(57)【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置において、第１のリファレンスセルトランジスタと、該第１のリファレンスセルトランジスタに直列に接続される第２のリファレンスセルトランジスタと、該第１のリファレンスセルトランジスタと該第２のリファレンスセルトランジスタとの直列接続に並列に接続される第３のリファレンスセルトランジスタとを含み、該第１乃至第３のリファレンスセルトランジスタのゲートに同一のゲート電圧を供給して、該直列接続に流れる電流と該第３のリファレンスセルトランジスタに流れる電流とを合計した電流をメモリセルのデータ電流と比較する構成において、
該第１乃至第３のリファレンスセルトランジスタの閾値電圧Ｖｔ０乃至Ｖｔ２をＶｔ１＜Ｖｔ０＜Ｖｔ２となるように設定し、
上記閾値電圧間の関係を満たしながらＶｔ１或いはＶｔ２を調整することで該ゲート電圧と該合計電流との間の電圧・電流特性の傾きを調整する
各段階を含むことを特徴とする電圧・電流特性調整方法。
【請求項２】
不揮発性半導体記憶装置において、第１のリファレンスセルトランジスタと、該第１のリファレンスセルトランジスタに直列に接続される第２のリファレンスセルトランジスタと、該第１のリファレンスセルトランジスタに並列に接続される第３のリファレンスセルトランジスタとを含み、該第１乃至第３のリファレンスセルトランジスタのゲートに同一のゲート電圧を供給して、該第２のリファレンスセルトランジスタに流れる電流をメモリセルのデータ電流と比較する構成において、
該第１乃至第３のリファレンスセルトランジスタの閾値電圧Ｖｔ０乃至Ｖｔ２をＶｔ１＜Ｖｔ０＜Ｖｔ２となるように設定し、
上記閾値電圧間の関係を満たしながらＶｔ１或いはＶｔ２を調整することで該ゲート電圧と該第２のリファレンスセルトランジスタに流れる電流との間の電圧・電流特性の傾きを調整する電圧・電流特性調整方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳しくはデータをリファレンスセルのレベルと比較して読み出しデータとする不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
不揮発性半導体装置においては、データ読み出しを行う際に、メモリセルトランジスタを流れる電流を、リファレンスセルトランジスタに流れる電流と比較して、その比較結果に応じて読み出しデータがＨＩＧＨかＬＯＷかを決定する。この際、メモリセルトランジスタのＶｇ−Ｉｄ特性（ゲート電圧対ドレイン電流特性）は、リファレンスセルトランジスタのＶｇ−Ｉｄ特性を平行移動しただけの略同一形状の特性カーブであることが好ましい。
【０００３】
図１は、理想的な場合のセルトランジスタのＶｇ−Ｉｄ特性を示す。
【０００４】
図１において、Ｖｇ−Ｉｄ特性カーブ１０は、リファレンスセルトランジスタの特性を示す。Ｖｇ−Ｉｄ特性カーブ１１は、イレーズされている場合即ちデータ１を記憶している場合のメモリセルトランジスタの特性を示す。またＶｇ−Ｉｄ特性カーブ１２は、プログラムされている場合即ちデータ０を記憶している場合のメモリセルトランジスタの特性を示す。
【０００５】
ここでメモリセルトランジスタのゲートに読み出し用の電圧ＷＬを印加すると共に、リファレンスセルのゲートに電圧ＷＬ＿ｒｅｆを印加すると、各セルには、これらのゲート電圧に対応した電流が流れる。図１においては、縦の点線によってゲート電圧ＷＬ及びＷＬ＿ｒｅｆを重ねて示しており、この点線と交差する位置に対応する電流が、各トランジスタに流れることになる。
【０００６】
図１のように各セルトランジスタのＶｇ−Ｉｄ特性カーブが同一の曲線を描く場合、ゲート電圧ＷＬ及びＷＬ＿ｒｅｆを印加した際に流れる電流量には、十分な差があるために信頼性の有るデータ読み出しが可能である。即ち、電源電圧の変動や各種雑音に対して十分なマージンを確保することが出来る。
【０００７】
【発明が解決しようとする課題】
しかし実際には、メモリセルトランジスタとリファレンスセルトランジスタとは、半導体チップ内で同一アレイとして形成されるのではなく異なった位置に形成されるために、異なるＶｇ−Ｉｄ特性カーブを描く場合がある。
【０００８】
図２は、理想的でない場合のセルトランジスタのＶｇ−Ｉｄ特性を示す。
【０００９】
図２において、Ｖｇ−Ｉｄ特性カーブ１１は、データ１を記憶している場合のメモリセルトランジスタの特性を示し、Ｖｇ−Ｉｄ特性カーブ１２は、データ０を記憶している場合のメモリセルトランジスタの特性を示す。Ｖｇ−Ｉｄ特性カーブ１０ａ及び１０ｂは、リファレンスセルトランジスタの特性を示す。特性カーブ１０ａは、メモリセルトランジスタの特性に対して傾きが大きな場合に対応し、特性カーブ１０ｂは、メモリセルトランジスタの特性に対して傾きが小さな場合に対応する。
【００１０】
ここでメモリセルトランジスタのゲートに読み出し用の電圧ＷＬを印加すると共に、リファレンスセルのゲートに電圧ＷＬ＿ｒｅｆを印加すると、図２において、図示した点線と交差する位置に対応する電流が、各トランジスタに流れることになる。
【００１１】
図２のようにリファレンスセルのＶｇ−Ｉｄ特性カーブがメモリセルのＶｇ−Ｉｄ特性カーブとは異なった曲線を描く場合、ゲート電圧ＷＬ及びＷＬ＿ｒｅｆを印加した際に流れる電流量には、リファレンスセルとメモリセルとの間で十分な差がなくなってしまう。従って、電源電圧の変動や各種雑音に対して、十分なマージンを確保することが困難になる。
以上を鑑みて、本発明は、リファレンスセルのＶｇ−Ｉｄ特性カーブの傾きを自由に調整してメモリセルのＶｇ−Ｉｄ特性カーブに一致させることが可能な半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明による電圧・電流特性調整方法は、不揮発性半導体記憶装置において、第１のリファレンスセルトランジスタと、該第１のリファレンスセルトランジスタに直列に接続される第２のリファレンスセルトランジスタと、該第１のリファレンスセルトランジスタと該第２のリファレンスセルトランジスタとの直列接続に並列に接続される第３のリファレンスセルトランジスタとを含み、該第１乃至第３のリファレンスセルトランジスタのゲートに同一のゲート電圧を供給して、該直列接続に流れる電流と該第３のリファレンスセルトランジスタに流れる電流とを合計した電流をメモリセルのデータ電流と比較する構成において、該第１乃至第３のリファレンスセルトランジスタの閾値電圧Ｖｔ０乃至Ｖｔ２をＶｔ１＜Ｖｔ０＜Ｖｔ２となるように設定し、上記閾値電圧間の関係を満たしながらＶｔ１或いはＶｔ２を調整することで該ゲート電圧と該合計電流との間の電圧・電流特性の傾きを調整する各段階を含むことを特徴とする。
【００１３】
また別の電圧・電流特性調整方法は、不揮発性半導体記憶装置において、第１のリファレンスセルトランジスタと、該第１のリファレンスセルトランジスタに直列に接続される第２のリファレンスセルトランジスタと、該第１のリファレンスセルトランジスタに並列に接続される第３のリファレンスセルトランジスタとを含み、該第１乃至第３のリファレンスセルトランジスタのゲートに同一のゲート電圧を供給して、該第２のリファレンスセルトランジスタに流れる電流をメモリセルのデータ電流と比較する構成において、該第１乃至第３のリファレンスセルトランジスタの閾値電圧Ｖｔ０乃至Ｖｔ２をＶｔ１＜Ｖｔ０＜Ｖｔ２となるように設定し、上記閾値電圧間の関係を満たしながらＶｔ１或いはＶｔ２を調整することで該ゲート電圧と該第２のリファレンスセルトランジスタに流れる電流との間の電圧・電流特性の傾きを調整する。
【００１７】
上記構成以外にも、複数のリファレンスセルトランジスタの相互接続の形態としては、以下に示される発明の実施の形態に詳細に説明されるように、本発明の範囲内で様々な接続形態が可能である。
【００１８】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１９】
図３は、本発明による半導体記憶装置の構成を示すブロック図である。
【００２０】
図３の半導体記憶装置は、コマンドレジスタ＆制御回路２０、出力バッファ２１、アドレスバッファ２２、ローデコーダ２３、コラムデコーダ２４、メモリセルアレイ２５、センスアンプ２６、リファレンスセル２７、及び閾値設定回路２８を含む。
【００２１】
コマンドレジスタ＆制御回路２０は、制御信号及びコマンドを外部から受け取り、コマンドレジスタとしてコマンドを格納する。コマンドレジスタ＆制御回路２０は更に、制御信号及びコマンドに基づいてステートマシンとして動作して、半導体記憶装置の各部の動作を制御する。
【００２２】
アドレスバッファ２１は、外部から供給されるアドレス信号を受け取り、このアドレス信号をローデコーダ２３及びコラムデコーダ２４に供給する。ローデコーダ２３は、アドレスバッファ２１から供給されたアドレスをデコードして、メモリセルアレイ２５に設けられたワード線をデコード結果に応じて活性化させる。コラムデコーダ２４は、アドレスバッファ２１から供給されたアドレスをデコードして、デコードアドレス信号に基づいて、メモリセルアレイ２５のビット線を選択的にセンスアンプ（比較回路）２６に接続する。これによってメモリセルアレイ２５に対するデータの読み出し／書き込み経路が確立される。
【００２３】
メモリセルアレイ２５は、メモリセルの配列、ワード線、ビット線等を含み、各メモリセルに情報を記憶する。データ読み出し時には、活性化ワード線で指定されるメモリセルからのデータが、コラムデコーダ２４に供給される。プログラム或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。
【００２４】
センスアンプ（比較回路）２６は、コラムデコーダ２４を介してメモリセルアレイ２５から供給されたデータのレベルを、リファレンスセル２７の示す基準レベルと比較することで、データが０であるか１であるかの判定を行う。判定結果は読み出しデータとして、出力バッファ２２に供給される。またプログラム動作及びイレーズ動作に伴うベリファイ動作も、コラムデコーダ２４を介してメモリセルアレイ２５から供給されたデータのレベルを、リファレンスセル２７の示す基準レベルと比較することで行われる。
【００２５】
リファレンスセル２７は、参照用のリファレンスセルトランジスタを含む。リファレンスセル２７は、コマンドレジスタ＆制御回路２０の制御下で動作して、データ判定に際して使用される基準レベルを参照用メモリセルにより生成し、センスアンプ（比較回路）２６に供給する。
【００２６】
閾値設定回路２８は、コマンドレジスタ＆制御回路２０の制御下で動作して、リファレンスセル２７のリファレンストランジスタの閾値設定処理を実行する。
【００２７】
本発明においては、リファレンスセル２７において、複数のリファレンスセルトランジスタを組み合わせて参照用のＶｇ−Ｉｄ特性を生成する。閾値設定回路２８は、これら複数のリファレンスセルトランジスタに対して、適切なドレイン電圧、ソース電圧、及びゲート電圧を供給することで、リファレンストランジスタに所望の閾値を設定する。
【００２８】
図４は、センスアンプ２６及びリファレンスセル２７の第１の実施例の構成を示す回路図である。
【００２９】
図４に示されるように、センスアンプ２６は、トランジスタ３１乃至３５からなる差動増幅回路と、トランジスタ３６及び３７と抵抗Ｒ１及びＲ２からなる第１の増幅回路と、トランジスタ３８及び３９と抵抗Ｒ３及びＲ４からなる第２の増幅回路を含む。差動増幅回路は、トランジスタ３３のゲートに印加される電圧とトランジスタ３４のゲートに印加される電圧との差を増幅して、増幅された電圧信号をノードＯＵＴから出力する。トランジスタ３３のゲート側には、メモリセルアレイ２５のメモリセル４０が接続され、トランジスタ３４のゲート側には、リファレンスセル２７が接続される。
【００３０】
リファレンスセル２７は、メインリファレンスセルトランジスタ４１、第１調整用リファレンスセルトランジスタ４２、及び第２調整用リファレンスセルトランジスタ４３を含む。メインリファレンスセルトランジスタ４１と第１調整用リファレンスセルトランジスタ４２とは直列接続され、この直接接続に対して第２調整用リファレンスセルトランジスタ４３が並列接続されている。
【００３１】
各セルトランジスタ４１乃至４３のゲートには、電圧ＷＬ＿ｒｅｆが印加される。またこの時に信号線Ｎに流れる電流をＩｒとする。更にメインリファレンスセル４１の閾値電圧をＶｔ０、第１調整用リファレンスセル４２の閾値電圧をＶｔ１、第２調整用リファレンスセル４３の閾値電圧をＶｔ２とする。
【００３２】
最初にメインリファレンスセルトランジスタ４１の閾値電圧Ｖｔ０を所望の値に設定する。第１調整用リファレンスセルトランジスタ４２の閾値電圧Ｖｔ１は０Ｖ程度に設定して、メインリファレンスセルトランジスタ４１と第１調整用リファレンスセルトランジスタ４２との直列接続において、第１調整用リファレンスセルトランジスタ４２の影響が無視できるように設定する。また第２調整用リファレンスセルトランジスタ４３の閾値電圧Ｖｔ２は、Ｖｔ1よりも充分に大きいように設定する（Ｖｔ2＞＞Ｖｔ1）。これによって、読み出し動作時に第２調整用リファレンスセルトランジスタ４３に電流が流れないようにする。
【００３３】
上記のように設定すると、第１調整用リファレンスセルトランジスタ４２及び第２調整用リファレンスセルトランジスタ４３の影響を、メインリファレンスセルトランジスタ４１の特性に隠すことが出来る。即ち、電圧ＷＬ＿ｒｅｆを０Ｖから徐々に増加していくと、メインリファレンスセルトランジスタ４１の閾値電圧Ｖｔ０で、メインリファレンスセルトランジスタ４１及び第１調整用リファレンスセルトランジスタ４２の直列接続に電流が流れ始める。このとき既に第１調整用リファレンスセルトランジスタ４２は完全に導通状態になっているとすると、その後の電圧ＷＬ＿ｒｅｆと電流Ｉｒとの関係は、メインリファレンスセルトランジスタ４１の特性をそのまま反映するものとなる。また電圧ＷＬ＿ｒｅｆが第２調整用リファレンスセルトランジスタ４３の閾値電圧Ｖｔ２を超えたときには、メインリファレンスセルトランジスタ４１は略完全に導通状態になっているので、メインリファレンスセルトランジスタ４１に並列接続された第２調整用リファレンスセルトランジスタ４３の特性は無視することが出来る。
【００３４】
従って、リファレンスセル２７における電圧ＷＬ＿ｒｅｆと電流Ｉｒとの関係、即ちリファレンスセル２７全体のＶｇ−Ｉｄ特性を測定すると、メインリファレンスセルトランジスタ４１のＶｇ−Ｉｄ特性が測定結果にそのまま反映されることになる。
【００３５】
こうして測定されたリファレンスセル２７全体が示すＶｇ−Ｉｄ特性の曲線の傾きを、メモリセルの示すＶｇ−Ｉｄ特性の曲線の傾きと比較する。両特性の傾きが一致しない場合には、以下に説明するようにして、リファレンスセル２７のＶｇ−Ｉｄ特性の傾きを調整する。
【００３６】
図５は、リファレンスセル２７が示すＶｇ−Ｉｄ特性を調整する様子を説明するための図である。
【００３７】
図５は、リファレンスセル２７が示すＶｇ−Ｉｄ特性が、図２の特性カーブ１０ａのように、理想の状態よりも傾きが大きい場合に、リファレンスセル２７のＶｇ−Ｉｄ特性を補正する様子を示す。このような場合には、メインリファレンスセルトランジスタ４１及び第２調整用リファレンスセルトランジスタ４３の閾値電圧は固定しておく。その状態で、第１調整用リファレンスセルトランジスタ４２の閾値電圧Ｖｔ１を、０Ｖ近傍から徐々に大きくしていく（但しＶｔ１＜Ｖｔ０）。閾値電圧Ｖｔ１を大きくしていくと、第１調整用リファレンスセルトランジスタ４２のＶｇ−Ｉｄ特性は、特性曲線５１から特性曲線５２方向に平行移動していく。これに伴い、メインリファレンスセルトランジスタ４１と第１調整用リファレンスセルトランジスタ４２との直列接続に流れる電流は、徐々に減少していく。従って、リファレンスセル２７全体としての閾値電圧はＶｔ０のままで、電流Ｉｒが徐々に減少していくことになる。結果として、リファレンスセル２７全体としてのＶｇ−Ｉｄ特性は、特性曲線５３から特性曲線５４に調整されて、傾きを小さくした所望の曲線を実現することが出来る。
【００３８】
図６は、リファレンスセル２７が示すＶｇ−Ｉｄ特性を調整する様子を説明するための図である。
【００３９】
図６は、リファレンスセル２７が示すＶｇ−Ｉｄ特性が、図２の特性カーブ１０ｂのように、理想の状態よりも傾きが小さい場合に、リファレンスセル２７のＶｇ−Ｉｄ特性を補正する様子を示す。このような場合には、メインリファレンスセルトランジスタ４１及び第１調整用リファレンスセルトランジスタ４２の閾値電圧は固定しておく。その状態で、第２調整用リファレンスセルトランジスタ４３の閾値電圧Ｖｔ２を、高い閾値電圧から徐々に小さくしていく（但しＶｔ０＜Ｖｔ２）。閾値電圧Ｖｔ２を小さくしていくと、第２調整用リファレンスセルトランジスタ４３のＶｇ−Ｉｄ特性は、特性曲線６１から特性曲線６２方向に平行移動していく。これに伴い、第２調整用リファレンスセルトランジスタ４３に流れる電流は、徐々に増大していく。従って、リファレンスセル２７全体としての閾値電圧はＶｔ０のままで、電流Ｉｒが徐々に増大していくことになる。結果として、リファレンスセル２７全体としてのＶｇ−Ｉｄ特性は、特性曲線６３から特性曲線６４に調整されて、傾きを大きくした所望の曲線を実現することが出来る。
【００４０】
以上のように、複数のリファレンスセルトランジスタを相互接続し、相互接続されたリファレンスセルトランジスタが構成する回路全体でのゲート電圧と所定の信号線に流れる電流との特性を、リファレンス用の電圧・電流特性として提供する構成として、このリファレンス用の電圧・電流特性の傾きが、メモリセルのＶｇ−Ｉｄ特性の傾きに近づくように、複数のリファレンスセルトランジスタのうちで幾つかの閾値電圧を調整することで、所望のリファレンス特性を実現することが出来る。
【００４１】
図７は、リファレンスセル２７の第２の実施例を示す回路図である。図７において、図４と同一の構成要素は同一の番号で参照され、その説明は省略される。
【００４２】
図７のリファレンスセル２７の構成は、図４に示されるリファレンスセル２７の構成とは、第２調整用リファレンスセルトランジスタ４３の並列接続の仕方が異なるだけである。図４では、メインリファレンスセルトランジスタ４１と第１調整用リファレンスセルトランジスタ４２との直列接続全体に対して、第２調整用リファレンスセルトランジスタ４３が並列接続されていたが、図７の構成では、メインリファレンスセルトランジスタ４１に対してだけ、第２調整用リファレンスセルトランジスタ４３が並列接続されている。このような構成であっても、図４の構成と同様の動作を実現することが可能である。
【００４３】
図８は、リファレンスセル２７の第３の実施例を示す回路図である。図８において、図７と同一の構成要素は同一の番号で参照され、その説明は省略される。
【００４４】
図８のリファレンスセル２７の構成においては、図７に示されるリファレンスセル２７の構成から第２調整用リファレンスセルトランジスタ４３が削除された構成となっている。このような構成では、リファレンスセル２７全体の電圧・電流特性の傾きを、増やす方向に調整することは出来ない。即ち、図６に示した傾き補正においては、第２調整用リファレンスセルトランジスタ４３の閾値電圧Ｖｔ２を下げる方向に調整することで、リファレンスセル２７全体の電圧・電流特性の傾きを特性曲線６３から特性曲線６４に大きくしている。図８の構成では、このような調整を実行することは不可能である。しかしながら、第１調整用リファレンスセルトランジスタ４２の閾値電圧を調整することで、図５に示された傾き補正と同様にして、リファレンスセル２７全体の電圧・電流特性の傾きを小さくする方向に調整することが出来る。
【００４５】
図８のような構成は、リファレンスセルトランジスタ６１の特性、即ち無調整時の初期段階でリファレンスセル２７全体が示すＶｇ−Ｉｄ特性が、理想的なＶｇ−Ｉｄ特性と比較して傾きの大きい方向に偏ることが予め分かっている場合に有効である。このような場合には、図８のように第２調整用リファレンスセルトランジスタ４３が無い回路を構成することで、不要な回路部分を無くし回路面積を効率的に使用することで、コストダウンをはかることが出来る。
【００４６】
図９は、リファレンスセル２７の第４の実施例を示す回路図である。図９において、図７と同一の構成要素は同一の番号で参照され、その説明は省略される。
【００４７】
図９のリファレンスセル２７の構成においては、図７に示されるリファレンスセル２７の構成から第１調整用リファレンスセルトランジスタ４２が削除された構成となっている。このような構成では、リファレンスセル２７全体の電圧・電流特性の傾きを、減らす方向に調整することは出来ない。即ち、図５に示した傾き補正においては、第１調整用リファレンスセルトランジスタ４２の閾値電圧Ｖｔ１を上げる方向に調整することで、リファレンスセル２７全体の電圧・電流特性の傾きを特性曲線５３から特性曲線５４に小さくしている。図９の構成では、このような調整を実行することは不可能である。しかしながら、第２調整用リファレンスセルトランジスタ４３の閾値電圧を調整することで、図６に示された傾き補正と同様にして、リファレンスセル２７全体の電圧・電流特性の傾き大きくする方向に調整することが出来る。
【００４８】
図９のような構成は、リファレンスセルトランジスタ６１の特性、即ち無調整時の初期段階でリファレンスセル２７全体が示すＶｇ−Ｉｄ特性が、理想的なＶｇ−Ｉｄ特性と比較して傾きの小さい方向に偏ることが予め分かっている場合に有効である。このような場合には、図９のように第１調整用リファレンスセルトランジスタ４２が無い回路を構成することで、不要な回路部分を無くし回路面積を効率的に使用することで、コストダウンをはかることが出来る。
【００４９】
図１０は、リファレンスセル２７の第５の実施例を示す回路図である。
【００５０】
図１０のリファレンスセル２７は、複数の並列接続されたリファレンスセルトランジスタ７１−０乃至７１−ｎを含む。リファレンスセルトランジスタ７１−０乃至７１−ｎは、それぞれ適当な閾値電圧Ｖｔ０乃至Ｖｔｎを有する。例えば、各閾値電圧は、互いに異なる値に設定される。
【００５１】
図１１は、リファレンスセルトランジスタ７１−０乃至７１−ｎのＶｇ−Ｉｄ特性８１−０乃至８１−ｎの一例を示す。図１１において、リファレンスセルトランジスタ７１−０乃至７１−ｎは、最小から最大まで順番に並べられた閾値電圧Ｖｔ０乃至Ｖｔｎを有する。
【００５２】
図１０の構成において、所定のゲート電圧Ｖｇ（ＷＬ＿ｒｅｆ）を各リファレンスセルトランジスタのゲートに印加すると、導通状態となるリファレンスセルトランジスタの数は、閾値電圧Ｖｔ０乃至Ｖｔｎの設定に応じたものとなる。この時、リファレンスセル２７に流れ込む電流Ｉｒは、導通状態のリファレンスセルトランジスタに流れる電流量の総和に等しい。各リファレンスセルトランジスタ７１−０乃至７１−ｎの閾値電圧を微調整することで、リファレンスセル２７全体の電圧・電流特性を自由に変化させることが可能になり、メモリセルのＶｇ−Ｉｄ特性と一致させることが可能になる。
【００５３】
図１２は、リファレンスセル２７の閾値電圧を設定する閾値設定回路２８の構成を示す図である。
【００５４】
図１２に示すように、リファレンスセル２７の閾値電圧を設定する閾値設定回路２８は、外部端子９１乃至９３と、ドレイン電圧制御回路９４、ゲート電圧制御回路９５、及びソース電圧制御回路９６を含む。
【００５５】
不揮発性半導体記憶装置の分野でよく知られているように、セルトランジスタの閾値電圧を変化させるには、セルトランジスタに対して電荷を注入するプログラム動作或いは電荷を消去するイレーズ動作を実行すればよい。それぞれの動作を実行するためには、リファレンスセルトランジスタのゲート端子、ソース端子、及びドレイン端子に所望の電圧を印加すればよい。
【００５６】
外部端子９１乃至９３は、半導体記憶装置外部からドレイン電圧、ゲート電圧、及びソース電圧に対応した電圧を受け取り、ドレイン電圧制御回路９４、ゲート電圧制御回路９５、及びソース電圧制御回路９６に、それぞれの電圧を供給する。ドレイン電圧制御回路９４、ゲート電圧制御回路９５、及びソース電圧制御回路９６は、コマンドレジスタ＆制御回路２０の制御下で動作して、リファレンスセル２７の閾値電圧を設定することが指示された場合には、外部端子９１乃至９３から受け取った電圧をリファレンスセル２７に供給する。リファレンスセル２７においては、供給されたドレイン電圧、ゲート電圧、及びソース電圧を、調整対象のリファレンスセルトランジスタに印加することで、閾値電圧の設定を行う。
【００５７】
図１３は、リファレンスセルトランジスタのＶｇ−Ｉｄ特性を測定する構成を示す図である。
【００５８】
図１３において、リファレンスセルトランジスタのＶｇ−Ｉｄ特性を測定する構成は、スイッチ回路１０２及び１０３と、外部端子１０４及び１０５を含む。ここで、測定対象のリファレンスセルトランジスタは、リファレンスセルトランジスタ１０１として示されている。リファレンスセル２７の全体の電圧・電流特性を測定する場合には、リファレンスセルトランジスタ１０１の替わりにリファレンスセル２７が配置されることになる。
【００５９】
コマンドレジスタ＆制御回路２０は、リファレンスセルトランジスタ１０１のＶｇ−Ｉｄ特性を測定する動作モードでは、スイッチ回路１０２及び１０３を導通させる。この状態で、外部端子１０５にゲート電圧Ｖｇを印加して、リファレンスセルトランジスタ１０１に流れる電流Ｉｄを、外部端子１０４を介して測定する。ゲート電圧Ｖｇを徐々に変化させながら電流Ｉｄを測定することで、リファレンスセルトランジスタ１０１のＶｇ−Ｉｄ特性を測定することが出来る。
【００６０】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００６１】
【発明の効果】
本発明においては、複数のリファレンスセルトランジスタを相互接続し、相互接続されたリファレンスセルトランジスタが構成する回路全体でのゲート電圧と所定の信号線に流れる電流との特性を、リファレンス用の電圧・電流特性として提供する構成として、このリファレンス用の電圧・電流特性の傾きが、メモリセルのＶｇ−Ｉｄ特性の傾きに近づくように、複数のリファレンスセルトランジスタのうちで幾つかの閾値電圧を調整することで、所望のリファレンス特性を実現することが出来る。
【００６２】
従って、電源電圧の変動や各種雑音に対して、十分なマージンを確保することが可能になり、データ読み出し動作に関して信頼性の高い不揮発性半導体記憶装置を提供することが出来る。
【図面の簡単な説明】
【図１】理想的な場合のセルトランジスタのＶｇ−Ｉｄ特性を示す図である。
【図２】理想的でない場合のセルトランジスタのＶｇ−Ｉｄ特性を示す図である。
【図３】本発明による半導体記憶装置の構成を示すブロック図である。
【図４】センスアンプ及びリファレンスセルの第１の実施例の構成を示す回路図である。
【図５】リファレンスセルが示すＶｇ−Ｉｄ特性を調整する様子を説明するための図である。
【図６】リファレンスセルが示すＶｇ−Ｉｄ特性を調整する様子を説明するための図である。
【図７】リファレンスセルの第２の実施例を示す回路図である。
【図８】リファレンスセルの第３の実施例を示す回路図である。
【図９】リファレンスセルの第４の実施例を示す回路図である。
【図１０】リファレンスセルの第５の実施例を示す回路図である。
【図１１】図１０のリファレンスセルトランジスタのＶｇ−Ｉｄ特性の一例を示す図である。
【図１２】リファレンスセルの閾値電圧を設定する閾値設定回路の構成を示す図である。
【図１３】リファレンスセルトランジスタのＶｇ−Ｉｄ特性を測定する構成を示す図である。
【符号の説明】
２０  コマンドレジスタ＆制御回路
２１  出力バッファ
２２  アドレスバッファ
２３  ローデコーダ
２４  コラムデコーダ
２５  メモリセルアレイ
２６  センスアンプ
２７  リファレンスセル
２８  閾値設定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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