(57)【特許請求の範囲】
【請求項１】
電気的に絶縁性の絶縁領域と、キャパシタ（１２４）を形成する少なくとも１つの一連の領域とを含み、上記キャパシタが、
絶縁領域近傍の第１の電極領域（３４）と、
誘電体領域（４６）と、
上記絶縁領域から離れた第２の電極領域（５６）とをこの順番に備えている、集積回路構造（１２０）であって、
上記絶縁領域が、平面に配置された絶縁層（１４）の一部であり、
少なくとも１つのＦｉｎＦＥＴ（１２２）が配置されており、そのチャネル領域が活性領域であり、上記ＦｉｎＦＥＴ（１２２）は、少なくとも１つのフィンを含み、制御電極（５４）が上記フィン（３０ａ）の両側に配置されており、制御電極絶縁領域（４２、４４）の厚さよりも厚い上記絶縁領域（１８、２０）によって上記チャネル領域から絶縁されている接続領域が、上記制御電極（５４）に電気的に接続しており、
上記制御電極（５４）が、上記絶縁領域から離れた第２の電極領域（５６）と同じ材料を含んでおり、
上記フィンの高さは、その幅よりも大きく、
少なくとも１つの上記ＦｉｎＦＥＴ（１２２）の上記チャネル領域（８２）が、上記活性領域であり、
上記ＦｉｎＦＥＴ（１２２）の上記制御電極絶縁領域（４２、４４）が、上記誘電体領域（４６）の材料と同じ材料を含んでおり、
スペーサー（６０ｂ、６０ｃ）が、上記制御電極（５４）の両側に配置されており、
スペーサー（６０ｄ）が、上記絶縁領域から離れた上記第２の電極領域（５６）の少なくとも１側面に配置されており、電極層（５０）とは異なる材料を含んでおり、
上記絶縁領域近傍に位置する、上記ＦｉｎＦＥＴ（１２２）の端子領域（７２）と、上記キャパシタ（１２４）の第１の電極領域（３４）とが、互いに隣接しており、電気的に界面で導電接続されており、
上記第１の電極領域（３４）に隣接している上記端子領域（７２）が、接続部を含んだ領域に隣接しておらず、
他の端子領域（７０）が、他の接続部を含んだ領域に隣接していることを特徴とする、集積回路構造（１２０）。
【請求項２】
上記絶縁領域近傍の第１の電極領域（３４）が、単結晶領域であり、
上記絶縁領域近傍の第１の電極領域（３４）及び上記活性領域（８２）の厚さが、５０ｎｍよりも薄く、
上記活性領域（８２）が、単結晶領域であり、
上記絶縁層（１４）の一方の界面（an einer Seite）には、キャリア基板（１２）が隣接しており、
上記絶縁層（１４）の他方の界面には、上記絶縁領域近傍の上記第１の電極領域（３４）が隣接しており、
上記絶縁層（１４）が、電気的に絶縁性の材料を含んでいることを特徴とする、請求項１に記載の回路構造（１２０）。
【請求項３】
上記誘電体領域（４６）が、二酸化シリコンを含んでおり、
上記誘電体領域（４６）の誘電率が４よりも大きく、
上記絶縁領域から離れている上記第２の電極領域（５６）が、シリコンを含むとともに、金属半導体化合物を含んだ領域に隣接していることを特徴とする、請求項１または２に記載の回路構造（１２０）。
【請求項４】
上記誘電体領域（４６）と上記絶縁領域から離れた上記第２の電極領域（５６）とが、上記絶縁領域近傍の上記第１の電極領域（３４）の、２つの側面に配置されていることを特徴とする、請求項１〜３のいずれか１項に記載の回路構造（１２０）。
【請求項５】
上記ＦｉｎＦＥＴ（１２２）は、少なくとも１つの上記フィンを含んでおり、
１つの上記制御電極（５４）の複数の制御部が、上記フィン（３０ａ）の互いに対向した両側に配置されており、
少なくとも１つの上記制御電極が、金属半導体化合物を含んだ領域に隣接しており、
上記接続領域が、上記絶縁領域から離れた上記第２の電極領域（５６）と同じ材料を有していることを特徴とする、請求項１に記載の回路構造（１２０）。
【請求項６】
上記ＦｉｎＦＥＴ（１２２）の、１つの上記端子領域または両方の上記端子領域（７０、７２）が、上記絶縁層（１４）に隣接しており、
少なくとも１つの上記端子領域（７０、７２）が、金属半導体化合物を含んだ領域に隣接しており、
上記端子領域（７０、７２）の厚さが、上記活性領域（８２）の厚さよりも厚いことを特徴とする、請求項１または５に記載の回路構造（２０）。
【請求項７】
上記ＦｉｎＦＥＴ（１２２）の幅が、最小面積（Ｆ）の倍数であり、
上記端子領域（７２）に隣接している上記絶縁領域近傍の上記第１の電極領域（３４）の１側面に対して平行な上記絶縁領域近傍の上記第１の電極領域（３４）のもう一方の１側面は、上記端子領域（７２）に隣接している１側面よりも長く、
上記ＦｉｎＦＥＴ（１２２）の幅は、上記最小面積の３倍よりも小さいことを特徴とする、請求項１に記載の回路構造。
【請求項８】
上記回路構造が、少なくとも１つのプロセッサを含み、
上記キャパシタ（１２４）および上記ＦｉｎＦＥＴ（１２２）が、メモリーセル（１２０）を構成しており、
上記メモリーセルが、上記キャパシタ（１２２）および上記単一のＦｉｎＦＥＴ（１２２）を含んでいることを特徴とする、請求項１〜７のいずれか１項に記載の回路構造（１２０）。
【請求項９】
上記絶縁領域近傍の第１の電極領域（３４）が、ドープされた半導体領域であり、
上記活性領域（８２）が、半導体領域であり、
上記絶縁層（１４）の一方の界面（an einer Seite）には、半導体材料を含んでいる上記キャリア基板が隣接しており、
上記界面が、完全に互いに平行な２つの平面であり、
上記絶縁層（１４）が、酸化物を含んでいることを特徴とする、請求項２に記載の回路構造（１２０）。
【請求項１０】
上記絶縁層（１４）が、二酸化シリコンを含んでいることを特徴とする、請求項９に記載の回路構造（１２０）。
【請求項１１】
上記絶縁領域から離れている上記第２の電極領域（５６）が、ケイ化物領域（９６））に隣接していることを特徴とする、請求項３に記載の回路構造（１２０）。
【請求項１２】
少なくとも１つの上記ＦｉｎＦＥＴ（１２２）のチャネル領域（８２）が、ドープされていない、上記活性領域であることを特徴とする、請求項１に記載の回路構造（１２０）。
【請求項１３】
１つの上記制御電極（５４）の２つの制御部が、上記フィン（３０ａ）の互いに対向した両側に配置されており、
少なくとも１つの上記制御電極（５４）が、ケイ化物領域（９２）に隣接しており、
上記制御電極絶縁領域（４２、４４）の厚さよりも厚い上記絶縁領域（１８、２０）によって上記チャネル領域から絶縁されている上記接続領域が、上記制御電極（５４）に電気的に接続していることを特徴とする、請求項５に記載の回路構造（１２０）。
【請求項１４】
少なくとも１つの上記端子領域（７０、７２）が、ケイ化物領域（９０、９４）に隣接していることを特徴とする、請求項６に記載の回路構造（１２０）。
【請求項１５】
上記スペーサー（６０ｂ、６０ｃ）が、窒化シリコンを含んでいることを特徴とする、請求項１に記載の回路構造（１２０）。
【請求項１６】
上記端子領域（７２）に隣接している上記絶縁領域近傍の上記第１の電極領域（３４）の１側面が、上記側面に対して垂直な上記絶縁領域近傍の上記第１の電極領域（３４）のもう一方の側面の少なくとも２倍の長さであり、
上記ＦｉｎＦＥＴ（１２２）の幅が、上記最小面積（Ｆ）の、３倍よりも大きく、
上記端子領域（７２）に隣接している上記絶縁領域近傍の上記第１の電極領域（３４）の１側面に対して平行な上記絶縁領域近傍の上記第１の電極領域（３４）のもう一方の１側面は、上記端子領域（７２）に隣接している１側面の少なくとも２倍の長さであることを特徴とする、請求項７に記載の回路構造（１２０）。
【請求項１７】
上記回路構造が、少なくとも１つのマイクロプロセッサを含み、
上記キャパシタ（１２４）および上記ＦｉｎＦＥＴ（１２２）が、ダイナミックＲＡＭメモリーユニットの中の、上記メモリーセル（１２０）を構成しており、
上記メモリーセルが、上記キャパシタ（１２２）および単一の上記ＦｉｎＦＥＴ（１２２）を含んでいることを特徴とする、請求項８に記載の回路構造（１２０）。
【請求項１８】
上記キャパシタ（１２４）を備えた上記集積回路構造（１２０）、請求項１〜９のいずれか１項に記載の上記回路構造（１２０）の、製造方法であって、
電気的に絶縁性の材料からなる上記絶縁層（１４）と、半導体層（１６）とを含んだ基板を配置する工程と、
上記キャパシタの少なくとも１つの上記第１の電極領域（３４）と、上記ＦｉｎＦＥＴ（１２２）の少なくとも１つの上記活性領域（８２）とを形成するために、半導体層（１６）をパターン形成する工程と、
上記半導体層（１６）のパターン形成後、少なくとも１つの誘電体層（４２、４４、４６）を形成する工程と、
上記誘電体層（４２、４４、４６）の形成後、上記電極層（５０）を形成する工程と、
上記絶縁領域から離れた上記キャパシタ（１２４）の第２の電極領域（５６）を上記電極層（５０）に形成する工程と、
上記ＦｉｎＦＥＴ（１２２）の制御電極（５４）のパターン形成後に、他の補助層（６０）を供給する工程と、
上記他の補助層（６０）に異方性エッチングを施す工程と、
制御電極（５４）の両側に上記スペーサー（６０ｂ、６０ｃ）を配置すると共に、上記第２の電極領域の少なくとも１側面に上記スペーサー（６０ｄ）を配置する工程とを行い、
上記ＦｉｎＦＥＴの上記チャネル領域が上記活性領域であり、
上記ＦｉｎＦＥＴ（１２２）が、少なくとも１つの上記フィンを含み、
上記制御電極（５４）が上記フィン（３０ａ）の両側に配置されており、
上記接続領域が、上記制御電極（５４）に電気的に接続しており、
上記制御電極（５４）が、上記制御電極絶縁領域（４２、４４）の厚さよりも厚い上記絶縁領域（１８、２０）によって上記チャネル領域から絶縁されており、
上記フィンの高さは、その幅よりも大きい、という特徴を有している
ことを特徴とする、方法。
【請求項１９】
パターン形成する前の上記半導体層（１６）に少なくとも１つの上記絶縁層（１８、２０）を供給する工程と、
上記絶縁領域近傍の第１の電極領域（３４）をドープする工程と、
上記誘電体層（４２、４４、４６）を、上記ＦｉｎＦＥＴ（１２２）の活性領域（８２）に位置する上記誘電体層と同時に形成する工程と、
上記ＦｉｎＦＥＴ（１２２）の制御電極（５４）を、上記絶縁領域から離れた上記第２の電極領域（５６）の形成と同時に形成する工程とから成ることを特徴とする、請求項１８に記載の方法。
【請求項２０】
上記電極層（５０）の形成後に補助層（５２）を形成する工程と、
上記絶縁領域から離れた上記第２の電極領域（５６）、及び、上記補助層（５２）をハードマスクとして用いた上記ＦｉｎＦＥＴの制御電極（５４）を、パターン形成する工程とから成ることを特徴とする、請求項１８または１９に記載の方法。
【請求項２１】
上記絶縁層（１８、２０）を再びパターン形成する工程と、
上記絶縁層（２０）のパターン形成後に、上記他の補助層（６０）に異方性エッチングを施す工程とから成ることを特徴とする、請求項１８〜２０のいずれか１項に記載の方法。
【請求項２２】
上記絶縁領域から離れた上記第２の電極領域（５６）の形成後に、上記半導体材料（１６）からなる露出領域に選択的エピタキシーを行う工程と、
上記絶縁領域から離れた上記第２の電極領域（５６）の形成後に、上記ＦｉｎＦＥＴ（１２２）の端子領域（７０、７２）をドープする工程とから成ることを特徴とする、請求項１８〜２１のいずれか１項に記載の方法。
【請求項２３】
選択的エピタキシー実施後、上記補助層（５２）を除去する工程と、
上記電極層（５０）の上に、上記金属半導体化合物を選択的に形成する工程から成ることを特徴とする、請求項１８〜２２のいずれか１項に記載の方法。
【請求項２４】
パターン形成する前の上記半導体層（１６）に窒化シリコン層（１８）及び第１の厚さを有する酸化物層（２０））を供給する工程と、
上記絶縁領域近傍の第１の電極領域（３４）を、上記誘電体層（４２、４４、４６）を製造する前にドープする工程とから成ることを特徴とする、請求項１９に記載の方法。
【請求項２５】
上記電極層（５０）の形成後に、酸化物層（１８、２０）よりも厚い上記補助層を形成する工程から成ることを特徴とする、請求項２０に記載の方法。
【請求項２６】
上記ＦｉｎＦＥＴ（１４２）の制御電極（５４）のパターン形成後に、窒化シリコン層を供給する工程から成ることを特徴とする、請求項１８に記載の方法。
【請求項２７】
上記絶縁層（１８、２０）を再びパターン形成する工程と、上記補助層（５２）の厚さを薄くする工程とから成ることを特徴とする、請求項２１に記載の方法。
【請求項２８】
上記絶縁領域から離れた上記第２の電極領域（５６）の形成後に、上記ＦｉｎＦＥＴ（１２２）の端子領域（７０、７２）をドープする工程から成ることを特徴とする、請求項２２に記載の方法。
【請求項２９】
上記絶縁層（１８、２０）のパターン形成後に、上記補助層（５２）を除去する工程から成ることを特徴とする、請求項２３に記載の方法。
【請求項３０】
上記電極層（５４）の上に、選択的ケイ化物を形成する工程から成ることを特徴とする、請求項１８〜２２のいずれか１項に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、電気的に絶縁性の絶縁領域と少なくとも１つのキャパシタとを含んだ、集積回路構造に関するものである。このキャパシタは、絶縁領域近傍の電極領域と、誘電体領域と、上記絶縁領域から離れて位置する電極領域と、をこの順に備えた一連の領域から形成されている。
【０００２】
電気的に絶縁性の絶縁領域は、例えば、２０℃の室温で、比抵抗が１０１２Ωｃｍ（オームセンチメートル）よりも高い、電気的に絶縁性の材料（例えば、酸化物、特に、二酸化シリコン）を含んでいる。また、電極領域は、例えば、２０℃の室温で、比抵抗が１０−４Ωｃｍよりも低い材料を含んでいる。
【０００３】
この材料の代わりに、電極領域は、例えば高ドープされた多結晶シリコンを含んでいてもよい。同様に、誘電体領域は、誘電率が約３．９である電気的に絶縁性の材料（例えば、酸化物、特に二酸化シリコン）を含んでいるが、誘電率が著しく高い誘電体材料を含んでいてもよい。
【０００４】
本発明の目的は、簡単に製造できる、キャパシタを備えた集積回路構造を提示することにある。そのために、この回路構造を、特にプロセス工程を少なく、かつ、特に使用するリソグラフィーマスクを少なくして製造できるようにする。本発明の目的は、さらに、キャパシタを備えた集積回路構造の簡単な製造方法を提示することにある。
【０００５】
上記回路構造に関する目的は、特許請求項１に記載の特徴を有する集積回路構造を用いて達成される。他の諸形態については、従属請求項に明示する。
【０００６】
本発明の回路構造では、絶縁領域は、平面に配置された絶縁層の一部である。集積回路構造の、キャパシタと少なくとも１つの活性素子（好ましくは、集積回路構造の全ての活性素子）とは、絶縁層に対して同じ側に位置している。さらに、絶縁領域近傍の電極領域と上記活性素子の活性領域とは、絶縁層が配置された平面と平行な平面に配置されている。
【０００７】
絶縁領域近傍の電極領域と活性領域とが一つの平面に配置されているので、本発明の回路構造を簡単にでき、簡単に製造できる。さらに、上記電極領域と活性領域とは、絶縁領域によって絶縁されている。したがって、自由に選択可能な電位を、キャパシタの２つの電極領域に印加できる。
【０００８】
さらに、このキャパシタは、以下のような優れた電子特性を有している。
・寄生容量と有効容量の抵抗との比が小さい。また、微分容量が異なるのは、空間電荷領域に起因している。
アナログ容量の場合、微分容量は、動作基点において有効な容量である。漏れ電流が少ない。容量の微分非線形性が小さい。容量は、広い動作点の範囲において一定である。得られた容量／面積比が大きい。例えば１立方マイクロメートルあたり１０フェムトファラッドよりも大きいか、または、１立方マイクロメートルあたり２０フェムトファラッドよりも大きい。
【０００９】
さらに、活性素子とキャパシタとの間に、他の層または他の積層した層を設ける必要はない。これにより、必要な層の数を低減し、集積回路構造の平面性を高めることができる。また、他の形態では、絶縁領域近傍の電極領域と活性領域とは、電気抵抗が１０−５〜１０＋１２Ωｃｍ（特に１０−６と１０＋１０Ωｃｍ）である半導体材料（例えば、ゲルマニウム、シリコンまたは砒化ガリウム）を含んだ半導体領域である。絶縁領域近傍にあるキャパシタの電極領域の抵抗が、ドーピングによって下がるようになっていてもよい。
【００１０】
また、回路構造の他の形態では、絶縁領域近傍の電極領域と活性領域とは、ドープされている適切な単結晶領域である。単結晶層での活性素子の電子特性は、特によい。さらに、キャパシタの単結晶電極の電気抵抗を、ドーピングによって非常に効果的に低減できる。また、絶縁領域近傍の電極領域とさらに活性領域との厚さは、１００ナノメートル、あるいは、５０ナノメートルよりも薄くなっていてもよい。このように薄膜半導体では、チャネル長が非常に短い活性素子を、特に簡単に形成できる。
【００１１】
次の他の形態では、絶縁層は、いわゆるＳＯＩ基板（Silicon On Insulator）の場合と同様に、キャリア基板に隣接している。この型の基板は、簡単に形成できる。さらに、これらの基板に配置された電子回路は、非常によい電子特性を有している。
【００１２】
次の他の形態では、誘電体領域と絶縁領域から離れた電極領域とは、絶縁領域近傍の電極領域の少なくとも２つの側面に配置されている。これにより、キャパシタの容量を簡単に増やすことができる。これらの側面がキャリア基板に対して平行に位置する場合、チップ面積を増やさなくてもよいか、あるいは、わずかに増やすだけで、容量を増やすことができる。容量を増やすために、電極領域に複数の組み合わされた金属板（ineinandergreifenden Stegen）を備えるという方法もある。これらの金属板の高さは、その幅よりも大きいことが好ましい。
【００１３】
別の他の形態では、活性素子は、以下のような電界効果トランジスタである。電界効果トランジスタのチャネル領域は活性領域である。チャネル領域がドープされない状況において、特にチャネル長が非常に短い場合（例えば１０ナノメートル）、非常によい電子特性が得られる。電界効果トランジスタの制御電極は、絶縁領域から離れたキャパシタの電極領域も配置したパターン形成された電極層の一部である。
【００１４】
制御電極と絶縁領域から離れた電極領域とは、同じ材料を含んでいる。これらの領域の厚さおよびドーパント濃度は、一致している。電界効果トランジスタの制御電極絶縁領域が、キャパシタの誘電体領域と同じ材料を含んでいてもよい。また、これらの領域の厚さは互いに一致している。
【００１５】
これにより、せいぜい３回の層形成プロセスにより、キャパシタおよび電界効果トランジスタを形成できる。これにより、キャパシタおよび電界効果トランジスタを形成するために、単に３回の層形成プロセスが必要なだけである。また、同じ層に位置する電界効果トランジスタ領域とキャパシタ領域とを、同時にパターン形成できる。キャパシタの下部電極領域が電界効果トランジスタのチャネル領域と異なるようにドープされる場合にのみ、キャパシタ形成用の他のマスクが必要である。
【００１６】
また、制御電極絶縁領域とキャパシタの誘電体領域との材料および／または絶縁厚が互いに異なる場合にのみ、さらに他のマスクが必要である。しかし、その場合でも、回路構造の製造に必要なマスク数は、依然として少ない。
【００１７】
次の他の形態では、電界効果トランジスタは、金属板またはひれ状部（Finne）を含んでいる。制御電極は、金属板を挟んで両側に配置されている。これにより、優れた制御特性を有する電界効果トランジスタ（例えばいわゆるＦｉｎＦＥＴ）となる。
【００１８】
他の形態では、制御電極を電気的に接続している接続領域が、配置されている。接続領域とチャネル領域とは、絶縁領域によって互いに分離されており、上記絶縁領域の絶縁層の厚さは、制御電極絶縁領域の絶縁層の厚さよりも厚くなっていてもよい。これにより、トランジスタを制御している間のエッジ効果（Kanteneffekte）を回避できる。また、制御電極がケイ化物領域に隣接しててもよい。こうすることにより、制御電極は、簡単に電気的に接触され、さらに、接触抵抗およびシート抵抗は低減される。
【００１９】
本発明にかかる回路構造の次の他の形態では、電界効果トランジスタの端子領域は、絶縁層に隣接している。この端子領域が、同様にケイ化物領域に隣接していてもよい。ケイ化物形成の前後に薄膜半導体の厚さが絶縁領域近傍の電極領域よりも端子領域の領域において厚い場合、ケイ化物形成に適した材料が十分に存在する。
【００２０】
次の他の形態では、制御電極の両側に、電極層とは異なる材料を含んだ、または、異なる材料からなるスペーサーが配置される。この材料とは、特に、半導体エピタキシャル層（例えば、窒化シリコン）を形成するためのエピタキシーが行われる際にエピタキシャル層を成長させるための開始点として適していない材料のことである。このスペーサーを用いて、制御電極の側面領域を被覆する。これにより、そこからエピタキシーを行うことができず、短絡回路は回避される。
【００２１】
また、スペーサーが、同様に、絶縁領域から離れた電極領域の少なくとも１面に配置されていてもよい。このスペーサーは、制御電極に配置されたスペーサーと同じ役割を果たす。ゲートに沿って配置されたスペーサーとキャパシタの電極に沿って配置されたスペーサーとが互いに接触すると、例えばマスクされた領域でのドーピングまたはケイ化反応が防止される、すなわち、マスキングが生じる。
【００２２】
次の他の形態では、電界効果トランジスタの端子領域と、絶縁領域近傍に位置するキャパシタの電極領域とは互いに隣接しているため、電界効果トランジスタの端子領域とキャパシタの電極領域とは電気的に接続されている。これにより、絶縁領域近傍の電極と接続するために必要な他の方法を用いなくても、簡単に構成されたＤＲＡＭ（Dynamic Random Access Memory）のメモリーセルが得られる。
【００２３】
他の１つの形態では、トランジスタの１つの端子領域に隣接する絶縁領域近傍の電極領域の１側面は、この側面に対して平行な絶縁領域近傍の電極領域のもう一方の側面よりも長く、好ましくは、少なくとも２倍、または、５倍長い。この場合、トランジスタの幅は、最小面積の倍数であり、好ましくは、３倍または５倍よりも大きい。これにより、トランジスタとキャパシタとの間を接続した場合の抵抗は、特に低くなり、アナログ回路の特にいわゆるアナログ容量の電子特性が改善される。このようなアナログ回路の例として、アナログデジタル変換器が挙げられる。アナログ容量の他の例として、動作電圧線または信号線の、電圧スパイクを平滑化するために用いられるいわゆるバイパス容量が挙げられる。
【００２４】
これに対して、他の代替的な形態では、端子領域に隣接している絶縁領域近傍の電極領域の１側面に対して平行な絶縁領域近傍の電極領域のもう一方の側面は、端子領域に隣接している１側面よりも、好ましくは少なくとも２倍、または、５倍長い。この場合、トランジスタの幅は、最小面積の３倍、好ましくは、２倍よりも短い。これによって、特にメモリーセルでは、キャパシタの下部電極のオーム性の抵抗が増すので、蓄積容量が急速に放電しなくなる。
【００２５】
別の他の形態では、回路構造は、多数の論理スイッチング関数（logischen Schaltfunktionen）を含んだ少なくとも１つのプロセッサを含んでいる。１構成では回路構造がさらにプロセッサの横に複数のＤＲＡＭメモリーユニット（Dynamic Access Memory）を含んでいる場合、メモリ混載という。この回路構造を形成するために、この論理の形成に必要な上記プロセス工程およびマスクに加えて、少数の他のプロセス工程および他のマスクが必要なだけであり、これにより、キャパシタまたはそれと電気的に接続されるトランジスタが形成される。
【００２６】
さらに、本発明は、他の観点では、集積回路構造の製造方法、特に、本発明にかかる回路構造、または、この回路構造にかかる他の形態のうちの一製造方法に関するものである。本発明にかかる方法では、次の方法工程を、いかなる限定を加えることなく、以下の順序で行う。電気的に絶縁性の材料からなる絶縁層と、薄膜半導体とを含んだ基板（例えばＳＯＩ基板）を配置する。キャパシタの少なくとも１つの電極領域と、トランジスタの少なくとも１つの活性領域とを形成するために、上記薄膜半導体をパターン形成する。上記薄膜半導体のパターン形成後、誘電体層を形成する。上記誘電体層の形成後、電極層を形成する。上記絶縁領域から離れたキャパシタの電極と、トランジスタの制御電極とを、上記電極層に形成する。
【００２７】
本発明の方法は、キャパシタとともに、いわゆるＦｉｎＦＥＴの製造に特に適している。本発明の回路構造およびこの回路構造の他の形態に関する、上記の技術的効果は、本発明の方法およびこの方法の他の形態にも適している。
【００２８】
以下に、本発明の模範的な実施形態について、添付図面を参照しながら説明する。図１Ａ〜図１６Ｂは、集積ＤＲＡＭメモリーセルを製造する際の製造段階を示している。図１７は、メモリーセルを示す平面図である。図１８は、３つのトランジスタを備えたＤＲＡＭメモリーセルを示す平面図である。
【００２９】
図１Ａ〜図１６Ａは、集積化されたメモリーセル（integrierten Speicherzelle）を製造する際の製造段階を示している。図１〜図１６のＡは、電界効果トランジスタのチャネルに対して垂直方向に、特に、チャネルの電流の流れる方向に対して垂直方向に延びる、断面Ｉに沿った部分を示す説明図である。図１〜図１６のＢは、それぞれ、チャネルに対して平行に延びる、断面ＩＩに沿った部分を示す説明図である。
【００３０】
メモリーセルの製造方法について説明する。まず、ＳＯＩ基板１０を用意する。このＳＯＩ基板１０は、例えば、単結晶シリコンからなるキャリア基板１２と、二酸化シリコンからなるいわゆる埋め込み絶縁層１４と、単結晶シリコンからなる薄膜半導体１６と、を有している。本実施形態では、キャリア基板１２の厚さは、５５０μｍである。絶縁層１４の厚さは、１００ｎｍである。薄膜半導体１６の厚さは、５０ｎｍである。
【００３１】
この図１Ａに示す製造段階では、図１Ｂから分かる通り、、断面Ｉと断面ＩＩとの構成上の違いは、まだ生じていない。
【００３２】
次に、図２Ａおよび図２Ｂに示すように、例えばＣＶＤ法（化学気相成長（Chemical Vapor Deposition））を用いて、ＳＯＩ基板に窒化シリコン層１８を堆積する。模範的な実施形態では、この窒化シリコン層１８の厚さは、５０ｎｍである。さらに、窒化シリコン層１８の全面に二酸化シリコン層（例えば、ＴＥＯＳ膜２０（テトラエチルオルトシリケート））を、ＴＥＯＳ法を用いて堆積する。模範的な実施形態では、このＴＥＯＳ膜２０の厚さは、７５ｎｍである。図２Ｂから分かるように、断面ＩおよびＩＩの構成は、今なお同じである。
【００３３】
他の模範的な実施形態において、窒化シリコン層１８とＴＥＯＳ膜２０との２層を、単一の層に置き換えてもよい。単一の層に置き換えることでプロセス（工程）を簡略化することができる。次に、図３Ａおよび図３Ｂに示すように、リソグラフィーを行う。リソグラフィーを行うために、フォトレジスト２２を全面に塗布し、予め決められた設計にしたがって露光し、現像する。
【００３４】
その後、ＴＥＯＳ膜２０、窒化物層１８、および薄膜半導体１６を、例えばドライエッチングによってパターン形成する。これにより、積層３０、または、断面ＩＩの領域の金属板を形成するために先が細くなって再び広くなるメサ形状となる（図３Ｂ参照）。それゆえ、製造される電界効果トランジスタとキャパシタとの形状を、互いに影響を与えずに規定（つまり最適化）できる。
【００３５】
次に、フォトレジスト２２を除去する。他の模範的な実施形態において、フォトリソグラフィーの代わりに電子ビームリソグラフィーまたは他の適切な方法を用いることもできる。図４Ａおよび図４Ｂに示すように、次に、他のリソグラフィーを行う。この方法では、キャパシタを製造するために、他のマスクを使用する必要がある。フォトレジスト層３２を、塗布し、マスクを用いて露光し、現像およびパターン形成する。
【００３６】
パターン形成の間、薄膜半導体１６の下部電極領域３４の上に位置するＴＥＯＳ膜２０および窒化シリコン層１８を除去する。これによって、積層３０が、トランジスタ部３０ａとキャパシタ部３０ｂとに分けられる。
【００３７】
続いて、パターン形成されたフォトレジスト層３２を用いて、イオン注入を行う。図４Ａにｎ＋＋および注入を示す矢印４０によって示したように、下部電極領域３４に多量のｎ型ドープをする。薄膜半導体１６は、トランジスタ用に備えられた領域ではドープされない。下部電極領域３４への注入が行われれば行われるほど、下部電極領域３４のインピーダンスは、低くなる。例えば、ドーピング濃度は、１立方センチメートルあたり１０２０ドーピング原子になるが、１立方センチメートルあたり１０１９〜１０２１ドーピング原子であることが好ましい。
【００３８】
ドーピング濃度が高くなった結果、ドーピングされなかった領域または適度に多くドープされている領域の上に位置しているよりもより速く誘電体が成長する。ドーピング濃度が高くなると、形成される空間電荷領域（Raumladungszonen）は小さくなるため、寄生効果も同様に小さくなる。
【００３９】
後述するトランジスタのチャネル領域（特に、このチャネル領域の側面領域）を、フォトレジスト層３２によって保護した結果、ドーピングを生じさせる場合のあるイオンは、これらの領域を貫通しない。次に、図５Ａおよび図５Ｂに示すように、フォトレジスト層３２を除去する。次に、薄膜半導体１６の全露出面と、特に下部電極領域３４の露出面とに、酸化膜を成膜する。
【００４０】
この酸化膜は、トランジスタの領域ではゲート酸化物４２およびゲート酸化物４４である一方、キャパシタの領域では誘電体４６である。この酸化膜は、例えば熱によって成長する。模範的な実施形態では、この酸化膜の厚さは、ドープされなかったシリコンの領域では２ｎｍである。他の模範的な実施形態において、他のリソグラフィーを用いて、上記模範的な実施形態とは異なる材料からなる誘電体、および／または、トランジスタ用に備えられた領域とは厚さの異なる誘電体を、キャパシタの領域に形成してもよい。
【００４１】
次に、図６Ａおよび図６Ｂに示すように、次に、インシチュ（in-situ）ドープされた、または、続いてドープされた多結晶シリコンを堆積する。これにより、ポリシリコン層５０が形成される。ポリシリコン層５０は、例えば、厚さが１００ｎｍであり、ドーパント濃度は、１立方センチメートルあたり１０２１ドーピング原子である。ｎ伝導型の多量のドーピングを、ここでも、符号ｎ＋＋によって示す。ドーピング原子には、例えばリン原子を使用する。
【００４２】
次に、図７Ａおよび図７Ｂに示すように、ポリシリコン層５０の上に、ＴＥＯＳ膜２０よりも厚い他のＴＥＯＳ層５２を堆積する。模範的な実施形態では、ＴＥＯＳ層５２の厚さは、１００ｎｍである。このＴＥＯＳ層５２には、２つの機能がある。１つ目は、以下に詳述するように、ＴＥＯＳ層５２は、トランジスタの制御電極（ゲート）をパターン形成するためのハードマスクとして機能する。２つ目は、ＴＥＯＳ層５２は、ゲート電極へドーピングが繰り返されることを防止する、つまり、注入マスクとして機能する。このように、ゲート電極とソース／ドレイン領域とを異なるようにドープできる。したがって、ゲート電極の仕事関数を自由に選択できる。
【００４３】
次に、図８Ａおよび図８Ｂに示すように、他のリソグラフィーを行うことにより、ゲート電極５４をパターン形成する。このために、フォトレジスト層（図示せず）を、もう一度塗布し、露光し、現像する。その後、ＴＥＯＳ層５２およびポリシリコン層５０を、例えばエッチングによってパターン形成する。これにより、トランジスタの領域ではゲート電極５４が生じ、キャパシタの領域では被覆電極５６が生じる。
【００４４】
ゲート電極５４は、ＴＥＯＳ層領域５２ａによって覆われている。エッチングは、ＴＥＯＳ膜２０の上まで行う。ポリシリコン層５０をエッチングする間に、極度のオーバーエッチングを行う。これにより、積層３０ａの側壁の寄生ポリシリコンスペーサーが、全て除去される。エッチング後、これらの側壁は、酸化膜によってのみ覆われている。
【００４５】
次に、図９Ａおよび図９Ｂに示すように、窒化シリコン膜６０を、例えばＣＶＤ法を用いて全領域に堆積する。この窒化シリコン膜６０の厚さは、模範的な実施形態では、５０ｎｍである。次に、図１０Ａおよび図１０Ｂに示すように、窒化シリコン膜６０を異方性エッチングプロセスによってエッチバックする。これにより、トランジスタ部３０ａの側壁に位置するスペーサー６０ａが形成される。また、ゲート電極５４とＴＥＯＳ層領域５２ａとの側壁に位置するスペーサー６０ｂ・６０ｃが形成される。さらに、被覆電極５６とＴＥＯＳ領域５２ｂとの側壁に位置するスペーサー６０ｄが形成される。
【００４６】
次に、図１１Ａおよび図１１Ｂに示すように、ＴＥＯＳ膜２０を、リソグラフィー法を用いずに（つまり、自己整合的に）、例えばＲＩＥ法（反応性イオンエッチング（reactive ion etching））を用いて、エッチングする。ＴＥＯＳ膜領域２０ａを、スペーサー６０ｂ・６０ｃ、および、ゲート電極５４の下に形成する。また、ＴＥＯＳ膜領域２０ｂを、スペーサー６０ｄの下に形成する。エッチングを行っている間、ＴＥＯＳ層領域５２ａおよびＴＥＯＳ層領域５２ｂも、例えば２５ｎｍに薄膜化する。
【００４７】
これにより、ゲート電極５４の上に薄くなったＴＥＯＳ層領域５２ｃができる一方、被覆電極５６の上に薄くなったＴＥＯＳ層領域５２ｄができる。さらに、エッチングの結果、ＴＥＯＳ膜領域２０ａによって覆われていない窒化シリコン層１８の領域が露出する。スペーサー６０ａ〜６０ｄは、ＴＥＯＳ層５２のエッチングの影響を受けないので、薄くなったＴＥＯＳ層領域５２ｃおよびＴＥＯＳ層領域５２ｄをいくらか越えて突出している。
【００４８】
次に、図１２Ａおよび図１２Ｂに示すように、窒化物層１８を自己整合的にパターン形成し、この窒化シリコン層１８の露出領域を除去する。窒化物層領域１８ａは、ＴＥＯＳ膜領域２０ａの下に残っている。また、窒化物層領域１８ｂは、ＴＥＯＳ膜領域２０ｂの下に残っている。この窒化シリコン層のエッチングは、例えばＲＩＥ法（反応性イオンエッチング）によって行う。スペーサー６０ａ〜６０ｄも、このプロセスにおいて短くなる。
【００４９】
窒化シリコン層１８のエッチング後に、ゲート電極５４がスペーサー６０ｂおよび６０ｃによって側壁でなおも取り囲まれるように、層厚およびエッチングを規定する。さらに上から、ゲート電極５４を非常に厚いＴＥＯＳ層によってマスクする。ＴＥＯＳ層５２ｃの厚さは、例えば２５ｎｍである。窒化シリコン層１８をエッチングした後、ソース／ドレイン領域が露出する。
【００５０】
スペーサー６０ｂおよび６０ｃは、このとき、ＴＥＯＳ領域５２ｃの上面が終端となっている。スペーサー６０ｄは、ＴＥＯＳ層領域５２ｄの上面が終端となっている。次に、図１３Ａおよび図１３Ｂに示すように、選択的エピタキシーを行う。つまり、単結晶エピタキシャル層を、薄膜半導体１６の露出したソース／ドレイン領域の上にのみ成長させる。すなわち、単結晶シリコンの上に、エピタキシャル領域６２およびエピタキシャル領域６４を形成する。
【００５１】
エピタキシャル領域６２およびエピタキシャル領域６４は、ＴＥＯＳ膜領域２０ａおよびＴＥＯＳ膜領域２０ｂの高さの約半分の高さまで広がっている。これらのエピタキシャル領域６２およびエピタキシャル領域６４は、「せり上げ（angehobene）」（elevated）ソース／ドレイン領域とも呼ばれている。これらのエピタキシャル領域６２およびエピタキシャル領域６４のエピタキシャル層の厚さは、本来の薄膜半導体１６の厚さと、以下で説明するケイ化反応（siliciding）とに応じて変化する。
【００５２】
このケイ化反応は、存在しているシリコンを消費して行われる。その結果、この反応に応じた大量のシリコンが得られる。これにより、ドレイン／ソース領域において、チャネル接続が引き離されること（Abreissen）」を防止できる。エピタキシーを実施した後、図１４Ａおよび図１４Ｂに示すように、イオン注入（例えば、ｎ＋＋などの多量のｎ型ドープ）を行う（注入の矢印８０参照）。これにより、高ドープされたソース／ドレイン領域７０・７２を形成する。ＣＭＯＳプロセス（相補型金属酸化膜半導体）によって相補型トランジスタを備えた領域を分離するためだけに、マスクが必要である。
【００５３】
注入の結果、エピタキシャル領域６２・６４と、それらの下に位置する薄膜半導体１６の領域とは、低インピーダンスで、ｎ＋＋にドープされる。さらに、ソース／ドレイン領域７２とキャパシタの下部電極領域３４との間が接続される。ソース領域７０とドレイン領域７２との間に位置するチャネル領域８２は、ドープされない。
【００５４】
ＴＥＯＳ層領域５２ｃおよびＴＥＯＳ層領域５２ｄは、注入の間、注入マスクとして機能する。したがって、ゲート電極５４と被覆電極５６とのドーピングは、注入が行われている間、変化しない。ＨＤＤ注入（high density drain）後、図１５Ａおよび図１５Ｂに示すように、ＴＥＯＳ層５２の残部（つまり、特にＴＥＯＳ層領域５２ｃおよびＴＥＯＳ層領域５２ｄ）を、エッチングによって取り除く。
【００５５】
次に、サリサイド法（self-aligned silicide）を行う。このために、例えば、全面にニッケル層を堆積する。例えば５００℃の温度で、ケイ化ニッケルを、ケイ化物領域９０〜９６に見られるように、エピタキシャル領域６２・６４の上、ゲート電極５４の上、および、被覆電極５６の上に生じさせる。
【００５６】
ニッケルの代わりに、融点が摂氏１２００度よりも高い金属（特に、高融点金属（Refraktaermetall））を使用してもよい。これにより、例えば、ケイ化チタンまたはケイ化コバルトを形成できる。続いて、図１６Ａおよび図１６Ｂに示すように、例えば二酸化シリコンからなる、不活性化層（Passivierungsschicht）１００を塗布する。不活性化層１００にコンタクトホールをエッチングし、そこに例えばタングステンを充填する。こうして、接続部１０２・１０４・１０６・１０８・１１０が形成される。これらの接続部はそれぞれ、この順序でケイ化物領域９０・９４・９６・９２に達する。また、他の模範的な実施形態において、ケイ化物領域９２に達する２つの接続部１０８・１１０の代わりに、単一の接続部を備えてもよい。
【００５７】
さらに、接続部１０２〜１１０を、１つまたは複数の金属薄膜層の配線（Leiterbahnen）にも接続してもよい。ここでは、従来のＣＭＯＳプロセス（「バックエンド（Back End）」とも呼ばれる）を実施する。図１７は、ＦｉｎＦＥＴ１２２とキャパシタ１２４とを含んだメモリーセル１２０を示す平面図である。キャパシタ１２４は、図１Ａ〜図１７のトランジスタ１２２よりも小さく示されている。
【００５８】
キャパシタ１２４の有効面積は、
Ａ＝Ｌ・Ｂ＋Ｈ・（２・Ｌ＋Ｂ）
である。ここで、Ａは有効面積であり、Ｂはキャパシタの幅であり、Ｌはキャパシタの長さであり、Ｈは、図１６Ａに示したように、下部電極領域３４の高さである。
【００５９】
例えばマイクロプロセッサ記憶階層の第２および第３アクセスレベル（つまり、第２および第３レベルキャッシュ）において、中型ＳＲＡＭメモリーユニットを高速混載ＤＲＡＭと取りかえることにより、このような混載ＤＲＡＭの容量の好ましい使用面積が得られる。例えば、今までは、ＳＲＡＭメモリーセルの面積は、１３４Ｆ２（Ｆは、最小面積を示す）であった。誘電定数εｒが２５である誘電体（例えば、五酸化タンタル）を用いると、次の計算にしたがって、１つのメモリーセルに対して２０フェムトファラッドの通常の混載ＤＲＡＭ容量ＣＭＥＭを実現できる。酸化物の容量は、
ＣＯＸ＝εｒ  ε０／ｔｐｈｙｓ＝１１０ｆＦ／μｍ２
であり、ｔｐｈｙｓは、模範的な実施形態では酸化物の厚さ（２ナノメートル）である。これにより、
ＡＭＥＭ＝ＣＭＥＭ／ＣＯＸ−０．１８μｍ２
の蓄積容量の所要面積ＡＭＥＭが得られる。
【００６０】
最小面積Ｆについては、５０ナノメートルがこの容量７２Ｆ２に相当する。この面積は、例えば、基本面積がＬ・Ｂ＝８Ｆ・６Ｆである平行六面体の下部電極領域３４を用いて形成される。ここで、高さＨは１Ｆに相当する。つまり、平面ＳＯＩプロセスに関して、３３パーセントの面積が低減されたということである。このようにして得た面積（Flaechengewinn）は、高さＨが高くなると増加する。
【００６１】
ＦｉｎＦＥＴ容量構造（FinFET-Kapazitaetsanordnung）の全面積は、アクセストランジスタを含めて６８Ｆ２である。ＦｉｎＦＥＴ１２２は、ゲートに接続すること（Gatekontakt）によって実現される。したがって、混載ＤＲＡＭメモリーセルの面積は、ＳＲＡＭセルの面積（１３４Ｆ２）よりも小さい。
【００６２】
本発明では、ＦＥＴ面の中に（つまり、ＳＯＩ基板のいわゆる上部シリコンに）キャパシタ（Kapazitaet）が集積されている。ここでは、完全に空乏化した平面的な（planaren）ＳＯＩトランジスタを備えたＳＯＩ-ＣＭＯＳ技術ではなく、側壁の２つの制御チャネルのゆえに制御特性がよい、ＦｉｎＦＥＴを使用する。
【００６３】
ＳＯＩキャパシタ（Kapazitaet）を形成するには、トランジスタの極めて高品質のゲート誘電体をキャパシタの誘電体として使用するときに、さらに１つのプロセス工程を必要とするだけである。酸化物の有効層厚が１ナノメートルであり、ゲートシリコンと上部シリコンとを空乏化するために０．８ナノメートルに補正する際、量子力学的効果のゆえに、面積に対する容量が、
ＣＯＸ＝３．９ε０／ｔｆｏｘ＝１９ｆＦ／μｍ２、
から分かる。ここで、ｔｆｏｘは、１．８ナノメートルであり、電気的に有効な酸化物の層厚を示している。ε０は、真空状態（Vakuum）での誘電率を示している。金属ゲートを用いた場合、面積に対する容量が
ＣＯＸ＝３．９ε０／ｔｆｏｘ＝２４ｆＦ／μｍ２、
に増加した結果、ゲートが空乏化するので、電気的に有効な酸化物の層厚は約０．４ナノメートルに減少する。
【００６４】
本発明の容量は、集積回路構造に電圧を印加する際に、いわゆるスパイクを減衰させ、かつ、クロストークを減衰させるためのいわゆるバイパス容量としても用いられる。これらの容量は、特に、発振器、または、アナログデジタル変換器のアナログ容量としても非常に適している。これらの容量は、さらに、いわゆるミクスドシグナル回路、つまり、メモリーセルの中に、アナログ容量と蓄積容量とを有する回路、にも用いられる。
【００６５】
他の模範的な実施形態では、各高圧ＤＲＡＭ誘電体（εｒは、１００よりも大きい）を、ゲート酸化物の代わりに使用する。この誘電体は、例えば、チタン酸バリウムストロンチウム（barium strontium titanate）（ＢＳＴ）、または、エピタキシャルチタン酸バリウムストロンチウムを含んだ誘電体である。したがって、所要面積が約２２Ｆ２に低減される。ＳＯＩ積層上の高圧誘電体の領域を規定するために、第２補助マスクを使用する。
【００６６】
従来の技術思想に対する更なる利点は、純粋論理ブロック（reinen Logikbloecken）と混載ＤＲＡＭブロックとの間の平面的な接合（planarer Uebergang）である。さらに、ビア（経路）が深くなりすぎないこと、および、接触を回避することも利点である。
【００６７】
ＦｉｎＦＥＴトランジスタの漏れ電流が少なく、全容量に対する有効容量の割合を上げるように寄生容量が減少した結果、ＣＭＥＭが１０フェムトファラッドである混載ＤＲＡＭの容量がさらに低減する。
【００６８】
ＬＤＤドーピング（lightly doped drain）は、図１Ａ〜図１７を参照しながら説明した模範的な実施形態では実施されていなかった。一方、他の模範的な実施形態では、ＨＤＤドーピングに加えて、ＬＤＤドーピングも実施する。
【００６９】
他の模範的な実施形態では、トランジスタとキャパシタとを、互いに空間的に離して配置し、それぞれを専用の接続部に接続する。特に、単一のトランジスタを備えたＤＲＡＭメモリーセル（dynamic random access memory）では、接続部１０４は必要ではない。次に、スペーサー６０ｃ・６０ｄは、端子領域７０へのドーピング中、および、選択的にケイ化反応中、マスクとして機能するように、互いに接触できる。次に、下部電極領域３４からのドーピング原子の拡散により、スペーサー６０ｃ・６０ｄの下に端子領域が生じる。
【００７０】
図１８は、図１Ａ〜図１６Ａを参照しながら説明した方法工程を用いて製造された３つのトランジスタＭ１〜Ｍ２およびキャパシタＣｓを備えた、ＤＲＡＭメモリーセル２００（Dynamic Random Access Memory）を示す回路図である。例えば、図１７に示したトランジスタ１２２は、第１例ではトランジスタＭ１である。次に、キャパシタ１２４はキャパシタＣｓである。第１例では、薄膜半導体１６の下部電極領域３４に隣接している他の端子面（Anschlussflaeche）、または、接続部１０４と、トランジスタＭ２のゲートとが、電気的に接続される。
【００７１】
それに代わるものとして、第２例では、トランジスタ１２２がトランジスタＭ２に相当し、キャパシタ１２４がここでもキャパシタＣｓに相当するように、設計が選択されている。第２例では、被覆電極５６は、トランジスタＭ１の１端子領域とトランジスタＭ２のゲートとに電気的に接続されている。
【００７２】
メモリーセル２００の回路は、書き込み用部分回路（Teilschaltung zum Lesen）と読み出し用部分回路とを含んでおり、キャパシタＣｓの電荷は読み出しプロセスの間は変化しない。この結果、読み出し動作後にこの電荷をリフレッシュする必要もない。書き込み用部分回路は、書き込みトランジスタＭ１とキャパシタＣｓとを含んでいる。トランジスタＭ１のゲート端子は、書き込みワード線ＷＷＬに接続されている。トランジスタＭ１のソース端子は、書き込みビット線ＢＬ１に接続されている。上記第１例に基づいた電気特性が非常によい回路構造の場合、トランジスタＭ１のドレイン端子は、キャパシタ１２４の下部電極３４によって形成されるストレージノードＸに接続されている。
【００７３】
キャパシタＣｓの被覆電極５６は、グラウンド電位ＶＳＳに接続されている。第２例に基づいた代替案では、トランジスタＭ１のドレイン端子は、キャパシタ１２４の被覆電極５６によって形成されたストレージノードＸに接続されている。キャパシタＣｓの下部電極３４は、グラウンド電位ＶＳＳに接続されている。読み出し用部分回路は、トランジスタＭ２・Ｍ３を含んでいる。トランジスタＭ３のゲート端子は、読み出しワード線ＲＷＬに接続されている。トランジスタＭ３のドレイン端子は、読み出し動作の開始前に例えば作動電位（Betriebspotential）ＶＤＤを帯電した（aufgeladen）読み出しビット線ＢＬ２に接続されている。トランジスタＭ３のソース端子は、トランジスタＭ２のドレイン端子に接続されている。トランジスタＭ２のゲート端子は、ストレージノードＸに接続されている。トランジスタＭ２のソース端子は、グラウンド電位ＶＳＳに接続されている。
【００７４】
トランジスタＭ２は増幅器として機能するので、ストレージノードＸにおいて電荷損失が生じても、信頼できる読み出しを行うことができる。ストレージノードＸに正電荷が存在すると、トランジスタＭ２のスイッチはＯＮ状態になり、予備充電された読み出しビット線ＢＬ２は、読み出し動作の間に放電する。トランジスタＭ２のゲートソースの容量（Kapazitaet）がキャパシタＣｓに並列に接続されている（liegt）ので、有効蓄積容量（effektiv wirksame Speicherkapazitaet）Ｃｅｆｆが以下のように増す。
【００７５】
Ｃｅｆｆ＝Ｃｓ＋ＣＧＳ（Ｍ２）
ここで、ＣｓはキャパシタＣｓの容量であり、ＣＧＳはトランジスタＭ２のゲートソース容量である。ゲート酸化物およびキャパシタ誘電体が同じ誘電体層の中に形成されており、この層がどの点をとっても同じ厚さである場合、蓄積キャパシタＣｓと例えばトランジスタＭ２との面積あたりの容量は、上記製造方法によれば同じ大きさとなる。
【００７６】
メモリーセル２００の所要面積は、有効蓄積容量Ｃｅｆｆの所要量によって決まる。漏れ電流の低減およびトランジスタ利得の上昇によって読み出し電流が増すことにより、蓄積容量Ｃｓの大きさを低減できる。キャパシタＣｓに必要な面積およびその電気特性は、多数のメモリーセル２００を備えたメモリーユニットを安価に製造するための主な基準である。多数のメモリーセル２００を備えたメモリーユニットは、さらに、プロセッサ記憶階層中のＳＲＡＭの代わりとして適している。
他の模範的な実施形態では、ＦｉｎＦＥＴトランジスタの代わりに、複数のＦｉｎＦＥＴ（Multi-FinFET）トランジスタを使用する。このトランジスタは、単一の金属板の代わりに、ドレイン端子領域とソース端子領域との間に互いに平行に配置された多数の金属板を含んでいる。
【図面の簡単な説明】
【００７７】
【図１Ａ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図１Ｂ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図２Ａ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図２Ｂ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図３Ａ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図３Ｂ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図４Ａ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図４Ｂ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図５Ａ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図５Ｂ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図６Ａ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図６Ｂ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図７Ａ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図７Ｂ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図８Ａ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図８Ｂ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図９Ａ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図９Ｂ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図１０Ａ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図１０Ｂ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図１１Ａ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図１１Ｂ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図１２Ａ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図１２Ｂ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図１３Ａ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図１３Ｂ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図１４Ａ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図１４Ｂ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図１５Ａ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図１５Ｂ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図１６Ａ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図１６Ｂ】集積ＤＲＡＭメモリーセルを製造する際の製造段階を示す図である。
【図１７】メモリーセルを示す平面図である。
【図１８】３つのトランジスタを備えたＤＲＡＭメモリーセルを示す平面図である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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