(57)【特許請求の範囲】
【請求項１】
第１の電源端子と第２の電源端子との間に電気的に接続されているダイオードと、
上記ダイオードと第２の電源端子との間に電気的に接続され、上記ダイオードを介して上記第１の電源端子から充電される第１のコンデンサと、
上記第１の電源端子と上記第２の電源端子との間に電気的に接続され、論理信号を出力するための第１の出力トランジスタと、
上記ダイオードを上記第１のコンデンサに接続する第１のノードと上記第１の出力トランジスタの制御端子との間に電気的に接続され、その制御端子が上記第１の電源端子に電気的に接続されている制御トランジスタと、
上記制御トランジスタを上記第１の出力トランジスタの制御端子に接続する第２のノードと上記第２の電源端子との間に電気的に接続され、上記制御トランジスタを介して上記第１のコンデンサに並列に接続される第２のコンデンサを有し、それにより、上記出力トランジスタの状態を変化させるために上記第１のコンデンサから放電された電流が上記第２のコンデンサを充電する電圧生成回路と、
を有するパワーオフ検出回路。
【請求項２】
上記第１のノードと上記第２の電源端子との間に電気的に接続され、リセット信号に応答して導通して上記第１のコンデンサを放電する第１のリセットトランジスタを更に有する請求項１に記載のパワーオフ検出回路。
【請求項３】
上記第１の電源端子と上記第１の出力トランジスタとの間に電気的に接続され、その制御端子にリセット信号が印加される第２の出力トランジスタを更に有する請求項１又は２に記載のパワーオフ検出回路。
【請求項４】
上記第２のノードと上記第２の電源端子との間に電気的に接続され、上記リセット信号に応答して導通して上記第２のコンデンサを放電する第２のリセットトランジスタを更に有する請求項２又は３に記載のパワーオフ検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源電圧の低下を検出する回路技術に関する。
【０００２】
【従来の技術】
一般に、異なった基板上の独立したシステム間を接続するために、トランシーバＩＣと呼ばれるデバイスが用いられている。
【０００３】
独立したシステムは、それぞれ異なった電源で動作しており、各システムのパワーオフは、個別に行われるのが普通である。このような状況では、パワーオフするシステムがあった場合、パワーオンの状態にあるシステムのトランシーバＩＣから、パワーオフしたトランシーバＩＣに過渡的に電流が流れ込む場合があり、最悪では、トランシーバＩＣの破壊に到ることもある。
【０００４】
そこで最近のトランシーバＩＣには、上記のような破壊を防止するために、パワーオフ検出回路が設けられており、このパワーオフ検出回路がパワーオフを検出するとシステムの出力端子をハイインピーダンス状態にし、過大な電流が流入しないようにしている。
【０００５】
図６の符号１００は、そのようなトランシーバＩＣ内に設けられている従来技術のパワーオフ検出回路を示している。このパワーオフ検出回路１００は、電源電圧Ｖccを２個の抵抗１０１、１０２によって分圧し、その分圧電圧をｎチャネル型のＭＯＳトランジスタ１０３のゲート端子に入力させており、電源電圧Ｖccを分圧した電圧が、ＭＯＳトランジスタ１０３のスレッショルド電圧以上の場合には、ＭＯＳトランジスタ１０３がオン状態になり、スレッショルド電圧以下の場合には、ＭＯＳトランジスタ１０３がオフ状態になるように構成されている。
【０００６】
ＭＯＳトランジスタ１０３のドレイン端子は、プルアップ抵抗１０４によって電源電圧Ｖccに接続されると共に、バッファ回路１０５に入力されている。
【０００７】
ここでは、バッファ回路１０５にはインバータが用いられており、システムのパワーオン時にはＭＯＳトランジスタ１０３がオン状態にあり、バッファ回路１０５にはＬＯＷ信号が入力されるため、バッファ回路１０５からはＨＩＧＨ信号が出力される。
【０００８】
他方、パワーオフの際に電源電圧Ｖccが低下し、ＭＯＳトランジスタ１０３がオフ状態になると、バッファ回路１０５からＬＯＷ信号が出力される。
【０００９】
バッファ回路１０５が出力する信号は、出力ドライバ回路１０６に入力されており、出力ドライバ回路１０６がＬＯＷ信号を検出すると、、出力ドライバ回路１０６内のインピーダンス制御回路がシステムの出力端子をハイインピーダンスにし、パワーオンの状態にある他のシステムから大電流が流れ込まないようになっている。
【００１０】
ところで、近年では、トランシーバＩＣ等のＣＭＯＳロジックＩＣには、低消費電力化が望まれており、上記のような電源電圧Ｖccを分圧する抵抗１０１、１０２に流れる電流が無視できなくなっている。
【００１１】
また、近年では、システムの高速化と低消費電力化のために、３．３Ｖ、２．５Ｖ、２Ｖ等の様々な大きさの電源電圧Ｖccが用いられている。それに伴い、ＣＭＯＳ標準ロジックＩＣでも、様々な大きさの電源電圧Ｖccで動作することが求められている。
【００１２】
しかし、上記のように電源電圧Ｖccを分圧する場合には、想定した電源電圧Ｖccと異なる大きさの電源電圧では動作できないという問題がある。
【００１３】
【発明が解決しようとする課題】
本発明は上記従来技術の２つの問題点を解決するために創作されたものであり、その目的は、低消費電力で、電源電圧の大きさに依存しないパワーオフ回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、第１の電源端子と第２の電源端子との間に電気的に接続されているダイオードと、上記ダイオードと第２の電源端子との間に電気的に接続され、上記ダイオードを介して上記第１の電源端子から充電される第１のコンデンサと、上記第１の電源端子と上記第２の電源端子との間に電気的に接続され、論理信号を出力するための第１の出力トランジスタと、上記ダイオードと上記第１のコンデンサとの接続中点と上記第１の出力トランジスタの制御端子との間に電気的に接続され、その制御端子が上記第１の電源端子に電気的に接続されている制御トランジスタと、上記ダイオードと上記第１のコンデンサとの接続中点と上記第２の電源端子との間に電気的に接続され、上記第１の出力トランジスタの制御端子に対して所定の電圧を供給するための電圧生成回路とを有するパワーオフ検出回路である。
請求項２記載の発明は、請求項１に記載のパワーオフ検出回路であって、上記ダイオードと第１のコンデンサとの接続中点と上記第２の電源端子との間に電気的に接続され、リセット信号に応答して導通して上記第１のコンデンサを放電する第１のリセットトランジスタを有するパワーオフ検出回路である。
請求項３記載の発明は、請求項１又は２に記載のパワーオフ検出回路であって、上記第１の電源端子と上記第１の出力トランジスタとの間に電気的に接続され、その制御端子にリセット信号が印加される第２の出力トランジスタを有するパワーオフ検出回路である。
請求項４記載の発明は、請求項１、２又は３に記載のパワーオフ検出回路であって、上記電圧生成回路が抵抗素子で構成され、上記制御トランジスタが導通することにより、上記第１の出力トランジスタの制御端子に所定の電圧が供給されて上記第１の出力トランジスタの導通状態が変化して上記論理信号の論理が反転するパワーオフ検出回路である。
請求項５記載の発明は、請求項１、２又は３に記載のパワーオフ検出回路であって、上記電圧生成回路が第２のコンデンサで構成され、上記第２のコンデンサに対して並列に接続され、上記リセット信号に応答して導通して上記第２のコンデンサを放電する第２のリセットトランジスタを有するパワーオフ検出回路である。
請求項６記載の発明は、請求項１、２又は３に記載のパワーオフ検出回路であって、上記電圧生成回路が上記第１の出力トランジスタと共にカレントミラー回路を構成するトランジスタであるパワーオフ検出回路である。
【００１５】
本発明は上記のように構成されており、電源電圧の高い定常状態では、第１のコンデンサ(検出コンデンサ)がダイオードを介して第１の電源端子から電源電圧で充電される。
【００１６】
第１のコンデンサが十分に充電された状態から電源電圧が低下すると、ダイオードは逆バイアスされるので、第１のコンデンサから電源電圧に向けて電流は流れない。従って、本発明に用いられるダイオードは、順方向にバイアスされた場合には第１のコンデンサに充電電流を流し、逆方向にバイアスされた場合には第１のコンデンサを電源電圧から切り離すことができればよく、例えばトランジスタをダイオード接続した素子であってもよい。
【００１７】
電源電圧が低下し、制御トランジスタ(始動トランジスタ)が導通すると、第１のコンデンサは電圧生成回路に接続され、制御トランジスタを介して放電電流を供給する。
【００１８】
電圧生成回路は、供給された放電電流によって電圧を生成し、その電圧を第１の出力トランジスタに出力する。第１の出力トランジスタはその電圧によって導通状態が反転する。即ち、電源電圧が高い定常状態でオフ状態にあった場合にはオン状態になり、逆にオン状態にあった場合にはオフ状態になるので、その出力信号(論理信号)により、他の回路は電源電圧の低下を検出することができる。
【００１９】
【発明の実施の形態】
図１を参照し、符号１は、本発明の第１例のパワーオフ検出回路を示している。このパワーオフ検出回路１は、検出回路本体１０と、ゲート電圧生成回路２１とを有している。
【００２０】
検出回路本体１０は、検出コンデンサ１１と、抵抗素子１２と、ダイオード１３と、始動トランジスタ１４と、初期化トランジスタ１５と、出力トランジスタ１７とを有している。
【００２１】
初期化トランジスタ１５は、ｐチャネルＭＯＳＦＥＴで構成されており、そのソース端子は電源電圧Ｖccに接続され、ドレイン端子はラッチ回路３３に接続されている。また、初期化トランジスタ１５のゲート端子は、インバータ３１を介してリセット端子３２に接続されている。
【００２２】
出力トランジスタ１７は、ｎチャネルＭＯＳＦＥＴで構成されており、そのドレイン端子は初期化トランジスタ１５のドレイン端子に接続され、ソース端子は接地電位に接続されている。
【００２３】
このパワーオフ検出回路１が組み込まれたシステムに電源が投入され、電源電圧Ｖccが上昇すると、先ず、リセット端子３２にＨＩＧＨ信号が入力される。
【００２４】
電源電圧Ｖccが上昇する際には、後述するように、出力トランジスタ１７はオフ状態にあり、他方、初期化トランジスタ１５はリセット端子３２に入力されたＨＩＧＨ信号によって導通する。
【００２５】
初期化トランジスタ１５の導通により、ラッチ回路３３の入力端子は電源電圧Ｖccに接続され、その結果、ラッチ回路３３にはＨＩＧＨ信号が入力されたことになる。
【００２６】
ラッチ回路３３は、２個のインバータの逆並列接続回路で構成されており、入力されたＨＩＧＨ信号は反転され、出力端子からＬＯＷ信号として出力される。
【００２７】
このＬＯＷ信号は、インバータ３４によって再度反転され、コントロール端子３５から他の回路に出力される。結局、電源電圧Ｖccが上昇したときにリセット端子３２に入力されたＨＩＧＨ信号により、コントロール端子３５からＨＩＧＨ信号が出力される。このＨＩＧＨ信号により、当該システム内の他の回路は電源電圧Ｖccが投入されたことを検出し、動作を開始することができる。
【００２８】
次に、リセット端子３２に入力される信号がＨＩＧＨからＬＯＷに転じると、初期化トランジスタ１５はオフ状態になる。
【００２９】
この状態でも出力トランジスタ１７はオフ状態にあり、初期化トランジスタ１５がオフ状態になることにより、初期化トランジスタ１５のドレイン端子と出力トランジスタ１７のドレイン端子は、電源電圧Ｖccからも接地電位からも切り離された状態になり、ラッチ回路３３に保持された電圧で安定する。
【００３０】
このパワーオフ検出回路１では、抵抗素子１２とダイオード１３とが直列接続され、その一端が電源電圧Ｖccに接続され、他端が検出コンデンサ１１の高電圧側の端子に接続されている。検出コンデンサ１１の低電圧側の端子は接地電位に接続されている。
【００３１】
また、ダイオード１３は、アノードが電源電圧Ｖcc側に向けられ、カソードが検出コンデンサ１１側に向けられており、電源電圧Ｖccが上昇し、ダイオード１３が導通すると、抵抗素子１２及びダイオード１３を介して、検出コンデンサ１１が電源電圧Ｖccに接続され、検出コンデンサ１１は電源電圧Ｖccから充電される。
【００３２】
始動トランジスタ１４は、ｐチャネル型のＭＯＳＦＥＴで構成されており、そのソース端子とバックゲート端子は、検出コンデンサ１１の高電圧側の端子に接続されている。
【００３３】
また、始動トランジスタ１４のゲート端子は電源電圧Ｖccに接続されており、検出コンデンサ１１が電源電圧Ｖccで充電された状態では、始動トランジスタ１４はオフ状態にある。
【００３４】
その状態からシステムのパワーオフが行われ、電源電圧Ｖccが低下すると、検出コンデンサ１１の充電電圧によってダイオード１３が逆バイアスされる。
【００３５】
始動トランジスタ１４のソース端子の電圧は検出コンデンサ１１の高電圧側の端子に接続されているため、電源電圧Ｖccが低下しても、検出コンデンサ１１の電圧に維持されるが、ゲート端子は直接電源電圧Ｖccに接続されているため、その電圧は低下し、ゲート端子の電圧とソース端子の電圧差がスレッショルド電圧以上大きくなると始動トランジスタ１４はオン状態に転じる。
【００３６】
この第１例のパワーオフ検出回路１では、ゲート電圧生成回路２１は抵抗素子２５で構成されており、その一端は、始動トランジスタ１４のドレイン端子及び出力トランジスタ１７のゲート端子に接続され、他端は接地電位に接続されている。
【００３７】
出力トランジスタ１７のゲート端子は始動トランジスタ１４のドレイン端子に接続されているので、システムのパワーオン時や電源電圧Ｖccの低下前等の抵抗素子２５に電流が流れていない状態では、出力トランジスタ１７はオフ状態にある。この状態では、始動トランジスタ１４は、そのゲート端子が抵抗素子２５によって接地電位に接続されるため、オフ状態にある。
【００３８】
他方、電源電圧Ｖccの低下により、始動トランジスタ１４がオン状態に転じると、検出コンデンサ１１の高電圧側の端子が始動トランジスタ１４を介してゲート電圧生成回路２１に接続され、検出コンデンサ１１の放電電流は、始動トランジスタ１４を介して抵抗素子２５に流れる。
【００３９】
放電電流によって抵抗素子２５にスレッショルド電圧以上の電圧が生じると、出力トランジスタ１７がオフ状態からオン状態に転じ、ラッチ回路３３の入力端子が接地電位に接続される。
【００４０】
その結果、ラッチ回路３３の入力端子にはＬＯＷ信号が入力されたことになり、コントロール端子３５から出力される信号は反転する(コントロール端子３５から出力される信号は、ＨＩＧＨからＬＯＷに転じる)。
【００４１】
他の回路は、反転された信号により、電源電圧Ｖccの低下を検出することができる。
【００４２】
図５のグラフはこのパワーオフ検出回路１の動作を示している。図中、符号Ｖccは電源電圧、RSTはリセット端子３２の電圧、符号Ｎ1は検出コンデンサ１１の高電圧側の端子の電圧、符号Ｎ2は出力トランジスタ１７のゲート端子の電圧、符号Ｐonはコントロール端子３５の電圧を示している。
【００４３】
このパワーオフ検出回路１の検出コンデンサ１１には、ｎチャネル型のＭＯＳＦＥＴで構成された第１のリセットトランジスタ１６が並列接続されている。
【００４４】
第１のリセットトランジスタ１６のゲート端子はリセット端子３２に接続されており、図５のグラフに示すように、検出コンデンサ１１が充電されている状態から動作を開始するものとすると、先ず、リセット端子３２にＨＩＧＨ信号が入力され、電圧RSTが上昇すると、第１のリセットトランジスタ１６がオン状態になり、検出コンデンサ１１が一旦放電する(0.3ｍsec付近の電圧Ｎ1の推移)。
【００４５】
次に、リセット端子３２の電圧RSTが低下すると、第１のリセットトランジスタ１６がオフ状態となって、検出コンデンサ１１は電源電圧Ｖcc付近まで充電される。
【００４６】
その状態から電源電圧Ｖccが１．２Ｖ程度の電圧まで低下すると、始動トランジスタ１４が導通し、出力トランジスタ１７のゲート端子の電圧Ｎ2が上昇する。その上昇に伴い、コントロール端子３５の電圧Ｐonが反転する。
【００４７】
次に、本発明の他の実施例を説明する。
図２の符号２は、本発明の第２例のパワーオフ検出回路を示している。
このパワーオフ検出回路２は、検出回路本体１０とゲート電圧生成回路２２とを有している。
【００４８】
このパワーオフ検出回路２の検出回路本体１０は、第１の実施例で説明した検出回路本体１０と同じ構成であるが、ゲート電圧生成回路２２は、第１例のゲート電圧生成回路２１とは異なり、コンデンサ２６で構成されている。
【００４９】
そのコンデンサ２２の高電圧側の端子は始動トランジスタ１４のドレイン端子及び出力トランジスタ１７のゲート端子に接続され、低電圧側の端子は接地電位に接続されている。従って、電源電圧Ｖccが低下し、始動トランジスタ１４がオフ状態からオン状態に転じ、検出コンデンサ１１が放電すると、その放電電流によって、ゲート電圧生成回路２２のコンデンサ２６が充電される。
【００５０】
充電に伴い、コンデンサ２６の高電圧側の端子の電圧が上昇し、出力トランジスタ１７のゲート端子の電圧がスレッショルド電圧以上になると、出力トランジスタ１７がオフ状態からオン状態に転じ、コントロール端子３５が出力する信号が反転する。
【００５１】
第１の実施例のパワーオフ検出回路１では、電源電圧Ｖccの低下が緩慢な場合には、ゲート電圧生成回路２２を構成する抵抗素子２５に流れる電流が小さいため、出力トランジスタ１７のスレッショルド電圧以上の電圧を発生できない場合があるが、この第２の実施例のパワーオフ検出回路２では、検出コンデンサ１１に蓄積された電荷がゲート電圧生成回路２２内のコンデンサ２６に移行することで、出力トランジスタ１７のゲート端子に印加される電圧が生成されるので、検出コンデンサ１１の容量とゲート電圧生成回路２２のコンデンサ２６の容量の比を適切な値に設定しておけば、出力トランジスタ１７が導通し損なうことはない。
【００５２】
なお、ゲート電圧生成回路２２を構成するコンデンサ２６には、第２のリセットトランジスタ２９が並列接続されており、該第２のリセットトランジスタ２９は、第１のリセットトランジスタ１６と共にリセット端子３２によって制御されるように構成されている。
【００５３】
従って、検出コンデンサ１１とゲート電圧生成回路２２を構成するコンデンサ２６とは、リセット端子３２の信号によって同時に強制的に放電され、リセットされる。
【００５４】
次に、本発明の第３例のパワーオフ検出回路を説明する。
図３の符号３は、そのパワーオフ検出回路を示しており、第１、第２例のパワーオフ回路１、２と同じ検出回路本体１０と、第１、第２例のパワーオフ検出回路１、２とは異なるゲート電圧生成回路２３を有している。
【００５５】
このゲート電圧生成回路２３は、ｎチャネルＭＯＳＦＥＴであるトランジスタ２７で構成されている。このトランジスタ２７は、ゲート端子とドレイン端子が短絡され、ダイオードを構成している。そのダイオードのアノード側(ゲート端子とドレイン端子)は、始動トランジスタ１４のドレイン端子及び出力トランジスタ１７のゲート端子に接続されており、カソード側は接地電位に接続されている。
【００５６】
この構成のゲート電圧生成回路２３では、始動トランジスタ１４が導通すると、ダイオード接続のトランジスタ２７に電流が流れる。このとき、ダイオード接続のトランジスタ２７のゲート端子は、スレッショルド電圧以上の電圧に上昇しており、その電圧が出力トランジスタ１７のゲート端子に印加されるため、出力トランジスタ１７が導通し、その結果、コントロール端子３５から出力される信号が反転する。
【００５７】
この第３例のパワーオフ検出回路３では、ダイオード接続のトランジスタ２７と出力トランジスタ１７とでカレントミラー回路が構成されている。検出コンデンサ１１の放電電流は、ダイオード接続のトランジスタ２７に流れるから、出力トランジスタ１７のゲート端子の電圧は必ずスレッショルド電圧以上に上昇する。従って、電源電圧Ｖccの低下が緩慢であっても、出力トランジスタ１７が導通し損なうことはない。
【００５８】
図４は、この第３例のパワーオフ検出回路３を使用したシステムの構成例であり、符号５０は送受信用のＬＳＩを示している。このＬＳＩ５０の端子は、複数の送受信切替回路５１〜５４を介して、入出力端子６１〜６４に接続されている(ここでは送受信切替回路は４個示されている)。
【００５９】
各送受信切替回路５１〜５４には、バッファ５８、インバータ５５及びＮＡＮＤゲート５６、５７を介して、選択端子６９が接続されている。
【００６０】
インバータ５５及びＮＡＮＤゲート５６、５７には、パワーオフ検出回路３のコントロール端子３５が、ＮＡＤＮゲート７０及びインバータ７１を介して接続されており、インバータ５５及びＮＡＮＤゲート５６、５７の動作により、コントロール端子３５にＨＩＧＨ信号が入力されている場合に、選択端子５９に入力された信号に応じて各送受信切替回路５１〜５４が制御されてデータの送受信方向が制御され、ＬＯＷ信号が入力されている場合に、各送受信切替回路５１〜５４の各送信用バッファの出力がハイインピーダンス状態にされる。
【００６１】
送受信切替回路５１〜５４は、インバータ５５及びＮＡＮＤゲート５６、５７によって、受信動作と送信動作が選択されるように構成されており、選択端子５９に入力された信号がＨＩＧＨであるかＬＯＷであるかにより、一方の送受信切替回路５１、５２内の送信用バッファ５１ｂ、５２ｂが活性化されて送信用に設定され、他方の送受信切替回路５３、５４内の送信用バッファ５３ｂ、５４ｂの出力がハイインピーダンス状態とされて受信用に設定される。従って、各送受信切替回路５１〜５４により、入出力端子６１〜６４は、信号の送信と受信の両方に使用できる。
【００６２】
【発明の効果】
以上説明したように、本発明のパワーオフ回路では、電源電圧Ｖccが高い定常状態では電流が流れず、低消費電力になっている。
また、電源電圧Ｖccが所定電圧低下すると始動トランジスタが動作を開始するので、感度が高く、色々な大きさの電源電圧Ｖccに対応することができる。
【図面の簡単な説明】
【図１】本発明の第１例のパワーオフ回路
【図２】本発明の第２例のパワーオフ回路
【図３】本発明の第３例のパワーオフ回路
【図４】本発明のパワーオフ回路を応用したシステムの例
【図５】本発明のパワーオフ回路の動作を説明するためのグラフ
【図６】従来技術のパワーオフ回路
【符号の説明】
Ｖcc……電源電圧
１〜３……パワーオフ検出回路
１１……検出コンデンサ
１３……ダイオード
１４……始動トランジスタ
１６……第１のリセットトランジスタ
１７……出力トランジスタ
２１〜２３……ゲート電圧生成回路
２５……抵抗素子
２７……ダイオード接続のトランジスタ
２９……第２のリセットトランジスタ
【図１】
0004480229.tif 000002
【図２】
0004480229.tif 000003
【図３】
0004480229.tif 000004
【図４】
0004480229.tif 000005
【図５】
0004480229.tif 000006
【図６】
0004480229.tif 000007