(57)【特許請求の範囲】
【請求項１】
デジタルオーディオインターフェース信号のジッタを除去するジッタ除去装置において、マスタークロック、ラッチクロック及びワードクロックを生成するクロック生成部と、前記デジタルオーディオインターフェース信号の符号変化点を検出しエッジパルスを発生するエッジ検出部と、前記エッジパルスの前記ラッチクロックに対する位相を判別して位相検出信号を出力する位相検出部と、該位相検出信号に基づいて前記デジタルオーディオインターフェース信号を遅延させる可変ディレイ部と、前記ラッチクロックを用いて前記遅延されたデジタルオーディオインターフェース信号をラッチするラッチ部と、前記位相検出部に再度位相検出を行わせるための位相範囲を設定する位相チェック信号生成部とを備えたことを特徴とするジッタ除去装置。
【請求項２】
記録媒体に記録されたデジタルオーディオデータを再生し外部ワードクロックに同期してデジタルオーディオインターフェース信号を出力するデジタルオーディオ再生装置と、ジッタ除去装置と、前記ジッタ除去装置から出力された前記デジタルオーディオインターフェース信号をオーディオ信号に変換して出力するオーディオ出力装置とを備え、前記ジッタ除去装置は、マスタークロック、ラッチクロック及びワードクロックを生成するクロック生成部と、前記デジタルオーディオインターフェース信号の符号変化点を検出しエッジパルスを発生するエッジ検出部と、前記エッジパルスの前記ラッチクロックに対する位相を判別して位相検出信号を出力する位相検出部と、該位相検出信号に基づいて前記デジタルオーディオインターフェース信号を遅延させる可変ディレイ部と、前記ラッチクロックを用いて前記遅延されたデジタルオーディオインターフェース信号をラッチするラッチ部と、前記位相検出部に再度位相検出を行わせるための位相範囲を設定する位相チェック信号生成部とを備えたことを特徴とするデジタルオーディオ再生システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルオーディオ再生装置とオーディオ出力装置との間でデジタルオーディオインターフェースのデータフォーマット、伝送手順等により伝送される信号（以下、「デジタルオーディオインターフェース信号」という。）のジッタを除去するジッタ除去装置、および、ジッタ除去装置を備えたデジタルオーディオ再生システムに関する。
【０００２】
【従来の技術】
コンパクトディスク、デジタルオーディオテープ等の記録媒体に記録されているデジタルオーディオデータを再生するデジタルオーディオ再生装置では、記録媒体からオーディオデータを読み出すためのデジタルデータ再生部で発生するサーボノイズ、再生信号に含まれるノイズ、信号処理回路のデジタルノイズ等の再生ノイズが、電源やグランドの配線パターン又は電源回路等を介して、デジタルアナログ変換器（ＤＡＣ：Digital Analog Converter）や出力アンプ等を備えるオーディオ出力部に混入する可能性がある。このようなオーディオ出力部への再生ノイズの混入は、オーディオ信号の音質劣化の原因となる。
【０００３】
そのため、業務用や高級民生用のシステムにおいては、デジタルオーディオ再生装置からのデジタルオーディオ出力信号をデジタルオーディオインターフェース信号により伝送してオーディオ出力装置に入力し、オーディオ出力装置側でＤ／Ａ変換を行っている。
【０００４】
このように、デジタルデータ再生部とオーディオ出力部とを分離することにより、回路基板内、筐体内でのデジタルデータ再生部やデジタル回路からアナログ回路へのノイズの回り込みを防止することができる。
【０００５】
しかし、デジタルオーディオ再生装置とオーディオ出力装置とに分離しても、デジタルオーディオ再生装置内部のノイズが、デジタルオーディオデータインターフェース信号にわずかに混入し伝搬されるため、ノイズによる音質劣化を防ぐことはできない。
【０００６】
例えば、デジタルオーディオ再生装置の内部の再生ノイズに加え、デジタルオーディオ再生装置のアナログ回路に起因するノイズが、デジタルオーディオインターフェース信号に重畳し、オーディオ出力装置に伝送される可能性がある。これらのノイズは、いずれも伝送信号のジッタ（時間軸方向のゆらぎ）の原因ともなる。
【０００７】
また、デジタルオーディオインターフェース線を長くした場合、伝送されるデジタルオーディオデータ自体のビットパターンによる直流成分の変化が、低周波数のノイズやジッタの原因となることもある。
【０００８】
オーディオ出力装置において、このようにノイズやジッタを含んだデジタルオーディオインターフェース信号を受信した場合、ノイズは、電源やグランドの配線パターン等を介して直接アナログ回路に悪影響を及ぼし、ジッタは、Ｄ／Ａ変換のクロックのジッタとなり、Ｄ／Ａ変換誤差の要因となる。したがって、デジタルオーディオインターフェース信号のノイズやジッタは、共に音質劣化の原因となる。
【０００９】
このようなノイズを低減する方法としては、データを平衡伝送（差動送受信器を用いて＋信号と−信号とを２線伝送する方法）することにより、コモンモードノイズ（２線の両方に同じように重畳されるノイズ）を除去する方法や、デジタルオーディオデータの送信側（デジタルオーディオ再生装置）と受信側（アナログオーディオ出力装置）とを、トランスを用いて磁気結合したり光ファイバやフォトカプラを用いて光結合して電気的に絶縁し、グランドノイズを除去する方法がとられている。
【００１０】
また、ジッタを除去する方法としては、デジタルオーディオ再生装置とオーディオ出力装置との間に接続する各種ジッタ除去装置が提案されている。
【００１１】
ジッタ除去装置の一例としては、ジッタ除去装置内に高精度マスタークロックを用意し、そのクロックをデジタルオーディオ再生装置とオーディオ出力装置に供給し、デジタルオーディオ再生装置から出力されたデジタルオーディオデータをジッタ除去装置においてラッチし直す方法がある。
【００１２】
また、さらに改良したジッタ除去装置の例として、一次側（デジタルオーディオ再生装置側）と二次側（オーディオ出力装置側）とを電気的に分離し、フォトカプラを用いて光学的に結合し、二次側でマスタークロックを発生して一次側に供給し、一次側は供給されたマスタークロックを用いてデジタルオーディオデータを二次側に伝送し、二次側でデジタルオーディオデータの波形の安定した部分をマスタークロックを用いてラッチし直す方法が提案されている。
【００１３】
【発明が解決しようとする課題】
このようにマスタークロック発生器を内蔵したジッタ除去装置を用いる方法は、最初からデータ伝送線の他にクロック伝送線がそれらの位相関係まで含めて定義されている複線式のデータ伝送方式を用いている場合は、容易に実現できる。
【００１４】
このような複線式のデータ伝送方式は、クロック（例えば、ワードクロック）とデータ伝送信号との位相関係が規定されているため、受信側がクロックマスターの場合、送信側は、規定された位相関係に従ってデータを送信しなければならないため、受信側でマスタークロックを用いて正確に伝送データをラッチし直すことが容易にできる。
【００１５】
しかし、一般に用いられているＩＥＣ（International Electrotechnical Commission）９５８、ＩＥＣ６０９５８などの１線式のシリアルデータ伝送方式を用いた場合、前記システムを実現することは容易でなくなる。
【００１６】
すなわち、１線式のシリアルデータ伝送ではセルフクロック伝送方式をとっているため、基本的にはデジタルオーディオ再生装置などの送信側がクロックマスターとなる。業務用デジタルオーディオ再生装置等では、外部ワードクロック入力に同期してスレーブ動作するものが多い。
【００１７】
通常、外部クロック入力に対応したデジタルオーディオ再生装置では、サンプリング周波数に等しいワードクロックを受けて、内部のＰＬＬ（Phase Locked Loop）回路により高周波のシステムクロックを生成し、このシステムクロックによりデジタルオーディオデータに基づくデジタルオーディオインターフェース信号を送出している。しかし、外部クロック入力に対するデジタルオーディオインターフェース信号出力の位相関係の規定は特にない。
【００１８】
前述したジッタ除去装置において、入力されるデジタルオーディオインターフェース信号の位相が不明である場合、これを正確にラッチすることは困難である。デジタルオーディオデータの符号変化点近傍でラッチした場合には、符号を取り違える可能性がある。
【００１９】
本発明は、スレーブ動作が可能なデジタルオーディオ再生装置からオーディオ出力装置へのデジタルオーディオインターフェース信号の伝送路の途中に挿入し、デジタルオーディオ再生装置から伝送されてきた任意の位相のデジタルオーディオインターフェース信号を適切なタイミングでラッチすることにより、安定してジッタ除去することができるジッタ除去装置、および、該ジッタ除去装置を備えたデジタルオーディオ再生システムを提供することを目的とする。
【００２０】
【課題を解決するための手段】
本願の請求項１記載の発明は、デジタルオーディオインターフェース信号のジッタを除去するジッタ除去装置において、マスタークロック、ラッチクロック及びワードクロックを生成するクロック生成部と、前記デジタルオーディオインターフェース信号の符号変化点を検出しエッジパルスを発生するエッジ検出部と、前記エッジパルスの前記ラッチクロックに対する位相を判別して位相検出信号を出力する位相検出部と、該位相検出信号に基づいて前記デジタルオーディオインターフェース信号を遅延させる可変ディレイ部と、前記ラッチクロックを用いて前記遅延されたデジタルオーディオインターフェース信号をラッチするラッチ部と、該位相検出部に再度位相検出を行わせるための位相範囲を設定する位相チェック信号生成部とを備えたことを特徴とする。
【００２１】
本願の請求項２記載の発明は、記録媒体に記録されたデジタルオーディオデータを再生し外部ワードクロックに同期してデジタルオーディオインターフェース信号を出力するデジタルオーディオ再生装置と、ジッタ除去装置と、前記ジッタ除去装置から出力された前記デジタルオーディオインターフェース信号をオーディオ信号に変換して出力するオーディオ出力装置とを備え、前記ジッタ除去装置は、マスタークロック、ラッチクロック及びワードクロックを生成するクロック生成部と、前記デジタルオーディオインターフェース信号の符号変化点を検出しエッジパルスを発生するエッジ検出部と、前記エッジパルスの前記ラッチクロックに対する位相を判別して位相検出信号を出力する位相検出部と、該位相検出信号に基づいて前記デジタルオーディオインターフェース信号を遅延させる可変ディレイ部と、前記ラッチクロックを用いて前記遅延されたデジタルオーディオインターフェース信号をラッチするラッチ部と、前記位相検出部に再度位相検出を行わせるための位相範囲を設定する位相チェック信号生成部とを備えたことを特徴とする。
【００２２】
【発明の実施の形態】
図１は、本発明のデジタルオーディオ再生システムの一実施例の概略構成を示す模式図である。
図１において、デジタルオーディオ再生システム１０１は、デジタルオーディオ再生装置１０２、ジッタ除去装置１０３、アナログオーディオ出力装置１０４を備えている。本実施例において、オーディオ出力装置は、デジタルオーディオデータをアナログオーディオ信号に変換して出力するアナログオーディオ出力装置１０４として説明する。
【００２３】
デジタルオーディオ再生装置１０２とジッタ除去装置１０３との間、および、ジッタ除去装置１０３とアナログオーディオ出力装置１０４との間のデジタルオーディオデータ伝送は、デジタルオーディオインターフェースによるデータフォーマットや伝送手順等により行われる。本実施例において、デジタルオーディオインターフェースは、ＩＥＣ９５８又はＩＥＣ６０９５８に規定されたものとする。
【００２４】
ＩＥＣ９５８におけるデジタルオーディオインターフェース信号は、チャンネル毎に２４ビットのオーディオデータスロットと４ビットの付加情報と４ビット相当の同期信号（プリアンブル）を有し、左右チャンネル合わせて１サンプル当たり６４ビットからなるシリアルデータ列であり、バイフェースマーク変調されたサンプル当たり１２８ビットのシリアル信号である。
【００２５】
したがって、伝送するデジタルオーディオデータのサンプリング周波数ｆｓ（例えば、４４．１ｋＨｚ、４８ｋＨｚ、９６ｋＨｚなど）に対して、１２８倍の１２８ｆｓが伝送チャンネルクロック周波数となる。
【００２６】
デジタルオーディオ再生装置１０２は、デジタル記録媒体（例えば、コンパクトディスク等の光記録媒体やデジタルオーディオテープ等の磁気記録媒体）に記録されているデジタルオーディオデータを再生する。再生されたデジタルオーディオデータは、ジッタ除去装置１０３から供給されるワードクロック（ＷＣＫ：Word ClocK）に同期したデジタルオーディオインターフェース信号として出力される。
【００２７】
ジッタ除去装置１０３は、内部生成したワードクロックＷＣＫを、デジタルオーディオ再生装置１０２とアナログオーディオ出力装置１０４とに供給し、デジタルオーディオ再生装置１０２から入力されるデジタルオーディオインターフェース信号のジッタを除去してアナログオーディオ出力装置１０４に出力する。
【００２８】
アナログオーディオ出力装置１０４は、デジタルオーディオデータをアナログオーディオ信号に変換するＤ／Ａ変換器を備え、ジッタ除去装置１０３から供給されるワードクロックＷＣＫに基づいて、受信したデジタルオーディオデータをアナログオーディオ信号に変換して出力する。
【００２９】
ワードクロックＷＣＫは、ジッタ除去装置１０３で生成され、デジタルオーディオ再生装置１０２及びアナログオーディオ出力装置１０４に供給される。すなわち、ジッタ除去装置１０３がクロックマスターであり、デジタルオーディオ再生装置１０２及びアナログオーディオ出力装置１０４はスレーブとなる。
【００３０】
デジタルオーディオ再生装置１０３は、ジッタ除去装置１０３から供給されるワードクロックＷＣＫに同期したデジタルオーディオインターフェース信号を出力する。このデジタルオーディオインターフェース信号とワードクロックＷＣＫは、周波数は同じであるが、両者の位相関係は装置により異なるため不明である。
【００３１】
ジッタ除去装置１０３は、デジタルオーディオ再生装置１０３から入力されたデジタルオーディオインターフェース信号の位相を調整した後、内部で生成した高精度クロックを用いて、シリアル伝送チャンネルビット毎にラッチし直す。
【００３２】
この結果、ジッタ除去装置１０３からは、デジタルオーディオ再生装置１０２に起因するジッタが取り除かれたデジタルオーディオインターフェース信号が出力される。アナログオーディオ出力装置１０４は、ジッタ除去装置１０３からのジッタのないデジタルオーディオインターフェース信号と、高精度なワードクロックＷＣＫにより忠実度の高いアナログオーディオ信号を再現することができる。
【００３３】
図２は、本実施例におけるジッタ除去装置の概略構成を示す模式図である。
図２において、ジッタ除去装置１０３は、クロック生成部２０１、エッジ検出部２０２、位相検出部２０３、位相チェック信号生成部２０４、可変ディレイ部２０５、ラッチ部２０６を備えている。
【００３４】
ここで、入力デジタルオーディオインターフェース信号（入力信号）をＩＤＴ（Input Digital audio inTerface signal）とし、遅延デジタルオーディオインターフェース信号（遅延信号）をＤＤＴ（Delayed Digital audio inTerface signal）とし、出力デジタルオーディオインターフェース信号（出力信号）をＯＤＴ（Output Digital audio inTerface signal）とする。
【００３５】
クロック生成部２０１は、後述する位相検出部２０３が４分割位相検出を行うために、伝送チャンネルクロック周波数１２８ｆｓの２倍の周波数２５６ｆｓのマスタークロックＭＣＫを発生する高精度の水晶発振器を備えている。
【００３６】
また、クロック生成部２０１は、周波数２５６ｆｓのマスタークロック（ＭＣＫ：Master ClocK）を２分周した周波数１２８ｆｓのラッチクロック（ＬＣＫ：Latch ClocK）と、さらに１２８分周したサンプリング周波数ｆｓのワードクロックＷＣＫとを生成する。ワードクロックＷＣＫは、デジタルオーディオ再生装置１０２とアナログオーディオ出力装置１０４とに送られる。
【００３７】
エッジ検出部２０２は、入力信号ＩＤＴの符号変化点（伝送されるデジタル信号のレベルが「Ｈ」から「Ｌ」、又は、「Ｌ」から「Ｈ」に遷移する部分）を検出し、符号変化点でエッジパルス（ＥＧＰ：EdGe Pulse）を発生する。
【００３８】
位相検出部２０３は、マスタークロックＭＣＫ及びラッチクロックＬＣＫに基づいて、ラッチクロックＬＣＫに対する入力信号ＩＤＴの符号変化点（エッジ）の位相関係を２ビットで表した位相検出信号を生成し、位相検出信号を後述する可変ディレイ部２０５に出力する。
【００３９】
可変ディレイ部２０５は、位相検出部２０３の位相検出信号に応じて、入力信号ＩＤＴを遅延させ、遅延信号ＤＤＴを出力する。
【００４０】
ラッチ部２０６は、可変ディレイ部２０６から出力された遅延信号ＤＤＴを、ラッチクロックＬＣＫを用いてビット単位でラッチし、出力信号ＯＤＴを出力する。
【００４１】
電源投入時、結線変更時等により入力信号ＩＤＴの位相が大幅にずれた場合、可変ディレイ部２０５において入力信号ＩＤＴを遅延させる遅延量を修正する。
【００４２】
位相チェック信号生成部２０４は、位相検出部２０３が検出した各初期位相に対して一定の位相許容範囲を規定するインバリッドゲート信号（ＩＮＶ：INValid gate signal）を生成する。
【００４３】
位相検出部２０３は、入力信号ＩＤＴの位相が初期位相に対して許容範囲以上ずれた場合、新たに位相検出を行う。可変ディレイ部２０５は、位相検出部２０３により新たに検出された位相に応じて、入力信号ＩＤＴの遅延量を変更する。
【００４４】
エラー表示部２０７は、位相検出部２０３からの位相検出信号に基づいて、オーディオ信号の再生中に位相ずれによる伝送エラーが発生したことを示す表示を行う。
【００４５】
図３は、本実施例のジッタ除去装置の概略動作の一例を説明するためのタイミング図である。
図３（ａ）及び図３（ｂ）に示すように、マスタークロックＭＣＫとワードクロックＷＣＫの２ビットの組合せにより区別される区間を区間Ａ〜区間Ｄと定義する。
【００４６】
デジタルオーディオ再生装置１０２からの入力信号ＩＤＴの符号変化点が、図３（ｃ）に示すように、区間Ｄ（図３（ａ））に存在すると仮定する。
【００４７】
このとき、ラッチクロックＬＣＫ（図３（ｂ））によるラッチタイミング（図３中の上向き矢印）に符号変化点が近いため、このままラッチするとエラーとなる危険性がある。そこで、入力信号ＩＤＴ（図３（ｃ））に一定の遅延量を与え符号変化点をずらし、信号の安定した位置でラッチすることができるようにする。
【００４８】
そのために、エッジ検出部２０２は、入力信号ＩＤＴの符号変化点で、図３（ｄ）に示すようなエッジパルスＥＧＰを発生する。
【００４９】
位相検出部２０３は、入力信号ＩＤＴのラッチクロックＬＣＫに対する位相関係を検出するために、エッジ検出部２０２からのエッジパルスＥＧＰが、前述の区間Ａ〜区間Ｄの４つの区間のうちのどの区間にあるかを検出する。
【００５０】
この例では、エッジパルスＥＧＰ（符号変化点）が区間Ｄにあるので、位相検出部２０３は、当該位相関係を表す位相検出信号（０，０）を可変ディレイ部２０５に出力する。
【００５１】
可変ディレイ部２０５は、位相検出信号（０，０）が入力されると、図３（ｅ）に示す２ｔ遅延された遅延信号ＤＤＴを選択し、ラッチ部２０６に出力する。２ｔ遅延信号ＤＤＴは、符号変化点が区間Ｂに存在するため、ラッチクロックＬＣＫでラッチする際にラッチエラーが生じることがない。
【００５２】
ラッチ部２０６は、高精度水晶発振器によるマスタークロックＭＣＫから分周されたラッチクロックＬＣＫを用いて遅延信号ＤＤＴをラッチし、図３（ｆ）に示すジッタのない出力信号ＯＤＴをアナログオーディオ出力装置１０４に出力する。
【００５３】
入力信号ＩＤＴ（図３（ｃ））の位相が、位相検出部２０３で検出した初期位相より大幅にずれ、例えば区間Ｂとなった場合、遅延信号ＤＤＴの２ｔの遅延量が不適切となるため、位相の再検出が必要となる。そのため、位相チェック信号生成部２０４は、位相検出部２０３に対して、図３（ｇ）に示すインバリッドゲート信号ＩＮＶを常時出力している。
【００５４】
位相検出部２０３は、エッジパルスＥＧＰの位相ずれが許容範囲を超え、インバリッドゲート信号ＩＮＶのインバリッドエリア内に入ってきた場合、新たにエッジパルスＥＧＰのラッチクロックＬＣＫに対する位相関係を検出し、可変ディレイ部２０５は、それにしたがって適切な遅延量に再設定する。
【００５５】
次に本実施例のジッタ除去装置における各部の動作について詳細に説明する。
図４は、エッジ検出部の一例を説明するための模式図である。
エッジ検出部２０２は、例えば、図４（ａ）に示す回路を用い、入力信号ＩＤＴを２系統に分け、一方をディレイにより遅延し（ＩＤＴ’）、入力信号ＩＤＴと入力信号ＩＤＴ’との排他的論理和（ＸＯＲ）の演算を行うことにより、エッジパルスＥＧＰ（図４（ｂ））を得ることができる。
【００５６】
図５は、位相検出部の回路構成の一例を説明するための模式図である。
位相検出部２０３は、例えば、図５（ａ）に示すように、２つのＤフリップフロップ回路により構成する。一方のＤフリップフロップ回路のデータ入力（Ｄ）には、ラッチクロックＬＣＫが入力され、他方のＤフリップフロップ回路のデータ入力には、マスタークロックＭＣＫが入力される。
【００５７】
両方のＤフリップフロップ回路のクロック入力（ＣＬＫ）には、エッジパルスＥＧＰをインバリッドゲート信号ＩＮＶを用いて検出した位相検出パルス（ＰＤＰ：Phase Detect Pulse）が入力され、位相検出の必要が生じた場合、位相検出パルスＰＤＰの立ち上がり時のラッチクロックＬＣＫ、マスタークロックＭＣＫのデータが、図５（ｂ）に示すような位相検出信号（ＰＨ１，ＰＨ２）として、次のクロックが入力されるまで保持される。
【００５８】
以上のエッジ検出部２０２と位相検出部２０３とにより、入力信号ＩＤＴの符号変化点が、ラッチクロックＬＣＫに対して、どのような位相関係にあるかを、２ビットの位相検出信号（ＰＨ１，ＰＨ２）により判別することができる。
【００５９】
図６は、可変ディレイ部の一例を説明するための模式図である。
可変ディレイ部２０５は、例えば、図６（ａ）に示すように、データセレクタ２０６ａと複数のディレイ素子２０６ｂ〜２０６ｄにより構成される。遅延量は、ディレイ１分当たりマスタークロックＭＣＫの１／２周期に設定される。このマスタークロックＭＣＫの１／２周期分の遅延時間を「ｔ」とする。
【００６０】
データセレクタ２０６ａの入力端子Ｓ１、Ｓ２には、位相検出部２０３から入力された位相検出信号（ＰＨ１，ＰＨ２）が入力される。
【００６１】
入力信号ＩＤＴは、単位遅延量１ｔのディレイ素子（２０６ａ、２０６ｂ、２０６ｃ）を３個直列に配置した回路に入力される。データセレクタ２０６ａの入力端子Ｃ２、Ｃ３、Ｃ０、Ｃ１には、それぞれ入力信号ＩＤＴ、ディレイ素子２０６ａからの１ｔ遅延信号、ディレイ素子２０６ｂからの２ｔ遅延信号、ディレイ素子２０６ｃからの３ｔ遅延信号が入力される。
【００６２】
出力端子Ｙからは、図６（ｂ）に示すように、入力端子Ｓ１、Ｓ２に入力される位相検出信号（ＰＨ１，ＰＨ２）に基づいて選択された遅延信号ＤＤＴが出力される。
【００６３】
図６（ｂ）において、出力端子Ｙからは、位相検出信号（０，０）のとき、入力端子Ｃ０に入力された遅延量２ｔの遅延信号ＤＤＴが出力され、位相検出信号（０，１）のとき、入力端子Ｃ１に入力された延量３ｔの遅延信号ＤＤＴが出力され、位相検出信号（１，０）のとき、入力端子Ｃ２に入力された遅延量０の遅延信号ＤＤＴが出力され、位相検出信号（１，１）のとき、入力端子Ｃ３に入力された遅延量１ｔの遅延信号ＤＤＴが出力される。
【００６４】
図７は、位相検出部及び可変ディレイ部の動作を説明するためのタイミング図である。
入力信号ＩＤＴは、図７（ｃ）〜図７（ｆ）に示すように、その符号変化点が存在する位相により、ＩＤＴ（Ａ）〜ＩＤＴ（Ｄ）の４種類に分類できる。ここで、波形上の四角形は、符号変化点の分布範囲を示す。
【００６５】
位相検出部２０３において、図７（ａ）に示すマスタークロックＭＣＫ及び図７（ｂ）に示すラッチクロックＬＣＫをそれぞれエッジパルスＥＧＰでラッチすると、区間Ａ〜区間Ｄでは、それぞれ（１，１）、（１，０）、（０，１）（０，０）の４つのパターンの位相検出信号（ＰＨ１、ＰＨ２）が得られる。これによって、入力信号ＩＤＴの符号変化点が、どの区間にあるかを検出することができる。
【００６６】
これらの４通りの入力信号ＩＤＴのうち、入力信号ＩＤＴ（Ａ）と入力信号ＩＤＴ（Ｄ）の符号変化点は、ラッチクロックＬＣＫの立ち上がりのタイミングに隣接しているため、ジッタによりラッチエラーが生じる可能性がある。
【００６７】
また、入力信号ＩＤＴ（Ｃ）は、ラッチタイミングがラッチクロックＬＣＫのパルスの前半部となるため、符号変化点の過渡応答の影響を受ける可能性がある。
【００６８】
したがって、符号変化点が区間Ｂの範囲にある入力信号ＩＤＴ（Ｂ）のラッチタイミングがラッチクロックＬＣＫのパルスの後半となるため、ラッチクロックＬＣＫにより最も安定してラッチが行われる位相である。
【００６９】
ＩＤＴ（Ａ）〜ＩＤＴ（Ｄ）の入力信号に対して、各々適切な遅延量を加えることにより、ラッチクロックＬＣＫにより安定してラッチすることが可能な区間Ｂに符号変化点を揃えることができる。
【００７０】
可変ディレイ部２０５は、位相検出信号に基づいて、前述した４パターンのうちのいずれかの遅延量に基づいて、入力信号ＩＤＴを遅延させる。
【００７１】
それぞれに必要となる遅延量は、図７（ｃ）〜図７（ｆ）に示すように、ＩＤＴ（Ａ）は「１ｔ」、ＩＤＴ（Ｂ）は０、ＩＤＴ（Ｃ）は「３ｔ」、ＩＤＴ（Ｄ）は「２ｔ」である。
【００７２】
したがって、可変ディレイ部２０５からの遅延信号ＤＤＴ（Ａ）〜ＤＤＴ（Ｄ）は、常に区間Ｂに符号変化点をもつ信号となり、ラッチクロックＬＣＫにより安定してラッチされる。
【００７３】
図８は、位相チェック信号生成部の一例を説明するための模式図である。
図８（ａ）は位相チェック信号生成部の一例の回路構成を示し、図８（ｂ）は位相区間とリセット区間との関係を示す表である。
図９は、位相チェック信号生成部の動作を説明するためのタイミング図である。
【００７４】
図８（ａ）に示すように、位相チェック信号生成部２０４は、初期に位相検出部２０３で検出されたラッチクロックＬＣＫ（図８（ｂ））に対する入力信号ＩＤＴの位相関係が、その後、大きくずれたか否かを検出するためのインバリッドゲート信号ＩＮＶを発生する。
【００７５】
本実施例においては、インバリッドゲート信号ＩＮＶのインバリッドエリアの幅をマスタークロックＬＣＫの半周期の幅とする。
【００７６】
図９に示すように、インバリッドゲート信号ＩＮＶは、位相検出部２０３の出力パターンに対応する４パターンがあり、例えば、エッジパルスＥＧＰが区間Ａの場合に対して反対側の区間Ｃ、エッジパルスＥＧＰが区間Ｂの場合に対して区間Ｄ、エッジパルスＥＧＰが区間Ｃの場合に対して区間Ａ、エッジパルスＥＧＰが区間Ｄの場合に対して区間Ｂのように、ラッチクロックＬＣＫに対する位相関係が反対の区間をインバリッドエリアとする。
【００７７】
すなちわ、図８（ｃ）〜図８（ｆ）に示すように、区間Ａ〜区間Ｄのそれぞれに対するインバリッドエリアを有するインバリットゲート信号ＩＮＶは、それぞれＩＮＶ（Ａ）〜ＩＮＶ（Ｄ）（図８（ｃ）〜図８（ｆ））となる。
【００７８】
図８（ｂ）に示すように、４通りのインバリットゲート信号ＩＮＶの中から、入力信号ＩＤＴの初期位相に応じて位相検出部２０３からの位相検出信号（ＰＨ１，ＰＨ２）に基づいて選択され、位相検出部２０３に出力される。
【００７９】
位相検出部２０３は、インバリッドゲート信号ＩＮＶのＬレベルの領域にエッジパルスＥＧＰが存在するときは、位相検出を行わず、それまでの状態を維持する。Ｈレベルの領域にエッジパルスＥＧＰが入ってきたときのみ、位相検出を行う。従って通常は、一度最適な位相を検出すれば、その状態で固定される。
【００８０】
なお、ジッタにより符号変化点がマスタークロックＭＣＫの１／２周期分以上移動する場合は、デジタルオーディオ再生装置１０２側のＰＬＬ回路の精度を上げることにより、ジッタ成分をマスタークロックＭＣＫの１／２周期分以内に抑える必要がある。
【００８１】
以上のように、ジッタ除去装置１０３は、ラッチクロックＬＣＫを用いてデジタルオーディオインターフェース信号ＩＤＴの常に安定した部分をラッチしてアナログオーディオ出力装置１０４に出力する。
【００８２】
したがって、デジタルオーディオ再生システムにおいて、デジタルオーディオデータのジッタを除去することができ、オーディオ信号の音質劣化を低減させることができる。
【００８３】
図１０は、本発明のジッタ除去装置の他の実施例の概略構成を示す模式図である。
図１０に示すように、ジッタ除去装置１０３の構成要素のうち、エッジ検出部２０２、位相検出部２０３、位相チェック信号生成部２０４及び可変ディレイ部２０５一次側（デジタルオーディオ再生装置側）に備え、クロック生成部２０１及びラッチ部２０６を二次側（アナログオーディオ出力装置側）に備え、両者を電気的に分離し、遅延信号ＤＤＴ、ラッチクロックＬＣＫ及びマスタークロックＭＣＫのみ光学的に伝送することも可能である。
【００８４】
このとき、ラッチクロックＬＣＫを分周してワードクロックＷＣＫを生成する分周部２０７を一次側に備えれば、ワードクロックＷＣＫを光伝送しなくてもよい。
【００８５】
以上の実施例において、周波数、位相区分、遅延量、パルス幅等の数値は、一例であり、本発明を制限するものではない。また、本実施例においては、ジッタ除去対称を、ＩＥＣ９５８のデジタルオーディオインターフェース信号としているが、その他のシリアルデータ伝送フォーマットにも適用可能である。
【００８６】
【発明の効果】
本発明によれば、デジタルオーディオ再生装置とアナログオーディオ出力装置とを１線式のデジタルオーディオインターフェースを用いて接続する際に、デジタルオーディオデータを最適なタイミングでラッチし、ジッタを除去することができ、オーディオ信号の音質劣化を低減することができる。
【図面の簡単な説明】
【図１】本発明のデジタルオーディオ再生システムの一実施例の概略構成を示す模式図。
【図２】本発明のジッタ除去装置の一実施例の概略構成を示す模式図。
【図３】本実施例のジッタ除去装置の動作例を説明するためのタイミング図。
【図４】エッジ検出部の回路構成の一例を示す模式図。
【図５】位相検出部の回路構成の一例を示す模式図。
【図６】可変ディレイ部の回路構成の一例を示す模式図。
【図７】位相検出部及び可変ディレイ部の動作を説明するためのタイミング図。
【図８】位相チェック信号生成部の回路構成の一例を示す模式図。
【図９】位相チェック信号生成部の動作を説明するためのタイミング図。
【図１０】本発明のジッタ除去装置の他の実施例の概略構成を示す模式図。
【符号の説明】
１０１・・・デジタルオーディオ再生システム、１０２・・・デジタルオーディオ再生装置、１０３・・・ジッタ除去装置、１０４・・・アナログオーディオ出力装置。
２０１・・・クロック生成部、２０２・・・クロック分周部、２０３・・・エッジ検出部、２０４・・・位相検出部、２０５・・・位相チェック信号生成部、２０６・・・可変ディレイ部２０５ａ・・・データセレクタ、２０６ｂ、２０６ｃ、２０６ｄ・・・ディレイ素子、２０７・・・ラッチ部、２０８・・・エラー表示部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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