(57)【特許請求の範囲】
【請求項１】
水平同期信号の水平帰線期間の開始後に当該水平ラインについてのキャラクタ表示開始位置についての設定データをビデオＲＡＭから読み出す読み出し手段と、読み出されたキャラクタ表示開始位置を記憶するレジスタと、水平同期信号の水平帰線期間終了からキャラクタ表示のドットクロックをカウントするカウンタと、レジスタに記憶している表示開始位置およびカウンタのカウント値を比較する比較器と、を有し、比較において、一致を検出したときに、キャラクタ表示開始の信号を出力する表示制御回路であって、
前記比較器における比較結果の出力を前記キャラクタ表示開始位置の前記レジスタへの記憶が終了するまで禁止することを特徴とする表示制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、テレビ画面等に文字などのキャラクタを表示するための表示制御回路、特に水平ラインにおける表示開始位置制御に関する。
【０００２】
【従来の技術】
従来より、所定のコードデータに応じて、ＲＧＢ処理されたカラーの文字をテレビ画面に表示できるテレビジョン装置が知られている。なお、コードデータは、受信信号より再生される場合もあるし、内部で発生する場合もある。
【０００３】
このような装置において文字表示を行う場合、所定の文字フォントのドットパターン（キャラクタパターン）が記憶されたキャラクタＲＯＭと、このキャラクタＲＯＭのアクセスアドレスを決定するキャラクタコードを記憶するビデオＲＡＭを設ける。そして、このビデオＲＡＭのアドレスは、テレビ画面上における文字の表示位置に対応している。このため、ビデオＲＡＭの各アドレスに記憶されているキャラクタコードに応じて、キャラクタＲＯＭから対応するキャラクタパターンを読み出すことで、文字表示を行うことができる。
【０００４】
ここで、ビデオＲＡＭには、各行における文字の表示開始位置についての初期設定データも記憶されている。そして、この表示開始位置をビデオＲＡＭから水平帰線期間に読み出しラッチしておく。そして、帰線期間が終わってからキャラクタ表示についてのクロックである表示クロックをカウントアップし、ラッチしておいた表示開始位置と一致したところから表示を開始する。これによって、ビデオＲＡＭに記憶していた表示開始位置からキャラクタ表示が開始される。
【０００５】
【発明が解決しようとする課題】
ここで、ビデオＲＡＭからの表示開始位置の読み出しは、ＣＰＵに同期したタイミングで行っており、水平帰線期間の終了前に必ず行われることについての保証はない。一方、各種の要求によって、水平帰線期間を短くする場合もあり、この水平帰線期間を短くしていくと、ビデオＲＡＭからの表示開始データの読み出しが水平帰線期間終了後になってしまう。従って、キャラクタの表示クロックをカウントしながら比較を行っている最中において、ラッチしていた表示開始位置のデータが変更されてしまう。そして、この内容の変更が行われると、変更の最中に記憶内容が不定なるため、誤った比較一致信号が出力されてしまうという問題があった。
【０００６】
本発明は、上記課題に鑑みなされたものであり、誤った比較一致信号が出力されることを防止できる表示制御回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、水平同期信号の水平帰線期間の開始後に当該水平ラインについてのキャラクタ表示開始位置についての設定データをビデオＲＡＭから読み出す読み出し手段と、読み出されたキャラクタ表示開始位置を記憶するレジスタと、水平同期信号の水平帰線期間終了からキャラクタ表示のドットクロックをカウントするカウンタと、レジスタに記憶している表示開始位置と、カウンタのカウント値を比較する比較器と、を有し、比較において、一致を検出したときに、キャラクタ表示開始の信号を出力する表示制御回路であって、前記比較器における比較結果の出力を前記キャラクタ表示開始位置の前記レジスタへの記憶が終了するまで禁止することを特徴とする。
【０００８】
このように、比較器における比較結果の出力を前記キャラクタ表示開始位置の前記レジスタへの記憶が終了するまで禁止する。そこで、水平帰線期間が短く、ビデオＲＡＭからの表示開始データの読み出しが水平帰線期間終了後になり、キャラクタの表示クロックをカウントしながら比較を行っている最中において、ラッチしていた表示開始位置のデータが変更された場合においても、誤った比較一致信号が出力されてしまうことがない。
【０００９】
【発明の実施の形態】
以下、本発明に好適な実施の形態（以下、実施形態という）について、図面に基づいて説明する。図１は、キャラクタ表示制御回路の全体構成を示すブロック図であり、この回路はマイクロコンピュータにより実現される。なお、基本的な構成は、特開平１０−２４０２２２号公報などに記載されたものと同様であり、詳細な説明は省略する。
【００１０】
ビデオＲＡＭ１０は、表示文字に対応するキャラクタコードをテレビ画面の表示部分に対応するアドレスに記憶する。また、表示文字の表示色を示す修飾（アトリビュート）情報を記憶する場合には、キャラクタコードに代えて、これらを指定するアトリビュートコードが記憶される。
【００１１】
本実施形態において、縁取りモードでは各ドットについてキャラクタ色、背景色、縁取り色の３色のうち１色が選択される。そして、選択可能な各色の内の１色ずつがアトリビュートコードで変更される。なお、本実施形態では４色を用いる多色表示も可能になっている。
【００１２】
また、図１において破線で分割して示したように、ビデオＲＡＭ１０の内部には、パレットデータを記憶するパレットデータ領域が設けられている。このパレットデータは、キャラクタ（表示文字）、背景及び縁取りのアトリビュートを特定するためのデータを記憶する領域である。すなわち、ビデオＲＡＭ１０から読み出されたアトリビュートコードをアドレスデータとして、このパレットデータ領域がアクセスされ、表示文字のアトリビュートが決定される。
【００１３】
ここで、ビデオＲＡＭ１０は、ローアドレスの小さい部分が初期設定データの記憶領域になっている。すなわち、縦方向が「００〜１０」Ｈの１７のローアドレス、横方向が「００〜１Ｆ」Ｈの３２のカラムアドレスからなっており、ローアドレス「００〜０Ｆ」Ｈ及びカラムアドレス「００〜０８」Ｈで指定される領域には、テレビ画面上でのキャラクタ表示開始位置、テレビ画面に初めて表示を行う文字についてのアトリビュートの他、その文字の表示モードについての初期設定データが書き込まれる。ここで、この表示モードは、キャラクタの表示を４色表示とするか、または縁取り表示とするかを特定するものである。また、ローアドレス「００〜０Ｆ」Ｈ及びカラムアドレス「０９〜１Ｆ」Ｈで指定される領域には、テレビ画面へのキャラクタ表示位置に対応してキャラクタコード（またはアトリビュートコード）が書き込まれる。
【００１４】
また、この初期設定データのカラムアドレス「００」には、そのローの文字の表示開始位置を示すデータ（画面上のキャラクタ表示ラインを示す水平走査線番号）が記憶されている。また、カラムアドレス「０４」Ｈには１水平ラインにおける最初のキャラクタの表示開始位置（水平同期信号ＨＳの立ち上がり（水平帰線期間の終了）からキャラクタ表示開始までのドットクロックＤＣＬＫの数）を示すデータが記憶されている。
【００１５】
そして、このビデオＲＡＭ１０には、ローアドレス制御回路１２およびカラムアドレス制御回路１４が接続されている。ローアドレス制御回路１２は垂直同期信号ＶＳおよび水平同期信号ＨＳに基づきＣＰＵに同期したタイミングで、ビデオＲＡＭ１０の読み出しローアドレスを出力する。また、１画面の最初から水平同期信号をカウントし、キャラクタ表示先頭ラインとなった場合に表示開始を示す信号ＲＯＷＳＴＡＲＴを出力する。また、カラムアドレス制御回路１４は、垂直同期信号および水平同期信号に基づき、ＣＰＵに同期したタイミングでビデオＲＡＭ１０の読み出しカラムアドレスを出力する。また、１水平ラインにおけるキャラクタの表示ドット毎のドットクロックをカウントして、キャラクタ表示開始位置に至った場合に、キャラクタ表示の開始を示す信号ＨＳＴＡＲＴを出力する。
【００１６】
さらに、ビデオＲＡＭ１０には、出力ラッチ回路１６が接続されており、ビデオＲＡＭ１０から読み出されたキャラクタコード、アトリビュートコード、およびパレットデータをラッチする。出力ラッチ回路１６には、キャラクタＲＯＭ１８が接続されており、キャラクタコードによって特定されるアドレスに記憶されているキャラクタパターンをシフトレジスタ２０を介し出力処理回路２２に供給する。なお、シフトレジスタ２０は、ドットクロックＤＣＬＫに基づいてキャラクタパターンを順次出力する。
【００１７】
また、出力ラッチ回路１６に記憶されたアトリビュートは、カラムアドレス制御回路１４に供給される。そして、カラムアドレス制御回路１４がパレットアドレスを特定する。これによって、そのパレットアドレスのパレットデータがビデオＲＡＭ１０から読み出され、出力ラッチ回路１６に記憶される。
【００１８】
そして、出力ラッチ回路１６にラッチされたパレットデータは、パレットデータレジスタ２４に供給され、ここに記憶される。この例では、パレットデータレジスタ２４には、少なくとも、キャラクタ、背景、縁取りの３種類（多色表示を行う場合には４種類）のパレットデータが記憶されるようになっており、これらが出力処理回路２２に供給される。
【００１９】
出力処理回路２２は、キャラクタデータと、そのときのアトリビュートから対象ドットの色（ＲＧＢ）を決定し、これを出力する。例えば、対象ドットがキャラクタ、背景、縁取りいずれであるかを判定し、各ドットについてのパレットデータに基づくＲＧＢを決定する。
【００２０】
ここで、ビデオＲＡＭ１０からの読み出しは、ＣＰＵに同期したタイミングによりローアドレス制御回路１２およびカラムアドレス制御回路１４から所定のアドレスを出力することで、ビデオＲＡＭからデータを読み出し、出力ラッチ回路１６にこれをラッチすることによって行う。一方、読み出しキャラクタの表示は、テレビの表示をあわせる必要があり、出力処理回路からの表示信号の出力は、水平垂直同期信号に同期して行われる。本実施形態の回路では、ＣＰＵはフェーズクロックに同期して動作しており、６フェーズクロックで１サイクルを構成している。ＣＰＵのサイクルタイムのうち、奇数番目のフェーズでＣＰＵによる内部バスを介したデータのリード・ライトをビデオＲＡＭ１０に対して行う。偶数番目のフェーズで、ビデオＲＡＭ１０に格納されたデータを表示用としてリードしている。ＣＰＵ側の動作期間と水平垂直同期信号などテレビ表示にＯＳＤ側の動作期間を交互に設け、それぞれのタイミングでの処理を行っている。
【００２１】
そして、１水平ラインのキャラクタ表示開始位置は、上述のようにビデオＲＡＭ１０のカラムアドレス「０４」Ｈに記憶されており、水平同期信号における水平帰線期間の開始後のＯＳＤ側の期間において、これが読み出される。例えば、カラム方向において順にデータを読み出すのであれば、５番目（００から始まり０３Ｈの後）のタイミングで水平開始位置が読み出される。そして、このキャラクタ表示開始位置は、レジスタに記憶され、ドットクロックのカウントに基づく表示位置がここに至ったときにキャラクタの出力が開始される。
【００２２】
このための回路について、図２および３に基づいて説明する。まず、カウンタ３０のリセット端子には、水平帰線期間においてＨとなる水平同期信号が供給されており、水平帰線期間の終了において、リセット状態が解除される。そして、クロック端子にドットクロックＤＣＬＫが供給されており、ドットクロックをカウントする。また、レジスタ３２には、ビデオＲＡＭ１０のカラムアドレス「０４」Ｈから読み出されたキャラクタ表示開始位置が記憶される。このレジスタ３２には、信号Ａが供給され、この信号Ａの立ち上がりにより、表示開始位置がレジスタ３２に取り込まれる。なお、信号Ａは、ＣＰＵの偶数フレーズで出力される信号であり、ビデオＲＡＭ１０から読み出した表示開始位置をレジスタに書き込むタイミングでＨとなる。
【００２３】
そして、カウンタ３０の出力とレジスタ３２の出力は、比較器３４に供給されており、この比較器３４が両者を比較し、一致したときにＨを出力する。この比較器３４の出力には、クロック端子にドットクロックＤＣＬＫを受け入れるフリップフロップ３６が接続されており、これによって比較器３４からＨが出力されたときに１ドットクロックの期間だけＨとなる信号ＨＳＴＡＲＴが出力される。
【００２４】
一方、水平同期信号による水平帰線期間の開始後のＣＰＵのフェーズクロックに同期したタイミングでＨとなる信号Ｂと、レジスタ３２への記憶の完了の後ＣＰＵのフェーズクロックに同期したタイミングでＨとなる信号Ｃを作成しておき、この信号Ｂがセット端子に入力され信号Ｃがリセット端子に入力されるラッチ回路３８が設けられている。これによって、このラッチ回路３８の出力は、水平帰線期間の開始の後からレジスタ３２へのデータのセット完了までの期間Ｈとなる信号が出力される。なお、これら信号Ｂ、Ｃの立ち上がりおよび立ち下がりはＣＰＵのフェーズクロックに同期している。
【００２５】
このラッチ回路３８の出力は、クロック端子にドットクロックＤＣＬＫが入力されるフリップフロップ４０に入力される。これによって、ラッチ回路３８の出力がドットクロックＤＣＬＫに同期した信号になる。そして、このフリップフロップ４０の出力がインバータ４２で反転されて、比較器３４のイネーブル端子に入力されている。従って、この比較器３４は、水平帰線期間の開始の後から、レジスタ３２に水平開始位置が格納されるまでの間、比較が禁止される。このため、水平帰線期間がレジスタ３２への水平開始位置格納の前に終了した場合であってもレジスタ３２へのデータ格納の際に誤った比較結果を出力することが防止される。これによって、水平帰線期間が短くても問題がなく、外付けのトランジスタなどによって、フライバックから出力される水平同期信号の帰線期間を延長する必要がなくなる。
【００２６】
なお、ＨＳＴＡＲＴとして誤った信号が出力されなければよいため、比較器３４の出力について、インバータ４２の出力とのアンドをとり、レジスタ３２へのデータ格納終了までの期間ＨＳＴＡＲＴの出力を禁止してもよい。
【００２７】
【発明の効果】
以上説明したように、本発明によれば、比較器における比較結果の出力を前記キャラクタ表示開始位置の前記レジスタへの記憶が終了するまで禁止する。そこで、水平帰線期間が短く、ビデオＲＡＭからの表示開始データの読み出しが水平帰線期間終了後になり、キャラクタの表示クロックをカウントしながら比較を行っている最中において、ラッチしていた表示開始位置のデータが変更された場合においても、誤った比較一致信号が出力されてしまうとことがない。
【図面の簡単な説明】
【図１】  実施形態の回路の全体構成を示す図である。
【図２】  ＨＳＴＡＲＴ発生のための回路を示す図である。
【図３】  各種信号のタイミングを示す図である。
【符号の説明】
１０  ビデオＲＡＭ、１２  ローアドレス制御回路、１４  カラムアドレス制御回路、１６  出力ラッチ回路、１８  キャラクタＲＯＭ、２０  シフトレジスタ、２２  出力処理回路、２４  パレットデータレジスタ。
【図１】
0004484278.tif 000002
【図２】
0004484278.tif 000003
【図３】
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