(57)【特許請求の範囲】
【請求項１】
半導体基板上にパッド酸化膜を形成する段階、
前記パッド酸化膜上にシリコン窒化膜を形成する段階、
前記シリコン窒化膜上に、非晶質シリコンまたはポリシリコンからなるシリコン層を形成する段階、
前記シリコン層上に絶縁膜を形成する段階、
形成された前記絶縁膜と前記シリコン層と前記シリコン窒化膜と前記パッド酸化膜との所定部分をエッチングしてトレンチマスクパターンを形成する段階、
前記トレンチマスクパターンを用いて半導体基板をエッチングして、トレンチを形成する段階、
前記トレンチが埋め込まれるように、トレンチマスクパターン上に、ＨＤＰ酸化膜またはＴＥＯＳ−ＵＳＧ膜からなる埋め込み用絶縁膜を形成する段階、
レーザーアニーリングによって前記トレンチマスクパターン内の前記シリコン層を結晶化することで、前記絶縁膜が前記シリコン層の表面の結晶粒界の膨張によるストレスを受容すると共に前記埋め込み用絶縁膜にそのストレスを伝えて、前記トレンチマスクパターン上の前記埋め込み用絶縁膜にクラックを形成する段階、
前記埋め込み用絶縁膜を所定部分除去する段階、及び、
前記トレンチマスクパターンを除去する段階を含むことを特徴とする半導体素子のＳＴＩ形成方法。
【請求項２】
前記レーザーアニーリングは１８３乃至３０８ｎｍの波長を持つレーザービームが用いられることを特徴とする請求項１記載の半導体素子のＳＴＩ形成方法。
【請求項３】
前記埋め込み用絶縁膜はウェットエッチング方式によって所定部分除去されることを特徴とする請求項１記載の半導体素子のＳＴＩ形成方法。
【請求項４】
前記埋め込み用絶縁膜は、トレンチ内の埋め込み用絶縁膜の高さが前記半導体基板の表面とほぼ一致するまでウェットエッチングされることを特徴とする請求項３記載の半導体素子のＳＴＩ形成方法。
【請求項５】
前記トレンチの形成段階と埋め込み用絶縁膜の形成段階との間に、トレンチ表面の欠陥を補うために、熱成長によってトレンチ表面にスペーサを形成する段階をさらに含むことを特徴とする請求項１記載の半導体素子のＳＴＩ形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の分離領域形成方法に関し、特に、半導体素子のシャロートレンチ分離(shallow trench isolation;以下、ＳＴＩ) 領域形成方法に関する。
【０００２】
【従来の技術】
ＳＴＩ技術は、マイクロ電子デバイスの製造の際に幅広く用いられるＬＯＣＯＳ法を改善するために研究されてきた。こうしたＳＴＩ方法は、半導体基板がシャロートレンチを形成するようにエッチされ、絶縁物質がシャロートレンチ内に埋め込まれ、分離領域が形成される。通常のＬＯＣＯＳ法では絶縁物質が長時間の間に熱酸化によって形成される。一方、ＳＴＩ方法を用いると熱酸化工程は用いられない。従って、ＳＴＩ方法を用いると熱酸化によって発生する問題を低減させることができる。例えば、通常のＬＯＣＯＳ法において、分離領域及び活性領域間の境界面に形成されるバーズビーク(bird's beak)現象が低減される。
【０００３】
従来のＳＴＩ領域は次のように形成する。
まず、半導体基板にトレンチを形成する。トレンチ内が埋め込まれるように絶縁膜を蒸着する。絶縁膜はＣＭＰ(chemical vapor polishing)工程によって半導体基板表面が露出するまで研磨してトレンチ内に埋め込む。
【０００４】
しかしながら、従来のＳＴＩ領域形成方法は次の様な問題点がある。半導体基板表面が露出するまで絶縁膜にＣＭＰ工程を施す間に、トレンチ内にある絶縁膜が基板上にある絶縁膜よりも速く除去される。このため、トレンチ内にある絶縁膜の表面が一部除去されてわん状変形(dishing)が発生する。
【０００５】
この様なわん状変形によって半導体基板表面は平坦化せず、ＳＴＩは十分な絶縁特性を持つことができない。
従って、従来はトレンチ内にある絶縁膜表面にわん状変形を防止する方法が提案された。
【０００６】
図１を参照して、半導体基板１０上にパッド酸化膜１２とシリコン窒化膜１４が順次積層される。パッド酸化膜１２は表面酸化によって形成され、シリコン窒化膜１４はＬＰＣＶＤまたはＡＰＣＶＤ方式によって形成される。
【０００７】
次に、図２に示すように、シリコン窒化膜１４とパッド酸化膜１２は、半導体基板１０の所定部分が露出するように、公知のフォトリソグラフィー工程によってエッチングして、トレンチマスク１５を形成する。ここで、露出した半導体基板１０は素子分離予定領域である。
【０００８】
図３を参照して、トレンチマスク１５を用いて、露出した半導体基板１０は所定深さだけ非等方性エッチングされてトレンチＴを形成する。次に、トレンチＴが十分に埋め込まれる程度の厚さで絶縁膜１６を半導体基板１０の結果物表面に蒸着する。このとき、絶縁膜１６は例えばＣＶＤ方式によって蒸着された酸化膜を用いる。ここで、トレンチＴ部分の上に形成された絶縁膜１６にトレンチＴの段差によって凹みｒが形成される。
【０００９】
その後、図４を参照して、ポリシリコン膜１８は絶縁膜１６表面上に形成される。ポリシリコン膜１８はトレンチ内の絶縁膜１６部分のエッチング速度を下げる役割を果たす。
【００１０】
次に、半導体基板１０の結果物表面を洗浄する。続いて、ポリシリコン膜１８は絶縁膜１６表面が露出するまでＣＭＰ工程を施す。すると、図５に示すように、絶縁膜１６の凹みｒにポリシリコン膜１８を埋め込む。ここで、凹みｒに埋め込んだポリシリコン膜１８はマスクポリシリコン１８ａという。
【００１１】
続いて、絶縁膜１６は表面に残っているスラリー及び汚染物質などが除去されるように洗浄する。その後、図６に示すように、絶縁膜１６とマスクポリシリコン１８ａは所定厚さだけエッチバックされる。このとき、マスクポリシリコン１８ａの覆われている絶縁膜１６は、ポリシリコンと絶縁膜との間のエッチング速度差によって、相対的にエッチバックがされない。よって、トレンチＴ部分の絶縁膜１６は相対的に上部へ突出する。
【００１２】
図７を参照して、絶縁膜１６はシリコン窒化膜１４表面が露出するまでＣＭＰ工程を施す。このとき、トレンチＴ内の絶縁膜１６部分がシリコン窒化膜１４上にある絶縁膜部分より相対的に厚さが厚いため、ＣＭＰ工程を行ってもトレンチＴ内の絶縁膜１６上にわん状変形は発生しない。
【００１３】
その後、図８を参照して、シリコン窒化膜１４とパッド酸化膜１２は、公知の方式によって除去されて、わん状変形の発生しないＳＴＩ１８を形成する。
【００１４】
【発明が解決しようとする課題】
しかしながら、従来のＳＴＩ形成方法は、トレンチエッチ工程、酸化膜及びポリシリコン膜の形成工程、ポリシリコンのＣＭＰ工程、酸化膜のエッチバック工程、酸化膜のＣＭＰ工程が要求されるため、工程数が多くなる。特に、ＣＭＰ工程は二回も要求されるので、工程が複雑になり、生産性が低下する。
【００１５】
従って、本発明の目的は、わん状変形を防止しながら、工程を単純化できる半導体素子のＳＴＩ形成方法を提供することにある。
【００１６】
【課題を解決するための手段】
前記目的を達成するために、本発明による半導体素子のＳＴＩ形成方法の特徴構成は、特許請求の範囲の欄の請求項１から５に記載した点にある。特に、本発明は、半導体基板上にパッド酸化膜を形成する段階、前記パッド酸化膜上にシリコン窒化膜を形成する段階、前記シリコン窒化膜上に、非晶質シリコンまたはポリシリコンからなるシリコン層を形成する段階、前記シリコン層上に絶縁膜を形成する段階、形成された前記絶縁膜と前記シリコン層と前記シリコン窒化膜と前記パッド酸化膜との所定部分をエッチングしてトレンチマスクパターンを形成する段階、前記トレンチマスクパターンを用いて半導体基板をエッチングして、トレンチを形成する段階、前記トレンチが埋め込まれるように、トレンチマスクパターン上に、ＨＤＰ酸化膜またはＴＥＯＳ−ＵＳＧ膜からなる埋め込み用絶縁膜を形成する段階、レーザーアニーリングによって前記トレンチマスクパターン内の前記シリコン層を結晶化することで、前記絶縁膜が前記シリコン層の表面の結晶粒界の膨張によるストレスを受容すると共に前記埋め込み用絶縁膜にそのストレスを伝えて、前記トレンチマスクパターン上の前記埋め込み用絶縁膜にクラックを形成する段階、前記埋め込み用絶縁膜を所定部分除去する段階、及び、前記トレンチマスクパターンを除去する段階を含むことを特徴とする。
【００１８】
【発明の実施の形態】
以下、添付図面に基づき、本発明の好適実施例を詳細に説明する。
図９を参照して、半導体基板１００上に熱酸化工程によって数十乃至数百Å厚さのパッド酸化膜１０２が形成される。パッド酸化膜１０２上にシリコン窒化膜１０４が蒸着される。シリコン窒化膜１０４上にシリコン層１０６が蒸着される。ここで、シリコン層１０６は化学気相蒸着法によって形成され、例えば非晶質シリコン又はポリシリコンが用いられる。次に、シリコン層１０６上に絶縁膜１０８が形成される。
【００１９】
続いて、公知のフォトリソグラフィー工程によって絶縁膜１０８上にトレンチ形成用レジストパターン（図示せず）を形成する。次に、レジストパターンをマスクとして、露出した絶縁膜１０８、シリコン層１０６、シリコン窒化膜１０４及びパッド酸化膜１０２をエッチングして、トレンチマスクパターン１１０を形成する。その後、レジストパターンを公知の方式で除去する。このとき、トレンチマスクパターン１１０は絶縁膜１０８、シリコン層１０６及びパッド酸化膜１０２だけで形成してもいい。
【００２０】
次に、図１０を参照して、トレンチマスクパターン１１０を用いて、露出した半導体基板１００を所定深さだけエッチングしてトレンチＴを形成する。次に、トレンチＴの内壁の欠陥を補うために、トレンチＴの表面が熱成長されてスペーサ１１２を形成する。このとき、露出したシリコン層１０６も熱成長されてシリコン層１０６の両側壁にもスペーサ１１２ａを形成する。次に、トレンチＴ内が充分に埋め込まれるように、半導体基板１００の結果物上に埋め込み用絶縁膜１１４を形成する。このとき、埋め込み用絶縁膜１１４としてＨＤＰ(high density plasma)酸化膜またはＴＥＯＳ−ＵＳＧ(tetraothorsilicate-undoped silicate glass)酸化膜を用いる。
【００２１】
次に、図１１に示すように、半導体基板１００の結果物にレーサービームを照射してその結果物がアニーリングされる。レーザーアニーリング工程によって、非晶質シリコンまたはポリシリコンからなるシリコン層１０６は結晶化する。図面符号１０６ａは結晶化したシリコン層である。シリコン層１０６ａは、結晶化工程の際、シリコン層１０６表面の結晶粒界が膨張することになり、シリコン層１０６ａ上にある埋め込み用絶縁膜１１４にストレスを印加する。これにより、シリコン層１０６ａ上にある埋め込み用絶縁膜１１４及び絶縁膜１０８に微細なクラック(crack; C)が発生する。ここで、クラックの密度と大きさは、シリコン層１０６の厚さ、埋め込み用絶縁膜１１４の厚さ及びレーザーアニーリング条件によって調節可能である。しかも、レーザーアニーリングに用いるレーザービームとして１８３乃至３０８ｎｍの波長を持つレーザーを用いる。このとき、レーザーアニーリングによって、トレンチＴ内の基板部分と絶縁膜の間のインターフェース欠陥が補われる。
【００２２】
続いて、図１２に示すように、埋め込み用絶縁膜１１４と絶縁膜１０８はウェットエッチングされる。このとき、ウェットエッチング溶液はクラックの発生した部分に入りやすい。このため、クラックの発生した埋め込み用絶縁膜１１４と絶縁膜１０８は、そうではない埋め込み用絶縁膜１１４と絶縁膜１０８より早くエッチングされる。よって、絶縁膜１０８上にある埋め込み用絶縁膜１１４は全て除去されるのに対して、トレンチ部分Ｔ内にある埋め込み用絶縁膜１１４は所定厚さだけ除去される。このとき、埋め込み用絶縁膜１１４とシリコン層１０６とエッチング選択比が優秀なので、ウェットエッチング時間を調節すれば、トレンチＴ内の埋め込み用絶縁膜１１４の表面と半導体基板１００の表面を一致させることができる。
【００２３】
その後、図１３に示すように、シリコン層１０６、シリコン窒化膜１０４及びパッド酸化膜１０２は、ウエットまたはドライエッチング方式によって除去されて半導体基板１００内にＳＴＩ１１６を形成する。
【００２４】
【発明の効果】
以上のように、本発明によれば、シリコン層を含むトレンチマスクが形成される。このトレンチマスクによって、トレンチが形成された後、トレンチが埋め込まれるように埋め込み用絶縁膜を形成する。しかる後、トレンチマスクをレーザーアニーリングによって結晶化させ、トレンチマスク上の埋め込み用絶縁膜に人為的なクラックが印加される。その後、ウェットエッチングを行うと、クラックの発生した埋め込み用膜が早いエッチング速度で除去され、トレンチ内に埋め込み用絶縁膜が容易に埋め込まれる。このとき、トレンチ内の埋め込み用絶縁膜にはクラックが発生しないので、表面のわん状変形が発生しない。
【００２５】
また、本発明によれば、別の埋め込み用絶縁膜をトレンチ内に埋め込むとき、別のＣＭＰ工程が要求されないため、工程が単純化になり、ＣＭＰ工程による基板の欠陥を低減することができる。
しかも、レーザー結晶化工程によって、半導体基板と絶縁膜の間のインターフェース欠陥を低減することができるため、漏れ電流が防止される。
【図面の簡単な説明】
【図１】従来の半導体素子のＳＴＩ形成方法を説明するための工程別断面図である
【図２】従来の半導体素子のＳＴＩ形成方法を説明するための工程別断面図である
【図３】従来の半導体素子のＳＴＩ形成方法を説明するための工程別断面図である
【図４】従来の半導体素子のＳＴＩ形成方法を説明するための工程別断面図である
【図５】従来の半導体素子のＳＴＩ形成方法を説明するための工程別断面図である
【図６】従来の半導体素子のＳＴＩ形成方法を説明するための工程別断面図である
【図７】従来の半導体素子のＳＴＩ形成方法を説明するための工程別断面図である
【図８】従来の半導体素子のＳＴＩ形成方法を説明するための工程別断面図である
【図９】本発明による半導体素子のＳＴＩ形成方法を説明するための工程別断面図である
【図１０】本発明による半導体素子のＳＴＩ形成方法を説明するための工程別断面図である
【図１１】本発明による半導体素子のＳＴＩ形成方法を説明するための工程別断面図である
【図１２】本発明による半導体素子のＳＴＩ形成方法を説明するための工程別断面図である
【図１３】本発明による半導体素子のＳＴＩ形成方法を説明するための工程別断面図である
【符号の説明】
１００    半導体基板
１０２    パッド酸化膜
１０４    シリコン窒化膜
１０６    シリコン層
１０８    絶縁膜
１１０    トレンチマスクパターン
１１２    スペーサ
１１４    埋め込み用絶縁膜
１１６    ＳＴＩ
【図１】
0004414026.tif 000002
【図２】
0004414026.tif 000003
【図３】
0004414026.tif 000004
【図４】
0004414026.tif 000005
【図５】
0004414026.tif 000006
【図６】
0004414026.tif 000007
【図７】
0004414026.tif 000008
【図８】
0004414026.tif 000009
【図９】
0004414026.tif 000010
【図１０】
0004414026.tif 000011
【図１１】
0004414026.tif 000012
【図１２】
0004414026.tif 000013
【図１３】
0004414026.tif 000014