(57)【特許請求の範囲】
【請求項１】
記憶トランジスタを有する２つのメモリセルを並列に接続し、この両方のメモリセルに同一の情報を記憶させ、読み出し時には合成電流に基づいてメモリセルの情報 “１”、“０”を判断するようにした、不揮発性半導体記憶装置において、
前記合成電流経路に設けた電圧制限トランジスタと、
所定の定電圧を発生する定電圧発生手段とを備え、
この定電圧発生手段の定電圧を前記電圧制限トランジスタのゲートに印加するものであって、かつ、
前記定電圧発生手段は、不良を模擬した記憶トランジスタを有する不良メモリモデル及び負荷手段とを含んで構成されていることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的にデータの書き込み及び消去が可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来より、不揮発性半導体記憶装置の１つとして、電気的にデータの書き込み及び消去が可能なＥＥＰＲＯＭが知られている。
【０００３】
図４は、このＥＥＰＲＯＭの構成を１つのメモリセルについて示した図である。図４において、メモリセルＭＣ１は、１つの選択トランジスタ１１と１つの記憶トランジスタ１２とから構成されている。記憶トランジスタ１２はフローティングゲートとコントロールゲートを有しており、このフローティングゲートの帯電状態によって情報（書き込み、消去の２つの状態）を記憶する。フローティングゲートへの電荷の注入及び放出はフローティングゲートとドレイン間の部分的な薄膜（トンネル酸化膜）を介してトンネル電流により行われる。
【０００４】
フローティングゲートが負に帯電すると、記憶トランジスタのしきい電圧Ｖｔｈが高くなる。この状態を消去状態（“１”状態）と呼ぶ。逆に、フローティングゲートが正に帯電すると、記憶トランジスタのしきい電圧Ｖｔｈが低くなる。この状態を書き込み状態（“０”状態）と呼ぶ。
【０００５】
読み出し動作では、センス線ＳＬに消去状態と書き込み状態のしきい値電圧の中間の電圧（Ｖｒｅｆ）が供給され、ワード線ＷＬが選択されていればトランジスタ１７はオンしコントロール線ＣＬにセンス線ＳＬの電圧が印加される。フローティングゲートが、消去状態（“１”状態）であれば記憶トランジスタ１２は導通せず、書き込み状態（“０”状態）であれば記憶トランジスタ１２は導通する。
【０００６】
この時、ワード線ＷＬが選択されて選択トランジスタ１１は導通状態であり、ビット線選択トランジスタ１５も導通しているから、データラインＤＬの電圧は、記憶トランジスタ１２に記憶された情報に従って流れる電流と、負荷ＰＭＯＳ１６の供給電流により定まる。このデータラインＤＬの電圧がセンスアンプＳＡにより検出されて、“１”、“０”の状態信号が出力される。
【０００７】
この状態が図５の特性図に示されており、負荷ＰＭＯＳの特性とメモリセル“０”の状態の特性との交点の検出電圧ｄ１、及び負荷ＰＭＯＳの特性とメモリセル“１”の状態の特性との交点の検出電圧ｄ２が出力され、判定電圧との比較により、“１”、“０”が判定される。
【０００８】
ところで、記憶トランジスタ１２の記憶状態は、トンネル酸化膜に高電圧を印加して書き換えるが、このときの高電圧のストレスなどによりトンネル酸化膜が劣化する。トンネル酸化膜の質の悪いものがあるとその劣化が進行し、短絡故障を発生してしまう。
【０００９】
このようにトンネル酸化膜が破壊し短絡した記憶トランジスタ１２では、ドレインとゲートが接続された飽和結線と等価な回路となるので、メモリセルの電流はドレイン・ソース間電圧に依存するようになる。その電圧−電流特性は、図５の特性図に示されるように、短絡した記憶トランジスタ１２のスレッショホールド電圧までは電流は流れず、スレッショホールド電圧を越えると電流が流れ始める。この電流は、電圧の増加とともに図のように徐々に大きくなり、負荷ＰＭＯＳの特性との交点である安定電圧点付近ではメモリセル“１”状態よりも大きい電流が流れる。この結果、不良状態となったメモリセルでは、データは常に“１”と判定されることになる。なお、この特性図で、メモリセル“１”の時にも電流が流れるように表されているが、これは表記上理解しやすくするためであり、実際にはほとんど電流は流れない。
【００１０】
多くの記憶セルのうち１つでも、トンネル酸化膜の短絡故障を発生すると、不揮発性半導体装置が全体として、使用不可能になる。
【００１１】
そこで、図６に示されるように、メモリセルＭＣ１に並列に、選択トランジスタ１３と記憶トランジスタ１４とからなるメモリセルＭＣ２を並列に接続し、この両方のメモリセルに同一の情報を記憶させ、読み出し時にはメモリセルの情報“１”、“０”に応じた電流を合成し、この合成電流に基づいて、メモリセルの情報 “１”、“０”を判断するようにした、不揮発性半導体記憶装置が提案されている。
【００１２】
この図６の不揮発性半導体記憶装置によれば、一方のメモリセルＭＣ１における記憶トランジスタ１２のトンネル酸化膜の膜質が悪くフローティングゲートとドレインが短絡したとしても、他方のメモリセルＭＣ２の情報を正常に読み出せるように構成している。
【００１３】
これを、図７の特性図を参照して説明する。２つのメモリセルＭＣ１，ＭＣ２の正常品を「ＯＫ」、不良品を「ＮＧ」で表すと、２つのメモリセルＭＣ１，ＭＣ２が「ＯＫ＋ＯＫ」でデータ“０”の時は、負荷ＰＭＯＳとの交点の検出電圧ｄ１が検出され、２つのメモリセルが「ＯＫ＋ＯＫ」でデータ“１”の時は、負荷ＰＭＯＳとの交点の検出電圧ｄ２が検出され、２つのメモリセルが「ＯＫ＋ＮＧ」でデータ“０”の時は、負荷ＰＭＯＳとの交点の検出電圧ｄ３が検出され、また２つのメモリセルが「ＯＫ＋ＮＧ」でデータ“１”の時は、負荷ＰＭＯＳとの交点の検出電圧ｄ４が検出される。そして、判定電圧との比較により、データ“０”、“１”が読み出される。なお、この特性図で、２つのメモリセルが「ＯＫ＋ＯＫ」でデータ“１”の時にも電流が流れるように表されているが、これは表記上理解しやすくするためであり、実際にはほとんど電流は流れない。
【００１４】
そして、２つのメモリセルＭＣ１，ＭＣ２のトンネル酸化膜の膜質がともに悪い場合は非常にまれであり、また異なった場所に位置する記憶トランジスタ同志を組み合わせることで、不揮発性半導体記憶装置全体としての寿命を飛躍的に延ばしている。
【００１５】
【発明が解決しようとする課題】
しかし、図６の不揮発性半導体記憶装置では、不良メモリセルが存在する場合に、データ読み出し時のマージンが低下してしまう。つまり、２つのメモリセルが「ＯＫ＋ＮＧ」でデータ“１”の時は、負荷ＰＭＯＳとの交点の検出電圧ｄ４が検出されるが、この検出電圧ｄ４と判定電圧との電圧差が小さくなり、センスアンプによる検出が困難になってくる。
【００１６】
この検出電圧ｄ４と判定電圧との電圧差を大きくするには、負荷ＰＭＯＳ１６の特性を電流値が大きいものに変更すれば、簡単に実現できるが、この場合には負荷ＰＭＯＳの電流を増加させるに伴って、電力消費が大きくなってしまう。
【００１７】
そこで、本発明は、２つのメモリセルを並列に接続し、この両方のメモリセルに同一の情報を記憶させる不揮発性半導体記憶装置において、データの読み出しマージンを確保するとともに、消費電力を低減することを目的とする。
【００１８】
【課題を解決するための手段】
本明細書中に開示されている第１構成の不揮発性半導体記憶装置は、記憶トランジスタを有する２つのメモリセルを並列に接続し、この両方のメモリセルに同一の情報を記憶させ、読み出し時には合成電流に基づいてメモリセルの情報 “１”、“０”を判断するようにした、不揮発性半導体記憶装置において、前記合成電流経路に設けた電圧制限トランジスタと、所定の定電圧を発生する定電圧発生手段とを備え、この定電圧発生手段の定電圧を前記電圧制限トランジスタのゲートに印加することを特徴とする。
【００１９】
前記第１構成の不揮発性半導体記憶装置によれば、合成電流経路に設けた電圧制限トランジスタのゲート電圧を、所定の定電圧に設定することにより、並列接続された２つのメモリセルのいずれかの記憶トランジスタが不良となっても、流れる電流を前記定電圧に基づく値に制限する。これにより、データ読み出しマージンを大きくし安定して読み出すとともに、電力消費を少なくする。
【００２０】
本明細書中に開示されている第２構成の不揮発性半導体記憶装置は、前記第１構成の不揮発性半導体記憶装置において、前記定電圧発生手段は、不良を模擬した記憶トランジスタを有する不良メモリモデル及び負荷手段とを含んで構成されていることを特徴とする。
【００２１】
前記第２構成の不揮発性半導体記憶装置によれば、前記第１構成の作用に加えて、不良を模擬した記憶トランジスタは、メモリセルのトンネル酸化膜が破壊し短絡した記憶トランジスタ１２，１４を模擬しているから、その電圧−電流特性は不良メモリセルにおける電圧−電流特性と同様の特性となり、定電圧を的確に形成することができる。
【００２２】
本明細書中に開示されている第３構成の不揮発性半導体記憶装置は、前記第１構成の不揮発性半導体記憶装置において、前記定電圧発生手段は、記憶内容の読み出し時にメモリセルに印加する参照電圧を発生する定電圧回路を共用していることを特徴とする。
【００２３】
前記第３構成の不揮発性半導体記憶装置によれば、前記第１構成の作用に加えて、合成電流経路に設けた電圧制限トランジスタのゲート電圧のための新たに定電圧回路を追加する必要がない。
【００２４】
【発明の実施の形態】
図１は、本発明の実施の形態に係る不揮発性半導体記憶装置の構成図である。図１において、選択トランジスタ１１及び記憶トランジスタ１２からなるメモリセルＭＣ１と、選択トランジスタ１３及び記憶トランジスタ１４からなる記憶セルＭＣ２が並列接続されて同一のデータが書き込まれている。なお、選択トランジスタを１つとし、記憶トランジスタ１２，１４を直接に並列接続しても良い。
【００２５】
このメモリセルＭＣ１，ＭＣ２とビット線選択トランジスタ１５，負荷ＰＭＯＳ１６が直列に接続され、その中点のデータラインＤＬにセンスアンプＳＡが接続されており、ワード線ＷＬ、センス線ＳＬの信号を受けて記憶データが読み出される。このような構成及び動作は図６の従来例の不揮発性半導体記憶装置と同様であり、多数のメモリセルがマトリクス状に配置されている。
【００２６】
この図１では、ビット線選択トランジスタ１５と負荷ＰＭＯＳ１６との間に、電圧制限トランジスタ１８を直列に設けるとともに、このゲートに定電圧発生回路２０で発生される所定の定電圧を印加している。
【００２７】
この定電圧発生回路２０は、次のように構成されている。まず、選択トランジスタ１１，１３と同一構成であるトランジスタ２１、及び記憶トランジスタ１２，１４と同一構成で且つそのフローティングゲートとドレインとを接続して飽和結線とし不良記憶トランジスタを模擬した不良記憶トランジスタ２２とで形成した不良メモリモデルＭＣ３を設ける。
【００２８】
この不良メモリモデルＭＣ３と直列に、ドレインとゲートを直接接続した定電圧出力トランジスタ２３と、調整可能な負荷抵抗２４を接続し、定電圧出力トランジスタ２３のゲートから定電圧を出力する。なお、図１において、負荷ＰＭＯＳ１６以外のトランジスタは、全てＮ形ＭＯＳトランジスタで構成されている。
【００２９】
不良メモリモデルＭＣ３のトランジスタ２１はゲートに電圧が印加されて導通しており、また、不良記憶トランジスタ２２はトンネル酸化膜が破壊し短絡した記憶トランジスタ１２，１４を模擬しているから、その電圧−電流特性は、図３の定電圧発生回路の特性図における不良メモリモデルに示されるように、不良メモリセルにおける電圧−電流特性と同様の特性となる。
【００３０】
つまり、不良メモリモデルセルＭＣ３への印加電圧が不良記憶トランジスタ２２のスレッシュホールド電圧Ｖｔｈまでは電流は流れず、その電圧を超えると図のように徐々に電流値が大きくなる。
【００３１】
一方、負荷抵抗２４は、図３に負荷特性として示したような電圧−電流特性を持つから、この定電圧発生回路２０の出力電圧は不良メモリモデル特性と負荷特性との交点の電圧Ｖｒとなる。この電圧Ｖｒの大きさは、負荷抵抗２４の値を変えることにより負荷特性が図３の破線のように変わるから、必要時には調整することができる。なお、実際には、定電圧出力トランジスタ２３のスレッシュホールド電圧分だけ上乗せされた電圧が出力されることになる。
【００３２】
定電圧発生回路２０から出力される定電圧が電圧制限トランジスタ１８のゲートに印加される。これにより電圧制限トランジスタ１８のソース側、つまり導通されているビット線選択トランジスタ１５を介してビット線ＢＬには、電圧制限トランジスタ１８のスレッシュホールド電圧分だけ低下した電圧が印加される。電圧制限トランジスタ１８と定電圧出力トランジスタ２３とを特性を揃ったものを使用することにより、ビット線ＢＬの電圧は、図３の定電圧発生回路の特性図における交点電圧Ｖｒと同じ電圧となる。なお、図１では、ビット線選択トランジスタ１５と別に電圧制限トランジスタ１８を設けているが、これら２つのトランジスタは共用することができる。
【００３３】
さて、このようにビット線ＢＬの電圧Ｖｒが、不良となったメモリセルのスレッシュホールド電圧より少し高い電圧に設定された、図１の不揮発性半導体記憶装置の読み出し動作について、その特性図を示す図２を参照して説明する。
【００３４】
まず、２つのメモリセルＭＣ１，ＭＣ２が「ＯＫ＋ＯＫ」でデータ“０”の時は、負荷ＰＭＯＳとの交点の検出電圧ｄ１が検出される。この検出電圧ｄ１は、ビット線ＢＬの電圧Ｖｒより低い値であるから、この場合には電圧Ｖｒによる制限は掛からず、従来のものと同様に動作する。なお、図２において、特性図の破線は、従来のものの図７の特性図の曲線を、参考のために併記したものである。
【００３５】
次に、２つのメモリセルＭＣ１，ＭＣ２が「ＯＫ＋ＮＧ」でデータ“０”の時は、負荷ＰＭＯＳとの交点の検出電圧ｄ３が検出される。この検出電圧ｄ３は、やはりビット線ＢＬの電圧Ｖｒより低い値であるから、この場合にも電圧Ｖｒによる制限は掛からず、従来のものと同様に動作する。
【００３６】
次に、２つのメモリセルが「ＯＫ＋ＯＫ」でデータ“１”の時は、負荷ＰＭＯＳとの交点の検出電圧ｄ２がデータラインＤＬ上に検出される。この場合には、ビットラインＢＬの電圧は交点電圧Ｖｒに制限されるから、電圧が交点電圧を超えて大きくなっても電流値は一定であるが、電流値そのものが小さいので、大きな差異とはなっていない。
【００３７】
そして、２つのメモリセルが「ＯＫ＋ＮＧ」でデータ“１”の時は、従来例の図７とは大きく異なっている。即ち、ビットラインＢＬの電圧は交点電圧Ｖｒに制限されるから、メモリセルＭＣ１，ＭＣ２に流れる電流は、交点電圧Ｖｒによって定まる値となる。この電流が、電圧制限トランジスタ１８を介して負荷ＰＭＯＳ１６にも流れるから、これにより負荷ＰＭＯＳとの交点の検出電圧ｄ４がデータラインＤＬ上に検出される。
【００３８】
この電流の大きさを定める交点電圧Ｖｒは、メモリセルＭＣ１，ＭＣ２の記憶トランジスタ１２，１４が不良となったことを模擬した不良メモリモデルＭＣ３を用いて形成しているから、図３での交点電圧Ｖｒは、実際のメモリセルのスレッシュホールド電圧Ｖｔｈより少し大きい電圧に正確に設定することができる。
【００３９】
この「ＯＫ＋ＮＧ」でデータ“１”のときには、判定電圧と検出電圧ｄ４との差電圧は、大きくなり、「ＯＫ＋ＯＫ」でデータ“１”のときとほとんど変わらない程度の大きな値が得られている。これを従来の図７の場合と比較すると、その改善効果は極めて大きい。
【００４０】
又、メモリセルＭＣ１，ＭＣ２に流す電流を小さく設定でき、これに見合って負荷ＰＭＯＳ１６の電流値をさらに小さくすることができるから、不揮発性半導体記憶装置の消費電力をさらに低減することができる。
【００４１】
以上の実施の形態では、電圧制限トランジスタ１８に印加する定電圧を、不良を模擬した記憶トランジスタ２２を有する不良メモリモデルＭＣ３及び負荷手段２４とからなる定電圧発生手段２０から、与えている。
【００４２】
しかし、この電圧制限トランジスタ１８に印加する定電圧として、上記の実施の形態に関わらず、不揮発性半導体記憶装置が備えている他の定電圧電源の定電圧を利用することができる。代表的には、記憶内容の読み出し時にメモリセルＭＣ１，ＭＣ２のセンス線ＳＬに印加する参照電圧Ｖｒｅｆは、１〜２（Ｖ）であり、本発明のメモリセル故障時のスレッシュホールド電圧Ｖｔｈとほぼ同様の電圧範囲にある。このため、この参照電圧Ｖｒｅｆを、電圧制限トランジスタ１８に印加する定電圧として利用することができる。
【００４３】
この場合には、センス線ＳＬに印加する参照電圧Ｖｒｅｆを発生する定電圧回路を、電圧制限トランジスタ１８に印加する定電圧を発生する回路として共用することができるから、新たに定電圧回路を追加する必要がない。
【００４４】
また、以上の実施の形態では、メモリセルが選択トランジスタと記憶トランジスタとからなるＥＥＰＲＯＭについて説明した。しかし、本発明はこの実施の形態の例に制限されることなく、通常の状態ではゲート電圧に依存して電流が流れるとともに、使用による疲労または破壊現象を示した時に、ドレイン電圧（すなわちビットラインＢＬの電圧）に依存する電圧・電流特性を示す不揮発性半導体メモリに同様に適用することができる。
【００４５】
【発明の効果】
請求項１の不揮発性半導体記憶装置によれば、合成電流経路に設けた電圧制限トランジスタのゲート電圧を、所定の定電圧に設定することにより、並列接続された２つのメモリセルのいずれかの記憶トランジスタが不良となっても、流れる電流を前記定電圧に基づく値に制限する。これにより、データ読み出しマージンを大きくし安定して読み出すとともに、電力消費を少なくすることができる。
【００４６】
請求項２の不揮発性半導体記憶装置によれば、請求項１記載の作用に加えて、不良を模擬した記憶トランジスタは、メモリセルのトンネル酸化膜が破壊し短絡した記憶トランジスタを模擬しているから、その電圧−電流特性は不良メモリセルにおける電圧−電流特性と同様の特性となり、定電圧を的確に形成することができる。
【００４７】
請求項３の不揮発性半導体記憶装置によれば、請求項１記載の作用に加えて、合成電流経路に設けた電圧制限トランジスタのゲート電圧のための新たに定電圧回路を追加する必要がなく、装置構成を簡略にすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置の構成図。
【図２】図１の不揮発性半導体記憶装置の読み出し状態を示す特性図。
【図３】不良メモリモデルを用いた定電圧発生回路の特性図。
【図４】従来のＥＥＰＲＯＭの単一メモリセルの構成図。
【図５】図４の読み出し状態を示す特性図。
【図６】従来のＥＥＰＲＯＭの並列メモリセルの構成図。
【図７】図６の読み出し状態を示す特性図。
【符号の説明】
１１、１３  選択トランジスタ
１２、１４  記憶トランジスタ
ＭＣ１、ＭＣ２  メモリセル
１５  ビット線選択トランジスタ
１６  負荷ＰＭＯＳ
１８    電圧制限トランジスタ
ＳＡ  センスアンプ
ＤＬ  データライン
ＢＬ  ビットライン
ＷＬ  ワードライン
ＳＬ  センスライン
２０  定電圧発生回路
ＭＣ３  不良メモリモデル
２１  トランジスタ
２２  不良記憶トランジスタ
２３  定電圧出力トランジスタ
２４  負荷抵抗
Ｖｒ  交点電圧
【図１】
0004484344.tif 000002
【図２】
0004484344.tif 000003
【図３】
0004484344.tif 000004
【図４】
0004484344.tif 000005
【図５】
0004484344.tif 000006
【図６】
0004484344.tif 000007
【図７】
0004484344.tif 000008