(57)【特許請求の範囲】
【請求項１】
マトリックス状に配置された複数の画素を有する、表示装置において、各画素行を選択する複数の走査線と、一つの画素行内の少なくとも２つの画素に表示信号を送る、多重信号線と、前記複数の走査線と別に配設された選択線と、を有し、前記多重信号線が表示信号を送る前記画素行内の画素の一つは、画素電極と、第１のスイッチング素子と、第２のスイッチング素子とを有し、前記第２のスイッチング素子は、前記画素電極と多重信号線とに接続され、前記第１のスイッチング素子は、前記走査線と前記選択線とに接続され、前記第１のスイッチング素子は、前記第２のスイッチング素子のＯＮ／ＯＦＦ状態の制御を行う、表示装置であって、
前記多重信号線は、同じ画素行内の第１の画素と第２の画素とに表示信号を送り、前記第１の画素は、前記画素電極と、前記第１のスイッチング素子と、前記第２のスイッチング素子とを有し、前記第２のスイッチング素子は、前記画素電極と多重信号線とに接続され、前記第１のスイッチング素子は、前記走査線と前記選択線とに接続され、前記第１のスイッチング素子は、前記第２のスイッチング素子のＯＮ／ＯＦＦ状態の制御を行い、前記第２の画素は、画素電極と第３のスイッチング素子とを有し、前記第３のスイッチング素子は、前記第２の画素の画素電極と、前記多重信号線と、前記走査線とに接続されている、表示装置。
【請求項２】
前記第１の画素は、前記第２のスイッチング素子が前記第１のスイッチング素子によってＯＮ状態にされているときに前記多重信号線から伝送された表示信号を維持し、前記第２の画素は、前記第２のスイッチング素子がＯＦＦ状態で、前記第３のスイッチング素子がＯＮ状態のときに前記多重信号線から伝送された表示信号を維持する、請求項１に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はマトリックス状に配置された複数の画素を有する表示装置に関するものであり、特に、一つの画素列内の複数の画素に表示信号を伝送する多重信号線を有する表示装置に関するものである。
【０００２】
【従来の技術】
近年、コンピュータやテレビ等に使用される中・大型のディスプレイから、カーナビゲーションや携帯電話に使用される小型のディスプレイに至るまで、幅広い分野において液晶表示装置が利用されている。その中で、表示特性の優秀さから、ＴＦＴやＭＩＭといったアクティブ素子を用いたアクティブ・マトリックス液晶表示装置が注目を集めいている。アクティブ・マトリックス液晶表示装置は、通常、マトリックス状に配置されたアクティブ素子としてのＴＦＴを有するＴＦＴアレイ基板と、ＴＦＴアレイ基板に対向する対向基板とを有し、その２つの基板の間に液晶が封入されている。
【０００３】
カラー液晶表示装置においては、カラー表示を行うためのカラーフィルタが、通常、対向基板に設けられる。液晶表示装置は複数の画素から構成される表示領域を有し、各画素が画素電極とＴＦＴを有する。この画素電極によって液晶に電界を印加することにより、光の透過率を変化させて画像表示を行う。各画素はそれぞれ、ＲＧＢいずれかの色表示を行う。
【０００４】
各画素は、ドライバＩＣから入力される表示信号電圧に基づき液晶に電界を印加する。このドライバＩＣは、通常、ＴＡＢによってＴＦＴに接続されるが、直接ＴＦＴアレイのガラス基板上に設けられることもある。通常、信号線用の複数のソース・ドライバＩＣが、ＴＦＴアレイの１つの側に設けられ、ゲート電圧を制御するゲート線用の複数のゲート・ドライバＩＣが、他の側に設けられる。ソース・ドライバＩＣから入力される電圧が、ＴＦＴのソース／ドレインを介して画素電極に送られ、画素電極が液晶に電界を印加する。この電圧を変えることにより液晶への印加電圧を変化させることができ、液晶の透過率を制御する。
【０００５】
以上のような液晶表示装置において、高い画質で高精細な表示を行なうためには、一般に画素数が増加することは良く知られている。画素数の増加と共に、液晶表示装置を駆動するドライバＩＣの数が増加し、その製造コストが上昇することも良く知られている。あるいは、高精細化に伴ってドライバＩＣと液晶表示装置との接続がますます困難になることも大きな問題となる。
【０００６】
このようなことから、信号入力端子数を減らすことにより、高精細パネルの端子接続を容易なものとし、又、ドライバーのコスト削減を行なうために、例えば、薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリクス液晶ディスプレイにおいて、ＴＦＴ基板の信号入力端子と信号配線間にスイッチとなる能動素子をもうけたことを特徴とするアクティブマトリクス液晶ディスプレイが、特開平６−１３８８５１号公報に開示されている。
【０００７】
このディスプレイでマルチプレクサ回路に用いるトランジスタには比較的に大きい電流を流せるものが求められる。これは、マルチプレクサ回路が表示領域外に設けられ、各画素列に一つのトランジスタが接続されているためである。従って、サイズの大きなトランジスタが必要になり、製造歩留まりが比較的に低いという問題があった。
【０００８】
また、表示領域内において複数の画素をマトリックス状に配列し、行位置を選択する信号線と、列方向に個々の画素情報を与える画素信号線とを設けてこれら信号線により与えられる信号により各画素の選択を行い、選択された画素に与えられる画素情報により画素表示を行うようにした表示装置において、各画素毎にそれぞれ設けられ画素毎に対応する信号線からの信号にて動作する第１スイッチング素子と、各画素をブロック単位で分けると共にこのブロック単位で分けた画素をブロック単位で一括して選択するブロック選択手段と、各画素毎に設けられ、前記ブロック選択手段にて選択されたブロック対応の画素において動作して前記第１スイッチング素子とにより自画素に対する画素情報を取得して画素表示に供する第２スイッチング素子とを具備する装置があり、これは、特開平９−３２９８０７号公報に開示されている。
【０００９】
この装置では、個々の画素もしくは複数の画素からなる画素ブロック毎に選択駆動することにより、書き換えの必要ない画素夫々に対して信号を出力することを不要とし、消費電力を大幅に低減することを目的としている。しかし、画素信号線は各画素列毎に設けられているので、上記の高精細化に伴う問題を解決することはできなかった。
【００１０】
また、表示画素を独立に制御可能な複数個のセルで構成して多階調表示を行なう時に、データ配線を部分的に共通に用いてデータ配線ドライバの構成数の増加を押えた、低コストの多階調用液晶表示装置が、特開平５−３４１７３４号公報に開示されている。この装置によって、確かにデータ配線ドライバの構成数の増加を押えることが可能となるが、その一方、ゲート配線の数が必然的に増加することになる問題があった。
【００１１】
【発明が解決しようとする課題】
この発明は上記に鑑み提案されたもので、信号線の入力端子数を減らすことができる表示装置を得ることを一つの目的とする。本発明の他の目的は、データドライバの出力端子数を減らし、あるいは、データドライバＩＣの数を減らすことができる表示装置を得ることである。本発明の他の目的は、高精細の表示装置においても、確実にドライバＩＣと信号線とを接続することが可能な表示装置を得ることである。
【００１２】
【課題を解決するための手段】
本発明による一つの態様の表示装置は、画素行を選択する複数の走査線と、一つの画素行内の複数の画素に表示信号を送る多重信号線とを有し、これらに加えて、選択線とを有する。走査線に選択された一つの画素行において、多重信号線から表示信号が送られる複数画素のうち、少なくとも一つの画素を選択線が選択する。尚、後に記載する実施形態における対応要素を、本発明の理解の容易のために、以下の説明のかっこ内に付した。これらは、本発明に含まれる一例であることは言うまでもない。
【００１３】
つまり、第１の発明にかかる表示装置は、マトリックス状に配置された複数の画素を含む表示領域を有する表示装置において、表示領域内に、各画素行を選択する複数の走査線（Ｇ）と、走査線によって選択される一つの画素行内の少なくとも２つの画素に表示信号を送る、多重信号線（Ｄ）と、複数の走査線と別に配設された選択線（Ｅ）と、を有し、選択線は、多重信号線が表示信号を伝送する画素行内の複数の画素の内、少なくとも一つの画素を選択する、ものである。
【００１４】
一つの画素行は、一つの走査線によって選択される複数の画素から構成される。従って、一つの画素行は必ずしも直線的に配置されるとは限らない。例えば、直線的に二行に配置された画素において、各行の半分ずつを二つの走査線が選択することができる。この場合において、各走査線が選択する複数の画素が一つの画素行を構成する。又、画素行と画素列とは、それぞれが、表示装置における、縦方向、横方向のいずれにもなりうるものである。
【００１５】
第２の発明にかかる表示装置は、第１の表示装置において、多重信号線が表示信号を伝送する画素行内の複数の画素は、選択線と走査線とに選択される第１の画素（Ｃe,n+1m）と、選択線に選択されず走査線に選択される第２の画素（Ｃn+1m）と、を含むものである。
【００１６】
第３の発明にかかる表示装置は、第２の表示装置において、第１の画素は、選択線が前記第１の画素を選択し、かつ、走査線が第１の画素と第２の画素とを選択したときに多重信号線から入力された表示信号を維持し、第２の画素は、選択線が第１の画素を選択せず、かつ、走査線が第１の画素と第２の画素を選択したときに多重信号線から入力された表示信号を維持する、ものである。表示信号を維持するとは、画素が所望の画像を表示するための信号として使用することを意味する。例えば、画素が一時的に異なる表示信号を受け取っても、その信号は所望の画像表示のためには実質的に使用されず、画素は、所定のタイミングで受信した表示信号のみを維持して、所望の画像表示を行う。
【００１７】
第４の発明にかかる表示装置は、第３の表示装置において、各画素行は、２つの画素毎に異なる多重信号線から表示信号が送られ、同じ多重信号線から表示信号を受けるそれぞれの２つの画素の内、一つの画素は選択線とその画素が含まれる画素行の走査線とに選択され、もう一方の画素は、走査線のみに選択されるものである。
【００１８】
第５の発明にかかる表示装置は、第２の表示装置において、選択線は、複数の走査線とほぼ平行に配置されたものである。
【００１９】
第６の発明にかかる表示装置は、第１の表示装置において、それぞれ異なるタイミングで選択信号を送る、第１系統の選択線（Ｅ0）と第２系統の選択線（Ｅ1）とを有し、第１の選択線と第２の選択線とは、多重信号線が表示信号を伝送する画素行内の画素の内、それぞれ異なる画素を選択する、ものである。
【００２０】
第７の発明にかかる表示装置は、第６の表示装置において、多重信号線が表示信号を伝送する画素行内の画素は、第１の選択線（Ｅ0）に選択される第１の画素（Ｃ0,n,m）と第２の選択線（Ｅ1）に選択される第２の画素（Ｃ1,n,m）とを有し、第１の画素は、第１の選択線と走査線とに選択されたときに入力された表示信号を維持し、第２の画素は、第２の選択線と走査線とに選択されたときに入力された表示信号を維持する、ものである。
【００２１】
第８の発明にかかる表示装置は、第７の表示装置において、各画素行は、２つの画素毎に異なる多重信号線から表示信号が送られ、同じ多重信号線から表示信号を受けるそれぞれの２つの画素の内、一つの画素は第１の選択線とその画素が含まれる画素列の走査線とに選択され、もう一方の画素は、第２の選択線と走査線とに選択される、ものである。
【００２２】
第９の発明にかかる表示装置は、第８の表示装置において、選択線と多重信号線とはほぼ平行に配置され、かつ、各画素電極の間に交互に配置され、画素電極の間には選択線と多重信号線とのいずれか一方のみが配置されている、ものである。
【００２３】
第１０の発明にかかる表示装置は、第７の表示装置において、第１及び第２の選択線（Ｅ0、Ｅ1）と異なるタイミングで選択信号を伝送する、第３の選択線（Ｅ2）を有し、各画素行は、３つの画素毎に異なる多重信号線から表示信号が送られ、同じ多重信号線から表示信号を受けるそれぞれの３つの画素の内、一つの画素は第１の選択線とその画素が含まれる画素行の走査線とに選択され、もう一つの画素は、第２の選択線と走査線とに選択され、最後の画素は第３の選択線と走査線とに選択される、ものである。
【００２４】
第１１の発明にかかる表示装置は、マトリックス状に配置された複数の画素を有する、表示装置において、各画素行を選択する複数の走査線と、一つの画素行内の少なくとも２つの画素に表示信号を送る、多重信号線と、複数の走査線と別に配設された選択線と、を有し、多重信号線が表示信号を送る画素行内の画素の一つは、画素電極と、第１のスイッチング素子（２０１、７０１）と、第２のスイッチング素子（２０２、７０２）とを有し、第２のスイッチング素子は、前記画素電極と多重信号線とに接続され、第１のスイッチング素子は、前記走査線と前記選択線とに接続され、第１のスイッチング素子は、第２のスイッチング素子のＯＮ／ＯＦＦ状態の制御を行う、ものである。
【００２５】
第１２の発明にかかる表示装置は、第１１の表示装置において、多重信号線は、同じ画素行内の第１の画素と第２の画素とに表示信号を送り、第１の画素は、画素電極と、第１のスイッチング素子（７０１）と、第２のスイッチング素子（７０２）とを有し、第２のスイッチング素子は、画素電極と多重信号線とに接続され、第１のスイッチング素子は、走査線と選択線とに接続され、第１のスイッチング素子は、第２のスイッチング素子のＯＮ／ＯＦＦ状態の制御を行い、第２の画素は、画素電極と第３のスイッチング素子（７０３）とを有し、第３のスイッチング素子は、第２の画素の画素電極と、多重信号線と、走査線とに接続されている、ものである。
【００２６】
第１３の発明にかかる表示装置は、第１１又は１２の表示装置において、多重信号線と画素電極とは、第２のスイッチング素子のソース/ドレイン電極に接続され、第１のスイッチング素子のソース/ドレイン電極は前記第２のスイッチング素子のゲートに接続されている、ものである。
【００２７】
第１４の発明にかかる表示装置は、第１２の表示装置において、第１の画素は、第２のスイッチング素子が第１のスイッチング素子によってＯＮ状態にされているときに多重信号線から伝送された表示信号を維持し、第２の画素は、第２のスイッチング素子がＯＦＦ状態で、第３のスイッチング素子がＯＮ状態のときに多重信号線から伝送された表示信号を維持する、ものである。
【００２８】
第１５の発明にかかる表示装置は、第１１の表示装置において、それぞれ異なるタイミングで選択信号を送る、第１系統の選択線と第２系統の選択線とを有し、多重信号線は、同じ画素行内の第１の画素と第２の画素とに表示信号を送り、第１の画素は、画素電極と、第１のスイッチング素子（２０１）と、第２のスイッチング素子（２０２）とを有し、第２のスイッチング素子は、前記第１の画素の画素電極と多重信号線とに接続され、第１のスイッチング素子は、走査線と第１の選択線とに接続され、第１のスイッチング素子は、第２のスイッチング素子のＯＮ／ＯＦＦ状態の制御を行い、第２の画素は、画素電極と、第３のスイッチング素子（２０３）と、第４のスイッチング素子（２０４）とを有し、第４のスイッチング素子は、第２の画素画素電極と多重信号線とに接続され、第３のスイッチング素子は、走査線と第２の選択線とに接続され、第３のスイッチング素子は、第４のスイッチング素子のＯＮ／ＯＦＦ状態の制御を行う、ものである。
【００２９】
第１６の発明にかかる表示装置は、第１５の表示装置において、第２のスイッチング素子のゲート電極は、第１のスイッチング素子のソース/ドレイン電極に接続され、第２のスイッチング素子のソース/ドレイン電極は、第１の画素の画素電極と多重信号線とに、それぞれ接続され、第４のスイッチング素子のゲート電極は、第３のスイッチング素子のソース/ドレイン電極に接続され、第４のスイッチング素子のソース/ドレイン電極は、第２の画素の画素電極と多重信号線とに、それぞれ接続された、ものである。
【００３０】
第１７の発明にかかる表示装置は、第１５の表示装置において、選択線と多重信号線とはほぼ平行に配置され、かつ、各画素電極の間に交互に配置され、画素電極の間には選択線と多重信号線とのいずれか一方のみが配置されている、ものである。
【００３１】
【発明の実施の形態】
実施の形態１．
以下にこの発明の実施の形態を図面に基づいて詳細に説明する。本実施の形態においては、液晶表示装置が例として説明される。ここで、液晶表示装置とは、２枚の対向基板の間に液晶を封入した液晶パネル、液晶パネルにドライバ回路やバックライト・ユニットを装着した液晶モジュール、最終製品としての液晶ディスプレイ等を含むものである。本形態における液晶パネルは、マトリックス状に配置された複数の画素によって構成される表示領域と、その外周領域である額縁領域とを有している。この表示領域内には、複数の信号線であるデータ配線、走査線であるゲート線が配置されている。又、これらの配線とは別に選択配線であるイネーブル配線が配設されている。信号線は多重信号線であって、画素行内の２つの画素に向けて、同時に表示信号を伝送する。この２つの画素の内、ゲート線とイネーブル配線との双方に選択された画素の画素電極が、表示信号を受け取る。
【００３２】
図１は、本実施の形態における液晶モジュールの全体構成を説明するための斜視図である。  図１は、サイドライト型のバックライト・ユニットを有する液晶モジュール１００の概略を示す、構成図である。図に於いて、１０１はバックライト・ユニット、１０２は駆動回路が取り付けられた液晶パネル（液晶セル）、１０３は光を拡散させ、液晶表示パネル面での明るさを均一にする拡散シートである。１０４は光を集光することにより、表示正面の輝度を向上させるプリズムシート、１０５は光源からの光を導き拡散させる導光板、１０６は導光板やプリズムシート等のバックライト・ユニット１１の部品を収納するフレームである。
【００３３】
液晶パネル１０２は、マトリックス状に配置された複数の画素から構成される表示領域とその外周領域である額縁領域とを有している。又、液晶パネル１０２は、アレイ回路が形成されたアレイ基板とその対向基板とを有し（不図示）、その２つの基板の間に液晶が封入されている。１０７は光源としての冷陰極管、１０８は液晶セル１０２とバックライト・ユニット１０１を外側から保持、保護するベゼルである。拡散シート１０３、プリズムシート１０４、導光板１０５、フレーム１０６、そして冷陰極管１０７によって、バックライト・ユニット１０１を構成する。冷陰極管１０７はフレーム１０６の内側に配置されており、直接図面には記載されていない。
【００３４】
図２は、本実施の形態におけるアレイ回路を説明するための概略図である。図２（ａ）は回路の一部の概略構成を示すものであり、図２（ｂ）は、回路における動作タイミングを説明する図面である。以下、これらの図を用いて説明する。尚、これら図面は、この本実施形態を説明するためのものであり、実際の製品とはその寸法・形状等において異なるものである。
【００３５】
図２（ａ）において、２０１、２０２、２０３及び２０４は、スイッチング素子としてのアモルファス・シリコンＴＦＴ（Thin Film Transistor）、２０９は液晶に電界を印加する画素電極、２０５はゲート・ドライバ、２０６はデータ・ドライバ、２０７はイネーブル配線ドライバである。アレイ基板上には、複数のゲート・ドライバＩＣとデータ・ドライバＩＣが配置される。これらＩＣによって、ドライバが構成される。図は、各一つのゲート・ドライバＩＣとデータ・ドライバＩＣの一部を示している。イネーブル配線ドライバ２０７は、ゲート・ドライバＩＣやデータ・ドライバＩＣとは別に設けることも、ゲート・ドライバＩＣ等に組み込むことも可能である。イネーブル配線ドライバ２０７をアレイ基板上に直接形成することも可能である。
【００３６】
イネーブル配線は、２系統の配線、Ｅ0とＥ1とを有している。この２つの配線上を、独立に信号が伝送される。イネーブル配線とゲート配線とによって選択された画素に、データ配線から表示信号が送られ、画素電極２０９はＴＦＴ２０２もしくは２０４を介してこの表示信号を受けとる。イネーブル配線（Ｅ0、Ｅ1）は、データ配線（Ｄm；ｍ＝１、２、…）と並行に延びている。データ配線とイネーブル配線とは交互に配置され、各画素電極の間には、いずれか一方の一本の配線が配置されている。１本のデータ配線には、１画素行内の２つの画素が接続されている。また、これらの配線に接続されたトランジスタ２０１、２０２、２０３、２０４は、ｎチャンネル型のＴＦＴである。また、イネーブル配線のＨレベルには、データ配線の最大電圧にＴＦＴの閾値による電圧降下分の２倍の電圧を加えた電圧以上の電圧が供給される。また、ゲート配線には、データ配線の最大電圧にＴＦＴの閾値による電圧降下分の電圧を加えた電圧以上の電圧が供給される。
【００３７】
各画素は、画素電極２０９と２つのＴＦＴ２０１（２０３）、２０２（２０４）を備えている。データ配線と画素電極２０９は、ＴＦＴ２０２（２０４）のソース／ドレインに接続され、ＴＦＴ２０１（２０３）のソース／ドレインの一方が、ＴＦＴ２０２（２０４）のゲートに接続されている。ＴＦＴ２０１（２０３）のゲートはイネーブル配線に接続され、ＴＦＴ２０１（２０３）のソース／ドレインのもう一方は、ゲート配線に接続されている。図には示されていないが、各画素電極Ｃn+1（nは整数）とゲート配線Ｇnとの間に蓄積容量が形成される。ＴＦＴ２０１（２０３）のソース／ドレインからの出力が、ＴＦＴ２０２（２０４）のＯＮ／ＯＦＦを制御し、イネーブル配線が、ＴＦＴ２０１のＯＮ／ＯＦＦを制御する。ゲート配線は各画素行を順次選択する。本実施の形態においては、各画素行は直線的に配置された画素で構成されている。１画素行内の隣接する画素は、対称的な画素構造を有している。又、１画素列内の画素は、全て同じ画素構造を有している。
【００３８】
動作について、図２（ｂ）を参照して説明する。尚、以下の説明において、下付符合のカンマの後に*が記入されている場合は、そこに入りうる全ての符号・数字が含まれることを意味する。例えば、画素電極Ｃ0,n,*と記載された場合は、Ｅ0とゲート配線Ｇnに接続され、いずれかのデータ配線に接続された全ての画素の画素電極を意味する。図２（ｂ）は、ゲート配線ＧnとＧn+1の画素行における表示動作について説明する図面である。まず、Ｇn行の表示動作から説明する。ｔ1において、ゲート配線ＧnがＨでその他のゲート配線がＬの論理レベルにあり、また、イネーブル配線Ｅ0がＨで、Ｅ1がＬのレベルにある。この状態において、全てのデータ配線から表示信号が送られている。画素行Ｇnにおいて、画素電極Ｃ0,n,mに表示信号が送られる。これらは、画素行Ｇn内の半数の画素に相当する。次に、ゲート配線ＧnがＬの論理レベルにされ、続いて、イネーブル配線Ｅ0が、Ｌの論理レベルにされる。この後に、データ線に送られる表示信号が次の表示信号に変化する。画素電極Ｃ0,n,mは、受信した表示信号をほぼ１フレームの間維持し、画像表示を行う。連続する表示信号が、同じ電圧である場合も、もちろんありうる。尚、表示信号の変化は、ゲート配線ＧnがＬの論理レベルにされた後、イネーブル配線Ｅ0がＬの論理レベルにされる前に行うことも可能である。
【００３９】
図２（ｂ）のｔ2において、ゲート配線ＧnがＨでその他がＬの論理レベルにあり、また、イネーブル配線Ｅ0がＬで、Ｅ1がＨのレベルにある。この状態において、全てのデータ配線から次の表示信号が送られている。画素行Ｇnにおいて、画素電極Ｃ1,n,mに表示信号が送られる。これらは、画素行Ｇn内の、他の半数の画素に相当する。ｔ2の表示信号は、ｔ1の表示信号に対して、コモン電位について反転される。次に、ゲート配線ＧnがＬの論理レベルにされ、続いて、イネーブル配線Ｅ1がＬの論理レベルにされる。画素電極Ｃ1,n,mはこの表示信号をほぼ１フレームの間維持し、画像表示を行う。尚、表示信号をコモン電位について反転しなくともよい。
【００４０】
次に、画素行Ｇn+1の表示動作を説明する。図２（ｂ）のｔ3においてゲート配線Ｇn+1がＨでその他のゲート配線がＬの論理レベルにある。また、イネーブル配線Ｅ0がＨで、Ｅ1がＬのレベルにある。この状態において、全てのデータ配線から表示信号が送られている。画素行Ｇn+1において、画素電極Ｃ0,n+1,mに表示信号が送られる。これらは、画素行Ｇn+1内の半数の画素に相当する。次に、ゲート配線Ｇn+1がＬの論理レベルにされ、続いて、イネーブル配線Ｅ0が、Ｌの論理レベルにされる。この後に、データ配線に送られる表示信号が変化する。画素電極Ｃ0,n+1,mは、受信した表示信号をほぼ１フレームの間維持し、画像表示を行う。
【００４１】
続いて、ｔ4において、ゲート配線Ｇn+1がＨでその他ゲート配線がＬの論理レベルにあり、また、イネーブル配線Ｅ0がＬで、Ｅ1がＨのレベルとなる。この状態において、全てのデータ配線から次の表示信号が送られている。画素行Ｇn+1において、画素電極Ｃ1,n+1,mに表示信号が送られる。次に、ゲート配線Ｇn+1がＬの論理レベルにされ、続いて、イネーブル配線Ｅ1がＬの論理レベルにされる。画素電極Ｃ1,n+1,mはこの表示信号をほぼ１フレームの間維持し、画像表示を行う。以下、順次、各画素行が選択されていく。
【００４２】
以上のように、本実施の形態によれば、ゲート配線の信号とイネーブル配線の信号とのマルチプレクスによる時分割が実現でき、１本のデータ配線から複数の画素列に所望の電位を供給することができる。これにより、データ・ドライバの出力数を削減することができる。又、このとき新たに必用なものは、イネーブル信号電位生成回路と、データ・ドライバの１つの出力から複数の画素列分の画素信号に対する電位を供給するためのデータ・バッファ（不図示）だけである。製造プロセスは従来と大きく異なるものではないので、製造コストはこれらの回路を付加することにより増加することは無い。又、データ配線からの表示信号を、一つのＴＦＴのみを介して画素電極に送ることにより、表示信号が２つのトランジスタを介して送られる場合に比較し、ＴＦＴの大きさを小さくすることができる。これは、開口率の向上につながる。
【００４３】
尚、全てのデータ配線を多重データ配線とせずに、一部のデータ配線のみを多重データ配線とすることも可能である。イネーブル配線をゲート配線とほぼ平行に配置することも可能である。又、表示信号のコモン電圧に対する極性は、１つの画素行内において変化させることも、１つの画素行内の全ての画素において同一にすることも可能である。
【００４４】
又、スイッチング素子としては、本発明の目的を達成しうる範囲内において、アモルファス・シリコンＴＦＴに限らず、ポリシリコンを使用したＴＦＴや、他のスイッチング素子を使用することも可能である。トランジスタにｎチャンネル型のＴＦＴを用いる例を示したが、それと同様の機能をＰチャンネル型のＴＦＴを用いて実現することができることは容易に理解できる。又、本実施形態においては、画素電極には、１つのＴＦＴを介してデータ配線から表示信号が送られるが、２つのＴＦＴを介することも可能である。この場合、２つのＴＦＴのそれぞれのゲートに、ゲート配線、もしくはイネーブル配線が接続され、一方のＴＦＴのソース／ドレインにデータ配線が、もう一方のＴＦＴのソース／ドレインに画素電極が接続される。
【００４５】
本実施形態の適用が考えられる表示装置としては、液晶表示装置の他に、有機高分子膜に印加する電圧をアクティブ素子で操作することにより、その発光を制御するＡＭ−ＰＬＥＤ（アクティブマトリクス−ポリマー発光ダイオード）、または、ＡＭ−ＯＬＥＤ（アクティブマトリクス−有機発光ダイオード）を用いた、自発光型ディスプレイ等がある。これらの点は、以下の実施の形態において同様である。
【００４６】
実施の形態２．
次に、実施の形態２における表示装置について説明する。表示装置の全体構成は実施の形態１と同様であり、説明を省略する。図３（ａ）の回路図と図３（ｂ）の動作タイミング図を用いて説明する。図３の場合も、イネーブル配線（Ｅ0、Ｅ1）がデータ配線（Ｄm；ｍ＝１、２、…）と並行に走る構成である。本実施形態は、ＴＦＴの接続において実施の形態１と異なっている。各画素は、２つのＴＦＴ３０１（３０３）と３０２（３０４）とを有している。ＴＦＴ３０２（３０４）のソース／ドレインに、画素電極とデータ配線が接続されている。ＴＦＴ３０１（３０３）のソース／ドレインには、イネーブル配線とＴＦＴ３０２（３０４）のゲートが接続されている。ＴＦＴ３０１（３０３）のゲートには、ゲート配線が接続されている。その他の構成は、実施の形態１における構成の相当部、もしくは同一構成部であり、説明を省略する。
【００４７】
動作について、図３（ｂ）を参照して説明する。図３（ｂ）は、ＧnとＧn+1の画素行における表示動作について説明する図面である。まず、Ｇn行の表示動作から説明する。ｔ1において、ゲート配線ＧnがＨで、その他のゲート配線がＬの論理レベルにある。また、イネーブル配線Ｅ0がＨで、Ｅ1がＬのレベルにある。この状態において、全てのデータ配線から表示信号が送られている。画素行Ｇnにおいて、画素電極Ｃ0,n,mに表示信号が送られる。これらは、画素行Ｇn内の半数の画素に相当する。次に、イネーブル配線Ｅ0がＬの論理レベルにされ、続いて、ゲート配線ＧnがＬの論理レベルにされる。この後に、データ線に送られる表示信号が次の表示信号に変化する。画素電極Ｃ0,n,mは、受信した表示信号をほぼ１フレームの間維持し、画像表示を行う。尚、ゲート配線Ｇnの論理レベルは、Ｌにされることなく、Ｈを維持しておくことも可能である。この場合、Ｇnの論理レベルは、ｔ2までＨのままである。又、イネーブル配線Ｅ0がＬの論理レベルにされた後、ゲート配線ＧnがＬの論理レベルにされる前に、表示信号が次の表示信号に変化することも可能である。
【００４８】
図３（ｂ）のｔ2において、ゲート配線ＧnがＨでその他のゲート配線がＬの論理レベルにあり、また、イネーブル配線Ｅ0がＬで、Ｅ1がＨのレベルにある。この状態において、全てのデータ配線から次の表示信号が送られている。画素行Ｇnにおいて、画素電極Ｃ1,n,mに表示信号が送られる。これらは、画素行Ｇn内の、他の半数の画素に相当する。ｔ2の表示信号は、ｔ1の表示信号に対して、コモン電位について反転される。次に、イネーブル配線Ｅ1がＬの論理レベルにされ、続いて、ゲート配線ＧnがＬの論理レベルにされる。画素電極Ｃ1,n,mはこの表示信号をほぼ１フレームの間維持し、画像表示を行う。尚、表示信号は、コモン電位について反転しなくともよい。
【００４９】
次に、画素行Ｇn+1の表示動作を説明する。図３（ｂ）のｔ3においてゲート配線Ｇn+1がＨでその他のゲート配線がＬの論理レベルにある。また、イネーブル配線Ｅ0がＨで、Ｅ1がＬのレベルにある。この状態において、全てのデータ配線から表示信号が送られている。画素行Ｇn+1において、画素電極Ｃ0,n+1,mに表示信号が送られる。これらは、画素行Ｇn+1内の半数の画素に相当する。次に、イネーブル配線Ｅ0がＬの論理レベルにされ、続いて、ゲート配線Ｇn+1がＬの論理レベルにされる。この後に、データ配線に送られる表示信号が変化する。画素電極Ｃ0,n+1,mは、受信した表示信号をほぼ１フレームの間維持し、画像表示を行う。尚、ゲート配線Ｇn+1の論理レベルは、Ｌにされることなく、Ｈを維持しておくことも可能である。この場合、論理レベルはｔ4までＨのままである。
【００５０】
続いて、ｔ4において、ゲート配線Ｇn+1がＨでその他ゲート配線がＬの論理レベルにあり、また、イネーブル配線Ｅ0がＬで、Ｅ1がＨのレベルとなっている。この状態において、全てのデータ配線から次の表示信号が送られている。画素行Ｇn+1において、画素電極Ｃ1,n+1,mに表示信号が送られる。次に、イネーブル配線Ｅ1がＬの論理レベルにされ、続いて、ゲート配線Ｇn+1がＬの論理レベルにされる。画素電極Ｃ1,n+1,mはこの表示信号をほぼ１フレームの間維持し、画像表示を行う。以下、順次、各画素行が選択されていく。
【００５１】
実施の形態３．
次に、第３の実施形態を、図４の回路図に示す。これは、第１の実施形態に置ける画素配置を換えたもので、画素電極Ｃ0,n+1,mの右隣に、画素電極Ｃ1,n,mが配置されている等の点で上記の実施形態と異なっている。すなわち、画素行は直線的に配置された画素からは構成されていない。図においては、１つの画素行の２つの画素毎に交互に直線的に配置されている。その他の構成は実施の形態１の構成の相当部、もしくは同一構成であり、説明を省略する。又、表示動作についても実施の形態１と同様であるので説明を省略する。次にまた、他の実施形態を、図５の回路図に示す。この配置は、第２の実施形態に置ける画素配置を換えたもので、画素電極Ｃ0,n+1,mの右隣に、画素電極Ｃ1,n,mが配置されている等の点で上記の実施形態と異なっている。図４における構成とは、画素内のＴＦＴの接続方法において異なっている。その他の構成、及び表示動作については、実施の形態２と同様であり、説明を省略する。
【００５２】
実施の形態４．
本実施形態は、３系統以上のイネーブル配線を有する表示装置の例を説明する。本形態においては、４系統のイネーブル配線を有している。一つのデータ配線は、１画素行内の４つの画素に表示信号を送る。又、各イネーブル配線は、１画素行内の１／４に相当する画素を選択する。回路構成を図６（ａ）を参照して説明する。アレイは、４系統のイネーブル配線、Ｅ0、Ｅ1、Ｅ2、Ｅ3を有している。各イネーブル配線とデータ配線とは交互に配置されている。イネーブル配線に注目すると、各イネーブル配線が順番に配置されている。図において、Ｅ0は画素Ｃ0,*,*を選択する機能を有し、以下、Ｅ1、Ｅ2、Ｅ3のそれぞれは、画素Ｃ1,*,*、Ｃ2,*,*、Ｃ3,*,*を選択する機能を有する。又、データ配線Ｄmは、画素Ｃ*,*,mに表示信号を送る。又、データ配線Ｄm+1は、右側の画素Ｃ*,*,m+1に表示信号を送る。画素内の構成、各要素の接続は、実施の形態２の構成とほぼ同様のものであり、説明を省略する。
【００５３】
動作について説明する。画素行Ｇn+1の表示動作を説明する。図６（ｂ）のｔ1においてゲート配線Ｇn+1がＨでその他のゲート配線がＬの論理レベルにある。また、イネーブル配線Ｅ0がＨで、その他のイネーブル配線がＬのレベルにある。この状態において、全てのデータ配線から表示信号が送られている。画素行Ｇn+1において、画素電極Ｃ0,n+1,*に表示信号が送られる。図においては、画素電極Ｃ0,n+1,mと画素電極Ｃ0,n+1,m+1とに表示信号が送られる。画素電極Ｃ0,n+1,mは、データ配線Ｄmからの表示信号を受け取り、右側の画素電極Ｃ0,n+1,m+1は、データ配線Ｄm+1から表示信号を受け取る。選択される画素は、画素行Ｇn+1内の１／４の画素に相当する。次に、イネーブル配線Ｅ0がＬの論理レベルにされる。ゲート配線Ｇn+1は、Ｈの論理レベルに維持される。この後に、データ配線に送られる表示信号が変化する。画素電極Ｃ0,n+1,*は、受信した表示信号をほぼ１フレームの間維持し、画像表示を行う。尚、ゲート配線の論理レベルを実施の形態２のように、一旦Ｌにすることも可能である。この点は、本実施の形態の以下の動作説明において同様である。
【００５４】
次に、ｔ2においてゲート配線Ｇn+1がＨでその他のゲート配線がＬの論理レベルにある。また、イネーブル配線Ｅ1がＨで、その他のイネーブル配線がＬのレベルにある。この状態において、全てのデータ配線から先と独立した次の表示信号が送られている。画素行Ｇn+1において、画素電極Ｃ1,n+1,*に表示信号が送られる。図においては、画素電極Ｃ1,n+1,mと画素電極Ｃ1,n+1,m+1とに表示信号が送られる。画素電極Ｃ1,n+1,mは、データ配線Ｄmからの表示信号を受け取り、右画素電極Ｃ1,n+1,m+1は、データ配線Ｄm+1から表示信号を受け取る。選択される画素は、画素行Ｇn+1内の１／４の画素に相当する。次に、イネーブル配線Ｅ1がＬの論理レベルにされる。ゲート配線Ｇn+1は、Ｈの論理レベルに維持される。この後に、データ配線に送られる表示信号が変化する。画素電極Ｃ1,n+1,*は、受信した表示信号をほぼ１フレームの間維持し、画像表示を行う。
【００５５】
以下、同様の動作をｔ3においてはイネーブル配線Ｅ2が、ｔ4においてはＥ3が行う。以上のように、本実施の形態においては、３系統以上のイネーブル配線を有するので、実施の形態２の奏する効果に加え、さらにデータ配線の数、もしくは入力端子数を減らすことが可能となる。
【００５６】
実施の形態５．
本実施の形態は、１系統のみのイネーブル配線を有する表示装置を説明する。図７（ａ）は、本実施形態の回路構成を示す概略図であり、（ｂ）は表示動作を説明するタイミングチャートである。図（ａ）において、各画素行は、２種類の異なる構造を有する画素を含んでいる。一つの画素Ｇe,n+1,*は、２つのＴＦＴ７０１、７０２を有している。この画素の構成は実施の形態２における画素構成と同様であり、説明を省略する。もう一方の画素Ｇn+1,*は、ＴＦＴ７０３を一つしか有していない。このＴＦＴ７０３のソース／ドレインには、画素電極とデータ配線が接続され、ゲートにはゲート配線が接続されている。すなわち、この画素はイネーブル配線とは接続されておらず、イネーブル配線によって選択されることはない。この２種類の画素は、１つの画素内において交互に配置されている。１つのデータ配線は、２つの画素にむけて表示信号を伝送するが、これらは、上記の２種類の画素である。実施の形態２において、イネーブル配線Ｅ1が配置された場所にも、イネーブル配線Ｅ0が配置されている。この他の構成は、実施の形態２における構成とほぼ同様であり、説明を省略する。
【００５７】
動作を説明する。図７（ｂ）は、画素行Ｇn+1の表示動作を説明するタイミングチャートである。以下、このチャートを参照して説明する。図７（ｂ）のｔ3においてゲート配線Ｇn+1がＨでその他のゲート配線がＬの論理レベルにある。また、イネーブル配線ＥがＨのレベルにある。この状態において、全てのデータ配線から表示信号が送られている。画素行Ｇn+1において、全ての画素電極に表示信号が送られる。
【００５８】
次に、イネーブル配線ＥがＬの論理レベルにされる。ゲート配線Ｇn+1は、Ｈの論理レベルに維持される。この後に、次の表示信号がデータ配線に送られる。これが、ｔ4における状態である。この状態においては、イネーブル配線ＥがＬの論理レベルにあるので、イネーブル配線に接続された画素Ｃe,n+1,*は選択されない状態にある。図においては、Ｃe,n+1,mとＣe,n+1,m+1である。従って、これらの画素電極に表示信号は送られない。一方、イネーブル配線に接続されていない画素Ｃn+1,*は、イネーブル配線の選択動作に影響を受けない。従って、ゲート配線の論理レベルのみによって選択される。図においては、Ｃn+1,mとＣn+1,m+1である。今、ゲート配線Ｇn+1はＨの論理レベルにあるので、これらの画素電極に次の表示信号が送られる。
【００５９】
イネーブル配線に接続された画素の画素電極Ｃe,n+1,*は、ｔ3において受信した表示信号をほぼ１フレームの間維持し、画像表示を行う。一方、イネーブル配線に接続されていない画素の画素電極Ｃn+1,*は、ｔ4において受信した表示信号をほぼ１フレームの間維持して、画像表示を行う。イネーブル配線に接続されていない画素の画素電極には、一旦、本来の表示信号とは異なる信号が送られるが、画素電極がこの信号を保持するのは短い時間のことであり、画像表示において問題はない。続いて、ゲート配線Ｇn+1の論理レベルがＬにされる。
【００６０】
本実施の形態においては、１系統のイネーブル配線のみを有しているので、回路構成をより簡略にすることが可能となる。又、イネーブル配線をゲート配線とほぼ平行に配置すること可能である。尚、ＴＦＴ７０１のゲートにイネーブル配線を接続し、そのソース／ドレインにゲート配線を接続することも可能である。
【図面の簡単な説明】
【図１】第１の実施形態にかかる液晶表示装置の全体構成図である。
【図２】第１の実施形態にかかる液晶表示装置のアレイ回路を説明する図である。（ａ）は回路図を示し、（ｂ）は動作タイミング図を示す。
【図３】第２の実施形態にかかる液晶表示装置のアレイ回路を説明する図である。（ａ）は回路図を示し、（ｂ）は動作タイミング図を示す。
【図４】第３の実施形態にかかる液晶表示装置のアレイ回路を説明する図である。
【図５】第３の実施形態にかかる液晶表示装置のアレイ回路を説明する図である。
【図６】第４の実施形態にかかる液晶表示装置のアレイ回路を説明する図である。（ａ）は回路図を示し、（ｂ）は動作タイミング図を示す。
【図７】第５の実施形態にかかる液晶表示装置のアレイ回路を説明する図である。（ａ）は回路図を示し、（ｂ）は動作タイミング図を示す。
【符号の説明】
１０１  バックライト・ユニット
１０２  液晶パネル（液晶セル）
１０３  拡散シートである
１０４  プリズムシート
１０５  導光板
１０６  フレーム
１０７  冷陰極管
１０８  ベゼル
２０１、２０２、２０３、２０４  ＴＦＴ
２０５  ゲート・ドライバ
２０６  データ・ドライバ
２０７  イネーブル配線ドライバ
２０９  画素電極
３０１、３０２、３０３、３０４  ＴＦＴ
３０９  画素電極
４０１、４０２、４０３、４０４  ＴＦＴ
４０９  画素電極
５０１、５０２、５０３、５０４  ＴＦＴ
５０９  画素電極
７０１、７０２、７０３、７０４  ＴＦＴ
【図１】
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【図２】
0004588203.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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