(57)【特許請求の範囲】
【請求項１】
第１の第１導電型半導体層と、
前記第１の第１導電型半導体層の主面上に設けられた第２の第１導電型半導体層と、
前記第２の第１導電型半導体層に隣接して前記第１の第１導電型半導体層の主面上に設けられ、前記第１の第１導電型半導体層の主面に対して略平行な横方向に前記第２の第１導電型半導体層と共に周期的配列構造を形成する第３の第２導電型半導体層と、
前記第１の第１導電型半導体層に電気的に接続された第１の主電極と、
前記第３の第２導電型半導体層の上に設けられた第４の第２導電型半導体領域と、
前記第４の第２導電型半導体領域の表面に選択的に設けられた第５の第１導電型半導体領域と、
前記第５の第１導電型半導体領域及び前記第４の第２導電型半導体領域に接して設けられた第２の主電極と、
前記第５の第１導電型半導体領域、前記第４の第２導電型半導体領域、及び前記第２の第１導電型半導体層の上に、絶縁膜を介して設けられた制御電極と、
前記第２の第１導電型半導体層と前記第３の第２導電型半導体層との周期的配列構造より外側で前記周期的配列構造に隣接して前記第１の第１導電型半導体層の主面上に設けられ、前記周期的配列構造よりも不純物濃度が低い第６の半導体層と、
前記第６の半導体層に隣接し、底部が前記第１の第１導電型半導体層まで到達するトレンチと、
前記トレンチの外側において前記第１の第１導電型半導体層の主面上に設けられ、前記第６の半導体層と同じ不純物濃度を有する半導体層と、
を備え、
前記周期的配列構造における、前記第６の半導体層に隣接する第１導電型もしくは第２導電型の最外半導体層の不純物量は、前記最外半導体層より内側の前記第２の第１導電型半導体層もしくは前記第３の第２導電型半導体層の不純物量の概ね半分であることを特徴とする半導体装置。
【請求項２】
前記第４の第２導電型半導体領域は、前記第６の半導体層の表面上にも設けられ、前記トレンチと接していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記トレンチ内に絶縁物が埋め込まれていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記トレンチの内壁に絶縁物が設けられ、前記トレンチ内における前記絶縁物の内側に多結晶シリコンが埋め込まれていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記トレンチ内に設けられた前記絶縁物の上に、前記第２の主電極が形成されていることを特徴とする請求項３または４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
縦形パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）のオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定するドープ濃度は、ベース領域とドリフト層とが形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子材料により決まる限界が有り、この限界を越える事が既存のパワー素子を越える低オン抵抗素子の実現への道である。
【０００３】
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるｐ型ピラー層とｎ型ピラー層とを設けた構造が知られている。スーパージャンクション構造はｐ型ピラー層とｎ型ピラー層とに含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現する。耐圧を保持するためには、ｎ型ピラー層とｐ型ピラー層の不純物量を精度良く制御する必要がある。
【０００４】
このようなドリフト層にスーパージャンクション構造が形成されたＭＯＳＦＥＴでは、終端構造の設計も通常のパワーＭＯＳＦＥＴと異なる。セル部と同様に終端部も高耐圧を保持しなければならない。終端部にもスーパージャンクション構造を形成した場合、不純物量がばらつくと終端耐圧も低下してしまい、素子耐圧が低下してしまう。終端耐圧を高くするために終端部を高抵抗層で形成し、スーパージャンクション構造を形成しない構造がある（例えば特許文献１）。
【０００５】
しかし、終端を高抵抗層で形成すると、不純物濃度が低いため、空乏層が伸び易い。このため、ダイシングラインに空乏層が到達しないように終端距離を長くする必要がある。同じチップサイズで比較すると、終端距離が長いと、チップの有効面積比率が低下し、チップのオン抵抗が増大してしまう。終端距離が長いまま、同じチップオン抵抗を実現する為には、チップサイズを大きくしなければならず、１枚のウェハに形成できるチップ数が低下し、チップコストが増大してしまう。
【０００６】
そして、その構造では、スーパージャンクション構造がセル部と終端部との間で不連続となる。高電圧を印加した際に高抵抗層からスーパージャンクション構造へ空乏層は伸びないので、不連続部分であるセル部スーパージャンクション構造の最外部にあたるｐ型ピラー層もしくはｎ型ピラー層の不純物濃度は、セル部の半分程度としなければならない。最外ピラー層の濃度がばらつくと、セル部のピラー層の不純物量がばらついたのと同様に耐圧が低下するため、他のピラー層と同様な純物量の制御性が要求される。
【特許文献１】特開２０００−２７７７２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、プロセス上のばらつきに対する耐圧の低下が小さく、終端距離の短い半導体装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、第１の第１導電型半導体層と、前記第１の第１導電型半導体層の主面上に設けられた第２の第１導電型半導体層と、前記第２の第１導電型半導体層に隣接して前記第１の第１導電型半導体層の主面上に設けられ、前記第１の第１導電型半導体層の主面に対して略平行な横方向に前記第２の第１導電型半導体層と共に周期的配列構造を形成する第３の第２導電型半導体層と、前記第１の第１導電型半導体層に電気的に接続された第１の主電極と、前記第３の第２導電型半導体層の上に設けられた第４の第２導電型半導体領域と、前記第４の第２導電型半導体領域の表面に選択的に設けられた第５の第１導電型半導体領域と、前記第５の第１導電型半導体領域及び前記第４の第２導電型半導体領域に接して設けられた第２の主電極と、前記第５の第１導電型半導体領域、前記第４の第２導電型半導体領域、及び前記第２の第１導電型半導体層の上に、絶縁膜を介して設けられた制御電極と、前記第２の第１導電型半導体層と前記第３の第２導電型半導体層との周期的配列構造より外側で前記周期的配列構造に隣接して前記第１の第１導電型半導体層の主面上に設けられ、前記周期的配列構造よりも不純物濃度が低い第６の半導体層と、前記第６の半導体層に隣接し、底部が前記第１の第１導電型半導体層まで到達するトレンチと、前記トレンチの外側において前記第１の第１導電型半導体層の主面上に設けられ、前記第６の半導体層と同じ不純物濃度を有する半導体層と、を備え、前記周期的配列構造における、前記第６の半導体層に隣接する第１導電型もしくは第２導電型の最外半導体層の不純物量は、前記最外半導体層より内側の前記第２の第１導電型半導体層もしくは前記第３の第２導電型半導体層の不純物量の概ね半分であることを特徴とする半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、プロセス上のばらつきに対する耐圧の低下が小さく、終端距離の短い半導体装置が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照し本発明の実施形態について説明する。本実施形態では、半導体装置として例えばＭＯＳＦＥＴを一例に挙げて説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。また、図面中の同一部分には同一番号を付している。
【００１１】
［第１の実施形態］
図１は本発明の第１の実施形態に係る半導体装置の構成を模式的に示す断面図である。
【００１２】
本実施形態に係る半導体装置は、半導体層の表裏面のそれぞれに設けられた第１の主電極と第２の主電極との間を結ぶ縦方向に主電流経路が形成される縦型素子である。本実施形態に係る半導体装置は、その主電流経路が形成されるセル部と、このセル部を囲むようにセル部の外側に形成された終端部とを有する。
【００１３】
高不純物濃度のｎ＋型シリコンからなる第１の第１導電型半導体層としてのドレイン層２の主面上に、ｎ型シリコンからなる第２の第１導電型半導体層としてのｎ型ピラー層３と、ｐ型シリコンからなる第３の第２導電型半導体層としてのｐ型ピラー層４とが設けられている。
【００１４】
ｎ型ピラー層３とｐ型ピラー層４とは、ドレイン層２の主面に対して略平行な横方向に交互に隣接（ｐｎ接合）して周期的に配列され、いわゆる「スーパージャンクション構造」を構成している。ｎ型ピラー層３の底部は、ドレイン層２に接して、オン時における主電流経路の一部を構成している。
【００１５】
ｎ型ピラー層３とｐ型ピラー層４との周期的配列構造（スーパージャンクション構造）の平面パターンは、例えばストライプ状であるが、これに限ることなく、格子状や千鳥状に形成してもよい。
【００１６】
スーパージャンクション構造の形成プロセスは特に限定されず、例えば、ドレイン層２の主面上に高抵抗半導体層を結晶成長し、その表面にｐ型ドーパントとｎ型ドーパントをそれぞれイオン注入した後、高抵抗半導体層を結晶成長するプロセスを繰り返すプロセスや、高抵抗半導体層中に加速電圧を変化させてイオン注入するプロセス、高抵抗半導体層にトレンチを形成して、そのトレンチ内をｎ型半導体層とｐ型半導体層で埋め込むプロセスなどによりスーパージャンクション構造を形成することが可能である。
【００１７】
セル部におけるｐ型ピラー層４の上には、第４の第２導電型半導体領域としてｐ型シリコンからなるベース領域５が設けられている。ベース領域５は、ｐ型ピラー層４と同様に、ｎ型ピラー層３に対して隣接してｐｎ接合している。ベース領域５の表面には、第５の第１導電型半導体領域としてｎ＋型シリコンからなるソース領域６が選択的に設けられている。
【００１８】
ｎ型ピラー層３から、ベース領域５を経てソース領域６に至る部分の上には、ゲート絶縁膜７が設けられている。ゲート絶縁膜７は、例えば、シリコン酸化膜であり、膜厚は約０．１μｍである。ゲート絶縁膜７の上には、制御電極（ゲート電極）８が設けられている。
【００１９】
ソース領域６の一部、およびベース領域５におけるソース領域６間の部分の上には、第２の主電極としてソース電極９が設けられている。ソース電極９は、ソース領域６及びベース領域５に接して電気的に接続されている。ドレイン層２の主面の反対側の面には、第１の主電極としてドレイン電極１が設けられ、ドレイン電極１はドレイン層２と電気的に接続されている。
【００２０】
制御電極８に所定の電圧が印加されると、その直下のベース領域５の表面付近にチャネルが形成され、ソース領域６とｎ型ピラー層３とが導通する。その結果、ソース領域６、ｎ型ピラー層３、ドレイン層２を介して、ソース電極９とドレイン電極１との間に主電流経路が形成され、この半導体装置がオン状態とされる。
【００２１】
スーパージャンクション構造より外側のドレイン層２の主面上には、スーパージャンクション構造に隣接して第６の半導体層としての高抵抗層１２が設けられている。高抵抗層１２の不純物濃度は、スーパージャンクション構造における不純物濃度より低い。
【００２２】
セル部におけるスーパージャンクション構造では、ある一つのピラー層の両隣に反対導電型のピラー層がｐｎ接合していることで、ドレイン電極１に高電圧が印加されると、各ピラー層の両側から空乏層が伸び、高耐圧を保持できる。
【００２３】
これに対して、高抵抗層１２に接する、スーパージャンクション構造の最外半導体層としての最外ピラー層１１には、片側（内側）にしかｐｎ接合するピラー層が存在せず、外側の高抵抗層１２の不純物濃度はスーパージャンクション構造の不純物濃度よりも低いため、高抵抗層１２から最外ピラー層１１へは空乏層が伸びず、最外ピラー層１１から高抵抗層１２へのみ空乏層が伸びる。
【００２４】
このため、高抵抗層１２に隣接する最外ピラー層１１の不純物量は、最外ピラー層１１より内側（セル部側）のｎ型ピラー層３もしくはｐ型ピラー層４の不純物量の概ね半分となるようにしている。ここで言う「不純物量」とは、不純物濃度（ｃｍ−３）と、ピラー層の幅（ドレイン層２の主面に対して略平行な横方向の幅）との積を示す。  
スーパージャンクション構造では、ｐ型ピラー層の不純物濃度とｎ型ピラー層の不純物濃度とが同程度となることで高耐圧を保持できる。ｐ型ピラー層とｎ型ピラー層との不純物濃度バランスがくずれると、つまり、ｐ型ピラー層の方が不純物濃度が高くても、あるいはｎ型ピラー層の方が不純物濃度が高くても、耐圧が低下してしまう。ただし、プロセス上のばらつきを考慮し、若干の耐圧低下は許容できるとして、例えば６００Ｖ系素子において耐圧低下を５０Ｖ程度に抑えるためには、ｐ型ピラー層の不純物濃度とｎ型ピラー層の不純物濃度とのばらつきを±１０％程度の範囲に抑える必要がある。この観点から、前述した「概ね半分」とは、最外ピラー層１１の不純物量が、ｎ型ピラー層３もしくはｐ型ピラー層４の不純物量の５０％±１０％、すなわち４０〜６０％を意味する。最外ピラー層１１の不純物量が内側のピラー層（ｎ型ピラー層３もしくはｐ型ピラー層４）の不純物量の４０％未満では、最外ピラー層１１からこれと隣接する内側のピラー層へと空乏層を伸ばせず高耐圧を維持できない。一方、最外ピラー層１１の不純物量が内側のピラー層の６０％より大きくなると、隣接する内側のピラー層から最外ピラー層１１へ空乏層を伸ばせず、やはり高耐圧を維持できない。
【００２５】
高抵抗層１２が設けられた終端部には、高抵抗層１２に隣接してトレンチＴが形成されている。トレンチＴは、高抵抗層１２を含む終端部の表面側から開口形成され、その底部がドレイン層２まで到達し（例えば図示の例では、トレンチＴの底部はドレイン層２の主面よりも深い位置にある。）、そのトレンチＴ内には絶縁物１０が埋め込まれている。
【００２６】
高抵抗層１２はトレンチＴ及びこの内部の絶縁物１０に隣接し、また、ベース領域５のうち最も外側にある最外ベース領域５ａは高抵抗層１２の表面上にも設けられ、その最外ベース領域５ａの端部はトレンチＴ及びこの内部の絶縁物１０と接している。すなわち、終端に設けたトレンチＴ及び絶縁物１０によってその内側の素子が完全に絶縁分離された構造となり、これにより、縦方向と横方向に空乏層を伸ばして高電圧を保持させる構造を終端に設けなくてもよくなり、終端距離を大幅に縮めることが可能となる。例えば６００（Ｖ）系パワーＭＯＳＦＥＴでは、終端距離が２００（μｍ）程度必要であったのに対して、本実施形態の構造であれば、終端には最低限トレンチＴの幅分のみを確保すれば良く、終端距離を例えば１０（μｍ）以下とすることが可能である。
【００２７】
絶縁物１０を構成する材料としては、高電圧が印加されてもリーク電流が小さく、破壊しなければ使用可能であり、例えば、酸化シリコン、窒化シリコン、それらの複合膜などを用いることができる。
【００２８】
例えば、絶縁物１０として酸化シリコンを用いて、トレンチＴ内をその酸化シリコンですべて埋め込んだ場合、酸化シリコンとシリコンとの熱膨張係数の違いによって基板が反る場合があり得る。この反りを抑制する観点からは、絶縁物１０として、酸化シリコンと窒化シリコンとの複合膜でトレンチＴ内を埋め込むことが望ましい。あるいは、トレンチＴの内壁（側壁及び底面）に、まず熱酸化法でシリコン酸化膜を形成した後、トレンチＴ内の残った部分に、疎密がある粒状の材料（酸化シリコン、窒化シリコン、アルミナなど）を塗布後焼結させて埋め込むことによっても基板の反りを抑制できる。
【００２９】
ここで、比較例として、高抵抗層１２を形成せずにトレンチＴを形成すると、図２または図３のように、トレンチＴと最外ピラー層１１とが接することになる。トレンチＴを形成する位置は、リソグラフィーの位置合わせによって決まる。最外ピラー層１１の不純物量は、制御性を考えると幅で規定するのが容易であり、その場合最外ピラー層１１の不純物量（幅）が前述したように内側のｎ型ピラー層３もしくはｐ型ピラー層４の半分となる位置にトレンチＴが形成されればよいが、図２や図３に示すようにトレンチＴの位置がずれると、最外ピラー層１１の幅すなわち不純物量が変化してしまう。最外ピラー層１１の不純物量がばらつくと、素子中央のセル部におけるピラー層の不純物量がばらついたのと同様に耐圧が低下してしまう。
【００３０】
本実施形態では、最外ピラー層１１とトレンチＴとの間に高抵抗層１２が形成されていることで、トレンチＴは高抵抗層１２に接して形成され、この場合トレンチ形成プロセスに要求される位置精度は低くてよく、最外ピラー層１１の不純物量はトレンチＴの形成プロセスの精度に左右されない。したがって最外ピラー層１１の不純物量のばらつきによる耐圧低下を防ぐことができる。
【００３１】
以上説明したように本実施形態に係る半導体装置では、素子終端をトレンチＴで絶縁分離することにより終端横方向の空乏層の伸びを制限し、また、スーパージャンクション構造の不純物量のばらつきに対する耐圧の低下を小さくでき、安定した高耐圧を保持しながら、終端距離を縮めることが可能である。そして、スーパージャンクション構造の最外ピラー層１１とトレンチＴとの間に高抵抗層１２を形成することで、最外ピラー層１１の不純物量のばらつきを抑えて、終端部の高耐圧化を実現することができる。
【００３２】
図１に示す例では最外ピラー層１１はｐ型ピラー層としているが、最外ピラー層１１はｎ型ピラー層でも実施可能である。また、高抵抗層１２は、ｐ型でもｎ型でも実施可能であり、ｐ型ピラー層４やｎ型ピラー層３の不純物濃度に対して、１／１００〜１／１０程度の不純物濃度であることが望ましい。
【００３３】
以下、本発明の他の実施形態について説明する。なお、前述した実施形態と同様の要素については、同一の符号を付して詳細な説明は省略する。
【００３４】
［第２の実施形態］
図４は本発明の第２の実施形態に係る半導体装置の構成を模式的に示す断面図である。
【００３５】
図４に示す構造では、絶縁物１０が埋め込まれたトレンチＴの外側（素子終端側）にも高抵抗層１２がドレイン層２の主面上に設けられている。ウェーハ状態で前述した構造を形成した後、ダイシングによりチップへと分離する。この際に、絶縁物１０が埋め込まれたトレンチＴをダイシングにより切断すると、機械的なストレスがトレンチＴに加わり、トレンチＴ側壁がダメージを受け、耐圧の低下やリーク電流の増加が起こる場合がある。
【００３６】
本実施形態のように、トレンチＴの外側に高抵抗層１２を残し、この部分をダイシングにより分離することで、トレンチＴにはストレスが加わらず、耐圧低下やリーク電流の増加を防ぐことが可能である。
【００３７】
トレンチＴの外側は、ドレイン電極１と同電位になるため、トレンチＴの横方向にも電圧が印加されることになる。この場合、トレンチＴの幅が数μｍ程度であると、横方向電界が無視できず、最外ベース領域５ａの端部における電界が増加し、耐圧が低下しやすい。しかし、図５に示すように、ソース電極９をトレンチＴの外側まで形成することで、最外ベース領域５ａ端部の電界集中が抑制されて、耐圧低下を防ぐことが可能である。逆に言えば、図４の場合に比べてトレンチＴの幅の短縮化が図れ、結果として素子全体の小型化が図れる。なお、絶縁膜１０の一部は、トレンチＴの開口端よりも上方にも設けられ、その部分はトレンチＴ及び高抵抗層１２を含む終端部表面と、ソース電極９との間に介在されたフィールド絶縁膜１０ａとして機能する。もちろん、トレンチＴ内に埋め込まれる絶縁物１０とフィールド絶縁膜１０ａとを別工程で別材料で形成してもよい。
【００３８】
［第３の実施形態］
図６は本発明の第３の実施形態に係る半導体装置の構成を模式的に示す断面図である。
【００３９】
図６に示す構造では、トレンチＴの内壁（側壁及び底面）に絶縁物１０が設けられ、トレンチＴ内における絶縁物１０の内側に多結晶シリコン１３が埋め込まれている。トレンチＴの幅が広いと、例えば酸化シリコンからなる絶縁物１０とシリコンとの熱膨張係数の違いにより応力が加わり、基板が反ってしまうことがある。本実施形態のように、トレンチＴ内の充填物として、絶縁物１０と多結晶シリコン１３とを組み合わせて用いることで相対的にトレンチＴ内における絶縁物１０の膜厚（横方向の厚さ）を減らし、反りを低減することが可能となる。
【００４０】
また、多結晶シリコン１３は、他の電極に接続せずにフローティング電極とすることで、ドレイン電位とソース電位との中間電位になり、絶縁物１０に加わる電圧を緩和でき、その分絶縁物１０を薄くすることが可能となる。また、ドレイン電位とソース電位との中間電位の多結晶シリコン１３が、最外ベース領域５ａと高抵抗層１２との接合面や、高抵抗層１２とドレイン層２との境界に対して、絶縁物１０を介して向き合うようにすることで、終端部の横方向電界を抑制し、高耐圧を保持することが可能である。
【００４１】
トレンチＴの側壁に形成される絶縁物１０の膜厚は、素子耐圧により決まり、電圧ストレスによる耐圧劣化や絶縁破壊を予防して高信頼性を得る為に、絶縁物１０の電界が１〜２（ＭＶ／ｃｍ）程度となるような膜厚とすることが望ましい。多結晶シリコン１３をフローティング電極とすることで、ドレイン電圧の約半分、例えば６００（Ｖ）系パワーＭＯＳＦＥＴであれば、３００（Ｖ）が絶縁物１０に印加される。このため、トレンチＴ側壁の絶縁物１０の膜厚は、１．５〜３（μｍ）程度とすることが望ましい。
【００４２】
トレンチＴ内の多結晶シリコン１３と、セル部における制御電極８を構成する多結晶シリコンとを同時に形成することで、工程を短縮することが可能となる。
【００４３】
また、図７に示すように、多結晶シリコン１３を、トレンチＴの開口端よりも上であって、トレンチＴ及び高抵抗層１２を含む終端部表面上に設けられたフィールド絶縁膜１０ａ中に設けてもよい。これにより、多結晶シリコン１３の、ソース電極９及びドレイン電極１に対する容量結合が強まり、多結晶シリコン１３が確実にソース−ドレイン間の中間電位となって、終端の電界集中を抑制して安定した動作が得られる。また、多結晶シリコン１３をトレンチＴ内だけに設ける場合には、通常、トレンチＴの開口端より上の部分にも多結晶シリコン１３を堆積させ、不要部分をエッチバックする方法が用いられるが、図７の構造の場合、多結晶シリコン１３をトレンチＴ内だけに残すためのエッチバックをする必要がない。
【００４４】
また、図８に示すように、ソース電極９が、フィールド絶縁膜１０ａを介して多結晶シリコン１３を覆うようにすることで、多結晶シリコン１３とソース電極９との容量結合をさらに大きくすることが可能となる。
【００４５】
［第４の実施形態］
図９は本発明の第４の実施形態に係る半導体装置の構成を模式的に示す断面図である。
【００４６】
図９に示す構造では、最外ベース領域５ａがトレンチＴに接していない。このため、最外ベース領域５ａがトレンチＴに接している前述した構造に比べて最外ベース領域５ａの端部に電界集中が起き易くなるが、フィールド絶縁膜１０ａ中の多結晶シリコン１３が、最外ベース領域５ａの端部を覆うように設けられていることで、最外ベース領域５ａの端部の電界集中を抑制し、高耐圧を保持することが可能となる。
【００４７】
［第５の実施形態］
図１０は本発明の第５の実施形態に係る半導体装置の構成を模式的に示す断面図である。
【００４８】
図１０に示す構造では、最外ベース領域５ａの外側における高抵抗層１２の表面に、ｐ型半導体からなるガードリング層１４が形成され、そのガードリング層１４より外側にトレンチＴが形成されている。このガードリング層１４を形成することで、最外ベース領域５ａの電界集中を緩和するとともに、トレンチＴに印加される電圧が小さくなるので、その分、トレンチＴの側壁に形成する絶縁物１０の膜厚を薄くすることができ、反りを抑制できる。
【００４９】
［第６の実施形態］
図１１は本発明の第６の実施形態に係る半導体装置の素子角部におけるスーパージャンクション構造、高抵抗層１２、トレンチＴ及び絶縁物１０の平面レイアウトを示す模式図である。
【００５０】
図１１に示すように、素子角部では、トレンチＴを、スーパージャンクション構造の周期方向（図において横方向）およびスーパージャンクション構造のストライプ延在方向（図において縦方向）に対して斜めとなるように形成している。すなわち、素子角部が直角ではなく面取りされた形状となっている。これにより、素子角部でトレンチＴが直角に形成される場合に比べて、素子角部への応力集中を緩和して素子角部でのリーク電流の発生や耐圧低下を抑制できる。
【００５１】
また、ｎ型ピラー層３とｐ型ピラー層４はストライプ状に形成され、素子角部では最外ピラー層１１が階段状に形成されている。これにより、スーパージャンクション構造における不純物量のバランスを崩さず、且つ、斜めに形成されたトレンチＴとの間に高抵抗層１２が介在されることで、高耐圧を確保できる。素子角部は、複数の面で面取りした構造でも実施可能であり、また、スーパージャンクション構造の階段状部分は図示より多段にしても実施可能である。
【００５２】
また、図１１では、トレンチＴ内が絶縁物１０のみで埋め込まれた構造を示しているが、トレンチＴ内を絶縁物１０と多結晶シリコン１３とで埋め込んだ前述した構造でも実施可能である。
【００５３】
［第７の実施形態］
図１２は本発明の第７の実施形態に係る半導体装置の構成を模式的に示す断面図である。
【００５４】
図１２に示す構造では、高抵抗層１２に接するｎ型ピラー層３及びｐ型ピラー層４の深さ（ソース電極９からドレイン電極１に向かう方向の深さ）が、トレンチＴ側に向かうにしたがって段階的に浅くなるようにしている。
【００５５】
このように、スーパージャンクション構造におけるピラー層の深さを段階的に変化させた場合、片側に接するピラー層がない部分、つまり、ピラー層の存在バランスが崩れている部分が分散されているため耐圧の低下は小さく、不純物量を内側のピラー層の半分とした最外ピラー層を形成しなくとも耐圧を低下させずにスーパージャンクション構造から高抵抗層１２へと切り替わる構造が実現可能である。
【００５６】
なお、この実施形態においても、トレンチＴと階段状ピラー層との間に高抵抗層１２を介在させることで、階段状ピラー層の不純物量ばらつきによる耐圧低下を防止して、高耐圧を保持することができる。
【００５７】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００５８】
例えば、前述した実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明をしたが、第１導電型をｐ型、第２導電型をｎ型としても本発明は実施可能である。
【００５９】
また、ＭＯＳゲート部やスーパージャンクション構造の平面パターンは、ストライプ状に限らず、格子状や千鳥状に形成してもよい。また、プレナーゲート構造の断面構造を示したが、トレンチゲート構造を用いてもよい。
【００６０】
また、ｐ型ピラー層４は、ドレイン層２に接していなくても実施可能である。また、ｎ型ピラー層３よりも不純物濃度が低いｎ−型層を成長させた基板表面にスーパージャンクション構造を形成しても実施可能である。
【００６１】
また、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）、等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
【００６２】
更にスーパージャンクション構造を有するＭＯＳＦＥＴで説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、ＳＢＤ（ＳＢＤ：Schottky Barrier Diode）、ＳＢＤとＭＯＳＦＥＴとの混載素子、ＳＩＴ（Static Induction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの素子でも適用可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態に係る半導体装置の構成を模式的に示す断面図。
【図２】比較例の半導体装置の構成を模式的に示す断面図。
【図３】他の比較例の半導体装置の構成を模式的に示す断面図。
【図４】本発明の第２の実施形態に係る半導体装置の構成を模式的に示す断面図。
【図５】同第２の実施形態に係る半導体装置の他の具体例を示す模式断面図。
【図６】本発明の第３の実施形態に係る半導体装置の構成を模式的に示す断面図。
【図７】同第３の実施形態に係る半導体装置の他の具体例を示す模式断面図。
【図８】同第３の実施形態に係る半導体装置のさらに他の具体例を示す模式断面図。
【図９】本発明の第４の実施形態に係る半導体装置の構成を模式的に示す断面図。
【図１０】本発明の第５の実施形態に係る半導体装置の構成を模式的に示す断面図。
【図１１】本発明の第６の実施形態に係る半導体装置の素子角部におけるスーパージャンクション構造、高抵抗層、トレンチ及び絶縁物の平面レイアウトを示す模式図。
【図１２】本発明の第７の実施形態に係る半導体装置の構成を模式的に示す断面図。
【符号の説明】
【００６４】
１…、第１の主電極（ドレイン電極）、２…第１の第１導電型半導体層（ドレイン層）、３…第２の第１導電型半導体層（ｎ型ピラー層）、４…第３の第２導電型半導体層（ｐ型ピラー層）、５…第４の第２導電型半導体領域（ベース領域）、６…第５の第１導電型半導体領域（ソース領域）、８…制御電極、９…第２の主電極（ソース電極）、１０…絶縁物、１１…最外半導体層（最外ピラー層）、１２…第６の半導体層（高抵抗層）、１３…多結晶シリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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