(57)【特許請求の範囲】
【請求項１】
画素電極とトランジスタとを備え、該トランジスタのソース電極がデータ信号線に接続されるとともにそのドレイン電極が上記画素電極に接続され、かつそのゲート電極が走査信号線に接続されるかあるいは走査信号線の一部を構成し、該ゲート電極の形成層と上記トランジスタのチャネル形成層との間にゲート絶縁膜が設けられたアクティブマトリクス基板であって、
上記ゲート絶縁膜は、ゲート電極上に位置する薄膜部と、該薄膜部を取り囲み、該薄膜部よりも膜厚の大きな非薄膜部とを有し、
上記ソース電極は、薄膜部および非薄膜部の境界を跨ぐように形成されることよって、その一部が半導体層および薄膜部を介してゲート電極と重畳し、
上記ドレイン電極の少なくとも一部が半導体層および薄膜部を介してゲート電極と重畳し、
上記非薄膜部では複数のゲート絶縁層が積層され、
上記ソース電極、半導体層、薄膜部およびゲート電極の重畳面積は、上記ドレイン電極、半導体層、薄膜部およびゲート電極の重畳面積よりも小さく、
上記複数のゲート絶縁層の１つが平坦化膜であるとともに、上記薄膜部では、この平坦化膜が除去され、かつ上記非薄膜部は、薄膜部との隣接部分が順テーパ形状であることを特徴とするアクティブマトリクス基板。
【請求項２】
上記非薄膜部においては、ゲート電極に接するゲート絶縁層が平坦化膜であることを特徴とする請求項１に記載のアクティブマトリクス基板。
【請求項３】
上記平坦化膜は、スピンオンガラス（ＳＯＧ）材料からなるＳＯＧ膜であることを特徴とする請求項２に記載のアクティブマトリクス基板。
【請求項４】
上記薄膜部は直線状のエッジを有し、
上記ドレイン電極は、上記エッジに沿う方向に延伸する延伸部と、該延伸部よりソース電極から離れる向きに伸びる連結部とを含み、
上記延伸部が薄膜部上に位置するとともに連結部が上記エッジと重なり、該連結部の上記エッジに沿う方向の幅が、延伸部の上記エッジに沿う方向の幅よりも小さいことを特徴とする請求項１記載のアクティブマトリクス基板。
【請求項５】
上記薄膜部のエッジの一部が、上記半導体層の外周からはみ出していることを特徴とする請求項１記載のアクティブマトリクス基板。
【請求項６】
上記ドレイン電極は、上記ソース電極の両側に分かれて形成されていることを特徴とする請求項１記載のアクティブマトリクス基板。
【請求項７】
上記平坦化膜には有機物が含まれることを特徴とする請求項１記載のアクティブマトリクス基板。
【請求項８】
第１ゲート電極および第１ドレイン電極を有する第１トランジスタと、第２ゲート電極および第２ドレイン電極を有する第２トランジスタとを備え、１つの画素領域に第１および第２画素電極が設けられたアクティブマトリクス基板であって、
第１および第２トランジスタの共通のソース電極がデータ信号線に接続され、第１ドレイン電極が第１画素電極に接続され、第２ドレイン電極が第２画素電極に接続され、第１および第２ゲート電極それぞれが、走査信号線に接続されるかあるいは走査信号線の一部を構成し、第１および第２ゲート電極の形成層と第１および第２トランジスタのチャネル形成層との間にゲート絶縁膜が設けられ、
該ゲート絶縁膜は、第１ゲート電極上に位置する第１薄膜部と、該第１薄膜部を取り囲み、該第１薄膜部よりも膜厚の大きな第１非薄膜部と、第２ゲート電極上に位置する第２薄膜部と、該第２薄膜部を取り囲み、該第２薄膜部よりも膜厚の大きな第２非薄膜部とを有し、
上記ソース電極は、第１薄膜部および第１非薄膜部の境界を跨ぐとともに第２薄膜部および第２非薄膜部の境界を跨ぐように形成されることよって、その一部が、半導体層および第１薄膜部を介して第１ゲート電極と重畳するとともに半導体層および第２薄膜部を介して第２ゲート電極と重畳し、
上記第１ドレイン電極の少なくとも一部が半導体層および第１薄膜部を介して第１ゲート電極と重畳するとともに、第２ドレイン電極の少なくとも一部が半導体層および第２薄膜部を介して第２ゲート電極と重畳し、
上記第１および第２非薄膜部では複数のゲート絶縁層が積層され、
上記ソース電極、半導体層、第１薄膜部および第１ゲート電極の重畳面積は、上記第１ドレイン電極、半導体層、第１薄膜部および第１ゲート電極の重畳面積よりも小さく、
上記ソース電極、半導体層、第２薄膜部および第２ゲート電極の重畳面積は、上記第２ドレイン電極、半導体層、第２薄膜部および第２ゲート電極の重畳面積よりも小さく、
上記複数のゲート絶縁層の１つが平坦化膜であるとともに、上記第１および第２薄膜部ではこの平坦化膜が除去され、かつ、上記第１非薄膜部は、第１薄膜部との隣接部分が順テーパ形状であり、上記第２非薄膜部は、第２薄膜部との隣接部分が順テーパ形状であることを特徴とするアクティブマトリクス基板。
【請求項９】
上記平坦化膜には有機物が含まれることを特徴とする請求項８記載のアクティブマトリクス基板。
【請求項１０】
上記走査信号線には、データ信号線と交差する刳り貫き部が形成され、該刳り貫き部の両側が上記第１および第２ゲート電極となっていることを特徴とする請求項８記載のアクティブマトリクス基板。
【請求項１１】
請求項１〜１０のいずれか１項に記載のアクティブマトリクス基板を備えることを特徴とする表示装置。
【請求項１２】
請求項１１に記載の表示装置と、テレビジョン放送を受信するチューナ部とを備えていることを特徴とするテレビジョン受像機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等に用いるアクティブマトリクス基板に関する。
【背景技術】
【０００２】
アクティブマトリクス基板は、液晶表示装置、ＥＬ（Electro Luminescence：エレクトロルミネッセンス）表示装置等のアクティブマトリクス型表示装置において幅広く用いられている。従来のアクティブマトリクス型液晶表示装置に用いられているアクティブマトリクス基板では、基板上に交差するように配置された複数本の走査信号線と複数本のデータ信号線との各交点に、ＴＦＴ（薄膜トランジスタ）等のスイッチング素子が設けられている。そして、このＴＦＴ等のスイッチング機能により、ＴＦＴ等と接続された各画素（電極）部に画像信号が適宜伝達されている。また、ＴＦＴ等をオフにしている期間中の液晶層の自己放電またはＴＦＴ等のオフ電流による画像信号の劣化を防止したり、液晶駆動における各種変調信号の印加経路等に使用したりするために、各画素部に保持容量素子が設けられたアクティブマトリクス基板も存在する。【０００３】
図１７は、液晶表示装置に用いられる従来のアクティブマトリクス基板の構成である。同図に示されるように、アクティブマトリクス基板９００には、交差配置された複数の走査信号線９１６および複数のデータ信号線９１５と、各信号線（９１５・９１６）の交点近傍に形成されたＴＦＴ９１２（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）と、画素電極９１７とを備える。ＴＦＴ９１２は、そのゲート電極が走査信号線９１６の一部であり、そのソース電極９１９がデータ信号線９１５に接続され、そのドレイン電極９０８がドレイン引き出し電極９０７を介して画素電極９１７に接続される。ドレイン引き出し電極と画素電極９１７との間に配される絶縁膜には穴が開けられており、これによってドレイン引き出し電極９０７と画素電極９１７とを接続するコンタクトホール９１０が形成されている。画素電極９１７はＩＴＯ等の透明電極であり、アクティブマトリクス基板下からの光（バックライト光）を透過させる。【０００４】
このアクティブマトリクス基板９００においては、走査信号線９１６に送られる走査信号（ゲートＯＮ電圧）によってＴＦＴ９１２がＯＮ（ソース電極９１９とドレイン電極９０８とが導通状態）状態となり、この状態においてデータ信号線９１５に送られるデータ信号（信号電圧）が、ソース電極９１９、ドレイン電極９０８およびドレイン引き出し電極９０７を介して画素電極９１７に書き込まれる。【０００５】
ＴＦＴ９１２の構成については以下のとおりである。すなわち、透明絶縁性基板上に、走査信号線９１６（ゲート電極）が設けられ、このゲート電極上を覆ってゲート絶縁膜が設けられている。さらに、ゲート絶縁膜上にはゲート電極と重畳するように半導体層が設けられ、半導体層の一部を覆うようにソース電極９１９およびドレイン電極９０８が設けられている。【０００６】
ところが、このようにゲート絶縁膜を１層構成とすると、特にＴＦＴ形成領域のゲート絶縁膜にピンホールやクラックなどの形成不良があった場合に、ＴＦＴの各電極間短絡（ゲート・ドレイン短絡やゲート・ソース短絡）という欠陥が発生するおそれがある。これを回避すべく、ゲート絶縁膜を２層化する構成が提案されている（例えば、特許文献１参照）。【０００７】
ただ、このようにゲート絶縁膜を２層化すると、ゲート電極と半導体層との間に厚いゲート絶縁膜が存在することから、ＴＦＴの特性が劣化してしまうという問題がある。【０００８】
この問題を回避する手法として、ゲート絶縁層を、半導体層の下部については単層構造（窒化シリコン膜）とし、それ以外については複層構造（酸化シリコン膜および窒化シリコン膜）とする構成が特許文献２に開示されている。
【特許文献１】日本国公開特許公報「特開平７−１１４０４４号公報（公開日：平成７年(1995)５月２日公開）」
【特許文献２】日本国公開特許公報「特開平６−１１２４８５号公報（公開日：平成６年(1994)４月２２日公開）」
【発明の開示】
【０００９】
しかしながら、このようにＴＦＴ形成領域のゲート絶縁層を単層構造にすると、ソース電極およびゲート電極間のゲート絶縁膜が薄くなり、上記のように、ゲート絶縁膜の形成不良等によってソース電極とゲート電極とが容易に短絡するおそれがある。このソース電極とゲート電極との短絡はデータ信号線と走査信号線との短絡となり、修正が容易でない重大欠陥である。
【００１０】
本発明は、上記課題に鑑みてなされたものであり、ＴＦＴ特性を担保しつつ、ＴＦＴ形成領域における信号線間（データ信号線・走査信号線間）短絡の発生を抑制しうるアクティブマトリクス基板を提供することを目的とする。
【００１１】
本発明に係るアクティブマトリクス基板は、上記課題を解決するために、複数のトランジスタを備え、各トランジスタにおいて、そのソース電極がデータ信号線に接続され、そのドレイン電極が画素電極に接続されたアクティブマトリクス基板であって、各トランジスタのソース電極は、半導体層上にあって、少なくともその一部が該トランジスタのゲート電極と重畳し、各トランジスタのドレイン電極は、上記半導体層上にあって、少なくともその一部が該トランジスタのゲート電極と重畳し、各トランジスタのゲート電極を覆うゲート絶縁膜は、各ゲート電極と重畳する部分に、膜厚が小さくなった薄膜部を有しており、上記薄膜部とソース電極との重畳面積は、上記薄膜部とドレイン電極との重畳面積より小さいことを特徴とする。換言すれば、本発明に係るアクティブマトリクス基板は、複数のトランジスタを備え、各トランジスタにおいて、そのソース電極がデータ信号線に接続され、そのドレイン電極が画素電極に接続され、そのゲート電極が走査信号線に接続されるかあるいは走査信号線がそのゲート電極を兼ねるアクティブマトリクス基板であって、各トランジスタのゲート電極を覆うゲート絶縁膜は、各ゲート電極と重なる部分に、膜厚が小さくなった薄膜部を有しており、この薄膜部は、上記ソース電極と重なる部分の面積が、上記ドレイン電極と重なる部分の面積より小さくなるように形成されていることを特徴とする。
【００１２】
上記構成は、ゲート絶縁膜に各ゲート電極と重畳する薄膜部を設けることでトランジスタの特性を維持する一方、この薄膜部とソース電極との重畳面積を、該薄膜部とドレイン電極との重畳面積より小さくすることで、ゲート電極およびソース電極間短絡を抑制するものである。当該構成によれば、トランジスタの特性を維持しつつ、修正が容易でない信号線間（データ信号線・走査信号線間）短絡の発生を抑制することが可能となる。
【００１３】
本アクティブマトリクス基板においては、上記ゲート絶縁膜は複数のゲート絶縁層からなり、薄膜部において１以上のゲート絶縁層を有し、他の部分においてそれより多いゲート絶縁層を有する構成とすることもできる。この場合、少なくとも１つのゲート絶縁層が平坦化膜であることが好ましい。こうすれば、走査信号線およびデータ信号線の交差部の段差が小さくなり、データ信号線が走査信号線を乗り越える段差が軽減されるため、信号線交差部におけるデータ信号線の断線が発生し難くなる。また、例えば、ゲート絶縁層の１つにＳｉＮｘ（窒化シリコン）膜を用いる場合、ゲート電極のテーパ部における緻密さがその他の領域より低下（膜質が低下）し、静電気によるＳｉＮｘの破壊が発生しやすい。ここで、複数のゲート絶縁層のいずれかに平坦化膜を用いれば、上記テーパ部においても絶縁膜の厚みを確保することができ、ＳｉＮｘ膜の破壊を防止できる。
【００１４】
また、上記他の部分においては、最下層のゲート絶縁層を平坦化膜とすることが好ましい。さらに、上記平坦化膜の基板面に接する部分の厚みが、基板面に形成されるゲート電極よりも大きいことが好ましい。こうすれば、平坦化効果が向上し、各信号線間短絡の発生を一層抑制することができる。また、データ信号線の断線もより発生し難くなる。
【００１５】
また、上記ゲート絶縁膜が有機物を含むゲート絶縁層を備えても良い。有機物を含む材料としてはＳＯＧ（スピンオンガラス）材料やアクリル系樹脂材料、エポキシ系樹脂、ポリイミド系樹脂、ポリウレタン系樹脂、ポリシロキサン系樹脂、ノボラック系樹脂などがある。これらの材料は基板上に塗布することで形成できるので、ミクロンオーダーの厚膜化が比較的容易である。このため、走査信号線に接続された導電層や保持容量配線と他の配線との距離を大きくすることができ、短絡を発生し難くすることができる。
【００１６】
また、この最下層のゲート絶縁層を、スピンオンガラス（ＳＯＧ）材料からなる平坦化膜（ＳＯＧ膜）とすることが好ましい。こうすれば、第１ゲート絶縁層としてのＳＯＧ膜上に、第２の絶縁層、高抵抗半導体層、および低抵抗半導体層をＣＶＤ法などにより連続して成膜することができる。これにより、製造工程の短縮が可能となる。この場合、上記薄膜部ではＳＯＧ膜を抜いておき、他の部分の最下層にＳＯＧ膜を形成する構成とすることもできる。また、ゲート絶縁膜における上記薄膜部のエッジ近傍を順テーパ形状とすれば、その上層に形成される各電極が断線しにくくなる。
【００１７】
本アクティブマトリクス基板においては、上記薄膜部は直線状のエッジを有し、上記ドレイン電極は、上記エッジ方向に延伸する延伸部と、該延伸部よりソース電極から離れる向きに伸びる連結部とを備え、この連結部が上記エッジと重畳するとともに、連結部の上記エッジ方向の幅が延伸部の上記エッジ方向の幅より小さい構成とすることもできる。また、上記ドレイン電極を、上記ソース電極の両側に配された第１および第２のドレイン電極から構成することもできる。こうすれば、ドレイン電極がずれてもドレイン電極と薄膜部との重畳部分の面積変化を抑えることができ、Ｃｇｄ（ゲート電極およびドレイン電極間の寄生容量）の変動を抑制できる。これにより、トランジスタＯＦＦ時のドレイン引き込み電圧のばらつきを低減でき、本アクティブマトリクス基板を用いた表示装置の表示品位を向上させることができる。
【００１８】
本アクティブマトリクス基板においては、上記薄膜部のエッジの一部が、上記半導体層の外周からはみ出していることが好ましい。透視平面的にみて、薄膜部全体が半導体層のエッジの内側に位置している場合、トランジスタＯＦＦ時に、半導体層のエッジ部分を介してのソース・ドレイン間リーク電流（チャネル領域以外に流れるソース・ドレイン間のオフリーク電流）が流れ易くなる。ゲート絶縁膜が厚い部分では上層の半導体領域に十分なＯＦＦ電圧が加えられないからである。そこで、上記薄膜部のエッジの一部を半導体層の外周からはみ出して形成することで、上記した半導体層のエッジを介してのリーク電流を抑制することができる。これにより、トランジスタのＯＦＦ特性を向上させることができる。
【００１９】
本アクティブマトリクス基板においては、各画素領域に、第１および第２のトランジスタと、第１および第２の画素電極とを備え、上記第１および第２のトランジスタは、データ信号線に接続する共通のソース電極を有し、上記第１のトランジスタは、第１のゲート電極および第１のドレイン電極を有し、上記第２のトランジスタは、第２のゲート電極および第２のドレイン電極を有し、上記第１および第２のゲート電極は、ともに走査信号線の一部あるいは走査信号線から引き出されたものであり、上記第１のドレイン電極は第１の画素電極に接続されるともに、第２のドレイン電極は第２の画素電極に接続され、上記ソース電極は、半導体層上にあって、少なくともその一部が第１および第２のゲート電極に重畳し、上記第１のドレイン電極は、上記半導体層上にあって、少なくともその一部が第１のゲート電極に重畳し、上記第２のドレイン電極は、上記半導体層上にあって、少なくともその一部が第２のゲート電極に重畳し、各ゲート電極を覆うゲート絶縁膜は、第１のゲート電極と重畳する部分に、膜厚が小さくなった第１の薄膜部を有し、かつ第２のゲート電極と重畳する部分に、膜厚が小さくなった第２の薄膜部を有し、上記第１の薄膜部と上記ソース電極との重畳面積は、上記第１の薄膜部と第１のドレイン電極との重畳面積より小さく、上記第２の薄膜部と上記ソース電極との重畳面積は、上記第２の薄膜部と第２のドレイン電極との重畳面積より小さい構成とすることもできる。
【００２０】
この場合、上記ソース電極は、第１および第２のソース電極からなり、上記第１の薄膜部と第１のソース電極との重畳面積は、上記第１の薄膜部と第１のドレイン電極との重畳面積より小さく、上記第２の薄膜部と第２のソース電極との重畳面積は、上記第２の薄膜部と第２のドレイン電極との重畳面積より小さい構成とすることもできる。
【００２１】
上記の構成は１つの画素に、輝度の異なる複数の領域を形成可能とする、いわゆるマルチ画素構造である。当該構造においても、各薄膜部と各ソース電極との重畳面積を、各薄膜部と各ドレイン電極との重畳面積より小さくすることで、ゲート電極およびソース電極間短絡を抑制できる。
【００２２】
上記走査信号線には、上記データ信号線と交差する部分に、電極が形成されていない刳り抜き部が形成されていることが好ましい。この場合、上記刳り抜き部は走査信号線方向に延伸し、その両側に上記第１および第２のゲート電極が位置していることがより好ましい。
【００２３】
上記構成によれば、仮に各信号線（走査信号線およびデータ信号線）に短絡が発生しても、レーザなどによって、刳り抜き部上を通過するデータ信号線を容易に切断できる。すなわち、切断されたデータ信号線のうち、短絡欠陥部位を含むデータ信号線を切断すれば、短絡欠陥のあるトランジスタを完全に分離することができる。そして、必要に応じて補助配線修正等を行えば、欠陥トランジスタに接続されている画素電極を除いて、正常な駆動を行うことができる。これにより、歩留まりを向上させることができる。
【００２４】
本発明の表示装置は、上記アクティブマトリクス基板を備えることを特徴とする。
【００２５】
本発明のテレビジョン受像機は、上記表示装置と、テレビジョン放送を受信するチューナ部とを備えていることを特徴とする。
【００２６】
以上のように、本アクティブマトリクス基板によれば、トランジスタの特性を維持しつつ、修正が容易でない信号線間（データ信号線・走査信号線間）短絡の発生を抑制することができる。
【図面の簡単な説明】
【００２７】
【図１】本実施の形態に係るアクティブマトリクス基板の構成を示す平面図である。
【図２】本アクティブマトリクス基板のＴＦＴ領域の断面図である。
【図３】本アクティブマトリクス基板の構成を示す平面図である。
【図４】本アクティブマトリクス基板の構成を示す平面図である。
【図５】本アクティブマトリクス基板の構成例を示す平面図である。
【図６】本アクティブマトリクス基板における欠陥修正方法を示す平面図である。
【図７】本アクティブマトリクス基板の構成例を示す平面図である。
【図８】本アクティブマトリクス基板の漏れ電流防止効果を示すグラフである。
【図９】本アクティブマトリクス基板のＳＧリーク防止効果を示すグラフである。
【図１０】本アクティブマトリクス基板の構成例を示す平面図である。
【図１１】本アクティブマトリクス基板の構成例を示す平面図である。
【図１２】本アクティブマトリクス基板の効果を説明するための比較構成例を示す平面図である。
【図１３】本実施の形態に係る液晶パネルの構成を示す断面図である。
【図１４】本実施の形態に係る液晶パネルの制御構成を示すブロック図である。
【図１５】本実施の形態に係るテレビジョン受像機の構成を示すブロック図である。
【図１６】本実施の形態に係るテレビジョン受像機の構成を示す斜視図である。
【図１７】従来のアクティブマトリクス基板の構成を示す平面図である。
【符号の説明】
【００２８】
３  データ信号線
４  ＴＦＴ
８  コンタクトホール
９  薄膜部
１１  ゲート電極
１４  半導体層
１７  画素電極
２６  ソース電極
３６  ドレイン電極
１００  アクティブマトリクス基板
Ｅ１・Ｅ２  （薄膜部の）エッジ
【発明を実施するための最良の形態】
【００２９】
本発明の実施の一形態を図１〜図１６に基づいて説明すれば以下のとおりである。【００３０】
図１は、本実施の形態に係るアクティブマトリクス基板の構成を示す平面図である。同図に示すように、本アクティブマトリクス基板１００には、画素電極１７およびＴＦＴ（薄膜トランジスタ）４が備えられる。画素電極１７の周囲には、互いに直交する走査信号線（図示せず）およびデータ信号線３が設けられ、ＴＦＴ４は、走査信号線およびデータ信号線３の交差部分近傍に設けられる。【００３１】
ＴＦＴ４は、走査信号線の一部であるゲート電極１１、ソース電極２６、およびドレイン電極３６を備える。ソース電極２６はデータ信号線３と接続され、ドレイン電極３６は、ドレイン引き出し配線７およびコンタクトホール８を介して画素電極１７に接続される。上記構成により、データ信号線３からのデータ（信号電位）が、ＴＦＴ４のソース電極２６およびドレイン電極３６を介して画素電極１７に書き込まれる。【００３２】
ゲート電極１１は、平面的にみて、走査信号線方向（図中左右方向）を長手方向とする長方形形状を有する。本アクティブマトリクス基板では、ゲート電極１１を覆うゲート絶縁膜には、周りより膜厚が小さくなった薄膜部９が形成される。ゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも１つを部分的に除去あるいは薄くすることで、この薄膜部９（低層絶縁膜領域）が形成される。薄膜部９は、ゲート電極１１上に（これと重畳して）形成され、走査信号線方向を長手方向とする長方形の一長辺の一部に張り出し部６を設けた形状を有する。ゲート絶縁膜の上層には、（高抵抗）半導体層１４が、走査信号線方向を長手方向とする長方形形状に形成される。半導体層１４は、その大部分がゲート電極１１およびゲート絶縁膜の）薄膜部９と重畳する。もっとも、薄膜部９の一方の短辺（データ信号線方向）に相当するエッジＥ２は、半導体層１４と重畳せず、半導体層１４のエッジの外側に位置する。また、上記張り出し部６部分のエッジの一部Ｅ１も、半導体層１４と重畳せず、半導体層１４のエッジの外側に位置する。【００３３】
ソース電極２６およびドレイン電極３６は、半導体層１４の上層（同一層）に、間隙をおいて向かい合うように形成される。ソース電極２６は、走査信号線方向（図中左右方向）を長手方向とする長方形形状を有する。ソース電極２６は、半導体層１４上にあって（半導体１４に重畳し）、その大部分がゲート電極１１に重畳する。ドレイン電極３６は、走査信号線方向（図中左右方向）を長手方向とする長方形形状の延伸部３６ｘと、該延伸部３６ｘおよびドレイン引き出し電極７を連結する連結部３６ｙとを有する。連結部３６ｙは延伸部３６ｘよりソース電極２６から離れる向きに（例えば、垂直に）伸びており、その走査線信号線方向（すなわち、延伸部３６ｘの長手方向）の幅は、延伸部３６ｘの走査線信号線方向の幅より小さい。このドレイン電極３６は、半導体層１４上にあって（半導体１４に重畳し）、その大部分がゲート電極１１に重畳する。【００３４】
ここで、各電極（２６・３６）は、（ゲート絶縁膜の）薄膜部９とソース電極２６との重畳面積（ＴＳ重畳面積１９）が、薄膜部９とドレイン電極３６との重畳面積（ＴＤ重畳面積２９）より小さくなるように形成されている。すなわち、透視平面的にみれば、ドレイン電極３６の延伸部３６ｘの大部分（延伸部３６ｘおよび連結部３６ｙの一部）が薄膜部９のエッジ内側に位置している一方で、ソース電極２６は、その一部しか薄膜部９のエッジ内側に位置していない。【００３５】
さらに、ドレイン電極３６の連結部３６ｙは、薄膜部９の長辺（張り出し部６が設けられている辺）に対応するエッジと、半導体層１４の一方長辺に対応するエッジと、ゲート電極１１の一方長辺に対応するエッジとをこの順に跨ぐように形成され、走査信号線方向にみて、該連結部３６ｙの両側に、薄膜部９の上記エッジＥ１・Ｅ２が位置している。【００３６】
図２に、図１のＡ１−Ａ２線矢視断面図（ＴＦＴ領域の断面図）を示す。同図に示すように、ＴＦＴ領域は、ガラスやプラスチック等の透明絶縁性基板１０の上層に、ゲート電極１１（走査信号線）およびゲート絶縁膜３０（第１ゲート絶縁層１２・第２ゲート絶縁層１３）が形成される。基板面上およびゲート電極１１上には、ゲート絶縁膜３０として第１ゲート絶縁層１２および第２ゲート絶縁層１３が連続して形成されるが、ゲート電極１１上においては第１ゲート絶縁層１２が全部あるいは一部除去されており、これが薄膜部９となっている。なお、図２に示されるように、このゲート絶縁膜３０における薄膜部９のエッジ近傍は順テーパ形状である。第２ゲート絶縁層１３の上層には、高抵抗半導体層１４がパターン形成される。高抵抗半導体層１４の上層には、低抵抗半導体層２５を介してソース電極２６がパターン形成されるとともに、低抵抗半導体層３５を介してドレイン電極３６がパターン形成される。なお、各電極（２６・３６）の平面形状は上記のとおり（図１参照）であり、（ゲート絶縁膜の）薄膜部９とソース電極２６との重畳面積（ＴＳ重畳面積１９）が、薄膜部９とドレイン電極３６との重畳面積（ＴＤ重畳面積２９）より小さくなるように形成されている。【００３７】
そして、これら各電極（２６・３６）の上層と、半導体層１４や第２ゲート絶縁層１３のうち各電極（２６・３６）と重畳しない部分の上層には、層間絶縁膜１６が形成され、該層間絶縁膜１６によって、ＴＦＴ４、走査信号線、データ信号線３、およびドレイン引き出し配線７の上部が覆われる。さらに、層間絶縁膜１６上には画素電極１７が形成される。【００３８】
本アクティブマトリクス基板１００によれば、ゲート絶縁膜３０にゲート電極１１と重畳する薄膜部（低層絶縁膜領域）９を設けることでトランジスタ４の特性を維持する一方、この薄膜部９とソース電極２６との重畳面積１９を、該薄膜部９とドレイン電極３６との重畳面積２９より小さくすることで、ゲート電極１１およびソース電極２６間短絡を抑制するものである。このように、上記構成によれば、トランジスタ４の特性を維持しつつ、修正が容易でない信号線間（データ信号線・走査信号線間）短絡の発生を抑制することが可能となる。【００３９】
また、アクティブマトリクス基板１００においては、ゲート絶縁膜３０の最下層にＳＯＧ材料からなる平坦化膜（第１ゲート絶縁層）１２を用いている。これにより、走査信号線およびデータ信号線の交差部の段差が小さくなり、データ信号線が走査信号線を乗り越える段差が軽減され、両信号線の交差部分におけるデータ信号線の断線が発生し難くなる。また、ゲート絶縁膜３０における薄膜部９のエッジ近傍を順テーパ形状とすれば、その上層に形成されるソース電極２６やドレイン電極３６が断線しにくくなる。【００４０】
なお、一般に、第２ゲート絶縁層１３（窒化シリコン膜）は、ゲート電極のテーパ部にいて破損し易いが、本実施の形態では、第１ゲート絶縁層が平坦化膜であるため、上記テーパ部においても第２絶縁層１３の厚みを確保することができ、第２ゲート絶縁層１３の破損を防止できる。【００４１】
また、最下層の第１ゲート絶縁層１２を、スピンオンガラス（ＳＯＧ）材料からなる平坦化膜（ＳＯＧ膜）とすることで、第１ゲート絶縁層１２上に、第２の絶縁層（窒化シリコン膜）１３、高抵抗半導体層１４、および低抵抗半導体層（２５・３５）をＣＶＤ法などにより連続して成膜することができる。これにより、製造工程の短縮が可能となる。【００４２】
本アクティブマトリクス基板においては、連結部３６ｙの（薄膜部９の長辺に相当するエッジ方向の）幅が延伸部３６ｘの（薄膜部９の長辺に相当するエッジ方向の）幅より小さい。したがって、ドレイン電極３６がずれてもドレイン電極３６と薄膜部９との重畳部分の面積２９の変動を抑えることができ、Ｃｇｄ（ゲート電極およびドレイン電極間の寄生容量）の変動を抑制できる。これにより、トランジスタＯＦＦ時のドレイン引き込み電圧のばらつきを低減でき、アクティブマトリクス基板１００を用いた本液晶表示装置の表示品位を向上させることができる。【００４３】
アクティブマトリクス基板１００においては、薄膜部９のエッジの一部が、半導体層１４の外周からはみ出している。ここで、透視平面的にみて薄膜部全体が半導体層のエッジの内側にあると、トランジスタＯＦＦ時に半導体層のエッジ部分を介してソース・ドレイン間リーク電流（チャネル領域以外に流れるソース・ドレイン間のオフリーク電流）が流れ易くなる。ゲート絶縁膜が厚い部分では上層の半導体領域に十分なＯＦＦ電圧が加えられないからである。そこで、本実施の形態のごとく薄膜部９のエッジの一部（Ｅ１・Ｅ２）を半導体層１４の外周からはみ出させることで、半導体層１４のエッジを介してのリーク電流を抑制することができる。これにより、トランジスタ４のＯＦＦ特性を向上させることができる。この効果を図８に示す。図８に示されるように、図１においてＥ１・Ｅ２を形成することで、ＴＦＴのＯＦＦ特性（ＧＳ間電圧−ＤＳ間漏れ電流特性）をグラフＢからグラフＡに改善することができる。【００４４】
なお、図１に示すアクティブマトリクス基板を、図１０に示すアクティブマトリクス基板のように変形することも可能である。すなわち、図１０のアクティブマトリクス基板１００’では、薄膜部９’を長方形形状とし（張り出し部を設けない）、透視平面的に見て、薄膜部９’全体が半導体層１４のエッジ内側に収まるように構成する。なお、他の構成は図１と同様である。【００４５】
以下に、本アクティブマトリクス基板の製造方法（基本部分）の一例について、図１・２を用いて説明する。【００４６】
本実施の形態では、ガラス、プラスチック等の透明絶縁性基板１０上に、ＴＦＴ４のゲート電極１１としても機能する走査信号線が設けられている。走査信号線（ゲート電極１１）は、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属膜、それらの合金膜、又は、それらの積層膜を１０００Å〜３０００Åの膜厚でスパッタリング法等の方法にて成膜し、これをフォトエッチング法等により所望形状にパターニングすることで形成される。【００４７】
本実施の形態では、走査信号線、ゲート電極１１の上を覆うように、第１ゲート絶縁層１２をスピンオンガラス（ＳＯＧ）材料などの平坦化膜をスピンコート法により塗布する。なお、第１ゲート絶縁層１２には、絶縁性の材料（例えば、有機物を含む材料）を用いることが可能であるが、ここでは、ＳＯＧ材料を用いた。ＳＯＧ材料とは、スピンコート法などの塗布法によってガラス膜（シリカ系皮膜）を形成し得る材料のことである。なお、有機物を含む材料としては上記ＳＯＧ材料のほか、アクリル系樹脂材料、エポキシ系樹脂、ポリイミド系樹脂、ポリウレタン系樹脂、ポリシロキサン系樹脂、ノボラック系樹脂などがある。【００４８】
第１ゲート絶縁層１２には、ＳＯＧ材料の中でも、例えば有機成分を含むスピンオンガラス材料（いわゆる有機ＳＯＧ材料）が好適である。有機ＳＯＧ材料としては、特に、Ｓｉ−Ｏ−Ｃ結合を骨格とするＳＯＧ材料や、Ｓｉ−Ｃ結合を骨格とするＳＯＧ材料を好適に用いることができる。有機ＳＯＧ材料は、比誘電率が低く、容易に厚い膜を形成することができる。すなわち、有機ＳＯＧ材料を用いれば、第１ゲート絶縁層１２の比誘電率を低くして第１ゲート絶縁層１２を厚く形成することが容易になるとともに平坦化を行うことも可能になる（有機ＳＯＧ材料を用いることで、第１ゲート絶縁層１２の比誘電率を低く抑えながらこれを厚膜形成して平坦化効果を得ることが容易である）。なお、上記したＳｉ−Ｏ−Ｃ結合を有するＳＯＧ材料としては、例えば、特開２００１−９８２２４号公報や特開平６−２４０４５５号公報に開示されている材料や、ＩＤＷ（Information Display Workshops）’０３予稿集第６１７頁に開示されている東レ・ダウコーニング・シリコーン株式会社製ＤＤ１１００を挙げることができる。また、Ｓｉ−Ｃ結合を骨格とするＳＯＧ材料としては、例えば、特開平１０−１０２００３号公報に開示されている材料を挙げることができる。【００４９】
また、第１ゲート絶縁層１２に、シリカフィラーを含む有機ＳＯＧ材料を用いることもできる。この場合、有機ＳＯＧ材料から形成された基材中にシリカフィラーを分散させた構成とすることが好ましい。こうすれば、基板２０が大型化しても、第１ゲート絶縁層１２を、クラックを発生させることなく形成することができる。なお、シリカフィラーの粒径は、例えば、１０ｎｍ〜３０ｎｍであり、その混入比率は、２０体積％〜８０体積％である。シリカフィラーを含む有機ＳＯＧ材料としては、例えば、触媒化学社製ＬＮＴ−０２５を用いることができる。【００５０】
本実施の形態では、上記の有機ＳＯＧ材料を、１．５〜２．０μｍの厚みとなるように基板上に塗布する。さらに、フォトエッチング法にて、図１に示すようなパターンを得る。エッチングには、四フッ化炭素（ＣＦ4）と酸素（Ｏ２）の混合ガスを用いてドライエッチングを行うことにより、ＴＦＴ４領域内の有機ＳＯＧ（第１ゲート絶縁層１２）が除去される。このとき、四フッ化水素（ＣＦ４）と酸素（Ｏ２）との混合比率を調整することで、第１ゲート絶縁層除去部分のエッジ近傍を順テーパ形状にすることができる。【００５１】
続いて、第２ゲート絶縁層１３となる窒化シリコン膜と、アモルファスシリコンやポリシリコン等からなる高抵抗半導体層１４と、ｎ＋アモルファスシリコン等の低抵抗半導体層（２５・３５）とをプラズマＣＶＤ（化学的気相成長）法等によって連続成膜し、フォトエッチング法等によりパターン形成を行う。膜厚は、例えば、第２ゲート絶縁層１３としての窒化シリコン膜を３０００Å〜５０００Å程度、高抵抗半導体層１４としてのアモルファスシリコン膜を１０００Å〜３０００Å程度、低抵抗半導体層（２５・３５）としてのｎ＋アモルファスシリコン膜を４００Å〜７００Å程度とする。【００５２】
ついで、データ信号線３（図１参照）、ドレイン引き出し配線７、ドレイン電極３６、およびソース電極２６が同一工程で形成される。データ信号線３やドレイン引き出し配線７は、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属膜、それらの合金膜、又は、それらの積層膜を１０００Å〜３０００Åの膜厚でスパッタリング法等の方法にて形成し、フォトエッチング法等にて必要な形状にパターニングすることで形成される。【００５３】
ＴＦＴ４（図１参照）は、アモルファスシリコン膜等の高抵抗半導体層１４、ｎ＋アモルファスシリコン膜等の低抵抗半導体層（２５・３５）に対して、データ信号線３、ドレイン電極３６、およびドレイン引き出し配線７のパターンをマスクにし、ドライエッチングにてチャネルエッチングを行うことで形成する。さらに、層間絶縁膜１６として、感光性アクリル樹脂等の樹脂膜や、窒化シリコン、酸化シリコン等の無機絶縁膜、又は、それらの積層膜等が設けられる。積層膜としては、例えば、プラズマＣＶＤ法等により成膜した２０００Å〜５０００Å程度の膜厚の窒化シリコン膜と、この窒化シリコン膜の上にスピンコート法により形成した２００００Å〜４００００Åの膜厚の感光性アクリル樹脂膜との積層膜等を用いることができる。本実施の形態（図２参照）では、窒化シリコンからなる層間絶縁膜１６のみを設けた。コンタクトホール８（図１参照）は、ＴＦＴ４、走査信号線（ゲート電極１１）、データ信号線３、ドレイン電極３６、およびドレイン引き出し配線７の上部を覆うように形成された層間絶縁膜１６を貫いて形成されている。コンタクトホールは、フォトエッチング法によりパターニングすることで形成する。【００５４】
ついで、画素電極１７が層間絶縁膜１６の上層に形成される。ここでは、例えば、ＩＴＯ、ＩＺＯ、酸化亜鉛、酸化スズ等の透明性を有する導電膜を、スパッタリング法等により１０００Å〜２０００Å程度の膜厚で成膜し、これをフォトエッチング法等にて必要な形状にパターニングすることで形成される。【００５５】
本アクティブマトリクス基板は、図３のように、１つの画素領域に輝度の異なる複数の領域を形成するマルチ画素構造とすることもできる。同図に示すように、アクティブマトリクス基板１１０は、１つの画素領域に、第１および第２のＴＦＴ１０４ａ・１０４ｂおよび第１および第２の画素電極１１７ａ・１１７ｂを備える。第１および第２の画素電極１１７ａ・１１７ｂの周囲には、互いに直交する走査信号線１０２およびデータ信号線１０３が設けられ、第１および第２のＴＦＴ１０４ａ・１０４ｂは、走査信号線１０２およびデータ信号線１０３の交差部分近傍に設けられる。【００５６】
第１のＴＦＴ１０４ａは、ソース電極１２６ａおよびドレイン電極１３６ａを備え、走査信号線１０２の一部をゲート電極としている。ソース電極１２６ａはデータ信号線１０３と接続され、ドレイン電極１３６ａは、ドレイン引き出し配線１０７ａおよびコンタクトホール１０８ａを介して第１の画素電極１１７ａに接続される。また、第２のＴＦＴ１０４ｂは、ソース電極１２６ｂおよびドレイン電極１３６ｂを備え、走査信号線１０２の一部をゲート電極としている。ソース電極１２６ｂはデータ信号線１０３と接続され、ドレイン電極１３６ｂは、ドレイン引き出し配線１０７ｂおよびコンタクトホール１０８ｂを介して第２の画素電極１１７ｂに接続される。【００５７】
本アクティブマトリクス基板１１０では、データ信号線１０３からのデータ（信号電位）が、ＴＦＴ１０４ａ・１０４ｂの各ソース電極１２６ａ・１２６ｂおよび各ドレイン電極１３６ａ・１３６ｂを介して第１および第２の画素電極１１７ａ・１１７ｂそれぞれに与えられるが、例えば保持容量配線（互いに逆の位相の信号電圧が印加されている２本の保持容量配線）によって、第１および第２の画素電極１１７ａ・１１７ｂはそれぞれ異なる電位に制御される。この（図３に示す）マルチ画素構造のアクティブマトリクス基板を備える液晶パネルでは、１つの画素内に明るい副画素および暗い副画素の両方を形成できるため、面積階調によって中間調を表現することができ、斜め視角における白浮きを改善できる。【００５８】
本アクティブマトリクス基板１１０には、走査信号線１０２（ゲート電極）を覆うゲート絶縁膜には、周りより膜厚が小さくなった薄膜部（低層絶縁膜領域）１０９ａが形成される。ゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも１つを部分的に除去あるいは薄くすることで、薄膜部１０９ａが形成される。薄膜部１０９ａは、走査信号線１０２上に（これと重畳して）形成され、走査信号線方向を長手方向とする長方形の一長辺の一部に張り出し部１０６ａを設けた形状を有する。ゲート絶縁膜の上層には、（高抵抗）半導体層１１４ａが、走査信号線方向を長手方向とする長方形形状に形成される。半導体層１１４ａは、その大部分が走査信号線１０２および薄膜部１０９ａと重畳する。【００５９】
もっとも、薄膜部１０９ａの一方短辺（データ信号線方向）に相当するエッジＥａ２は、半導体層１１４ａと重畳せず、半導体層１１４ａのエッジの外側に位置する。また、薄膜部１０９ａの張り出し部１０６ａの一部に相当するエッジＥａ１も、半導体層１１４ａと重畳せず、半導体層１１４ａのエッジの外側に位置する。【００６０】
ソース電極１２６ａおよびドレイン電極１３６ａは、半導体層１１４ａの上層（同一層）に形成され、間隙をおいて互いに向かい合う形状である。ソース電極１２６ａは、データ信号線１０３から引き出されており、走査信号線方向（図中左右方向）を長手方向とする長方形形状を有する。ソース電極１２６ａは、半導体層１１４ａ上にあって（半導体１１４ａに重畳し）、その大部分が走査信号線１０２に重畳する。ドレイン電極１３６ａは、走査信号線方向（図中左右方向）を長手方向とする長方形形状の延伸部１４６ａと、該延伸部１４６ａおよびドレイン引き出し電極１０７ａを連結する連結部１５６ａとを有する。連結部１５６ａは延伸部１４６ａよりソース電極１２６ａから離れる向きに（例えば、垂直に）伸びており、その走査線信号線方向（すなわち、延伸部１４６ａの長手方向）の幅は、延伸部１４６ａの走査線信号線方向の幅より小さい。このドレイン電極１３６ａは、半導体層１１４ａ上にあって（半導体１１４ａに重畳し）、その大部分が走査信号線１０２に重畳する。【００６１】
ここで、各電極（１２６ａ・１３６ａ）は、薄膜部１０９ａとソース電極１２６ａとの重畳面積（ＴＳ重畳面積１１９ａ）が、薄膜部１０９ａとドレイン電極１３６ａとの重畳面積（ＴＤ重畳面積１２９ａ）より小さくなるように形成されている。すなわち、透視平面的にみれば、ドレイン電極１３６ａの延伸部１４６ａの大部分（延伸部１４６ａおよび連結部１５６ａの一部）が薄膜部１０９ａのエッジ内側に位置している一方で、ソース電極１２６ａは、その一部しか薄膜部１０９ａのエッジ内側に位置していない。【００６２】
さらに、ドレイン電極１３６ａの連結部１５６ａは、薄膜部１０９ａの一方長辺（張り出し部１０６ａが設けられている辺）に対応するエッジと、半導体層１１４ａの一方長辺に対応するエッジと、走査信号線１０２の一方長辺に対応するエッジとをこの順に跨ぐように形成され、走査信号線方向にみて、該連結部１５６ａの両側に、薄膜部１０９ａの上記エッジＥａ１・Ｅａ２が配されている。【００６３】
さらに、本アクティブマトリクス基板１１０には、走査信号線１０２（ゲート電極）を覆うゲート絶縁膜には、周りより膜厚が小さくなった薄膜部（低層絶縁膜領域）１０９ｂが形成される。ゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも１つを部分的に除去あるいは薄くすることで、薄膜部１０９ｂが形成される。薄膜部１０９ｂは、走査信号線１０２上に（これと重畳して）形成され、走査信号線方向を長手方向とする長方形の一長辺の一部に張り出し部１０６ｂを設けた形状を有する。ゲート絶縁膜の上層には、（高抵抗）半導体層１１４ｂが、走査信号線方向を長手方向とする長方形形状に形成される。半導体層１１４ｂは、その大部分が走査信号線１０２および薄膜部１０９ｂと重畳する。【００６４】
もっとも、薄膜部１０９ｂの一短辺（データ信号線方向）に相当するエッジＥｂ２は、半導体層１１４ｂと重畳せず、半導体層１１４ｂのエッジの外側に位置する。また、薄膜部１０９ｂの張り出し部１０６ｂに相当するエッジの一部Ｅｂ１も、半導体層１１４ｂと重畳せず、半導体層１１４ｂのエッジの外側に位置する。【００６５】
ソース電極１２６ｂおよびドレイン電極１３６ｂは、半導体層１１４ｂの上層（同一層）に形成され、間隙をおいて互いに向かい合う形状である。ソース電極１２６ｂは、データ信号線１０３から引き出されており、走査信号線方向（図中左右方向）を長手方向とする長方形形状を有する。なお、ソース電極１２６ａおよびソース電極１２６ｂは、間隙をおいて対向するように形成されている。ソース電極１２６ｂは、半導体層１１４ｂ上にあって（半導体層１１４ｂに重畳し）、その大部分が走査信号線１０２に重畳する。ドレイン電極１３６ｂは、走査信号線方向（図中左右方向）を長手方向とする長方形形状の延伸部１４６ｂと、該延伸部１４６ｂおよびドレイン引き出し電極１０７ｂを連結する連結部１５６ｂとを有する。連結部１５６ｂは延伸部１４６ｂよりソース電極１２６ｂから離れる向きに（例えば、垂直に）伸びており、その走査線信号線方向（すなわち、延伸部１４６ｂの長手方向）の幅は、延伸部１４６ｂの走査線信号線方向の幅より小さい。このドレイン電極１３６ｂは、半導体層１１４ｂ上にあって（半導体１１４ｂに重畳し）、その大部分が走査信号線１０２に重畳する。【００６６】
ここで、各電極（１２６ｂ・１３６ｂ）は、薄膜部１０９ｂとソース電極１２６ｂとの重畳面積（ＴＳ重畳面積１１９ｂ）が、薄膜部１０９ｂとドレイン電極１３６ｂとの重畳面積（ＴＤ重畳面積１２９ｂ）より小さくなるように形成されている。すなわち、透視平面的にみれば、ドレイン電極１３６ｂの延伸部１４６ｂの大部分（延伸部１４６ｂおよび連結部１５６ｂの一部）が薄膜部１０９ｂのエッジ内側に位置している一方で、ソース電極１２６ｂは、その一部しか薄膜部１０９ｂのエッジ内側に位置していない。【００６７】
さらに、ドレイン電極１３６ｂの連結部１５６ｂは、薄膜部１０９ｂの長辺（張り出し部１０６ｂが設けられている辺）に対応するエッジと、半導体層１１４ｂの一方長辺に対応するエッジと、走査信号線１０２の一方長辺に対応するエッジとをこの順に跨ぐように形成され、走査信号線方向にみて、該連結部１５６ｂの両側に、薄膜部１０９ｂの上記エッジＥｂ１・Ｅｂ２が位置している。【００６８】
さらに、走査信号線１０２には、データ信号線１０３との交差部分を含むように、刳り抜き部１３１（ゲート電極が一部刳り抜かれた部分）が形成される。なお、この刳り抜き部１３１は、上記交差部分から半導体層１１４ａおよび半導体層１１４ｂの間隙に重畳する領域に延伸している。【００６９】
なお、図３に示すアクティブマトリクス基板を、図１１に示すアクティブマトリクス基板のように変形することも可能である。すなわち、図１１のアクティブマトリクス基板１１０’では、薄膜部１０９ａ’を長方形形状とし（張り出し部を設けない）、透視平面的に見て、薄膜部１０９ａ’全体が半導体層１１４ａのエッジ内側に収まるように構成する。また、薄膜部１０９ｂ’を長方形形状とし（張り出し部を設けない）、薄膜部１０９ｂ’全体が半導体層１１４ｂのエッジ内側に収まるように構成する。さらに、走査信号線１０２’には（図３と異なり）刳り抜き部を形成しない。なお、他の構成は図３と同様である。【００７０】
以下に、本アクティブマトリクス基板１１０におけるデータ信号線・走査信号線間短絡（ソース・ゲート間リーク  ＳＧリーク）の修正方法の一例を説明する。【００７１】
図６に示すように、欠陥ＴＦＴにおいてＳＧリークが生じていた場合、切断部１６０および切断部１７０に、基板の表面または裏面からレーザを照射し、データ信号線１０３を破壊分離する。これにより、欠陥ＴＦＴが電気的に分離される。使用するレーザの波長としては、例えば、ＹＡＧレーザの第４高調波（波長２６６ｎｍ）が挙げられる。その後、補助配線（冗長配線  図示せず）による修正を行い、データ信号線３のデータ信号非入力側からＴＦＴ１０４ａに補助配線を経由したデータ信号を入力する。これにより、１つの画素内の一方の画素電極（副画素電極）１１７ａを駆動させることができる。【００７２】
こうすれば、アクティブマトリクス基板１１０を用いた液晶表示装置がノーマリブラックモードであれば、１画素全体の全黒点ではなく、半画素分の黒点とできる。また、ノーマリホワイトモードであれば、半画素分の輝点となるので、さらに黒点化などの処理を行えば、半画素分の黒点にできる。いずれにしても、従来よりも欠陥サイズが縮小され、目立ち難くなる（表示品位上、正常なレベルとなる）ので、液晶表示装置の品位が向上する。【００７３】
なお、補助（冗長）配線による修正は、公知の方法（例えば、特開平５−２０３９８６号公報、特開平９−１４６１２１号公報など）を用いることができる。具体的には、例えば、アクティブマトリクス基板１１０上の表示領域の外周部に補助配線（図示されない）を一周もしくは半周するように配置し、データ信号線１０３の入力端、開放端とを補助配線で短絡するなどすれば良い。【００７４】
本実施の形態におけるＳＧリーク修正は、少なくとも画素電極を形成した後に修正を行うが、例えば液晶表示装置に適用した場合では、ＳＧリーク箇所を確実に電気的に切り離し、補助配線修正するには、パネル点灯確認ができる液晶層形成後の方がより好ましい。液晶層形成後とは、アクティブマトリクス基板とカラーフィルタ基板を貼り合わせ、液晶を注入・封止し、パネル状態とした後をいう。もっとも、これに限定されることはなく、ドレイン引出し配線形成後、チャネルエッチング後において修正しても構わない。【００７５】
ここで、アクティブマトリクス基板の検査方法について説明しておく。【００７６】
電気的検査の一例として、電気光学効果（結晶を電界中に設置すると電界の強さに応じて結晶の光透過率が変化する現象）を応用した検査装置を用いる方法が挙げられる。すなわち、この検査装置では、所定の電圧範囲において電界強度に応じて透過率が線形的に変化するモデュレータの一面に透明の電極が形成され、その反対面は光が反射するように反射面が形成されている。モデュレータは、この反射面側がアクティブマトリクス基板と対向するように設置されている。モデュレータの電極側から照射された光は、モデュレータ内を透過し、前記反射面で反射される。この反射光をＣＣＤ（電荷結合素子：Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅｓ）カメラで受光する。そして、この反射光の強度に基づいて、欠陥画素や欠陥画素が配線状に現れる各配線間の短絡（ＳＧリーク）を特定する。【００７７】
また、外観検査の一例としては、パターン認識により隣接する絵素同士でパターンを比較し、差のある場合に欠陥と判定する方法が挙げられる。【００７８】
本アクティブマトリクス基板は、図４のように構成することもできる。これもマルチ画素構造である。同図に示すように、アクティブマトリクス基板２１０は、１つの画素領域に、第１および第２のＴＦＴ２０４ａ・２０４ｂおよび第１および第２の画素電極２１７ａ・２１７ｂを備える。第１および第２の画素電極２１７ａ・２１７ｂの周囲には、互いに直交する走査信号線２０２およびデータ信号線２０３が設けられ、第１および第２のＴＦＴ２０４ａ・２０４ｂは、走査信号線２０２およびデータ信号線２０３の交差部分近傍に設けられる。【００７９】
第１のＴＦＴ２０４ａは、ソース電極２２６およびドレイン電極２３６ａを備え、走査信号線２０２の一部をゲート電極としている。ソース電極２２６はデータ信号線２０３と接続され、ドレイン電極２３６ａは、ドレイン引き出し配線２０７ａおよびコンタクトホール２０８ａを介して第１の画素電極２１７ａに接続される。また、第２のＴＦＴ２０４ｂは、ソース電極２２６およびドレイン電極２３６ｂを備え、走査信号線２０２の一部をゲート電極としている。ソース電極２２６はデータ信号線２０３と接続され、ドレイン電極２３６ｂは、ドレイン引き出し配線２０７ｂおよびコンタクトホール２０８ｂを介して第２の画素電極２１７ｂに接続される。【００８０】
このように、図４の構成では、第１および第２のＴＦＴ（２０４ａ・２０４ｂ）のソース電極が共通である。【００８１】
本アクティブマトリクス基板２１０には、走査信号線２０２（ゲート電極）を覆うゲート絶縁膜には、周りより膜厚が小さくなった薄膜部（低層絶縁膜領域）２０９ａが形成される。ゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも１つを部分的に除去あるいは薄くすることで、薄膜部２０９ａが形成される。薄膜部２０９ａは、走査信号線２０２上に（これと重畳して）形成され、走査信号線方向を長手方向とする長方形の一長辺の一部に張り出し部２０６ａを設けた形状を有する。ゲート絶縁膜の上層には、（高抵抗）半導体層２１４ａが、走査信号線方向を長手方向とする長方形形状に形成される。半導体層２１４ａは、その大部分が走査信号線２０２および薄膜部２０９ａと重畳する。【００８２】
もっとも、薄膜部２０９ａの一短辺（データ信号線方向）に相当するエッジＥａ４は、半導体層２１４ａと重畳せず、半導体層２１４ａのエッジの外側に位置する。また、薄膜部２０９ａの張り出し部２０６ａに相当するエッジの一部Ｅａ３も、半導体層２１４ａと重畳せず、半導体層２１４ａのエッジの外側に位置する。【００８３】
ソース電極２２６およびドレイン電極２３６ａは、半導体層２１４ａの上層（同一層）に形成され、間隙をおいて互いに向かい合う形状である。ソース電極２２６は、データ信号線２０３から引き出されており、走査信号線方向（図中左右方向）を長手方向とする長方形形状を有する。ソース電極２２６は、半導体層２１４ａ上にあって（半導体２１４ａに重畳し）、その大部分が走査信号線２０２に重畳する。ドレイン電極２３６ａは、走査信号線方向（図中左右方向）を長手方向とする長方形形状の延伸部２４６ａと、該延伸部２４６ａおよびドレイン引き出し電極２０７ａを連結する連結部２５６ａとを有する。連結部２５６ａは延伸部２４６ａよりソース電極２２６から離れる向きに（例えば、垂直に）伸びており、その走査線信号線方向（すなわち、延伸部２４６ａの長手方向）の幅は、延伸部２４６ａの走査線信号線方向の幅より小さい。このドレイン電極２３６ａは、半導体層２１４ａ上にあって（半導体２１４ａに重畳し）、その大部分が走査信号線２０２に重畳する。【００８４】
ここで、各電極（２２６・２３６ａ）は、薄膜部２０９ａとソース電極２２６との重畳面積（ＴＳ重畳面積２１９ａ）が、薄膜部２０９ａとドレイン電極２３６ａとの重畳面積（ＴＤ重畳面積２２９ａ）より小さくなるように形成されている。すなわち、透視平面的にみれば、ドレイン電極２３６ａの延伸部２４６ａの大部分（延伸部２４６ａおよび連結部２５６ａの一部）が薄膜部２０９ａのエッジ内側に位置している一方で、ソース電極２２６は、その一部しか薄膜部２０９ａのエッジ内側に位置していない。【００８５】
さらに、ドレイン電極２３６ａの連結部２５６ａは、薄膜部２０９ａの一方長辺（張り出し部２０６ａが設けられている辺）に対応するエッジと、半導体層２１４ａの一方長辺に対応するエッジと、走査信号線２０２の一方長辺に対応するエッジとをこの順に跨ぐように形成され、走査信号線方向にみて、該連結部２５６ａの両側に、薄膜部２０９ａの上記エッジＥａ３・Ｅａ４が配されている。【００８６】
さらに、本アクティブマトリクス基板２１０には、走査信号線２０２（ゲート電極）を覆うゲート絶縁膜には、周りより膜厚が小さくなった薄膜部（低層絶縁膜領域）２０９ｂが形成される。ゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも１つを部分的に除去あるいは薄くすることで、薄膜部２０９ｂが形成される。薄膜部２０９ｂは、走査信号線２０２上に（これと重畳して）形成され、走査信号線方向を長手方向とする長方形の一長辺の一部に張り出し部２０６ｂを設けた形状を有する。ゲート絶縁膜の上層には、（高抵抗）半導体層２１４ｂが、走査信号線方向を長手方向とする長方形形状に形成される。半導体層２１４ｂは、その大部分が走査信号線２０２および薄膜部２０９ｂと重畳する。【００８７】
もっとも、薄膜部２０９ｂの一短辺（データ信号線方向）に相当するエッジＥｂ４は、半導体層２１４ｂと重畳せず、半導体層２１４ｂのエッジの外側に位置する。また、薄膜部２０９ｂの張り出し部２０６ｂに相当するエッジの一部Ｅｂ３も、半導体層２１４ｂと重畳せず、半導体層２１４ｂのエッジの外側に位置する。【００８８】
ソース電極２２６およびドレイン電極２３６ｂは、半導体層２１４ｂの上層（同一層）に形成され、間隙をおいて互いに向かい合う形状である。ソース電極２２６は、データ信号線２０３から引き出されており、走査信号線方向（図中左右方向）を長手方向とする長方形形状を有する。ソース電極２２６は、半導体層２１４ｂ上にあって（半導体層２１４ｂに重畳し）、その大部分が走査信号線２０２に重畳する。ドレイン電極２３６ｂは、走査信号線方向（図中左右方向）を長手方向とする長方形形状の延伸部２４６ｂと、該延伸部２４６ｂおよびドレイン引き出し電極２０７ｂを連結する連結部２５６ｂとを有する。連結部２５６ｂは延伸部２４６ｂよりソース電極２２６から離れる向きに（例えば、垂直に）伸びており、その走査線信号線方向（すなわち、延伸部２４６ｂの長手方向）の幅は、延伸部２４６ｂの走査線信号線方向の幅より小さい。このドレイン電極２３６ｂは、半導体層２１４ｂ上にあって（半導体２１４ｂに重畳し）、その大部分が走査信号線２０２に重畳する。【００８９】
ここで、各電極（２２６・２３６ｂ）は、薄膜部２０９ｂとソース電極２２６との重畳面積（ＴＳ重畳面積２１９ｂ）が、薄膜部２０９ｂとドレイン電極２３６ｂとの重畳面積（ＴＤ重畳面積２２９ｂ）より小さくなるように形成されている。すなわち、透視平面的にみれば、ドレイン電極２３６ｂの延伸部２４６ｂの大部分（延伸部２４６ｂおよび連結部２５６ｂの一部）が薄膜部２０９ｂのエッジ内側に位置している一方で、ソース電極２２６は、その一部しか薄膜部２０９ｂのエッジ内側に位置していない。【００９０】
さらに、ドレイン電極２３６ｂの連結部２５６ｂは、薄膜部２０９ｂの長辺（張り出し部２０６ｂが設けられている辺）に対応するエッジと、半導体層２１４ｂの一方長辺に対応するエッジと、走査信号線２０２の一方長辺に対応するエッジとをこの順に跨ぐように形成され、走査信号線方向にみて、該連結部２５６ｂの両側に、薄膜部２０９ｂの上記エッジＥｂ３・Ｅｂ４が位置している。【００９１】
本アクティブマトリクス基板は、図５のように構成することもできる。図５は、本実施の形態に係るアクティブマトリクス基板の構成を示す平面図である。同図に示すように、本アクティブマトリクス基板３１０には、画素電極（図示せず）およびＴＦＴ（薄膜トランジスタ）３０４が備えられる。画素電極の周囲には、互いに直交する走査信号線（図示せず）およびデータ信号線３０３が設けられ、ＴＦＴ３０４は、走査信号線およびデータ信号線３０３の交差部分近傍に設けられる。【００９２】
ＴＦＴ３０４は、ゲート電極３１１、ソース電極３２６、並びに第１および第２のドレイン電極３３６ａ・３３６ｂを備える。ソース電極３２６はデータ信号線３０３と接続される。図示しないが、第１および第２のドレイン電極３３６ａ・３３６ｂは互いに接続され、ともにコンタクトホールを介して１つの画素電極に接続される。上記構成により、データ信号線３０３からのデータ（信号電位）が、ＴＦＴ３０４のソース電極３２６および第１および第２のドレイン電極３３６ａ・３３６ｂを介して１つの画素電極に書き込まれる。【００９３】
ゲート電極３１１は、平面的にみて、走査信号線方向（図中左右方向）を長手方向とする長方形形状を有する。本アクティブマトリクス基板では、ゲート電極３１１を覆うゲート絶縁膜には、周りより膜厚が小さくなった薄膜部（低層絶縁膜領域）３０９が形成される。ゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも１つを部分的に除去あるいは薄くすることで、薄膜部３０９が形成される。薄膜部３０９は、ゲート電極３１１上に（これと重畳して）形成され、走査信号線方向を長手方向とする長方形形状を有する。ゲート絶縁膜の上層には、（高抵抗）半導体層３１４が、走査信号線方向を長手方向とする長方形形状に形成される。半導体層３１４は、その大部分がゲート電極３１１およびゲート絶縁膜の）薄膜部３０９と重畳する。【００９４】
もっとも、薄膜部３０９の両短辺（データ信号線方向）に相当するエッジＥ５・Ｅ６は、半導体層３１４と重畳せず、半導体層３１４のエッジの外側に位置する。【００９５】
ソース電極３２６および第１および第２のドレイン電極３３６ａ・３３６ｂは、半導体層３１４の上層（同一層）に形成される。第１および第２のドレイン電極３３６ａ・３３６ｂは、ソース電極３２６の両側に向かい合う（すなわち、ソース電極３２６上を通る直線を対称軸として線対称となる）ように配されている。【００９６】
ソース電極３２６は、走査信号線方向（図中左右方向）を長手方向とする長方形形状を有する。ソース電極３２６は、半導体層３１４上にあって（半導体層３１４に重畳し）、その大部分がゲート電極１１に重畳する。【００９７】
第１のドレイン電極３３６ａは、走査信号線方向（図中左右方向）を長手方向とする長方形形状の延伸部３４６ａと、該延伸部３４６ａおよびドレイン引き出し電極（図示せず）を連結する連結部３５６ａとを有する。連結部３５６ａは延伸部３４６ａよりソース電極３２６から離れる向きに（例えば、垂直に）伸びており、その走査線信号線方向（すなわち、延伸部３４６ａの長手方向）の幅は、延伸部３４６ａの走査線信号線方向の幅より小さい。この第１のドレイン電極３３６ａは、半導体層３１４上にあって（半導体層３１４に重畳し）、その大部分がゲート電極３１１に重畳する。【００９８】
第２のドレイン電極３３６ｂは、走査信号線方向（図中左右方向）を長手方向とする長方形形状の延伸部３４６ｂと、該延伸部３４６ｂおよびドレイン引き出し電極（図示せず）を連結する連結部３５６ｂとを有する。連結部３５６ｂは延伸部３４６ｂよりソース電極３２６から離れる向きに（例えば、垂直に）伸びており、その走査線信号線方向（すなわち、延伸部３４６ｂの長手方向）の幅は、延伸部３４６ｂの走査線信号線方向の幅より小さい。この第２のドレイン電極３２６ｂは、半導体層３１４上にあって（半導体層３１４に重畳し）、その大部分がゲート電極３１１に重畳する。【００９９】
ここで、各電極（３２６・３３６ａ・３３６ｂ）は、薄膜部３０９とソース電極３２６との重畳面積（ＴＳ重畳面積３１９）が、薄膜部３０９と第１のドレイン電極３３６ａとの重畳面積（ＴＤ重畳面積３２９ａ）および薄膜部３０９と第２のドレイン電極３３６ｂとの重畳面積（ＴＤ重畳面積３２９ｂ）の総和より小さくなるように形成されている。【０１００】
さらに、第１のドレイン電極３３６ａの連結部３５６ａは、薄膜部３０９の一方長辺に対応するエッジと、半導体層３１４の一方長辺に対応するエッジと、ゲート電極３１１の一方長辺に対応するエッジとをこの順に跨ぐように形成され、第２のドレイン電極３３６ｂの連結部３５６ｂは、薄膜部３０９の他方長辺に対応するエッジと、半導体層３１４の他方長辺に対応するエッジと、ゲート電極３１１の他方長辺に対応するエッジとをこの順に跨ぐように形成される。そして、走査信号線方向にみて、各連結部３５６ａ・３５６ｂの両側に、薄膜部３０９の上記エッジＥ５・Ｅ６が位置している。【０１０１】
ここで、アクティブマトリクス基板３１０に基づく図７の本構成、および図１２の比較構成のＳＧリーク発生率を図９に示す。なお、図７の本構成では、ＤＴ（ドレイン・薄膜部）重畳部Ｐの面積：ＳＴ（ソース・薄膜部）重畳部Ｒの面積：ＤＴ（ドレイン・薄膜部）重畳部Ｑの面積は、２：１：２であり、図１２の比較構成では、ＳＴ（ソース・薄膜部）重畳部ｐの面積：ＤＴ（ドレイン・薄膜部）重畳部ｒの面積：ＳＴ（ソース・薄膜部）重畳部ｑの面積は、２：１：２であり、Ｐの面積＝ｐの面積，Ｑの面積＝ｑの面積，Ｒの面積＝ｒの面積である。図９から、図７の本構成（グラフＣ）では、図１２の比較構成（グラフＤ）よりＳＧリーク発生率が大幅に低下していることがわかる。【０１０２】
本アクティブマトリクス基板を液晶パネル化したときの構成を図１３に示す。同図に示すように、本液晶パネル８０は、バックライト光源側から順に、偏光板８１、本アクティブマトリクス基板１００（１１０・２１０・３１０）、配向膜８２、液晶層８３、カラーフィルタ基板８４、および偏光板８５を備える。カラーフィルタ基板８４は、液晶層８３側から順に、配向膜８５、共通（対向）電極８６、着色層８７（ブラックマトリクス９９を含む）、ガラス基板８８を備える。そして、この共通（対向）電極８６に液晶分子配向制御用突起（リブ）８６ｘが設けられている。液晶分子配向制御用突起８６ｘは、例えば、感光性樹脂等により形成される。リブ８６ｘの（基板面垂直方向から見たときの）平面形状としては、一定の周期でジグザクに屈曲した帯状（横Ｖ字形状）等が挙げられる。【０１０３】
ここで、液晶パネル化する際の、アクティブマトリクス基板とカラーフィルタ基板との間に液晶を封入する方法を説明しておく。液晶の封入方法については、基板周辺に液晶注入のため注入口を設けておいて真空で注入口を液晶に浸し、大気開放することによって液晶を注入した後ＵＶ硬化樹脂などで注入口を封止する、真空注入法などの方法で行ってもよい。しかしながら、垂直配向の液晶パネルでは、水平配向パネルに比べ注入時間が非常に長くなることから、以下に示す液晶滴下貼り合せ法を用いることが好ましい。まず、アクティブマトリクス基板の周囲にＵＶ硬化型シール樹脂を塗布し、カラーフィルタ基板に滴下法により液晶の滴下を行う。液晶滴下法により液晶によって所望のセルギャップとなるよう最適な液晶量をシールの内側部分に規則的に滴下する。次に、上記のようにシール描画および液晶滴下を行ったカラーフィルタ基板とアクティブマトリクス基板とを貼合せるため、貼り合わせ装置内の雰囲気を１Ｐａまで減圧し、この減圧下において基板の貼合せを行う。その後、雰囲気を大気圧にしてシール部分を押しつぶし、所望のセルギャップを得る。ついでＵＶ照射によってシール樹脂を仮硬化した後、シール樹脂の最終硬化を行うためにベークを行う。この時点でシール樹脂の内側に液晶が行き渡り液晶がセル内に充填された状態となる。そして、ベーク完了後にパネル単位への分断を行い、偏光板を貼り付ける。以上により、図１３に示すような液晶パネルが完成する。【０１０４】
次に、本実施形態に係る液晶表示装置について説明する。【０１０５】
図１４は、本液晶表示装置５０９の概略構成を示すブロック図である。図１４に示すように、液晶表示装置５０９は、Ｙ／Ｃ分離回路５００、ビデオクロマ回路５０１、Ａ／Ｄコンバータ５０２、液晶コントローラ５０３、本アクティブマトリクス基板を有する液晶パネル５０４、バックライト駆動回路５０５、バックライト５０６、マイコン５０７、および階調回路５０８を備えている。【０１０６】
液晶表示装置５０９で表示する画像信号や映像信号（単に「映像信号」と記載する）は、Ｙ／Ｃ分離回路５００に入力され、輝度信号および色信号に分離される。これら輝度信号および色信号は、ビデオクロマ回路５０１にて光の３原色であるＲ・Ｇ・Ｂに対応するアナログＲＧＢ信号に変換される。さらに、このアナログＲＧＢ信号は、Ａ／Ｄコンバータ５０２にてデジタルＲＧＢ信号に変換され、液晶コントローラ５０３に入力される。【０１０７】
この液晶コントローラ５０３に入力されたデジタルＲＧＢ信号は、液晶コントローラ５０３から液晶パネル５０４に入力される。液晶パネル５０４には、液晶コントローラ５０３から所定のタイミングでデジタルＲＧＢ信号が入力されると共に、階調回路５０８からＲＧＢ各々の階調電圧が供給される。また、バックライト駆動回路５０５によりバックライト５０６を駆動させ、液晶パネル５０４に光を照射する。これにより、液晶パネル５０４は画像や映像を表示する。また、上記各処理を含め、液晶表示装置５０９全体の制御はマイコン５０７によって行われる。【０１０８】
上記映像信号としては、テレビジョン放送に基づく映像信号、カメラにより撮像された映像信号、インターネット回線を介して供給される映像信号など、様々な映像信号を挙げることができる。【０１０９】
また、本発明の液晶表示装置５０９は、図１５に示すように、テレビジョン放送を受信して映像信号を出力するチューナ部６００と接続することにより、チューナ部６００から出力された映像信号に基づいて映像（画像）表示を行うことが可能になる。この場合、液晶表示装置５０９とチューナ部６００とでテレビジョン受像機６０１となる。【０１１０】
上記液晶表示装置をテレビジョン受信機６０１とするとき、例えば、図１６に示すように、液晶表示装置５０９を第１筐体８０１と第２筐体８０６とで包み込むようにして挟持した構成となっている。第１筐体８０１は、液晶表示装置５０９で表示される映像を透過させる開口部８０１ａが形成されている。また、第２筐体８０６は、液晶表示装置５０９の背面側を覆うものであり、該液晶表示装置５０９を操作するための操作用回路８０５が設けられるとともに、下方に支持用部材８０８が取り付けられている。【０１１１】
表示装置としては、図１４に示した液晶表示装置を適用できるが、有機ＥＬ表示装置などの他の表示装置でも適用可能である。【０１１２】
なお、本発明は液晶表示装置に限定されるものではなく、例えば、カラーフィルタ基板と、カラーフィルタ基板と対向するように本発明のアクティブマトリクス基板を配置し、それら基板と基板との間に有機ＥＬ層を配置することで有機ＥＬパネルとし、パネルの外部引き出し端子にドライバ等を接続することにより有機ＥＬ表示装置を構成することも可能である。また、液晶表示装置や有機ＥＬ表示装置以外であっても、アクティブマトリクス基板で構成される表示装置であれば、本発明は適用可能である。
【産業上の利用可能性】
【０１１３】
本発明のアクティブマトリクス基板は、例えば液晶テレビに好適である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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