(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型の第１半導体層（２）中に第２導電型不純物をイオン注入したのち、該第２導電型不純物を活性化させて第２導電型の第２半導体層（３）を形成することで、ＰＮ接合を形成してなる炭化珪素半導体装置の製造方法において、
前記第１半導体層に前記第２導電型不純物をイオン注入して不純物領域（３０）を形成する工程と、
前記不純物領域の表層部を除去することにより、該不純物領域の表層部における結晶性が乱れていない領域をすべて除去したのち、前記第２導電型不純物を活性化させて、前記不純物領域のうち最もイオン注入が深くなされた位置側からのみ再結晶化させることで前記第２半導体層を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に第２導電型不純物をイオン注入して不純物領域（３０）を形成する工程と、
前記不純物領域の表層部を除去することにより、該不純物領域の表層部における結晶性が乱れていない領域をすべて除去したのち、前記第２導電型不純物を活性化させて、前記不純物領域のうち最もイオン注入が深くなされた位置側からのみ再結晶化させることで第２導電型のベース領域（３）を形成する工程と、
前記ベース領域の表層部の所定領域に、前記ベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記ソース領域と前記半導体層とに挟まれた前記ベース領域の上に、ゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程とを備えていることを特徴とする炭化珪素半導体装置の製造方法。
【請求項３】
炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に第２導電型不純物をイオン注入して不純物領域（３０）を形成する工程と、
前記不純物領域の表層部を除去することにより、該不純物領域の表層部における結晶性が乱れていない領域をすべて除去したのち、前記第２導電型不純物を活性化させて、前記不純物領域のうち最もイオン注入が深くなされた位置側からのみ再結晶化させることで第２導電型のベース領域（３）を形成する工程と、
前記ベース領域上に第１導電型の表面チャネル層（５）を形成する工程と、
前記ベース領域の表層部の所定領域に前記表面チャネル層に接すると共に、前記ベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程とを備えていることを特徴とする炭化珪素半導体装置の製造方法。
【請求項４】
前記不純物領域の表層部を除去する工程では、該不純物領域の不純物濃度がピーク値となる位置まで、該不純物領域の表層部を除去することにより、該不純物領域の表層部における結晶性が乱れていない領域を除去することを特徴とする請求項１乃至３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記不純物領域の表層部を除去する工程では、該不純物領域の表層部を０．１μｍ以上除去することを特徴とする請求項１乃至４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項６】
炭化珪素からなる第１導電型の第１半導体層（２）中に第２導電型不純物のイオン注入を行ったのち、該第２導電型不純物を活性化させて第２導電型の第２半導体層（３）を形成することで、ＰＮ接合を形成してなる炭化珪素半導体装置の製造方法において、
前記半導体層の表面にキャップ層（４０）を形成する工程と、
前記キャップ層を通して前記半導体層に前記第２導電型不純物をイオン注入し、不純物領域（４１）を形成する工程と、
前記キャップ層を除去する工程と、
前記キャップ層を除去したのち、前記不純物領域内の前記第２導電型不純物を活性化させて、前記不純物領域のうち最もイオン注入が深くなされた位置側からのみ再結晶化させることで前記第２半導体層を形成する工程と、を含み、
前記キャップ層を前記イオン注入によって結晶性が乱れない領域の深さよりも厚くすることで、該キャップ層を除去したときに前記不純物領域の表層部が結晶性の乱れた領域となるようにすることを特徴とする炭化珪素半導体装置の製造方法。
【請求項７】
炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表面にキャップ層（４０）を形成する工程と、
前記キャップ層を通して前記半導体層の所定領域に前記第２導電型不純物をイオン注入して不純物領域（４１）を形成する工程と、
前記キャップ層を除去する工程と、
前記キャップ層を除去したのち、前記不純物領域内の前記第２導電型不純物を活性化させて、前記不純物領域のうち最もイオン注入が深くなされた位置側からのみ再結晶化させることで第２導電型のベース領域（３）を形成する工程と、
前記ベース領域の表層部の所定領域に、前記ベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記ソース領域と前記半導体層とに挟まれた前記ベース領域の上に、ゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程と、を含み、
前記キャップ層を前記イオン注入によって結晶性が乱れない領域の深さよりも厚くすることで、該キャップ層を除去したときに前記不純物領域の表層部が結晶性の乱れた領域となるようにすることを特徴とする炭化珪素半導体装置の製造方法。
【請求項８】
炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表面にキャップ層（４０）を形成する工程と、
前記キャップ層を通して前記半導体層の所定領域に前記第２導電型不純物をイオン注入して不純物領域（４１）を形成する工程と、
前記キャップ層を除去する工程と、
前記キャップ層を除去したのち、前記不純物領域内の前記第２導電型不純物を活性化させて、前記不純物領域のうち最もイオン注入が深くなされた位置側からのみ再結晶化させることで第２導電型のベース領域（３）を形成する工程と、
前記ベース領域上に第１導電型の表面チャネル層（５）を形成する工程と、
前記ベース領域の表層部の所定領域に前記表面チャネル層に接すると共に、前記ベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程と、を含み、
前記キャップ層を前記イオン注入によって結晶性が乱れない領域の深さよりも厚くすることで、該キャップ層を除去したときに前記不純物領域の表層部が結晶性の乱れた領域となるようにすることを特徴とする炭化珪素半導体装置の製造方法。
【請求項９】
前記キャップ層を形成する工程では、前記イオン注入工程におけるイオン注入の濃度がピーク値となるまでの飛程よりも大きな膜厚で前記キャップ層を形成することを特徴とする請求項６乃至８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記キャップ層を形成する工程では、該キャップ層の膜厚を０．１μｍ以上で形成することを特徴とする請求項６乃至９のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記キャップ層として、シリコン窒化膜、シリコン酸化膜、酸化チタン膜、炭化チタン膜、炭化珪素のいずれかを用いることを特徴とする請求項６乃至１０のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
炭化珪素半導体装置では、炭化珪素中を不純物が拡散しにくいことから、ＰＮ接合を形成するためにはイオン注入を行わなければならない。
このため、例えばｎ型半導体層中に、ｐ型不純物としてのＢ（ボロン）等をイオン注入することによって、ｎ型半導体層内の深い位置までｐ型不純物が注入されるようにしたのち、熱処理によってｐ型不純物を活性化させてＰＮ接合を形成している。
【０００３】
【発明が解決しようとする課題】
しかしながら、イオン注入によって形成したｐ型不純物層を調べたところ、ｐ型不純物層の内部に欠陥が生じていることが確認された。この欠陥は、ｐ型不純物層の表層部から所定深さとなる中間位置に、ｐ型不純物層の表面に対して平行な層を成すように形成されていた。
【０００４】
このような欠陥が存在すると、ＰＮ接合に伸びる空乏層が欠陥中でスライドしてしまい、ＰＮ接合の耐圧を低下させるという問題がある。
本発明は上記問題に鑑みて成され、イオン注入によって形成する不純物層の欠陥をなくし、ＰＮ接合部における耐圧低下を防止できるようにすることを目的とする。
【０００５】
【課題を解決するための手段】
上記問題を解決すべく、本発明者らは以下の検討を行った。
まず、ｐ型不純物層における深さとＢの濃度との関係を調べた。その結果を図９（ａ）に示す。なお、図９（ａ）の縦軸に示されるｐ型不純物層１００の深さ方向の大きさは、図９（ａ）の右側に示すＰＮ接合の断面模式図に対応しており、参考として欠陥が発生している位置を斜線で示してある。
【０００６】
この図に示されるように、ｐ型不純物層１００の表層部ではＢの濃度が低くなっており、このＢの濃度が低下している領域より若干深い位置で上記欠陥が発生している。
この結晶欠陥について、ｐ型不純物層１００の形成方法から検討した。
上述したように、ｐ型不純物層１００はｎ型半導体層１０１内にｐ型不純物をイオン注入したのち、熱処理によってｐ型不純物を活性化させてＰＮ接合を形成している。これは、ｐ型不純物のイオン注入により、イオン注入された領域の結晶性が乱れるが、熱処理によってｐ型不純物を格子位置に取り込ませつつ再結晶化させることによってｐ型不純物を活性化させているのである。
【０００７】
そして、この再結晶化の様子を調べたところ、図９（ｂ）の矢印に示すように、ｐ型不純物が最も深く注入された位置側だけでなく、イオン注入が行われた表面側からも、上記再結晶化が行われていることが分かった。
これは、炭化珪素へのイオン注入が高エネルギーで行われるために、注入量のピーク位置となる深さ（飛程）は注入される表面から所定深さ深くなった位置となる。このため、注入された不純物の濃度が小さい表面層はそれより深い注入不純物濃度の大きい領域に比べて結晶性の乱れの少ない層となっている。このような状態の半導体を熱処理によって再結晶化させると、ｎ型半導体層１０１側からだけでなく、イオン注入が行われた表面側からも再結晶化が行われてしまうのである。
【０００８】
そして、このような再結晶化の過程で、再結晶化が進んで衝突したところ、つまりｐ型不純物層１００の表面から所定深さ深くなった位置に結晶欠陥が集中して残留してしまう。そこで、上記目的を達成するため、以下の技術的手段を採用する。
請求項１に記載の発明においては、炭化珪素からなる第１導電型の第１半導体層（２）中に第２導電型不純物をイオン注入したのち、該第２導電型不純物を活性化させて第２導電型の第２半導体層（３）を形成することで、ＰＮ接合を形成してなる炭化珪素半導体装置の製造方法において、第１半導体層に第２導電型不純物をイオン注入して不純物領域（３０）を形成する工程と、不純物領域の表層部を除去することにより、該不純物領域の表層部における結晶性が乱れていない領域をすべて除去したのち、第２導電型不純物を活性化させて、不純物領域のうち最もイオン注入が深くなされた位置から再結晶化させることで第２半導体層を形成する工程と、を含んでいることを特徴としている。
【０００９】
このように、イオン注入によって不純物領域を形成したのち、不純物領域の表層部を除去するようにすれば、結晶性が乱れていない表層部が除去され、イオン注入によって結晶性が乱れた部分が残る。この後、第２導電型不純物を活性化させれば、最も深くイオン注入が成された位置側からのみ、つまり一方向からのみ再結晶化が起こるため、第２半導体層に結晶欠陥が残らない。これにより、ＰＮ接合部における耐圧低下を防止することができる。
【００１０】
なお、この方法は、例えば、請求項２や請求項３に示すように、ベース領域（３）を形成する際に適用することができる。
具体的には、請求項４に示すように、不純物領域の表層部を除去する工程において、不純物領域の不純物濃度がピーク値となる位置まで、不純物領域の表層部を除去すればよい。
【００１１】
例えば、請求項５に示すように、不純物領域の表層部を０．１μｍ以上除去すればよい。
請求項６に記載の発明においては、炭化珪素からなる第１導電型の第１半導体層（２）中に第２導電型不純物のイオン注入を行ったのち、該第２導電型不純物を活性化させて第２導電型の第２半導体層（３）を形成することで、ＰＮ接合を形成してなる炭化珪素半導体装置の製造方法において、第１半導体層の表面にキャップ層（４０）を形成する工程と、キャップ層を通して半導体層に第２導電型不純物をイオン注入し、不純物領域（４１）を形成する工程と、キャップ層を除去する工程と、キャップ層を除去したのち、不純物領域内の第２導電型不純物を活性化させて、不純物領域のうち最もイオン注入が深くなされた位置から再結晶化させることで第２半導体層を形成する工程と、を含み、キャップ層をイオン注入によって結晶性が乱れない領域の深さよりも厚くすることで、該キャップ層を除去したときに不純物領域の表層部が結晶性の乱れた領域となるようにすることを特徴としている。
【００１２】
このように、第１半導体層の表面にキャップ層を配置し、キャップ層をマスクとしてイオン注入を行えば、キャップ層が結晶性の乱れない領域となり、その下面に位置する不純物領域は結晶性が乱れた領域となる。このため、キャップ層を除去すれば、不純物領域は表面から結晶性が乱れた状態となり、この後、第２導電型不純物を活性化させれば、最も深くイオン注入が成された位置側からのみ、つまり一方向からのみ再結晶化が起こり、第２半導体層に結晶欠陥が残らない。これにより、ＰＮ接合部における耐圧低下を防止することができる。
【００１３】
なお、この方法は、例えば、請求項７や請求項８に示すように、ベース領域（３）を形成する際に適用することができる。具体的には、請求項９に示すように、キャップ層を形成する工程においては、イオン注入工程におけるイオン注入で濃度がピーク値となる飛程よりも大きな膜厚でキャップ層を形成すればよい。
【００１４】
例えば、請求項１０に示すように、キャップ層の膜厚を０．１μｍ以上で形成すればよい。なお、キャップ層としては、請求項１１に示すように、シリコン窒化膜、シリコン酸化膜、酸化チタン膜、炭化チタン膜、炭化珪素のいずれかを用いることができる。
【００１５】
上記した括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示すものである。
【００１６】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
図１に、本発明の一実施形態を適用して形成したノーマリオフ型のｎチャネルタイププレーナ型のＭＯＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴという）の断面構成を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。以下、図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。
【００１７】
炭化珪素からなるｎ+ 型半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エピ層という）２が積層されている。
ｎ- 型エピ層２の表層部における所定領域には、所定深さを有するｐ型ベース領域３が形成されている。このｐ型ベース領域３はＢをドーパントとしたイオン注入により形成されており、ｐ型ベース領域３の表層部から底部に至るまで概ね均等に略１×１０17ｃｍ-3以上の濃度となっている。
【００１８】
また、ｐ型ベース領域３の表層部の所定領域には、該ベース領域３よりも浅い低抵抗なｎ+ 型ソース領域４が形成されている。
さらに、ｎ+ 型ソース領域４とｎ- 型エピ層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作時にチャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【００１９】
表面チャネル層５はＮ（窒素）をドーパントに用いて形成されており、そのドーパント濃度は、例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度で、かつ、ｎ- 型エピ層２及びｐ型ベース領域３のドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
そして、ｐ型ベース領域３の間に位置するｎ- 型エピ層２がいわゆるＪ−ＦＥＴ部６を構成している。
【００２０】
表面チャネル層５の上面およびｎ+ 型ソース領域４の上面には熱酸化にてゲート酸化膜７が形成されている。さらに、ゲート酸化膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜が用いられている。この絶縁膜９の上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４およびｐ型ベース領域３と接している。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【００２１】
次に、図１に示すＭＯＳＦＥＴの製造工程を、図２〜図４に基づいて説明する。
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、若しくは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を用意する。ｎ+ 型半導体基板１は、その厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面となっている。この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長させる。本例では、ｎ- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００２２】
〔図２（ｂ）に示す工程〕
ｎ- 型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢのイオン注入を行う。これにより、ｎ- 型エピ層２の表層部にｐ型不純物がドーピングされた不純物領域３０が形成される。このとき、イオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2としており、Ｂの不純物濃度が１×１０16ｃｍ-3以上になるようにしている。
【００２３】
この不純物領域３０における深さとＢの不純物濃度の関係を図５（ａ）に示す。この図に示されるように、Ｂの不純物濃度のピーク値（不純物量のピーク値）は、不純物領域３０の表面より所定深さ深くなった位置となっている。
これは、炭化珪素へのイオン注入が高エネルギーで行われるために、イオン注入がある程度の飛程となるからである。
【００２４】
なお、本工程においてドーパントをＢとしているが、ｐ型不純物となる３Ａ族の元素なら他のドーパントを使用してもよい。
〔図２（ｃ）に示す工程〕
不純物領域３０を含むｎ- 型エピ層２の上面をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  ｅｔｃｈｉｎｇ）により除去する。このとき、図５（ａ）に示す不純物濃度がピーク値となる深さ（例えば０．１μｍ程度）よりも深い位置まで除去するのが好ましい。
【００２５】
これにより、不純物領域３０の表層部におけるＢの不純物濃度が小さい領域、つまり不純物領域３０のうち結晶性のあまり乱れていない部分が除去される。
その後、再結晶化を行うための熱処理として、１４００℃以上の温度（例えば、１６００℃）で、３０分間の活性化アニールを施し、不純物領域３０におけるＢを活性化させる。これにより、ｐ型ベース領域３が形成されると共に、ｐ型ベース領域３の間におけるＪ−ＦＥＴ部６が確定される。
【００２６】
このとき、不純物領域３０の表層部が除去されているため、不純物領域３０の表面は結晶性の乱れた部分となり、不純物領域３０の表面側からは再結晶化が行われない。
このため、図５（ｂ）の矢印で示すように、不純物領域３０の最も深い位置からのみ再結晶化が進み、この再結晶化が不純物領域３０の表面まで進む。
【００２７】
このように、不純物領域３０の再結晶化が一方向からのみ進むようになるため、二方向から再結晶化が進む場合のように衝突が生じず、ｐ型ベース領域３には結晶欠陥が形成されない。
この結晶欠陥の有無の様子をＲＢＳ（Ｒｕｔｈｅｒｆｏｒｄ  ｂａｃｋ  ｓｃａｔｔｅｒｉｎｇ）によるチャネリング検出にて調べた。この結果を図６に示す。参考として、不純物領域３０の表層部を除去せずに活性化を行った場合についてのチャネリング検査の結果を図６中に示す。なお、ＲＢＳとは、所定エネルギーでＨｅイオンビームを照射したときに結晶欠陥で散乱されたＨｅイオンがどれだけ検出器に届くか検査することをいい、結晶性が乱れ、格子間位置に原子が存在すると、照射されたＨｅイオンが格子間位置に存在する原子に衝突して散乱されることから、結晶欠陥の有無の確認にＲＢＳが用いられている。
【００２８】
この図に示されるように、不純物領域３０の表層部を除去せずに活性化処理を行った場合には、ｐ型ベース領域３の表面（本図においてＣｈａｎｎｅｌの値が４２５の部分が表面に相当）より所定深さ深くなった位置において、波形が突出している。この波形の突出は、この領域でＨｅイオンが多く検出されたことを示しており、ｐ型ベース領域３に結晶欠陥が存在していることを意味している。
【００２９】
これに対して、本実施形態のように不純物領域３０の表層部を除去してから活性化処理を行った場合には、波形が滑らかになっており、ｐ型ベース領域３に結晶欠陥がほぼ存在していない状態となっている。
この結果からも、本実施形態のように不純物領域３０の表層部を除去してから活性化処理を行うことにより、ｐ型ベース領域３の結晶欠陥をなくすことができるといえる。
【００３０】
〔図３（ａ）に示す工程〕
ＬＴＯ膜２０を除去したのち、ｐ型ベース領域３の表面を含むｎ- 型エピ層２の上に不純物濃度が１×１０16ｃｍ-2以下、膜厚が０．３μｍ以下の表面チャネル層５をエピタキシャル成長させる。
このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）を、ゲート電極８に電圧を印加していない時におけるｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量と、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量との和よりも小さくなるようにしている。
【００３１】
具体的には、ｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量は、表面チャネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧によって決定され、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及びゲート電極８（金属）と表面チャネル層５（半導体）との仕事関数差によって決定されるため、これらに基づいて表面チャネル層５の膜厚を決定している。
【００３２】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
また、図１に示すように、ｐ型ベース領域３は、ソース電極１０と接触していて接地状態となっている。このため、表面チャネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧を利用して表面チャネル層５をピンチオフすることができる。例えば、ｐ型ベース領域３が接地されてなくてフローティング状態となっている場合には、ビルトイン電圧を利用してｐ型ベース領域３から空乏層を延ばすということができないため、ｐ型ベース領域３をソース電極１０と接触させることは、表面チャネル層５をピンチオフするのに有効な構造であるといえる。
【００３３】
なお、ｐ型ベース領域３の不純物濃度を高くすると、ビルトイン電圧をより大きく利用することができるため有効である。
本実施形態では、炭化珪素によって縦型パワーＭＯＳＦＥＴを製造しているが、これをシリコンを用いて製造しようとすると、ｐ型ベース領域３や表面チャネル層５等の不純物層を形成する際における熱拡散の拡散量の制御が困難であるため、上記構成と同様のノーマリオフ型のＭＯＳＦＥＴを製造することが困難となる。このため、本実施形態のようにＳｉＣを用いることにより、シリコンを用いた場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造することができる。
【００３４】
また、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにするためには、上記条件を満たすように表面チャネル層５の厚みを設定する必要があるが、シリコンを用いた場合にはビルトイン電圧が低いため、表面チャネル層５の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。しかしながら、ＳｉＣを用いた場合にはビルトイン電圧がシリコンの約３倍と高く、表面チャネル層５の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易であるといえる。
【００３５】
〔図３（ｂ）に示す工程〕
次に、表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてｎ型不純物である窒素（Ｎ）をイオン注入する。このときのイオン注入条件は、温度を７００℃とし、ドーズ量が５×１０15ｃｍ-2となるようにしている。
【００３６】
この後、熱処理によって注入されたｎ型不純物イオン（窒素及びリン）を活性化させてｎ+ 型ソース領域４を形成する。
〔図３（ｃ）に示す工程〕
ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ型ベース領域３の上の表面チャネル層５を部分的にエッチング除去する。これにより、ｐ型ベース領域３が露出する。
【００３７】
〔図４（ａ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によるパイロジェニック法を含む）によりゲート酸化膜７を形成する。このとき、雰囲気温度は１０８０℃とする。
その後、ゲート絶縁膜７の上にポリシリコンからなるゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
【００３８】
〔図４（ｂ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。
この後、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置したのち、１０００℃のアニールを行うと図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００３９】
このようにして完成した縦型パワーＭＯＳＦＥＴの作用（動作）を説明する。
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極８に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ型ベース領域３と表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。そして、ゲート電極８に電圧を印加することにより、表面チャネル層５とゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００４０】
つまり、ゲート電極８の仕事関数を第１の仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕事関数とし、表面チャネル層５の仕事関数を第３の仕事関数としたとき、第１〜第３の仕事関数の差を利用して、表面チャネル層５のｎ型のキャリアを空乏化する様に第１〜第３の仕事関数と表面チャネル層５の不純物濃度及び膜厚を設定することができる。
【００４１】
また、オフ状態において、空乏領域は、ｐ型ベース領域３及びゲート電極８により作られた電界によって、表面チャネル層５内に形成される。この状態からゲート電極８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。
このとき、電子は、ｎ+ 型ソース領域４から表面チャネル層５を経由し表面チャネル層５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基板１（ｎ+ ドレイン）へ垂直に流れる。
【００４２】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
また、上述したように、ｐ型ベース領域３には結晶欠陥が発生していないため、ｐ型ベース領域３に伸びる空乏層が欠陥でスライドしてしまうことがない。これにより、縦型パワーＭＯＳＦＥＴの耐圧低下を防止することができる。
【００４３】
このように、ｐ型ベース領域３を形成するために、イオン注入を行ったのち、イオン注入によって形成された不純物領域３０の表層部を除去し、その後に活性化のための熱処理を行うようにすることで、ｐ型ベース領域３の結晶欠陥を無くすことができ、縦型パワーＭＯＳＦＥＴの耐圧低下を防止できる。
（第２実施形態）
本実施形態は、第１実施形態に対してｐ型ベース領域３の形成方法のみ変化させたものであり、他の構成についての製造方法及び縦型パワーＭＯＳＦＥＴの全体構成は同様であるため、ｐ型ベース領域３の形成方法についてのみ説明する。
【００４４】
図７に本実施形態における縦型パワーＭＯＳＦＥＴの製造工程を示す。
〔図７（ａ）に示す工程〕
まず、図２（ａ）の工程で使用したものと同様の構成のｎ+ 型半導体基板１を用意する。そして、この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長させる。
【００４５】
そして、さらにｎ- 型エピ層２の上面にキャップ層４０を厚さ０．１μｍ程度で成膜する。このキャップ層４０としては、シリコン窒化膜（Ｓｉ3 Ｎ4 ）、シリコン酸化膜（ＳｉＯ2 ）、酸化チタン膜（ＴｉＯ2 ）、炭化チタン膜（ＴｉＣ）、炭化珪素膜（ＳｉＣ）等が適用できる。
〔図７（ｂ）に示す工程〕
ｎ- 型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢのイオン注入を行う。これにより、ｎ- 型エピ層２の表層部にｐ型不純物がドーピングされた不純物領域４１が形成される。このとき、イオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2としており、Ｂの不純物濃度が１×１０16ｃｍ-3以上になるようにしている。
【００４６】
このとき、第１実施形態と同様に、Ｂの不純物濃度のピーク値（不純物量のピーク値）は、イオン注入が行われる表面より所定深さ深くなった位置となるため、それより浅い領域ではＢの不純物濃度が薄くなってしまう。しかし、本実施形態では、ｎ- 型エピ層２の表面にキャップ層４１を形成しているため、キャップ層４１はＢの不純物濃度が薄くなる領域となり、ｎ- 型エピ層２は表面から全てＢの不純物濃度がピーク値となる領域となる。
【００４７】
〔図７（ｃ）に示す工程〕
ＬＴＯ膜２０を除去したのち、キャップ層４１を除去する。これにより、不純物領域４１の表面が露出する。
その後、再結晶化を行うための熱処理として、１４００℃以上の温度（例えば、１６００℃）で、３０分間の活性化アニールを施し、不純物領域４１におけるＢを活性化させる。これにより、ｐ型ベース領域３が形成されると共に、ｐ型ベース領域３の間におけるＪ−ＦＥＴ部６が確定される。
【００４８】
このとき、不純物領域４１は表面から全て不純物濃度がピーク値となるようにイオン注入がなされ、全ての領域で結晶性が乱れた状態となっているため、不純物領域４１の表面側からは再結晶化が行われない。
このため、ｐ型ベース領域３に結晶欠陥が残らず、縦型パワーＭＯＳＦＥＴの耐圧低下を防止することができる。
【００４９】
参考として、縦型パワーＭＯＳＦＥＴの結晶欠陥の有無の様子をＲＢＳによるチャネリング検出にて調べた。この結果を図８に示す。参考として、不純物領域３０の表層部を除去せずに活性化を行った場合についてのチャネリング検査の結果を図８中に示す。
この図に示されるように、キャップ層４０を配置してイオン注入を行った場合には、波形が滑らかになっており、ｐ型ベース領域３に結晶欠陥がほぼ存在していない状態となっている。
【００５０】
この結果からも、本実施形態のようにキャップ層４０を配置してＢのイオン注入を行うことにより、ｐ型ベース領域３の結晶欠陥をなくすことができるといえる。
（他の実施形態）
上記実施形態では、蓄積型のプレーナ型ＭＯＳＦＥＴに本発明を適用した場合について説明したが、炭化珪素へのイオン注入を行ってＰＮ接合を形成するものであれば他の炭化珪素半導体装置、例えば反転型のＭＯＳＦＥＴや溝ゲート型のＭＯＳＦＥＴ、ラテラルＭＯＳＦＥＴ、さらにはＰＮダイオード等に本発明を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態を適用して形成したプレーナ型ＭＯＳＦＥＴの断面図である。
【図２】図１に示すプレーナ型ＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続くプレーナ型ＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続くプレーナ型ＭＯＳＦＥＴの製造工程を示す図である。
【図５】（ａ）は不純物領域３０の深さとＢの濃度との関係を示す図であり、（ｂ）は不純物領域３０における再結晶化の様子を説明するための図である。
【図６】ＲＢＳのチャネリング検出によりｐ型ベース領域３の結晶欠陥を調べた結果を示す図である。
【図７】第２実施形態におけるプレーナ型ＭＯＳＦＥＴの製造工程を示す図である。
【図８】ＲＢＳのチャネリング検出によりｐ型ベース領域３の結晶欠陥を調べた結果を示す図である。
【図９】（ａ）は従来のＰＮ接合における不純物層の深さとＢの濃度との関係を示す図であり、（ｂ）は不純物層における再結晶化の様子を説明するための図である。
【符号の説明】
１…ｎ+ 型の半導体基板、２…ｎ- 型エピ層、３…ｐ型ベース領域、
４…ｎ+ 型ソース領域、５…表面チャネル層、７…ゲート絶縁膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極、
３０、４１…不純物領域、４０…キャップ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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