(57)【特許請求の範囲】
【請求項１】
複数の基準電圧を発生する基準電圧発生回路と、該基準電圧発生回路からの基準電圧を用いて、ｎビットのデジタルデータをアナログ信号に変換するＤ／Ａコンバータと、を備えた電子回路において、
前記基準電圧発生回路は、入力側の基準電圧ライン間に直列に配置された第１の抵抗列と、前記第１の抵抗列の各タップに接続され、前記基準電圧をそれぞれ出力する複数の第１のアンプ回路とを有し、
前記Ｄ／Ａコンバータは、前記ｎビットのデジタルデータの上位ｍビットのデータに基いて前記複数の第１のアンプ回路のうちの２つの第１のアンプ回路間に選択的に接続される第２の抵抗列と、前記第２の抵抗列の各タップのうちのいずれかのタップに、前記ｎビットのデジタルデータの下位ｎ−ｍビットのデータに基いて選択的に接続され、前記２つの第１のアンプ回路から出力される２つの基準電圧の間の１つの電圧を前記アナログ信号として出力する第２のアンプ回路とを有し、
前記複数の第１のアンプ回路のうち、前記ｎビットのデジタルデータの上位ｍビットのデータに基いて選択する前記２つの第１のアンプ回路を動作状態とし、前記２つの第１のアンプ回路以外の第１のアンプ回路を非動作状態とする制御回路を備えたことを特徴とする電子回路。
【請求項２】
前記Ｄ／Ａコンバータは、前記２つの第１のアンプ回路のうちの一方の第１のアンプ回路から出力される前記基準電圧を前記第２のアンプ回路の出力側にバイパスして前記アナログ信号として出力するためのスイッチを有し、
前記制御回路は、通常モードが選択された場合には前記スイッチを非導通状態とし且つ前記第２のアンプ回路を動作状態とし、省電力モードが選択された場合には前記スイッチを導通状態とし且つ前記第２のアンプ回路を非動作状態とすることを特徴とする請求項１に記載の電子回路。
【請求項３】
所定距離開けた状態に配置された一対の基板、これら一対の基板の間に配置された液晶、及び該液晶を挟み込むように配置された一対の電極からなる液晶素子と、
前記一対の電極のいずれか一方に前記アナログ信号を出力する請求項１又は２に記載の電子回路とを備えたことを特徴とする液晶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ボルテージフォロワ回路等のアンプ回路を有する電子回路、及び該電子回路を備えた液晶装置に関する。
【０００２】
【従来の技術】
アンプ回路を有する電子回路としては種々の構造のものがあるが、以下、図１０に沿って、その回路構成の一例について説明する。
【０００３】
図示の電子回路３１は、複数の基準電圧を発生する基準電圧発生回路３２と、デジタルの入力データ（ｄｉｇｉｔａｌ  ｄａｔａ）をＳＲの出力に同期して順次蓄積するラッチ（ｌａｔｃｈ）３７と、ラッチ３７からのデジタルデータをアナログ信号に変換するＤ／Ａコンバータ３３等と、を備えている。
【０００４】
このうち、基準電圧発生回路３２は、一般的に図１１に示す構造のものが用いられていて、入力側の基準電圧ラインＶｒｅｆ０〜Ｖｒｅｆ１の間に直列に配置された複数の抵抗素子Ｒ１、Ｒ２、Ｒ３，Ｒ４と、これらの抵抗素子Ｒ１、Ｒ２、Ｒ３，Ｒ４に接続されたゲイン１のＯＰアンプ（アンプ回路）Ａ３１，Ａ３２，Ａ３３，Ａ３４，Ａ３５とによって構成されている。そして、各ＯＰアンプＡ３１，Ａ３２，Ａ３３，Ａ３４，Ａ３５を介して５つの基準電圧ｒｅｆ０〜４が十分に低いインピーダンスでＤ／Ａコンバータ３３に対して出力されるようになっている。
【０００５】
ところで、Ｄ／Ａコンバータ３３としては、一般的に図１２に示す構造のものが用いられていて、ラッチ３７からの出力信号のうちの上位２ビットで、上述した５つの基準電圧ｒｅｆ０〜４のうちの２つを選択し、それらの２つの基準電圧の間に図示のように抵抗素子Ｒ１１、Ｒ１２、Ｒ１３，Ｒ１４を直列に配置することにより、下位２ビットで１つの基準電圧を選択するようになっている。その部分には図示のようにＯＰアンプ（アンプ回路）Ａ３６が配置されているため、十分低いインピーダンスに変換され出力される。なお、この図１２に示すＤ／Ａコンバータの場合、デジタル信号をデコードして各スイッチを制御する信号を作る必要があるが、その部分については図示を省略している。
【０００６】
上述のような電子回路３１は様々な機器に用いられているが、その一例としての液晶表示装置を図５に示す。同図の液晶表示装置は、アクティブマトリクス型の液晶パネルＰを備えているが、この液晶パネルＰは走査線４０や垂直信号線４１を備えており、それらが交差する画素部分にはスイッチング素子４２や画素電極４３が配置されている。
【０００７】
次に、上述した液晶表示装置の作動について、図１３のタイミングチャート図を参照して説明する。
【０００８】
デジタル信号（映像信号）は、ＳＲの出力ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４の出力に同期して１段目のラッチ３７に蓄積される。次に、ＬＡＴＣＨ信号が入り、１段目のラッチ３７に蓄積された映像信号は２段目のラッチ３７に同時に転送される。この映像信号はＤ／Ａコンバータ回路３３によって、アナログ信号に変換され、同時にＳ１が選択され、Ｄ／Ａコンバータ３３に接続されたスイッチが１つ選択され、アナログの映像信号は垂直信号線４１に転送される。このとき１つの走査線４０を選択し、当該走査線に接続された画素スイッチング素子４２を導通状態とし、映像信号を画素電極４３に書き込む。このことを、図１３に示したように、Ｓ１，Ｓ２，Ｓ３と継続し１行分の映像信号書き込みが完了し、同様に全行に対し順次書き込み、１画面分の表示が可能となる。
【０００９】
【発明が解決しようとする課題】
ところで、上述したような電子回路の場合、ＯＰアンプ（アンプ回路）は基準電圧発生回路３２や各Ｄ／Ａコンバータ３３に複数設けなければならないが、これらのＯＰアンプＡ３１，…の消費電力は大きいものであるため、電子回路自体の消費電力も大きくなってしまうという問題があった。特に、液晶表示装置においては、高精細化や多階調化に伴ってＤ／Ａコンバータ数等が多くなり、その問題が顕著であった。
【００１０】
そこで、本発明は、消費電力の増大を防止する電子回路、及び該電子回路を備えた液晶装置を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明は上記事情を考慮してなされたものであり、複数の基準電圧を発生する基準電圧発生回路と、該基準電圧発生回路からの基準電圧を用いて、ｎビットのデジタルデータをアナログ信号に変換するＤ／Ａコンバータと、を備えた電子回路において、
前記基準電圧発生回路は、入力側の基準電圧ライン間に直列に配置された第１の抵抗列と、前記第１の抵抗列の各タップに接続され、前記基準電圧をそれぞれ出力する複数の第１のアンプ回路とを有し、
前記Ｄ／Ａコンバータは、前記ｎビットのデジタルデータの上位ｍビットのデータに基いて前記複数の第１のアンプ回路のうちの２つの第１のアンプ回路間に選択的に接続される第２の抵抗列と、前記第２の抵抗列の各タップのうちのいずれかのタップに、前記ｎビットのデジタルデータの下位ｎ−ｍビットのデータに基いて選択的に接続され、前記２つの第１のアンプ回路から出力される２つの基準電圧の間の１つの電圧を前記アナログ信号として出力する第２のアンプ回路とを有し、
前記複数の第１のアンプ回路のうち、前記ｎビットのデジタルデータの上位ｍビットのデータに基いて選択する前記２つの第１のアンプ回路を動作状態とし、前記２つの第１のアンプ回路以外の第１のアンプ回路を非動作状態とする制御回路を備えたことを特徴とする。
【００１２】
また、本発明に係る液晶装置は、所定距離開けた状態に配置された一対の基板、これら一対の基板の間に配置された液晶、及び該液晶を挟み込むように配置された一対の電極からなる液晶素子と、
前記一対の電極のいずれか一方に前記アナログ信号を出力する上記電子回路と、を備えたことを特徴とする。
【００１３】
【発明の実施の形態】
以下、図１乃至図５を参照して、本発明の実施の形態について説明する。
【００１４】
本実施の形態に係る電子回路は、図１に示すように基準電圧発生回路２と複数のＤ／Ａコンバータ３とを備えている。このうち、基準電圧発生回路２は、図２に詳示するように複数の基準電圧ｒｅｆ０〜ｒｅｆ４を発生させるようになっており、他方のＤ／Ａコンバータ３は、該基準電圧発生回路２からの基準電圧ｒｅｆ０〜ｒｅｆ４に基きアナログ信号を発生させるようになっている。そして、これらの基準電圧発生回路２及びＤ／Ａコンバータ３の両方、又は少なくとも一方がアンプ回路Ａ１，Ａ２，…を有している（図２及び図３参照）。また、それらのアンプ回路Ａ１，Ａ２，…はアンプ制御回路（図４参照）によって選択的に非動作状態となるように構成されている。
【００１５】
ところで、上述したＤ／Ａコンバータ３としては、図３に例示するように、前記基準電圧発生回路２からの複数の基準電圧ｒｅｆ０〜ｒｅｆ４のうち、連続する２つの基準電圧を上位ビットで選択し（ｎビットデジタルデータのうち上位ｍビットのデータに従い選択し）、これら２つの基準電圧の間にて１つの基準電圧を下位ビット選択する（下位ｎ−ｍビットのデータに従い選択する）もの（すなわち、２ステップで変換を行うもの）を挙げることができる。
【００１６】
なお、前記アンプ制御手段は、あらかじめ設定された一定期間におけるｎビットデジタルデータのうち上位ｍビットの状態を検出し、選択されない基準電圧発生回路内のアンプ回路を非動作状態に制御する手段にすると良い。表示しようとする映像の一定時間内の輝度レベルを検知し、その輝度レベルを表示するに不要な回路は休止させることができる。例えば、あるフレーム期間で全面白の表示をしようとする場合、そのフレーム期間においてたとえば黒を表示する際に必要な電圧レベルを発生する回路は不要となるのでそれらを休止させることができる。
【００１７】
また、前記Ｄ／Ａコンバータは、分解能を低くする手段を有し、前記分解能を低くする手段はｎビットデジタルデータのうち上位ｍビットのデータのみ有効とし下位ｎ−ｍビットは無視する手段であり、下位ｎ−ｍビットの変換回路内のアンプ回路を前記アンプ制御手段によって非動作とし、かつバイパスするよう制御する手段にすると良い。
【００１８】
さらに、前記Ｄ／Ａコンバータは、分解能を低くする手段を有し、前記分解能を低くする手段はｎビットデジタルデータのうち上位ｍビットのデータのみ有効とし下位ｎ−ｍビットのデータは無視する手段であり、なおかつ下位ｎ−ｍビットの変換回路に上位ｍビットのデータを入力する手段であり（望ましくはｎ＝２ｘｍ）、さらには前記複数の基準電圧を発生する手段の一部またはすべてのアンプ回路を前記アンプ制御手段によって非動作とし、かつバイパスするよう制御する手段にすると良い。
【００１９】
なお、本願の請求項３及び４に係る発明は、通常モードではフル階調の高品位の映像を表示し、省電力モードでは表示する階調数を少なくして省電力化を達成することを特徴とし、より具体的にはデジタルデータの上位ビットのみ有効とし下位ビットは無視することにより階調数を減らしている。
【００２０】
本発明でいうアンプ回路には、ゲインが１のボルテージフォロワ回路の他、ゲインが１よりも大きなものも含まれる。
【００２１】
一方、アンプ制御回路４としては、
・  上位ビットのデータによってフラグをたて、選択されない基準電圧発生回路２を非動作状態とするもの、
・  上位ビットのデータのみ用い、分解能を制限してＤ／Ａ変換し、下位ビットの変換回路を非動作としかつバイパスするもの、
・  前記複数の基準電圧を発生する手段の一部またはすべてを非動作かつバイパスし、下位ビットの変換回路に上位ビットのデータを入力し、分解能を制限してＤ／Ａ変換するもの、
を挙げることができる。
【００２２】
ところで、上述した電子回路１は液晶装置に用いると良い。具体的には、所定距離開けた状態に配置された一対の基板、これら一対の基板の間に配置された液晶、及び該液晶を挟み込むように配置された一対の電極にて液晶素子を構成し、これら一対の電極のうちのいずれか一方に上述した電子回路を接続して信号を送るようにすると良い。図５は、その一例としてアクティブマトリクス型の液晶素子を示す図であり、符号４０は、一方の基板（アクティブマトリクス基板）に配置された走査線を示し、符号４１は、同じ基板に配置された垂直信号線を示す。それらの走査線４０及び垂直信号線４１が交差する各画素には、スイッチング素子４２を介して画素電極４３が接続されており、垂直信号線４１には電子回路１から映像信号が印加されるように構成されている。
【００２３】
次に、本実施の形態の効果について説明する。
【００２４】
本実施の形態によれば、アンプ回路Ａ１，Ａ２，…はアンプ制御回路４によって選択的に非動作状態となるように構成されているため、電子回路自体の消費電力を低く抑えることができる。
【００２５】
【実施例】
以下、実施例に沿って本発明を更に詳細に説明する。
【００２６】
（実施例１）
本実施例では、図１に示すように、基準電圧発生回路２とＤ／Ａコンバータ３とラッチ７等とによって電子回路１を作製した。
【００２７】
このうちの基準電圧発生回路２は、図２に詳示するように、入力側の２つの基準電圧ラインＶｒｅｆ０〜Ｖｒｅｆ１の間に４つの抵抗素子Ｒ１、Ｒ２、Ｒ３，Ｒ４を直列に配置すると共に、５つのＯＰアンプ（アンプ回路）Ａ１，Ａ２，Ａ３，Ａ４，Ａ５を図示のように配置して構成し、入力される２つの基準電圧Ｖｒｅｆ０，Ｖｒｅｆ１に基き５つのレベルの基準電圧ｒｅｆ０〜ｒｅｆ４を出力するようにした。
【００２８】
これらのＯＰアンプＡ１，Ａ２，Ａ３，Ａ４，Ａ５には、図４に示す構造の制御回路（アンプ制御回路）４を接続して信号（ｐｏｗｅｒ  ｄｏｗｎ０〜４）を入力し、必要に応じて個別的・選択的に非動作状態又は作動状態となるようにした。
【００２９】
次に、本実施例の作用について説明する。
【００３０】
いま、図４に示す制御回路４において、３つの信号（ｐｏｗｅｒ  ｄｏｗｎ２〜４）をｈｉｇｈ信号とし、残りの２つの信号（ｐｏｗｅｒ  ｄｏｗｎ０，１）をｌｏｗ信号にしたとする。
【００３１】
その場合には、基準電圧発生回路２のＯＰアンプＡ１，Ａ２，Ａ３，Ａ４，Ａ５のうち、ｈｉｇｈ信号（ｐｏｗｅｒ  ｄｏｗｎ２〜４）が入力された３つのＯＰアンプＡ３〜Ａ５は、図６に示すスイッチＳｗ１，Ｓｗ２が導通状態でスイッチＳｗ３が非導通状態となって回路内のすべての電流パスは遮断され、出力はハイインピーダンス状態となる。これにより、これらのＯＰアンプＡ３〜Ａ５は非動作状態（省電力モード）となる。
【００３２】
一方、ｌｏｗ信号が入力された方のＯＰアンプＡ１，Ａ２は、ｐｏｗｅｒ  ｄｏｗｎ信号の反転信号ｐｏｗｅｒ  ｄｏｗｎ  Ｂ信号によってスイッチＳｗ３が導通状態でスイッチＳｗ１，Ｓｗ２が非導通状態となってアクティブ状態となり、出力は十分低いインピーダンス状態（すなわち、動作状態である通常モード）となる。このように制御回路４は上位の２ビットを参照して必要な基準電圧レベルのみを選択できる回路になっている。
【００３３】
たとえば図２において、デジタルデータの上位２ビットがある期間に（００）のみであった場合、実際に必要な基準電圧レベルはｒｅｆ０，１のみである。かかる場合には上述のようにしてＯＰアンプＡ３〜Ａ５を非作動状態にしても問題は無く、そのようにすることにより省電力化を図ることができる。
【００３４】
つまり、あらかじめ設定された一定期間内でデジタルデータの上位２ビットのデータ（ここでは００，０１，１０，１１の４種）のうち出現しないデータがあった場合、言い換えると上位データとして出現するデータの種類が少ない場合（例えば、液晶表示装置において、輝度変化の小さい映像を表示する場合などで、ある期間のデジタルデータの変化が少ないような場合）には、本実施例を適用することによって消費電力を大幅に低減することが可能である。したがって、本実施例を適用することにより消費電力を低減でき、バッテリーを使用している時に有効である。
【００３５】
（実施例２）
本実施例では、Ｄ／Ａコンバータ３には図３に示す構造のものを用いた。その他の構成（例えば、基準電圧発生回路２やラッチ７等）は、実施例１と同じにした。
【００３６】
本実施例においてＤ／Ａコンバータ３を駆動状態（通常モード）にしたい場合には、ｐｏｗｅｒ  ｄｏｗｎ信号をｌｏｗ信号にすれば良い。これにより、スイッチＳｗ５は導通状態となり、スイッチＳｗ４は非導通となってＯＰアンプＡ６を動作状態とするため、同図に示す回路は結果的に図１２に示す回路と同様になって、Ｄ／Ａコンバータ３として駆動状態となる。
【００３７】
これに対して、Ｄ／Ａコンバータ３を非駆動状態（省電力モード）にしたい場合には、ｐｏｗｅｒ  ｄｏｗｎ信号をｈｉｇｈ信号にすれば良い。これにより、スイッチＳｗ４は導通状態となってＯＰアンプＡ６はバイパスされて非動作状態となり、スイッチＳｗ５は非導通状態となるために、デジタルデータの下位２ビットはドントケアとなり、結果的にアナログ出力は上位２ビットのみによって決定される。このとき、アナログ出力には、デジタルデータの上位２ビットのみによってｒｅｆ１〜４のうちのいずれかが出力される。なおこのときアナログ出力は図中の直列接続の抵抗素子をスルーしてｒｅｆ１〜４を出力しているボルテージフォロワ回路（アンプ回路）によって直接出力できるので、十分低いインピーダンスで固定できる。
【００３８】
以上のように、本実施例では、Ｄ／Ａの分解能を制限する（デジタルデータの下位２ビットをドントケアとする）ことによって、Ｄ／Ａ回路それぞれに含まれるＯＰアンプＡ６を非動作状態とし省電力化を実現できる。例えば、デジタルカメラやカムコーダのように屋外で使用することの多い機器の場合、液晶パネルの表示画像は、撮影する構図やフォーカスを確認できるに足る品質であれば階調数が低くても良い。そのような場合には、本実施例を適用することにより消費電力を低減できるが、そのことは、バッテリー使用時に特に有効である。
【００３９】
（実施例３）
本実施例では、基準電圧発生回路には図７に符号１２で示す構造のものを用いた。その他の構成は実施例１と同じにした。そして、基準電圧発生回路１２では、ｐｏｗｅｒ  ｄｏｗｎ信号は３つのＯＰアンプＡ１２，Ａ１３，Ａ１４のみに入力し得るようにした。
【００４０】
そして、省電力モードにしたい場合には、ｐｏｗｅｒ  ｄｏｗｎ信号をｈｉｇｈ信号にする。これにより、ＯＰアンプＡ１２，Ａ１３，Ａ１４非動作状態となり、ｒｅｆ１〜３はハイインピーダンス状態となり、ｒｅｆ０，４のみ供給される。
【００４１】
つまり、本実施例においても、実施例２と同様に、分解能を下げることによって消費電力を低減できる。
【００４２】
（実施例４）
本実施例では、基準電圧発生回路には図８に符号２２で示す構造のものを用いた。その他の構成は実施例１と同じにした。基準電圧発生回路２２において、省電力モードの場合、すべてのＯＰアンプＡ２１，Ａ２２，Ａ２３，Ａ２４，Ａ２５は非動作状態とし、スイッチＳｗ６，Ｓｗ７は導通状態とし、Ｖｒｅｆ０，１をｒｅｆ０，４にバイパスする。
【００４３】
本実施例によれば、実施例３と同様の効果を得ることができた。
【００４４】
（実施例５）
本実施例では、Ｄ／Ａコンバータには図９に符号１３で示す構造のものを用いた。その他の構成は、実施例１と同じにした。
【００４５】
ｐｏｗｅｒ  ｄｏｗｎ信号としてｌｏｗ信号を入力すると、スイッチＳｗ１０，Ｓｗ１３，Ｓｗ１４が導通状態で、スイッチＳｗ１１，Ｓｗ１２，Ｓｗ１５が非導通状態となり、結果的に図１２に示す回路と同様になって、Ｄ／Ａコンバータとして駆動状態となる（通常モード）。
【００４６】
一方、ｐｏｗｅｒ  ｄｏｗｎ信号としてｈｉｇｈ信号を入力すると、スイッチＳｗ１１，Ｓｗ１２，Ｓｗ１５が導通状態で、スイッチＳｗ１０，Ｓｗ１３，Ｓｗ１４が非導通状態となる。この結果、この回路は上位２ビットでｒｅｆ０，４の間を直列の抵抗分割でＤ／Ａ変換する回路となり、下位２ビットはドントケアとなる。すなわちｒｅｆ１〜３は不使用であり、分解能を制限して省電力を実現することが可能となる。
【００４７】
本実施例によれば、実施例３と同様の効果を得ることができた。
【００４８】
以上の説明では、デジタルデータは４ビットであり、これらを上位２ビット、下位２ビットにわけて２ステップでＤ／Ａコンバートする場合を示したが、これらはさらに多ビットにも容易に拡張可能で、上位ビットと下位ビットの分割したそれぞれのビット数は必ずしも同じである必要はなく、設計者がシステム設計の要求に適合するよう任意に選択可能であることは言うまでもない。
【００４９】
【発明の効果】
以上説明したように、本発明によると、アンプ回路はアンプ制御回路によって選択的に非動作状態となるように構成されているため、電子回路自体の消費電力を低く抑えることができる。
【図面の簡単な説明】
【図１】本発明に係る電子回路の構造の一例を示す図。
【図２】電子回路に用いられる基準電圧発生回路の構造の一例を示す図。
【図３】電子回路に用いられるＤ／Ａコンバータの構造の一例を示す図。
【図４】電子回路に接続される制御回路の構造の一例を示す図。
【図５】電子回路が適用される液晶装置の構造の一例を示す図。
【図６】電子回路に用いられるＯＰアンプの詳細構造の一例を示す図。
【図７】電子回路に用いられる基準電圧発生回路の構造の他の例を示す図。
【図８】電子回路に用いられる基準電圧発生回路の構造の他の例を示す図。
【図９】電子回路に用いられるＤ／Ａコンバータの構造の他の例を示す図。
【図１０】従来の電子回路の構造の一例を示す図。
【図１１】従来の基準電圧発生回路の構造の一例を示す図。
【図１２】従来のＤ／Ａコンバータの構造の一例を示す図。
【図１３】従来の液晶装置の作動を示すタイミングチャート図。
【符号の説明】
１            電子回路
２            基準電圧発生回路
３            Ｄ／Ａコンバータ
４            ボルテージフォロワ制御回路（アンプ制御回路）
４１          垂直信号線（電極）
Ａ１，Ａ２…    ＯＰアンプ（アンプ回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004532773.tif 000010
【図１０】
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【図１１】
0004532773.tif 000012
【図１２】
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【図１３】
0004532773.tif 000014