(57)【特許請求の範囲】
【請求項１】
縦続接続された複数の反転増幅器で入力信号を増幅してディジタル信号を出力する増幅手段と、
前記増幅手段の最終段の反転増幅器の入力側または出力側の信号を所定の時定数で積分する第１の積分手段と、
前記増幅手段の最終段の反転増幅器の入力側または出力側で前記第１の積分手段が接続されていない方の信号を前記所定の時定数よりも大きな時定数で積分する第２の積分手段と、
前記第２の積分手段の出力電圧に閾値電圧制御用の制御電圧を印加するための制御手段と、
前記第１及び第２の積分手段の出力電圧を比較する比較手段と、
前記比較手段の出力信号を積分してその平均レベルを前記入力信号に対する閾値電圧として該入力信号に重畳する帰還手段とを、
備えたことを特徴とする入力回路。
【請求項２】
前記比較手段は、ディプレッション型電界効果トランジスタとエンハンスメント型電界効果トランジスタを直列に接続した両相入力インバータを２ｎ＋１個用い、正相入力側及び逆相入力側を並列かつ相補的に接続した２個１組の前記両相入力インバータからなる差動アンプをｎ段縦続接続し、そのｎ段目の差動アンプの出力信号を前記両相入力インバータで比較するように構成したことを特徴とする請求項１記載の入力回路。
【請求項３】
前記増幅手段における最終段の反転増幅器の入力側の信号をａ／（ａ＋ｂ）に分圧して前記第１または第２の積分手段に与える第１の分圧手段と、
前記増幅手段における最終段の反転増幅器の出力側の信号をｂ／（ａ＋ｂ）に分圧して前記第１または第２の積分手段に与える第２の分圧手段とを、
設けたことを特徴とする請求項１または２記載の入力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路において外部から入力信号を入力して内部の“０”及び“１”の論理レベルに対応したディジタル信号を生成する入力回路に関するものである。
【０００２】
【従来の技術】
図２は、従来の入力回路の一例を示す回路図である。
この入力回路は、外部から入力信号ＩＮが入力される入力端子１と、閾値電圧設定用の制御電圧ＶＣが与えられる制御端子２を有し、これらの端子間は終端用の抵抗３（例えば、５０Ω）で接続されている。制御端子２と接地電圧ＧＮＤの間には、この制御端子２を交流的に接地するためのキャパシタ４（例えば、０．１μＦ）が接続されている。
【０００３】
入力端子１には、縦続接続された３個のインバータ５１，５２，５３が接続され、最終段のインバータ５３の出力側が出力端子６に接続されている。更に、出力端子６と制御端子２の間には、帰還用の抵抗７（例えば、４００Ω）が接続されている。そして、出力端子６から内部の論理レベルに対応したディジタル信号ＯＵＴが出力されるようになっている。
【０００４】
このような入力回路において、入力信号ＩＮが図示しないキャパシタを介して入力端子１に入力されると、この入力信号ＩＮは抵抗３及びキャパシタ４で終端されると共に、その電圧が３段のインバータ５１〜５３で反転増幅され、ディジタル信号ＯＵＴとして出力端子６から出力される。インバータ５３の出力電圧の平均値は、抵抗７，３を介してインバータ５１の入力側にフィードバックされる。これにより、入力信号ＩＮのデューティ比が５０％の場合、このインバータ５１の論理閾値を入力信号ＩＮの中心電圧に精度良く一致させることができ、ディジタル信号ＯＵＴのデューティ比も５０％となる。更に、３段のインバータ５１〜５３で高利得が得られ、内部の論理レベルにほぼ一致したディジタル信号ＯＵＴが得られる。また、制御端子２に制御電圧ＶＣを与えることにより、入力信号ＩＮのデューティ比に応じた閾値電圧を設定することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の入力回路では、次のような課題があった。
入力信号ＩＮのデューティ比を５０％と仮定して、この入力信号ＩＮの中心電圧が論理閾値となるように構成している。このため、入力信号ＩＮのレベル“Ｈ”とレベル“Ｌ”のノイズ分布の広がりが異なる場合、論理閾値がこの入力信号ＩＮの中心電圧からずれて、正しく“Ｈ”，“Ｌ”を識別することができなくなるおそれがあった。
【０００６】
また、制御端子２に制御電圧ＶＣを与えて、入力信号ＩＮのデューティ比に応じた閾値電圧を設定する場合、この入力信号ＩＮとしてインバータ５１の識別可能な振幅より小さな信号が入力されると、この閾値電圧の微妙な変化で出力側のディジタル信号ＯＵＴのデューティ比が大きく変化し、安定した制御が難しいという課題があった。
本発明は、前記従来技術が持っていた課題を解決し、入力信号ＩＮの振幅やデューティ比にかかわらず、安定したディジタル信号ＯＵＴを得ることができる入力回路を提供するものである。
【０００７】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、入力回路において、縦続接続された複数の反転増幅器で入力信号を増幅してディジタル信号を出力する増幅手段と、前記増幅手段の最終段の反転増幅器の入力側または出力側の信号を所定の時定数で積分する第１の積分手段と、前記増幅手段の最終段の反転増幅器の入力側または出力側で前記第１の積分手段が接続されていない方の信号を前記所定の時定数よりも大きな時定数で積分する第２の積分手段と、前記第２の積分手段の出力電圧に閾値電圧制御用の制御電圧を印加するための制御手段と、前記第１及び第２の積分手段の出力電圧を比較する比較手段と、前記比較手段の出力信号を積分してその平均レベルを前記入力信号に対する閾値電圧として該入力信号に重畳する帰還手段とを備えている。
【０００８】
第２の発明は、第１の発明における比較手段を、ディプレッション型電界効果トランジスタ（以下、「Ｄ−ＦＥＴ」という）とエンハンスメント型電界効果トランジスタ（以下、「Ｅ−ＦＥＴ」という）を直列に接続した両相入力インバータを２ｎ＋１個用い、正相入力側及び逆相入力側を並列かつ相補的に接続した２個１組の前記両相入力インバータからなる差動アンプをｎ段縦続接続し、そのｎ段目の差動アンプの出力信号を前記両相入力インバータで比較するように構成している。
【０００９】
第１及び第２の発明によれば、以上のように入力回路を構成したので、次のような作用が行われる。
入力信号は、縦続接続された複数の反転増幅器で増幅され、内部の論理レベルにあったディジタル信号として出力される。このとき、最終段の反転増幅器の入力側の信号は、例えば第１の積分手段で、所定の時定数で積分されて比較手段に与えられる。また最終段の反転増幅器の出力側の信号は、第２の積分手段で所定の時定数よりも大きな時定数で積分されると共に、制御手段から与えられた制御電圧が印加されて比較手段に与えられる。比較手段の出力信号は、帰還手段によって積分され、その平均レベルが入力信号に対する閾値電圧として増幅手段に帰還され、入力信号に重畳される。
【００１０】
第３の発明は、第１または第２のの発明において、増幅手段における最終段の反転増幅器の入力側の信号をａ／（ａ＋ｂ）に分圧して前記第１または第２の積分手段に与える第１の分圧手段と、前記増幅手段における最終段の反転増幅器の出力側の信号をｂ／（ａ＋ｂ）に分圧して前記第１または第２の積分手段に与える第２の分圧手段とを設けている。
【００１１】
第３の発明によれば、次のような作用が行われる。
増幅手段で増幅された入力信号は、その最終段の反転増幅器の入力側の信号が第１の分圧手段でａ／（ａ＋ｂ）に分圧され、例えば第１の積分手段に与えられる。また、最終段の反転増幅器の出力側の信号が、第２の分圧手段でｂ／（ａ＋ｂ）に分圧されて第２の積分手段に与えられる。第１の積分手段の出力電圧は比較手段に与えられ、第２の積分手段の出力電圧には制御手段から与えられた制御電圧が印加されて比較手段に与えられる。比較手段の出力信号は、帰還手段によって積分され、その平均レベルが閾値電圧として増幅手段に帰還され、入力信号に重畳される。
【００１２】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す入力回路の回路図であり、図２中の要素と共通の要素には共通の符号が付されている。
この入力回路は、図２と同様に、外部から入力信号ＩＮが入力される入力端子１を有している。入力端子１には終端用の抵抗３（例えば、５０Ω）の一端が接続され、この抵抗３の他端はノードＮ１に接続されている。ノードＮ１は、キャパシタ４（例えば、０．１μＦ）を介して接地電圧ＧＮＤに交流的に接地されている。
【００１３】
更に入力端子１には、縦続接続された４個の反転増幅器（例えば、インバータ）５１，５２，５３，８からなる増幅手段が接続され、最終段のインバータ８の出力側が出力端子６に接続されている。
インバータ５１〜５３，８は、いずれも同じ構成であり、例えばインバータ５１に示すように、ＧａＡｓ−ＭＥＳＦＥＴ（metal semiconductor FET)によるＤ−ＦＥＴ５ａと、Ｅ−ＦＥＴ５ｂで構成されたＤＣＦＬ（direct coupled FET logic）となっている。Ｄ−ＦＥＴ５ａは負荷用のトランジスタで、ドレインが電源電圧ＶＣＣに接続され、ゲートとソースがＥ−ＦＥＴ５ｂのドレインに接続されている。Ｅ−ＦＥＴ５ｂはスイッチング用のトランジスタで、ソースは接地電圧ＧＮＤに接続され、ゲートに入力信号が与えられ、ドレインから反転した出力信号が出力されるようになっている。
【００１４】
インバータ５３の出力側には、第１の積分手段（例えば、積分器）９が接続されている。積分器９は、抵抗９ａ（例えば、１ｋΩ）とキャパシタ９ｂ（例えば、０．１ｐＦ）で構成され、インバータ５３の出力側がこの抵抗９ａの一端に接続されている。抵抗９ａの他端はノードＮ２に接続され、このノードＮ２と接地電圧ＧＮＤ間には、キャパシタ９ｂが接続されている。積分器９の時定数は、入力信号ＩＮのデータ周期（例えば、０．１ｎｓ）と同程度に設定されている。
【００１５】
インバータ８の出力側には、第２の積分手段（例えば、積分器）１０が接続されている。積分器１０は、抵抗１０ａ（例えば、１０ｋΩ）とキャパシタ１０ｂ（例えば、１０ｐＦ）で構成され、インバータ８の出力側がこの抵抗１０ａの一端に接続されている。抵抗１０ａの他端はノードＮ３に接続され、このノードＮ３と接地電圧ＧＮＤ間には、キャパシタ１０ｂが接続されている。積分器１０の時定数は、入力信号ＩＮのデータ周期の数百から数千倍に設定されている。
【００１６】
ノードＮ２，Ｎ３には、比較手段（例えば、差動アンプ）２０の入力側が接続されている。差動アンプ２０は、Ｄ−ＦＥＴ２１とＥ−ＦＥＴ２２を直列接続したもので、このＤ−ＦＥＴ２１のドレインが電源電圧ＶＣＣに、ゲートがノードＮ２に接続されている。Ｄ−ＦＥＴ２１のソースは出力側のノードＮ４、即ちＥ−ＦＥＴ２２のドレインに接続され、このＥ−ＦＥＴ２２のゲートがノードＮ２に接続されている。Ｅ−ＦＥＴ２２のソースは接地電圧ＧＮＤに接続されている。ノードＮ４は帰還手段（例えば、抵抗１１，３、及びキャパシタ４）の抵抗１１を介してノードＮ１へ接続され、この抵抗１１とキャパシタ４によって積分回路が構成されるようになっている。
ノードＮ３は、制御手段（例えば、１０ｋΩの抵抗）１２を介して制御端子１３に接続されている。制御端子１３は、閾値電圧制御用の制御電圧ＶＣを与えるための端子である。
【００１７】
図３は、図１の動作を示す信号波形図である。以下、図３を参照しつつ、図１の動作を説明する。
この入力回路において、図示しないキャパシタを介して入力端子１に入力信号ＩＮが入力されると、この入力信号ＩＮは抵抗３及びキャパシタ４で終端されると共に、その電圧が３段のインバータ５１〜５３で反転増幅され、インバータ５３の出力側から信号Ｓ５が出力される。信号Ｓ５は更にインバータ８で反転され、信号Ｓ８がディジタル信号ＯＵＴとして出力端子６から出力される。
【００１８】
信号Ｓ５は積分器９によって積分され、ノードＮ２には入力信号ＩＮと同程度の時定数で積分された図３に示すような電圧ＶＮ２が得られる。また、信号Ｓ８は積分器１０によって積分され、ノードＮ３には大きな時定数で積分された電圧ＶＮ３が得られる。
電圧ＶＮ２，ＶＮ３は差動アンプ２０に与えられ、この差動アンプ２０の出力側のノードＮ４には、これらの電圧ＶＮ２，ＶＮ３の比較結果に対応した電圧ＶＮ４が出力される。電圧ＶＮ４は、更に抵抗１１及びキャパシタ４によって積分され、ノードＮ１には、平均的なデューティ比に比例した電圧ＶＮ１が得られる。この電圧ＶＮ１は、抵抗３を介してインバータ５１の入力側へ、論理閾値としてフィードバックされる。
【００１９】
これにより、入力信号ＩＮのデューティ比が５０％の場合、ノードＮ１の電圧ＶＮ１が入力信号ＩＮの中心電圧に一致し、ディジタル信号ＯＵＴのデューティ比も５０％となる。また、４段のインバータ５１〜５３，８による増幅作用によって、出力端子６から内部の論理レベルに一致したディジタル信号ＯＵＴが出力される。
一方、入力信号ＩＮのデューティ比に応じた閾値電圧を設定する場合には、制御端子１３に制御電圧ＶＣを印加することによって、ノードＮ３の電圧ＶＮ３が制御され、インバータ５１の入力側へ与えられる論理閾値が制御される。
【００２０】
以上のように、この第１の実施形態の入力回路は、入力信号ＩＮを増幅した後、この入力信号ＩＮの周期と同程度の時定数で積分する積分器９と、大きな時定数で積分する積分器１０と、これらの積分器９，１０の出力信号を比較してその平均値を閾値電圧として入力側にフィードバックする差動アンプ２０を有している。また、積分器９の出力側に、抵抗１２を介して閾値電圧を制御する端子１３を有している。これにより、積分器９，１０で積分されて緩やかに変化する電圧ＶＮ２，ＶＮ３を差動アンプ２０で比較して閾値電圧を得ることができるので、入力信号ＩＮとしてインバータ５１の識別可能な振幅より小さな信号が入力されても、制御電圧ＶＣは大きな制御範囲で閾値電圧を精度良く設定することが可能になり、ディジタル信号ＯＵＴのデューティ比を安定して制御することができる。
【００２１】
（第２の実施形態）
図４は、本発明の第２の実施形態を示す差動アンプの回路図である。
この差動アンプ２０Ａは、図１中の差動アンプ２０に代えて設けられるもので、ＧａＡｓ−ＭＥＳＦＥＴによるＤＣＦＬのインバータ２３，２４，２５，２６，２７で構成されている。各インバータ２３〜２７は、いずれも図１中の差動アンプ２０と同様の構成であり、電源電圧ＶＣＣと接地電圧ＧＮＤとの間にＤ−ＦＥＴとＥ−ＦＥＴを直列に接続した両相入力インバータ構成となっている。
【００２２】
インバータ２３のＤ−ＦＥＴとＥ−ＦＥＴのゲートは、それぞれノードＮ２，Ｎ３に接続され、インバータ２４のＤ−ＦＥＴとＥ−ＦＥＴのゲートは、それぞれノードＮ３，Ｎ２に接続されている。インバータ２３の出力側は、インバータ２５のＤ−ＦＥＴとインバータ２６のＥ−ＦＥＴのゲートに接続され、インバータ２４の出力側は、このインバータ２５のＥ−ＦＥＴとインバータ２６のＤ−ＦＥＴのゲートに接続されている。更に、インバータ２５，２６の出力側は、インバータ２７のＤ−ＦＥＴとＥ−ＦＥＴのゲートに、それぞれ接続されている。そして、インバータ２７の出力側がノードＮ４となっている。
【００２３】
この差動アンプ２０Ａの動作は、基本的には差動アンプ２０と同じである。
即ち、ノードＮ２の電圧ＶＮ２がノードＮ３の電圧ＶＮ３よりも高い場合、インバータ２３の出力電圧は、電圧ＶＮ２よりも高くなる。また、インバータ２４の出力電圧は、電圧ＶＮ３よりも低くなる。これにより、インバータ２３、２４の出力電圧の差は、入力側の電圧ＶＮ２，ＶＮ３の差よりも大きくなる。更に、インバータ２３、２４の出力電圧の差は、インバータ２５，２６で増幅され、インバータ２７へ与えられる。そして、このインバータ２７からノードＮ４に比較結果の電圧ＶＮ４が出力される。
以上のように、この第２の実施形態の差動アンプは、５個のインバータ２３〜２７を並列かつ相補的に組み合わせて縦続接続し、３段の増幅回路を構成している。これにより、ＤＣＦＬの“Ｈ”と“Ｌ”の論理レベルの範囲内で広範囲に比較動作が可能になる。
【００２４】
（第３の実施形態）
図５は、本発明の第３の実施形態を示す入力回路の回路図であり、図１中の要素と共通の要素には共通の符号が付されている。
この入力回路は、図１におけるインバータ５３の出力側と積分器９の間に、デューティ比を設定するための第１の分圧手段（例えば、設定部）３０を設けると共に、インバータ８の出力側と積分器１０の間に同様の第２の分圧手段（例えば、設定部）４０を設けたものである。
【００２５】
設定部３０は、抵抗値Ｒ１の抵抗３１、抵抗値Ｒ２の抵抗３２、及びインバータ５３の“Ｌ”の出力電圧ＶＬと同電圧に設定された電圧源３３で構成されている。抵抗３１の一端は、インバータ５３の出力側に接続され、他端がノードＮ５に接続されている。ノードＮ５には抵抗３２の一端が接続され、この抵抗３２の他端は、電圧源３３に接続されている。そして、このノードＮ５が積分器９の入力側に接続されている。
【００２６】
設定部４０は、抵抗値Ｒ３の抵抗４１、抵抗値Ｒ４の抵抗４２、及びインバータ８の“Ｌ”の出力電圧ＶＬと同電圧に設定された電圧源４３で構成されている。但し、抵抗値Ｒ１〜Ｒ４は、Ｒ１／Ｒ２＝Ｒ４／Ｒ３の関係を有するように設定されている。抵抗４１の一端は、インバータ８の出力側に接続され、他端がノードＮ６に接続されている。ノードＮ６には抵抗４２の一端が接続され、この抵抗４２の他端は、電圧源４３に接続されている。そして、このノードＮ６が積分器１０の入力側に接続されている。その他の構成は、図１と同様である。
【００２７】
次に、動作を説明する。
例えば、入力信号ＩＮのデューティ比が２５％であるとする。インバータ５３の出力側の信号Ｓ５は、入力信号ＩＮを反転したものとなっているので、この信号Ｓ５のデューティ比は７５％となる。また、インバータ８の出力側の信号Ｓ８のデューティ比は、２５％である。
【００２８】
ここで、Ｒ１＝Ｒ４＝７５０Ω，Ｒ２＝Ｒ３＝２５０Ωとすると、差動アンプ２０の２つの入力端子には、インバータ５３，８の“Ｌ”の出力電圧ＶＬに、論理振幅のＲ１×Ｒ２／（Ｒ１＋Ｒ２）２倍の電圧を加えた電圧が入力される。
以上のように、この第３の実施形態の入力回路は、デューティ比を設定するための設定部３０，４０を有しているので、仮定した入力信号ＩＮのデューティ比に応じて、この入力信号ＩＮを“Ｈ”と“Ｌ”に切り分けるための閾値電圧を精度良く設定することができる。
【００２９】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｄ）のようなものがある。
（ａ）  インバータ５１〜５３，８、及び差動アンプ２０，２０ＡをＧａＡｓ−ＭＥＳＦＥＴを用いたＤＣＦＬで構成しているが、ＮチャネルＭＯＳトランジスタや、相補的ＭＯＳトランジスタで構成しても良い。
（ｂ）  インバータ５１〜５３の数は３個に限定されず、複数個であれば良い。
（ｃ）  差動アンプ２０，２０Ａの構成は、図示したものに限定されない。同様の機能を有するものであれば、どのような構成でも適用可能である。
（ｄ）  インバータ８の入力側に積分器１０を、出力側に積分器９を接続しても良い。
【００３０】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、増幅後の入力信号をそのデータ周期とほぼ同じ所定の時定数で積分する第１の積分手段と、大きな時定数で積分する第２の積分手段と、第１及び第２の積分手段の出力電圧の比較結果及び制御手段から印加される閾値電圧制御用の制御電圧に基づい生成された閾値電圧を入力信号に重畳する帰還手段を有している。これにより、入力信号の振幅やデューティ比にかかわらず、安定したディジタル信号を得ることができる。
【００３１】
第２の発明によれば、比較手段をＤ−ＦＥＴとＥ−ＦＥＴを直列接続した両相入力インバータを多段接続して構成している。これにより、論理レベルの範囲内で広範囲に比較動作が可能になる。
第３の発明によれば、増幅後の入力信号を分圧して第１及び第２の積分手段に与える第１及び第２の分圧手段を設けている。これにより、入力信号のデューティ比に応じた閾値電圧を精度良く設定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す入力回路の回路図である。
【図２】従来の入力回路の一例を示す回路図である。
【図３】図１の動作を示す信号波形図である。
【図４】本発明の第２の実施形態を示す差動アンプの回路図である。
【図５】本発明の第３の実施形態を示す入力回路の回路図である。
【符号の説明】
１    入力端子
３，１１，１２    抵抗
４    キャパシタ
５１〜５３，８，２３〜２７    インバータ
６    出力端子
９，１０    積分器
１３    制御端子
２０    差動アンプ
２１    Ｄ−ＦＥＴ
２２    Ｅ−ＦＥＴ
３０，４０    設定部
【図１】
0004456737.tif 000002
【図２】
0004456737.tif 000003
【図３】
0004456737.tif 000004
【図４】
0004456737.tif 000005
【図５】
0004456737.tif 000006