(57)【特許請求の範囲】
【請求項１】
（ａ）半導体素子を製造するためのマスクの一部がα−Ｓｉから成り、
（ｂ）ＨＳＧ生成技術による処理を施し、
（ｃ）前記α−Ｓｉから成るマスクの一部に半球粒状のポリシリコンを形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記マスクがコンタクトホールを形成するためのマスクであって、前記マスクの前記コンタクトホールに対応する領域に前記半球粒状のポリシリコンを形成して、前記領域の径を微細にする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マスクがコンタクトホールを形成するためのマスクであって、前記マスクの前記コンタクトホールに対応する領域に選択的に前記半球粒状のポリシリコンを形成して、前記領域を選択的に閉塞する請求項１に記載の半導体装置の製造方法。
【請求項４】
ゲート電極のサイドウオールに選択的に前記半球粒状のポリシリコンを形成して不純物ドープのマスクとし、ＬＤＤ領域の長さの異なるトランジスタを形成する請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌｇｒａｉｎｄ  Ｓｉｌｉｃｏｎ）生成技術を用いた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＤＲＡＭのように多層構造を有する半導体装置の製造方法において、層間を電気的に接続するために、層間膜に微細なプラグを形成するようにしている。
【０００３】
図３〜図５は、従来の製造方法によって、多層構造を有する半導体装置の層間膜に微細なプラグを形成する工程を示す断面図である。
【０００４】
先ず、図３（ａ）に示すように、シリコン基板１０１上に素子分離領域１０２、例えばビットラインとして使用される電極配線１０３、層間膜１０４が既知の方法で形成される。
【０００５】
次に、図３（ｂ）に示すように、前記層間膜１０４上にマスクとなるポリシリコン膜１０５を形成する。なお、この膜はアモルファスシリコン（α−Ｓｉ）であってもよい。
【０００６】
次に、前記マスクポリシリコン膜１０５上にフォトレジストのようなレジスト１０６の膜を形成した後、リソグラフィー技術により、前記レジスト１０６をパターニングして、図３（ｃ）に示すように、プラグに対応する部分のレジスト１０６を除去する。
【０００７】
次に、図３（ｄ）に示すように、前記パターニングしたレジスト１０６をマスクとして、マスクポリシリコン膜１０５と層間膜１０４をエッチングすると領域１０７が形成される。
【０００８】
次いで、残存する前記レジスト１０６を除去した後、新たにポリシリコン（又はα−Ｓｉ）膜を形成する。そして、前記ポリシリコン（又はα−Ｓｉ）膜を弱い異方性のエッチングにより除去すると、図４（ａ）に示すように、ＰＳＣ（ポリサイドウオールコンタクト）に使用するためのポリシリコン（又はα−Ｓｉ）サイドウオール、すなわちサイドウオールポリシリコン膜１０８が形成される。
【０００９】
次に、図４（ｂ）に示すように、前記サイドウオールポリシリコン膜１０８をマスクとして、前記層間膜１０４をエッチングすると、微細なコンタクトホール１０９が形成される。
【００１０】
次いで、図４（ｃ）に示すように、新たなポリシリコン膜、すなわち埋め込みポリシリコン膜１１０を形成すると、前記埋め込みポリシリコン膜１１０の一部は、前記コンタクトホール１０９に侵入して、プラグを形成する。
【００１１】
次に、図４（ｄ）に示すように、エッチングバック、ＣＭＰ法（化学機械研磨法）により、前記埋め込みポリシリコン膜１１０及びマスクポリシリコン膜１０５を除去する。
【００１２】
これにより、シリコン基板１０１、電極配線１０３等と接合する下方部分が微細でありながら、他層と接合する上方部分、すなわち受け皿領域が広いプラグを得ることができるので、図５（ａ）に示すように、前記層間膜１０４上の第２層間膜１１１中に形成される第２層配線１１２及びＤＲＡＭのキャパシタに接続されるセルコンタクト１１３は、各々の位置が対応するプラグの位置と厳密に一致していなくても、プラグの広い受け皿領域と接合することが可能である。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記した従来の半導体装置の製造方法においては、ＰＳＣ（ポリサイドウオールコンタクト）を使用するので、成膜工程数が多くなる。
【００１４】
また、図３（ｄ）に示したように、パターニングしたレジスト１０６をマスクとして、マスクポリシリコン膜１０５及び層間膜１０４をエッチングする際に、前記層間膜１０４のエッチング量をコントロールすることが困難である。
【００１５】
さらに、成膜及びエッチングの工程数が多いために、図６に示すように、微細不純物、すなわちパーティクル１１５が侵入して異常パターン１１４が形成される危険が多く、さらに、層間膜１０４、第２層間膜１１１等のエッチング量の制御が不十分となり易いので、プラグの受け皿領域が狭くなったり、図７に示すように、セルコンタクト１１３の下端が深くまで到達しなかったりして、不完全接合１１５が発生するという問題が発生した。
【００１６】
本発明は、上記問題点を除去し、成膜、エッチング等の工程数が少なく、各工程のコントロールが容易で、部材間の電気的接合が確実な半導体装置の製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕半導体装置の製造方法において、半導体素子を製造するためのマスクの一部がα−Ｓｉから成り、ＨＳＧ生成技術による処理を施し、前記α−Ｓｉから成るマスクの一部に半球粒状のポリシリコンを形成することを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００２０】
図１は本発明の第１の実施の形態の製造方法によって、多層構造を有する半導体素子の層間膜に微細なプラグを形成する工程断面図、図２はＨＳＧ生成技術の一例を示す図である。
【００２１】
ＤＲＡＭのように多層構造を有する半導体装置を製造するために、先ず、シリコン基板１１上に、トランジスタ、素子分離領域１２、例えばビットラインとして使用される電極配線１３、層間膜１４等が、既知の方法で形成される。そして、例えば、エキシマレーザ光のような短波長の光を利用したリソグラフィ技術により、前記層間膜１４に微小径の孔を形成した後、前記層間膜１４上にアモルファスシリコン（α−Ｓｉ）を堆積させると、前記微小径の孔内にも、α−Ｓｉが堆積して、コンタクトプラグ１５が形成される。
【００２２】
ここで、前記コンタクトプラグ１５の下端は、シリコン基板１１、電極配線１３等に接合している。なお、前記コンタクトプラグ１５を形成するために堆積させるα−Ｓｉは、含有するリンの濃度が低いもの、好適には１×１０20／ｃｍ3 以下の濃度のものである。
【００２３】
その後、エッチングバック、ＣＭＰ法（化学機械研磨法）により、前記層間膜１４上のα−Ｓｉを除去すると、図１（ａ）に示すように、層間膜１４中に微小径のα−Ｓｉのコンタクトプラグ１５が形成されたものが得られる。
【００２４】
次に、図１（ｂ）に示すように、前記層間膜１４のみを、例えばウエットエッチングにより、選択的にエッチングして、前記コンタクトプラグ１５の頭部が前記層間膜１４から突出するようにする。
【００２５】
次に、ＨＳＧ生成技術による処理を施すと、図１（ｃ）に示すように、前記コンタクトプラグ１５の頭部の全面に厚さ約０．０３５μｍのポリシリコン１６が生成され、前記頭部に広い受け皿領域２０が形成される。なお、前記生成されるポリシリコン１６の厚さは、生成条件を制御することにより、適宜変更できる。
【００２６】
これにより、シリコン基板１１、電極配線１３等と接合する下方部分が微細でありながら、他層の配線等と接合する上方部分、すなわち受け皿領域２０が広いコンタクトプラグ１５を得ることができる。
【００２７】
ここで、ＨＳＧ生成技術は、例えばＤＲＡＭのキャパシタ電極の表面積を増加させる場合に使用されており、含有するリンの濃度が低いα−Ｓｉの表面に略半球粒状のポリシリコンを生成する処理技術であって、その一例を以下に説明する。
【００２８】
先ず、図２（ａ）示すように、含有するリンの濃度が低いα−Ｓｉからなる薄膜２１（厚さＬ1 は、約０．１０μｍ）を、その表面の自然酸化膜を除去した後に、真空室内に設置する。次いで、前記真空室内を５００〜６５０℃程度の高温かつ１×１０-8ｔｏｒｒ程度の高真空とした状態で、前記真空室内にＳｉＨ4 、Ｓｉ2 Ｈ6 等のＳｉ系ガスを導入した後、６００℃以上の温度でアニールすると、図２（ｂ）に示すように、前記薄膜２１の表面に略半球粒状のポリシリコンが生成され、前記薄膜の厚さＬ2 は約０．１７μｍに増加する。
【００２９】
次に、図１（ｄ）に示すように、前記層間膜１４上に、第２配線層１８及びＤＲＡＭのキャパシタ、その他に接続されるセルコンタクト１９を含む第２層間膜１７を形成する。ここで、前記第２配線層１８及びセルコンタクト１９は、例えばリソグラフィ技術を用いて形成するのであるが、この場合、前記受け皿領域２０が広いので、前記第２層配線１８及びセルコンタクト１９は、各々の位置が対応する前記コンタクトプラグ１５との位置合わせが厳密でなくとも、すなわちラフであっても、前記コンタクトプラグ１５と接合させることが可能である。
【００３０】
また、前記コンタクトプラグ１５の頭部の頂面にもポリシリコン１６が生成されて、前記受け皿領域２０のハイト（高さ）が高いので、前記セルコンタクト１９を形成する際の第２層間膜１７のエッチング量が十分でなく、前記セルコンタクト１９の下端が前記受け皿領域２０に接合させることが可能である。
【００３１】
このように、本実施の形態においては、ＨＳＧ生成技術による処理を施して、前記コンタクトプラグ１５の頭部に広い受け皿領域２０を形成するので、成膜、エッチング等の工程数が少ないから、パーティクルが侵入する危険性及び配線パターン不良発生の危険性が少ない。
【００３２】
さらに、前記コンタクトプラグ１５の頭部に広くかつハイトの高い受け皿領域２０を形成するので、前記第２層配線１８及びセルコンタクト１９と各々対応する前記コンタクトプラグ１５との位置合わせやエッチング量の制御がラフであっても、確実なコンタクトが容易に達成される。
【００３３】
次に、本発明の第２の実施の形態について説明する。
【００３４】
図８は本発明の第２の実施の形態の製造方法によって、多層構造を有する半導体素子の層間膜に微細なプラグを形成する工程断面図、図９はＨＳＧ生成技術による処理におけるリンの濃度の影響を示す図である。なお、第１の実施の形態と同じ構成を有するものについては、同じ符号を付与することによってその説明を省略する。
【００３５】
第１の実施の形態と同様にして、図８（ａ）に示すような、コンタクトプラグ１５の頭部が層間膜１４から突出するようにしたものを得る。ここで、前記コンタクトプラグ１５は、後述する配線２３との結線に使用するか否かにかかわらず、形成可能な場所に全て形成する。例えば、ゲートアレイイメージに共通のマスクを使用して層間膜１４をパターニングして、コンタクトプラグ１５用の孔をレイアウトして、すべての孔の中にコンタクトプラグ１５を形成する。
【００３６】
次に、層間膜１４上にフォトレジストのようなレジスト２２の膜を形成した後、リソグラフィー技術により、前記レジスト２２をパターニングして、図８（ｂ）に示すように、結線に使用しないコンタクトプラグ１５ｂに対応する部分のレジスト２２を除去する。すると、結線に使用するコンタクトプラグ１５ａはレジスト２２によりマスクされた状態となる。そして、図８（ｂ）に示すように、この状態でリンのイオン注入を行うと、結線に使用しないコンタクトプラグ１５ｂにのみリンがドープされる。
【００３７】
次に、前記層間膜１４上から前記レジスト２２を除去した後、ＨＳＧ生成技術による処理を施すと、図８（ｃ）に示すように、前記コンタクトプラグ１５ａの頭部の全面にポリシリコン１６が生成され、受け皿領域２０となるが、前記コンタクトプラグ１５ｂの頭部にはポリシリコン１６が生成されない。
【００３８】
これは、ＨＳＧ生成技術による処理におけるポリシリコン生成の下地依存性によるもので、図９（ａ）に示すように、含有するリンの濃度が低いα−Ｓｉの表面には半球粒状のポリシリコンが生成されるが、図９（ｂ）に示すように、含有するリンの濃度が高いα−Ｓｉの表面には半球粒状のポリシリコンが生成されない現象である。なお、含有するリンの濃度が高いα−Ｓｉの表面に半球粒状のポリシリコンが生成されない現象は、一般にｂａｌｄ不良と呼ばれている。
【００３９】
次に、前記層間膜１４上に第２層間膜１７を形成し、その後、前記第２層間膜１７にセルコンタクト１９用の孔をエッチングにより形成する。なお、前記セルコンタクト１９用の孔は、前記コンタクトプラグ１５ａの頭部に形成された受け皿領域２０に到達する深さまで形成される。この場合、例えば、前記コンタクトプラグ１５ａ及び１５ｂを形成する際に使用したゲートアレイイメージに共通のマスクを使用して、第２層間膜１７をパターニングして、セルコンタクト１９ａ及び１９ｂ用の孔をレイアウトする。そして、結線に使用するか否かにかかわらず、すべての孔の中にセルコンタクト１９ａ及び１９ｂを形成する。
【００４０】
これにより、図８（ｄ）に示すように、前記コンタクトプラグ１５ａ及びセルコンタクト１９ａは、前記コンタクトプラグ１５ａの頭部に生成されたポリシリコン１６を介して接合するが、セルコンタクト１９ａ及び１９ｂ用の孔は、前記コンタクトプラグ１５ａの頭部に形成された受け皿領域２０に到達する深さまでしか形成されていないので、前記コンタクトプラグ１５ｂ及びセルコンタクト１９ｂは接合しない。
【００４１】
最後に、前記第２層間膜１７上に配線２３をセルコンタクト１９ａ及び１９ｂと接合するように形成する。
【００４２】
このように、第２の実施の形態においては、ＨＳＧ生成技術による処理を施して、コンタクトプラグ１５ａの頭部に形成した広く、かつハイトの高い受け皿領域２０を介してコンタクトプラグ１５ａ及びセルコンタクト１９ａが接合するので、位置合わせやエッチング量の制御がラフであっても、確実なコンタクトが容易に達成される。
【００４３】
また、結線に使用するコンタクトプラグ１５ａのレイアウトをイオン注入によって行うので、位置合わせがラフであっても、レジスト２２をパターニングすることができる。
【００４４】
さらに、ゲートアレイイメージに共通のマスクを使用して、層間膜１４及び第２層間膜１７をパターニングする場合には、マスクのコストを削減することができる。
【００４５】
次に、本発明の第３の実施の形態について説明する。
【００４６】
図１０は本発明の第３の実施の形態の製造方法によって、多層構造を有する半導体素子に微小なキャパシタを形成する工程断面図である。なお、第１及び第２の実施の形態と同じ構成を有するものについては、同じ符号を付与することによってその説明を省略する。
【００４７】
本実施の形態においては、ＲＯＭ又はＲＡＭのようにキャパシタの保持する電荷量の差で信号の有無を判別する半導体装置を製造する。
【００４８】
先ず、第２の実施の形態と同様にして、図１０（ａ）に示すように、電荷量の大きいキャパシタの電極として使用するコンタクトプラグ１５ｃがレジスト２２によりマスクされた状態のものを得る。そして、この状態でリンのイオン注入を行うと、レジスト２２によりマスクされていない電荷量の小さいキャパシタの電極として使用するコンタクトプラグ１５ｄにのみリンがドープされる。
【００４９】
次に、第２の実施の形態と同様に、層間膜１４上から前記レジスト２２を除去した後、ＨＳＧ生成技術による処理を施すと、図１０（ｂ）に示すように、前記コンタクトプラグ１５ｃの頭部の全面にポリシリコン１６が生成されるが、前記コンタクトプラグ１５ｄの頭部にはポリシリコン１６が生成されない。
【００５０】
次に、図１０（ｃ）に示すように、前記コンタクトプラグ１５ｃ及び１５ｄの頭部の周囲に、二酸化シリコンのような誘電体を被覆して、キャパシタ膜２４を形成した後、層間膜１４上全面に上部電極２５を形成する。
【００５１】
これにより、前記コンタクトプラグ１５ｃ及び１５ｄと前記上部電極２５とは、誘電体であるキャパシタ膜２４を間に介して対向しているので、キャパシタとして機能する。そして、前記コンタクトプラグ１５ｃの頭部の全面にはポリシリコン１６が生成されて表面積が大きくなっているので、前記コンタクトプラグ１５ｃと前記上部電極２５とは、保持する電荷量の大きいキャパシタとして機能し、前記コンタクトプラグ１５ｄと前記上部電極２５とは、保持する電荷量の小さいキャパシタとして機能するので、保持する電荷量の異なるキャパシタを有する半導体装置が得られる。
【００５２】
このように、第３の実施の形態においては、コンタクトプラグ１５ｄにイオン注入した後にＨＳＧ生成技術による処理を施して、コンタクトプラグ１５ｃの頭部にのみポリシリコンを生成して表面積を大きくしているので、保持する電荷量の異なるキャパシタを有するＲＯＭ又はＲＡＭのような半導体装置を容易に製造することができる。
【００５３】
また、トランジスタ、キャパシタ等を形成した後に、ＲＯＭの書き込みが可能となり、ＴＡＴ（応答時間）の速いＲＯＭを有する半導体装置を得ることができる。
【００５４】
次に、本発明の第４の実施の形態について説明する。
【００５５】
図１１は本発明の第４の実施の形態の製造方法によって、半導体素子に配線層を形成する工程断面図である。なお、第１乃至第３の実施の形態と同じ構成を有するものについては、同じ符号を付与することによってその説明を省略する。
【００５６】
本実施の形態においては、トランジスタ、素子分離領域、層間膜、コンタクトプラグ等が既に形成されたシリコン基板上に配線層を有する半導体装置を製造する。
【００５７】
先ず、前記トランジスタ、素子分離領域、層間膜、コンタクトプラグ等が既に形成されたシリコン基板上に、エッチング、デポジット等既知の技術を使用して、α−Ｓｉから成る配線ブロック２６を複数個形成する。ここで、複数の配線ブロック２６は、前記シリコン基板上に、図１１（ａ）に示すように、レイアウトされる。また、前記複数の配線ブロック２６の相互の間隔は、好適には、０．０７μｍ以下である。
【００５８】
次に、前記配線ブロック２６が形成されたシリコン基板上にレジスト２２の膜を形成した後、リソグラフィー技術により、前記レジスト２２をパターニングして、配線パターン２７として使用しない部分のレジスト２２を除去する。すると、図１１（ｂ）に示すように、配線パターン２７に使用する配線ブロック２６を結合する部分がレジスト２２によりマスクされた状態となる。そして、この状態でリンのイオン注入を行うと、前記配線パターン２７に使用しない部分にリンがドープされ、前記配線パターン２７に使用する配線ブロック２６を結合する部分にはリンがドープされない。
【００５９】
次に、前記配線パターン２７に使用する配線ブロック２６を結合する部分上から前記レジスト２２を除去した後、ＨＳＧ生成技術による処理を施すと、図１１（ｃ）に示すように、前記配線パターン２７に使用する配線ブロック２６の結合する部分にのみポリシリコン１６が生成され、隣接する配線ブロック２６同士が接合されるが、その他の部分にはポリシリコン１６が生成されない。
【００６０】
これにより、所望の配線ブロック２６同士が接合され、所望の配線パターン２７が形成される。
【００６１】
このように、第４の実施の形態においては、配線パターン２７として使用しない部分にイオン注入した後にＨＳＧ生成技術による処理を施して、配線パターン２７に使用する配線ブロック２６の結合する部分にのみポリシリコンを生成して配線ブロック２６同士を接合しているので、所望の配線パターン２７を有する半導体装置を容易に製造することができる。
【００６２】
また、配線ブロック２６のレイアウトは、配線パターン２７にかかわらず、共通であるから、配線ブロック２６を形成するためのマスクが共通化できるので、マスク製造コストを削減することができる。
【００６３】
次に、本発明の第５の実施の形態について説明する。
【００６４】
図１２〜図１３は本発明の第５の実施の形態の製造方法によって、多層構造を有する半導体素子の層間膜に微小径のプラグを形成する工程断面図である。なお、第１乃至第４の実施の形態と同じ構成を有するものについては、同じ符号を付与することによってその説明を省略する。
【００６５】
ＤＲＡＭのように多層構造を有する半導体装置の製造するために、先ず、シリコン基板１１上に、トランジスタ、素子分離領域１２、例えばビットラインとして使用される電極配線１３、層間膜１４等が、既知の方法で形成される。そして、前記層間膜１４上にマスクとなるα−Ｓｉの膜、すなわちマスクＳｉ２８を形成する。
【００６６】
次に、前記マスクＳｉ２８上にレジスト２２の膜を形成した後、リソグラフィー技術により、前記レジスト２２をパターニングして、後述する領域２９に対応する部分のレジスト２２を除去した後、前記パターニングしたレジスト２２をマスクとして、前記マスクＳｉ２８をエッチングすると、図１２（ａ）に示すように、領域２９が形成される。
【００６７】
次に、前記レジスト２２を除去した後に、ＨＳＧ生成技術による処理を施すと、図１２（ｂ）に示すように、前記マスクＳｉ２８の全面にポリシリコン１６が生成され、前記領域２９の径が縮小された状態となる。
【００６８】
次に、前記領域２９の径が縮小された状態のマスクＳｉ２８をマスクとして、層間膜１４をエッチングすると、図１２（ｃ）に示すように、コンタクトホール３０が形成される。ここで、前記コンタクトホール３０の径は、前記ポリシリコン１６によって縮小された領域２９の径に対応するのであるから、微小である。
【００６９】
次に、図１３（ａ）に示すように、新たなポリシリコンの膜、すなわち埋め込みポリシリコン３１を形成すると、前記埋め込みポリシリコン３１の一部は、前記コンタクトホール３０に侵入して、微小径のコンタクトプラグ１５を形成する。
【００７０】
次に、図１３（ｂ）に示すように、エッチングバック、ＣＭＰ法により、前記埋め込みポリシリコン３１及びマスクＳｉ２８を除去する。これにより、層間膜１４中に微小径のコンタクトプラグ１５を有する半導体装置が得られる。
【００７１】
このように、第５の実施の形態においては、従来のようにＰＳＣ（ポリサイドウオールコンタクト）に使用するサイドウオールポリシリコンをマスクとせずに、ＨＳＧ生成技術による処理を施して領域２９の径が縮小されたマスクＳｉ２８をマスクとして、層間膜１４をエッチングによりコンタクトホール３０を形成するので、微小径のコンタクトホール３０を容易に製造することができる。
【００７２】
また、コンタクトホール３０の径は、ＨＳＧ生成技術による処理で生成されるポリシリコン１６の厚みを制御することで、容易に制御することができる。
【００７３】
さらに、ＰＳＣに使用するサイドウオールポリの生成、サイドウオールエッチング等の工程が省略できるので、半導体装置の製造コストを削減することができる。
【００７４】
次に、本発明の第６の実施の形態について説明する。
【００７５】
図１４〜図１５は本発明の第６の実施の形態の製造方法によって、多層構造を有する半導体素子の層間膜に微小径のプラグを形成する工程図である。なお、図１５（ｂ）は、図１５（ａ）におけるｘ−ｙ線断面矢視図である。また、第１乃至第５の実施の形態と同じ構成を有するものについては、同じ符号を付与することによってその説明を省略する。
【００７６】
本実施の形態においては、第５の実施の形態と同様にして、マスクＳｉ２８にコンタクトホール３０に対応する領域２９を形成する。ここで、前記領域２９は、前記マスクＳｉ２８に、図１４（ａ）に示すように、レイアウトされる。また、前記領域２９の径は、好適には、０．１０μｍ程度である。
【００７７】
次に、前記領域２９が形成されたマスクＳｉ２８上にレジスト２２の膜を形成した後、リソグラフィー技術により、前記レジスト２２をパターニングして、コンタクトホール３０を形成する部分のレジスト２２を除去する。すると、図１４（ｂ）に示すように、コンタクトホール３０を形成しない部分の領域２９がレジスト２２によりマスクされた状態となる。そして、この状態でリンのイオン注入を行うと、前記コンタクトホール３０を形成する部分にリンがドープされ、前記コンタクトホール３０を形成しない部分の領域２９にはリンがドープされない。
【００７８】
次に、前記レジスト２２を除去した後、ＨＳＧ生成技術による処理を施すと、図１４（ｃ）に示すように、前記コンタクトホール３０を形成しない部分の領域２９にのみポリシリコン１６が生成され、前記領域２９は閉塞されるが、その他の領域２９は、ポリシリコン１６が生成されないので、閉塞されない。
【００７９】
次に、前記一部の領域２９が閉塞されたマスクＳｉ２８をマスクとして、層間膜１４をエッチングすると、閉塞されない領域２９に対応した位置にコンタクトホール３０が形成される。
【００８０】
その後、第５の実施の形態と同様にして、埋め込みポリ３１の形成、埋め込みポリ３１及びマスクＳｉ２８除去等の工程を行うと、図１５（ａ）及び図１５（ｂ）に示すように、層間膜１４中の前記閉塞されない領域２９に対応した位置に、コンタクトプラグ１５が形成される。
【００８１】
このように、第６の実施の形態においては、マスクＳｉ２８のコンタクトホール３０を形成する部分、すなわちコンタクトプラグ１５を形成する部分にイオン注入した後にＨＳＧ生成技術による処理を施して、コンタクトプラグ１５を形成しない部分に対応する領域２９にポリシリコンを生成して閉塞しているので、所望の位置にコンタクトプラグ１５を有する半導体装置を容易に製造することができる。
【００８２】
また、領域２９のレイアウトは、コンタクトプラグ１５のレイアウトにかかわらず、共通であるから、マスクＳｉ２８のエッチングのためのマスクが共通化でき、製造コストを削減することができる。
【００８３】
次に、本発明の第７の実施の形態について説明する。
【００８４】
図１６〜図１７は本発明の第７の実施の形態の製造方法によって、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のＭＯＳＦＥＴのようなトランジスタのゲート電極のサイドウオールを形成する工程断面図である。なお、第１乃至第６の実施の形態と同じ構成を有するものについては、同じ符号を付与することによってその説明を省略する。
【００８５】
ＤＲＡＭのようにＭＯＳＦＥＴのようなトランジスタを有する半導体装置を製造するために、先ず、図１６（ａ）に示すように、シリコン基板１１にゲート電極３２ａ，３２ｂが、既知の方法で形成される。なお、ゲート電極３２ａ，３２ｂとシリコン基板１１の間には、通常、絶縁膜が介在する。
【００８６】
次に、図１６（ｂ）に示すように、前記シリコン基板１１上にα−Ｓｉの膜、すなわちサイドウオールＳｉ３３を形成する。
【００８７】
次に、前記サイドウオールＳｉ３３上にレジスト２２の膜を形成した後、リソグラフィー技術により、前記レジスト２２をパターニングして、サイドウオール長の短いトランジスタ用のゲート電極３２ｂ周囲のサイドウオールＳｉ３３上のレジスト２２を除去する。すると、図１６（ｃ）に示すように、サイドウオール長の長いトランジスタ用のゲート電極３２ａ周囲のサイドウオールＳｉ３３がレジスト２２によりマスクされた状態となる。そして、この状態でリンのイオン注入を行うと、前記ゲート電極３２ｂ周囲のサイドウオールＳｉ３３にリンがドープされ、前記ゲート電極３２ａ周囲のサイドウオールＳｉ３３にはリンがドープされない。
【００８８】
次に、既知の方法により、前記サイドウオールＳｉ３３をエッチングして、図１７（ａ）に示すように、前記ゲート電極３２ａ及び３２ｂの側面にのみ前記サイドウオールＳｉ３３を残留させて、サイドウオール３４を形成する。
【００８９】
次に、ＨＳＧ生成技術による処理を施すと、図１７（ｂ）に示すように、リンがドープされていない前記ゲート電極３２ａのサイドウオール３４上にのみポリシリコン１６が生成されるので、前記ゲート電極３２ａのサイドウオール３４の厚み、すなわち、図において左右方向の長さが、前記ゲート電極３２ｂのサイドウオール３４の長さよりも、例えば０．０３５μｍ程度、長くなる。なお、前記ゲート電極３２ａのサイドウオール３４の長さは、ＨＳＧ生成技術による処理条件を制御してポリシリコン１６の厚みを変更することにより、調節できる。
【００９０】
その後、ソース、ドレイン等の領域に、例えばイオン注入により不純物をドープし、配線、層間膜１４等を形成して、図１７（ｃ）に示すように、オフセット領域、すなわちＬＤＤ領域３６の長さの異なるソース・ドレイン領域３７を有するＭＯＳＦＥＴのようなトランジスタを複数個有する半導体装置を製造する。なお、３５ａはサイドウォール長の長いトランジスタ、３５ｂはサイドウォール長の短いトランジスタである。
【００９１】
このように、本実施の形態においては、サイドウオール長の短いトランジスタ用のゲート電極３２ｂ周囲のサイドウオールＳｉ３３にイオン注入した後にＨＳＧ生成技術による処理を施して、ゲート電極３２ａのサイドウオール３４上にのみポリシリコン１６を生成してサイドウオール３４を長くしているので、ＬＤＤ領域の長さの異なるトランジスタを複数個有する半導体装置を容易に製造することができる。
【００９２】
また、サイドウオールＳｉ３３の形成が１回なので、製造工程が少なく、製造コストを削減することができる。
【００９３】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００９４】
【発明の効果】
以上、詳細に説明したように、本発明によれば、以下のような効果を奏することができる。
【００９５】
（Ａ）ＨＳＧ生成技術による処理を施して、半導体素子を構成する部材の一部又はマスクの一部にポリシリコンを形成したことにより、成膜、エッチング等の工程数が少なく、各工程のコントロールが容易で、共通のマスクを使用できるので、半導体装置を容易に低コストで製造することができる。
【００９６】
（Ｂ）ＨＳＧ生成技術による処理を施して、半導体素子を構成するα−ＳＩから成る部材の一部にポリシリコンが形成されたので、各種の大きさ及びパターンの部材を有し、部材間の接合が確実な半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の製造方法によって、多層構造を有する半導体素子の層間膜に微細なプラグを形成する工程断面図である。
【図２】本発明の第１の実施の形態の製造方法におけるＨＳＧ生成技術の一例を示す図である。
【図３】従来の製造方法によって、多層構造を有する半導体装置の層間膜に微細なプラグを形成する工程を示す断面図（その１）である。
【図４】従来の製造方法によって、多層構造を有する半導体装置の層間膜に微細なプラグを形成する工程を示す断面図（その２）である。
【図５】従来の製造方法によって、多層構造を有する半導体装置の層間膜に微細なプラグを形成する工程を示す断面図（その３）である。
【図６】従来技術の問題点の説明図（その１）である。
【図７】従来技術の問題点の説明図（その２）である。
【図８】本発明の第２の実施の形態の製造方法によって、多層構造を有する半導体素子の層間膜に微細なプラグを形成する工程断面図である。
【図９】本発明の第２の実施の形態の製造方法におけるＨＳＧ生成技術による処理におけるリンの濃度の影響を示す図である。
【図１０】本発明の第３の実施の形態の製造方法によって、多層構造を有する半導体素子に微小なキャパシタを形成する工程断面図である。
【図１１】本発明の第４の実施の形態の製造方法によって、半導体素子に配線層を形成する工程断面図である。
【図１２】本発明の第５の実施の形態の製造方法によって、多層構造を有する半導体素子の層間膜に微小径のプラグを形成する工程断面図（その１）である。
【図１３】本発明の第５の実施の形態の製造方法によって、多層構造を有する半導体素子の層間膜に微小径のプラグを形成する工程断面図（その２）である。
【図１４】本発明の第６の実施の形態の製造方法によって、多層構造を有する半導体素子の層間膜に微小径のプラグを形成する工程図（その１）である。
【図１５】本発明の第６の実施の形態の製造方法によって、多層構造を有する半導体素子の層間膜に微小径のプラグを形成する工程図（その２）である。
【図１６】本発明の第７の実施の形態の製造方法によって、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のＭＯＳＦＥＴのようなトランジスタのゲート電極のサイドウオールを形成する工程断面図（その１）である。
【図１７】本発明の第７の実施の形態の製造方法によって、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のＭＯＳＦＥＴのようなトランジスタのゲート電極のサイドウオールを形成する工程断面図（その２）である。
【符号の説明】
１１    シリコン基板
１２    素子分離領域
１３    電極配線
１４    層間膜
１５，１５ａ，１５ｂ，１５ｃ，１５ｄ    コンタクトプラグ
１６，３１    ポリシリコン
１７    第２層間膜
１８    第２配線層
１９，１９ａ，１９ｂ    セルコンタクト
２０    受け皿領域
２１    薄膜（α−Ｓｉ）
２２    レジスト
２３    配線
２４    キャパシタ膜
２５    上部電極
２６    配線ブロック
２７    配線パターン
２８    マスクＳｉ
２９    領域
３０    コンタクトホール
３２ａ，３２ｂ    ゲート電極
３３    サイドウオールＳｉ
３４    サイドウオール
３５ａ    サイドウォール長の長いトランジスタ
３５ｂ    サイドウォール長の短いトランジスタ
３６    ＬＤＤの領域
３７    ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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