(57)【特許請求の範囲】
【請求項１】
光を受光して光電荷を生成および蓄積するフォトダイオードと、
前記光電荷を転送する転送トランジスタと、
前記転送トランジスタを通じて前記光電荷が転送されるフローティング領域と、
蓄積容量素子と、
前記フローティング領域と前記蓄積容量素子の間に接続された蓄積トランジスタと、を有し、
前記蓄積トランジスタは、前記フォトダイオードの蓄積期間においてオンとされて、前記蓄積期間に前記フォトダイオードから溢れて前記転送トランジスタから前記フローティング領域に流れた光電荷を前記蓄積容量素子に蓄積させるとともに、前記フォトダイオードの蓄積期間に続く転送期間においてはオフとされ、
前記転送トランジスタは、前記転送期間においてオンとなり、前記フォトダイオードに蓄積された電荷を前記フローティング領域に転送して前記フローティング領域に蓄積させ、
前記蓄積トランジスタは、前記転送期間より後の期間においてオンとなり、前記蓄積容量素子に蓄積されていた前記溢れた電荷と前記フローティング領域に蓄積されていた電荷とを混合させ、前記混合前に前記フローティング領域に蓄積されていた電荷を読み出すとともに、前記混合後に混合された電荷を読み出すことを特徴とする固体撮像装置。
【請求項２】
前記フローティング領域に接続され、前記蓄積トランジスタがオフの状態で、前記フォトダイオードに蓄積され前記フローティング領域に転送された電荷を電圧信号に増幅変換し、次に、前記蓄積トランジスタがオンの状態で、前記フローティング領域に転送された電荷と前記フォトダイオードから溢れ前記蓄積容量素子に蓄積されていた電荷とを混合した電荷を電圧信号に増幅変換する増幅トランジスタをさらに有する請求項１に記載の固体撮像装置。
【請求項３】
少なくとも前記フォトダイオードと、前記転送トランジスタと、前記蓄積容量素子と、前記蓄積トランジスタと、前記フローティング領域とが一画素に含まれ、前記画素が一次元または二次元のアレイ状に複数個集積されたことを特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
前記各画素が、
前記蓄積トランジスタがオフの状態で、前記フローティング領域の電荷を排出し、前記蓄積トランジスタがオンの状態で、前記フローティング領域および前記蓄積容量の電荷を排出するリセットトランジスタをさらに有する請求項３に記載の固体撮像装置。
【請求項５】
前記蓄積トランジスタがオフの状態で、前記フローティング領域の電荷を排出して、前記フローティング領域のノイズ電荷を読み出し、
前記蓄積トランジスタがオンの状態で、前記フローティング領域および前記蓄積容量素子の電荷を排出して、前記フローティング領域および前記蓄積容量素子のノイズ電荷を読み出すことを特徴とする請求項４に記載の固体撮像装置。
【請求項６】
前記増幅トランジスタに接続して形成され、前記画素を選択するための選択トランジスタをさらに有する請求項３に記載の固体撮像装置。
【請求項７】
前記蓄積容量素子に蓄積された光電荷を対数変換して読み出す対数変換回路を含む請求項１に記載の固体撮像装置。
【請求項８】
前記フォトダイオードから溢れる光電荷を対数変換して前記蓄積容量素子に蓄積する対数変換回路を含む請求項１に記載の固体撮像装置。
【請求項９】
前記転送トランジスタが、前記転送トランジスタを構成する基板の表面または表面近傍から所定の深さまで形成された前記転送トランジスタのチャネルと同じ導電型の半導体層を有する埋め込みチャネル型である請求項１に記載の固体撮像装置。
【請求項１０】
前記転送トランジスタが、前記転送トランジスタを構成する基板の所定の深さにおいて形成され、前記転送トランジスタのチャネルと同じ導電型であり、前記転送トランジスタのパンチスルーの障壁を低減する半導体層を有する請求項１に記載の固体撮像装置。
【請求項１１】
前記蓄積容量素子は、前記固体撮像装置を構成する半導体基板の表層部分に形成された下部電極となる半導体領域と、前記半導体領域上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する請求項１に記載の固体撮像装置。
【請求項１２】
前記蓄積容量素子は、前記固体撮像装置を構成する基板上に形成された下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する請求項１に記載の固体撮像装置。
【請求項１３】
前記蓄積容量素子は、前記固体撮像装置を構成する半導体基板に形成されたトレンチの内壁に形成された下部電極となる半導体領域と、前記トレンチの内壁を被覆して形成された容量絶縁膜と、前記容量絶縁膜を介して前記トレンチを埋め込んで形成された上部電極とを有する請求項１に記載の固体撮像装置。
【請求項１４】
第１導電型半導体領域と前記第１導電型半導体領域に接合する第２導電型半導体領域とが前記固体撮像装置を構成する半導体基板の内部に埋め込まれて、前記蓄積容量素子が構成されている請求項１に記載の固体撮像装置。
【請求項１５】
前記固体撮像装置を構成する基板が半導体基板上に絶縁膜を介して半導体層が形成されているＳＯＩ（Semiconductor  on  Insulator）基板であり、
前記絶縁膜を介して対向する前記半導体基板と前記半導体層の間の絶縁膜容量を用いて前記蓄積容量素子が構成されている請求項１に記載の固体撮像装置。
【請求項１６】
前記フローティング領域または前記フローティング領域および前記蓄積容量素子に転送された光電荷から得られた電圧信号と、前記フローティング領域または前記フローティング領域および前記蓄積容量素子のリセットレベルの電圧信号との差分を取るノイズキャンセル手段をさらに有する請求項１に記載の固体撮像装置。
【請求項１７】
前記フローティング領域および前記蓄積容量素子のリセットレベルの電圧信号を記憶する記憶手段をさらに有する請求項１６に記載の固体撮像装置。
【請求項１８】
前記フローティング領域に転送された光電荷から得られた電圧信号と、前記フローティング領域の前記転送前のレベルの電圧信号との差分を取るノイズキャンセル手段をさらに有する請求項１に記載の固体撮像装置。
【請求項１９】
前記フローティング領域および前記蓄積容量素子に転送された光電荷から得られた電圧信号と、前記フローティング領域および前記蓄積容量素子のリセットレベルの電圧信号との差分を取るノイズキャンセル手段をさらに有する請求項１に記載の固体撮像装置。
【請求項２０】
前記フローティング領域および前記蓄積容量素子のリセットレベルの電圧信号を記憶する記憶手段をさらに有する請求項１９に記載の固体撮像装置。
【請求項２１】
前記フォトダイオード内の光電荷を転送する第１電荷結合転送路が前記フォトダイオードに接続して形成され、
前記蓄積容量素子が隣接する画素間で接続されて、前記第１電荷結合転送路とは別に前記蓄積容量素子内の光電荷を転送する第２電荷結合転送路を構成する請求項１に記載の固体撮像装置。
【請求項２２】
前記フォトダイオードに接続して形成され、前記フォトダイオード内の光電荷を転送する電荷結合転送路と、
前記蓄積容量素子に接続して形成され、前記蓄積容量素子内の光電荷を排出するためのリセットトランジスタと、
前記蓄積容量素子内の光電荷を電圧信号に増幅変換する増幅トランジスタと、
前記増幅トランジスタに接続して形成され、前記画素を選択するための選択トランジスタとをさらに有する請求項１に記載の固体撮像装置。
【請求項２３】
前記画素を構成するトランジスタがｎチャネルＭＯＳトランジスタである請求項１〜２２のいずれか１項に記載の固体撮像装置。
【請求項２４】
前記画素を構成するトランジスタがｐチャネルＭＯＳトランジスタである請求項１〜２２のいずれか１項に記載の固体撮像装置。
【請求項２５】
少なくとも前記フォトダイオードと、前記転送トランジスタと、前記蓄積容量素子と、前記蓄積トランジスタと、前記フローティング領域とが一画素に含まれた請求項１に記載の固体撮像装置を有し、前記画素が直線状に複数個集積されたラインセンサ。
【請求項２６】
請求項１に記載の固体撮像装置を有する光センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置、ラインセンサ、光センサおよび固体撮像装置の動作方法に関し、特にＣＭＯＳ型あるいはＣＣＤ型の固体撮像装置、ラインセンサおよび光センサと、当該固体撮像装置の動作方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary  Metal-Oxide-Semiconductor）イメージセンサあるいはＣＣＤ（Charge  Coupled  Device）イメージセンサなどの画像入力イメージセンサは、その特性向上とともに、例えばデジタルカメラやカメラ付き携帯電話などの用途で需要が拡大してきている。【０００３】
上記のイメージセンサは、さらなる特性向上が望まれており、その一つがダイナミックレンジを広くすることである。
従来用いられているイメージセンサのダイナミックレンジは、例えば３〜４桁（６０〜８０ｄＢ）程度に留まっており、肉眼あるいは銀塩フィルムの５〜６桁（１００〜１２０ｄＢ）には及んでいないのが現状である。
そこで、肉眼あるいは銀塩フィルムと同等の５〜６桁（１００〜１２０ｄＢ）のダイナミックレンジを持つ高画質イメージセンサの開発が望まれている。このような広いダイナミックレンジを持つイメージセンサは、デジタルカメラやカメラ付き携帯電話などの他、ＰＤＡ（Personal  Digital  Assistant）用画像入力カメラ、高度交通管理システム用カメラ、監視カメラ、ＦＡ（Factory  Automation）用カメラあるいは医療用カメラなどの用途への応用が期待されている。【０００４】
上記のイメージセンサの特性を向上させる技術として、例えば、非特許文献１などに、高感度および高Ｓ／Ｎ比化するために、各画素（ピクセル）のフォトダイオードに発生するノイズと当該ノイズに光信号が加算された信号とをそれぞれ読み出し、両者の差分を取ることでノイズ成分を除去して光信号のみを取り出すオンチップノイズキャンセルと呼ばれる技術が開発されている。
しかし、この方法でもダイナミックレンジは８０ｄＢ以下であり、これより広ダイナミックレンジ化することが望まれている。【０００５】
例えば、特許文献１には、図３４に示すように、フォトダイオードＰＤに高感度低照度側の小容量Ｃ1のフローティング領域と低感度高照度側の大容量Ｃ2のフローティング領域を接続して、低照度側の出力ｏｕｔ１と高照度側の出力ｏｕｔ２をそれぞれ出力することで広ダイナミック化する技術が開示されている。
また、特許文献２には、図３５に示すように、フローティング領域ＦＤの容量ＣSを可変とし、低照度から高照度までをカバーして広ダイナミック化する技術が開示されている。
他には、短い露光時間による高照度に対応した撮像と、長い露光時間により低照度に対応した撮像の異なる露光時間で２回撮像する技術も開発されている。【０００６】
また、特許文献３および非特許文献２には、図３６に示すように、フォトダイオードＰＤと容量Ｃの間にトランジスタスイッチＴを設け、１回目の露光期間でスイッチＴをＯＮして光電荷信号をフォトダイオードＰＤと容量Ｃの両方に蓄積し、２回目の露光期間でスイッチＴをＯＦＦして前者の蓄積電荷に加えてフォトダイオードＰＤで光電荷信号を蓄積することで広ダイナミックレンジ化する技術が開示されている。ここで、飽和を上回る光照射があった場合、過剰電荷はリセットトランジスタＲを介して排出されることが明示されている。【０００７】
また、特許文献４には、図３７に示すように、フォトダイオードＰＤとして容量Ｃを従来より大きなものを採用することで高照度撮像に対応できるようにする技術が開示されている。
また、非特許文献３には、図３８に示すように、フォトダイオードＰＤからの信号を、ＭＯＳトランジスタを組み合わせて構成されている対数変換回路により、対数変換しながら出力することで、高照度撮像に対応できるようにする技術が開示されている。【０００８】
しかしながら、上記の特許文献１、２、３および非特許文献２に記載の方法あるいは異なる露光時間で２回撮像する方法では、低照度側の撮像と高照度側の撮像を異なる時刻において行わなければならないため、動画を撮像すると両照度に対応した撮像の画像にズレが発生し、両画像を整合させることができなくなってしまうという問題がある。【０００９】
また、上記の特許文献４および非特許文献３に記載の方法では、高照度側の撮像に対応するようにして広ダイナミックレンジを達成できるものの、低照度側の撮像に関しては低感度、低Ｓ／Ｎ比となってしまい、画像の品質を向上させることはできない。【００１０】
上記のように、ＣＭＯＳイメージセンサなどのイメージセンサにおいて、高感度高Ｓ／Ｎ比を維持したままで広ダイナミックレンジ化を達成することが困難となっていた。
また、上記のことはイメージセンサに限ったことではなく、画素を直線状に配したラインセンサや複数の画素を持たない光センサとしても、高感度高Ｓ／Ｎ比を維持したままで広ダイナミックレンジ化を達成することは困難であった。【００１１】
【特許文献１】特開２００３−１３４３９６号公報
【特許文献２】特開２０００−１６５７５４号公報
【特許文献３】特開２００２−７７７３７号公報
【特許文献４】特開平５−９０５５６号公報
【非特許文献１】S.  Inoue  et  al.,  IEEE  Workshop  on  CCDs  and  Advanced  Image  Sensors  2001,  page  16-19
【非特許文献２】Yoshinori  Muramatsu  et  al.,  IEEE  Journal  of  Solid-state  Circuits,  vol.38,  No.1,  January  2003
【非特許文献３】映像情報メディア学会誌、５７（２００３）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は上記の状況に鑑みてなされたものであり、本発明の目的は、高感度高Ｓ／Ｎ比を維持したままで広ダイナミックレンジ化できる固体撮像装置、ラインセンサおよび光センサと、高感度高Ｓ／Ｎ比を維持したままで広ダイナミックレンジ化するための固体撮像装置の動作方法を提供することである。
【課題を解決するための手段】
【００１３】
上記の目的を達成するため、本発明の固体撮像装置は、光を受光して光電荷を生成するフォトダイオードと、前記光電荷を転送する転送トランジスタと、少なくとも前記転送トランジスタを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子とを有する画素がアレイ状に複数個集積されてなる。【００１４】
上記の本発明の固体撮像装置は、光を受光して光電荷を生成するフォトダイオードと、フォトダイオードから溢れる光電荷を蓄積する蓄積容量素子とが、転送トランジスタを介して接続されている構成の画素がアレイ状に集積されている。【００１５】
上記の本発明の固体撮像装置は、好適には、前記転送トランジスタと前記蓄積容量素子の間に、前記転送トランジスタを通じて前記光電荷が転送されるフローティング領域と、前記フローティング領域と前記蓄積容量素子のポテンシャルを結合または分割する蓄積トランジスタとをさらに有する。
さらに好適には、前記フローティング領域に接続して形成され、前記フローティング領域内の光電荷を排出するためのリセットトランジスタと、前記フローティング領域内の光電荷を電圧信号に増幅変換する増幅トランジスタと、前記増幅トランジスタに接続して形成され、前記画素を選択するための選択トランジスタとをさらに有する。【００１６】
またさらに好適には、前記蓄積容量素子に蓄積された光電荷を対数変換して読み出す対数変換回路を含む。
あるいはまたさらに好適には、前記フォトダイオードから溢れる光電荷を対数変換して前記蓄積容量素子に蓄積する対数変換回路を含む。【００１７】
上記の本発明の固体撮像装置は、好適には、前記蓄積容量素子と前記蓄積トランジスタの接続部に接続して形成され、前記蓄積容量素子および前記フローティング領域内の光電荷を排出するためのリセットトランジスタと、前記フローティング領域内の光電荷を電圧信号に増幅変換する増幅トランジスタと、前記増幅トランジスタに接続して形成され、前記画素を選択するための選択トランジスタとをさらに有する。【００１８】
上記の本発明の固体撮像装置は、好適には、前記転送トランジスタが、前記転送トランジスタを構成する基板の表面または表面近傍から所定の深さまで形成された前記転送トランジスタのチャネルと同じ導電型の半導体層を有する埋め込みチャネル型である。
あるいは好適には、前記転送トランジスタが、前記転送トランジスタを構成する基板の所定の深さにおいて形成され、前記転送トランジスタのチャネルと同じ導電型であり、前記転送トランジスタのパンチスルーの障壁を低減する半導体層を有する。【００１９】
上記の本発明の固体撮像装置は、好適には、前記蓄積容量素子は、前記固体撮像装置を構成する半導体基板の表層部分に形成された下部電極となる半導体領域と、前記半導体領域上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する。
あるいは好適には、前記蓄積容量素子は、前記固体撮像装置を構成する基板上に形成された下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する。
あるいは好適には、前記蓄積容量素子は、前記固体撮像装置を構成する半導体基板に形成されたトレンチの内壁に形成された下部電極となる半導体領域と、前記トレンチの内壁を被覆して形成された容量絶縁膜と、前記容量絶縁膜を介して前記トレンチを埋め込んで形成された上部電極とを有する。
あるいは好適には、第１導電型半導体領域と前記第１導電型半導体領域に接合する第２導電型半導体領域とが前記固体撮像装置を構成する半導体基板の内部に埋め込まれて、前記蓄積容量素子が構成されている。
あるいは好適には、前記固体撮像装置を構成する基板が半導体基板上に絶縁膜を介して半導体層が形成されているＳＯＩ（Semiconductor  on  Insulator）基板であり、前記絶縁膜を介して対向する前記半導体基板と前記半導体層の間の絶縁膜容量を用いて前記蓄積容量素子が構成されている。【００２０】
上記の本発明の固体撮像装置は、好適には、前記フローティング領域または前記フローティング領域および前記蓄積容量素子に転送された光電荷から得られた電圧信号と、前記フローティング領域または前記フローティング領域および前記蓄積容量素子のリセットレベルの電圧信号との差分を取るノイズキャンセル手段をさらに有する。
またさらに好適には、前記フローティング領域および前記蓄積容量素子のリセットレベルの電圧信号を記憶する記憶手段をさらに有する。【００２１】
上記の本発明の固体撮像装置は、好適には、前記フローティング領域に転送された光電荷から得られた電圧信号と、前記フローティング領域の前記転送前のレベルの電圧信号との差分を取るノイズキャンセル手段をさらに有する。
さらに好適には、前記フローティング領域および前記蓄積容量素子に転送された光電荷から得られた電圧信号と、前記フローティング領域および前記蓄積容量素子のリセットレベルの電圧信号との差分を取るノイズキャンセル手段をさらに有する。
またさらに好適には、前記フローティング領域および前記蓄積容量素子のリセットレベルの電圧信号を記憶する記憶手段をさらに有する。【００２２】
上記の本発明の固体撮像装置は、好適には、前記フォトダイオード内の光電荷を転送する第１電荷結合転送路が前記フォトダイオードに接続して形成され、前記蓄積容量素子が隣接する画素間で接続されて、前記第１電荷結合転送路とは別に前記蓄積容量素子内の光電荷を転送する第２電荷結合転送路を構成する。
あるいは、好適には、前記フォトダイオードに接続して形成され、前記フォトダイオード内の光電荷を転送する電荷結合転送路と、前記蓄積容量素子に接続して形成され、前記蓄積容量素子内の光電荷を排出するためのリセットトランジスタと、前記蓄積容量素子内の光電荷を電圧信号に増幅変換する増幅トランジスタと、前記増幅トランジスタに接続して形成され、前記画素を選択するための選択トランジスタとをさらに有する。【００２３】
上記の本発明の固体撮像装置は、好適には、前記画素を構成するトランジスタがｎチャネルＭＯＳトランジスタである。あるいは好適には、前記画素を構成するトランジスタがｐチャネルＭＯＳトランジスタである。【００２４】
また、上記の目的を達成するため、本発明のラインセンサは、光を受光して光電荷を生成するフォトダイオードと、前記光電荷を転送する転送トランジスタと、前記フォトダイオードに少なくとも前記転送トランジスタを介して接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子とを有する画素が直線状に複数個集積されてなる。【００２５】
上記の本発明のラインセンサは、光を受光して光電荷を生成するフォトダイオードと、フォトダイオードから溢れる光電荷を蓄積する蓄積容量素子とが、転送トランジスタを介して接続されている構成の画素がライン状に集積されている。【００２６】
また、上記の目的を達成するため、本発明の光センサは、光を受光して光電荷を生成するフォトダイオードと、前記光電荷を転送する転送トランジスタと、前記フォトダイオードに少なくとも前記転送トランジスタを介して接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子とを有する。【００２７】
上記の本発明の光センサは、光を受光して光電荷を生成するフォトダイオードと、フォトダイオードから溢れる光電荷を蓄積する蓄積容量素子とが、転送トランジスタを介して接続されている。【００２８】
上記の目的を達成するため、本発明の固体撮像装置の動作方法は、光を受光して光電荷を生成するフォトダイオードと、前記光電荷を転送する転送トランジスタおよび蓄積トランジスタと、前記転送トランジスタを介して前記フォトダイオードに接続して設けられたフローティング領域と、蓄積動作時に前記フォトダイオードから溢れる光電荷を前記転送トランジスタおよび前記蓄積トランジスタを通じて蓄積し、前記蓄積トランジスタにより前記フローティング領域とのポテンシャルの結合または分割が制御される蓄積容量素子とを有する画素がアレイ状に複数個集積された固体撮像装置の動作方法であって、電荷蓄積前において、前記転送トランジスタをオフとし、前記蓄積トランジスタをオンとして、前記フローティング領域および前記蓄積容量素子内の光電荷を排出する工程と、前記フローティング領域と前記蓄積容量素子のリセットレベルの電圧信号を読み出す工程と、前記フォトダイオードで発生する光電荷のうち飽和前電荷を前記フォトダイオードに蓄積し、前記フォトダイオードから溢れる過飽和電荷を前記フローティング領域および前記蓄積容量素子において蓄積する工程と、前記蓄積トランジスタをオフとして、前記フローティング領域と前記蓄積容量素子のポテンシャルを分割し、前記フローティング領域内の光電荷を排出する工程と、前記フローティング領域のリセットレベルの電圧信号を読み出す工程と、前記転送トランジスタをオンとして前記飽和前電荷を前記フローティング領域に転送し、前記飽和前電荷の電圧信号を読み出す工程と、前記蓄積トランジスタをオンとして、前記フローティング領域と前記蓄積容量素子のポテンシャルを結合し、前記飽和前電荷と前記過飽和信号を混合し、前記飽和前電荷と前記過飽和信号の和の電圧信号を読み出す工程とを有する。【００２９】
上記の本発明の固体撮像装置の動作方法は、電荷蓄積前において、転送トランジスタをオフとし、蓄積トランジスタをオンとして、フローティング領域および蓄積容量素子内の光電荷を排出し、フローティング領域と蓄積容量素子のリセットレベルの電圧信号を読み出す。
次に、フォトダイオードで発生する光電荷のうち飽和前電荷をフォトダイオードに蓄積し、フォトダイオードから溢れる過飽和電荷をフローティング領域および蓄積容量素子において蓄積する。
次に、蓄積トランジスタをオフとして、フローティング領域と蓄積容量素子のポテンシャルを分割し、フローティング領域内の光電荷を排出し、フローティング領域のリセットレベルの電圧信号を読み出す。
次に、転送トランジスタをオンとして飽和前電荷をフローティング領域に転送し、飽和前電荷の電圧信号を読み出す。
次に、蓄積トランジスタをオンとして、フローティング領域と蓄積容量素子のポテンシャルを結合し、飽和前電荷と過飽和信号を混合し、飽和前電荷と過飽和信号の和の電圧信号を読み出す。【００３０】
上記の本発明の固体撮像装置の動作方法は、好適には、前記飽和前電荷の電圧信号と前記フローティング領域のリセットレベルの電圧信号の差分を取って前記飽和前電荷の電圧信号をノイズキャンセルする工程と、前記飽和前電荷と前記過飽和信号の和の電圧信号と前記フローティング領域と前記蓄積容量素子のリセットレベルの電圧信号の差分を取って前記飽和前電荷と前記過飽和信号の和の電圧信号をノイズキャンセルする工程と、前記飽和前電荷の電圧信号と実質的に同じゲインとなるように、前記飽和前電荷と前記過飽和信号の和の電圧信号のゲインを調整する工程と、基準電圧と比較して、ノイズキャンセルされた前記飽和前電荷の電圧信号と、ノイズキャンセルされた前記飽和前電荷と前記過飽和信号の和の電圧信号のいずれかを選択する工程とをさらに有する。【００３１】
上記の本発明の固体撮像装置の動作方法は、好適には、前記フォトダイオードで発生する光電荷のうち飽和前電荷を前記フォトダイオードに蓄積し、前記フォトダイオードから溢れる過飽和電荷を前記フローティング領域および前記蓄積容量素子において蓄積する工程において、前記転送トランジスタ部分のポテンシャルが、前記転送トランジスタを完全にオフとするレベルまたはそれよりも低いレベルになるように調節する。【００３２】
上記の目的を達成するため、本発明の固体撮像装置の動作方法は、光を受光して光電荷を生成するフォトダイオードと、前記光電荷を転送する転送トランジスタおよび蓄積トランジスタと、前記転送トランジスタを介して前記フォトダイオードに接続して設けられたフローティング領域と、蓄積動作時に前記フォトダイオードから溢れる光電荷を前記転送トランジスタおよび前記蓄積トランジスタを通じて蓄積し、前記蓄積トランジスタにより前記フローティング領域とのポテンシャルの結合または分割が制御される蓄積容量素子とを有する画素がアレイ状に複数個集積された固体撮像装置の動作方法であって、電荷蓄積前において、前記転送トランジスタをオフとし、前記蓄積トランジスタをオンとして、前記フローティング領域および前記蓄積容量素子内の光電荷を排出する工程と、前記フローティング領域と前記蓄積容量素子のリセットレベルの電圧信号を読み出す工程と、前記フォトダイオードで発生する光電荷のうち飽和前電荷を前記フォトダイオードに蓄積し、前記フォトダイオードから溢れる過飽和電荷を前記フローティング領域および前記蓄積容量素子において蓄積する工程と、前記蓄積トランジスタをオフとして、前記フローティング領域と前記蓄積容量素子のポテンシャルを分割し、前記フローティング領域の前記飽和前電荷の転送前レベルの電圧信号を読み出す工程と、前記転送トランジスタをオンとして前記飽和前電荷を前記フローティング領域に転送し、前記飽和前電荷の転送後レベルの電圧信号を読み出す工程と、前記蓄積トランジスタをオンとして、前記フローティング領域と前記蓄積容量素子のポテンシャルを結合し、前記飽和前電荷と前記過飽和信号を混合し、前記飽和前電荷と前記過飽和信号の和の電圧信号を読み出す工程とを有する。【００３３】
上記の本発明の固体撮像装置の動作方法は、電荷蓄積前において、転送トランジスタをオフとし、蓄積トランジスタをオンとして、フローティング領域および蓄積容量素子内の光電荷を排出し、フローティング領域と蓄積容量素子のリセットレベルの電圧信号を読み出す。
次に、フォトダイオードで発生する光電荷のうち飽和前電荷をフォトダイオードに蓄積し、フォトダイオードから溢れる過飽和電荷をフローティング領域および蓄積容量素子において蓄積する。
次に、蓄積トランジスタをオフとして、フローティング領域と蓄積容量素子のポテンシャルを分割し、飽和前電荷の転送前レベルの電圧信号を読み出す。
次に、転送トランジスタをオンとして飽和前電荷をフローティング領域に転送し、飽和前電荷の転送後レベルの電圧信号を読み出す。
次に、蓄積トランジスタをオンとして、フローティング領域と蓄積容量素子のポテンシャルを結合し、飽和前電荷と過飽和信号を混合し、飽和前電荷と過飽和信号の和の電圧信号を読み出す。【００３４】
上記の本発明の固体撮像装置の動作方法は、好適には、前記飽和前電荷の転送後レベルの電圧信号と前記飽和前信号の転送前レベルの電圧信号の差分を取って前記飽和前電荷の電圧信号をノイズキャンセルする工程と、前記飽和前電荷と前記過飽和信号の和の電圧信号と前記フローティング領域と前記蓄積容量素子のリセットレベルの電圧信号の差分を取って前記飽和前電荷と前記過飽和信号の和の電圧信号をノイズキャンセルする工程と、前記飽和前電荷の電圧信号と実質的に同じゲインとなるように、前記飽和前電荷と前記過飽和信号の和の電圧信号のゲインを調整する工程と、基準電圧と比較して、ノイズキャンセルされた前記飽和前電荷の電圧信号と、ノイズキャンセルされた前記飽和前電荷と前記過飽和信号の和の電圧信号のいずれかを選択する工程とをさらに有する。【００３５】
上記の本発明の固体撮像装置の動作方法は、好適には、前記フォトダイオードで発生する光電荷のうち飽和前電荷を前記フォトダイオードに蓄積し、前記フォトダイオードから溢れる過飽和電荷を前記フローティング領域および前記蓄積容量素子において蓄積する工程において、前記転送トランジスタ部分のポテンシャルが、前記転送トランジスタを完全にオフとするレベルまたはそれよりも低いレベルになるように調節する。
【発明の効果】
【００３６】
本発明の固体撮像装置によれば、光を受光して光電荷を生成するフォトダイオードによる低照度撮像において高感度高Ｓ／Ｎ比を維持し、さらに蓄積容量素子によりフォトダイオードから溢れる光電荷を蓄積することで高照度撮像における撮像を行って広ダイナミックレンジ化することができる。【００３７】
本発明のラインセンサによれば、高感度高Ｓ／Ｎ比を維持したままで、広ダイナミックレンジ化することができる。【００３８】
本発明の光センサによれば、高感度高Ｓ／Ｎ比を維持したままで、広ダイナミックレンジ化することができる。【００３９】
本発明の固体撮像装置の動作方法によれば、高感度高Ｓ／Ｎ比を維持したままで、広ダイナミックレンジ化することができる。
【図面の簡単な説明】
【００４０】
【図１】図１は、本発明の第１実施形態に係るＣＭＯＳイメージセンサの１画素分の等価回路図である。
【図２−１】図２−１は、本発明の第１実施形態に係るＣＭＯＳイメージセンサの各画素の一部に相当する模式的断面図である。
【図２−２】図２−２は、図２−１の領域に相当する模式的なポテンシャル図である。
【図３−１】図３−１は、本発明の第１実施形態に係るＣＭＯＳイメージセンサの駆動ライン（φT、φS、φR）に印加する電圧のタイミングチャートである。
【図３−２】図３−２は、飽和以下の光量のときの図３−１に対応する電位（ＶPD，ＶFD，ＶCS）の変化を示すグラフである。
【図３−３】図３−３は、飽和以上の光量のときの図３−１に対応する電位（ＶPD，ＶFD，ＶCS）の変化を示すグラフである。
【図４−１】図４−１は、図３−１のタイミングチャートのあるタイミングにおけるポテンシャル図に相当する。
【図４−２】図４−２は、図３−１のタイミングチャートのあるタイミングにおけるポテンシャル図に相当する。
【図４−３】図４−３は、図３−１のタイミングチャートのあるタイミングにおけるポテンシャル図に相当する。
【図４−４】図４−４は、図３−１のタイミングチャートのあるタイミングにおけるポテンシャル図に相当する。
【図５−１】図５−１は、図３−１のタイミングチャートのあるタイミングにおけるポテンシャル図に相当する。
【図５−２】図５−２は、図３−１のタイミングチャートのあるタイミングにおけるポテンシャル図に相当する。
【図５−３】図５−３は、図３−１のタイミングチャートのあるタイミングにおけるポテンシャル図に相当する。
【図５−４】図５−４は、図３−１のタイミングチャートのあるタイミングにおけるポテンシャル図に相当する。
【図６】図６は、本発明の第１実施形態に係るＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。
【図７】図７は、飽和前電荷信号＋ＣFDノイズ、ＣFDノイズ、変調された過飽和電荷信号＋ＣFD＋ＣSノイズおよびＣFD＋ＣSノイズの４つの信号の処理を行う回路図である。
【図８−１】図８−１は、容量ＣFDを用いたときに得られる電荷数を相対光量に対してプロットした図である。
【図８−２】図８−２は、容量ＣFD＋ＣSを用いたときに得られる電荷数を相対光量に対してプロットした図である。
【図８−３】図８−３は、図８−１と図８−２の電荷数を電圧に変換して相対光量に対してプロットして重ねて示したグラフである。
【図９−１】図９−１は、本発明の第２実施形態のＣＭＯＳイメージセンサの１例の１画素分の等価回路図である。
【図９−２】図９−２は、本発明の第２実施形態のＣＭＯＳイメージセンサの他の例の１画素分の等価回路図である。
【図１０−１】図１０−１は、本発明の第３実施形態のＣＣＤイメージセンサの１例の１画素分の等価回路図である。
【図１０−２】図１０−２は、本発明の第３実施形態のＣＣＤイメージセンサの他の例の１画素分の等価回路図である。
【図１１−１】図１１−１は、本発明の第４実施形態のＣＭＯＳイメージセンサの１例の１画素分の等価回路図である。
【図１１−２】図１１−２は、本発明の第４実施形態のＣＭＯＳイメージセンサの他の例の１画素分の等価回路図である。
【図１２】図１２は、本発明の第５実施形態に係るＣＭＯＳイメージセンサの１画素分の等価回路図である。
【図１３】図１３は、本発明の第５実施形態に係るＣＭＯＳイメージセンサの要部の模式的なポテンシャル図である。
【図１４−１】図１４−１は、本発明の第５実施形態に係るＣＭＯＳイメージセンサの駆動ライン（φT、φS、φR）に印加する電圧のタイミングチャートである。
【図１４−２】図１４−２は、本発明の第５実施形態に係るＣＭＯＳイメージセンサの駆動ライン（φT、φS、φR）に印加する電圧のタイミングチャートである。
【図１５−１】図１５−１は、図１４−１のタイミングチャートのあるタイミングにおけるポテンシャル図に相当する。
【図１５−２】図１５−２は、図１４−１のタイミングチャートのあるタイミングにおけるポテンシャル図に相当する。
【図１５−３】図１５−３は、図１４−１のタイミングチャートのあるタイミングにおけるポテンシャル図に相当する。
【図１６−１】図１６−１は、図１４−１のタイミングチャートのあるタイミングにおけるポテンシャル図に相当する。
【図１６−２】図１６−２は、図１４−１のタイミングチャートのあるタイミングにおけるポテンシャル図に相当する。
【図１６−３】図１６−３は、図１４−１のタイミングチャートのあるタイミングにおけるポテンシャル図に相当する。
【図１７】図１７は、本発明の第５実施形態に係るＣＭＯＳイメージセンサにおいてプレーナ型蓄積容量素子を採用した場合の約１画素分のレイアウトの一例を示す図である。
【図１８−１】図１８−１は、本発明の第６実施形態に係るＣＭＯＳセンサのフローティング領域部分を詳細に示す断面図である。
【図１８−２】図１８−２は、図１８−１に示すＣＭＯＳセンサの製造工程を示す断面図である。
【図１８−３】図１８−３は、図１８−１に示すＣＭＯＳセンサの製造工程を示す断面図である。
【図１９−１】図１９−１は、本発明の第７実施形態に係るＣＭＯＳセンサの構造を示す断面図である。
【図１９−２】図１９−２は、本発明の第７実施形態に係るＣＭＯＳセンサの構造を示す断面図である。
【図２０−１】図２０−１は、本発明の第７実施形態に係るＣＭＯＳセンサの構造を示す断面図である。
【図２０−２】図２０−２は、本発明の第７実施形態に係るＣＭＯＳセンサの構造を示す断面図である。
【図２１−１】図２１−１は、本発明の第８実施形態に係るＣＭＯＳセンサにおける蓄積容量素子の変形例の断面図である。
【図２１−２】図２１−２は、本発明の第８実施形態に係るＣＭＯＳセンサにおける蓄積容量素子の変形例の断面図である。
【図２２−１】図２２−１は、本発明の第８実施形態に係るＣＭＯＳセンサにおける蓄積容量素子の変形例の断面図である。
【図２２−２】図２２−２は、本発明の第８実施形態に係るＣＭＯＳセンサにおける蓄積容量素子の変形例の断面図である。
【図２３−１】図２３−１は、本発明の第８実施形態に係るＣＭＯＳセンサにおける蓄積容量素子の変形例の断面図である。
【図２３−２】図２３−２は、本発明の第８実施形態に係るＣＭＯＳセンサにおける蓄積容量素子の変形例の断面図である。
【図２４】図２４は、本発明の第８実施形態に係るＣＭＯＳセンサにおける蓄積容量素子の変形例の断面図である。
【図２５−１】図２５−１は、本発明の第８実施形態に係るＣＭＯＳセンサにおける蓄積容量素子の変形例の断面図である。
【図２５−２】図２５−２は、本発明の第８実施形態に係るＣＭＯＳセンサにおける蓄積容量素子の変形例の断面図である。
【図２６−１】図２６−１は、本発明の第８実施形態に係るＣＭＯＳセンサにおける蓄積容量素子の変形例の断面図である。
【図２６−２】図２６−２は、本発明の第８実施形態に係るＣＭＯＳセンサにおける蓄積容量素子の変形例の断面図である。
【図２７】図２７は、本発明の第８実施形態に係るＣＭＯＳセンサにおける蓄積容量素子の変形例の断面図である。
【図２８】図２８は、本発明の第８実施形態に係るＣＭＯＳセンサにおける蓄積容量素子の変形例の断面図である。
【図２９】図２９は、本発明の第８実施形態に係るＣＭＯＳセンサにおける蓄積容量素子の変形例の断面図である。
【図３０】図３０は、実施例２においてトレンチ型蓄積容量素子を採用した場合の画素の概略平面図である。
【図３１】図３１は、実施例２において想定したトレンチ型蓄積容量素子の大きさを説明する模式図である。
【図３２】図３２は、実施例３においてプレーナ型蓄積容量素子を採用した場合の画素のレイアウト図である。
【図３３−１】図３３−１は、実施例４においてフォトダイオードが飽和する前の出力（Ｖ）を光量（ｌｕｘ）に対してプロットした図である。
【図３３−２】図３３−２は、実施例４においてフォトダイオードの飽和した後の出力（Ｖ）を光量（ｌｕｘ）に対してプロットした図である。
【図３４】図３４は、第１従来例に係るＣＭＯＳイメージセンサの１画素分の等価回路図である。
【図３５】図３５は、第２従来例に係るＣＭＯＳイメージセンサの１画素分の等価回路図である。
【図３６】図３６は、第３従来例に係るＣＭＯＳイメージセンサの１画素分の等価回路図である。
【図３７】図３７は、第４従来例に係るＣＭＯＳイメージセンサの１画素分の等価回路図である。
【図３８】図３８は、第５従来例に係るＣＭＯＳイメージセンサの１画素分の等価回路図である。
【符号の説明】
【００４１】
１０  ｎ型半導体基板
１１  ｐ型ウェル
１２，１２ａ  ｐ+型分離領域
１４，１７，１９  ｐ+型半導体領域
１３，５０，５１，５２  ｎ型半導体領域
１５，１６，１６ａ、１６ｂ，１８  ｎ+型半導体領域
１５ａ  低濃度不純物領域
１５ｂ  高濃度不純物領域
２０，２１，２２  素子分離絶縁膜
２０ａ  素子分離絶縁膜の端部
２３，２４  ゲート絶縁膜
２５，２５ａ，２５’  容量絶縁膜
３０，３１  ゲート電極
３０ａ  サイドウォールスペーサ
３２、３８，３８ａ，４０  上部電極
３３，３４，３５，３６，３９  配線
３７，３７ａ  下部電極
４１  ＴｉＳｉ層（Ｔｉ層）
４２  ＴｉＮ層
４３  タングステンプラグ
４４  上層配線
６０  ｐ型半導体基板
６１  ｐ型エピタキシャル層
６１ａ  第１ｐ型エピタキシャル層
６１ｂ  第２ｐ型エピタキシャル層
６２  ｎ+型半導体領域
６３  ｐ+型分離領域
６４  ｐ型半導体層
６５  ｎ+型半導体領域
６６  低濃度半導体層
ＡＤＣ１〜３  Ａ／Ｄコンバータ
ＡＰ  アンプ
Ｃ1  小容量
Ｃ2  大容量
ＣFD，ＣPD，Ｃ  容量
ＣS  蓄積容量素子
Ｃａｐ  蓄積容量素子
ＣＣＤ１  第１電荷結合転送路
ＣＣＤ２  第２電荷結合転送路
ＣＨ  チップ
ＣＰ  コンパレータ
ＣＴa，ＣＴb  回路
ＤＣ１，ＤＣ２  差動アンプ
ＤＰ１，２  導電性不純物
ＦＤ  フローティング領域
ＦＭ  フレームメモリ
ＧＮＤ  グラウンド
ＬＴ  光
Ｎ1  ＣFDのリセットレベルの信号（ノイズ）
Ｎ2  ＣFD＋ＣSのリセットレベルの信号（ノイズ）
Ｎｏｉｓｅ  ノイズ
ｏｕｔ  出力（ライン）
ｏｕｔ１，ｏｕｔ２  出力
ＰＡ  オーバーフローパス
ＰＣ  ピクセル回路
ＰＤ  フォトダイオード
Ｐｉｘｅｌ  画素
ＰＲ  レジスト膜
ＱA  過飽和電荷
ＱA1，ＱA2  過飽和電荷の一部
ＱB  飽和前電荷
Ｒ  リセットトランジスタ
Ｓ1  飽和前電荷信号
Ｓ1’  変調された飽和前電荷信号
Ｓ2  過飽和電荷信号
Ｓ2’  変調された過飽和電荷信号
ＳＥ  セレクタ
ＳＬ  選択ライン
ＳＲH  列シフトレジスタ
ＳＲV  行シフトレジスタ
Ｔ  スイッチ
Ｔ1〜Ｔ4  時刻
ＴＣ  トレンチ
Ｔｒ１  転送トランジスタ
Ｔｒ２  蓄積トランジスタ
Ｔｒ３  リセットトランジスタ
Ｔｒ４  増幅トランジスタ
Ｔｒ５  選択トランジスタ
Ｔｒ６〜Ｔｒ１０  トランジスタ
ＶPD，ＶFD，ＶCS  電位
ＶＤＤ  電源電圧
φT，φS，φR，φX，φS1+N1，φN1，φS1'+S2'+N2，φN2，φV1，φV2  駆動ライン
【発明を実施するための最良の形態】
【００４２】
以下に、本発明の固体撮像装置の実施の形態について、図面を参照して説明する。【００４３】
第１実施形態
本実施形態に係る固体撮像装置はＣＭＯＳイメージセンサであり、図１は１画素（ピクセル）分の等価回路図である。
各画素は、光を受光して光電荷を生成するフォトダイオードＰＤ、フォトダイオードＰＤからの光電荷を転送する転送トランジスタＴｒ１、転送トランジスタＴｒ１を通じて光電荷が転送されるフローティング領域ＦＤ、蓄積動作時に前記フォトダイオードから溢れる光電荷を蓄積する蓄積容量素子ＣS、フローティング領域ＦＤと蓄積容量素子ＣSのポテンシャルを結合または分割する蓄積トランジスタＴｒ２、フローティング領域ＦＤに接続して形成され、フローティング領域ＦＤ内の光電荷を排出するためのリセットトランジスタＴｒ３、フローティング領域ＦＤ内の光電荷を電圧信号に増幅変換する増幅トランジスタＴｒ４、および、増幅トランジスタに接続して形成され、画素を選択するための選択トランジスタＴｒ５から構成されており、いわゆる５トランジスタ型のＣＭＯＳイメージセンサである。例えば、上記の５つのトランジスタはいずれもｎチャネルＭＯＳトランジスタからなる。【００４４】
本実施形態に係るＣＭＯＳイメージセンサは、上記の構成の画素がアレイ状に複数個集積されており、各画素において、転送トランジスタＴｒ１、蓄積トランジスタＴｒ２、リセットトランジスタＴｒ３のゲート電極に、φT、φS、φRの各駆動ラインが接続され、また、選択トランジスタＴｒ５のゲート電極には行シフトレジスタから駆動される画素選択ラインＳＬ（φX）が接続され、さらに、選択トランジスタＴｒ５の出力側ソース・ドレインに出力ラインｏｕｔが接続され、列シフトレジスタにより制御されて出力される。
選択トランジスタＴｒ５，駆動ラインφXについては、画素の選択、非選択動作ができるように、フローティング領域ＦＤの電圧を適宜な値に固定できればよいから、それらを省略することも可能である。【００４５】
図２−１は、本実施形態に係るＣＭＯＳイメージセンサの各画素の一部（フォトダイオードＰＤ、転送トランジスタＴｒ１、フローティング領域ＦＤ、蓄積トランジスタＴｒ２および蓄積容量素子ＣS）に相当する模式的断面図である。
例えば、ｎ型シリコン半導体基板（ｎ−ｓｕｂ）１０にｐ型ウェル（ｐ−ｗｅｌｌ）１１が形成されており、各画素および蓄積容量素子ＣS領域を区分するＬＯＣＯＳ法などによる素子分離絶縁膜（２０，２１，２２）が形成され、さらに画素を分離する素子分離絶縁膜２０の下方に相当するｐ型ウェル１１中には、ｐ+型分離領域１２が形成されている。
ｐ型ウェル１１に中にｎ型半導体領域１３が形成され、その表層にｐ+型半導体領域１４が形成され、このｐｎ接合により電荷転送埋め込み型のフォトダイオードＰＤが構成されている。ｐｎ接合に適当なバイアスを印加して発生させた空乏層中に光ＬＴが入射すると、光電効果により光電荷が生じる。【００４６】
ｎ型半導体領域１３の端部においてｐ+型半導体領域１４よりはみ出して形成された領域があり、この領域から所定の距離を離間してｐ型ウェル１１の表層にフローティング領域ＦＤとなるｎ+型半導体領域１５が形成され、さらにこの領域から所定の距離を離間してｐ型ウェル１１の表層にｎ+型半導体領域１６が形成されている。
ここで、ｎ型半導体領域１３とｎ+型半導体領域１５に係る領域において、ｐ型ウェル１１上面に酸化シリコンなどからなるゲート絶縁膜２３を介してポリシリコンなどからなるゲート電極３０が形成され、ｎ型半導体領域１３とｎ+型半導体領域１５をソース・ドレインとし、ｐ型ウェル１１の表層にチャネル形成領域を有する転送トランジスタＴｒ１が構成されている。
また、ｎ+型半導体領域１５とｎ+型半導体領域１６に係る領域において、ｐ型ウェル１１上面に酸化シリコンなどからなるゲート絶縁膜２４を介してポリシリコンなどからなるゲート電極３１が形成され、ｎ+型半導体領域１５とｎ+型半導体領域１６をソース・ドレインとし、ｐ型ウェル１１の表層にチャネル形成領域を有する蓄積トランジスタＴｒ２が構成されている。
また、素子分離絶縁膜（２１，２２）で区分された領域において、ｐ型ウェル１１の表層に下部電極となるｐ+型半導体領域１７が形成されており、この上層に酸化シリコンなどからなる容量絶縁膜２５を介してポリシリコンなどからなる上部電極３２が形成されており、これらから蓄積容量素子ＣSが構成されている。【００４７】
転送トランジスタＴｒ１、蓄積トランジスタＴｒ２および蓄積容量素子ＣSを被覆して、酸化シリコンなどからなる絶縁膜が形成されており、ｎ+型半導体領域１５、ｎ+型半導体領域１６および上部電極３２に達する開口部が形成され、ｎ+型半導体領域１５に接続する配線３３と、ｎ+型半導体領域１６および上部電極３２を接続する配線３４がそれぞれ形成されている。
また、転送トランジスタＴｒ１のゲート電極３０には駆動ラインφTが接続して設けられており、また、蓄積トランジスタＴｒ２のゲート電極３１には駆動ラインφSが接続して設けられている。【００４８】
上記の他の要素であるリセットトランジスタＴｒ３、増幅トランジスタＴｒ４、選択トランジスタＴｒ５、各駆動ライン（φT，φS，φR，φX）および出力ラインｏｕｔについては、例えば配線３３が不図示の増幅トランジスタＴｒ４に接続されるなど、図１の等価回路図に示す構成となるように、図２−１に示す半導体基板１０上の不図示の領域において構成されている。【００４９】
図２−２は上記のフォトダイオードＰＤ、転送トランジスタＴｒ１、フローティング領域ＦＤ、蓄積トランジスタＴｒ２および蓄積容量素子ＣSに相当する模式的なポテンシャル図である。
フォトダイオードＰＤは相対的に浅いポテンシャルの容量ＣPDを構成し、フローティング領域ＦＤおよび蓄積容量素子ＣSは相対的に深いポテンシャルの容量（ＣFD、ＣS）を構成する。
ここで、転送トランジスタＴｒ１および蓄積トランジスタＴｒ２はトランジスタのｏｎ／ｏｆｆに応じて２準位を取りうる。【００５０】
図１の等価回路図、図２−１の断面図および図２−２のポテンシャル図で説明される本実施形態のＣＭＯＳイメージセンサの駆動方法について説明する。
図３−１は駆動ライン（φT，φS，φR）に印加する電圧を、ｏｎ／ｏｆｆの２準位、φTについてはさらに（＋α）で示す準位を加えた３準位で示したタイミングチャートである。
駆動ラインφTに印加する電圧はＯＮ／ＯＦＦの２準位でもよいが、本例の如く３準位とした方がフォトダイオードＰＤから溢れ出た電荷をより効率的にフローティング領域ＦＤと蓄積容量素子Ｃｓに捕獲して蓄積することができる。
図３−２および図３−３はそれぞれ上記のタイミングにおけるフォトダイオードＰＤ、フローティング領域ＦＤおよび蓄積容量素子ＣSから構成される容量（ＣPD，ＣFD，ＣS）の電位（ＶPD，ＶFD，ＶCS）の変化を示すグラフであり、図３−２はフォトダイオードＰＤで生成される光電子がＣPDを飽和させる量以下であるような光量のときであり、図３−３はＣPDを飽和させる量以上であるような光量のときである。【００５１】
また、図４−１〜図４−４および図５−１〜図５−４はタイミングチャートの各タイミングにおけるポテンシャル図に相当する。【００５２】
まず、φTをｏｆｆ、φSをｏｎとした状態でφRをｏｎとして、前フィールドで生じた光電荷を全て排出してリセットしておき、時刻Ｔ1において次のフィールドが始まるとともに、φRをｏｆｆとする。
このとき、図４−１に示すように、φSがｏｎとなっているのでＣFDとＣSが結合した状態となっており、リセット直後にはリセット動作に伴ういわゆるｋＴＣノイズがＣFD＋ＣSに発生する。ここで、このＣFD＋ＣSのリセットレベルの信号をノイズＮ2として読み出す。
ノイズＮ2を読み出して後述のフレームメモリ（記憶手段）に蓄積しておき、画像信号生成時にそのノイズＮ2を利用する方法が最もＳ／Ｎ比をよくできる動作方法であるが、過飽和時には、飽和前電荷＋過飽和電荷に比べてノイズＮ2が十分に小さいので、ノイズＮ2に代えて後述のノイズＮ1を用いてもよい。また、現フレームのノイズＮ2に代えて、次のフレームのノイズＮ2を用いてもよい。【００５３】
次に、蓄積時間ＴLTの間、フォトダイオードＰＤにおいて生成される光電荷を蓄積する。このとき、φTについては（＋α）準位としてＣPDとＣFD間の障壁をわずかに下げておく。
図３−２に示すように、光電荷は、まずＣPDに蓄積していき、これに伴ってＣPDの電位ＶPDが徐々に下がっていく。光電子がＣPDを飽和させる量以下である場合には、ＣPDの電位ＶPDが変化するのみで、ＣFDとＣSの電位（ＶFD，ＶCS）は変化しない。
一方、光電子がＣPDを飽和させる量以上である場合には、φTを（＋α）準位としてわずかに下げられた障壁を乗り越えて光電荷がＣPDから溢れ、この画素のＣFD＋ＣSに選択的に蓄積されていく。このとき、図３−３に示すように、ＣPDが飽和する直前まではＣPDの電位ＶPDが徐々に下がり、ＣFDとＣSの電位（ＶFD，ＶCS）は変化しないが、ＣPDが飽和する直後からＣPDの電位ＶPDが一定となり、ＣFDとＣSの電位（ＶFD，ＶCS）が徐々に下がっていく。【００５４】
このようにして、光電子がフォトダイオードＰＤを飽和させる量以下である場合にはＣPDのみに光電荷が蓄積し、光電子がフォトダイオードＰＤを飽和させる量以上である場合にはＣPDに加えてＣFDとＣSにも光電荷が蓄積する。
図４−２は、ＣPDが飽和しており、ＣPDに飽和前電荷ＱBが蓄積し、ＣFDとＣSに過飽和電荷ＱAが蓄積している状態を示す。【００５５】
次に、蓄積時間ＴLTの終了時にφTを（＋α）準位からｏｆｆに戻し、さらにφSをｏｆｆとして、図４−３に示すように、ＣFDとＣSのポテンシャルを分割する。
次に、φRをｏｎにして、図４−４に示すように、ＣFD中の光電荷を排出してリセットする。【００５６】
次に、時刻Ｔ2において、φRをｏｆｆとしてリセットを終了した直後には、図５−１に示すように、ｋＴＣノイズがＣFDに新たに発生する。ここで、このＣFDのリセットレベルの信号をノイズＮ1として読み出す。【００５７】
次に、φTをｏｎとして、図５−２に示すように、ＣPD中の飽和前電荷ＱBをＣFDに転送する。ここで、ＣPDのポテンシャルがＣFDよりも浅く、転送トランジスタの準位がＣPDより深くなっているので、ＣPD中にあった飽和前電荷ＱBを全てＣFDに転送する完全電荷転送を実現できる。
ここで、時刻Ｔ3においてφTをｏｆｆに戻し、ＣFDに転送された飽和前電荷ＱBから飽和前電荷信号Ｓ1を読み出す。但し、ここではＣFDノイズが乗っているので、実際に読みだされるのはＳ1＋Ｎ1となる。図５−２は、φTをｏｆｆに戻す前の状態を示している。【００５８】
次に、φSをｏｎとし、続いてφTをｏｎとすることでＣFDとＣSのポテンシャルを結合させ、図５−３に示すように、ＣFD中の飽和前電荷ＱBとＣS中の過飽和電荷ＱAを混合する。
ここで、時刻Ｔ4においてφTをｏｆｆに戻し、ＣFD＋ＣSに広がる飽和前電荷ＱB＋過飽和電荷ＱAから飽和前電荷信号Ｓ1と過飽和電荷信号Ｓ2の和の信号を読み出す。但し、ここではＣFD＋ＣSノイズが乗っており、さらにＣFD＋ＣSに広がった電荷から読み取っていることから、実際に読みだされるのはＳ1’＋Ｓ2’＋Ｎ2（Ｓ1’とＳ2’はそれぞれＣFDとＣSの容量比率によって縮小変調されたＳ1とＳ2の値）となる。図５−３は、φTをｏｆｆに戻す前の状態を示している。【００５９】
次に、上記のようにφTをｏｆｆ、φSをｏｎとした状態でφRをｏｎとして、このフィールドで生じた光電荷を全て排出してリセットしておき（図５−４）、次のフィールドへと移っていく。【００６０】
次に、上記の構成の画素をアレイ状に集積したＣＭＯＳイメージセンサ全体の回路構成について説明する。
図６は本実施形態のＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。
複数個（図面上は代表して４個）の画素（Ｐｉｘｅｌ）がアレイ状に配置されており、各画素（Ｐｉｘｅｌ）には行シフトレジスタＳＲVで制御された駆動ライン（φT，φS，φR，φX）と、電源ＶＤＤおよびグラウンドＧＮＤなどが接続されている。
各画素（Ｐｉｘｅｌ）からは、列シフトレジスタＳＲHおよび駆動ライン（φS1+N1，φN1，φS1'+S2'+N2，φN2）で制御され、上述のように、飽和前電荷信号（Ｓ1）＋ＣFDノイズ（Ｎ1）、ＣFDノイズ（Ｎ1）、変調された飽和前電荷信号（Ｓ1’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣFD＋ＣSノイズ（Ｎ2）およびＣFD＋ＣSノイズ（Ｎ2）の４つの値がそれぞれのタイミングで各出力ラインに出力される。
ここで、飽和前電荷信号（Ｓ1）＋ＣFDノイズ（Ｎ1）とＣFDノイズ（Ｎ1）の各出力端部分ＣＴaは、以下に説明するようにこれらの差分を取ることから、差動アンプＤＣ１を含む回路ＣＴbをＣＭＯＳイメージセンサチップ上に形成しておいてもよい。【００６１】
図７は、上記のように出力された飽和前電荷信号（Ｓ1）＋ＣFDノイズ（Ｎ1）、ＣFDノイズ（Ｎ1）、変調された飽和前電荷信号（Ｓ1’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣFD＋ＣSノイズ（Ｎ2）およびＣFD＋ＣSノイズ（Ｎ2）の４つの信号の処理を行う回路である。
上記の出力から、飽和前電荷信号（Ｓ1）＋ＣFDノイズ（Ｎ1）とＣFDノイズ（Ｎ1）を差動アンプＤＣ１に入力し、これらの差分を取ることでＣFDノイズ（Ｎ1）をキャンセルし、飽和前電荷信号（Ｓ1）が得られる。飽和前電荷信号（Ｓ1）は、必要に応じて設けられるＡ／ＤコンバータＡＤＣ１によりデジタル化してもよく、ＡＤＣ１を設けずにアナログ信号のままでもよい。
一方、変調された飽和前電荷信号（Ｓ1’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣFD＋ＣSノイズ（Ｎ2）とＣFD＋ＣSノイズ（Ｎ2）を差動アンプＤＣ２に入力し、これらの差分を取ってＣFD＋ＣSノイズ（Ｎ2）をキャンセルし、さらにアンプＡＰによりＣFDとＣSの容量比率によって復元して飽和前電荷信号（Ｓ1）と同じゲインに調整することで、飽和前電荷信号と過飽和電荷信号の和（Ｓ1＋Ｓ2）が得られる。Ｓ1’＋Ｓ2’＋Ｎ2信号とＮ2信号は、差動アンプＤＣ２に入力する前に、必要に応じて設けられるＡ／ＤコンバータＡＤＣ２，３によりそれぞれデジタル化してもよく、あるいはＡＤＣ２，３を設けずにアナログ信号のまま差動アンプＤＣ２に入力してもよい。【００６２】
ここで、図３−１〜図３−３のタイミングチャートに示すように、ＣFD＋ＣSノイズ（Ｎ2）は他の信号に比べて相対的に早く取得されるので、他の信号が取得されるまで記憶手段であるフレームメモリＦＭに一旦格納しておき、他の信号が取得されるタイミングでフレームメモリＦＭから読みだし、以下の処理を行うようにする。【００６３】
上記の変調された飽和前電荷信号（Ｓ1’）＋変調された過飽和電荷信号（Ｓ2’）の復元について説明する。
Ｓ1’、Ｓ2’、α（ＣFDからＣFD＋ＣSへの電荷分配比）およびβ（ＣSからＣFD＋ＣSへの電荷分配比）は以下の数式により表される。【００６４】
Ｓ1’＝Ｓ1×α                （１）
Ｓ2’＝Ｓ2×α×β            （２）
α＝ＣFD／（ＣFD＋ＣS）        （３）
β＝ＣS／（ＣFD＋ＣS）        （４）【００６５】
従って、ＣFDとＣSの値から上記式（３）および（４）よりαおよびβを求め、それを上記式（１）および（２）に代入することで、Ｓ1＋Ｓ2に復元し、別途取得されたＳ1と同じゲインに調整することができる。【００６６】
次に、図７に示すように、上記のように得られたＳ1とＳ1＋Ｓ2のどちらか一方を選択して最終的な出力とする。
これには、まず、Ｓ1をコンパレータＣＰに入力し、予め設定した基準電位Ｖ0と比較する。一方、Ｓ1とＳ1＋Ｓ2はセレクタＳＥに入力され、上記のコンパレータＣＰの出力に応じて、Ｓ1とＳ1＋Ｓ2のどちらかが選択されて出力される。基準電位Ｖ0はフォトダイオードＰＤの容量に応じて飽和する前の電位が選択され、例えば０．３Ｖ程度とする。
即ち、Ｓ1からＶ0を引いて負となれば、即ち、Ｓ1がＶ0よりも小さければ、フォトダイオードＰＤは飽和していないと判断され、Ｓ1が出力される。
逆に、Ｓ1からＶ0を引いて正となれば、即ち、Ｓ1がＶ0よりも大きければ、フォトダイオードＰＤは飽和していると判断され、Ｓ1＋Ｓ2が出力される。【００６７】
例えば、この出力までをＣＭＯＳイメージセンサチップＣＨ上に形成し、差動アンプＤＣ１およびフレームメモリＦＭ以降の回路を外付けで実現する。また、上記のように差動アンプＤＣ１についてはＣＭＯＳイメージセンサチップＣＨ上に形成してもよい。
また、差動アンプＤＣ１およびフレームメモリＦＭ以降の回路については、取り扱うアナログデータが大きくなることから、差動アンプＤＣ１およびフレームメモリＦＭに入力する前にＡ／Ｄ変換を行い、差動アンプＤＣ１およびフレームメモリＦＭ以降をデジタル処理することが好ましい。この場合、用いるＡ／Ｄコンバータの入力レンジに合わせて、予め不図示のアンプにより増幅しておくことが好ましい。【００６８】
上記のように、本実施形態のＣＭＯＳイメージセンサにおいては、１つの画素あたり、１フィールド毎に、飽和前電荷信号（Ｓ1）と飽和前電荷信号と過飽和電荷信号の和（Ｓ1＋Ｓ2）の２つの信号が得られることになり、実際にフォトダイオードＰＤ（ＣPD）が飽和あるいはそれに近い状態であったかどうか判断して、Ｓ1とＳ1＋Ｓ2のどちらかを選択することになる。【００６９】
図８−１は上記のようにして容量ＣFDを用いたときに得られる電荷数を相対光量に対してプロットした図であり、これは信号Ｓ1に相当する。一方、図８−２は容量ＣFD＋ＣSを用いたときに得られる電荷数を相対光量に対してプロットした図であり、これは信号Ｓ1＋Ｓ2に相当する。
例えば、基準電位Ｖ0（例えば０．３Ｖ）として、これより低照度側では図８−１で示される信号Ｓ1を用い、高照度側では図８−２で示される信号Ｓ1＋Ｓ2を用いる。
このとき、両グラフにおいて低照度領域にノイズＮｏｉｓｅが現れるが、これは信号Ｓ1の方が信号Ｓ1＋Ｓ2よりも小さく、低照度側では信号Ｓ1を採用するのでノイズレベルを高くしてしまうという問題がない。
また、ＣFDの飽和電位は画素毎にばらつきを有しており、電荷数で１×１０4〜２×１０4程度でばらついているが、この領域に入る前にＣFD＋ＣSを用いた信号Ｓ1＋Ｓ2に切り換えてしまうので、ＣFDの飽和電位のばらつきの影響を受けないで済むという利点がある。
また、例え基準電位Ｖ0がばらついても、基準電位の近傍一帯でＣFDの電荷数とＣFD＋ＣSの電荷数は一致するので、基準電位付近においては、信号Ｓ1を用いても、信号Ｓ1＋Ｓ2を用いても、問題はない。【００７０】
図８−３は、図８−１に示す容量ＣFDを用いたときのフローティング領域の電圧を相対光量に対してプロットしたグラフ（ＣFDと表示）と、図８−２に示す容量ＣFD＋ＣSを用いたときのフローティング領域の電圧を相対光量に対してプロットしたグラフ（ＣFD＋ＣSと表示）を重ねて示した図である。それぞれ、図８−１と図８−２に示すグラフを電荷数から電圧に変換したものに対応する。
ただし、容量ＣFD＋ＣSを用いると、同じ光量を照射して同じ電荷数を得てもＣSの分容量値が大きくなっているため、変換される電圧はその分低くなる。
例えば、上記のように基準電位０．３Ｖを超えるまでの低照度側ではＣFDで表示したグラフの信号Ｓ1を用い、０．３Ｖを超える高照度側では、ＣFD＋ＣSと表示したグラフの信号Ｓ1＋Ｓ2に切り替えて用いる。【００７１】
本実施形態のＣＭＯＳイメージセンサの構成と上記の動作方法によれば、それぞれノイズをキャンセルして得られた飽和前電荷信号（Ｓ1）と飽和前電荷信号と過飽和電荷信号の和（Ｓ1＋Ｓ2）の２つの信号から、フォトダイオードＰＤ（ＣPD）が飽和していなければ飽和前電荷信号（Ｓ1）を採用し、飽和していれば飽和前電荷信号と過飽和電荷信号の和（Ｓ1＋Ｓ2）を採用する。
このように、フォトダイオードＰＤが飽和していない低照度撮像においてはノイズをキャンセルして得た飽和前電荷信号（Ｓ1）により高感度、高Ｓ／Ｎ比を維持することができ、さらにフォトダイオードＰＤが飽和した高照度撮像においては、フォトダイオードから溢れる光電荷を蓄積容量素子により蓄積してこれを取り入れ、上記同様にノイズをキャンセルして得た信号（飽和前電荷信号と過飽和電荷信号の和（Ｓ1＋Ｓ2））により、高Ｓ／Ｎを維持して、高照度側に広ダイナミックレンジ化を実現できる。【００７２】
本実施形態のＣＭＯＳイメージセンサは、上記のように低照度側の感度を下げずに高照度側の感度を上げて広ダイナミックレンジ化を図るほか、電源電圧を通常用いられている範囲から上げないので将来のイメージセンサの微細化に対応することができる。
素子の追加は極小に抑えられており、画素サイズの拡大を招くことはない。
さらに、従来の広ダイナミックレンジ化を実現するイメージセンサのように高照度側と低照度側で蓄積時間を分割しない、即ち、フレームをまたがずに同一の蓄積時間に蓄積しているので、動画の撮像にも対応することができる。
また、フローティグ領域ＦＤのリーク電流（ＦＤリーク）についても、本実施形態のイメージセンサではＣFD＋ＣSの最小信号が過飽和電荷＋フォトダイオードＰＤからの飽和電荷となってＦＤリークの電荷よりも大きな電荷量を取り扱うようになるので、ＦＤリークの影響を受け難いという利点がある。【００７３】
第２実施形態
本実施形態は、第１実施形態に係るＣＭＯＳイメージセンサの画素の回路構成を変形した形態である。
図９−１は本実施形態のＣＭＯＳイメージセンサの１例の１画素（ピクセル）分の等価回路図である。実質的に図１の等価回路図と同様であるが、増幅トランジスタＴｒ４および選択トランジスタＴｒ５の接続が異なり、選択トランジスタＴｒ５を増幅トランジスタＴｒ４の上段側に配置し、増幅トランジスタＴｒ４の出力を出力ラインｏｕｔに接続した形態である。
このような接続とすることで、増幅トランジスタＴｒ４のアンプのゲインを上げることが可能となる。【００７４】
また、図９−２は本実施形態のＣＭＯＳイメージセンサの他の例の１画素分の等価回路図である。実質的に図１の等価回路図と同様であるが、転送トランジスタＴｒ１、蓄積トランジスタＴｒ２、リセットトランジスタＴｒ３、増幅トランジスタＴｒ４、選択トランジスタＴｒ５の５つのトランジスタについて、ｎチャネルＭＯＳトランジスタをｐチャネルＭＯＳトランジスタで置き換えた構成である。
これにより、ホールの完全電荷転送型のイメージセンサを実現でき、例えばシリコン基板としてｐ型を用いた場合などに好適である。【００７５】
他の構成は第１実施形態に係るＣＭＯＳイメージセンサと同様の構成とすることができる。
本実施形態に係るＣＭＯＳイメージセンサによれば、第１実施形態と同様に、フォトダイオードＰＤが飽和していない低照度撮像においてはノイズをキャンセルして得た飽和前電荷信号により高感度、高Ｓ／Ｎ比を維持することができ、さらにフォトダイオードＰＤが飽和した高照度撮像においては、フォトダイオードから溢れる光電荷を蓄積容量素子により蓄積してこれを取り入れ、上記同様にノイズをキャンセルして得た信号（飽和前電荷信号と過飽和電荷信号の和）により、高Ｓ／Ｎを維持して、高照度側に広ダイナミックレンジ化を実現できる。【００７６】
第３実施形態
本実施形態に係る固体撮像装置はＣＣＤイメージセンサである。
図１０−１は本実施形態のＣＣＤイメージセンサの１例の１画素分の等価回路図である。
即ち、φV1とφV2の２相駆動する第１の電荷結合転送路ＣＣＤ１と第２の電荷結合転送路ＣＣＤ２が垂直方向に延伸して配置され、フォトダイオードＰＤは第１の電荷結合転送路ＣＣＤ１に直接接続され、一方、第２の電荷結合転送路ＣＣＤ２に転送トランジスタＴｒ１を介して接続されている。
ここで、第２の電荷結合転送路ＣＣＤ２は、フォトダイオードＰＤが飽和したときにフォトダイオードＰＤから溢れる光電荷を蓄積する蓄積容量素子ＣSとして機能する。
上記の構成のＣＣＤイメージセンサにおいては、低照度側の飽和前信号を第１の電荷結合転送路ＣＣＤ１により転送してＣＣＤの駆動により読み出し、一方、高照度側の過飽和信号を蓄積容量素子ＣSで蓄積して、蓄積容量素子ＣSが構成する第２の電荷結合転送路ＣＣＤ２の駆動によりそのまま読み出すものである。
低照度側の飽和前信号と、フォトダイオードから溢れる光電荷を蓄積容量素子により蓄積した高照度側の過飽和信号をそれぞれ読み出すことで、高照度側に広ダイナミックレンジ化を実現できる。【００７７】
図１０−２は本実施形態のＣＣＤイメージセンサの他の例の１画素分の等価回路図である。
第１実施形態のＣＭＯＳイメージセンサにおいて、低照度側の飽和前信号を第１の電荷結合転送路ＣＣＤ１により転送してＣＣＤの駆動により読み出す構成としたものに相当する。高照度側の過飽和信号の読み出しは、第１実施形態のＣＭＯＳイメージセンサにおける信号読み出しと同様に行うことができる。
この場合、飽和前信号と過飽和信号を混合する工程が不要となるので、フローティング領域ＦＤおよび蓄積容量素子ＣSの間の蓄積トランジスタＴｒ２を設けなくてもよくなっている。
低照度側の飽和前信号と、フォトダイオードから溢れる光電荷を蓄積容量素子により蓄積した高照度側の過飽和信号をそれぞれ読み出すことで、高照度側に広ダイナミックレンジ化を実現できる。【００７８】
第４実施形態
本実施形態は、第１実施形態に係るＣＭＯＳイメージセンサの画素の回路構成を変形した形態である。
図１１−１は本実施形態のＣＭＯＳイメージセンサの１例の１画素分の等価回路図である。実質的に図１の等価回路図と同様であるが、蓄積容量素子ＣSに蓄積された光電荷を対数変換して読み出す対数変換回路を構成するトランジスタＴｒ６〜８が追加された形態である。
このように対数変換しながら出力することで、高照度撮像に対応でき、広ダイナミックレンジ化を達成できる。特に、フォトダイオードＰＤの飽和近傍においては、飽和前信号と過飽和信号を混合することによりＳ／Ｎを向上させることができる。【００７９】
図１１−２は本実施形態のＣＭＯＳイメージセンサの他の例の１画素分の等価回路図である。
フォトダイオードＰＤから溢れる光電荷を対数変換して蓄積容量素子ＣSに蓄積する対数変換回路を構成するトランジスタＴｒ６，７，９，１０が追加された形態である。
このように対数変換しながら出力することで、高照度撮像に対応でき、広ダイナミックレンジ化を達成できる。特に、対数変換して蓄積容量素子ＣSに蓄積するので、蓄積容量素子ＣSが小さくても広ダイナミックレンジ化に寄与することができる。【００８０】
第５実施形態
本実施形態に係る固体撮像装置は第１実施形態と同様のＣＭＯＳイメージセンサであり、図１２は１画素（ピクセル）分の等価回路図である。
各画素は、光を受光して光電荷を生成するフォトダイオードＰＤ、フォトダイオードＰＤからの光電荷を転送する転送トランジスタＴｒ１、転送トランジスタＴｒ１を通じて光電荷が転送されるフローティング領域ＦＤ、蓄積動作時に前記フォトダイオードから溢れる光電荷を蓄積する蓄積容量素子ＣS、フローティング領域ＦＤと蓄積容量素子ＣSのポテンシャルを結合または分割する蓄積トランジスタＴｒ２、蓄積容量素子ＣSに直接接続し、蓄積トランジスタＴｒ２を介してフローティング領域ＦＤに接続して形成され、蓄積容量素子ＣSおよびフローティング領域ＦＤ内の光電荷を排出するためのリセットトランジスタＴｒ３、フローティング領域ＦＤ内の光電荷を電圧信号に増幅変換する増幅トランジスタＴｒ４、および、増幅トランジスタに接続して形成され、画素を選択するための選択トランジスタＴｒ５から構成されており、いわゆる５トランジスタ型のＣＭＯＳイメージセンサである。例えば、上記の５つのトランジスタはいずれもｎチャネルＭＯＳトランジスタからなる。【００８１】
本実施形態に係るＣＭＯＳイメージセンサは、上記の構成の画素がアレイ状に複数個集積されており、各画素において、転送トランジスタＴｒ１、蓄積トランジスタＴｒ２、リセットトランジスタＴｒ３のゲート電極に、φT、φS、φRの各駆動ラインが接続され、また、選択トランジスタＴｒ５のゲート電極には行シフトレジスタから駆動される画素選択ラインＳＬ（φX）が接続され、さらに、選択トランジスタＴｒ５の出力側ソース・ドレインに出力ラインｏｕｔが接続され、列シフトレジスタにより制御されて出力される。
選択トランジスタＴｒ５，駆動ラインφXについては、画素の選択、非選択動作ができるように、フローティング領域ＦＤの電圧を適宜な値に固定できればよいから、それらを省略することも可能である。【００８２】
図１３は上記のフォトダイオードＰＤ、転送トランジスタＴｒ１、フローティング領域ＦＤ、蓄積トランジスタＴｒ２および蓄積容量素子ＣSに相当する模式的なポテンシャル図である。
フォトダイオードＰＤは相対的に浅いポテンシャルの容量ＣPDを構成し、フローティング領域ＦＤおよび蓄積容量素子ＣSは相対的に深いポテンシャルの容量（ＣFD、ＣS）を構成する。
ここで、転送トランジスタＴｒ１および蓄積トランジスタＴｒ２はトランジスタのｏｎ／ｏｆｆに応じて２準位を取りうる。【００８３】
図１２の等価回路図と図１３のポテンシャル図で説明される本実施形態のＣＭＯＳイメージセンサの駆動方法について説明する。
図１４−１は、駆動ライン（φT，φS，φR）に印加する電圧を、ｏｎ／ｏｆｆの２準位、φTについてはさらに（＋α）で示す準位を加えた３準位で示したタイミングチャートである。
駆動ラインφTに印加する電圧はＯＮ／ＯＦＦの２準位でもよいが、本例の如く３準位とした方がフォトダイオードＰＤから溢れ出た電荷をより効率的にフローティング領域ＦＤと蓄積容量素子Ｃｓに捕獲して蓄積することができる。【００８４】
また、図１５−１〜図１５−３および図１６−１〜図１６−３はタイミングチャートの各タイミングにおけるポテンシャル図に相当する。【００８５】
まず、１つのフィールド（１Ｆ）の始まりにおいて、φTをｏｆｆ、φSをｏｎとした状態でφRをｏｎとして、前フィールドで生じた光電荷を全て排出してリセットし、時刻Ｔ1においてφRをｏｆｆとする。
このとき、図１５−１に示すように、φSがｏｎとなっているのでＣFDとＣSが結合した状態となっており、リセット直後にはリセット動作に伴ういわゆるｋＴＣノイズがＣFD＋ＣSに発生する。ここで、このＣFD＋ＣSのリセットレベルの信号をノイズＮ2として読み出す。【００８６】
次に、蓄積時間ＴLTの間、フォトダイオードＰＤにおいて生成される光電荷を蓄積する。このとき、φTについては（＋α）準位としてＣPDとＣFD間の障壁をわずかに下げておく。
電荷の蓄積が開始すると、光電荷はまずＣPDに蓄積していき、光電子がＣPDを飽和させる量以上である場合には、図１５−２に示すように、φTを（＋α）準位としてわずかに下げられた障壁を乗り越えて光電荷がＣPDから溢れ、この画素のＣFD＋ＣSに選択的に蓄積されていく。
このようにして、光電子がフォトダイオードＰＤを飽和させる量以下である場合にはＣPDのみに光電荷が蓄積し、光電子がフォトダイオードＰＤを飽和させる量以上である場合にはＣPDに加えてＣFDとＣSにも光電荷が蓄積する。
図１５−２は、ＣPDが飽和しており、ＣPDに飽和前電荷ＱBが蓄積し、ＣFDとＣSに過飽和電荷ＱAが蓄積している状態を示す。【００８７】
次に、蓄積時間ＴLTの終了時にφTを（＋α）準位からｏｆｆに戻し、さらに時刻Ｔ2において、φSをｏｆｆとして、図１５−３に示すように、ＣFDとＣSのポテンシャルを分割する。このとき、過飽和電荷ＱAがＣFDとＣSの容量比に応じて、ＱA1とＱA2に分割される。ここで、過飽和電荷の一部ＱA1を保持しているＣFDのレベルの信号をノイズＮ1として読み出す。【００８８】
次に、φTをｏｎとして、図１６−１に示すように、ＣPD中の飽和前電荷ＱBをＣFDに転送し、元からＣFDに保持されていた過飽和電荷の一部ＱA1と混合する。
ここで、ＣPDのポテンシャルがＣFDよりも浅く、転送トランジスタの準位がＣPDより深くなっているので、ＣPD中にあった飽和前電荷ＱBを全てＣFDに転送する完全電荷転送を実現できる。
次に、時刻Ｔ3においてφTをｏｆｆに戻し、ＣFDに転送された飽和前電荷ＱBから飽和前電荷信号Ｓ1を読み出す。但し、ＣFDには飽和前電荷ＱBと過飽和電荷の一部ＱA1の和の電荷が存在しており、実際に読みだされるのはＳ1＋Ｎ1となる。図１６−１は、φTをｏｆｆに戻す前の状態を示している。【００８９】
次に、φSをｏｎとし、続いてφTをｏｎとすることでＣFDとＣSのポテンシャルを結合させ、図１６−２に示すように、ＣFD中の飽和前電荷ＱBと過飽和電荷の一部ＱA1の和の電荷と、ＣS中の過飽和電荷の一部ＱA2を混合する。過飽和電荷の一部ＱA1と過飽和電荷の一部ＱA2との和は分割前の過飽和電荷ＱAに相当するので、ＣFDとＣSの結合したポテンシャル中に飽和前電荷ＱBと過飽和電荷ＱAの和の信号が保持された状態となる。
ここで、時刻Ｔ4においてφTをｏｆｆに戻し、ＣFD＋ＣSに広がる飽和前電荷ＱB＋過飽和電荷ＱAから飽和前電荷信号Ｓ1と過飽和電荷信号Ｓ2の和の信号を読み出す。但し、ここではＣFD＋ＣSノイズが乗っており、さらにＣFD＋ＣSに広がった電荷から読み取っていることから、実際に読みだされるのはＳ1’＋Ｓ2’＋Ｎ2（Ｓ1’とＳ2’はそれぞれＣFDとＣSの容量比率によって縮小変調されたＳ1とＳ2の値）となる。図１６−２は、φTをｏｆｆに戻す前の状態を示している。【００９０】
以上で１つのフィールド（１Ｆ）が終了し、次のフィールドに移って、φTをｏｆｆ、φSをｏｎとした状態でφRをｏｎとして、図１６−３に示すように、前のフィールドで生じた光電荷を全て排出してリセットする。【００９１】
上記のようにして得た４つの信号Ｎ2，Ｎ1，Ｓ1＋Ｎ1，Ｓ1’＋Ｓ2’＋Ｎ2から、第１実施形態と同様の手順により、飽和前電荷信号（Ｓ1）と飽和前電荷信号と過飽和電荷信号の和（Ｓ1＋Ｓ2）を得る。飽和前であるか飽和後であるかによって、いずれかの信号を選択する。【００９２】
上記の説明においては、ノイズＮ2を読み出してフレームメモリに蓄積しておき、画像信号生成時にそのノイズＮ2を利用しているが、過飽和時には飽和前電荷＋過飽和電荷に比べてノイズＮ2が十分に小さいので、現フレームのノイズＮ2に代えて、次のフレームのノイズＮ2を用いてもよい。【００９３】
また、図１４−２に示すタイミングチャートに従って駆動させることができる。即ち、図１４−１のタイミングチャートに対して、各フィールドのリセット動作期間中に、φTをｏｎとする期間を設けていることが異なる。この場合、ＣPD中の電荷まで確実にリセットすることができる。
上記の他、全体の回路構成などは、第１実施形態と同様の構成である。【００９４】
図１７は本実施形態のＣＭＯＳ固体撮像装置において、プレーナ型蓄積容量素子を採用した場合の約１画素（ピクセル）分のレイアウト図の一例である。
フォトダイオードＰＤ、蓄積容量素子ＣSおよび５つのトランジスタＴｒ１〜Ｔｒ５を図のように配置し、さらにトランジスタＴｒ１とトランジスタＴｒ２の間のフローティング領域ＦＤとトランジスタＴｒ４のゲートを配線Ｗ１で接続し、さらにトランジスタＴｒ２とトランジスタＴｒ３の間の拡散層と蓄積容量素子ＣSの上部電極を配線Ｗ２で接続して、図１３に示す本実施形態の等価回路図に相当する回路を実現することができる。
このレイアウトにおいて、転送トランジスタＴｒ１のチャネルの幅は、フォトダイオードＰＤ側で広く、フローティング領域ＦＤ側で狭くなるように形成されている。このため、フォトダイオードから溢れた電荷を効率よくフローティング領域側にオーバーフローさせることができる。一方、フローティング領域ＦＤ側で狭くすることで、フローティング領域ＦＤの容量を小さくとることができ、フローティング領域ＦＤ中に蓄積した電荷に対する電位の変動幅を大きくとることができる。【００９５】
本実施形態のＣＭＯＳイメージセンサによれば、第１実施形態と同様に、それぞれノイズをキャンセルして得られた飽和前電荷信号（Ｓ1）と飽和前電荷信号と過飽和電荷信号の和（Ｓ1＋Ｓ2）の２つの信号から、フォトダイオードＰＤ（ＣPD）が飽和していなければ飽和前電荷信号（Ｓ1）を採用し、飽和していれば飽和前電荷信号と過飽和電荷信号の和（Ｓ1＋Ｓ2）を採用する。
このように、フォトダイオードＰＤが飽和していない低照度撮像においてはノイズをキャンセルして得た飽和前電荷信号（Ｓ1）により高感度、高Ｓ／Ｎ比を維持することができ、さらにフォトダイオードＰＤが飽和した高照度撮像においては、フォトダイオードから溢れる光電荷を蓄積容量素子により蓄積してこれを取り入れ、上記同様にノイズをキャンセルして得た信号（飽和前電荷信号と過飽和電荷信号の和（Ｓ1＋Ｓ2））により、高Ｓ／Ｎを維持して、高照度側に広ダイナミックレンジ化を実現できる。【００９６】
本実施形態のＣＭＯＳイメージセンサは、上記のように低照度側の感度を下げずに高照度側の感度を上げて広ダイナミックレンジ化を図るほか、電源電圧を通常用いられている範囲から上げないので将来のイメージセンサの微細化に対応することができる。
素子の追加は極小に抑えられており、画素サイズの拡大を招くことはない。
さらに、従来の広ダイナミックレンジ化を実現するイメージセンサのように高照度側と低照度側で蓄積時間を分割しない、即ち、フレームをまたがずに同一の蓄積時間に蓄積しているので、動画の撮像にも対応することができる。
また、フローティグ領域ＦＤのリーク電流（ＦＤリーク）についても、本実施形態のイメージセンサではＣFD＋ＣSの最小信号が過飽和電荷＋フォトダイオードＰＤからの飽和電荷となってＦＤリークの電荷よりも大きな電荷量を取り扱うようになるので、ＦＤリークの影響を受け難いという利点がある。
本実施形態のＣＭＯＳイメージセンサは、第１実施形態と同様に、ＰＤの飽和バラツキの影響を受けない。【００９７】
第６実施形態
本実施形態のＣＭＯＳセンサは、上記の第１〜第５実施形態のＣＭＯＳセンサにおいて、下記の構成とすることによりフローティング領域のリークを抑制することができるＣＭＯＳセンサである。
図１８−１は、本実施形態に係るＣＭＯＳセンサのフローティング領域部分を詳細に示す断面図である。
ｐ型ウェル（ｐ−ｗｅｌｌ）１１の活性領域が、ＬＯＣＯＳ法による酸化シリコンの素子分離絶縁膜２０で分離されており、素子分離絶縁膜２０の下方に相当するｐ型ウェル１１中には、ｐ+型分離領域１２が形成されている。また、バーズビークと呼ばれるＬＯＣＯＳ素子分離絶縁膜２０の端部２０ａの下方にも、さらなるｐ+型分離領域１２ａが形成されている。
素子分離絶縁膜２０の端部２０ａから所定の距離を離間して、ｐ型ウェル１１の表面に酸化シリコンならなるゲート絶縁膜２３を介してポリシリコンのゲート電極３０が形成されている。ゲート電極の側部には、例えば窒化シリコンのサイドウォールスペーサ３０ａが形成されている。【００９８】
ゲート電極３０と素子分離絶縁膜２０の間のｐ型ウェル１１の表層に、フローティング領域ＦＤとなるｎ+型半導体領域１５が形成されている。ｎ+型半導体領域１５は低濃度不純物領域１５ａと高濃度不純物領域１５ｂからなる。ここで、高濃度不純物領域１５ｂの端部から低濃度不純物領域１５ａがはみだしている、いわゆるＬＤＤ（lightly  Doped  Drain）構造となっており、素子分離絶縁膜２０の端部２０ａ近傍およびゲート電極３０近傍において、低濃度不純物領域１５ａが素子分離絶縁膜２０の端部２０ａおよびゲート電極３０側に、より広く形成されている。
上記のゲート電極３０とｎ+型半導体領域１５などからなるソース・ドレインなどから、ｐ型ウェル１１の表層にチャネル形成領域を有する転送トランジスタＴｒ１が構成されている。【００９９】
ゲート電極３０、ｎ+型半導体領域１５および素子分離絶縁膜２０などを被覆して酸化シリコンからなる層間絶縁膜が形成されており、ｎ+型半導体領域１５に達するコンタクトが開口されており、コンタクトの底部であるｎ+型半導体領域１５の上層に、ＴｉＳｉ層（あるいはＴｉ層）４１とＴｉＮ層４２が積層され、その上層にコンタクトを埋め込んでタングステンプラグ４３が形成されている。さらにタングステンプラグ４３に接続して層間絶縁膜の上層に上層配線４４が形成されている。上層配線４４は、ｎ+型半導体領域１５を覆うような面積で形成されており、また、コンタクトで接続されてｎ+型半導体領域１５と同じ電位となっている。【０１００】
図１８−１に示す構造を有するＣＭＯＳセンサでは、ＬＯＣＯＳ素子分離絶縁膜２０のバーズビークの下部にもｐ+型分離領域１２ａが形成されていることや、ｎ+型半導体領域１５がＬＤＤ構造となっていて、ｎ+型半導体領域１５の端部、特にストレスの大きいＬＯＣＯＳ素子分離絶縁膜２０のバーズビーク近傍での電界集中が緩和されていることから、ｎ+型半導体領域１５（フローティング領域ＦＤ）におけるリークを抑制することができる。
また、ｎ+型半導体領域１５（フローティング領域ＦＤ）を覆うように、同電位の上層配線４４が形成されており、上層配線４４によるシールド効果により、リークの原因となるｎ+型半導体領域１５（フローティング領域ＦＤ）の表面の空乏化を抑制することができる。
上記のように、ｎ+型半導体領域１５（フローティング領域ＦＤ）のリークを大きく抑制することができる構造である。【０１０１】
図１８−２および図１８−３は、図１８−１に示すＣＭＯＳセンサの製造工程を示す断面図である。
図１８−２に示すように、ｐ型ウェル１１の素子分離領域に、チャネルストップとなるｐ+型分離領域１２とＬＯＣＯＳ法により素子分離絶縁膜２０を形成し、さらに素子分離絶縁膜２０のバーズビーク下部においてもｐ+型分離領域１２ａを形成する。
次に、例えば熱酸化法によりｐ型ウェル１１の表面にゲート絶縁膜２３を形成し、ゲート電極３０をパターン形成して、ゲート電極および素子分離絶縁膜２０のバーズビークにより端部が規定されるように、ｎ型の導電性不純物ＤＰ１をイオン注入し、低濃度不純物領域１５ａを形成する。【０１０２】
次に、図１８−３に示すように、例えばＣＶＤ（化学気相成長）法などにより全面に窒化シリコンを成膜し、エッチバックをすることで、ゲート電極３０の側部にサイドウォールスペーサ３０ａを形成する。また、バーズビークからある程度はみ出すようにして素子分離絶縁膜２０を被覆するようなパターンでレジスト膜ＰＲを形成する。
上記のサイドウォールスペーサ３０ａとレジスト膜ＰＲにより端部が規定されるように、ｎ型の導電性不純物ＤＰ２をイオン注入し、高濃度不純物領域１５ｂを形成する。
上記の工程により、ゲート電極側だけでなく、ＬＯＣＯＳ素子分離絶縁膜２０側においてもＬＤＤ構造とすることができる。【０１０３】
次に、例えばＣＶＤ法により全面に酸化シリコンを成膜して層間絶縁膜を形成し、得られた層間絶縁膜に対して、ｎ+型半導体領域１５に達するコンタクトを開口し、例えばスパッタリング法などにより、コンタクト底部にＴｉＳｉ層（あるいはＴｉ層）４１を形成し、さらにＴｉＮ層４２を形成し、さらにタングステンプラグ４３をコンタクトに埋め込んで形成する。さらに、例えば金属材料により、ｎ+型半導体領域１５を覆うような広さで上層配線４４を形成し、図１８−１に示す構造とする。【０１０４】
本実施形態のＣＭＯＳセンサによれば、上記の各実施形態と同様に、高照度側に広ダイナミックレンジ化を実現できことに加えて、フローティグ領域のリーク電流を抑制することが可能となっている。【０１０５】
第７実施形態
本実施形態に係るＣＭＯＳセンサは、上記の第１〜第６実施形態のＣＭＯＳセンサにおいて、駆動ラインφTに印加する電圧を図３−１に示すような（＋α）で示す準位とすることなく、ｏｎ／ｏｆｆの２準位のみで、電荷の蓄積時においてフォトダイオードから溢れる電荷をフローティング領域へとスムーズに移動させることができる構造としたＣＭＯＳセンサである。【０１０６】
図１９−１および図１９−２に示すＣＭＯＳセンサは、転送トランジスタが、転送トランジスタを構成する基板の表面または表面近傍から所定の深さまで形成された転送トランジスタのチャネルと同じ導電型の半導体層を有する埋め込みチャネル型である。【０１０７】
図１９−１は、本実施形態に係るＣＭＯＳセンサの一例の断面図であり、フォトダイオードＰＤ、転送トランジスタＴｒ１、フローティング領域ＦＤ、蓄積トランジスタＴｒ２の部分に相当する。蓄積トランジスタＴｒ２のソースドレインとなるｎ+型半導体領域１６は、不図示の蓄積容量素子ＣSに接続されている。
ここで、転送トランジスタＴｒ１のゲート電極３０の下部における基板の表面から所定の深さまで、ｎ型半導体領域１３とｎ+型半導体領域１５に一部重なるように、ｎ型半導体領域５０が形成されている。ｎ型半導体領域５０は、ｎ型半導体領域１３およびｎ+型半導体領域１５よりも不純物の実効濃度が低いｎ型の領域である。
上記の構造においては、転送トランジスタＴｒ１が埋め込みチャネル化されており、これはフォトダイオードとフローティング領域間のポテンシャル障壁を下げることに相当する。従って、駆動ラインφTに図３−１の（＋α）で示す電位を印加しなくても、同等のポテンシャルを得ることができ、電荷の蓄積時においてフォトダイオードから溢れる電荷をフローティング領域へとスムーズに移動させることができる。【０１０８】
図１９−２は、本実施形態に係るＣＭＯＳセンサの一例の断面図であり、図１９−１のＣＭＯＳセンサと同様に、転送トランジスタＴｒ１のゲート電極３０の下部における基板の表面から所定の深さまで、ｎ型半導体領域１３とｎ+型半導体領域１５に一部重なるように、ｎ型半導体領域５０が形成されている。さらに転送トランジスタＴｒ１のゲート電極３０の下部領域まで、フォトダイオードＰＤの表層に形成されているｐ+型半導体領域１４が延伸して形成されている。
ｎ型半導体領域５０とｐ+型半導体領域１４が形成されていることにより転送トランジスタＴｒ１が埋め込みチャネル化されており、これはフォトダイオードとフローティング領域間のポテンシャル障壁を下げることに相当する。従って、駆動ラインφTに図３−１の（＋α）で示す電位を印加しなくても、同等のポテンシャルを得ることができ、電荷の蓄積時においてフォトダイオードから溢れる電荷をフローティング領域へとスムーズに移動させることができる。【０１０９】
図２０−１および図２０−２に示すＣＭＯＳセンサは、転送トランジスタが、転送トランジスタを構成する基板の所定の深さにおいて形成され、転送トランジスタのチャネルと同じ導電型であり、転送トランジスタのパンチスルーの障壁を低減する半導体層を有する構成である。【０１１０】
図２０−１は、本実施形態に係るＣＭＯＳセンサの一例の断面図であり、フォトダイオードＰＤ、転送トランジスタＴｒ１、フローティング領域ＦＤ、蓄積トランジスタＴｒ２の部分に相当する。蓄積トランジスタＴｒ２のソースドレインとなるｎ+型半導体領域１６は、不図示の蓄積容量素子ＣSに接続されている。
ここで、転送トランジスタＴｒ１のゲート電極３０の下部における所定の深さの領域において、ｎ型半導体領域１３に接続して、ｎ型半導体領域５１が形成されている。
上記の構造は、転送トランジスタＴｒ１のパンチスルーの障壁を低くしていることに相当する。このｎ型半導体領域５１からフローティング領域ＦＤへの斜め方向のパンチスルーのルートが、フォトダイオードからフローティング領域ＦＤへのオーバーフローパスＰＡとなり、駆動ラインφTに図３−１の（＋α）で示す電位を印加しなくても、電荷の蓄積時においてフォトダイオードから溢れる電荷をパンチスルーさせてフローティング領域へとスムーズに移動させることができる。【０１１１】
図２０−２は、本実施形態に係るＣＭＯＳセンサの一例の断面図であり、図２０−１のＣＭＯＳセンサと同様に、転送トランジスタＴｒ１のゲート電極３０の下部における所定の深さの領域において、ｎ型半導体領域１３に接続して、ｎ型半導体領域５２が形成されている。本実施形態においては、ｎ型半導体領域５２が、さらにフローティング領域の下方にまで延伸して形成されている。
上記の構造は、転送トランジスタＴｒ１のパンチスルーの障壁を低くしていることに相当する。このｎ型半導体領域５２からフローティング領域ＦＤへのほぼ垂直方向のパンチスルーのルートが、フォトダイオードからフローティング領域ＦＤへのオーバーフローパスＰＡとなり、駆動ラインφTに図３−１の（＋α）で示す電位を印加しなくても、電荷の蓄積時においてフォトダイオードから溢れる電荷をパンチスルーさせてフローティング領域へとスムーズに移動させることができる。【０１１２】
第８実施形態
本実施形態は、上記の各実施形態において、フォトダイオードから溢れる光電荷を蓄積するための蓄積容量素子の形態の変形例を示す。【０１１３】
蓄積容量素子として、ジャンクション型蓄積容量素子を考えた場合、条件を考慮しても１μｍ2あたりの静電容量は０．３〜３ｆＦ／μｍ2程度であり、面積効率はあまりよくなく、ダイナミックレンジを広くするには困難が伴う。【０１１４】
一方、プレーナ型蓄積容量素子では、容量絶縁膜の絶縁膜リーク電流を抑制するために絶縁膜電界を３〜４ＭＶ／ｃｍ以下、最大印加電圧が２．５〜３Ｖ、容量絶縁膜厚が７ｎｍ程度と設定したとき、容量絶縁膜の材料の誘電率が３．９で４．８ｆＦ／μｍ2、誘電率が７．９で９．９ｆＦ／μｍ2、誘電率が２０で２５ｆＦ／μｍ2、誘電率が５０で６３ｆＦ／μｍ2となる。
酸化シリコン（誘電率３．９）の他、窒化シリコン（同７．９）、Ｔａ2Ｏ5（同２０〜３０）、ＨｆＯ2（同３０）、ＺｒＯ2（同３０）、Ｒａ2Ｏ3（同４０〜５０）程度のいわゆるＨｉｇｈ−ｋ材料を用いることで、より大きな静電容量を実現でき、比較的単純な構造であるプレーナ型でも１００〜１２０ｄＢの広ダイナミックレンジなイメージセンサを実現できる。【０１１５】
さらに、占有面積を抑制して容量の寄与する面積を拡大可能なスタック型やトレンチ型などの構造を適用することでも１２０ｄＢの広いダイナミックレンジを達成可能で、さらに上記のＨｉｇｈ−ｋ材料を組み合わせることで、スタック型では１４０ｄＢ、トレンチ型では１６０ｄＢを達成可能である。【０１１６】
以下に、本実施形態で適用できる蓄積容量素子の例を示す。
図２１−１は第１実施形態と同様のプレーナ型ＭＯＳ蓄積容量素子の断面図である。
即ち、蓄積容量素子ＣSは、例えば、半導体基板１０の表層部分に形成された下部電極となるｐ+型半導体領域１７と、ｐ+型半導体領域１７上に形成された酸化シリコンの容量絶縁膜２５と、容量絶縁膜２５上に形成されたポリシリコンなどの上部電極３２とを有する構成である。【０１１７】
図２１−２はプレーナ型ＭＯＳおよびジャンクション型の蓄積容量素子の断面図である。
例えば、ｎ型半導体基板１０に形成されたｐ型ウェル１１の表層部分に下部電極となるｎ+型半導体領域１６ｂが蓄積トランジスタのソース・ドレインとなるｎ+型半導体領域１６ａと一体に形成されており、その上の酸化シリコンの容量絶縁膜２５を介して上部電極３２が形成されて、蓄積容量素子ＣSが構成されている。この場合、上部電極３２には電源電圧ＶＤＤあるいはグラウンドＧＮＤが印加される。【０１１８】
図２２−１の断面図に示す蓄積容量素子は図２１−１と同様のプレーナ型ＭＯＳ蓄積容量素子である。
但し、容量絶縁膜２５ａが窒化シリコンあるいはＴａ2Ｏ5などのＨｉｇｈ−ｋ材料から構成されており、図２１−１の蓄積容量素子よりも大容量化されている。【０１１９】
図２２−２の断面図に示す蓄積容量素子は図２１−２と同様のプレーナ型ＭＯＳおよびジャンクション型の蓄積容量素子である。
但し、容量絶縁膜２５ａが窒化シリコンあるいはＴａ2Ｏ5などのＨｉｇｈ−ｋ材料から構成されており、図２１−２の蓄積容量素子よりも大容量化されている。【０１２０】
図２３−１はスタック型蓄積容量素子の断面図である。
例えば、ｎ型半導体基板１０に形成された素子分離絶縁膜上に形成された下部電極３７と、下部電極３７上に形成された容量絶縁膜２５と、容量絶縁膜２５上に形成された上部電極３８とを有する構成である。
ここでは、蓄積トランジスタのソース・ドレインとなるｎ+型半導体領域１６と下部電極３７が配線３６により接続されている。この場合、上部電極３８には電源電圧ＶＤＤあるいはグラウンドＧＮＤが印加される。【０１２１】
図２３−２は円筒形状のスタック型蓄積容量素子の断面図である。
例えば、蓄積トランジスタのソース・ドレインとなるｎ+型半導体領域１６に接続するように形成された円筒形状の下部電極３７ａと、円筒形状の下部電極３７ａの内壁面上に形成された容量絶縁膜２５と、下部電極３７ａの円筒の内側の部分を埋め込むように容量絶縁膜２５を介して形成された上部電極３８ａとを有する構成である。
ここでは、上部電極３８ａには電源電圧ＶＤＤあるいはグラウンドＧＮＤが印加される。
円筒形状の下部電極３７ａと下部電極３７ａの円筒の内側の部分を埋め込むように形成された上部電極３８ａの構造は、通常のスタック型よりも静電容量に寄与する対向面積を大きくとることができる。
図２４は、プレーナＭＯＳ型とスタック型とを組み合わせた複合蓄積容量素子の断面図である。本例によれば、面積効率の高い大きな容量を形成することができる。【０１２２】
図２５−１はトレンチ型蓄積容量素子の断面図である。
ｎ型半導体基板１０のｐ型ウェル１１を貫通してｎ型基板に達するようトレンチＴＣが形成されており、トレンチＴＣの内壁に形成された下部電極となるｎ+型半導体領域１８と、トレンチＴＣの内壁を被覆して形成された容量絶縁膜２５と、容量絶縁膜２５を介してトレンチＴＣを埋め込んで形成された上部電極４０とを有する構成である。
ここでは、蓄積トランジスタのソース・ドレインとなるｎ+型半導体領域１６と上部電極４０が配線３４により接続されている。【０１２３】
図２５−２はジャンクションを有するトレンチ型蓄積容量素子の断面図である。
ｎ型半導体基板１０のｐ型ウェル１１内においてトレンチＴＣが形成されており、トレンチＴＣの内壁に下部電極となるｎ+型半導体領域１６ｄが蓄積トランジスタのソース・ドレインとなるｎ+型半導体領域１６ｃと一体に形成され、トレンチＴＣの内壁を被覆して容量絶縁膜２５が形成され、さらに容量絶縁膜２５を介してトレンチＴＣを埋め込んで上部電極４０が形成された構成である。【０１２４】
図２６−１はトレンチ型蓄積容量素子の断面図である。
ｎ型半導体基板１０のｐ型ウェル１１を貫通してｎ型基板に達するようトレンチＴＣが形成されており、トレンチＴＣのある程度の深さよりも深い領域において、その内壁に形成された下部電極となるｎ+型半導体領域１８と、トレンチＴＣの内壁を被覆して形成された容量絶縁膜２５と、容量絶縁膜２５を介してトレンチＴＣを埋め込んで形成された上部電極４０とを有する構成である。
ここでは、蓄積トランジスタのソース・ドレインとなるｎ+型半導体領域１６と上部電極４０が配線３４により接続されている。【０１２５】
図２６−２はトレンチ型蓄積容量素子の断面図である。
ｎ型半導体基板１０のｐ型ウェル１１を貫通してｎ型基板に達するようトレンチＴＣが形成されており、トレンチＴＣの内壁に形成された下部電極となるｐ+型半導体領域１９と、トレンチＴＣの内壁を被覆して形成された容量絶縁膜２５と、容量絶縁膜２５を介してトレンチＴＣを埋め込んで形成された上部電極４０とを有する構成である。
ここでは、蓄積トランジスタのソース・ドレインとなるｎ+型半導体領域１６と上部電極４０が配線３４により接続されている。【０１２６】
図２７はジャンクション容量を用いた埋め込み蓄積容量素子を有するＣＭＯＳセンサの断面図である。
例えば、ｐ型シリコン半導体基板（ｐ−ｓｕｂ）６０上にｐ型エピタキシャル層６１が形成されており、ｐ型シリコン半導体基板６０とｐ型エピタキシャル層６１にわたってｎ+型半導体領域６２が形成されている。即ち、ｎ型（第１導電型）の半導体領域とこれに接合するｐ型（第２導電型）の半導体領域とが、固体撮像装置を構成する半導体基板の内部に埋め込まれて、ジャンクション容量を用いた埋め込み蓄積容量素子が形成されている。
ｐ型シリコン半導体基板６０とｐ型エピタキシャル層６１領域には、さらにｐ+型分離領域６３が形成されている。
ｐ型エピタキシャル層６１上にｐ型半導体層６４が形成されており、ｐ型半導体層６４に対して、上記の各実施形態と同様に、フォトダイオードＰＤ、転送トランジスタＴｒ１、フローティング領域ＦＤ、蓄積トランジスタＴｒ２が形成されている。
例えば、蓄積容量素子となるｎ+型半導体領域６２は、上記のフォトダイオードＰＤ、転送トランジスタＴｒ１、フローティング領域ＦＤ、蓄積トランジスタＴｒ２の各形成領域にわたって、広く形成されている。
また、蓄積トランジスタＴｒ２のソースドレインとなるｎ+型半導体領域１６は、ｐ型半導体層６４中を垂直に伸びるｎ+型半導体領域６５により、蓄積容量素子を構成するｎ+型半導体領域６２に接続している。【０１２７】
図２８は絶縁膜容量およびジャンクション容量を用いた埋め込み蓄積容量素子を有するＣＭＯＳセンサの断面図である。
図２７と同様の構造であるが、ｐ型シリコン半導体基板（ｐ−ｓｕｂ）６０上に、絶縁膜６０ａを介して、第１ｐ型エピタキシャル層６１ａと第２ｐ型エピタキシャル層６１ｂとが形成されており、半導体基板上に絶縁膜を介して半導体層が形成されているＳＯＩ（Semiconductor  on  Insulator）基板となっている。
ここで、第１ｐ型エピタキシャル層６１ａと第２ｐ型エピタキシャル層６１ｂにわたり、絶縁膜６０ａに接する領域まで、ｎ+型半導体領域６２が形成されており、絶縁膜を介して対向する半導体基板と半導体層の間の絶縁膜容量を用いて、蓄積容量素子が構成されている。
さらに、図２７の蓄積容量素子と同様に、ｎ+型半導体領域６２と、第１ｐ型エピタキシャル層６１ａおよび第２ｐ型エピタキシャル層６１ｂの間で、ジャンクション容量が形成されている。
この他の構造については、図２７のＣＭＯＳセンサと同様である。【０１２８】
図２９は絶縁膜容量およびジャンクション容量を用いた埋め込み蓄積容量素子を有するＣＭＯＳセンサの断面図である。
図２８と同様の構造であるが、さらに、フォトダイオードＰＤを構成するｎ型半導体領域１３と蓄積容量素子を構成するｎ+型半導体領域６２の間に、低濃度半導体層（ｉ層）６６が形成されている。
上記の構造は、ｎ型半導体領域１３とｎ+型半導体領域６２の間のポテンシャル障壁を低くすることに相当し、フォトダイオードからフローティング領域ＦＤへのオーバーフローパスＰＡとなる。これにより、駆動ラインφTに図３−１の（＋α）で示す電位を印加しなくても、電荷の蓄積時においてフォトダイオードから溢れる電荷をパンチスルーさせて蓄積容量素子へと移動させることができる。【０１２９】
上記の各種の蓄積容量素子は、上述の第１〜第７実施形態のいずれにも適用可能で、上述のようにこれらの形状の蓄積容量素子により、フォトダイオードから溢れる光電荷を蓄積することで、高照度側に広ダイナミックレンジ化を実現できる。【０１３０】
（実施例１）
本発明のＣＭＯＳイメージセンサにおいて、ＣFDおよびＣSの飽和電圧、ＣSの静電容量値を種々の値に変化させたときに、実現できるダイナミックレンジをシミュレーションにより求めた。ここで、ノイズレベルは２ｅ-とした。
ＣFDおよびＣSの飽和電圧が５００ｍＶ、ＣSが６４ｆＦの静電容量の場合、あるいは、ＣFDおよびＣSの飽和電圧が１Ｖ、ＣSが３２ｆＦの静電容量の場合、ＣSを含めた飽和時の電子数が２×１０5ｅ-となって、１００ｄＢのダイナミックレンジを実現できる。
また、ＣFDおよびＣSの飽和電圧が５００ｍＶ、ＣSが２００ｆＦの静電容量の場合、あるいは、ＣFDおよびＣSの飽和電圧が１Ｖ、ＣSが１００ｆＦの静電容量の場合、ＣSを含めた飽和時の電子数が６．３×１０5ｅ-となって、１１０ｄＢのダイナミックレンジを実現できる。
また、ＣFDおよびＣSの飽和電圧が５００ｍＶ、ＣSが６４０ｆＦの静電容量の場合、あるいは、ＣFDおよびＣSの飽和電圧が１Ｖ、ＣSが３２０ｆＦの静電容量の場合、ＣSを含めた飽和時の電子数が２×１０6ｅ-となって、１２０ｄＢのダイナミックレンジを実現できる。【０１３１】
（実施例２）
本発明のＣＭＯＳイメージセンサにおいて、上記のトレンチ型蓄積容量素子を適用した場合に達成できるダイナミックレンジをシミュレーションにより求めた。
図３０はトレンチ型蓄積容量素子を採用した場合の画素の概略平面図である。
各画素（Ｐｉｘｅｌ）はフォトダイオードＰＤ、ピクセル回路ＰＣおよびトレンチ型の蓄積容量素子Ｃａｐから構成されている。
ここで、各画素の一辺が５μｍ程度であると想定すると、トレンチ型蓄積容量素子の平面図上の長さは長くても４μｍ×２程度となる。【０１３２】
図３１は想定したトレンチ型蓄積容量素子の大きさを説明する模式図である。
ｎ型半導体基板１０のｐ型ウェル１１内にトレンチＴＣが形成され、トレンチＴＣの内壁に下部電極となるｐ型半導体領域１９が形成され、と、トレンチＴＣの内壁を被覆して酸化シリコンの容量絶縁膜２５が形成され、容量絶縁膜２５を介してトレンチＴＣを埋め込んで上部電極４０が形成された構成である。
ここで、長さＬは上記の通り４μｍ×２とする。
さらに、トレンチの深さＤを２μｍ、酸化シリコン（誘電率３．９）の容量絶縁膜２５の膜厚ｔOXを７ｎｍとすると、トレンチの側面のみを考慮した場合、容量が１６０ｆＦ、飽和時の電子数が５×１０5ｅ-となって、１００〜１０８ｄＢのダイナミックレンジを実現できる。【０１３３】
（実施例３）
本発明のＣＭＯＳイメージセンサにおいて、上記のプレーナ型蓄積容量素子を適用した場合に達成できるダイナミックレンジを求めた。
図３２はプレーナ型蓄積容量素子を採用した場合の画素のレイアウト図である。
フォトダイオードＰＤ、フローティング領域ＦＤ、蓄積容量素子ＣSおよびその他のピクセル回路を配置して、図３２のレイアウトを得た。
画素の一辺は８．２μｍであり、プレーナ型蓄積容量素子の容量絶縁膜を７ｎｍの膜厚の酸化シリコンとするとＣs＝３８ｆＦを得た。このとき、ＣFD＝４．２ｆＦ（フリンジ容量を除く）となり、ダイナミックレンジとして８８〜９６ｄＢを得た。【０１３４】
（実施例４）
本発明のＣＭＯＳイメージセンサにおいて、一片が３μｍの画素のフォトダイオードＰＤの面積が開口率で２５％とし、さらにフォトダイオードＰＤにマイクロレンズを組み込んで実質開口率８０％となった画素を想定する。
ここで、フォトダイオードＰＤから溢れる光電子を蓄積する蓄積容量素子として、６４ｆＦと６４０ｆＦの２種を設定し、両者において、フォトダイオードＰＤが飽和する前と飽和した後での出力（Ｖ）と光量（ｌｕｘ）の線型性をシミュレーションで求めた。
図３３−１はフォトダイオードＰＤが飽和する前の出力（Ｖ）を光量（ｌｕｘ）に対してプロットした図であり、飽和前であるので蓄積容量素子が６４ｆＦと６４０ｆＦのどちらの場合も一致し、出力（Ｖ）と光量（ｌｕｘ）の相関は高い線型性を有することが確認された。
また、図３３−２は飽和の後の出力（Ｖ）を光量（ｌｕｘ）に対してプロットした図であり、同じ光量の場合、蓄積容量素子が６４０ｆＦの方が６４ｆＦよりも低い出力となり、出力が飽和してしまうまでの線型性を有する部分が広く取れることが確認された。
このとき、例えば１０2ｌｕｘ以下では飽和前の出力を採用し、１０2ｌｕｘ以上では飽和後の出力を採用することで、フォトダイオードＰＤの飽和前後を繋いで、光量に対して高い線型性を持つ出力を広いレンジで得ることができる。【０１３５】
その他、本発明に係るＣＭＯＳイメージセンサの性能を表１にまとめた。【０１３６】
【表１】
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【０１３７】
本発明は上記の説明に限定されない。
例えば、実施形態においては、固体撮像装置について説明しているが、これに限らず、各固体撮像装置の画素を直線状に配したラインセンサや、各固体撮像装置の画素をそのまま単独で構成することで得られる光センサについても、従来には得られなかった広ダイナミックレンジ化と高感度、高Ｓ／Ｎ比を達成することができる。
また、蓄積容量素子の形状などは特に限定はなく、ＤＲＡＭのメモリ蓄積容量素子などで容量を高めるためにこれまでに開発された種々の方法を採用することができる。
固体撮像装置としては、フォトダイオードとフォトダイオードから溢れる光電荷を蓄積する蓄積容量素子とが転送トランジスタを介して接続されている構成であればよく、ＣＭＯＳイメージセンサの他、ＣＣＤにも適用することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【０１３８】
本発明の固体撮像装置は、デジタルカメラやカメラ付き携帯電話などに搭載されるＣＭＯＳイメージセンサやＣＣＤイメージセンサなどの広いダイナミックレンジが望まれているイメージセンサに適用できる。
本発明のラインセンサは広いダイナミックレンジが望まれているラインセンサに適用できる。
本発明の光センサは広いダイナミックレンジが望まれている光センサに適用できる。
本発明の固体撮像装置の動作方法は広いダイナミックレンジが望まれているイメージセンサの動作方法に適用できる。
【図１】
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【図２−１】
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【図２−２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図４−１】
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【図４−２】
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【図４−３】
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【図４−４】
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【図５−１】
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【図５−２】
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【図５−３】
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【図５−４】
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【図６】
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【図７】
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【図８−１】
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【図８−２】
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【図８−３】
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【図９−１】
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【図９−２】
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【図１０−１】
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【図１０−２】
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【図１１−１】
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【図１１−２】
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【図１２】
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【図１３】
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【図１４−１】
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【図１４−２】
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【図１５−１】
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【図１５−２】
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【図１５−３】
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【図１６−１】
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【図１６−２】
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【図１６−３】
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【図１７】
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【図１８−１】
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【図１８−２】
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【図１８−３】
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【図１９−１】
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【図１９−２】
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【図２０−１】
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【図２０−２】
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【図２１−１】
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【図２１−２】
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【図２２−１】
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【図２２−２】
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【図２３−１】
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【図２３−２】
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【図２４】
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【図２５−１】
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【図２５−２】
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【図２６−１】
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【図２６−２】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３−１】
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【図３３−２】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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