(57)【特許請求の範囲】
【請求項１】
セルフリフレッシュモードを有する半導体記憶装置であって、
行列状に配列された複数のメモリセルを含むメモリアレイ、
前記セルフリフレッシュモード時に、互いに異なる周波数の複数のクロック信号を生成するクロック発生回路、
前記複数のクロック信号のうちのいずれかのクロック信号を選択するための複数の第１のヒューズを含む第１の選択回路、
外部信号に従って前記複数のクロック信号のうちのいずれかのクロック信号を選択する第２の選択回路、
前記クロック発生回路によって生成された複数のクロック信号を受け、前記第２の選択回路によってクロック信号が選択されている場合はそのクロック信号を通過させ、それ以外の場合は前記第１の選択回路によって選択されたクロック信号を通過させるゲート回路、および
前記ゲート回路を通過したクロック信号に同期して、前記メモリセルのデータのリフレッシュを行なうリフレッシュ実行回路を備え、
前記第２の選択回路は、
それぞれが前記複数のクロック信号に対応して設けられ、各々の一方電極がともに基準電位のラインに接続された複数の第２のヒューズ、
各第２のヒューズに対応して設けられて対応の第２のヒューズの他方電極に接続され、予め定められた電位を印加して対応の第２のヒューズを切断するための外部端子、および
第１の外部活性化信号が入力されたことに応じて活性化され、複数の第２のヒューズのうちの切断された第２のヒューズに対応するクロック信号を選択する論理回路を含む、半導体記憶装置。
【請求項２】
前記第１の選択回路の前記複数の第１のヒューズの一方電極は、それぞれ前記複数のクロック信号を受け、
前記ゲート回路は、
各第１のヒューズに対応して設けられて対応の第１のヒューズに並列接続され、前記第２の選択回路によって対応の第１のヒューズに対応するクロック信号が選択されたことに応じて導通する第１のトランジスタ、および
各第１のヒューズに対応して設けられて対応の第１のヒューズに直列接続され、前記第２の選択回路によって対応の第１のヒューズに対応するクロック信号以外のクロック信号が選択されたことに応じて非導通になる第２のトランジスタを含む、請求項１に記載の半導体記憶装置。
【請求項３】
セルフリフレッシュモードを有する半導体記憶装置であって、
行列状に配列された複数のメモリセルを含むメモリアレイ、
前記セルフリフレッシュモード時に、互いに異なる周波数の複数のクロック信号を生成するクロック発生回路、
前記複数のクロック信号のうちのいずれかのクロック信号を選択するための複数の第１のヒューズを含む第１の選択回路、
外部信号に従って前記複数のクロック信号のうちのいずれかのクロック信号を選択する第２の選択回路、
前記クロック発生回路によって生成された複数のクロック信号を受け、前記第２の選択回路によってクロック信号が選択されている場合はそのクロック信号を通過させ、それ以外の場合は前記第１の選択回路によって選択されたクロック信号を通過させるゲート回路、および
前記ゲート回路を通過したクロック信号に同期して、前記メモリセルのデータのリフレッシュを行なうリフレッシュ実行回路を備え、
前記第１の選択回路の前記複数の第１のヒューズの一方電極は、それぞれ前記複数のクロック信号を受け、
前記ゲート回路は、
各第１のヒューズに対応して設けられて対応の第１のヒューズに並列接続され、前記第２の選択回路によって対応の第１のヒューズに対応するクロック信号が選択されたことに応じて導通する第１のトランジスタ、および
各第１のヒューズに対応して設けられて対応の第１のヒューズに直列接続され、前記第２の選択回路によって対応の第１のヒューズに対応するクロック信号以外のクロック信号が選択されたことに応じて非導通になる第２のトランジスタを含む、半導体記憶装置。
【請求項４】
前記第２の選択回路は、第２の外部活性化信号が入力されたことに応じて活性化され、複数の外部アドレス信号に従って前記複数のクロック信号のうちのいずれかのクロック信号を選択するアドレス判定回路を含む、請求項１から請求項３までのいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、セルフリフレッシュモードを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
図１０は、従来のダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）の全体構成を示すブロック図である。図１０を参照して、このＤＲＡＭは、ＰＯＲ（Power On Reset）回路３１、セルフリフレッシュ回路３２、クロック発生回路３３、行／列アドレスバッファ３４、行デコーダ３５、列デコーダ３６、メモリマット３７、データ入力バッファ４０およびデータ出力バッファ４１を備え、メモリマット３７はメモリアレイ３８およびセンスアンプ＋入出力制御回路３９を含む。
【０００３】
ＰＯＲ回路３１は、外部電源電位ＶＣＣおよび外部接地電位ＶＳＳが与えられたことに応じて、ＤＲＡＭをリセットするための信号／ＰＯＲを出力する。セルフリフレッシュ回路３２は、外部制御信号／ＲＡＳ，／ＣＡＳによってセルフリフレッシュの実行が指示されたことに応じて、行アドレス信号ＲＡ０〜ＲＡｍ（ただし、ｍは０以上の整数である）を予め定められた周期でインクリメントする。クロック発生回路３３は、外部制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥに基づいて所定の動作モードを選択し、ＤＲＡＭ全体を制御する。
【０００４】
行／列アドレスバッファ３４は、外部アドレス信号Ａ０〜Ａｍに基づいて行アドレス信号ＲＡ０〜ＲＡｍおよび列アドレス信号ＣＡ０〜ＣＡｍを生成し、生成した信号ＲＡ０〜ＲＡｍおよびＣＡ０〜ＣＡｍをそれぞれ行デコーダ３５および列デコーダ３６に与える。
【０００５】
メモリアレイ３８は、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【０００６】
行デコーダ３５は、行／列アドレスバッファ３４またはセルフリフレッシュ回路３２から与えられた行アドレス信号ＲＡ０〜ＲＡｍに従って、メモリアレイ３８の行アドレスを指定する。列デコーダ３６は、行／列アドレスバッファ３４から与えられた列アドレス信号ＣＡ０〜ＣＡｍに従って、メモリアレイ３８の列アドレスを指定する。
【０００７】
センスアンプ＋入出力制御回路３９は、行デコーダ３５によって指定された行アドレスのメモリセルのデータを読出すとともに、列デコーダ３６によって指定された列アドレスのメモリセルをデータ入出力線対ＩＯＰの一方端に接続する。データ入出力線対ＩＯＰの他方端は、データ入力バッファ４０およびデータ出力バッファ４１に接続される。データ入力バッファ４０は、書込モード時に、外部から入力されたデータＤ０〜Ｄｎ（ただし、ｎは０以上の整数である）をデータ入出力線対ＩＯＰを介して選択されたメモリセルに与え、そのメモリセルのデータを書換える。データ出力バッファ４１は、読出モード時に、外部制御信号／ＯＥに応答して、選択されたメモリセルからの読出データＱ０〜Ｑｎを外部に出力する。
【０００８】
図１１は、図１０に示したＤＲＡＭのメモリマット３７の構成を示す回路ブロック図である。ただし、１ビットのデータＤＱ０に対応する部分のみが示されている。
【０００９】
図１１において、メモリアレイ３８は、行列状に配列された複数のメモリセルＭＣと、各行に対して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを含む。各メモリセルＭＣは、アクセス用のＮチャネルＭＯＳトランジスタと情報記憶用のキャパシタとを含む周知のものである。ワード線ＷＬの一方端は、行デコーダ３５に接続される。
【００１０】
センスアンプ＋入出力制御回路３９は、各列に対応して設けられた列選択線ＣＳＬ、列選択ゲート４２、センスアンプ４３およびイコライザ４４を含む。列選択ゲート４２は、それぞれビット線ＢＬ，／ＢＬとデータ入出力線ＩＯ，／ＩＯとの間に接続された２つのＮチャネルＭＯＳトランジスタを含む。２つのＮチャネルＭＯＳトランジスタのゲートは、列選択線ＣＳＬを介して列デコーダ３６に接続される。列デコーダ３６によって列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられると、２つのＮチャネルＭＯＳトランジスタが導通してビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとが接続される。
【００１１】
センスアンプ４３は、センスアンプ活性化信号Ｓ０Ｎ，ＺＳ０Ｐがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになったことに応じて、ビット線対ＢＬ，／ＢＬ間の微少電位差を電源電圧ＶＣＣに増幅する。イコライザ４４は、ビット線イコライズ信号ＢＬＥＱが活性化レベルの「Ｈ」レベルになったことに応じて、ビット線ＢＬと／ＢＬの電位をビット線電位ＶＢＬにイコライズする。
【００１２】
次に、図１０および図１１で示したＤＲＡＭの動作について説明する。書込モード時は、列デコーダ３６によって列アドレス信号ＣＡ０〜ＣＡｍに応じた列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、その列の列選択ゲート４２が導通する。
【００１３】
データ入力バッファ４０は、信号／ＷＥに応答して、外部から与えられた書込データをデータ入出力線対ＩＯ，／ＩＯを介して選択された列のビット線対ＢＬ，／ＢＬに与える。書込データはビット線ＢＬ，／ＢＬ間の電位差として与えられる。次いで行デコーダ３５によって行アドレス信号ＲＡ０〜ＲＡｍに応じた行のワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられ、その行のメモリセルＭＣのＮチャネルＭＯＳトランジスタが導通する。選択されたメモリセルＭＣのキャパシタには、ビット線ＢＬまたは／ＢＬの電位に応じた量の電荷が貯えられる。
【００１４】
読出モード時は、まずビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられてビット線ＢＬ，／ＢＬのイコライズが停止され、行デコーダ３５によって行アドレス信号ＲＡ０〜ＲＡｍに対応する行のワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられる。ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのキャパシタの電荷量に応じて微少量だけ変化する。
【００１５】
次いで、センスアンプ活性化信号Ｓ０Ｎ，ＺＳ０Ｐがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとなり、センスアンプ４３が活性化される。ビット線ＢＬの電位がビット線／ＢＬの電位よりも微少量だけ高いときは、ビット線ＢＬの電位が「Ｈ」レベルまで引上げられ、ビット線／ＢＬの電位が「Ｌ」レベルまで引下げられる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電位よりも微少量だけ高いときは、ビット線／ＢＬの電位が「Ｈ」レベルまで引上げられ、ビット線ＢＬの電位が「Ｌ」レベルまで引下げられる。
【００１６】
次いで列デコーダ３６によって列アドレス信号ＣＡ０〜ＣＡｍに対応する列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、その列の列選択ゲート４２が導通する。選択された列のビット線対ＢＬ，／ＢＬのデータが列選択ゲート４２およびデータ入出力線対ＩＯ，／ＩＯを介してデータ出力バッファ４１に与えられる。データ出力バッファ４１は、信号／ＯＥに応答して、読出データを外部に出力する。
【００１７】
また、セルフリフレッシュモード時では、セルフリフレッシュ回路３２で生成された行アドレス信号ＲＡ０〜ＲＡｍが行／列アドレスバッファ３４からの行アドレス信号ＲＡ０〜ＲＡｍの代わりに行デコーダ３５に与えられる。行デコーダ３５は、セルフリフレッシュ回路３２からの行アドレス信号ＲＡ０〜ＲＡｍに従って、メモリアレイ３８の複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択レベルの「Ｈ」レベルにする。読出モード時と同様に、行デコーダ３５に同期してセンスアンプ３４およびイコライザ４４が駆動され、各メモリセルＭＣからビット線対ＢＬ，／ＢＬ間に一旦読出されたデータがそのメモリセルＭＣに再書込される。セルフリフレッシュ回路３２からの行アドレス信号ＲＡ０〜ＲＡｍは、所定の周期でインクリメントされる。したがって、セルフリフレッシュの停止が指示されるまで、メモリアレイ３８に含まれる複数行のメモリセルＭＣのデータが１行単位で順次リフレッシュされる。
【００１８】
図１２は、セルフリフレッシュ回路３２の構成を示すブロック図である。図１２において、このセルフリフレッシュ回路３２は、ＣＢＲ判定路５１、基本周期発生回路５２、ＲＥＦＳ発生回路５３、内部ＲＡＳ発生回路５４および内部アドレス発生回路５５を含む。ＣＢＲ判定回路５１は、信号／ＣＡＳ，／ＲＡＳがＣＢＲ（/CAS befor /RAS）のタイミングで入力されたこと、すなわち信号／ＣＡＳが活性化レベルの「Ｌ」レベルに立下がった後に信号／ＲＡＳが活性化レベルの「Ｌ」レベルに立下がったことに応じて内部制御信号ＣＢＲを活性化レベルの「Ｈ」レベルに立上げる。基本周期発生回路５２は、信号ＣＢＲが活性化レベルの「Ｈ」レベルに立上げられたことに応じて活性化され、一定周期のクロック信号ＰＨＹＳおよびその相補クロック信号／ＰＨＹＳを出力する。
【００１９】
ＲＥＦＳ発生回路５３は、図１３に示すように、直列接続された複数段（図では５段）の分周器６１〜６５と、それぞれ分周器６１〜６５に対応して設けられた５つのヒューズ７１〜７５と、パルス発生器７６とを含む。
【００２０】
分周器６１〜６５は、それぞれ、信号ＳＴ，ＲＳＴによってリセットされ、入力クロック信号ＰＨＹＳ，／ＰＨＹＳ；ＴＮ１，／ＴＮ１；…；ＴＮ４，／ＴＮ４の２倍の周期のクロック信号ＴＮ１，／ＴＮ１；…；ＴＮ５，／ＴＮ５を出力する。
【００２１】
たとえば最終段の分周器６５は、図１４に示すように、インバータ８１，８２、ＮチャネルＭＯＳトランジスタ８３〜９２およびキャパシタ９３，９４を含む。インバータ８１はノードＮ８１とＮ８２の間に接続され、インバータ８２はノードＮ８２とＮ８１の間に接続される。インバータ８１と８２はラッチ回路を構成する。ＮチャネルＭＯＳトランジスタ８３，８４は、それぞれ接地電位ＶＳＳのラインとノードＮ８１，Ｎ８２の間に接続され、各々のゲートはそれぞれ信号ＳＴ，ＲＳＴを受ける。ノードＮ８１，Ｎ８２に現れる信号が出力クロック信号／ＴＮ５，ＴＮ５となる。
【００２２】
ＮチャネルＭＯＳトランジスタ８５およびキャパシタ９３とＮチャネルＭＯＳトランジスタ８６およびキャパシタ９４は、それぞれノードＮ８１，Ｎ８２と接地電位ＶＳＳのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ８５，８６のゲートは、ともに前段の分周器６４の出力クロック信号／ＴＮ４を受ける。
【００２３】
ＮチャネルＭＯＳトランジスタ８７，８９とＮチャネルＭＯＳトランジスタ８８，９０は、それぞれノードＮ８１，Ｎ８２と接地電位ＶＳＳのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ８７，８８のゲートは、ともにクロック信号ＴＮ４を受ける。ＮチャネルＭＯＳトランジスタ８９，９０のゲートは、それぞれＮチャネルＭＯＳトランジスタ８５，８６とキャパシタ９３，９４の間のノードＮ８５，Ｎ８６に接続される。ＮチャネルＭＯＳトランジスタ９１，９２は、それぞれノードＮ８５，Ｎ８６と接地電位ＶＳＳのラインとの間に接続され、各々ゲートはともに接地電位ＶＳＳのラインに接続される。ＮチャネルＭＯＳトランジスタ９１，９２は、ノードＮ８５，Ｎ８６に流入したサージ電流を流出させるために設けられている。
【００２４】
次に、この分周器６５の動作について説明する。まず、信号ＲＳＴ，ＳＴがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされて信号ＴＮ４，ＴＮ５が「Ｌ」レベルにリセットされる。このとき、信号／ＴＮ４が「Ｈ」レベルであるので、ＮチャネルＭＯＳトランジスタ８５，８６が導通してノードＮ８５，Ｎ８６がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、ＮチャネルＭＯＳトランジスタ８９が導通してそのドレイン（ノードＮ８７）が「Ｌ」レベルになるとともに、ＮチャネルＭＯＳトランジスタ９０が非導通になってそのドレイン（ノードＮ８８）がフローティング状態になる。
【００２５】
次いで、信号ＴＮ４が「Ｈ」レベルに立上がると、ＮチャネルＭＯＳトランジスタ８７，８８が導通するとともにＮチャネルＭＯＳトランジスタ８５，８６が非導通となり、ノードＮ８１，８２すなわち信号／ＴＮ５，ＴＮ５がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。
【００２６】
次に、信号ＴＮ４が「Ｌ」レベルに立下がると、ＮチャネルＭＯＳトランジスタ８７，８８が非導通になるとともにＮチャネルＭＯＳトランジスタ８５，８６が導通し、ノードＮ８５，Ｎ８６がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになり、ＮチャネルＭＯＳトランジスタ８９が非導通になってノードＮ８７がフローティング状態になるとともに、ＮチャネルＭＯＳトランジスタ９０が導通してノードＮ８８が「Ｌ」レベルになる。このとき信号ＴＮ５，／ＴＮ５のレベルはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルのまま変化しない。
【００２７】
次いで、信号ＴＮ４が「Ｈ」レベルに立上がると、ＮチャネルＭＯＳトランジスタ８７，８８が導通するとともにＮチャネルＭＯＳトランジスタ８５，８６が非導通となり、ノードＮ８１，Ｎ８２すなわち信号／ＴＮ５，ＴＮ５がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになる。したがって、この分周器６５によれば、入力クロック信号ＴＮ４，／ＴＮ４の２倍の周期のクロック信号ＴＮ５，／ＴＮ５が生成される。他の分周器６１〜６４も分周器６５と同じ構成である。
【００２８】
図１３に戻って、分周器６１〜６５で生成されたクロック信号／ＴＮ１〜／ＴＮ５はそれぞれヒューズ７１〜７５の一方電極に与えられ、ヒューズ７１〜７５の他方電極はともにパルス発生器７６の入力ノード７６ａに接続される。
【００２９】
パルス発生器７６は、図１５に示すように、直列接続された奇数段（図では３段）のインバータ９５を含む遅延回路９６とＯＲゲート９７とを備える。入力ノード７６ａは、遅延回路９６を介してＯＲゲート９７の一方入力ノードに接続されるとともに、ＯＲゲート９７の他方入力ノードに直接接続される。ＯＲゲート９７の出力信号が信号ＲＥＦＳとなる。
【００３０】
入力ノード７６ａが「Ｈ」レベルの場合は、遅延回路９６の出力信号が「Ｌ」レベルとなり、信号ＲＥＦＳは「Ｈ」レベルとなっている。入力ノード７６ａが「Ｌ」レベルにされると、信号ＲＥＦＳは「Ｌ」レベルに立下がる。遅延回路９６の遅延時間経過後に遅延回路９６の出力信号が「Ｈ」レベルになり、信号ＲＥＦＳが「Ｈ」レベルに立上がる。したがって、パルス発生器７６は、入力信号の立下がり時に応答して所定パルス幅の負パルスを出力する。
【００３１】
図１６は、図１３〜図１５で示したＲＥＦＳ発生回路５３の動作を示すタイムチャートである。分周器６１〜６５は、それぞれ入力クロック信号ＰＨＹＳ，／ＰＨＹＳ；ＴＮ１，／ＴＮ１；…；ＴＮ４，／ＴＮ４の２倍の周期のクロック信号ＴＮ１，／ＴＮ１；…；ＴＮ５，／ＴＮ５を出力する。
【００３２】
ウェハ状態でリフレッシュの出力に応じてセルフリフレッシュ周期が決定され、それに応じたヒューズ（たとえば７４）以外のヒューズ（この場合は７１〜７３，７５）が切断される。これにより、クロック信号／ＴＮ１〜／ＴＮ５のうちの選択されたクロック信号／ＴＮ４のみがヒューズ７４を介してパルス発生器７６に入力される。パルス発生器７６の出力信号ＲＥＦＳは、クロック信号／ＴＮ４の立下がりエッジに応答して所定パルス幅だけ「Ｌ」レベルとなる。
【００３３】
図１２に戻って、内部ＲＡＳ発生回路５４は、信号ＲＥＦＳに応答して信号／ＲＡＳＳ，／ＲＡＳ′を生成する。信号／ＲＡＳＳは、図１７に示すように、信号ＲＥＦＳの立上がりエッジに応答して、所定パルス幅だけ「Ｌ」レベルになる。信号／ＲＡＳ′は、信号ＲＥＦＳの立下がりエッジに応答して「Ｈ」レベルに立上がり、信号ＲＥＦＳの立上がりエッジに応答して所定パルス幅だけ「Ｌ」レベルに立下がる。なお、信号ＲＥＦＳのパルス幅は、クロック信号ＰＨＹＳ，／ＰＨＹＳの１／２周期となっている。
【００３４】
図１２に戻って、内部アドレス発生回路５５は、ｍ＋１ビットのカウンタであり、信号ＣＢＲが活性化レベルの「Ｈ」レベルになったことに応じて活性化され、信号／ＲＡＳＳのパルス数をカウントして行アドレス信号ＲＡ０〜ＲＡｍを出力する。したがって、行アドレス信号ＲＡ０〜ＲＡｍは信号／ＲＡＳＳが「Ｌ」レベルに立下がるごとにインクリメントされる。セルフリフレッシュモード時は、行／列アドレスバッファ３４からの行アドレス信号ＲＡ０〜ＲＡｍの代わりに、内部アドレス発生回路５５で生成された行アドレス信号ＲＡ０〜ＲＡｍが行デコーダ３５に与えられる。
【００３５】
【発明が解決しようとする課題】
従来のＤＲＡＭは以上のように構成されていたので、ウェハ状態でセルフリフレッシュ周期を一旦設定した後はセルフリフレッシュ周期を変更することができなかった。このため、セルフリフレッシュ周期を設定した後のプロセス変動によってリフレッシュの実力が低下した場合は、そのＤＲＡＭはリフレッシュ不良を起こし不良品になるという問題があった。
【００３６】
それゆえに、この発明の主たる目的は、セルフリフレッシュ周期の再設定を行なうことが可能な半導体記憶装置を提供することである。
【００３７】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、セルフリフレッシュモードを有する半導体記憶装置であって、行列状に配列された複数のメモリセルを含むメモリアレイと、セルフリフレッシュモード時に、互いに異なる周波数の複数のクロック信号を生成するクロック発生回路と、複数のクロック信号のうちのいずれかのクロック信号を選択するための複数の第１のヒューズを含む第１の選択回路と、外部信号に従って複数のクロック信号のうちのいずれかのクロック信号を選択する第２の選択回路と、クロック発生回路によって生成された複数のクロック信号を受け、第２の選択回路によってクロック信号が選択されている場合はそのクロック信号を通過させ、それ以外の場合は第１の選択回路によって選択されたクロック信号を通過させるゲート回路と、ゲート回路を通過したクロック信号に同期して、メモリセルのデータのリフレッシュを行なうリフレッシュ実行回路とを備えたものである。
【００３８】
ここで、第２の選択回路は、それぞれが複数のクロック信号に対応して設けられ、各々の一方電極がともに基準電位のラインに接続された複数の第２のヒューズと、各第２のヒューズに対応して設けられて対応の第２のヒューズの他方電極に接続され、予め定められた電位を印加して対応の第２のヒューズを切断するための外部端子と、第１の外部活性化信号が入力されたことに応じて活性化され、複数の第２のヒューズのうちの切断された第２のヒューズに対応するクロック信号を選択する論理回路とを含む。
好ましくは、第１の選択回路の複数の第１のヒューズの一方電極は、それぞれ複数のクロック信号を受け、ゲート回路は、各第１のヒューズに対応して設けられて対応の第１のヒューズに並列接続され、第２の選択回路によって対応の第１のヒューズに対応するクロック信号が選択されたことに応じて導通する第１のトランジスタと、各第１のヒューズに対応して設けられて対応の第１のヒューズに直列接続され、第２の選択回路によって対応の第１のヒューズに対応するクロック信号以外のクロック信号が選択されたことに応じて非導通になる第２のトランジスタとを含む。
【００３９】
この発明に係る他の半導体記憶装置は、セルフリフレッシュモードを有する半導体記憶装置であって、行列状に配列された複数のメモリセルを含むメモリアレイと、セルフリフレッシュモード時に、互いに異なる周波数の複数のクロック信号を生成するクロック発生回路と、複数のクロック信号のうちのいずれかのクロック信号を選択するための複数の第１のヒューズを含む第１の選択回路と、外部信号に従って複数のクロック信号のうちのいずれかのクロック信号を選択する第２の選択回路と、クロック発生回路によって生成された複数のクロック信号を受け、第２の選択回路によってクロック信号が選択されている場合はそのクロック信号を通過させ、それ以外の場合は第１の選択回路によって選択されたクロック信号を通過させるゲート回路と、ゲート回路を通過したクロック信号に同期して、メモリセルのデータのリフレッシュを行なうリフレッシュ実行回路とを備えたものである。
【００４０】
ここで、第１の選択回路の複数の第１のヒューズの一方電極は、それぞれ複数のクロック信号を受け、ゲート回路は、各第１のヒューズに対応して設けられて対応の第１のヒューズに並列接続され、第２の選択回路によって対応の第１のヒューズに対応するクロック信号が選択されたことに応じて導通する第１のトランジスタと、各第１のヒューズに対応して設けられて対応の第１のヒューズに直列接続され、第２の選択回路によって対応の第１のヒューズに対応するクロック信号以外のクロック信号が選択されたことに応じて非導通になる第２のトランジスタとを含む。
好ましくは、第２の選択回路は、第２の外部活性化信号が入力されたことに応じて活性化され、複数の外部アドレス信号に従って複数のクロック信号のうちのいずれかのクロック信号を選択するアドレス判定回路を含む。
【００４１】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるＤＲＡＭの全体構成を示す図であって、図１０と対比される図である。図１において、このＤＲＡＭが図１０のＤＲＡＭと異なる点は、チューニング用端子１ａ〜１ｆおよびセルフチューニング回路２が追加され、セルフリフレッシュ回路３２がセルフリフレッシュ回路３で置換されている点である。
【００４２】
セルフチューニング回路２は、図２に示すように、抵抗素子４ａ〜４ｅ、ヒューズ５ａ〜５ｅおよびＥＸ−ＯＲゲート６ａ〜６ｅを含む。抵抗素子４ａ〜４ｅは、それぞれ電源電位ＶＣＣのラインと端子１ａ〜１ｅとの間に接続される。ヒューズ５ａ〜５ｅは、それぞれ端子１ａ〜１ｅと接地電位ＶＳＳのラインとの間に接続される。端子１ａ〜１ｅは、それぞれＥＸ−ＯＲゲート６ａ〜６ｅの一方入力ノードに接続される。端子１ｆは、ＥＸ−ＯＲゲート６ａ〜６ｅの他方入力ノードに接続される。チューニング用端子１ａ〜１ｅに現れる信号が信号ＳＦ１，ＳＦ２，ＳＦ４，ＳＦ８，ＳＦ１６となり、ＥＸ−ＯＲゲート６ａ〜６ｅの出力信号が信号φ１，φ２，φ４，φ８，φ１６となる。
【００４３】
図３は、セルフリフレッシュ回路３に含まれるＲＥＦＳ発生回路７の構成を示す回路ブロック図であって、図１３と対比される図である。図３において、このＲＥＦＳ発生回路７が図１３のＲＥＦＳ発生回路５３と異なる点は、ＮチャネルＭＯＳトランジスタ８ａ〜８ｅおよびＰチャネルＭＯＳトランジスタ９ａ〜９ｅが追加されている点である。ＮチャネルＭＯＳトランジスタ８ａ〜８ｅは、それぞれヒューズ７１〜７５に並列接続され、各々のゲートはそれぞれ信号ＳＦ１，ＳＦ２，ＳＦ４，ＳＦ８，ＳＦ１６を受ける。ＰチャネルＭＯＳトランジスタ９ａ〜９ｅは、それぞれヒューズ７１〜７５の他方電極とパルス発生器７６の入力ノード７６ａとの間に介挿され、各々のゲートがそれぞれ信号φ１，φ２，φ４，φ８，φ１６を受ける。
【００４４】
次に、図１〜図３で示したＤＲＡＭのセルフリフレッシュ周期のチューニング方法について説明する。ここでは、ウェハ状態においてヒューズ７１〜７３，７５を切断し、クロック信号／ＴＮ４の周期でセルフリフレッシュが行われるように設定したが、パッケージに収納した後にリフレッシュの実力が低下していることが判明したため、クロック信号／ＴＮ３の周期でセルフリフレッシュを行われるように再設定する場合について説明する。
【００４５】
初期状態においては、チューニング用端子１ａ〜１ｅには何ら外部信号は与えられず、チューニング用端子１ｆの電位すなわち信号φＴは「Ｌ」レベルにされる。これにより、信号ＳＦ１〜ＳＦ１６，φ１〜φ１６はともに「Ｌ」レベルになってＲＥＦＳ発生回路７のＮチャネルＭＯＳトランジスタ８ａ〜８ｅが非導通になるとともにＰチャネルＭＯＳトランジスタ９ａ〜９ｅが導通し、分周器６４の出力クロック信号／ＴＮ４がヒューズ７４およびＰチャネルＭＯＳトランジスタ９ｄを介してパルス発生器７６に入力される。
【００４６】
セルフリフレッシュの実力が低下していない場合は、この状態で使用される。ここでは、セルフリフレッシュの実力が低下しているため、クロック信号／ＴＮ３の周期でセルフリフレッシュが行われるように再設定するものとする。
【００４７】
まず、図４に示すように、チューニング用端子１ｃにスーパーＶＣＣレベルＳＶＩＨを印加してヒューズ５ｃを切断するとともに、信号φＴを「Ｈ」レベルにする。これにより、信号ＳＦ４が「Ｈ」レベルになり、信号ＳＦ１，ＳＦ２，ＳＦ８，ＳＦ１６が「Ｌ」レベルになって、ＲＥＦＳ発生回路７のＮチャネルＭＯＳトランジスタ８ｃが導通しＮチャネルＭＯＳトランジスタ８ａ，８ｂ，８ｄ，８ｅが非導通になる。また、信号φ４が「Ｌ」レベルになり、信号φ１，φ２，φ８，φ１６が「Ｈ」レベルになってＲＥＦＳ発生回路７のＰチャネルＭＯＳトランジスタ９ｃが導通しＰチャネルＭＯＳトランジスタ９ａ，９ｂ，９ｄ，９ｅが非導通になる。したがって、分周器６３の出力クロック信号／ＴＮ３がＮチャネルＭＯＳトランジスタ８ｃおよびＰチャネルＭＯＳトランジスタ９ｃを介してパルス発生器７６の入力され、クロック信号／ＴＮ３の周期でセルフリフレッシュが行なわれる。他の構成および動作は従来のＤＲＡＭと同じであるので、その説明は繰返さない。
【００４８】
この実施の形態では、ウェハ状態でセルフリフレッシュの周期を設定した後に、プロセス変動によってセルフリフレッシュの実力が低下した場合でも、ＤＲＡＭチップをパッケージに収納した製品状態でセルフリフレッシュの周期を再設定できるので、セルフリフレッシュの実力が低下したＤＲＡＭを救済することができる。
【００４９】
［実施の形態２］
図５は、この発明の実施の形態２によるＤＲＡＭの全体構成を示す図であって、図１と対比される図である。図５を参照して、このＤＲＡＭが図１のＤＲＡＭと異なる点は、チューニング用端子１ａ〜１ｆおよびセルフチューニング回路２の代わりにテストモード回路１１が設けられている点である。
【００５０】
テストモード回路１１は、図６に示すように、ＷＣＢＲ判定回路１２およびアドレス判定回路１３を含む。ＷＣＢＲ判定回路１２は、図７に示すように、外部制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥがＷＣＢＲ（/WE and /CAS befor /RAS）のタイミングで入力されたこと、すなわち外部制御信号／ＣＡＳ，／ＷＥが活性化レベルの「Ｌ」レベルに立下げられた後に外部制御信号／ＲＡＳが活性化レベルの「Ｌ」レベルに立下げられたことに応じて信号ＷＣＢＲを活性化レベルの「Ｈ」レベルにする。また、ＷＣＢＲ判定回路１２は、信号／ＲＡＳ，／ＣＡＳ，／ＷＥがＲＯＲ（/RAS Only Refresh）のタイミングで入力されたこと、すなわち信号／ＲＡＳ，／ＣＡＳ，／ＷＥがともに「Ｈ」レベルになった後に信号／ＲＡＳのみが「Ｌ」レベルになったことに応じて信号ＷＣＢＲを非活性化レベルの「Ｌ」レベルにする。
【００５１】
アドレス判定回路１３は、信号ＷＣＢＲが活性化レベルの「Ｈ」レベルになったことに応じて活性化され、図７に示すように、予め定められたアドレス信号Ａ０〜Ａｍ（たとえばＡ０＝Ｈ，Ａ１〜Ａｍ＝Ｌ）が与えられたことに応じて、信号ＳＦ１，ＳＦ２，ＳＦ４，ＳＦ８，ＳＦ１６のうちのいずれかの信号（たとえばＳＦ４）のみを「Ｈ」レベルにするとともに、信号φ１，φ２，φ４，φ８，φ１６のうちのその信号ＳＦ４に対応する信号φ４以外の信号φ１，φ２，φ８，φ１６を「Ｈ」レベルにする。信号ＳＦ１，ＳＦ２，ＳＦ４，ＳＦ８，ＳＦ１６の各々には、予め固有のアドレス信号Ａ０〜Ａｍが割当てられている。信号ＳＦ１〜ＳＦ１６，φ１〜φ１６は、セルフリフレッシュ回路３に与えられる。
【００５２】
したがって、この実施の形態２でも、ウェハ状態で一旦設定したセルフリフレッシュ周期を製品状態で変更することができる。ただし、この実施の形態２では、信号ＷＣＢＲが「Ｈ」レベルになったときのみセルフリフレッシュ周期が変更され、信号ＷＣＢＲが「Ｌ」レベルの場合はセルフリフレッシュ周期は変更されない。
【００５３】
図８は、実施の形態２の変更例によるＤＲＡＭの全体構成を示す図であって、図５と対比される図である。このＤＲＡＭが図５のＤＲＡＭと異なる点は、セルフリフレッシュ回路３がチューニング用端子１ａ〜１ｆおよびセルフリフレッシュ＋チューニング回路１４と置換されている点である。
【００５４】
セルフリフレッシュ＋チューニング回路１４は、図９に示すように、セルフチューニング回路２、セルフリフレッシュ回路３および切換回路１５を含む。セルフチューニング回路２およびセルフリフレッシュ回路３は、実施の形態１で説明したものと同じである。切換回路１５は、信号ＷＣＢＲが「Ｈ」レベルの場合はテストモード回路１１で生成された信号ＳＦ１〜ＳＦ１６，φ１〜φ１６をセルフリフレッシュ回路３に与え、信号ＷＣＢＲが「Ｌ」レベルの場合はセルフチューニング回路２で生成された信号ＳＦ１〜ＳＦ１６，φ１〜φ１６をセルフリフレッシュ回路３に与える。
【００５５】
したがって、この変更例によれば、セルフリフレッシュの実力が低下した場合にテストモード回路１１を用いてセルフリフレッシュ周期を仮設定してリフレッシュの実力を評価し、その評価結果に基づいてチューニング用端子１ａ〜１ｆを用いてセルフリフレッシュ周期を最適値に設定することができる。
【００５６】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５７】
【発明の効果】
以上のように、この発明に係る半導体記憶装置では、複数のクロック信号のうちのいずれかのクロック信号を選択するための複数の第１のヒューズを含む第１の選択回路と、外部信号に従って複数のクロック信号のうちのいずれかのクロック信号を選択する第２の選択回路と、複数のクロック信号を受け、第２の選択回路によってクロック信号が選択されている場合はそのクロック信号を通過させ、それ以外の場合は第１の選択回路によって選択されたクロック信号を通過させるゲート回路と、ゲート回路を通過したクロック信号に同期してメモリセルのデータのリフレッシュを行なうリフレッシュ実行回路とが設けられる。したがって、第１の選択回路の第１のヒューズを切断してセルフリフレッシュ周期を設定した後にリフレッシュの実力が低下した場合でも、外部信号を第２の選択回路に与えることによってセルフリフレッシュ周期を再設定することができ、リフレッシュ不良の半導体記憶装置を救済することができる。
【００５８】
また、第２の選択回路は、それぞれ複数のクロック信号に対応して設けられた複数の第２のヒューズと、各第２のヒューズに対応して設けられ、所定電位を印加して対応の第２のヒューズを切断するための外部端子と、第１の外部活性化信号によって活性化され、切断された第２のヒューズに対応するクロック信号を選択する論理回路とを含む。したがって、所望のクロック信号に対応する第２のヒューズを切断し、第１の外部活性化信号を与えることによって所望のクロック信号を選択できる。
【００５９】
また、この発明に係る他の半導体記憶装置では、複数のクロック信号のうちのいずれかのクロック信号を選択するための複数の第１のヒューズを含む第１の選択回路と、外部信号に従って複数のクロック信号のうちのいずれかのクロック信号を選択する第２の選択回路と、複数のクロック信号を受け、第２の選択回路によってクロック信号が選択されている場合はそのクロック信号を通過させ、それ以外の場合は第１の選択回路によって選択されたクロック信号を通過させるゲート回路と、ゲート回路を通過したクロック信号に同期してメモリセルのデータのリフレッシュを行なうリフレッシュ実行回路とが設けられる。したがって、第１の選択回路の第１のヒューズを切断してセルフリフレッシュ周期を設定した後にリフレッシュの実力が低下した場合でも、外部信号を第２の選択回路に与えることによってセルフリフレッシュ周期を再設定することができ、リフレッシュ不良の半導体記憶装置を救済することができる。
【００６０】
また、複数の第１のヒューズの一方電極はそれぞれ複数のクロック信号を受け、ゲート回路は、各第１のヒューズに対応して設けられて対応の第１のヒューズに並列接続され、第２の選択回路によって対応の第１のヒューズに対応するクロック信号が選択されたことに応じて導通する第１のトランジスタと、各第１のヒューズに対応して設けられて対応の第１のヒューズに直列接続され、第２の選択回路によって対応の第１のヒューズに対応するクロック信号以外のクロック信号が選択されたことに応じて非導通になる第２のトランジスタとを含む。したがって、ゲート回路を容易に構成できる。
好ましくは、第２の選択回路は、第２の外部活性化信号が入力されたことに応じて活性化され、複数の外部アドレス信号に従って複数のクロック信号のうちのいずれかのクロック信号を選択するアドレス判定回路を含む。この場合は、第２の外部活性化信号と所望のクロック信号に予め割当てられた複数の外部アドレス信号とを与えることによって所望のクロック信号を選択することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるＤＲＡＭの全体構成を示すブロック図である。
【図２】  図１に示したセルフチューニング回路の構成を示す回路図である。
【図３】  図１に示したセルフリフレッシュ回路に含まれるＲＥＦＳ発生回路の構成を示す回路ブロック図である。
【図４】  図１〜図３に示したＤＲＡＭのセルフリフレッシュ周期の再設定方法を示すタイムチャートである。
【図５】  この発明の実施の形態２によるＤＲＡＭの全体構成を示すブロック図である。
【図６】  図５に示したテストモード回路の構成を示すブロック図である。
【図７】  図５および図６に示したＤＲＡＭのセルフリフレッシュ周期の再設定方法を示すタイムチャートである。
【図８】  実施の形態２の変更例を示すブロック図である。
【図９】  図８に示したセルフリフレッシュ＋チューニング回路の構成を示すブロック図である。
【図１０】  従来のＤＲＡＭの全体構成を示すブロック図である。
【図１１】  図１０に示したメモリマットの構成を示す回路ブロック図である。
【図１２】  図１０に示したセルフリフレッシュ回路の構成を示すブロック図である。
【図１３】  図１２に示したＲＥＦＳ発生回路の構成を示す回路ブロック図である。
【図１４】  図１３に示した分周器の構成を示す回路図である。
【図１５】  図１３に示したパルス発生器の構成を示す回路図である。
【図１６】  図１３〜図１５で示したＲＥＦＳ発生回路の動作を示すタイムチャートである。
【図１７】  図１２に示した内部ＲＡＳ発生回路の動作を示すタイムチャートである。
【符号の説明】
１ａ〜１ｆ  チューニング用端子、２  セルフチューニング回路、３，３２  セルフリフレッシュ回路、４ａ〜４ｅ  抵抗素子、５ａ〜５ｅ，７１〜７５  ヒューズ、６ａ〜６ｅ  ＥＸ−ＯＲゲート、８ａ〜８ｅ，８３〜９２  ＮチャネルＭＯＳトランジスタ、９ａ〜９ｅ  ＰチャネルＭＯＳトランジスタ、１１  テストモード回路、１２  ＷＣＢＲ判定回路、１３  アドレス判定回路、１４  セルフリフレッシュ＋チューニング回路、１５  切換回路、３１  ＰＯＲ回路、３３クロック発生回路、３４  行／列アドレスバッファ、３５  行デコーダ、３６列デコーダ、３７  メモリマット、３８  メモリアレイ、３９  センスアンプ＋入出力制御回路、４０  データ入力バッファ、４１  データ出力バッファ、４２  列選択ゲート、４３  センスアンプ、４４  イコライザ、５１  ＣＢＲ判定回路、５２  基本周期発生回路、５３  ＲＥＦＳ発生回路、５４  内部ＲＡＳ発生回路、５５  内部アドレス発生回路、６１〜６５  分周器、７６  パルス発生器、８１，８２，９６  インバータ、９３，９４  キャパシタ、９６  遅延回路、９７  ＯＲゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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