(57)【特許請求の範囲】
【請求項１】
第１導電型のバルク領域、前記第１導電型のバルク領域に互いに離れて形成された第２導電型の第１不純物拡散領域および第２導電型の第２不純物拡散領域、前記第１不純物拡散領域および第２不純物拡散領域の間のチャネル領域上に形成された電荷貯蔵膜質、および前記電荷貯蔵膜質上に形成された導電性電極、からなるメモリセル、を有する不揮発性メモリ装置の消去方法において、
消去時間の間に、前記バルク領域に、最低電圧レベルを有するバルク電圧を印加する段階と、
前記消去時間の間に、前記導電性電極に、前記バルク電圧と同一またはより高い電圧レベルを有するゲート電圧を印加する段階と、
前記ゲート電圧より高い電圧レベルを有する第１電圧と、前記ゲート電圧より高く、前記第１電圧とは異なる電圧レベルを有する第２電圧とを用意し、前記消去時間の一部の間に、前記第１不純物拡散領域に前記第１電圧、前記第２不純物拡散領域に前記第２電圧を印加し、その後、前記不純物拡散領域に対する電圧の印加状態を切り替えて、前記消去時間の残りの間に、前記第１不純物拡散領域に前記第２電圧、前記第２不純物拡散領域に前記第１電圧を印加する段階と、
を含む不揮発性メモリ装置の消去方法。
【請求項２】
前記電荷貯蔵膜質は、順次に積層されたトンネル酸化膜、電荷貯蔵窒化膜、および遮断酸化膜からなるＯＮＯ膜であることを特徴とする請求項１に記載の不揮発性メモリ装置の消去方法。
【請求項３】
前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする請求項１に記載の不揮発性メモリ装置の消去方法。
【請求項４】
前記バルク電圧は０Ｖであることを特徴とする請求項１に記載の不揮発性メモリ装置の消去方法。
【請求項５】
前記第１不純物拡散領域に前記第１電圧、前記第２不純物拡散領域に前記第２電圧を印加し、その後、前記不純物拡散領域に対する電圧の印加状態を切り替えて、前記第１不純物拡散領域に前記第２電圧、前記第２不純物拡散領域に前記第１電圧を印加する段階は、前記消去時間内に繰り返されることを特徴とする請求項１に記載の不揮発性メモリ装置の消去方法。
【請求項６】
前記第１電圧は２乃至６Ｖであり、前記第２電圧は１０Ｖであることを特徴とする請求項１に記載の不揮発性メモリ装置の消去方法。
【請求項７】
前記ゲート電圧および前記バルク電圧は各々０Ｖであることを特徴とする請求項１に記載の不揮発性メモリ装置の消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであって、さらに詳細には不揮発性メモリ装置の消去方法に関するものである。
【０００２】
【従来の技術】
不揮発性であり、電気的に消去プログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）半導体装置は、浮遊ゲートＥＥＰＲＯＭと、ポリシリコン/遮断酸化膜/シリコン窒化膜/トンネル酸化膜/半導体（ＳＯＮＯＳ：ｐｏｌｙｓｉｌｉｃｏｎ/ｂｌｏｃｋｉｎｇ  ｏｘｉｄｅ/ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ/ｔｕｎｎｅｌ  ｏｘｉｄｅ/ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＥＥＰＲＯＭとの二分野に大別される。
【０００３】
これらのＥＥＰＲＯＭは、電荷を、浮遊ゲートであるポリシリコンに貯蔵したり、窒化膜に捕獲したりして、しきい電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）を高めたり、低めたりして、プログラム（または書き込み）動作を遂行する。読み出し電圧（ｒｅａｄ  ｖｏｌｔａｇｅ：Ｖｒ）を印加して、チャネルに流れる電流をセンシング回路を用いて感知して、特定セルに対して読み出し動作を遂行する。また、ポリシリコンまたは窒化膜に貯蔵された電荷を除去することによって、消去動作を遂行する。
【０００４】
特に、ＳＯＮＯＳ  ＥＥＰＲＯＭ装置において、消去動作は貯蔵された情報を変更する場合に遂行される。従って、素子の信頼性を確保するためには、貯蔵された電荷がチャネル全領域に亘って完全かつ均一に除去されることが必要である。そうでないと、書き込みおよび消去動作が繰り返されることによって、窒化膜に電荷が続けて蓄積されて、しきい電圧が変わるようになり、これによって読み出し動作において誤動作を誘発するようになるからである。
【０００５】
先ず最初に、従来の、消去の前提となる、ＳＯＮＯＳ  ＥＥＰＲＯＭ装置のプログラム方法を、添付した図面を参照して説明する。
【０００６】
図１は、従来、ｎ−型チャネルのＳＯＮＯＳ  ＥＥＰＲＯＭ装置のメモリセルの一つを概略的に示す半導体基板の断面図であって、プログラム動作時に印加される電圧を示しており、図２は、図１のメモリセルであって、従来の一方法によって消去動作時に印加する電圧を示しており、図３は、図１のメモリセルであって、従来のまた別の一方法によって消去動作時に印加する電圧を示す。図４は、図３での印加した電圧を示す電圧印加波形図であって、横軸は時間を、縦軸は電圧を示す。
【０００７】
図１を参照すると、メモリセル５０は、ｐ−型バルク１０、前記ｐ−型バルク１０内に所定の距離を置いて形成されたドレイン領域１２およびソース領域１４、前記ドレイン領域１２およびソース領域１４の間に形成されたチャネル領域１３、前記チャネル領域１３上に形成されたトンネル酸化膜１６/窒化膜１８/遮断酸化膜２０からなるＯＮＯ膜２２、そして前記ＯＮＯ膜２２上に形成されたポリシリコンゲート電極２４からなる。
従来技術によるＳＯＮＯＳ  ＥＥＰＲＯＭ装置のプログラム方法は、前記ゲート電極２４にプログラム電圧Ｖｐｐを印加し、残りの端子であるソース領域１４、ドレイン領域１２およびｐ−バルク１０は金属コンタクトを通じて接地させる。このような電圧印加条件によると、電荷が薄いトンネル酸化膜１６をＦ−Ｎトンネリング（Fowler−Nordheim  tunneling）によって窒化膜１８内に捕獲される。これによって、メモリセルがプログラムされる。
【発明が解決しようとする課題】
【０００８】
次に、従来技術による消去方法の問題点を、図２、図３、そして図４を参照して説明する。
図２は、従来技術によるEEPROM装置のプログラム方法において、トランジスタの端子別の電圧印加を概略的に示す断面図である。
従来技術によるＳＯＮＯＳ  ＥＥＰＲＯＭ装置の消去方法において、第１の方法は、図２に示したように、ゲート電極２４にマイナスプログラム電圧−Ｖｐｐを印加し、残り端子であるドレイン領域１２、ソース領域１４、およびｐ−バルクはプログラム時と同じように接地させる。このようにして、ｐ−バルク１０からトンネル酸化膜１６にホール（正孔：ｈｏｌｅ）が注入されて、窒化膜１８に捕獲された電子を補償させることによって、消去動作が行われる。
しかし、この方法の問題点は、マイナス電圧−Ｖｐｐをゲート電極２４に印加しなければならないことである。このようなマイナス電圧を形成して印加するのには困難なことが多い。ｎ−チャネルにおいて、マイナス電圧を生成するための新しい回路が必要であり、また、このような新しい回路は追加的な面積を占めるので、高集積化の障害になる。
【０００９】
図３は、従来技術によるEEPROM装置のまた別の消去方法において、トランジスタの端子別の電圧印加を概略的に示す断面図である。図４は、図３に対応する電圧波形図である。
マイナス電圧印加を避けるための方法として、ポケット−ウェルを形成して、そこに電圧を印加する方法があり、図３および図４に示している。
図３に示したように、ｎ−型バルク１０にポケット−ｐウェル１１を別途形成する。ポケットｐウェル１１を形成する場合には、消去方法として、ゲート電極２４は接地させ、残り端子であるソース領域１４、ドレイン領域１２、ポケットｐ−ウェル１１、そしてｎ−型バルク１０には金属コンタクトを通じて消去電圧Ｖｐｐを印加する。そして、これによる電圧印加方法を図４に概略的に示している。このような方法は、ポケットｐ−ウェル１１を別途作らなければならないので、工程が複雑になり、工程コストも増加するようになる。
【００１０】
図示はしていないが、従来技術によるＳＯＮＯＳ  ＥＥＰＲＯＭ装置のまた別の消去方法において、ゲート電極およびバルクは接地させて、ソースおよびドレイン領域に同一な消去電圧を印加する方法がある。この場合には、チャネル両側、即ち、ソース領域およびドレイン領域で生成された高いエネルギーを有する正孔、いわゆるホットホール（ｈｏｔ  ｈｏｌｅ）が、垂直方向に、即ち、ソース領域とゲート電極との接合面、及びドレイン領域とゲート電極との接合面に、注入されるので、チャネル中心部では消去動作があまり行われない。従って、書き込み／消去サイクルを遂行するにつれて、チャネル中心部の上部の窒化膜内には、捕獲された電子が消去されないまま持続的に重ね合わさって残るようになり、結果的には、しきい電圧を高めてセンシングマージンを低下させるようになる。
【００１１】
従って、本発明の目的は、上述した問題点を解決するために提案されたものであって、マイナス電圧を印加せず、そして、ポケットウェル工程がなく、チャネル全領域において信頼性ある消去動作を可能にする新しい不揮発性メモリ装置の消去方法を提供することである。
【００１２】
【課題を解決するための手段】
上述した課題を解決するための望ましい不揮発性メモリ装置の消去方法によると、
不揮発性メモリセルは、第１導電型のバルク領域、前記第１導電型のバルク領域に互いに離れて形成された第２導電型の第１不純物拡散領域および第２導電型の第２不純物拡散領域、前記第１不純物拡散領域および第２不純物拡散領域の間のチャネル領域上に形成された電荷貯蔵膜質、および前記電荷貯蔵膜質上に形成された導電性電極、からなり、消去動作を遂行するために、
消去時間の間に、前記バルク領域に、最低レベルを有するバルク電圧を印加する。そして、前記消去時間の間に、前記導電性電極に、前記バルク電圧と同一またはより高い電圧レベルを有するゲート電圧を印加する。また、前記消去時間の間に、前記第１不純物拡散領域に、前記ゲート電圧より高い電圧レベルを有する第１電気信号を印加し、前記消去時間の間に、前記第２不純物拡散領域に、前記ゲート電圧より高く、前記第１電気信号とは異なる電圧レベルを有する第２電気信号を印加する。
【００１３】
望ましい実施形態において、前記電荷貯蔵膜質は、順次に積層されたトンネル酸化膜、電荷貯蔵窒化膜および遮断酸化膜からなるＯＮＯ膜である。
【００１４】
望ましい実施形態において、前記第１導電型はｐ型であり、前記第２導電型はｎ型であり、前記第１不純物拡散領域および第２不純物拡散領域は各々ソース領域およびドレイン領域（またはドレイン領域およびソース領域）であり、前記導電型電極はゲート電極である。
【００１５】
望ましい実施形態において、前記第１電気信号は、前記ゲート電圧より高く、互いに異なる電圧レベルを有する第１電圧および第２電圧が少なくとも一回スイッチングされる電圧波形である。この時に、さらに望ましくは、前記第１電気信号が前記第１電圧を維持する間には、前記第２電気信号は前記第２電圧を維持し、前記第１電気信号が前記第２電圧を維持する間には、前記第２電気信号は前記第１電圧を維持する。一つの実施形態において、前記第１電圧および前記第２電圧は、各々、２乃至６Ｖ、および１０Ｖであり、前記ゲート電圧および前記バルク電圧は各々０Ｖである。
【００１６】
上述した本発明の課題を解決するための望ましい不揮発性メモリ装置の消去方法によると、
第１導電型のバルク領域、前記バルク領域上に形成されたゲート電極、および前記ゲート電極の両側のバルク領域に形成された第２導電型のソース領域およびドレイン領域、からなるメモリセル、を有する不揮発性メモリ装置の消去方法において、
消去時間の間に、前記ソース領域およびドレイン領域に互いに異なるレベルの電圧を少なくとも一回以上スイッチングさせて印加することを特徴とする。
【００１７】
本発明によると、ソース領域およびドレイン領域には、互いに異なる大きさの電圧レベルをスイッチングさせて印加する。従って、消去動作の間に、ソース領域およびドレイン領域の各々においてホール注入ピークを示すようになり、またソース領域およびドレイン領域の間の電圧差によって、チャネル側面方向へのホール注入成分も追加されて、全体的に均一かつ速い消去動作を実施することができる。
【００１８】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。本発明は、不揮発性メモリ装置の消去方法に関するものであって、ＳＯＮＯＳ  ＥＥＰＲＯＭ装置を一実施形態として説明する。しかし、浮遊ゲートＥＥＰＲＯＭ装置にも同じように適用できる。また、ＳＯＮＯＳ  ＥＥＰＲＯＭ装置のｎ−型チャネルのみについて説明するが、同一な発明的思想内でｐ−型チャネルにも適用できる。
【００１９】
図５は、本発明によるＳＯＮＯＳ  ＥＥＰＲＯＭ装置を構成する、プログラムされた一つのメモリセルトランジスタ５００に、消去電圧を印加した状態を概略的に示す図である。
図５を参照すると、前記メモリセルトランジスタ５００は、ｐ−型のバルク１００、前記ｐ−型バルク１００内に所定の距離を置いて形成された第１不純物拡散領域１２０および第２不純物拡散領域１４０、前記不純物拡散領域１２０、１４０の間に形成されたｎ−型チャネル領域１３０、前記ｎ−型チャネル領域１３０上に形成された電荷貯蔵膜質２２０、および前記電荷貯蔵膜質２２０上に形成された導電性電極２４０、で形成されている。
具体的には、前記電荷貯蔵膜質２２０は、トンネル酸化膜１６０、電荷貯蔵窒化膜１８０、及び遮断酸化膜２００が、前記チャネル領域１３０の上部に順次に積層されて形成される。前記第１不純物拡散領域１２０および第２不純物拡散領域１４０は、各々前記ｐ−型バルク１００に対して、反対導電型であるｎ−型不純物が注入されて形成されたドレイン領域１２０およびソース領域１４０である。前記導電性電極２４０は、ポリサイドゲート電極である。図示されてはいないが、金属コンタクトが、前記ｐ−型バルク１００、前記不純物拡散領域１２０、１４０に形成されている。
従って、ＳＯＮＯＳ  ＥＥＰＲＯＭ装置の場合には、一つのメモリセルトランジスタ５００に四つの端子を有する。
【００２０】
プログラム時には、前記ゲート電極２４０にプログラム電圧Ｖｐｐを印加し、残り端子であるバルク１００、ドレイン領域１２０およびソース領域１４０を接地する。これによって、誘起された電子がＦ−Ｎトンネリングによって前記トンネル酸化膜１６０を通じて前記電荷貯蔵窒化膜１８０内に捕獲されて、セルトランジスタのしきい電圧を高めるようになる。
【００２１】
一方、浮遊ゲートＥＥＰＲＯＭ装置の場合には、前記電荷貯蔵膜質２２０がトンネル酸化膜、浮遊ゲート膜、そして、誘電膜からなり、電荷が浮遊ゲート膜内に貯蔵される。
しかし、本発明は、プログラムされたＥＥＰＲＯＭ装置の消去方法に関するものであるので、プログラムがどのような方法で進行したかに関係なく、本発明の消去方法は適用される。
【００２２】
以下、本発明の一実施形態による消去方法について詳細に説明する。添付図面を参照して、本発明によるＳＯＮＯＳ  ＥＥＰＲＯＭ装置のｎ−型チャネルにおいての消去方法を説明する。
本発明によると、従来と異なり、別途のポケットウェル工程を必要とせず、また、ゲートにマイナス電圧を印加しないで、消去できる。即ち、バルク１００に印加する電圧であるバルク電圧Ｖｂは０Ｖ（接地）である。そして、ゲート電極２４０に印加するゲート電圧Ｖｇはバルク電圧と同一で０Ｖであったり、またはさらに高い電圧レベルであったりする。そして、ドレイン領域１２０およびソース領域１４０には、前記ゲート電極２４０に印加するゲート電圧Ｖｇよりさらに高い電圧で、ドレイン電圧Ｖｄおよびソース電圧Ｖｓを各々印加する。この時に、ドレイン電圧Ｖｄおよびソース電圧Ｖｓは互いに異なる大きさを有する。
【００２３】
望ましくは、前記ゲート電圧Ｖｇは、前記バルク電圧Ｖｂのように接地されるのがよい。これは、前記ゲート電圧Ｖｇと前記ソース電圧Ｖｓと、および前記ゲート電圧Ｖｇと前記ドレイン電圧ＶＤと、の電位差が大きくてなってホットホール（ｈｏｔ  ｈｏｌｅ）の注入がさらに効果的になるからである。電位差をさらに大きくするためにゲート電極にマイナス電圧を印加することもできる。
【００２４】
ｎ−チャネルにおいて、本発明による電圧印加の相対的な電圧レベルのの条件を見ると、ドレイン電圧Ｖｄ>ソース電圧Ｖｓ>ゲート電圧Ｖｇ≧バルク電圧Ｖｂ、またはソース電圧Ｖｓ≧ドレイン電圧Ｖｄ>ゲート電圧Ｖｇ≧バルク電圧ｖｂである。
また、さらに望ましくは、前記ソース電圧Ｖｓおよび前記ドレイン電圧Ｖｄをスイッチングして印加する。ここで、前記ドレイン電圧Ｖｄおよび前記ソース電圧Ｖｓは、ｐ−型のバルクとｎ−型のソース領域およびドレイン領域との間に形成されるｐｎ接合の内圧特性に左右される。例えば、ｐｎ接合が約１２Ｖの内圧特性を有する場合には、ドレイン電圧は約１０Ｖ、ソース電圧は約２−６Ｖ（またはドレイン電圧は約２−６Ｖ、ソース電圧は約１０Ｖ）とし、ゲート電圧は接地する。従って、ｐｎ接合の内圧特性によって、印加される電圧の大きさを調節するのが普通である。
【００２５】
図６は、図５の本発明の一実施形態による消去方法によったときの、各端子別の電圧印加波形図である。図７は、図６の電圧印加波形図の一変形例を示す電圧印加波形図である。図６及び図７は、各端子に印加される電圧の消去時間を横軸（またはＸ軸）とし、印加される電圧の大きさを縦軸（またはＹ軸）とする。
【００２６】
図６に示したように、ゲート電圧Ｖｇおよびバルク電圧Ｖｂは０Ｖ（接地）とし、所定の消去時間Ｔｅの間に、ソース電圧Ｖｓは、ゲート電圧Ｖｇより高い電圧である約４Ｖとし、ドレイン電圧Ｖｄは、ゲート電圧Ｖｇより高く、ソース電圧とは異なる電圧レベルである約１０Ｖとする。また、変形方法として、ソース電圧Ｖｓを１０Ｖに、ドレイン電圧Ｖｄを４Ｖにでき、図７にその電圧印加波形図を示している。
【００２７】
図８は、図６によって消去電圧を印加した場合に、正孔が投入される方向を示す図である。
本実施形態によると、ソース領域およびドレイン領域に互いに異なる大きさの電圧を印加する。従って、例えば、図６のようにドレイン電圧Ｖｄがソース電圧Ｖｓよりさらに高いレベルを有する場合に、図８に示したように、ゲート電極２４０およびドレイン領域１２０の間の電界
【数１】
0004414126.tif 000002
だけではなく、ドレイン領域１２０およびソース領域１４０の間の電界
【数２】
0004414126.tif 000003
も発生する。即ち、これらの電界によりドレイン領域に発生した高いエネルギーを有する正孔は、ドレイン領域およびゲート電極の間の垂直方向への注入成分だけではなく、ドレイン領域およびソース領域の間の水平方向、即ち、チャネルに沿って水平方向（チャネルに並ぶ方向）への注入成分も有している。従って、正孔が注入される方向は、これら二成分の間のベクトルの合成で与えられる方向
【数３】
0004414126.tif 000004
に注入されるようになって、チャネル全領域で消去動作が行われるようになり、従って、消去動作の効率を高める。
【００２８】
図９は、本発明の別の実施形態による消去動作の電圧印加波形図である。図１２は、図９の電圧印加波形図の一変形例を示す消去動作の電圧印加波形図である。
また、さらに望ましくは、前記ドレイン電圧Ｖｄおよびソース電圧Ｖｓを前記消去時間Ｔｅの間に、少なくとも一回以上スイッチングする。一例として、図９に示したように、前記消去時間Ｔｅ中に、一定時間、例えば、前記消去時間Ｔｅの半分であるＴｅ／２の間はドレイン電圧Ｖｄを１０Ｖと、ソース電圧Ｖｓを４Ｖとし、残り時間であるＴｅ／２の間ではこれらの電圧レベルをスイッチングし、即ち、印加する電圧の大きさをスイッチングし、ドレイン電圧Ｖｄを４Ｖと、ソース電圧を１０Ｖとする。また、図１２に示したように、始めのＴｅ／２の間に、ソース電圧Ｖｓに高い電圧レベルを、ドレイン電圧Ｖｄに低い電圧レベルを、印加する。そして、後のＴｅ／２の間に、ドレイン電圧Ｖｄに高い電圧レベルを、ソース電圧Ｖｓに低い電圧レベルを、印加することができる。ここで、当業者ならば、ソース領域およびドレイン領域に印加する電圧をスイッチングする時間およびその大きさを変更して実施することができる。すなわち、第１スイッチング時間と第２スイッチング時間を互いに異なるようにすることができる。
【００２９】
図１０は、図９によって、ソース領域およびドレイン領域に印加する電圧をスイッチングする場合に、ホットホールが注入される方向を、矢印を通じて大略的にに示した図である。
図１０において、▲１▼で表示された矢印は、ソース領域に比べてドレイン領域にさらに高い電圧を印加した場合であり、▲２▼で表示された矢印は、ドレイン領域に比べてソース領域にさらに高い電圧を印加した場合である。従って、ソース領域およびドレイン領域に印加する電圧をスイッチングする場合には、チャネル全領域で均一な消去動作を遂行することができる。これは、前述したように、ソース領域およびドレイン領域の間に形成された電界により、チャネル側面方向へのホールの注入成分が追加されるからである。
【００３０】
図１１は、図９によって消去動作電圧を印加した場合に、正孔が注入される程度（正孔注入量）をチャネルの長さを基準として概略的に示す図面である。図１１において、横軸はチャネルの長さを示し、縦軸は正孔が注入される程度（正孔注入量）を概略的に示す。
図示したように、ドレイン領域にさらに高い電圧を印加する場合には、相対的にドレイン領域の方にホットホールの注入が多く▲１▼、ソース領域にさらに高い電圧を印加する場合には、相対的にソース領域の方に正孔の注入が多い▲２▼。従って、印加する電圧をスイッチングする場合には、これらの各々の合計によって正孔の注入が実施されるようになり、チャネル全領域で均一な正孔の注入が実施される▲３▼。
【００３１】
図１３および図１４は、本発明による消去電圧印加の多様な変形例を示す電圧波形図である。
図１３は、ソース領域およびドレイン領域に印加する電圧を2回スイッチングする場合を示している。即ち、Ｔｅ／３時間の間隔にソース領域およびドレイン領域に印加する電圧をスイッチングしている。図面には、ソース領域に先ず高い電圧を印加する場合を示しているが、逆にドレイン領域に先ず高い電圧を印加することもできる。
図１４は、スイッチングを三回する場合の電圧印加波形を示している。従って、Ｔｅ／４時間の間隔にソース領域およびドレイン領域に印加する電圧をスイッチングしている。
前述したように、各々スイッチングする時間を互いに異なるようにすることができ、スイッチング時間の合計は消去時間Ｔｅより長い可能性もある。
【００３２】
以下、本発明による実験例を説明する。
図１５は、ゲート電極に約１１Ｖを印加して、ドレイン領域に６Ｖを印加して、ソース領域およびバルクは接地して、プログラムを遂行した後、プログラムされたセルに対して従来方法および本発明の様々な実施形態による新しい消去方法を適用した時に、これによる消去時間およびしきし電圧の変化を示すグラフである。
本実験に用いられたメモリセルにおいて、ゲート電極は約２０００Å厚さのポリサイド膜で形成し、ＯＮＯ膜は各々８０Åの厚さを有する酸化膜、窒化膜、酸化膜が積層された膜で形成し、ソース領域およびドレイン領域は砒素を約６０ＫｅＶで約５×１０１５ａｔｏｍｓ／ｃｍ２程度のドーズ量で注入し、チャネル領域はＢＦ２＋を約６０ＫｅVで約１．０×１０１２ａｔｏｍｓ／ｃｍ２程度のドーズ量で注入する。
図１５のグラフにおいて、横軸（またはＸ軸）は消去時間（単位：秒）を、縦軸（またはＹ軸）はしきい電圧の変化量（単位：Ｖ）を示す。
図１５の参照表示−◆−は、消去時間Ｔｅの間に、バルクおよびゲート電極は接地させて、ソース領域およびドレイン領域に同一な電圧レベルで各々１０Ｖを印加した場合（事例１）である。
参照表示−■−は、同一な消去時間Ｔｅの間に、バルクおよびゲート電極は接地させて、ソース領域に４Ｖを、ドレイン領域に１０Ｖを印加した場合である（図６の電圧印加条件に対応、事例２）。
参照表示−▲−は、同一な条件で前記消去時間Ｔｅを１／２に分けてソース領域およびドレイン領域に１０Ｖ／４Ｖおよび４Ｖ／１０Ｖを印加した場合である（図１２の電圧印加条件に対応、事例３）。
図示しているように、ソース領域およびドレイン領域に互いに異なる大きさの電圧を印加する時が同一な電圧を印加する時よりしきい電圧の変化において、大きい差を示す。さらに、ソース領域およびドレイン領域に印加される電圧をスイッチングした時はさらに良好な結果を示す。
【００３３】
また、図１６乃至図１８は、図１５の各々の事例に対応する書き込み／消去サイクル（ｗｒｉｔｅ／ｅｒａｓｅ  ｃｙｃｌｅ）に対する耐性の特性を測定した結果を示している。図１６は、図１５の事例１の消去方法を適用した結果であり、図１７は、図１５の事例２の消去の方法を適用した結果であり、図１８は、図１５の事例３を適用した結果である。図１６乃至図１８において、測定されたしきい電圧は、ドレイン領域に１．５Ｖを印加して、ドレイン電流が１μＡである時のゲート電圧を測定したものである。図１６乃至図１８において、横軸（Ｘ軸）は書き込み／消去サイクル回数を示し、縦軸（Ｙ軸）はセルしきい電圧（単位：Ｖ）を示す。
図示したように、事例１から事例２に、事例２から事例３に移ることによって、その耐性の特性が良好になることが分かる。これは、ソース領域およびドレイン領域の間の電圧差で形成された電界により、正孔のチャネル側面方向への注入成分が追加されるので、チャネル全領域で均一な消去が行われたからである。
【００３４】
これまで、ＳＯＮＯＳ  ＥＥＰＲＯＭ装置のｎ−チャネルの場合を一例として、本発明の消去方法を説明したが、同一な技術的思想の範囲内でｐ−チャネルにも適用できる。また、浮遊ゲートＥＥＰＲＯＭ装置にも適用できる。
【００３５】
【発明の効果】
本発明によると、従来と異なり、バルクに電圧を印加するために別途のポケットウェルを必要とせず、またｎ−チャネルの場合に、マイナス電圧をゲート電極に印加しなくても、チャネル全領域で均一な正孔の注入を実施できるので、信頼性ある消去動作を可能にすることができる。
【００３６】
以上、望ましい実施形態に基づいて本発明を記述してきたが、本発明の範囲はそのために限定されない。多様な変形および似ている配列も含む。従って、本発明の請求範囲の真の範囲および思想は前記変形および似ている配列を含むことができるように広く解釈されなければならない。
【図面の簡単な説明】
【図１】従来技術によるＥＥＰＲＯＭ装置のプログラム方法において、トランジスタの端子別の電圧印加を概略的に示す断面図。
【図２】従来技術によるＥＥＰＲＯＭ装置の消去方法において、トランジスタの端子別の電圧印加を概略的に示す断面図。
【図３】従来技術によるＥＥＰＲＯＭ装置のまた別の消去方法において、トランジスタの端子別の電圧印加を概略的に示す断面図。
【図４】図３に対応した電圧印加波形図。
【図５】本発明によるＥＥＰＲＯＭ装置の消去方法において、トランジスタの端子別の電圧印加を概略的に示す断面図。
【図６】図５の消去動作時に、トランジスタの各端子に印加する電圧波形を概略的に示す本発明の一実施形態による電圧印加波形図。
【図７】図６の電圧印加波形図の一変形例を示す電圧印加波形図。
【図８】図６によって消去動作電圧を印加した場合に、正孔が投入される方向を示す図。
【図９】本発明の別の実施形態による消去動作電圧の印加波形図。
【図１０】図９によって消去動作電圧を印加した場合に、チャネル領域に沿ってホットホールが注入される方向を概略的に示す図。
【図１１】図９によって消去動作電圧を印加した場合に、チャネル領域に沿って注入される正孔を概略的に示す図。
【図１２】図９の電圧印加波形図の一変形例を示す消去動作電圧の印加波形図。
【図１３】本発明のまた別の実施形態による消去動作電圧の印加波形図。
【図１４】本発明のまた別の実施形態による消去動作電圧の印加波形図。
【図１５】従来技術および本発明による消去時間に対するしきい電圧の変化を測定した結果を示す図。
【図１６】図１５の事例１に対応する書き込み／消去サイクルに対する耐性の特性を測定した結果を示す図。
【図１７】図１５の事例２に対応する書き込み／消去サイクルに対する耐性の特性を測定した結果を示す図。
【図１８】図１５の事例３に対応する書き込み／消去サイクルに対する耐性の特性を測定した結果を示す図。
【符号の説明】
１００  ｐ−型バルク
１２０  ドレイン領域
１４０  ソース領域
１５０  チャネル領域
１６０  トンネル酸化膜
１８０  窒化膜
２００  遮断酸化膜
２２０  ＯＮＯ膜
２４０  ゲート電極
５００  トランジスタ
Ｖｇ  ゲート電極に印加する電圧
Ｖｂ  ｐ−バルクに印加する電圧
Ｖｄ  ドレイン領域に印加する電圧
Ｖｓ  ソース領域に印加する電圧
Ｅｒａｓｅ  Ｔｉｍｅ（Ｔｅ）  消去時間
ＧＮＤ  グラウンド（接地）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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