(57)【特許請求の範囲】
【請求項１】
ドレインからソースのみに電流が流れる指向性およびソース側のみで電荷交換が可能な指向性を有し、マトリックス状に配置された複数の不揮発性のメモリセルトランジスタと、
一方向に並ぶ前記メモリセルトランジスタの制御ゲート群にそれぞれ接続される複数のワード線と、
前記各ワード線に接続され、前記ワード線の配線方向に沿って配置された互いに隣接する一対の前記メモリセルトランジスタにおける一方のメモリセルトランジスタのソースおよび他方のメモリセルトランジスタのドレインに接続される第１ビット線と、
前記一対のメモリセルトランジスタにおける前記一方のメモリセルトランジスタのドレインおよび前記他方のメモリセルトランジスタのソースに接続される第２ビット線とを備えていることを特徴とする不揮発性半導体メモリ。
【請求項２】
請求項１の不揮発性半導体メモリにおいて、
前記各ワード線に接続される前記メモリセルトランジスタは、前記ドレインを一方向に向けて配置され、
前記ワード線に直交する直交方向に配列される前記メモリセルトランジスタは、前記ドレインおよび前記ソースを交互に逆向きにして配置され、
前記第１および第２ビット線は、前記ワード線に直交する方向に沿って、互いに交差する交差部を有するツイストペア状に配線されていることを特徴とする不揮発性半導体メモリ。
【請求項３】
請求項２の不揮発性半導体メモリにおいて、
前記第１および第２ビット線は、第１配線層および第２配線層を使用して配線され、互いに向き合う前記ドレインが接続されるドレインノードおよび互いに向き合う前記ソースが接続されるソースノードで、前記配線層が入れ替えられていることを特徴とする不揮発性半導体メモリ。
【請求項４】
請求項１の不揮発性半導体メモリにおいて、
前記メモリセルトランジスタに記憶されているデータを消去する消去動作において、前記メモリセルトランジスタの閾値電圧を、負の値に設定した後、消去状態を示す所定の正の値に設定する消去制御回路を備えていることを特徴とする不揮発性半導体メモリ。
【請求項５】
請求項１の不揮発性半導体メモリにおいて、
前記メモリセルトランジスタは、前記指向性を持たせるために、前記ドレインと制御ゲートの間にオフセット領域を有することを特徴とする不揮発性半導体メモリ。
【請求項６】
請求項１の不揮発性半導体メモリにおいて、
前記メモリセルトランジスタに保持されているデータを読み出し、再書き込みするリフレッシュ動作を、リフレッシュ要求に応じて実行するリフレッシュ制御回路を備えていることを特徴とする不揮発性半導体メモリ。
【請求項７】
請求項６の不揮発性半導体メモリにおいて、
前記メモリセルトランジスタのアクセス回数に応じて、前記リフレッシュ要求を発行するリフレッシュ要求回路を備えていることを特徴とする不揮発性半導体メモリ。
【請求項８】
請求項７の不揮発性半導体メモリにおいて、
前記メモリセルトランジスタのアクセス回数をカウントするアクセスカウンタを備えていることを特徴とする不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、不揮発性半導体メモリに関する。
【従来の技術】
【０００３】
EEPROM等の不揮発性半導体メモリは、メモリセルの電荷蓄積層中に電子を注入し、メモリセルの閾値電圧を変えることで、データを記憶する。一般に、閾値電圧が高く、読み出し動作中にメモリセルに電流が流れない状態が、"データ０"が書き込まれた状態（"０状態"＝プログラム状態）であり、閾値電圧が低く、読み出し動作中にメモリセルに電流が流れる状態が、"データ１"が書き込まれた状態（"１状態"＝消去状態）である。"０状態"および"１状態"は、読み出し動作中にメモリセルに流れる電流（メモリセル電流）を、リファレンスメモリセルに流れるリファレンス電流と比較することで検出される。この種の不揮発性半導体メモリの概要は、例えば、特開平６−６１５０５号公報に開示されている。
【０００４】
一般的なバイト書き換え型のEEPROMは、メモリセル毎にデータを書き込み、あるいはデータを消去できる。しかし、EEPROMは、ゲート線（ワード線）およびビット線をメモリセルの制御ゲートにそれぞれ接続するために、メモリセル毎にセレクトゲート（セレクトトランジスタ）が必要である。このため、メモリセルの面積は大きくなり、大容量には不向きである。
【０００５】
一方、データの書き換え単位を大きくする代わりに、メモリセルの面積を小さくできるフラッシュメモリが開発されている。フラッシュメモリは、セレクトゲートを持たず、ワード線は複数のメモリセルの制御ゲートに共通に接続されている。また、ソース線は、書き換え単位であるブロック毎に共通に配線されている。フラッシュメモリの消去動作は、ブロック単位またはチップ一括で実施される。一般的なフラッシュメモリでは、消去の最小単位（ブロックサイズ）は、８ｋバイト程度である。
【特許文献１】
特開平６−６１５０５号公報
【発明が解決しようとする課題】
【０００６】
上述したフラッシュメモリでは、大容量のメモリを構成できる反面、データをメモリセル毎に書き換えができない。このため、用途が限定されてしまう。
【０００７】
一般に、メモリセルの特性は、全て同じではないため、メモリセルに同じ電界を与えても、閾値電圧の変化は同じにならない。すなわち、電荷交換速度は、ばらつく。フラッシュメモリでは、ブロック内のメモリセルが一括で消去される。このため、電荷蓄積層から電子を放出しやすいメモリセルが同じブロック内に存在すると、消去動作中に、そのメモリセルの閾値電圧は、負の値になってしまう（過消去セル）。
【０００８】
図１は、過消去セルと同じビット線に接続されたメモリセルからデータを読み出す例を示している。この例は、NOR型のフラッシュメモリを示している。
【０００９】
図中、メモリセルMC1は、書き込み動作によりフローティングゲートに電子が蓄積され、"論理０"を記憶している。メモリセルMC2、MC3は、消去動作によりフローティングゲートから電子が放出され、"論理１"を記憶している。また、メモリセルMC2は、電荷交換速度が速いため、前回の消去動作により閾値電圧が負になっている（過消去セル）。
【００１０】
データがメモリセルMC1から読み出される場合、メモリセルMC1に接続されたワード線WL1には、高電圧"Ｈ"が供給される。その他のメモリセルMC2、MC3に接続されたワード線WL2、WL3には、低電圧"Ｌ"（例えば、接地電圧）が供給される。ソース線SLには、接地電圧が供給される。
【００１１】
メモリセルMC1〜MC3の閾値電圧が正しい値に設定されている場合、ワード線WL1を高電圧"Ｈ"に設定してもビット線BLからソース線SLに電流は流れない。このため、読み出し動作において、メモリセルMC1に"論理０"が記憶されていると判定できる。しかし、メモリセルMC2が過消去状態の場合、メモリセルMC2のゲート電圧が０Ｖでも、メモリセルMC2を介してビット線BLからソース線SLに電流が流れる。このため、メモリセルMC1に"論理１"が記憶されていると判定される。すなわち、過消去セルの存在により、データの誤読み出しが発生する。
【００１２】
過消去を防止するために、消去状態のメモリセルの閾値電圧を高めに管理することが行われている。しかし、この場合、消去状態のメモリセルの閾値電圧と書き込み状態のメモリセルの閾値電圧との差は、小さくなる。このため、読み出しマージンが低下する。
【００１３】
また、過消去を防止するために、消去電圧を複数回に分けて与えることで、閾値電圧の変化を小さくし、多数のメモリセルが一度に過消去状態になることを防止している。また、過消去が起きた場合にも過消去状態から容易に復帰する工夫がなされている。しかし、この場合、消去時間は増加する。
【００１４】
本発明の目的は、メモリセルの面積を増加させることなく、データをメモリセル毎に消去することにある。
【００１５】
本発明の別の目的は、データの読み出しマージンを向上し、データの誤読み出しを防止することにある。
【課題を解決するための手段】
【００１６】
本発明の不揮発性半導体メモリの一形態では、不揮発性のメモリセルトランジスタは、マトリックス状に配置されている。メモリセルトランジスタは、ドレインからソースのみに電流が流れ、かつ、ソース側のみで電荷が交換できる指向性を有している。一方向に並ぶメモリセルトランジスタの制御ゲート群は、ワード線にそれぞれ接続されている。
【００１７】
各ワード線に接続され互いに隣接する一対のメモリセルトランジスタにおける一方のメモリセルトランジスタのソースおよび他方のメモリセルトランジスタのドレインは、第１ビット線に接続されている。また、一方のメモリセルトランジスタのドレインおよび他方のメモリセルトランジスタのソースは第２ビット線に接続されている。すなわち、一方のメモリセルトランジスタのソースおよびドレインは、他方のメモリセルトランジスタのドレインおよびソースにそれぞれ接続される。このため、メモリセルトランジスタに保持されるデータの書き換え動作中に、一対のメモリセルトランジスタのソースおよびドレインには、常に逆の電圧が印加される。メモリセルトランジスタの指向性により、電荷蓄積層に対する電荷交換は、ソース領域のみで行われる。したがって、同じワード線に接続された一対のメモリセルトランジスタのうち、一方のデータのみを書き換えできる。この結果、メモリセルサイズを増加させることなく、メモリセル毎にデータを書き換えできる。
【００１８】
例えば、消去動作において、メモリセル毎にデータを消去することで、各メモリセルを最適な消去状態に設定できる。例えば、データの論理をメモリセルの閾値電圧として記憶する場合、消去状態における閾値電圧の分布を狭くできる。このため、消去状態の閾値電圧と読み出しリファレンス電圧との差を大きくでき、読み出しマージンを向上できる。すなわち、データの誤読み出しを防止できる。
【００１９】
本発明の不揮発性半導体メモリの別の一形態では、各ワード線に接続されるメモリセルトランジスタは、ドレインを一方向に向けて配置されている。ワード線に直交する直交方向に配列されるメモリセルトランジスタは、ドレインおよびソースを交互に逆向きにして配置されている。第１および第２ビット線は、ワード線に直交する方向に沿って、ツイストペア状に配線されている。
【００２０】
直交方向に並ぶメモリセルトランジスタを折り返して配置することで、ドレインおよびソースをそれぞれ共通のノードに接続できる。このため、第１および第２ビット線を各ノードに接続するだけで、容易にツイストペア状に配線できる。一般に、不揮発性半導体メモリの読み出し動作では、ソースを接地電圧等に固定し、メモリセルトランジスタに流れる電流値に応じて論理値を判定する。この結果、ツイストペアビット線を構成することで、ビット線に読み出されるデータを外来ノイズから保護できる。
【００２１】
本発明の不揮発性半導体メモリの別の一形態では、第１および第２ビット線は、第１配線層および第２配線層を使用して配線されている。第１および第２ビット線は、互いに向き合うドレインが接続されるドレインノードおよび互いに向き合うソースが接続されるソースノードで配線層が入れ替えられている。ドレインノードおよびソースノードは、直交方向に並ぶメモリセルトランジスタの間に交互に一つずつ形成される。このため、第１および第２ビット線をツイストペア状に容易かつ効率的に配線できる。
【００２２】
本発明の不揮発性半導体メモリの別の一形態では、各ワード線に接続されるメモリセルトランジスタは、ドレインを一方向に向けて配置されている。ワード線に直交する直交方向に配列されるメモリセルトランジスタは、ドレインおよびソースを交互に逆向きにして配置されている。第１および第２ビット線は、ワード線に直交する方向に沿って、ジグザグ状に配線されている。
【００２３】
直交方向に並ぶメモリセルトランジスタを折り返して配置することで、ドレインおよびソースをそれぞれ共通のノードに接続できる。このため、第１および第２ビット線を各ノードに接続するだけで、容易にジグザグ状に配線できる。第１および第２ビット線は、交差させる必要がない。この結果、第１および第２ビット線を簡易に配線できる。
【００２４】
本発明の不揮発性半導体メモリの別の一形態では、第１および第２ビット線は、第１配線層のみを使用して配線されている。第１および第２ビット線をジグザグ状に配線することで、使用する配線層の数を最小にできる。この結果、チップコストを削減できる。
【００２５】
本発明の不揮発性半導体メモリの別の一形態では、メモリセルトランジスタに記憶されているデータを消去する消去動作において、消去制御回路は、メモリセルトランジスタの閾値電圧を負の値に設定する。この後、消去制御回路は、閾値電圧を消去状態を示す所定の正の値に設定する。
【００２６】
過消去を気にせずに消去動作ができるため、消去動作時間を短縮できる。より詳細には、メモリセルトランジスタを積極的に過消去状態に移行させることで、メモリセルトランジスタを徐々に消去状態に移行させる必要はない。いわゆるステップ消去は不要になる。
【００２７】
本発明の不揮発性半導体メモリの別の一形態では、メモリセルトランジスタのドレインと制御ゲートの間にオフセット領域を形成することで、メモリセルトランジスタに容易に指向性を持たせることができる。
【００２８】
本発明の不揮発性半導体メモリの別の一形態では、リフレッシュ制御回路は、リフレッシュ動作をリフレッシュ要求に応じて実行する。リフレッシュ動作は、メモリセルトランジスタに保持されているデータを読み出し、再書き込みする動作である。リフレッシュ動作により、メモリセルトランジスタに保持されているデータが、隣接するメモリセルトランジスタのアクセスによる干渉（ディスターブ）によって失われることを防止できる。本発明では、メモリセルトランジスタ毎に、消去動作を実行できるため、リフレッシュ動作を容易に実行できる。一方、一括消去型の不揮発性半導体メモリでは、リフレッシュ動作のために大きなバッファが必要になる。
【００２９】
本発明の不揮発性半導体メモリの別の一形態では、リフレッシュ要求回路は、メモリセルトランジスタの書き換え回数に応じて、リフレッシュ要求を発行する。所定のアクセス回数毎にリフレッシュ動作を実行することで、メモリセルトランジスタに保持されているデータが失われることを確実に防止できる。
【００３０】
本発明の不揮発性半導体メモリの別の一形態では、アクセスカウンタは、メモリセルトランジスタのアクセス回数をカウントする。アクセスカウンタを使用することで、所定のアクセス回数毎に容易にリフレッシュ動作を実行できる。
【発明の実施の形態】
【００３１】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。
【００３２】
図２は、本発明の不揮発性半導体メモリの第１の実施形態を示している。この不揮発性半導体メモリは、システムLSIに搭載されるNOR型のEEPROMコアとして形成されている。システムLSIは、シリコン基板上にCMOSプロセスを使用して形成され、EEPROMコアとともにCPUコアおよびRAMコア等を有している。
【００３３】
EEPROMは、動作制御回路１０、書き込み制御回路１２、消去制御回路１４、昇圧回路１６、負電圧生成回路１８、アドレスラッチ２０、メモリコア２２および入出力バッファ２４を有している。メモリコア２２は、コラムデコーダ２６、ロウデコーダ２８、データラッチ３０、コラムゲート３２およびメモリセルアレイ３４を有している。
【００３４】
動作制御回路１０は、制御端子CNTを介して供給される制御信号CNT（チップイネーブル信号、ライトイネーブル信号、出力イネーブル信号など）、およびデータ端子DQを介して供給されるコマンド信号を受け、これ等信号に応じて読み出し動作、書き込み動作（プログラム動作）、および消去動作を実行するための制御信号を生成する。
【００３５】
書き込み制御回路１２は、動作制御回路１０から書き込み動作の指示を受けたときに動作し、メモリコア２２を書き込み動作をさせるための制御信号を出力する。消去制御回路１４は、動作制御回路１０から消去動作の指示を受けたときに動作し、メモリコア２２を消去動作をさせるための制御信号を出力する。
【００３６】
昇圧回路１６は、動作制御回路１０からの制御信号に応答して動作し、電源電圧を利用して昇圧電圧を生成する。生成した昇圧電圧は、後述するワード線WLの電圧等に使用される。負電圧生成回路１８は、動作制御回路１０からの制御信号に応答して動作し、電源電圧を利用して負電圧を生成する。生成した負電圧は、後述するワード線WLの電圧等に使用される。
【００３７】
アドレスラッチ２０は、アドレス端子ADを介して供給されるアドレス信号ADをラッチし、ラッチしたアドレスをロウアドレス信号RADおよびコラムアドレス信号CADとして出力する。ロウアドレス信号RADは、アドレス信号ADの上位ビットで構成され、コラムアドレス信号CADは、アドレス信号ADの下位ビットで構成される。
【００３８】
入出力バッファ２４は、データ端子DQを介してコマンド信号を受け、受けた信号を動作制御回路１０に出力する。また、入出力バッファ２４は、データ端子DQから書き込みデータを受け、また、データ端子DQに読み出しデータを出力する。
【００３９】
コラムデコーダ２６は、コラムアドレス信号CADをデコードし、コラムアドレス信号CADに応じてコラム選択信号CLのいずれかを選択する。ロウデコーダ２８は、ロウアドレス信号RADをデコードし、ロウアドレス信号RADに応じてワード線WLのいずれかを選択する。選択されたワード線WLは、動作モードに応じて所定の電圧に設定される。例えば、ワード線WLは、消去動作中に−９Ｖに設定され、書き込み動作中に９Ｖに設定され、読み出し動作中に５Ｖに設定される。これ等電圧は、負電圧生成回路１８および昇圧回路１６により電源電圧（例えば３Ｖ）から生成される。
【００４０】
データラッチ３０は、メモリセルアレイ３４から読み出されるデータをラッチし、あるいはデータ端子DQを介して供給されるメモリセルアレイ３４への書き込みデータをラッチする。コラムゲート３２は、コラム選択信号CLに応じてオンするコラムスイッチ（図示せず）を有している。コラムスイッチのオンにより、メモリセルアレイ３４のビット線はデータラッチ３０に接続される。
【００４１】
図３は、図２に示したメモリセルアレイ３４の詳細を示している。
【００４２】
メモリセルアレイ３４は、マトリックス状に配置される複数の不揮発性のメモリセルMC（MC00、MC01、MC02、...）と、メモリセルMCの制御ゲートＧに接続されるワード線WLと、メモリセルのドレインＤまたはソースSに接続されるビット線BL（BL0、BL1、...）とを有している。ワード線WLは、図の横方向に向けて配線され、ビット線BLは、図の縦方向に向けて配線されている。
【００４３】
メモリセルMCは、電荷を蓄積するフローティングゲートFGを有するトランジスタ（メモリセルトランジスタ）で構成されている。フローティングゲートFGは、ポリシリコン等の導電膜で形成されている。メモリセルMCは、ドレインからソースのみに電流が流れる指向性を有している。このため、図においては、等価的にドレインDにダイオードを付している。フローティングゲートFGとソースSとの間の丸印は、電荷交換位置を示している。メモリセルMCは、電流の指向性を有しているため、フローティングゲートに対して図に示した電荷交換位置でのみ電荷を出し入れできる。この実施形態では、各メモリセルMCは、電気的に書き換え可能な２値メモリセルとして動作する。
【００４４】
各ワード線WL（WL0、WL1、...）に制御ゲートGが接続されるメモリセルMC（図の横方向に沿って配置されるメモリセルMC）は、ドレインDが同じ向きに配置されている。例えば、ワード線WL0に接続されるメモリセルMC00、MC01、...のドレインDは、図の上側に配置され、ワード線WL1に接続されるメモリセルMC10、MC11、...のドレインDは、図の下側に配置されている。
【００４５】
ワード線WLに直交する方向（図の縦方向）に並ぶメモリセルMC（例えば、MC00、MC10、MC20、...）は、ドレインDとソースSとを交互に逆にして配置されている。縦方向に隣接するメモリセルMCは、ソースSが共通のソースノードSNDを介して接続され、ドレインDが共通のドレインノードDNDを介して接続されている。
【００４６】
ソースノードSNDおよびドレインノードDNDには、ツイストペア状に配線されたビット線BL（BL0、BL1、...）が接続されている。より詳細には、各ワード線WL（例えば、WL1）に接続される互いに隣接する一対のメモリセル（例えば、MC10、MC11）に着目すると、ビット線BL1（第１ビット線）は、一方のメモリセルMC10のソースSおよび他方のメモリセルMC11のドレインDに接続されている。ビット線BL0（第２ビット線）は、一方のメモリセルMC10のドレインDおよび他方のメモリセルMC11のソースSに接続されている。縦方向に並ぶメモリセルMCを折り返して配置することで、ドレインDおよびソースSをそれぞれ共通のノードDND、SNDに接続できる。このため、ビット線BLを、各ノードに接続するだけで容易にツイストペア状に配線できる。
【００４７】
図４は、図３に示したメモリセルMCの構造を示している。
【００４８】
メモリセルMCは、上述した電流指向性を持たせるために、ドレインDとフローティングゲートFGの間にオフセット領域OAが形成されている。これに対して、ソースSとフローティングゲートFGの一部は、オーバラップしている。
【００４９】
オフセット構造は、ドレインDを形成するためのイオンを、制御ゲートCGおよびフローティングゲートFGの両側にサイドウォールを形成した後に打ち込み、熱処理することで形成される。ソースSは、エッチングにより制御ゲートCGおよびフローティングゲートFGを形成した直後にイオンを打ち込み、熱処理することで形成される。オフセット構造により、電流がドレインDからソースＳに向かってのみ流れる指向性と、フローティングゲートFGの電子がソース領域Sのみで交換される局所性を容易に得ることができる。
【００５０】
図５は、図３に示したメモリセルアレイ３４の配線レイアウトを示している。
【００５１】
拡散領域DIFは、図の縦方向に帯状に形成されている。メモリセルMCのソースSおよびドレインDは、ワード線WL（WL0、WL1、...）により覆われていない拡散領域DIFにより形成されている。図中にXを付した四角形は、第１および第２金属配線層M1、M2と拡散領域DIFとを互いに接続するコンタクト領域を示している。コンタクト領域は、図の縦方向に隣接するメモリセルMCのソースSを互いに接続するソースノードSNDまたはドレインDを互いに接続するドレインノードDNDにも対応している。
【００５２】
ビット線BL（BL0、BL1、...）は、第１金属配線層M1および第２金属配線層M2を使用して、ツイストペア状に配線されている。ビット線BLは、コンタクト領域（ドレインノードDNDおよびソースノードSND）で、配線層が入れ替えられている。ビット線BLをドレインノードDNDおよびソースノードSNDに交互に接続することで、ツイストペア構造を容易かつ効率的に構成できる。
【００５３】
後述するように、互いに隣接するビット線BL（例えば、BL0とBL1）は、一方が読み出し動作中に所定の電圧に設定され、他方が接地電圧（０Ｖ）に設定される。このため、隣接するビット線BLをツイストペアにすることで、シールド効果によって外来ノイズの影響を受けにくくできる。この結果、高い耐ノイズ性を有するEEPROMが構成できる。
【００５４】
図６は、消去状態および書き込み状態のメモリセルMCの閾値電圧を示している。図の上側の分布は、本発明を適用した場合を示している。図の下側の分布は、本発明の適用前を示している。
【００５５】
本発明において、メモリセルMCに"論理１"を書き込む消去動作では、まず、図１に示した消去制御回路１４は、メモリセルMCの閾値電圧を負の値に設定する。具体的には、消去するメモリセルMCの閾値電圧は、負の消去ベリファイ電圧VE1以下に設定される（図６（ａ））。次に、消去制御回路１４は、消去するメモリセルMCの閾値電圧を、正の消去ベリファイ電圧VE2以上に設定する。このため、メモリセルMCの閾値電圧は、消去状態を示す所定の正の値に再設定される（図６（ｂ））。
【００５６】
積極的にメモリセルトランジスタを過消去させることで、メモリセルトランジスタを徐々に消去状態に移行させる必要はない。いわゆるステップ消去は不要になる。このため、消去動作時間を短縮できる。
【００５７】
一般に、トンネル効果を利用したフローティングゲートFGからの電子の引き抜き速度は遅い。さらに、従来の消去動作では、過消去を防止するために、ゲート電圧を低くに設定し、かつ電圧の印加を複数回に分けている。このため、消去時間は数１００ｍｓを要している。本発明では、過消去を積極的に利用することでゲート電圧を従来より高く設定できる。このため、閾値電圧を負の値に設定するための時間は、数ｍｓになる。
【００５８】
本発明の消去動作において閾値電圧の負から正への移行は、フローティングゲートFGへのホットエレクトロンの注入により行う。一般に、ホットエレクトロンの注入速度は高く、数μｓ程度である。このため、本発明の消去動作時間は、数ｍｓになる。
【００５９】
メモリセルMCに"論理０"を書き込む書き込み動作（プログラム動作）では、図１に示した書き込み制御回路１２は、データを書き込むメモリセルMCの閾値電圧を、書き込みベリファイ電圧VW以上に設定する（図６（ｃ））。
【００６０】
読み出し動作では、メモリセルMCに保持されている論理値は、メモリセルMCのソース・ドレイン間を流れるメモリセル電流を、リファレンス電流と比較することで判定される。換言すれば、メモリセルMCの閾値電圧が、読み出しリファレンス電圧VREFより低いときに"論理１"と判定される。メモリセルMCの閾値電圧が、読み出しリファレンス電圧VREFより高いときに"論理０"と判定される。
【００６１】
"論理１"の読み出しマージンRM1は、消去状態のメモリセルMCの閾値電圧の最大値と読み出しリファレンス電圧VREFとの差で表される。"論理０"の読み出しマージンRM0は、プログラム状態のメモリセルMCの閾値電圧の最小値と読み出しリファレンス電圧VREFとの差で表される。この実施形態では、後述するように、メモリセルMC毎にデータを消去できるため、各メモリセルMCを最適な閾値電圧に設定できる。すなわち、消去状態の閾値電圧の分布幅は、小さくなる。この結果、読み出しマージンRM1、RM0を大きくでき、データの誤読み出しを防止できる。
【００６２】
一方、本発明の適用前の消去動作では、消去するメモリセルMCの閾値電圧は、正の消去ベリファイ電圧VE以下に設定される（図６（ｄ））。この際、消去動作は、閾値電圧が負の値に設定される過消去を防止するために、複数回に分けて実行される。このため、消去動作時間は本発明に比べ長くなる。また、フラッシュメモリでは、多数のメモリセルMCが一度に消去される。このため、消去状態の閾値電圧の分布は、広がってしまう。さらに、閾値電圧の最小値が負にならないようにするために、消去ベリファイ電圧VEは、高く設定する必要がある。この結果、消去状態の閾値電圧の最大値は高くなり、読み出しマージンRM1、RM0は小さくなる。
【００６３】
図７は、メモリセルMCの消去動作、書き込み動作および読み出し動作を示している。
【００６４】
消去動作では、制御ゲートGおよびソースSは、−９Ｖ、５Ｖにそれぞれ設定される。ドレインDは、フローティング状態に設定される。フローティングゲートFGとソースSとの間の酸化膜に高電界が印加されることで、フローティングゲートFG中の電子は、トンネル効果によりソースSに引き抜かれる。すなわち、閾値電圧は、低くなる。
【００６５】
プログラム動作では、制御ゲートG、ソースS、ドレインDは、−９Ｖ、０Ｖ、５Ｖにそれぞれ設定される。高エネルギーのホットエレクトロンは、ソース・ドレイン間を流れる電流によって発生し、フローティングゲートFGに注入される。すなわち、閾値電圧は、高くなる。
【００６６】
読み出し動作では、制御ゲートG、ソースS、ドレインDは、５Ｖ、０Ｖ、１Ｖにそれぞれ設定される。メモリセルMCの閾値電圧が低い場合（論理"１"の読み出し）、ソース・ドレイン間に電流が流れる。そして、ソース・ドレイン電流が、リファレンス電流より大きいことが判定され、論理"１"が読み出される。メモリセルMCの閾値電圧が高い場合（論理"０"の読み出し）、ソース・ドレイン間に電流は流れない。そして、ソース・ドレイン電流が、リファレンス電流より小さいことが判定され、論理"０"が読み出される。
【００６７】
なお、図中の括弧内に示すように、ソースSとドレインDが入れ替える場合、各動作は、正常に実行されない。すなわち、ソース・ドレイン電流に指向性がある。
【００６８】
図８は、消去動作、書き込み動作および読み出し動作において、メモリセルMCに与えられる電圧を示している。メモリセルMCの末尾の数字は、図３におけるメモリセルMCの位置を示している。
【００６９】
この例では、ワード線WL2に接続されたメモリセルMC21に対して消去動作、書き込み動作および読み出し動作が実行される。メモリセルMC21の制御ゲートG、ソースS、ドレインDに印加される電圧は、上述した図７と同じである。
【００７０】
メモリセルMC20、MC22は、メモリセルMC21と同じワード線WL2に接続されている。このため、これらの制御ゲートGには、メモリセルMC21の制御ゲートGと同じ電圧が印加される。メモリセルMC20では、ビット線BL0、BL1に接続されるソースS、ドレインDは、メモリセルMC21と逆になる。このように、同じワード線WL2に接続される一対のメモリセルMC20、MC21のソースDおよびドレインDには、常に逆の電圧が印加される。メモリセルMC20のドレインDは、メモリセルMC21のソースSと同じ電圧に設定される。
【００７１】
消去動作中に、メモリセルMC21と同じワード線WL2および同じビット線BL0、BL1に接続されるメモリセルMC20は、電流の指向性により、フローティングゲートFG中の電子をドレインDに放出しない。このため、メモリセルMC20のデータは、消去されない。すなわち、同じワード線WL2に接続された一対のメモリセルMC20、MC21のうち一方のデータのみを消去できる。この結果、メモリセルサイズを増加させることなく、メモリセル毎にデータを消去できる。
【００７２】
メモリセルMC21と同じワード線WL2に接続されるメモリセルMC22のソースSおよびドレインDは、ともに０Ｖに設定される。メモリセルMC22は、ソース・ゲート間の電界強度が小さい。このため、フローティングゲートFG中の電子は、ドレインDに放出されず、メモリセルMC22のデータは、消去されない。なお、ビット線BL2、BL3を０Ｖ、５Ｖにそれぞれ設定することで、メモリセルMC21とともに、メモリセルMC22の消去動作を実行できる。メモリセルMC23、MC24、...も同様である。
【００７３】
メモリセルMC21に対して図の縦方向に隣接するメモリセルMC11、MC31、...は、メモリセルMC21と異なるワード線WL1、WL3にそれぞれ接続されている。ワード線WL1、WL3、...は、消去動作中に０Ｖに設定されるため、メモリセルMC11、MC31、...のデータは、消去されない。メモリセルMC10、MC30、...も同様である。したがって、メモリセルMC21のデータのみが消去される。
【００７４】
プログラム動作中に、メモリセルMC21と同じワード線WL2および同じビット線BL0、BL1に接続されるメモリセルMC20は、電流の指向性により、ドレインDからフローティングゲートFG中にホットエレクトロンを注入できない。このため、メモリセルMC20は、プログラムされない。
【００７５】
メモリセルMC21と同じワード線WL2に接続されるメモリセルMC22のソースSおよびドレインDは、ともに０Ｖに設定される。このため、ホットエレクトロンは、ドレインDからフローティングゲートFG中に注入されず、メモリセルMC22は、プログラムされない。したがって、メモリセルMC21にのみデータが書き込まれる。なお、ビット線BL2、BL3を５Ｖ、０Ｖにそれぞれ設定することで、メモリセルMC21とともに、メモリセルMC22の書き込み動作を実行できる。メモリセルMC23、MC24、...も同様である。
【００７６】
メモリセルMC21に対して図の縦方向に隣接するメモリセルMC11、MC31、...は、メモリセルMC21と異なるワード線WL1、WL3、...にそれぞれ接続されている。ワード線WL1、WL3、...は、プログラム動作中に０Ｖに設定されるため、メモリセルMC11、MC31、...は、プログラムされない。メモリセルMC10、MC30、...も同様である。
【００７７】
読み出し動作中に、メモリセルMC21と同じワード線WL2および同じビット線BL0、BL1に接続されるメモリセルMC20は、電流の指向性により、ソースSからドレインDに電流が流れない。このため、ビット線BL0、BL1間には、メモリセルMC21のメモリセル電流のみが流れる。すなわち、メモリセルMC21のデータは、正しく読み出される。
【００７８】
メモリセルMC21と同じワード線WL2に接続されるメモリセルMC22のソースSおよびドレインDは、ともに０Ｖに設定される。メモリセルMC22のメモリセル電流が流れないため、メモリセルMC22の読み出し動作は実行されない。なお、ビット線BL2、BL3を１Ｖ、０Ｖにそれぞれ設定することで、メモリセルMC21とともに、メモリセルMC22の読み出し動作を実行できる。
【００７９】
メモリセルMC21に対して図の縦方向に隣接するメモリセルMC11、MC31、...は、メモリセルMC21と異なるワード線WL1、WL3、...にそれぞれ接続されている。ワード線WL1、WL3、...は、読み出し動作中に０Ｖに設定されるため、メモリセルMC11、MC31、...の読み出し動作は、実行されない。メモリセルMC10、MC30、...も同様である。
【００８０】
以上、本実施形態では、同じワード線WLに接続される一対のメモリセルMCのソースSとドレインDおよびドレインDとソースSとがそれぞれ接続される。メモリセルMCは、ドレインDからソースSのみに電流が流れ、かつ、ソースS側のみで電荷が交換できる指向性を有している。データの書き換え動作中に、一対のメモリセルMCのソースSおよびドレインDには、逆の電圧が印加される。メモリセルMCの指向性により、電荷蓄積層に対する電荷交換は、ソース領域のみで行われる。したがって、メモリセルサイズを増加させることなく、メモリセルMC毎にデータを書き換えできる。
【００８１】
消去動作において、メモリセルMC毎にデータを消去するため、消去状態における閾値電圧を所望の値に高い精度で設定できる。閾値電圧の分布を狭くできるため、読み出しマージンを向上できる。
【００８２】
ビット線BLがツイストペア状に配線されるため、一方のビット線BLに読み出されるデータを外来ノイズから保護できる。ビット線BLが、第１および第２配線層M1、M2を使用して配線され、ドレインノードDNDおよびソースノードSNDで配線層が入れ替えられている。このため、ビット線BLをツイストペア状に容易かつ効率的に配線できる。
【００８３】
消去動作中に、メモリセルMCの閾値電圧は、負の値に設定された後、消去状態を示す正の値に設定される。メモリセルの閾値電圧を少しずつ下げる必要がないため、消去動作時間を短縮できる。
【００８４】
ドレインDと制御ゲートGの間にオフセット領域を形成することで、メモリセルMCに容易に指向性を持たせることができる。
【００８５】
図９は、本発明の不揮発性半導体メモリの第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００８６】
この実施形態は、第１の実施形態のメモリセルアレイ３４の代わりにメモリセルアレイ３４Ａが形成されている。その他の構成は、第１の実施形態とほぼ同じである。すなわち、この不揮発性半導体メモリは、システムLSIに搭載されるNOR型のEEPROMコアとして形成されている。
【００８７】
図１０は、図９に示したメモリセルアレイ３４Ａの詳細を示している。
【００８８】
メモリセルアレイ３４Ａは、ビット線BLの配線が第１の実施形態と相違している。その他の構成は、第１の実施形態と同じである。ビット線BL（BL1、BL2、...）は、図の縦方向に沿ってジグザグ状に配線されている。より詳細には、ビット線BL1は、図の縦方向に並ぶメモリセルMC00、MC10、MC20、...のソースSおよび図の縦方向に並ぶメモリセルMC01、MC11、MC21、...のドレインDに接続されている。ビット線BL2は、図の縦方向に並ぶメモリセルMC01、MC11、MC21、...のソースSおよび図の縦方向に並ぶメモリセルMC02、MC12、MC22、...のドレインDに接続されている。ビット線BL1、BL2、...は、第１配線層のみを使用して配線されている。
【００８９】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ビット線BLをジグザグ状に配線することで、ビット線BLの交差をなくすことできる。この結果、ビット線BLを第１配線層のみを使用して簡易に配線できる。使用する配線層の数を最小限にできるため、EEPROMコアを搭載するシステムLSIのチップコストを削減できる。
【００９０】
図１１は、本発明の不揮発性半導体メモリの第３の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００９１】
この実施形態は、第１の実施形態の動作制御回路１０の代わりに動作制御回路１０Ａが形成されている。また、アクセスカウンタ３６およびリフレッシュ要求回路３８が新たに形成されている。その他の構成は、第１の実施形態とほぼ同じである。すなわち、この不揮発性半導体メモリは、システムLSIに搭載されるNOR型のEEPROMコアとして形成されている。
【００９２】
動作制御回路１０Ａは、第１の実施形態の動作制御回路１０の機能に、リフレッシュ要求回路３８からのリフレッシュ要求信号RREQを受けてリフレッシュ動作を実行するリフレッシュ制御回路の機能を付加して構成されている。また、動作制御回路１０Ａは、消去動作および書き込み動作毎にアクセス信号ACSを出力する。リフレッシュ動作は、メモリセルMCに保持されているデータを読み出し、読み出したデータを同じメモリセルに再書き込みする動作である。
【００９３】
アクセスカウンタ３６は、動作制御回路１０Ａから出力されるアクセス信号ACSを、ロウアドレス信号RAD毎にカウントする。ロウアドレス信号RADにより、アクセスされるワード線WLが認識され、アクセスされるメモリセルMCが認識される。アクセスカウンタ３６は、カウンタ値が所定数を超えたときに、カウンタ信号COUNTを出力する。カウンタ信号COUNTは、ロウアドレス信号RADのビット毎にそれぞれ出力される。
【００９４】
リフレッシュ要求回路３８は、カウンタ信号COUNTに応答して、リフレッシュ要求信号RREQおよびリフレッシュアドレス信号REFADを出力する。リフレッシュアドレス信号REFADは、リフレッシュ動作中にロウアドレス信号RADとして使用される。すなわち、この実施形態では、ワード線WL毎にリフレッシュ動作が実行される。
【００９５】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、ワード線WLに接続されるメモリセルMCが所定数アクセスされる毎にリフレッシュ動作を実行する。このため、メモリセルMCに保持されているデータが、隣接するメモリセルMCのアクセスによる干渉（ディスターブ）により失われることを防止できる。
【００９６】
本発明では、消去動作は、メモリセルMC毎に実行される。このため、消去状態のメモリセルMCを選択的にリフレッシュできる。すなわち、リフレッシュ動作を容易に実行できる。これに対して、一括消去型のフラッシュメモリでは、消去動作により、プログラムされているメモリセルMCも消去される。このため、リフレッシュ動作のために大きなバッファが必要になる。
【００９７】
リフレッシュ要求回路３８は、メモリセルMCのアクセス回数に応じて、リフレッシュ要求信号RREQを発行する。所定のアクセス回数毎にリフレッシュ動作を実行することで、メモリセルMCに保持されているデータが失われることを確実に防止できる。
【００９８】
アクセスカウンタ３６により、ワード線WL毎にメモリセルMCのアクセス回数をカウントし、リフレッシュ要求回路３８からリフレッシュ要求信号RREQを発生させる。このため、所定のアクセス回数毎にリフレッシュ動作を確実に実行できる。
【００９９】
なお、上述した実施形態では、本発明をシステムLSIに搭載されるEEPROMコアに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をEEPROMチップに適用してもよい。
【０１００】
上述した実施形態では、メモリセルMCのゲート・ドレイン間にオフセット構造を形成することで、電流の指向性を持たせた例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ドレイン領域におけるチャネル近傍に打ち込むイオンの種類および濃度に応じて、電流の指向性を持たせてもよい。
【０１０１】
上述した第３の実施形態では、アクセス信号ACSを、アクセスカウンタ３６によりロウアドレス信号RAD毎にカウントする例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、アクセス信号ACSを、ロウアドレス信号RADおよびコラムアドレス信号CAD毎にカウントしてもよい。
【０１０２】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【発明の効果】
【０１０３】
本発明の不揮発性半導体メモリでは、データの書き換え動作中に、メモリセルトランジスタの指向性により、電荷蓄積層に対する電荷交換は、ソース領域のみで行われる。このため、同じワード線に接続された一対のメモリセルトランジスタのうち、一方のデータのみを書き換えできる。この結果、メモリセルサイズを増加させることなく、メモリセル毎にデータを書き換えできる。
【０１０４】
メモリセルの特性が相互にずれていても、消去動作中に過消去のメモリセルが生じることを防止でき、不揮発性半導体メモリの誤動作を防止できる。
【０１０５】
例えば、データの論理をメモリセルの閾値電圧として記憶する場合、消去状態における閾値電圧の分布を狭くできる。このため、消去状態の閾値電圧と読み出しリファレンス電圧との差を大きくでき、読み出しマージンを向上できる。
【０１０６】
本発明の不揮発性半導体メモリでは、第１および第２ビット線をドレインおよびソースに接続するだけで、容易にツイストペア状に配線できる。ツイストペアビット線を構成することで、ビット線に読み出されるデータを外来ノイズから保護できる。
【０１０７】
本発明の不揮発性半導体メモリでは、第１および第２ビット線の配線層が、ドレインノードおよびソースノードで入れ替えることで、第１および第２ビット線をツイストペア状に容易かつ効率的に配線できる。
【０１０８】
本発明の不揮発性半導体メモリでは、第１および第２ビット線を各ノードに接続するだけで、容易にジグザグ状に配線できる。第１および第２ビット線は、交差させる必要がないため、第１および第２ビット線を簡易に配線できる。
【０１０９】
本発明の不揮発性半導体メモリでは、第１および第２ビット線をジグザグ状に配線することで、使用する配線層の数を最小にできる。この結果、チップコストを削減できる。
【０１１０】
本発明の不揮発性半導体メモリでは、過消去を気にせずに消去動作ができるため、消去動作時間を短縮できる。
【０１１１】
本発明の不揮発性半導体メモリでは、メモリセルトランジスタにオフセット構造を形成することで、メモリセルトランジスタに容易に指向性を持たせることができる。
【０１１２】
本発明の不揮発性半導体メモリでは、リフレッシュ動作により、メモリセルトランジスタに保持されているデータが失われることを防止できる。メモリセルトランジスタ毎に、消去動作を実行できるため、リフレッシュ動作を容易に実行できる。
【０１１３】
本発明の不揮発性半導体メモリでは、所定のアクセス回数毎にリフレッシュ動作を実行することで、メモリセルトランジスタに保持されているデータが失われることを確実に防止できる。
【０１１４】
本発明の不揮発性半導体メモリでは、アクセスカウンタを使用することで、所定のアクセス回数毎に容易にリフレッシュ動作を実行できる。
【図面の簡単な説明】
【０１１５】
【図１】  過消去セルが存在するときの問題点を示す回路図である。
【図２】  本発明の不揮発性半導体メモリの第１の実施形態を示すブロック図である。
【図３】  図２に示したメモリセルアレイの詳細を示す回路図である。
【図４】  図３に示したメモリセルの構造を示す断面図である。
【図５】  図３に示したメモリセルアレイの配線レイアウト図である。
【図６】  消去状態および書き込み状態のメモリセルMCの閾値電圧を示す説明図である。
【図７】  メモリセルの消去動作、書き込み動作および読み出し動作を示す説明図である。
【図８】  消去動作、書き込み動作および読み出し動作においてメモリセルに与えられる電圧を示す説明図である。
【図９】  本発明の不揮発性半導体メモリの第２の実施形態を示すブロック図である。
【図１０】  図９に示したメモリセルアレイの詳細を示す回路図である。
【図１１】  本発明の不揮発性半導体メモリの第３の実施形態を示すブロック図である。
【符号の説明】
【０１１６】
１０  動作制御回路
１２  書き込み制御回路
１４  消去制御回路
１６  昇圧回路
１８  負電圧生成回路
２０  アドレスラッチ
２２  メモリコア
２４  入出力バッファ
BL  ビット線
MC  メモリセル
WL  ワード線
【図１】
0004532405.tif 000002
【図２】
0004532405.tif 000003
【図３】
0004532405.tif 000004
【図４】
0004532405.tif 000005
【図５】
0004532405.tif 000006
【図６】
0004532405.tif 000007
【図７】
0004532405.tif 000008
【図８】
0004532405.tif 000009
【図９】
0004532405.tif 000010
【図１０】
0004532405.tif 000011
【図１１】
0004532405.tif 000012