(57)【特許請求の範囲】
【請求項１】
第１スレッショルド電圧と第２スレッショルド電圧のうちの一つを有するメモリセルと、
前記第１スレッショルド電圧と前記第２スレッショルド電圧の間の第３スレッショルド電圧を有する基準セルと、
前記メモリセルに接続されたデータラインと電源電圧の間に接続された第１ロードトランジスタと、
前記基準セルに接続された基準ラインと前記電源電圧の間に接続された第２ロードトランジスタと、
前記基準セルと並列接続された抵抗素子と、
前記基準セル及び抵抗素子に共通接続された前記基準ラインからの信号と前記データラインからの信号を受け入れ、前記基準ラインの電位を基準にして前記メモリセルのロジック状態によってハイレベル又はローレベルを出力する差動増幅器と
を含むことを特徴とする半導体メモリ装置の感知増幅器回路。
【請求項２】
前記基準ラインと抵抗素子の間に接続されるスイッチトランジスタを付加的に含み、このスイッチトランジスタは前記メモリ装置が読み動作を実行する時スイッチオンされることを特徴とする請求項１に記載の半導体メモリ装置の感知増幅器回路。
【請求項３】
前記メモリセルと前記基準セルはフローティングゲートタイプの電界効果トランジスタからなることを特徴とする請求項１に記載の半導体メモリ装置の感知増幅器回路。
【請求項４】
前記第３スレッショルド電圧は前記第１スレッショルド電圧と前記第２スレッショルド電圧の中間値に対応することを特徴とする請求項１に記載の半導体メモリ装置の感知増幅器回路。
【請求項５】
データラインに接続されたドレイン、接地電圧に接続されたソース、フローティングゲート、そしてワードラインに接続された制御ゲートを有するメモリセルトランジスタと、
電源電圧に接続されたソース、前記データラインに共通接続されたドレイン及びゲートを有する第１ＰＭＯＳトランジスタと、
基準ラインに接続されたドレイン、前記接地電圧に接続されたソース、フローティングゲート、そして基準ワードラインに接続された制御ゲートを有する基準セルトランジスタと、
前記電源電圧に接続されたソース、前記基準ラインに共通接続されたドレイン及びゲートを有する第２ＰＭＯＳトランジスタと、
前記基準セルトランジスタのドレインに接続されたドレイン、スイッチ制御信号に接続されたゲート、そしてソースを有するＮＭＯＳトランジスタと、
このＮＭＯＳトランジスタのソースに接続された一端及び接地電圧に接続された他端を有する抵抗と、
前記データラインに接続された一入力端子、前記基準ラインに接続された他入力端子、そして前記基準ラインの電位を基準にして前記メモリセルトランジスタのロジック状態によってハイレベル又はローレベルを出力する端子を有する差動増幅器とを含み、
前記基準セルトランジスタは第１電圧と第２電圧の中間値に対応するスレッショルド電圧を有し、前記第１電圧はオン状態を有するメモリセルトランジスタのスレッショルド電圧と同じ、前記第２電圧はオフ状態を有するメモリセルトランジスタのスレッショルド電圧と同じなことを特徴とする不揮発性半導体メモリ装置の感知増幅器回路。
【請求項６】
前記ワードライン及び前記基準ワードラインは前記メモリ装置の読み動作時同一の電圧レベルに駆動され、前記スイッチ制御信号は前記読み動作の間に活性化されることを特徴とする請求項５に記載の不揮発性半導体メモリ装置の感知増幅器回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置の感知増幅器回路に関するものであり、より具体的にはフローティングゲートタイプの不揮発性半導体メモリ装置で使用される感知増幅器回路に関するものである。
【０００２】
【従来の技術】
周知のように、電気的にプログラム可能であるメモリセル或いは電気的に消去及びプログラム可能であるメモリセル（或いはフラッシュメモリセル）はフローティングゲートタイプの電界効果トランジスタを含む。プログラムされたメモリセルのフローティングゲートは電子で充電され、所定の電圧が制御ゲートに印加される時充電されたフローティングゲート下部のソース・ドレインチャンネルは電子によって非導通状態となる。この時、メモリセルはオフ状態を有する。メモリセルの非導通状態は感知増幅器によって“０”ビット（或いは“１”ビット）と読まれる。プログラムされていないメモリセル（或いは消去状態のメモリセル）のフローティングゲートは相当に少ない正電荷或いは負電荷に充電され（或いは中性的に充電され）、その結果所定の電圧が制御ゲートに印加される時プログラムされていないフローティングゲート下部のソース・ドレインチャンネルは導通される。この時、メモリセルはオン状態を有する。
【０００３】
不揮発性半導体メモリ装置のアレイは行と列に配列される複数個のフローティングゲートメモリセルを含む。任意の列に沿って配列された各セルのソースは共通ソースライン（或いはソース共通ライン）に接続され、選択されたメモリセルに関連した共通ソースラインは読み動作の間に基準電位、例えば、接地電圧に接続される。任意の列に沿って配列された各セルのドレインは列に対応するビットラインに接続され、ビットラインは選択されたセルの読み動作の間にデータラインを通じて感知増幅器の一入力端子に接続される。任意の行に沿って配列された各セルの制御ゲートはワードラインに共通に接続され、選択されたメモリセルに接続されたワードラインは選択されたメモリセルの読み動作の間に所定の選択電圧（或いはワードライン電圧）に接続される。
【０００４】
読み動作の間、選択されたメモリセルを通じて流れる電流は選択されたメモリセルが“０”或いは“１”にプログラムされたかの可否を決定するために基準電流と比較される。基準電流は基準回路から生成され、基準回路はメモリセルと同一の特性を有する一つ又はそれ以上のフローティングゲートセルを含む。基準回路は基準ラインを通じて電流ミラー型差動増幅器の他の入力端子に接続される。
差動増幅器は選択されたメモリセルのロジック状態が“０”或いは“１”であるかの可否を決定するために基準セルに接続された基準ラインの電圧を選択されたメモリセルに接続されたデータラインの電圧と比較する。
【０００５】
前で説明されたような機能を有する従来技術の感知増幅器回路１０が図１に図示されている。図１を参照すると、参照番号１２はフローティングゲートタイプのメモリセルトランジスタを示し、参照番号１４，１６はフローティングゲートタイプの基準セルトランジスタを各々示す。直列に接続された基準セルトランジスタ１４，１６各々のスレッショルド電圧（Ｖｔｈ）はプログラムされたメモリセルトランジスタ即ち、オン状態を有するメモリセルトランジスタのスレッショルド電圧と同一である。もう一度言うと、基準セルトランジスタの各々はオンセルトランジスタに構成される。メモリセルトランジスタ１２のドレインはＮＭＯＳトランジスタ１８およびこれと直列接続されたロードトランジスタ２０を通じて電源電圧Ｖｃｃに接続され、トランジスタ１８のゲートはバイアス電圧ＶBiasに接続される。同様に、基準セルトランジスタ１６のドレインはＮＭＯＳトランジスタ２２およびこれと直列接続されたロードトランジスタ２４を通じて電源電圧Ｖｃｃに接続され、トランジスタ２２のゲートはバイアス電圧ＶRBiasに接続される。トランジスタ１８，２０の間の感知ノードＶSとトランジスタ２２，２４の間の基準ノードＶRは差動増幅器２６の入力端子に各々接続される。
【０００６】
ゲート電圧の変化に沿ってオン状態のメモリセル、オフ状態のメモリセル、そして基準セルを通じて流れる電流の特性を示すグラフが図２に図示されている。
図２で、参照符号Ｉｏｎはプログラムされない（消去された）、即ちオン状態のメモリセルを通じて流れる電流（以下、“オンセル電流”という）を示し、参照符号Ｉｏｆｆはプログラムされた、即ちオフ状態のメモリセルを通じて流れる電流（以下、“オフセル電流という）を示し、参照符号Ｉｒｅｆは２個のオンセルトランジスタで構成された基準セルを通じて流れる電流（以下、“基準セル電流”という）を示す。図１で説明されたように、基準セルが直列接続された２個のオンセルトランジスタで構成されているから、基準セル電流Ｉｒｅｆはオンセル電流Ｉｏｎの半分になる。
【０００７】
【発明が解決しようとする課題】
従来技術の感知増幅器回路において、図２に図示されたように、基準セル電流Ｉｒｅｆは基準セルトランジスタ１４，１６のゲートに印加されるゲート電圧Ｖｇの変化によって可変される。ここで、当業者に周知のように、ゲート電圧Ｖｇが電圧源に電源電圧Ｖｃｃを利用して生成されるので、ゲート電圧Ｖｇは電源電圧Ｖｃｃの変化によって可変される。このような場合、従来技術に従う感知増幅器回路１０の最小動作電圧はオンセルのスレッショルド電圧Ｖｔｈ１によって制限される一方、感知増幅器回路１０の最大動作電圧は、図２で分かるように、オフセル電流Ｉｏｆｆと基準セル電流Ｉｒｅｆが交差する（或いは一致する）地点のゲート電圧Ｖｃｃｍａｘによって制限される。結果的に、ゲート電圧Ｖｇが最大動作電圧Ｖｃｃｍａｘ以上増加する時オフセルのロジック状態を感知することが不可能である。これは従来技術に従う感知増幅器回路１０の動作電圧範囲が電源電圧（又はメモリセルトランジスタ／基準セルトランジスタのゲート電圧）の変化によって制限されることを意味する。即ち、従来技術に従う感知増幅器回路の動作電圧範囲が狭い。
【０００８】
本発明は上記の点に鑑みなされたもので、その目的は、オンセル電流とオフセル電流の間に存在する基準電流を発生させる感知増幅器回路を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の感知増幅器回路は、第１スレッショルド電圧と第２スレッショルド電圧のうちの一つを有するメモリセルと、前記第１スレッショルド電圧と前記第２スレッショルド電圧の間の第３スレッショルド電圧を有する基準セルと、前記メモリセルに接続されたデータラインと電源電圧の間に接続された第１ロードトランジスタと、前記基準セルに接続された基準ラインと前記電源電圧の間に接続された第２ロードトランジスタと、前記基準セルと並列接続された抵抗素子と、前記基準セル及び抵抗素子に共通接続された前記基準ラインからの信号と前記データラインからの信号を受け入れ、前記基準ラインの電位を基準にして前記メモリセルのロジック状態によってハイレベル又はローレベルを出力する差動増幅器とを含むことを特徴とする。
【００１０】
上記のような感知増幅器回路によれば、メモリセルの第１スレッショルド電圧と第２スレッショルド電圧の間の第３スレッショルド電圧に基準セルのスレッショルド電圧を設定することと、基準セルに並列に抵抗素子を接続することで、基準電流がオンセル電流とオフセル電流の間に存在するようにする。だから、感知増幅器回路の最大動作電圧はメモリセル／基準セルに印加されるゲート電圧の変化又は電源電圧の変化によって制限されない。即ち、感知増幅器回路の動作電圧範囲が広がる。
【００１１】
【発明の実施の形態】
以下図面を参照して本発明の好適な実施の形態を説明する。図３は本発明の好ましい実施形態による感知増幅器回路の詳細回路図である。本発明の感知増幅器回路１００は電気的にプログラム可能であるメモリ装置、電気的に消去及びプログラム可能であるメモリ装置、マスクＲＯＭ装置、フラッシュメモリ装置等のようなフローティングゲートタイプの不揮発性半導体メモリ装置に適用可能である。
【００１２】
図３を参照すると、本発明の感知増幅器回路１００はメモリセル１０２を含む。このメモリセル１０２はフローティングゲートタイプの電界効果トランジスタで構成され、オン状態又はオフ状態にプログラムされる。メモリセル１０２のドレインはＮＭＯＳトランジスタ１０４、データラインＤＬおよびロード用ＰＭＯＳトランジスタ１０６を通じて電源電圧Ｖｃｃに接続される。メモリセル１０２のソースは接地され、メモリセル１０２の制御ゲートはワードライン電圧ＶWLに接続される。なお、ＮＭＯＳトランジスタ１０４のゲートはバイアス電圧ＶBiasに接続される。また、ロード用ＰＭＯＳトランジスタ１０６は、ソースが電源電圧Ｖｃｃに接続され、ドレインとゲートがデータラインＤＬに共通接続される。
【００１３】
本発明の感知増幅器回路１００はフローティングゲートタイプの電界効果トランジスタからなる基準セル１０８をさらに含み、この基準セル１０８はオンセルのスレッショルド電圧とオフセルのスレッショルド電圧の間のスレッショルド電圧を有する。具体的には、基準セル１０８はオンセルのスレッショルド電圧とオフセルのスレッショルド電圧の間の中間値に相応するスレッショルド電圧にプログラムされる（それに相応するスレッショルド電圧を有する）。基準セル１０８のドレインはＮＭＯＳトランジスタ１１０、基準ラインＲＤＬおよびロード用ＰＭＯＳトランジスタ１１２を通じて電源電圧Ｖｃｃに接続される。基準セル１０８のソースは接地され、基準セル１０８の制御ゲートは基準ワードライン電圧ＶRWLに接続される。ここで、基準ワードライン電圧ＶRWLレベルはワードライン電圧ＶWLレベルと同一である。なお、ＮＭＯＳトランジスタ１１０のゲートはバイアス電圧ＶRBiasに接続される。また、ロード用ＰＭＯＳトランジスタ１１２は、ソースが電源電圧Ｖｃｃに接続され、ドレインをゲートが基準ラインＲＤＬに共通接続される。
【００１４】
図３に図示されたように、本発明に従う感知増幅器回路１００はＮＭＯＳトランジスタ１１４と抵抗１１６をさらに含む。ＮＭＯＳトランジスタ１１４は基準セル１０８のドレインと抵抗１１６の一端の間に形成されるドレイン・ソースチャンネルを有し、メモリセルの読み動作を知らせるスイッチ制御信号Ｒｅａｄのロジック状態に従ってターンオン／オフされる。抵抗１１６の他端は接地されている。
【００１５】
スイッチ制御信号Ｒｅａｄは感知増幅器回路１００が利用されるメモリ装置が読み動作を実行する時ハイレベルになり、他の動作が実行される間にローレベルになる。スイッチ制御信号Ｒｅａｄがハイレベルになる時、ＮＭＯＳトランジスタ１１４はターンオンされ、その結果ロードトランジスタ１１２から供給される電流はＮＭＯＳトランジスタ１１４及び抵抗１１６を通じて、そして基準セル１０８を通じて接地電圧に一定に放電される。
【００１６】
続いて図３を参照すると、データラインＤＬ、即ちＰＭＯＳトランジスタ１０６とＮＭＯＳトランジスタ１０４の間の感知ノードＶSは差動増幅器１１８の一入力端子に接続され、基準ラインＲＤＬ即ち、ＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１０の間の基準ノードＶRは差動増幅器１１８の他の入力端子に接続される。そして、差動増幅器１１８は基準ラインＲＤＬの電位を基準にしてメモリセル１０２のロジック状態によってハイレベル又はローレベルの信号Ｓｏｕｔを出力する。
【００１７】
前で説明された感知増幅器回路に従うと、メモリセル／基準セルのゲート電圧が基準セル１０８のスレッショルド電圧より低い時、ロードトランジスタ１１２から供給される電流はＮＭＯＳトランジスタ１１４及び抵抗１１６を通じて一定に放電される。すなわち、ゲート電圧が基準セル１０８のスレッショルド電圧より低い時、基準ノードＶRを通して流れる電流すなわち基準電流は、抵抗１１６を通じて流れる電流により決定される。一方、メモリセル／基準セルのゲート電圧が基準セル１０８のスレッショルド電圧より高い時、ロードトランジスタ１１２から供給される電流はトランジスタ１１４及び抵抗１１６を通じて流れるだけでなく基準セル１０８を通じて流れる。すなわち、ゲート電圧が基準セル１０８のスレッショルド電圧より高い時、基準電流は、抵抗１１６および基準セル１０８を通じて流れる電流によって決定される。
【００１８】
図４はオンセル電流、オフセル電流、基準セル電流、抵抗を通じて流れる電流の特性を示すグラフである。図４で、参照符号Ｉｏｎはプログラムされない（消去された）、即ちオン状態のメモリセルを通じて流れる電流を示し、参照符号Ｉｏｆｆはプログラムされた、即ちオフ状態のメモリセルを通じて流れる電流を示す。さらに、参照符号Ｉｒｅｆは基準セル１０８を通じて流れる電流を示し、参照符号ＩRは抵抗１１６を通じて流れる電流を示す。
【００１９】
図４で分かるように、基準セル１０８のスレッショルド電圧Ｖｔｈ３がオンセルのスレッショルド電圧Ｖｔｈ１とオフセルのスレッショルド電圧Ｖｔｈ２の中間値に設定されているから、基準セル電流Ｉｒｅｆはゲート電圧Ｖｇ（又は電源電圧）が増加する時オンセル電流Ｉｏｎとオフセル電流Ｉｏｆｆの中央部分を沿って変化する。さらに、抵抗１１６を通じて流れる電流ＩRは電源が供給された後読み動作の間に一定に流れることが分かる。結果的に、基準ノードＶRを通じて流れる電流即ち、基準電流はオンセル電流Ｉｏｎとオフセル電流Ｉｏｆｆの間に存在する。これは電源電圧Ｖｃｃ又はメモリセル／基準セルのゲート電圧Ｖｇが増加するとしても基準ノードＶRの電流（基準電流）がオフセル電流Ｉｏｆｆと交差しないことを意味する。即ち、本発明に従う感知増幅器回路１００の動作電圧範囲が電源電圧Ｖｃｃ（又はメモリセル／基準セルのゲート電圧）の変化に制限を受けない（これは感知増幅器回路の動作電圧範囲が広まることを意味する）。
【００２０】
【発明の効果】
上述したように、本発明では、基準セルのスレッショルド電圧をオンセルのスレッショルド電圧とオフセルのスレッショルド電圧の中間値に対応するスレッショルド電圧にプログラムし、かつ基準セルに並列に抵抗を接続することで基準電流がオンセル電流とオフセル電流の間に存在する。結果的に、電源電圧又はメモリセル／基準セルのゲート電圧が所定電圧以上（図２で、オフセル電流と基準セル電流が交差する点に対応する電圧以上）に増加する時、基準電流がオフセル電流Ｉｏｆｆと交差しないので、本発明に従う感知増幅器回路の動作電圧範囲は電源電圧（又はメモリセル／基準セルのゲート電圧）の変化に制限を受けない。
【図面の簡単な説明】
【図１】従来技術に従う感知増幅器回路の詳細回路図である。
【図２】図１に図示された感知増幅器回路の動作時電流特性を示す図である。
【図３】本発明の好ましい実施の形態に従う感知増幅器回路の詳細回路図である。
【図４】図３に図示された感知増幅器回路の動作時電流特性を示す図である。
【符号の説明】
１００    感知増幅器回路
１０２    メモリセル
１０４，１１０    ＮＭＯＳトランジスタ
１０６，１１２    ロード用トランジスタ
１０８    基準セル
１１４    ＮＭＯＳトランジスタ
１１６    抵抗
１１８    差動増幅器
ＤＬ      データライン
ＲＤＬ    基準ライン
【図１】
0004564151.tif 000002
【図２】
0004564151.tif 000003
【図３】
0004564151.tif 000004
【図４】
0004564151.tif 000005