(57)【特許請求の範囲】
【請求項１】
機能のコンフィギュレーション可能な論理回路デバイスを有し複数のデータ線（７）を
含む構成要素において、
データ線（７）の少なくとも１つの部分に、相異なる離散的な抵抗を有する２つの状態を持ちこの２つの状態を切換可能な少なくとも１つの切換要素（１）が対応付けられており、
該切換要素（１）を介して切換えられた状態に応じてデータ線（７）が開通または遮断され、
その際、該切換要素（１）の切換状態が不揮発的に迅速に切換可能であることを特徴とする構成要素。
【請求項２】
切換要素（１）が磁気抵抗効果を示す要素であることを特徴とする請求項１記載の構成要素。
【請求項３】
切換要素（１）がＴＭＲセルであることを特徴とする請求項２記載の構成要素。
【請求項４】
切換要素（１）が切換の際に発生される非晶質状態から結晶状態への相変化による抵抗変化を示すことを特徴とする請求項１記載の構成要素。
【請求項５】
切換要素（１）がＯＵＭセルであることを特徴とする請求項４記載の構成要素。
【請求項６】
切換要素（１）を介してデータ線（７）中に接続されているパス・トランジスタ（８）が遮断または開通されることを特徴とする請求項１ないし５のいずれか１つに記載の構成要素。
【請求項７】
パス・トランジスタ（８）を駆動するために、単に１つの切換要素（１）または２つの互いに結合され並列に作動する切換要素（１）が設けられていることを特徴とする請求項６記載の構成要素。
【請求項８】
逆に駆動される２つのＴＭＲセル（２）が設けられていることを特徴とする請求項７記
載の構成要素。
【請求項９】
両切換要素（１）としての両ＴＭＲセル（２）が、状態に関係付けられる２つの抵抗間の抵抗比として１：２またはそれよりも大きい抵抗比を有することを特徴とする請求項８記載の構成要素。
【請求項１０】
切換要素（１）が直接的にデータ線中に接続されており、またデータ線を直接的に開くか遮断し、または要素がデータ線に対して並列に接続されており、またデータ線を短絡するか又は透過状態となることを特徴とする請求項１ないし５のいずれか１つに記載の構成要素。
【請求項１１】
切換要素（１）としてＴＭＲセル（２）またはＯＵＭセルを選んだ場合、状態に関係付けられる２つの抵抗間の抵抗比が、１：５またはそれよりも大きい抵抗比を有することを特徴とする請求項１ないし１０のいずれか１つに記載の構成要素。
【請求項１２】
切換要素の抵抗を切換えるための切換時間が≦５ｎｓであることを特徴とする請求項１ないし１１のいずれか１つに記載の構成要素。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機能のコンフィギュレーション可能な論理回路デバイスを有し、複数のデータ線を含む構成要素に関するものである。
【０００２】
コンフィギュレーションが可能な構成要素は以前から知られており、それらは、特にそれらが論理機能を実行する場合には、一般にプログラマブル論理デバイス（ＰＬＤ）と呼ばれる。このようなＰＬＤ構成要素は主として複雑さの少ない課題に対して使用される。このような論理モジュールはたとえば米国特許第 4,870,302号明細書または刊行物"Ranmuthu,I.W．ほか著；磁気抵抗素子-浮遊ゲート技術への１つの代替手段(Magneto- resistive element-An Alternative to Floating Gate Technology)；Proceedings of the Midwest Symposiums on Circuits and Systems；1992年、134〜136頁、第1巻"から知られている。アプリケーション・プログラムはこのような論理モジュールではブート（Boot）の際に定義される。即ちプログラムメモリからプログラムが読出され、コンフィギュレーション可能な範囲がコンフィギュレーションされる。コンフィギュレーション可能な範囲は下記の特性を有する。即ちそれらは予め定められた点の間の結び付きを定義する（ルート指定範囲）か、又は論理的出力信号への論理的入力信号の処理を定義する（論理セル範囲）。
【０００３】
プログラミング情報は面のなかに分配される。ＰＬＤのコンフィギュレーション可能性は、ブートの際に固定的に設定される少数のコンフィギュレーション可能なパラメータに制限される。その際に２つのメモリが必要とされる。即ち外部のブート・メモリ・チップ（離散的なチップ、たとえば米国特許第 4,870,302号明細書中のＥＥＰＲＯＭ113）および内部の面状に分配されたメモリセル（たとえば米国特許第 4,870,302号明細書中の図3aおよび10aまたはRanmuthuほかの刊行物中の図5によるメモリセル）である。論理メモリセルはブートの後にセルの結び付きおよび論理機能に対する情報を含んでいる。
【０００４】
これらのメモリの能力を評価するための主要なパラメータは、占有面積および静的な“コスト”としての静的な（リーク）エネルギー消費ならびに動的な“コスト”としての切換の速度およびキャパシティである。以下では不揮発性の再コンフィギュレーション可能なアーキテクチャ、すなわちＢｏｏｔ・ＲＯＭまたはＥＥＰＲＯＭと組み合わせたＳＲＡＭのみが考察される。ＳＲＡＭは比較的大きいセルであり、速い作業速度を有し、また揮発性のメモリである。それに対してＢｏｏｔ・ＲＯＭは遅くまた不揮発性である。ＥＥＰＲＯＭは遅い作業速度、高いコンフィギュレーションパワ需要およびわずかな“読出し”パワ消費を有する中程度の大きさのセルである。
【０００５】
分配されたメモリセルの面積効率およびロスパワー効率は等しいキャパシティの離散的なメモリチップのそれらよりも約２桁まで悪い。しかしアプリケーション・プログラムがチップよりもわずかなキャパシティを必要とすると、利用されない範囲が不可避的に同じくロスパワーを消費する。ＰＬＤの既存の論理ブロックの典型的な利用度は約３０％ないし７０％である。特定の時点でそのうちのわずかな部分しか論理情報の処理に能動的に関与していない。
【０００６】
特に論理回路デバイスの形態の構成要素は、回路デバイスの個々の機能要素を互いに結び付け、すなわち論理セルを互いに接続し、ルーティング範囲を定義し、またはその他の信号接続を決定する多数のデータ線を利用する。データ線はこうしてデータ又は信号転送経路、すなわち予め定められた点の間の結び付きおよび信号処理を定義する。こうしてデータ線のコンフィギュレーションされた延び具合にコンフィギュレーションの枠内で重要な機能が帰属する。
【０００７】
本発明の課題は、簡単な仕方でコンフィギュレーションの枠内でデータ線の延び具合または状態に影響を与え得る可能性を提供することである。
【０００８】
この課題は冒頭に記載したような構成要素において、データ線の少なくとも１つの部分に相異なる離散的な抵抗を有する２つの状態の間を切換可能な少なくとも１つの要素が対応付けられており、該要素を介して、切換えられた状態に応じてデータ線が開通または遮断され、その際に該要素の切換状態が不揮発性に記憶可能であり、また迅速に切換可能であることにより解決される。
【０００９】
本発明による構成要素ではその抵抗を切換可能な要素が使用され、その際にデータ線はそれぞれ回路に応じて設定された要素の抵抗に関係して開通され、すなわちデータが転送されるか、又は遮断され、すなわちデータ転送が中断される。こうして対応付けられる要素の抵抗特性の変化により非常に迅速にデータ線が開通されたりまたは開かれ得る。
【００１０】
要素が直列回路中に配置されているならば、ソースおよびソースの後に接続されている部分、たとえばゲートを接続するデータ線が要素の抵抗変化により開通（低抵抗）され、または遮断（高抵抗）される。要素がデータ線に対して並列に接続されている並列回路では、信号が短絡される（低抵抗）か、または要素に現れず（高抵抗）、信号は妨げられずにデータ線を経て導かれる。最後に、本発明による構成要素を出力トランジスタと下記のように接続することも可能である。即ち、低抵抗の振る舞いは、データ線が一定（プラス極）であることを意味し、情報は遮断されている。構成要素が高抵抗に切換えられていると、それはプルアップ抵抗として振る舞い、ソース信号はデータ線を経て伝わる。
【００１１】
特に重要なことは、抵抗の変化が適切な仕方で引き続いてのエネルギー供給なしに記憶可能になり、またこうして常に利用できることである。サイクルの数の制限なしにまた高い速度でも、変化がいつでも実行され得ることは有利であろう。切換速度は≦３ｎｓであるべきであろう。
【００１２】
要素として本発明により磁気抵抗効果を示す要素、好ましくはＴＭＲセル（ＴＭＲ＝Tunnel-Magneto-Resistive）が使用される。このような磁気抵抗性要素は、その抵抗特性が硬磁性の参照層に対する軟磁性の情報層の磁化の向きにより決定されることを特徴とする。磁化が互いに平行か逆平行かに応じて、要素の低い抵抗または高い抵抗が実現される。軟磁性の層の磁化方向の変更は簡単かつ迅速な仕方で行われ得る。そのために、コンフィギュレーション導体を経て導かれて、軟磁性の層の磁化に作用する磁界を発生するコンフィギュレーション電流パルスが用いられる。
【００１３】
代替的に、または磁気抵抗性要素の使用に付加して、要素は切換の際に発生される相変化、特に非晶質状態から結晶状態への相変化による抵抗変化をも示し得る。要素はＯＵＭセル（ＯＵＭ＝Ovonic Unified Memory）とも呼ばれ得る相変化セルとしても構成されている。
【００１４】
この効果に基づく相変化セルは、その記憶メカニズムが非晶質状態から結晶状態への可逆的な構造的な相変化に基づくメモリである。相変化材料として薄膜の形態のカルコゲニド合金材料が使用され得る。相変化の際に抵抗が２つの離散的な値の間を変化する。すなわちここでも切換の際に高い抵抗と低い抵抗との間の変化が生ずる。それは迅速にプログラミング可能な抵抗メモリである。相変化システムとして二元システム（たとえばＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ2Ｔｅ3、ＧｅＴｅ）、三元システム（たとえばＧｅ2Ｓｂ2Ｔｅ5、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ2Ｔｅ4 、ＩｎＳｂＧｅ）または四元システム（例えばＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ81Ｇｅ15Ｓｂ2Ｓ2）が使用され得る。その際に好ましくはＧｅＳｂＴｅ合金システムが使用される。非晶質の相は密な原子配置、自由電子における低い密度、高い能動化エネルギー及び高い抵抗を示すが、結晶質の相の状況は全く逆であり、より長い原子配置、自由電子におけるより高い密度、より低い能動化エネルギー及びより低い抵抗が生ずる。切換過程は低い切換電圧により行われ得る。その際にセルのしきい電圧を越える制御電圧を有する電流パルスが切換に用いられる。セル情報はここでも設定された抵抗を介して読出される。相変化セルはたとえば公開されているウェブサイトhttp://www.ovonyx.com/tech＿html.htmlに記載されている。
【００１５】
すべての使用可能な要素に共通することは、その抵抗が２つの離散的な値の間を切換えられ得ることである。抵抗変化により必然的に、その各要素を経て導かれる電流が変化する。本発明の第１の構成によれば、要素を介して（データ線中に接続されている）パス・トランジスタが遮断または開通される。このパス・トランジスタはそれにそれぞれ対応付けられている要素を介して切換えられる。データ線の開放または開通はこうして間接的または直接的に要素を介して制御され、この要素は直接データ線中に接続されたパス・トランジスタを切換える。１つの要素またはたとえば２つの接合されている要素を経て導かれる電流または和電流は、好ましくはＭＯＳトランジスタとして構成されているパス・トランジスタのゲート入力端に与えられる。この制御電圧がどのように大きいかに応じて、パス・トランジスタが貫通接続状態または遮断状態に切換えられる。パス・トランジスタが貫通接続状態に切換えられると、そのトランジスタが接続されているデータ線は開通される。パス・トランジスタが遮断されると、同時にデータ線も遮断され、情報はデータ線を介して伝送され得ない。要素がデータ線に対して並列に接続されている場合には、要素はデータ線を低抵抗状態に短絡し、高抵抗状態では要素は透過性である。
【００１６】
その際にパス・トランジスタを駆動するため、抵抗比、すなわち低い切換可能な抵抗と高い切換可能な抵抗との間の比が、トランジスタを制御するためのゲート入力端に十分に高い電圧比が与えられ得るように十分に高いかぎり、ただ１つの要素が設けられていてよい。代替的に、高い抵抗比を有するただ１つの要素を使用するため、２つの互いに結合されておりまた並列に作動させられる要素を設け、それらを介して和電圧がゲート入力端に与えられ得るように構成することも考えられる。２つのＴＭＲセルが１つのパス・トランジスタを駆動するために使用されると、これらのセルは目的にかなった仕方で反転されて駆動される。
【００１７】
本発明思想の構成において、両方の要素、特に両方のＴＭＲセルが、状態に関係付けられる両抵抗の間の抵抗比として１：１に等しくない、特に１：２またはそれよりも大きい抵抗比を有してよい。抵抗比が高いほど、各抵抗に関係する制御電圧が互いに遠く隔てられる。
【００１８】
データ線を開通または遮断するために１つまたは複数の要素を介してパス・トランジスタを制御し、データ線を間接的に要素を介して閉じまたは開く可能性とならんで、本発明の１つの代替的な構成によれば、１つの要素が直接的にデータ線中に接続されており、データ線を直接的に開くか遮断する可能性もあり得る。こうして本発明のこの構成によれば、このような要素が直接にパス・トランジスタとして使用される。その前提条件は、情報に関係する両抵抗の間に少なくとも１：１０またはそれよりも大きい十分に高い抵抗比が実現されることである。低い抵抗の設定の際にはこの実施形態ではデータ線が開通され、高い抵抗の設定の際にはデータ線が遮断されていることになる。
【００１９】
並列回路としての実施形態に対して上記の実施形態が合理的に当てはまる。
【００２０】
全体として本発明による構成要素は従来使用されるテクノロジーまたはアーキテクチャに比較して一連の利点を与える。通常のテクノロジーはＳＰＡＭメモリまたはＥＥＰＲＯＭメモリによるコンフィギュレーション記憶を利用する。
【００２１】
ＳＲＡＭセルは基本的にただ１つのパス・トランジスタを駆動し得る。その原因は、このセルのフリップフロップ原理に基づく作動原理にある。ここではトランジスタは、回路が２つの安定な状態を認識し、またこれらの状態が外に電圧として示され得るように互いに結合される。その際に本発明による要素の使用はパス要素あたりのトランジスタの数を減じ、パス・トランジスタの切換のために２つの要素を使用する際にはただ３つの面積ユニットが必要であり（両要素ならびにパス・トランジスタ自体、または要素自体がパス・トランジスタとして使用されるならばただ１つの面積ユニットが必要とされる。ＴＭＲセルの面積の大きさはトランジスタの面積の大きさに等しいかそれより小さい。その他の利点として、供給電圧の喪失の際にコンフィギュレーションが維持され、このことが付加のブート・メモリを不要とする。すなわち永久的な記憶のためにＳＲＡＭに比較してエネルギー供給が必要でない。それにもかかわらず、抵抗が非常に早く切換可能であるので、非常に速い切換時間（≦３ｎｓ）が実現され得る。
【００２２】
またＥＥＰＲＯＭ（フラッシュを含む）は、簡単なパス・トランジスタと比較して、プログラミングに費用および時間がかかりまたラン時間が悪い複数のトランジスタから成っている。加えてＥＥＰＲＯＭトランジスタは、トンネル区間に対して付加の導体路を必要とするので、通常のトランジスタよりも大きい。ＥＥＰＲＯＭテクノロジーにくらべて本発明による要素、特にＴＭＲセルの使用は、迅速かつ複雑化されない再プログラミングの利点を与える。この利点は決定的である。なぜならば、将来ダイナミックに再コンフィギュレーション可能な構成要素が使用されるからである。このことはＥＥＰＲＯＭセルによっては考えられず、または可能でない。なぜならば、ＥＥＰＲＯＭセルは、特にＴＭＲセルの形態の、その抵抗を変更可能なセルを有するとしても、μｓ範囲のフローティングゲートの遅い切換速度のみを示すからである。
【００２３】
本発明の上記以外の利点、特徴および詳細は以下に説明される実施例から、また図面により明らかにされる。
【００２４】
図１は軟磁性の情報層３、電子的バリア層４および硬磁性の参照層５から成るＴＭＲセル２の形態の要素１を原理図の形で示す。
【００２５】
この情報層３を形成する軟磁性の層または軟磁性作用をする層パケットは、導体路の上の電流または電流パルスにより反転磁化され、その電流または電流パルスが層磁化に作用する磁界または磁気パルスを発生する。特性は抗磁力（Ｈ＝０に対称）およびスピン分極および残留磁気である。基本材料は小さいか又は中間の抗磁力の公知の磁性材料である。二重矢印は、磁化が生ずる異方性軸線を示す。それによって２つの離散的な磁化状態が設定可能である。
【００２６】
バリア層４は電子的バリアを形成し、それはバンド構造のなかの急激な変化により生ずる。これは材料境界面により達成され得るが、またたとえばトーピングによっても達成され得る。電子的なバリアは隣接する電極の間の電荷担体の直接的なトンネリングを可能にする。電子的バリアの特性は要素の“基本抵抗”を決定し、また特性曲線の電圧依存性をも決定する。その他の基準はトンネリングまたはトータルなスピンフリップ（たとえばスピン・アップからスピン・ダウンになる）の間のスピン分極を保つことである。ＴＭＲ効果に対しては下記の絶縁体材料がバリア材料としてしばしば使用される：ＡｌＯx、ＡｌＮ、ＴａＯx、ＢＮ、ＭｇＯ；半導体材料：ＺｎＳ、ＧａＯx；その他の材料：ＮｉＯ、ＮｂＯ、ＨｆＯ2、ＴｉＯ2、ＳｉＯ2、Ｆｅ2Ｏ3、Ｆｅ3Ｏ4。材料の厚みは数原子層ないし数ナノメートルである。結晶質または非晶質のバリアが使用される。
【００２７】
参照層５は硬磁性であり、また（理想的には）チップ内の信号および外部電磁界により変化され得ない。それは少なくとも参照層または（通常は）参照層を含んでいる複合層列（＝層システム）から成っている。ＴＭＲセルにとって重要なことは、少なくとも１つの磁性層がアクティブに電子と相互作用することである。これはそれぞれ、非磁性の中間層に境を接する層である。それは硬磁性の層の部分であるから、その磁化は予め定められており、またそれはＴＭＲ効果（またはＧＭＲ効果）に対する参照磁化を含んでいる。典型的な磁性材料は高いスピン分極（たとえばＣｏＦｅ、Ｐｙ、Ｆｅ）を有し、また同時に硬磁性の層のなかの隣接する層に対する高い交換相互作用を有する層である。多くの層構成のなかで、硬磁性の層はたとえば硬磁性層において対称なＧＭＲ構成の中間に２つの参照層を有することもできる。
【００２８】
図２は任意の構成要素、特に論理回路デバイス、であってよい本発明による構成要素の本発明による回路デバイス６の一部分を示す。示されているのはデータ線７であり、そのデータ線中には図示の実施例ではパス・トランジスタ８が接続されており、たとえば２つの任意の論理要素、たとえば１つの増幅器Ｖおよび１つのゲートＧまたは個々の論理セルを互いに結び付けるデータ線７はパス・トランジスタ８を介して開かれたり又は遮断され得る。パス・トランジスタ８を切換えるため２つのＴＭＲセル２が設けられており、その抵抗は、コンフィギュレーション電流導体路９を経て導かれ相応の磁界を発生するコンフィギュレーション電流を介して調整され得る。互いに結合された両ＴＭＲセル２（ツイン・セルとも呼ばれ得る）の抵抗により決まる電圧降下は、制御電圧として接続１０を経てパス・トランジスタ８のゲート入力端に与えられる。この制御電圧の大きさに関係してパス・トランジスタ８が遮断状態もしくは貫通接続状態に切換えられる。
【００２９】
図３および４は図２の回路デバイス６を詳細に示す。示されているのは、たとえばその参照層側の出力端で結合導体１１を介して互いに接続されている両ＴＭＲセル２である。向かい合う側で各ＴＭＲセル２は電流供給部１２の１つの極と結合されているので、全体として１つの電流がツイン・セル配置を経て導かれ得る。示されているのは、さらに、方向を反対にしてＴＭＲセル２の上側を導かれているコンフィギュレーション電流導体９である。それを経て、図３中の弧状の矢印により示されているように、コンフィギュレーション電流が導かれ得る。電流方向が両ＴＭＲセル２を経ての導体の導き方に基づいて逆向きにされているので、コンフィギュレーション電流導体９の周りの図４中の両矢印により示されているように、逆並列に向けられた磁界が発生される、すなわち両セルが互いに逆並列に作動する。いまコンフィギュレーション電流導体９を経て流れる電流の方向に応じて、それぞれ発生される磁界の方向が設定され、またこれを介して両ＴＭＲセル２の隣接する軟磁性の層３の磁化が設定され得る。このようにしてＴＭＲセルの各抵抗が非常に簡単に状態に関係する低い値と高い値との間を切換えられ得る。１：２の抵抗比の際にはそれから常に供給電圧に対する負荷抵抗として１つの要素の３倍の最小の抵抗ならびに供給電圧の２／３または供給電圧の１／３の制御電圧値が生ずる。たとえばＭＯＳトランジスタとして構成されているパス- トランジスタのしきい電圧が相応に選ばれていれば、この電圧比は状態"トランジスタ  遮断"および"トランジスタ  導通"に駆動するために十分である。データ線７への影響は、制御される抵抗としてのトランジスタの増幅する特性により生ずる。抵抗比が高くなると、制御電圧は相応に互いに隔てられる。しかしトランジスタの飽和は避けられなければならないであろう。
【００３０】
ツイン・セル配置に発生される制御電圧は、相応の接続１３を介してパス・トランジスタ８のゲート１５の入力端１４に与えられる。このようなトランジスタの機能は知られて、ゲート１５に与えられる制御電圧の大きさに応じてトランジスタが導通状態となり、従ってトランジスタは貫通接続され、または遮断状態となる。こうして簡単にツイン・セル配置における抵抗比の変更によりトランジスタ状態が切換えられ得る。
【００３１】
両ＴＭＲセル２間の間隔はゲート長さ（数１００ｎｍ）と等しいオーダにある。パス・トランジスタ８のソース領域１６またはドレイン領域１７におけるソース電流およびドレイン電流はコンフィギュレーション電流に比較して無視可能であり、従って両ＴＭＲセル２とゲート１５との間の間隔は必要な絶縁間隔により決定され得る。その結果構成は非常にコンパクトである。電流供給部１２の極の間のソース電流を最小化するため大きいＴＭＲ抵抗を実現することは有意義であり、このことは厚いバリア層および小さい面を介して可能である。
【００３２】
図５は原理図の形態で、データ線７を開通させるか遮断するため、同様の役割をする代替的な構成を示す。ここで要素１、実施例ではＴＭＲセル２は直接にデータ線７中に接続されている。前提は、ＴＭＲセル２が好ましくは１：１０およびそれ以上の高い抵抗比を示すことである。その場合にセルは直接にパス・トランジスタとして使用され得る。それによってデータ線７の切換のために必要なトランジスタの数がさらに減ぜられ得る。データ線は、同様にコンフィギュレーション導体９が対応付けられているＴＭＲセルに、軟磁性層の抵抗を切換え得るために、低い抵抗が設定されているときに開かれる。データ線は、高い抵抗が軟磁性層の磁化の相応の切換により設定されているときに遮断される。
【００３３】
コンフィギュレーション可能な回路の配線はＴＭＲセル２を通って延びている。コンフィギュレーション導体路９は配線の部分であり、またＴＭＲセル２の上、下または組み合わせて上側および下側を延びてよい。ＴＭＲセル２の端子はシリコン中を導かれてもよいし、または配線層のなかにとどまってもよい。
【００３４】
最後に図６は回路デバイスを示し、そこには２つの詳細には示されていないＴＭＲセルを介して切換可能なトランジスタ１８が示されており、その際このＴＭＲセルおよびトランジスタはゲートＧをプルアップ抵抗２０を介して電圧供給部の正極、すなわちソース、に接続する“切換える”べきデータ線１９に対して並列に接続されている。さらにプルダウン抵抗２１か設けられている。ＴＭＲセルが高抵抗に切換えられているか低抵抗に切換えられているかに応じて、ゲートはソースに接続されているか又はソースに接続されていない。ＴＭＲセルが高抵抗であれば、セルは透過性に作動し、トランジスタはシンクとして機能せず、また同じく透過性である。ＴＭＲセルが低抵抗であれば、トランジスタはシンクとして機能し、ゲートは正極に接続されていない。
【００３５】
以上にはＴＭＲセルを使用する実施例のみを説明したが、その抵抗が相応に切換えられ得る他の磁気抵抗セルまたは説明された相変化セルを使用することも同様に考えられ得る。
【図面の簡単な説明】
【００３６】
【図１】ＴＭＲセルの層システムの原理図を示す。
【図２】パス・トランジスタを制御するための２つの要素の直列配線の原理図を示す。
【図３】図２のデバイスの詳細図を示す。
【図４】図２のデバイスの断面図を示す。
【図５】直接にデータ線中に配置されパス・トランジスタとしての役割をする要素の原理図を示す。
【図６】データ線に対してパス・トランジスタが並列に接続されている並列回路の原理図を示す。
【符号の説明】
【００３７】
１  要素
２  ＴＭＲセル
３  情報層
４  電子的バリア層
５  参照層
６  回路デバイス
７  データ線
８  パス・トランジスタ
９  コンフィギュレーション電流導体路
１０  接続
１１  結合導体
１２  電流供給部
１３  接続
１４  ゲートの入力端
１５  ゲート
１６  ソース領域
１７  ドレイン領域
１８  トランジスタ
１９  データ線
２０  プルアップ抵抗
２１  プルダウン抵抗
【図１】
0004455584.tif 000002
【図２】
0004455584.tif 000003
【図３】
0004455584.tif 000004
【図４】
0004455584.tif 000005
【図５】
0004455584.tif 000006
【図６】
0004455584.tif 000007