(57)【特許請求の範囲】
【請求項１】
物理量センサの特性をトリミング調整するトリミング回路において、
前記トリミング調整に関するデータを記憶するメモリを備えた複数のメモリブロック（９ａ）と、
前記複数のメモリブロックそれぞれのメモリに記憶されたデータのうちの複数が入力され、該入力された複数のデータに対して多数決方式に基づいた誤り訂正を行う多数決判定部（９１）と、
前記複数のメモリブロックそれぞれのメモリに記憶されたデータのうち、前記多数決判定部に入力されるデータとは異なる複数のデータが入力され、該入力された複数のデータに対してＳＥＣ方式に基づいた誤り判定を行うＳＥＣ判定部（９２）とを有し、
前記多数決判定部の出力と前記ＳＥＣ判定部の出力とに対して重み付けを行い、前記多数決判定部の出力の方が前記ＳＥＣ判定部の出力よりも高い重み付けとされていることを特徴とする物理量センサのトリミング回路。
【請求項２】
前記複数のメモリブロックそれぞれのメモリに記憶されたデータのうち、前記多数決判定部に入力されるデータおよび前記ＳＥＣ判定部に入力されるデータとは異なるデータが入力され、該入力されたデータをそのまま出力する無訂正部（９３）を有し、
前記無訂正部からの出力に対しても重み付けが行われており、該無訂正部の出力が前記ＳＥＣ判定部の出力よりも重み付けが低くされていることを特徴とする請求項１に記載の物理量センサのトリミング回路。
【請求項３】
センサ素子（２）への供給電圧の調整、若しくは前記センサ素子の出力電圧の調整の少なくとも一方を行うアナログ回路部（１０）と、
前記アナログ回路部によって行われる前記センサ素子への供給電圧の調整、若しくは前記センサ素子の出力電圧の調整の調整量の設定を行うトリミング値を発生し、該トリミング値に関するデータをメモリに記憶するように構成されたトリミング値制御回路部（９）と、
前記トリミング値制御回路部に対して、前記トリミング値に関するデータの収受を行うロジック回路部（８）とを備えてなる物理量センサのトリミング回路であって、
前記トリミング値制御回路部は、
前記トリミング値に関するデータを記憶するメモリを備えた複数のメモリブロック（９ａ）と、
前記複数のメモリブロックそれぞれのメモリに記憶されたデータのうちの複数が入力され、該入力された複数のデータに対して多数決方式に基づいた誤り訂正を行う多数決判定部（９１）と、
前記複数のメモリブロックそれぞれのメモリに記憶されたデータのうち、前記多数決判定部に入力されるデータとは異なる複数のデータが入力され、該入力された複数のデータに対してＳＥＣ方式に基づいた誤り判定を行うＳＥＣ判定部（９２）と、
前記複数のメモリブロックそれぞれのメモリに記憶されたデータのうち、前記多数決判定部に入力されるデータおよび前記ＳＥＣ判定部に入力されるデータとは異なるデータが入力され、該入力されたデータをそのまま出力する無訂正部（９３）とを有し、
前記多数決判定部の出力、前記ＳＥＣ判定部の出力、および前記無訂正部の出力に対して重み付けを行い、前記多数決判定部の出力の方が前記ＳＥＣ判定部の出力よりも高い重み付けとされ、かつ前記ＳＥＣ判定部の出力の方が前記無訂正判定部の出力よりも高い重み付けとされていることを特徴とする物理量センサのトリミング回路。
【請求項４】
前記複数のメモリブロックそれぞれのメモリに記憶されたデータは、重要度が最も高いものは前記多数決判定部で誤り訂正が行われ、次に重要度が高いものは前記ＳＥＣ判定部で誤り判定が行われ、残りが前記無訂正部を介してそのまま出力されるようになっていることを特徴とする請求項２又は３に記載の物理量センサのトリミング回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特性調整用メモリの誤り訂正を行う物理量センサのトリミング回路に関するもので、圧力センサや加速度センサに用いて好適である。
【０００２】
【従来の技術】
物理量センサのトリミング回路には、トリミングの設定を記憶するためのメモリ、つまり特性調整用メモリが備えられている。このメモリには、揮発性メモリとなるラッチと不揮発性メモリとなるＰＲＯＭとが備えられており、トリミング時には、一旦、ラッチに対して仮書き込みを行った後、ＰＲＯＭに対して本書き込みを行うことで、トリミングの設定に応じたデータがメモリに記憶されるようになっている。
【０００３】
従来では、トリミング回路のメモリに記憶するデータの誤りを訂正するために、多数決方式が採用されている。この多数決方式の誤り訂正について図７を参照して説明する。
【０００４】
図７（ａ）は、多数決方式の誤り訂正の概念図、（ｂ）は、入力と出力との対応関係を示した図表を示している。図７（ａ）に示すように、誤り訂正は、任意の３つのメモリに記憶されたデータを多数決判定部１０１に入力し、その３つのデータから多数決を採って、その結果を出力するという方法で行われる。このとき、トリミング設定時に同じデータが記憶される３つのメモリを選択し、多数決方式による誤り訂正が、基本的には、すべて同じデータが記憶されているという前提の下に行われるようになっている。このため、図７（ａ）に示すようにＡ１、Ａ２、Ａ３という３つのデータ入力に対して、出力Ｚは図７（ｂ）に示されるような結果となる。
【０００５】
そして、このような誤り訂正が図８で示されるようにトリミング回路に備えられたすべてのメモリに対して行われ、各多数決判定部１０１の出力がＤ／Ａコンバータ１０２に入力されたのち、Ｄ／Ａコンバータ１０２から入力データに応じたトリミング電圧が出力され、センサ素子への印加電圧やセンサ素子の出力電圧の調整が行われて、感度補償、オフセット補償およびオフセット温度特性補償が行われるようになっている。
【０００６】
このような多数決方式の誤り判定によると、メモリのビット誤り率を１０ｐｐｍとすれば、誤り訂正後における誤り率を０．０００３ｐｐｍとすることができ、メモリに記憶されたデータの誤りを非常に小さくすることが可能となり、高信頼性を得ることができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来の方式では、すべてのメモリに対して多数決方式による誤り訂正を行っていることから、数多くの多数決判定部１０１が必要とされ、ビット効率（１ビット出力当りに必要な入力ビット数）が悪くなり、コスト高になるという問題がある。
【０００８】
本発明は上記点に鑑みて、誤り判定の信頼性を確保しつつ、誤り判定におけるビット効率の向上を図ることを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、トリミング調整に関するデータを記憶するメモリを備えた複数のメモリブロック（９ａ）と、複数のメモリブロックそれぞれのメモリに記憶されたデータのうちの複数が入力され、該入力された複数のデータに対して多数決方式に基づいた誤り訂正を行う多数決判定部（９１）と、複数のメモリブロックそれぞれのメモリに記憶されたデータのうち、多数決判定部に入力されるデータとは異なる複数のデータが入力され、該入力された複数のデータに対してＳＥＣ方式に基づいた誤り判定を行うＳＥＣ判定部（９２）とを有し、多数決判定部の出力とＳＥＣ判定部の出力とに対して重み付けを行い、多数決判定部の出力の方がＳＥＣ判定部の出力よりも高い重み付けとされていることを特徴としている。
【００１０】
このように、多数決方式による誤り訂正とＳＥＣ方式による誤り訂正とを用い、これら各方式からの出力、つまり各方式からのデータ毎に重み付けを設けている。このため、全て高信頼性の多数決方式による誤り訂正を行わなくても、データの重要度に応じて物理量センサの障害を防止でき、誤り判定の信頼性を確保しつつ、ビット効率を向上させることができる。
【００１１】
さらに、請求項２又は３に示すように、複数のメモリブロックそれぞれのメモリに記憶されたデータのうち、多数決判定部に入力されるデータおよびＳＥＣ判定部に入力されるデータとは異なるデータが入力され、該入力されたデータをそのまま出力する無訂正部（９３）を備え、無訂正部からの出力に対しても重み付けを行い、無訂正部の出力がＳＥＣ判定部の出力よりも重み付けが低くなるようにしてもよい。
【００１２】
そして、請求項４に示すように、複数のメモリブロックそれぞれのメモリに記憶されたデータのうち、重要度が最も高いものについては多数決判定部で誤り訂正を行い、次に重要度が高いものについてはＳＥＣ判定部で誤り判定を行い、残りについては無訂正部を介してそのまま出力するようにすればよい。
【００１３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１４】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の一実施形態を適用した物理量センサのトリミング回路１を示す。また、図２に、図１に示すトリミング回路１の概略ブロック図を示す。以下、図１、図２に基づて、トリミング回路１の構成の説明を行う。
【００１５】
物理量センサのトリミング回路１は、図１に示すように例えばピエゾ素子をブリッジ状に配置することで構成されたセンサ素子２における感度調整、オフセット調整、オフセット温度特性調整をトリミング調整によって行うものである。このトリミング回路１には、Ｖｃｃ端子３、ＧＮＤ（接地）端子４、Ｖｏｕｔ端子５、およびＴＲＩＭ端子６が備えられていると共に、制御信号分離回路部７、ロジック回路部８、トリミング電圧制御回路部９およびアナログ回路部１０が備えられている。
【００１６】
Ｖｃｃ端子３およびＧＮＤ端子４は、センサ駆動用およびトリミング調整用の電圧供給に用いられる端子で、Ｖｏｕｔ端子５は、センサ素子２からの出力に応じた電圧をセンサ出力として発生させる端子で、ＴＲＩＭ端子６は、トリミング調整用のＴＲＩＭ信号を入力するための端子である。このＴＲＩＭ端子６から入力されるＴＲＩＭ信号が、クロック及びリセット用のＣｌｏｃｋ／Ｒｅｓｅｔ信号、クロックに同期したＨｉ（＝ＶＤＤ）レベル又はＬｏｗ（＝ＧＮＤ）レベルのデータを示すＤＡＴＡ信号、後述するようにトリミング電圧制御回路部９に備えられるＥＰＲＯＭ等のメモリに印加するための高電圧ＶＰＰの入力のすべてを包含する信号となる。
【００１７】
制御信号分離回路部７は、ＴＲＩＭ信号が入力されると、入力されたＴＲＩＭ信号をＣｌｏｃｋ信号とＲｅｓｅｔ信号とＤａｔａＩＮ信号とに分離する役割を果たす。この制御信号分離回路部７を介してロジック回路部８に各種信号が入力されるようになっている。この制御信号分離回路部７は、具体的には、図１に示すように直列接続された４つの分圧抵抗Ｒ１〜Ｒ４と、複数の分圧抵抗Ｒ１〜Ｒ４の各接続部Ａ〜Ｃの電位とＴＲＩＭ信号の電位とを大小比較する３つのコンパレータ１１〜１３とを有して構成され、コンパレータ１１ではＲｅｓｅｔ信号、コンパレータ１２ではＣｌｏｃｋ信号、コンパレータ１３ではＤａｔａＩＮ信号が取り出されるようになっている。
【００１８】
ロジック回路部８は、制御信号分離回路部７によって分離された各種入力信号に基づき、トリミング電圧制御回路部９の各種制御を行うものである。具体的には、ロジック回路部８は、トリミング電圧制御回路部９に対してアドレスバス、モード制御信号を発生させると共に、トリミング電圧制御回路部９とのデータの収受を行い、トリミング電圧制御回路部９から受け取ったデータをＤａｔａＯＵＴ信号としてアナログ回路部１０へ出力するようになっている。
【００１９】
トリミング電圧制御回路部９はトリミング値制御回路部に相当する。このトリミング電圧制御回路部９では、ロジック回路部８からの各種制御信号に基づいてトリミング調整に関するデータを記憶し、記憶されたデータに基づいてセンサ出力をトリミング調整するためのトリミング電圧（トリミング値）を発生させる。図３に、このトリミング電圧制御回路９の詳細を示し、この図に基づいてトリミング電圧制御回路９についての説明を行う。
【００２０】
トリミング電圧制御回路部９は、図３に示すように複数のメモリブロック９ａ、誤り訂正部９ｂ、Ｄ／Ａコンバータ９ｃによって構成されている。メモリブロック９ａは、アドレスデコーダ、入出力コントローラ、ラッチ（揮発性メモリ）とＰＲＯＭ（不揮発性メモリ）とを備えたメモリを備えて構成されている。誤り訂正部９ｂは、少なくとも１つの多数決判定部９１と、少なくとも１つのＳＥＣ（Single  Error  Correct）判定部９２と、無訂正部９３を備えて構成され、メモリに記憶されたデータの誤りを訂正する役割を果たしている。Ｄ／Ａコンバータ９ｃは、誤り訂正後の出力をアナログ信号に変換するもので、このＤ／Ａコンバータ９ｃの出力がトリミング電圧としてアナログ回路１０に印加されるようになっている。
【００２１】
このトリミング電圧制御回路部９では、まず、ロジック回路部８からのアドレスバスに基づいてメモリブロック９ａのアドレスが選択されると共に、モード制御信号に基づいてラッチとＰＲＯＭのいずれのメモリを制御するかが選択される。そして、データに基づいてメモリに対する書き込み、又は、読み出しの動作モードが設定される。この後、誤り訂正部９ｂにおいて、各メモリブロックのメモリに記憶されたデータの誤り判定が行われたのち、Ｄ／Ａコンバータ９ｃにおいて、誤り訂正部９ｂからの入力に応じたトリミング電圧が出力されるようになっている。
【００２２】
このトリミング電圧設定動作において、本実施形態では、誤り訂正部９ｂを上記構成としていることから、以下の効果を得ることができる。この効果について、誤り訂正部９ｂの詳細と共に説明する。
【００２３】
上述したように、本実施形態における誤り訂正部９ｂは、少なくとも１つの多数決判定部９１と少なくとも１つのＳＥＣ判定部９２と、無訂正部９３とを備えた構成としている。そして、このような構成に対して、メモリブロック９ａに記憶されたデータをバイナリ値として使用することでデータの重み付けを行い、重みの高い方から順に多数決、ＳＥＣ、無訂正の訂正方式を採用するようにしている。
【００２４】
多数決判定部９１は、上述した多数決方式による誤り訂正を行うもので、最も重み付けの高いデータ、例えば、物理量センサのシステム停止等の障害を引き起こす可能性がある最重要のデータにおける誤り判定を行う。この多数決判定部９１からＤ／Ａコンバータ９ａへ送られるデータｂn、ｂn-1は、ＳＥＣ判定部９２や無訂正部９３よりも信頼性が高いものとなる。
【００２５】
ＳＥＣ判定部９２は、ＳＥＣ方式による誤り訂正を行うもので、例えば、物理量センサのシステムの性能低下を引き起こす可能性がある重要なデータにおける誤り判定を行う。このＳＥＣ方式は、ＤＲＡＭ等のメモリの誤り訂正として一般的に用いられているものである。
【００２６】
図４にＳＥＣ判定部９２の概略を示し、この図に基づきＳＥＣ方式について説明する。図４に示すように、ｎビットのデータ列（Ａ1〜Ａn）に対して、２ｍ＞ｎ＋ｍを満たすｍビットのパリティビット（Ａn+1〜Ａn+m）を付加して誤り訂正を行うものである。すなわち、データ列に対して適切なパリティビットを与えれば、Ａ1＝Ｚ1，…，Ａn＝Ｚnとなる。このとき、Ａ1〜Ａn+mの中の１ビットが誤っていても、出力Ｚは変化しないようになっており、１ビットの誤りが訂正できるようになっている。
【００２７】
このＳＥＣ方式での誤り訂正に関しては、さまざまな設計法があるが、ここでは、その一例として、ｎ＝１５、ｍ＝５の最小重み符号、偶数重み符号、巡回性符号といった分類に属する回路形式を使っている。この場合、メモリビットの誤り率を１０ｐｐｍとすれば、誤り訂正後の誤り率が０．０１９ｐｐｍとなる。従って、このＳＥＣ判定部９２からＤ／Ａコンバータ９ｂへ送られるデータｂｎ−２〜ｂ２は、多数決判定部９１よりも信頼性が低いが、無訂正部９３よりも信頼性が高いものとなる。
【００２８】
また、無訂正部９３は、メモリブロック９ａ内のメモリに記憶されたデータをそのままＤ／Ａコンバータ９ｃに入力するものであり、例えば、物理量センサのシステムへの影響をほとんど引き起こさないような比較的重要でないデータが無訂正とされる。この無訂正部９３からＤ／Ａコンバータ９ａへ送られるデータｂ１、ｂ０は、多数決判定部９１やＳＥＣ判定部９２よりも信頼性の低いものとなる。
【００２９】
そして、このように構成された誤り訂正部９ｃからＤ／Ｃコンバータ９ｃへの各入力をｂn，ｂn-1，…，ｂ2，ｂ1，ｂ0とすると、これらがバイナリ値として用いられ、データ毎に異なった重み付けが行われる。すなわち、Ｄ／Ａコンバータ９ｃが出力するトリミング電圧Ｖが次式となる。
【００３０】
【数１】
Ｖ＝ｋ1×（ｂ0×２0＋ｂ1×２1＋…＋ｂn-1×２n-1）＋ｋ2
ただし、ｋ1、ｋ2は定数である。
【００３１】
このように、データ毎に重み付けを行えば、Ｄ／Ａコンバータ９ｃからの出力の影響がデータ毎に異なるようにできる。従って、データの重要度に応じて重み付けを行うことで、全て高信頼性の多数決方式による誤り訂正を行わなくても、データの重要度に応じて物理量センサの障害を防止することができる。これにより、誤り判定の信頼性を確保しつつ、ビット効率を向上させることができる。
【００３２】
一方、トリミング電圧制御回路部９には、メモリに書き込みを行う際に、ＴＲＩＭ端子６を介して高電圧ＶＰＰが印加されるようになっている。この高電圧ＶＰＰを印加する際には大電流が流れる上、非印加時にはトリミング電圧制御回路部９に電源電圧を印加する必要があることから、ＴＲＩＭ端子６とトリミング電圧制御回路部９との間にダイオード１４を設けると共に、電圧源（図１においては電圧ＶＤＤを供給する電源供給ライン）からの電圧ＶＤＤがダイオード１５を介してトリミング電圧制御回路部９に印加されるようになっている。これにより、メモリへの書き込み時には高電圧ＶＰＰがトリミング電圧制御回路部９に印加され、書き込み時以外の時には定電圧源から電圧ＶＤＤがトリミング電圧制御回路部９に印加されるようになっている。
【００３３】
アナログ回路部１０は、物理量センサの外部に接続される３つの端子、すなわちＶｃｃ端子３とＧＮＤ（接地）端子４とＶｏｕｔ端子５に接続されている。このアナログ回路部１０は、トリミング電圧制御回路部９からのトリミング電圧に基づいて、センサ素子２に印加する電圧を調整したり、センサ素子２からの出力を調整するものである。これらの調整により、最終的な感度調整、オフセット調整、オフセット温度特性調整が行われるようになっている。また、このアナログ回路部１０には、ロジック回路部８から、ＤａｔａＯＵＴ信号を受けて、Ｖｏｕｔ端子５からトリミング電圧制御回路部９のメモリに記憶されたデータの内容に応じた出力を発生させるようになっている。
【００３４】
なお、ＴＲＩＭ端子６とＧＮＤラインとの間に備えられたツェナーダイオード１６は静電気保護のためのものであり、ＴＲＩＭ端子６とＧＮＤラインとの間に備えられた抵抗１７とＭＯＳＦＥＴ１８のうち、抵抗１７は入力保護のためであり、ＭＯＳＦＥＴ１８はプルダウン抵抗に相当するものである。また、ツェナーダイオード１９は、ＴＲＩＭ端子６等からのノイズ等による過電圧をクランプするためのものであり、抵抗２０は、クランプ時の電流制御のためのものである。
【００３５】
続いて、このようなトリミング回路１を備えた物理量センサにおけるトリミング調整時のタイムチャートの一例を図５、図６に示し、この図に基づいて実際のトリミング調整についての説明を行う。
【００３６】
図５に示すように、ＴＲＩＭ信号は、電圧ＶＤＤを４段階の電圧レベルに構成したものと、高電圧ＶＰＰとによって構成される。具体的には、ＧＮＤレベルによりロジックＲｅｓｅｔ、ＶＤＤ×１／３レベルによりロジックＲｅｓｅｔ解除およびＣｌｏｃｋのＬｏｗ、ＶＤＤ×２／３レベルによりロジックＲｅｓｅｔ解除およびＣｌｏｃｋのＨｉおよびデータのＬｏｗ、ＶＤＤレベルによりロジックＲｅｓｅｔ解除およびＣｌｏｃｋのＨｉおよびデータのＨｉの動作が行われ、高電圧ＶＰＰによってトリミング電圧制御回路部９におけるメモリへの書き込み動作が行われるようになっている。
【００３７】
このため、ＴＲＩＭ信号がＧＮＤレベルからＶＤＤ×１／３レベルに上げられると、Ｒｅｓｅｔ信号が解除（Ｌｏｗ）となり、その後は、ＶＤＤ×１／３レベルよりも高いレベルに上げられるとＣｌｏｃｋ信号がＨｉになる。そして、このＣｌｏｃｋ信号と同期して、ＶＤＤ×２／３の時にはＤａｔａＩＮ信号がＬｏｗ、ＶＤＤレベルの時にはＤａｔａＩＮ信号がＨｉとなる。
【００３８】
このようにしてＴＲＩＭ信号からＤａｔａＩＮ信号が取り出されると、図中に示したように、ＤａｔａＩＮ信号に基づいて、例えば最初に動作モードがセットされた後、各アドレス毎、つまり各メモリブロック９ａ毎に順に、そのメモリブロック９ａ内のメモリに対して、その動作モードを行うか否かが決定される。そして、メモリに対して書き込みを行う時には、図６に示されるように、ＴＲＩＭ信号として電源電圧ＶＤＤよりも高い高電圧ＶＰＰが用いられ、トリミング電圧制御回路部９に備えられたメモリに高電圧ＶＰＰが印加されるようになっている。
【００３９】
このようなトリミング調整中において、ロジック回路部８とトリミング電圧制御回路部９とのデータの収受が行われると、ロジック回路部８からＤａｔａＯＵＴ信号として出力され、アナログ回路部１０を介してＶｏｕｔ端子５から出力される。
【００４０】
以上説明したように、本実施形態に示す物理量センサのトリミング回路においては、誤り訂正部９ｂを多数決判定部９１とＳＥＣ判定部９２と無訂正部９３とによって構成し、データ毎に重み付けを設けるようにしている。このため、全て高信頼性の多数決方式による誤り訂正を行わなくても、データの重要度に応じて物理量センサの障害を防止でき、誤り判定の信頼性を確保しつつ、ビット効率を向上させることができる。
【００４１】
（他の実施形態）
上記実施形態では、誤り訂正部９ｂを多数決判定部９１とＳＥＣ判定部９２と無訂正部９３とによって構成しているが、多数決判定部９１とＳＥＣ判定部９２とによって構成しても構わない。
【図面の簡単な説明】
【図１】本発明の第１実施形態における物理量センサのトリミング回路１の全体構成を示す図である。
【図２】図１に示すトリミング回路１の概略ブロック図を示す図である。
【図３】図１に示すトリミング回路１のトリミング電圧制御回路部９の詳細を示した図である。
【図４】ＳＥＣ方式の概略を示した図である。
【図５】図１、図２に示すトリミング回路１におけるトリミング調整時の各信号のタイムチャートを示した図である。
【図６】図１、図２に示すトリミング回路１におけるトリミング調整時の各信号のタイムチャートを示した図である。
【図７】（ａ）は、従来の誤り訂正に用いられる多数決方式の概略を示した図であり、（ｂ）は、入力と出力との対応関係を示した図表である。
【図８】従来の物理量センサにおける誤り訂正部のブロック構成を示した図である。
【符号の説明】
１…トリミング回路、２…センサ素子、７…信号分離回路部、
８…ロジック回路部、９…トリミング電圧制御回路部、９ａ…メモリブロック、
９ｂ…誤り訂正部、９ｃ…Ｄ／Ａコンバータ、１０…アナログ回路部、
９１…多数決判定部、９２…ＳＥＣ判定部、９３…無訂正部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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