(57)【特許請求の範囲】
【請求項１】
半導体基板上に互いに分離して形成される複数のフィンと、
前記複数のフィンの一端側を共通に接続する第１のコンタクト領域と、
前記複数のフィンの他端側を共通に接続する第２のコンタクト領域と、
前記複数のフィンそれぞれの少なくとも両側面にゲート絶縁膜を挟んで対向配置されるゲート電極と、
前記ゲート電極よりも前記第１のコンタクト領域側の前記複数のフィンと前記第１のコンタクト領域とを含むソース領域と、
前記ゲート電極よりも前記第２のコンタクト領域側の前記複数のフィンと前記第２のコンタクト領域とを含むドレイン領域と、を備え、
前記ドレイン領域内の各フィンにおける抵抗値Ｒｄと前記ソース領域内の各フィンにおける抵抗値Ｒｓとの比の値Ｒｄ／Ｒｓは、１０以上であることを特徴とする半導体装置。
【請求項２】
前記ソース領域内の前記フィンの幅は、前記ドレイン領域内の前記フィンの幅より太いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース領域内の前記フィンの長さは、前記ドレイン領域内のフィンの長さより短いことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ソース領域内の前記フィンの高さは、前記ドレイン領域内の前記フィンの高さより高いことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記ソース領域および前記ドレイン領域内の前記フィンは、半導体層を有し、
前記ソース領域および前記ドレイン領域内の前記フィンのうち、前記ソース領域のみに対応して、前記半導体層の上に形成されるシリサイド層を有することを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のフィンの少なくとも側面にゲート電極を対向配置させたマルチフィンおよびダブルゲート構造の半導体装置に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴやＭＯＳＦＥＴをアナログ回路で使用する場合、入力電圧ｖinに対する出力電圧ｖoutの比で表されるゲインができるだけ大きい方が望ましい。このゲインは、以下の（１）式で表される。
ｖout／ｖin＝ｇｍ＊ｒout    …（１）
ここで、ｇｍはトランスコンダクタンス、ｒoutは出力抵抗を表している。
【０００３】
（１）式より、ゲインを上げるには、トランスコンダクタンスｇｍか出力抵抗ｒoutを大きくすればよい。素子の構造を変えれば、トランスコンダクタンスｇｍと出力抵抗ｒoutも変化するが、トランスコンダクタンスｇｍよりも出力抵抗ｒoutの方が大きく変化する。このため、出力抵抗ｒoutは、ゲインを上げる上で重要である。
【０００４】
ＭＩＳＦＥＴやＭＯＳＦＥＴを用いた回路の出力抵抗ｒoutが小さいと、電源電圧にジッタ等のノイズが重畳されたときに、出力信号が変動してしまう。
【０００５】
近年、短チャネル効果を抑制するために、フィン内にチャネルとソース・ドレイン領域を形成したダブルゲート・トランジスタが注目されている（特許文献１参照）が、出力抵抗ができるだけ大きくなるようなダブルゲート・トランジスタの最適な構造については、詳細な検討を行った例はない。
【０００６】
例えば、特許文献１の段落００６１と図１２には、フィン幅をドレイン側よりもソース側で太くし、かつフィン長をドレイン側でソース側よりも短くして、ソース側とドレイン側で抵抗のバランスを取る例が開示されているが、この特許文献１の構造は、出力抵抗を考慮に入れたものではなく、特許文献１の構造では出力抵抗が高くなるという保証も得られない。
【特許文献１】特開２００６−１００７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、耐ノイズ性能等の電気的特性に優れたダブルゲート構造の半導体装置を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体基板上に互いに分離して形成される複数のフィンと、前記複数のフィンの一端側を共通に接続する第１のコンタクト領域と、前記複数のフィンの他端側を共通に接続する第２のコンタクト領域と、前記複数のフィンそれぞれの少なくとも両側面にゲート絶縁膜を挟んで対向配置されるゲート電極と、前記ゲート電極よりも前記第１のコンタクト領域側の前記複数のフィンと前記第１のコンタクト領域とを含むソース領域と、前記ゲート電極よりも前記第２のコンタクト領域側の前記複数のフィンと前記第２のコンタクト領域とを含むドレイン領域と、を備え、前記ドレイン領域内の各フィンにおける抵抗値Ｒｄと前記ソース領域内の各フィンにおける抵抗値Ｒｓとの比の値Ｒｄ／Ｒｓは、１０以上であることを特徴とする半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、耐ノイズ性能等の電気的特性に優れたダブルゲート構造の半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明の実施形態について説明する。
【００１１】
本発明者らは、マルチフィンおよびダブルゲート構造のトランジスタについて、ソースとドレインの抵抗を種々変化させて、ｇｍ＊ｒoutとｇｍ／Ｉｄを測定した。
【００１２】
図１（ａ）はこの電気的特性の測定に用いたトランジスタの斜視図、図１（ｂ）は平面図である。まず、図１（ａ）（ｂ）を用いて、測定に用いたトランジスタの構造を説明する。このトランジスタは、ＳＯＩ基板１の埋め込み酸化膜２の上に互いに分離して形成される複数のフィン３と、これらフィン３の一端側を共通に接続する第１のコンタクト領域４と、これらフィン３の他端側を共通に接続する第２のコンタクト領域５と、これらフィン３に跨るように配置されるゲート電極６と、ゲート電極６よりも第１のコンタクト領域４側のフィン３と第１のコンタクト領域４とを含むソース領域７と、ゲート電極６よりも第２のコンタクト領域５側のフィン３と第２のコンタクト領域５とを含むドレイン領域８と、を備えている。
【００１３】
ゲート電極６は、複数のフィン３の側面と上面に、ゲート絶縁膜９を挟んで対向配置されている。なお、フィン３の上方にはゲート電極６を配置せずに、複数のフィン３の両側面だけに対向配置してもよい。
【００１４】
第１および第２のコンタクト領域４，５と複数のフィン３は、シリコン層により形成されている。
【００１５】
図２は図１の構造を持つ４種類のトランジスタのｇｍ＊ｒoutとｇｍ／Ｉｄを示すグラフであり、図２（ａ）の横軸はＶｇ−Ｖth［Ｖ］、縦軸はｇｍ＊ｒoutであり、図２（ｂ）の横軸はＶｇ−Ｖth［Ｖ］、縦軸はｇｍ／Ｉｄである。Ｖｇはトランジスタのゲート電圧、Ｖthはしきい値電圧、Ｉｄはドレイン電流である。
【００１６】
図２の４種類のトランジスタのうち、トランジスタＤＭＥＴＡＬは、ゲート電極６からドレイン側をソース側よりも低抵抗にしたもの、トランジスタＳＭＥＴＡＬは、逆にソース側をドレイン側よりも低抵抗にしたもの、トランジスタＳＤＭＥＴＡＬは、ソース側とドレイン側の両方を低抵抗にしたもの、トランジスタｎｏＭＥＴＡＬは、ソース側とドレイン側のいずれも高抵抗にしたものである。
【００１７】
図３（ａ）および図３（ｂ）はそれぞれ図２（ａ）および図２（ｂ）のＶｇ−Ｖth＝０．２Ｖ付近の波形を拡大したグラフである。０．２Ｖ付近を選んだ理由は、アナログ回路で最も頻繁に利用される電圧範囲であるためである。
【００１８】
図３（ａ）において、トランジスタＳＤＭＥＴＡＬが最もよく使われるものである。トランジスタＳＤＭＥＴＡＬとトランジスタＳＭＥＴＡＬを比較すると、ソース側とドレイン側の双方を低抵抗にした場合と比べて、ドレイン側だけを高抵抗にした場合には、ｇｍ＊ｒoutが約１２パーセント増大する。
【００１９】
一方、図３（ｂ）において、トランジスタＳＤＭＥＴＡＬとトランジスタＳＭＥＴＡＬを比較すると、ドレイン側を高抵抗にしても低抵抗にしても、ｇｍ／Ｉｄはほとんど変わらない。
【００２０】
図４（ａ）は上述した４種類のトランジスタのトランスコンダクタンスｇｍを示すグラフ、図４（ｂ）は出力抵抗ｒoutを示すグラフであり、両グラフとも横軸はＶｇ−Ｖth［Ｖ］である。
【００２１】
図５は図４（ａ）のＶｇ−Ｖth＝０．２Ｖ付近の波形を拡大したグラフである。図５に示すように、トランジスタＳＤＭＥＴＡＬとトランジスタＳＭＥＴＡＬの波形は重なっており、ドレイン側を高抵抗にしても低抵抗にしても、ほとんどｇｍは変化しないことがわかる。
【００２２】
図６は図２〜図５の結果をまとめた図であり、Ｖｇ−Ｖth＝０．２Ｖのときのｇｍ、ｇｍ＊ｒout、ｇｍ／Ｉｄの値を示している。図６に記載された値は絶対的な値ではなく、相対的な値である。具体的には、ソース側とドレイン側がともに低抵抗の場合のｇｍ、ｇｍ＊ｒout、ｇｍ／Ｉｄをいずれも１と仮定して、ソース側とドレイン側の抵抗を変化させた場合のｇｍ等の相対的な値を示している。
【００２３】
図６からわかるように、ドレイン側のみを高抵抗にすると、ｇｍとｇｍ／Ｉｄをそれぞれ一定にしたまま、ｇｍ＊ｒoutを約１２％増大させることができる。ｇｍを一定にして、ｇｍ＊ｒoutが約１２％増大するということは、出力抵抗ｒoutを約１２％増大させることに他ならない。
【００２４】
一方、ソース側とドレイン側の双方を高抵抗にすると、ドレイン側のみを高抵抗にした場合よりもｇｍ＊ｒoutが大きくなるが、ｇｍが約３０％低下する。ｇｍが下がると、トランジスタの効率が悪くなるため、望ましくない。したがって、図６からは、ドレイン側のみを高抵抗にするのが最も望ましいことがわかる。
【００２５】
図７はドレイン側のフィンにおける抵抗（以下、ドレイン抵抗Ｒｄ）とソース側のフィンにおける抵抗（以下、ソース抵抗Ｒｓ）との比の値Ｒｄ／Ｒｓに対するｇｍ＊ｒoutを示す図である。ドレイン抵抗Ｒｄとソース抵抗Ｒｓの比の値が１０以上になると、ｇｍ＊ｒoutが急激に大きくなることがわかる。したがって、Ｒｄ／Ｒｓ≧１０の条件を満たすことがｇｍ＊ｒoutを大きくする上で望ましいことが結論づけられる。
【００２６】
図８はＲｄ／Ｒｓが１０以上になる条件をまとめた図である。図８の左端の列は、トランジスタを特徴づける種々の係数値を示している。上から順に、ゲート長Ｌｇ（ｎｍ）、ソース側のフィン３の高さＨ＿ｓ（ｎｍ）、ドレイン側のフィン３の高さＨ＿ｄ、ソース側のフィン３の長さＬｆｉｎ＿ｓ（ｎｍ）、ドレイン側のフィン３の長さＬｆｉｎ＿ｄ（ｎｍ）、ソース側のフィン３の幅Ｗｆｉｎ＿ｓ（ｎｍ）、ドレイン側のフィン３の幅Ｗｆｉｎ＿ｄ（ｎｍ）、ソース側のフィン３中の不純物濃度Ｃ＿ｓ（ｃｍ-2）、ドレイン側のフィン３中の不純物濃度Ｃ＿ｄ（ｃｍ-2）、ソース側表面のシリサイド層の有無Ｍ＿ｓ、ドレイン側表面のシリサイド層の有無Ｍ＿ｄ、ソース抵抗Ｒｓ（オーム）、ドレイン抵抗Ｒｄ（オーム）、Ｒｄ／Ｒｓをそれぞれ示している。
【００２７】
トランジスタＱ１は、基準となるトランジスタであり、ソース側とドレイン側の双方の表面にシリサイド層が存在し、ソース抵抗Ｒｓ、ドレイン抵抗Ｒｄがともに１００オーム、Ｒｄ／Ｒｓ＝１．０である。
【００２８】
トランジスタＱ２は、トランジスタＱ１に対して、ドレイン側のフィン３の幅Ｗｆｉｎ＿ｄ（ｎｍ）を１／１０にしたものである。これにより、ドレイン抵抗Ｒｄが１０倍になり、Ｒｄ／Ｒｓも１０倍になる。
【００２９】
トランジスタＱ３は、トランジスタＱ１に対して、ソース側のフィン３の高さＨ＿ｄを２倍にし、ドレイン側のフィン３の幅Ｗｆｉｎ＿ｄ（ｎｍ）を１／１０にしたものである。これにより、ソース抵抗Ｒｓが１／２、ドレイン抵抗Ｒｄが１０倍になり、Ｒｄ／Ｒｓは２０倍になる。
【００３０】
トランジスタＱ４は、トランジスタＱ１に対して、ドレイン側のフィン３の長さＬｆｉｎ＿ｄ（ｎｍ）を１０倍にし、ドレイン側のフィン３の幅Ｗｆｉｎ＿ｄ（ｎｍ）を１／１０にしたものである。これにより、ドレイン抵抗Ｒｄが１００倍になり、Ｒｄ／Ｒｓも１００倍になる。
【００３１】
トランジスタＱ５は、トランジスタＱ１に対して、ドレイン側のフィン３の長さＬｆｉｎ＿ｄ（ｎｍ）を５倍にし、ドレイン側のフィン３の幅Ｗｆｉｎ＿ｄ（ｎｍ）を１／２にしたものである。これにより、ドレイン抵抗Ｒｄが１０倍になり、Ｒｄ／Ｒｓも１０倍になる。
【００３２】
トランジスタＱ６は、トランジスタＱ１に対して、ドレイン側のフィン３の幅Ｗｆｉｎ＿ｄ（ｎｍ）を１／１０にし、ドレイン側表面にシリサイド層を形成しないものである。これにより、ドレイン抵抗Ｒｄは２００倍になり、Ｒｄ／Ｒｓも２００倍になる。
【００３３】
トランジスタＱ７は、トランジスタＱ６の条件に加えて、ドレイン側のフィン３中の不純物濃度Ｃ＿ｄをトランジスタＱ１の１／１０にするものである。これにより、ドレイン抵抗Ｒｄは２０００倍になり、Ｒｄ／Ｒｓも２０００倍になる。
【００３４】
図８より、Ｒｄ／Ｒｓを１０以上にするには、以下の少なくとも一つの条件が必要である。
（１）ドレイン側のフィン３の幅をソース側のフィン３の幅よりも狭くする。
（２）ドレイン側のフィン３の長さをソース側のフィン３の長さよりも長くする。
（３）ドレイン側のフィン３の高さを低くする。
（４）ドレイン側のフィン３のみシリサイド層を形成しない。
（５）ドレイン側のフィン３の不純物濃度を下げる。
【００３５】
上記（１）〜（５）の条件を任意に組み合わせて、最終的にＲｄ／Ｒｓが１０以上になるようにすればよい。ただし、特にフィン３におけるソース側とドレイン側との抵抗を調整するうえでは、上記（１）が簡便であり、（１）の条件を満たしつつ、（２）〜（５）の条件を適宜取り入れて、Ｒｄ／Ｒｓ≧１０となるようにしてもよい。
【００３６】
図９はＲｄ／Ｒｓ≧１０を満たす半導体装置の一例を示す平面図であり、ドレイン側のフィン３の幅をソース側のフィン３の幅の１／１０以下にしたものである。この例は、上記（１）に対応し、フィン３を加工する際に図９に示されるような平面パターンを設定することで容易に製造することができる。なお、ソース側に対しドレイン側においてフィン３の幅が狭く、かつ長さが長い平面パターンに加工すれば、上記（１）（２）の条件を同時に満足させることが可能である。
【００３７】
図１０はＲｄ／Ｒｓ≧１０を満たす半導体装置の他の例を示す製造工程図であり、ソース側のみにシリサイド層を形成して低抵抗化したものである。まず、複数のフィン３と、第１および第２のコンタクト領域４，５と、ゲート絶縁膜９およびゲート電極６とを形成した後、基板全面にＳｉＮ膜１１を形成する。次に、ドレイン側の上面のみを絶縁膜１２で覆う。図１０（ａ）はこの状態の平面図を示しており、図１０（ｂ）は図１０（ａ）のＡ−Ａ線断面図を示している。
【００３８】
次に、ＲＩＥ（Reactive Ion Etching）を行って、絶縁膜１２で覆った領域以外のＳｉＮ膜１１を除去して、ソース側のシリコン層１３を露出させる。次に、絶縁膜１２を除去して、ソース領域７内のシリコン層１３を側面および上面方向にエピタキシャル成長させてＳｉのエピタキシャル成長層１５を形成する。
【００３９】
これにより、図１０（ｃ）の平面図に示すように、ソース領域７内のフィン３と第１のコンタクト領域４の幅が広がる。幅が広がることでソース領域７のフィン３の抵抗が下がり、また幅が広がった結果、図１０（ｃ）に示すように、ソース側のフィン３の長さが短くなり、ドレイン領域８に対してよりソース領域７のフィン３の抵抗が低くなる。
【００４０】
図１０（ｄ）は図１０（ｃ）のＢ−Ｂ線断面図であり、ソース領域７では、エピタキシャル層１５がシリコン層１３の上方に延びるため、ソース領域７のフィン３の高さがドレイン領域８よりも高くなり、これによってもソース領域７がドレイン領域８よりも低抵抗になる。
【００４１】
このように、ソース側にエピタキシャル成長層１５を形成することにより、ソース領域７がドレイン領域８よりも確実に低抵抗になる。
【００４２】
エピタキシャル成長層１５を形成した後、次にエピタキシャル成長層１５の上面をシリサイド化してシリサイド層１６を形成する。このとき、ゲート電極６の上面もシリサイド化される。
【００４３】
以上の工程により、ソース側にはシリサイド層１６が形成されるがドレイン側にはシリサイド層が形成されず、結果としてドレイン側がソース側よりもより抵抗値が高くなる。
【００４４】
なお図１０では、ソース側のシリコン層１３の幅と高さをエピタキシャル成長によりドレイン側よりも大きく、かつソース側に選択的にシリサイド層１６を形成している。しかしながら、ソース側とドレイン側でともにシリサイド層は形成する一方、ソース側で選択的にシリコン層をエピタキシャル成長させ、上述した（１）〜（３）の条件に従って、フィン３のサイズ自体をソース側とドレイン側で変えることで、最終的にＲｄ／Ｒｓ≧１０になるようにしてもよい。
【００４５】
このように、本実施形態では、マルチフィン３およびダブルゲート構造のトランジスタにおいて、ドレイン領域８のドレイン抵抗Ｒｄがソース領域７のソース抵抗Ｒｓよりも１０倍以上大きくなるようにしたため、トランジスタのコンダクタンスｇｍと出力抵抗ｒoutの積で表されるｇｍ＊ｒoutを大きくすることができ、耐ノイズ性能が向上する等、電気的特性がよくなる。したがって、本実施形態によるトランジスタは、定電流回路、アナログ−デジタル変換回路（ＡＤＣ）およびチューナなどに幅広く利用可能となる。
【図面の簡単な説明】
【００４６】
【図１】（ａ）は電気的特性の測定に用いたトランジスタの斜視図、（ｂ）は平面図。
【図２】（ａ）および（ｂ）は図１の構造を持つ４種類のトランジスタのｇｍ＊ｒoutとｇｍ／Ｉｄを示すグラフ。
【図３】（ａ）および（ｂ）はそれぞれ図２（ａ）および図２（ｂ）のＶｇ−Ｖth＝０．２Ｖ付近の波形を拡大したグラフ。
【図４】（ａ）は上述した４種類のトランジスタのトランスコンダクタンスｇｍを示すグラフ、（ｂ）は出力抵抗ｒoutを示すグラフ。
【図５】図４（ａ）のＶｇ−Ｖth＝０．２Ｖ付近の波形を拡大したグラフ。
【図６】図２〜図５の結果をまとめた図。
【図７】Ｒｄ／Ｒｓに対するｇｍ＊ｒoutを示す図。
【図８】Ｒｄ／Ｒｓが１０以上になる条件をまとめた図。
【図９】Ｒｄ／Ｒｓ≧１０を満たす半導体装置の一例を示す平面図。
【図１０】（ａ）〜（ｄ）はＲｄ／Ｒｓ≧１０を満たす半導体装置の他の例を示す製造工程図。
【符号の説明】
【００４７】
１  ＳＯＩ基板
２  埋め込み酸化膜
３  フィン
４  第１のコンタクト領域
５  第２のコンタクト領域
６  ゲート電極
７  ソース領域
８  ドレイン領域
９  ゲート絶縁膜
【図１】
0004455632.tif 000002
【図２】
0004455632.tif 000003
【図３】
0004455632.tif 000004
【図４】
0004455632.tif 000005
【図５】
0004455632.tif 000006
【図６】
0004455632.tif 000007
【図７】
0004455632.tif 000008
【図８】
0004455632.tif 000009
【図９】
0004455632.tif 000010
【図１０】
0004455632.tif 000011