(57)【特許請求の範囲】
【請求項１】
入力電圧と第１の基準電圧を比較し、バイアス電流が供給されて活性化するコンパレータ回路において、前記入力電圧が前記第１の基準電圧以下の第２の基準電圧以上となるとバイアス増強電流を出力して前記バイアス電流に加算するバイアス増強回路を具備することを特徴とするコンパレータ回路。
【請求項２】
前記バイアス増強回路が、コンパレータ回路の出力が反転動作を開始する直前から、つぎの反転動作が終了する直後まで、前記バイアス増強電流が流れることを特徴とする請求項１に記載のコンパレータ回路。
【請求項３】
前記バイアス増強回路が、コンパレータ回路の出力が反転動作を開始する直前から、該反転動作が終了する直後まで、前記バイアス増強電流が流れることを特徴とする請求項１に記載のコンパレータ回路。
【請求項４】
バイアス電流の供給に基づいて活性化され、入力電圧と第１の基準電圧とを比較する第１差動回路と、前記バイアス電流の供給に基づいて活性化され、前記第１差動回路から出力される差動信号に基づいて出力信号を出力する出力回路と、前記第１差動回路と出力回路に前記バイアス電流を供給して、前記第１差動回路と、出力回路を活性化するバイアス回路とを備えたコンパレータ回路であって、
前記バイアス回路に並列に接続され、前記入力電圧と前記第１の基準電圧以下の第２の基準電圧とを比較する第２差動回路を有し、前記入力電圧が前記第２の基準電圧以上となると前記バイアス電流に加算するバイアス増強電流を出力する、バイアス増強回路を備えたことを特徴とするコンパレータ回路。
【請求項５】
バイアス電流の供給に基づいて活性化され、入力電圧と第１の基準電圧とを比較する第１差動回路と、前記バイアス電流の供給に基づいて活性化され、前記第１差動回路から出力される差動信号に基づいて出力信号を出力する出力回路と、前記第１差動回路と出力回路に前記バイアス電流を供給して、前記第１差動回路と、出力回路を活性化するバイアス回路とを備えたコンパレータ回路であって、
前記バイアス回路に並列に接続され、前記入力電圧と前記第１の基準電圧以下の第２の基準電圧とを比較する第２差動回路を有し、前記入力電圧が前記第２の基準電圧以上となると、前記バイアス電流とともに前記第１差動回路および出力回路の少なくともいずれかに供給されて、前記バイアス電流を増強するバイアス増強電流を出力するバイアス増強回路を備えたことを特徴とするコンパレータ回路。
【請求項６】
バイアス電流の供給に基づいて活性化され、入力電圧と第１の基準電圧とを比較する第１差動回路と、前記バイアス電流の供給に基づいて活性化され、前記第１差動回路から出力される差動信号に基づいて出力信号を出力する出力回路と、前記第１差動回路と出力回路に前記バイアス電流を供給して、前記第１差動回路と、出力回路を活性化するバイアス回路とを備えたコンパレータ回路であって、
前記バイアス回路に並列に接続され、前記入力電圧と前記第１の基準電圧以下の第２の基準電圧とを比較する第２差動回路と、該第２差動回路に流れる電流をコピーするとともに前記出力回路からフィードバックされる信号を入力する第１および第２のフィードバック回路と、を有し、該第１および第２のフィードバック回路を構成する直列接続されたトランジスタのひとつがそれぞれ前記フィードバックされる信号によりオンオフを切り替えられ、前記第１および第２のフィードバック回路で制御され、前記バイアス電流とともに前記第１差動回路および出力回路の少なくともいずれかに供給されて、前記バイアス電流を増強するバイアス増強電流を前記入力電圧が前記第１の基準電圧に近いほど大きいほど多く出力するバイアス増強回路を備えたことを特徴とするコンパレータ回路。
【請求項７】
前記バイアス増強回路が、電源の高電位側とソースが接続する第１トランジスタ（２１）と、該第１トランジスタ（２１）のドレインとそれぞれソースが接続する第２トランジスタ（２２）および第３トランジスタ（２３）と、前記第２トランジスタ（２２）のドレインと、ドレインとゲートが接続する第４トランジスタ（２４）と、前記第３トランジスタ（２３）のドレインと、ドレインとゲートが接続する第５トランジスタ（２５）と、前記電源の高電位側とソースがそれぞれ接続する第６トランジスタ（２６）および第８トランジスタ（２８）と、前記第６トランジスタ（２６）のドレインとゲートが接続し、該第６トランジスタ（２６）のドレインとドレインが接続し、前記第５トランジスタ（２５）のゲートとゲートが接続する第７トランジスタ（２７）とで構成され、
前記第２トランジスタ（２２）、第３トランジスタ（２３）、第４トランジスタ（２４）および第５トランジスタ（２５）で、前記第２差動回路を構成し、第２トランジスタ（２２）のゲートに入力電圧が入力され、第３トランジスタ（２３）のゲートに任意に選定された基準電圧が入力され、第５トランジスタ（２５）と第７トランジスタ（２７）および第６トランジスタ（２６）と第８トランジスタ（２８）でそれぞれ電流ミラー回路を構成し、第８トランジスタ（２８）のドレインから前記第１差動回路のバイアス電流を増強するバイアス増強電流が前記バイアス増強回路から出力されることを特徴とする請求項５に記載のコンパレータ回路。
【請求項８】
前記第６トランジスタ（２６）と電流ミラー回路を構成し、ドレインから前記出力回路のバイアス電流を増強するバイアス電流を出力する第９トランジスタ（３０）を付加したことを特徴とする請求項７に記載のコンパレータ回路。
【請求項９】
前記バイアス増強回路が、電源の高電位側とソースが接続する第１トランジスタ（２１）と、該第１トランジスタ（２１）のドレインとそれぞれソースが接続する第２トランジスタ（２２）および第３トランジスタ（２３）と、前記第２トランジスタ（２２）のドレインと、ドレインとゲートが接続する第４トランジスタ（２４）と、前記第３トランジスタ（２３）のドレインと、ドレインとゲートが接続する第５トランジスタ（２５）と、前記電源の高電位側とソースが接続する第１０トランジスタ（３１）と、該第１０トランジスタ（３１）のドレインとゲートが接続し、該第１０トランジスタ（３１）のドレインと、ドレインが接続する第１１トランジスタ（３２）と、該第１１トランジスタ（３２）のソースと、ドレインが接続する第１２トランジスタ（３３）と、電源の高電位側とソースが接続する第１３トランジスタ（２６ａ）と、該第１３トランジスタ（２６ａ）のドレインとゲートが接続し、該第１３トランジスタ（２６ａ）のドレインと、ドレインが接続する第１４トランジスタ（３４）と、該第１４トランジスタ（３４）のソースと、ドレインが接続する第１５トランジスタ（２７ａ）と、前記電源の高電位側とソースが接続し、前記第１３トランジスタ（２６ａ）と電流ミラー回路を構成する第１６トランジスタ（２８）と、前記電源の高電位側とソースが接続し、前記第１０トランジスタ（３１）のゲートとゲートが接続し、前記第１６トランジスタのドレインと、ドレインが接続する第１７トランジスタ（３５）とで構成され、
前記第２トランジスタ（２２）、第３トランジスタ（２３）、第４トランジスタ（２４）および第５トランジスタ（２５）で、前記第２差動回路を構成し、前記第１０トランジスタ（３１）と、第１１トランジスタ（３２）と、第１２トランジスタ（３３）で第１フィードバック回路を構成し、第１３トランジスタ（２６ａ）と、第１４トランジスタ（３４）と、第１５トランジスタ（２７ａ）で第２フィードバック回路を構成し、前記第２トランジスタ（２２）のゲートに入力電圧が入力され、前記第３トランジスタ（２３）のゲートに任意に選定された基準電圧が入力され、前記第４トランジスタ（２４）と前記第１２トランジスタ（３３）で電流ミラー回路を構成し、前記第５トランジスタ（２５）と前記第１５トランジスタ（２７ａ）で電流ミラー回路を構成し、前記第１１トランジスタ（３２）のゲートと前記第１４トランジスタ（３４）のゲートに出力回路のフィードバック信号が入力され、前記第１６トランジスタ（２８）のドレインと、前記第１７トランジスタ（３５）のドレインから前記差動回路のバイアス電流を増強するバイアス増強電流が、前記バイアス増強回路から出力されることを特徴とする請求項６に記載のコンパレータ回路。
【請求項１０】
前記第１３トランジスタ（２６ａ）と電流ミラー回路を構成し、ドレインから前記出力回路のバイアス電流を増強するバイアス電流を出力する第１８トランジスタ（３６）と前記第１０トランジスタ（３１）と電流ミラー回路を構成し、ドレインから前記出力回路のバイアス電流を増強するバイアス電流を出力する第１９トランジスタ（３７）を付加したことを特徴とする請求項９に記載のコンパレータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に搭載されるコンパレータ回路に関する。
【０００２】
【従来の技術】
半導体集積回路装置は、種々の電子機器に使用され、ますます多機能化されている。このような半導体集積回路装置において、内部回路のクロック信号を生成するための発振回路あるいは電圧レベルを検出する電圧検出回路を備えたものがあり、その発振回路および電圧検出回路を構成する要素としてコンパレータ回路が使用されるものがある。
【０００３】
近年の半導体集積回路装置の動作速度の高速化および低消費電力化の要請に伴って、前記コンパレータ回路の動作の高速化および低消費電力化を図る必要がある。
図７は、従来のコンパレータ回路の要部回路図である。以下の説明で、ＭＯＳＦＥＴをＭＯＳ、ｐチャネルＭＯＳＦＥＴをＰＭＯＳ、ｎチャネルＭＯＳＦＥＴをＮＭＯＳと称す。
【０００４】
ＰＭＯＳ１、ＰＭＯＳ３、ＰＭＯＳ８、ＰＭＯＳ１０およびＰＭＯＳ１２のソースには電源の高電位側ＶＤＤから電力が供給され、ＰＭＯＳ１、ＰＭＯＳ３、ＰＭＯＳ８のゲートは、互いに接続されるとともに、前記ＰＭＯＳ１のドレインに接続され、このＰＭＯＳ１のドレインに電流源２が接続される。
従って、ＰＭＯＳ１と、ＰＭＯＳ３およびＰＭＯＳ８とで電流ミラー回路が構成され、ＰＭＯＳ１のドレイン電流と等倍の定電流が、ＰＭＯＳ３およびＰＭＯＳ８にドレイン電流として流れて、ＰＭＯＳ３、ＰＭＯＳ８はバイアス電流を生成する。このＰＭＯＳ１、ＰＭＯＳ３およびＰＭＯＳ８でバイアス回路Ｅを構成する。
【０００５】
前記のＰＭＯＳ３のドレインは、ＰＭＯＳ４、ＰＭＯＳ５のソースに接続される。前記のＰＭＯＳ５のゲート端子である基準端子１５には、基準電圧ＶＲが入力され、前記ＰＭＯＳ４のゲート端子である入力端子１４には入力信号ＩＮが入力される。前記ＰＭＯＳ４のドレインはＮＭＯＳ６のドレインとゲート、ＮＭＯＳ７のゲートに接続され、前記ＰＭＯＳ５のドレインは、前記ＮＭＯＳ７のドレインに接続される。前記ＮＭＯＳ６、ＮＭＯＳ７のソースは、グランドＧＮＤに接続される。
【０００６】
前記ＰＭＯＳ４、ＰＭＯＳ５、ＮＭＯＳ６およびＮＭＯＳ７は、差動回路Ｆを構成し、入力信号ＩＮが基準電圧ＶＲより高くなると、ＮＭＯＳ９のゲート電圧が高くなり、ＮＭＯＳ９をオンさせ、入力信号ＩＮが基準電圧ＶＲより低くなると、ＮＭＯＳ９のゲート電圧が低くなり、ＮＭＯＳ９をオフさせる。前記ＰＭＯＳ５、ＮＭＯＳ７のドレインはＮＭＯＳ９のゲートに接続され、このＮＭＯＳ９のドレインは前記のＰＭＯＳ８のドレインとＮＭＯＳ１１のゲートとＰＭＯＳ１０のゲートに接続し、ＮＭＯＳ９のソースはグランドＧＮＤに接続される。
【０００７】
前記ＮＭＯＳ１１のドレインは、ＰＭＯＳ１０のドレインとＮＭＯＳ１３のゲートとＰＭＯＳ１２のゲートに接続され、ＮＭＯＳ１１のソースはグランドＧＮＤに接続される。
前記ＮＭＯＳ１３のドレインは、ＰＭＯＳ１２のドレインと出力端子１６に接続され、ＮＭＯＳ１３のソースはグランドＧＮＤに接続される。
【０００８】
前記ＮＭＯＳ９、ＰＭＯＳ１０、ＮＭＯＳ１１、ＰＭＯＳ１２およびＮＭＯＳ１３で出力回路を構成する。
このように構成されたコンパレータ回路（比較回路）では、入力信号ＩＮの電圧レベルが基準電圧ＶＲより高くなると、ＰＭＯＳ５のインピーダンスが減少し、一方、ＰＭＯＳ４のインピーダンスが増大するために、ＮＭＯＳ７のゲート電圧が低下し、ＮＭＯＳ７のインピーダンスが増大し、ＮＭＯＳ９のゲート電圧が高くなり、ＮＭＯＳ９がオンして、インピーダンスが減少する。
【０００９】
すると、ＮＭＯＳ９のインピーダンスが減少するため、ＮＭＯＳ１１とＰＭＯＳ１０のゲート電圧が低下し、ＮＭＯＳ１１はオフし、ＰＭＯＳ１０はオンする。すると、ＮＭＯＳ１３とＰＭＯＳ１２のゲート電圧が高くなり、ＮＭＯＳ１３はオンし、ＰＭＯＳ１２はオフして、出力端子１６から出力される出力信号ＯＵＴはローレベル（Ｌレベル）となり、図示しない負荷回路が、例えば、コンデンサなどの場合、ＮＭＯＳ１３を通して放電電流を流す。
【００１０】
一方、入力信号ＩＮの電圧レベルが基準電圧ＶＲより低くなると、出力信号ＯＵＴはハイレベル（Ｈレベル）となり、図示しない負荷回路にＰＭＯＳ１２を通して充電電流を流す。
前記のようなコンパレータ回路では、入力信号ＩＮの周波数の上昇に伴って、出力信号ＯＵＴの周波数を入力信号ＩＮに確実に追随させるためには、各ＭＯＳの動作速度の高速化を図る必要がある。
【００１１】
そこで、前記電流源２の駆動電流を増大させて、各ＭＯＳのバイアス電流を増大させることで、高速化を図っている。
ところが、前記のような構成では、バイアス電流が定常的に増大されるので、コンパレータ回路の消費電力が増大する。
そこで、高速動作を可能としながら、消費電流を低減し得るコンパレータ回路として、特開平９−２５２２２７号公報に開示される回路がある。つぎに、このコンパレータ回路について説明する。
【００１２】
図８は、高速動作で、低消費電流を図った従来のコンパレータ回路の要部回路図である。前記の開示されている回路は、バイポーラトランジスタを用いて、オープンコレクタ回路で示されているが、ここでは、ＭＯＳＦＥＴを用いて、ＰＭＯＳ８０を接続したクローズドドレイン回路で示した。
この回路は、図７の回路に、点線で示した付加回路Ｇを追加している。この付加回路Ｇは、ＮＭＯＳ９２と抵抗９３で構成される活性化回路と、ＰＭＯＳ９１、ＰＭＯＳ９４およびＰＭＯＳ９５で構成されるバイアス電流を増強するブースト回路から成り立っている。
【００１３】
入力信号ＩＮの電圧レベルが、基準電圧ＶＲより高くなると、ＰＭＯＳ７４のドレイン電流は減少し、インピーダンスが高くなり、一方、ＰＭＯＳ７５のドレイン電流は増大し、インピーダンスは減少する。すると、Ｋ点で接続するＮＭＯＳ９２のゲート電圧が高くなり、ＮＭＯＳ９２はオンして、ドレイン電流が流れる。このドレイン電流と同等のドレイン電流が、電流ミラー回路を構成しているＰＭＯＳ９４、ＰＭＯＳ９５にも流れる（活性領域が同等の場合）。
【００１４】
前記のＰＭＯＳ７４のインピーダンスが増大し、ＮＭＯＳ７６のインピーダンスが減少することで、ＮＭＯＳ７９のゲート電圧が低下し、オフする。このときＰＭＯＳ７８と前記のＰＭＯＳ９５はオンしており、ＰＭＯＳ７８のドレイン電流にＰＭＯＳ９５のドレイン電流が加わり、ＮＭＯＳ８２のゲート容量を充電して、ゲート電圧を高くする。このように、ＰＭＯＳ９５のドレイン電流が加わるために、ＮＭＯＳ８２のゲート電圧は急峻に立ち上がり、動作速度（ターンオン速度）が高速化される。
【００１５】
また、ＰＭＯＳ７３のドレイン電流に、ＰＭＯＳ９４とＰＭＯＳ９５のドレイン電流（バイアス増強電流ＩＢ）が加わることで、ＰＭＯＳ７５のドレイン電流は増大し、この増大したドレイン電流でＮＭＯＳ７６のゲート容量を充電するため、ＮＭＯＳ７６の動作速度（ターンオン速度）が高速化され、その結果、ＮＭＯＳ７９のゲート容量から電荷を引く抜く速度が増大して、ＮＭＯＳ７９の動作速度（ターンオフ速度）も高速化される。
【００１６】
一方、入力信号ＩＮの電圧レベルが、基準電圧ＶＲより低くなると、ＰＭＯＳ７５のドレイン電流が低下し、インピーダンスが増大して、ＮＭＯＳ９２のゲート電圧が低下し、オフとなり、前記の付加されるバイアス増強電流ＩＢは流れない。
このように、入力信号ＩＮの電圧レベルが、基準電圧ＶＲより高いときに、前記のＰＭＯＳ９４のドレイン電流（バイアス増強電流ＩＢ）が付加されるため、ＰＭＯＳ７３やＰＭＯＳ７８のドレイン電流を小さくしても、ＮＭＯＳ７６やＮＭＯＳ８２の動作速度を高速化することができる。
【００１７】
また、入力信号ＩＮの電圧レベルが、基準電圧ＶＲより低いときには、前記のバイアス増強電流ＩＢ（付加電流）は流れず、しかも、常時流れるバイアス電流（ＰＭＯＳ７３、ＰＭＯＳ７８のドレイン電流）を低減することで、消費電力を低減できる。
【００１８】
【発明が解決しようとする課題】
しかし、図８の回路では、入力信号ＩＮで動作する差動回路の出力信号で、活性化回路を構成するＮＭＯＳ９２を動作させるために、差動回路を構成するＰＭＯＳ７５の動作遅れと、ＮＭＯＳ９２の動作遅れにより、付加するバイアス電流の最適値到達時点が、入力信号ＩＮの電圧レベルが基準電圧ＶＲと交差する時点に対して、遅れてしまう。そのために、出力信号ＯＵＴにも遅れが生じる。
【００１９】
この発明の目的は、前記の課題を解決して、動作速度が速く、低消費電力で、且つ、遅延の少ないコンパレータ回路を提供することにある。
【００２０】
【課題を解決するための手段】
前記の目的を達成するために、
（１）入力電圧と第１の基準電圧を比較し、バイアス電流が供給されて活性化するコンパレータ回路において、前記入力電圧が前記第１の基準電圧以下の第２の基準電圧以上となるとバイアス増強電流を出力して前記バイアス電流に加算するバイアス増強回路を具備する構成とする。
（２）前記バイアス増強回路が、コンパレータの出力が反転動作を開始する直前から、つぎの反転動作が終了する直後まで、前記バイアス増強電流が流れるようにするとよい。
（３）前記バイアス増強回路が、コンパレータの出力が反転動作を開始する直前から、該反転動作が終了する直後まで、前記バイアス増強電流が流れるようにするとよい。
（４）バイアス電流の供給に基づいて活性化され（動作し）、入力電圧と第１の基準電圧とを比較する第１差動回路と、前記バイアス電流の供給に基づいて活性化され、前記第１差動回路から出力される差動信号に基づいて出力信号を出力する出力回路と、前記第１差動回路と出力回路に前記バイアス電流を供給して、前記第１差動回路と、出力回路を活性化するバイアス回路とを備えたコンパレータ回路であって、
前記バイアス回路に並列に接続され、前記入力電圧と前記第１の基準電圧以下の第２の基準電圧とを比較する第２差動回路を有し、前記入力電圧が前記第２の基準電圧以上となると前記バイアス電流に加算するバイアス増強電流を出力する、バイアス増強回路を備えた構成とする。
（５）バイアス電流の供給に基づいて活性化され、入力電圧と第１の基準電圧とを比較する第１差動回路と、前記バイアス電流の供給に基づいて活性化され、前記第１差動回路から出力される差動信号に基づいて出力信号を出力する出力回路と、前記第１差動回路と出力回路に前記バイアス電流を供給して、前記第１差動回路と、出力回路を活性化するバイアス回路とを備えたコンパレータ回路であって、前記バイアス回路に並列に接続され、前記入力電圧と前記第１の基準電圧以下の第２の基準電圧とを比較する第２差動回路を有し、前記入力電圧が前記第２の基準電圧以上となると、前記バイアス電流とともに前記第１差動回路および出力回路の少なくともいずれかに供給されて、前記バイアス電流を増強するバイアス増強電流を出力するバイアス増強回路を備えた構成とする。
（６）バイアス電流の供給に基づいて活性化され、入力電圧と第１の基準電圧とを比較する第１差動回路と、前記バイアス電流の供給に基づいて活性化され、前記第１差動回路から出力される差動信号に基づいて出力信号を出力する出力回路と、前記第１差動回路と出力回路に前記バイアス電流を供給して、前記第１差動回路と、出力回路を活性化するバイアス回路とを備えたコンパレータ回路であって、前記バイアス回路に並列に接続され、前記入力電圧と前記第１の基準電圧以下の第２の基準電圧とを比較する第２差動回路と、該第２差動回路に流れる電流をコピーするとともに前記出力回路からフィードバックされる信号を入力する第１および第２のフィードバック回路と、を有し、該第１および第２のフィードバック回路を構成する直列接続されたトランジスタのひとつがそれぞれ前記フィードバックされる信号によりオンオフを切り替えられ、前記第１および第２のフィードバック回路で制御され、前記バイアス電流とともに前記第１差動回路および出力回路の少なくともいずれかに供給されて、前記バイアス電流を増強するバイアス増強電流を前記入力電圧が前記第１の基準電圧に近いほど大きいほど多く出力するバイアス増強回路を備えたことを特徴とするコンパレータ回路。
（７）（５）のバイアス増強回路が、電源の高電位側とソースが接続する第１トランジスタ（２１）と、該第１トランジスタ（２１）のドレインとそれぞれソースが接続する第２トランジスタ（２２）および第３トランジスタ（２３）と、前記第２トランジスタ（２２）のドレインと、ドレインとゲートが接続する第４トランジスタ（２４）と、前記第３トランジスタ（２３）のドレインと、ドレインとゲートが接続する第５トランジスタ（２５）と、前記電源の高電位側とソースがそれぞれ接続する第６トランジスタ（２６）および第８トランジスタ（２８）と、前記第６トランジスタ（２６）のドレインとゲートが接続し、該第６トランジスタ（２６）のドレインとドレインが接続し、前記第５トランジスタ（２５）のゲートとゲートが接続する第７トランジスタ（２７）とで構成され、前記第２トランジスタ（２２）、第３トランジスタ（２３）、第４トランジスタ（２４）および第５トランジスタ（２５）で、前記第２差動回路を構成し、第２トランジスタ（２２）のゲートに入力電圧が入力され、第３トランジスタ（２３）のゲートに任意に選定された基準電圧が入力され、第５トランジスタ（２５）と第７トランジスタ（２７）および第６トランジスタ（２６）と第８トランジスタ（２８）でそれぞれ電流ミラー回路を構成し、第８トランジスタ（２８）のドレインから前記差動回路のバイアス電流を増強するバイアス増強電流が前記バイアス増強回路から出力される構成とするとよい。
（８）（７）の回路で、第６トランジスタ（２６）と電流ミラー回路を構成し、ドレインから前記出力回路のバイアス電流を増強するバイアス電流を出力する第９トランジスタ（３０）を付加したことを特徴とする請求項４に記載のコンパレータ回路。
（９）（６）のバイアス増強回路が、電源の高電位側とソースが接続する第１トランジスタ（２１）と、該第１トランジスタ（２１）のドレインとそれぞれソースが接続する第２トランジスタ（２２）および第３トランジスタ（２３）と、前記第２トランジスタ（２２）のドレインと、ドレインとゲートが接続する第４トランジスタ（２４）と、前記第３トランジスタ（２３）のドレインと、ドレインとゲートが接続する第５トランジスタ（２５）と、前記電源の高電位側とソースが接続する第１０トランジスタ（３１）と、該第１０トランジスタ（３１）のドレインとゲートが接続し、該第１０トランジスタ（３１）のドレインと、ドレインが接続する第１１トランジスタ（３２）と、該第１１トランジスタ（３２）のソースと、ドレインが接続する第１２トランジスタ（３３）と、電源の高電位側とソースが接続する第１３トランジスタ（２６ａ）と、該第１３トランジスタ（２６ａ）のドレインとゲートが接続し、該第１３トランジスタ（２６ａ）のドレインと、ドレインが接続する第１４トランジスタ（３４）と、該第１４トランジスタ（３４）のソースと、ドレインが接続する第１５トランジスタ（２７ａ）と、前記電源の高電位側とソースが接続し、前記第１３トランジスタ（２６ａ）と電流ミラー回路を構成する第１６トランジスタ（２８）と、前記電源の高電位側とソースが接続し、前記第１０トランジスタ（３１）のゲートとゲートが接続し第１６トランジスタ（２８）のドレインと、ドレインが接続する第１７トランジスタ（３５）とで構成され、前記第２トランジスタ（２２）、第３トランジスタ（２３）、第４トランジスタ（２４）および第５トランジスタ（２５）で、前記第２差動回路を構成し、前記第１０トランジスタ（３１）と、第１１トランジスタ（３２）と、第１２トランジスタ（３３）で第１フィードバック回路を構成し、第１３トランジスタ（２６ａ）と、第１４トランジスタ（３４）と、第１５トランジスタ（２７ａ）で第２フィードバック回路を構成し、前記第２トランジスタ（２２）のゲートに入力電圧が入力され、前記第３トランジスタ（２３）のゲートに任意に選定された基準電圧が入力され、前記第４トランジスタ（２４）と前記第１２トランジスタ（３３）でミラー回路を構成し、前記第５トランジスタ（２５）と前記第１５トランジスタ（２７ａ）で電流ミラー回路を構成し、前記第１１トランジスタ（３２）のゲートと前記第１４トランジスタ（３４）のゲートに出力回路のフィードバック信号が入力され、前記第１６トランジスタ（２８）のドレインと前記第１７トランジスタ（３５）のドレインから前記差動回路のバイアス電流を増強するバイアス増強電流が、前記バイアス増強回路から出力される構成とする。
（１０）（９）の回路で、第１３トランジスタ（２６ａ）と電流ミラー回路を構成し、ドレインから前記出力回路のバイアス電流を増強するバイアス電流を出力する第１８トランジスタ（３６）と前記第１０トランジスタ（３１）と電流ミラー回路を構成し、ドレインから前記出力回路のバイアス電流を増強するバイアス電流を出力する第１９トランジスタ（３７）を付加した構成とする。
【００２１】
【発明の実施の形態】
図９は、この発明のコンパレータ回路の原理を説明する回路図である。差動回路と出力回路で構成される比較回路１０２はバイアス電流Ｉｂの供給により動作し、入力電圧ＩＮと基準電圧ＶＲとを比較する。バイアス増強回路１００は、バイアス回路１０１に並列に接続され、その動作時に前記バイアス電流Ｉｂとともに、比較回路１００にバイアス増強電流ＩＢを供給する。バイアス増強回路１００は、前記の入力電圧ＩＮと任意に設定した基準電圧ＶＣとを比較して動作し、入力電圧ＩＮに基づき、コンパレータの出力が反転動作を開始する直前から、次の反転動作を終了する直後までか、点線のラインのようにフィードバック信号をバイアス増強回路１００が受けて、コンパレータの出力が反転動作を開始する時点から、この反転動作が終了する時点まで、バイアス増強電流ＩＢを供給するように動作させる。
【００２２】
これにより、コンパレータの高速化と低消費電力化（低消費電流化）を同時に実現し、さらに、入力電圧ＩＮに基づきバイアス増強電流を比較回路に供給するので、コンパレータ回路の動作遅れを防止できる。つぎに、具体的な実施例を説明する。
図１は、この発明の第１実施例のコンパレータ回路の要部回路図であり、同図（ａ）はコンパレータ全体図、同図（ｂ）は同図（ａ）のバイアス増強回路図Ａである。この回路は、図７にバイアス増強回路Ａを付加した回路で、図８の付加回路Ｇに相当する回路である。尚、図７と同一箇所には同一の符号を記し、また、同一回路部分（コンパレータの本体回路）については、説明を省略する。ここでは、同図（ｂ）のバイアス増強回路について説明する。
【００２３】
まず、回路構成について説明する。電源の高電位側ＶＤＤと、ＰＭＯＳ２１、ＰＭＯＳ２６およびＰＭＯＳ２８の各ソースとを接続し、ＰＭＯＳ２１のドレインと、ＰＭＯＳ２２、ＰＭＯＳ２３の各ソースとを接続し、ＰＭＯＳ２２のドレインと、ＮＭＯＳ２４のドレインとゲートとが接続し、ＮＭＯＳ２４のソースとグランドＧＮＤとを接続する。ＰＭＯＳ２３のドレインとＮＭＯＳ２５のドレインとゲートとを接続する。ＰＭＯＳ２２のゲートに入力信号ＩＮが入力され、ＰＭＯＳ２３のゲート端子である任意基準端子２９に任意に選定した基準電圧ＶＣが入力される。ＰＭＯＳ２６のドレインとゲートとを接続し、ＰＭＯＳ２６のドレインとＮＭＯＳ２７のドレインとを接続し、ＮＭＯＳ２７のゲートとＮＭＯＳ２５のゲートとを接続し、ＮＭＯＳ２７のソースとグランドＧＮＤとを接続する。ＰＭＯＳ２６のゲートとＰＭＯＳ２８のゲートと接続し、ＰＭＯＳ２８のドレインとＰＭＯＳ３のドレインと接続する。このＰＭＯＳ２８のドレイン電流がバイアス増強電流ＩＢである。前記のＰＭＯＳ２１はＰＭＯＳ１と電流ミラー回路を構成し、ＮＭＯＳ２５とＮＭＯＳ２７およびＰＭＯＳ２６とＰＭＰＳ２８は、それぞれ電流ミラー回路を構成する。
【００２４】
つぎに、バイアス増強回路Ａの動作について説明する。ＰＭＯＳ２２のゲートに、図５（ａ）で示す入力信号ＩＮが入力されると、ＰＭＯＳ２３のドレインには、図５（ｂ）で示すドレイン電流ＩＤ２３が流れ、インピーダンスが減少する。すると、ＮＭＯＳ２５のゲート電圧が高くなり、ドレイン電流が流れる。ＮＭＯＳ２５とＮＭＯＳ２７は電流ミラー回路を構成しているため、ＮＭＯＳ２７にもＰＭＯＳ２６を経由して、同様のドレイン電流が流れ、ＰＭＯＳ２６とＰＭＯＳ２８も電流ミラー回路を構成しているのでＰＭＯＳ２８にも同様のドレイン電流が流れ、このドレイン電流が図５（ｃ）のバイアス増強電流ＩＢ（本発明）となる。ただし、各ＭＯＳの活性領域が等しい場合である。
【００２５】
つまり、入力信号ＩＮの電圧レベルが上昇し、低い基準電圧ＶＣ近傍の多少低い電圧となるとドレイン電流ＩＤ２３が流れ始め、同時に、バイアス増強電流ＩＢも流れ始める。入力信号ＩＮの電圧レベルがさらに上昇すると、ドレイン電流ＩＤ２３も増大し、入力信号ＩＮの電圧レベルが基準電圧ＶＣ近傍の多少高い電圧となり、このドレイン電流ＩＤ２３がバイアス電流であるドレイン電流２１に達した所で一定の電流となる。同時に、バイアス増強電流ＩＢも増大し、所定の最適電流値に達して一定となる。このドレイン電流ＩＤ２３が流れ始めて、一定電流になる間、および、一定電流から電流が零になるまで間の過渡期間の差動回路の動作を反転動作という。ここでは、反転動作開始とは、ドレイン電流ＩＤ２３が流れ始める時点で、反転動作完了とは、ドレイン電流ＩＤ２２が零になる時点をいう。
【００２６】
入力信号ＩＮの電圧レベルが基準電圧ＶＲに達する前に、この最適電流値となるように、基準電圧ＶＣを設定することで、最適電流値に達する時点を、図５（ｃ）のように、従来より早めることができて、入力信号ＩＮに対する出力信号ＯＵＴの遅れを小さくすることができる。尚、この最適電流値とは、ＮＭＯＳ９のゲート電圧が十分早く立ち上がるために、ＮＭＯＳ９のゲート容量を充電する最適なバイアス増強電流値のことである。当然、この最適電流値はＰＭＯＳ３のドレインから流れ出すバイアス電流の大きさに依存する。また、この最適電流値の大きさは、ＰＭＯＳ２８の活性領域の面積を所定の値にすることで決めることができる。
【００２７】
つぎに、入力信号ＩＮの電圧レベルが、ピークに達して、下降し、基準電圧ＶＣ近傍の多少高い電圧となると、ドレイン電流ＩＤ２３は減少し始め、同時に、バイアス増強電流ＩＢも減少し始める。入力信号ＩＮの電圧レベルがさらに低下すると、ドレイン電流ＩＤ２３も減少し、同時に、バイアス増強電流ＩＢも減少し、入力信号ＩＮの電圧レベルが基準電圧ＶＣ近傍の多少低い電圧になると、ドレイン電流ＩＤ２３は零となり、同時にバイアス増強電流ＩＢも零になる。
【００２８】
参考までに、図８の従来回路のバイアス増強電流ＩＢを説明すると、図５（ｃ）の従来波形に示すように、入力信号ＩＮの電圧レベルが、基準電圧ＶＲ近傍の低い電圧で流れ始め、基準電圧ＶＲで、最適電流値に達し、基準電圧ＶＲ近傍の高い電圧で、最適電流値を超えた一定の電流が流れる。
つまり、本発明のバイアス増強回路Ａでは、任意に設定できる基準電圧ＶＣを図１（ａ）の基準電圧ＶＲより所定の低い値に設定することで、入力信号ＩＮの電圧レベルがＰＭＯＳ５のゲート端子１５に入力される基準電圧ＶＲより低い時点からバイアス増強電流ＩＢが、ＰＭＯＳ３のドレイン電流であるバイアス電流に付加され、入力信号ＩＮの電圧レベルが基準電圧ＶＲ近傍に達した時点で、時間遅れなしに、確実に、ＰＭＯＳ３のドレイン電流に、バイアス増強電流ＩＢの最適値を付加することができる。そのため、前記したように、図８の従来回路のように、入力信号ＩＮで活性化回路を動作させる方式で生ずる、最適電流値を付加する時間の遅れを解消できる。つまり、コンパレータ回路の高速化を図りながら、コンパレータ回路の出力信号ＯＵＴの入力信号ＩＮに対する遅延時間を小さくできる。さらに、バイアス増強電流ＩＢ自体も小さくできるために、消費電力を小さくできる。
【００２９】
尚、図１においては、バイアス増強回路Ａの電流源をコンパレータ回路の電流源２と共用したが、ＰＭＯＳ１と電流源２に相当する回路を専用に設けても構わない。
図２は、この発明の第２実施例のコンパレータ回路の要部回路図であり、同図（ａ）はコンパレータ全体図、同図（ｂ）は同図（ａ）のバイアス増強回路図Ｂである。図１との違いは、同図（ｂ）において、ＰＭＯＳ３０を付加した点である。このＰＭＯＳ３０はＰＭＯＳ２８と同じ動作をして、そのドレイン電流はＰＭＯＳ１１のゲート容量を充電するバイアス電流を増強するバイアス増強電流ＩＢ２となる。尚、ＩＢ１は図１のＩＢと同じである。
【００３０】
こうすることで、ＮＭＯＳ１１の動作速度を高速化して、出力信号ＯＵＴの一層の高速化を図ることができる。
図３は、この発明の第３実施例のコンパレータ回路の要部回路図であり、同図（ａ）はコンパレータ全体図、同図（ｂ）は同図（ａ）のバイアス増強回路図Ｃである。
【００３１】
この回路は、図１の回路に、ＰＭＯＳ３１、ＮＭＯＳ３２およびＮＭＯＳ３３で構成される第１フィードバック回路と、図１のＰＭＯＳ２６（図３ではＰＭＯＳ２６ａ）とＮＭＯＳ２７（図３ではＮＭＯＳ２７ａ）にＮＭＯＳ３４を付加して構成される第２フィードバック回路を追加した回路である。また、任意に選定する基準電圧ＶＣは、基準電圧ＶＲと等しくするか、または低く設定する。
【００３２】
この第１フィードバック回路のＮＭＯＳ３２のゲートに、出力回路の接続点１８から出力されるフィードバック信号を入力し、第２フィードバック回路のＮＭＯＳ３４のゲートに、出力回路の接続点１９から出力されるフィードバック信号を入力することで、差動回路の反転動作時点（反転動作開始時点と反転動作完了時点）近傍のみで、バイアス増強電流ＩＢを流すようした回路である。そのために、反転動作開始から完了までバイアス増強電流を流す図１の回路よりさらに消費電力を小さくできる。
【００３３】
図６は、図３の回路の動作波形である。この図は、任意に設定した基準電圧ＶＣが基準電圧ＶＲと等しい場合である。同図（ａ）は入力信号ＩＮの電圧と基準電圧ＶＲ、任意に設定する基準電圧ＶＣの電圧波形であり、同図（ｂ）は、ＰＭＯＳ２２のドレイン電流ＩＤ２２の電流波形であり、同図（ｃ）は、ＰＭＯＳ２３のドレイン電流ＩＤ２３の電流波形であり、同図（ｄ）はバイアス増強電流ＩＢの波形であり、同図（ｅ）は、ＰＭＯＳ３２とＰＭＯＳ３４のゲート信号レベル（ＨレベルまたはＬレベル）である。
【００３４】
前記したように、ＰＭＯＳ３２とＰＭＯＳ３４がオン・オフする過渡期間のみバイアス増強電流ＩＢが流れるので、図３の回路は図１の回路に比べて一層消費電力を小さくすることができる。また、ＶＣがＶＲより低い場合は、ＩＢのパルス幅はＶＣ＝ＶＲの場合よりも広がるが、図１の回路に比べると消費電力は小さくできる。
【００３５】
図４は、この発明の第４実施例のコンパレータ回路の要部回路図であり、同図（ａ）はコンパレータ全体図、同図（ｂ）は同図（ａ）のバイアス増強回路図Ｄである。図３との違いは、同図（ｂ）において、ＰＭＯＳ３６：ＰＭＯＳ３７を付加した点である。ＰＭＯＳ３６はＰＭＯＳ２８と同じ動作をし、ＰＭＯＳ３７はもＰＭＯＳ３５と同じ動作をして、そのドレイン電流はＰＭＯＳ１１のゲート容量を充電するバイアス増強電流ＩＢ２（接続点１７で付加される）となる。尚、ＩＢ１は図３のＩＢと同じである。
こうすることで、ＮＭＯＳ１１の動作速度を高速化して、出力信号ＯＵＴの一層の高速化を図ることができる。
【００３６】
【発明の効果】
この発明によれば、入力信号に基づき、且つ、コンパレータ回路の基準電圧より低い所定の基準電圧をもつバイアス増強回路を動作させて、バイアス電流を増強することで、高速動作で、低消費電力で、且つ、遅延の少ないコンパレータ回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例のコンパレータ回路の要部回路図であり、（ａ）はコンパレータ全体図、（ｂ）はバイアス増強回路図
【図２】この発明の第２実施例のコンパレータ回路の要部回路図であり、（ａ）はコンパレータ全体図、（ｂ）はバイアス増強回路図
【図３】この発明の第３実施例のコンパレータ回路の要部回路図であり、（ａ）はコンパレータ全体図、（ｂ）はバイアス増強回路図
【図４】この発明の第４実施例のコンパレータ回路の要部回路図であり、（ａ）はコンパレータ全体図、（ｂ）はバイアス増強回路図
【図５】図１（ｂ）のバイアス増強回路の動作波形図
【図６】図３（ｂ）のバイアス増強回路の動作波形図
【図７】従来のコンパレータ回路図
【図８】高速動作で、低消費電流を図った従来のコンパレータ回路の要部回路図
【図９】本発明の原理を説明する図
【符号の説明】
１、３、４、５、８、１０、１２、２１、２２、２３、２６、２８  ３０、３１、３５、３６、３７、２６ａ  ｐチャネルＭＯＳＦＥＴ
２    電流源
６、７、９、１１、１３、２４、２５、２７、３２、３３、３４
２７ａ  ｎチャネルＭＯＳＦＥＴ
１４    入力端子
１５    基準端子
１６    出力端子
１７、１８、１９    接続点
２９    任意基準端子
１０１    バイアス回路
１０２    比較回路
１００、Ａ、Ｂ、Ｃ、Ｄ  バイアス増強回路
Ｅ    バイアス回路
Ｆ    差動回路
ＶＤＤ    電源の高電位側
ＧＮＤ    グランド
ＩＮ    入力信号
ＶＲ    基準電圧
ＶＣ    任意に設定した基準電圧
ＯＵＴ    出力信号
ＩＢ、ＩＢ１、ＩＢ２    バイアス増強電流
Ｉｂ    バイアス電流
ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ    接続箇所
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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