(57)【特許請求の範囲】
【請求項１】
直列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン・オフするために当該電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる半導体スイッチ回路において、ゲート駆動回路と電圧駆動型半導体素子のゲート端子を接続するゲート線を互いに磁気結合させる巻線及びそのリセット巻線を設け、この磁気結合に基づき蓄えられた励磁エネルギーは前記リセット巻線を介してリセットさせることを特徴とする直列接続された電圧駆動型半導体素子の制御装置。
【請求項２】
直列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン・オフするために当該電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる半導体スイッチ回路において、各段の電圧駆動型半導体素子のゲート線に流れる電流値を一致させるために、初段のゲート線と次段のゲート線とを磁気結合させる巻線及びそのリセット巻線を有する磁気回路を設け、初段を除く各段のゲート線は前段のゲート線と次段のゲート線とを磁気結合させる巻線及びそのリセット巻線を有する磁気回路を設けたことを特徴とする直列接続された電圧駆動型半導体素子の制御装置。
【請求項３】
請求項１又は２に記載の半導体スイッチ回路において、前記ゲート駆動回路と前記電圧駆動型半導体素子のエミッタ端子を接続するエミッタ線同士、またはゲート線とエミッタ線とを磁気結合させたことを特徴とする直列接続された電圧駆動型半導体素子の制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数個直列接続された電圧駆動型半導体素子を同時にオン・オフさせる場合におけるスイッチングタイミングの制御装置に関する。
【０００２】
【従来の技術】
直列接続された半導体スイッチング素子を備えた電力変換装置において、各スイッチング素子を同時にオン・オフさせるために数多くの課題と解決策とが知られている。特に電圧駆動型の半導体スイッチング素子を直列接続した場合における問題点を、図１４に示すように半導体スイッチング素子が２個直列接続されている回路を例にとって説明する。
【０００３】
図１４において、Ｑ１およびＱ２は電圧駆動型半導体素子で、各段のコレクタ−エミッタ間電圧はそれぞれＶＣＥ１、ＶＣＥ２で示され、ゲート電圧はそれぞれＶＧＥ１、ＶＧＥ２で示されている。
【０００４】
直列接続されている素子Ｑ１、Ｑ２がスイッチングした時、ゲート駆動回路や素子の遅延時間が同じであり、スイッチングタイミングが同じであれば、２つの素子の分担電圧は等しくなる。しかし、実際にはこれらの遅延時間のばらつきがあり、また温度によっても遅延時間が変化するため、素子のスイッチングタイミングは異なる。
【０００５】
そのため、図１５（ａ）に示すように、素子Ｑ１の方が素子Ｑ２よりも速くオフした場合には素子Ｑ１に高い電圧が印加され、また、図５（ｂ）に示すように素子Ｑ１の方が素子Ｑ２よりも速くオンした場合には素子Ｑ２に高い電圧が印加されることになって、スイッチングタイミング差が大きい場合には素子が過電圧となり破壊する恐れがある。
【０００６】
この電圧分担の不平衡を抑制する従来の一手段として、素子と並列にスナバ回路を接続する方法がある。このスナバ回路を適用した回路例を図１６に示す。この回路は２レベルインバータの１相分であり、素子としてＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を直列接続している。Ｑ１〜Ｑ４はＩＧＢＴであり、それぞれに並列に接続されている抵抗Ｒ、コンデンサＣ、ダイオードＤからなる回路がスナバ回路である。また、ＧＤＵ１〜ＧＤＵ４はゲート駆動回路、電源電圧はＥｄである。この回路において、上アーム、すなわちＱ１，Ｑ２がターンオフ動作をする際に、Ｑ１がＱ２より早いタイミングでオフした時、スナバ回路が無い場合の動作波形を図１７（ａ）、スナバ回路が有る場合を図１７（ｂ）に示す。この波形のように、Ｑ１が先にターンオフ動作を開始し、この開始時点よりΔｔの期間ではＱ２がまだオン状態にあることから、Ｑ１の素子電圧ＶＣＥ（Ｑ１）のみが上昇し、電圧アンバランスが生じる。しかし、スナバ回路を接続すると、接続していないときと比較して、素子電圧の上昇率ｄｖ／ｄｔを低減することができる。このｄｖ／ｄｔは、スナバ回路のＣの容量に依存しており、これを増加させるほど電圧アンバランス低減効果を増加させることができる。
【０００７】
【発明が解決しようとする課題】
このように、素子と並列にスナバ回路を接続し、素子電圧のｄｖ／ｄｔを低減させることでスイッチングタイミング差による素子電圧のアンバランスを低減することが可能となるが、回路の大型化、損失増加という問題が生ずる。
【０００８】
従って、この発明の課題は、より簡単な回路で、直列接続された素子のスイッチングタイミングのばらつきを抑制することにある。
【０００９】
【課題を解決するための手段】
前記課題を解決するために、この発明によれば、直列に接続された素子のゲート線を磁気結合させて、素子がオンまたはオフする際に各ゲート線に流れる電流値が異なれば、その差分に応じてゲート線のインピーダンスを瞬時に変化させることで、各ゲート電流を一致させてスイッチングタイミングのばらつきを抑制させると共に、この磁気結合に基づき蓄えられた励磁エネルギーは前記リセット巻線を介してリセットさせて各素子の高速スイッチング動作を可能にしている。
【００１０】
より具体的にいえば、この発明によれば、直列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン・オフするために当該電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる半導体スイッチ回路において、ゲート駆動回路と電圧駆動型半導体素子のゲート端子を接続するゲート線を互いに磁気結合させる巻線及びそのリセット巻線を設け、この磁気結合に基づき蓄えられた励磁エネルギーは前記リセット巻線を介してリセットさせることを特徴とする（請求項１記載の発明）。
【００１１】
また、この発明によれば、  直列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン・オフするために当該電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる半導体スイッチ回路において、各段の電圧駆動型半導体素子のゲート線に流れる電流値を一致させるために、初段のゲート線と次段のゲート線とを磁気結合させる巻線及びそのリセット巻線を有する磁気回路を設け、初段を除く各段のゲート線は前段のゲート線と次段のゲート線とを磁気結合させる巻線及びそのリセット巻線を有する磁気回路を設けたことにより、多数の直列接続された電圧駆動型半導体素子に対応可能である（請求項２記載の発明）。
【００１２】
この発明の他の解決手段によれば、請求項１又は２に記載の半導体スイッチ回路において、前記ゲート駆動回路と前記電圧駆動型半導体素子のエミッタ端子を接続するエミッタ線同士、またはゲート線とエミッタ線とを磁気結合させたことにより、同様な効果を発揮させることができる（請求項３記載の発明）。
【００１３】
【発明の実施の形態】
この発明の第１の実施の形態について、ＩＧＢＴの直列接続を２組として構成された回路を例に説明する。
【００１４】
図１は、この発明の半導体スイッチ回路を用いた回路構成例を示すもので、この回路は図１６と同様に２レベルインバータの１相分である。
【００１５】
すなわち、図１に示した回路構成が図１６に示した回路構成に対してスナバ回路が省略され、また、ゲート駆動回路ＧＤＵ１、ＧＤＵ３に代えてＧＤＵ１ａ、ＧＤＵ３ａを備え、さらに、磁気回路ＭＣ１、ＭＣ２が追加されている。
【００１６】
図２は図１に示したゲート駆動回路ＧＤＵ１ａ（ＧＤＵ３ａ）の詳細回路構成例であり、ＧＤＵ２（ＧＤＵ４）に対して後述のリセット回路用ロジックとリセット回路が付加されている。
【００１７】
図１の回路構成における特徴は、上アームのゲート線は磁気回路ＭＣ１により磁気結合しており、同様に、下アームのゲート線は磁気回路ＭＣ２により磁気結合している点である。磁気結合させるときには、例として図３のようにそれぞれそれぞれのゲート線を同じ磁性体に巻き付ける（なお、図３では後述のリセット巻線の図示を省略している）。これにより、例えばゲート電流Ｉｇ１が流れると磁気回路にΦ１の磁束が発生し、これがＧＤＵ２のゲート線を横切る。同様に、Ｉｇ２が流れるとΦ２の磁束が発生し、これがＧＤＵ１ａのゲート線を横切る。これによって各ゲート線が磁気結合される。このとき、前記磁性体への巻数Ｎ１、Ｎ２を同じとして、Ｉｇ１＝Ｉｇ２の時に｜Φ１｜＝｜Φ２｜となるようにし、Ｉｇ１とＩｇ２が逆極性の時に、Φ１とΦ２が逆極性となるようにする。この時の回路動作を、ターンオフを例にとって以下に説明する。
【００１８】
先ず、Ｑ１とＱ２のターンオフのタイミングが同時の場合、それぞれのゲート（Ｇ）−エミッタ（Ｅ）間電圧波形ＶＧＥ（Ｑ１）、ＶＧＥ（Ｑ２）はほぼ等しくなる。ＩＧＢＴのＧ−Ｅ間は図４のように等価的にコンデンサＣｉｅｓと見做すことができるため、Ｉｇ１、Ｉｇ２には同波形で過渡的にＣｉｅｓの放電電流が流れる。この時、磁気回路のＩｇ１とＩｇ２は極性が逆となり、Φ１とΦ２は同レベルで逆極性となるため磁気回路に発生する磁束Φ１とΦ２が互いに打ち消しあい、「０」となる。そのため、磁気結合はせず、Ｉｇ１とＩｇ２はそれぞれのＣｉｅｓから放電電流として流れる。
【００１９】
次に、Ｑ１とＱ２のターンオフタイミングがアンバランスとなった時、例えばＱ１が先にターンオフした時、すなわち、Ｉｇ１がＩｇ２よりも先に流れ出した時、Φ１≠Φ２となるため、磁気回路には｜Φ１−Φ２｜の磁束が発生し、磁気結合する。この時、それぞれのゲート線にはインダクタンス分Ｌ１とＬ２が発生し、これらは｜Φ１−Φ２｜に比例する特性がある。すなわち、Ｉｇ１とＩｇ２のアンバランス分が大きい程、Ｌ１とＬ２も大きくなる。また、Ｌ１，Ｌ２が増加する程、ゲート線のインピーダンスが増加するため、Ｉｇ１とＩｇ２が流れにくくなる。この動作により、図５のようにＩｇ１とＩｇ２のアンバランス分に応じて自動的にゲート線のインピーダンスが変化し、Ｉｇ１は減少する方向、Ｉｇ２と増加する方向に作用して、Ｉｇ１とＩｇ２が一致するように動作する。
【００２０】
上述の如く、磁気回路ＭＣ１によりＱ１とＱ２のターンオフタイミングのばらつきを遅れなく抑制することが可能となる。これはターンオンタイミングのばらつき抑制に対しても同様に有効に動作する。
【００２１】
図１，図２に示した半導体スイッチ回路のターンオフ時の詳細動作を、図６に示した上アームのスイッチング時の等価回路図、図７に示したタイミングチャート、図８〜図１０に示した動作説明図を参照しつつ、以下に説明する。
【００２２】
先ず、図２に示したゲート駆動回路ＧＤＵ１ａにおいて、リセット回路は抵抗Ｒｒと双方向に電流が流せる半導体スイッチ素子ＳＷから構成され、また、リセット用ロジック回路はリセット回路の半導体スイッチ素子ＳＷを動作させるための信号を生成し、また、素子駆動部は素子Ｑ１をオン・オフさせるために素子Ｑ１のゲート部に順バイアスまたは逆バイアスを印加させるために備えており、ここで、リセット用ロジック回路により素子Ｑ１への入力信号Ｖｉが素子駆動部へ逆バイアス動作を指令した時から所定の時限後に生成されるワンショットパルスの発生期間に半導体スイッチ素子ＳＷをオン状態になるものとする。
【００２３】
また、図６に示した等価回路において、それぞれのＦＥＴ（ｏｎ）およびＦＥＴ（ｏｆｆ）はゲート駆動回路（ＧＤＵ１ａ，ＧＤＵ２）の順バイアス用および逆バイアス用のＭＯＳＦＥＴ、それぞれのＲｇ（ｏｎ）およびＲｇ（ｏｆｆ）はオン用およびオフ用ゲート抵抗、Ｌｍはこの磁気回路ＭＣ１の励磁インダクタンス、Ｖｃ１，Ｖｃ２は磁気回路ＭＣ１の端子電圧、Ｃｉｅｓ１およびＣｉｅｓ２はＱ１およびＱ２の入力容量を示している。なお、磁気回路ＭＣ１における漏れインダクタンスの図示を省略している。
【００２４】
次に、図７はこの上アームの素子Ｑ１と素子Ｑ２のターンオフ時に、ＧＤＵ１ａが先に逆バイアス動作をした時の各部の動作波形を示すタイミングチャートであり、これらを図示のようにモード１〜３に分けて説明する。
【００２５】
モード１はＧＤＵ１ａが先に逆バイアス動作を開始し、ＧＤＵ２はまだ順バアイアス動作中の期間を示し、この時には、図８に示すようにＧＤＵ１ａ側のＦＥＴ（ｏｆｆ）が導通することで太実線矢印のような電流が流れ、この電流により磁気回路ＭＣ１にはＶｃ１，Ｖｃ２の電圧が発生するが、この電圧はそれぞれのゲート線に対して逆極性のため、Ｉｇ１が減少する方向、Ｉｇ２が増加する方向に作用し、従って、Ｉｇ１とＩｇ２が一致するように動作する。
【００２６】
モード２は上記モード１の状態からＧＤＵ２も逆バイアス動作になった期間を示し、この時には、図９に示すようにＧＤＵ２側のＦＥＴ（ｏｆｆ）も導通することで太実線矢印のような電流が双方のゲート線に流れ、この電流によりＩｇ１によるＣｉｅｓ１の放電電流とＩｇ２によるＣｉｅｓ２の放電電流とはやがて０となると共に、図１０に示す等価回路となり励磁インダクタンスＬｍとＱ１、Ｑ２の入力容量Ｃｉｅｓ１，Ｃｉｅｓ２によって、図７のＶｃ１，Ｖｃ２の如く振動する。この振動の減衰はそれぞれのＲｇ（ｏｆｆ）の値によるが、通常Ｒｇ（ｏｆｆ）は数Ωに設定されるため、減衰して０になるまでの時間、すなわち、磁気回路ＭＣ１の磁性体がリセットされる時間が長くなり（モード３の破線参照）、従って、素子Ｑ１、Ｑ２のスイッチングの繰り返し周波数を高くすると、前記磁性体が飽和する恐れがある。
【００２７】
そこで、磁性体の飽和を防止し、素子Ｑ１、Ｑ２のスイッチングの繰り返し周波数をより高くするために、Ｉｇ１，Ｉｇ２がほぼ「０」となった後、モード３の状態に入り、この時、リセット用ロジック回路によりワンショットパルスの発生させて半導体スイッチ素子ＳＷをオン状態にし、抵抗Ｒｒを低抵抗に設定することにより、モード３の実線の如く、この振動を短時間に消滅させることができる。
【００２８】
図１１は、図２に示したリセット回路とは異なったリセット回路の構成例を示し、この回路では、ダイオードＤ１〜Ｄ４によって磁気回路のリセット巻線に流れる電流を直流に変換し、一方向通電のＦＥＴ（ＭＯＳＦＥＴ）をオンさせることで抵抗Ｒｒを介して磁性体をリセットさせる。
【００２９】
図１２はこの発明の第２の実施の形態を示す回路構成例であり、素子をｎ個直列接続したときの回路構成を示している。図から明らかなように、Ｑ１１とＱ１２のゲート線を磁気結合してゲート電流を一致させ、これらの電流値を基準としてＱ１３のゲート電流を一致させるために、Ｑ１２とＱ１３のゲート線を磁気結合する、というようにゲート線を従属的に磁気結合することで、瞬時に全ての素子のスイッチングタイミングのアンバランスを抑制することが可能となり、また、２本のゲート線当たり１個の磁気回路を取り付けるだけで済むため、配線を簡単化することができる。
【００３０】
また、ゲート電流は一巡のルートで流れることから、ゲート線とエミッタ線に流れる電流値は同じとなる。そのため、この発明の第３の実施の形態として、図１３のようにゲート線とエミッタ線、またはエミッタ線とエミッタ線を磁気結合しても、図１に示した第１の実施の形態回路と同様の原理でスイッチングタイミングのばらつきの抑制に対して有効に動作する。
【００３１】
【発明の効果】
この発明によれば、電圧駆動型半導体素子を多数直列接続するとき、各アーム毎にゲート線を磁気結合させ、ゲート電流のアンバランス量に応じてゲート線のインピーダンスを瞬時に変化させることにより、非常に簡単な回路で遅れ時間無くスイッチングタイミングのばらつきを抑制することが可能となり、また、スイッチングタイミングのアンバランスに対して、リセット巻線とリセット回路を設けることで、電圧駆動型半導体素子の高速スイッチングが可能になる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態を示す回路構成図
【図２】図１の部分詳細回路構成図
【図３】この発明の動作を説明する模式的構成図
【図４】この発明の動作を説明する部分回路図
【図５】この発明の動作を説明する部分等価回路図
【図６】この発明の動作を説明する等価回路
【図７】この発明の動作を説明するタイミングチャート
【図８】この発明の動作を説明する部分等価回路図
【図９】この発明の動作を説明する部分等価回路図
【図１０】この発明の動作を説明する部分等価回路図
【図１１】図２とは異なった部分回路構成例図
【図１２】この発明の第２の実施の形態を示す回路構成図
【図１３】この発明の第３の実施の形態を示す回路構成図
【図１４】素子の２個直列接続の回路構成図
【図１５】図１４の動作を説明するタイミイングチャート
【図１６】従来例を示す回路構成図
【図１７】従来例の動作を説明するタイミングチャート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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