(57)【特許請求の範囲】
【請求項１】
光を受光して光電荷を生成及び蓄積するフォトダイオードと、
前記フォトダイオードから光電荷を転送する転送トランジスタと、
前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、
前記フローティングディフュージョンに接続されたゲート電極を有するＭＯＳ型の増幅トランジスタと、
を有する画素が半導体基板にアレイ状に複数個集積されており、
前記増幅トランジスタの出力側に、前記増幅トランジスタの出力が入力される増幅器と、前記増幅器の出力が接続されたゲート電極を有するＭＯＳ型の補償トランジスタとを含み、前記補償トランジスタの出力が前記増幅器に負帰還された構成の補償回路が設けられている、
固体撮像装置。
【請求項２】
前記増幅トランジスタと前記補償トランジスタは、ゲート幅とゲート長の比が実質的に等しく、前記増幅トランジスタに対する電流源と前記補償トランジスタに対する電流源の電流量が実質的に等しい、
請求項１に記載の固体撮像装置。
【請求項３】
アレイ状に集積された前記画素の列毎に前記補償回路が設けられている、
請求項１に記載の固体撮像装置。
【請求項４】
前記画素が、前記増幅トランジスタと直列に接続された前記画素を選択するための選択トランジスタを有する、
請求項１に記載の固体撮像装置。
【請求項５】
前記画素が、前記フローティングディフュージョンを介して前記フォトダイオードに接続して設けられ、前記転送トランジスタを通じて前記フォトダイオードから転送される光電荷を蓄積する付加容量素子と、前記フローティングディフュージョンと前記付加容量素子とを結合または分割する容量結合トランジスタとをさらに有する、
請求項１に記載の固体撮像装置。
【請求項６】
前記画素が、前記付加容量素子または前記フローティングディフュージョンに接続され、前記付加容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタをさらに有する、
請求項５に記載の固体撮像装置。
【請求項７】
マトリクス状に配置されたＭ×Ｎ（Ｍ，Ｎは２以上の自然数）個の撮像素子と、上記撮像素子の出力を受けるＮ個の出力回路とを有し、
上記撮像素子が、フォトダイオードと、浮遊拡散領域と、上記フォトダイオードから上記浮遊拡散領域に電荷を転送するための転送トランジスタと、上記浮遊拡散領域の電位をリセットするためのリセットトランジスタと、制御端子が上記浮遊拡散領域に接続され、上記浮遊拡散領域の電位に応じた電圧を出力するためのＭＯＳ型の増幅トランジスタと、上記増幅トランジスタに直列に接続され、撮像素子を選択するための選択トランジスタとを含み、
上記出力回路が、上記増幅トランジスタの出力を一方の入力に受ける増幅器と、制御端子が上記増幅器の出力に接続され、出力を上記増幅器の他方の入力に供給するＭＯＳ型の出力トランジスタとを含み、
上記撮像素子の増幅トランジスタの構造と上記出力回路の出力トランジスタの構造とが同じであり、
上記Ｎ個の出力回路が第Ｍ行の撮像素子に対応して配置され、
上記増幅器の出力が上記撮像素子の出力として供給される、
固体撮像装置。
【請求項８】
上記出力回路が上記出力トランジスタを含む出力素子を含み、
上記出力素子が上記撮像素子と同様の構成を有し、
上記出力素子内の出力トランジスタが上記撮像素子内の増幅トランジスタに対応する、
請求項７に記載の固体撮像装置。
【請求項９】
Ｎ個の上記出力素子が第Ｍ行の撮像素子にそれぞれ隣接して配置されている、
請求項８に記載の固体撮像装置。
【請求項１０】
上記増幅器がオペアンプであり、反転入力端子に上記出力トランジスタの出力が供給され、非反転入力端子に上記増幅トランジスタの出力が供給される、
請求項７〜９のいずれかに記載の固体撮像装置。
【請求項１１】
Ｍ×Ｎ（Ｍ，Ｎは２以上の自然数）個の画素がマトリクス状に配置された画素領域と、
第Ｍ行の画素の出力を一方の入力に受け、第１行乃至第Ｍ−１行の画素の出力を選択的に他方の入力に受けるＮ個の増幅器と、
を有し、
上記画素が、フォトダイオードと、浮遊拡散領域と、上記フォトダイオードから上記浮遊拡散領域に電荷を転送するための転送トランジスタと、上記浮遊拡散領域の電位をリセットするためのリセットトランジスタと、制御端子が上記浮遊拡散領域に接続され、上記浮遊拡散領域の電位に応じた電圧を出力するためのＭＯＳ型の増幅トランジスタとを含み、
上記増幅器の出力が第Ｍ行の画素の増幅トランジスタの制御端子に供給され、
上記Ｎ個の増幅器が第Ｍ行の画素にそれぞれ対応して一行に配置されている、
固体撮像装置。
【請求項１２】
上記増幅器がオペアンプであり、反転入力端子に第Ｍ行の画素の増幅トランジスタの出力が供給され、非反転入力端子に第１行乃至第Ｍ−１行の画素の増幅トランジスタの出力が選択的に供給される、
請求項１１に記載の固体撮像装置。
【請求項１３】
一行にＮ個を含み、上記画素領域と上記Ｎ個の増幅器との間に配置された複数行のダミー画素を更に有する、
請求項１１又は１２に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に関し、特にＣＭＯＳ型あるいはＣＣＤ型の固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）イメージセンサあるいはＣＣＤ（Charge Coupled Device）イメージセンサなどの画像入力イメージセンサは、その特性向上とともに、例えばデジタルカメラやカメラ付き携帯電話などの用途で需要が拡大してきている。
【０００３】
ＣＭＯＳイメージセンサなどの固体撮像装置においては、各画素のフォトダイオードで得られた信号電荷をいかに損失なく出力まで伝えられるかが、画質を左右することになり、信号電荷による電圧と画素からの出力電圧との間のリニアリティ特性が非常に重要な因子となる。
【０００４】
例えば、特許文献１〜７などに固体撮像装置であるＣＭＯＳイメージセンサが開示されている。
図１１は、上記の固体撮像装置などにおいて、画素毎に蓄積した電荷を電圧として読み出すためのソースフォロワと称せられる回路の回路図である。
【０００５】
上記のソースフォロワは、例えば１つのｎＭＯＳトランジスタＭ１で構成されており、そのゲート電極がフローティングディフュージョンと称せられる画素毎の電荷を蓄積した領域に接続され、蓄積した電荷に応じた電圧Ｖｉｎが印加され、一方のソース・ドレインに不図示の選択トランジスタを介して所定の電圧ＶＲが印加され、他方のソース・ドレイン出力ライン（Ｖｏｕｔ）が接続される。
【０００６】
ｎＭＯＳトランジスタＭ１が飽和領域で動作している場合、ゲートソース間電圧Ｖｇｓは閾値電圧Ｖｔｈ（Ｖｏｕｔ）に等しくなり、出力はＶｏｕｔ＝Ｖｉｎ−Ｖｔｈ（Ｖｏｕｔ）となる。
上記のソースフォロワ回路において、ソースとボディの電圧が異なるため、Ｖｔｈ（Ｖｏｕｔ）は基板バイアスの影響を受けることとなり、下記式（１）で表される。式（１）中のγとΦＦは下記式（２）及び（３）で表される。
【０００７】
【数１】
0004480753.tif 000002
【０００８】
上記の式中、ｑは素電荷、εＳｉはシリコンの誘電率、Ｎｓｕｂは基板の不純物濃度、Ｃｏｘはゲート酸化膜容量、ｎｉは真性キャリア密度、ｋはボルツマン定数、Ｔは絶対温度である。
【０００９】
上記の式によれば、Ｖｔｈは出力電圧に依存する関数となり、一定値を示さない。これが、信号電荷による電圧と画素からの出力電圧との間のリニアリティ特性が悪い原因となり、このために固体撮像装置の画質がソースフォロワの性能で制限されていた。
【００１０】
ソースとボディを同電圧とすることで基板バイアスの影響を回避することが可能であるが、素子分離のためのウェルを形成することが必要で大きな面積が必要となるため、画素サイズの縮小が求められるＣＭＯＳイメージセンサには適用するのが困難とである。
【特許文献１】特開２００３−１３４３９６号公報
【特許文献２】特開２０００−１６５７５４号公報
【特許文献３】特開２００２−７７７３７号公報
【特許文献４】特開平５−９０５５６号公報
【特許文献５】特開２００５−３２８４９３号公報
【特許文献６】国際公開２００５／０８３７９０号
【特許文献７】特開２００６−２１７４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
解決しようとする問題点は、ＣＭＯＳイメージセンサなどの固体撮像装置において、ソースフォロワのリニアリティ特性を向上させて画質を向上させることが困難である点である。
【課題を解決するための手段】
【００１２】
本発明の第１の固体撮像装置は、光を受光して光電荷を生成及び蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンに接続されたゲート電極を有する増幅トランジスタとを有する画素が半導体基板にアレイ状に複数個集積されており、前記増幅トランジスタの出力側に、前記増幅トランジスタの出力が入力される増幅器と、前記増幅器の出力が接続されたゲート電極を有する補償トランジスタとを含み、前記補償トランジスタの出力が前記増幅器に負帰還された構成の補償回路が設けられている。
【００１３】
上記の本発明の固体撮像装置は、フォトダイオードと、転送トランジスタと、フローティングディフュージョンと、増幅トランジスタを有する画素が半導体基板にアレイ状に複数個集積されている。
上記のフォトダイオードは、光を受光して光電荷を生成及び蓄積する。
上記の転送トランジスタは、フォトダイオードから光電荷を転送する。
上記のフローティングディフュージョンは、転送トランジスタを通じて光電荷が転送される。
上記の増幅トランジスタは、フローティングディフュージョンに接続されたゲート電極を有する。
ここで、増幅トランジスタの出力側に、増幅トランジスタの出力が入力される増幅器と、増幅器の出力が接続されたゲート電極を有する補償トランジスタとを含み、補償トランジスタの出力が増幅器に負帰還された構成の補償回路が設けられている。
【００１４】
上記の本発明の固体撮像装置は、好適には、前記増幅トランジスタと前記補償トランジスタは、ゲート幅とゲート長の比が実質的に等しく、前記増幅トランジスタに対する電流源と前記補償トランジスタに対する電流源の電流量が実質的に等しい。
【００１５】
上記の本発明の固体撮像装置は、好適には、アレイ状に集積された前記画素の列毎に前記補償回路が設けられている。
【００１６】
上記の本発明の固体撮像装置は、好適には、前記画素が、前記増幅トランジスタと直列に接続された前記画素を選択するための選択トランジスタを有する。
【００１７】
上記の本発明の固体撮像装置は、好適には、前記画素が、前記フローティングディフュージョンを介して前記フォトダイオードに接続して設けられ、前記転送トランジスタを通じて前記フォトダイオードから転送される光電荷を蓄積する付加容量素子と、前記フローティングディフュージョンと前記付加容量素子とを結合または分割する容量結合トランジスタとをさらに有する。
さらに好適には、前記画素が、前記付加容量素子または前記フローティングディフュージョンに接続され、前記付加容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタをさらに有する。
【００１８】
本発明の第２の固体撮像装置は、マトリクス状に配置されたＭ×Ｎ（Ｍ，Ｎは２以上の自然数）個の撮像素子と、上記撮像素子の出力を受けるＮ個の出力回路とを有し、上記撮像素子が、フォトダイオードと、浮遊拡散領域と、上記フォトダイオードから上記浮遊拡散領域に電荷を転送するための転送トランジスタと、上記浮遊拡散領域の電位をリセットするためのリセットトランジスタと、制御端子が上記浮遊拡散領域に接続され、上記浮遊拡散領域の電位に応じた電圧を出力するための増幅トランジスタと、上記増幅トランジスタに直列に接続され、撮像素子を選択するための選択トランジスタとを含み、上記出力回路が、上記増幅トランジスタの出力を一方の入力に受ける増幅器と、制御端子が上記増幅器の出力に接続され、出力を上記増幅器の他方の入力に供給する出力トランジスタとを含み、上記撮像素子の増幅トランジスタの構造と上記出力回路の出力トランジスタの構造とが同じであり、上記Ｎ個の出力回路が第Ｍ行の撮像素子に対応して配置され、上記増幅器の出力が上記撮像素子の出力として供給される。
【００１９】
また、本発明の第３の固体撮像装置は、Ｍ×Ｎ（Ｍ，Ｎは２以上の自然数）個の画素がマトリクス状に配置された画素領域と、第Ｍ行の画素の出力を一方の入力に受け、第１行乃至第Ｍ−１行の画素の出力を選択的に他方の入力に受けるＮ個の増幅器とを有し、上記画素が、フォトダイオードと、浮遊拡散領域と、上記フォトダイオードから上記浮遊拡散領域に電荷を転送するための転送トランジスタと、上記浮遊拡散領域の電位をリセットするためのリセットトランジスタと、制御端子が上記浮遊拡散領域に接続され、上記浮遊拡散領域の電位に応じた電圧を出力するための増幅トランジスタとを含み、上記増幅器の出力が第Ｍ行の画素の増幅トランジスタの制御端子に供給され、上記Ｎ個の増幅器が第Ｍ行の画素にそれぞれ対応して一行に配置されている。
【発明の効果】
【００２０】
本発明の固体撮像装置は、増幅トランジスタの出力側に補償回路が設けられており、これによって信号電荷による電圧と画素からの出力電圧との間のリニアリティ特性が向上し、画質を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の固体撮像装置の実施の形態について図面を参照して説明する。
【００２２】
第１実施形態
本実施形態に係る固体撮像装置は、広ダイナミックレンジに対応した構成を有するＣＭＯＳイメージセンサである。
図１は、本実施形態に係るＣＭＯＳイメージセンサのレイアウトを示す平面図である。
例えば、半導体基板に、フォトダイオードと、転送トランジスタと、フローティングディフュージョン（浮遊拡散領域）と、増幅トランジスタなどを有する画素（ピクセル）ＰＸがアレイ状（ｍ行×ｎ列）に複数個集積されている。
【００２３】
例えば、アレイ状に集積された画素ＰＸの列毎に、補償回路が設けられている。
補償回路（出力回路）は、増幅トランジスタの出力が入力される増幅器と、増幅器の出力が接続されたゲート電極を有する補償トランジスタ（出力トランジスタ）とを含み、補償トランジスタの出力が増幅器に負帰還された構成となっている。補償トランジスタは、画素ＰＸ（撮像素子）と同様の構成を備える補償画素ＣＣ（出力素子）内に配置され、増幅器は、画素ＰＸ及び補償画素ＣＣを含む画素領域の外側に画素領域に沿って配置されている。また、補償画素ＣＣ内の補償トランジスタは、画素ＰＸ内の増幅トランジスタに対応している。
【００２４】
また、補償画素ＣＣの隣接部に、例えばダミー画素ＤＣが設けられている。
ダミー画素ＤＣは、例えば画素ＰＸと同一の構成を有し、黒レベル測定などのために用いられる領域である。
【００２５】
さらに、上記のアレイ状の画素ＰＸ、補償画素ＣＣ及びダミー画素ＤＣの周囲に、画素ＰＸと同一の構成を有する不図示のダミー領域が必要に応じて設けられている。
ダミー領域は、製造プロセス時の加工安定性などのために設けられた領域である。
【００２６】
図２は、本実施形態に係る固体撮像装置であるＣＭＯＳイメージセンサの１つの画素ＰＸの等価回路図である。
各画素ＰＸは、例えば、光を受光して光電荷を生成及び蓄積するフォトダイオードＰＤ、フォトダイオードＰＤからの光電荷を転送する転送トランジスタＴｒ１、転送トランジスタＴｒ１を通じて光電荷が転送されるフローティングディフュージョンＦＤ、付加容量素子ＣＳ、フローティングディフュージョンＦＤの容量と付加容量素子ＣＳの容量とを結合または分割する容量結合トランジスタＴｒ２、フローティングディフュージョンＦＤに接続して形成され、フローティングディフュージョンＦＤ内の光電荷を排出するためのリセットトランジスタＴｒ３、ゲート電極がフローティングディフュージョンＦＤに接続して形成され、フローティングディフュージョンＦＤ内の光電荷を電圧信号に増幅変換する増幅トランジスタ（ソースフォロワトランジスタ）Ｔｒ４、及び、増幅トランジスタに直列に接続して形成され、画素を選択するための選択トランジスタＴｒ５を有して構成されており、いわゆる５トランジスタ型のＣＭＯＳイメージセンサである。例えば、上記の５つのトランジスタはいずれもｎチャネルＭＯＳトランジスタである。
補償画素ＣＣ，ダミー画素ＤＣも、当該画素ＰＸと同様の回路構成を有する。
【００２７】
本実施形態に係るＣＭＯＳイメージセンサは、受光面において上記の構成の画素がアレイ状に複数個集積されており、各画素において、転送トランジスタＴｒ１、容量結合トランジスタＴｒ２、リセットトランジスタＴｒ３のゲート電極に、φT、φS、φRの各駆動ラインが接続され、また、選択トランジスタＴｒ５のゲート電極には行シフトレジスタから駆動される画素選択ラインＳＬ（φX）が接続される。また、リセットトランジスタＴｒ３と選択トランジスタＴｒ５の一方のソース・ドレインに所定の電圧ＶＲが印加され、さらに、増幅トランジスタＴｒ４の出力側ソース・ドレインに出力ラインＶｏｕｔ１が接続され、列シフトレジスタにより制御されて電圧信号が出力される。
【００２８】
図３は、本実施形態に係る画素ＰＸを構成する増幅トランジスタ（ソースフォロワトランジスタ）Ｔｒ４（Ｍ１）と補償回路の等価回路図である。
補償回路は、増幅トランジスタＴｒ４（Ｍ１）の出力側に設けられ、増幅トランジスタの出力が入力される増幅器ＡＰと、増幅器ＡＰの出力が接続されたゲート電極を有する補償トランジスタＭ２とを含み、補償トランジスタＭ２の出力が増幅器ＡＰに負帰還された構成となっている。この増幅器ＡＰは、演算増幅器（オペアンプ）であってよい。
【００２９】
例えば、増幅トランジスタＴｒ４（Ｍ１）と補償トランジスタＭ２の一方のソース・ドレインに所定の電圧ＶＲが印加される。
また、例えば、増幅トランジスタＴｒ４（Ｍ１）と補償トランジスタＭ２は、ゲート幅とゲート長の比が実質的に等しく、増幅トランジスタＴｒ４（Ｍ１）に対する電流源ｌ１と補償トランジスタＭ２に対する電流源ｌ２の電流量が実質的に等しい構成となっている。この理由は、画素ＰＸと補償画素ＣＣとは同一の構成を有し、増幅トランジスタＭ１と補償トランジスタＭ２とが互いに対応する関係にあるからである。
【００３０】
例えば、アレイ状に集積された画素ＰＸの列毎に補償回路が設けられている構成とする場合、画素ＰＸのアレイと上記のダミー画素ＤＣの間に、これらと同一の構成を有するダミーの画素（補償画素ＣＣ）を設けておき、このダミーの画素の増幅トランジスタに相当するトランジスタを補償トランジスタとして使用することができる。
アレイ状に集積された画素ＰＸの列毎に補償回路が設けられた構成とすることで、補償回路を画素毎に設ける場合より補償回路に必要な面積を抑制することができる。
【００３１】
図３中に示すように、増幅トランジスタＴｒ４（Ｍ１）のソース電圧Ｖｏｕｔ１に対してゲートソース間電圧Ｖｇｓ１は閾値電圧Ｖｔｈ１（Ｖｏｕｔ１）に等しくなり、一方、補償トランジスタＭ２のソース電圧Ｖｏｕｔ２に対してゲートソース間電圧Ｖｇｓ２は閾値電圧Ｖｔｈ２（Ｖｏｕｔ２）に等しくなる。
また、フローティングディフュージョンに蓄積した電荷に応じた電圧である増幅トランジスタＴｒ４（Ｍ１）のゲートへの入力電圧Ｖｉｎに対して、増幅トランジスタＴｒ４（Ｍ１）のソース電圧Ｖｏｕｔ１は下記式（４）で表される。
【００３２】
【数２】
0004480753.tif 000003
【００３３】
補償回路の増幅器ＡＰの増幅率をＡとすると、下記式（５）の関係が成り立ち、補償トランジスタＭ２の出力Ｖｏｕｔ２は下記式（６）で表される。
【００３４】
【数３】
0004480753.tif 000004
【００３５】
ここで、増幅器ＡＰの増幅率Ａが十分に大きい場合、補償トランジスタＭ２の出力Ｖｏｕｔ２は下記式（７）のように表される。
【００３６】
【数４】
0004480753.tif 000005
【００３７】
このとき、増幅器ＡＰの出力Ｖｌｉｎ（＝Ｖｏｕｔ２＋Ｖｔｈ２（Ｖｏｕｔ２））は、下記式（８）にように表され、結局、増幅器ＡＰの出力Ｖｌｉｎは、増幅トランジスタＴｒ４（Ｍ１）のゲートへの印加電圧Ｖｉｎに近似される。
【００３８】
【数５】
0004480753.tif 000006
【００３９】
上記の式（８）において、１行目から２行目の近似は、増幅器ＡＰの増幅率Ａが十分大きいときに上記の式（７）となることに基づき、２行目から３行目の近似は、増幅トランジスタＴｒ４（Ｍ１）と補償トランジスタＭ２のマッチングが取れていて、トランジスタの閾値電圧が基板バイアス効果も含めて等しいという仮定に基づいている。
【００４０】
上記の式（８）から明らかなように、増幅器ＡＰの出力Ｖｌｉｎは、増幅トランジスタＴｒ４（Ｍ１）のゲートへの印加電圧Ｖｉｎを正確にコピーすることになり、このＶｌｉｎを図３に示すように補償された出力Ｖｏｕｔ−ｃｏｍｐとして画素の出力として用いることで、信号電荷による電圧と画素からの出力電圧との間のリニアリティ特性が向上し、画質を向上させることができる。
【００４１】
図１１に示す従来技術の回路の場合、リニアリティは、上記の式（１）と（４）を用いて、下記式（９）で表される。
【００４２】
【数６】
0004480753.tif 000007
【００４３】
上記の式（９）から明らかなように、リニアリティは出力電圧Ｖｏｕｔごとに異なる値を示し、その値は１より小さい。
【００４４】
一方、本実施形態に示す回路の場合、上記の式（８）から、リニアリティは下記式（１０）と計算される。
【００４５】
【数７】
0004480753.tif 000008
【００４６】
上記のように、本実施形態の場合、リニアリティの電圧依存はなく、その値は理論上１に等しい。
【００４７】
上記のように、ＣＭＯＳイメージセンサにおいて、画素ＰＸ内の増幅トランジスタＴｒ４（Ｍ１）は、通常バックゲート効果により出力のリニアリティが悪化するが、同一チップ上に設けられた補償トランジスタＭ２を含む補償回路により、出力の補正を行うことができる。２つのトランジスタ（増幅トランジスタＴｒ４（Ｍ１）、補償トランジスタＭ２）は同一チップ上に形成されるので、小さい製造誤差で形成することができる。後処理において複雑なリニアリティ補正処理を行わなくてよくなり、処理が単純化できて、低コスト化にもつながる。
【００４８】
次に、上記の構成の画素をアレイ状に集積したＣＭＯＳイメージセンサ全体の回路構成について説明する。
図４は本実施形態のＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。
複数個（図面上は代表して４個）の画素ＰＸがアレイ状に配置されており、各画素ＰＸには行シフトレジスタＳＲVで制御された駆動ライン（φT，φS，φR，φX）と、電源電圧ＶＲ及びグラウンドＧＮＤなどが接続されている。
また、アレイ状の画素ＰＸに隣接して、補償画素ＣＣと増幅器ＡＰとを含む補償回路が設けられている。
【００４９】
各画素ＰＸからの出力は、列シフトレジスタＳＲH及び駆動ライン（φS1+N1，φN1，φS1'+S2'+N2，φN2）で制御され、補償回路を経て補償された後、駆動ラインφXCLRによってメモリをクリア可能に構成されたアナログメモリＡＭを経て、飽和前電荷信号（Ｓ1）＋ＣＦＤノイズ（Ｎ1）、ＣＦＤノイズ（Ｎ1）、変調された飽和前電荷信号（Ｓ１’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣＦＤ＋ＣＳノイズ（Ｎ2）及びＣＦＤ＋ＣＳノイズ（Ｎ2）の各信号がそれぞれのタイミングで各出力ラインに出力される。
【００５０】
本実施形態に係る固体撮像装置であるＣＭＯＳイメージセンサは、各画素がフローティングディフュージョンと付加容量素子を有する広ダイナミックレンジに対応した構成であり、例えば、特許文献５などに開示されているポテンシャル図と同様の構成のポテンシャルを有する構成とすることができ、また、特許文献５などに開示されている駆動方法などと同様にして、ポテンシャルを制御することによって駆動することが可能であり、これらから飽和前電荷信号（Ｓ1）と過飽和電荷信号（Ｓ2）を得て、蓄積された電荷の量に応じて第１信号（飽和前電荷信号Ｓ1）あるいは第２信号（飽和前電荷信号Ｓ1＋過飽和電荷信号Ｓ2）のいずれかを選択して用いることで、広いダイナミックレンジに対応したＣＭＯＳイメージセンサを実現することができる。
【００５１】
上記のように、本実施形態に係る固体撮像装置によれば、増幅トランジスタの出力側に補償回路が設けられており、これによって信号電荷による電圧と画素からの出力電圧との間のリニアリティ特性が向上し、画質を向上させることができる。
【００５２】
第２実施形態
図５は、本実施形態に係るＣＭＯＳイメージセンサのレイアウトを示す平面図である。
第１実施形態と同様に、画素ＰＸがアレイ状に複数個集積されており、アレイ状に集積された画素ＰＸの列の下端と上端のそれぞれに、２つの補償画素（ＣＣ１，ＣＣ２）が設けられており、その隣接部に、例えば２つのダミー画素領域（ＤＣ１，ＤＣ２）が設けられている。２組の補償画素ＣＣ１，ＣＣ２に対し、それぞれ増幅器ＡＰが画素領域の外側に画素領域に沿って配置されている。
例えば、全ての画素において第１信号（飽和前電荷信号Ｓ1）を出力する高感度モードと、全ての画素において第２信号（飽和前電荷信号Ｓ1＋過飽和電荷信号Ｓ2）を出力する低感度モードが設けられ、例えばユーザが撮影場面に応じてダイナミックレンジのモードを切り替えて用いるように構成されており、例えば、高感度モードでは、補償画素ＣＣ１を介して常に第１信号（飽和前電荷信号Ｓ1）が出力され、低感度モードでは補償画素ＣＣ２を介して常に第２信号（飽和前電荷信号Ｓ1＋過飽和電荷信号Ｓ2）が出力される構成とすることができる。
【００５３】
（実施例）
上記の実施形態に係る固体撮像装置のリニアリティ改善の効果をシミュレーションにより検証した。
図６は、本実施例のシミュレーションにおいて用いた回路図である。図３における電流源ｌ１，ｌ２を、より現実的なカレントミラートランジスタ回路の構成に置き換えたものである。
【００５４】
シミュレーションでの検証にあたって、リニアリティの定義を行う。
以下において、入力基準電圧（ここでは２．７Ｖとする）における出力曲線の傾きを求め、基準電圧の点を通り、求めた傾きを持つ曲線を得る。
リニアリティエラーは、上記で得た直線（理論値）とからのずれの割合として、下記式（１１）のように定義する。
【００５５】
【数８】
0004480753.tif 000009
【００５６】
上記の式（１１）から、リニアリティエラーは入力電圧Ｖｉｎの関数であり、通常入力電圧が基準電圧から離れるにしたがって大きくなる傾向を持つ。
【００５７】
（実施例１）
図７（ａ）は、本実施例と従来例に係るＣＭＯＳイメージセンサの入力（Ｖ）に対する出力（Ｖ）を示す。図中、曲線ａは本実施例の入力出力曲線、直線ａｉはその理論値の直線、曲線ｂは従来例の入力出力曲線、直線ｂｉはその理論値の直線である。
【００５８】
図７（ｂ）は、本実施例と従来例に係るＣＭＯＳイメージセンサの入力（Ｖ）に対する出力（Ｖ）のリニアリティエラーを示す。図中、曲線ａは本実施例のリニアリティエラー、曲線ｂは従来例のリニアリティエラー直線である。
【００５９】
リニアリティエラーを見ると明らかなように、従来技術ではリニアリティエラーが入力の値に応じて変化してしまうが、本実施例においては入力の値に対する依存性が小さく、バイアス電流源が動作領域にある動作領域においては、リニアリティエラーはほぼ０で安定していることがわかる。
【００６０】
（実施例２）
増幅トランジスタＴｒ４（Ｍ１）と補償トランジスタＭ２のミスマッチの影響を考慮する場合、上記の式（８）におけるＶｔｈ１がＶｔｈ２に近似されることを見直さなければならない。このとき、Ｖｌｉｎは、下記式（１２）で表される。
【００６１】
【数９】
0004480753.tif 000010
【００６２】
上記の式（１２）のかぎかっこで示される第２項が誤差となる。この影響をモンテカルロシミュレーションにより確かめた。
図８（ａ）は、本実施例と従来例に係るＣＭＯＳイメージセンサの入力（Ｖ）に対する出力（Ｖ）を示す。図中、曲線ａは本実施例の入力出力曲線、曲線ｂは従来例の入力出力曲線である。
図８（ｂ）は、本実施例と従来例に係るＣＭＯＳイメージセンサの入力（Ｖ）に対する出力（Ｖ）のリニアリティエラーを示す。図中、曲線ａは本実施例のリニアリティエラー、曲線ｂは従来例のリニアリティエラー直線である。
【００６３】
図８（ａ）から、出力自体のバラツキがやや大きくなっており、これは上記の式（１１）において２つのＶｔｈを式に含むことから予想されるが、このバラツキは、差動処理の過程でキャンセルされるため、問題にはならない。
図８（ｂ）から、本実施例ではリニアリティエラーのバラツキは目立たなくなっている。これは、差動の２つの信号のどちらも同じ増幅トランジスタＴｒ４（Ｍ１）と補償トランジスタＭ２で処理され、これによって基準点のズレがキャンセルされるためであり、本実施例はマッチングの影響を非常に受けにくい構成となっているためである。
【００６４】
（実施例３）
各画素列に設ける補償回路に含まれる増幅器の利得が無限大と仮定しているが、これが有限である場合について調べた。
図９（ａ）は、本実施例と従来例に係るＣＭＯＳイメージセンサの入力（Ｖ）に対する出力（Ｖ）を示す。図中、曲線ａは本実施例の入力出力曲線であり、ａ１は利得が１０倍、ａ２は利得が１００倍、ａ３は利得が１０００倍、ａ４は利得が１００００倍の場合である。曲線ｂは従来例の入力出力曲線である。
図９（ｂ）は、本実施例と従来例に係るＣＭＯＳイメージセンサの入力（Ｖ）に対する出力（Ｖ）のリニアリティエラーを示す。図中、曲線ａは本実施例のリニアリティエラーであり、ａ１は利得が１０倍、ａ２は利得が１００倍、ａ３は利得が１０００倍、ａ４は利得が１００００倍の場合である。曲線ｂは従来例のリニアリティエラー直線である。
【００６５】
図９（ａ）及び（ｂ）から、１０倍程度の極端に低い利得の場合には、リニアリティ向上の効果を十分に得ることは困難であるが、１００倍以上の利得では、従来技術に対して大きく改善されたリニアリティを得ることができると言える。
【００６６】
（実施例４）
トランジスタのバックゲート電圧は温度にも依存することから、温度の影響についてシミュレーションを行った。
図１０（ａ）は、本実施例と従来例に係るＣＭＯＳイメージセンサの入力（Ｖ）に対する出力（Ｖ）を示す。図中、曲線ａは本実施例の入力出力曲線であり、ａ１は−１５℃、ａ２は２７℃、ａ３は８０℃の場合である。曲線ｂは従来例の入力出力曲線であり、ｂ１は−１５℃、ｂ２は２７℃、ｂ３は８０℃の場合である。
図１０（ｂ）は、本実施例と従来例に係るＣＭＯＳイメージセンサの入力（Ｖ）に対する出力（Ｖ）のリニアリティエラーを示す。図中、曲線ａは本実施例のリニアリティエラーであり、ａ１は−１５℃、ａ２は２７℃、ａ３は８０℃の場合である。曲線ｂは従来例のリニアリティエラー直線であり、ｂ１は−１５℃、ｂ２は２７℃、ｂ３は８０℃の場合である。
【００６７】
従来例の場合、出力は温度の影響を受けるために、温度によって出力の値が変化し、バラツキが大きくなっている。
一方、本実施例の場合には、同一基板上に形成される同じ特性のトランジスタ対により補償が行われるため、温度変化に対しても出力のバラツキが小さく、リニアリティが改善されている。
【００６８】
消費電力に関して、増幅トランジスタＴｒ４（Ｍ１）と補償トランジスタＭ２の２つのトランジスタを同一条件で駆動させるので、この部分での消費電力は従来の２倍となるが、補償回路を設けたことによる後段での補正処理が不要となる可能性があり、システム全体では消費電力を寧ろ削減できる可能性がある。
【００６９】
ＣＭＯＳイメージセンサにおいて、リニアリティの特性は非常に重要であり、この特性がよくないと直線性に関してγ補償などの後処理がチップごとに必要となり、テスト時間やコストが必要となってくる。また、補償パラメータは温度にも依存するため、温度を含めて補償することは非常に困難となっている。さらに、本実施形態のような広ダイナミックレンジに対応したＣＭＯＳイメージセンサの構成においては、高ゲイン出力と低ゲイン出力の切り替えを必要とするため、ＲＧＢの各色の出力において確実にリニアリティがあっていないと色ずれを起こしてしまい、画質が大きく劣化する。
【００７０】
本発明では、同一基板上に補償トランジスタを含む補償回路を形成することによって、上記の課題を解決することができる。バックゲート効果による閾値の変動を、補償トランジスタで補償することにより、入力電圧によらずリニアリティを改善することができる。また、同時にゲインの値（入力値の大きさに対する出力値の大きさ）を理論的に１にまで高めることができるので、ゲインロスをなくすことができる。
【００７１】
さらに、補償トランジスタは、画素と同一基板上に同一の製造プロセスで形成することができるので、レイアウト次第でマッチングを高めて形成することができる。また、外部温度が変化しても、２つのトランジスタがほぼ同じ温度で駆動されるため、温度による影響を受けにくい。チップ出力がそのままリニアリティの補償された値となるため、後段での補正処理が不要となり、テスト時間やコストを削減できる利点がある。
【００７２】
リニアリティの補償を精度よく行なうためには、画素ＰＸと補償画素ＣＣとを隣接して配置すると共にそれらの構造を同一とすることが好ましい。即ち、補償トランジスタが撮像のための画素内の増幅トランジスタに近接して配置されていることが好ましい。また、補償回路においては、複数の増幅器における整合性をとるために、補償トランジスタと増幅器とをある程度の間隔をおいて配置することが好ましい。例えば、補償画素ＣＣと増幅器との間に、２，３画素分のダミー画素ＤＣを配置することが好ましい。
【００７３】
本発明は上記の説明に限定されない。
例えば、各画素に付加容量素子が設けられた広ダイナミックレンジに対応した固体撮像装置について説明しているが、これに限らず、付加容量素子がない通常のダイナミックレンジの固体撮像装置に適用できる。
例えば、各画素に付加容量素子が設けられている場合でも、フローティングディフュージョンと付加容量素子の容量比は設計などに応じて適宜変更できる。
また、ＣＭＯＳイメージセンサに限らず、画素の電荷を電圧に変換して読み出す機構に、本発明の補償回路を適用することが可能である。
【００７４】
補償画素ＣＣの構成と画素ＰＸの構成とを同一としているが、補償画素ＣＣにおいては、画素ＰＸの増幅トランジスタに対応する補償トランジスタのみが出力動作に関与しているから、その他の素子、例えば、ダイオードなどを補償画素ＣＣ内に形成せず、これらを削除することも可能である。また、補償画素ＣＣ内の拡散領域については画素ＰＸと同様に形成し、配線層を形成しない構成とすることもできる。
また、画素ＰＸに隣接してダミー画素ＤＣを配置し、ダミー画素ＤＣに隣接して補償画素ＣＣを配置する、即ち、画素ＰＸと補償画素ＣＣの間にダミー画素ＤＣを配置する構成としてもよい。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことが可能である。
【産業上の利用可能性】
【００７５】
本発明の固体撮像装置は、デジタルカメラやカメラ付き携帯電話などに搭載されるＣＭＯＳイメージセンサやＣＣＤイメージセンサなどの固体撮像装置に適用できる。
【図面の簡単な説明】
【００７６】
【図１】図１は本発明の第１実施形態に係るＣＭＯＳイメージセンサのレイアウトを示す平面図である。
【図２】図２は本発明の第１実施形態に係る固体撮像装置であるＣＭＯＳイメージセンサの１つの画素の等価回路図である。
【図３】図３は本発明の第１実施形態に係る画素を構成する増幅トランジスタ（ソースフォロワトランジスタ）と補償回路の等価回路図である。
【図４】図４は本発明の第１実施形態のＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。
【図５】図５は本発明の第２実施形態に係るＣＭＯＳイメージセンサのレイアウトを示す平面図である。
【図６】図６は本発明の実施例のシミュレーションにおいて用いた回路図である。
【図７】図７（ａ）は本発明の実施例１の入力出力曲線であり、図７（ｂ）は、リニアリティエラーを示す。
【図８】図８（ａ）は本発明の実施例２の入力出力曲線であり、図８（ｂ）は、リニアリティエラーを示す。
【図９】図９（ａ）は本発明の実施例３の入力出力曲線であり、図９（ｂ）は、リニアリティエラーを示す。
【図１０】図１０（ａ）は本発明の実施例４の入力出力曲線であり、図１０（ｂ）は、リニアリティエラーを示す。
【図１１】図１１は従来例に係る、固体撮像装置などにおいて画素毎に蓄積した電荷を電圧として読み出すためのフォースフォロワと称せられる回路の回路図である。
【符号の説明】
【００７７】
ＰＸ…画素、ＣＣ，ＣＣ１，ＣＣ２…補償画素、ＤＣ，ＤＣ１，ＤＣ２…ダミー画素、Ｔｒ１…転送トランジスタ、Ｔｒ２…容量結合トランジスタ、Ｔｒ３…リセットトランジスタ、Ｔｒ４（Ｍ１）…増幅トランジスタ、Ｔｒ５…選択トランジスタ、ＡＰ…増幅器、Ｍ２…補償トランジスタ、ＶＲ…電源電圧、φT，φS，φR，φX，φS1+N1，φN1，φS1'+S2'+N2，φN2，φXCLR…駆動ライン、ＳＬ…選択ライン、ＳＲH…列シフトレジスタ、ＳＲV…行シフトレジスタ、ＡＭ…アナログメモリ、ＣＳ…付加容量素子、ＦＤ…フローティングディフュージョン、ＰＤ…フォトダイオード
【図１】
0004480753.tif 000011
【図２】
0004480753.tif 000012
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004480753.tif 000019
【図１０】
0004480753.tif 000020
【図１１】
0004480753.tif 000021