(57)【特許請求の範囲】
【請求項１】
マルチビット／ステージパイプラインＡ／Ｄコンバータにおけるパイプラインステージを較正する方法であって、
前記ステージの一群のＤ／Ａコンバータ単位セグメントを所定の状態に切換えて前記Ａ／Ｄコンバータから第１ディジタル信号を生成する過程と、
前記群の中の１つの所定の単位セグメントを、同群の他の単位セグメントの状態を変更なく維持しながら、その相補的状態に切換えて前記Ａ／Ｄコンバータからの第２ディジタル信号を生成する過程と、
前記第１ディジタル信号と第２ディジタル信号の予測差と、前記第１ディジタル信号と第２ディジタル信号の差との偏差値に相当する較正係数に、前記所定の単位セグメントを対応させる過程と、
較正されるべき各単位セグメントに対して前記過程を繰り返す過程を特徴とする方法。
【請求項２】
前記他の単位セグメントを、
全単位セグメントが共通のスイッチ状態にある第１グループと、
全単位セグメントが前記共通状態に相補的なスイッチ状態にある第２グループ、
の２つのグループに分割することを特徴とする請求項１に記載の方法。
【請求項３】
前記第１グループと第２グループは同数の単位成分を含むことを特徴とする請求項２に記載の方法。
【請求項４】
対応する較正係数により単位セグメントを個別に較正することによってパイプラインステージを較正することを特徴とする請求項１ないし３のいずれか１項に記載の方法。
【請求項５】
対応する単位セグメントの電流スイッチの状態に依存する符号を有する前記較正係数を蓄積することによって、サンプルバイサンプル方式でパイプラインステージ補正を形成することを特徴とする請求項４に記載の方法。
【請求項６】
複数のサンプルの各較正係数を平均化することを特徴とする請求項１ないし５のいずれか１項に記載の方法。
【請求項７】
較正にダイナミックエレメントマッチングを組合わせることを特徴とする請求項１ないし６のいずれか１項に記載の方法。
【請求項８】
マルチビット／ステージパイプラインＡ／Ｄコンバータにおけるパイプラインステージを較正する装置であって、
前記ステージの一群のＤ／Ａコンバータの単位セグメントを所定の状態に切換えて前記Ａ／Ｄコンバータから第１ディジタル信号を生成する手段（３０）と、
前記群の中の１つの所定の単位セグメントを、同群の他の単位セグメントの状態を変更なく維持しながら、その相補的状態に切換えて前記Ａ／Ｄコンバータからの第２ディジタル信号を生成する手段（３０）と、
前記第１ディジタル信号と第２ディジタル信号の予測差と、前記第１ディジタル信号と第２ディジタル信号の差との偏差に相当する較正係数に、前記所定の単位セグメントを対応させる手段（３０、３２、３４）と、
較正されるべき各単位セグメントに対して前記過程を繰り返す手段（３０、３２、３４）とを特徴とする装置。
【請求項９】
前記他の単位セグメントを、
全単位セグメントが共通のスイッチ状態にある第１グループと、
全単位セグメントが前記共通状態に相補的なスイッチ状態にある第２グループの、
２つのグループに分割する手段（３０）を特徴とする請求項８に記載の装置。
【請求項１０】
前記第１グループと第２グループに同数の単位成分を含める手段（３０）を特徴とする請求項９に記載の装置。
【請求項１１】
対応する較正係数により当該単位セグメントを個別に較正することによってパイプラインステージを較正する手段（３０、３２、３４、６０）を特徴とする請求項８ないし１０のいずれか１項に記載の装置。
【請求項１２】
対応する単位セグメントの電流スイッチの状態に依存する符号を有する前記較正係数を蓄積することによって、サンプルバイサンプル方式でパイプラインステージの補正を形成する手段（３０、３２、３４、６０）を特徴とする請求項１１に記載の装置。
【請求項１３】
複数のサンプルの各較正係数を平均化する手段（３２、４０、４２、４４、４６、４８、５０）を特徴とする請求項８ないし１２のいずれか１項に記載の装置。
【請求項１４】
較正にダイナミックエレメントマッチングを組合わせる手段を特徴とする請求項８ないし１３のいずれか１項に記載の装置。
【発明の詳細な説明】
【０００１】
【発明の分野】
本発明はＡ／Ｄコンバータ（アナログ−ディジタルコンバータ）に関し、特にマルチビット／パイプラインステージＡ／Ｄコンバータにおけるパイプラインステージの較正に関するものである。
【０００２】
【技術背景】
全てのＡ／Ｄコンバータの最大到達速度の精度パフォーマンスは、ビルディング・ブロックに関連する悪影響による制限を受けている。通常、該パフォーマンスは、セトリング・タイム、有限な増幅器利得及び／又はアナログ構成要素の不適合性による制限を受ける。こういった制限は、高速かつ高精度のＡ／Ｄコンバータの設計時に、非常に厳しい要件を課すので、設計時間の遅延に繋がる。前記制限は、構成要素の適合性を最適化する製造工程の使用も要求するので、製造コストも増す。本発明の目的は、こういった設計要件を緩和するＡ／Ｄコンバータの構造を発見することである。
【０００３】
構成要素の不適合性による影響は、いくつかの方法で低減することができる。従来技術の解決法を以下に例示する。
【０００４】
参考文献［１］−［２］は、構成要素の不適合性によって起こる、誤ったビットレベルの決定を自動的に補正するパイプラインＡ／Ｄコンバータのアルゴリズムを開示している。前記参考文献は、ビットレベルの決定に関わる構成要素、つまり、比較器と基準回路に関する要件の緩和に役立つものである。この技術はよくディジタル補正(digital correction)と呼ばれる。しかし、パイプラインＡ／Ｄコンバータのこういったディジタル補正の方法は、サブＡ／Ｄコンバータ（内部の低分解能Ａ／Ｄコンバータ）のエラーを補償するのみで、マルチプライングＤ／Ａコンバータ（内部の低分解能Ｄ／Ａコンバータ）のエラーは補償しないという制限がある。
【０００５】
参考文献［３］は、構成要素をランダムに選定することを提案している。前記参考文献は、構成要素が「平均的に」完全に適合するように、エラーをノイズに変換する。この技術はダイナミックエレメントマッチング又はスクランブリング（Dynamic element matching or scrambling)とも呼ばれる。ダイナミックエレメントマッチングはエラーのエネルギーを実際には低減せず、単に該エネルギーを周波数スペクトル全体に拡散するだけである。これは、スプリアス自由ダイナミックレンジ（ＳＦＤＲ（Spurious-Free dynamic Range)）を改善するために役立つが、信号対雑音歪み比（ＳＩＮＡＤ(Signal-to-Noise-And-Distortion ratio)）は変わらないのでＡ／Ｄコンバータの有効分解能は改善されない。関係する信号帯域がナイキスト帯域より小さい場合のみ、帯域内ＳＩＮＡＤはランダム信号のスペクトル形状によって改善されうる（参考文献［４］を参照）。
【０００６】
構成要素の不適合性を軽減する別の従来技術は、チップ上の部品のトリミングである。各重要なアナログ構成要素は、参考文献［５］などに開示されたように、製造工程における許容誤差を超える適合性を改善するために削られる。しかし、トリミングは高価で余分な製造工程である。さらに、トリミングはある特定動作条件の下でしか実施することができず、当該動作条件はあらゆる将来的条件に影響する。
【０００７】
構成要素の不適合性がパフォーマンスに与える影響を軽減するための別の従来技術は、アナログ又はディジタル分野における較正の形態である。一般的に、較正アルゴリズムは、まず回路の不完全部に相当する情報を取得し、次にアナログ分野（参考文献［６］−［７］）又はディジタル分野（参考文献［８］）から予測されるエラーを差し引く。一般的に、アナログ分野のエラーを差し引く較正方法は、それ自体がアナログ構成要素の適合性に信頼を置く必要があるため次善策であると思われる。ディジタル分野のエラーを差し引く較正方法は、こういった制限を受けることはない。
【０００８】
ディジタル分野では複数の較正方法が提案された。１つの研究方法は、非常に純然たる、ないしは、既知の基準入力信号を有し、変換過程から派生する歪みを分析し、Ａ／Ｄコンバータの伝達関数を補正する方法である（参考文献［９］−［１０］）。
【０００９】
他のディジタル較正方法は、高精度基準として「高品質の」Ａ／Ｄコンバータ又はＤ／Ａコンバータを使用し、特定コードの低品質のＡ／Ｄコンバータ出力を「高品質の」Ａ／Ｄコンバータ値と比較し、コード依存エラーとしてその差を確立し補正する。当該ディジタル較正方法は参考文献［１１］−［１２］に記載の研究方法である。しかし、好結果を示す可能性がある一方、「高品質」基準の使用は多くの場合において望ましいものではない。明らかに、Ａ／Ｄコンバータ自体が外部又は内部高精度基準を必要とせずに較正できることが好ましい。
【００１０】
また、１ビット／ステージ及び１．５ビット／ステージパイプラインＡ／Ｄコンバータのディジタル較正例がそれぞれ参考文献［１３］−［１４］及び［１５］−［１７］に記載されており、マルチビット／ステージＡ／Ｄコンバータの較正例が参考文献［１８］−［１９］に記載されている。これらコンバータ全ての共通点は、内部のＤ／Ａコンバータに強制的に較正手順を実行させる点にあり、その結果現出するアナログ出力は変換エラーに関する情報を摘出するためにディジタル処理される。
【００１１】
しかし、１ビット及び１．５ビット／ステージパイプラインＡ／Ｄコンバータに対して提起された解決法は、マルチビット／ステージ機構の較正には適切でない。
【００１２】
前記マルチビット／ステージの解決法はコードに基づく較正を利用するもので、これは、較正係数が特定コードの発生と対応することを意味する。これには結果として以下複数の欠点が生じる。
【００１３】
較正係数は、最初又は最初から数個の内部Ｄ／Ａコンバータの各コードに対応し、これにより各コードに対応した単位セグメントエラーの合計を補正する。しかし、較正後にも較正によって除去し切れないエラーが残ることになり、またドリフトが起こるために較正の効率には若干のばらつきが生じることにもなる。これにより高調波歪みの除去が不十分なものとなる。この残留歪みは、ダイナミックエレメントマッチングを適用すること（コードｍを表示するためにｍ個の単位セグメントをランダムに選定すること）によって除去可能であった。しかし、特にコード範囲の中央においてｎの中からｍ個の単位セグメントを選定する有効な方法は数多くある。従来技術による前記コードに基づく較正係数は、コードｍに相当する一所定群のｍ個の単位セグメントのみを対象にしているため、ダイナミックエレメントマッチング、又は、ランダム系、決定論系を問わず、いかなる形式のＤ／Ａコンバータ単位セグメントのスクランブリングとも共に用いることはできない。
【００１４】
さらに、従来技術のマルチビット／ステージパイプラインＡ／Ｄコンバータにおいて、Ｄ／Ａコンバータは、一端若しくは他端から（参考文献［１８］）、又は、コード範囲の中央から（参考文献［１９］）開始し、当該コードの範囲において切換えられる。各単位セグメントのエラーは、２つの隣接するＤ／Ａコンバータコード間で増加した出力変化の誤差として識別される。適切な入力値がサンプリングされない限り、ステージ間利得のために、アナログ出力はほとんどのコードに対して残りのパイプラインステージにおいて完全に範囲から外れるであろう。こういった入力信号のサンプリングはＳＣ（スイッチキャパシタ）を実施する際にコード依存電荷フィードスルーエラー(a code-dependent charge feed-through error)を導くので回避されるべきである。
【００１５】
従来技術のマルチビット／ステージパイプラインＡ／Ｄコンバータの別の欠点は、各コードの較正係数が、当該コードに一致した評価済み単位セグメントのエラーを蓄積することにより計算されることである（参考文献［１８］−［１９］参照）。しかし、各単位セグメントの評価エラーも同様に蓄積されることになるので、最初と最後の係数の評価で精度が異なるものとなる。
【００１６】
【要旨】
本発明の目的は、回路の不完全度の対象となるハードウェアを使用するＡ／Ｄコンバータにおいて前記不完全度を精確に検出して補償することである。さらに詳細には、本発明は、ダイナミックエレメントマッチングといったさらに性能を向上させる技術の使用を妨げることなく、マルチビット／ステージパイプラインＡ／Ｄコンバータを較正するための情報の摘出及び使用するという課題に関係する。
【００１７】
この目的は添付の請求項により成し遂げられる。
【００１８】
要するに、本発明は、パイプラインステージのＤ／Ａコンバータにおいて単位セグメントを２つの相補的状態間で切換え、その結果Ａ／Ｄコンバータにより生成されたディジタル信号の差を計算することによってパイプラインステージを較正する。この切換え工程において、パイプラインステージの残りの単位セグメントは固定された状態で維持される。取得済みの差信号は構成要素が理想的である場合に予測される差信号と比較される。実際の差信号と予測される差信号との間の偏差は選定された単位セグメントの較正係数として格納される。この処理はパイプラインステージの他の単位セグメントに対して繰り返される。他のパイプラインステージも同様の方法で較正される。この方法の主な長所は、較正が単位セグメントレベルで実施されるので較正がコードに依存しないことである。このことは、較正がダイナミックエレメントマッチングやスクランブリングといった性能向上技術と組合せることができることを意味する。
【００１９】
本発明の目的と長所は、添付図と共に以下の説明を参照して理解することができる。
【００２０】
【詳細な説明】
添付図において、同一の参照記号表記は同一又は類似の要素に使用される。
【００２１】
図１は、典型的なパイプラインＡ／Ｄコンバータのブロック図である。Ｎビットアナログ・ディジタル変換は２以上のステージで実施され、各ステージは、{ｄ１、ｄ２・・・ｄＫ}のディジタルワードで表示される情報の{Ｎ１、Ｎ２・・・ＮＫ}ビットを摘出する。ここで、Ｋはパイプラインステージ数である。第１番目のパイプラインステージは、サブＡ／Ｄコンバータとも称されるＮ１ビットＡ／Ｄコンバータ１０を使用して最上位ビットＮ１を摘出する。それから、Ｄ／Ａコンバータ１２と加算器１４を使用することによりアナログ入力信号Ｖｉｎからその評価値が差し引かれ、下位のビットを摘出するために必要な情報を含む余りが残る。通常、該余りは、第２ステージのために適切な信号範囲を確立するため、利得Ｇ１を有する増幅器１６により増幅される。これらの過程は、最終パイプラインステージを除きＫ個のステージ全てに対して繰り返される。該最終パイプラインステージはアナログ出力を生成する必要がないので、Ｄ／Ａコンバータ、加算器或いは増幅器を具備せずにＡ／Ｄコンバータ１０のみを具備する。ディジタルワード｛ｄ１、ｄ２・・・ｄＫ}は、サブＡ／Ｄコンバータのタイムアラインメント及びディジタル補正用のユニット１８においてディジタル出力ワードｄｏｕｔを形成するために結合される。このディジタル補正は以下に述べる較正とは別に実施される。このディジタル補正が可能な実施例は参考文献[１]に記載されている。
【００２２】
図２は、図１のＡ／Ｄコンバータの典型的な第ｋパイプラインステージ（ｋ＝１、２、・・・Ｋ）のブロック図である。パイプラインステージは前ステージからアナログ出力信号Ｖｏｕｔ，ｋ−１を受信し、この信号をサブＡ／Ｄコンバータ１０のＮｋビットの分解能を有するディジタル信号ｄｋに変換する。このディジタル信号はセグメント化されたＤ／Ａコンバータ１２に転送される。Ｄ／Ａコンバータ１２からのアナログ出力信号は加算器１４で入力信号Ｖｏｕｔ，ｋ−１から差し引かれ、その結果残ったアナログ残余信号は増幅器１６で利得Ｇｋにより増幅されて、第Ｋステージからのアナログ出力信号Ｖｏｕｔ，ｋが生成される。Ｄ／Ａコンバータ１２は一群の単位セグメント２０とスイッチＳを含む。該スイッチＳは単位セグメントをＶｒｅｆ＋かＶｒｅｆ−のどちらかに接続する。シングルエンドで実施する際には、Ｖｒｅｆ＋は通常正電圧であり、Ｖｒｅｆ−は０である。他の実施形態では、共通モード電圧が０である場合、Ｖｒｅｆ−は−Ｖｒｅｆ＋に等しい。各単位セグメント２０は、Ｖｒｅｆ＋又はＶｒｅｆ−のどちらに接続されるかに応じて論理的に「＋グループ」又は「−グループ」のどちらかに属する。Ｄ／Ａコンバータ１２からの出力信号は１以上のスイッチＳの状態を切換えることにより変化する。スイッチの状態は、Ａ／Ｄコンバータ１０からのディジタル信号ｄｋによって制御される。しかし、この信号がバイナリ形式である場合は直接使用することはできない。このような場合は、前記信号はまずＢ／Ｔ（バイナリ−サーモメータ）コンバータ２２でサーモメータコードに変換される。このサーモメータコードが、図２の破線矢印で示されるように、スイッチＳを制御する。代わりにＡ／Ｄコンバータ１０が直接サーモメータコードでディジタル信号を生成してもよい。これはフラッシュＡ／Ｄコンバータを用いた場合にしばしば採用されている。
【００２３】
上述の従来技術の課題は、セグメントに基づく較正係数、及び各Ｄ／Ａコンバータの単位セグメントのエラーを別々に測定する異なるスイッチングシーケンスを用いることで、本発明により解決される。以下にそれを詳述する。
【００２４】
図３は本発明によるパイプラインＡ／Ｄコンバータの較正段階の例示的実施形態を示すブロック図である。各Ｄ／Ａコンバータの単位セグメントに寄与する出力エラーは、他のセグメントに関連するエラーの影響を排除する２段階式の方法で評価される。図３に示したように、エラーはパイプラインＡ／Ｄコンバータの「後部」で検出され、該後部は、パイプラインの残りのステージで形成される。該後部は通常の動作モードで使用され、ユニット１８の「後部」ステージのタイムアラインメント及びディジタル補正を含む。較正が行われる第ｋステージだけは較正手順によって切換えられる。較正の際、電圧Ｖｉｎ＝０が第ｋステージの加算器１４に転送される。Ａ／Ｄコンバータ１０からＤ／Ａコンバータ１２への通常の信号は、較正制御ユニット３０からの制御信号に置換される。較正制御ユニット３０からの制御信号は、図５で説明する方法でＤ／Ａコンバータ１２の単位セグメントのスイッチを制御する。取得されたディジタル出力信号ｄｏｕｔは、パイプライン第ｋステージの各単位セグメントの補正値の計算を行う算術演算装置３２に転送される。該補正値は較正係数メモリ３４に格納される。この処理が、較正されるべきパイプライン全ステージに対して繰り返される（最終ステージの第ＫステージはＤ／Ａコンバータを具備していないので較正されず、最上位ビットを生成するステージに対してのみ時折較正が行われる）。
【００２５】
図４は、本発明によるパイプラインＡ／Ｄコンバータの、上述の単位セグメント較正手順後の通常動作の例示的実施形態を示すブロック図である。この実施形態は図１で例示した構造に基づいている。但し、ディジタル出力信号ｄｏｕｔはメモリ３４に格納された単位セグメント較正係数によって補正される。Ｄ／Ａコンバータ１２からの制御線３６は、単位セグメントの電流スイッチの状態に応じて極性（＋又は−）を補正値に割当てるための算術演算装置３２を制御する。各単位セグメントは当該電流スイッチの状態に応じて補正されるので、この過程は補正コードを独立させる。
【００２６】
次の段落では本発明の数学的背景を更に詳述する。
【００２７】
図５は一般的な単位セグメントＤ／Ａコンバータのブロック図である。該単位セグメントＤ／Ａコンバータは、単位セグメントＵｉを用いて実施される。ここで、ｉ＝１、２、・・・ｘで、ｘは単位セグメントの数である（実際には、パイプライン第ｋステージも特定されるべきであるため、正確な表記はＵｉ，ｋ，ｉｋ及びｘｋとなる。しかし、当該表記を簡略化し、混同の危険が無い場合は添字ｋを省略した）。製造による公差があるため、各単位セグメントは実値（実施形態に応じて電圧、電流、キャパシタンスなど）を有する。
0004532808.tif 000002
ここで、Ｕはパイプラインステージの公称単位セグメント値であり、ｅｉは単位セグメントｉの相対誤差である。量子化レベルごとに１つの単位セグメントがあれば、各セグメントの名目上の重み(nominal weight)は、Ｎｋビット分解能の１ＬＳＢ(最下位ビット(Least Significant Bit))である。ここで、Ｎｋはパイプライン第ｋステージの分解能である（１つのパイプラインステージの全単位セグメントは同じ重みを有する）。第ｋステージの１ＬＳＢは、パイプラインＡ／Ｄコンバータの最終Ｎビット出力において重みｗｋＬＳＢを有する。これは、
0004532808.tif 000003
であることを示す。
ここで、ｙｋは最終出力ワードのビットポジション｛Ｎ、Ｎ−１、・・・、２、１｝である。これは、ビットレベル決定の補正のためにパイプラインステージ間で１ビットの重複範囲を使用するパイプラインＡ／Ｄコンバータについて以下の式を示す。
0004532808.tif 000004
エラーｅｉのために、各単位セグメントの実際の重みは、
0004532808.tif 000005
になる。
【００２８】
例：パイプラインＡ／ＤコンバータがＮ＝１４ビットの合計分解能を有し、第１パイプラインステージがＮ１＝５ビットの分解能を有する場合、第１パイプラインステージの各単位セグメントは１４ビット出力ワードにおいて以下の名目上の重みを有する。
0004532808.tif 000006
＋１％の不適合性があるので、実際の重みは、５１２・１．０１＝５１７．１２ＬＳＢになる。
【００２９】
本発明が利用した研究法は、較正下の単位セグメントＵｉをそれが取りうる２つの状態に切換えることによって誤差を評価し、対応する２つのディジタル出力信号の差を公称差又は理想差と比較することである。単位セグメントは、図５に示したように「＋グループ」と「−グループ」の２グループにグループ化される。望ましくは、単位セグメントの数は両グループとも同じである（単位セグメントＵｉは数えない）。第１ステップでは、単位セグメントＵｉは「＋グループ」に切換えられ、対応するディジタル出力ｄ＋はパイプライン後部を使用して検出される。第２ステップでは、単位セグメントＵｉは、単位セグメントｉのスイッチＳの破線で示されたように「−グループ」に切換えられ、対応するディジタル出力ｄ−は同じパイプライン後部を使用して検出される。この過程の間、第ｋステージにおける残りの単位セグメントは変わらない。理想的には、ディジタル出力は＋／−１／２ｗｋであり（第ｋステージの全単位セグメントは同じ重みを有する）、よって、理想差又は公称差はｗｋである。しかし、実際には、ディジタル出力値ｄ＋及びｄ−は、Ｄ／Ａコンバータの各単位セグメントの実値の関数である。前記ディジタル出力値はステージ間補正(inter-stage offset)及び利得誤差の影響も受ける。そのため、実際のディジタル出力は、
0004532808.tif 000007
ここで、ｅＯＳ及びγはＡ／Ｄコンバータ後部に存在する補正及び利得誤差の累積に相当し、Ｕ＋及びＵ−は、それぞれ「＋グループ」及び「−グループ」の単位成分の合計に相当する。定数Ａは成分値を信号値にマッピングする倍率であり、Ｑ｛・｝は量子化関数に相当する。差ｄ−−ｄ＋を形成することにより以下の式が得られる。
0004532808.tif 000008
ここでｅＱは量子化の結果の残留誤差である。この誤差は、第ｋステージに見られるＡ／Ｄコンバータ後部の分解能を上げることにより低減することができる。ｅＴＯＴの導入によりステージ間利得誤差γが成分誤差として現出する。これは、本発明により利得誤差も較正されるということである。現行の較正対象の単位セグメントＵｉに関連するディジタル較正係数は、
0004532808.tif 000009
になる。この係数δｉ，ｋは現行の較正対象の単位セグメントＵｉに寄与するエラー評価に相当し、較正係数メモリ３４に格納され、Ａ／Ｄコンバータの通常動作の際に、単位セグメントがＶｒｅｆ＋又はＶｒｅｆ−のうちどちらに接続されるかに応じて、ディジタル出力ｄｏｕｔに加算されるか、或いは、ディジタル出力ｄｏｕｔから減算される（この情報は制御線３６を介して算術演算装置３２に転送される）。
【００３０】
単位セグメントＵｉを較正する上記処理は第ｋパイプラインステージのその他の単位セグメントに対して繰り返される。第ｋステージの他の単位セグメントの較正の間、「＋グループ」と「−グループ」は単位セグメントＵｉの較正時と同じ単位セグメントを含まない。しかし、望ましくは、前記２つのグループは少なくともほぼ同数の単位セグメントを含むようにバランスが保たれる。
【００３１】
第ｋパイプラインステージの全単位セグメントの較正が完了すると、他のパイプラインステージに対して同様の較正処理を行うことができる。この方法により、パイプラインＡ／Ｄコンバータの各ステージにおける単位セグメントごとに個別に較正係数を決定及び格納することが可能である（１以上の最終ステージは最初のステージより重みが小さく、これらのステージ程、誤差全体に寄与しないので、上述したように、実際には前記１以上の最終ステージが単位セグメントの較正をせずに残されてもよい）。
【００３２】
較正の効率は、係数を評価し信号と合成する際の精度に制限される。この精度は量子化誤差ｅＱの規模と較正算術演算装置３２が使用する内部ワード長により決定される。さらに較正精度を改善することになるので、さらに長いパイプラインＡ／Ｄコンバータワード長を内部で使用することが望ましい。
【００３３】
回路ノイズを受けると、図７で示したように、コードレベルｄ＋及びｄ−は、サンプル間に大規模な変動を生じることがある。複数サンプル（例えば１００〜１０００個のサンプル）の平均値
0004532808.tif 000010
をとって、ノイズの影響を軽減することができる。
【００３４】
図８は図７に基づく平均化を含む実施形態のブロック図である。本実施形態では、算術演算装置３２は、較正下のパイプラインステージで同様のスイッチ構成を具備した所定のサンプル数を平均化する平均化ユニット４０を含む。当該出力はスイッチＳＷを介し、平均値
0004532808.tif 000011
を格納する一時メモリ４２に転送される。その後、較正されるべき単位セグメントｉは当該相補的なスイッチの状態に切換えられ、スイッチＳＷが、平均化ユニット４０を平均値
0004532808.tif 000012
を格納する一時メモリ４４に接続するために下方側に切換えられる。差
0004532808.tif 000013
は加算器／減算器４６において作成され、加算器／減算器４８においてこの差から予想差ｗｋが差し引かれ、較正係数が作成される。その結果得られた較正係数δｉ，ｋはメモリ３４に格納される。記憶域（メモリロケーション）は制御ユニット３０によって決定される。
【００３５】
図９は、本発明による、較正の際の単位セグメントＤ／Ａコンバータの電流源の実施ブロック図である。本実施形態では、単位ソース２０は電流源に相当し、基準電圧は電流／電圧コンバータ５２によって電流に変換される。ソースの数が偶数であれば、電流「ダンプ」ノードに切換えて単位セグメントの１つを排除することが望ましい。この方法で、「＋グループ」と「−グループ」で同数の単位セグメントを使用して単位セグメントグループの釣り合いをとることができる。排除された単位セグメントは別の較正ステップにおいて較正され、そのステップでは別の単位セグメントが排除される。望ましくは、較正手順は、パイプラインステージの較正の際に各単位セグメントが一度は排除されるように、排除される単位セグメントをシフトする。
【００３６】
図１０は、本発明による、較正のサンプル段階の単位セグメントＤ／Ａコンバータのスイッチキャパシタの実施ブロック図である。このケースでは、単位ソース２０はキャパシタＣで置換される。電流源の実施のように、１つの単位セグメントが、別の単位セグメントｉの較正の際に固定基準電圧Ｖｆに切換えることにより排除される。２つの単位セグメントは「＋グループ」又は「−グループ」のどちらのメンバーでもないことも注目される。これらのセグメントは、図１１に示される維持段階の際に帰還セグメントとして使用される。帰還セグメントの数はステージ間利得Ｇｋを決定する。ここでは、２つの帰還セグメントが使用される。残りのセグメントが偶数であれば、グループは１セグメントを排除してバランスをとることができる。
【００３７】
図１１は維持段階の図１０のスイッチキャパシタの実施ブロック図である。この段階において、較正下の単位セグメントｉは当該相補的スイッチの状態間で切換えられる。単位セグメントグループのメンバーではない２つのキャパシタが、この段階の際にステージ出力に直接接続されることは注目される（それがグループメンバーではない理由である）。これら２つのキャパシタは、好ましくは、較正の際にパイプラインステージのキャパシタを通ってシフトされない。
【００３８】
較正係数メモリ３４に格納されたデータは、下記公式に従ってパイプラインＡ／Ｄコンバータ出力ｄｏｕｔを補正するために使用される（全単位セグメントが較正されたと仮定する）。
0004532808.tif 000014
ここで、δｏｕｔは補正値の合計であり、Ｄｏｕｔはパイプラインから得られる補正されたディジタル出力であり、
0004532808.tif 000015
は、第ｋパイプラインステージの各個別単位セグメントに対する較正係数を含む（信号依存性）補正値である。第ｋステージの各スイッチｉに対応するＤ／Ａコンバータスイッチコード値ｓｉ，ｋはδｉ，ｋが加算されるべきか減算されるべきかを決定する。
【００３９】
図１２は較正済みのパイプラインＡ／Ｄコンバータの通常動作における補正ユニットの例示的な実施形態のブロック図である。個々の補正値δｉ，ｋは、メモリ３４から検索され、正しい符号（＋又は−）を取得するために電流スイッチの状態と組合される。その後、各較正済みのパイプラインステージについて、加算器ネットワーク６０において各ステージの補正値が合算される。その後、完全な補正δｏｕｔを作成するために、加算器６２において各ステージの補正値が合算される。最後にＡ／Ｄコンバータ出力ｄｏｕｔにこの補正値が加算される。
【００４０】
サンプルのコードが同じであっても、スイッチの状態はサンプル間で変化することがあることに注目すべきである（ダイナミックエレメントマッチング／スクランブリング）。しかし、本発明の基本的な特徴によれば、実際の補正ではスイッチの状態が考慮されているので、前記変化は容認できる。よって、従来技術とは対照的に、単位セグメントのスイッチ状態に応じて、同じコードが異なる補正と対応していてもよい。
【００４１】
図１３は本発明による較正及び補正方法の例示的な実施形態である。ステップＳ１は較正されるべき第１パイプラインステージの第１単位セグメントを選択する。ステップＳ２は選択されたステージの入力信号をゼロに設定する。ステップＳ３で、選択された単位セグメントはＶｒｅｆ＋に切換えられる。ステップＳ４は単位セグメントの「＋グループ」と「−グループ」を形成する。その後、ステップＳ５はｄ＋を測定する。ステップＳ６は選択されたセグメントをＶｒｅｆ−に切換える。その後、ステップＳ７はｄ−を測定する。ステップＳ８は選択された単位セグメントの較正係数を計算して格納する。ステップＳ９はそれが選択されたステージの最後の単位セグメントであるかを検査する。そうでなければ、ステップＳ１０は次の単位セグメントを選択してステップＳ３に戻る。他方、選択されたステージの最後の単位セグメントであれば、ステップＳ１１は選択されたパイプラインステージが較正されるべき最後のステージであるか否かを検査する。最後のステージでなければ、ステップＳ１２は次のパイプラインステージを選択してステップＳ２に戻る。最後のステージであれば、Ａ／Ｄコンバータの較正はステップＳ１３において終了される。
【００４２】
前記特許請求の範囲によって規定される本発明の技術的思想から逸脱することなく、本発明の様々な変更及び変形が可能であることは当業者には自明である。
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【図面の簡単な説明】
【図１】  典型的なパイプラインＡ／Ｄコンバータのブロック図である。
【図２】  図１のＡ／Ｄコンバータの典型的なパイプラインステージのブロック図である。
【図３】  本発明によるパイプラインＡ／Ｄコンバータの較正段階の例示的実施形態を示すブロック図である。
【図４】  本発明によるパイプラインＡ／Ｄコンバータの較正後の通常動作の例示的実施形態を示すブロック図である。
【図５】  本発明による較正における一般的な単位セグメントＤ／Ａコンバータのブロック図である。
【図６】  単位セグメントの較正を示す図である。
【図７】  単位セグメントの較正に関する平均化の説明図である。
【図８】  図７に基づく平均化を含む、本発明によるパイプラインＡ／Ｄコンバータの実施形態のブロック図である。
【図９】  本発明による較正の際の単位セグメントＤ／Ａコンバータの電流源の実施ブロック図である。
【図１０】  本発明による単位セグメントＤ／Ａコンバータの較正のサンプル段階におけるスイッチキャパシタの実施ブロック図である。
【図１１】  本発明による単位セグメントＤ／Ａコンバータの較正の維持段階におけるスイッチキャパシタの実施ブロック図である。
【図１２】  較正済みのパイプラインＡ／Ｄコンバータの通常動作における補正ユニットの例示的実施形態のブロック図である。
【図１３】  本発明による較正方法の例示的実施形態である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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