(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、前記半導体基板における短絡状態を検出するための短絡検出領域と
を含み、
前記短絡検出領域は、
前記半導体基板上に形成された絶縁膜と、
導電材料からなり、複数の接続部により前記半導体基板と電気的に接続されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる第１の導体パターンと、
導電材料からなり、前記第１の導体パターンに近接して、前記半導体基板から電気的に絶縁されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる複数の第２の導体パターンと
を備え、
前記第１の導体パターンは、平行に並設された複数のストライプ状であり、
隣接する前記第１の導体パターン間に、前記複数の第２の導体パターンが配されていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられ、前記半導体基板における短絡状態を検出するための短絡検出領域と
を含み、
前記短絡検出領域は、
前記半導体基板上に形成された絶縁膜と、
導電材料からなり、複数の接続部により前記半導体基板と電気的に接続されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる第１の導体パターンと、
導電材料からなり、前記第１の導体パターンに近接して、前記半導体基板から電気的に絶縁されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる複数の第２の導体パターンと
を備え、
前記第１の導体パターンは網状に形成されており、
前記第１の導体パターンの網目内に前記第２の導体パターンが配されていることを特徴とする半導体装置。
【請求項３】
前記第１の導体パターンは、複数の前記接続部が当該第１の導体パターンの全体に亘って略均一に形成されて形成されてなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記短絡検出領域は、前記半導体基板上で半導体素子の形成領域と共に局所的に形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記短絡検出領域は、前記半導体基板上の略全面に形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項６】
半導体基板上に、
絶縁膜と、
導電材料からなり、複数の接続部により前記半導体基板と電気的に接続されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる第１の導体パターンと、
導電材料からなり、前記第１の導体パターンに近接して、前記半導体基板から電気的に絶縁されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる複数の第２の導体パターンと
を備えた短絡検出領域が形成された状態において、前記短絡検出領域を用いて短絡状態を検出するに際して、
前記各第２の導体パターンの電位を測定するステップと、
前記短絡検出領域において、電位が変化した前記第２の導体パターンの光学画像又はＳＥＭ画像を提供するステップと
を含み、
前記第１の導体パターンは、平行に並設された複数のストライプ状であり、
隣接する前記第１の導体パターン間に、前記複数の第２の導体パターンが配されることを特徴とする短絡検出方法。
【請求項７】
半導体基板上に、
絶縁膜と、
導電材料からなり、複数の接続部により前記半導体基板と電気的に接続されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる第１の導体パターンと、
導電材料からなり、前記第１の導体パターンに近接して、前記半導体基板から電気的に絶縁されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる複数の第２の導体パターンと
を備えた短絡検出領域が形成された状態において、前記短絡検出領域を用いて短絡状態を検出するに際して、
前記各第２の導体パターンの電位を測定するステップと、
前記短絡検出領域において、電位が変化した前記第２の導体パターンの光学画像又はＳＥＭ画像を提供するステップと
を含み、
前記第１の導体パターンは網状に形成されており、
前記第１の導体パターンの網目内に前記第２の導体パターンが配されることを特徴とする短絡検出方法。
【請求項８】
前記第１の導体パターンは、複数の前記接続部が当該第１の導体パターンの全体に亘って略均一に形成されて形成されてなることを特徴とする請求項６又は７に記載の短絡検出方法。
【請求項９】
前記短絡検出領域は、前記半導体基板上で半導体素子の形成領域と共に局所的に形成されていることを特徴とする請求項６〜８のいずれか１項に記載の短絡検出方法。
【請求項１０】
前記各ステップを実行して、前記短絡検出領域と共に前記半導体素子の形成領域に形成されてなる前記絶縁膜に対応した短絡状態を検出した後に、
前記半導体素子の形成領域に前記絶縁膜を積層形成すると共に、前記短絡検出領域に新たに前記短絡検出領域を積層形成し、新たな前記短絡検出領域を用いて再び前記各ステップを実行することを、前記半導体素子の形成領域の前記絶縁膜の積層数に応じて少なくとも１回行うことを特徴とする請求項９に記載の短絡検出方法。
【請求項１１】
前記短絡検出領域は、前記半導体基板上の略全面に形成されていることを特徴とする請求項６〜８のいずれか１項に記載の短絡検出方法。
【請求項１２】
前記短絡状態の検出を終了した半導体装置において、
前記短絡検出領域上に新たに前記短絡検出領域を積層形成し、新たな前記短絡検出領域を用いて再び前記各ステップを実行することを、少なくとも１回行うことを特徴とする請求項１１に記載の短絡検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板における配線等の短絡状態を検出するための短絡検出方法、及び短絡検出に用いる半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置においては、配線や導体の電気的な短絡（ショート）は致命的な欠陥になり、半導体装置の歩留まりを低下させる。例えば、導電性の異物が配線上に付着しており、当該異物が隣の配線に跨ることにより、ショート欠陥となる。このようなショート欠陥の検出には、欠陥検査装置を用いて検査を行い、その後、例えばＳＥＭを含むレビュー装置にてレビューすることにより確認している。また、配線間のパターン不良による所謂ベタショートも同様に検査及びレビューにより確認している。これらの欠陥の有無は、レビュー時にＳＥＭで上方から観察することにより、容易に判断することができる。
【０００３】
【特許文献１】特開２００１−３０５１９４号公報
【特許文献２】特開２００２−２０３８８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、近時における半導体素子の微細化・高集積化に伴い、配線間の絶縁膜材料として、いわゆる塗付型の低誘電率層間絶縁膜が用いられるようになってきている。塗付型の場合、ＣＶＤ法等により形成される層間絶縁膜と異なり、層間絶縁膜の塗布形成時に当該層間絶縁膜中に導電性の異物が混入し、当該異物に起因して配線間のショート欠陥が発生することがある。この場合、異物は膜中に存するため、通常の欠陥検査では検出できないか、或いは欠陥検査の検出光が膜中を透過して欠陥座標を検出したとしても、レビュー時のＳＥＭによる観察では、異物の明確な像を確認することができず、ショート欠陥として検出することが困難である。同様に、工場の工程で行われている製品の欠陥検査においても、このような層間絶縁膜中のショート不良を検出することができない。
【０００５】
例えば、層間絶縁膜におけるショート欠陥箇所の検出方法としては、特許文献１の技術が挙げられる。ここでは、特許文献１の図１５のように、矩形状の一対の導体パターンであり、一方が半導体基板と電気的に接続されたものであり、他方が電気的に絶縁状態とされたものを交互に千鳥状に配設してなる検査用の半導体装置が開示されている。ところがこの場合、一方の導体パターンと半導体基板との接続部が少数（図示の例では１つ）であるため、一方の導体パターンと半導体基板との間で接続不良が発生した場合、当該接続不良がショート欠陥として検出されてしまい、これがショート欠陥検出のノイズとなってショート欠陥検出の精度を著しく低下させるという問題がある。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、絶縁膜上における観察可能なショート欠陥のみならず、絶縁膜中で観察不能又は観察困難なショート欠陥も絶縁膜上のショート欠陥と区別して精度良く確実に検出することができ、検出された各種のショート欠陥の情報を利用して半導体製造工程を効率良く管理することを可能とする欠陥検出方法及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、半導体基板と、前記半導体基板上に設けられ、前記半導体基板における短絡状態を検出するための短絡検出領域とを含み、前記短絡検出領域は、前記半導体基板上に形成された絶縁膜と、導電材料からなり、複数の接続部により前記半導体基板と電気的に接続されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる第１の導体パターンと、導電材料からなり、前記第１の導体パターンに近接して、前記半導体基板から電気的に絶縁されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる複数の第２の導体パターンとを備え、前記第１の導体パターンは、平行に並設された複数のストライプ状であり、隣接する前記第１の導体パターン間に、前記複数の第２の導体パターンが配されている。
本発明の半導体装置は、半導体基板と、前記半導体基板上に設けられ、前記半導体基板における短絡状態を検出するための短絡検出領域とを含み、前記短絡検出領域は、前記半導体基板上に形成された絶縁膜と、導電材料からなり、複数の接続部により前記半導体基板と電気的に接続されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる第１の導体パターンと、導電材料からなり、前記第１の導体パターンに近接して、前記半導体基板から電気的に絶縁されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる複数の第２の導体パターンとを備え、前記第１の導体パターンは網状に形成されており、前記第１の導体パターンの網目内に前記第２の導体パターンが配されている。
【０００８】
本発明の短絡検出方法は、半導体基板上に、絶縁膜と、導電材料からなり、複数の接続部により前記半導体基板と電気的に接続されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる第１の導体パターンと、導電材料からなり、前記第１の導体パターンに近接して、前記半導体基板から電気的に絶縁されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる複数の第２の導体パターンとを備えた短絡検出領域が形成された状態において、前記短絡検出領域を用いて短絡状態を検出するに際して、前記各第２の導体パターンの電位を測定するステップと、前記短絡検出領域において、電位が変化した前記第２の導体パターンの光学画像又はＳＥＭ画像を提供するステップとを含み、前記第１の導体パターンは、平行に並設された複数のストライプ状であり、隣接する前記第１の導体パターン間に、前記複数の第２の導体パターンが配される。
本発明の短絡検出方法は、半導体基板上に、絶縁膜と、導電材料からなり、複数の接続部により前記半導体基板と電気的に接続されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる第１の導体パターンと、導電材料からなり、前記第１の導体パターンに近接して、前記半導体基板から電気的に絶縁されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる複数の第２の導体パターンとを備えた短絡検出領域が形成された状態において、前記短絡検出領域を用いて短絡状態を検出するに際して、前記各第２の導体パターンの電位を測定するステップと、前記短絡検出領域において、電位が変化した前記第２の導体パターンの光学画像又はＳＥＭ画像を提供するステップとを含み、前記第１の導体パターンは網状に形成されており、前記第１の導体パターンの網目内に前記第２の導体パターンが配される。
【発明の効果】
【０００９】
本発明によれば、絶縁膜上における観察可能なショート欠陥のみならず、絶縁膜中で観察不能又は観察困難なショート欠陥も絶縁膜上のショート欠陥と区別して精度良く確実に検出することができ、検出された各種のショート欠陥の情報を利用して半導体製造工程を効率良く管理することが可能となる。
【発明を実施するための最良の形態】
【００１０】
−本発明の基本骨子−
本発明は、絶縁膜のうち、特に成膜中に内部に異物が混入しがちな、低誘電率の塗布型の絶縁膜を好適な適用対象とする。
本発明では、先ず、絶縁膜上のショート欠陥とともに、絶縁膜中に混入した導電性の異物に起因して発生するショート欠陥を、絶縁膜上のショート欠陥と区別して検出することを実現すべく、半導体基板と電気的に接続された第１の導体パターンと、半導体基板から電気的に絶縁された第２の導体パターンとを、それぞれ上面が露出するように絶縁膜内に埋め込んで短絡検出領域を構成する。
【００１１】
絶縁膜中で観察不能又は観察困難な欠陥としては、第１の導体パターンと第２の導体パターンとの間における絶縁膜中のショート欠陥と、第１の導体パターンの半導体基板との接続不良に起因する欠陥とが考えられる。後者の欠陥が発生した場合、第１の導体パターンは絶縁状態となって第２の導体パターンと同電位となってしまい、第２の導体パターンについての短絡識別機能を失う。従って、後者の欠陥は前者の欠陥、即ち絶縁膜中のショート欠陥を検出する際のノイズとなる。本発明では、後者の欠陥の発生を防止してノイズをできるだけ除去し、絶縁膜中のショート欠陥の検出精度を向上させるべく、第１の導体パターンに半導体基板との間に複数の接続部を設ける。従って、第１の導体パターンを複数の接続部を設け得る形状に形成することが必要である。
【００１２】
この場合、ある接続部に局所的に生じた接続不良が他の接続部に与える影響をできるだけ抑える観点から、複数の接続部は位置的に適度なばらつきをもって形成されるべきである。従って、第１の導体パターンは、複数の接続部が当該第１の導体パターンの全体に亘り略均一に形成されてなることが最も望ましい。
【００１３】
短絡検出領域の具体的構造としては、第１の導体パターンをストライプ状、第２の導体パターンを矩形等の小片状とする。そして、複数の第１の導体パターンを各々平行に形成するとともに、隣接する第１の導体パターン間に、第１の導体パターンの長手方向に沿って複数の第２の導体パターンを形成する。この場合、隣接する第１の導体パターン間の距離を技術上及び設計上の制約から許される限り短く、第２の導体パターンとしては、同様に許される限り小さく且つ高密度に形成することが望ましい。このように第１及び第２の導体パターンを形成する程、ショート欠陥の発生部位を高精度で特定することができる。
【００１４】
上記の短絡検出領域を用いてショート欠陥を検出するには、先ず、いわゆる電位コントラスト法（特許文献２を参照）を適用した欠陥検査装置（例えばＳＥＭ式欠陥検査装置）により、第２の導体パターンのうち電位コントラストが絶縁状態に対応した値から変化したものの座標を求める。第２の導体パターンは小さいため、電位コントラストが変化した第２の導体パターンの近傍にショート欠陥が存在することになる。
【００１５】
続いて、上記のようにして検出されたショート欠陥について、顕微鏡、例えばＳＥＭを用いた観察により、上記のショート欠陥が絶縁膜上に存するものであるか、絶縁膜中に存するものであるかを視認等により特定する。ショート欠陥がＳＥＭを用いた視認等では確認されなければ、当該ショート欠陥は絶縁膜内に存するものであると見なすことができる。なお、諸々の短絡状態である具体的なショート態様の特定法については後述する。
【００１６】
ここで、第１の導体パターンと半導体基板との間との間に形成された接続部に接続不良が発生した場合、当該接続部については第１の導体パターンと半導体基板との導通は果たせなくなる。しかしながら本発明では、第１の導体パターンと半導体基板との間を接続する接続部が複数設けられているため、そのうちの一部に接続不良が生じても、他の接続部により第１の導体パターンと半導体基板との導通が保たれる。１つの第１の導体パターンに形成された接続部はその数が多い程、第１の導体パターンの半導体基板との導通が保たれる確率が高くなる、従って本発明では、接続部の接続不良に起因する絶縁膜中のショート欠陥検出のノイズを可及的に低減させ、絶縁膜中のショート欠陥の検出精度を大幅に向上させることができる。
【００１７】
短絡検出領域の他の例として、第１の導体パターンは網状に形成し、第１の導体パターンの網目内にそれぞれ第２の導体パターンを配するようにしても良い。この構成により、第１の導体パターンの接続部数が格段に増加し、極めて低い確率ではあるが、接続不良と共に第１の導体パターンの２箇所以上の部位に断線が生じたとしても、検出精度を低下させることなく絶縁膜中のショート欠陥を検出することができる。
【００１８】
短絡検出領域の具体的な適用対象としては、半導体基板上で半導体素子の形成領域と共に局所的に形成する場合、及び半導体基板上の略全面に形成する場合が考えられる。
前者のように半導体素子（例えばＭＯＳトランジスタや各種の半導体メモリ等）の形成領域と共に局所的に形成する場合としては、複数の半導体チップ領域（スクライブラインに沿った切断により個々の半導体チップとなる領域）のうちの１つ、或いは１つの半導体チップ領域の一部分に、短絡検出領域を設ける。このとき、半導体素子に絶縁膜を形成する際に同時に短絡検出領域にも絶縁膜を形成し、当該絶縁膜のショート欠陥（絶縁膜上及び絶縁膜中のショート欠陥）を検出する。そして、例えば短絡検出領域と半導体素子の形成領域との面積比率に基づいて、短絡検出領域において検出されたショート欠陥から当該半導体基板における半導体素子の形成領域のショート欠陥を見積もることができる。
【００１９】
ここで、半導体素子の形成領域においては、通常、各種の配線構造等を積層形成等するため、例えば配線層毎に層間絶縁膜を積層形成する。そこで、各層間絶縁膜に対応して、当該層間絶縁膜を形成する毎に、新たな短絡検出領域をショート欠陥検出済みの短絡検出領域上に積層形成し、各層間絶縁膜毎にショート欠陥を見積もるようにしても良い。
【００２０】
一方、後者のように半導体基板上の略全面に形成する場合、当該半導体基板における絶縁膜に関するショート欠陥の検出結果を工程管理に利用することができる。即ち、当該半導体基板の当該絶縁膜のショート欠陥を検出することにより、当該半導体基板の前後における半導体基板、或いは当該半導体基板を含むロットにおける当該絶縁膜のショート欠陥を推定することができる。このような半導体基板を、例えば１週間又は１ヶ月毎等、所定間隔をおいて形成してショート欠陥検出を行うことにより、極めて効率的な製品管理が可能となる。
【００２１】
ここで、半導体基板上の略全面に形成された短絡検出領域を用いてショート欠陥検出を行った後、当該半導体基板を廃棄等することなく、ショート欠陥検出済みの短絡検出領域上に新たな短絡検出領域を積層形成し、再びショート欠陥検出に供することできる。このように半導体基板を再利用することにより、別の半導体基板を用いることなく１枚の半導体基板で複数回のショート欠陥検出が可能となり、省資源化及び製造コストの低減化に資する。
【００２２】
−本発明を適用した具体的な緒実施形態−
以下、本発明の緒実施形態について、図面を参照しながら詳細に説明する。
【００２３】
（第１の実施形態）
本実施形態では、シリコン半導体基板のチップ形成領域の１つに短絡検出領域を入れ込み、ショート欠陥検出を行う場合について例示する。
【００２４】
［短絡検出領域を備えた半導体装置の構成］
図１は、第１の実施形態による半導体装置の主要構成部位を模式的に示す平面図である。図２は、短絡検出領域の概略構成を示す模式図であり、（ａ）が平面図、（ｂ）が破線Ｉ−Ｉに沿った断面図、（ｃ）が破線ＩＩ−ＩＩに沿った断面図である。
【００２５】
本実施形態による半導体装置は、図１に示すように、シリコン半導体基板１の表面に形成された複数の半導体チップ領域２と共に、短絡検出領域１０が形成されてなるものである。図示の例では、４×６のいわゆるマルチチップ内の１つに短絡検出領域１０が形成される。短絡検出領域１０は、当該短絡検出領域１０以外の各半導体チップ領域２と共に、スクライブライン３により仕切られてシリコン半導体基板１の表面に画定されている。
【００２６】
半導体チップ領域２は、例えばＭＯＳトランジスタや各種の半導体メモリ等が搭載されており、スクライブライン３に沿った切断により個々の半導体チップとなる領域である。
【００２７】
短絡検出領域１０は、図２の各図に示すように、絶縁膜１１と、導電材料からなり、絶縁膜１１内に埋め込まれて表面のみが露出してなる複数の第１の導体パターン１２及び複数の第２の導体パターン１３を備えて構成されている。
【００２８】
絶縁膜１１は、絶縁材料、ここでは塗布型の低誘電率絶縁材料である例えばＳｉＬＫ（登録商標）が塗布されてなるもの、又はＣＶＤ法によりシリコン酸化物等が堆積してなるものであり、短絡検出領域１０の絶縁膜であると共に、各半導体チップ領域２の層間絶縁膜と同一材料により同時形成されるものである。
【００２９】
各第１の導体パターン１２は、図２（ａ），（ｂ）に示すように、ストライプ状に各々平行に並列するようにパターン形成されており、絶縁膜１１内にバリアメタル膜１７を介して埋め込み形成されている。第１の導体パターン１２は、表面のみが露出する帯状部１２ａと、シリコン半導体基板１と電気的に接続される複数のビア部１２ｂとが一体形成されてなるものである。複数のビア部１２ｂは、帯状部１２ａの全体に亘り略均一に形成されている。図２（ｂ）では、図示の便宜上、ビア部１２ｂは４つのみ示す。この場合、隣接する第１の導体パターン１２間の距離を技術上及び設計上の制約から許される限り短く形成することが望ましい。
【００３０】
各第２の導体パターン１３は、図２（ａ），（ｃ）に示すように、小片状、ここでは矩形状に、絶縁膜１１内にバリアメタル膜１７を介して埋め込み形成されている。第２の導体パターン１３は、隣接する第１の導体パターン１２間で第１の導体パターン１２の長手方向に沿って並列するように形成されており、シリコン半導体基板１と電気的に絶縁した状態（フローティング状態）となるように絶縁膜１１内に埋め込み形成されている。この場合、各第２の導体パターン１３としては、技術上及び設計上の制約から許される限り小さく且つ高密度に形成することが望ましい。
【００３１】
［短絡検出領域の形成方法］
ここで、短絡検出領域１０の形成方法について説明する。
図３及び図４は、短絡検出領域の形成方法について、工程順に示す概略断面図である。ここで、図３（ａ）が図２の破線Ｉ−Ｉに沿った断面に対応しており、図３（ｂ），図４（ａ），（ｂ）の各図において、上段が図２の破線Ｉ−Ｉに沿った断面に対応し、下段が図２の破線ＩＩ−ＩＩに沿った断面に対応している。
【００３２】
本実施形態では、半導体チップ領域２に形成する層間絶縁膜と同一材料でこれと同時に短絡検出領域１０に絶縁膜１１を形成し、短絡検出領域１０を用いて半導体チップ領域２のショート欠陥を管理する。ここでは、半導体チップ領域２の層間絶縁膜にいわゆるデュアルダマシン法により配線を形成するに際して、同様に短絡検出領域１０の絶縁膜１１にも同時にデュアルダマシン法により第１の導体パターン１２を形成する場合について例示する。
【００３３】
先ず、図３（ａ）に示すように、シリコン半導体基板１上に金属膜（不図示）を形成した後、絶縁材料、ここでは低誘電率絶縁材料である例えばＳｉＬＫ（登録商標）をスピンコート法等により塗布し、硬化させて絶縁膜１１を形成する。ここで、絶縁膜１１としては、ＣＶＤ法によりシリコン酸化物等を堆積して形成する場合もある。このとき、各半導体チップ領域２においても、絶縁膜１１と同一材料により層間絶縁膜（不図示）が同時形成される。なお、シリコン半導体基板１上の金属膜の形成は省略しても良い。
【００３４】
続いて、図３（ｂ）に示すように、絶縁膜１１にリソグラフィー及びドライエッチングを繰り返し施して絶縁膜１１を加工し、第１の導体パターン１２を形成するための第１の溝１４と、第２の導体パターン１３を形成するための第２の溝１５とを形成する。ここで、各半導体チップ領域２には、第１の溝１４や第２の溝１５と共に配線形成のための各種溝を同時形成する。
【００３５】
第１の溝１４は、図３（ｂ）の上段に示すように、絶縁膜１１にストライプ状に形成されてなる帯状溝１４ａと、帯状溝１４ａの下方でこれと一体に形成されてなり、金属膜の表面（又は、シリコン半導体基板１の表面）の一部を露出させるように開口するビア孔１４ｂとから構成される。絶縁膜１１には、複数の第１の溝１４が平行に並列するように形成される。
【００３６】
第２の溝１５は、図３（ｂ）の下段に示すように、絶縁膜１１の表層部分で金属膜の表面（又は、シリコン半導体基板１の表面）を露出させることなく形成された矩形状の溝である。絶縁膜１１には、複数の第２の溝１５が隣接する第１の溝１４間で第１の溝１４の長手方向に沿って並列するように形成される。
【００３７】
続いて、図４（ａ）に示すように、第１の溝１４及び第２の溝１５を導電材料１６で埋め込む。ここで、各半導体チップ領域２には、配線形成のための各種溝を同時に導電材料１６で埋め込む。ここで、導電材料１６として、例えば銅（Ｃｕ）又はその合金を用い、いわゆるダマシン法（第１の溝１４については、デュアルダマシン法）により第１の溝１４及び第２の溝１５を埋め込むように導電材料１６を形成する。
【００３８】
詳細には、先ず、第１の溝１４及び第２の溝１５の各内壁面を覆うように、絶縁膜１１上にＴｉＮ等の導電性の薄いバリアメタル膜１７をスパッタ法等により形成した後、メッキシード膜（不図示）を同様に第１の溝１４及び第２の溝１５の各内壁面をバリアメタル膜１７を介して覆うように形成する。なお、バリアメタル膜１７の形成は省略できる場合がある。
【００３９】
次に、メッキ法により、メッキシード膜から導電材料１６を成長させてゆき、第１の溝１４及び第２の溝１５をバリアメタル膜１７を介して埋め込むように、絶縁膜１１上に導電材料１６を形成する。第１の溝１４を導電材料１６で埋め込む様子を図４（ａ）の上段に、第２の溝１５を導電材料１６で埋め込む様子を図４（ｂ）の下段にそれぞれ示す。
【００４０】
続いて、図４（ｂ）に示すように、平坦化法、例えば化学機械研磨法（Chemical Mechanical Polish：ＣＭＰ法）により、絶縁膜１１を研磨ストッパーとして導電材料１６を研磨し、絶縁膜１１上の導電材料１６及びバリアメタル膜１７を除去する。このとき、第１の溝１４を充填する第１の導体パターン１２と、第２の溝１５を充填する第２の導体パターン１３とが同時形成され、短絡検出領域１０が完成する。第１の導体パターン１２が形成された様子を図４（ｂ）の上段に、第２の導体パターン１３が形成された様子を図４（ｂ）の下段にそれぞれ示す。ここで、各半導体チップ領域２には、第１の導体パターン１２及び第２の導体パターン１３と共にＣＭＰが同時に施されて配線が形成される。
【００４１】
［短絡検出領域を用いたショート欠陥の検出方法］
以下、上記の短絡検出領域１０を備えた半導体装置を用いたショート欠陥の検出方法について説明する。本実施形態では、短絡検出領域１０を備えた半導体装置（即ち、各半導体チップ２と共に短絡検出領域１０が形成されたシリコン半導体基板１）と、欠陥検査装置としてＳＥＭ式欠陥検査装置とを用いる。
図５は、所定の第２の導体パターンにショート欠陥が発生したときの電位コントラストの変化を模式的に示す平面図であり、図６は、諸々の短絡状態である具体的なショート態様をＳＥＭで観察した様子を示す平面図である。
【００４２】
先ず、いわゆる電位コントラスト法を適用した欠陥検査装置、ここではＳＥＭ式欠陥検査装置を用いて、第２の導体パターン１３の電位コントラストを調べる。ＳＥＭ式欠陥検査装置では、シリコン半導体基板１と電気的に接続された第１の導体パターン１２と、フローティング状態の第２の導体パターン１３とでは、電位コントラストによる明暗の差が生じる。従って、第２の導体パターン１３に第１の導体パターン１２との間で短絡が発生すれば、当該第２の導体パターン１３が第１の導体パターン１２と同電位となり、フローティング状態に対応した電位コントラストから変化することになる。このように変化した第２の導体パターン１３を短絡パターン４として図示する。
【００４３】
ＳＥＭ式欠陥検査装置により、第２の導体パターン１３のうち電位コントラストがフローティング状態に対応した値から変化したもの（短絡パターン４）の座標を求める。図５に示すように、電位コントラストが第１の導体パターン１２と同一となった第２の導体パターン１３が短絡パターン４である。第２の導体パターン１３は小さいため、短絡パターン４の近傍にショート欠陥が存在すると見なすことができる。
【００４４】
続いて、上記のようにしてショート欠陥が存在するとされた短絡パターン４について、顕微鏡、ここではＳＥＭを用いた観察により、上記のショート欠陥が絶縁膜１１上に存するものであるか、絶縁膜１１中に存するものであるかを視認等により特定する。ここで、本実施形態では、第１の導体パターン１２には複数のビア部１２ｂが帯状部１２ａの全体に亘り略均一に形成されているため、複数のビア部１２ｂのうちの一部に接続不良が生じている場合でも、他のビア部１２ｂによりシリコン半導体基板１と電気的に接続されているため、接続不良に起因して第１の導体パターン１２がフローティング状態となる確率は極めて低い。そのため、絶縁膜１１中のショート欠陥の検出におけるノイズが可及的に除去されており、当該検出精度は高い。従って、ショート欠陥がＳＥＭを用いた視認等では確認されなければ、当該ショート欠陥は絶縁膜１１内に存するものであると見なすことができる。
【００４５】
ここで、ＳＥＭを用いた観察においては、必要であれば、電位コントラストの明確となるＳＥＭの条件と、鮮明な画像を取得するためのＳＥＭの条件との両方を用いる。但し、一条件により、電位コントラストも明確であり、且つ画像も鮮明に取得できる場合には、当該一条件にＳＥＭを設定しても良い。
【００４６】
諸々の短絡状態である具体的なショート態様としては、主に図６に示すように、（ａ），（ｂ），（ｃ）の３つの態様が考えられる。
図６（ａ）のショート態様は、第１の導体パターン１２及び第２の導体パターン１３の形成時におけるパターン不良に起因する短絡である。この場合、短絡の生じた第２の導体パターン１３である短絡パターン４が第１の導体パターン１２と接続された形（接続部位を１８とする）にパターニングされているため、ＳＥＭを用いた観察で確認できる。従って、この場合のショート欠陥は、絶縁膜１１上に生じたものである。
【００４７】
図６（ｂ）のショート態様は、所定の第２の導体パターン１３と第１の導体パターン１２との間を架橋するように導電性の異物１９が付着することに起因して短絡パターン４となる短絡である。この場合、ＳＥＭを用いた観察で異物１９の存在を確認できる。従って、この場合のショート欠陥は、絶縁膜１１上に生じたものである。
【００４８】
図６（ｃ）のショート態様は、ＳＥＭを用いた観察では短絡パターン４の近傍に異変が確認されず、当該短絡パターン４の電位コントラストが第１の導体パターン１２と同一となっているのみの短絡である。従って、この場合のショート欠陥は、絶縁膜１１中で生じていると見なすことができる。
【００４９】
なお、他のショート態様としては、いわゆるスクラッチに起因する短絡等があり、ショートの原因はいくつか考えられる。何れにせよ、絶縁膜１１のショート欠陥は、ＳＥＭ式欠陥検査装置を用いた第２の導体パターン１３の電位コントラストの測定と、電位コントラストの変化した第２の導体パターン１３のＳＥＭを用いた観察とにより、電位コントラストの変化と共に、観察により当該第２の導体パターン１３のショート欠陥が確認できる場合と、電位コントラストの変化のみが測定され、観察では当該第２の導体パターン１３のショート欠陥が確認できない場合とに分類することができる。このうち、前者の場合が絶縁膜１１上のショート欠陥であり、後者の場合が絶縁膜１１中のショート欠陥である。
【００５０】
このようにして、短絡検出領域１０における絶縁膜１１中のショート欠陥数を見積もることができる。短絡検出領域１０の占有面積が半導体チップ領域２の占有面積と同一であれば、各半導体チップ領域２における層間絶縁膜中のショート欠陥数は、短絡検出領域１０における絶縁膜１１中のショート欠陥数と略同一であると見積もることができる。
【００５１】
また、例えば短絡検出領域１０と半導体チップ領域２の占める全領域との面積比率に基づいて、短絡検出領域１０において検出されたショート欠陥から当該半導体基板における半導体チップ領域２の占める全領域のショート欠陥を見積もることも可能である。更に、第２の導体パターン１３と第１の導体パターン１１との間における絶縁膜１１の面積を見積もり、その面積で規格化することにより、絶縁膜１１中のショート欠陥密度を推定することができる。このような方法により、短絡検出領域１０におけるショート欠陥検出を定期的に行うことにより、絶縁膜１１中のショート欠陥の発生を監視することができ、極めて効率的な工程管理が可能となる。
【００５２】
また、絶縁膜１１のショート欠陥の把握により、半導体装置の工程管理ができるだけでなく、シリコン半導体装置１の出来を評価することができる。ショート欠陥の多かったシリコン半導体装置１又はそのロットは、歩留まりが低い可能性が高い。従って、例えばそのロットのバックアップロットをインプットする等によりフィードバック制御を行うことにより、効率的な製品管理が可能となる。
【００５３】
また、本実施形態では、短絡検出領域をチップ形成領域内に形成したが、チップ形成領域外として、例えば、スクライブ領域に共通モニターとして形成し、チップ形成領域の設計変更を行わず対応することもできるし、モニターチップ領域に形成して、広いチップ領域を対象として多くのデータ量に基づく信頼性の高い製品管理を行うこともできる。
【００５４】
以上説明したように、本実施形態によれば、短絡検出領域１０の絶縁膜１１上における観察可能なショート欠陥のみならず、絶縁膜１１中で観察不能又は観察困難なショート欠陥も絶縁膜１１上のショート欠陥と区別して精度良く確実に検出することができ、検出された各種のショート欠陥の情報を利用して半導体製造工程を効率良く管理することが可能となる。
【００５５】
−変形例−
ここで、第１の実施形態の緒変形例について説明する。これらの変形例では、第１の実施形態で説明した構成部材等と同一のものについては同符号を付して詳しい説明を省略する。
【００５６】
（変形例１）
本例では、第１の実施形態と同様に構成された半導体装置及びこれを用いた欠陥検出方法を開示するが、短絡検出領域の形成方法において、デュアルダマシン法に代わりにいわゆるシングルダマシン法を用いる点で第１の実施形態と相違する。
【００５７】
第１の実施形態と同様に、半導体チップ領域に形成する層間絶縁膜と同一材料でこれと同時に短絡検出領域に絶縁膜を形成し、短絡検出領域を用いて半導体チップ領域のショート欠陥を管理する。本例では、半導体チップ領域の層間絶縁膜にいわゆるシングルダマシン法により配線を形成するに際して、同様に短絡検出領域の絶縁膜にも同時にシングルダマシン法により第１の導体パターンを形成する場合について例示する。
【００５８】
図７は、短絡検出領域の概略構成を示す平面図である。
短絡検出領域２０は、絶縁膜１１と、導電材料からなり、絶縁膜１１内に埋め込まれて表面のみが露出してなる複数の第１の導体パターン２５及び複数の第２の導体パターン１３を備えて構成されている。
【００５９】
ここで、各第１の導体パターン２５は、ストライプ状に各々平行に並列するようにパターン形成されており、絶縁膜１１内に埋め込み形成されている。第１の導体パターン１２は、絶縁膜１１内にバリアメタル膜１７を介して埋め込まれ、表面のみが露出する帯状部２５ａと、絶縁膜１１内にバリアメタル膜２２を介して埋め込まれ、シリコン半導体基板１と電気的に接続される複数のビア部２１とが接続されてなるものである。複数のビア部２１は、帯状部２５ａの全体に亘り略均一に形成されている。この場合、隣接する第１の導体パターン２５間の距離を技術上及び設計上の制約から許される限り短く形成することが望ましい。
【００６０】
［短絡検出領域の形成方法］
本例における短絡検出領域２０の形成方法について説明する。
図８〜図１０は、第１の実施形態の変形例１による短絡検出領域の形成方法について、工程順に示す概略断面図である。ここで、図８（ａ）〜（ｄ），図９（ａ）が図７の破線Ｉ−Ｉに沿った断面に対応しており、図９（ｂ），図１０（ａ），（ｂ）の各図において、上段が図７の破線Ｉ−Ｉに沿った断面に対応し、下段が図２の破線ＩＩ−ＩＩに沿った断面に対応している。
【００６１】
先ず、図８（ａ）に示すように、シリコン半導体基板１上に金属膜（不図示）を形成した後、絶縁材料、ここでは低誘電率絶縁材料である例えばＳｉＬＫ（登録商標）をスピンコート法等により塗布し、硬化させて絶縁膜１１ａを形成する。ここで、絶縁膜１１ａとしては、ＣＶＤ法によりシリコン酸化物等を堆積して形成する場合もある。このとき、各半導体チップ領域２においても、絶縁膜１１ａと同一材料により層間絶縁膜（不図示）が同時形成される。なお、シリコン半導体基板１上の金属膜の形成は省略しても良い。
【００６２】
続いて、図８（ｂ）に示すように、絶縁膜１１ａにリソグラフィー及びドライエッチングを施して絶縁膜１１ａを加工し、第１の導体パターンのビア部を形成するためのビア孔２１ａを形成する。なお、各半導体チップ領域２には、ビア孔２１ａと共に、各半導体チップ領域２に配線形成のためのビア孔を同時形成する。
【００６３】
続いて、図８（ｃ）に示すように、ビア孔２１を導電材料２０で埋め込む。なお、各半導体チップ領域２に配線等を形成する場合には、各半導体チップ領域２に形成された配線等のためのビア孔を同時に導電材料２４で埋め込む。
詳細には、ビア孔２１ａの各内壁面を覆うように、絶縁膜１１ａ上にＴｉＮ等の導電性の薄いバリアメタル膜２２をスパッタ法等により形成した後、導電材料２４として例えばタングステン（Ｗ）を用い、ビア孔２１ａをバリアメタル膜２２を介して埋め込むように、ＣＶＤ法等により絶縁膜１１ａ上に導電材料２４を堆積する。
【００６４】
続いて、図８（ｄ）に示すように、平坦化法、例えばＣＭＰ法により、絶縁膜１１ａを研磨ストッパーとして導電材料２４を研磨し、絶縁膜１１ａ上の導電材料１６及びバリアメタル膜２２を除去する。このとき、ビア孔２１ａを充填するビア部２１が形成される。なお、各半導体チップ領域２には、ビア部２１と共に、各半導体チップ領域２に配線形成のためのビア部を同時形成する。
【００６５】
続いて、図９（ａ）に示すように、ビア部２１の表面を覆うように絶縁膜１１ａ上に絶縁材料、ここでは低誘電率絶縁材料である例えばＳｉＬＫ（登録商標）をスピンコート法等により塗布し、硬化させて絶縁膜１１ｂを形成する。絶縁膜１１ａ及び絶縁膜１１ｂにより絶縁膜１１が構成される。ここで、絶縁膜１１ｂとしては、ＣＶＤ法によりシリコン酸化物等を堆積して形成する場合もある。このとき、各半導体チップ領域２においても、絶縁膜１１ｂと同一材料により層間絶縁膜（不図示）が同時形成される。
【００６６】
続いて、図９（ｂ）に示すように、絶縁膜１１ｂにリソグラフィー及びドライエッチングを施して絶縁膜１１ｂを加工し、ビア部２１の上面を露出させてなる第１の導体パターンを形成するための第１の溝２３と、第２の導体パターン１３を形成するための第２の溝１５とを形成する。なお、各半導体チップ領域２には、第１の溝２３や第２の溝１５と共に、各半導体チップ領域２に配線形成のための各種溝を同時形成する。
【００６７】
第１の溝２３は、図９（ｂ）の上段に示すように、絶縁膜１１ｂにストライプ状に形成されてなる帯状溝であり、底面から複数のビア部２１の表面が露出するように形成される。絶縁膜１１ｂには、複数の第１の溝２３が平行に並列するように形成される。
【００６８】
第２の溝１５は、図９（ｂ）の下段に示すように、絶縁膜１１の表層部分で金属膜の表面（又は、シリコン半導体基板１の表面）を露出させることなく形成された矩形状の溝である。絶縁膜１１には、複数の第２の溝１５が隣接する第１の溝１４間で第１の溝１４の長手方向に沿って並列するように形成される。
【００６９】
続いて、図１０（ａ）に示すように、第１の溝２３及び第２の溝１５を導電材料１６で埋め込む。なお、各半導体チップ領域２には、配線形成のための各種溝を同時に導電材料１６で埋め込む。ここで、導電材料１６として、例えば銅（Ｃｕ）又はその合金を用い、いわゆるダマシン法（第１の溝１４については、デュアルダマシン法）により第１の溝１４及び第２の溝１５を埋め込むように導電材料１６を形成する。
【００７０】
詳細には、先ず、第１の溝２３及び第２の溝１５の各内壁面を覆うように、絶縁膜１１ｂ上にＴｉＮ等の導電性の薄いバリアメタル膜１７をスパッタ法等により形成した後、メッキシード膜（不図示）を同様に第１の溝２３及び第２の溝１５の各内壁面をバリアメタル膜１７を介して覆うように形成する。なお、バリアメタル膜１７の形成は省略できる場合がある。
【００７１】
次に、メッキ法により、メッキシード膜から導電材料１６を成長させてゆき、第１の溝２３及び第２の溝１５をバリアメタル膜１７を介して埋め込むように、絶縁膜１１ｂ上に導電材料１６を形成する。第１の溝２３を導電材料１６で埋め込む様子を図１０（ａ）の上段に、第２の溝１５を導電材料１６で埋め込む様子を図１０（ｂ）の下段にそれぞれ示す。
【００７２】
続いて、図１０（ｂ）に示すように、平坦化法、例えばＣＭＰ法により、絶縁膜１１ｂを研磨ストッパーとして導電材料１６を研磨し、絶縁膜１１ｂ上の導電材料１６及びバリアメタル膜１７を除去する。このとき、第１の溝２３を充填してなる帯状部２５ａと複数のビア部２１とが一体とされてなる第１の導体パターン２５と、第２の溝１５を充填する第２の導体パターン１３とが同時形成され、短絡検出領域２０が完成する。第１の導体パターン２５が形成された様子を図１０（ｂ）の上段に、第２の導体パターン１３が形成された様子を図１０（ｂ）の下段にそれぞれ示す。なお、各半導体チップ領域２には、第１の導体パターン２５及び第２の導体パターン１３と共にＣＭＰが施されて配線が同時形成される。
【００７３】
［短絡検出領域を用いたショート欠陥の検出方法］
以下、上記の短絡検出領域２０を備えた半導体装置を用いたショート欠陥の検出方法について説明する。
絶縁膜１１ａにビア部２１を形成したときに、１層目の絶縁膜１１ａ上に金属残等の導電性異物が存在する場合について考える。このとき、完成した短絡検出領域２０において、絶縁膜１１ａ，１１ｂからなる絶縁膜１１中で発生したショート欠陥としては、絶縁膜１１ａ上の導電性異物による短絡に起因するものと、絶縁膜１１ｂ中の短絡に起因するものとがある。本例では、絶縁膜１１中のショート欠陥の原因となるこれら２つの場合を分けて認識し、ショート欠陥のデータ管理を行う。即ち本例では、
（１）絶縁膜１１上（絶縁膜１１ｂ上）のショート欠陥
（２）絶縁膜１１中のショート欠陥
ａ）絶縁膜１１ａ上のショート欠陥
ｂ）絶縁膜１１ｂ中のショート欠陥
の３種類（（１），（２）ａ），（２）ｂ））を検出し、それぞれ分離してデータ管理する。
【００７４】
先ず、（２）ａ）のショート欠陥を検出する。
図８（ｄ）の絶縁膜１１ａにビア部２１が埋め込み形成された状態において、顕微鏡、ここではＳＥＭを用いた観察により、絶縁膜１１ａ上のショート欠陥を検出し、検出されたショート欠陥の座標データを所定の記憶媒体等に保存しておく。
【００７５】
続いて、短絡検出領域２０が完成した状態で、第１の実施形態と同様に、ＳＥＭ式欠陥検査装置を用いて第２の導体パターン１３の電位コントラストを調べる。
電位コントラストが第１の導体パターン２５と同一となった第２の導体パターン１３が短絡の生じたものである。第２の導体パターン１３は小さいため、電位コントラストが変化した第２の導体パターン１３の近傍にショート欠陥が存在すると見なすことができる。
【００７６】
続いて、（１），（２）ｂ）のショート欠陥をそれぞれ検出する。
先ず、ＳＥＭ式欠陥検査装置を用いて検出されたショート欠陥のうち、座標データが上記の記憶媒体等に保存された座標データ（ビア部２１の形成時に検出されたショート欠陥の座標データ）の近傍にある（一致する場合を含む）ものを除外する。完成した短絡検出領域２０を用いて第１の実施形態の検出方法によりショート欠陥を検出する場合、（２）ａ）のショート欠陥は、（２）ｂ）のショート欠陥と同一の振る舞いを見せる。従って、上記のように、ＳＥＭ式欠陥検査装置を用いて検出されたショート欠陥から（２）ａ）のショート欠陥を差分することにより、残ったショート欠陥が絶縁膜１１ｂについてのショート欠陥、即ち（１）と（２）ｂ）とを含むショート欠陥の座標データが得られる。
【００７７】
続いて、上記の差分により得られた座標データの第２の導体パターン１３について、顕微鏡、ここではＳＥＭを用いた観察により、上記のショート欠陥が絶縁膜１１ｂ上に存するものであるか、絶縁膜１１ｂ中に存するものであるかを視認等により特定する。前者が（１）のショート欠陥、後者が（２）ｂ）のショート欠陥である。具体的なショート態様としては、図６の各図と同様である。
【００７８】
以上説明したように、変形例１によれば、短絡検出領域２０の絶縁膜１１ｂ上におけるショート欠陥、絶縁膜１１ｂ中におけるショート欠陥、絶縁膜１１ａ上におけるショート欠陥をそれぞれ区別して精度良く確実に検出することができ、検出された各種のショート欠陥の情報を利用して半導体製造工程を効率良く管理することが可能となる。
【００７９】
（変形例２）
本例では、第１の実施形態と同様に構成された半導体装置及びこれを用いた欠陥検出方法を開示するが、短絡検出領域の構成が若干異なる点で第１の実施形態と相違する。
図１１は、第１の実施形態の変形例２による短絡検出領域の概略構成を示す模式図であり、（ａ）が平面図、（ｂ）が破線Ｉ−Ｉに沿った断面図、（ｃ）が破線ＩＩ−ＩＩに沿った断面図である。
【００８０】
本例の半導体装置では、短絡検出領域３０が、絶縁膜１１と、この絶縁膜１１内に埋め込まれ、導電材料からなり、表面のみが露出してなる複数の第１の導体パターン３１及び複数の第２の導体パターン３２を備えて構成されている。
【００８１】
第１の導体パターン３１は、図１１（ａ），（ｂ）に示すように、網状にパターン形成されており、表面のみが露出するように絶縁膜１１内に埋め込み形成されてなる帯状部３１ａと、シリコン半導体基板１と電気的に接続される複数のビア部３１ｂとが一体形成されてなるものである。複数のビア部３１ｂは、帯状部３１ａの全体に亘り略均一に形成されており、図示の例では第１の導体パターン３１は任意の部位で同電位とされている。この場合、第１の導体パターン３１の網目３１ｃのサイズを技術上及び設計上の制約から許される限り小さく形成することが望ましい。
【００８２】
各第２の導体パターン３２は、図１１（ａ），（ｃ）に示すように、第１の導体パターン３１の各網目３１ｃ内において、小片状、ここでは矩形状に形成されており、シリコン半導体基板１と電気的に絶縁した状態（フローティング状態）となるように絶縁膜１１内に埋め込み形成されている。この場合、各第２の導体パターン３２としては、技術上及び設計上の制約から許される限り小さく形成することが望ましく、第１の導体パターン３１の網目３１ｃのサイズを小さく形成することと相俟って、第２の導体パターン３２を高密度に形成することが好適である。
【００８３】
短絡検出領域３０を上記のように構成することにより、第１の導体パターン３１のシリコン半導体基板１との接続部であるビア部３１ｂの数が格段に増加し、極めて低い確率ではあるが、接続不良と共に第１の導体パターン３１の２箇所以上の部位に断線が生じたとしても、検出精度を低下させることなく絶縁膜１１中のショート欠陥を検出することができる。
【００８４】
なお、短絡検出領域３０の形成方法及びショート欠陥の検出方法については、第１の実施形態又は変形例１と同様である。ここで、第１の実施形態では第１の導体パターン１２及び第２の導体パターン１３を、変形例１では第１の導体パターン２５及び第２の導体パターン１３を、それぞれ上記した第１の導体パターン３１及び第２の導体パターン３２に置き換えれば良い。
【００８５】
以上説明したように、変形例２によれば、短絡検出領域３０の絶縁膜１１上における観察可能なショート欠陥のみならず、絶縁膜１１中で観察不能又は観察困難なショート欠陥も絶縁膜１１上のショート欠陥と区別して精度良く確実に検出することができ、検出された各種のショート欠陥の情報を利用して半導体製造工程を効率良く管理することが可能となる。
【００８６】
（変形例３）
本例では、第１の実施形態と同様に構成された半導体装置及びこれを用いた欠陥検出方法を開示するが、半導体チップ領域の多層配線化に対応させた点で第１の実施形態と相違する。
【００８７】
半導体チップ領域においては、配線を積層接続して多層配線構造を形成する場合があり、このとき、例えば配線層毎に層間絶縁膜を積層形成することが必要である。本例では、各層間絶縁膜に対応して、当該層間絶縁膜を形成する毎に、新たな短絡検出領域をショート欠陥検出済みの短絡検出領域上に積層形成し、各層間絶縁膜毎にショート欠陥を見積もる場合について例示する。
【００８８】
図１２は、第１の実施形態の変形例３によりショート欠陥検出を実行した際の短絡検出領域の様子を模式的に示す断面図であり、図２の破線Ｉ−Ｉに沿った断面に対応している。
先ず、半導体チップ領域２の最下層の配線と共に、第１の実施形態で説明した短絡検出領域の形成方法と同様にして短絡検出領域１０を形成する。この最下層の短絡検出領域１０を便宜上１０ａとする。この短絡検出領域１０ａを用いて、第１の実施形態で説明したショート欠陥の検出方法により各種のショート欠陥を検出し、このショート欠陥のデータを用いて第１の実施形態と同様に半導体チップ領域２の最下層の配線が形成された層間絶縁膜のショート欠陥を見積もる。
【００８９】
続いて、半導体チップ領域２の２層目の配線と共に、第１の実施形態で説明した短絡検出領域の形成方法と同様にして短絡検出領域１０を形成する。この最下層の短絡検出領域１０を便宜上１０ｂとする。この短絡検出領域１０ｂを用いて、第１の実施形態で説明したショート欠陥の検出方法により各種のショート欠陥を検出し、このショート欠陥のデータを用いて第１の実施形態と同様に半導体チップ領域２の２層目の配線が形成された層間絶縁膜のショート欠陥を見積もる。
【００９０】
このように、半導体チップ領域２の多層配線の積層数に応じて、短絡検出領域１０を対応する層間絶縁膜と共に形成し、上記のように各種のショート欠陥を検出して、当該層間絶縁膜のショート欠陥を見積もる。図示の例では、４層構造の多層配線に応じて、総計で４層の短絡検出領域１０（短絡検出領域１０ａ，１０ｂ，１０ｃ，１０ｄ）が積層形成された場合を例示する。ここで、短絡検出領域１０ａ〜１０ｄの各積層時において、各短絡検出領域の第１の導体パターン１２がシリコン半導体基板１と電気的に接続され、且つ第２の導体パターン１３がフローティング状態となるのであれば、適宜、第１の導体パターン１２や第２の導体パターン１３の大きさや形成位置等を変えても構わない。
【００９１】
なお、本例では、第１の実施形態を利用する代わりに、変形例１，２を利用して各短絡検出領域１０（図示の例では短絡検出領域１０ａ〜１０ｄ）を形成し、ショート欠陥検出を行うようにしても好適である。変形例１を適用した場合には各短絡検出領域１０を短絡検出領域２０に、変形例２を適用した場合には各短絡検出領域１０を短絡検出領域３０にそれぞれ置き換えれば良い。
【００９２】
以上説明したように、変形例３によれば、半導体チップ領域２に形成する多層配線の積層数に応じ、各層に対応して短絡検出領域１０を形成し、各短絡検出領域１０の絶縁膜１１上における観察可能なショート欠陥のみならず、絶縁膜１１中で観察不能又は観察困難なショート欠陥も絶縁膜１１上のショート欠陥と区別して精度良く確実に検出することができ、検出された各種のショート欠陥の情報を利用して半導体製造工程を効率良く管理することが可能となる。
【００９３】
（第２の実施形態）
本実施形態では、シリコン半導体基板の略全面が短絡検出領域とされており、ショート欠陥検出を行う場合について例示する。ここで、第１の実施形態で説明した構成部材等と同一のものについては同符号を付して詳しい説明を省略する。
【００９４】
図１３は、第２の実施形態による半導体装置の主要構成部位を模式的に示す平面図である。
本実施形態による半導体装置は、シリコン半導体基板１の略全面に短絡検出領域４０が形成されてなるものである。ここで、短絡検出領域４０の構成は、第１の実施形態の短絡検出領域１０と同様に、絶縁膜１１と、この絶縁膜１１内に埋め込まれ、導電材料からなり、表面のみが露出してなる複数の第１の導体パターン１２及び複数の第２の導体パターン１３を備えて構成されている。
【００９５】
短絡検出領域４０は、第１の実施形態で説明した短絡検出領域１０の形成方法と同様にして、シリコン半導体基板１の略全面に形成される。但し、本実施形態の半導体装置では、半導体チップ領域を有しないため、シリコン半導体基板１上に短絡検出領域１０のみを第１の実施形態の形成方法により形成することになる。
【００９６】
本実施形態では、短絡検出領域４０について、第１の実施形態で説明した短絡検出領域１０のショート欠陥の検出方法を用いて、絶縁膜１１上及び絶縁膜１１中のショート欠陥検出を行う。このショート欠陥の検出結果を工程管理に利用することができる。即ち、当該シリコン半導体基板１における絶縁膜１１のショート欠陥を検出することにより、当該シリコン半導体基板１の前後におけるシリコン半導体基板１、或いは当該シリコン半導体基板１を含むロットにおける絶縁膜１１のショート欠陥を推定することができる。このようなシリコン半導体基板１を、例えば１週間又は１ヶ月毎等、所定間隔をおいて形成してショート欠陥検出を行うことにより、極めて効率的な製品管理が可能となる。
【００９７】
なお、本実施形態では、短絡検出領域４０について第１の実施形態の短絡検出領域１０の構成や形成方法を利用する代わりに、第１の実施形態の変形例１，２を利用して各短絡検出領域４０を形成し、ショート欠陥検出を行うようにしても好適である。変形例１を適用した場合には各短絡検出領域４０の構成に短絡検出領域２０を、変形例２を適用した場合には各短絡検出領域４０の構成に短絡検出領域３０を利用すれば良い。
【００９８】
以上説明したように、本実施形態によれば、短絡検出領域４０の絶縁膜１１上における観察可能なショート欠陥のみならず、絶縁膜１１中で観察不能又は観察困難なショート欠陥も絶縁膜１１上のショート欠陥と区別して精度良く確実に検出することができ、検出された各種のショート欠陥の情報を利用して半導体製造工程を効率良く管理することが可能となる。
【００９９】
−変形例−
ここで、第２の実施形態の変形例について説明する。本例では、第１の実施形態と同様に構成された半導体装置及びこれを用いた欠陥検出方法を開示するが、半導体装置を繰り返しショート欠陥検出に供する点で第２の実施形態と相違する。
【０１００】
図１４は、第２の実施形態の変形例によりショート欠陥検出を実行した際の短絡検出領域の様子を模式的に示す断面図であり、図２の破線Ｉ−Ｉに沿った断面に対応している。
短絡検出領域４０を用いてショート欠陥検出を行った後、当該シリコン半導体基板１を廃棄等することなく、ショート欠陥検出済みの短絡検出領域４０上に新たな短絡検出領域４０を積層形成し、再びショート欠陥検出に供する。図示の例では、当該シリコン半導体基板１を用いて４回ショート欠陥検出を行う場合を示しており、総計で４層の短絡検出領域４０（短絡検出領域４０ａ，４０ｂ，４０ｃ，４０ｄ）が積層形成された場合を例示する。ここで、短絡検出領域４０ａ〜４０ｄの各積層時において、各短絡検出領域の第１の導体パターン１２がシリコン半導体基板１と電気的に接続され、且つ第２の導体パターン１３がフローティング状態となるのであれば、適宜、第１の導体パターン１２や第２の導体パターン１３の大きさや形成位置等を変えても構わない。
【０１０１】
このように、シリコン半導体基板１を再利用することにより、別のシリコン半導体基板１を用いることなく１枚のシリコン半導体基板１で複数回のショート欠陥検出が可能となり、省資源化及び製造コストの低減化に資する。
【０１０２】
以上説明したように、本変形例によれば、短絡検出領域４０の絶縁膜１１上における観察可能なショート欠陥のみならず、絶縁膜１１中で観察不能又は観察困難なショート欠陥も絶縁膜１１上のショート欠陥と区別して精度良く確実に検出することができ、検出された各種のショート欠陥の情報を利用して半導体製造工程を効率良く管理することが可能となる。
【０１０３】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１０４】
（付記１）半導体基板と、
前記半導体基板上に設けられ、前記半導体基板における短絡状態を検出するための短絡検出領域と
を含み、
前記短絡検出領域は、
前記半導体基板上に形成された絶縁膜と、
導電材料からなり、複数の接続部により前記半導体基板と電気的に接続されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる第１の導体パターンと、
導電材料からなり、前記第１の導体パターンに近接して、前記半導体基板から電気的に絶縁されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる複数の第２の導体パターンと
を備えることを特徴とする半導体装置。
【０１０５】
（付記２）前記第１の導体パターンは、複数の前記接続部が当該第１の導体パターンの全体に亘って略均一に形成されて形成されてなることを特徴とする付記１に記載の半導体装置。
【０１０６】
（付記３）前記絶縁膜は、前記半導体基板上に絶縁材料を塗布することにより形成されるものであることを特徴とする付記１又は２に記載の半導体装置。
【０１０７】
（付記４）前記第１の導体パターンは、複数のストライプ状に形成され、各々平行に並設されており、
隣接する前記第１の導体パターン間に、小片状の前記第２の導体パターンが複数配されていることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【０１０８】
（付記５）前記第１の導体パターンは網状に形成されており、
前記第１の導体パターンの網目内に前記第２の導体パターンが配されていることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【０１０９】
（付記６）複数層の前記短絡検出領域が前記半導体基板上に積層されていることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
【０１１０】
（付記７）前記短絡検出領域は、前記半導体基板上で半導体素子の形成領域と共に局所的に形成されていることを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
【０１１１】
（付記８）前記短絡検出領域は、前記半導体基板上で半導体素子の形成領域外のスクライブ領域に形成されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【０１１２】
（付記９）前記短絡検出領域は、前記半導体基板上の略全面に形成されていることを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
【０１１３】
（付記１０）半導体基板上に、
絶縁膜と、
導電材料からなり、複数の接続部により前記半導体基板と電気的に接続されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる第１の導体パターンと、
導電材料からなり、前記第１の導体パターンに近接して、前記半導体基板から電気的に絶縁されるように、上面を露出させて前記絶縁膜内に埋め込まれてなる複数の第２の導体パターンと
を備えた短絡検出領域が形成された状態において、前記短絡検出領域を用いて短絡状態を検出するに際して、
前記各第２の導体パターンの電位を測定するステップと、
前記短絡検出領域において、電位が変化した前記第２の導体パターンの光学画像又はＳＥＭ画像を提供するステップと
を含むことを特徴とする短絡検出方法。
【０１１４】
（付記１１）前記第１の導体パターンは、複数の前記接続部が当該第１の導体パターンの全体に亘って略均一に形成されて形成されてなることを特徴とする付記１０に記載の短絡検出方法。
【０１１５】
（付記１２）前記絶縁膜は、前記半導体基板上に絶縁材料を塗布することにより形成されるものであることを特徴とする付記１０又は１１に記載の短絡検出方法。
【０１１６】
（付記１３）前記第１の導体パターンは、複数のストライプ状に形成され、各々平行に並設されており、
隣接する前記第１の導体パターン間に、小片状の前記第２の導体パターンが複数配されていることを特徴とする付記１０〜１２のいずれか１項に記載の短絡検出方法。
【０１１７】
（付記１４）前記第１の導体パターンは網状に形成されており、
前記第１の導体パターンの網目内に前記第２の導体パターンが配されていることを特徴とする付記１０〜１２のいずれか１項に記載の短絡検出方法。
【０１１８】
（付記１５）前記第１の導体パターン及び前記接続部は、前記絶縁膜に帯状溝と接続孔とが一体となって形成された溝内を前記導電材料で充填するデュアルダマシン法により形成されるものであることを特徴とする付記１０〜１４のいずれか１項に記載の短絡検出方法。
【０１１９】
（付記１６）前記絶縁膜が第１の絶縁膜及び第２の絶縁膜からなり、
前記第１の導体パターンは、前記接続部が埋め込まれた前記第１の絶縁膜上に前記第２の絶縁膜を形成し、前記第２の絶縁膜に当該接続部の上面を露出するように形成された溝内を前記導電材料で充填するシングルダマシン法により形成されるものであり、
前記各第２の導体パターンの電位を測定する前に、前記接続部が上面を露出するように前記第１の絶縁膜に埋め込まれた状態で、前記接続部の光学画像又はＳＥＭ画像を提供し、ショート欠陥の第１の座標データを記録するステップと、
完成された前記短絡検出領域について、前記各第２の導体パターンの電位を測定した後に、電位が変化した前記第２の導体パターンにおける第２の座標データのうち、前記第１の座標データの近傍にあるものを控除するステップと
を更に含み、
前記第１の座標データの近傍にあるものが控除された前記第２の座標データに対応する前記第２の導体パターンの光学画像又はＳＥＭ画像を提供することを特徴とする付記１０〜１４のいずれか１項に記載の短絡検出方法。
【０１２０】
（付記１７）前記短絡検出領域は、前記半導体基板上で半導体素子の形成領域と共に局所的に形成されていることを特徴とする付記１０〜１６のいずれか１項に記載の短絡検出方法。
【０１２１】
（付記１８）前記短絡検出領域は、前記半導体基板上で半導体素子の形成領域外のスクライブ領域に形成されていることを特徴とする請求項１０〜１６のいずれか１項に記載の短絡検出方法。
【０１２２】
（付記１９）前記各ステップを実行して、前記短絡検出領域と共に前記半導体素子の形成領域に形成されてなる前記絶縁膜に対応した短絡状態を検出した後に、
前記半導体素子の形成領域に前記絶縁膜を積層形成すると共に、前記短絡検出領域に新たに前記短絡検出領域を積層形成し、新たな前記短絡検出領域を用いて再び前記各ステップを実行することを、前記半導体素子の形成領域の前記絶縁膜の積層数に応じて少なくとも１回行うことを特徴とする付記１７又は１８に記載の短絡検出方法。
【０１２３】
（付記２０）前記短絡検出領域は、前記半導体基板上の略全面に形成されていることを特徴とする付記１０〜１６のいずれか１項に記載の短絡検出方法。
【０１２４】
（付記２１）前記短絡状態の検出を終了した半導体装置において、
前記短絡検出領域上に新たに前記短絡検出領域を積層形成し、新たな前記短絡検出領域を用いて再び前記各ステップを実行することを、少なくとも１回行うことを特徴とする付記２０に記載の短絡検出方法。
【図面の簡単な説明】
【０１２５】
【図１】第１の実施形態による半導体装置の主要構成部位を模式的に示す平面図である。
【図２】第１の実施形態による半導体装置の短絡検出領域の概略構成を示す模式図である。
【図３】第１の実施形態による半導体装置の短絡検出領域の形成方法について、工程順に示す概略断面図である。
【図４】図３に引き続き、短絡検出領域の形成方法について、工程順に示す概略断面図である。
【図５】所定の第２の導体パターンにショート欠陥が発生したときの電位コントラストの変化を模式的に示す平面図である。
【図６】諸々の短絡状態である具体的なショート態様をＳＥＭで観察した様子を示す平面図である。
【図７】第１の実施形態の変形例による半導体装置の短絡検出領域の概略構成を示す模式図である。
【図８】第１の実施形態の変形例１による短絡検出領域の形成方法について、工程順に示す概略断面図である。
【図９】図８に引き続き、第１の実施形態の変形例１による短絡検出領域の形成方法について、工程順に示す概略断面図である。
【図１０】図９に引き続き、第１の実施形態の変形例１による短絡検出領域の形成方法について、工程順に示す概略断面図である。
【図１１】第１の実施形態の変形例２による短絡検出領域の概略構成を示す模式図である。
【図１２】第１の実施形態の変形例３によりショート欠陥検出を実行した際の短絡検出領域の様子を模式的に示す断面図である。
【図１３】第２の実施形態による半導体装置の主要構成部位を模式的に示す平面図である。
【図１４】第２の実施形態の変形例によりショート欠陥検出を実行した際の短絡検出領域の様子を模式的に示す断面図である。
【符号の説明】
【０１２６】
１  シリコン半導体基板
２  半導体チップ領域
３  スクライブライン
１０，１０ａ〜１０ｄ，２０，３０，４０，４０ａ〜４０ｄ  短絡検出領域
１１，１１ａ，１１ｂ  絶縁膜
１２，２５，３１  第１の導体パターン
１２ａ  帯状部
１２ｂ，２１  ビア部
１３，３２  第２の導体パターン
【図１】
0004564417.tif 000002
【図２】
0004564417.tif 000003
【図３】
0004564417.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0004564417.tif 000008
【図８】
0004564417.tif 000009
【図９】
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【図１０】
0004564417.tif 000011
【図１１】
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【図１２】
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【図１３】
0004564417.tif 000014
【図１４】
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