(57)【特許請求の範囲】
【請求項１】
半導体領域に不純物元素のイオンを注入する工程と、
前記半導体領域に、所定元素としてIV族の元素又は前記不純物元素と同一導電型であって前記不純物元素よりも質量数が大きい元素のイオンを注入してアモルファス状態の結晶欠陥領域を形成する工程と、
前記不純物元素及び前記所定元素が注入された領域にフラッシュランプの光を照射してアニールを行い、前記アモルファス状態の結晶欠陥領域の結晶欠陥を回復させるとともに前記不純物元素を活性化する工程と、
前記フラッシュランプの光を照射してアニールを行う工程の前に、前記半導体領域上に導電膜を形成する工程と、
を備え、
前記フラッシュランプの光を照射してアニールを行う工程を、前記結晶欠陥領域のアモルファス状態が維持される温度で前記半導体領域を予め加熱した状態で行う
ことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板に不純物元素のイオンを注入する工程と、
前記ゲート電極をマスクとして、前記半導体基板に、所定元素としてIV族の元素又は前記不純物元素と同一導電型であって前記不純物元素よりも質量数が大きい元素のイオンを注入してアモルファス状態の結晶欠陥領域を形成する工程と、
前記不純物元素及び前記所定元素が注入された領域にフラッシュランプの光を照射してアニールを行い、前記アモルファス状態の結晶欠陥領域の結晶欠陥を回復させるとともに前記不純物元素を活性化する工程と、
前記フラッシュランプの光を照射してアニールを行う工程の前に、前記半導体基板上に導電膜を形成する工程と、
を備え、
前記フラッシュランプの光を照射してアニールを行う工程を、前記結晶欠陥領域のアモルファス状態が維持される温度で前記半導体基板を予め加熱した状態で行う
ことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極の側壁に側壁部を形成する工程と、
前記ゲート電極及び前記側壁部をマスクとして、前記半導体基板に第１の不純物元素のイオンを注入する工程と、
前記第１の不純物元素が注入された領域に対してアニールを行い、前記第１の不純物元素を活性化して第１のソース・ドレイン拡散層を形成する工程と、
前記第１のソース・ドレイン拡散層を形成した後、前記ゲート電極をマスクとして、前記半導体基板に第２の不純物元素のイオンを注入する工程と、
前記第１のソース・ドレイン拡散層を形成した後、前記ゲート電極をマスクとして、前記半導体基板に、所定元素としてIV族の元素又は前記第２の不純物元素と同一導電型であって前記第２の不純物元素よりも質量数が大きい元素のイオンを注入してアモルファス状態の結晶欠陥領域を形成する工程と、
前記第２の不純物元素及び前記所定元素が注入された領域にフラッシュランプの光を照射してアニールを行い、前記アモルファス状態の結晶欠陥領域の結晶欠陥を回復させるとともに前記第２の不純物元素を活性化して前記第１のソース・ドレイン拡散層よりも浅い第２のソース・ドレイン拡散層を形成する工程と、
前記フラッシュランプの光を照射してアニールを行う工程の前に、前記半導体基板上に導電膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記フラッシュランプの光は、発光強度分布の最大点を６００ｎｍ以下の波長領域に有するものである
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記所定元素は、Ｓｉ、Ｇｅ、Ｓｎ、Ｐｂ、Ｇａ、Ｉｎ、Ｔｌ、Ｓｂ及びＢｉの中から選択される
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記フラッシュランプの光は、発光期間が１００ミリ秒以下である
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記フラッシュランプの光は、照射エネルギー密度が１０Ｊ／ｃｍ2 以上で６０Ｊ／ｃｍ2 以下である
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記フラッシュランプの光を照射してアニールを行う工程を、前記結晶欠陥領域のアモルファス状態が維持される温度で前記半導体基板を予め加熱した状態で行う
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特に熱処理技術に関するものである。
【背景技術】
【０００２】
ＬＳＩの高集積化は、ＬＳＩを構成する素子の微細化により達成されてきている。そして、素子寸法の縮小化に伴い、浅いｐｎ接合の形成、すなわち浅い不純物拡散領域の形成が重要となってきている。
【０００３】
浅い不純物拡散領域を形成するためには、低加速エネルギーでのイオン注入と、その後のアニール処理の最適化が重要である。ｐ型不純物としてはボロン（Ｂ）が、ｎ型不純物としてはリン（Ｐ）或いは砒素（Ａｓ）が用いられている。しかしながら、これら不純物はシリコン（Ｓｉ）中での拡散係数が大きいため、ハロゲンランプを用いたＲＴＡ（Rapid Thermal Anneal）処理では、不純物が内方及び外方へ拡散してしまう。そのため、浅い不純物拡散層を得ることが、しだいに困難になってきている。不純物拡散を抑制するためにアニール温度を下げると、不純物の活性化率が大きく低下する。したがって、ハロゲンランプを用いたＲＴＡ処理では、接合深さが浅く（２０ｎｍ以下程度）、かつ低抵抗の不純物拡散層を形成することが困難であった。
【０００４】
上述したような問題に対し、活性化に必要なエネルギーを瞬時に供給する手法として、キセノン（Ｘｅ）フラッシュランプを用いたフラッシュランプアニール法が検討されている。Ｘｅフラッシュランプは、石英管等の管内にＸｅガスを封入したものであり、コンデンサ等に蓄えられた電荷を短時間に放電させることで、例えば数１００μｓｅｃ〜数ｍｓｅｃの範囲で白色光を発光させることが可能である。そのため、半導体層に注入された不純物イオンの分布を変化させずに、不純物を活性化することが可能である。
【０００５】
しかしながら、フラッシュランプの光が半導体基板表面で反射されてしまうことにより、加熱効率が悪化し、十分に不純物を活性化することが困難である。活性化率を上げるため、フラッシュランプの照射エネルギーを上げると、熱応力が増加して、半導体基板が破壊してしまう。すなわち、従来のフラッシュランプアニール法では、浅い接合を有する不純物拡散領域を形成することはできても、拡散層の低抵抗化には限界があった。
【０００６】
一方、従来技術として、アニール処理においてランプ光を効率的に吸収させるために、光吸収膜を形成するという技術が知られている。特開平１０−２６７７２号公報には、ＴＦＴ（薄膜トランジスタ）の製造において、ゲート絶縁膜の表面に光吸収膜を形成する技術が開示されている。しかしながら、ゲート絶縁膜の表面に形成された光吸収膜を利用するため、効率的な加熱を行うことが困難である。特開２０００−１３８１７７には、半導体装置の製造において、層間絶縁膜の表面に光吸収膜を形成する技術が開示されている。しかしながら、層間絶縁膜の表面に形成された光吸収膜を利用するため、やはり効率的な加熱を行うことが困難である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このように、ＬＳＩの高集積化に伴い、浅く且つ低抵抗の不純物拡散層を形成する等、不純物のプロファイルを精度よく制御することが重要となってきているが、従来は不純物のプロファイルを精度よく制御することが困難であった。
【０００８】
本発明は上記従来の課題に対してなされたものであり、不純物のプロファイルを精度よく制御することが可能な半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置の製造方法は、半導体領域に不純物元素のイオンを注入する工程と、前記半導体領域に、所定元素としてIV族の元素又は前記不純物元素と同一導電型であって前記不純物元素よりも質量数が大きい元素のイオンを注入してアモルファス状態の結晶欠陥領域を形成する工程と、前記不純物元素及び前記所定元素が注入された領域にフラッシュランプの光を照射してアニールを行い、前記アモルファス状態の結晶欠陥領域の結晶欠陥を回復させるとともに前記不純物元素を活性化する工程と、前記フラッシュランプの光を照射してアニールを行う工程の前に、前記半導体領域上に導電膜を形成する工程と、を備え、前記フラッシュランプの光を照射してアニールを行う工程を、前記結晶欠陥領域のアモルファス状態が維持される温度で前記半導体領域を予め加熱した状態で行うことを特徴とする。
【００１０】
また、本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体基板に不純物元素のイオンを注入する工程と、前記ゲート電極をマスクとして、前記半導体基板に、所定元素としてIV族の元素又は前記不純物元素と同一導電型であって前記不純物元素よりも質量数が大きい元素のイオンを注入してアモルファス状態の結晶欠陥領域を形成する工程と、前記不純物元素及び前記所定元素が注入された領域にフラッシュランプの光を照射してアニールを行い、前記アモルファス状態の結晶欠陥領域の結晶欠陥を回復させるとともに前記不純物元素を活性化する工程と、前記フラッシュランプの光を照射してアニールを行う工程の前に、前記半導体基板上に導電膜を形成する工程と、を備え、前記フラッシュランプの光を照射してアニールを行う工程を、前記結晶欠陥領域のアモルファス状態が維持される温度で前記半導体基板を予め加熱した状態で行うことを特徴とする。
【００１１】
また、本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極の側壁に側壁部を形成する工程と、前記ゲート電極及び前記側壁部をマスクとして、前記半導体基板に第１の不純物元素のイオンを注入する工程と、前記第１の不純物元素が注入された領域に対してアニールを行い、前記第１の不純物元素を活性化して第１のソース・ドレイン拡散層を形成する工程と、前記第１のソース・ドレイン拡散層を形成した後、前記ゲート電極をマスクとして、前記半導体基板に第２の不純物元素のイオンを注入する工程と、前記第１のソース・ドレイン拡散層を形成した後、前記ゲート電極をマスクとして、前記半導体基板に、所定元素としてIV族の元素又は前記第２の不純物元素と同一導電型であって前記第２の不純物元素よりも質量数が大きい元素のイオンを注入してアモルファス状態の結晶欠陥領域を形成する工程と、前記第２の不純物元素及び前記所定元素が注入された領域にフラッシュランプの光を照射してアニールを行い、前記アモルファス状態の結晶欠陥領域の結晶欠陥を回復させるとともに前記第２の不純物元素を活性化して前記第１のソース・ドレイン拡散層よりも浅い第２のソース・ドレイン拡散層を形成する工程と、前記フラッシュランプの光を照射してアニールを行う工程の前に、前記半導体基板上に導電膜を形成する工程と、を備えたことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、浅く且つ低抵抗の不純物拡散層を形成できる等、不純物のプロファイルを精度よく制御することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態を図面を参照して説明する。
【００１４】
（実施形態１）
図１（ａ）〜図１（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示した断面図である。以下、ｐ型ＭＯＳトランジスタの製造工程を例にして説明する。
【００１５】
まず、図１（ａ）に示すように、通常のｐ型ＭＯＳトランジスタの製造方法に従って、ｎ型シリコン（Ｓｉ）基板１に素子分離領域２を形成する。その後、ゲート絶縁膜（シリコン酸化膜）３を形成し、さらにゲート絶縁膜３上にゲート電極４を形成する。
【００１６】
次に、図１（ｂ）に示すように、ゲート電極４をマスクとして、ｎ型シリコン基板１の表面領域に、ゲルマニウム（Ｇｅ）のイオンを注入する。イオン注入の条件は、加速エネルギー１５ｋｅＶ、ドーズ量５×１０14ｃｍ-2とする。このイオン注入により、シリコン基板１の表面には結晶欠陥領域５が形成される。例えば、アモルファス状態の結晶欠陥領域５が形成される。この結晶欠陥領域５の端部の深さは、シリコン基板１の表面から約２０ｎｍ程度である。
【００１７】
次に、ゲート電極４をマスクとして、シリコン基板１の表面領域に、ボロン（Ｂ）のイオンを注入する。イオン注入の条件は、加速エネルギー０．２ｋｅＶ、ドーズ量１×１０15ｃｍ-2とする。このイオン注入により、不純物領域６が、結晶欠陥領域５に重畳するようにして、結晶欠陥領域５の上部に形成される。
【００１８】
次に、図１（ｃ）に示すように、キセノン（Ｘｅ）フラッシュランプを用いて、光を基板全面に照射する。照射時間は１０ｍｓ以下とし、照射エネルギー密度は３５Ｊ／ｃｍ2 とする。この光照射（フラッシュランプアニール）により、不純物元素が活性化されるとともに、結晶欠陥領域５及び不純物領域６の欠陥が回復し、ｐ型ソース・ドレイン拡散層７が得られる。光照射に際しては、光照射前から予め基板を４００℃程度の温度に加熱しておくことが望ましい。
【００１９】
その後の工程は、図示しないが、例えば常圧ＣＶＤ法により、成膜温度４００℃で、全面に層間絶縁膜としてシリコン酸化膜を形成する。その後、層間絶縁膜にコンタクトホールを開け、さらにソース・ドレイン電極、ゲート電極、配線等を形成する。
【００２０】
図２（ａ）及び図２（ｂ）は、第１の実施形態の比較例の製造方法を示した断面図である。本比較例では、シリコン基板１にＧｅをイオン注入せずに、Ｂを上記実施形態と同一条件でイオン注入し、その後、キセノンフラッシュランプ光を上記実施形態と同一条件で照射している。
【００２１】
図３は図１（ａ）〜図１（ｃ）の工程によって得られたＧｅ及びＢの濃度分布を、図４は図２（ａ）及び図２（ｂ）の工程によって得られたＢの濃度分布を示したものである。
【００２２】
本実施形態の場合には、濃度が１０18ｃｍ-3となる深さは、Ｇｅで約５５ｎｍ、Ｂで約１２ｎｍである。これに対し、比較例の場合には、Ｂ濃度が１０18ｃｍ-3となる深さは約１８ｎｍである。すなわち、本実施形態の方が比較例に比べて、Ｂが浅い領域に分布している。これは、Ｂよりも質量が重い（質量数が大きい）Ｇｅのイオン注入を行うことで、基板表面に多量の結晶欠陥が生じてアモルファス状態となり、Ｂのチャネリング現象が抑制されたためである。
【００２３】
また、拡散層のシート抵抗を実測したところ、Ｇｅをイオン注入しない比較例のサンプルでは７ｋΩ／□であったのに対し、Ｇｅをイオン注入した本実施形態のサンプルでは５１０Ω／□であり、拡散層の抵抗が著しく低下していることがわかった。さらに、基板面内における抵抗のばらつきを調べたところ、比較例のサンプルではσ=１０％であるのに対し、本実施形態のサンプルではσ＜１．５％であり、均一性が向上していることがわかった。
【００２４】
以上のように、Ｇｅのイオン注入とフラッシュランプアニールを組み合わせることにより、不純物のプロファイルを精度よく制御することができる。したがって、深さ２０ｎｍ以下の浅い接合を有する、低抵抗のｐ型ソース・ドレイン拡散層を形成することができる。
【００２５】
拡散層の抵抗値の減少及び拡散層抵抗の均一性の向上の理由を調べるため、シリコン基板表面の反射率を測定した。図５は、シリコン基板表面の反射スペクトルを示したものである。
【００２６】
Ｂの低加速イオン注入により、Ｓｉ（１００）からの反射率は、３００ｎｍ以下の短波長側で１０％程度低下している。さらにＧｅをイオン注入することによって、４００ｎｍ以下の短波長側の反射率が数％程度低下している。一方、Ｇｅのイオン注入により、４５０ｎｍ以上の長波長側の反射率が増加している。イオン注入なしのＳｉ（ベアＳｉ）では、３６０ｎｍ及び２７０ｎｍ付近にピークが観測される。これらのピークは、バンド構造の臨界点Ｅ1 （Ｌ3'→Ｌ1 ）及びＥ2 （Ｘ4 →Ｘ1 ）に関連するものである。Ｇｅをイオン注入することにより、これら二つのピークが消失しているが、これは基板表面に多量の結晶欠陥が生じ、結晶の周期性が崩れたことを示唆している。
【００２７】
図６は、Ｘｅフラッシュランプ及びＷハロゲンランプの発光スペクトル（発光強度分布）と、Ｓｉの吸収特性を示したものである。ハロゲンランプでは長波長側で発光強度が強いのに対し、フラッシュランプでは、可視光領域、特に２５０〜５００ｎｍ程度の領域において発光強度が強いことがわかる。また、Ｓｉは可視光領域において光の吸収率が高い。
【００２８】
以上のことからわかるように、フラッシュランプを用いる場合の方が、ハロゲンランプを用いる場合に比べ、発光エネルギーが効率的にシリコンに吸収される。さらに、Ｇｅのイオン注入によってシリコン基板の表面領域に多量の結晶欠陥を生じさせることで、フラッシュランプの発光強度が大きい波長領域において、シリコン基板表面の反射率を下げることができる。すなわち、シリコン基板表面の吸収率を上げることができる。したがって、Ｇｅのイオン注入とフラッシュランプアニールを組み合わせることで加熱効率を高めることができ、Ｂ等の不純物のプロファイルを崩さずに不純物を効率的に活性化することが可能となる。
【００２９】
図７は、本実施形態の図１（ｃ）の工程後の、照射エネルギー密度とシート抵抗の関係を調べた結果である。紫外光をカットしないフラッシュランプを用いた場合（ａ）と、４００ｎｍ以下の紫外光をカットしたフラッシュランプを用いた場合（ｂ）とについて示している。紫外光をカットした場合には、不純物拡散層のシート抵抗の変化から、約３０％パワー損失があることがわかった。すなわち、通常のフラッシュランプの照射では、紫外光が効果的にＳｉ基板を加熱していることがわかった。
【００３０】
また、Ｂを１０ｋｅＶ、５×１０15ｃｍ-2の条件で注入したＳｉ基板と、これと同一の条件でＢを注入した後にＧｅを１ｋｅＶ、５×１０14ｃｍ-2の条件で注入したＳｉ基板を用意し、それぞれの基板に対して、基板温度４００℃、照射エネルギー密度３５Ｊ／ｃｍ2 の条件でフラッシュランプアニール処理を行った。その結果、Ｂのみをイオン注入したサンプルのシート抵抗は３２０Ω／□であったのに対し、ＧｅとＢをイオン注入したサンプルのシート抵抗は１００Ω／□であった。このとき、濃度が１×１０18ｃｍ-3となる深さは、Ｂで約１５０ｎｍ、Ｇｅで約１０ｎｍであった。すなわち、Ｂが含有されている領域全体にＧｅが含有されているわけではない。したがって、上記の結果は、従来のプリアモルファス化の効果やＧｅが高濃度に存在することでＢの活性化率を高める効果とは、異なることを意味する。
【００３１】
さらに、Ｇｅが高濃度に存在する効果でないことを証明するために、Ｇｅをイオン注入し、続いて５５０℃で１時間アニール処理を行うことで結晶状態を回復させ、その後にＢをイオン注入し、さらにその後でフラッシュランプアニール処理を行った。このサンプルの拡散層のシート抵抗を測定したところ７ｋΩ／□であり、シート抵抗値を低下させることはできなかった。
【００３２】
以上のことから、Ｇｅのイオン注入による不純物拡散層のシート抵抗の低下及びシート抵抗の均一性の向上は、ＧｅによってＳｉ基板の表面領域をアモルファス状態にしたために結晶性の回復が良くなったことに加え、フラッシュランプ照射によって加熱効率が上昇したためと考えられる。
【００３３】
以上のように、本実施形態によれば、Ｇｅのイオン注入とフラッシュランプによる短時間の光照射とを組み合わせることにより、不純物のプロファイルを精度よく制御することができる。そのため、高濃度で浅い低抵抗の拡散層を形成することができる。
【００３４】
（実施形態２）
図１０（ａ）〜図１０（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示した断面図である。以下、ｐ型ＭＯＳトランジスタの製造工程を例にして説明する。
【００３５】
本実施形態では、Ｇｅ（所定元素）のイオン注入領域（Ｇｅ拡散層）がＢ（不純物元素）のイオン注入領域（Ｂ拡散層）よりも浅くなるようにしている。具体的には、ｎ型の半導体基板とｐ型のＢ拡散層との境界（ｐｎ接合の境界）において、Ｇｅの濃度の方がＢの濃度よりも低くなるようにしている。別の観点から言うと、Ｇｅ濃度がｐｎ接合の境界におけるＢ濃度に等しくなる位置が、半導体基板の表面とｐｎ接合の境界との間になるようにしている。ｐｎ接合の境界でのＢの濃度は、例えば１×１０18／ｃｍ3 程度である。さらに別の観点から言うと、Ｇｅの濃度分布が最大となる位置が、Ｂの濃度が１×１０19／ｃｍ3 となる深さよりも、浅くなるようにしている。
【００３６】
まず、図１０（ａ）に示すように、通常のｐ型ＭＯＳトランジスタの製造方法に従って、ｎ型シリコン基板１に素子分離領域２を形成する。その後、ゲート絶縁膜（シリコン酸化膜）３を形成し、さらにゲート絶縁膜３上にゲート電極４を形成する。
【００３７】
次に、図１０（ｂ）に示すように、ゲート電極４をマスクとして、ｎ型シリコン基板１の表面領域に、Ｇｅをイオン注入する。イオン注入の条件は、加速エネルギー１ｋｅＶ、ドーズ量５×１０14ｃｍ-2とする。このイオン注入により、シリコン基板１の表面には結晶欠陥領域５が形成される。次に、ゲート電極４をマスクとして、シリコン基板１の表面領域に、Ｂをイオン注入する。イオン注入の条件は、加速エネルギー０．２ｋｅＶ、ドーズ量１×１０15ｃｍ-2とする。このイオン注入により、不純物領域６が、結晶欠陥領域５に重畳するようにして、結晶欠陥領域５よりも下方まで形成される。
【００３８】
次に、図１０（ｃ）に示すように、キセノン（Ｘｅ）フラッシュランプを用いて、光を基板全面に照射する。照射時間は１０ｍｓ以下とし、照射エネルギー密度は３５Ｊ／ｃｍ2 とする。この光照射（フラッシュランプアニール）により、不純物元素が活性化されるとともに、結晶欠陥領域５及び不純物領域６の欠陥が回復し、ｐ型ソース・ドレイン拡散層７が得られる。光照射に際しては、光照射前から予め基板を４００℃程度の温度に加熱しておくことが望ましい。
【００３９】
その後の工程は、図示しないが、例えば常圧ＣＶＤ法により、成膜温度４００℃で、全面に層間絶縁膜としてシリコン酸化膜を形成する。その後、層間絶縁膜にコンタクトホールを開け、さらにソース・ドレイン電極、ゲート電極、配線等を形成する。
【００４０】
図１１は、図１０（ａ）〜図１０（ｃ）の工程によって得られたＧｅ及びＢの濃度分布を示したものである。本実施形態では、濃度が１０18ｃｍ-3となる深さは、Ｇｅで約１０ｎｍ、Ｂで約１４ｎｍである。すなわち、Ｂが注入された不純物領域全体にＧｅが分布しているわけではなく、Ｂ拡散層よりも浅くＧｅ拡散層が形成されている。
【００４１】
また、拡散層のシート抵抗を測定したところ、９６０Ω／□であり、Ｇｅを注しない場合と比べて、著しく低下していた。この結果は、従来のプリアモルファス化の効果やＧｅが高濃度に存在することでＢの活性化率を高める効果とは、異なることを意味する。
【００４２】
また、接合リーク電流を測定したところ、第１の実施形態では２×１０-12 Ａ／μｍ2 であったのに対し、本実施形態では６×１０-17 Ａ／μｍ2 であり、ｐｎ接合特性が大幅に向上していることがわかった。これは、Ｂ拡散層よりも浅い領域にＧｅ拡散層が形成されているために、空乏層内にＧｅに起因する結晶欠陥が存在しないためと考えられる。また、Ｂ拡散層よりも深い領域に結晶欠陥が形成されている場合には、後で行われる熱処理工程においてＢの拡散が誘発され、トランジスタの特性が劣化するおそれがあるが、本実施形態では、このようなＢの拡散を抑制することが可能である。
【００４３】
以上のように、本実施形態によれば、第１の実施形態と同様の作用効果を得ることができる他、Ｇｅ拡散層がＢ拡散層よりも浅くなるようにしているので、リーク電流の低減やＢ拡散の抑制をはかることができ、特性や信頼性に優れた微細なトランジスタを得ることが可能となる。
【００４４】
図８及び図９はそれぞれ、加速エネルギー０．２〜０．５ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件でＢを注入したＳｉ基板に対して、基板温度４００℃、照射エネルギー密度は３５Ｊ／ｃｍ2 の条件でフラッシュランプアニール処理を行ったときの、Ｇｅのイオン注入加速条件（ドーズ量は５×１０14ｃｍ-2）とシート抵抗との関係、及びＧｅのイオン注入加速エネルギーとｐｎ接合リーク電流との関係を示した図である。
【００４５】
図８に示すように、Ｇｅの加速エネルギーが増加するほど、シート抵抗は低下している。例えば、Ｂの加速エネルギーが０．２ｋｅＶの場合には、Ｇｅを０．８ｋｅＶ以上の加速エネルギーで注入すれば、１０００Ω／□以下のシート抵抗を得ることができる。Ｂの加速エネルギーが０．５ｋｅＶの場合には、Ｇｅを０．５ｋｅＶ以上の加速エネルギーで注入すれば、１０００Ω／□以下のシート抵抗を得ることができる。
【００４６】
一方、図９に示すように、Ｇｅの加速エネルギーが増加するほど、ｐｎ接合リーク電流は増加する。例えば、Ｂの加速エネルギーが０．２ｋｅＶの場合には、Ｇｅの加速エネルギーが４ｋｅＶを越えると、接合リーク電流は１０-16 Ａ／μｍ2 以上となる。Ｂの加速エネルギーが０．５ｋｅＶの場合には、Ｇｅの加速エネルギーが６ｋｅＶを越えると、接合リーク電流は１０-16 Ａ／μｍ2 以上となる。
【００４７】
したがって、Ｂの加速エネルギーが０．２ｋｅＶの場合には、Ｇｅの加速エネルギーが０．８ｋｅＶ以上且つ４ｋｅＶ以下であることが好ましく、Ｂの加速エネルギーが０．５ｋｅＶの場合には、Ｇｅの加速エネルギーが０．５ｋｅＶ以上且つ６ｋｅＶ以下であることが好ましい。
【００４８】
例えば、上記のような条件において、Ｂ濃度が１０18ｃｍ-3となる位置（ｐｎ接合の境界）を、深さ２０ｎｍ以下の領域内に設定することができる。そして、上記のような条件において、Ｇｅイオン注入の平均飛程（Ｇｅの濃度分布の最大点）をｐｎ接合の境界よりも浅くすることができる。また、上記平均飛程に上記濃度分布の標準偏差を加算した値（深さ）を、ｐｎ接合の境界よりも浅くすることも可能である。
【００４９】
なお、上述した第１及び第２の実施形態では、シリコン基板（IV族半導体基板）にIV族元素としてＧｅをイオン注入した後に不純物元素としてＢをイオン注入したが、逆に、不純物元素をイオン注入した後にIV族元素をイオン注入してもよい。また、IV族元素には、Ｇｅの他に、Ｓｉ、Ｓｎ（錫）或いはＰｂ（鉛）を用いることが可能である。また、IV族元素のドーズ量は、Ｓｉ基板の表面領域にある程度以上の結晶欠陥を生じさせる範囲（好ましくは、Ｓｉ基板の表面領域をアモルファス状態にする範囲）であればよく、１×１０14ｃｍ-2以上で１×１０16ｃｍ-2以下の範囲であることが望ましい。
【００５０】
また、上述した第１及び第２の実施形態では、ｐチャネル型ＭＯＳ（ＭＩＳ）ＦＥＴについて説明したが、ｎチャネル型ＭＯＳ（ＭＩＳ）ＦＥＴについても同様の方法を適用することが可能である。この場合、ｐ型シリコン基板に注入されるｎ型不純物には、リン（Ｐ）或いは砒素（Ａｓ）が用いられる。ｎ型不純物の場合、ハロゲンランプを加熱源としたＲＴＡ（Rapid Thermal Anneal）処理では、Ｇｅの添加量が増加するほどキャリア濃度が減少し、拡散層の抵抗値が増加することが知られている。フラッシュランプアニールを用いることにより、加熱効率を高めることができるため、拡散層の抵抗値を効果的に下げることができる。
【００５１】
（実施形態３）
図１２（ａ）〜図１２（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示した断面図である。以下、ｐ型ＭＯＳトランジスタの製造工程を例にして説明する。
【００５２】
本実施形態では、結晶欠陥領域５を形成するための元素として、Ｇｅの代わりにＧａを用いている。また、Ｇａ（所定元素）のイオン注入領域（Ｇａ拡散層）がＢ（不純物元素）のイオン注入領域（Ｂ拡散層）よりも浅くなるようにしている。
【００５３】
まず、図１２（ａ）に示すように、通常のｐ型ＭＯＳトランジスタの製造方法に従って、ｎ型シリコン基板１に素子分離領域２を形成する。その後、ゲート絶縁膜（シリコン酸化膜）３を形成し、さらにゲート絶縁膜３上にゲート電極４を形成する。
【００５４】
次に、図１２（ｂ）に示すように、ゲート電極４をマスクとして、ｎ型シリコン基板１の表面領域に、Ｇａをイオン注入する。イオン注入の条件は、加速エネルギー１ｋｅＶ、ドーズ量５×１０14ｃｍ-2とする。このイオン注入により、シリコン基板１の表面には結晶欠陥領域５として、例えばアモルファス領域が形成される。次に、ゲート電極４をマスクとして、シリコン基板１の表面領域に、Ｂをイオン注入する。イオン注入の条件は、加速エネルギー０．２ｋｅＶ、ドーズ量１×１０15ｃｍ-2とする。このイオン注入により、不純物領域６が、結晶欠陥領域５に重畳するようにして、結晶欠陥領域５よりも下方まで形成される。
【００５５】
次に、図１２（ｃ）に示すように、キセノン（Ｘｅ）フラッシュランプを用いて、光を基板全面に照射する。照射時間は１０ｍｓ以下とし、照射エネルギー密度は３５Ｊ／ｃｍ2 とする。この光照射（フラッシュランプアニール）により、不純物元素が活性化されるとともに、結晶欠陥領域５及び不純物領域６の欠陥が回復し、ｐ型ソース・ドレイン拡散層７が得られる。光照射に際しては、光照射前から予め基板を４００℃程度の温度に加熱しておくことが望ましい。
【００５６】
その後の工程は、図示しないが、例えば常圧ＣＶＤ法により、成膜温度４００℃で、全面に層間絶縁膜としてシリコン酸化膜を形成する。その後、層間絶縁膜にコンタクトホールを開け、さらにソース・ドレイン電極、ゲート電極、配線等を形成する。
【００５７】
図１３は、図１２（ａ）〜図１２（ｃ）の工程によって得られたＧａ及びＢの濃度分布を示したものである。本実施形態では、濃度が１０18ｃｍ-3となる深さは、Ｇａで約１１ｎｍ、Ｂで約１４ｎｍである。すなわち、Ｂが注入された不純物領域全体にＧａが分布しているわけではなく、Ｂ拡散層よりも浅くＧａ拡散層が形成されている。
【００５８】
また、拡散層のシート抵抗を測定したところ、８５０Ω／□であった。第２の実施形態よりもシート抵抗が低いのは、Ｂと同一導電型であるＧａの活性化に起因している。また、接合リーク電流を測定したところ、リーク電流の増加は見られなかった。すなわち、Ｇａのイオン注入に伴う、ｐｎ接合特性の劣化は見られなかった。
【００５９】
以上のように、本実施形態においても、第１の実施形態と同様の作用効果を得ることができる。また、第２の実施形態と同様、Ｇａ拡散層がＢ拡散層よりも浅くなるようにしているので、リーク電流の低減やＢ拡散の抑制をはかることができ、特性や信頼性に優れた微細なトランジスタを得ることが可能となる。
【００６０】
なお、上述した第３の実施形態では、Ｂ（不純物元素）と同族のＧａ（III 族元素）をイオン注入した後にＢをイオン注入したが、逆に、不純物元素をイオン注入した後にIII 族元素をイオン注入してもよい。また、III 族元素には、不純物元素よりも重い（不純物元素よりも質量数が大きい）ものを用いることができ、Ｇａの他に、Ｉｎ（インジウム）或いはＴｌ（タリウム）を用いることが可能である。また、III 元素のドーズ量は、Ｓｉ基板の表面領域にある程度以上の結晶欠陥を生じさせる範囲（好ましくは、Ｓｉ基板の表面領域をアモルファス状態にする範囲）であればよく、１×１０14ｃｍ-2以上で１×１０16ｃｍ-2以下の範囲であることが望ましい。
【００６１】
また、上述した第３の実施形態では、ｐチャネル型ＭＯＳ（ＭＩＳ）ＦＥＴについて説明したが、ｎチャネル型ＭＯＳ（ＭＩＳ）ＦＥＴについても同様の方法を適用することが可能である。この場合、ｐ型シリコン基板に注入されるｎ型不純物には、リン（Ｐ）或いは砒素（Ａｓ）が用いられる。この場合、リン及び砒素と同族の元素（V 族元素）として、リン及び砒素よりも重い（リン及び砒素よりも質量数が大きい）Ｓｂ或いはＢｉを用いることができる。
【００６２】
なお、以上説明した第１〜第３の実施形態では、フラッシュランプアニールの条件として、照射エネルギー密度を３５Ｊ／ｃｍ2 、基板温度を４００℃としたが、基板温度は２００〜５５０℃の範囲で、照射エネルギー密度は１０〜６０Ｊ／ｃｍ2 の範囲で変更可能である。基板温度を５５０℃以下とするのは、フラッシュランプの照射前に、結晶欠陥領域が回復するのを防止するためである。照射エネルギー密度を６０Ｊ／ｃｍ2 以下とするのは、過剰かつ急激な照射エネルギーによる熱応力の増加を防止し、Ｓｉ基板内にスリップやクラック等のダメージが生じるのを防止するためである。基板温度を２００℃以上とするのは、２００℃未満の基板温度では、不純物を活性化するために６０Ｊ／ｃｍ2 を越える照射エネルギーが必要となるためである。基板の予備加熱方法としては、ハロゲンランプ等によるランプ加熱や、ホットプレート等によるヒーター加熱を用いることができる。
【００６３】
また、以上説明した第１〜第３の実施形態では、浅いソース・ドレイン拡散層の形成すなわちエクステンション領域の形成について説明したが、上述した方法は、深いソース・ドレイン拡散層の形成、ポリシリコンゲート電極の形成或いはチャネル領域の形成にも適用可能である。
【００６４】
また、以上説明した第１〜第３の実施形態では、光源としてフラッシュランプを用いたアニールについて説明したが、発光強度分布の最大点が６００ｎｍ以下（望ましくは５００ｎｍ以下）の光であれば、フラッシュランプ以外の光源を用いることも可能である。また、発光期間は、１００ミリ秒以下、より望ましくは１０ミリ秒以下であることが望ましい。フラッシュランプ以外の光源には、エキシマレーザーを用いることが可能である。
【００６５】
（実施形態４）
図１４（ａ）〜図１４（ｆ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示した断面図である。本実施形態は、上述した第１〜第３の実施形態の手法を利用したＭＯＳトランジスタの製造方法に関するものである。したがって、基本的には、第１〜第３の実施形態で述べた各種事項を適宜適用することが可能である（第５〜第７の実施形態についても同様）。
【００６６】
まず、図１４（ａ）に示すように、通常のＭＯＳトランジスタの製造方法に従って、ｎ型シリコン基板１に素子分離領域２を形成する。その後、ゲート絶縁膜（シリコン酸化膜）３を形成し、さらにゲート絶縁膜３上にゲート電極４を形成する。
【００６７】
次に、図１４（ｂ）に示すように、ゲート電極４をマスクとして、シリコン基板１の表面領域に、Ｇｅをイオン注入する。イオン注入の条件は、加速エネルギー１ｋｅＶ、ドーズ量５×１０14ｃｍ-2とする。このイオン注入により、シリコン基板１の表面から深さ１０ｎｍまで結晶欠陥領域５が形成される。次に、ゲート電極４をマスクとして、シリコン基板１の表面領域にＢをイオン注入する。イオン注入の条件は、加速エネルギー０．２ｋｅＶ、ドーズ量１×１０15ｃｍ-2とする。このイオン注入により、不純物領域６が、結晶欠陥領域５に重畳するようにして形成される。
【００６８】
次に、図１４（ｃ）に示すように、基板を４００℃程度の温度に加熱した状態で、Ｘｅフラッシュランプの光を基板全面に照射する。照射時間は１０ｍｓ以下とし、照射エネルギー密度は３５Ｊ／ｃｍ2 とする。この光照射により、不純物元素が活性化されるとともに、結晶欠陥領域５及び不純物領域６の欠陥が回復し、ゲート電極４に隣接する浅いソース・ドレイン拡散層７（エクステンション領域）が得られる。
【００６９】
次に、図１４（ｄ）に示すように、シリコン窒化膜（ＳｉＮ膜）及びシリコン酸化膜（ＳｉＯ2 膜）をＣＶＤ法により順次堆積する。続いて、ＲＩＥ法により、シリコン窒化膜８及びシリコン酸化膜９をゲート電極４の側壁に選択的に残置させ、多層構造の側壁スペーサを形成する。
【００７０】
次に、図１４（ｅ）に示すように、ゲート電極４とシリコン窒化膜８及びシリコン酸化膜９からなる側壁スペーサをマスクとして、Ｂをイオン注入する。イオン注入の条件は、加速エネルギー５ｋｅＶ、ドーズ量３×１０15ｃｍ-2とする。このイオン注入により、ゲート電極４の端部から離間した、深い不純物領域１０が形成される。また、このイオン注入により、ゲート電極（ポリシリコン）中にもＢが注入される。
【００７１】
次に、図１４（ｆ）に示すように、基板を４００℃程度の温度に加熱した状態で、Ｘｅフラッシュランプの光を基板全面に照射する。照射時間は１０ｍｓ以下とし、照射エネルギー密度は３５Ｊ／ｃｍ2 とする。この光照射により、イオン注入された不純物元素が活性化されるとともに、不純物領域１０等の結晶欠陥が回復し、ゲート電極４の端部から離間した深いソース・ドレイン拡散層１１が得られる。
【００７２】
その後の工程は、図示しないが、例えば常圧ＣＶＤ法により、成膜温度４００℃で、全面に層間絶縁膜としてシリコン酸化膜を形成する。その後、層間絶縁膜にコンタクトホールを開け、さらにソース・ドレイン電極、ゲート電極、配線等を形成する。
【００７３】
本実施形態によれば、フラッシュランプアニールを用いることにより、ゲート電極４に隣接する浅い不純物領域６を活性化するための熱処理時間を短くできる。そのため、ゲート電極下への不純物の拡散を最小限に抑えることができ、ショートチャネル効果を抑制することができる。また、フラッシュランプ光照射前のＧｅのイオン注入により、Ｓｉ基板の表面領域に結晶欠陥領域を形成したため、加熱効率が上昇する。そのため、拡散層の抵抗を効果的に下げることができ、ＭＯＳトランジスタの電流駆動能力を向上させることができる。
【００７４】
（実施形態５）
図１５（ａ）〜図１５（ｆ）は、本発明の第５の実施形態に係る半導体装置の製造方法を示した断面図である。本実施形態も、上述した第１〜第３の実施形態の手法を利用したＭＯＳトランジスタの製造方法に関するものである。
【００７５】
まず、図１５（ａ）に示すように、通常のＭＯＳトランジスタの製造方法に従って、ｎ型シリコン基板１に素子分離領域２を形成する。その後、ゲート絶縁膜（シリコン酸化膜）３を形成し、さらにゲート絶縁膜３上にゲート電極４を形成する。
【００７６】
次に、図１５（ｂ）に示すように、ゲート電極４をマスクとして、シリコン基板１の表面領域に、Ｂをイオン注入する。イオン注入の条件は、加速エネルギー０．２ｋｅＶ、ドーズ量１×１０15ｃｍ-2とする。このイオン注入により、不純物領域６が形成される。
【００７７】
次に、図１５（ｃ）に示すように、ハロゲンランプを用いたＲＴＡ処理を行う。アニール条件は、基板温度８００℃、加熱時間１０秒とする。このアニール処理により、不純物元素が活性化されるとともに、不純物領域６の欠陥が回復し、ゲート電極４に隣接する浅いソース・ドレイン拡散層７（エクステンション領域）が得られる。
【００７８】
次に、図１５（ｄ）に示すように、シリコン窒化膜（ＳｉＮ膜）及びシリコン酸化膜（ＳｉＯ2 膜）をＣＶＤ法により順次堆積する。続いて、ＲＩＥ法により、シリコン窒化膜８及びシリコン酸化膜９をゲート電極４の側壁に選択的に残置させ、多層構造の側壁スペーサを形成する。
【００７９】
次に、図１５（ｅ）に示すように、ゲート電極４とシリコン窒化膜８及びシリコン酸化膜９からなる側壁スペーサをマスクとして、Ｇｅをイオン注入する。イオン注入の条件は、加速エネルギー１５ｋｅＶ、ドーズ量５×１０14ｃｍ-2とする。このイオン注入により、シリコン基板１の表面から深さ２０ｎｍまでアモルファス領域（結晶欠陥領域５）が形成される。次に、ゲート電極及び側壁スペーサをマスクとして、Ｂをイオン注入する。イオン注入の条件は、加速エネルギー５ｋｅＶ、ドーズ量３×１０15ｃｍ-2とする。このイオン注入により、ゲート電極４の端部から離間した、深い不純物領域１０が形成される。また、このイオン注入により、ゲート電極（ポリシリコン）中にもＢが注入される。
【００８０】
次に、図１５（ｆ）に示すように、基板を４００℃程度の温度に加熱した状態で、Ｘｅフラッシュランプの光を基板全面に照射する。照射時間は１０ｍｓ以下とし、照射エネルギー密度は３５Ｊ／ｃｍ2 とする。この光照射により、イオン注入された不純物元素が活性化されるとともに、不純物領域１０等の結晶欠陥が回復し、ゲート電極４の端部から離間した深いソース・ドレイン拡散層１１が得られる。
【００８１】
その後の工程は、図示しないが、例えば常圧ＣＶＤ法により、成膜温度４００℃で、全面に層間絶縁膜としてシリコン酸化膜を形成する。その後、層間絶縁膜にコンタクトホールを開け、さらにソース・ドレイン電極、ゲート電極、配線等を形成する。
【００８２】
本実施形態によれば、浅い不純物拡散層７が高温にさらされるのは、深い不純物領域１０を活性化させるためのフラッシュランプアニール工程だけである。そのため、ゲート電極下への不純物の拡散を最小限に抑えることができ、ショートチャネル効果を抑制することができる。また、フラッシュランプの照射回数が減るため、急激な温度上昇に起因する熱応力の発生を抑制することができる。そのため、基板ダメージを低減することができ、歩留まりを向上させることができる。また、フラッシュランプ光照射前のＧｅのイオン注入により、Ｓｉ基板の表面領域をアモルファス状態にしたため、結晶性の回復が良くなるとともに、加熱効率が上昇する。そのため、拡散層の抵抗を効果的に下げることができ、ＭＯＳトランジスタの電流駆動能力を向上させることができる。
【００８３】
（実施形態６）
図１６（ａ）〜図１６（ｆ）は、本発明の第６の実施形態に係る半導体装置の製造方法を示した断面図である。本実施形態も、上述した第１〜第３の実施形態の手法を利用したＭＯＳトランジスタの製造方法に関するものである。
【００８４】
まず、図１６（ａ）に示すように、通常のＭＯＳトランジスタの製造方法に従って、ｎ型シリコン基板１に素子分離領域２を形成する。その後、ゲート絶縁膜（シリコン酸化膜）３を形成し、さらにゲート絶縁膜３上にゲート電極４を形成する。その後、シリコン窒化膜（ＳｉＮ膜）及びシリコン酸化膜（ＳｉＯ2 膜）をＣＶＤ法により順次堆積する。続いて、ＲＩＥ法により、シリコン窒化膜８及びシリコン酸化膜９をゲート電極４の側壁に選択的に残置させ、多層構造の側壁スペーサを形成する。
【００８５】
次に、図１６（ｂ）に示すように、ゲート電極及び側壁スペーサをマスクとして、Ｂをイオン注入する。イオン注入の条件は、加速エネルギー５ｋｅＶ、ドーズ量３×１０15ｃｍ-2とする。このイオン注入により、ゲート電極４の端部から離間した、深い不純物領域１０が形成される。また、このイオン注入により、ゲート電極（ポリシリコン）中にもＢが注入される。
【００８６】
次に、図１６（ｃ）に示すように、ハロゲンランプを用いたＲＴＡ処理を行う。アニール条件は、基板温度１０１５℃、加熱時間１０秒とする。このアニール処理により、不純物元素が活性化されるとともに、不純物領域１０の欠陥が回復し、ゲート電極４から離間した深いソース・ドレイン拡散層１１が得られる。
【００８７】
次に、図１６（ｄ）に示すように、側壁スペーサの一部を構成するシリコン酸化膜９を、フッ酸（ＨＦ）によって選択的にエッチングする。
【００８８】
次に、図１６（ｅ）に示すように、ゲート電極４とシリコン窒化膜８をマスクとして、Ｇｅをイオン注入する。イオン注入の条件は、加速エネルギー１ｋｅＶ、ドーズ量５×１０14ｃｍ-2とする。このイオン注入により、シリコン基板１の表面から深さ１０ｎｍまで結晶欠陥領域５が形成される。次に、ゲート電極４とシリコン窒化膜８をマスクとして、Ｂをイオン注入する。イオン注入の条件は、加速エネルギー０．２ｋｅＶ、ドーズ量１×１０15ｃｍ-2とする。このイオン注入により、ゲート電極４の端部に隣接した、浅い不純物領域６が形成される。
【００８９】
次に、図１６（ｆ）に示すように、基板を４００℃程度の温度に加熱した状態で、Ｘｅフラッシュランプの光を基板全面に照射する。照射時間は１０ｍｓ以下とし、照射エネルギー密度は３５Ｊ／ｃｍ2 とする。この光照射により、イオン注入された不純物元素が活性化されるとともに、不純物領域６等の結晶欠陥が回復し、ゲート電極４に隣接した浅いソース・ドレイン拡散層７が得られる。
【００９０】
その後の工程は、図示しないが、例えば常圧ＣＶＤ法により、成膜温度４００℃で、全面に層間絶縁膜としてシリコン酸化膜を形成する。その後、層間絶縁膜にコンタクトホールを開け、さらにソース・ドレイン電極、ゲート電極、配線等を形成する。
【００９１】
本実施形態によれば、浅いソース・ドレイン拡散層７が、深いソース・ドレイン拡散層１１よりも後に形成される。そのため、深い不純物領域１０を活性化するための秒オーダーの高温に、浅い不純物領域６はさらされない。そのため、ゲート電極下への不純物の拡散を最小限に抑えることができ、ショートチャネル効果を抑制することができる。また、フラッシュランプの照射回数が減るため、急激な温度上昇に起因する熱応力の発生を抑制することができる。そのため、基板ダメージを低減することができ、歩留まりを向上させることができる。また、フラッシュランプ光照射前のＧｅのイオン注入により、Ｓｉ基板の表面領域に結晶欠陥領域を形成したため、加熱効率が上昇する。そのため、拡散層の抵抗を効果的に下げることができ、ＭＯＳトランジスタの電流駆動能力を向上させることができる。
【００９２】
なお、上述した第４〜第６の実施形態では、ｐ型ＭＯＳトランジスタの例について説明したが、ｎ型ＭＯＳトランジスタにも上述した方法を適用可能である。また、第１〜第３の実施形態で説明したような各種変更が可能である。
【００９３】
（実施形態７）
図１７（ａ）〜図１７（ｅ）は、本発明の第７の実施形態に係る半導体装置の製造方法を示した断面図である。
【００９４】
まず、図１７（ａ）に示すように、ｎ型シリコン基板２１上に、ＣＶＤ法によって厚さ２００ｎｍのシリコン酸化膜（ＳｉＯ2 膜）２２を堆積する。次に、図１７（ｂ）に示すように、シリコン酸化膜２２をパターニングして、０．３μｍ×０．３μｍのコンタクト孔２３を開ける。
【００９５】
次に、図１７（ｃ）に示すように、シリコン酸化膜２２をマスクとして、シリコン基板２１の表面領域に、Ｇｅをイオン注入する。イオン注入の条件は、加速エネルギー１５ｋｅＶ、ドーズ量５×１０14ｃｍ-2とする。このイオン注入により、シリコン基板２１の表面には結晶欠陥領域２４として、例えばアモルファス領域が形成される。次に、シリコン酸化膜２２をマスクとして、シリコン基板２１の表面領域に、Ｂをイオン注入する。イオン注入の条件は、加速エネルギー５ｋｅＶ、ドーズ量５×１０15ｃｍ-2とする。このイオン注入により、不純物領域２５が、結晶欠陥領域２４に重畳するようにして、結晶欠陥領域２４よりも下方まで形成される。
【００９６】
次に、図１７（ｄ）に示すように、全面に厚さ３０ｎｍ以下の金属膜２６を形成する。この金属膜２６には、シリコン基板上の自然酸化膜を還元できる金属、例えばＴｉを用いることが望ましい。一般的には、IIIa族、IVa 族、Va族の高融点金属を用いることが可能である。
【００９７】
次に、基板を４００℃程度の温度に加熱した状態で、Ｘｅフラッシュランプの光を基板全面に照射する。照射時間は１０ｍｓ以下とし、照射エネルギー密度は３５Ｊ／ｃｍ2 とする。この光照射（フラッシュランプアニール）により、不純物元素が活性化されるとともに、結晶欠陥領域２４及び不純物領域２５の欠陥が回復し、拡散層２７が得られる。また、このフラッシュランプアニールにより、金属膜２６と拡散層２７との良好なオーミックコンタクトが得られる。
【００９８】
次に、図１７（ｅ）に示すように、抵抗率の低い金属膜２８として、例えばＡｌ膜（膜厚４００ｎ）を堆積する。さらに、金属膜２６及び２８をパターニングして電極を形成する。
【００９９】
上述した工程によって得られたＡｌ電極２８とシリコン基板２１との間のコンタクト抵抗を測定したところ、６×１０-8Ωｃｍ2 であった。これに対して、Ｇｅをイオン注入せずにＢのみをイオン注入した比較例の試料では、コンタクト抵抗は３×１０-7Ωｃｍ2 であった。これらの結果から、本実施形態では比較例に比べて、コンタクト抵抗が著しく低減されていることがわかる。
【０１００】
一般に、金属と半導体との接触では、半導体内に障壁層が存在し、これがコンタクト抵抗の発生要因となっている。Ｇｅをイオン注入することによって、基板表面に結晶欠陥を生じさせる（基板表面をアモルファス化する）ことで、障壁層内に局在的な準位を形成することができる。これにより、熱電子放出電流のようにキャリアが障壁を越えなくても、障壁内に形成された準位を介して容易にキャリアが移動する。したがって、本実施形態では、再結合オーミックコンタクトが形成された結果、コンタクト抵抗が著しく低下したものと考えられる。
【０１０１】
なお、上述した実施形態において、Ｇｅ（所定元素）のイオン注入工程、Ｂ（不純物元素）のイオン注入工程及び金属膜（導電膜）２６の形成工程は、任意の順序で行うことが可能である。
【０１０２】
以上のように、本実施形態によれば、第１〜第３の実施形態で述べたように、低抵抗の浅い拡散層が得られる他、良好なオーミックコンタクトを得ることが可能となる。
【０１０３】
なお、本実施形態においても、第１〜第３の実施形態で述べたような各種変更が可能である。例えば、本実施形態ではボロン（Ｂ）をイオン注入することでｐ型拡散層を形成したが、リン（Ｐ）或いは砒素（Ａｓ）をイオン注入することでｎ型拡散層を形成することも可能である。また、Ｇｅをイオン注入する代わりに、IV族元素としてＳｉ、Ｓｎ或いはＰｂをイオン注入することも可能である。また、ｐ型拡散層を形成する場合には、Ｇｅをイオン注入する代わりに、III 族元素であるＧａ、Ｉｎ或いはＴｌをイオン注入することも可能である。さらに、ｎ型拡散層を形成する場合には、Ｇｅをイオン注入する代わりに、V 族元素であるＳｂ或いはＢｉをイオン注入することも可能である。
【０１０４】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【０１０５】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示した断面図。
【図２】第１の実施形態の比較例の製造方法を示した断面図。
【図３】図１（ａ）〜図１（ｃ）の工程によって得られた半導体装置におけるＧｅ及びＢの濃度分布を示した図。
【図４】図２（ａ）及び図２（ｂ）の工程によって得られた半導体装置におけるＢの濃度分布を示した図。
【図５】シリコン基板表面の反射スペクトルを示した図。
【図６】Ｘｅフラッシュランプ及びＷハロゲンランプの発光スペクトル並びにＳｉの吸収特性を示した図。
【図７】照射エネルギー密度とシート抵抗との関係を示した図。
【図８】Ｇｅの加速エネルギーとシート抵抗との関係を示した図。
【図９】Ｇｅの加速エネルギーと接合リーク電流との関係を示した図。
【図１０】本発明の第２の実施形態に係る半導体装置の製造方法を示した断面図。
【図１１】図１０（ａ）〜図１０（ｃ）の工程によって得られた半導体装置におけるＧｅ及びＢの濃度分布を示した図。
【図１２】本発明の第３の実施形態に係る半導体装置の製造方法を示した断面図。
【図１３】図１２（ａ）〜図１２（ｃ）の工程によって得られた半導体装置におけるＧａ及びＢの濃度分布を示した図。
【図１４】本発明の第４の実施形態に係る半導体装置の製造方法を示した断面図。
【図１５】本発明の第５の実施形態に係る半導体装置の製造方法を示した断面図。
【図１６】本発明の第６の実施形態に係る半導体装置の製造方法を示した断面図。
【図１７】本発明の第７の実施形態に係る半導体装置の製造方法を示した断面図。
【符号の説明】
【０１０６】
１…シリコン基板
２…素子分離領域
３…ゲート絶縁膜
４…ゲート電極
５…結晶欠陥領域
６、１０…不純物領域
７、１１…ソース・ドレイン拡散層
８…シリコン窒化膜
９…シリコン酸化膜
２１…シリコン基板
２２…シリコン酸化膜
２３…コンタクト孔
２４…結晶欠陥領域
２５…不純物領域
２６、２８…金属膜
２７…拡散層
【図１】
0004455441.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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