(57)【特許請求の範囲】
【請求項１】
所定のデータを格納するための第１メモリ、第２メモリ及び第３メモリと、所定のデータを該メモリに格納または出力する制御部とを含むコード（符号）分割多重接続ＣＤＭＡ（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）システムにおいて実行されるＣＤＭＡ復調方法であって、下記（ａ１）段階から（ｌ１）段階までを含むことを特徴とするＣＤＭＡ復調方法。
（ａ１）Ｍ及びＮを所定の正の整数とするとき、Ｍ倍オーバーサンプリングされてＮ個の経路を通過した全ての入力データを所定の第１メモリに順次に格納する段階。
（ｂ１）前記Ｎ個の経路に沿って相異なるＰＮコードを生成して所定の第２メモリに格納する段階。
（ｃ１）処理利得Ｌに該当する一周期のトラフィック・ワルシュ・コード（ｔｒａｆｆｉｃ  ｗａｌｓｈ  ｃｏｄｅ）として生成したトラフィック・ワルシュ・コードを所定の第３メモリに順次に格納する段階。
（ｄ１）前記第１メモリに格納された値の中の一つと、前記第２メモリに格納された値の中の一つで複素共役をとった値とを掛ける段階。
（ｅ１）ＰＮコードを前記第２メモリの所定番地に格納するための制御と、前記第１メモリ、第２メモリ及び第３メモリから前記Ｎ個の各経路別にデータを出力するための制御とを実行する段階。
（ｆ１）前記（ｄ１）段階の結果の値と、前記第３メモリに格納されたデータ中の該当経路のトラフィック・ワルシュ・コードとを掛ける段階。
（ｇ１）前記（ｆ１）段階の結果の値を、処理すべきＮ個の経路から成る多重経路の各々に処理利得に該当するＬのみ足して累積する段階。
（ｈ１）前記（ｄ１）段階の結果の値を、処理すべきＮ個の経路から成る多重経路の各々にワルシュ・コードのデータビット数に該当するＸ回足して累積し、複素共役化する段階。
（ｉ１）前記（ｇ１）段階の結果の値と、前記（ｈ１）段階の結果の値とを入力し、掛けることによってＮ個のデータを求める段階。
（ｊ１）前記（ｉ１）段階で求められたＮ個のデータを順次に入力し、実数値のみをとってＮ個の値を順次に求める段階。
（ｋ１）前記（ｊ１）段階で求めたデータをＮ回のみ足して累積する段階。
（ｌ１）前記（ｋ１）段階の結果の論理値を識別し、該識別された論理値に基づいてビット値を決定する段階。
【請求項２】
所定のデータを格納するための第１メモリ、第２メモリ及び第３メモリと、所定のデータを該メモリに格納または出力する制御部とを含むコード（符号）分割多重接続ＣＤＭＡシステムにおいて実行されるＣＤＭＡ復調方法であって、下記（ａ２）段階から（ｌ２）段階までを含むことを特徴とするＣＤＭＡ復調方法。
（ａ２）Ｍ及びＮを所定の正の整数とするとき、Ｍ倍オーバーサンプリングされてＮ個の経路を通過した全ての入力データを所定の第１メモリに順次に格納する段階。
（ｂ２）前記Ｎ個の経路に沿って相異なるＰＮコードを生成する段階。
（ｃ２）前記ＰＮコードを所定の第２メモリに格納する段階。
（ｄ２）前記第２メモリに格納されたＰＮコードを複素共役化する段階。
（ｅ２）所定の第３メモリに一周期のトラフィック・ワルシュ・コードを格納し、該一周期のトラフィック・ワルシュ・コードが全て格納されているかどうかをチェックする段階。
（ｆ２）前記一周期のトラフィック・ワルシュ・コードが全て格納されていない場合には、最初の到達経路に該当するトラフィック・ワルシュ・コードを生成して、処理利得Ｌに該当する一周期のトラフィック・ワルシュ・コードが全て格納されるまで前記第３メモリに順次に格納する段階。
（ｇ２）前記第３メモリに一周期のトラフィック・ワルシュ・コードが全て格納されている場合には、前記（ｆ２）段階の実行を省略する段階。
（ｈ２）前記第１メモリに格納された値の中の一つと、前記第２メモリに格納された値の中の一つで複素共役をとった値とを掛ける段階。
（ｉ２）前記ＰＮコードを前記第２メモリの所定番地に格納するための制御と、前記第１メモリ、第２メモリ及び第３メモリから前記Ｎ個の各経路別にデータを出力するための制御とを実行する段階。
（ｊ２）前記（ｈ２）段階の結果の値と、前記第３メモリに格納されたデータ中の該当経路のトラフィック・ワルシュ・コードとを掛ける段階。
（ｋ２）前記（ｊ２）段階の結果の値を、処理すべきＮ個の多重経路の各々に処理利得Ｌのみ足して累積する段階。
（ｌ２）前記（ｈ２）段階の結果の値を、処理すべきＮ個の多重経路の各々にＸ回足して累積する段階。
（ｍ２）前記（ｌ２）段階において、前記（ｈ２）段階の結果の値を、処理すべきＮ個の多重経路の各々にＬ−１回足して累積したかどうかをチェックする段階。
（ｎ２）前記（ｍ２）段階において、前記（ｈ２）段階の結果の値を、処理すべきＮ個の多重経路の各々にＬ−１回足して累積していないと判定された場合には、Ｎ回足す累積を実行したかどうかをチェックする段階。
（ｏ２）前記（ｎ２）段階において、前記（ｈ２）段階の結果の値を、処理すべきＮ個の多重経路の各々にＮ回足す累積を実行していないと判定された場合には、前記第１メモリ、第２メモリ及び第３メモリで次の経路に該当する値を出力してその値に対して前記（ｊ２）段階から前記（ｎ２）段階までを反復して実行する段階。
（ｐ２）前記（ｎ２）段階において、Ｎ番目の経路に対する作業が終了したと判定された場合に、前記（ａ２）段階から前記（ｏ２）段階までを実行する段階。
（ｑ２）前記（ｍ２）段階において、前記（ｈ２）段階の結果の値を、処理すべきＮ個の多重経路の各々にＬ−１回足して累積したと判定された場合には、前記（ａ２）段階から前記（ｌ２）段階までを実行する段階。
（ｒ２）前記（ｌ２）段階の結果の値の複素共役と、前記（ｋ２）段階の結果の値とを入力して掛ける段階。
（ｓ２）前記（ｒ２）段階で求められるＮ個のデータを順次に入力して、実数値のみをとってＮ個の値を順次に求める段階。
（ｔ２）前記（ｓ２）段階で求めたデータを、Ｎ回のみ足して累積する段階。
（ｕ２）前記（ｔ２）段階の結果の論理値を識別し、該識別された論理値に基づいてビット値を決定する段階。
【請求項３】
前記（ｉ２）段階は、
メモリのアドレスサイズを所定の正の整数Ｋとするとき、ＰＮコード生成部で生成されたＰＮコードを、前記第２メモリのＰＮコード発生順序のモジューロＫ演算を行った結果と同じアドレスに格納するための制御を実行する段階と、
前記第２及び第３メモリから前記Ｎ個の各経路別にデータを出力するための制御を実行する段階と、を含むことを特徴とする請求項２に記載のＣＤＭＡ復調方法。
【請求項４】
所定のデータを格納するための第１メモリ、第２メモリ及び第３メモリと、所定のデータを該メモリに格納または出力する制御部とを含むコード（符号）分割多重接続ＣＤＭＡシステム内で用いられるＣＤＭＡ復調器であって、
Ｍを所定の正の整数とするとき、Ｍ倍オーバーサンプリングされている入力データを順次に格納する第１メモリと、
Ｎ個の経路に沿って相異なるＰＮコードを生成するＰＮコード生成部と、
前記ＰＮコード生成部で出力されたＰＮコードを順次に格納する第２メモリと、
前記ＰＮコード生成部によって生成されて前記第２メモリに格納されたＰＮコードを入力し、複素共役化する第１複素共役部と、
前記第１メモリに格納された値の中の一つと、前記第２メモリに格納された値の中の一つで複素共役をとった値とを掛ける第１乗算部と、
前記ＰＮコード生成部で生成されたＰＮコードを、所定番地に格納するための制御と、前記第１メモリ、第２メモリ及び第３メモリから各経路別にデータを出力するための制御とを実行する制御部と、
前記第１乗算部で出力された値と、前記第３メモリに格納されたデータ中の該当経路のトラフィック・ワルシュ・コードとを掛ける第２乗算部と、
前記第２乗算部から出力された出力データを、処理すべきＮ個の経路から成る多重経路の各々に処理利得に該当するＬのみ足して累積するＮ経路Ｌ累積部と、
前記第１乗算部によって出力されたデータを、処理すべきＮ個の経路から成る多重経路の各々に処理利得のみＸ回足して累積するＮ経路Ｘ累積部と、
前記Ｎ経路Ｘ累積部からの出力値を複素共役化する第２複素共役部と、
前記第２複素共役部の出力値と、前記Ｎ経路Ｌ累積部の出力値とを入力して掛ける第３乗算部と、
前記第３乗算部から出力されたＮ個のデータを順次に各経路別に独立させて入力し、実数値のみをとってＮ個の各経路別に独立させた値を順次に出力する実数抽出部と、
前記実数抽出部から順次に出力されたデータをＮ回のみ足して累積する累積部と、前記累積部の出力の論理値を識別し、該識別された論理値に基づいてビット値を決定するビット決定部と、を含むことを特徴とするＣＤＭＡ復調器。
【請求項５】
前記第１メモリは、オーバーサンプリング率Ｍのみの入力信号を格納することができるサイズを有することを特徴とする請求項４に記載のＣＤＭＡ復調器。
【請求項６】
前記第２メモリは、そのサイズをＫとするとき、ＣＤＭＡ受信器で考慮すべき最大過度遅延によって決定されることを特徴とする請求項４に記載のＣＤＭＡ復調器。
【請求項７】
前記制御部は、
前記ＰＮコード生成部で生成されたＰＮコードを、前記第２メモリのＰＮコード発生順序のモジューロＫ演算を行った結果と同じ番地に格納するための制御と、
前記第１メモリ、第２メモリ及び第３メモリから各経路別にデータを出力するための制御と、を実行することを特徴とする請求項４に記載のＣＤＭＡ復調器。
【請求項８】
前記第３メモリは、処理利得Ｌに該当するデータを格納することができるサイズを有することを特徴とする請求項４に記載のＣＤＭＡ復調器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＣＤＭＡ（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）復調方法及び復調器に係り、より詳細にはソフトウェア・ダウンロード（ｓｏｆｔｗａｒｅ  ｄｏｗｎ−ｌｏａｄ）のみで多様なサービスを提供することができるように構造的な複雑度を縮小したＣＤＭＡ復調方法及び復調器に関する。
【０００２】
【従来の技術】
一般に、無線チャネルを通過したＣＤＭＡ信号では、ＣＤＭＡ受信器内で相異なる遅延と振幅とを有する信号成分が加わる。即ち、一般的なＣＤＭＡ復調方法によれば、まず、ＰＮコードとワルシュ（ｗａｌｓｈ）・コードを生成し、これらの生成されたワルシュ・コードとＰＮコードを、受信信号と掛ける。つぎに、前記ＰＮコードが掛けられた受信信号に所定の加重値を与えて位相を合わせた後、足し合わせる。
【０００３】
図１に従来のＣＤＭＡ復調器の構造をブロック図で示す。図１を参照すると、従来のＣＤＭＡ復調器は，考慮すべき多重経路の数に対応するフィンガーを具備して成り、各経路の遅延の程度に応じたＰＮコード及びトラフィック・ワルシュ・コード（ｔｒａｆｆｉｃ  ｗａｌｓｈ  ｃｏｄｅ）を生成して受信信号を処理するものである。
【０００４】
このような従来のＣＤＭＡ受信器では、理想的には、Ｎ個の多重経路に対してＮ個のＰＮコード生成部とＮ個のトラフィック・ワルシュ・コード生成部とが同時に連続的に動作すべきである。しかしながら、一つのトラフィック・ワルシュ・コード生成部は、一周期のトラフィック・ワルシュ・コードを生成する間のみ動作するため、前記多重経路の数が増すにつれて構造的な複雑度が大きくなり易いという問題がある。また、構造的な複雑度が大きくなるにつれて電力消費量が増大するという問題もある。したがって、前記多重経路の数が増した場合にも、構造的な複雑度の大きさを比較的小さく抑え、電力消費量をより小さくすることが求められている。
【０００５】
【発明が解決しようとする課題】
前記課題に鑑み、本発明が解決しようとする第１の技術的課題は、前記したＣＤＭＡ受信器の構造的な複雑度を縮小し、ソフトウェア・ダウンロードのみで多種多様なサービスを提供することができるようにするべく、プロセッサーでの動作に適した構造のＣＤＭＡ復調方法を提供することにある。
また、本発明が解決しようとする第２の技術的課題は、前記方法が実行されるＣＤＭＡ復調器を提供することにある。
【０００６】
【課題を解決するための手段】
前記第１の技術的課題を達成するために、本発明の請求項１に係る発明は、所定のデータを格納するための第１メモリ、第２メモリ及び第３メモリと、所定のデータを該メモリに格納または出力する制御部とを含むコード（符号）分割多重接続ＣＤＭＡ（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）システムにおいて実行されるＣＤＭＡ復調方法であって、下記（ａ１）段階から（ｌ１）段階までを含むＣＤＭＡ復調方法として構成する。
【０００７】
（ａ１）Ｍ及びＮを所定の正の整数とするとき、Ｍ倍オーバーサンプリングされてＮ個の経路を通過した全ての入力データを所定の第１メモリに順次に格納する段階。
（ｂ１）前記Ｎ個の経路に沿って相異なるＰＮコードを生成して所定の第２メモリに格納する段階。
（ｃ１）処理利得Ｌに該当する一周期のトラフィック・ワルシュ・コード（ｔｒａｆｆｉｃ  ｗａｌｓｈ  ｃｏｄｅ）として生成したトラフィック・ワルシュ・コードを所定の第３メモリに順次に格納する段階。
（ｄ１）前記第１メモリに格納された値の中の一つと、前記第２メモリに格納された値の中の一つで複素共役をとった値とを掛ける段階。
（ｅ１）ＰＮコードを前記第２メモリの所定番地に格納するための制御と、前記第１メモリ、第２メモリ及び第３メモリから前記Ｎ個の各経路別にデータを出力するための制御とを実行する段階。
（ｆ１）前記（ｄ１）段階の結果の値と、前記第３メモリに格納されたデータ中の該当経路のトラフィック・ワルシュ・コードとを掛ける段階。
（ｇ１）前記（ｆ１）段階の結果の値を、処理すべきＮ個の経路から成る多重経路の各々に処理利得に該当するＬのみ足して累積する段階。
（ｈ１）前記（ｄ１）段階の結果の値を、処理すべきＮ個の経路から成る多重経路の各々にワルシュ・コードのデータビット数に該当するＸ回足して累積し、複素共役化する段階。
（ｉ１）  前記（ｇ１）段階の結果の値と、前記（ｈ１）段階の結果の値とを入力し、掛けることによってＮ個のデータを求める段階。
（ｊ１）前記（ｉ１）段階で求められたＮ個のデータを順次に入力し、実数値のみをとってＮ個の値を順次に求める段階。
（ｋ１）前記（ｊ１）段階で求めたデータをＮ回のみ足して累積する段階。
（ｌ１）前記（ｋ１）段階の結果の論理値を識別し、該識別された論理値に基づいてビット値を決定する段階。
【０００８】
本発明の請求項２に係る発明は、所定のデータを格納するための第１メモリ、第２メモリ及び第３メモリと、所定のデータを該メモリに格納または出力する制御部とを含むコード（符号）分割多重接続ＣＤＭＡシステムにおいて実行されるＣＤＭＡ復調方法であって、下記（ａ２）段階から（ｌ２）段階までを含むＣＤＭＡ復調方法として構成する。
【０００９】
（ａ２）Ｍ及びＮを所定の正の整数とするとき、Ｍ倍オーバーサンプリングされてＮ個の経路を通過した全ての入力データを所定の第１メモリに順次に格納する段階。
（ｂ２）前記Ｎ個の経路に沿って相異なるＰＮコードを生成する段階。
（ｃ２）前記ＰＮコードを所定の第２メモリに格納する段階。
（ｄ２）前記ＰＮコードを複素共役化する段階。
（ｅ２）所定の第３メモリに一周期のトラフィック・ワルシュ・コードを格納し、該トラフィック・ワルシュ・コードが全て格納されているかどうかをチェックする段階。
（ｆ２）前記一周期のトラフィック・ワルシュ・コードが全て格納されていない場合には、最初の到達経路に該当するトラフィック・ワルシュ・コードを生成して、処理利得Ｌに該当する一周期のトラフィック・ワルシュ・コードが全て格納されるまで前記第３メモリに順次に格納する段階。
（ｇ２）前記第３メモリに一周期のトラフィック・ワルシュ・コードが全て格納されている場合には、前記（ｆ２）段階の実行を省略する段階。
（ｈ２）前記第１メモリに格納された値の中の一つと、前記第２メモリに格納された値の中の一つで複素共役をとった値とを掛ける段階。
（ｉ２）前記ＰＮコードを前記第２メモリの所定番地に格納するための制御と、前記第１メモリ、第２メモリ及び第３メモリから前記Ｎ個の各経路別にデータを出力するための制御とを実行する段階。
（ｊ２）前記（ｈ２）段階の結果の値と、前記第３メモリに格納されたデータ中の該当経路のトラフィック・ワルシュ・コードとを掛ける段階。
（ｋ２）前記（ｊ２）段階の結果の値を、処理すべきＮ個の多重経路の各々に処理利得Ｌのみ足して累積する段階。
（ｌ２）前記（ｈ２）段階の結果の値を、処理すべきＮ個の多重経路の各々にＸ回足して累積する段階。
（ｍ２）前記（ｌ２）段階において、前記（ｈ２）段階の結果の値を、処理すべきＮ個の多重経路の各々にＬ−１回足して累積したかどうかをチェックする段階。
（ｎ２）前記（ｍ２）段階において、前記（ｈ２）段階の結果の値を、処理すべきＮ個の多重経路の各々にＬ−１回足して累積していないと判定された場合には、Ｎ回足す累積を実行したかどうかをチェックする段階。
（ｏ２）前記（ｎ２）段階において、前記（ｈ２）段階の結果の値を、処理すべきＮ個の多重経路の各々にＮ回足す累積を実行していないと判定された場合には、前記第１メモリ、第２メモリ及び第３メモリで次の経路に該当する値を出力してその値に対して前記（ｊ２）段階から前記（ｎ２）段階までを反復して実行する段階。
（ｐ２）前記（ｎ２）段階において、Ｎ番目の経路に対する作業が終了したと判定された場合に、前記（ａ２）段階から前記（ｏ２）段階までを実行する段階。
（ｑ２）前記（ｍ２）段階において、前記（ｈ２）段階の結果の値を、処理すべきＮ個の多重経路の各々にＬ−１回足して累積したと判定された場合には、前記（ａ２）段階から前記（ｌ２）段階までを実行する段階。
（ｒ２）前記（ｌ２）段階の結果の値の複素共役と、前記（ｋ２）段階の結果の値とを入力して掛ける段階。
（ｓ２）前記（ｒ２）段階で求められるＮ個のデータを順次に入力して、実数値のみをとってＮ個の値を順次に求める段階。
（ｔ２）前記（ｓ２）段階で求めたデータを、Ｎ回のみ足して累積する段階。（ｕ２）前記（ｔ２）段階の結果の論理値を識別し、該識別された論理値に基づいてビット値を決定する段階。
【００１０】
本発明の請求項３に係る発明は、請求項２において、前記（ｉ２）段階は、メモリのアドレスサイズを所定の正の整数Ｋとするとき、ＰＮコード生成部で生成されたＰＮコードを、前記第２メモリのＰＮコード発生順序のモジューロＫ演算を行った結果と同じアドレスに格納するための制御を実行する段階と、前記第２及び第３メモリから前記Ｎ個の各経路別にデータを出力するための制御を実行する段階とを含むＣＤＭＡ復調方法として構成する。
【００１１】
前記第２の技術的課題を解決するために、本発明の請求項４に係る発明は、所定のデータを格納するための第１メモリ、第２メモリ及び第３メモリと、所定のデータを該メモリに格納または出力する制御部とを含むコード（符号）分割多重接続ＣＤＭＡシステム内で用いられるＣＤＭＡ復調器であって、Ｍを所定の正の整数とするとき、Ｍ倍オーバーサンプリングされている入力データを順次に格納する第１メモリと、各経路に沿って相異なるＰＮコードを生成するＰＮコード生成部と、前記ＰＮコード生成部で出力されたＰＮコードを順次に格納する第２メモリと、前記ＰＮコード生成部によって生成されて前記第２メモリに格納されたＰＮコードを入力し、複素共役化する第１複素共役部と、前記第１メモリに格納された値の中の一つと前記第２メモリに格納された値の中の一つで複素共役をとった値とを掛ける第１乗算部と、前記ＰＮコード生成部で生成されたＰＮコードを、所定番地に格納するための制御と、前記第１メモリ、第２メモリ及び第３メモリから各経路別にデータを出力するための制御とを実行する制御部と、前記第１乗算部で出力された値と、前記第３メモリに格納されたデータ中の該当経路のトラフィック・ワルシュ・コードとを掛ける第２乗算部と、前記第２乗算部から出力された出力データを、処理すべきＮ個の経路から成る多重経路の各々に処理利得に該当するＬのみ足して累積するＮ経路Ｌ累積部と、前記第１乗算部によって出力されたデータを、処理すべきＮ個の経路から成る多重経路の各々に処理利得のみＸ回足して累積するＮ経路Ｘ累積部と、前記Ｎ経路Ｘ累積部からの出力値を複素共役化する第２複素共役部と、前記第２複素共役部の出力値と、前記Ｎ経路Ｌ累積部の出力値とを入力して掛ける第３乗算部と、前記第３乗算部から出力されたＮ個のデータを順次に各経路別に独立させて入力し、実数値のみをとってＮ個の各経路別に独立させた値を順次に出力する実数抽出部と、前記実数抽出部から順次に出力されたデータをＮ回のみ足して累積する累積部と、前記累積部の出力の論理値を識別し、該識別された論理値に基づいてビット値を決定するビット決定部とを含むＣＤＭＡ復調器として構成する。
【００１２】
本発明の請求項５に係る発明は、請求項４において、前記第１メモリは、オーバーサンプリング率Ｍのみの入力信号を格納することができるサイズを有するＣＤＭＡ復調器として構成する。
【００１３】
本発明の請求項６に係る発明は、請求項４において、前記第２メモリは、そのサイズをＫとするとき、ＣＤＭＡ受信器で考慮すべき最大過度遅延によって決定されるＣＤＭＡ復調器として構成する。
【００１４】
本発明の請求項７に係る発明は、請求項４において、前記制御部は、前記ＰＮコード生成部で生成されたＰＮコードを前記第２メモリのＰＮコード発生順序のモジューロＫ演算を行った結果と同じ番地に格納するための制御と、前記第１メモリ、第２メモリ及び第３メモリから各経路別にデータを出力するための制御とを実行するＣＤＭＡ復調器として構成する。
【００１５】
本発明の請求項８に係る発明は、請求項４において、前記第３メモリは、処理利得Ｌに該当するデータを格納することができるサイズを有するＣＤＭＡ復調器として構成する。
【００１６】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例を詳細に説明する。なお、本発明は、この実施の形態のみに限定されるものではなく、本発明の技術的思想に基づく限りにおいて適宜に変更することが可能である。
図３は、本発明に係るＣＤＭＡ復調方法が実行される、本発明に係る一例のＣＤＭＡ復調器の構造をブロック図で示したものであり、図４は、図３の装置に入力される一例のＣＤＭＡ受信信号を示したものである。また、図５、図６及び図７は、各々、本発明に係るＣＤＭＡ復調方法の主要段階の一例をフローチャートで示したものである。なお、図５、図６及び図７は、以下の説明で他の図面と合わせて随時、参照される。
【００１７】
図３を参照しながら、本発明に係るＣＤＭＡ復調方法の実行について説明する。本発明に係る一例のＣＤＭＡ復調器は、第１メモリ３０２、ＰＮコード生成部３０４、第２メモリ３０６、第１複素共役部３０７、トラフィック・ワルシュ・コード生成部３０８、第３メモリ３１０、制御部３１２、第１乗算部３１４、第２乗算部３１６、Ｎ経路Ｌ累積部３１８、Ｎ経路Ｘ累積部３２０、第２複素共役部３２２、第３乗算部３２４、実数抽出部３２６、累積部３２８及びスライシング部３３０を具備して成る。
【００１８】
なお、図示しないＣＤＭＡ送信器は、各々の特定使用者の信号に対して相異なる特定のワルシュ・コードを掛けた後、さらにＰＮコードを掛け、このようにして形成されたＣＤＭＡ送信信号を送信するものである。
【００１９】
一方、図示しないＣＤＭＡ受信器は、前記特定使用者に割り当てられたワルシュ・コードを掛け、さらにＰＮコードを掛けて、前記特定使用者のデータビットを復元するものである。
【００２０】
そして、前記ＣＤＭＡ送信信号は、多重経路チャネルを通過することによって、図４に示すように、各々の経路が有する特性に従って、相異なる遅延量Ｄ1、Ｄ2、Ｄ3と、相異なる振幅Ａ1、Ａ2、Ａ3とを有するように形成される。その後、図４に示すような相異なる遅延量Ｄ1、Ｄ2、Ｄ3と、相異なる振幅Ａ1、Ａ2、Ａ3とを有する複数個の信号が合計され、ＣＤＭＡ受信信号が形成される。
【００２１】
即ち、多重経路を有する無線チャネルを前記ＣＤＭＡ送信信号が通過して形成されたＣＤＭＡ受信信号は、その概念を模式的に表わした図４に示すように、相異なる遅延量Ｄ1、Ｄ2、Ｄ3と、相異なる振幅Ａ1、Ａ2、Ａ3とを有する複数個の信号とが足し合わされてＣＤＭＡ復調器に入力される。
【００２２】
該ＣＤＭＡ復調器は、効果的に前記特定使用者のデータビットを復元するために、このように前記複数個の信号が足し合わされて成る信号を利用する。さらに、各経路の遅延と一致するワルシュ・コードとＰＮコードとを生成し、これらの各コードを前記ＣＤＭＡ受信信号に掛ける。そして、このように前記各コードが掛けられた前記ＣＤＭＡ受信信号に、所定の加重値を与えて位相を合わせた後、これらを足し合わせることによって信頼性に優れたＣＤＭＡ受信器を具現化することができる。
【００２３】
さて、本発明に係るＣＤＭＡ復調方法では、まず、図３に示すようにＭ倍オーバーサンプリングされて成る入力データを第１メモリ３０２に順次に格納する（図５に示す段階５０２を参照）。したがって、第１メモリ３０２はオーバーサンプリング率Ｍのみの入力信号を格納することができるサイズで構成されることが可能である。そして、第１メモリ３０２は、Ｎ個の経路を通過した全ての信号が格納されるまで格納を実行し続ける。
【００２４】
つぎに、ＰＮコード生成部３０４は、最初の到達経路に該当するＰＮコードを生成（図５に示す段階５０４を参照）して第２メモリ３０６に格納する（図５に示す段階５０６）。ここで、第２メモリ３０６の大きさを正の数から成るＫとすれば、ＫはＣＤＭＡ受信器で考慮すべき最大過度遅延によって決定される。なお、ＰＮコード生成部３０４で生成されるＰＮコードは、第２メモリ３０６のＰＮコード発生順序のモジューロＫ演算を行った結果と同じ番地に格納されることが望ましい。また、ＰＮコード生成部３０４で生成されるＰＮコードの位相は、ＣＤＭＡ復調器で処理すべき多重経路中、最初に到達する経路を通じて受信される受信信号のＰＮコード位相と一致するのが好ましい。そして、ＰＮコード生成部３０４によって生成され第２メモリ３０６に格納されたＰＮコードが出力され、第１複素共役部３０７によって複素共役化される。
【００２５】
続いて、第３メモリ３１０にトラフィック・ワルシュ・コードを格納し、一周期のトラフィック・ワルシュ・コードが全て格納されているかどうかをチェックする（図５に示す段階５０８を参照）。一周期のトラフィック・ワルシュ・コードが全て格納されていない場合には、トラフィック・ワルシュ・コード生成部３０８は、最初の到達経路に該当するトラフィック・ワルシュ・コードを生成し（図５に示す段階５１０を参照）、処理利得Ｌに該当する一周期のトラフィック・ワルシュ・コードが全て格納されるまで第３メモリ３１０に順次に格納する（図５に示す段階５１２を参照）。
【００２６】
もし、第３メモリ３１０に一周期のトラフィック・ワルシュ・コードが全て格納されている場合には、前記段階５１０及び段階５１２の実行を省略してもよい。なお、トラフィック・ワルシュ・コード発生器３０８で発生するトラフィック・ワルシュ・コードの位相は、ＣＤＭＡ受信器で処理すべき多重経路中、最初に到達する経路を通じて受信される受信信号のトラフィック・ワルシュ・コードの位相と同一であることが好ましい。また、第３メモリ３１０の大きさは処理利得Ｌを考慮して決定されることが望ましい。
【００２７】
また、第１乗算部３１４は、第１メモリ３０２に格納された値の中の一つと、第２メモリ３０６に格納された値の中の一つで複素共役をとった値とを掛ける（図５に示す段階５１４を参照）。
【００２８】
そして、制御部３１２は、ＰＮコード生成部３０４で生成されたＰＮコードを、第２メモリ３０６のＰＮコード発生順序のモジューロＫ演算を行った結果と同じ番地に格納するための制御を行うと共に、第１メモリ３０２、第２メモリ３０６及び第３メモリ３１０から各経路別にデータを出力するための制御を実行する。
【００２９】
さらに、第２乗算部３１６は、第１乗算部３２４で出力された値と第３メモリ３１０に格納されたデータ中最初の経路に該当するトラフィック・ワルシュ・コードとを掛ける（図５に示す段階５１６を参照）。
【００３０】
つぎに、Ｎ経路Ｌ累積部３１８は、第２乗算部３１６からの出力データを、処理すべきＮ個の経路から成る多重経路の各々に処理利得Ｌのみ足して累積する。本実施の形態では、Ｎ経路Ｌ累積器３１８が各経路に該当する値を、各経路別に独立させてＬ回累積した例を示している（図５に示す段階５１８を参照）。制御部３１２の第１メモリ３０２、第２メモリ３０６及び第３メモリ３１０から各経路別にデータを出力するための制御に従って、Ｎ経路Ｌ累積器３１８には最初の経路、２番目の経路及びＮ番目の経路に該当する値が順次に入力される。このようにして、Ｎ経路Ｌ累積器３１８は、順次に入力される各経路に該当する値を、各経路別に独立させてＬ回足して累積するものである。
【００３１】
一方、Ｎ経路Ｘ累積器３２０は、第１乗算部３１４によって出力されたデータをＸ回足して累積する（図５に示す段階５２０を参照）。本実施の形態では、Ｎ経路Ｘ累積器３２０が、各経路別にＮ経路Ｌ累積器３１８でＬ回足して行われる累積が完了する時点を基準として、第１乗算部３１４から出力された過去Ｘ個の値を、各経路別に独立させて累積する例を示している。第１乗算部３１４から最初の経路、２番目の経路等を経て、最後にＮ番目の経路に該当する値が順次に出力される。このように、第１乗算部３１４から出力された値を、Ｎ経路Ｘ累積器３２０にて累積する過程は、各経路別に順次に反復して実行される。即ち、Ｎ経路Ｘ累積器３２０は、順次に入力される各経路に該当する値を、各経路別に各々独立させてＸ回足して累積するものである。そして、各経路別に前記各経路に該当する値を、Ｘ回足した累積が終了すれば、再びＮ経路Ｘ累積器３２０は各経路別にＮ経路Ｌ累積器３１８の次のＬ回足して行う累積が完了する時点を基準として、第１乗算部３１４から出力された過去Ｘ個の値を、各経路別に独立させ、足して累積する。
【００３２】
図５に示すように、最初の経路に対して段階５０４から段階５２０までの実行が終われば、図３に示す第１メモリ３０２、第２メモリ３０６、第３メモリ３１０で２番目の経路に該当する値を出力し、その値に対して段階５１４から段階５２０までを実行する。
【００３３】
これと同様にして、図５に示す段階５２４では、段階５１４から段階５２０までをＮ回実行したかどうかをチェックし、前記段階を反復して実行することによって、最後のＮ番目の経路までは段階５１４から段階５２０までの過程を実行する。段階５２４でＮ番目の経路に対する作業が終了したと判定されると、最初に復帰して新たなＭ倍オーバーサンプリングされた入力信号を順次に第１メモリ３０２に格納する。そして、前述した段階５０４から段階５２２までを反復して実行する。
【００３４】
また、前記各経路に該当する値をＬ回足した累積が完了した時点から乗算を実行することによってはじめて、第３乗算部３２４で、Ｎ経路Ｘ累積部３２０から出力された値を、第２複素共役部によって複素共役をとった値と乗算することができる。したがって、Ｌ-１回足して累積したかどうかを判定（段階５２２）して各Ｎ個の経路に対してＬ-１回足して累積する。このように、本発明にあって、各経路に対してＬ-１回足した累積を実行したかどうかをチェック（段階５２２）することによって、Ｎ経路Ｌ累積器３１８に各経路別にＬ-１個の値が累積されるまで反復して実行することは特筆に価するものである。
【００３５】
前記各経路に対して前記各経路に該当する値をＬ-１回足す累積を実行したかどうかをチェックする段階５２２において、Ｎ経路Ｌ累積器３１８に各経路別にＬ-１個の値が累積されたと判定されると、図６及び図７に示す段階を順次に実行する。なお、図６及び図７に示す各段階５４０、５４２、５４４、５４６、５４８、５５０、５５２、５５４、５５６、５５８は、前述した図５の段階と本質的に同一であるので説明を省略する。
【００３６】
第３乗算部３２４は、第２複素共役部３２２の出力値とＮ経路Ｌ累積部３１８の出力値を入力して掛ける（図７の段階５６０を参照）。したがって、第３乗算部３２４にＮ個の値が各々順次に各経路別に独立させて入力し、第３乗算部３２４はＮ個の各経路別に独立した値を順次に出力する。
【００３７】
実数抽出部３２６は、第３乗算部３２４から出力されるＮ個のデータを順次に各経路別に独立させて入力し、実数値のみをとってＮ個の各経路別に独立させた値を順次に出力する（図７の段階５６２を参照）。ここで、第３乗算部３２４と実数抽出部３２６は、それらの機能を統合して一つの過程で実行することも可能である。
【００３８】
つぎに、累積部３２８は、実数抽出部３２６から順次に出力されるデータをＮ個のみ足して累積する（図７の段階５６４を参照）。そして、スライシング部３３０は、実数抽出部３２８の出力の論理値を識別し、該識別された論理値に基づいてビット値を決定する（図７の段階５６８を参照）。
【００３９】
このような一連の過程を経れば、Ｎ回足して累積する手段３２８ではＮ経路によって処理された値が全て足される。そして、累積部３２８でＮ回足して累積して出力した出力データを、スライシング部３３０に入力してビット値の決定を行う（図７の段階５６８を参照）。
【００４０】
このような本発明に係るＣＤＭＡ復調方法にあっては、受信器において考慮すべき多重経路の数に関係なく１個のＰＮコード生成部のみを使用することができる。また、前記したような本発明に係るＣＤＭＡ復調器では、必要に応じてデータのダウンサンプリングを実行するダウンサンプラの数を顕著に減らすことができ、また、必要に応じてデータを一時的に格納するためのバッファ及び該バッファを制御するための付加的な手段を、特に必要としない。
【００４１】
【発明の効果】
以上説明した通り、本発明の請求項１から請求項８に係るＣＤＭＡ復調方法及び復調器によれば、所定のデータを格納するための第１メモリ、第２メモリ及び第３メモリと、所定のデータを該メモリに格納または出力する制御部とを含むコード（符号）分割多重接続ＣＤＭＡ（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）システムの複雑度をより縮小することができる。
その結果、前記システムで所要とされる電気部品の数を減らすことができ、電力消費量を小さくすることができる。
【００４２】
また、請求項１から請求項３に係るＣＤＭＡ復調方法によれば、同時に実行される作業がないため、ソフトウェアとしてダウンロードさせ、プロセッサーで復調を実行するのに適している。
【００４３】
さらに、請求項１から請求項３に係るＣＤＭＡ復調方法は、デジタル信号処理器（ＤＳＰ：Ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ）の集積回路内のプログラムで具現化することができる。
【００４４】
以上、本発明に係るＣＤＭＡ復調方法及び復調器は、装置の構造的な複雑度をより縮小することができ、ソフトウェアとしてダウンロードされてプロセッサーで復調を実行するのに適している。
【図面の簡単な説明】
【図１】従来のＣＤＭＡ復調器の構造を示すブロック図である。
【図２】図１のＣＤＭＡ復調器で実行される従来のＣＤＭＡ復調方法の主要段階を示すフローチャートである。
【図３】本発明に係るＣＤＭＡ復調方法が実行される本発明の実施例に係るＣＤＭＡ復調器の構造を示す一例のブロック図である。
【図４】本発明に係るＣＤＭＡ復調方法を説明するために受信ＣＤＭＡ信号の概念を模式的に示す図面である。
【図５】本発明に係るＣＤＭＡ復調方法の主要段階を示す一例のフローチャートである。
【図６】本発明に係るＣＤＭＡ復調方法の主要段階を示す一例のフローチャートである。
【図７】本発明に係るＣＤＭＡ復調方法の主要段階を示す一例のフローチャートである。
【符号の説明】
３０２  第１メモリ
３０４  ＰＮコード生成部
３０６  第２メモリ
３０７  第１複素共役部
３０８  トラフィック・ワルシュ・コード生成部
３１０  第３メモリ
３１２  制御部
３１４  第１乗算部
３１６  第２乗算部
３１８  Ｎ経路Ｌ累積部
３２０  Ｎ経路Ｘ累積部
３２２  第２複素共役部
３２４  第３乗算部
３２６  実数抽出部
３２８  累積部
３３０  スライシング部
【図１】
0004480237.tif 000002
【図２】
0004480237.tif 000003
【図３】
0004480237.tif 000004
【図４】
0004480237.tif 000005
【図５】
0004480237.tif 000006
【図６】
0004480237.tif 000007
【図７】
0004480237.tif 000008