(57)【特許請求の範囲】
【請求項１】
設計された回路中で同期を取りたい信号群の各出力ドライバから出力パッドに至る信号線の間にそれぞれ遅延補正セルを挿入する回路設計処理と、
前記遅延補正セルが挿入された回路データに基づいて、該遅延補正セルを対応する出力パッドに隣接して配置すると共に該遅延補正セルと対応する出力ドライバとの間に信号線の配線を行うレイアウト設計処理と、
前記レイアウト設計処理で得られたレイアウトパターンに基づいて、前記各出力ドライバから出力パッドに至る各信号線の抵抗値を算出する配線抵抗抽出処理と、
前記出力ドライバから出力パッドに至る各信号線の抵抗値が等しくなるように前記遅延補正セルの各抵抗値を補正する抵抗値補正処理と、
前記抵抗値が補正された遅延補正セルを有する回路データに基づいて前記レイアウトパターンにおける遅延補正セルのパターンを補正するレイアウトパターン補正処理とを、
順次行うことを特徴とするレイアウト設計方法。
【請求項２】
前記遅延補正セルは、抵抗値をパラメータとして指定することにより、外形寸法を変えずに内部の抵抗素子のパターンのみが変更されるパラメタライズドセルであることを特徴とする請求項１記載のレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路における回路素子の配置と各回路素子間の信号線等の配線を行うレイアウト設計方法、特に信号線上の伝播信号の同期化を行うためのレイアウト設計に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路の配置・配線を行うレイアウト設計では、伝播信号の同期を取るために、一旦出来上がったレイアウトパターンに対してシミュレーションを行って信号の伝播時間を調べ、調整する必要が生じた信号に対応するトランジスタのゲートサイズやデバイス間の配線長や配線幅を変更し、信号の伝播時間を調整している。
【０００３】
なお、下記特許文献１には、抵抗と容量の接続関係であるＲＣネットの伝播遅延時間を回路検証に利用する回路設計検証装置において、検証時間の短縮のために、所定種類の算出方法を適用して算出した伝播遅延時間を、予め回路モデルから作成した補正比データを参照して補正することが記載されている。
【０００４】
【特許文献１】特開平１１−３０６２３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のレイアウト設計方法では、調整したい信号のレイアウトパターンの変更のみならず、隣接する信号のレイアウトパターンも変更したり、配線変更に伴って変更先の信号のレイアウトパターンまでも変更したりするなど、その変更の影響は大きく、多くのレイアウト修正工数を必要としていた。更に、レイアウトパターンを変更することによって、伝播信号に新たな変化が生じるおそれも有り、レイアウトパターンの変更からタイミング検証までの作業を、信号の同期が取れるまで何回も繰り返す必要があった。
【０００６】
本発明は、大幅なレイアウト変更を行うことなく、伝播信号の同期を取ることが可能なレイアウト設計方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明のレイアウト設計方法は、設計された回路中で同期を取りたい信号群の各出力ドライバから出力パッドに至る信号線の間にそれぞれ遅延補正セルを挿入する回路設計処理と、前記遅延補正セルが挿入された回路データに基づいて、該遅延補正セルを対応する出力パッドに隣接して配置すると共に該遅延補正セルと対応する出力ドライバとの間に信号線の配線を行うレイアウト設計処理と、前記レイアウト設計処理で得られたレイアウトパターンに基づいて、前記各出力ドライバから出力パッドに至る各信号線の抵抗値を算出する配線抵抗抽出処理と、前記出力ドライバから出力パッドに至る各信号線の抵抗値が等しくなるように前記遅延補正セルの各抵抗値を補正する抵抗値補正処理と、前記抵抗値が補正された遅延補正セルを有する回路データに基づいて前記レイアウトパターンにおける遅延補正セルのパターンを補正するレイアウトパターン補正処理とを順次行うことを特徴としている。
【発明の効果】
【０００８】
本発明では、同期を取りたい信号群の各出力ドライバから出力パッドに至る信号線の間にそれぞれ遅延補正セルを挿入した回路データに基づいてレイアウトパターンを作成し、そのレイアウトパターンから信号線の抵抗を算出して各信号線の出力パッドまでの抵抗値が等しくなるように遅延補正セルの抵抗値を補正し、補正した抵抗値に従って各遅延補正セルのパターンを補正している。これにより、遅延補正セル内部のパターンだけを補正することで各信号線の抵抗値を同一の値にすることができるので、大幅なレイアウト変更を行うことなく、伝播信号の同期を取ることが可能になるという効果がある。
【発明を実施するための最良の形態】
【０００９】
本発明は、同期を取りたい複数の信号の各経路に遅延補正用の専用セル（以下、「遅延補正セル」という）を予め回路図とレイアウトパターンに挿入しておき、伝播信号の遅延時間の差に応じて対応する遅延補正セルの伝播時間を個々に調整し、信号間の同期が取れるようにするものである。遅延補正セルによる伝播時間の調整は、このセル内に抵抗値等パラメータを与えることによって遅延時間を制御できるパラメタライズドセルによるパターンを組み込んでおき、セルの外形・寸法を保持したまま内部の抵抗等のパターンだけを変更することで可能としている。これにより、一旦出来上がったレイアウトパターンを変更することなく信号の伝播時間を調整することが可能になり、レイアウトパターンの修正工数を削減することができるという特徴を有している。
【００１０】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１１】
図１は、本発明の実施例を示すレイアウト設計方法のフローチャートである。また、図２〜図５は、図１中の各ステップにおける処理の一例を示す説明図である。以下、これらの図２〜図５を適宜参照しつつ、本実施例のレイアウト設計方法を説明する。
【００１２】
図１のステップＳ１において、原回路中で同期を取りたい信号群の各出力ドライバから出力パッドに至る信号線の間に、それぞれ遅延補正セルを挿入する回路設計処理を行う。
【００１３】
図２は、この回路設計処理（ステップＳ１）の一例を示す説明図である。例えば、図２（ａ）に示すように、出力ドライバを含む回路ブロック１０１〜１０４から、それぞれパッドＰ１〜Ｐ４に信号を出力する原回路において、これらのパッドＰ１〜Ｐ４に出力される信号のタイミングを一致させたい場合、図２（ｂ）に示すように、各回路ブロック１０１〜１０４と対応するパッドＰ１〜Ｐ４との間に、それぞれ遅延補正セル２０１〜２０４を挿入した遅延補正セル追加回路を作成する。
【００１４】
遅延補正セル２０１〜２０４は、パラメタライズドセルで、何れも同一の形状・寸法で同一の回路構成となっており、例えば図２（ｃ）に示すように、抵抗２１とバッファ２２を直列に接続したものである。抵抗２１の抵抗値は、パラメータとして与えられるようになっており、与えられたパラメータに従って、抵抗２１の形成領域として定められた領域内でパターンの幅や長さを変えることにより、最小補正抵抗値（ほぼ０）から実際の配線の最大抵抗値（例えば、１ｋΩ）までの間の値を取ることが可能となっている。ここでは、遅延補正セル２０１〜２０４の抵抗値を暫定値Ｒ（例えば、１０Ω）に設定する。
【００１５】
ステップＳ１で作成された遅延補正セル追加回路の回路図は、回路図データとして一旦保存された後、ステップＳ２へ進む。
【００１６】
ステップＳ２において、ステップＳ１で作成された遅延補正セル追加回路の回路図データに基づいて、レイアウト設計処理を行う。このレイアウト設計は、一般的な自動配置／配線等のＣＡＤ(Computer  Aided  Design)ツールを用いて行うことができる。このとき、遅延補正セル２０１〜２０４の位置は、それぞれパッドＰ１〜Ｐ４の直近に配置するように指定する。また、回路ブロック１０１〜１０４の配置位置は、それぞれ対応する遅延補正セル２０１〜２０４との間の信号配線長が可能な限り等しくなるように設定する。
【００１７】
図３は、レイアウト設計処理（ステップＳ２）の一例を示す説明図で、このレイアウト設計処理で得られたレイアウトパターンの一例である。回路パターンの端部に外部接続用のパッドＰ１〜Ｐ４が配置され、それらに隣接して対応する遅延補正セル２０１〜２０４がそれぞれ配置されている。また、回路ブロック１０１〜１０４は回路パターンの内部に配置され、これらの回路ブロック１０１〜１０４の出力信号は、それぞれ配線Ｗ１〜Ｗ４を通して、対応する遅延補正セル２０１〜２０４に与えられるようになっている。
【００１８】
ステップＳ２で作成されたレイアウトパターンのデータはレイアウトデータとして一旦保存され、その後、ステップＳ３へ進む。
【００１９】
ステップＳ３において、ステップＳ２で作成されたレイアウトデータに基づいて、配線抵抗抽出処理を行う。これは、従来の技術を用いて、レイアウトデータから同期を取りたい信号の信号線（本例の場合は、配線Ｗ１〜Ｗ４）の配線長や配線幅を抽出し、これに基づいて配線抵抗を算出するものである。
【００２０】
図４は、配線抵抗抽出・抵抗値補正処理（ステップＳ３，Ｓ４）の一例を示す説明図である。この図４に示すように、算出した各配線Ｗ１〜Ｗ４の抵抗値ＲＷ１〜ＲＷ４は配線抵抗データとして記録され、その後、ステップＳ４へ進む。
【００２１】
ステップＳ４において、各遅延補正セル２０１〜２０４の抵抗２１の抵抗値を適正な値に設定し直し、補正後の最適な遅延補正セル２０を選択するための抵抗値補正処理を行う。
【００２２】
この抵抗値補正処理では、先ず、配線抵抗抽出処理で得られた配線Ｗ１〜Ｗ４の抵抗値ＲＷ１〜ＲＷ４の内で一番大きな値（最大配線抵抗値）と、遅延補正セル２０の抵抗２１として生成できる最小の抵抗値（最小補正抵抗値）から次式（１）によって基準抵抗値ＲＲを算出する。
基準抵抗値ＲＲ＝最大配線抵抗値＋最小補正抵抗値    ・・（１）
【００２３】
次に、この基準抵抗値ＲＲと各配線Ｗ１〜Ｗ４の抵抗値ＲＷ１〜ＲＷ４に従って、対応する遅延補正セル２０１〜２０４による補正抵抗値ＲＳ１〜ＲＳ４を、次式（２）に従って算出する。
補正抵抗値ＲＳｉ＝基準抵抗値ＲＲ−抵抗値ＲＷｉ    ・・（２）
但し、ｉ＝１〜４
【００２４】
更に、図４に示すように、式（２）で算出された補正抵抗値ＲＳ１〜ＲＳ４に従って、遅延補正セル２０１〜２０４を、その抵抗値を有する遅延補正セル２０Ａ〜２０Ｄに変更する。
【００２５】
補正抵抗値ＲＳｉに従って変更された遅延補正セル２０Ａ〜２０Ｄを有する回路図は、補正された回路図データとして保存された後、ステップＳ５へ進む。
【００２６】
ステップＳ５において、補正された回路図データに基づいてレイアウトパターン補正処理を行う。ステップＳ４の補正処理では、遅延補正セル２０１〜２０４がそれぞれ抵抗値の異なる遅延補正セル２０Ａ〜２０Ｄに変更されただけである。また、これらの遅延補正セル２０Ａ〜２０Ｄは、パラメタライズドセルで作成されているので、遅延補正セル２０１〜２０４と外形の寸法・形状が同一である。従って、回路ブロック１０１〜１０４や配線Ｗ１〜Ｗ４のレイアウトパターンは全く変更されず、遅延補正セル２０１〜２０４内の抵抗２１のパターンだけが、そのパラメータである補正抵抗値ＲＳ１〜ＲＳ４に応じて若干変更される。
【００２７】
図５は、レイアウトパターン補正処理（ステップＳ５）の一例を示す説明図である。この図５に示すように、補正処理後のレイアウトパターンでは、補正前のレイアウトパターン（図３）と比べて、遅延補正セル２０Ａ〜２０Ｄにおける抵抗のパターンが変更されただけで、回路ブロック１０１〜１０４や配線Ｗ１〜Ｗ４のレイアウトパターンは全く変更されていない。また、各回路ブロック１０１〜１０４の出力側から対応する対応するパッドＰ１〜Ｐ４との間の伝播経路の抵抗値は、実際の配線Ｗ１〜Ｗ４による抵抗値ＲＷ１〜ＲＷ４と、遅延補正セル２０Ａ〜２０Ｄ内の補正抵抗値ＲＳ１〜ＲＳ４を加えた値であり、この合計値は、全て同一の値となるように形成される。
【００２８】
以上のように、本実施例のレイアウト設計方法は、設計された原回路中で同期を取りたい信号群の各出力ドライバから出力パッドに至る信号線の間に暫定的な抵抗値を有する遅延補正セルをそれぞれ挿入し、遅延補正セルが挿入された回路データに基づいてレイアウト設計を行い、レイアウト設計で得られたレイアウトパターンに基づいて各出力ドライバから出力パッドに至る各信号線の抵抗値を算出し、各出力ドライバから出力パッドに至る信号線の抵抗値が等しくなるように各遅延補正セルの抵抗値を補正し、補正した遅延補正セルを有する回路データに基づいてレイアウトパターン補正を行うようにしている。
【００２９】
これにより、レイアウトパターン補正では遅延補正セル内部の抵抗のパターンのみを補正することによって、各出力ドライバから出力パッドに至る信号線の抵抗値を同一の値にすることができる。従って、一旦出来上がったレイアウトパターン全体を変更することなく信号の伝播時間を調整することが可能になり、伝播信号の同期を取るためのレイアウトパターンの修正工数を削減することができるという利点がある。
【００３０】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  同期を取りたい信号線の数は、例示したものに限定されない。
（ｂ）  遅延補正セル２０はパラメータに基づいて抵抗パターンが自動的に形成されるパラメタライズドセルとしているが、予め抵抗値に応じた抵抗パターンを登録しておき、指定された抵抗値に従って対応する抵抗パターンを選択するようにしても良い。
（ｃ）  遅延補正セル２０は、抵抗２１とバッファ２２の組み合わせとして説明したが、抵抗とバッファ以外の回路の組み合わせでも良いし、抵抗のみの回路でも良い。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例を示すレイアウト設計方法のフローチャートである。
【図２】回路設計処理（ステップＳ１）の一例を示す説明図である。
【図３】レイアウト設計処理（ステップＳ２）の一例を示す説明図である。
【図４】配線抵抗抽出・抵抗値補正処理（ステップＳ３，Ｓ４）の一例を示す説明図である。
【図５】レイアウトパターン補正処理（ステップＳ５）の一例を示す説明図である。
【符号の説明】
【００３２】
１０    回路ブロック
２０，２０Ａ〜２０Ｄ    遅延補正セル
Ｐ１〜Ｐ４    パッド
Ｗ１〜Ｗ４    配線
Ｓ１    回路設計処理
Ｓ２    レイアウト設計処理
Ｓ３    配線抵抗抽出処理
Ｓ４    抵抗値補正処理
Ｓ５    レイアウトパターン補正処理
【図１】
0004435836.tif 000002
【図２】
0004435836.tif 000003
【図３】
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【図４】
0004435836.tif 000005
【図５】
0004435836.tif 000006