(57)【特許請求の範囲】
【請求項１】
位相が固定され均等な第１の相間隔を有する多相クロックであって、前記第１の相間隔が前記多相クロックを構成する一のクロック信号の１周期をｍ分割した間隔である第一の多相クロックと、
前記第一の多相クロックの相間隔と異なる均等な第２の相間隔を有する多相クロックであって、前記第２の相間隔が前記１周期をｎ（ｎ≠ｍ）分割した間隔である遅延ロックループ回路により生成される、第二の多相クロックとを
用い、
前記第一の多相クロックを構成する一のクロック信号と、前記第二の多相クロックを構成する一のクロック信号とを位相同期させ、その位相同期させるクロック信号の組み合わせを切り替えることにより、前記第二の多相クロックの各々を位相をシフトして出力することを特徴とするデジタル位相制御方法。
【請求項２】
位相が固定され均等な第１の相間隔を有する多相クロックであって、前記第１の相間隔が前記多相クロックを構成する一のクロック信号の１周期をｍ分割した間隔である第一の多相クロックを複数の遅延バッファが連接されてなる第一の遅延線により生成し、前記第一の遅延線を構成する遅延バッファの各出力から一の出力を選択してクロック信号を取り出し、
その取り出したクロック信号を、複数の遅延バッファが連接されてなる遅延バッファ列のうち一の遅延バッファを選択して入力し、前記一の遅延バッファとそれに続く前記遅延バッファ列内の遅延バッファとにより第二の遅延線を動作させ、かかる第二の遅延線により前記第一の多相クロックの相間隔と異なる均等な第２の相間隔を有する多相クロックであって、前記第２の相間隔が前記１周期をｎ（ｎ≠ｍ）分割した間隔である遅延ロックループ回路により生成される第二の多相クロックを生成することを特徴とするデジタル位相制御方法。
【請求項３】
前記遅延バッファ列を環状に構成することを特徴とする請求項２に記載のデジタル位相制御方法。
【請求項４】
前記第一の遅延線を遅延ロックループにより帰還制御することを特徴とする請求項２又は請求項３に記載のデジタル位相制御方法。
【請求項５】
ｍ段の遅延バッファを連接してなり、第１の遅延ロックループにより帰還制御される第一の遅延線と、
ｎ段（ｎ≠ｍ）の遅延バッファを連接してなり、第２の遅延ロックループにより帰還制御される第二の遅延線と、
前記ｍ段の遅延バッファの出力の１つを選択して出力する第一の選択回路と、前記第一の選択回路の出力を入力する一の遅延バッファを前記ｎ段の遅延バッファから選択するとともに前記第二の遅延線を構成する前記ｎ段の遅延バッファの接続関係が前記第一の選択回路の出力を入力する一の遅延バッファを基点としたｎ段の遅延バッファとなるように構成する第二の選択回路と、
を備え、
前記第一の遅延線を構成するｍ段の遅延バッファの隣り合う２つのバッファの出力はそれぞれ、前記第１の遅延線に入力されたクロック信号の１周期をｍ分割した間隔であり、
前記第二の遅延線を構成するｎ段の遅延バッファの隣り合う２つのバッファの出力はそれぞれ、前記１周期をｎ分割した間隔であることを特徴とするデジタル位相制御回路。
【請求項６】
ｍ段の遅延バッファを連接してなる第一の遅延線と、
ｎ段（ｎ≠ｍ）の遅延バッファを連接してなり、第１の遅延ロックループにより帰還制御される第二の遅延線と、
前記ｍ段の遅延バッファの出力の１つを選択して出力する第一の選択回路と、
前記第一の選択回路の出力を入力する一の遅延バッファを前記ｎ段の遅延バッファから選択するとともに前記第二の遅延線を構成する前記ｎ段の遅延バッファの接続関係が前記第一の選択回路の出力を入力する一の遅延バッファを基点としたｎ段の遅延バッファとなるように構成する第二の選択回路とを備え、
前記第一の遅延線を構成するｍ段の遅延バッファの隣り合う２つのバッファの出力はそれぞれ、前記第１の遅延線に入力されたクロック信号の１周期をｍ分割した間隔であり、
前記第二の遅延線を構成するｎ段の遅延バッファの隣り合う２つのバッファの出力はそれぞれ、前記１周期をｎ分割した間隔であることを特徴とするデジタル位相制御回路。
【請求項７】
前記ｎ段の遅延バッファが環状にされてなることを特徴とする請求項５に記載のデジタル位相制御回路。
【請求項８】
ｍ段の遅延バッファからなり、遅延ロックループにより帰還制御される第一の遅延線と、前記ｍ段の遅延バッファの各出力のうち一の出力を選択するよう構成された第一の選択回路と、
前記第一の選択回路の出力を受ける第二の選択回路と、
前記第二の選択回路に並列的に接続された複数個の初段遅延バッファと、
前記初段遅延バッファと特性の等しい複数段の遅延バッファを環状に連接してなり、遅延バッファ間に前記初段遅延バッファの出力が接続された遅延バッファ列とを備え、
前記第二の選択回路は、前記第一の選択回路から受けた信号を入力する一の遅延バッファを前記初段遅延バッファから選択するよう構成され、
選択された初段遅延バッファとそれに続く前記遅延バッファ列内の遅延バッファとにより構成されるｎ段（ｎ≠ｍ）の遅延線を帰還制御する他の遅延ロックループを備えることを特徴とするデジタル位相制御回路。
【請求項９】
前記デジタル位相制御回路を構成している各遅延バッファが単相構成にされてなることを特徴とする請求項８に記載のデジタル位相制御回路。
【請求項１０】
前記デジタル位相制御回路を構成している各遅延バッファが差動構成にされてなることを特徴とする請求項８に記載のデジタル位相制御回路。
【請求項１１】
前記第一の遅延線から取り出され 、前記初段遅延バッファに入力される差動信号の反転と非反転とを切り替える切換回路を備えることを特徴とする請求項１０に記載のデジタル位相制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル位相制御方法及びデジタル位相制御回路に関し、特に、同一周波数で位相の異なる所定数のクロック信号を、その相間隔を所定の間隔に保持したまま、全体として高精度に高分解能で位相シフトする技術に関する。
【０００２】
【従来の技術】
現在、多重通信、情報の記録・再生の分野において、同一周波数で位相の異なる所定数のクロック信号（多相クロック）を、その相間隔を所定の間隔に保持したまま、全体として高精度に高分解能で位相シフトする技術が要請されている。
データのデジタル伝送において、受信したデータ信号を抽出し再生する際、多相クロックを使用したビット同期を行う。その場合、多相クロックから一つのクロックを選択する選択回路を用い、その選択回路を制御する方法の他、多相クロック全体を位相制御（位相シフト）することにより多相クロックをデータ信号に同期させる方法がある。
【０００３】
図１３にオバーサンプリング方式のクロックリカバリにおけるデータとクロックの模式的波形図を示す。
図１３に示すオバーサンプリングクロックリカバリでは、同一周波数で位相の異なる１６相の多相クロックＣＬＫ１〜ＣＬＫ１６の２本の立ち上がりエッジを１ビットのデータに対応させて位相比較を行っている。オーバーサンプリングクロックリカバリによれば、データレートより周波数の低いクロックを用いる、すなわちデータが高速化してもクロック周波数は比較的低いものを用いることができるため、データ伝送の高速化の要請に応えることができる。
図１３（ａ）に示すように偶数番号のクロックＣＬＫ２、ＣＬＫ４、・・・、ＣＬＫ１６がデータの矩形波の値の安定した中央部を打ち抜く。これがデータとクロックが同期した状態である。
しかし、ジッタ等を原因として図１３（ｂ）に示すようにデータが遅れ又は進み方向に動き出すと、クロックをデータに追従すべく、多相クロックＣＬＫ１〜ＣＬＫ１６をその相間隔を保ったまま全体としてシフトしなければならない。すなわち、オーバーサンプリングクロックリカバリでは、高速伝送されるデータ信号のジッタ等による揺れに、多相クロックを高分解能で精度良く追従させるべく、多相クロックの相間隔を均等に保持したまま、全体として位相をシフト（位相制御）することが要請される。
【０００４】
従来の位相制御方法として、Phase interpolate（位相補間）という方法がある。Phase interpolate（位相補間）法は、与えられた位相の異なる２つのクロック信号から、その間の位相のクロック信号を合成する方法である。以下に図１１、図１２を参照してこの位相補間法による従来の一例のデジタル位相制御方法につき説明する。図１１は、従来例における位相補間器（Phase interpolator）のコア部１の概略回路図である。図１２は従来例におけるＤＡＣコントローラ３及び選択信号の一例を示す概略図である。
【０００５】
位相補間器は大きくコア部１とフィルタ部（図示せず）とに分けられる。コア部１は、アナログ乗算器の構成を成しクロックの合成を行うものである。フィルタ部はコア部１が生成したクロックの整形を行うものである。コア部１は４つのＭＯＳ差動対５-1、５-2、５-3、５-4を有する。各ＭＯＳ差動対５-1、５-2、５-3、５-4は、ドレインが共通の抵抗４に接続され、ソースがそれぞれＤ／ＡコンバータDAC1、DAC2、DAC3、DAC4に接続されている。各Ｄ／ＡコンバータDAC1、DAC2、DAC3、DAC4は、１６個のサブ電流を有し、選択的に印加可能にされている。
コア部１は、外部のＰＬＬ（Phase Locked Loop：位相ロックループ）より０°のクロックc0、９０°のクロックc90、１８０°のクロックc180、２７０°のクロックc270を受ける。図１１に示すように、ＭＯＳ差動対５-1が差動クロックc0−c180を受け、ＭＯＳ差動対５-2が差動クロックc90−c270を受け、ＭＯＳ差動対５-3が差動クロックc180−c0を受け、ＭＯＳ差動対５-4が差動クロックc270−c90を受ける。
０°から９０°間の位相のクロックの合成は、Ｄ／ＡコンバータDAC1とＤ／ＡコンバータDAC2により行われる。９０°から１８０°間、１８０°から２７０°間、２７０°から３６０°間の位相のクロックの合成はそれぞれＤ／ＡコンバータDAC2とＤ／ＡコンバータDAC3、Ｄ／ＡコンバータDAC3とＤ／ＡコンバータDAC4、Ｄ／ＡコンバータDAC4とＤ／ＡコンバータDAC1により行われる。
【０００６】
次に、０°から９０°間の位相のクロックの合成を例にとってコア部１で行われるクロックの合成方法の原理につき説明する。
任意のsin波は２つのsin 波で合成することができる。例えば、０°から９０°間の任意の位相ｙ°のクロックは０°のクロックc0と、９０°のクロックc90との重ね合わせで合成することができ、次式（１）で表される。
ｙ°：sin{(x-y)π/180}=A０・sin{(x-0)π/180}+A９０・sin{(x-90)π/180}・・（１）
式（１）にx=0,x=90を代入すると、係数A０,A９０  が求まる。
A０=sin{(90-y)π/180},A９０=sin{yπ/180}
【０００７】
コア部１においては、上記原理に基づきクロック信号をsin波で近似的に置き換え、Ｄ／ＡコンバータDAC1の電流値とＤ／ＡコンバータDAC2の電流値の比をA０とA９０の比に対応させ、二つのＤ／ＡコンバータDAC1、DAC2の各１６個のサブ電流源を制御することにより電流値を変化させて、０°から９０°間の任意の位相のクロックｙ°を生成している。
【０００８】
Ｄ／ＡコンバータDAC1、DAC2、DAC3、DAC4の各１６個のサブ電流源の制御（電流源の重み付け）は、図１２に示すＤＡＣコントローラ３により行われる。ＤＡＣコントローラ３は、位相比較部（図示せず）で生成されＡＣＲフィルタ（図示せず）で所定の処理が成されたＵＰ／ＤＯＷＮ信号を受け、このＵＰ／ＤＯＷＮ信号に従い図１２に示すような各Ｄ／ＡコンバータDAC1、DAC2、DAC3、DAC4について１６桁の選択信号を生成し、Ｄ／ＡコンバータDAC1、DAC2、DAC3、DAC4に出力して各１６個のサブ電流源を制御する。Ｄ／ＡコンバータDAC1、DAC2、DAC3、DAC4の各１６個のサブ電流源は、０／１信号が入力されることにより非選択又は選択状態になる。このようにして電流源の重み付けが行われ、各ＭＯＳ差動対５-1、５-2、５-3、５-4を介して２つのクロックの重み付けに応じた乗算がなされ、任意の位相のクロックが合成される。
【０００９】
以上のように、０°、９０°、１８０°、２７０°の４相のクロックを用い、これらの相のそれぞれに電流の重み付けを行った上でアナログ乗算器により掛け合わせ、任意の位相のクロックを生成しており、これは「２つのsin波にそれぞれ重みを付けて掛け合わせ、加算することによって任意の位相のsin波が得られる」という原理に基づく。なお、この従来例は差動クロックを得るための構成である。
このような原理に基づくPhase interpolate（位相補間）法は、特表平９−５１２９６６号公報においても利用されている。
Phase interpolate（位相補間）法によれば、高分解能のデジタル位相制御も可能である。上述の例のように１６桁のデジタル信号で重み付けを行えば、９０°／１６＝５．６２５°（クロック周波数が６２５ＭＨｚのとき２５ｐｓ）の分解能で位相制御することができる。
【００１０】
【発明が解決しようとする課題】
しかし、以上のPhase interpolate（位相補間）法によるデジタル位相制御によれば以下のような問題がある。
【００１１】
上述のPhase interpolate法では、０°、９０°、１８０°、２７０°の４相のクロックを用いる必要がある。
また、コア部１には、精度の良い位相制御を行ったクロックを１相得るために、それぞれ電流源を持った４つのアナログ乗算器を構成する必要がある。さらに、多相クロックの位相制御をする場合は、多相クロックの相数分だけ、コア部１を構成する必要がある。例えば、１６相からなる多相クロックを制御する場合は、４×１６＝６４個のアナログ乗算器を構成しなければならない。
したがって、多相クロックの位相制御に適用するにあたって、消費電力及び回路規模の増大という問題が生じる。
【００１２】
上述のPhase interpolate法は、一相のクロックのみを位相制御するためのものであって、１相のクロックを精度良く位相制御することには適する。すなわち、多相クロックの位相制御を行うことを前提にした技術ではない。多相クロックの位相制御に適用する場合には、コア部１を相数分設けた構成になるが、かかる構成では、個々のコア部１が精度良く位相シフトをしても、独立した制御となり、他のコア部１との位相差を所望の位相差に制御することは行わない。そのため、一のクロックと他のクロックの位相差（相間隔）が乱れるおそれがあり、乱れた場合にそれを補償する仕組みがない。すなわち、多相クロックの位相制御に適用した場合に、多相クロックの相間隔を所望の間隔に精度良く保持する仕組みがなく、多相クロックの制御には適さないのである。そもそも多相クロックの相間隔が精度良く保持されるということが原理的に保証されていない。
【００１３】
さらに、上述のPhase interpolate法は、「２つのsin波にそれぞれ重みを付けて掛け合わせ、加算することによって任意の位相のsin波が得られる」という原理に基づき、実際には矩形波であるクロック信号をsin波とみなしているため、理論どうりのクロックが合成されず合成波に歪みが生じ、実用に耐えるクロックを合成することは困難である。そのため、上述のようにフィルタ部を設けて合成波を整形することが必須になり、フィルタの設計負担が生じる。アナログフィルタであれば定数の設定が難しく、デジタルフィルタであれば高度の技術力が必要となり、いずれにしても高度な設計力（過大な設計負担）が要求される。また、位相制御が位相補間器のコア部１におけるアナログ的な変化に依存するので、良質のクロックを得るためにアナログ乗算器（コア部１）の精度が重要となり、アナログ乗算器の設計においても高度な設計力（過大な設計負担）が要求される。
【００１４】
したがって、以上の従来技術では、同一周波数で位相の異なる所定数のクロック信号（多相クロック）を、その相間隔を所定の間隔に保持したまま、全体として高精度に高分解能で位相シフトすることが非常に難しいという問題がある。また、消費電力、回路規模の増大、波形の劣化が懸念され、高度な設計力が要求されるという問題がある。
従来、これらの問題を解決しうる他の技術も存在しなかった。
【００１５】
本発明は以上の従来技術における問題に鑑みてなされたものであって、同一周波数で位相の異なる所定数のクロック信号を、その相間隔を所定の間隔に保持したまま、全体として高精度に高分解能で位相シフトすることができるデジタル位相制御方法及びデジタル位相制御回路を提供することを課題とする。
また、そのようなデジタル位相制御回路を低消費電力、小回路規模で実現することを課題とする。
さらに、波形の整った良質のクロックを生成することを課題とする。
また、通常の設計力で十分な性能を実現可能なデジタル位相制御方法及びデジタル位相制御回路を提供することを課題とする。
【００１６】
【課題を解決するための手段】
前記課題を解決する本発明のデジタル位相制御方法は、位相が固定され均等な第１の相間隔を有する多相クロックであって、前記第１の相間隔が前記多相クロックを構成する一のクロック信号の１周期をｍ分割した間隔である第一の多相クロックと、
前記第一の多相クロックの相間隔と異なる均等な第２の相間隔を有する多相クロックであって、前記第２の相間隔が前記１周期をｎ（ｎ≠ｍ）分割した間隔である遅延ロックループ回路により生成される、第二の多相クロックとを
用い、
前記第一の多相クロックを構成する一のクロック信号と、前記第二の多相クロックを構成する一のクロック信号とを位相同期させ、その位相同期させるクロック信号の組み合わせを切り替えることにより、前記第二の多相クロックの各々を位相をシフトして出力することを特徴とする。
【００１７】
ここで「相間隔」とは、一の多相クロックを構成する一のクロック信号と隣接する他のクロック信号すなわち位相が近接する他のクロック信号との位相差をいう。均等な相間隔を有する多相クロックは、例えば、アナログＤＬＬ（Delay Locked Loop：遅延ロックループ）により生成することができる。
また、「多相クロック」とは、同一周波数で位相の異なる所定数のクロック信号いう。
【００１８】
本発明のデジタル位相制御方法によれば、第一の多相クロックを構成する一のクロック信号（クロック１−１とする。）と、第二の多相クロックを構成する一のクロック信号（クロック２−１とする。）とを位相同期させた場合に、第一の多相クロックと第二の多相クロックの相間隔が異なるので、クロック１−１に隣接する又は隣接しない他のクロック１−２と、クロック２−１に隣接する又は隣接しない他のクロック２−２とは、第一の多相クロックの相間隔と第二の多相クロックの相間隔との差分又は差分よりさらに短い長さ（位相）だけ、位相が異なることになる。かかる状態から、クロック１−２とクロック２−２とを位相同期させれば、位相制御されて相間隔の均一性が確保された第二の多相クロックが全体として前記差分又は差分よりさらに短い長さ（位相）だけ位相シフトする。したがって、位相同期させるクロックの組み合わせを切り替えることにより、第一の多相クロックの相間隔と第二の多相クロックの相間隔との差分又は差分よりさらに短い長さ（位相）を分解能として第二の多相クロックの位相をシフトすることができる。かかる差分又は差分よりさらに短い長さ（位相）が分解能となるので高分解能に位相制御することができる。なお、上述の差分又は差分よりさらに短い長さ（位相）が、第一の多相クロックの相間隔と第二の多相クロックの相間隔の双方より小さくなるような、第一の多相クロックと第二の多相クロックを組み合わせることが好ましい。高分解能を実現するためである。
すなわち本発明のデジタル位相制御方法によれば、前記第二の多相クロックを、その相間隔を所定の間隔に保持したまま、全体として高精度に高分解能で位相シフトすることができるという利点があり、前記第二の多相クロックを位相制御された多相クロックとしてデータの記録・再生等に利用することができる。
【００１９】
また本発明のデジタル位相制御方法は、位相が固定され均等な第１の相間隔を有する多相クロックであって、前記第１の相間隔が前記多相クロックを構成する一のクロック信号の１周期をｍ分割した間隔である第一の多相クロックを複数の遅延バッファが連接されてなる第一の遅延線により生成し、前記第一の遅延線を構成する遅延バッファの各出力から一の出力を選択してクロック信号を取り出し、
その取り出したクロック信号を、複数の遅延バッファが連接されてなる遅延バッファ列のうち一の遅延バッファを選択して入力し、前記一の遅延バッファとそれに続く前記遅延バッファ列内の遅延バッファとにより第二の遅延線を動作させ、かかる第二の遅延線により前記第一の多相クロックの相間隔と異なる均等な第２の相間隔を有する多相クロックであって、前記第２の相間隔が前記１周期をｎ（ｎ≠ｍ）分割した間隔である遅延ロックループ回路により生成される第二の多相クロックを生成することを特徴とする。
【００２０】
本発明のデジタル位相制御方法によれば、第一の遅延線からクロック信号を取り出し、その取り出したクロック信号を、遅延バッファ列のうち一の遅延バッファに入力し、前記一の遅延バッファとそれに続く前記遅延バッファ列内の遅延バッファとにより第二の遅延線を動作させ、かかる第二の遅延線により前記第一の多相クロックの相間隔と異なる均等な相間隔であって位相制御されて相間隔の均一性が確保された第二の多相クロックを生成するするので、第一の多相クロックを構成する一のクロック信号と、第二の多相クロックを構成する一のクロック信号とを位相同期させることができる。また、クロック信号を取り出す遅延バッファと、入力する遅延バッファを選択するので、位相同期させるクロック信号の組み合わせを切り替えることができる。
したがって、本発明のデジタル位相制御方法によれば、
上記本発明のデジタル位相制御方法と同様の理論により、前記第二の多相クロックを、その相間隔を所定の間隔に保持したまま、全体として高精度に高分解能で位相シフトすることができるという利点があり、前記第二の多相クロックを位相制御された多相クロックとしてデータの記録・再生等に利用することができる。
【００２１】
なお、前記遅延線を構成する遅延バッファの数は、単相構成のバッファを使用する場合は多相クロックの相数分が必要となるが、差動構成のバッファを使用する場合は多相クロックの相数分は必要とならず、多相クロックの相数の少なくとも半数分とすればよい。すなわち、単相構成とする場合に比較して差動構成とすれば、バッファ数を多相クロックの相数の半数分まで減らすことができる。
【００２２】
前記遅延バッファ列を環状に構成することができる。
したがって遅延バッファ列を環状に構成するので、遅延バッファ列には少なくとも第二の遅延線のバッファ数と等しい数のバッファを構成すれば良いこととなり、その結果、バッファ数の増加を防ぐことができるとともに、第二の遅延線から第二の多相クロックを取り出すための配線の増加を防ぐことができるという利点がある。
【００２３】
また前記第一の遅延線を遅延ロックループにより帰還制御することができる。
したがって遅延ロックループにより第一の多相クロックの相間隔が固定され、位相制御の分解能の均一性が確保されるという利点がある。
【００２４】
以上の本発明のデジタル位相制御方法を実現するデジタル位相制御回路を以下に開示する。
【００２５】
また本発明のデジタル位相制御回路は、ｍ段の遅延バッファを連接してなり、第１の遅延ロックループにより帰還制御される第一の遅延線と、
ｎ段（ｎ≠ｍ）の遅延バッファを連接してなり、第２の遅延ロックループにより帰還制御される第二の遅延線と、
前記ｍ段の遅延バッファの出力の１つを選択して出力する第一の選択回路と、前記第一の選択回路の出力を入力する一の遅延バッファを前記ｎ段の遅延バッファから選択するとともに前記第二の遅延線を構成する前記ｎ段の遅延バッファの接続関係が前記第一の選択回路の出力を入力する一の遅延バッファを基点としたｎ段の遅延バッファとなるように構成する第二の選択回路と、
を備え、
前記第一の遅延線を構成するｍ段の遅延バッファの隣り合う２つのバッファの出力はそれぞれ、前記第１の遅延線に入力されたクロック信号の１周期をｍ分割した間隔であり、
前記第二の遅延線を構成するｎ段の遅延バッファの隣り合う２つのバッファの出力はそれぞれ、前記１周期をｎ分割した間隔であることを特徴とする。
【００２６】
また本発明のデジタル位相制御回路は、ｍ段の遅延バッファを連接してなる第一の遅延線と、
ｎ段（ｎ≠ｍ）の遅延バッファを連接してなり、第１の遅延ロックループにより帰還制御される第二の遅延線と、
前記ｍ段の遅延バッファの出力の１つを選択して出力する第一の選択回路と、
前記第一の選択回路の出力を入力する一の遅延バッファを前記ｎ段の遅延バッファから選択するとともに前記第二の遅延線を構成する前記ｎ段の遅延バッファの接続関係が前記第一の選択回路の出力を入力する一の遅延バッファを基点としたｎ段の遅延バッファとなるように構成する第二の選択回路とを備え、
前記第一の遅延線を構成するｍ段の遅延バッファの隣り合う２つのバッファの出力はそれぞれ、前記第１の遅延線に入力されたクロック信号の１周期をｍ分割した間隔であり、
前記第二の遅延線を構成するｎ段の遅延バッファの隣り合う２つのバッファの出力はそれぞれ、前記１周期をｎ分割した間隔であることを特徴とする。
前記ｎ段の遅延バッファが環状にされてなるようにすることができる。
【００２７】
また本発明のデジタル位相制御回路は、ｍ段の遅延バッファからなり、遅延ロックループにより帰還制御される第一の遅延線と、前記ｍ段の遅延バッファの各出力のうち一の出力を選択するよう構成された第一の選択回路と、
前記第一の選択回路の出力を受ける第二の選択回路と、
前記第二の選択回路に並列的に接続された複数個の初段遅延バッファと、
前記初段遅延バッファと特性の等しい複数段の遅延バッファを環状に連接してなり、遅延バッファ間に前記初段遅延バッファの出力が接続された遅延バッファ列とを備え、
前記第二の選択回路は、前記第一の選択回路から受けた信号を入力する一の遅延バッファを前記初段遅延バッファから選択するよう構成され、
選択された初段遅延バッファとそれに続く前記遅延バッファ列内の遅延バッファとにより構成されるｎ段（ｎ≠ｍ）の遅延線を帰還制御する他の遅延ロックループを備えることを特徴とする。
【００２８】
前記デジタル位相制御回路を構成している各遅延バッファが単相構成にされてなるようにしてもよい。
前記デジタル位相制御回路を構成している各遅延バッファを単相構成にした場合、バッファ数及び制御信号の数が増える傾向にあるものの、低消費電力化、制御の単純化が図られるという利点がある。
【００２９】
また前記デジタル位相制御回路を構成している各遅延バッファが差動構成にされてなるようにしてもよい。
前記前記デジタル位相制御回路を構成している各遅延バッファを差動構成にした場合、制御が複雑化する傾向にあるものの、バッファ数及び制御信号の数が抑えられ、より良質なクロックが得られるという利点がある。
【００３０】
また前記第一の遅延線から取り出され 、前記初段遅延バッファに入力される差動信号の反転と非反転とを切り替える切換回路を備えるようにしてもよい。
【００３２】
【発明の実施の形態】
以下に本発明の一実施の形態のデジタル位相制御方法及びデジタル位相制御回路につき図面を参照して説明する。以下は本発明の一実施形態であって本発明を限定するものではない。
【００３３】
実施の形態１
まず、図１及び図２を参照して、本発明の実施の形態１のデジタル位相制御方法及びデジタル位相制御回路につき説明する。図１は、本発明の実施の形態１における要部回路図及び動作説明図である。図２は、本発明の実施の形態１又は実施の形態２におけるクロックエッジの位置関係を示す模式的波形図である。
【００３４】
図１に示すように、３段の特性の等しい遅延バッファａ１〜ａ３を連接してなり、図示しない遅延ロックループにより帰還制御される第一の遅延線１１と、７段の特性の等しい遅延バッファｂ１〜ｂ７を連接してなる遅延バッファ列１２とを構成する。
【００３５】
第一の遅延線１１は、遅延バッファａ１にリファレンスクロックref.CLKを受ける。図示しない遅延ロックループは、第一の遅延線１１の入力信号と３段の遅延バッファａ１〜ａ３を通って総合遅延した出力信号とを位相比較し第一の遅延線１１の入出力信号を位相同期させ総合遅延がクロックの一周期になるように各遅延バッファａ１〜ａ３に同一の制御電圧を与えて帰還制御する。第一の遅延線１１の総合遅延時間が遅延ロックループによりクロックの一周期に固定されると、各遅延バッファａ１〜ａ３は特性が等しいので、各遅延バッファａ１〜ａ３は周期の３分の１の伝搬遅延時間をもって１２０°ずつ位相のずれたクロックを出力する。このようにして第一の遅延線１１は、位相が固定され均等な相間隔（１２０°）を有する３相の第一の多相クロックを生成する。図１に示すように、これらの３相のクロックを順にクロック（ｉ）、クロック（ｉｉ）、クロック（ｉｉｉ）とする。クロック（ｉ）の位相を０°とすると、クロック（ｉｉ）の位相は１２０°、クロック（ｉｉｉ）の位相は２４０°となる。
【００３６】
遅延バッファ列１２は接点ａ、ｂ、ｃ又はｄにクロック（ｉ）、（ｉｉ）又は（ｉｉｉ）を受ける。クロック（ｉ）、（ｉｉ）又は（ｉｉｉ）が直接入力された遅延バッファを初段として連続する４つの遅延バッファ（ｂ１〜ｂ４、ｂ２〜ｂ５、ｂ３〜ｂ６又はｂ４〜ｂ７）は図示しない遅延ロックループにより総合遅延がクロック一周期になるように帰還制御される。その結果、連続する４つの遅延バッファ（ｂ１〜ｂ４、ｂ２〜ｂ５、ｂ３〜ｂ６又はｂ４〜ｂ７）が第二の遅延線を構成し、前記第一の多相クロック（ｉ）、（ｉｉ）、（ｉｉｉ）の相間隔と異なる均等な相間隔（９０°）を有する第二の多相クロックｃ１〜ｃ４を生成する。
図１に示すように、遅延バッファｂ４の出力をクロックｃ１の供給先へ配線し、遅延バッファｂ５の出力をクロックｃ２の供給先へ配線し、遅延バッファｂ６の出力をクロックｃ３の供給先へ配線する。そのように配線しないと、連続する４つの遅延バッファｂ２〜ｂ５が第二の遅延線を構成したときには、クロックｃ１を供給することができず、連続する４つの遅延バッファｂ３〜ｂ６が第二の遅延線を構成したときには、クロックｃ１、ｃ２を供給することができず、連続する４つの遅延バッファｂ４〜ｂ７が第二の遅延線を構成したときには、クロックｃ１、ｃ２、ｃ３を供給することができないからである。すなわち、クロックの供給を受け利用する側で、クロックｃ１、ｃ２、ｃ３が欠落し、常に４相の多相クロックｃ１〜ｃ４を受けることができないからである。
第二の多相クロックｃ１〜ｃ４は以下に説明するように全体として位相がシフトされる。
【００３７】
本実施の形態では、クロック（ｉ）、クロック（ｉｉ）及びクロック（ｉｉｉ）のうちから一のクロックを選択して、遅延バッファ列１２の接点ａ、ｂ、ｃ又はｄに入力する。第二の多相クロックｃ１〜ｃ４をその相間隔を９０°に保ったまま全体として０°〜３６０°すなわち一周期分位相シフトするためには、３×４で１２通りの組み合わせが必要である。このとき、位相制御の分解能は３６０°／１２＝３０°となる。
【００３８】
クロック（ｉ）を接点ａに入力した同期状態〈１１〉では、クロック（ｉ）とクロックｃ１が位相同期し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に０°、９０°、１８０°、２７０°となる。
クロック（ｉｉ）を接点ａに入力した同期状態〈１２〉では、クロック（ｉｉ）とクロックｃ１が位相同期し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に１２０°、２１０°、３００°、３０°となる。
クロック（ｉｉｉ）を接点ａに入力した同期状態〈１３〉では、クロック（ｉｉｉ）とクロックｃ１が位相同期し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に２４０°、３３０°、６０°、１５０°となる。
【００３９】
クロック（ｉ）を接点ｂに入力した同期状態〈２１〉では、クロック（ｉ）とクロックｃ２が位相同期し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に２７０°、０°、９０°、１８０°となる。
クロック（ｉｉ）を接点ｂに入力した同期状態〈２２〉では、クロック（ｉｉ）とクロックｃ２が位相同期し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に３０°、１２０°、２１０°、３００°となる。
クロック（ｉｉｉ）を接点ｂに入力した同期状態〈２３〉では、クロック（ｉｉｉ）とクロックｃ２が位相同期し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に１５０°、２４０°、３３０°、６０°となる。
【００４０】
クロック（ｉ）を接点ｃに入力した同期状態〈３１〉では、クロック（ｉ）とクロックｃ３が位相同期し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に１８０°、２７０°、０°、９０°となる。
クロック（ｉｉ）を接点ｃに入力した同期状態〈３２〉では、クロック（ｉｉ）とクロックｃ３が位相同期し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に３００°、３０°、１２０°、２１０°となる。
クロック（ｉｉｉ）を接点ｃに入力した同期状態〈３３〉では、クロック（ｉｉｉ）とクロックｃ３が位相同期し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に６０°、１５０°、２４０°、３３０°となる。
【００４１】
クロック（ｉ）を接点ｄに入力した同期状態〈４１〉では、クロック（ｉ）とクロックｃ４が位相同期し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に９０°、１８０°、２７０°、０°となる。
クロック（ｉｉ）を接点ｄに入力した同期状態〈４２〉では、クロック（ｉｉ）とクロックｃ４が位相同期し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に２１０°、３００°、３０°、１２０°となる。
クロック（ｉｉｉ）を接点ｄに入力した同期状態〈４３〉では、クロック（ｉｉｉ）とクロックｃ４が位相同期し、クロックｃ１、ｃ２、ｃ３、ｃ４の位相は順に３３０°、６０°、１５０°、２４０°となる。
【００４２】
以上のように、位相同期させるクロック信号の組み合わせを切り替えることにより、多相クロックｃ１〜ｃ４の位相をシフトする。
【００４３】
同期状態〈１１〉→同期状態〈２２〉→同期状態〈３３〉→同期状態〈４１〉→同期状態〈１２〉→同期状態〈２３〉→同期状態〈３１〉→同期状態〈４２〉→同期状態〈１３〉→同期状態〈２１〉→同期状態〈３２〉→同期状態〈４３〉の順で又は逆順で切り替える、言い換えれば、第一の多相クロックについてはクロック（ｉ）→（ｉｉ）→（ｉｉｉ）のサイクルで、第二の多相クロックについてはクロックｃ１→ｃ２→ｃ３→ｃ４のサイクルで位相同期させるクロック信号の組み合わせを切り替えることにより、３０°ずつ連続的に４相の第二の多相クロックｃ１〜ｃ４の位相をシフトすることができる。また、任意の同期状態に切り替えることにより、３０°を分解能として位相をシフトすることができる。その様子を図２を参照して確認することができる。例えば同期状態〈１１〉に注目すると、同期状態〈１１〉では、クロック（ｉ）のエッジとクロックｃ１のエッジとが同一位相にある。また、同期状態〈１１〉では、クロック（ｉｉ）のエッジとクロックｃ２のエッジとには３０°の位相差がある。これは、３相の多相クロック（ｉ）〜（ｉｉｉ）の相間隔が１２０°であり、４相の多相クロックｃ１〜ｃ４の相間隔が９０°であるためである。
一方、同期状態〈２２〉では、クロック（ｉｉ）のエッジとクロックｃ２のエッジとが同一位相にある。
したがって、同期状態〈１１〉から同期状態〈２２〉へ切り替えると、多相クロックｃ１〜ｃ４の位相が図上右に３０°シフトする（３０°遅れる）こととなる。これが本発明の原理である。このことからも分解能が３０°になることがわかる。
【００４４】
ここで注目すべきことは、第一の多相クロックの相間隔が１２０°、第二の多相クロックの相間隔が９０°であるにもかかわらず、１２０°及び９０°よりも小さい３０°とう分解能が達成されることである。言い換えれば、３０°という分解能を得るために多相クロックの相間隔を３０°まで挟ピッチにする必要がない。そのため、３０°という比較的小さい伝搬遅延時間を有するバッファを構成する必要がなく、１２０°、９０°という比較的大きい伝搬遅延時間を有するバッファを構成すれば足りるので、バッファの伝搬遅延時間よりも微少の分解能を容易に実現することができる。バッファの伝搬遅延時間を微少化する技術には時代により限界があるため、バッファの伝搬遅延時間よりも微少の分解能を実現する本発明の技術はその意味で貢献するところが大きい。
以上の実施の形態１では理解の容易のため、多相クロックの相数を３と４にしたが、さらに同一周波数で相数の多い（相間隔の狭い）第一の多相クロックと第二の多相クロックとを組み合わせることにより、分解能も向上する。
【００４５】
実施の形態２
次に本発明の図２及び図３を参照して、本発明の実施の形態２のデジタル位相制御方法及びデジタル位相制御回路につき説明する。図２は、本発明の実施の形態１又は実施の形態２におけるクロックエッジの位置関係を示す模式的波形図である。図３は、本発明の実施の形態２における要部回路図及び動作説明図である。
【００４６】
実施の形態１では、４相の第二の多相クロックｃ１〜ｃ４を生成するのに、７つの遅延バッファｂ１〜ｂ７が必要であり、その上、クロックｃ１〜ｃ４を取り出すために配線が複雑化する。
本実施の形態では、図３に示すように、４段の特性の等しい遅延バッファｂ１〜ｂ４を環状に連接してなる遅延バッファ列１３を構成する。その他の構成は実施の形態１とほぼ同様とする。これにより、バッファ数及び配線が削減でき、回路の小規模化、消費電力の低減がさらに図られる。
【００４７】
実施の形態１と同様に、遅延バッファ列１３は接点ａ、ｂ、ｃ又はｄにクロック（ｉ）、（ｉｉ）又は（ｉｉｉ）を受ける。クロック（ｉ）、（ｉｉ）又は（ｉｉｉ）が入力された遅延バッファを初段として連続する４つの遅延バッファは第二の遅延線を構成し、図示しない遅延ロックループにより総合遅延がクロックの一周期になるように帰還制御される。すなわち、接点ａにクロック（ｉ）、（ｉｉ）又は（ｉｉｉ）が入力された場合には、遅延バッファｂ１（初段）→遅延バッファｂ２→遅延バッファｂ３→遅延バッファｂ４（最終段）の順でクロックを伝搬させ、遅延バッファｂ４から遅延バッファｂ１へのクロックの伝搬は遮断して阻止する（図３にはこの場合を示した。）。それとともに、第二の遅延線ｂ１→ｂ２→ｂ３→ｂ４を図示しない遅延ロックループにより帰還制御する。
同様に、接点ｂにクロック（ｉ）、（ｉｉ）又は（ｉｉｉ）が入力された場合には、遅延バッファｂ２（初段）→遅延バッファｂ３→遅延バッファｂ４→遅延バッファｂ１（最終段）の順でクロックを伝搬させ、遅延バッファｂ１から遅延バッファｂ２へのクロックの伝搬は遮断して阻止する。それとともに、第二の遅延線ｂ２→ｂ３→ｂ４→ｂ１を図示しない遅延ロックループにより帰還制御する。同様にして、接点ｃ、ｄが選択された場合はそれぞれ、第二の遅延線ｂ３→ｂ４→ｂ１→ｂ２、第二の遅延線ｂ４→ｂ１→ｂ２→ｂ３を構成し、図示しない遅延ロックループにより帰還制御する。
その結果、実施の形態１と同様に、第二の遅延線を構成し、前記第一の多相クロック（ｉ）、（ｉｉ）、（ｉｉｉ）の相間隔と異なる均等な相間隔（９０°）を有する第二の多相クロックｃ１〜ｃ４を生成する。
実施の形態１と同様にクロック（ｉ）、クロック（ｉｉ）及びクロック（ｉｉｉ）のうちから一のクロックを選択して、遅延バッファ列１３の接点ａ、ｂ、ｃ又はｄに入力し、位相同期させるクロック信号の組み合わせを切り替えることにより、多相クロックｃ１〜ｃ４の位相をシフトする。図３及び図２に示すように３×４で１２通りの同期状態をつくり、多相クロックｃ１〜ｃ４を、その相間隔を９０°に保持したまま全体として３０°の分解能で位相シフトすることができる。
【００４８】
実施の形態３
次に図４を参照して、本発明の実施の形態３のデジタル位相制御方法につき説明する。図４は、本発明の実施の形態３におけるクロックエッジの位置関係を示す模式的波形図であり、（ａ）は３１２．５ＭＨｚのクロックの波形図、（ｂ）は１４相の多相クロックの立ち上がりエッジを描いた波形図、（ｃ）は１６相の多相クロックの立ち上がりエッジを描いた波形図である。
【００４９】
本実施の形態においては、３１２．５ＭＨｚ（周期３２００ｐｓ）のクロック信号が１６相に展開された多相クロックを、２８．６ｐｓの分解能で位相制御する場合を例にして説明する。
図４（ａ）に示すのが３１２．５ＭＨｚのクロック波形である。図４（ａ）に示す３１２．５ＭＨｚのクロックを、図４（ｂ）に示すように均等な相間隔で１４相に展開した第一の多相クロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂと、図４（ａ）に示す３１２．５ＭＨｚのクロックを、図４（ｃ）に示すように均等な相間隔で１６相に展開した第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂとを用いる。したがって、第一の多相クロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂの相間隔は３２００ｐｓ／１４≒２２８．６ｐｓであり、第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間隔は３２００ｐｓ／１６＝２００ｐｓである。クロックｄｍとクロックｄｍＢ、クロックｅｎとクロックｅｎＢは波形を反転した（位相を半周期ずらした）関係にある（但し、ｍ＝１〜７、ｎ＝１〜８）。
【００５０】
上述の実施の形態１の説明からもわかるように、本実施の形態の場合は、１４×１６＝２２４通りの同期状態を組み合わせることができる。しかし、１４と１６とでは、最大公約数が２であるので、２２４通りのうち同一の同期状態が２つずつ存在するので異なる同期状態は２２４／２＝１１２通りとなる。これを図４を参照して説明する。図４（ｂ）と図４（ｃ）の同期状態〈００１〉、すなわち、クロックｄ１とクロックｅ１が同期している状態に着目すると、半周期（１６００ｐｓ）位相の遅れたクロックｄ１Ｂとクロックｅ１Ｂも同期している。このように半周期毎に同期したクロックエッジが現れる。クロックｄ１とクロックｅ１の組み合わせとクロックｄ１Ｂとクロックｅ１Ｂの組み合わせは同じ同期状態である。
【００５１】
本実施の形態では１４相のクロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂのうちの一クロックと１６相のクロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂのうちの一クロックとを組み合わせ（重複する組み合わせを除く）、（１４×１６）／２＝１１２通りの同期状態を切り替えることにより３２００ｐｓ／１１２≒２８．６ｐｓの分解能で１６相の第二の多相クロックを位相制御する。言い換えれば、３２００ｐｓの周期を２８．６ｐｓの分解能で１１２分割した位相制御を行う。分解能が２８．６ｐｓになることは、第一の多相クロックの相間隔２２８．６ｐｓから第二の多相クロックの相間隔２００ｐｓを差し引くと、２８．６ｐｓになることからも確認することができる。
【００５２】
上述した実施の形態１の説明からもわかるように、本実施の形態の場合、第一の多相クロックについてはクロックｄ１→ｄ２→ｄ３→ｄ４→ｄ５→ｄ６→ｄ７→ｄ１Ｂ→ｄ２Ｂ→ｄ３Ｂ→ｄ４Ｂ→ｄ５Ｂ→ｄ６Ｂ→ｄ７Ｂのサイクルで、第二の多相クロックについてはクロックｅ１→ｅ２→ｅ３→ｅ４→ｅ５→ｅ６→ｅ７→ｅ８→ｅ１Ｂ→ｅ２Ｂ→ｅ３Ｂ→ｅ４Ｂ→ｅ５Ｂ→ｅ６Ｂ→ｅ７Ｂ→ｅ８Ｂのサイクルで位相同期させるクロック信号の組み合わせを切り替えることにより、２８．６ｐｓずつ連続的に１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相を相間隔を２００ｐｓに保持したままシフトすることができる。このようなサイクルにより組み合わされる１１２通りの同期状態を順に、〈００１〉から〈１１２〉の番号を付与して説明する。同期状態番号とクロックの組み合わせの一覧を表１に示した。
【００５３】
【表１】
0004454810.tif 000002
【００５４】
表１において、項目Ａは同期状態番号、項目Ｂは第一の多相クロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂのうち同期させるクロックの参照符号、項目Ｃはそのクロックの位相、項目Ｄは第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂのうち同期させるクロックの参照符号、項目Ｅはそのクロックとクロックｅ１との位相差、項目Ｆはクロックｅ１の位相である。
表１の項目ＢとＤにおいてｄｍとｅｎの組み合わせは、ｄｍＢとｅｎＢの組み合わせとしても同じであり、ｄｍＢとｅｎの組み合わせは、ｄｍとｅｎＢの組み合わせとしても同じであり、ｄｍとｅｎＢの組み合わせは、ｄｍＢとｅｎの組み合わせとしても同じである（但し、ｍ＝１〜７、ｎ＝１〜８）。なぜなら、上述したように同時に同期する関係にある組み合わせだからである。以下の説明においては、同時に同期する２つの組み合わせのうち一方のみについて述べ、他方を省略する。
基準クロックはクロックｄ１とする。
【００５５】
次に、各同期状態における第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相を調べる。第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂは２００ｐｓの相間隔を持っているのでクロックｅ１を代表としてその位相を調べる。クロックｅ１の位相が特定された場合、クロックｅ２〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相は順に２００ｐｓずつ加えた値である。
第一の多相クロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂは２２８．６の相間隔を持って位相が固定されている。クロックｄ１の位相を基準とすると、表１にも示すようにクロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂの位相は順に、ｄ１：０ｐｓ、ｄ２：２２８．６ｐｓ、ｄ３：４５７．２ｐｓ、ｄ４：６８５．８ｐｓ、ｄ５：９１４．４ｐｓ、ｄ６：１１４３ｐｓ、ｄ７：１３７１．６ｐｓ、ｄ１Ｂ：１６００．２ｐｓ、ｄ２Ｂ：１８２８．８ｐｓ、ｄ３Ｂ：２０５７．４ｐｓ、ｄ４Ｂ：２２８６ｐｓ、ｄ５Ｂ：２５１４．６ｐｓ、ｄ６Ｂ：２７４３．２ｐｓ、ｄ７Ｂ：２９７１．８ｐｓである。
同期状態〈００１〉においては、クロックｄ１とクロックｅ１が同期しているのでクロックｅ１の位相は０ｐｓである。同期状態〈００２〉においては、クロックｄ２とクロックｅ２が同期しているので、クロックｄ２の位相２２８．６ｐｓからクロックｅ２とクロックｅ１との位相差２００ｐｓを差し引いて、クロックｅ１の位相は２８．６ｐｓである。同様にして、同期状態〈００３〉〜〈１１２〉までクロックｅ１の位相が求まる。なお、例えば同期状態〈０１５〉においては、クロックｄ１とクロックｅ７Ｂが同期しているので、クロックｄ１の位相０ｐｓからクロックｅ７Ｂとクロックｅ１との位相差２８００ｐｓを差し引いて、−２８００ｐｓとなる。このように一周期内の数値範囲外の場合は、一周期内の数値範囲（０≦ｘ＜３２００）に換算し、クロックｅ１の位相は４００ｐｓである。表１を参照するとわかるようにクロックｅ１が２８．６ｐｓの分解能で位相シフトされている。このことは、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂが相間隔を２００ｐｓに保持したまま２８．６ｐｓの分解能で位相シフトされることを示す。
同期状態を〈００１〉→・・→〈１１２〉→〈００１〉→・・の方向で順次切り替えることにより１６相のクロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相を２８．６ｐｓの分解能で遅らせることができる。反対に、同期状態を〈００１〉→〈１１２〉→・・・→〈００１〉→・・の方向で順次切り替えることにより１６相のクロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相を２８．６ｐｓの分解能で進めさせることができる。
【００５６】
図４（ｃ）には、同期状態〈００１〉から〈０１４〉までを描いた。図４（ｃ）の各同期状態において同期しているクロックの符号に枠囲みを付した。同期状態〈００２〉の場合は、表１を参照するとクロックｄ２とクロックｅ２とが位相同期するクロックの組み合わせである。図４を参照するとクロックｄ２のエッジとクロックｅ２のエッジとが同一位相にある。この場合、クロックｅ３の位相はクロックｄ３の位相より２８．６ｐｓ進んでいる。したがって、クロックｄ３とクロックｅ３を同期させる（同期状態〈００３〉にする）ことにより、同期状態〈００２〉に対して１６相のクロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相を２８．６ｐｓ遅らせることができる。
また、同期状態〈００２〉の場合は、図４を参照するとクロックｅ１の位相はクロックｄ１の位相より２８．６ｐｓ遅れている。したがって、クロックｄ１とクロックｅ１を同期させる（同期状態〈００１〉にする）ことにより、同期状態〈００２〉に対して１６相のクロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相を２８．６ｐｓ進めさせることができる。
その他のすべての同期状態においても以上のような位相シフトの原理が成り立つ。
【００５７】
以上のように実施の形態３のデジタル位相制御方法によれば、１６相の多相クロックをその相間隔を２００ｐｓに保持したまま全体として２８．６ｐｓの分解能で、進み方向にも遅れ方向にも無限に（サイクリックに）位相シフト（位相制御）することができる。
【００５８】
実施の形態４
次ぎ図５を参照し、上記実施の形態３のデジタル位相制御方法を実現するデジタル位相制御回路の一実施形態を実施の形態４として説明する。図５は本発明の実施の形態４のデジタル位相制御回路の概略図である。
本実施の形態は、単相の回路構成により７相のクロックのうちの一クロックと８相のクロックのうちの一クロックとを組み合わせ、７×８＝５６通りの同期状態を切り替えることにより３２００ｐｓ／５６≒５７ｐｓの分解能で１６相の多相クロックを位相制御する場合の一実施形態である。７相の多相クロックと１６相の多相クロックを用いれば、実施の形態３と同様に３２００ｐｓの周期を２８．６ｐｓの分解能で１１２分割した位相制御を行うことができる。しかし本実施の形態では、最小の分解能は求めず１６相の多相クロックから一つ飛びに位相同期させるクロックを選択することによって、１６相の多相クロックを５７ｐｓの分解能で位相制御する場合を示す。本発明の方法を利用する用途によっては１６相の多相クロックを位相制御する場合に５７ｐｓ程度の分解能で十分な場合もあるからである。
【００５９】
図５に示すように本実施の形態のデジタル位相制御回路は、７段の単相の遅延バッファｆ１〜ｆ７を連接してなり、図示しない遅延ロックループにより帰還制御される第一の遅延線１４と、１６段の単相の遅延バッファｇ１〜ｇ１６を環状に連接してなる遅延バッファ列１５と、クロック信号を取り出す一の遅延バッファを前記７段の遅延バッファｆ１〜ｆ７から選択する第一の選択回路Ｓ９と、
前記クロック信号を入力する一の遅延バッファを前記遅延バッファ列１５内の８つの遅延バッファｇ１、ｇ３、ｇ５、ｇ７、ｇ９、ｇ１１、ｇ１３、ｇ１５の中から選択する第二の選択回路Ｓ１〜Ｓ８と備える。
第二の選択回路Ｓ１〜Ｓ８は順に、遅延バッファｇ１−ｇ２間、ｇ３−ｇ４間、ｇ５−ｇ６間、ｇ７−ｇ８間、ｇ９−ｇ１０間、ｇ１１−ｇ１２間、ｇ１３−ｇ１４間、ｇ１５−ｇ１６間に挿入配置される。第二の選択回路Ｓ１〜Ｓ８は微少の遅延時間を持っているので、遅延バッファｇ２−ｇ３間、ｇ４−ｇ５間、ｇ６−ｇ７間、ｇ８−ｇ９間、ｇ１０−ｇ１１間、ｇ１２−ｇ１３間、ｇ１４−ｇ１５間、ｇ１６−ｇ１間にも第二の選択回路Ｓ１〜Ｓ８と同等の遅延特性のダミー回路４１を挿入配置する。これにより、より均等な多相クロックを生成することができる。
【００６０】
第一の遅延線１４から出力される７相の第一の多相クロックに  実施の形態３における第一の多相クロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂのうち位相が対応するクロックと同一の参照符号を付することにする。すなわち、第一の遅延線１４からは７相の第一の多相クロックｄ１、ｄ３、ｄ５、ｄ７、ｄ２Ｂ、ｄ４Ｂ、ｄ６Ｂが出力される。また、遅延バッファ列１５から出力される１６相の第二の多相クロックは実施の形態３の１６相の第二の多相クロックに対応するので同一の参照符号を付する。すなわち、遅延バッファ列１５からは１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂが出力される。
【００６１】
本実施の形態においては、表１における奇数番号の同期状態〈００１〉、〈００３〉、〈００５〉・・・〈１１１〉のみを利用する。表２に本実施の形態における各同期状態の一覧を示した。
【００６２】
【表２】
0004454810.tif 000003
【００６３】
表２の項目Ａ〜Ｆについては、表１の奇数番号の同期状態のみを抜粋したものに等しい。項目Ｓ（ｘ）は選択回路Ｓ１〜Ｓ８のうちｏｎになっている選択回路の参照符号である。選択回路Ｓ１〜Ｓ８のうち一の選択回路がｏｎになっている時には、残りの７つの選択回路はｏｆｆになっている。すなわち、選択回路Ｓ１〜Ｓ８の中で、同時にｏｎになっている選択回路は存在しない。選択回路Ｓ１〜Ｓ８のうちｏｆｆになっている選択回路は、表の上では省略する。
リファレンスクロックref.clkは、単相信号であり、外部のＰＬＬ（Phase Locked Loop：位相ロックループ）等により生成され供給される。
図示しない遅延ロックループは、位相比較器、チャージポンプ、ローパスフィルタ等の構成要素を有し、遅延バッファｆ１への入力クロック（＝リファレンスクロックref.clk）と遅延バッファｆ７の出力クロック（＝クロックｄ６Ｂ）とを位相比較して位相差を検出する。さらに、その位相差に基づき制御電圧を生成し、それを各遅延バッファｆ１〜ｆ７に印加して第一の遅延線１４の総合遅延時間がクロックの一周期（３２００ｐｓ）になるように帰還制御する。これにより、各遅延バッファｆ１〜ｆ７の伝搬遅延時間が３２００／７（ｐｓ）に保たれ、７相の第一の多相クロックｄ１、ｄ３、ｄ５、ｄ７、ｄ２Ｂ、ｄ４Ｂ、ｄ６Ｂの相間隔が３２００／７（ｐｓ）に保たれる。
項目Ｂのクロックｄ１、ｄ３、ｄ５、ｄ７、ｄ２Ｂ、ｄ４Ｂ、ｄ６Ｂの選択は、選択回路Ｓ９が行う。
選択回路Ｓ１はｏｎになると、選択回路Ｓ９によって選択されている単相クロックを、遅延バッファｇ２に入力するとともに、遅延バッファｇ１から遅延バッファｇ２へのクロックの伝搬を遮断する。この時、他の選択回路Ｓ２〜Ｓ８はｏｆｆになりクロックの入出力を行わない。この選択回路Ｓ１〜Ｓ８の切り替わりと同時に、図示しない遅延ロックループは、遅延バッファｇ２を初段バッファとし遅延バッファｇ１を最終段バッファとする１６段の第二の遅延線をその総合遅延時間（選択回路Ｓ１〜Ｓ８及び８つのダミー回路４１の遅延時間を含む）がクロックの一周期（３２００ｐｓ）になるように帰還制御する。選択回路Ｓ１〜Ｓ８及び８つのダミー回路４１は微少ではあるが伝搬遅延時間を有するので、厳密には、第二の遅延線は選択回路Ｓ１〜Ｓ８及び８つのダミー回路４１と、遅延バッファｇ１〜ｇ１６とからなり、図示しない遅延ロックループは、選択回路Ｓ１への入力クロックと、遅延バッファｇ１の出力クロックとを位相比較して制御する。この遅延ロックループの帰還制御により、各遅延バッファｇ１〜ｇ１６の伝搬遅延時間が３２００／１６（ｐｓ）に保たれ、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間隔が３２００／１６（ｐｓ）に保たれる。
選択回路Ｓ２〜Ｓ８の動作及びそれに伴った図示しない遅延ロックループの動作も同様である。以上のように選択回路Ｓ１〜Ｓ８は遅延バッファ列内の信号の伝搬を遮断する手段を兼ねている。
【００６４】
例えば同期状態〈００１〉では、選択回路Ｓ９においてクロックｄ１が選択され、選択回路Ｓ１がｏｎになりクロックｄ１を遅延バッファｇ２に入力するとともに、遅延バッファｇ１から遅延バッファｇ２へのクロックの伝搬を遮断する。これによりクロックｄ１とクロックｅ１の位相が同期する（但し、図上クロックｄ１とクロックｅ１との間には選択回路Ｓ９が介在するので、厳密には、クロックｄ１とクロックｅ１とは、選択回路Ｓ９の遅延時間分の位相差を持っている。）。このとき、表２を参照するとクロックｅ１の位相は０ｐｓである。この同期状態〈００１〉においては、図示しない遅延ロックループは、遅延バッファｇ２を初段バッファとし遅延バッファｇ１を最終段バッファとする１６段の第二の遅延線をその総合遅延時間（選択回路Ｓ１〜Ｓ８及び８つのダミー回路４１の遅延時間を含む）がクロックの一周期（３２００ｐｓ）になるように帰還制御する。
【００６５】
また、例えば同期状態〈０８７〉では、選択回路Ｓ９においてクロックｄ３が選択され、選択回路Ｓ４がｏｎになりクロックｄ３を遅延バッファｇ８に入力するとともに、遅延バッファｇ７から遅延バッファｇ８へのクロックの伝搬を遮断する。これによりクロックｄ３とクロックｅ７の位相が同期する（但し、図上クロックｄ３とクロックｅ７との間には選択回路Ｓ９が介在するので、厳密には、クロックｄ３とクロックｅ７とは、選択回路Ｓ９の遅延時間分の位相差を持っている。）。このとき、表２を参照するとクロックｅ１の位相は２４５７．２ｐｓである。この同期状態〈０８７〉において、図示しない遅延ロックループは遅延バッファｇ８を初段バッファとし、遅延バッファｇ７を最終段バッファとする１６段の第二の遅延線をその総合遅延時間が（選択回路Ｓ１〜Ｓ８及び８つのダミー回路４１の遅延時間を含む）クロックの一周期（３２００ｐｓ）になるように帰還制御する。
【００６６】
以上のように、遅延バッファ列１５内で初段及び最終段（その中間の段を含む）が位置的に循環する一定段数（本実施の形態においては１６段）の第二の遅延線を動作させるのが、本発明の実施の形態４のデジタル位相制御回路及び遅延ロックループの特徴の一つである。
本実施の形態のデジタル位相制御回路によれば、表２に示した〈００１〉〜〈１１１〉の５６の同期状態をつくりだし、切り替えることができる。また、遅延ロックループにより第一の多相クロック及び第二の多相クロックの相間隔が精度良く等間隔に保持される。したがて、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂをその相間隔を２００ｐｓに保持したまま全体として５７ｐｓの分解能で精度良く、進み方向にも遅れ方向にも無限に（サイクリックに）位相シフト（位相制御）することができる。
以上のようにして、第一の多相クロックの相間隔と第二の多相クロックの相間隔との差分よりさらに短い長さ（位相）を分解能として第二の多相クロックの位相をシフトすることができる。
【００６７】
なお、上述したように７相の多相クロックと１６相の多相クロックを用いれば、実施の形態３と同様に３２００ｐｓの周期を２８．６ｐｓの分解能で１１２分割した位相制御を行うことができる。その場合、以上の実施の形態４の回路構成に対して、遅延バッファｇ２−ｇ３間、ｇ４−ｇ５間、ｇ６−ｇ７間、ｇ８−ｇ９間、ｇ１０−ｇ１１間、ｇ１２−ｇ１３間、ｇ１４−ｇ１５間、ｇ１６−ｇ１間にも第二の選択回路を設ける。そのようにすれば、１１２の同期状態をつくりだし、切り替えることができるようになるので、実施の形態３と同様に３２００ｐｓの周期を２８．６ｐｓの分解能で１１２分割した位相制御を行うことが可能である。但し、７相の第一の多相クロックは、クロックｄ１、ｄ３、ｄ５、ｄ７、ｄ２Ｂ、ｄ４Ｂ、ｄ６Ｂによって構成され、クロックｄ２、ｄ４、ｄ６、ｄ１Ｂ、ｄ３Ｂ、ｄ５Ｂ、ｄ７Ｂを有しないため、図６及び表３に示すような位相制御を行う。
【００６８】
【表３】
0004454810.tif 000004
【００６９】
すなわち、第一の多相クロックについてはクロックｄ１→ｄ２Ｂ→ｄ３→ｄ４Ｂ→ｄ５→ｄ６Ｂ→ｄ７のサイクルで、第二の多相クロックについてはクロックｅ１→ｅ２Ｂ→ｅ３→ｅ４Ｂ→ｅ５→ｅ６Ｂ→ｅ７→ｅ８Ｂ→ｅ１Ｂ→ｅ２→ｅ３Ｂ→ｅ４→ｅ５Ｂ→ｅ６→ｅ７Ｂ→ｅ８のサイクルで位相同期させるクロック信号の組み合わせを切り替えることにより、２８．６ｐｓずつ連続的に１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの位相を相間隔を２００ｐｓに保持したままシフトすることができる。
以上のようにして、第一の多相クロックの相間隔と第二の多相クロックの相間隔との差分よりさらに短い長さ（位相）を分解能として第二の多相クロックの位相をシフトすることができる。
【００７０】
実施の形態５
次ぎに、図７を参照し、上記実施の形態３のデジタル位相制御方法を実現する他のデジタル位相制御回路の一実施形態を実施の形態５として説明する。図７は本発明の実施の形態５のデジタル位相制御回路の概略図である。
本実施の形態は実施の形態４とは異なり、差動の回路構成により位相制御する場合の一実施形態であって、７対の差動クロックのうちの一対の差動クロックと４対の差動クロックのうちの一対の差動クロックとを相対的に反転させた場合も含めて組み合わせ、７×４×２＝５６通りの同期状態を切り替えることにより３２００ｐｓ／５６≒５７ｐｓの分解能で１６相の多相クロックを位相制御する場合の一実施形態である。
【００７１】
図７に示すように本実施の形態のデジタル位相制御回路は、７段の差動の遅延バッファｈ１〜ｈ７を連接してなり、図示しない遅延ロックループにより帰還制御される第一の遅延線１６と、８段の差動の遅延バッファｋ１〜ｋ８を環状に連接してなる遅延バッファ列１７と、クロック信号を取り出す一の遅延バッファを前記７段の遅延バッファｈ１〜ｈ７から選択する第一の選択回路ｗ６と、
前記クロック信号を入力する一の遅延バッファを前記遅延バッファ列１７内の４つの遅延バッファｋ２、ｋ４、ｋ６、ｋ８の中から選択する第二の選択回路ｗ１〜ｗ４と、遅延バッファ列１７内の遅延バッファに入力する差動クロック信号の反転と非反転とを切り替える切換回路ｗ５とを備える。
第二の選択回路ｗ１〜ｗ４は順に、遅延バッファｋ１−ｋ２間、ｋ３−ｋ４間、ｋ５−ｋ６間、ｋ７−ｋ８間に挿入配置される。第二の選択回路ｗ１〜ｗ４は微少の遅延時間を持っているので、遅延バッファｋ２−ｋ３間、ｋ４−ｋ５間、ｋ６−ｋ７間、ｋ８−ｋ１間にも第二の選択回路ｗ１〜ｗ４と同等のダミー回路４２を挿入配置する。これにより、より均等な多相クロックを生成することができる。
【００７２】
第一の遅延線１６から出力される１４相の第一の多相クロックは実施の形態３の１４相の第一の多相クロックに対応するので同一の参照符号を付する。すなわち、第一の遅延線１６からは１４相の第一の多相クロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂが差動対として出力される。また、遅延バッファ列１７から出力される１６相の第二の多相クロックは実施の形態３の１６相の第二の多相クロックに対応するので同一の参照符号を付する。すなわち、遅延バッファ列１７からは１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂが差動対として出力される。
【００７３】
本実施の形態においては、表１における奇数番号の同期状態〈００１〉、〈００３〉、〈００５〉・・・〈１１１〉のみを利用する。表４に本実施の形態における各同期状態の一覧を示した。
【００７４】
【表４】
0004454810.tif 000005
【００７５】
表４の項目Ａ〜Ｆについては、表１の奇数番号の同期状態のみを抜粋したものに等しい。項目ｗ５は切替回路ｗ５のｏｎ／ｏｆｆ状態を示す。項目ｗ（ｘ）は選択回路ｗ１〜ｗ４のうちｏｎになっている選択回路の参照符号である。選択回路ｗ１〜ｗ４のうち一の選択回路がｏｎになっている時には、残りの３つの選択回路はｏｆｆになっている。すなわち、選択回路ｗ１〜ｗ４の中で、同時にｏｎになっている選択回路は存在しない。選択回路ｗ１〜ｗ４のうちｏｆｆになっている選択回路は、表の上では省略する。
リファレンスクロックref.clk１とリファレンスクロックref.clk２とは、互いに半周期の位相差を有し、差動対を成す差動信号であり、外部のＰＬＬ（Phase Locked Loop：位相ロックループ）等により生成され供給される。
遅延ロックループは、位相比較器、チャージポンプ、ローパスフィルタ等の構成要素を有し、遅延バッファｈ１へ入力するリファレンスクロックref.clk１と遅延バッファｈ７から出力するクロックｄ７Ｂとを位相比較して位相差を検出する。また、遅延バッファｈ１へ入力するリファレンスクロックref.clk２と遅延バッファｈ７から出力するクロックｄ７とを位相比較して位相差を検出する。さらに、それらの位相差に基づき制御電圧を生成し、それを各遅延バッファｈ１〜ｈ７に印加して第一の遅延線１６の総合遅延時間がックロックの半周期（１６００ｐｓ）になるように帰還制御する。これにより、各遅延バッファｈ１〜ｈ７の伝搬遅延時間が１６００／７（ｐｓ）に保たれ、１４相の第一の多相クロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂの相間隔が１６００／７（ｐｓ）に保たれる。
選択回路ｗ６は、差動クロックｄ１−ｄ１Ｂ、ｄ２Ｂ−ｄ２、ｄ３−ｄ３Ｂ、ｄ４Ｂ−ｄ４、ｄ５−ｄ５Ｂ、ｄ６Ｂ−ｄ６、ｄ７−ｄ７Ｂの選択を行う。
切換回路ｗ５はｏｎになると選択回路ｗ６によって選択されている差動クロックを反転し、ｏｆｆになると反転せずにそのまま通過させる。なお表記上、差動クロックｄｍ−ｄｍＢと、差動クロックｄｍＢ−ｄｍとは反転した関係にあるとする（ｍ＝１〜７）。切換回路ｗ５がｏｆｆで、差動クロックが反転しない場合は、クロックｄ１、ｄ２Ｂ、ｄ３、ｄ４Ｂ、ｄ５、ｄ６Ｂ、ｄ７が遅延バッファ列１７の図上の上段側、すなわち、クロックｅ１〜ｅ８側に入力し、クロックｄ１Ｂ、ｄ２，ｄ３Ｂ、ｄ４，ｄ５Ｂ、ｄ６、ｄ７Ｂが遅延バッファ列１７の図上の下段側、すなわち、クロックｅ１Ｂ〜ｅ８Ｂ側に入力する。
選択回路ｗ１はｏｎになると、選択回路ｗ６によって選択され、切換回路ｗ５を通過した差動クロックを、遅延バッファｋ２に入力するとともに、遅延バッファｋ１から遅延バッファｋ２へのクロックの伝搬を遮断する。この時、他の選択回路ｗ２〜ｗ４はｏｆｆになりクロックの入出力を行わない。この選択回路ｗ１〜ｗ４の切り替わりと同時に、図示しない遅延ロックループは、遅延バッファｋ２を初段バッファとし遅延バッファｋ１を最終段バッファとする８段の第二の遅延線をその総合遅延時間（選択回路ｗ１〜ｗ４及び４つのダミー回路４２の遅延時間を含む）がクロックの半周期（１６００ｐｓ）になるように帰還制御する。選択回路ｗ１〜ｗ４及び４つのダミー回路４２は微少ではあるが伝搬遅延時間を有するので、厳密には、第二の遅延線は選択回路ｗ１〜ｗ４及び４つのダミー回路４２と、遅延バッファｋ１〜ｋ８とからなり、図示しない遅延ロックループは、選択回路ｗ１への入力差動クロックｔ１，ｔ２と、遅延バッファｇ１の出力差動クロックｅ１，ｅ１Ｂとを位相比較して制御する。クロックｔ１が遅延バッファ列１７の図上の上段側、すなわち、クロックｅ１〜ｅ８側に入力し、クロックｔ２が遅延バッファ列１７の図上の下段側、すなわち、クロックｅ１Ｂ〜ｅ８Ｂ側に入力する。図示しない遅延ロックループが位相比較するのは、クロックｔ１とクロックｅ１、クロックｔ２とクロックｅ１Ｂである。この遅延ロックループの帰還制御により、各遅延バッファｋ１〜ｋ７の伝搬遅延時間が１６００／８（ｐｓ）に保たれ、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間隔が１６００／８（ｐｓ）に保たれる。
選択回路ｗ２〜ｗ４の動作及びそれに伴った図示しない遅延ロックループの動作も同様である。以上のように選択回路ｗ１〜ｗ４は遅延バッファ列内の信号の伝搬を遮断する手段を兼ねている。
【００７６】
例えば同期状態〈００１〉では、選択回路ｗ６において差動クロックｄ１−ｄ１Ｂが選択され、切換回路ｗ５がｏｆｆになり、差動クロックｄ１−ｄ１Ｂが反転せずにそのまま切換回路ｗ５を通過する。さらに、選択回路ｗ１がｏｎになり差動クロックｄ１−ｄ１Ｂを遅延バッファｋ２に入力するとともに、遅延バッファｋ１から遅延バッファｋ２へのクロックの伝搬を遮断する。これによりクロックｄ１とクロックｅ１の位相が同期する（但し、図上クロックｄ１とクロックｅ１との間には選択回路ｗ６及び切換回路ｗ５が介在するので、厳密には、クロックｄ１とクロックｅ１とは、選択回路ｗ６及び切換回路ｗ５の遅延時間分の位相差を持っている。）。このとき、表４を参照するとクロックｅ１の位相は０ｐｓである。この同期状態〈００１〉においては、図示しない遅延ロックループは、遅延バッファｋ２を初段バッファとし遅延バッファｋ１を最終段バッファとする８段の第二の遅延線をその総合遅延時間（選択回路ｗ１〜ｗ４及び４つのダミー回路４２の遅延時間を含む）がクロックの半周期（１６００ｐｓ）になるように帰還制御する。
【００７７】
また、例えば同期状態〈０１１〉では、選択回路ｗ６において差動クロックｄ４Ｂ−ｄ４が選択され、切換回路ｗ５がｏｎになり、差動クロックｄ４Ｂ−ｄ４は反転して差動クロックｄ４−ｄ４Ｂとなって切換回路ｗ５を通過する。さらに、選択回路ｗ２がｏｎになり差動クロックｄ４−ｄ４Ｂを遅延バッファｋ４に入力するとともに、遅延バッファｋ３から遅延バッファｋ４へのクロックの伝搬を遮断する。これによりクロックｄ４Ｂとクロックｅ３Ｂの位相が同期する（但し、図上クロックｄ４Ｂとクロックｅ３Ｂとの間には選択回路ｗ６及び切換回路ｗ５が介在するので、厳密には、クロックｄ４Ｂとクロックｅ３Ｂとは、選択回路ｗ６及び切換回路ｗ５の遅延時間分の位相差を持っている。）。このとき、表４を参照するとクロックｅ１の位相は２８６ｐｓである。この同期状態〈０１１〉において、図示しない遅延ロックループは遅延バッファｋ４を初段バッファとし、遅延バッファｋ３を最終段バッファとする８段の第二の遅延線をその総合遅延時間（選択回路ｗ１〜ｗ４及び４つのダミー回路４２の遅延時間を含む）がクロックの半周期（１６００ｐｓ）になるように帰還制御する。
【００７８】
また、例えば同期状態〈０８３〉では、選択回路ｗ６において差動クロックｄ６Ｂ−ｄ６が選択され、切換回路ｗ５がｏｆｆになり、差動クロックｄ６Ｂ−ｄ６が反転せずにそのまま切換回路ｗ５を通過する。さらに、選択回路ｗ２がｏｎになり差動クロックｄ６Ｂ−ｄ６を遅延バッファｋ４に入力するとともに、遅延バッファｋ３から遅延バッファｋ４へのクロックの伝搬を遮断する。これによりクロックｄ６Ｂとクロックｅ３の位相が同期する（但し、図上クロックｄ６Ｂとクロックｅ３との間には選択回路ｗ６及び切換回路ｗ５が介在するので、厳密には、クロックｄ６Ｂとクロックｅ３とは、選択回路ｗ６及び切換回路ｗ５の遅延時間分の位相差を持っている。）。このとき、表４を参照するとクロックｅ１の位相は２３４３．２ｐｓである。この同期状態〈０８３〉において、図示しない遅延ロックループは遅延バッファｋ４を初段バッファとし、遅延バッファｋ３を最終段バッファとする８段の第二の遅延線をその総合遅延時間（選択回路ｗ１〜ｗ４及び４つのダミー回路４２の遅延時間を含む）がクロックの半周期（１６００ｐｓ）になるように帰還制御する。
【００７９】
以上のように、遅延バッファ列１７内で初段及び最終段（その中間の段を含む）が位置的に循環する一定段数（本実施の形態においては８段）の第二の遅延線を動作させるのが、本発明の実施の形態５のデジタル位相制御回路及び遅延ロックループの特徴の一つである。
本実施の形態のデジタル位相制御回路によれば、表４に示した〈００１〉〜〈１１１〉の５６の同期状態をつくりだし、切り替えることができる。また、遅延ロックループにより第一の多相クロック及び第二の多相クロックの相間隔が精度良く等間隔に保持される。したがて、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂをその相間隔を２００ｐｓに保持したまま全体として５７ｐｓの分解能で精度良く、進み方向にも遅れ方向にも無限に（サイクリックに）位相シフト（位相制御）することができる。
【００８０】
なお、以上の実施の形態５の回路構成に対して、遅延バッファｋ２−ｋ３間、ｋ４−ｋ５間、ｋ６−ｋ７間、ｋ８−ｋ１間にも第二の選択回路を設けることにより、表１に示した〈００１〉〜〈１１２〉の１１２の同期状態をつくりだし、切り替えることができるようになるので、実施の形態３と同様に３２００ｐｓの周期を２８．６ｐｓの分解能で１１２分割した位相制御を行うことが可能である。
【００８１】
実施の形態６
次ぎ図８を参照し、上記実施の形態３のデジタル位相制御方法を実現する他のデジタル位相制御回路の一実施形態を実施の形態６として説明する。図８は本発明の実施の形態６のデジタル位相制御回路の回路図である。
本実施の形態は実施の形態５と同様に、差動の回路構成により位相制御する場合の一実施形態であるが、実施の形態５と異なり、７対の差動クロックのうちの一対の差動クロックと８対の差動クロックのうちの一対の差動クロックとを相対的に反転させた場合も含めて組み合わせ、７×８×２＝１１２通りの同期状態を切り替えることにより３２００ｐｓ／１１２≒２８．６ｐｓの分解能で１６相の多相クロックを位相制御する場合の一実施形態である。
【００８２】
図８に示すように本実施の形態のデジタル位相制御回路は、７段の差動の遅延バッファｐ１〜ｐ７からなり、遅延ロックループ１８により帰還制御される第一の遅延線１９と、７段の遅延バッファｐ１〜ｐ７の各出力に接続され、そのうち一の出力を選択するよう構成された第一の選択回路２０と、第一の選択回路２０の出力を受け差動クロックの反転と非反転とを切り替える切換回路２７と、切換回路２７を介して第一の選択回路２０の出力を受ける第二の選択回路２１と、第二の選択回路２１に並列的に接続される８個の差動の遅延バッファｑ１〜ｑ８と、８個の遅延バッファｑ１〜ｑ８と特性の等しい８段の差動の遅延バッファｒ１〜ｒ８を環状に連接してなり、各遅延バッファ間に８個の遅延バッファｑ１〜ｑ８の出力がそれぞれ接続された遅延バッファ列２２と、８個の遅延バッファｑ１〜ｑ８の各入力と８段の遅延バッファｒ１〜ｒ８の各出力に接続された位相比較器２３とを備える。
【００８３】
第一の選択回路２０は、制御信号３１に従い、７段の遅延バッファｐ１〜ｐ７の各出力から一の出力を選択し一対の差動クロック取り出す。
切換回路２７は、制御信号３３に従い、差動クロックの反転と非反転とを切り替える。
第二の選択回路２１は、制御信号３２に従い、第一の選択回路２０によって取り出され、切換回路２７を通過した差動クロックを受け、８個の遅延バッファｑ１〜ｑ８から一の遅延バッファを選択し入力する。
位相比較器２３は、制御信号３２に従い、８個の遅延バッファｒ１〜ｒ８の出力のうち一の出力を選択して受ける。
遅延バッファｑ１〜ｑ８の各電流源（図示せず）のうち一つは、制御信号３２に従い電源供給し、遅延バッファｑ１〜ｑ８のうち一の遅延バッファをｏｎにする（この時、他の７つの遅延バッファはｏｆｆである。）。
遅延バッファｒ１〜ｒ８の各電流源（図示せず）のうち一つは、制御信号３２に従い電源供給を断ち、遅延バッファｒ１〜ｒ８のうち一の遅延バッファをｏｆｆにする（この時、他の７つの遅延バッファはｏｎである。）。
なお、単相構成にする場合は切換回路２７は不要である。単相構成にする場合に、本実施の形態と同じ分解能を得るためには遅延線の段数を２倍にする必要がある。
【００８４】
第一の遅延線１９から出力される１４相の第一の多相クロックは実施の形態３の１４相の第一の多相クロックに対応するので同一の参照符号を付する。すなわち、第一の遅延線１９からは１４相の第一の多相クロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂが差動対として出力される。また、遅延バッファ列２２から出力される１６相の第二の多相クロックは実施の形態３の１６相の第二の多相クロックに対応するので同一の参照符号を付する。すなわち、遅延バッファ列２２からは１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂが差動対として出力される。
【００８５】
本実施の形態のデジタル位相制御回では、表１に示した１１２通りの同期状態をつくることができる。再び表１を参照する。表１において項目Ｇは、切換回路２７のｏｎ／ｏｆｆ状態を示す。
【００８６】
リファレンスクロックref.clk１とリファレンスクロックref.clk２とは、互いに半周期の位相差を有し、差動対を成す差動信号であり、外部のＰＬＬ（Phase Locked Loop：位相ロックループ）等により生成され供給される。
遅延ロックループ１８は、位相比較器２５、チャージポンプ＋ローパスフィルタ２６を有する。位相比較器２５は、遅延バッファｐ１へ入力するリファレンスクロックref.clk１と遅延バッファｐ７から出力するクロックｄ７Ｂとを位相比較して位相差を検出する。また位相比較器２５は、遅延バッファｐ１へ入力するリファレンスクロックref.clk２と遅延バッファｐ７から出力するクロックｄ７とを位相比較して位相差を検出する。チャージポンプ＋ローパスフィルタ２６は、それらの位相差に基づき制御電圧を生成し、それを各遅延バッファｐ１〜ｐ７に印加して第一の遅延線１９の総合遅延時間がクロックの半周期（１６００ｐｓ）になるように帰還制御する。これにより、各遅延バッファｐ１〜ｐ７の伝搬遅延時間が１６００／７（ｐｓ）に保たれ、１４相の第一の多相クロックｄ１〜ｄ７、ｄ１Ｂ〜ｄ７Ｂの相間隔が１６００／７（ｐｓ）に保たれる。
選択回路２０は、差動クロックｄ１−ｄ１Ｂ、ｄ２−ｄ２Ｂ、ｄ３−ｄ３Ｂ、ｄ４−ｄ４Ｂ、ｄ５−ｄ５Ｂ、ｄ６−ｄ６Ｂ、ｄ７−ｄ７Ｂ、ｄ１Ｂ−ｄ１、ｄ２Ｂ−ｄ２、ｄ３Ｂ−ｄ３、ｄ４Ｂ−ｄ４、ｄ５Ｂ−ｄ５、ｄ６Ｂ−ｄ６、ｄ７Ｂ−ｄ７の選択を行う。
切換回路２７はｏｎになると選択回路２０によって選択されている差動クロックを反転し、ｏｆｆになると反転せずにそのまま通過させる。なお表記上、差動クロックｄｍ−ｄｍＢと、差動クロックｄｍＢ−ｄｍとは反転した関係にあるとする（ｍ＝１〜７）。
選択回路２１は、選択回路２０によって選択され、切換回路２７を通過した差動クロックを、遅延バッファｑ１〜ｑ８のうち一の遅延バッファを選択して入力する（選択された遅延バッファは常に第二の遅延線の初段となる。）。この選択回路２１の切り替わりと同時に、位相比較器２３は、制御信号３２に従い、遅延バッファｒ１〜ｒ８のうち第二の遅延線の最終段の遅延バッファの出力を選択して受ける。位相比較器２３及びチャージポンプ＋ローパスフィルタ２４を含めた遅延ロックループ（以下、ローテーションＤＬＬという。）４０により第二の遅延線をその総合遅延時間がクロックの半周期（１６００ｐｓ）になるように帰還制御する。
このローテーションＤＬＬ４０は、遅延バッファｑ１〜ｑ８と、遅延バッファ列２２と、位相比較器２３と、チャージポンプ＋ローパスフィルタ２４とを含む構成であり、回路上で位置的に変動する第二の遅延線を常に帰還制御するように切り替わる。
【００８７】
ここで図９をも参照する。図９は、本発明の実施の形態６のデジタル位相制御回路の部分図である。
例えば同期状態〈００１〉では、選択回路２０において差動クロックｄ１−ｄ１Ｂが選択され、切換回路２７がｏｆｆになり、差動クロックｄ１−ｄ１Ｂがそのまま選択回路２１へと通過する。さらに、図９（ａ）に示すように選択回路２１が差動クロックｄ１−ｄ１Ｂを遅延バッファｑ１に入力する。位相比較器２３はその入力クロック信号ｄ１を受けるとともに遅延バッファｒ８の出力クロック信号ｅ１を受け、第二の遅延線２８の入力クロック信号ｄ１と出力クロック信号ｅ１との位相差を検出する。ローテーションＤＬＬ４０は、その検出結果（位相差情報）を元に遅延バッファｑ１、ｒ２〜ｒ８からなる８段の第二の遅延線２８をその総合遅延時間がクロックの半周期（１６００ｐｓ）になるように帰還制御する。このローテーションＤＬＬ４０の帰還制御により、各遅延バッファｑ１、ｒ２〜ｒ８の伝搬遅延時間が１６００／８（ｐｓ）に保たれ、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間隔が１６００／８（ｐｓ）に保たれる。遅延バッファｑ１（初段）から第二の遅延線２８に入力した差動クロックは、遅延バッファｒ２→ｒ３→ｒ４→ｒ５→ｒ６→ｒ７→ｒ８（最終段）と伝搬し、制御信号３２に従ってｏｆｆにされた遅延バッファｒ１によって遮断される。遅延バッファｒ１〜ｒ８はそれぞれ遅延バッファ列２２内の信号の伝搬を遮断する手段を兼ねており、第二の遅延線２８の最終段の次の段となるときは、ｏｆｆにされて伝搬を遮断する機能を発揮する。
表１によれば同期状態〈００１〉ではクロックｅ１の位相は０ｐｓである。これを図９（ａ）を参照して確認する。クロックｅ１は遅延バッファｒ８の図上、下段の出力であるから、クロックｄ１Ｂの位相１６００ｐｓに遅延バッファｑ１、ｒ２〜ｒ８の総合遅延時間２００ｐｓ×８＝１６００ｐｓを加えて、３２００ｐｓ、すなわち、０ｐｓである。
【００８８】
また、例えば同期状態〈００２〉では、選択回路２０において差動クロックｄ２−ｄ２Ｂが選択され、切換回路２７がｏｆｆになり、差動クロックｄ２−ｄ２Ｂがそのまま選択回路２１へと通過する。さらに、図９（ｂ）に示すように選択回路２１が差動クロックｄ２−ｄ２Ｂを遅延バッファｑ２に入力する。位相比較器２３はその入力クロック信号ｄ２を受けるとともに遅延バッファｒ１の出力クロック信号ｅ２を受け、第二の遅延線２８の入力クロック信号ｄ２と出力クロック信号ｅ２との位相差を検出する。ローテーションＤＬＬ４０は、その検出結果（位相差情報）を元に遅延バッファｑ２、ｒ３〜ｒ８、ｒ１からなる８段の第二の遅延線２８をその総合遅延時間がクロックの半周期（１６００ｐｓ）になるように帰還制御する。このローテーションＤＬＬ４０の帰還制御により、各遅延バッファｑ２、ｒ３〜ｒ８、ｒ１の伝搬遅延時間が１６００／８（ｐｓ）に保たれ、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間隔が１６００／８（ｐｓ）に保たれる。遅延バッファｑ２（初段）から第二の遅延線２８に入力した差動クロックは、遅延バッファｒ３→ｒ４→ｒ５→ｒ６→ｒ７→ｒ８→ｒ１（最終段）と伝搬し、制御信号３２に従ってｏｆｆにされた遅延バッファｒ２によって遮断される。
表１によれば同期状態〈００２〉ではクロックｅ１の位相は２８．６ｐｓである。これを図９（ｂ）を参照して確認する。クロックｅ１は遅延バッファｒ８の図上、下段段の出力であるから、クロックｄ２Ｂの位相１８２８．６ｐｓに遅延バッファｑ２、ｒ３〜ｒ８の総合遅延時間２００ｐｓ×７＝１４００ｐｓを加えて、３２２８．６ｐｓ、すなわち、２８．６ｐｓである。
【００８９】
また、例えば同期状態〈００３〉では、選択回路２０において差動クロックｄ３−ｄ３Ｂが選択され、切換回路２７がｏｆｆになり、差動クロックｄ３−ｄ３Ｂがそのまま選択回路２１へと通過する。さらに、図９（ｃ）に示すように選択回路２１が差動クロックｄ３−ｄ３Ｂを遅延バッファｑ３に入力する。位相比較器２３はその入力クロック信号ｄ３を受けるとともに遅延バッファｒ２の出力クロック信号ｅ３を受け、第二の遅延線２８の入力クロック信号ｄ３と出力クロック信号ｅ３との位相差を検出する。ローテーションＤＬＬ４０は、その検出結果（位相差情報）を元に遅延バッファｑ３、ｒ４〜ｒ８、ｒ１、ｒ２からなる８段の第二の遅延線２８をその総合遅延時間がクロックの半周期（１６００ｐｓ）になるように帰還制御する。このローテーションＤＬＬ４０の帰還制御により、各遅延バッファｑ３、ｒ４〜ｒ８、ｒ１、ｒ２の伝搬遅延時間が１６００／８（ｐｓ）に保たれ、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間隔が１６００／８（ｐｓ）に保たれる。遅延バッファｑ３（初段）から第二の遅延線２８に入力した差動クロックは、遅延バッファｒ４→ｒ５→ｒ６→ｒ７→ｒ８→ｒ１→ｒ２（最終段）と伝搬し、制御信号３２に従ってｏｆｆにされた遅延バッファｒ３によって遮断される。
表１によれば同期状態〈００３〉ではクロックｅ１の位相は５７．２ｐｓである。これを図９（ｃ）を参照して確認する。クロックｅ１は遅延バッファｒ８の図上、下段の出力であるから、クロックｄ３Ｂの位相２０５７．２ｐｓに遅延バッファｑ３、ｒ４〜ｒ８の総合遅延時間２００ｐｓ×６＝１２００ｐｓを加えて、３２５７．２ｐｓ、すなわち、５７．２ｐｓである。
【００９０】
ここで図１０をも参照する。図１０は、本発明の実施の形態６のデジタル位相制御回路の部分図である。
【０９１】
また、例えば同期状態〈００８〉では、選択回路２０において差動クロックｄ１Ｂ−ｄ１が選択され、切換回路２７がｏｆｆになり、差動クロックｄ１Ｂ−ｄ１が反転せずにそのまま切換回路２７を通過し選択回路２１へ出力される。さらに、図１０（ａ）に示すように選択回路２１が差動クロックｄ１Ｂ−ｄ１を遅延バッファｑ８に入力する。位相比較器２３はその入力クロック信号ｄ１Ｂを受けるとともに遅延バッファｒ７の出力クロック信号ｅ８を受け、第二の遅延線２８の入力クロック信号ｄ１Ｂと出力クロック信号ｅ８との位相差を検出する。ローテーションＤＬＬ４０は、その検出結果（位相差情報）を元に遅延バッファｑ８、ｒ１〜ｒ７からなる８段の第二の遅延線２８をその総合遅延時間がクロックの半周期（１６００ｐｓ）になるように帰還制御する。このローテーションＤＬＬ４０の帰還制御により、各遅延バッファｑ８、ｒ１〜ｒ７の伝搬遅延時間が１６００／８（ｐｓ）に保たれ、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間隔が１６００／８（ｐｓ）に保たれる。遅延バッファｑ８（初段）から第二の遅延線２８に入力した差動クロックは、遅延バッファｒ１→ｒ２→ｒ３→ｒ４→ｒ５→ｒ６→ｒ７（最終段）と伝搬し、制御信号３２に従ってｏｆｆにされた遅延バッファｒ８によって遮断される。
表１によれば同期状態〈００８〉ではクロックｅ１の位相は２００ｐｓである。これを図１０（ａ）を参照して確認する。クロックｅ１は遅延バッファｒ８の図上、下段の出力であるから、クロックｄ１の位相０ｐｓに遅延バッファｑ８の遅延時間２００ｐｓ×１＝２００ｐｓを加えて、２００ｐｓである。
【０９２】
また、例えば同期状態〈００９〉では、選択回路２０において差動クロックｄ２Ｂ−ｄ２が選択され、切換回路２７がｏｎになり、差動クロックｄ２Ｂ−ｄ２が反転されて差動クロックｄ２−ｄ２Ｂとなって選択回路２１へと通過する。さらに、図１０（ｂ）に示すように選択回路２１が差動クロックｄ２−ｄ２Ｂを遅延バッファｑ１に入力する。位相比較器２３はその入力クロック信号ｄ２を受けるとともに遅延バッファｒ８の出力クロック信号ｅ１を受け、第二の遅延線２８の入力クロック信号ｄ２と出力クロック信号ｅ１との位相差を検出する。ローテーションＤＬＬ４０は、その検出結果（位相差情報）を元に遅延バッファｑ１、ｒ２〜ｒ８からなる８段の第二の遅延線２８をその総合遅延時間がクロックの半周期（１６００ｐｓ）になるように帰還制御する。このローテーションＤＬＬ４０の帰還制御により、各遅延バッファｑ１、ｒ２〜ｒ８の伝搬遅延時間が１６００／８（ｐｓ）に保たれ、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間隔が１６００／８（ｐｓ）に保たれる。遅延バッファｑ１（初段）から第二の遅延線２８に入力した差動クロックは、遅延バッファｒ２→ｒ３→ｒ４→ｒ５→ｒ６→ｒ７→ｒ８（最終段）と伝搬し、制御信号３２に従ってｏｆｆにされた遅延バッファｒ１によって遮断される。
表１によれば同期状態〈００９〉ではクロックｅ１の位相は２２８．８ｐｓである。これを図１０（ｂ）を参照して確認する。クロックｅ１は遅延バッファｒ８の図上、下段の出力であるから、クロックｄ２Ｂの位相１８２８．８ｐｓに遅延バッファｑ１、ｒ２〜ｒ８の総合遅延時間２００ｐｓ×８＝１６００ｐｓを加えて、３４２８．８ｐｓ、すなわち、２２８．８ｐｓである。
【０９３】
また、例えば同期状態〈０３１〉では、選択回路２０において差動クロックｄ３−ｄ３Ｂが選択され、切換回路２７がｏｎになり、差動クロックｄ３−ｄ３Ｂが反転されて差動クロックｄ３Ｂ−ｄ３となって選択回路２１へと通過する。さらに、図１０（ｃ）に示すように選択回路２１が差動クロックｄ３Ｂ−ｄ３を遅延バッファｑ７に入力する。位相比較器２３はその入力クロック信号ｄ３Ｂを受けるとともに遅延バッファｒ６の出力クロック信号ｅ７を受け、第二の遅延線２８の入力クロック信号ｄ３Ｂと出力クロック信号ｅ７との位相差を検出する。ローテーションＤＬＬ４０は、その検出結果（位相差情報）を元に遅延バッファｑ７、ｒ８、ｒ１〜ｒ６からなる８段の第二の遅延線２８をその総合遅延時間がクロックの半周期（１６００ｐｓ）になるように帰還制御する。このローテーションＤＬＬ４０の帰還制御により、各遅延バッファｑ７、ｒ８、ｒ１〜ｒ６の伝搬遅延時間が１６００／８（ｐｓ）に保たれ、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂの相間隔が１６００／８（ｐｓ）に保たれる。遅延バッファｑ７（初段）から第二の遅延線２８に入力した差動クロックは、遅延バッファｒ８→ｒ１→ｒ２→ｒ３→ｒ４→ｒ５→ｒ６（最終段）と伝搬し、制御信号３２に従ってｏｆｆにされた遅延バッファｒ７によって遮断される。
表１によれば同期状態〈０３１〉ではクロックｅ１の位相は８５７．２ｐｓである。これを図１０（ｃ）を参照して確認する。クロックｅ１は遅延バッファｒ８の図上、下段の出力であるから、クロックｄ３の位相４５７．２ｐｓに遅延バッファｑ７、ｒ８の総合遅延時間２００ｐｓ×２＝４００ｐｓを加えて、８５７．２ｐｓである。
【０９４】
以上のように、遅延バッファ列２２内で最終段が位置的に循環する一定段数（本実施の形態においては８段）の遅延線２８を動作させるのが、本発明の実施の形態６のデジタル位相制御回路及び遅延ロックループの特徴の一つである。
本実施の形態のデジタル位相制御回路によれば、表１に示した〈００１〉〜〈１１２〉の１１２の同期状態をつくりだし、切り替えることができる。また、遅延ロックループにより第一の多相クロック及び第二の多相クロックの相間隔が精度良く等間隔に保持される。したがて、１６相の第二の多相クロックｅ１〜ｅ８、ｅ１Ｂ〜ｅ８Ｂをその相間隔を２００ｐｓに保持したまま全体として２８．６ｐｓの分解能で精度良く、進み方向にも遅れ方向にも無限に（サイクリックに）位相シフト（位相制御）することができる。
【０９５】
【発明の効果】
上述のように本発明のデジタル位相制御方法は、相間隔の異なる（同一周波数で相数の異なる）２つの多相クロックを用い、位相同期させるクロックの組み合わせを切り替えることにより、多相クロックをその相間隔を所定の間隔に保持したまま、全体として高精度に高分解能で進み方向にも遅れ方向にも無限に（サイクリックに）位相シフトすることができるという効果がある。多相クロックの相数の組み合わせによって極めて微少な分解能を得ることができる。しかも、分解能の微少化によってクロックの質的低下等の悪影響が起こることがない。
特に、遅延ロックループにより多相クロックの相間隔を高精度に保持することにより、位相制御が高精度に行えるとともに相間隔の良好な多相クロックを供給することができる。
また、本発明のデジタル位相制御回路によれば、２つの遅延ロックループによって回路を構成したので、相数の多い多相クロックを低消費電力で位相制御できる小規模のデジタル位相制御回路が得られるという効果がある。
また、本発明によれば、遅延ロックループにより相間隔の均等な多相クロックを用意することができ、かつ、位相同期させるクロック信号の組み合わせによる専らデジタル的な設計でデジタル的に高精度な位相シフトが可能な位相制御回路を設計することができるので、通常の設計力で十分な性能を実現することができるという効果がある。
また、クロック信号をアナログ乗算等によって合成することは行わず、遅延線上でクロック信号を伝搬させるのみであるので、ほとんど波形を劣化させることなく位相制御し、波形の整った良質の多相クロックを生成、供給することができるという効果がある。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における要部回路図及び動作説明図である。
【図２】  本発明の実施の形態１又は実施の形態２におけるクロックエッジの位置関係を示す模式的波形図である。
【図３】  本発明の実施の形態２における要部回路図及び動作説明図である。
【図４】  本発明の実施の形態３におけるクロックエッジの位置関係を示す模式的波形図であり、（ａ）は３１２．５ＭＨｚのクロックの波形図、（ｂ）は１４相の多相クロックの立ち上がりエッジを描いた波形図、（ｃ）は１６相の多相クロックの立ち上がりエッジを描いた波形図である。
【図５】  本発明の実施の形態４のデジタル位相制御回路の概略図である。
【図６】  本発明におけるクロックエッジの位置関係を示す模式的波形図であり、（ａ）は３１２．５ＭＨｚのクロックの波形図、（ｂ）は７相の多相クロックの立ち上がりエッジを描いた波形図、（ｃ）は１６相の多相クロックの立ち上がりエッジを描いた波形図である。
【図７】  本発明の実施の形態５のデジタル位相制御回路の概略図である。
【図８】  本発明の実施の形態６のデジタル位相制御回路の回路図である。
【図９】  本発明の実施の形態６のデジタル位相制御回路の部分図である。
【図１０】  本発明の実施の形態６のデジタル位相制御回路の部分図である。
の概略回路図である。
【図１１】従来例における位相補間器（Phase interpolator）のコア部１の概略回路図である。
【図１２】従来例におけるＤＡＣコントローラ３及び選択信号の一例を示す概略図である。
【図１３】オバーサンプリング方式のクロックリカバリにおけるデータとクロックの模式的波形図である。
【符号の説明】
１１、１４、１６、１９…第一の遅延線
１２、１３、１５、１７、２２…遅延バッファ列
１８、４０…遅延ロックループ
２０…第一の選択回路
２１…第二の選択回路
２３…位相比較器
２７…切換回路
２８…第二の遅延線
３１、３２、３３…制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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