(57)【特許請求の範囲】
【請求項１】
第１チャネル領域及び第２チャネル領域を隣接して備えた第１導電型の半導体基板と、
前記半導体基板の前記第１チャネル領域上に形成された第１導電性ゲートと、
前記半導体基板の前記第２チャネル領域上に形成され、前記第１導電性ゲートと横方向に対向する第２導電性ゲートと、
酸化膜間に電子トラップ層としての窒化膜がサンドウィッチされたＯＮＯ膜でなり、前記第１導電性ゲートの下部と、前記第１及び第２導電性ゲート間に形成された第１誘電膜と、
前記ＯＮＯ膜でなり、前記第２導電性ゲートの下部と、前記第１及び第２導電性ゲート間に形成された第２誘電膜と、
前記第１導電性ゲートとオーバーラップされて前記半導体基板内に形成された第２導電型の第１拡散領域と、
前記第２導電性ゲートとオーバーラップされて前記半導体基板内に形成され、前記第１拡散領域とともに前記第１及び第２チャネル領域を画定する第２導電型の第２拡散領域と、
を含むことを特徴とする不揮発性メモリ素子。
【請求項２】
前記第１導電性ゲートはコントロールゲートとして働き、前記第２導電性ゲートは選択ゲートとして働くことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記第１導電性ゲートは選択ゲートとして働き、前記第２導電性ゲートはコントロールゲートとして働くことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記第１及び第２誘電膜のうち、前記第１及び第２導電性ゲートの下部に形成された部分は、電荷トラップ用誘電膜として働き、前記第１及び第２導電性ゲート間に形成された部分は、第１及び第２導電性ゲート間の絶縁膜として働くことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記第１及び第２導電性ゲートのうち一つが選択ゲートとして働き、他の一つはコントロールゲートとして働き、第１及び第２導電性ゲートは独立して駆動され、
前記選択ゲート下部のチャネル領域に発生された電子を前記コントロールゲートに印加された電界によって、前記第１または第２誘電膜のうち前記コントロールゲート下部の誘電膜の電子トラップ層にトラップさせることによって、前記第１及び第２誘電膜に各々１ビットずつのデータが貯蔵される
ことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記第１導電性ゲートは一対のワードラインのうち一方に、前記第２導電性ゲートは一対のワードラインのうち他方にそれぞれ接続され、
前記第１拡散領域は一対のビットラインのうち一方に、前記第２拡散領域は一対のビットラインのうち他方にそれぞれ接続され、
前記第１導電性ゲートと前記第１誘電膜および前記第１拡散領域により第１メモリセルが構成され、
前記第２導電性ゲートと前記第２誘電膜および前記第２拡散領域により第２メモリセルが構成される
ことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記第１及び第２メモリセルのうち一つがデータを貯蔵するためのデータセルで働き、他の一つは前記セルを選択するための選択セルとして働いて、第１及び第２メモリセルに各々１ビットのデータを貯蔵する
ことを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記一対のビットラインのうち前記データセルの拡散領域に連結されたビットラインに第１高電圧を印加し、
前記選択セルの拡散領域に連結されたビットライン及び半導体基板を接地させ、
かつ前記一対のワードラインのうち前記選択セルの導電性ゲートに連結されたワードライン及びデータセルの導電性ゲートに連結されたワードラインに各々第２高電圧及び低電圧を印加して、
前記データセルにデータをプログラムすることを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項９】
前記データセルの拡散領域に連結されたビットラインに第１高電圧を印加し、前記選択セルの拡散領域に連結されたビットライン及び前記選択セルの導電性ゲートに連結されたワードラインに各々低電圧を印加し、かつ前記データセルの導電性ゲートに連結されたワードライン及び半導体基板を接地させて、前記データセルにプログラムされたデータを消去することを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１０】
前記データセルの拡散領域に連結されたビットライン及び半導体基板を接地させ、前記選択セルの拡散領域に連結されたビットライン及び前記データセルの導電性ゲートに連結されたワードラインに読出し電圧を印加し、かつ前記選択セルの導電性ゲートに連結されたワードラインに低電圧を印加して、前記データセルにプログラムされたデータを読み出すことを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項１１】
前記第１高電圧は８−１０Ｖであり、前記第２高電圧は９−１２Ｖであり、前記低電圧は４−５Ｖであり、前記読出し電圧は前記データセルのプログラム時の限界電圧と消去時の限界電圧との間の値であることを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１２】
前記選択セルの拡散領域は、前記データセルのデータプログラム時にソース領域として働くことを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１３】
第１導電型の半導体基板を提供する段階と、
前記半導体基板の所定部分を露出させるウィンドウを備えた絶縁膜を前記半導体基板上に形成する段階と、
前記ウィンドウを含んだ前記絶縁膜上に第１酸化膜−窒化膜−第２酸化膜のＯＮＯ膜を形成し、さらにＯＮＯ膜上にポリシリコン膜を形成する段階と、
前記ポリシリコン膜およびＯＮＯ膜をエッチバックすることにより、前記ウィンドウ内の前記絶縁膜側壁に、残存ポリシリコン膜からなるスペーサ状の第１導電性ゲートを形成し、さらにその第１導電性ゲートの下部と側壁に残存ＯＮＯ膜からなる第１誘電膜を形成する段階と、
前記絶縁膜を除去する段階と、
前記第１導電性ゲートおよび前記第１誘電膜を含んだ前記半導体基板上に第１酸化膜−窒化膜−第２酸化膜のＯＮＯ膜を形成し、さらにＯＮＯ膜上にポリシリコン膜を形成する段階と、
前記ポリシリコン膜及びＯＮＯ膜をエッチバックすることにより、前記第１導電性ゲートの側壁に、残存ポリシリコン膜からなるスペーサ状の第２導電性ゲートを形成し、この第２導電性ゲートと前記第１導電性ゲート間に、前記第１誘電膜と、残存した前記ＯＮＯ膜からなる第２誘電膜が介在された構造とし、さらに前記第２導電性ゲートの下部に残存ＯＮＯ膜からなる第２誘電膜のゲート下部分を形成する段階と、
前記半導体基板内に、前記第１導電性ゲートとオーバーラップする第２導電型の第１拡散領域、および前記第２導電性ゲートとオーバーラップする第２導電型の第２拡散領域を形成する段階と、
を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１４】
前記絶縁膜は、半導体基板上に形成されたパッド酸化膜と窒化膜とで構成されることを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＯＮＯ構造を有する不揮発性メモリ素子に係り、さらに具体的には２ビット作動の２トランジスタを備えた不揮発性メモリ素子およびその製造方法に関する。
【０００２】
【従来の技術】
不揮発性素子中のＯＮＯ構造を有するＥＥＰＲＯＭ素子は、ワードライン、すなわちゲート下部に、誘電膜である酸化膜の間に窒化膜（ＳｉＮ）をサンドウィッチしたＯＮＯ膜を形成して、前記窒化膜に電子をトラップ（ｔｒａｐ）またはディトラップ（ｄｅｔｒａｐ）してメモリセルにデータをプログラム、消去及び読み出すメモリ素子である。
ＯＮＯ構造を有するＥＥＰＲＯＭ素子において、窒化膜に電子をトラップする方法にはＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄhｅｉｍ）トンネリング方法とＣＨＥＩ（ｃhａｎｅｌ  hｏｔ  ｅｌｅｃｔｒｏｎ  ｉｎｊｅｃｔｉｏｎ）方法とがある。Ｆ−Ｎトンネリング方法は、電子をトラップするのに必要な電流量は少ないが、トラップするのに所要される時間が長い短所がある。一方、ＣＨＥＩ方法は、トラップ時間は短いが、トラップに必要な電流量が大きくて一度にトラップできるセルの数が制限される短所がある。
【０００３】
ＣＨＥＩ方法を利用して窒化膜に電子をトラップするＯＮＯ構造を有する不揮発性メモリ素子が米国特許第５、７６８、１９２号に提示されている。図１及び図２は従来のＣＨＥＩを利用してデータをプログラムするＯＮＯ構造のＥＥＰＲＯＭセルの断面構造を図示したものであって、一つの単位セルに対してのみ図示している。
【０００４】
図１及び図２を参照すると、従来のＯＮＯ構造のＥＥＰＲＯＭ１０は単位セルが一つのセルトランジスタＣＴ１１で構成されて、ゲート３０がワードラインＷＬ１１に連結されて、ソース／ドレイン用拡散領域４１、４２が１対のビットラインＢＬ１１、ＢＬ１２に各々連結された構造を有する。
【０００５】
従来のＯＮＯ構造のＥＥＰＲＯＭ素子の断面構造は、第１導電型の基板、例えばＰ型基板２０のチャネル領域４３上に、第１酸化膜２１、窒化膜２２及び第２酸化膜２３を順次積層したＯＮＯ構造の電子トラッピング用誘電膜（ｔｒａｐｐｉｎｇ  ｄｉｅｌｅｃｔｒｉｃ）２５が形成される。
前記誘電膜２５上には、ワードラインＷＬ１１に連結される導電性ゲート３０が形成されて、前記導電性ゲート３０両側の基板には、前記導電性ゲート３０とオーバーラップされてソース／ドレイン用拡散領域４１、４２が形成される。
【０００６】
前記誘電膜２５中の前記第１酸化膜２１は、チャネル領域に対する電気的アイソレーションを形成する層であって、第２酸化膜２３は、前記ワードライン３０に対する電気的アイソレーションを形成する層である。第１及び第２酸化膜２１、２３間にサンドウィッチされた窒化膜２２は、注入された電子をトラップしてデータを保有（ｒｅｔｅｎｔｉｏｎ）する電子トラップ層である。
【０００７】
【発明が解決しようとする課題】
前記したような従来のＥＥＰＲＯＭ素子は、ゲート３０及びソース／ドレイン拡散領域４１、４２に連結されたビットラインＢＬ１１、ＢＬ１２にプログラムするための所定の電圧を印加して、チャネル層の電子がＣＨＥＩ方式で電子トラップ層である窒化膜２２にトラップされてメモリセルにデータがプログラムされる。
それゆえ、従来のＥＥＰＲＯＭ素子には、ＣＨＥＩ方式を用いてメモリセルにデータをプログラムするために、データプログラムに必要な電流の量が多くて一度にプログラムすることができるメモリセルの数が制限される問題点があった。
また、データ消去時に、電子トラップ層にトラップされた電子の過度なディトラップ（ｄｅｔｒａｐ）によるディスターバンス（ｄｉｓｔｕｒｂａｎｃｅ）が発生して信頼性が低下する問題点があった。
【０００８】
本発明は前記したような従来技術の問題点を解決するためのものであり、本発明の目的は、電子のトラップ効率を向上させてトラップ電流を減少させることができるＯＮＯ構造を有する不揮発性メモリ素子およびその製造方法を提供することである。
【０００９】
本発明の他の目的は、スプリットされたワードライン構造を提供してＣＨＥＩ方式による電子トラップ効果を向上させることができるＯＮＯ構造を有する不揮発性メモリ素子およびその製造方法を提供することである。
【００１０】
本発明の他の目的は、ＯＮＯ誘電膜を備えたスプリットされたワードラインを提供して１対のビットライン間に２個のメモリセルを形成して集積度を向上させることができる不揮発性メモリ素子およびその製造方法を提供することである。
【００１１】
本発明のさらに他の目的は、データ消去時ディスターバンスを防止して信頼性を向上させることができる不揮発性メモリ素子およびその製造方法を提供することである。
【００１２】
本発明のさらに他の目的は、１対のビットライン間に２個のセルトランジスタを形成して各々のセルトランジスタを選択トランジスタとして用いることによってディスターバンス耐性（ｄｉｓｔｕｒｂａｎｃｅ  ｉｍｍｕｎｉｔｙ）を向上させることができるＯＮＯ構造を有する不揮発性メモリ素子およびその製造方法を提供することである。
【００１３】
本発明のさらに他の目的は、スプリットワードラインの形成にセルフアライン方法を適用してデザイン上のセルサイズを縮少させることができるＯＮＯ構造を有する不揮発性メモリ素子およびその製造方法を提供することである。
【００１４】
【課題を解決するための手段】
このような目的を達成するための本発明の不揮発性メモリ素子は、第１チャネル領域及び第２チャネル領域を隣接して備えた第１導電型の半導体基板と、前記半導体基板の前記第１チャネル領域上に形成された第１導電性ゲートと、前記半導体基板の前記第２チャネル領域上に形成され、前記第１導電性ゲートと横方向に対向する第２導電性ゲートと、酸化膜間に電子トラップ層としての窒化膜がサンドウィッチされたＯＮＯ膜でなり、前記第１導電性ゲートの下部と、前記第１及び第２導電性ゲート間に形成された第１誘電膜と、前記ＯＮＯ膜でなり、前記第２導電性ゲートの下部と、前記第１及び第２導電性ゲート間に形成された第２誘電膜と、前記第１導電性ゲートとオーバーラップされて前記半導体基板内に形成された第２導電型の第１拡散領域と、前記第２導電性ゲートとオーバーラップされて前記半導体基板内に形成され、前記第１拡散領域とともに前記第１及び第２チャネル領域を画定する第２導電型の第２拡散領域と、を含むことを特徴とする。
【００１５】
より具体的な形態として、前記第１導電性ゲートはコントロールゲートとして働き、前記第２導電性ゲートは選択ゲートとして働く。あるいは、前記第１導電性ゲートは選択ゲートとして働き、前記第２導電性ゲートはコントロールゲートとして働く。
また、前記第１及び第２誘電膜のうち、前記第１及び第２導電性ゲートの下部に形成された部分は、電荷トラップ用誘電膜として働き、前記第１及び第２導電性ゲート間に形成された部分は、第１及び第２導電性ゲート間の絶縁膜として働く。
【００１６】
また、前記第１及び第２導電性ゲートのうち一つが選択ゲートとして働き、他の一つはコントロールゲートとして働き、第１及び第２導電性ゲートは独立して駆動され、前記選択ゲート下部のチャネル領域に発生された電子を前記コントロールゲートに印加された電界によって、前記第１または第２誘電膜のうち前記コントロールゲート下部の誘電膜の電子トラップ層にトラップさせることによって、前記第１及び第２誘電膜に各々１ビットずつのデータが貯蔵される。
【００１７】
また、前記第１導電性ゲートは一対のワードラインのうち一方に、前記第２導電性ゲートは一対のワードラインのうち他方にそれぞれ接続され、前記第１拡散領域は一対のビットラインのうち一方に、前記第２拡散領域は一対のビットラインのうち他方にそれぞれ接続され、前記第１導電性ゲートと前記第１誘電膜および前記第１拡散領域により第１メモリセルが構成され、前記第２導電性ゲートと前記第２誘電膜および前記第２拡散領域により第２メモリセルが構成される。
【００１８】
また、前記第１及び第２メモリセルのうち一つがデータを貯蔵するためのデータセルで働き、他の一つは前記セルを選択するための選択セルとして働いて、第１及び第２メモリセルに各々１ビットのデータを貯蔵する。
【００１９】
また、前記一対のビットラインのうち前記データセルの拡散領域に連結されたビットラインに第１高電圧を印加し、前記選択セルの拡散領域に連結されたビットライン及び半導体基板を接地させ、かつ前記一対のワードラインのうち前記選択セルの導電性ゲートに連結されたワードライン及びデータセルの導電性ゲートに連結されたワードラインに各々第２高電圧及び低電圧を印加して、前記データセルにデータをプログラムする。
【００２０】
また、前記データセルの拡散領域に連結されたビットラインに第１高電圧を印加し、前記選択セルの拡散領域に連結されたビットライン及び前記選択セルの導電性ゲートに連結されたワードラインに各々低電圧を印加し、かつ前記データセルの導電性ゲートに連結されたワードライン及び半導体基板を接地させて、前記データセルにプログラムされたデータを消去する。
【００２１】
また、前記データセルの拡散領域に連結されたビットライン及び半導体基板を接地させ、前記選択セルの拡散領域に連結されたビットライン及び前記データセルの導電性ゲートに連結されたワードラインに読出し電圧を印加し、かつ前記選択セルの導電性ゲートに連結されたワードラインに低電圧を印加して、前記データセルにプログラムされたデータを読み出す。
【００２２】
また、前記第１高電圧は８−１０Ｖであり、前記第２高電圧は９−１２Ｖであり、前記低電圧は４−５Ｖであり、前記読出し電圧は前記データセルのプログラム時の限界電圧と消去時の限界電圧との間の値である。
また、前記選択セルの拡散領域は、前記データセルのデータプログラム時にソース領域として働く。
【００２３】
また、本発明の不揮発性メモリ素子の製造方法は、第１導電型の半導体基板を提供する段階と、前記半導体基板の所定部分を露出させるウィンドウを備えた絶縁膜を前記半導体基板上に形成する段階と、前記ウィンドウを含んだ前記絶縁膜上に第１酸化膜−窒化膜−第２酸化膜のＯＮＯ膜を形成し、さらにＯＮＯ膜上にポリシリコン膜を形成する段階と、前記ポリシリコン膜およびＯＮＯ膜をエッチバックすることにより、前記ウィンドウ内の前記絶縁膜側壁に、残存ポリシリコン膜からなるスペーサ状の第１導電性ゲートを形成し、さらにその第１導電性ゲートの下部と側壁に残存ＯＮＯ膜からなる第１誘電膜を形成する段階と、前記絶縁膜を除去する段階と、前記第１導電性ゲートおよび前記第１誘電膜を含んだ前記半導体基板上に第１酸化膜−窒化膜−第２酸化膜のＯＮＯ膜を形成し、さらにＯＮＯ膜上にポリシリコン膜を形成する段階と、前記ポリシリコン膜及びＯＮＯ膜をエッチバックすることにより、前記第１導電性ゲートの側壁に、残存ポリシリコン膜からなるスペーサ状の第２導電性ゲートを形成し、この第２導電性ゲートと前記第１導電性ゲート間に、前記第１誘電膜と、残存した前記ＯＮＯ膜からなる第２誘電膜が介在された構造とし、さらに前記第２導電性ゲートの下部に残存ＯＮＯ膜からなる第２誘電膜のゲート下部分を形成する段階と、前記半導体基板内に、前記第１導電性ゲートとオーバーラップする第２導電型の第１拡散領域、および前記第２導電性ゲートとオーバーラップする第２導電型の第２拡散領域を形成する段階と、を含むことを特徴とする。
この製造方法において、前記絶縁膜は、具体的には、半導体基板上に形成されたパッド酸化膜と窒化膜とで構成される。
【００２４】
【発明の実施の形態】
以下、本発明をさらに具体的に説明するために本発明による一実施例を添付図面を参照しながら詳細に説明する。
図３は、本発明の実施例によるスプリットワードラインを有するＳＯＮＯＳ構造のＥＥＰＲＯＭ素子の断面構造を図示したものである。図４は、図３のスプリットワードラインを有するＥＥＰＲＯＭ素子の等価回路を図示したものである。また、図３及び図４は、ＥＥＰＲＯＭ素子において、一つの単位セルの断面構造及び等価回路を図示したものである。
【００２５】
図３及び図４を参照すると、本発明の実施例によるＥＥＰＲＯＭ素子は、半導体基板６０上に１対のビットラインＢＬ２１、ＢＬ２２中の第１ビットラインＢＬ２１が連結される第１拡散領域８１と第２ビットラインＢＬ２２が連結される第２拡散領域８２とが形成される。この際、前記半導体基板６０は所定の導電型、例えばＰ型基板であって、前記第１及び第２拡散領域８１、８２は前記半導体基板６０と反対の導電型、例えばＮ型拡散領域である。
【００２６】
前記第１及び第２拡散領域８１、８２間の第１及び第２チャネル領域８３、８４上には、第１及び第２導電性ゲート７１、７２が各々隣接した第１及び第２拡散領域８１、８２とオーバーラップされて形成される。前記第１及び第２導電性ゲート７１、７２は各々その下部に形成されたＯＮＯ膜７０、６５を備えて、相互向かい合うようにスペーサ状で形成される。
前記ＯＮＯ膜７０、６５中の前記第１酸化膜６６、６１は、チャネル領域８３、８４に対する電気的アイソレーションのための層であって、第２酸化膜６８、６３は前記ゲート７１、７２を電気的にアイソレーションさせるための層である。第１及び第２酸化膜６６、６８と６１、６３間にサンドウィッチされた窒化膜６７、６２はチャネル層８３、８４から注入された電子をトラップしてデータを保有（ｒｅｔｅｎｔｉｏｎ）する電子トラップ層である。
【００２７】
前記ＯＮＯ膜７０、６５は、第１及び第２メモリセル９１、９２の誘電膜及び絶縁膜として働くが、ＯＮＯ膜７０、６５中のゲート７１、７２下部の前記基板のチャネル８３、８４上に形成される部分は、各々第１及び第２メモリセル９１、９２の誘電膜として働いて、隣接する導電性ゲート７１、７２間に形成された部分は、スプリットされた導電性ゲート７１、７２間の絶縁のための絶縁膜として働く。
前記ＯＮＯ膜７０、６５中の酸化膜６６、６１は基板との絶縁のためのものであって、窒化膜６７、６２は電子をトラップしてデータを保有するためのものであり、酸化膜６８、６３は導電性ゲート７１、７２との絶縁のためのものである。
【００２８】
本発明のＥＥＰＲＯＭ素子は、ＣＨＥＩ方式によってメモリセルにデータをプログラムするので、前記ＯＮＯ膜７０、６５は電子のＦ−Ｎトンネリングが発生しない程度の厚さ、例えば２００Å程度の厚さを有するものが望ましい。そして、各第１酸化膜６１、６６、窒化膜６２、６７及び酸化膜６３、６８は各々８０Å、４０Å、８０Å程度の厚さを有するものが望ましく、第１及び第２酸化膜は同一な厚さで形成することが望ましい。
それゆえ、本発明のＥＥＰＲＯＭ素子は、１対のビットライン間に連結された単位セル５０が２個のメモリセル９１、９２で構成される。そして、前記各メモリセル９１、９２は前記第１及び第２導電性ゲート７１、７２がスプリットされた１対のワードラインＷＬ２１、ＷＬ２２に各々連結されて、その下部に各々誘電膜を備えて、各メモリセル毎に１ビットのデータを貯蔵することによって単位セル５０は２ビット作動をするようになる。
【００２９】
前記したような構造を有する本発明のＥＥＰＲＯＭ素子において、第１メモリセル９１は、前記半導体基板６０の第１チャネル領域８３上に形成された、電子トラップ層６７を有する第１ＯＮＯ膜７０を備えたスペーサ状の第１導電性ゲート７１と、前記第１導電性ゲート７１とオーバーラップされて前記基板６０上に形成されたソース用第１拡散領域９１とを有する。
一方、第２メモリセル９２は、前記半導体基板６０の第２チャネル領域８４上に前記第１導電性ゲート７１と向かい合うように形成された、電子トラップ層６２を有する第２ＯＮＯ膜６５を備えた第２導電性ゲート７２と、前記第２導電性ゲート７２とオーバーラップされて前記基板６０に形成されたソース用第２拡散領域８２とを有する。
【００３０】
本発明のＥＥＰＲＯＭ素子の単位セル５０は、各々のチャネル領域８３、８４上に第１及び第２導電性ゲートが各々分離形成されて２個のメモリセルを形成するので、各チャネル領域８３、８４は第１及び第２導電性ゲート７１、７２間の第１及び第２ＯＮＯ膜６５、７０の厚さ程度離れて形成される。
図４を参照すると、本発明のＥＥＰＲＯＭ素子の単位セル５０は、１対のビットラインＢＬ２１、ＢＬ２２間に第１及び第２メモリセル９１、９２を各々構成する第１及び第２トランジスタＣＴ２１、ＣＴ２２が連結構成される。
前記第１及び第２トランジスタＣＴ２１、ＣＴ２２は、各々２端子トランジスタで構成されるが、一端子であるゲート端子７１、７２は各々の第１及び第２ワードラインＷＬ２１、ＷＬ２２に連結されて、他端子であるソース端子８１、８２は各々第１ビットラインＢＬ２１及び第２ビットラインＢＬ２２に連結される。
【００３１】
図４に示したようなＥＥＰＲＯＭの単位セル５０では、第１トランジスタＣＴ２１がデータを貯蔵するためのセルトランジスタとして働く場合には第２トランジスタＣＴ２２は選択トランジスタとして働く。これと反対に、第２トランジスタＣＴ２２がデータを貯蔵するためのセルトランジスタとして働く場合には第１トランジスタＣＴ２１は選択トランジスタとして働く。したがって、単位セル５０は２個のトランジスタＣＴ２１、ＣＴ２２が相互独立的に各々１ビットのデータを貯蔵するので、２ビットのデータを貯蔵するようになるものである。
【００３２】
図５及び図６ないし図１５及び図１６は、前記したような構造を有する本発明のＥＥＰＲＯＭ素子のプログラム、消去及び読出し作動を説明するためのものである。
本発明のＥＥＰＲＯＭ素子は、１対のビットラインＢＬ２１、ＢＬ２２間に２個のメモリセルが連結されて一つの単位セル５０を構成するので、各単位セルは各メモリセル毎に１ビットずつ、２ビットのデータを貯蔵するようになる。
【００３３】
まず、第１メモリセル９１がデータセルとして働いて第２メモリセル９２が選択セルとして働く時、すなわち第１トランジスタＣＴ２１がデータを貯蔵するためのセルトランジスタとして働いて第２トランジスタＣＴ２２が選択トランジスタとして働く時の、第１メモリセル９１におけるデータのプログラム及び消去動作を説明する。
【００３４】
図５及び図６は、第１メモリセル９１を構成する第１トランジスタＣＴ２１にデータをプログラムする作動を説明するための図面である。
第１メモリセル９１にデータをプログラムする場合には、第１トランジスタＣＴ２１はセルトランジスタとして、第２トランジスタＣＴ２２は選択トランジスタとして作動するので、第１導電性ゲート７１はコントロールゲートとして、第２導電性ゲート７２は選択ゲートとして働く。
【００３５】
第１メモリセル９１にデータをプログラムするために、コントロールゲートである第１導電性ゲート７１には高電圧（hｉｇh  ｖｏｌｔａｇｅ）を印加して、選択ゲートである第２導電性ゲート７２には４ないし５Ｖの低電圧（ｌｏｗ  ｖｏｌｔａｇｅ）を印加する。そして、第１拡散領域８１に連結された第１ビットラインＢＬ２１には高電圧を印加して、第２拡散領域８２に連結された第２ビットラインＢＬ２２及び基板６０には接地電圧ＧＮＤを印加する。
この際、前記第１導電性ゲート７１及び第１ビットラインＢＬ２１には同一レベルの高電圧を印加することができるが、望ましくはプログラム効率を向上させるために、第１導電性ゲート７１には９ないし１２Ｖの高電圧を印加して、第１ビットラインＢＬ２１には８ないし１０Ｖの高電圧を印加する。
【００３６】
前記したようなバイアス条件によって、各チャネル領域８３、８４には反転層８５、８６が各々形成される。第２拡散領域８２から電子が第１拡散領域８１側に移動するが、この際、チャネル領域８４に注入された電子はホット電子（ｈｏｔ  ｅｌｅｃｔｒｏｎ）になってコントロールゲート７１に印加された高電圧によってＯＮＯ膜７０の窒化膜６７にトラップされる。この際、第２拡散領域８２はソース端子として働く。
したがって、ＣＨＥＩ（ｃhａｎｎｅｌ  hｏｔ  ｅｌｅｃｔｒｏｎ  ｉｎｊｅｃｔｉｏｎ）方式で電子が電子トラップ層である窒化膜６７に蓄積されてデータがプログラムされる。この際、第１メモリセル９１にデータプログラム時の第１メモリセル９１のプログラム限界電圧Ｖｔhは３．５Ｖに高まる。
【００３７】
図面上には示さなかったが、本発明のＥＥＰＲＯＭ素子は、図４のような構造を有する単位セルがマトリックス状に形成されて、同一列に連結された単位セルはスプリットされた１対の同一ワードラインに連結される。このようなＥＥＰＲＯＭ素子で、前記選択された単位セル５０が連結された１対のワードラインＷＬ２１、ＷＬ２２を除外したすべてのワードライン対は接地されている。
【００３８】
図７及び図８は、第１メモリセル９１を構成する第１トランジスタＣＴ２１にプログラムされたデータを消去する作動を説明するための図面である。
第１メモリセル９１に貯蔵されたデータを消去するために、前記第１導電性ゲート７１は接地ＧＮＤさせて、前記第２導電性ゲート７２には４ないし５Ｖの低電圧を印加する。そして、第１拡散領域８１には８ないし１０Ｖの高電圧を印加して、第２拡散領域８２には４ないし５Ｖの低電圧を印加して、基板６０は接地ＧＮＤさせる。
【００３９】
前記したようなバイアス条件によって、第１拡散領域８１と基板６０との間に空乏層８６が形成されて電子とホールの対が発生されて、空乏層８６に発生した電子ｅ−は第１拡散領域８１に印加された高電圧によって第１拡散領域８１を通して放出されて、ホールh＋はチャネル領域８３に注入されてホットホール（hｏｔ  hｏｌｅ）になる。
チャネル領域のホットホールは、ワードラインＷＬ２１の接地バイアスによって窒化膜６７にトラップされて窒化膜６７に蓄積されていた電子と再結合するようになる。したがって、第１メモリセル９１に貯蔵されたデータはバンド−バンド間トンネリング（ｂａｎｄ  ｔｏ  ｂａｎｄ  ｔｕｎｎｅｌｉｎｇ）方式のホットホール注入（hｏｔ  hｏｌｅ  ｉｎｊｅｃｔｉｏｎ）を利用して消去する。この際、第１メモリセル９１の消去限界電圧Ｖｔhは１．５Ｖに低くなる。
前記選択された単位セル５０と同一な列に配列された単位セルを除外したすべての単位セルの第１及び第２拡散領域と第１及び第２導電性ゲートにはすべて４ないし５Ｖの低電圧を印加する。
【００４０】
図９及び図１０は、第１メモリセル９１を構成する第１トランジスタＣＴ２１にプログラムされたデータを読み出す作動を説明するための図面である。
第１メモリセル９１にプログラムされたデータを読み出す場合には、第１拡散領域８１は接地ＧＮＤさせて、第１導電性ゲート７１には２ないし３Ｖの電圧を印加する。そして、第２拡散領域８２は読出し電圧として２ないし３Ｖの電圧を印加して第２導電性ゲート７２に４ないし５Ｖの低電圧を印加する。
この際、読出し電圧は、第１メモリセル９１の最大限界電圧である３．５Ｖのプログラム限界電圧と最小限界電圧である１．５Ｖのプログラム消去電圧との間のレベルであって、望ましくは２ないし３Ｖの値を有する。
【００４１】
前記したようなバイアス条件によって、チャネル領域８３を通して流れる電流によって第１メモリセルにデータがプログラムされたかを判読するようになる。
すなわち、第１メモリセル９１にデータがプログラムされている場合、例えばロジック“１”のデータが貯蔵されている場合には、プログラム限界電圧が３．５Ｖであるので、前記コントロールゲート９１に印加される前記読出し電圧によって第１メモリセル９１はターンオフされてチャネル領域８３を通して電流が流れなくなる。それゆえ、データがプログラムされたことを感知するようになる。
【００４２】
一方、第１メモリセル９１にデータがプログラムされていない場合、例えばロジック“０”のデータが貯蔵されている場合には、前記第１メモリセル９１の限界電圧はプログラム時の限界電圧である３．５Ｖより低い値になって、第１メモリセル９１はターンオンされる。
データ読出し時に選択セルである第２メモリセル９２は、常にターンオンされているので、チャネル領域８３、８４を通して電流が流れるようになってデータがプログラムされていないことを感知するようになる。
前記したようにデータプログラム時にロジック“１”のデータを貯蔵する場合もあるが、他の例としてメモリセルの種類によっては、データプログラム時にロジック“０”のデータを貯蔵する場合もある。
【００４３】
図１１及び図１２ないし図１５及び図１６は、本発明の実施例によるＥＥＰＲＯＭ素子において、単位セルを構成する２個のトランジスタ中の第１トランジスタは選択トランジスタとして働いて、第２トランジスタはセルトランジスタとして働く場合のプログラム、消去及び読み出す作動を説明するための図面である。
前記第２トランジスタがセルトランジスタとして働いて第２メモリセルにデータをプログラム、消去及び読み出す作動は、前記第１メモリセルにデータをプログラム、消去及び読出し作動時の第１及び第２メモリセルのバイアス条件を反対に設定して遂行するものであって、その原理は図５及び図６ないし図９及び図１０と同一である。
【００４４】
【表１】
0004412881.tif 000002
【００４５】
（表１）には、第１メモリセルがセルトランジスタとして第２メモリセルが選択トランジスタとして働く時のプログラム、消去及び読出し作動時のバイアス条件、及び第１メモリセルが選択トランジスタとして第２メモリセルがセルトランジスタとして働く時のプログラム、消去及び読出し作動時のバイアス条件を示したものである。
【００４６】
本発明の実施例によるＥＥＰＲＯＭ素子では、１対のビットラインに連結される第１及び第２拡散領域間の第１及び第２チャネル領域にスプリットされた１対のワードラインに各々連結された第１及び第２導電性ゲートが各々形成されて、各導電性ゲート下部にＯＮＯ膜の誘電膜が各々形成されているので、一つの単位セルが２個のセルトランジスタで構成されて独立的に２ビットのデータを貯蔵するようになる。それゆえ、集積度を向上させることができ、ＣＨＥＩ方式による電子トラップ効率を向上させることができる。
【００４７】
図１７ないし図２３は、本発明の実施例によるＥＥＰＲＯＭ素子の製造方法を説明するための工程断面図を示したものである。
【００４８】
図１７を参照すると、所定導電型、例えばＰ型半導体基板１００上にパッド酸化膜１０１及び窒化膜１０２を順次形成する。前記窒化膜１０２及びパッド酸化膜１０１を通常のフォトエッチング方法でパターニングして基板の所定部分が露出されるようにウィンドウ１０２ａを形成する。
図１８を参照すると、前記ウィンドウ１０２ａを含んだ窒化膜１０２上に酸化膜１０３、窒化膜１０４及び酸化膜１０５を順次蒸着した次に前記酸化膜１０５上にポリシリコン膜１０６を蒸着する。
図１９を参照すると、前記ポリシリコン膜１０６及び酸化膜１０５、窒化膜１０４及び酸化膜１０３をエッチバックして前記ウィンドウ１０２ａ内の窒化膜１０２の側壁にスペーサ状の第１導電性ゲート１１１及び酸化膜１０３、窒化膜１０４及び酸化膜１０５からなったＯＮＯ膜１１０を形成する。
図２０を参照すると、前記窒化膜１０２及びパッド酸化膜１０１を除去する。
【００４９】
図２１を参照すると、基板全面に酸化膜１３１、窒化膜１３２及び酸化膜１３３を順次蒸着した次に前記酸化膜１３３上にポリシリコン膜１３４を蒸着する。
図２２を参照すると、前記ポリシリコン膜１３４及び酸化膜１３３、窒化膜１３２及び酸化膜１３１をエッチバックして前記第１導電性ゲート１１１の側壁に前記第１導電性ゲート１１１と向かい合うようにスペーサ状の第２導電性ゲート１４１及びＯＮＯ膜１３０を形成する。
図２３を参照すると、基板と反対導電型の不純物、例えばＮ型不純物を露出された基板にイオン注入して第１導電性ゲート１１１及び第２導電性ゲート１４１と各々オーバーラップされる第１及び第２拡散領域１５１、１５２を形成してこれら間の基板にチャネル領域１５３、１５４を各々形成する。
上記のようにして本発明の２ビットの２トランジスタを有するＥＥＰＲＯＭ素子が製造される。
【００５０】
前記したような本発明のＥＥＰＲＯＭ素子の製造方法によると、第１及び第２導電性ゲート１１１及び１４１がセルフアライン状で形成されるので、解像度によるデザインルールに制限されないので、セルサイズを縮少させることができる利点がある。
【００５１】
【発明の効果】
前記したような本発明のＥＥＰＲＯＭ素子によると、１対のビットライン間に２個のメモリセルを形成して２ビットデータを貯蔵することによって集積度を向上させることができ、ＣＨＥＩ方式によるプログラム時の電子トラップ効率を向上させてトラップ電流を減少させることができる利点がある。また、一つのセルが２個のメモリセルで形成されてデータ消去時のディスターバンス耐性を向上させて信頼性を向上させることができる利点がある。更に、第１及び第２導電性ゲートをセルフアライン方式を適用してスペーサ状を形成するので、デザインルールに制限されないでセルサイズを縮少させることができる。
【００５２】
以上のように、本発明の望ましい実施例を参照して説明したが、該技術分野の熟練された当業者は本発明の特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【図１】  従来の１−ビット１−トランジスタを有するＥＥＰＲＯＭ素子の断面構造及び等価回路図。
【図２】  従来の１−ビット１−トランジスタを有するＥＥＰＲＯＭ素子の断面構造及び等価回路図。
【図３】  本発明の実施例による２−ビット作動の２トランジスタを有するＥＥＰＲＯＭ素子の断面構造及び等価回路図。
【図４】  本発明の実施例による２−ビット作動の２トランジスタを有するＥＥＰＲＯＭ素子の断面構造及び等価回路図。
【図５】  本発明のＥＥＰＲＯＭ素子において、第１メモリセルにデータをプログラムする作動を説明するための図。
【図６】  本発明のＥＥＰＲＯＭ素子において、第１メモリセルにデータをプログラムする作動を説明するための図。
【図７】  本発明のＥＥＰＲＯＭ素子において、第１メモリセルにプログラムされたデータの消去動作を説明するための図。
【図８】  本発明のＥＥＰＲＯＭ素子において、第１メモリセルにプログラムされたデータの消去動作を説明するための図。
【図９】  本発明のＥＥＰＲＯＭ素子において、第１メモリセルにプログラムされたデータの読出し作動を説明するための図。
【図１０】  本発明のＥＥＰＲＯＭ素子において、第１メモリセルにプログラムされたデータの読出し作動を説明するための図。
【図１１】  本発明のＥＥＰＲＯＭ素子において、第２メモリセルにデータをプログラムする作動を説明するための図。
【図１２】  本発明のＥＥＰＲＯＭ素子において、第２メモリセルにデータをプログラムする作動を説明するための図。
【図１３】  本発明のＥＥＰＲＯＭ素子において、第２メモリセルにプログラムされたデータの消去動作を説明するための図。
【図１４】  本発明のＥＥＰＲＯＭ素子において、第２メモリセルにプログラムされたデータの消去動作を説明するための図。
【図１５】  本発明のＥＥＰＲＯＭ素子において、第２メモリセルにプログラムされたデータの消去動作を説明するための図。
【図１６】  本発明のＥＥＰＲＯＭ素子において、第２メモリセルにプログラムされたデータの消去動作を説明するための図。
【図１７】  本発明の実施例によるＥＥＰＲＯＭ素子の製造方法を説明するための工程断面図。
【図１８】  本発明の実施例によるＥＥＰＲＯＭ素子の製造方法を説明するための工程断面図。
【図１９】  本発明の実施例によるＥＥＰＲＯＭ素子の製造方法を説明するための工程断面図。
【図２０】  本発明の実施例によるＥＥＰＲＯＭ素子の製造方法を説明するための工程断面図。
【図２１】  本発明の実施例によるＥＥＰＲＯＭ素子の製造方法を説明するための工程断面図。
【図２２】  本発明の実施例によるＥＥＰＲＯＭ素子の製造方法を説明するための工程断面図。
【図２３】  本発明の実施例によるＥＥＰＲＯＭ素子の製造方法を説明するための工程断面図。
【符号の説明】
５０：単位セル
６０：半導体基板
６１：酸化膜
６２：窒化膜
６３：酸化膜
６５：ＯＮＯ膜
６６：酸化膜
６７：窒化膜
６８：酸化膜
７０：ＯＮＯ膜
７１：導電性ゲート
７２：導電性ゲート
８１：拡散領域
８２：拡散領域
８３：チャネル領域
８４：チャネル領域
１００：半導体基板
１０１：酸化膜
１０２：窒化膜
１０３：酸化膜
１０４：窒化膜
１０５：酸化膜
１０６：ポリシリコン膜
１１０：ＯＮＯ膜
１１１：導電性ゲート
１３１：酸化膜
１３０：ＯＮＯ膜
１３２：窒化膜
１３３：ポリシリコン膜
１４１：導電性ゲート
１５１：拡散領域
１５２：拡散領域
１５３：チャネル領域
１５４：チャネル領域
【図１】
0004412881.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
0004412881.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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