(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成されたフローティングゲート電極と、前記フローティングゲート電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成されたコントロールゲート電極とを有する半導体装置であって、
前記フローティングゲート電極は、前記第１の絶縁膜上に形成された半導体膜と、前記半導体膜上に形成された金属膜又はシリサイド膜とを有し、
前記第２の絶縁膜は、前記金属膜上又は前記シリサイド膜上に直接形成されており、
前記コントロールゲート電極と前記半導体基板との間に電圧を印加しない状態で、前記フローティングゲート電極の前記第１の絶縁膜の近傍に空乏層が形成されている
ことを特徴とする半導体装置。
【請求項２】
半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、フローティングゲート電極を形成する工程と、
前記フローティングゲート電極上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、コントロールゲート電極を形成する工程とを有し、
前記フローティングゲート電極を形成する工程では、前記コントロールゲート電極と前記半導体基板との間に電圧を印加しない状態で、前記フローティングゲート電極の前記第１の絶縁膜の近傍に空乏層が形成されるように前記フローティングゲート電極を形成し、
前記フローティングゲート電極を形成する工程は、前記第１の絶縁膜上に半導体膜を形成する工程と、前記半導体膜上に金属膜又はシリサイド膜を形成する工程とを有し、
前記第２の絶縁膜を形成する工程では、前記金属膜上又は前記シリサイド膜上に前記第２の絶縁膜を直接形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、フローティングゲート電極を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
代表的な半導体記憶装置として、ＤＲＡＭ（Dynamic Random Access Memory）が知られている。ＤＲＡＭは、１つのＭＩＳＦＥＴと１つのキャパシタとから成る１メモリセルに、１ビットの情報を記憶する半導体記憶装置である。ＤＲＡＭにおいては、メモリセルの微細化及び大容量化が進んでいるが、更なる大容量化を図ることが可能な半導体記憶装置が待望されている。
【０００３】
更なる大容量化を図ることが可能な半導体記憶装置として、フラッシュメモリが注目されている。フラッシュメモリは、１つのＭＩＳＦＥＴのみにより１つのメモリセルを構成するため、大容量化に適している。
【０００４】
フラッシュメモリでは、フローティングゲート形ＦＥＴのフローティングゲート電極にキャリアを注入することにより、情報を記憶する。フローティングゲート電極に注入されたキャリアを保持するため、フローティングゲート電極とチャネル領域との間の絶縁膜の厚さは８ｎｍ程度以上必要とされる。
【０００５】
フローティングゲート電極にキャリアを注入する際には、チャネルとフローティングゲート電極との間に高電圧を印加する。チャネル領域とフローティングゲート電極との間に高電圧を印加すると、ＦＮ（Fowler-Nordheim）トンネル現象により、キャリアがフローティングゲート電極に注入される。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＦＮトンネル現象を用いてキャリアをフローティングゲート電極に注入するためには、１０〜２０Ｖ程度の電圧が必要とされる。このため、従来のフラッシュメモリでは高電圧の印加が必要であり、消費電力が大きくなってしまっていた。
【０００７】
低電圧での書き込みを可能とするためには、チャネル領域とフローティングゲート電極との間のトンネル絶縁膜の厚さを薄くすることが有効であると考えられる。しかし、トンネル絶縁膜の厚さを単に薄くしたのでは、フローティングゲート電極に注入された電子がチャネル領域に容易に移動してしまい、フローティングゲート電極に情報を長時間保持することが困難となる。
【０００８】
本発明の目的は、トンネル絶縁膜の厚さを薄くした場合であっても、情報を長時間保持することができる半導体装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的は、半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成されたフローティングゲート電極と、前記フローティングゲート電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成されたコントロールゲート電極とを有する半導体装置であって、前記フローティングゲート電極は、前記第１の絶縁膜上に形成された半導体膜と、前記半導体膜上に形成された金属膜又はシリサイド膜とを有し、前記第２の絶縁膜は、前記金属膜上又は前記シリサイド膜上に直接形成されており、前記コントロールゲート電極と前記半導体基板との間に電圧を印加しない状態で、前記フローティングゲート電極の前記第１の絶縁膜の近傍に空乏層が形成されていることを特徴とする半導体装置により達成される。これにより、薄いトンネル絶縁膜を用いた場合であっても、キャリアの再結合を抑制することができ、フローティングゲート電極内に情報を長時間保持し得る半導体装置を提供することができる。
【００１０】
また、上記目的は、半導体基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、フローティングゲート電極を形成する工程と、前記フローティングゲート電極上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、コントロールゲート電極を形成する工程とを有し、前記フローティングゲート電極を形成する工程では、前記コントロールゲート電極と前記半導体基板との間に電圧を印加しない状態で、前記フローティングゲート電極の前記第１の絶縁膜の近傍に空乏層が形成されるように前記フローティングゲート電極を形成し、前記フローティングゲート電極を形成する工程は、前記第１の絶縁膜上に半導体膜を形成する工程と、前記半導体膜上に金属膜又はシリサイド膜を形成する工程とを有し、前記第２の絶縁膜を形成する工程では、前記金属膜上又は前記シリサイド膜上に前記第２の絶縁膜を直接形成することを特徴とする半導体装置の製造方法により達成される。これにより、薄いトンネル絶縁膜を用いた場合であっても、キャリアの再結合を抑制することができ、フローティングゲート電極内に情報を長時間保持し得る半導体装置を提供することができる。
【００１１】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図５を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置のエネルギーバンド構造を示す図である。図３乃至図５は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１２】
図１に示すように、ｐ-形のシリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。
【００１３】
シリコン基板１０の表面近傍領域には、ｐ形不純物が導入されている。これにより、シリコン基板１０の表面近傍領域における不純物濃度は、シリコン基板１０の深部における不純物濃度より高くなっている。シリコン基板１０の表面近傍領域においてｐ形不純物の濃度を高くしているのは、コントロールゲート電極２２に情報を長時間保持できるようにするためである。なお、詳細なメカニズムについては、本出願人による特願平１０−３２２０３４号明細書を参照されたい。
【００１４】
シリコン基板１０上には、シリコン酸化膜より成る膜厚約３ｎｍのトンネル絶縁膜１４が形成されている。トンネル絶縁膜１４の膜厚を３ｎｍ程度と薄くしているのは、低い電圧での情報の書き込みや消去を可能とするためである。
【００１５】
トンネル絶縁膜１４上には、ｎ形不純物が低濃度に導入された膜厚約２０ｎｍのポリシリコン膜１６が形成されている。ポリシリコン膜１６の不純物濃度は、例えば約１×１０18ｃｍ-3となっている。
【００１６】
ポリシリコン膜１６上には、シリコン酸化膜より成る膜厚約１ｎｍの拡散防止膜１８が形成されている。
【００１７】
拡散防止膜１８上には、ｎ形不純物が高濃度に導入された膜厚約１３０ｎｍのポリシリコン膜２０が形成されている。ポリシリコン膜２０の不純物濃度は、例えば約１×１０20ｃｍ-3になっている。
【００１８】
拡散防止膜１８は、ポリシリコン膜２０中に導入されたｎ形不純物を拡散及び活性化する際に、ポリシリコン膜１６中にｎ形不純物が拡散するのを抑制するためのものである。なお、拡散防止膜１８の膜厚は１ｎｍ程度と極めて薄いため、ポリシリコン膜１６とポリシリコン膜２０とは電気的には接続されている。
【００１９】
ポリシリコン膜１６、拡散防止膜１８、及びポリシリコン膜２０より成る積層体により、フローティングゲート電極２２が構成されている。
【００２０】
フローティングゲート電極２２上には、シリコン酸化膜より成る誘電体膜２４が形成されている。誘電体膜２４の膜厚は、例えば５〜１０ｎｍ程度になっている。
【００２１】
誘電体膜２４上には、ｎ形不純物が高濃度に導入された膜厚１００ｎｍのポリシリコン膜より成る上部コントロールゲート電極２６が形成されている。上部コントロールゲート電極２６の不純物濃度は、例えば約１×１０20ｃｍ-3になっている。
【００２２】
トンネル絶縁膜１４、フローティングゲート電極２２、誘電体膜２４、及び上部コントロールゲート電極２６により、積層メサ２８が構成されている。
【００２３】
積層メサ２８の側面、及び積層メサ２８の周辺のシリコン基板１０上には、シリコン酸化膜より成るゲート絶縁膜３０が形成されている。ゲート絶縁膜３０の膜厚は、例えば５〜１０ｎｍ程度になっている。
【００２４】
積層メサ２８の側部には、ゲート絶縁膜３０を介して、ｎ形不純物が高濃度に導入されたポリシリコン膜により成る側部コントロールゲート電極３２が形成されている。側部コントロールゲート電極３２に導入された不純物の濃度は、例えば約１×１０20ｃｍ-3になっている。また、側部コントロールゲート電極３２の横方向の膜厚は、約１００ｎｍ程度になっている。
【００２５】
側部コントロールゲート電極３２の側面には、シリコン酸化膜より成るサイドウォール絶縁膜３４が形成されている。
【００２６】
側部コントロールゲート電極３２の外側のシリコン基板１０中には、エクステンションソースドレインの浅い領域を構成する不純物拡散領域３６ａが形成されている。サイドウォール絶縁膜３４の外側のシリコン基板１０中には、エクステンションソースドレインの深い領域を構成する不純物拡散領域３６ｂが形成されている。
【００２７】
不純物拡散領域３６ａと不純物拡散領域３６ｂとによりエクステンションソースドレイン構造のソース／ドレイン拡散層３６が構成されている。なお、エクステンション構造のソース／ドレイン拡散層３６を形成するのは、ショートチャネル効果によるパンチスルーを防止するためである。
【００２８】
フローティングゲート電極２２の両端とソース／ドレイン拡散層３６との間には、キャリアがトンネルできない程度の間隔、例えば３０ｎｍ程度の間隔が確保されている。これにより、フローティングゲート電極２２に蓄積された電子が、トンネル現象によりソース／ドレイン拡散層３６に移動することが抑制される。なお、詳細な内容については、本出願人による特願平１１−３４５４３７号明細書を参照されたい。
【００２９】
ソース／ドレイン拡散層３６上には、コバルトシリサイド膜３８ａが形成されている。上部コントロールゲート電極２６上及び側部コントロールゲート電極３２上には、コバルトシリサイド膜３８ｂが形成されている。
【００３０】
上部コントロールゲート電極２６と側部コントロールゲート電極３２とは、コバルトシリサイド膜３８ｂにより電気的に接続されている。上部コントロールゲート電極２６及び側部コントロールゲート電極３２により、コントロールゲート電極３５が構成されている。
【００３１】
このように本実施形態による半導体装置は、フローティングゲート電極２２中の不純物濃度が、トンネル絶縁膜１４の近傍において低くなっていることに主な特徴がある。
【００３２】
即ち、単に、不純物が高濃度に導入されたポリシリコン膜２０によりフローティングゲート電極を構成した場合には、図２（ｂ）に示すように、フローティングゲート電極の伝導帯と半導体基板の価電子帯とが薄いトンネル絶縁膜を介して隣接するため、フローティングゲート電極に蓄えられたキャリアは容易にトンネル絶縁膜をトンネルすることができる。従って、薄いトンネル絶縁膜を介してキャリアの再結合が生じやすく、フローティングゲート電極内に情報を長時間保持することが困難となる。
【００３３】
これに対し、本実施形態では、フローティングゲート電極２２中の不純物濃度がトンネル絶縁膜１４の近傍において低くなっているので、図２（ａ）に示すように、トンネル絶縁膜１４の近傍において、フローティングゲート電極２２内に厚い空乏層が形成される。フローティングゲート２２内に厚い空乏層が形成されると、フローティングゲート電極の伝導帯と半導体基板の価電子帯とはトンネル絶縁膜及び厚い空乏層によって隔てられているので、フローティングゲート電極に蓄えられたキャリアは半導体基板方向に容易にトンネルすることはできない。従って、本実施形態によれば、薄いトンネル絶縁膜１４を用いた場合であっても、キャリアの再結合を抑制することができ、フローティングゲート電極２２内に情報を長時間保持し得る半導体装置を提供することができる。
【００３４】
なお、上記では、トンネル絶縁膜１４の厚さを３ｎｍ程度としたが、トンネル絶縁膜１４の厚さは３ｎｍに限定されるものではない。本実施形態では、キャリアの再結合を抑制し得る空乏層をトンネル絶縁膜１４の近傍のフローティングゲート２２内に形成するため、従来の構造では不可能であった８ｎｍ以下のトンネル絶縁膜を用いてメモリセルトランジスタを構成することができる。
【００３５】
また、上記では、ポリシリコン膜１６中の不純物濃度を１×１０18ｃｍ-3程度としたが、ポリシリコン膜１６中の不純物濃度は１×１０18ｃｍ-3程度に限定されるものではない。ポリシリコン膜１６中の不純物濃度は、例えば１×１０17〜１×１０20ｃｍ-3の範囲で適宜設定することができる。
【００３６】
また、上記では、ポリシリコン膜２０の不純物濃度を１×１０20ｃｍ-3程度としたが、ポリシリコン膜２０の不純物濃度は１×１０20ｃｍ-3程度に限定されるものではない。ポリシリコン膜２０中の不純物濃度は、例えば１×１０18〜１×１０21ｃｍ-3の範囲で適宜設定することができる。但し、ポリシリコン膜２０の不純物濃度を、ポリシリコン膜１６の不純物濃度より高く設定する。
【００３７】
また、上記では、上部コントロールゲート電極２６の不純物濃度を１×１０20ｃｍ-3程度としたが、上部コントロールゲート電極２６の不純物濃度は１×１０20ｃｍ-3程度に限定されるものではない。上部コントロールゲート電極２６の不純物濃度は、例えば１×１０19〜１×１０21ｃｍ-3の範囲で適宜設定することができる。
【００３８】
また、上記では、側部コントロールゲート電極３２の不純物濃度を１×１０20ｃｍ-3程度としたが、側部コントロールゲート電極３２の不純物濃度は１×１０20ｃｍ-3程度に限定されるものではない。側部コントロールゲート電極３２の不純物濃度は、例えば１×１０19〜１×１０21ｃｍ-3の範囲で適宜設定することができる。
【００３９】
次に、本実施形態による半導体装置の製造方法を図３乃至図５を用いて説明する。
【００４０】
まず、図３（ａ）に示すように、熱酸化法により、ｐ-形のシリコン基板１０の表面に、素子領域を画定する素子分離膜１２を形成する。
【００４１】
次に、全面に、イオン注入法により、シリコン基板１０の表面近傍領域に、Ｂイオンを導入する。イオン注入条件は、例えば、加速エネルギー１０ｋｅＶ、ドーズ量２×１０13ｃｍ-2とする。これにより、シリコン基板１０の表面近傍領域における不純物濃度を、シリコン基板１０の深部における不純物濃度より高くする。
【００４２】
次に、全面に、熱酸化法により、膜厚３ｎｍのシリコン酸化膜より成るトンネル絶縁膜１４を形成する（図３（ｂ）参照）。
【００４３】
次に、全面に、ＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、不純物が導入されていない膜厚２０ｎｍのポリシリコン膜１６を形成する。
【００４４】
次に、硝酸を用いて、ポリシリコン膜１６の表面を酸化する。これにより、ポリシリコン膜１６の表面に、膜厚１ｎｍ程度のシリコン酸化膜より成る拡散防止膜１８が形成される。
【００４５】
次に、全面に、ＣＶＤ法により、膜厚１３０ｎｍのポリシリコン膜２０を形成する。
【００４６】
次に、イオン注入法により、ポリシリコン膜２０にｎ形不純物を導入する。この際、ポリシリコン膜２０にのみｎ形不純物を導入し、ポリシリコン膜１６にはｎ形不純物を導入しないようにすることが望ましい。
【００４７】
ポリシリコン膜１６にｎ形不純物を導入することなく、ポリシリコン膜２０にのみｎ形不純物を導入するためには、質量が比較的大きい不純物を用いればよい。具体的には、Ａｓイオンを用いることができる。ＡｓイオンはＰイオンに比べて質量が大きいため、ポリシリコン膜２０の表面から浅い領域に不純物を導入することが可能である。
【００４８】
Ａｓイオンを注入する場合、イオン注入条件は、例えば、加速エネルギー４０ｋｅＶ、ドーズ量２×１０15ｃｍ-2とする。このような条件でイオン注入を行えば、ポリシリコン膜２０の表面から浅い領域に不純物を導入することができる。
【００４９】
なお、イオン注入条件は、これに限定されるものではなく、適宜設定すればよい。また、ドーパント不純物はＡｓイオンに限定されるものではなく、他のドーパント不純物を適宜用いることができる。
【００５０】
次に、熱処理を行うことにより、ポリシリコン膜２０中に導入された不純物を拡散及び活性化する。この際、拡散防止膜１８は、ポリシリコン膜２０中の不純物がポリシリコン膜１６中に拡散するのを抑制する。ポリシリコン膜２０中におけるｎ形不純物の濃度は１×１０20ｃｍ-3程度となり、ポリシリコン膜１６中におけるｎ形不純物の濃度は１×１０18ｃｍ-3程度と低く抑えられる（図３（ｃ）参照）。
【００５１】
次に、全面に、熱酸化法により、膜厚５〜１０ｎｍのシリコン酸化膜より成る誘電体膜２４を形成する。
【００５２】
次に、全面に、ＣＶＤ法により、約１×１０20ｃｍ-3の濃度でＡｓが導入された膜厚１００ｎｍのポリシリコン膜２５を形成する（図４（ａ）参照）。
【００５３】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜２５、誘電体膜２４、ポリシリコン膜２０、拡散防止膜１８、ポリシリコン膜１６及びトンネル酸化膜１４をパターニングし、これにより積層メサ２８を形成する（図４（ｂ）参照）。
【００５４】
次に、全面に、熱酸化法により、膜厚５〜１０ｎｍのシリコン酸化膜より成るゲート絶縁膜３０を形成する。
【００５５】
次に、全面に、ＣＶＤ法により、約１×１０20ｃｍ-3の濃度でＡｓが導入された膜厚１００ｎｍのポリシリコン膜３１を形成する（図４（ｃ）参照）。
【００５６】
次に、ポリシリコン膜３１を異方性エッチングする。これにより、積層メサの２８側面に、ポリシリコン膜３１より成る側部コントロールゲート電極３２が形成される。
【００５７】
次に、イオン注入法により、Ａｓイオンを注入し、これによりエクステンションソースドレイン構造の浅い領域を構成する不純物拡散領域３６ａを形成する。イオン注入条件は、例えば加速エネルギー５ｋｅＶ、ドーズ量１×１０13ｃｍ-2とする。側部コントロールゲート電極３２を形成した後に不純物を導入することにより、不純物拡散領域３６ａを形成するので、フローティングゲート電極２２から離間して不純物拡散領域３６ａが形成される（図５（ａ）参照）。
【００５８】
次に、全面に、ＣＶＤ法により、膜厚５０ｎｍのシリコン酸化膜を形成する。この後、シリコン酸化膜を異方性エッチングする。これにより、側部コントロールゲート電極３２の側面に、シリコン酸化膜より成るサイドウォール絶縁膜３４が形成される。
【００５９】
次に、イオン注入法により、Ａｓイオンを注入し、これによりエクステンションソースドレイン構造の深い領域を構成する不純物拡散領域３６ｂを形成する。イオン注入条件は、例えば加速エネルギー４０ｋｅＶ、ドーズ量５×１０14ｃｍ-2とする（図５（ｂ）参照）。
【００６０】
次に、サリサイドプロセスにより、ソース／ドレイン領域３６上、上部コントロールゲート電極２６上、及び側部コントロールゲート電極３２上に、コバルトシリサイド膜３８ａ、３８ｂを形成する（図５（ｃ）参照）。
【００６１】
こうして、本実施形態による半導体装置が製造される。
【００６２】
（変形例（その１））
次に、本実施形態の変形例（その１）による半導体装置及びその製造方法を図６乃至図８を用いて説明する。図６は、本変形例による半導体装置を示す断面図である。図７は、本変形例による半導体装置のエネルギーバンド構造を示す図である。図８は、本変形例による半導体装置の製造方法を示す工程断面図である。
【００６３】
図６に示すように、トンネル絶縁膜１４上には、真性半導体膜、具体的には、不純物が導入されていないポリシリコン膜４０が形成されている。ポリシリコン膜４０の膜厚は、例えば約２０ｎｍとなっている。
【００６４】
ポリシリコン膜４０上には、金属膜４２が形成されている。金属膜４２は、膜厚１０ｎｍのＴｉＮ膜と、膜厚１００ｎｍのタングステン膜とを、順次積層することにより構成されている。
【００６５】
ポリシリコン膜４０と金属膜４２とにより、フローティングゲート２２ａが構成されている。
【００６６】
本変形例による半導体装置は、真性半導体であるポリシリコン膜４０と金属膜４２とによりフローティングゲート電極２２ａが構成されていることに主な特徴がある。
【００６７】
本変形例では、真性半導体であるポリシリコン膜４０と金属膜４２とによりフローティングゲート電極２２ａが構成されているため、図７（ａ）に示すようなエネルギーバンド構造となる。即ち、真性半導体であるポリシリコン膜４０により厚い空乏層が構成される。従って、本変形例によれば、図１に示す第１実施形態による半導体装置と同様に、キャリアの再結合を抑制することができ、ひいては、フローティングゲート電極２２ａ内に情報を長時間保持することができる。
【００６８】
なお、金属膜は、上記のような材料に限定されるものではなく、例えば、ＭＯＳトランジスタの金属ゲート電極に用いられている金属材料、具体的には、Ａｌ等を適宜用いることができる。Ａｌより成る金属膜４２ａをポリシリコン膜４０上に形成した場合には、図７（ｂ）に示すようなエネルギーバンド構造となる。
【００６９】
次に、本変形例による半導体装置の製造方法を図８を用いて説明する。
【００７０】
まず、トンネル絶縁膜１４を形成する工程までは、図３（ａ）乃至図３（ｂ）に示す第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【００７１】
次に、全面に、ＣＶＤ法により、不純物を導入せずに、膜厚２０ｎｍのポリシリコン膜４０を形成する。
【００７２】
次に、全面に、スパッタ法により、膜厚１０ｎｍのＴｉＮ膜を形成する。次に、全面に、スパッタ法により、膜厚１００ｎｍのタングステン膜を形成する。こうして、ＴｉＮ膜及びタングステン膜より成る金属膜４２が形成される（図８（ａ）参照）。
【００７３】
この後の半導体装置の製造方法は、図４（ａ）乃至図５（ｃ）に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【００７４】
こうして、本変形例による半導体装置が製造される（図８（ｂ）参照）。
【００７５】
（変形例（その２））
次に、本実施形態の変形例（その２）による半導体装置及びその製造方法を図９及び図１０を用いて説明する。図９は、本変形例による半導体装置を示す断面図である。図１０は、本変形例による半導体装置の製造方法を示す工程断面図である。
【００７６】
図９に示すように、トンネル絶縁膜１４上には、低濃度にｎ形不純物が導入されたポリシリコン膜４４より成るフローティングゲート電極２２ｂが形成されている。ポリシリコン膜４４の膜厚は例えば約１００ｎｍとなっており、ポリシリコン膜４４の不純物濃度は例えば約１×１０18ｃｍ-3となっている。
【００７７】
本変形例による半導体装置は、低濃度に不純物が導入されたポリシリコン膜４４によりフローティングゲート電極２２ｂが構成されていることに主な特徴がある。
【００７８】
本変形例では、不純物が低濃度に導入されたポリシリコン膜４４によりフローティングゲート電極２２ｂが構成されているため、トンネル絶縁膜１４の近傍においてフローティングゲート電極２２ｂに厚い空乏層が形成される。従って、本変形例によれば、図１に示す第１実施形態による半導体装置と同様に、キャリアの再結合を抑制することができ、フローティングゲート電極２２ｂ内に情報を長時間保持することができる。
【００７９】
なお、上記では、ポリシリコン膜４４の不純物濃度を約１×１０18ｃｍ-3としたが、ポリシリコン膜４４の不純物濃度は約１×１０18ｃｍ-3に限定されるものではない。ポリシリコン膜４４の不純物濃度を例えば１×１０17〜１×１０20ｃｍ-3の範囲で適宜設定すれば、キャリアの再結合を抑制しうる厚さの空乏層を、トンネル絶縁膜の近傍のフローティングゲート電極中に形成することが可能である。
【００８０】
次に、本変形例による半導体装置の製造方法を図１０を用いて説明する。
【００８１】
まず、トンネル絶縁膜１４を形成する工程までは、図３（ａ）及び図３（ｂ）に示す第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【００８２】
次に、全面に、ＣＶＤ法により、約１×１０18ｃｍ-3の濃度でＡｓが導入された膜厚１００ｎｍのポリシリコン膜４４を形成する。
【００８３】
この後の半導体装置の製造方法は、図４（ａ）乃至図５（ｃ）に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【００８４】
こうして、本変形例による半導体装置が製造される（図１０（ｂ）参照）。
【００８５】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図１１乃至図１２を用いて説明する。図１１は、本実施形態による半導体装置を示す断面図である。図１２は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図１０に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００８６】
図１１に示すように、シリコン基板１０上には、シリコン酸化膜より成る膜厚約３ｎｍのトンネル絶縁膜１４が形成されている。
【００８７】
トンネル絶縁膜１４上には、図１に示す第１実施形態による半導体装置と同様のフローティングゲート電極２２が形成されている。
【００８８】
トンネル絶縁膜１４上、及びフローティングゲート電極２２の上面及び側面には、シリコン酸化膜より成る膜厚５〜１０ｎｍのゲート絶縁膜４６が形成されている。
【００８９】
ゲート絶縁膜４６上には、ｎ形不純物が高濃度に導入された膜厚１００ｎｍのポリシリコン膜より成るコントロールゲート電極４８が形成されている。コントロールゲート電極４８の不純物濃度は、例えば約１×１０20ｃｍ-3になっている。
【００９０】
コントロールゲート電極４８の両側のシリコン基板１０中には、ｎ形不純物が導入されており、これによりソース／ドレイン拡散層３６が形成されている。
【００９１】
本実施形態による半導体装置は、フローティングゲート電極２２の幅よりも十分に大きな幅で、コントロールゲート電極４８が形成されていることに主な特徴がある。このように構成することによっても、フローティングゲート電極２２の両端とソース／ドレイン拡散層３６との間に、キャリアがトンネルできない程度の間隔を確保することができるので、フローティングゲート電極２２に蓄積された電子が、トンネル現象によりソース／ドレイン拡散層３６に移動するのを防止することができる。なお、詳細な内容については、本出願人による特願平１０−３２２０３４号明細書を参照されたい。
【００９２】
また、本実施形態による半導体装置では、図１に示す第１実施形態による半導体装置のフローティングゲート電極２２と同様のフローティングゲート電極２２が用いられている。
【００９３】
従って、本実施形態によれば、第１実施形態による半導体装置と同様に、フローティングゲート電極２２内に情報を長時間保持することができる。
【００９４】
次に、本実施形態による半導体装置の製造方法を図１２を用いて説明する。図は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００９５】
まず、熱処理を行うことにより、ポリシリコン膜２０中に導入された不純物を拡散及び活性化する工程までは、図３（ａ）乃至図３（ｃ）に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【００９６】
次に、フォトリソグラフィ技術を用いて、ポリシリコン膜２０、拡散防止膜１８、及びポリシリコン膜１６をパターニングし、これによりフローティングゲート電極２２を形成する（図１２（ａ）参照）。
【００９７】
次に、全面に、熱酸化法により、膜厚５〜１０ｎｍのシリコン酸化膜より成るゲート絶縁膜４６を形成する。
【００９８】
次に、全面に、ＣＶＤ法により、約１×１０20ｃｍ-3の濃度でＡｓが導入された膜厚１００ｎｍのポリシリコン膜４７を形成する（図１２（ｂ）参照）。
【００９９】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜４７、ゲート絶縁膜４６、トンネル酸化膜１４をパターニングする。
【０１００】
次に、イオン注入法により、コントロールゲート電極４８をマスクとしてＡｓイオンを注入し、これによりソース／ドレイン拡散層３６を形成する。フローティングゲート電極２２より十分に幅の広いコントロールゲート電極４８に自己整合でソース／ドレイン拡散層３６を形成するので、フローティングゲート電極２２から離間して不純物拡散領域３６が形成される（図１２（ｃ）参照）。
【０１０１】
こうして、本実施形態による半導体装置が製造される。
【０１０２】
（変形例（その１））
次に、本実施形態の変形例（その１）による半導体装置を図１３を用いて説明する。図１３は、本変形例による半導体装置を示す断面図である。
【０１０３】
本変形例による半導体装置は、真性半導体であるポリシリコン膜４０と金属膜４２とによりフローティングゲート電極２２ａが構成されていることに主な特徴がある。即ち、本変形例による半導体装置では、第１実施形態の変形例（その１）による半導体装置に用いられているフローティングゲート電極２２ａと同様のフローティングゲート電極２２ａが用いられている。
【０１０４】
このように、真性半導体であるポリシリコン膜４０と金属膜４２とによりフローティングゲート電極２２ａを構成した場合であっても、図１１に示す第２実施形態による半導体装置と同様の半導体装置を提供することができる。
【０１０５】
（変形例（その２））
次に、本実施形態の変形例（その２）による半導体装置を図１４を用いて説明する。図１４は、本変形例による半導体装置を示す断面図である。
【０１０６】
本変形例による半導体装置は、低濃度に不純物が導入されたポリシリコン膜４４によりフローティングゲート電極２２ｃが構成されていることに主な特徴がある。即ち、本変形例による半導体装置では、第１実施形態の変形例（その２）による半導体装置に用いられているフローティングゲート２２ｂと同様のフローティングゲート２２ｂが用いられている。
【０１０７】
このように、不純物が低濃度に導入されたポリシリコン膜４４によりフローティングゲート電極２２ｂを構成した場合であっても、図１１に示す第２実施形態による半導体装置と同様の半導体装置を提供することができる。
【０１０８】
なお、ポリシリコン膜４４の不純物濃度を１×１０17〜１×１０20ｃｍ-3とすれば、キャリアの再結合を抑制しうる厚さの空乏層、トンネル絶縁膜の近傍のフローティングゲート電極中に形成することが可能である。
【０１０９】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法を図１５及び図１６を用いて説明する。図１５は、本実施形態による半導体装置を示す断面図である。図１６は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図１４に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１１０】
図１５に示すように、シリコン基板１０上には、シリコン酸化膜より成る膜厚４ｎｍのトンネル絶縁膜１４が形成されている。
【０１１１】
トンネル絶縁膜１４上には、図１に示す第１実施形態による半導体装置に用いられているフローティングゲート電極２２と同様のフローティングゲート電極２２が形成されている。
【０１１２】
フローティングゲート電極２２上には、シリコン酸化膜より成る膜厚５〜１０ｎｍのゲート絶縁膜２４が形成されている。
【０１１３】
ゲート絶縁膜２４上には、ｎ形不純物が高濃度に導入された膜厚１００ｎｍのポリシリコン膜より成るコントロールゲート電極２６が形成されている。コントロールゲート電極２６の不純物濃度は、例えば約１×１０20ｃｍ-3になっている。
【０１１４】
トンネル絶縁膜１４、フローティングゲート電極２２、ゲート絶縁膜２４、及びコントロールゲート電極２６により、積層メサ２８が構成されている。
【０１１５】
積層メサ２８の側面には、シリコン酸化膜より成るサイドウォール絶縁膜５０が形成されている。
【０１１６】
サイドウォール絶縁膜５０が形成された積層メサ２８の両側のシリコン基板１０中には、ｎ形不純物が導入されており、これによりソース／ドレイン拡散層３６が形成されている。
【０１１７】
本実施形態による半導体装置は、フローティングゲート電極２２の両端とソース／ドレイン拡散層３６とが近接しているが、トンネル酸化膜１４の膜厚を４ｎｍと厚めに設定すれば、フローティングゲート２２に蓄積されたキャリアがソース／ドレイン拡散層３６に移動するのを抑制することは可能である。
【０１１８】
また、本実施形態によれば、図１に示す第１実施形態による半導体装置に用いられているフローティングゲート電極２２と同様のフローティングゲート電極２２が用いられているので、第１実施形態による半導体装置と同様に、フローティングゲート電極２２内に情報を長時間保持することができる。
【０１１９】
次に、本実施形態による半導体装置の製造方法を図１６を用いて説明する。
【０１２０】
まず、シリコン基板１０の表面近傍領域に、Ｂイオンを導入する工程までは、図３（ａ）に示す第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０１２１】
次に、全面に、熱酸化法により、膜厚４ｎｍのシリコン酸化膜より成るトンネル絶縁膜１４を形成する（図１６（ａ）参照）。
【０１２２】
この後、積層メサ２８を形成する工程までは、図３（ｃ）乃至図４（ｂ）に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【０１２３】
次に、全面に、ＣＶＤ法により、膜厚５０ｎｍのシリコン酸化膜を形成する。この後、シリコン酸化膜を異方性エッチングする。これにより、積層メサ２８の側面に、シリコン酸化膜より成るサイドウォール絶縁膜５０が形成される（図１６（ｂ）参照）。
【０１２４】
次に、イオン注入法により、側面にサイドウォール絶縁膜５０が形成された積層メサ２８をマスクとして、シリコン基板１０にＡｓイオンを注入し、これによりソース／ドレイン拡散層３６を形成する（図１６（ｃ）参照）。
【０１２５】
こうして、本実施形態による半導体装置が製造される。
【０１２６】
（変形例（その１））
次に、本実施形態の変形例（その１）による半導体装置を図１７を用いて説明する。図１７は、本変形例による半導体装置を示す断面図である。
【０１２７】
本変形例による半導体装置は、真性半導体であるポリシリコン膜４０と金属膜４２とによりフローティングゲート電極２２ａが構成されていることに主な特徴がある。即ち、本変形例による半導体装置では、第１実施形態の変形例（その１）による半導体装置に用いられているフローティングゲート電極２２ａと同様のフローティングゲート電極２２ａが用いられている。
【０１２８】
このように、真性半導体であるポリシリコン膜４０と金属膜４２とによりフローティングゲート電極２２ａを構成した場合であっても、図１５に示す第３実施形態による半導体装置と同様の半導体装置を提供することができる。
【０１２９】
（変形例（その２））
次に、本実施形態の変形例（その２）による半導体装置を図１８を用いて説明する。図１８は、本変形例による半導体装置を示す断面図である。
【０１３０】
本変形例による半導体装置は、低濃度に不純物が導入されたポリシリコン膜４４によりフローティングゲート電極２２ｂが構成されていることに主な特徴がある。即ち、本変形例による半導体装置では、第１実施形態の変形例（その２）による半導体装置に用いられているフローティングゲート２２ｂと同様のフローティングゲート２２ｂが用いられている。
【０１３１】
このように、不純物が低濃度に導入されたポリシリコン膜４４によりフローティングゲート電極２２ｂを構成した場合であっても、図１５に示す第３実施形態による半導体装置と同様の半導体装置を提供することができる。
【０１３２】
なお、ポリシリコン膜４４の不純物濃度を１×１０17〜１×１０20ｃｍ-3の範囲で適宜設定すれば、キャリアの再結合を抑制しうる厚さの空乏層を、トンネル絶縁膜の近傍のフローティングゲート電極中に形成することが可能である。
【０１３３】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１３４】
例えば、第１乃至第３実施形態では、拡散防止膜１８としてシリコン酸化膜を用いたが、拡散防止膜１８はシリコン酸化膜に限定されるものではない。例えば、シリコン窒化膜により拡散防止膜を構成してもよい。かかる拡散防止膜は、ＮＯアニールにより形成することができる。
【０１３５】
また、第１乃至第３実施形態では、イオン注入法によりポリシリコン膜２０に不純物を導入したが、ＣＶＤ法等により、不純物が高濃度に導入されたポリシリコン膜２０を形成してもよい。
【０１３６】
また、第１乃至第３実施形態では、不純物濃度の低いポリシリコン膜１６と不純物濃度の高いポリシリコン膜２０とを用いてフローティングゲート電極を構成したが、必ずしも複数のポリシリコン膜を用いてフローティングゲート電極を構成しなくてもよい。例えば、不純物濃度を分布させたポリシリコン膜、即ち、トンネル絶縁膜の近傍における不純物濃度が低く、トンネル絶縁膜から離間した領域における不純物濃度が高いポリシリコン膜を用いて、フローティングゲート電極を構成してもよい。
【０１３７】
また、第２及び第３実施形態による半導体装置において、エクステンションソースドレイン構造のソース／ドレイン拡散層を形成してもよい。
【０１３８】
また、第１乃至第３実施形態の変形例では、金属膜４２を用いる場合を例に説明したが、金属膜のみならず、シリサイド膜を用いてもよい。
【０１３９】
また、本発明の原理は、本出願人による特願平１１−３４５４３７号明細書に記載された他の構成の半導体装置にも適用可能である。
【０１４０】
【発明の効果】
以上の通り、本発明によれば、フローティングゲート電極中の不純物濃度がトンネル絶縁膜の近傍において低くなっているので、トンネル絶縁膜の近傍において、フローティングゲート電極内に厚い空乏層が形成される。フローティングゲート内に厚い空乏層が形成されると、フローティングゲート電極の伝導帯と半導体基板の価電子帯とはトンネル絶縁膜及び厚い空乏層によって隔てられているので、フローティングゲート電極に蓄えられたキャリアは半導体基板方向に容易にトンネルすることはできない。従って、本発明によれば、薄いトンネル絶縁膜を用いた場合であっても、キャリアの再結合を抑制することができ、フローティングゲート電極内に情報を長時間保持し得る半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置を示す断面図である。
【図２】本発明の第１実施形態による半導体装置のエネルギーバンド構造を示す図である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第１実施形態の変形例（その１）による半導体装置を示す断面図である。
【図７】本発明の第１実施形態の変形例（その１）による半導体装置のエネルギーバンド構造を示す図である。
【図８】本発明の第１実施形態の変形例（その１）による半導体装置の製造方法を示す工程断面図である。
【図９】本発明の第１実施形態の変形例（その２）による半導体装置を示す断面図である。
【図１０】本発明の第１実施形態の変形例（その２）による半導体装置の製造方法を示す工程断面図である。
【図１１】本発明の第２実施形態による半導体装置を示す断面図である。
【図１２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図である。
【図１３】本発明の第２実施形態の変形例（その１）による半導体装置を示す断面図である。
【図１４】本発明の第２実施形態の変形例（その２）による半導体装置を示す断面図である。
【図１５】本発明の第３実施形態による半導体装置を示す断面図である。
【図１６】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図である。
【図１７】本発明の第３実施形態の変形例（その１）による半導体装置を示す断面図である。
【図１８】本発明の第３実施形態の変形例（その２）による半導体装置を示す断面図である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…トンネル絶縁膜
１６…ポリシリコン膜
１８…拡散防止膜
２０…ポリシリコン膜
２２…フローティングゲート電極
２２ａ…フローティングゲート電極
２２ｂ…フローティングゲート電極
２４…誘電体膜
２５…ポリシリコン膜
２６…上部コントロールゲート電極
２８…積層メサ
３０…ゲート絶縁膜
３１…ポリシリコン膜
３２…側部コントロールゲート電極
３４…サイドウォール絶縁膜
３５…コントロールゲート電極
３６…ソース／ドレイン拡散層
３６ａ…不純物拡散領域
３６ｂ…不純物拡散領域
３８ａ、３８ｂ…コバルトシリサイド膜
４０…ポリシリコン膜
４２…金属膜
４２ａ…金属膜
４４…ポリシリコン膜
４６…ゲート絶縁膜
４７…ポリシリコン膜
４８…コントロールゲート電極
５０…サイドウォール絶縁膜
【図１】
0004443008.tif 000002
【図２】
0004443008.tif 000003
【図３】
0004443008.tif 000004
【図４】
0004443008.tif 000005
【図５】
0004443008.tif 000006
【図６】
0004443008.tif 000007
【図７】
0004443008.tif 000008
【図８】
0004443008.tif 000009
【図９】
0004443008.tif 000010
【図１０】
0004443008.tif 000011
【図１１】
0004443008.tif 000012
【図１２】
0004443008.tif 000013
【図１３】
0004443008.tif 000014
【図１４】
0004443008.tif 000015
【図１５】
0004443008.tif 000016
【図１６】
0004443008.tif 000017
【図１７】
0004443008.tif 000018
【図１８】
0004443008.tif 000019