(57)【特許請求の範囲】
【請求項１】
行列状に配置された複数の不揮発性メモリセルトランジスタと、行選択を行うための複数のワード線と、列選択を行うための複数のビット線を有し、一のメモリセルトランジスタのソース領域、ドレイン領域がそれぞれこのメモリセルトランジスタの行方向一方の側に隣接するメモリセルトランジスタのドレイン領域、行方向他方の側に隣接するメモリセルトランジスタのソース領域と共通に形成され、この共通に形成されたソース及びドレイン領域がそれぞれ上記ビット線と接続されている仮想接地型不揮発性半導体記憶装置において、
列方向に並ぶ複数の上記メモリセルがブロックを構成し、
上記ブロックごとに配置されたビット線ごとに、行方向に関して交互にそのビット線の端部にブロック選択トランジスタが介挿され、
上記ブロックの列方向一方の側に配置されたブロック選択トランジスタ、列方向他方の側に配置されたブロック選択トランジスタは、それぞれ行方向に関して１つおきに互いに異なる２つの制御信号によってオン、オフされるようになっており、
読み出し動作時に、列方向に関して上記各ブロック選択トランジスタの側から、それぞれ、読み出し対象となった一のメモリセルトランジスタのソース領域につながるビット線に接地電位を印加する手段と、上記一のメモリセルトランジスタのドレイン領域につながるビット線に読み出しドレインバイアス電位を印加する手段と、上記一のメモリセルトランジスタの行方向他方の側に隣接する第１隣接メモリセルトランジスタのドレイン領域につながるビット線をプリチャージした後フローティング状態にする手段と、上記第１隣接メモリセルトランジスタの行方向他方の側に隣接する第２隣接メモリセルトランジスタのドレイン領域につながるビット線に上記読み出しドレインバイアス電位と同じ電位を印加する手段を備え、
上記第１隣接メモリセルトランジスタのドレイン領域につながるビット線に印加される上記プリチャージの電位は、上記一のメモリセルトランジスタが対応する上記ブロック選択トランジスタから最も遠く配置されている場合に上記読み出しドレインバイアス電位が上記一のメモリセルトランジスタのドレイン領域につながるビット線を通して電圧降下をおこした値に相当する電位であることを特徴とする仮想接地型不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の仮想接地型不揮発性半導体記憶装置において、
上記読み出し対象となった一のメモリセルトランジスタのドレイン領域につながるビット線の電位変動に応じた入力を受けてセンス増幅するセンスアンプと、
上記メモリセルトランジスタのドレイン領域の電位変動を抑えながら、このメモリセルトランジスタのソース、ドレイン領域間を流れる電流の変動を電圧変動に変換して上記センスアンプへ入力する電流電圧変換装置を備えたことを特徴とする仮想接地型不揮発性半導体記憶装置。
【請求項３】
行列状に配置された複数の不揮発性メモリセルトランジスタと、行選択を行うための複数のワード線と、列選択を行うための複数のビット線を有し、一のメモリセルトランジスタのソース領域、ドレイン領域がそれぞれこのメモリセルトランジスタの行方向一方の側に隣接するメモリセルトランジスタのソース領域、行方向他方の側に隣接するメモリセルトランジスタのドレイン領域と共通に形成され、この共通に形成されたソース領域、ドレイン領域がそれぞれ上記ビット線と接続されているデディケーティッドビット線仮想接地型不揮発性半導体記憶装置において、
列方向に並ぶ複数の上記メモリセルがブロックを構成し、
上記ブロックごとに配置されたビット線ごとに、行方向に関して交互にそのビット線の端部にブロック選択トランジスタが介挿され、
上記ブロックの列方向一方の側に配置されたブロック選択トランジスタ、列方向他方の側に配置されたブロック選択トランジスタは、それぞれ行方向に関して１つおきに互いに異なる２つの制御信号によってオン、オフされるようになっており、
読み出し動作時に、列方向に関して上記各ブロック選択トランジスタの側から、それぞれ、読み出し対象となった一のメモリセルトランジスタのソース領域につながるビット線に接地電位を印加する手段と、上記一のメモリセルトランジスタのドレイン領域につながるビット線に読み出しドレインバイアス電位を印加する手段と、上記一のメモリセルトランジスタの行方向他方の側に隣接する第１隣接メモリセルトランジスタのソース領域につながるビット線をプリチャージした後フローティング状態にする手段と、上記第１隣接メモリセルトランジスタの行方向他方の側に隣接する第２隣接メモリセルトランジスタのドレイン領域につながるビット線に上記読み出しドレインバイアス電位と同じ電位を印加する手段を備え、
上記第１隣接メモリセルトランジスタのソース領域につながるビット線に印加される上記プリチャージの電位は、上記一のメモリセルトランジスタが対応する上記ブロック選択トランジスタから最も遠く配置されている場合に上記読み出しドレインバイアス電位が上記一のメモリセルトランジスタのドレイン領域につながるビット線を通して電圧降下をおこした値に相当する電位であることを特徴とする仮想接地型不揮発性半導体記憶装置。
【請求項４】
請求項３に記載の仮想接地型不揮発性半導体記憶装置において、
上記読み出し対象となった一のメモリセルトランジスタのドレイン領域につながるビット線の電位変動に応じた入力を受けてセンス増幅するセンスアンプと、
上記メモリセルトランジスタのドレイン領域の電位変動を抑えながら、このメモリセルトランジスタのソース、ドレイン領域間を流れる電流の変動を電圧変動に変換して上記センスアンプへ入力する電流電圧変換装置を備えたことを特徴とする仮想接地型不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は仮想接地型不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、携帯電話の高機能化やメモリカードやファイル市場の用途拡大にともない、フラッシュメモリの大容量化が進められており、低コストに対応するため、多値方式や仮想接地アレイ方式といった実効セル面積の小さなデバイスが次々と開発されている。特に、仮想接地アレイ方式は回路の工夫により小セル面積が実現できるため、同一プロセスでチップ面積の小さなデバイスが開発できる。しかし、仮想接地構造であるため、読み出し対象となったメモリセル（これを「読み出しセル」という。）からそれに隣接するメモリセル（これを「隣接セル」という。）への、または隣接セルから読み出しセルへのリーク電流（適宜「隣接セルへのリーク電流」と総称する。）が無視できず、高速読み出しを実現するために様々な工夫が必要である。
【０００３】
上記の問題を改善するために、特開平３−１７６８９５号公報および特開平６−６８６８３号公報ではそれぞれ仮想接地アレイの読み出し方法が提案されている。
【０００４】
図１０は、特開平３−１７６８９５号公報に開示されたＥＰＲＯＭの仮想接地型メモリアレイの構成を示している。メモリセル１０は周知の電気的にプログラム可能な絶縁ゲートｎチャンネル電界効果トランジスタからなっている。各メモリセル１０の制御ゲートは行線１５に接続され、ソース領域はソース列線１２へ接続され、対応するドレイン領域はドレイン列線１３へ接続されている。この図におけるソース列線１２とドレイン列線１３は拡散領域で形成された埋め込みビット線である。
【０００５】
このメモリアレイでメモリセル１０ｂを選択してその内容を読み出す場合、行線１５ａを正の高電位へ昇圧することにより選択し、それと同時にソース列線１２ｂをトランジスタ１８を介して接地する。ソース列線１２ｂよりも右側の残りのドレイン列線１３ｂ等はフローティングのままである。ドレイン列線１３ａにはトランジスタ１７を介して、回路点１９に供給される読み出しドレインバイアス電位（ＤＲＢ）が印加される。隣接セル１０ａにつながるソース列線１２ａにはトランジスタ２０を介して、回路点２２へ供給されるドレインバイアス電圧（ＲＤＰ）を印加する。ソース列線１２ａよりも左側の残りのソース列線１２等はフローティングのままである。
【０００６】
回路点２２へ供給される読み出しドレインバイアス電位ＲＤＰの値は、回路点１９へ供給されるＤＲＢの電位と同一であり、たとえば、両方とも１．２［Ｖ］である。同じ電圧を供給することにより、読み出し電流は隣接セル１０ａへ分流されず、すべて読み出しセル１０ｂを流れる。このようにして隣接セルへのリーク電流を防いで、高速アクセスを図っている。
【０００７】
また、図１１は、特開平６−６８６８３号公報に開示された仮想接地型メモリアレイの構成を示している。このメモリアレイにおいて、拡散配線１〜９は、交互に配列された拡散仮想グランド線および拡散ビット線として働く。拡散配線１〜９と直交する方向にゲート配線１０、１１、１２、１３、２０などが形成されている。拡散ビット線２本ごとにメタルビット線３０が設けられており、その接続のためにビット線選択用ＮＭＯＳトランジスタ１０３、１０４が設けられている。また、隣接する拡散仮想グランド線２本ごとにメタル仮想グランド線が１本設けられており、その接続のために拡散仮想グランド線選択トランジスタ５１、５２、５３、６１、６２、６３が設けられている。そして、プリチャージ選択回路７０、７１が設けられている。
【０００８】
このメモリアレイでメモリセル１０１を選択してその内容を読み出す場合、まず、ワード線と同時に拡散仮想グランド線選択線１２と拡散ビット線選択線１０がＶｃｃに引き上げられ、拡散仮想グランド線選択線１３と拡散ビット線選択線１１がグランドレベルにされる。このときメタル仮想グランド線２０１のみがグランドレベルに下げられ、他のすべてのメタル仮想グランド線がプリチャージレベルＶｐｃにされる。これにより、拡散仮想グランド線６、７がグランドレベルになり、他の拡散仮想グランド線５、８、９がＶｐｃレベルとなる。また、メタルビット線はＹゲート２４によりメタルビット線３０２が選択される。そして、拡散ビット線選択線１０の選択信号ＢＳＲがＶｃｃレベル、拡散ビット線選択線１１の選択信号ＢＳＬがグランドレベルとされていることから、拡散ビット線３が選択された状態になる。これにより、隣接セル１０２の拡散仮想グランド線８がＶｐｃにプリチャージされる。このようにして、読み出しセルの拡散ビット線３から隣接セル１０２へのリーク電流を抑えるようにしている。
【０００９】
【発明が解決しようとする課題】
ところで、仮想接地型メモリアレイでは、高集積化をより進めるため、１つのブロックの同一拡散ビット線にできるだけ多くのメモリセルを接続する構成がとられる。また、読み出しの高速化を計るために、ブロック選択トランジスタの能力をより大きくするため、拡散ビット線から選択トランジスタをビット線毎に交互に別の方向に取り出し、できるだけ大きいサイズのトランジスタとする方法がとられる。こうしたアレイ構成においては、アレイ内の場所によって大きく拡散ビット線抵抗が変化し、読み出し時のドレイン電圧もアレイ内の場所によって電圧降下をおこす。
【００１０】
図６は、読み出しセルのドレインがブロック選択トランジスタから最も遠い場合の例を示している。丸で囲まれたメモリセルＭＣｎ４を読み出しセルとした場合、そのドレインにつながるビット線ＭＢＬ４にはＶｒｅａｄが印加される。また、リーク電流を防ぐために隣接セルＭＣｎ３のドレインにつながるビット線ＭＢＬ３には、Ｖｒｅａｄと等しいＶｄｂが印加される。このとき、読み出しセルＭＣｎ４はブロック選択トランジスタＴＢ４から最も遠くなるため、ビット線電圧Ｖｒｅａｄはビット線抵抗Ｒｄにより電圧降下をおこす。しかし、隣接セルＭＣｎ３はブロック選択トランジスタＴＢ３から最も近いので、ビット線電圧Ｖｄｂは電圧降下せずに隣接セルＭＣｎ３のドレインに供給される。この結果、実質的にＶｄｂ＞Ｖｒｅａｄとなるので、隣接セルＭＣｎ３がオン状態の場合には隣接セルＭＣｎ３のビット線からの電流流入が起こり、読み出しノードの電流を低下させる。最悪の場合、読み出しセルＭＣｎ４がオン状態であってもオフ状態と判定するような誤読み出しをおこす。
【００１１】
このように、従来の方式では、依然として読み出しセルのドレイン電圧と隣接セルのドレイン電圧との間に電圧差が生じて、隣接セルの状態によっては読み出しノードにリーク電流が流れ込む、あるいは読み出しノードから隣接セルへ電流が流れ出す。このため、誤読み出しを引き起こす可能性がある。また、誤読み出しに至らなくても、隣接セルへのリーク電流により高速読み出しが妨げられるという問題がある。
【００１２】
そこで、この発明の課題は、隣接セルへのリーク電流を有効に抑えることができ、したがって高速読み出しを実現できる仮想接地型不揮発性半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決するため、この発明の仮想接地型不揮発性半導体記憶装置は、行列状に配置された複数の不揮発性メモリセルトランジスタと、行選択を行うための複数のワード線と、列選択を行うための複数のビット線を有し、一のメモリセルトランジスタのソース領域、ドレイン領域がそれぞれこのメモリセルトランジスタの行方向一方の側に隣接するメモリセルトランジスタのドレイン領域、行方向他方の側に隣接するメモリセルトランジスタのソース領域と共通に形成され、この共通に形成されたソース及びドレイン領域がそれぞれ上記ビット線と接続されている仮想接地型不揮発性半導体記憶装置において、
列方向に並ぶ複数の上記メモリセルがブロックを構成し、
上記ブロックごとに配置されたビット線ごとに、行方向に関して交互にそのビット線の端部にブロック選択トランジスタが介挿され、
上記ブロックの列方向一方の側に配置されたブロック選択トランジスタ、列方向他方の側に配置されたブロック選択トランジスタは、それぞれ行方向に関して１つおきに互いに異なる２つの制御信号によってオン、オフされるようになっており、
読み出し動作時に、列方向に関して上記各ブロック選択トランジスタの側から、それぞれ、読み出し対象となった一のメモリセルトランジスタのソース領域につながるビット線に接地電位を印加する手段と、上記一のメモリセルトランジスタのドレイン領域につながるビット線に読み出しドレインバイアス電位を印加する手段と、上記一のメモリセルトランジスタの行方向他方の側に隣接する第１隣接メモリセルトランジスタのドレイン領域につながるビット線をプリチャージした後フローティング状態にする手段と、上記第１隣接メモリセルトランジスタの行方向他方の側に隣接する第２隣接メモリセルトランジスタのドレイン領域につながるビット線に上記読み出しドレインバイアス電位と同じ電位を印加する手段を備え、
上記第１隣接メモリセルトランジスタのドレイン領域につながるビット線に印加される上記プリチャージの電位は、上記一のメモリセルトランジスタが対応する上記ブロック選択トランジスタから最も遠く配置されている場合に上記読み出しドレインバイアス電位が上記一のメモリセルトランジスタのドレイン領域につながるビット線を通して電圧降下をおこした値に相当する電位であることを特徴とする。
【００１４】
この発明の仮想接地型不揮発性半導体記憶装置では、読み出し動作時に、上記読み出し対象となった一のメモリセルトランジスタのソース領域、ドレイン領域に連なるブロック選択トランジスタはそれぞれオンされ、上記第１隣接メモリセルトランジスタのドレイン領域に連なるブロック選択トランジスタはオフされ、また、上記第２隣接メモリセルトランジスタのドレイン領域に連なるブロック選択トランジスタはオンされる。そして、第２隣接メモリセルトランジスタのドレイン領域につながるビット線に、上記読み出しドレインバイアス電位と同じ電位が印加されるようになっている。第１隣接メモリセルトランジスタのドレイン領域につながるビット線はフローティング状態になっていることから、第１隣接メモリセルトランジスタのドレイン領域は上記読み出しドレインバイアス電位と同じ電位にプリチャージされ得る。よって、読み出しセルのドレインノードから隣接セルへのリーク電流が有効に抑えられる。
【００１５】
また、最近は高集積化のために、ビット線（拡散領域からなる）につながる複数のメモリセル数によってブロックを構成し、ビット線ごとに、行方向に関して交互にそのビット線の端部にブロック選択トランジスタを介挿し、そのブロック選択トランジスタを介して電位を印加する場合が多い。この場合、上記読み出しセルと第２隣接メモリセルトランジスタ（これを適宜「第２隣接セル」という。）とは列方向に関して同じ側から電位供給されるので、アレイ内での読み出しセルの場所にかかわらず、上記読み出しセルに関するビット線抵抗と第２隣接セルに関するビット線抵抗とが実質的に同じになっている。したがって、本発明によれば、読み出し動作時に、上記読み出しセルのドレイン領域の電位と第２隣接セルのドレイン領域の電位とが実質的に同じになる。さらに、第１隣接メモリセルトランジスタ（これを適宜「第１隣接セル」という。）のドレイン領域も、フローティング状態になっていることから、上記読み出しセルのドレイン領域、第２隣接セルのドレイン領域と同じ電位にプリチャージされ得る。したがって、アレイ内での読み出しセルの場所にかかわらず、読み出しセルのドレインノードから第１隣接セルへのリーク電流が抑えられる。したがって、従来に比して高速読み出しが可能となる。
【００１６】
また、この仮想接地型不揮発性半導体記憶装置では、第１隣接セルのドレイン領域につながるビット線がプリチャージされた後上記フローティング状態にされる。したがって、第１隣接セルのドレイン領域は、上記読み出しセルのドレイン領域、第２隣接セルのドレイン領域と同じ電位までより高速にプリチャージされ得る。よって、読み出しセルのドレインノードをさらに高速にプリチャージすることができ、さらに高速読み出しが可能となる。
【００１７】
また、この仮想接地型不揮発性半導体記憶装置では、プリチャージ動作時に、第１隣接セルのドレイン領域に連なるブロック選択トランジスタをオフ状態にできるので、第１隣接セルのドレイン領域につながるビット線に関する負荷容量はそのブロックに配置された部分（サブビット線）のもののみとなる。したがって、メインビット線（ビット線のうちブロック選択トランジスタよりも電位供給側に相当する部分）の負荷容量がつく場合に比べて、上記第１隣接セルのドレインノードを非常に高速にプリチャージすることが可能となる。
【００１８】
ここで、読み出しセルのドレインが対応するブロック選択トランジスタから最も遠い場合、ドレイン電圧が電圧降下をおこす。よって、上記第１隣接セルのドレイン領域につながるビット線に印加される上記プリチャージの電位を上記読み出しドレインバイアス電位と同電位とした場合、第１隣接セルのドレイン領域につながるビット線が読み出しセルのドレインノードよりも高くプリチャージされてしまう。これを防ぐために、この仮想接地型不揮発性半導体記憶装置では、上記第１隣接セルのドレイン領域につながるビット線に印加される上記プリチャージの電位を、上記読み出しドレインバイアス電位が最大に電圧降下をおこした場合の電圧に設定しておく。つまり、上記プリチャージの電位は、上記一のメモリセルトランジスタが対応する上記ブロック選択トランジスタから最も遠く配置されている場合に上記読み出しドレインバイアス電位が上記一のメモリセルトランジスタのドレイン領域につながるビット線を通して電圧降下をおこした値に相当する電位である。このような設定にした上で、第１隣接セルのドレイン領域につながるビット線を上記プリチャージの電位にプリチャージした後にフローティングにすれば、読み出しセルがメモリアレイ内のどの位置にあっても、正常に読み出しを行うことができる。
【００１９】
一実施形態の仮想接地型不揮発性半導体記憶装置は、上記読み出し対象となった一のメモリセルトランジスタのドレイン領域につながるビット線の電位変動に応じた入力を受けてセンス増幅するセンスアンプと、上記メモリセルトランジスタのドレイン領域の電位変動を抑えながら、このメモリセルトランジスタのソース、ドレイン領域間を流れる電流の変動を電圧変動に変換して上記センスアンプへ入力する電流電圧変換装置を備えたことを特徴とする。
【００２０】
この一実施形態の仮想接地型不揮発性半導体記憶装置では、読み出し動作時に、電流電圧変換装置が、読み出しセルのソース、ドレイン領域間を流れる電流の変動を電圧変動に変換する。センスアンプは、この電圧変動を入力として受けてセンス増幅を行う。ここで、読み出しセルがオン状態（しきい値が低い状態）の場合でも、上記電流電圧変換装置が上記読み出しセルのドレイン領域の電位変動を抑えるので、上記読み出しセルのドレインノードと第１隣接セルのドレインノードとの間には電位差がほとんど生じない。したがって、第１隣接セルから読み出しセルへのリーク電流が抑えられ、高速読み出しが可能となる。
【００２１】
また、別の局面では、この発明の仮想接地型不揮発性半導体記憶装置は、行列状に配置された複数の不揮発性メモリセルトランジスタと、行選択を行うための複数のワード線と、列選択を行うための複数のビット線を有し、一のメモリセルトランジスタのソース領域、ドレイン領域がそれぞれこのメモリセルトランジスタの行方向一方の側に隣接するメモリセルトランジスタのソース領域、行方向他方の側に隣接するメモリセルトランジスタのドレイン領域と共通に形成され、この共通に形成されたソース領域、ドレイン領域がそれぞれ上記ビット線と接続されているデディケーティッドビット線仮想接地型不揮発性半導体記憶装置において、
列方向に並ぶ複数の上記メモリセルがブロックを構成し、
上記ブロックごとに配置されたビット線ごとに、行方向に関して交互にそのビット線の端部にブロック選択トランジスタが介挿され、
上記ブロックの列方向一方の側に配置されたブロック選択トランジスタ、列方向他方の側に配置されたブロック選択トランジスタは、それぞれ行方向に関して１つおきに互いに異なる２つの制御信号によってオン、オフされるようになっており、
読み出し動作時に、列方向に関して上記各ブロック選択トランジスタの側から、それぞれ、読み出し対象となった一のメモリセルトランジスタのソース領域につながるビット線に接地電位を印加する手段と、上記一のメモリセルトランジスタのドレイン領域につながるビット線に読み出しドレインバイアス電位を印加する手段と、上記一のメモリセルトランジスタの行方向他方の側に隣接する第１隣接メモリセルトランジスタのソース領域につながるビット線をプリチャージした後フローティング状態にする手段と、上記第１隣接メモリセルトランジスタの行方向他方の側に隣接する第２隣接メモリセルトランジスタのドレイン領域につながるビット線に上記読み出しドレインバイアス電位と同じ電位を印加する手段を備え、
上記第１隣接メモリセルトランジスタのソース領域につながるビット線に印加される上記プリチャージの電位は、上記一のメモリセルトランジスタが対応する上記ブロック選択トランジスタから最も遠く配置されている場合に上記読み出しドレインバイアス電位が上記一のメモリセルトランジスタのドレイン領域につながるビット線を通して電圧降下をおこした値に相当する電位であることを特徴とする。
【００２２】
この発明の仮想接地型不揮発性半導体記憶装置では、読み出し動作時に、上記読み出しセルのソース領域、ドレイン領域に連なるブロック選択トランジスタはそれぞれオンされ、上記第１隣接セルのソース領域に連なるブロック選択トランジスタはオフされ、また、上記第２隣接セルのドレイン領域に連なるブロック選択トランジスタはオンされる。そして、第２隣接メモリセルトランジスタのドレイン領域につながるビット線に、上記読み出しドレインバイアス電位と同じ電位が印加されるようになっている。第１隣接メモリセルトランジスタのソース領域につながるビット線はフローティング状態になっていることから、第１隣接メモリセルトランジスタのソース領域は上記読み出しドレインバイアス電位と同じ電位にプリチャージされ得る。よって、読み出しセルのドレインノードから第１隣接セルへのリーク電流が有効に抑えられる。
【００２３】
また、最近は高集積化のために、ビット線（拡散領域からなる）につながる複数のメモリセル数によってブロックを構成し、ビット線ごとに、行方向に関して交互にそのビット線の端部にブロック選択トランジスタを介挿し、そのブロック選択トランジスタを介して電位を印加する場合が多い。この場合、上記読み出しセルと第２隣接メモリセルトランジスタ（これを適宜「第２隣接セル」という。）とは列方向に関して同じ側から電位供給されるので、アレイ内での読み出しセルの場所にかかわらず、上記読み出しセルに関するビット線抵抗と第２隣接セルに関するビット線抵抗とが実質的に同じになっている。したがって、本発明によれば、読み出し動作時に、上記読み出しセルのドレイン領域の電位と第２隣接セルのドレイン領域の電位とが実質的に同じになる。さらに、第１隣接メモリセルトランジスタ（これを適宜「第１隣接セル」という。）のソース領域も、フローティング状態になっていることから、上記読み出しセルのドレイン領域、第２隣接セルのドレイン領域と同じ電位にプリチャージされ得る。したがって、アレイ内での読み出しセルの場所にかかわらず、読み出しセルのドレインノードから第１隣接セルへのリーク電流が抑えられる。したがって、従来に比して高速読み出しが可能となる。
【００２４】
また、この仮想接地型不揮発性半導体記憶装置では、第１隣接セルのソース領域につながるビット線がプリチャージされた後上記フローティング状態にされる。したがって、第１隣接セルのソース領域は、上記読み出しセルのドレイン領域、第２隣接セルのドレイン領域と同じ電位までより高速にプリチャージされ得る。よって、読み出しセルのドレインノードをさらに高速にプリチャージすることができ、さらに高速読み出しが可能となる。
【００２５】
また、この仮想接地型不揮発性半導体記憶装置では、プリチャージ動作時に、第１隣接セルのソース領域に連なるブロック選択トランジスタをオフ状態にできるので、第１隣接セルのソース領域につながるビット線に関する負荷容量はそのブロックに配置された部分（サブビット線）のもののみとなる。したがって、メインビット線（ビット線のうちブロック選択トランジスタよりも電位供給側に相当する部分）の負荷容量が付加される場合に比べて、上記第１隣接セルのソースノードを非常に高速にプリチャージすることが可能となる。
【００２６】
ここで、読み出しセルのドレインが対応するブロック選択トランジスタから最も遠い場合、ドレイン電圧が電圧降下をおこす。よって、上記第１隣接メモリセルトランジスタのソース領域につながるビット線に印加される上記プリチャージの電位を上記読み出しドレインバイアス電位と同電位とした場合、第１隣接セルのソース領域につながるビット線が読み出しセルのドレインノードよりも高くプリチャージされてしまう。これを防ぐために、この仮想接地型不揮発性半導体記憶装置では、上記第１隣接メモリセルトランジスタのソース領域につながるビット線に印加される上記プリチャージの電位を、上記読み出しドレインバイアス電位が最大に電圧降下をおこした場合の電圧に設定しておく。つまり、上記プリチャージの電位は、上記一のメモリセルトランジスタが対応する上記ブロック選択トランジスタから最も遠く配置されている場合に上記読み出しドレインバイアス電位が上記一のメモリセルトランジスタのドレイン領域につながるビット線を通して電圧降下をおこした値に相当する電位である。このような設定にした上で、第１隣接セルのソース領域につながるビット線を上記プリチャージの電位にプリチャージした後にフローティングにすれば、読み出しセルがメモリアレイ内のどの位置にあっても、正常に読み出しを行うことができる。
【００２７】
一実施形態の仮想接地型不揮発性半導体記憶装置は、上記読み出し対象となった一のメモリセルトランジスタのドレイン領域につながるビット線の電位変動に応じた入力を受けてセンス増幅するセンスアンプと、上記メモリセルトランジスタのドレイン領域の電位変動を抑えながら、このメモリセルトランジスタのソース、ドレイン領域間を流れる電流の変動を電圧変動に変換して上記センスアンプへ入力する電流電圧変換装置を備えたことを特徴とする。
【００２８】
この一実施形態の仮想接地型不揮発性半導体記憶装置では、読み出し動作時に、電流電圧変換装置が、読み出しセルのソース、ドレイン領域間を流れる電流の変動を電圧変動に変換する。センスアンプは、この電圧変動を入力として受けてセンス増幅を行う。ここで、読み出しセルがオン状態（しきい値が低い状態）の場合でも、上記電流電圧変換装置が上記読み出しセルのドレイン領域の電位変動を抑えるので、上記読み出しセルのドレインノードと第１隣接セルのソースノードとの間には電位差がほとんど生じない。したがって、第１隣接セルから読み出しセルへのリーク電流が抑えられ、高速読み出しが可能となる。
【００２９】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３０】
図１は、一実施形態の仮想接地型不揮発性半導体記憶装置のメモリアレイの回路構成を示している。なお、メモリアレイは仮想接地型であり、同図は、メモリアレイのうち複数ブロックに区分されたうちの１つのブロックを表している。メモリセルはＡＣＴ（Asymmetrical Contactless Transistor）セルを用いている。
【００３１】
上記ＡＣＴセルは、以下のように動作する。尚、書き込み・消去にはＦＮトンネル効果を利用する。まず、読み出し・ベリファイ動作について説明する。読み出しもベリファイ動作も同じ動作で行なう。読み出し時は、図９（ａ）に示すように、各メモリセルを構成するトランジスタのワード線ＷＬに読み出し電圧（ベリファイ電圧）を印加し、ソース側サブビット線ＳＢに１Ｖを印加する。そして、接地したドレイン側サブビット線ＳＢへ電流が流れて、１Ｖのプリチャージ電圧が低下するかどうかをセンスアンプでセンス増幅する。これによって、メモリセルトランジスタのオン，オフ状態の判定を行なう。
【００３２】
書き込み時には、図９（ｂ）に示すように、各メモリセルを構成するトランジスタのゲートに負電圧を印加し、ドレイン側のサブビット線ＳＢには正電圧を印加し、ソース側のサブビット線ＳＢはフローティング状態にしておく。そうすると、ドレイン側のサブビット線ＳＢにおけるｎ＋側とフローティングゲートＦＧとの間にＦＮトンネル現象が発生して、フローティングゲートＦＧからドレイン側のサブビット線ＳＢに電子が引き抜かれる。こうして、上記トランジスタの閾値電圧を下げることによって書き込みを行なう。
【００３３】
一方、消去時には、図９（ｃ）に示すように、各メモリセルを構成するトランジスタのゲートに高電圧を印加し、ドレイン、ソース側のサブビット線ＳＢおよび基板（ｐ−領域）には負電圧を印加する。そうすると、上記基板のチャネル領域とフローティングゲートＦＧとの間にＦＮトンネル現象が発生してフローティングゲートＦＧに電子が注入される。こうして、上記トランジスタの閾値電圧を上げることによって消去を行なう。
【００３４】
図１において、ＳＢＬ０〜ＳＢＬｎは拡散ビット線（サブビット線）であり、隣接する２つのメモリセルで上記拡散ビット線ＳＢＬを共有する。ブロック選択信号によってブロック選択線ＳＧ０，ＳＧ１を選択することでこのブロックが選択され、拡散ビット線ＳＢＬ０〜ＳＢＬｎをブロック選択トランジスタＴＢ０〜ＴＢｎを介してそれぞれ複数ブロックで共有するメインビット線ＭＢＬ０〜ＭＢＬｎに接続する。ＷＬ０〜ＷＬｎはワード線であり、各メモリセルの制御ゲートに接続されている。
【００３５】
このメモリアレイ内で、メモリセルＭＣ０４（図中、丸で囲んで示す）を選択して読み出す場合の動作について説明する。予め全てのビット線は接地電位ＧＮＤとしておく。まず、ワード線ＷＬ０を選択し読み出しセルＭＣ０４の制御ゲートに読み出し電圧Ｖｃｇを印加する。同時に、ブロック選択線ＳＧ０、ＳＧ１を'Ｈ'にしてブロック選択トランジスタＴＢ０〜ＴＢｎをＯＮにしてこのブロックを選択し、各拡散ビット線ＳＢＬをそれぞれ対応するメインビット線ＭＢＬに接続する。次に、メインビット線ＭＢＬのうちＭＢＬ４に読み出しドレイン電圧Ｖｒｅａｄを印加し、ＭＢＬ２にＶｒｅａｄと同電位のドレインバイアスＶｄｂを印加する。また、他のメインビット線ＭＢＬは０Ｖのフローティング状態にする。
【００３６】
このとき、ドレインバイアスＶｄｂは読み出しドレイン電圧Ｖｒｅａｄと同電位であるから、ドレインバイアスを同じブロック選択トランジスタ側から印加することにより、読み出しセルＭＣ０４のドレインに与えられるドレイン電圧とドレインバイアスの印加される第２隣接セルＭＣ０２のドレイン電圧は同電位となる。さらに、第１隣接セルＭＣ０３のドレイン電圧も両側の拡散ビット線からチャージされることで同電位にプリチャージされる。よって、拡散ビット線ＳＢＬ４から第１隣接セルＭＣ０３へのリーク電流を防ぐことができ、読み出しドレイン電圧のプリチャージ時間の増加を抑えることができる。この結果、高速読み出しが可能となる。
【００３７】
図７は、読み出しセルのドレインがブロック選択トランジスタから最も遠くなる場合の例である。メモリセルＭＣｎ４を読み出す場合、読み出しドレイン電圧Ｖｒｅａｄは拡散ビット線ＳＢＬ４の寄生抵抗Ｒｄにより電圧降下した値となる。このとき、リーク電流を防ぐために拡散ビット線ＳＢＬ２にはドレインバイアスＶｄｂが印加されるが、拡散ビット線ＳＢＬ２の寄生抵抗Ｒｄにより電圧降下をおこす。よって、上記各拡散ビット線ＳＢＬは同じ寄生抵抗となるため、読み出しセルのドレイン電圧と第１隣接セルＭＣ０３のドレイン電圧はほぼ同じ電位となる。したがって、読み出しセルＭＣ０４のドレインから第１隣接セルＭＣ０３への電流流出および第１隣接セルＭＣ０３から読み出しセルＭＣ０４への電流流入を抑えることができる。この結果、高速読み出しが可能となる。
【００３８】
図２は、図１のメモリアレイ内で、上記とは異なる電圧印加条件を採用した例を示している。上述の例と同様に、メモリセルＭＣ０４を選択して読み出す場合の動作について説明する。まず、ワード線ＷＬ０を選択し読み出しセルＭＣ０４の制御ゲートに読み出し電圧Ｖｃｇを印加する。同時に、ブロック選択線ＳＧ０、ＳＧ１を'Ｈ'にしてブロック選択トランジスタＴＢ０〜ＴＢｎをＯＮにしてこのブロックを選択し、各拡散ビット線ＳＢＬをそれぞれ対応するメインビット線ＭＢＬに接続する。次に、メインビット線ＭＢＬのうちＭＢＬ４に読み出しドレイン電圧Ｖｒｅａｄを印加し、ＭＢＬ２にＶｒｅａｄと同電位のドレインバイアスＶｄｂを印加する。さらに、ＭＢＬ３にＶｄｂを印加し、第１隣接セルＭＣ０３のドレインノードをプリチャージし、その後フローティング状態にする。また、他のメインビット線ＭＢＬはフローティング状態にする。
【００３９】
このとき、第１隣接セルＭＣ０３のドレインノードは、拡散ビット線ＳＢＬ３の抵抗によってＶｄｂより低い電圧にプリチャージされているが、プリチャージ後フローティングにされるため、第２隣接セルＭＣ０２を介してドレインバイアスＶｄｂまでさらにチャージされる。よって、読み出しセルＭＣ０４のドレインに与えられるドレイン電圧と第１隣接セルＭＣ０３のドレイン電圧は同電位となり、拡散ビット線ＳＢＬ４から第１隣接セルＭＣ０３へのリーク電流を防ぐことができ、読み出しドレイン電圧のプリチャージ時間の増加を抑えることができる。この結果、高速読み出しが可能となる。
【００４０】
図３は、図１で示したメモリアレイに読み出し回路を付加した例を示している。この読み出し回路は、クランプトランジスタＴｃｐと、インバータ回路ＩＮＶを備えている。ＳＡはセンスアンプＳＡである。
【００４１】
クランプトランジスタＴｃｐのソースは読み出しセルのメインビット線ＭＢＬに接続されている。クランプトランジスタＴｃｐのゲートは上記メインビット線ＭＢＬの電圧を反転増幅するインバータ回路ＩＮＶの出力信号を受ける。クランプトランジスタＴｃｐのドレインは抵抗Ｒｐを介して電位Ｖｐによってプルアップされ、センスアンプＳＡの入力ノードｓｅｎに接続されている。センスアンプＳＡは電流検知型の差動アンプにより構成されており、読み出し用リファレンスセル（オン状態とオフ状態の中間のしきい値電圧をもったメモリセル）の出力ノードｒｅｆの電位と上記ｓｅｎノードの電位とを比較してセンス増幅を行う。この読み出し回路は、ビット線読み出しドレイン電圧の変動を抑えながら読み出しセル電流の変動をクランプトランジスタＴｃｐのドレイン電圧変動に変換する電流電圧変換装置として動作する。
【００４２】
この回路構成で、メモリセルＭＣ０４を選択して読み出す場合の動作について説明する。まず、ワード線ＷＬ０を選択し読み出しセルＭＣ０４の制御ゲートに読み出し電圧Ｖｃｇを印加する。同時に、ブロック選択線ＳＧ０、ＳＧ１を'Ｈ'にしてブロック選択トランジスタＴＢ０〜ＴＢｎをＯＮにしてこのブロックを選択し、各拡散ビット線ＳＢＬをそれぞれ対応するメインビット線ＭＢＬに接続する。次に、メインビット線ＭＢＬのうちＭＢＬ４に読み出しドレイン電圧Ｖｒｅａｄを印加し、ＭＢＬ２にＶｒｅａｄと同電位のドレインバイアスＶｄｂを印加する。また、他のメインビット線ＭＢＬはフローティング状態にする。
【００４３】
このとき、ドレインバイアスＶｄｂは読み出しドレイン電圧Ｖｒｅａｄと同電位であるから、ドレインバイアスを同じブロック選択線ＳＧ側から印加することにより、読み出しセルＭＣ０４のドレインに与えられるドレイン電圧とドレインバイアスの印加される第２隣接セルＭＣ０２のドレイン電圧は同電位となる。さらに、第１隣接セルＭＣ０３のドレイン電圧も両側の拡散ビット線からチャージされることで同電位にプリチャージされる。この状態においてセンスアンプＳＡがアクティブになると、読み出しセルＭＣ０４のオン，オフ状態に応じて次のようにして読み出し動作が行われる。
【００４４】
読み出しセルＭＣ０４がオフ状態のとき、セル電流が流れないため、Ｖｒｅａｄの電位はプリチャージの電位を保つ。このとき、第１隣接セルＭＣ０３のドレインノードのプリチャージ電圧ＶｄｂとＶｒｅａｄはほぼ同電位であるため、第１隣接セルＭＣ０３へのリークは発生しない。よって、読み出し時間に対するオーバーヘッドは発生しない。
【００４５】
読み出しセルＭＣ０４がオン状態のとき、この読み出しセルＭＣ０４のドレイン領域からソース領域へセル電流が流れてＶｒｅａｄ電圧が低下する。このとき、ビット線の電位を直接センス増幅する読み出し回路の場合は、第１隣接セルＭＣ０３のドレインバイアスＶｄｂとＶｒｅａｄとの間の電位差が無視できないほど大きくなり、第１隣接セルＭＣ０３のドレインノードからリーク電流が流れ込み、読み出しノードの電流の低下を引き起こす。これにより、読み出しセルＭＣ０４がオン状態であってもオフ状態と誤読み出しするという問題がおこる。しかし、上記読み出し回路は、ビット線電圧をほぼ一定に保つようにクランプトランジスタＴｃｐが動作し、セル電流の差をセンスノードｓｅｎの電圧の差として変換する構成なので、このときのビット線の変動はごくわずかである（例えば、０．１Ｖなど）。図８は上記読み出し動作におけるビット線とセンスノードの振る舞いを示したものである。図に示したように、ビット線電圧の微小な変動に対してセンスノードｓｅｎの電圧が大きく変化している。よって、第１隣接セルＭＣ０３のドレインノードのプリチャージ電圧ＶｄｂとＶｒｅａｄの電圧差はわずかであり、第１隣接セルＭＣ０３を介してリーク電流が読み出しセルＭＣ０４のドレインに流れ込むという問題は発生しない。よって、読み出し時間に対するオーバーヘッドは発生しない。
【００４６】
尚、上記実施の形態においては、アレイ構成をデディケーティッドビット線仮想接地型にした場合、ビット線を選択するデコーダを変更することにより適応可能である。また、メモリセルとしてＡＣＴメモリセルを用いた場合を例に説明しているが、この発明はこれに限定されるものではなく他の不揮発メモリセルでも適応可能である。
【００４７】
図４に示すように、拡散ビット線ＳＢＬの列方向上側に配置されたブロック選択トランジスタＴＢ０，ＴＢ２，ＴＢ４，ＴＢ６，ＴＢ８は行方向に関して１つおきに互いに異なる２つのブロック選択信号ＳＧ０，ＳＧ２によってオン、オフ制御され、また、列方向下側に配置されたブロック選択トランジスタＴＢ１，ＴＢ３，ＴＢ５，ＴＢ７，ＴＢ９は行方向に関して１つおきに互いに異なる２つのブロック選択信号ＳＧ１，ＳＧ３によってオン、オフ制御されるようになっていても良い。
【００４８】
この回路構成では、読み出し動作時に、読み出しセルＭＣ０４のソース領域、ドレイン領域に連なるブロック選択トランジスタＴＢ４，ＴＢ５はそれぞれオンされ、第１隣接セルＭＣ０３のドレイン領域に連なるブロック選択トランジスタＴＢ３はオフされ、また、第２隣接セルＭＣ０２のドレイン領域に連なるブロック選択トランジスタＴＢ２はオンされる。これにより、読み出しセルＭＣ０４の読み出しが行われる。
【００４９】
ここで、プリチャージ動作時に、第１隣接セルＭＣ０３のドレイン領域に連なるブロック選択トランジスタＴＢ３をオフ状態にできるので、第１隣接セルＭＣ０３のドレイン領域につながるビット線に関する負荷容量はそのブロックに配置された拡散ビット線ＳＢＬ３のもののみとなる。したがって、メインビット線ＭＢＬ３の負荷容量がつく場合に比べて、第１隣接セルＭＣ０３のドレインノードを非常に高速にプリチャージすることが可能となる。この結果、高速読み出しが可能となる。
【００５０】
図５は、別の実施形態の仮想接地型不揮発性半導体記憶装置のメモリアレイおよびデコーダ回路の構成を示している。なお、メモリアレイはデディケーティッドビット線仮想接地型であり、同図は、メモリアレイのうち複数ブロックに区分されたうちの１つのブロックを表している。
【００５１】
拡散ビット線ＳＢＬ０、ＳＢＬ２、ＳＢＬ４…と拡散ビット線ＳＢＬ１、ＳＢＬ３、ＳＢＬ５…は濃度プロファイルの異なる埋め込み拡散層で形成されている。読み出し動作においては拡散ビット線ＳＢＬ０、ＳＢＬ２、ＳＢＬ４…をドレインノード、拡散ビット線ＳＢＬ１、ＳＢＬ３、ＳＢＬ５…をソースノードとして用いる。ブロック選択信号によってブロック選択線ＳＧ０，ＳＧ１を選択することでこのブロックが選択され、拡散ビット線ＳＢＬ０〜ＳＢＬｎをブロック選択トランジスタＴＢ０〜ＴＢｎを介してそれぞれ複数ブロックで共有するメインビット線ＭＢＬ０〜ＭＢＬｎに接続する。ＷＬ０〜ＷＬｎはワード線であり、各メモリセルの制御ゲートに接続されている。
【００５２】
次に図５におけるデコーダ回路について説明する。ドレイン選択トランジスタＴＤ０〜ＴＤｎは、ドレインデコーダＤＤによって１つが選択されるノードＤ０〜Ｄｎがゲートに接続されており、選択されたメモリセルのドレインノードをセンスアンプＳＡからのノードＤＳに接続する。破線で囲まれた部分がドレインバイアスデコーダＤＢＤである。このドレインバイアスデコーダＤＢＤは、ドレインバイアス選択信号転送トランジスタＤＤ０〜ＤＤｎとＤＲ０〜ＤＲｎから構成されており、それぞれドレインプリデコーダＤＰＤからのノードＤＥ、ＤＯによって選択される。ドレインプリデコーダＤＰＤは選択されたメモリセルに応じてＤＥあるいはＤＯを選択する。ドレインバイアス選択トランジスタＴＣ０〜ＴＣｎは、上記ドレインバイアスデコーダＤＢＤにより１つが選択され、ドレインバイアスを印加すべきビット線をバイアス制御回路ＢＣからのノードＤＢに接続する。ソース選択トランジスタＴＳ０〜ＴＳｎは、ソースデコーダＳＤによって１つが選択されるノードＳ０〜Ｓｎがゲートに接続されており、選択されたメモリセルのソースノードをバイアス制御回路ＢＣからのノードＳＢに接続する。鎖線で囲まれた部分がソースバイアスデコーダＳＢＤである。このソースバイアスデコーダＳＢＤは、ソースバイアス選択信号転送トランジスタＳＤ０〜ＳＤｎとＳＲ０〜ＳＲｎから構成されており、それぞれソースプリデコーダＳＰＤからのノードＳＥ、ＳＯによって選択される。ソースプリデコーダＳＰＤは選択されたメモリセルに応じてＳＥあるいはＳＯを選択する。また、ソースバイアス選択トランジスタＴＲ０〜ＴＲｎは、読み出し時に第１隣接セル（読み出しセルとドレインノードを共有するセル）のソースノードをプリチャージ後にフローティングにする読み出し方式の場合に動作する。具体的には、このソースバイアス選択トランジスタＴＲ０〜ＴＲｎは、上記ソースバイアスデコーダＳＢＤにより１つが選択され、ソースバイアスを印加すべきビット線をバイアス制御回路ＢＣからのノードＳＢに接続する。
【００５３】
この図５の回路構成で、メモリセルＭＣ０２を選択して読み出す場合の動作について説明する。予め全てのビット線は接地電位ＧＮＤとしておく。まず、ワード線ＷＬ０を選択し読み出しセルＭＣ０２の制御ゲートに読み出し電圧Ｖｃｇを印加する。同時に、ブロック選択線ＳＧ０、ＳＧ１を'Ｈ'にしてブロック選択トランジスタＴＢ０〜ＴＢｎをＯＮにしてこのブロックを選択し、各拡散ビット線ＳＢＬをそれぞれ対応するメインビット線ＭＢＬに接続する。また、ドレインデコーダＤＤではノードＤ１が、ソースデコーダＳＤではノードＳ１が選択され、それぞれドレイン選択トランジスタＴＤ１とソース選択トランジスタＴＳ１をＯＮにするとともに、読み出しセルＭＣ０２のドレインノードをセンスアンプＳＡに、ソースノードをバイアス制御回路ＢＣにそれぞれ接続する。また、ドレインプリデコーダＤＰＤではノードＤＥが選択され、ドレインバイアスデコーダＤＢＤのドレインバイアス選択信号転送トランジスタＤＤ０〜ＤＤ３をＯＮにする。このとき、ドレインデコーダＤＤによってノードＤ１が選択されているので、ドレインバイアス選択信号転送トランジスタＤＤ１を介してドレインバイアス選択トランジスタＴＣ０がＯＮとなり、第２隣接セルＭＣ００のドレインノードをバイアス制御回路ＢＣに接続する。
【００５４】
次に、バイアス制御回路ＢＣによってドレインバイアスＤＢはＶｄｂに、ソースバイアスＳＢはＧＮＤに設定され、さらに、センスアンプＳＡによってノードＤＳに読み出し電圧Ｖｒｅａｄが印加される。よって、読み出しセルＭＣ０２のドレインにＶｒｅａｄ、ソースにＧＮＤが印加され、さらに読み出しセルＭＣ０２の行方向左側２つ隣りに位置する第２隣接セルＭＣ００のドレインノードにＶｄｂが印加されて、第１隣接セルＭＣ０１のソースノードは０Ｖのフローティング状態から、第１隣接セルＭＣ０１および第２隣接セルＭＣ００を介してＶｒｅａｄおよびＶｄｂと同電位にプリチャージされる。
【００５５】
このような電圧印加方法によれば、ドレインバイアスＶｄｂは読み出しドレイン電圧Ｖｒｅａｄと同電位であり、ドレインバイアスを同じブロック選択トランジスタ側から印加することにより、読み出しセルＭＣ０２のドレインに与えられるドレイン電圧とドレインバイアスの印加される第２隣接セルＭＣ００のドレイン電圧とは同電位となる。さらに、第１隣接セルＭＣ０１のソース電圧も両側の拡散ビット線からチャージされることで同電位にプリチャージされる。よって、読み出しセルＭＣ０２のドレインノードから第１隣接セルＭＣ０１を介してのリーク電流を防ぐことができ、ドレインノードのプリチャージ時間の増加を抑えることができる。また、第１隣接セルＭＣ０１のソースノードから読み出しセルＭＣ０２のドレインノードへの電流流入も抑えることができる。この結果、高速読み出しが可能となる。
【００５６】
次に、この図５の回路構成で、メモリセルＭＣ０３を選択して読み出す場合の動作について説明する。予め全てのビット線は接地電位ＧＮＤとしておく。まず、ワード線ＷＬ０を選択し読み出しセルＭＣ０３の制御ゲートに読み出し電圧Ｖｃｇを印加する。同時に、ブロック選択線ＳＧ０、ＳＧ１を'Ｈ'にしてブロック選択トランジスタＴＢ０〜ＴＢｎをＯＮにしてこのブロックを選択し、各拡散ビット線ＳＢＬをそれぞれ対応するメインビット線ＭＢＬに接続する。また、ドレインデコーダＤＤではノードＤ２が、ソースデコーダＳＤではノードＳ１が選択され、それぞれドレイン選択トランジスタＴＤ２とソース選択トランジスタＴＳ１をＯＮにするとともに、読み出しセルＭＣ０３のドレインノードをセンスアンプＳＡに、ソースノードをバイアス制御回路ＢＣにそれぞれ接続する。また、ドレインプリデコーダＤＰＤではノードＤＯが選択され、ドレインバイアスデコーダＤＢＤのドレインバイアス選択信号転送トランジスタＤＲ０〜ＤＲ３をＯＮにする。このとき、ドレインデコーダＤＤによってノードＤ２が選択されているので、ドレインバイアス選択信号転送トランジスタＤＲ２を介してドレインバイアス選択トランジスタＴＣ３がＯＮとなり、ＭＣ０５のドレインノードをバイアス制御回路ＢＣに接続する。
【００５７】
次に、バイアス制御回路ＢＣによってドレインバイアスＤＢはＶｄｂに、ソースバイアスＳＢはＧＮＤに設定され、さらに、センスアンプＳＡによってノードＤＳに読み出し電圧Ｖｒｅａｄが印加される。よって、読み出しセルＭＣ０３のドレインにＶｒｅａｄ、ソースにＧＮＤが印加され、さらに読み出しセルＭＣ０３の行方向右側２つ隣りに位置する第２隣接セルＭＣ０５のドレインノードにＶｄｂが印加されて、第１隣接セルＭＣ０４のソースノードは０Ｖのフローティング状態から、第１隣接セルＭＣ０４および第２隣接セルＭＣ０５を介してＶｒｅａｄおよびＶｄｂと同電位にプリチャージされる。
【００５８】
このような電圧印加方法によれば、ドレインバイアスＶｄｂは読み出しドレイン電圧Ｖｒｅａｄと同電位であり、ドレインバイアスを同じブロック選択トランジスタ側から印加することにより、読み出しセルＭＣ０３のドレインに与えられるドレイン電圧とドレインバイアスの印加される第２隣接セルＭＣ０５のドレイン電圧とは同電位となる。さらに、第１隣接セルＭＣ０４のソース電圧も両側の拡散ビット線からチャージされることで同電位にプリチャージされる。よって、読み出しセルＭＣ０３のドレインノードから第１隣接セルＭＣ０４を介してのリーク電流を防ぐことができ、ドレインノードのプリチャージ時間の増加を抑えることができる。また、第１隣接セルＭＣ０４のソースノードから読み出しセルＭＣ０３のドレインノードへの電流流入も抑えることができる。この結果、高速読み出しが可能となる。
【００５９】
次に、図５の回路構成で、メモリセルＭＣ０２を選択して読み出す場合で、さらに、第１隣接セルＭＣ０１のソースノードを同時にプリチャージする場合（センス増幅時はフローティング）の動作について説明する。予め全てのビット線は接地電位ＧＮＤとしておく。まず、ワード線ＷＬ０を選択し読み出しセルＭＣ０２の制御ゲートに読み出し電圧Ｖｃｇを印加する。同時に、ブロック選択線ＳＧ０、ＳＧ１を'Ｈ'にしてブロック選択トランジスタＴＢ０〜ＴＢｎをＯＮにしてこのブロックを選択し、各拡散ビット線ＳＢＬをそれぞれ対応するメインビット線ＭＢＬに接続する。ドレインデコーダではノードＤ１が、ソースデコーダＳＤではノードＳ１が選択され、それぞれドレイン選択トランジスタＴＤ１とソース選択トランジスタＴＳ１をＯＮにするとともに、読み出しセルＭＣ０２のドレインノードをセンスアンプＳＡに、ソースノードをバイアス制御回路ＢＣにそれぞれ接続する。また、ドレインプリデコーダＤＰＤではノードＤＥが選択され、ドレインバイアスデコーダＤＢＤのドレインバイアス選択信号転送トランジスタＤＤ０〜ＤＤ３をＯＮにする。このとき、ドレインデコーダＤＤによってノードＤ１が選択されているので、ドレインバイアス選択信号転送トランジスタＤＤ１を介してドレインバイアス選択トランジスタＴＣ０がＯＮとなり、第２隣接セルＭＣ００のドレインノードをバイアス制御回路ＢＣに接続する。
【００６０】
同時に、ソースプリデコーダＳＰＤではノードＳＥが選択され、ソースバイアスデコーダＳＢＤのソースバイアス選択信号転送トランジスタＳＤ０〜ＳＤ３をＯＮにする。このとき、ソースデコーダＳＤによってノードＳ１が選択されているので、ソースバイアス選択信号転送トランジスタＳＤ１を介してソースバイアス選択トランジスタＴＲ０がＯＮとなり、第１隣接セルＭＣ０１のソースノードをバイアス制御回路ＢＣに接続する。
【００６１】
次に、バイアス制御回路ＢＣによってドレインバイアスＤＢはＶｄｂに、ソースバイアスＳＣはＶｓｂに、ソースバイアスＳＢはＧＮＤに設定され、さらに、ＳＡによってノードＤＳに読み出し電圧Ｖｒｅａｄが印加される。よって、読み出しセルＭＣ０２のドレインにＶｒｅａｄ、ソースにＧＮＤが印加され、さらに読み出しセルＭＣ０２の行方向左側２つ隣りに位置する第２隣接セルＭＣ００のドレインノードにＶｄｂが印加され、第１隣接セルＭＣ０１のソースノードにＶｓｂが印加される。プリチャージが終了すると、バイアス制御回路ＢＣによりノードＳＣはフローティング状態になる。
【００６２】
このような電圧印加方法によれば、ドレインバイアスＶｄｂは読み出しドレイン電圧Ｖｒｅａｄと同電位であり、ドレインバイアスを同じブロック選択トランジスタ側から印加することにより、読み出しセルＭＣ０２のドレインに与えられるドレイン電圧とドレインバイアスの印加される第２隣接セルＭＣ００のドレイン電圧とは同電位となる。さらに、隣接セルＭＣ０１のソース電圧もＶｓｂにチャージされ、チャージ後フローティングになるため、ＶｄｂとＶｒｅａｄと同電位にプリチャージされる。よって、読み出しセルＭＣ０２のドレインノードから第１隣接セルＭＣ０１を介してのリーク電流を防ぐことができ、ドレインノードのプリチャージ時間の増加を抑えることができる。また、第１隣接セルＭＣ０１のソースノードから読み出しセルＭＣ０２のドレインノードへの電流流入も抑えることができる。この結果、高速読み出しが可能となる。
【００６３】
ここで、図７で示したように読み出しセルのドレインがブロック選択トランジスタから最も遠い場合、ドレイン電圧が電圧降下をおこす。よって、上記ＶｓｂをＶｄｂと同電位とした場合、第１隣接セルのソースノードが読み出しセルのドレインノードよりも高くプリチャージされてしまう。これを防ぐために、ＶｓｂはＶｄｂが最大に電圧降下をおこした場合の電圧に設定しておく。このような設定にした上で、第１隣接セルのソースノードをＶｓｂにプリチャージ後にフローティングにすれば、両側のビット線からさらにプリチャージされてＶｄｂおよびＶｒｅａｄと同電位までプリチャージされる。よって、読み出しセルがメモリアレイ内のどの位置にあっても、正常に読み出しを行うことができる。
【００６４】
【発明の効果】
以上から明らかなように、この発明の仮想接地型不揮発性半導体記憶装置によれば、隣接セルへのリーク電流を有効に抑えることができ、したがって高速読み出しを実現できる。
【図面の簡単な説明】
【図１】  本発明の一実施形態の仮想接地型不揮発性半導体記憶装置のメモリアレイの回路構成および電圧印加条件を示す図である。
【図２】  上記仮想接地型不揮発性半導体記憶装置における他の電圧印加条件を示す図である。
【図３】  上記仮想接地型不揮発性半導体記憶装置のメモリアレイに読み出し回路を付加した態様を示す図である。
【図４】  上記仮想接地型不揮発性半導体記憶装置において、拡散ビット線の各端部でブロック選択トランジスタが行方向に関して１つおきに互いに異なる２つのブロック選択信号ＳＧ１，ＳＧ３によってオン、オフ制御されるようにした変形例を示す図である。
【図５】  本発明の別の実施形態の仮想接地型不揮発性半導体記憶装置のメモリアレイおよびデコーダ回路の構成を示す図である。
【図６】  従来の電圧印加条件での問題点を説明する図である。
【図７】  図１に示した実施形態による動作を説明する図である。
【図８】  図５に示した実施形態における読み出し回路の動作を説明する図である。
【図９】  ＡＣＴセルでの読み出し、書きこみ、消去動作を模式的に説明する図である。
【図１０】  従来の仮想接地型不揮発性半導体記憶装置の構成を例示する図である。
【図１１】  従来の別の仮想接地型不揮発性半導体記憶装置の構成を例示する図である。
【符号の説明】
ＭＣ  メモリセル
ＷＬ  ワード線
ＭＢＬ  メインビット線
ＳＢＬ  サブビット線
ＳＧ  ブロック選択線
ＴＢ  ブロック選択トランジスタ
ＳＡ  センスアンプ
Ｖｐ  センスノードのプルアップ電圧
Ｒｐ  センスノードのプルアップ抵抗
ＩＮＶ  反転増幅回路
Ｔｃｐ  クランプトランジスタ
ｒｅｆ  リファレンスノード
ｓｅｎ  センスノード
ＴＤ０〜ＴＤ３  ドレイン選択トランジスタ
ＴＳ０〜ＴＳ３  ソース選択トランジスタ
ＴＣ０〜ＴＣ３  ドレインバイアス選択トランジスタ
ＴＲ０〜ＴＲ３  ソースバイアス選択トランジスタ
ＤＤ０〜ＤＤ３、ＤＲ０〜ＤＲ３  ドレインバイアス選択信号転送トランジスタ
ＳＤ０〜ＳＤ３、ＳＲ０〜ＳＲ３  ソースバイアス選択信号転送トランジスタ
ＤＥ、ＤＯ  ドレインバイアスデコーダのデコード信号
ＳＥ、ＳＯ  ソースバイアスデコーダのデコード信号
ＤＳ  センスアンプとビット線の接続ノード
ＤＢ  ドレインバイアス電圧ノード
ＳＣ  ソースバイアス電圧ノード
ＳＢ  ソース電圧ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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