(57)【特許請求の範囲】
【請求項１】
ディジタル信号駆動回路における高調波成分を最小化する方法であって、
前記ディジタル信号駆動回路は、該ディジタル信号駆動回路に付随する入力ノードに加えられるディジタル入力信号を有し、対応するディジタル出力信号を該ディジタル信号駆動回路に付随する出力ノード上に生成し、
前記方法は、
２つ以上のＭＯＳデバイスを互いにカスコード接続し、かつ、前記入力ノード及び前記出力ノードと接続するステップと、
前記高調波成分が最小化されるように、前記２つ以上のカスコード接続されたＭＯＳデバイスに係る１つまたは複数の寄生容量を用いて、前記出力信号に関連する１つまたは複数のエッジ遷移のスルーレートを制御するステップと、
を含むことを特徴とする方法。
【請求項２】
前記２つ以上のカスコード接続されたＭＯＳデバイスはそれぞれゲート電極を更に有し、
前記方法は、高調波成分が最小化されるように、前記ゲート電極のうちの少なくとも１つを所定の電位に結合するステップを更に含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記２つ以上のカスコード接続されたＭＯＳデバイスはそれぞれソース電極及びドレイン電極を更に有し、
前記方法は、前記ゲート電極ごとに制御信号を加え、前記対応する各々の前記ソース電極と前記ドレイン電極との間のリーク電流経路を断つステップを更に含むことを特徴とする請求項２に記載の方法。
【請求項４】
前記ゲート電極のうち少なくとも１つから前記所定の電位へのコンダクタンスを限定するステップを更に含むことを特徴とする請求項３に記載の方法。
【請求項５】
前記限定するステップは、能動素子を用いて前記コンダクタンスを限定するステップを更に含むことを特徴とする請求項４に記載の方法。
【請求項６】
前記限定するステップは、受動素子を用いて前記コンダクタンスを限定するステップを更に含むことを特徴とする請求項５に記載の方法。
【請求項７】
ディジタル入力を受信するための入力ノードと、対応するディジタル出力信号を出力するための出力ノードとを有し、高調波成分を最小化するためのディジタル信号駆動回路であって、
前記入力ノード及び前記出力ノードを有するカスコード接続された２つ以上のＭＯＳデバイスと、
前記高調波成分が最小化されるように、前記出力信号に関連する１つまたは複数のエッジ遷移のスルーレートを制御するための前記２つ以上のカスコード接続されたＭＯＳデバイスに係る１つまたは複数の寄生容量と、
を備えることを特徴とするディジタル信号駆動回路。
【請求項８】
前記２つ以上のカスコード接続されたＭＯＳデバイスはそれぞれゲート電極を更に有し、
前記高調波成分が最小化されるように、前記ゲート電極のうちの少なくとも１つが所定の電位に結合されていることを特徴とする請求項７に記載の回路。
【請求項９】
前記２つ以上のカスコード接続されたＭＯＳデバイスはそれぞれソース電極及びドレイン電極を更に有し、
前記ゲート電極ごとに制御信号を更に加え、対応する各々の前記ソース電極と前記ドレイン電極との間のリーク電流経路を断つことを特徴とする請求項８に記載の回路。
【請求項１０】
前記ゲート電極と前記所定の電位との間に所定のコンダクタンスを更に含むことを特徴とする請求項９に記載の回路。
【請求項１１】
前記所定のコンダクタンスは、能動素子を用いて与えられることを特徴とする請求項１０に記載の回路。
【請求項１２】
前記限定するステップは、受動素子を用いて前記コンダクタンスを限定するステップを更に含むことを特徴とする請求項１１に記載の回路。
【請求項１３】
ディジタル信号駆動回路であって、
入力電圧を受信するための入力ノードと、
対応するディジタル出力信号を出力するための出力ノードと、
前記入力ノードで受信した前記入力電圧を基準にして前記出力ノードに電流を供給するために、前記入力ノードと前記出力ノードとの間で互いにカスコード接続された少なくとも２つのＭＯＳデバイスと、
高調波成分が最小化されるように、前記出力信号に関連する１つまたは複数のエッジ遷移のスルーレートを制御するための前記少なくとも２つのカスコード接続されたＭＯＳデバイスに係る少なくとも１つの寄生容量と、
を備えることを特徴とするディジタル信号駆動回路。
【請求項１４】
休止時間中に前記少なくとも２つのＭＯＳデバイスをターンオフする手段を更に含むことを特徴とする請求項１３に記載の駆動回路。
【請求項１５】
前記少なくとも２つのカスコード接続されたＭＯＳデバイスは、スイッチとして動作するためにカスコード接続された２つのＮ型ＭＯＳデバイスを含むことを特徴とする請求項１３に記載の駆動回路。
【請求項１６】
前記少なくとも２つのカスコード接続されたＭＯＳデバイスは、スイッチとして動作するためにカスコード接続された２つのＰ型ＭＯＳデバイスを含むことを特徴とする請求項１３に記載の駆動回路。
【請求項１７】
前記少なくとも２つのカスコード接続されたＭＯＳデバイスは、スイッチとして動作するためにカスコード接続された２つのＰ型ＭＯＳデバイス及び２つのＮ型ＭＯＳデバイスを含むことを特徴とする請求項１３に記載の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は回路設計に関するものであり、特に、高集積混合モード回路における高調波の干渉を低減するための方法及び装置に関するものである。
【０００２】
[関連出願]
本出願は、1999年５月１２日に出願された米国仮特許出願番号第60/133,866号の“高調波成分を抑えたカスコード信号ドライバ”に関連しており、この優先権を主張するものである。本仮特許出願の開示は参照として本明細書に組み入れられている。
【０００３】
【従来の技術】
現在の通信装置は、費用対効果の高い製造を行うために、集積レベルの向上と、パッケージ小型化のトレンドへの適応が要求されている。特に、ディジタルとアナログシステムの素子は、同一半導体チップ上に集積されることが非常に多い。セルラー式電話などの低コストの民生用無線端末に対して、無線周波数回路とディジタル信号処理部との統合へ向かうトレンドは、アナログとディジタルの部分を分離するかあるいは絶縁することにより従来解決されていた問題を引き起こすことになる。
【０００４】
ディジタルとアナログ回路の電磁環境適合性（ＥＭＣ）の問題は、高集積化システムが確実に動作するために解決されなければならない。特に、ディジタル回路のスイッチングノイズにおける高調波成分は、アナログ回路部分への無線周波数信号の大きさに匹敵する大きさで存在しうる。ディジタル回路によって高調波干渉が生じると、伝送信号の受信性能の低下またはスペクトルマスクの妨害になりうる。
【０００５】
高レベルの高次高調波は、スイッチング回路の急激な変化によって生じうる。基本的なフーリエ解析を用いると、ディジタルスイッチング回路で生成されるような信号のエッジが急峻になるにつれて、それにより生成される高調波の周波数スペクトルが広がることが分かる。スイッチング電流の大きさが大きくなるにつれて、関連する高調波のエネルギは増大する。したがって、隣接したＲＦ回路における帯域内ノイズエネルギが生じる可能性が増す。
【０００６】
標準的なドライバで最も急激に電流が変化するのは、あるデバイス（例えばＮチャネルデバイス）のゲート・ソース間電圧が閾値電圧を超えたときにターンオンする場合である。単純なトランジスタモデルでは、閾値電圧より下では電流は流れないものとしているが、実際のデバイスでは、少量の電流が流れる。閾値前後の電流差は、それでも顕著である。このようなデバイスがターンオンする速度により、不要な高次の高調波が生じて、ＲＦ部分へノイズが結合することにつながり、アナログとディジタル部分の間のＥＭＣが低下する。
【０００７】
ディジタルとアナログ回路の間のＥＭＣは、多数の周知の方法を用いてこれまでは扱われてきた。低電力ディジタル回路設計の標準的手法では、平均スイッチング電流を減少し、それによって生じる高調波の絶対レべルを減少することを試みている。ディジタル回路のための供給電圧を減少させることによって、関連するディジタル信号のエッジ速度、電流、及び電荷を減少させようとし、更に、これらにより生じるスイッチングノイズの高調波成分を減少させる。ディジタルからアナログ回路部分への基板ノイズカップリングのレベルを低減させるために、遮蔽及びフィルタリング手法を用いた試みがなされている（例えば、Makie-Fukuda et al, 95K. Makie-Fukuda, S. Maeda, T. Tsukada & T. Matsuura, "Substrate noise reduction using active guard band filters in mixed-signal integrated circuits," Symposium on VLSI Circuits, Kyoto, 8-10 June, pp. 33-34, 1995.を参照)。
【０００８】
ノイズは、回路素子間の僅かな基準電圧差によって更に悪化する。これらの電圧は、基準電圧レベルを注意深く制御することによって減少されるが、これらは同相インピーダンス結合を通して不平衡信号経路に入り、更に同相モード変換を通して平衡経路に入る。寄生容量における周期的な充放電も、基板中に僅かながら問題となる電流を引き起こす。
【０００９】
無線周波数回路は、二線式平衡信号経路（例えば、A. Graeme, J , Applications of Operational Amplifiers - Third Generation Techniques, McGraw-Hill, 1973, pgs 53 to 57.を参照）などの手法によって、より多くのノイズに対して弾力的に構成されうる。このような手法をより厳密に適用する場合は、面積、遅延、又は電力消費の面で、多大なコストがかり、ノイズ低減に関する諸問題を十分に解決できるとは言い難い。
【００１０】
高調波干渉を低減させるためのアプローチの中には、様々な結果を出しているものがある。例えば、Tanakaに与えられた米国特許番号第5,514,992号では、歪みの少ないカスコード増幅回路を開示している。Tanakaによると、少数の素子しか用いないで、分光的に明確なアナログ信号が適用される場合に、入力デバイスに関係するカスコードデバイスのより高い相互コンダクタンスによって歪みが低減される。しかし、Tanakaは、多数の不明確な分光成分をもつディジタルスイッチング信号が回路に加えられた場合には、出力信号での分光特性に対処できていない。
【００１１】
不要な高調波を低減するための更なるアプローチは、Iwamuraによって日本出願公開番号第63/074323号に開示されている。IwamuraはＡＣフィードバックを用いたカスコード電流源を開示しており、この電流源の出力コンダクタンスは周波数に依存する（例えば、出力信号の高調波成分には、安定した電流出力を与える他の高調波成分よりも大きく減衰するものがある）。
【００１２】
しかし、Iwamuraはディジタルスイッチング入力信号に基づいて、出力信号の高調波を低減するアプローチを開示していない。
【００１３】
このような急峻なスイッチング電流の悪影響を防ぐためのもう１つの一般なアプローチは、ＥＣＬなどのバイポーラ論理形式に類似した演算結果論理形式を用いて、閾値より大きな電流レベルでスイッチングデバイスを継続的に動作させることである。しかし、そのようなデバイスは完全にターンオフされることがないので、このようなアプローチは、静止電力損失の増大などを含めて、マイナス面の効果を伴う。
【００１４】
以上から、ディジタルスイッチング信号に伴う高調波成分を低減し、それによって、この問題に対処しようとした従来の解決法におけるマイナス面の効果を伴うことなく、混合モード集積回路のアナログとディジタル部分の間のＥＭＣを改善するための方法と装置に対する技術が望まれる。
【００１５】
[概要]
そこで、本発明は、スイッチング速度を大きく低下させることなく、ディジタルスイッチング信号に伴う高次の高調波を低減することができる方法及び装置を提供することを目的とする。
【００１６】
さらに、本発明は、スイッチング回路設計から受動素子を取り除き、ＭＯＳ素子のみを用いる方法及び装置を提供することを目的とする。
【００１７】
また、本発明は、既存の駆動回路とノード互換性があり、既存の回路レイアウトツールに修正が不要な信号ドライバを提供する方法及び装置を提供することを目的とする。
【００１８】
本発明の第１の側面は、前述の目的及び他の目的は、負荷を駆動するための第１の及び第２のＭＯＳスイッチを用いて、スイッチング電圧波形の高調波を低減するための方法及び装置において実現される。本発明に係るこの第１の及び第２のＭＯＳスイッチは、ＮチャネルとＰチャネルのスイッチを共に結合したものである。Ｎチャネル及びＰチャネルのスイッチごとに、負荷を通した電流の変化速度が、ディジタル信号スイッチングに対する従来方法を使用したときほど急峻にならないように、カスコード結合された２つのデバイスを更に備える。
【００１９】
本発明の第２の側面は、第１の及び第２のＭＯＳスイッチは、信号エッジ遷移の立ち上がりと立下がりに対して、異なるタイミング要求をもつ負荷を駆動する。例えば、印加されたスイッチング信号からの素早い立ち上がりエッジを要求する負荷に対しては、本発明に係るドライバは、信号の立ち上がりエッジ及び立ち下がりエッジを生じる要因である第１の及び第２のＭＯＳスイッチの１つにカスコード結合を用いる。カスコードスイッチは、エッジ遷移がさらに遅いという点で、高調波をほとんど出さない。このようなシングルエンドのドライバによって、電力消費とシリコンの面積を低減することができる。
【００２０】
本発明の第３の側面は、休止状態にある関連のカスコードスイッチを使用不可にするために、１つ又は両方のカスコードスイッチに制御信号が印加される。
【００２１】
本発明の第４の側面は、出力ノード、カスコードノード、及びゲートノードの間の容量結合を制御し、出力ノード、カスコードノード、ゲートノード、及び供給面の間のコンダクタンスを制御することによって、性能が向上する。
【００２２】
本発明の目的と利点は、図面に関連した以下の詳細な説明を読むことによって理解される。
【００２３】
【発明の実施の形態】
本発明の様々な特徴は図を参照しながら説明する。本発明において類似した部分は同じ参照文字で示される。
【００２４】
以下の説明において、様々なデバイスやユニットなどが参照される。これらのデバイスやユニットなどのいずれかまたは全ては、多数の周知の技術のいずれかで実施が可能であり、例えば、特別に設計された専用ハードウェア装置によることはもちろん、汎用プロセッサを制御するためのコンピュータ可読メモリ媒体（例えば、様々なタイプの磁気及び光学記憶媒体）に格納されたプログラム命令の適当なセットによる実施を含む。このような実施の形態やそれらの組み合わせのいずれかまたは全ては、以下の図面や説明の範囲内に含まれるものとする。
【００２５】
図１Ａは、本発明に係る例示的なドライバ１００を示す図である。ドライバ１００はカスコード結合されたデバイスＰ１  １１０、Ｐ２  １２０、Ｎ１  １３０、及びＮ２  １４０を用いる。ドライバ１００の動作は、一般的に以下のように説明される。すなわち、入力ノード１８０の電圧レベルが低い場合は、それに対応して低いレベルがＮ１  １３０のゲートノード１３２及びＮ２  １４０のゲートノード１４２に加えられる。これにより、Ｎ１  １３０及びＮ２  １４０がオフまたは非導通状態になるようバイアスされる。入力ノード１８０に印加された低レベルの信号は、それに対応してＰ１  １１０のゲートノード１１２及びＰ２  １２０のゲートノード１２２に加えられる。これにより、Ｐ１  １１０及びＰ２  １２０がオンまたは導通状態になるようバイアスされる。したがって、出力ノード１７１に生じる信号レベルは、供給線１１４に接続されたレベルと一致して高くなる。寄生容量ＣＰ  １６０は、Ｎ２  １４０の閾値電圧に対応する電圧レベルに充電する。寄生容量ＣＮ１５０は供給線１１４の電圧レベルに充電する。ＣＰ１５０及びＣＮ１６０の容量値は、対応するカスコードデバイスで遷移が生じる速度に影響を与える設計パラメータとして更に組み込まれる。供給線１１４及び１１５へのコンダクタンスを限定するとともに、カスコードデバイスＰ２  １２０及びＮ１  １３０のゲートノード１２２及び１３２に、出力ノード１７１及びカスコードノード１５１、１６１を容量結合することによって、図１Ｂに示すように、ＣＮ２  １６２、ＣＰ２  １５２及び出力容量１７３により、性能が更に向上する。
【００２６】
入力ノード１８０の電圧レベル、したがってＮ２のゲートノード１４２に加えられる電圧レベルがプラス方向に遷移し、Ｎ２  １４０の閾値電圧に達すると、Ｎ２  １４０は導通し、ＣＮ１６０を放電し始める。ＣＮ１６０を放電し、Ｎ２  １４０のドレインノード１４１及びＮ１  １３０のソースノード１３３に共通するノード１６１の電圧レベルをそれに対応して降下することによって、Ｎ１  １３０をターンオンすることなり、次に負荷容量１７０を放電し始める。このように、寄生容量を制御することによって信号出力特性が制御される。
【００２７】
図１Ｃに示すように、寄生容量は半導体製造における副産物である。例示的なＮ型基板１８１は、マスク１８３を用いた分離拡散プロセスによって拡散されるか、そうでなければ周知の技術として知られるように、Ｐ型領域１８２を作り出すプロセスが実施される。２つのＰ型領域１８２は共に、遷移領域容量または寄生容量Ｃｐ１８０として知られる障壁を介してＮ型基板１８１に接合される。更に詳細な説明は、Microelectronics, Jacob Millman, McGraw Hill 1979, pp 95-96を参照。遷移領域容量は製造の副産物であるので、本発明に係る利点が得られるよう制御できる点に留意することが重要である。
【００２８】
図２Ａ及び図２Ｂを参照すると、ＣＮ１６０における電荷は、ドライバ１００の回路解析における追加の状態変数として表されるので、高調波スペクトルに余分な高周波減衰が生じてしまう。図２Ｂに示すように、寄生容量の負荷容量に対する比率は、スペクトル減衰２００のブレークポイント２５０の位置に影響する。寄生容量ＣＰ１５０及び／又はＣＮ１６０の値が大きくなるにつれて、各々のカスコードノード１５１及び／又は１６１における関連の電圧変化が遅くなり、それによって出力電流レベルの速度変化が減少し、図２Ｂに示す高次の高調波がより大きく減衰することになる。カスコードデバイスＰ１  １１０、Ｐ２  １２０及びＮ１  １３０、Ｎ２  １４０を入力接続デバイス（不図示）と比較したときの相対幅も、出力ノード１７０の高調波スペクトルに更に影響する。
【００２９】
ハードウェアや動的電力消費などの点からいえば、ドライバ１００は、比較的大きなオーバーヘッドに主に起因する比較的大きな負荷に主に適用される。したがって、本発明に係るドライバ１００は、例えば、チップ外の負荷を駆動する場合によく適合する。さらに、供給線１１４上のドライバ１００の動作に伴う電流パルスの高調波スペクトルは、負荷１７０に伴う高調波スペクトルよりもはるかに小さい。例えば、ＣＮ１６０はターンオン時の飽和状態において、ドレイン電流がドレイン電圧にわずかに関係するだけである。よって、ドライバ１００は、スイッチングノイズに対する主要な伝送機構が、出力ノード１７１とそれに関係する回路網に伴う容量結合であるアプリケーションに対して、更に高い適合性を有する。
【００３０】
図３及び図４に示す本発明の更なる実施の形態によれば、シングルエンドタイプのドライバ１００が示されており、例えば、ここではＮ型ＦＥＴブランチ（例えば、図３におけるＮ１  １３０及びＮ２  １４０）、または、Ｐ型ＦＥＴブランチ（例えば、図４のＰ１  １１０及びＰ２  １２０）だけに、カスコード結合が用いられる。このような実施の形態は、ノード１７１での信号出力の１つのエッジ遷移に対する遷移時間要求が、他よりもはるかに厳密であるところで役立つ。例えば、立下りエッジ遷移に対して比較的厳密なタイミング要求が求められるノード１７１の信号出力の立ち上がりエッジの高調波を低減するためには、Ｐ型ＦＥＴブランチ（例えば、図４のＰ１  １１０及びＰ２  １２０）がカスコード接続され、図１の説明に関連した前述の方法で動作する。逆に、Ｎ型ＦＥＴブランチ４００は、より厳密な立ち下りエッジタイミング要求を満たすために、より一般的な方法（詳細は示していない）で構成される。したがって、より厳密な立ち上がりエッジタイミング要求が求められるのであれば、Ｎ型ＦＥＴブランチ（例えば、図３のＮ１  １３０及びＮ２  １４０）はカスケード接続され、立ち上がりエッジに対するタイミングを改善するために、より一般的な方法で接続されたＰ型ＦＥＴブランチを用いて、立下りエッジの高調波成分を低減することができる。
【００３１】
本発明のもう１つの実施の形態によれば、単一であろうと２つであろうと、カスケード動作のために構成した、カスコード接続されたスイッチＰ１  １１０、Ｐ２  １２０及びＮ１  １３０、Ｎ２  １４０が、前述の実施の形態のいずれかとして、図５に示す制御信号に接続される。制御信号５１２及び５２２は、休止時間が延長されている間、カスコードデバイス５１０及び５２０をそれぞれターンオフする。このような手順により、低閾値のプロセスにおけるスタンバイ電流の低減に役立つ。
【００３２】
本発明は様々な実施の形態を参照して記されているが、上述の好適な実施の形態とは別の特別な形で、本発明を具現化できることは当業者には明白であろう。これは、本発明の概念を逸脱しない限りにおいてなされる。例えば、性能を向上させるために、供給網へのコンダクタンスを限定するとともに、カスケードデバイスのゲートノードに出力及びカスケードノードを容量結合することが好ましいであろう。例えば、これは、電荷の変化速度をさらに制限するために、寄生容量の影響を増大する図１Ａのゲート１３２に、ＭＯＳＦＥＴまたは抵抗を接続することによって実現することができる。好適な実施の形態は、単なる例示のためのものであって、いかなる方法においても制限されないものとする。本発明の範囲は、前述の説明よりはむしろ、記載された請求項によって与えられるものであり、請求項の範囲に属する全ての変形や均等物は、請求項の範囲内に含まれるものとする。
【図面の簡単な説明】
【図１Ａ】  本発明の第１の実施の形態に係り、例示的なカスコード接続されたデバイス及び寄生容量を用いた例示的なＮ型及びＰ型ＭＯＳスイッチを示す図である。
【図１Ｂ】  本発明の第２の実施の形態に係り、例示的なカスコード接続されたデバイス及び他の配置における寄生容量を用いた例示的なＮ型及びＰ型ＭＯＳスイッチを示す図である。
【図１Ｃ】  本発明の第２の実施の形態に係り、例示的な寄生容量を有する例示的なＮ型基板及びＰ型ＭＯＳチャネルを示す図である。
【図２Ａ】  本発明に従って生成された、例示的な電圧波形を示すグラフである。
【図２Ｂ】  本発明に従って生成された、図２Ａに示す例示的な電圧波形に伴う例示的な周波数スペクトルを示すグラフである。
【図３】  本発明の第２の実施の形態に係り、例示的なカスコード接続されたデバイスを用いた例示的なＮ型ＭＯＳスイッチ示す図である。
【図４】  本発明の第３の実施の形態に係り、例示的なカスコード接続されたデバイスを用いた例示的なＰ型ＭＯＳスイッチ示す図である。
【図５】  本発明の第４の実施の形態に係り、例示的なカスコード接続されたデバイス及び制御信号を用いた例示的なＮ型及びＰ型ＭＯＳスイッチ示す図である。
【図１Ａ】
0004588889.tif 000002
【図１Ｂ】
0004588889.tif 000003
【図１Ｃ】
0004588889.tif 000004
【図２Ａ】
0004588889.tif 000005
【図２Ｂ】
0004588889.tif 000006
【図３】
0004588889.tif 000007
【図４】
0004588889.tif 000008
【図５】
0004588889.tif 000009