(57)【特許請求の範囲】
【請求項１】
ヒューズの切断によって、不良を救済する半導体装置において、
長方形のガードリングの長手方向に沿って前記ガードリングを通過するように配置される複数のヒューズパターンと、
前記複数のヒューズパターンと接続され、前記ガードリングの短手方向に沿って前記ガードリングの外に引き出されるパターンと、
信号を入出力する入出力ポートを有する複数のメモリセルアレイと、
予備用のメモリセルアレイと、
前記複数のヒューズパターンの分断によって、前記入出力ポートの接続を、隣接する前記複数のメモリセルアレイ及び前記予備用のメモリセルアレイに順次切替え、不良メモリセルアレイの入出力ポートの接続を隣接する正常メモリセルアレイに切替える切替え回路と、
を有し、
前記複数のヒューズパターンは、互いに平行に配置され、
前記複数のヒューズパターンの各々に接続される前記パターンは、半導体チップの異なる層で同じ側へ引き出されることを特徴とする半導体装置。
【請求項２】
前記複数のヒューズパターンは、前記分断によって一方がＬ状態、他方がＨ状態にされることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記切替え回路は、前記複数のヒューズパターンのＬ状態及びＨ状態の一方の状態に応じて前記入出力ポートの接続を、隣接する前記複数のメモリセルアレイ及び前記予備用のメモリセルアレイに順次切替え、前記一方の状態の側の分断点に隣接する前記不良メモリセルアレイの入出力ポートの接続を隣接する前記正常メモリセルアレイに切替えることを特徴とする請求項２記載の半導体装置。
【請求項４】
電源投入時に前記複数のヒューズパターンを一端からＬ状態及びＨ状態の一方の状態にし、その後他端から他方の状態に切替えるリセット回路を有することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記分断された前記複数のヒューズパターンの前記一端の側に生じる前記一方の状態を保持するためのラッチ回路を有することを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にヒューズの切断によって、不良を救済する半導体装置に関する。
【０００２】
【従来の技術】
メモリなどの半導体装置では、製造時の不良メモリセルアレイを救済するために、冗長メモリセルアレイを搭載している。救済は、半導体装置に設けられたヒューズパターンを断線することによって行われる。
【０００３】
ヒューズパターンは、長方形のガードリング内を通過するように配置され、このガードリングの枠内にレーザ光が照射されることによって断線する。図６は、ガードリング及びヒューズパターンを説明する図で、（ａ）はガードリング及びヒューズパターンが形成された半導体装置の平面図、（ｂ）は（ａ）のＡ−Ａ’線断面図である。
【０００４】
図６（ａ），（ｂ）に示すように半導体装置は、半導体基板４０上に絶縁膜４１が形成され、その絶縁膜４１の中に、レーザ光の照射によって溶断するヒューズパターン４２が形成されている。ヒューズパターン４２の上部の絶縁膜４１は、レーザ光が照射されるための凹状の窓４１ａが形成され、窓４１ａの周囲にはガードリング４３が形成されている。ヒューズパターン４２を断線するには、窓４１ａにレーザ光を照射する。そして、レーザ光が、ヒューズパターン４２に達し、溶断することによって、断線される。なお、断線は、確実に行われるようにヒューズパターンの２箇所に対して行う。
【０００５】
このようなヒューズパターンを、例えばＳＲＡＭの冗長メモリセルアレイへの置換に使用する場合、使用方法にもよるが、１本のヒューズパターンを１つのガードリングに配置する方法と、数本のヒューズパターン群を１つのガードリングに配置する方法とがある。図７は、従来の半導体装置のガードリング及びヒューズパターンの配置を示す図で、（ａ）は１つのガードリングに１本のヒューズパターンを配置した図、（ｂ）は１つのガードリングに数本のヒューズパターン群を配置した図である。
【０００６】
図７（ａ）に示す半導体装置は、ガードリング５０ａ〜５０ｅに対し、ヒューズパターン５１ａ〜５１ｅが１本ずつ配置されている。ＲＡＭマクロ５２は、メモリセルアレイの一群を示す。ＲＡＭマクロ５２には、ヒューズパターン５１ａ〜５１ｅを介して、信号線５３の信号が伝達されるようになっている。ＲＡＭマクロ５２は、ヒューズパターン５１ａ〜５１ｅが断線され、信号線５３の信号が伝達されなくなると、その断線されたヒューズパターンに対応するメモリセルアレイを冗長メモリセルアレイで救済するようになっている。
【０００７】
図７（ｂ）に示す半導体装置は、ガードリング６０に、ヒューズパターン６１ａ〜６１ｅが配置されている。ＲＡＭマクロ６２は、図７（ａ）に示すＲＡＭマクロと同じであり、ヒューズパターン６１ａ〜６１ｅが断線され、信号線６３の信号が伝達されなくなると、その断線されたヒューズパターンに対応するメモリセルアレイを冗長メモリセルアレイで救済するようになっている。
【０００８】
【発明が解決しようとする課題】
ところで、現在、半導体装置の回路素子は、微細化が益々進んでいる。これに対応して、ガードリング、及びヒューズパターン部の、半導体装置を占める面積が縮小化されることが望まれる。
【０００９】
しかし、上記の図７（ａ）で示したガードリング、及びヒューズパターンは、１つのガードリングに１つのヒューズパターンを配置しているため、ガードリング、及びヒューズパターン部全体が占める面積は大きい。また、図７（ｂ）で示したガードリング、及びヒューズパターン部は、その面積は、縮小化されているが、ヒューズパターンからＲＡＭマクロまでの配線部分の面積が大きく、また、ガードリングのヒューズパターン方向の幅も（両矢印Ａ）、ヒューズパターンを２箇所溶断する場合には、縮小化に限界がある。
【００１０】
本発明はこのような点に鑑みてなされたものであり、ガードリング、及びヒューズパターン部の面積を縮小化する半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明では上記課題を解決するために、ヒューズの切断によって、不良を救済する半導体装置において、長方形のガードリングの長手方向に沿って前記ガードリングを通過するように配置される複数のヒューズパターンと、前記複数のヒューズパターンと接続され、前記ガードリングの短手方向に沿って前記ガードリングの外に引き出されるパターンと、信号を入出力する入出力ポートを有する複数のメモリセルアレイと、予備用のメモリセルアレイと、前記複数のヒューズパターンの分断によって、前記入出力ポートの接続を、隣接する前記複数のメモリセルアレイ及び前記予備用のメモリセルアレイに順次切替え、不良メモリセルアレイの入出力ポートの接続を隣接する正常メモリセルアレイに切替える切替え回路と、を有し、前記複数のヒューズパターンは、互いに平行に配置され、前記複数のヒューズパターンの各々に接続される前記パターンは、半導体チップの異なる層で同じ側へ引き出されることを特徴とする半導体装置が提供される。
【００１２】
このような半導体装置によれば、複数のヒューズパターンを長方形のガードリングの長手方向に沿ってガードリングを通過するように平行に配置し、パターンを複数のヒューズパターンと接続し、ガードリングの短手方向に沿ってガードリングの外に引き出すようにした。また、複数のヒューズパターンの各々に接続されるパターンは、半導体チップの異なる層で同じ側へ引き出すようにした。これにより、半導体装置のガードリング、及びヒューズパターン部の面積を縮小化する。また、ガードリング内に複数のヒューズパターンを形成できる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の第１の実施の形態に係る半導体装置の構成図である。図に示すように半導体装置は、長方形のガードリング１、ガードリング１の長手方向に沿って配置されるヒューズパターン２、及びヒューズパターン２と接続され、ガードリング１の短手方向に沿ってガードリング１の外に引き出されるパターン３ａ〜３ｅを有している。また、信号を入出力するための入出力ポート（Ｉ／Ｏ）６ａ〜６ｅを有するメモリセルアレイ４ａ〜４ｅ、半導体装置の製造時における不良メモリセルアレイを救済するための予備用のメモリセルアレイである冗長メモリセルアレイ５、及びＩ／Ｏ６ａ〜６ｅとメモリセルアレイ４ａ〜４ｅ、冗長メモリセルアレイ５との接続を切替える切替え回路７ａ〜７ｅを有している。
【００１４】
切替え回路７ａ〜７ｅは、パターン３ａ〜３ｅと接続されており、ヒューズパターン２の分断によって、メモリセルアレイ４ａ〜４ｅのＩ／Ｏ６ａ〜６ｅを、隣接するメモリセルアレイ４ｂ〜４ｅ、冗長メモリセルアレイ５に接続を切替える。具体的には、Ｉ／Ｏ６ａをメモリセルアレイ４ｂに、Ｉ／Ｏ６ｂをメモリセルアレイ４ｃに、Ｉ／Ｏ６ｃをメモリセルアレイ４ｄに、Ｉ／Ｏ６ｄをメモリセルアレイ４ｅに、Ｉ／Ｏ６ｅを冗長メモリセルアレイ５に切替える。
【００１５】
ここで、例えば、メモリセルアレイ４ｃが、不良メモリセルアレイとする。パターン３ｂとパターン３ｃの間の、ヒューズパターン２を分断することにより、切替え回路７ｃ〜７ｅは、Ｉ／Ｏ６ｃ〜６ｄをメモリセルアレイ４ｄ，４ｅ、及びＩ／Ｏ６ｅと冗長メモリセルアレイ５に接続するようにスイッチを切替える。
【００１６】
このように、ヒューズパターンの分断によって、不良メモリセルアレイを冗長メモリセルアレイで救済する半導体装置において、ヒューズパターンを長方形のガードリングの長手方向に沿って配置し、パターンをヒューズパターンと接続し、ガードリングの短手方向に沿って、ガードリングの外に引き出すようにしたので、半導体装置のガードリング、ヒューズパターン部の面積を縮小化することができる。具体的には、長方形のガードリング１の、短手方向の幅を、図７（ａ）に示すガードリング５０ａの、ヒューズパターン５１ａ方向の幅に対し、約半分とすることができる。
【００１７】
次に図１の半導体装置の回路構成について説明する。
図２は、図１の半導体装置の回路図である。図に示す回路は、半導体装置に形成される長方形のガードリング１０の長手方向に沿って配置されるヒューズパターン１１、ヒューズパターン１１の一端と接続されるトランジスタＱ１、ヒューズパターン１１の他端と接続されるＱ２を有している。また、ヒューズパターン１１と接続され、ガードリングの短手方向に沿ってガードリング１０の外に引き出されるパターン１２ａ〜１２ｅ、パターン１２ａ〜１２ｅと接続されるラッチ回路１３ａ〜１３ｅを有している。また、信号を入出力するためのＩ／Ｏ１４ａ〜１４ｅを有するメモリセルアレイ１５ａ〜１５ｅ、半導体装置の製造時において、不良メモリセルアレイが形成された場合、不良メモリセルアレイを救済する、予備用のメモリセルアレイである冗長メモリセルアレイ１６を有している。また、メモリセルアレイ１５ａ〜１５ｅのＩ／Ｏ１４ａ〜１４ｅを、隣接するメモリセルアレイ１５ｂ〜１５ｅ、冗長メモリセルアレイ１６に接続を切替える切替え回路１７ａ〜１７ｅを有している。
【００１８】
トランジスタＱ１，Ｑ２のゲートには、半導体装置の電源の投入時‘Ｈ’状態なり、通常は‘Ｌ’状態となるパワーオンリセット（power on reset）信号が入力される。これにより、ヒューズパターン１１は、電源投入時には、トランジスタＱ１によりグランドと接続され、‘Ｌ’状態となり、その後は、トランジスタＱ２により電源Ｖｄｄと接続され‘Ｈ’状態となる。
【００１９】
ラッチ回路１３ａ〜１３ｅは、２つのインバータから構成されており、パターン１２ａ〜１２ｅから入力される‘Ｌ’状態、‘Ｈ’状態の信号を反転し、ラッチして出力する。
【００２０】
切替え回路１７ａは、トランジスタＱ３〜Ｑ６を有し、そのトランジスタＱ３のドレイン、ソースは、トランジスタＱ４のドレイン、ソースと接続されている。また、トランジスタＱ５のドレイン、ソースは、トランジスタＱ６のドレイン、ソースと接続されている。トランジスタＱ３ゲートは、トランジスタＱ６のゲートと接続され、パターン１２ａと接続されている。トランジスタＱ４のゲートは、トランジスタＱ５のゲートと接続され、ラッチ回路１３ａの出力と接続されている。
【００２１】
切替え回路１７ａは、パターン１２ａ、及びラッチ回路１３ａから出力される信号の状態によって、メモリセルアレイ１５ａのＩ／Ｏ１４ａを、隣接するメモリセルアレイ１５ｂに接続を切替える。例えば、ラッチ回路１３ａが、パターン１２ａから‘Ｈ’状態の信号を入力したとすると、ラッチ回路１３ａの出力には、‘Ｌ’状態の信号が出力される。この‘Ｌ’状態の信号により、トランジスタＱ４はオン状態となり、トランジスタＱ５は、オフ状態となる。また、パターン１２ａが‘Ｈ’状態より、トランジスタＱ３はオン状態、トランジスタＱ６は、オフ状態となる。これにより、Ｉ／Ｏ１４ａは、トランジスタＱ３，Ｑ４を介して、メモリセルアレイ１５ａと接続される。
【００２２】
逆に、ラッチ回路１３ａが、パターン１２ａから‘Ｌ’状態の信号を入力したとすると、ラッチ回路１３ａの出力には、‘Ｈ’状態の信号が出力される。この‘Ｈ’状態の信号により、トランジスタＱ４はオフ状態となり、トランジスタＱ５は、オン状態となる。また、パターン１２ａが‘Ｌ’状態より、トランジスタＱ３はオフ状態、トランジスタＱ６は、オン状態となる。これにより、Ｉ／Ｏ１４ａは、トランジスタＱ５，Ｑ６を介して、メモリセルアレイ１５ａに隣接するメモリセルアレイ１５ｂに接続される。なお、切替え回路１７ｂ〜１７ｅの回路構成、及び動作は、切替え回路１７ａと同じであり、説明を省略する。
【００２３】
以下、図２に示した回路の動作について、ヒューズパターン１１が分断されていない場合、分断された場合に分けて説明する。ここで、図３は、ラッチ回路の出力線、及びパターンの信号状態を示し、（ａ）はヒューズパターンの未分断時の信号状態、（ｂ）はヒューズパターンの分断時の信号状態を示す。図３に示すＸＲＳ１〜ＸＲＳ５は、図２に示すラッチ回路１３ａ〜１３ｅの出力を示し、ＲＳ１〜ＲＳ５は、パターン１２ａ〜１２ｅの出力を示す。
【００２４】
まず、ヒューズパターン１１が分断されていない場合について説明する。半導体装置に電源が投入されると、パワーオンリセット信号により、トランジスタＱ１，Ｑ２のゲートには、‘Ｈ’状態の信号が入力される。トランジスタＱ１がオンすることにより、ヒューズパターン１１はグランドと接続され、‘Ｌ’状態となる。
【００２５】
その後、トランジスタＱ１、Ｑ２のゲートには、‘Ｌ’状態の信号が入力され、トランジスタＱ２がオンすることにより、ヒューズパターン１１は電源Ｖｄｄと接続され、‘Ｈ’状態となる。
【００２６】
これより、ラッチ回路１３ａ〜１３ｅの出力、及びパターン１２ａ〜１２ｅの出力の信号状態は、図３（ａ）に示すようになり、切替え回路１７ａ〜１７ｅは、Ｉ／Ｏ１４ａとメモリセルアレイ１５ａ、Ｉ／Ｏ１４ｂとメモリセルアレイ１５ｂ、〜、Ｉ／Ｏ１４ｅとメモリセルアレイ１５ｅを接続する。
【００２７】
次に、ヒューズパターン１１が分断されている場合について説明する。例えば、メモリセルアレイ１５ｃが製造不良であったとする。メモリセルアレイ１５ｃを冗長メモリセルアレイ１６で救済するには、パターン１２ｂとパターン１２ｃの間で、ヒューズパターン１１を分断する。
【００２８】
半導体装置に電源が投入されると、パワーオンリセット信号により、トランジスタＱ１，Ｑ２のゲートには、‘Ｈ’状態の信号が入力される。トランジスタＱ１がオンすることにより、図２における、ヒューズパターン１１を分断した分断点の右側は、グランドと接続され、‘Ｌ’状態となる。ヒューズパターン１１の分断点の左側は、トランジスタＱ２がオフしているため不定状態である。
【００２９】
その後、トランジスタＱ１、Ｑ２のゲートには、‘Ｌ’状態の信号が入力され、トランジスタＱ２がオンすることにより、図２における、ヒューズパターン１１の分断点の左側は、電源Ｖｄｄと接続され、‘Ｈ’状態となる。ヒューズパターン１１の分断点の右側は、トランジスタＱ１がオフしているため不定状態である。
【００３０】
これより、ラッチ回路１３ａ〜１３ｅの出力、及びパターン１２ａ〜１２ｅの出力の信号状態は、図３（ｂ）に示すようになり、切替え回路１７ａは、Ｉ／Ｏ１４ａとメモリセルアレイ１５ａを接続し、切替え回路１７ｂは、Ｉ／Ｏ１４ｂとメモリセルアレイ１５ｂを接続する。そして、切替え回路１７ｃは、Ｉ／Ｏ１４ｃを製造不良のメモリセルアレイ１５ｃに接続せずに、メモリセルアレイ１５ｄに接続する。切替え回路１７ｄは、Ｉ／Ｏ１４ｄをメモリセルアレイ１５ｅに接続する。切替え回路１７ｅは、Ｉ／Ｏ１４ｅを冗長メモリセルアレイ１６に接続する。
【００３１】
すなわち、切替え回路１７ａ〜１７ｅは、分断によって生じる、ヒューズパターン１１の‘Ｌ’状態に応じて、Ｉ／Ｏの接続を隣接するメモリセルアレイ、及び冗長メモリセルアレイ１６に順次切替える。そして、‘Ｌ’状態となるヒューズパターン１１の、分断点に隣接する不良メモリセルアレイのＩ／Ｏは、隣接する正常メモリセルアレイに接続され救済される。上記の図２の例では、ヒューズパターン１１の分断点の右側が、電源投入時に‘Ｌ’状態とされる。そして、分断点の右側のヒューズパターン１１と、パターン１２ｃ〜１２ｅ、ラッチ回路１３ｃ〜１３ｅを介して接続される切替え回路１７ｃ〜１７ｅが、メモリセルアレイ１５ｃ〜１５ｅのＩ／Ｏ１４ｃ〜１４ｅの接続を、隣接するメモリアレイ１５ｄ〜１５ｅ、及び冗長メモリセルアレイ１６に順次切替える。そして、不良のメモリセルアレイ１５ｃのＩ／Ｏ１４ｃが、メモリセルアレイ１５ｄに接続され、救済される。
【００３２】
以上の回路により、ヒューズパターンの分断によって、不良メモリセルアレイを冗長メモリセルアレイで救済することができるので、ヒューズパターンを長方形のガードリングの長手方向に沿って配置でき、パターンをガードリングの短手方向に沿って配置でき、ヒューズパターン、及びガードリング部の面積を縮小化することができる。
【００３３】
次に、本発明の第２の実施の形態について説明する。
図４は、本発明の第２の実施の形態に係る半導体装置の構成図である。図に示すように半導体装置は、長方形のガードリング２０、ガードリング２０の長手方向に沿って配置されるヒューズパターン２１ａ，２１ｂ、ヒューズパターン２１ａと接続され、ガードリング２０の短手方向に沿ってガードリング２０の外に引き出されるパターン２２ａａ〜２２ａｅ、及びヒューズパターン２１ｂと接続され、ガードリング２０の短手方向に沿ってガードリング２０の外に引き出されるパターン２２ｂａ〜２２ｂｅを有している。また、パターン２２ａａ〜２２ａｅと接続されるＲＡＭマクロ（RAM MACRO）２３ａ、パターン２２ｂａ〜２２ｂｅと接続されるＲＡＭマクロ２３ｂを有している。
【００３４】
ＲＡＭマクロ２３ａ，２３ｂは、第１の実施の形態で説明した、メモリセルアレイ４ａ〜４ｅ、冗長メモリセルアレイ５、Ｉ／Ｏ６ａ〜６ｅ、及び切替え回路７ａ〜７ｅ部分に対応する。ＲＡＭマクロ２３ａ，２３ｂは、ヒューズパターン２１ａ、２１ｂが分断されることによって、不良メモリセルアレイを冗長メモリセルアレイで救済する。
【００３５】
このように、ガードリングの長手方向に沿って、２本平行にヒューズパターンを配置し、２本のヒューズパターンの各々から、ガードリングの外にパターンを引き出すことにより、多くのメモリセルアレイを搭載する半導体装置においても、ヒューズパターン、及びガードリング部の面積を縮小化することができる。
【００３６】
次に、本発明の第３の実施の形態について説明する。
図５は、本発明の第３の実施の形態に係る半導体装置の構成図である。図に示すように半導体装置は、長方形のガードリング３０、ガードリング３０の長手方向に沿って配置されるヒューズパターン３１ａ〜３１ｄ、ヒューズパターン３１ａと接続され、ガードリング３０の短手方向に沿ってガードリング３０の外に引き出されるパターン３２ａａ〜３２ａｅ、ヒューズパターン３１ｂと接続され、ガードリング３０の短手方向に沿ってガードリング３０の外に引き出されるパターン３２ｂａ〜３２ｂｅを有している。また、ヒューズパターン３１ｃと接続され、ガードリング３０の短手方向に沿ってガードリング３０の外に引き出されるパターン３２ｃａ〜３２ｃｅ、ヒューズパターン３１ｄと接続され、ガードリング３０の短手方向に沿ってガードリング３０の外に引き出されるパターン３２ｄａ〜３２ｄｅを有している。
【００３７】
パターン３２ａａ〜３２ａｅとパターン３２ｄａ〜３２ｄｅは、図に示してないが、半導体チップの同じ層にある、別々のＲＡＭマクロに接続される。なお、このＲＡＭマクロは、第２の実施の形態で説明したＲＡＭマクロと同じである。
【００３８】
パターン３２ｂａ〜３２ｂｅとパターン３２ｃａ〜３２ｃｅは、図に示してないが、パターン３２ａａ〜３２ａｅとパターン３２ｄａ〜３２ｄｅと接続されるＲＡＭマクロとは、別の層にあるＲＡＭマクロと接続される。
【００３９】
ヒューズパターン３１ａ〜３１ｄは、半導体チップの同じ層に配置される。パターン３２ａａ〜３２ａｅ、パターン３２ｂａ〜３２ｂｅ、パターン３２ｃａ〜３２ｃｅ、及びパターン３２ｄａ〜３２ｄｅが、ヒューズパターン３１ａ〜３１ｄが配置されている層から、ＲＡＭマクロが存在する各層へ引き出される。
【００４０】
このように、ガードリング３０の長手方向に沿って、複数のヒューズパターンを配置し、ヒューズパターンと接続されるパターンを半導体チップの異なる層へ引き出すことにより、多くのメモリセルアレイを搭載する半導体装置においても、ヒューズパターン、及びガードリング部の面積を縮小化することができる。
【００４１】
なお、第１の実施の形態から第３の実施の形態において、ヒューズパターンの分断を確実にするため、２箇所を分断するようにしても、長方形のガードリングの、短手方向の幅を広くする必要がなく、ヒューズパターン、及びガードリング部の面積を縮小化することができる。
【００４２】
また、ヒューズパターンに接続されるパターン、メモリセルアレイ、及び切替え回路などの数は、一例であり、上記説明の数に限るものではない。
【００４３】
【発明の効果】
以上説明したように本発明では、複数のヒューズパターンを長方形のガードリングの長手方向に沿ってガードリングを通過するように平行に配置し、パターンを複数のヒューズパターンと接続し、ガードリングの短手方向に沿ってガードリングの外に引き出すようにした。また、複数のヒューズパターンの各々に接続されるパターンは、半導体チップの異なる層で同じ側へ引き出すようにした。これにより、半導体装置のガードリング、及びヒューズパターン部の面積を縮小化することができる。また、ガードリング内に複数のヒューズパターンを形成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の構成図である。
【図２】図１の半導体装置の回路図である。
【図３】ラッチ回路の出力線、及びパターンの信号状態を示す図で、（ａ）はヒューズパターンの未分断時の信号状態、（ｂ）はヒューズパターンの分断時の信号状態を示す図である。
【図４】本発明の第２の実施の形態に係る半導体装置の構成図である。
【図５】本発明の第３の実施の形態に係る半導体装置の構成図である。
【図６】ガードリング及びヒューズパターンを説明する図で、（ａ）はガードリング及びヒューズパターンが形成された半導体装置の平面図、（ｂ）は（ａ）のＡ−Ａ’線断面図である。
【図７】従来の半導体装置のガードリング及びヒューズパターンの配置を示す図で、（ａ）は１つのガードリングに１本のヒューズパターンを配置した図、（ｂ）は１つのガードリングに数本のヒューズパターン群を配置した図である。
【符号の説明】
１，１０，２０  ガードリング
２，１１，２１ａ，２１ｂ，３１ａ〜３１ｄ  ヒューズパターン
３ａ〜３ｅ，１２ａ〜１２ｅ，２２ａａ〜２２ａｅ，２２ｂａ〜２２ｂｅ，３２ａａ〜３２ａｅ，３２ｂａ〜３２ｂｅ，３２ｃａ〜３２ｃｅ，３２ｄａ〜３２ｄｅ  パターン
４ａ〜４ｅ，１５ａ〜１５ｅ  メモリセルアレイ
５，１６  冗長メモリセルアレイ
６ａ〜６ｅ，１４ａ〜１４ｅ  Ｉ／Ｏ
７ａ〜７ｅ  切替え回路
１３ａ〜１３ｅ  ラッチ回路
１７ａ〜１７ｅ  切替え回路
２３ａ，２３ｂ  ＲＡＭマクロ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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