(57)【特許請求の範囲】
【請求項１】
第１の電圧で駆動する第１のメモリを収納した第１のカートリッジと、第２の電圧で駆動する第２のメモリを収納した第２のカートリッジのいずれか一方を着脱自在に装着して、当該装着されたカートリッジ内に収納されたメモリに記憶されているデータに基づいて処理を行う情報処理装置であって、
第１のカートリッジには、第２のカートリッジと区別するための標識手段が設けられ、
前記標識手段に基づいて、前記第１のカートリッジと前記第２のカートリッジを識別し、前記第１のカートリッジが装着されたときには前記第１のメモリに前記第１の電圧を供給し、前記第２のカートリッジが装着されたときには前記第２のメモリに前記第２の電圧を供給する電圧供給手段と、
前記電圧供給手段によって供給されている電圧を検出する電圧検出手段と、
起動プログラムに従って起動し、前記電圧検出手段が前記第１の電圧を検出した場合に第１のモードで動作し、前記電圧検出手段が前記第２の電圧を検出した場合に第２のモードで動作する中央処理手段とを備える情報処理装置。
【請求項２】
前記電圧供給手段は、
前記第１の電圧を供給する第１の出力手段と、
前記第２の電圧を供給する第２の出力手段とを備え、
前記電圧供給手段は、前記第１のカートリッジが装着されたときには前記第１のカートリッジが前記第１の出力手段に接続されることによって前記第１のメモリに前記第１の電圧を供給し、前記第２のカートリッジが装着されたときには前記第２のカートリッジが前記第２の出力手段に接続されることによって前記第２のメモリに前記第２の電圧を供給することを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記中央処理手段は、
前記第１のモードで駆動する第１の演算手段と、
前記第２のモードで駆動する第２の演算手段とを備え、
前記電圧検出手段によって検出された電圧に基づいて前記第１の演算手段および前記第２の演算手段の一方のみを選択的に実行させる演算手段切替手段を備える請求項１に記載の情報処理装置。
【請求項４】
前記標識手段は、前記第１のカートリッジと前記第２のカートリッジと形状の違いであり、
前記電圧供給手段は、前記装着されたカートリッジに接触して、前記形状の違いに基づいて当該装着されたカートリッジが前記第１および第２のカートリッジの何れであるかを識別することを特徴とする請求項１に記載の情報処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、異なる種類のメモリを内蔵した複数の着脱自在のカートリッジのうち何れかのカートリッジが装着され、中央処理手段が装着されたカートリッジの種類に応じて異なるモードで動作する情報処理装置に関する。
【０００２】
【従来の技術】
図１７、図１８、および図１９を参照して、ゲーム機を例にして従来の情報処理装置に付いて説明する。先ず図１７に示すように、従来の情報処理装置ＣＧＢは、大別してプログラム源１００Ｃおよびゲーム機２００Ｃを含む。プログラム源１００Ｃは、ゲーム機２００Ｃにて画像表示ゲーム実行に必要なプログラム等の情報を格納し、ゲーム機２００Ｃに着脱自在に接続できるように構成されている。
【０００３】
プログラム源１００Ｃは、好ましくはＲＯＭ１１Ｃ、ＲＡＭ１２Ｃ、時計１４Ｃ、およびメモリバンク制御器１５Ｃを含むカートリッジとして構成される。ＲＯＭ１１Ｃは、ＲＯＭ、フラッシュメモリ、およびＥＥ−ＰＲＯＭに代表される不揮発性メモリで構成されて、ゲームプログラムを固定的に記憶する。ＲＯＭ１１Ｃは、ゲーム内容に応じたプログラムを記憶する。
【０００４】
さらに、ＲＯＭ１１Ｃは、ゲームキャラクタ等の映像を表現する画像のドットデータを記憶するとともに、必要に応じて他の携帯ゲーム機２００Ｃ（図示せず）とのデータ交換のためのプログラムや、他の従来の画像表示ゲーム装置のプログラム源１００Ｃ（図示せず）に記録されているプログラムとの互換性を確保するためのプログラムを記憶している。なお、今後プログラム源１００Ｃをカートリッジと呼ぶ。図１９に、カートリッジ１００Ｃの外観を示す。
【０００５】
ＲＡＭ１２Ｃは、ＲＡＭに代表される書き込み読み出し可能メモリで構成されて、ゲームの進行に関連する一時的なデータを記憶する領域を含む。
【０００６】
メモリバンク制御器１５Ｃは、ＲＯＭ１１Ｃのメモリ空間がゲーム機２００ＣのＣＰＵが扱えるメモリ空間よりも大きい場合に、ＲＯＭ１１Ｃのメモリ空間を複数のバンクに分割し、ＣＰＵから与えられたバンクデータに基づいてＲＯＭ１１Ｃに上位アドレスとして与える。また、ＲＡＭ１２Ｃに対しても同様にアクセスする。ＲＯＭ１１Ｃ、ＲＡＭ１２Ｃ、およびメモリバンク制御器１５Ｃは、コネクタ１３を経由してゲーム機２００Ｃに脱着自在に接続される。
【０００７】
ゲーム機２００Ｃは、主に操作キー部２２Ｃ、中央処理ユニット（ＣＰＵ）２３Ｃ、コネクタ２４Ｃ、ＲＡＭ２５Ｃ、表示制御器２６Ｃ、液晶表示器２７Ｃ、インターフェース２８Ｃ、およびコネクタ２９Ｃより構成される。ＣＰＵ２３Ｃには、ゲームの処理のためのデータを一時記憶するワーキングメモリであるＲＡＭ２５Ｃおよび表示制御器２６Ｃが接続される。表示制御器２６Ｃには、液晶表示器（ＬＣＤ）２７Ｃが接続される。さらに、ＣＰＵ２３Ｃには、インターフェース２８Ｃを介してコネクタ２９Ｃが接続される。コネクタ２９Ｃは、他のゲーム機２００Ｃの所有者（プレイヤ）との間でゲームデータを交換する時、ケーブルを介して他のゲーム機２００Ｃのコネクタ２９Ｃと接続される。なお、ＣＰＵ２３Ｃは、コネクタ２４Ｃを経由して、カートリッジ１００Ｃに接続される。
【０００８】
図１８に、情報処理装置ＣＧＢの外観構造を示す、情報処理装置ＣＧＢは、ゲーム機２００Ｃの背面部に設けられたコネクタ２４Ｃ（図１７）に、メモリを格納したカートリッジ１００Ｃのコネクタ１３Ｃ（図１７）を嵌合するように接続させる。ゲーム機２００Ｃのハウジング２１Ｃの表面（平面）の下方に操作キー部２２Ｃが装着され、その上部に液晶表示器２７Ｃが装着されている。そして、ハウジング２１Ｃの内部には、図１７に示した回路部品を実装した回路基板が収納されている。
【０００９】
操作キー２２Ｃは、カーソルの移動又はプレイヤの操作可能なキャラクタの移動方向の指示をする方向スイッチ２２ａ、移動を含むキャラクタの動作を指示する動作スイッチ２２ｂ、スタートスイッチ２２ｃ’、およびセレクトスイッチ２２ｄを含む。
【００１０】
この情報処理装置ＣＧＢにおいては、ＣＰＵ２３Ｃは８ビットＣＰＵが用いられている。従って、ＲＯＭ１１Ｃ、ＲＡＭ１２Ｃ、メモリバンク制御器１５Ｃ、およびコネクタ１３Ｃも８ビット仕様（例えば、３２ビットデータ幅）で構成されている。さらに、８ビット仕様における情報処理装置ＣＧＢにおいては、ＲＯＭ１１Ｃ、およびＲＡＭ１２Ｃの駆動電圧は５Ｖである。なお、データ幅とは、ＣＰＵ等の中央処理手段とメモリの間でやりとりされるデータ信号、アドレス信号および制御信号の全てを含む信号幅を意味する。
【００１１】
このように構成された情報処理装置ＣＧＢにおいても、ＣＰＵ等に代表される構成要素の技術革新および、処理能力に対するユーザの要求の高まりに応じて、ＣＰＵの高性能化をはかる必要がある。しかしながら、技術革新の結果、現在のＣＰＵの処理ビットは情報処理装置ＣＧＢにおけるものと違っている。たとえば、ＣＰＵは３２ビット処理（例えば、４８ビットデータ幅）になっており、それに応じてメモリ系も３２ビット処理のものを使う必要がある。このような状況から、コネクタ１３Ｃおよび２４Ｃも３２ビット仕様のものを採用するのが望ましい。また、メモリ系の駆動電圧は、消費電力低減のために従来のものより低い電圧値が設定される場合がある。例えば、情報処理装置ＣＧＢにおけるメモリ系の駆動電圧は５Ｖであるのに対し、新しい情報処理装置では、３．３Ｖに設定される。
【００１２】
【発明が解決しようとする課題】
しかしながら、従来の情報処理装置ＣＧＢは長年に渡って多くのユーザを獲得すると共に、多種に渡るプログラムを格納したカートリッジ１００Ｃの蓄積がある。そのため、上述のように、新たに用いる高性能なＣＰＵに併せて、ＣＰＵ−メモリ間のバス転送モード、およびコネクタを例えば３２ビット仕様に統一し、かつ、メモリ系に供給する電圧を３．３Ｖに統一してしまうと、従来の情報処理装置ＣＧＢ用に蓄積された多大なソフトウェア資源であるカートリッジ１００Ｃを新しい情報処理装置で活用することができない。
【００１３】
このような問題を解決するための方策として、新しい情報処理装置ＡＧＢ（図１）は、従来の情報処理装置ＣＧＢとの間でプログラム（カートリッジ）の互換性を保つために、従来の情報処理装置ＣＧＢ用の８ビットＣＰＵと新しい情報処理装置ＡＧＢ用の３２ビットＣＰＵとを備える。そして、情報処理装置ＣＧＢ用のカートリッジが挿入されれば８ビットＣＰＵ系統で動作し、情報処理装置ＡＧＢ専用のゲームカートリッジが挿入されれば３２ビットＣＰＵ系統で動作することが望ましい。
【００１４】
そのためには、以下に述べる３項についての課題に対する対策が必要である。
課題１）  カートリッジに格納されているメモリおよびプログラムが情報処理装置ＡＧＢ専用か情報処理装置ＣＧＢ用かを識別する機能を設ける。そして、カートリッジを情報処理装置ＡＧＢに装着することで、ＡＧＢのＣＰＵ系統を稼働させる前に、自動的にそのカートリッジに適した駆動電圧を選択し、かつ、そのカートリッジに格納されたプログラムに適したＣＰＵを識別しておく。そして、装着されたカートリッジに供給される駆動電圧を切り替えた後に、対応するＣＰＵ系統を動作させる必要がある。
課題２）  また、情報処理装置ＣＧＢ用カートリッジおよび情報処理装置ＡＧＢ専用カートリッジを共通に用いるためには、外部バスであるコネクタは情報処理装置ＣＧＢに合わせた８ビット仕様にする。結果、同８ビット仕様コネクタを経由してカートリッジおよび対応するＣＰＵ系統間でデータを転送するには、カートリッジが情報処理装置ＣＧＢ用の場合と情報処理装置ＡＧＢ専用の場合には、転送するデータのビット数が８ビットと３２ビットと異なる。このように、ＣＰＵと外部バスそれぞれのデータ幅が異なる組み合わせに応じてバス転送モードを適切に切り替える必要がある。
課題３）さらに、情報処理装置ＡＧＢ専用カートリッジにおいては、上述のデータ幅の相違に対応して、つまり８ビット仕様コネクタを経由して３２ビットデータが転送できるバス転送モードに対応する機構を備える必要がある。
【００１５】
課題１に関しては、従来、ＩＣカードをコネクタに接続する時にスライダが移動し、ＩＣカードに入力すべき信号が切り替わる技術（特開平８−１８０１４９号；以下「先行技術１」）がある。また、挿入するメモリカードに凹部が有るか否かでメモリーカードに供給する電源電圧を切り換えるメモリカード用アダプタの技術（特開平１０−２２２６２１号；以下「先行技術２」）がある。
先行技術１及び先行技術２は、ＩＣカード（又はメモリカード）の形状により、ＩＣカードに供給する電圧又は信号を切り換えることを開示しただけで、それに対応して動作する中央処理手段がどの様に動作するかは全く開示されていない
【００１６】
本発明は上記の課題１を解決するために成されたもので、動作モードの異なる新旧のカートリッジ（プログラム源）を識別して、その動作モードに応じて正しく動作できる情報処理装置において、カートリッジに応じて、メモリに供給する駆動電圧を切り換えると共に、ＣＰＵの動作モードを切り換えることにより、ＣＰＵがカートリッジ内のメモリにアクセス出来る情報処理装置を提供することを目的とする。
【００１７】
【課題を解決するための手段および発明の効果】
第１の発明は、第１の電圧で駆動する第１のメモリを収納した第１のカートリッジと、第２の電圧で駆動する第２のメモリを収納した第２のカートリッジのいずれか一方を着脱自在に装着して、当該装着されたカートリッジ内に収納されたメモリに記憶されているデータに基づいて処理を行う情報処理装置であって、
第１のカートリッジには、第２のカートリッジと区別するための標識が設けられ、
標識に基づいて、第１のカートリッジと第２のカートリッジを識別するカートリッジ識別器と、
カートリッジ識別器によって、装着されたカートリッジが第１のカートリッジであると識別されるときに第１の電圧を供給し、第２のカートリッジであると識別されるときに第２の電圧を供給する電圧供給器と、
第１の電圧が供給されたときに第１のモードで起動し、第２の電圧が供給されたときに第２のモードで起動する中央処理器を備える情報処理装置。
【００１８】
上述のように、第１の発明においては、カートリッジに収容されたメモリの駆動電圧をカートリッジに基づいて選択することによって、カートリッジに収容されたメモリには駆動電圧が供給される。また、中央処理器は、駆動電圧に応じてモードを決定する。
【００１９】
第２の発明は、第１の発明において、電圧供給器は、
第１の電圧を供給する第１の出力器と、
第２の電圧を供給する第２の出力器とを備え、
カートリッジ識別器は、カートリッジが装着される前は第１の出力器に接続するように付勢されると共に、第２のカートリッジが装着されたときには第２の出力器に接続されると共に第１のカートリッジが装着されたときには当該第１の出力器に接続されたままであることを特徴とする。
【００２０】
第３の発明は、第１の発明において、電圧供給器は、カートリッジ識別器に供給されている電圧を検出する電圧検出器を含み、
中央処理器は、起動プログラムに従って起動し、電圧検出器の検出した電圧に応じて第１のモードおよび第２のモードの何れかで動作することを特徴とする。
【００２１】
第４の発明は、第３の発明において、中央処理器は、
第１のモードで駆動する第１の演算器と、
第２のモードで駆動する第２の演算器とを備え、
電圧検出器の検出した電圧に応じて第１の演算器および前２の演算器の一方のみを選択的に実行させる演算器切替器を備える。
【００２２】
第５の発明は、第１の発明において、標識は、第１のカートリッジと第２のカートリッジと形状の違いであり、
カートリッジ識別器は、装着されたカートリッジに接触して、形状の違いに基づいて装着されたカートリッジが第１および第２のカートリッジの何れであるかを識別することを特徴とする。
【００２３】
第６の発明は、第１の発明において、標識は、カートリッジの種類を示す識別コードを記憶し、かつ、カートリッジ内に収納されたメモリであり、
カートリッジ識別器は、識別コードを読み出して、識別コードに基づいて装着されたカートリッジが第１および第２のカートリッジの何れであるかを識別することを特徴とする。
【００２４】
第７の発明は、第１の発明において、標識は、短絡状態と非短絡状態の何れか一方の状態をとる２本の信号線であり、
カートリッジ識別器は、２本の信号線の短絡状態を検出して、短絡状態に基づいて当該装着されたカートリッジが第１および第２のカートリッジの何れであるかを識別することを特徴とする。
【００２５】
【発明の実施の形態】
図１、図２、図３、図４、図５、図６および図７を参照して、本発明の実施形態にかかる情報処理装置をゲーム機に適応した場合のカートリッジの識別に付いて説明する。その後、図８、図９、図１０、図１１、図１２、図１３、図１４、および図１５を参照して、本発明の実施形態にかかる情報処理装置の動作について説明する。さらに、図１６を参照して、本発明の実施形態にかかるカートリッジについて説明する。
【００２６】
先ず図１に、本実施形態にかかる情報処理装置ＡＧＢをゲーム機に適応した場合のシステムブロックの概略を示す。情報処理装置ＡＧＢは、大別してプログラム源１００およびゲーム機２００を含む。プログラム源１００は、ゲーム機２００にて画像表示ゲーム実行に必要なプログラム等の情報を格納し、ゲーム機２００に着脱自在に接続できるように構成されている。
【００２７】
プログラム源１００は、上述の如く、従来の情報処理装置ＣＧＢ用のプログラム源１００Ｃと情報処理装置ＡＧＢ専用のプログラム源１００Ａの２種類がある。以降、プログラム源１００ＣをＣＧＢ用カートリッジ１００Ｃと称し、プログラム源１００ＡをＡＧＢ専用カートリッジ１００Ａと称して識別する。ＡＧＢ専用カートリッジ１００Ａは、基本的にはＣＧＢ用カートリッジ１００Ｃと同様の構成を有しているので、簡便化の為に違う点についてのみ説明する。
【００２８】
ＡＧＢ専用カートリッジ１００Ａは、情報処理装置ＡＧＢの３２ビットＣＰＵ系統で処理する為のプログラムを格納するＲＯＭ１１ＡおよびバックアップＲＡＭ１１Ｂを含む。なお、ＲＯＭ１１ＡおよびバックアップＲＡＭ１１Ｂの駆動電圧は、上述の如く３．３Ｖである。また、ＣＧＢ用カートリッジ１００Ｃは、情報処理装置ＡＧＢの８ビットＣＰＵ系統で処理する為のプログラムを格納する為の５Ｖの電圧で駆動されるＲＯＭ１１Ｃを含む。ＡＧＢ専用カートリッジ１００ＡおよびＣＧＢ用カートリッジ１００Ｃは共に８ビット仕様のコネクタ１３を有する。
【００２９】
ゲーム機２００は、大別して、中央処理ユニット（ＣＰＵ）２３０、カートリッジソケット２４０、電源ユニット２５０、および液晶表示ユニット２７０を含む。コネクタユニット２４０は、好ましくはゲーム機２００の端部に、ＡＧＢ専用カートリッジ１００ＡあるいはＣＧＢ用カートリッジ１００Ｃを挿入できる形状に形成されおり、内部にＡＧＢ専用カートリッジ１００ＡおよびＣＧＢ用カートリッジ１００Ｃのコネクタ１３と勘合するコネクタ２４と、挿入されたカートリッジ１００Ａあるいは１００Ｃの形状の別を検出するカートリッジ形状検出スイッチ３０が設けられている。液晶表示ユニット２７０は、ＬＣＤ２７ａおよびレギュレータＩＣ２７ｂを含む。
【００３０】
ＣＰＵ２３０は内部に、従来の情報処理装置ＣＧＢ用の８ビット演算処理を行う８ビット回路２３Ｃと、情報処理装置ＡＧＢに固有の３２ビット演算処理を行う３２ビット回路２３Ａの両方を含む、いわばデュアルプロセッサータイプのユニットである。ＣＰＵ２３０はさらに、一方を３２ビット回路２３Ａおよび８ビット回路２３Ｃと接続され、他方をコネクタ２４および１３を経由してＡＧＢ専用カートリッジ１００ＡあるいはＣＧＢ用カートリッジ１００Ｃの内部機構に接続されて、両者間におけるデータの入出力バッファを制御するＩ／Ｏバッファコントローラ２３０ａを含む。
【００３１】
さらに、ＣＰＵ２３０は、バスを経由して３２ビット回路２３ＡおよびＣＰＵ２３Ｃに接続されるＶＲＡＭ２３０ｂ、ＷＲＡＭ２３０ｃ、ＲＯＭ２３０ｄ、ＬＣＤコントローラ２３０ｅ、および周辺回路２３０ｆを含む。なお、周辺回路２３０ｆは、音声、ＤＭＡ、タイマー、およびＩ／Ｏ等の処理を行う。
【００３２】
ＣＰＵ２３０には、さらに操作キー２２、サウンドアンプ４０、スピーカ４２、電源ユニット２５０、および液晶表示ユニット２７０が接続されて、ユーザによる操作キー２２の操作に基づいて上述のカートリッジ１００に格納されているプログラムを実行し、実行結果をＬＣＤ２７ａやスピーカ４２を経由して外部に提示する。
【００３３】
電源ユニット２５０は、電源２５ａ、電源スイッチ２５ｂ、ＤＣ−ＤＣコンバータ２５ｃ、および電圧検出ＩＣ２５ｄを含む。電源２５ａは好ましくは、電池で構成され、電源スイッチ２５ｂを等してＤＣ−ＤＣコンバータ２５ｃに電力を供給する。ＤＣ−ＤＣコンバータ２５ｃは、電源２５ａから供給されたＤＣ電力をコンバートして複数の異なる電圧のＤＣを生成する。なお、本例においてはＤＣ−ＤＣコンバータ２５ｃは、−１５Ｖ、２．５Ｖ、３．３Ｖ、５Ｖ、および１３．６ＶのＤＣを生成する。
【００３４】
カートリッジ形状検出スイッチ３０はＤＣ−ＤＣコンバータ２５ｃに接続されて、カートリッジソケット２４０に装着されているカートリッジ１００が、ＡＧＢ専用カートリッジ１００Ａの場合には３．３ＶのＤＣを選択してカートリッジ１００に出力し、ＣＧＢ用カートリッジ１００Ｃが装着されている場合には５ＶのＤＣを選択してカートリッジ１００に出力する。なお、このカートリッジ形状検出スイッチ３０とＡＧＢ専用カートリッジ１００ＡおよびＣＧＢ用カートリッジ１００Ｃとの関係については、以下に図２〜図７を参照して詳しく説明する。
【００３５】
図２に、上述のカートリッジ形状検出スイッチ３０によるカートリッジ１００の識別処理に関する要部ブロック図を示す。図２は、図１に示した情報処理装置ＡＧＢにおいて、カートリッジ１００を識別する構成の要部のみを詳しく示している。つまり、ＡＧＢ専用カートリッジ１００Ａにおいて、ＲＯＭ１１ＡおよびバックアップＲＡＭ１１Ｂは３．３Ｖインターフェースメモリ１１を構成する。３．３Ｖインターフェースメモリ１１は、後ほど図１０および図１１を参照して説明するように、８ビットバスを経由してマルチプレックスモードでデータ転送を行うことができる。そして、ＣＧＢ用カートリッジ１００Ｃにおいて、ＲＯＭ１１Ｃは５Ｖインターフェースメモリである。
【００３６】
ＣＰＵ２３０は、電圧検出器２６ｄから供給されるレジスタ２３Ａ＿３の値に基づいて、３２ビット回路２３Ａと８ビット回路２３Ｃとの何れか一方を選択的に駆動させる切替回路２３０ｓを含んでいる。詳しくは、３２ビット回路２３Ａは、ＡＧＢブートＲＯＭ２３Ａ＿１、ＡＧＢ  ＣＰＵコア２３Ａ＿２、レジスタ２３Ａ＿３、およびマルチプレックス／８ビットバスコントローラ２３Ａ＿４を含む。なお、ここで言う「ＡＧＢ」とは情報処理装置ＡＧＢに固有の３２ビット演算を意味している。
【００３７】
そして、８ビット回路２３Ｃは、ＣＧＢブートＲＯＭ２３Ｃ＿１、ＣＧＢ  ＣＰＵコア２３Ｃ＿２、および８ビットバスコントローラ２３Ｃ＿３を含む。なお、ここで言う「ＣＧＢ」とは情報処理装置ＣＧＢに固有の８ビット演算を意味している。
【００３８】
リセット回路５０はＤＣ−ＤＣコンバータ２５Ｃから供給される電圧（３．３Ｖ）に応答して、ＣＰＵ２３０をリセットする。
【００３９】
カートリッジ形状検出スイッチ３０は、２者択一のセレクタ３０ｓを有している。セレクタ３０ｓは、ＤＣ−ＤＣコンバータ２５ｃの３．３Ｖ出力端子と５Ｖ出力端子の何れか一方を選択的に接続して、カートリッジソケット２４０に挿入されているカートリッジ１００に、選択された出力端子からの出力を供給するように構成されている。なお、本例においては、セレクタ３０ｓは、通常、つまりカートリッジがカートリッジソケット２４０内に挿入されていない場合は、３．３Ｖ出力端子に接続するように付勢されている。すなわち、情報処理装置ＡＧＢにおいては、メモリ系の駆動電圧は３．３Ｖが基準となる。
【００４０】
本例において、カートリッジ１００の種類（ＡＧＢ専用カートリッジ１００ＡあるいはＣＧＢ用カートリッジ１００Ｃの別）によって、出力電圧を一義的に選択する方法について説明する。まず、ＣＧＢ用カートリッジ１００Ｃをカートリッジソケット２４０に挿入した場合に、その一部分がセレクタ３０ｓに当接するような位置にカートリッジ形状検出スイッチ３０を設ける。
【００４１】
このように構成すれば、カートリッジソケット２４０内にＣＧＢ用カートリッジ１００Ｃを挿入するにつれて、セレクタ３０ｓはＣＧＢ用カートリッジ１００Ｃの当接部によって５Ｖ出力端子側に押される。そして、セレクタ３０ｓは標準位置である３．３Ｖ出力端子とから離れて、やがてＣＧＢ用カートリッジ１００Ｃがカートリッジソケット２４０に勘合（装着）した時点で、セレクタ３０ｓはもう一方の取り得る位置で、５Ｖ出力端子に確実に接続した状態で保持される。結果、ＣＧＢ用カートリッジ１００Ｃに、ＤＣ−ＤＣコンバータ２５ｃから５ＶのＤＣ出力が供給される。
【００４２】
一方、ＡＧＢ専用カートリッジ１００Ａを、ＡＧＢ専用カートリッジ１００Ａをカートリッジソケット２４０内に挿入する課程でセレクタ３０ｓに当接しないような形状にする。そうすれば、ＡＧＢ専用カートリッジ１００Ａをカートリッジソケット２４０の装着し終えた時点においても、セレクタ３０ｓは３．３Ｖ出力端子に付勢的に接続されたままである。結果、ＡＧＢ専用カートリッジ１００Ａに、ＤＣ−ＤＣコンバータ２５ｃから３．３ＶのＤＣ出力が供給される。
【００４３】
次に、図３〜図６を参照して、上述のカートリッジ１００の識別方法につい詳しく述べる。先ず、図３に上述のセレクタ３０ｓの標準位置が３．３Ｖ出力端子に接続する状態である場合について説明する。図３（ａ）に、ＡＧＢ専用カートリッジ１００Ａをカートリッジソケット２４０に挿入前後の様子を横から見た状態を示す。本例においては、カートリッジソケット２４０の側端部付近にセレクタ３０ｓをＡＧＢ専用カートリッジ１００Ａの挿入端面に対してほぼ垂直になるように設ける。そして、ＡＧＢ専用カートリッジ１００ＡをＤｉ方向に、カートリッジソケット２４０中に挿入した時にセレクタ３０ｓが当接するＡＧＢ専用カートリッジ１００Ａの部分に切り欠き１００ｎを設ける。
【００４４】
一方、図３（ｂ）に、ＣＧＢ用カートリッジ１００Ｃをカートリッジソケット２４０に挿入前後の様子を横から見た状態を示す。本例においては、ＡＧＢ専用カートリッジ１００Ａと異なり、ＣＧＢ用カートリッジ１００ＣをＤｉ方向に、カートリッジソケット２４０中に挿入した時にセレクタ３０ｓが当接するＣＧＢ専用カートリッジ１００Ｃの部分に切り欠き１００ｎを設けない。結果、ＣＧＢ用カートリッジ１００Ｃの挿入端面によってセレクタ３０ｓは押し下げられて５Ｖ出力端子と接続した状態で保持される。
【００４５】
図４にＡＧＢ専用カートリッジ１００ＡおよびＣＧＢ用カートリッジ１００Ｃの挿入端面部と、カートリッジソケット２４０の対応する挿入口内部を対比して示す。
【００４６】
図５に、上述の如く構成されたＡＧＢ専用カートリッジ１００Ａを情報処理装置ＡＧＢに挿入する時の状態を模式的に示す。図５（ａ）は、情報処理装置ＡＧＢのカートリッジソケット２４０に、ＡＧＢ専用カートリッジ１００Ａを挿入する前の状態を斜め上方向からみた様子を示す。図５（ｂ）は、図５（ａ）に示したのと同じ状態における情報処理装置ＡＧＢとＡＧＢ専用カートリッジ１００Ａを斜め下方向から見た様子を示している。
【００４７】
図６に、上述の如く構成されたＣＧＢ用カートリッジ１００Ｃを情報処理装置ＡＧＢに挿入する時の状態を模式的に示す。図６（ａ）は、情報処理装置ＡＧＢのカートリッジソケット２４０に、ＣＧＢ用カートリッジ１００Ｃを挿入する前の状態を斜め上方向からみた様子を示す。図６（ｂ）は、図６（ａ）に示したのと同じ状態における情報処理装置ＡＧＢとＣＧＢ用カートリッジ１００Ｃを斜め下方向から見た様子を示している。
【００４８】
なお、図３および図４に示した例では、ＡＧＢ専用カートリッジ１００Ａのように切り欠き１００ｎを設けた例について説明したが、情報処理装置ＡＧＢのセレクタ３０ｓに当接する位置に突起を設けるようにしても良い。ただしこの場合、セレクタ３０ｓの標準位置は、５Ｖ出力端子に接続する位置でなければならないのと共に、以降の処理の内容が図３および図４に示した構成の場合の方法と異なる。
【００４９】
本例においては、カートリッジ１００の識別は、セレクタ３０ｓをカートリッジ１００に機械的接触させて、カートリッジ１００の形状の違いに基づいて行う例について詳しく説明した。しかしながら、カートリッジ形状検出スイッチ３０をカートリッジ１００に接触させることなく、非接触によるカートリッジ１００の識別も可能である。このような非接触型カートリッジ識別の例として、光電センサ式とリードスイッチ式がある。
【００５０】
図７に光電センサ式の例を示す。図７（ａ）および図７（ｂ）は、光Ｌを透過させるか否かに基づいてカートリッジ１００を識別する透過型の例を示す。図７（ａ）および図７（ｂ）の両方の場合において、カートリッジ形状検出スイッチ３０’および３０”は発光ユニット３０ａおよび光センサ３０ｂを含む。図７（ａ）に示す場合においては、開口部１００ｎ’が設けられたリブ３０ｓ’がさらに含まれる。一方、図７（ｂ）に示す場合には、リブ３０ｓ’の代わりに開口部を有さないリブ３０ｓ”が設けられる。このように構成されたリブ３０ｓ’あるいはリブ３０ｓ”をカートリッジ１００に設け、発光ユニット３０ａおよび光センサ３０ｂをカートリッジソケット２４０内に設けることにより、光Ｌが透過するか否かによってカートリッジを識別できる。
【００５１】
図７（ｃ）および図７（ｄ）に、光Ｌを反射させるか否かに基づいて、カートリッジ１００を識別する反射型の例を示す。本例においては、カートリッジ形状検出スイッチ３０ａｂおよび３０ａｂ’は、図７（ｃ）および図７（ｄ）の両方の場合において、発光／受光ユニット３０ａｂを含む。図７（ｃ）に示す例においては上述のリブ３０ｓ’をさらに含み、図７（ｄ）に示す例においては上述のリブ３０ｓ”に似ているが光Ｌを反射する反射面１００ｒ有するリブ３０ｒをさらに含む。このように構成されたリブ３０ｓ’あるいはリブ３０ｒをカートリッジ１００に設け、発光／受光ユニット３０ａｂをカートリッジソケット２４０内に設けることにより、光Ｌが反射されるか否かによってカートリッジを識別できる。
【００５２】
上述の方法以外にも、カートリッジ１００に磁性体を付加し、その磁性体によって、カートリッジソケット２４０内に設けられたカートリッジ形状検出スイッチ３０のセレクタ（３０ｓ）を駆動させるリードスイッチ方式を用いて、カートリッジ１００を識別できる。なお、上述のＡＧＢ専用カートリッジ１００ＡとＣＧＢ用カートリッジ１００Ｃを識別するための手段を、ＡＧＢ専用カートリッジ１００Ａに設けるかわりに情報処理装置ＣＧＢに設けても良いことは言うまでもない。
【００５３】
さらに、カートリッジ識別手段の例として、カートリッジの種類に応じた識別コードを記憶媒体に記憶しておいて、この識別コードを読み出すことによって、ＡＧＢ専用カートリッジ１００ＡかまたはＣＧＢ用カートリッジ１００Ｃの何れであるかを識別するようにしてもよい。識別コードを利用してカートリッジを識別する場合の情報処理装置ＡＧＢの動作を説明すると、情報処理装置ＡＧＢの電源をオンしたときに、先ずＡＧＢ  ＣＰＵコア２３Ａ＿２が起動する。カートリッジには３．３Ｖの電圧が供給される。
【００５４】
ＡＧＢ  ＣＰＵコア２３Ａ＿２はカートリッジ内のメモリの特定領域に記憶された識別コードを読み出す。読み出した識別コードがＡＧＢ専用カートリッジ１００Ａを示すコードである場合には、ＡＧＢ  ＣＰＵコア２３Ａ＿２は処理を継続する。読み出した識別コードがＡＧＢ専用カートリッジ１００Ａを示すものでない場合には、ＣＧＢ用カートリッジ１００Ｃの場合は駆動電圧およびバス制御の違いにより識別コードを正しく読み出すことができない。そのため、ＡＧＢ専用カートリッジ１００Ａを示すものではないとの判断に基づいて、ＡＧＢ  ＣＰＵコア２３Ａ＿２は切替回路２３０ｓを起動する。
【００５５】
切替回路２３０ｓは、ＡＧＢ  ＣＰＵコア２３Ａ＿２を停止してＣＧＢ  ＣＰＵコア２３Ｃ＿２を起動し、かつ、別途設けるセレクタによってカートリッジに供給する電圧を５Ｖに切替える。ＡＧＢ専用カートリッジ１００ＡとＣＧＢ用カートリッジ１００Ｃの駆動電圧を共通（例えば３．３Ｖ）として、さらに、共通のバス制御（例えばセパレートバス制御）でアクセスされる識別コード記憶のための専用メモリをカートリッジ内に別途収納するようにすれば、ＡＧＢ  ＣＰＵコア２３Ａ＿２は、カートリッジの種類に関わらず、専用メモリにアクセスすることができ、識別コードを正しく読み出すことができる。
【００５６】
また、カートリッジ１００に識別のための２本の信号線を設けて、例えば、ＡＧＢ専用カートリッジ１００Ａでは２本の信号線を短絡し、ＣＧＢ用カートリッジ１００Ｃでは２本の信号線を短絡しない状態にして、情報処理装置ＡＧＢは、この２本の信号線の短絡状態を検出することによって、カートリッジの種類を識別するようにしても良い。２本の信号線の短絡によってカートリッジを識別する場合の情報処理装置ＡＧＢの動作は、識別コードを利用してカートリッジを識別する場合と略同様であるが、ＡＧＢ  ＣＰＵ２３Ａ＿２は、識別コードを読み出す代わりに信号線の短絡状態を検出する。この場合、短絡状態を検出するのみであるので、ＣＧＢ用カートリッジ１００Ｃが装着されて３．３Ｖの電圧が供給される場合でも短絡状態を正しく検出することができる。
【００５７】
以下に、図８〜図１５を参照して、上述の情報処理装置ＡＧＢの動作について説明する。先ず図８に、図２に示したＡＧＢ専用カートリッジ１００ＡおよびＣＧＢ用カートリッジ１００Ｃの詳細な構造について説明する。図８（ａ）に示すように、ＣＧＢ用カートリッジ１００Ｃは、５ＶインターフェースメモリであるＲＯＭ１１Ｃを含む。ＲＯＭ１１Ｃは、上述の如く情報処理装置ＣＧＢ用の８ビットプログラムを格納する汎用メモリで構成され、８ビットバスメモリ空間を有する。この意味において、ＣＧＢ  ＲＯＭと称する。なお、ＣＧＢ  ＲＯＭ１１Ｃには、チップセレクトバー／ＣＳ、ライトバー／ＷＲ、リードバー／ＲＤの各線が接続されると共に、８ビットバス（５Ｖインターフェース）が接続されている。
【００５８】
図８（ｂ）に示すように、ＡＧＢ専用カートリッジ１００Ａにおいて、３．３Ｖインターフェースメモリ１１は、マルチプレックスバスメモリ空間を有するＡＧＢ  ＲＯＭ１１Ａと汎用メモリで構成される８ビットバスメモリ空間を有するＡＧＢ  ＲＡＭ１１Ｂを含む。ＡＧＢ  ＲＯＭ１１ＡおよびＡＧＢ  ＲＡＭ１１Ｂの双方に、チップセレクトバー／ＣＳ、チップセレクト２バー／Ｃｓ２、ライトバー／ＷＲ、リードバー／ＲＤの各線が接続されると共に、マルチプレックス／８ビットバス（３．３Ｖインターフェース）が接続されている。
【００５９】
なお、ＡＧＢ  ＲＯＭ１１Ａは、図１に示したＲＯＭ１１Ａと同一であり、ＡＧＢ  ＲＡＭ１１Ｂは図１に示したバックアップＲＡＭ１１Ｂと同一である。なお、それぞれのＡＧＢ専用カートリッジ１００Ａにおける意味合いを明確にするために、改めてＡＧＢ  ＲＯＭ１１Ａ、ＡＧＢ  ＲＡＭ１１Ｂと称するものである。
【００６０】
図９に、図２に示した８ビット回路２３Ｃおよび３２ビット回路２３Ａに於けるバス制御に関する要部のブロック図を示す。３２ビット回路２３Ａにおいては、マルチプレックス／８ビットバスコントローラ２３Ａ＿４は、ＡＧＢ  ＲＯＭ１１Ａ用のマルチプレックスバスコントローラ２３Ａ＿４ａとＡＧＢ  ＲＡＭ１１Ｂ用の８ビットバスコントローラ２３Ａ＿４ｂを含む。ＡＧＢ  ＣＰＵコア２３Ａ＿２は、マルチプレックス／８ビットバスコントローラ２３Ａ＿４にアドレスを出力し、マルチプレックス／８ビットバスコントローラ２３Ａ＿４は入力されたアドレスに相当するデータをＡＧＢ  ＣＰＵコア２３Ａ＿２と交換する。
【００６１】
８ビット回路２３Ｃにおいて、ＣＧＢ  ＣＰＵコア２３Ｃ＿２はアドレスを、ＣＧＢ  ＲＯＭ１１Ｃ用の８ビットバスコントローラ２３Ｃ＿３に出力し、８ビットバスコントローラ２３Ｃ＿３は入力されたアドレスに相当するデータをＣＧＢ  ＣＰＵコア２３Ｃ＿２と交換する。
【００６２】
図１０に、情報処理装置ＡＧＢのカートリッジインターフェースを示す。同図において、左端の「Ｎｏ」欄は、情報処理装置ＡＧＢのコネクタ２４におけるピン番号に相当する。「ＣＧＢ」欄はＣＧＢ用カートリッジ１００Ｃが接続された場合の入出力データを示す。「ＡＧＢ  ＲＯＭ」はＡＧＢ専用カートリッジ１００Ａが接続され、ＡＧＢ  ＲＯＭがアクセスされる場合の入出力データを示す。「ＡＧＢ  ＲＡＭ」は、ＡＧＢ専用カートリッジ１００Ａが接続され、ＡＧＢ  ＲＡＭがアクセスされる場合の入出力データを示す。「備考」は、ピン番号に相当する入出力の内容を説明する。
【００６３】
同図から明らかなように、ＣＧＢ用カートリッジ１００Ｃが接続される場合においては、ピン番号６〜２１（Ａ０〜Ａ１５まで）の１６ビットのアドレス線によって、８ビットプログラムを実行する為に、８ビットＣＰＵはＲＯＭに対してピン番号２２〜２９（Ｄ０〜Ｄ７まで）の８ビットのデータ出力を要求している。
【００６４】
一方、ＡＧＢ専用カートリッジ１００Ａが接続され、ＡＧＢ  ＲＯＭがアクセスされる場合においては、３２ビットのプログラムを実行するために、ＣＰＵはピン番号６〜２９（Ａ０〜Ａ２３まで）の２４ビットのアドレス線によって、ピン番号６〜２１（Ｄ０〜Ｄ１５まで）の１６ビットのデータ出力を要求している。この場合に、ピン番号６〜２１においては、アドレス入力とデータ出力が時分割されて実行されている。このような動作モードをマルチプレックスモードと称する。
【００６５】
３２ビット回路２３Ａのデータバスは３２ビット幅であるが、このように外部バスはマルチプレックスの１６ビット幅である。それ故に、３２ビットデータを送る場合には、データを１６ビット単位で２回に分けておくっている。ＡＧＢ専用カートリッジ１００Ａが接続されＡＧＢ  ＲＡＭがアクセスされる場合のカートリッジインターフェースのピン割当てはＣＧＢ用カートリッジ１００Ｃが接続される場合と略同様である。
【００６６】
なお、マルチプレックスモードにおいては、一つのバスにおいてリードするデータのアドレスを出力した然るべき後に、同一のバスに要求したデータが読み出される処理をいう。このように１本のバスを時分割してアドレス線とデータ線の２種類に使うので、処理データのビット数に対してバスのピン数が不足している場合には有効な方法である。
【００６７】
図１１に、図１０を参照して説明したコネクタ１３とＡＧＢ  ＲＯＭ１１ＡおよびＣＧＢ  ＲＯＭ１１Ｃとの接続関係を示す。
【００６８】
図１２に、情報処理装置ＡＧＢにおけるメモリマップを示す。
図１２（ａ）は、ＡＧＢ専用カートリッジ１００Ａが接続された場合の情報処理装置ＡＧＢのメモリマップを示しており、アドレス００００００００ｈ〜０８００００００ｈは情報処理装置ＡＧＢにおける内部ＲＯＭ、内部ＲＡＭ、Ｉ／Ｏおよびレジスタ等のために予約されているメモリ空間であり、アドレス０８０００００ｈ〜０Ｅ００００００ｈはＡＧＢ  ＲＯＭ１１Ａのメモリ空間を表し、アドレス０Ｅ００００００ｈ〜０Ｅ００ＦＦＦＦｈはＡＧＢ  ＲＡＭ１１Ｂのメモリ空間を表している。
【００６９】
図１２（ｂ）は、ＣＧＢ用カートリッジ１００Ｃが接続された場合の情報処理装置ＡＧＢのメモリマップを示しており、アドレス００００ｈ〜８０００ｈは、情報処理装置ＡＧＢにおける内部ＲＯＭ、内部ＲＡＭ、Ｉ／Ｏおよびレジスタ等のために予約されているメモリ空間であり、アドレス８０００ｈ〜ＦＦＦＦｈはＣＧＢ  ＲＯＭ１１Ｃのメモリ空間を表している。
【００７０】
３２ビット回路２３Ａが上述のアドレス０Ｅ００００００ｈ〜０８０００００ｈのＡＧＢ  ＲＯＭ１１Ａのメモリ空間を指定するものである時にマルチプレックスバスモードでメモリ転送を行い、アドレス０Ｅ００００００ｈ〜０Ｅ００ＦＦＦＦｈのＡＧＢ  ＲＡＭ１１Ｂのメモリ空間を指定するものである時に通常のバスモードでメモリ転送を行なう。
【００７１】
図１３に示すタイムチャートを参照して、ＡＧＢ  ＲＯＭ１１Ａ、ＡＧＢ  ＲＡＭ１１Ｂ、およびＣＧＢ  ＲＯＭ１１Ｃにおけるリード／ライトアクセス動作について説明する。
先ず図１３（ａ）に、ＡＧＢ  ＲＯＭ１１Ａのリードアクセスのタイムチャートを示す。同図において、上段から順番に、Ｃｋはシステムクロックの波形を示し、ＡＤ［０：１５］は図１０に示したピン番号６〜２１におけるアドレスＡ０／データＤ０〜Ａ１５／Ｄ１５におけるアドレスおよびデータのマルチプレックス転送動作を示し、ＣＳＢは同様に図１０に示したピン番号５におけるチップセレクトバーの動作を示し、さらにＲＤＢも図１０に示したピン番号４におけるリードバーの動作を示し、Ａ［１６：２３］は図１０に示したピン番号２２〜２９に於けるアドレスＡ１６〜Ａ２３におけるアドレス出力を示し、そして最下段のｔ０〜ｔ１３はシステムクロックＣｋ立ち下がりエッジに同期した時刻を示している。
【００７２】
図１３（ａ）において、ＡＧＢ  ＲＯＭ１１Ａは時刻ｔ１〜ｔ４の間はランダムアクスセス制御され、時刻ｔ５〜ｔ８の間はシーケンシャルアクセス制御され、時刻ｔ９〜ｔ１２の間は再びランダムアクセス制御されている。つまり、時刻ｔ１から時刻ｔ８の間はチップセレクトバーＣＳＢはローに設定される。一方、リードバーＲＤＢは、その間の時刻ｔ３〜ｔ４、時刻ｔ５〜ｔ６、および時刻ｔ７〜ｔ８の間に間欠的にローに設定される。このような状態で、時刻ｔ１前から時刻ｔ２後にかけてＡＤ［０：１５］に読み出しアドレスが出力された後、時刻ｔ４前から時刻ｔ９前にかけてシーケンシャルアクセスしてデータを３つのブロックに渡ってシーケンシャルに読み出している。また、時刻ｔ９前以降はランダムアクセス制御が行われている。
【００７３】
なお、シーケンシャルアクセスとは、連続したアドレスのメモリ内容を読み出す場合の制御方法である。それゆえ、アドレスが連続している場合には、ＣＰＵからアドレスを出力する必要がなく、制御信号（ＲＤＢ）のみでメモリのアドレスをカウントアップできる。つまり、アドレスを出力する必要がない分だけ、高速にデータをリードできる。プログラムの実行開始時に、あらかじめプログラムデータを纏めてシーケンシャルに読み出して置くことによって、プログラムを円滑に起動するようにしても良い。
【００７４】
また、ランダムアクセスとは、非連続なアドレスのメモリ内容を読み出す場合の制御方法であって、メモリをリードする度にアドレスを入力する必要があり、データのリードが遅い。
【００７５】
このように、ＡＧＢ  ＲＯＭ１１Ａにおいて、ランダムアクセス制御とシーケンシャル制御を組み合わせて実施する理由は以下の通りである。つまり、マルチプレックスされたバスは、インターフェースバスのピン本数が少なくて済むという利点がある一方、１本のピンでアドレスとデータが共有のバスとして利用されている。そのため、アドレスを入力した後にしかデータを出力出来ず、通常のバスに比べてアクセススピードが遅いと言う問題がある。この問題は上述のシーケンシャルアクセス制御によって改善できる。ただし、シーケンシャルアクセス制御を実行するためには、メモリ側にシーケンシャルアクセスに対応した特殊な回路（アドレスカウンタ）を必要とする。
【００７６】
次に、図１４を参照して、シーケンシャルアクセスを可能にするアドレスカウンタを用いたマルチプレックス変換回路について説明する。マルチプレックスバス変換器ＭＢＣは、アドレスカウンタＡＣに入力されているＡ［２３：１６］はＣＰＵ上位アドレスであるＡ２３〜Ａ１６を意味し、ＡＤ［１５：０］はＣＰＵ下位アドレスＡ１５〜Ａ０およびデータＤ１５〜Ｄ０を意味している。さらに、アドレスカウンタＡＣのＬＯＡＤにはチップセレクトバー／ＣＳが入力され、ＣＬＯＣＫにはリードバー／ＲＤが入力されている。これらの４種類の入力に基づいて、アドレスカウンタＡＣはメモリアドレスバスＭＡ［２３：０］信号を出力する。また、メモリデータバスＭＤ［１５：０］は、ＡＤ［１５：０］に接続されて、データＤ１５〜Ｄ０が出力される。
【００７７】
このように構成されたマルチプレックスバス変換器ＭＢＣにおいて、アドレスカウンタＡＣは２４ビットカウンタであり、Ａ［２３：１６］信号とＡＤ［１５：０］信号をチップセレクトバー／ＣＳ信号の立ち下がりでロードし、メモリアドレスバスＭＡ［２３：０］信号を生成する。リードバー／ＲＤ信号はカウントアップ信号としてアドレスカウンタＡＣに入力される。以上の結果、シーケンシャルアクセス制御が実現できる。なお、メモリからデータを出力するタイミングは、チップセレクトバー／ＣＳ信号とリードバー／ＲＤ信号にて制御される。
【００７８】
なお、図１３（ｂ）に、ＡＧＢ  ＲＡＭ１１Ｂのライトアクセスのタイミングチャートを示す。図１３（ｃ）にＡＧＢ  ＲＡＭ１１Ｂのリードアクセスのタイミングチャートを示す。そして、図１３（ｄ）にＣＧＢ  ＲＯＭ１１Ｃのリードアクセスのタイミングチャートを示す。なお、これら図１３（ｂ）、１３（ｃ）、および１３（ｄ）中に示されている記号はそれぞれ、図１３（ａ）に関して説明したものと同じである。
【００７９】
図１５に示すフローチャートを参照して、本発明にかかる情報処理装置ＡＧＢの動作について説明する。まず、ステップＳ２において、カートリッジ１００が情報処理装置ＡＧＢのカートリッジソケット２４０に挿入される。そして、処理は次のステップＳ４に進む。
【００８０】
ステップＳ４において、カートリッジ形状検出スイッチ３０はセレクタ３０ｓの状態に基づいて、挿入されたカートリッジ１００がＡＧＢ専用カートリッジ１００ＡとＣＧＢ用カートリッジ１００Ｃとの何れで有るかが判断される。
具体的には、カートリッジ１００がＡＧＢ専用カートリッジ１００Ａの場合は、セレクタ３０ｓは標準位置のあるＯＦＦのままであり、ＤＣ−ＤＣコンバータ２５ｃから３．３ＶのＤＣ出力端子に接続されている。
【００８１】
一方、カートリッジ１００がＣＧＢ用カートリッジ１００Ｃの場合は、セレクタ３０ｓが標準位置（ＯＦＦ）から動かされて、５Ｖ出力端子に接続されてＯＮになる。カートリッジ１００がカートリッジソケット２４０に装着された時点で、処理は次のステップＳ５に進む。
【００８２】
ステップＳ５において、ユーザによって、情報処理装置ＡＧＢの電源スイッチ２５ｂがＯＮにされる。なお、ステップＳ４において、セレクタ３０ｓがＯＦＦであれば、処理はステップＳ６に進む。
【００８３】
ステップＳ６において、カートリッジ形状検出スイッチ３０を経由して、ＤＣ−ＤＣコンバータ２５ｃから３．３ＶのＤＣがカートリッジ１００、ＣＰＵ２３０のＩ／Ｏバッファコントローラ２３０ａおよび電圧検出ＩＣ２５ｄに供給される。そして、処理は次のステップＳ８に進む。
【００８４】
ステップＳ８において、電圧検出ＩＣ２５ｄはカートリッジ形状検出スイッチ３０を経由して供給されるＤＣの電圧３．３Ｖを検出した後、レジスタ２３Ａ＿３にＡＧＢ専用カートリッジ１００Ａが装着されていることを示すハイレベル（１）信号を出力する。そして、処理は次のステップＳ１４に進む。
【００８５】
一方、上述のステップＳ４において、カートリッジ１００がカートリッジソケット２４０に装着された時点でカートリッジ形状検出スイッチ３０がＯＮの場合は、処理はステップＳ５を経てステップＳ１０に進む。
【００８６】
ステップＳ１０において、カートリッジ１００は既にカートリッジソケット２４０に装着されているので、カートリッジ形状検出スイッチ３０を経由して、ＤＣ−ＤＣコンバータ２５ｃから５ＶのＤＣがカートリッジ１００、ＣＰＵ２３０のＩ／Ｏバッファコントローラ２３０ａおよび電圧検出ＩＣ２５ｄに供給される。そして、処理は次のステップＳ１２に進む。
【００８７】
ステップＳ１２において、電圧検出ＩＣ２５ｄはカートリッジ形状検出スイッチ３０を経由して供給されるＤＣの電圧５Ｖを検出した後、レジスタ２３Ａ＿３にＣＧＢ用カートリッジ１００Ｃが装着されていることを示すローレベル（０）信号を出力する。そして、処理は次のステップＳ１４に進む。
【００８８】
ステップＳ１４において、ＤＣ−ＤＣコンバータ２５Ｃから供給される電圧（３．３Ｖ）の入力に応答して、リセット回路５０はＣＰＵ２３０のリセットを解除する。そして、処理は次のステップＳ１６に進む。
【００８９】
ステップＳ１６において、ＣＰＵ２３０の中のＡＧＢ  ＣＰＵコア２３Ａ＿２が起動して、ＡＧＢブートＲＯＭ２３Ａ＿１に記述された処理の実行を開始する。そして、処理は次のステップＳ１８に進む。
【００９０】
ステップＳ１８において、ＡＧＢ  ＣＰＵコア２３Ａ＿２はレジスタ２３Ａ＿３に書き込まれている値が１と０の何れであるかを判断する。値は１である、つまりＡＧＢ専用カートリッジ１００Ａが装着されている場合には、処理はステップＳ２０に進む。
【００９１】
ステップＳ２０において、引き続きＡＧＢブートＲＯＭ２３Ａ＿１に記述された処理が実行される。そして、処理は次のステップＳ２２に進む。
【００９２】
ステップＳ２２において、マルチプレックスバスインターフェースを用いて、ＡＧＢ専用カートリッジ１００Ａ内のメモリにアクセスを行う。なお、マルチプレックスバスインターフェースによるメモリアクセスについては、図１０および図１１を参照して説明した通りである。そして、処理は次のステップＳ２４に進む。なお、図１３（ａ）および図１４を参照して説明したように、シーケンシャルアクセス制御を行ってデータの読み出し効率を改善できる事は言うまでもない。
【００９３】
ステップＳ２４において、ステップＳ２２において読み出されたデータに基づいて、ＡＧＢ専用カートリッジ１００Ａに格納された情報処理装置ＡＧＢ専用の３２ビットゲームがスタートする。
【００９４】
一方、上述のステップＳ１８において、値は０、つまりＣＧＢ用カートリッジ１００Ｃが装着されている場合には、処理はステップＳ２６に進む。
【００９５】
ステップＳ２６において、切替回路２３０ｓが起動される。そして、処理は次のステップＳ２８に進む。
【００９６】
ステップＳ２８において、切替回路２３０ｓによって、ＡＧＢ  ＣＰＵコア２３Ａ＿２が停止させられる一方、ＣＧＢ  ＣＰＵコア２３Ｃ＿２が起動される。そして、処理は次のステップＳ３０に進む。
【００９７】
ステップＳ３０において、ＣＧＢ  ＣＰＵコア２３Ｃ＿２はＣＧＢブートＲＯＭ２３Ｃ＿１に記述されている処理を実行する。そして、処理は次のステップＳ３２に進む。
【００９８】
ステップＳ３２において、汎用バスインターフェースによって、ＣＧＢ用カートリッジ１００Ｃ内のメモリにアクセスを行う。なお、汎用インターフェースによるメモリアクセスについては、図１０および図１１を参照して説明した通りである。そして、処理は次のステップＳ３４に進む。
【００９９】
ステップＳ３４において、ステップＳ３２においてＣＧＢ用カートリッジ１００Ｃから読み出したデータにもとづいて、ＣＧＢ用カートリッジ１００Ｃに格納された情報処理装置ＣＧＢ専用の８ビットゲームがスタートする。なお、本実施形態においては、上述の如く、カートリッジソケット２４０に装着されるカートリッジ１００を識別することによって、バスモードをＡＧＢ  ＲＯＭ１１Ａ用とＣＧＢ  ＲＯＭ１１Ｃ用との何れかに切り替えているが、ＣＰＵからの読み出しアドレスの値に応じて、バスモードを切り替えるようにしても良い。
【０１００】
なお、上述のフローチャートにおいて、ステップＳ２〜Ｓ１４までの処理は、ＡＧＢ専用カートリッジ１００Ａに切り欠き１００ｎを設け、カートリッジ形状検出スイッチ３０のセレクタ３０ｓが同切り欠き１００ｎに適合すると共に、標準状態でＤＣ−ＤＣコンバータ２５ｃの３．３Ｖ出力端子に接続するように構成されることによって、機械的に実行される。そして、ステップＳ１６〜Ｓ３４はＣＰＵ２３０内部の要素によって実行される。
【０１０１】
しかしながら、ステップＳ１８における処理の分岐は、ステップＳ８およびステップＳ１２における電圧検出ＩＣ２５ｄよりの出力によって一義的に決まる。つまり、カートリッジ１００に切り欠き１００ｎが有るか否かによって、ステップＳ２２においてマルチプレックスバスインターフェースでアクセスされるか、ステップＳ３２において汎用バスインターフェースでアクセスされるかが一義的に決定される。この意味において、カートリッジ１００に設けられた切り欠き１００ｎはバスモードセレクタとしての役割を果たしている。
【０１０２】
次に、図１６を参照して、ＡＧＢ  ＲＯＭ１１Ａの構成について説明する。図１６（ａ）は、カスタムＲＯＭとして１チップに構成した例を示す。同図において、ＡＧＢ  ＲＯＭ１１Ａはマルチプレックスバス変換器ＭＢＣと汎用メモリＭが１チップ上に構成されている。マルチプレックスバス変換器ＭＢＣには、図１０に示した上位アドレスＡ１６〜Ａ２３が入力される。
【０１０３】
さらに、下位アドレスＡ０（１）〜Ａ１５の入力と共に、データＤ０（１）〜Ｄ１５の出力がマルチプレックスされて実行される。マルチプレックスバス変換器ＭＢＣから汎用メモリＭへはアドレスが出力されて、汎用メモリＭからはデータがマルチプレックスバス変換器ＭＢＣに出力される。なお、マルチプレックスバス変換器ＭＢＣおよび汎用メモリＭに対して、制御信号が入力されて、上述のマルチプレックスバス変換器ＭＢＣおよび汎用メモリＭの動作が制御される。
【０１０４】
図１６（ｂ）は、図１６（ａ）に示したように、構成要素が１チップ上に構成されたカスタムＲＯＭでなく、それぞれの独立したマルチプレックスバス変換器ＭＢＣ’および汎用メモリＭ’が互いに配線されてＡＧＢ  ＲＯＭ１１Ａを構成している。このように構成することによって、１チップに構成する場合に比べて容易に製造できるメリットがある。また、図１６（ａ）および図１６（ｂ）に示す例においては、ＡＧＢ  ＲＯＭ１１Ａは書換不可能なマスクＲＯＭで構成されるが、書換可能なフラッシュＲＯＭ等によって構成しても良いことは言うまでもない。
【０１０５】
上述のように本発明においては、カートリッジへの供給電圧およびアクセス方法が、内蔵されているメモリの種類によって異なる場合でも、カートリッジを識別して、識別結果に応じて供給電圧および中央処理手段の動作モードを切り換えることによって、カートリッジ内のメモリにアクセス出来るという効果がある。
【図面の簡単な説明】
【図１】本発明にかかる情報処理装置のシステム構成を示すブロック図である。
【図２】図１に示した情報処理装置におけるカートリッジ識別機能の要部の構成を示すブロック図である。
【図３】図１に示した情報処理装置におけるカートリッジ識別方法の説明図である。
【図４】図１に示したＡＧＢ専用カートリッジおよびＣＧＢ用カートリッジの挿入端面部と、カートリッジソケットの対応する挿入口内部を対比して示す説明図である。
【図５】図１に示したＡＧＢ専用カートリッジを情報処理装置に挿入する時の状態を模式的に示した説明図である。
【図６】図１に示したＣＧＢ用カートリッジを情報処理装置に挿入する時の状態を模式的に示した説明図である。
【図７】光電センサ式を用いたカートリッジを識別する方法についての説明図である。
【図８】図２に示したＡＧＢ専用カートリッジおよびＣＧＢ用カートリッジの詳細な構造を示すブロック図である。
【図９】図２に示した、８ビット回路および３２ビット回路に於けるバス制御に関する要部を示すブロック図である。
【図１０】図１に示した情報処理装置のカートリッジインターフェースを示す説明図である。
【図１１】図１０に示したカートリッジインターフェースに関する、コネクタとＡＧＢ  ＲＯＭおよびＣＧＢ  ＲＯＭとの接続関係を示す説明図である。
【図１２】図１に示したＡＧＢ専用カートリッジおよびＣＧＢ用カートリッジにおけるメモリマップを示す説明図である。
【図１３】図８（ａ）に示したＣＧＢ  ＲＯＭと、図８（ｂ）に示したＡＧＢ  ＲＯＭ、およびＡＧＢ  ＲＡＭにおけるリード／ライトアクセス動作を説明するタイムチャートである。
【図１４】マルチプレックス変換回路の構成を示すブロック図である。
【図１５】図１に示した情報処理装置の動作を示すフローチャートである。
【図１６】図８（ｂ）に示したＡＧＢ  ＲＯＭの構成を示すブロック図である。
【図１７】従来の情報処理装置の構成を示すブロック図である。
【図１８】図１７に示した、従来の情報処理装置ＣＧＢの外観図である。
【図１９】図１７に示した、カートリッジの外観図である。
【符号の説明】
ＡＧＢ  情報処理装置
２２  操作キー
４０  サウンドアンプ
４２  スピーカ
２００  ゲーム機
２３０  ＣＰＵ
２３０ａ  Ｉ／Ｏバッファコントローラ
２３０ｂ  ＶＲＡＭ
２３０ｃ  ＷＲＡＭ
２３０ｄ  ＲＯＭ
２３０ｅ  ＬＣＤコントローラ
２３０ｆ  周辺回路
２３Ａ  ３２ビット回路
２３Ａ＿１  ＡＧＢブートＲＯＭ
２３Ａ＿２  ＡＧＢ  ＣＰＵコア
２３Ａ＿３  レジスタ
２３Ａ＿４  マルチプレックス／８ビットバスコントローラ
２３Ｃ  ８ビット回路
２３Ｃ＿１  ＣＧＢブートＲＯＭ
２３Ｃ＿２  ＣＧＢ  ＣＰＵコア
２３Ｃ＿３  ８ビットバスコントローラ
２４０  カートリッジソケット
２４  コネクタ
３０  カートリッジ形状検出スイッチ
３０ｓ  セレクタ
２５０  電源ユニット
２５ａ  電源
２５ｂ  電源スイッチ
２５ｃ  ＤＣ−ＤＣコンバータ
２５ｄ  電圧検出ＩＣ
２７０  液晶表示ユニット
２７ａ  ＬＣＤ
２７ｂ  レギュレータＩＣ
１００Ａ  ＡＧＢ専用カートリッジ
１１Ａ  ＡＧＢ  ＲＯＭ
１１Ｂ  ＡＧＢ  ＲＡＭ
１００Ｃ  ＣＧＢ用カートリッジ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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