(57)【特許請求の範囲】
【請求項１】
バスライン毎に複数設けられ、所定の信号に同期して出力の状態の論理レベルを変化させるシフトレジスタと、
前記複数のシフトレジスタのスタートインプット信号入力前の出力状態の論理レベルをそれぞれ記憶して当該出力状態の論理レベルに応じた制御信号を出力する複数の記憶回路と、
前記複数の記憶回路の各制御信号により前記複数のシフトレジスタの出力状態の論理レベルをそれぞれ変化させて出力する複数のＡＮＤ回路と、
前記複数のＡＮＤ回路の出力の論理和を出力するＯＲ回路と
を有していることを特徴とする液晶駆動回路。
【請求項２】
請求項１記載の液晶駆動回路において、
前記複数の記憶回路のそれぞれに形成されたＲＳフリップフロップ回路
を有することを特徴とする液晶駆動回路。
【請求項３】
請求項１又は２に記載の液晶駆動回路において、
前記バスラインを複数本まとめて１ブロックを構成し、
前記記憶回路は、前記１ブロック毎に設けられていること
を特徴とする液晶駆動回路。
【請求項４】
２枚の基板間に液晶を封止し、前記基板上に形成された複数のバスラインを制御して前記液晶を駆動する液晶駆動回路を備えた液晶表示装置において、
前記液晶駆動回路は、前記請求項１乃至３のいずれか１項に記載の液晶駆動回路を用いていること
を特徴とする液晶表示装置。
【請求項５】
請求項４記載の液晶表示装置において、
前記液晶駆動回路は、前記複数のバスラインが形成される基板上に形成されていること  を特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲートドライバやデータドライバ等の液晶駆動回路及びそれを用いた液晶表示装置に関し、特に、ガラス等の絶縁性基板上に画素領域と共に一体的に形成される液晶駆動回路及びそれを用いた液晶表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、所定の間隙で貼り合わされたアレイ基板及び対向基板と、当該間隙に封入された液晶とを有している。アクティブマトリクス型の液晶表示装置の場合、アレイ基板上に複数のデータバスラインが互いに平行に形成され、データバスラインとほぼ直交する方向に延びる複数のゲートバスラインが互いに平行に形成されている。各データバスラインはデータバスライン駆動回路に接続されており、データバスライン毎に所定の階調電圧が印加されるようになっている。また、複数のゲートバスラインのそれぞれは、ゲートバスライン駆動回路に接続されている。ゲートバスライン駆動回路は内蔵のシフトレジスタから出力されるビット出力に同期して、複数のゲートバスライン上に順にゲートパルスを出力するようになっている。
【０００３】
ゲートバスラインとデータバスラインとで画定される領域で画素領域が形成される。マトリクス状に配置される各画素領域には薄膜トランジスタと表示電極とが形成されている。各ゲートバスラインは、行方向に並ぶ複数の薄膜トランジスタのゲート電極に接続されている。また、各データバスラインは、列方向に並ぶ複数の薄膜トランジスタのドレイン電極に接続されている。
【０００４】
ゲートバスライン駆動回路により複数のゲートバスラインのいずれか１つにゲートパルスが出力されると、当該ゲートバスラインに接続されている複数の薄膜トランジスタがオン状態になる。これにより、データバスライン駆動回路から複数のデータバスラインのそれぞれに印加されている階調電圧が各画素電極に印加される。
【０００５】
ところで、近年の低温ポリシリコン製造プロセス技術の発展に伴い、画素領域の形成と同時にアレイ基板上に周辺回路を形成する周辺回路一体型液晶表示装置が製造されるようになってきている。周辺回路には上述のゲートバスライン駆動回路やデータバスライン駆動回路が含まれる。
【０００６】
周辺回路一体型液晶表示装置には一般に、ガラス基板上に一体的に形成した周辺回路に断線や短絡等の欠陥が生じても、当該欠陥を修正する欠陥救済用の冗長回路が設けられている。冗長回路を持たせることにより、欠陥の生じたアレイ基板を廃棄する無駄を防止でき、製造歩留まりの低下を極力抑えることができる。
【０００７】
周辺回路の一つであるゲートバスライン駆動回路やデータバスライン駆動回路にも欠陥救済用の冗長回路が設けられている。冗長回路としては、駆動回路内に余分なシフトレジスタを複数設けておいて、不良を起こしたシフトレジスタをレーザ等で切断し正常動作のシフトレジスタに切り替える手動修復の方法がある。一方、自動修復の方法としては、例えば、ゲートバスライン駆動回路内の欠陥救済の冗長回路として特開平６−３２４６５１号公報に開示された以下のようなものがある。
【０００８】
図１０は、ゲートバスライン駆動回路内のシフトレジスタの欠陥を自動的に救済する従来の冗長回路１００を示している。冗長回路１００はゲートバスライン毎に設けられているが、図１０では代表的に第ｎ段目のゲートバスラインＧｎを駆動する駆動系Ｘｎの冗長回路１００を示している。冗長回路１００を含む駆動系Ｘｎは、３系統のシフトレジスタ（ＳＲ１）１０２、（ＳＲ２）１０４、（ＳＲ３）１０６を有している。これらシフトレジスタ１０２、１０４、１０６には前段の駆動系Ｘｎ−１から出力されたスタートインプット信号ＳＩが同時に入力するようになっている。シフトレジスタ１０２からはビット出力線Ａが引き出されている。また、シフトレジスタ１０４からはビット出力線Ｂが引き出され、シフトレジスタ１０６からはビット出力線Ｃが引き出されている。
【０００９】
ビット出力線Ａは、破線のブロックで示す選択回路１１０内のＮチャネルＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ）１２８のドレイン電極に接続されると共に、判定回路１２４の一入力端子に接続されている。ビット出力線Ｂは、判定回路１２４の他入力端子に接続されている。ビット出力線Ｃは、選択回路１１０内のＮチャネルＭＯＳＦＥＴ１３０のドレイン電極に接続されている。選択回路１１０内のＭＯＳＦＥＴ１２８と１３０のソース電極は共通接続されてゲートバスラインＧｎに接続されている。判定回路１２４の出力端子はＭＯＳＦＥＴ１３０のゲート電極に接続されると共に、選択回路１１０内のインバータ１２６を介してＭＯＳＦＥＴ１２８のゲート電極にも接続されている。
【００１０】
さて、このような構成を有する冗長回路１００において、回路に欠陥がない場合の動作について説明する。ここで判定回路１２４は排他的論理和（ＥＸＯＲ）回路であるとする。ビット出力線ＡとＢの出力レベルが同一であれば判定回路１２４は“Ｌ（ロー）”レベルを出力する。これにより、ＮチャネルＭＯＳＦＥＴ１２８はオン状態になり、ＮチャネルＭＯＳＦＥＴ１３０はオフ状態になる。従って、ビット出力線Ａの状態レベルがゲートバスラインＧｎに出力される。
【００１１】
次に、上記冗長回路１００において、回路に欠陥が生じている場合の動作について説明する。初めにシフトレジスタ１０２内の回路が断線して、ビット出力線Ａの出力が常時“Ｌ”レベルとなる“Ｌ”固定不良が存在する場合について説明する。ゲートバスラインＧｎにゲートパルスを出力する場合には、ビット出力線Ｂに“Ｈ（ハイ）”が出力される結果、判定回路１２４からは“Ｈ”が出力されて、ＭＯＳＦＥＴ１２８がオフになると共にＭＯＳＦＥＴ１３０がオンになる。これにより、ビット出力線Ａは遮断されてビット出力線Ｃの出力“Ｈ”が選択される。
【００１２】
ゲートバスラインＧｎにゲートパルスを出力しない場合には、ビット出力線Ｂに“Ｌ”が出力される結果、判定回路１２４からは“Ｌ”が出力されて、ＭＯＳＦＥＴ１２８がオンになると共にＭＯＳＦＥＴ１３０がオフになる。これにより、ビット出力線Ａの出力“Ｌ”が選択される。
【００１３】
次に、シフトレジスタ１０２内のショート欠陥によりビット出力線Ａが常時“Ｈ”になる“Ｈ”固定不良が存在する場合の動作について説明する。ゲートバスラインＧｎにゲートパルスを出力する場合には、ビット出力線Ｂに“Ｈ”が出力される結果、判定回路１２４からは“Ｌ”が出力されて、ＭＯＳＦＥＴ１２８がオンになると共にＭＯＳＦＥＴ１３０がオフになる。これにより、ビット出力線Ａの出力“Ｈ”が選択される。
【００１４】
ゲートバスラインＧｎにゲートパルスを出力しない場合には、ビット出力線Ｂに“Ｌ”が出力される結果、判定回路１２４からは“Ｈ”が出力されて、ＭＯＳＦＥＴ１２８がオフになると共にＭＯＳＦＥＴ１３０がオンになる。これにより、ビット出力線Ａは遮断されてビット出力線Ｃの出力“Ｌ”が選択される。
上記冗長構成によれば、“Ｈ”固定不良、“Ｌ”固定不良のいずれが生じている場合にも、誤りなくゲートバスラインＧｎを駆動することができる。
【００１５】
このように図１０を用いて説明した冗長回路１００は、３系統のシフトレジスタ１０２、１０４、１０６を用意して、同一のゲートバスラインＧｎを選択するビット出力線Ａ、Ｂ、Ｃのうち出力線Ａ、Ｂの状態を判定回路１２４で比較して、ビット出力線ＡとＣとを切り替えることにより、シフトレジスタの“Ｈ”、“Ｌ”固定不良のいずれも救済できるようにしている。
【００１６】
【発明が解決しようとする課題】
しかしながら従来の冗長回路において、手動修復の方法の場合には比較的小さな回路規模で冗長構成が得られるものの、レーザリペア装置の導入に費用を要し、また、その取り扱いに手間がかかるため製造コストの上昇と製造時間の長時間化が不可避になるという問題が生じる。
【００１７】
一方、自動修復の方法による冗長回路１００では各段に常に３系統のシフトレジスタ１０２、１０４、１０６を設ける必要があると共に、２系統のシフトレジスタのビット出力線のレベルを比較するＥＸＯＲ回路等の比較回路をゲートバスライン毎に設けることになるので、比較回路を構成するトランジスタ等の素子数が増加して冗長回路を配置する回路規模（占有面積）が大きくなってしまう。このため固定不良を救済できるものの、周辺回路一体型のアレイ基板上での占有面積が増加して製造歩留まりが低下してしまうという問題がある。また、アレイ基板上での冗長回路の専有面積が増加することは相対的に表示領域より額縁領域が広がることになり好ましくない。
【００１８】
本発明の目的は、素子数を減らして回路規模の小さな冗長回路を有する液晶駆動回路及びそれを用いた液晶表示装置を提供することにある。
本発明の目的は、製造歩留まりが向上すると共に額縁領域の大きさを抑えることができる液晶駆動回路及びそれを用いた液晶表示装置を提供することにある。
また本発明の目的は、プロセスの歩留まりに応じた回路規模で構成可能な液晶駆動回路及びそれを用いた液晶表示装置を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的は、バスライン毎に複数設けられ、所定の信号に同期して出力の状態レベルを変化させるシフトレジスタと、前記複数のシフトレジスタの出力状態レベルをそれぞれ記憶して当該出力状態レベルに応じた制御信号を出力する複数の記憶回路と、前記複数の記憶回路の各制御信号により前記複数のシフトレジスタの出力状態レベルをそれぞれ変化させて出力する複数のイネーブル回路と、前記複数のイネーブル回路の出力のいずれかを選択して出力する出力選択回路とを有していることを特徴とする液晶駆動回路によって達成される。
【００２０】
上記本発明の液晶駆動回路において、前記複数の記憶回路のそれぞれに形成されたＲＳフリップフロップ回路と、前記複数のイネーブル回路のそれぞれに形成されたＡＮＤ回路と、前記出力選択回路に形成されたＯＲ回路とを有することを特徴とする。
【００２１】
また、上記本発明の液晶駆動回路において、前記バスラインを複数本まとめて１ブロックを構成し、前記記憶回路は、前記１ブロック毎に設けられていることを特徴とする。
【００２２】
また、上記目的は、２枚の基板間に液晶を封止し、前記基板上に形成された複数のバスラインを制御して前記液晶を駆動する液晶駆動回路を備えた液晶表示装置において、前記液晶駆動回路は、上記本発明の液晶駆動回路を用いていることを特徴とする液晶表示装置によって達成される。
上記本発明の液晶表示装置において、前記液晶駆動回路は、前記複数のバスラインが形成される基板上に形成されていることを特徴とする。
【００２３】
【発明の実施の形態】
本発明の第１の実施の形態による液晶駆動回路及びそれを用いた液晶表示装置について図１乃至図５を用いて説明する。図１は本実施の形態による液晶駆動回路及びそれを備えた液晶表示装置の概略の構成を示している。アレイ基板８１上には、ｐ−Ｓｉ（ポリシリコン）からなる動作半導体層を有する薄膜トランジスタ８２と、例えばＩＴＯ（インジウム・ティン・オキサイド）等の透明電極からなる表示電極を有する画素領域８４がマトリクス状に多数配置された表示領域８６が画定されている。
【００２４】
表示領域８６の周囲には、低温ポリシリコン製造プロセスにより形成された周辺回路が配置されている。周辺回路として液晶駆動回路が配置されており、液晶駆動回路として図中左方にはゲートバスライン駆動回路８８が配置され、図中上方にはデータバスライン駆動回路９０が配置されている。
【００２５】
また、システム側からのドットクロックや、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）、及びＲＧＢデータが入力する入力端子９２が図中パネル上方に設けられている。アレイ基板８１は図示しないシール剤を介して対向基板９４と対向して貼り合わされている。アレイ基板８１と対向基板９４との間のセルギャップに液晶ｌｃが封入されている。アレイ基板８１上の表示電極と対向基板４上の対向電極、及びそれらに挟まれた液晶ｌｃで液晶容量Ｃｌｃが形成されている。一方、アレイ基板８１側で表示電極と不図示のゲート絶縁膜を介して蓄積容量電極が形成されて蓄積容量Ｃｓが形成されている。
【００２６】
表示領域８６内には図中上下方向に延びるデータバスライン９６が図中左右方向に平行に複数形成されている。複数のデータバスライン９６のそれぞれは、液晶駆動回路としてのデータバスライン駆動回路９０に接続されており、データバスライン９６毎に所定の階調電圧が印加されるようになっている。
【００２７】
また、データバスライン９６とほぼ直交する方向に延びるゲートバスライン９８が図中上下方向に平行に複数形成されている。複数のゲートバスライン９８のそれぞれは、液晶駆動回路としてのゲートバスライン駆動回路８８に接続されている。ゲートバスライン駆動回路８８は、内蔵したシフトレジスタから出力されるビット出力に同期して、複数のゲートバスライン９８に対して順にゲートパルスを出力するようになっている。
【００２８】
ゲートバスライン駆動回路８８により複数のゲートバスライン９８のいずれか１つにゲートパルスが出力されると、当該ゲートバスライン９８に接続されている複数の薄膜トランジスタ８２がオン状態になる。これにより、データバスライン駆動回路９０から複数のデータバスライン９６のそれぞれに印加されている階調電圧が各画素電極に印加される。
【００２９】
次に、本実施の形態による液晶駆動回路としてのゲートバスライン駆動回路８８における欠陥救済用の冗長回路について図２を用いて説明する。図２は、ゲートバスライン駆動回路８８内でシフトレジスタの欠陥を救済する冗長回路を含む駆動系Ｘｎを示している。冗長回路２０はゲートバスライン毎に設けられているが、図２では代表的に、第１段目のゲートバスラインＧ１を駆動する駆動系Ｘ１と、第２段目のゲートバスラインＧ２を駆動する駆動系Ｘ２とを示している。
【００３０】
駆動系Ｘ１は、２系統のシフトレジスタとしてＤフリップフロップ（ＤＦＦ）回路１１及び１２を有している。ＤＦＦ回路１１、１２は、冗長回路を構成しない従来の駆動系に用いられるＤＦＦ回路と同一の構成を有している。ＤＦＦ回路１１、１２の入力端子にはスタートインプット信号ＳＩが入力するようになっている。スタートインプット信号ＳＩが入力することによりゲートバスライン駆動回路８８による複数のゲートバスラインＧの駆動が開始される。
【００３１】
ＤＦＦ回路１１の出力端子から出力される信号ＤＦ１１ｏｕｔは、ＲＳフリップフロップ（ＲＳＦＦ）回路２１の入力端子Ｓと、２入力ＡＮＤ回路３１の一入力端子に入力するようになっている。ＲＳＦＦ回路２１の入力端子Ｒにはリセット信号Ｒｅｓｅｔが入力するようになっている。リセット信号Ｒｅｓｅｔは、表示における１フレーム毎に出力される。ＲＳＦＦ回路２１は、ＤＦＦ回路１１の欠陥を記憶する欠陥記憶回路として機能し、ＤＦＦ回路１１の出力信号ＤＦ１１ｏｕｔを記憶する。ＲＳＦＦ回路２１の出力端子Ｑから出力される信号ＲＳ１１ｏｕｔは、ＡＮＤ回路３１の他入力端子に入力してＡＮＤ回路３１の出力を制御する制御信号として用いられる。
【００３２】
２入力ＡＮＤ回路３１は、欠陥記憶回路（ＲＳＦＦ回路２１）の出力信号ＲＳ１１ｏｕｔの信号レベルに応じてＤＦＦ回路１１の出力信号ＤＦ１１ｏｕｔを変化させた信号ｑ１１を出力するイネーブル回路である。ＡＮＤ回路３１の出力端子から出力される信号ｑ１１は、２入力ＯＲ回路４１の一入力端子に入力するようになっている。
【００３３】
同様にして、ＤＦＦ回路１２の出力端子から出力される信号ＤＦ１２ｏｕｔは、ＲＳＦＦ回路２２の入力端子Ｓと、２入力ＡＮＤ回路３２の一入力端子に入力するようになっている。ＲＳＦＦ回路２２の入力端子Ｒにはリセット信号Ｒｅｓｅｔが入力するようになっている。ＲＳＦＦ回路２２の出力端子Ｑから出力される信号ＲＳ１２ｏｕｔは、ＡＮＤ回路３２の他入力端子に入力してＡＮＤ回路３２の出力を制御する制御信号として用いられる。ＡＮＤ回路３２の出力端子から出力される信号ｑ１２は、２入力ＯＲ回路４１の他入力端子に入力するようになっている。２入力ＯＲ回路４１は、ＡＮＤ回路３１の出力信号ｑ１１及びＡＮＤ回路３２の出力信号ｑ１２を選択する出力選択回路である。この出力選択回路の出力Ｑ１はゲートバスラインＧ１の駆動信号として使用される他、次段の駆動系Ｘ２のＤＦＦ回路１３、１４の入力端子に入力される。
【００３４】
以上の構成において、駆動系Ｘ１は、ＤＦＦ回路１１、ＲＳＦＦ回路２１、及びＡＮＤ回路３１の組と、ＤＦＦ回路１２、ＲＳＦＦ回路２２、及びＡＮＤ回路３２の組とで冗長構成が形成されている。
【００３５】
駆動系Ｘ２は、駆動系Ｘ１と同様の構成を有しているので詳細な説明は省略するが、ＤＦＦ回路１３、ＲＳＦＦ回路２３、及びＡＮＤ回路３３の組と、ＤＦＦ回路１４、ＲＳＦＦ回路２４、及びＡＮＤ回路３４の組とで冗長構成が形成されている。また、２入力ＯＲ回路４２は、ＡＮＤ回路３３の出力信号ｑ１３及びＡＮＤ回路３４の出力信号ｑ１４を選択する出力選択回路であり、その出力Ｑ２はゲートバスラインＧ２の駆動信号として使用される他、次段の不図示の駆動系Ｘ３の２つのＤＦＦ回路の入力端子に入力される。
【００３６】
次に、図２に示した駆動系Ｘ１、Ｘ２が正常である場合の駆動動作について図３を用いて説明する。図３は、各回路における入出力信号の動作タイミングを示すタイミングチャートである。
【００３７】
まず、ＲＳＦＦ回路２１、２２、２３、２４の各入力端子Ｒに入力するリセット信号Ｒｅｓｅｔが“Ｈ”レベルに変化する。ＲＳＦＦ回路２１〜２４は、入力端子Ｓに“Ｌ”レベルの信号が一度でも入力すると出力端子Ｑから出力される信号ＲＳ１１ｏｕｔ〜ＲＳ１４ｏｕｔが“Ｈ”レベルとなり、それ以外では“Ｌ”レベルとなる。このとき各ＤＦＦ回路１１〜１４の出力信号ＤＦ１１ｏｕｔ〜ＤＦ１４ｏｕｔは“Ｌ”レベルであるため、ＲＳＦＦ回路２１〜２４の各出力信号ＲＳ１１ｏｕｔ〜ＲＳ１４ｏｕｔはいずれも“Ｈ”レベルを維持している。
【００３８】
次いでスタートインプット信号ＳＩがＤＦＦ回路１１、１２に入力して、出力信号ＤＦ１１ｏｕｔ、ＤＦ１２ｏｕｔが“Ｈ”レベルに変化する。このとき、ＲＳＦＦ回路２１、２２の各入力端子Ｒのリセット信号Ｒｅｓｅｔは“Ｌ”レベルになっているため、出力信号ＲＳ１１ｏｕｔ、ＲＳ１２ｏｕｔは“Ｈ”レベルを維持する。次いで、ＤＦ１１ｏｕｔ、ＤＦ１２ｏｕｔは“Ｌ”レベルに変化するが、リセット信号Ｒｅｓｅｔは“Ｌ”レベルのままであるので、出力信号ＲＳ１１ｏｕｔ、ＲＳ１２ｏｕｔは“Ｈ”レベルを維持している。
【００３９】
これにより、ＡＮＤ回路３１からは信号ＤＦ１１ｏｕｔに同期した信号ｑ１１が出力され、ＡＮＤ回路３２からは信号ＤＦ１２ｏｕｔに同期した信号ｑ１２が出力され、両信号はＯＲ回路４１に入力する。ＯＲ回路４１では、正常に動作しているＤＦＦ回路１１、１２の出力信号ＤＦ１１ｏｕｔ、ＤＦ１２ｏｕｔに同期した信号Ｑ１を出力する。この信号Ｑ１は、ゲートバスラインＧ１でのゲートパルスとして利用されると共に、次段の駆動系Ｘ２に入力される。
【００４０】
駆動系Ｘ２において、信号Ｑ１がＤＦＦ回路１３、１４に入力すると、出力信号ＤＦ１３ｏｕｔ、ＤＦ１４ｏｕｔが“Ｈ”レベルに変化する。このとき、ＲＳＦＦ回路２３、２４の各入力端子Ｒのリセット信号Ｒｅｓｅｔは“Ｌ”レベルになっているため、出力信号ＲＳ１３ｏｕｔ、ＲＳ１４ｏｕｔは“Ｈ”レベルを維持している。次いで、ＤＦ１３ｏｕｔ、ＤＦ１４ｏｕｔは“Ｌ”レベルに変化するが、リセット信号Ｒｅｓｅｔは“Ｌ”レベルのままであるので、出力信号ＲＳ１３ｏｕｔ、ＲＳ１４ｏｕｔは“Ｈ”レベルを維持している。
【００４１】
これにより、ＡＮＤ回路３３からは信号ＤＦ１３ｏｕｔに同期した信号ｑ１３が出力され、ＡＮＤ回路３４からは信号ＤＦ１４ｏｕｔに同期した信号ｑ１４が出力され、両信号はＯＲ回路４２に入力する。ＯＲ回路４２では、正常に動作しているＤＦＦ回路１３、１４の出力信号ＤＦ１３ｏｕｔ、ＤＦ１４ｏｕｔに同期した信号Ｑ２を出力する。この信号Ｑ２は、ゲートバスラインＧ２でのゲートパルスとして利用されると共に、次段の駆動系Ｘ３（図示せず）に入力される。
このように、正常に動作している場合には、各段の駆動系Ｘからは、ＤＦＦ回路の出力ＤＦｏｕｔがそのまま出力Ｑとして用いられる。
【００４２】
これに対して、例えば駆動系Ｘ１のＤＦＦ回路１２に“Ｌ”固定不良が生じている場合における欠陥を修正した駆動動作について図４を用いて説明する。図４は、各回路における入出力信号の動作タイミングを示すタイミングチャートである。
【００４３】
図４に示すように、ＤＦＦ回路１２に“Ｌ”固定不良が生じているため、ＤＦＦ回路１２の出力ＤＦ１２ｏｕｔは常時“Ｌ”レベルになっている。ＲＳＦＦ回路２１〜２４は、入力端子Ｓに“Ｌ”レベルの信号が一度でも入力すると出力端子Ｑから出力される信号ＲＳ１１ｏｕｔが“Ｈ”レベルとなり、それ以外では“Ｌ”レベルとなる。このため、ＲＳＦＦ回路２２の出力端子Ｑの出力信号ＲＳ１２ｏｕｔは常に“Ｈ”レベルになる。
【００４４】
スタートインプット信号ＳＩがＤＦＦ回路１２に入力しても、出力信号ＤＦ１２ｏｕｔは“Ｌ”レベルのままである。このとき、ＲＳＦＦ回路２２の入力端子Ｒのリセット信号Ｒｅｓｅｔは“Ｌ”レベルになっているため、出力信号ＲＳ１２ｏｕｔは変化せずに“Ｈ”レベルを維持する。
【００４５】
これにより、ＡＮＤ回路３２には、常時“Ｌ”の出力信号ＤＦ１２ｏｕｔと常時“Ｈ”の出力信号ＲＳ１２ｏｕｔが入力するため、ＡＮＤ回路３２からは、常時“Ｌ”の出力信号ｑ１２が出力される。一方、図３を用いて説明したように正常なＤＦＦ回路１１側からは、所定のタイミングで信号ＤＦ１１ｏｕｔに同期した信号ｑ１１が出力されている。これら両信号ｑ１１、ｑ１２はＯＲ回路４１に入力して、正常に動作しているＤＦＦ回路１１の出力信号ＤＦ１１ｏｕｔに同期した信号Ｑ１がＯＲ回路４１から出力される。なお、駆動系Ｘ２における駆動動作は、図３を用いて説明したのと同一であるので説明は省略する。このように、“Ｌ”固定不良が生じていても各段の駆動系Ｘから欠陥を修正した正常な出力Ｑを得ることができる。
【００４６】
次に、例えば駆動系Ｘ１のＤＦＦ回路１２に“Ｈ”固定不良が生じている場合における欠陥を修正した駆動動作について図５を用いて説明する。図５は、各回路における入出力信号の動作タイミングを示すタイミングチャートである。
【００４７】
図５に示すように、ＤＦＦ回路１２に“Ｈ”固定不良が生じているため、ＤＦＦ回路１２の出力ＤＦ１２ｏｕｔは常時“Ｈ”レベルになっている。このため、ＲＳＦＦ回路２２の出力端子Ｑの出力信号ＲＳ１２ｏｕｔは常に“Ｌ”レベルになる。
【００４８】
スタートインプット信号ＳＩがＤＦＦ回路１２に入力しても、出力信号ＤＦ１２ｏｕｔは“Ｈ”レベルのままである。このとき、ＲＳＦＦ回路２２の入力端子Ｒのリセット信号Ｒｅｓｅｔは“Ｌ”レベルになっているため、出力信号ＲＳ１２ｏｕｔは変化せずに“Ｌ”レベルを維持する。
【００４９】
これにより、ＡＮＤ回路３２には、常時“Ｈ”の出力信号ＤＦ１２ｏｕｔと常時“Ｌ”の出力信号ＲＳ１２ｏｕｔが入力するため、ＡＮＤ回路３２からは、常時“Ｌ”の出力信号ｑ１２が出力される。一方、図３を用いて説明したように正常なＤＦＦ回路１１側からは、所定のタイミングで信号ＤＦ１１ｏｕｔに同期した信号ｑ１１が出力されている。これら両信号ｑ１１、ｑ１２はＯＲ回路４１に入力して、正常に動作しているＤＦＦ回路１１の出力信号ＤＦ１１ｏｕｔに同期した信号Ｑ１がＯＲ回路４１から出力される。なお、駆動系Ｘ２における駆動動作は、図３を用いて説明したのと同一であるので説明は省略する。このように、“Ｈ”固定不良が生じていても各段の駆動系Ｘから欠陥を修正した正常な出力Ｑを得ることができる。
【００５０】
このように、図２に示す冗長回路を備えた駆動系を用いることにより、“Ｌ”固定不良、“Ｈ”固定不良のいずれの欠陥が発生しても自動で修復できる。なお、本回路構成から明らかなように、ＲＳＦＦ回路（欠陥記憶回路）２１、２２に不良が発生した場合でもＤＦＦ回路１１、１２が正常に動作していれば、正しい出力Ｑ１を得ることができる。
【００５１】
次に、本発明の第２の実施の形態による液晶駆動回路及びそれを用いた液晶表示装置について図６乃至図９を用いて説明する。本実施の形態による液晶駆動回路を備えた液晶表示装置は、第１の実施の形態において図１を用いて説明した液晶表示装置と同一であるのでその説明は省略するものとし、本実施の形態による液晶駆動回路としてのゲートバスライン駆動回路８８における欠陥救済用の冗長回路について図６を用いて説明する。
【００５２】
図６は、ゲートバスライン駆動回路８８内でシフトレジスタの欠陥を救済する冗長回路を含む駆動ブロックＸｎを示している。駆動ブロックＸｎは３本のゲートバスラインＧｎ〜Ｇｎ＋２に対してそれぞれゲートパルスを供給する３つの出力Ｑｎ〜Ｑｎ＋２を有している。図６では代表的に、第１段目〜第３段目のゲートバスラインＧ１〜Ｇ３を駆動する駆動ブロックＸ１を示している。
【００５３】
駆動ブロックＸ１は、各段にそれぞれ２系統のシフトレジスタを構成するＤＦＦ回路１１、１２、１３、１４、１５、１６を有している。ＤＦＦ回路１１〜１６は、冗長回路を構成しない従来の駆動系に用いられるＤＦＦ回路と同一の構成を有している。ＤＦＦ回路１１、１２の入力端子にはスタートインプット信号ＳＩが入力するようになっている。スタートインプット信号ＳＩが入力することによりゲートバスライン駆動回路８８による複数のゲートバスラインＧの駆動が開始される。
【００５４】
ＤＦＦ回路１１の出力端子から出力される信号ＤＦ１１ｏｕｔは、次段のＤＦＦ回路１３の入力端子と、２入力ＡＮＤ回路３１の一入力端子とに入力するようになっている。また、ＤＦＦ回路１３の出力端子から出力される信号ＤＦ１３ｏｕｔは、次段のＤＦＦ回路１５の入力端子と、２入力ＡＮＤ回路３３の一入力端子とに入力するようになっている。さらに、ＤＦＦ回路１５の出力端子から出力される信号ＤＦ１５ｏｕｔは、ＲＳＦＦ回路２１の入力端子Ｓと２入力ＡＮＤ回路３５の一入力端子とに入力するようになっている。そして、ＲＳＦＦ回路２１の出力端子Ｑからの出力信号ＲＳ１ｏｕｔは各ＡＮＤ回路３１、３３、３５の他入力端子に入力するようになっている。
【００５５】
一方、ＤＦＦ回路１２の出力端子から出力される信号ＤＦ１２ｏｕｔは、次段のＤＦＦ回路１４の入力端子と、２入力ＡＮＤ回路３２の一入力端子に入力するようになっている。また、ＤＦＦ回路１４の出力端子から出力される信号ＤＦ１４ｏｕｔは、次段のＤＦＦ回路１６の入力端子と、２入力ＡＮＤ回路３４の一入力端子に入力するようになっている。さらに、ＤＦＦ回路１６の出力端子から出力される信号ＤＦ１６ｏｕｔは、ＲＳＦＦ回路２２の入力端子Ｓと、２入力ＡＮＤ回路３６の一入力端子に入力するようになっている。そして、ＲＳＦＦ回路２２の出力端子Ｑからの出力信号ＲＳ２ｏｕｔは各ＡＮＤ回路３２、３４、３６の他入力端子に入力するようになっている。
【００５６】
また、ＲＳＦＦ回路２１、２２の入力端子Ｒには、リセット信号Ｒｅｓｅｔが入力するようになっている。リセット信号Ｒｅｓｅｔは、表示における１フレーム毎に出力される。ＲＳＦＦ回路２１は、ＤＦＦ回路１１、１３、１５のいずれかで生じた欠陥を記憶する欠陥記憶回路として機能する。ＲＳＦＦ回路２１の出力端子Ｑから出力される信号ＲＳ１ｏｕｔは、ＡＮＤ回路３１、３３、３５の他入力端子に入力してＡＮＤ回路３１、３３、３５の出力を制御する制御信号として用いられる。
【００５７】
２入力ＡＮＤ回路３１〜３６は、欠陥記憶回路（ＲＳＦＦ回路２１又は２２）の出力信号ＲＳ１ｏｕｔ又はＲＳ２ｏｕｔの信号レベルに応じてＤＦＦ回路１１〜ＤＦＦ回路１６の出力信号ＤＦ１１ｏｕｔ〜ＤＦ１６ｏｕｔをそれぞれ変化させた信号ｑ１１〜ｑ１６を出力するイネーブル回路である。
【００５８】
ＡＮＤ回路３１の出力端子から出力される信号ｑ１１は、２入力ＯＲ回路４１の一入力端子に入力し、ＡＮＤ回路３２の出力端子から出力される信号ｑ１２は、２入力ＯＲ回路４１の他入力端子に入力するようになっている。また、ＡＮＤ回路３３の出力端子から出力される信号ｑ１３は、２入力ＯＲ回路４２の一入力端子に入力し、ＡＮＤ回路３４の出力端子から出力される信号ｑ１４は、２入力ＯＲ回路４２の他入力端子に入力するようになっている。さらに、ＡＮＤ回路３５の出力端子から出力される信号ｑ１５は、２入力ＯＲ回路４３の一入力端子に入力し、ＡＮＤ回路３６の出力端子から出力される信号ｑ１６は、２入力ＯＲ回路４３の他入力端子に入力するようになっている。
【００５９】
このように、本実施の形態による冗長構成は、駆動ブロック毎に２系統のＲＳＦＦ回路が設けられており、第１の実施の形態のようなバスライン毎に２系統のＲＳＦＦ回路が設けられている駆動系と比較して回路規模を小さくすることができる。
また、この構成によれば、１つの駆動ブロックＸｎで駆動するバスラインの数を任意に変更できるので、アレイ基板の製造歩留まりに対応させてバスライン駆動回路内の駆動ブロック数を変えることができる。このため、冗長回路の回路規模、コスト、及び歩留まりを勘案して最適な冗長構成を採用することが可能となる。
【００６０】
次に、図６に示した駆動ブロックＸ１が正常である場合の駆動動作について図７を用いて説明する。図７は、各回路における入出力信号の動作タイミングを示すタイミングチャートである。第１の実施の形態における図３乃至図５と同一の動作については重複した説明を省略する。
【００６１】
まず、正常動作において、ＲＳＦＦ回路２１、２２の各出力信号ＲＳ１ｏｕｔ、ＲＳ２ｏｕｔはいずれも“Ｈ”レベルを維持している。スタートインプット信号ＳＩがＤＦＦ回路１１、１２に入力して、出力信号ＤＦ１１ｏｕｔ、ＤＦ１２ｏｕｔが“Ｈ”レベルに変化する。“Ｈ”レベルに変化した出力信号ＤＦ１１ｏｕｔはＤＦＦ回路１３及びＡＮＤ回路３１に入力する。次いで、ＤＦＦ回路１３の出力信号ＤＦ１３ｏｕｔが“Ｈ”レベルに変化してＤＦＦ回路１５及びＡＮＤ回路３３に入力する。これにより、ＤＦＦ回路１３の出力信号ＤＦ１３ｏｕｔが“Ｈ”レベルに変化してＤＦＦ回路１５及びＡＮＤ回路３３に入力する。次いで、ＤＦＦ回路１５の出力信号ＤＦ１５ｏｕｔが“Ｈ”レベルに変化してＲＳＦＦ回路２１及びＡＮＤ回路３５に入力する。
【００６２】
これにより、ＡＮＤ回路３１からは信号ＤＦ１１ｏｕｔに同期した信号ｑ１１が出力され、ＡＮＤ回路３３からは信号ＤＦ１３ｏｕｔに同期した信号ｑ１３が出力され、ＡＮＤ回路３５からは信号ＤＦ１５ｏｕｔに同期した信号ｑ１５が順次出力される。
【００６３】
一方、ＤＦＦ回路１２、１４、１６及びＲＳＦＦ回路２２も上記と同様に動作して、ＡＮＤ回路３２からは信号ＤＦ１２ｏｕｔに同期した信号ｑ１２が出力され、ＡＮＤ回路３４からは信号ＤＦ１４ｏｕｔに同期した信号ｑ１４が出力され、ＡＮＤ回路３６からは信号ＤＦ１６ｏｕｔに同期した信号ｑ１６が順次出力される。
【００６４】
信号ｑ１１及び信号ｑ１２はＯＲ回路４１に入力する。ＯＲ回路４１では、正常に動作しているＤＦＦ回路１１、１２の出力信号ＤＦ１１ｏｕｔ、ＤＦ１２ｏｕｔに同期した信号Ｑ１を出力する。この信号Ｑ１は、ゲートバスラインＧ１でのゲートパルスとして利用される。
【００６５】
次に、上記と同様にして、信号ｑ１３及び信号ｑ１４はＯＲ回路４２に入力する。ＯＲ回路４２では、正常に動作しているＤＦＦ回路１３、１４の出力信号ＤＦ１３ｏｕｔ、ＤＦ１４ｏｕｔに同期した信号Ｑ２を出力する。この信号Ｑ２は、ゲートバスラインＧ２でのゲートパルスとして利用される。
【００６６】
さらに次に、上記と同様にして、信号ｑ１５及び信号ｑ１６はＯＲ回路４３に入力する。ＯＲ回路４３では、正常に動作しているＤＦＦ回路１５、１６の出力信号ＤＦ１５ｏｕｔ、ＤＦ１６ｏｕｔに同期した信号Ｑ３を出力する。この信号Ｑ３は、ゲートバスラインＧ３でのゲートパルスとして利用される。
このように、正常に動作している場合には、各段の駆動系Ｘからは、ＤＦＦ回路の出力ＤＦｏｕｔがそのまま出力Ｑとして用いられる。
【００６７】
これに対して、例えば駆動ブロックＸ１のＤＦＦ回路１３に“Ｌ”固定不良が生じている場合における欠陥を修正した駆動動作について図８を用いて説明する。図８は、各回路における入出力信号の動作タイミングを示すタイミングチャートである。
【００６８】
図８に示すように、ＤＦＦ回路１３に“Ｌ”固定不良が生じているため、ＤＦＦ回路１３の出力ＤＦ１３ｏｕｔは常時“Ｌ”レベルになっている。このため、ＤＦＦ回路１５の出力信号ＤＦ１５ｏｕｔも常時“Ｌ”レベルになっている。このように、“Ｌ”固定不良が生じたＤＦＦ回路以降のＤＦＦ回路は全て“Ｌ”固定不良となる。また、ＲＳＦＦ回路２１は、入力端子Ｓに“Ｌ”レベルの信号が一度でも入力すると出力端子Ｑから出力される信号ＲＳ１ｏｕｔが“Ｈ”レベルとなるのであるから、ＤＦＦ回路１３に“Ｌ”固定不良が生じている場合におけるＲＳＦＦ回路２１の出力信号ＲＳ１ｏｕｔは常時“Ｈ”レベルになっている。
【００６９】
これにより、ＡＮＤ回路３３、３５には、常時“Ｌ”の出力信号ＤＦ１３ｏｕｔ、ＤＦ１５ｏｕｔと、常時“Ｈ”の出力信号ＲＳ１ｏｕｔが入力するため、ＡＮＤ回路３３、３５からは、常時“Ｌ”の出力信号ｑ１３、ｑ１５が出力される。一方、図７を用いて説明したように正常なＤＦＦ回路１２、１４、１６側からは、所定のタイミングで信号ＤＦ１２ｏｕｔ、ＤＦ１４ｏｕｔ、ＤＦ１６ｏｕｔに同期した信号ｑ１２、ｑ１４、ｑ１６が出力されている。
【００７０】
信号ｑ１１と信号ｑ１２はＯＲ回路４１に入力して、正常に動作しているＤＦＦ回路１１、ＤＦＦ回路１２の出力信号ＤＦ１１ｏｕｔ、ＤＦ１２ｏｕｔに同期した信号Ｑ１がＯＲ回路４１から出力される。また、信号ｑ１３と信号ｑ１４はＯＲ回路４２に入力して、正常に動作しているＤＦＦ回路１４の出力信号ＤＦ１４ｏｕｔに同期した信号Ｑ２がＯＲ回路４２から出力される。また、信号ｑ１５と信号ｑ１６はＯＲ回路４３に入力して、正常に動作しているＤＦＦ回路１６の出力信号ＤＦ１６ｏｕｔに同期した信号Ｑ３がＯＲ回路４３から出力される。このように、“Ｌ”固定不良が生じていても各段の駆動系Ｘから欠陥を修正した正常な出力Ｑを得ることができる。
【００７１】
次に、例えば駆動ブロックＸ１のＤＦＦ回路１３に“Ｈ”固定不良が生じている場合における欠陥を修正した駆動動作について図９を用いて説明する。図９は、各回路における入出力信号の動作タイミングを示すタイミングチャートである。
図９に示すように、ＤＦＦ回路１３に“Ｈ”固定不良が生じているため、ＤＦＦ回路１３の出力ＤＦ１３ｏｕｔは常時“Ｈ”レベルになっている。このため、ＤＦＦ回路１５の出力信号ＤＦ１５ｏｕｔも常時“Ｈ”レベルになっている。このように、“Ｈ”固定不良が生じたＤＦＦ回路以降のＤＦＦ回路は全て“Ｈ”固定不良となる。また、ＲＳＦＦ回路２１は、入力端子Ｓに“Ｌ”レベルの信号が入力しないので出力信号ＲＳ１ｏｕｔは常時“Ｌ”レベルとなっている。
【００７２】
これにより、ＡＮＤ回路３３、３５には、常時“Ｈ”の出力信号ＤＦ１３ｏｕｔ、ＤＦ１５ｏｕｔと、常時“Ｌ”の出力信号ＲＳ１ｏｕｔが入力するため、ＡＮＤ回路３３、３５からは、常時“Ｌ”の出力信号ｑ１３、ｑ１５が出力される。一方、図７を用いて説明したように正常なＤＦＦ回路１２、１４、１６側からは、所定のタイミングで信号ＤＦ１２ｏｕｔ、ＤＦ１４ｏｕｔ、ＤＦ１６ｏｕｔに同期した信号ｑ１２、ｑ１４、ｑ１６が出力されている。
【００７３】
信号ｑ１１と信号ｑ１２はＯＲ回路４１に入力して、正常に動作しているＤＦＦ回路１１、ＤＦＦ回路１２の出力信号ＤＦ１１ｏｕｔ、ＤＦ１２ｏｕｔに同期した信号Ｑ１がＯＲ回路４１から出力される。また、信号ｑ１３と信号ｑ１４はＯＲ回路４２に入力して、正常に動作しているＤＦＦ回路１４の出力信号ＤＦ１４ｏｕｔに同期した信号Ｑ２がＯＲ回路４２から出力される。また、信号ｑ１５と信号ｑ１６はＯＲ回路４３に入力して、正常に動作しているＤＦＦ回路１６の出力信号ＤＦ１６ｏｕｔに同期した信号Ｑ３がＯＲ回路４３から出力される。このように、“Ｈ”固定不良が生じていても各段の駆動系Ｘから欠陥を修正した正常な出力Ｑを得ることができる。
【００７４】
以上説明したように、図６に示す冗長回路を備えた駆動ブロックを用いることにより、“Ｌ”固定不良、“Ｈ”固定不良のいずれの欠陥が発生しても自動で修復できる。なお、本回路構成から明らかなように、ＲＳＦＦ回路（欠陥記憶回路）２１、２２に不良が発生した場合でもＤＦＦ回路１１〜１６が正常に動作していれば、正しい出力Ｑ１〜Ｑ３を得ることができる。
【００７５】
本実施の形態において、駆動ブロックＸｎは３本のゲートバスラインＧｎ〜Ｇｎ＋２に対してそれぞれゲートパルスを供給する３つの出力Ｑｎ〜Ｑｎ＋２を有するようにしたが、本発明はもちろんこれに限られず、ｍ本のバスラインを駆動する駆動ブロックに対して１つのＲＳＦＦ回路を用いるようにしてももちろんよい。
【００７６】
本実施の形態の冗長構成にすれば、１つの駆動ブロック内のＤＦＦ回路数を増やすほど冗長構成の回路規模を減少させることができる。しかしながら、１つの駆動ブロック内における２系統のＤＦＦ回路及びＲＳＦＦ回路に多種類の欠陥が発生すると完全な欠陥修復ができなくなり誤動作を引き起こす。これを抑えるには１本のバスライン毎に冗長回路を設ける第１の実施の形態が最も望ましい。従って、製造プロセスの歩留まりに応じて１駆動ブロック内のバスライン数を構成するのが望ましい。
【００７７】
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態では、ゲートバスライン駆動回路８８に本発明を適用した例で説明したが、本発明はこれに限らず、データバスライン駆動回路９０に適用することももちろん可能である。この場合には、ＲＳＦＦ回路の入力端子Ｒに入力するリセット信号Ｒｅｓｅｔは、１フレーム周期ではなく１水平期間毎に出力すればよい。
【００７８】
【発明の効果】
以上の通り、本発明によれば、素子数を減らして回路規模の小さくした冗長回路を得ることができる。また、本発明によれば、製造歩留まりが向上すると共に額縁領域の大きさを抑えることができる液晶駆動回路及びそれを用いた液晶表示装置を実現できる。また、本発明によれば、所望の製造歩留まりに応じて最適な冗長構成にすることが可能となり、故障の少ない周辺回路一体型表示装置を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による液晶駆動回路及びそれを用いた液晶表示装置の概略構成を示す図である。
【図２】本発明の第１の実施の形態による液晶駆動回路としてのゲートバスライン駆動回路８８における欠陥救済用の冗長回路の概略構成を示す図である。
【図３】本発明の第１の実施の形態による液晶駆動回路において、駆動系が正常時の駆動動作を示すタイミングチャートである。
【図４】本発明の第１の実施の形態による液晶駆動回路において、駆動系が“Ｌ”固定不良を生じている場合の駆動動作を示すタイミングチャートである。
【図５】本発明の第１の実施の形態による液晶駆動回路において、駆動系が“Ｈ”固定不良を生じている場合の駆動動作を示すタイミングチャートである。
【図６】本発明の第２の実施の形態による液晶駆動回路としてのゲートバスライン駆動回路８８における欠陥救済用の冗長回路の概略構成を示す図である。
【図７】本発明の第２の実施の形態による液晶駆動回路において、駆動系が正常時の駆動動作を示すタイミングチャートである。
【図８】本発明の第２の実施の形態による液晶駆動回路において、駆動系が“Ｌ”固定不良を生じている場合の駆動動作を示すタイミングチャートである。
【図９】本発明の第２の実施の形態による液晶駆動回路において、駆動系が“Ｈ”固定不良を生じている場合の駆動動作を示すタイミングチャートである。
【図１０】従来のゲートバスライン駆動回路に用いられている冗長回路の概略構成を示す図である。
【符号の説明】
１１、１２、１３、１４、１５、１６  ＤＦＦ回路
２０  冗長回路
２１、２２、２３、２４  ＲＳＦＦ回路
３１、３２、３３、３４、３５、３６  ＡＮＤ回路
４１、４２、４３  ＯＲ回路
８１  アレイ基板
８２  薄膜トランジスタ
８４  画素領域
８６  表示領域
８８  ゲートバスライン駆動回路
９０  データバスライン駆動回路
９２  入力端子
９４  対向基板
９６  データバスライン
９８  ゲートバスライン
１００  冗長回路
１２４  判定回路
１２６  インバータ
１２８、１３０  ＭＯＳＦＥＴ
１０２、１０４、１０６  シフトレジスタ
１１０  選択回路
【図１】
0004598252.tif 000002
【図２】
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【図３】
0004598252.tif 000004
【図４】
0004598252.tif 000005
【図５】
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【図６】
0004598252.tif 000007
【図７】
0004598252.tif 000008
【図８】
0004598252.tif 000009
【図９】
0004598252.tif 000010
【図１０】
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