(57)【特許請求の範囲】
【請求項１】
縦方向にＭ、横方向にＮのＭ×Ｎの成分を有するマトリクス状に情報系列を一時的に記憶するための複数のセルを有する一時記憶手段を備え、当該一時記憶手段に対する情報の書き込み順序又は読み出し順序を制御することで、データ順序変更処理を行うデータ順序変更装置において、
０以外の初期値が設定されたｍ段のシフトレジスタと、前記ｍ段のシフトレジスタの最終段のビット値と１段目のビット値とを加算して前記ｍ段のシフトレジスタの１段目に入力する加算器とを有し、クロックに同期して前記ｍ段のシフトレジスタにおけるビットシフトを実行することにより、前記マトリクスの縦方向成分を指定する第１の擬似雑音符号を発生する第１の符号発生手段と、
０以外の初期値が設定されたｎ段のシフトレジスタと、前記ｎ段のシフトレジスタの最終段のビット値と１段目のビット値とを加算して前記ｎ段のシフトレジスタの１段目に入力する加算器とを有し、前記クロックに同期して前記ｎ段のシフトレジスタにおけるビットシフトを実行することにより、前記マトリクスの横方向成分を指定する第２の擬似雑音符号を発生する第２の符号発生手段と、
を備え、
前記マトリックスは、前記Ｍが２ｍ−１であり、前記Ｎが２ｎ−１であり、
前記データ順序変更装置は、前記第１の符号発生手段により指定される前記マトリクスの縦方向成分と、前記第２の符号発生手段により指定される前記マトリクスの横方向成分とにより特定される前記一時記憶手段内のセルに対して情報の書き込み又は読み出しを行う
ことを特徴とするデータ順序変更装置。
【請求項２】
縦方向にＭ、横方向にＮのＭ×Ｎの成分を有するマトリクス状に情報系列を一時的に記憶するための複数のセルを有する一時記憶手段を備え、当該一時記憶手段に対する情報の書き込み順序又は読み出し順序を制御することで、データ順序変更処理を行うデータ順序変更装置において、
０以外の初期値が設定されたｍ段のシフトレジスタと、前記ｍ段のシフトレジスタの最終段のビット値と１段目のビット値とを加算して前記ｍ段のシフトレジスタの１段目に入力する加算器とを有し、クロックに同期して前記ｍ段のシフトレジスタにおけるビットシフトを実行することにより、前記マトリクスの縦方向成分を指定する第１の擬似雑音符号を発生する第１の符号発生手段と、
０以外の初期値が設定されたｎ段のシフトレジスタと、前記ｎ段のシフトレジスタの最終段のビット値と１段目のビット値とを加算して前記ｎ段のシフトレジスタの１段目に入力する加算器とを有し、前記クロックに同期して前記ｎ段のシフトレジスタにおけるビットシフトを実行することにより、前記マトリクスの横方向成分を指定する第２の擬似雑音符号を発生する第２の符号発生手段と、
クロックによるビットシフトの結果、前記第１の擬似雑音符号が前記Ｍを超えた場合に、前記ｍ段のシフトレジスタにおけるビットシフトを実行させて前記第１の符号発生手段の内部状態を更新させることにより、当該Ｍ以下の第１の擬似雑音符号を、当該クロックに対する第１の擬似雑音符号として発生させる第１の符号発生制御手段と、
クロックによるビットシフトの結果、前記第２の擬似雑音符号が前記Ｎを超えた場合に、前記ｎ段のシフトレジスタにおけるビットシフトを実行させて前記第２の符号発生手段の内部状態を更新させることにより、当該Ｎ以下の第２の擬似雑音符号を、当該クロックに対する第２の擬似雑音符号として発生させる第２の符号発生制御手段と、
を備え、
前記マトリックスは、前記Ｍが２ｍ−１未満であり、前記Ｎが２ｎ−１未満であり、前記Ｍと前記Ｎとが互いに素な自然数であり、
前記データ順序変更装置は、前記第１の符号発生手段により指定される前記マトリクスの縦方向成分と、前記第２の符号発生手段により指定される前記マトリクスの横方向成分とにより特定される前記一時記憶手段内のセルに対して情報の書き込み又は読み出しを行う
ことを特徴とするデータ順序変更装置。
【請求項３】
縦方向にＭ、横方向にＮのＭ×Ｎの成分を有するマトリクス状に情報系列を一時的に記憶するための複数のセルを有する一時記憶手段を備え、当該一時記憶手段に対する情報の書き込み順序又は読み出し順序を制御することで、データ順序変更処理を行うデータ順序変更装置において、
０以外の初期値が設定されたｍ段のシフトレジスタと、前記ｍ段のシフトレジスタの最終段のビット値と１段目のビット値とを加算して前記ｍ段のシフトレジスタの１段目に入力する加算器とを有し、クロックに同期して前記ｍ段のシフトレジスタにおけるビットシフトを実行することにより、前記マトリクスの縦方向成分を指定する第１の擬似雑音符号を発生する第１の符号発生手段と、
０以外の初期値が設定されたｎ段のシフトレジスタと、前記ｎ段のシフトレジスタの最終段のビット値と１段目のビット値とを加算して前記ｎ段のシフトレジスタの１段目に入力する加算器とを有し、前記クロックに同期して前記ｎ段のシフトレジスタにおけるビットシフトを実行することにより、前記マトリクスの横方向成分を指定する第２の擬似雑音符号を発生する第２の符号発生手段と、
クロックによるビットシフトの結果、前記第１の擬似雑音符号が前記Ｍを超えた場合に、前記ｍ段のシフトレジスタにおけるビットシフトを実行させて前記第１の符号発生手段の内部状態を更新させることにより、当該Ｍ以下の第１の擬似雑音符号を、当該クロックに対する第１の擬似雑音符号として発生させる第１の符号発生制御手段と、
クロックによるビットシフトの結果、前記第２の擬似雑音符号が前記Ｎを超えた場合に、前記ｎ段のシフトレジスタにおけるビットシフトを実行させて前記第２の符号発生手段の内部状態を更新させることにより、当該Ｎ以下の第２の擬似雑音符号を、当該クロックに対する第２の擬似雑音符号として発生させる第２の符号発生制御手段と、
クロックによるビットシフトの結果、前記第２の擬似雑音符号における前記ｎ段のシフトレジスタの値が初期値に戻った場合に、前記第１の符号発生手段に、前記ｍ段のシフトレジスタにおけるビットシフトを実行させて前記第１の符号発生手段の内部状態を更新させる更新手段と、
を備え、
前記マトリックスは、前記Ｍが２ｍ−１未満であり、前記Ｎが２ｎ−１未満であり、
前記データ順序変更装置は、前記第１の符号発生手段により指定される前記マトリクスの縦方向成分と、前記第２の符号発生手段により指定される前記マトリクスの横方向成分とにより特定される前記一時記憶手段内のセルに対して情報の書き込み又は読み出しを行う
ことを特徴とするデータ順序変更装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータ順序変更装置に関し、例えば、ＣＤＭＡ（符号分割多元接続）方式などのディジタル通信方式において、符号化や復号化処理の過程でブロックインタリーブなどを行う場合に適用し得るものである。
【０００２】
【従来の技術】
従来のブロックインタリーブ方式としては、次の参考文献１、参考文献２に示されるようなものがある。
【０００３】
参考文献１：ＡＮＳＩ／ＴＩＡ／ＥＩＡ−９５−Ｂ，ｐａｇｅ７−３
参考文献２：ＡＮＳＩ／ＴＩＡ／ＥＩＡ−９５−Ｂ，ｐａｇｅ７−１２
参考文献１は、図３に示すように、符号化の処理手順を示している。
【０００４】
図３において、ブロックインタリーブ（Block  Interleaver）２３，２７，３６は、畳込み符号化（Convolutional  Encoder）２１，２５，３４が行われ、さらにシンボルリピティション（Symbol  Repetition）２２，２６，３５が行われた後に実行される。
【０００５】
したがってこれに対応して受信側で行われる復号化の過程においては、これら３者のうちでは、まず最初に、インタリーバ処理２３，２７，２８の結果を各インタリーバ処理前の状態に戻すデインタリーバ処理が行われ、次に、リピテション処理２２，２６，３５の結果を各リピテション処理前の状態に戻すデリピテション処理が行われ、最後に、畳込み符号化２１，２５，３４の結果を各畳み込み符号化処理前の状態に戻すために、例えばビタビ復号処理が行われる。
【０００６】
一方、前記参考文献２はブロックインタリーブの処理手順を示している。
【０００７】
参考文献２には、図２（Ａ）および（Ｂ）に示すように、横方向に１６個、縦方向に２４個の成分を持つマトリクスから構成された２つのテーブル１Ｔ、２Ｔが記載されている。
【０００８】
このうちテーブル１Ｔの方は、インタリーバ処理の入力、すなわちバッファメモリへの書き込み操作を記述したもので、３８４シンボルの入力データ系列は、１シンボルずつ順番に、１行１列（アドレス番号１）、２行１列（アドレス番号２）、３行１列（アドレス番号３）、…２４行１列（アドレス番号２４）、１行２列（アドレス番号２５）、２行２列（アドレス番号２６）、…、２４行１６列（アドレス番号３８４）に書き込まれる。
【０００９】
したがってこのテーブル１Ｔはそのまま、当該バッファメモリを示しているととらえることができる。そしてテーブル１Ｔの各アドレスのアドレス番号は、３８４シンボルの入力データ系列の本来の順番をも示している。
【００１０】
すなわち、アドレス番号１に書き込まれたデータは、３８４シンボルのデータ系列中で順番が１番目のデータであり、アドレス番号２に書き込まれたデータは、当該３８４シンボル中の順番が２番目のデータであり、…、アドレス番号３８４に書き込まれたデータは、当該３８４シンボル中で順番が３８４番目のデータである。
【００１１】
このとき当該バッファメモリ（すなわちテーブル１Ｔ）のアドレス番号１（１行１列）に書き込まれたデータをｘ（１）とし、アドレス番号２に書き込まれたデータをｘ(２）とし、アドレス番号３に書き込まれたデータをｘ(３）とし、…、アドレス番号３８４に書き込まれたデータをｘ(３８４）とする。
【００１２】
一方、テーブル（読み出し順位テーブル）２Ｔの方は、インタリーバ処理の出力、すなわち当該バッファメモリからの当該入力データ系列の読み出し操作を記述したものである。１６行２４列のマトリクス上で対応する位置にある前記バッファメモリ１Ｔの（アドレス番号によって一義的に指定される）メモリセルからの読み出しが行われる順位が、当該テーブル２Ｔの各アドレスに格納されている。
【００１３】
すなわち、テーブル２Ｔの１行１列には前記バッファメモリ１Ｔ上で１行１列であるアドレス番号１のセルの読み出し順位を示す「１」が格納されており、以降も同様に、２行１列には前記バッファメモリの２行１列であるアドレス番号２セルの読み出し順位を示す「６５」が、３行１列には前記バッファメモリの３行１列であるアドレス番号３のセルの読み出し順位を示す「１２９」が、…、２４行１６列には前記バッファメモリの２４行１６列であるアドレス番号３８４のセルの読み出し順位を示す「３８４」が格納されている。
【００１４】
したがって、図２（Ａ）のテーブル１Ｔを用いてインタリーバ処理の入力（バッファメモリ１Ｔへの書き込み）を行い、図２（Ｂ）のテーブル２Ｔを用いてインタリーバ処理の出力（バッファメモリ１Ｔからの読み出し）を行う場合、バッファメモリ１Ｔの各アドレスに書き込まれている３８４シンボルのデータｘ（１）〜ｘ（３８４）のうち、バッファメモリ１Ｔの１行１列のｘ（１）がテーブル２Ｔの１行１列の読み出し順位１に応じて最初に読み出され、続いてバッファメモリ１Ｔの１行９列のｘ（１９３）がテーブル２Ｔの１行９列の読み出し順位２に応じて２番目に読み出され、続いてバッファメモリ１Ｔの１行５列のｘ（９７）がテーブル２Ｔの１行５列の読み出し順位３に応じて３番目に読み出され、…、最後に、バッファメモリ１Ｔの２４行１６列のｘ（３８４）がテーブル２Ｔの２４行１６列の読み出し順位３８４に応じて３８４番目に読み出される。
【００１５】
この操作により、バッファメモリ１Ｔへの書き込み前（および書き込み時点）では、
ｘ（１）、ｘ（２）、ｘ（３）、ｘ（４）、ｘ（５）、…、ｘ（３８２）、ｘ（３８３）、ｘ（３８４）の順番であったデータ系列ＤＳ１が、読み出し後には、
ｘ（１）、ｘ（１９３）、ｘ（９７）、ｘ（２８９）、ｘ（４９）、…、ｘ（２８８）、ｘ（１９２）、ｘ（３８４）の順番のデータ系列ＤＳ２に変換される。
【００１６】
これは、バッファメモリ１Ｔに対して画一的に縦方向に書き込んだデータ系列ＤＳ１を、（任意の１つの行の内部では順番を変化させながらも）横方向に読み出すことで、データ系列ＤＳ２を得ている。
【００１７】
このデータ系列ＤＳ２を受け取った受信側で行われるデインタリーバ処理では、これと逆の操作を行う（横方向に書込み、縦方向に読出す）ことにより、元の順序のデータ系列ＤＳ１を復元することができる。
【００１８】
このようなインタリーブ処理およびデインタリーブ処理(インタリーバ処理およびデインタリーバ処理）を行うことにより、伝搬路でバースト誤り（集中的な誤り）が発生しても、復号過程において、受信したデータ系列ＤＳ２がＤＳ１に変換される時に、当該誤りを元のデータ系列ＤＳ１上に分散させて誤りのバースト性を解消することができるので、ビタビ復号などのバースト誤りに弱い復号を行う場合、復号特性を改善することが可能である。
【００１９】
【発明が解決しようとする課題】
ところで、前記バースト誤りのバースト性をできるだけ完全に解消し、当該誤りを、前記デインタリーバ処理によって復元されたデータ系列ＤＳ１上で真に偏りなく分散させるためには、インタリーバ処理の規則性に偏りがなく、白色雑音的なランダム（無相関）性があることが求められる。
【００２０】
特に、畳み込み符号化を行った後にランダムインタリーバ処理を施してつくられるターボ符号の場合、当該ランダムインタリーバ処理では、高い白色雑音性が求められる。
【００２１】
ターボ符号の場合もその他の符号の場合も、インタリーバ処理（ランダムインタリーバ処理）の配列操作に少しでも白色雑音的でなく偏った部分があると、その偏りの部分につき、デインタリーバ処理の後でも、バースト誤りのバースト性が残留する可能性があり、その残留バースト部分のために復号特性が劣化し得る。
【００２２】
例えば、図２（Ｂ）のテーブル２Ｔの各列を縦方向にみると明らかなように、各列の１行目には１〜１６までの数字が並び、各列の２行目には６５〜８０の数字が並び、各列の３行目には１２９〜１４４の数字が並び、…、各列の７行目には３３〜４８の数字が並び、…、各列の２４行目には３６９〜３８４の数字が並んでおり、この配列にはある種の周期性と偏りが内在している。
【００２３】
また、図２（Ｂ）のテーブル２Ｔでは、任意の１行の内部では読み出し順位を示す数字はランダムに配置されているように見えるが、例えば１〜１６の数字を配列した１行目では、左端の１列目に「１」、９列目に「２」、５列目に「３」、…、１６列目に「１６」が配置されているが、この１行目と比較しながら、６５〜８０の数字を配列した２行目を見ると、２行目の左端の１列目には、当該６５〜８０の範囲で最も小さな「６５」が配置され、９列目には当該６５〜８０の範囲で２番目に小さな「６６」が配置され、５列目には当該６５〜８０の範囲で３番目に小さな「６７」が配置され、…、１６列目には当該６５〜８０の範囲で最も大きな「８０」が配置されている。この関係は、３行〜２４行にも当てはまる。
【００２４】
すなわち、一見すると規則性がないように見えるテーブル２Ｔは、各行内での配列規則はまったく同じで画一的であり、明確な周期性と偏りを内包している。
【００２５】
このような周期性や偏りを利用すれば、前記バッファメモリに対する書き込みアドレスや読み出しアドレスを生成するための書込み／読出しアドレス生成回路を実現することは比較的容易であると考えられるが、上述した白色雑音的なランダム性を保証することは難しい。
【００２６】
白色雑音的な配列パターンをテーブル２Ｔのなかに再現することができたとしても、送信側、受信側でテーブル２Ｔと同様な内容を持ったＲＯＭ（リードオンリーメモリ）テーブルなどを装備し、当該ＲＯＭテーブルを参照することで読み出し順位を決定するルックアップ方式によってインタリーバ処理やデインタリーバ処理を実行することが必要となって、ハードウエア規模が増大するという問題がある。
【００２７】
また、いっそう長い周期のインタリーバ処理を行う必要が生じた場合、行列（マトリクス）の大きさ（縦×横）が大きくなるほどテーブル２Ｔの規模は拡大し、ＲＯＭテーブルの規模も拡大することとなって、さらにハードウエア規模が増大する。
【００２８】
また、データレートの種類が多くなればその種類分のＲＯＭテーブルが必要となり、これによってもハードウエア規模が増大してしまう。
【００２９】
【課題を解決するための手段】
かかる課題を解決するために、本発明では、縦方向にＭ、横方向にＮのＭ×Ｎの成分を有するマトリクス状に情報系列を一時的に記憶するための複数のセルを有する一時記憶手段を備え、当該一時記憶手段に対する情報の書き込み順序又は読み出し順序を制御することで、データ順序変更処理を行うデータ順序変更装置において、０以外の初期値が設定されたｍ段のシフトレジスタと、前記ｍ段のシフトレジスタの最終段のビット値と１段目のビット値とを加算して前記ｍ段のシフトレジスタの１段目に入力する加算器とを有し、クロックに同期して前記ｍ段のシフトレジスタにおけるビットシフトを実行することにより、前記マトリクスの縦方向成分を指定する第１の擬似雑音符号を発生する第１の符号発生手段と、０以外の初期値が設定されたｎ段のシフトレジスタと、前記ｎ段のシフトレジスタの最終段のビット値と１段目のビット値とを加算して前記ｎ段のシフトレジスタの１段目に入力する加算器とを有し、前記クロックに同期して前記ｎ段のシフトレジスタにおけるビットシフトを実行することにより、前記マトリクスの横方向成分を指定する第２の擬似雑音符号を発生する第２の符号発生手段とを備え、前記マトリックスは、前記Ｍが２ｍ−１であり、前記Ｎが２ｎ−１であり、前記データ順序変更装置は、前記第１の符号発生手段により指定される前記マトリクスの縦方向成分と、前記第２の符号発生手段により指定される前記マトリクスの横方向成分とにより特定される前記一時記憶手段内のセルに対して情報の書き込み又は読み出しを行うことを特徴とする。
【００３０】
【発明の実施形態】
（Ａ）実施形態
以下、本発明のデータ順序変更装置を、シフトレジスタ型のＰＮ（擬似雑音）符号発生器を用いたＣＤＭＡの符号化装置におけるインタリーバ処理部に適用した場合を例に、第１〜第３の実施形態について説明する。
【００３１】
（Ａ−１）第１の実施形態の構成および動作
本実施形態の符号化装置５０の主要部の構成を図４に示す。図４は、図３に示した一連の符号化処理手順のうち、インタリーバ処理（例えばBlock  Interleaver２３）に対応する部分を中心に一部だけを図示している。
【００３２】
図４において、当該符号化装置５０は、リピテション処理部５１と、インタリーバ処理部（ランダムインタリーバ）５２と、加算器５３とを備えている。
【００３３】
このうちリピテション処理部５１は、上述したシンボルリピテション（Symbol  Repetition）処理部（例えばSymbol  Repetition２２）に対応するリピテション処理を行い、リピテション処理の結果として得られるデータ系列ＤＳ３を出力する部分である。
【００３４】
必要に応じて当該シンボルリピテション処理部５１は省略してもよく、その他の処理部（例えばパンクチャ処理部など）と置換してもよい。省略した場合にはインタリーバ処理部５２の前段に、畳み込み符号化処理部（例えば前記Convolutional  Encoder２１）が配置されることになる。
【００３５】
リピテション処理部５１からデータ系列ＤＳ３を受け取るインタリーバ処理部５２は、バッファメモリ（ＲＡＭ（ランダムアクセスメモリ））５４と、書き込みアドレス指定回路５５と、読み出しアドレス指定回路５６とを備えている。
【００３６】
バッファメモリ５４は、上述したバッファメモリ１Ｔに対応する構成部分であり、図５（Ａ）に示すようなマトリクス状の構造を持っているものとする。図５（Ａ）に示したマトリクス上の各セルのアドレスは、左の列ほど下位で、同一列内では上の行ほど下位であるものとする。
【００３７】
すなわち、１行１列目のセルが最下位のアドレス番号１に対応し、２行１列目のセルが最下位から２番目のアドレス番号２に対応し、３行１列のセルが最下位から３番目のアドレス番号３に対応し、…、７行１５列目が最下位から１０５番目（すなわち最上位）に対応するものとする。
【００３８】
したがって、図５（Ａ）に７行１５列のマトリクスに示した各数字は、当該マトリクス上で各数字が存在する位置のメモリセルのアドレス番号を示しているとみることもできる。
【００３９】
書き込みアドレス指定回路５５は、データ系列ＤＳ３の各シンボルをバッファメモリ５４に書き込むにあたって、アドレス指定を行う回路である。本実施形態における書き込みアドレス指定回路５５によるアドレス指定は、バッファメモリ５４上では、メモリアドレスの最下位から上位へ向けて逐次、書き込みアドレス指定回路５５が持っているアドレスポインタ値を、画一的にインクリメントするものとする。
【００４０】
もちろん、最上位から下位へデクリメントするような構成も可能である。
【００４１】
一方、読み出しアドレス指定回路５６は、バッファメモリ５４に書き込まれたデータ系列ＤＳ３を読み出すにあたってアドレス指定する回路で、ＰＮ符号を用いて読み出しアドレスを指定するために、図１に示すような内部構成を備えている。
【００４２】
（Ａ−１−１）読み出しアドレス指定回路の内部構成および動作
図１において、読み出しアドレス指定回路５６は、シフトレジスタ型の２つのＰＮ（符号）発生器１１および１２を備えている。
【００４３】
このうちＰＮ符号発生器１１は、バッファメモリ５４のマトリクスにつき、縦アドレス（縦方向成分）ＰＡを指定するための回路で、ＰＮ符号発生器１２は、バッファメモリ５４の当該マトリクスにつき、横アドレス（横方向成分）ＨＡを指定するための回路である。
【００４４】
ＰＮ符号発生器１１は、３ビットのシフトレジスタ１〜３と、１つの加算器１５を備えており、レジスタ１，２，３はこの順番でシリアルに接続され、加算器１５の２つの入力端子にはレジスタ１の出力端子とレジスタ３の出力端子が接続されており、加算器１５の出力端子はレジスタ１の入力端子に接続されており、レジスタ１〜３の出力端子からパラレル出力される３ビットによって、前記縦アドレスＰＡが指定される。
【００４５】
例えば、レジスタ１と２の出力がともに“０”で、レジスタ３の出力が“１”である００１Ｂの場合には、縦アドレスＰＡの値は１Ｄとなり、レジスタ１の出力が“１”で、レジスタ２と３の出力がともに“０”である１００Ｂの場合には、縦アドレスＰＡの値は４Ｄとなる。
【００４６】
なお、ここで「Ｄ」はその前の数字が１０進数表示であることを示し、「Ｂ」はその前の数字が２進数表示であることを示す。以下においても同じである。
【００４７】
これに対しＰＮ符号発生器１２は、４ビットのシフトレジスタ４〜５と、１つの加算器１６を備えており、レジスタ４，５，６，７はこの順番でシリアルに接続され、加算器１６の２つの入力端子にはレジスタ４の出力端子とレジスタ７の出力端子が接続され、加算器１６の出力端子にはレジスタ４の入力端子が接続され、レジスタ４〜７の出力端子からパラレルに取り出される４ビットによって、前記横アドレスＨＡが指定される。
【００４８】
例えば、レジスタ４〜６の出力がすべて“０”で、レジスタ７の出力が“１”である０００１Ｂの場合には横アドレスＰＡの値は１Ｄとなり、レジスタ４の出力が“１”で、レジスタ５〜７の出力がすべて“０”である１０００Ｂの場合には縦アドレスＰＡの値は８Ｄとなる。
【００４９】
そして、例えば、レジスタ１〜３の出力が００１Ｂで、レジスタ４〜７の出力が０００１Ｂであるとき、当該読み出しアドレス指定回路５６の指定するバッファメモリ５４のメモリセルは１行１列のアドレス番号１のセルである。同様に、レジスタ１〜３の出力が００１Ｂで、レジスタ４〜７の出力が１０００Ｂであるとき、当該読み出しアドレス指定回路５６の指定するバッファメモリ５４のメモリセルは１行８列のアドレス番号５０のセルとなる。
【００５０】
このようなＰＮ符号発生器１１と１２の構成を一般化すると、バッファメモリ５４のマトリクスが縦方向にＭ、横方向にＮのＭ×Ｎ（Ｍ＝２ｍ−１，Ｎ＝２ｎ−１、ここでｍ，ｎは自然数）構造を持つ場合、ＰＮ符号発生器１１のシフトレジスタはｍ段（ｍビット）になるとともにＰＮ符号発生器１２のシフトレジスタはｎ段（ｎビット）になる。
【００５１】
本実施形態は、このような一般形に関し、ｍ＝３，ｎ＝４と置いた例である。
【００５２】
本実施形態においては、縦アドレス用ＰＮ発生器１１は３段ＰＮ発生器であり、横アドレス用ＰＮ発生器１２は４段ＰＮ発生器であるため、それぞれ周期７（２３−１）シフト、周期１５（２４−１）シフトでレジスタの内部状態の変化がちょうど１巡する。
【００５３】
レジスタの初期値については全て０でなければどのような値でも構わないが、ここではそれぞれ（レジスタ１，レジスタ２，レジスタ３）＝（０，０，１）、（レジスタ４、レジスタ５、レジスタ７）＝（０，０，０，１）とする。この初期状態００１Ｂ、０００１Ｂは１０進数表現ではいずれも１Ｄを指定しており、縦３段、横４段を合わせると、上述したバッファメモリ５４の１行１列目に位置する最下位アドレスのセルを指定している。
【００５４】
縦アドレス用ＰＮ発生器１１のレジスタの内部状態の変化は、００１，１００，１１０，１１１，０１１，１０１，０１０までで１周期であり、以降はまた００１、…と変化するので、縦アドレスの１０進数表示は１，４，６，７，３，５，２（ここまでで縦アドレスの１周期（縦アドレス周期）），１、…と変化する。
【００５５】
同様に、横アドレス用ＰＮ発生器１２のレジスタの内部状態の変化は、０００１、１０００、１１００、１１１０、１１１１、０１１１、１１０１、０１０１、１０１０、１１０１、０１１０、００１１、１００１、０１００、００１０までで１周期であり、以降はまた０００１、…と変化するので、横アドレスの１０進数表示は１，８，１２，１４，１５，７，１１，５，１０，１３，６，３，９，４，２（ここまでで横アドレスの１周期（横アドレス周期）），１、…と変化する。
【００５６】
ここで、レジスタ１〜３のシフト動作と、レジスタ４〜７のシフト動作がともに初期状態００１Ｂ、０００１Ｂから始まり、同じクロックを基に１クロックにつき１回（１ビット）シフトすることで進行するものとすると、前記縦アドレス周期は７クロック（７シフト）に相当し、前記横アドレスの１周期は１５クロック（１５シフト）に相当する。
【００５７】
したがって、縦アドレスと横アドレスを組み合わせた合成アドレスの１周期（合成アドレス周期）は、１０５クロックに相当するものとなり、ちょうど１０５クロックで、図５（Ｂ）の読み出し順位マトリクス（インタリーブマトリクス、すなわち読み出し順位テーブル）５７に示す１〜１０５番の読み出しを、漏れなく、なおかつ重複なく行うことができる。
【００５８】
図５（Ｂ）と図５（Ａ）の関係は、上述した図２（Ｂ）と図２（Ａ）の関係と同じである。
【００５９】
すなわち、７行１６列のマトリクス上で対応する位置にある前記バッファメモリ５４のアドレス番号（メモリセル）からの読み出しが行われる順位が、当該読み出し順位テーブル５７の各位置に配置されている。
【００６０】
ただし本実施形態の場合、読み出し順位テーブル５７は従来のテーブル２Ｔと異なり、ＲＯＭなどのハードウエア的な大規模記憶手段の実体を伴わない概念的なテーブルであり、読み出し順位テーブル５７中の各数字は、いずれかの記憶手段に格納された論理的なデータではなく、初期時点（縦アドレスＰＡおよび横アドレスＨＡがともに１Ｄとなるテーブル５７の１行１列の「１」に対応する時点）から該当する時点までの、シフトレジスタの総シフト数（あるいは当該シフトのために供給された総クロック数）に対応した物理的、時間的な概念である。
【００６１】
換言するなら読み出し順位テーブル５７は、読み出しアドレス指定回路５６の指定する読み出しアドレスＨＡ＋ＰＡの変化をまとめると、図５（Ｂ）のように図示することができることを示しているにすぎない。ＰＮ符号発生器１１，１２を構成するシフトレジスタも広い意味でとらえると記憶手段の一種ではあるが、同等な機能をサポートできるＲＯＭなどに比較すると、はるかに小規模である。
【００６２】
上述した書き込みアドレス指定回路５５の指定する書き込みアドレスにしたがってバッファメモリ５４のアドレス番号１のセルに書き込まれたデータ系列ＤＳ３中のデータをｘ（１）とし、同様に、バッファメモリ５４のアドレス番号２のセルに書き込まれたデータ系列ＤＳ３中のデータをｘ（２）、バッファメモリ５４のアドレス番号３のセルに書き込まれたデータ系列ＤＳ３中のデータをｘ（３）、…、バッファメモリ５４のアドレス番号１０５のセルに書き込まれたデータ系列ＤＳ３中のデータをｘ（１０５）とする。
【００６３】
すなわち、データ系列ＤＳ３中の各データは、ｘ（１）、ｘ(２）、ｘ（３）、ｘ（４）、ｘ（５）、ｘ（６）、ｘ（７）、…、ｘ（１０３）、ｘ（１０４）、ｘ（１０５）の順番である。
【００６４】
これに対し、読み出しアドレス指定回路５６が指定する読み出しアドレスＨＡ＋ＨＰにしたがったバッファメモリ５４からの読み出しは、ｘ（１）、ｘ(５３）、ｘ（８３）、ｘ（９８）、ｘ（１０１）、ｘ（４７）、ｘ（７２）、…、ｘ（５９）、ｘ（２６）、ｘ（９）の順番で行われ、これらがインタリーバ処理を受けたデータ系列ＤＳ４としてインタリーバ処理部５２から加算器５３に供給される。
【００６５】
加算器５３では、このインタリーバ処理済みのデータ系列ＤＳ４にWalsh関数（例えば図３中のWalsh  Function32に相当する）が加算されて出力される。
【００６６】
（Ａ−２）第１の実施形態の効果
本実施形態によれば、偏りがなく、白色雑音的にランダム（無相関）な規則性でインタリーバ処理を行うことができるので、インタリーブ後の平均的なデータ聞距離を確保することが可能であり、誤りのバースト性の除去性能に優れたインタリーバ処理を提供することができる。
【００６７】
これにより、ビタビ復号やターボ復号の特性を改善することが可能である。
【００６８】
また、本実施形態では、従来のようにＲＯＭテーブルを用いる場合と比較して、ハードウエア規模が極めて小さい。
【００６９】
(Ｂ）第２の実施形態
本実施形態は、第１の実施形態と機能面で共通する点が多いので、以下では、本実施形態が第１の実施形態と相違する点についてのみ説明する。
【００７０】
実質的にこの相違点は、主として読み出しアドレス指定回路（５６）に関連する部分に限られる。
【００７１】
（Ｂ−１）第２の実施形態の構成および動作
本実施形態の符号化装置６０の主要部の構成を図４に示す。本実施形態の符号化装置６０は、第１の実施形態の符号化装置５０中の読み出しアドレス指定回路５６に置換して、読み出しアドレス指定回路６１を備え、バッファメモリ５４に置換してバッファメモリ６２を備えた構成を有している。
【００７２】
本実施形態のバッファメモリ６２は、図８（Ａ）に示すように、５行１２列のマトリクス構造を有している点を除けば、第１の実施形態のバッファメモリ５４と同じである。
【００７３】
第１の実施形態では、バッファメモリ５４のマトリクス構造が７行１５列で、縦方向セル数Ｍも横方向セル数Ｎも、ｍ、ｎを自然数として、Ｍ＝２ｍ−１、Ｎ＝２ｎ−１の形で記述することができるという意味で、マトリクス構造がＰＮ発生器１１，１２の各シフトレジスタの１周期と過不足なく一致したが、本実施形態の５行１２列のマトリクス構造では、このような一致を得ることはできない。
【００７４】
また、本実施形態のバッファメモリ６２のマトリクス構造の縦方向Ｍの５（セル）と横方向Ｎの１２（セル）は、互いに素な関係にある。
【００７５】
本実施形態でも、縦アドレス用のＰＮ発生器１１は３段シフトレジスタなので、当該ＰＮ発生器１１の１周期は７クロック分で、縦方向に５セル（通常は５クロック分に相当）しか持たないバッファメモリ６２に対しては２クロック分過剰である。
【００７６】
同様に、本実施形態の横アドレス用のＰＮ発生器１２は４段シフトレジスタなので、当該ＰＮ発生器１２の１周期は１５クロック分で、横方向に１２セル（通常は１２クロック分に相当）しか持たないバッファメモリ６２に対しては、３クロック分過剰である。
【００７７】
このようなバッファメモリの構造とシフトレジスタの段数との不一致は、その取り扱いによっては、バッファメモリのすべてのセルを活用できないことで利用効率を低下させたり、インタリーバ処理とそれに対応して受信側で行われるデインタリーバ処理の正常な対応関係を確保することが困難になることも考えられる。
【００７８】
本実施形態において、この問題に関する対応策を提供するのが、読み出しアドレス指定回路６１である。
【００７９】
この読み出しアドレス指定回路６１の内部構成を図６に示す。
【００８０】
（Ｂ−１−１）読み出しアドレス指定回路の構成および動作
図６において、読み出しアドレス指定回路６１は、シフトレジスタ型の２つのＰＮ符号発生器１１および１２と、縦アドレス用の判定器１３と、横アドレス用の判定器１４とを備えている。
【００８１】
このうち判定器１３、１４以外の第１の実施形態と同一の符号を付した構成要素１〜７，１１，１２、１５，１６の構成および動作は、第１の実施形態と実質的に同じである。
【００８２】
ただしＰＮ発生器１１、１２は、第１の実施形態で述べたすべての動作を行う機能に加えて、判定器１３，１４から更新信号ＰＲ、ＨＲの供給を受けるたびに、通常のシフトを行う次のクロックの供給前であっても、１クロック分シフトする機能を装備している。
【００８３】
判定器１３は、上記縦アドレス用ＰＮ発生器１１が出力する縦アドレス候補ＰＡＰが、前記Ｍ（＝５Ｄ）よリ大きいかどうか判定を行い、もし、Ｍ以下の値であれば当該縦アドレス候補ＰＡＰを縦アドレスＰＡとしてそのまま出力するが、Ｍより大きい値であれば縦アドレス用ＰＮ発生器１１のＳＨＩＦＴ＿ＥＮＡ端子に更新信号ＰＲを供給してシフトレジスタ１〜３の値を１ビット分シフトさせて更新し、次の縦アドレス候補ＰＡＰの出力を要求する。
【００８４】
このような操作は、縦アドレス候補ＰＡＰとして、前記Ｍ以下の値が得られるまで繰り返される。
【００８５】
判定器１４も同様に、横アドレス用ＰＮ発生器１２が出力する横アドレス候補ＨＡＰについてＮ（＝１２Ｄ）よりも大きいかどうか判定を行い、もし、Ｎ以下の値であれば横アドレスＨＡとしてそのまま出力するが、Ｎより大きい値であれば横アドレス用ＰＮ発生器１２のＳＨＩＦＴ＿ＥＮＡ端子へ更新信号ＨＲを供給してシフトレジスタ４〜７の値を１ビット分シフトさせて更新し、次の横アドレス候補ＨＡＰの出力を要求する。
【００８６】
このような操作は、横アドレス候補ＨＡＰとして、前記Ｎ以下の値が得られるまで繰り返される。
【００８７】
なお、本実施形態の図８（Ｂ）は、第１の実施形態における図５（Ｂ）に相当する読み出し順位マトリクス（読み出し順位テーブル）６３を示している。
【００８８】
本実施形態では、縦アドレスＰＡと横アドレスＨＡを組み合わせた合成アドレスの１周期は、６０クロックに相当するものとなり、ちょうど６０クロックで、図８（Ｂ）の読み出し順位マトリクス（読み出し順位テーブル）６２に示す１〜６０番の読み出しを、漏れなく、なおかつ重複なく行うことができる。
【００８９】
第１の実施形態と同様の操作により、縦アドレス用ＰＮ発生器１１が出力する縦アドレス候補ＰＡＰの値は１０進数表示で１，４，６，７，３，５，２，１、…の順序で変化し、横アドレス用ＰＮ発生器１２が出力する横アドレス候補ＨＡＰの値は１０進数表示で１，８，１２，１４，１５，７，１１，５，１０，１３，６，３，９，４，２，１、…の順序で変化する。
【００９０】
このとき判定器１３は、上記縦アドレス候補ＰＡＰが６Ｄのときと７Ｄのときに更新信号ＰＲを出力して、通常１回のシフトを行う１クロック期間に３回シフトを行い７Ｄの次の３Ｄを縦アドレスＰＡとして出力することになる。
【００９１】
判定器１３のこの動作は周期的なので、判定器１３から出力される縦アドレスＰＡは１０進数表示で、１，４，３，５，２，１、…の順序で変化する。
【００９２】
同様に、判定器１４は、上記横アドレス候補ＨＡＰが１３Ｄ、１４Ｄ、１５Ｄのときに更新信号ＨＲを出力するので、横アドレス７Ｄを出力するためには、通常１回のシフトを行う１クロック期間に３回シフトを行い１５Ｄの次の７Ｄを横アドレスＨＡとして出力することになり、横アドレス６Ｄを出力するためには、通常１回のシフトを行う１クロック期間に２回シフトを行い１３Ｄの次の６Ｄを横アドレスＨＡとして出力することになる。
【００９３】
判定器１４のこの動作は周期的なので、判定器１４から出力される横アドレスＨＡは、１０進数表示で１，８，１２，７，１１，５，１０，６，３，９，４，２，１、…の順序で変化する。
【００９４】
したがって、判定器１３から出力される縦アドレスＰＡと、判定器１４から出力される横アドレスＨＡとを組み合わせた合成アドレスの周期は、上述した６０（＝５×１２）クロックになる。
【００９５】
本実施形態により、ｘ（１）、ｘ（２）、ｘ（３）、ｘ（４）、ｘ（５）、ｘ（６）、ｘ（７）、…、ｘ（５８）、ｘ（５９）、ｘ（６０）の順番を持つデータ系列ＤＳ３中の各データの順番は、ｘ（１）、ｘ（３９）、ｘ（６０）、ｘ（３３）、ｘ（５２）、ｘ（２１）、ｘ（４９）、…、ｘ（４５）、ｘ（１８）、ｘ（７）に変換される。
【００９６】
（Ｂ−２）第２の実施形態の効果
本実施形態によれば、第１の実施形態で得られる効果と同等な効果を得ることができる。
【００９７】
加えて、本実施形態によれば、バッファメモリ（６２）のマトリクス構造Ｍ×Ｎが、Ｍ＝２ｍ−１、Ｎ＝２ｎ−１の形で記述することができる場合はもちろん、できない場合でも、当該ＭとＮが互いに素であることを条件として、バッファメモリのすべてのセルを活用することで利用効率を高く維持し、インタリーバ処理とそれに対応して受信側で行われるデインタリーバ処理の正常な対応関係を確保することが容易であるため、第１の実施形態よりも実装上、設計上の自由度が高く、信頼性も向上する。
【００９８】
(Ｃ）第３の実施形態
本実施形態は、第１の実施形態と機能面で共通する点が多いので、以下では、本実施形態が第１の実施形態と相違する点についてのみ説明する。
【００９９】
実質的にこの相違点は、主として読み出しアドレス指定回路（５６）に関連する部分に限られる。
【０１００】
一方、第２の実施形態と本実施形態の関係については、第２の実施形態がバッファメモリ（６２）のマトリクス構造の縦方向のセル数Ｍと横方向のセル数Ｎとは、互いに素であることが必要であったが、本実施形態は、ＭとＮが任意の自然数である場合（Ｍ、Ｎが互いに素である場合も含む）に適用することができる点が相違する。
【０１０１】
ＭとＮが互いに素でない場合には、前記合成アドレス周期がＭ×Ｎよりも小さくなってしまう問題がある。合成アドレス周期がＭ×Ｎよりも小さくなるということは、バッファメモリ（６２）中のＭ×Ｎ個のすべてのセルからデータを読み出すことができず、正常にインタリーバ処理を行うことができない可能性があることを意味する。
【０１０２】
(Ｃ−１）第３の実施形態の構成および動作
本実施形態の符号化装置７０の主要部の構成を図４に示す。本実施形態の符号化装置７０は、第１の実施形態の符号化装置５０中の読み出しアドレス指定回路５６に置換して、読み出しアドレス指定回路７１を備え、バッファメモリ５４に置換してバッファメモリ７２を備えた構成を有している。
【０１０３】
本実施形態のバッファメモリ７２は、図９（Ａ）に示すように、６行１２列のマトリクス構造を有している点を除けば、第１の実施形態のバッファメモリ５４と同じである。
【０１０４】
第１の実施形態では、バッファメモリ５４のマトリクス構造が７行１５列で、縦方向セル数Ｍも横方向セル数Ｎも、ｍ、ｎを自然数として、Ｍ＝２ｍ−１、Ｎ＝２ｎ−１の形で記述することができるという意味で、マトリクス構造がＰＮ発生器１１，１２の各シフトレジスタの１周期と過不足なく一致したが、本実施形態の６行１２列のマトリクス構造では、このような一致を得ることはできない。
【０１０５】
また、本実施形態のバッファメモリ７２のマトリクス構造の縦方向Ｍの６（セル）と横方向Ｎの１２（セル）は、互いに素な関係にない点で、第２の実施形態のバッファメモリ６２とも相違する。
【０１０６】
本実施形態でも、縦アドレス用のＰＮ発生器１１は３段シフトレジスタなので、当該ＰＮ発生器１１の１周期は７クロック分で、縦方向に６セル（通常は６クロック分に相当）しか持たないバッファメモリ７２に対しては１クロック分過剰である。
【０１０７】
同様に、本実施形態の横アドレス用のＰＮ発生器１２は４段シフトレジスタなので、当該ＰＮ発生器１２の１周期は１５クロック分で、横方向に１２セル（通常は１２クロック分に相当）しか持たないバッファメモリ６２に対しては、３クロック分過剰である。
【０１０８】
このようなバッファメモリの構造とシフトレジスタの段数との不一致は、その取り扱いによっては、バッファメモリのすべてのセルを活用できないことで利用効率を低下させたり、インタリーバ処理とそれに対応して受信側で行われるデインタリーバ処理の正常な対応関係を確保することが困難になることも考えられる。
【０１０９】
また、本実施形態では、第２の実施形態と同様なこのような問題に加えて、上述したＭとＮが互いに素でないために合成アドレス周期がＭ×Ｎよりも小さくなってしまう問題をも解決する。
【０１１０】
本実施形態において、これらの問題に関する対応策を提供するのが、読み出しアドレス指定回路７１である。
【０１１１】
この読み出しアドレス指定回路７１の内部構成を図７に示す。
【０１１２】
（Ｃ−１−１）読み出しアドレス指定回路の構成および動作
図７において、読み出しアドレス指定回路７１は、シフトレジスタ型の２つのＰＮ符号発生器１１および１２と、縦アドレス用の判定器７３と、横アドレス用の判定器７４と、横アドレス周期検出用の判定器７５とを備えている。
【０１１３】
このうち判定器７３、７４、７５以外の第１の実施形態と同一の符号を付した構成要素１〜７，１１，１２、１５，１６の構成および動作は、第１の実施形態と実質的に同じである。
【０１１４】
ただしＰＮ発生器１１、１２は、第１の実施形態で述べたすべての動作を行う機能に加えて、判定器７３，７４から更新信号ＰＲ、ＨＲの供給を受けるたびに、通常のシフトを行う次のクロックの供給前であっても、１クロック分シフトする機能を装備している。
【０１１５】
判定器７３は、上記縦アドレス用ＰＮ発生器１１が出力する縦アドレス候補ＰＡＰが、前記Ｍ（＝６Ｄ）よリ大きいかどうか判定を行い、もし、Ｍ以下の値であれば当該縦アドレス候補ＰＡＰを縦アドレスＰＡとしてそのまま出力するが、Ｍより大きい値であれば縦アドレス用ＰＮ発生器１１のＳＨＩＦＴ＿ＥＮＡ端子に更新信号ＰＲを供給してシフトレジスタ１〜３の値を１ビット分シフトさせて更新し、次の縦アドレス候補ＰＡＰの出力を要求する。
【０１１６】
このような操作は、縦アドレス候補ＰＡＰとして、前記Ｍ以下の値が得られるまで繰り返される。
【０１１７】
ここまでの第２の実施形態の判定器１３と同じ機能に加えて当該判定器７３は、判定器７５から一致信号ＣＳの供給を受けたときにも更新信号ＰＲを出力する機能を装備している。この機能は、前記合成アドレス周期の伸長をはかる合成アドレス周期伸長機能である。
【０１１８】
本実施形態の判定器７４の機能は、Ｎ＝１２Ｄであることも含めて、第２の実施形態の判定器１４とまったく同じであってよい。
【０１１９】
すなわち判定器７４は、横アドレス用ＰＮ発生器１２が出力する横アドレス候補ＨＡＰに対してＮ（＝１２Ｄ）よりも大きいかどうか判定を行い、もし、Ｎ以下の値であれば横アドレスＨＡとしてそのまま出力するが、Ｎより大きい値であれば横アドレス用ＰＮ発生器１２のＳＨＩＦＴ＿ＥＮＡ端子へ更新信号ＨＲを供給してシフトレジスタ４〜７の値を１ビット分シフトさせて更新し、次の横アドレス候補ＨＡＰの出力を要求する。そしてこのような操作は、横アドレス候補ＨＡＰとして、前記Ｎ以下の値が得られるまで繰り返される。
【０１２０】
判定器７３がＰＮ発生器１１から受け取る縦アドレス候補ＰＡＰの変化は１０進数表示で、１，４，６，３，５，２（ここまでで縦アドレスの１周期（縦アドレス周期）），１，４，６，３，５，２，１、…となり、判定器７４がＰＮ発生器１２から受け取る横アドレスＨＡの変化は１０進数表示で、１，８，１２，７，１１，５，１０，６，３，９，４，２（ここまでで横アドレスの１周期（横アドレス周期）），１、…となる。
【０１２１】
判定器７５は、受け取った横アドレス候補ＨＡＰの値と横アドレス候補ＨＡＰの初期値（この場合１Ｄ）が一致する（周期１２クロックのデータが一巡する）かどうか判定し、もし一致する場合は判定器７３に対して、前記一致信号ＣＳを供給して縦アドレス候補ＰＡＰの次の値を縦アドレスＰＡとして出力するように要求する。もし一致しない場合は一致信号ＣＳを供給しない。
【０１２２】
上記判定器３の操作により、ＭとＮが互いに素でない場合にも判定器１の出力と判定器２の出力の組合せをＭ×Ｎ通りにすることができる。
【０１２３】
合成アドレス周期の内訳は、最初の１周期は一致信号ＣＳが発生されることなく、長い方の横アドレス周期に対応して１２セル（１２クロック）となり、以降は、横アドレス候補ＨＡＰが初期値（ここでは１Ｄ）になるたびに縦アドレス候補ＰＡＰが１ビット余分にシフトされるので、当該シフトによってスキップされる縦アドレス候補ＰＡＰが１０進数表示で１，４，６，３、…とずれていく点を除くと、Ｍ＝５（この５と１２（＝Ｎ）は違いに素である）である場合と同等な動作となり、６０（＝５×１２）セルの読み出しが行われる。
【０１２４】
結局、前記１２セルと当該６０セルを合わせて７２（＝１２＋６０）セル分のデータが、バッファメモリ７２から、漏れなく、なおかつ重複なく読み出されることになる。
【０１２５】
すなわち、判定器７４が出力する横アドレスＨＡの変化は横アドレス候補ＰＡＰとまったく同様に、１０進数表示で、１，８，１２，７，１１，５，１０，６，３，９，４，２，１、…となる一方で、判定器７３が出力する縦アドレスＰＡの変化は１０進数表示で、１，４，６，３，５，２，１，４，６，３，５，２，（ここで１をスキップして）、４，６，３，５，２，１，４，６，３，５，２，１，（ここで４をスキップして）、６，３，５，２，１，４、６，３，５，２，１，４，（ここで６をスキップして）、３，５，２，１，４，…となる。
【０１２６】
これにより、バッファメモリ７２に対して、ｘ（１）、ｘ（２）、ｘ（３）、ｘ（４）、ｘ（５）、ｘ（６）、ｘ（７）、…、ｘ（７０）、ｘ（７１）、ｘ（７２）を含むデータ系列ＤＳ３が書き込まれると、読み出し時には、ｘ（１）、ｘ（４６）、ｘ（７２）、ｘ（３９）、ｘ（６５）、ｘ（２６）、ｘ（５５）、…、ｘ（５４）、ｘ（２１）、ｘ（１１）の順番のデータ系列ＤＳ４が読み出され、バッファメモリ７２の全セルを活用した正常なインタリーバ処理を行うことができる。
【０１２７】
なお、本実施形態の図９（Ｂ）は、第１の実施形態における図５（Ｂ）に相当する読み出し順位マトリクス（読み出し順位テーブル）７３を示している。
【０１２８】
(Ｃ）第３の実施形態の効果
本実施形態によれば、第２の実施形態の効果と同等な効果を得ることができる。
【０１２９】
加えて、本実施形態では、ＭとＮが互いに素でない任意の自然数である場合にも、バッファメモリのすべてのセルを活用することで利用効率を高く維持し、インタリーバ処理とそれに対応して受信側で行われるデインタリーバ処理の正常な対応関係を確保することが容易であるため、第１の実施形態や第２の実施形態よりも実装上、設計上の自由度が高く、信頼性も向上する。
【０１３０】
（Ｄ）他の実施形態
なお、第１〜第３の実施形態では、バッファメモリ５４，６２，７２の各セルに対する書き込みは縦方向、すなわち１行１列、２行１列、３行１列、…、７行１５列（第１の実施形態の例）に行い、読み出しは、テーブル５７，６３，７３が指定する順序で行ったが、書き込みを横方向、すなわち１行１列、１行２列、１行３列、…、７行１５列（第１の実施形態の例）に行い、読み出しをテーブル５７，６３，７３の示す順序で行うようにしてもよい。
【０１３１】
また、バッファメモリ５４，６２，７２に対する書き込みの方を、テーブル５７，６３，７３が指定する順序で行い、読み出しは、画一的に横方向または縦方向に行うようにしてもよい。
【０１３２】
さらに、第１〜第３の実施形態では、説明を明確にするために、Ｍ＝７，５，６、Ｎ＝１５，１２などと具体的な数値を示したが、これらの数値は例示的なものであり、本発明をこれら以外の数値について適用することができることは当然である。
【０１３３】
なお、第１〜第３の実施形態では、ＣＤＭＡを例に説明したが、本発明はその他の通信方式にも適用することができる。
【０１３４】
また、第１〜第３の実施形態では、送信側の符号化装置でインタリーバ処理を行う場合について説明したが、これに対向する受信側では、当該インタリーバ処理と対称な構成を持つデインタリーバ処理が行われることは当然である。したがって本発明は、送信側で行われるインタリーバ処理（データ順序変更処理）だけでなく、受信側で行われるデインタリーバ処理（これもまた、データ順序変更処理）にも適用することができる。
【０１３５】
さらに、第１〜第３の実施形態では、ハードウエア的に本発明を実現したが、本発明はソフトウエア的に実現することも可能である。
【０１３６】
【発明の効果】
以上に説明したように、本発明によれば、偏りがなく、白色雑音的にランダム（無相関）な規則性でデータ順序変更処理を行うことができる。
【０１３７】
これにより、誤りのバースト性の除去性能を向上することもできる。
【０１３８】
また、本発明のハードウエア規模は、同等な機能を持つ従来の装置に比べて極めて小さい。
【図面の簡単な説明】
【図１】第１の実施形態に係る符号化装置の読み出しアドレス指定回路の構成を示す概略図である。
【図２】従来のバッファメモリと読み出し順位テーブルのマトリクス構造を示す構成図である。
【図３】従来の符号化の処理手順を示す概略図である。
【図４】第１〜第３の符号化装置の主要部の構成を示す概略図である。
【図５】第１の実施形態の動作説明図である。
【図６】第２の実施形態に係る符号化装置の読み出しアドレス指定回路の構成を示す概略図である。
【図７】第３の実施形態に係る符号化装置の読み出しアドレス指定回路の構成を示す概略図である。
【図８】第２の実施形態の動作説明図である。
【図９】第３の実施形態の動作説明図である。
【符号の説明】
１〜３、４〜７…シフトレジスタ、１１，１２…ＰＮ発生器、１３，１４，７３，７４，７５…判定器、５０，６０、７０…符号化装置、５２…インタリーバ処理部、５４，６２，７２…バッファメモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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