(57)【特許請求の範囲】
【請求項１】
第１ビット数のデータ量のシリアルデータの読み書きを行うカードであって規格に準拠していない非準拠カードを、認識する非準拠カード認識システム（Ｓ１)であって、コンピュータ（３）と、アダプタ（５０）と、を含んでおり、
上記コンピュータが、第１コネクタ（２）と、カードコントローラ（８）と、を含んでおり、
上記第１コネクタが、第２ビット数のデータ幅のパラレルデータの読み書きを行うカードであって、上記規格に準拠している準拠カード用のものであり、
上記カードコントローラが、第１コネクタに接続された準拠カードとの間で第２ビット数のデータ幅のパラレルデータを送受するものであり、
上記アダプタが、第１コネクタに接続するための第２コネクタ（１０ｂ）と、非準拠カードを接続するための第３コネクタ（１６）と、インターフェース（５１）と、該インターフェースに接続されている非準拠カード制御部（６０）と、で構成されており、
上記インターフェースが、第２コネクタに接続されており、アドレスデコーダ（５３）と、信号変換部（５４）と、を含んでおり、上記信号変換部が、クロック信号によらず動作する素子のみから成る論理回路で構成されており、
上記アドレスデコーダが、入力される準拠カードのアドレスデータを、非準拠カードの制御信号に直接変換して直ちに非準拠カード制御部に出力する論理回路であり、
上記信号変換部が、第１ビット数と第２ビット数との差の分だけ、上位ビットのデータを削除又は上位ビットに“０”を付加することによって、第２コネクタからの第２ビット数のデータ幅のパラレルデータを、第１ビット数のデータ幅のパラレルデータに変換して非準拠カード制御部に直ちに出力すると共に、非準拠カード制御部からの第１ビット数のデータ幅のパラレルデータを、第２ビット数のデータ幅のパラレルデータに変換して第２コネクタに直ちに出力する論理回路であり、
上記非準拠カード制御部が、バッファメモリ（６１）と、ＴＸ・Ｉ/Ｏ制御部と、を含んでおり、
上記バッファメモリが、第１ビット数のデータ幅のパラレルデータを記憶するものであって、非準拠カードが一度に転送可能な最大量以上のデータ記憶容量を有しており、
上記ＴＸ・Ｉ/Ｏ制御部が、カードコントローラからバッファメモリへの、上記最大量のデータの書き込み完了に応じて、データを第１ビット数のデータ量の単位でシリアルに読み出して第３コネクタに出力するものであり、
更に、上記ＴＸ・Ｉ/Ｏ制御部が、ＴＸ制御部（２３）と、Ｉ/Ｏ制御部（２５）と、を備えており、上記ＴＸ制御部は、上記バッファメモリからの第１ビット数のデータ幅のパラレルデータをシリアル変換してからＩ/Ｏ制御部へと出力するものであり、上記Ｉ/Ｏ制御部は、第１ビット数のデータ量のシリアルデータを第３コネクタに出力するものである、
ことを特徴とする非準拠カード認識システム。
【請求項２】
第１ビット数のデータ量のシリアルデータの読み書きを行うカードであって規格に準拠していない非準拠カードを、認識する非準拠カード認識システム（Ｓ２)であって、コンピュータ（９）と、アダプタ（８０）と、を含んでおり、
上記コンピュータが、第１コネクタ（２）と、カードコントローラ（７０）と、を含んでおり、
上記第１コネクタが、第２ビット数のデータ幅のパラレルデータの読み書きを行うカードであって、上記規格に準拠している準拠カード用のものであり、
上記カードコントローラが、第１コネクタに接続された準拠カード又はアダプタを介して接続された非準拠カードとデータの送受を行うためのものであり、ＰＣカード検出部（７１）と、ＰＣカード制御部（７２）と、マルチプレクサ（７４）と、コンバータ（Ｃ１)と、を含んでおり、
上記ＰＣカード制御部が、準拠カードの第２ビット数のデータ幅のパラレルデータを送受するものであり、マルチプレクサとコンバータとに接続されており、
上記ＰＣカード検出部が、第１コネクタに接続されたカードが、準拠カード又は非準拠カードであるのかを調べ、検出結果信号をマルチプレクサに出力するものであり、
上記マルチプレクサが、検出結果信号が準拠カードであることを表している場合には、第１コネクタとＰＣカード制御部とを接続し、非準拠カードであることを表している場合には、第１コネクタとコンバータとを接続するものであり、
上記コンバータが、インターフェース（５１）と、該インターフェースに接続されている非準拠カード制御部（６０）と、で構成されており、
上記インターフェースが、ＰＣカード制御部に接続されており、アドレスデコーダ（５３）と、信号変換部（５４）と、を含んでおり、上記信号変換部が、クロック信号によらず動作する素子のみから成る論理回路で構成されており、
上記アドレスデコーダが、入力される準拠カードのアドレスデータを、非準拠カードの制御信号に直接変換して直ちに非準拠カード制御部に出力する論理回路であり、
上記信号変換部が、第１ビット数と第２ビット数との差の分だけ、上位ビットのデータを削除又は上位ビットに“０”を付加することによって、カードコントローラから出力される第２ビット数のデータ幅のパラレルデータを、第１ビット数のデータ幅のパラレルデータに変換して非準拠カード制御部に直ちに出力すると共に、非準拠カード制御部からの第１ビット数のデータ幅のパラレルデータを、第２ビット数のデータ幅のパラレルデータに変換して第１コネクタに直ちに出力する論理回路であり、
上記非準拠カード制御部が、バッファメモリ（６１）と、ＴＸ・Ｉ/Ｏ制御部と、を含んでおり、
上記バッファメモリが、信号変換部からの第１ビット数のデータ幅のパラレルデータを記憶するものであって、非準拠カードが一度に転送可能な最大量以上のデータ記憶容量を有しており、
上記ＴＸ・Ｉ/Ｏ制御部が、上記非準拠カードが一度に転送可能な最大の量のデータの上記バッファメモリへの書き込み完了に応じて、データを第１ビット数のデータ量の単位でシリアルに読み出してマルチプレクサに出力するものであり、
更に、上記ＴＸ・Ｉ/Ｏ制御部が、ＴＸ制御部（２３）と、Ｉ/Ｏ制御部（２５）と、を備えており、上記ＴＸ制御部は、上記バッファメモリからの第１ビット数のデータ幅のパラレルデータをシリアル変換してからＩ/Ｏ制御部へと出力するものであり、上記Ｉ/Ｏ制御部は、第１ビット数のデータ量のシリアルデータをマルチプレクサに出力するものであり、
上記アダプタが、第１コネクタに接続するための第２コネクタ（８０ｂ）と、上記非準拠カードを接続するための第３コネクタ（８０ａ）と、を含んでおり、且つ、上記第２コネクタと第３コネクタとの間に、非準拠カードの配線を準拠カードの配線に変換する回路を有している、
ことを特徴とする非準拠カード認識システム。
【請求項３】
上記アドレスデコーダが、
予め割り当てられているアドレスを順に記憶している複数のレジスタ（５３ａ、５３ｂ、５３ｃ、５３ｄ、５３ｅ、５３ｆ、５３ｇ、５３ｈ）と、
各レジスタと入力される準拠カードのアドレスデータとの排他的論理和を求める上記レジスタと同数のＥＸＯＲゲート（５３ｉ、５３ｊ、５３ｊ、５３ｋ、５３ｌ、５３ｍ、５３ｎ、５３ｏ、５３ｐ）と、
で構成されている回路であり、各ＥＸＯＲゲートからの出力を非準拠カードの制御信号として直ちに出力する、請求項１又は２に記載の非準拠カード認識システム。
【請求項４】
上記信号変換部が、第１ビット数と第２ビット数との内、少ないビット数分の双方向ゲート（５７[0]、５７[1]、５７[2]、５７[3]、５７[4]、５７[5]、５７[6]、５７[7]）を、対応する最下位ビットデータから順に割り当て、且つ、第１ビット数と第２ビット数との差のビット数分の、各々が“０”を出力する一方向ゲート（５７[8]、５７[9]、５７[10]、５７[11]、５７[12]、５７[13]、５７[14]、５７[15]）を、上記双方向ゲートの割り当てられたビットの１つ上のビットデータから順に割り当てた構成の回路と、
ビット数の多いデータをビット数の少ないデータに変換する場合、上記双方向ゲートのみをアクティブに切り換え、ビット数の少ないデータをビット数の多いデータに変換する場合、上記双方向ゲートと、一方向ゲートと、をアクティブに切り換える論理ゲート（５６）と、
で構成されている論理回路である、請求項１乃至３の何れか１つに記載の非準拠カード認識システム。
【請求項５】
更に、上記非準拠カード制御部が、コンピュータからの要求に応じて、データの書き込み、読み出しに関するタイミング制御を行うためのリセット信号を、予め定めたタイミングで出力する、コンピュータに依存せずに独自動作するリセット制御部（６６）を有する、請求項１乃至４の何れか１つに記載の非準拠カード認識システム。
【請求項６】
上記リセット制御部が、カウンタ（６７）と、レジスタ（６８）と、比較器（６９）と、を含んでいる回路であり、
上記カウンタがコンピュータからの要求に応じて始動するものであり、
上記比較器が、カウンタのカウント値がレジスタに記録されている値と一致した場合に、上記リセット信号を出力する回路である、
請求項５に記載の非準拠カード認識システム。
【請求項７】
上記規格がＰＣＭＣＩＡであり、非準拠カードがスマートカードであることを特徴とする請求項１乃至６の何れか１つに記載の非準拠カード認識システム。
【請求項８】
請求項１に記載の非準拠カード認識システムを用いて行う、上記アダプタの第３コネクタに接続された非準拠カードの認識方法であって、
上記インターフェースのアドレスデコーダによって、カードコントローラからのアドレスデータを、非準拠カードの制御信号に直接変換して非準拠カード制御部に出力する工程と、
上記インターフェースの信号変換部によって、カードコントローラからの第２ビット数のデータ幅のパラレルデータを、第１ビット数のデータ量のパラレルデータに直接変換して非準拠カード制御部に直ちに出力する工程と、
カードコントローラからバッファメモリへの上記最大量のデータの書き込み完了に応じて、上記非準拠カード制御部のＴＸ・Ｉ/Ｏ制御部によって、データを第１ビット数単位でシリアルに読み出して第３コネクタに出力する工程と、
を含んでいることを特徴とする非準拠カードの認識方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ＰＣＭＣＩＡの規格に準拠していないスマートカード等の非準拠カードを、ＰＣＭＣＩＡに準拠している準拠カード（いわゆるＰＣカード）用コネクタを持つコンピュータにおいて使用可能にするためのカード認識システムに関し、特に、上記カード認識システムにおいて、カードアダプタ又はコンピュータ内に設けられ、上記非準拠カードを準拠カードとして使用可能にするためのコンバータ部分の改良に関する。
【背景技術】
【０００２】
例えば、ＰＣＭＣＩＡの規格に準拠していない、例えば、ＰＣＭＣＩＡの規格以外の異形のコネクタを有するスマートカード等の非準拠カード（以下、必要に応じて、異形カード又は非ＰＣカードという）を、ＰＣＭＣＩＡに準拠している準拠カード（以下、必要に応じて標準カード又はＰＣカードという）用コネクタを有するコンピュータにおいて使用可能にするカード認識システムは、上記非ＰＣカードをＰＣカード用コネクタに接続するためのアダプタと、上記アダプタに接続された非ＰＣカードをコンピュータにＰＣカードとして認識するためのコンバータとで構成される。
【０００３】
上記アダプタには、アクティブアダプタとパッシブアダプタがある（例えば、以下の特許文献１を参照）。
【特許文献１】特開２００１−７５７４６号公報
【０００４】
アクティブアダプタは、上記コンバータを内蔵するアダプタであり、当該アクティブアダプタを用いるカード認識システムでは、コンピュータは、スマートカード等の非ＰＣカードを認識するための特別な回路を持つ必要が無い。
【０００５】
他方、パッシブアダプタは、内部においてスマートカードの信号ピンの配列をＰＣカード用に変換するだけのものであり、コンバータは備えていない。このため、当該パッシブアダプタを用いるカード認識システムでは、コンピュータの内部に、スマートカード用パッシブアダプタの接続を検知する検知部と、当該検知部によりスマートカード用パッシブアダプタの接続が検知された場合にアクティブに切り換えられ、スマートカードから出力されたデータをＰＣカード用のデータに変換するコンバータとを備えることが必要になる。
【０００６】
本発明は、上記コンバータの改良に関するものである。以下、アクティブアダプタを使用するカード認識システムを例にとって従来のコンバータの構成及び課題の説明を行う。
【０００７】
図９は、非ＰＣカードであるスマートカード１と、当該スマートカード１の認識システムＳ３を構成するコンピュータ３及びアクティブアダプタ１０を示す図である。
【０００８】
コンピュータ３は、ＰＣＩバスＢ１を備えるチップセット４に取付けられたＣＰＵ５、メモリ６、ハードディスク７、及び、ＰＣＭＣＩＡに準拠するＰＣカードを認識するためのＰＣカード・コントローラ８、並びに、上記ＰＣカード・コントローラ８に接続されるＰＣカード用コネクタ２を備える。
【０００９】
スマートカード用アクティブアダプタ１０は、スマートカード１が備える接触端子面１ａに対応する接触コネクタ１６と、コンピュータ３が備えるＰＣカード用のオス型コネクタ２に対応するメス型コネクタ１０ｂとの間に、非ＰＣカードであるスマートカードから出力されたデータをＰＣカードのデータに変換してコンピュータ側に出力するコンバータＣ２を備える。
【００１０】
コンバータＣ２は、コネクタ２を介してＰＣカード・コントローラ８とデータのやり取りを行うＰＣカード・インターフェース１１、当該インターフェース１１とバスＢ２を介してデータのやり取りを行うＣＰＵ１２、ＲＡＭ１３、ＲＯＭ１４、スマートカード制御部１５で構成されている。
【００１１】
スマートカード用の接触コネクタ１６にスマートカード１が挿し込まれると、スマートカード制御部１５がこれを検知し、ＣＰＵ１２に伝える。ＣＰＵ１２は、ＰＣカード・インターフェース１１を介して、コンピュータ３のＰＣカード・コントローラ８に、スマートカード１からの情報を出力する。
【００１２】
スマートカード１からコンピュータ３へのデータの流れは、以下の通りである。スマートカード１からのデータは、一旦スマートカード制御部１５が内蔵するＦＩＦＯ１５ａに格納される。当該ＦＩＦＯ１５ａは、スマートカード１とＰＣカード間のデータ処理速度の違いを吸収する所謂バッファメモリとして機能する。ＣＰＵ１２は、ＦＩＦＯ１５ａにデータが格納されたことを検知すると、ＦＩＦＯ１５ａから格納されたデータを読み取り、作業用のＲＡＭ１３に保存する。ＣＰＵ１２は、割り込み信号を用いてスマートカード１から受取ったデータがあることを、ＰＣカード・インターフェース１１及びコネクタ２を介して、コンピュータ３のＰＣカード・コントローラ８に伝えた後、同様の手順でＲＡＭ１３に格納されているデータをＰＣカード・コントローラ８に出力する。
【００１３】
なお、上記ＲＡＭ１３に格納されているデータは、ＰＣカード・インターフェース１１に内蔵するレジスタ１１ａに一旦保持された後に、出力される。
【００１４】
一方、コンピュータ３からスマートカード１へのデータの流れは、以下の通りである。コンピュータ３内のホストＣＰＵ５は、メモリ６に記憶しているデータをチップセット４、ＰＣＩバスＢ１、及び、ＰＣカード・コントローラ８を介してコネクタ２へと出力する。コネクタ２を介してデータを受け取ったＰＣカード・インターフェース１１は、内蔵するレジスタ１１ａに送信データを一旦格納し、ＣＰＵ１２は、レジスタ１１ａに送信データが格納されたことを検知すると、当該送信データをデータバスＢ２を介して作業用のＲＡＭ１３に書き込む。ＣＰＵ１２は、ＲＡＭ１３に書き込まれたデータをスマートカード制御部１５が内蔵するＦＩＦＯ１５ａに書き込む。スマートカード制御部１５は、ＦＩＦＯ１５ａに書き込んだデータを接触コネクタ１６を介してスマートカード１に出力する。なお、上記ＣＰＵ１２の実行するプログラムは、全てフラッシュＲＯＭ１４に内蔵されている。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従来のスマートカード用アクティブカード１０が備えるコンバータＣ２では、ＰＣカード・インターフェース１１とスマートカード制御部１５との間でデータのやり取りを行うためにＣＰＵ１２、ワークＲＡＭ１３、及び、フラッシュＲＯＭ１４を備えており、回路規模が大きいといった問題があった。
【００１６】
また、上述するように、スマートカードから出力されたデータは、コンバータＣ２内部で、スマートカード制御部１５のＦＩＦＯ１５ａ、作業用のＲＡＭ１３、ＰＣカード・インターフェース１１のレジスタ１１ａの各々に順に格納された後に、コンピュータ３へと出力される。このため、データの伝送効率が悪かった。
【００１７】
また、上記コンバータＣ２を構成するフラッシュＲＯＭ１４は、通常のＣＭＯＳと異なる工程により製造されるため、製造工程数が多くなりコスト高になるといった問題があった。これは、フラッシュＲＯＭの代わりにＥＥＰＲＯＭを用いる場合であっても同様である。
【００１８】
本発明は、上記コンバータＣ２からＣＰＵ１２、ＲＡＭ１３、及び、ＲＯＭ１４を不要にして、簡単な構成、例えば、１チップ化しやすい構成で、かつ、効率良くデータの伝送を行うことができる改良したコンバータを備えるカード認識システムを提供することを目的とする。
【課題を解決するための手段】
【００１９】
請求項１に記載の非準拠カード認識システムは、第１ビット数のデータ量のシリアルデータの読み書きを行うカードであって規格に準拠していない非準拠カードを、認識する非準拠カード認識システム（Ｓ１)であって、コンピュータ（３）と、アダプタ（５０）と、を含んでおり、上記コンピュータが、第１コネクタ（２）と、カードコントローラ（８）と、を含んでおり、上記第１コネクタが、第２ビット数のデータ幅のパラレルデータの読み書きを行うカードであって、上記規格に準拠している準拠カード用のものであり、上記カードコントローラが、第１コネクタに接続された準拠カードとの間で第２ビット数のデータ幅のパラレルデータを送受するものであり、上記アダプタが、第１コネクタに接続するための第２コネクタ（１０ｂ）と、非準拠カードを接続するための第３コネクタ（１６）と、インターフェース（５１）と、該インターフェースに接続されている非準拠カード制御部（６０）と、で構成されており、上記インターフェースが、第２コネクタに接続されており、アドレスデコーダ（５３）と、信号変換部（５４）と、を含んでおり、上記信号変換部が、クロック信号によらず動作する素子のみから成る論理回路で構成されており、上記アドレスデコーダが、入力される準拠カードのアドレスデータを、非準拠カードの制御信号に直接変換して直ちに非準拠カード制御部に出力する論理回路であり、上記信号変換部が、第１ビット数と第２ビット数との差の分だけ、上位ビットのデータを削除又は上位ビットに“０”を付加することによって、第２コネクタからの第２ビット数のデータ幅のパラレルデータを、第１ビット数のデータ幅のパラレルデータに変換して非準拠カード制御部に直ちに出力すると共に、非準拠カード制御部からの第１ビット数のデータ幅のパラレルデータを、第２ビット数のデータ幅のパラレルデータに変換して第２コネクタに直ちに出力する論理回路であり、上記非準拠カード制御部が、バッファメモリ（６１）と、ＴＸ・Ｉ/Ｏ制御部と、を含んでおり、上記バッファメモリが、第１ビット数のデータ幅のパラレルデータを記憶するものであって、非準拠カードが一度に転送可能な最大量以上のデータ記憶容量を有しており、上記ＴＸ・Ｉ/Ｏ制御部が、カードコントローラからバッファメモリへの、上記最大量のデータの書き込み完了に応じて、データを第１ビット数のデータ量の単位でシリアルに読み出して第３コネクタに出力するものであり、更に、上記ＴＸ・Ｉ/Ｏ制御部が、ＴＸ制御部（２３）と、Ｉ/Ｏ制御部（２５）と、を備えており、上記ＴＸ制御部は、上記バッファメモリからの第１ビット数のデータ幅のパラレルデータをシリアル変換してからＩ/Ｏ制御部へと出力するものであり、上記Ｉ/Ｏ制御部は、第１ビット数のデータ量のシリアルデータを第３コネクタに出力するものである、ことを特徴とする。
【００２０】
請求項２に記載の非準拠カード認識システムは、第１ビット数のデータ量のシリアルデータの読み書きを行うカードであって規格に準拠していない非準拠カードを、認識する非準拠カード認識システム（Ｓ２)であって、コンピュータ（９）と、アダプタ（８０）と、を含んでおり、上記コンピュータが、第１コネクタ（２）と、カードコントローラ（７０）と、を含んでおり、上記第１コネクタが、第２ビット数のデータ幅のパラレルデータの読み書きを行うカードであって、上記規格に準拠している準拠カード用のものであり、上記カードコントローラが、第１コネクタに接続された準拠カード又はアダプタを介して接続された非準拠カードとデータの送受を行うためのものであり、ＰＣカード検出部（７１）と、ＰＣカード制御部（７２）と、マルチプレクサ（７４）と、コンバータ（Ｃ１)と、を含んでおり、上記ＰＣカード制御部が、準拠カードの第２ビット数のデータ幅のパラレルデータを送受するものであり、マルチプレクサとコンバータとに接続されており、上記ＰＣカード検出部が、第１コネクタに接続されたカードが、準拠カード又は非準拠カードであるのかを調べ、検出結果信号をマルチプレクサに出力するものであり、上記マルチプレクサが、検出結果信号が準拠カードであることを表している場合には、第１コネクタとＰＣカード制御部とを接続し、非準拠カードであることを表している場合には、第１コネクタとコンバータとを接続するものであり、上記コンバータが、インターフェース（５１）と、該インターフェースに接続されている非準拠カード制御部（６０）と、で構成されており、上記インターフェースが、ＰＣカード制御部に接続されており、アドレスデコーダ（５３）と、信号変換部（５４）と、を含んでおり、上記信号変換部が、クロック信号によらず動作する素子のみから成る論理回路で構成されており、上記アドレスデコーダが、入力される準拠カードのアドレスデータを、非準拠カードの制御信号に直接変換して直ちに非準拠カード制御部に出力する論理回路であり、上記信号変換部が、第１ビット数と第２ビット数との差の分だけ、上位ビットのデータを削除又は上位ビットに“０”を付加することによって、カードコントローラから出力される第２ビット数のデータ幅のパラレルデータを、第１ビット数のデータ幅のパラレルデータに変換して非準拠カード制御部に直ちに出力すると共に、非準拠カード制御部からの第１ビット数のデータ幅のパラレルデータを、第２ビット数のデータ幅のパラレルデータに変換して第１コネクタに直ちに出力する論理回路であり、上記非準拠カード制御部が、バッファメモリ（６１）と、ＴＸ・Ｉ/Ｏ制御部と、を含んでおり、上記バッファメモリが、信号変換部からの第１ビット数のデータ幅のパラレルデータを記憶するものであって、非準拠カードが一度に転送可能な最大量以上のデータ記憶容量を有しており、上記ＴＸ・Ｉ/Ｏ制御部が、上記非準拠カードが一度に転送可能な最大の量のデータの上記バッファメモリへの書き込み完了に応じて、データを第１ビット数のデータ量の単位でシリアルに読み出してマルチプレクサに出力するものであり、更に、上記ＴＸ・Ｉ/Ｏ制御部が、ＴＸ制御部（２３）と、Ｉ/Ｏ制御部（２５）と、を備えており、上記ＴＸ制御部は、上記バッファメモリからの第１ビット数のデータ幅のパラレルデータをシリアル変換してからＩ/Ｏ制御部へと出力するものであり、上記Ｉ/Ｏ制御部は、第１ビット数のデータ量のシリアルデータをマルチプレクサに出力するものであり、上記アダプタが、第１コネクタに接続するための第２コネクタ（８０ｂ）と、上記非準拠カードを接続するための第３コネクタ（８０ａ）と、を含んでおり、且つ、上記第２コネクタと第３コネクタとの間に、非準拠カードの配線を準拠カードの配線に変換する回路を有している、ことを特徴とする。
【００２１】
請求項３に記載の非準拠カード認識システムは、請求項１又は２に記載の非準拠カード認識システムであって、上記アドレスデコーダが、予め割り当てられているアドレスを順に記憶している複数のレジスタ（５３ａ、５３ｂ、５３ｃ、５３ｄ、５３ｅ、５３ｆ、５３ｇ、５３ｈ）と、各レジスタと入力される準拠カードのアドレスデータとの排他的論理和を求める上記レジスタと同数のＥＸＯＲゲート（５３ｉ、５３ｊ、５３ｊ、５３ｋ、５３ｌ、５３ｍ、５３ｎ、５３ｏ、５３ｐ）と、で構成されている回路であり、各ＥＸＯＲゲートからの出力を非準拠カードの制御信号として直ちに出力する、ことを特徴とする。
【００２２】
請求項４に記載の非準拠カード認識システムは、請求項１乃至３の何れか１つに記載の非準拠カード認識システムであって、上記信号変換部が、第１ビット数と第２ビット数との内、少ないビット数分の双方向ゲート（５７[0]、５７[1]、５７[2]、５７[3]、５７[4]、５７[5]、５７[6]、５７[7]）を、対応する最下位ビットデータから順に割り当て、且つ、第１ビット数と第２ビット数との差のビット数分の、各々が“０”を出力する一方向ゲート（５７[8]、５７[9]、５７[10]、５７[11]、５７[12]、５７[13]、５７[14]、５７[15]）を、上記双方向ゲートの割り当てられたビットの１つ上のビットデータから順に割り当てた構成の回路と、ビット数の多いデータをビット数の少ないデータに変換する場合、上記双方向ゲートのみをアクティブに切り換え、ビット数の少ないデータをビット数の多いデータに変換する場合、上記双方向ゲートと、一方向ゲートと、をアクティブに切り換える論理ゲート（５６）と、で構成されている論理回路である、ことを特徴とする。
【００２３】
請求項５に記載の非準拠カード認識システムは、請求項１乃至４の何れか１つに記載の非準拠カード認識システムであって、更に、上記非準拠カード制御部が、コンピュータからの要求に応じて、データの書き込み、読み出しに関するタイミング制御を行うためのリセット信号を、予め定めたタイミングで出力する、コンピュータに依存せずに独自動作するリセット制御部（６６）を有する、ことを特徴とする。
【００２４】
請求項６に記載の非準拠カード認識システムは、請求項５に記載の非準拠カード認識システムであって、上記リセット制御部が、カウンタ（６７）と、レジスタ（６８）と、比較器（６９）と、を含んでいる回路であり、上記カウンタがコンピュータからの要求に応じて始動するものであり、上記比較器が、カウンタのカウント値がレジスタに記録されている値と一致した場合に、上記リセット信号を出力する回路である、ことを特徴とする。
【００２５】
請求項７に記載の非準拠カード認識システムは、請求項１乃至６の何れか１つに記載の非準拠カード認識システムであって、上記規格がＰＣＭＣＩＡであり、非準拠カードがスマートカードであることを特徴とする。
【００２６】
請求項８に記載の非準拠カード認識方法は、請求項１に記載の非準拠カード認識システムを用いて行う、上記アダプタの第３コネクタに接続された非準拠カードの認識方法であって、上記インターフェースのアドレスデコーダによって、カードコントローラからのアドレスデータを、非準拠カードの制御信号に直接変換して非準拠カード制御部に出力する工程と、上記インターフェースの信号変換部によって、カードコントローラからの第２ビット数のデータ幅のパラレルデータを、第１ビット数のデータ幅のパラレルデータに直接変換して非準拠カード制御部に直ちに出力する工程と、カードコントローラからバッファメモリへの上記最大量のデータの書き込み完了に応じて、上記非準拠カード制御部のＴＸ・Ｉ/Ｏ制御部によって、データを第１ビット数単位でシリアルに読み出して第３コネクタに出力する工程と、を含んでいることを特徴とする。
【発明の効果】
【００３９】
請求項１に記載の非準拠カード認識システム、又は、請求項８に記載の非準拠カードの認識方法は、ソフトウェア処理を要していたインターフェースを専用の論理回路で実現した場合に得られる非準拠カード認識の高速化と、上記ソフトウェア処理実行時に用いるＣＰＵ、ＲＯＭ、ＲＡＭ、複数のレジスタの類を排除したことによる小型化と、非準拠カードから単位時間当たりに出力されるデータの最大量以上のバッファメモリを有することで、コンピュータの処理速度や動作状態によらず、バッファオーバーフローなどのトラブル発生を防止し、更なる処理の高速化を図ることと、を行うことができる。
【００４０】
請求項２に記載の非準拠カード認識システムは、ソフトウェア処理を要していたインターフェースを専用の論理回路で実現した場合に得られる高速化と、上記ソフトウェア処理実行時に用いていたＣＰＵ、ＲＯＭ、ＲＡＭ、複数のレジスタの類を排除したことによる小型化と、非準拠カードから単位時間当たりに出力されるデータの最大量以上のバッファメモリを有することで、コンピュータの処理速度や動作状態によらず、バッファオーバーフローなどのトラブル発生を防止し、更なる処理の高速化を図ることと、を行うことができる。
【００４１】
請求項３に記載の非準拠カード認識システムは、上記請求項１又は２に記載の非準拠カード認識システムにおいて、アドレスデータの入力に応じて、レジスタを介することなく、直ちに変換後の制御信号を出力することができる。
【００４２】
請求項４に記載の非準拠カード認識システムは、上記請求項１乃至３の何れか１つに記載の非準拠カード認識システムにおいて、第１又は第２ビット数のパラレルデータの入力に応じて、直ちに変換後の第２又は第１ビット数のパラレルデータを出力することができる。
【００４３】
請求項５に記載の非準拠カード認識システムは、上記請求項１乃至４の何れか１つに記載の非準拠カード認識システムにおいて、独自に動作するリセット制御部を設けたことにより、コンピュータの処理速度や動作状態によらず、信号出力に関して常に正確なタイミング制御を行うことができる。
【００４４】
請求項６に記載の非準拠カード認識システムは、上記請求項５に記載の非準拠カード認識システムにおいて、独自に動作するリセット制御部を設けたことにより、コンピュータの処理速度や動作状態によらず、信号出力に関して常に正確なタイミング制御を行うことができる。
【００４５】
請求項７に記載の非準拠カード認識システムは、上記請求項１乃至６の何れか１つに記載の非準拠カード認識システムにおいて、ＰＣＭＣＩＡに準拠していないスマートカードをＰＣＭＣＩＡに準拠しているＰＣカードと同様に使用することができる。
【発明を実施するための最良の形態】
【００６３】
（１）実施の形態１
以下、添付の図面を参照しつつ本発明のカード認識システム及び非準拠カードの認識方法の実施の形態について説明する。図１において、実施の形態１のカード認識システムＳ１を構成するアクティブ型のアダプタ５０は、ＰＣＭＣＩＡに準拠していない、例えば、異なる形状のコネクタを有する非準拠カード（以下、必要に応じて異形カード又は非ＰＣカードという）であるスマートカードを、ＰＣＭＣＩＡの準拠している準拠カード（以下、必要に応じて標準カード又はＰＣカードという）として認識するためのコンバータとして、図９に示した従来のコンバータＣ２からインターフェース１１、ＣＰＵ１２、ＲＡＭ１３、ＲＯＭ１４を除去し、代わりに、改良したＰＣカード・インターフェース５１を有するコンバータＣ１を採用したことを特徴とする。
【００６４】
コンバータＣ１の構成物の内、図９を参照しながら説明した従来のコンバータＣ２の構成物と同じ物には同じ参照番号を付して表している。以下、カード認識システムＳ１の全体構成について説明した後、コンバータＣ１の構成及び動作について詳しく説明する。
【００６５】
コンピュータ３は、ＰＣＩバスＢ１を備えるチップセット４に取り付けられたＣＰＵ５、メモリ６、ハードディスク７、及び、ＰＣＭＣＩＡに準拠するＰＣカード（標準カード）を認識するためのＰＣカード・コントローラ８、並びに、上記ＰＣカード・コントローラ８に接続されているＰＣカード用コネクタ２を備える。
【００６６】
異形カードであるスマートカード用のアクティブアダプタ５０は、スマートカード１が備える接触端子面１ａに対応する接触コネクタ１６と、コンピュータ３が備えるＰＣカード用のオス型コネクタ２に対応するメス型コネクタ１０ｂとの間に、スマートカード１から出力されたデータをＰＣカード用のデータに変換してコンピュータ側に出力するコンバータＣ１を備える。
【００６７】
コンバータＣ１は、従来のコンバータＣ２にも設けられていたスマートカード制御部１５と、当該スマートカード制御部１５と専用の伝送路であるバスＢ２を介して接続されている改良したＰＣカード・インターフェース５１とで構成される。
【００６８】
上記スマートカード制御部１５には、スマートカード１とＰＣカード間のデータ処理速度の違いを吸収する所謂バッファメモリとして機能するＦＩＦＯ１５ａが内蔵されている。
【００６９】
上記ＰＣカード・インターフェース５１は、スマートカード制御部１５から出力された信号のデータの規格を、ＰＣカードのものに変換して出力する。上記データの規格には、通常、シリアル／パラレルといったデータの形式、及び、データのビット数等が含まれるが、ＰＣカード・インターフェース５１では、後に詳述するように、専用の回路（信号変換部５４）を用いてデータのビット数を調節する。
【００７０】
図２は、ＰＣカード・インターフェース５１の構成を示す図である。ＰＣカード・インターフェース部５１は、大きく分けて、割り込み信号変換用インバータ５２と、アドレスデコーダ５３と、信号変換部５４とで構成される。上記アドレスデコーダ５３は、スマートカード制御部１５の用いる制御信号ＳＣＣＲＥＮ［０］〜［７］を生成する。上記信号変換部５４は、スマートカード制御部１５においてＰＣカード用のデータに変換されたスマートカードのデータのビット数を、ＰＣカード用のデータのビット数に変換する。
【００７１】
割り込み信号変換用インバータ５２は、スマートカード１の接続時にスマートカード制御部１５よりコンピュータ３のホストＣＰＵ５に向けて出力されるＨｉｇｈアクティブの割り込み信号ＳＣＣＩＮＴを、反転して、Ｌｏｗアクティブの信号ＲＤＹ／ＩＮＴ＃として出力する。以下、最後に“＃”が付されている信号は、Ｌｏｗアクティブであることを意味する。
【００７２】
アドレスデコーダ５３は、それぞれ所定のアドレスが割り当てられている８個のレジスタを備え、コンピュータ３から送られてくる２６ビットのアドレスデータＡ［２５：０］の値が、上記８個のレジスタに割り当てられているアドレスの内の１つに該当する場合には、ＰＣカードバスのアドレスバスを指定するため、制御信号であるレジスタイネーブル信号ＳＣＣＲＥＮ［０］〜［７］の内、上記アドレスデータＡ［２５：０］の値が割り当てられていたレジスタの信号をＨｉｇｈレベルに切り換える。
【００７３】
図３は、アドレスデコーダ５３の構成を示す図である。図示するように、アドレスデコーダ５３は、予め設定してある８種類の各２６ビットのデータを格納する８個のレジスタ５３ａ〜５３ｈと、レジスタ５３ａ〜５３ｈに格納してある２６ビットデータとアドレスデータＡ［２５：０］との排他的論理和（ＥＸＯＲ）を求め、結果をレジスタイネーブル信号ＳＣＣＲＥＮ［０］〜［７］として出力する８個のＥＸＯＲゲート５３ｉ〜５３ｐとで構成される。
【００７４】
上記構成のアドレスデコーダ５３は、８個のレジスタ５３ａ〜５３ｈに格納しているデータにアドレスデータＡ［２５：０］と一致するものがある場合には、レジスタイネーブル信号ＳＣＣＲＥＮ［０］〜［７］の内、該当する１つの信号をＨｉｇｈレベルに切り換えて出力する。
【００７５】
再び、図２を参照する。信号変換部５４は、２つのＯＲゲート５５，５６と、８個の双方向ゲート５７［０］〜５７［７］と、８個の１方向ゲート５７［８］〜５７［１５］とで構成される。なお、８個の双方向ゲート５７［ｎ］（但し、ｎは０〜７）は、Ｌｏｗレベルの信号入力でスマートカード側のビットデータＳＣＰＵＤ［ｎ］をコンピュータ側へ通すトライステートバッファ５７［ｎ］Ａと、逆に、Ｈｉｇｈレベルの信号入力でコンピュータ側のビットデータＤ［ｎ］をスマートカード側に通すトライステートバッファ５７［ｎ］Ｂとを並列に接続したものである。
【００７６】
また、８個の１方向ゲート５７［ｍ］（但し、ｍは８〜１５）は、Ｌｏｗレベルの信号が入力された場合に１６ビットのデータＤ［１５：０］の内、上位８ビット分のデータとして“０”のデータをコンピュータ側へ出力するトライステートバッファである。
【００７７】
ＯＲゲート５５は、ＰＣＭＣＩＡに準拠してコンピュータ３のＰＣカード・コントローラ８から出力されるライトイネーブル信号ＷＥ＃及びチップイネーブル信号ＣＥ＃の両方がＬｏｗレベルに切り換った場合にＬｏｗレベルの書き込みイネーブル信号ＳＣＰＵＲＷ＃を出力する。信号ＷＥ＃又はＣＥ＃がＨｉｇｈレベルに切り換った場合には、ＯＲゲート５５は、Ｈｉｇｈレベルのデータ読み出しイネーブル信号ＳＣＰＵＲＷ＃を出力する。
【００７８】
ＯＲゲート５６は、チップイネーブル信号ＣＥ＃及びアウトプットイネーブル信号ＯＥ＃の何れもがＬｏｗレベルになったときに、８個の双方向ゲート５７［０］〜５７［７］及び８個の１方向ゲート５７［８］〜５７［１５］にＬｏｗレベルの信号を出力する。これにより、スマートカード側の８ビットのデータＳＣＰＵＤ［７：０］が１６ビットのデータＤ［１５：０］に変換されてコンピュータ３側に出力される。
【００７９】
上記信号ＣＥ＃又はＯＥ＃がＨｉｇｈレベルに切り換った場合には、ＯＲゲート５６は、Ｈｉｇｈレベルの信号を上記８個の双方向ゲート５７［０］〜５７［７］及び８個の１方向ゲート５７［８］〜５７［１５］に出力する。この場合、コンピュータ３側からの１６ビットのデータＤ［１５：０］の内、上位８ビットのデータが削除され、８ビットのデータＳＣＰＵＤ［７：０］としてスマートカード１側に出力される。
【００８０】
このように改良したＰＣカード・インターフェース５１では、信号変換部５４の働きにより、レジスタの類を介在することなく、スマートカード１とコンピュータ３の間のデータの受け渡しを効率良く行うことができるようになる。
【００８１】
図４は、スマートカード制御部１５の構成を示す図である。スマートカード制御部１５は、ＳＣＢ制御部２０、ＦＩＦＯ１５ａ、ＲＸ／ＡＴＲ制御部２２、ＴＸ制御部２３、カード検出部２４、及び、Ｉ／Ｏ制御部２５で構成される。なお、スマートカード制御部１５は、図９に示した従来のカード認識システムにおいて使用していたアクティブアダプタ１０のコンバータＣ２が内蔵していたものと全く同じ構成であり、ここでは、上述したＰＣカード・インターフェース５１から出力される信号が直接、スマートカード制御部１５に入力され、処理されることを簡単に説明するに留める。
【００８２】
カード検出部２４には、接触コネクタ１６にスマートカード１が挿し込まれたか否かを表すＳＣ＿ＣＤ＃信号が入力される。カード検出部２４は、当該ＳＣ＿ＣＤ＃信号がＬｏｗレベルの時にＳＣＢ制御部２０にスマートカードを検出した旨の通知を行う。また、カード検出部２４は、図示しない電源にスマートカード１への給電を許可するＳＣ＿ＰＷＲ信号を出力する。
【００８３】
Ｉ／Ｏ制御部２５は、後に説明するように、ＳＣＢ制御部２０からの指示に従い、スマートカード１のリセット信号ＳＣ＿ＲＳＴを出力する。また、Ｉ／Ｏ制御部２５は、スマートカード１とＩ／Ｏ信号ＳＣ＿Ｉ／Ｏやクロック信号ＳＣ＿ＣＬＫのやり取りを行う。
【００８４】
ＲＸ／ＡＴＲ制御部２２は、Ｉ／Ｏ制御部２５から１ビット単位でデータを受け取り、これを８ビットのデータにパラレル変換してからＦＩＦＯ１５ａに出力する。また、ＲＸ／ＡＴＲ制御部２２は、初期接続時にスマートカード１から受け取るＡＴＲ（初期応答情報）に応じて１ビットのデータを伝送するのに必要なクロック数を特定する初期ＥＴＵ（ビット伝送時間）を決定する。
【００８５】
ＴＸ制御部２３は、ＦＩＦＯ１５ａからの８ビットデータを１ビット単位のデータにシリアル変換してからＩ／Ｏ制御部２５に出力する。なお、ＴＸ制御部２３は、制御部２０にも接続されている。
【００８６】
スマートカード１とＰＣカード間のデータ処理速度の違いを吸収する所謂バッファメモリとして機能するＦＩＦＯ１５ａは、８ビットデータを格納できるＦＩＦＯを全部で８個（８ワード分）備えており、ＲＸ／ＡＴＲ制御部２２から入力された８ビットデータをＳＣＢＤＢというデータバス（図示せず）に出力したり、上記ＳＣＢＤＢから入力されて８個の内の１つのＦＩＦＯ内に蓄えられた８ビットデータをＴＸ制御部２３に出力する。なお、ＳＣＢＤＢは、ＳＣＢ制御部２０にも接続されている。
【００８７】
以上に説明したように、実施の形態１に係るカード認識システムでは、アクティブ型のアダプタ内に備えるコンバータの構成を大幅に簡略化し、データ処理の遅延を招くレジスタの類（図９に示す従来のコンバータＣ２が備えていた作業用のＲＡＭ１３、及び、ＰＣカード・インターフェース１１のレジスタ１１ａ）を完全に除去したため、単に図９に示す従来のコンバータＣ２においてＣＰＵ１２がソフトウェアにより実現していた内容を専用の回路で実現した場合に得られる効果だけでなく、更なる処理の高速化、及び、レジスタの類を排除したことによる小型化を図ることができる。
【００８８】
また、図９に示す従来のコンバータＣ２からフラッシュＲＯＭ（ＥＥＰＲＯＭの場合でも同じである）を除去したことにより、他の処理部と一緒に製造することが可能となり、製造効率を改善することもできる。
【００８９】
（２）実施の形態２
実施の形態１に係るカード認識システムＳ１では、アクティブ型のアダプタ５０の内部に改良したコンバータＣ１を備えるが、本発明のカード認識システムは、上記アクティブ型のアダプタ５０を用いる形態に限定されず、パッシブ型のアダプタを用いる形態を採用しても良い。この場合、コンピュータに内蔵するコンバータとして上記改良したコンバータＣ１を使用する。
【００９０】
図５は、パッシブ型アダプタ８０を用いるカード識別システムＳ２の構成を示す図である。パッシブ型アダプタ８０は、スマートカード１の接触端子面１ａに対応した接触コネクタ８０ａと、ＰＣカード用のメス型コネクタ８０ｂを備え、内部でスマートカード１のピン配線を対応するＰＣカード用に変換する周知のものである。
【００９１】
コンピュータ９は、ＰＣＩバスＢ１を備えるチップセット４に取り付けられたＣＰＵ５、メモリ６、ハードディスク７、及び、ＰＣＭＣＩＡに準拠するＰＣカードを認識するためのＰＣカード・コントローラ７０と、上記ＰＣカード・コントローラ７０に接続される上記ＰＣカード用のコネクタ２とを備える。
【００９２】
以下、ＰＣカード・コントローラ７０の構成について説明する。ＰＣカード検出部７１は、コネクタ２に挿し込まれたカードが、ＰＣＭＣＩＡに準拠するＰＣカードであるのか、それともスマートカード用パッシブアダプタ８０であるのかの判断を行う。
【００９３】
マルチプレクサ７４は、ＰＣカード検出部７１の検出結果に基づいてバスの切り換えを行い、コネクタ２に接続されたカードがＰＣカードの場合には、ＰＣカード制御部７２とコネクタ２とを接続し、コネクタ２に接続されたカードがスマートカード用パッシブアダプタ８０である場合には、コネクタ２とコンバータＣ１を接続する。
【００９４】
コンバータＣ１は、ＰＣカード制御部７２に接続されている。即ち、接続されたカードがスマートカード用パッシブアダプタ８０の場合、コネクタ２とＰＣカード制御部７２との間にコンバータＣ１が介在し、スマートカード１からのデータをＰＣＭＣＩＡに準拠したＰＣカード用に変換し、変換後のデータをＰＣカード制御部７２に出力することになる。ＰＣカード制御部７２の出力は、ＰＣＩインターフェース７３及び、ＰＣＩバスＢ１を介してチップセット４に伝えられる。
【００９５】
パワースイッチ７６は、ＰＣカード制御部７２又はコンバータＣ１よりＨｉｇｈレベルのＰＷＲ信号又はＳＣ＿ＰＷＲ信号が出力された場合に、コネクタ２を介して接続されたカードに電源電圧Ｖｃｃを供給する。
【００９６】
上記パッシブアダプタ８０を用いるカード認識システムにおいても、コンピュータ９内に改良したコンバータＣ１を用いることにより、回路規模の小型化及び当該コンバータにおけるデータ伝送効率の向上を図ることができる。
【００９７】
（３）改良例（実施の形態３）
上記改良したコンバータＣ１を備えることにより、図９に示したように従来コンバータＣ２を構成していたＣＰＵ、ＲＯＭ、ＲＡＭを除去して回路規模の小型化を図ることができるが、この結果、信号出力に関するタイミング制御までコンピュータ３により行うことになる。ホストＣＰＵ５が複数の仕事を並列に処理するマルチタスクタイプの場合、高度な処理能力を必要とする（いわゆる重い）アプリケーションを実行している時、又は、多数のアプリケーションを同時に実行している時には、厳密なタイミング制御を行うことが難しくなってしまう。例えば、データの読み出し及び書き込み時に行うタイミング制御、及び、リセット期間等の厳密なタイミング制御が難しくなる。この結果、リセット期間は、周波数約４ＭＨｚのクロック信号が４００００〜４５０００回サイクルする期間（約１０ｍｓ〜１１．２５ｍｓ）でなければならないとするＥＭＶ規格を常に満たすことが難しなってしまう。
【００９８】
そこで、上記実施の形態１及び２のカード認識システムＳ１，Ｓ２で用いるコンバータＣ１の改良例（実施の形態３）として、図６に示すように、コンバータＣ１を構成するスマートカード制御部１５の代わりに、バッファメモリとして大容量のＦＩＦＯ６１と、タイミング制御部として独立に動作するリセット制御部６６を内蔵するＩ／Ｏ制御部６２を備えるスマートカード制御部６０を用意した。これにより、スマートカード１からのデータの確実な読み出し及び書き込みを可能にすると共に、リセット期間の厳密な制御、具体的には、ＥＭＶ規格を満足するようなリセット期間の制御が可能になる。更には、ホストＣＰＵ５からリセット制御部６６の設定（後に説明するレジスタ６８の設定値）を変更することで様々なタイミング制御に対応することができる。
【００９９】
図６は、改良したスマートカード制御部６０の構成を示す図である。スマートカード制御部１５と同じ構成物には同じ参照番号を付して表す。上述したように、スマートカード制御部６０では、スマートカード制御部１５と比べて、多数のワード数（２６０個）を保持することができるＦＩＦＯ６１と、リセット制御部６６を内蔵するＩ／Ｏ制御部６２とを設けたことを特徴とする。
【０１００】
まず、２６０ワード記憶できるＦＩＦＯ６１について説明する。図４に示したスマートカード制御部１５が備えるＦＩＦＩＯ１５ａでは、８ビットのデータを８ワード分しか保持できない。スマートカードのプロトコルでは、最大２６０バイトのデータが、ブロックデータとして連続して送受信される。例えば、スマートカード１からのデータ出力速度よりもホストＣＰＵ５のデータ受け取り速度が低い場合、ＦＩＦＯ１５ａがオーバーフロー（いわゆるバッファオーバーフロー）を起こして受信データを正確に読み取ることができなくなってしまう。他方、ホストＣＰＵ５からＦＩＦＯ１５ａへのデータの書き込み速度よりも、スマートカード１のＦＩＦＯ１５ａからのデータ受取り速度の方が速い場合、スマートカード１へのデータ伝送が途切れ途切れに行われることになり、スマートカード１がブロックデータの量を誤認識してしまう。
【０１０１】
そこで、ＦＩＦＯ１５ａの代わりに、スマートカード１から一度に転送可能な最大のバイト数である２６０ワード分の８ビットデータを格納できる大容量のＦＩＦＯ６１を用意し、当該ＦＩＦＯ６１へのデータの書き込みが完了してからスマートカード１又はコンピュータ９へのデータの読み出し又は書き込みを行うことを可能にして上記不都合を解決した。
【０１０２】
引き続き、リセット制御部６６を内蔵するＩ／Ｏ制御部６２の説明を行う。図７は、Ｉ／Ｏ制御部６２内の構成を示す図である。Ｉ／Ｏ制御部６２は、図４に示した従来のＩ／Ｏ制御部２５に、ＡＮＤゲート６５及びリセット制御部６６を追加したものである。なお、リセット制御に関係しない構成物については省略してある。
【０１０３】
ラッチ回路６３のデータ入力端子には、Ｈｉｇｈレベルの信号（例えば電源電圧Ｖｃｃ）が入力されている。リセット出力イネーブル信号ＳＣＲＳＴＯＥ＃がＬｏｗに切り換ると、１方向ゲート（トライステートバッファ）６４がオンしてラッチ回路６３より出力されるＨｉｇｈレベルの信号がリセット信号ＳＣ＿ＲＳＴとしてスマートカード１へと出力される。リセットクリア信号ＳＣＲＳＴＣＬＲ＃は、フリップフロップ６３のタイミング信号入力端子に入力されており、リセット後のフリップフロップ６３の出力を再びＨｉｇｈレベルに切り換える。
【０１０４】
リセット制御部６６は、ＳＣＢ制御部から出力されるアクティベーション処理の終了を意味するＬｏｗレベルの信号ＡＣＴＥＮＤ＃の入力に応じてカウントを開始する１６ビットのカウンタ６７と、１６ビットのカウント値を保持するレジスタ６８と、上記カウンタ６７の出力するカウント値とレジスタ６８の保持しているカウント値を比較し、一致した場合にＬｏｗレベルのリセットエンド信号ＲＳＴＥＮＤを出力する比較器６９とで構成されている。
【０１０５】
上記構成のリセット制御部６６では、ホストＣＰＵ５から上記アクティベーション処理の終了を意味する信号ＡＣＴＥＮＤ＃が入力されると、予め設定したクロック数（例えば４１０００）をカウントした後にリセット期間を終了させるためＬｏｗレベルのリセットエンド信号ＲＳＴＥＮＤを出力する。
【０１０６】
上記リセット制御部６６の比較器６９から出力されるリセットエンド信号ＲＳＴＥＮＤは、２入力ＡＮＤゲート６５の一方の信号入力端子に入力されている。ＡＮＤゲート６５の残りの信号入力端子には、従来よりＩ／Ｏ制御部に入力されていたリセットセット信号ＳＣＲＳＴＳＥＴ＃が入力されている。
【０１０７】
上記構成において、ＡＮＤゲート６５は、従来よりＩ／Ｏ制御部に入力されていたリセットセット信号ＳＣＲＳＴＳＥＴ＃と、上記リセットエンド信号ＲＳＴＥＮＤの何れか一方がＬｏｗとなった時に、リセット信号をＬｏｗレベルに保持していたラッチ回路６３をリセットする。
【０１０８】
なお、リセット制御部６６の１６ビットレジスタ６８の設定値を、ホストＣＰＵ５から変更可能とすることで、ＥＭＶ規格以外の規格、例えば、ＩＳＯ７８１６に準拠した４００００クロック以下のリセット期間を満たすように設定することができる。
【０１０９】
図８は、スマートカード１の接続時に、スマートカード制御部６０が最初に実行するアクティベーション処理及びリセット期間を示すタイムチャートである。カード検出部２４は、タイミングＴ１以前に接触コネクタ１６（パッシブ型アダプタ８０の場合、接触コネクタ８０ａ）にスマートカード１が挿入されたことをＳＣ＿ＤＣ＃信号がＬｏｗレベルに切り換わったことにより検知し、これをＳＣＢ制御部２０に通知する。ＳＣＢ制御部２０は、ホストＣＰＵ５に向けてＨｉｇｈレベルの割り込み信号ＳＣＣＩＮＴを出力する。割り込み信号ＳＣＣＩＮＴは、ＰＣカード・インターフェース部５１において反転された後、ＰＣカード用の割り込み信号ＲＤＹ／ＩＮＴ＃としてＰＣカード・コントローラ８、チップセット４、そしてホストＣＰＵ５へと送られる。
【０１１０】
Ｌｏｗレベルの割り込み信号ＲＤＹ／ＩＮＴ＃を受けたホストＣＰＵ５は、スマートカード１と通信を開始するため、以下の手順でアクティベーション処理を実行する。まず、ホストＣＰＵ５は、タイミングＴ１で、ＰＣカード・インターフェース５１、及び、スマートカード制御部１５内のＳＣＢ制御部２０を経由してＩ／Ｏ制御部６２を制御してＳＣ＿ＲＳＴ、ＳＣ＿ＣＬＫ、及び、ＳＣ＿Ｉ／Ｏ端子をハイ・インピーダンスの状態からＬｏｗレベルに切り換える。
【０１１１】
なお、スマートカード制御部１５とスマートカード１との間に規格上必要なプルアップ抵抗が接続されているため、ＳＣ＿Ｉ／Ｏは、ハイ・インピーダンス状態でもＨｉｇｈレベルになっている。
【０１１２】
タイミングＴ２において、ホストＣＰＵ５は、ＰＣカード・インターフェース５１、及び、スマートカード制御部１５内のＳＣＢ制御部２０を経由してカード検出部２４を制御し、ＳＣ＿ＰＷＲ端子をＨｉｇｈレベルに切り換えてカード用の電源スイッチ（図５のスイッチ７６を参照）をオンに切り換え、ＳＣ＿ＶＣＣ端子に電源供給を開始する。
【０１１３】
タイミングＴ３において、ホストＣＰＵ５は、ＰＣカード・インターフェース５１、及び、スマートカード制御部１５内のＳＣＢ制御部２０を経由してＩ／Ｏ制御部６２を制御し、ＳＣ＿Ｉ／Ｏ端子をハイ・インピーダンス状態にして受信モードにする。
【０１１４】
タイミングＴ４において、ホストＣＰＵ５は、ＰＣカード・インターフェース５１、及び、スマートカード制御部１５内のＳＣＢ制御部２０を経由してＩ／Ｏ制御部６２を制御し、ＳＣ＿ＣＬＫ端子からクロック信号を供給し始める。これにより、アクティベーション処理が完了する。ＳＣＢ制御部２０は、クロック信号の出力に伴い、アクティベーション終了信号ＡＣＴＥＮＤ＃をリセット制御部６６に出力する。
【０１１５】
Ｌｏｗレベルのアクティベーション終了信号ＡＣＴＥＮＤ＃を受取ったリセット制御部６６は、所定のリセット期間経過後のタイミングＴ５においてＳＣ＿ＲＳＴ端子をＨｉｇｈレベルに切り換えてリセット期間を終了する。ホストＣＰＵ５は、スマートカード１からＩ／Ｏ制御部６２等を介してＡＴＲ（初期応答信号）信号が送られてくるのを待機する。
【０１１６】
上述したように、タイミング制御部として独立して動作するリセット制御部６６を備えたＩ／Ｏ制御部６２を採用することにより、改良したコンバータＣ１を用意したことにより信号出力の厳密なタイミング制御ができなくなるという問題を解決することができた。
【図面の簡単な説明】
【０１１７】
【図１】実施の形態１に係るカード認識システムの構成を示す図である。
【図２】ＰＣカード・インターフェースの構成を示す図である。
【図３】アドレスデコーダの構成を示す図である。
【図４】スマートカード制御部の構成を示す図である。
【図５】実施の形態２に係るカード認識システムの構成を示す図である。
【図６】改良例のカード認識システムで使用するスマートカード制御部の構成を示す図である。
【図７】Ｉ／Ｏ制御部の構成を示す図である。
【図８】スマートカード接続時のアクティベーション処理実行時のタイムチャートを示す図である。
【図９】従来のカード認識システムの構成を示す図である。
【符号の説明】
【０１１８】
１  スマートカード、４  チップセット、５  ホストＣＰＵ、６  メモリー、７  ハードディスク、８  ＰＣカード・コントローラ、１０，５０  アクティブアダプタ、１１，５１  ＰＣカード・インターフェース、１５  スマートカード制御部、５３  アドレスデコーダ。
【図１】
0004502613.tif 000002
【図２】
0004502613.tif 000003
【図３】
0004502613.tif 000004
【図４】
0004502613.tif 000005
【図５】
0004502613.tif 000006
【図６】
0004502613.tif 000007
【図７】
0004502613.tif 000008
【図８】
0004502613.tif 000009
【図９】
0004502613.tif 000010