(57)【特許請求の範囲】
【請求項１】
所定動作を実行する内部回路に対して、外部クロックに同期した動作クロックを供給するクロック発生回路であって、
前記外部クロックおよび前記外部クロックと相補のクロック信号である外部基準クロックを受けて第１の内部クロックを生成する第１のクロック入力回路を備え、
前記第１の内部クロックは、前記外部クロックおよび前記外部基準クロックの電位レベル差に応じて、第１の電位と第２の電位との間における状態遷移を繰り返し、
前記第１の内部クロックを遅延して、前記動作クロックとして前記内部回路に供給される第２の内部クロックを生成する第１の可変遅延回路と、
前記第２の内部クロックを前記内部回路における前記所定動作の所要時間に相当する第１の所定時間さらに遅延して、第３の内部クロックを生成する第１の模擬遅延回路と、
前記外部クロックおよび前記外部基準クロックの電位レベルが交差する位相と、前記第３の内部クロックの位相とを比較する第１の位相比較器と、
前記第１の位相比較器の位相比較結果に基づいて、前記第１の可変遅延回路の遅延量を制御する第１の遅延制御回路と、
前記第３の内部クロックを前記第１のクロック入力回路で生じる遅延に相当する第２の所定時間さらに遅延して、第４の内部クロックを生成する第２の模擬遅延回路と、
前記第１の内部クロックと前記第４の内部クロックとの位相を比較する第２の位相比較器とを備え、
前記第１の遅延制御回路は、前記第１および第２の位相比較器の位相比較結果に基づいて、前記第１の可変遅延回路の遅延量を制御する、クロック発生回路。
【請求項２】
所定動作を実行する内部回路に対して、外部クロックに同期した動作クロックを供給するクロック発生回路であって、
前記外部クロックおよび前記外部クロックと相補のクロック信号である外部基準クロックを受けて第１の内部クロックを生成する第１のクロック入力回路を備え、
前記第１の内部クロックは、前記外部クロックおよび前記外部基準クロックの電位レベル差に応じて、第１の電位と第２の電位との間における状態遷移を繰り返し、
前記第１の内部クロックを遅延して、前記動作クロックとして前記内部回路に供給される第２の内部クロックを生成する第１の可変遅延回路と、
前記第２の内部クロックを前記内部回路における前記所定動作の所要時間に相当する第１の所定時間さらに遅延して、第３の内部クロックを生成する第１の模擬遅延回路と、
前記外部クロックおよび前記外部基準クロックの電位レベルが交差する位相と、前記第３の内部クロックの位相とを比較する第１の位相比較器と、
前記第１の位相比較器の位相比較結果に基づいて、前記第１の可変遅延回路の遅延量を制御する第１の遅延制御回路と、
前記外部クロックおよび前記外部基準クロックを受けて、前記第１の内部クロックと相補の第１の内部サブクロックを生成する第２のクロック入力回路と、
前記第１の内部サブクロックを遅延して、前記動作クロックとして前記内部回路に供給される第２の内部サブクロックを生成する第２の可変遅延回路と、
前記第３の内部クロックを前記第１のクロック入力回路で生じる遅延に相当する第２の所定時間さらに遅延して、第４の内部クロックを生成する第２の模擬遅延回路と、
前記第１の内部クロックと前記第４の内部クロックとの位相を比較する第２の位相比較器とを備え、
前記第１の遅延制御回路は、前記第１および第２の位相比較器の位相比較結果に基づいて、前記第１および第２の可変遅延回路の遅延量を共通に制御する、クロック発生回路。
【請求項３】
所定動作を実行する内部回路に対して、外部クロックに同期した動作クロックを供給するクロック発生回路であって、
前記外部クロックおよび前記外部クロックと相補のクロック信号である外部基準クロックを受けて第１の内部クロックを生成する第１のクロック入力回路を備え、
前記第１の内部クロックは、前記外部クロックおよび前記外部基準クロックの電位レベル差に応じて、第１の電位と第２の電位との間における状態遷移を繰り返し、
前記第１の内部クロックを遅延して、前記動作クロックとして前記内部回路に供給される第２の内部クロックを生成する第１の可変遅延回路と、
前記第２の内部クロックを前記内部回路における前記所定動作の所要時間に相当する第１の所定時間さらに遅延して、第３の内部クロックを生成する第１の模擬遅延回路と、
前記外部クロックおよび前記外部基準クロックの電位レベルが交差する位相と、前記第３の内部クロックの位相とを比較する第１の位相比較器と、
前記第１の位相比較器の位相比較結果に基づいて、前記第１の可変遅延回路の遅延量を制御する第１の遅延制御回路と、
前記外部クロックおよび前記外部基準クロックを受けて、前記第１の内部クロックと相補の第１の内部サブクロックを生成する第２のクロック入力回路と、
前記第１の内部サブクロックを遅延して、前記動作クロックとして前記内部回路に供給される第２の内部サブクロックを生成する第２の可変遅延回路と、
前記第２の内部クロックおよび前記第２の内部サブクロックを受けて、一定の選択周期に基づいていずれか一方を前記第１の模擬遅延回路に送出するクロック選択回路とを備え、
前記第１の模擬遅延回路は、前記クロック選択回路が送出するクロックを前記第１の所定時間さらに遅延して、前記第３の内部クロックを生成し、
前記クロック発生回路は、
前記第１の位相比較器の位相比較結果に基づいて、前記第１の遅延制御回路とは独立に前記第２の可変遅延回路の遅延量を制御する第２の遅延制御回路をさらに備える、クロック発生回路。
【請求項４】
所定動作を実行する内部回路に対して、外部クロックに同期した動作クロックを供給するクロック発生回路であって、
前記外部クロックおよび前記外部クロックと相補のクロック信号である外部基準クロックを受けて第１の内部クロックを生成する第１のクロック入力回路を備え、
前記第１の内部クロックは、前記外部クロックおよび前記外部基準クロックの電位レベル差に応じて、第１の電位と第２の電位との間における状態遷移を繰り返し、
前記第１の内部クロックを遅延して、前記動作クロックとして前記内部回路に供給される第２の内部クロックを生成する第１の可変遅延回路と、
前記第２の内部クロックを前記内部回路における前記所定動作の所要時間に相当する第１の所定時間さらに遅延して、第３の内部クロックを生成する第１の模擬遅延回路と、
前記外部クロックおよび前記外部基準クロックの電位レベルが交差する位相と、前記第３の内部クロックの位相とを比較する第１の位相比較器と、
前記第１の位相比較器の位相比較結果に基づいて、前記第１の可変遅延回路の遅延量を制御する第１の遅延制御回路と、
前記外部クロックおよび前記外部基準クロックを受けて、前記第１の内部クロックと相補の第１の内部サブクロックを生成する第２のクロック入力回路と、
前記第１の内部サブクロックを遅延して、前記動作クロックとして前記内部回路に供給される第２の内部サブクロックを生成する第２の可変遅延回路と、
前記第２の内部サブクロックを前記第１の所定時間さらに遅延して、第３の内部サブクロックを生成する第２の模擬遅延回路と、
前記外部クロックおよび前記外部基準クロックの電位レベルが交差する位相と、前記第３の内部サブクロックの位相とを比較する第２の位相比較器と、
前記第２の位相比較器の位相比較結果に基づいて、前記第２の可変遅延回路の遅延量を制御する第２の遅延制御回路とを備える、クロック発生回路。
【請求項５】
所定動作を実行する内部回路に対して、外部クロックに同期した動作クロックを供給するクロック発生回路であって、
前記外部クロックおよび前記外部クロックと相補のクロック信号である外部基準クロックを受けて第１の内部クロックを生成する第１のクロック入力回路を備え、
前記第１の内部クロックは、前記外部クロックおよび前記外部基準クロックの電位レベル差に応じて、第１の電位と第２の電位との間における状態遷移を繰り返し、
前記第１の内部クロックを遅延して、前記動作クロックとして前記内部回路に供給される第２の内部クロックを生成する第１の可変遅延回路と、
前記第２の内部クロックを前記内部回路における前記所定動作の所要時間に相当する第１の所定時間さらに遅延して、第３の内部クロックを生成する第１の模擬遅延回路と、
前記外部クロックおよび前記外部基準クロックの電位レベルが交差する位相と、前記第３の内部クロックの位相とを比較する第１の位相比較器と、
前記第１の位相比較器の位相比較結果に基づいて、前記第１の可変遅延回路の遅延量を制御する第１の遅延制御回路とを備え、
前記第１の位相比較器は、前記第３の内部クロックの電位レベルに応じて、前記外部クロックおよび前記外部基準クロックの電位レベル差を第１および第２の内部ノード間の電位レベル差に変換する電位差変換回路と、
前記第１および第２の内部ノードの電位レベル差を増幅して増幅結果を保持する差動増幅回路とを含み、
前記電位差変換回路は、
前記第１の内部ノードと電気的に結合され、前記外部クロックをゲートに受ける第１のトランジスタと、
前記第２の内部ノードと電気的に結合され、前記外部基準クロックをゲートに受ける第２のトランジスタと、
前記第３の内部クロックの電位レベルに応じてオンして、前記電位差変換回路および前記差動増幅回路に動作電流を供給するための電流供給トランジスタとを有し、
前記差動増幅回路は、前記増幅結果に基づいて、前記第１の可変遅延回路の遅延量を増加するための第１の制御信号および、前記第１の可変遅延回路の遅延量を減少するための第２の制御信号のいずれか一方を活性化する、クロック発生回路。
【請求項６】
前記差動増幅回路は、
前記第１および第２の内部ノードのいずれか一方と電気的に結合されるゲートを有し、前記第２の電位を供給するノードと前記第１および第２の内部ノードとの間にそれぞれ設けられる第３および第４のトランジスタと、
前記第１および第２の内部ノードの電位レベルに応じて、前記第１および第２の制御信号の信号レベルを設定するフリップフロップ回路とを有する、請求項５記載のクロック発生回路。
【請求項７】
前記差動増幅回路は、
第３の内部ノードと電気的に結合されるゲートを有し、前記第２のノードと第４のノードとの間に電気的に結合される第３のトランジスタと、
前記第４の内部ノードと電気的に結合されるゲートを有し、前記第１のノードと前記第３のノードとの間に電気的に結合される第４のトランジスタと、
前記第２の電位を供給する電位供給ノードと前記第３の内部ノードとの間に電気的に結合され、前記第４の内部ノードと電気的に結合されるゲートを有する第５のトランジスタと、
前記電位供給ノードと前記第４の内部ノードとの間に電気的に結合され、前記第３の内部ノードと電気的に結合されるゲートを有する第６のトランジスタと、
前記電流供給トランジスタと相補的にオンして、前記電位供給ノードと前記第３および第４の内部ノードとをそれぞれ電気的に結合する第７および第８のトランジスタと、
前記第３および第４の内部ノードの電位レベルにそれぞれ応じて、前記第１および第２の制御信号をそれぞれ生成する第１および第２の論理ゲートとを有する、請求項５記載のクロック発生回路。
【請求項８】
所定動作を実行する内部回路に対して、外部クロックに同期した動作クロックを供給するクロック発生回路であって、
前記外部クロックおよび前記外部クロックと相補のクロック信号である外部基準クロックを受けて第１の内部クロックを生成する第１のクロック入力回路を備え、
前記第１の内部クロックは、前記外部クロックおよび前記外部基準クロックの電位レベル差に応じて、第１の電位と第２の電位との間における状態遷移を繰り返し、
前記第１の内部クロックを遅延して、前記動作クロックとして前記内部回路に供給される第２の内部クロックを生成する第１の可変遅延回路と、
前記第２の内部クロックを前記内部回路における前記所定動作の所要時間に相当する第１の所定時間さらに遅延して、第３の内部クロックを生成する第１の模擬遅延回路と、
前記外部クロックおよび前記外部基準クロックの電位レベルが交差する位相と、前記第３の内部クロックの位相とを比較する第１の位相比較器と、
前記第１の位相比較器の位相比較結果に基づいて、前記第１の可変遅延回路の遅延量を制御する第１の遅延制御回路とを備え、
前記第１の位相比較器は、
第１のタイミング信号の活性化に応答して、前記外部クロックおよび前記外部基準クロックの電位レベル差を第１および第２の内部ノード間の電位レベル差に変換する電位差変換回路と、
前記第１および第２の内部ノードの電位レベル差を増幅して、前記第１および第２の内部ノードのそれぞれ電位レベルを前記第１および第２の電位のいずれか一方ずつに設定する増幅結果を保持する差動増幅回路と、
第２のタイミング信号の活性化に応答して、前記電位差変換回路に動作電流を供給する第１の電流供給回路と、
第３のタイミング信号の活性化に応答して、前記差動増幅回路に動作電流を供給する第２の電流供給回路とを含み、
前記第１および第２のタイミング信号は、前記第３の内部クロックが前記第１の電位から前記第２の電位に遷移する遷移タイミングよりも先に活性化され、
前記第２のタイミング信号は、前記第３の内部クロックの前記遷移タイミングよりも後に非活性化され、
前記第３のタイミング信号は、前記第２のタイミング信号の非活性化後に活性化され、
前記第１および第３のタイミング信号は、前記第３の内部クロックが第２の電位から第１の電位に遷移するタイミングにおいて非活性化され、
前記差動増幅回路は、前記第１および第２の内部ノードの電位レベルに応じて、前記第１の可変遅延回路の遅延量を増加するための第１の制御信号および、前記第１の可変遅延回路の遅延量を減少するための第２の制御信号のいずれか一方を活性化する、クロック発生回路。
【請求項９】
所定動作を実行する内部回路に対して、外部クロックに同期した動作クロックを供給するクロック発生回路であって、
前記外部クロックおよび前記外部クロックと相補のクロック信号である外部基準クロックを受けて第１の内部クロックを生成する第１のクロック入力回路を備え、
前記第１の内部クロックは、前記外部クロックおよび前記外部基準クロックの電位レベル差に応じて、第１の電位と第２の電位との間における状態遷移を繰り返し、
前記第１の内部クロックを遅延して、前記動作クロックとして前記内部回路に供給される第２の内部クロックを生成する第１の可変遅延回路と、
前記第２の内部クロックを前記内部回路における前記所定動作の所要時間に相当する第１の所定時間さらに遅延して、第３の内部クロックを生成する第１の模擬遅延回路と、
前記外部クロックおよび前記外部基準クロックの電位レベルが交差する位相と、前記第３の内部クロックの位相とを比較する第１の位相比較器と、
前記第１の位相比較器の位相比較結果に基づいて、前記第１の可変遅延回路の遅延量を制御する第１の遅延制御回路とを備え、
前記第１の位相比較器は、
前記第３の内部クロックの電位レベルに応じて動作し、前記外部クロックを第１のノードに伝達するための第１の信号伝達ゲートと、
前記第１の信号伝達ゲートと同一のタイミングで動作し、前記外部基準クロックを第１のノードに伝達するための第２の信号伝達ゲートと、
前記第１および第２の内部ノードの電位レベル差を増幅して、増幅結果を保持する差動増幅回路と、
前記第３の内部クロックの電位レベルに応じて動作し、前記差動増幅回路に動作電流を供給する電流供給回路とを含み、
前記第１および第２の信号伝達ゲートと前記電流供給回路とは、相補的にオン／オフし、
前記差動増幅回路は、前記増幅結果に基づいて、前記第１の可変遅延回路の遅延量を所定量増加するための第１の制御信号および、前記第１の可変遅延回路の遅延量を所定量減少するための第２の制御信号のいずれか一方を活性化する、クロック発生回路。
【請求項１０】
前記差動増幅回路は、前記第１および第２の内部ノードの電位レベル差を増幅して、前記第１および第２の内部ノードの電位レベルを前記第１および第２の電位のいずれか一方ずつに設定する交差結合型アンプを含み、
前記電流供給回路は、
前記第１の電位を供給する第１の電位供給ノードと前記差動増幅回路との間に電気的に結合される第１のトランジスタと、
前記第２の電位を供給する第２の電位供給ノードと前記差動増幅回路との間に電気的に結合される第２のトランジスタとを有し、
前記第１および第２のトランジスタは、前記第１および第２の信号伝達ゲートと相補的にオン／オフする、請求項９記載のクロック発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に使用されるクロック発生回路に関し、より特定的には、外部クロックに同期した内部クロックを発生するクロック発生回路に関する。
【０００２】
【従来の技術】
ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に代表される、外部クロックに同期して動作する半導体デバイスにおいては、半導体デバイスの内部にクロック発生回路を具備し、外部クロックに同期した内部クロック信号をクロック発生回路によって生成し、半導体デバイスの内部回路は、この内部クロックを用いて制御されるのが一般的である。
【０００３】
すなわち、半導体デバイスが外部との間でデータを授受するためのデータ入出力インタフェースを制御する回路も、このような内部クロックを用いて制御される。このため、データ入出力のタイミングは、内部クロックの位相精度の影響を大きく受ける。以下においては、代表例としてＳＤＲＡＭのデータ出力のタイミングについて説明する。
【０００４】
図２２は、ＳＤＲＡＭにおけるデータ出力タイミングを説明するタイミングチャートである。
【０００５】
図２２を参照して、外部クロックＥＸＴ．／ＣＬＫの立上りエッジが、基準電位ＶＲＥＦを超えたタイミング（時刻ｔ０）において、クロック入力回路は外部クロックＥＸＴ．ＣＬＫの入力を認識する。クロック入力回路は、時刻ｔ０からｔＤ１経過後の時刻ｔ１において、内部クロックＣＬＫＩを活性化する。この遅延ｔＤ１は、クロック入力回路で生じる位相遅延に相当する。
【０００６】
内部クロックＣＬＫＩをトリガとしてデータ出力動作が開始され、時刻ｔ１からｔＤ２経過後の時刻ｔ２において、出力データＤＯＵＴが出力される。したがって、外部クロックＥＸＴ．ＣＬＫが基準電位ＶＲＥＦを超えてから、出力データＤＯＵＴが出力ターミネートレベルである電位ＶＴＴを超えるまでの時間で定義されるアクセス時間ｔＡＣは、クロック入力回路において生じる遅延ｔＤ１と、データ出力動作時に生じる遅延ｔＤ２との和となる。通常のＳＤＲＡＭにおいて、このアクセス時間ｔＡＣの規格値は、３ｎｓｅｃ〜６ｎｓｅｃと厳しく、クロック入力回路において生じる遅延ｔＤ１がアクセスタイムｔＡＣに大きな影響を及ぼす。
【０００７】
一方、半導体デバイスの高周波動作化の要求に伴って、外部クロックエッジと半導体デバイスに対する入出力タイミングとの位相差を小さくすることが要求されている。半導体デバイスの動作の基準となる外部クロックの周波数が高くなるにつれて、外部クロックエッジとデータ入出力タイミングとの位相のずれが外部クロックの周期に対して相対的に大きくなり、無視できなくなるためである。すなわち、半導体デバイスに対するコマンドおよびデータの授受を外部クロックエッジを基準として正確に実行するには、クロックエッジと入出力インタフェースの動作タイミングとの間の位相差をできるだけ小さくする必要がある。
【０００８】
図２３は、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate−ＳＤＲＡＭ）のデータ出力タイミングを示すタイミングチャートである。
【０００９】
図２３を参照して、ＤＤＲ−ＳＤＲＡＭにおいては、アクセスタイムｔＡＣは、外部クロックＥＸＴ．ＣＬＫとその反転クロックであるＥＸＴ．／ＣＬＫとの電位レベルの交点に相当する時刻ｔ０から、出力データＤＯＵＴが出力ターミネートレベル電位ＶＴＴを超える時刻ｔ１までの間の経過時間で示される。
【００１０】
外部クロックの立上り／立下りエッジの両方に同期してデータを入出力するＤＤＲ−ＳＤＲＡＭにおいては、必然的にアクセスタイムｔＡＣは小さい値となることが要求され、一般的なアクセスタイムｔＡＣのスペックは±０．７５ｎｓｅｃ程度である。このようなアクセスタイムのスペックを満足するためには、外部クロックＥＸＴ．ＣＬＫと内部クロックＣＬＫＩとの間の位相差、すなわち外部クロックに基づく内部クロック生成時に生じる位相遅延ｔＤ１を制御できるクロック発生回路を内部に具備する必要がある。このようなクロック発生回路として、通常、可変遅延回路と位相比較器から構成されるＤＬＬ（Delay Locked Loop）、もしくはＰＬＬ（Phase Locked Loop）といった回路が適用されていた。
【００１１】
次に、従来ＤＤＲ−ＳＤＲＡＭに適用されていたＤＬＬを用いたクロック発生回路の構成を説明する。
【００１２】
図２４は、ＤＬＬを用いた従来の技術のクロック発生回路５００の構成を示すブロック図である。
【００１３】
図２４を参照して、クロック発生回路５００は、クロック入力回路１２５と、可変遅延回路１３０と、レプリカ回路１４０，１６０と、位相比較器２００と、遅延制御回路１５０とを備える。
【００１４】
クロック入力回路１２５は、相補クロックを形成する、外部クロックＥＸＴ．ＣＬＫおよびその反転クロックＥＸＴ．／ＣＬＫの電位レベルの交点を検出し、内部クロックＣＬＫ１を生成する。クロック入力回路１２５で内部クロックＣＬＫ１の生成に要する時間をｔＤ１と表記すれば、内部クロックＣＬＫ１は、この時点で相補クロックの電位レベルの交点から既に遅延ｔＤ１だけ位相が遅れている。
【００１５】
可変遅延回路１３０は、内部クロックＣＬＫ１をさらに遅延して、内部動作クロックＣＬＫ２を生成する。データ出力制御回路５０は、内部動作クロックＣＬＫ２に応答して動作し、データＤＯＵＴをデータ入出力端子ＥＸＴ．ＤＱに出力する。
【００１６】
ここで、外部クロックＥＸＴ．ＣＬＫの周期をｔＣＬＫとし、内部動作クロックＣＬＫ２が活性化されてからデータＤＯＵＴが出力されるまでの所要時間をｔＤ２とすると、遅延制御回路１５０によって、可変遅延回路１３０の遅延時間を“ｔＣＬＫ−（ｔＤ１＋ｔＤ２）”と設定することによって、アクセスタイムｔＡＣを、外部クロック周期ｔＣＬＫと等しくすることができる。この場合、半導体デバイス外部から、データ出力インタフェースを見ると、アクセスタイムｔＡＣは等価的に０となり、外部クロックエッジに同期したタイミングで、データ出力が実行されることになる。
【００１７】
可変遅延回路１３０の遅延値を、上述したように“ｔＣＬＫ−（ｔＤ１＋ｔＤ２）”とするために、内部動作クロックＣＬＫ２は、２個のレプリカ回路１４０，１６０によってさらに遅延されて、リターンクロックＲＣＬＫとして位相比較器２００に入力される。ここで、レプリカ回路１４０は、データ出力制御回路５０で生じる遅延量ｔＤ２に相当する遅延を、内部動作クロックＣＬＫ２に対して模擬的に付与する回路である。同様に、レプリカ回路１６０は、クロック入力回路１２５で生じる遅延量ｔＤ１に相当する遅延を、レプリカ回路１４０の出力に対して模擬的に付与する回路である。
【００１８】
位相比較器２００は、レプリカ回路１６０が出力するリターンクロックＲＣＬＫと、１サイクル後の内部クロックＣＬＫ１との位相比較を実行し、その位相差に基づいて、可変遅延回路１３０の遅延量を増／減するための制御信号ＵＰ／ＤＯＷＮを生成する。
【００１９】
遅延制御回路１５０は、制御信号ＵＰおよびＤＯＷＮに基づいて、遅延制御信号ＣＴＲＬを生成し、可変遅延回路１３０の遅延量を調節する。内部クロックＣＬＫ１とリターンクロックＲＣＬＫとの位相が一致した場合には、遅延制御信号ＣＴＲＬはある固定値となり、可変遅延回路１３０の遅延量は固定される。この状態で、内部クロックＣＬＫ１とリターンクロックＲＣＬＫとの位相は一致している。以下においては、この状態を「ロック状態」とも称する。
【００２０】
したがって、内部動作クロックＣＬＫ２は、クロック入力回路１２５が出力する内部クロックＣＬＫ１よりも、レプリカ回路１４０および１６０で与えられる遅延量だけ位相が早い信号となる。このため、レプリカ回路１４０および１６０の遅延量の和が、正確に（ｔＤ２＋ｔＤ１）と一致した場合には、可変遅延回路１３０の遅延値は“ｔＣＬＫ−（ｔＤ１＋ｔＤ２）”となるため、見かけ上のアクセスタイムｔＡＣは、上述したように０となる。
【００２１】
図２５は、ＤＤＲ−ＳＤＲＡＭに用いられるクロック発生回路の他の構成を示すブロック図である。
【００２２】
図２５を参照して、クロック発生回路５１０は、外部クロックＥＸＴ．ＣＬＫの立上りエッジと立下りエッジとの両方にそれぞれ対応して、内部動作クロックＦＣＬＫ２およびＢＣＬＫ２を生成する。
【００２３】
すなわち、クロック発生回路５１０は、外部クロックＥＸＴ．ＣＬＫの立上りエッジに応答して内部クロックＦＣＬＫ１を生成するクロック入力回路１２５ａと、外部クロックＥＸＴ．ＣＬＫの立下りエッジに応答して内部クロックＢＣＬＫ１を生成するクロック入力回路１２５ｂとを備える。クロック発生回路５１０は、内部クロックＦＣＬＫ１およびＢＣＬＫ１それぞれに対応して、可変遅延回路１３０ａおよび１３０ｂを有する、いわゆるデュアルディレイライン構成を有している。
【００２４】
可変遅延回路１３０ａは、内部クロックＦＣＬＫ１を遅延して内部動作クロックＦＣＬＫ２を生成し可変遅延回路１３０ｂは、内部クロックＢＬＣＫ１を遅延して、内部動作クロックＢＣＬＫ２を生成する。データ出力制御回路５０は、内部動作クロックＦＣＬＫ２およびＢＣＬＫ２の両方に応答してデータ出力を実行する。
【００２５】
可変遅延回路１３０ａ、レプリカ回路１４０，１６０、位相比較器２００、および遅延制御回路１５０によって形成される、クロック発生回路５００と同様のＤＬＬ経路が、内部クロックＦＣＬＫ１に対して設けられ、内部動作クロックＦＣＬＫ２に応答したデータ出力タイミングを外部クロックＥＸＴ．ＣＬＫの立上りエッジと同期させることができる。
【００２６】
また、ＥＸＴ．ＣＬＫの立下りエッジに応答して生成される内部クロックＢＣＬＫ１についても、可変遅延回路１３０ａと同一の遅延量が可変遅延回路１３０ｂによって付与されるため、内部動作クロックＦＣＬＫ２とＢＣＬＫ２とを一定周期で交互に活性化することができる。
【００２７】
この結果、半導体デバイス外部から見れば、外部クロックＥＸＴ．ＣＬＫの立上りエッジと立下りエッジとの両方に同期して、等価的にアクセスタイムｔＡＣ＝０の状態で、データ出力が実行される。
【００２８】
【発明が解決しようとする課題】
ＤＬＬを用いた従来のクロック発生回路の問題点を、タイミングチャートを用いて説明する。
【００２９】
図２６は、従来のクロック発生回路５００の動作を示すタイミングチャートである。
【００３０】
図２６（ａ）は、正常のタイミングでデータ出力を行なう場合を示している。図２６（ａ）を参照して、外部クロックＥＸＴ．ＣＬＫおよび反転クロックＥＸＴ．／ＣＬＫの電位レベルが等しくなる時刻ｔ０からクロック入力回路による遅延ｔＤ１経過後の時刻ｔ１において、内部クロックＣＬＫ１が活性化される。
【００３１】
ＤＬＬ動作によって、リターンクロックＲＣＬＫは、内部クロックＣＬＫ１と位相が一致する。内部動作クロックＣＬＫ２は、内部クロックＣＬＫ１より、レプリカ回路１４０および１６０による遅延時間の和“ｔＲ２＋ｔＲ１”だけ早い位相で発生する。出力データＤｏｕｔは、出力トリガ信号ＣＬＫ２の活性化タイミングよりｔＤ２遅延した時刻ｔ０において出力される。
【００３２】
ここで、レプリカ回路１６０および１４０で設定される遅延量が、クロック入力回路１２５における遅延量ｔＤ１およびデータ出力制御回路１５０における遅延量ｔＤ２とそれぞれ等しいため、アクセスタイムｔＡＣは等価的に０となる。
【００３３】
図２６（ｂ）には、外部クロックＥＸＴ．ＣＬＫおよび反転クロックＥＸＴ．／ＣＬＫの立上りおよび立下りのスルーレートが小さく、立上り／立下り時間が大きい場合が示される。この場合には、クロック入力回路１２５で発生する遅延時間ｔＤ１が図２６（ａ）の場合より大きくなってしまう。このため、クロック入力回路の実際の遅延時間ｔＤ１が、レプリカ回路１６０で設定される遅延時間ｔＲ１よりも大きくなってしまい、これに対応して、出力データＤＯＵＴの出力タイミングは、外部クロックＥＸＴ．ＣＬＫと同期しなくなり、アクセスタイムｔＡＣがプラス側に発生してしまう。
【００３４】
反対に、図２６（ｃ）に示されるように、外部クロックＥＸＴ．ＣＬＫおよび反転クロックＥＸＴ．／ＣＬＫの立上りおよび立下りのスルーレートが大きく、立上り／立下り時間が小さい場合には、クロック入力回路１２５の実際の遅延時間ｔＤ１が、図２６（ｂ）の場合とは反対に、レプリカ回路１６０に設定される遅延時間ｔＲ１よりも小さくなってしまう。この結果、外部クロックＥＸＴ．ＣＬＫとデータ出力タイミングとは同期しなくなり、アクセスタイムｔＡＣがマイナス側に発生してしまう。
【００３５】
以上述べたように、クロック入力回路で生じる遅延を予め予測して、これをＤＬＬ内に設けられたレプリカ回路によって補償する従来のクロック発生回路の構成では、外部クロックのスルーレートの変動に応じてアクセス時間ｔＡＣが変動してしまう。
【００３６】
さらに、アクセスタイムｔＡＣは、外部クロックＥＸＴ．ＣＬＫおよび反転クロックＥＸＴ．／ＣＬＫの交点の電位レベルの変動によっても生じる。さらに、外部クロックの波形の変動のみならず、電源電圧、電源ノイズ、温度条件およびプロセス変動などによって、レプリカ回路およびクロック入力回路で実際に生じる遅延量が、所定の設計値からずれることによっても、アクセスタイムｔＡＣは変動してしまう。これらの要因によってアクセスタイムｔＡＣの変動が大きくなると、データ出力タイミングの規格を満たすことができず、半導体デバイスとして正常に動作することができない。
【００３７】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、クロック入力回路で生じる遅延量の変動の影響を受けることなく、外部クロックに対する位相差の変動の小さい内部クロックを生成することが可能なクロック発生回路を提供することである。
【００３８】
【課題を解決するための手段】
請求項１記載のクロック発生回路は、所定動作を実行する内部回路に対して、外部クロックに同期した動作クロックを供給するクロック発生回路であって、外部クロックおよび外部クロックと相補のクロック信号である外部基準クロックを受けて第１の内部クロックを生成する第１のクロック入力回路を備え、第１の内部クロックは、外部クロックおよび外部基準クロックの電位レベル差に応じて、第１の電位と第２の電位との間における状態遷移を繰り返し、第１の内部クロックを遅延して、動作クロックとして内部回路に供給される第２の内部クロックを生成する第１の可変遅延回路と、第２の内部クロックを内部回路における所定動作の所要時間に相当する第１の所定時間さらに遅延して、第３の内部クロックを生成する第１の模擬遅延回路と、外部クロックおよび外部基準クロックの電位レベルが交差する位相と、第３の内部クロックの位相とを比較する第１の位相比較器と、第１の位相比較器の位相比較結果に基づいて、第１の可変遅延回路の遅延量を制御する第１の遅延制御回路と、第３の内部クロックを第１のクロック入力回路で生じる遅延に相当する第２の所定時間さらに遅延して、第４の内部クロックを生成する第２の模擬遅延回路と、第１の内部クロックと第４の内部クロックとの位相を比較する第２の位相比較器とを備える。第１の遅延制御回路は、第１および第２の位相比較器の位相比較結果に基づいて、第１の可変遅延回路の遅延量を制御する。
【００４０】
請求項２記載のクロック発生回路は、所定動作を実行する内部回路に対して、外部クロックに同期した動作クロックを供給するクロック発生回路であって、外部クロックおよび外部クロックと相補のクロック信号である外部基準クロックを受けて第１の内部クロックを生成する第１のクロック入力回路を備え、第１の内部クロックは、外部クロックおよび外部基準クロックの電位レベル差に応じて、第１の電位と第２の電位との間における状態遷移を繰り返し、第１の内部クロックを遅延して、動作クロックとして内部回路に供給される第２の内部クロックを生成する第１の可変遅延回路と、第２の内部クロックを内部回路における所定動作の所要時間に相当する第１の所定時間さらに遅延して、第３の内部クロックを生成する第１の模擬遅延回路と、外部クロックおよび外部基準クロックの電位レベルが交差する位相と、第３の内部クロックの位相とを比較する第１の位相比較器と、第１の位相比較器の位相比較結果に基づいて、第１の可変遅延回路の遅延量を制御する第１の遅延制御回路と、外部クロックおよび外部基準クロックを受けて、第１の内部クロックと相補の第１の内部サブクロックを生成する第２のクロック入力回路と、第１の内部サブクロックを遅延して、動作クロックとして内部回路に供給される第２の内部サブクロックを生成する第２の可変遅延回路と、第３の内部クロックを第１のクロック入力回路で生じる遅延に相当する第２の所定時間さらに遅延して、第４の内部クロックを生成する第２の模擬遅延回路と、第１の内部クロックと第４の内部クロックとの位相を比較する第２の位相比較器とを備える。第１の遅延制御回路は、第１および第２の位相比較器の位相比較結果に基づいて、第１および第２の可変遅延回路の遅延量を共通に制御する。
【００４１】
請求項３記載のクロック発生回路は、所定動作を実行する内部回路に対して、外部クロックに同期した動作クロックを供給するクロック発生回路であって、外部クロックおよび外部クロックと相補のクロック信号である外部基準クロックを受けて第１の内部クロックを生成する第１のクロック入力回路を備え、第１の内部クロックは、外部クロックおよび外部基準クロックの電位レベル差に応じて、第１の電位と第２の電位との間における状態遷移を繰り返し、第１の内部クロックを遅延して、動作クロックとして内部回路に供給される第２の内部クロックを生成する第１の可変遅延回路と、第２の内部クロックを内部回路における所定動作の所要時間に相当する第１の所定時間さらに遅延して、第３の内部クロックを生成する第１の模擬遅延回路と、外部クロックおよび外部基準クロックの電位レベルが交差する位相と、第３の内部クロックの位相とを比較する第１の位相比較器と、第１の位相比較器の位相比較結果に基づいて、第１の可変遅延回路の遅延量を制御する第１の遅延制御回路と、外部クロックおよび外部基準クロックを受けて、第１の内部クロックと相補の第１の内部サブクロックを生成する第２のクロック入力回路と、第１の内部サブクロックを遅延して、動作クロックとして内部回路に供給される第２の内部サブクロックを生成する第２の可変遅延回路と、第２の内部クロックおよび第２の内部サブクロックを受けて、一定の選択周期に基づいていずれか一方を第１の模擬遅延回路に送出するクロック選択回路とを備える。第１の模擬遅延回路は、クロック選択回路が送出するクロックを第１の所定時間さらに遅延して、第３の内部クロックを生成する。クロック発生回路は、第１の位相比較器の位相比較結果に基づいて、第１の遅延制御回路とは独立に第２の可変遅延回路の遅延量を制御する第２の遅延制御回路をさらに備える。
【００４２】
請求項４記載のクロック発生回路は、所定動作を実行する内部回路に対して、外部クロックに同期した動作クロックを供給するクロック発生回路であって、外部クロックおよび外部クロックと相補のクロック信号である外部基準クロックを受けて第１の内部クロックを生成する第１のクロック入力回路を備え、第１の内部クロックは、外部クロックおよび外部基準クロックの電位レベル差に応じて、第１の電位と第２の電位との間における状態遷移を繰り返し、第１の内部クロックを遅延して、動作クロックとして内部回路に供給される第２の内部クロックを生成する第１の可変遅延回路と、第２の内部クロックを内部回路における所定動作の所要時間に相当する第１の所定時間さらに遅延して、第３の内部クロックを生成する第１の模擬遅延回路と、外部クロックおよび外部基準クロックの電位レベルが交差する位相と、第３の内部クロックの位相とを比較する第１の位相比較器と、第１の位相比較器の位相比較結果に基づいて、第１の可変遅延回路の遅延量を制御する第１の遅延制御回路と、外部クロックおよび外部基準クロックを受けて、第１の内部クロックと相補の第１の内部サブクロックを生成する第２のクロック入力回路と、第１の内部サブクロックを遅延して、動作クロックとして内部回路に供給される第２の内部サブクロックを生成する第２の可変遅延回路と、第２の内部サブクロックを第１の所定時間さらに遅延して、第３の内部サブクロックを生成する第２の模擬遅延回路と、外部クロックおよび外部基準クロックの電位レベルが交差する位相と、第３の内部サブクロックの位相とを比較する第２の位相比較器と、第２の位相比較器の位相比較結果に基づいて、第２の可変遅延回路の遅延量を制御する第２の遅延制御回路とを備える。
【００４３】
請求項５記載のクロック発生回路は、所定動作を実行する内部回路に対して、外部クロックに同期した動作クロックを供給するクロック発生回路であって、外部クロックおよび外部クロックと相補のクロック信号である外部基準クロックを受けて第１の内部クロックを生成する第１のクロック入力回路を備え、第１の内部クロックは、外部クロックおよび外部基準クロックの電位レベル差に応じて、第１の電位と第２の電位との間における状態遷移を繰り返し、第１の内部クロックを遅延して、動作クロックとして内部回路に供給される第２の内部クロックを生成する第１の可変遅延回路と、第２の内部クロックを内部回路における所定動作の所要時間に相当する第１の所定時間さらに遅延して、第３の内部クロックを生成する第１の模擬遅延回路と、外部クロックおよび外部基準クロックの電位レベルが交差する位相と、第３の内部クロックの位相とを比較する第１の位相比較器と、第１の位相比較器の位相比較結果に基づいて、第１の可変遅延回路の遅延量を制御する第１の遅延制御回路とを備える。第１の位相比較器は、第３の内部クロックの電位レベルに応じて、外部クロックおよび外部基準クロックの電位レベル差を第１および第２の内部ノード間の電位レベル差に変換する電位差変換回路と、第１および第２の内部ノードの電位レベル差を増幅して増幅結果を保持する差動増幅回路とを含み、電位差変換回路は、第１の内部ノードと電気的に結合され、外部クロックをゲートに受ける第１のトランジスタと、第２の内部ノードと電気的に結合され、外部基準クロックをゲートに受ける第２のトランジスタと、第３の内部クロックの電位レベルに応じてオンして、電位差変換回路および差動増幅回路に動作電流を供給するための電流供給トランジスタとを有する。差動増幅回路は、増幅結果に基づいて、第１の可変遅延回路の遅延量を増加するための第１の制御信号および、第１の可変遅延回路の遅延量を減少するための第２の制御信号のいずれか一方を活性化する。
【００４４】
請求項６記載のクロック発生回路は、請求項５記載のクロック発生回路であって、差動増幅回路は、第１および第２の内部ノードのいずれか一方と電気的に結合されるゲートを有し、第２の電位を供給するノードと第１および第２の内部ノードとの間にそれぞれ設けられる第３および第４のトランジスタと、第１および第２の内部ノードの電位レベルに応じて、第１および第２の制御信号の信号レベルを設定するフリップフロップ回路とを有する。
【００４５】
請求項７記載のクロック発生回路は、請求項５記載のクロック発生回路であって、差動増幅回路は、第３の内部ノードと電気的に結合されるゲートを有し、第２のノードと第４のノードとの間に電気的に結合される第３のトランジスタと、第４の内部ノードと電気的に結合されるゲートを有し、第１のノードと第３のノードとの間に電気的に結合される第４のトランジスタと、第２の電位を供給する電位供給ノードと第３の内部ノードとの間に電気的に結合され、第４の内部ノードと電気的に結合されるゲートを有する第５のトランジスタと、電位供給ノードと第４の内部ノードとの間に電気的に結合され、第３の内部ノードと電気的に結合されるゲートを有する第６のトランジスタと、電流供給トランジスタと相補的にオンして、電位供給ノードと第３および第４の内部ノードとをそれぞれ電気的に結合する第７および第８のトランジスタと、第３および第４の内部ノードの電位レベルにそれぞれ応じて、第１および第２の制御信号をそれぞれ生成する第１および第２の論理ゲートとを有する。
【００４６】
請求項８記載のクロック発生回路は、所定動作を実行する内部回路に対して、外部クロックに同期した動作クロックを供給するクロック発生回路であって、外部クロックおよび外部クロックと相補のクロック信号である外部基準クロックを受けて第１の内部クロックを生成する第１のクロック入力回路を備え、第１の内部クロックは、外部クロックおよび外部基準クロックの電位レベル差に応じて、第１の電位と第２の電位との間における状態遷移を繰り返し、第１の内部クロックを遅延して、動作クロックとして内部回路に供給される第２の内部クロックを生成する第１の可変遅延回路と、第２の内部クロックを内部回路における所定動作の所要時間に相当する第１の所定時間さらに遅延して、第３の内部クロックを生成する第１の模擬遅延回路と、外部クロックおよび外部基準クロックの電位レベルが交差する位相と、第３の内部クロックの位相とを比較する第１の位相比較器と、第１の位相比較器の位相比較結果に基づいて、第１の可変遅延回路の遅延量を制御する第１の遅延制御回路とを備える。第１の位相比較器は、第１のタイミング信号の活性化に応答して、外部クロックおよび外部基準クロックの電位レベル差を第１および第２の内部ノード間の電位レベル差に変換する電位差変換回路と、第１および第２の内部ノードの電位レベル差を増幅して、第１および第２の内部ノードのそれぞれ電位レベルを第１および第２の電位のいずれか一方ずつに設定する増幅結果を保持する差動増幅回路と、第２のタイミング信号の活性化に応答して、電位差変換回路に動作電流を供給する第１の電流供給回路と、第３のタイミング信号の活性化に応答して、差動増幅回路に動作電流を供給する第２の電流供給回路とを含み、第１および第２のタイミング信号は、第３の内部クロックが第１の電位から第２の電位に遷移する遷移タイミングよりも先に活性化され、第２のタイミング信号は、第３の内部クロックの遷移タイミングよりも後に非活性化され、第３のタイミング信号は、第２のタイミング信号の非活性化後に活性化され、第１および第３のタイミング信号は、第３の内部クロックが第２の電位から第１の電位に遷移するタイミングにおいて非活性化され、差動増幅回路は、第１および第２の内部ノードの電位レベルに応じて、第１の可変遅延回路の遅延量を増加するための第１の制御信号および、第１の可変遅延回路の遅延量を減少するための第２の制御信号のいずれか一方を活性化する。
【００４７】
請求項９記載のクロック発生回路は、所定動作を実行する内部回路に対して、外部クロックに同期した動作クロックを供給するクロック発生回路であって、外部クロックおよび外部クロックと相補のクロック信号である外部基準クロックを受けて第１の内部クロックを生成する第１のクロック入力回路を備え、第１の内部クロックは、外部クロックおよび外部基準クロックの電位レベル差に応じて、第１の電位と第２の電位との間における状態遷移を繰り返し、第１の内部クロックを遅延して、動作クロックとして内部回路に供給される第２の内部クロックを生成する第１の可変遅延回路と、第２の内部クロックを内部回路における所定動作の所要時間に相当する第１の所定時間さらに遅延して、第３の内部クロックを生成する第１の模擬遅延回路と、外部クロックおよび外部基準クロックの電位レベルが交差する位相と、第３の内部クロックの位相とを比較する第１の位相比較器と、第１の位相比較器の位相比較結果に基づいて、第１の可変遅延回路の遅延量を制御する第１の遅延制御回路とを備える。第１の位相比較器は、第３の内部クロックの電位レベルに応じて動作し、外部クロックを第１のノードに伝達するための第１の信号伝達ゲートと、第１の信号伝達ゲートと同一のタイミングで動作し、外部基準クロックを第１のノードに伝達するための第２の信号伝達ゲートと、第１および第２の内部ノードの電位レベル差を増幅して、増幅結果を保持する差動増幅回路と、第３の内部クロックの電位レベルに応じて動作し、差動増幅回路に動作電流を供給する電流供給回路とを含み、第１および第２の信号伝達ゲートと電流供給回路とは、相補的にオン／オフし、差動増幅回路は、増幅結果に基づいて、第１の可変遅延回路の遅延量を所定量増加するための第１の制御信号および、第１の可変遅延回路の遅延量を所定量減少するための第２の制御信号のいずれか一方を活性化する。
【００４８】
請求項１０記載のクロック発生回路は、請求項９記載のクロック発生回路であって、差動増幅回路は、第１および第２の内部ノードの電位レベル差を増幅して、第１および第２の内部ノードの電位レベルを第１および第２の電位のいずれか一方ずつに設定する交差結合型アンプを含み、電流供給回路は、第１の電位を供給する第１の電位供給ノードと差動増幅回路との間に電気的に結合される第１のトランジスタと、第２の電位を供給する第２の電位供給ノードと差動増幅回路との間に電気的に結合される第２のトランジスタとを有し、第１および第２のトランジスタは、第１および第２の信号伝達ゲートと相補的にオン／オフする。
【００５４】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は同一または相当部分を示し、その説明は繰返さない。
【００５５】
［実施の形態１］
図１は、本発明の実施の形態１に従うクロック発生回路を具備する半導体記憶装置１０の構成を示す概略ブロック図である。
【００５６】
図１を参照して、半導体記憶装置１０は、アドレス端子１２と、コマンド制御端子１４と、クロック端子１６と、データ入力端子１８と、データ出力端子１９と、コントロール回路２０と、メモリコア３０と、データ入力ラッチ回路４０と、データ出力制御回路５０と、クロック発生回路１００とを備える。図１においては、半導体記憶装置の全体構成のうち、データ入出力に関する主要部分のみが代表的に示される。
【００５７】
アドレス端子１２は、アドレスビットＡ０〜Ａｉ（ｉ：自然数）からなる（ｉ＋１）ビットのアドレス信号の入力を受ける。コマンド制御端子１４は、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびチップセレクト信号／ＣＳ等のコマンド制御信号の入力を受ける。クロック端子１６は、外部クロックＥＸＴ．ＣＬＫの入力を受ける。外部クロックとしては、ＥＸＴ．ＣＬＫと相補の反転クロックＥＸＴ．／ＣＬＫやＥＸＴ．ＣＬＫの立上りエッジを規定するための基準電位ＶＲＥＦも合わせて入力される。
【００５８】
コントロール回路２０は、外部クロックＥＸＴ．ＣＬＫに同期したタイミングで、アドレス信号およびコマンド制御信号を取込み、取り込んだアドレス信号およびコマンド制御信号に応答して、メモリコア３０に対するコマンドＣＭＤおよびアドレス信号ＡＤＤを生成する。メモリコア３０は、コマンドＣＭＤおよびアドレス信号ＡＤＤに応答した動作を実行し、データの読出および書込を実行する。
【００５９】
クロック発生回路１００は、外部クロックＥＸＴ．ＣＬＫに同期した内部動作クロックＣＬＫ２を生成する。データ入力ラッチ回路４０およびデータ出力制御回路５０は、内部動作クロックＣＬＫ２に応答して動作し、データ入力端子１８における入力データＤＩＮのラッチおよび、データ出力端子１９における出力データＤＯＵＴの出力をそれぞれ実行する。
【００６０】
図２は、実施の形態１に従うクロック発生回路１００の構成を示すブロック図である。
【００６１】
図２を参照して、クロック発生回路１００は、クロック入力回路１２０と、可変遅延回路１３０と、レプリカ回路１４０と、位相比較器２００と、遅延制御回路１５０とを備える。
【００６２】
クロック入力回路１２０は、外部クロックＥＸＴ．ＣＬＫに基づいて内部クロックＣＬＫ１を生成する。可変遅延回路１３０は、内部クロックＣＬＫ１を遅延して、内部動作クロックＣＬＫ２を生成する。データ出力制御回路５０は、内部動作クロックＣＬＫ２に応答して、データ出力端子１９に対するデータ出力動作を開始する。データ出力制御回路５０で生じる遅延はｔＤ２で示される。
【００６３】
レプリカ回路１４０は、内部動作クロックＣＬＫ２を、所定時間遅延してリターンクロックＲＣＬＫを出力する。レプリカ回路１４０の遅延量は、データ出力制御回路５０で生じる遅延時間ｔＤ２と等しくなるように設計される。位相比較器２００は、リターンクロックＲＣＬＫおよび外部クロックＥＸＴ．ＣＬＫの位相を直接比較し、位相比較結果に基づいて、可変遅延回路１３０の遅延量の増加および減少をそれぞれ指示するための制御信号ＵＰおよびＤＯＷＮ生成する。
【００６４】
遅延制御回路１５０は、制御信号ＵＰおよびＤＯＷＮに基づいて、可変遅延回路１３０の遅延量を制御する遅延制御信号ＣＴＲＬの値を変化させる。可変遅延回路１３０が、デジタル的に遅延量を設定する構成である場合には、遅延制御信号ＣＴＲＬは、遅延量を指示するための複数ビットのデジタル信号である。また、可変遅延回路１３０が、アナログ的に遅延量を設定する構成である場合には、遅延制御信号ＣＴＲＬは、遅延量を指示するための電圧レベルを有するアナログ信号である。可変遅延回路１３０は、制御遅延信号ＣＴＲＬに基づいて遅延量を設定する。
【００６５】
このような構成とすることにより、位相比較器２００が、リターンクロックＲＣＬＫの位相を直接外部クロックＥＸＴ．ＣＬＫの位相と直接比較するため、リターンクロックＲＣＬＫは、クロック入力回路で生ずる遅延を補償するためのレプリカ回路を通る必要がない。したがって、この半導体記憶装置におけるアクセスタイムｔＡＣは、外部クロック波形、電源電圧、電源ノイズ、温度条件、およびプロセス等の変動によって生じるクロック入力回路および、クロック入力回路で生じる遅延を補償するためのレプリカ回路における遅延量の変動の影響を受けることがなく、安定した値を保つことができる。
【００６６】
なお、図２においては、位相比較器に対して、リターンクロックＲＣＬＫを直接入力する構成を示しているが、位相比較器への入力は、リターンクロックＲＣＬＫそのものではなく、リターンクロックの状態遷移タイミングに応答したタイミングで信号レベルが変化する制御信号（以下においては、このようなリターンクロックＲＣＬＫに派生する制御信号を総称して制御信号ＲＣとも表す）でもよい。
【００６７】
［実施の形態２］
図３は、実施の形態２に従うクロック発生回路１０１の構成を示すブロック図である。
【００６８】
図３を参照して、クロック発生回路１０１は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫを受けて、内部動作クロックＣＬＫ２を生成する。クロック発生回路１０１は、クロック入力回路１２５と、可変遅延回路１３０と、レプリカ回路１４０と、位相比較器２１０と、遅延制御回路１５０とを備える。
【００６９】
クロック入力回路１２５は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫを受けて、これらの電位レベル差に基づいて、内部クロックＣＬＫ１を生成する。可変遅延回路１３０は、内部クロックＣＬＫ１を遅延して内部動作クロックＣＬＫ２を生成する。レプリカ回路１４０は、図１の場合と同様に、内部動作クロックＣＬＫ２をデータ出力制御回路５０で生じる遅延ｔＤ２に相当する所定時間さらに遅延させて、リターンクロックＲＣＬＫを生成する。
【００７０】
位相比較器２１０は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫと、リターンクロックＲＣＬＫとを受けて、外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが交差する位相と、リターンクロックＲＣＬＫの位相（状態遷移タイミング）とを直接位相比較し、位相比較結果に基づいて制御信号ＵＰおよびＤＯＷＮを生成する。なお、位相比較器２１０に対しても、リターンクロックＲＣＬＫを直接入力せずに、制御信号ＲＣを入力してもよい。
【００７１】
遅延制御回路１５０は、制御信号ＵＰおよびＤＯＷＮに基づいて、遅延制御信号ＣＴＲＬを変化させる。可変遅延回路１３０は、遅延制御信号ＣＴＲＬに基づいて遅延量を調節する。なお、制御信号ＵＰ，ＤＯＷＮおよび遅延制御信号ＣＴＲＬについては、すでに実施の形態１で説明したのと同様であるので、詳細な説明は繰り返さない。
【００７２】
図４は、位相比較器２１０の構成例を示すブロック図である。
図４を参照して、位相比較器２１０は、ノードＮ１およびＮ２の電位差を増幅してラッチする差動増幅ラッチ回路２１５と、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベル差をノードＮ１およびＮ２の電位レベル差に変換する電位レベル差変換回路２０５とを含む。
【００７３】
電位レベル差変換回路２０５は、ノードＮ１とノードＮｓとの間に電気的に結合されるＮ型ＭＯＳトランジスタＴ１と、ノードＮ２とノードＮｓとの間に電気的に結合されるＮ型ＭＯＳトランジスタＴ２と、ノードＮｓと接地電圧Ｖｓｓとの間に電気的に結合されるＮ型ＭＯＳトランジスタＴ３とを含む。トランジスタＴ１およびＴ２のゲートには、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫがそれぞれ入力される。トランジスタＴ３のゲートには、制御信号ＲＣが入力される。リターンクロックＲＣＬＫに応答する制御信号ＲＣをトリガとして、ノードＮ１〜Ｎｓ間およびノードＮ２〜Ｎｓ間に電流経路が形成され、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの間の電位レベル差がノードＮ１およびＮ２に出力される。
【００７４】
差動増幅ラッチ回路２１５は、ノードＮ１およびＮ２の電位差を増幅しラッチする。差動増幅ラッチ回路２１５にラッチされた情報が、制御信号ＵＰもしくはＤＯＷＮに反映される。
【００７５】
このように、外部の相補クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫのそれぞれを直接差動ゲートで受け、かつ差動増幅のトリガをリターンクロックに応答する制御信号ＲＣで行なうことによって、制御信号ＲＣの電位レベルがＬレベルからＨレベルに遷移する状態遷移（活性化）のタイミングにおける、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベル差を増幅して、ノードＮ１およびＮ２に出力できる。したがって、制御信号ＲＣの活性化タイミングが、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが交差するタイミングに対して早いか遅いかの判定結果を、制御信号ＵＰ，ＤＯＷＮに反映して出力することが可能となる。
【００７６】
図５は、位相比較器２１０の他の構成例を示すブロック図である。
図５を参照して、位相比較器２１０は、図４の構成例と同様に、差動増幅ラッチ回路２１５と電位レベル差変換回路２０５とを含む。
【００７７】
電位差レベル変換回路２０５は、図４の構成例と異なり、Ｎ型ＭＯＳトランジスタＴ１およびＴ２と接地電位Ｖｓｓとの間にそれぞれＮ型ＭＯＳトランジスタＴ３ａおよびＴ３ｂを有する。トランジスタＴ３ａおよびＴ３ｂのゲートには、リターンクロックＲＣＬＫに関連する制御信号ＲＣが共通に入力される。
【００７８】
このような構成とすることによっても、リターンクロックに関連する制御信号ＲＣをトリガとして互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベル差がノードＮ１およびＮ２に出力されるので、図４に示される構成例と同様に、制御信号ＲＣの活性化タイミングが、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが交差するタイミングに対して早いか遅いかの判定結果を制御信号ＵＰ，ＤＯＷＮとして出力することが可能である。
【００７９】
このような構成とすることにより、クロック発生回路１０１は、クロック発生回路１００と同様に、外部クロック波形、電源電圧、電源ノイズ、温度条件、およびプロセス等の変動によって生じるクロック入力回路および、クロック入力回路で生じる遅延を補償するためのレプリカ回路における遅延量の変動がアクセスタイムｔＡＣに及ぼす影響を排除することができる。この結果、リターンクロックＲＣＬＫの位相と相補の外部クロックとの間において位相誤差の小さい正確なロック状態を確保できる内部動作クロックを用いて、半導体記憶装置のアクセスタイムｔＡＣを安定的に維持できる。
【００８０】
［実施の形態３］
図６は、本発明の実施の形態３に従うクロック発生回路１０２の構成を示すブロック図である。
【００８１】
図６を参照して、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫを受けて、データ出力のトリガ信号となる内部動作クロックＣＬＫ２を生成する。クロック発生回路１０２は、図３に示されるクロック発生回路１０１と比較して、位相比較器を２個備える点で異なる。
【００８２】
クロック発生回路１０２は、図２に示されるクロック発生回路１００と同様のＤＬＬを形成する、クロック入力回路１２５、可変遅延回路１３０、レプリカ回路１４０、位相比較器２１０ａ、および遅延制御回路１５０を備える。このＤＬＬの構成および動作は、すでに説明したのと同様であるので、説明は繰り返さない。
【００８３】
クロック発生回路１０２は、さらにレプリカ回路１４０が出力するリターンクロックＲＣＬＫ１をさらに遅延してリターンクロックＲＣＬＫ２を生成するためのレプリカ回路１６０と、内部クロックＣＬＫ１とリターンクロックＲＣＬＫ２との位相を比較する位相比較器２１０ｂとをさらに備える。
【００８４】
レプリカ回路１６０の遅延量は、クロック入力回路１２５の遅延量ｔＤ１に対応して設定される。位相比較器２１０ｂは、内部クロックＣＬＫ１とリターンクロックＲＣＬＫ２との位相を比較して、位相比較結果に基づいて可変遅延回路１３０の遅延量の増加および減少を指示するための制御信号ＵＰｂおよびＤＯＷＮｂ信号を生成する。
【００８５】
位相比較器２１０ａは、図３に示される位相比較器２１０と同様に、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが交差する位相と、レプリカ回路１４０が出力するリターンクロックＲＣＬＫ１との位相を直接比較し、比較結果に基づいて、制御信号ＵＰａおよびＤＯＷＮａを生成する。
【００８６】
遅延制御回路１５０は、位相比較器２１０ｂが生成するＵＰｂ信号およびＤＯＷＮｂ信号に基づいて、遅延制御信号ＣＴＲＬを変更する。可変遅延回路１３０の遅延量は、制御信号ＣＴＲＬに応じて調整される。
【００８７】
その後、可変遅延回路１３０の遅延量は、位相比較器２１０ａが生成するＵＰａ信号およびＤＯＷＮａ信号に基づいて、さらに高い精度で調整される。
【００８８】
このように、外部クロックの１周期に対応して、位相比較器２１０ｂによる粗い遅延調整および、位相比較器２１０ａによる精密な遅延調整の両方を実行できるので、実施の形態１および２で示した、位相比較器によって外部クロックとの間で位相比較を直接実行することによる効果を享受しつつ、ロック状態に至るまでの所要時間を短縮し、位相調整を高速化できる。さらに、位相を合せ込むべきクロックエッジ（立上りエッジ／立下りエッジ）を取り違えることがなくなるので、ロック可能な周波数範囲を広く取ることができる。
【００８９】
なお、図６においては、位相比較器２１０ａおよび２１０ｂに、レプリカ回路が出力するリターンクロックＲＣＬＫ１，ＲＣＬＫ２をそれぞれ直接入力する構成を示したが、位相比較器２１０ａおよび２１０ｂのそれぞれへの入力は、リターンクロックＲＣＬＫ１およびＲＣＬＫ２そのものではなく、これらのリターンクロックの状態遷移タイミングに応答したタイミングで信号レベルが変化する制御信号であってもよい。
【００９０】
［実施の形態４］
図７は、本発明の実施の形態４に従うクロック発生回路１０３の構成を示すブロック図である。
【００９１】
図７を参照して、クロック発生回路１０３は、図２５で示したクロック発生回路５１０の問題点を改善するためのものであり、可変遅延回路１３０ａおよび１３０ｂを有するデュアルディレイライン構成となっている。
【００９２】
図７を参照して、クロック発生回路１０３は、図６に示されるクロック発生回路１０２と比較して、外部クロックＥＸＴ．ＣＬＫの立下りエッジに応答して内部クロックＢＣＬＫ１を生成するためのクロック入力回路１２５ｂと、クロック入力回路１２５ｂからの内部クロックＢＣＬＫ１を遅延して内部動作クロックＢＣＬＫ２を生成する可変遅延回路１３０ｂとをさらに備える点で異なる。クロック入力回路１２５ａおよび可変遅延回路１３０ａは、クロック発生回路１０２中のクロック入力回路１２５および可変遅延回路１３０に相当し、クロック入力回路１２５ａ、可変遅延回路１３０ａ、レプリカ回路１４０，１６０、および位相比較器２１０ａ、２１０ｂによって形成されるＤＬＬの構成および動作は、クロック発生回路１０２と同様であるので説明は繰り返さない。
【００９３】
可変遅延回路１３０ｂの遅延量は、遅延制御信号ＣＴＲＬに応じて可変遅延回路１３０ａと同一値が設定される。データ出力制御回路５０は、内部動作クロックＦＣＬＫ２およびＢＣＬＫ２に応答して、出力データＤＯＵＴをデータ出力端子１９に出力する。データ出力制御回路５０は、外部クロックＥＸＴ．ＣＬＫの立上りエッジと立下りエッジとの両方に応答して、いわゆるダブルデータレートでデータ出力を実行する。
【００９４】
クロック発生回路１０３は、図６に示すクロック発生回路１０２と同様に、ロック状態に至るまでの可変遅延回路１３０ａ，１３０ｂの遅延調整に要する時間を短縮して位相調整を高速化できる。また、位相合せのためのＤＬＬは、外部クロックＥＸＴ．ＣＬＫの立上りエッジに応答した内部クロックＦＣＬＫ１のみに対して設けられており、外部クロックＥＸＴ．ＣＬＫの立下りエッジに応答して生成される内部クロックＢＣＬＫ１に対応して設けられる可変遅延回路１３０ｂの遅延量を可変遅延回路１３０ａと同一値としているので、安定的なロック状態を得ることができるとともに、内部動作クロックＦＣＬＫ２とＢＣＬＫ２との活性化タイミングを等間隔化することができる。
【００９５】
［実施の形態５］
図８は、本発明の実施の形態５に従うクロック発生回路１０４の構成を示すブロック図である。
【００９６】
図８を参照して、クロック発生回路１０４は、図３に示されるクロック発生回路１０１の構成に加えて、外部クロックＥＸＴ．ＣＬＫの立下りエッジに応答して内部クロックＢＣＬＫ１を生成するクロック入力回路１２５ｂと、内部クロックＢＣＬＫ１を遅延して内部動作クロックＢＣＬＫ２を生成する可変遅延回路１１３０ｂと、内部動作クロックＦＣＬＫ２およびＢＣＬＫ２のいずれか一方を選択してフィードバッククロックＦＢＣＬＫとして出力するクロックセレクタ１７０と、位相比較器２１０の位相比較結果に基づいて可変遅延回路１３０ｂの遅延量を調整する遅延制御回路１５０ｂとをさらに備える。レプリカ回路１４０は、クロックセレクタ１７０からのフィードバッククロックＦＢＣＬＫを遅延してリターンクロックＲＣＬＫ１を位相比較器２１０に送出する。
【００９７】
クロック入力回路１２５ａ、可変遅延回路１３０ａ、および遅延制御回路１５０ａは、クロック発生回路１０１中のクロック入力回路１２５、可変遅延回路１３０、および遅延制御回路１５０に相当するので、構成および動作についての説明は繰り返さない。
【００９８】
クロックセレクタ１７０は、内部動作クロックＦＣＬＫ２およびＢＣＬＫ２を受けて、いずれか一方をフィードバッククロックＦＢＣＬＫとしてレプリカ回路１４０に送出する。クロックセレクタ１７０による内部動作クロックの選択周期は、内部動作クロックＦＣＬＫ２およびＢＣＬＫを１：１に交互に選択しても、内部動作クロックＦＣＬＫ２とＢＣＬＫ２との選択比率を、ｎ：１もしくは１：ｎ（ｎは２以上の自然数）としてもよい。ここでは、リターンクロックＲＣＬＫ１に対して、内部動作クロックＦＣＬＫ２およびＢＣＬＫ２のそれぞれの立上りエッジが混在して反映されることが必要である。
【００９９】
レプリカ回路１４０は、このようにして選択されたフィードバックトリガ信号ＦＢＣＬＫを遅延して、リターンクロックＲＣＬＫ１を生成する。したがって、リターンクロックＲＣＬＫ１には、内部動作クロックＦＣＬＫ１の位相を基準とするものと、内部動作クロックＢＣＬＫ１の位相を基準とするものとが混在している。
【０１００】
位相比較器２１０は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが交差する位相と、リターンクロックＲＣＬＫ１の位相を直接比較し、位相比較結果に基づいて、クロック発生回路１０１の場合と同様に、制御信号ＵＰおよびＤＯＷＮを生成する。したがって、制御信号ＵＰおよびＤＯＷＮにも、内部動作クロックＦＣＬＫ１に基づく位相比較結果と、内部動作クロックＢＣＬＫ１に基づく位相比較結果とが混在して出力される。
【０１０１】
遅延制御回路１５０ａおよび１５０ｂは、制御信号ＵＰおよびＤＯＷＮに基づいて、可変遅延回路１５０ａおよび１５０ｂの遅延量をそれぞれ制御するための遅延制御信号ＣＴＲＬ１およびＣＴＲＬ２をそれぞれ生成する。可変遅延回路１３０ａおよび１３０ｂにそれぞれ対応する遅延制御信号ＣＴＲＬ１およびＣＴＲＬ２は独立に設定されるので、可変遅延回路１３０ａおよび１３０ｂの遅延量を異なるものとすることも可能である。
【０１０２】
したがって、外部クロックＥＸＴ．ＣＬＫの立上りエッジおよび立下りエッジにそえぞれ応答して生成される２個の内部動作トリガ信号の位相を独立に調整することが可能であるため、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの間のスキューを独立に調整でき、より正確な位相の合わせ込みが可能となる。
【０１０３】
［実施の形態６］
図９は、実施の形態６に従うクロック発生回路１０５の構成を示すブロック図である。
【０１０４】
図９を参照して、クロック発生回路１０５は、図８に示されるクロック発生回路１０４と比較して、クロックセレクタ１７０を具備しない点および、外部クロックＥＸＴ．ＣＬＫの立上り／立下りエッジにそれぞれ応答する内部クロックＦＣＬＫ１およびＢＣＬＫ１の各々に対応して、ＤＬＬ構成を有する点が異なる。
【０１０５】
クロック発生回路１０５は、外部クロックＥＸＴ．ＣＬＫの立上りエッジに応答して内部クロックＦＣＬＫ１を生成するクロック入力回路１２５ａと、内部クロックＦＣＬＫ１についてのＤＬＬを構成する、可変遅延回路１３０ａ、レプリカ回路１４０ａ、位相比較器２１０ａ、および遅延制御回路１５０ａとを備える。
【０１０６】
クロック発生回路１０５は、さらに、外部クロックＥＸＴ．ＣＬＫの立下りエッジに応答して内部クロックＢＣＬＫ１を生成するクロック入力回路１２５ｂと、内部クロックＢＣＬＫ１についてのＤＬＬを構成する、可変遅延回路１３０ｂ、レプリカ回路１４０ｂ、位相比較器２１０ｂ、および遅延制御回路１５０ｂとを備える。
【０１０７】
各ＤＬＬの構成および動作は、図３に示されるクロック発生回路１０１中の可変遅延回路１３０、レプリカ回路１４０、位相比較器２１０、および遅延制御回路１５０で構成されるＤＬＬと同様であるので、詳細な説明は繰り返さない。すなわち、位相比較器２１０ａおよび２１０ｂは、対応する内部クロックのそれぞれの位相を、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが交差する位相と直接比較する。
【０１０８】
それぞれのＤＬＬにおける遅延量調整は独立に実行され、遅延制御回路１５０ａは、位相比較器２１０ａの位相比較結果に基づく制御信号ＵＰａおよびＤＯＷＮａに応じて、可変遅延回路１３０ａの遅延量を設定するための遅延制御信号ＣＴＲＬ１を生成する。同様に、遅延制御回路１５０ｂは、位相比較器２１０ｂの位相比較結果に基づく制御信号ＵＰｂおよびＤＯＷＮｂに応じて、可変遅延回路１３０ｂの遅延量を設定するための遅延制御信号ＣＴＲＬ２を生成する。
【０１０９】
したがって、実施の形態５に従うクロック発生回路１０４と同様に、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの間のスキューを独立に調整できるため、より正確な位相の合せ込みが可能となる。さらに、クロック発生回路１０５は、図８に示されるようなクロックセレクタ１７０によって内部動作クロックの選択を実行する必要がないため、制御を簡易化することが可能である。
【０１１０】
［実施の形態７］
図１０は、本発明の実施の形態７に従うクロック発生回路１０６の構成を示すブロック図である。
【０１１１】
図１０を参照して、クロック発生回路１０６は、図３に示されるクロック発生回路１０１と類似の構成を有し、クロック入力回路１２５の入力が、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫに代えて、単一の外部クロックＥＸＴ．ＣＬＫおよび外部クロックの受付けタイミングを規定するための基準電圧ＶＲＥＦである点が異なる。クロック発生回路１０６のその他の構成および動作は、クロック発生回路１０１と同様であるので詳細な説明は繰返さない。
【０１１２】
クロック発生回路１０６は、相補クロックでない単一の外部クロックに対応して、実施の形態２に従うクロック発生回路１０１を適用するものであり、クロック入力回路１２５は、外部クロックＥＸＴ．ＣＬＫと基準電圧ＶＲＥＦとの電位レベルの関係に応じて、外部クロックＥＸＴ．ＣＬＫを受付て、内部クロックＣＬＫ１を生成する。基準電圧ＶＲＥＦは、直流電位を有する信号であり、外部から供給しても、半導体記憶装置内部で生成してもよい。
【０１１３】
このような構成とすることにより、クロック発生回路１０１と同様の効果を、外部クロックが相補クロックでなく単一のクロックである場合にも、享受することができる。また、図６に示されたクロック発生回路１０２についても、クロック入力回路１２５の入力を外部クロックＥＸＴ．ＣＬＫおよび基準電圧ＶＲＥＦとすることによって、外部クロックが単一のクロックである場合にも、同様の効果を享受することができる。
【０１１４】
［実施の形態８］
図１１は、本発明の実施の形態８に従うクロック発生回路１０７の構成を示す回路図である。
【０１１５】
図１１を参照して、クロック発生回路１０７は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫを受けて、データ入力ラッチ回路４０の動作トリガとなる内部動作クロックＣＬＫ′２を生成する。データ入力ラッチ回路４０は、内部動作クロックＣＬＫ′２に応答してデータ入力端子１８に与えられる入力データＤＩＮをラッチする。
【０１１６】
図１１を参照して、クロック発生回路１０７は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベル差に応じて内部クロックＣＬＫ１を生成するクロック入力回路１２５と、内部クロックＣＬＫ１を遅延して内部動作クロックＣＬＫ′２を生成する可変遅延回路１３０と、内部動作クロックＣＬＫ′２を遅延してリターンクロックＲＣＬＫ１を出力する調整遅延回路１８０と、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫと、リターンクロックＲＣＬＫ１とを受けて、制御信号ＵＰおよびＤＯＷＮを生成する位相比較器２１０と、位相比較器２１０の位相比較結果に基づいて可変遅延回路１３０の遅延量を設定するための遅延制御信号ＣＴＲＬを生成する遅延制御回路１５０とを備える。
【０１１７】
調整遅延回路１８０は、入力データを取込むタイミングを調整するために必要となる遅延を考慮して設けられる。したがって、このような遅延は、半導体記憶装置の仕様等によっては特に必要でない場合も生じる。この場合には調整遅延回路１８０は省略される。
【０１１８】
位相比較器２１０は、リターンクロックＲＣＬＫ１の位相と、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが交差する位相とを直接比較して、位相比較結果を反映した制御信号ＵＰおよびＤＯＷＮを生成する。遅延制御回路１５０は、制御信号ＵＰおよびＤＯＷＮに基づいて、遅延制御信号ＣＴＲＬを発生する。可変遅延回路１３０は、遅延制御信号ＣＴＲＬに基づいて、遅延量を調節する。
【０１１９】
なお、クロック発生回路１０７においても、位相比較器２１０に対する入力は、リターンクロックＲＣＬＫそのものではなく、リターンクロックの状態遷移タイミングに応答したタイミングで信号レベルが変化する制御信号ＲＣでもよい。
【０１２０】
クロック発生回路１０７は、実施の形態２に従うクロック発生回路１０１と同様の構成を有しており、リターンクロックの位相を外部クロックの位相と直接比較することによって、位相誤差の小さい正確なロック状態を確保することが可能である。
【０１２１】
したがって、クロック発生回路１０７が生成する内部動作クロックに応答してデータ入力ラッチ回路４０を動作させることにより、半導体記憶装置の入力データ取込みタイミングは、外部クロック波形、電源電圧、電源ノイズ、温度条件、およびプロセス等の変動によって生じるクロック入力回路および、クロック入力回路で生じる遅延を補償するためのレプリカ回路における遅延量の変動の影響を受けることがなく、安定したデータ入力を実行することができる。
【０１２２】
［実施の形態９］
実施の形態１〜８においては、ＤＬＬ構成を用いてクロック発生回路を構成したが、実施の形態９においては、ＰＬＬを用いる本願発明のクロック発生回路の構成について説明する。
【０１２３】
図１２は、本発明の実施の形態９に従うクロック発生回路１０８の構成を示すブロック図である。
【０１２４】
図１２を参照して、クロック発生回路１０８は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫに応答して、内部動作クロックＣＬＫ２を生成する。
【０１２５】
クロック発生回路１０８は、閉ループを形成して、内部クロックＣＬＫ１および内部動作クロックＣＬＫ２をそれぞれ生成する、制御回路１９０および可変遅延回路１３０と、内部動作クロックＣＬＫ２を遅延してリターンクロックＲＣＬＫ１を生成する調整遅延回路１８０と、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫとリターンクロックＲＣＬＫ１とを受けて位相比較を行なう位相比較器２１０と、位相比較器２１０の位相比較結果に応じて、可変遅延回路１３０の遅延量を設定するための遅延制御信号ＣＴＲＬを生成する遅延制御回路１５０とを備える。
【０１２６】
可変遅延回路１３０は、内部クロックＣＬＫ１を遅延して内部動作クロックＣＬＫ２を生成する。内部動作クロックＣＬＫ２は、たとえば半導体記憶装置内部の制御クロックもしくは入出力インタフェースのトリガ信号として使用することができる。
【０１２７】
調整遅延回路１８０は、内部動作クロックＣＬＫ２を遅延してリターンクロックＲＣＬＫ１を出力する。調整遅延回路１８０で設定される遅延量は、内部動作クロックＣＬＫ２が供給される内部回路の動作に対応して定められ、特に遅延が必要でない場合には調整遅延回路１８０は省略される構成としてもよい。
【０１２８】
位相比較器２１０は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが交差する位相と、リターンクロックＲＣＬＫ１の位相とを直接比較して、位相比較結果を反映した制御信号ＵＰおよびＤＯＷＮを生成する。遅延制御回路１５０は、制御信号ＵＰおよびＤＯＷＮに応答して共通制御信号ＣＴＲＬを変化させ、可変遅延回路１３０の遅延量を調整する。
【０１２９】
このように、内部のリターンクロックと外部クロックとの位相を直接比較するように位相比較器を設けることによって、ＰＬＬを用いて内部動作クロックを発生する場合においても、外部クロック波形、電源電圧、電源ノイズ、温度条件、およびプロセス等の変動によって生じるクロック入力回路および、クロック入力回路で生じる遅延を補償するためのレプリカ回路における遅延量の変動の影響をを排除して、位相誤差の小さい正確なロック状態を確保することが可能である。
【０１３０】
なお、クロック発生回路１０８においても、位相比較器２１０への入力は、リターンクロックＲＣＬＫ１そのものに限られるわけではなく、リターンクロックの状態遷移タイミングに応答したタイミングで信号レベルが変化する制御信号ＲＣであってもよい。
【０１３１】
［実施の形態１０］
実施の形態１０においては、内部のリターンクロックと外部クロックとの位相を直接比較するための位相比較器の具体的な構成のバリエーションについて説明する。
【０１３２】
図１３は、位相比較器２１０の第１の構成例を示す回路図である。
図１３に示される第１の構成例に従う位相比較器２１０の回路図は、図４に示したブロック図の回路構成例を詳細に示したものである。
【０１３３】
図１３を参照して、位相比較器２１０は、ノードＮ１およびＮ２の電位差を増幅してラッチする差動増幅ラッチ回路２１５と、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベル差をノードＮ１およびＮ２の電位レベル差に変換する電位レベル差変換回路２０５とを含む。電位レベル差変換回路２０５の構成は、図４および図５で示したのと同様であるので、説明は繰り返さない。
【０１３４】
差動増幅ラッチ回路２１５は、フリップフロップ２２２を形成する論理ゲートＬＧ１０およびＬＧ１２と、電源電位ＶｃｃとノードＮ１およびＮ２との間にそれぞれ電気的に結合されるＰ型ＭＯＳトランジスタＴ５およびＴ６とを含む。トランジスタＴ５およびＴ６のゲートは、ノードＮ１と結合され、トランジスタＴ１，Ｔ２，Ｔ５，Ｔ６は、相補クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベル差を増幅してノードＮ１およびＮ２に出力するカレントミラー回路を構成する。
【０１３５】
トランジスタＴ１，Ｔ２，Ｔ５，Ｔ６で構成されるカレントミラー回路の差動増幅動作は、リターンクロックの状態遷移タイミングに応答したタイミングで信号レベルが変化する制御信号ＲＣをトリガとして実行される。すなわち、制御信号ＲＣの活性化に応じて、トランジスタＴ３が導通して、カレントミラー回路２０４に電流が供給され、相補クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの間の電位レベル差の増幅動作が開始される。ノードＮ１およびＮ２の電位レベルは、セット入力およびリセット入力としてフリップフロップ２２２に入力される。
【０１３６】
このような構成とすることにより、増幅動作が開始される制御信号ＲＣの活性化時点において、外部クロックＥＸＴ．ＣＬＫの電位レベルがすでに反転クロックＥＸＴ．／ＣＬＫよりも大きい場合、すなわちリターンクロックの位相が外部クロックよりも遅れている場合には、ノードＮ１およびＮ２の電位レベルは、それぞれＬレベル（接地電位Ｖｓｓ）およびＨレベル（電源電位Ｖｃｃ）となるので、これに応じて、可変遅延回路の遅延量を減少させるための制御信号ＤＯＷＮが活性化（Ｈレベル）される。
【０１３７】
反対に、制御信号ＲＣの活性化時点において、反転クロックＥＸＴ．／ＣＬＫの電位レベルが未だ外部クロックＥＸＴ．ＣＬＫよりも大きい場合、すなわちリターンクロックの位相が外部クロックよりも進んでいる場合には、ノードＮ１およびＮ２の電位レベルは、それぞれＨレベル（電源電位Ｖｃｃ）およびＬレベル（接地電位Ｖｓｓ）となるので、これに応じて、可変遅延回路の遅延量を増加させるための制御信号ＵＰが活性化（Ｈレベル）される。
【０１３８】
制御信号ＵＰおよびＤＯＷＮは、フリップフロップの出力とされるので、制御信号ＲＣの活性化タイミングにおける、外部クロックＥＸＴ．ＣＬＫと制御信号ＲＣ（すなわちリターンクロック）との位相の関係が逆転するまでは、制御信号ＵＰおよびＤＯＷＮの信号レベルは維持される。
【０１３９】
したがって、このように構成された位相比較器２１０を用いて、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが等しくなるタイミングで規定される外部クロックの位相と、制御信号ＲＣすなわちリターンクロックの位相とを比較して、位相比較結果を制御信号ＵＰおよびＤＯＷＮに反映して出力することが可能である。
【０１４０】
図１４は、位相比較器２１０の第２の構成例を示す回路図である。
図１４を参照して、第２の構成例に従う位相比較器２１０は、図４に示したブロック図の他の回路構成例を詳細に示したものである。
【０１４１】
第２の構成例に従う位相比較器２１０は、ノードＮ１およびＮ２の電位差を増幅してラッチする差動増幅ラッチ回路２１５と、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベル差をノードＮ１およびＮ２の電位レベル差に変換する電位レベル差変換回路２０５とを含む。電位レベル差変換回路２０５の構成は、図４および図５で示したのと同様であるので、説明は繰り返さない。
【０１４２】
差動増幅ラッチ回路２１５は、ノードＮ３およびＮ１の間に電気的に結合されるＮ型ＭＯＳトランジスタＴ７と、ノードＮ４およびＮ２の間に電気的に結合されるＮ型ＭＯＳトランジスタＴ８と、電源電位ＶｃｃとノードＮ３およびＮ４との間にそれぞれ結合されるＰ型ＭＯＳトランジスタＴ９およびＴ１０と、ノードＮ３およびＮ４の電位レベルに応じて制御信号ＵＰおよびＤＯＷＮをそれぞれ生成するインバータＩＶ１０およびＩＶ１２とを含む。トランジスタＴ７〜Ｔ１０は、交差結合型アンプを構成する。
【０１４３】
差動増幅ラッチ回路２１５は、さらに、制御信号ＲＣの非活性化時、すなわち差動増幅ラッチ回路２１５に動作電流が供給されない期間において、ノードＮ３およびＮ４を電源電位ＶｃｃにそれぞれプリチャージするためのＰ型ＭＯＳトランジスタＴ１１およびＴ１２を含む。トランジスタＴ１１およびＴ１２は、電源電位ＶｃｃとノードＮ３およびＮ４との間にそれぞれ電気的に結合され、ゲートに制御信号ＲＣを受ける。したがって、トランジスタＴ１１およびＴ１２は、トランジスタＴ３と相補的にオン／オフする。
【０１４４】
このような構成とすることにより、差動増幅ラッチ回路２１５の動作前においては、ノードＮ３およびＮ４の電位レベルはＨレベル（電源電位Ｖｃｃ）に固定され、制御信号ＵＰおよびＤＯＷＮは、いずれも非活性化（Ｌレベル）される。一方、制御信号ＲＣが活性化（Ｈレベル）されるタイミングにおいて、ノードＮ３およびＮ４は電源電位Ｖｃｃと切り離され、さらにトランジスタＴ３がオンすることによって、差動増幅ラッチ回路２１５に動作電流が供給される。
【０１４５】
これに応じて、互いに相補の外部クロックＥＸＴ．ＣＬＫとＥＸＴ．／ＣＬＫとの電位差は、ノードＮ１およびＮ２の電位差に変換され、さらに増幅されてノードＮ３およびＮ４にラッチされる。制御信号ＲＣの活性化タイミングにおける互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルの関係と、位相比較結果を示す制御信号ＵＰおよびＤＯＷＮの信号レベルとの関係は、図１３で説明した内容と同一であるので、説明は繰り返さない。
【０１４６】
図１５は、位相比較器２１０の第３の構成例を示す回路図である。
図１５を参照して、第３の構成例に従う位相比較器２１０は、図１４に示される位相比較器と類似の構成を有し、トランジスタＴ１およびＴ２に接地電位Ｖｓｓを供給するために、Ｎ型ＭＯＳトランジスタＴ３に代えてＮ型ＭＯＳトランジスタＴ３ａおよびＴ３ｂを含む点で異なる。トランジスタＴ３ａおよびＴ３ｂのゲートには、共通の制御信号ＲＣが与えられる。
【０１４７】
このような構成とすることによって、Ｎ型ＭＯＳトランジスタＴ１およびＴ２のソースへの接地電位Ｖｓｓの供給を、独立のトランジスタによって実行することが可能となる。その他の部分の構成および動作については、図１３の場合と同様であるので説明は繰返さない。
【０１４８】
図１６は、位相比較器２１０の第４の構成例を示す回路図である。
図１６を参照して、第４の構成例に従う位相比較器２１０は、制御信号ＲＣの活性化に応答して動作し、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベル差をノードＮ１およびＮ２の電位レベル差に変換する電位レベル差変換回路２０６と、ノードＮ１およびＮ２の電位差を増幅してラッチする差動増幅ラッチ回路２１６と、ノードＮ１の電位レベルに応じて制御信号ＵＰを生成するインバータＩＶ１０と、ノードＮ２の電位レベルに応じて制御信号ＤＯＷＮを生成するインバータＩＶ１２とを含む。
【０１４９】
電位レベル差変換回路２０６は、ノードＮ１および電源電位Ｖｃｃの間に電気的に結合されるＰ型ＭＯＳトランジスタＴ１１と、ノードＮ５およびＮ１の間に電気的に結合されるＮ型ＭＯＳトランジスタＴ１と、ノードＮ２および電源電位Ｖｃｃの間に電気的に結合されるＰ型ＭＯＳトランジスタＴ１２と、ノードＮ５およびＮ２の間に電気的に結合されるＮ型ＭＯＳトランジスタＴ２とを有する。トランジスタＴ１およびＴ２のゲートには、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫがそれぞれ入力される。トランジスタＴ１１およびＴ１２のゲートには、リターンクロックに応答する制御信号ＲＣ０が共通に与えられる。
【０１５０】
差動増幅ラッチ回路２１６は、ノードＮ１およびＮ２の信号レベルを増幅してラッチするための交差結合型アンプを構成するＮ型ＭＯＳトランジスタＴ７，Ｔ８およびＰ型ＭＯＳトランジスタＴ９，Ｔ１０を有する。トランジスタＴ９およびＴ１０は、電源電位ＶｃｃとノードＮ１およびＮ２の間にそれぞれ電気的に結合される。トランジスタＴ７およびＴ８は、ノードＮ６とノードＮ１およびＮ２との間にそれぞれ電気的に結合される。トランジスタＴ７およびＴ９のゲートはノードＮ２と電気的に結合され、トランジスタＴ８およびＴ１０のゲートはノードＮ１と電気的に結合される。
【０１５１】
第４の構成例に従う位相比較器２１０は、さらに、ノードＮ５と接地電位Ｖｓｓとの間に電気的に結合され、電位レベル差変換回路２０６の動作電流を供給するためのＮ型ＭＯＳトランジスタＴ３と、ノードＮ６と接地電位Ｖｓｓとの間に電気的に結合され、差動増幅ラッチ回路２１６の動作電流を供給するためのＮ型ＭＯＳトランジスタＴ１３とを含む。トランジスタＴ３およびＴ１３のゲートには、制御信号ＲＣ１およびＲＣ２がそれぞれ入力される。
【０１５２】
図１７は、制御信号ＲＣ０、ＲＣ１およびＲＣ２の活性化タイミングを説明するタイミングチャートである。
【０１５３】
図１７を参照して、制御信号ＲＣ０〜ＲＣ２の活性化タイミングは、リターンクロックＲＣＬＫの活性化タイミングに対応して定められる。
【０１５４】
制御信号ＲＣ０は、リターンクロックＲＣＬＫの活性化（Ｈレベルへ）タイミングよりΔｔ２早く活性化され、リターンクロックＲＣＬＫが活性化される間、活性状態（Ｈレベル）を維持する。制御信号ＲＣ１は、制御信号ＲＣ０と同時に活性化（Ｈレベルへ）され、期間Δｔ１の間活性状態（Ｈレベル）を維持した後に、リターンクロックＲＣＬＫが活性化（Ｈレベルへ）された後に非活性化（Ｌレベルへ）される。制御信号ＲＣ２は、制御信号ＲＣ１が非活性化（Ｌレベルへ）されるタイミングより後に活性化（Ｈレベルへ）され、リターンクロック信号ＲＣＬＫと同時に非活性化（Ｌレベルへ）される。
【０１５５】
再び図１６を参照して、制御信号ＲＣ０が非活性状態（Ｌレベル）である間は、ノードＮ１およびＮ２の電位レベルはＨレベル（電源電位Ｖｃｃ）にプリチャージされる。これに応じて、制御信号ＵＰおよびＤＯＷＮはいずれも非活性化（Ｌレベル）される。
【０１５６】
制御信号ＲＣ０が活性化されると、ノードＮ１およびＮ２は、電源電位Ｖｃｃと切り離される。また、同時に制御信号ＲＣ１が活性化（Ｈレベル）されるので、ノードＮ１（Ｖｃｃプリチャージ）〜トランジスタＴ１〜トランジスタＴ３〜接地電位Ｖｓｓおよび、ノードＮ２（Ｖｃｃプリチャージ）〜トランジスタＴ２〜トランジスタＴ１３〜接地電位Ｖｓｓに電流経路が形成される。したがって、トランジスタＴ１およびＴ２のゲートにそれぞれ入力される相補クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが、ノードＮ１およびＮ２の電位レベル差に反映されて現れる。ノードＮ１およびＮ２の間の電位レベル差は、トランジスタＴ７〜Ｔ１０で増幅される。
【０１５７】
さらに、制御信号ＲＣ１が非活性化（Ｌレベルへ）されて、信号ＲＣ２が活性化（Ｈレベルへ）されると、増幅されたノードＮ１およびＮ２の電位レベルは、トランジスタＴ７〜Ｔ１０で構成される交差結合型アンプによってラッチされる。ノードＮ１およびＮ２の電位レベルと、位相比較結果を示す制御信号ＵＰおよびＤＯＷＮの信号レベルとの関係は、図１３で説明した内容と同一であるので、説明は繰り返さない。
【０１５８】
このような構成とすることによって、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの間の電位レベル差の増幅動作を、制御信号ＲＣ１が活性化されるΔｔ１の期間のみで実行することができる。制御信号ＲＣ１の活性化期間（Ｈレベル）の中央を、リターンクロックＲＣＬＫの活性化エッジと合せることによって、特定のウインドウ期間においてのみ相補の外部クロックの電位レベル差の増幅動作を実行することになるので、リターンクロックＲＣＬＫを外部クロックとの位相とさらに正確に比較することができる。
【０１５９】
図１８は、位相比較器２１０の第５の構成例を示す回路図である。
図１８を参照して、第５の構成例に従う位相比較器２１０は、図１６に示される位相比較器と類似の構成を有し、トランジスタＴ２のゲートに入力される信号が、反転クロックＥＸＴ．／ＣＬＫではなく単一の外部クロックＥＸＴ．ＣＬＫを受付るための基準電圧ＶＲＥＦである点が異なる。
【０１６０】
このような構成とすることによって、位相比較器２１０は、リターンクロックＲＣＬＫの活性化エッジを中心として設けられる特定の期間において、外部クロックＥＸＴ．ＣＬＫと基準電圧ＶＲＥＦとの電位レベル差を増幅して、その増幅結果を増幅しかつラッチすることができる。したがって、外部クロックが相補クロックでなく単一のクロックである場合にも、リターンクロックＲＣＬＫの位相と外部クロックＥＸＴ．ＣＬＫとの位相比較を正確に実行することができる。
【０１６１】
図１９は、位相比較器の第６の構成例を示す回路図である。
図１９を参照して、第６の構成例に従う位相比較器２１０は、相補クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫをノードＮ１およびＮ２に伝達するためのトランスファゲートＴＧ１およびＴＧ２と、ノードＮ１およびＮ２の電位差を増幅してラッチする差動増幅ラッチ回路２１６と、差動増幅ラッチ回路２１６と電源電位Ｖｃｃおよび接地電位Ｖｓｓとの間にそれぞれ電気的に結合されるＰ型ＭＯＳトランジスタＴ１４およびＮ型ＭＯＳトランジスタＴ３とを含む。差動増幅ラッチ回路２１６は、制御信号ＲＣをトリガとして、トランジスタＴ３およびＴ１４を介して動作電流を供給されて、差動増幅動作を開始する。
【０１６２】
同様に、制御信号ＲＣをトリガとして、トランスファゲートＴＧ１およびＴＧ２はクロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫのノードＮ１およびＮ２への伝達を中止する。したがって、差動増幅ラッチ回路２１６は、制御信号ＲＣが活性化されたタイミングにおけるクロックＥＸＴ．ＣＬＫとＥＸＴ．／ＣＬＫとの間の電位レベル差を閉じ込めて増幅かつラッチし、ラッチ情報に基づいて制御信号ＵＰおよびＤＯＷＮを生成する。
【０１６３】
図２０は、図１９に示される第６の構成例に従う位相比較器の構成を詳細に説明する回路図である。
【０１６４】
図２０を参照して、トランスファゲートＴＧ１およびＴＧ２は、制御信号ＲＣに応答して動作するＣＭＯＳゲートで構成される。トランジスタＴ３は、ノードＮｓと接地電位Ｖｓｓとの間に結合され、ゲートに制御信号ＲＣの反転信号／ＲＣを受ける。トランジスタＴ１４は、ゲートに制御信号ＲＣの反転信号／ＲＣを受ける。
【０１６５】
差動増幅ラッチ回路２１６は、ノードＮｄとノードＮ１およびＮ２との間にそれぞれ電気的に結合されるＰ型ＭＯＳトランジスタＴ９およびＴ１０と、ノードＮｓとＮ１およびＮ２との間にそれぞれ電気的に結合されるＮ型ＭＯＳトランジスタＴ７およびＴ８とを含む。トランジスタＴ７およびＴ９のゲートはノードＮ２と結合され、トランジスタＴ８およびＴ１０のゲートはノードＮ１と結合される。
【０１６６】
制御信号ＲＣの活性化（Ｈレベル）をトリガとして、トランジスタＴ７〜Ｔ１０で構成される交差結合型アンプが動作して、ノードＮ１およびＮ２の間の電位レベル差の増幅が開始される。また、このタイミングにおいて、トランスファゲートＴＧ１およびＴＧ２はオフされて、ノードＮ１およびＮ２は、外部クロックＥＸＴ．ＣＬＫとＥＸＴ．／ＣＬＫとそれぞれ切り離される。
【０１６７】
したがって、差動増幅ラッチ回路２１６は、制御信号ＲＣの活性化（Ｈレベル）タイミングにおける外部クロックＥＸＴ．ＣＬＫとＥＸＴ．／ＣＬＫの電位レベルを閉じ込めて、閉じ込めた電位レベル差を増幅してノードＮ１およびＮ２に出力する。制御信号ＲＣの活性化タイミングにおける互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルの関係と、位相比較結果を示す制御信号ＵＰおよびＤＯＷＮの信号レベルとの関係は、図１３で説明した内容と同一であるので、説明は繰り返さない。
【０１６８】
このような構成によっても、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが等しくなるタイミングで規定される外部クロックの位相と、制御信号ＲＣすなわちリターンクロックの位相とを比較して、位相比較結果を制御信号ＵＰおよびＤＯＷＮに反映して出力することが可能である。
【０１６９】
図２１は、位相比較器２１０の第７の構成例を示す回路図である。
図２１を参照して、第７の構成例に従う位相比較器２１０は、図２０に示される位相比較器と同様の構成を有するが、トランスファゲートＴＧ２を介してノードＮ２に伝達される信号が、反転クロックＥＸＴ．／ＣＬＫではなく単一の外部クロックＥＸＴ．ＣＬＫを受付るための基準電圧ＶＲＥＦである点が異なる。その他の構成および動作については、図２０に示される位相比較器２１０と同様であるので説明は繰返さない。
【０１７０】
このような構成とすることによって、外部クロックが相補クロックでなく単一のクロックである場合にも、リターンクロックＲＣＬＫの位相と外部クロックＥＸＴ．ＣＬＫとの位相比較を正確に行なうことができる。
【０１７１】
実施の形態１０において説明した種々の構成例に従う位相比較器は、実施の形態１〜９に従うクロック発生回路中に具備される位相比較器２１０，２１０ａ，２１０ｂに適宜使用することができる。
【０１７２】
また、本実施の形態においては、半導体記憶装置におけるデータ入力／出力タイミングを実行するためのトリガ信号となる内部動作クロックの生成について代表的に説明したが、本願発明は、外部クロックに同期して動作する内部回路に対する動作クロックの供給について、一般的に適用することが可能である。この場合には、実施の形態１〜９の構成におけるデータ出力制御回路５０もしくはデータ入力ラッチ回路４０を、内部回路に置換えて本願発明の構成を適用すればよい。
【０１７３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７４】
【発明の効果】
請求項１記載のクロック発生回路は、位相比較器に入力される内部クロックの位相を、互いに相補の外部クロックの電位レベルが交差する位相と直接比較するので、外部クロック波形、電源電圧、電源ノイズ、温度条件、およびプロセス等の変動によって生じる外部クロックを内部クロックに変換する際に生じる遅延時間の変動が、内部クロックの位相精度に悪影響を与えることを防止でき、内部クロックの位相精度を良好に維持できる。さらに、外部クロックの１周期に対応して第１および第２の位相比較器による遅延調整を実行できるので、ロック状態に至るまでの所要時間を短縮して位相調整を高速化できる。さらに、位相を合せ込むべきクロックエッジ（立上りエッジ／立下りエッジ）を取り違えることがなくなるので、ロック可能な周波数範囲を広く取ることができる。
【０１７６】
請求項２記載のクロック発生回路は、内部クロックの位相精度を良好に維持できる効果に加えて、外部クロックの立上りおよび立下りエッジの両方に応答して内部クロックを生成できる。また、第１および第２の可変遅延回路の遅延量を共通に制御するので、外部クロックの両エッジにそれぞれ対応する内部クロックの活性化を等間隔化することができる。
【０１７７】
請求項３記載のクロック発生回路は、内部クロックの位相精度を良好に維持できる効果に加えて、外部クロックの立上りおよび立下りエッジの両方に応答して内部クロックを生成できる。さらに、外部クロックの両エッジにそれぞれ応答して生成される内部動作トリガ信号の位相を独立に調整するので、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの間のスキューを独立に調整できる。
【０１７８】
請求項４記載のクロック発生回路は、内部クロックの位相精度を良好に維持できる効果に加えて、外部クロックの立上りおよび立下りエッジの両方に応答して内部クロックを生成できる。さらに、クロックセレクタを用いない簡易な制御に基づいて、外部クロックの両エッジにそれぞれ応答して生成される内部動作トリガ信号の位相を独立に調整して、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの間のスキューを独立に調整できる。
【０１７９】
請求項５から１０記載のクロック発生回路は、ＤＬＬによってフィードバックされる内部クロックの位相と相補の外部クロックの電位が交差する位相とを、位相比較器によって正確に比較することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に従うクロック発生回路を具備する半導体記憶装置１０の構成を示す概略ブロック図である。
【図２】  実施の形態１に従うクロック発生回路１００の構成を示すブロック図である。
【図３】  実施の形態２に従うクロック発生回路１０１の構成を示すブロック図である。
【図４】  位相比較器２１０の構成例を示すブロック図である。
【図５】  位相比較器２１０の他の構成例を示すブロック図である。
【図６】  本発明の実施の形態３に従うクロック発生回路１０２の構成を示すブロック図である。
【図７】  本発明の実施の形態４に従うクロック発生回路１０３の構成を示すブロック図である。
【図８】  本発明の実施の形態５に従うクロック発生回路１０４の構成を示すブロック図である。
【図９】  本発明の実施の形態６に従うクロック発生回路１０５の構成を示すブロック図である。
【図１０】  本発明の実施の形態７に従うクロック発生回路１０６の構成を示すブロック図である。
【図１１】  本発明の実施の形態８に従うクロック発生回路１０７の構成を示す回路図である。
【図１２】  本発明の実施の形態９に従うクロック発生回路１０８の構成を示すブロック図である。
【図１３】  位相比較器２１０の第１の構成例を示す回路図である。
【図１４】  位相比較器２１０の第２の構成例を示す回路図である。
【図１５】  位相比較器２１０の第３の構成例を示す回路図である。
【図１６】  位相比較器２１０の第４の構成例を示す回路図である。
【図１７】  制御信号ＲＣ０、ＲＣ１およびＲＣ２の活性化タイミングを説明するタイミングチャートである。
【図１８】  位相比較器２１０の第５の構成例を示す回路図である。
【図１９】  位相比較器２１０の第６の構成例を示す回路図である。
【図２０】  第６の構成例に従う位相比較器の構成を詳細に説明する回路図である。
【図２１】  位相比較器２１０の第７の構成例を示す回路図である。
【図２２】  ＳＤＲＡＭにおけるデータ出力タイミングを説明するタイミングチャートである。
【図２３】  ＤＤＲ−ＳＤＲＡＭのデータ出力タイミングを示すタイミングチャートである。
【図２４】  ＤＬＬを用いた従来の技術のクロック発生回路５００の構成を示すブロック図である。
【図２５】  ＤＤＲ−ＳＤＲＡＭに用いられる従来の技術のクロック発生回路５１０の構成を示すブロック図である。
【図２６】  従来のクロック発生回路５００の動作を示すタイミングチャートである。
【符号の説明】
３０  メモリコア、４０  データ入力ラッチ回路、５０  データ出力制御回路、１００，１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８クロック発生回路、１２０，１２５，１２５ａ，１２５ｂ  クロック入力回路、１３０，１３０ａ，１３０ｂ  可変遅延回路、１４０，１４０ａ，１４０ｂ，１６０  レプリカ回路、１５０，１５０ａ，１５０ｂ  遅延制御回路、１７０  クロックセレクタ、１８０  遅延調整回路、２００，２１０，２１０ａ，２１０ｂ  位相比較器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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