(57)【特許請求の範囲】
【請求項１】
異なる積層面上に形成された端子ターゲットと該端子ターゲットに接続される狭小配線とを有するスタンダードセルと、
狭小配線と同一積層面上に形成される電源配線または接地配線とを備え、
端子ターゲットは、電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて電源配線または接地配線から遠ざかる方向に延長され、
狭小配線は、デザインルール違反領域の外側に形成され、
前記狭小配線と前記端子ターゲットとが、デザインルール違反領域の外側で、ビアを介して接続されていることを特徴とする半導体集積回路。
【請求項２】
異なる積層面上に形成された端子ターゲットと該端子ターゲットに接続される狭小配線とを有するスタンダードセルと、
狭小配線と同一積層面上に形成される電源配線または接地配線とを備え、
端子ターゲットが電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて電源配線または接地配線から遠ざかる方向に延長できるように、端子ターゲットが形成される積層面内に延長可能領域が設定され、
前記狭小配線と前記端子ターゲットとが、デザインルール違反領域の外側で、ビアを介して接続されていることを特徴とする半導体集積回路。
【請求項３】
請求項１または２に記載の半導体集積回路であって、
電源配線または接地配線は、論理ゲートに電源電圧または接地電圧を供給するための配線であることを特徴とする半導体集積回路。
【請求項４】
少なくとも１つのスタンダードセルおよび電源配線または接地配線を有する半導体集積回路の配置配線方法において、
電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて電源配線または接地配線から遠ざかる方向に延長する端子ターゲットを有するスタンダードセルを形成するステップと、
デザインルール違反領域の外側に狭小配線を形成するステップと、
電源配線または接地配線を狭小配線と同一積層面上に形成するステップと、
デザインルール違反領域の外側に狭小配線を端子ターゲットに接続するステップとを有することを特徴とする方法。
【請求項５】
少なくとも１つのスタンダードセルおよび電源配線または接地配線を有する半導体集積回路の配置配線方法において、
電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて延長する端子ターゲットを有するスタンダードセルを形成するステップと、
デザインルール違反領域の外側に狭小配線を形成するステップと、
電源配線または接地配線を狭小配線と同一積層面上に形成するステップと、
デザインルール違反領域の外側に狭小配線を端子ターゲットに接続するステップとを有し、
スタンダードセルを形成するステップは、
電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて延長する端子ターゲットを有するスタンダードセルを複数用意するステップと、
用意された複数のスタンダードセルの中から、電源配線または接地配線および狭小配線の位置関係に基いて、適当なスタンダードセルを選択するステップとを有することを特徴とする方法。
【請求項６】
少なくとも１つのスタンダードセルおよび電源配線または接地配線を有する半導体集積回路の配置配線方法において、
電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて延長する端子ターゲットを有するスタンダードセルを形成するステップと、
デザインルール違反領域の外側に狭小配線を形成するステップと、
電源配線または接地配線を狭小配線と同一積層面上に形成するステップと、
デザインルール違反領域の外側に狭小配線を端子ターゲットに接続するステップとを有し、
スタンダードセルを形成するステップは、
端子ターゲットが電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて延長できるように、端子ターゲットが形成される積層面内に延長可能領域が設定されたスタンダードセルを用意するステップと、
電源配線または接地配線および狭小配線の位置関係に基いて、端子ターゲットを延長可能領域に延長させるステップを有することを特徴とする方法。
【請求項７】
請求項４ないし６のいずれか１に記載の方法において、
電源配線または接地配線は、スタンダードセルに電源電圧または接地電圧を供給するための配線であることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のスタンダードセルおよび幅広の電源配線を配置し配線してなる半導体集積回路、およびその配置配線方法に関する。
【０００２】
【従来の技術】
これまで、複数のスタンダードセルをレイアウト設計する場合、スタンダードセル方式と呼ばれるレイアウト自動設計手法が一般に用いられている。この手法によれば、種類の異なる論理ゲート（例えば、インバータ、ＡＮＤゲート、ＯＲゲート、ラッチ、フリップフロップなど）を含むスタンダードセルを、自動配線配置ツールのセルライブラリに登録しておき、ユーザ入力によるネットリストに基き、これら複数のスタンダードセルを自動的に配置配線して、最適化されたレイアウトを有する所望の論理回路を容易に設計することができる。これらのスタンダードセルは、一般に、ＣＭＯＳで構成されている。
【０００３】
図５は、従来式の半導体集積回路５１のレイアウト平面図である。半導体集積回路５１は、図５の微小ブロックで示す種類の異なる論理ゲート（例えば、インバータ、ＡＮＤゲート、ＯＲゲート、ラッチ、フリップフロップなど）を含むスタンダードセル５２を、列状に整列させたスタンダードセル列５３を複数列有している。
【０００４】
また、半導体集積回路５１は、これを包囲するように形成された、比較的に幅広のＶＤＤ金属配線５４およびＧＮＤ金属配線５５（以下、各々、ＶＤＤリング５４およびＧＮＤリング５５という。）を備える。また、ＶＤＤリング５４およびＧＮＤリング５５は、左右方向に延長する部分５４ａ，５５ａ（メタル１層配線で形成される。）と、上下方向に延長する部分５４ｂ，５５ｂ（メタル２層配線で形成される。）とから構成される。さらに、半導体集積回路５１は、各リング５４，５５の上下方向に延長する部分５４ｂ，５５ｂに対して平行に延びる比較的に幅広のＶＤＤ金属配線５６およびＧＮＤ金属配線５７（以下、各々、ＶＤＤストラップ５６およびＧＮＤストラップ５７という。）を少なくとも１つ備える。なお、ＶＤＤストラップ５６およびＧＮＤストラップ５７は、メタル２層配線で形成される。
【０００５】
スタンダードセル列５３に整列された各スタンダードセル５２は、電源電圧および接地電圧を供給するためのＶＤＤ金属配線およびＧＮＤ金属配線を共有する。各リング５４，５５の上下方向に延長する部分５４ｂ，５５ｂは、垂直ビアホールを介して、スタンダードセル５２が共有するＶＤＤ金属配線およびＧＮＤ金属配線に接続される。また、リング５４，５５の左右方向に延長する部分５４ａ，５５ａは、垂直ビアホールを介して、ＶＤＤストラップ５６およびＧＮＤストラップ５７と、各スタンダードセル５２が共有するＶＤＤ金属配線およびＧＮＤ金属配線に接続される。
【０００６】
図６は、従来式の半導体集積回路５１の拡大レイアウト平面図であって、インバータ６０と、その左側に隣接する幅広のＧＮＤストラップ５７を示す。インバータ６０は、ｐ型トランジスタ領域６２ａおよびｎ型トランジスタ領域６２ｂを有し、その上下端において、それぞれ電源電圧および接地電圧を供給するためのＶＤＤ金属配線６４ａおよびＧＮＤ金属配線６４ｂがメタル１層配線を用いて形成されている。また、インバータ６０は、入力および出力端子ターゲット６６ａ，６６ｂを有し、これらはメタル１層配線を用いて形成される。さらに、他のスタンダードセル５２と互いに結線するために、垂直ビアホール６８ａ，６８ｂを介して接続される比較的に狭小な端子配線７０ａ，７０ｂが、メタル２層配線を用いて形成されている。
【０００７】
ところで、半導体集積回路の集積度が、近年ますます増加する傾向にあり、金属配線を含むスタンダードセルがいっそう小型化している。これに伴い、ＤＳＭ（Deep Sub Micron）プロセスの金属配線工程において、これまで用いられてきたサブトラクティブ・アルミニウム配線（ＢＥＯＬ）に代わって、シート抵抗が約４０％より低いダマシン・銅配線を採用しようとする研究開発が進められている。
【０００８】
【発明が解決しようとする課題】
しかしながら、ダマシン銅配線を用いて配線した場合、アルミニウム配線を用いた場合と比べて、デザインルールなどの制約条件が相当に厳しいことが分かってきた。例えば、２つのダマシン銅配線の配線間隔幅は、アルミニウム配線間隔幅に比べてより大きく設定する必要がある。これについて、図７を参照しながら、以下さらに詳述する。
【０００９】
図７は、幅広のＧＮＤストラップ５７（またはＶＤＤリング５４）、およびこれに隣接するスタンダードセル５２（例えば、インバータ６０）の入力および出力端子ターゲット７０ａ，７０ｂに接続される端子配線７０の概略寸法を示す拡大図である。インバータ６０の端子配線７０ａ，７０ｂ、および幅広のＧＮＤストラップ５７は、メタル２層配線を用いて、同一積層面上に形成されている。一般に、同一積層面上に形成されるＧＮＤストラップ５７および隣接する端子配線７０ｂの間隔ｄ１と、端子配線７０ａ，７０ｂの間隔ｄ２は、スタンダードセルを配置する際のデザインルールとして定義され、ＧＮＤストラップ５７および各端子配線７０ａ，７０ｂの幅ａ，ｂおよび金属構成材料に依存して決定される。このとき、幅広のＧＮＤストラップ５７から所定の間隔ｄ１よりも接近して、インバータ６０の端子配線７０ｂを配置することができない。（つまり、デザインルール違反が生じる。）以下、本明細書において、ＧＮＤストラップ５７などの幅広配線に関してデザインルール違反が生じるような所定の間隔ｄ１を含む領域を、デザインルール違反領域Ｒと呼ぶ。すなわち、幅広のＧＮＤストラップ５７に隣接するスタンダードセル５２を配置する場合、そのより近接する方の端子配線７０ｂがデザインルール違反領域Ｒ内に配置されないようにする必要がある。
【００１０】
ＧＮＤストラップ５７のデザインルール違反領域Ｒを定義する所定の間隔ｄ１は、各金属配線がアルミニウム配線である場合、端子配線７０ａ，７０ｂの配線幅と実質的に同じ程度であるが、各金属配線がダマシン銅配線である場合、端子配線７０ａ，７０ｂの幅のほぼ５倍ないし２０倍以上となり得る。これは、ダマシン銅配線を金属配線として利用したとき、アルミニウム配線を用いた場合に比べて、幅広のＧＮＤストラップ５７から、端子配線７０の幅ｂに対してほぼ５倍ないし２０倍程度のデザインルール違反領域Ｒを設ける必要があることを意味する。このデザインルール違反領域Ｒにおいては、スタンダードセル５２が配線できないので、従来式の半導体集積回路５１においては、スタンダードセル５２全体を、ＧＮＤストラップ５７などの幅広配線から所定の間隔だけ離間させて配置設計せざるを得なかった。その結果、図６で示すように、スタンダードセル５２とＧＮＤストラップ５７の間にマージン８０を設ける必要があり、このマージン８０がデッドスペースとなり、半導体集積回路の高集積化を阻む原因となっていた。
【００１１】
そこで本発明は、半導体集積回路の高集積化を阻む原因となるデッドスペースを低減するために、スタンダードセルの端子ターゲットを、幅広のリング（またはストラップ）のデザインルール違反領域Ｒを超えて延長させ、スタンダードセルの端子配線を、幅広のリング（またはストラップ）のデザインルール違反領域Ｒを超えた位置において配線できるようにした半導体集積回路、およびこれを配線配置する方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
したがって、請求項１に記載の発明によれば、異なる積層面上に形成された端子ターゲットと該端子ターゲットに接続される狭小配線とを有するスタンダードセルと、狭小配線と同一積層面上に形成される電源配線または接地配線とを備え、端子ターゲットは、電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて電源配線または接地配線から遠ざかる方向に延長され、狭小配線は、デザインルール違反領域の外側に形成され、前記狭小配線と前記端子ターゲットとが、デザインルール違反領域の外側で、ビアを介して接続されている半導体スタンダードセルを提供することができる。
【００１３】
請求項２に記載の発明によれば、異なる積層面上に形成された端子ターゲットと該端子ターゲットに接続される狭小配線とを有するスタンダードセルと、狭小配線と同一積層面上に形成される電源配線または接地配線とを備え、端子ターゲットが電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて電源配線または接地配線から遠ざかる方向に延長できるように、端子ターゲットが形成される積層面内に延長可能領域が設定され、前記狭小配線と前記端子ターゲットとが、デザインルール違反領域の外側で、ビアを介して接続されている半導体スタンダードセルを提供することができる。
【００１４】
請求項３に記載の発明によれば、電源配線または接地配線は、スタンダードセルに電源電圧または接地電圧を供給するための配線である。
【００１５】
請求項４に記載の発明によれば、少なくとも１つのスタンダードセルおよび電源配線または接地配線を有する半導体集積回路の配置配線方法において、電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて電源配線または接地配線から遠ざかる方向に延長する端子ターゲットを有するスタンダードセルを形成するステップと、デザインルール違反領域の外側に狭小配線を形成するステップと、電源配線または接地配線を狭小配線と同一積層面上に形成するステップと、デザインルール違反領域の外側に狭小配線を端子ターゲットに接続するステップとを有する半導体スタンダードセルの配置配線方法を提供することができる。
【００１６】
請求項５に記載の発明によれば、少なくとも１つのスタンダードセルおよび電源配線または接地配線を有する半導体集積回路の配置配線方法において、電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて延長する端子ターゲットを有するスタンダードセルを形成するステップと、デザインルール違反領域の外側に狭小配線を形成するステップと、電源配線または接地配線を狭小配線と同一積層面上に形成するステップと、デザインルール違反領域の外側に狭小配線を端子ターゲットに接続するステップとを有し、少なくとも１つのスタンダードセルおよび電源配線または接地配線を有する半導体スタンダードセルの配置配線方法において、スタンダードセルを形成するステップは、電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて延長する端子ターゲットを有するスタンダードセルを複数用意するステップと、用意された複数のスタンダードセルの中から、電源配線または接地配線および狭小配線の位置関係に基いて、適当なスタンダードセルを選択するステップとを有する半導体スタンダードセルの配置配線方法を提供することができる。
【００１７】
請求項６に記載の発明によれば、少なくとも１つのスタンダードセルおよび電源配線または接地配線を有する半導体集積回路の配置配線方法において、電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて延長する端子ターゲットを有するスタンダードセルを形成するステップと、デザインルール違反領域の外側に狭小配線を形成するステップと、電源配線または接地配線を狭小配線と同一積層面上に形成するステップと、デザインルール違反領域の外側に狭小配線を端子ターゲットに接続するステップとを有し、スタンダードセルを形成するステップは、端子ターゲットが電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて延長できるように、端子ターゲットが積層される積層面内に延長可能領域が設定されたスタンダードセルを用意するステップと、電源配線または接地配線および狭小配線の位置関係に基いて、端子ターゲットを延長可能領域に延長させるステップを有する半導体スタンダードセルの配置配線方法を提供することができる。
【００１８】
請求項７に記載の発明によれば、電源配線または接地配線は、スタンダードセルに電源電圧または接地電圧を供給するための配線である。
【００１９】
【発明の実施の形態】
図面を参照しながら、本発明の半導体集積回路およびその配置配線方法について以下詳述する。本実施形態の説明において、理解を容易にするために方向を表す用語（例えば、「上下方向」、「左右方向」、など）を適宜用いるが、これは説明のためのものであって、これらの用語は本発明を限定するものでない。
【００２０】
図１は、本発明に係る半導体集積回路１のレイアウト平面図である。半導体集積回路１は、図１の微小ブロックで示す種類の異なる論理ゲート（例えば、インバータ、ＡＮＤゲート、ＯＲゲート、ラッチ、フリップフロップなど）を含むスタンダードセルを、列状に整列させたスタンダードセル列３を複数列有している。
【００２１】
また、半導体集積回路１は、これを包囲するように形成された、比較的に幅広のＶＤＤ金属配線４およびＧＮＤ金属配線５（以下、各々、ＶＤＤリング４およびＧＮＤリング５という。）を備える。また、ＶＤＤリング４およびＧＮＤリング５は、左右方向に延長する部分４ａ，５ａ（メタル１層配線で形成される。）と、上下方向に延長する部分４ｂ，５ｂ（メタル２層配線で形成される。）とから構成される。さらに、半導体集積回路１は、各リング４，５の上下方向に延長する部分４ｂ，５ｂに対して平行に延びる比較的に幅広のＶＤＤ金属配線６およびＧＮＤ金属配線７（以下、各々、ＶＤＤストラップ６およびＧＮＤストラップ７という。）を少なくとも１つ備える。なお、ＶＤＤストラップ６およびＧＮＤストラップ７は、メタル２層配線で形成される。
【００２２】
スタンダードセル列３に整列された各スタンダードセル２は、電源電圧および接地電圧を供給するためのＶＤＤ金属配線およびＧＮＤ金属配線（後述する）を共有する。各リング４，５の上下方向に延長する部分４ｂ，５ｂは、垂直ビアホールを介して、スタンダードセル２が共有するＶＤＤ金属配線およびＧＮＤ金属配線に接続される。また、リング４，５の左右方向に延長する部分４ａ，５ａは、垂直ビアホールを介して、ＶＤＤストラップ６およびＧＮＤストラップ７と、スタンダードセル２が共有するＶＤＤ金属配線およびＧＮＤ金属配線に接続される。これにより、スタンダードセル２が共有するＶＤＤ金属配線およびＧＮＤ金属配線の電圧降下を補償することができる。
【００２３】
これまで説明した各メタル配線は、好適には、優先的に一定方向に延長するように設計される。例えば、リング４，５の左右方向に延長する部分４ａ，５ａなどのメタル１層配線は、優先的に図１で示す左右方向に延長し、リング４，５の上下方向に延長する部分４ｂ，５ｂおよびＶＤＤストラップ６およびＧＮＤストラップ７などのメタル２層配線は、上下方向に延びるようにルール化しておく。同様に、図示しないメタル３層配線以降の奇数メタル配線が左右方向に、偶数メタル配線が上下方向に延びるように、優先的に配線されることが好ましい。
【００２４】
図２は、本発明に係る半導体集積回路１の拡大レイアウト平面図であって、スタンダードセル２と、その左側に隣接する幅広のＧＮＤストラップ７を示す。まず、スタンダードセル２の一般的構成について、インバータ１０を用いて説明する。スタンダードセル２は、ＣＭＯＳで構成された複数のトランジスタを有し、例えば、インバータ１０は、ｐ型トランジスタ領域１２ａおよびｎ型トランジスタ領域１２ｂを有する。また、スタンダードセル２の上下端において、それぞれ電源電圧および接地電圧を供給するためのＶＤＤ金属配線１４ａおよびＧＮＤ金属配線１４ｂがメタル１層配線を用いて形成されている。上述のとおり、列状に整列させたスタンダードセル列３は、直線状に延びたＶＤＤ金属配線１４ａおよびＧＮＤ金属配線１４ｂを共有している。また、スタンダードセル２は、少なくとも１つの入力および出力端子ターゲット１６ａ，１６ｂを有し、これらはメタル１層配線を用いて形成される。さらに、他のスタンダードセル２と互いに配線するために、垂直ビアホール１８ａ，１８ｂを介して接続される比較的に狭小な端子配線２０ａ，２０ｂが、メタル２層配線を用いて形成されている。
【００２５】
一般に、ＤＳＭ（Deep Sub Micron）プロセスのフロアプラン工程において、同一積層面上に形成される２つの金属配線を、デザインルールとして定義される所定間隔よりも接近させてレイアウト設計することはできない。つまり、一方の金属配線を配置するとき、他方の金属配線から所定距離以上隔てた位置にレイアウト設計する必要がある。上述のように、本明細書においては、一方の金属配線から所定距離内の領域に、他方の金属配線を設計配置することが禁止される領域のことを、デザインルール違反領域Ｒと称し、これは金属材質および配線幅などのさまざまな要因によって変動する。例えば、ダマシン銅配線のデザインルール違反領域Ｒがアルミニウム配線のそれより広く、幅広の金属配線のデザインルール違反領域Ｒが狭小な金属配線よりも広い。したがって、同じ金属材質を用いて、幅広金属配線と狭小金属配線とを隣接させて配置する場合、幅広な金属配線のデザインルール違反領域Ｒに狭小な金属配線が配線されないように、レイアウト設計する必要がある。
【００２６】
図２から明らかなように、ＧＮＤストラップ７、およびインバータ１０の端子配線２０ａ，２０ｂは、メタル２層配線で形成され、しかも互いに隣接している。したがって、メタル２層配線において、端子配線２０ａ，２０ｂは、ＧＮＤストラップ７から所定の水平距離ｄ１を隔てたデザインルール違反領域Ｒの外側にレイアウトしなければならない。
【００２７】
そこで、本発明によれば、出力端子ターゲット１６ｂは、ＧＮＤストラップ７から遠ざかる方向にデザインルール違反領域Ｒを超えて延び、かつ端子配線２０ｂと、垂直ビアホール１８ｂを介して、デザインルール違反領域Ｒの外側において接続されている。これにより、ＧＮＤストラップ７と端子配線２０ｂの間に生じるデザインルール違反を解消することができる。
【００２８】
図３を参照しながら、図２で示すインバータ１０の変形例を説明する。図３（ａ）は、図２のインバータ１０のみの平面図であって、ＧＮＤストラップ７、端子配線２０ａ，２０ｂ、およびビアホール１８ａ，１８ｂが省略されている。図３（ｂ）ないし図３（ｄ）は、図３（ａ）と同様のレイアウト平面図である。
【００２９】
図３（ｂ）は、幅広のＧＮＤストラップ７から遠ざかる方向へ、端子ターゲット１６ｂをさらに延長させたインバータ１０を示す。これにより、デザインルール違反領域Ｒが図３（ａ）で示した場合よりも広い場合であっても、幅広のＧＮＤストラップ７に対するデザインルール違反を回避しながら、端子配線２０ｂを配線することができる。
【００３０】
なお、幅広のＧＮＤストラップ７が、図３（ａ）または図３（ｂ）で示すインバータ１０の右側に配置される場合、このインバータ１０と鏡像関係（左右対称関係）にあるレイアウトを有するインバータ１０を用いて、幅広のＧＮＤストラップ７に対するデザインルール違反を回避しながら、端子配線２０ａ，２０ｂを配置することができる。換言すると、幅広のＧＮＤストラップ７と端子配線２０ａ，２０ｂとの位置関係に応じて、適当なインバータ１０を選択して用いることにより、デザインルール違反を解消することができる。
【００３１】
図３（ｃ）で示すインバータ１０においては、その端子ターゲット１６ｂが右方向に延長するだけでなく、端子ターゲット１８ａが左方向に延びている。このように構成されたインバータ１０は、幅広のＧＮＤストラップ７がその右側または左側のいずれにあっても利用することができる。つまり、幅広のＧＮＤストラップ７と端子配線２０ａ，２０ｂとの配置位置に関係なく用いることができる。
【００３２】
後述するが、図３（ａ）ないし（ｃ）で示すインバータ１０は、そのパターン形状に関する属性情報とともに、あらかじめセルライブラリに登録されているので、自動配線配置ツールは、幅広のリング５またはストラップ６と端子配線２０ａ，２０ｂとの位置関係に応じて、適当なスタンダードセル２を選択して利用することができる。このように、幅広のリング５またはストラップ６と隣接するスタンダードセル２だけを、図３（ａ）ないし（ｃ）で示すようなスタンダードセル２と置換することにより、極めて容易に、これら幅広配線に関するデザインルール違反を回避または解消することができる。
【００３３】
図３（ｄ）を参照して、本発明によるインバータ１０のさらなる変形例を説明する。図３（ｄ）で示すインバータ１０は、幅広のＧＮＤストラップ７と端子配線２０ｂとの位置関係に応じて、図３（ａ）または図３（ｂ）で示すインバータ１０に変更できるように、端子ターゲット１６ｂと同一積層面上にあらかじめ空白領域１８を確保している点を除いて、図６で示す従来式のインバータ６０と同じものである。これにより、幅広のＧＮＤストラップ７に隣接してインバータ１０を配置する際に、デザインルール違反が生じたインバータ１０を、その確保された空白領域１８に端子ターゲット１６ｂを延長させたインバータ１０に変更または修正することができる。換言すると、図３（ｄ）で示すインバータ１０は、図３（ａ）または図３（ｂ）のインバータ１０に変更または修正できるように、端子ターゲット１６ｂと同一積層面上にメタル配線などが形成されないような空白領域１８を確保（設定）している。
【００３４】
以上のとおり、本発明によれば、メタル２層配線として形成された幅広配線（ＶＤＤリング４の上下方向に延長する部分４ｂおよび各ストラップ６，７）のデザインルール違反領域Ｒを超えて、端子ターゲット１６ａ，１６ｂを延長させることにより、これに接続されるメタル２層配線の端子配線２０ａ，２０ｂを配線する際のデザインルール違反を回避または解消することができる。同様に、本発明によれば、メタル１層配線として形成された幅広配線（ＶＤＤリング４の左右方向に延長する部分４ａ）のデザインルール違反領域Ｒを超えて、端子ターゲットを延長させることにより、これに接続されるメタル１層配線の端子配線を配置する際のデザインルール違反を回避または解消することができる。すなわち、本明細書は、主に、メタル２層配線として形成された幅広配線と端子配線との間に生じ得るデザインルール違反を回避または解消することについて説明したが、当業者ならば容易に理解されるように、メタル１層配線として形成された幅広配線と端子配線との間に生じ得るデザインルール違反を解消するために、本発明を適用することができる。
【００３５】
さらに、図１を参照しながら、半導体集積回路１を包囲するＶＤＤリング４が内側に配置された場合を説明したが、ＶＤＤリング４を外側に、ＧＮＤリング５を内側に配置してもよく、これによって本発明は限定されない。
【００３６】
次に、本発明に係る半導体集積回路の配置配線方法について、図４のフローチャートを参照しながら説明する。ここでは、広く用いられる自動配置配線ツールを用いて、半導体集積回路１を配置配線する方法について説明するが、自動配線配置ツールを用いることは必須ではなく、本発明を限定するものではない。
【００３７】
ステップＳＴ０１のフロアプラン工程において、ユーザは、種類の異なるスタンダードセル２（例えば、インバータ、ＡＮＤゲート、ＯＲゲート、ラッチ、フリップフロップなど）を、そのレイアウト情報および配置配線制約（デザインルール）情報などの属性情報とともに、自動配線配置ツールのセルライブラリにあらかじめ登録しておく。スタンダードセル２の他、マクロセルも同様にセルライブラリに登録しておいてもよい。好適には、上述のように、１種類のスタンダードセル２に対して、同一の形状および機能を有し、かつ属性情報（レイアウト情報）の異なる複数のスタンダードセルを登録しておく。例えば、図３（ａ）ないし（ｄ）で示すようなインバータ１０が、セルライブラリに登録される。
【００３８】
また、ユーザは、ステップＳＴ０１のフロアプラン工程において、レイアウト設計しようとする半導体集積回路１に関して、スタンダードセル２間の回路配線情報（結線情報）を自動配線配置ツールのネットリストに入力するとともに、タイミング情報（配線遅延情報）およびピン配置情報などのプロパティ情報を入力する。また、ユーザは、ステップＳＴ０１のフロアプラン工程において、スタンダードセルを配置する行数、および平均的な配置密度を設定し、配置領域の形状（アスペクト比）などを定義する。
【００３９】
自動配線配置ツールは、ステップＳＴ０２のリング／ストラップ配置工程において、これらのユーザ入力された情報に基づき、各リング４，５および各ストラップ６，７を配置し、ステップＳＴ０３のスタンダードセル配置工程において、各スタンダードセル２を概略配置する。このとき、自動配線配置ツールは、半導体集積回路１の面積が最小となるように、各スタンダードセル２と、各リング４，５および各ストラップ６，７を配置する。
【００４０】
さらに、自動配線配置ツールは、ステップＳＴ０４の概略配線工程において、入力されたネットリストに基いて、各スタンダードセル２と、各リング４，５および各ストラップ６，７を概略配線し、ステップＳＴ０５の概略評価工程において、スタンダードセル２の端子配線２０ａ，２０ｂと、幅広の各リング４，５および各ストラップ６，７との間のデザインルールを満足させながら、半導体集積回路１を配線配置できるかどうかを判断する。
【００４１】
ステップＳＴ０５の概略評価工程において、デザインルール違反が生じると自動配線配置ツールが判断した場合（ＮＯの場合）、例えば、幅広のＧＮＤストラップ７とその右側に隣接するインバータ１０の端子配線２０ｂとの間において、デザインルール違反が生じる（例えば、幅広ＧＮＤストラップ７のデザインルール違反領域Ｒ内にインバータ１０の端子配線２０ｂが配置される）と、自動配線配置ツールが判断した場合について考える。従来式のインバータ６０（図６）を、端子ターゲット１６ｂが幅広ＧＮＤストラップ７から遠ざかる方向（この場合、右方向）へデザインルール違反領域Ｒを超えて延長するインバータ１０（図３（ａ））と置換することにより、幅広ＧＮＤストラップ７とインバータ１０の端子配線２０ｂの間におけるデザインルール違反を解消することができる。
【００４２】
上述のとおり、図３（ａ）ないし（ｃ）で示すインバータ１０は、ステップＳＴ０１のフロアプラン工程において、異なる属性情報を有するインバータとして、セルライブラリに事前に登録してあるので、自動配線配置ツールは、デザインルール違反を認知して、セルライブラリに事前に登録された複数のインバータ１０から、幅広のＧＮＤストラップ７および狭小な端子配線２０ｂの位置関係に基いて、図３（ａ）ないし（ｃ）で示すインバータの中から適当なインバータ１０を選択して、置換することができる。また、図３（ａ）ないし（ｃ）で示すインバータ１０は、端子ターゲット１６ｂのレイアウト以外は同一の形状および機能を有するので、これらのインバータ１０の置換により、半導体集積回路１全体のレイアウト設計が影響を受けることはない。こうして、半導体集積回路１全体の配置配線を完了する時間と労力を大幅に削減することができる。
【００４３】
同様に、幅広ＧＮＤストラップ７とその左側に隣接するインバータ１０の端子配線２０ａの間においてデザインルール違反が生じる場合も同様に、図３（ａ）または（ｂ）で示すインバータ１０と鏡像関係にある端子ターゲット１６ａ，１６ｂのレイアウトを有するインバータ１０、あるいは図３（ｃ）で示すインバータ１０と置換することにより、同様に、容易にデザインルール違反を解消することができる。
【００４４】
これに加えて、図３（ｄ）で示すような空白領域を確保するインバータ１０をセルライブラリに事前登録しておき、これを用いて半導体集積回路１全体をレイアウト設計し、隣接する幅広ＧＮＤストラップ７との間でデザインルール違反が認知された場合に、幅広ＧＮＤストラップ７から所定の水平距離を隔てたデザインルール違反領域Ｒを超えて端子ターゲット１６ｂが延長するように、このインバータ１０を変更または修正してもよい。インバータ１０の端子ターゲット１６ｂを変更することにより、半導体集積回路１全体のレイアウト設計は影響されないので、同様に、半導体集積回路１全体の配置配線を完了する時間と労力を大幅に削減することができる。
【００４５】
ステップＳＴ０５の概略評価工程において、概略的に配線配置可能であると自動配線配置ツールが判断した場合（ＹＥＳの場合）、自動配線配置ツールは、ステップＳＴ０６の詳細配線工程において、スタンダードセル２、幅広の各リング４，５、および各ストラップ６，７を詳細に配線する。
【００４６】
ステップＳＴ０７の詳細評価工程において、スタンダードセル２の端子配線２０ａ，２０ｂと、幅広の各リング４，５および各ストラップ６，７との間のデザインルールを満足させながら、半導体集積回路１を概略的に配線配置できるかどうかを判断する。
【００４７】
ステップＳＴ０７の詳細評価工程において、デザインルール違反が生じると自動配線配置ツールが判断した場合（ＮＯの場合）、ステップＳＴ０５と同様、幅広配線および狭小配線の位置関係に基いて、形状および機能が同じで、属性（端子ターゲット１６ｂ）の異なるスタンダードセル２と置換または変更することにより、デザインルール違反を容易に解消することができる。
【００４８】
ステップＳＴ０７の概略評価工程において、詳細に配線配置可能であると自動配線配置ツールが判断した場合（ＹＥＳの場合）、自動配線配置ツールは、スタンダードセル２、幅広の各リング４，５、および各ストラップ６，７をそのまま詳細に配線して、半導体スタンドードセル１の配置配線工程を完了する。
【００４９】
【発明の効果】
請求項１ないし３に記載の本発明によれば、スタンダードセルと幅広配線の間にデッドスペースとなるマージンを設けることなく、集積度の高い半導体集積回路を提供することができる。
【００５０】
また、請求項４ないし７に記載の本発明によれば、スタンダードセルと幅広配線の間にデッドスペースとなるマージンを設けることなく、半導体集積回路を高い集積度で配置配線する方法を提供することができる。
【００５１】
とりわけ、これらの本発明によれば、幅広配線と隣接する狭小配線の間でデザインルール違反が生じた場合であっても、幅広配線から所定の水平距離を隔てたデザインルール違反領域Ｒを超えて延長する端子ターゲットを有するスタンダードセルに置換または変更することにより、容易にデザインルール違反を解消することができる。このとき、半導体スタンダードセル２全体をあらためて配置設計する必要がないので、半導体集積回路１全体の配置配線を完了する時間と労力を大幅に削減することができる。
【図面の簡単な説明】
【図１】  図１は、本発明に係る半導体スタンダードセルのレイアウト平面図である。
【図２】  図２は、本発明に係る半導体スタンダードセルの拡大レイアウト平面図である。
【図３】  図３（ａ）は、図２で示すインバータのみの平面図で、図３（ｂ）ないし（ｄ）は、図３（ａ）で示すインバータの変形例を示す。
【図４】  図４は、本発明に係る半導体スタンダードセルの配置配線方法を示すフローチャートである。
【図５】  図５は、従来式の半導体スタンダードセルのレイアウト平面図である。
【図６】  図６は、従来式の半導体スタンダードセルの拡大レイアウト平面図である。
【図７】  図７は、幅広配線、およびこれに隣接するスタンダードセルの端子配線の概略寸法を示す拡大図である。
【符号の説明】
１…半導体集積回路、２…スタンダードセル、３…スタンダードセル列、４ａ，４ｂ…ＶＤＤリング、５ａ，５ｂ…ＧＮＤリング、６…ＶＤＤストラップ、７…ＧＮＤストラップ、１０…インバータ、１２ａ…ｐ型トランジスタ領域、１２ｂ…ｎ型トランジスタ領域、１４ａ…ＶＤＤ金属配線、１４ｂ…ＧＮＤ金属配線、１６ａ…入力端子ターゲット、１６ｂ…出力端子ターゲット、１８ａ，１８ｂ…ビアホール、２０ａ，２０ｂ…端子配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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