(57)【特許請求の範囲】
【請求項１】
ワード線活性化コマンドの入力からクロック信号に基づく所定のレイテンシーを経てライトコマンドを入力し、前記ライトコマンドからあらかじめ設定されたライトレイテンシーを経た後に書き込みデータを入力して、データ書き込み動作を行う半導体記憶装置において、
前記ライトコマンドに基づいて書き込みデータの入力回路を活性化し、前記ライトレイテンシーを１より大きな値に設定して書き込みデータを入力し、前記ワード線活性化コマンドからライトコマンドまでのレイテンシーを、前記ライトレイテンシーの伸長を相殺するように短縮したことを特徴とする半導体記憶装置のデータ書き込み方法。
【請求項２】
ワード線活性化コマンドの入力からクロック信号に基づく所定のレイテンシーを経てライトコマンド若しくはリードコマンドを入力し、前記ライトコマンドからあらかじめ設定されたライトレイテンシーを経た後に書き込みデータを入力して、データ書き込み動作を行うとともに、前記リードコマンドからあらかじめ設定されたリードレイテンシーを経た後に読み出し動作を行う半導体記憶装置において、
前記ライトコマンドに基づいて書き込みデータの入力回路を活性化し、前記ライトレイテンシーを１より大きい値で、かつ、前記リードレイテンシーの値より１小さい値に設定して書き込みデータを入力し、前記ワード線活性化コマンドからライトコマンドまでのレイテンシーを、前記ライトレイテンシーの伸長を相殺するように短縮したことを特徴とする半導体記憶装置のデータ書き込み方法。
【請求項３】
前記ワード線活性化コマンドの入力からライトコマンドの入力までのレイテンシーを、前記ワード線活性化コマンドの入力からリードコマンドの入力までのレイテンシーより短くしたことを特徴とする請求項１乃至２のいずれかに記載の半導体記憶装置のデータ書き込み方法。
【請求項４】
クロック信号に基づいてアドレス信号を取り込む第一の入力回路と、
前記クロック信号に基づいて各種コマンド信号を取り込む第二の入力回路と、
前記クロック信号に基づいて書き込みデータを取り込む第三の入力回路と、
前記第一及び第二の入力回路と内部回路との間に介在され、前記クロック信号に基づいてライトレイテンシーを設定するライトレイテンシー設定部と
を備え、前記第一の入力回路で取り込んだアドレス信号及び第二の入力回路で取り込んだライトコマンドに基づいて、前記ライトコマンドの取り込み動作から前記ライトレイテンシーを経た後に、前記内部回路において前記第三の入力回路で取り込んだ書き込みデータの書き込み動作を行う半導体記憶装置において、
前記第二の入力回路から出力されるライトコマンドに基づいて前記第三の入力回路を活性化する初段制御回路を有し、
前記ライトレイテンシーは、あらかじめ設定されたリードレイテンシーより小さく、かつ１より大きい値に設定されていることを特徴とする半導体記憶装置。
【請求項５】
前記ライトレイテンシー設定部には、リードレイテンシーの値より１小さい値をライトレイテンシーとして設定したことを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、データ書き込み動作及びデータ読み出し動作をクロック信号に同期して行うシンクロナスＤＲＡＭに関するものである。
【０００２】
近年、メモリ周辺機器の動作速度の高速化にともない、ＤＲＡＭ等のメモリの動作速度の高速化が進み、データ書き込み動作及びデータ読み出し動作をクロック信号に同期して行うシンクロナスＤＲＡＭ（ＳＤＲＡＭ）が実用化されるに至った。また、ＳＤＲＡＭにおいても、動作速度の更なる高速化を図るために、ＳＤＲ（single  data  rate）からＤＤＲ（double  data  rate）へと移行している。そして、このようなＳＤＲＡＭにおいて、動作速度の高速化を図りながら、消費電力の低減を図ることが必要となっている。
【０００３】
【従来の技術】
ライトレイテンシーが１である従来のＤＤＲＳＤＲＡＭの書き込み動作関連回路を図７に示す。第一の入力回路１ａにはコラムアドレス信号ＡＤが入力され、第二の入力回路１ｂにはコマンド信号ＣＭが入力され、第三の入力回路１ｃには書き込みデータＤＱが入力される。
【０００４】
前記コラムアドレス信号ＡＤは、ＦＩＦＯメモリ２ａを経て、プリデコーダ３に入力される。ＦＩＦＯメモリ２ａは、入力回路１ａから出力されるアドレス信号を、このＳＤＲＡＭのクロック信号の１周期分（１クロック）遅延させて、プリデコーダ３に順次出力する。
【０００５】
プリデコーダ３の出力信号は、メインデコーダ４に入力され、そのメインデコーダ４から出力されるコラム選択信号が該当するセンスアンプ５に出力される。
前記第二の入力回路１ｂは、入力されたコマンド信号ＣＭをＦＩＦＯメモリ２ｂに出力する。ＦＩＦＯメモリ２ｂは、入力されたコマンド信号ＣＭを１クロック遅延させて制御回路６に順次出力する。制御回路６は、コマンド信号ＣＭに基づいて前記メインデコーダ４及びライトアンプ７に活性化信号を出力する。
【０００６】
前記第三の入力回路１ｃに入力される書き込みデータＤＱは、前記ライトアンプ７に入力される。
そして、書き込み動作時には、コマンド信号ＣＭに基づいてライトアンプ７及びメインデコーダ４が活性化され、かつアドレス信号ＡＤに基づいて特定コラムのセンスアンプ５が活性化されるとき、第三の入力回路１ｃからライトアンプ７に書き込みデータＤＱが入力されて、その書き込みデータＤＱがセンスアンプ５から記憶セルに書き込まれる。
【０００７】
上記のような書き込み動作の動作タイミングを図８に従って説明する。書き込み動作時に前記コマンド信号ＣＭとして外部から入力されるワード線活性化コマンドＡＣＴＶから所定のレイテンシー（latency）を経てライトコマンドＷＲが入力される。
【０００８】
ライトレイテンシＷＬが１のＤＤＲＳＤＲＡＭでは、ライトコマンドＷＲの入力から１クロック後に、入出力制御信号ＤＱＳとともに書き込みデータＤＱが外部から入力される。
【０００９】
そして、入出力制御信号ＤＱＳの立ち上がり及び立ち下がりに基づいて、第三の入力回路１ｃで書き込みデータＤＱを取り込み、その書き込みデータＤＱの取り込みにほぼ同期して活性化されるライトアンプ７、メインデコーダ４及びセンスアンプ５の動作により、アドレス信号ＡＤに基づいて選択した記憶セルに取り込んだ書き込みデータＤＱを２ビット分ずつ順次書き込む。
【００１０】
また、セル情報の読み出し動作時には、ワード線活性化コマンドＡＣＴＶからライトコマンドＷＲが入力されるまでのレイテンシーと同一のレイテンシーでリードコマンドＲＤが入力され、そのリードコマンドＲＤの入力に基づいて、アドレス信号ＡＤに基づいて選択された記憶セルからセル情報が読み出される。
【００１１】
このような読み出し動作では、リードコマンドの入力に基づいて直ちに読み出し動作が開始されるのに対し、上記書き込み動作では、ライトコマンドＷＲの入力からライトレイテンシーＷＬを経て書き込みデータＤＱの取り込みを開始し、データの取り込みが完了した後に書き込み動作が開始されるため、ワード線選択コマンドＡＣＴＶの入力から書き込み動作が完了するまでの時間は、ワード線選択コマンドＡＣＴＶの入力から読み出し動作が完了するまでの時間より長くなっている。
【００１２】
【発明が解決しようとする課題】
上記のようなＤＤＲＳＤＲＡＭでは、消費電力を低減するために、書き込みデータＤＱを取り込むための第三の入力回路１ｃは、書き込みデータＤＱの入力タイミングに合わせ、ライトコマンドＷＲの入力に基づいて活性化することが望ましい。
【００１３】
ところが、ライトコマンドＷＲの入力から書き込みデータＤＱが入力されるまでのライトレイテンシーは１、すなわち１クロック分の時間である。そして、近年のＤＤＲＳＤＲＡＭの動作速度の高速化によるクロック信号ＣＬＫの高周波数化にともない、１クロック分の時間が極めて短くなっている。
【００１４】
従って、ライトコマンドＷＲに基づいて第三の入力回路１ｃを活性化しても、書き込みデータＤＱの取り込み動作の開始までに、第三の入力回路１ｃを確実に活性化することはできず、書き込みデータＤＱの取り込みに支障を来すおそれがある。
【００１５】
そこで、書き込み動作時には第三の入力回路１ｃを常時活性化する必要があるが、クロック信号ＣＬＫ，バーＣＬＫの高周波数化にともない、消費電力が増大するという問題点がある。
【００１６】
一方、ライトコマンドＷＲの入力から書き込みデータＤＱの取り込みまでの時間、すなわちライトレイテンシーを長く設定すれば、ライトコマンドＷＲに基づいて第三の入力回路１ｃを活性化しても書き込みデータＤＱの取り込みに支障を来すことはない。
【００１７】
ところが、従来のＤＤＲＳＤＲＡＭでは、ワード線活性化コマンドＡＣＴＶの入力からライトコマンドＷＲの入力までのレイテンシーは、ワード線活性化コマンドＡＣＴＶの入力からリードコマンドの入力までのレイテンシーと同一に設定されているので、ライトレイテンシーを長く設定すると、ワード線活性化コマンドＡＣＴＶが入力されてから、書き込み動作が終了するまでに要する時間が長くなる。従って、書き込み動作の速度が低下するという問題点がある。
【００１８】
この発明の目的は、書き込み速度を低下させることなく、消費電力を低減し得るＳＤＲＡＭ及びそのデータ書き込み方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するためのデータ書き込み方法は、ワード線活性化コマンドの入力からライトコマンドの入力までのレイテンシーが短縮され、ライトレイテンシーは１より大きな値に設定される。書き込みデータは、ライトコマンドに基づいて活性化される入力回路で取り込まれ、取り込まれた書き込みデータに基づいて書き込み動作が行われる。
【００２０】
上記目的を達成するための半導体記憶装置は、クロック信号に基づいてアドレス信号を取り込む第一の入力回路と、前記クロック信号に基づいて各種コマンド信号を取り込む第二の入力回路と、前記クロック信号に基づいて書き込みデータを取り込む第三の入力回路と、前記第一及び第二の入力回路と内部回路との間に介在され、前記クロック信号に基づいてライトレイテンシーを設定するライトレイテンシー設定部とを備え、前記第一の入力回路で取り込んだアドレス信号及び第二の入力回路で取り込んだライトコマンドに基づいて、前記ライトコマンドの取り込み動作から前記ライトレイテンシーを経た後に、前記内部回路において前記第三の入力回路で取り込んだ書き込みデータの書き込み動作を行う。そして、ライトレイテンシー設定部には、あらかじめ設定されたリードレイテンシーより小さく、かつ１より大きいライトレイテンシーを設定し、前記第二の入力回路から出力されるライトコマンドに基づいて前記第三の入力回路を活性化する初段制御回路を備える。
【００２１】
【発明の実施の形態】
図１は、この発明を具体化したＤＤＲＳＤＲＡＭの書き込み関連回路の一実施の形態を示す。
【００２２】
この実施の形態は、前記従来例に対し、ＦＩＦＯメモリ１１ａ，１１ｂの動作と、初段制御回路１２とを除いて同一であり、同一構成部分は同一符号を付してその詳細な説明を省略する。
【００２３】
ＤＤＲＳＤＲＡＭのリードレイテンシーＲＬは、クロック信号ＣＬＫの周波数に応じて設定され、周波数が高くなるにつれて２あるいは３というように大きな値が設定される。そして、この実施の形態ではクロック信号ＣＬＫに基づいてリードレイテンシーＲＬが３に設定され、ライトレイテンシーＷＬは（ＲＬ−１）、すなわち２に設定されている。
【００２４】
前記ＦＩＦＯメモリ１１ａ，１１ｂは、２に設定されたライトレイテンシーＷＬに対応して、入力回路１ａ，１ｂの出力信号をクロック信号ＣＬＫの２周期分遅延させて順次出力するように構成される。
【００２５】
前記入力回路１ｂは、図２に示すように、具体的には４つの入力回路１３ａ〜１３ｄで構成され、各入力回路１３ａ〜１３ｄには各制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーがそれぞれ入力され、各信号をそれぞれ次段のＦＩＦＯメモリに出力する。
【００２６】
前記入力回路１ｃは、図４に示す差動回路で構成される。すなわち、１対のＮチャネルＭＯＳトランジスタＴr1，Ｔr2のゲートには、入力信号ｉｎすなわち書き込みデータＤＱと基準電圧Ｖrefがそれぞれ入力され、各トランジスタＴr1，Ｔr２のソースは、ＮチャネルＭＯＳトランジスタＴr3のドレインに接続され、同トランジスタＴr3のソースは低電位側電源Ｖssに接続されている。前記入力回路１ａ，１３ａ〜１３ｄも入力回路１ｃと同様な回路で構成される。
【００２７】
前記トランジスタＴr1のドレインはＰチャネルＭＯＳトランジスタＴr4，Ｔr5のドレインに接続され、同トランジスタＴr4，Ｔr5のソースには高電位側電源ＶDDが供給される。
【００２８】
前記トランジスタＴr2のドレインはＰチャネルＭＯＳトランジスタＴr6，Ｔr7のドレインに接続され、同トランジスタＴr6，Ｔr7のソースには高電位側電源ＶDDが供給される。
【００２９】
前記トランジスタＴr5，Ｔr6のゲートは互いに接続されるとともに、前記トランジスタＴr2のドレインに接続されている。
前記トランジスタＴr4，Ｔr7のゲートには、活性化信号ｅｎｂがインバータ回路１４ａを介して入力され、前記トランジスタＴr3のゲートには、活性化信号ｅｎｂがインバータ回路１４ａを介して入力される。
【００３０】
前記トランジスタＴr1のドレインであるノードＮ１の電位は、３段のインバータ回路１４ｃ〜１４ｅを介して出力信号ｏｕｔｚとして出力され、かつ２段のインバータ回路１４ｃ，１４ｄを介して出力信号ｏｕｔｘとして出力される。
【００３１】
このような入力回路１ｃでは、活性化信号ｅｎｂがＨレベルとなると、トランジスタＴr3がオフされ、トランジスタＴr4，Ｔr7がオンされる。従って、入力信号ｉｎに関わらずノードＮ１はＨレベルに固定され、出力信号ｏｕｔｚはＬレベル、出力信号ｏｕｔｘはＨレベルに固定される。
【００３２】
また、活性化信号ｅｎｂがＬレベルとなると、トランジスタＴr3がオンされ、トランジスタＴr4，Ｔr7がオフされて活性状態となる。
そして、入力信号ｉｎの電圧レベルが基準電圧Ｖrefより高くなると、ノードＮ１がＬレベルとなり、Ｈレベルの出力信号ｏｕｔｚと、Ｌレベルの出力信号ｏｕｔｘが出力される。
【００３３】
また、入力信号ｉｎの電圧レベルが基準電圧Ｖrefより低くなると、ノードＮ１がＨレベルとなり、Ｌレベルの出力信号ｏｕｔｚと、Ｈレベルの出力信号ｏｕｔｘが出力される。
【００３４】
前記初段制御回路１２の具体的構成を図２及び図３に従って説明する。ＮＡＮＤ回路１５ａには、前記入力回路１３ａの出力信号ｏｕｔｘと、前記入力回路１３ｂの出力信号ｏｕｔｚが入力され、ＮＡＮＤ回路１５ｂには、前記入力回路１３ｃの出力信号ｏｕｔｘと、前記入力回路１３ｄの出力信号ｏｕｔｘが入力される。
【００３５】
前記ＮＡＮＤ回路１５ａ，１５ｂの出力信号はＮＯＲ回路１６に入力される。従って、ＮＯＲ回路１６の出力信号であるノードＮ２は、前記ＮＡＮＤ回路１５ａ，１５ｂの入力信号がすべてＨレベルとなったとき、すなわち書き込みコマンドＷＲが入力されたとき、Ｈレベルとなる。
【００３６】
前記ノードＮ２は、ＮチャネルＭＯＳトランジスタＴr8のゲートに入力されるとともに、インバータ回路１４ｆを介してＮチャネルＭＯＳトランジスタＴr9に入力される。
【００３７】
前記トランジスタＴr8のドレインはＰチャネルＭＯＳトランジスタＴr10のドレインに接続されるとともに、同トランジスタＴr10のソースには電源ＶDDが供給される。
【００３８】
前記トランジスタＴr9のドレインはＰチャネルＭＯＳトランジスタＴr11のドレインに接続されるとともに、同トランジスタＴr11のソースには電源ＶDDが供給される。
【００３９】
前記トランジスタＴr8のソースは、ＮチャネルＭＯＳトランジスタＴr12，Ｔr13を介して電源Ｖssに接続され、前記トランジスタＴr9のソースは、ＮチャネルＭＯＳトランジスタＴr14，Ｔr15を介して電源Ｖssに接続されている。また、トランジスタＴr8，Ｔr9のソースは、ＮチャネルＭＯＳトランジスタＴr16を介して接続されている。
【００４０】
前記トランジスタＴr8，Ｔr10のドレイン、すなわちノードＮ４は、ＮチャネルＭＯＳトランジスタＴr17及びＰチャネルＭＯＳトランジスタＴr18のドレインに接続されるとともに、ＮチャネルＭＯＳトランジスタＴr19及びＰチャネルＭＯＳトランジスタＴr20のゲートに接続される。
【００４１】
前記トランジスタＴr17，Ｔr18のドレインは互いに接続され、前記トランジスタＴr19，Ｔr20のドレインは互いに接続されている。前記トランジスタＴr18 ，Ｔr20のソースには電源ＶDDが供給されている。
【００４２】
前記トランジスタＴr9，Ｔr11のドレイン、すなわちノードＮ３は、前記トランジスタＴr19，Ｔr20のドレインに接続されるとともに、前記トランジスタＴr17，Ｔr18のゲートに接続されている。
【００４３】
前記トランジスタＴr10，Ｔr11，Ｔr12，Ｔr14のゲートには、クロック信号ＣＬＫが２段のインバータ回路１４ｇ，１４ｈを介して入力され、トランジスタＴr13，Ｔr15，Ｔr16のゲートには、クロック信号ＣＬＫが３段のインバータ回路１４ｇ，１４ｉ，１４ｊを介して入力される。
【００４４】
また、前記トランジスタＴr17 ，Ｔr19のソースには、クロック信号ＣＬＫが３段のインバータ回路１４ｇ，１４ｉ，１４ｊを介して供給される。そして、前記トランジスタＴr17 〜Ｔr20は、ノードＮ３，Ｎ４の電位差を拡大するように動作して、ノードＮ３，Ｎ４の立ち上がり動作及び立ち下がり動作を高速化する。
【００４５】
前記ノードＮ３の電圧レベルは、ＰチャネルＭＯＳトランジスタＴr21のゲートに入力されるとともに、インバータ回路１４ｋを介してＮチャネルＭＯＳトランジスタＴr22のゲートに入力される。
【００４６】
前記ノードＮ４の電圧レベルは、ＰチャネルＭＯＳトランジスタＴr24のゲートに入力されるとともに、インバータ回路１４ｍを介してＮチャネルＭＯＳトランジスタＴr23のゲートに入力される。
【００４７】
前記トランジスタＴr21，Ｔr24のソースには、電源ＶDDが供給され、前記トランジスタＴr23，Ｔr22のソースは電源Ｖssに接続される。
そして、前記トランジスタＴr21，Ｔr23のドレインから信号ｗｒｔｂが出力され、前記トランジスタＴr24，Ｔr22のドレインから信号ｗｒｔが出力される。また、トランジスタＴr21，Ｔr23のドレインと、トランジスタＴr24，Ｔr22のドレインとの間にはラッチ回路１７ａが接続されている。
【００４８】
図３に示すように、前記信号ｗｒｔｂはＮＡＮＤ回路１５ｃに入力され、そのＮＡＮＤ回路１５ｃの出力信号は、ＮＡＮＤ回路１５ｄに入力される。
前記ＮＡＮＤ回路１５ｄには、信号ｒｓｔｂが入力される。この信号ｒｓｔｂは、常にはＨレベルの信号が入力され、前記各制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーに基づいて書き込み動作の終了が検出されたとき、Ｌレベルとなるワンショットパルス信号が入力される。
【００４９】
そして、ＮＡＮＤ回路１５ｄの出力信号が前記ＮＡＮＤ回路１５ｃに入力される。
前記ＮＡＮＤ回路１５ｃの出力信号は、インバータ回路１４ｎを介して転送ゲート１８ａに入力される。前記転送ゲート１８ａの出力信号は、ラッチ回路１７ｂに入力され、そのラッチ回路１７ｂの出力信号は転送ゲート１８ｂに入力される。
【００５０】
前記転送ゲート１８ｂの出力信号は、ラッチ回路１７ｃに入力され、そのラッチ回路１７ｃの出力信号は転送ゲート１８ｃに入力される。
前記転送ゲート１８ｃの出力信号は、ラッチ回路１７ｄに入力され、そのラッチ回路１７ｄの出力信号は転送ゲート１８ｄに入力される。
【００５１】
前記転送ゲート１８ｄの出力信号は、ラッチ回路１７ｅに入力され、そのラッチ回路１７ｅの出力信号（ノードＮ７）はＮＡＮＤ回路１５ｅに入力される。また、前記インバータ回路１４ｎの出力信号（ノードＮ５）と、前記ラッチ回路１７ｃの出力信号（ノードＮ６）がＮＡＮＤ回路１５ｅに入力される。
【００５２】
前記各転送ゲート１８ａ〜１８ｄは、クロック信号ＣＬＫと同相の信号と、反転信号とが入力されて、転送ゲート１８ａ，１８ｃと、同１８ｂ，１８ｄとが交互に導通するようになっている。
【００５３】
前記ＮＡＮＤ回路１５ｅの出力信号は、インバータ回路１４ｐに入力され、そのインバータ回路１４ｐの出力信号が活性化信号ｅｎｂとして前記入力回路１ｃに入力される。
【００５４】
上記のような初段制御回路１２の動作を図５に従って説明する。
書き込みモード時以外には、制御信号ＷＥバーがＨレベルとなるため、少なくともＮＡＮＤ回路１５ｂの出力信号がＨレベルとなり、ノードＮ２はＬレベルに維持される。すると、トランジスタＴr8はオフ状態に維持され、トランジスタＴr9はオン状態に維持される。
【００５５】
クロック信号ＣＬＫにより、トランジスタＴr10，Ｔr11は間歇的にオンされ、トランジスタＴr12，Ｔr13及び同Ｔr14，Ｔr15はクロック信号ＣＬＫがＬレベルからＨレベルに立ち上がるとき、１段分のインバータ回路の動作遅延時間にかぎり同時にオンして、トランジスタＴr8，Ｔr9のソースと電源Ｖssとを導通させる。
【００５６】
この結果、ノードＮ４はＨレベルに固定され、ノードＮ３はクロック信号ＣＬＫの反転信号となる。
すると、トランジスタＴr21，Ｔr22，Ｔr23，Ｔr24はすべてオフされるか、あるいはトランジスタＴr21，Ｔr22のみがオンされる状態のいずれかとなり、ラッチ回路１７ａの動作により、信号ｗｒｔｂはＨレベル、信号ｗｒｔはＬレベルに維持される。
【００５７】
信号ｗｒｔｂがＨレベルの状態では、ＮＡＮＤ回路１５ｃの出力信号は、前サイクルでリセット信号ｒｓｔｂの入力に基づいてＬレベルに維持される。すると、インバータ回路１４ｎの出力信号はＨレベルに維持され、ＮＡＮＤ回路１５ｅの入力信号はすべてＨレベルに維持される。
【００５８】
従って、インバータ回路１４ｐから出力される活性化信号ｅｎｂは、Ｈレベルに維持され、第三の入力回路１ｃは不活性状態に維持される。
入力回路１３ａ〜１３ｄにライトコマンドが入力されたとき、すなわちＬレベルの制御信号ＣＳバーと、Ｈレベルの制御信号ＲＡＳバーと、Ｌレベルの制御信号ＣＡＳバーと、Ｌレベルの制御信号ＷＥバーが入力されると、ノードＮ２は各制御信号の重なる時間範囲でＨレベルとなる。
【００５９】
ノードＮ２がＨレベルとなると、トランジスタＴr8がオンされるとともに、トランジスタＴr9がオフされる。この状態でクロック信号ＣＬＫがＬレベルからＨレベルに立ち上がると、トランジスタＴr12，Ｔr13は１段分のインバータ回路の動作遅延時間分だけ同時に導通して、ノードＮ４がＬレベルとなり、次いでクロック信号ＣＬＫの立ち下がりに基づいて、ノードＮ４はＨレベルに復帰する。
【００６０】
ノードＮ４の立ち下がりに基づいて、信号ｗｒｔｂはＬレベルに立ち下がり、信号ｗｒｔはＨレベルに立ち上がり、次にノードＮ３がＬレベルに立ち下がるまで、この状態が維持される。
【００６１】
信号ｗｒｔｂの立ち下がりに基づいて、活性化信号ｅｎｂがＬレベルに立ち下がる。また、信号ｗｒｔｂの立ち下がりに基づいてノードＮ５がＬレベルに立ち下がり、ノードＮ５の立ち下がりから１クロック後にノードＮ６が立ち下がり、ノードＮ６の立ち下がりから１クロック後にノードＮ７が立ち下がる。
【００６２】
次いで、信号ｗｒｔｂがＨレベルに復帰した状態で、リセット信号ｒｓｔｂがＨレベルからＬレベルに立ち下がると、ノードＮ５はＬレベルからＨレベルに復帰し、次いで１クロック後にノードＮ６がＬレベルからＨレベルに復帰し、次いで１クロック後にノードＮ７がＬレベルからＨレベルに復帰する。
【００６３】
このような動作により、活性化信号ｅｎｂはノードＮ５が立ち下がってからノードＮ７が立ち上がるまでの範囲でＬレベルとなり、その活性化信号ｅｎｂにより前記第三の入力回路１ｃが所定時間の範囲で活性化される。
【００６４】
次に、上記のように構成されたＤＤＲＳＤＲＡＭの書き込み動作を図６に従って説明する。
このＤＤＲＳＤＲＡＭでは、前記従来例に対しクロック信号ＣＬＫの高周波数化により、リードレイテンシーＲＬが３に設定されている。
【００６５】
書き込み動作時には、外部からワード線選択コマンドＡＣＴＶの入力に続いてライトコマンドＷＲを入力する。このライトコマンドＷＲは、前記各制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーを所定レベルに制御することである。
【００６６】
ライトコマンドＷＲの入力に基づいて、前記初期制御回路１２により第三の入力回路１ｃが活性化される。また、ライトコマンドＷＲの入力から２に設定されたライトレイテンシーＷＬを経て、入出力制御信号ＤＱＳが外部から入力されるとともに、書き込みデータＤＱが入力され、その書き込みデータＤＱが活性化された第三の入力回路１ｃにより取り込まれる。
【００６７】
第一の入力回路１ａに入力されたアドレス信号ＡＤは、ＦＩＦＯメモリ１１ａを経てプリデコーダ３に入力され、そのプリデコーダ３の出力信号がメインデコーダ４に入力される。
【００６８】
第二の入力回路１ｂに入力されたライトコマンドＷＲは、ＦＩＦＯメモリ１１ｂを経て制御回路６に入力され、その制御回路６の出力信号に基づいてライトアンプ７及びメインデコーダ４が活性化され、メインデコーダ４の動作に基づいてセンスアンプ５が活性化される。
【００６９】
このような動作により、書き込みデータＤＱの取り込みに合わせて、ライトアンプ７及びセンスアンプ５が活性化され、２ビットずつの書き込みデータＤＱが、アドレス信号ＡＤに基づいて選択された記憶セルに順次書き込まれる。
【００７０】
上記のように構成されたＤＤＲＳＤＲＡＭでは、次に示す作用効果を得ることができる。
（１）ライトレイテンシーＷＬを２としたことにより、ライトコマンドＷＲに基づいて書き込みデータＤＱを取り込むための第三の入力回路１ｃを活性化しても、書き込みデータＤＱの取り込み動作に十分間に合わせることができる。従って、書き込み動作時にのみ第三の入力回路１ｃを活性化することができるので、消費電力を低減することができる。特に、入出力ビット数が１６ビットあるいは３２ビットというように、多ビットになるほど書き込みデータＤＱを取り込むための入力回路の数が増大するため、消費電力の低減効果は顕著である。
【００７１】
（２）ライトレイテンシーＷＬは、３に設定されたリードレイテンシーＲＬより１小さい２とした。すなわち、ライトレイテンシーＷＬを（ＲＬ−１）としたことにより、ライトコマンドＷＲに基づく第三の入力回路１ｃの活性化を可能としながら、ライトレイテンシーＷＬを必要以上に長く設定することなく、ワード線活性化コマンドＡＣＴＶの入力から書き込み動作が完了するまでに要する時間を短縮化することができる。
【００７２】
（３）ワード線活性化コマンドＡＣＴＶが入力されてから、ライトコマンドＷＲが入力されるまでのレイテンシーを短縮したので、従来例に比してライトレイテンシーＷＬを長く設定しても、ワード線活性化コマンドＡＣＴＶの入力から書き込み動作が完了するまでに要する時間を短縮することができる。
【００７３】
上記実施の形態は、次に示すように変更することもできる。
・上記実施の形態は、ＳＤＲＳＤＲＡＭに実施することもできる。
【００７４】
【発明の効果】
以上詳述したように、この発明は書き込み速度を低下させることなく、消費電力を低減し得るＳＤＲＡＭ及びそのデータ書き込み方法を提供することができる。
【図面の簡単な説明】
【図１】  一実施の形態の書き込み関連回路を示すブロック図である。
【図２】  初段制御回路を示す回路構成図である。
【図３】  初段制御回路を示す回路構成図である。
【図４】  入力回路を示す回路構成図である。
【図５】  初段制御回路の動作を示すタイミング波形図である。
【図６】  ＤＤＲＳＤＲＡＭの書き込み動作を示すタイミング波形図である。
【図７】  従来のＤＤＲＳＤＲＡＭの書き込み関連回路示すブロック図である。
【図８】  従来例の書き込み動作を示すタイミング波形図である。
【符号の説明】
１ａ          第一の入力回路
１ｂ          第二の入力回路
１ｃ          第三の入力回路
１１          ライトレイテンシー設定部
１２          初段制御回路
ＡＣＴＶ      ワード線活性化コマンド
ＷＲ          ライトコマンド
ＷＬ          ライトレイテンシー
ＤＱ          書き込みデータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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