(57)【特許請求の範囲】
【請求項１】
メモリセルと、
書き込みコマンドに対応して供給される書き込みアドレスを書き込み保持アドレスとして保持するアドレス保持部と、
前記書き込みコマンドに対応して供給される書き込みデータを、書き込み保持データとして保持するとともに、次の書き込みコマンドを受けたときに、該書き込み保持データを、前記書き込み保持アドレスに対応する前記メモリセルに書き込むデータ保持部と、
読み出しコマンドに対応して供給される読み出しアドレスと、前記書き込み保持アドレスとを、複数ビットずつ比較する複数のアドレス比較器を有するアドレス比較部と、
前記アドレス比較部の比較結果に応じて、前記書き込み保持データまたは前記メモリセルからの読み出しデータのいずれかを出力するデータ選択部とを備え、
前記アドレス比較部は、行アドレスおよび列アドレスにそれぞれ対応する前記アドレス比較器を備え、
前記行アドレスおよび前記列アドレスの一部は、同一のアドレス端子から順次に供給され、
前記列アドレスに対応する前記アドレス比較器は、行アドレスに対応する前記アドレス比較器の比較結果を受けて動作することを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルを有する半導体集積回路に関し、特に、ディレイドライト機能を有する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路は、半導体製造技術の発達により高速化の一途をたどっている。特に、マイクロコンピュータ等の動作周波数は、年々向上しており、DRAM等の半導体メモリの動作周波数との格差はますます大きくなっている。この格差を縮小するために、SDRAM（Synchronous DRAM）等の高速メモリが開発されている。
【０００３】
さらに、近時、データバスの使用効率を向上するために、書き込みコマンドに対応して供給される書き込みデータを次の書き込みコマンドの供給時にメモリセルに書き込む“ディレイドライト”（または“レイトライト”）と称する機能を有するSDRAMが提案されている。
図５は、この種のディレイドライト機能を有するSDRAMにおいて、読み出し動作の間に書き込み動作を実行する例を示している。この例では、読み出しコマンドの受け付けから読み出しデータが出力されるまでのクロックサイクル数である読み出しレイテンシは、“２”にされている。また、書き込みコマンドの受け付けから書き込みデータを受け付けるまでのクロックサイクル数である書き込みレイテンシは、“２”にされている。
【０００４】
まず、読み出しコマンドRD0、RD1が、クロック信号CLKに同期して順次に供給され、メモリコア部が動作する（図５(a)）。なお、特に図示していないが、読み出しコマンドとともに、読み出しアドレスが供給される。メモリコア部は、読み出しコマンドの受け付けから約１クロック遅れて読み出しデータを出力する。
この後、入出力回路が動作する（図５(b)）。
【０００５】
そして、読み出しデータQ00、Q01、Q10、Q11が、各読み出しコマンドRD0、RD1の受け付けから２クロック後に順次にデータ信号DQとして出力される。読み出しデータQ00、Q01およびQ10、Q11は、チップの内部を伝達される並列の読み出しデータを並列直列変換することで生成される。
【０００６】
読み出しコマンドRD1の受け付けから２クロック後に書き込みコマンドWR0が供給される。この例では、書き込みレイテンシは“２”のため、書き込みデータDA0、DA1は、書き込みコマンドWR0から２クロック遅れて供給される。すなわち、書き込みデータDA0、DA1は、読み出しデータQ11の出力後のクロック信号CLKに同期して供給される（図５(c)）。このとき、書き込みデータDA0、DA1は、メモリセルに書き込まれず、レジスタに保持される（図５(d)）。
【０００７】
この後、書き込みコマンドWR0の次のクロック信号CLKに同期して、読み出しコマンドRD2、RD3、RD4が順次に供給され、上述と同じタイミングで読み出し動作が実行される（図５(e)）。メモリコア部は、書き込み動作を実行していないため、読み出し動作をすぐに実行することができる。このため、ディレイドライト機能を有するSDRAMでは、データ信号DQが伝達されない期間が最小限になり、データバスの使用効率が向上する。
【０００８】
読み出しコマンドRD4の受け付けから２クロック後に、次の書き込みコマンドWR1が供給される（図５(f)）。この書き込みコマンドWR1の受け付けに同期して入出力回路およびメモリコア部が動作し、レジスタに保持されている前回の書き込みデータDA0、DA1がメモリセルに書き込まれる（図５(g)）。
次に、書き込みデータDA2、DA3が、書き込みコマンドWR1から２クロック遅れて供給される。レジスタの内容は、書き込みデータDA2、DA3に書き換えられる（図５(h)）。
【０００９】
このように、ディレイドライト機能を有するSDRAMでは、メモリセルへの書き込み動作を、書き込みデータの取り込みタイミングとは別に実行することができる。このため、書き込みコマンドに対応するメモリコア部の動作と、この書き込みコマンド直後に供給された読み出しコマンドに対応するメモリコア部の動作とが重なることが回避される。この結果、従来のSDRAMに比べ、データバスの使用効率が向上され、データの転送量が増大する。
【００１０】
【発明が解決しようとする課題】
ところで、ディレイドライト機能を有するSDRAMは、最近提案された技術であり、その製品化には検討すべき事項がある。
例えば、上述した読み出しコマンドRD2に対応する読み出しアドレスが、書き込みコマンドWR0に対応する書き込みアドレスと同じ場合、SDRAMは、レジスタに保持されている書き込みデータを読み出しデータとして出力しなければならない。しかし、ディレイドライト機能を有するSDRAMにおいて、この機能を実現するための具体的な回路は、検討されていない。
【００１１】
本発明の目的は、ディレイドライト機能を有する半導体集積回路において、読み出し動作を確実に実行することにある。
【００１２】
【課題を解決するための手段】
本発明の半導体集積回路は、メモリセルと、アドレス保持部と、データ保持部と、アドレス比較部と、データ選択部とを備えている。アドレス保持部は、書き込みコマンドに対応して供給される書き込みアドレスを書き込み保持アドレスとして保持する。データ保持部は、書き込みコマンドに対応して供給される書き込みデータを、書き込み保持データとして保持するとともに、次の書き込みコマンドを受けたときに、前回の書き込みコマンドに対応して保持した書き込み保持データを、書き込み保持アドレスに対応するメモリセルに書き込む。アドレス比較部は、読み出しコマンドに対応して供給される読み出しアドレスと、書き込み保持アドレスとを、複数ビットずつ比較する複数のアドレス比較器を有する。そして、読み出し動作時に、アドレス比較部の比較結果が一致した場合、書き込み保持データを読み出しデータとして出力する。アドレス比較部の比較結果が一致しない場合、メモリセルからのデータを読み出しデータとして出力する。
【００１３】
読み出しアドレスと書き込み保持アドレスとを、複数のアドレス比較器で比較するため、アドレス比較部の回路規模が小さくなる。また、アドレス比較が高速に実行され、読み出し動作が高速に実行される。
本発明の半導体集積回路では、アドレス比較部は、行アドレスおよび列アドレスにそれぞれ対応するアドレス比較器を備えている。行アドレスおよび列アドレスは、それぞれほぼ同じ経路を、ほぼ同じタイミングで伝達される。このため、読み出しアドレスと書き込み保持アドレスとを、行アドレスと列アドレスとに分けて、それぞれ別のアドレス比較器で比較することで、アドレス比較を効率よく実行できる。すなわち、アドレス比較が高速に実行される。
【００１４】
例えば、所定のアドレス比較器は、別のアドレス比較器による比較が一致したことを受けて動作する。例えば、早いタイミングでチップ内を伝達される読み出しアドレスの一部と、書き込み保持アドレスの一部とは、所定のアドレス比較器で比較される。遅いタイミングでチップ内を伝達される読み出しアドレスの別の一部と、書き込み保持アドレスの別の一部とは、所定のアドレス比較器での比較結果が一致したときに、別のアドレス比較器で比較される。所定のアドレス比較器での比較結果が一致しないときに、別のアドレス比較器は、動作しない。この結果、消費電力が低減される。
【００１５】
本発明の半導体集積回路は、行アドレスおよび列アドレスにそれぞれ対応するアドレス比較器を備えている。行アドレスと列アドレスとの一部は、同一のアドレス端子から順次に供給される。そして、列アドレスに対応するアドレス比較器は、行アドレスに対応するアドレス比較器の比較結果を受けて動作する。このため、列アドレスが供給される前に、行アドレスの比較が可能になり、読み出しアドレスと書き込み保持アドレスとが高速に比較される。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体集積回路の第１の実施形態を示している。
【００１７】
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、ディレイドライト機能を有するDDR SDRAM（Double Data Rate SDRAM、以下、単にSDRAMとも称する）として形成されている。DDR SDRAMは、クロック信号の立ち上がりおよび立ち下がりの両方に同期してデータの入出力するメモリである。
【００１８】
このSDRAMは、入出力制御部２、コア制御部４、およびメモリコア部６を備えている。この実施形態では、メモリコア部６は、４つのブロックで構成されている。
入出力制御部２は、クロックバッファ８、コマンドデコーダ１０、アドレスバッファ１２、マスクバッファ/ラッチ１４、入出力バッファ/レジスタ１６、直列並列変換器１８、２０、および並列直列変換器２２を備えている。
【００１９】
クロックバッファ８は、外部からクロック信号CLKを受け、受けた信号を内部クロック信号ICLKとして所定の回路に出力する。コマンドデコーダ１０は、外部からコマンド信号CMDを受け、受けたコマンドを解読し、内部コマンド信号ICMDとして出力する。アドレスバッファ１２は、外部からアドレス信号AD（行アドレスおよび列アドレス）を受け、受けた信号を内部アドレス信号IADとして出力する。なお、このSDRAMは、アドレスマルチプレクス方式を採用していないため、行アドレスおよび列アドレスは、同時に供給される。
【００２０】
マスクバッファ/ラッチ１４は、イネーブル信号ENAの活性化時に、データマスク信号DMを取り込み、取り込んだ信号を直列並列変換器１８に出力する。データマスク信号DMは、書き込みデータの所定のビットの書き込み動作をマスクするための信号である。
入出力データバッファ/レジスタ１６は、読み出し動作時に、出力データ信号DOUTを受け、受けた信号をデータ信号DQとして出力する。また、入出力データバッファ/レジスタ１６は、書き込み動作時に、イネーブル信号ENAの活性化時にデータ信号DQを取り込み、取り込んだ信号を入力データ信号DINとして出力する。
【００２１】
直列並列変換器１８は、マスクバッファ/ラッチ１４から供給される直列のデータマスク信号DMを並列に変換し、内部マスク信号MASKとして出力する。直列並列変換器２０は、入出力バッファ/レジスタ１６から供給される直列の入力データ信号DINを順次に受け、受けた信号を並列に変換し書き込みデータ信号WCDBとして出力する。並列直列変換器２２は、後述するデータ選択部５０から供給される並列の読み出しデータ信号RCDBを直列に変換し、出力データ信号DOUTとして順次に出力する。
【００２２】
コア制御部４は、読み出しラッチ２４、書き込みラッチ２６、制御回路２８、シフトレジスタ３０、発振回路３２、リフレッシュアドレスカウンタ３４、遅延回路３６、アドレスレジスタ３８、スイッチ回路４０、４２、アドレス比較部４４、ライトアンプ４６、センスバッファ４８、およびデータ選択部５０を備えている。
【００２３】
読み出しラッチ２４および書き込みラッチ２６は、所定の内部コマンド信号ICMDをそれぞれラッチし、ラッチした信号をラッチ読み出し信号LRD、ラッチ書き込み信号LWRとして出力する。
制御回路２８は、ラッチ読み出し信号LRD、ラッチ書き込み信号LWRを受け、行イネーブル信号RE、リードイネーブル信号RDE、ライトイネーブル信号WRE、コラムイネーブル信号CLE、センスバッファイネーブル信号SBE、ライトデータラッチ信号WRDL、データ無効信号DINV、スイッチ制御信号SW1、SW2を出力する。行イネーブル信号REは、ロウデコーダ５４（後述）を活性化するタイミング信号である。リードイネーブル信号RDEおよびライトイネーブル信号WREは、読み出し動作時および書き込み動作時に活性化されるタイミング信号である。データ無効信号DINVは、ライトアンプ４６（後述）に保持されている書き込みデータが無効であることを示す信号である。データ無効信号DINVは、例えば、パワーオン後に書き込み動作が実行されるまで活性化される。スイッチ制御信号SW1は、リフレッシュサイクルを示す信号である。スイッチ制御信号SW2は、読み出しサイクルまたは書き込みサイクルのいずれかを示す信号である。
【００２４】
シフトレジスタ３０は、ラッチ書き込み信号LWRおよび内部クロック信号ICLKを受け、レジスタ制御信号REGおよびイネーブル信号ENAを出力する。レジスタ制御信号REGおよびイネーブル信号ENAは、書き込み動作時に出力される。
発振回路３２は、リフレッシュアドレスカウンタ３４をカウントアップするためのカウント信号CNTを生成する。リフレッシュアドレスカウンタ３４は、カウント信号CNTを受けリフレッシュアドレス信号REFADを生成し、スイッチ制御信号SW1に応じてこのリフレッシュアドレス信号REFADを出力する。
【００２５】
遅延回路３６は、書き込みデータ信号WCDBの並列変換タイミングに合わせて内部アドレス信号IADを所定時間遅延させ、遅延させた信号を内部書き込みアドレス信号IWAD0として出力する。
アドレスレジスタ３８は、書き込み動作時に活性化されるレジスタ制御信号REGに同期して内部書き込みアドレス信号IWAD0を取り込み、取り込んだ信号を書き込み保持アドレスWRADとして出力する。すなわち、アドレスレジスタ３８は、アドレス保持部として機能する。また、アドレスレジスタ３８は、ライトアンプ４６に選択アドレス信号SELADを出力する。選択アドレス信号SELADは、直列並列変換器２０で並列変換された書き込みデータ信号WCDBが、それぞれどのアドレスに対応するかをライトアンプ４６に伝える信号である。
【００２６】
スイッチ回路４０は、スイッチ制御信号SW1に応じて、内部アドレス信号IADまたはリフレッシュアドレス信号REFADのいずれかを選択し、選択した信号を内部アドレス信号IAD2として出力する。
スイッチ回路４２は、スイッチ制御信号SW2に応じて、アドレス信号IAD2または書き込み保持アドレスWRADのいずれかを選択し、選択した信号をメモリコア部６に出力する。スイッチ回路４２は、読み出し動作時に内部アドレス信号IAD2を選択し、書き込み動作時に書き込み保持アドレスWRADを選択する。
【００２７】
アドレス比較部４４は、読み出し動作において、内部アドレス信号IAD2と書き込み保持アドレスWRADとを比較し、両信号が一致したときに一致信号AGRを出力する。
ライトアンプ４６は、ライトデータラッチ信号WRDLに同期して、書き込みデータ信号WCDBを取り込み、前回のライトデータラッチ信号WRDLに同期して取り込んだ書き込みデータ信号WCDBを書き込みデータ信号WDBとしてメモリコア部６およびデータ選択部５０に出力する。すなわち、ライトアンプ４６は、データ保持部としての機能を有する。このとき、書き込みデータ信号WCDBの所定のビットは、内部マスク信号MASKによりマスクされる。なお、ライトアンプ４６は、データ無効信号DINVの活性化時に、データ選択部５０に書き込みデータ信号の代わりに無効情報を出力する。
【００２８】
センスバッファ４８は、メモリコア部６からの読み出しデータ信号RDBを受け、受けた信号をセンスバッファイネーブル信号SBEに同期して読み出しデータ信号RDATAとして出力する。
データ選択部５０は、一致信号AGRの活性化時にライトアンプ４６に保持されている書き込みデータ信号を読み出しデータ信号RCDBとして出力し、一致信号AGRの非活性化時にセンスバッファ４８からの読み出しデータRDATAを読み出しデータ信号RCDBとして出力する。
【００２９】
メモリコア部６は、複数のメモリセルMCを有するメモリセル部５２、ロウデコーダ５４、センスアンプ/ライトスイッチ５６、およびコラムデコーダ５８を備えている。
ロウデコーダ５４は、行イネーブル信号RENおよび内部アドレス信号IADから生成されるプリデコード信号を受け、メモリセルMCに接続されたワード線WLを活性化する。コラムデコーダ５８は、コラムイネーブル信号CLEおよび内部アドレス信号IADから生成されるプリデコード信号を受け、ビット線BL、/BLに接続されたコラムスイッチ（図示せず）を制御する。センスアンプ/ライトスイッチ５６は、読み出し動作時にリードイネーブル信号RDEに同期してメモリセルMCからビット線BL、/BLを介して伝達されるデータを増幅し、書き込み動作時にライトイネーブル信号WREに同期して外部から供給される書き込みデータ信号WDBを増幅する。
【００３０】
図２は、アドレスレジスタ３８およびアドレス比較部４４の詳細を示している。
アドレスレジスタ３８は、内部書き込みアドレス信号IWADのうち行アドレスを保持する行レジスタ３８ａと、内部書き込みアドレス信号IWADのうち列アドレスを保持する列レジスタ３８ｂとを有している。
アドレス比較部４４は、２つのアドレス比較器４４ａ、４４ｂと判定回路４４ｃとを有している。アドレス比較器４４ａ、４４ｂは、EOR回路等で形成されている。判定回路４４ｃは、NOR回路等で形成されている。アドレス比較器４４ａは、内部アドレス信号IAD2のうち行アドレスと、アドレスレジスタ３８から供給される行アドレスとを比較し、両アドレスが一致したときに低レベルの比較結果信号RCOMPを出力する。アドレス比較器４４ｂは、内部アドレス信号IAD2のうち列アドレスと、アドレスレジスタ３８から供給される列アドレスとを比較し、両アドレスが一致したときに低レベルの比較結果信号CCOMPを出力する。例えば、アドレス比較器４４ａは、１２ビットの行アドレスを比較し、アドレス比較器４４ｂは、９ビットの列アドレスを比較する。判定回路４４ｃは、低レベルの比較結果信号RCOMP、CCOMPを受けたとき、高レベルの一致信号AGRを出力する。すなわち、読み出し動作において、外部から供給されたアドレス信号ADが、アドレスレジスタ３８に保持されている書き込み保持アドレスWRADと同一の場合、一致信号AGRが活性化される。
【００３１】
図３は、上述したSDRAMにおいて、読み出し動作の間に書き込み動作を実行する例を示している。この例では、読み出しレイテンシおよび書き込みレイテンシは、ともに“２”にされている。
まず、読み出しコマンドRD0が供給され、メモリコア部６が動作し、読み出しデータQ0、Q1がビット線BL、/BLに出力される（図３(a)）。なお、コマンド信号CMDの末尾の数字・アルファベットは、アドレスを示している。次に、コラムイネーブル信号CLEおよびリードイネーブル信号RDEが活性化され、ビット線BL、/BLのデータが、読み出しデータ信号RDB（Q0）として出力される（図３(b)）。この後、センスバッファイネーブル信号SBEが活性化され、メモリセルMCから読み出されたデータは、読み出しデータ信号RCDB（Q00、Q01）として伝達される（図３(c)）。読み出しデータ信号RCDBは、直列変換され、データ信号DQとして順次に出力される（図３(d)）。
【００３２】
上述と同様に、次の読み出しコマンドRD1が供給され、読み出し動作が実行される（図３(e)）。
読み出しコマンドRD1の受け付けから２クロック後に、書き込みコマンドWRBが供給される（図３(f)）。このとき、ライトアンプ４６は、書き込みデータDA0、DA1を保持し、アドレスレジスタ３８は、書き込みアドレスAD-Aを保持している（図３(g)）。制御回路２８は、データ無効信号DINVを非活性化し、ライトアンプ４６およびアドレスレジスタ３８に有効なデータが保持されていることをライトアンプ４６に伝達する。また、コラムイネーブル信号CLEおよびライトイネーブル信号WREが活性化され、書き込みアドレスAD-Aに対応するメモリセルMCに、ライトアンプ４６に保持されている書き込みデータDA0、DA1が書き込まれる（図３(h)）。
【００３３】
書き込みコマンドWRBの受け付けから２クロック後に、このコマンドに対応する書き込みデータDB0、DB1が供給される（図３(i)）。供給された書き込みデータDB0、DB1は、並列変換された後、ライトデータラッチ信号WRDLに同期してライトアンプ４６に取り込まれる。同時に、遅延回路３６により遅延された書き込みアドレスAD-Bがアドレスレジスタに取り込まれる（図３(j)）。
【００３４】
次に、読み出しコマンドRD2、RD3が供給され、読み出し動作が実行される（図３(k)）。
さらに、読み出しコマンドRDBが供給される（図３(l)）。この読み出しコマンドRDBは、前回の書き込みコマンドWRBとアドレスが同一である。読み出しコマンドRDBとともに供給されたアドレス信号（IAD2）は、アドレスレジスタ３８に保持されているアドレス信号（IWAD）と同一である。このため、アドレス比較部４４は、一致信号AGRを活性化する（図３(m)）。データ選択部５０は、高レベルの一致信号AGRを受け、ライトアンプ４６に保持されている書き込みデータ（DB0、DB1）を読み出しデータ信号RCDBとして出力する（図３(n)）。すなわち、書き込み動作がチップ内部でまだ実行されていないアドレスに対応する読み出し動作が実行された場合、メモリセルMCに保持されているデータではなく、ライトアンプ４６に保持されているデータが読み出される。
【００３５】
この後、上述と同様にして、書き込みコマンドWRCが供給され、ライトアンプ４６に保持されている書き込みデータ（DB0、DB1）が、メモリセルMCに書き込まれる（図３(o)）。さらに、書き込みコマンドWRCに対応する書き込みデータDC0、DC1が供給され、読み出しコマンドRD5、RD6が順次に供給される。
以上、本発明の半導体集積回路では、読み出しアドレスとアドレスレジスタ３８に保持された書き込みアドレスとを、行アドレスと列アドレスとに分けてそれぞれ比較した。このため、アドレス比較器４４ａ、４４ｂの回路規模を小さくでき、アドレスの比較を高速に実行できる。この結果、ディレイドライト機能を有するSDRAMにおいて、読み出し動作を高速に実行できる。
【００３６】
図４は、本発明の半導体集積回路の第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態のSDRAMは、アドレスマルチプレクス方式を採用している。このため、行アドレスおよび列アドレスを受けるアドレス端子の一部は、共通化されており、アドレス信号ADは、行アドレス、列アドレスの順に供給される。また、このSDRAMは、アドレス比較部６０が第１の実施形態と相違している。その他の構成は、第１の実施形態と同一である。
【００３７】
アドレス比較部６０は、２つのアドレス比較器６０ａ、６０ｂを有している。アドレス比較器６０ａは、EOR回路等で形成されている。アドレス比較器６０ｂは、比較結果信号FCOMPで制御されたEOR回路等で形成されている。アドレス比較器６０ａは、内部アドレス信号IAD2のうち行アドレスと、アドレスレジスタ３８から供給される行アドレスとを比較し、両アドレスが一致したときに低レベルの比較結果信号FCOMPを出力する。アドレス比較器６０ｂは、低レベルの比較結果信号FCOMPを受けて活性化され、内部アドレス信号IAD2のうち列アドレスと、アドレスレジスタ３８から供給される列アドレスとを比較し、両アドレスが一致したときに高レベルの一致信号AGRを出力する。
【００３８】
すなわち、この実施形態では、まず、最初に供給される行アドレスに対応してアドレス比較器６０ａが動作し、次供給されるに列アドレスに対応して、アドレス比較器６０ｂが動作する。アドレス比較器６０ａが比較結果信号FCOMPを出力しない場合、アドレス比較器６０ｂは動作しないため、消費電力が低減される。
また、列アドレスが供給される前に、行アドレスが比較されるため、読み出しアドレスとアドレスレジスタ３８に保持されている書き込みアドレスが高速に比較される。読み出し動作におけるアクセス時間は、行アドレスの供給タイミングにより決まる。したがって、行アドレスを予め比較することは、読み出し動作を高速に実行するために重要である。
【００３９】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、消費電力を低減できる。また、読み出し動作を高速に実行できる。
なお、上述した第１の実施形態では、本発明を、行アドレスと列アドレスとが同時に供給されるSDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、行アドレスと列アドレスとが同一のアドレス端子を使用して供給されるアドレスマルチプレクス方式のSDRAMに適用してもよい。
【００４０】
上述した第１の実施形態では、行アドレスおよび列アドレスを、２つのアドレス比較器４４ａ、４４ｂで比較した例について述べた。本発明はかかる実施形態に限定されるものではない。アドレスのビット数が多い場合、行アドレスおよび列アドレスを分割し、４つのアドレス比較器で比較してもよい。
【００４１】
上述した第１の実施形態では、読み出しレイテンシと書き込みレイテンシをともに“２”にした例について述べた。各レイテンシは、“２”以外でもよく、読み出しレイテンシと書き込みレイテンシを別の値にしてもよい。
上述した第１の実施形態では、本発明をDDR SDRAMに適用した例について述べたが、例えば、クロック信号の立ち上がりエッジに同期してデータを入出力するSDR SDRAM（Single Data Rate SDRAM）に適用してもよい。
【００４２】
上述した実施形態では、本発明をSDRAMに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明をFCRAM(Fast Cycle RAM）等の他のメモリLSIに適用してもよい。あるいは、DRAMのメモリコアを内蔵したシステムLSIに適用してもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００４３】
【発明の効果】
本発明の半導体集積回路では、アドレス比較部の回路規模を小さくできる。また、アドレス比較を高速に実行でき、読み出し動作を高速に実行できる。
【００４４】
本発明の半導体集積回路では、列アドレスが供給される前に、行アドレスの比較が可能になり、アドレス比較を高速に実行できる。この結果、読み出し動作を高速に実行できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１の実施形態を示すブロック図である。
【図２】図１のアドレスレジスタおよびアドレス比較部の詳細を示すブロック図である。
【図３】第１の実施形態のSDRAMの動作を示すタイミング図である。
【図４】本発明の半導体集積回路の第２の実施形態の要部を示すブロック図である。
【図５】従来のディレイドライト機能を有するSDRAMにおける動作を示すタイミング図である。
【符号の説明】
２  入出力制御部
４  コア制御部
６  メモリコア部
８  クロックバッファ
１０  コマンドデコーダ
１２  アドレスバッファ
１４  マスクバッファ/ラッチ
１６  入出力バッファ/レジスタ
１８、２０  直列並列変換器
２２  並列直列変換器
２４  読み出しラッチ
２６  書き込みラッチ
２８  制御回路
３０  シフトレジスタ
３２  発振回路
３４  リフレッシュアドレスカウンタ
３６  遅延回路
３８  アドレスレジスタ
３８ａ  行レジスタ
３８ｂ  列レジスタ
４０、４２  スイッチ回路
４４  アドレス比較部
４４ａ、４４ｂ  アドレス比較器
４４ｃ  判定回路
４６  ライトアンプ
４８  センスバッファ
５０  データ選択部
５２  メモリセル部
５４  ロウデコーダ
５６  センスアンプ/ライトスイッチ
５８  コラムデコーダ
６０  アドレス比較部
６０ａ、６０ｂ  アドレス比較器
AD  アドレス信号
AGR  一致信号
BL、/BL  ビット線
CLE  コラムイネーブル信号
CLK  クロック信号
CMD  コマンド信号
CNT  カウント信号
DIN  入力データ信号
DINV  データ無効信号
DM  データマスク信号
DOUT  出力データ信号
DQ  データ信号
MC  メモリセル
ENA  イネーブル信号
IAD、IAD2  内部アドレス信号
ICLK  内部クロック信号
ICMD  内部コマンド信号
IWAD  内部書き込みアドレス信号
LRD  ラッチ読み出し信号
LWR  ラッチ書き込み信号
MASK  内部マスク信号
RCDB  読み出しデータ信号
RCOMP、CCOMP  比較結果信号
RDATA  読み出しデータ
RDB  読み出しデータ信号
RDE  リードイネーブル信号
RE  行イネーブル信号
REFAD  リフレッシュアドレス信号
REG  レジスタ制御信号
SBE  センスバッファイネーブル信号
SELAD  選択アドレス信号
SW1、SW2  スイッチ制御信号
WCDB  書き込みデータ信号
WDB  書き込みデータ信号
WL  ワード線
WRAD  書き込み保持アドレス
WRDL  ライトデータラッチ信号
WRE  ライトイネーブル信号
【図１】
0004588158.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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