(57)【特許請求の範囲】
【請求項１】
表面側に金属パッドが形成された半導体基板を用意し、
前記半導体基板と当該半導体基板を支持する支持基板とを有機膜を介して貼り合わせる工程と、
前記半導体基板の裏面から開口を形成する工程と、
前記開口の側壁部に絶縁膜を形成した後に、当該開口を介して前記金属パッドに電気的に接続された金属層を形成する工程と、
前記半導体基板の裏面から前記有機膜位置までダイシングする工程と、
ダイシング後に、前記支持体が貼り合わされた前記半導体基板を加熱することで、前記有機膜を溶かし、前記半導体基板と前記支持基板とを分離する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記金属層上に導電端子を形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板の裏面から開口を形成する工程の前に、その裏面を研磨することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記支持基板として、Ｓｉ基板、酸化膜、ガラス基板、セラミック基板を用いることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記金属パッド上に電極接続部を形成する工程を有することを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
請求項１乃至請求項５のいずれか１項に記載の半導体装置と他の半導体装置とを積層する工程を有することを特徴とする積層型の半導体装置の製造方法。
【請求項７】
請求項１乃至請求項５のいずれか１項に記載の半導体装置と他の半導体装置とを積層する工程は、一方の半導体装置の前記電極接続部と、もう一方の半導体装置の前記導電端子とを接続することを特徴とする積層型の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に形成された金属パッドに対して、前記半導体基板の裏面から形成された開口部を介して接続される金属膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より表面実装型の半導体装置の一種としてＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型の半導体装置がある。これは、半田等の金属部材から成るボール状の導電端子をパッケージ基板の一主面上に格子状に複数配列し、基板の他の主面上に搭載される半導体チップとボンディングしてパッケージングするものである。そして、電子機器に組み込まれる際には、各導電端子をプリント基板上の配線パターンに熱溶着し、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続する。
【０００３】
このようなＢＧＡ型の半導体装置は、半導体装置の側面に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）等の他の表面実装型の半導体装置に比べ多数の接続端子を設置することができ、小型化が有利なものとして知られている。
【０００４】
近年において、このＢＧＡ型の半導体装置がＣＣＤイメージセンサの分野にも取り入れられ、小型化の要望が強い携帯電話機に搭載されるデジタルカメラのイメージセンサチップとして用いられている。
【０００５】
また、ウエハレベルのＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）やシリコン（Ｓｉ）貫通技術を用いた３次元実装技術が注目されてきている。これらの技術は、チップを何層にも貼り合わせた後、Ｓｉを貫通させたり、Ｓｉウエハを表面からＳｉ貫通させた後、積み上げる方法等が研究されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来の３次元実装技術は、表面からＳｉ貫通等の加工を行い、銅（Ｃｕ）のビアホールを形成するため、表面側にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理が必要であったり、Ｃｕビア形成後に当該Ｃｕビアとパッドとを繋ぐための再配線が必要であるため、製造工数が多くなってしまう。従って、半導体装置自体も高コストとなっていた。
【課題を解決するための手段】
【０００７】
そこで、本発明の半導体装置の製造方法は、表面側に金属パッドが形成された半導体基板を用意し、前記半導体基板と当該半導体基板を支持する支持基板とを有機膜を介して貼り合わせる工程と、前記半導体基板の裏面から開口を形成する工程と、前記開口の側壁部に絶縁膜を形成した後に、当該開口を介して前記金属パッドに電気的に接続された金属層を形成する工程と、前記半導体基板の裏面から前記有機膜位置までダイシングする工程と、ダイシング後に、前記支持基板が貼り合わされた前記半導体基板を加熱することで、前記有機膜を溶かし、前記半導体基板と前記支持基板とを分離する工程とを有することを特徴とするものである。
【０００８】
また、前記金属層上に導電端子を形成する工程を有することを特徴とするものである。
【０００９】
更に、前記半導体基板の裏面から開口を形成する工程の前に、その裏面を研磨することを特徴とするものである。
【００１０】
また、前記支持基板として、Ｓｉ基板、酸化膜、ガラス基板、セラミック基板を用いることを特徴とするものである。
【００１１】
更に、前記金属パッド上に電極接続部を形成する工程を有することを特徴とするものである。
【００１２】
また、前記半導体装置と他の半導体装置とを積層する工程を有することを特徴とするものである。
【００１３】
更に、前記半導体装置と他の半導体装置とを積層する工程は、一方の半導体装置の前記電極接続部と、もう一方の半導体装置の前記導電端子とを接続することを特徴とするものである。
【発明の効果】
【００１５】
本発明では、従来の３次元実装技術のように表面からＳｉ貫通等の加工を行い、銅（Ｃｕ）のビアホールを形成するものではないため、表面側にＣＭＰ処理を必要としない。また、Ｃｕビア形成後に当該Ｃｕビアとパッドとを繋ぐための再配線が不要であるため、製造工数が増大することがない。
【００１６】
また、支持板とＳｉ基板の分離が容易である。
【００１７】
従って、低コスト化を実現した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の半導体装置及びその製造方法に係る一実施形態について図面を参照しながら説明する。
【００１９】
先ず、図１（ａ）に示すようにおよそ６００μｍの膜厚のシリコンウエハ（以下、Ｓｉ基板）１上に酸化膜が形成され、当該酸化膜上に金属（例えば、Ａｌ）パッド２が形成され、当該Ａｌパッド２を被覆するようにプラズマＣＶＤ法によるＳｉＯ２膜またはＰＳＧ膜から成る所定膜厚の酸化膜３を形成する。尚、特に平坦性を必要とする場合には酸化膜を例えばＣＭＰ研磨等しても良い。そして、不図示のフォトレジスト膜をマスクにＡｌパッド２上の酸化膜３をエッチングして当該Ａｌパッド２の一部（表面部）を露出させる。尚、本実施形態では、前記酸化膜３の膜厚は、全体でおよそ５μｍ程度としている。
【００２０】
次に、図１（ｂ）に示すように前記Ａｌパッド２及び酸化膜３上にポリイミド膜を形成し、当該ポリイミド膜を不図示のフォトレジスト膜をマスクにエッチングして前記Ａｌパッド２上に開口部を有するポリイミド膜４を形成する。そして、前記開口部内にニッケル（Ｎｉ）５、金（Ａｕ）６を形成した後に、その上に銅（Ｃｕ）メッキしてＣｕ７を埋め込む。また、当該Ｃｕ７上に当該Ｃｕ７の腐食防止用としてＡｕをメッキ形成しても良い。尚、本実施形態では、前記開口部内に埋設された導電部材（Ｎｉ，Ａｕ，Ｃｕ，Ａｕ）の膜厚は、全体でおよそ２５μｍ程度としている。
【００２１】
ここで、本プロセスが、ＣＣＤイメージセンサに採用される場合には、前記ポリイミド膜４は透明性のポリイミド膜または透明ガラスエポキシ樹脂等をスクリーン印刷法を用いて形成する必要がある。
【００２２】
更に言えば、本プロセスを３次元プロセスに用いないＣＳＰプロセスに適用するものである場合には、開口部を形成する必要はなく、ポリイミド膜４の全面塗布で構わない。
【００２３】
また、図８（ａ）に示すように前記Ａｌパッド２上を含む酸化膜３上にＴｉＷ２１（もしくはＴｉＷ上にＣｕを形成しても良い。）を形成し、所定パターンと成るようにパターニングする。そして、ポリイミド膜４Ａを介してＣｕ７Ａ（Ａｕ）を形成する、いわゆる再配線構造を採用しても良い。
【００２４】
続いて、図２（ａ）に示すように前記Ｃｕ７（Ａｕ）上を含むポリイミド膜４上に絶縁フィルム１０を貼り、当該フィルム１０を介して支持板１１と前記Ｓｉ基板１側を貼り合わせる。
【００２５】
ここで、前記支持板１１は、後述するＳｉ基板１のＢＧ（バックグラインド）時に、Ｓｉ基板１の割れ等を防止するための支持体で、例えばＳｉ基板や酸化膜（ガラス基板）やセラミック等を利用している。尚、本実施形態では、支持体として必要な膜厚として、およそ４００μｍ程度としている。
【００２６】
また、前記フィルム１０は、後述するＳｉ基板１と支持板１１との分離工程における作業性向上を図る目的で、アセトンに溶ける有機膜を採用している。尚、本実施形態では、フィルム１０の膜厚をおよそ４００μｍ程度としている。
【００２７】
更に、当該フィルム１０の外周部には、図２（ｂ）に示すようにエポキシ樹脂１２を充填することで、当該フィルム１０を密封し、固めている。これにより、各種作業中における有機溶媒等の薬液の浸入を防止している。
【００２８】
尚、Ｓｉ基板１のＢＧ工程におけるバックグラインド膜厚が少ない場合には、支持板１１を貼り付ける工程は省略できる。
【００２９】
次に、図３（ａ）に示すようにＳｉ基板１側をＢＧ処理して、当該Ｓｉ基板１の膜厚をおよそ１０〜１００μｍ程度まで薄膜化できる。このとき、前記支持板１１が、ＢＧ工程時にＳｉ基板１を支持する。そして、ＢＧ処理したＳｉ基板１の裏面側におよそ０．０１μｍ程度の酸化膜１３を形成する。尚、前記酸化膜１３の代わりにシリコン窒化膜やポリイミドから成る有機系絶縁物を形成しても良い。更に言えば、前記ＢＧ工程において、Ｃｕ上の平坦性に左右されないため、そのままバックグラインド可能であり、作業性が良い。
【００３０】
更に、図３（ｂ）に示すように不図示のフォトレジスト膜をマスクに前記酸化膜１３及びＳｉ基板１をエッチングして開口部１４を形成する。続いて、図４（ａ）に示すように前記開口部１４から露出した酸化膜３をエッチングして、前記Ａｌパッド２を露出させる。そして、開口部１４ａ内の前記Ａｌパッド２上を含む酸化膜１３上を、被覆するようにＣＶＤ法による酸化膜を形成し、当該酸化膜を異方性エッチングして開口部１４ａの側壁部に酸化膜を残膜させてサイドウォールスペーサ膜１５を形成する。尚、酸化膜のＣＶＤ成膜処理温度は、２００℃程度の低温度が良い。また、シリコン窒化膜を用いてサイドウォールスペーサ膜１５を形成しても良い。
【００３１】
次に、図４（ｂ）に示すように前記開口部１４ａ内にサイドウォールスペーサ膜１５を介して窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）等のバリア膜１６をスパッタ形成し、当該バリア膜１６を介して前記開口部１４ａ内にＣｕ１７を埋設する。尚、本工程では、先ずバリア膜１６上にＣｕシード、Ｃｕメッキ処理を施し、当該Ｃｕをアニール処理する。そして、当該Ｃｕを開口部１４ａ内に埋設させている。ここで、平坦性を特に必要とする場合は、当該ＣｕをＣＭＰ研磨する。
【００３２】
更に、図５（ａ）に示すように前記Ｃｕ１７上に、当該Ｃｕ１７が埋設された開口部１４ａの開口サイズよりも幾分広い開口を有するソルダーマスク１８を形成し、当該マスク１８を介して当該開口上に半田ペーストをスクリーン印刷し、当該半田ペーストをリフロー処理することで、Ｃｕ１７上に半田ボール１９を形成する。尚、本実施形態では、ソルダーマスク１８として、２００℃でイミド化可能なリカコートから成るポリイミド膜を用いている。
【００３３】
尚、図８（ｂ）に示すように前記Ｃｕ１７上を含む酸化膜１３上にＡｌ膜３１及びＮｉ膜（Ａｕ膜）３２を形成し、所定パターンと成るようにパターニングする。そして、ソルダーマスク１８Ａを介して半田ボール１９Ａを形成する構造を採用しても良い。
【００３４】
続いて、図５（ｂ）に示すように前記Ｓｉ基板１側を前記フィルム１０に到達する位置までダイシングする。
【００３５】
そして、不図示のアセトン溶液槽内に当該Ｓｉ基板１を浸すことで、図６（ｂ）に示すようにダイシングライン（Ｄ）からアセトンが浸入し、前記フィルム１０を溶解する。従って、前記Ｓｉ基板１（各チップ）と支持板１１とが自動的に分離され、図６（ａ）に示すような単体のＣＳＰチップ２０が完成する。
【００３６】
このように本実施形態では、アセトンに溶解する有機系のフィルム１０を用いてＳｉ基板１と支持板１１とを貼り合わせているため、ダイシング後に、Ｓｉ基板１をアセトンに浸すだけで両者を簡単に分離することができ、作業性が良い。
【００３７】
また、前記フィルム１０の代わりに粘着力の弱いフィルムを用いて、ダイシング後に、物理的にチップを剥がすものであっても良い。更に言えば、支持板１１として透明ガラスを用いる場合には、有機系フィルム１０としてＵＶテープを貼り、ダイシング後にＵＶ照射をし、チップを剥がせば良い。
【００３８】
加えて、ダイシングした後に、例えばウエハの裏面からホットプレートで熱を加えて、ウエハと支持板１１で挟まれた有機膜（フィルム１０）を溶かして軟化させることで両者を剥がすものであっても良い。このとき、フィルム１０がアセトンに溶ける有機膜であるときは、２００℃程度の加熱で、ポリイミド膜を利用した場合では４００℃程度の加熱で当該フィルム１０は溶ける。
【００３９】
Ｓｉ基板１と支持板１１とを剥がす別形態としては、ダイシング前に、エッジのエポキシ樹脂を、ウエハを縦にして回転させ、外周だけ酸などの薬品に浸して剥がす方法もある。又、刃物をウエハとチップの間のエッジのエポキシ樹脂に入れて切り離す方法もある。そして、両方法の後、ＢＧテープを貼ってダイシングする。
【００４０】
そして、図７に示すように前記単体のＣＳＰチップ２０をＣｕ７（Ａｕ）と半田ボール１９とを金属密着でＣＳＰチップ２０同士を密着（積層）させることで、３次元実装が（何層でも）可能となり、チップサイズの同じもの（メモリ等）であれば大容量化が図れる。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図８】本発明の他の実施形態の半導体装置の製造方法を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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