(57)【特許請求の範囲】
【請求項１】
炭化珪素半導体（２）にイオン注入を行うことにより不純物層（３）を形成する不純物層形成工程を含んだ炭化珪素半導体装置の製造方法において、
前記不純物層形成工程では、前記炭化珪素半導体に不純物をイオン注入したのち、前記炭化珪素半導体の上面に炭化珪素層をデポジションするためのデポガスと、デポジションがなされる前記炭化珪素層をエッチングするためのエッチングガスとを含む雰囲気において熱処理を施すことによって前記注入された不純物を活性化させることで前記不純物層を形成し、該熱処理において、前記炭化珪素半導体の上面に前記炭化珪素層がデポジションされる速度と該デポジションされる前記炭化珪素層がエッチングされる速度とが平衡状態となるようにすることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記不純物層形成工程では、前記デポガスと前記エッチングガスとを同時に導入した状態で前記熱処理を行うことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
炭化珪素半導体（２）にイオン注入を行うことにより不純物層（３）を形成する不純物層形成工程を含んだ炭化珪素半導体装置の製造方法において、
前記不純物層形成工程では、前記炭化珪素半導体に不純物をイオン注入したのち、熱処理を施すことによって前記注入された不純物を活性化させることで前記不純物層を形成し、該熱処理において、前記炭化珪素半導体の上面に炭化珪素層をデポジションするためのデポガスを導入したのち、前記炭化珪素層をエッチングするためのエッチングガスを導入することを特徴とする炭化珪素半導体装置の製造方法。
【請求項４】
前記不純物層形成工程では、前記デポガスと前記エッチングガスとの導入を交互に行った状態で前記熱処理を行うことを特徴とする請求項１又は３に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記不純物層形成工程では、前記デポガスと前記エッチングガスとを、パルス制御によって交互に切替えて導入した状態で前記熱処理を行うことを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記デポガスおよび前記エッチングガスの導入を前記熱処理の開始時点から行うことを特徴とする請求項１乃至５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記デポガスおよび前記エッチングガスの導入を前記熱処理の温度が１４００℃以上となった時点で行うことを特徴とする請求項１乃至６のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記デポガスとして、ＳｉＨ4＋Ｃ3Ｈ8／Ｈ2、ＳｉＨ4＋Ｃ2Ｈ6／Ｈ2、ＳｉＨ4＋Ｃ2Ｈ4／Ｈ2、Ｓｉ2Ｈ6＋Ｃ3Ｈ8／Ｈ2、Ｓｉ2Ｈ6＋Ｃ2Ｈ6／Ｈ2、Ｓｉ2Ｈ6＋Ｃ2Ｈ4／Ｈ2のいずれか１つを用いることを特徴とする請求項１乃至７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記エッチングガスとして、ＨＣｌ、Ｈ2、Ｃ3Ｈ8／Ｈ2、Ｃ2Ｈ6／Ｈ2のいずれか１つを用いることを特徴とする請求項１乃至８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記不純物として、ｐ型不純物であるＢ、Ａｌ、Ｇｅのいずれかをイオン注入した後に前記熱処理を行うことを特徴とする請求項１乃至９のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記前記不純物として、ｎ型不純物であるＮ又はＰをイオン注入した後に前記熱処理を行うことを特徴とする請求項１乃至１０のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記前記不純物として、準不導体領域を形成するためのＶをイオン注入した後に前記熱処理を行うことを特徴とする請求項１乃至１１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１３】
前記不純物層形成工程では、前記熱処理終了後の降温時に、少なくとも１４００℃以上となる温度領域では、ＳｉＨ4、ＨＣｌのいずれか一方、もしくは双方を導入することを特徴とする請求項１乃至１２のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１４】
主表面（１ａ）及び主表面と反対面である裏面（１ｂ）を有し、炭化珪素よりなる第１導伝型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導伝型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導伝型べ一ス領域（３）と、
前記べ一ス領域の表層部の所定領域に形成され、該べ一ス領域の深さよりも浅い第１導伝型のソース領域（４）と、
前記べ一ス領域の表面部及び前記半導体層の表面部において、前記ソース領域と前記半導体層とを繋ぐように形成された、炭化珪素よりなる第１導伝型の表面チャネル層（５）と、
前記表面チャネル層の表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
前記べ一ス領域及び前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを備えた半導体装置の製造方法において、
前記べ一ス領域と前記ソース領域の少なくとも一方を請求項１乃至請求項１３のいずれか１つに記載された不純物層形成工程にて形成することを特徴とするプレーナ型の縦型ＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（以下、ＳｉＣという）からなる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＳｉＣにおける不純物層形成は、イオン注入および注入されたイオンの活性化熱処理によって行われる。ＳｉＣでは、不純物（特にｐ型不純物）が熱処理によって活性化し難いため、活性化のための熱処理温度を上げることで不純物の活性化率を向上させようとしている。
【０００３】
【発明が解決しようとする課題】
しかしながら、１６００℃での活性化熱処理を行った後に、不純物層の表面をＡＦＭで観察したところ、ステップ状の表面荒れが発生することが確認された。この表面荒れは、活性化熱処理時のＳｉ抜けによって生じるマイグレーションに起因して発生するが、活性化熱処理温度がマイグレーション発生温度よりも高いこと（活性化熱処理温度が１５００℃以上であるのに対し、マイグレーション発生温度が１４２０℃）から、不純物の活性化率向上のためにさらなる活性化熱処理を実施すれば、よりこの表面荒れが悪化すると考えられる。換言すれば、ＳｉＣにおいて不純物の活性化熱処理を行うと必ずマイグレーションが発生すると共に、これに起因した表面荒れが発生するため、不純物の活性化率の向上と表面荒れの抑制を両立することは困難である。
【０００４】
これを解決するものとして、Ｈ2雰囲気中で熱処理を施すことにより、マイグレーションを起こした原子を表面から除去するという方法が考えられるが、この方法によると、熱処理によって表面がエッチングされるため、不純物層の接合深さが浅くなるという問題が発生したり、Ｈ2雰囲気ではＨ2エッチングによるステップバンチングが発生するという問題がある（Materials  Science  Forum  Vols.  338-342  (2000)  pp.1037-1040参照）。
【０００５】
また、ＳｉＨ4／Ｈ2やＳｉＨ4／Ａｒにより、擬似的にＳｉ雰囲気を作り出し、表面からのＳｉ抜けを抑制し、表面荒れを抑制するという方法が考えられるが、ＳｉＨ4／Ｈ2雰囲気では、Ｓｉドロップレットが発生するという問題がある（Materials  Science  Forum  Vols.  338-342  (2000)  pp.901−904参照）。
【０００６】
本発明は上記点に鑑みて、不純物層を浅くしたりステップバンチングを発生させたりせず、かつ、Ｓｉドロップレットを発生させたりすることなく、不純物の活性化率の向上と表面荒れの抑制を両立させることを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、炭化珪素半導体（２）にイオン注入を行うことにより不純物層（３）を形成する不純物層形成工程を含んだ炭化珪素半導体装置の製造方法において、不純物層形成工程では、炭化珪素半導体に不純物をイオン注入したのち、炭化珪素半導体の上面に炭化珪素層をデポジションするためのデポガスと、デポジションがなされる前記炭化珪素層をエッチングするためのエッチングガスとを含む雰囲気において熱処理を施すことによって注入された不純物を活性化させることで不純物層を形成し、該熱処理において、炭化珪素半導体の上面に炭化珪素層がデポジションされる速度と該デポジションされる炭化珪素層がエッチングされる速度とが平衡状態となるようにすることを特徴としている。
【０００８】
このように、炭化珪素半導体の上面に炭化珪素層がデポジションされる速度と該デポジションされる炭化珪素層がエッチングされる速度とが平衡状態となるように熱処理を行うことで、マイグレーションを抑制できると共に、熱処理時に炭化珪素半導体の表面がエッチングされることなく、熱処理での表面荒れを抑制することができる。これにより、不純物層を浅くしたりステップバンチングを発生させたりせず、かつ、Ｓｉドロップレットを発生させたりすることなく、不純物の活性化率の向上と表面荒れの抑制を両立させることができる。
【００１０】
この場合、請求項２に示すように、デポガスとエッチングガスとを同時に導入した状態で熱処理を行ってもよいし、請求項３に示すように、デポガスを導入したのち、エッチングガスを導入するようにしても良い。
【００１１】
また、請求項６に示すように、デポガスおよびエッチングガスの導入を熱処理の開始時点から行ってもよいし、請求項７に示すように、マイグレーションが発生する温度となる１４００℃以上の温度領域でデポガスおよびエッチングガスの導入を行うようにしてもよい。
【００１２】
なお、請求項８に示すように、デポガスとしては、ＳｉＨ4＋Ｃ3Ｈ8／Ｈ2、ＳｉＨ4＋Ｃ2Ｈ6／Ｈ2、ＳｉＨ4＋Ｃ2Ｈ4／Ｈ2、Ｓｉ2Ｈ6＋Ｃ3Ｈ8／Ｈ2、Ｓｉ2Ｈ6＋Ｃ2Ｈ6／Ｈ2、Ｓｉ2Ｈ6＋Ｃ2Ｈ4／Ｈ2のいずれか１つを用いることができ、また、請求項９に示すように、エッチングガスとして、ＨＣｌ、Ｈ2、Ｃ3Ｈ8／Ｈ2、Ｃ2Ｈ6／Ｈ2のいずれか１つを用いることができる。
【００１３】
また、不純物層形成に用いられる不純物としては、請求項１０に示すようなｐ型不純物であるＢ、Ａｌ、Ｇｅ、請求項１１に示すようなｎ型不純物であるＮ又はＰ、さらには、請求項１２に示すような準不導体領域を形成するためのＶが挙げられ、これらをイオン注入したあとに上記熱処理を行うことになる。ただし、特に活性化時に高温が必要とされるｐ型不純物に関して、上記各請求項に記載の発明を適用することで、よりマイグレーション抑制の効果を得ることができる。
【００１４】
請求項１３に記載の発明では、不純物層形成工程では、熱処理終了後の降温時に、少なくとも１４００℃以上となる温度領域では、ＳｉＨ4、ＨＣｌのいずれか一方、もしくは双方を導入することを特徴としている。このようにすれば、ＳｉＨ4の導入によって、炭化珪素半導体及び不純物層の表面からのＳｉ抜けを抑制することでカーボンリッチ層が形成されることを抑制することができ、ＨＣｌの導入によって、形成されたカーボンリッチ層を除去することができる。
【００１５】
以上説明した請求項１乃至１３に記載の発明における半導体層形成工程は、例えば請求項１５に示す各素子の不純物層の形成に適用される。そして、このような半導体層形成工程を適用することにより、上記各請求項に示す効果を得ることができる。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１７】
【発明の実施の形態】
（第１実施形態）
以下、本発明を図に示す実施形態について説明する。
【００１８】
図１に、本実施形態におけるノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。
【００１９】
炭化珪素からなるｎ+型基板１は、上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+型基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ-型エピタキシャル層（以下、ｎ-型エピ層という）２が積層されている。
【００２０】
ｎ-型エピ層２の表層部における所定領域には、所定深さを有するｐ型ベース領域３が形成されている。このｐ型ベース領域３は、Ｂ、Ａｌ若しくはＧｅをドーパントとして形成されており、約１×１０17ｃｍ-3以上の濃度となっている。なお、ｐ型ベース領域３を部分的に深くした領域３０はディープベース層であり、このディープベース層で優先的にアバランシェブレークダウンさせることで、サージ耐量を向上させている。
【００２１】
また、ｐ型ベース領域３の表層部の所定領域には、該ベース領域３よりも浅いｎ+型ソース領域４が形成されている。そして、ｎ+型ソース領域４とｎ-型エピ層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ-型ＳｉＣ層５が延設されている。このｎ-型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、デバイスの動作時にチャネル形成層として機能する。以下、ｎ-型ＳｉＣ層５を表面チャネル層という。
【００２２】
また、表面チャネル層５の上面およびｎ+型ソース領域４の上面には熱酸化にてゲート酸化膜７が形成され、このゲート酸化膜７の上にゲート電極８が形成されている。ゲート電極８は、ＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）等で構成された絶縁膜９で覆われ、この絶縁膜９の上にｎ+型ソース領域４およびｐ型ベース領域３と電気的に接続されたソース電極１０が形成されている。そして、ｎ+型基板１の裏面１ｂにドレイン電極１１が形成され、縦型パワーＭＯＳＦＥＴが構成されている。
【００２３】
次に、図１に示す縦型パワーＭＯＳＦＥＴの製造工程を、図２〜図４を用いて説明する。
【００２４】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣからなる半導体基板、すなわちｎ+型基板１を用意する。例えば、ｎ+型基板１として、厚さが４００μｍ程度で、主表面１ａがｏｆｆ角を有するｏｆｆ基板を用意する。そして、このｎ+型基板１の主表面１ａに厚さ５μｍのｎ-型エピ層２をエピタキシャル成長させる。この場合、ｎ-型エピ層２は下地の基板１と同様の結晶で得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００２５】
〔図２（ｂ）に示す工程〕
ｎ-型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとして、ｐ型不純物であるＢ、Ａｌ、若しくはＧｅをイオン注入する。このときのイオン注入条件は、例えば、温度を７００℃、ドーズ量を１×１０16ｃｍ-2とする。
【００２６】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去したのち、雰囲気ガスとして、デポガスとなるＳｉＨ4＋Ｃ3Ｈ8／Ｈ2とエッチングガスとなるＨＣｌガスとの混合ガスをを導入した状態で１０００℃以上の温度（具体的にはマイグレーションが発生する約１４００℃以上の温度）で熱処理を行い、注入されたｐ型不純物を活性化させ、ｐ型ベース領域３を形成する。このとき、キャリアガスとしてＡｒ等を用いてもよい。
【００２７】
この熱処理に際し、雰囲気ガスとして、デポガスとなるＳｉＨ4＋Ｃ3Ｈ8／Ｈ2とエッチングガスとなるＨＣｌガスとの混合ガスを用いていることから、熱処理中に以下の作用を奏する。図５に熱処理時におけるｎ-型エピ層２の表面の様子を示し、この図に従って説明する。
【００２８】
まず、熱処理の雰囲気としてデポガスとなるＳｉＨ4＋Ｃ3Ｈ8／Ｈ2を用いていることから、図５（ａ）に示すように、Ｓｉ、Ｃ双方の原子が移動することで熱処理時におけるマイグレーションが抑制される。しかしながら、熱処理の雰囲気をＳｉＨ4＋Ｃ3Ｈ8／Ｈ2としているために、そのままでは図５（ｂ）に示されるようにＳｉＣを構成する原子がデポジションされ、ｎ-型エピ層２の表面にデポ膜が形成されてしまう。これに対し、ここではＳｉＨ4＋Ｃ3Ｈ8／Ｈ2だけでなくエッチングガスとなるＨＣｌを雰囲気中に導入しているため、このＨＣｌにより、図５（ｃ）に示されるように、デポジションされた原子が配列する前に除去される。すなわち、ＳｉＣのデポ膜の形成速度とエッチング速度とが平行状態になり、結果的にデポ膜の形成もエッチングもほぼ生じない状態になる。
【００２９】
このような作用を奏するため、熱処理時にｎ-型エピ層２の表面がエッチングされることなく、熱処理での表面荒れを抑制することができる。
【００３０】
なお、ここでは雰囲気ガス（ＳｉＨ4＋Ｃ3Ｈ8／Ｈ2＋ＨＣｌガス）の導入を熱処理開始時点から行っているが、この雰囲気ガスの導入タイミングをマイグレーションが発生する約１４００℃以上の温度領域からとしてもよい。
【００３１】
そして、熱処理終了後、降温工程を行うが、この降温時においてもマイグレーションが発生する約１４００度以上の温度領域では、ＳｉＨ4ガス若しくはＨＣｌガスを導入する。すなわち、このような温度領域ではＳｉ抜けによるカーボンリッチになり得るため、ＳｉＨ4の導入によって、ｎ-型エピ層及びｐ型ベース領域３の表面からのＳｉ抜けを抑制することでカーボンリッチ層が形成されることを抑制することができ、ＨＣｌの導入によって、形成されたカーボンリッチ層を除去することができる。
【００３２】
〔図３（ａ）に示す工程〕
ｐ-型ベース領域３を含むｎ-型エピ層２上に化学気相成長法（ＣＶＤ法）により表面チャネル層５をエピタキシャル成長させる。
【００３３】
このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）を、ゲート電極８に電圧を印加していない時におけるｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量と、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量との和よりも小さくなるようにしている。
【００３４】
具体的には、ｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量は、表面チャネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧によって決定され、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及びゲート電極８（金属）と表面チャネル層５（半導体）との仕事関数差によって決定されるため、これらに基づいて表面チャネル層５の膜厚を決定している。
【００３５】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
【００３６】
〔図３（ｂ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ+型ソース領域４を形成する。このときのイオン注入条件は、温度を７００℃、ドーズ量を１×１０15ｃｍ-2としている。
【００３７】
〔図３（ｃ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ-型ベース領域３上の表面チャネル層５を部分的にエッチング除去する。
【００３８】
〔図４（ａ）に示す工程〕
さらに、ＬＴＯ膜２２をマスクにしてＢ+をイオン注入し、ディープベース層３０を形成する。これにより、ベース領域３の一部が厚くなったものとなる。このディープベース層３０は、ｎ+型ソース領域４と重ならない部分に形成されると共に、ｐ-型ベース領域３のうちディープベース層３０が形成された厚みが厚くなった部分が、ディープベース層３０が形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。なお、このディープベース層３０におけるｐ型不純物の活性化においても、図２（ｃ）に示す工程と同様の雰囲気ガスを用いることで、上記と同様の作用を奏することが可能である。
【００３９】
〔図４（ｂ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化（Ｈ2＋Ｏ2によるパイロジェニック法を含む）によりゲート酸化膜７を形成する。このとき、雰囲気温度は例えば１０８０℃とする。その後、ゲート絶縁膜７の上にポリシリコンからなるゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は例えば６００℃とする。
【００４０】
〔図４（ｃ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を例えば４２５℃で成膜し、さらに約１０００℃でのアニールを行うことでゲート電極８を覆う。
【００４１】
この後、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置したのち、成膜後に１０００℃のアニールを行うことで、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００４２】
このように構成された縦型パワーＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、以下のように動作する。まず、ゲート電極に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ-型ベース領域３と表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化された状態となる。
【００４３】
この状態において、ゲート電極８に電圧を印加することで、表面チャネル層５とゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させることができ、これにより、チャネルの状態を制御することができる。
【００４４】
そして、オフ状態においては、ｐ-型ベース領域３及びゲート電極８により作られた電界によって、空乏領域が表面チャネル層５内に形成されているため、この状態からゲート電極８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面においてｎ+型ソース領域４からｎ-型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。これにより、ｎ+型ソース領域４→表面チャネル層５→ｎ-型エピ層２を順に経由したのち、ｎ-型エピ層２（ドリフト領域）からｎ+型基板１（ｎ+ ドレイン）に対して垂直を成すように電子が流れる。
【００４５】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させることができ、ソース電極１０とドレイン電極１１との間にキャリアを流すことができる。
【００４６】
以上説明したように、本実施形態においては、ｐ型不純物の活性化の際の雰囲気ガスとして、ＳｉＨ4＋Ｃ3Ｈ8／Ｈ2を用いることにより、マイグレーションを抑制している。そして、雰囲気ガスとしてＳｉＨ4＋Ｃ3Ｈ8／Ｈ2を用いるために形成され得るデポ膜についても、雰囲気ガス中にＨＣｌを導入することで、デポジションされた原子を配列前に除去し、デポ膜が形成されないようにしている。これにより、熱処理時にｎ-型エピ層２の表面がエッチングされることなく、熱処理での表面荒れを抑制することができる。従って、不純物層を浅くしたりステップバンチングを発生させたりせず、かつ、Ｓｉドロップレットを発生させたりすることなく、不純物の活性化率の向上と表面荒れの抑制を両立させることができる。
【００４７】
（第２実施形態）
本発明の第２実施形態について説明する。図６に、本実施形態における縦型パワーＭＯＳＦＥＴの製造工程の一部を示し、この図に基づいて説明する。なお、本実施形態における縦型パワーＭＯＳＦＥＴの全体構成は第１実施形態と同様であり、また、その製造方法についての概略も第１実施形態と同様であるため、異なる部分を主に説明し、同様の部分については第１実施形態を参照する。
【００４８】
まず、図６（ａ）、（ｂ）に示す工程では、第１実施形態における図２（ａ）に示す工程と同様に、ｎ+型基板１の上にｎ-型エピ層２を形成すると共に、ｎ-型エピ層２の表層部にｐ型ベース領域３を形成するためにｐ型不純物をイオン注入する。続いて、図６（ｃ）、（ｄ）に示す工程を行う。
【００４９】
〔図６（ｃ）、（ｄ）に示す工程〕
注入されたｐ型不純物を活性化させるための熱処理を行う。このとき、まず、雰囲気ガスとして、デポガスとなるＳｉＨ4＋Ｃ3Ｈ8／Ｈ2を用いた熱処理、すなわち、第１実施形態の図２（ｃ）に示す工程において、雰囲気ガスからＨＣｌガスを除いた条件での熱処理を行う。これにより、図６（ｃ）に示されるように、薄いＳｉＣ層３０が形成される。なお、このときデポジションされるＳｉＣ層３０の結晶性は、ｎ-型エピ層２の結晶性と一致していなくても良い。続いて、雰囲気ガスをエッチングガスとなるＨＣｌガスに切換えて熱処理を行う。これにより、先程形成されたＳｉＣ層３０が除去される。
【００５０】
このような工程では、第１実施形態のようにＳｉＣのデポ膜（ＳｉＣ層３０）の形成速度とエッチング速度とが平衡状態になるのではなく、一旦、熱処理をＳｉＣ層３０が形成されるような条件下で実施した上で、後でＳｉＣ層３０を除去するようにしている。このようにしても、第１実施形態と同様に、結果的にデポ膜の形成もエッチングもほぼ生じない状態になる。
【００５１】
このように、熱処理時にデポガスとなるＳｉＨ4＋Ｃ3Ｈ8／Ｈ2の導入とエッチングガスとなるＨＣｌの導入とを交互に行い、一旦、デポガスによってＳｉＣ層３０が形成されても、その後、エッチングガスによってＳｉＣ層３０を除去するようにすることで、第１実施形態と同様の効果を得ることができる。
【００５２】
なお、ここで示したデポガスとエッチングガスとを交互に切換える回数は、必要に応じて設定すればよい。さらに、この場合においてもデポガスやエッチングガスの導入をマイグレーションの発生する約１４００℃以上においてのみ行うようにしてもよい。
【００５３】
（他の実施形態）
上記第１、第２実施形態において、他のデポガスやエッチングガスを用いても良い。例えば、デポガスとしてＳｉＨ4＋Ｃ2Ｈ6／Ｈ2やＳｉＨ4＋Ｃ2Ｈ4／Ｈ2を用いても良いし、これら各々及び上記第１実施形態に示したデポガスにおけるＳｉＨ4に代えてＳｉ2Ｈ6を用いても良い。また、エッチングガスとしてＨ2やＣ3Ｈ8／Ｈ2やＣ2Ｈ6／Ｈ2を用いても良い。
【００５４】
上記第２実施形態において、デポガスとエッチングガスとの切換を、ＳｉＣのデポ膜（ＳｉＣ層３０）の形成速度とエッチング速度とが平衡状態になるような条件で行うようにしてもよい。例えば、デポガスとエッチングガスとの切換をガス導入管に備えられるバルブのパルス制御によって行うことで、上記平衡状態とすることができる。
【００５５】
また、上記各実施形態においては、特にマイグレーションの発生が顕著になるｐ型不純物の活性化の際について本発明を適用したが、ｎ型不純物としてＮやＰを注入した後の活性化の際についてもマイグレーションが発生しうる約１４００℃以上の熱処理を行うのであれば、本発明を適用することにより、上記各実施形態と同様の効果を得ることが可能である。さらに、ｐ型、ｎ型不純物だけに限らず、準不導体領域を形成する際におけるＶをイオン注入した後に関しても、本発明を適用することにより、上記各実施形態と同様の効果を得ることが可能である。
【００５６】
また、以上の説明では、不純物層としてｐ型ベース領域３を形成する場合について説明しているが、炭化珪素にイオン注入によってｐ型、ｎ型不純物層を形成するものであれば、どのような場合においても本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における縦型パワーＭＯＳＦＥＴの断面構成を示す図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】活性化熱処理時におけるｎ-型エピ層２の表面の様子を示した図である。
【図６】本発明の第２実施形態における縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【符号の説明】
１…ｎ+型基板、２…ｎ-型エピ層、３…ｐ型ベース領域、４…ｎ+型ソース領域、５…表面チャネル層、６…Ｊ−ＦＥＴ部、７…ゲート酸化膜、８…ゲート電極、１０…ソース電極、１１…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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