(57)【特許請求の範囲】
【請求項１】
電圧制御型発振器を有するＰＬＬ回路と、特性変動抑圧対象回路とを搭載する半導体集積回路であって、
前記特性変動抑圧対象回路は、前記電圧制御型発振器に供給される制御電圧をデジタル化して特性変動情報信号を出力するアナログ／デジタル変換器と、前記特性変動情報信号をデコードしてスイッチ制御信号を出力するデコーダと、前記スイッチ制御信号に制御された電圧値の電源電圧を前記特性変動抑圧対象回路に供給する電源電圧供給回路とを有する特性変動抑圧回路により、プロセス条件や温度変動による特性変動が抑圧されることを特徴とする半導体集積回路。
【請求項２】
電流制御型発振器を有するＰＬＬ回路と、特性変動抑圧対象回路とを搭載する半導体集積回路であって、
前記特性変動抑圧対象回路は、前記電流制御型発振器に供給される制御電流を電圧に変換する電流／電圧変換器と、前記電流／電圧変換器の出力電圧をデジタル化して特性変動情報信号を出力するアナログ／デジタル変換器と、前記特性変動情報信号をデコードしてスイッチ制御信号を出力するデコーダと、前記スイッチ制御信号に制御された電圧値の電源電圧を前記特性変動抑圧対象回路に供給する電源電圧供給回路とを有する特性変動抑圧回路により、プロセス条件や温度変動による特性変動が抑圧されることを特徴とする半導体集積回路。
【請求項３】
前記電源電圧供給回路を外部回路としていること
を特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
電圧制御型発振器を有するＰＬＬ回路と、特性変動抑圧対象回路とを搭載する半導体集積回路であって、
前記特性変動抑圧対象回路は、前記電圧制御型発振器に供給される制御電圧をデジタル化して特性変動情報信号を出力するアナログ／デジタル変換器と、前記特性変動情報信号をデコードしてスイッチ制御信号を出力するデコーダと、前記スイッチ制御信号に制御された電圧値のバックバイアス電圧を前記特性変動抑圧対象回路に供給するバックバイアス電圧供給回路とを有する特性変動抑圧回路により、プロセス条件や温度変動による特性変動が抑圧されることを特徴とする半導体集積回路。
【請求項５】
電流制御型発振器を有するＰＬＬ回路と、特性変動抑圧対象回路とを搭載する半導体集積回路であって、
前記特性変動抑圧対象回路は、前記電流制御型発振器に供給される制御電流を電圧に変換する電流／電圧変換器と、前記電流／電圧変換器の出力電圧をデジタル化して特性変動情報信号を出力するアナログ／デジタル変換器と、前記特性変動情報信号をデコードしてスイッチ制御信号を出力するデコーダと、前記スイッチ制御信号に制御された電圧値のバックバイアス電圧を前記特性変動抑圧対象回路に供給するバックバイアス電圧供給回路とを有する特性変動抑圧回路により、プロセス条件や温度変動による特性変動が抑圧されることを特徴とする半導体集積回路。
【請求項６】
前記バックバイアス電圧供給回路を外部回路としていること
を特徴とする請求項４又は５に記載の半導体集積回路。
【請求項７】
電圧制御型発振器を有するＰＬＬ回路と、アナログ回路である特性変動抑圧対象回路とを搭載する半導体集積回路であって、
前記特性変動抑圧対象回路は、前記電圧制御型発振器に供給される制御電圧をデジタル化して特性変動情報信号を出力するアナログ／デジタル変換器と、前記特性変動情報信号をデコードしてスイッチ制御信号を出力するデコーダと、前記スイッチ制御信号に制御された電圧値のバイアス電圧を前記特性変動抑圧対象回路に供給するバイアス回路とを有する特性変動抑圧回路により、プロセス条件や温度変動による特性変動が抑圧されることを特徴とする半導体集積回路。
【請求項８】
電流制御型発振器を有するＰＬＬ回路と、アナログ回路である特性変動抑圧対象回路とを搭載する半導体集積回路であって、
前記特性変動抑圧対象回路は、前記電流制御型発振器に供給される制御電流を電圧に変換する電流／電圧変換器と、前記電流／電圧変換器の出力電圧をデジタル化して特性変動情報信号を出力するアナログ／デジタル変換器と、前記特性変動情報信号をデコードしてスイッチ制御信号を出力するデコーダと、前記スイッチ制御信号に制御された電圧値のバイアス電圧を前記特性変動抑圧対象回路に供給するバイアス回路とを有する特性変動抑圧回路により、プロセス条件や温度変動による特性変動が抑圧されることを特徴とする半導体集積回路。
【請求項９】
前記バイアス回路を外部回路としていること
を特徴とする請求項７又は８に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（Phase Locked Loop）回路を搭載する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路において、ＰＬＬ回路は、クロック周波数の逓倍やクロックのスキュー調整などの機能を果たしており、半導体集積回路の高速化及び大規模化を実現させるために必須の回路である。
【０００３】
【発明が解決しようとする課題】
ＰＬＬ回路を搭載する半導体集積回路については、プロセス条件や温度変動や電源電圧変動による各種セルの特性変動を抑えることによる性能向上が要請されている。しかし、従来、各種セルのプロセス条件や温度変動や電源電圧変動による特性変動対策は、製造工程での精度向上や動作マージンを考慮した設計を行うことによる特性保証を行うに留まり、回路的な対策は特に行われていなかった。また、ＰＬＬ回路を搭載する半導体集積回路については、ＰＬＬ回路のパワーダウン解除後の再ロック時間の短縮化による性能向上も要請されている。
【０００４】
本発明は、かかる点に鑑み、ＰＬＬ回路を搭載する半導体集積回路であって、プロセス条件や温度変動による特性変動抑圧対象回路の特性変動を抑圧することによる性能向上を図ることができるようにした半導体集積回路を提供することを第１の目的とし、ＰＬＬ回路のパワーダウン解除後の再ロック時間の短縮化による性能向上を図ることができるようにした半導体集積回路を提供することを第２の目的とする。
【０００５】
【課題を解決するための手段】
本発明中、第１の発明は、ＰＬＬ回路と特性変動抑圧対象回路を搭載する半導体集積回路であって、前記特性変動抑圧対象回路は、前記ＰＬＬ回路の発振器に供給される制御信号を特性変動情報とする特性変動抑圧回路によりプロセス条件や温度変動による特性変動が抑圧されるというものである。
【０００６】
本発明中、第２の発明は、ＰＬＬ回路を搭載する半導体集積回路であって、前記ＰＬＬ回路のロック時に前記ＰＬＬ回路の発振器に供給される制御信号の値を記憶する記憶回路と、前記ＰＬＬ回路のパワーダウン解除時に、前記発振器に対して前記記憶回路に記憶されている値の制御信号を一時的に供給するＰＬＬ制御回路を搭載しているというものである。
【０００７】
【発明の実施の形態】
以下、図１〜図１５を参照して、第１の発明の第１実施形態〜第４実施形態及び第２の発明の第１実施形態、第２実施形態について説明する。
【０００８】
（第１の発明の第１実施形態・・図１〜図８）
図１は第１の発明の第１実施形態の要部の回路図である。図１中、１は電源電圧Ｖdd_pllとして定電圧が供給されるＰＬＬ回路であり、２は電圧制御型発振器、３は電圧制御型発振器２の出力を分周する分周器、４は入力信号ＣＫと分周器３の出力との位相差を検出する位相差検出器、５は位相差検出器４の出力を受けて制御電圧ＶＣＴＲＬを電圧制御型発振器２に供給するチャージポンプ回路、６はチャージポンプ回路５の出力から高周波成分を除去するローパスフィルタ回路である。
【０００９】
また、７は特性変動抑圧対象回路であるＲＡＭ（random access memory）、８はプロセス条件や温度変動によるＲＡＭ７の特性変動を抑圧する特性変動抑圧回路であり、この特性変動抑圧回路８は、チャージポンプ回路５が出力する電圧制御型発振器２の制御電圧ＶＣＴＲＬを特性変動情報としてＲＡＭ７に供給する電源電圧Ｖoutの電圧値を変化させることにより、プロセス条件や温度変動によるＲＡＭ７の特性変動を抑圧するというものである。
【００１０】
特性変動抑圧回路８において、９はチャージポンプ回路５が出力する制御電圧ＶＣＴＲＬをデジタル化して３ビットの特性変動情報信号ＢＨを出力するＡ／Ｄ（アナログ／デジタル）変換器、１０はＡ／Ｄ変換器９が出力する特性変動情報信号ＢＨをデコードしてスイッチ制御信号Ｓwitchを出力するデコーダ、１１はスイッチ制御信号Ｓwitchに制御された電圧値の電源電圧ＶoutをＲＡＭ７に供給する電源電圧供給回路である。
【００１１】
図２は電源電圧供給回路１１の回路図である。図２中、１２−１〜１２−８は直流電圧Ｖ１〜Ｖ８を出力する直流電圧源、１３はスイッチ制御信号Ｓwitchにより切換動作が制御される切換スイッチである。Ｖ１〜Ｖ８はＶ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７＜Ｖ８の関係にあり、Ｖ５はプロセス条件や温度が設計中心値である場合にＲＡＭ７に供給すべき電源電圧Ｖoutの電圧値である。
【００１２】
また、１４は電源電圧Ｖdd_vreg（但し、Ｖdd_vreg＞Ｖ８）を降圧してＲＡＭ７に供給すべき電源電圧Ｖoutを出力するｐＭＯＳトランジスタ、１５はオペアンプであり、その非反転入力端子を切換えスイッチ１３のノードａに接続し、その反転入力端子をｐＭＯＳトランジスタ１４のドレインに接続し、その出力端子をｐＭＯＳトランジスタ１４のゲートに接続し、ｐＭＯＳトランジスタ１４のドレインに電源電圧Ｖoutとして、オペアンプ１５の非反転入力端子に印加される直流電圧と同一電圧値の電圧を得ることができるようにされている。
【００１３】
図３は電圧制御型発振器２の入出力特性の温度依存性を示す図であり、横軸に制御電圧ＶＣＴＲＬ、縦軸に出力周波数Ｆoutを示している。図３中、Ｃ１はプロセス条件及び温度が設計中心値である場合の入出力特性、Ｃ２はプロセス条件は設計中心値であるが、温度が設計中心値よりも低い場合の入出力特性、Ｃ３はプロセス条件は設計中心値であるが、温度が設計中心値よりも高い場合の入出力特性、ＶＡ１はプロセス条件及び温度が設計中心値である場合の制御電圧ＶＣＴＲＬの電圧値（制御電圧ＶＣＴＲＬの設計中心値）、ｆ１はプロセス条件及び温度が設計中心値である場合において制御電圧ＶＣＴＲＬがＶＡ１である場合の出力周波数Ｆout（出力周波数Ｆoutの設計中心値）である。
【００１４】
ここで、例えば、温度が設計中心値よりも低くなると、電圧制御型発振器２の動作速度が速くなるため、制御電圧ＶＣＴＲＬの電圧値がＶＡ１のままだと、出力周波数Ｆoutはｆ１よりも高い周波数、例えば、ｆ２となるが、ＰＬＬ回路１は出力周波数Ｆoutがｆ１となるように電圧制御型発振器２の出力信号をフィードバックして誤差を修正するように動作するので、制御電圧ＶＣＴＲＬの電圧値は電圧制御型発振器２の動作速度が速くなった分だけ下降して、例えば、ＶＡ２となり、出力周波数Ｆoutは設計中心値のｆ１となる。
【００１５】
逆に、温度が設計中心値よりも高くなると、電圧制御型発振器２の動作速度が遅くなるため、制御電圧ＶＣＴＲＬの電圧値がＶＡ１のままだと、出力周波数Ｆoutはｆ１よりも低い周波数、例えば、ｆ３となるが、ＰＬＬ回路１は出力周波数Ｆoutがｆ１になるように電圧制御型発振器２の出力信号をフィードバックして誤差を修正するように動作するので、制御電圧ＶＣＴＲＬの電圧値は電圧制御型発振器２の動作速度が遅くなった分だけ上昇して、例えば、ＶＡ３となり、出力周波数Ｆoutは設計中心値のｆ１となる。
【００１６】
図４は電圧制御型発振器２の入出力特性のプロセス依存性を示す図であり、横軸に制御電圧ＶＣＴＲＬ、縦軸に出力周波数Ｆoutを示している。図４中、Ｃ４は温度は設計中心値であるが、プロセス条件がトランジスタのスイッチング速度を設計中心値よりも速くするような条件であった場合の入出力特性、Ｃ５は温度は設計中心値であるが、プロセス条件がトランジスタのスイッチング速度を設計中心値よりも遅くするような条件であった場合の入出力特性である。
【００１７】
ここで、例えば、プロセス条件がトランジスタのスイッチング速度を設計中心値よりも速くするような条件であった場合、電圧制御型発振器２の動作速度が速くなるため、制御電圧ＶＣＴＲＬの電圧値がＶＡ１であると、出力周波数Ｆoutはｆ１よりも高い、例えば、ｆ４になるが、ＰＬＬ回路１は出力周波数Ｆoutがｆ１になるように電圧制御型発振器２の出力信号をフィードバックして誤差を修正するように動作するので、制御電圧ＶＣＴＲＬの電圧値は電圧制御型発振器２の動作速度が速くなった分だけ下降して、例えば、ＶＡ４となり、出力周波数Ｆoutは設計中心値のｆ１となる。
【００１８】
逆に、プロセス条件がトランジスタのスイッチング速度を設計中心値よりも遅くするような条件であった場合には、電圧制御型発振器２の動作速度が遅くなるため、制御電圧ＶＣＴＲＬの電圧値がＶＡ１であると、出力周波数Ｆoutはｆ１よりも低い、例えば、ｆ５になるが、ＰＬＬ回路１は出力周波数Ｆoutがｆ１になるように電圧制御型発振器２の出力信号をフィードバックして誤差を修正するように動作するので、制御電圧ＶＣＴＲＬの電圧値は電圧制御型発振器２の動作速度が遅くなった分だけ上昇して、例えば、ＶＡ５となり、出力周波数Ｆoutはｆ１となる。
【００１９】
このように、ＰＬＬ回路１では、プロセス条件及び温度が設計中心値である場合には、制御電圧ＶＣＴＲＬの電圧値は設計中心値となり、出力周波数Ｆoutは設計中心値のｆ１となる。また、プロセス条件や温度変動が内部回路の動作速度を速くさせるものである場合には、制御電圧ＶＣＴＲＬの電圧値が低くなり、出力周波数Ｆoutは設計中心値のｆ１となり、プロセス条件や温度変動が内部回路の動作速度を遅くさせるものである場合には、制御電圧ＶＣＴＲＬの電圧値が高くなり、出力周波数Ｆoutは設計中心値のｆ１となる。
【００２０】
図５はＡ／Ｄ変換器９の入出力特性を示す図であり、横軸に制御電圧ＶＣＴＲＬ、縦軸に特性変動情報信号ＢＨを示している。すなわち、制御電圧ＶＣＴＲＬの電圧値がＶＡ１の場合（プロセス条件及び温度が設計中心値である場合）には、特性変動情報信号ＢＨ＝“１００”となり、制御電圧ＶＣＴＲＬの電圧値がＶＡ１よりも小さい値の場合（プロセス条件や温度変動が内部回路の動作速度を設計中心値よりも速くするようなものである場合）には、特性変動情報信号ＢＨは“１００”よりも小さい値となり、制御電圧ＶＣＴＲＬの電圧値がＶＡ１よりも大きい値の場合（プロセス条件や温度変動が内部回路の動作速度を設計中心値よりも遅くするようなものである場合）には、特性変動情報信号ＢＨは“１００”よりも大きい値となる。
【００２１】
図６はデコーダ１０の入出力特性を示す図であり、横軸に特性変動情報信号ＢＨ、縦軸にスイッチ切換信号Ｓwitchの内容を示している。すなわち、デコーダ１０は、例えば、特性変動情報信号ＢＨ＝“１００”の場合には、切換スイッチ１３のノードａ、ｂ５間をＯＮとするスイッチ制御信号Ｓwitchを出力し、例えば、特性変動情報信号ＢＨ＝“０００”の場合には、切換スイッチ１３のノードａ、ｂ１間をＯＮとするスイッチ制御信号Ｓwitchを出力し、特性変動情報信号ＢＨ＝“１１１”の場合には、切換スイッチ１３のノードａ、ｂ８間をオンとするスイッチ制御信号Ｓwitchを出力する。
【００２２】
図７はＲＡＭ７の一般的なＶdd（電源電圧）−ｔAAC（クロックが入力されてから、指定データが出力されるまでの時間）特性の温度依存性を示す図であり、横軸にＶdd、縦軸にｔAACを示している。図７中、Ｃ11はプロセス条件及び温度が設計中心値である場合のＶdd−ｔAAC特性、Ｃ12はプロセス条件は設計中心値であるが、温度が設計中心値よりも低い場合のＶdd−ｔAAC特性、Ｃ13はプロセス条件は設計中心値であるが、温度が設計中心値よりも高い場合のＶdd−ｔAAC特性である。
【００２３】
すなわち、例えば、温度が設計中心値よりも低い場合には、ｔAACは設計中心値のＴ１より小さい値、例えば、Ｔ２となる。この場合には、電源電圧Ｖddを設計中心値のＶ５よりも低い電圧、例えば、Ｖ２とすることにより、ｔAACを設計中心値のＴ１とすることができる。これに対して、温度が設計中心値よりも高い場合には、ｔAACは設計中心値のＴ１より大きい値、例えば、Ｔ３となる。この場合には、電源電圧ＶddをＶ５よりも高い電圧、例えば、Ｖ７とすることにより、ｔAACを設計中心値のＴ１とすることができる。
【００２４】
図８はＲＡＭ７の一般的なＶdd−ｔAAC特性のプロセス依存性を示す図であり、横軸にＶdd、縦軸にｔAACを示している。図８中、Ｃ14は温度は設計中心値であるが、プロセス条件がトランジスタのスイッチング速度を設計中心値よりも速くするような条件であった場合のＶdd−ｔAAC特性、Ｃ15は温度は設計中心値であるが、プロセス条件がトランジスタのスイッチング速度を設計中心値よりも遅くするような条件であった場合のＶdd−ｔAAC特性である。
【００２５】
すなわち、例えば、プロセス条件がトランジスタのスイッチング速度を速くするようなものであった場合には、ｔAACは設計中心値のＴ１より小さい値、例えば、Ｔ２となる。この場合には、電源電圧ＶddをＶ５よりも低い電圧、例えば、Ｖ２とすることにより、ｔAACを設計中心値のＴ１とすることができる。これに対して、プロセス条件がトランジスタのスイッチング速度を遅くするようなものであった場合には、ｔAACは設計中心値のＴ１より大きな値、例えば、Ｔ３となる。この場合には、電源電圧ＶddをＶ５よりも高い電圧、例えば、Ｖ７とすることにより、ｔAACを設計中心値のＴ１とすることができる。
【００２６】
そこで、特性変動抑圧回路８（Ａ／Ｄ変換器９、デコーダ１０及び電源電圧供給回路１１）は、制御電圧ＶＣＴＲＬを特性変動情報として、ＲＡＭ７が設計中心値の速度で動作するような電源電圧Ｖoutを出力するように入出力特性が設定される。
【００２７】
このように構成された本実施形態においては、プロセス条件及び温度が設計中心値である場合、制御電圧ＶＣＴＲＬの電圧値は設計中心値のＶＡ１となり、特性変動情報信号ＢＨ＝“１００”となる。この結果、スイッチ制御信号Ｓwitchは切換スイッチ１３のノードａ、ｂ５間の接続を指示する内容となり、電源電圧供給回路１１の出力電圧Ｖoutの電圧値は設計中心値のＶ５となる。したがって、ＲＡＭ７を設計中心値の速度で動作させることができる。
【００２８】
これに対して、プロセス条件や温度変動が内部回路の動作速度を設計中心値よりも速くするようなものである場合には、制御電圧ＶＣＴＲＬの電圧値は設計中心値のＶＡ１よりも小さい値となり、特性変動情報信号ＢＨは“１００”よりも小さい値で、かつ、スイッチ制御信号ＳwitchがＲＡＭ７を設計中心値の速度で動作させる直流電圧を出力する直流電圧源を選択する値となる。したがって、この場合にも、ＲＡＭ７を設計中心値の速度で動作させることができる。
【００２９】
また、プロセス条件や温度変動が内部回路の動作速度を設計中心値よりも遅くするようなものである場合には、制御電圧ＶＣＴＲＬの電圧値は設計中心値のＶＡ１よりも大きい値となり、特性変動情報信号ＢＨは“１００”よりも大きい値で、かつ、スイッチ制御信号ＳwitchがＲＡＭ７を設計中心値の速度で動作させる直流電圧を出力する直流電圧源を選択する値となる。したがって、この場合にも、ＲＡＭ７を設計中心値の速度で動作させることができる。
【００３０】
以上のように、本実施形態によれば、制御電圧ＶＣＴＲＬを特性変動情報としてＲＡＭ７が設計中心値の速度で動作するような電源電圧Ｖoutを出力する特性変動抑圧回路８を搭載しているので、プロセス条件や温度が設計中心値から変化している場合であっても、ＲＡＭ７を設計中心値の速度で動作させることができ、この点から、電圧制御型発振器２を有するＰＬＬ回路１及びＲＡＭ７を搭載する半導体集積回路に関し、性能の向上を図ることができる。
【００３１】
（第１の発明の第２実施形態・・図９）
図９は第１の発明の第２実施形態の要部の回路図である。本実施形態は、図１に示すＰＬＬ回路１及び特性変動抑圧回路８の代わりに、これらＰＬＬ回路１及び特性変動抑圧回路８と回路構成の異なるＰＬＬ回路１６及び特性変動抑圧回路１７を設け、その他については、図１に示す第１の発明の第１実施形態と同様に構成したものである。
【００３２】
ＰＬＬ回路１６は、図１に示す電圧制御型発振器２の代わりに、電流制御型発振器１８を設けると共に、チャージポンプ回路５が出力する制御電圧ＶＣＴＲＬを制御電流ＩＣＴＲＬに変換するＶ／Ｉ（電圧／電流）変換器１９を設け、その他については、図１に示すＰＬＬ回路１と同様に構成したものである。
【００３３】
特性変動抑圧回路１７は、Ａ／Ｄ変換器９の前段に、制御電流ＩＣＴＲＬを電圧に変換するＩ／Ｖ（電流／電圧）変換器２０を設け、その他については、図１に示す特性変動抑圧回路８と同様に構成したものである。
【００３４】
本実施形態においては、プロセス条件及び温度が設計中心値である場合、制御電流ＩＣＴＲＬの電流値は設計中心値となり、Ｉ／Ｖ変換器２０の出力電圧は設計中心値のＶＡ１となり、特性変動情報信号ＢＨ＝“１００”となる。この結果、スイッチ制御信号Ｓwitchは切換スイッチ１３のノードａ、ｂ５間の接続を指示する内容となり、電源電圧供給回路１１の出力電圧Ｖoutの電圧値は設計中心値のＶ５となる。したがって、ＲＡＭ７を設計中心値の速度で動作させることができる。
【００３５】
これに対して、プロセス条件や温度変動が内部回路の動作速度を設計中心値よりも速くするようなものである場合には、制御電流ＩＣＴＲＬの電流値は設計中心値よりも小さい値となり、Ｉ／Ｖ変換器２０の出力電圧は設計中心値のＶＡ１よりも小さい値となる。この結果、特性変動情報信号ＢＨは“１００”よりも小さい値で、かつ、スイッチ制御信号ＳwitchがＲＡＭ７を設計中心値の速度で動作させる直流電圧を出力する直流電圧源を選択する値となる。したがって、この場合にも、ＲＡＭ７を設計中心値の速度で動作させることができる。
【００３６】
また、プロセス条件や温度変動が内部回路の動作速度を設計中心値よりも遅くするようなものである場合には、制御電流ＩＣＴＲＬの電流値は設計中心値よりも大きい値となり、Ｉ／Ｖ変換器２０の出力電圧は設計中心値のＶＡ１よりも大きい値となる。この結果、特性変動情報信号ＢＨは“１００”よりも大きい値で、かつ、スイッチ制御信号ＳwitchがＲＡＭ７を設計中心値の速度で動作させる直流電圧を出力する直流電圧源を選択する値となる。したがって、この場合にも、ＲＡＭ７を設計中心値の速度で動作させることができる。
【００３７】
以上のように、本実施形態によれば、制御電流ＩＣＴＲＬを特性変動情報としてＲＡＭ７が設計中心値の速度で動作するような電源電圧Ｖoutを出力する特性変動抑圧回路１７を搭載しているので、プロセス条件や温度が設計中心値から変化している場合であっても、ＲＡＭ７を設計中心値の速度で動作させることができ、この点から、電流制御型発振器１８を有するＰＬＬ回路１６及びＲＡＭ７を搭載する半導体集積回路に関し、性能の向上を図ることができる。
【００３８】
（第１の発明の第３実施形態・・図１０）
図１０は第１の発明の第３実施形態の要部の回路図である。図１０中、２１は本実施形態であり、本実施形態２１は、特性変動抑圧回路８を構成する電源電圧供給回路１１を本実施形態を構成するチップに搭載せず、電源電圧供給回路１１を外部回路として使用するようにし、その他については、図１に示す第１の発明の第１実施形態と同様に構成したものである。
【００３９】
本実施形態によれば、第１の発明の第１実施形態と同様に、プロセス条件や温度が設計中心値から変化している場合であっても、ＲＡＭ７を設計中心値の速度で動作させることができ、この点から、電圧制御型発振器２を有するＰＬＬ回路１及びＲＡＭ７を搭載する半導体集積回路に関し、性能の向上を図ることができる。
【００４０】
なお、第１の発明の第２実施形態において、電源電圧供給回路１１を外部回路とするようにしても良い。また、制御電圧ＶＣＴＲＬや制御電流ＩＣＴＲＬを特性変動情報信号としてＲＡＭ７のバックバイアス電圧を変化させることによりＲＡＭ７の特性変動を抑圧するようにしても良い。
【００４１】
（第１の発明の第４実施形態・・図１１、図１２）
図１１は第１の発明の第４実施形態の要部の回路図である。本実施形態は、特性変動抑圧対象回路として、図１に示すＲＡＭ７の代わりに、アナログ回路２２を設けると共に、図１に示す特性変動抑圧回路８の代わりに、特性変動抑圧回路８と回路構成の異なる特性変動抑圧回路２３を設け、その他については、図１に示す第１の発明の第１実施形態と同様に構成したものである。
【００４２】
特性変動抑圧回路２３は、図１に示す特性変動抑圧回路８が備える電源電圧供給回路１１の代わりに、アナログ回路２２にバイアス電圧ＶＢを供給するバイアス回路２４を設け、その他については、図１に示す特性変動抑圧回路８と同様に構成したものである。
【００４３】
図１２はバイアス回路２４の回路図である。図１２中、Ｖdd_biasは定電圧の電源電圧、２５〜２７はｐＭＯＳトランジスタ、２８−１〜２８−８は抵抗値をＲ１〜Ｒ８とする抵抗、２９はスイッチ制御信号Ｓwitchにより切換動作が制御される切換スイッチである。このバイアス回路２４は、切換スイッチ２９を図２に示す切換スイッチ１３と同様に制御し、アナログ回路２２の利得が設計中心値となるようなバイアス電圧ＶＢを出力するというものである。
【００４４】
以上のように、本実施形態によれば、制御電圧ＶＣＴＲＬを特性変動情報としてアナログ回路２２の利得が設計中心値となるようなバイアス電圧ＶＢを出力する特性変動抑圧回路２３を搭載しているので、プロセス条件や温度が設計中心値から変化している場合であっても、利得が設計中心値となるようにアナログ回路２２を動作させることができ、この点から、電圧制御型発振器２を有するＰＬＬ回路１及びアナログ回路２２を搭載する半導体集積回路に関し、性能の向上を図ることができる。
【００４５】
なお、ＰＬＬ回路１の代わりに図９に示すＰＬＬ回路１６を有するものである場合には、Ａ／Ｄ変換器９の前段に制御電流を電圧に変換するＩ／Ｖ変換器を設けることにより、電流制御型発振器を有するＰＬＬ回路及びアナログ回路２２を搭載する半導体集積回路に関し、性能の向上を図ることができる。
【００４６】
（第２の発明の第１実施形態・・図１３、図１４）
図１３は第２の発明の第１実施形態の要部の回路図である。図１４中、３０はＰＬＬ回路であり、３１は電圧制御型発振器、３２は電圧制御型発振器３１の出力を分周する分周器、３３は入力信号ＣＫと分周器３２の出力との位相差を検出する位相差検出器、３４は位相差検出器３３の出力を受けて制御電圧ＶＣＴＲＬを出力するチャージポンプ回路、３５は切換スイッチ、３６はローパスフィルタである。
【００４７】
また、３７はＰＬＬ制御回路であり、３８は制御電圧ＶＣＴＲＬをデジタル化するＡ／Ｄ変換器、３９はＡ／Ｄ変換器３８から出力される制御電圧ＶＣＴＲＬのデジタル値を記憶するＲＡＭ、４０はＲＡＭ３９から読み出した制御電圧ＶＣＴＲＬのデジタル値をアナログ値に変換するＤ／Ａ変換器である。
【００４８】
また、４１はカウンターであり、このカウンター４１は、ＰＬＬ回路３０がパワーダウン後、パワーオンとされた時にカウントを開始し、分周器３２、位相差検出器３３及びチャージポンプ回路３４の合計遅延時間と同一時間をカウントするまでは、切換スイッチ３５のノードｃ、ｄ２間をオンとし、その他の期間は、切換スイッチ３５のノードｃ、ｄ１間をオンとするものである。
【００４９】
なお、ＰＬＬ回路３０は、チャージポンプ回路３４がパワーダウン信号ＰＤによってパワーダウンとされることによりパワーダウンとされる。また、Ａ／Ｄ変換器３８、Ｄ／Ａ変換器４０及びカウンタ４１は、パワーダウン信号ＰＤにより、ＰＬＬ回路３０のパワーダウンと同時にパワーダウンとされ、ＰＬＬ回路３０のパワーオンと同時にパワーオンとされる。
【００５０】
本実施形態においては、電源が投入されると、切換スイッチ３５は、ノードｃ、ｄ１間がオンとされ、その後、ＰＬＬ回路３０がロック状態になると、制御電圧ＶＣＴＲＬの電圧値がＡ／Ｄ変換器３８によりデジタル化されてＲＡＭ３９に記憶される。
【００５１】
その後、ＰＬＬ回路３０、Ａ／Ｄ変換器３８、Ｄ／Ａ変換器４０及びカウンター４１がパワーダウンとされた後、ＰＬＬ回路３０、Ａ／Ｄ変換器３８、Ｄ／Ａ変換器４０及びカウンター４１のパワーダウンが解除されてパワーオンとされると、切換スイッチ３５のノードｃ、ｄ２間がＯＮとされると共に、ＲＡＭ３９から記憶されている制御電圧ＶＣＴＲＬの電圧値のデジタル値が出力され、これがＤ／Ａ変換器４０でアナログ値に変換されて電圧制御型発振器３１に供給される。
【００５２】
その後、カウンター４１が分周器３２、位相差検出器３３及びチャージポンプ回路３４の合計遅延時間と同一時間をカウントすると、切換スイッチ３５のノードｃ、ｄ１間がＯＮとされ、この結果、チャージポンプ回路３４の出力である制御電圧ＶＣＴＲＬが電圧制御型発振器３１に供給されるようになり、ＰＬＬ回路３０はロック状態となる。
【００５３】
図１４は第２の発明の第１実施形態の効果を説明するための波形図であり、図１４Ａは切換スイッチ３５及びＰＬＬ制御回路３７を搭載しない場合に電圧制御型発振器３１に供給される制御電圧ＶＣＴＲＬの時間的変化、図１４Ｂは本実施形態において電圧制御型発振器３１に供給される制御電圧ＶＣＴＲＬの時間的変化を示している。
【００５４】
以上のように、本実施形態によれば、ＰＬＬ回路３０のパワーオン時に、電圧制御型発振器３１に対して、ＰＬＬ回路３０のロック時に電圧制御型発振器３１に供給される電圧値の制御電圧ＶＣＴＲＬを、分周器３２、位相差検出器３３及びチャージポンプ回路３４の合計遅延時間と同一時間だけ、ＰＬＬ制御回路３７から供給するようにしているので、パワーダウン解除後の再ロック時間の短縮化を図ることができ、この点から、ＰＬＬ回路３０を搭載する半導体集積回路に関し、性能の向上を図ることができる。
【００５５】
（第２の発明の第２実施形態・・図１５）
図１５は第２の発明の第２実施形態の要部の回路図である。本実施形態は、図１３に示すＰＬＬ制御回路３７の代わりに、ＰＬＬ制御回路３７と回路構成の異なるＰＬＬ制御回路４２を設け、その他については、図１３に示す第２の発明の第１実施形態と同様に構成したものである。
【００５６】
ＰＬＬ制御回路４２は、図１３に示すＲＡＭ３９の代わりに、不揮発性メモリ４３を設けると共に、カウンター４１は、電源が再投入された時と、ＰＬＬ回路３０のパワーダウンが解除された時に、それぞれ、同時にカウントを開始し、分周器３２、位相差検出器３３及びチャージポンプ回路３４の合計遅延時間と同一時間をカウントするまでは、切換スイッチ３５のノードｃ、ｄ２間をオンとし、その他の期間は、切換スイッチ３５のノードｃ、ｄ１間をオンとするように動作させ、その他については、図１３に示すＰＬＬ制御回路３７と同様に構成したものである。
【００５７】
本実施形態においては、電源が投入されると、切換スイッチ３５は、ノードｃ、ｄ１間がオンとされ、その後、ＰＬＬ回路３０がロック状態になると、制御電圧ＶＣＴＲＬの電圧値がＡ／Ｄ変換器３８によりデジタル化されて不揮発性メモリ４３に記憶される。
【００５８】
その後、ＰＬＬ回路３０、Ａ／Ｄ変換器３８、Ｄ／Ａ変換器４０及びカウンター４１がパワーダウンとされた後、ＰＬＬ回路３０、Ａ／Ｄ変換器３８、Ｄ／Ａ変換器４０及びカウンター４１のパワーダウンが解除されてパワーオンとされると、切換スイッチ３５のノードｃ、ｄ２間がＯＮとされると共に、不揮発性メモリ４３から記憶されている制御電圧ＶＣＴＲＬの電圧値のデジタル値が出力され、これがＤ／Ａ変換器４０でアナログ値に変換されて電圧制御型発振器３１に供給される。
【００５９】
その後、カウンター４１が分周器３２、位相差検出器３３及びチャージポンプ回路３４の合計遅延時間と同一時間をカウントすると、切換スイッチ３５のノードｃ、ｄ１間がＯＮとされ、この結果、チャージポンプ回路３４の出力である制御電圧ＶＣＴＲＬが電圧制御型発振器３１に供給されるようになり、ＰＬＬ回路３０はロック状態となる。
【００６０】
また、その後、電源がＯＦＦとされ、再び電源が投入されると、切換スイッチ３５のノードｃ、ｄ２間がＯＮとされると共に、不揮発性メモリ４３から記憶されている制御電圧ＶＣＴＲＬの電圧値のデジタル値が出力され、これがＤ／Ａ変換器４０でアナログ値に変換されて電圧制御型発振器３１に供給される。
【００６１】
その後、カウンター４１が分周器３２、位相差検出器３３及びチャージポンプ回路３４の合計遅延時間と同一時間をカウントすると、切換スイッチ３５のノードｃ、ｄ１間がＯＮとされ、この結果、チャージポンプ回路３４の出力である制御電圧ＶＣＴＲＬが電圧制御型発振器３１に供給されるようになり、ＰＬＬ回路３０はロック状態となる。
【００６２】
以上のように、本実施形態によれば、電源の再投入時及びＰＬＬ回路３０のパワーダウン解除時に、電圧制御型発振器３１に対して、ＰＬＬ回路３０のロック時に電圧制御型発振器３１に供給される電圧値の制御電圧ＶＣＴＲＬを、分周器３２、位相差検出器３３及びチャージポンプ回路３４の合計遅延時間と同一時間だけ、ＰＬＬ制御回路４２から供給するようにしているので、電源の再投入後のロック時間及びパワーダウン解除後の再ロック時間の短縮化を図ることができ、この点から、ＰＬＬ回路３０を搭載する半導体集積回路に関し、性能の向上を図ることができる。
【００６３】
なお、第２の発明の第１実施形態及び第２実施形態においては、電圧制御型発振器３１を使用した場合について説明したが、電圧制御型発振器３１の代わりに電流制御型発振器を使用しても良く、この場合には、チャージポンプ回路３４が出力する制御電圧ＶＣＴＲＬを制御電流ＩＣＴＲＬに変換するＶ／Ｉ変換器を設けると共に、Ａ／Ｄ変換器３８の前段にＩ／Ｖ変換器を設け、Ｄ／Ａ変換器４０の後段にＶ／Ｉ変換器を設けるようにする。
【００６４】
【発明の効果】
以上のように、本発明中、第１の発明によれば、ＰＬＬ回路と特性変動抑圧対象回路を搭載する半導体集積回路に関し、プロセス条件や温度変動による特性変動抑圧対象回路の特性変動を抑圧することによる性能向上を図ることができる。
【００６５】
また、本発明中、第２の発明によれば、ＰＬＬ回路を搭載する半導体集積回路に関し、ＰＬＬ回路のパワーダウン解除後の再ロック時間の短縮化による性能向上を図ることができる。
【図面の簡単な説明】
【図１】本発明中、第１の発明の第１実施形態の要部の回路図である。
【図２】本発明中、第１の発明の第１実施形態が搭載する特性変動抑圧回路を構成する電源電圧供給回路の回路図である。
【図３】本発明中、第１の発明の第１実施形態が備えるＰＬＬ回路を構成する電圧制御型発振器の入出力特性の温度依存性を示す図である。
【図４】本発明中、第１の発明の第１実施形態が備えるＰＬＬ回路を構成する電圧制御型発振器の入出力特性のプロセス依存性を示す図である。
【図５】本発明中、第１の発明の第１実施形態が搭載する特性変動抑圧回路を構成するＡ／Ｄ変換器の入出力特性を示す図である。
【図６】本発明中、第１の発明の第１実施形態が備える特性変動抑圧回路を構成するデコーダの入出力特性を示す図である。
【図７】本発明中、第１の発明が備えるＲＡＭの一般的なＶdd（電源電圧）−ｔAAC特性の温度依存性を示す図である。
【図８】本発明中、第１の発明が備えるＲＡＭの一般的なＶdd（電源電圧）−ｔAAC特性のプロセス依存性を示す図である。
【図９】本発明中、第１の発明の第２実施形態の要部の回路図である。
【図１０】本発明中、第１の発明の第３実施形態の要部の回路図である。
【図１１】本発明中、第１の発明の第４実施形態の要部の回路図である。
【図１２】本発明中、第１の発明の第４実施形態が備える特性変動抑圧回路を構成するバイアス回路の回路図である。
【図１３】本発明中、第２の発明の第１実施形態の要部の回路図である。
【図１４】本発明中、第２の発明の第１実施形態の効果を説明するための波形図である。
【図１５】本発明中、第２の発明の第２実施形態の要部の回路図である。
【符号の説明】
ＶＣＴＲＬ  制御電圧
ＢＨ  特性変動情報信号
Ｓwitch  スイッチ制御信号
ＩＣＴＲＬ  制御電流
【図１】
0004396061.tif 000002
【図２】
0004396061.tif 000003
【図３】
0004396061.tif 000004
【図４】
0004396061.tif 000005
【図５】
0004396061.tif 000006
【図６】
0004396061.tif 000007
【図７】
0004396061.tif 000008
【図８】
0004396061.tif 000009
【図９】
0004396061.tif 000010
【図１０】
0004396061.tif 000011
【図１１】
0004396061.tif 000012
【図１２】
0004396061.tif 000013
【図１３】
0004396061.tif 000014
【図１４】
0004396061.tif 000015
【図１５】
0004396061.tif 000016