(57)【特許請求の範囲】
【請求項１】
シリコン基板と埋め込みシリコン酸化膜層と表面シリコン単結晶層からなるＳＯＩ構造を有し、
前記表面シリコン単結晶層内に、縦形のＮＰＮ構造と、縦形のＰＮＰ構造を有し、前記ＮＰＮ構造のＰ領域と前記ＰＮＰ構造の一方のＰ領域がシリコン単結晶層内のＰ型層抵抗を介し導通し、前記ＰＮＰ構造のＮ領域と前記ＮＰＮ構造の一方のＮ領域がシリコン単結晶層内のＮ型層抵抗を介して導通するサイリスタ構造を有することを特徴としたＳＯＩ構造を有する半導体装置。
【請求項２】
シリコン基板と埋め込みシリコン酸化膜層と表面シリコン単結晶層からなるＳＯＩ構造を有し、
前記表面シリコン単結晶層内に、縦形のＮＰＮ構造と、縦形のＰＮＰ構造を有し、前記ＮＰＮ構造のＰ領域と前記ＰＮＰ構造の一方のＰ領域がシリコン単結晶層内のＰ型層抵抗を介し導通し、前記ＰＮＰ構造のＮ領域と前記ＮＰＮ構造の一方のＮ領域がシリコン単結晶層内のＮ型層抵抗を介して導通するサイリスタ構造をＥＳＤ保護素子として有するＳＯＩ構造を有する半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置を静電気破壊から守るESD保護素子に関する。
【０００２】
【従来の技術】
CMOS半導体装置では、ESD保護素子として寄生的に構造化されているＰＮダイオード素子や、ＮＰＮバイポーラ素子、ＮＰＮＰサイリスタ素子等が用いられる。CMOS半導体装置の最大動作電圧以上でかつESD破壊電圧には至らない電圧範囲にて起きる何らかのトリガーとなるブレークダウンを利用し、ＥＳＤ保護素子にスイッチングを引き起こさせ、大電荷を放出させる構造となっている。
【０００３】
PNダイオードの場合、ダイオードそのものの逆方向ブレークダウンを利用し、そのまま大電流を放出している。電流増加に伴い電圧も上昇し、すべての電荷を放出し終わった後、電流および電圧が下がり、定常状態に復帰する。
【０００４】
NPNバイポーラおよびNPNPサイリスタの場合、ベース領域もしくはゲート領域内に何らかのトリガー電流を発生させることにより、スナップバック動作を引き起こさせ、大電流を放出させている。このスナップバック動作によりＥＳＤ保護素子間にかかる電圧は急激に下がる。すべての電荷を放出し終わった後、定常状態に復帰するためにこの降下した時の電圧はCMOS半導体装置の最大動作電圧以上に設定する必要がある。
【０００５】
一般にESD保護素子の単位面積あたりの保護効率は、単位面積当たりに流せる電流量で決定し、サイリスタ素子がもっとも高く、バイポーラ素子、ダイオード素子の順で効率が落ちていく。同じＥＳＤ耐圧を異なるＥＳＤ保護素子構造で得るためには、面積を十分に考慮して設計しなくてはならないため、サイリスタ素子によるＥＳＤ保護回路は面積縮小が望めコスト的に有利である。
【０００６】
図４は、従来のサイリスタ型ESD保護素子を示す断面図で、P-拡散層１２の表面にN+拡散層１３があり、N+拡散層１３から離れて、N-拡散層１１の表面にP+拡散層１４が形成されている。
【０００７】
以上まとめるとESD保護素子の条件としては、本回路の動作電圧以下では全く機能せず、本回路が破壊に至る電圧以下で動作が開始し、かつ、一度開始した動作も電圧が本回路の動作電圧以内に復帰した時は動作が終了する素子である。また、単位面積あたりの電流量が多く取れるものが好ましい。
【０００８】
【発明が解決しようとする課題】
しかし、ESD保護素子の面積を最小にできるサイリスタ構造においては、スナップバックによる電圧降下が大きく、最大動作電圧の高い製品では使用できないといった問題点があった。
【０００９】
【課題を解決するための手段】
上記問題点を解決するために、本発明はＥＳＤ保護のサイリスタ素子を以下のように構成した。シリコン基板と埋め込みシリコン酸化膜層と表面シリコン単結晶層からなるSOI構造において、前記表面シリコン単結晶層内に縦形もしくは横形のNPN構造と縦形もしくは横形のPNP構造が形成されており、前記NPN構造のP領域と前記PNP構造の一方のP領域がシリコン単結晶層内のP型層抵抗を介し導通し、前記PNP構造のN領域と前記NPN構造の一方のN領域がシリコン単結晶層内のN型層抵抗を介して導通されているサイリスタ構造を特徴としたSOI−CMOS半導体装置とした。
【００１０】
【発明の実施の形態】
以下、本発明を図面を用いて説明する。
【００１１】
図１は本発明のサイリスタ型ＥＳＤ保護素子の第一実施例を示すの鳥瞰図兼断面図である。シリコン基板３上にシリコン酸化膜２とその上のシリコン単結晶層１が形成され、ＳＯＩ構造を持つ。シリコン単結晶層３はＮ＋拡散層１３、Ｐ＋拡散層１４、Ｎ−拡散層１１、Ｐ−拡散層１２といった、不純物の極性と濃度の異なる領域から構成される。
【００１２】
Ｎ＋拡散層１３の領域の下にはＰ−拡散層１２とＮ−拡散層１１が存在し、縦形のＮＰＮ構造を形成している。ここで横方向にもＮＰＮ構造が見られるが、動作上距離的に近い縦形ＮＰＮが支配的に動作するような構造になっている。
【００１３】
同様にＰ＋拡散層１４の領域の下にはＮ−拡散層１１とＰ−拡散層１２が存在し、縦形のＰＮＰ構造を形成している。ここでも横方向にＰＮＰ構造が見られるが、動作上距離的に近い縦形ＰＮＰが支配的に動作するような構造になっている。ＮＰＮ構造のＰ−拡散層１４とＰＮＰ構造のＰ−拡散層１４は、ひとつのＰ−拡散抵抗層１７で繋がっており、ＰＮＰ構造のＮ−拡散層１３とＮＰＮ構造のＮ−拡散層１３は、ひとつのＮ−拡散抵抗層１６で繋がっている。ここで、P−拡散層１４とＰ−拡散抵抗層１７、および、N−拡散層１３とN−拡散抵抗層１６は全く同じ構成でもかまわないし、不純物濃度などが異なる構成でもかまわない。
この縦形ＮＰＮ構造および縦形ＰＮＰ構造はＳＯＩ構造の上にあるひとつのＮＰＮＰのサイリスタ構造となっている。
【００１４】
図２は本発明のサイリスタ型ＥＳＤ保護素子の第二実施例を示すの平面図である。また図３は図２のXX’における断面図である。第一実施例が縦形のNPNおよび縦形のPNPで構成されていたのに対し、第二実施例では横形のNPNおよび横形のPNPで構成している。さらに、実施例として、横形NPNおよび縦形PNPまたは縦形NPNおよび横形PNPのような構成も可能である。いずれもＳＯＩ構造の上にあるひとつのＮＰＮＰのサイリスタ構造となっている。
【００１５】
通常、ESD保護素子として用いられる場合、Ｎ＋拡散層１３および隣接するＰ−拡散層１２上に基板コンタクトを設置し半導体装置の入出力端子に接続される。また、Ｐ＋拡散層１４および隣接するＮ−拡散層１１上に基板コンタクトを設置し半導体装置のGND端子へ接続される。入力出力端子から入ってくるＥＳＤパルスは、Ｎ+拡散層１３の表面もしくは接合ブレークダウンをトリガーとして利用し、ＰＮＰＮ素子をスナップバック動作に移行させ、すべての電流をＧＮＤ端子へ送り出す。スナップバック中の端子間電圧はＮ−拡散抵抗層１６とＰ−拡散抵抗層１７にかかる電圧となり、これらの抵抗値により決定される。従来のシリコン基板上のサイリスタでは、基板と同じ型の拡散層の抵抗値を高く設定することはできなかったが、SOI構造を使用することにより、レイアウトや不純物濃度によってこれらの抵抗値を自由により高く設定できる。これにより使用される製品の電圧条件によりホールド電圧を自由に変更できるサイリスタ保護素子が可能である。
【００１６】
【発明の効果】
以上説明したように、本発明は、ホールド電圧を自由に変更できるサイリスタ素子を供給でき、使用電圧条件に依らず面積の小さいサイリスタESD保護素子を供給することができる。
【図面の簡単な説明】
【図１】本発明のサイリスタ型ＥＳＤ保護素子の第一実施例を示す鳥瞰図兼断面図である。
【図２】本発明のサイリスタ型ＥＳＤ保護素子の第二実施例を示す平面図である。
【図３】本発明のサイリスタ型ＥＳＤ保護素子の第二実施例を示す断面図である。
【図４】従来のサイリスタ型ＥＳＤ保護素子を示す断面図である。
【符号の説明】
１  シリコン単結晶層
２  埋め込みシリコン酸化膜層
３  シリコン基板
１１  Ｎ−拡散層
１２  Ｐ−拡散層
１３  Ｎ＋拡散層
１４  Ｐ＋拡散層
１５  素子分離酸化膜
１６  Ｎ−拡散抵抗層
１７  Ｐ−拡散抵抗層
【図１】
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【図２】
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【図３】
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【図４】
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