(57)【特許請求の範囲】
【請求項１】
第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを有するＳＲＡＭを備える半導体装置であって、
素子分離領域によって区画された半導体基板からなる、前記第１のＭＩＳトランジスタの第１の活性領域と、
前記素子分離領域によって区画された前記半導体基板からなる、前記第２のＭＩＳトランジスタの第２の活性領域と、
前記素子分離領域によって区画された前記半導体基板からなる基板コンタクト領域と、
前記第１の活性領域と前記基板コンタクト領域との間に位置する前記半導体基板の上方に形成された第１のダミーゲート電極と、
前記第２の活性領域と前記基板コンタクト領域との間に位置する前記半導体基板の上方に形成された第２のダミーゲート電極とを備え、
前記第１のＭＩＳトランジスタは、アクセストランジスタであり、
前記第２のＭＩＳトランジスタは、ドライバトランジスタであり、
前記第１の活性領域と前記基板コンタクト領域とは、前記素子分離領域によって分離されておらず、
前記第２の活性領域と前記基板コンタクト領域とは、前記素子分離領域によって分離されておらず、
前記第２のダミーゲート電極のゲート長は、前記第１のダミーゲート電極のゲート長よりも短い、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１のダミーゲート電極は、前記基板コンタクト領域と電気的に接続されている、半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記半導体基板の上に設けられた層間絶縁膜と、
前記層間絶縁膜を貫通して、前記基板コンタクト領域および前記第１のダミーゲート電極と電気的に接続されるシェアードコンタクトとをさらに備える、半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置であって、
前記半導体基板の上に設けられた層間絶縁膜と、
前記層間絶縁膜を貫通して、前記基板コンタクト領域と電気的に接続されるコンタクトプラグと、
前記コンタクトプラグと電気的に接続される配線とをさらに備え、
前記コンタクトプラグおよび前記配線により、前記基板コンタクト領域が接地される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にＳＲＡＭを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、ＳＲＡＭを有する半導体装置において、大容量・高集積化の要求による微細化が加速している。ＳＲＡＭの構造上、ドライバトランジスタのドレイン領域の電位を得るために、基板コンタクト領域をメモリセルアレイの中に一定の間隔で配置する必要がある。そのため、微細化の検討はメモリセルだけでなく基板コンタクト領域も含めて行う必要がある。
【０００３】
従来の一般的なＳＲＡＭを有する半導体装置では、素子分離領域によって、基板コンタクト領域と、それに隣接するＮ型ＭＩＳトランジスタとを分離している（例えば、特許文献１参照）。
【０００４】
以下、従来のＳＲＡＭを有する半導体装置およびその製造方法について、図８を参照しながら説明する。図８（ａ）は、従来のＳＲＡＭを有する半導体装置の構造を示す平面図であり、図８（ｂ）は図８（ａ）におけるＣ−Ｃ線に沿った断面図である。図８に示すように、従来の半導体装置では、分離絶縁膜２０６ａ、２０６ｂによって、第１のドライバトランジスタＴｒＤ１の活性領域２００ａ、第２のドライバトランジスタＴｒＤ２の活性領域２００ｂ、第１のアクセストランジスタＴｒＡ１の活性領域２００ｃ、第２のアクセストランジスタＴｒＡ２の活性領域２００ｄ及び基板コンタクト領域２００ｅが分離されている。
【０００５】
各トランジスタＴｒＤ１、ＴｒＤ２、ＴｒＡ１、ＴｒＡ２における活性領域２００ａ、２００ｂ、２００ｃ、２００ｄの上には、ゲート電極２０９ａ、２０９ｂ、２０９ｃ、２０９ｄが形成されている。また、各活性領域２００ａ〜２００ｄのうちゲート電極２０９ａ〜２０９ｄの両側には、コンタクトプラグ２１５ａ〜２１５ｈが形成されている。コンタクトプラグ２１５ａ〜２１５ｈは金属配線２１７ａ〜２１７ｈに接続されている。
【０００６】
次に、従来のＳＲＡＭを有する半導体装置の製造方法について、図９（ａ）〜（ｅ）を参照しながら説明する。図９（ａ）〜（ｅ）は、従来のＳＲＡＭを有する半導体装置の製造工程を示す断面図である。図９（ａ）〜（ｅ）では、図８（ａ）におけるＣ−Ｃ線に沿った断面を示している。
【０００７】
従来の半導体装置の製造方法では、まず図９（ａ）に示す工程で、半導体基板２００の表面に、公知の膜形成技術により、シリコン酸化膜２０１及びシリコン窒化膜２０２を形成する。
【０００８】
次に、図９（ｂ）に示す工程で、シリコン窒化膜２０２上に素子分離形成領域に開口を有するレジスト（図示せず）を形成した後、レジストをマスクにしてシリコン窒化膜２０２をエッチングして、パターニングされたシリコン窒化膜２０２ａを形成する。その後、レジスト又はシリコン窒化膜２０２ａをマスクにして、シリコン酸化膜２０１をエッチングしてシリコン酸化膜２０１ａを形成した後、半導体基板２００をドライエッチングしてトレンチ２０５ａ、２０５ｂを形成する。トレンチ２０５ａは、Ｎ型ＭＩＳトランジスタであるＮ型ドライバトランジスタの活性領域２０３ａと基板コンタクト領域２０４との間に配置し、トレンチ２０５ｂは、Ｎ型ＭＩＳトランジスタであるＮ型アクセストランジスタの活性領域２０３ｂと基板コンタクト領域２０４との間に配置する。
【０００９】
次に、図９（ｃ）に示す工程で、トレンチ２０５ａ、２０５ｂ内を含む半導体基板２００の全面に、ＨＤＰ（High Density Plasma）を用いたプラズマＣＶＤ法によりシリコン酸化膜２０６を形成する。
【００１０】
次に、図９（ｄ）に示す工程で、ＣＭＰ技術を用いて、シリコン酸化膜２０６を、シリコン窒化膜２０２ａの表面が露出する高さまで研磨除去することにより、トレンチ２０５ａ、２０５ｂ内にシリコン酸化膜からなる分離絶縁膜２０６ａ、２０６ｂを形成する。
【００１１】
次に、図９（ｅ）に示す工程で、シリコン窒化膜２０２ａ及びシリコン酸化膜２０１ａを除去することにより、トレンチ２０５ａ、２０５ｂ内に分離絶縁膜２０６ａ、２０６ｂが埋め込まれてなる素子分離領域が形成される。
【００１２】
その後、公知の技術を用いて、図８に示すような、Ｐ型ウェル領域２０７、Ｐ型不純物領域２１８、ゲート絶縁膜２０８ａ、２０８ｂ、ゲート電極２０９ａ、２０９ｂ、２０９ｃ、サイドウォール２１０、Ｎ型ソース・ドレイン領域２１１ａ、２１１ｂ、金属シリサイド膜２１２、ライナー膜２１３、層間絶縁膜２１４、コンタクトプラグ２１５ａ〜２１５ｊ、層間絶縁膜２１６、金属配線２１７ａ〜２１７ｈを形成する。
【００１３】
これにより、アクセストランジスタ及びドライバトランジスタを有するＳＲＡＭを備えた半導体装置が形成される。
【特許文献１】特開２００４−３９９０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記のような従来のＳＲＡＭを有する半導体装置では、下記のような不具合があった。
【００１５】
図９に示す方法によって、半導体基板２００にトレンチ２０５ａ、２０５ｂに分離絶縁膜２０６ａ、２０６ｂを埋めてなる素子分離領域を形成した場合、図８に示すような第１のドライバトランジスタの活性領域２００ａ、第２のドライバトランジスタの活性領域２００ｂ、第１のアクセストランジスタの活性領域２００ｃ、第２のアクセストランジスタの活性領域２００ｄに対して素子分離領域から大きな応力が加わるという問題がある。これは、トレンチへのシリコン酸化膜の埋め込み工程や酸化・活性化アニール等の熱処理工程において、素子分離領域の周辺で、シリコンとシリコン酸化膜の熱膨張係数差や基板シリコンの酸化に起因する応力が発生するためである。
【００１６】
この応力は微細化に伴うトレンチの幅の減少により増大し、トランジスタの性能を劣化させるだけでなく、結晶欠陥や転位が発生する場合もあり、拡散層やウェルのリークや素子間のショートがもたらされる場合がある。その結果、ＳＲＡＭを有する半導体装置の高集積化が阻害されたり、性能の向上が抑制されたり、消費電力が増加するなど課題が生じる。
【００１７】
本発明は、上記課題を解決するためになされたものであり、その目的は、素子分離領域の応力によるＭＩＳトランジスタの特性変動が抑制されたＳＲＡＭを有する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、第１のＭＩＳトランジスタを有するＳＲＡＭを備える半導体装置であって、素子分離領域によって区画された半導体基板からなる、前記第１のＭＩＳトランジスタの第１の活性領域と、前記素子分離領域によって区画された前記半導体基板からなる基板コンタクト領域とを備え、前記第１の活性領域と前記基板コンタクト領域とは、前記素子分離領域によって分離されていない。
【００１９】
本発明の半導体装置によると、第１の活性領域と基板コンタクト領域とが素子分離領域によって分離されておらず、一体的に形成されている。そのため、第１のＭＩＳトランジスタでは、活性領域のゲート長方向の長さが長くなるため、素子分離領域から第１のＭＩＳトランジスタのチャネル領域に加えられる応力が低減される。これにより、素子分離領域からの応力による特性の変動を低減することができる。
【００２０】
本発明の半導体装置において、前記第１の活性領域と前記基板コンタクト領域との間に位置する前記半導体基板の上方に形成された第１のダミーゲート電極をさらに備え、前記第１のダミーゲート電極は、前記基板コンタクト領域と電気的に接続されていてもよい。これにより、第１のダミーゲート電極が接地電位に固定されるため、第１の活性領域と基板コンタクト領域とを電気的に分離することができる。
【００２１】
本発明の半導体装置において、前記半導体基板の上に設けられた層間絶縁膜と、前記層間絶縁膜を貫通して、前記基板コンタクト領域および前記第１のダミーゲート電極と電気的に接続されるシェアードコンタクトとをさらに備えていてもよい。
【００２２】
本発明の半導体装置において、前記半導体基板の上に設けられた層間絶縁膜と、前記層間絶縁膜の上に配置し、前記基板コンタクト領域と電気的に接続されるコンタクトプラグと、前記コンタクトと電気的に接続される配線とをさらに備え、前記コンタクトプラグおよび前記配線により、前記基板コンタクト領域が接地されていてもよい。
【００２３】
本発明の半導体装置において、前記第１のＭＩＳトランジスタは、アクセストランジスタであってもよい。
【００２４】
本発明の半導体装置において、前記ＳＲＡＭは第２のＭＩＳトランジスタを有し、前記第２のＭＩＳトランジスタの活性領域は、前記素子分離領域によって区画された前記半導体基板からなり、前記第２の活性領域と前記基板コンタクト領域とは、前記素子分離領域によって分離されていなくてもよい。
【００２５】
本発明の半導体装置において、前記第２のＭＩＳトランジスタは、ドライバトランジスタであってもよい。
【００２６】
本発明の半導体装置において、前記第２の活性領域と前記基板コンタクト領域との間に位置する前記半導体基板の上方に形成された第２のダミーゲート電極をさらに備え、前記第１のＭＩＳトランジスタはアクセストランジスタであって、前記第２のダミーゲート電極のゲート長は、前記第１のダミーゲート電極のゲート長よりも短くてもよい。
【００２７】
本発明の半導体装置の製造方法は、第１のＭＩＳトランジスタを有するＳＲＡＭを備える半導体装置の製造方法であって、半導体基板に、前記第１のＭＩＳトランジスタの活性領域及び基板コンタクト領域を区画する素子分離領域を形成する工程を有し、前記素子分離領域を形成する工程では、前記第１の活性領域と前記基板コンタクト領域とを前記素子分離領域によって分離しない。
【００２８】
本発明の半導体装置の製造方法によると、第１の活性領域と基板コンタクト領域とを素子分離領域によって分離せず一体化して形成するため、第１のＭＩＳトランジスタにおける活性領域のゲート長方向の長さを長くすることができる。したがって、この方法により製造された半導体装置では、素子分離領域から第１のＭＩＳトランジスタのチャネル領域に加えられる応力が低減される。これにより、素子分離領域からの応力による特性の変動を低減することができる。
【００２９】
本発明の半導体装置の製造方法において、前記第１の活性領域と前記基板コンタクト領域との間に位置する前記半導体基板の上方に、前記基板コンタクト領域と電気的に接続される第１のダミーゲート電極を形成する工程をさらに備えていてもよい。この方法により製造した半導体装置では、第１のダミーゲート電極が接地電位に固定されるため、第１の活性領域と基板コンタクト領域とを電気的に分離することができる。
【発明の効果】
【００３０】
本発明によれば、活性領域と基板コンタクト領域を一体化形成することにより、素子分離領域の応力によるＭＩＳトランジスタの特性低下を抑制することができる。
【発明を実施するための最良の形態】
【００３１】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について図１を参照しながら説明する。
【００３２】
図１（ａ）は、本発明の第１の実施形態に係るＳＲＡＭを有する半導体装置を示す概略平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線に沿った断面図である。なお、図１（ａ）は、分離絶縁膜に囲まれた半導体基板からなるトランジスタの活性領域および基板コンタクト領域と、ゲート電極と、ダミーゲート電極と、コンタクトプラグと、金属配線とを抜き出して示す図である。つまり、見やすくするため、図１（ａ）においては、図１（ｂ）、（ｃ）に示す層間絶縁膜、サイドウォール、金属シリサイド層および不純物拡散層の図示を省略している。なお、本実施形態では、ＳＲＡＭセルを構成するＭＩＳトランジスタのうち、Ｎ型ドライバトランジスタ及びＮ型アクセストランジスタ以外のＭＩＳトランジスタの図示および説明は省略する。
【００３３】
本実施形態の半導体装置は、図１（ａ）に示すように、第１のドライバトランジスタＴｒＤ１と、第２のドライバトランジスタＴｒＤ２と、第１のアクセストランジスタＴｒＡ１と、第２のアクセストランジスタＴｒＡ２と、基板コンタクト領域Ｒｓｕｂとを有する。
【００３４】
ドライバトランジスタＴｒＤ１、ＴｒＤ２、アクセストランジスタＴｒＡ１、ＴｒＡ２および基板コンタクト領域Ｒｓｕｂは、半導体基板１１に形成されている。半導体基板１１は、平面的に見て、分離絶縁膜２７によって囲まれている。また、平面的に見た半導体基板１１の表面は、互いに平行に並ぶ２本の領域１１ａ、１１ｂと、領域１１ａ、１１ｂをそれらの中央部において互いに接続する領域１１ｃとを有する。言い換えると、半導体基板１１は、英文字「Ｈ」を横にした平面形状の表面を有する。ただし、領域１１ａ、１１ｂの両端部は、さらに他のトランジスタの活性領域に接続されていてもよいし、されていなくてもよい。領域１１ｃは、基板コンタクト領域Ｒｓｕｂとなっている。領域１１ａの中央部は、領域１１ｃの端部（図面における上端部）と接している。領域１１ａのうち領域１１ｃとの接続箇所より左側は、第１のドライバトランジスタＴｒＤ１の活性領域となっている。領域１１ａのうち領域１１ｃとの接続箇所より右側は、第１のアクセストランジスタＴｒＡ１の活性領域となっている。
【００３５】
一方、領域１１ｂのうち領域１１ｃとの接続箇所より左側は、第２のドライバトランジスタＴｒＤ２の活性領域となっている。領域１１ｂのうち領域１１ｃとの接続箇所よりも右側は、第２のアクセストランジスタＴｒＡ２の活性領域となっている。
【００３６】
第１のドライバトランジスタＴｒＤ１は、図１（ｂ）に示すように、半導体基板１１におけるＰ型ウェル領域１４上に形成されたゲート絶縁膜１５ａ及びゲート電極１６ａと、ゲート電極１６ａの側面上に形成されたサイドウォール１７と、半導体基板１１におけるサイドウォール１７の側方下に形成されたＮ型ソース・ドレイン領域１８ａ、１８ｂと、Ｎ型ソース・ドレイン領域１８ａ、１８ｂ及びゲート電極１６ａ上に形成された金属シリサイド膜２０とを有している。
【００３７】
第２のドライバトランジスタＴｒＤ２は、図１（ａ）に示すようにゲート電極１６ｅを有し、断面構造の図示は省略しているが、第１のドライバトランジスタＴｒＤ１と同様の構成を有している。
【００３８】
第１のアクセストランジスタＴｒＡ１は、図１（ｂ）に示すように、半導体基板１１におけるＰ型ウェル領域１４上に形成されたゲート絶縁膜１５ｄ及びゲート電極１６ｄと、ゲート電極１６ｄの側面上に形成されたサイドウォール１７と、半導体基板１１におけるサイドウォール１７の側方下に形成されたＮ型ソース・ドレイン領域１８ｃ、１８ｄと、Ｎ型ソース・ドレイン領域１８ｃ、１８ｄ及びゲート電極１６ｄ上に形成された金属シリサイド膜２０とを有している。
【００３９】
第２のアクセストランジスタＴｒＡ２は、第１のアクセストランジスタＴｒＡ１のゲート電極１６ｄと共通の膜からなるゲート電極１６ｈを有し、断面構造の図示は省略しているが、第１のアクセストランジスタＴｒＡ１と同様の構成を有している。
【００４０】
基板コンタクト領域Ｒｓｕｂにおける半導体基板１１には、図１（ｂ）に示すように、Ｐ型ウェル領域１４と、Ｐ型ウェル領域１４の上部に形成されたＰ型不純物領域１９とが形成されている。Ｐ型不純物領域１９上には、金属シリサイド膜２０が形成されている。
【００４１】
そして、図１（ｂ）に示すように、第１のドライバトランジスタＴｒＤ１のＮ型ソース・ドレイン領域１８ｂと、基板コンタクト領域ＲｓｕｂのＰ型不純物領域１９との間に位置する領域には、半導体基板１１におけるＰ型ウェル領域１４上に形成されたダミーゲート絶縁膜１５ｂと、ダミーゲート絶縁膜１５ｂの上に形成されたダミーゲート電極１６ｂと、ダミーゲート電極１６ｂの側面上に形成されたサイドウォール１７と、ダミーゲート電極１６ｂ上に形成された金属シリサイド膜２０とが設けられている。
【００４２】
また、図１（ａ）に示すように、第２のドライバトランジスタＴｒＤ２と基板コンタクト領域Ｒｓｕｂとの間に位置する領域には、ダミーゲート電極１６ｆが設けられている。ダミーゲート電極１６ｆの断面構造の図示は省略しているが、ダミーゲート電極１６ｆは、ダミーゲート電極１６ｂと同様な構成を有している。なお、本実施形態では、ダミーゲート電極１６ｂ、１６ｆを形成しているが、このダミーゲート電極１６ｂ、１６ｆは必ずしも設ける必要はない。
【００４３】
また、図１（ｂ）に示すように、第１のアクセストランジスタＴｒＡ１のＮ型ソース・ドレイン領域１８ｃと、基板コンタクト領域ＲｓｕｂのＰ型不純物領域１９との間に位置する領域には、半導体基板１１におけるＰ型ウェル領域１４上に形成されたダミーゲート絶縁膜１５ｃと、ダミーゲート絶縁膜１５ｃの上に形成されたダミーゲート電極１６ｃと、ダミーゲート電極１６ｃの側面上に形成されたサイドウォール１７と、ダミーゲート電極１６ｃ上に形成された金属シリサイド膜２０とが設けられている。
【００４４】
また、図１（ａ）に示すように、第２のアクセストランジスタＴｒＡ２と基板コンタクト領域Ｒｓｕｂとの間に位置する領域にも、ダミーゲート電極１６ｃと同様な構成を有するダミーゲート電極１６ｇが設けられている。
【００４５】
図１（ｂ）、（ｃ）に示すように、シリサイド膜２０やサイドウォール１７の上には、層間絶縁膜２２が形成されている。第１の層間絶縁膜２２には、コンタクトプラグ２３ａ〜２３ｋが貫通している。第１の層間絶縁膜２２の上には、第２の層間絶縁膜２４が形成されている。各コンタクトプラグ２３ａ〜２３ｋの上には、金属配線２５ａ〜２５ｈが形成されている。
【００４６】
そして、図１（ｂ）に示すように、第１のドライバトランジスタＴｒＤ１におけるＮ型ソース・ドレイン領域１８ａは、金属シリサイド膜２０及びコンタクトプラグ２３ａを介して金属配線２５ａに接続されており、Ｎ型ソース・ドレイン領域１８ｂは金属シリサイド膜２０及びコンタクトプラグ２３ｂを介して金属配線２５ｂに接続されている。
【００４７】
一方、図１（ａ）に示すように、第２のドライバトランジスタＴｒＤ２において、Ｎ型ソース・ドレイン領域のうちの一方は、金属シリサイド膜及びコンタクトプラグ２３ｅを介して金属配線２５ｅに接続されており、他方のＮ型ソース・ドレイン領域は金属シリサイド膜及びコンタクトプラグ２３ｆを介して金属配線２５ｂに接続されている。
【００４８】
また、図１（ｂ）に示すように、第１のアクセストランジスタＴｒＡ１において、Ｎ型ソース・ドレイン領域１８ｃは、金属シリサイド膜２０及びコンタクトプラグ２３ｃを介して金属配線２５ｃに接続されており、Ｎ型ソース・ドレイン領域１８ｄは金属シリサイド膜２０及びコンタクトプラグ２３ｄを介して金属配線２５ｄに接続されており、ゲート電極１６ｄは金属シリサイド膜２０及びコンタクトプラグ２３ｋを介して金属配線２５ｈに接続されている。
【００４９】
一方、図１（ａ）に示すように、第２のアクセストランジスタＴｒＡ２において、一方のＮ型ソース・ドレイン領域は、金属シリサイド膜及びコンタクトプラグ２３ｇを介して金属配線２５ｆに接続されており、他方のＮ型ソース・ドレイン領域は金属シリサイド膜及びコンタクトプラグ２３ｈを介して金属配線２５ｇに接続されている。
【００５０】
また、図１（ｃ）に示すように、基板コンタクト領域Ｒｓｕｂにおいて、Ｐ型不純物領域１９は、金属シリサイド膜２０及びコンタクトプラグ２３ｉを介して金属配線２５ｂに接続されている。
【００５１】
ここで、基板コンタクト領域Ｒｓｕｂとは、半導体基板１１（より具体的には、Ｐ型ウェル領域１４）を接地するための領域のことをいう。基板コンタクト領域Ｒｓｕｂにおいて、Ｐ型ウェル１４は、金属シリサイド膜２０、コンタクトプラグ２３ｉおよび配線２５ｂにより外部と接続されており、外部から、Ｐ型ウェル領域１４の電位は０Ｖに固定される。なお、基板コンタクト領域Ｒｓｕｂにおいて、半導体基板１１の上部にはＰ型不純物領域１９が形成されている。このＰ型不純物領域１９の不純物濃度はＰ型ウェル領域１４の不純物濃度より高く設定されており、このＰ型不純物領域１９により、金属シリサイド膜２０と半導体基板１１との間のコンタクト抵抗が低減される。また、活性領域とは、各トランジスタのソース・ドレイン領域とチャネル領域とを含む領域のことをいう。
【００５２】
本実施形態の構成によれば、第１のアクセストランジスタＴｒＡ１の活性領域と、第２のアクセストランジスタＴｒＡ２の活性領域と、第１のドライバトランジスタＴｒＤ１の活性領域と、第２のドライバトランジスタＴｒＤ２の活性領域と、基板コンタクト領域Ｒｓｕｂとが、一体化形成されて連続した半導体基板１１に形成されている。これにより、第１のアクセストランジスタＴｒＡ１では、活性領域のゲート長方向の長さが長くなるため、ゲート電極１６ｄの端部からＮ型ソース・ドレイン領域１８ｃが形成されている活性領域の端部までの距離が大きくなる。これにより、分離絶縁膜２７からの応力による特性の変動を低減することができる。また、第２のアクセストランジスタＴｒＡ２、第１のドライバトランジスタＴｒＤ１、及び第２のドライバトランジスタＴｒＤ２でも同様に、ゲートまでの距離が大きくなるため、素子分離領域の分離絶縁膜２７からの応力による特性への影響を低減することができる。
【００５３】
さらに、本実施形態の構成では、各アクセストランジスタＴｒＡ１、ＴｒＡ２の活性領域と基板コンタクト領域Ｒｓｕｂとを電気的に分離するために、ダミーゲート電極１６ｃ、１６ｇを設けている。ダミーゲート電極１６ｃは、コンタクトプラグ２３ｉ、２３ｊ及び金属配線２５ｂを通して、基板コンタクト領域ＲｓｕｂのＰ型不純物領域１９と電気的に接続されているため、Ｐ型ウェル領域１４と同電位の接地電位に固定される。したがって、ダミーゲート電極１６ｃをゲート電極とするＭＩＳトランジスタは常にＯＦＦとなる。これにより、第１のアクセストランジスタＴｒＡ１のＮ型ソース・ドレイン領域１８ｃと基板コンタクト領域ＲｓｕｂのＰ型不純物領域１９との間を電気的に分離することができる。同様に、ダミーゲート電極１６ｇによって第２のアクセストランジスタＴｒＡ２のＮ型ソース・ドレイン領域と基板コンタクト領域ＲｓｕｂのＰ型不純物領域１９との間を電気的に分離することができる。
【００５４】
また、各ドライバトランジスタＴｒＤ１、ＴｒＤ２の活性領域と基板コンタクト領域Ｒｓｕｂとの間には、ダミーゲート電極１６ｂ、１６ｆを設けている。図１には、ダミーゲート電極１６ｂ、１６ｆが外部と電気的に接続されていない形態を示しているが、これを外部と接続させてもよい。このダミーゲート電極１６ｂ、１６ｆを設けることにより、この領域のパターン密度を他の領域と同程度にすることができるため、ゲート電極１６ａ、１６ｅを安定した形状で形成することが可能となる。ただし、本実施形態において、ダミーゲート電極１６ｂ、１６ｆは必ずしも設けなくてもよい。基板コンタクト領域ＲｓｕｂにおけるＰ型不純物領域１９、第１のドライバトランジスタＴｒＤ１の活性領域（ここでは、活性領域のうちコンタクトプラグ２３ｂと接続されている側の領域）および第２のドライバトランジスタＴｒＤ２の活性領域（ここでは、活性領域のうちコンタクトプラグ２３ｆと接続されている側の領域）は、それぞれ接地されているため、これらの領域をダミーゲート電極１６ｂ、１６ｆによって分離しなくてもよいためである。
【００５５】
また、ダミーゲート電極１６ｃ、１６ｇのゲート長を、ダミーゲート電極１６ｂ、１６ｆのゲート長よりも長くしてもよい。上述したように、ダミーゲート電極１６ｂ、１６ｆは必ずしも設けなくてもよいのに対し、ダミーゲート電極１６ｃ、１６ｇには、基板コンタクト領域Ｒｓｕｂと各アクセストランジスタＴｒＡ１、ＴｒＡ２の活性領域とを確実に分離することが要求されるためである。このように、ダミーゲート電極１６ｃ、１６ｇのゲート長を、ダミーゲート電極１６ｂ、１６ｆのゲート長よりも長くすれば、ダミーゲート電極１６ｃ、１６ｇにより、基板コンタクト領域Ｒｓｕｂと各アクセストランジスタＴｒＡ１、ＴｒＡ２の活性領域とを確実に分離することによりリーク電流を抑制することができる。
【００５６】
以下、本発明の実施形態に係る半導体装置の製造方法について、図２〜図６を参照しながら説明する。
【００５７】
図２（ａ）〜（ｄ）及び図３（ａ）〜（ｄ）は、本発明の実施形態に係る製造工程を示す図であり、図１（ａ）のＢ−Ｂ線に沿った断面図である。また、図４（ａ）〜（ｄ）及び図５（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造工程を示し、図１（ａ）のＡ−Ａ線に沿った断面図である。そして、図２（ａ）〜図３（ｄ）の各工程と、図４（ａ）〜図５（ｄ）の各工程とは、それぞれ同一工程を示している。
【００５８】
本実施形態の製造方法では、まず、図２（ａ）及び図４（ａ）に示す工程で、半導体基板１１上に、厚さ５〜２０ｎｍのシリコン酸化膜（ＳｉＯ2膜）１２を形成した後、シリコン酸化膜１２上に厚さ５０〜１５０ｎｍのシリコン窒化膜（Ｓｉ3Ｎ4膜）１３を形成する。
【００５９】
次に、図２（ｂ）及び図４（ｂ）に示す工程で、シリコン窒化膜１３上に素子分離形成領域に開口を有するレジスト（図示せず）を形成した後、レジストをマスクにしてエッチングを行うことにより、パターニングされたシリコン窒化膜からなる保護膜１３ａを形成する。その後、レジスト又は保護膜１３ａをマスクにしてエッチングを行うことにより、シリコン酸化膜１２からなる下地膜１２ａを形成した後、半導体基板１１をドライエッチングして深さ２５０〜４００ｎｍのトレンチ１０を形成する。
【００６０】
図６（ａ）は、図２（ｂ）及び図４（ｂ）に示す工程における基板表面を示す平面図である。図６（ａ）に示すように、本工程における保護膜１３ａは、ドライバトランジスタＴｒＤ１、ＴｒＤ２の活性領域、アクセストランジスタＴｒＡ１、ＴｒＡ２の活性領域および基板コンタクト領域Ｒｓｕｂを形成する部分の半導体基板１１上を覆い、かつ、各活性領域および基板コンタクト領域Ｒｓｕｂが一体化されるように形成されている。そして、トレンチ１０は、保護膜１３ａが形成されていない領域に形成されている。すなわち、ドライバトランジスタＴｒＤ１、ＴｒＤ２の活性領域、アクセストランジスタＴｒＡ１、ＴｒＡ２の活性領域及び基板コンタクト領域Ｒｓｕｂにおける半導体基板１１を取り囲むように形成されている。このトレンチ１０によって、ドライバトランジスタＴｒＤ１、ＴｒＤ２の活性領域、アクセストランジスタＴｒＡ１、ＴｒＡ２の活性領域及び基板コンタクト領域Ｒｓｕｂの寸法が決定される。
【００６１】
次に、図２（ｃ）及び図４（ｃ）に示す工程で、トレンチ１０の表面を含む半導体基板１１上の全面に、ＨＤＰを用いたプラズマＣＶＤ法により、６００ｎｍのシリコン酸化膜を形成する。その後、ＣＭＰ技術を用いて、シリコン酸化膜を保護膜１３ａの表面が露出する高さまで研磨除去することにより、トレンチ１０内にシリコン酸化膜からなる分離絶縁膜２７からなる素子分離領域を形成する。なお、シリコン酸化膜を形成する前に、トレンチ１０内に露出する半導体基板１１の表面を熱酸化することにより、エッチングダメージ層の除去を行ってもよい。
【００６２】
次に、図２（ｄ）及び図４（ｄ）に示す工程で、保護膜１３ａを除去した後、半導体基板１１にＰ型不純物イオンをイオン注入することにより、Ｐ型ウェル領域１４を形成する。その後、下地膜１２ａを除去する。図６（ｂ）は、図２（ｄ）及び図４（ｄ）に示す工程における基板表面を示す平面図である。図６（ｂ）に示すように、本工程により、半導体基板１１において、ドライバトランジスタＴｒＤ１、ＴｒＤ２の活性領域、アクセストランジスタＴｒＡ１、ＴｒＡ２の活性領域及び基板コンタクト領域Ｒｓｕｂとなる領域が、分離絶縁膜２７によって取り囲まれる。
【００６３】
次に、図３（ａ）及び図５（ａ）に示す工程で、半導体基板１１上に厚さ２ｎｍのシリコン酸窒化膜を形成した後、シリコン酸窒化膜上に厚さ１５０ｎｍのポリシリコン膜を形成する。その後、フォトリソグラフィ技術及びドライエッチング技術を用いて、ポリシリコン膜及びシリコン酸窒化膜のパターニングを行うことにより、第１のドライバトランジスタＴｒＤ１のゲート絶縁膜１５ａ及びゲート電極１６ａ、第１のアクセストランジスタＴｒＡ１のゲート絶縁膜１５ｄ及びゲート電極１６ｄを形成する。同時に、第１のドライバトランジスタの活性領域と基板コンタクト領域Ｒｓｕｂとの間に、ダミーゲート絶縁膜１５ｂ及びダミーゲート電極１６ｂを形成し、第１のアクセストランジスタの活性領域と基板コンタクト領域Ｒｓｕｂとの間に、ダミーゲート絶縁膜１５ｃ及びダミーゲート電極１６ｃを形成する。その後、ゲート電極１６ａ、１６ｄをマスクにして、Ｎ型不純物イオンをイオン注入してＮ型エクステンション領域（図示せず）を形成する。
【００６４】
次に、図３（ｂ）及び図５（ｂ）に示す工程で、ゲート電極１６ａ、１６ｄ及びダミーゲート電極１６ｂ、１６ｃの側面上に絶縁性のサイドウォール１７を形成する。このサイドウォール１７は、シリコン酸化膜又はシリコン窒化膜、あるいは、これらの積層膜を用いて形成してもよい。また、各電極とサイドウォール１７との間にオフセットスペーサを形成してもよい。その後、第１のドライバトランジスタＴｒＤ１の活性領域及び第１のアクセストランジスタＴｒＡ１の活性領域に、ゲート電極１６ａ、１６ｄ及びサイドウォール１７をマスクにしてＮ型不純物イオンを選択的にイオン注入して、Ｎ型ソース・ドレイン領域１８ａ、１８ｂ、１８ｃ、１８ｄを形成する。また、基板コンタクト領域Ｒｓｕｂに、ダミーゲート電極１６ｂ、１６ｃ及びサイドウォール１７をマスクにしてＰ型不純物イオンを選択的にイオン注入して、Ｐ型不純物領域１９を形成する。
【００６５】
次に、図３（ｃ）及び図５（ｃ）に示す工程で、半導体基板１１上の全面に、ニッケル（Ｎｉ）あるいはコバルト（Ｃｏ）等の金属膜を形成した後、熱処理を行い、露出しているシリコンと金属とを反応させることにより、ゲート電極１６ａ、１６ｄ、ダミーゲート電極１６ｂ、１６ｃ、Ｎ型ソース・ドレイン領域１８ａ、１８ｂ、１８ｃ、１８ｄ及びＰ型不純物領域１９上に金属シリサイド膜２０を選択的に形成する。その後、未反応で残っている金属膜を選択的に除去する。
【００６６】
次に、図３（ｄ）及び図５（ｄ）に示す工程で、半導体基板１１上の全面に、シリコン窒化膜からなるライナー膜２１を形成した後、ライナー膜２１上に第１の層間絶縁膜２２を形成する。その後、第１の層間絶縁膜２２及びライナー膜２１をエッチングしてコンタクトホールを形成した後、コンタクトホール内に導電材料を埋め込むことによりコンタクトプラグ２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｉ、２３ｊ、２３ｋを形成する。その後、第１の層間絶縁膜２２上に第２の層間絶縁膜２４を形成した後、第２の層間絶縁膜２４に配線溝を形成し、選択的に配線溝内に金属材料を埋め込むことにより、金属配線２５ａ、２５ｂ、２５ｃ、２５ｄ、２５ｈを形成する。ここで、ダミーゲート電極１６ｃは、ダミーゲート電極１６ｃ上の金属シリサイド膜２０、コンタクトプラグ２３ｊ、金属配線２５ｂ、コンタクトプラグ２３ｉ及びＰ型不純物領域１９上の金属シリサイド膜２０を介してＰ型不純物領域１９に電気的に接続され、Ｐ型不純物領域１９と同電位になる。また、ゲート電極１６ｄとダミーゲート電極１６ｃとの間のＮ型ソース・ドレイン領域１８ｃは、金属シリサイド膜２０、コンタクトプラグ２３ｃを介してビット線となる金属配線２５ｃに接続される。以上の工程により、本実施形態の半導体装置が形成される。
【００６７】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置について、図７を参照しながら説明する。図７（ａ）は、本発明の第２の実施形態に係るＳＲＡＭを有する半導体装置を示す概略平面図であり、図７（ｂ）は図７（ａ）のＡ−Ａ線に沿った断面図、図７（ｃ）は図７（ａ）のＢ−Ｂ線に沿った断面図である。
【００６８】
本実施形態の半導体装置のうち第１の実施形態の半導体装置と異なる点は、基板コンタクト領域Ｒｓｕｂとダミーゲート電極１６ｃ、１６ｇとが、１つのシェアードコンタクト２３ｓに接続されている点である。つまり、第１の実施形態では、図１（ａ）および図１（ｃ）に示すように、基板コンタクト領域Ｒｓｕｂにはコンタクトプラグ２３ｉが接続され、ダミーゲート電極１６ｃ、１６ｇにはコンタクトプラグ２３ｊが接続されているのに対し、本実施形態では、図７（ａ）に示すように、これらのコンタクトプラグが共有化されて、シェアードコンタクト２３ｓとなっている。より具体的に説明すると、図７（ｃ）に示すように、シェアードコンタクト２３ｓは、基板コンタクト領域Ｒｓｕｂにおける金属シリサイド層２０の上から、ダミーゲート電極１６ｃの側面上におけるサイドウォール１７の上を介して、ダミーゲート電極１６ｃの上における金属シリサイド層２０の上までに亘る領域に接して形成されている。シェアードコンタクト２３ｓの上は金属配線２５ｂに接続されている。このシェアードコンタクト２３ｓ、金属配線２５ｂおよび金属シリサイド層２０により、基板コンタクト領域Ｒｓｕｂとダミーゲート電極１６ｃ（およびダミーゲート電極１６ｇ）とが、同電位に保たれることになる。その他の構成は第１の実施形態と同様であるため、その説明を省略する。
【００６９】
本実施形態では、第１の実施形態と同様の効果を得ることができる。さらに、シェアードコンタクト２３ｓを形成することにより、第１の実施形態のように２つのコンタクトプラグを形成する場合と比較して、面積の縮小を図ることができる。
【００７０】
（その他の実施形態）
上述の実施形態では、平面的に見た半導体基板１１の表面は、英文字「Ｈ」を横にした形状を有する。しかしながら、本発明における半導体基板１１の表面の形状は、これに限られるものではない。つまり、従来は素子分離領域によって分離されていた各トランジスタの活性領域と基板コンタクト領域とを一体化した形状であれば、どのような形状になっていてもよい。
【産業上の利用可能性】
【００７１】
以上説明したように、本発明は、ＳＲＡＭを有する半導体装置等に有用である。
【図面の簡単な説明】
【００７２】
【図１】図１（ａ）は、本発明の第１の実施形態に係るＳＲＡＭを有する半導体装置を示す概略平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線に沿った断面図である。
【図２】図２（ａ）〜（ｄ）は、本発明の実施形態に係る製造工程を示す図であり、図１（ａ）のＢ−Ｂ線に沿った断面図である。
【図３】図３（ａ）〜（ｄ）は、本発明の実施形態に係る製造工程を示す図であり、図１（ａ）のＢ−Ｂ線に沿った断面図である。
【図４】図４（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造工程を示し、図１（ａ）のＡ−Ａ線に沿った断面図である。
【図５】図５（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造工程を示し、図１（ａ）のＡ−Ａ線に沿った断面図である。
【図６】図６（ａ）は、図２（ｂ）及び図４（ｂ）に示す工程における基板表面を示す平面図であり、図６（ｂ）は、図２（ｄ）及び図４（ｄ）に示す工程における基板表面を示す平面図である。
【図７】図７（ａ）は、本発明の第２の実施形態に係るＳＲＡＭを有する半導体装置を示す概略平面図であり、図７（ｂ）は図７（ａ）のＡ−Ａ線に沿った断面図、図７（ｃ）は図７（ａ）のＢ−Ｂ線に沿った断面図である。
【図８】図８は、従来のＳＲＡＭを有する半導体装置の構造を示す平面図である。
【図９】図９（ａ）〜（ｅ）は、従来のＳＲＡＭを有する半導体装置の製造工程を示す断面図である。
【符号の説明】
【００７３】
１０      トレンチ
１１      半導体基板
１１ａ、１１ｂ、１１ｃ  領域
１２      シリコン酸化膜
１２ａ    下地膜
１３      シリコン窒化膜
１３ａ    保護膜
１４      Ｐ型ウェル領域
１５ａ、１５ｄ    ゲート絶縁膜
１５ｂ、１５ｃ    ダミーゲート絶縁膜
１６ａ、１６ｄ、１６ｅ、１６ｈ    ゲート電極
１６ｂ、１６ｃ、１６ｆ、１６ｇ    ダミーゲート電極
１７      サイドウォール
１８ａ、１８ｂ、１８ｃ、１８ｄ    Ｎ型ソース・ドレイン領域
１９      Ｐ型不純物領域
２０      金属シリサイド膜
２１      ライナー膜
２２      第１の層間絶縁膜
２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆ、２３ｇ、２３ｈ、２３ｉ、２３ｊ、２３ｋ    コンタクトプラグ
２３ｓ    シェアードコンタクト
２４      第２の層間絶縁膜
２５ａ、２５ｂ、２５ｃ、２５ｄ、２５ｅ、２５ｆ、２５ｇ、２５ｈ  金属配線
２６      分離絶縁膜
２７      分離絶縁膜
【図１】
0004564469.tif 000002
【図２】
0004564469.tif 000003
【図３】
0004564469.tif 000004
【図４】
0004564469.tif 000005
【図５】
0004564469.tif 000006
【図６】
0004564469.tif 000007
【図７】
0004564469.tif 000008
【図８】
0004564469.tif 000009
【図９】
0004564469.tif 000010