(57)【特許請求の範囲】
【請求項１】
半導体基板の主表面にそれぞれ設けられ、同一の論理回路機能を実現し、互いに電気的特性の異なる第１および第２の機能セルを備え、
前記第１の機能セルは、前記第２の機能セルを前記第１のセルに置き換えても前記第２の機能セルに隣接するいかなるセルも配置修正することなく置き換えが可能な外形形状を有し、
前記第２の機能セルは、前記第１の機能セルを前記第２のセルに置き換えても前記第1の機能セルに隣接するいかなるセルも配置修正することなく置き換えが可能な外形形状を有し、
前記第１の機能セルは、ｐチャネル型の第１の電界効果トランジスタと、ｎチャネル型の第２の電界効果トランジスタと、第１の信号配線と、前記半導体基板の主表面を平面視して第１の方向に互いに向かい合って配置された第１の電源配線及び第１の接地配線とを含み、
前記第１の電界効果トランジスタのドレイン領域となる不純物領域は、前記半導体基板の主表面を平面視して、前記第１の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さで前記第１の電界効果トランジスタのゲート幅を規定している第１の辺を有し、この第１の辺の両端のうち前記第１の方向に沿って前記第１の電源配線に近い方の端と前記第１の電源配線とは前記第１の方向に沿って第１の距離だけ離間しており、
前記第２の電界効果トランジスタのドレイン領域となる不純物領域は、前記半導体基板の主表面を平面視して、前記第２の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さが前記第２の電界効果トランジスタのゲート幅を規定している第２の辺を有し、この第２の辺の両端のうち前記第１の方向に沿って前記第１の接地配線に近い方の端と前記第１の接地配線とは前記第１の方向に沿って第２の距離だけ離間しており、
前記第１の信号配線は、前記半導体基板の主表面を平面視して前記第１および第２の電界効果トランジスタの間に位置するコンタクトホールを介して前記第１および第２の電界効果トランジスタのゲート電極に接続されており、
前記第２の機能セルは、ｐチャネル型の第３の電界効果トランジスタと、ｎチャネル型の第４の電界効果トランジスタと、第２の信号配線と、前記半導体基板の主表面を平面視して第２の方向に互いに向かい合って配置された第２の電源配線及び第２の接地配線とを含み、
前記第３の電界効果トランジスタのドレイン領域となる不純物領域は、前記半導体基板の主表面を平面視して、前記第３の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さが前記第３の電界効果トランジスタのゲート幅を規定している第３の辺を有し、この第３の辺の両端のうち前記第２の方向に沿って前記第２の電源配線に近い方の端と前記第２の電源配線とは前記第２の方向に沿って第３の距離だけ離間しており、
前記第４の電界効果トランジスタのドレイン領域となる不純物領域は、前記半導体基板の主表面を平面視して、前記第４の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さで前記第４の電界効果トランジスタのゲート幅を規定している第４の辺を有し、この第４の辺の両端のうち前記第２の方向に沿って前記第２の接地配線に近い方の端と前記第２の接地配線とは前記第２の方向に沿って第４の距離だけ離間しており、
前記第２の信号配線は、前記半導体基板の主表面を平面視して前記第３および第４の電界効果トランジスタの間に位置するコンタクトホールを介して前記第３および第４の電界効果トランジスタのゲート電極に接続されており、
前記第１の辺の長さは前記第３の辺の長さより小さく、前記第１の距離は前記第３の距離より大きく、
前記第２の辺の長さは、前記第４の辺の長さより小さく、前記第２の距離は前記第４の距離より大きい、半導体装置。
【請求項２】
前記第１の機能セルは、前記第２の機能セルを前記第１の機能セルに置き換えても前記第２の機能セルに隣接するいかなるセルも配置修正することなく前記第１の信号配線が前記第２の信号配線と同じ位置に配置されるように構成され、
前記第２の機能セルは、前記第１の機能セルを前記第２の機能セルに置き換えても前記第１の機能セルに隣接するいかなるセルも配置修正することなく前記第２の信号配線が前記第１の信号配線と同じ位置に配置されるように構成される、請求項１に記載の半導体装置。
【請求項３】
半導体基板の主表面にそれぞれ設けられ、同一の論理回路機能を実現し、互いに電気的特性の異なる第１および第２の機能セルを備え、
前記第１の機能セルの外形の大きさ及び形状は、前記第２の機能セルの外形の大きさ及び形状と同一であり、
前記第１の機能セルは、ｐチャネル型の第１の電界効果トランジスタと、ｎチャネル型の第２の電界効果トランジスタと、第１の信号配線と、前記半導体基板の主表面を平面視して第１の方向に互いに向かい合って配置された第１の電源配線及び第１の接地配線とを含み、
前記第１の電界効果トランジスタのドレイン領域となる不純物領域は、前記半導体基板の主表面を平面視して、前記第１の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さで前記第１の電界効果トランジスタのゲート幅を規定している第１の辺を有し、この第１の辺の両端のうち前記第１の方向に前記第１の電源配線に近い方の端と前記第１の電源配線とは前記第１の方向に沿って第１の距離だけ離間しており、
前記第２の電界効果トランジスタのドレイン領域となる不純物領域は、前記半導体基板の主表面を平面視して、前記第２の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さが前記第２の電界効果トランジスタのゲート幅を規定している第２の辺を有し、この第２の辺の両端のうち前記第１の方向に前記第１の接地配線に近い方の端と前記第１の接地配線とは前記第１の方向に沿って第２の距離だけ離間しており、
前記第１の信号配線は、前記半導体基板の主表面を平面視して前記第１および第２の電界効果トランジスタの間に位置するコンタクトホールを介して前記第１および第２の電界効果トランジスタのゲート電極に接続されており、
前記第２の機能セルは、ｐチャネル型の第３の電界効果トランジスタと、ｎチャネル型の第４の電界効果トランジスタと、第２の信号配線と、前記半導体基板の主表面を平面視して第２の方向に互いに向かい合って配置された第２の電源配線及び第２の接地配線とを含み、
前記第３の電界効果トランジスタのドレイン領域となる不純物領域は、前記半導体基板の主表面を平面視して、前記第３の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さが前記第３の電界効果トランジスタのゲート幅を規定している第３の辺を有し、この第３の辺の両端のうち前記第２の方向に前記第２の電源配線に近い方の端と前記第２の電源配線とは前記第２の方向に沿って第３の距離だけ離間しており、
前記第４の電界効果トランジスタのドレイン領域となる不純物領域は、前記半導体基板の主表面を平面視して、前記第４の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さで前記第４の電界効果トランジスタのゲート幅を規定している第４の辺を有し、この第４の辺の両端のうち前記第２の方向に前記第２の接地配線に近い方の端と前記第２の接地配線とは前記第２の方向に沿って第４の距離だけ離間しており、
前記第２の信号配線は、前記半導体基板の主表面を平面視して前記第３および第４の電界効果トランジスタの間に位置するコンタクトホールを介して前記第３および第４の電界効果トランジスタのゲート電極に接続されており、
前記第１の辺の長さは前記第３の辺の長さより小さく、前記第１の距離は前記第３の距離より大きく、
前記第２の辺の長さは、前記第４の辺の長さより小さく、前記第２の距離は前記第４の距離より大きい、半導体装置。
【請求項４】
前記半導体基板の主表面を平面視して、前記第１の信号配線の前記第１の機能セルにおける位置は前記第２の信号配線の前記第２の機能セルにおける位置と同一である、請求項３に記載の半導体装置。
【請求項５】
前記第１の機能セルは、前記第１及び第２の電界効果トランジスタの前記不純物領域を電気的に接続する第３の信号配線を有し、前記第２の機能セルは、前記第３及び第４の電界効果トランジスタの前記不純物領域を電気的に接続する第４の信号配線を有する、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の機能セルは、前記第２の機能セルを前記第１の機能セルに置き換えても前記第２の機能セルに隣接するいかなるセルも配置修正することなく前記第３の信号配線が前記第４の信号配線と同じ位置に配置されるように構成され、
前記第２の機能セルは、前記第１の機能セルを前記第２の機能セルに置き換えても前記第１の機能セルに隣接するいかなるセルも配置修正することなく前記第４の信号配線が前記第３の信号配線と同じ位置に配置されるように構成される、請求項５に記載の半導体装置。
【請求項７】
前記第１の電源配線及び前記第１の接地配線は、前記第１及び前記第２の電界効果トランジスタの上に設けられた層間絶縁膜の上に設けられた配線であり、
前記第２の電源配線及び前記第２の接地配線は、前記第３及び前記第４の電界効果トランジスタの上に設けられた層間絶縁膜の上に設けられた配線である、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１及び第２の電界効果トランジスタの前記不純物領域は、それぞれ前記１の電源配線及び前記第１の接地配線とは前記半導体基板の主表面を平面視で重ならないように配置され、
前記第３及び第４の電界効果トランジスタの前記不純物領域は、それぞれ前記２の電源配線及び前記第２の接地配線とは前記半導体基板の主表面を平面視で重ならないように配置された請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
セルベース方式の半導体回路設計において用いるセルライブラリであって、
同一の論理回路機能を実現し、互いに電気的特性の異なる第１および第２の機能セルを備え、
前記第１の機能セルは、前記第２の機能セルを前記第１のセルに置き換えても前記第２の機能セルに隣接するいかなるセルも配置修正することなく置き換えが可能な外形形状を有し、
前記第２の機能セルは、前記第１の機能セルを前記第２のセルに置き換えても前記第1の機能セルに隣接するいかなるセルも配置修正することなく置き換えが可能な外形形状を有し、
前記第１の機能セルは、ｐチャネル型の第１の電界効果トランジスタと、ｎチャネル型の第２の電界効果トランジスタと、第１の信号配線と、平面レイアウト上で第１の方向に互いに向かい合って配置された第１の電源配線及び第１の接地配線とを含み、
前記第１の電界効果トランジスタのドレイン領域となる不純物領域は、平面レイアウト上で、前記第１の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さで前記第１の電界効果トランジスタのゲート幅を規定している第１の辺を有し、この第１の辺の両端のうち前記第１の方向に前記第１の電源配線に近い方の端と前記第１の電源配線とは前記第１の方向に沿って第１の距離だけ離間しており、
前記第２の電界効果トランジスタのドレイン領域となる不純物領域は、平面レイアウト上で、前記第２の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さが前記第２の電界効果トランジスタのゲート幅を規定している第２の辺を有し、この第２の辺の両端のうち前記第１の方向に前記第１の接地配線に近い方の端と前記第１の接地配線とは前記第１の方向に沿って第２の距離だけ離間しており、
前記第１の信号配線は、平面レイアウト上で前記第１および第２の電界効果トランジスタの間に位置するコンタクトホールを介して前記第１および第２の電界効果トランジスタのゲート電極に接続されており、
前記第２の機能セルは、ｐチャネル型の第３の電界効果トランジスタと、ｎチャネル型の第４の電界効果トランジスタと、第２の信号配線と、平面レイアウト上で第２の方向に互いに向かい合って配置された第２の電源配線及び第２の接地配線とを含み、
前記第３の電界効果トランジスタのドレイン領域となる不純物領域は、平面レイアウト上で、前記第３の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さが前記第３の電界効果トランジスタのゲート幅を規定している第３の辺を有し、この第３の辺の両端のうち前記第２の方向に前記第２の電源配線に近い方の端と前記第２の電源配線とは前記第２の方向に沿って第３の距離だけ離間しており、
前記第４の電界効果トランジスタのドレイン領域となる不純物領域は、平面レイアウト上で、前記第４の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さで前記第４の電界効果トランジスタのゲート幅を規定している第４の辺を有し、この第４の辺の両端のうち前記第２の方向に前記第２の接地配線に近い方の端と前記第２の接地配線とは前記第２の方向に沿って第４の距離だけ離間しており、
前記第２の信号配線は、平面レイアウト上で前記第３および第４の電界効果トランジスタの間に位置するコンタクトホールを介して前記第３および第４の電界効果トランジスタのゲート電極に接続されており、
前記第１の辺の長さは前記第３の辺の長さより小さく、前記第１の距離は前記第３の距離より大きく、
前記第２の辺の長さは、前記第４の辺の長さより小さく、前記第２の距離は前記第４の距離より大きい、セルライブラリ。
【請求項１０】
前記第１の機能セルは、前記第２の機能セルを前記第１の機能セルに置き換えても前記第２の機能セルに隣接するいかなるセルも配置修正することなく前記第１の信号配線が前記第２の信号配線と同じ位置に配置されるように構成され、
前記第２の機能セルは、前記第１の機能セルを前記第２の機能セルに置き換えても前記第１の機能セルに隣接するいかなるセルも配置修正することなく前記第２の信号配線が前記第１の信号配線と同じ位置に配置されるように構成される、請求項９に記載のセルライブラリ。
【請求項１１】
セルベース方式の半導体回路設計において用いるセルライブラリであって、
同一の論理回路機能を実現し、互いに電気的特性の異なる第１および第２の機能セルを備え、
前記第１の機能セルの外形の大きさ及び形状は、前記第２の機能セルの外形の大きさ及び形状と同一であり、
前記第１の機能セルは、ｐチャネル型の第１の電界効果トランジスタと、ｎチャネル型の第２の電界効果トランジスタと、第１の信号配線と、平面レイアウト上で第１の方向に互いに向かい合って配置された第１の電源配線及び第１の接地配線とを含み、
前記第１の電界効果トランジスタのドレイン領域となる不純物領域は、平面レイアウト上で、前記第１の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さで前記第１の電界効果トランジスタのゲート幅を規定している第１の辺を有し、この第１の辺の両端のうち前記第１の方向に前記第１の電源配線に近い方の端と前記第１の電源配線とは前記第１の方向に沿って第１の距離だけ離間しており、
前記第２の電界効果トランジスタのドレイン領域となる不純物領域は、平面レイアウト上で、前記第２の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さが前記第２の電界効果トランジスタのゲート幅を規定している第２の辺を有し、この第２の辺の両端のうち前記第１の方向に前記第１の接地配線に近い方の端と前記第１の接地配線とは前記第１の方向に沿って第２の距離だけ離間しており、
前記第１の信号配線は、平面レイアウト上で前記第１および第２の電界効果トランジスタの間に位置するコンタクトホールを介して前記第１および第２の電界効果トランジスタのゲート電極に接続されており、
前記第２の機能セルは、ｐチャネル型の第３の電界効果トランジスタと、ｎチャネル型の第４の電界効果トランジスタと、第２の信号配線と、平面レイアウト上で第２の方向に互いに向かい合って配置された第２の電源配線及び第２の接地配線とを含み、
前記第３の電界効果トランジスタのドレイン領域となる不純物領域は、平面レイアウト上で、前記第３の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さが前記第３の電界効果トランジスタのゲート幅を規定している第３の辺を有し、この第３の辺の両端のうち前記第２の方向に前記第２の電源配線に近い方の端と前記第２の電源配線とは前記第２の方向に沿って第３の距離だけ離間しており、
前記第４の電界効果トランジスタのドレイン領域となる不純物領域は、平面レイアウト上で、前記第４の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さで前記第４の電界効果トランジスタのゲート幅を規定している第４の辺を有し、この第４の辺の両端のうち前記第２の方向に前記第２の接地配線に近い方の端と前記第２の接地配線とは前記第２の方向に沿って第４の距離だけ離間しており、
前記第２の信号配線は、平面レイアウト上で前記第３および第４の電界効果トランジスタの間に位置するコンタクトホールを介して前記第３および第４の電界効果トランジスタのゲート電極に接続されており、
前記第１の辺の長さは前記第３の辺の長さより小さく、前記第１の距離は前記第３の距離より大きく、
前記第２の辺の長さは、前記第４の辺の長さより小さく、前記第２の距離は前記第４の距離より大きい、セルライブラリ。
【請求項１２】
平面レイアウト上で、前記第１の信号配線の前記第１の機能セルにおける位置は前記第２の信号配線の前記第２の機能セルにおける位置と同一である、請求項１１に記載のセルライブラリ。
【請求項１３】
前記第１及び第２の電界効果トランジスタの前記不純物領域は、それぞれ前記１の電源配線及び前記第１の接地配線とは平面レイアウト上重ならないように配置され、
前記第３及び第４の電界効果トランジスタの前記不純物領域は、それぞれ前記２の電源配線及び前記第２の接地配線とは平面レイアウト上重ならないように配置された請求項９〜１２のいずれか１項に記載のセルライブラリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、セルライブラリおよび半導体装置に関し、より特定的には、セルベース方式の半導体回路設計において用いるセルライブラリおよび半導体装置に関する。
【０００２】
【従来の技術】
従来、半導体回路設計方法の１つとして、スタンダードセル方式に代表されるセルベース方式の半導体回路設計方法が知られている。このセルベース方式の半導体回路設計方法においては、所望の論理回路機能を実現する複数種類の機能セルを含むセルライブラリから、ユーザの要求に合わせてこれらの機能セルを組合わせることにより、半導体装置の回路設計を行なっていた。
【０００３】
図１１および１２は、従来のセルベース方式の半導体回路設計方法において用いられる機能セルの平面模式図である。また、図１３は、図１１および１２に示した機能セルにおいて実現されている論理回路機能を示す等価回路図である。図１１〜１３を参照して、機能セルを説明する。
【０００４】
まず、図１３を参照して、図１１および１２に示した機能セルにおいては、インバータが実現されている。このインバータ回路は、２つのトランジスタ１２０、１２１を含む。トランジスタ１２０、１２１のゲート電極は入力端子１１２に接続されている。ｐ型電界効果トランジスタ１２０のソース領域は電源用配線１１０に接続されている。ｐ型電界効果トランジスタ１２０のドレイン領域は、ｎ型電界効果トランジスタ１２１のドレイン領域に接続され、かつ、出力ピン端子１０６ａに接続されている。ｎ型電界効果トランジスタ１２１のソース領域は、接地用配線１１１に接続されている。このような論理回路を実現するように、図１１および１２に示した機能セルは構成されている。
【０００５】
図１１を参照して、機能セルは、ｐ型不純物拡散領域１０７ａ、１０７ｂと、ｎ型不純物拡散領域１０７ｃ、１０７ｄと、ゲート電極１０８ａ、１０８ｂと、入力ピン端子１１２と、出力ピン端子１０６ａと、電源用配線１１０と、接地用配線１１１とを備える。不純物拡散領域１０７ａ〜１０７ｄは、半導体基板の主表面に形成されている。ｐ型不純物拡散領域１０７ａとｐ型不純物拡散領域１０７ｂとの間に位置する領域においては、半導体基板の主表面上にゲート絶縁膜（図示せず）を介してゲート電極１０８ａが形成されている。ソース／ドレイン領域となるｐ型不純物拡散領域１０７ａ、１０７ｂとゲート絶縁膜とゲート電極１０８ａとから、ｐ型電界効果トランジスタ１２０が形成されている。
【０００６】
また、機能セルの他の領域においても、ｎ型不純物拡散領域１０７ｃ、１０７ｄとゲート絶縁膜とゲート電極１０８ｂとから、ｎ型電界効果トランジスタ１２１が形成されている。このｎ型電界効果トランジスタ１２１は、基本的にｐ型電界効果トランジスタ１２０と同様の構造を備える。
【０００７】
ｐ型不純物拡散領域１０７ｂ、ｎ型不純物拡散領域１０７ｄ上には、層間絶縁膜（図示せず）を介して出力ピン端子１０６ａが形成されている。出力ピン端子１０６ａと不純物拡散領域１０７ｂとは、コンタクトホール１０９ｇ、１０９ｈを介して電気的に接続されている。また、出力ピン端子１０６ａとｎ型不純物拡散領域１０７ｄとは、コンタクトホール１０９ｉ、１０９ｊを介して電気的に接続されている。
【０００８】
ｐ型不純物拡散領域１０７ａ上には、層間絶縁膜（図示せず）を介して電源用配線１１０が形成されている。この電源用配線１１０とｐ型不純物拡散領域１０７ａとは、コンタクトホール１０９ｃ、１０９ｄを介して電気的に接続されている。ｎ型不純物拡散領域１０７ｃ上には、層間絶縁膜（図示せず）を介して接地用配線１１１が形成されている。接地用配線１１１とｎ型不純物拡散領域１０７ｃとはコンタクトホール１０９ｅ、１０９ｆを介して電気的に接続されている。ゲート電極１０８ａ、１０８ｂ上には、層間絶縁膜（図示せず）を介して入力ピン端子１１２が形成されている。ゲート電極１０８ａと入力ピン端子１１２とは、コンタクトホール１０９ａを介して電気的に接続されている。ゲート電極１０８ｂと入力ピン端子１１２とはコンタクトホール１０９ｂを介して電気的に接続されている。
【０００９】
入力ピン端子１１２に対する縦方向のピンアクセス経路（入力ピン端子１１２に対する外部からの配線の配線経路）は、１１３ａにより示されている。また、入力ピン端子１１２に対する横方向のピンアクセス経路は、１１４ａ、１１４ｂにより示されている。一方、出力ピン端子１０６ａに対する縦方向のピンアクセス経路は１１３ｂにより示されており、横方向のピンアクセス経路は１１５ａ〜１１５ｆにより示されている。なお、ピンアクセス経路とは、回路設計の際に機能セルの入力ピン端子１１２や出力ピン端子１０６ａなどに対して外部から接続される配線の標準的に用いられる経路を設定することが可能な位置のことである。
【００１０】
また、機能セルの縦の長さ（高さ）はＨ７、横の長さ（幅）はＷ７と、電界効果トランジスタ１２０、１２１などの大きさに合わせて極力小さくなるように設定されている。
【００１１】
図１２は、図１１に示した機能セルと同じく、図１３に示した論理回路を実現する他の機能セルを示す平面模式図である。図１２を参照して、機能セルは、基本的には図１１に示した機能セルと同様の構造を備える。ただし、図１２に示した機能セルにおいては、不純物拡散領域１０７ｅ〜１０７ｈの大きさが図１１における不純物拡散領域１０７ａ〜１０７ｄの大きさよりも大きくなっている。これは、不純物拡散領域１０７ｅ〜１０７ｈの大きさを変更することにより、ｐ型電界効果トランジスタ１２０とｎ型電界効果トランジスタ１２１との駆動能力を変更し、図１１に示した機能セルとは異なる電気的特性を実現するためである。
【００１２】
そして、このように電気的特性を変更するためにｐ型電界効果トランジスタ１２０とｎ型電界効果トランジスタ１２１との構造を変更することにより、図１２に示した機能セルの外形（縦の長さＨ８および横の長さＷ８）は、図１１に示した機能セルの外形（縦の長さＨ７および横の長さＷ７）よりも大きくなっている。
【００１３】
また、このように機能セルの外形が変化することにより、図１２に示した機能セルの内部における入力ピン端子１１２および出力ピン端子１０６ｂの大きさおよび位置も図１１に示した機能セルと比較して変更されている。このため、図１２に示した機能セルにおける縦方向のピンアクセス経路１１３ｃの位置は、図１１に示した機能セルにおける縦方向のピンアクセス経路１１３ａの位置とは異なっている。また、同様に、図１２に示した機能セルにおける横方向のピンアクセス経路１１４ｃ、１１４ｄの位置も、図１１に示した機能セルにおける横方向のピンアクセス経路１１４ａ、１１４ｂの位置とは異なっている。
【００１４】
また、図１２に示した機能セルにおける出力ピン端子１０６ｂの縦方向のピンアクセス経路１１３ｄと横方向のピンアクセス経路１１５ｇ〜１１５ｎとの位置についても、同様に、図１１に示した機能セルにおける縦方向のピンアクセス経路１１３ｂおよび横方向のピンアクセス経路１１５ａ〜１１５ｆの位置とは異なっている。
【００１５】
【発明が解決しようとする課題】
図１４は、図１１および１２に示した機能セルを用いた従来のセルベース方式の半導体装置の回路設計のプロセスフロー図である。図１４を参照して、従来の半導体回路設計のプロセスフローを説明する。
【００１６】
まず、セルライブラリから必要な機能を有する機能セルを選択し配置する工程（Ｓ１）を実施する。次に、配置された機能セル間および機能セルと入出力回路などとを接続するための配線経路を決定する工程（Ｓ２）を実施する。次に、この機能セルと配線とからなる回路に信号を入力した場合に、信号のタイミングの制約条件などの所定の条件が満足されているかどうかについて、回路の電気的特性の検証テスト（Ｓ３）を行なう。この検証テスト（Ｓ３）において、所定の条件を満足する場合には、回路設計は終了する（Ｓ６）。
【００１７】
一方、検証テスト（Ｓ３）において、所定の条件を満足しない場合には、論理修正工程（Ｓ４）を行なう。この論理修正工程（Ｓ４）においては、条件を満足しない原因となっている機能セルと、当該機能セルと同一の論理回路を実現する機能セルであっても、上記条件を満足するような駆動能力や消費電力などの電気的特性を有する機能セルとを入れ替えることにより、回路が所定の条件を満たすように調節する。次に、論理修正工程（Ｓ４）の結果、変更対象となった機能セルを新しく使用することになった機能セルと置換する機能セルの置換工程（Ｓ５）を実施する。
【００１８】
このとき、図１１および１２に示したように、同一論理回路を実現する機能セルであっても、その電気的特性が異なればゲート幅などが異なるために、機能セルの外形も異なる。この結果、単純に機能セルを置換しただけでは、その周囲の機能セルと置換した機能セルとが重なってしまったり、余分なスペースが空いてしまうという問題が発生する。このため、機能セルの配置を修正する工程（Ｓ７）を行なう必要がある。次に、このように機能セルの配置が修正されることにより、機能セル間をつなぐための配線や機能セルと入出力回路とを接続するための配線の経路についても修正する必要が出てくるため、配線経路の修正工程（Ｓ８）を行なう。
【００１９】
ここで、機能セルの置換工程（Ｓ５）〜配線経路の修正工程（Ｓ８）を行なう場合には、最終的なセルの配置と配線経路とにより回路の信号タイミングなどがどのように変化するかを予測し、その予測に基づいて制約条件を満足するように機能セルの置換や配線経路の修正を行なう。しかし、この予測は完全なものではないため、配線経路の修正工程（Ｓ８）を行なった後、再度信号タイミングなどの制約条件を満足するかどうかの検証テスト（Ｓ３）を行なう必要があった。
【００２０】
そして、この検証テスト（Ｓ３）の結果によっては、再度論理修正工程（Ｓ４）、機能セルの置換工程（Ｓ５）、機能セルの配置を修正する工程（Ｓ７）、配線経路の修正工程（Ｓ８）を繰返し、再び制約条件を満足するかの検証テスト（Ｓ３）を行なうという工程を繰返す場合があった。このため、半導体回路設計に要する時間が増大し、結果として、半導体装置の設計工程の期間が増大するという問題が発生していた。そして、このような設計工程の期間の増大は、半導体装置の製造コストを上昇させる要因となっていた。
【００２１】
本発明は、このような課題を解決するためになされたものであり、この発明の一の目的は、セルベース方式の半導体回路設計方法を用いた半導体装置の回路設計期間を短縮することが可能なセルライブラリを提供することである。
【００２２】
この発明のもう１つの目的は、セルベース方式の半導体回路設計方法を用いた場合にも、半導体装置の回路設計期間を短縮することが可能な半導体装置を提供することである。
【００２４】
【課題を解決するための手段】
この発明に従った半導体装置は、半導体基板の主表面にそれぞれ設けられ、同一の論理回路機能を実現し、互いに電気的特性の異なる第１および第２の機能セルを備える。前記第１の機能セルは、前記第２の機能セルを前記第１のセルに置き換えても前記第２の機能セルに隣接するいかなるセルも配置修正することなく置き換えが可能な外形形状を有する。前記第２の機能セルは、前記第１の機能セルを前記第２のセルに置き換えても前記第1の機能セルに隣接するいかなるセルも配置修正することなく置き換えが可能な外形形状を有する。前記第１の機能セルは、ｐチャネル型の第１の電界効果トランジスタと、ｎチャネル型の第２の電界効果トランジスタと、第１の信号配線と、前記半導体基板の主表面を平面視して第１の方向に互いに向かい合って配置された第１の電源配線及び第１の接地配線とを含む。前記第１の電界効果トランジスタのドレイン領域となる不純物領域は、前記半導体基板の主表面を平面視して、前記第１の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さで前記第１の電界効果トランジスタのゲート幅を規定している第１の辺を有し、この第１の辺の両端のうち前記第１の方向に沿って前記第１の電源配線に近い方の端と前記第１の電源配線とは前記第１の方向に沿って第１の距離だけ離間している。前記第２の電界効果トランジスタのドレイン領域となる不純物領域は、前記半導体基板の主表面を平面視して、前記第２の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さが前記第２の電界効果トランジスタのゲート幅を規定している第２の辺を有し、この第２の辺の両端のうち前記第１の方向に沿って前記第１の接地配線に近い方の端と前記第１の接地配線とは前記第１の方向に沿って第２の距離だけ離間している。前記第１の信号配線は、前記半導体基板の主表面を平面視して前記第１および第２の電界効果トランジスタの間に位置するコンタクトホールを介して前記第１および第２の電界効果トランジスタのゲート電極に接続されている。前記第２の機能セルは、ｐチャネル型の第３の電界効果トランジスタと、ｎチャネル型の第４の電界効果トランジスタと、第２の信号配線と、前記半導体基板の主表面を平面視して第２の方向に互いに向かい合って配置された第２の電源配線及び第２の接地配線とを含む。前記第３の電界効果トランジスタのドレイン領域となる不純物領域は、前記半導体基板の主表面を平面視して、前記第３の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さが前記第３の電界効果トランジスタのゲート幅を規定している第３の辺を有し、この第３の辺の両端のうち前記第２の方向に沿って前記第２の電源配線に近い方の端と前記第２の電源配線とは前記第２の方向に沿って第３の距離だけ離間している。前記第４の電界効果トランジスタのドレイン領域となる不純物領域は、前記半導体基板の主表面を平面視して、前記第４の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さで前記第４の電界効果トランジスタのゲート幅を規定している第４の辺を有し、この第４の辺の両端のうち前記第２の方向に沿って前記第２の接地配線に近い方の端と前記第２の接地配線とは前記第２の方向に沿��て第４の距離だけ離間している。前記第２の信号配線は、前記半導体基板の主表面を平面視して前記第３および第４の電界効果トランジスタの間に位置するコンタクトホールを介して前記第３および第４の電界効果トランジスタのゲート電極に接続されている。前記第１の辺の長さは前記第３の辺の長さより小さく、前記第１の距離は前記第３の距離より大きい。前記第２の辺の長さは、前記第４の辺の長さより小さく、前記第２の距離は前記第４の距離より大きい。
【００２５】
上記半導体装置では、前記第１の機能セルは、前記第２の機能セルを前記第１の機能セルに置き換えても前記第２の機能セルに隣接するいかなるセルも配置修正することなく前記第１の信号配線が前記第２の信号配線と同じ位置に配置されるように構成されてもよい。前記第２の機能セルは、前記第１の機能セルを前記第２の機能セルに置き換えても前記第１の機能セルに隣接するいかなるセルも配置修正することなく前記第２の信号配線が前記第１の信号配線と同じ位置に配置されるように構成されてもよい。
【００２６】
この発明に従った半導体装置は、半導体基板の主表面にそれぞれ設けられ、同一の論理回路機能を実現し、互いに電気的特性の異なる第１および第２の機能セルを備える。前記第１の機能セルの外形の大きさ及び形状は、前記第２の機能セルの外形の大きさ及び形状と同一である。前記第１の機能セルは、ｐチャネル型の第１の電界効果トランジスタと、ｎチャネル型の第２の電界効果トランジスタと、第１の信号配線と、前記半導体基板の主表面を平面視して第１の方向に互いに向かい合って配置された第１の電源配線及び第１の接地配線とを含む。前記第１の電界効果トランジスタのドレイン領域となる不純物領域は、前記半導体基板の主表面を平面視して、前記第１の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さで前記第１の電界効果トランジスタのゲート幅を規定している第１の辺を有し、この第１の辺の両端のうち前記第１の方向に前記第１の電源配線に近い方の端と前記第１の電源配線とは前記第１の方向に沿って第１の距離だけ離間している。前記第２の電界効果トランジスタのドレイン領域となる不純物領域は、前記半導体基板の主表面を平面視して、前記第２の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さが前記第２の電界効果トランジスタのゲート幅を規定している第２の辺を有し、この第２の辺の両端のうち前記第１の方向に前記第１の接地配線に近い方の端と前記第１の接地配線とは前記第１の方向に沿って第２の距離だけ離間している。前記第１の信号配線は、前記半導体基板の主表面を平面視して前記第１および第２の電界効果トランジスタの間に位置するコンタクトホールを介して前記第１および第２の電界効果トランジスタのゲート電極に接続されている。前記第２の機能セルは、ｐチャネル型の第３の電界効果トランジスタと、ｎチャネル型の第４の電界効果トランジスタと、第２の信号配線と、前記半導体基板の主表面を平面視して第２の方向に互いに向かい合って配置された第２の電源配線及び第２の接地配線とを含む。前記第３の電界効果トランジスタのドレイン領域となる不純物領域は、前記半導体基板の主表面を平面視して、前記第３の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さが前記第３の電界効果トランジスタのゲート幅を規定している第３の辺を有し、この第３の辺の両端のうち前記第２の方向に前記第２の電源配線に近い方の端と前記第２の電源配線とは前記第２の方向に沿って第３の距離だけ離間している。前記第４の電界効果トランジスタのドレイン領域となる不純物領域は、前記半導体基板の主表面を平面視して、前記第４の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さで前記第４の電界効果トランジスタのゲート幅を規定している第４の辺を有し、この第４の辺の両端のうち前記第２の方向に前記第２の接地配線に近い方の端と前記第２の接地配線とは前記第２の方向に沿って第４の距離だけ離間している。前記第２の信号配線は、前記半導体基板の主表面を平面視して前記第３および第４の電界効果トランジスタの間に位置するコンタクトホールを介して前記第３および第４の電界効果トランジスタのゲート電極に接続されている。前記第１の辺の長さは前記第３の辺の長さより小さく、前記第１の距離は前記第３の距離より大きい。前記第２の辺の長さは、前記第４の辺の長さより小さく、前記第２の距離は前記第４の距離より大きい。
【００２７】
上記半導体装置では、前記半導体基板の主表面を平面視して、前記第１の信号配線の前記第１の機能セルにおける位置は前記第２の信号配線の前記第２の機能セルにおける位置と同一であってもよい。
【００２８】
上記半導体装置では、前記第１の機能セルは、前記第１及び第２の電界効果トランジスタの前記不純物領域を電気的に接続する第３の信号配線を有していてもよく、前記第２の機能セルは、前記第３及び第４の電界効果トランジスタの前記不純物領域を電気的に接続する第４の信号配線を有していてもよい。
【００２９】
上記半導体装置では、前記第１の機能セルは、前記第２の機能セルを前記第１の機能セルに置き換えても前記第２の機能セルに隣接するいかなるセルも配置修正することなく前記第３の信号配線が前記第４の信号配線と同じ位置に配置されるように構成されていてもよい。前記第２の機能セルは、前記第１の機能セルを前記第２の機能セルに置き換えても前記第１の機能セルに隣接するいかなるセルも配置修正することなく前記第４の信号配線が前記第３の信号配線と同じ位置に配置されるように構成されていてもよい。
【００３０】
上記半導体装置では、前記第１の電源配線及び前記第１の接地配線は、前記第１及び前記第２の電界効果トランジスタの上に設けられた層間絶縁膜の上に設けられた配線であってもよい。前記第２の電源配線及び前記第２の接地配線は、前記第３及び前記第４の電界効果トランジスタの上に設けられた層間絶縁膜の上に設けられた配線であってもよい。
【００３１】
上記半導体装置では、前記第１及び第２の電界効果トランジスタの前記不純物領域は、それぞれ前記１の電源配線及び前記第１の接地配線とは前記半導体基板の主表面を平面視で重ならないように配置されていてもよい。前記第３及び第４の電界効果トランジスタの前記不純物領域は、それぞれ前記２の電源配線及び前記第２の接地配線とは前記半導体基板の主表面を平面視で重ならないように配置されていてもよい。
【００３２】
この発明に従ったセルライブラリは、セルベース方式の半導体回路設計において用いるセルライブラリであって、同一の論理回路機能を実現し、互いに電気的特性の異なる第１および第２の機能セルを備える。前記第１の機能セルは、前記第２の機能セルを前記第１のセルに置き換えても前記第２の機能セルに隣接するいかなるセルも配置修正することなく置き換えが可能な外形形状を有する。前記第２の機能セルは、前記第１の機能セルを前記第２のセルに置き換えても前記第1の機能セルに隣接するいかなるセルも配置修正することなく置き換えが可能な外形形状を有する。前記第１の機能セルは、ｐチャネル型の第１の電界効果トランジスタと、ｎチャネル型の第２の電界効果トランジスタと、第１の信号配線と、平面レイアウト上で第１の方向に互いに向かい合って配置された第１の電源配線及び第１の接地配線とを含む。前記第１の電界効果トランジスタのドレイン領域となる不純物領域は、平面レイアウト上で、前記第１の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さで前記第１の電界効果トランジスタのゲート幅を規定している第１の辺を有し、この第１の辺の両端のうち前記第１の方向に前記第１の電源配線に近い方の端と前記第１の電源配線とは前記第１の方向に沿って第１の距離だけ離間している。前記第２の電界効果トランジスタのドレイン領域となる不純物領域は、平面レイアウト上で、前記第２の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さが前記第２の電界効果トランジスタのゲート幅を規定している第２の辺を有し、この第２の辺の両端のうち前記第１の方向に前記第１の接地配線に近い方の端と前記第１の接地配線とは前記第１の方向に沿って第２の距離だけ離間している。前記第１の信号配線は、平面レイアウト上で前記第１および第２の電界効果トランジスタの間に位置するコンタクトホールを介して前記第１および第２の電界効果トランジスタのゲート電極に接続されている。前記第２の機能セルは、ｐチャネル型の第３の電界効果トランジスタと、ｎチャネル型の第４の電界効果トランジスタと、第２の信号配線と、平面レイアウト上で第２の方向に互いに向かい合って配置された第２の電源配線及び第２の接地配線とを含む。前記第３の電界効果トランジスタのドレイン領域となる不純物領域は、平面レイアウト上で、前記第３の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さが前記第３の電界効果トランジスタのゲート幅を規定している第３の辺を有し、この第３の辺の両端のうち前記第２の方向に前記第２の電源配線に近い方の端と前記第２の電源配線とは前記第２の方向に沿って第３の距離だけ離間している。前記第４の電界効果トランジスタのドレイン領域となる不純物領域は、平面レイアウト上で、前記第４の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さで前記第４の電界効果トランジスタのゲート幅を規定している第４の辺を有し、この第４の辺の両端のうち前記第２の方向に前記第２の接地配線に近い方の端と前記第２の接地配線とは前記第２の方向に沿って第４の距離だけ離間している。前記第２の信号配線は、平面レイアウト上で前記第３および第４の電界効果ト��ンジスタの間に位置するコンタクトホールを介して前記第３および第４の電界効果トランジスタのゲート電極に接続されている。前記第１の辺の長さは前記第３の辺の長さより小さく、前記第１の距離は前記第３の距離より大きい。前記第２の辺の長さは、前記第４の辺の長さより小さく、前記第２の距離は前記第４の距離より大きい。
【００３３】
上記セルライブラリでは、前記第１の機能セルは、前記第２の機能セルを前記第１の機能セルに置き換えても前記第２の機能セルに隣接するいかなるセルも配置修正することなく前記第１の信号配線が前記第２の信号配線と同じ位置に配置されるように構成されていてもよい。前記第２の機能セルは、前記第１の機能セルを前記第２の機能セルに置き換えても前記第１の機能セルに隣接するいかなるセルも配置修正することなく前記第２の信号配線が前記第１の信号配線と同じ位置に配置されるように構成されていてもよい。
【００３４】
この発明に従ったセルライブラリは、セルベース方式の半導体回路設計において用いるセルライブラリであって、同一の論理回路機能を実現し、互いに電気的特性の異なる第１および第２の機能セルを備える。前記第１の機能セルの外形の大きさ及び形状は、前記第２の機能セルの外形の大きさ及び形状と同一である。前記第１の機能セルは、ｐチャネル型の第１の電界効果トランジスタと、ｎチャネル型の第２の電界効果トランジスタと、第１の信号配線と、平面レイアウト上で第１の方向に互いに向かい合って配置された第１の電源配線及び第１の接地配線とを含む。前記第１の電界効果トランジスタのドレイン領域となる不純物領域は、平面レイアウト上で、前記第１の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さで前記第１の電界効果トランジスタのゲート幅を規定している第１の辺を有し、この第１の辺の両端のうち前記第１の方向に前記第１の電源配線に近い方の端と前記第１の電源配線とは前記第１の方向に沿って第１の距離だけ離間している。前記第２の電界効果トランジスタのドレイン領域となる不純物領域は、平面レイアウト上で、前記第２の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さが前記第２の電界効果トランジスタのゲート幅を規定している第２の辺を有し、この第２の辺の両端のうち前記第１の方向に前記第１の接地配線に近い方の端と前記第１の接地配線とは前記第１の方向に沿って第２の距離だけ離間している。前記第１の信号配線は、平面レイアウト上で前記第１および第２の電界効果トランジスタの間に位置するコンタクトホールを介して前記第１および第２の電界効果トランジスタのゲート電極に接続されている。前記第２の機能セルは、ｐチャネル型の第３の電界効果トランジスタと、ｎチャネル型の第４の電界効果トランジスタと、第２の信号配線と、平面レイアウト上で第２の方向に互いに向かい合って配置された第２の電源配線及び第２の接地配線とを含む。前記第３の電界効果トランジスタのドレイン領域となる不純物領域は、平面レイアウト上で、前記第３の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さが前記第３の電界効果トランジスタのゲート幅を規定している第３の辺を有し、この第３の辺の両端のうち前記第２の方向に前記第２の電源配線に近い方の端と前記第２の電源配線とは前記第２の方向に沿って第３の距離だけ離間している。前記第４の電界効果トランジスタのドレイン領域となる不純物領域は、平面レイアウト上で、前記第４の電界効果トランジスタのゲート電極に沿って延び、その両端の間の長さで前記第４の電界効果トランジスタのゲート幅を規定している第４の辺を有し、この第４の辺の両端のうち前記第２の方向に前記第２の接地配線に近い方の端と前記第２の接地配線とは前記第２の方向に沿って第４の距離だけ離間している。前記第２の信号配線は、平面レイアウト上で前記第３および第４の電界効果トランジスタの間に位置するコンタクトホールを介して前記第３および第４の電界効果トランジスタのゲート電極に接続されている。前記第１の辺の長さは前記第３の辺の長さより小さく、前記第１の距離は前記第３の距離より大きい。前記第２の辺の長さは、前記第４の辺の長さより小さく、前記第２の距離は前記第４の距離より大きい。
【００３５】
上記セルライブラリにおいて、平面レイアウト上で、前記第１の信号配線の前記第１の機能セルにおける位置は前記第２の信号配線の前記第２の機能セルにおける位置と同一であってもよい。
【００３６】
上記セルライブラリでは、前記第１及び第２の電界効果トランジスタの前記不純物領域は、それぞれ前記１の電源配線及び前記第１の接地配線とは平面レイアウト上重ならないように配置さていてもよい。前記第３及び第４の電界効果トランジスタの前記不純物領域は、それぞれ前記２の電源配線及び前記第２の接地配線とは平面レイアウト上重ならないように配置されていてもよい。
【００６３】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。
【００６４】
（実施の形態１）
図１は、本発明による半導体装置の実施の形態１の平面模式図である。
【００６５】
図１を参照して、半導体装置は、入出力回路領域１と配線領域２と機能セル列２２ａ〜２２ｃとを備える。半導体装置の外周部には入出力回路領域１が形成されている。この入出力回路領域１に囲まれるように配線領域２が形成されている。配線領域２の内部において、機能セル列２２ａ〜２２ｃが形成されている。機能セル列２２ａ〜２２ｃにおいては、さまざまな論理回路機能を実現する機能セル３ａ〜３ｃ、４ａ〜４ｃ、５ａ〜５ｃが形成されている。
【００６６】
ここで、機能セル３ａ〜３ｃは、同一の論理回路機能を実現しているが、電気的特性がそれぞれ異なっている。そして、電気的特性が異なる機能セルであっても、同一の論理回路機能を実現する機能セル３ａ〜３ｃは、機能セルの外形はほぼ同一となっている。
【００６７】
そして、機能セル４ａ〜４ｃも、電気的特性は異なるが同一の論理回路機能を実現する機能セルであり、それぞれの機能セル４ａ〜４ｃの外周の形状はほぼ同一となっている。そして、機能セル５ａ〜５ｃについても同様である。
【００６８】
図２および３は、図１に示した半導体装置における機能セル３ａ、３ｂの平面模式図である。図２および３を参照して、機能セル３ａ、３ｂを説明する。
【００６９】
図２を参照して、機能セル３ａは不純物拡散領域７ａ〜７ｄとゲート電極８ａ、８ｂと入力ピン端子１２と出力ピン端子６と電源用配線１０と接地用配線１１とを備える。機能セル内の領域において、半導体基板の主表面にｐ型の不純物拡散領域７ａ、７ｂが間隔を隔てて形成されている。不純物拡散領域７ａ、７ｂの間に位置する領域において、半導体基板の主表面上にゲート絶縁膜を介してゲート電極８ａが形成されている。ソース／ドレイン領域として作用する不純物拡散領域７ａ、７ｂとゲート絶縁膜とゲート電極８ａとからｐ型電界効果トランジスタが形成されている。そして、この電界効果トランジスタと間隔を隔てた位置にｎ型の不純物拡散領域７ｃ、７ｄが形成されている。この不純物拡散領域７ｃ、７ｄの間に位置する領域において、半導体基板の主表面上にゲート絶縁膜を介してゲート電極８ｂが形成されている。ソース／ドレイン領域として作用する不純物拡散領域７ｃ、７ｄとゲート絶縁膜とゲート電極８ｂとから、他のｎ型電界効果トランジスタが形成されている。
【００７０】
不純物拡散領域７ａ〜７ｄとゲート電極８ａ、８ｂとの上には層間絶縁膜（図示せず）が形成されている。この層間絶縁膜上に入力ピン端子１２が形成されている。この入力ピン端子１２は、コンタクトホール９ａ、９ｂを介してゲート電極８ａ、８ｂと電気的に接続されている。また、層間絶縁膜上には出力ピン端子６が形成されている。この出力ピン端子６は、コンタクトホール９ｇ〜９ｊを介して不純物拡散領域７ｂ、７ｄと電気的に接続されている。また、層間絶縁膜上には電源用配線１０と接地用配線１１とが形成されている。電源用配線１０は、コンタクトホール９ｃ、９ｄを介して不純物拡散領域７ａと電気的に接続されている。接地用配線１１は、コンタクトホール９ｅ、９ｆを介して不純物拡散領域７ｃと電気的に接続されている。
【００７１】
このように、図２に示した機能セル３ａにおいては、図１３に示したようなインバータ機能を実現している。また、入力ピン端子１２に対する縦方向のピンアクセス経路は１３ａであり、横方向でのピンアクセス経路は１４ａ、１４ｂである。また、出力ピン端子６に対する縦方向のピンアクセス経路は１３ｂであり、横方向のピンアクセス経路は１５ａ〜１５ｈである。また、機能セル３ａの縦の長さはＨ１、横の長さはＷ１である。
【００７２】
図３を参照して、機能セル３ｂは、基本的に図２に示した機能セルと同様の構造を備える。しかし、図３に示した機能セル３ｂでは、不純物拡散領域７ｅ〜７ｈとゲート電極８ｃ、８ｄとの形状が、図２に示した機能セル３ａにおける不純物拡散領域７ａ〜７ｄとゲート電極８ａ、８ｂとの形状とは異なっている。このため、図３に示した機能セル３ｂにおいては、電界効果トランジスタのゲート幅（不純物拡散領域７ｅとゲート電極８ｃとの境界部の長さ）が図２に示した機能セルにおける電界効果トランジスタのゲート幅よりも広くなっている。これにより、図３に示した機能セル３ｂは、図２に示した機能セル３ａよりも高い駆動能力を有することになり、図２および３に示した機能セル３ａ、３ｂは互いに電気的特性が異なっている。
【００７３】
ここで、本発明においては、互いに電気的特性は異なるが、同一の論理回路機能を実現する機能セルについて、図２および３に示すように、その機能セル３ａ、３ｂの外形をほぼ同一にしている。具体的には、図２に示した機能セル３ａの縦の長さＨ１および横の長さＷ１は、図３に示した機能セル３ｂの縦の長さＨ２および横の長さＷ２と、それぞれほぼ同一である。また、図２および図３に示した機能セル３ａ、３ｂは、互いにゲート電極８ａ〜８ｄ以外の配線、つまり電源用配線１０、接地用配線１１、入力ピン端子１２、出力ピン端子６の位置および形状がほぼ同一になっている。この結果、図２および３に示した機能セル３ａ、３ｂは、入力ピン端子１２と出力ピン端子６とに関するピンアクセス経路１３ａ、１３ｂ、１４ａ、１４ｂ、１５ａ〜１５ｈがほぼ同一になっている。
【００７４】
このような機能セルを用いることにより、図１に示した半導体装置の回路設計に要する期間を大幅に短縮することができる。以下、具体的に説明する。
【００７５】
図４は、図１に示した半導体装置の回路設計のプロセスフロー図である。図４を参照して、本発明による半導体装置の回路設計のプロセスにおいては、まず、従来と同様に、機能セルを選択し配置する工程（Ｓ１）と、機能セル間および機能セルと入出力回路などとを接続するための配線経路を決定する工程（Ｓ２）とを実施する。
【００７６】
次に、この機能セルと配線とからなる回路に信号を入力した場合に、信号のタイミングなどが半導体装置に求められる制約条件を満足するかについて、回路の電気的特性の検証テスト（Ｓ３）を行なう。ここで、回路に求められる制約条件が満足されている場合には、回路設計は終了する（Ｓ６）。
一方、制約条件が満足されていない場合には、この制約違反を解消するための論理修正工程（Ｓ４）を行なう。ここで、たとえば、インバータの機能を実現する機能セルとして図２に示した機能セルを用いた部分において、インバータの電界効果トランジスタの駆動能力が不足することにより、制約違反が発生している場合について考える。この場合には、図２に示した機能セルに代えて図３に示したより駆動能力の高い機能セルを使用するような論理修正を行なう。
【００７７】
このような論理修正工程（Ｓ４）を行なった後、この論理修正に従い、機能セルの置換工程（Ｓ５）を実施する。具体的には、たとえば、図２に示した機能セルが配置されていた場所に、図２に示した機能セルの代わりに図３に示した機能セルを配置する。
【００７８】
この場合、図２および図３に示した機能セルは、それぞれ互いに外形の形状がほぼ同一であり、ピンアクセス経路１３ａ、１３ｂ、１４ａ、１４ｂ、１５ａ〜１５ｈもほぼ同一であるので、機能セルの置換を行なっても、従来のように機能セルの配置を修正する工程（Ｓ７）（図１４参照）および配線経路の修正工程を行なう必要がない。このため、従来のように論理修正後の配線経路を予測した上で、その予測に基づき機能セルの配置修正および配線修正を行ない、論理修正後の回路において制約条件を満足するかどうかを検証する工程を繰返す必要がない。
【００７９】
このため、本発明による半導体装置の回路設計プロセスにおいては、論理修正工程（Ｓ４）後にその論理修正に対応して機能セルの置換工程（Ｓ５）を行なうことにより、回路設計プロセスを終了することができる。この結果、従来よりも回路設計に要する期間を大幅に短縮することができる。この結果、半導体装置の開発期間および開発コストを大幅に削減することができる。
【００８０】
図５は、図１に示した本発明による半導体装置の実施の形態１の第１の変形例を示す平面模式図である。図５を参照して、半導体装置は、図１に示した半導体装置と基本的には同様の構造を備えるが、図５に示した半導体装置では、縦方向に延びるように形成されている機能セル列２２ａ〜２２ｃと、横方向に延びるように形成されている機能セル列２３ａ〜２３ｃとが混在している。また、半導体装置は、自動配置配線ツールを使用する方法以外の方法で配線を行なったメガセル（マクロセル）２０を含んでいてもよい。メガセル２０における配線の決定方法としては、マニュアルで配線経路を決定してもよい。
【００８１】
このような半導体装置においても、本発明による機能セル３ａ〜３ｃ、４ａ〜４ｃ、５ａ〜５ｃを用いることにより、図１に示した半導体装置と同様の効果を得ることができる。
【００８２】
図６は、図１に示した本発明による半導体装置の実施の形態１の第２の変形例を示す平面模式図である。
【００８３】
図６を参照して、半導体装置は、基本的には図１に示した半導体装置と同様の構造を備えるが、図６に示した半導体装置では、入出力回路領域２１ａ、２１ｂが配線領域２の内部に形成されている。このような半導体装置においても、本発明による機能セル３ａ〜３ｃ、４ａ〜４ｃ、５ａ〜５ｃを用いることにより、図１に示した半導体装置と同様の効果を得ることができる。
【００８４】
（実施の形態２）
図７および８は、本発明による半導体装置の機能セルの実施の形態２を示す平面模式図である。図７および８を参照して、機能セルを説明する。
【００８５】
図７を参照して、機能セルは基本的には図３に示した本発明の実施の形態１による機能セルと同様の構造を備える。ただし、図７に示した機能セルは、図３に示した機能セルと同様にインバータ回路機能を実現するものであるが、電界効果トランジスタのソース／ドレイン領域として作用する不純物拡散領域７ｉ〜７ｌの大きさが図３に示した機能セルとは異なる。このため、図３に示した機能セルと図７に示した機能セルとは、同一の論理回路機能を実現するが、互いに電気的特性が異なる。
【００８６】
また、図７に示した機能セルにおいては、不純物拡散領域７ｉ〜７ｌが形成されている位置が、図３に示した機能セルとは異なっているので、電源用配線１０と接地用配線１１との形状が、図３に示した機能セルにおける電源用配線１０と接地用配線１１との形状とは異なっている。しかし、回路設計時にピンアクセス経路を決定する工程において、入力ピン端子１２への余分なピンアクセス経路を発生させないようにするためのダミー配線１６ａ、１６ｂが形成されているので、入力ピン端子１２に対するピンアクセス経路１４ａ、１４ｂは、図３に示した機能セルにおける入力ピン端子１２に対するピンアクセス経路１４ａ、１４ｂとほぼ同一となっている。
【００８７】
なお、図７における機能セルでは、出力ピン端子６およびゲート電極８ｅ、８ｆおよび入力ピン端子１２の形状および形成されている位置は、図３に示した機能セルと同様である。また、図７に示した機能セルの外周の形状は、図３に示した機能セルの外周の形状とほぼ同一であり、図７に示した機能セルの縦の長さＨ３および横の長さＷ３は、図３に示した機能セルの縦の長さＨ２と横の長さＷ２とそれぞれほぼ同一である。
【００８８】
このように、同一論理回路機能を実現し、互いに電気的特性が異なる機能セルにおいて、ピンアクセス経路を調節するためのダミー配線１６ａおよび１６ｂを用いることにより、ピンアクセス経路をほぼ同一とすることができる。この結果、本発明の実施の形態１による半導体装置の機能セルと同様の効果を得ることができる。
【００８９】
図８は、図７に示した本発明の実施の形態２による機能セルの変形例を示す平面模式図である。図８を参照して、機能セルは、基本的には図７に示す機能セルと同様の構造を備える。ただし、図８において示した機能セルでは、不純物拡散領域７ｍ〜７ｐの形成されている位置が図７に示した機能セルとは異なる。また、ゲート電極８ｇ、８ｈの形状も、図７に示した機能セルとは異なる。また、不純物拡散領域７ｍ〜７ｐの形成されている領域の位置が図７に示した機能セルとは異なるため、図８に示した機能セルの電源用配線１０と接地用配線１１との形状およびダミー配線１６ｃ、１６ｄの形状は、図７に示した機能セルとは異なっている。
【００９０】
ここで、図７および８に示したように、電源用配線１０および接地用配線１１の形状が機能セルの内部の素子の形状に伴い変化するような場合にも、ダミー配線１６ａ〜１６ｄの配置および形状を調節することにより、図７および８に示した機能セルのピンアクセス経路１３ａ、１３ｂ、１４ａ、１４ｂ、１５ａ〜１５ｈを、図３に示した機能セルのピンアクセス経路１３ａ、１３ｂ、１４ａ、１４ｂ、１５ａ〜１５ｈとほぼ同一にすることができる。この結果、本発明の実施の形態１による半導体装置の機能セルと同様の効果を得ることができると同時に、機能セルにおける内部の素子、電源用配線１０および接地用配線１１などの配線についての形状の設計の自由度をより大きくすることができる。
【００９１】
（実施の形態３）
図９は、本発明による半導体装置の機能セルの実施の形態３を示す平面模式図である。図９を参照して、機能セルを説明する。
【００９２】
図９を参照して、機能セルは機能的には図３に示した本発明の実施の形態１による機能セルと同様の構造を備える。ただし、図９に示した機能セルでは、不純物拡散領域１７ａ〜１７ｄの不純物濃度が、図３に示した機能セルの不純物拡散領域７ｅ〜７ｈにおける不純物濃度よりも低い。そして、不純物拡散領域１７ａ〜１７ｄにおける不純物の濃度以外については、図３に示した機能セルと図９に示した機能セルとはほぼ同一の構造を備える。そして、このように不純物拡散領域１７ａ〜１７ｄの不純物濃度を変更することにより、図３に示した機能セルと図９に示した機能セルとにおいて、同一の論理回路機能を実現し、かつ、互いに駆動能力などの電気的特性の異なる機能セルを容易に実現することができる。
【００９３】
そして、図３に示した機能セルと図９に示した機能セルとにおいては、入力ピン端子１２、出力ピン端子６、電源用配線１０および接地用配線１１の形状および位置がほぼ同一であるので、ピンアクセス経路１３ａ、１３ｂ、１４ａ、１４ｂ、１５ａ〜１５ｈをほぼ同一とすることができる。この結果、本発明の実施の形態１における半導体装置の機能セルと同様の効果を得ることができる。
【００９４】
また、機能セルの電気的特性を調節するために、不純物拡散領域１７ａ〜１７ｄの不純物濃度を調節するという方法を用いるので、機能セルの電気的特性を変更するためにゲート電極８ｃ、８ｄなどの形状自体を変更する場合のように、機能セルの構造の再設計を行なう必要がなく、容易に同一の論理回路機能を実現し、電気的特性の異なる機能セルを形成することができる。
【００９５】
また、機能セルの電気的特性を変更するために、ゲート電極の形状などを変更する場合には、その調節精度は機能セルを形成する際に用いられる写真製版加工工程における最小加工寸法により制限を受けることになる。しかし、機能セルの電気的特性の調節を行なうために、不純物拡散領域１７ａ〜１７ｄの不純物濃度を調節するという方法を用いれば、上記のような最小加工寸法により制限されることなく、より高い精度で機能セルの電気的特性を調整することが可能となる。
【００９６】
（実施の形態４）
図１０は、本発明による半導体装置の機能セルの実施の形態４を示す平面模式図である。図１０を参照して、機能セルを説明する。
【００９７】
図１０を参照して、機能セルは、基本的には図３に示した本発明の実施の形態１による機能セルと同様の構造を備える。ここで、機能セルの縦の長さＨ６および横の長さＷ６は、それぞれ図３に示した機能セルの縦の長さＨ２および横の長さＷ２とほぼ同一である。また、図１０に示した機能セルのピンアクセス経路１３ａ、１３ｂ、１４ａ、１４ｂ、１５ａ〜１５ｈは、図３に示した機能セルのピンアクセス経路１３ａ、１３ｂ、１４ａ、１４ｂ、１５ａ〜１５ｈとほぼ同一である。しかし、図１０に示した機能セルでは、入力ピン端子１９と出力ピン端子１８とを構成する材料が、図３に示した機能セルとは異なる。
【００９８】
具体的には、図３に示した機能セルにおいては、入力ピン端子１２および出力ピン端子６はアルミニウムで形成されているが、図１０に示した機能セルでは、入力ピン端子１９および出力ピン端子１８はアルミニウムと銅との合金により構成されている。
【００９９】
このように、入力ピン端子１９および出力ピン端子１８の材料として図３に示した機能セルの入力ピン端子１２および出力ピン端子６とは異なる材料を用いることにより、入力ピン端子１９および出力ピン端子１８における電気抵抗値などの特性を図３に示した機能セルにおけるこれらの特性とは異ならせることができる。このため、入力ピン端子１９および出力ピン端子１８などの形状は図３に示した機能セルと同一のまま、機能セルの電気的特性を変更することができる。この結果、図３および図１０に示すように、同一の論理回路機能を実現し、互いに電気的特性の異なる機能セルを容易に得ることができる。
【０１００】
この結果、本発明の実施の形態１における機能セルと同様の効果を得ることができると同時に、機能セルの入力ピン端子１９などの材質を変更するという手段も機能セルの電気的特性を調節するための手段として用いるので、機能セルの設計の際の自由度をより大きくすることができる。
【０１０１】
また、本発明の実施の形態１〜４における機能セルの構造を表現するデータは、磁気ディスクやＣＤ−ＲＯＭなどのコンピュータ読み取り可能な記録媒体に記録されていても良い。
【０１０２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０３】
【発明の効果】
このように、本発明によれば、同一の論理回路機能を実現し、互いに電気的特性の異なる複数の機能セルにおいて、その機能セルの外周の形状およびピンアクセス経路をほぼ同一とすることにより、半導体装置の回路設計工程における論理修正を容易に行なうことができる。この結果、従来必要であった論理修正後の機能セルの再配置および配線経路の再決定、さらには制約条件を満足するかの再チェックといった工程を行なう必要がなくなるので、半導体装置の回路設計に要する期間を短縮することができる。この結果、半導体装置の開発に要する期間を短縮することができ、製造コストを削減することができる。
【図面の簡単な説明】
【図１】  本発明による半導体装置の実施の形態１の平面模式図である。
【図２】  図１に示した半導体装置における機能セル３ａの平面模式図である。
【図３】  図１に示した半導体装置における機能セル３ｂの平面模式図である。
【図４】  図１に示した半導体装置の回路設計のプロセスフロー図である。
【図５】  図１に示した本発明による半導体装置の実施の形態１の第１の変形例を示す平面模式図である。
【図６】  図１に示した本発明による半導体装置の実施の形態１の第２の変形例を示す平面模式図である。
【図７】  本発明による半導体装置の機能セルの実施の形態２を示す平面模式図である。
【図８】  本発明による半導体装置の機能セルの実施の形態２を示す平面模式図である。
【図９】  本発明による半導体装置の機能セルの実施の形態３を示す平面模式図である。
【図１０】  本発明による半導体装置の機能セルの実施の形態４を示す平面模式図である。
【図１１】  従来の半導体装置の機能セルの平面模式図である。
【図１２】  従来の半導体装置の機能セルのもう１つの例を示す平面模式図である。
【図１３】  図１１および１２に示した機能セルにおいて実現されている論理回路機能を示す等価回路図である。
【図１４】  従来の半導体装置の回路設計のプロセスフロー図である。
【符号の説明】
１，２１ａ，２１ｂ  入出力回路領域、２  配線領域、３ａ〜３ｃ，４ａ〜４ｃ，５ａ〜５ｃ  機能セル、６，１８  出力ピン端子、７ａ〜７ｔ，１７ａ〜１７ｄ  不純物拡散領域、８ａ〜８ｈ  ゲート電極、９ａ〜９ｒ  コンタクトホール、１０  電源用配線、１１  接地用配線、１２，１９  入力ピン端子、１３ａ，１３ｂ，１４ａ，１４ｂ，１５ａ〜１５ｈ  ピンアクセス経路、１６ａ〜１６ｄ  ダミー配線、２０  メガセル、２２ａ〜２２ｃ，２３ａ〜２３ｃ  機能セル列。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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