(57)【特許請求の範囲】
【請求項１】
アクセスの基本単位であるメモリブロックを、互いに交差する第１および第２方向の少なくとも何れか一方向に展開して配置されるメモリブロック群を備える記憶装置であって、
前記第１方向に沿った列ごとに備えられ、同列に対して電圧バイアスの印加制御を行う第１電圧制御部と、
前記第２方向に沿った列ごとに備えられ、同列に対して電圧バイアスの印加制御を行う第２電圧制御部とを備え、
前記メモリブロックへのアクセスは、前記第１電圧制御部により印加制御される前記第１方向に沿った列と、前記第２電圧制御部により印加制御される前記第２方向に沿った列との交差位置に配置されている前記複数のメモリブロックの中で不良メモリブロックを除く少なくとも２つの前記メモリブロックに対して同時に行われることを特徴とする記憶装置。
【請求項２】
前記メモリブロック群における不良メモリブロックの配置位置を示す、前記第１および第２方向の少なくとも何れか一方向の列位置情報を報知する不良メモリブロック位置情報報知部を備え、
前記列位置情報に一致する列に備えられている、前記第１電圧制御部または前記第２電圧制御部の何れか一方は、電圧バイアスを非印加に制御することを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記第１電圧制御部は、前記第１方向の列位置情報信号が入力され、
前記第２電圧制御部は、前記第２方向の列位置情報信号が入力されることを特徴とする請求項２に記載の記憶装置。
【請求項４】
前記第１および第２方向の各々に前記メモリブロックが展開されて前記メモリブロック群が構成される場合、
第1ステップ信号に応じて、全ての前記第１電圧制御部により、前記第１方向に沿った全ての列が印加状態にされると共に、前記第２電圧制御部により、前記第２方向に沿った列のうち、前記列位置情報が指示する列が非印加状態・他の列が印加状態にされ、
第２ステップ信号に応じて、前記第１電圧制御部により、前記第１方向に沿った列のうち、前記列位置情報が指示する列が非印加状態・他の列が印加状態にされると共に、前記第２電圧制御部により、前記第２方向に沿った列のうち、前記列位置情報が指示する列が印加状態・他の列が非印加状態にされることを特徴とする請求項２に記載の記憶装置。
【請求項５】
前記第１または第２方向に沿った列を識別するアドレス信号をデコードする列デコーダを備え、
前記列デコーダは、
前記アドレス信号に対して、何れか１列を選択する択一デコード部と、
前記第１ステップ信号、または／および前記第２ステップ信号に応じて、前記択一デコード部により選択される列を非選択とし、他の全ての列を選択する選択反転部とを備えることを特徴とする請求項４に記載の記憶装置。
【請求項６】
前記第１および第２電圧制御部は、
前記第１または第２ステップ信号と、前記列デコーダより出力される列選択信号と、前記第１または第２方向の前記列位置情報とが入力され、
前記第１または第２ステップ信号に応じて、前記列位置情報に一致しない前記列選択信号に対応する列を選択することを特徴とする請求項５に記載の記憶装置。
【請求項７】
前記メモリブロックは、不揮発性メモリセルで構成されており、
前記アクセスが消去動作である場合、
前記第１および第２電圧制御部は、ワード線およびウェルに対して、前記電圧バイアスを印加することを特徴とする請求項６に記載の記憶装置。
【請求項８】
前記メモリブロックは、不揮発性メモリセルで構成されており、
前記アクセスがプログラム動作である場合、
前記第１および第２電圧制御部は、ワード線に対して、前記電圧バイアスを印加することを特徴とする請求項６に記載の記憶装置。
【請求項９】
前記ワード線は、前記メモリブロック内に配置されている前記メモリセルに接続されているローカルワード線と、前記メモリブロックを越えて配線されているグローバルワード線とを含み、
前記グローバルワード線と高位電源線との組み合わせに応じて、前記ローカルワード線に高位電源を印加制御するサブデコーダを備え、
前記第１電圧制御部は、前記グローバルワード線に対して、前記電圧バイアスを印加し、
前記第２電圧制御部は、前記高位電源線に対して、前記電圧バイアスを印加することを特徴とする請求項８に記載の記憶装置。
【請求項１０】
前記メモリブロックへのアクセスは、前記メモリブロックに対するストレス印加試験、またはリーク試験であり、
前記ストレス印加試験時、または前記リーク試験時、前記電圧バイアスの印加径路を外部端子に切り替える切替部を備えることを特徴とする請求項１に記載の記憶装置。
【請求項１１】
前記メモリブロックは、不揮発性メモリセルで構成されていることを特徴とする請求項１に記載の記憶装置。
【請求項１２】
前記アクセスは、消去動作、プログラム動作、ストレス印加試験動作、リーク試験動作のうち少なくとも何れか一つであることを特徴とする請求項１１に記載の記憶装置。
【請求項１３】
アクセスの基本単位であるメモリブロックを、互いに交差する第１および第２方向の少なくとも何れか一方向に展開して配置されるメモリブロック群を備える記憶装置のバイアス印加方法であって、
前記第１方向に沿った列および前記第２方向に沿った列ごとに電圧バイアスを印加制御することに応じて、前記メモリブロック群への電圧バイアスの印加を行う際、
前記メモリブロック群内に不良メモリブロックが存在する場合、該不良メモリブロックの存在位置に一致する前記第１および第２方向の何れか一方向の列について、電圧バイアスを非印加に制御することを特徴とする記憶装置のバイアス印加方法。
【請求項１４】
前記第１および第２方向の各々に前記メモリブロックが展開されて前記メモリブロック群が構成される場合、
前記第１方向に沿った全ての列を印加状態に制御すると共に、前記第２方向に沿った列のうち、前記不良メモリブロックの存在する列を非印加状態・他の列を印加状態に制御するステップと、
前記第１方向に沿った列のうち、前記不良メモリブロックの存在する列を非印加状態・他の列を印加状態に制御すると共に、前記第２方向に沿った列のうち、前記不良メモリブロックの存在する列を印加状態・他の列を非印加状態に制御するステップとを有することを特徴とする請求項１３に記載の記憶装置のバイアス印加方法。
【請求項１５】
前記第１または第２方向に沿った列を識別するアドレス信号のビットごとに、ビット信号の論理レベルに応じて、何れか一方が活性論理レベルとされる一対の相補アドレス信号を備え、
前記不良メモリブロックの存在位置に一致しない全ての前記アドレス信号に対する前記相補信号は、共に非活性論理レベルとされ、
前記不良メモリブロックの存在位置に一致する全ての前記アドレス信号に対する前記相補信号は、何れか一方が活性論理レベルとされることを特徴とする請求項１３に記載の記憶装置のバイアス印加方法。
【請求項１６】
前記メモリブロックへのアクセスが前記メモリブロックに対するストレス印加試験、または前記リーク試験である場合、
前記電圧バイアスは外部より印加されることを特徴とする請求項１３に記載の記憶装置のバイアス印加方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、それぞれ、複数のメモリセルを備えて構成される複数のセクターに対するバイアス印加に関し、特に、複数セクターに対して一括してバイアス印加を行う際の、記憶装置のバイアス印加方法、および記憶装置に関するものである。
【背景技術】
【０００２】
特許文献１に開示されている不揮発性半導体メモリでは、記憶したデータの一括消去を行うことができるセクターを複数領域有する不揮発性半導体メモリにおいて、データ消去用に使う高電圧を発生する高電圧発生回路と、高電圧発生回路と複数領域のセクターとの間に各々接続される複数個のトランジスタとを備え、データの一括消去時には複数個のトランジスタを定電流動作させ、複数領域のセクターに流れる電流を制御する。これにより、あるセクター内に不良セクターが存在していたとしても流れる電流が一定値に制限されるため、消去に必要な高電圧を維持でき、一括消去を行うことが可能となる。【０００３】
また、特許文献２に開示されている半導体記憶装置では、複数のブロックのうち、切替手段により冗長ブロックへ切り替えられていないブロックに対しては、常に「選択」の信号を出力し、冗長ブロックへ切り替えられた不良ブロックに対しては、テストモードの全ブロック一括書き込み／一括消去の入力信号に対して「非選択」の信号を出力する。全ブロックへの一括書き込み／一括消去モードにおいて不良ブロックへの一括書き込み／一括消去の電圧の印加を禁止する構成のブロック選択回路を備える。これにより、不良ブロックに高電圧が印加されることはなく、電流の漏洩によって電圧値が降下することはない。【０００４】
【特許文献１】特開２００１−１３７９９１号公報
【特許文献２】特開平８−１０６７９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１では、トランジスタが、個々のセクターと高電圧発生回路とを接続し、一括消去時に定電流動作を行う。また、特許文献２では、ブロック選択回路が、一括書き込み／一括消去モードにおいて不良ブロックへの電圧印加を禁止する。特許文献１では、不良セクターが存在する場合にも流れる電流が一定値に制限され、特許文献２では、不良ブロックへの電圧印加が禁止されて、過度な電流が流れることによるバイアス電圧の降下を防止するものではある。【０００６】
しかしながら、特許文献１、および２では、電流制限、および電圧印加制御を、セクター、およびブロックごとに行う必要があり、電流制限用のトランジスタ、および電圧印加制御用のブロック選択回路を、セクター、およびブロックごとに備えなければならない。【０００７】
このため、電流制限用のトランジスタや電圧印加制御用のブロック選択回路といった電圧制御部は、セクターやブロックがマトリクス状に配置されるメモリセルアレイ領域に配置せざるを得ない。電圧制御部を構成する制御回路用のデバイス構成とは異なる構成やデザインルールを有して最適化配置されることが一般的なメモリセルアレイ領域において、効率的なメモリセルアレイのレイアウトを妨げることも考えられ、チップサイズの増大を招来するおそれがあり問題である。【０００８】
また、今後の大容量化に伴い、セクター数やブロック数が増大することが考えられ、これに伴い、電流制限用のトランジスタや電圧印加制御用のブロック選択回路といった電圧制御部も増加することとなる。電圧制御部の占有面積が増大してチップサイズの増大を招来するおそれがあり問題である。
【課題を解決するための手段】
【０００９】
本発明は前記背景技術の課題に鑑みて為されたものであり、第１方向および第２方向の各々に沿った列ごとに電圧制御部を備え、双方向の列への電圧印加の組み合わせに応じてメモリブロックに電圧バイアスが印加される構成とし、第１および第２方向の各々の列へのバイアス印加を制御することにより、不良メモリブロックへのバイアス印加を避けながら、複数のメモリブロックを対象とする一括バイアス印加を効率的に行うことが可能な、記憶装置のバイアス印加方法、および記憶装置を提供することを目的とする。【００１０】
前記目的を達成するためになされた本発明の記憶装置は、アクセスの基本単位であるメモリブロックを、互いに交差する第１および第２方向の少なくとも何れか一方向に展開して配置されるメモリブロック群を備える記憶装置であって、第１方向に沿った列ごとに備えられ、同列に対して電圧バイアスの印加制御を行う第１電圧制御部と、第２方向に沿った列ごとに備えられ、同列に対して電圧バイアスの印加制御を行う第２電圧制御部とを備え、メモリブロックへのアクセスは、第１電圧制御部により印加制御される第１方向に沿った列と、第２電圧制御部により印加制御される第２方向に沿った列との交差位置に配置されているメモリブロックに対して行われることを特徴とする。【００１１】
本発明の記憶装置では、メモリブロック群を構成するメモリブロックが展開されている配置方向に応じて、第１方向に沿った列については第１電圧制御部が列ごとの電圧バイアスの印加制御を行い、第２方向に沿った列については第２電圧制御部が列ごとの電圧バイアスの印加制御を行う。第１および第２方向の列ごとの印加制御を組み合わせることにより、交差位置に配置されているメモリブロックを電圧バイアスする。【００１２】
これにより、メモリブロック群を構成するメモリブロックの配置列ごとに第１または第２電圧制御部を備えればよく、電圧制御部をメモリブロックごとに備える必要はない。第１および第２電圧制御部はメモリセルアレイ領域の周辺部に配置すればよく、メモリセルアレイ領域にはメモリセルを集中して配置することができる。電圧制御部を構成する制御回路用のデバイス構成とは異なる構成やデザインルールを有して、メモリセルアレイ領域を効率的にレイアウトすることができる。また、メモリブロック数が増大する場合にも必要となる電圧制御部の数量を抑制することができる。従って、チップ面積の増大を抑制することができる。【００１３】
また、前記目的を達成するためになされた本発明の記憶装置のバイアス印加方法は、アクセスの基本単位であるメモリブロックを、互いに交差する第１および第２方向の少なくとも何れか一方向に展開して配置されるメモリブロック群を備える記憶装置のバイアス印加方法であって、第１方向に沿った列および第２方向に沿った列ごとに電圧バイアスを印加制御することに応じて、メモリブロック群への電圧バイアスの印加を行う際、不良メモリブロックの存在する第１および第２方向の何れか一方向の列について、電圧バイアスを非印加に制御することを特徴とする。【００１４】
本発明の記憶装置のバイアス印加方法では、メモリブロック群を構成するメモリブロックが展開されている配置方向に応じて、第１および第２方向に沿った列の各々に列ごとに電圧バイアスの印加制御を行い、その組み合わせでメモリブロックに電圧バイアスを印加するところ、不良メモリブロックに対しては、不良メモリブロックの存在する第１および第２方向の何れか一方向の列について電圧バイアスを非印加に制御する。【００１５】
これにより、第１および第２方向に沿った列ごとに電圧バイアスを印加制御して、複数のメモリブロックに同時に電圧バイアスを印加するに当たり、不良メモリブロックについては、第１および第２方向の何れか一方向の列について電圧バイアスを非印加に制御することで、電圧バイアスを非印加とすることができる。不良メモリブロック、または不良メモリブロックを含み非印加制御が行なわれる列に存在するメモリブロックを除き、メモリブロック群を構成するメモリブロックに対して同時に電圧バイアスすることができる。少なくとも２ステップで不良メモリブロック以外のメモリブロックに対してそれぞれ１回電圧ストレスを印加することができ、少ないステップ数でアクセス動作を完了することができる。
【発明の効果】
【００１６】
本発明によれば、第１方向および第２方向の各々に沿った列ごとに電圧制御部を備え、双方向の列への電圧印加の組み合わせに応じてメモリブロックに電圧バイアスが印加される構成とし、第１および第２方向の各々の列へのバイアス印加を制御することにより、不良メモリブロックへのバイアス印加を避けながら、複数のメモリブロックを対象とする一括バイアス印加を効率的に行うことが可能な、記憶装置のバイアス印加方法、および記憶装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１のバイアス印加方法を示す模式図である。
【図２】本発明の第２のバイアス印加方法を示す模式図である。
【図３】実施形態の記憶装置を示す回路ブロック図である。
【図４】内部アドレスの出力制御部である。
【図５】タテ列アドレスのデコーダである。
【図６】ヨコ列アドレスのデコーダである。
【図７】内部アドレスの出力制御部の動作波形（１）（通常アクセスにおいて不良セクターがない場合）である。
【図８】内部アドレスの出力制御部の動作波形（２）（通常アクセスにおいて不良セクターがある場合）である。
【図９】内部アドレスの出力制御部の動作波形（３）（一括アクセスにおいて不良セクターがない場合）である。
【図１０】内部アドレスの出力制御部の動作波形（４）（一括アクセスにおいて不良セクターがある場合）である。
【図１１】図３の回路ブロック図に関して、セクターＳ０７へのバイアス印加を行う制御回路の回路ブロック図である。
【図１２】サブデコーダの具体例である。
【図１３】サブデコーダ低位電源スイッチ部の具体例である。
【図１４】ウェル電位制御部の具体例である。
【図１５】サブデコーダ低位電源制御部の具体例である。
【図１６】サブデコーダ高位電源制御部の具体例である。
【図１７】ワード線負電圧供給部の具体例である。
【図１８】メインデコーダ高位電源制御部の具体例である。
【図１９】メインデコーダの具体例である。
【図２０】アクセス動作ごとの各信号の電圧バイアス状態を示す図（１）（消去動作およびプログラム動作の場合）である。
【図２１】アクセス動作ごとの各信号の電圧バイアス状態を示す図（２）（ＨＴＲＢリーク試験およびファーストチップ消去動作の場合）である。
【図２２】電源切替部を備える回路ブロックである。
【符号の説明】
【００１８】
ＡＲＹ      メモリセルアレイ
Ｃ１（０）乃至Ｃ１（３）      タテ列電圧制御部
Ｃ２（０）乃至Ｃ２（７）      ヨコ列電圧制御部
Ｓ００乃至Ｓ３７      セクター
１１      ＣＡＭ部
１３      冗長判定回路
１５      アドレスバッファ
１７      列デコード部
１９      トランスファゲート制御部
２１      トランスファゲート制御部
２３      サブデコーダ
２５      サブデコーダ低位電源スイッチ部
３１      ウェル電位制御部
３３      サブデコーダ低位電源制御部
３５      サブデコーダ高位電源制御部
４１      ワード線負電圧供給部  
４３      メインデコーダ高位電源制御部
４５      メインデコーダ
５１      切替部
５３      ＰＡＤ
ｅｘＡＤ（ｉ）（ｉ＝０〜４）      外部アドレス
ｉｎＡＤ（ｉ）／ｉｎＡＤＢ（ｉ）（ｉ＝０〜４）      内部アドレス信号
ＥＲ      消去動作制御信号
Ｍ１      ステップ１信号
Ｍ２      ステップ２信号
ＰＧＭ      プログラム動作制御信号
ＳＲＥＤ      冗長一致信号
ＲＡ（ｉ）／ＲＡＢ（ｉ）（ｉ＝０乃至４）      不良セクターアドレス
ＲＺ１（ｉ）／ＲＺ２（ｉ）（ｉ＝０乃至４）  不良セクター列アドレス
ＲＺ１（０）乃至ＲＺ１（３）      タテ列不良信号
ＲＺ２（０）乃至ＲＺ２（７）      ヨコ列不良信号
Ｚ１（０）乃至Ｚ１（３）      タテ列アドレス
Ｚ２（０）乃至Ｚ２（７）      ヨコ列アドレス
【発明を実施するための最良の形態】
【００１９】
以下、本発明の記憶装置のバイアス印加方法、および記憶装置について具体化した実施形態を図１乃至図２２に基づき図面を参照しつつ詳細に説明する。【００２０】
図１および図２には本発明のバイアス印加方法を模式的に示す。アクセスの基本単位として複数のメモリセルごとに区画されたセクターを考える場合、このセクターが複数備えられる記憶装置において、アクセス対象の複数セクターに対して、列単位で電圧バイアスを印加して、不良セクターを除く全てのセクターに、必要最小限のステップで効率良く電圧ストレスを印加することが可能なバイアス印加方法を提供するものである。【００２１】
ここで例えば、記憶装置として不揮発性記憶装置を考える場合、消去動作がアクセスの一例であり、セクターとは、消去動作が行われる基本単位を示す。また、アクセスには、消去動作のほか、プログラム動作やストレス試験動作が含まれる。アクセス動作とは、アクセス対象のセクターに対してバイアスストレスを印加することを言う。また、アクセス対象の複数セクターの範囲としては、全てのセクターを含む一括アクセス動作の他、部分的に選択されたセクター群に対するアクセス動作が考えられる。例えば、前者としては一括消去動作が考えられ、後者としてはファーストチップイレーズ（Ｆｉｒｓｔ  Ｃｈｉｐ  Ｅｒａｓｅ）動作が考えられる。【００２２】
図１は、例えば、部分的に選択されたセクター群に対するアクセス動作を示した模式図である。タテ方向に一列にセクターが配置されている場合である。タテ列アドレスＺ１（ｉ）に対して、ヨコ列アドレスＺ２（０）乃至Ｚ２（２）を有する３つのセクターで構成されている。このうち、（Ｚ１（ｉ）、Ｚ２（０））のセクターが不良セクターである場合を示す。【００２３】
電圧制御部は各列ごとに備えられるため、この場合のバイアス印加方法は、タテ列Ｚ１（ｉ）に対しては印加制御（ＯＮ）されると共に、ヨコ列については、Ｚ２（０）に対しては非印加制御（ＯＦＦ）とされ、Ｚ２（１）、Ｚ２（２）に対しては印加制御（ＯＮ）とされる。タテ列とヨコ列との双方の電圧バイアスが共に印加されることにより、（Ｚ１（ｉ）、Ｚ２（１））および（Ｚ１（ｉ）、Ｚ２（２））に配置されているセクター（図１中、斜線が施されたセクター）については電圧ストレスが印加され、アクセス動作が行われる。（Ｚ１（ｉ）、Ｚ２（０））のセクターについては、タテ方向の電圧バイアスは印加されるもののヨコ方向Ｚ２（０）の電圧バイアスは非印加であるため、セクターへのアクセス動作が行われない（電圧ストレスは印加されない。）１ステップのバイアス印加制御で、不良セクターを除くアクセス対象の複数セクター（図１中、斜線が施されたセクター）にアクセス動作が行われる。
従来は、部分的に選択されたセクター群内に欠陥セクターが含まれる場合には、個々のセクター（この場合は、図１中で示される斜線が施されたセクター領域）を個別に１回づつアクセスする必要があったが、本発明では欠陥セクターを除く良品セクターを一括して１回でアクセス動作できる。【００２４】
図２は、例えば、一括アクセス動作について示した模式図である。タテ／ヨコの各々の方向に三列に渡ってセクターが配置されている場合である。タテ列アドレスＺ１（０）乃至Ｚ１（２）、およびヨコ列アドレスＺ２（０）乃至Ｚ２（２）の各々の位置にセクターが配置されている。不良セクターは（Ｚ１（１）、Ｚ２（０））の位置にあるものとする。この場合、不良セクターを除くアクセス対象の複数セクターへは、２ステップでアクセス動作を完了させることができる。【００２５】
（ステップ１）において、全てのタテ列Ｚ１（０）乃至Ｚ１（２）に対して印加制御（ＯＮ）とされると共に、ヨコ列については、不良セクターの存在するＺ２（０）に対しては非印加制御（ＯＦＦ）とされ、その他のヨコ列Ｚ２（１）、Ｚ２（２）に対しては印加制御（ＯＮ）とされる。タテ列とヨコ列との双方の電圧バイアスが共に印加されることにより、ヨコ列Ｚ２（１）およびＺ２（２）のセクター、すなわち、（Ｚ１（０）、Ｚ２（１））、（Ｚ１（０）、Ｚ２（２））、（Ｚ１（１）、Ｚ２（１））、（Ｚ１（１）、Ｚ２（２））、（Ｚ１（２）、Ｚ２（１））、および（Ｚ１（２）、Ｚ２（２））に配置されているセクター（図２中、（ステップ１）において斜線が施されたセクター）については、電圧ストレスが印加されアクセス動作が行われる。これに対して、ヨコ列Ｚ２（０）のセクター、すなわち、（Ｚ１（０）、Ｚ２（０））、（Ｚ１（１）、Ｚ２（０））、および（Ｚ１（２）、Ｚ２（０））のセクターについては、タテ方向の電圧バイアスは印加されるものの、ヨコ方向の電圧バイアスは非印加であるため、セクターへのアクセス動作が行われない（電圧ストレスは印加されない。）【００２６】
（ステップ２）では、タテ列において、不良セクターの存在するＺ１（１）に対しては非印加制御（ＯＦＦ）とされ、その他のタテ列Ｚ１（０）、Ｚ１（２）に対しては印加制御（ＯＮ）とされると共に、ヨコ列については、不良セクターの存在するＺ２（０）に対して印加制御（ＯＮ）とされ、その他のヨコ列Ｚ２（１）、Ｚ２（２）に対して非印加制御（ＯＦＦ）とされる。タテ列とヨコ列との双方の電圧バイアスが共に印加されることにより、不良セクターを除くヨコ列Ｚ２（０）のセクター、すなわち、（Ｚ１（０）、Ｚ２（０））、および（Ｚ１（２）、Ｚ２（０））に配置されているセクター（図２中、（ステップ２）において斜線が施されたセクター）については、電圧ストレスが印加されアクセス動作が行われる。タテ列Ｚ１（０）、Ｚ１（２）のその他のセクター、すなわち、（Ｚ１（０）、Ｚ２（１））、（Ｚ１（０）、Ｚ２（２））、（Ｚ１（２）、Ｚ２（１））、および（Ｚ１（２）、Ｚ２（２））のセクターについては、タテ方向の電圧バイアスは印加されるものの、ヨコ方向の電圧バイアスは非印加であるため、セクターへの電圧ストレスは印加されない。【００２７】
３列×３列のセクターを備える領域を一括アクセスする場合、不良セクターを含んでいるとしても、２ステップで不良セクター以外のセクターに対してアクセス動作を行う（電圧ストレスを印加する）ことができ、少ないステップ数でアクセス動作を完了することができる。また、電圧ストレスは、不良セクター以外の各セクターについて１度だけ印加されるのみであり、過度な電圧ストレスが印加されることはない。
従来は、一括アクセス（例えば、一括消去動作や良品セクターの各種ストレス試験や良品セクターのリーク試験）として選択されたセクター群内に欠陥セクターが含まれる場合には、個々のセクター（この場合は、図２（ステップ１とステップ２）中で示される斜線が施されたセクター領域）を個別に１回づつアクセスする必要があったが、本発明では欠陥セクターを除く良品セクターを一括して２ステップ（２回）でアクセス動作できる。【００２８】
図３は、本発明の実施形態の記憶装置について、複数セクターの備えられたメモリセルアレイＡＲＹと、各セクター列の列ごとに備えられる電圧制御部とを示す回路ブロック図である。尚、本発明が適用される記憶装置は、メモリセルの記憶特性に依存するものではなく、揮発性／不揮発性の別に関わりなく適用することができるものではあるが、実施形態では、その一例として不揮発性記憶装置を例にとり説明をする。また、実施形態では、図２に示した２ステップによる一括アクセス動作を行う場合を中心に説明をする。【００２９】
メモリセルアレイＡＲＹは、ヨコ方向に４列（Ｚ１（０）乃至Ｚ１（３））、タテ方向に８列（Ｚ２（０）乃至Ｚ２（７））に整列して、セクターＳ００乃至Ｓ３７が配置されている。【００３０】
タテ方向には、タテ列（Ｚ１（０）乃至Ｚ１（３））ごとに、タテ列電圧制御部（Ｃ１（０）乃至Ｃ１（３））が備えられている。消去動作制御信号ＥＲ、プログラム動作制御信号ＰＧＭ、およびステップ２のストレス印加時期を示すステップ２信号Ｍ２が、各タテ列電圧制御部（Ｃ１（０）乃至Ｃ１（３））に入力されている。また、各タテ列に応じて、タテ列アドレスＺ１（０）乃至Ｚ１（３）、およびタテ列ごとに不良セクターが存在するか否かを示すタテ列不良信号ＲＺ１（０）乃至ＲＺ１（３）が入力される。タテ列電圧制御部（Ｃ１（０）乃至Ｃ１（３））は、各電圧制御部が配置されているタテ列（Ｚ１（０）乃至Ｚ１（３））に対して、タテ方向の電圧バイアスの印加を制御する。すなわち、タテ列電圧制御部Ｃ１（０）は、セクターＳ００乃至Ｓ０７に対して電圧バイアスを印加制御し、以下同様に、タテ列電圧制御部Ｃ１（１）、Ｃ１（２）、Ｃ１（３）は、セクターＳ１０乃至Ｓ１７、Ｓ２０乃至Ｓ２７、Ｓ３０乃至Ｓ３７に対して電圧バイアスを印加制御する。【００３１】
ヨコ方向には、ヨコ列（Ｚ２（０）乃至Ｚ２（７））ごとに、ヨコ列電圧制御部（Ｃ２（０）乃至Ｃ２（７））が備えられている。消去動作制御信号ＥＲ、プログラム動作制御信号ＰＧＭ、およびステップ１のストレス印加時期を示すステップ１信号Ｍ１が、各ヨコ列電圧制御部（Ｃ２（０）乃至Ｃ２（７））に入力されている。また、各ヨコ列に応じて、ヨコ列アドレスＺ２（０）乃至Ｚ２（７）、およびヨコ列ごとに不良セクターが存在するか否かを示すヨコ列不良信号ＲＺ２（０）乃至ＲＺ２（７）が入力される。ヨコ列電圧制御部（Ｃ２（０）乃至Ｃ２（７））は、各電圧制御部が配置されているヨコ列（Ｚ２（０）乃至Ｚ２（７））に対して、ヨコ方向の電圧バイアスの印加を制御する。すなわち、ヨコ列電圧制御部Ｃ２（０）は、セクターＳ００乃至Ｓ３０に対して電圧バイアスを印加制御し、以下同様に、ヨコ列電圧制御部Ｃ２（１）、Ｃ２（２）、Ｃ２（３）、Ｃ２（４）、Ｃ２（５）、Ｃ２（６）、Ｃ２（７）は、セクターＳ０１乃至Ｓ３１、Ｓ０２乃至Ｓ３２、Ｓ０３乃至Ｓ３３、Ｓ０４乃至Ｓ３４、Ｓ０５乃至Ｓ３５、Ｓ０６乃至Ｓ３６、Ｓ０７乃至Ｓ３７に対して電圧バイアスを印加制御する。【００３２】
尚、タテ方向（タテ列）には、セクター内をローカルビット線が延在し、前記複数のセクターを共有してグローバルビット線が延在する。更に、タテ列毎の複数セクターに共通するウェルが延在する。ヨコ方向（ヨコ列）には、セクター内をローカルワード線（後述する図１１のＰ２ＷＬ）が延在し、前記複数のセクターを共有してグローバルワード線（後述する図１１のＧＷＬ）が延在する。
また、タテ列電圧制御部（Ｃ１（ｉ））のタテ方向の電圧バイアスの印加を制御するもととして、タテ列毎の複数セクターに共通するウェル電位ＶＮＷ、前記ローカルワード線を生成するセクター毎に配置されたサブデコーダを制御するサブデコーダ高位電源ＶＷＬや、前記サブデコーダのサブデコーダ低位電源ＸＤＳを制御するサブデコーダ低位電源スイッチ部を制御する制御信号ＮＥＮがある。
ヨコ列電圧制御部Ｃ２（ｉ）のヨコ方向の電圧バイアスの印加を制御するもととして、ヨコ列毎の複数セクターに共通するグローバルワード線対（ＧＷＬ、ＧＷＬＢ）、前記サブデコーダのサブデコーダ低位電源ＸＤＳを制御するサブデコーダ低位電源スイッチ部を制御する負電源ＲＮＥＧＰがある。
不揮発性記憶装置のイレーズ動作やプログラム動作としては、前記ローカルワード線−前記ウェル間の電圧差によるメモリセルの物理的なトンネル現象や、前記ローカルワード線−前記ローカルビット線もしくはメモリセルのソース線間によるメモリセルの物理的なトンネル現象などがある。その他、ホットキャリアによるプログラム動作などもある。【００３３】
ここで、消去動作制御信号ＥＲおよびプログラム動作制御信号ＰＧＭは、外部からのコマンド等によるアクセス動作指令に対して、アクセス動作ごとに設定される動作状態や動作タイミングを制御する不図示の制御回路により出力される信号である。不揮発性記憶装置では、消去動作およびプログラム動作において、メモリセルに電圧ストレスを印加する期間と、電圧ストレスの印加後にセルトランジスタの閾値電圧を確認する、いわゆるベリファイ動作とが、交互に繰り返される。消去動作制御信号ＥＲおよびプログラム動作制御信号ＰＧＭは、メモリセルに対して電圧バイアスを指示する信号である。【００３４】
また、ステップ１／２のストレス印加時期を示すステップ１信号Ｍ１／ステップ２信号Ｍ２は、図２に示す一括アクセス動作時に、不図示の制御回路から出力される信号である。電圧ストレスのシーケンスを管理する信号である。図２の一括アクセス動作におけるバイアス印加方法で示したように、タテ列については、全ての列を選択してバイアス印加をするところ、ステップ２において不良セクターの存在する列についてのみ非印加に制御する必要がある。また、ヨコ列については、不良セクターの存在する列と存在しない列についてバイアス印加制御が異なりステップ１において不良セクターの存在列についてのみ非印加とするところ、ステップ２においてはバイアス印加制御を逆転させる必要がある。これらの制御を実現するために、図３に示すように、タテ列電圧制御部Ｃ１（０）乃至Ｃ１（３）についてはステップ２信号Ｍ２が入力され、ヨコ列電圧制御部Ｃ２（０）乃至Ｃ２（７）についてはステップ１信号Ｍ１が入力される。【００３５】
更に、タテ列／ヨコ列を指示するタテ／ヨコ列アドレス（Ｚ１（０）乃至Ｚ１（３）／Ｚ２（０）乃至Ｚ２（７））、およびタテ列／ヨコ列ごとに不良セクターの存在する列を指示するタテ列／ヨコ列不良信号（ＲＺ１（０）乃至ＲＺ１（３）／ＲＺ２（０）乃至ＲＺ２（７））は、図４乃至図１０において後述するアドレス信号の出力制御部に応じて出力される。【００３６】
図４乃至図６に、列アドレス信号の出力制御部を示す。図４は、入力された外部アドレスｅｘＡＤ（ｉ）（ｉ＝０〜４）ごとに、同相／逆相の内部アドレス信号ｉｎＡＤ（ｉ）／ｉｎＡＤＢ（ｉ）（ｉ＝０〜４）を出力する制御部である。セクター単位で行われる通常のアクセス動作において、各外部アドレスｅｘＡＤ（ｉ）に対して、同相／逆相の内部アドレス信号ｉｎＡＤ（ｉ）／ｉｎＡＤＢ（ｉ）が生成され、何れか一方がハイレベルになる。合わせて、冗長判定を行う。アドレスバッファ１５と、不揮発性記憶部等で構成され、予め、不良セクターアドレスＲＡ（ｉ）（ｉ＝０〜４）が格納されているＣＡＭ部１１と、外部アドレスｅｘＡＤ（ｉ）と不良セクターアドレスＲＡ（ｉ）との一致判定を行う冗長判定回路１３とを備えている。【００３７】
アドレスバッファ１５は、外部アドレスｅｘＡＤ（ｉ）が直接入力されるセットに加えて、外部アドレスｅｘＡＤ（ｉ）がインバータゲートＩ９により反転されて入力されるセットが備えられており、外部アドレスｅｘＡＤ（ｉ）との同相の内部アドレス信号ｉｎＡＤ（ｉ）（ｉ＝０〜４）、および逆相の内部アドレス信号ｉｎＡＤＢ（ｉ）（ｉ＝０〜４）が出力される。ハイレベルの外部アドレスｅｘＡＤ（ｉ）に対しては同相の内部アドレス信号ｉｎＡＤ（ｉ）がハイレベルとなり、ローレベルの外部アドレスｅｘＡＤ（ｉ）に対しては逆相の内部アドレス信号ｉｎＡＤＢ（ｉ）がハイレベルとなる。すなわち、アドレスバッファ１５から出力される内部アドレス信号ｉｎＡＤ（ｉ）／ｉｎＡＤＢ（ｉ）は、外部アドレスｅｘＡＤ（ｉ）に対応した信号となる。【００３８】
入力された外部アドレスｅｘＡＤ（ｉ）、およびその反転アドレスは、ノアゲートＲ１に入力される。ノアゲートＲ１の他方の入力端子には、外部アドレスｅｘＡＤ（０）およびｅｘＡＤ（１）に対しては、ステップ２信号Ｍ２が入力され、外部アドレスｅｘＡＤ（２）乃至ｅｘＡＤ（４）に対しては、ステップ１信号Ｍ１が入力される。ノアゲートＲ１からの出力信号はインバータゲートＩ３で反転され、冗長判定における一致比較用のアドレスｐｒｅＡＤ（ｉ）（ｉ＝０〜４）およびｐｒｅＡＤＢ（ｉ）（ｉ＝０〜４）が出力され、冗長判定回路１３に入力される。【００３９】
冗長判定回路１３では、ＣＡＭ部１１に格納されている不良セクターアドレスＲＡ（ｉ）／ＲＡＢ（ｉ）と、アドレスｐｒｅＡＤ（ｉ）／ｐｒｅＡＤＢ（ｉ）とが、同じアドレス番号ｉ、および同相／逆相ごとに、一致比較される。共にハイレベルである組み合わせが全てのアドレス番号（ｉ＝０乃至４）において存在する場合、アドレスｐｒｅＡＤ（ｉ）／ｐｒｅＡＤＢ（ｉ）が、予め格納されている不良セクターのアドレスに一致すると判断され、冗長一致信号ＳＲＥＤ、および一致したアドレスからデコードされる不良セクターのタテ列／ヨコ列の列アドレスＲＺ１（ｉ）／ＲＺ２（ｉ）（ｉ＝０乃至４）が出力される。【００４０】
アドレスバッファ１５から出力される内部アドレス信号ｉｎＡＤ（ｉ）／ｉｎＡＤＢ（ｉ）は、３入力のノアゲートＲ３から出力される。ノアゲートＲ３の入力端子は、ノードＮ１、Ｎ２、Ｎ３を介して、インバータゲートＩ２、Ｉ６、Ｉ８の出力端子に接続されている。【００４１】
ノードＮ１に至る系は、インバータゲートＩ１、Ｉ２と、ナンドゲートＤ１とで構成されている。ＣＡＭ部１１から出力される不良セクターアドレスＲＡ（ｉ）／ＲＡＢ（ｉ）がインバータゲートＩ１に入力され、インバータゲートＩ１の出力端子は、ナンドゲートＤ１に入力されている。ナンドゲートＤ１には更に、ステップ１信号Ｍ１またはステップ２信号Ｍ２と冗長一致信号ＳＲＥＤとが入力されている。ナンドゲートＤ１の出力信号がインバータゲートＩ２に入力されている。【００４２】
ここで、不良セクターアドレスＲＡ（ｉ）／ＲＡＢ（ｉ）は、各々、外部アドレスｅｘＡＤ（ｉ）／その反転アドレスの対応するアドレスバッファ１５に入力される。また、ステップ１信号Ｍ１は、ｉ＝２乃至４のアドレスバッファ１５に入力され、ステップ２信号Ｍ２は、ｉ＝０乃至１のアドレスバッファ１５に入力される。【００４３】
ノードＮ２に至る系は、インバータゲートＩ４乃至Ｉ６と、ナンドゲートＤ２とで構成されている。外部アドレスｅｘＡＤ（ｉ）またはその反転アドレスがインバータゲートＩ４に入力され、ステップ１信号Ｍ１またはステップ２信号Ｍ２がインバータゲートＩ５に入力される。インバータゲートＩ４、I５からの出力信号がナンドゲートＤ２に入力され、ナンドゲートＤ２からの出力信号がインバータゲートＩ６に入力される。【００４４】
ここで、外部アドレスｅｘＡＤ（ｉ）／その反転アドレス、およびステップ１信号Ｍ１またはステップ２信号Ｍ２は、各々、対応するアドレスバッファ１５に入力されることはノードＮ１の系の場合と同様である。【００４５】
ノードＮ３に至る系は、インバータゲートＩ７、Ｉ８と、ナンドゲートＤ３、Ｄ４と、ノアゲートＲ２とで構成されている。冗長一致信号ＳＲＥＤ、およびステップ１信号Ｍ１あるいはステップ２信号Ｍ２が、ノアゲートＲ２とナンドゲートＤ３と入力される。各々の出力信号は、ノアゲートＲ２からの信号はインバータゲートＩ７を介し、ナンドゲートＤ３からの信号はそのまま、ナンドゲートＤ４に入力される。ナンドゲートＤ４からの出力信号は、インバータゲートＩ８に入力される。【００４６】
ここで、ステップ１信号Ｍ１またはステップ２信号Ｍ２は、各々、対応するアドレスバッファ１５に入力されることはノードＮ１およびＮ２の系の場合と同様である。【００４７】
図５、図６は、図４においてデコードされた内部アドレス信号ｉｎＡＤ（ｉ）／ｉｎＡＤＢ（ｉ）を、更にデコードして、各セクターが配置されているタテ列およびヨコ列の列アドレス（Ｚ１（０）乃至Ｚ１（３）およびＺ２（０）乃至Ｚ２（７））を選択する列デコーダである。【００４８】
図５は、タテ列の列アドレスをデコードする列デコーダである。タテ列は、アドレス番号ｉ＝０および１により識別される。内部アドレス信号ｉｎＡＤ（０）あるいはｉｎＡＤＢ（０）、およびｉｎＡＤ（１）あるいはｉｎＡＤＢ（１）の各組み合わせごとに列デコード部１７を備えており、各列アドレスＺ１（０）乃至Ｚ１（３）が出力される。【００４９】
列デコード部１７は、内部アドレス信号ｉｎＡＤ（０）あるいはｉｎＡＤＢ（０）、およびｉｎＡＤ（１）あるいはｉｎＡＤＢ（１）が入力されるナンドゲートＤ５と、ナンドゲートＤ５の出力信号が入力されるインバータゲートＩ１０とを備えている。また、インバータゲートＩ１０およびナンドゲートＤ５の出力信号は、トランスファゲートＴ１およびＴ２を介して、内部アドレス信号として出力される。【００５０】
トランスファゲートＴ１およびＴ２は、排他的に導通制御され、インバータゲートＩ１０の入出力信号の何れか一方が出力される。トランスファゲート制御部１９は、オアゲートＲ３とインバータゲートＩ１１とで構成されている。オアゲートＲ３には、ステップ１信号Ｍ１およびステップ２信号Ｍ２が入力される。オアゲートＲ３の出力信号は、トランスファゲートＴ１のＰＭＯＳトランジスタおよびトランスファゲートＴ２のＮＭＯＳトランジスタを制御する。また、インバータゲートＩ１１の出力信号は、トランスファゲートＴ１のＮＭＯＳトランジスタおよびトランスファゲートＴ２のＰＭＯＳトランジスタを制御する。【００５１】
ステップ１信号Ｍ１およびステップ２信号Ｍ２が何れもローレベルで非活性の場合には、オアゲートＲ３の出力信号がローレベルとなり、トランスファゲートＴ１が導通する。逆に、ステップ１信号Ｍ１またはステップ２信号Ｍ２の何れか一方がハイレベルに活性化されている場合には、オアゲートＲ３の出力信号がハイレベルとなり、トランスファゲートＴ２が導通する。ここで、ステップ１信号Ｍ１またはステップ２信号Ｍ２の何れか一方がハイレベルの場合とは、図２に示す一括アクセス動作が行われる場合である。【００５２】
インバータゲートＩ１０の出力信号は、内部アドレス信号の組み合わせにより選択されてハイレベルとなる信号であるところ、一括アクセス動作が行われない通常のアクセス動作の場合には、トランスファゲートＴ１が導通して、内部アドレス信号の組み合わせにより選択された何れか一つの列アドレス（Ｚ１（０）乃至Ｚ１（３）の何れか一つ）が選択される。これに対して、通常のアクセス動作ではなく一括アクセス動作が行われる場合には、トランスファゲートＴ２が導通して、内部アドレス信号の組み合わせにより非選択とされた列アドレス（Ｚ１（０）乃至Ｚ１（３）の何れか）が選択される。【００５３】
図６は、ヨコ列の列アドレスをデコードする列デコーダである。ヨコ列は、アドレス番号ｉ＝２乃至４により識別される。内部アドレス信号ｉｎＡＤ（２）あるいはｉｎＡＤＢ（２）、乃至ｉｎＡＤ（４）あるいはｉｎＡＤＢ（４）の各組み合わせごとに列デコード部１７を備えており、各列アドレスＺ２（０）乃至Ｚ２（７）が出力される。【００５４】
図６のヨコ列アドレスのデコーダでは、タテ列アドレスのデコーダ（図５）におけるトランスファゲート制御部１９に代えて、トランスファゲート制御部２１を備えている。トランスファゲート制御部２１は、インバータゲートＩ１２を備えており、インバータゲートＩ１２にはステップ１信号Ｍ１が入力される。ステップ１信号Ｍ１は、トランスファゲートＴ１のＰＭＯＳトランジスタおよびトランスファゲートＴ２のＮＭＯＳトランジスタを制御する。また、インバータゲートＩ１２の出力信号は、トランスファゲートＴ１のＮＭＯＳトランジスタおよびトランスファゲートＴ２のＰＭＯＳトランジスタを制御する。【００５５】
ステップ１信号Ｍ１がローレベルで非活性の場合には、トランスファゲートＴ１が導通する。逆に、ステップ１信号Ｍ１がハイレベルに活性化されている場合には、トランスファゲートＴ２が導通する。ここで、ステップ１信号Ｍ１がハイレベルの場合とは、図２に示す一括アクセス動作において、ステップ１の期間を示す。【００５６】
一括アクセス動作が行われない通常のアクセス動作の場合、および一括アクセス動作におけるステップ２の期間には、トランスファゲートＴ１が導通して、内部アドレス信号の組み合わせにより選択された列アドレス（Ｚ２（０）乃至Ｚ２（７）の何れか）が選択される。これに対して、一括アクセス動作におけるステップ１の期間には、トランスファゲートＴ２が導通して、内部アドレス信号の組み合わせにより非選択とされた列アドレス（Ｚ２（０）乃至Ｚ２（７）の何れか）が選択される。【００５７】
図７乃至図１０は、図４に示す内部アドレスの出力制御部についての動作波形である。冗長一致判定を含むアドレス信号の制御が行われる。尚、図示はされていないが、一括アクセス動作の対象セクター内に不良セクターがある場合には、冗長判定回路１３により、不良セクターの存在するタテ列／ヨコ列の列アドレスＲＺ１（ｉ）／ＲＺ２（ｉ）がデコードされて出力される。アドレスデコーダ１５により出力される内部アドレス信号ｉｎＡＤ（ｉ）／ｉｎＡＤＢ（ｉ）は、列デコーダ（図５、図６）において、タテ列／ヨコ列の列アドレスにデコードされる。【００５８】
図７、図８は、一括アクセス動作が行われない通常のアクセス動作における動作波形である。図７は冗長救済される不良セクターがない場合、図８は冗長救済される不良セクターがある場合である。外部アドレスｅｘＡＤ（ｉ）に応じて、一致比較用のアドレスｐｒｅＡＤ（ｉ）／ｐｒｅＡＤＢ（ｉ）が出力される。外部アドレスｅｘＡＤ（ｉ）がハイレベルの場合はアドレスｐｒｅＡＤ（ｉ）がハイレベルとなり、ローレベルの場合はアドレスｐｒｅＡＤＢ（ｉ）がハイレベルとなる。【００５９】
一致比較用のアドレスｐｒｅＡＤ（ｉ）／ｐｒｅＡＤＢ（ｉ）は、冗長判定回路１３において、不良セクターアドレスＲＡ（ｉ）／ＲＡＢ（ｉ）と比較され一致判定が行われる。不一致の場合には（図７）、冗長一致信号ＳＲＥＤはローレベルを維持し、一致の場合には（図８）、冗長一致信号ＳＲＥＤがハイレベルに反転する。【００６０】
図７、図８は一括アクセス動作ではないので、ステップ１信号Ｍ１およびステップ２信号Ｍ２は、ローレベルに維持されている。これにより、ノードＮ１に出力される信号ＳＮ１はローレベルを維持する。また、ノードＮ２に出力される信号ＳＮ２は、外部アドレスｅｘＡＤ（ｉ）に応じて出力される。すなわち、外部アドレスｅｘＡＤ（ｉ）が入力されるアドレスバッファ１５においては、外部アドレスｅｘＡＤ（ｉ）と逆相の信号レベルを有する信号が、外部アドレスｅｘＡＤ（ｉ）の反転信号が入力されるアドレスバッファ１５においては、外部アドレスｅｘＡＤ（ｉ）と同相の論理レベルを有する信号が出力される。【００６１】
一方、ノードＮ３に出力される信号ＳＮ３は、ステップ１信号Ｍ１およびステップ２信号Ｍ２がローレベルに維持されているため、冗長一致信号ＳＲＥＤの論理レベルに応じて異なる論理レベルが出力される。冗長一致信号ＳＲＥＤがローレベルの場合には（図７）、ローレベルが出力され、冗長一致信号ＳＲＥＤがハイレベルの場合には（図８）、ハイレベルが出力される。【００６２】
ノアゲートＲ３に入力される信号ＳＮ１乃至ＳＮ３の論理レベルより、図７の場合には、信号ＳＮ２の反転信号が出力される。外部アドレスｅｘＡＤ（ｉ）が入力されるアドレスバッファ１５においては、外部アドレスｅｘＡＤ（ｉ）と同相の信号レベルを有する信号が、外部アドレスｅｘＡＤ（ｉ）の反転信号が入力されるアドレスバッファ１５においては、外部アドレスｅｘＡＤ（ｉ）と逆相の論理レベルを有する信号が出力される。すなわち、ハイレベルの外部アドレスｅｘＡＤ（ｉ）に対しては内部アドレス信号ｉｎＡＤ（ｉ）がハイレベルに、ローレベルの外部アドレスｅｘＡＤ（ｉ）に対しては内部アドレス信号ｉｎＡＤＢ（ｉ）がハイレベルに、出力される。これが列デコーダでデコードされる。【００６３】
列デコーダでは、図５に示すように、トランスファゲート制御部１９により制御され、トランスファゲートＴ１が導通される。ナンドゲートＤ５およびインバータゲートＩ１０により列デコードされ、ハイレベルとなり選択された内部アドレス信号ｉｎＡＤ（ｉ）／ｉｎＡＤＢ（ｉ）に対応するタテ列の列アドレスが選択される。【００６４】
図８の場合には、信号ＳＮ３によりローレベルの信号が出力される。外部アドレスｅｘＡＤ（ｉ）が不良セクターアドレスＲＡ（ｉ）に一致することとなるので、外部アドレスｅｘＡＤ（ｉ）に対応して出力される内部アドレス信号ｉｎＡＤ（ｉ）／ｉｎＡＤＢ（ｉ）は、全てローアドレスに固定され、不良セクターへのアクセスが禁止される。冗長救済されてアクセスされる冗長セクターは、冗長判定回路１３からデコードされて出力される列アドレスＲＺ１（ｉ）に応じて選択される。【００６５】
列デコーダでは、図６に示すように、トランスファゲート制御部２１により制御され、トランスファゲートＴ１が導通される。ナンドゲートＤ５およびインバータゲートＩ１０により列デコードされる。内部アドレス信号ｉｎＡＤ（ｉ）／ｉｎＡＤＢ（ｉ）は、全てローアドレスに固定され、不良セクターへのアクセスが禁止される。冗長救済されてアクセスされる冗長セクターは、冗長判定回路１３からデコードされて出力される列アドレスＲＺ２（ｉ）に応じて選択される。【００６６】
図９、図１０は、一括アクセス動作における動作波形である。図９は冗長救済される不良セクターがない場合、図１０は冗長救済される不良セクターがある場合である。ステップ１信号Ｍ１またはステップ２信号Ｍ２がハイレベルとなるため、入力された外部アドレスｅｘＡＤ（ｉ）に関わらず、一致比較用のアドレスｐｒｅＡＤ（ｉ）／ｐｒｅＡＤＢ（ｉ）は全てハイレベルになる。【００６７】
全てハイレベルの一致比較用のアドレスｐｒｅＡＤ（ｉ）／ｐｒｅＡＤＢ（ｉ）は、冗長判定回路１３において、不良セクターアドレスＲＡ（ｉ）／ＲＡＢ（ｉ）と比較され一致判定が行われる。ＣＡＭ部１１に不良セクターのアドレスが格納されていれば、所定の不良セクターアドレスＲＡ（ｉ）／ＲＡＢ（ｉ）がハイレベルであるため、このアドレスに対して一致判定が行われる。アドレスが格納されていない場合には、全ての不良セクターアドレスＲＡ（ｉ）／ＲＡＢ（ｉ）はローレベルを示し、不一致の判定が行われる。不一致の場合には（図９）、冗長一致信号ＳＲＥＤはローレベルを維持し、一致の場合には（図１０）、冗長一致信号ＳＲＥＤがハイレベルに反転する。【００６８】
図９、図１０は一括アクセス動作の場合であり、ステップ１信号Ｍ１またはステップ２信号Ｍ２はハイレベルとなる。これにより、ノードＮ２に出力される信号ＳＮ２はローレベルとなる。また、ノードＮ１に出力される信号ＳＮ１は、図９の場合には、冗長一致信号ＳＲＥＤがローレベルであるためローレベルとなる。図１０の場合には、冗長一致信号ＳＲＥＤがハイレベルであるため、ＣＡＭ部１１に格納されている不良セクターアドレスＲＡ（ｉ）／ＲＡＢ（ｉ）が入力されるアドレスバッファ１５についてはローレベルに、その他のアドレスバッファ１５についてはハイレベルとなる。更に、ノードＮ３に出力される信号ＳＮ３は、図９の場合には、冗長一致信号ＳＲＥＤがローレベルであるためハイレベルに、図１０の場合には、冗長一致信号ＳＲＥＤがハイレベルであるためローレベルになる。これにより、出力される内部アドレス信号ｉｎＡＤ（ｉ）／ｉｎＡＤＢ（ｉ）は、図９の場合、全てのアドレスについてローレベルとなり、図１０の場合、ＣＡＭ部１１に格納されている不良セクターアドレスＲＡ（ｉ）／ＲＡＢ（ｉ）に対応するアドレスについてはハイレベルに、その他のアドレスについてはローレベルとなる。【００６９】
タテ列の列デコーダは、図５に示すように、トランスファゲート制御部１９により制御され、一括アクセス動作の期間中、トランスファゲートＴ２が導通とされる。インバータゲートＩ１０で反転されることなくナンドゲートＤ５からの出力が、タテ列の列アドレスＺ１（０）乃至Ｚ１（３）として出力される。ナンドゲートＤ５からの出力は、図９のように不良セクターが存在しない場合には、全ての内部アドレス信号ｉｎＡＤ（ｉ）／ｉｎＡＤＢ（ｉ）に対してハイレベルとなり、図１０のように不良セクターが存在する場合には、内部アドレス信号ｉｎＡＤ（ｉ）／ｉｎＡＤＢ（ｉ）のうち、不良セクターに対応するアドレスはローレベルにその他のアドレスはハイレベルとなる。不良セクターの存在する列アドレスは非選択され、その他の列アドレスは選択される。一括アクセス動作におけるステップ１とステップ２において、不良セクターの存在する列アドレス以外のタテ列の列アドレスＺ１（０）乃至Ｚ１（３）は、全選択の状態となる。【００７０】
ヨコ列の列デコーダは、図６に示すように、トランスファゲート制御部２１により制御され、一括アクセス動作におけるステップ１の期間にはトランスファゲートＴ２が導通とされ、ステップ２の期間にはトランスファゲートＴ１が導通とされる。ステップ２の期間にはインバータゲートＩ１０を介して出力され、ステップ１の期間にはインバータゲートＩ１０で反転されることなくナンドゲートＤ５から出力される。図９のように不良セクターが存在しない場合には、全ての内部アドレス信号ｉｎＡＤ（ｉ）／ｉｎＡＤＢ（ｉ）がローレベルとなり、ステップ１の期間には、全てのヨコ列アドレスＺ２（０）乃至Ｚ２（７）がハイレベル、ステップ２の期間には、全てのヨコ列アドレスＺ２（０）乃至Ｚ２（７）がローレベルとなる。また、図１０のように不良セクターが存在する場合には、ステップ１の期間には、不良セクターの存在するヨコ列の列アドレスのみがローレベル、他のヨコ列アドレスはハイレベルに、ステップ２の期間には、不良セクターの存在するヨコ列の列アドレスのみがハイレベル、他のヨコ列アドレスはローレベルになる。【００７１】
図１１は、図３の回路ブロック図に関して、セクターＳ０７への電圧バイアスの印加を行う制御回路の回路構成を示す回路ブロック図である。セクターＳ０７内のローカルワード線Ｐ２ＷＬ（０７）を制御するサブデコーダ２３と、サブデコーダ２３に低位側電源を出力するサブデコーダ低位電源スイッチ部２５と、セクターＳ０７内のウェル電位を制御するウェル電位制御部３１と、サブデコーダ低位電源スイッチ部２５を切替制御するサブデコーダ低位電源制御部３３と、プログラム時およびデータ読み出し時にサブデコーダ２３に高位電源を出力するサブデコーダ高位電源制御部３５と、サブデコーダ低位電源スイッチ部２５およびメインデコーダ４５に負電源を出力するワード線負電圧供給部４１と、メインデコーダに高位電源を出力するメインデコーダ高位電源制御部４３と、グローバルワード線ＧＷＬ（７）／ＧＷＬＢ（７）を制御するメインデコーダ４５とを備えて構成されている。【００７２】
ここで、ウェル電位制御部３１、サブデコーダ低位電源制御部３３、およびサブデコーダ高位電源制御部３５でタテ列電圧制御部Ｃ１（０）が構成され、ワード線負電圧供給部４１、メインデコーダ高位電源制御部４３、およびメインデコーダ４５でヨコ列電圧制御部Ｃ２（７）が構成されている。図１２乃至図１９には、個々の回路ブロックに対する具体例を示す。尚、図１２乃至図１９の回路ブロックでは、配置位置を示すサフィックスは省略して示す。【００７３】
図１２はサブデコーダ２３の具体例である。サブデコーダ２３では、互いに相補信号であるグローバルワード線ＧＷＬ／ＧＷＬＢが各々入力されたＮＭＯＳトランジスタを介して、ローカルワード線Ｐ２ＷＬに、サブデコーダ高位電源ＶＷＬまたはサブデコーダ低位電源ＸＤＳを供給する。【００７４】
図１３はサブデコーダ低位電源スイッチ部２５の具体例である。サブデコーダ低位電源スイッチ部２５は、接地電圧を高位側電源とし、ワード線負電圧供給部４１から出力される負電源ＲＮＥＧＰを低位側電源とするインバータゲートを構成しており、サブデコーダ低位電源制御部３３から出力される制御信号ＮＥＮに応じて、サブデコーダ低位電源ＸＤＳを出力する。【００７５】
図１４はウェル電位制御部３１の具体例である。ウェル電位制御部３１では、タテ列不良信号ＲＺ１とステップ２信号Ｍ２とが入力されるナンドゲートＤ６と、ナンドゲートＤ６の出力信号と、タテ列アドレスＺ１、および消去動作制御信号ＥＲとが入力されるナンドゲートＤ７とを備える。ナンドゲートＤ７により制御されレベルシフトおよびラッチ回路を経て、ウェル電位ＶＮＷを出力する。ナンドゲートＤ７の出力信号がローレベルの場合、高位電源ＶＨ（例えば、９Ｖ）を出力し、ハイレベルの場合、接地電圧を出力する。【００７６】
図１５はサブデコーダ低位電源制御部３３の具体例である。サブデコーダ低位電源制御部３３では、タテ列不良信号ＲＺ１とステップ２信号Ｍ２とが入力されるノアゲートＲ４と、ノアゲートＲ４の出力信号とタテ列アドレスＺ１とが入力されるナンドゲートＤ８と、ナンドゲートＤ８の出力信号と消去動作制御信号ＥＲとが入力されるナンドゲートＤ９とを備える。ナンドゲートＤ９により制御されレベルシフトおよびラッチ回路Ｌ１を経て、制御信号ＮＥＮを出力する。ナンドゲートＤ９の出力信号がローレベルの場合、負電源ＮＥＧＰ（例えば、−９Ｖ）を出力し、ハイレベルの場合、消去アクセス動作であり消去動作制御信号ＥＲがハイレベルの場合には、接地電圧を出力し、消去以外のアクセス動作であり消去動作制御信号ＥＲがローレベルの場合には、電源電圧を出力する。【００７７】
図１６はサブデコーダ高位電源制御部３５の具体例である。サブデコーダ高位電源制御部３５では、タテ列不良信号ＲＺ１とステップ２信号Ｍ２とが入力されるナンドゲートＤ１０と、ナンドゲートＤ１０の出力信号と、プログラム動作制御信号ＰＧＭと、タテ列アドレスＺ１とが入力されるナンドゲートＤ１１とを備える。ナンドゲートＤ１１の出力信号により制御されレベルシフトおよびラッチ回路Ｌ２を経て、サブデコーダ高位電源ＶＷＬを出力する。ナンドゲートＤ１１の出力信号がローレベルの場合、高位電源ＶＨ（例えば、９Ｖ）を出力し、ハイレベルの場合、接地電圧を出力する。【００７８】
図１７はワード線負電圧供給部４１の具体例である。ワード線負電圧供給部４１では、ヨコ列不良信号ＲＺ２とステップ１信号Ｍ１とが入力されるナンドゲートＤ１８と、ナンドゲートＤ１８の出力信号と、消去動作制御信号ＥＲと、ヨコ列アドレスＺ２とが入力されるナンドゲートＤ１２とを備える。ナンドゲートＤ１２の出力信号により制御されレベルシフトおよびラッチ回路Ｌ１を経て、負電源ＲＮＥＧＰを出力する。ナンドゲートＤ１２の出力信号がローレベルの場合、負電源ＮＥＧＰ（例えば、−９Ｖ）を出力し、ハイレベルの場合、接地電圧を出力する。【００７９】
図１８はメインデコーダ高位電源制御部４３の具体例である。メインデコーダ高位電源制御部４３では、ヨコ列不良信号ＲＺ２とステップ１信号Ｍ１とが入力されるナンドゲートＤ１３と、ナンドゲートＤ１３の出力信号と、ヨコ列アドレスＺ２と、プログラム動作制御信号ＰＧＭとが入力されるナンドゲートＤ１４とを備える。ナンドゲートＤ１４の出力信号により制御されレベルシフトおよびラッチ回路Ｌ２を経て、メインデコーダ高位電源ＶＰＸＨを出力する。ナンドゲートＤ１４の出力信号がローレベルの場合、高位電源ＶＨ（例えば、９Ｖ）を出力し、ハイレベルの場合、接地電圧を出力する。【００８０】
図１９はメインデコーダ４５の具体例である。メインデコーダ４５では、ヨコ列不良信号ＲＺ２とステップ１信号Ｍ１とが入力されるナンドゲートＤ１５と、ナンドゲートＤ１５の出力信号と、プログラム動作制御信号ＰＧＭと、Ｚ１またはＺ２割り当てアドレス以外のアドレス信号ＡＤＤと、ヨコ列アドレスＺ２とが入力されるナンドゲートＤ１６とを備える。ナンドゲートＤ１６の出力信号により制御されレベルシフトおよびラッチ回路Ｌ２を経て、グローバルワード線ＧＷＬ（例えば、９Ｖ）を出力する。ナンドゲートＤ１６の出力信号がローレベルの場合、メインデコーダ高位電源ＶＰＸＨを出力し、ハイレベルの場合、負電源ＲＮＥＧＰ（例えば、−９Ｖ）を出力する。【００８１】
また、インバータゲートＩ１３により消去動作制御信号ＥＲが論理反転されて、ナンドゲートＤ１７に入力される。更にナンドゲートＤ１７にはナンドゲートＤ１６の出力信号が入力される。ナンドゲートＤ１７の出力信号はインバータゲートＩ１４で反転されてグローバルワード線ＧＷＬＢが出力される。【００８２】
図２０、図２１には、アクセス動作ごとの各信号の電圧バイアス状態を示す。ここでは、図２で示した一括アクセス動作において２ステップで不良セクター以外のセクターに電圧バイアスを行う場合を例にとり電圧バイアス状態を説明する。セクターＳ０７が不良セクターである場合に、不良セクターＳ０７と、その周辺セクターであるセクターＳ０６、Ｓ１７との電圧バイアス状態について示すものである。ここで、アクセス動作とは、２ステップの電圧バイアス印加によるアクセス動作として、消去（ＥＲ）ストレス動作、プログラム（ＰＧＭ）ストレス動作、およびストレス試験によるリーク電流の検査（ＨＴＲＢリーク）を示し、１ステップの電圧バイアス印加によるアクセス動作として、ファーストチップ消去（Ｆｉｒｓｔ  Ｃｈｉｐ  ＥＲ）動作を示す。図３、および図１１乃至図１９を参照しつつ説明する。【００８３】
先ず図２０において、消去（ＥＲ）アクセス動作について説明する。ステップ１では、不良セクターＳ０７を含むヨコ列Ｚ２（７）について電圧バイアスを非印加とする。セクターＳ０７およびＳ１７におけるＺ２の欄が０Ｖとされる。【００８４】
電圧バイアスが印加されるノーマルセクターＳ０６は、ワード線負電圧供給部４１により、ヨコ列アドレスＺ２および消去動作制御信号ＥＲがハイレベルとなり負電源ＲＮＥＧＰは−９Ｖとなる。また、ウェル電位制御部３１により、タテ列アドレスＺ１および消去動作制御信号ＥＲがハイレベルとなりウェル電位ＶＮＷは９Ｖとなる。また、サブデコーダ低位電源制御部３３により、タテ列アドレスＺ１および消去動作制御信号ＥＲがハイレベルとなり制御信号ＮＥＮは接地電圧となる。また、サブデコーダ低位電源スイッチ部２５により、負電源ＲＮＥＧＰ＝−９Ｖおよび制御信号ＮＥＮは接地電圧であることにより、サブデコーダ低位電源ＸＤＳは−９Ｖとなる。また、サブデコーダ２３により、グローバルワード線ＧＷＬ＝−９Ｖ、グローバルワード線ＧＷＬＢおよびサブデコーダ高位電源ＶＷＬが接地電圧で、ローカルワード線Ｐ２ＷＬは−９Ｖとなる。また、メインデコーダ高位電源制御部４３では、プログラム動作ではないので、メインデコーダ高位電源ＶＰＸＨは接地電位である。また、メインデコーダ４５により、負電源ＲＮＥＧＰが−９Ｖであり、グローバルワード線ＧＷＬが−９Ｖとなり、消去動作制御信号ＥＲがハイレベルにより、グローバルワード線ＧＷＬＢは接地電圧となる。また、サブデコーダ高位電源制御部３５では、プログラム動作ではないので、サブデコーダ高位電源ＶＷＬは接地電位である。【００８５】
不良セクターＳ０７には電圧バイアスは印加されない。ワード線負電圧供給部４１により、ヨコ列アドレスＺ２が接地電圧となり負電源ＲＮＥＧＰは接地電圧となる。また、ウェル電位制御部３１により、タテ列アドレスＺ１および消去動作制御信号ＥＲがハイレベルとなりウェル電位ＶＮＷは９Ｖとなる。また、サブデコーダ低位電源制御部３３により、タテ列アドレスＺ１および消去動作制御信号ＥＲがハイレベルとなり制御信号ＮＥＮは接地電圧となる。また、サブデコーダ低位電源スイッチ部２５により、負電源ＲＮＥＧＰおよび制御信号ＮＥＮが接地電圧であることにより、サブデコーダ低位電源ＸＤＳは接地電圧となる。また、サブデコーダ２３により、グローバルワード線ＧＷＬおよびＧＷＬＢが接地電圧であり、サブデコーダ高位電源ＶＷＬが接地電圧で、ローカルワード線Ｐ２ＷＬはフローティング状態となる。また、メインデコーダ高位電源制御部４３では、プログラム動作ではないので、メインデコーダ高位電源ＶＰＸＨは接地電位である。また、メインデコーダ４５により、プログラム動作ではなく、負電源ＲＮＥＧＰが接地電圧であり、グローバルワード線ＧＷＬが接地電圧であり、消去動作制御信号ＥＲがハイレベルにより、グローバルワード線ＧＷＬＢは接地電圧となる。また、サブデコーダ高位電源制御部３５では、プログラム動作ではないので、サブデコーダ高位電源ＶＷＬは接地電位である。【００８６】
電圧バイアスが非印加のノーマルセクターＳ１７は、ワード線負電圧供給部４１により、ヨコ列アドレスＺ２が接地電圧となり、負電源ＲＮＥＧＰは接地電圧となる。また、ウェル電位制御部３１により、タテ列アドレスＺ１および消去動作制御信号ＥＲがハイレベルとなりウェル電位ＶＮＷは９Ｖとなる。また、サブデコーダ低位電源制御部３３により、タテ列アドレスＺ１および消去動作制御信号ＥＲがハイレベルとなり制御信号ＮＥＮは接地電圧となる。また、サブデコーダ低位電源スイッチ部２５により、負電源ＲＮＥＧＰおよび制御信号ＮＥＮが接地電圧であることにより、サブデコーダ低位電源ＸＤＳは接地電圧となる。また、サブデコーダ２３により、グローバルワード線ＧＷＬおよびＧＷＬＢが接地電圧であり、サブデコーダ高位電源ＶＷＬが接地電圧で、ローカルワード線Ｐ２ＷＬはフローティング状態となる。また、メインデコーダ高位電源制御部４３では、プログラム動作ではないので、メインデコーダ高位電源ＶＰＸＨは接地電位である。また、メインデコーダ４５により、プログラム動作ではなく、負電源ＲＮＥＧＰが接地電圧であり、グローバルワード線ＧＷＬが接地電圧であり、消去動作制御信号ＥＲがハイレベルにより、グローバルワード線ＧＷＬＢは接地電圧となる。また、サブデコーダ高位電源制御部３５では、プログラム動作ではないので、サブデコーダ高位電源ＶＷＬは接地電位である。【００８７】
消去（ＥＲ）アクセス動作におけるステップ２では、ヨコ列については、不良セクターＳ０７を含むヨコ列Ｚ２（７）についてのみ電圧バイアスを印加し、タテ列については、タテ列Ｚ１（０）についてのみ非印加とする。【００８８】
ノーマルセクターＳ０６は電圧バイアスが印加されない。ワード線負電圧供給部４１により、ヨコ列アドレスＺ２接地電圧となり負電源ＲＮＥＧＰは接地電圧となる。また、ウェル電位制御部３１により、タテ列アドレスＺ１が接地電圧となりウェル電位ＶＮＷは接地電圧となる。また、サブデコーダ低位電源制御部３３により、タテ列アドレスＺ１が接地電圧となり制御信号ＮＥＮは−９Ｖとなる。また、サブデコーダ低位電源スイッチ部２５により、負電源ＲＮＥＧＰは接地電圧に、制御信号ＮＥＮは−９Ｖになることにより、サブデコーダ低位電源ＸＤＳは接地電圧となる。また、サブデコーダ２３により、グローバルワード線ＧＷＬおよびＧＷＬＢは接地電圧となり、サブデコーダ高位電源ＶＷＬも接地電圧で、ローカルワード線Ｐ２ＷＬはフローティング状態となる。また、メインデコーダ高位電源制御部４３では、プログラム動作ではないので、メインデコーダ高位電源ＶＰＸＨは接地電位である。また、メインデコーダ４５により、プログラム動作ではなく、負電源ＲＮＥＧＰが接地電圧であり、グローバルワード線ＧＷＬも接地電圧となり、消去動作制御信号ＥＲがハイレベルにより、グローバルワード線ＧＷＬＢは接地電圧となる。また、サブデコーダ高位電源制御部３５では、プログラム動作ではないので、サブデコーダ高位電源ＶＷＬは接地電位である。【００８９】
不良セクターＳ０７は電圧バイアスは印加されない。ワード線負電圧供給部４１により、ヨコ列アドレスＺ２および消去動作制御信号ＥＲがハイレベルとなり負電源ＲＮＥＧＰは−９Ｖとなる。また、ウェル電位制御部３１により、タテ列アドレスＺ１が接地電圧となりウェル電位ＶＮＷは接地電圧となる。また、サブデコーダ低位電源制御部３３により、タテ列アドレスＺ１が接地電圧となり制御信号ＮＥＮは−９Ｖとなる。また、サブデコーダ低位電源スイッチ部２５により、負電源ＲＮＥＧＰが−９Ｖ、および制御信号ＮＥＮも−９Ｖとなり、サブデコーダ低位電源ＸＤＳは接地電圧となる。また、サブデコーダ２３により、グローバルワード線ＧＷＬは−９Ｖ、ＧＷＬＢが接地電圧であり、サブデコーダ高位電源ＶＷＬが接地電圧で、ローカルワード線Ｐ２ＷＬはフローティング状態となる。また、メインデコーダ高位電源制御部４３では、プログラム動作ではないので、メインデコーダ高位電源ＶＰＸＨは接地電位である。また、メインデコーダ４５により、負電源ＲＮＥＧＰ、およびグローバルワード線ＧＷＬが−９Ｖとなり、消去動作制御信号ＥＲがハイレベルにより、グローバルワード線ＧＷＬＢは接地電圧となる。また、サブデコーダ高位電源制御部３５では、プログラム動作ではないので、サブデコーダ高位電源ＶＷＬは接地電位である。【００９０】
ノーマルセクターＳ１７は電圧バイアスが印加される。ワード線負電圧供給部４１により、ヨコ列アドレスＺ２および消去動作制御信号ＥＲがハイレベルとなり、負電源ＲＮＥＧＰは−９Ｖとなる。また、ウェル電位制御部３１により、タテ列アドレスＺ１および消去動作制御信号ＥＲがハイレベルとなりウェル電位ＶＮＷは９Ｖとなる。また、サブデコーダ低位電源制御部３３により、タテ列アドレスＺ１および消去動作制御信号ＥＲがハイレベルとなり制御信号ＮＥＮは接地電圧となる。また、サブデコーダ低位電源スイッチ部２５により、負電源ＲＮＥＧＰが−９Ｖ、制御信号ＮＥＮが接地電圧であることにより、サブデコーダ低位電源ＸＤＳは−９Ｖとなる。また、サブデコーダ２３により、グローバルワード線ＧＷＬが−９Ｖ、およびグローバルワード線ＧＷＬＢが接地電圧となり、サブデコーダ高位電源ＶＷＬが接地電圧で、ローカルワード線Ｐ２ＷＬは−９Ｖとなる。また、メインデコーダ高位電源制御部４３では、プログラム動作ではないので、メインデコーダ高位電源ＶＰＸＨは接地電位である。また、メインデコーダ４５により、負電源ＲＮＥＧＰが−９Ｖとなり、グローバルワード線ＧＷＬが−９Ｖとなり、消去動作制御信号ＥＲがハイレベルにより、グローバルワード線ＧＷＬＢは接地電圧となる。また、サブデコーダ高位電源制御部３５では、プログラム動作ではないので、サブデコーダ高位電源ＶＷＬは接地電位である。
尚、図２０に図示されていない、全てのセクターを一括消去する一括アクセス動作（例えば、一括消去動作）については、消去（ＥＲ）ストレス動作と同じ２ステップである。但し、ＥＲストレス（１回目／２回目）は、記憶装置外部の外部電源（＋９ｖ）をウェルＷＥＬＬに印加し、且つ記憶装置内部での自己生成電圧（−９ｖ）をローカルワード線Ｐ２ＷＬに印加してＷＥＬＬ−Ｐ２ＷＬ間にストレスを与えるが、一括消去動作（１回目）の時は、ＷＥＬＬに与える電圧もＰ２ＷＬに与える電圧も前記自己生成電源(＋９ｖ／−９ｖ)を使用する。【００９１】
次に、プログラム（ＰＧＭ）アクセス動作について説明する。ステップ１では、不良セクターＳ０７を含むヨコ列Ｚ２（７）について電圧バイアスを非印加とする。セクターＳ０７およびＳ１７におけるＺ２の欄が０Ｖとされる。【００９２】
電圧バイアスが印加されるノーマルセクターＳ０６は、ワード線負電圧供給部４１により、消去（ＥＲ）動作ではないので、負電源ＲＮＥＧＰは接地電圧である。また、ウェル電位制御部３１により、消去（ＥＲ）動作ではないので、ウェル電位ＶＮＷは接地電圧である。また、サブデコーダ低位電源制御部３３により、消去（ＥＲ）動作ではないので、制御信号ＮＥＮはハイレベルである。また、サブデコーダ低位電源スイッチ部２５により、負電源ＲＮＥＧＰは接地電圧となり、制御信号ＮＥＮはハイレベルであることにより、サブデコーダ低位電源ＸＤＳは接地電圧となる。また、サブデコーダ２３により、グローバルワード線ＧＷＬは９Ｖ、グローバルワード線ＧＷＬＢは接地電圧、およびサブデコーダ高位電源ＶＷＬが９Ｖで、ローカルワード線Ｐ２ＷＬは９Ｖとなる。また、メインデコーダ高位電源制御部４３では、ヨコ列アドレスＺ２およびプログラム動作制御信号ＰＧＭがハイレベルとなり、メインデコーダ高位電源ＶＰＸＨは９Ｖである。また、メインデコーダ４５により、ヨコ列アドレスＺ２、プログラム動作制御信号ＰＧＭ、およびアドレス信号ＡＤＤがハイレベルとなり、グローバルワード線ＧＷＬは９Ｖ、グローバルワード線ＧＷＬＢは接地電圧となる。また、サブデコーダ高位電源制御部３５では、タテ列アドレスＺ１、プログラム動作制御信号ＰＧＭ、およびアドレス信号ＡＤＤがハイレベルとなり、サブデコーダ高位電源ＶＷＬは９Ｖとなる。【００９３】
不良セクターＳ０７は電圧バイアスは印加されない。ワード線負電圧供給部４１により、消去（ＥＲ）動作ではないので、負電源ＲＮＥＧＰは接地電圧となる。また、ウェル電位制御部３１により、消去（ＥＲ）動作ではないので、ウェル電位ＶＮＷは接地電圧となる。また、サブデコーダ低位電源制御部３３により、消去（ＥＲ）動作ではないので、制御信号ＮＥＮはハイレベルとなる。また、サブデコーダ低位電源スイッチ部２５により、負電源ＲＮＥＧＰが接地電圧、および制御信号ＮＥＮがハイレベルとなり、サブデコーダ低位電源ＸＤＳは接地電圧となる。また、サブデコーダ２３により、グローバルワード線ＧＷＬは接地電圧、グローバルワード線ＧＷＬＢはハイレベルとなり、サブデコーダ高位電源ＶＷＬが９ｖで、ローカルワード線Ｐ２ＷＬは接地電圧となる。また、メインデコーダ高位電源制御部４３では、ヨコ列アドレスＺ２が接地電圧となり、メインデコーダ高位電源ＶＰＸＨは接地電位である。また、メインデコーダ４５により、ヨコ列アドレスＺ２が接地電圧となり、グローバルワード線ＧＷＬが接地電圧、グローバルワード線ＧＷＬＢがハイレベルとなる。また、サブデコーダ高位電源制御部３５では、タテ列アドレスＺ１、プログラム動作制御信号ＰＧＭ、およびアドレス信号ＡＤＤがハイレベルとなり、サブデコーダ高位電源ＶＷＬは９Ｖとなる。【００９４】
電圧バイアスが非印加のノーマルセクターＳ１７は、ワード線負電圧供給部４１により、消去（ＥＲ）動作ではないので、負電源ＲＮＥＧＰは接地電圧となる。また、ウェル電位制御部３１により、消去（ＥＲ）動作ではないので、ウェル電位ＶＮＷは接地電圧となる。また、サブデコーダ低位電源制御部３３により、消去（ＥＲ）動作ではないので、制御信号ＮＥＮはハイレベルとなる。また、サブデコーダ低位電源スイッチ部２５により、負電源ＲＮＥＧＰが接地電圧、制御信号ＮＥＮがハイレベルとなり、サブデコーダ低位電源ＸＤＳは接地電圧となる。また、サブデコーダ２３により、グローバルワード線ＧＷＬが接地電圧、グローバルワード線ＧＷＬＢがハイレベルであり、サブデコーダ高位電源ＶＷＬが９Ｖで、ローカルワード線Ｐ２ＷＬは接地電圧となる。また、メインデコーダ高位電源制御部４３では、ヨコ列アドレスＺ２が接地電圧となりメインデコーダ高位電源ＶＰＸＨは接地電位である。また、メインデコーダ４５により、ヨコ列アドレスＺ２が接地電圧となりグローバルワード線ＧＷＬが接地電圧、グローバルワード線ＧＷＬＢがハイレベルとなる。また、サブデコーダ高位電源制御部３５では、タテ列アドレスＺ１、プログラム動作制御信号ＰＧＭ、およびアドレス信号ＡＤＤがハイレベルとなり、サブデコーダ高位電源ＶＷＬは９Ｖとなる。【００９５】
プログラム（ＰＧＭ）アクセス動作におけるステップ２では、ヨコ列については、不良セクターＳ０７を含むヨコ列Ｚ２（７）についてのみ電圧バイアスを印加し、タテ列については、タテ列Ｚ１（０）についてのみ非印加とする。【００９６】
ノーマルセクターＳ０６は電圧バイアスが印加されない。ワード線負電圧供給部４１により、消去（ＥＲ）動作ではないので、負電源ＲＮＥＧＰは接地電圧となる。また、ウェル電位制御部３１により、消去（ＥＲ）動作ではないので、ウェル電位ＶＮＷは接地電圧となる。また、サブデコーダ低位電源制御部３３により、消去（ＥＲ）動作ではないので、制御信号ＮＥＮはハイレベルとなる。また、サブデコーダ低位電源スイッチ部２５により、負電源ＲＮＥＧＰは接地電圧に、制御信号ＮＥＮはハイレベルになり、サブデコーダ低位電源ＸＤＳは接地電圧となる。また、サブデコーダ２３により、グローバルワード線ＧＷＬは接地電圧、グローバルワード線ＧＷＬＢはハイレベルとなり、サブデコーダ高位電源ＶＷＬは接地電圧で、ローカルワード線Ｐ２ＷＬは接地電圧となる。また、メインデコーダ高位電源制御部４３では、ヨコ列アドレスＺ２が接地電圧となりメインデコーダ高位電源ＶＰＸＨは接地電位である。また、メインデコーダ４５により、ヨコ列アドレスＺ２が接地電圧となり負電源ＲＮＥＧＰが接地電圧となり、グローバルワード線ＧＷＬは接地電圧、グローバルワード線ＧＷＬＢはハイレベルとなる。また、サブデコーダ高位電源制御部３５では、タテ列アドレスＺ１は接地電圧、プログラム動作制御信号ＰＧＭ、およびアドレス信号ＡＤＤがハイレベルとなり、サブデコーダ高位電源ＶＷＬは９Ｖである。【００９７】
不良セクターＳ０７は電圧バイアスは印加されない。ワード線負電圧供給部４１により、消去（ＥＲ）動作ではないので、負電源ＲＮＥＧＰは接地電圧となる。また、ウェル電位制御部３１により、消去（ＥＲ）動作ではないので、ウェル電位ＶＮＷは接地電圧となる。また、サブデコーダ低位電源制御部３３により、消去（ＥＲ）動作ではないので、制御信号ＮＥＮはハイレベルとなる。また、サブデコーダ低位電源スイッチ部２５により、負電源ＲＮＥＧＰが接地電圧、および制御信号ＮＥＮがハイレベルとなり、サブデコーダ低位電源ＸＤＳは接地電圧となる。また、サブデコーダ２３により、グローバルワード線ＧＷＬが９Ｖ、グローバルワード線ＧＷＬＢが接地電圧となり、サブデコーダ高位電源ＶＷＬが接地電圧で、ローカルワード線Ｐ２ＷＬは接地電圧となる。また、メインデコーダ高位電源制御部４３では、ヨコ列アドレスＺ２およびプログラム動作制御信号ＰＧＭがハイレベルとなりメインデコーダ高位電源ＶＰＸＨは９Ｖとなる。また、メインデコーダ４５により、ヨコ列アドレスＺ２、プログラム動作制御信号ＰＧＭ、およびアドレス信号ＡＤＤがハイレベルとなり、グローバルワード線ＧＷＬは９Ｖ、グローバルワード線ＧＷＬＢは接地電圧となる。また、サブデコーダ高位電源制御部３５では、タテ列アドレスＺ１が接地電圧となり、サブデコーダ高位電源ＶＷＬは接地電位である。【００９８】
ノーマルセクターＳ１７は電圧バイアスが印加される。ワード線負電圧供給部４１により、消去（ＥＲ）動作ではないので、負電源ＲＮＥＧＰは接地電圧となる。また、ウェル電位制御部３１により、消去（ＥＲ）動作ではないので、ウェル電位ＶＮＷは接地電圧となる。また、サブデコーダ低位電源制御部３３により、消去（ＥＲ）動作ではないので、制御信号ＮＥＮはハイレベルとなる。また、サブデコーダ低位電源スイッチ部２５により、負電源ＲＮＥＧＰが接地電圧、制御信号ＮＥＮがハイレベルとなることにより、サブデコーダ低位電源ＸＤＳは接地電圧となる。また、サブデコーダ２３により、グローバルワード線ＧＷＬが９Ｖ、およびグローバルワード線ＧＷＬＢが接地電圧となり、サブデコーダ高位電源ＶＷＬが９Ｖで、ローカルワード線Ｐ２ＷＬは９Ｖとなる。また、メインデコーダ高位電源制御部４３では、ヨコ列アドレスＺ２、およびプログラム動作制御信号ＰＧＭがハイレベルとなり、メインデコーダ高位電源ＶＰＸＨは９Ｖとなる。また、メインデコーダ４５により、ヨコ列アドレスＺ２、プログラム動作制御信号ＰＧＭ、およびアドレス信号ＡＤＤがハイレベルとなり、グローバルワード線ＧＷＬは９Ｖ、グローバルワード線ＧＷＬＢは接地電圧となる。また、サブデコーダ高位電源制御部３５では、タテ列アドレスＺ１、プログラム動作制御信号ＰＧＭ、およびアドレス信号ＡＤＤがハイレベルとなり、サブデコーダ高位電源ＶＷＬは９Ｖである。【００９９】
また図２１において、ストレス試験によるリーク電流の検査（ＨＴＲＢリーク）では、電圧バイアス関係は、プログラムアクセス動作の場合と同様である。この場合には、高位電源である９Ｖ電源に代えて、図２２において後述する外部ターミナル（例えば、パッド）より電源を供給する。外部ターミナルに印加される電圧としては、６Ｖ程度の電圧値であれば、電圧ストレス後の新たなリーク電流の有無を検出することができる。【０１００】
更にファーストチップ消去（Ｆｉｒｓｔ  Ｃｈｉｐ  ＥＲ）について示す。この場合には、タテ列Ｚ１（０）が消去対象となるため、１回のステップで消去アクセス動作が完了する。不良セクターＳ０７を含むヨコ列Ｚ２（７）について電圧バイアスを非印加としながら、タテ列Ｚ１（０）に電圧バイアスを印加する。【０１０１】
電圧バイアスが印加されるノーマルセクターＳ０６は、ワード線負電圧供給部４１により、ヨコ列アドレスＺ２、および消去動作制御信号ＥＲがハイレベルとなり、負電源ＲＮＥＧＰは−９Ｖとなる。また、ウェル電位制御部３１により、タテ列アドレスＺ１、および消去動作制御信号ＥＲがハイレベルとなり、ウェル電位ＶＮＷは９Ｖとなる。また、サブデコーダ低位電源制御部３３により、タテ列アドレスＺ１、および消去動作制御信号ＥＲがハイレベルとなり、制御信号ＮＥＮは接地電圧となる。また、サブデコーダ低位電源スイッチ部２５により、負電源ＲＮＥＧＰは−９Ｖとなり、制御信号ＮＥＮは接地電圧となることにより、サブデコーダ低位電源ＸＤＳは−９Ｖとなる。また、サブデコーダ２３により、グローバルワード線ＧＷＬは−９Ｖ、グローバルワード線ＧＷＬＢは接地電圧、およびサブデコーダ高位電源ＶＷＬは接地電圧で、ローカルワード線Ｐ２ＷＬは−９Ｖとなる。また、メインデコーダ高位電源制御部４３では、プログラム（ＰＧＭ）動作ではないので、メインデコーダ高位電源ＶＰＸＨは接地電圧である。また、メインデコーダ４５により、プログラム（ＰＧＭ）動作ではないので消去動作制御信号ＥＲがハイレベルとなり、グローバルワード線ＧＷＬ、ＧＷＬＢは共に接地電圧となる。また、サブデコーダ高位電源制御部３５では、プログラム（ＰＧＭ）動作ではないので、サブデコーダ高位電源ＶＷＬは接地電圧である。【０１０２】
不良セクターＳ０７は電圧バイアスは印加されない。ワード線負電圧供給部４１により、ヨコ列アドレスＺ２が接地電圧となり、負電源ＲＮＥＧＰは接地電圧となる。また、ウェル電位制御部３１により、タテ列アドレスＺ１、および消去動作制御信号ＥＲがハイレベルとなり、ウェル電位ＶＮＷは９Ｖとなる。また、サブデコーダ低位電源制御部３３により、タテ列アドレスＺ１、および消去動作制御信号ＥＲがハイレベルとなり、制御信号ＮＥＮは接地電圧となる。また、サブデコーダ低位電源スイッチ部２５により、負電源ＲＮＥＧＰおよび制御信号ＮＥＮが接地電圧となり、サブデコーダ低位電源ＸＤＳは接地電圧となる。また、サブデコーダ２３により、グローバルワード線ＧＷＬ、ＧＷＬＢは接地電圧となり、サブデコーダ高位電源ＶＷＬが接地電圧で、ローカルワード線Ｐ２ＷＬはフローティング状態となる。また、メインデコーダ高位電源制御部４３では、プログラム（ＰＧＭ）動作ではないので、メインデコーダ高位電源ＶＰＸＨは接地電位である。また、メインデコーダ４５により、プログラム（ＰＧＭ）動作ではなく消去動作制御信号ＥＲがハイレベルとなり、グローバルワード線ＧＷＬ、ＧＷＬＢが共に接地電圧となる。また、サブデコーダ高位電源制御部３５では、プログラム（ＰＧＭ）動作ではないので、サブデコーダ高位電源ＶＷＬは接地電圧となる。【０１０３】
電圧バイアスが非印加のノーマルセクターＳ１７は、ワード線負電圧供給部４１により、ヨコ列アドレスＺ２が接地電圧となり、負電源ＲＮＥＧＰは接地電圧となる。また、ウェル電位制御部３１により、タテ列アドレスＺ１が接地電圧となり、ウェル電位ＶＮＷは接地電圧となる。また、サブデコーダ低位電源制御部３３により、タテ列アドレスＺ１が接地電圧となり、制御信号ＮＥＮは−９Ｖとなる。また、サブデコーダ低位電源スイッチ部２５により、負電源ＲＮＥＧＰが接地電圧、制御信号ＮＥＮが−９Ｖとなり、サブデコーダ低位電源ＸＤＳは接地電圧となる。また、サブデコーダ２３により、グローバルワード線ＧＷＬ、ＧＷＬＢ、およびサブデコーダ高位電源ＶＷＬが接地電圧で、ローカルワード線Ｐ２ＷＬはフローティング状態となる。また、メインデコーダ高位電源制御部４３では、プログラム（ＰＧＭ）動作ではないので、メインデコーダ高位電源ＶＰＸＨは接地電位である。また、メインデコーダ４５により、プログラム（ＰＧＭ）動作ではないので消去動作制御信号ＥＲがハイレベルとなり、グローバルワード線ＧＷＬ、ＧＷＬＢは共に接地電圧となる。また、サブデコーダ高位電源制御部３５では、プログラム（ＰＧＭ）動作ではないので、サブデコーダ高位電源ＶＷＬは接地電圧となる。【０１０４】
高位電源を、内部供給の高位電源ＶＨ（例えば、９Ｖ）と外部ターミナルであるパッドＰＡＤ５３を介する外部供給の電源とで、切り替える際の回路構成例を図２２に示す。前述の高電圧を印加するストレス試験によって、新たな結晶欠陥等の発生に伴うリーク電流を検査する、いわゆるＨＴＲＢリーク試験を行う際の構成である。通常は、内部供給される高位電源に代えて、ＰＡＤ５３を介して電源供給することにより、電圧バイアス印加後のリーク電流の有無を検出することができる。【０１０５】
図２２では、サブデコーダ高位電源制御部３５、およびメインデコーダ高位電源制御部４３に供給する高位電源、切替部５１により、内部供給の高位電源ＶＨとＰＡＤ５３との間で切り替える。試験信号ＭＥＡＳが切替部５１を制御し、ストレス試験時にＰＡＤ５３からの径路を、サブデコーダ高位電源制御部３５、およびメインデコーダ高位電源制御部４３に接続する。サブデコーダ高位電源制御部３５、およびメインデコーダ高位電源制御部４３では、この高位電源を受けて、サブデコーダ高位電源ＶＷＬ、およびメインデコーダ高位電源ＶＰＸＨを出力する。これらは、各々、サブデコーダ２３、およびメインデコーダ４５における高位電源となり、ローカルワード線Ｐ２ＷＬ、およびグローバルワード線ＧＷＬに高位電源を供給する。リーク電流の検出により、主に、ローカルワード線Ｐ２ＷＬ、およびグローバルワード線ＧＷＬにおけるリーク電流の有無を検出することができる。【０１０６】
以上の説明から明らかなように本実施形態によれば、メモリブロックの一例であるセクターＳ００乃至Ｓ３７を複数備えて構成されるメモリセルアレイＡＲＹにおいて、セクターのタテ列／ヨコ列の配置列ごとに、第１／第２電圧制御部の一例であるタテ列電圧制御部（Ｃ１（０）乃至Ｃ１（３））／ヨコ列電圧制御部（Ｃ２（０）乃至Ｃ２（７））を備えればよく、電圧制御部をセクターごとに備える必要はない。タテ列電圧制御部（Ｃ１（０）乃至Ｃ１（３））／ヨコ列電圧制御部（Ｃ２（０）乃至Ｃ２（７））は、メモリセルアレイＡＲＹの周辺部に配置すればよく、メモリセルアレイＡＲＹにはメモリセルを集中して配置することができる。電圧制御部を構成する制御回路用のデバイス構成とは異なる構成やデザインルールを有して、メモリセルアレイＡＲＹを効率的にレイアウトすることができる。また、セクター数が増大する場合にも必要となる電圧制御部の数量を抑制することができる。従って、チップ面積の増大を抑制することができる。【０１０７】
また、タテ列／ヨコ列の列ごとに電圧バイアスを印加制御して、複数のセクターに同時に電圧バイアスを印加するに当たり、不良セクターについては、タテ列／ヨコ列の何れか一方向の列について電圧バイアスを非印加に制御することで、電圧バイアスを非印加とすることができる。不良セクター、または不良セクターを含み非印加制御が行なわれる列に存在するセクターを除き、セクター群を構成するセクターに対して同時に電圧バイアスすることができる。【０１０８】
また、不良メモリブロックのリークによるストレス電圧の低下を防止することができる。
更に、それぞれの良品メモリブロックに対してそれぞれ１回のみのアクセス動作をすることにより、２回アクセス動作をすることによる過度なストレス印加、またはオーバーイレーズやオーバープログラムなどのメモリセルの閾値異常、もしくは２回アクセス動作をすることによる試験時間の増大を防止することができる。
更に、不良メモリブロックへのバイアス印加を避けながら、第１および第２方向の各々の列へのバイアス印加を制御することにより、リーク試験時に不良メモリブロックによるリークが発生しないので、真に複数の良品メモリブロックのリークを測定することができる。
更に、全てのセクターを含む一括アクセス動作（例えば、一括消去動作）や部分的に選択されたセクター群に対するアクセス動作（例えば、ファーストチップイレーズ）において、そのアクセス動作の対象内に欠陥セクターがあっても、最小限のステップ数で処理をすることができるので、顧客に短縮されたイレーズ時間を提供することができる。【０１０９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、図２、図３において、一括アクセス動作を行う際、１セクターの不良セクターが存在するとして説明したが、本発明はこれに限定されるものではない。複数のセクターが不良セクターである場合において、各不良セクターが、同一のタテ列またはヨコ列に存在する場合には、図２において説明した２段階のステップによる一括アクセス動作を行うことが可能である。また、複数のセクターが同一列に存在しない場合においても、タテ列またはヨコ列の何れか一方向の列ごとに分割し、順次、図１に示す方法で電圧バイアスを印加していけば、対応することができる。【０１１０】
また、本実施形態では、ステップ１において、タテ列を全選択して印加制御すると共に、ヨコ列については不良セクターの存在する列を非印加制御し、ステップ２において、正常セクターのうち電圧バイアスの印加が行われていない残余のセクターについて印加制御を行うとして説明したが、本発明はこれに限定されるものではない。ステップ１およびステップ２において、印加制御される列をタテ列とヨコ列とで逆転させることも可能である。
また、内部アドレスの出力制御部、タテ列アドレスのデコーダ、ヨコ列アドレスのデコーダ、その他示した回路などの内部信号と出力信号らの電圧論理は、正論理から負論理に置き換えることやその逆は容易である。
更に、ウェルは、不揮発性記憶セルのチャネル直下のノードを示し、さまざまなプロセス構造に限定されない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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