(57)【特許請求の範囲】
【請求項１】
ｎビットのデジタル信号をアナログ信号に変換して出力するＤＡ変換回路であって、
前記ｎビットのデジタル信号を少なくとも２つに分割したデジタル信号をそれぞれアナログ信号に変換する複数のＤＡ変換処理部と、
前記複数のＤＡ変換処理部の出力にそれぞれ接続される複数の出力抵抗調整部と、
前記複数の出力抵抗調整部の出力に基づいて前記ＤＡ変換回路の出力となる前記アナログ信号を生成する出力信号生成部と、を含み、
少なくとも１つの前記ＤＡ変換処理部は、
直列に接続された複数の抵抗と、複数のスイッチと、を含み、当該複数のスイッチの各々の一端が当該複数の抵抗の各接続点と接続され、その他端が共通接続されて出力端となる抵抗ストリング回路と、前記デジタル信号をデコードして前記抵抗ストリング回路に含まれる前記複数のスイッチのオン又はオフを制御する制御信号を生成するデコード回路と、を含む抵抗ストリング型のＤＡ変換回路として構成され、
前記複数の出力抵抗調整部の各々は、
他の出力抵抗部が接続され前記抵抗ストリング型のＤＡ変換回路として構成される前記ＤＡ変換処理部の出力抵抗値の変化に応じて、当該出力抵抗値と略同じ抵抗値になるように抵抗値を変化させる可変抵抗回路を含むことを特徴とするＤＡ変換回路。
【請求項２】
請求項１において、
前記出力信号生成部は、
前記複数の出力抵抗調整部の出力を接続する回路を含むことを特徴とするＤＡ変換回路。
【請求項３】
請求項１又は２において、
第１の前記ＤＡ変換処理部は、
前記ｎビットのうちの上位ｐビットのデジタル信号をアナログ信号に変換する前記抵抗ストリング型のＤＡ変換回路として構成され、
第２の前記ＤＡ変換処理部は、
前記ｎビットのうちの下位ｑビット（ｑ＝ｎ−ｐ）のデジタル信号をアナログ信号に変換し、
第２の前記出力抵抗調整部は、
前記第２のＤＡ変換処理部の出力に接続され、前記第１のＤＡ変換処理部の出力抵抗値の変化に応じて、当該出力抵抗値と略同じ抵抗値になるように抵抗値を変化させる可変抵抗回路を含むことを特徴とするＤＡ変換回路。
【請求項４】
請求項３において、
前記第２の出力抵抗調整部の前記可変抵抗回路は、
前記第１のＤＡ変換処理部の前記抵抗ストリング回路と同じ構成であることを特徴とするＤＡ変換回路。
【請求項５】
請求項３又は４において、
前記第２のＤＡ変換処理部は、
前記抵抗ストリング型のＤＡ変換回路として構成され、
第１の前記出力抵抗調整部は、
前記第１のＤＡ変換処理部の出力に接続され、前記第２のＤＡ変換処理部の出力抵抗値の変化に応じて、当該出力抵抗値と略同じ抵抗値になるように抵抗値を変化させる可変抵抗回路を含むことを特徴とするＤＡ変換回路。
【請求項６】
請求項５において、
前記第１の出力抵抗調整部の前記可変抵抗回路は、
前記第２のＤＡ変換処理部の前記抵抗ストリング回路と同じ構成であることを特徴とするＤＡ変換回路。
【請求項７】
請求項５又は６において、
抵抗分圧回路により、前記第１のＤＡ変換処理部の前記抵抗ストリング回路に供給される基準電圧の略１／２ｐの基準電圧を生成して前記第２のＤＡ変換処理部の前記抵抗ストリング回路に供給する基準電圧供給部を含むことを特徴とするＤＡ変換回路。
【請求項８】
請求項７において、
前記第１の出力抵抗調整部は、
前記基準電圧供給部の出力抵抗値と略同じ抵抗値を有する抵抗回路を含むことを特徴とするＤＡ変換回路。
【請求項９】
請求項３又は４において、
前記第２のＤＡ変換処理部は、
抵抗値Ｒの抵抗と抵抗値２Ｒの抵抗がはしご状に接続された抵抗ラダー回路と、前記デジタル信号に応じて前記抵抗ラダー回路の接続を切り替えるスイッチング回路と、を含むＲ−２Ｒ抵抗ラダー型のＤＡ変換回路として構成され、
前記第１の出力抵抗調整部は、
前記第１のＤＡ変換処理部の出力に接続され、前記第２のＤＡ変換処理部の出力抵抗値と略同じ抵抗値を有する抵抗回路を含むことを特徴とするＤＡ変換回路。
【請求項１０】
請求項９において、
前記第２のＤＡ変換処理部は、
抵抗分圧回路により、前記抵抗ラダー回路の出力電圧の略１／２ｐの電圧を生成して前記第２の出力抵抗調整部に供給する出力電圧調整回路を含むことを特徴とするＤＡ変換回路。
【請求項１１】
請求項３乃至１０のいずれかにおいて、
ｐ＝ｑであることを特徴とするＤＡ変換回路。
【請求項１２】
請求項１乃至１１のいずれかに記載のＤＡ変換回路を含むことを特徴とする集積回路装置。
【請求項１３】
請求項１２に記載の集積回路装置と、
入力情報を受け付ける手段と、
入力情報に基づき前記集積回路装置により処理された結果を出力するための手段とを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＡ変換回路、集積回路装置、電子機器に関する。
【背景技術】
【０００２】
ＩＣの微細化技術の進展に伴い、多ビットの高精度ＤＡ変換回路を低コストで実現することが要求されている。例えば、１２ビットのＤＡ変換回路では１／４０９６の精度が要求される。これまでに様々な方式のＤＡ変換回路が提案されており、例えば、抵抗ストリング型のＤＡ変換回路とＲ−２Ｒ抵抗ラダー型のＤＡ変換回路が知られている。
【特許文献１】特開２００１−１７７４１０号公報
【特許文献２】特開平１１−１２７０８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
抵抗ストリング型のＤＡ変換回路は、直列接続された複数の抵抗により入力コードに応じて基準電圧を分圧して出力電圧を生成するので、デジタル入力信号のビット数ｎが比較的大きくなっても１／２ｎの変換精度を確保することができる。しかし、ビット数ｎに対して２ｎ個の抵抗と２ｎ個のスイッチを必要とするため、ビット数ｎが増えればレイアウト面積が急激に増大する。例えば、１２ビットのＤＡ変換を行う場合、抵抗ストリング型のＤＡ変換回路では４０９６個の抵抗と４０９６個のスイッチを必要とするため、低コストの要求を満たすことができない。一方、Ｒ−２Ｒ抵抗ラダー型のＤＡ変換回路は抵抗の数がビット数ｎに比例するので、ビット数ｎが大きくなっても低コストの要求を満たすことができる。しかし、Ｒ−２Ｒ抵抗ラダー型のＤＡ変換回路はＣＭＯＳプロセスによる製造ばらつきを考慮すると、その構成上ビット数ｎが大きくなると１／２ｎの変換精度を確保することができなくなる。従って、例えば１２ビットのＤＡ変換をＲ−２Ｒ抵抗ラダー型のＤＡ変換回路で実現することは極めて困難である。
【０００４】
本発明は、以上のような問題点に鑑みてなされたものであり、比較的大きいビット数のＤＡ変換処理に適用可能であり、かつ、比較的小さいレイアウト面積で実現可能なＤＡ変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
（１）本発明は、
ｎビットのデジタル信号をアナログ信号に変換して出力するＤＡ変換回路であって、
前記ｎビットのデジタル信号を少なくとも２つに分割したデジタル信号をそれぞれアナログ信号に変換する複数のＤＡ変換処理部と、
前記複数のＤＡ変換処理部の出力にそれぞれ接続される複数の出力抵抗調整部と、
前記複数の出力抵抗調整部の出力に基づいて前記ＤＡ変換回路の出力となる前記アナログ信号を生成する出力信号生成部と、を含み、
少なくとも１つの前記ＤＡ変換処理部は、
直列に接続された複数の抵抗と、複数のスイッチと、を含み、当該複数のスイッチの各々の一端が当該複数の抵抗の各接続点と接続され、その他端が共通接続されて出力端となる抵抗ストリング回路と、前記デジタル信号をデコードして前記抵抗ストリング回路に含まれる前記複数のスイッチのオン又はオフを制御する制御信号を生成するデコード回路と、を含む抵抗ストリング型のＤＡ変換回路として構成され、
前記複数の出力抵抗調整部の各々は、
他の出力抵抗部が接続され前記抵抗ストリング型のＤＡ変換回路として構成される前記ＤＡ変換処理部の出力抵抗値の変化に応じて、当該出力抵抗値と略同じ抵抗値になるように抵抗値を変化させる可変抵抗回路を含むことを特徴とする。
【０００６】
当該出力抵抗値と略同じ抵抗値は、当該出力抵抗値との誤差があっても１／２ｎの変換精度に影響を与えない範囲の抵抗値であればよい。
【０００７】
ｎビットのうちの最上位ビットを含むデジタル信号のＤＡ変換処理を行うＤＡ変換処理部は、最も高い変換精度（変換誤差が１／２ｎ以下）が要求されるのでビット数ｎが比較的大きい場合には抵抗ストリング型のＤＡ変換回路として構成するのが好ましい。
【０００８】
本発明によれば、複数のＤＡ変換処理部が、ｎビットのデジタル信号を少なくとも２つに分割したデジタル信号をそれぞれアナログ信号に変換する。ＤＡ変換処理部が変換処理するビット数が比較的少なければ、抵抗ストリング型のＤＡ変換回路として構成してもレイアウト面積を比較的小さくすることができる。また、ビット数ｎが比較的大きくなっても最上位ビットを含むデジタル信号の変換処理を行うＤＡ変換処理部を抵抗ストリング型のＤＡ変換回路として構成すれば、１／２ｎの変換精度を確保することができる。従って、本発明によれば、比較的大きいビット数のＤＡ変換処理に適用可能であり、かつ、比較的小さいレイアウト面積で実現可能なＤＡ変換回路を提供することができる。
【０００９】
また、本発明によれば、出力抵抗調整部の各々は、抵抗ストリング型のＤＡ変換回路として構成されるＤＡ変換処理部の出力抵抗値と略同じ抵抗値になるように抵抗値を変化させる可変抵抗回路を含む。すなわち、抵抗ストリング型のＤＡ変換回路の出力抵抗値は入力コードに依存して変動するが、可変抵抗回路を含む出力抵抗調整部の出力に基づいてＤＡ変換回路の出力となるアナログ信号を生成することによりこの変動分をキャンセルすることができる。従って、抵抗ストリング型のＤＡ変換回路の出力抵抗値の変動によるＤＡ変換精度の劣化を抑制することができる。
【００１０】
（２）本発明のＤＡ変換回路は、
前記出力信号生成部は、
前記複数の出力抵抗調整部の出力を接続する回路を含むことを特徴とする。
【００１１】
本発明によれば、複数の出力抵抗調整部の出力を加算する演算増幅器を必要とせず、出力抵抗調整部の出力を接続することにより分圧された信号を出力する。従って、消費電流の増加やレイアウト面積の増加を抑制することができる。
【００１２】
（３）本発明のＤＡ変換回路は、
第１の前記ＤＡ変換処理部は、
前記ｎビットのうちの上位ｐビットのデジタル信号をアナログ信号に変換する前記抵抗ストリング型のＤＡ変換回路として構成され、
第２の前記ＤＡ変換処理部は、
前記ｎビットのうちの下位ｑビット（ｑ＝ｎ−ｐ）のデジタル信号をアナログ信号に変換し、
第２の前記出力抵抗調整部は、
前記第２のＤＡ変換処理部の出力に接続され、前記第１のＤＡ変換処理部の出力抵抗値の変化に応じて、当該出力抵抗値と略同じ抵抗値になるように抵抗値を変化させる可変抵抗回路を含むことを特徴とする。
【００１３】
当該出力抵抗値と略同じ抵抗値は、当該出力抵抗値との誤差があっても１／２ｎの変換精度に影響を与えない範囲の抵抗値であればよい。
【００１４】
本発明によれば、ｎビットのデジタル信号を２つに分割した上位ｐビットに対して抵抗ストリング型のＤＡ変換回路として構成される第１のＤＡ変換処理部が変換処理を行う。すなわち、上位ｐビットのＤＡ変換処理は１／２ｎの変換精度を必要とするが、抵抗ストリング型のＤＡ変換回路が変換処理を行うことにより１／２ｎの変換精度を確保することができる。
【００１５】
また、本発明によれば、下位ｑビットの変換処理を行う第２のＤＡ変換処理部に接続される第２の出力抵抗調整部は、第１の変換処理部（抵抗ストリング型のＤＡ変換回路）の出力抵抗値と略同じ抵抗値になるように抵抗値を変化させる可変抵抗回路を含む。従って、抵抗ストリング型のＤＡ変換回路の出力抵抗値の変動によるＤＡ変換精度の劣化を抑制することができる。
【００１６】
（４）本発明のＤＡ変換回路は、
前記第２の出力抵抗調整部の前記可変抵抗回路は、
前記第１のＤＡ変換処理部の前記抵抗ストリング回路と同じ構成であることを特徴とする。
【００１７】
本発明によれば、第２の出力抵抗調整部の可変抵抗回路は第１のＤＡ変換処理部の抵抗ストリング回路と同じ構成であるので、第２の出力抵抗調整部の抵抗値を第１のＤＡ変換処理部の出力抵抗値と同じ抵抗値にすることが簡単にできる。
【００１８】
また、本発明によれば、第２の出力抵抗調整部の可変抵抗回路と第１のＤＡ変換処理部の抵抗ストリング回路が同じ構成なので、同じレイアウトパターンを使用することができる。従って、製造ばらつきによる抵抗値の変動分もキャンセルすることができるので、より高性能のＤＡ変換回路を提供することができる。
【００１９】
（５）本発明のＤＡ変換回路は、
前記第２のＤＡ変換処理部は、
前記抵抗ストリング型のＤＡ変換回路として構成され、
第１の前記出力抵抗調整部は、
前記第１のＤＡ変換処理部の出力に接続され、前記第２のＤＡ変換処理部の出力抵抗値の変化に応じて、当該出力抵抗値と略同じ抵抗値になるように抵抗値を変化させる可変抵抗回路を含むことを特徴とする。
【００２０】
当該出力抵抗値と略同じ抵抗値は、当該出力抵抗値との誤差があっても１／２ｎの変換精度に影響を与えない範囲の抵抗値であればよい。
【００２１】
本発明によれば、第１のＤＡ変換処理部だけでなく第２のＤＡ変換処理部も抵抗ストリング型のＤＡ変換回路として構成される。従って、下位のビット数ｑが比較的大きい場合であっても第２のＤＡ変換処理部は１／２ｑの変換精度を確保することができるので、全体として１／２ｎの変換精度を確保することができる。
【００２２】
また、本発明によれば、第１のＤＡ変換処理部の出力に接続される第１の出力抵抗調整部は、第２の変換処理部（抵抗ストリング型のＤＡ変換回路）の出力抵抗値と略同じ抵抗値になるように抵抗値を変化させる可変抵抗回路を含む。従って、抵抗ストリング型のＤＡ変換回路の出力抵抗値の変動によるＤＡ変換精度の劣化を抑制することができる。
【００２３】
（６）本発明のＤＡ変換回路は、
前記第１の出力抵抗調整部の前記可変抵抗回路は、
前記第２のＤＡ変換処理部の前記抵抗ストリング回路と同じ構成であることを特徴とする。
【００２４】
本発明によれば、第１の出力抵抗調整部の可変抵抗回路は第２のＤＡ変換処理部の抵抗ストリング回路と同じ構成であるので、第１の出力抵抗調整部の抵抗値を第２のＤＡ変換処理部の出力抵抗値と同じ抵抗値にすることが簡単にできる。
【００２５】
また、本発明によれば、第１の出力抵抗調整部の可変抵抗回路と第２のＤＡ変換処理部の抵抗ストリング回路が同じ構成なので、同じレイアウトパターンを使用することができる。従って、製造ばらつきによる抵抗値の変動分もキャンセルすることができるので、より高性能のＤＡ変換回路を提供することができる。
【００２６】
（７）本発明のＤＡ変換回路は、
抵抗分圧回路により、前記第１のＤＡ変換処理部の前記抵抗ストリング回路に供給される基準電圧の略１／２ｐの基準電圧を生成して前記第２のＤＡ変換処理部の前記抵抗ストリング回路に供給する基準電圧供給部を含むことを特徴とする。
【００２７】
略１／２ｐの基準電圧は、１／２ｐの基準電圧との誤差があっても１／２ｎの変換精度に影響を与えない範囲の基準電圧であればよい。
【００２８】
抵抗分圧回路は、第１のＤＡ変換処理部の抵抗ストリング回路に含まれる直列に接続された複数（ｐ個）の抵抗のレイアウトパターンと同一のレイアウトパターンを含むように構成してもよい。例えば、抵抗分圧回路は、当該ｐ個の抵抗と同一の構成のｐ個の抵抗により基準電圧を１／２ｐに分圧するようにしてもよいし、当該ｐ個の抵抗と同一の構成のｐ個の抵抗に加えてその一部の抵抗に直列又は並列に他の抵抗を接続する構成であってもよい。後者の場合は、第１のＤＡ変換処理部の抵抗ストリング回路のレイアウトパターンにおいても当該他の抵抗をダミー抵抗として配置させておいてもよい。
【００２９】
本発明によれば、第２のＤＡ変換処理部の抵抗ストリング回路には、第１のＤＡ変換処理部の抵抗ストリング回路に供給される基準電圧の略１／２ｐの基準電圧が供給される。従って、第２のＤＡ変換処理部の出力電圧のスケールは、第１のＤＡ変換処理部の出力電圧のスケールの略１／２ｐになる。そのため、第２のＤＡ変換処理部の出力電圧を調整するための回路が不要である。
【００３０】
（８）本発明のＤＡ変換回路は、
前記第１の出力抵抗調整部は、
前記基準電圧供給部の出力抵抗値と略同じ抵抗値を有する抵抗回路を含むことを特徴とする。
【００３１】
基準電圧供給部の出力抵抗値と略同じ抵抗値は、基準電圧供給部の出力抵抗値との誤差があっても１／２ｎの変換精度に影響を与えない範囲の抵抗値であればよい。
【００３２】
また、出力信号生成部から第２の出力抵抗調整部を見た時の出力抵抗値は第２のＤＡ変換処理部の出力抵抗と基準電圧供給部の出力抵抗を合成した出力抵抗値となる。本発明によれば、第１の出力抵抗調整部は、第２の変換処理部の出力抵抗値と略同じ抵抗値になるように抵抗値を変化させる可変抵抗回路だけでなく、基準電圧供給部の出力抵抗値と略同じ抵抗値を有する抵抗回路も含む。従って、出力信号生成部から第１の出力抵抗調整部を見た時の出力抵抗値と第２の出力抵抗調整部を見た時の出力抵抗値が略同じ抵抗値になるようにすることができる。従って、より高性能のＤＡ変換回路を提供することができる。
【００３３】
（９）本発明のＤＡ変換回路は、
前記第２のＤＡ変換処理部は、
抵抗値Ｒの抵抗と抵抗値２Ｒの抵抗がはしご状に接続された抵抗ラダー回路と、前記デジタル信号に応じて前記抵抗ラダー回路の接続を切り替えるスイッチング回路と、を含むＲ−２Ｒ抵抗ラダー型のＤＡ変換回路として構成され、
前記第１の出力抵抗調整部は、
前記第１のＤＡ変換処理部の出力に接続され、前記第２のＤＡ変換処理部の出力抵抗値と略同じ抵抗値を有する抵抗回路を含むことを特徴とする。
【００３４】
第２のＤＡ変換処理部の出力抵抗値と略同じ抵抗値は、第２のＤＡ変換処理部の出力抵抗値との誤差があっても１／２ｎの変換精度に影響を与えない範囲の抵抗値であればよい。
【００３５】
本発明によれば、第２のＤＡ変換処理部はＲ−２Ｒ抵抗ラダー型のＤＡ変換回路として構成される。従って、第２のＤＡ変換処理部を抵抗ストリング型のＤＡ変換回路として構成する場合と比較して第２のＤＡ変換処理部のレイアウト面積を小さくすることができる。
【００３６】
また、本発明によれば、第１のＤＡ変換処理部の出力に接続される第１の出力抵抗調整部は、第２のＤＡ変換処理部（Ｒ−２Ｒ抵抗ラダー型のＤＡ変換回路）の出力抵抗値と略同じ抵抗値を有する抵抗回路を含む。従って、Ｒ−２Ｒ抵抗ラダー型のＤＡ変換回路の出力抵抗値をキャンセルすることができる。
【００３７】
（１０）本発明のＤＡ変換回路は、
前記第２のＤＡ変換処理部は、
抵抗分圧回路により、前記抵抗ラダー回路の出力電圧の略１／２ｐの電圧を生成して前記第２の出力抵抗調整部に供給する出力電圧調整回路を含むことを特徴とする。
【００３８】
抵抗ラダー回路の出力電圧の略１／２ｐの電圧は、抵抗ラダー回路の出力電圧の１／２ｐの電圧との誤差があっても１／２ｎの変換精度に影響を与えない範囲の電圧であればよい。
【００３９】
第２のＤＡ変換処理部に、第１のＤＡ変換処理部に供給される基準電圧の略１／２ｐの基準電圧を供給する場合、上位ビット数ｐが大きくなるほど第２のＤＡ変換処理部に供給される基準電圧が小さくなり、第２のＤＡ変換処理部に含まれるスイッチング回路が動作できなくなる。しかし、本発明によれば、出力電圧調整回路が、抵抗ラダー回路の出力電圧の略１／２ｐの電圧を生成して第２の出力抵抗調整部に供給するので、上位ビット数ｐが大きくなっても第２のＤＡ変換処理部が正常にＤＡ変換処理を行うことができる。
【００４０】
（１１）本発明のＤＡ変換回路は、
ｐ＝ｑであることを特徴とする。
【００４１】
本発明によれば、上位ビット数ｐと下位ビット数ｑが同じ（ｎ／２）になるように第１のＤＡ変換処理部と第２のＤＡ変換処理部を構成する。従って、例えば、第１のＤＡ変換処理部と第２のＤＡ変換処理部をともに抵抗ストリング型のＤＡ変換回路として構成する場合、全く同じ回路構成とすることができる。さらに、第１の出力抵抗調整部と第２の出力抵抗調整部の構成も第１のＤＡ変換処理部、第２のＤＡ変換処理部と同じ構成とすることができる。すなわち、第１のＤＡ変換処理部、第２のＤＡ変換処理部、第１の出力抵抗調整部、第２の出力抵抗調整部をすべて同じ構成とすることができるので、同じレイアウトパターンを使用することができる。従って、製造ばらつきによる抵抗値の変動分をキャンセルすることができるので、より高性能のＤＡ変換回路を提供することができる。
【００４２】
また、本発明によれば、例えば、第１のＤＡ変換処理部と第２のＤＡ変換処理部をともに抵抗ストリング型のＤＡ変換回路として構成する場合、第１のＤＡ変換処理部と第２のＤＡ変換処理部に含まれる抵抗の数は２ｐ＋２ｑになるので、ｐ＝ｑ＝ｎ／２の時が最小の抵抗数になる。従って、第１のＤＡ変換処理部と第２のＤＡ変換処理部をともに抵抗ストリング型のＤＡ変換回路として構成してもレイアウト面積の小さいＤＡ変換回路を提供することができる。
【００４３】
（１２）本発明は、
上記のいずれかに記載のＤＡ変換回路を含むことを特徴とする集積回路装置である。
【００４４】
（１３）本発明は、
上記に記載の集積回路装置と、
入力情報を受け付ける手段と、
入力情報に基づき前記集積回路装置により処理された結果を出力するための手段とを含むことを特徴とする電子機器である。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００４６】
１．ＤＡ変換回路の構成
図１は、本実施の形態のＤＡ変換回路のブロック図である。
【００４７】
ＤＡ変換回路１は、ｎビットのデジタル信号４０をアナログ信号３２に変換して出力する処理を行う。
【００４８】
ＤＡ変換回路１は、ｋ個（ｋ≧２）のＤＡ変換処理部（ＤＡ変換処理部１〜ｋ（１０−１〜１０−ｋ））、ｋ個の出力抵抗調整部（出力抵抗調整部１〜ｋ（２０−１〜２０−ｋ））及び出力信号生成部３０を含んで構成される。出力抵抗調整部１〜ｋ（２０−１〜２０−ｋ）はＤＡ変換処理部１〜ｋ（１０−１〜１０−ｋ）の出力にそれぞれ接続され、出力信号生成部３０は出力抵抗調整部１〜ｋ（２０−１〜２０−ｋ）に接続される。
【００４９】
ＤＡ変換処理部１〜ｋ（１０−１〜１０−ｋ）は、ｎビットのデジタル信号４０を少なくとも２つに分割したｎ１〜ｎｋビットのデジタル信号４０−１〜４０−ｋをそれぞれアナログ信号１２−１〜１２−ｋに変換する。ＤＡ変換処理部１〜ｋ（１０−１〜１０−ｋ）の少なくとも１つは、抵抗ストリング型のＤＡ変換回路として構成される。
【００５０】
出力抵抗調整部１〜ｋ（２０−１〜２０−ｋ）は、他の出力抵抗調整部が接続され抵抗ストリング型のＤＡ変換回路として構成されるＤＡ変換処理部の出力抵抗値の変化に応じて、当該出力抵抗値と略同じ抵抗値になるように抵抗値を変化させる可変抵抗回路を含む。抵抗ストリング型のＤＡ変換回路の出力抵抗値は入力コードに応じて変動するが、出力抵抗調整部１〜ｋ（２０−１〜２０−ｋ）が可変抵抗回路を含むことにより、結果的にこの出力抵抗値の変動分をキャンセルすることができるので、ＤＡ変換精度の劣化を抑制することができる。
【００５１】
例えば、ＤＡ変換処理部１（１０−１）が抵抗ストリング型のＤＡ変換回路として構成されている場合は、出力抵抗調整部２〜ｋ（２０−２〜２０−ｋ）はＤＡ変換処理部１（１０−１）の出力抵抗値の変化に応じて、当該出力抵抗値と略同じ抵抗値になるように抵抗値を変化させる可変抵抗回路を含んで構成される。また、例えば、ＤＡ変換処理部１、２（１０−１、１０−２）が抵抗ストリング型のＤＡ変換回路として構成されている場合は、出力抵抗調整部１（２０−１）はＤＡ変換処理部２（１０−２）の出力抵抗値の変化に応じて、当該出力抵抗値と略同じ抵抗値になるように抵抗値を変化させる可変抵抗回路を含んで構成され、出力抵抗調整部２（２０−２）はＤＡ変換処理部１（１０−１）の出力抵抗値の変化に応じて、当該出力抵抗値と略同じ抵抗値になるように抵抗値を変化させる可変抵抗回路を含んで構成され、残りの出力抵抗調整部３〜ｋ（２０−３〜２０−ｋ）はＤＡ変換処理部１、２（１０−１、１０−２）の出力抵抗値の変化に応じて、当該出力抵抗値と略同じ抵抗値になるように抵抗値を変化させる可変抵抗回路を含んで構成される。
【００５２】
出力信号生成部３０は、出力抵抗調整部１〜ｋ（２０−１〜２０−ｋ）の出力に基づいてＤＡ変換回路１の出力となるアナログ信号３２を生成する。出力信号生成部３０は、出力抵抗調整部１〜ｋ（２０−１〜２０−ｋ）の出力を接続する回路を含んでいてもよい。図２に、出力抵抗調整部１〜ｋ（２０−１〜２０−ｋ）の出力信号２２−１〜２２−ｋを接続した時のＤＡ変換回路１の等価回路を示す。図２に示す等価回路において、Ｖ１〜Ｖｋは、ＤＡ変換処理部１〜ｋ（１０−１〜１０−ｋ）の出力信号１２−１〜１２−ｋの各電圧値である。また、抵抗１４−１〜１４−ｋは、ＤＡ変換処理部１〜ｋ（１０−１〜１０−ｋ）の出力抵抗（抵抗値はそれぞれＲＯ１〜ＲＯｋ）であり、抵抗２４−１〜２４−ｋは、出力抵抗調整部１〜ｋ（２０−１〜２０−ｋ）の内部抵抗（抵抗値はそれぞれＲＡ１〜ＲＡｋ）である。ＶＯＵＴはＤＡ変換回路１の出力信号３２の電圧値である。
【００５３】
図２に示す等価回路にキルヒホッフの法則を適用すると、（Ｖ１−ＶＯＵＴ）／（ＲＯ１＋ＲＡ１）＋（Ｖ２−ＶＯＵＴ）／（ＲＯ２＋ＲＡ２）＋・・・＋（Ｖｋ−ＶＯＵＴ）／（ＲＯｋ＋ＲＡｋ）＝０の式が成り立つ。ここで、ＲＯ１＋ＲＡ１＝ＲＯ２＋ＲＡ２＝・・・＝ＲＯｋ＋ＲＡｋ＝ＲＯ（一定値）となるように、抵抗値ＲＡ１〜ＲＡｋを設定すると、（Ｖ１−ＶＯＵＴ）／ＲＯ＋（Ｖ２−ＶＯＵＴ）／ＲＯ＋・・・＋（Ｖｋ−ＶＯＵＴ）／ＲＯ＝０の式が成り立ち、ＶＯＵＴ＝（Ｖ１＋Ｖ２＋・・・＋Ｖｋ）／ｋとなる。すなわち、ＤＡ変換処理部１〜ｋ（１０−１〜１０−ｋ）の出力電圧Ｖ１〜Ｖｋを加算することによりＤＡ変換回路１の出力電圧ＶＯＵＴ＝を生成することができる。従って、Ｖｊ（ｊ＝２〜ｋ）のスケールがＶ１のスケールの１／２（ｎ１＋・・・＋ｎｊ−１）となるようにＤＡ変換処理部１〜ｋ（１０−１〜１０−ｋ）を構成すれば、ｎビットのＤＡ変換回路を実現することができる。
【００５４】
図１において、ＤＡ変換回路１は、２個のＤＡ変換処理部（ＤＡ変換処理部１、２（１０−１、１０−２））によりｎビットのＤＡ変換処理を行うようにしてもよい（すなわち、ｋ＝２のケース）。この場合、ＤＡ変換処理部１（１０−１）は第１のＤＡ変換処理部として機能する。また、ＤＡ変換処理部２（１０−２）は第２のＤＡ変換処理部として機能する。また、出力抵抗調整部１（２０−１）はＤＡ変換処理部１（１０−１）の出力に接続され、第１の出力抵抗調整部として機能する。また、出力抵抗調整部２（２０−２）はＤＡ変換処理部２（１０−２）の出力に接続され、第２の出力抵抗調整部として機能する。
【００５５】
ＤＡ変換処理部１（１０−１）は、ｎビットのうちの上位ｐビット（すなわち、ｎ１＝ｐ）のデジタル信号４０−１をアナログ信号１２−１に変換する抵抗ストリング型のＤＡ変換回路として構成してもよい。この場合、出力抵抗調整部２（２０−２）は、ＤＡ変換処理部１（１０−１）の出力抵抗値の変化に応じて、当該出力抵抗値と略同じ抵抗値になるように抵抗値を変化させる可変抵抗回路を含むように構成してもよい。当該可変抵抗回路は、ＤＡ変換処理部１（１０−１）の抵抗ストリング回路と同じ構成にしてもよい。
【００５６】
ＤＡ変換処理部２（１０−２）は、ｎビットのうちの下位ｑビット（ｑ＝ｎ−ｐ）（すなわち、ｎ２＝ｑ）のデジタル信号４０−２をアナログ信号１２−２に変換する処理を行う。
【００５７】
ＤＡ変換処理部２（１０−２）は、抵抗ストリング型のＤＡ変換回路として構成してもよい。この場合、出力抵抗調整部１（２０−１）は、ＤＡ変換処理部２（１０−２）の出力抵抗値の変化に応じて、当該出力抵抗値と略同じ抵抗値になるように抵抗値を変化させる可変抵抗回路を含むように構成してもよい。当該可変抵抗回路は、ＤＡ変換処理部２（１０−２）の抵抗ストリング回路と同じ構成にしてもよい。
【００５８】
また、ＤＡ変換処理部２（１０−２）は、Ｒ−２Ｒ抵抗ラダー型のＤＡ変換回路として構成してもよい。この場合、出力抵抗調整部１（２０−１）は、ＤＡ変換処理部２（１０−２）の出力抵抗値と略同じ抵抗値を有する抵抗回路を含むように構成してもよい。さらに、ＤＡ変換処理部２（１０−２）は、抵抗分圧回路により、抵抗ラダー回路の出力電圧の略１／２ｐの電圧を生成して出力抵抗調整部２（２０−２）に供給する出力電圧調整回路を含むように構成してもよい。
【００５９】
ＤＡ変換処理部１、２（１０−１、１０−２）の変換対象のビット数が同じになるように、すなわちｐ＝ｑとなるように構成してもよい。ＤＡ変換処理部１、２（１０−１、１０−２）を抵抗ストリング型のＤＡ変換回路として構成する場合には、ｐ＝ｑとなるように構成することにより、ＤＡ変換回路１に必要な抵抗の数を最小にすることができるので、ＤＡ変換回路１のレイアウト面積を最小にすることができる。
【００６０】
図３は、ＤＡ変換処理部の構成の一例について説明するための図である。
【００６１】
ＤＡ変換処理部ｉ（１０−ｉ）は抵抗ストリング型のｍビットＤＡ変換回路として構成されている（すなわち、図１でｎｉ＝ｍのケース）。
【００６２】
ＤＡ変換処理部ｉ（１０−ｉ）は、抵抗ストリング回路１１０を含む。抵抗ストリング回路１１０は、直列に接続された２ｍ個の抵抗Ｒ０〜Ｒ２ｍ−１と、２ｍ個のスイッチＳ０〜Ｓ２ｍ−１と、を含み、スイッチＳ０〜Ｓ２ｍ−１の各々の一端が抵抗Ｒ０〜Ｒ２ｍ−１の各々の一端と各ノードＮ０〜Ｎ２ｍ−１で接続され、スイッチＳ０〜Ｓ２ｍ−１の他端が共通接続されて電圧ＶＯを出力する出力端となるように構成されている。抵抗Ｒ０〜Ｒ２ｍ−１は同じ抵抗値Ｒを有し、抵抗Ｒ２ｍ−１の一端には基準電圧ＶＲＥＦが供給され、抵抗Ｒ０の一端はアナロググランドＡＶＳＳに接続されている。
【００６３】
ＤＡ変換処理部ｉ（１０−ｉ）は、ｍビットデコーダ（デコード回路）１２０を含む。ｍビットデコーダ１２０は、ｍビットデジタル信号Ｄｍ−１〜Ｄ０をデコードして抵抗ストリング回路１１０に含まれる２ｍ個のスイッチＳ０〜Ｓ２ｍ−１のオン又はオフをそれぞれ制御する２ｍ個の制御信号Ｙ０〜Ｙ２ｍ−１を生成する。制御信号Ｙｊ（ｊは０〜２ｍ−１のいずれか）が１の時はスイッチＳｊがオンになり、制御信号Ｙｊが０の時はスイッチＳｊがオフになる。図４に、ｍビットデコーダ１２０が出力する制御信号Ｙ０〜Ｙ２ｍ−１の真理値表を示す。図４に示すように、ｍビットデコーダ１２０はｍビットデジタル信号Ｄｍ−１〜Ｄ０の値に応じて制御信号Ｙ０〜Ｙ２ｍ−１のいずれか１つのみが１になり、その他の制御信号はすべて０になるようにデコードする。例えば、Ｄｍ−１〜Ｄ０がすべて０の時は制御信号Ｙ０のみが１になるので、スイッチＳ０のみがオンになりスイッチＳ１〜Ｓ２ｍ−１はオフになる。
【００６４】
スイッチＳｊがオンの時の出力電圧ＶＯはＶＯ＝ＶＲＥＦ×（ｊ×Ｒ）／２ｍとなるので、ＤＡ変換処理部ｉ（１０−ｉ）はＤｍ−１をＭＳＢとするｍビットＤＡ変換回路として機能する。
【００６５】
図５は、ＤＡ変換処理部の構成の他の例について説明するための図である。
【００６６】
ＤＡ変換処理部ｉ（１０−ｉ）はＲ−２Ｒ抵抗ラダー型のｍビットＤＡ変換回路として構成されている（すなわち、ｎｉ＝ｍのケース）。
【００６７】
ＤＡ変換処理部ｉ（１０−ｉ）は、抵抗ラダー回路１３０を含む。抵抗ラダー回路１３０は、抵抗値Ｒの抵抗と抵抗値２Ｒの抵抗とがはしご状に接続されて構成されている。すなわち、抵抗Ｒ（ｍ−１）Ａ（抵抗値２Ｒ）と抵抗Ｒ（ｍ−１）Ｂ（抵抗値Ｒ）がノードＮｍ−１で接続され、抵抗Ｒ（ｍ−２）Ａ（抵抗値２Ｒ）と抵抗Ｒ（ｍ−２）Ｂ（抵抗値Ｒ）がノードＮｍ−２で抵抗Ｒ（ｍ−１）Ｂと接続され、以下同様の接続を繰り返し、抵抗Ｒ１Ａ（抵抗値２Ｒ）と抵抗Ｒ１Ｂ（抵抗値Ｒ）がノードＮ１で抵抗Ｒ２Ｂと接続されている。さらに、抵抗Ｒ０Ａ（抵抗値２Ｒ）と抵抗Ｒ０Ｂ（抵抗値２Ｒ）がノードＮ０で抵抗Ｒ１Ｂと接続され、抵抗Ｒ０Ｂの他端はアナロググランドＡＶＳＳに接続されている。ノードＮｍ−１の電圧がＤＡ変換処理部ｉ（１０−ｉ）の出力電圧ＶＯになる。
【００６８】
ＤＡ変換処理部ｉ（１０−ｉ）は、スイッチング回路１４０を含む。スイッチング回路１４０は、４ビットデジタル信号Ｄｍ−１〜Ｄ０に応じて抵抗ラダー回路１３０の接続を切り替える処理を行う。スイッチング回路１４０はｍ個のバッファ（他のスイッチング素子でもよい）１４２−０〜１４２−（ｍ−１）で構成されている。バッファ１４２−０〜１４２−（ｍ−１）の出力は抵抗ラダー回路１３０を構成する抵抗Ｒ０〜Ｒ（ｍ−１）Ａの一端とそれぞれ接続されている。バッファ１４２−０〜１４２−（ｍ−１）は、それぞれデジタル信号Ｄｍ−１〜Ｄ０が０の時はＡＶＳＳを出力し、デジタル信号Ｄｍ−１〜Ｄ０が１の時はＶＲＥＦを出力する。
【００６９】
出力電圧ＶＯはデジタル信号Ｄｍ−１〜Ｄ０に応じて、ＶＯ＝ＶＲＥＦ×（Ｄｍ−１×（１／２）＋Ｄｍ−２×（１／２２）＋・・・＋Ｄ１×（１／２ｍ−１）＋Ｄ０×（１／２ｍ））となるので、ＤＡ変換処理部ｉ（１０−ｉ）はＤｍ−１をＭＳＢとするｍビットＤＡ変換回路として機能する。
【００７０】
図６は、出力抵抗調整部の機能ブロック図の一例である。
【００７１】
出力抵抗調整部１（２０−１）は、ｋ−１個の抵抗回路２〜ｋ（２６−１〜２６−ｋ）が直列接続されて構成される。
【００７２】
出力抵抗調整部ｊ（２０−ｊ）（ｊ＝２〜ｋ−１）は、ｋ−１個の抵抗回路１〜（ｊ−１）、（ｊ＋１）〜ｋ（２６−１〜２６−（ｊ−１）、２６−（ｊ＋１）〜２６−ｋ）が直列接続されて構成される。
【００７３】
出力抵抗調整部ｋ（２０−ｋ）は、ｋ−１個の抵抗回路１〜（ｋ−１）（２６−１〜２６−（ｋ−１））が直列接続されて構成される。
【００７４】
抵抗回路１〜ｋ（２６−１〜２６−ｋ）は、それぞれＤＡ変換処理部１〜ｋの出力抵抗ＲＯ１〜ＲＯｋと等価な抵抗回路である。
【００７５】
ここで、図３で説明した抵抗ストリング型のｍビットＤＡ変換回路の出力抵抗値はｍビット入力コードに応じて変動する。例えば、抵抗ストリング回路を構成するすべての抵抗の抵抗値をＲとすると、抵抗ストリング型のｍビットＤＡ変換回路の出力抵抗は、ｍビット入力コード（Ｄｍ−１,Ｄｍ−２,・・・,Ｄ０）を１０進数に変換した値Ｄに対して（２ｍ−Ｄ）×Ｒの抵抗値を有する抵抗とＤ×Ｒの抵抗値を有する抵抗の並列抵抗となる。従って、抵抗ストリング型のｍビットＤＡ変換回路の出力抵抗値ＲｏはＲｏ＝Ｒ×（Ｄ×（２ｍ−Ｄ））／２ｍとなるので入力コードに応じて変動する。
【００７６】
そのため、ＤＡ変換処理部１〜ｋ（１０−１〜１０−ｋ）の少なくとも１つが抵抗ストリング型のＤＡ変換回路として構成されている場合にＤＡ変換処理部１〜ｋ（１０−１〜１０−ｋ）の出力信号１２−１〜１２−ｋからＤＡ変換回路１の出力電圧ＶＯＵＴを直接的に生成すると正しい変換結果を出力することができない。
【００７７】
そこで、ＤＡ変換回路１では図６のような構成の出力抵抗調整部により抵抗ストリング型のＤＡ変換回路の出力抵抗値の変動分をキャンセルする。すなわち、ＤＡ変換処理部ｉ（ｉは１〜ｋのいずれか）（１０−ｉ）を抵抗ストリング型のＤＡ変換回路として構成した場合、ＤＡ変換処理部ｉ（１０−ｉ）に接続される出力抵抗調整部ｉ（２０−ｉ）以外の出力抵抗調整部はＤＡ変換処理部ｉ（１０−ｉ）の出力抵抗ＲＯｉと等価な抵抗回路ｉ（２６−ｉ）を含むので、ＤＡ変換処理部ｉ（１０−ｉ）の出力抵抗値の変動分をキャンセルすることができる。
【００７８】
また、例えば、ＤＡ変換回路１が３個のＤＡ変換処理部１〜３（１０−１〜１０−３）（すべて抵抗ストリング型のＤＡ変換回路）により構成されている場合であっても、図６の構成によれば、出力抵抗調整部１（２０−１）はＤＡ変換処理部２、３（１０−２、１０−３）の出力抵抗ＲＯ２、ＲＯ３とそれぞれ等価な抵抗回路２、３（２６−２、２６−３）を含み、出力抵抗調整部２（２０−２）はＤＡ変換処理部１、３（１０−１、１０−３）の出力抵抗ＲＯ１、ＲＯ３とそれぞれ等価な抵抗回路１、３（２６−１、２６−３）を含み、出力抵抗調整部３（２０−３）はＤＡ変換処理部１、２（１０−１、１０−２）の出力抵抗ＲＯ１、ＲＯ２とそれぞれ等価な抵抗回路１、２（２６−１、２６−２）を含むので、ＤＡ変換処理部１〜３（１０−１〜１０−３）の出力抵抗値の変動分をすべてキャンセルすることができる。
【００７９】
ＤＡ変換処理部ｉ（１０−ｉ）（ｉは１〜ｋのいずれか）が抵抗ストリング型のＤＡ変換回路として構成されている場合、抵抗回路ｉ（２６−ｉ）は、図７（Ａ）に示す抵抗回路として構成することができる。抵抗回路ｉ（２６−ｉ）は、ＤＡ変換処理部ｉ（１０−ｉ）の抵抗ストリング回路と同じ回路構成にしてもよい。
【００８０】
一方、図５で説明したＲ−２Ｒ抵抗ラダー型のｍビットＤＡ変換回路の出力抵抗値は、ｍビット入力コード（Ｄｍ−１,Ｄｍ−２,・・・,Ｄ０）によらずに一定値Ｒである。従って、例えば、ＤＡ変換処理部ｉ（１０−ｉ）（ｉは１〜ｋのいずれか）がＲ−２Ｒ抵抗ラダー型のＤＡ変換回路として構成されている場合、抵抗回路２６−ｉは図７（Ｂ）に示す抵抗回路として構成することができる。
【００８１】
なお、図６の構成によれば、出力抵抗調整部ｉ（２０−ｉ）は、ＤＡ変換処理部ｉ（１０−ｉ）を除くＤＡ変換処理部の出力抵抗と等価な抵抗回路をすべて含んで構成されているので、ＤＡ変換処理部ｉ（１０−ｉ）の出力抵抗と出力抵抗調整部ｉ（２０−ｉ）の内部抵抗の合成抵抗（出力信号生成部３０から見た出力抵抗）はすべて同じ値になる。従って、図２で説明したように、Ｖｊ（ｊ＝２〜ｋ）のスケールがＶ１のスケールの１／２（ｎ１＋・・・＋ｎｊ−１）となるようにＤＡ変換処理部１〜ｋ（１０−１〜１０−ｋ）を構成すれば、出力抵抗調整部１〜ｋ（２０−１〜２０−ｋ）の出力を接続する回路として出力信号生成部３０を構成することができる。
【００８２】
２．ＤＡ変換回路の第１の実施例
図８は、本実施の形態のＤＡ変換回路の構成の第１の例について説明するための図である。
【００８３】
ＤＡ変換回路３００は、１２ビットの入力コードＤｉ[１１：０]を出力電圧ＶＯＵＴに変換する１２ビットＤＡ変換回路である。
【００８４】
上位ビットＤＡ変換回路３１０は、６４個の抵抗（抵抗値Ｒ）を含む抵抗ストリング回路３１２と６ビットデコーダ３１４を含む抵抗ストリング型のＤＡ変換回路として構成され、上位６ビットコードＤｉ[１１：６]のＤＡ変換処理を行う。
【００８５】
下位ビットＤＡ変換回路３２０は、６４個の抵抗（抵抗値Ｒ）を含む抵抗ストリング回路３２２と６ビットデコーダ３２４を含む抵抗ストリング型のＤＡ変換回路として構成され、下位６ビットコードＤｉ[５：０]のＤＡ変換処理を行う。
【００８６】
基準電圧発生回路３３０は、抵抗分圧回路３３２により基準電圧ＶＳＵＢＲＥＦを生成して下位ビットＤＡ変換回路３２０の抵抗ストリング回路３２２に供給する。抵抗分圧回路３３２は、直列接続された抵抗値Ｒの６３個の抵抗と抵抗値Ｒ＋Ｒ／６３の抵抗により構成される。ここで、基準電圧ＶＳＵＢＲＥＦは、ＶＳＵＢＲＥＦ＝ＶＲＥＦ×（Ｒ＋Ｒ／６３）／（６４Ｒ＋Ｒ／６３）≒ＶＲＥＦ／６４となるので、上位ビットＤＡ変換回路３１０の抵抗ストリング回路３１２に供給される基準電圧ＶＲＥＦのほぼ１／２６の電圧である。従って、下位ビットＤＡ変換回路３２０の出力電圧のスケールは上位ビットＤＡ変換回路３１０の出力電圧のスケールの１／２６になる。そのため、前述の通り、出力電圧生成回路３６０は、上位ビット出力抵抗調整回路３４０の出力と下位ビット出力抵抗調整回路３５０の出力を接続する回路として構成することができる。
【００８７】
上位ビット出力抵抗調整回路３４０は、可変抵抗回路３４２と抵抗回路３４４を含んで構成されている。可変抵抗回路３４２は、下位ビットＤＡ変換回路３２０の抵抗ストリング回路３２２と同じ構成の回路である。また、可変抵抗回路３４２の抵抗Ｒ６３の一端と抵抗Ｒ００の一端は抵抗回路３４４と接続されている。さらに、下位ビットＤＡ変換回路３２０の６ビットデコーダ３２４が生成する制御信号により可変抵抗回路３４２に含まれる６４個のスイッチのオン又はオフが制御される。従って、上位ビット出力抵抗調整回路３４０は図９（Ａ）に示す等価回路で表現することができる。ここで、Ｄは下位６ビットコードＤｉ[５：０]を１０進数に変換した値である。
【００８８】
一方、下位ビットＤＡ変換回路３２０の抵抗ストリング回路３２２の出力抵抗と基準電圧発生回路３３０の抵抗分圧回路３３２の出力抵抗は、図９（Ｂ）の等価回路で表現される。図９（Ａ）の等価回路と図９（Ｂ）の等価回路において、可変抵抗回路３４２の内部抵抗と抵抗ストリング回路３２２の出力抵抗は、下位６ビットコードＤｉ[５：０]に依存せずに常に同じ抵抗値になる。また、図９（Ｂ）の等価回路において、抵抗分圧回路３３２の出力抵抗は抵抗値６３×Ｒの抵抗と抵抗値Ｒ＋Ｒ／６３の抵抗の並列抵抗になるのでその抵抗値はほぼＲに等しい。すなわち、抵抗回路３４４の抵抗値Ｒは基準電圧発生回路３３０（抵抗分圧回路３３２）の抵抗値とほぼ同じである。結局、上位ビット出力抵抗調整回路３４０の内部抵抗値は、下位ビットＤＡ変換回路３２０の出力抵抗と基準電圧発生回路３３０の出力抵抗を合成した出力抵抗値とほぼ同じになる。
【００８９】
下位ビット出力抵抗調整回路３５０は、可変抵抗回路３５２を含んで構成されている。可変抵抗回路３５２は、上位ビットＤＡ変換回路３１０の抵抗ストリング回路３１２と同じ構成の回路である。また、抵抗ストリング回路３５２の抵抗Ｒ６３の一端と抵抗Ｒ００の一端が接続されている。さらに、上位ビットＤＡ変換回路３１０の６ビットデコーダ３１４が生成する制御信号により可変抵抗回路３５２に含まれる６４個のスイッチのオン又はオフが制御される。従って、下位ビット出力抵抗調整回路３５０の内部抵抗値は、上位ビットＤＡ変換回路３１０の出力抵抗値と同じになる。
【００９０】
以上説明した通り、上位ビット出力抵抗調整回路３４０の内部抵抗値は下位ビットＤＡ変換回路３２０の出力抵抗と基準電圧発生回路３３０の出力抵抗を合成した出力抵抗値とほぼ同じであり、下位ビット出力抵抗調整回路３５０の内部抵抗値は上位ビットＤＡ変換回路３１０の出力抵抗値と同じである。従って、出力電圧生成回路３６０から上位ビット出力抵抗調整回路３４０を見た時の出力抵抗値と出力電圧生成回路３６０から下位ビット出力抵抗調整回路３５０を見た時の出力抵抗値はほぼ等しく、１２ビット精度の１ＬＳＢに影響を与えない程度の誤差しかない。
【００９１】
ＤＡ変換回路３００では１２ビットコードをちょうど半分に上位６ビットと下位６ビットに分割してそれぞれＤＡ変換処理を行う。そのため、抵抗ストリング回路３１２、３２２、可変抵抗回路３４２、３５２はすべて全く同じ構成にすることができる。従って、抵抗ストリング回路３１２、３２２、可変抵抗回路３４２、３５２については同一のレイアウトパターンを使用することができる。
【００９２】
また、抵抗ストリング回路３１２、３２２、可変抵抗回路３４２、３５２の直列に接続された６４個の抵抗において、抵抗Ｒ００（抵抗値Ｒ）とアナロググランドＡＶＳＳの間に抵抗値Ｒ／６３の抵抗を直列に接続することにより抵抗分圧回路３３２を構成することができる。従って、抵抗分圧回路３３２を抵抗ストリング回路３１２、３２２、可変抵抗回路３４２、３５２の抵抗部分とほぼ同じレイアウトパターンにすることができる。
【００９３】
その結果、抵抗ストリング回路３１２、３２２、可変抵抗回路３４２、３５２、抵抗分圧回路３３２の各抵抗が製造ばらつきにより変動したとしても同じ方向に変動するので、ＤＡ変換回路３００の変換精度の劣化を抑制することができる。
【００９４】
また、ＤＡ変換回路３００は１２ビットコードをちょうど半分に上位６ビットと下位６ビットに分割することにより、１２ビットコードを２つに分割する場合において抵抗ストリング回路３１２、３２２の抵抗数が最小になるように構成している。その結果、可変抵抗回路３４２、３５２の抵抗数も最小になっている。従って、ＤＡ変換回路３００は、２つの抵抗ストリング型のＤＡ変換回路を使用しながら現実的なサイズで１２ビットの変換精度のＤＡ変換処理を実現することができる。
【００９５】
本実施の形態のＤＡ変換回路３００によれば、１２ビットのデジタル信号Ｄｉ[１１：０]を２つに分割した上位６ビット（Ｄｉ[１１：６]）に対して抵抗ストリング型のＤＡ変換回路として構成される上位ビットＤＡ変換回路３１０（第１のＤＡ変換処理部）が変換処理を行う。すなわち、上位６ビットのＤＡ変換処理は１／２６の変換精度を必要とするが、抵抗ストリング型のＤＡ変換回路が変換処理を行うことにより１／２６の変換精度を確保することができる。
【００９６】
また、本実施の形態のＤＡ変換回路３００によれば、下位６ビット（Ｄｉ[５：０]）の変換処理を行う下位ビットＤＡ変換回路３２０（第２のＤＡ変換処理部）に接続される下位ビット出力抵抗調整回路３５０（第２の出力抵抗調整部）は、上位ビットＤＡ変換回路３１０（抵抗ストリング型のＤＡ変換回路）の出力抵抗値と同じ抵抗値になるように抵抗値を変化させる可変抵抗回路３５２を含む。従って、抵抗ストリング型のＤＡ変換回路の出力抵抗値の変動によるＤＡ変換精度の劣化を抑制することができる。
【００９７】
また、本実施の形態のＤＡ変換回路３００によれば、下位ビット出力抵抗調整回路３５０の可変抵抗回路３５２は上位ビットＤＡ変換回路３１０の抵抗ストリング回路３１２と同じ構成であるので、下位ビット出力抵抗調整回路３５０の抵抗値を上位ビットＤＡ変換回路３１０の出力抵抗値と同じ抵抗値にすることが簡単にできる。
【００９８】
また、本実施の形態のＤＡ変換回路３００によれば、下位ビット出力抵抗調整回路３５０の可変抵抗回路３５２と上位ビットＤＡ変換回路３１０の抵抗ストリング回路３１２が同じ構成なので、同じレイアウトパターンを使用することができる。従って、製造ばらつきによる抵抗値の変動分もキャンセルすることができるので、より高性能のＤＡ変換回路を提供することができる。
【００９９】
また、本実施の形態のＤＡ変換回路３００によれば、上位ビットＤＡ変換回路３１０だけでなく下位ビットＤＡ変換回路３２０も抵抗ストリング型のＤＡ変換回路として構成される。従って、下位ビットＤＡ変換回路３２０は１／２６の変換精度を確保することができるので、全体として１／２１２の変換精度を確保することができる。
【０１００】
また、本実施の形態のＤＡ変換回路３００によれば、上位ビットＤＡ変換回路３１０の出力に接続される上位ビット出力抵抗調整回路３４０（第１の出力抵抗調整部）は、下位ビットＤＡ変換回路３２０（抵抗ストリング型のＤＡ変換回路）の出力抵抗値と同じ抵抗値になるように抵抗値を変化させる可変抵抗回路３４２を含む。従って、抵抗ストリング型のＤＡ変換回路の出力抵抗値の変動によるＤＡ変換精度の劣化を抑制することができる。
【０１０１】
また、本実施の形態のＤＡ変換回路３００によれば、上位ビット出力抵抗調整回路３４０の可変抵抗回路３４２は下位ビットＤＡ変換回路３２０の抵抗ストリング回路３２２と同じ構成であるので、上位ビット出力抵抗調整回路３４０の抵抗値を下位ビットＤＡ変換回路３２０の出力抵抗値と同じ抵抗値にすることが簡単にできる。
【０１０２】
また、本実施の形態のＤＡ変換回路３００によれば、上位ビット出力抵抗調整回路３４０の可変抵抗回路３４２と下位ビットＤＡ変換回路３２０の抵抗ストリング回路３２２が同じ構成なので、同じレイアウトパターンを使用することができる。従って、製造ばらつきによる抵抗値の変動分もキャンセルすることができるので、より高性能のＤＡ変換回路を提供することができる。
【０１０３】
また、本実施の形態のＤＡ変換回路３００によれば、下位ビットＤＡ変換回路３２０の抵抗ストリング回路３２２には、上位ビットＤＡ変換回路３１０の抵抗ストリング回路３１２に供給される基準電圧ＶＲＥＦの１／２６の基準電圧が供給される。従って、下位ビットＤＡ変換回路３２０の出力電圧のスケールは、上位ビットＤＡ変換回路３１０の出力電圧のスケールの１／２６になる。そのため、下位ビットＤＡ変換回路３２０の出力電圧を調整するための回路が不要である。
【０１０４】
また、本実施の形態のＤＡ変換回路３００によれば、上位ビット出力抵抗調整回路３４０は、下位ビットＤＡ変換回路３２０の出力抵抗値と同じ抵抗値になるように抵抗値を変化させる可変抵抗回路３４２だけでなく、基準電圧発生回路３３０（基準電圧供給部）の出力抵抗値とほぼ同じ抵抗値Ｒを有する抵抗回路３４４も含む。従って、出力電圧生成回路３６０（出力信号生成部）から上位ビット出力抵抗調整回路３４０を見た時の出力抵抗値と下位ビット出力抵抗調整回路３５０を見た時の出力抵抗値がほぼ同じ抵抗値になるようにすることができる。従って、より高性能のＤＡ変換回路を提供することができる。
【０１０５】
また、本実施の形態のＤＡ変換回路３００によれば、上位ビット数ｐと下位ビット数ｑが同じ（ｎ／２）になるように上位ビットＤＡ変換回路３１０と下位ビットＤＡ変換回路３２０を構成するので、全く同じ回路構成の抵抗ストリング型のＤＡ変換回路を使用することができる。さらに、上位ビット出力抵抗調整回路３４０と下位ビット出力抵抗調整回路３５０の構成も上位ビットＤＡ変換回路３１０、下位ビットＤＡ変換回路３２０と同じ構成とすることができる。すなわち、上位ビット出力抵抗調整回路３４０、下位ビット出力抵抗調整回路３５０、上位ビット出力抵抗調整回路３４０、下位ビット出力抵抗調整回路３５０をすべて同じ構成とすることができるので、同じレイアウトパターンを使用することができる。従って、製造ばらつきによる抵抗値の変動分をキャンセルすることができるので、より高性能のＤＡ変換回路を提供することができる。
【０１０６】
３．ＤＡ変換回路の第２の実施例
図１０は、本実施の形態のＤＡ変換回路の構成の第２の例について説明するための図である。
【０１０７】
ＤＡ変換回路４００は、１２ビットの入力コードＤｉ[１１：０]を出力電圧ＶＯＵＴに変換する１２ビットＤＡ変換回路である。
【０１０８】
上位ビットＤＡ変換回路４１０は、２５６個の抵抗（抵抗値Ｒ）を含む抵抗ストリング回路４１２と８ビットデコーダ４１４を含む抵抗ストリング型のＤＡ変換回路として構成され、上位８ビットコードＤｉ[１１：４]のＤＡ変換処理を行う。
【０１０９】
下位ビットＤＡ変換回路４２０は、抵抗値Ｒの３個の抵抗と抵抗値２Ｒの５個の抵抗により構成される抵抗ラダー回路４２２と、４つのバッファにより構成されるスイッチング回路４２４と、出力電圧調整回路４２６を含むＲ−２Ｒ抵抗ラダー型のＤＡ変換回路として構成され、下位４ビットコードＤｉ[３：０]のＤＡ変換処理を行う。
【０１１０】
上位ビットＤＡ変換回路４１０の抵抗ストリング回路４１２と下位ビットＤＡ変換回路４２０の抵抗ラダー回路４２２及びスイッチング回路４２４はともに同じ基準電圧ＶＲＥＦで動作するので、抵抗ストリング回路４１２の出力電圧のスケールと抵抗ラダー回路４２２の出力電圧のスケールは同じである。そこで、抵抗ラダー回路４２２の出力電圧を約１／２８にするために出力電圧調整回路４２６が挿入されている。
【０１１１】
出力電圧調整回路４２６は、直列に接続された１５個の抵抗（抵抗値Ｒ）と並列に接続された１６個の抵抗（抵抗値Ｒ）が抵抗ラダー回路４２２の出力とＡＶＳＳの間に直列に接続されている。そして、抵抗ラダー回路４２２の出力抵抗は入力コードＤｉ[３：０]によらず一定値Ｒなので、出力電圧調整回路４２６の出力電圧は、抵抗ラダー回路４２２の出力抵抗（抵抗値Ｒ）、直列に接続された１５個の抵抗（抵抗値Ｒ）及び並列に接続された１６個の抵抗（抵抗値Ｒ）により分圧されて抵抗ラダー回路４２２の出力電圧の約１／２８になる。
【０１１２】
上位ビット出力抵抗調整回路４４０は、抵抗回路４４２を含んで構成されている。抵抗回路４４２は、抵抗値Ｒの抵抗４４４が追加されている点を除いて出力電圧調整回路４２６と同じ構成である。抵抗４４４が追加されているのは、抵抗ラダー回路４２２の出力抵抗値Ｒの分をキャンセルするためである。従って、上位ビット出力抵抗調整回路４４０の内部抵抗値は、下位ビットＤＡ変換回路４２０の出力抵抗値（抵抗ラダー回路４２２の出力抵抗と出力電圧調整回路４２６の出力抵抗を合成した出力抵抗値）と同じになる。
【０１１３】
下位ビット出力抵抗調整回路４５０は、可変抵抗回路４５２を含んで構成されている。可変抵抗回路４５２は、上位ビットＤＡ変換回路４１０の抵抗ストリング回路４１２と同じ構成の回路である。また、抵抗ストリング回路４５２の抵抗Ｒ２５５の一端と抵抗Ｒ０００の一端が接続されている。さらに、上位ビットＤＡ変換回路４１０の８ビットデコーダ４１４が生成する制御信号により可変抵抗回路４５２に含まれる２５６個のスイッチのオン又はオフが制御される。従って、下位ビット出力抵抗調整回路４５０の内部抵抗値は、上位ビットＤＡ変換回路４１０の出力抵抗値と同じになる。
【０１１４】
以上説明した通り、上位ビット出力抵抗調整回路４４０の内部抵抗値は下位ビットＤＡ変換回路４２０の出力抵抗値と同じであり、下位ビット出力抵抗調整回路４５０の内部抵抗値は上位ビットＤＡ変換回路４１０の出力抵抗値と同じである。従って、出力電圧生成回路４６０から上位ビット出力抵抗調整回路４４０を見た時の出力抵抗値と出力電圧生成回路４６０から下位ビット出力抵抗調整回路４５０を見た時の出力抵抗値は等しい。また、前述の通り、下位ビットＤＡ変換回路４２０の出力電圧のスケールは上位ビットＤＡ変換回路４１０の出力電圧のスケールの約１／２８になる。そのため、ＤＡ変換回路４００は１２ビット精度のＤＡ変換処理を行うことができる。
【０１１５】
ＤＡ変換回路４００では１２ビットコードを上位８ビットと下位４ビットに分割してそれぞれＤＡ変換処理を行う。そして、１２ビット精度が要求される上位８ビットのＤＡ変換処理は抵抗ストリング型のＤＡ変換回路により行い、４ビット精度でよい下位４ビットのＤＡ変換処理はレイアウト面積の小さいＲ−２Ｒ抵抗ラダー型のＤＡ変換回路により行う。従って、ＤＡ変換回路４００は、現実的なサイズで１２ビットの変換精度のＤＡ変換処理を実現することができる。
【０１１６】
また、ＤＡ変換回路４００では抵抗ストリング回路４１２と可変抵抗回路４５２は全く同じ構成である。従って、抵抗ストリング回路４１２と可変抵抗回路４５２については同一のレイアウトパターンを使用することができる。さらに、出力電圧調整回路４２６において、抵抗値Ｒのダミー抵抗４２８を配置することにより出力電圧調整回路４２６と抵抗回路４４２のレイアウトパターンが同じになるようにしている。その結果、抵抗ストリング回路４１２と可変抵抗回路４５２の各抵抗及び出力電圧調整回路４２６と抵抗回路４４２の各抵抗が製造ばらつきにより変動したとしてもそれぞれ同じ方向に変動するので、ＤＡ変換回路４００の変換精度の劣化を抑制することができる。
【０１１７】
本実施の形態のＤＡ変換回路４００によれば、１２ビットのデジタル信号Ｄｉ[１１：０]を２つに分割した上位８ビット（Ｄｉ[１１：４]）に対して抵抗ストリング型のＤＡ変換回路として構成される上位ビットＤＡ変換回路４１０（第１のＤＡ変換処理部）が変換処理を行う。すなわち、上位８ビットのＤＡ変換処理は１／２８の変換精度を必要とするが、抵抗ストリング型のＤＡ変換回路が変換処理を行うことにより１／２８の変換精度を確保することができる。
【０１１８】
また、本実施の形態のＤＡ変換回路４００によれば、下位４ビット（Ｄｉ[３：０]）の変換処理を行う下位ビットＤＡ変換回路４２０（第２のＤＡ変換処理部）に接続される下位ビット出力抵抗調整回路４５０（第２の出力抵抗調整部）は、上位ビットＤＡ変換回路４１０（抵抗ストリング型のＤＡ変換回路）の出力抵抗値と同じ抵抗値になるように抵抗値を変化させる可変抵抗回路４５２を含む。従って、抵抗ストリング型のＤＡ変換回路の出力抵抗値の変動によるＤＡ変換精度の劣化を抑制することができる。
【０１１９】
また、本実施の形態のＤＡ変換回路４００によれば、下位ビット出力抵抗調整回路４５０の可変抵抗回路４５２は上位ビットＤＡ変換回路４１０の抵抗ストリング回路４１２と同じ構成であるので、下位ビット出力抵抗調整回路４５０の抵抗値を上位ビットＤＡ変換回路４１０の出力抵抗値と同じ抵抗値にすることが簡単にできる。
【０１２０】
また、本実施の形態のＤＡ変換回路４００によれば、下位ビット出力抵抗調整回路４５０の可変抵抗回路４５２と上位ビットＤＡ変換回路４１０の抵抗ストリング回路４１２が同じ構成なので、同じレイアウトパターンを使用することができる。従って、製造ばらつきによる抵抗値の変動分もキャンセルすることができるので、より高性能のＤＡ変換回路を提供することができる。
【０１２１】
また、本実施の形態のＤＡ変換回路４００によれば、下位ビットＤＡ変換回路４２０はＲ−２Ｒ抵抗ラダー型のＤＡ変換回路として構成される。従って、下位ビットＤＡ変換回路４２０を抵抗ストリング型のＤＡ変換回路として構成する場合と比較して第２のＤＡ変換処理部のレイアウト面積を小さくすることができる。
【０１２２】
また、本実施の形態のＤＡ変換回路４００によれば、上位ビットＤＡ変換回路４１０の出力に接続される下位ビット出力抵抗調整回路４５０は、下位ビットＤＡ変換回路４２０（Ｒ−２Ｒ抵抗ラダー型のＤＡ変換回路）の出力抵抗値Ｒと同じ抵抗値を有する抵抗４４４を含む。従って、Ｒ−２Ｒ抵抗ラダー型のＤＡ変換回路の出力抵抗値Ｒをキャンセルすることができる。
【０１２３】
また、図８のＤＡ変換回路３００のように、上位ビットＤＡ変換回路４１０に供給される基準電圧ＶＲＥＦの１／２８の基準電圧を下位ビットＤＡ変換回路４２０に供給するとスイッチング回路４２４が動作できなくなるが、本実施の形態のＤＡ変換回路４００によれば、出力電圧調整回路４２６が、抵抗ラダー回路４２２の出力電圧のほぼ１／２８の電圧を生成して下位ビット出力抵抗調整回路４５０に供給する。従って、下位ビットＤＡ変換回路４２０が正常にＤＡ変換処理を行うことができる。
【０１２４】
４．集積回路装置
図１１は、本実施の形態の集積回路装置のブロック図の一例である。
【０１２５】
マイクロコンピュータ（集積回路装置）７００は、ＣＰＵ５１０、キャッシュメモリ５２０、ＲＯＭ７１０、ＲＡＭ７２０、ＭＭＵ７３０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＭＡコントローラ５７０、割り込みコントローラ５８０、通信制御回路５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置６６０、プリスケーラ６７０、クロック停止制御回路７４０及びそれらを接続する汎用バス６８０、専用バス７５０等、各種ピン６９０等を含む。
【０１２６】
Ｄ／Ａ変換器６２０は、本実施の形態のＤＡ変換回路である。本実施の形態のＤＡ変換回路を組み込むことにより、比較的大きいビット数のＤＡ変換処理を行う集積回路装置を低コストで提供することができる。
【０１２７】
５．電子機器
図１２に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（集積回路装置）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【０１２８】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。
【０１２９】
音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【０１３０】
図１３（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【０１３１】
図１３（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【０１３２】
図１３（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【０１３３】
本実施の形態の集積回路装置を図１３（Ａ）〜図１３（Ｃ）の電子機器に組み込むことにより、パフォーマンスの高い電子機器を低コストで提供することができる。
【０１３４】
なお、本実施形態を利用できる電子機器としては、図１３（Ａ）〜図１３（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等の種々の電子機器を考えることができる。
【０１３５】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１３６】
例えば、図８で説明したＤＡ変換回路３００は、上位ビットと下位ビットを６ビットに分割しているが、任意のビット数に分割することができる。また、３つ以上に分割することもできる。同様に、図１０で説明したＤＡ変換回路４００は、上位ビットと下位ビットをそれぞれ８ビットと４ビットに分割しているが、任意のビット数に分割することができる。また、３つ以上に分割することもできる。
【０１３７】
また、例えば、図８で説明したＤＡ変換回路３００において、上位ビットＤＡ変換回路３１０の抵抗ストリング回路３１２に供給される基準電圧ＶＲＥＦと同じ基準電圧を下位ビットＤＡ変換回路３２０の抵抗ストリング回路３２２に供給し（従って、基準電圧発生回路３３０を削除し）、下位ビットＤＡ変換回路３２０の抵抗ストリング回路３２２の出力電圧を１／２８にする回路を追加する構成にしてもよい。
【０１３８】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【０１３９】
【図１】本実施の形態のＤＡ変換回路のブロック図。
【図２】ＤＡ変換回路の等価回路の一例を示す図。
【図３】ＤＡ変換処理部の構成の一例について説明するための図。
【図４】ｍビットデコーダの真理値表を示す図。
【図５】ＤＡ変換処理部の構成の一例について説明するための図。
【図６】出力抵抗調整部の機能ブロック図の一例。
【図７】図７（Ａ）、図７（Ｂ）は、出力抵抗調整部の抵抗回路の構成例を示す図である。
【図８】本実施の形態のＤＡ変換回路の構成の第１の例について説明するための図。
【図９】図９（Ａ）は、上位ビット出力抵抗調整回路の等価回路の一例を示す図であり、図９（Ｂ）は、下位ビットＤＡ変換回路の出力抵抗と基準電圧発生回路の出力抵抗の等価回路の一例を示す図である。
【図１０】本実施の形態のＤＡ変換回路の構成の第２の例について説明するための図。
【図１１】本実施の形態の集積回路装置のブロック図の一例。
【図１２】集積回路装置を含む電子機器のブロック図の一例。
【図１３】図１３（Ａ）〜図１３（Ｃ）は、種々の電子機器の外観図の例。
【符号の説明】
【０１４０】
１  ＤＡ変換回路、１０−１〜１０−ｋ  ＤＡ変換処理部、１４−１〜１４−ｋ  出力抵抗、２０−１〜２０−ｋ  出力抵抗調整部、２４−１〜２４−ｋ  抵抗、２６−１〜２６−ｋ  抵抗回路、３０  出力信号生成部、３２  出力電圧、４０  デジタル信号、４０−１〜４０−ｋ  デジタル信号、１１０  抵抗ストリング回路、１２０  ｍビットデコーダ、１３０  抵抗ラダー回路、１４０  スイッチング回路、１４２−０〜１４０−（ｍ−１）  バッファ、３００  ＤＡ変換回路、３１０  上位ビットＤＡ変換回路、３１２  抵抗ストリング回路、３１４  ６ビットデコーダ、３２０  下位ビットＤＡ変換回路、３２２  抵抗ストリング回路、３２４  ６ビットデコーダ、３３０  基準電圧発生回路、３３２  抵抗分圧回路、３４０  上位ビット出力抵抗調整回路、３４２  可変抵抗回路、３４４  抵抗回路、３５０  下位ビット出力抵抗調整回路、３５２  可変抵抗回路、３６０  出力電圧生成回路、４００  ＤＡ変換回路、４１０  上位ビットＤＡ変換回路、４１２  抵抗ストリング回路、４１４  ８ビットデコーダ、４２０  下位ビットＤＡ変換回路、４２２  Ｒ−２Ｒ抵抗ラダー回路、４２４  スイッチング回路、４２６  出力電圧調整回路、４２８  抵抗、４４０  上位ビット出力抵抗調整回路、４４２  抵抗回路、４５０  下位ビット出力抵抗調整回路、４５２  可変抵抗回路、４６０  出力電圧生成回路、５１０  ＣＰＵ、５２０  キャッシュメモリ、５３０  ＬＣＤコントローラ、５４０  リセット回路、５５０  プログラマブルタイマ、５６０  リアルタイムクロック（ＲＴＣ）、５７０  ＤＭＡコントローラ、５８０  割り込みコントローラ、５９０  通信制御回路、６００  バスコントローラ、６１０  Ａ／Ｄ変換器、６２０  Ｄ／Ａ変換器、６３０  入力ポート、６４０  出力ポート、６５０  Ｉ／Ｏポート、６６０  クロック発生装置、６７０  プリスケーラ、６８０  汎用バス、６９０  各種ピン、７００  マイクロコンピュータ（集積回路装置）、７１０  ＲＯＭ、７２０  ＲＡＭ、７３０  ＭＭＵ、７４０  クロック停止制御回路、７５０  専用バス、８００  電子機器、８１０  マイクロコンピュータ（集積回路装置）、８２０  入力部、８３０  メモリ、８４０  電源生成部、８５０  ＬＣＤ、８６０  音出力部、９５０  携帯電話、９５２  ダイヤルボタン、９５４  ＬＣＤ、９５６  スピーカ、９６０  携帯型ゲーム装置、９６２  操作ボタン、９６４  十字キー、９６６  ＬＣＤ、９６８  スピーカ、９７０  パーソナルコンピュータ、９７２  キーボード、９７４  ＬＣＤ、９７６  音出力部
【図１】
0004412510.tif 000002
【図２】
0004412510.tif 000003
【図３】
0004412510.tif 000004
【図４】
0004412510.tif 000005
【図５】
0004412510.tif 000006
【図６】
0004412510.tif 000007
【図７】
0004412510.tif 000008
【図８】
0004412510.tif 000009
【図９】
0004412510.tif 000010
【図１０】
0004412510.tif 000011
【図１１】
0004412510.tif 000012
【図１２】
0004412510.tif 000013
【図１３】
0004412510.tif 000014