(57)【特許請求の範囲】
【請求項１】
Ｎ型半導体基板の表面の、Ｐ型の縦型ＭＯＳトランジスタ形成予定領域にＰ型埋め込み層を形成するＰ型埋め込み層形成工程と、
前記Ｎ型半導体基板上にＮ型のエピタキシャル成長層を形成するＮ型エピタキシャル成長層形成工程と、
前記エピタキシャル成長層上の、Ｎ型の横型ＭＯＳトランジスタ及びＰ型の縦型ＭＯＳトランジスタ形成予定領域にＰ型のウェル層を形成するＰ型ウェル層形成工程と、
前記エピタキシャル層上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＮ型のボディ領域を形成するボディ領域形成工程と、
前記エピタキシャル成長層上のＰ型の縦型ＭＯＳトランジスタ形成予定領域に、半導体基板の内部に向かってＰ型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
前記エピタキシャル成長層の表面及び前記トレンチの壁面に沿ってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記エピタキシャル成長層の表面に形成された前記ゲート絶縁膜の上および前記トレンチの壁面に形成された前記ゲート絶縁膜の表面に、前記トレンチの内部が完全に埋まらない厚さの多結晶シリコン層を堆積し、前記多結晶シリコン層中にＰ型の不純物をイオン注入法により注入する、Ｐ型多結晶シリコン層形成工程と、
前記Ｐ型多結晶シリコン層の表面に高融点金属シリサイドを形成するとともに、前記高融点金属シリサイドにより完全に前記トレンチの内部を埋め込むシリサイド膜形成工程と、
前記高融点金属シリサイド及び前記多結晶シリコン層に対してエッチングを行い、前記エピタキシャル層上及び前記トレンチ内にゲート電極を形成するゲート電極形成工程と、
前記エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＮ型不純物を導入し低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、
前記エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＰ型不純物を導入し低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、
前記エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域にＮ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と
前記エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域及び、前記Ｐ型の縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｐ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程と
前記ゲート電極上に中間絶縁膜を堆積する中間絶縁膜堆積工程と、
前記横型ＭＯＳトランジスタと縦型トランジスタのソース・ドレイン上の前記中間絶縁膜及びゲート電極の金属電極形成予定領域にコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホールを介して前記ゲート電極及びソース・ドレインに金属電極を形成する金属電極形成工程と、
を含む半導体集積回路装置の製造方法。
【請求項２】
Ｎ型半導体基板の表面の、Ｎ型の横型ＭＯＳトランジスタ及びＰ型の縦型ＭＯＳトランジスタ形成予定領域にＰ型のウェル層を形成するＰ型ウェル層形成工程と、
前記半導体基板上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＮ型のボディ領域を形成するボディ領域形成工程と、
前記半導体基板上のＰ型の縦型ＭＯＳトランジスタ形成予定領域に、前記半導体基板の内部に向かって前記Ｐ型ウェル層の深さを越えない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
前記半導体基板の表面及び前記トレンチの壁面に沿ってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記半導体基板の表面に形成された前記ゲート絶縁膜の上および前記トレンチの壁面に形成された前記ゲート絶縁膜の表面に、前記トレンチの内部が完全に埋まらない厚さの多結晶シリコン層を堆積し、前記多結晶シリコン層中にＰ型の不純物をイオン注入法により注入する、Ｐ型多結晶シリコン層形成工程と、
前記Ｐ型多結晶シリコン層の表面に高融点金属シリサイドを形成するとともに、前記高融点金属シリサイドにより完全に前記トレンチの内部を埋め込むシリサイド膜形成工程と、
前記高融点金属シリサイド及び前記多結晶シリコン層に対してエッチングを行い、前記半導体基板上及び前記トレンチ内にゲート電極を形成するゲート電極形成工程と、
前記半導体基板上のＮ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＮ型不純物を導入し低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、
前記半導体基板上のＰ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＰ型不純物を導入し低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、
前記半導体基板上のＮ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域にＮ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と
前記半導体基板上のＰ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域及び、前記Ｐ型の縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｐ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程と
前記ゲート電極上に中間絶縁膜を堆積する中間絶縁膜堆積工程と、
前記横型ＭＯＳトランジスタと縦型トランジスタのソース・ドレイン上の前記中間絶縁膜及びゲート電極の金属電極形成予定領域にコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホールを介して前記ゲート電極及びソース・ドレインに金属電極を形成する金属電極形成工程と、
を含む半導体集積回路装置の製造方法。
【請求項３】
Ｎ型半導体基板の表面の、Ｐ型の縦型ＭＯＳトランジスタ形成予定領域にＰ型埋め込み層を形成するＰ型埋め込み層形成工程と、
前記Ｎ型半導体基板の表面の、横型ＭＯＳトランジスタ形成予定領域にＮ型埋め込み層を形成するＮ型埋め込み層形成工程と、
前記Ｎ型半導体基板上に、Ｐ型のエピタキシャル成長層を形成するＰ型エピタキシャル成長層形成工程と、
前記エピタキシャル成長層上の、Ｐ型の横型ＭＯＳトランジスタ形成予定領域及び、Ｎ型の横型ＭＯＳトランジスタ形成予定領域の周囲及びＰ型の縦型ＭＯＳトランジスタ形成予定領域の周囲にＮ型の埋め込み層に達する深さまでＮ型のウェル層を形成するＮ型ウェル層形成工程と、
前記エピタキシャル層上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＮ型のボディ領域を形成するボディ領域形成工程と、
前記エピタキシャル成長層上のＰ型の縦型ＭＯＳトランジスタ形成予定領域に、前記半導体基板の内部に向かって前記Ｐ型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
前記エピタキシャル成長層の表面及び前記トレンチの壁面に沿ってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記エピタキシャル成長層の表面に形成された前記ゲート絶縁膜の上および前記トレンチの壁面に形成された前記ゲート絶縁膜の表面に、前記トレンチの内部が完全に埋まらない厚さの多結晶シリコン層を堆積し、前記多結晶シリコン層中にＰ型の不純物をイオン注入法により注入する、Ｐ型多結晶シリコン層形成工程と、
前記Ｐ型多結晶シリコン層の表面に高融点金属シリサイドを形成するとともに、前記高融点金属シリサイドにより完全に前記トレンチの内部を埋め込むシリサイド膜形成工程と、
前記高融点金属シリサイド及び前記多結晶シリコン層に対してエッチングを行い、前記エピタキシャル層上及び前記トレンチ内にゲート電極を形成するゲート電極形成工程と、
前記エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＮ型不純物を導入し低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、
前記エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＰ型不純物を導入し低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、
前記エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域にＮ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と
前記エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域及び、前記Ｐ型の縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｐ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程と
前記ゲート電極上に中間絶縁膜を堆積する中間絶縁膜堆積工程と、
前記横型ＭＯＳトランジスタと縦型トランジスタのソース・ドレイン上の前記中間絶縁膜及びゲート電極の金属電極形成予定領域にコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホールを介して前記ゲート電極及びソース・ドレインに金属電極を形成する金属電極形成工程と、
を含む半導体集積回路装置の製造方法。
【請求項４】
高濃度のＰ型半導体基板の表面の、横型ＭＯＳトランジスタ形成予定領域にＮ型埋め込み層を形成するＮ型埋め込み層形成工程と、
前記高濃度Ｐ型半導体基板上にＮ型のエピタキシャル成長層を形成するＮ型エピタキシャル成長層形成工程と、
前記エピタキシャル成長層上の、Ｎ型の横型ＭＯＳトランジスタ及びＰ型の縦型ＭＯＳトランジスタ形成予定領域に、Ｐ型の縦型ＭＯＳトランジスタ形成予定領域において前記高濃度Ｐ型半導体基板に達する深さまでＰ型のウェル層を形成するＰ型ウェル層形成工程と、
前記エピタキシャル成長層上の、Ｐ型の横型ＭＯＳトランジスタ形成予定領域及び、Ｐ型の縦型ＭＯＳトランジスタ形成予定領域の周囲にＮ型の埋め込み層に達する深さまでＮ型のウェル層を形成するＮ型ウェル層形成工程と、
前記エピタキシャル層上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＮ型のボディ領域を形成するボディ領域形成工程と、
前記エピタキシャル成長層上のＰ型の縦型ＭＯＳトランジスタ形成予定領域に、前記半導体基板の内部に向かって前記Ｐ型の高濃度基板に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
前記エピタキシャル成長層の表面及び前記トレンチの壁面に沿ってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記エピタキシャル成長層の表面に形成された前記ゲート絶縁膜の上および前記トレンチの壁面に形成された前記ゲート絶縁膜の表面に、前記トレンチの内部が完全に埋まらない厚さの多結晶シリコン層を堆積し、前記多結晶シリコン層中にＰ型の不純物をイオン注入法により注入する、Ｐ型多結晶シリコン層形成工程と、
前記Ｐ型多結晶シリコン層の表面に高融点金属シリサイドを形成するとともに、前記高融点金属シリサイドにより完全に前記トレンチの内部を埋め込むシリサイド膜形成工程と、
前記高融点金属シリサイド及び前記多結晶シリコン層に対してエッチングを行い、前記エピタキシャル層上及び前記トレンチ内にゲート電極を形成するゲート電極形成工程と、
前記エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＮ型不純物を導入し低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、
前記エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＰ型不純物を導入し低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、
前記エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域にＮ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と
前記エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域及び、前記Ｐ型の縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｐ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程と
前記ゲート電極上に中間絶縁膜を堆積する中間絶縁膜堆積工程と、
前記横型ＭＯＳトランジスタのソース・ドレイン上の前記中間絶縁膜及び縦型トランジスタのソース上の前記中間絶縁膜及びゲート電極の金属電極形成予定領域にコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホールを介して前記ゲート電極及びソース・ドレインに金属電極を形成する金属電極形成工程と
前記高濃度Ｐ型半導体基板裏面に、前記Ｐ型の縦型ＭＯＳトランジスタのドレイン金属電極を形成する、縦型ＭＯＳトランジスタドレイン金属電極形成工程と、
を含む半導体集積回路装置の製造方法。
【請求項５】
Ｎ型半導体基板の表面の、Ｐ型の縦型ＭＯＳトランジスタ形成予定領域にＰ型埋め込み層を形成するＰ型埋め込み層形成工程と、
前記Ｎ型半導体基板上にＮ型のエピタキシャル成長層を形成するＮ型エピタキシャル成長層形成工程と、
前記エピタキシャル成長層上の、Ｎ型の横型ＭＯＳトランジスタ及びＰ型の縦型ＭＯＳトランジスタ形成予定領域にＰ型のウェル層を形成するＰ型ウェル層形成工程と、
前記エピタキシャル層上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＮ型のボディ領域を形成するボディ領域形成工程と、
前記エピタキシャル層上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＰ型の低濃度ソース領域を形成するＰ型低濃度ソース領域形成工程と、
前記エピタキシャル成長層上のＰ型の縦型ＭＯＳトランジスタ形成予定領域に、前記半導体基板の内部に向かって前記Ｐ型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
前記エピタキシャル成長層の表面及び前記トレンチの壁面に沿ってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記エピタキシャル成長層の表面に形成された前記ゲート絶縁膜の上および前記トレンチの壁面に形成された前記ゲート絶縁膜の表面に、前記トレンチの内部が完全に埋まらない厚さの多結晶シリコン層を堆積し、前記多結晶シリコン層中にＰ型の不純物をイオン注入法により注入する、Ｐ型多結晶シリコン層形成工程と、
前記Ｐ型多結晶シリコン層の表面に高融点金属シリサイドを形成するとともに、前記高融点金属シリサイドにより完全に前記トレンチの内部を埋め込むシリサイド膜形成工程と、
前記高融点金属シリサイド及び前記多結晶シリコン層に対してエッチングを行い、前記エピタキシャル層上及び前記トレンチ内にゲート電極を形成するゲート電極形成工程と、
前記エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＮ型不純物を導入し低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、
前記エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＰ型不純物を導入し低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、
前記エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域にＮ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と
前記エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域及び、前記Ｐ型の縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｐ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程と
前記ゲート電極上に中間絶縁膜を堆積する中間絶縁膜堆積工程と、
前記横型ＭＯＳトランジスタと縦型トランジスタのソース・ドレイン上の前記中間絶縁膜及びゲート電極の金属電極形成予定領域にコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホールを介して前記ゲート電極及びソース・ドレインに金属電極を形成する金属電極形成工程と、
を含む半導体集積回路装置の製造方法。
【請求項６】
Ｎ型半導体基板の表面の、Ｎ型の横型ＭＯＳトランジスタ及びＰ型の縦型ＭＯＳトランジスタ形成予定領域にＰ型のウェル層を形成するＰ型ウェル層形成工程と、
前記半導体基板上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＮ型のボディ領域を形成するボディ領域形成工程と、
前記半導体基板上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＰ型の低濃度ソース領域を形成するＰ型低濃度ソース領域形成工程と、
前記半導体基板上のＰ型の縦型ＭＯＳトランジスタ形成予定領域に、前記半導体基板の内部に向かって前記Ｐ型ウェル層の深さを越えない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
前記半導体基板の表面及び前記トレンチの壁面に沿ってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記半導体基板の表面に形成された前記ゲート絶縁膜の上および前記トレンチの壁面に形成された前記ゲート絶縁膜の表面に、前記トレンチの内部が完全に埋まらない厚さの多結晶シリコン層を堆積し、前記多結晶シリコン層中にＰ型の不純物をイオン注入法により注入する、Ｐ型多結晶シリコン層形成工程と、
前記Ｐ型多結晶シリコン層の表面に高融点金属シリサイドを形成するとともに、前記高融点金属シリサイドにより完全に前記トレンチの内部を埋め込むシリサイド膜形成工程と、
前記高融点金属シリサイド及び前記多結晶シリコン層に対してエッチングを行い、前記半導体基板上及び前記トレンチ内にゲート電極を形成するゲート電極形成工程と、
前記半導体基板上のＮ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＮ型不純物を導入し低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、
前記半導体基板上のＰ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＰ型不純物を導入し低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、
前記半導体基板上のＮ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域にＮ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と
前記半導体基板上のＰ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域及び、前記Ｐ型の縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｐ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程と
前記ゲート電極上に中間絶縁膜を堆積する中間絶縁膜堆積工程と、
前記横型ＭＯＳトランジスタと縦型トランジスタのソース・ドレイン上の前記中間絶縁膜及びゲート電極の金属電極形成予定領域にコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホールを介して前記ゲート電極及びソース・ドレインに金属電極を形成する金属電極形成工程と、
を含む半導体集積回路装置の製造方法。
【請求項７】
Ｎ型半導体基板の表面の、Ｐ型の縦型ＭＯＳトランジスタ形成予定領域にＰ型埋め込み層を形成するＰ型埋め込み層形成工程と、
前記Ｎ型半導体基板の表面の、横型ＭＯＳトランジスタ形成予定領域にＮ型埋め込み層を形成するＮ型埋め込み層形成工程と、
前記Ｎ型半導体基板上に、Ｐ型のエピタキシャル成長層を形成するＰ型エピタキシャル成長層形成工程と、
前記エピタキシャル成長層上の、Ｐ型の横型ＭＯＳトランジスタ形成予定領域及び、Ｎ型の横型ＭＯＳトランジスタ形成予定領域の周囲及びＰ型の縦型ＭＯＳトランジスタ形成予定領域の周囲にＮ型の埋め込み層に達する深さまでＮ型のウェル層を形成するＮ型ウェル層形成工程と、
前記エピタキシャル層上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＮ型のボディ領域を形成するボディ領域形成工程と、
前記エピタキシャル層上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＰ型の低濃度ソース領域を形成するＰ型低濃度ソース領域形成工程と、
前記エピタキシャル成長層上のＰ型の縦型ＭＯＳトランジスタ形成予定領域に、前記半導体基板の内部に向かって前記Ｐ型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
前記エピタキシャル成長層の表面及び前記トレンチの壁面に沿ってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記エピタキシャル成長層の表面に形成された前記ゲート絶縁膜の上および前記トレンチの壁面に形成された前記ゲート絶縁膜の表面に、前記トレンチの内部が完全に埋まらない厚さの多結晶シリコン層を堆積し、前記多結晶シリコン層中にＰ型の不純物をイオン注入法により注入する、Ｐ型多結晶シリコン層形成工程と、
前記Ｐ型多結晶シリコン層の表面に高融点金属シリサイドを形成するとともに、前記高融点金属シリサイドにより完全に前記トレンチの内部を埋め込むシリサイド膜形成工程と、
前記高融点金属シリサイド及び前記多結晶シリコン層に対してエッチングを行い、前記エピタキシャル層上及び前記トレンチ内にゲート電極を形成するゲート電極形成工程と、
前記エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＮ型不純物を導入し低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、
前記エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＰ型不純物を導入し低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、
前記エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域にＮ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と
前記エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域及び、前記Ｐ型の縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｐ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程と
前記ゲート電極上に中間絶縁膜を堆積する中間絶縁膜堆積工程と、
前記横型ＭＯＳトランジスタと縦型トランジスタのソース・ドレイン上の前記中間絶縁膜及びゲート電極の金属電極形成予定領域にコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホールを介して前記ゲート電極及びソース・ドレインに金属電極を形成する金属電極形成工程と、
を含む半導体集積回路装置の製造方法。
【請求項８】
高濃度のＰ型半導体基板の表面の、横型ＭＯＳトランジスタ形成予定領域にＮ型埋め込み層を形成するＮ型埋め込み層形成工程と、
前記高濃度Ｐ型半導体基板上にＮ型のエピタキシャル成長層を形成するＮ型エピタキシャル成長層形成工程と、
前記エピタキシャル成長層上の、Ｎ型の横型ＭＯＳトランジスタ及びＰ型の縦型ＭＯＳトランジスタ形成予定領域に、Ｐ型の縦型ＭＯＳトランジスタ形成予定領域において前記高濃度Ｐ型半導体基板に達する深さまでＰ型のウェル層を形成するＰ型ウェル層形成工程と、
前記エピタキシャル成長層上の、Ｐ型の横型ＭＯＳトランジスタ形成予定領域及び、Ｐ型の縦型ＭＯＳトランジスタ形成予定領域の周囲にＮ型の埋め込み層に達する深さまでＮ型のウェル層を形成するＮ型ウェル層形成工程と、
前記エピタキシャル層上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＮ型のボディ領域を形成するボディ領域形成工程と、
前記エピタキシャル層上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＰ型の低濃度ソース領域を形成するＰ型低濃度ソース領域形成工程と、
前記エピタキシャル成長層上のＰ型の縦型ＭＯＳトランジスタ形成予定領域に、前記半導体基板の内部に向かって前記Ｐ型の高濃度基板に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
前記エピタキシャル成長層の表面及び前記トレンチの壁面に沿ってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記エピタキシャル成長層の表面に形成された前記ゲート絶縁膜の上および前記トレンチの壁面に形成された前記ゲート絶縁膜の表面に、前記トレンチの内部が完全に埋まらない厚さの多結晶シリコン層を堆積し、前記多結晶シリコン層中にＰ型の不純物をイオン注入法により注入する、Ｐ型多結晶シリコン層形成工程と、
前記Ｐ型多結晶シリコン層の表面に高融点金属シリサイドを形成するとともに、前記高融点金属シリサイドにより完全に前記トレンチの内部を埋め込むシリサイド膜形成工程と、
前記高融点金属シリサイド及び前記多結晶シリコン層に対してエッチングを行い、前記エピタキシャル層上及び前記トレンチ内にゲート電極を形成するゲート電極形成工程と、
前記エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＮ型不純物を導入し低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、
前記エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＰ型不純物を導入し低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、
前記エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域にＮ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と
前記エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域及び、前記Ｐ型の縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｐ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程と
前記ゲート電極上に中間絶縁膜を堆積する中間絶縁膜堆積工程と、
前記横型ＭＯＳトランジスタのソース・ドレイン上の前記中間絶縁膜及び縦型トランジスタのソース上の前記中間絶縁膜及びゲート電極の金属電極形成予定領域にコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホールを介して前記ゲート電極及びソース・ドレインに金属電極を形成する金属電極形成工程と
前記高濃度Ｐ型半導体基板裏面に、前記Ｐ型の縦型ＭＯＳトランジスタのドレイン金属電極を形成する、縦型ＭＯＳトランジスタドレイン金属電極形成工程と、
含む半導体集積回路装置の製造方法。
【請求項９】
前記ゲート絶縁膜上に多結晶シリコン層を堆積し、前記多結晶シリコン層中にＰ型の不純物をイオン注入法により注入する方法に代えて、
前記ゲート絶縁膜上にＰ型不純物のガスを添加しながら多結晶シリコン層を堆積する、Ｐ型多結晶シリコン層形成工程を、
含む請求項１から８のいずれか１項に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は携帯機器等の電源電圧管理用に用いられる半導体集積回路を構成する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
図２に従来の半導体装置の模式的断面図を示す。P型半導体基板に形成されたゲート電極がN＋型の多結晶シリコンからなるNチャネル型MOSトランジスター（以後NMOSと表記）と、Nウェル領域に形成されたゲート電極がやはりN＋型の多結晶シリコンからなるPチャネル型MOSトランジスター（以後PMOSと表記）とからなる相補型MOS構造（C omplementary  MOS、以後CMOSと表記）により形成されている。
【０００３】
一般にこれらのMOSFETを用いて半導体集積回路装置を構成する。
【０００４】
【発明が解決しようとする課題】
上記の従来の構造による半導体装置において、標準的なしきい値電圧である０．７Ｖ程度のエンハンスメント型のNMOS（以後E型NMOSと表記）は、ゲート電極の導電型がN＋型の多結晶シリコンであるためゲート電極と半導体基板の仕事関数の関係からチャネルが半導体基板の表面に形成される表面チャネルであるが、標準的なしきい値電圧である−０．７Ｖ程度のエンハンスメント型のPMOS（以後E型PMOSと表記）は、N＋型多結晶シリコンであるゲート電極とNウェルの仕事関数の関係からチャネルが半導体基板表面よりも幾分半導体基板内側に形成される埋込みチャネルとなっている。
埋込みチャネル型のE型PMOSにおいて、低電圧動作を実現すべくしきい値電圧を例えば−０．５Ｖ以上に設定する場合、MOSトランジスターの低電圧動作の一指標であるサブスッレッショルド特性は極めて悪化し、従ってPMOSのオフ時におけるリーク電流は増加し、結果として半導体装置の待機時における消費電流が著しく増加し、近年需要が大きく今後もその市場がさらに発展すると言われている携帯電話や携帯端末に代表される携帯機器への適用が困難であるという問題を有している。また、このリーク電流を低減させるためにPMOSのチャネル長を長くした場合、これによりPMOSの駆動能力が低下するため、低下した分の駆動能力を補うためにPMOSのチャネル幅を大きくする必要に迫られ、チップ面積の増大とそれによるコストの増大を招く。これは特にPMOSを出力ドライバーにもつ半導体集積回路において深刻な問題である。
【０００５】
一方上記の課題である低電圧動作と低消費電流を両立させる技術的方策として、図３や図４に示すNMOSのゲート電極の導電型がN型であり、PMOSのゲート電極の導電型をP型としたいわゆる同極ゲート技術が一般に知られているところである。この場合E型NMOSとE型PMOSともに表面チャネル型のMOSトランジスターであるため、しきい値電圧を小さくしても極端なサブスレッショルド係数の悪化に至らず低電圧動作および低消費電力がともに可能となる。
【０００６】
しかし同極ゲートCMOSは、N＋多結晶シリコン単極だけのゲート電極であるCMOSに比べ、その製造工程においてNMOS、PMOSともにゲートの極性を各々作り分けるために工程数が増加し製造コストや製造工期の増大を招き、さらに最も基本的な回路要素であるインバータ回路においては通常は、面積効率の向上のためにNMOSとPMOSのゲートはメタルを介しての結線を避け平面的にNMOSからPMOSまで連続な1個の多結晶シリコンないしは多結晶シリコンと高融点金属シリサイドとの積層からなるポリサイド構造によりレイアウトされるが、図３に示すような多結晶シリコン単層から形成される場合にはその多結晶シリコン中のPN接合のインピーダンスが高く実用的でないこと、図４に示すようなポリサイド構造の場合にはN型とP型の不純物は工程における熱処理中に高融点金属シリサイド中を高速でお互いに逆導電型のゲート電極へ拡散し、その結果として仕事関数が変化してしきい値電圧が安定しないなどの、コスト面や特性面において問題を有している。
【０００７】
本発明は低コストで短工期でありかつ低電圧動作や低消費電力であるパワーマネージメント半導体装置やアナログ半導体装置の実現を可能とする構造を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明は、
第１の方法としてＮ型半導体基板の表面の、Ｐ型の縦型ＭＯＳトランジスタ形成予定領域にＰ型埋め込み層を形成するＰ型埋め込み層形成工程と、
Ｎ型半導体基板上にＮ型のエピタキシャル成長層を形成するＮ型エピタキシャル成長層形成工程と、
エピタキシャル成長層上の、Ｎ型の横型ＭＯＳトランジスタ及びＰ型の縦型ＭＯＳトランジスタ形成予定領域にＰ型のウェル層を形成するＰ型ウェル層形成工程と、
エピタキシャル層上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＮ型のボディ領域を形成するボディ領域形成工程と、
エピタキシャル成長層上のＰ型の縦型ＭＯＳトランジスタ形成予定領域に、半導体基板の内部に向かってＰ型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
エピタキシャル成長層の表面及びトレンチの壁面に沿ってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
ゲート絶縁膜上に多結晶シリコン層を堆積し、多結晶シリコン中にＰ型の不純物をイオン注入法により注入する、Ｐ型多結晶シリコン層形成工程と、
多結晶シリコン層に対してエッチングを行い、エピタキシャル層上及びトレンチ内にゲート電極を形成するゲート電極形成工程と、
エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＮ型不純物を導入し低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、
エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＰ型不純物を導入し低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、
エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域にＮ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と
エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域及び、Ｐ型の縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｐ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程と
ゲート電極上に中間絶縁膜を堆積する中間絶縁膜堆積工程と、
横型ＭＯＳトランジスタと縦型トランジスタのソース・ドレーン上の中間絶縁膜及びゲート電極の金属電極形成予定領域にコンタクトホールを形成するコンタクトホール形成工程と、
コンタクトホールを介してゲート電極及びソース・ドレインに金属電極を形成する金属電極形成工程とを、
行うことを特徴とする半導体集積回路装置の製造方法とした。
第２の方法として、Ｎ型半導体基板の表面の、Ｎ型の横型ＭＯＳトランジスタ及びＰ型の縦型ＭＯＳトランジスタ形成予定領域にＰ型のウェル層を形成するＰ型ウェル層形成工程と、
半導体基板上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＮ型のボディ領域を形成するボディ領域形成工程と、
半導体基板上のＰ型の縦型ＭＯＳトランジスタ形成予定領域に、半導体基板の内部に向かってＰ型ウェル層の深さを越えない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
半導体基板の表面及びトレンチの壁面に沿ってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
ゲート絶縁膜上に多結晶シリコン層を堆積し、多結晶シリコン中にＰ型の不純物をイオン注入法により注入する、Ｐ型多結晶シリコン層形成工程と、
多結晶シリコン層に対してエッチングを行い、半導体基板上及びトレンチ内にゲート電極を形成するゲート電極形成工程と、
半導体基板上のＮ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＮ型不純物を導入し低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、
半導体基板上のＰ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＰ型不純物を導入し低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、
半導体基板上のＮ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域にＮ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と
半導体基板上のＰ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域及び、Ｐ型の縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｐ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程と
ゲート電極上に中間絶縁膜を堆積する中間絶縁膜堆積工程と、
横型ＭＯＳトランジスタと縦型トランジスタのソース・ドレーン上の中間絶縁膜及びゲート電極の金属電極形成予定領域にコンタクトホールを形成するコンタクトホール形成工程と、
コンタクトホールを介してゲート電極及びソース・ドレインに金属電極を形成する金属電極形成工程とを、
行うことを特徴とする半導体集積回路装置の製造方法とした。
【０００９】
第３の方法として、Ｎ型半導体基板の表面の、Ｐ型の縦型ＭＯＳトランジスタ形成予定領域にＰ型埋め込み層を形成するＰ型埋め込み層形成工程と、
Ｎ型半導体基板の表面の、横型ＭＯＳトランジスタ形成予定領域にＮ型埋め込み層を形成するＮ型埋め込み層形成工程と、
Ｎ型半導体基板上に、Ｐ型のエピタキシャル成長層を形成するＰ型エピタキシャル成長層形成工程と、
エピタキシャル成長層上の、Ｐ型の横型ＭＯＳトランジスタ形成予定領域及び、Ｎ型の横型ＭＯＳトランジスタ形成予定領域の周囲及びＰ型の縦型ＭＯＳトランジスタ形成予定領域の周囲にＮ型の埋め込み層に達する深さまでＮ型のウェル層を形成するＮ型ウェル層形成工程と、
エピタキシャル層上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＮ型のボディ領域を形成するボディ領域形成工程と、
エピタキシャル成長層上のＰ型の縦型ＭＯＳトランジスタ形成予定領域に、半導体基板の内部に向かってＰ型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
エピタキシャル成長層の表面及びトレンチの壁面に沿ってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
ゲート絶縁膜上に多結晶シリコン層を堆積し、多結晶シリコン中にＰ型の不純物をイオン注入法により注入する、Ｐ型多結晶シリコン層形成工程と、
多結晶シリコン層に対してエッチングを行い、エピタキシャル層上及びトレンチ内にゲート電極を形成するゲート電極形成工程と、
エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＮ型不純物を導入し低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、
エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＰ型不純物を導入し低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、
エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域にＮ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と
エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域及び、Ｐ型の縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｐ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程と
ゲート電極上に中間絶縁膜を堆積する中間絶縁膜堆積工程と、
横型ＭＯＳトランジスタと縦型トランジスタのソース・ドレーン上の中間絶縁膜及びゲート電極の金属電極形成予定領域にコンタクトホールを形成するコンタクトホール形成工程と、
コンタクトホールを介してゲート電極及びソース・ドレインに金属電極を形成する金属電極形成工程とを、
行うことを特徴とする半導体集積回路装置の製造方法とした。
第４の方法として、高濃度のＰ型半導体基板の表面の、横型ＭＯＳトランジスタ形成予定領域にＮ型埋め込み層を形成するＮ型埋め込み層形成工程と、
高濃度Ｐ型半導体基板上にＮ型のエピタキシャル成長層を形成するＮ型エピタキシャル成長層形成工程と、
エピタキシャル成長層上の、Ｎ型の横型ＭＯＳトランジスタ及びＰ型の縦型ＭＯＳトランジスタ形成予定領域に、Ｐ型の縦型ＭＯＳトランジスタ形成予定領域において高濃度Ｐ型半導体基板に達する深さまでＰ型のウェル層を形成するＰ型ウェル層形成工程と、
エピタキシャル成長層上の、Ｐ型の横型ＭＯＳトランジスタ形成予定領域及び、Ｐ型の縦型ＭＯＳトランジスタ形成予定領域の周囲にＮ型の埋め込み層に達する深さまでＮ型のウェル層を形成するＮ型ウェル層形成工程と、
エピタキシャル層上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＮ型のボディ領域を形成するボディ領域形成工程と、
エピタキシャル成長層上のＰ型の縦型ＭＯＳトランジスタ形成予定領域に、半導体基板の内部に向かってＰ型の高濃度基板に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
エピタキシャル成長層の表面及びトレンチの壁面に沿ってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
ゲート絶縁膜上に多結晶シリコン層を堆積し、多結晶シリコン中にＰ型の不純物をイオン注入法により注入する、Ｐ型多結晶シリコン層形成工程と、
多結晶シリコン層に対してエッチングを行い、エピタキシャル層上及びトレンチ内にゲート電極を形成するゲート電極形成工程と、
エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＮ型不純物を導入し低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、
エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＰ型不純物を導入し低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、
エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域にＮ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と
エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域及び、Ｐ型の縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｐ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程と
ゲート電極上に中間絶縁膜を堆積する中間絶縁膜堆積工程と、
横型ＭＯＳトランジスタのソース・ドレーン上の中間絶縁膜及び縦型トランジスタのソース上の中間絶縁膜及びゲート電極の金属電極形成予定領域にコンタクトホールを形成するコンタクトホール形成工程と、
コンタクトホールを介してゲート電極及びソース・ドレインに金属電極を形成する金属電極形成工程と
高濃度Ｐ型半導体基板裏面に、Ｐ型の縦型ＭＯＳトランジスタのドレイン金属電極を形成する、縦型ＭＯＳトランジスタドレイン金属電極形成工程とを、
行うことを特徴とする半導体集積回路装置の製造方法とした。
【００１０】
第５の方法としてＮ型半導体基板の表面の、Ｐ型の縦型ＭＯＳトランジスタ形成予定領域にＰ型埋め込み層を形成するＰ型埋め込み層形成工程と、
Ｎ型半導体基板上にＮ型のエピタキシャル成長層を形成するＮ型エピタキシャル成長層形成工程と、
エピタキシャル成長層上の、Ｎ型の横型ＭＯＳトランジスタ及びＰ型の縦型ＭＯＳトランジスタ形成予定領域にＰ型のウェル層を形成するＰ型ウェル層形成工程と、
エピタキシャル層上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＮ型のボディ領域を形成するボディ領域形成工程と、
エピタキシャル層上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＰ型の低濃度ソース領域を形成するＰ型低濃度ソース領域形成工程と、
エピタキシャル成長層上のＰ型の縦型ＭＯＳトランジスタ形成予定領域に、半導体基板の内部に向かってＰ型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
エピタキシャル成長層の表面及びトレンチの壁面に沿ってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
ゲート絶縁膜上に多結晶シリコン層を堆積し、多結晶シリコン中にＰ型の不純物をイオン注入法により注入する、Ｐ型多結晶シリコン層形成工程と、
多結晶シリコン層に対してエッチングを行い、エピタキシャル層上及びトレンチ内にゲート電極を形成するゲート電極形成工程と、
エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＮ型不純物を導入し低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、
エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＰ型不純物を導入し低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、
エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域にＮ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と
エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域及び、Ｐ型の縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｐ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程と
ゲート電極上に中間絶縁膜を堆積する中間絶縁膜堆積工程と、
横型ＭＯＳトランジスタと縦型トランジスタのソース・ドレーン上の中間絶縁膜及びゲート電極の金属電極形成予定領域にコンタクトホールを形成するコンタクトホール形成工程と、
コンタクトホールを介してゲート電極及びソース・ドレインに金属電極を形成する金属電極形成工程とを、
行うことを特徴とする半導体集積回路装置の製造方法とした。
【００１１】
第６の方法としてＮ型半導体基板の表面の、Ｎ型の横型ＭＯＳトランジスタ及びＰ型の縦型ＭＯＳトランジスタ形成予定領域にＰ型のウェル層を形成するＰ型ウェル層形成工程と、
半導体基板上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＮ型のボディ領域を形成するボディ領域形成工程と、
半導体基板上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＰ型の低濃度ソース領域を形成するＰ型低濃度ソース領域形成工程と、
半導体基板上のＰ型の縦型ＭＯＳトランジスタ形成予定領域に、半導体基板の内部に向かってＰ型ウェル層の深さを越えない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
半導体基板の表面及びトレンチの壁面に沿ってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
ゲート絶縁膜上に多結晶シリコン層を堆積し、多結晶シリコン中にＰ型の不純物をイオン注入法により注入する、Ｐ型多結晶シリコン層形成工程と、
多結晶シリコン層に対してエッチングを行い、半導体基板上及びトレンチ内にゲート電極を形成するゲート電極形成工程と、
半導体基板上のＮ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＮ型不純物を導入し低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、
半導体基板上のＰ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＰ型不純物を導入し低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、
半導体基板上のＮ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域にＮ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と
半導体基板上のＰ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域及び、Ｐ型の縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｐ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程と
ゲート電極上に中間絶縁膜を堆積する中間絶縁膜堆積工程と、
横型ＭＯＳトランジスタと縦型トランジスタのソース・ドレーン上の中間絶縁膜及びゲート電極の金属電極形成予定領域にコンタクトホールを形成するコンタクトホール形成工程と、
コンタクトホールを介してゲート電極及びソース・ドレインに金属電極を形成する金属電極形成工程とを、
行うことを特徴とする半導体集積回路装置の製造方法とした。
【００１２】
第７の方法としてＮ型半導体基板の表面の、Ｐ型の縦型ＭＯＳトランジスタ形成予定領域にＰ型埋め込み層を形成するＰ型埋め込み層形成工程と、
Ｎ型半導体基板の表面の、横型ＭＯＳトランジスタ形成予定領域にＮ型埋め込み層を形成するＮ型埋め込み層形成工程と、
Ｎ型半導体基板上に、Ｐ型のエピタキシャル成長層を形成するＰ型エピタキシャル成長層形成工程と、
エピタキシャル成長層上の、Ｐ型の横型ＭＯＳトランジスタ形成予定領域及び、Ｎ型の横型ＭＯＳトランジスタ形成予定領域の周囲及びＰ型の縦型ＭＯＳトランジスタ形成予定領域の周囲にＮ型の埋め込み層に達する深さまでＮ型のウェル層を形成するＮ型ウェル層形成工程と、
エピタキシャル層上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＮ型のボディ領域を形成するボディ領域形成工程と、
エピタキシャル層上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＰ型の低濃度ソース領域を形成するＰ型低濃度ソース領域形成工程と、
エピタキシャル成長層上のＰ型の縦型ＭＯＳトランジスタ形成予定領域に、半導体基板の内部に向かってＰ型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
エピタキシャル成長層の表面及びトレンチの壁面に沿ってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
ゲート絶縁膜上に多結晶シリコン層を堆積し、多結晶シリコン中にＰ型の不純物をイオン注入法により注入する、Ｐ型多結晶シリコン層形成工程と、
多結晶シリコン層に対してエッチングを行い、エピタキシャル層上及びトレンチ内にゲート電極を形成するゲート電極形成工程と、
エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＮ型不純物を導入し低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、
エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＰ型不純物を導入し低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、
エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域にＮ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と
エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域及び、Ｐ型の縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｐ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程と
ゲート電極上に中間絶縁膜を堆積する中間絶縁膜堆積工程と、
横型ＭＯＳトランジスタと縦型トランジスタのソース・ドレーン上の中間絶縁膜及びゲート電極の金属電極形成予定領域にコンタクトホールを形成するコンタクトホール形成工程と、
コンタクトホールを介してゲート電極及びソース・ドレインに金属電極を形成する金属電極形成工程とを、
行うことを特徴とする半導体集積回路装置の製造方法とした。
【００１３】
第８の方法として高濃度のＰ型半導体基板の表面の、横型ＭＯＳトランジスタ形成予定領域にＮ型埋め込み層を形成するＮ型埋め込み層形成工程と、
高濃度Ｐ型半導体基板上にＮ型のエピタキシャル成長層を形成するＮ型エピタキシャル成長層形成工程と、
エピタキシャル成長層上の、Ｎ型の横型ＭＯＳトランジスタ及びＰ型の縦型ＭＯＳトランジスタ形成予定領域に、Ｐ型の縦型ＭＯＳトランジスタ形成予定領域において高濃度Ｐ型半導体基板に達する深さまでＰ型のウェル層を形成するＰ型ウェル層形成工程と、
エピタキシャル成長層上の、Ｐ型の横型ＭＯＳトランジスタ形成予定領域及び、Ｐ型の縦型ＭＯＳトランジスタ形成予定領域の周囲にＮ型の埋め込み層に達する深さまでＮ型のウェル層を形成するＮ型ウェル層形成工程と、
エピタキシャル層上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＮ型のボディ領域を形成するボディ領域形成工程と、
エピタキシャル層上の、Ｐ型の縦型ＭＯＳトランジスタ形成領域にＰ型の低濃度ソース領域を形成するＰ型低濃度ソース領域形成工程と、
エピタキシャル成長層上のＰ型の縦型ＭＯＳトランジスタ形成予定領域に、半導体基板の内部に向かってＰ型の高濃度基板に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
エピタキシャル成長層の表面及びトレンチの壁面に沿ってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
ゲート絶縁膜上に多結晶シリコン層を堆積し、多結晶シリコン中にＰ型の不純物をイオン注入法により注入する、Ｐ型多結晶シリコン層形成工程と、
多結晶シリコン層に対してエッチングを行い、エピタキシャル層上及びトレンチ内にゲート電極を形成するゲート電極形成工程と、
エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＮ型不純物を導入し低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、
エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域のゲート電極をマスクに自己整合的にＰ型不純物を導入し低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、
エピタキシャル層上のＮ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域にＮ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と
エピタキシャル層上のＰ型の横型ＭＯＳトランジスタ形成領域の、ゲート電極から所望の距離だけ離れた領域及び、Ｐ型の縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｐ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程と
ゲート電極上に中間絶縁膜を堆積する中間絶縁膜堆積工程と、
横型ＭＯＳトランジスタのソース・ドレーン上の中間絶縁膜及び縦型トランジスタのソース上の中間絶縁膜及びゲート電極の金属電極形成予定領域にコンタクトホールを形成するコンタクトホール形成工程と、
コンタクトホールを介してゲート電極及びソース・ドレインに金属電極を形成する金属電極形成工程と
高濃度Ｐ型半導体基板裏面に、Ｐ型の縦型ＭＯＳトランジスタのドレイン金属電極を形成する、縦型ＭＯＳトランジスタドレイン金属電極形成工程とを、
行うことを特徴とする半導体集積回路装置の製造方法とした。
【００１４】
また先に述べた第１から第８の方法において、ゲート絶縁膜上にＰ型不純物のガスを添加しながら多結晶シリコン層を堆積する、Ｐ型多結晶シリコン層形成工程を、行った。
【００１５】
また先に述べた第１から第８の方法において、ゲート絶縁膜上に多結晶シリコン層を堆積し、この多結晶シリコン中にＰ型の不純物をイオン注入法により注入する方法に代えて、
ゲート絶縁膜上にＰ型不純物のガスを添加しながら多結晶シリコン層を堆積するＰ型多結晶シリコン層形成工程を行った。
【００１６】
または、ゲート絶縁膜上に多結晶シリコン層を堆積し、多結晶シリコン中にＰ型の不純物をイオン注入法により注入し、多結晶シリコン上に高融点金属シリサイドを堆積するＰ型多結晶シリコン層形成工程を行った。
【００１７】
または,ゲート絶縁膜上にＰ型不純物のガスを添加しながら多結晶シリコン層を堆積し、多結晶シリコン上に高融点金属シリサイドを堆積するＰ型多結晶シリコン層形成工程を行った。
【００１８】
【発明の実施の形態】
本発明では、PMOSがNMOSに比べて比較的多く使用され、かつ出力ドライバーにPMOSが用いられる半導体集積回路装置において、NMOSを埋め込みチャネル型のＭＯＳＦＥＴで構成し、PMOSを、表面チャネル型のＭＯＳＦＥＴで構成し、さらに出力ドライバーをP型の縦型ＭＯＳＦＥＴで構成し、その駆動能力の向上と小型化を促進させたものである。
【００１９】
また、短チャネル化に不向きな埋め込みチャネルをNMOSに適用することはNMOSに関してのみ言えば不利益なものではあるが、従来の埋め込みチャネルPMOSとのパフォーマンスの比較においては、従来より著しく向上させることができる。これはＮ型とＰ型が同一のチャネル長であったとしても、NMOSのキャリアであるエレクトロンの方がPMOSのキャリアであるホールより移動度が大きい事による。
【００２０】
また、NMOSの最小チャネル長を決定する際、必ずしも短チャネル効果で決まらない場合がある。それは、NMOSの基板電流によるバイポーラ動作（スナップバック現象）が生じてしまう場合である。これは、短チャネル化に伴いドレイン電流、ドレイン電界が増加しホットキャリアの発生が増進されるためである。一方、PMOSはホットキャリアの発生がＮ型に比べて著しく少ないため、スナップバック現象でチャネル長が決定されることはほとんどない。つまり、本発明のようなアプリケーションの場合、一般的な微細化の常識とは反対で、NMOSよりもむしろ、PMOSの方がより短チャネル化が容易である。そうしたことから、PMOSがNMOSに比べて比較的多く使用され、かつ出力ドライバーにPMOSが用いられる半導体集積回路装置において、本発明のPMOSを表面チャネルで構成し、かつ出力ドライバーをP型の縦型ＭＯＳＦＥＴで構成し、NMOSを埋め込みチャネルで構成したことはたいへん効果的である。
【００２１】
さらに、NMOSのホットキャリア発生は、表面チャネルよりもむしろ埋め込みチャネルの場合の方が少ない。これは、NMOSの短チャネル化の限界が、リーク電流で決定されない場合、スナップバック現象による短チャネル化の限界をブレークスルーできる要因となる。つまり、この場合、NMOSの短チャネル化をも推進できる。
【００２２】
また、本発明の製造方法においては、Ｐ型ポリシリコンをマスクにＮ型不純物を注入する際、Ｐ型ポリシリコンの濃度低下による、抵抗の増大、ゲート電極の空乏化が懸念される。この課題を解決するため、Ｐ型ポリシリコン上に金属シリサイド膜を形成し、さらに金属シリサイド膜上に酸化膜を形成し、これらＰ型ポリシリコン、金属シリサイド膜、酸化膜を同一マスクでエッチングし、酸化膜を所望の工程まで残しておく方法を用いた。この方法はＰ型ポリシリコンをマスクにＮ型不純物を注入する際にＰ型ポリシリコンにＮ型不純物が注入されないようにすることが可能である。
【００２３】
以下に、この発明の実施例を図面に基づいて説明する。
【００２４】
この実施例では単結晶半導体基板上に形成したＭＯＳＦＥＴに本発明を用いた場合を示す。本発明の第１実施例の断面構造を図１に示す。本発明における半導体集積回路は,Ｐ型のゲート電極をもつPMOS及びＰ型のゲート電極をもつNMOS及びＰ型のゲート電極をもつ縦型PMOSで構成されている。
【００２５】
図１においてはN型の半導体基板９上にN型エピタキシャル層１０を形成しており、さらにP型の埋め込み層１８とP型ウェル層１９を形成している。そしてN型エピタキシャル層１０上にPMOS３６を形成しているが、ゲート電極をP型のポリシリコン及び金属シリサイド膜の積層構造としており、エンハンス型のPMOSでは表面チャネル型を実現している。
【００２６】
また、P型ウェル層１９上にNMOS３７を形成しているが、ゲート電極を同じくP型のポリシリコン及び金属シリサイド膜の積層構造としており、エンハンス型のNMOSは埋め込みチャネル型を実現している。
【００２７】
但し,チャネル領域への不純物注入によってディプリーション型のNMOS及びPMOSを作成する場合は,どちらも埋め込みチャネル型となる。
【００２８】
これらのMOSFETのソース及びドレインはそれぞれのMOSFETの極性に応じた導電型の低濃度ドレイン／ソース領域及び高濃度ソース／ドレイン領域からなっている。例えばPMOSに対してはP−型不純物領域１４及びP+型不純物領域１５を形成している。
【００２９】
さらに、P型埋め込み層１８及びP型ウェル層１９上にP型の縦型MOSFET３８を形成している。この縦型MOSFETはP型ウェル層を所望の深さだけエッチングした凹部（トレンチと称す）２２の側壁をチャネルとする構造の、一般にUMOSと呼ばれるMOSFETである。このトレンチ２２の内壁にゲート絶縁膜２を形成し、さらにP型の多結晶シリコン２３を、トレンチを完全が埋まらない程度にゲート絶縁膜上に堆積している。さらにこの多結晶シリコン２３上に、トレンチを完全に埋めるように、金属シリサイド膜２４を形成して、ポリサイド構造と同時にトレンチの平坦化を実現している。このP型の多結晶シリコン２３及び金属シリサイド膜２４からなるゲート電極により、トレンチ２２側壁のゲート絶縁膜２を介してN型ボディ領域２６を反転させ、チャネルを形成する。このP型の縦型MOSFET３８においては、基板表面に設けたP型高濃度ドレイン領域２５を介して表面から電流を流し、同じくドレインとして働くP型ウェル層１９及びP型埋め込み層１８から、チャネル領域を通って同じく基板表面のP型高濃度ソース領域２７に至る経路を通る。
【００３０】
このP型縦型MOSFETの構造は、図８のようにしても構わない。図１ではP型縦型MOSFETにおいてゲート電極をトレンチから張り出す構造としているが、図８ではゲート電極のエッチング時にトレンチ上にマスクをかけずにエッチングすることで、ゲート電極を張り出させない構造としている。後者は、ゲート電極の形成時に過剰なエッチングがなされた場合、特性ばらつきが発生する危険性があるのに対し,前者はこのようなエッチングプロセスばらつきの影響を受けないという利点がある。逆に後者は素子面積の縮小という面で利点がある。工程数は同じなので、プロセスの制御性を鑑み、どちらかを選択することになる。但し、図１のゲート電極構造を選ぶ場合、トレンチ２２の上端角部がチャネルとなることを避けるため,N型低濃度ソース領域２８を、表面に張り出したゲート電極の下に形成している。
【００３１】
ここで、P型ウェル層に形成しているNMOS３７は、N型エピタキシャル層上に形成しているPMOS３６と、PN接合分離により分離されており,P型縦型MOSFET３８は、P型埋め込み層及びP型ウェル層でPN接合分離されているので、それぞれの電位及び電流が他の素子の動作に影響を与えることはない。そしてP型縦型MOSFET３８はドレイン電極を基板表面に設けているので、一般的な半導体集積回路と同様に端子を基板表面より取り出せ,実装時に特に制約を受けることは無い。
【００３２】
また、それぞれのMOSFETのゲート電極上にはイオン注入保護及びゲート電極パターニングに使われるNSGが形成されている。ただしこのNSGは、図８のようにP型縦型MOSFET３８においてトレンチからゲート電極を張り出させないような構造にする場合、このゲート電極上には必要ではなくなる。
【００３３】
本発明の別の実施例を図５に示す。
【００３４】
図５ではP型埋め込み層をP型の縦型MOSFETの下には形成していない構造をとっており、図１に比べてP型の縦型MOSFETのドレイン抵抗が高くなる。反面、N型エピタキシャル層の形成工程及びP型埋め込み層の形成工程が削減でき、プロセスコストの低減が実現できている。この実施例は半導体集積回路に占めるPMOS出力ドライバー回路の面積が比較的小さくてよいときに用いる。出力ドライバーの面積が大きいときに図５の構造を採用すると、ドレイン抵抗の増大による駆動能力の低下が無視できなくなり、結果としてそれを補うためにチャネル幅の増加が必要となるため、出力ドライバーの面積がさらに大きくなり、実用的ではない。つまりドレイン抵抗に対する埋め込み層の効果が無視できるような、出力ドライバーの面積が小さくて良い場合に、図５の構造を採用することによりプロセスコストの低減を達成することができる。
【００３５】
さらに本発明の別の実施例を図６に示す。
【００３６】
図６ではN型半導体基板９上にP型エピタキシャル層３０を形成し、NMOS３７はN型埋め込み層３１上のP型エピタキシャル層３０上に形成し、PMOS３６はN型埋め込み層３１上に形成したN型ウェル層３２上に形成し、P型の縦型MOSFET３８をP型埋め込み層１８上のP型エピタキシャル層３０上に形成している。
【００３７】
このような構造をとることにより、P型の縦型MOSFETの低濃度ドレインの不純物濃度をさらに薄くすることができるので高耐圧化が実現できることと、N型ボディ領域２６の不純物濃度も同様に薄くすることができるので低しきい値電圧化が可能である。各素子間の分離はN型埋め込み層３１及びN型ウェル層３２で行う。またN型ウェル層３２がN型半導体基板９に達するほど充分に深く形成でき、各素子間の分離がN型ウェル層３２のみで可能であるなら、図６からN型埋め込み層３１を削除しても構わない。またP型の縦型MOSFETからなる出力ドライバーの面積が小さくて良い場合は、P型埋め込み層１８を削除することも可能であり、これらによりプロセスコストの低減を優先させることもできる。
【００３８】
さらに本発明の別の実施例を図７に示す。
【００３９】
図１及び図５，６ではP型の縦型MOSFETのドレイン電極を表面に形成していたが、図７に示すように高濃度のP型半導体基板を用いることにより、基板裏面からＰ型の縦型MOSFET３８のドレイン電極を取り出すことができる。これにより出力ドライバーのさらなる省面積化が実現できる。この場合、１E１８／ｃｍ３以上にＢが注入された高濃度のP型半導体基板１上に、Ｎ型エピタキシャル層１１を形成している。そしてＰＭＯＳ３６及びＮＭＯＳ３７はＮ型埋め込み層上に形成し、さらにＰＭＯＳ３６はＮ型ウェル層３２上に、ＮＭＯＳ３７は必要に応じてＰ型ウェル層１９上に形成している。このＮ型埋め込み層及びＮ型ウェル層は素子間の分離にも利用している。またＰ型ウェル層は高濃度のＰ型半導体基板１に届くように形成され,Ｐ型の縦型ＭＯＳＦＥＴ３８の低濃度ドレインとしても用いられている。また図示はしないが、裏面全面に金属を形成し,Ｐ型の縦型ＭＯＳＦＥＴ３８のドレイン電極としている。
【００４０】
出力ドライバーが大きい場合、すなわち大きな出力電流が必要な場合は、それだけ広い配線幅を必要とする。また特に半導体集積回路上ではそのような大きな配線と他の配線とのレイアウト上の分離は非常に複雑になる。そのような場合に本発明の本構造を適用することは非常に効果的である。
【００４１】
次に本発明の製造方法の一例を図１１から図１６をもとに説明する。
【００４２】
まず、N型半導体基板１を用意し、後にP型縦型MOSFETのドレインとなる、P型埋め込み層を形成する。このP型埋め込み層は、イオン注入の場合、欠陥の影響を考えて１Ｅ１４／ｃｍ2のオーダーのドーズ量で注入する。そしてこのイオン注入による欠陥回復のための１０００℃以上でかつ１時間以上のアニールを行う。この方法により１Ｅ１８／ｃｍ２のオーダーの不純物濃度にする。P型縦型MOSFETのドレイン抵抗を極力抑制する必要がある場合は熱拡散により高濃度に注入し、濃度にして１Ｅ２０／ｃｍ3の桁のオーダーにする。このP型埋め込み層はP型縦型MOSFETのドレイン抵抗低減に有効だが、P型縦型MOSFETの駆動能力及び面積が小さい場合は、後述するP型ウェル層だけで充分な場合があり、その場合はこのP型埋め込み層の形成及び次のN型エピタキシャル層の形成工程を省くことができる。
【００４３】
次にこのN型半導体基板１上にN型エピタキシャル層を形成する。このN型エピタキシャル層の厚さ及び不純物濃度は、MOSFETの耐圧や駆動電流など、作成する半導体集積回路に求められる性能から決まるが、およそ１ｅ１５／ｃｍ3の桁のオーダーの濃度で数・高ゥら１０数・高フ厚さである（図１１）。
【００４４】
次にこのN型エピタキシャル層上の、NMOS及びP型縦型MOSFETを作成する領域にP型ウェル層を形成する。このときこのP型ウェル層は、ボロンの不純物注入及び高温熱処理により、表面濃度が１Ｅ１６／ｃｍ3の桁のオーダーで、P型埋め込み層に達するまで深く形成する。このＰ型ウェル層はNMOSを形成する領域に必要となるP型ウェル層と兼用してもよいし、別のマスクを用意し専用に形成しても良い。別のマスクで形成する場合、P型縦型MOSFETの特性に合わせたP型ウェル層とすることができる。例えばNMOSの形成領域に必要となるP型ウェル層よりも不純物濃度を高く,拡散深さを深く形成しても良い。特にP型縦型MOSFETにとってこのP型ウェル層は低濃度のドレインとして働くので、駆動能力を向上させるために濃くすることが求められる場合がある。このP型縦型MOSFETにとって好ましいP型ウェル層の表面濃度は１Ｅ１６から１Ｅ１７／ｃｍ3である。
【００４５】
そして従来の集積回路作製方法を使用して素子分離のための、フィールド絶縁物８を形成する（図１２）。
【００４６】
次にＰ型縦型MOSFETの領域に、このＰ型縦型MOSFETのチャネルを形成するためのボディ領域をリンまたは砒素のイオン注入及び高温熱処理により形成する。この条件はＰ型縦型MOSFETのしきい値電圧及び駆動能力により変わるが、表面濃度が１Ｅ１６から５E１７／ｃｍ3で、０．５から３μｍの深さに形成するのが好ましい。次にPMOS及びNMOSのしきい値電圧制御用のイオン注入を所望のMOSFETのチャネルとなる領域にそれぞれ異なるレジストマスクにて別々に行う。次にP型縦型MOSFETの低濃度ソース領域を形成するためのP型の不純物注入を、例えばＢＦ2を用いて１Ｅ１８／ｃｍ3の桁のオーダーの表面濃度になるよう、別にレジストマスクを形成して行う。この低濃度ソース領域はボディ領域よりも濃い不純物濃度が必要だが、濃くなりすぎると拡散によりＰ型縦型ＭＯＳトランジスタのチャネル長が短くなるので、１Ｅ１８／ｃｍ3から１Ｅ１９／ｃｍ3であることが望ましい。但し、この工程は図１のＰ型縦型MOSFETのように、トレンチからゲート電極を張り出す構造とする場合に必要であり、ゲート電極をエッチバックにより張り出させない図６のような構造にする場合は必要ではない。次にトレンチを形成するための単結晶シリコンのドライエッチングを行う。これは先に形成したボディ領域の深さ以上の深さに形成する。またトレンチの幅は後にこのトレンチに埋め込むゲート電極の堆積厚さによるが、０．３から１．５μｍの間で設定する。
好ましくは０．４から０．６μｍある（図１３）。
【００４７】
次に、熱酸化法による厚さ１０〜３０ｎｍのゲート絶縁膜（酸化珪素）形成と、減圧ＣＶＤ法等による厚さ１００〜５００ｎｍのポリシリコン膜形成と、Ｂ+イオンを打ち込みによるＰ型ポリシリコン膜２８形成と、Ｐ型ポリシリコン膜２８上へのスパッタ法等による厚さ１００〜２００ｎｍ程度のタングステンシリサイド膜２９の形成を行う。このときこのP型ポリシリコン膜及びタングステンシリサイド膜の堆積により、完全にトレンチが埋めこまれる。例えば、トレンチの幅が０．５ｕｍの場合に０．２μｍのＰ型ポリシリコン膜と０．２ｕｍのタングステンシリサイド膜を形成することでこれが達成できる。このように、Ｐ型ポリシリコン膜及びタングステンシリサイド膜からなる所望のゲート電極の厚さの１．２倍から１．５倍の幅のトレンチを形成しておくことで、本発明のようなトレンチ内でのゲート電極積層構造を実現することができる。その後このタングステンシリサイド膜２９上への、減圧ＣＶＤ法等による厚さ１００〜３００ｎｍ程度の酸化膜３０形成と、これらをパターニングしてゲート電極となるべき部分１６および１７の形成をおこなう。そして、熱酸化法あるいは減圧ＣＶＤ法等を用いてゲート電極１６，１７の上部側壁部、半導体基板表面部等に酸化膜３１を１０〜５０ｎｍ程度形成する（図１４）。
【００４８】
そして、NMOSのソース／ドレインとなる領域にレジストマスクを用いて、不純物濃度１Ｅ１８ｃｍ-3程度のＮ−型不純物領域１１を形成し、さらにPMOSのソース／ドレインとなる領域に別のレジストマスクを用いて、不純物濃度１Ｅ１８ｃｍ-3程度のＰ−型不純物領域１４を作製する（図１５）。
【００４９】
次に、ＣＶＤ法等で酸化膜を３００〜６００ｎｍ程度形成した後、異方性エッチングを行うことによりゲート電極１６，１７の側壁に酸化膜スペーサー３２を形成する。
【００５０】
次いで、再びイオン注入法によって、NMOSのソース／ドレインとなる領域にN＋型不純物領域１２を、そしてPMOSのソース／ドレインとなる領域にＰ＋型不純物領域１５を形成する。N型の場合、不純物はリンまたは砒素を用い,P型の場合,不純物はBまたはBF2を用い、いずれの不純物領域も不純物濃度は１Ｅ２１ｃｍ-3程度とする。この場合、ゲート電極とスペーサーをマスクにイオン注入する場合と、レジストをマスクにイオン注入する場合とがある。ここでは図示しないが、レジストをマスクにイオン注入する場合は、酸化膜スペーサー３２を形成しなくても良い（図１６）。
【００５１】
最後に、図示しないが従来の集積回路の作製の場合と同様に層間絶縁物として、リンガラス層を形成する。リンガラス層の形成には、例えば、減圧ＣＶＤ法を用いればよい。材料ガスとしては、モノシランＳｉＨ4と酸素Ｏ2 とホスフィンＰＨ3 を用い、４５０℃で反応させて得られる。
【００５２】
その後、層間絶縁膜に電極形成用の穴を開け、アルミ電極を形成し、相補型ＭＯＳとなるPMOS３６及びNMOS３７とP型縦型MOSFET３８が完成する。
【００５３】
こうして得られた相補型ＭＯＳＦＥＴ装置を構成するＭＯＳＦＥＴはＰ型ポリシリコンをゲート電極に用いているため、エンハンス型の場合PMOSのチャネルが表面チャネルで、NMOSのチャネルが埋め込みチャネルで形成される。この表面チャネルPMOSは従来の埋め込みチャネルPMOSに比べて、そのトランジスタ特性の安定度や、信頼度、パフォーマンスに優れている。特にチャネル長を縮小する場合のソース、ドレイン間リーク電流を著しく低減でき、微細化を容易にしている。
また同時にP型ポリシリコンをゲートにしてP型縦型MOSFETを形成しているので、N型ポリシリコンゲートの場合に比べ、しきい値電圧を約１V低くすることができる。
【００５４】
本発明では、出力ドライバーにPMOSが用いられる半導体集積回路装置を想定しており、そのため特にPMOS出力ドライバーの駆動能力向上と省面積化を重視している。そのため駆動能力向上を目指す意味で、まず素子構造としてDMOS（Double  diffused  MOS）を採用し、さらに省面積化のために半導体基板にエッチングによるトレンチを備えた縦型構造としている。ただDMOSはしきい値電圧制御ののための不純物注入を行うのが困難であるため、しきい値電圧低減の１つの方法として本発明は、PMOSに対するゲート電極のP型化を行っている。半導体集積回路としてNMOSの性能も考慮すると同極ゲート技術も１つの選択肢として挙げられるが、本発明のようにトレンチを備えた縦型MOSのプロセスでは、ゲート電極のP型不純物注入の工程をトレンチの段差が残されたまま行うので、この段階でフォトレジストを用いてゲート電極にP型不純物領域とN型不純物領域を作り分けることが難しい。
【００５５】
その意味でも出力ドライバーにPMOSが用いられる半導体集積回路装置で特に高性能化及び低コスト化を実現する手段として完全P型ゲート電極による本発明は効果的であるといえる。
【００５６】
以上述べたような、PMOSがNMOSに比べて比較的多く使用され、かつ出力ドライバーにPMOSが用いられる半導体集積回路装置として、例えば図９のような、電源電圧制御用集積回路の１つである、降圧型シリーズレギュレータにおいて大きな効果がある。
【００５７】
この半導体集積回路においては、入力端子１０６から印加される入力電圧をPMOS出力素子１０４及び抵抗１０２からなる分圧回路１０３で分圧している。ここで抵抗１０２で分圧した電圧をエラーアンプ１０１の＋入力端子に入力し、基準電圧回路１００から作り出される一定基準電圧と比較してその大小によりエラーアンプ１０１によりPMOS出力素子１０４の入力電圧を制御し、PMOS出力素子１０４のソース／ドレイン抵抗を変調させている。結果として出力端子１０７には、分圧回路１０３の抵抗分圧比に応じた一定の出力電圧を出力する機能をもつ。この降圧型シリーズレギュレータはPMOS出力素子１０４が必須であり、かつ出力電圧のレンジを最大限にするために、PMOS出力素子１０４のソース／ドレイン抵抗はできるだけ小さい値が要求される。従ってPMOS出力素子１０４においては大きなチャネル幅が必要となり、降圧型シリーズレギュレータにおいてはPMOS出力素子１０４の占める面積割合は大きなものとなる。
【００５８】
このエラーアンプ１０１及び基準電圧回路１００に本発明の安定度、信頼度、パフォーマンスに優れた本発明の相補型MOSを採用し、PMOS出力素子１０４にP型縦型MOSFETを採用することで、高安定、高信頼でかつ低コストの降圧型シリーズレギュレータを提供することができる。
【００５９】
また、特に本発明は電源電圧制御用集積回路の１つである、降圧型スイッチングレギュレータ（図１０点線内）においても大きな効果がある。この半導体集積回路においては、入力端子１０６から印加される入力電圧から、発振回路１１０により発振波形を作り出し,この発振波形をPMOSスイッチ１０８及びコイル１１１及び平滑コンデンサ１１３で一定電圧に整形し、出力端子１０７から出力している。ここで出力電圧を抵抗１０２からなる分圧回路１０３で分圧した電圧をエラーアンプ１０１の入力端子に入力し、基準電圧回路１００から作り出される一定基準電圧と比較して、その出力電圧をPWM制御回路１０９に入力させている。発振回路１１０から作り出させる発振波形におけるデューティ比はこのPWM制御回路１０９においてエラーアンプからの出力電圧に応じて制御し、PMOSスイッチ１０８のON／OFFのタイミングを変化させ、出力電圧の安定化を図っている。
【００６０】
結果として出力端子１０７には、分圧回路１０３の分圧比に応じた一定の出力電圧を出力する。この降圧型スイッチングレギュレータはPMOSスイッチを内蔵しているが、電圧変換効率低下を抑えるため、PMOSスイッチのソース／ドレイン抵抗はできるだけ小さい値が要求される。従ってPMOSスイッチにおいては大きなチャネル幅が必要となり、降圧型スイッチングレギュレータにおいてはPMOSスイッチの占める面積割合は大きなものとなる。
【００６１】
このエラーアンプ１０１及び基準電圧回路１００及びPWM制御回路１０９及び発振回路１１０に本発明の安定度、信頼度、パフォーマンスに優れた相補型MOSを採用し、PMOSスイッチ１０８にP型縦型MOSFETを採用することで、高安定、高信頼でかつ低コストの降圧型スイッチングレギュレータを提供することができる。
【００６２】
【発明の効果】
本発明によって、安定度、信頼度、パフォーマンスに優れた相補型MOS及びP型縦型MOSFETを作成することが可能となった。特に本発明は、短チャネル化によって、今後進展すると考えられる超低電力化に対して有効である。
【００６３】
また、ボルテージレギュレータ用半導体集積回路装置においては、出力ドライバ−が占める面積比率が著しく大きい。このため、本発明のＰ型縦型MOSFETの実現により高駆動化、小型化することによる面積縮小効果（コスト低減効果）は著しい。
【００６４】
本発明は主としてシリコン系の半導体装置について述べたが、ゲルマニウムや炭化珪素、砒化ガリウム等の他の材料を使用する半導体装置にも本発明が適用されうることは明白である。さらに、本発明では、ゲート電極の低抵抗化が重要な役割を果たすが、本発明で主として記述したシリコンゲート以外にも、PMOSを表面チャネル化できる物質等をゲート電極として用いてもよい。また、実施例ではＰ型半導体基板上のＭＯＳＦＥＴの作製工程について記述したが、石英やサファイヤ等の絶縁性基板上に形成された多結晶あるいは単結晶半導体被膜を利用した薄膜トランジスタ（ＴＦＴ）の作製にも本発明が適用されうることも明らかであろう。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置の一実施例の模式断面図である。
【図２】従来の半導体集積回路装置の製造方法を示す模式断面図である。
【図３】従来の半導体集積回路装置の構造を示す模式断面図である。
【図４】従来の半導体集積回路装置の構造を示す模式断面図である。
【図５】本発明の別の実施形態の半導体集積回路装置の模式断面図である。
【図６】本発明の別の実施形態の半導体集積回路装置の模式断面図である。
【図７】本発明の別の実施形態の半導体集積回路装置の模式断面図である。
【図８】本発明の別の実施形態の半導体集積回路装置の模式断面図である。
【図９】本発明の半導体集積回路装置による降圧型シリーズレギュレータの構成概要である。
【図１０】本発明の半導体集積回路装置による降圧型スイッチングレギュレータの構成概要である。
【図１１】本発明の半導体集積回路装置の製造方法を示す模式断面図である。
【図１２】本発明の半導体集積回路装置の製造方法を示す模式断面図である。
【図１３】本発明の半導体集積回路装置の製造方法を示す模式断面図である。
【図１４】本発明の半導体集積回路装置の製造方法を示す模式断面図である。
【図１５】本発明の半導体集積回路装置の製造方法を示す模式断面図である。
【図１６】本発明の半導体集積回路装置の製造方法を示す模式断面図である。
【符号の説明】
１  Ｐ型半導体基板
２  ゲート絶縁膜
３  高濃度ソース／ドレイン領域
４  ゲート電極
５  絶縁膜
６  Ｎ型ウェル
７  フィールド絶縁膜
８  Ｎ型半導体基板
９  Ｎ型エピタキシャル層
１０  Ｎ−型不純物領域
１１  Ｎ＋型不純物領域
１２  低濃度ソース／ドレイン領域
１３  Ｐ−型不純物領域
１４  Ｐ＋型不純物領域
１５  ＮＭＯＳ用Ｎ型多結晶シリコンゲート電極
１６  ＰＭＯＳ用Ｎ型多結晶シリコンゲート電極
１７  P型埋め込み層
１８  P型ウェル層
１９  リンガラス層
２０  アルミ電極
２１  トレンチ
２２  P型多結晶シリコンゲート電極
２３  金属シリサイドゲート電極
２４  P型高濃度ドレイン領域
２５  N型ボディ領域
２６  P型高濃度ソース領域
２７  P型低濃度ソース領域
２８  NSG
２９  P型エピタキシャル層
３０  N型埋め込み層
３１  N型ウェル層
３３  酸化膜
１００  基準電圧回路
１０１  エラーアンプ
１０２  抵抗
１０３  分圧回路
１０４  PMOS出力素子
１０５  グラウンド端子
１０６  入力端子
１０７  出力端子
１０８  PMOSスイッチ
１０９  PWM制御回路
１１０  発振回路
１１１  コイル
１１２  コンデンサ
１１３  平滑コンデンサ
１１４  降圧型スイッチングレギュレータにおける半導体集積化部分
【図１】
0004570806.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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