(57)【特許請求の範囲】
【請求項１】
反転入力端子、非反転入力端子及び出力端子を有する演算増幅器と、
前記演算増幅器の反転入力端子に接続される入力抵抗と、
前記演算増幅器の出力電圧を分圧する第１分圧抵抗及び第２分圧抵抗と、
前記両分圧抵抗による分圧電圧を前記演算増幅器の反転入力端子に帰還する帰還抵抗とを備え、
前記第２分圧抵抗の接地側の端子を第１の配線により接地端子に接続するとともに、前記演算増幅器の非反転入力端子を第２の配線を介して前記第１の配線の中間位置に接続し、
前記第１の配線による前記第２分圧抵抗側の第１の配線抵抗と、前記第１の配線による前記接地端子側の第２の配線抵抗との比を、増幅回路の伝達関数に実質的に含まれないように選択するようにしたことを特徴とする増幅回路。
【請求項２】
前記演算増幅器は、半導体集積回路の一部に形成し、前記入力抵抗、前記第１分圧抵抗、前記第２分圧抵抗、及び前記帰還抵抗は、前記半導体集積回路の多結晶シリコン層を主とする層により形成し、前記第１及び第２の配線抵抗は、前記半導体集積回路の金属を主とする層により形成することを特徴とする請求項１に記載の増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、演算増幅器にフィードバックをかけて使用するようにした増幅回路に関する。
【０００２】
【従来の技術】
従来、この種の増幅回路の一例として、図３に示すような演算増幅器を使用した反転増幅回路が知られている。
この増幅回路は、図３に示すように、演算増幅器（オペアンプ）１を備え、その反転入力端子（−入力端子）と入力端子２との間に、入力抵抗Ｒ１が接続されている。演算増幅器１の出力電圧を分割するために、演算増幅器１の出力端子３とグランドとの間に、第１分圧抵抗Ｒ３と第２分圧抵抗Ｒ４とが直列に接続されている。
【０００３】
第１分圧抵抗Ｒ３と第２分圧抵抗Ｒ４の分圧電圧を演算増幅器１の反転入力端子に帰還するために、第１分圧抵抗Ｒ３及び第２分圧抵抗Ｒ４の共通接続部と、その反転入力端子との間に帰還抵抗Ｒ２が接続されている。さらに、演算増幅器１の非反転入力端子（＋入力端子）は、グランドに接続されている。
このような構成からなる増幅回路の利得Ｇは、入力電圧をＶｉ、出力電圧をＶｏとすると、次の（１）式により表すことができる。
Ｇ＝Ｖｏ／Ｖｉ＝−｛（Ｒ３×Ｒ３×Ｒ２）＋（Ｒ３×Ｒ３×Ｒ４）＋（Ｒ２×Ｒ３×Ｒ４）｝／（Ｒ１×Ｒ３×Ｒ４）  …（１）
ここで、計算を容易にするために、Ｒ２＝Ｒ３、Ｒ１＝２・Ｒ２とおくと、（１）式は、次の（２）式のようになる。
Ｇ＝Ｖｏ／Ｖｉ＝−（Ｒ２＋２×Ｒ４）／（２×Ｒ４）  …（２）
【０００４】
【発明が解決しようとする課題】
ところで、上述の増幅回路を半導体集積回路で実現する場合には、図４に示すように、第２分圧抵抗Ｒ４のグランド側の端子を、外部接地端子（パッド）４に接続する必要がある。このため、第２分圧抵抗Ｒ４と外部接地端子４との間の配線が必要となり、その配線による寄生配線抵抗Ｒ５が、第２分圧抵抗Ｒ４と外部接地端子４との間に存在することになり、それを無視できなくなる。
【０００５】
この結果、寄生配線抵抗Ｒ５を含んだ増幅回路の利得Ｇは、次の（３）式により表される。
Ｇ＝Ｖｏ／Ｖｉ＝−｛Ｒ２＋２（Ｒ４＋Ｒ５）｝／２（Ｒ４＋Ｒ５）…（３）
従って、従来の増幅回路において、図４に示すように、寄生配線抵抗Ｒ５が無視できないような場合には、その寄生配線抵抗Ｒ５により利得が変化（低下）してしまうという不都合がある。
【０００６】
そこで、本発明の目的は、上記の点に鑑み、配線抵抗に起因する利得の変化を防止するようにした増幅回路を提供することにある。
【０００７】
上記課題を解決し、本発明の目的を達成するために、請求項１、２に記載の各発明は以下のように構成した。
すなわち、請求項１に記載の発明は、反転入力端子、非反転入力端子及び出力端子を有する演算増幅器と、前記演算増幅器の反転入力端子に接続される入力抵抗と、前記演算増幅器の出力電圧を分圧する第１分圧抵抗及び第２分圧抵抗と、前記両分圧抵抗による分圧電圧を前記演算増幅器の反転入力端子に帰還する帰還抵抗とを備え、前記第２分圧抵抗の接地側の端子を第１の配線により接地端子に接続するとともに、前記演算増幅器の非反転入力端子を第２の配線を介して前記第１の配線の中間位置に接続し、前記第１の配線による前記第２分圧抵抗側の第１の配線抵抗と、前記第１の配線による前記接地端子側の第２の配線抵抗との比を、増幅回路の伝達関数に実質的に含まれないように選択するようにしたことを特徴とするものである。
【０００８】
このような構成からなる請求項１に記載の発明では、配線抵抗に起因する利得の変化を防止することが可能となる。
【０００９】
また、請求項１に記載の発明では、配線抵抗に起因する利得の変化を確実に防止できる。
請求項２に記載の発明は、請求項１に記載の増幅回路において、前記演算増幅器は、半導体集積回路の一部に形成し、前記入力抵抗、前記第１分圧抵抗、前記第２分圧抵抗、及び前記帰還抵抗は、前記半導体集積回路の多結晶シリコン層を主とする層により形成し、前記第１及び第２の配線抵抗は、前記半導体集積回路の金属を主とする層により形成することを特徴とするものである。
【００１０】
請求項２に記載の発明によれば、半導体集積回路で実現する場合に、配線抵抗に起因する利得の変化を確実に防止できる。
【００１１】
【発明の実施の形態】
以下、本発明の増幅回路の実施形態について、図１を参照して説明する。
この実施形態にかかる増幅回路は、図１に示すように、演算増幅器（オペアンプ）１を備え、その反転入力端子と入力端子２との間に、入力抵抗Ｒ１が接続されている。
【００１２】
演算増幅器１の出力電圧を分割するために、演算増幅器１の出力端子３とグランドとの間に、第１分圧抵抗Ｒ３、第２分圧抵抗Ｒ４、配線抵抗Ｒ５、および配線抵抗Ｒ６が直列に接続されている。第１分圧抵抗Ｒ３及び第２分圧抵抗Ｒ４の共通接続部と、演算増幅器１の反転入力端子との間に帰還抵抗Ｒ２が接続されている。さらに、配線抵抗Ｒ５と配線抵抗Ｒ６の共通接続部が、配線抵抗Ｒ７を介して演算増幅器１の非反転入力端子に接続されている。
【００１３】
次に、この実施形態にかかる増幅回路は、半導体集積回路（ＬＳＩ）で実現されるので、その実現方法について図２を参照して説明する。
演算増幅器１は、図２に示すように、半導体基板５上に形成される半導体集積回路の一部として形成される。また、入力抵抗Ｒ１、帰還抵抗Ｒ２、第１分圧抵抗Ｒ３、および第２分圧抵抗Ｒ４は、半導体基板５上に形成する多結晶シリコンを主とする層により構成される。すなわち、多結晶シリコン層にリンなどの不純物をドープしたもの、またはしないものが使用される。
【００１４】
第２分圧抵抗Ｒ４の接地側の端子は、第１の配線である金属配線７により外部接地端子４と接続され、演算増幅器１の非反転入力端子は、第２の配線である金属配線８を介して金属配線７の中間位置に接続されている。金属配線７、８は、半導体基板５上に形成する金属を主とする層により構成される。すなわち、Ａｌ層、Ａｌ−Ｃｕ層、またはＡｌ−Ｓｉ−Ｃｕ層、およびそれらの層をＴｉＮ等でサンドイッチした層、Ｃｕ層などが使用される。
【００１５】
そして、金属配線７のうち、金属配線８との接続部よりも第２分圧抵抗Ｒ４側の部分による配線抵抗を配線抵抗Ｒ５とし、その接続部よりも外部接地端子４側の部分による配線抵抗を配線抵抗Ｒ６とする。また、金属配線８による配線抵抗を配線抵抗Ｒ７とする。
このような構成からなる実施形態にかかる増幅回路では、利得Ｇは、次の（４）式のようになる。
Ｇ＝Ｖｏ／Ｖｉ＝−（Ｒ２＋２×Ｒ４＋２×Ｒ５＋Ｒ６）／（２×Ｒ４＋２×Ｒ５−Ｒ６）  …（４）
次に、（２）式と（４）式から次の（５）式が成立する。
−（Ｒ２＋２×Ｒ４）／（２×Ｒ４）＝−（Ｒ２＋２×Ｒ４＋２×Ｒ５＋Ｒ６）／（２×Ｒ４＋２×Ｒ５−Ｒ６）  …（５）
（５）式の右辺が左辺に等しくなるには、次の（６）式を満足すれば良い。
【００１６】
Ｒ６／Ｒ５＝（２×Ｒ２）／（４×Ｒ４＋Ｒ２）  …（６）
従って、配線抵抗Ｒ５と配線抵抗Ｒ６の比を、（６）式の関係を満たすように選択すれば、配線抵抗により増幅回路の利得Ｇが影響を受けない。換言すれば、配線抵抗Ｒ５と配線抵抗Ｒ６の比を、（６）式の関係を満たすように選択すれば、増幅回路の伝達関数は、配線抵抗による影響を受けない。また、配線抵抗Ｒ７は、増幅回路の伝達関数に無関係である（（４）式参照）。
【００１７】
以上説明したように、この実施形態によれば、配線抵抗による利得の低下を、配線抵抗を利用するともに、その出力電圧の一部を正帰還することによりキャンセルするようにした。このため、この実施形態では、配線抵抗に起因する利得の低下を確実に防止することができる。
【００１８】
以上述べたように、請求項１にかかる発明によれば、配線抵抗に起因する利得の変化を防止することが可能となる。
請求項１にかかる発明によれば、配線抵抗に起因する利得の変化を確実に防止できる。
【００１９】
請求項２にかかる発明によれば、半導体集積回路で実現する場合に、配線抵抗に起因する利得の変化を確実に防止できる。
【図面の簡単な説明】
【図１】本発明の増幅回路の実施形態の一例を示す回路図である。
【図２】実施形態を半導体集積回路で実現する場合の説明図である。
【図３】従来の増幅回路の一例を示す回路図である。
【図４】図３の回路に配線抵抗を含めた場合の回路図である。
【符号の説明】
１  演算増幅器
４  外部接地端子
５  半導体基板
７  金属配線（第１の配線）
８  金属配線（第２の配線）
Ｒ１  入力抵抗
Ｒ２  帰還抵抗
Ｒ３  第１分圧抵抗
Ｒ４  第２分圧抵抗
Ｒ５〜Ｒ７  配線抵抗
【図１】
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【図２】
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【図３】
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【図４】
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