(57)【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスと、前記メモリストリングスの一端に接続された第１選択トランジスタとを有し、
前記メモリストリングスは、基板に対して垂直方向に延びる柱状半導体と、前記柱状半導体の周りに絶縁膜を介して形成された複数の電荷蓄積層と、前記絶縁膜及び前記電荷蓄積層を介して前記柱状半導体と接してメモリトランジスタを構成する第１導電層とを有し、
前記第１選択トランジスタは、前記柱状半導体の周りに第１ゲート絶縁膜を介して形成されて前記第１選択トランジスタのゲート電極として機能する第２導電層を有し、
前記第２導電層は、前記垂直方向の第１位置にて前記基板と平行な方向に所定ピッチの第１の間隙を設けて配置され、且つ前記第１位置より上層の第２位置にて前記第１の間隙上に存在する第１の層間絶縁膜上に配置されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１位置及び前記第２位置の前記第２導電層のいずれか一方を覆うように形成された第２の層間絶縁膜を備え、
前記第２の層間絶縁膜は、所定のエッチング条件に対して前記第１の層間絶縁膜に対して高い選択比を有する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリストリングスの他端に接続された第２選択トランジスタを有し、
前記第２選択トランジスタは、前記柱状半導体の周りに第２ゲート絶縁膜を介して形成されて前記第２選択トランジスタのゲート電極として機能する第３導電層を有し、
前記第３導電層は、前記垂直方向の第３位置にて前記基板と平行な方向に所定ピッチの第２の間隙を設けて配置され、且つ前記第３位置より上層の第４位置にて前記第３の間隙上に存在する第３の層間絶縁膜上に配置されている
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスと、前記メモリストリングスの一端に接続された第１選択トランジスタとを有し、前記メモリストリングスは、基板に対して垂直方向に延びる柱状半導体と、前記柱状半導体の周りに絶縁膜を介して形成された複数の電荷蓄積層と、前記絶縁膜及び前記電荷蓄積層を介して前記柱状半導体と接してメモリトランジスタを構成する第１導電層を有し、前記第１選択トランジスタは、前記柱状半導体の周りにゲート絶縁膜を介して形成されて前記第１選択トランジスタのゲート電極として機能する第２導電層を有する不揮発性半導体記憶装置の製造方法であって、
前記垂直方向の第１位置にて前記基板と平行な方向に所定ピッチの第１の間隙を設けて前記第２導電層を形成する工程と、
前記第１位置より上層の第２位置にて前記第１の間隙上に前記第２導電層を形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
層間絶縁膜を、前記第１位置及び前記第２位置の前記第２導電層のいずれか一方を覆うように形成する工程
を備え、
前記第１位置及び前記第２位置の前記第２導電層のいずれか一方は、前記層間絶縁膜をマスクとして自己整合的に形成されることを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な半導体記憶装置及びその製造方法に関し、半導体記憶装置の中でも、特に、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
小型で大容量な不揮発性半導体記憶装置の需要が急増し、高集積化、大容量化が期待できるＮＡＮＤ型フラッシュメモリが注目されている。
【０００３】
ＮＡＮＤ型フラッシュメモリの高集積化、大容量化を進めるためには、デザインルールを縮小することが必要となる。デザインルールを縮小するためには、配線パターン等の更なる微細化が必要となる。配線パターン等の更なる微細化を実現するには、非常に高度な加工技術が要求されるため、デザインルールの縮小が困難になってきている。
【０００４】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３参照）。
【０００５】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、ＳＧＴ（円柱型）構造のトランジスタを用いた半導体記憶装置がある（特許文献１乃至３）。ＳＧＴ（円柱型）構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層のポリシリコン、及びそれら多層のポリシリコンを貫通して形成したピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。これらゲート電極及び柱状半導体を含む構成は、メモリストリングスと呼ばれる。
【０００６】
また、ＳＧＴ（円柱型）構造においては、一つの柱状半導体を選択するため、柱状半導体の上部及び下部に、その長手方向と直交する方向に延びる選択ゲート線が配線される。各選択ゲート線は、その幅方向に各柱状半導体が収まるように形成される。なお、各選択ゲート線は、隣接する選択ゲート線と絶縁された状態で、所定のスペースを設けて配置されている。また、選択ゲート線のさらに上方には、選択ゲート線の長手方向及び柱状半導体の長手方向に直交する方向に延びるビット線が設けられる。ビット線と選択ゲートとの交点は、柱状半導体の上端に位置するように形成される。
【０００７】
ここで、例えば、リソグラフィの最小線幅を「Ｆ」とした場合を考える。柱状半導体の直径（幅）を「Ｆ」とすれば、その幅方向に各柱状半導体が収まるように形成された選択ゲート線は、「２Ｆ」の幅を有し且つ「Ｆ」のスペースで形成することができる（合わせて「３Ｆ」）。一方、ビット線は、「Ｆ」の幅を有し且つ「Ｆ」のスペースで形成することが可能となる（合わせて「２Ｆ」）。つまり、柱状半導体により構成される一つのチャネル部の占有面積は「６Ｆ２」（２Ｆ×３Ｆ）となる。しかしながら、さらに、その占有面積を縮小することが望まれている。
【特許文献１】特開２００３−０７８０４４号
【特許文献２】米国特許第５５９９７２４号
【特許文献３】米国特許第５７０７８８５号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、メモリセルを３次元的に積層した構造であって、チップ面積を縮小することができる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスと、前記メモリストリングスの一端に接続された第１選択トランジスタとを有し、前記メモリストリングスは、基板に対して垂直方向に延びる柱状半導体と、前記柱状半導体の周りに絶縁膜を介して形成された複数の電荷蓄積層と、前記絶縁膜及び前記電荷蓄積層を介して前記柱状半導体と接してメモリトランジスタを構成する第１導電層とを有し、前記第１選択トランジスタは、前記柱状半導体の周りに第１ゲート絶縁膜を介して形成されて前記第１選択トランジスタのゲート電極として機能する第２導電層を有し、前記第２導電層は、前記垂直方向の第１位置にて前記基板と平行な方向に所定ピッチの第１の間隙を設けて配置され、且つ前記第１位置より上層の第２位置にて前記第１の間隙上に存在する第１の層間絶縁膜上に配置されていることを特徴とする。
【００１０】
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスと、前記メモリストリングスの一端に接続された第１選択トランジスタとを有し、前記メモリストリングスは、基板に対して垂直方向に延びる柱状半導体と、前記柱状半導体の周りに絶縁膜を介して形成された複数の電荷蓄積層と、前記絶縁膜及び前記電荷蓄積層を介して前記柱状半導体と接してメモリトランジスタを構成する第１導電層を有し、前記第１選択トランジスタは、前記柱状半導体の周りにゲート絶縁膜を介して形成されて前記第１選択トランジスタのゲート電極として機能する第２導電層を有する不揮発性半導体記憶装置の製造方法であって、前記垂直方向の第１位置にて前記基板と平行な方向に所定ピッチの第１の間隙を設けて前記第２導電層を形成する工程と、前記第１位置より上層の第２位置にて前記第１の間隙上に前記第２導電層を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、メモリセルを３次元的に積層した構造であって、チップ面積を縮小することができる不揮発性半導体記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【００１３】
［第１実施形態］
（第１実施形態の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１０の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１０は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬにかける電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳにかける電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）にかける電圧を制御する。センスアンプ１６は、メモリトランジスタＭＴｒｍｎから読み出した電位を増幅する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１０は、ビット線ＢＬにかける電圧を制御するビット線駆動回路、ソース線ＳＬにかける電圧を制御するソース線駆動回路を有する（図示略）。
【００１４】
また、図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１０においては、メモリトランジスタ領域１２を構成するメモリトランジスタＭＴｒｍｎは、半導体層を複数積層することによって形成されている。また、図１に示すとおり各層のワード線ＷＬは、ある領域で２次元的に広がっている。各層のワード線ＷＬは、それぞれ同一層からなる平面構造を有している。
【００１５】
図２は、第１実施形態に係る不揮発性半導体記憶装置１０のメモリトランジスタ領域１２の一部の概略構成図である。第１実施形態においては、メモリトランジスタ領域１２は、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ、選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎからなるメモリストリングス１００をｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝３、ｎ＝４の一例を示している。
【００１６】
各メモリストリングス１００のメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのゲートに接続されているワード線ＷＬ１〜ＷＬ４（第１導電層）は、それぞれ同一の導電層によって形成されており、それぞれ共通である。即ち、各メモリストリングス１００のメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングス１００のメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングス１００のメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングス１００のメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワード線ＷＬ４に接続されている。第１実施形態に係る不揮発性半導体記憶装置１０においては、図１及び図２に示すように、ワード線（ＷＬ１〜ＷＬ４）は、それぞれ、２次元的に広がっており、板状の平面構造を有している。また、ワード線（ＷＬ１〜ＷＬ４）は、それぞれ、メモリストリングス１００に略垂直に配置されている。ワード線（ＷＬ１〜ＷＬ４）は、必ずしも完全な垂直でなくとも良い。すなわち、略垂直とは本発明の効果を得ることができる程度のばらつきを前提とするものである。
【００１７】
各メモリストリングス１００は、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域の上に柱状の柱状半導体ＣＬｍｎ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有している。各柱状半導体ＣＬｍｎは、半導体基板Ｂａから垂直方向に形成されており、半導体基板Ｂａ及びワード線（ＷＬ１〜ＷＬ４）の面上においてマトリクス状になるように配置されている。つまり、メモリストリングス１００は、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬｍｎとは、段々形状を有する柱状の半導体を含む。なお、柱状半導体ＣＬｍｎの直径（幅）は、例えば、リソグラフィの解像度限界の長さ「Ｆ」とする。
【００１８】
次に、図２〜図４を参照して、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳの構成について説明する。図３は、メモリトランジスタ領域１２の上面図であり、図４は、メモリトランジスタ領域１２の断面図である。
【００１９】
図２〜図４に示すように、メモリストリングス１００の上方には、柱状半導体ＣＬｍｎと絶縁膜ＧＩを介して接して選択トランジスタＳＤＴｒｍｎを構成するドレイン側選択ゲート線（導電層）ＳＧＤが設けられている。ドレイン側選択ゲート線ＳＧＤは、選択トランジスタＳＤＴｒｍｎのゲート電極となる。各ドレイン側選択ゲート線ＳＧＤは、「２Ｆ」の幅を有する矩形板状であり、所定ピッチの間隙を設けて互いに絶縁分離されストライプ状に配置されている。また、ドレイン側選択ゲート線ＳＧＤの幅方向の中心には、その中心を貫通して形成された直径（幅）「Ｆ」を有する柱状半導体ＣＬｍｎが設けられている。
【００２０】
ドレイン側選択ゲート線ＳＧＤは、ワード線ＷＬ４の上方近傍に位置するドレイン側下部選択ゲート線ＳＧＤｄ（図２に示す場合ＳＧＤｄ１，２）（第２導電層）と、ドレイン側下部選択ゲート線ＳＧＤｄの上方に位置するドレイン側上部選択ゲート線ＳＧＤｕ（図２に示す場合ＳＧＤｕ１，２）（第２導電層）とを有する。
【００２１】
ドレイン側下部選択ゲート線ＳＧＤｄは、幅方向に「２Ｆ」の幅を有し、所定の「２Ｆ」の間隙を設けて配置されている。一方、ドレイン側上部選択ゲート線ＳＧＤｕは、幅方向に「２Ｆ」の幅を有し、所定の「２Ｆ」の間隙を設けて配置されており、且つ、ドレイン側下部選択ゲート線ＳＧＤｄの所定の「２Ｆ」の間隙の上方に配置されている。つまり、換言すれば、ドレイン側上部選択ゲート線ＳＧＤｕ及びドレイン側下部選択ゲート線ＳＧＤｄは、互いに幅方向に「２Ｆ」ずれて配置されている。
【００２２】
また、図２〜図４に示すように、メモリストリングス１００の下方には、柱状半導体ＣＬｍｎと絶縁膜ＧＩを介して接し選択トランジスタＳＳＴｒｍｎを構成するソース側選択ゲート線（導電層）ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、選択トランジスタＳＳＴｒｍｎのゲート電極となる。ソース側選択ゲート線ＳＧＳは、「２Ｆ」の幅を有する矩形板状であり、所定ピッチの間隙を設けて互いに絶縁分離されストライプ状に配置されている。また、ソース側選択ゲート線ＳＧＳの幅方向の中心には、その中心を貫通して形成された直径（幅）「Ｆ」を有する柱状半導体ＣＬｍｎが設けられている。
【００２３】
ソース側選択ゲート線ＳＧＳは、ワード線ＷＬ１の下方近傍に位置するソース側上部選択ゲート線ＳＧＳｕ（図２に示す場合、ＳＧＳｕ１，２）（第２導電層）と、ソース側上部選択ゲート線ＳＧＳｕの下方に位置するソース側下部選択ゲート線ＳＧＳｄ（図２に示す場合、ＳＧＳｄ１，２）（第２導電層）とを有する。
【００２４】
ソース側上部選択ゲート線ＳＧＳｕは、幅方向に「２Ｆ」の幅を有し、所定の「２Ｆ」の間隙を設けて配置されている。一方、ソース側下部選択ゲート線ＳＧＳｄは、幅方向に「２Ｆ」の幅を有し、所定の「２Ｆ」の間隙を設けて配置されている。また、ソース側上部選択ゲート線ＳＧＳｕは、ソース側下部選択ゲート線ＳＧＳｄの所定の「２Ｆ」の間隙の上方に位置に配置されている。つまり、換言すれば、ソース側上部選択ゲート線ＳＧＳｕ及びソース側下部選択ゲート線ＳＧＳｄは、互いに幅方向に「２Ｆ」ずれて配置されている。
【００２５】
なお、ソース側選択ゲート線ＳＧＳｕ／ＳＧＳｄ、又はドレイン側選択ゲート線ＳＧＤｕ／ＳＧＤｄのいずれか一方は、ワード線ＷＬと同様に板状の平面構造を有するものとすることも可能である。
【００２６】
次に、図４〜図６を参照して、第１実施形態におけるメモリストリングス１００により構成される回路構成及びその動作を説明する。図５は、第１実施形態における一つのメモリストリングス１００の回路図であり、図６は、第１実施形態における一つのメモリトランジスタＭＴｒの断面図である。
【００２７】
図５に示すように、第１実施形態において、メモリストリングス１００は、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びに２つの選択トランジスタＳＳＴｒｍ及びＳＤＴｒｍｎを有している。これら４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びに２つの選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎは、それぞれ直列に接続されている（図５参照）。第１実施形態のメモリストリングス１００においては、半導体基板Ｂａ上のＰ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１に形成されたＮ＋領域に柱状半導体ＣＬｍｎが形成されている。そして、柱状半導体ＣＬｍｎの周りに絶縁膜Ｉを介して形成されたワード線ＷＬ１〜ＷＬ４によって、複数の板状の電極Ｅ１〜Ｅ４が形成されている。これら電極Ｅ１〜Ｅ４と絶縁膜Ｉと柱状半導体ＣＬｍｎとがメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎを形成する。なお、絶縁膜Ｉは、電荷蓄積層として機能する絶縁膜（例えば、酸化珪素膜、窒化珪素膜、酸化珪素膜の積層膜）である。例えば、絶縁膜Ｉが、酸化珪素膜、窒化珪素膜、酸化珪素膜、所謂ＯＮＯ膜である場合、窒化珪素膜に離散分布したＳｉＮトラップに電荷が保持される。また、選択トランジスタＳＳＴｒｍｎのソースにはソース線ＳＬ（第１実施形態においては、Ｐ−Ｗｅｌｌ領域Ｂａ１のＮ＋領域）が接続されている。また、選択トランジスタＳＤＴｒｍｎのドレインにはビット線ＢＬと接続させるためのＭ０配線Ｍ０Ｌが形成されている。
【００２８】
図６に示すように、一つのメモリトランジスタＭＴｒｍｎにおいては、絶縁膜Ｉを介して柱状半導体ＣＬｍｎを取り囲むワード線（導電層）ＷＬが制御ゲート電極として機能する。メモリトランジスタＭＴｒのソースＳ及びドレインＤは、柱状半導体ＣＬｍｎに形成される。
【００２９】
上記構成を有する不揮発性半導体記憶装置１０において、ビット線ＢＬ、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ、ソース側選択ゲート線ＳＧＳ、及びソース線ＳＬの電圧は、ビット線駆動回路（図示略）、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ソース線駆動回路（図示略）によって制御される。すなわち、所定のメモリトランジスタＭＴｒの電荷蓄積層（絶縁層Ｉ）に保持（トラップ）する電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
【００３０】
以上のように、第１実施形態に係る不揮発性半導体記憶装置は、メモリトランジスタＭＴｒ１〜ＭＴｒ４（メモリセル）を３次元的に積層した構造を有する。更に、ドレイン側選択ゲート線ＳＧＤ（第２導電層）は、ドレイン側上部選択ゲート線ＳＧＤｕ、及びドレイン側下部選択ゲート線ＳＧＤｄの２層を設けている。そして、ドレイン側上部選択ゲート線ＳＧＤｕ、及びドレイン側下部選択ゲート線ＳＧＤｄは、互いの間隙に配置される。また、ソース側選択ゲート線ＳＧＳ（第２導電層）は、ドレイン側選択ゲート線ＳＧＤ（第２導電層）と同様の構成を有している。したがって、第１実施形態において柱状半導体ＣＬｍｎの直径を「Ｆ」（リソグラフィの解像限界長さ）とすれば、メモリストリングス１００の最小占有面積は、「４Ｆ２」とすることが可能であり、従来における「６Ｆ２」の最小占有面積よりも格段に小さくすることが可能となる。
【００３１】
［第２実施形態］
（第２実施形態の構成）
次に、図７を参照して、本発明の第２実施形態に係る不揮発性半導体記憶装置について説明する。図７に示すように、第２実施形態に係る不揮発性半導体記憶装置は、主として、ゲート選択線ＳＧＤ、ＳＧＳの上方及び側部を覆う絶縁膜ＵＩを設けている点で第１実施形態の構成と異なる。絶縁膜ＵＩは、例えば、シリコン窒化膜（ＳｉＮ）からなる。このシリコン窒化膜は、ウェットエッチングに対してゲート選択線ＳＧＤ、ＳＧＳを構成するアモルファスシリコン層よりも高い選択比を有する。なお、第２実施形態において、ソース側選択ゲート線ＳＧＳの領域においても、ドレイン側選択ゲート線ＳＧＤと同様の絶縁膜ＵＩが設けられている。その他、第２実施形態に係る構成は、第１実施形態と同様であるため、同一の構成については同一符号を付し、その説明を省略する。
【００３２】
（第２実施形態の製造方法）
次に、図８〜図２４を参照して、上述した第２実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。ここでは、ドレイン側選択ゲート線ＳＧＤの製造方法についてのみ説明する。なお、ソース側選択ゲート線ＳＧＳは、ドレイン側選択ゲート線ＳＧＤと同様の製造方法であり、ワード線ＷＬ、及びメモリトランジスタＭＴｒｍｎは従来と同様の製造方法なので、その説明を省略する。
【００３３】
先ず、図８に示すように、最上層のワード線ＷＬ４上に絶縁層２１が形成された状態まで製造工程を進める。つまり、図８において、絶縁層２１の下方（図８の下矢印で示すＭＴｒｍｎ）に、メモリトランジスタＭＴｒｍｎの領域に相当する層が形成された状態とする。
【００３４】
次に、絶縁層２１上にアモルファスシリコン層２２を堆積させ、ボロン（Ｂ）を注入する。更に、その上に酸化膜２３、シリコン窒化膜（ＳｉＮ）２４を堆積させ、図９に示すような状態とする。アモルファスシリコン層２２は、上述したドレイン側下部選択ゲート線ＳＧＤｄとなる。例えば、アモルファスシリコン層２２の厚みは２００ｎｍであり、酸化膜２２の厚みは１５ｎｍであり、シリコン窒化膜２４の厚みは５０ｎｍである。
【００３５】
続いて、図１０に示すように、リソグラフィ処理を行う。シリコン窒化膜２４上に「２Ｆ」の幅で、「２Ｆ」のスペースを設けて（「４Ｆ］ピッチのラインアンドスペース）でストライプ状に、マスク材となるレジストをパターニングし、反応性イオンエッチング法（ＲＩＥ：Reactive Ion Etching）によってシリコン窒化膜２４、酸化膜２３、アモルファスシリコン層２２の一部を除去する。この工程によって、シリコン窒化膜２４の表面から、絶縁層２１の上面に達するトレンチＴ１が形成される。また、アモルファスシリコン層２２は、ドレイン側下部選択ゲート線ＳＧＤｄの形状となる。例えば、「２Ｆ」とは、１８０ｎｍである。
【００３６】
続いて、図１１に示すように、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）処理によって、トレンチＴ１の側壁、更にシリコン窒化膜２４の表面に、シリコン窒化膜２５を堆積させる。これらシリコン窒化膜２４及びシリコン窒化膜２５を合わせて、前述した絶縁膜ＵＩを形成する。なお、トレンチＴ１の底面に堆積したシリコン窒化膜は、エッチング等により除去する。
【００３７】
次に、図１２に示すように、酸化膜２６を堆積させ、シリコン窒化膜２５が表面となるように、ＣＭＰ（Chemical Mechanical Polishing)処理によって酸化膜２６を平坦化する。この図１２に示す工程によって、トレンチＴ１内は、酸化膜２６にて埋め尽くされる。
【００３８】
続いて、酸化膜２６及びシリコン窒化膜２５上に、酸化膜（ＴＥＯＳ膜）２７、アモルファスシリコン層２８を堆積させ、アモルファスシリコン層２８にボロン（Ｂ）を注入する。そして、アモルファスシリコン層２８上に酸化膜（ＴＥＯＳ膜）２９、シリコン窒化膜３０を堆積させ、図１３に示す状態とする。例えば、酸化膜（ＴＥＯＳ膜）２７は５０ｎｍ、アモルファスシリコン層２８は２００ｎｍ、ＴＥＯＳ膜２９は１５ｎｍ、窒化シリコン層３０は５０ｎｍとする。
【００３９】
続いて、図１４に示すように、リソグラフィ処理を行う。シリコン窒化膜３０上に「２Ｆ」の幅、「２Ｆ」のスペースを設けて（「４Ｆ」ピッチのラインアンドスペース）でストライプ状に且つアモルファスシリコン層２２（ドレイン側下部選択ゲートＳＧＤｄ）の間隙上に位置に、マスク材となるレジストをパターニングする。そして、反応性イオンエッチング法（ＲＩＥ：Reactive Ion Etching）によってシリコン窒化膜３０、酸化膜（ＴＥＯＳ膜）２９、アモルファスシリコン層２８の一部を除去する。この工程によって、シリコン窒化膜３０の表面から、酸化膜（ＴＥＯＳ）２７の上面に達するトレンチＴ２が形成される。また、アモルファスシリコン層２８は、ドレイン側上部選択ゲート線ＳＧＤｕの形状となる。例えば、「２Ｆ」とは、１８０ｎｍである。
【００４０】
続いて、図１５に示すように、ＣＶＤ処理によって、トレンチＴ２の側壁、更にシリコン窒化膜３０の表面に、シリコン窒化膜３１を堆積させる。これらシリコン窒化膜３０及びシリコン窒化膜３１を合わせて、前述した絶縁膜ＵＩを形成する。なお、トレンチＴ２の底面に堆積されたシリコン窒化膜３１は、エッチング等により除去する。
【００４１】
次に、図１６に示すように、トレンチＴ２内に酸化膜３２を堆積させ、シリコン窒化膜３１が表面となるように、ＣＭＰ処理によって平坦化する。この図１６に示す工程において、トレンチＴ２内は、酸化膜３２にて埋め尽くされる。そして、図１７に示すように、酸化膜３２及びシリコン窒化膜３１上に、更に酸化膜３３を堆積させる。例えば、堆積させる酸化膜３３の厚みは、２００ｎｍである。
【００４２】
続いて、図１８に示すように、リソグラフィ及びＲＩＥ処理を行う。リソグラフィ及びＲＩＥ処理によって、酸化膜３３上に「Ｆ」の直径で、「Ｆ」のスペースを設けて格子状に貫通孔３４を形成する。貫通孔３４は、各々のアモルファスシリコン層（ドレイン下部選択ゲート線ＳＧＤｄ）２２の幅方向の中心、及び各々のアモルファスシリコン層（ドレイン上部選択ゲート線ＳＧＤｕ）２８の幅方向の中心を通るように形成する。なお、貫通孔３４は、メモリトランジスタＭＴｒｍｎの領域に達する深さまで形成する。例えば、貫通孔３４の直径は、９０ｎｍである。
【００４３】
続いて、図１９に示すように、貫通孔３４の表面にゲート酸化膜３５、及びアモルファスシリコン層３６を成膜する。
【００４４】
続いて、図２０に示すように、ＲＩＥを施し、貫通孔３４の底面に成膜されたゲート酸化膜３５をエッチング除去する（図２０に示す領域Ｐ１）。貫通孔３４の側壁に形成されたゲート酸化膜３５は、その上に形成されたアモルファスシリコン層３６によって保護されるので、エッチング除去されることなく残存する。
【００４５】
続いて、図２１に示すように、貫通孔３４内にアモルファスシリコン層３７を堆積させる。この工程にて堆積したアモルファスシリコン層３７は、柱状半導体ＣＬｍｎとなる。
【００４６】
続いて、図２２に示すように、酸化膜３３が表面となるように、アモルファスシリコン層３７をエッチバックする。
【００４７】
続いて、図２３に示すように、アモルファスシリコン層（柱状半導体）３７、及び酸化膜３３の表面上にシリコン窒化膜３８、酸化膜３９を堆積させる。例えば、シリコン窒化膜３８の厚みは５０ｎｍであり、酸化膜３９の厚みは２００ｎｍである。
【００４８】
続いて、図２４に示すように、リソグラフィ及びＲＩＥ処理を行い、アモルファスシリコン層（柱状半導体）３７に整合する位置において、シリコン窒化膜３８及び酸化膜３９を除去し、トレンチＴ３を形成する。
【００４９】
続いて、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）４０をトレンチＴ３内に堆積させ、その後、ＣＭＰ処理によって、平坦化する。これにより、図７に示した第２実施形態に係る不揮発性半導体記憶装置が形成される。なお、堆積されたチタン（Ｔｉ）／窒化チタン（ＴｉＮ）４０は、ビット線ＢＬに接続されるＭ０配線Ｍ０Ｌとなる。
【００５０】
このような工程を経て製造される第２実施形態は、第１実施形態と同様に、ドレイン側（ソース側）上部選択ゲート線ＳＧＤｕ（ＳＧＳｕ）、及びドレイン側（ソース側）下部選択ゲート線ＳＧＳｄ（ＳＧＳｄ）を有するので、第１実施形態と同様の効果を奏することができる。
【００５１】
［第３実施形態］
（第３実施形態の構成）
次に、図２５を参照して、本発明の第３実施形態に係る不揮発性半導体記憶装置について説明する。図２５に示すように、第３実施形態に係る不揮発性半導体記憶装置は、ドレイン側下部選択ゲート線ＳＧＤｄの上部及び側部を覆う絶縁膜ＵＩａを設けている。絶縁膜ＵＩａは、ドレイン側上部選択ゲート線ＳＧＤｕを覆うように形成されておらず、その絶縁膜ＵＩａの内側側壁Ｗｉｎ及び外側側壁Ｗｏｕｔは、ドレイン側上部選択ゲート線ＳＧＤｕ及びドレイン側下部選択ゲート線ＳＧＤｄに隣接する。内側側壁Ｗｉｎは、ドレイン側下部選択ゲート線ＳＧＤｄに接し、外側側壁Ｗｏｕｔは、ドレイン側上部選択ゲート線ＳＧＤｕに接する。この点で、第３実施形態に係る絶縁膜ＵＩａは、第２実施形態の絶縁膜ＵＩと異なる。なお、第３実施形態において、ソース側下部選択ゲート線ＳＧＳｄの領域においても、ドレイン側下部選択ゲート線ＳＧＤｄと同様の絶縁膜ＵＩａが設けられている。その他、第３実施形態に係る構成は、第２実施形態と同様であるため、同一の構成については同一符号を付し、その説明を省略する。
【００５２】
（第３実施形態の製造方法）
次に、図２６〜図４２を参照して、上述した第３実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。第２実施形態と同様にここでは、ドレイン側選択ゲート線ＳＧＤの製造方法についてのみ説明する。なお、第２実施形態と同様にソース側選択ゲート線ＳＧＳは、ドレイン側選択ゲート線ＳＧＤと同様の製造方法であり、ワード線ＷＬ、及びメモリトランジスタＭＴｒｍｎは従来と同様の製造方法なので、その説明を省略する。
【００５３】
先ず、図２６に示すように、最上層のワード線ＷＬ４上に絶縁層２１が形成された状態まで製造工程を進める。つまり、図２６において、絶縁層２１の下方（図８の下矢印で示すＭＴｒｍｎ）に、メモリトランジスタＭＴｒｍｎの領域に相当する層が形成された状態とする。
【００５４】
次に、絶縁層２１上にアモルファスシリコン層４１を堆積させ、ボロン（Ｂ）を注入する。更に、その上に酸化膜４２、シリコン窒化膜（ＳｉＮ）４３を堆積させ、図２７に示すような状態とする。アモルファスシリコン層４１は、上述したドレイン側下部選択ゲート線ＳＧＤｄとなる。例えば、アモルファスシリコン層４１の厚みは２００ｎｍであり、酸化膜４２の厚みは３００ｎｍであり、シリコン窒化膜２４の厚みは１５０ｎｍである。
【００５５】
続いて、図２８に示すように、リソグラフィ処理を行う。シリコン窒化膜２４上に「２Ｆ」のの幅で、「２Ｆ」のスペースを設けて（「４Ｆ」ピッチのラインアンドスペース）ストライプ状に、マスク材となるレジストをパターニングし、反応性イオンエッチング法（ＲＩＥ：Reactive Ion Etching）によってシリコン窒化膜４３、酸化膜４２、アモルファスシリコン層４１の一部を除去する。この工程によって、シリコン窒化膜４３の表面から、絶縁層２１の上面に達するトレンチＴ４が形成される。また、アモルファスシリコン層４１は、ドレイン側下部選択ゲート線ＳＧＤｄの形状となる。例えば、「２Ｆ」とは、１８０ｎｍである。
【００５６】
続いて、図２９に示すように、ＣＶＤ処理によって、トレンチＴ４の側壁、更にシリコン窒化膜４３の表面に、シリコン窒化膜４４を堆積させる。これらシリコン窒化膜４３及びシリコン窒化膜４４を合わせて、前述した絶縁膜ＵＩａを形成する。なお、トレンチＴ４の底面に堆積されたシリコン窒化膜４４は、エッチング等により除去する。
【００５７】
続いて、酸化膜４５を堆積させ、シリコン窒化膜４４の上面が表面となるようにＣＭＰ処理を行い、図３０に示す状態とする。つまり、この図３０に示す工程によって、トレンチＴ４内は、酸化膜４５にて埋め尽くされる。酸化膜４５は、アモルファスシリコン層４１（ドレイン側下部選択ゲート線ＳＧＤｄ）の層間膜となる。
【００５８】
続いて、図３１に示すように、エッチバック処理を施す。例えば、エッチングに用いる薬液として、シリコン窒化膜４４に対する選択比の高いものを選び、酸化膜４５を優先的にエッチング除去する。ここで、トレンチＴ４内の酸化膜４５の上面は、アモルファスシリコン層４４の上面よりも高く、酸化膜４２の下面よりも低い高さとなるようにする。
【００５９】
続いて、図３２に示すように、シリコン窒化膜４４及びトレンチ４３内の酸化膜４５上に、アモルファスシリコン層４６を堆積させる。
【００６０】
続いて、図３３に示すように、エッチバック処理を施す。つまり、シリコン窒化膜４４はアモルファスシリコン層４６よりも選択比が高いので、アモルファスシリコン層４６が優先的にエッチング除去される。ここで、トレンチＴ４内のアモルファスシリコン層４６の上面は、酸化膜４２の上面よりも低い高さとなるようにする。この図３３に示す処理によって、アモルファスシリコン層４６は、ドレイン側上部選択ゲート線ＳＧＤｕとなる。
【００６１】
続いて、図３４に示すように、酸化膜４７を堆積させた後、ＣＭＰ処理を施し、シリコン窒化膜４４の上面が表面になるように平坦化する。
【００６２】
続いて、図３５に示すように、更に、酸化膜４７及びシリコン窒化膜４４の上面に酸化膜４８を堆積させる。
【００６３】
続いて、図３６に示すように、リソグラフィ及びＲＩＥ処理を行う。リソグラフィ及びＲＩＥ処理によって、酸化膜４８上に「Ｆ」の幅で、「２Ｆ」のスペースを設けて格子状に貫通孔４９を形成する。貫通孔４９は、各々のアモルファスシリコン層（ドレイン下部選択ゲート線ＳＧＤｄ）４１の幅方向の中心、及び各々のアモルファスシリコン層（ドレイン上部選択ゲート線ＳＧＤｕ）４６の幅方向の中心を通るように形成する。なお、貫通孔４９は、メモリトランジスタＭＴｒｍｎの領域に達する深さまで形成する。例えば、貫通孔４９の直径は、９０ｎｍである。
【００６４】
続いて、図３７に示すように、貫通孔４９の表面にゲート酸化膜５０、及びアモルファスシリコン層５１を成膜する。
【００６５】
続いて、図３８に示すように、ＲＩＥを施し、貫通孔４９の底面に成膜されたゲート酸化膜５０をエッチング除去する（図３８の領域Ｐ２）。貫通孔４９の側壁に形成されたゲート酸化膜５０は、その上に形成されたアモルファスシリコン層５１によって保護されるので、エッチング除去されることなく残存する。
【００６６】
続いて、図３９に示すように、貫通孔４９内にアモルファスシリコン層５２を堆積させる。このアモルファスシリコン層５２は、柱状半導体ＣＬｍｎとなる。
【００６７】
続いて、図４０に示すように、酸化膜４８が表面となるように、アモルファスシリコン層５２をエッチバックする。
【００６８】
続いて、図４１に示すように、アモルファスシリコン層（柱状半導体ＣＬｍｎ）５２、及び酸化膜４８の表面上にシリコン窒化膜５３、酸化膜５４を形成する。例えば、シリコン窒化膜５３の厚みは５０ｎｍであり、酸化膜５４の厚みは２００ｎｍである。
【００６９】
続いて、図４２に示すように、リソグラフィ及びＲＩＥ処理を行い、アモルファスシリコン層（柱状半導体ＣＬｍｎ）５２に整合する位置において、シリコン窒化膜５３及び酸化膜５４を除去し、トレンチＴ５を形成する。
【００７０】
続いて、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）５５をトレンチＴ５内に堆積させ、その後、ＣＭＰ処理によって、平坦化する。これにより、図２５に示した第３実施形態に係る不揮発性半導体記憶装置が形成される。なお、堆積されたチタン（Ｔｉ）／窒化チタン（ＴｉＮ）５５は、ビット線ＢＬに接続されるＭ０配線Ｍ０Ｌとなる。
【００７１】
上記第３実施形態によれば、ドレイン側（ソース側）上部選択ゲート線ＳＧＤｕ（ＳＧＳｕ）、及びドレイン側（ソース側）下部選択ゲート線ＳＧＳｄ（ＳＧＳｄ）を有するので、第１実施形態と同様の効果を奏することができる。また、第３実施形態によれば、図３２及び図３３に示すようにシリコン窒化膜４４によって、セルフアライン（自己整合）的にドレイン側上部選択ゲート線ＳＧＤｕが形成される。したがって、第３実施形態は、第１及び第２実施形態よりも、リソグラフィ工程を一つ削減して、工程数を少なくなくして製造することができ、製造コストを低く抑えることが可能となる。
【００７２】
［第４実施形態］
（第４実施形態の構成）
次に、図４３を参照して、本発明の第４実施形態に係る不揮発性半導体記憶装置について説明する。図４３に示すように、第４実施形態に係る不揮発性半導体記憶装置は、ドレイン側上部選択ゲート線ＳＧＤｕを覆う絶縁膜ＵＩｂを設けている。なお、絶縁膜ＵＩｂは、ドレイン側下部選択ゲート線ＳＧＤｄを覆うように形成されておらず、その絶縁膜ＵＩａの内側側壁Ｗｉｎ及び外側側壁Ｗｏｕｔは、ドレイン側下部選択ゲート線ＳＧＤｄ及びドレイン側上部選択ゲート線ＳＧＤｕに隣接する。内側側壁Ｗｉｎは、ドレイン側上部選択ゲート線ＳＧＤｕに接し、外側側壁Ｗｏｕｔは、ドレイン側下部選択ゲート線ＳＧＤｄに接する。この点で、第４実施形態に係る絶縁膜ＵＩｂは、第２及び第３実施形態の絶縁膜ＵＩ，ＵＩａと異なる。なお、第４実施形態において、ソース側上部選択ゲート線ＳＧＳｕの領域においても、ドレイン側上部選択ゲート線ＳＧＤｕと同様の絶縁膜ＵＩｂが設けられている。その他、第４実施形態に係る構成は、第２実施形態と同様であるため、同一の構成については同一符号を付し、その説明を省略する。
【００７３】
（第４実施形態の製造方法）
次に、図４４〜図４７を参照して、上述した第４実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図４４〜図４７は、第４実施形態に係る製造方法を示し且つ第３実施形態に係る製造方法の図２７から後の製造工程を示すものである。なお、第２及び第３実施形態と同様にソース側選択ゲート線ＳＧＳは、ドレイン側選択ゲート線ＳＧＤと同様の製造方法であり、ワード線ＷＬ、及びメモリトランジスタＭＴｒｍｎは従来と同様の製造方法なので、その説明を省略する。
【００７４】
先ず、絶縁層２１上に、アモルファスシリコン層４１、酸化膜４２、シリコン窒化膜４３が堆積された状態（図２６参照）にて、図４４に示すように、リソグラフィ処理を行う。シリコン窒化膜２４上に「２Ｆ」の幅で、「２Ｆ」のスペースを設けて（「４Ｆ」ピッチのラインアンドスペース）でストライプ状に、マスク材となるレジストをパターニングし、反応性イオンエッチング法（ＲＩＥ：Reactive Ion Etching）によってシリコン窒化膜４３、酸化膜４２、アモルファスシリコン層４１、絶縁層２１の一部を除去する。この工程によって、シリコン窒化膜４３の表面から、絶縁層２１の上面から所定深さにまで達するトレンチＴ６が形成される。また、この工程によって、アモルファスシリコン層４１は、ドレイン側上部選択ゲート線ＳＧＤｕの形状となる。例えば、「２Ｆ」とは、１８０ｎｍである。
【００７５】
続いて、図４５に示すように、ＣＶＤ処理によって、トレンチＴ６の測壁、更にシリコン窒化膜４３の表面に、シリコン窒化膜６１を堆積させる。これらシリコン窒化膜４３及びシリコン窒化膜６１を合わせて、前述した絶縁膜ＵＩｂを形成する。
【００７６】
続いて、図４６に示すように、トレンチＴ６内にアモルファスシリコン層６２を堆積させ、シリコン窒化膜６１の上面が表面となるようにＣＭＰ処理を行う。
【００７７】
続いて、図４７に示すように、エッチバック処理を施す。つまり、シリコン窒化膜６１は、アモルファスシリコン層６２よりもウェットエッチングに対する選択比が高いので、アモルファスシリコン層６２が優先的にエッチング除去される。ここで、トレンチＴ６内のアモルファスシリコン層６２の上面は、アモルファスシリコン層４１の上面よりも低い高さとなるようにする。この図４７に示す処理によって形成されたアモルファスシリコン層６２は、ドレイン側下部選択ゲート線ＳＧＤｄとして機能する。
【００７８】
続いて、第３実施形態における図２６〜図４２と同様の製造工程を経て、図４３に示される構造が形成される。
【００７９】
このように第４実施形態によれば、ドレイン側（ソース側）上部選択ゲート線ＳＧＤｕ（ＳＧＳｕ）、及びドレイン側（ソース側）下部選択ゲート線ＳＧＳｄ（ＳＧＳｄ）を有するので、第１実施形態と同様の効果を奏することができる。第１及び第２実施形態と同様の効果を奏することができる。また、第４実施形態によれば、図４６及び図４７に示すようにシリコン窒化膜６１によって、セルフアライン（自己整合）的に、ドレイン側下部選択ゲート線ＳＧＤｄが形成される。したがって、第４実施形態は、第１及び第２実施形態よりも、リソグラフィ工程を一つ削減して、工程数を少なくなくして製造することができ、製造コストを低く抑えることが可能となる。
【００８０】
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではない。例えば、ソース側選択ゲート線ＳＧＳの領域を層間絶縁膜ＵＩａが設けられた第３実施形態に係る構造とし、ドレイン側選択ゲート線ＳＧＤの領域を層間絶縁膜ＵＩｂが設けられた第４実施形態に係る構造としても良い。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置の構成概略図である。
【図２】本発明の第１実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の一部概略斜視図である。
【図３】本発明の第１実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の一部概略上面図である。
【図４】本発明の第１実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の一部概略断面図である。
【図５】本発明の第１実施形態に係る不揮発性半導体記憶装置の一つのメモリストリングス１００の回路図である。
【図６】本発明の第１実施形態に係る不揮発性半導体記憶装置の一つのメモリトランジスタＭＴｒの断面構造を示す図である。
【図７】本発明の第２実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の一部概略断面図である。
【図８】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図９】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１０】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１１】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１２】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１３】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１４】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１５】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１６】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１７】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１８】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１９】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２０】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２１】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２２】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２３】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２４】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２５】本発明の第３実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の一部概略断面図である。
【図２６】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２７】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２８】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２９】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３０】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３１】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３２】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３３】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３４】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３５】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３６】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３７】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３８】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３９】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４０】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４１】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４２】本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４３】本発明の第４実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の一部概略断面図である。
【図４４】本発明の第４実施形態に係る不揮発性半導体記憶装置の第３の製造工程を示す断面図である。
【図４５】本発明の第４実施形態に係る不揮発性半導体記憶装置の第３の製造工程を示す断面図である。
【図４６】本発明の第４実施形態に係る不揮発性半導体記憶装置の第３の製造工程を示す断面図である。
【図４７】本発明の第４実施形態に係る不揮発性半導体記憶装置の第３の製造工程を示す断面図である。
【符号の説明】
【００８２】
１０…不揮発性半導体記憶装置、１２…メモリトランジスタ領域、１３…ワード線駆動回路、１４…ソース側選択ゲート線駆動回路、１５…ドレイン側選択ゲート線駆動回路、１６…センスアンプ、Ｂａ…半導体基板、ＵＩ，ＵＩａ，ＵＩｂ…絶縁膜、１００…メモリストリングス、ＢＬ…ビット線、ＳＬ…ソース線、ＷＬ…ワード線、ＳＧＳ…ソース側選択ゲート線、ＳＧＳｕ…ソース側上部選択ゲート線、ＳＧＳｄ…ソース側下部選択ゲート線、ＳＧＤ…ドレイン側選択ゲート線、ＳＧＤｕ…ドレイン側上部選択ゲート線、ＳＧＤｄ…ドレイン側下部選択ゲート線、ＣＬｍｎ…柱状半導体、ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、ＳＳＴｒｍｎ、ＳＤＴｒｍｎ…選択トランジスタ。
【図１】
0004455615.tif 000002
【図２】
0004455615.tif 000003
【図３】
0004455615.tif 000004
【図４】
0004455615.tif 000005
【図５】
0004455615.tif 000006
【図６】
0004455615.tif 000007
【図７】
0004455615.tif 000008
【図８】
0004455615.tif 000009
【図９】
0004455615.tif 000010
【図１０】
0004455615.tif 000011
【図１１】
0004455615.tif 000012
【図１２】
0004455615.tif 000013
【図１３】
0004455615.tif 000014
【図１４】
0004455615.tif 000015
【図１５】
0004455615.tif 000016
【図１６】
0004455615.tif 000017
【図１７】
0004455615.tif 000018
【図１８】
0004455615.tif 000019
【図１９】
0004455615.tif 000020
【図２０】
0004455615.tif 000021
【図２１】
0004455615.tif 000022
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
0004455615.tif 000027
【図２７】
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【図２８】
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【図２９】
0004455615.tif 000030
【図３０】
0004455615.tif 000031
【図３１】
0004455615.tif 000032
【図３２】
0004455615.tif 000033
【図３３】
0004455615.tif 000034
【図３４】
0004455615.tif 000035
【図３５】
0004455615.tif 000036
【図３６】
0004455615.tif 000037
【図３７】
0004455615.tif 000038
【図３８】
0004455615.tif 000039
【図３９】
0004455615.tif 000040
【図４０】
0004455615.tif 000041
【図４１】
0004455615.tif 000042
【図４２】
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【図４３】
0004455615.tif 000044
【図４４】
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【図４５】
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【図４６】
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【図４７】
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