(57)【特許請求の範囲】
【請求項１】
ＮＡＮＤ型フラッシュメモリ装置において、
ビットライン（ＢＬ）とソースライン（ＣＳＬ）の間で直列に接続された多数のメモリセルで各々構成され、ストリング選択ライン（ＳＳＬ）、接地選択ライン（ＧＳＬ）及び複数のワードライン（ＷＬ）を各々有する多数のメモリストリング（ＣＳ）を、各々有する多数の単位メモリセルアレイ（ＭＣＵ０〜ＭＣＵｊ）と、
前記単位メモリセルアレイ（ＭＣＵ）に分割配置され、前記単位メモリセルアレイ（ＭＣＵ）の前記メモリストリング（ＣＳ）に接続する多数のソースライン（ＣＳＬ）と、
固有の単位メモリセルアレイ（ＭＣＵ）の前記ストリング選択ライン（ＳＳＬ）、接地選択ライン（ＧＳＬ）、ソースライン（ＣＳＬ）及びワードライン（ＷＬ）に信号を駆動させるために各々設けた多数のドライバ（ＷＬＤ）と、を含み、
前記ＮＡＮＤ型フラッシュメモリ装置は、さらに
アドレス情報を含む信号に応答して、電圧信号を前記ストリング選択ライン（ＳＳＬ）、接地選択ライン（ＧＳＬ）及びワードライン（ＷＬ）に接続するスイッチング用のトランジスタ（ＳＮ、ＷＮ、ＧＮ）を制御する第１ゲーティング電圧（ＶＧＰｔ）を、前記ドライバ（ＷＬＤ）のグループに供給する第１高電圧制御回路（ＨＶＣｔ）と、
アドレス情報を含む信号に応答して、電圧信号（ＶＣＳＬ）を前記ソースライン（ＣＳＬ０）に接続するスイッチング用のトランジスタ（ＣＮ３）を制御する第２ゲーティング電圧（ＶＣＳＬｐ）を、前記ドライバ（ＷＬＤ）のグループに供給する第２高電圧制御回路（ＨＶＣｃ）と、を含み、
前記第２高電圧制御回路（ＨＶＣｃ）は、活性化信号（ＣＳＬＥＮ）、高電圧（ＨＶｐ）、及び、ポンピングクロック（ＣＬＫ）を入力して、前記第２ゲーティング電圧（ＶＣＳＬｐ）を発生させる、ことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項２】
ＮＡＮＤ型フラッシュメモリ装置において、
対応する多数のワードライン（ＷＬ）、さらに、対応するストリング選択ライン（ＳＳＬ）、及び対応する接地選択ライン（ＧＳＬ）に各々接続されて選択される多数のメモリストリング（ＣＳ）を各々含む多数の単位メモリセルアレイ（ＭＣＵ０〜ＭＣＵｊ）と、
前記多数の単位メモリセルアレイ（ＭＣＵ）の１つに各々対応し、互いに独立的に駆動可能な多数のソースライン（ＣＳＬ）と、
前記多数の単位メモリセルアレイの１つに各々対応し、前記対応する単位メモリセルアレイ（ＭＣＵ）の前記ストリング選択ライン、接地選択ライン（ＧＳＬ）及びワードラインに各々接続され、これらを駆動する多数のドライバ（ＷＬＤ）と、を含み、
前記ドライバ（ＷＬＤ）は、さらに、前記対応する単位メモリセルアレイ（ＭＣＵ）の多数のメモリストリングの１つに各々対応し、前記対応するメモリストリング（ＣＳ）の前記ストリング選択ライン（ＳＳＬ）、前記接地ライン及び前記複数のワードライン（ＷＬ）に各々接続し、これらを駆動する多数のドライバ部を各々含み、
前記ドライバ（ＷＬＤ）は、対応する前記単位メモリセルアレイ（ＭＣＵ）に接続されたソースラインに各々接続し、これらを駆動し、
前記ドライバ（ＷＬＤ）は、ソース電圧を各々受信し、ソースラインイネーブル信号を受信し、これに応答してソースライン電圧（ＶＣＳＬ）を前記対応する単位メモリセルアレイ（ＭＣＵ）に接続する前記ソースラインへ接続するためのソースゲーティング電圧（ＶＣＳＬｐ）を発生させるソースライン用の高電圧制御回路（ＨＶＣｃ）を各々含み、
前記高電圧制御回路（ＨＶＣｃ）は、活性化信号（ＣＳＬＥＮ）、高電圧（ＨＶｐ）、及び、ポンピングクロック（ＣＬＫ）を入力して、前記ソースゲーティング電圧（ＶＣＳＬｐ）を発生させ、
前記ソースゲーティング電圧（ＶＣＳＬｐ）は、前記ソースライン電圧（ＶＣＳＬ）をソースライン（ＣＳＬ０）に接続するスイッチング用のトランジスタを制御する、ことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項３】
前記ドライバ部は、さらに、イネーブル信号（ＥＮ０）、高電圧信号（ＨＶ）、及びポンピングクロック（ＣＬＫ）を受信し、これらに応答して、前記対応するメモリストリング（ＣＳ）に接続する前記ストリング選択ライン（ＳＳＬ）、接地ライン、及び多数のワードライン（ＷＬ）を制御するための少なくとも１つのゲーティング電圧（ＶＧＰｔ）を発生させる高電圧制御回路（ＨＶＣｔ）を各々含むことを特徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリ装置。
【請求項４】
前記ドライバ（ＷＬＤ）は、対応する前記単位メモリセルアレイ（ＭＣＵ）に接続する前記ソースラインに各々接続し、これを駆動することを特徴とする請求項３に記載のＮＡＮＤ型フラッシュメモリ装置。
【請求項５】
前記ドライバ（ＷＬＤ）は、各々、ソース電圧を受信し、前記イネーブル信号（ＥＮ０）、高電圧信号（ＨＶ）、及びポンピングクロック（ＣＬＫ）に応答して、前記ソースライン電圧を前記接続されたソースライン（ＣＳＬ０）へ供給することを特徴とする請求項４に記載のＮＡＮＤ型フラッシュメモリ装置。
【請求項６】
前記ドライバ（ＷＬＤ）は、さらに、ソースライン活性化信号（ＣＳＬＥＮ０）を受信し、これに応答して、前記ソースライン電圧（ＶＣＳＬ）を前記接続されたソースライン（ＣＳＬ０）へ接続するためのソースラインゲーティング電圧（ＶＣＳＬｐ）を供給するソースライン用の高電圧制御回路（ＨＶＣｃ）を各々含むことを特徴とする請求項４に記載のＮＡＮＤ型フラッシュメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置にかかり、より詳細には、ＮＡＮＤ型フラッシュメモリ装置によりメモリセルアレイのワードライン及びソースラインを選択して駆動させるドライバ回路の技術に関するものである。
【０００２】
【従来の技術】
不揮発性半導体メモリ装置の種類の１つのＮＡＮＤ型フラッシュメモリ装置は、ダイナミックＲＡＭに準じた集積度とメモリ容量を有するので、その用途及び活用性が次第に増加してきている。ＮＡＮＤ型フラッシュメモリ装置は、基本的に、多数のメモリセルが直列に連結されたメモリストリングが、ビットラインとソースラインの間で直列に連結された構造を有し、そのようなメモリストリングが多数個に配列されて、メモリセルアレイを構成する。メモリストリングにかけて１つのワードラインに連結されたメモリセルは、ページ単位またはバイト単位を形成する。
【０００３】
ＮＡＮＤ型フラッシュメモリ装置で指定されたメモリセルに、データを貯蔵させるプログラム動作をさせるにあたり、選択されたワードラインに高レベルのプログラム電圧１５Ｖ〜２０Ｖを印加し、同一のページ内でプログラムされるべきではないメモリセルを保護するために、選択されていないメモリセルに連結されたビットラインに電源電圧（または、それ以上の電圧）を印加してプロフラムを防止する。そのようなプログラム防止技術は、プログラムされるべきではないメモリセルのチャンネル電圧を上昇させることによって、ワードラインを通じて印加される高レベルのプログラム電圧に対して、前者のトンネリングを抑制する効果を利用したものである。しかし、電源電圧が次第に低くなるに従って（例えば、３Ｖ以下となり）、ビットラインを通じて印加されるプログラム防止電圧が、選択トランジスタ等による電圧降下によって、プログラム防止されるメモリセルで自己昇圧のために要求されるチャンネル電圧を形成できない問題点が発生する。
【０００４】
低電源電圧の環境下で発生する前述した問題点を改善するために、プログラム動作で、非選択されたメモリストリングに対するプログラム防止効率を上昇させるために、ソースラインを電源電圧またはそれ以上の電圧で充電させる方法が提案されたことがある。（１９９８  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｓｕｉｔ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒ，ｐｐ２３４〜２３５）  メモリストリングに共通に連結されたソースライン（以下、“共通ソースライン”）は、リード動作では接地電圧で充電され、消去動作では消去電圧によるストレスを減殺させるために浮遊状態（電圧印加がない状態）に維持される。共通ソースラインにプログラム防止のために電源電圧またはそれ以上の電圧を印加することは、低電源電圧からの電圧降下による損失を補償するためである。
【０００５】
しかし、そのような共通ソースラインは、図１に示すように、全メモリセルアレイにかけて全てのメモリストリングに共通に連結されている（例えば、日本公開特許公報特開平１１−３１３９２、または、米国特許第６,０５８,０４４）。前述した従来の方法によって構成された共通ソースラインを有するフラッシュメモリ装置の一部を示す図１を参照すると、共通ソースラインＣＳＬは、１つのドライバＣＤから印加されるソースライン電圧ＶＣＬＳを、単位メモリセルアレイＭＣＵに一括的に伝送するように、全メモリセルにかけて分布されている。各単位メモリセルアレイＭＣＵに割り当てられたワードラインドライバＷＤ各々は、プログラム電圧を生成するためにワードラインドライバの内部の高電圧発生回路（または、チャージポンプ）を活性化させる信号ＥＮ、チャージポンピング用クロックＣＬＫ、ワードライン駆動信号Ｓｉ、高電圧源ＨＶ、ストリング選択ラインに印加される電圧ＶＳＳＬ、及び接地選択ラインに印加される電圧ＶＧＳＬ、を受け入れる。それによって、各ワードラインドライバＷＤの出力は、各単位メモリセルアレイに配列された２つのメモリストリングに分割された３２個のワードライン（各々１６個のメモリセルで構成された２つのメモリストリングが上下に配置されて行方向に反復配列された場合）と、各メモリストリングを選択する２つのストリング選択ラインと、共通された１つの接地選択ラインと、に各々連結される。
【０００６】
実際のプログラム動作において、単位メモリセルアレイＭＣＵに属する一部のメモリストリングだけが選択される。即ち、アドレスデコーディング情報を有する信号ＥＮとストリング選択ラインＳＳＬの選択的活性化によって、少なくとも１つの単位メモリセルアレイの内部で一部のメモリストリングだけが活性化される。また、選択されたメモリストリングの内部で、ワードラインの選択によって、１つのメモリセルが選択されてプログラムされる。プログラムが実施される間、ソースライン電圧ＶＣＳＬは選択されたメモリストリングでも、選択されないメモリストリングでも、共通ソースラインＣＳＬを通じて、全てのメモリストリングの接地選択トランジスタのソースに印加される。結果的に、全体のメモリセルアレイで一部のメモリストリングだけが選択されるにもかかわらず、全メモリセルアレイに分布された共通ソースラインが一括的に駆動されるので、ソースラインの上に存在する抵抗及び容量成分（以下、“ＲＣ成分”という）によって、負荷が非常に大きくなる。
【０００７】
特に、プログラム防止のためにビットライン側だけに電源電圧を印加する従来方法とは違って、共通ソースラインにも電源電圧またはそれ以上の電圧を印加しなければならないので、ＲＣ成分による負荷の増加または伝達遅延は、全体的なプログラム時間を増加させる。そのようなＲＣ成分による負荷及び遅延を補償するために、大容量のドライバ回路（例えば、チャージポンプ回路を有するＣＳＬドライバ）を採択したり、電圧増幅等の手段を利用することも考慮できるが、これは回路面積を増加させるので、高集積及び低電源電圧のＮＡＮＤ型フラッシュメモリ装置に応用することは望ましくない。
【０００８】
一方、メモリセルにデータをプログラミング（または、ライティング）したり、または消去したり読み込みしたりするためには、メモリ装置に供給される電源電圧より高レベルの電圧（以下、“高電圧”という）が必要である。ＮＡＮＤ型フラッシュメモリ装置のメモリセルは制御ゲートと浮遊ゲートを有し、浮遊ゲートと基板の間の電圧差を利用して、浮遊ゲートから電子を放出したり浮遊ゲートに電子を注入したりすることによって、消去またはプログラム動作を実行する。前者のトンネリングを誘発させるための高電圧は、ワードラインドライバを通じてワードラインを経て、該当するメモリセルの制御ゲートに印加される。
【０００９】
図２は、そのような高電圧をメモリセルアレイに供給するためのデコーディング部分の一般的な回路構成を示す。ワードラインドライバ９及び１０は、単位メモリセルアレイＭＣＵ０ｔ及びＭＣＵ０ｂに各々対応して配置される。各メモリセルアレイは、１６個のワードラインＷＬ０〜ＷＬ１５またはＷＬ１６〜ＷＬ３１と、１つずつのストリング選択ラインＳＳＬ０またはＳＳＬ１、及び接地選択ラインＧＳＬ０またはＧＳＬ１、からなる。ワードラインプリデコーダ５から供給されるストリング及び接地選択信号とワードライン駆動信号をスイッチングするための伝達トランジスタＳＮ０〜ＧＮ０またはＳＮ１〜ＧＮ１は、該当するメモリセルアレイに対応して配置される。また、伝達トランジスタを十分にタンオンさせて高電圧をメモリセルアレイのメモリセルに損失なしに伝達するために、高電圧伝達回路ＨＶＣｔまたはＨＶＣｂが各メモリセルに別途に供給され、高電圧伝達回路ＨＶＣｔ及びＨＶＣｂの出力電圧ＶＧＰｔ及びＶＧＰｂは、伝達トランジスタＳＮ０〜ＧＮ０及びＳＮ１〜ＧＮ１のゲートに各々印加される。高電圧伝達回路ＨＶＣｔ及びＨＶＣｂは、プレデコーダ５と共にポンピング電圧発生回路３から高電圧ＨＶを入力する。
【００１０】
メモリ装置の集積度が増加し、選択するワードラインの数が増加するに従って、ワードラインドライバが占める領域が増加している。メモリ装置の内部で実質的に高集積化が進行される部分はメモリセルアレイ領域であり、単位メモリセルが占める面積は減少する。しかし、ワードラインドライバのような周辺回路の領域は占有面積上の変化が大きくないので、高集積化が進行されるほど占有できる領域は減少する。従って、図１に示すように、各単位メモリセルアレイごとに高電圧伝達回路を配置することは集積度の向上に障害要因となる。
【００１１】
【発明が解決しようとする課題】
本発明は、前述した問題点を改善するためのものであり、より効率的な方法でプログラム機能を実行できるＮＡＮＤ型フラッシュメモリ装置を提供することを目的とする。
【００１２】
また本発明は、低電圧を採択するＮＡＮＤ型フラッシュメモリ装置で、信頼性のあるプログラム防止機能を実行する装置を提供することを目的とする。
【００１３】
そして本発明は、ソースラインを有するＮＡＮＤ型フラッシュメモリ装置で、ソースラインの駆動負荷を減少させ得る装置を提供することを目的とする。
【００１４】
それから本発明は、高集積に有利なドライバ回路領域を有するフラッシュメモリ装置を提供することを目的とする。
【００１５】
さらに本発明は、より少数のドライバで効率的な動作を実行するフラッシュメモリ装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
前述の目的を達成するために、本発明によるフラッシュメモリ装置は、ストリング選択ライン・接地選択ライン及び複数のワードラインを各々有する多数のメモリストリングを各々有する多数の単位メモリセルアレイと、単位メモリセルアレイの各々に対応して配置され、単位メモリセルアレイに配列されたメモリストリングを選択する多数のドライバと、単位メモリセルアレイの各々に対応して配置され、ドライバによって独立的に選択される多数のソースラインと、を含んで構成される。
【００１７】
また、ドライバは、選択ライン及びワードラインと、ソースラインとを選択するための高電圧制御回路を有する。そして、ドライバは、ソースラインを駆動する高電圧制御回路をさらに含むことができる。
【００１８】
本発明によると、ＮＡＮＤ型フラッシュメモリ装置でプログラム動作が実施される間、プログラム防止のためにソースラインに電源電圧またはそれ以上の電圧を印加するにおいて、各単位メモリセルアレイごとに独立的に配置されたソースラインを選択的に駆動させるので、ソースラインへの電圧伝送負荷を減少させ得る。また、少数の高電圧制御回路でドライバに必要なゲーティング電圧を供給するので、回路面積及び電力消費量を減少させ得る。
【００１９】
【発明の実施の形態】
以下、添付した図面を参照して、本発明の望ましい実施の形態について詳細に説明する。図面においては、同一の構成要素は同一の符号で示している。また、説明のうち、“高電圧”というのは本発明に適用されるＮＡＮＤ型フラッシュメモリ装置で使用される電源電圧Ｖｃｃより高い電圧を意味する。
【００２０】
図３は、本発明によってソースラインがワードラインドライバ及びメモリセルアレイに関して配置された形態を示す。図３を参照すると、メモリセルアレイは多数の単位メモリアレイ(ユニット)ＭＣＵ０〜ＭＣＵｊに分割され、単位メモリセルアレイＭＣＵ０〜ＭＣＵｊに対応してワードラインドライバＷＬＤ０〜ＷＬＤｊが配置される。各単位メモリセルアレイは、ｎ個のビットラインＢＬ０〜ＢＬｎ−１に２つずつ連結された２ｎ個のメモリストリングＣＳで構成される。メモリストリングＣＳはソースラインＣＳＬ０に共通に連結され、ＣＳＬ０を中心として上部アレイ（例えば、ＭＣＵ０からＭＣＵ０ｔ）及び下部アレイ（例えば、ＭＣＵ０からＭＣＵｂ）に区分される。ここで、図２においては、一番目の単位メモリセルアレイＭＣＵ０に配置されたソースラインＣＳＬ０だけを示すが、単位メモリセルアレイＭＣＵ０〜ＭＣＵｊ各々に対してソースラインが別途に構成されていることが理解される（即ち、単位メモリセルアレイＭＣＵ０〜ＭＣＵｊに対してソースラインＣＳＬ０〜ＣＳＬｊが対応される）。
【００２１】
上部アレイＭＣＵ０ｔに属するメモリストリングのメモリセルＭ０〜Ｍ１５のゲートは、ワードラインＷＬ０〜ＷＬ１５に各々接続される。また、下部アレイＭＣＵ０ｂに属するメモリストリングのメモリセルのゲートは、ワードラインＷＬ１６〜ＷＬ３１に各々接続される。上部アレイＭＣＵ０ｔでメモリストリングを各々ビットラインに連結するストリング選択トランジスタのゲートは、ストリング選択ラインＳＳＬ０に接続され、下部アレイＭＣＵ０ｂでメモリストリングを各々ビットラインに連結するストリング選択トランジスタのゲートは、ストリング選択ラインＳＳＬ１に接続される。上部アレイＭＣＵ０ｔでメモリストリングをソースラインＣＳＬ０に連結する接地選択トランジスタＧＳＴのゲートは、接地選択ラインＧＳＬ０に接続され、下部アレイＭＣＵ０ｂでメモリストリングをソースラインＣＳＬ０に連結する接地選択トランジスタのゲートは、接地選択ラインＧＳＬ１に接続される。
【００２２】
各単位メモリセルアレイ（例えば、ＭＣＵ０）には１つずつのソースラインＣＳＬ０が配置されているので、ＣＳＬ各々は対応するワードラインドライバ（例えば、ＷＬＤ０）によって制御され、互いに独立的に駆動される。
【００２３】
ワードラインドライバＷＬＤ０〜ＷＬＤｊは、単位メモリセルアレイＭＣＵ０〜ＭＣＵｊと１対１に対応して配列され、該当する単位メモリセルアレイのストリング及び接地選択ラインＳＳＬ０、ＳＳＬ１、ＧＳＬ０、及びＧＳＬ１とワードラインＷＬ０〜ＷＬ３２を選択的に活性化させる。図３に示していないが、各ワードラインドライバ（例えば、ＷＬＤ０）は、上部アレイＭＣＵ０ｔと下部アレイＭＣＵ０ｂに、各々高電圧を供給するための２つの高電圧制御回路が内蔵されている。高電圧制御回路に関しては、図３乃至図５を参照して詳細に説明する。ワードラインドライバＷＬＤ０〜ＷＬＤｊは、ストリング接地電圧ＶＳＳＬＧ、約１９Ｖの高電圧ＨＶ、ポンピングクロックＣＬＫ、ストリング選択電圧ＶＳＳＬ、ワードライン駆動信号Ｓｉ（ｉ＝０〜１５）及びソースライン電圧ＶＣＳＬを共通に入力する。また、各ワードラインドライバ１０は、内蔵された２つの高電圧制御回路を各々活性化させるための２つの信号ＥＮ０／ＥＮ１，．．．，ＥＮｉ／ＥＮｉ＋１を入力する。例えば、ワードラインドライバＷＬＤ０はＥＮ０及びＥＮ１を入力する。順次に、ＷＬＤ１，ＷＬＤ２，．．．，ＷＬＤｊは、各々ＥＮ２／ＥＮ３，ＥＮ４／ＥＮ５，．．．，ＥＮｉ／ＥＮｉ＋１を入力する。ソースライン電圧ＶＣＳＬをワードラインドライバＷＬＤ０〜ＷＬＤｊに共通に供給することは、プログラム動作で選択されたメモリストリングに対応してソースラインＣＳＬ０を選択的に駆動させるためである。ソースライン電圧ＶＣＳＬは４.５Ｖ〜５Ｖのレベルを有する。
【００２４】
図３のワードラインドライバの内部構成に関した例は、図４及び図５に示す。説明の便宜のために、ワードラインドライバＷＬＤ０を対象とする。先ず、ワードラインドライバの一例を示す図４を参照すると、ワードラインドライバは上部アレイＭＣＵ０ｔに属する選択ライン及びワードラインを選択し駆動するための部分ＷＬＤ０ｔと、下部アレイＭＣＵ０ｂに属する選択ライン及びワードラインを選択するための部分ＷＬＤ０ｂに分けられる。
【００２５】
上部アレイＭＣＵ０ｔに関して、高電圧制御回路ＨＶＣｔは、活性化信号ＥＮ０、高電圧ＨＶ（１５Ｖ〜２０Ｖ）及びポンピングクロックＣＬＫを入力して、ゲーティング電圧ＶＧＰｔ（１５Ｖ〜２０Ｖ）を発生させる。ストリング接地電圧ＶＳＳＬＧとストリング選択ラインＳＳＬ０の間には、ＮＭＯＳトランジスタＴＮ１が連結される。活性化信号ＥＮ０は、インバータＩＮＶ１を通じてトランジスタＴＮ１のゲートに印加される。ストリング選択電圧ＶＳＳＬとストリング選択ラインＳＳＬ０の間には、スイッチング用のＮＭＯＳトランジスタＳＮ０が連結される。ワードライン駆動信号Ｓ０〜Ｓ１５とワードラインＷＬ０〜ＷＬ１５の間には、スイッチング用のＮＭＯＳトランジスタＷＮ０〜ＷＮ１５が連結される。接地選択電圧ＶＧＳＬと接地選択ラインＧＳＬ０の間には、スイッチング用のＮＭＯＳトランジスタＧＮ０が連結される。スイッチング用のトランジスタＳＮ０、ＷＮ０〜ＷＮ１５及びＧＮ０のゲートは、高電圧制御回路ＨＶＣｔから出力されるゲーティング電圧ＶＧＰｔに接続される。ＮＭＯＳトランジスタＴＮ１は、上部アレイＭＣＵ０ｔが非選択されている時（ＥＮ０がローレベル）、タンオンされて、ストリング選択ラインＳＳＬ０を接地電圧ＶＳＳＬＧに強制的に放電させるために使用される。
【００２６】
下部アレイＭＣＵ０ｂに関して、高電圧制御回路ＨＶＣｂは、活性化信号ＥＮ１、高電圧ＨＶ（１５Ｖ〜２０Ｖ）及びポンピングクロックＣＬＫを入力して、電圧ＶＧＰｂ（１５Ｖ〜２０Ｖ）を発生させる。ストリング接地電圧ＶＳＳＬＧとストリング選択ラインＳＳＬ１の間には、ＮＭＯＳトランジスタＴＮ２が連結される。活性化信号ＥＮ１は、インバータＩＮＶ２を通じてトランジスタＴＮ２のゲートに印加される。ストリング選択電圧ＶＳＳＬとストリング選択ラインＳＳＬ１の間には、スイッチング用のＮＭＯＳトランジスタＳＮ１が連結される。ワードライン駆動信号Ｓ０〜Ｓ１５とワードラインＷＬ１６〜ＷＬ３１の間には、スイッチング用のＮＭＯＳトランジスタＷＮ１６〜ＷＮ３１が連結される。接地選択電圧ＶＧＳＬと接地選択ラインＧＳＬ１の間には、スイッチング用のＮＭＯＳトランジスタＧＮ０が連結される。スイッチング用のトランジスタＳＮ１、ＷＮ１６〜ＷＮ３１及びＧＮ１のゲートは、高電圧制御回路ＨＶＣｂから出力されるゲーティング電圧ＶＧＰｂに接続される。ＮＭＯＳトランジスタＴＮ２は、下部アレイＭＣＵ０ｂが非選択される時（ＥＮ１がローレベル）、ストリング選択ラインＳＳＬ１を接地電圧ＶＳＳＬＧに強制的に放電させるために使用される。
【００２７】
高電圧制御回路ＨＶＣｔまたはＨＶＣｂから出力される電圧ＶＧＰｔまたはＶＧＰｂは、プログラム動作の時、高レベルのプログラム電圧を選択されたワードラインに十分に伝達するために供給される。プログラム動作の時、選択されたメモリセルの浮遊ゲートへの電子トンネリングを誘発させるために、１５Ｖ〜２０Ｖのプログラム電圧を選択されたワードラインに供給しなければならないので、ワードライン駆動信号をワードラインに伝送するＮＭＯＳトランジスタ（ＷＮ０等）のゲートにも、それに相応する電圧１５Ｖ〜２０Ｖを印加しなければならない。
【００２８】
ソースライン電圧ＶＣＳＬ（４.５Ｖ〜５Ｖ）とソースラインＣＳＬ０の間には、ＮＭＯＳトランジスタＣＮ１及びＣＮ２が並列に連結される。ＣＮ１のゲートは上部の高電圧制御回路ＨＶＣｔから出力される電圧ＶＧＰｔに接続され、ＣＮ２のゲートは下部の高電圧制御回路ＨＶＣｂから出力される電圧ＶＧＰｂに接続される。従って、上部アレイＭＣＵ０ｔのメモリストリングが活性化される時には、ＮＭＯＳトランジスタＣＮ１を通じてソースライン電圧ＶＣＳＬがソースラインＣＳＬ０に伝送され、下部アレイＭＣＵ０ｂのメモリストリングが活性化される時には、ＮＭＯＳトランジスタＣＮ２を通じてソースライン電圧ＶＣＳＬがソースラインＣＳＬ０に伝送される。
【００２９】
図５は、図３のワードラインドライバ（例えば、ＷＬＣ０）の他の構成例を示す。図４のワードラインドライバとは違って、ソースライン電圧ＶＣＳＬとソースラインＣＳＬ０の間にはＮＭＯＳトランジスタＣＮ３だけが連結され、ＣＮ３のゲートにはソースライン用の高電圧制御回路ＨＶＣｃから出力されるソースラインゲーティング電圧ＶＣＳＬｐが印加される。従って、この時のＣＳＬ０は、上部アレイＭＣＵ０ｔに属するメモリストリングが選択されても、下部アレイＭＣＵ０ｂに属するメモリストリングが選択されても、ＮＭＯＳトランジスタＣＮ３を通じてソースライン電圧ＶＣＳＬが伝達される。ソースライン用の高電圧制御回路ＨＶＣｃには活性化信号ＣＳＬＥＮ０とソースラインゲーティング用の電圧ＨＶｐが印加される。電圧ＨＶｐは、ソースライン電圧ＶＣＳＬ（４.５Ｖ〜５Ｖ）を伝送するのに必要なゲーティング電圧ＶＣＳＬｐを発生させるための高電圧制御回路ＨＶＣｃの電源として、ＨＶ（１５Ｖ〜２０Ｖ）より低いレベルの４.５Ｖ〜５Ｖである。図５では、ソースライン電圧ＶＣＳＬを該当するソースラインＣＳＬ０に伝送するために、ＮＭＯＳトランジスタＣＮ３のゲートに印加されるゲーティング電圧を最小限のレベル（４.５Ｖ〜５Ｖ）に供給するための構成として、ソースラインゲーティング電圧もＶＧＰを使用する図４の構成とは区別される。信号ＣＳＬＥＮ０は、各ワードラインドライバに内蔵されたソースライン用の高電圧制御回路ＨＶＣｃの各々に対応して供給される活性化信号である。従って、図示しないが図３を基準とすると、ワードラインドライバＷＬＤ０〜ＷＬＤｊに対してＣＳＬＥＮ０〜ＣＳＬＥＮｊが各々印加されて、図５のように内蔵されたソースライン用の高電圧制御回路を活性化させるのに利用される。
【００３０】
図６は、図４または図５に示す高電圧制御回路の実施の形態を示す。選択ライン及びワードラインのゲーティングのための高電圧制御回路ＨＶＣｔ（または、ＨＶＣｂ）とソースラインゲーティング用の高電圧制御回路ＨＶＣｃは回路構成は同一であるが、印加される電圧または信号が異なる。図６を参照すると、活性化信号ＥＮ（ＣＳＬ用の場合、ＣＳＬＥＮ）と出力ノードＮ２１の間には、ＮＭＯＳトランジスタＰＮ２１が連結される。ＮＭＯＳトランジスタＰＮ２１のゲートは電源電圧に連結される。ポンピングクロックＣＬＫは、インバータＩＮＶ２１を通じてキャパシタＣ２２の一側の電極に連結され、キャパシタＣ２２の他側の電極は出力ノードＶ２１に連結される。ポンピングクロックＣＬＫは、キャパシタＣ２１の一側の電極に連結され、キャパシタＣ２１の他側の電極はＮＭＯＳトランジスタＰＮ２２を通じて出力ノードＮ２１に連結される。ＮＭＯＳトランジスタＰＮ２２のゲートは、ＮＭＯＳトランジスタＰＮ２３と通じて、高電圧ＨＶ（ＣＳＬ用の場合、ＨＶｐ）に連結される。ＮＭＯＳトランジスタＰＮ２２のゲートとドレインは互いに直接に連結される。ＮＭＯＳトランジスタＰＮ２３のゲートは出力ノードＮ２１に連結される。ゲーティング電圧ＶＧＰ（ＣＳＬ用の場合、ＶＣＳＬｐ）は出力ノードＮ２１から発生される。
図６に示される高電圧制御回路は、２つのキャパシタＣ２１及びＣ２２がポンピングクロックＣＬＫのハイレベル及びローレベルに応するように設置されているので、出力ノードＮ２１の電圧はポンピングクロックＣＬＫが印加される間、連続的にポンピングされて電圧レベルが上昇する。
【００３１】
以下、本発明による第１の実施の形態が適用されたＮＡＮＤ型フラッシュメモリ装置でのプログラム動作に関してソースラインＣＳＬを制御する過程を、図７のタイミング図を参照して説明する。説明においては、ワードラインＷＬ０が選択され、ビットラインＢＬ１が選択されてメモりセルＭ０に対するプログラム動作が実施されると仮定する（上部アレイＭＣＵ０ｔの内部では  複数のメモリストリングが選択され得るが、便宜のためにＢＬｌに連結されたメモリストリングが選択されることにする）。従って、高電圧制御回路を選択する信号のうち、ＥＮ０が活性化される時である。図７のタイミング図では、プログラム防止のために実質的なプログラム区間Ｔｐｇｍが始まる前にソースラインにプログラム防止のための電圧を充電する段階、即ち、プログラムセットアップ区間Ｔｐｓを含む。
【００３２】
先ず、図４のワードラインドライバＷＬＤａを使用する場合を説明する。ＥＮ０が活性化されるに従って、高電圧制御回路ＨＶＣｃが活性化される。図６を参照すると、プログラムセットアップ区間Ｔｐｓで、電源電圧Ｖｃｃのレベルに活性化されたＥＮ０は、ＮＭＯＳトランジスタＰＮ２１を通じて出力ノードＮ２１に伝達される。この時、出力ノードＮ２１の電位は、Ｖｃｃ−Ｖｔｈ（ＶｔｈはＮＭＯＳトランジスタＰＮ１のしきい値電圧）になる。続いて、ポンピングクロックＣＬＫが印加されると、高電圧ＨＶからチャージポンピングが始まり、その結果、出力ノードＮ２１は高電圧ＨＶのレベルに到るゲーティング電圧ＶＧＰｔ（１５Ｖ〜２０Ｖ）を発生させる。プログラムセットアップ区間ＴＰｓで、ストリング選択電圧ＶＳＳＬ及び設置選択電圧ＶＧＳＬは、各々０Ｖ及び４.５Ｖ〜５Ｖである。また、ワードＲライン駆動信号Ｓ０〜Ｓ１５及びソースライン電圧ＶＣＳＬは、全部４.５Ｖ〜５Ｖに設定される。ゲーティング電圧ＶＧＰｔが、ＮＭＯＳトランジスタＳＮ０、ＷＮ０〜ＷＮ１５、ＧＮ０及びＣＮ１のゲートに共通に印加されて、該当するＮＭＯＳトランジスタがタンオンされるので、ＳＳＬ０は０Ｖになり、ＷＮ０〜ＷＮ１５とＧＳＬ０及びＣＳＬ０は全部４.５Ｖ〜５Ｖの電圧に充電される。従って、メモリセルのチャンネルは、接地選択トランジスタＧＳＴのしきい値電圧Ｖｔｈだけ降下された電圧 (４.５Ｖ〜５Ｖ)−Ｖｔｈに充電される。
【００３３】
続いて、プログラム区間Ｔｐｇｍが始まると、選択されたワードラインＷＬ０にプログラム電圧Ｖｐｇｍを供給するために、該当するワードライン駆動信号Ｓ０が、プログラム電圧レベルの１５Ｖ〜２０Ｖに昇圧されて供給される。また、非選択されたワードラインＷＬ１〜ＷＬ１５にプログラムパス電圧Ｖｐｓｓを供給するために、該当するワードライン駆動信号Ｓ１〜Ｓ１５が８Ｖ〜９Ｖに昇圧されて供給される。また、メモリストリングＣＳを選択するために、ストリング選択ラインＳＳＬ０がローレベルからハイレベルに上昇する。プログラムの間、活性化信号ＥＮ０は、プログラム電圧またはパス電圧をワードラインに供給するためのゲーティング電圧ＶＧＰｔを発生させるために、ハイレベルに維持する。選択されたメモリセルがＭ０であるので、プログラム防止のためにビットラインＢＬ１を除いた残りのビットラインＢＬ０、ＢＬ２〜ＢＬｎ−１には、電源電圧Ｖｃｃが印加される。前述したプログラムセットアップ区間Ｔｐｓで、メモリセルのチャンネルは既に (４.５Ｖ〜５Ｖ)−Ｖｔｈに充電されている状態であるので、プログラム防止の必要なメモリセル（Ｍ０と同一のワードラインＷＬ０に連結されたメモリセル）のチャンネル電圧は、１５Ｖ〜２０Ｖのプログラム電圧に対してカップリングキャパシタンスを利用した自己昇圧によって６Ｖ以上（本実施形態においては７Ｖ〜８Ｖ）の電圧に充電されて、プログラム防止のためのバイアス条件を形成する。また、非選択されたメモリストリングでパス電圧によって攪乱される恐れのあるメモリセルにおいても、十分なチャンネル電圧が確報されるので、安定的なプログラム動作を実行できる。
【００３４】
図５のワードラインドライバを利用してプログラムセットアップ及びプログラム動作を実行する場合、信号ＣＳＬＥＮ０がハイレベルになって、ソースライン用の高電圧制御回路ＨＶＣｃから４.５Ｖ〜５Ｖのソースラインゲーティング電圧ＶＣＳＬｐが発生され、ＶＣＳＬｐがＮＭＯＳトランジスタＣＮ３のゲートに印加されて、ソースライン電圧ＶＣＳＬがソースラインＣＳＬ０に伝送される。ＣＳＬＥＮ０は、ワードラインドライバＷＬＤ０に対応して独立的に印加される信号である。ソースライン電圧ＶＣＳＬを該当ソースラインＣＳＬ０に伝送するためにゲーティングする方法だけが、図４のワードラインドライバを利用した場合と異なり、プログラムセットアップ区間Ｔｐｓ及びプログラム区間Ｔｐｇｍでの動作過程は前述した図７の過程と同一である。
【００３５】
前述した本発明の実施形態において、ソースライン電圧ＶＣＳＬを４.５Ｖ〜５Ｖにするが、プログラム防止の条件に従って、電源電圧または他のレベルの電圧（少なくとも電源電圧より高電圧）を使用できる。また、選択的に駆動されるソースラインが、多数に分割された単位メモリセルアレイに各々割り当てられたワードラインドライバに連動されて駆動されるように設計されるので、ソースラインの分割または選択的な駆動は、そのような基準下で様々に設定され得る。
【００３６】
図８は、本発明の第２の実施の形態によるワードラインドライバ領域の構成を示す。図８を参照すると、各メモリセルアレイＭＣＵａ、ＭＣＵｂ、ＭＣＵｃまたはＭＣＵｄに対応して、ワードラインドライバＷＬＤａ、ＷＬＤｂ、ＷＬＤｃまたはＷＬＤｄが、各々配置される。４つの単位メモリセルアレイとＭＣＵａ〜ＭＣＵｄと４つの単位ワードラインドライバＷＬＤａ〜ＷＬＤｄに対応して、１つの高電圧制御回路ＨＶＣ０が配置される。即ち、１つの高電圧制御回路と４つのワードラインドライバが、１つのドライバユニットＷＤＵ０またはＷＤＵ１になる。高電圧制御回路ＨＶＣ０は、ポンピングクロック発生回路７からポンピングクロックＣＬＫを入力し、高電圧発生回路３から高電圧ＨＶを入力する。また、高電圧制御回路ＨＶＣ０は、アドレス情報を有するイネーブル信号ＥＮ０を入力する。高電圧制御回路ＨＶＣ０は、動作に必要なゲーティング電圧ＶＧＰ０と放電信号ＤＣＨを出力して対応するワードラインドライバに印加する。
【００３７】
各ワードラインドライバは、ストリング選択ラインＳＳＬを接地電圧にリセットさせるストリング接地電圧ＳＳＬＧが、ドライバ１から供給される。第１プリデコーダ１３から供給される１６個のワードライン駆動信号Ｓ０〜Ｓ１５（以下、“Ｓ[０：１５]”）が、ワードラインドライバＷＬＤａ〜ＷＬＤｄに共通に印加される。また、第２プリデコーダ１５から発生された４つのワードラインドライバ活性化信号ＷＬＥＮａ〜ＷＬＥＮｄが、各々４つのワードラインドライバＷＬＤａ〜ＷＬＤｄに各々印加される。４つのワードラインドライバ活性化信号ＷＬＥＮ０〜ＷＬＥＮ３は、そのうち、１つだけが選択的に活性化されて４つのワードラインドライバＷＬＤａ〜ＷＬＤｄのうち、１つだけを活性化させる。第１プリデコーダ１３と第２プリデコーダ１５の出力される信号の電圧レベルは、電源電圧または高電圧である。各ワードラインドライバの出力は、該当する単位メモリセルアレイに配列されたストリング選択ラインＳＳＬ、ワードラインＷＬ[０：１５]及び接地選択ラインＧＳＬに連結される。
【００３８】
図９は、図８とは違ってワードラインドライバ領域を構成したものであり、ゲーティング電圧ＶＧＰ０と高電圧ＨＶの間にクランプ用のＮＭＯＳトランジスタＴＮ３が連結されることを除いて、図８の構成と同一である。ＮＭＯＳトランジスタＴＮ３のゲートとドレインはゲーティング電圧ＶＧＰ０に共通に連結され、ソースは高電圧ＨＶに連結されることによって、ワードラインドライバに印加される高電圧が過度に高くなる状態を抑制する。
【００３９】
図１０は、図８または図９に示すワードラインドライバ（例えば、ＷＬＤａ）の内部構成の一例を示す。ゲーティング電圧ＶＧＰ０にゲートが接続されたＮＭＯＳトランジスタＴＮ４は、ワードラインドライバ活性化信号ＷＬＥＮ０とノードＮ３１の間に連結される。ノードＮ３１は、ストリング選択ラインとワードライン及び接地選択ラインのための伝達トランジスタＳＮ、ＷＮ０〜ＷＮｎ及びＧＭのゲートに共通に接続される。伝達トランジスタＳＮ、ＷＮ０〜ＷＮｎ及びＧＮは、各々ストリング選択ライン駆動信号ＶＳＳＬ、ワードライン駆動信号Ｓ[０：ｎ]、及び接地選択ライン駆動信号ＶＧＳＬと、ストリング選択回路ＳＳＬ、ワードラインＷＬ０〜ＷＬｎ、及び接地選択ラインＧＳＬとの間に各々連結される。ノードＮ３１と接地電圧の間には、ゲートが放電信号ＤＣＨに接続されたＮＭＯＳトランジスタＭ２が連結される。放電信号ＤＣＨは、ストリング接地電圧ＶＳＳＬＧとストリング選択ラインＳＳＬの間に連結されたＮＭＯＳトランジスタＴＮ６のゲートに接続される。
【００４０】
図１１は、図８または図９に示すワードラインドライバ（例えば、ＷＬＤａ）の他の構成例を示す。図１１を参照すると、ノードＮ３１を通じて供給される高電圧が過度に高くなることを防止するために、ゲーティング電圧ＶＧＰ０とノードＮ３１の間に連結されたＮＭＯＳトランジスタＴＮ７が、クランプ用として別度に供給される。ＮＭＯＳトランジスタＴＮ７のゲートとドレインは、ノードＮ３１に共通に連結さＲ、ソースはゲーティング電圧ＶＧＰ０に連結される。
【００４１】
図１２は，図８または図９に示す高電圧制御回路ＨＶＣ０の内部構成を示す。発生回路７から供給されるポンピングクロックＣＬＫは、キャパシタＣ３１を通じて、ＮＭＯＳトランジスタＰＮ３２のゲート及びドレインに印加される。ＮＭＯＳトランジスタＰＮ３２のゲートは、ＮＭＯＳトランジスタＰＮ３３を通じて高電圧ＨＶに連結される。ＮＭＯＳトランジスタＰＮ３２のソースは、ノードＮ３３に連結される。ポンピングクロックＣＬＫは、インバータＩＮＶ３１を通じてその位相が反転された後、キャパシタＣ３２を通じてノードＮ３３に印加される。ノードＮ３３には、ゲートが電源電圧に接続されたＮＭＯＳトランジスタＰＮ３１を通じてイネーブル信号ＥＮ０が印加され、ＮＭＯＳトランジスタＰＮ３３のゲートが接続される。また、ノードＮ３３には、高電圧ＨＶとゲーティング電圧ＶＧＰ０の間に連結されたＮＭＯＳトランジスタＰＮ３４のゲートが接続される。イネーブル信号ＥＮ０は、インバータＩＮＶ３２を通じてＮＭＯＳトランジスタＰＮ３５のゲートに印加される。ＮＭＯＳトランジスタＰＮ３５は、ゲーティング電圧ＶＧＰ０と接地電圧の間に連結される。インバータＩＮＶ３２の出力は放電信号ＤＣＨに発生される。
【００４２】
以下、図１３のタイミング図を参照して、本発明の第２の実施の形態による駆動過程を説明する。説明において、図８または図９に示す４つのワードラインドライバＷＬＤａ〜ＷＬＤｄのうち、ＷＬＤａが選択され、それに該当するメモリセルアレイＭＣＵａでプログラム動作が実施されると仮定する。本発明が高集積化に有利となるワードラインドライバ領域の構成に関するものなので、選択されたメモリセルアレイＭＣＵａの内部で選択されたメモリセルに対するプログラム動作と、非選択されたメモリセルに対するプログラム防止動作に関する詳細な説明は、省略する。しかし、そのような動作（プログラム及びプログラム防止動作）は、前述した第１の実施の形態に詳細に記載されている。
【００４３】
図１２を参照すると、時刻ｔ０以前に放電信号ＤＣＨはハイレベルに設定されて、ＮＭＯＳトランジスタＴＮ５をタンオンさせることによって、ノードＮ３１は接地電圧を維持する。また、ＤＣＨにゲートが接続されたＮＭＯＳトランジスタＴＮ６は、ストリング選択ラインＳＳＬの電位をストリング接地電圧ＶＳＳＬＧに放電させる。時刻ｔ０でＨＶが活性化され、イネーブル信号ＥＮ０がハイレベルＶＣＣに活性化されると、図１２の高電圧制御回路ＨＶＣ０では、ＮＭＯＳトランジスタＰＮ３４を通じて、ゲーティング電圧ＶＧＰ０がＨＶのレベルに発生される。この時、放電信号ＤＣＨは、ハイレベルのＥＮ０によってローレベルに非活性化される（即ち、ＶＧＰ０と反対の論理状態を有する）。ＰＮ３４を通じてＨＶがゲーティング電圧ＶＧＰ０に出力される間、ノードＮ３３はチャージポンピング動作によって、ＰＮ３３のゲート電圧を十分に昇圧させて、ＨＶが電圧損失なしにＶＧＰ０に発生されるようにする。ポンピングクロックＣＬＫは、オシレータ等から供給される一定した周期を有するパルス信号である。ゲーティング電圧ＶＧＰ０がＨＶのレベルに上昇すると同時に、ワードラインドライバ活性化信号ＷＬＥＮ０が、第２プリデコーダ１５からＨＶのレベルに供給される。第２プリデコーダ１５にもＨＶが供給されるので、高電圧制御回路ＨＶＣ０の過程と同一の過程によってＷＬＥＮ０が発生される。選択されない信号ＷＬＥＮ１〜ＷＬＥＮ３は、ローレベル（または接地電圧レベル）に発生される。ＶＧＰ０とＥＮ０がＨＶのレベルに活性化されると共に、ノードＮ３１の電圧もＴＮ４を通じてＨＶのレベルに上昇する。この間、ワードライン駆動信号、例えばＳ０はローレベルに非活性されている。
【００４４】
その後、即ち、ノードＮ３１がＨＶのレベルに十分に充電された後、時刻ｔ１で選択されたワードライン駆動信号Ｓ０が、第１プリデコーダ１３からＨＶのレベルに供給される。第１プリデコーダ１３においても、前述した高電圧制御回路ＨＶＣ０と類似した過程を経て、Ｓ０がＨＶのレベルに発生される。また、選択されない他のワードライン駆動信号は、プログラムパス電圧に発生されたり、プログラム防止のために接地電圧のレベル（または０Ｖ）に発生されたりする。既にノードＮ３１、即ち、伝達ドラインジスタＳＮ、ＷＮ０〜ＷＮｎ及びＧＮのゲートが、ＨＶのレベルに充電されている状態であるので、ＨＶレベルのワードライン駆動信号Ｓ０が、伝達トランジスタ（例えば、ＷＮ０）のドレインに印加されると、伝達トランジスタのゲートとドレインの間に存在するキャパシタンスのカップリング現象によって、ノードＮ１１の電圧がＶＰＰより高いＶＰＰ＋ΔＶに上昇する。このようなノードＮ１１の自己昇圧は、プログラムのために印加されるＨＶレベルのワードライン駆動信号が、伝達トランジスタのしきい値電圧によって電圧降下なしに選択されたワードラインに伝達されるようにする。
【００４５】
前述した本発明の実施の形態では、４つのワードラインドライバごとに１つの高電圧制御回路を配置するが、高電圧供給容量及び回路配置の効率性に従って、高電圧制御回路対ワードラインドライバ間の配置比例を異にすることができる。
【００４６】
前述した第２の実施の形態では、ソースラインを駆動させる部分が、図示しないが、第１の実施の形態に関した図４または図５の構成を適用して構成できる。即ち、高電圧制御回路が２つまたは４つのワードラインドライバ（または、単位メモリセルアレイ）に対応するように設計し、１つのソースラインを２つの単位メモリセルアレイのメモリストリングに連結する。例えば、図８または図９で、ソースラインＣＳＬが単位メモリセルアレイＭＣＵａ及びＭＣＵｂに共有された状態で、図４または図５に示すソースライン駆動方法を利用する。
【００４７】
【発明の効果】
前述のように、本発明はプログラム動作に有利であり、回路面積を縮め得るドライバ回路を提供する。
【００４８】
特に、前述した本発明の第１の実施の形態によると、電源電圧を使用するＮＡＮＤフラッシュメモリ装置でのプログラム動作で、単位メモリセルアレイごとに配置されたワードラインドライバを通じて、少数の選択されたメモリストリングに連結されたソースラインだけを選択的に駆動させることによって、プログラム防止効率を改善することだけでなく、ソースラインの電圧負荷を減らす効果がある。
【００４９】
また、前述した本発明の第２の実施の形態によると、より少数の高電圧制御回路で、複数のワードラインドライバで、ワードラインを駆動させることによって、高電圧制御回路（または、高電圧伝達装置）が占める面積を縮めて、高集積化に有利となるデコーディング回路領域を提供する。また、従来の構造に比べて、同一のワードラインドライバの数に比べて、より少数の高電圧制御回路を使用するので、電力消費を低減する利点がある。
【図面の簡単な説明】
【図１】従来のソースラインに関したワードラインドライバの配置状態を示す回路図である。
【図２】従来のソースラインドライバの配置状態を示す回路図である。
【図３】本発明の第１の実施の形態によるワードラインドライバとメモリセルアレイの間の連結関係を示す回路図である。
【図４】図３のワードラインドライバの一例を示す回路図である。
【図５】図３のワードラインドライバの他例を示す回路図である。
【図６】図４または図５の高電圧制御回路の構成を示す回路図である。
【図７】図３または図４のワードラインドライバの動作を示すタイミング図である。
【図８】本発明の第２の実施の形態によるワードラインドライバの配置に関する一例を示す構成図である。
【図９】本発明の第２の実施の形態によるワードラインドライバの配置に関する他例を示す構成図である。
【図１０】図８または図９のワードラインドライバの内部構成に関する一例を示す回路図である。
【図１１】図８または図９のワードラインドライバの内部構成に関する他例を示す回路図である。
【図１２】図８または図９の高電圧制御回路の構成を示す回路図である。
【図１３】本発明による動作を示すタイミング図である。
【符号の説明】
ＷＬＤ  ワードラインドライバ
ＭＣＵ  メモリセルアレイ（単位またはユニット）
ＨＶＣ  高電圧制御回路
ＶＣＳＬｐ  ソースラインゲーティング電圧
ＶＣＳＬ  ソースライン電圧
ＶＧＰ  ゲーティング電圧
【図１】
0004435455.tif 000002
【図２】
0004435455.tif 000003
【図３】
0004435455.tif 000004
【図４】
0004435455.tif 000005
【図５】
0004435455.tif 000006
【図６】
0004435455.tif 000007
【図７】
0004435455.tif 000008
【図８】
0004435455.tif 000009
【図９】
0004435455.tif 000010
【図１０】
0004435455.tif 000011
【図１１】
0004435455.tif 000012
【図１２】
0004435455.tif 000013
【図１３】
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