(57)【特許請求の範囲】
【請求項１】
金属膜ＣＭＰに使用するスラリーに対する対研磨耐性が上側絶縁膜＞下側絶縁膜＞前記金属膜になっている前記上側絶縁膜を前記下側絶縁膜上に積層で堆積した後、ホール／トレンチが低い密度で形成される領域の前記上側絶縁膜をホトリソ／エッチングにより除去し、さらにホール／トレンチを開口した後、前記金属膜を全面に堆積し、さらにＣＭＰによりホール／トレンチ内部を除いて、前記上側絶縁膜をストッパーとして前記金属膜を除去することにより、ホール／トレンチ密度が高い領域に顕著なエロージョンの発生を防止することを特徴とする半導体素子の製造方法。
【請求項２】
ウエハ全面に、トータル膜厚が最終的に所望するホール／トレンチ深さより厚くなるように、膜質が異なる絶縁膜を含んだ複数の絶縁膜を堆積させ、ホール／トレンチをパターニングした後、ホール／トレンチの密度が低い領域に、下側絶縁膜には達するが下層配線までは達しない、浅いホール／トレンチをパターニングして、ホール／トレンチ密度がウエハ全面で均一になるようにした後に、全面に堆積した金属膜をＣＭＰする際にホールの無いフラット部の金属膜が完全に除去された後も、研磨残りを防止するために研磨を続け、ウエハ全面で膜質が異なる絶縁膜が露出した時点で研磨を終了することを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係り、特に、ＣＭＰの平坦化方法に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、以下に示すようなものがあった。
図５はかかる従来の半導体素子の製造方法を示す図である。
まず、図５（ａ）に示すように、下層配線１０１を有する絶縁膜１０２にホール／トレンチ１０３を形成する。
【０００３】
次に、図５（ｂ）に示すように、Ｗ，Ａｌ，Ｃｕ等の金属膜１０４を全面的に堆積させる。
次に、図５（ｃ）に示すように、ＣＭＰによりホール／トレンチ１０３内部にのみ金属を残し、他は除去する。
このような金属の埋め込み方法は、微細なホールを埋め込む際や、ダマシン配線を形成する場合に広く用いられている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記した従来の方法では、以下のような問題点があった。
まず、図６（ａ）に示すように、ＣＭＰ法により金属の研磨を行う場合には、ホール／トレンチの密度が高い領域Ａにおいて、絶縁膜が薄膜化するエロージョンという現象が発生することが知られている。これはホール／トレンチ密度により、絶縁膜１０２の研磨速度が異なるためと考えられている（高密度領域の方が絶縁膜の研磨速度が大きい）。
【０００５】
このエロージョンが顕著になり絶縁膜１０２が極端に薄膜化すると、下層の基板、下層配線１０１との絶縁性が破壊されて層間リークが生じる。
また、図６（ｂ）に示すように、エロージョンを抑制するために金属の研磨量を極端に少なくすると、絶縁膜１０２上に金属の研磨残り１０５が生じて隣接する配線と層内ショートが発生する。
【０００６】
本発明は、上記問題点を除去し、金属膜ＣＭＰ後の絶縁膜の膜厚を均一に維持することができる半導体素子の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕金属膜ＣＭＰに使用するスラリーに対する対研磨耐性が上側絶縁膜（３）＞下側絶縁膜（２）＞前記金属膜になっている前記上側絶縁膜（３）を前記下側絶縁膜（２）上に積層で堆積した後、ホール／トレンチが低い密度で形成される領域（Ｂ）の前記上側絶縁膜（３）をホトリソ／エッチングにより除去し、さらにホール／トレンチ（４）を開口した後、前記金属膜（５）を全面に堆積し、さらにＣＭＰによりホール／トレンチ内部を除いて、前記上側絶縁膜（３）をストッパーとして前記金属膜（５）を除去することにより、ホール／トレンチ密度が高い領域（Ａ）に顕著なエロージョンの発生を防止することを特徴とする。
【０００８】
〔２〕ウエハ全面に、トータル膜厚が最終的に所望するホール／トレンチ深さより厚くなるように、膜質が異なる絶縁膜（３３）を含んだ複数の絶縁膜（３２〜３４）を堆積させ、ホール／トレンチ（３５）をパターニングした後、ホール／トレンチの密度が低い領域（Ｂ）に、下側絶縁膜（３２）には達するが下層配線（３１）までは達しない、浅いホール／トレンチ（３６）をパターニングして、ホール／トレンチ密度がウエハ全面で均一になるようにした後に、全面に堆積した金属膜（３７）をＣＭＰする際にホールの無いフラット部の金属膜（３７）が完全に除去された後も、研磨残りを防止するために研磨を続け、ウエハ全面で膜質が異なる絶縁膜（３３）が露出した時点で研磨を終了することを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について図を参照しながら詳細に説明する。
図１は本発明の第１実施例を示す半導体素子の製造工程断面図である。
（１）まず、下層配線１を有する下側絶縁膜２と上側絶縁膜３を積層で堆積する。この時、金属膜ＣＭＰに使用するスラリーに対する研磨耐性（ＣＭＰされ難さ）は、以下の通りになっている必要がある。
【００１０】
上側絶縁膜３＞下側絶縁膜２＞金属膜
その後、図１（ａ）に示すように、ホール／トレンチが低い密度で形成される領域Ｂの上側絶縁膜３をホトリソ／エッチングにより除去する。
（２）次に、図１（ｂ）に示すように、ホール／トレンチ４を開口する。
（３）その後、図１（ｃ）に示すように、金属膜５を全面に堆積し、さらにＣＭＰによりホール／トレンチ内部を除いて、金属膜５を除去する。この時、上側絶縁膜３がシリコン窒化膜の場合には、この後にドライ／ウェットエッチングにより上側絶縁膜３を除去しても良い。あるいは、ウエハ全面で下側絶縁膜２が露出する時点まで研磨を継続して、上側絶縁膜３を除去しても良い。
【００１１】
このように、第１実施例によれば、上側絶縁膜３が金属膜ＣＭＰの際にストッパー膜となり、ホール／トレンチ密度の高い領域Ａにおけるエロージョンを抑制する。これにより、局所的なエロージョンの発生が防止される。
次に、本発明の第１参考例について説明する。
図２は本発明の第１参考例を示す半導体素子の製造工程断面図である。
【００１２】
（１）まず、図２（ａ）に示すように、ホール／トレンチが低い密度で形成される領域Ｂの絶縁膜１２の上部をホトリソ／エッチングにより除去し、薄くする。なお、ここで、１１は下層配線である。
（２）次に、図２（ｂ）に示すように、ホール／トレンチ１３を開口する。
（３）その後、図２（ｃ）に示すように、金属膜１４を全面に堆積し、さらにＣＭＰによりホール／トレンチ内部を除いて、金属膜１４を除去する。
【００１３】
このように、第１参考例によれば、ホール／トレンチ密度の低い領域Ｂの絶縁膜１２の膜厚を予め薄くすることにより、ホール／トレンチ密度の高い領域Ａで生じるエロージョンと相殺されて、金属膜ＣＭＰ後の絶縁膜の膜厚を均一に維持できる。
これにより、上側絶縁膜３を積層することなく、第１実施例と同様の効果を得ることができ、より経済的なプロセスが構築可能になる。
【００１４】
次に、本発明の第２参考例について説明する。
図３は本発明の第２参考例を示す半導体素子の製造工程断面図である。
（１）まず、図３（ａ）に示すように、下層配線２１を有する絶縁膜２２が形成されており、そこにホール／トレンチ２３を形成する。その際に、最終的に、所望するホール／トレンチ２３の深さより、厚めに絶縁膜２２を堆積させた後に、ホール／トレンチ２３をパターニングする。
【００１５】
（２）次に、図３（ｂ）に示すように、ホール／トレンチ２３の密度が低い領域Ｂに、下層配線２１（又は基板）まで達しない浅いホール／トレンチ２４をパターニングして、ホール／トレンチ密度がウエハ全面で均一になるようにする。  （３）そこで、図３（ｃ）に示すように、全面に金属膜２５を堆積する。
（４）その後、図３（ｄ）に示すように、金属膜２５をＣＭＰするが、その際にホール／トレンチ２３，２４の無いフラット部の金属膜２５が完全に除去される。
【００１６】
（５）次いで、図３（ｅ）に示すように、研磨残りを防止するために、さらに研磨を続け、浅いホール／トレンチ２４が消失する前に研磨を終了する。
このように、第２参考例によれば、絶縁膜２２のホール／トレンチ２３の密度が低い領域Ｂに形成した浅いホール／トレンチ２４により、ウエハ面内のホール／トレンチ密度が均一になる。これにより、局所的なエロージョンの発生が防止される。
【００１７】
さらに、絶縁膜２２を金属膜２５を堆積させた時点よりも削りこむことにより、フラット部に研磨残りが発生しないという利点がある。これにより第１実施例、第１参考例より、確実に隣接する配線とのショートを防止できる。
次に、本発明の第２実施例について説明する。
図４は本発明の第２実施例を示す半導体素子の製造工程断面図である。
【００１８】
（１）まず、図４（ａ）に示すように、ウエハ全面に、トータル膜厚が最終的に所望するホール／トレンチ深さより厚くなるように、絶縁膜３２〜３４を堆積させ、ホール／トレンチ３５をパターニングする。この場合に絶縁膜３３のみは、絶縁膜３２，３４と膜質（反射率、硬度、対薬液エッチング耐性等）が異なる膜を用いる。一例として、絶縁膜３２，３４、にシリコン酸化物（ＳｉＯ2 ）を用いる場合には、絶縁膜３３にはシリコン窒化物（Ｓｉ3 Ｎ4 ）を用いる。また、パターニングの際には絶縁膜３２〜３４を堆積後に一括で下層配線までホール／トレンチを開口しても良い。
【００１９】
また、絶縁膜３２〜３４を堆積後、及び絶縁膜３４にホール／トレンチ開口後に、このパターンをマスクにして絶縁膜３３、３２に一括でホール／トレンチ開口しても良い。
または、絶縁膜３２〜３４を堆積後、及び絶縁膜３４にホール／トレンチ開口後に、このパターンをマスクにして絶縁膜３３に開口し、さらに絶縁膜３３に形成したパターンをマスクに絶縁膜３２に開口しても良い。
【００２０】
（２）その後、図４（ｂ）に示すように、ホール／トレンチ３５の密度が低い領域Ｂに、絶縁膜３２には達するが下層配線３１までには達しない浅いホール／トレンチ３６をパターニングしてホール／トレンチ密度がウエハ全面で均一になるようにする。ホール／トレンチ３６の開口方法は、先述したホール／トレンチ３５を開口する場合と同様に行う。
【００２１】
（３）その後に、図４（ｃ）に示すように、全面に堆積した金属膜３７をＣＭＰするが、その際にホール／トレンチ３５，３６の無いフラット部の金属膜が完全に除去された後も研磨残りを防止するために研磨を続け、ウエハ全面で絶縁膜３３が露出した時点で研磨を終了する。
（４）さらに、図４（ｄ）に示すように、絶縁膜３３がシリコン窒化物の場合には寄生容量低減のために、この後にドライ／ウエットエッチングにより絶縁膜３３を除去しても良い。あるいは、ウエハ全面で絶縁膜３２が露出する時点まで研磨を継続して、絶縁膜３３を除去しても良い。
【００２２】
このように、第２実施例によれば、絶縁膜３２〜３４に形成した浅いホール／トレンチ３６により、ウエハ面内のホール／トレンチ密度が均一になる。これにより、局所的なエロージョンの発生が防止される。
さらに、絶縁膜３２〜３４を金属膜３７を堆積させた時点よりも削りこむことにより、絶縁膜フラット部に研磨残りが発生しない。これにより、隣接する配線とのショートを防止できる。さらに膜質の異なる絶縁膜３３を、絶縁膜３２と３４の間に挟むことにより、研磨時におけるトルク電流や反射光を信号として検出しながら金属膜３７をＣＭＰする際に、第２参考例よりも所望する時点で再現性良く研磨を止めることが容易になる。
【００２３】
すなわち、研磨を進めていくうち、ウエハ全面で最初に絶縁膜３４が消失して膜質の異なる絶縁膜３３が露出した時点で信号が大きく変化する。つまり、ＣＭＰの終点として検出が容易になる。
同様に、ウエハ全面で絶縁膜３３が消失して膜質の異なる絶縁膜３２が露出した時点においても、信号検出が容易になる。これらの時点をＣＭＰ研磨終了点とすれば、異なるウエハ間においても深さバラツキの少ない、ホール／トレンチ形成が可能となる。
【００２４】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００２５】
【発明の効果】
以上、詳細に説明したように、本発明によれば、以下のような効果を奏することができる。
（１）請求項１記載の発明によれば、上側絶縁膜が金属膜ＣＭＰの際にストッパー膜となり、ホール／トレンチ密度の高い領域におけるエロージョンを抑制する。これにより、局所的なエロージョンの発生が防止される。
【００２６】
（２）請求項２記載の発明によれば、ホール／トレンチ密度の低い領域の絶縁膜に形成した浅いホール／トレンチにより、ウエハ面内のホール／トレンチ密度が均一になる。これにより、局所的なエロージョンの発生が防止される。
また、複数の絶縁膜を金属膜を堆積させた時点よりも削りこむことにより、絶縁膜フラット部に研磨残りが発生しない。これにより、隣接する配線とのショートを防止できる。
【００２７】
さらに、膜質の異なる絶縁膜を、上下の絶縁膜の間に挟むことにより、研磨時におけるトルク電流や反射光を信号として検出しながら金属膜をＣＭＰする際に、所望する時点で再現性良く研磨を止めることが容易になる。
【図面の簡単な説明】
【図１】  本発明の第１実施例を示す半導体素子の製造工程断面図である。
【図２】  本発明の第１参考例を示す半導体素子の製造工程断面図である。
【図３】  本発明の第２参考例を示す半導体素子の製造工程断面図である。
【図４】  本発明の第２実施例を示す半導体素子の製造工程断面図である。
【図５】  従来の半導体素子の製造方法を示す図である。
【図６】  従来技術の問題点の説明図である。
【符号の説明】
１，１１，２１    下層配線
２    下側絶縁膜
３    上側絶縁膜
４，１３，２３，３５    ホール／トレンチ
５，１４，２５，３７    金属膜
１２，２２，３２，３４    絶縁膜
２４，３６    浅いホール／トレンチ
３３    膜質が異なる絶縁膜
Ａ    ホール／トレンチ密度の高い領域
Ｂ    ホール／トレンチが低い密度で形成される領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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