(57)【特許請求の範囲】
【請求項１】
ビットラインと、
ワードラインと、
データが書き込まれる第１の記憶ノードと前記第１の記憶ノードに書き込まれる前記データとは逆極性のデータが書き込まれる第２の記憶ノードとを有するラッチ回路と、
前記ワードラインに接続された制御電極と、前記ビットラインに接続された一方電極と、前記第１の記憶ノードに接続された他方電極とを有する第１のＮチャネルトランジスタと、
前記第１の記憶ノードに接続された一端と、前記ビットラインのプリチャージによって設定される電位よりも低い第１の電位に接続された他端との間に直列に接続される第２のＮチャネルトランジスタおよび第３のＮチャネルトランジスタとを有し、
前記第２のＮチャネルトランジスタの制御電極は前記第２の記憶ノードに接続され、
前記第３のＮチャネルトランジスタの制御電極には、読み出し状態では前記第３のＮチャネルトランジスタの一方電極と他方電極との間を導通させる信号が入力される、記憶回路。
【請求項２】
ビットラインと、
ワードラインと、
データが書き込まれる第１の記憶ノードと前記第１の記憶ノードに書き込まれる前記データとは逆極性のデータが書き込まれる第２の記憶ノードとを有するラッチ回路と、
前記ワードラインに接続された制御電極と、前記ビットラインに接続された一方電極と、前記第１の記憶ノードに接続された他方電極とを有する第１のＮチャネルトランジスタと、
前記第２の記憶ノードに接続された一方入力端子と、前記ラッチ回路が書き込み状態であるか読み出し状態であるかを示す所定の信号が入力される他方入力端子と、出力端子とを有する論理回路と、
前記第１のＮチャネルトランジスタの前記他方電極に接続された一方電極と、前記ビットラインのプリチャージによって設定される電位よりも低い第１の電位に接続された他方電極と、前記論理回路の前記出力端子に接続された制御電極とを有する第２のＮチャネルトランジスタとを有し、
前記第２のＮチャネルトランジスタは、前記論理回路から出力される信号を受けて、前記所定の信号が読み出し状態を示す場合には前記第２の記憶ノードの状態に応じて導通または非導通となり、前記所定の信号が書き込み状態を示す場合には非導通となる、記憶回路。
【請求項３】
ビットラインと、
ワードラインと、
データが書き込まれる第１の記憶ノードと前記第１の記憶ノードに書き込まれる前記データとは逆極性のデータが書き込まれる第２の記憶ノードとを有するラッチ回路と、
前記ワードラインに接続された制御電極と、前記ビットラインに接続された一方電極と、前記第１の記憶ノードに接続された他方電極とを有する第１のＮチャネルトランジスタと、
前記第１の記憶ノードに接続された一方入力端子と、前記ラッチ回路が書き込み状態であるか読み出し状態であるかを示す所定の信号が入力される他方入力端子と、出力端子とを有する論理回路と、
前記第１のＮチャネルトランジスタの前記他方電極に接続された一方電極と、前記ビットラインのプリチャージによって設定される電位よりも低い第１の電位に接続された他方電極と、前記論理回路の前記出力端子に接続された制御電極とを有する第２のＮチャネルトランジスタとを有し、
前記第２のＮチャネルトランジスタは、前記論理回路から出力される信号を受けて、前記所定の信号が読み出し状態を示す場合には前記第１の記憶ノードの状態に応じて導通または非導通となり、前記所定の信号が書き込み状態を示す場合には非導通となる、記憶回路。
【請求項４】
前記第１の記憶ノードに接続された制御電極と、前記第２の記憶ノードに接続された一方電極と、前記第２のＮチャネルトランジスタと前記第３のＮチャネルトランジスタとの間に接続された他方電極とを有する第４のＮチャネルトランジスタをさらに有する、請求項１に記載の記憶回路。
【請求項５】
第１および第２のビットラインと、
第１および第２のワードラインと、
データが書き込まれる第１の記憶ノードと前記第１の記憶ノードに書き込まれる前記データとは逆極性のデータが書き込まれる第２の記憶ノードとを有するラッチ回路と、
前記第１のワードラインに接続された制御電極と、前記第１のビットラインに接続された一方電極と、前記第１の記憶ノードに接続された他方電極とを有する第１のＮチャネルトランジスタと、
前記第１の記憶ノードに接続された一端と、前記第１のビットラインのプリチャージによって設定される電位よりも低い第１の電位に接続された他端との間に直列に接続される第２のＮチャネルトランジスタおよび第３のＮチャネルトランジスタと、
前記第２のワードラインに接続された制御電極と、前記第２のビットラインに接続された一方電極と、前記第２の記憶ノードに接続された他方電極とを有する第４のＮチャネルトランジスタと、
前記第２の記憶ノードに接続された一端と、前記第１の電位に接続された他端との間に直列に接続される第５のＮチャネルトランジスタおよび第６のＮチャネルトランジスタと、を有し、
前記第２のＮチャネルトランジスタの制御電極は前記第２の記憶ノードに接続され、前記第５のＮチャネルトランジスタの制御電極は前記第１の記憶ノードに接続され、
前記第３のＮチャネルトランジスタの制御電極には、読み出し状態では前記第３のＮチャネルトランジスタの一方電極と他方電極との間を導通させる信号が入力され、
前記第６のＮチャネルトランジスタの制御電極には、読み出し状態では前記第６のＮチャネルトランジスタの一方電極と他方電極との間を導通させる信号が入力される、記憶回路。
【請求項６】
前記ラッチ回路は、第１のＰチャネルトランジスタと第１の他のＮチャネルトランジスタとを有する第１のインバータと、第２のＰチャネルトランジスタと第２の他のＮチャネルトランジスタとを有する第２のインバータとで構成され、
前記第１のインバータの入力端子と前記第２のインバータの出力端子とが前記第１の記憶ノードに接続され、
前記第１のインバータの出力端子と前記第２のインバータの入力端子とが前記第２の記憶ノードに接続される、請求項１〜５のいずれか一つに記載の記憶回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、記憶回路に関し、特に、ＳＲＡＭ型のメモリセルを有する記憶回路の構成に関するものである。
【０００２】
【従来の技術】
図１６，１７は、ＳＲＡＭ型のメモリセルを有する従来の記憶回路の構成を示す回路図である（特開平10-222985号公報参照）。図１６に示した記憶回路は、書き込み用のワードラインＷＬｗ及びトランジスタＴｒ１０１と、読み出し用のワードラインＷＬｒ及びトランジスタＴｒ１０２と、ビットラインＢＬと、インバータ回路ＩＮＶ１０１，ＩＮＶ１０２が交差接続されたラッチ回路とを備えている。トランジスタＴｒ１０１，Ｔｒ１０２の各一方電極は、いずれもビットラインＢＬに接続されている。
【０００３】
また、図１７に示した記憶回路は、書き込み用のワードラインＷＬｗ及びトランジスタＴｒ１０５と、読み出し用のワードラインＷＬｒ及びトランジスタＴｒ１０３，Ｔｒ１０４と、ビットラインＢＬと、インバータ回路ＩＮＶ１０１，ＩＮＶ１０２が交差接続されたラッチ回路とを備えている。トランジスタＴｒ１０３，Ｔｒ１０５の各一方電極は、いずれもビットラインＢＬに接続されている。
【０００４】
【発明が解決しようとする課題】
図１６に示した記憶回路では、ビットラインＢＬには、各メモリセルごとに２個のトランジスタＴｒ１０１，Ｔｒ１０２が接続されている。同様に、図１７に示した記憶回路では、ビットラインＢＬには、２個のトランジスタＴｒ１０３，Ｔｒ１０５が接続されている。そのため、従来の記憶回路では、ビットラインＢＬの負荷容量が大きくなって、アクセス時間及び消費電力が増大するという問題がある。
【０００５】
本発明はかかる問題を解決するために成されたものであり、ビットラインＢＬの負荷容量を低減し得るとともに、読み出し動作の所要時間を短縮し得る記憶回路を得ることを目的とするものである。
【０００６】
【課題を解決するための手段】
この発明のうち請求項１に記載の記憶回路は、ビットラインと、ワードラインと、データが書き込まれる第１の記憶ノードと第１の記憶ノードに書き込まれるデータとは逆極性のデータが書き込まれる第２の記憶ノードとを有するラッチ回路と、ワードラインに接続された制御電極と、ビットラインに接続された一方電極と、第１の記憶ノードに接続された他方電極とを有する第１のＮチャネルトランジスタと、第１の記憶ノードに接続された一端と、ビットラインのプリチャージによって設定される電位よりも低い第１の電位に接続された他端との間に直列に接続される第２のＮチャネルトランジスタおよび第３のＮチャネルトランジスタとを有し、第２のＮチャネルトランジスタの制御電極は第２の記憶ノードに接続され、第３のＮチャネルトランジスタの制御電極には、読み出し状態では第３のＮチャネルトランジスタの一方電極と他方電極との間を導通させる信号が入力されるものである。
【０００７】
また、この発明のうち請求項２に記載の記憶回路は、ビットラインと、ワードラインと、データが書き込まれる第１の記憶ノードと第１の記憶ノードに書き込まれるデータとは逆極性のデータが書き込まれる第２の記憶ノードとを有するラッチ回路と、ワードラインに接続された制御電極と、ビットラインに接続された一方電極と、第１の記憶ノードに接続された他方電極とを有する第１のＮチャネルトランジスタと、第２の記憶ノードに接続された一方入力端子と、ラッチ回路が書き込み状態であるか読み出し状態であるかを示す所定の信号が入力される他方入力端子と、出力端子とを有する論理回路と、第１のＮチャネルトランジスタの他方電極に接続された一方電極と、ビットラインのプリチャージによって設定される電位よりも低い第１の電位に接続された他方電極と、論理回路の出力端子に接続された制御電極とを有する第２のＮチャネルトランジスタとを有し、第２のＮチャネルトランジスタは、論理回路から出力される信号を受けて、所定の信号が読み出し状態を示す場合には第２の記憶ノードの状態に応じて導通または非導通となり、所定の信号が書き込み状態を示す場合には非導通となるものである。
【０００８】
また、この発明のうち請求項３に記載の記憶回路は、ビットラインと、ワードラインと、データが書き込まれる第１の記憶ノードと第１の記憶ノードに書き込まれるデータとは逆極性のデータが書き込まれる第２の記憶ノードとを有するラッチ回路と、ワードラインに接続された制御電極と、ビットラインに接続された一方電極と、第１の記憶ノードに接続された他方電極とを有する第１のＮチャネルトランジスタと、第１の記憶ノードに接続された一方入力端子と、ラッチ回路が書き込み状態であるか読み出し状態であるかを示す所定の信号が入力される他方入力端子と、出力端子とを有する論理回路と、第１のＮチャネルトランジスタの他方電極に接続された一方電極と、ビットラインのプリチャージによって設定される電位よりも低い第１の電位に接続された他方電極と、論理回路の出力端子に接続された制御電極とを有する第２のＮチャネルトランジスタとを有し、第２のＮチャネルトランジスタは、論理回路から出力される信号を受けて、所定の信号が読み出し状態を示す場合には第１の記憶ノードの状態に応じて導通または非導通となり、所定の信号が書き込み状態を示す場合には非導通となるものである。
【０００９】
また、この発明のうち請求項４に記載の記憶回路は、請求項１に記載の記憶回路であって、第１の記憶ノードに接続された制御電極と、第２の記憶ノードに接続された一方電極と、第２のＮチャネルトランジスタと第３のＮチャネルトランジスタとの間に接続された他方電極とを有する第４のＮチャネルトランジスタをさらに有することを特徴とするものである。
【００１０】
また、この発明のうち請求項５に記載の記憶回路は、第１および第２のビットラインと、第１および第２のワードラインと、データが書き込まれる第１の記憶ノードと第１の記憶ノードに書き込まれるデータとは逆極性のデータが書き込まれる第２の記憶ノードとを有するラッチ回路と、第１のワードラインに接続された制御電極と、第１のビットラインに接続された一方電極と、第１の記憶ノードに接続された他方電極とを有する第１のＮチャネルトランジスタと、第１の記憶ノードに接続された一端と、第１のビットラインのプリチャージによって設定される電位よりも低い第１の電位に接続された他端との間に直列に接続される第２のＮチャネルトランジスタおよび第３のＮチャネルトランジスタと、第２のワードラインに接続された制御電極と、第２のビットラインに接続された一方電極と、第２の記憶ノードに接続された他方電極とを有する第４のＮチャネルトランジスタと、第２の記憶ノードに接続された一端と、第１の電位に接続された他端との間に直列に接続される第５のＮチャネルトランジスタおよび第６のＮチャネルトランジスタと、を有し、第２のＮチャネルトランジスタの制御電極は第２の記憶ノードに接続され、第５のＮチャネルトランジスタの制御電極は第１の記憶ノードに接続され、第３のＮチャネルトランジスタの制御電極には、読み出し状態では第３のＮチャネルトランジスタの一方電極と他方電極との間を導通させる信号が入力され、第６のＮチャネルトランジスタの制御電極には、読み出し状態では第６のＮチャネルトランジスタの一方電極と他方電極との間を導通させる信号が入力されるものである。
【００１１】
また、この発明のうち請求項６に記載の記憶回路は、請求項１〜５のいずれか一つに記載の記憶回路であって、ラッチ回路は、第１のＰチャネルトランジスタと第１の他のＮチャネルトランジスタとを有する第１のインバータと、第２のＰチャネルトランジスタと第２の他のＮチャネルトランジスタとを有する第２のインバータとで構成され、第１のインバータの入力端子と第２のインバータの出力端子とが第１の記憶ノードに接続され、第１のインバータの出力端子と第２のインバータの入力端子とが第２の記憶ノードに接続されることを特徴とするものである。
【００１２】
【発明の実施の形態】
実施の形態１．
図１は、シングルポート構成かつシングルエンド構成のＳＲＡＭ型メモリセルを有する、本発明の実施の形態１に係る記憶回路を示す回路図である。図１に示すように、本実施の形態１に係る記憶回路は、ビットラインＢＬと、ワードラインＷＬと、ビットラインＢＬとワードラインＷＬとの交差部に配設されたラッチ回路１と、トランジスタＴｒ１〜Ｔｒ３とを備えている。
【００１３】
ラッチ回路１は、２個のインバータ回路ＩＮＶ１，ＩＮＶ２が交差接続されることによって構成されている。具体的には、インバータ回路ＩＮＶ１の出力端子がインバータ回路ＩＮＶ２の入力端子に接続され、インバータ回路ＩＮＶ２の出力端子がインバータ回路ＩＮＶ１の入力端子に接続されている。そして、インバータ回路ＩＮＶ１の入力端子が第１の記憶ノードＮＤ１として規定され、インバータ回路ＩＮＶ２の入力端子が第２の記憶ノードＮＤ２として規定されている。
【００１４】
トランジスタＴｒ１のドレイン電極はビットラインＢＬに接続されており、ソース電極は第１の記憶ノードＮＤ１に接続されており、ゲート電極はワードラインＷＬに接続されている。トランジスタＴｒ２のドレイン電極はトランジスタＴｒ１のソース電極に接続されており、ゲート電極は第２の記憶ノードＮＤ２に接続されている。トランジスタＴｒ３のドレイン電極はトランジスタＴｒ２のソース電極に接続されており、ソース電極は接地電位に接続されている。トランジスタＴｒ３のゲート電極には、所定の書き込み信号ＷＲが反転された書き込み信号／ＷＲが入力される。ここで、記号「／」はオーバーバーを意味している。書き込み信号／ＷＲは、ラッチ回路１（厳密にはメモリセル）が書き込み状態であるか読み出し状態であるかを示す信号である。書き込み信号／ＷＲの電位は、ラッチ回路１が書き込み状態の場合はLowとなり、読み出し状態の場合はHighとなる。
【００１５】
図２は、ラッチ回路１の具体的な構成を示す回路図である。インバータ回路ＩＮＶ１はトランジスタＱ１，Ｑ２を有しており、インバータ回路ＩＮＶ２はトランジスタＱ３，Ｑ４を有している。トランジスタＱ２のゲート電極は第１の記憶ノードＮＤ１に接続されており、ドレイン電極は第２の記憶ノードＮＤ２に接続されており、ソース電極は接地電位に接続されている。また、トランジスタＱ４のゲート電極は第２の記憶ノードＮＤ２に接続されており、ドレイン電極は第１の記憶ノードＮＤ１に接続されており、ソース電極は接地電位に接続されている。
【００１６】
以下、図１に示した記憶回路の動作について説明する。
【００１７】
まず、データの書き込み動作について説明する。この場合、Highの書き込み信号ＷＲが反転されて、Lowの書き込み信号／ＷＲがトランジスタＴｒ３のゲート電極に入力される。その結果、トランジスタＴｒ３はオフ状態となる。その後、ワードラインＷＬにHighの電圧を印加することにより、トランジスタＴｒ１のゲート電極にHighの電圧が印加されて、トランジスタＴｒ１がオン状態となる。この状態で、メモリセルに書き込むべきHigh又はLowのデータをビットラインＢＬに印加することにより、そのデータがトランジスタＴｒ１を介して第１の記憶ノードＮＤ１に書き込まれる。第１の記憶ノードＮＤ１に書き込まれたデータはインバータ回路ＩＮＶ１によって反転されて、第２の記憶ノードＮＤ２に書き込まれる。
【００１８】
ここで、第１の記憶ノードＮＤ１にLowのデータが書き込まれた場合、第２の記憶ノードＮＤ２の電位はHighとなり、この電位がトランジスタＴｒ２のゲート電極に印加されるため、トランジスタＴｒ２はオン状態となる。しかしながら、上記の通り書き込み状態ではトランジスタＴｒ３がオフ状態となっているため、トランジスタＴｒ１からトランジスタＴｒ２，Ｔｒ３を介して接地電位に至る経路に貫通電流が流れることはなく、高速な書き込み動作が実現されている。
【００１９】
次に、データの読み出し動作について説明する。この場合、Lowの書き込み信号ＷＲが反転されて、Highの書き込み信号／ＷＲがトランジスタＴｒ３のゲート電極に入力される。その結果、トランジスタＴｒ３はオン状態となる。また、プリチャージによって、ビットラインＢＬの電位をHighに設定する。その後、ワードラインＷＬにHighの電圧を印加することによってトランジスタＴｒ１をオン状態とし、ビットラインＢＬと第１の記憶ノードＮＤ１との間を導通させる。
【００２０】
第１の記憶ノードＮＤ１にHighのデータが記憶されている場合は、第２の記憶ノードＮＤ２の電位はLowであり、トランジスタＴｒ２はオフ状態である。従って、ビットラインＢＬからの電荷の引き抜きは起こらず、ビットラインＢＬの電位はHighのまま維持される。従って、所定時間経過後のビットラインＢＬの電位がHighであることを検出することによって、メモリセルからHighのデータを読み出す。
【００２１】
一方、第１の記憶ノードＮＤ１にLowのデータが記憶されている場合は、第２の記憶ノードＮＤ２の電位はHighであり、トランジスタＴｒ２はオン状態である。また、上記の通り読み出し状態ではトランジスタＴｒ３はオン状態となっている。従って、トランジスタＴｒ１のソース電極とトランジスタＴｒ３のソース電極（接地電位）との間が導通し、ビットラインＢＬからトランジスタＴｒ１〜Ｔｒ３をこの順に介して（第１の経路）、接地電位に電荷が引き抜かれる。また、図２を参照して、第１の記憶ノードＮＤ１にLowのデータが記憶されている場合は、第２の記憶ノードＮＤ２の電位はHighであり、トランジスタＱ４がオン状態となっている。そのため、ビットラインＢＬからトランジスタＴｒ１、第１の記憶ノードＮＤ１、及びトランジスタＱ４をこの順に介して（第２の経路）、接地電位に電荷が引き抜かれる。従って、所定時間経過後のビットラインＢＬの電位がLowであることを検出することによって、メモリセルからLowのデータを読み出す。
【００２２】
このように本実施の形態１に係る記憶回路によれば、図１に示したように、ビットラインＢＬには、各メモリセルごとに１個のトランジスタＴｒ１のみしか接続されていない。従って、図１６，１７に示した従来の記憶回路と比較すると、ビットラインＢＬの負荷容量を低減でき、アクセス時間の短縮化及び消費電力の低減を図ることができる。
【００２３】
また、選択手段としてのトランジスタＴｒ２，Ｔｒ３の動作により、第１の記憶ノードＮＤ１からLowのデータを読み出す際には、上記第２の経路のみならず上記第１の経路によっても、ビットラインＢＬから電荷が引き抜かれる。従って、ビットラインＢＬからの電荷の引き抜き効率が高く、読み出し動作の所要時間の短縮化を図ることができるため、全体として高速動作の実現が可能となる。また、第１の経路の追加によって電荷の引き抜き効率が高まったため、第２の経路を構成するトランジスタＱ４のサイズ（チャネル幅Ｗ）を小さくすることができる。そのため、半導体基板内にトランジスタＱ４を作り込む際の必要面積を削減することが可能となる。
【００２４】
実施の形態２．
図３は、本発明の実施の形態２に係る記憶回路を示す回路図である。本実施の形態２に係る記憶回路は、図１に示したシングルポート構成の記憶回路をデュアルポート構成に発展させたものであり、図３に示すように、ビットラインＢＬ１，ＢＬ２と、ワードラインＷＬ１，ＷＬ２と、ラッチ回路１と、トランジスタＴｒ１〜Ｔｒ６とを備えている。
【００２５】
トランジスタＴｒ１のドレイン電極はビットラインＢＬ１に接続されており、ソース電極は第１の記憶ノードＮＤ１に接続されており、ゲート電極はワードラインＷＬ１に接続されている。トランジスタＴｒ２のドレイン電極はトランジスタＴｒ１のソース電極に接続されており、ゲート電極は第２の記憶ノードＮＤ２に接続されている。トランジスタＴｒ３のドレイン電極はトランジスタＴｒ２のソース電極に接続されており、ソース電極は接地電位に接続されている。トランジスタＴｒ３のゲート電極には、所定の書き込み信号ＷＲ１が反転された書き込み信号／ＷＲ１が入力される。
【００２６】
トランジスタＴｒ４のドレイン電極はビットラインＢＬ２に接続されており、ソース電極は第２の記憶ノードＮＤ２に接続されており、ゲート電極はワードラインＷＬ２に接続されている。トランジスタＴｒ５のドレイン電極はトランジスタＴｒ４のソース電極に接続されており、ゲート電極は第１の記憶ノードＮＤ１に接続されている。トランジスタＴｒ６のドレイン電極はトランジスタＴｒ５のソース電極に接続されており、ソース電極は接地電位に接続されている。トランジスタＴｒ６のゲート電極には、所定の書き込み信号ＷＲ２が反転された書き込み信号／ＷＲ２が入力される。
【００２７】
なお、ワードラインＷＬ１，ＷＬ２は、互いに独立に動作可能である。メモリセルに記憶されているデータをビットラインＢＬ１を介して読み出す場合とビットラインＢＬ２を介して読み出す場合とでは、データの極性が反転する。メモリセルにデータを書き込む場合も同様である。
【００２８】
以下、図３に示した記憶回路の動作について説明する。
【００２９】
まず、データの書き込み動作について説明する。ビットラインＢＬ１からアクセスする場合は、Lowの書き込み信号／ＷＲ１の印加によってトランジスタＴｒ３をオフ状態とした後、ワードラインＷＬ１にHighの電圧を印加することによってトランジスタＴｒ１をオン状態とし、この状態でビットラインＢＬ１からメモリセルに所望のデータを書き込む。トランジスタＴｒ３をオフ状態とすることにより、トランジスタＴｒ１からトランジスタＴｒ２，Ｔｒ３を介して接地電位に至る経路に貫通電流が流れることが防止される。同様に、ビットラインＢＬ２からアクセスする場合は、Lowの書き込み信号／ＷＲ２の印加によってトランジスタＴｒ６をオフ状態にした後、ワードラインＷＬ２にHighの電圧を印加することによってトランジスタＴｒ４をオン状態とし、この状態でビットラインＢＬ２からメモリセルに所望のデータを書き込む。トランジスタＴｒ６をオフ状態とすることにより、トランジスタＴｒ４からトランジスタＴｒ５，Ｔｒ６を介して接地電位に至る経路に貫通電流が流れることが防止される。
【００３０】
但し、ビットラインＢＬ１，ＢＬ２のいずれからのアクセスであるかに拘わらず、書き込み状態ではトランジスタＴｒ３，Ｔｒ６をともにオフ状態としてもよい。これにより、トランジスタＴｒ２，Ｔｒ３を介して接地電位に至る経路、及びトランジスタＴｒ５，Ｔｒ６を介して接地電位に至る経路に貫通電流が流れることはなく、より高速な書き込み動作が実現される。
【００３１】
次に、データの読み出し動作について説明する。この場合、Highの書き込み信号／ＷＲ１，／ＷＲ２の印加によって、トランジスタＴｒ３，Ｔｒ６をともにオン状態とする。
【００３２】
ビットラインＢＬ１からアクセスする場合は、プリチャージによってビットラインＢＬ１の電位をHighに設定した後、ワードラインＷＬ１にHighの電圧を印加することによってトランジスタＴｒ１をオン状態とする。第１の記憶ノードＮＤ１にHighのデータが記憶されている場合は、ビットラインＢＬ１からの電荷の引き抜きは起こらない。従って、所定時間経過後のビットラインＢＬ１の電位がHighであることを検出することによって、第１の記憶ノードＮＤ１からHighのデータを読み出す。一方、第１の記憶ノードＮＤ１にLowのデータが記憶されている場合は、ビットラインＢＬ１からトランジスタＴｒ１〜Ｔｒ３をこの順に介して接地電位に電荷が引き抜かれるとともに、ビットラインＢＬ１からトランジスタＴｒ１、第１の記憶ノードＮＤ１、及びトランジスタＱ４をこの順に介して接地電位に電荷が引き抜かれる。従って、所定時間経過後のビットラインＢＬ１の電位がLowであることを検出することによって、第１の記憶ノードＮＤ１からLowのデータを読み出す。
【００３３】
ビットラインＢＬ２からアクセスする場合は、プリチャージによってビットラインＢＬ２の電位をHighに設定した後、ワードラインＷＬ２にHighの電圧を印加することによってトランジスタＴｒ４をオン状態とする。第２の記憶ノードＮＤ２にHighのデータが記憶されている場合は、ビットラインＢＬ２からの電荷の引き抜きは起こらない。従って、所定時間経過後のビットラインＢＬ２の電位がHighであることを検出することによって、第２の記憶ノードＮＤ２からHighのデータを読み出す。一方、第２の記憶ノードＮＤ２にLowのデータが記憶されている場合は、ビットラインＢＬ２からトランジスタＴｒ４〜Ｔｒ６をこの順に介して接地電位に電荷が引き抜かれるとともに、ビットラインＢＬ２からトランジスタＴｒ４、第２の記憶ノードＮＤ２、及びトランジスタＱ２をこの順に介して接地電位に電荷が引き抜かれる。従って、所定時間経過後のビットラインＢＬ２の電位がLowであることを検出することによって、第２の記憶ノードＮＤ２からLowのデータを読み出す。
【００３４】
このように本実施の形態２に係る記憶回路によれば、図３に示したように、ビットラインＢＬ１，ＢＬ２には、各メモリセルごとにそれぞれ１個のトランジスタＴｒ１，Ｔｒ４のみしか接続されていない。従って、ビットラインＢＬ１，ＢＬ２の負荷容量をそれぞれ低減でき、アクセス時間の短縮化及び消費電力の低減を図ることができる。
【００３５】
また、選択手段としてのトランジスタＴｒ２，Ｔｒ３及びトランジスタＴｒ５，Ｔｒ６の動作により、第１の記憶ノードＮＤ１からLowのデータを読み出す際、及び第２の記憶ノードＮＤ２からLowのデータを読み出す際には、それぞれ２本の経路によってビットラインＢＬ１，ＢＬ２から電荷が引き抜かれる。従って、ビットラインＢＬ１，ＢＬ２からの電荷の引き抜き効率が高く、読み出し動作の所要時間の短縮化を図ることができるため、全体として高速動作の実現が可能となる。
【００３６】
なお、以上の説明ではデュアルポート構成の記憶回路について述べたが、３ポート構成以上の記憶回路であっても構わない。後述の実施の形態３についても同様である。
【００３７】
実施の形態３．
図４は、本発明の実施の形態３に係る記憶回路を示す回路図である。本実施の形態３に係る記憶回路は、図３に示したトランジスタＴｒ３，Ｔｒ６を一つにまとめてトランジスタＴｒ７としたものであり、その他の構成は図３と同様である。トランジスタＴｒ７のドレイン電極はトランジスタＴｒ２，Ｔｒ５の各ソース電極にそれぞれ接続されており、ソース電極は接地電位に接続されている。トランジスタＴｒ７のゲート電極には、所定の書き込み信号ＷＲが反転された書き込み信号／ＷＲが入力される。回路の動作は上記実施の形態２と同様であるため、説明は省略する。
【００３８】
このように本実施の形態３に係る記憶回路によれば、上記実施の形態２と同様の効果に加えて、以下の効果を得ることができる。即ち、図３に示した２個のトランジスタＴｒ３，Ｔｒ６の代わりに１個のトランジスタＴｒ７が設けられているため、上記実施の形態２と比較して装置面積を削減することができる。
【００３９】
実施の形態４．
図５は、本発明の実施の形態４に係る記憶回路を示す回路図である。本実施の形態５に係る記憶回路は、図１に示したシングルエンド構成の記憶回路をデュアルエンド構成に発展させたものであり、図５に示すように、ビットラインＢＬ，／ＢＬと、ワードラインＷＬと、ラッチ回路１と、トランジスタＴｒ１〜Ｔｒ６とを備えている。
【００４０】
トランジスタＴｒ４のドレイン電極はビットライン／ＢＬに接続されており、ソース電極は第２の記憶ノードＮＤ２に接続されており、ゲート電極はワードラインＷＬに接続されている。トランジスタＴｒ５のドレイン電極はトランジスタＴｒ４のソース電極に接続されており、ゲート電極は第１の記憶ノードＮＤ１に接続されている。トランジスタＴｒ６のドレイン電極はトランジスタＴｒ５のソース電極に接続されており、ソース電極は接地電位に接続されている。トランジスタＴｒ６のゲート電極には、所定の書き込み信号ＷＲが反転された書き込み信号／ＷＲが入力される。その他の構成は図１と同様である。
【００４１】
以下、図５に示した記憶回路の動作について説明する。
【００４２】
まず、データの書き込み動作について説明する。この場合は、Lowの書き込み信号／ＷＲの印加によってトランジスタＴｒ３，Ｔｒ６をオフ状態とした後、ワードラインＷＬにHighの電圧を印加することによってトランジスタＴｒ１，Ｔｒ４をオン状態とする。そして、この状態でビットラインＢＬから第１の記憶ノードＮＤ１に所望のデータ（例えばHigh）を書き込むとともに、ビットライン／ＢＬから第２の記憶ノードＮＤ２に逆極性のデータ（例えばLow）を書き込む。書き込み状態ではトランジスタＴｒ３，Ｔｒ６がともにオフ状態となるため、トランジスタＴｒ２，Ｔｒ３を介して接地電位に至る経路、及びトランジスタＴｒ５，Ｔｒ６を介して接地電位に至る経路に貫通電流が流れることはなく、高速な書き込み動作が実現される。
【００４３】
次に、データの読み出し動作について説明する。この場合、Highの書き込み信号／ＷＲの印加によって、トランジスタＴｒ３，Ｔｒ６をともにオン状態とする。そして、プリチャージによってビットラインＢＬ，／ＢＬの電位をHighに設定した後、ワードラインＷＬにHighの電圧を印加することによってトランジスタＴｒ１，Ｔｒ４をオン状態とする。
【００４４】
第１の記憶ノードＮＤ１にHighのデータが記憶され、第２の記憶ノードＮＤ２にLowのデータが記憶されている場合は、ビットラインＢＬからの電荷の引き抜きは起こらない。従って、所定時間経過後のビットラインＢＬの電位がHighであることを検出することによって、第１の記憶ノードＮＤ１からHighのデータを読み出す。また、この場合は、ビットライン／ＢＬからトランジスタＴｒ４〜Ｔｒ６をこの順に介して接地電位に電荷が引き抜かれるとともに、ビットライン／ＢＬからトランジスタＴｒ４、第２の記憶ノードＮＤ２、及びトランジスタＱ２をこの順に介して接地電位に電荷が引き抜かれる。従って、所定時間経過後のビットライン／ＢＬの電位がLowであることを検出することによって、第２の記憶ノードＮＤ２からLowのデータを読み出す。
【００４５】
一方、第１の記憶ノードＮＤ１にLowのデータが記憶され、第２の記憶ノードＮＤ２にHighのデータが記憶されている場合は、ビットライン／ＢＬからの電荷の引き抜きは起こらない。従って、所定時間経過後のビットライン／ＢＬの電位がHighであることを検出することによって、第２の記憶ノードＮＤ２からHighのデータを読み出す。また、この場合は、ビットラインＢＬからトランジスタＴｒ１〜Ｔｒ３をこの順に介して接地電位に電荷が引き抜かれるとともに、ビットラインＢＬからトランジスタＴｒ１、第１の記憶ノードＮＤ１、及びトランジスタＱ４をこの順に介して接地電位に電荷が引き抜かれる。従って、所定時間経過後のビットラインＢＬの電位がLowであることを検出することによって、第１の記憶ノードＮＤ１からLowのデータを読み出す。
【００４６】
このように本実施の形態４に係る記憶回路によれば、図５に示したように、ビットラインＢＬ，／ＢＬには、各メモリセルごとにそれぞれ１個のトランジスタＴｒ１，Ｔｒ４のみしか接続されていない。従って、ビットラインＢＬ，／ＢＬの負荷容量をそれぞれ低減でき、アクセス時間の短縮化及び消費電力の低減を図ることができる。
【００４７】
また、選択手段としてのトランジスタＴｒ２，Ｔｒ３及びトランジスタＴｒ５，Ｔｒ６の動作により、第１の記憶ノードＮＤ１からLowのデータを読み出す際、及び第２の記憶ノードＮＤ２からLowのデータを読み出す際には、それぞれ２本の経路によってビットラインＢＬ，／ＢＬから電荷が引き抜かれる。従って、ビットラインＢＬ，／ＢＬからの電荷の引き抜き効率が高く、読み出し動作の所要時間の短縮化を図ることができるため、全体として高速動作の実現が可能となる。
【００４８】
実施の形態５．
図６は、本発明の実施の形態５に係る記憶回路を示す回路図である。本実施の形態６に係る記憶回路は、図５に示したトランジスタＴｒ３，Ｔｒ６を一つにまとめてトランジスタＴｒ７としたものであり、その他の構成は図５と同様である。回路の動作は上記実施の形態４と同様であるため、説明は省略する。
【００４９】
このように本実施の形態５に係る記憶回路によれば、上記実施の形態４と同様の効果に加えて、以下の効果を得ることができる。即ち、図５に示した２個のトランジスタＴｒ３，Ｔｒ６の代わりに１個のトランジスタＴｒ７が設けられているため、上記実施の形態４と比較して装置面積を削減することができる。
【００５０】
実施の形態６．
図７は、本発明の実施の形態６に係る記憶回路を示す回路図である。本実施の形態６に係る記憶回路は、図１に示したトランジスタＴｒ２，Ｔｒ３の接続順序を逆にしたものであり、その他の構成は図１と同様である。トランジスタＴｒ３のドレイン電極はトランジスタＴｒ１のソース電極に接続されている。トランジスタＴｒ２のドレイン電極はトランジスタＴｒ３のソース電極に接続されており、ソース電極は接地電位に接続されている。回路の動作は上記実施の形態１と同様であるため、説明は省略する。
【００５１】
本実施の形態６に係る記憶回路によれば、上記実施の形態１と同様の効果を得ることができる。
【００５２】
実施の形態７．
図８は、本発明の実施の形態７に係る記憶回路を示す回路図である。本実施の形態７に係る記憶回路は、図３に示したトランジスタＴｒ２，Ｔｒ３の接続順序、及びトランジスタＴｒ５，Ｔｒ６の接続順序をそれぞれ逆にしたものであり、その他の構成は図３と同様である。トランジスタＴｒ６のドレイン電極はトランジスタＴｒ４のソース電極に接続されている。トランジスタＴｒ５のドレイン電極はトランジスタＴｒ６のソース電極に接続されており、ソース電極は接地電位に接続されている。回路の動作は上記実施の形態２と同様であるため、説明は省略する。
【００５３】
本実施の形態７に係る記憶回路によれば、上記実施の形態２と同様の効果を得ることができる。
【００５４】
実施の形態８．
図９は、本発明の実施の形態８に係る記憶回路を示す回路図である。本実施の形態８に係る記憶回路は、図５に示したトランジスタＴｒ２，Ｔｒ３の接続順序、及びトランジスタＴｒ５，Ｔｒ６の接続順序をそれぞれ逆にしたものであり、その他の構成は図５と同様である。トランジスタＴｒ３のドレイン電極はトランジスタＴｒ１のソース電極に接続されている。トランジスタＴｒ２のドレイン電極はトランジスタＴｒ３のソース電極に接続されており、ソース電極は接地電位に接続されている。トランジスタＴｒ６のドレイン電極はトランジスタＴｒ４のソース電極に接続されている。トランジスタＴｒ５のドレイン電極はトランジスタＴｒ６のソース電極に接続されており、ソース電極は接地電位に接続されている。回路の動作は上記実施の形態４と同様であるため、説明は省略する。
【００５５】
本実施の形態８に係る記憶回路によれば、上記実施の形態４と同様の効果を得ることができる。
【００５６】
実施の形態９．
図１０は、シングルポート構成かつシングルエンド構成のＳＲＡＭ型メモリセルを有する、本発明の実施の形態９に係る記憶回路を示す回路図である。図１０に示すように、本実施の形態９に係る記憶回路は、ビットラインＢＬと、ワードラインＷＬと、ラッチ回路１と、トランジスタＴｒ１，Ｔｒ１１と、アンド回路ＡＮＤ１とを備えている。
【００５７】
トランジスタＴｒ１１のドレイン電極はトランジスタＴｒ１のソース電極に接続されており、ソース電極は接地電位に接続されており、ゲート電極はアンド回路ＡＮＤ１の出力端子に接続されている。アンド回路ＡＮＤ１の一方の入力端子は、第２の記憶ノードＮＤ２に接続されている。アンド回路ＡＮＤ１の他方の入力端子には、所定の書き込み信号ＷＲが反転された書き込み信号／ＷＲが入力される。
【００５８】
以下、図１０に示した記憶回路の動作について説明する。
【００５９】
まず、データの書き込み動作について説明する。この場合、Lowの書き込み信号／ＷＲがアンド回路ＡＮＤ１の他方の入力端子に入力される。その結果、アンド回路ＡＮＤ１からはLowが出力され、トランジスタＴｒ１１はオフ状態となる。その後、ワードラインＷＬにHighの電圧を印加することにより、トランジスタＴｒ１がオン状態となる。この状態で、メモリセルに書き込むべきHigh又はLowのデータをビットラインＢＬに印加することにより、そのデータがトランジスタＴｒ１を介して第１の記憶ノードＮＤ１に書き込まれる。上記の通り書き込み状態ではトランジスタＴｒ１１がオフ状態となっているため、トランジスタＴｒ１からトランジスタＴｒ１１を介して接地電位に至る経路に貫通電流が流れることはなく、高速な書き込み動作が実現されている。
【００６０】
次に、データの読み出し動作について説明する。この場合、Highの書き込み信号／ＷＲがアンド回路ＡＮＤ１の他方の入力端子に入力される。また、プリチャージによって、ビットラインＢＬの電位をHighに設定する。その後、ワードラインＷＬにHighの電圧を印加することによってトランジスタＴｒ１をオン状態とし、ビットラインＢＬと第１の記憶ノードＮＤ１との間を導通させる。
【００６１】
第１の記憶ノードＮＤ１にHighのデータが記憶されている場合は、第２の記憶ノードＮＤ２の電位はLowであり、この電位がアンド回路ＡＮＤ１の一方の入力端子に入力されるため、アンド回路ＡＮＤ１からはLowが出力される。その結果、トランジスタＴｒ１１はオフ状態となる。従って、ビットラインＢＬからの電荷の引き抜きは起こらず、所定時間経過後のビットラインＢＬの電位がHighであることを検出することによって、メモリセルからHighのデータを読み出す。
【００６２】
一方、第１の記憶ノードＮＤ１にLowのデータが記憶されている場合は、第２の記憶ノードＮＤ２の電位はHighであるため、アンド回路ＡＮＤ１からはHighが出力されてトランジスタＴｒ１１はオン状態となる。従って、トランジスタＴｒ１のソース電極とトランジスタＴｒ１１のソース電極（接地電位）との間が導通し、ビットラインＢＬからトランジスタＴｒ１，Ｔｒ１１をこの順に介して（第１の経路）、接地電位に電荷が引き抜かれる。また、図２を参照して、ビットラインＢＬからトランジスタＴｒ１、第１の記憶ノードＮＤ１、及びトランジスタＱ４をこの順に介して（第２の経路）、接地電位に電荷が引き抜かれる。従って、所定時間経過後のビットラインＢＬの電位がLowであることを検出することによって、メモリセルからLowのデータを読み出す。
【００６３】
このように本実施の形態９に係る記憶回路によれば、図１０に示したように、ビットラインＢＬには、各メモリセルごとに１個のトランジスタＴｒ１のみしか接続されていない。従って、図１６，１７に示した従来の記憶回路と比較すると、ビットラインＢＬの負荷容量を低減でき、アクセス時間の短縮化及び消費電力の低減を図ることができる。
【００６４】
また、選択手段としてのトランジスタＴｒ１１及びアンド回路ＡＮＤ１の動作により、第１の記憶ノードＮＤ１からLowのデータを読み出す際には、上記第２の経路のみならず上記第１の経路によっても、ビットラインＢＬから電荷が引き抜かれる。従って、ビットラインＢＬからの電荷の引き抜き効率が高く、読み出し動作の所要時間の短縮化を図ることができるため、全体として高速動作の実現が可能となる。
【００６５】
実施の形態１０．
図１１は、本発明の実施の形態１０に係る記憶回路を示す回路図である。本実施の形態１０に係る記憶回路は、図１０に示したシングルポート構成の記憶回路をデュアルポート構成に発展させたものであり、図１１に示すように、ビットラインＢＬ１，ＢＬ２と、ワードラインＷＬ１，ＷＬ２と、ラッチ回路１と、トランジスタＴｒ１，Ｔｒ４，Ｔｒ１１，Ｔｒ１２と、アンド回路ＡＮＤ１，ＡＮＤ２とを備えている。
【００６６】
トランジスタＴｒ１２のドレイン電極はトランジスタＴｒ４のソース電極に接続されており、ソース電極は接地電位に接続されており、ゲート電極はアンド回路ＡＮＤ２の出力端子に接続されている。アンド回路ＡＮＤ２の一方の入力端子は、第１の記憶ノードＮＤ１に接続されている。アンド回路ＡＮＤ２の他方の入力端子には、所定の書き込み信号ＷＲ２が反転された書き込み信号／ＷＲ２が入力される。また、アンド回路ＡＮＤ１の他方の入力端子には、所定の書き込み信号ＷＲ１が反転された書き込み信号／ＷＲ１が入力される。
【００６７】
以下、図１１に示した記憶回路の動作について説明する。
【００６８】
まず、データの書き込み動作について説明する。ビットラインＢＬ１からアクセスする場合は、Lowの書き込み信号／ＷＲ１の印加によってトランジスタＴｒ１１をオフ状態とした後、ワードラインＷＬ１にHighの電圧を印加することによってトランジスタＴｒ１をオン状態とし、この状態でビットラインＢＬ１からメモリセルに所望のデータを書き込む。トランジスタＴｒ１１をオフ状態とすることにより、トランジスタＴｒ１からトランジスタＴｒ１１を介して接地電位に至る経路に貫通電流が流れることが防止される。同様に、ビットラインＢＬ２からアクセスする場合は、Lowの書き込み信号／ＷＲ２の印加によってトランジスタＴｒ１２をオフ状態にした後、ワードラインＷＬ２にHighの電圧を印加することによってトランジスタＴｒ４をオン状態とし、この状態でビットラインＢＬ２からメモリセルに所望のデータを書き込む。トランジスタＴｒ１２をオフ状態とすることにより、トランジスタＴｒ４からトランジスタＴｒ１２を介して接地電位に至る経路に貫通電流が流れることが防止される。
【００６９】
但し、ビットラインＢＬ１，ＢＬ２のいずれからのアクセスであるかに拘わらず、書き込み状態ではトランジスタＴｒ１１，Ｔｒ１２をともにオフ状態としてもよい。これにより、トランジスタＴｒ１１を介して接地電位に至る経路、及びトランジスタＴｒ１２を介して接地電位に至る経路に貫通電流が流れることはなく、より高速な書き込み動作が実現される。
【００７０】
次に、データの読み出し動作について説明する。この場合、アンド回路ＡＮＤ１，ＡＮＤ２の各他方の入力端子には、Highの書き込み信号／ＷＲ１，／ＷＲ２がそれぞれ入力される。
【００７１】
ビットラインＢＬ１からアクセスする場合は、プリチャージによってビットラインＢＬ１の電位をHighに設定した後、ワードラインＷＬ１にHighの電圧を印加することによってトランジスタＴｒ１をオン状態とする。第１の記憶ノードＮＤ１にHighのデータが記憶されている場合は、ビットラインＢＬ１からの電荷の引き抜きは起こらない。従って、所定時間経過後のビットラインＢＬ１の電位がHighであることを検出することによって、第１の記憶ノードＮＤ１からHighのデータを読み出す。一方、第１の記憶ノードＮＤ１にLowのデータが記憶されている場合は、ビットラインＢＬ１からトランジスタＴｒ１，Ｔｒ１１をこの順に介して接地電位に電荷が引き抜かれるとともに、ビットラインＢＬ１からトランジスタＴｒ１、第１の記憶ノードＮＤ１、及びトランジスタＱ４をこの順に介して接地電位に電荷が引き抜かれる。従って、所定時間経過後のビットラインＢＬ１の電位がLowであることを検出することによって、第１の記憶ノードＮＤ１からLowのデータを読み出す。
【００７２】
ビットラインＢＬ２からアクセスする場合は、プリチャージによってビットラインＢＬ２の電位をHighに設定した後、ワードラインＷＬ２にHighの電圧を印加することによってトランジスタＴｒ４をオン状態とする。第２の記憶ノードＮＤ２にHighのデータが記憶されている場合は、ビットラインＢＬ２からの電荷の引き抜きは起こらない。従って、所定時間経過後のビットラインＢＬ２の電位がHighであることを検出することによって、第２の記憶ノードＮＤ２からHighのデータを読み出す。一方、第２の記憶ノードＮＤ２にLowのデータが記憶されている場合は、ビットラインＢＬ２からトランジスタＴｒ４，Ｔｒ１２をこの順に介して接地電位に電荷が引き抜かれるとともに、ビットラインＢＬ２からトランジスタＴｒ４、第２の記憶ノードＮＤ２、及びトランジスタＱ２をこの順に介して接地電位に電荷が引き抜かれる。従って、所定時間経過後のビットラインＢＬ２の電位がLowであることを検出することによって、第２の記憶ノードＮＤ２からLowのデータを読み出す。
【００７３】
このように本実施の形態１０に係る記憶回路によれば、図１１に示したように、ビットラインＢＬ１，ＢＬ２には、各メモリセルごとにそれぞれ１個のトランジスタＴｒ１，Ｔｒ４のみしか接続されていない。従って、ビットラインＢＬ１，ＢＬ２の負荷容量をそれぞれ低減でき、アクセス時間の短縮化及び消費電力の低減を図ることができる。
【００７４】
また、選択手段としてのトランジスタＴｒ１１，Ｔｒ１２及びアンド回路ＡＮＤ１，ＡＮＤ２の動作により、第１の記憶ノードＮＤ１からLowのデータを読み出す際、及び第２の記憶ノードＮＤ２からLowのデータを読み出す際には、それぞれ２本の経路によってビットラインＢＬ１，ＢＬ２から電荷が引き抜かれる。従って、ビットラインＢＬ１，ＢＬ２からの電荷の引き抜き効率が高く、読み出し動作の所要時間の短縮化を図ることができるため、全体として高速動作の実現が可能となる。
【００７５】
なお、以上の説明ではデュアルポート構成の記憶回路について述べたが、３ポート構成以上の記憶回路であっても構わない。
【００７６】
実施の形態１１．
図１２は、本発明の実施の形態１１に係る記憶回路を示す回路図である。本実施の形態１１に係る記憶回路は、図１０に示したシングルエンド構成の記憶回路をデュアルエンド構成に発展させたものであり、図１２に示すように、ビットラインＢＬ，／ＢＬと、ワードラインＷＬと、ラッチ回路１と、トランジスタＴｒ１，Ｔｒ４，Ｔｒ１１，Ｔｒ１２と、アンド回路ＡＮＤ１，ＡＮＤ２とを備えている。
【００７７】
トランジスタＴｒ４のドレイン電極はビットライン／ＢＬに接続されている。トランジスタＴｒ１２のドレイン電極はトランジスタＴｒ４のソース電極に接続されており、ソース電極は接地電位に接続されており、ゲート電極はアンド回路ＡＮＤ２の出力端子に接続されている。アンド回路ＡＮＤ２の一方の入力端子は、第１の記憶ノードＮＤ１に接続されている。アンド回路ＡＮＤ２の他方の入力端子には、所定の書き込み信号ＷＲが反転された書き込み信号／ＷＲが入力される。その他の構成は図１０と同様である。
【００７８】
以下、図１２に示した記憶回路の動作について説明する。
【００７９】
まず、データの書き込み動作について説明する。この場合は、Lowの書き込み信号／ＷＲの印加によってトランジスタＴｒ１１，Ｔｒ１２をオフ状態とした後、ワードラインＷＬにHighの電圧を印加することによってトランジスタＴｒ１，Ｔｒ４をオン状態とする。そして、この状態でビットラインＢＬから第１の記憶ノードＮＤ１に所望のデータ（例えばHigh）を書き込むとともに、ビットライン／ＢＬから第２の記憶ノードＮＤ２に逆極性のデータ（例えばLow）を書き込む。書き込み状態ではトランジスタＴｒ１１，Ｔｒ１２がともにオフ状態となるため、トランジスタＴｒ１１を介して接地電位に至る経路、及びトランジスタＴｒ１２を介して接地電位に至る経路に貫通電流が流れることはなく、高速な書き込み動作が実現される。
【００８０】
次に、データの読み出し動作について説明する。この場合、アンド回路ＡＮＤ１，ＡＮＤ２の各他方の入力端子には、Highの書き込み信号／ＷＲがそれぞれ入力される。
【００８１】
第１の記憶ノードＮＤ１にHighのデータが記憶され、第２の記憶ノードＮＤ２にLowのデータが記憶されている場合は、ビットラインＢＬからの電荷の引き抜きは起こらない。従って、所定時間経過後のビットラインＢＬの電位がHighであることを検出することによって、第１の記憶ノードＮＤ１からHighのデータを読み出す。また、この場合は、ビットライン／ＢＬからトランジスタＴｒ４，Ｔｒ１２をこの順に介して接地電位に電荷が引き抜かれるとともに、ビットライン／ＢＬからトランジスタＴｒ４、第２の記憶ノードＮＤ２、及びトランジスタＱ２をこの順に介して接地電位に電荷が引き抜かれる。従って、所定時間経過後のビットライン／ＢＬの電位がLowであることを検出することによって、第２の記憶ノードＮＤ２からLowのデータを読み出す。
【００８２】
一方、第１の記憶ノードＮＤ１にLowのデータが記憶され、第２の記憶ノードＮＤ２にHighのデータが記憶されている場合は、ビットライン／ＢＬからの電荷の引き抜きは起こらない。従って、所定時間経過後のビットライン／ＢＬの電位がHighであることを検出することによって、第２の記憶ノードＮＤ２からHighのデータを読み出す。また、この場合は、ビットラインＢＬからトランジスタＴｒ１，Ｔｒ１１をこの順に介して接地電位に電荷が引き抜かれるとともに、ビットラインＢＬからトランジスタＴｒ１、第１の記憶ノードＮＤ１、及びトランジスタＱ４をこの順に介して接地電位に電荷が引き抜かれる。従って、所定時間経過後のビットラインＢＬの電位がLowであることを検出することによって、第１の記憶ノードＮＤ１からLowのデータを読み出す。
【００８３】
このように本実施の形態１１に係る記憶回路によれば、図１２に示したように、ビットラインＢＬ，／ＢＬには、各メモリセルごとにそれぞれ１個のトランジスタＴｒ１，Ｔｒ４のみしか接続されていない。従って、ビットラインＢＬ，／ＢＬの負荷容量をそれぞれ低減でき、アクセス時間の短縮化及び消費電力の低減を図ることができる。
【００８４】
また、選択手段としてのトランジスタＴｒ１１，Ｔｒ１２及びアンド回路ＡＮＤ１，ＡＮＤ２の動作により、第１の記憶ノードＮＤ１からLowのデータを読み出す際、及び第２の記憶ノードＮＤ２からLowのデータを読み出す際には、それぞれ２本の経路によってビットラインＢＬ１，ＢＬ２から電荷が引き抜かれる。従って、ビットラインＢＬ１，ＢＬ２からの電荷の引き抜き効率が高く、読み出し動作の所要時間の短縮化を図ることができるため、全体として高速動作の実現が可能となる。
【００８５】
実施の形態１２．
図１３は、シングルポート構成かつシングルエンド構成のＳＲＡＭ型メモリセルを有する、本発明の実施の形態１２に係る記憶回路を示す回路図である。図１３に示すように、本実施の形態１２に係る記憶回路は、ビットラインＢＬと、ワードラインＷＬと、ラッチ回路１と、トランジスタＴｒ１，Ｔｒ２１と、ノア回路ＮＯＲ１とを備えている。
【００８６】
トランジスタＴｒ２１のドレイン電極はトランジスタＴｒ１のソース電極に接続されており、ソース電極は接地電位に接続されており、ゲート電極はノア回路ＮＯＲ１の出力端子に接続されている。ノア回路ＮＯＲ１の一方の入力端子は、第１の記憶ノードＮＤ１に接続されている。ノア回路ＮＯＲ１の他方の入力端子には、所定の書き込み信号ＷＲが入力される。
【００８７】
以下、図１３に示した記憶回路の動作について説明する。
【００８８】
まず、データの書き込み動作について説明する。この場合、Highの書き込み信号ＷＲがノア回路ＮＯＲ１の他方の入力端子に入力される。その結果、ノア回路ＮＯＲ１からはLowが出力され、トランジスタＴｒ２１はオフ状態となる。その後、ワードラインＷＬにHighの電圧を印加することにより、トランジスタＴｒ１がオン状態となる。この状態で、メモリセルに書き込むべきHigh又はLowのデータをビットラインＢＬに印加することにより、そのデータがトランジスタＴｒ１を介して第１の記憶ノードＮＤ１に書き込まれる。上記の通り書き込み状態ではトランジスタＴｒ２１がオフ状態となっているため、トランジスタＴｒ１からトランジスタＴｒ２１を介して接地電位に至る経路に貫通電流が流れることはなく、高速な書き込み動作が実現されている。
【００８９】
次に、データの読み出し動作について説明する。この場合、Lowの書き込み信号ＷＲがノア回路ＮＯＲ１の他方の入力端子に入力される。また、プリチャージによって、ビットラインＢＬの電位をHighに設定する。その後、ワードラインＷＬにHighの電圧を印加することによってトランジスタＴｒ１をオン状態とし、ビットラインＢＬと第１の記憶ノードＮＤ１との間を導通させる。
【００９０】
第１の記憶ノードＮＤ１にHighのデータが記憶されている場合は、このHighがノア回路ＮＯＲ１の一方の入力端子に入力されるため、ノア回路ＮＯＲ１からはLowが出力される。その結果、トランジスタＴｒ２１はオフ状態となる。従って、ビットラインＢＬからの電荷の引き抜きは起こらず、所定時間経過後のビットラインＢＬの電位がHighであることを検出することによって、メモリセルからHighのデータを読み出す。
【００９１】
一方、第１の記憶ノードＮＤ１にLowのデータが記憶されている場合は、ノア回路ＮＯＲ１からはHighが出力されてトランジスタＴｒ２１はオン状態となる。従って、トランジスタＴｒ１のソース電極とトランジスタＴｒ２１のソース電極（接地電位）との間が導通し、ビットラインＢＬからトランジスタＴｒ２１を介して（第１の経路）、接地電位に電荷が引き抜かれる。また、図２を参照して、ビットラインＢＬからトランジスタＴｒ１、第１の記憶ノードＮＤ１、及びトランジスタＱ４をこの順に介して（第２の経路）、接地電位に電荷が引き抜かれる。従って、所定時間経過後のビットラインＢＬの電位がLowであることを検出することによって、メモリセルからLowのデータを読み出す。
【００９２】
このように本実施の形態１２に係る記憶回路によれば、図１３に示したように、ビットラインＢＬには、各メモリセルごとに１個のトランジスタＴｒ１のみしか接続されていない。従って、図１６，１７に示した従来の記憶回路と比較すると、ビットラインＢＬの負荷容量を低減でき、アクセス時間の短縮化及び消費電力の低減を図ることができる。
【００９３】
また、選択手段としてのトランジスタＴｒ２１及びノア回路ＮＯＲ１の動作により、第１の記憶ノードＮＤ１からLowのデータを読み出す際には、上記第２の経路のみならず上記第１の経路によっても、ビットラインＢＬから電荷が引き抜かれる。従って、ビットラインＢＬからの電荷の引き抜き効率が高く、読み出し動作の所要時間の短縮化を図ることができるため、全体として高速動作の実現が可能となる。
【００９４】
実施の形態１３．
図１４は、本発明の実施の形態１３に係る記憶回路を示す回路図である。本実施の形態１４に係る記憶回路は、図１３に示したシングルポート構成の記憶回路をデュアルポート構成に発展させたものであり、図１４に示すように、ビットラインＢＬ１，ＢＬ２と、ワードラインＷＬ１，ＷＬ２と、ラッチ回路１と、トランジスタＴｒ１，Ｔｒ４，Ｔｒ２１，Ｔｒ２２と、ノア回路ＮＯＲ１，ＮＯＲ２とを備えている。
【００９５】
トランジスタＴｒ２２のドレイン電極はトランジスタＴｒ４のソース電極に接続されており、ソース電極は接地電位に接続されており、ゲート電極はノア回路ＮＯＲ２の出力端子に接続されている。ノア回路ＮＯＲ２の一方の入力端子は、第２の記憶ノードＮＤ２に接続されている。ノア回路ＮＯＲ２の他方の入力端子には、所定の書き込み信号ＷＲ２が入力される。また、ノア回路ＮＯＲ１の他方の入力端子には、所定の書き込み信号ＷＲ１が入力される。
【００９６】
以下、図１４に示した記憶回路の動作について説明する。
【００９７】
まず、データの書き込み動作について説明する。ビットラインＢＬ１からアクセスする場合は、Highの書き込み信号ＷＲ１の印加によってトランジスタＴｒ２１をオフ状態とした後、ワードラインＷＬ１にHighの電圧を印加することによってトランジスタＴｒ１をオン状態とし、この状態でビットラインＢＬ１からメモリセルに所望のデータを書き込む。トランジスタＴｒ２１をオフ状態とすることにより、トランジスタＴｒ１からトランジスタＴｒ２１を介して接地電位に至る経路に貫通電流が流れることが防止される。同様に、ビットラインＢＬ２からアクセスする場合は、Highの書き込み信号ＷＲ２の印加によってトランジスタＴｒ２２をオフ状態にした後、ワードラインＷＬ２にHighの電圧を印加することによってトランジスタＴｒ４をオン状態とし、この状態でビットラインＢＬ２からメモリセルに所望のデータを書き込む。トランジスタＴｒ２２をオフ状態とすることにより、トランジスタＴｒ４からトランジスタＴｒ２２を介して接地電位に至る経路に貫通電流が流れることが防止される。
【００９８】
但し、ビットラインＢＬ１，ＢＬ２のいずれからのアクセスであるかに拘わらず、書き込み状態ではトランジスタＴｒ２１，Ｔｒ２２をともにオフ状態としてもよい。これにより、トランジスタＴｒ２１を介して接地電位に至る経路、及びトランジスタＴｒ２２を介して接地電位に至る経路に貫通電流が流れることはなく、より高速な書き込み動作が実現される。
【００９９】
次に、データの読み出し動作について説明する。この場合、ノア回路ＮＯＲ１，ＮＯＲ２の各他方の入力端子には、Lowの書き込み信号ＷＲ１，ＷＲ２がそれぞれ入力される。
【０１００】
ビットラインＢＬ１からアクセスする場合は、プリチャージによってビットラインＢＬ１の電位をHighに設定した後、ワードラインＷＬ１にHighの電圧を印加することによってトランジスタＴｒ１をオン状態とする。第１の記憶ノードＮＤ１にHighのデータが記憶されている場合は、ビットラインＢＬ１からの電荷の引き抜きは起こらない。従って、所定時間経過後のビットラインＢＬ１の電位がHighであることを検出することによって、第１の記憶ノードＮＤ１からHighのデータを読み出す。一方、第１の記憶ノードＮＤ１にLowのデータが記憶されている場合は、ビットラインＢＬ１からトランジスタＴｒ１，Ｔｒ２１をこの順に介して接地電位に電荷が引き抜かれるとともに、ビットラインＢＬ１からトランジスタＴｒ１、第１の記憶ノードＮＤ１、及びトランジスタＱ４をこの順に介して接地電位に電荷が引き抜かれる。従って、所定時間経過後のビットラインＢＬ１の電位がLowであることを検出することによって、第１の記憶ノードＮＤ１からLowのデータを読み出す。
【０１０１】
ビットラインＢＬ２からアクセスする場合は、プリチャージによってビットラインＢＬ２の電位をHighに設定した後、ワードラインＷＬ２にHighの電圧を印加することによってトランジスタＴｒ４をオン状態とする。第２の記憶ノードＮＤ２にHighのデータが記憶されている場合は、ビットラインＢＬ２からの電荷の引き抜きは起こらない。従って、所定時間経過後のビットラインＢＬ２の電位がHighであることを検出することによって、第２の記憶ノードＮＤ２からHighのデータを読み出す。一方、第２の記憶ノードＮＤ２にLowのデータが記憶されている場合は、ビットラインＢＬ２からトランジスタＴｒ４，Ｔｒ２２をこの順に介して接地電位に電荷が引き抜かれるとともに、ビットラインＢＬ２からトランジスタＴｒ４、第２の記憶ノードＮＤ２、及びトランジスタＱ２をこの順に介して接地電位に電荷が引き抜かれる。従って、所定時間経過後のビットラインＢＬ２の電位がLowであることを検出することによって、第２の記憶ノードＮＤ２からLowのデータを読み出す。
【０１０２】
このように本実施の形態１３に係る記憶回路によれば、図１４に示したように、ビットラインＢＬ１，ＢＬ２には、各メモリセルごとにそれぞれ１個のトランジスタＴｒ１，Ｔｒ４のみしか接続されていない。従って、ビットラインＢＬ１，ＢＬ２の負荷容量をそれぞれ低減でき、アクセス時間の短縮化及び消費電力の低減を図ることができる。
【０１０３】
また、選択手段としてのトランジスタＴｒ２１，Ｔｒ２２及びノア回路ＮＯＲ１，ＮＯＲ２の動作により、第１の記憶ノードＮＤ１からLowのデータを読み出す際、及び第２の記憶ノードＮＤ２からLowのデータを読み出す際には、それぞれ２本の経路によってビットラインＢＬ１，ＢＬ２から電荷が引き抜かれる。従って、ビットラインＢＬ１，ＢＬ２からの電荷の引き抜き効率が高く、読み出し動作の所要時間の短縮化を図ることができるため、全体として高速動作の実現が可能となる。
【０１０４】
なお、以上の説明ではデュアルポート構成の記憶回路について述べたが、３ポート構成以上の記憶回路であっても構わない。
【０１０５】
実施の形態１４．
図１５は、本発明の実施の形態１４に係る記憶回路を示す回路図である。本実施の形態１４に係る記憶回路は、図１３に示したシングルエンド構成の記憶回路をデュアルエンド構成に発展させたものであり、図１５に示すように、ビットラインＢＬ，／ＢＬと、ワードラインＷＬと、ラッチ回路１と、トランジスタＴｒ１，Ｔｒ４，Ｔｒ２１，Ｔｒ２２と、ノア回路ＮＯＲ１，ＮＯＲ２とを備えている。
【０１０６】
トランジスタＴｒ４のドレイン電極はビットライン／ＢＬに接続されている。トランジスタＴｒ２２のドレイン電極はトランジスタＴｒ４のソース電極に接続されており、ソース電極は接地電位に接続されており、ゲート電極はノア回路ＮＯＲ２の出力端子に接続されている。ノア回路ＮＯＲ２の一方の入力端子は、第２の記憶ノードＮＤ２に接続されている。ノア回路ＮＯＲ２の他方の入力端子には、所定の書き込み信号ＷＲが入力される。その他の構成は図１３と同様である。
【０１０７】
以下、図１５に示した記憶回路の動作について説明する。
【０１０８】
まず、データの書き込み動作について説明する。この場合は、Highの書き込み信号ＷＲの印加によってトランジスタＴｒ２１，Ｔｒ２２をオフ状態とした後、ワードラインＷＬにHighの電圧を印加することによってトランジスタＴｒ１，Ｔｒ４をオン状態とする。そして、この状態でビットラインＢＬから第１の記憶ノードＮＤ１に所望のデータ（例えばHigh）を書き込むとともに、ビットライン／ＢＬから第２の記憶ノードＮＤ２に逆極性のデータ（例えばLow）を書き込む。書き込み状態ではトランジスタＴｒ２１，Ｔｒ２２がともにオフ状態となるため、トランジスタＴｒ２１を介して接地電位に至る経路、及びトランジスタＴｒ２２を介して接地電位に至る経路に貫通電流が流れることはなく、高速な書き込み動作が実現される。
【０１０９】
次に、データの読み出し動作について説明する。この場合、ノア回路ＮＯＲ１，ＮＯＲ２の各他方の入力端子には、Lowの書き込み信号ＷＲがそれぞれ入力される。
【０１１０】
第１の記憶ノードＮＤ１にHighのデータが記憶され、第２の記憶ノードＮＤ２にLowのデータが記憶されている場合は、ビットラインＢＬからの電荷の引き抜きは起こらない。従って、所定時間経過後のビットラインＢＬの電位がHighであることを検出することによって、第１の記憶ノードＮＤ１からHighのデータを読み出す。また、この場合は、ビットライン／ＢＬからトランジスタＴｒ４，Ｔｒ２２をこの順に介して接地電位に電荷が引き抜かれるとともに、ビットライン／ＢＬからトランジスタＴｒ４、第２の記憶ノードＮＤ２、及びトランジスタＱ２をこの順に介して接地電位に電荷が引き抜かれる。従って、所定時間経過後のビットライン／ＢＬの電位がLowであることを検出することによって、第２の記憶ノードＮＤ２からLowのデータを読み出す。
【０１１１】
一方、第１の記憶ノードＮＤ１にLowのデータが記憶され、第２の記憶ノードＮＤ２にHighのデータが記憶されている場合は、ビットライン／ＢＬからの電荷の引き抜きは起こらない。従って、所定時間経過後のビットライン／ＢＬの電位がHighであることを検出することによって、第２の記憶ノードＮＤ２からHighのデータを読み出す。また、この場合は、ビットラインＢＬからトランジスタＴｒ１，Ｔｒ２１をこの順に介して接地電位に電荷が引き抜かれるとともに、ビットラインＢＬからトランジスタＴｒ１、第１の記憶ノードＮＤ１、及びトランジスタＱ４をこの順に介して接地電位に電荷が引き抜かれる。従って、所定時間経過後のビットラインＢＬの電位がLowであることを検出することによって、第１の記憶ノードＮＤ１からLowのデータを読み出す。
【０１１２】
このように本実施の形態１４に係る記憶回路によれば、図１５に示したように、ビットラインＢＬ，／ＢＬには、各メモリセルごとにそれぞれ１個のトランジスタＴｒ１，Ｔｒ４のみしか接続されていない。従って、ビットラインＢＬ，／ＢＬの負荷容量をそれぞれ低減でき、アクセス時間の短縮化及び消費電力の低減を図ることができる。
【０１１３】
また、選択手段としてのトランジスタＴｒ２１，Ｔｒ２２及びノア回路ＮＯＲ１，ＮＯＲ２の動作により、第１の記憶ノードＮＤ１からLowのデータを読み出す際、及び第２の記憶ノードＮＤ２からLowのデータを読み出す際には、それぞれ２本の経路によってビットラインＢＬ１，ＢＬ２から電荷が引き抜かれる。従って、ビットラインＢＬ１，ＢＬ２からの電荷の引き抜き効率が高く、読み出し動作の所要時間の短縮化を図ることができるため、全体として高速動作の実現が可能となる。
【０１１４】
【発明の効果】
この発明のうち請求項１に係るものによれば、第１の記憶ノードからＬｏｗのデータを読み出す際には、第１のＮチャネルトランジスタの他方電極と第１の電位との間が導通し、この経路を介してビットラインから電荷が引き抜かれる。従って、ビットラインからの電荷の引き抜き効率が高まるため、読み出し動作の所要時間の短縮化を図ることができる。またビットラインの負荷容量を低減でき、アクセス時間の短縮化及び消費電力の低減を図ることができる。
【０１１５】
また、この発明のうち請求項２に係るものによれば、第１の記憶ノードからＬｏｗのデータを読み出す際には、第１のＮチャネルトランジスタの他方電極と第１の電位との間が導通し、この経路を介してビットラインから電荷が引き抜かれる。従って、ビットラインからの電荷の引き抜き効率が高く、読み出し動作の所要時間の短縮化を図ることができるため、全体として高速動作の実現が可能となる。またビットラインの負荷容量を低減でき、アクセス時間の短縮化及び消費電力の低減を図ることができる。
【０１１６】
また、この発明のうち請求項３に係るものによれば、第１の記憶ノードからＬｏｗのデータを読み出す際には、第１のＮチャネルトランジスタの他方電極と第１の電位との間が導通し、この経路を介してビットラインから電荷が引き抜かれる。従って、ビットラインからの電荷の引き抜き効率が高く、読み出し動作の所要時間の短縮化を図ることができるため、全体として高速動作の実現が可能となる。またビットラインの負荷容量を低減でき、アクセス時間の短縮化及び消費電力の低減を図ることができる。
【０１１７】
また、この発明のうち請求項４に係るものによれば、第１の記憶ノードに接続された制御電極と、第２の記憶ノードに接続された一方電極と、第２のＮチャネルトランジスタと第３のＮチャネルトランジスタとの間に接続された他方電極とを有する第４のＮチャネルトランジスタをさらに有する。
【０１１８】
また、この発明のうち請求項５に係るものによれば、第１の記憶ノードからＬｏｗのデータを読み出す際、及び第２の記憶ノードからデータを読み出す際には、それぞれ２本の経路によって第１および第２のビットラインから電荷が引き抜かれる。従って、第１および第２のビットラインからの電荷の引き抜き効率が高く、読み出し動作の所要時間の短縮化を図ることができるため、全体として高速動作の実現が可能となる。また第１および第２のビットラインの負荷容量をそれぞれ低減でき、アクセス時間の短縮化及び消費電力の低減を図ることができる。
【０１１９】
また、この発明のうち請求項６に係るものによれば、ラッチ回路は、第１のＰチャネルトランジスタと第１の他のＮチャネルトランジスタとを有する第１のインバータと、第２のＰチャネルトランジスタと第２の他のＮチャネルトランジスタとを有する第２のインバータとで構成され、第１のインバータの入力端子と第２のインバータの出力端子とが第１の記憶ノードに接続され、第１のインバータの出力端子と第２のインバータの入力端子とが第２の記憶ノードに接続される。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に係る記憶回路の構成を示す回路図である。
【図２】  ラッチ回路の具体的な構成を示す回路図である。
【図３】  本発明の実施の形態２に係る記憶回路の構成を示す回路図である。
【図４】  本発明の実施の形態３に係る記憶回路の構成を示す回路図である。
【図５】  本発明の実施の形態４に係る記憶回路の構成を示す回路図である。
【図６】  本発明の実施の形態５に係る記憶回路の構成を示す回路図である。
【図７】  本発明の実施の形態６に係る記憶回路の構成を示す回路図である。
【図８】  本発明の実施の形態７に係る記憶回路の構成を示す回路図である。
【図９】  本発明の実施の形態８に係る記憶回路の構成を示す回路図である。
【図１０】  本発明の実施の形態９に係る記憶回路の構成を示す回路図である。
【図１１】  本発明の実施の形態１０に係る記憶回路の構成を示す回路図である。
【図１２】  本発明の実施の形態１１に係る記憶回路の構成を示す回路図である。
【図１３】  本発明の実施の形態１２に係る記憶回路の構成を示す回路図である。
【図１４】  本発明の実施の形態１３に係る記憶回路の構成を示す回路図である。
【図１５】  本発明の実施の形態１４に係る記憶回路の構成を示す回路図である。
【図１６】  従来の記憶回路の構成を示す回路図である。
【図１７】  従来の記憶回路の構成を示す回路図である。
【符号の説明】
１  ラッチ回路、ＮＤ１  第１の記憶ノード、ＮＤ２  第２の記憶ノード、ＢＬ  ビットライン、ＷＬ  ワードライン、Ｔｒ１〜Ｔｒ７，Ｔｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ２２  トランジスタ、ＡＮＤ１，ＡＮＤ２  アンド回路、ＮＯＲ１，ＮＯＲ２  ノア回路。
【図１】
0004454206.tif 000002
【図２】
0004454206.tif 000003
【図３】
0004454206.tif 000004
【図４】
0004454206.tif 000005
【図５】
0004454206.tif 000006
【図６】
0004454206.tif 000007
【図７】
0004454206.tif 000008
【図８】
0004454206.tif 000009
【図９】
0004454206.tif 000010
【図１０】
0004454206.tif 000011
【図１１】
0004454206.tif 000012
【図１２】
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【図１３】
0004454206.tif 000014
【図１４】
0004454206.tif 000015
【図１５】
0004454206.tif 000016
【図１６】
0004454206.tif 000017
【図１７】
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