(57)【特許請求の範囲】
【請求項１】
予め定められたパチンコ遊技機の制御手順を順次実行すると共に、前記制御を行うプログラムが適正か否かの判定を行うセキュリティチェックを電源投入から所定時間実行する制御手段と、
前記制御手段から出力される定期的な信号を監視し、この定期的な信号が途絶えた場合に、前記制御手段をリセットする監視手段と、
前記制御手段のセキュリティチェック期間中に、前記定期的な信号とは別の、前記定期的な信号を表す擬似信号を前記監視手段へ出力することにより、前記監視手段の監視を規制する監視規制手段と、
を備えることを特徴とするパチンコ遊技機の制御装置。
【請求項２】
前記監視規制手段は、所定のクロックを発生する前記制御手段のモード端子からの信号を前記擬似信号として前記監視手段へ出力することを特徴とする請求項１に記載のパチンコ遊技機の制御装置。
【請求項３】
前記監視規制手段は、所定のクロックを発生する前記制御手段のモード端子からの信号を分周して調整した信号を前記擬似信号として前記監視手段へ出力することを特徴とする請求項１に記載のパチンコ遊技機の制御装置。
【請求項４】
前記制御手段と前記監視手段を別の位置に設けることを特徴とする請求項１乃至請求項３の何れか１項に記載のパチンコ遊技機の制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パチンコ遊技機の制御装置にかかり、特に、パチンコ遊技機やスロットマシン等に代表される遊技機を制御すると共に、誤動作発生を正常動作に復帰させる機能を持ったパチンコ遊技機の制御装置に関する。
【０００２】
【従来の技術】
パチンコ遊技機は一般的に、パチンコ遊技機の遊技動作に対して入力される信号に応じて、パチンコ球を遊技者に払出すための賞球制御、所定の条件が成立すると遊技者にとって特別有利な状態に変換する遊技制御、及び球を払出しすると共に金銭に代えて球を貸与する球払出制御などの制御をＣＰＵによって制御する構成とされている。
【０００３】
このパチンコ遊技機を制御するＣＰＵはノイズ等によって正常に動作しなくなり暴走する可能性がある。そこで、ＣＰＵの暴走を阻止する方法として、特開平９−２５３３１２号公報にセキュリティチェック機能付きのＣＰＵにノイズや電源電圧の低下等の原因による誤動作（暴走）を検出して正常な状態に戻す機能を提供するウォッチドグ機能を内蔵したＣＰＵが提案されている。これは、ＣＰＵから監視手段（所謂ウォッチドグ回路）に定期的に予め定められた信号を出力しておき、プログラムが暴走して予め定められて信号が出力されなくなった時には、このウォッチドグ回路で判断するものである。ウォッチドグ回路で設定する監視時間の間にＣＰＵから信号が入力されなかった時、ＣＰＵの暴走と判断してウォッチドグ回路からＣＰＵを初期化するリセット信号を出力してプログラムの実行をプログラムの初期番地に戻して暴走を阻止する方法である。
【０００４】
また、特開平１０−１５２０１号公報では、遊技機においてＣＰＵの外部から定期的なパルス信号をＣＰＵのリセット端子に入力し、そのリセット毎にプログラムを最初の番地から実行するリセット方式が提案されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、特開平９−２５３３１２号公報に記載の技術では、ＣＰＵにウォッチドグ回路を内蔵しているため、ＣＰＵが暴走するような要因が発生した場合にはウォッチドグ回路も正常に動作しない可能性がある。
【０００６】
また、セキュリティチェック機能を有するＣＰＵでは、ＣＰＵが正常に動作している時は、ウォッチドグ回路に対して定期的に信号を出力するプログラムが実行される。ところが、このプログラムは、セキュリティチェック後プログラムが適正であると判断されるまでは実行されず、ウォッチドグ回路に信号を出力することができない。ウォッチドグ回路の監視時間がセキュリティチェック時間に比べて短ければ、セキュリティチェック終了前にウォッチドグ回路からリセットパルス信号がＣＰＵに入力されるので、再びセキュリティチェックをやり直すという循環になりユーザープログラムを実行するユーザーモードに移行することができない。逆にウォッチドグ回路の監視時間がセキュリティチェック時間に比べて長ければ、ユーザーモードに移行後、ＣＰＵが暴走した時ＣＰＵを速やかに復帰させられない、という問題がある。
【０００７】
また、特開平１０−１５２０１号公報に記載の技術では、プログラムの処理がハードウェアで生成されるパルス信号に同期して実行されるので、不正が行われやすいという欠点がある。また、プログラムの処理はこのリセット間隔内で全て終了しなければならないので、プログラムされる処理量に応じて、場合によってはハードウェアを変更しなければならない、という問題がある。
【０００８】
本発明は、上記問題を解決すべく成されたもので、監視手段の監視時間を最も効率的な時間に設定できると共に、制御手段が暴走するような要因が発生した場合でも監視手段を正常に動作させることのできるパチンコ遊技機の制御装置の提供を目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために請求項１に記載の発明は、予め定められたパチンコ遊技機の制御手順を順次実行すると共に、前記制御を行うプログラムが適正か否かの判定を行うセキュリティチェックを電源投入から所定時間実行する制御手段と、前記制御手段から出力される定期的な信号を監視し、この定期的な信号が途絶えた場合に、前記制御手段をリセットする監視手段と、前記制御手段のセキュリティチェック期間中に、前記定期的な信号とは別の、前記定期的な信号を表す擬似信号を前記監視手段へ出力することにより、前記監視手段の監視を規制する監視規制手段と、を備えることを特徴としている。
【００１０】
請求項１に記載の発明は、制御手段は、予め定められたパチンコ遊技機の制御手順を順次実行することによってパチンコ遊技機の各種制御を実行する。例えば、パチンコ遊技機の遊技動作に対して入力される信号に応じて、パチンコ球を遊技者に払出すための賞球制御、所定の条件が成立すると遊技者にとって特別有利な状態に変換する遊技制御、及び、パチンコ球を払出しすると共に金銭に代えてパチンコ球を貸与する玉払出制御などの各種の制御を行うための演算処理を行う。更に、制御手段は上述した各種の制御を行うためのプログラムが正常に行われるか否かの診断を行うセキュリティチェックを電源投入時から所定時間実行する。
【００１１】
監視手段は、制御手段より出力される定期的な信号（上述の制御を行う際に出力される信号や基本クロック信号など）を監視し、この定期的な信号が途絶えた場合に、制御手段が正常に作動してないとして制御手段のリセットを行う。従って、制御手段が暴走等によって正常に作動していない場合には、制御手段をリセットすることができる。
【００１２】
そして、監視規制手段は制御手段のセキュリティチェック期間中に、定期的な信号とは別の、定期的な信号を表す擬似信号を監視手段へ出力することにより、監視手段による制御手段の監視を規制することによって、監視手段による制御手段の監視をセキュリティチェック期間中のみ規制することができる。また、セキュリティチェックが終了した場合には、監視規制手段による監視手段の無効化が解除され、監視手段による制御手段の監視を行うことができる。
【００１３】
すなわち、セキュリティチェック期間だけ、監視手段による制御手段の監視が規制されるので、監視手段による制御手段の監視時間を最も効率的な時間に設定することができ、セキュリティチェック期間が終了してから、制御手段が暴走するような要因が発生した場合でも監視手段を正常に動作させることができる。
【００１４】
請求項２に記載の発明は、請求項１に記載の発明において、前記監視規制手段は、所定のクロックを発生する前記制御手段のモード端子からの信号を前記擬似信号として前記監視手段へ出力することを特徴としている。
【００１５】
請求項２に記載の発明によれば、請求項１に記載の発明において、監視規制手段が、所定のクロックを発生する制御手段のモード端子からの信号を擬似信号として監視手段へ出力することによって、監視手段の制御手段の監視をセキュリティチェック期間中のみ規制することができる。また、セキュリティチェックが終了した場合には、擬似信号出力手段から出力される擬似信号の代わりに制御手段より定期的な信号が出力されるので、監視手段による制御手段の監視を行うことができる。
【００１６】
すなわち、セキュリティチェック期間だけ、監視手段による制御手段の監視が規制されるので、監視手段による制御手段の監視時間を最も効率的な時間に設定することができ、セキュリティチェック期間が終了してから、制御手段が暴走するような要因が発生した場合でも監視手段を正常に動作させることができる。
【００１７】
請求項３に記載の発明は、請求項１に記載の発明において、前記監視規制手段は、所定のクロックを発生する前記制御手段のモード端子からの信号を分周して調整した信号を前記擬似信号として前記監視手段へ出力することを特徴としている。
【００１８】
請求項３に記載の発明によれば、請求項１に記載の発明において、所定のクロックを発生する制御モード端子からの信号を分周して調整した信号を監視手段へ出力することによって、監視手段のセキュリティチェック時の動作を規制することができる。また、セキュリティチェックが終了した場合には、監視手段の監視機能が実行されるので、監視手段による制御手段の監視を行うことができる。
【００１９】
すなわち、セキュリティチェック期間だけ、監視手段による制御手段の監視が規制されるので、監視手段による制御手段の監視時間を最も効率的な時間に設定することができ、セキュリティチェック期間が終了してから、制御手段が暴走するような要因が発生した場合でも監視手段を正常に動作させることができる。
【００２０】
請求項４に記載の発明は、請求項１乃至請求項３の何れか１項に記載の発明において、前記制御手段と前記監視手段を別の位置に設けることを特徴としている。
【００２１】
請求項４に記載の発明によれば、請求項１乃至請求項３の何れか１項に記載の発明において、制御手段と監視手段を別の位置に設けることによって、それぞれの手段が設けられた環境による差異を確保することができるので制御手段に不都合が生じるような要因が発生した場合でも監視手段を正常に動作させることができる。また、それぞれの環境に応じた効果的なノイズ対策回路等を設けることが可能であり、制御手段の信頼性を向上することが可能である。
【００２２】
従って、監視手段の監視時間を最も効率的な時間に設定できると共に、制御手段が暴走するような要因が発生した場合でも監視手段が正常に動作させることのできるパチンコ遊技機の制御装置を提供することができる。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。図１には、本実施の形態のパチンコ遊技機の制御装置１０が示されている。
【００２４】
パチンコ遊技機の制御装置１０は、例えば、パチンコ遊技機の遊技動作に対して入力される信号に応じて、パチンコ球を遊技者に払出すための賞球制御、所定の条件が成立する遊技者にとって有利な状態に変換する遊技制御などのパチンコ遊技機の制御の要部であり、電源投入時にセキュリティチェックを行う機能を持った、所謂Ｖ２と呼ばれるＣＰＵチップ１２（以下、ＣＰＵと称す）と、ＣＰＵ監視手段１４と、パワーオンリセット回路１６と、基準クロックを発生するクロック発生手段１８と、ＣＰＵ監視手段１４の動作を規制する監視規制手段２０と、を主構成とされ、他には制御装置１０とパチンコ遊技機の整合を図るインターフェイス２２とが、制御装置１０を作動させるプログラムや各種データ等を格納したＲＯＭ２４及びアドレスデコーダ２６をデータバス２８とアドレスバス３０とを介して接続され、クロック発生手段１８がクロック端子ＣＬに接続されている。なお、クロック発生手段１８は、ＣＰＵ１２の基本クロックを発生させるものである。
【００２５】
なお、本実施の形態においてはＣＰＵ１２と、ＲＯＭ２４及びアドレスデコーダ２６の一部を含む制御手段からなるものを、所謂Ｖ２と呼んでいる。Ｖ２は、第３者機関の試験によりプログラムの適正が合格と判断されたことを表すセキュリティ情報が予めＲＯＭ２４に記憶されており、該セキュリティ情報に基づいて、電源投入時にセキュリティチェック機能としてセキュリティ情報の照合が行われる。ここで、ＲＯＭ２４に記憶されたプログラムが改ざんされたり、不正に作られたＲＯＭが実装されたりした場合には、該セキュリティ情報が食い違い、プログラムが不正に改造されたことを判定することができるよう構成されている。
【００２６】
ＣＰＵ１２は、予め定められたパチンコ遊技機の制御手順を順次実行するもので、上述したように電源投入時には、プログラムの適否判定を行うセキュリティ機能を有している。また、ＣＰＵ１２とパチンコ遊技機は、交信可能に接続されている。
【００２７】
ＣＰＵ１２のアドレス端子Ａにはアドレスバス３０を介してアドレスでコーダ２６が接続されており、アドレスデコーダ２６はアドレス端子Ａからあるアドレスデータが出力された時に、入出力ポート３２のうち対応する入出力ポートを有効にする機能を持つ。プログラムが実行され、正常に進行すれば、予めプログラムで定められた時間間隔でＣＰＵ１２からデータバスに定期的なクロックが出力される。このクロックが出力されるタイミングに合わせてＣＰＵ監視手段１４に接続される入出力ポートを有効にするアドレスデータがＣＰＵ１２からアドレスデコーダ２６に出力されることによって、ＣＰＵ１２から定期的にＣＰＵ監視手段１４にＣＰＵ監視手段１４クリア用クロックを入力する。また、ＣＰＵ監視手段１４クリア用クロックは、ＣＰＵ１２のデータバスから直接出力する構成としてもよい。
【００２８】
ＣＰＵ監視手段１４は、所謂ウォッチドグ回路と呼ばれるもので、ＣＰＵ監視手段１４クリア用クロックが予め定められた所定時間より長い時間入力されない時のみ、ＣＰＵ１２を初期化させるリセット信号をＣＰＵ１２のリセット端子ＲＥＳに入力する。
【００２９】
監視規制手段２０は、本発明の擬似信号出力手段及び監視機能停止手段に相当し、ＣＰＵ監視手段１４の動作を規制するものであり、ＣＰＵ１２によるセキュリティチェック期間中におけるＣＰＵ監視手段１４のＣＰＵ１２の監視を規制する。
【００３０】
続いて、本発明の実施の形態に係るパチンコ遊技機の制御装置１０の作用について説明する。
【００３１】
まず、制御装置１０及びパチンコ遊技機の電源が投入されると、パワーオンリセット回路１６が作動して、リセット信号をＣＰＵ１２のリセット端子ＲＥＳに出力する。これにより、ＣＰＵ１２は初期化されると同時に、ＣＰＵ１２には基本クロック発生手段より基本クロックが入力される。そして、ＣＰＵ１２によって上述したセキュリティチェック機能が作動する。この時、監視規制手段２０によってＣＰＵ監視手段１４に上述したＣＰＵ監視手段１４クリア用クロックと同等の信号を入力するように制御される。なお、ＣＰＵ監視手段１４の動作が停止するように制御するようにしてもよい。
【００３２】
セキュリティチェックが終了するとＣＰＵ１２よりＣＰＵ監視手段１４に対して定期的にＣＰＵ監視手段１４クリア用クロックを出力するプログラムが実行される。そして、該プログラムの実行と同時に監視規制手段によってＣＰＵ監視手段１４の通常の動作が開始されるように制御される。
【００３３】
すなわち、セキュリティチェック終了前にＣＰＵ監視手段１４にＣＰＵ１２よりＣＰＵ監視手段１４クリア用クロックが入力さないことによって、ＣＰＵ監視手段１４がＣＰＵ１２の暴走と判断してリセット信号をＣＰＵ１２に出力してしまい、ユーザープログラムを実行するユーザーモードに移行できなくなるのを防止することができると共に、ＣＰＵ監視手段１４クリア用クロックがＣＰＵ監視手段１４に入力されると同時にＣＰＵ監視手段の動作が開始されるので、ユーザーモードに移行後に、ＣＰＵ１２が暴走した場合に速やかにＣＰＵ１２を復帰させることができる。
【００３４】
また、ＣＰＵ１２とＣＰＵ監視手段１４を各々別に設けることによって、それぞれの配置される位置の違いによるノイズ環境の差異を確保することができることができので、ＣＰＵ１２が暴走するような要因が発生した場合でもＣＰＵ監視手段１４を正常に作動させることができる。また、ＣＰＵ１２とＣＰＵ監視手段１４を別に設けることによってそれぞれの環境に応じた効果的なノイズ対策回路をそれぞれに設けることが可能となり、ＣＰＵ１２自体の信頼性を向上させることができる。
【００３５】
【実施例】
以下、図面を参照して、参考例及び本発明のＣＰＵ監視手段１４及び監視規制手段２０の実施例を詳細に説明する。なお、実施の形態において、ＣＰＵ１２、ＲＯＭ２４及びアドレスデコーダ２６を別々の構成として説明したが、以下の実施例では、ＣＰＵ１２を上述したように、ＣＰＵ１２、ＲＯＭ２４及びアドレスデコーダ２６を含んだＶ２として説明する。
［第１参考例］
図２に示すように、電源投入時にセキュリティチェックを行う機能を有するＶ２と呼ばれるＣＰＵ１２のＶＤ１端子及びＶＤ２端子が電源電圧Ｖに接続され、ＣＰＵ１２のＶＳＳ１端子及びＶＳＳ２端子が接地されている。
【００３６】
ＣＰＵ１２のモード（ＭＯＤＥ）端子は、所定のクロックを発生すると共に、Ｅｘ−ＯＲ回路（排他的論理和回路）３４の入力端子に接続されている。Ｅｘ−ＯＲ回路３４のもう一方の入力端子は接地されており、出力端子はダイオードＤ１のカソード側端子が接続されており、ダイオードＤ１のアノード側端子には直列に抵抗Ｒ１が接続され、抵抗Ｒ１の他端は、インバータ回路３６の入力端子に接続されている。
【００３７】
また、Ｅｘ−ＯＲ回路３４の出力端子とインバータ回路３６の入力端子の間には、ダイオードＤ１及び抵抗Ｒ１と並列に抵抗Ｒ２が接続されており、インバータ回路３６の入力端子は、更にコンデンサＣ１を介して接地されている。
【００３８】
インバータ回路３６の出力端子には、主に抵抗及びトランジスタからなるスイッチング回路３８の入力端子に接続されている。該スイッチング回路３８の出力端子は、図２に示すようにトランジスタＴｒのエミッタ端子とコレクタ端子からなり、エミッタ端子は接地されており、コレクタ端子はウォッチドグ回路（ＣＰＵ監視手段）２０のハイインピーダンスが入力されている間機能し、ローレベルになると機能を停止するＲＣＴ端子に接続されている。
【００３９】
ウォッチドグ回路１４は、ＣＫ（クロック）端子にクロックが入力されてからＲＥＳＥＴ＿端子からリセット信号を出力するまでの時間を規定するためのＣＴ端子及びＣＫ端子に入力されるクロックのＨレベル又はＬレベルの境界電圧を設定するためのＶＳ端子がコンデンサＣ３、Ｃ４を介して接地されていると共にＧＲＤ端子が接地されている。ＶＣＣ端子は、電源電圧Ｖに接続されていると共にコンデンサＣ２を介して接地されている。
【００４０】
また、ウォッチドグ回路１４のリセット信号としてローレベルを出力するＲＥＳＥＴ＿（リセット）端子は、Ｅｘ−ＯＲ回路４０の入力端子に接続され、Ｅｘ−ＯＲ回路４０のもう一方の入力端子が接地されており、出力端子は抵抗Ｒ３及び反転回路を介してＣＰＵ１２のリセット端子に接続されている。
【００４１】
また、ＣＰＵ１２のリセット端子は、反転回路を介して上述した抵抗Ｒ３に接続されていると共に、コンデンサＣ５を介して接地されている。
【００４２】
続いて、第１参考例の作用について説明する。
【００４３】
ＣＰＵ１２のセキュリティチェック期間中はＥｘ−ＯＲ回路３４の出力端子は、ＣＰＵ１２のモード端子から出力される信号と同様の信号が出力される。すなわち、電源投入後セキュリティチェック期間のモード端子は所定の幅のクロックを発生し、セキュリティチェックで正常である場合には、セキュリティチェック期間にモード端子が出力するクロック３つ分の期間のＲＯＭフェッチ待ち時間を経て、ユーザーモードへ移行する。この時モード端子はハイレベル（Ｈレベル）になる。ここでモード端子よりＨレベルが出力されると抵抗Ｒ２を介してコンデンサＣ１に電荷が充電される。
【００４４】
なお、充電されていくとコンデンサＣ１にかかる電圧は次第に上昇するが、インバータ回路３６のスレッショルド電圧に達する前にＥｘ−ＯＲ回路３４の出力端子がローレベル（Ｌレベル）となり放電が開始されるように抵抗Ｒ２とコンデンサＣ１の値が設定されており、放電時の電荷はＥｘ−ＯＲ回路３４を介して放電される。
【００４５】
モード端子より出力されたＨレベルの信号は上述したように抵抗Ｒ２とコンデンサＣ１からなる積分回路を介してインバータ回路３６に入力される。抵抗Ｒ２とコンデンサＣ１の値をモード端子から出力されるクロック信号のクロック幅と比べて大きく選ぶことによって、電源投入時とセキュリティチェック期間を図２に示すＡ点の電位をＬレベルに保つことができる。その後、ユーザーモードに移行したときにモード端子から出力される信号の幅はセキュリティチェック期間にモード端子から出力されるクロック幅に比べて十分大きいのでＡ点の電位は、モード端子からユーザーモードへ移行した信号が出力された後、一定時間の後Ｈレベルになる。なお、該一定時間は抵抗Ｒ２及びコンデンサＣ１の値によって定まる。従って、Ｂ点の電位は電源投入時からユーザーモードへ移行して一定時間後までＨレベルとなるが、その後Ｌレベルに変化する。このようにして、ウォッチドグ回路１４の機能を電源投入時から一定期間の間、機能を制限することができる。
［第２参考例］
図３に示すように、ＣＰＵ１２のＶＤ０１端子及びＶＤ０２端子が電源電圧Ｖに接続され、ＣＰＵ１２のＶＳＳ１端子及びＶＳＳ２端子が接地されている。
【００４６】
ＣＰＵ１２のＲＥＳ＿端子はウォッチドグ回路１４のＲＥＳＥＴ＿端子に接続され、ＣＰＵ１２のＯＵＴ端子はウォッチドグ回路１４のＣＰＵ１２の暴走を判断するための定期的なクロックを入力するためのＣＫ端子に接続されている。
【００４７】
ウォッチドグ回路１４のＧＲＤ端子は接地されており、ＣＴ端子はコンデンサＣ１０を介して接地されている。ＶＣＣ端子は電源電圧Ｖに接続され、ＲＣＴ端子はトランジスタＴｒ１のコレクタ端子に接続されており、トランジスタＴｒ１のエミッタ端子が接地され、ベース端子が抵抗Ｒ１０を介してインバータ回路４２の出力端子に接続されている。
【００４８】
インバータ回路４２の入力端子はコンデンサＣ１１を介して接地されていると共に、抵抗Ｒ１１とダイオードＤ２の並列回路に接続されており、該並列回路の他端は電源電圧Ｖに接続されている。
【００４９】
続いて、第２参考例の作用について説明する。
【００５０】
電源電圧投入直後はコンデンサＣ１１には電荷が蓄積されていないので、Ｃ点の電位はグランドレベルとなっている。その後、電源電圧Ｖから抵抗Ｒ１１を介してコンデンサＣ１１に電流が流れてコンデンサＣ１１に電荷が蓄積され、Ｃ点の電位は上昇して所定時間経過後に電源電圧Ｖと等しくなる。この過程で必ずＣ点に接続されているインバータ回路４２のスレッショルド電圧に達するのでＤ点の電位は電源投入直後はＨレベルとなり所定時間経過後にＬレベルへ移行する。Ｄ点がＨレベルの間はその後段のトランジスタＴｒ１がオン状態となるのでウォッチドグ回路１４のＲＣＴ端子はＬレベルとなる。所定時間後にＤ点がＬレベルとなると、トランジスタＴｒ１はオフ状態へ移行してＲＣＴ端子はオーブン状態となる。従って、このようにして電源投入より所定時間のみウォッチドグ回路１４の機能を停止させ、ウォッチドグ回路１４からＣＰＵ１２への出力を規制することができる。
【００５１】
また、所定時間経過後にコンデンサＣ１０によって設定された監視時が経過してもＣＰＵ１２からの定期的なクロックが出力されなかった場合には、ウォッチドグ回路１４よりＣＰＵ１２へリセット信号が出力されてＣＰＵ１２がリセットされる。この所定時間は抵抗Ｒ１１とコンデンサＣ１１の値を設定することによって設定することが可能である。なお、ダイオードＤ２は電源断時にコンデンサＣ１１の電荷を速やかに放電して次の電源投入に備えるためのものである。
［第３参考例］
図４に示すように、ＣＰＵ１２のＶＤ０１端子及びＶＤ０２端子が電源電圧Ｖに接続され、ＣＰＵ１２のＶＳＳ１端子及びＶＳＳ２端子が接地されている。
【００５２】
ＣＰＵ１２のＲＥＳ＿端子はウォッチドグ回路１４のＲＥＳＥＴ＿端子に接続され、ＣＰＵ１２のＯＵＴ端子はウォッチドグ回路１４のＣＫ端子に接続されている。
【００５３】
ウォッチドグ回路１４のＧＲＤ端子は接地されており、ＣＴ端子はコンデンサＣ２１を介して接地されている。ＶＣＣ端子は電源電圧Ｖに接続され、ＲＣＴ端子はトランジスタＴｒ２のコレクタ端子に接続されており、トランジスタＴｒ２のエミッタ端子が接地され、ベース端子が抵抗Ｒ２１を介してインバータ回路４４に出力端子に接続されている。
【００５４】
インバータ回路４４の入力端子はコンデンサＣ２２を介して接地されていると共に、抵抗Ｒ２２に接続されている。抵抗Ｒ２２の他端はＣＰＵ１２のモード端子に接続されている。
【００５５】
続いて、第３参考例の作用について説明する。
【００５６】
電源投入後セキュリティチェック期間において、モード端子はクロックを発生する。なお、該クロック幅はＣＰＵ１２に入力される基本クロック幅の４倍である。セキュリティチェックが正常である場合には、セキュリティチェック期間にモード端子が出力するクロック３つ分の期間のＲＯＭフェッチ待ち期間を経て、ユーザーモードへ移行する。この時モード端子はＨレベルとなる。モード端子から出力される信号は抵抗Ｒ２２とコンデンサＣ２２からなる積分回路を介してインバータ回路４４へ入力される。抵抗Ｒ２２とコンデンサＣ２２の値をモード端子から出力されるクロック信号のクロック幅と比べて大きく設定すれば、電源投入時とセキュリティチェック期間を、Ｅ点の電位をＬレベルに保つことができる。その後、ユーザーモードへ移行したときにモード端子から出力される信号の幅はセキュリティチェック期間にモード端子から出力されるクロックの幅と比べて十分大きいので、Ｅ点の電位はモード端子からユーザーモードへ移行した信号が出力された後、所定時間後にＨレベルへ移行する。所定時間は抵抗Ｒ２２とコンデンサＣ２２の値によって定まる。従って、Ｆ点の電位は電源投入時からユーザーモードへ移行して所定時間後までＨレベルへ移行するが、その後Ｌレベルへ移行する。このようにしてウォッチドグ回路１４の機能を電源投入時より所定時間の間、機能を制限することができる。
【００５７】
［第４参考例］
図５に示すように、ＣＰＵ１２のＶＤ０１端子及びＶＤ０２端子が電源電圧Ｖに接続され、ＣＰＵ１２のＶＳＳ１端子及びＶＳＳ２端子が接地されている。
【００５８】
ＣＰＵ１２のＲＥＳ＿端子はウォッチドグ回路１４のＲＥＳＥＴ＿端子に接続され、ＣＰＵ１２のＯＵＴ端子はウォッチドグ回路１４のＣＫ端子に接続されている。
【００５９】
ウォッチドグ回路１４のＧＲＤ端子は接地されており、ＣＴ端子はコンデンサＣ３１を介して接地されている。ＶＣＣ端子は電源電圧Ｖに接続され、ＲＣＴ端子はトランジスタＴｒ３のコレクタ端子に接続されており、トランジスタＴｒ３のエミッタ端子が接地され、ベース端子が抵抗Ｒ３１を介してラッチ回路を有するＩＣ回路４６の１Ｑ＿端子に接続されている。なお、ＩＣ回路４６は汎用ＩＣの７４ＨＣ７３を使用することが可能である。
【００６０】
ＩＣ回路４６の１Ｊ端子及びＶＣＣ端子は電源電圧Ｖに接続され、１Ｋ端子及びＧＲＤ端子は接地されている。また、ＩＣ回路４６の１ＣＫ端子はＣＰＵ１２のＬＩＲ端子に接続されていると共に、抵抗Ｒ３２を介して電源電圧Ｖに接続されている。更に、ＩＣ回路４６の１ＣＬＲ端子はコンデンサＣ３２を介して接地されていると共に、抵抗Ｒ３３及びダイオードＤ３からなる並列回路を介して電源電圧Ｖに接続されている。
【００６１】
続いて、第４参考例の作用について説明する。
【００６２】
ＣＰＵ１２のＬＩＲ端子はＣＰＵ１２が命令のフェッチを開始したことを示す信号を出力する。ＬＩＲ端子はシステムリセット中及びセキュリティチェック中はハイインピーダンス状態となり、この信号は抵抗Ｒ３２を介して電源電圧Ｖに接続されているので、ＬＩＲ端子がハイインピーダンス状態の間、ＩＣ回路４６の１ＣＫ端子はＨレベルとなる。
【００６３】
電源投入直後には抵抗Ｒ３３、コンデンサＣ３２及びダイオードＤ３によって構成されるリセット回路によってＩＣ回路４６は初期化され、１Ｑ＿端子はＨレベルへ移行する。ＣＰＵ１２のＬＩＲ端子はセキュリティチェック期間後、ユーザーモードへ移行し、最初の命令をフェッチするとＬレベルへ移行する。すなわち、電源投入後セキュリティチェック期間中は１ＣＫ端子はＨレベルとなり、ユーザーモードへ移行して最初の命令をフェッチするとＬレベルへ移行し、１ＣＫ端子の信号の立ち下がりが入力される。その時、１Ｋ端子に入力されているので、Ｌレベルが１Ｑ＿端子に出力される。その後、電源が切断されない限り１Ｑ＿端子にはＬレベルがラッチされるので、電源投入時からユーザーモードへ移行して最初の命令をフェッチするまでの期間のみ、ウォッチドグ回路１４の機能を停止させることができる。
［第１実施例］
図６に示すように、ＣＰＵ１２のＶＤ０１端子及びＶＤ０２端子が電源電圧Ｖに接続され、ＣＰＵ１２のＶＳＳ１端子及びＶＳＳ２端子が接地されている。
【００６４】
ＣＰＵ１２のＲＥＳ＿端子はウォッチドグ回路１４のＲＥＳＥＴ＿端子に接続され、ＣＰＵ１２のＯＵＴ端子は抵抗Ｒ４１を介して接地されていると共に、ＯＲ回路４８の入力端子に接続されている。ＯＲ回路４８のもう一方の入力端子には、反転回路を含むインバータ回路５０を介してＣＰＵ１２のモード端子に接続されている。
【００６５】
ＯＲ回路４８の出力端子はウォッチドグ回路１４のＣＫ端子に接続されており、ウォッチドグ回路１４のＧＲＤ端子は接地され、ＣＴ端子はコンデンサＣ４１を介して接地されている。また、ウォッチドグ回路１４のＶＣＣ端子は電源電圧Ｖに接続されている。
【００６６】
続いて、第１実施例の作用について説明する。
【００６７】
電源投入後ユーザーモードに移行するまでの期間はＣＰＵ１２のＯＵＴ端子の出力はプログラムで制御することができない。この信号は抵抗Ｒ４１を介してＧＲＤ端子に接続されているので、後段のＯＲ回路４８の入力端子は、この期間Ｌレベルになる。この期間ＣＰＵ１２のモード端子はクロックを出力しているので、ウォッチドグ回路１４のＣＫ端子にはこのクロックがそのまま入力される。そして、ウォッチドグ回路１４にはこの期間も定期的にクロックを入力することができるので、ウォッチドグ回路１４からＣＰＵ１２へリセット信号を出力させないことができる。
【００６８】
ユーザーモードへ移行した後はＣＰＵ１２のモード端子はＨレベルへ移行し、インバータ回路５０で反転されてＯＲ回路４８へ入力されるので、このインバータ回路５０が接続されるＯＲ回路４８の入力端子はＬレベルへ移行する。この期間はプログラムに従ってＣＰＵ１２のＯＵＴ端子よりクロックが出力されれば、このクロックがウォッチドグ回路１４のクリア信号となる。
【００６９】
従って、セキュリティチェック期間中はウォッチドグ回路１４の機能を規制することができ、ユーザーモードへ移行と共にウォッチドグ回路１４を作動させることができる。
［第２実施例］
図７に示すように、ＣＰＵ１２のＶＤ０１端子及びＶＤ０２端子が電源電圧Ｖに接続され、ＣＰＵ１２のＶＳＳ１端子及びＶＳＳ２端子が接地されている。
【００７０】
ＣＰＵ１２のＲＥＳ＿端子はウォッチドグ回路１４のＲＥＳＥＴ＿端子に接続され、ＯＵＴ端子は分周機能を有するＩＣ回路５２の１Ｃｌｅａｒ端子に接続されると共に、ＯＲ回路５４の入力端子に接続されており、更に、ＩＣ回路５２の１Ｃｌｅａｒ端子は抵抗Ｒ５１を介して接地されている。なお、ＩＣ回路５２は汎用ＩＣ７４ＨＣ３９３を使用することが可能である。
【００７１】
ＯＲ回路５４のもう一方の入力端子はＩＣ回路５２のＱＤ端子に接続され、出力端子はウォッチドグ回路１４のＣＫ端子に接続されている。
【００７２】
ウォッチドグ回路１４のＧＲＤ端子は接地され、ＣＴ端子はコンデンサＣ５１を介して接地されており、ＶＣＣ端子は電源電圧Ｖに接続されている。
【００７３】
また、ＩＣ回路５２の１Ａ端子とＣＰＵ１２のモード端子が接続され、ＩＣ回路５２のＧＲＤ端子が接地されており、ＶＣＣ端子が電源電圧Ｖに接続されている。
【００７４】
続いて、第２実施例の作用について説明する。
【００７５】
第２実施例は、ＣＰＵ１２のモード端子から出力されるクロック信号とウォッチドグ回路１４に入力すべきクロック信号の周期、又はクロック幅に開きがある場合に分周によって調整するものである。
【００７６】
電源投入時からユーザーモードへ移行するまでの期間はＣＰＵ１２のＯＵＴ端子はＬレベルとなり、ＩＣ回路５２は１Ａ端子に入力される信号の立ち下がりでＱＡ〜ＱＤの出力を変化させる。ＱＤ端子の出力は１Ａ端子に入力されるクロック１６個分の幅のクロックとなり、これがＯＲ回路５４の一方に入力される。この期間ＯＲ回路５４のもう一方の入力はＬレベルであるので、ＱＤ端子のクロックによってウォッチドグ回路１４からＣＰＵ１２へリセット信号を出力させないことができる。
【００７７】
ユーザーモードへ移行してＣＰＵ１２のＯＵＴ端子からクロックが出力されるときにはＩＣ回路５２がクリアされ、ＩＣ回路５２のＱＤ端子の出力がＬレベルとなる。このためＣＰＵ１２のＯＵＴ端子から出力されるクロックがウォッチドグ回路１４のクリア信号となる。
【００７８】
従って、セキュリティチェック期間中はウォッチドグ回路１４の機能を規制することができ、ユーザーモードへ移行と共にウォッチドグ回路１４を動作させることができる。
【００７９】
上記参考例及び実施例に示される如く、ウォッチドグ回路１４の監視時間を最も効率的な時間に設定することができる。また、上記参考例及び実施例はいずれもＣＰＵ１２とウォッチドグ回路１４を別に設ける構成であるため、ＣＰＵ１２が暴走するような要因が発生しても環境の差異が確保されているので、ウォッチドグ回路１４を正常に動作させることができる。
【００８０】
【発明の効果】
以上説明したように本発明によれば、監視手段の監視時間を最も効率的な時間に設定できると共に、制御手段が暴走するような要因が発生した場合でも監視手段を正常に動作させることのできるパチンコ遊技機の制御装置を提供することができる、という効果がある。
【図面の簡単な説明】
【図１】  本発明の実施の形態に係るパチンコ遊技機の制御装置の概略構成を示すブロック図である。
【図２】  第１参考例の制御装置を示す図である。
【図３】  第２参考例の制御装置を示す図である。
【図４】  第３参考例の制御装置を示す図である。
【図５】  第４参考例の制御装置を示す図である。
【図６】  第１実施例の制御装置を示す図である。
【図７】  第２実施例の制御装置を示す図である。
【符号の説明】
１０    パチンコ遊技機の制御装置
１２    ＣＰＵ（制御手段）
１４    ウォッチドグ回路（監視手段）
２０    監視規制手段（擬似信号出力手段及び監視機能停止手段）
【図１】
0004414520.tif 000002
【図２】
0004414520.tif 000003
【図３】
0004414520.tif 000004
【図４】
0004414520.tif 000005
【図５】
0004414520.tif 000006
【図６】
0004414520.tif 000007
【図７】
0004414520.tif 000008