(57)【特許請求の範囲】
【請求項１】
データが送出されるデータバスのプリチャージ動作を行う半導体記憶装置であって、
前記データの有効期間を示すストローブ信号を生成するストローブ信号生成回路と、
前記ストローブ信号と前記データバスの電圧を受け、前記ストローブ信号の終了のタイミングに基づいて前記プリチャージ動作を開始させ、前記データバスの電圧が前記プリチャージ動作を行う電圧レベルに達したことを検出して該プリチャージ動作を終了させるリセット信号を生成し、前記リセット信号により前記プリチャージ動作を開始及び終了させるリセット回路とを有することを特徴とする半導体記憶装置。
【請求項２】
前記リセット回路は、前記データバスの電圧が前記プリチャージ動作を行う電圧レベルに達したことを検出した後、前記プリチャージ動作を終了させるまでの時間を調整することを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、単相のデータバスに接続されたデータバスアンプ等の複数のドライバ回路からデータバス上にデータを転送する際に、このデータバスのプリチャージ動作を行う機能を備えた半導体記憶装置に関する。シンクロナス・ダイナミック・ランダム・アクセス・メモリ（以後、ＳＤＲＡＭと略記する）等の近年の半導体記憶装置には、例えば１００MHz 以上の高速のクロックに同期して動作することが要求されている。このような高速動作の要求に応えるために、データバス上でのデータ転送を効率良く行う必要がある。すなわち、データバス上で転送されるシリアル形式のデータを順次サンプリングすることができるように、一つのデータをサンプリングした後にデータバスをリセットすることが必要になる。このような動作を、データバスのプリチャージ動作とよんでいる。
【０００２】
【従来の技術】
ＳＤＲＡＭ等の半導体記憶装置のメモリセル内のデータを読み出す際に、メモリセル内のデータを読み出す複数のデータバスアンプ中の任意のアンプから単相のデータバス上に転送されるシリアル形式のデータを正確にサンプリングするために、上記データバスのプリチャージ動作が終了した後に当該データがいつデータバス上に転送されたのかを正確に把握しなければならない。このために、通常は、単相のデータバス上でデータの有効期間を示すストローブ信号のパルスによってデータバスのデータをサンプリングするようにしている。
【０００３】
ここで、図５〜図７を参照しながら、プリチャージ動作を行う単相のデータバス上で、ストローブ信号のパルスによってデータをサンプリングするための従来の半導体記憶装置の一例を説明することとする。
図５は、従来のプリチャージ機能を備えた半導体記憶装置の概略的構成を示すブロック図、図６は、図５のリセット回路の具体的な構成を示す回路図、そして、図７は、図６の動作を説明するためのタイミングチャートである。ただし、ここでは、ＳＤＲＡＭ等の半導体記憶装置のメモリセル内のデータを読み出す際に、データバスアンプ等からデータバス上に転送されるデータをサンプリングする場合の半導体記憶装置の構成および動作を例示する。
【０００４】
図５に示す半導体記憶装置においては、マトリクス状に配置された複数のメモリセル２００内の特定のメモリセルを選択してデータの書き込みおよび読み出しを行うための行デコーダ２１０および列デコーダ２２０が設けられている。これらの行デコーダ２１０および列デコーダ２２０により選択された特定のメモリセルから読み出されたデータは、センスアンプ２３０を介してデータバスアンプ２４０に送出される。このデータバスアンプ２４０は、複数の増幅回路（すなわち、複数のドライバ回路）から構成されており、これらのドライバ回路は、データ転送用の４本のデータバスＤＢ−１、ＤＢ−２、ＤＢ−３およびＤＢ−４に接続される。
【０００５】
さらに、図５において、上記メモリセルアンプ２４０からデータバスＤＢ−１〜ＤＢ−４上に転送されたデータは、データ出力バッファ２５０を介して半導体記憶装置の外部へ出力される（出力データＤＱ）。データバスＤＢ−１〜ＤＢ−４に対し、１本のストローブ信号ラインＳＬが設けられており、このストローブ信号ラインＳＬ上に、データの有効期間を示すストローブ信号ＳＴＲ（図６および図７参照）を送出するようにしている。さらに、ストローブ信号ＳＴＲの開始のタイミングに基づき、データバスＤＢ−１〜ＤＢ−４上のデータのプリチャージ動作を行うリセット回路１００が設けられている。
【０００６】
このリセット回路１００の具体的な構成は図６に示すとおりである。図６のリセット回路では、ストローブ信号ＳＴＲと特定の入力信号Ｓｉｎが入力されるＮＯＲゲート１００ａを設けている。さらに、ＮＯＲゲート１００ａの出力側に、インバータ１０１およびＮＡＮＤゲート１０２を設けている。上記の入力信号Ｓｉｎは、通常、低電圧レベル（“Ｌ（Low ）”レベル）に設定されているので、ストローブ信号ＳＴＲの電圧レベルを反転した信号が、ＮＯＲゲート１００ａから出力されることになる。このＮＯＲゲート１００ａから出力された信号は、インバータ１０１により反転され、ＮＡＮＤゲート１０２の一方の入力端子に入力される。また一方で、データバスＤＢ−１〜ＤＢ−４上のデータ（出力データＤＱ）は、ＮＡＮＤゲート１１４を介してＮＡＮＤゲート１０２の他方の入力端子に入力される。
【０００７】
さらに、図６のリセット回路では、ＮＡＮＤゲート１０２の出力側に、２つのＮＡＮＤゲート１０３、１０４からなるラッチ回路を設けている。さらに、このラッチ回路の出力側に、複数段（例えば、５段）のインバータ１０５〜１０９を設けている。この複数段のインバータ１０５〜１０９は、後述の待ち時間を調整する機能を有する。最終段目インバータ１０９から出力されたリセット信号ＲＳＴは、複数個のＰチャネル型トランジスタ１１０〜１１３のゲートに入力される。これらのＰチャネル型トランジスタ１１０〜１１３のソースは、正の極性の電源（内部電源）Ｖiiに接続されており、そのドレインはデータバスＤＢ−１〜ＤＢ−４にそれぞれ接続されている。上記のリセット信号ＲＳＴは、Ｐチャネル型トランジスタ１１０〜１１３のドレインから、それぞれ対応するデータバスＤＢ−１〜ＤＢ−４上に送出される。
【０００８】
上記のリセット回路の動作は図７に示すとおりである。半導体記憶装置が読み出しモードになっている場合、メモリセルからデータが読み出されたことを示すイネーブル信号ＥＮ１〜ＥＮｎ（図６には図示されていない、後述の図１参照）に基づいて、負のパルスのデータＤＡＴＡが単相のデータバス上に転送されると共に、イネーブル信号ＥＮに基づいて、データＤＡＴＡの有効期間を示す正のパルスのストローブ信号ＳＴＲがストローブ信号ライン上に送出される。
【０００９】
このストローブ信号ＳＴＲによってデータバス上のデータＤＡＴＡをサンプリングする場合、ストローブ信号ＳＴＲのパルスの開始（図７のように正のパルスなら立ち上がりエッジ、あるいは、負のパルスなら立ち下がりエッジ）のタイミングを受け、ストローブ信号ＳＴＲのパルス幅の時間分だけ待ってからリセット信号ＲＳＴを発生させるようにしている。しかしながら、この場合、ストローブ信号ＳＴＲのパルスが終了して立ち下がる前に、リセット信号ＲＳＴによるプリチャージ動作が行われてデータＤＡＴＡが高電圧レベル（“Ｈ（High）”レベル）になったときは、データバス上でのバスファイトが生じてしまう。
【００１０】
このようなデータバス上でのバスファイトを避けるために、ストローブ信号ＳＴＲのパルスの終了のタイミングと、リセット信号ＲＳＴのパルスの開始のタイミングとの間で、ある程度のマージンを確保する必要がある。より具体的にいえば、図６のリセット回路内の複数段のインバータ１０５〜１０９により、ストローブ信号ＳＴＲの終了のタイミングから一定の遅延時間（マージンに相当する時間）を生成することによって、リセット信号ＲＳＴを発生させることが必要になる。このため、ストローブ信号ＳＴＲのパルスの開始からリセット信号ＲＳＴのパルスの開始までの待ち時間が、実際のストローブ信号のパルス幅より長く設定されることになる。それゆえに、データバスにおける待ち時間、すなわち、データバス上のデータ占有時間が長くなり、動作周波数を高くすることが難しくなる。
【００１１】
【発明が解決しようとする課題】
したがって、従来の半導体記憶装置のリセット回路を用いてデータバス上のプリチャージ動作を行った場合、高速のクロックに同期して半導体記憶装置を動作させることが困難になるという問題が生じてくる。
本発明は上記問題点に鑑みてなされたものであり、プリチャージ動作を行う単相のデータバス上でストローブ信号によりデータをサンプリングする場合に、データバス上のデータ占有時間を短縮することによって、高速動作を可能にするような半導体記憶装置を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】
上記問題点を解決するために、本発明の半導体記憶装置は、データバス上に転送されるデータを、このデータの有効期間を示すストローブ信号によってサンプリングする際に、上記データバスのプリチャージ動作を行うリセット回路において、上記ストローブ信号の終了のタイミングを受けて上記プリチャージ動作を開始するようにしている。
【００１３】
好ましくは、複数のドライバ回路が、上記データバスに接続される。
さらに、好ましくは、上記リセット回路は、上記データバスが上記プリチャージ動作を行うためのプリチャージレベルに達したことを検出して上記プリチャージ動作を終了させるようにしている。
さらに、好ましくは、上記リセット回路は、上記データバスが上記プリチャージ動作を行うためのプリチャージレベルに達したことを検出した後、所定の時間待ってから上記プリチャージ動作を終了させるようにしている。
【００１４】
さらに、好ましくは、本発明の半導体記憶装置では、上記プリチャージ動作を行うためのプリチャージレベルに達したことを検出してから上記プリチャージ動作を終了するまでの所定の時間を調整することが可能になっている。
上記のとおり、本発明の半導体記憶装置によれば、データの有効期間を示すストローブ信号のパルスによってデータバスのデータをサンプリングする場合に、ストローブ信号のパルスの終了（正のパルスなら立ち下がりエッジ、負のパルスなら立ち上がりエッジ）のタイミングを受けてからデータバスのプリチャージ動作を開始している。それゆえに、ストローブ信号の終了とリセット信号の開始との間でマージンを確保する必要がなくなる。
【００１５】
かくして、本発明では、データバス上のデータ占有時間が従来よりも短縮され、半導体記憶装置の高速動作を実現することが可能になる。
【００１６】
【発明の実施の形態】
以下、添付図面（図１〜図３）を参照しながら、本発明の好ましい実施の形態（以後、実施例とよぶこととする）を説明する。
図１は、本発明の一実施例の構成を示す回路ブロック図であり、図２は、図１の実施例の動作を説明するためのタイミングチャートである。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
【００１７】
図１の実施例に係る半導体記憶装置においては、複数のドライバ回路（すなわち、第１のドライバ回路４−１〜第ｎのドライバ回路４−ｎ（ｎは２以上の任意の正の整数））が、単相のデータバスＤＢに接続されている。これらの複数のドライバ回路は、第１のインバータ４０−１〜第ｎのインバータ４０−ｎと、第１のＮＯＲゲート４１−１〜第ｎのＮＯＲゲート４１−ｎと、第１のＮチャネル型トランジスタ４２−１〜第ｎのＮチャネル型トランジスタ４２−ｎとを備えている。第１〜第ｎのＮＯＲゲート４１−１〜４１−ｎの一方の入力端子には、第１〜第ｎのインバータ４０−１〜４０−ｎをそれぞれ介してイネーブル信号ＥＮ１〜ＥＮｎが入力される。このイネーブル信号ＥＮ１〜ＥＮｎは、半導体記憶装置が読み出しモードになっている場合に、メモリセルからデータが読み出されたことを示すものである。ここでは、複数のドライバ回路に、それぞれイネーブル信号ＥＮ１〜ＥＮｎが入力され、その内の１つが動作する。また一方で、第１〜第ｎのＮＯＲゲート４２−１〜４２−ｎの他方の入力端子には、データＤＡＴＡ−１〜ＤＡＴＡ−ｎがそれぞれ入力される。さらに、第１〜第ｎのＮＯＲゲート４１−１〜４１−ｎから出力された信号は、それぞれ、第１〜第ｎのＮチャネル型トランジスタ４２−１〜４２−ｎを介してデータバスＤＢ上に転送される。
【００１８】
上記のデータバスＤＢに対し、１本のストローブ信号ラインＳＬが設けられており、このストローブ信号ラインＳＬ上に、データの有効期間を示すストローブ信号ＳＴＲが送出される。さらに、このストローブ信号ＳＴＲを生成するためのストローブ信号生成回路５が設けられている。このストローブ信号生成回路５は、インバータ５０と、ＮＡＮＤゲート５１と、ＮＯＲゲート５２と、Ｐチャネル型トランジスタ５３と、Ｎチャネル型トランジスタ５４とを備えている。ここで、Ｐチャネル型トランジスタ５３のソースは正の極性の電源（内部電源）Ｖiiに接続され、そのドレインは、Ｎチャネル型トランジスタ５４のドレインに接続されている。また一方で、Ｎチャネル型トランジスタ５４のソースは、負の極性の電源（アース）Ｖssに接続されている。
【００１９】
さらに、図１において、ストローブ信号ＳＴＲの終了のタイミングと、任意のデータ（例えば、データＤＡＴＡ−ｋ（１≦ｋ≦ｎ））の終了のタイミングに基づいて動作するリセット回路１が設けられている。このリセット回路１の出力端子は、Ｐチャネル型トランジスタ１０を介してデータバスラインＤＢに接続される。
【００２０】
前述したように、従来の半導体記憶装置のリセット回路においては、イネーブル信号ＥＮを受けてストローブ信号ＳＴＲが出力され、このストローブ信号ＳＴＲの立ち上がりエッジからリセット信号ＲＳＴが出力されるようになっていた（図７のタイミングチャート参照）。このような従来の方式では、複数のＮチャネル型トランジスタ（４２−１〜４２−ｎ）の一つとＰチャネル型トランジスタ（１０）が共にオン状態になってデータバスＤＢでのバスファイトが生じるのを回避するために、ストローブ信号の終了とリセット信号の開始との間でマージンをとらねばならなかった。
【００２１】
これに対し、図１の実施例の方式では、図２のタイミングチャートに示すように、ストローブ信号ＳＴＲの立ち下がりのタイミングを受けてから、データバスのプリチャージ動作用のリセット信号ＲＳＴが出力されるので、上記のようなマージンをとる必要がなくなる。したがって、図１の実施例によれば、データバスにおけるデータ占有時間を短縮することができるようになり、半導体記憶装置の動作周波数の向上が図れる。
【００２２】
図３は、本発明の一実施例に係るリセット回路の具体的な構成を示す回路図である。図３に示すリセット回路１は、４本のデータバスＤＢ−１、ＤＢ−２、ＤＢ−３およびＤＢ−４上を転送するデータを同時にリセットする機能を有する。図３のリセット回路１では、２つのＮＡＮＤゲート１３、１４からなるラッチ回路を設けている。このラッチ回路は、インバータ１１を介して入力されるストローブ信号ＳＴＲ（信号ｒｄｒｖｚ）によって、４本のデータバスＤＢ−１〜ＤＢ−４上を転送するデータをラッチする機能を有する。さらに、上記ラッチ回路には、インバータ１２を介して特定の信号ｃｓｅｘが入力される。この信号ｃｓｅｘは、通常、“Ｌ”レベルに設定されているので、ラッチ回路には常に“Ｈ”レベルの信号が入力されることになり、上記の信号ｃｓｅｘは、データのラッチ動作には影響を与えない。
【００２３】
さらに、図３のリセット回路では、ラッチ回路の出力側に、ＮＡＮＤゲート１５を設けている。このＮＡＮＤゲート１５では、ストローブ信号ＳＴＲを反転した信号と、ラッチ回路の出力信号に基づいて、４本のデータバスのプリチャージ動作を行うためのリセット信号ＲＳＴを生成するようにしている。このリセット信号ＲＳＴは、複数個のＰチャネル型トランジスタ１６〜１９のゲートに入力される。これらのＰチャネル型トランジスタ１６〜１９は、正の極性の電源Ｖiiに接続されており、そのドレインはデータバスＤＢ−１〜ＤＢ−４にそれぞれ接続されている。上記のリセット信号ＲＳＴは、Ｐチャネル型トランジスタ１６〜１９のドレインから、それぞれ対応するデータバスＤＢ−１〜ＤＢ−４上に送出される。
【００２４】
さらに、図３のリセット回路では、リセット信号ＲＳＴのパルス幅Ｗｒを設定するためのディレイ部を設けている。このディレイ部は、複数のインバータ２１〜２４（例えば、４つのインバータ）と、複数のリセットパルス幅設定用コンデンサ２５〜２９（例えば、４つのリセットパルス幅設定用コンデンサ）との組み合わせにより構成されている。上記ディレイ部では、複数のリセットパルス幅設定用コンデンサ２５〜２９により、４本のデータバスＤＢ−１〜ＤＢ−４からＮＡＮＤゲート２０を介して送出される信号Ｓｄに対して所定の遅延時間を付与した遅延信号Ｓｄｐを生成し、ラッチ回路に供給するようにしている。このラッチ回路の出力信号が入力されるＮＡＮＤゲート１５では、上記の遅延時間の分に相当するパルス幅Ｗｒを有するリセット信号ＲＳＴが出力される。すなわち、ＮＡＮＤゲート１５は、ラッチ回路の出力信号に基づき、データバスがプリチャージ動作を行うためのプリチャージレベルに達したことを検出して前記プリチャージ動作を終了させる機能を有する。厳密にいえば、リセット信号ＲＳＴのパルス幅Ｗｒに相当する時間だけ待ってから（すなわち、パルス幅Ｗｒに相当する待ち時間が経過してから）プリチャージ動作が終了することになる。
【００２５】
一般的にいって、データバスは、長距離配線となり時定数が大きくなる場合が多い。このような場合、図３に示すような本発明のリセット回路の近傍のデータバスは充分リセットされていても、当該リセット回路から遠く離れた部分のデータバスは充分リセットされないことがある。このようなときは、リセット信号ＲＳＴのパルス幅を大きく設定することによってリセット回路から遠く離れた部分のデータバスも効果的にリセットすることが可能になる。
【００２６】
図４は、図３の変形例を示す回路図である。図４に示すリセット回路では、前述の図３のリセット回路のディレイ部に、複数のリセットパルス幅調整用スイッチ素子３０〜３９（例えば、９つのリセットパルス幅調整用スイッチ素子）を付加している。図４のディレイ部以外の構成は、図３のリセット回路の構成と同じなので、ここでは、その詳細な説明を省略する。
【００２７】
図４のリセット回路内のディレイ部では、複数のリセットパルス幅調整用スイッチ素子３０〜３９の各々をオン状態またはオフ状態に設定することによって、複数のインバータ２１〜２４と複数のリセットパルス幅設定用コンデンサ２５〜２９との接続関係を変化させるようにしている。このようにすれば、リセット信号ＲＳＴのパルス幅を適切な値に調整することが容易に可能になる。すなわち、図４のリセット回路では、リセット信号ＲＳＴのパルス幅Ｗｒに相当する待ち時間を調整することが可能になる。
【００２８】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、第１に、ストローブ信号のパルスによってデータバス上のデータをサンプリングする場合に、ストローブ信号のパルスの終了のタイミングを受けてからデータバスのプリチャージ動作を開始しているので、ストローブ信号の終了とリセット信号の開始との間でマージンを確保する必要がなくなり、データバス上のデータ占有時間が従来よりも短縮されて半導体記憶装置の高速動作を実現することが可能になる。
【００２９】
さらに、本発明の半導体記憶装置によれば、第２に、データバスがプリチャージレベルに達したことを検出して上記プリチャージ動作を終了させるので、データバス上でのバスファイトが生じるおそれがなくなり、データのサンプリングを高速かつ正確に行うことが可能になる。
さらに、本発明の半導体記憶装置によれば、第３に、データバスがプリチャージレベルに達したことを検出した後、所定の時間待ってから上記プリチャージ動作を終了させるので、リセット回路から遠く離れた部分のデータバスに対しても充分にプリチャージ動作を行うことが可能になる。
【００３０】
さらに、本発明の半導体記憶装置によれば、第４に、上記所定の時間を調整することができるようにしているので、バスラインの長さ等に応じてリセット信号のパルス幅を適切な値に設定することが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す回路図である。
【図２】図１の実施例の動作を説明するためのタイミングチャートである。
【図３】本発明の一実施例に係るリセット回路の具体的な構成を示す回路図である。
【図４】図３の変形例を示す回路図である。
【図５】従来のプリチャージ機能を備えた半導体記憶装置の概略的構成を示すブロック図である。
【図６】図５のリセット回路の具体的な構成を示す回路図である。
【図７】図６の動作を説明するためのタイミングチャートである。
【符号の説明】
１…リセット回路
４−１〜４−ｎ…第１〜第ｎのドライバ回路
５…ストローブ信号生成回路
１０…Ｎチャネル型トランジスタ
１１、１２…インバータ
１３、１４および１５…ＮＡＮＤゲート
１６〜１９…Ｐチャネル型トランジスタ
２０…ＮＡＮＤゲート
２１〜２４…インバータ
２５〜２９…リセットパルス幅設定用コンデンサ
３０〜３９…リセットパルス幅調整用スイッチ素子
４０−１〜４０−ｎ…第１〜第ｎのインバータ
４１−１〜４１−ｎ…第１〜第ｎのＮＯＲゲート
４２−１〜４２−ｎ…第１〜第ｎのＮチャネル型トランジスタ
５０…インバータ
５１…ＮＡＮＤゲート
５２…ＮＯＲゲート
５３…Ｐチャネル型トランジスタ
５４…Ｎチャネル型トランジスタ
１００…リセット回路
１０３、１０４…ＮＡＮＤゲート
１０５〜１０９…インバータ
１１０〜１１３…Ｐチャネル型トランジスタ
１１４…ＮＡＮＤゲート
２００…メモリセル
２１０…行デコーダ
２２０…列デコーダ
２３０…センスアンプ
２４０…データバスアンプ
２５０…データ出力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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