(57)【特許請求の範囲】
【請求項１】
複数個直列接続されアームを構成する電圧駆動型半導体素子と、前記各アーム内の複数個の当該電圧駆動型半導体素子各々のゲート端子にゲート信号を供給するゲート駆動回路と、からなる半導体スイッチ回路において、
前記ゲート駆動回路と前記各アーム内の各々の電圧駆動型半導体素子のゲート端子とを接続するゲート線を互いに磁気結合させたことを特徴とする直列接続された電圧駆動型半導体素子の制御装置。
【請求項２】
複数個直列接続されアームを構成する電圧駆動型半導体素子と、前記各アーム内の複数個の当該電圧駆動型半導体素子各々のゲート端子にゲート信号を供給するゲート駆動回路と、からなる半導体スイッチ回路において、
各段の電圧駆動型半導体素子のゲート線に流れる電流値と次段の電圧駆動型半導体素子のゲート線に流れる電流値とを一致させるために、初段のゲート線は次段のゲート線と、初段および最終段を除く各段のゲート線は前段のゲート線および次段のゲート線と、最終段のゲート線は前段のゲート線と、各々磁気結合させたことを特徴とする直列接続された電圧駆動型半導体素子の制御装置。
【請求項３】
請求項１または２に記載の半導体スイッチ回路において、
前記ゲート駆動回路と前記電圧駆動型半導体素子のエミッタ端子を接続するエミッタ線同士、またはゲート線とエミッタ線とを磁気結合させたことを特徴とする直列接続された電圧駆動型半導体素子の制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数個直列接続された電圧駆動型半導体素子を同時にオン・オフさせる場合におけるスイッチングタイミングの制御装置に関する。
【０００２】
【従来の技術】
直列接続された半導体スイッチング素子を備えた電力変換装置において、各スイッチング素子を同時にオン・オフさせるために数多くの課題と解決策とが知られている。特に電圧駆動型の半導体スイッチング素子を直列接続した場合における問題点を、図８に示すように素子が２個直列接続されている回路を例にとって説明する。
【０００３】
図８において、Ｑ１およびＱ２は電圧駆動型半導体素子で、各段のコレクタ−エミッタ間電圧はそれぞれＶＣＥ１、ＶＣＥ２で示され、ゲート電圧はそれぞれＶＧＥ１、ＶＧＥ２で示されている。
【０００４】
直列接続されている素子Ｑ１、Ｑ２がスイッチングした時、ゲート駆動回路や素子の遅延時間が同じであり、スイッチングタイミングが同時であれば、２つの素子の電圧分担は等しくなる。しかし、実際にはこれらの遅延時間はばらつきがあり、また温度によっても変化するため、素子のスイッチングタイミングは異なる。
【０００５】
そのため、図９に示すように、素子Ｑ１の方が素子Ｑ２よりも速くオフした場合には、素子Ｑ１に高い電圧が印加され、また、素子Ｑ１の方が素子Ｑ２よりも遅くオンした場合には、素子Ｑ２に高い電圧が印加されることになって、スイッチングタイミング差が大きい場合には素子が過電圧となり破壊する可能性がある。
【０００６】
この電圧分担の不平衡を抑制する従来の一手段として、素子と並列にスナバ回路を接続する方法がある。このスナバ回路を適用した回路構成例を図１０に示す。この回路は２レベルインバータの１相分であり、素子としてＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を直列接続している。Ｑ１〜Ｑ４はＩＧＢＴであり、それぞれに並列に接続されている抵抗Ｒ、コンデンサＣ、ダイオードＤからなる回路がスナバ回路である。また、ＧＤＵ１〜ＧＤＵ４はゲート駆動回路、電源電圧はＥｄである。この回路において、上アーム、すなわちＱ１，Ｑ２がターンオフし、Ｑ１がＱ２よりも早いタイミングでオフした時、スナバ回路が無い場合の動作波形を図１１（ａ）、スナバ回路がある場合の動作波形を図１１（ｂ）に示す。この波形のように、Ｑ１が先にターンオフ動作を開始し、この開始時点よりΔｔの期間ではＱ２がまだオン状態にあることから、Ｑ１の素子電圧ＶＣＥ（Ｑ１）のみが上昇し、電圧アンバランスが生じる。しかし、スナバ回路を接続すると、接続していない時と比較して、素子電圧の電圧上昇率ｄｖ／ｄｔを低減することができ、その結果、Δｔの期間での電圧アンバランスを低減することができる。このｄｖ／ｄｔは、スナバ回路のＣの容量に依存しており、これを増加させるほど電圧アンバランス低減効果を増加させることができる。
【０００７】
【発明が解決しようとする課題】
このように、素子と並列にスナバ回路を接続し、素子電圧のｄｖ／ｄｔを低減させることでスイッチングタイミング差による素子電圧アンバランスを低減することが可能となるが、回路の大型化、損失増加という問題が発生する。
【０００８】
従って、この発明の課題は、より簡単な回路で、直列に接続された素子のスイッチングタイミングのばらつきを抑制する事にある。
【０００９】
【課題を解決するための手段】
前記課題を解決するために、本発明によれば、直列に接続された素子のゲート線を磁気結合させて、素子がオンまたはオフする際に各ゲート線に流れる電流値が異なれば、その差分に応じてゲート線のインピーダンスを瞬時に変化させることで、各ゲート電流を一致させてスイッチングタイミングのばらつきを抑制させる。
【００１０】
より具体的にいえば、本発明によれば、複数個直列接続されアームを構成する電圧駆動型半導体素子と、前記各アーム内の複数個の当該電圧駆動型半導体素子各々のゲート端子にゲート信号を供給するゲート駆動回路と、からなる半導体スイッチ回路において、
各段の電圧駆動型半導体素子のゲート線に流れる電流値と次段の電圧駆動型半導体素子のゲート線に流れる電流値とを一致させるために、初段のゲート線は次段のゲート線と、初段および最終段を除く各段のゲート線は前段のゲート線および次段のゲート線と、最終段のゲート線は前段のゲート線と、各々磁気結合させたことを特徴とする（請求項１記載の発明）。
【００１１】
また、本発明によれば、複数個直列接続されアームを構成する電圧駆動型半導体素子と、前記各アーム内の複数個の当該電圧駆動型半導体素子各々のゲート端子にゲート信号を供給するゲート駆動回路と、からなる半導体スイッチ回路において、
各段の電圧駆動型半導体素子のゲート線に流れる電流値と次段の電圧駆動型半導体素子のゲート線に流れる電流値とを一致させるために、初段のゲート線は次段のゲート線と、初段および最終段を除く各段のゲート線は前段のゲート線および次段のゲート線と、最終段のゲート線は前段のゲート線と、各々磁気結合させることにより、多数の直列接続された電圧駆動型半導体素子に対応可能である（請求項２記載の発明）。
【００１２】
本発明の他の解決手段によれば、請求項１または２に記載の半導体スイッチ回路において、前記ゲート駆動回路と前記電圧駆動型半導体素子のエミッタ端子を接続するエミッタ線同士、またはゲート線とエミッタ線とを磁気結合させることにより、同様な効果を発揮させることができる（請求項３記載の発明）。
【００１３】
【発明の実態の形態】
本発明について、ＩＧＢＴの直列接続を２組直列接続して構成された回路を例に説明する。
【００１４】
図１は、本発明の半導体スイッチ回路を用いた回路構成例を示すもので、この回路は、図１０と同様に２レベルインバータの１相分である。
【００１５】
この回路の特徴は、各アーム毎のゲート線を磁気結合させている点である。磁気結合させる時には、例として図２のようにそれぞれのゲート線を同じ磁性体ＭＣに巻き付ける。これにより、例えばゲート電流Ｉｇ１が流れると、磁性体にΦ１の磁束が発生し、これがＧＤＵ２のゲート線を横切る。同様に、Ｉｇ２が流れるとΦ２の磁束が発生し、これがＧＤＵ１のゲート線を横切る。これによって各ゲート線が磁気結合される。この時、磁性体へのゲート線の巻数Ｎ１、Ｎ２を同じとして、Ｉｇ１＝Ｉｇ２の時に｜Φ１｜＝｜Φ２｜となるようにし、Ｉｇ１とＩｇ２が逆極性の時に、Φ１とΦ２が逆極性となるようにする。この時の回路動作を、ターンオフ動作を例にとって説明する。
【００１６】
Ｑ１とＱ２のターンオフのタイミングが同時の場合、それぞれのゲート（Ｇ）−エミッタ（Ｅ）間電圧波形ＶＧＥ（Ｑ１）、ＶＧＥ（Ｑ２）はほぼ等しくなる。ＩＧＢＴのＧ−Ｅ間は図３のように等価的にコンデンサＣiesと見なすことができるため、図４（ａ）のようにＩｇ１、Ｉｇ２には同波形で過渡的にＣiesの放電電流が流れる。この時、磁性体のＩｇ１とＩｇ２は極性が逆となり、Φ１とΦ２は同レベルで逆極性となるため磁性体に発生する磁束はΦ１とΦ２が互いに打ち消しあい、０となる。そのため、磁気結合はせず、Ｉｇ１とＩｇ２はそれぞれのＣiesから放電電流が流れ続ける。
【００１７】
次に、図４（ｂ）のようにＱ１とＱ２のターンオフタイミングがアンバランスとなった時（この場合、Ｑ１が先にターンオフ）、すなわちＩｇ１がＩｇ２よりも先に流れ出した時、Φ１≠Φ２となるため、磁性体には｜Φ１−Φ２｜の磁束が発生し、磁気結合する。この時、それぞれのゲート線にはインダクタンス分のＬ１とＬ２が発生し、これらは、｜Φ１−Φ２｜に比例する特性がある。すなわち、Ｉｇ１とＩｇ２のアンバランス分が大きい程、Ｌ１とＬ２も大きくなる。また、Ｌ１,Ｌ２が増加する程、ゲート線のインピーダンスが増加するため、Ｉｇ１とＩｇ２が流れにくくなる。この動作により、図５のようにＩｇ１とＩｇ２のアンバランス分に応じて自動的にゲート線のインピーダンスが変化し、Ｉｇ１とＩｇ２が一致するように動作させることができる。
【００１８】
以上の方法により、Ｑ１とＱ２のターンオフタイミングのばらつきを遅れなく抑制することが可能となる。これは、ターンオンタイミングのばらつき抑制に対しても同様に有効に動作する。
【００１９】
図６は、請求項２に記載の発明の実施例を示すもので、素子をｎ個直列接続した時の回路構成を表している。図から明らかなように、Ｑ１とＱ２のゲート線を磁気結合してゲート電流値を一致させ、これらの電流値を基準としてＱ３のゲート電流を一致させるために、Ｑ２とＱ３のゲート線を磁気結合する、というようにゲート線を従属的に磁気結合することで、瞬時に全ての素子のスイッチングタイミングのアンバランスを抑制することが可能となり、また２本のゲート線当たり１個の磁性体を取り付けるだけで済むため、配線を簡単化することができる。
【００２０】
また、図１に示したように、ゲート電流は一巡のルートで流れることから、ゲート線とエミッタ線に流れる電流値が同じとなる。そのため、図７のようにゲート線とエミッタ線、またはエミッタ線とエミッタ線を磁気結合しても、請求項１と同様の原理でスイッチングタイミングのばらつき抑制に対して有効に動作する。
【００２１】
【発明の効果】
本発明によれば、電圧駆動型半導体素子を多数個直列する時に、各アーム毎にゲート線を磁気結合させ、ゲート電流のアンバランス量に応じてゲート線のインピーダンスを瞬時に変化させることにより、非常に簡単な回路で遅れ時間無くスイッチングタイミングのばらつきを抑制することが可能である。
【図面の簡単な説明】
【図１】本発明の実施例の回路接続図である。
【図２】本発明の原理を説明するための結線図である。
【図３】ＩＧＢＴ入力部の等価回路を説明するための回路図である。
【図４】スイッチングタイミングが変化した時のゲート波形の動作を説明するための動作波形図である。
【図５】本発明を適用した時のゲート線の等価回路を示す回路接続図である。
【図６】素子を多直列接続した時の本発明の他の実施例を示す回路接続図である。
【図７】本発明の更に異なる実施例の回路接続図である。
【図８】素子の２直列接続の構成を説明する図である。
【図９】スイッチングタイミングがばらついた時の電圧波形を示す動作波形図である。
【図１０】スナバ回路による従来の回路構成を示す回路接続図である。
【図１１】従来の素子過電圧抑制方法による回路電圧波形を示す動作波形図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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