(57)【特許請求の範囲】
【請求項１】
基本コードベクトルを複合コードベクトルへと組み合わせるように配されている装置であって、
―  各々が、複数の前記基本コードベクトルの加重和である中間コードベクトルを供給するように配されている少なくとも２つの加重和ユニットと、
―  前記中間コードベクトルの和をとって前記複合コードベクトルにするように配されている加算ユニットと、
を有し、前記加重和ユニットは第１及び第２コンフィギュレーション・ワードの制御下にあり、該第１及び第２コンフィギュレーション・ワードは、前記加重和ユニットによって実施される演算をコンフィギュレーションするように配されており、前記第１及び第２コンフィギュレーション・ワードの成分は、前記複数の基本コードベクトルのうちの１つの基本コードベクトルを選択する又は選択解除するために使用される重み係数を表している、
ことを特徴とする装置。
【請求項２】
プリプロセッシングユニットが前記加重和ユニットの少なくとも１つと前記加算ユニットとに結合されており、前記プリプロセッシングユニットは、前記中間コードベクトルに対する付加的な演算を実施することができるように配されており、前記プリプロセッシングユニットは、第３及び第４コンフィギュレーション・ワードの制御下にあり、該第３及び第４コンフィギュレーション・ワードは、前記中間コードベクトルに対する前記付加的な演算をコンフィギュレーションするように配されている、請求項１に記載の装置。
【請求項３】
ポストプロセッシングユニットが前記加算ユニットに結合されており、前記ポストプロセッシングユニットは、前記複合コードベクトルに対する付加的な演算を実施するように配されており、前記ポストプロセッシングユニットは、第５コンフィギュレーション・ワードの制御下にあり、前記第５コンフィギュレーション・ワードは、前記複合コードベクトルに対する前記付加的な演算をコンフィギュレーションするように配されている、請求項１に記載の装置。
【請求項４】
前記加重和ユニットは、少なくとも２つの基本コードベクトルのビット単位の加算を計算するように配されている、請求項１に記載の装置。
【請求項５】
前記プリプロセッシングユニットは、前記中間コードベクトルの前記成分の消去、繰り返し及び再順序化をするように配されている、請求項２に記載の装置。
【請求項６】
前記プリプロセッシングユニットは、前記中間コードベクトルに対してマスクを適用するように配されている、請求項２に記載の装置。
【請求項７】
前記ポストプロセッシングユニットは、前記複合コードベクトルの条件否定を実施するように配されている、請求項３に記載の装置。
【請求項８】
請求項１に記載の装置であって、前記加重和ユニットと前記加算ユニットとが、前記装置の前記演算のコンフィギュレーション・ステージの間、コンフィギュレーションされるように配されている、装置。
【請求項９】
請求項２に記載の装置であって、前記プリプロセッシングユニットは、前記装置の前記演算のコンフィギュレーション・ステージの間、コンフィギュレーションされるように配されている、装置。
【請求項１０】
前記ポストプロセッシングユニットは、前記装置の前記演算のコンフィギュレーション・ステージの間、コンフィギュレーションされるように配されている、請求項３に記載の装置。
【請求項１１】
基本コードベクトルを複合コードベクトルへと組み合わせる方法であって、
―  第１及び第２の中間コードベクトルを供給するステップであって、前記中間コードベクトルの各々は、複数の前記基本コードベクトルの加重和である、ステップと、
―  前記中間コードベクトルの和をとって複合コードベクトルにするステップと、
―  第１及び第２コンフィギュレーション・ワードを供給するステップと、
―  前記第１及び第２コンフィギュレーション・ワードによって制御するステップであって、前記第１及び第２コンフィギュレーション・ワードの成分は、前記複数の基本コードベクトルのうちの１つの基本コードベクトルを選択する又は選択解除するために使用される重み係数を表している、ステップと、
を有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基本コードベクトルを複合コードベクトルへと組み合わせるように配されている装置に関する。本発明は、基本コードベクトルを複合コードベクトルへと組み合わせる方法にも関する。
【背景技術】
【０００２】
様々なＣＤＭＡ様の伝送規格（例えば、ＵＭＴＳ、ＣＤＭＡ２０００、ＴＤ−ＳＣＤＭＡ、及びグローバル・ポジショニング・システム（ＧＰＳ）のような拡散スペクトルの技術に基づいた他のアプリケーションのための規格）が存在する。これらの規格の各々は、同期化、拡散及び復元（de-spreading）、スクランブルをかける及びスクランブルを解除する、並びにプリアンブル及び他の目的のために、様々な異なるコードを使用している。これらのコードは、典型的には、擬似雑音（ＰＮ）コード、アダマールコード及びＯＶＳＦコードのような、様々な基本コードから組み合わされている。前記基本コードは、しばしば、生成多項式、オフセット及びマスクのようなパラメータを有する。
【０００３】
特定の複合コードは、典型的には、線形フィードバックシフトレジスタ（ＬＦＳＲ）のような、比較的簡単で安価なハードウェアによって生成されることができる。例えば、ＵＭＴＳ受信機は、特定の複合コードを生成するのに、様々な前記のような生成器を使用している。しかしながら、この特定の複合コードは、ＵＭＴＳ規格と直接的に関連付けられており、従って、汎用的ではない。
【０００４】
コンフィギュレーション可能なベクトルプロセッサは、コード生成器を備えることができ、この結果、該コンフィギュレーション可能なベクトルプロセッサは、種々の規格及びコードを取り扱うことができる。更に、これらは、巡回冗長検査（ＣＲＣ）のような関連付けられている機能をサポートするように配されることができる。この場合、コンフィギュレーション可能なベクトルプロセッサは、ベクトル形式で基本コードを生成する複数の生成器を備え得る。しかしながら、前記のようなコンフィギュレーション可能なベクトルプロセッサの欠点は、前記基本コードに依存する複合コードを供給することができないことにある。このことは、前記コンフィギュレーション可能なベクトルプロセッサが、様々なＣＤＭＡ様の規格をサポートするのに十分に柔軟でなくてはならない場合、必要である。
【０００５】
言い替えれば、上述の規格に対して利用可能となるように、コンフィギュレーション可能なベクトルプロセッサは、関連付けられている機能のためのサポートを含む複数の伝送規格及びコードをサポートすることができる単一の生成器を必要とする。前記単一の生成器が、Ｎ個（Ｎは例えば１６）の成分のコードベクトルを生成しなくてはならないことも必要とされる。
【０００６】
コードは、シンボルの系列とも称される。シンボルは、コードチップ又は成分とも称される。シンボルは、ビット又は他の数値（実数又は複素数の何れでも）であっても良い。コードベクトルは完全コードの一部として規定され、前記コードベクトルは、２つ以上のシンボルを含んでおり、クロックサイクル当たり１個のベクトルのスループットで生成される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
米国特許出願第２００１／００４８３８０号公報は、拡散スペクトルのアプリケーションのためのコンフィギュレーション可能なコード生成器のシステムを開示している。このシステムは、複合コード生成器ユニットと、グローバルコード生成器と、前記複合コード生成器及び前記グローバルコード生成器に結合されているインターフェースとを有する。このシステムは、クロックサイクル当たり１つのコードチップを生成することができる。前記システムの出力コードは、幾つかの基本コードに基づいた複合コードであっても良い。前記システムは、幾つかの複合コードを並列に生成することもできる。しかしながら、前記システムは、クロックサイクル当たり２つ以上のコードチップを含む複合コードベクトルを生成することができない。
【０００８】
本発明の目的は、様々な伝送規格のための複合コードベクトルを生成することができる、上述の種類のコンフィギュレーション可能な生成器を提供することにある。この目的は、基本コードベクトルを複合コードベクトルへと組み合わせるように配されている装置と、基本コードベクトルを複合コードベクトルへと組み合わせる方法とを提供することによって達成される。
【課題を解決するための手段】
【０００９】
本発明による装置は、コンフィギュレーション・ワードの制御の下で、加重和演算によって複数の到来する基本コードベクトルからの選択を行うことができる少なくとも２つの加重和ユニットを備えている。このコンフィギュレーション・ワードの成分は、基本コードベクトルを選択する又は選択解除するのに使用される重み係数を表わしている。選択された基本コードベクトルは一緒に加算され、次いで、加重和演算の結果が中間コードベクトルとして出力される。後続して、前記中間コードベクトルは、加算ユニットによって一緒に加算され、複合コードベクトルとして出力される。複数の到来する基本コードベクトルからの選択を行い、中間コードベクトルを加算して複合コードベクトルにするための機能は、コンフィギュレーション・ワードによって前記装置の機能ユニットの演算をコンフィギュレーションするための機能と共に、前記装置の柔軟性を著しく向上させる。この柔軟性は、様々な伝送規格をサポートするのに必要とされる。
【００１０】
当該装置の実施例が請求項２に規定されており、該実施例において、１つ以上のプリプロセッシングユニットが設けられている。プリプロセッシングユニットは、加重和ユニットの各々と前記加算ユニットとの間に結合されることができる。前記プリプロセッシングユニットは、長さの倍増又はマスクの適用のような、前記中間コードベクトルに対する付加的な演算を実施することができる。
【００１１】
当該装置の更なる実施例が請求項３に規定されており、該実施例において、ポストプロセッシングユニットが設けられている。前記ポストプロセッシングユニットは、前記加算ユニットと結合されることができ、条件否定（conditional
negation）のような、前記複合ベクトルに対する付加的な演算を実施することができる。
【００１２】
前記コードベクトルがビットの並びである場合、請求項４に規定されている実施例が適している。この場合、前記加重和ユニットは、前記到来する基本コードベクトルのビット単位の加算を計算する。
【００１３】
請求項５及び６に規定されている実施例は、特定の機能、即ち前記中間コードベクトルの長さを倍増する機能と、前記中間コードベクトルにマスクを適用する機能とをそれぞれ実施するプリプロセッシングユニットを有している。特定の機能を実施するポストプロセッシングユニットは、請求項７に規定されている実施例に含まれており、前記複合コードベクトルの条件否定が実施される。
【００１４】
コンフィギュレーション・ワードの新しい中身は、当該装置のコンフィギュレーション・ステージの間、規則的な間隔で供給されることができる。請求項８、９及び１０に規定されている実施例は、前記のような態様でコンフィギュレーションされるように配されている装置を有している。
【発明を実施するための最良の形態】
【００１５】
本発明のこれら及び他の見地は、添付図面を参照して詳細に記載される。
【００１６】
図１は、本発明による基本コードベクトルを結合するように配されている装置１００を示している。装置１００の入力は、複数の基本コードベクトル１０２ａ、１０２ｂないし１０２ｎを有している。装置１００の出力は、複合コードベクトル１０４を有している。装置１００は、コード・コンフィギュレーション・ワード１０１の制御下で、基本コードベクトル１０２ａ、１０２ｂないし１０２ｎを結合することができる。コード・コンフィギュレーション・ワード１０１の使用は、（装置１００の様々な構成要素によって実施されることができる機能によって決定される）装置１００の演算が規則的にコンフィギュレーションされることができるという点において、装置１００にある程度の柔軟性を与える。
【００１７】
図２は、本発明によって、複数の基本コードベクトル１０２ａ、１０２ｂないし１０２ｎを結合するように配されている装置１００の様々な構成要素を示している。装置１００は、少なくとも２つの加重和ユニット１０６ａ、１０６ｂと加算ユニット１１０とを有する。オプションで、装置１００は、１つ以上のプリプロセッシングユニット１０８ａ、１０８ｂを有する。更に、ポストプロセッシングユニット１１２が設けられることができ、該ポストプロセッシングユニット１１２は、加重和ユニット１０６ａ、１０６ｂと加算ユニット１１０とに結合されることができる。
【００１８】
加重和ユニット１０６ａ、１０６ｂの入力は、複数の基本コードベクトル１０２ａ、１０２ｂないし１０２ｎを受け取る。加重和ユニット１０６ａ、１０６ｂの出力は、入力として加算ユニット１１０に供給される、又は、装置１００が１つ以上のプリプロセッシングユニット１０８ａ、１０８ｂを有する場合には、該プリプロセッシングユニットの入力として供給される。装置１００が、１つ以上のプリプロセッシングユニット１０８ａ、１０８ｂを有する場合、該プリプロセッシングユニットの出力は、入力として加算ユニット１１０に供給される。加算ユニット１１０の出力は、複合コードベクトル１０４である。代替的には、ポストプロセッシングユニット１１２が装置１００に採用されている場合、加算ユニット１１０の出力は、入力としてポストプロセッシングユニット１１２に供給される。この場合、ポストプロセッシングユニット１１２の出力が、複合コードベクトル１０４である。
【００１９】
コード・コンフィギュレーション・ワード１０１は、小さいコンフィギュレーション１１４ａ、１１４ｂ、１１６ａ、１１６ｂ、１１８に分割されることができ、これらは、装置１００の幾つかの構成要素に供給されることができる。コンフィギュレーション・ワードは、ベクトル形式のシンボルの並びでもあり、前記のようなコンフィギュレーション・ワードの長さは変化しても良く、即ち、定義によれば、基本コードベクトル１０２a、１０２ｂないし１０２ｎ、複合コードベクトル１０４、又は装置１００の前記構成要素によって生成される中間コードベクトルの長さに等しいわけではない。コンフィギュレーション・ワード１１４ａ、１１４ｂ、１１６ａ、１１６ｂ、１１８は、装置１００の構成要素１０６ａ、１０６ｂ、１０８ａ、１０８ｂ、１１２によって実施される機能をコンフィギュレーションするのに使用される。
【００２０】
図３は、装置１００の機能仕様の例を示している。前記機能仕様は、１６成分（ビット）の長さを有する基本コードベクトルと、３２成分（ビット）の長さを有する複合コードベクトルとに適用されている。装置１００は、ＬＦＳＲ１、ＬＦＳＲ２、ＳＬＦＳＲ１、ＳＬＦＳＲ２、Ｈ１及びＬＵＴ１のような、複数の基本コードベクトル１０２ａ、１０２ｂないし１０２ｎを入力として受理する。この例において、ＬＦＳＲ１及びＬＦＳＲ２は線形フィードバックシフトレジスタによって生成される基本コードベクトルであり、ＳＬＦＳＲ１及びＳＬＦＳＲ２は前記線形フィードバックシフトレジスタのシフトされた又は遅延された出力であり、Ｈ１はアダマール基本コードベクトルであり、ＬＵＴ１はルックアップテーブル機能によって生成される基本コードベクトルである。ＣＤＭＡ様の規格及びＧＰＳのようなシステムのための種々のコードを表わしている幾つかの場合Ｃｌｏｎｇ、Ｓｄｌ、Ｃｐｒｅ、Ｃｃ−ａｃｃ、Ｃｃ−ｃｄ、Ｃｓｈｏｒｔ及びＣ／Ａ（ＧＰＳ）に対して、どの中間コードベクトルＣ１及びＣ２が生成されるべきであるかが、指定されている。前記場合Ｃｌｏｎｇ、Ｓｄｌ、Ｃｐｒｅ、Ｃｃ−ａｃｃ、Ｃｃ−ｃｄ、Ｃｓｈｏｒｔ及びＣ／Ａ（ＧＰＳ）の各々において、複合コードベクトル１０４（当該仕様においてはＯＵＴと称される）が、どのように中間コードベクトルＣ１及びＣ２に基づいて生成されえるべきであるかも指定されている。
【００２１】
前記場合Ｃｌｏｎｇ、Ｓｄｌ、Ｃｐｒｅ、Ｃｃ−ａｃｃ、Ｃｃ−ｃｄ、Ｃｓｈｏｒｔ及びＣ／Ａ（ＧＰＳ）とは、
―  Ｃｌｏｎｇは、線形フィードバックシフトレジスタによって生成される２つの擬似ランダムノイズ（ＰＲＮ）コードの和を表わし、これらのコードの遅延されたバージョンも表わしており；
―  Ｓｄｌは、Ｃｌｏｎｇコードの通常のバージョンと遅延されたバージョンとの組み合わせを表わしており；
―  Ｃｐｒｅ、Ｃｃ−ａｃｃ及びＣｃ−ｃｄは、Ｃｌｏｎｇコードとアダマールコードとの組み合わせを表わしており；
―  Ｃｓｈｏｒｔは、２つは線形フィードバックシフトレジスタによって生成され、１つはルックアップテーブル機能によって生成された３つの擬似ランダムノイズ（ＰＲＮ）コードの和を表わしており；
―  Ｃ／Ａ（ＧＰＳ）は、Ｃｌｏｎｇとは異なるコンフィギュレーション・パラメータによって、線形フィードバックシフトレジスタによって生成された２つの擬似ランダムノイズ（ＰＲＮ）コードの和を表わしており、これらのコードの和の遅延されたバージョンも表わす；
ようにコードを表わしている。
【００２２】
図４は、図３において示されている例に対応して、構成要素１０６ａ、１０６ｂ、１０８ａ、１０８ｂ、１１０、１１２の機能仕様の例を示している。
【００２３】
機能ｆｓは、加重和ユニット１０６ａ、１０６ｂによって実施されることができる機能である。前記仕様において、中間コードベクトルの成分はｏｎによって表わされており、ここで変数「ｎ」は、該中間コードベクトル内の前記成分の位置を識別している。到来する基本コードベクトル１０２ａ、１０２ｂないし１０２ｎの成分はｉｍ［ｎ］によって表わされており、ここで変数「ｍ」は、前記基本コードベクトルを識別しており、変数「ｎ」は基本コードベクトル内の前記成分の位置を識別している。この場合、コンフィギュレーション・ワード１１４ａ、１１４ｂの前記成分は、ｋｓｍによって表わされており、ここで変数「ｍ」は前記成分の位置を識別している。コンフィギュレーション・ワード１１４ａ、１１４ｂの成分の数は、到来する基本コードベクトル１０２ａ、１０２ｂないし１０２ｎの数に等しく、７個である。前記仕様によれば、前記機能は、基本コードベクトル１０２ａ、１０２ｂないし１０２ｎのサブセットを選択し、これらのビット単位の加算を計算する。
【００２４】
機能ｆｒは、プリプロセッシングユニット１０８ａ、１０８ｂによって実施されることができる機能である。前記仕様において、前記中間コードベクトルの成分は、それぞれｉ２ｎ、ｉ２ｎ＋１とo４ｎ、ｏ４ｎ＋１、ｏ４ｎ＋２、ｏ４ｎ＋３とによって表わされており、ここで変数「ｎ」は、前記成分の位置を識別するのに使用されている。到来する前記中間コードベクトルがｉ２ｎ、ｉ２ｎ＋１によって表わされ、出ていく前記中間ベクトルがo４ｎ、ｏ４ｎ＋１、ｏ４ｎ＋２、ｏ４ｎ＋３によって表わされている。コンフィギュレーション・ワード１１６ａ、１１６ｂの成分は、ｋｒ０、ｋｒ１によって表わされている。前記仕様によれば、前記機能は、到来する前記中間コードベクトルの長さを、成分を繰り返す及び再順序化することによって、倍増する。プリプロセッシングユニット１０８ａ、１０８ｂは、前記中間コードベクトルの成分の消去、繰り返し及び再順序化をすることができる。
【００２５】
機能ｆｍは、プリプロセッシングユニット１０８ａ、１０８ｂによって実施されることができる他の機能である。到来する及び出て行く前記中間コードベクトルの成分は、それぞれｉｎ及びｏｎによって表わされており、ここで変数「ｎ」は、前記成分の位置を識別している。コンフィギュレーション・ワード１１６ａ、１１６ｂの成分は、ｋｍ（ｎ  ｍｏｄ  ８）によって表わされており、ここで変数「ｎ」は、前記成分の位置を識別するのに使用されている。前記仕様によれば、当該機能は、前記中間コードベクトルに対してマスクを適用する。
【００２６】
機能ｆａは、加算ユニット１１０によって実施されることができる機能である。前記仕様によれば、２つの中間コードベクトルｉｎ及びｊｎ（ここで変数「ｎ」は該中間コードベクトル内の成分の位置を識別している）は、ビット単位の加算を使用して加算され、この結果は、ｏｎによって表わされる複合コードベクトル１０４として出力されており、ここで変数「ｎ」は前記複合コードベクトル内の成分の位置を表わしている。
【００２７】
機能ｆｃｎは、ポストプロセッシングユニット１１２によって実施されることができる機能である。入って来る複合コードベクトルと出て行く複合コードベクトルとの成分は、それぞれｉｎ及びｏｎによって表わされており、ここで変数「ｎ」は前記成分の位置を識別している。コンフィギュレーション・ワード１１８の成分はｋｃｎｎによって表わされており、ここで変数「ｎ」は前記成分の位置を識別している。前記仕様によれば、当該機能は、前記コンフィギュレーション・ワードの中身を、ビット毎の加算を使用して、複合コードベクトル１０４に加算する。これは、複合コードベクトル１０４の条件否定とも称される。
【００２８】
本発明の保護範囲は、本明細書に記載された実施例に限定されるものではないことに留意されたい。本発明の保護範囲も、添付請求項における符号によって制限されるものではない。「有する」という語は、請求項に記載されていない他の構成要素を排除するものではない。単数形の構成要素は、複数のこのような構成要素を排除するものではない。本発明の一部を形成している手段は、専用ハードウェアの形態、又はプログラムされた汎用目的のプロセッサの形態の両方において実施されることができる。本発明は、各新しいフィーチャ、又はフィーチャ組み合わせにある。
【図面の簡単な説明】
【００２９】
【図１】本発明による基本コードベクトルを結合するように配されている装置を示している。
【図２】本発明による基本コードベクトルを結合するように配されている装置の様々な構成要素を示している。
【図３】前記装置の機能仕様の例を示している。
【図４】図３に示されている例に対応する、前記構成要素の機能仕様の例を示している。
【図１】
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【図２】
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【図３】
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【図４】
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