(57)【特許請求の範囲】
【請求項１】
供給電圧端子（１２）と基準電位端子（１４）と出力端子（１６）とを有する集積回路をパラメータ化するための方法において、当該パラメータ化がディジタル開始命令信号および後続のパラメータ化データ信号を供給電圧端子（１２）および／または出力端子（１６）に印加することによって行われ、パラメータ化過程の間、供給電圧端子（１２）および／または出力端子（１６）における電圧レベルが、集積回路（１０）の通常運転の電圧レベルよりも高い電圧レベルとなるようにしており、このことが集積回路（１０）内部の検知装置（２６）によって検出されることを特徴とする、集積回路をパラメータ化するための方法。
【請求項２】
パラメータ化データ信号が、複数のビットを有するコードであって各ビットの後にレベル変化を設けたコードによって形成されていることを特徴とする、請求項１記載の方法。
【請求項３】
ビットの第１の論理状態がビット持続時間の中央で追加のレベル変化によって規定され、ビットの第２の論理状態がビット持続時間中一定の信号によって規定されていることを特徴とする、請求項２記載の方法。
【請求項４】
集積回路（１０）内に発振器（２０）とインタフェース（２２）とが配置されており、これらによってパラメータ化信号の所定の可変タイミング周波数が加工され、各ビットの開始時に時間窓が確定され、この時間窓の内部でレベル変化がビット終了として予想される、請求項２または３記載の方法。
【請求項５】
ビット終了を標識する少なくとも１つのレベル変化の発生後に、ビットの持続時間が規定され、次に予想されるレベル変化がこの持続時間だけずれて予想されることを特徴とする、請求項４記載の方法。
【請求項６】
１ビットの持続時間が少なくとも２つの相連続するビット持続時間の平均値から規定されることを特徴とする、請求項５記載の方法。
【請求項７】
集積回路（１０）が不揮発性記憶装置（２４）を有しており、これに少なくとも１つのパラメータ化されるべき回路構成要素（２８）に対する調節規則が記憶されており、この調節規則による調節過程がパラメータ化データによって作動されることを特徴とする、請求項１から６のいずれか１項に記載の方法。
【請求項８】
集積回路（１０）の出力端子（１６）でパラメータ化過程を操作する信号を引き出せることを特徴とする、請求項１から７のいずれか１項に記載の方法。
【請求項９】
パラメータ化過程が集積回路（１０）を表示するためのパラメータ化アドレスを有していることを特徴とする、請求項１から８のいずれか１項に記載の方法。
【請求項１０】
請求項１から９のいずれか１項に記載の方法を実施するための集積回路（１０）において、供給電圧端子（１２）と、基準電位端子（１４）と、出力端子（１６）と、発振器（２０）および発振器（２０）に接続されたインタフェース装置（２２）とが設けられており、当該集積回路（１０）がさらに記憶装置（２４）と、供給電圧端子（１２）およびインタフェース装置（２２）の間に接続された比較器もしくは検知装置（２６）とを有しており、さらにインタフェース装置（２２）が出力端子（１６）および記憶装置（２４）に結合されている構成にしたことを特徴とする、集積回路。
【請求項１１】
集積回路（１０）がアナログ回路部分（２８）を有し、パラメータ化データ信号に応じてアナログ回路部分（２８）を調節するために、アナログ回路部分（２８）を記憶装置（２４）に結合した構成であることを特徴とする、請求項１０記載の集積回路。
【請求項１２】
比較器もしくは検知装置（２６）のしきい電圧を＋５Ｖとすることを特徴とする、請求項１０または１１記載の集積回路。
【請求項１３】
記憶装置（２４）が不揮発性記憶装置であることを特徴とする、請求項１０から１２のいずれか１項に記載の集積回路。
【請求項１４】
集積回路（１０）が少なくとも１つのセンサ（２８ａ）を有した構成であることを特徴とする、請求項１０から１３のいずれか１項に記載の集積回路。
【請求項１５】
供給電圧端子（１２）および／または出力端子（１６）に印加されるべきパラメータ化データ信号が、後続の命令ビット、アドレスビット、およびデータビットを有する同期ビットによって規定されていることを特徴とする、請求項１０から１４のいずれか１項に記載の集積回路。
【請求項１６】
前記同期ビットの後に４つの命令ビットと、４つのアドレスビットと、１２個のデータビットとが続くことを特徴とする、請求項１５記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、請求項１の前提部に記載した構成を有する集積回路配置構成をパラメータ化するための方法、およびための集積回路配置構成に関する。
【０００２】
【従来の技術】
集積回路配置構成をパラメータ化するための方法は、たとえば独国特許出願公開明細書ＤＥ１９５４８９８４Ａ１に基づき公知である。パラメータ化過程は、集積回路配置構成を完成後に、または回路基板上に組み付ける間に、調整したりパーソナル化したりするのに用いられる。集積回路配置構成のこのような調整やパーソナル化は、集積回路配置構成の内部で特定の回路部分を所定の値に設定したり、それぞれの回路のための所定の値、たとえば暗号を付けたりするために必要である。したがって、たとえば集積回路配置構成内に発振器が存在してもよく、そのタイミング周波数は特定の周波数に調節されなければならない。さらに、集積回路配置構成内で、場合によっては存在するディジタル／アナログ変換器またはアナログ／ディジタル変換器の特定の性質もパラメータ化過程によって調節することができる。
【０００３】
このような集積回路配置構成をパラメータ化するための公知の方法は、たとえば、いわゆるツェナーザッピングからなる。この公知のツェナーザッピングの問題点は、集積回路配置構成に比較的多数の接続端子を必要とすることである。ツェナーザッピングの欠点は、非常に扱いにくく、プログラミングの可能性がわずかなことである。そのうえ、ツェナーザッピングによっては、集積回路配置構成の組立時のパラメータ化が排除されている。
【０００４】
集積回路配置構成をパラメータ化するための別の可能性は、パラメータ化過程のために、特定のバスプロトコルを印加するための別個の接続端子を設けることである。この解決手段の欠点は、同様に比較的多数の追加の接続端子を使用しなければならず、ひいてはそのような集積回路配置構成の製造コストが高くなることである。さらに、追加の接続端子を用いることは、集積回路配置構成の信頼性の問題とも結び付いている。
【０００５】
最後に、集積回路配置構成をパラメータ化するために、特殊な逐次プロトコルを使用することが知られている。このようなパラメータ化のための逐次プロトコルは、誤り許容度が比較的低いことを特徴としている。さらに、このようなバスプロトコルは、集積回路配置構成内部の発振器周波数に対して同期的でなければならない。このような特殊な逐次プロトコルは、比較的高度のタイミング仕様を要求する。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、通常運転でもともと存在している接続端子のほかには追加の接続端子を必要としない配置構成を有する集積回路をパラメータ化するための方法を提供することである。さらに本発明は、このような方法のための集積回路を提供する。
【０００７】
さらに本発明の構成において、上記の方法は、パラメータ化のためのバスプロトコルのタイミング周波数の変動が、集積回路配置構成によって許容可能であることを特徴とすべきである。このために、誤りに対して保護された特殊なバスプロトコルが提供されるべきである。
【０００８】
【課題を解決するための手段】
本発明の課題は、請求項１に記載の特徴を有する方法によって解決される。この方法を実施するための配置構成にした集積回路は、請求項１０の特徴を有している。本発明のさらなる構成は従属請求項に記載されている。
【０００９】
集積回路をパラメータ化するための方法は、本質的に、当該パラメータ化がディジタル開始命令信号および後続のパラメータ化データ信号を供給電圧端子および／または出力端子に印加することによって行われることを特徴としている。このパラメータ化過程の間、供給電圧端子（１２）および／または出力端子（１６）における電圧レベルが、集積回路（１０）の通常運転の電圧レベルよりも高い電圧レベルとなるようにしている。上記端子におけるこの高められた電圧電位は、集積回路配置構成の内部に配置された検知装置もしくは比較器によって検出され、パラメータ化過程のための表示として利用される。
【００１０】
本発明の方法は、もともと集積回路配に設けられている端子をパラメータ化に利用する点で好都合である。したがって、パラメータ化のために端子を追加する必要がなく、このことは一方では集積回路構成のための製造コストを著しく減らし、他方ではパラメータ化のための追加接続端子を有する集積回路と比較して、集積回路の信頼度を高める。
【００１１】
本発明のさらなる展開において、パラメータ化信号は、各ビットの後にレベル変化を設けたコードによって形成されている。ビットの第１の論理状態がビット持続時間のほぼ中央で追加のレベル変化によって規定され、ビットの第２の論理状態がビット持続時間中一定の信号によって規定されていることが好都合である。
【００１２】
このため集積回路内に発振器とインタフェースとが配置されており、これらによってパラメータ化信号の所定の可変なタイミング周波数が加工され、各ビットの開始時に時間窓が確定され、この時間窓の内部でレベル変化がビット終了として予想される。
【００１３】
ビット終了を示す少なくとも１つのレベル変化の発生後にビットの持続時間が規定され、次に予想されるレベル変化がこの持続時間だけずれて予想されることが好都合である。本発明のさらに別の構成において、ビットの持続時間は少なくとも２つの相連続するビット持続時間の平均値から規定することができる。
【００１４】
この方法を実施するための集積回路は、供給電圧端子と、基準電位端子と、出力端子と、発振器および発振器に接続されたインタフェース装置と、記憶装置とを有している。さらに、供給電圧端子およびインタフェース装置の間に接続された比較器もしくは検知装置が設けられており、インタフェース装置は記憶装置および出力端子に結合されているような配置構成にしたものである。集積回路の発振器は、パラメータ化過程のプロトコル復号化および集積回路の出力端子に印加されるべき出力信号のための適当なタイミングを生成するための時間基準として働く。
【００１５】
検知装置もしくは比較器は、供給電圧端子における種々異なる運転電圧レベルを検知し、したがって、集積回路配置構成の通常運転であるかあるいはパラメータ化過程であるか確認する。インタフェース装置は、パラメータ化過程中に流入するデータの流れを認識し、それに基づいて命令を実行し、対応する応答を生成する。記憶装置は好ましくは不揮発性に形成されているので、受け取った調節値を永久的に記憶する。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
図１に本発明による集積回路配置構成のブロック線図が示されている。集積回路配置構成は参照符号１０で示しており、この実施の形態では集積回路配置構成１０はセンサ２８ａを内蔵している。センサ２８ａは集積回路配置構成１０のアナログ回路部分２８内に収容されている。センサ２８ａは、たとえばホールセンサであってよい。
【００１８】
この実施の形態では集積回路配置構成１０は３つの接続端子、すなわち供給電圧端子１２、基準電位端子１４、およびこの実施の形態ではアナログ信号のための出力端子として設けられている出力端子１６を有している。さらに集積回路配置構成１０は、インタフェース装置２２にタイミング信号を提供する内部発振器２０を有している。インタフェース装置２２は、たとえばレジスタのような記憶装置２４と結合されていて、この記憶装置２４にデータを書き込み、あるいは記憶装置２４からデータを読み出す。さらにこのインタフェース装置２２は検知装置もしくは比較器２６を介して供給電圧端子１２と結合されている。最後に、インタフェース装置は出力端子１６に接続されている。
【００１９】
検知装置もしくは比較器２６は、集積回路配置構成１０の通常運転が行われているか、あるいはパラメータ化過程が導入されているかを確認する。「通常」運転では、たとえばほぼ一定の＋５Ｖ信号を供給電圧端子１２に印加するように規定されており、パラメータ化過程では、供給電圧端子１２に「通常」運転電圧である＋５Ｖより顕著に高い電圧レベルが存在していることを特徴とする。
【００２０】
比較器２６によってこのようなパラメータ化過程が検知された場合、インタフェース装置２２は、パラメータ化データによって受け取ったデータを直接記憶装置２４に書き込み、あるいは受け取ったパラメータ化データによって記憶装置２４に記憶されている特定のデータを読み出すように働く。記憶装置２４内に記憶されパラメータ化過程によって放出されたこれらのデータは、図１に矢印で示すように、アナログ回路部分２８を調節し、もしくは作動させる。さらにこれらのデータは、集積回路配置構成１０を別の同じ構成の集積回路配置構成から明確に区別できるように、この集積回路配置構成１０をパーソナル化すべく、つまり集積回路配置構成１０に特定の暗号を付けるべく使用することができる。最後に、パラメータ化過程においてリリースされたデータによって、発振器２０の発振器周波数を変化させ、調節することも可能である。
【００２１】
図１の実施の形態には、集積回路配置構成１０に対して実施されるべきパラメータ化過程のためのブロック線図が示されている。そこには追加的に、プロトコル生成器３０と結合している制御コンピュータまたは自動テスタ４０も示されている。プロトコル生成器３０は供給電圧端子１２および集積回路配置構成１０の出力端子１６に接続されている。プロトコル生成器３０は集積回路配置構成１０の供給電圧端子１２へのデータ流を形成し、集積回路配置構成１０の出力端子１６に存在している応答信号を追加的に復号化し、この応答信号が制御コンピュータもしくは自動テスタ４０で評価される。もちろん、パラメータ化過程のためのプロトコル生成器３０は、集積回路配置構成１０の「通常」運転電圧レベルと顕著に異なる電圧レベル、特に「通常」運転電圧レベルよりも高い電圧レベルを、持続的に供給電圧端子１２に印加することが必要である。
【００２２】
図２には、好ましくは集積回路配置構成１０のパラメータ化に用いられるビットの可能な論理状態が示されている。ビットの開始時と終了時には、このビットがどのような論理状態を取るかにかかわりなく、必ずレベル変化が行われるように論理状態が選択されている。
【００２３】
図２の上側には、第１の論理状態を取るビットに対する可能な状態が示されている。この図から明らかなように、各ビットの全持続時間中、一定の論理的ロウレベルか、または論理的ハイレベルが存在している。たとえばビットのロウレベルであり得る第１の論理的レベルは、たとえばビットの全持続時間中一定の信号によって特徴づけられている。図２の左上に示されているように、この信号は、たとえば開始時と終了時に＋８Ｖへのレベル変化が生じる持続的な＋６Ｖ信号で示すことができる。さらに、この第１の論理状態は、ビットの全持続時間中一定の、＋８Ｖの電圧信号によって示すこともできる。この＋８Ｖ信号の開始時と終了時には、＋６Ｖへのレベル変化が生じている。いかなる場合にも、ビットの全持続時間中は、たとえば＋５Ｖの「通常」運転電圧レベルを顕著に上回る電圧レベルがビットを特徴づけるということが確保されている。
【００２４】
第２の論理状態が第１の論理状態と異なる点は、ビット持続時間内で追加のレベル変化が行われることである。
図２の下側には、第２の論理状態を取る２個の可能なビットについて示されている。ここに見られるように、これらのビットがどの電圧レベルから出発しているかということには関係なしに、いかなる場合も各ビットの開始時と終了時にレベル変化が生じるということが確保されている。
【００２５】
各ビットの開始時と終了時に必ず生じるこのレベル変化は、集積回路配置構成によって受信されるパラメータ化信号のタイミング周波数が知られていない場合、このパラメータ化信号の検知を可能にするために利用される。なぜならば、発生するレベル変化に基づき、入ってくるパラメータ化信号が実際にどのようなタイミング周波数を有しているかを明確に規定できるからである。それゆえ、本発明によれば、パラメータ化信号のタイミング周波数誤差が許容可能である。
【００２６】
レベル変化に基づいて検知される各ビットの開始時に、時間窓が確定され、この時間窓の内部でビット終了を知らせるためのレベル変化が予想される。この時間窓は、当該時間窓がパラメータ化信号の最大許容周波数と最小許容周波数との間に位置し、パラメータ化信号の最大周波数がパラメータ化信号の最小周波数の半分よりやや大きくなるように定義されている。
ビット終了を示すレベル変化が少なくとも１つ発生した後で、ビットの持続時間が規定され、次のレベル変化がこの持続時間だけずれて予想される。
ビットの持続時間が、少なくとも２つのビット持続時間の平均値から規定されることが合理的である。
【００２７】
図３には、集積回路配置構成をパラメータ化するための可能なバスプロトコルが示されている。たとえば、読み出し／書き込み命令は、同期ビットと後続の４個の命令ビットおよび４個のアドレスビットと後続の１２個のデータビットによって特徴づけられている。プログラミング／抑止命令は、たとえば最初の同期ビットと後続の４個の命令ビット、４個のアドレスビットおよび所定のプログラミング時間によって特徴づけられている。プログラミング時間はたとえば１０ｍｓの長さである。読み出し／プログラミング／抑止命令は、個々の同期ビットによって特徴づけられている。読み出し命令は、同期ビットと後続の１２個のデータビットによって確定されている。
【００２８】
【発明の効果】
本発明によるパラメータ化においては、従来の方法、たとえば冒頭に記載したツェナーザッピングに比べ、集積回路配置構成においてパラメータ化のための追加の接続端子を設ける必要がないという点で有利である。さらに、集積回路配置構成内部に比較的高い誤り許容度を有する単純なオン−チップ発振器を設けることができる。さらに、本発明によるパラメータ化は、短いプログラミング時間とパラメータ化のためのプロトコルを単純に実現できることを特徴としており、パラメータ化は比較的短縮された速度で実施することができる。
【図面の簡単な説明】
【図１】制御コンピュータまたは自動テスタが接続された本発明による回路配置構成のブロック線図である。
【図２】図１の集積回路配置構成をパラメータ化するためのバスプロトコルのビットの可能な論理状態の例を示す図である。
【図３】読み出し／書き込み命令、プログラミング／抑止命令、書き込み／プログラミング／抑止命令および読み出し命令のための可能なバスプロトコルの例を示す図である。
【符号の説明】
１０  集積回路配置構成
１２  供給電圧端子
１４  基準電位端子
１６  出力端子
２０  内部発振器
２２  インタフェース装置
２４  記憶装置
２６  比較器
２８  アナログ回路部分
２８ａ  センサ
３０  プロトコル生成器
４０  制御コンピュータまたは自動テスタ
【図１】
0004598206.tif 000002
【図２】
0004598206.tif 000003
【図３】
0004598206.tif 000004