(57)【特許請求の範囲】
【請求項１】
１対の基板間に複数の画素を有する光学的手段と、該光学的手段に所定の電圧を印加するために該１対の基板の一方の基板上に形成された信号線と、を備える表示手段と、
前記一方の基板上に形成された複数の層から形成される複数の多層素子をそれぞれ有する複数の段と、前記複数の段の配列に沿って配置され且つ前記複数の段に接続された、前記多層素子に所定の電圧を印加するための配線と、を有し、前記信号線に所定の電圧を供給する駆動手段と、
前記１対の基板間を所定距離に保持する距離保持材を含み、前記配線に沿って前記配線が設けられる領域の少なくとも一部に重なるように充填され、前記１対の基板を貼り合わせる結合材と、
から構成されることを特徴とする表示パネル。
【請求項２】
前記結合材は、前記表示手段及び前記駆動手段の全体を囲むように、該表示手段及び該駆動手段の周囲に充填されている、ことを特徴とする請求項１に記載の表示パネル。
【請求項３】
前記配線には、クロック信号又は定電圧が印加されることを特徴とする請求項１又は請求項２に記載の表示パネル。
【請求項４】
前記多層素子は、アクティブ素子である、ことを特徴とする請求項１乃至請求項３の何れか１項に記載の表示パネル。
【請求項５】
一対の基板と、
前記一対の基板間に封入された液晶と、
前記一対の基板の一方に設けられた画素電極と、
前記画素電極に接続された画素用トランジスタと、
前記画素用トランジスタに出力信号を供給する駆動用トランジスタをそれぞれ有する複数の段と、
前記駆動用トランジスタに電圧を印加するために、前記一対の基板の一方において前記複数の段の配列に沿って配置され且つ前記複数の段に接続された配線と、
ギャップ材が混在され、前記一対の基板を貼り合わせ、前記配線に沿って前記配線の少なくとも一部の上方に設けられたシール材と、
から構成されることを特徴とする表示パネル。
【請求項６】
前記配線には、クロック信号又は定電圧が印加されることを特徴とする請求項５に記載の表示パネル。
【請求項７】
前記駆動用トランジスタは、前記画素用トランジスタと同一工程で形成されることを特徴とする請求項５又は請求項６に記載の表示パネル。
【請求項８】
前記駆動用トランジスタは、シフトレジスタを構成していることを特徴とする請求項５又は請求項６に記載の表示パネル。
【請求項９】
一対の基板と、
前記一対の基板間に封入された液晶と、
前記一対の基板の少なくとも一方に設けられた電極と、
ギャップ材が混在され、前記液晶を囲み、前記一対の基板を貼り合わせたシール材と、
前記シール材に囲まれ前記電極に信号を供給するシフトレジスタの複数の段を構成するトランジスタと、
前記複数の段に接続し、前記複数の段及び前記シール材に沿って前記シール材と重なるように設けられた配線と、
から構成されることを特徴とする表示パネル。
【請求項１０】
前記トランジスタは前記一対の基板間距離よりも低い高さであることを特徴とする請求項９に記載の表示パネル。
【請求項１１】
前記配線は、前記シール材の下方に配置されることを特徴とする請求項９又は請求項１０に記載の表示パネル。
【請求項１２】
前記複数の段は奇数段及び偶数段を有し、
前記配線から供給される信号は、前記奇数段又は偶数段を構成するトランジスタへのクロック信号を含むことを特徴とする請求項９乃至請求項１１の何れか１項に記載の表示パネル。
【請求項１３】
液晶に所定の電圧を印加して画像を表示させるための信号線が形成された表示領域と、
該信号線に所定の電圧を供給する駆動回路が形成された回路領域と、を有する第１基板上の所定領域に結合材を充填する充填工程と、
前記結合材が充填された前記第１基板上に第２基板を載置し、圧力を加えることにより該第１基板と該第２基板とを結合する結合工程と、
を備え、
前記駆動回路は、複数の層から形成される複数の多層素子を備える複数の段と、前記複数の段に沿って該多層素子に接続され外部からの信号を供給するための配線と、から形成され、
前記結合材は、前記第１基板と前記第２基板との間を所定距離に保持する距離保持材を含み、
前記結合工程は、前記結合材が、前記配線に沿うように少なくとも前記配線の形成領域の少なくとも一部に重なり且つ前記多層素子に重ならないように前記第１基板と前記第２基板とを結合する工程を備える、
ことを特徴とする基板結合方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示パネルに関する。また、本発明は、１対の基板を結合する方法に関する。
【０００２】
【従来の技術】
従来の液晶表示パネルは、図２０に示すように、１対の基板間に封入された液晶に所定の電圧を印加することにより画像を表示する。上記１対の基板は画像表示領域の周りに充填されたシール材により接着（結合）され、これにより、液晶が１対の基板間に封入されている。
【０００３】
また、上記シール材は所定サイズのギャップ材を含んでおり、このギャップ材により１対の基板間の距離が一定に保たれている。
このような液晶表示パネルは、未硬化のシール材を塗布した一方の基板に他方の基板を貼り合わせて押しつけながらシール材を硬化させることにより基板間距離がほぼギャップ材の径にして接合している。
【０００４】
【発明が解決しようとする課題】
しかし、画像表示用の電圧を液晶に印加するためのＴＦＴ（Thin Film Transistor）及びＴＦＴ信号を供給する配線からなる駆動回路が基板のシール材塗布領域の外側に設置されている場合、一方の基板が駆動回路及び配線が設けられる領域の分だけ他方の基板より大きくなり液晶表示パネル自体が多くなってしまうといった問題があった。また、駆動回路が外に剥き出しになるため破壊されやすい構造となっていた。
【０００５】
これらを解消するために図２１に示すように液晶表示パネルを小型にするために駆動回路をシール材内部に設けるとシール材中のギャップ材が駆動回路を破壊してしまう場合がある。
【０００６】
上記駆動回路を構成する素子の中には、複数の層（膜）から形成された多層素子（ＴＦＴや容量等）群が存在し、多層素子と多層素子に信号を入力または出力するための配線が複雑に混在していた。このような多層素子は一般に配線と比べても高く突出しているので駆動回路が設けられた基板と対向基板との間では多層素子と対向基板との距離が最も短いため多層素子上にギャップ材が乗り上げると圧着する際に多層素子が破壊されてしまう場合がある。
【０００７】
また、多層素子の頭頂点が配線と同じ程度の高さに位置したとしても配線は剛性のある金属で形成されているのでギャップ材の押しつけに対して断線しにくいが、多層素子は金属の他にシリコン窒化物等の絶縁膜やアモルファスシリコンやポリシリコン等の半導体膜により構成しているため、押しつぶされることにより破壊されやすい。このように、多層素子が破壊されてしまうと、液晶表示パネルは正常に動作することができない。
結果として、従来の液晶表示パネルは、高い歩留まりを実現することができない。
【０００８】
従って、本発明の第１の観点は、小型化可能な表示パネルを提供することを目的とする。また、本発明の第２の観点は、素子破壊が発生しない構成を有する表示パネルを提供することを目的とする。さらに、本発明の第３の観点は、高い歩留まりを実現する小型化可能な基板の結合方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の観点にかかる表示パネルは、１対の基板間に複数の画素を有する光学的手段と、該光学的手段に所定の電圧を印加するために該１対の基板の一方の基板上に形成された信号線と、を備える表示手段と、前記一方の基板上に形成された複数の層から形成される複数の多層素子をそれぞれ有する複数の段と、前記複数の段の配列に沿って配置され且つ前記複数の段に接続された、前記多層素子に所定の電圧を印加するための配線と、を有し、前記信号線に所定の電圧を供給する駆動手段と、前記１対の基板間を所定距離に保持する距離保持材を含み、前記配線に沿って前記配線が設けられる領域の少なくとも一部に重なるように充填され、前記１対の基板を貼り合わせる結合材と、から構成されることを特徴とする。
この発明によれば、結合材を配線領域の少なくとも一部と重ねるのでその分基板面積を縮小できるといった効果をもたらす。
【００１０】
前記結合材は、前記表示手段及び前記駆動手段の全体を囲むように、該表示手段及び該駆動手段の周囲に充填されていてもよい。
【００１１】
前記配線には、クロック信号又は定電圧が印加されてもよい。
【００１２】
前記多層素子は、アクティブ素子であってもよい。
【００１４】
本発明の第１の観点にかかる他の表示パネルは、一対の基板と、前記一対の基板間に封入された液晶と、前記一対の基板の一方に設けられた画素電極と、前記画素電極に接続された画素用トランジスタと、前記画素用トランジスタに出力信号を供給する駆動用トランジスタをそれぞれ有する複数の段と、前記駆動用トランジスタに電圧を印加するために、前記一対の基板の一方において前記複数の段の配列に沿って配置され且つ前記複数の段に接続された配線と、ギャップ材が混在され、前記一対の基板を貼り合わせ、前記配線に沿って前記配線の少なくとも一部の上方に設けられたシール材と、から構成されることを特徴とする。
【００１５】
前記配線には、クロック信号又は定電圧が印加されてもよい。
【００１７】
前記駆動用トランジスタは、前記画素用トランジスタと同一工程で形成されてもよい。
【００１８】
前記駆動用トランジスタは、シフトレジスタを構成していてもよい。
【００１９】
本発明の第２の観点にかかる表示パネルは、一対の基板と、前記一対の基板間に封入された液晶と、前記一対の基板の少なくとも一方に設けられた電極と、ギャップ材が混在され、前記液晶を囲み、前記一対の基板を貼り合わせたシール材と、前記シール材に囲まれ前記電極に信号を供給するシフトレジスタの複数の段を構成するトランジスタと、前記複数の段に接続し、前記複数の段及び前記シール材に沿って前記シール材と重なるように設けられた配線と、から構成されることを特徴とする。
【００２０】
本発明によればシフトレジスタを構成するトランジスタは、液晶とともにシール材により囲まれ保護されているので破壊を防止することができる。
【００２１】
前記トランジスタは前記一対の基板間距離よりも低い高さであってもよい。
【００２２】
前記配線は、前記シール材の下方に配置されてもよい。
【００２３】
前記複数の段は奇数段及び偶数段を有し、前記配線から供給される信号は、前記シフトレジスタの奇数段又は偶数段を構成するトランジスタへのクロック信号を含んでもよい。
【００２４】
本発明の第３の観点にかかる基板結合方法は、液晶に所定の電圧を印加して画像を表示させるための信号線が形成された表示領域と、該信号線に所定の電圧を供給する駆動回路が形成された回路領域と、を有する第１基板上の所定領域に結合材を充填する充填工程と、前記結合材が充填された前記第１基板上に第２基板を載置し、圧力を加えることにより該第１基板と該第２基板とを結合する結合工程と、を備え、前記駆動回路は、複数の層から形成される複数の多層素子を備える複数の段と、前記複数の段に沿って該多層素子に接続され外部からの信号を供給するための配線と、から形成され、前記結合材は、前記第１基板と前記第２基板との間を所定距離に保持する距離保持材を含み、前記結合工程は、前記結合材が、前記配線に沿うように少なくとも前記配線の形成領域の少なくとも一部に重なり且つ前記多層素子に重ならないように前記第１基板と前記第２基板とを結合する工程を備える、ことを特徴とする。
【００２５】
本発明によれば、結合工程において、距離保持材が多層素子に接触することがないので破壊を防止し高い歩留まりを実現することができるとともに結合材が配線の形成領域の少なくとも一部に重なるので重なり分だけ基板面積を縮小できる。
【００２６】
【発明の実施の形態】
次に、本発明の第１の実施の形態にかかる液晶表示パネルについて図面を参照して説明する。
【００２７】
第１の実施の形態にかかる液晶表示パネルは、例えばアクティブマトリックス駆動型の表示パネルであり、１対の基板間に形成された様々な回路等により構成されている。
【００２８】
具体的には、図１（ａ）及び（ｂ）に示すように、画像表示部１、ゲートドライバ２、ドレインドライバ３、及び、シール部４が、ＴＦＴ基板５とカラーフィルタが設けられた対向基板６との間に形成されている。なお、図１（ｂ）は、図１（ａ）のＡ−Ａ’断面図である。
【００２９】
画像表示部１は、対向基板６上に形成された透明な共通電極１１と、ＴＦＴ基板５上にマトリックス状に形成された複数の画素電極１２と、各画素電極１２に個別に電圧を印加するためのＴＦＴ１３と、ＴＦＴ基板５と対向基板６との間に封入された液晶（光学的手段）５４と、から形成されている。
【００３０】
また、ＴＦＴ基板５上には、ＴＦＴ１３のゲートに所定の電圧を供給するためのゲートライン（信号線）１４が行方向に形成され、ＴＦＴ１３のソースに所定の電圧を供給するためのドレインライン（信号線）１５が列方向に形成されている。
【００３１】
ゲートドライバ２は、ＴＦＴ基板５上に形成され、画像表示部１のゲートライン１４に接続されている。ゲートドライバ２は、例えばシフトレジスタであり、トランジスタ（ＴＦＴ）や容量等のように導電膜及び絶縁膜が積層された多層構造を有する素子（多層素子）、抵抗のように１つの層から形成された単層素子、及び、信号や電源の供給路となる配線等から形成され、ＴＦＴ１３を行毎に順次走査する。具体的には、ゲートドライバ２は、図示せぬ制御回路から供給される制御信号等に従って、ゲートライン１４に所定の電圧を供給し、マトリックス状に配置されたＴＦＴ１３を行毎に順次オンする。
【００３２】
ドレインドライバ３は、単結晶シリコンからなる集積回路チップでありＴＦＴ基板５上に形成され、画像表示部１のドレインライン１５に接続されている。ドレインドライバ３は、図示せぬ制御回路から供給される制御信号等に従って、ドレインライン１５に所定の電圧を供給する。これにより、行毎に順次導通状態となる上記画素電極１２のそれぞれに所定の電圧が印加され、所定の画像が表示される。
【００３３】
シール部４は、図１（ａ）に示すように、画像表示部１及びゲートドライバ２を囲むように形成されている。シール部４は、ＴＦＴ基板５と対向基板６とを結合（接着）させるシール材４１から形成され、液晶５４を基板間に封止する。また、シール材４１は、所定サイズのギャップ材４２を複数含んでおり、ＴＦＴ基板５と対向基板６との間隔を一定に保つ。なお、ギャップ材４２のサイズは、ＴＦＴ基板５と対向基板６との間隔に応じて設定される。
【００３４】
上記構成の液晶表示パネルを製造する際、ＴＦＴ基板５と対向基板６との圧着工程で、シール材４１に含まれるギャップ材４２がゲートドライバ２の多層素子に乗り上げないようにしなければならない。
【００３５】
ギャップ材４２が多層素子上に乗っていると、ＴＦＴ基板５と対向基板６とを結合する際の圧力により、多層素子が破壊されてしまう場合がある。多層素子の中でも、ＴＦＴ等のアクティブ素子は、結合時の圧力により層の間隔が変化し、その特性が大きく変化してしまう。従って、多層素子、特にアクティブ素子上にギャップ材４２が乗り上げないようにしなければならない。
【００３６】
例えば、シール材４１が充填されたＴＦＴ基板５上に対向基板６を載置して圧着する場合、図２（ａ）及び（ｂ）に示すように、圧着工程によりシール材４１（シール部４）の領域が広がる。このため、ＴＦＴ基板５上にシール材４１を充填する際には、図３に示すように、シール材４１の充填領域とゲートドライバ２との間にマージン（例えば０．１９（ｍｍ）程度）を設ける。これにより、上記圧着工程でギャップ材４２がゲートドライバ２の多層素子に乗り上げて破壊してしまうことを防止できる。
【００３７】
なお、ＴＦＴ基板５上にシール材４１を充填する際、上記と同様に、シール材４１の充填領域と画像表示部１及びドレインドライバ３との間にマージンを設けてもよい。このようにすると、上記圧着工程でギャップ材４２が画像表示部１及びドレインドライバ３の回路上に乗り上げてしまうことを防止できる。
【００３８】
以上のように、シール部４が画像表示部１、ゲートドライバ２、及び、ドレインドライバ３に重ならないように形成されているため、ギャップ材４２が画像表示部１、ゲートドライバ２、及び、ドレインドライバ３の回路上に乗り上げてしまうことがない。即ち、画像表示部１、ゲートドライバ２、及び、ドレインドライバ３の回路を、上記圧着工程で破損してしまうことを防止できる。これにより、液晶表示パネルの高い歩留まりを実現することができる。
【００３９】
次に、本発明の第２の実施の形態にかかる液晶表示パネルについて図面を参照して説明する。
図４は、この実施の形態にかかる液晶表示パネルを備えたデジタルスチルカメラの外観を示す斜視図である。図示するように、このデジタルスチルカメラは、カメラ本体部１０１とレンズユニット部１０２とから構成されている。
【００４０】
カメラ本体部１０１は、その正面に表示部１１０と、モード設定キー１１２ａとを備える。モード設定キー１１２ａは、画像を撮影し、後述する画像メモリに記録する撮影モードと、記録された画像を再生する再生モードとの切り換えを行うためのキーである。表示部１１０は、液晶表示装置によって構成され、撮影モード時には撮影前にレンズで捉えている画像を表示する（モニタリングモード）ためのビューファインダとして機能し、再生モード時には記録された画像を表示するためのディスプレイとして機能する。表示部１１０の構成については、詳しく後述する。
【００４１】
カメラ本体部１０１は、また、その上面に電源キー１１１と、シャッターキー１１２ｂと、「＋」キー１１２ｃと、「−」キー１１２ｄと、シリアル入出力端子１１３とを備える。電源キー１１１は、スライド操作することによって、デジタルスチルカメラの電源をオン／オフするためのキーである。
【００４２】
シャッターキー１１２ｂは、撮影モード時に画像の記録を指示すると共に、再生モード時に選択内容の決定を指示するためのキーである。「＋」キー１１２ｃ及び「−」キー１１２ｄは、再生モード時に画像メモリに記録されている画像データから表示部１１０に表示するための画像データを選択したり、記録／再生時の条件設定のために用いられる。シリアル入出力端子１１３は、外部の装置（パーソナルコンピュータ、プリンタなど）との通信を行うためのケーブルを挿入するための端子である。
【００４３】
レンズユニット部１０２は、撮影すべき画像を結像するレンズを図の背面側に備える。レンズユニット部１０２は、カメラ本体部１０１に結合した軸にを中心に上下方向に３６０°回動可能に取り付けられている。
【００４４】
図５は、図４のデジタルスチルカメラの回路構成を示すブロック図である。
図示するように、このデジタルスチルカメラの回路は、表示部１１０と、キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄと、マトリクス状に複数の撮像画素が配列され、受光した光の強度によって電荷を蓄積するＣＣＤ（Charge Coupled Device）１２１と、サンプルホールド回路１２２と、Ａ／Ｄ変換器１２３と、垂直ドライバ１２４と、タイミングジェネレータ１２５と、カラープロセス回路１２６と、ＤＭＡコントローラ１２７と、ＤＲＡＭ１２８と、記録用メモリ１３０と、キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄからのコマンドに従ってに格納されたプログラムを実行し、デジタルスチルカメラの各回路部を制御するＣＰＵ（Central Processing Unit）１３１と、画像圧縮伸長回路１３２と、ＶＲＡＭコントローラ１３３と、ＶＲＡＭ１３４と、デジタルビデオエンコーダ１３５と、シリアル入出力端子１１３とを備える。
【００４５】
撮影モードにおける上記回路の動作状態を説明する。撮影モードには２つの動作モードがあり、撮影した画像を表示部１１０にて表示するモニタリングモードと、撮影した画像を画像データとして記録する画像記録モードと、に分けられる。
【００４６】
モニタリングモードでは、ＣＰＵ１３１が予め設定された撮像周期毎にタイミングジェネレータ１２５及びカラープロセス回路１２６を制御によりＣＣＤ１２１を駆動し、ＣＣＤ１２１は垂直ドライバ１２４から出力された駆動信号Ｓｐに基づいて撮影した画像の光量に応じて変換された電気信号Ｓｅをサンプルホールド回路１２２に順次出力する。
【００４７】
サンプルホールド回路１２２は、この電気信号Ｓｅのうちの実効部分Ｓｅ’をＡ／Ｄ変換器１２３に出力する。Ａ／Ｄ変換器１２３は、実効部分Ｓｅ’をデジタルデータＳｄに変換してカラープロセス回路１２６に出力し、カラープロセス回路１２６は、デジタルデータＳｄから輝度／色差デジタルデータであるＹＵＶデータをＤＭＡコントローラ１２７に出力する。ＤＭＡコントローラ１２７は、ＹＵＶデータをＤＲＡＭ１２８に記録・更新する。
【００４８】
ＣＰＵ１３１は、ＤＭＡコントローラ１２７から転送された１フレーム分のＹＵＶデータをＤＲＡＭ１２８から読み出し、ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４に書き込む。また、デジタルビデオエンコーダ１３５は、一定周期毎にＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４より１フレーム分のＹＵＶデータを線順次で読み出してアナログビデオ信号Ｓａを生成し、表示部１１０に出力する。
【００４９】
シリアル入出力端子１１３は、ＣＰＵ１３１が外部機器とデータのシリアル転送を行うための入出力端子である。キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、それぞれカメラ本体部１０１に配されたモード設定キー１１２ａ、シャッターキー１１２ｂ、「＋」キー１１２ｃ及び「−」キー１１２ｄから構成され、これらの各キーからの入力に従ったコマンドをＣＰＵ１３１に投入する。
【００５０】
以下に、画像記録モードを説明する。
まずＣＣＤ１２１がサンプルホールド回路１２２に電気信号Ｓｅを出力し続けている状態で操作者がデジタルスチルカメラのシャッターキー１１２ｂを押すことにより、ＣＰＵ１３１がタイミングジェネレータ１２５及びカラープロセス回路１２６を制御して転送動作が停止される。
【００５１】
そして、最後に転送された１フレーム分の電気信号Ｓｅはモニタリングモードと同様に、サンプルホールド回路１２２、 Ａ／Ｄ変換器１２３、及びカラープロセス回路１２６を介してＹＵＶデータに変換される。ＣＰＵ１３１は、このＹＵＶデータをＤＭＡコントローラ１２７を介して所定のフォーマットで読み出し、画像圧縮伸長回路１３２に入力し圧縮させる。圧縮されたデータは、記録用メモリ１３０で保存される。
この保存が終了後、ＣＰＵ１３１は、タイミングジェネレータ１２５及びカラープロセス回路１２６を再び起動し、モニタリングモードに自動的に戻る。
【００５２】
再生モードでは、キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄでの操作に応じて、記録用メモリ１３０で保存された圧縮データを画像圧縮伸長回路１３２で伸長し、この圧縮を解凍された１フレーム分のＹＵＶデータを画像圧縮伸長回路１３２から読み出し、ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４に書き込む。
【００５３】
ＶＲＡＭ１３４に書き込まれた１フレーム分のＹＵＶデータは、ビデオエンコーダ１３５で線順次で読み出して変換され、アナログビデオ信号Ｓａとして表示部１１０に出力される。また画像記録モードで撮影が終了直後に再生モードに切り替わり、表示部１１０が撮影した１フレーム分の画像を表示するように設定してもよい。
【００５４】
図６は、図４、図５の表示部１１０の構成を示すブロック図である。
表示部１１０は、液晶表示装置によって構成されるもので、クロマ回路２１１と、位相比較器２１２と、レベルシフタ２１３と、液晶コントローラ２０１と、ゲートドライバ２０３及びドレインドライバ２０４を有する液晶パネル２０２と、を備える。
【００５５】
モニタリングモード及び画像記録モードのいずれにおいても、クロマ回路２１１はデジタルビデオエンコーダ１３５のアナログビデオ信号ＳａからアナログＲＧＢ信号ＳＲ１，ＳＧ１，ＳＢ１を生成する。このとき、アナログＲＧＢ信号ＳＲ１，ＳＧ１，ＳＢ１は、液晶パネル２０２の視覚特性に合わせてガンマ補正が行われている。
【００５６】
レベルシフタ２１３は、液晶を交流駆動するため、及び明るさを調整するためクロマ回路２１１で生成されたアナログＲＧＢ信号ＳＲ１，ＳＧ１，ＳＢ１の極性を１ラインまたは１フレーム毎に反転し、且つ振幅の制御を行い、レベルシフト処理されたアナログＲＧＢ信号ＳＲ２，ＳＧ２，ＳＢ２を出力する。
【００５７】
液晶コントローラ２０１は、発振回路を内蔵し、クロマ回路２１１がアナログビデオ信号Ｓａから同期分離処理により生成した垂直同期信号ＶＤが入力されることにより垂直方向の同期をとり、水平同期信号ＨＤと位相比較信号ＣＫＨによる位相比較器出力によりＰＬＬ（Phase Locked Loop）を構成して水平方向の同期をとる。そして、液晶コントローラ２０１は、極性反転制御用信号ＣＫＦをレベルシフタ２１３に出力し、ドレインドライバ２０４に制御信号群ＤＣＮＴを出力し、ゲートドライバ２０３に制御信号群ＧＣＮＴを出力する。
【００５８】
液晶パネル２０２は、ｍ×ｎ個の画素によって構成されるアクティブマトリクス駆動のものであり、図７に示すように、一対の基板２２１、２４１間に液晶（光学的手段）２２８を封入することによって構成されている。
【００５９】
液晶パネル２０２の対向基板２２１には、クロマ回路２１１で生成され、ＡＣレベル増幅及びＤＣレベル増幅されたコモン電圧ＶＣＯＭ（ＶＣＯＭはその値を経時的に変位しても可）が印加されている共通電極２２６が形成され、液晶パネル２０２の基板２４１には、画素に対応する画素電極２２９とアモルファスシリコンまたはポリシリコンからなる半導体層２４４を有する薄膜トランジスタ（ＴＦＴ）２０２ａとがマトリクス状に配置されており、画素電極の間にはｎ本のゲートラインＧＬ１〜ＧＬｎとｍ本のドレインラインＤＬ１〜ＤＬｍとがそれぞれ平行に形成されている。そして、ゲートラインＧＬ１〜ＧＬｎと平行してキャパシタラインＣＬ１〜ＣＬｎが設けられている。
【００６０】
対向基板２２１には、基板２４１との対向面側に赤、緑、青色の光をそれぞれ透過するカラーフィルタ２２３が各々画素電極２２９に対応してマトリクス状に配置され、カラーフィルタ２２３間には、遮光膜２２４が配置されている。カラーフィルタ２２３上及び遮光膜２２４上全面には、窒化シリコンからなる絶縁膜２２５が覆われ、さらに絶縁膜２２６上には、ＩＴＯからなる１枚の共通電極２２６が設けられ、共通電極２２６上には、ラビング処理され液晶２２８を所定方向に初期配向させるポリイミドからなる配向膜２２７が設けられている。
【００６１】
透明基板２４１は、ドレインドライバ２０４が設けられている一辺が対向基板２２１の対応する辺より突出したガラス等の基板であり、画像表示部２１７に、マトリクス状に配置された複数の画素電極２２９と、ソース電極２４８が画素電極２２９に接続された薄膜トランジスタ２０２ａと、が設けられ、素子領域２１５（多層素子領域）及び配線領域２１６（非多層素子領域）には、ゲートドライバ２０３が設けられ、シール材４１が画像表示部２１７及び素子領域２１５を囲むとともに、配線領域２１６上に設けられている。ドレインドライバ２０４は、単結晶シリコンからなる集積回路チップであり液晶２２８より厚いためシール材４１の外側の基板２４１上に設けられている。そして対向基板２２１と基板２４１の両外面にはそれぞれ偏光板２２２、２３３が設けられている。
【００６２】
液晶パネル２０２のＴＦＴ２０２ａのゲートはゲートラインＧＬ１〜ＧＬｎのいずれかに、ドレインはドレインラインＤＬ１〜ＤＬｍのいずれかに、ソースは画素電極２２９にそれぞれ接続され、画素容量２０２ｂは、画素電極、共通電極間の液晶２２８で構成される。ドレインラインＤＬからの表示信号は、選択されているゲートラインＧＬに対応するＴＦＴ２０２ａを介して画素容量２０２ｂに書き込まれる。画素容量２０２ｂに書き込まれた表示信号に従って液晶の配向状態が制御され、液晶を透過する光の量が変化することによって画像が表示される。
【００６３】
キャパシタ２０２ｃは、キャパシタラインＣＬ１〜ＣＬｎ、それに重なるゲート絶縁膜２４３及び画素電極２２９から構成され、キャパシタラインＣＬ１〜ＣＬｎには、キャパシタ電圧ＶＣＳが常時印加されている。そして全ての共通電極にはライン毎に可変のコモン電圧ＶＣＯＭが常時印加されている。
【００６４】
ゲートドライバ２０３は、ｎ個の段ＲＳ（１）〜ＲＳ（ｎ）から構成され、各段ＲＳは図８に示すように６個の薄膜トランジスタで構成され、液晶コントローラ２０１から供給される制御信号群ＧＣＮＴ中のクロック信号ＣＫ１、ＣＫ２及びｓｔａｒｔ信号ＩＮに従って、ゲートラインＧＬ１〜ＧＬｎのいずれかを順次選択して、アクティブ（オン状態）にする。ここでコントローラからの制御信号ＧＣＮＴとして、奇数番目の段ＲＳ（１），ＲＳ（３），・・・には、クロック信号ＣＫ１が供給されている。偶数番目の段ＲＳ（２），ＲＳ（４），・・・には、クロック信号ＣＫ２が供給されている。各段共に、コントローラから定電圧Ｖｓｓが供給されている。信号ＣＫ１、ＣＫ２のハイレベルは＋１５（Ｖ）、ローレベルは−１５（Ｖ）である。また、定電圧Ｖｓｓのレベルは−１５（Ｖ）である。
【００６５】
まず図９に示すように、１番目の段ＲＳ（１）には、コントローラからスタート信号ＩＮが供給される。スタート信号ＩＮのハイレベルは＋１５（Ｖ）、ローレベルは−１５（Ｖ）である。２番目以降の段ＲＳ（２）〜ＲＳ（ｎ）には、それぞれの前段ＲＳ（１）〜ＲＳ（ｎ−１）からの出力信号ＯＵＴ１〜ＯＵＴｎ−１が供給される。さらに、各段ＲＳ（ｋ）（ｋ：１〜ｎの整数）には、後ろの段ＲＳ（ｋ＋１）〜の出力信号ＯＵＴｋ＋１（但し、最終段ＲＳ（ｎ）の場合は１番目の段ＲＳ（１）の出力信号ＯＵＴ１がリセットパルスとして供給される。なお、各段ＲＳ（１）〜ＲＳ（ｎ）の出力信号ＯＵＴ１〜ＯＵＴｎは、ゲートラインＧＬ１〜ＧＬｎにそれぞれ出力される。
【００６６】
各段ＲＳ（１）〜ＲＳ（ｎ）は、上記したように、基本構成として６つのＴＦＴ２１、２２、２３、２５、２６、２７を有している。ＴＦＴ２１、２２、２３、２５、２６、２７は、いずれも基板２２１、２４１間距離よりも高さが低いｎチャネルＭＯＳ型の電界効果トランジスタで構成され、基板２４１上にゲート絶縁膜２４３に窒化シリコンを用い、半導体層２４４にアモルファスシリコンを用いている。
【００６７】
各段ＲＳ（ｋ）のＴＦＴ２１のゲート電極及びドレイン電極は互いに前段ＲＳ（ｋ−１）のＴＦＴ２５のソース電極に接続され、ＴＦＴ２１のソース電極は、ＴＦＴ２２のゲート電極、ＴＦＴ２５のゲート電極及びＴＦＴ２７のドレイン電極に接続されている。ＴＦＴ２２のドレイン電極は、ＴＦＴ２３のソース電極及びＴＦＴ２６のゲート電極に接続され、ＴＦＴ２２のソース電極、ＴＦＴ２７のソース電極及びＴＦＴ２６のソース電極には定電圧Ｖｓｓが供給されている。
【００６８】
そして、ＴＦＴ２３のゲート電極及びドレイン電極には定電圧Ｖｓｓより高電位の基準電圧Ｖｄｄが供給され、奇数段のＴＦＴ２５のドレイン電極にはクロック信号ＣＫ１が供給され、偶数段のＴＦＴ２５のドレイン電極にはクロック信号ＣＫ２が供給され、各段のＴＦＴ２５のソース電極はＴＦＴ２６のドレイン電極に接続されている。ＴＦＴ２７のゲート電極には、次段の出力信号ＯＵＴｋ＋１が配線２５５を介し入力される。ここで、１段目以外の奇数番目の段ＲＳ（ｋ）を例として、各段ＲＳ（１）〜ＲＳ（ｎ）の機能を説明する。
【００６９】
ＴＦＴ２１のゲート電極とドレイン電極とには、前の段ＲＳ（ｋ−１）からの出力信号ＯＵＴｋ−１が供給される。ＴＦＴ２１は、ハイレベルの出力信号ＯＵＴｋ−１が供給されたときにオンし、この出力信号ＯＵＴｋ−１によりドレイン電極とソース電極との間に電流が流れることによって、ＴＦＴ２１のソース電極とＴＦＴ２２、２５のゲート電極との間の配線２６１の電圧Ｖａを上昇させる。
【００７０】
ＴＦＴ２３のゲート電極とドレイン電極とには、基準電圧Ｖｄｄが供給されているので、ＴＦＴ２３は、基準電圧Ｖｄｄを分圧する負荷としての機能を有する。
【００７１】
ＴＦＴ２２は、配線２６１の電圧Ｖａがロー電位のときにオフ状態となり、ＴＦＴ２３を介して供給された基準電圧Ｖｄｄにより配線２６２の電圧Ｖｂは上昇する。また、ＴＦＴ２２は、配線２６１に電荷がチャージされているときにオン状態となり、ドレイン電極とソース電極との間に貫通電流を流させる。ここで、ＴＦＴ２２、２３は、いわゆるＥＥ型の構成となっているため、ＴＦＴ２３が完全なオフ抵抗とならないことで配線２６２に蓄積された電荷が完全にディスチャージされないことがあるが、ＴＦＴ２６の閾値電圧よりも十分に低い電圧となる。
【００７２】
ＴＦＴ２５のドレイン電極には、信号ＣＫ１が供給される。ＴＦＴ２５は、配線２６１の電圧Ｖａがハイのとき（すなわち、ＴＦＴ２６がオフ状態のとき）にオン状態となり、入力された信号ＣＫ１によりゲート電極とソース電極と並びにそれらの間のゲート絶縁膜からなる寄生容量へのチャージアップや、ゲート電極とドレイン電極と並びにそれらの間のゲート絶縁膜による寄生容量がオン電流によりチャージアップされることにより配線２６１の電圧Ｖａが上昇しゲート飽和電圧にまで達するとソース−ドレイン電流がほぼ飽和するので、出力信号ＯＵＴｋは、迅速にクロック信号ＣＫ１とほぼ同電位となる。ＴＦＴ２５は、また、配線２６１の電圧Ｖａがローのとき（すなわち、ＴＦＴ２６がオン状態のとき）にオフ状態となり、ドレイン電極に供給された信号ＣＫ１の出力を遮断する。
【００７３】
ＴＦＴ２６のドレイン電極には、定電圧Ｖｓｓが供給される。ＴＦＴ２６は、配線２６２の電圧Ｖｂがローのとき（すなわち、ＴＦＴ２５がオン状態のとき）にオフ状態となり、ＴＦＴ２５のソース電極から出力された信号のレベルを当該段の出力信号ＯＵＴｋとして出力させる。ＴＦＴ２６は、また、配線２６２の電圧Ｖｂがハイのとき（すなわち、ＴＦＴ２５がオフ状態のとき）にオン状態となり、ドレイン電極に供給された定電圧Ｖｓｓのレベルをソース電極から当該段の出力信号ＯＵＴｋとして出力させる。
【００７４】
ＴＦＴ２７のゲート電極には、後ろの段ＲＳ（ｋ＋１）の出力信号ＯＵＴｋ＋１が供給される。ＴＦＴ２７は、ゲート電極に供給される出力信号ＯＵＴｋ＋１がハイレベルになったときにオンし、配線２６１に蓄積された電荷をディスチャージさせる。
【００７５】
なお、偶数番目の段ＲＳ（ｋ）においては、ＴＦＴ２５のドレイン電極にクロック信号ＣＫ２が、クロック信号ＣＫ１の代わりにコントローラから供給される。また、１番目の段ＲＳ（１）においては、ＴＦＴ２１のゲート電極及びドレイン電極にスタート信号ＩＮが、前の段の出力信号の代わりにコントローラから供給される。最後の段ＲＳ（ｎ）においては、ＴＦＴ２７のゲート電極に１番目の段ＲＳ（１）の出力信号ＯＵＴ１が、供給される。
【００７６】
シフトレジスタを構成するＴＦＴ２１、２２、２３、２５、２６、２７並びに画素ＴＦＴ２０２ａは、図１０に示すように、透明基板２４１上に形成されたアルミ合金又はクロム合金よりなるゲート電極２４２と、ゲート電極２４２上に形成された窒化シリコンよりなるゲート絶縁膜２４３と、ゲート絶縁膜２４３上にゲート電極２４２と対向して形成されたアモルファスシリコン又はポリシリコンからなる半導体層２４４と、半導体層２４４上に形成された窒化シリコンからなるブロッキング層２４５と、ブロッキング層２４５の一端上から半導体層２４４上に跨って設けられたｎ型不純物がドープされたアモルファスシリコンまたはポリシリコンからなるｎ型半導体層２４６ａと、ブロッキング層２４５の他端上から半導体層２４４上に跨って設けられたｎ型不純物がドープされたアモルファスシリコンまたはポリシリコンからなるｎ型半導体層２４６ｂと、ｎ型半導体層２４６ａ、２４６ｂ上からゲート絶縁膜２４３上にわたって形成されたアルミ合金又はクロム合金よりなるドレイン電極２４７、ソース電極２４８と、から構成され、全てのＴＦＴは同一材料を同一工程で一括してパターニングされて形成される。そしてゲート絶縁膜２４３上及びソース、ドレイン電極２４７、２４８上を覆うように窒化シリコンからなる層間絶縁膜２４９が形成され、層間絶縁膜２４９上及び画素電極２２９上に配向膜２５０が形成されている。
【００７７】
画素ＴＦＴ２０２ａは、ｎ型半導体層２４６ａ、２４６ｂとソース、ドレイン電極２４７、２４８との間に画素電極２２９の一端が介在している点のみＴＦＴ２１〜２３、２５〜２７と異なる。
【００７８】
ゲートドライバ２０３は、図１１に示すように、素子領域２１５（多層素子領域）及び配線領域２１６（非多層素子領域）に跨って形成されており、素子領域２１５には、ＴＦＴ２１、２２、２３、２５、２６、２７から構成される段ＲＳ（１）〜ＲＳ（ｎ）が設けられ、それぞれゲートラインＧＬ１〜ＧＬｎに選択信号を供給する。段ＲＳ（ｎ）の隣には段ＲＳ（ｎ）のＴＦＴ２７のスイッチ用としてＲＳ（ｎ＋１）が設けられ、ＴＦＴ２７がオン状態になると段ＲＳ（ｎ）のＴＦＴ２１のソースとＴＦＴ２５のゲートとの間の電圧をディスチャージする。
【００７９】
一方、配線領域２１６には、ＴＦＴ２２、２３、２５、２６、２７に適宜、定電圧Ｖｓｓを供給する第１配線２５１、クロック信号ＣＫ１を供給する第２配線２５２、クロック信号ＣＫ２を供給する第３配線２５３、基準電圧Ｖｄｄを供給する第４配線２５４が設けられている。第１配線２５１、第２配線２５２、第３配線２５３、及び第４配線２５４はいずれもＴＦＴ２１、２２、２３、２５、２６、２７並びにＴＦＴ２０２ａのソース、ドレイン電極２４７、２４８と同一の金属膜をパターニングすることにより得られており、その上方には層間絶縁膜２４９及び配向膜２５０を介してギャップ材４２が内部に分散されたシール材４１が設けられている。ここで第１配線２５１、第２配線２５２、第３配線２５３、及び第４配線２５４の頭頂部は、ＴＦＴ２１、２２、２３、２５、２６、２７並びにＴＦＴ２０２ａの頭頂部よりも低く且つ薄い半導体層２４４等がないために、基板２２１と基板２４１の貼付時に第１配線２５１、第２配線２５２、第３配線２５３、及び第４配線２５４に力が加わってもギャップ材４２に押しつぶされて断線することはなく、ＴＦＴ２１、２２、２３、２５、２６、２７が素子破壊されることもない。
【００８０】
このように第１配線２５１、第２配線２５２、第３配線２５３、及び第４配線２５４の上方にシール材４１を設けたので基板２４１のシール材４１の外側の額縁を狭くすることができ、液晶パネル２０２を小型にすることができる。また、ＴＦＴ２１、２２、２３、２５、２６、２７は液晶２２８とともにシール材４１と基板２２１、２４１により囲まれて保護されているので直接接触することによる素子破壊を防止できる。なお、図１２に示すように、素子領域２１５を配線領域２１６の外側、すなわちシール材４１の外側に設けることも可能であるが、ゲートラインＧＬ１〜ＧＬｎと第１配線２５１、第２配線２５２、第３配線２５３、及び第４配線２５４との交差領域で寄生容量が発生してしまうことや、直接接触することによる素子破壊の恐れがある。
【００８１】
ドレインドライバ２０４は、シフトレジスタと、レベルシフタと、サンプルホールドバッファと、マルチプレクサとから構成される。ドレインドライバ２０４のシフトレジスタは、液晶パネル２０２の水平方向の画素数に対応するｍ段構成のもので、制御信号群ＤＣＮＴのうちのクロック信号、反転クロック信号及びスタート信号が入力されてアナログＲＧＢ信号のサンプリングを行うためのサンプリング信号を生成する。
【００８２】
レベルシフタは、サンプリング信号をサンプルホールドバッファの動作レベルに変換するための回路である。マルチプレクサは、制御信号群ＤＣＮＴのうちの配列信号に基づいてレベルシフタ２１３からのアナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２を各ラインの画素のＲＧＢ配列に応じた順番に整列させて出力する。サンプルホールドバッファは、レベルシフタからのサンプリング信号に基づいてアナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２をバッファで増幅してドレインラインＤＬ１〜ＤＬｍに出力する。
【００８３】
以下、この実施の形態にかかるデジタルスチルカメラの動作について、説明する。モード設定キー１１２ａの操作により、デジタルスチルカメラのモードが撮影モード（モニタリングモード及び画像記録モード）に設定されている場合には、レンズによって結像された画像に応じてＣＣＤ１２１の各画素が蓄積した電荷に対応する電気信号Ｓｅが垂直ドライバ１２４から供給される駆動信号に従ってサンプルホールド回路１２２に順次入力され、実効部分のアナログ電気信号Ｓｅ’としてＡ／Ｄ変換器１２３に入力される。アナログ電気信号Ｓｅ’は、Ａ／Ｄ変換器１２３によりデジタルの画像データＳｄに変換されてカラープロセス回路１２６に供給される。
【００８４】
カラープロセス回路１２６はデジタルデータＳｄから輝度／色差デジタルデータであるＹＵＶデータをＤＭＡコントローラ１２７に出力し、ＤＭＡコントローラ１２７は、 ＹＵＶデータをＤＲＡＭ１２８に記録・更新する。
【００８５】
ＣＰＵ１３１は、ＤＭＡコントローラ１２７から転送された１フレーム毎のＹＵＶデータをＤＲＡＭ１２８から読み出し、ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４に書き込む。
【００８６】
そして、デジタルビデオエンコーダ１３５は、一定周期毎にＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４より１フレーム分のＹＵＶデータを線順次で読み出してアナログビデオ信号Ｓａを生成し、表示部１１０に出力し、表示部１１０で表示される。ここで、シャッターキー１１２ｂが操作されると、ＣＰＵ１３１からの指示に従ってＣＰＵ１３１がタイミングジェネレータ１２５及びカラープロセス回路１２６を制御して転送動作が停止される。
【００８７】
そして、最後に転送された１フレーム分の電気信号Ｓｅが、サンプルホールド回路１２２、Ａ／Ｄ変換器１２３、及びカラープロセス回路１２６を介してＹＵＶデータに変換される。ＹＵＶデータは、ＤＭＡコントローラ１２７を介して所定のフォーマットで読み出し、画像圧縮伸長回路１３２に入力し圧縮され、記録用メモリ１３０で保存される。
【００８８】
一方、モード設定キー１１２ａの操作により、デジタルスチルカメラのモードが再生モードに設定されている場合には、ＣＰＵ１３１は、「＋」キー１１２ｃまたは「−」キー１１２ｄの操作によって指示された圧縮画像データを記録用メモリ１３０から読み出し、画像圧縮伸長回路１３２で伸長され、ＶＲＡＭコントローラ１３３の制御によりＶＲＡＭ１３４に書き込まれる。この書き込まれたＹＵＶデータは、デジタルビデオエンコーダ１３５によりアナログ化され、アナログビデオ信号Ｓａとして表示部１１０に出力される。
【００８９】
アナログビデオ信号Ｓａはクロマ回路２１１に入力され、ガンマ補正されたアナログビデオ信号ＳＲ１，ＳＧ１，ＳＢ１、垂直同期信号ＶＤ及び水平同期信号ＨＤに分離される。位相比較器２１２は、クロマ回路２１１からの水平同期信号ＨＤ及び液晶コントローラ２０１からの位相比較信号ＣＫＨにより水平方向のタイミングを測り液晶コントローラ２０１に出力する。
【００９０】
液晶コントローラ２０１は、これらの信号に応じて、ドレインドライバ２０４に制御信号群ＤＣＮＴを出力するとともに、ゲートドライバ２０３に制御信号群ＧＣＮＴを出力する。液晶コントローラ２０１からの極性反転制御用信号ＣＫＦに基づき、クロマ回路２１１から出力されたアナログビデオ信号ＳＲ１，ＳＧ１，ＳＢ１は、レベルシフタ２１３で１ラインまたは１フレーム毎に極性反転される。この適宜反転されたアナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２は、制御信号群ＤＣＮＴに応じてドレインドライバ２０４に入力される。
【００９１】
液晶コントローラ２０１が生成した制御信号群ＧＣＮＴ中のｓｔａｒｔ信号ＩＮがゲートドライバ２０３に供給されることによって、ゲートドライバ２０３が動作を開始する。
【００９２】
液晶コントローラ２０１からは、クロック信号が順次供給され、このとき、ゲートラインＧＬ１本毎に出力されるスタート信号により各段にサンプリング信号が転送される。転送されたサンプリング信号は、レベルシフタにより動作レベルに変換し、順次出力される。
【００９３】
アナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２は、マルチプレクサにパラで入力され、制御信号群ＤＣＮＴのうちの配列信号に基づいて各ラインの画素のＲＧＢ配列に応じた順番に整列させて出力される。マルチプレクサから出力されたアナログビデオ信号ＳＲ２，ＳＧ２，ＳＢ２は、レベルシフタからのサンプリング信号に応じてサンプルホールドバッファ内で順次サンプリングされ、内部のバッファーを介してドレインラインＤＬ１〜ＤＬｍにパラ出力される。
【００９４】
ドレインラインＤＬ１〜ＤＬｍにそれぞれ供給された表示信号は、ゲートドライバ２０３による選択に従ってオンされているＴＦＴ２０２ａを介して画素容量２０２ｂに、１水平期間の間で書き込まれる。表示部１１０は、以上のような動作を繰り返すことによって、液晶パネル２０２の各画素の画素容量２０２ｂに表示信号を書き込んでいく。この表示信号に応じて液晶の配向状態が変化し、「暗」または「明」で各画素が表されている画像が液晶パネル２０２に表示される。
【００９５】
上記の実施の形態では、ゲートドライバ２０３は、各段が基本構成としての６つのＴＦＴ２１〜２３、２５〜２７から構成されるものとしていた。しかしながら、ゲートドライバ２０３は、この構成に限られるものではない。ゲートドライバ２０３の他の構成例について、図１３〜図１９を参照して説明する。
【００９６】
図１３に示す構成では、ゲートドライバ２０３の各段（ｋ：１〜ｎの整数）は、基本構成としてのＴＦＴ２１〜２３、２５〜２７に加えて、付加構成としてのＴＦＴ２４を有している。
【００９７】
ＴＦＴ２４は、ドレイン電極がＴＦＴ２５のソース電極に接続され、ソース電極には定電圧Ｖｓｓが供給されている。奇数番目の段ＲＳ（１）、ＲＳ（３）、……におけるＴＦＴ２４のゲート電極には、信号ＣＫ１のレベルを反転した信号¬ＣＫ１（¬は、論理否定を表す。以下、同じ）が第５配線２５６を介して供給され、偶数番目の段ＲＳ（２）、ＲＳ（４）、……におけるＴＦＴ２４のゲート電極には、信号ＣＫ２のレベルを反転した信号¬ＣＫ２が第６配線２５７を介して供給される。
【００９８】
第５配線２５６及び第６配線２５７は、配線２５１〜２５４と同様にＴＦＴ２１〜２３、２５〜２７並びにＴＦＴ２０２ａのソース、ドレイン電極２４７、２４８と同一の金属膜をパターニングすることにより得られている。奇数番目の段ＲＳ（１）、ＲＳ（３）、……におけるＴＦＴ２５のドレイン電極には、信号ＣＫ１が供給され、偶数番目の段ＲＳ（２）、ＲＳ（４）、……におけるＴＦＴ２４のドレイン電極には、信号ＣＫ２が供給される。
【００９９】
ＴＦＴ２４は、図１４に示すように、信号ＣＫ１がハイレベルからローレベルに変化したとき、すなわち信号¬ＣＫ１がローレベルからハイレベルに変化するとオンし、ＴＦＴ２５のソース電極と接続されているゲートラインＧＬにチャージされた電荷を強制的に排出させる。つまり、ＴＦＴ２４は、ＴＦＴ２５からゲートラインＧＬに出力されたハイレベルの出力信号ＯＵＴｋを迅速に定電圧Ｖｓｓに下げる機能を有している。このため、出力信号ＯＵＴｋのハイレベルからローレベルへの立ち下がりを鋭敏にすることができる。
【０１００】
また図１５に示すように、付加構成としてのＴＦＴ３１を設けてもよい。ＴＦＴ３１は、ゲート電極に基準電圧Ｖｄｄが印加され、ドレイン電極が配線２６１に接続され、ソース電極に定電圧Ｖｓｓが供給されている。これにより、ＴＦＴ３１は、配線２６２のディスチャージとともにオンし、配線２６１に蓄積される電荷の量を調整して、配線２６１の電位を安定させるものである。
【０１０１】
図１６に示す構成では、図１５のＴＦＴ３１の替わりに抵抗素子３２を設けている。抵抗素子３２は、十分な大きさの抵抗値を有しており、ＴＦＴ３１と同様に、配線２６１に蓄積される電荷の量を調整して、配線２６１の電位を安定させる機能を有している。
【０１０２】
図１７、図１８に示す構成では、各段ＲＳ（ｋ）（ｋ：１〜ｎの整数）においてそれぞれ図１５、図１６に示す構成にＴＦＴ２４が付加されている。このため、図１１に示すゲートドライバ２０３の全体構成において、各段ＲＳ（１）〜ＲＳ（ｎ）に信号ＣＫ１または信号ＣＫ２のレベルを反転した信号¬ＣＫ１または¬ＣＫ２が適宜供給される。
【０１０３】
ここで、ＴＦＴ２４がなくても動作可能な理由について説明する。ＴＦＴ２５のソース電極から出力される信号ＣＫ１（またはＣＫ２）のレベルがローレベルに変化すると、ハイレベル時にドレイン電極に接続された配線に蓄積された電荷が強制的にディスチャージされることはないものの、出力信号ＯＵＴｋのレベルは、信号ＣＫ１のローレベルまで変化することができる。また上述した各実施の形態では、図１９に示すように、ＴＦＴ２３の替わりに抵抗素子３３を設けてもよい。
【０１０４】
また、上記各実施の形態では、ｎ＋１番目の段ＲＳ（ｎ＋１）の出力信号ＯＵＴｎ＋１をｎ番目の段ＲＳ（ｎ）のＴＦＴ２７のゲート電極に供給し、これによってｎ番目の段ＲＳ（ｎ）の配線２６１の電圧Ｖａをハイ電位からロー電位にシフトさせていた。しかしながら、液晶コントローラ２０１からの制御信号ＧＣＮＴにｎ番目の段ＲＳ（ｎ）の配線２６１のディスチャージ用の信号φを付加し、ハイレベルの出力信号ＯＵＴｎが出力された後、信号φによりｎ番目の段ＲＳ（ｎ）のＴＦＴ２７のゲートをオンしｎ番目の段ＲＳ（ｎ）の配線２６１の電極Ｖａをディスチャージしてもよい。これにより、ｎ＋１番目の段ＲＳ（ｎ＋１）を設けなくても正常に動作することが可能となる。
【０１０５】
また、上記各実施の形態では、図９のタイミングチャートで示したように、１垂直期間が開始するとコントローラからハイレベルのスタート信号ＩＮをゲートドライバ２０３の１番目の段ＲＳ（１）に供給するものとしていた。しかしながら、この場合におけるスタート信号ＩＮは、ｎ番目の段ＲＳ（ｎ）から出力される出力信号ＯＵＴｎと同じである。
【０１０６】
従って、ゲートドライバ２０３を連続駆動させる場合には、１番最初にイニシャルパルスとしてハイレベルのスタート信号ＩＮを供給する以外は、ｎ番目の段ＲＳ（ｎ）からの出力信号ＯＵＴｎを１番目の段ＲＳ（１）のＴＦＴ２１に供給するものとしてもよい。この場合、一番最初のスタート信号ＩＮにより、出力信号ＯＵＴｎがハイレベルになるが、このタイミングではドレインラインＤＬにプリチャージ電圧が供給されていないので特に問題ない。
【０１０７】
上記各実施の形態では、ゲートドライバ２０３にクロック信号や定電圧等が供給される配線２５１〜２５７が設けられた配線領域２１６にシール材４１を設けたのでゲートドライバ２０３のＴＦＴ２１〜２３、２５〜２７をギャップ材４２により損壊する恐れがなく、基板面積を小さくすることができる。上記各実施の形態では、配線２５１〜２５７上全てにシール材４１を設けたが、配線２５１〜２５７のうちの一本でもシール材４１と重なっていれば重なった分だけ、小型化することができる。
【０１０８】
上記各実施の形態では、ＴＦＴ２１〜２３、２５〜２７が画素ＴＦＴ２０２ａと実質的に同じ材料、同じ構造で形成されているため、頭頂部が十分低いのでシール材４１内部に配置することができる。
【０１０９】
上記単層素子及び配線は、通常、ＴＦＴ基板５上に形成された導電膜や絶縁膜等を所定の形状にパターニングすることにより形成される。このため、単層素子や配線上にギャップ材４２が乗り上げた状態でＴＦＴ基板５と対向基板６とを圧着しても、単層素子や配線が破損してしまうことはない。
【０１１０】
上記構成の液晶表示パネルを製造する際には、第１の実施の形態と同様に、ＴＦＴ基板５と対向基板６との圧着工程で、ギャップ材４２がゲートドライバ２０３の多層素子（多層素子の中でも特にアクティブ素子）上に乗り上げないようにする。このため、シール材４１の充填領域と多層素子領域２１５との間にマージン（例えば０．１９（ｍｍ）程度）を設ける。これにより、上記圧着工程でギャップ材４２がゲートドライバ２０３の多層素子上に乗り上げて破壊してしまうことを防止できる。
【０１１１】
また、上記と同様に、ドレインドライバ２０４を多層素子が形成される多層素子領域と、単層素子及び配線が形成される非多層素子領域とに分け、シール部４をドレインドライバ２０４の非多層素子領域に重なるように形成してもよい。即ち、画像表示部１、ゲートドライバ２の多層素子領域２１５、及び、ドレインドライバの多層素子領域の周りを囲むようにシール部４を形成してもよい。このようにしても、上記圧着工程でギャップ材４２がドレインドライバ３の回路を破壊してしまうことを防止できる。
【０１１２】
以上のように、シール部４が画像表示部１、ゲートドライバ２０３の多層素子領域２１５に重ならないようにそれらの周囲に形成されているため、画像表示部１及びゲートドライバ２の回路が、上記圧着工程でギャップ材４２により破損してしまうことを防止できる。これにより、液晶表示パネルの高い歩留まりを実現することができる。
【０１１３】
また、液晶表示パネルは、ＴＦＴの組み合わせにより構成される駆動装置を有していれば単純マトリックス駆動型の表示パネルでもよい。この場合も、上記と同様に、少なくとも多層素子の形成領域を除いた領域にギャップ材４２を含むシール材４１を充填することにより、素子破壊を防止することができる。
【０１１４】
また、上記シール材４１は、例えば所定の熱や光を加えることにより固化してＴＦＴ基板５と対向基板６とを結合するものであってもよい。
【０１１５】
また、本発明は、光学的手段として液晶に限らず、１対の基板間に様々な回路が形成されている表示パネル（例えばプラズマディスプレイパネル、ＦＥＤ（Field Emission Display）等）に適用可能である。
【０１１６】
【発明の効果】
以上の説明から明らかなように、本発明によって、表示パネルの高い歩留まりを実現することができる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる液晶表示パネルの構成図である。
【図２】２枚の基板を接着する際の接着材の広がりを示す図である。
【図３】図１に示す液晶表示パネルを製造する際の、シール材の充填領域を示す平面図である。
【図４】液晶表示素子を備えたデジタルスチルカメラを示す斜視図である。
【図５】図４のデジタルスチルカメラの構成を示すブロック図である。
【図６】図５の表示部を示す回路図である。
【図７】第２の実施の形態にかかる液晶表示パネルの構成を示す断面図である。
【図８】ゲートドライバのシフトレジスタの１段を示す回路図である。
【図９】図８に示すシフトレジスタの波形チャートを示す図である。
【図１０】シフトレジスタのＴＦＴ及び画素ＴＦＴを示す断面図である。
【図１１】図８に示す液晶表示パネルを製造する際の、シール材の充填領域を示す平面図である。
【図１２】図８に示す液晶表示パネルを製造する際の、シール材の他の充填領域を示す平面図である。
【図１３】シフトレジスタの他の構成例を示す断面図である。
【図１４】図１３に示すシフトレジスタの波形チャートを示す図である。
【図１５】シフトレジスタの他の構成例を示す断面図である。
【図１６】シフトレジスタの他の構成例を示す断面図である。
【図１７】シフトレジスタの他の構成例を示す断面図である。
【図１８】シフトレジスタの他の構成例を示す断面図である。
【図１９】シフトレジスタの他の構成例を示す断面図である。
【図２０】従来の液晶表示パネルの構成を示す断面図である。
【図２１】従来の液晶表示パネルの他の構成例を示す断面図である。
【符号の説明】
１・・・画像表示部、２・・・ゲートドライバ、３・・・ドレインドライバ、４・・・シール部、５・・・ＴＦＴ基板、６・・・対向基板、１１・・・共通電極、１２・・・画素電極、１３・・・ＴＦＴ（Thin Film Transistor ）、１４・・・ゲートライン、１５・・・ドレインライン、４１・・・シール材、４２・・・ギャップ材、２１５・・・多層素子領域、２１６・・・非多層素子領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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