(57)【特許請求の範囲】
【請求項１】
第１主面および第２主面を有する第１導電型の第１半導体層と、前記第１半導体層の第１主面上に配設された低不純物濃度である第２導電型の第２半導体層と、前記第２半導体層の表面上に配設された前記第２半導体層よりも高い不純物濃度である第１導電型の第３半導体層と、前記第３半導体層表面から前記第３半導体層を貫通し前記第２半導体層に達するように形成された溝と、前記溝により前記第３半導体層が分割されてできた複数の半導体領域のうちの少なくとも一部の半導体領域の表面層に選択的に形成された第２導電型の第４半導体層と、前記溝の内側に配設された絶縁膜と、前記絶縁膜を介して前記第３半導体層と対向して前記溝内に配設された制御電極と、前記第３および第４半導体層の表面に配設された第１主電極と、前記第１半導体層の第２主面上に配設された第２主電極とを備え、前記第１主電極は、前記溝により前記第３半導体層が分割されてできた複数の半導体領域のうちの前記第４半導体層が形成された半導体領域では、前記第３半導体層と前記第４半導体層の両方に接触し、前記溝により前記第３半導体層が分割されてできた複数の半導体領域のうちの前記第４半導体層が形成されていない半導体領域では、前記第３半導体層上の層間絶縁膜を貫通する４μｍ2以下の開口部を介して第３半導体層のみに接触していることを特徴とする絶縁ゲート型半導体装置。
【請求項２】
第１主面および第２主面を有する第１導電型の第１半導体層と、前記第１半導体層の第１主面上に配設された低不純物濃度である第２導電型の第２半導体層と、前記第２半導体層の表面上に配設された前記第２半導体層よりも高い不純物濃度である第１導電型の第３半導体層と、前記第３半導体層表面から前記第３半導体層を貫通し前記第２半導体層に達するように形成された溝と、前記溝により前記第３半導体層が分割されてできた複数の半導体領域のうちの少なくとも一部の半導体領域の表面層に選択的に形成された第２導電型の第４半導体層と、前記溝の内側に配設された絶縁膜と、前記絶縁膜を介して前記第３半導体層と対向して前記溝内に配設された制御電極と、前記第３および第４半導体層の表面に配設された第１主電極と、前記第１半導体層の第２主面上に配設された第２主電極とを備え、前記第１主電極は、前記溝により前記第３半導体層が分割されてできた複数の半導体領域のうちの前記第４半導体層が形成された半導体領域では、前記第３半導体層と前記第４半導体層の両方に高抵抗の膜を介して接触し、前記溝により前記第３半導体層が分割されてできた複数の半導体領域のうちの前記第４半導体層が形成されていない半導体領域では、前記第３半導体層上の層間絶縁膜を貫通する開口部を介して第３半導体層のみに高抵抗の膜を介して接触していることを特徴とする絶縁ゲート型半導体装置。
【請求項３】
前記溝により前記第３半導体層が分割されてできた複数の半導体領域のうちの前記第４半導体層が形成されていない半導体領域毎に前記開口部が１ヶ所であることを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＩＧＢＴなどの絶縁ゲート型半導体装置に関するものである。
【０００２】
【従来の技術】
電力変換装置の低消費電力化が進む中で、その装置の中で中心的な役割を果たすパワーデバイスへの低消費電力化に対する期待は大きく、その中でも伝導度変調効果により、低オン電圧が達成でき、ゲート駆動が可能な絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴという）の使用は定着してきている。ウエハー表面にゲート電極を設けるいわゆるプレーナ型ＩＧＢＴに比べ、表面から溝構造を形成しその中にゲート電極を埋設するトレンチ型ＩＧＢＴはその両脇にチャネルを形成するので、チャネル密度を大きくする事ができるのでオン電圧をさらに低くする事ができるため近年普及しつつある。
【０００３】
このトレンチ型ＩＧＢＴの構造を図９を例にして説明する。図９は、ストライプ状のトレンチゲートを有するｎチャネル型ＩＧＢＴを、トレンチゲートを横切る方向に切断した断面図である。この図において、Ｐ型で高濃度のシリコン基盤１とＮ型で低濃度のドリフト層２からなるシリコンウエハーの表面にＰ型ベース領域３が形成され、その表面層に選択的にｎ+ソース領域４が形成されている。また、ｎ+ソース領域４の表面からＰ型ベース領域３を貫通してＮ型ドリフト層２に達するトレンチが形成され、そのトレンチの内部には、ゲート酸化膜５を挟んで多結晶シリコンからなる制御用電極としてゲート電極６が充填されている。このゲート電極６の上部にはこれを覆うように層間絶縁膜７が形成されており、さらにその上部にはエミッタ電極８がｎ+ソース領域４とＰ型ベース領域３に共通に接触するように設けられている。さらにこの上部にパシベーション膜としてチッ化膜やアモルファルシリコンが形成されることがあるが、図では省略してある。また、Ｐ型のシリコン基盤１の反対側表面にはコレクタ電極９が設けられている。
【０００４】
まずこのトレンチ型ＩＧＢＴをオン状態にする動作を説明する。
エミッタ電極８は通常アースに接地し、これよりも高い電圧をコレクタ電極９に印加した状態で、ゲート電極６の電圧が閾値よりも低い電圧では素子はオフ状態であるので、これに閾値より高い電圧を印加すると、ゲート駆動回路１０よりゲート抵抗１１を介してゲート電極６には電荷が蓄積され始める。同時にＰ型ベース領域３でゲート酸化膜５を介してゲート電極６に接している部分はＮ型に反転してチャネル部を形成する。これにより電子電流がエミッタ電極８から、ｎ+ソース領域４、Ｐ型ベース領域３のチャネル領域を通り、Ｎ型ドリフト層２に注入される。この注入された電子によりＰ型のシリコン基盤１とＮ型ドリフト層２との間が順バイアスされて、コレクタ電極９から正孔が注入される。この時のＩＧＢＴのエミッタ電極８−コレクタ電極９間の電圧降下がオン電圧である。
【０００５】
次にＩＧＢＴをオン状態からオフ状態にするには、エミッタ電極８とゲート電極６間の電圧を閾値以下にすることによって、ゲート電極６に蓄積されていた電荷はゲート抵抗１１を介してゲート駆動回路１０へ放電される。その際、Ｎ型に反転していたチャネル領域がＰ型に戻り、チャネル領域が無くなることにより電子の供給がなされなくなる。これにより正孔の注入も無くなるので、Ｎ型ドリフト層２内に蓄積されていた電子と正孔がそれぞれコレクタ電極９とエミッタ電極８にはきだされるか、互いに再結合することにより電流は消滅し、オフ状態になる。
【０００６】
このトレンチ型ＩＧＢＴのオン電圧をさらに低減するためにさまざまな改善方法が提案されているが、特開平５−２４３５６１号公報の図１０１で開示されているＩＥＧＴ（INJECTION  ENHANCED  GATE  BIPOLOR  TRANSISTOR）はダイオードのオン電圧に近い限界の特性が出せるものである。これはセルのｎ+ソース領域およびＰ型ベース領域の一部を絶縁層により被覆してこれらの領域とエミッタ電極がコンタクトしないようにしたものである。この動作は基本的にトレンチ型ＩＧＢＴと同じであるが、ｎ+ソース領域とＰ型ベース領域とがエミッタ電極とコンタクトしていない部分のＰ型ベース層の下の正孔は、エミッタ電極に吐き出されにくいためにここに蓄積し、Ｎ型ドリフト層のキャリア濃度分布はダイオードのそれに近くまでになり、通常のトレンチ型ＩＧＢＴのオン電圧よりも低くなるものである。しかしパワーデバイスには低オン電圧以外にも高速スイッチング特性も要求されており、これの改善も重要な課題となっている。
【０００７】
【発明が解決しようとする課題】
上述したトレンチ型ＩＧＢＴおよびＩＥＧＴはトレンチ構造を高密度で形成してあるために、ゲート電極とエミッタ電極間の容量も大きなものとなる。 ＩＧＢＴの動作で説明した様に、オンおよびオフ動作に移行するときにはこの容量に充放電する必要があるが、容量が大きい場合には充放電時間の増加と共にそこでの発生損失の増加をもたらす。パワーデバイスの発生損失はオン電圧で決まる定常損失と、オンおよびオフ動作時のスイッチング損失の和として発生するので、このスイッチング損失つまりゲート電極とエミッタ電極間の容量を低減することが重要である。
【０００８】
この発明は上記の問題を解決するためのになされたもので、トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ並みの低い状態のままで、スイッチング損失も低くし、トータルの発生損失を低減した絶縁ゲート型半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明の絶縁ゲート型半導体装置は、第１主面および第２主面を有する第１導電型の第１半導体層と、前記第１半導体層の第１主面上に配設された低不純物濃度である第２導電型の第２半導体層と、前記第２半導体層の表面上に配設された前記第２半導体層よりも高い不純物濃度である第１導電型の第３半導体層と、前記第３半導体層表面から前記第３半導体層を貫通し前記第２半導体層に達するように形成された溝と、前記溝により前記第３半導体層が分割されてできた複数の半導体領域のうちの少なくとも一部の半導体領域の表面層に選択的に形成された第２導電型の第４半導体層と、前記溝の内側に配設された絶縁膜と、前記絶縁膜を介して前記第３半導体層と対向して前記溝内に配設された制御電極と、前記第３および第４半導体層の表面に配設された第１主電極と、前記第１半導体層の第２主面上に配設された第２主電極とを備え、前記第１主電極は、前記溝により前記第３半導体層が分割されてできた複数の半導体領域のうちの前記第４半導体層が形成された半導体領域では、前記第３半導体層と前記第４半導体層の両方に接触し、前記溝により前記第３半導体層が分割されてできた複数の半導体領域のうちの前記第４半導体層が形成されていない半導体領域では、前記第３半導体層上の層間絶縁膜を貫通する４μｍ2以下の開口部を介して第３半導体層のみに接触したものである。
この構成によれば、トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ並みの低い状態のままで、スイッチング損失も低くし、トータルの発生損失を低減することができ、且つ、逆耐圧の低下を抑制することができる。
【００１０】
またこの発明の絶縁ゲート型半導体装置は、第１主面および第２主面を有する第１導電型の第１半導体層と、前記第１半導体層の第１主面上に配設された低不純物濃度である第２導電型の第２半導体層と、前記第２半導体層の表面上に配設された前記第２半導体層よりも高い不純物濃度である第１導電型の第３半導体層と、前記第３半導体層表面から前記第３半導体層を貫通し前記第２半導体層に達するように形成された溝と、前記溝により前記第３半導体層が分割されてできた複数の半導体領域のうちの少なくとも一部の半導体領域の表面層に選択的に形成された第２導電型の第４半導体層と、前記溝の内側に配設された絶縁膜と、前記絶縁膜を介して前記第３半導体層と対向して前記溝内に配設された制御電極と、前記第３および第４半導体層の表面に配設された第１主電極と、前記第１半導体層の第２主面上に配設された第２主電極とを備え、前記第１主電極は、前記溝により前記第３半導体層が分割されてできた複数の半導体領域のうちの前記第４半導体層が形成された半導体領域では、前記第３半導体層と前記第４半導体層の両方に高抵抗の膜を介して接触し、前記溝により前記第３半導体層が分割されてできた複数の半導体領域のうちの前記第４半導体層が形成されていない半導体領域では、前記第３半導体層上の層間絶縁膜を貫通する開口部を介して第３半導体層のみに高抵抗の膜を介して接触したものである。
【００１１】
またこの発明の絶縁ゲート型半導体装置は、前記溝により前記第３半導体層が分割されてできた複数の半導体領域のうちの前記第４半導体層が形成されていない半導体領域毎に前記開口部が１ヶ所である。
【００１５】
【発明の実施の形態】
実施の形態１．
図１は、第１の態様における装置をトレンチゲートを横切る方向に切断した断面図である。
図１において、１は第１主面および第２主面を有する第１導電型の第１半導体層であるＰ型のシリコン基盤；２は第１主面上に配設された低不純物濃度の第２導電型の第２半導体層であるＮ型ドリフト層；３はＮ型ドリフト層２の表面上に配設された、Ｎ型ドリフト層２よりも高い不純物濃度の第１導電型の第３半導体層であるＰ型ベース領域；４はＰ型ベース領域３の表面に選択的に形成された第２導電型の第４半導体層であるｎ+ソース領域；５はｎ+ソース領域４表面からＰ型ベース領域３を貫通しＮ型ドリフト層２に達するように形成された溝の内側に配設された絶縁膜であるゲート酸化膜；６はゲート酸化膜５を介してＰ型ベース領域３と対抗して前記溝内に配設された制御電極であるゲート電極；７は層間絶縁膜、８はＰ型ベース領域３およびｎ+ソース領域４の表面に配設された第１主電極であるエミッタ電極；９はシリコン基盤１の第２主面上に配設された第２主電極であるコレクタ電極である。なお、以下の実施の形態においても同じ符号は同じ構成を意味している。
【００１６】
図２は、ＩＥＧＴ構造の一例を示す断面図であり、ｎ+ソース領域４およびＰ型ベース領域３とエミッタ電極８とが直接コンタクトするセルと、層間絶縁膜７の被覆により直接コンタクトしないセルの比率が、１：２である場合を示している。なお制御電極として働かないポリシリコンは１２として区別した。
【００１７】
図３は、Ｐ型ベース領域３およびｎ+ソース領域４がエミッタ電極８に接する長さと接しない長さの比と（図では横軸に長さ比と記載した）、オン電圧との関係を示す図である。すなわち、層間絶縁膜７により被覆されたセルの比率を変化させた場合のオン電圧の傾向を示す図である（黒丸）。この結果より層間絶縁膜７で被覆する比率が０から大きくするとオン電圧は低下し、ＩＥＧＴの効果で正孔が層間絶縁膜７で被覆された下にたまる効果が現れていることが分かる。しかしそれ以上層間絶縁膜７で被覆する割合を増加させると、オン電圧が増加し始める。この原因は、ＩＥＧＴの効果でオン電圧が低下するよりも、チャネルの密度が低下するためにその部分の抵抗増加の効果が大きく、トータルとしてオン電圧が増加するためである。よってその比率には最適値が存在する。
【００１８】
また図４は、Ｐ型ベース領域３およびｎ+ソース領域４がエミッタ電極８に接する長さと接しない長さの比と（図では横軸に長さ比と記載した）、ターンオン損失との関係を示す図である。すなわち、ＩＥＧＴにおけるターンオン時の損失と層間絶縁膜７で被覆する割合に対する依存性を示す図である（黒丸）。図より層間絶縁膜７で被覆する割合を増加させるとターンオン時の損失も増加することが分かる。この原因は被覆する割合を増加させても制御電極が同じだけあるので、これらとエミッタ電極間の容量を充電する必要があることと、ＩＥＧＴの効果を出す為にＮ型ドリフト層に溜める正孔の量が増加している為に、その注入に時間が必要な為である。
【００１９】
また図５はＰ型ベース領域３およびｎ+ソース領域４がエミッタ電極８に接する長さと接しない長さの比と（図では横軸に長さ比と記載した）、ターンオフ損失との関係を示す図である。図５の結果は、傾向はターンオン時と同一である。よってオン電圧、ターンオン損失およびターンオフ損失を考慮してそのトータルが最低となるようにするには層間絶縁膜７で被覆する割合を決めることが必要となる。
【００２０】
これに対しこの発明の第１の態様は、制御電極として働かないポリシリコン１２は形成しないものであるので、制御電極として作用しないポリシリコンとエミッタ電極間の容量はなくなり、充放電の時間は短縮できる。この効果は図４、５の白丸で示した様に、損失は従来のＩＥＧＴ構造の場合に比べて低く押さえる事ができ、特に層間絶縁膜７で被覆する比率を増加させたものほど効果は顕著である。またオン電圧は図３の白丸で示したようにＩＥＧＴと同様の傾向を示しており、ＩＥＧＴの効果は維持されている。またこれらの図よりＰ型ベース領域３およびｎ+ソース領域４がエミッタ電極８に接する部分のＰ型ベース領域のトレンチ溝にはさまれた部分の長さがそれ以外のＰ型ベース領域の長さに対する比は１：２から１：７が適当であることが分かる。
【００２１】
実施の形態２．
図６は第２の態様における装置をトレンチゲートを横切る方向に切断した断面図である。この例では制御電極として働かないポリシリコン１２はその上の層間絶縁膜に窓を開けてエミッタ電極８と短絡している。このことによりポリシリコン１２とエミッタ電極８間には容量成分は発生しないので、ターンオフ時やターンオン時などのスイッチング時の時間が短縮できる。
【００２２】
実施の形態３．
図７は第３の態様における装置をトレンチゲートを横切る方向に切断した断面図である（第１例）。ＩＧＢＴのゲート電極６には閾値以下の電圧状態で、コレクタ電極９にはエミッタ電極８に対し正の大きな電圧を印加していわゆる逆耐圧特性を出す場合、図９のような一般的なトレンチ型ＩＧＢＴではＮ型ドリフト層２への空乏層端１３はトレンチの溝の先端とＰ型ベース領域３から伸びるが、図９のようにトレンチセルが狭い間隔でレイアウトしてある場合、図の破線の様に空乏層端１３はほぼトレンチの先端より伸びる。これに対し図１に示した第１の態様では、Ｐ型ベース領域３がエミッタ電極８と短絡していない部分はエミッタ電極８に対して浮いており、さらに間隔も広いので空乏層は延びにくく、空乏層端１３は図１の破線の様に湾曲した部分ができて、結果として逆耐圧は低下してしまう。この問題を解決するため、第３の態様ではＰ型ベース領域３がエミッタ電極８に対し浮いている部分の層間絶縁膜７に穴を開けて、エミッタ電極８に対して短絡している。この穴が大きい場合にはその下に溜まった正孔がここから吐き出されてしまい、ＩＥＧＴ効果がそこなわれてしまうので、良好なコンタクトが得られない程度まで小さくすることが重要である。そのサイズとしては４μｍ2以下程度でよく、また電位を安定化させるだけの目的であるのでＰ型ベース領域３が分離されている場合、それぞれに対し何処か一ヶ所に窓があいてあれば十分である。この結果これまで浮いていたＰ型ベース領域３はエミッタ電極８と同電位となり、ここから空乏層が伸びるために、逆耐圧は低下しない。
【００２３】
図８は第３の態様における装置をトレンチゲートを横切る方向に切断した断面図である（第２例）。この例では符号１４として示したチッ化膜やアモルファスなどの高抵抗の膜を利用してＰ型ベース領域３とエミッタ電極８間を短絡して上述した第１例と同様の効果を得るものである。
【００２４】
【発明の効果】
この発明によれば、トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ並みの低い状態のままで、スイッチング損失も低くし、トータルの発生損失を低減した絶縁ゲート型半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の態様における装置をトレンチゲートを横切る方向に切断した断面図である。
【図２】ＩＥＧＴ構造の一例を示す断面図である。
【図３】Ｐ型ベース領域およびｎ+ソース領域がエミッタ電極に接する長さと接しない長さの比と、オン電圧との関係を示す図である。
【図４】Ｐ型ベース領域およびｎ+ソース領域がエミッタ電極に接する長さと接しない長さの比と、ターンオフ損失との関係を示す図である。
【図５】Ｐ型ベース領域３およびｎ+ソース領域４がエミッタ電極８に接する長さと接しない長さの比と、ターンオン損失との関係を示す図である。
【図６】この発明の第２の態様における装置をトレンチゲートを横切る方向に切断した断面図である。
【図７】この発明の第３の態様における装置をトレンチゲートを横切る方向に切断した断面図である。
【図８】この発明の第３の態様における装置をトレンチゲートを横切る方向に切断した断面図である。
【図９】ストライプ状のトレンチゲートを有する一般的なｎチャネル型ＩＧＢＴを、トレンチゲートを横切る方向に切断した断面図である。
【符号の説明】
１  シリコン基板、  ２  Ｎ型ドリフト層、  ３  Ｐ型ベース領域、
４  ｎ+ソース領域、  ５  ゲート酸化膜、  ６  ゲート電極、
７  層間絶縁膜、  ８  エミッタ電極、  ９  コレクタ電極、
１０  ゲート駆動回路、  １１  ゲート抵抗、  １２  制御電極として働かないポリシリコン、  １３  空乏層端、  １４  高抵抗の膜
【図１】
0004581179.tif 000002
【図２】
0004581179.tif 000003
【図３】
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【図４】
0004581179.tif 000005
【図５】
0004581179.tif 000006
【図６】
0004581179.tif 000007
【図７】
0004581179.tif 000008
【図８】
0004581179.tif 000009
【図９】
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