(57)【特許請求の範囲】
【請求項１】
ｎ本のバスラインに供給すべきｎ個の第１の駆動信号を順次生成し、ｎ番目の前記第１の駆動信号の次に第１の比較信号を生成する第１のシフトレジスタと、
前記ｎ番目の第１の駆動信号の信号レベルと前記第１の比較信号の信号レベルとを比較して第１の比較結果を出力する第１の排他的論理和回路と、
前記第１の比較結果に基づいて、前記第１のシフトレジスタへの電力の供給／遮断を切り替える第１の切替部と、
前記第１のシフトレジスタに同期して、前記ｎ本のバスラインに供給すべきｎ個の第２の駆動信号を順次生成し、ｎ番目の前記第２の駆動信号の次に第２の比較信号を生成する第２のシフトレジスタと、
前記ｎ番目の第２の駆動信号の信号レベルと前記第２の比較信号の信号レベルとを比較して第２の比較結果を出力する第２の排他的論理和回路と、
前記第２の比較結果に基づいて、前記第２のシフトレジスタへの電力の供給／遮断を切り替える第２の切替部と、
前記第１及び第２の駆動信号の論理和を出力する論理和回路と
を有することを特徴とする液晶駆動回路。
【請求項２】
請求項１記載の液晶駆動回路において、
前記第１の切替部は、
前記第１の排他的論理和回路の出力信号が入力し、入力クロックに同期して出力が変化する第１のＤフリップフロップと、
前記第１のＤフリップフロップの出力に基づいて前記電力の供給／遮断を切り替える第１のスイッチング素子とを有し、
前記第２の切替部は、
前記第２の排他的論理和回路の出力信号が入力し、前記入力クロックに同期して出力が変化する第２のＤフリップフロップと、
前記第２のＤフリップフロップの出力に基づいて前記電力の供給／遮断を切り替える第２のスイッチング素子とを有していること
を特徴とする液晶駆動回路。
【請求項３】
２枚の基板間に液晶を封止し、前記基板上に形成された複数のバスラインを制御して前記液晶を駆動する液晶駆動回路を備えた液晶表示装置において、
前記液晶駆動回路は、前記請求項１又は２に記載の液晶駆動回路を用いていること
を特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲートドライバやデータドライバ等の液晶駆動回路及びそれを用いた液晶表示装置に関し、特に、ガラス基板上に画素領域と共に一体的に形成される液晶駆動回路及びそれを用いた液晶表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、アレイ基板と対向基板とを所定の間隙で貼り合わせ、当該間隙に液晶を封入している。アクティブマトリクス型の液晶表示装置の場合、アレイ基板上には複数のデータバスラインが互いに平行に形成されている。また、データバスラインとほぼ直交する方向に延びる複数のゲートバスラインが互いに平行に形成されている。各データバスラインはデータバスライン駆動回路に接続されており、データバスライン毎に所定の階調電圧が印加されるようになっている。また、複数のゲートバスラインのそれぞれは、ゲートバスライン駆動回路に接続されている。ゲートバスライン駆動回路は内蔵のシフトレジスタから出力されるビット出力に同期して、複数のゲートバスライン上に順にゲートパルスを出力するようになっている。
【０００３】
ゲートバスラインとデータバスラインとで画定される領域が画素領域となる。
マトリクス状に配置される各画素領域には薄膜トランジスタと表示電極とが形成されている。各ゲートバスラインは、行方向に並ぶ複数の薄膜トランジスタのゲート電極に接続されている。また、各データバスラインは、列方向に並ぶ複数の薄膜トランジスタのドレイン電極に接続されている。
【０００４】
ゲートバスライン駆動回路により複数のゲートバスラインのいずれか１つにゲートパルスが出力されると、当該ゲートバスラインに接続されている複数の薄膜トランジスタがオン状態になる。これにより、データバスライン駆動回路から複数のデータバスラインのそれぞれに印加されている階調電圧が各画素電極に印加される。
【０００５】
近年の低温ポリシリコンプロセス技術の発展に伴い、アレイ基板上に画素領域を形成するのと同時に周辺回路を形成する周辺回路一体型液晶表示装置が製造されるようになってきている。周辺回路として上述のゲートバスライン駆動回路やデータバスライン駆動回路が含まれる。
【０００６】
周辺回路一体型液晶表示装置には一般に、ガラス基板上に一体的に形成した周辺回路に断線や短絡等の欠陥が生じても、当該欠陥を自動的に修正する欠陥救済用の冗長回路が設けられている。冗長回路を持たせることにより、欠陥の生じたアレイ基板を廃棄したりする無駄を防止でき、製造歩留まりの低下を極力抑えることができる。
【０００７】
周辺回路の一つであるゲートバスライン駆動回路やデータバスライン駆動回路にも欠陥救済用の冗長回路が設けられている。例えば、ゲートバスライン駆動回路内の欠陥救済の冗長回路として以下のようなものがある。図９は、ゲートバスライン駆動回路内のシフトレジスタの欠陥を救済する従来の冗長回路を示している。図９に示す冗長回路は、まず、複数系統（図９では２系統）のシフトレジスタ１００、１０２を有している。なお、ここでは、シフトレジスタ１００、１０２を用いて３本のゲートバスラインＬｎ−２、Ｌｎ−１、Ｌｎのいずれかを選択してゲートパルスを出力する場合を例にとっているが、より多数の例えばゲートバスラインＬ１〜Ｌｎを２系統のシフトレジスタのそれぞれを用いて制御するようにしてもよい。
【０００８】
正常動作時の各シフトレジスタ１００、１０２は、スタートインプット信号ＳＩの入力後、ビット出力線Ｑｎ−２、Ｑｎ−１、Ｑｎの出力がこの順に所定時間だけ“Ｈ（ハイ）”レベルになるように動作する。
【０００９】
シフトレジスタ１００のビット出力線Ｑｎ−２は、２入力オア（ＯＲ）回路１０４の一入力端子に接続され、シフトレジスタ１０２のビット出力線Ｑｎ−２は、２入力ＯＲ回路１０４の他入力端子に接続されている。２入力ＯＲ回路１０４の出力端子は、ゲートバスラインＬｎ−２に接続されている。
【００１０】
同様に、シフトレジスタ１００のビット出力線Ｑｎ−１は、２入力ＯＲ回路１０６の一入力端子に接続され、シフトレジスタ１０２のビット出力線Ｑｎ−１は、２入力ＯＲ回路１０６の他入力端子に接続されている。２入力ＯＲ回路１０６の出力端子は、ゲートバスラインＬｎ−１に接続されている。
【００１１】
シフトレジスタ１００のビット出力線Ｑｎは、２入力ＯＲ回路１０８の一入力端子に接続され、シフトレジスタ１０２のビット出力線Ｑｎは、２入力ＯＲ回路１０８の他入力端子に接続されている。２入力ＯＲ回路１０８の出力端子は、ゲートバスラインＬｎに接続されている。
【００１２】
このように、２系統のシフトレジスタ１００、１０２を用意して各ビット出力線のＯＲをとる冗長回路を持たせることにより、シフトレジスタ１００、１０２のいずれか一方の回路で断線等のオープン欠陥が生じても自動的に修正することができる。例えばシフトレジスタ１００内の回路が断線して、ビット出力線Ｑｎ−１の出力が常時“Ｌ（ロー）”となる“Ｌ”固定不良が生じても、ＯＲ回路１０６でシフトレジスタ１００、１０２の２つのビット出力線Ｑｎ−１の論理和が得られるため、シフトレジスタ１０２のビット出力線Ｑｎ−１の正常な出力を利用して所定のタイミングで一定期間だけゲートバスラインＬｎ−１にゲートパルスを出力することができる。
【００１３】
ところが、この冗長回路ではシフトレジスタ１００、１０２のいずれか一方の回路内で配線短絡によるショート欠陥が生じた場合には修正することができない。例えばシフトレジスタ１００内のショート欠陥によりビット出力線Ｑｎ−１に常時“Ｈ”が出力される“Ｈ”固定不良が生じると、ＯＲ回路１０６の出力は常時“Ｈ”になってしまい欠陥の修正ができない。
【００１４】
そこで、図９に示す冗長回路を改良した図１０に示す冗長回路が用いられている。図１０は、図９に示すシフトレジスタ１００、１０２のうちシフトレジスタ１００側の系統だけを示している。シフトレジスタ１０２側の構成も図１０と同様であるのでその説明は省略する。
【００１５】
シフトレジスタ１００のビット出力線Ｑｎ−２は、２入力アンド（ＡＮＤ）回路１１８の一入力端子に接続されると共に、排他的論理和（ＥＸＯＲ）回路１１２の一入力端子に接続されている。ビット出力線Ｑｎ−１は、２入力ＡＮＤ回路１２０の一入力端子に接続されると共に、ＥＸＯＲ回路１１２の他入力端子、及びＥＸＯＲ回路１１４の一入力端子に接続されている。ビット出力線Ｑｎは、２入力ＡＮＤ回路１２２の一入力端子に接続されると共に、ＥＸＯＲ回路１１４の他入力端子、及びＥＸＯＲ回路１１６の一入力端子に接続されている。
【００１６】
ＥＸＯＲ回路１１２の出力端子はＡＮＤ回路１１８の他入力端子に接続されている。ＥＸＯＲ回路１１４の出力端子はＡＮＤ回路１２０の他入力端子に接続されている。ＥＸＯＲ回路１１６の出力端子はＡＮＤ回路１２２の他入力端子に接続されている。
【００１７】
ＡＮＤ回路１１８の出力端子は図９に示すＯＲ回路１０４の一入力端子に接続されている。ＡＮＤ回路１２０の出力端子は図９に示すＯＲ回路１０６の一入力端子に接続されている。ＡＮＤ回路１２２の出力端子は図９に示すＯＲ回路１０８の一入力端子に接続されている。
【００１８】
この構成における正常時の動作について、ゲートバスラインＬｎ−１を選択してゲートパルスを出力させる場合を例にとって説明する。シフトレジスタ１００のビット出力線Ｑｎ−２の出力は“Ｈ”から“Ｌ”に変化し、ビット出力線Ｑｎ−１の出力は“Ｌ”から“Ｈ”に変化し、ビット出力線Ｑｎの出力は“Ｌ”に維持されている。
【００１９】
このため、ＥＸＯＲ回路１１２は、ビット出力線Ｑｎ−２の出力が“Ｈ”になり、ビット出力線Ｑｎ−１の出力が“Ｌ”になるため“Ｈ”を出力する。ＡＮＤ回路１１８は、ビット出力線Ｑｎ−２の出力が“Ｌ”になり、ＥＸＯＲ回路１１２から“Ｈ”が入力するため“Ｌ”を出力する。
【００２０】
ＥＸＯＲ回路１１４は、ビット出力線Ｑｎ−１から“Ｈ”が入力し、ビット出力線Ｑｎから“Ｌ”が入力するため“Ｈ”を出力する。ＡＮＤ回路１２０は、ビット出力線Ｑｎ−１から“Ｈ”が入力し、ＥＸＯＲ回路１１４から“Ｈ”が入力するため“Ｈ”を出力する。
【００２１】
ＥＸＯＲ回路１１６は、ビット出力線Ｑｎから“Ｌ”が入力し、不図示のビット出力線Ｑｎ＋１から“Ｌ”が入力するため“Ｌ”を出力する。ＡＮＤ回路１２２は、ビット出力線Ｑｎから“Ｌ”が入力し、ＥＸＯＲ回路１１６から“Ｌ”が入力するため“Ｌ”を出力する。
【００２２】
このようにＡＮＤ回路１２０の出力だけが“Ｈ”になりＯＲ回路１０６（図９参照）の出力だけが“Ｈ”になってゲートバスラインＬｎ−１にゲートパルスが出力される。
【００２３】
次に、この構成における欠陥時の動作について、ゲートバスラインＬｎ−１を選択してゲートパルスを出力させる場合を例にとって説明する。ここでシフトレジスタ１００内の回路の欠陥によりビット出力線Ｑｎ−１に“Ｌ”固定不良が生じたとする。すると、シフトレジスタ１００のビット出力線Ｑｎ−１は本来“Ｌ”から“Ｈ”に変化すべき期間も“Ｌ”レベルに維持される。このため、ＡＮＤ回路１２０の一入力端子に“Ｌ”が入力するのでＡＮＤ回路１２０の出力は“Ｌ”となる。しかしながら、もう一つの系統のシフトレジスタ１０２側が正常であれば、シフトレジスタ１０２のビット出力線Ｑｎ−１の出力は“Ｈ”であるのでＯＲ回路１０６は“Ｈ”を出力してゲートバスラインＬｎ−１にゲートパルスが出力され、シフトレジスタ１００のビット出力線Ｑｎ−１の“Ｌ”固定不良は自動的に修正される。
【００２４】
次に、シフトレジスタ１００内の回路の欠陥によりビット出力線Ｑｎ−１に“Ｈ”固定不良が生じたとする。Ｄフリップフロップ（ＤＦＦ）を複数段接続して各ＤＦＦの出力端子Ｑが次段のＤＦＦの入力端子Ｄに接続される構成のシフトレジスタでは、“Ｈ”固定不良が生じたビット出力線より後段のビット出力線は全て“Ｈ”固定になってしまう。従って、ビット出力線Ｑｎ−１の出力は常時“Ｈ”に維持されると共にビット出力線Ｑｎも“Ｈ”に固定される。
【００２５】
このため、ビット出力線Ｑｎ−２の出力が“Ｈ”になっても、ＥＸＯＲ回路１１２は、ビット出力線Ｑｎ−１から“Ｈ”が入力するため“Ｌ”を出力する。ＡＮＤ回路１１８は、ビット出力線Ｑｎ−２から“Ｈ”が入力し、ＥＸＯＲ回路１１２から“Ｌ”が入力するため“Ｌ”を出力する。つまり、ビット出力線Ｑｎ−１の“Ｈ”固定不良により、ＡＮＤ回路１１８からは常に“Ｌ”が出力される。
【００２６】
ＥＸＯＲ回路１１４は、ビット出力線Ｑｎ−１から“Ｈ”が入力し、ビット出力線Ｑｎから“Ｈ”が入力するため“Ｌ”を出力する。ＡＮＤ回路１２０は、ビット出力線Ｑｎ−１から“Ｈ”が入力し、ＥＸＯＲ回路１１４から“Ｌ”が入力するため常に“Ｌ”を出力する。
【００２７】
ＥＸＯＲ回路１１６は、ビット出力線Ｑｎから“Ｈ”が入力し、不図示のビット出力線Ｑｎ＋１から“Ｈ”が入力するため“Ｌ”を出力する。ＡＮＤ回路１２２は、ビット出力線Ｑｎから“Ｈ”が入力し、ＥＸＯＲ回路１１６から“Ｌ”が入力するため常に“Ｌ”を出力する。
このようにビット出力線Ｑｎ−１に“Ｈ”固定不良が生じるとビット出力線Ｑｎ−２、Ｑｎ−１、ＱｎのＡＮＤ回路１１８、１２０、１２２からは常時“Ｌ”が出力される。このため、ゲートバスラインＬｎ−２以降について、ＯＲ回路１０４、１０６、１０８（図９参照）により、正常なシフトレジスタ１０２側の出力により所定のゲートバスラインＬｎ−２、Ｌｎ−１、Ｌｎが順次選択されて順次ゲートパルスが出力され、シフトレジスタ１００の“Ｈ”固定不良は自動的に修正される。このように図１０に示した冗長回路によれば、“Ｌ”固定不良だけでなく“Ｈ”固定不良についても自動的に修正することが可能である。
【００２８】
次に、３系続以上のシフトレジスタを用いた冗長回路について図１１を用いて説明する。図１１において、３系統のシフトレジスタ（不図示）で所定のゲートバスラインＧを選択するビット出力線をそれぞれＡ、Ｂ、Ｃとする。ビット出力線Ａは、例えばＮチャネルＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ）１２８のドレイン電極に接続されると共に、ＥＸＯＲ回路１２４の一入力端子に接続されている。
【００２９】
ビット出力線Ｂは、ＥＸＯＲ回路１２４の他入力端子に接続されている。ビット出力線Ｃは、例えばＮチャネルＭＯＳＦＥＴ１３０のドレイン電極に接続されている。ＭＯＳＦＥＴ１２８と１３０のソース電極は共通接続されてゲートバスラインＧに接続されている。ＥＸＯＲ回路１２４の出力端子はＭＯＳＦＥＴ１３０のゲート電極に接続されると共に、インバータ１２６を介してＭＯＳＦＥＴ１２８のゲート電極にも接続されている。
【００３０】
さて、このような冗長回路において、回路に欠陥がない場合の動作について説明する。ビット出力線ＡとＢの出力が“Ｌ”あるいは“Ｈ”であるとＥＸＯＲ回路は“Ｌ”を出力する。これにより、ＮチャネルＭＯＳＦＥＴ１２８はオン状態になり、ＮチャネルＭＯＳＦＥＴ１３０はオフ状態になる。従って、ビット出力線Ａの状態レベルがゲートバスラインＧに出力される。
【００３１】
次に、上記冗長回路において、回路に欠陥が生じている場合の動作について説明する。初めにビット出力線Ａに“Ｌ”固定不良が存在する場合について説明する。ゲートバスラインＧにゲートパルスを出力する場合には、ビット出力線Ｂに“Ｈ”が出力される結果、ＥＸＯＲ回路１２４からは“Ｈ”が出力されて、ＭＯＳＦＥＴ１２８がオフになると共にＭＯＳＦＥＴ１３０がオンになる。これにより、ビット出力線Ａは遮断されてビット出力線Ｃの出力“Ｈ”が選択される。
【００３２】
ゲートバスラインＧにゲートパルスを出力しない場合には、ビット出力線Ｂに“Ｌ”が出力される結果、ＥＸＯＲ回路１２４からは“Ｌ”が出力されて、ＭＯＳＦＥＴ１２８がオンになると共にＭＯＳＦＥＴ１３０がオフになる。これにより、ビット出力線Ａの出力“Ｌ”が選択される。
【００３３】
次に、ビット出力線Ａに“Ｈ”固定不良が存在する場合の動作について説明する。ゲートバスラインＧにゲートパルスを出力する場合には、ビット出力線Ｂに“Ｈ”が出力される結果、ＥＸＯＲ回路１２４からは“Ｌ”が出力されて、ＭＯＳＦＥＴ１２８がオンになると共にＭＯＳＦＥＴ１３０がオフになる。これにより、ビット出力線Ａの出力“Ｈ”が選択される。
【００３４】
ゲートバスラインＧにゲートパルスを出力しない場合には、ビット出力線Ｂに“Ｌ”が出力される結果、ＥＸＯＲ回路１２４からは“Ｈ”が出力されて、ＭＯＳＦＥＴ１２８がオフになると共にＭＯＳＦＥＴ１３０がオンになる。これにより、ビット出力線Ａは遮断されてビット出力線Ｃの出力“Ｌ”が選択される。
上記図１１の構成によれば、“Ｈ”固定不良、“Ｌ”固定不良のいずれが生じている場合にも、誤りなくゲートバスラインＧを駆動することができる。
【００３５】
【発明が解決しようとする課題】
このように図１０を用いて説明した冗長回路は、“Ｈ” 固定不良、“Ｌ”固定不良のいずれの場合も不良シフトレジスタからの出力レベルを強制的に“Ｌ”にすることにより、正常シフトレジスタの出力レベルに応じてゲートバスラインを駆動するようにしている。
【００３６】
また、図１１用いて説明した冗長回路も、３系統のシフトレジスタを用意して同一のゲートバスラインを選択するビット出力線Ａ、Ｂ、Ｃのうち出力線Ａ、Ｂの状態をＥＸＯＲ回路１２４で比較して、ビット出力線ＡとＣとを切り替えることにより、シフトレジスタの“Ｈ”、“Ｌ”固定不良のいずれも救済できるようにしている。
【００３７】
しかしながらいずれの冗長回路も、２系統のシフトレジスタのビット出力線のレベルを比較するＥＸＯＲ回路等の比較回路をゲートバスライン毎に設けることになるので、比較回路を構成するトランジスタ等の素子数が増加して冗長回路を配置する回路規模（占有面積）が大きくなってしまう。このため固定不良を救済できるものの、周辺回路一体型のアレイ基板上での占有面積が増加して製造歩留まりが低下してしまうという問題がある。また、アレイ基板上での冗長回路の専有面積が増加することは相対的に表示領域より額縁領域が広がることになり好ましくない。
【００３８】
本発明の目的は、素子数を減らして回路規模の小さな冗長回路を有する液晶駆動回路及びそれを用いた液晶表示装置を提供することにある。
本発明の目的は、製造歩留まりが向上すると共に額縁領域の大きさを抑えることができる液晶駆動回路及びそれを用いた液晶表示装置を提供することにある。
【００３９】
【課題を解決するための手段】
上記目的は、ｎ本のバスラインに供給すべきｎ個の第１の駆動信号を順次生成し、ｎ番目の前記第１の駆動信号の次に第１の比較信号を生成する第１のシフトレジスタと、前記ｎ番目の第１の駆動信号の信号レベルと前記第１の比較信号の信号レベルとを比較して第１の比較結果を出力する第１の比較回路と、前記第１の比較結果に基づいて、前記第１のシフトレジスタへの電力の供給／遮断を切り替える第１の切替部とを有することを特徴とする液晶駆動回路によって達成される。
【００４０】
上記本発明の液晶駆動回路において、前記第１のシフトレジスタに同期して、前記ｎ本のバスラインに供給すべきｎ個の第２の駆動信号を順次生成し、ｎ番目の前記第２の駆動信号の次に第２の比較信号を生成する第２のシフトレジスタと、前記ｎ番目の第２の駆動信号の信号レベルと前記第２の比較信号の信号レベルとを比較して第２の比較結果を出力する第２の比較回路と、前記第２の比較結果に基づいて、前記第２のシフトレジスタへの電力の供給／遮断を切り替える第２の切替部と前記第１及び第２の駆動信号の論理和を出力する論理和回路とを有することを特徴とする。
【００４１】
また、上記本発明の液晶駆動回路において、前記第１及び第２の比較回路は、排他的論理和回路を有していることを特徴とする。
【００４２】
また、上記本発明の液晶駆動回路において、前記第１及び第２の切替部は、入力クロックに同期して出力が変化するＤフリップフロップと、前記Ｄフリップフロップの出力に基づいて前記電力の供給／遮断を切り替えるスイッチング素子とを有していることを特徴とする。
【００４３】
また、上記目的は、２枚の基板間に液晶を封止し、前記基板上に形成された複数のバスラインを制御して前記液晶を駆動する液晶駆動回路を備えた液晶表示装置において、前記液晶駆動回路は、上記本発明の液晶駆動回路を用いていることを特徴とする液晶表示装置によって達成される。
【００４４】
【発明の実施の形態】
本発明の一実施の形態による液晶駆動回路及びそれを用いた液晶表示装置を図１乃至図８を用いて説明する。図１は本実施例による液晶駆動回路及びそれを備えた液晶表示装置の概略の構成を示している。アレイ基板１上には、薄膜トランジスタ２と表示電極を有する画素領域４がマトリクス状に多数配置された表示領域６が画定されている。
【００４５】
表示領域６の周囲には、低温ポリシリコンプロセスにより形成された周辺回路が配置されている。周辺回路として液晶駆動回路が配置されており、液晶駆動回路として図中左方にはゲートバスライン駆動回路８が配置され、図上方にはデータバスライン駆動回路１０が配置されている。
【００４６】
また、システム側からのドットクロックや、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）、及びＲＧＢデータが入力する入力端子１２が図中パネル上方に設けられている。アレイ基板１は図示しないシール剤を介して対向基板１４と対向して貼り合わされている。アレイ基板１と対向基板１４との間のセルギャップに液晶ｌｃが封入されている。アレイ基板１上の表示電極と対向基板４上の対向電極、及びそれらに挟まれた液晶ｌｃで液晶容量Ｃｌｃが形成されている。一方、アレイ基板１側で表示電極と不図示のゲート絶縁膜を介して蓄積容量電極が形成されて蓄積容量Ｃｓが形成されている。
【００４７】
表示領域６内には図中上下方向に延びるデータバスライン１６が図中左右方向に平行に複数形成されている。複数のデータバスライン１６のそれぞれはデータバスライン駆動回路１０に接続されており、データバスライン１６毎に所定の階調電圧が印加されるようになっている。
【００４８】
また、データバスライン１６とほぼ直交する方向に延びるゲートバスライン１８が図中上下方向に平行に複数形成されている。複数のゲートバスライン１８のそれぞれは、ゲートバスライン駆動回路８に接続されている。ゲートバスライン駆動回路８は、内蔵したシフトレジスタから出力されるビット出力に同期して、複数のゲートバスライン１８に対して順にゲートパルスを出力するようになっている。
【００４９】
ゲートバスライン駆動回路８により複数のゲートバスライン１８のいずれか１つにゲートパルスが出力されると、当該ゲートバスライン１８に接続されている複数の薄膜トランジスタ２がオン状態になる。これにより、データバスライン駆動回路１０から複数のデータバスライン１６のそれぞれに印加されている階調電圧が各画素電極に印加される。
【００５０】
次に、本実施の形態による液晶駆動回路としてのゲートバスライン駆動回路８における欠陥救済用の冗長回路について図２を用いて説明する。図２は、ゲートバスライン駆動回路８内のシフトレジスタの欠陥を救済する冗長回路を示している。図２に示す冗長回路は、まず、複数系統（図２では２系統）のシフトレジスタ２０、２２を有している。なお、図２では説明の都合上、シフトレジスタ２０、２２が３本のゲートバスラインＬｎ−２、Ｌｎ−１、Ｌｎのいずれかを選択してゲートパルスを出力するように表示しているが、ゲートバスラインＬｎ−２より前段のゲートバスラインＬ１〜Ｌｎ−３もシフトレジスタ２０、２２のそれぞれを用いて駆動している。
【００５１】
正常動作時の各シフトレジスタ２０、２２は、スタートインプット信号ＳＩの入力後、ビット出力線Ｑｎ−２、Ｑｎ−１、Ｑｎの出力がこの順に所定時間だけ“Ｈ（ハイ）”レベルになるように動作する。
【００５２】
シフトレジスタ２０のビット出力線Ｑｎ−２は、２入力ＯＲ回路２４の一入力端子に接続され、シフトレジスタ２２のビット出力線Ｑｎ−２は、２入力ＯＲ回路２４の他入力端子に接続されている。２入力ＯＲ回路２４の出力端子は、ゲートバスラインＬｎ−２に接続されている。
【００５３】
同様に、シフトレジスタ２０のビット出力線Ｑｎ−１は、２入力ＯＲ回路２６の一入力端子に接続され、シフトレジスタ２２のビット出力線Ｑｎ−１は、２入力ＯＲ回路２６の他入力端子に接続されている。２入力ＯＲ回路２６の出力端子は、ゲートバスラインＬｎ−１に接続されている。
【００５４】
シフトレジスタ２０のビット出力線Ｑｎは、２入力ＯＲ回路２８の一入力端子に接続され、シフトレジスタ２２のビット出力線Ｑｎは、２入力ＯＲ回路２８の他入力端子に接続されている。２入力ＯＲ回路２８の出力端子は、ゲートバスラインＬｎに接続されている。
【００５５】
このように、２系統のシフトレジスタ２０、２２を用意して各ビット出力線のＯＲをとる冗長回路を持たせることにより、シフトレジスタ２０、２２のいずれか一方にビット出力線の断線等のオープン欠陥が生じても自動的に修正することができる。例えばシフトレジスタ２０のビット出力線Ｑｎ−１が断線して、“Ｌ”固定不良が生じても、ＯＲ回路２６でシフトレジスタ２０、２２の２つのビット出力線Ｑｎ−１の論理和が得られるため、シフトレジスタ２２のビット出力線Ｑｎ−１の正常な出力を利用して所定のタイミングで一定期間だけゲートバスラインＬｎ−１にゲートパルスを出力することができる。
【００５６】
さて、本実施の形態による冗長回路はさらに以下のような構成を備えている。
まず、シフトレジスタ２０、２２は本来的には、ｎ本のゲートバスラインＬ１〜Ｌｎを順次選択してゲートパルスを出力させるためｎ段のビット出力線を備えていればよいが、本実施の形態のシフトレジスタ２０、２２にはさらにｎ＋１段目のビット出力線Ｑｎ＋１が設けられている。
【００５７】
また、シフトレジスタ２０側の系統にはＥＸＯＲ回路３０とラッチ回路３４とが設けられている。そして、シフトレジスタ２０のビット出力線Ｑｎは、ＯＲ回路２８に接続されると共にＥＸＯＲ回路３０の一入力端子に接続されている。シフトレジスタ２０のビット出力線Ｑｎ＋１は、ＥＸＯＲ回路３０の他入力端子に接続されている。ＥＸＯＲ回路３０の出力端子はラッチ回路３４に接続されている。ラッチ回路３４は、ＥＸＯＲ回路３０の出力状態に応じてシフトレジスタ２０に対して電源ＶＤＤの供給あるいは遮断を切り替えることができるようになっている。ラッチ回路３４の回路構成例については後程図３を用いて説明する。
【００５８】
また、シフトレジスタ２２側の系統にはＥＸＯＲ回路３２とラッチ回路３６とが設けられている。そして、シフトレジスタ２２のビット出力線Ｑｎは、ＯＲ回路２８に接続されると共にＥＸＯＲ回路３２の一入力端子に接続されている。シフトレジスタ２２のビット出力線Ｑｎ＋１は、ＥＸＯＲ回路３２の他入力端子に接続されている。ＥＸＯＲ回路３２の出力端子はラッチ回路３６に接続されている。ラッチ回路３６は、ＥＸＯＲ回路３２の出力状態に応じてシフトレジスタ２２に対して電源ＶＤＤの供給あるいは遮断を切り替えることができるようになっている。
【００５９】
次に、ラッチ回路３４、３６の回路構成例について説明する。図３は、ラッチ回路３４の回路構成について示している。ラッチ回路３６も同様の構成を有しているのでその説明は省略する。図３において、ラッチ回路３４は、Ｄフリップフロップ（ＤＦＦ）３８を有している。ＤＦＦ３８の入力端子ＤにはＥＸＯＲ回路３０の出力端子が接続されている。クロック入力端子ＣＬＫには、ラッチ（ＬＴ）信号が入力するようになっている。また、ＤＦＦ３８の出力端子Ｑは、電源ＶＤＤとシフトレジスタ２０の電源ラインとの間に挿入されたスイッチング素子４０に接続されている。スイッチング素子４０は例えばＮチャネルＭＯＳＦＥＴで構成され、そのドレイン電極が電源ＶＤＤに接続されソース電極がシフトレジスタ２０側に接続されている。また、ＤＦＦ３８の出力端子Ｑはゲート電極に接続されている。
【００６０】
以上の構成を有する本実施の形態による冗長回路を備えたゲートバスライン駆動回路８の動作について図１乃至図３を参照しつつ図４乃至図８を用いて説明する。以下の説明において、図４乃至図８は、シフトレジスタ２０、２２のいずれか一方、例えばシフトレジスタ２０側の系統におけるタイミングチャートを示している。以下の説明において、シフトレジスタ２２側の系統に不良は発生せず正常状態が維持され、シフトレジスタ２０側に正常状態や不良状態が生じる場合を例にとって説明する。
【００６１】
図４はシフトレジスタ２０側に不良が発生していない正常な状態におけるパルス発生のタイミングを示している。図４（ａ）は、横軸に時間経過をとってシフトレジスタ２０のビット出力線Ｑｎ−２の出力レベル変化を示している。同様に、図４（ｂ）、（ｃ）、（ｄ）は、横軸に時間経過をとってシフトレジスタ２０のビット出力線Ｑｎ−１、Ｑｎ、Ｑｎ＋１の出力レベルの変化をそれぞれ示している。図４（ｅ）は、横軸に時間経過をとってＥＸＯＲ回路３０の出力状態レベルＥＸｏｕｔの変化を示している。
【００６２】
図４（ａ）〜（ｄ）から明らかなように、回路に欠陥が生じていない場合には、ビット出力線Ｑｎ−２、Ｑｎ−１、Ｑｎ、Ｑｎ＋１の出力がこの順に所定時間だけ“Ｈ”レベルになるように動作する。
【００６３】
また、ＥＸＯＲ回路３０は、ビット出力線ＱｎとＱｎ＋１との状態を比較して両者が異なる状態レベルで“Ｈ”を、同一の状態レベルで“Ｌ”を出力する。従って、正常状態においてＥＸＯＲ回路３０は図４（ｅ）に示すように、ビット出力線ＱｎとＱｎ＋１の出力のいずれかが“Ｈ”を維持している期間中“Ｈ”を出力する。
【００６４】
このような正常状態におけるラッチ回路３４の動作について図５に示すタイミングチャートを用いて説明する。図５（ａ）は、ＤＦＦ３８のクロック入力端子ＣＬＫに入力するＬＴ信号を横軸に時間経過をとって示している。同様にして図５（ｂ）は、ＤＦＦ３８の入力端子Ｄに入力するＥＸＯＲ回路３０の出力信号ＥＸｏｕｔの状態変化を示している。図５（ｃ）は、ＤＦＦ３８の出力端子Ｑから出力される出力信号の状態変化を示している。
【００６５】
まず、電源投入時あるいは画像表示における１フレーム期間の開始時にＤＦＦ３８（図３参照）のリセット入力端子ＲＥＳＥＴにリセット信号が入力する。これにより、出力端子Ｑの初期状態は“Ｈ”にセットされてスイッチング素子４０がオン状態になり、シフトレジスタ２０の電源ラインに電源ＶＤＤが接続されて動作可能状態になる。
【００６６】
次いで、１フレーム中に順次ゲートバスラインＬが選択され、１フレーム中の最後のゲートバスラインＬｎを選択するためにビット出力線Ｑｎの出力が“Ｈ”になった直後にＬＴ信号が入力端子ＣＬＫに入力する。このＬＴ信号は、例えばＳＩ（スタートインプット）信号を遅延素子（図示せず）に入力して、ビット出力線Ｑｎの状態が変化した直後まで遅延させることにより容易に生成できる。
【００６７】
図５（ｂ）に示すように、ＥＸＯＲ回路３０の出力ＥＸｏｕｔが“Ｌ”から“Ｈ”に遷移した直後に、図５（ａ）に示すＬＴ信号がＤＦＦ３８のクロック入力端子ＣＬＫに入力し、ＬＴ信号の立ち上がりエッジに基づいて出力端子Ｑの状態を“Ｈ”に変化させる。但し図５（ｃ）に示すようにＤＦＦ３８の出力端子Ｑは元々“Ｈ”状態を維持しているので、結局出力端子Ｑの状態は変化しない。このため、スイッチング素子４０はオン状態を維持し、シフトレジスタ２０の電源ラインに電源ＶＤＤが接続された動作可能状態が維持される。
【００６８】
次に、図６及び図７を用いてシフトレジスタ２０側に不良が発生した場合の動作について説明する。図６はビット出力線Ｑｎ−２より前のビット出力線Ｑ１〜Ｑｎ−３のいずれかに“Ｌ”固定不良が生じた状態におけるビット出力線Ｑｎ−２以後の出力状態を示している。図７はビット出力線Ｑｎ−２より前のビット出力線Ｑ１〜Ｑｎ−３のいずれかに“Ｈ”固定不良が生じた状態におけるビット出力線Ｑｎ−２以後の出力状態を示している。図６及び図７の（ａ）、（ｂ）、（ｃ）、（ｄ）は、シフトレジスタ２０のビット出力線Ｑｎ−２、Ｑｎ−１、Ｑｎ、Ｑｎ＋１の出力レベルの変化を横軸に時間経過をとってそれぞれ示している。
図６（ｅ）及び図７（ｅ）は、横軸に時間経過をとってＥＸＯＲ回路３０の出力状態レベルＥＸｏｕｔの変化を示している。
【００６９】
詳しい説明は省略するが、ＤＦＦを複数段接続して各ＤＦＦの出力端子Ｑが次段のＤＦＦの入力端子Ｄに接続される構成のシフトレジスタでは、“Ｌ”固定不良が生じたビット出力線より後段のビット出力線は全て“Ｌ”固定になってしまう。また、“Ｈ”固定不良が生じたビット出力線より後段のビット出力線は全て“Ｈ”固定になってしまう。従って、図６（ａ）〜（ｄ）に示すように、ビット出力線Ｑｎ−２より前段に生じた“Ｌ”固定不良により、ビット出力線Ｑｎ−２、Ｑｎ−１、Ｑｎ、Ｑｎ＋１は全て“Ｌ”状態に維持される。また、図７（ａ）〜（ｄ）に示すように、ビット出力線Ｑｎ−２より前段に生じた“Ｈ”固定不良により、ビット出力線Ｑｎ−２、Ｑｎ−１、Ｑｎ、Ｑｎ＋１は全て“Ｈ”状態に維持される。
【００７０】
また、図６及び図７に示すように、“Ｌ”固定不良あるいは“Ｈ”固定不良のいずれであっても、ＥＸＯＲ回路３０は、ビット出力線ＱｎとＱｎ＋１との状態を比較して両者が同一の状態レベルであるため常時“Ｌ”を出力する。
【００７１】
以上説明したような不良状態におけるラッチ回路３４の動作について図８に示すタイミングチャートを用いて説明する。図８（ａ）は、横軸に時間経過をとってＤＦＦ３８の入力端子ＣＬＫに入力するＬＴ信号を示している。同様にして図８（ｂ）は、ＤＦＦ３８の入力端子Ｄに入力するＥＸＯＲ回路３０の出力信号ＥＸｏｕｔの状態変化を示している。図８（ｃ）は、ＤＦＦ３８の出力端子Ｑから出力される出力信号の状態変化を示している。
【００７２】
まず、１フレーム中に複数のゲートバスラインＬが順次選択され、１フレーム中の最後のゲートバスラインＬｎにゲートパルスを出力させるためにビット出力線Ｑｎが選択された直後にＬＴ信号が入力端子ＣＬＫに入力する。
【００７３】
図８（ｂ）に示すように、ＥＸＯＲ回路３０の出力ＥＸｏｕｔが“Ｌ”のままであるので、図８（ａ）に示すＬＴ信号がＤＦＦ３８の入力端子ＣＬＫに入力し、ＬＴ信号の立ち上がりエッジに基づいて出力端子Ｑの状態レベルを“Ｈ”から“Ｌ”に変化させる。このため、スイッチング素子４０のゲート電極が“Ｌ”レベルになるためＮチャネルＭＯＳＦＥＴであるスイッチング素子４０はオフ状態となる。これにより、シフトレジスタ２０の電源ラインが電源ＶＤＤから電気的に遮断されてシフトレジスタ２０は動作停止状態に移行する。
【００７４】
このように本実施の形態による冗長回路によれば、“Ｌ”固定不良あるいは“Ｈ”固定不良のいずれにも対応して、欠陥を有するシフトレジスタ２０への電力供給を遮断して動作停止状態にすることができる。動作停止状態のシフトレジスタ２０の各ビット出力線の状態レベルは常時“Ｌ”となる。
【００７５】
このため、残りの正常なシフトレジスタ２２のビット出力線と常時“Ｌ”に維持されたシフトレジスタ２０のビット出力線との論理和を出力するＯＲ回路（例えばゲートバスラインＬｎ−２〜Ｌｎに対応するＯＲ回路２４〜２８）により、正常なシフトレジスタ２２のビット出力線の出力が各ゲートバスラインＬに出力されて所定のゲートバスラインを駆動することができる。
【００７６】
以上説明した実施形態をまとめると本実施の形態による液晶駆動回路は、（ｎ＋１）段のビット出力線を有するシフトレジスタ２０を有している。シフトレジスタ２０の第１段から第ｎ段までのビット出力線の出力（第１の駆動信号）によりｎ本のバスラインＬ１〜Ｌｎに供給すべきｎ個のゲートパルスが順次生成される。また、ｎ番目のゲートパルスの生成後、第（ｎ＋１）段目のビット出力線により第１の比較信号が生成される。
【００７７】
そして、第ｎ段目のビット出力線の出力レベルと第（ｎ＋１）段目のビット出力線の出力レベルとがＥＸＯＲ回路３０（第１の比較回路）に入力して比較され、ＥＸＯＲ回路３０の出力（第１の比較結果）がラッチ回路３４（第１の切替部）に入力される。ラッチ回路３４では、第１の比較結果に基づいて、シフトレジスタ２０への電力の供給／遮断を切り替える。シフトレジスタ２０への電力供給が絶たれるとシフトレジスタ２０の各ビット出力線は“Ｌ”レベルに固定される。
【００７８】
また、本実施の形態による液晶駆動回路は、上記構成に加えて（ｎ＋１）段のビット出力線を有するシフトレジスタ２２を有している。シフトレジスタ２０に同期して、シフトレジスタ２２の第１段から第ｎ段までのビット出力線の出力（第２の駆動信号）によりｎ本のバスラインＬ１〜Ｌｎに供給すべきｎ個のゲートパルスが順次生成される。また、ｎ番目のゲートパルスの生成後、第（ｎ＋１）段目のビット出力線により第２の比較信号が生成される。
【００７９】
そして、シフトレジスタ２２の第ｎ段目のビット出力線の出力レベルと第（ｎ＋１）段目のビット出力線の出力レベルとがＥＸＯＲ回路３２（第２の比較回路）に入力して比較され、ＥＸＯＲ回路３２の出力（第２の比較結果）がラッチ回路３６（第２の切替部）に入力される。ラッチ回路３６では、第２の比較結果に基づいて、シフトレジスタ２２への電力の供給／遮断を切り替える。シフトレジスタ２２への電力供給が絶たれるとシフトレジスタ２２の各ビット出力線は“Ｌ”レベルに固定される。
【００８０】
また、シフトレジスタ２０または２２のいずれか一方が不良により電力供給を絶たれたとしても、バスラインＬ１〜Ｌｎ毎に第１及び第２の駆動信号の論理和を出力する論理和回路（例えば、バスラインＬｎ−２、Ｌｎ−１、ＬｎにおけるＯＲ回路２４、２６、２８等）により、他方の正常なシフトレジスタ２０または２２のビット出力線からの出力が選択される。
【００８１】
本実施の形態による液晶駆動回路によれば、ゲートバスライン毎にビット出力線の比較回路を設ける必要がないので、比較回路を構成するトランジスタ等の素子数を従来に比して極端に減少させることができる。このため、冗長回路を配置する回路規模（占有面積）を大幅に縮小させることができ、周辺回路一体型のアレイ基板上での占有面積を減少させて製造歩留まりを向上することができる。また、アレイ基板上での冗長回路の専有面積を減少させることができるので額縁領域を小さくすることができる。なお、本実施の形態による冗長回路は、従来の低温ポリシリコンプロセス技術を用いたアレイ工程で容易に実現できる。
【００８２】
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態ではゲートバスラインを駆動するゲートバスライン駆動回路に本発明を適用したが、本発明はこれに限らず、データバスライン駆動回路にも適用可能である。
【００８３】
また、上記実施の形態では、比較回路としてＥＸＯＲ回路を用いたが、これに代えて例えばＥＸＮＯＲ回路を用いるようにして回路を構成することももちろん可能である。
【００８４】
【発明の効果】
以上の通り、本発明によれば、素子数を減らして回路規模の小さな冗長回路を実現できる。また、本発明によれば、製造歩留まりが向上すると共に額縁領域の大きさを抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による液晶駆動回路及びそれを用いた液晶表示装置の概略構成を示す図である。
【図２】本発明の一実施の形態による液晶駆動回路としてのゲートバスライン駆動回路８における欠陥救済用の冗長回路の概略構成を示す図である。
【図３】本発明の一実施の形態によるゲートバスライン駆動回路８の冗長回路におけるラッチ回路の概略構成を示す図である。
【図４】本発明の一実施の形態によるゲートバスライン駆動回路８のシフトレジスタ２０側が正常状態における、シフトレジスタ２０の各ビット出力線及びＥＸＯＲ回路３０でのパルス発生のタイミングを示す図である。
【図５】本発明の一実施の形態によるゲートバスライン駆動回路８のシフトレジスタ２０側が正常状態におけるラッチ回路３４の動作を示す図である。
【図６】本発明の一実施の形態によるゲートバスライン駆動回路８のシフトレジスタ２０側においてビット出力線Ｑｎ−２より前のビット出力線Ｑ１〜Ｑｎ−３のいずれかに“Ｌ”固定不良が生じた状態におけるビット出力線Ｑｎ−２以後の出力状態を示す図である。
【図７】本発明の一実施の形態によるゲートバスライン駆動回路８のシフトレジスタ２０側においてビット出力線Ｑｎ−２より前のビット出力線Ｑ１〜Ｑｎ−３のいずれかに“Ｈ”固定不良が生じた状態におけるビット出力線Ｑｎ−２以後の出力状態を示す図である。
【図８】本発明の一実施の形態によるゲートバスライン駆動回路８のシフトレジスタ２０側が不良状態におけるラッチ回路３４の動作を示す図である。
【図９】従来のゲートバスライン駆動回路に用いられている冗長回路の概略を示す図である。
【図１０】従来のゲートバスライン駆動回路に用いられている他の冗長回路の概略を示す図である。
【図１１】従来のゲートバスライン駆動回路に用いられているさらに他の冗長回路の概略を示す図である。
【符号の説明】
１  アレイ基板
２  薄膜トランジスタ
４  画素領域
６  表示領域
８  ゲートバスライン駆動回路
１０  データバスライン駆動回路
１２  入力端子
１４  対向基板
１６  データバスライン
１８  ゲートバスライン
２０、２２、１００、１０２  シフトレジスタ
２４、２６、２８、１０４、１０６、１０８  ２入力ＯＲ回路
３０、３２、１１２、１１４、１１６、１２４  ＥＸＯＲ回路
３４、３６  ラッチ回路
３８  ＤＦＦ
４０  スイッチング素子
１１８、１２０、１２２  ＡＮＤ回路
１２６  インバータ
１２８、１３０  ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004564145.tif 000009
【図９】
0004564145.tif 000010
【図１０】
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【図１１】
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