(57)【特許請求の範囲】
【請求項１】
第１の外部クロックと第１の内部フィードバック信号とを乗算する第１のミキサと、前記第１のミキサの出力と第１の外部入力信号とを加算する第１の加算回路と、前記第１の加算回路の出力を位相シフトして第１の出力信号および前記第１の内部フィードバック信号を出力する第１の位相回路とを有する第１の分周回路と、
第２の外部クロックと第２の内部フィードバック信号とを乗算する第２のミキサと、前記第２のミキサの出力と第２の外部入力信号とを加算する第２の加算回路と、前記第２の加算回路の出力を位相シフトして第２の出力信号および前記第２の内部フィードバック信号を出力する第２の位相回路とを有する第２の分周回路と、
前記第１の分周回路の第１の出力信号を入力して、前記第２の外部入力信号を出力する第１の結合回路と、
前記第２の分周回路の第２の出力信号を入力して、前記第１の外部入力信号を出力する第２の結合回路と
を有することを特徴とするクロック分周回路。
【請求項２】
請求項１記載のクロック分周回路において、
前記第１の結合回路を第１のトランスコンダクタンスアンプで、前記第２の結合回路を第２のトランスコンダクタンスアンプで、それぞれ構成したことを特徴とするクロック分周回路。
【請求項３】
請求項１記載のクロック分周回路において、
前記ミキサをＬＣ発振回路からなるＶＣＯで構成したことを特徴とするクロック分周回路。
【請求項４】
請求項１記載のクロック分周回路において、
前記ミキサをアナログ掛け算回路で構成したことを特徴とするクロック分周回路。
【請求項５】
請求項２記載のクロック分周回路において、
前記第１のトランスコンダクタンスアンプの利得を調整する利得調整部を設けたことを特徴とするクロック分周回路。
【請求項６】
請求項２記載のクロック分周回路において、
前記第２のトランスコンダクタンスアンプの利得を調整する利得調整部を設けたことを特徴とするクロック分周回路。
【請求項７】
請求項２記載のクロック分周回路において、
前記第１のトランスコンダクタンスアンプの利得を調整する第１の利得調整部と、
前記第２のトランスコンダクタンスアンプの利得を調整する第２の利得調整部と
を設けたことを特徴とするクロック分周回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、数ＧＨｚから数十ＧＨｚの高周波領域で、ロックレンジが広く、位相保証されたクロックを生成するクロック分周回路に関する。
【背景技術】
【０００２】
近年、コンピュータや通信分野において、処理される情報量が増大している。この増大傾向にある情報量に対応するため、ＬＳＩ(Ｌarge Ｓcale Ｉntegrated circuit)の演算速度が高速化し、ＬＳＩ間のデータ伝送速度も上昇している。
このような通信・情報処理関連装置の高速化や高性能化によって、高ビットレートの信号を送受信する伝送回路や、高い処理能力を要する演算回路が求められている。その結果、高速動作を実現するアナログ回路やデジタル回路で使用するクロックに求められるタイミング条件は、益々、厳しくなってきた。
一般的なクロック分周回路として、フリップフロップ(ＦＦ)回路が知られている。ＦＦ回路によるクロック分周回路は、入力クロックが変位した時に、これに同期した分周クロックを出力するようになっている。一般に、ＦＦによる分周回路は広帯域な特性を有し、数ＧＨｚ未満の比較的低周波数の分野で多く利用されている(例えば、特許文献１参照)。
また、数ＧＨｚから数十ＧＨｚの高周波領域では、分周回路の出力クロックをその入力クロックに同期させるインジェクションロック技術を用いたクロック分周回路が知られている。例えば、非特許文献１では、インジェクションロック技術を用いたクロック分周回路は、コイル(Ｌ)とコンデンサ(Ｃ)とからなるＬＣ発振器で構成されている。入力クロックとは無関係にＬとＣの値によって決まる発振周波数のクロック(自走発振クロック)を出力するので、インジェクションロック技術を用いて、入力クロックに同期した分周クロックを出力するようになっている。このようなクロック分周回路は、狭帯域な特性ではあるが、数ＧＨｚや数十ＧＨｚといった高周波領域での利用が期待されている。
一般に、インジェクションロックを技術を利用した分周回路は、ＦＦ回路で構成された分周回路に比べ、低消費電力で、出力位相ノイズも小さい。低消費電力である理由は、ＬＣ発振器の消費電力がＬＣ発振器の抵抗成分の損失電力に依存し、この損失電力がＦＦ回路での充放電電力よりも小さいためである。出力位相ノイズが小さい理由は、狭帯域な特性を有するためである。
ところが、数ＧＨｚ未満の比較的低周波の用途では、必要とされるクロック周波数も数ＧＨｚ未満となり、インジェクションロック技術を用いると、ＬＣ発振器のＬやＣの値を大きくする必要があり、サイズやコストなど様々な問題が生じる。このため、インジェクションロック技術を利用した分周回路は、低周波領域ではあまり利用されていなかった。
しかし、近年の処理能力の高速化によって、数ＧＨｚや数十ＧＨｚといった高周波が利用されるようになり、高精度なクロックの生成および伝送を実現する技術として、インジェクションロック技術が注目されるようになってきた。
【特許文献１】特開平０５−３４７５５４号公報
【非特許文献１】A. Mazzanti, P. Uggetti and F. Svelto, ”Analysis and Design of Injection-Locked LC Dividers for Quadrature Generation” IEEE J.Solid-State Circuits, vol.39, pp.1425-1432, September 2004
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年の高速化や高性能化に伴って、クロックに要求されるタイミング制約は厳しくなっている。特に、ＬＳＩの大規模化に伴い、高速で高精度なクロックをチップ内の各所に分配しなければならない。ところが、従来の一般的なＦＦ回路で構成された分周回路は、消費電力や出力位相ノイズの低減などが難しい。
一方、インジェクションロック技術を用いた分周回路は、低消費電力で出力位相ノイズが小さいので注目されているが、逆に、狭帯域であるため、周波数範囲の広い入力クロックに対して、十分に追従できないという課題がある。分周回路の出力クロックが、その入力クロックに同期する入力クロックの周波数範囲をロックレンジと呼ぶが、インジェクションロック技術を利用した分周回路は、ロックレンジが狭い。
例えば、ＰＬＬが出力するクロックを分周する場合、ＰＬＬの出力クロックの周波数範囲をカバーできないという問題が生じる。
このように、低消費電力で出力位相ノイズが小さいインジェクションロック技術を利用するためには、ロックレンジの拡大が実用化への大きな課題となる。
また、非特許文献１に示されているインジェクションロック技術を利用した分周回路の場合、４相出力クロックの位相関係は、内部の初期状態に依存して安定せず、４相出力クロックの位相関係を保証することが難しいという課題もある。
上記課題に鑑み、本発明の目的は、数ＧＨｚや数十ＧＨｚなどの高周波領域で、高精度なクロックを生成でき、ロックレンジが広く、出力クロックの位相関係の保証も可能なクロック分周回路を提供することである。
【課題を解決するための手段】
【０００４】
本発明の一形態では、第１の分周回路と第２の分周回路とを設ける。これら２つの分周回路は、外部からインジェクションされる２相の外部クロック（第１の外部クロックおよび第２の外部クロック）を分周して、４相のクロックを出力する。第１の分周回路は、第１のミキサと、第１の加算回路と、第１の位相回路とで構成されている。第１のミキサは、外部からインジェクションされる第１の外部クロックと分周回路内の第１の位相回路からフィードバックされる第１の内部フィードバック信号とを乗算する。第１の加算回路は、第１のミキサの出力信号と第２の分周回路から第２の結合回路を介して入力される第１の外部入力信号とを加算する。第１の位相回路は、第１の加算回路の出力信号の位相をシフトして第１の出力信号を出力すると共に、第１の分周回路内で第１の内部フィードバック信号として第１のミキサにフィードバックされる。第２の分周回路は、第２のミキサと、第２の加算回路と、第２の位相回路とで構成されている。各部の信号の流れは、第１の分周回路と同様であるが、第２のミキサに入力される第２の外部クロックは、第１の外部クロックと位相が異なる。第２のミキサは、第２の外部クロックと分周回路内の第２の位相回路からフィードバックされる第２の内部フィードバック信号とを乗算する。第２の加算回路は、第２のミキサの出力信号と第１の分周回路から第１の結合回路を介して入力される第２の外部入力信号とを加算する。第２の位相回路は、第２の加算回路の出力信号の位相をシフトして第２の出力信号を出力すると共に、第２の分周回路内で第２の内部フィードバック信号として第２のミキサにフィードバックされる。
ここで、第１の分周回路と第２の分周回路とは、第１の結合回路と第２の結合回路とでループ状に接続される。つまり、第１の結合回路は、第１の分周回路の第１の出力信号を入力して、第２の結合回路に第２の外部入力信号を出力し、第２の結合回路は、第２の分周回路の第２の出力信号を入力して、第１の結合回路に第１の外部入力信号を出力する。第１および第２の結合回路によって、第１および第２の分周回路が出力するクロック位相がループ状に各分周回路にフィードバックされることになり、出力される４相クロックの位相関係を保証することができる。また、結合回路が無い場合に比べて、ループ利得が大きくなり、ロックレンジが広くなる。
本発明の一形態における好ましい例では、第１の結合回路と第２の結合回路とをそれぞれ所定の利得を有するトランスコンダクタンスアンプで構成する。ループ状に接続された第１の分周回路と第２の分周回路は、トランスコンダクタンスアンプの利得によってループ利得が大きくなり、ロックレンジが広くなる。さらに、利得調整部を設けて、トランスコンダクタンスアンプの利得を調整することで、ループ利得を可変でき、用途に適したロックレンジに調整することができる。
【発明の効果】
【０００５】
本発明に係るクロック分周回路は、数ＧＨｚや数十ＧＨｚなどの高周波領域で、高精度なクロックを生成できる。特に、ロックレンジが広く、出力クロックの位相関係の保証も可能である。
【図面の簡単な説明】
【０００６】
【図１】本発明に係るクロック分周回路のブロック図である。
【図２】本発明に係るクロック分周回路の位相回路の特性を示す説明図である。
【図３】本発明に係るクロック分周回路の電圧と電流の位相関係を示す説明図である。
【図４】第１の実施形態の回路図である。
【図５】第２の実施形態の回路図である。
【図６】第１および第２の実施形態の効果を示すグラフである。
【図７】第３の実施形態の回路図である。
【図８】結合回路の無いクロック分周回路の回路図である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明に係るクロック分周回路のいくつかの実施形態を説明する前に、各実施形態に共通の技術について説明する。
図１は、各実施形態に係るクロック分周回路１０１のブロック図である。クロック分周回路１０１は、第１の分周回路１０２と第２の分周回路１０３の２個の分周回路を有する。
第１の分周回路１０２および第２の分周回路１０３は、トランスコンダクダンスｇｍ１１４を有する第１の結合回路１０４およびトランスコンダクダンスｇｍ１１５と反転部１１６とを有する第２の結合回路１０５によって、互いにループ状に接続されている。尚、トランスコンダクダンスｇｍ１１４および１１５は、ある利得を持って、電圧を電流に変換するアンプである。
第１の分周回路１０２および第２の分周回路１０３には、外部からインジェクションされる２倍のωの周波数の２相の外部クロックφｉｎｊおよびφｉｎｊＸが入力され、２分周されたクロックφＩ：(ＶＩCOS(ωｔ−θ))とクロックφＱ：(ＶＱCOS(ωｔ−θ±π/２))および、それぞれを反転した補信号のクロックφＩＸとφＱＸの４相のクロックを生成する。尚、補信号のクロックφＩＸとφＱＸとは、クロックφＩとφＱを反転させたもので、ここでは図示していない。また、図１は、シングルエンド表記で記載しているため反転部１１６によって−１倍して、位相を１８０度シフトし、クロックφＱを補信号のクロックφＩＸに、補信号のクロックφＱＸをクロックφＩに、それぞれ接続する。これに関しては、第１の実施形態で詳しく説明する。
また、第１の分周回路１０２および第２の分周回路１０３は、それぞれミキサ(Ｍixer)１０８および１０９，加算回路１１０および１１１，位相回路１１２および１１３で構成される。
次に、第１の分周回路１０２の動作について説明する。第１の分周回路１０２に入力される外部クロックφｉｎｊは、ＶｉｎｊCOS(２ωｔ)で表される電圧振幅がＶｉｎｊで周波数が２ωのクロックである。ここで、外部クロックφｉｎｊは、第１の外部クロックに相当する。
ミキサ１０８は、外部クロックφｉｎｊと位相回路１１２が出力する第１の内部フィードバック信号のクロックＶＩCOS(ωｔ−θ)とを乗算し、ＩｍｉｘCOS(ωｔ＋θ)で表される電流振幅がＩｍｉｘで周波数がωのクロックを加算回路１１０に出力する。尚、θは外部クロックφｉｎｊに対する位相差である。
加算回路１１０は、ミキサ１０８の出力クロックＩｍｉｘCOS(ωｔ+θ)と、第２の結合回路１０５が出力する第１の外部入力信号（電流振幅がＩｇｍで周波数がωのＩｇｍCOS(ωｔ−θ±π/２)の信号）とを電流加算した電流ＩＴを、位相回路１１２に出力する。
位相回路１１２は、入力電流ＩＴを位相シフトしたクロックＶＩCOS(ωｔ＋θ)をミキサ１０８にフィードバックする（第１の内部フィードバック信号）と共に、第１の結合回路１０４に出力する（第１の出力信号）。
ここで、位相回路１１２の入力電流ＩＴは、（式１)で与えられる。
ＩＴ = ＶＩ √（βＶinjｇｍSIN(２θ) + (βＶinj)2／４ + ｇｍ2 )  …(式１)
(式１)において、βはミキサ１０８の入力電圧と出力電流の変換係数を表し、その単位はＡ／Ｖ2である。
また、この時のループ利得は(式２)で与えられ、発振してロックする条件は、ループ利得が１より大きくなければならないので、(式３)で与えられる。
ループ利得 =(ＩＴ / ＶＩ)* |Ｈ(ω)|  
=√(βＶinjｇｍSIN(２θ)+(βＶinj)2／４+ｇｍ2)*|Ｈ(ω)|  …(式２)
(ＩＴ/ ＶＩ) * |Ｈ(ω)| ＞ 1                                 …(式３)
一方、第２の分周回路１０３に入力される外部クロックφｉｎｊＸは-ＶｉｎｊCOS(２ωｔ)で、上記で説明した第１の分周回路１０２と同様に動作する。ここで、外部クロックφｉｎｊＸは、第２の外部クロックに相当する。つまり、外部クロックφｉｎｊＸは、第２の分周回路１０３のミキサ１０９で、位相回路１１３が出力する第２の内部フィードバック信号のＶＱCOS(ωｔ−θ±π/２)と乗算され、ＩＱｍｉｘCOS(ωｔ＋θ±π/２)が出力される。
ミキサ１０９が出力するＩＱｍｉｘCOS(ωｔ＋θ±π/２)は、第１の結合回路１０４が出力する第２の外部入力信号と加算回路１１１で電流加算され、位相回路１１３に出力される。
位相回路１１３は、入力電流を位相シフトしたクロックＶＱCOS(ωｔ−θ±π/２)をミキサ１０９にフィードバックする（第２の内部フィードバック信号）と共に、第２の結合回路１０５に出力する（第２の出力信号）。
ここで、本実施形態の特徴が分かり易いように、結合回路が無い場合のクロック分周回路と比較して説明する。図８のクロック分周回路は、第１の分周回路７０２と第２の分周回路７０３とを有する。第１の分周回路７０２は、インジェクションロック技術を用いて、外部クロックφｉｎｊに同期した２分周の２相クロックφＩおよびφＩＸを出力し、第２の分周回路７０３も、同様に、外部クロックφｉｎｊＸに同期した２分周の２相クロックφＱおよびφＱＸを出力する。
第１の分周回路７０２は、コイルＬ８１およびＬ８２，抵抗Ｒ８１，容量Ｃ８１およびＣ８２，トランジスタＴｒ８１からＴｒ８３によって、ＬＣ発振器をベースとしたＶＣＯ（電圧制御発振器）を構成している。尚、Ｖｃｃは電源、ＧＮＤは接地を示している。
また、第２の分周回路７０３は、第１の分周回路７０２と同じ回路構成で、コイルＬ９１およびＬ９２，抵抗Ｒ９１，容量Ｃ９１およびＣ９２，トランジスタＴｒ９１からＴｒ９３で構成されている。
外部から入力される２倍のωの周波数の２相の外部クロックφｉｎｊおよびφｉｎｊＸは、それぞれ第１の分周回路７０２と第２の分周回路７０３のトランジスタＴｒ８３およびトランジスタＴｒ９３に入力される。トランジスタＴｒ８３およびトランジスタＴｒ９３は、外部クロックφｉｎｊおよびφｉｎｊＸに応じて、出力を変化させ、トランジスタＴｒ８１と８２とで構成されるクロスカップル回路およびトランジスタＴｒ９１と９２とで構成されるクロスカップル回路の分周周期を制御する。
一方、コイルＬ８１およびＬ８２，容量Ｃ８１およびＣ８２からなるＬＣタンク回路と、コイルＬ９１およびＬ９２，容量Ｃ９１およびＣ９２からなるＬＣタンク回路とは、コイルと容量成分によって決まる外部とは無関係の共振周波数(自走発振周波数)ω０で発振するが、トランジスタＴｒ８１からＴｒ９３によって２分周された周波数ωにロックしたクロックが出力される。ところが、第１の分周回路７０２と第２の分周回路７０３とは独立しているため、以下のような問題を生じる。
つまり、図１の第１の結合回路１０４および第２の結合回路１０５が無い場合は、(式１)において、gｍ＝０となる。従って、(式１)の平方根内の第１項と第３項とが０となり、結合回路がある場合に比べて、ＩＴが小さくなる。ＩＴが小さくなると、ループ利得も小さくなり、結果として、ロックレンジが狭くなってしまう。
尚、この時のループ利得は(式４)で与えられる。
ループ利得 =(βＶinj /２)* |Ｈ(ω)|                      …(式４)
また、結合回路が無い場合は、外部から入力される２倍のωの周波数の２相のクロックは、第１の分周回路１０２と第２の分周回路１０３とに入力されるが、gｍ＝０なので、第１の分周回路１０２と第２の分周回路１０３とは独立して分周動作を行うことになる。つまり、第１の分周回路１０２と第２の分周回路１０３とが生成するクロックφＩとφＱの位相差(φＩ−φＱ)は、分周回路を構成する回路部品の初期状態によって、+π／２または-π／２のいずれかに決まることにより、一定しない。
これに対して、図１の本発明では、第１の結合回路１０４および第２の結合回路１０５によって、第１の分周回路１０２と第２の分周回路１０３とが互いにループ状に結合されているので、ｇｍ＞０となる。従って、第１の分周回路１０２と第２の分周回路１０３とが生成するクロックφＩとφＱの位相差(φＩ−φＱ)は、分周回路を構成する回路部品の初期状態に関係なく、必ず、次のように決まる。
位相差(φQ−φI)＝ -π／２    (ω＞ω０)               …(式５)
位相差(φQ−φI)＝ +π／２    (ω＜ω０)               …(式６)
ここで、ω０は位相回路１１２および１１３の共振角周波数である。
図２は、位相回路１１２および１１３で構成される位相回路の伝達関数Ｈ(ω)の特性を示している。伝達関数Ｈ(ω)は、ω＞ω０のとき、位相回路による位相シフトφの符号は負になる。一方、ω＜ω０のとき、位相シフトφの符号は正になるので、(式５)と(式６)の関係が成立する。
次に、クロック分周回路１０１の各部の電圧と電流の位相関係について説明する。図３は、外部クロックφｉｎｊおよびφｉｎｊＸの成分Ｖｉｎｊの大きさによって、ＶＩとＩｍｉｘの位相差が変化する様子を示している。
図３(ａ)において、ＶＩがＶｉｎｊに対して-θの位相である場合、ミキサ１０８の出力ＩｍｉｘはＶｉｎｊに対して+θの位相になる。つまり、ＶＩ成分とＩｍｉｘ成分との位相差は２倍のθになる。また、第２の結合回路１０５を介して第２の分周回路１０３からフィードバックされるクロック成分Ｉｇｍは、ＶＱを反転させているので、ＶＱとπだけ位相がずれている。一方、ＶＩに対して、ＶＱは直交しているのでπ/２の位相差があり、Ｉｇｍはｙ軸に対して-θの位相になる。
加算回路１１０で、Ｉｍｉｘ成分とＩｇｍ成分とが電流加算されるので、２つのベクトルは合成されて、ＩＴ成分が得られる。ＩＴ成分は、位相回路１１２でφだけ位相シフトしてＶＩ成分を出力するので、ＩＴ成分とＶＩ成分との位相差はφとなる。
図３(ｂ)は、外部クロックφｉｎｊおよびφｉｎｊＸのインジェクションクロック成分Ｖｉｎｊが小さい場合の各部の電圧成分と電流成分の位相関係を示している。Ｖｉｎｊが小さい場合、ＶＩとＩｍｉｘの位相差が小さくなり、小さくなるに連れて位相差は０に近づく。つまり、図３(ａ)のθが小さくなって、Ｉｍｉｘ成分とＩｇｍ成分との位相差が大きくなり、加算回路１１０の出力のＩＴ成分が小さくなる。(式２)において、ＩＴ成分が小さくなると、ループ利得も小さくなり、その結果、ロックレンジが狭くなる。
この場合、ＶＩとＩｍｉｘとの位相差が小さくなって、ω≒ω０と見なせるので、図２の特性において、位相回路１１２および１１３による位相シフトφも小さくなる。従って、第２の結合回路１０５の出力電流Ｉｇｍとミキサ１０８の出力電流Ｉｍｉｘとの位相差は、図３(ｂ)に示すように、ほぼπ/２となる。
ここで、第２の結合回路１０５の出力電流Ｉｇｍは、位相回路１１２のリアクタンス成分を変化させるような働きがある。つまり、ω＞ω０のときは、位相回路１１２の共振周波数ω０を大きくする方向に、ω＜ω０のときは、位相回路１１２の共振周波数ω０を小さくする方向に、それぞれ動作する。
図３(ｃ)は、外部クロックφｉｎｊおよびφｉｎｊＸのインジェクションクロック成分Ｖｉｎｊが大きい場合の各部の電圧成分と電流成分の位相関係を示している。Ｖｉｎｊが大きい場合、ＶＩとＩｍｉｘの位相差が大きくなる。つまり、図３(ａ)のθが大きくなって、Ｉｍｉｘ成分とＩｇｍ成分との位相差が小さくなり、加算回路１１０の出力のＩＴ成分が大きくなる。(式２)において、ＩＴ成分が大きくなると、ループ利得も大きくなり、その結果、ロックレンジが広くなる。
この場合、ＶＩとＩｍｉｘとの位相差が大きくなって、ωとω０との差も大きくなる。図２の特性において、ω＞ω０のとき、位相シフトφは-π／２に近くなり、ω＜ω０のとき、位相シフトφは＋π／２に近くなる。従って、第２の結合回路１０５の出力電流Ｉｇｍとミキサ１０８の出力電流Ｉｍｉｘとの位相差は、図３(ｃ)に示すように、ほぼ０となり、ＩＴ成分は最大となる。つまり、Ｖｉｎｊが大きい場合、ロックレンジは広くなる。
このように、本発明に係るクロック分周回路は、第１の結合回路１０４および第２の結合回路１０５によって、第１の分周回路１０２と第２の分周回路１０３とが互いにループ状に結合されているので、結合回路が無い場合に比べて、ループ利得が大きくなり、ロックレンジを拡大することができる。また、第１の分周回路１０２と第２の分周回路１０３とが生成するクロックφＩとφＱの位相差は、分周回路を構成する回路部品の初期状態に関係なく決まるので、常に、位相保証された４相クロックを生成することができる。
次に、図１の本発明に係るクロック分周回路のブロック図の具体的な回路構成について説明する。
(第１の実施形態)
図４(ａ)は、図１に示したクロック分周回路の回路図を示している。第１の実施形態は、図１のミキサ１０８および１０９として、ＬＣ発振器によるＶＣＯを利用したものである。
第１の分周回路１０２は、トランジスタＴｒ１１からＴｒ１５と、コイルＬ１１と、可変容量Ｃ１１およびＣ１２とで構成される。同様に、第２の分周回路１０３は、トランジスタＴｒ２１からＴｒ２５と、コイルＬ２１と、可変容量Ｃ２１およびＣ２２とで構成される。また、これらの分周回路に電流を供給する電流源ＣＳ１がＴｒ１５およびＴｒ２５に接続されている。Ｖｃｃは電源、ＧＮＤは接地を示す。
先ず、第１の分周回路１０２の動作について説明する。
外部クロックφｉｎｊは、Ｔｒ１５のゲートに入り、外部クロックφｉｎｊの変化に応じて、接続点ＰＩおよびＰＩＸの電位を変化させ、外部クロックφｉｎｊの角周波数２ωを１／２の角周波数ωに分周する。
Ｔｒ１１からＴｒ１４，Ｌ１１，Ｃ１１およびＣ１２とでＬＣ発振器を構成し、外部クロックφｉｎｊが入力されない状態では、Ｌ１１，Ｃ１１およびＣ１２で決まる共振角周波数ω０で発振する。ここで、接続点ＰＩおよびＰＩＸが図１の加算回路１１０に相当し、Ｌ１１，Ｃ１１およびＣ１２のＬＣタンク回路が図１の位相回路１１２に相当する。また、Ｔｒ１１からＴｒ１５およびＬＣ発振器からなるＶＣＯが、図１のミキサ１０８に相当する。
第２の分周回路１０３も、外部クロックφｉｎｊＸの位相が異なるだけで、第１の分周回路１０２と同じ構成なので同様に動作する。つまり、接続点ＰＱおよびＰＱＸが図１の加算回路１１１に相当し、Ｌ２１，Ｃ２１およびＣ２２のＬＣタンク回路が図１の位相回路１１３に相当する。また、Ｔｒ２１からＴｒ２５、およびＬＣ発振器からなるＶＣＯが、図１のミキサ１０９に相当する。
ここで、共振角周波数ω０と、外部クロックφｉｎｊおよびφｉｎｊＸの角周波数２ωを分周した角周波数ωとの大小関係によって、(式５)および(式６)で説明したように、第１の分周回路１０２と第２の分周回路１０３とで生成するクロックφＩとφＱの位相差(φＩ−φＱ)が決定され、第１の分周回路１０２からは、４相のクロックのＩ側のクロックφＩおよびφＩＸが出力され、第２の分周回路１０３からは、４相のクロックのＱ側のクロックφＱおよびφＱＸが出力される。
次に、第１の結合回路１０４および第２の結合回路１０５の回路構成について説明する。
図４(ｂ)は、第１の結合回路１０４を構成するトランスコンダクタンスアンプ４０１の回路例を示している。尚、第２の結合回路１０５を構成するトランスコンダクタンスアンプ４０２も同様の回路で構成できる。
このトランスコンダクタンスアンプ４０１は、差動インバータのｎＭＯＳソースノードに電流源ＣＳ２を接続した回路である。Ｔｒ３１とＴｒ３２はインバータを構成し、入力ｉｎから入ってくる信号を反転させて出力ｏｕｔｘに出す。同様に、Ｔｒ３３とＴｒ３４もインバータを構成し、入力ｉｎｘから入ってくる信号を反転させて出力ｏｕｔに出す。
従って、図４(ａ)において、第１の分周回路１０２の出力クロックφＩは、第１の結合回路１０４のトランスコンダクタンスアンプ４０１の入力ｉｎに入り、反転した出力ｏｕｔｘの信号は、第２の分周回路１０３の接続点ＰＱに入力される。第１の分周回路１０２の出力クロックφＩＸは、第１の結合回路１０４の入力ｉｎｘに入り、反転した出力ｏｕｔの信号は、第２の分周回路１０３の接続点ＰＱＸに入力される。
同様に、第２の分周回路１０３の出力クロックφＱは、第２の結合回路１０５のトランスコンダクタンスアンプ４０２の入力ｉｎに入り、反転した出力ｏｕｔｘの信号は、第１の分周回路１０２の接続点ＰＩＸに入力される。第２の分周回路１０３の出力クロックφＱＸは、第２の結合回路１０５の入力ｉｎｘに入り、反転した出力ｏｕｔの信号は、第１の分周回路１０２の接続点ＰＩに入力される。
つまり、第１の分周回路１０２から第２の分周回路１０３に接続する第１の結合回路１０４のトランスコンダクタンスアンプ４０１によって、クロックφＩをφＱに、クロックφＩの補信号のクロックφＩＸをφＱの補信号のクロックφＱＸに、それぞれ出力する。また、第２の分周回路１０３から第１の分周回路１０２に接続する第２の結合回路１０５のトランスコンダクタンスアンプ４０２によって、クロックφＱをクロックφＩＸに、クロックφＱＸをクロックφＩに、それぞれ出力する。ここで、図１は、シングルエンド表記で記載しているため反転部１１６によって−１倍して、位相を１８０度シフトし、上記のように、クロックφＱを補信号のクロックφＩＸに、補信号のクロックφＱＸをクロックφＩに、それぞれ接続することを示している。つまり、図４（ａ）のトランスコンダクタンスアンプ４０２は相補信号の表記なので、図１のトランスコンダクダンスｇｍ１１５と反転部１１６とをまとめて実現している。
ここで、本実施形態の効果について説明する。図６（ａ）は、第１の実施形態のクロック分周回路(ｇｍ≠0)と、結合回路を持たない場合のクロック分周回路(ｇｍ=0)とのシミュレーション結果を示すグラフである。横軸は、外部クロックφｉｎｊのエネルギー（Injection Power）を示し、縦軸は、ロックする周波数の上限と下限を示す。ロックする周波数の上限と下限の幅がロックレンジで、Injection Powerが大きい程、入力振幅が大きくなり、ロックレンジは広くなる。第１の分周回路１０２と第２の分周回路１０３との結合がない状態(gm=0)に比べ、結合がある状態(gm≠0)の方が、１ＧＨｚ程度、ロックレンジが広くなっているのが分かる。
このように、第１の実施形態では、第１の分周回路１０２および第２の分周回路１０３において、ミキサ１０８および１０９をＬＣ発振器をベースとしたＶＣＯで構成することによって、簡易的な回路で、ロックレンジが広いクロック分周回路を実現することができる。
さらに、生成するクロックφＩとφＱの位相差は、第１の分周回路１０２と第２の分周回路１０３とを構成する回路部品の初期状態に関係なく、(式５)および(式６)で示したωとω０との大小関係によって決まるので、常に位相保証された安定した４相クロックを生成することができる。
(第２の実施形態)
図５は、図１に示したクロック分周回路の回路図を示している。第１の実施形態では、ミキサ１０８および１０９としてＬＣ発振器をベースとしたＶＣＯで構成したが、第２の実施形態は、ミキサ１０８および１０９として、アナログの掛け算回路を用いている。
第１の分周回路１０２は、トランジスタＴｒ４１からＴｒ４８と、コイルＬ４１と、可変容量Ｃ４１およびＣ４２、電流源ＣＳ４１とで構成される。
同様に、第２の分周回路１０３は、トランジスタＴｒ５１からＴｒ５８と、コイルＬ５１と、可変容量Ｃ５１およびＣ５２、電流源ＣＳ５１とで構成される。尚、Ｖｃｃは電源、ＧＮＤは接地を示す。
ここで、第１の分周回路１０２のＴｒ４３からＴｒ４８は、アナログの掛け算器を構成する。このアナログ掛け算器は、Ｔｒ４５とＴｒ４８のゲートに入力する相補クロックφＩおよびφＩＸと、Ｔｒ４３とＴｒ４７のゲートに入力する外部クロックφｉｎｊＸおよびＴｒ４４とＴｒ４６のゲートに入力する外部クロックφｉｎｊとを、掛け算する回路で、ギルバートセル型として知られているものである。同様に、第２の分周回路１０３のＴｒ５３からＴｒ５８もアナログの掛け算器を構成する。
Ｌ４１，Ｃ４１，Ｃ４２のＬＣタンク回路とＴｒ４１およびＴｒ４２とでＬＣ発振器を構成し、アナログ掛け算器が無い状態では、Ｌ４１，Ｃ４１およびＣ４２で決まる共振角周波数ω０で発振する。ここで、接続点ＪＩおよびＪＩＸが図１の加算回路１１０に相当し、ＬＣタンク回路が図１の位相回路１１２に相当する。また、Ｔｒ４３からＴｒ４８のアナログ掛け算器は図１のミキサ１０８に相当する。同様に、第２の分周回路１０３において、Ｌ５１，Ｃ５１，Ｃ５２のＬＣタンク回路とＴｒ５１からＴｒ５２とでＬＣ発振器を構成する。
第１の分周回路１０２では、外部クロックφｉｎｊおよびφｉｎｊＸと、内部フィードバックされた出力クロックφＩおよびφＩＸ（第１の内部フィードバック信号）とがアナログ掛け算器で掛け算され、和と差の周波数のクロックが生成される。アナログ掛け算器の出力は、ＬＣタンク回路に入り、高調波成分はフィルタリングされて、共振角周波数ω０と、アナログ掛け算器の出力の角周波数成分ωとの大小関係によって、図２で決まる位相分だけシフトされ、クロックφＩおよびφＩＸを出力する。
同様に、第２の分周回路１０３では、外部クロックφｉｎｊおよびφｉｎｊＸと、内部フィードバックされた出力クロックφＱおよびφＱＸ（第２の内部フィードバック信号）と掛け算され、ＬＣタンク回路で位相シフトされて、クロックφＱおよびφＱＸを出力する。
ここで、共振角周波数ω０と、外部クロックφｉｎｊおよびφｉｎｊＸの角周波数２ωを分周した角周波数ωとの大小関係によって、(式５)および(式６)で説明したように、第１の分周回路１０２と第２の分周回路１０３とで生成するクロックφＩとφＱの位相差(φＩ−φＱ)が決定される。
また、第１の結合回路１０４および第２の結合回路１０５の回路構成は、第１の実施形態で説明した図４(ｂ)と同様に構成できる。
つまり、第１の分周回路１０２から第２の分周回路１０３に接続する第１の結合回路１０４では、トランスコンダクダンスアンプ４０１によって、クロックφＩをφＱに、クロックφＩの補クロックφＩＸをφＱの補クロックφＱＸに、それぞれ出力する。また、第２の分周回路１０３から第１の分周回路１０２に接続する第２の結合回路１０５では、トランスコンダクダンスアンプ４０２によって、クロックφＱをφＩの補クロックφＩＸに、クロックφＱの補クロックφＱＸをφＩに、それぞれ出力する。
このように、第１の実施形態と同様に、トランスコンダクダンスアンプ４０１による第１の結合回路１０４と、トランスコンダクダンスアンプ４０２による第２の結合回路１０５によって、第１の分周回路１０２と第２の分周回路１０３とが互いにループ状に結合されるので、ループ利得が大きくなり、ロックレンジを拡大することができる。
ここで、本実施形態の効果について説明する。図６（ｂ）は、第２の実施形態のクロック分周回路(gm≠0)と、結合回路を持たない場合(gm=0)とのシミュレーション結果を示すグラフである。尚、図６（ａ）と同様に、Injection Powerが大きい程、ロックレンジが広くなっているが、第１の実施形態に比べて、ロックする周波数の上限と下限の幅が広く、約２倍のロックレンジが得られている。
以上、第２の実施形態では、第１の分周回路１０２および第２の分周回路１０３において、ミキサ１０８および１０９をアナログ掛け算器で構成することによって、より広いロックレンジのクロック分周回路を実現できる。
さらに、生成するクロックφＩとφＱの位相差(φＩ−φＱ)は、第１の分周回路１０２と第２の分周回路１０３とを構成する回路部品の初期状態に関係なく、ωとω０との大小関係によって決まるので、常に位相保証された安定した４相クロックの生成が可能なクロック分周回路を実現できる。
(第３の実施形態)
次に、第３の実施形態について用いて説明する。図７は、クロック分周回路のトランスコンダクタンスアンプ４０１ｂを示し、第１の実施形態および第２の実施形態におけるトランスコンダクタンスアンプ４０１の利得を外部から可変できるようにしたものである。
図７(ａ)は、トランスコンダクタンスアンプ４０１ｂの回路図、図７(ｂ)は利得制御信号発生部の回路図である。尚、図４(ｂ)のトランスコンダクタンスアンプ４０１と同じ符号のものは同じものを示す。また、第２の結合回路１０５のトランスコンダクタンスアンプ４０２もトランスコンダクタンスアンプ４０１ｂと同様に構成でき、第１の結合回路１０４と第２の結合回路１０５の両方をトランスコンダクタンスアンプ４０１ｂのように構成してもよいし、いずれか一方だけでも構わない。
Ｔｒ６１から６４とＴｒ７１から７４はｐＭＯＳトランジスタ、Ｔｒ６５から６８とＴｒ７５から７８はｎＭＯＳトランジスタである。
直列に接続されたＴｒ６１とＴｒ６３およびＴｒ６２とＴｒ６４は、それぞれＴｒ３１に並列に接続されている。従って、制御信号ｓｗ_ｐ０がローレベルになるとＴｒ６２がオンし、ｓｗ_ｐ１がローレベルになるとＴｒ６１がオンする。Ｔｒ６２とＴｒ６１のいずれかがオンすると、Ｔｒ３１だけがオンした場合に比べて、入力ｉｎの信号に対して、出力ｏｕｔｘの信号は２倍に大きくなる。つまり、利得が大きくなって、ロックレンジは広くなる。
Ｔｒ６２とＴｒ６１の両方がオンすると、Ｔｒ３１だけがオンした場合に比べて、入力ｉｎの信号に対して、出力ｏｕｔｘの信号は３倍に大きくなる。つまり、利得がさらに大きくなって、ロックレンジはより広くなる。
同様に、直列に接続されたＴｒ７１とＴｒ７３およびＴｒ７２とＴｒ７４は、それぞれＴｒ３３に並列に接続されている。従って、制御信号ｓｗ_ｐ０がローレベルになるとＴｒ７２がオンし、ｓｗ_ｐ１がローレベルになるとＴｒ７１がオンする。Ｔｒ６２とＴｒ６１と同様に、Ｔｒ７２とＴｒ７１のオン状態によって、利得を制御でき、ロックレンジを可変できる。
ｎＭＯＳトランジスタＴｒ６５から６８の場合は、制御信号ｓｗ_ｎ０とｓｗ_ｎ１によって制御される。つまり、直列に接続されたＴｒ６５とＴｒ６７およびＴｒ６６とＴｒ６８は、それぞれＴｒ３２に並列に接続されている。従って、制御信号ｓｗ_ｎ０がハイレベルになるとＴｒ６８がオンし、ｓｗ_ｎ１がハイレベルになるとＴｒ６７がオンする。Ｔｒ６２とＴｒ６１と同様に、制御信号の論理は反転しているが、Ｔｒ６７とＴｒ６８のオン状態によって、利得を制御でき、ロックレンジを可変できる。
同様に、直列に接続されたＴｒ７５とＴｒ７７およびＴｒ７６とＴｒ７８は、それぞれＴｒ３４に並列に接続されている。従って、制御信号ｓｗ_ｎ０がハイレベルになるとＴｒ７８がオンし、ｓｗ_ｎ１がハイレベルになるとＴｒ７７がオンする。Ｔｒ６７とＴｒ６８と同様に、Ｔｒ７７とＴｒ７８のオン状態によって、利得を制御でき、ロックレンジを可変できる。
ここで、制御信号ｓｗ_ｐ０，ｓｗ_ｐ１，ｓｗ_ｎ０，ｓｗ_ｎ１は、利得制御信号発生部６０１のように構成できる。クロック分周回路の上位回路（図示せず）側からの設定信号をｓｗ０とｓｗ１との２ビットとした場合、ｓｗ０とｓｗ１が共にローレベル(”０”)の時、インバータ６０２および６０４によって反転され、制御信号ｓｗ_ｐ０はハイレベル，ｓｗ_ｐ１もハイレベルとなる。逆に、バッファ６０３および６０５はそのままの論理で出力するので、ｓｗ_ｎ０はローレベル，ｓｗ_ｎ１もローレベルとなる。この結果、Ｔｒ６１および６２，Ｔｒ６７および６８，Ｔｒ７１および７２，Ｔｒ７７および７８，は全て逆バイアスされてオフ状態になり、結合回路４０１ｂは、Ｔｒ３１からＴｒ３４だけで駆動されることになる。つまり、出力ｏｕｔおよびｏｕｔｘに流れる電流は小さく、利得は一番低い状態になるので、(式２)より、ロックレンジは狭くなる。
次に、ｓｗ０とｓｗ１のいずれか一方がハイレベル(”１”)の時、例えば、ｓｗ０がハイレベル(”１”)の時、上記と同様に、制御信号ｓｗ_ｐ０はローレベル，ｓｗ_ｐ１はハイレベル，ｓｗ_ｎ０はハイレベル，ｓｗ_ｎ１はローレベルとなり、Ｔｒ６２，Ｔｒ６８，Ｔｒ７２，Ｔｒ７８がオン状態になり、Ｔｒ３１からＴｒ３４に並列に１つの回路が駆動されることになる。つまり、利得は、Ｔｒ３１からＴｒ３４だけの場合に比べて少し高くなり、ロックレンジは広くなる。ｓｗ１だけがハイレベル(”１”)の場合も同じである。
次に、ｓｗ０とｓｗ１が共にハイレベル(”１”)の時、上記と同様に、制御信号ｓｗ_ｐ０はローレベル，ｓｗ_ｐ１もローレベル，ｓｗ_ｎ０はハイレベル，ｓｗ_ｎ１もハイレベルとなり、Ｔｒ６１および６２，Ｔｒ６７および６８，Ｔｒ７１および７２，Ｔｒ７７および７８，は全てオン状態になり、Ｔｒ３１からＴｒ３４に並列に２つの回路が駆動されることになる。つまり、利得は、Ｔｒ３１からＴｒ３４だけの場合に比べてさらに高くなり、ロックレンジはより広くなる。
このように、ｓｗ０とｓｗ１の論理の組み合わせによって、結合回路の利得を３段階に調整することができ、アプリケーションに応じて、ロックレンジを可変することが可能となる。
一般に、ループ利得が大きくなれば、ロックレンジは広くなるが、消費電力も大きくなる。逆に、ループ利得が小さくなれば、消費電力は少なくなるが、ロックレンジが狭くなる。従って、結合回路のコンダクタンスを外部から制御できるようにすれば、用途に合わせて、ループ利得を可変できるので、消費電力を抑えながら必要なロックレンジを確保することができる。
尚、本実施形態では、トランスコンダクタンスアンプの利得を３段階で構成したが、同様の回路を増減することで、３段階以外でも実現可能である。さらに、他の回路構成であっても、第１の結合回路または第２の結合回路、もしくは両方の結合回路の利得を制御できる回路を用いれば、本実施形態と同じように、クロック分周回路のロックレンジを可変できる。
以上、各実施形態において説明してきたように、本発明に係るクロック分周回路は、第１の分周回路と第２の分周回路とを結合回路によってループ状に接続することで、ループ利得を高くでき、ロックレンジを広げることができる。
この結果、低消費電力で位相ノイズが少ないという利点がありながら、ロックレンジが狭いという欠点を持っていたインジェクションロック技術の課題を克服し、数ＧＨｚから数十ＧＨｚの高周波領域において、ロックレンジの広い高精度なクロック分周回路を実現できる。
また、本実施形態のクロック分周回路は、第１の分周回路と第２の分周回路とが互いにリンクして、出力する４相クロックの位相関係を保証することができる。
さらに、第１の結合回路または第２の結合回路、もしくは両方の結合回路の利得を制御することで、アプリケーションに応じて、ロックレンジを可変できる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【０００８】
本発明は、高速クロックを必要とするアナログ回路やデジタル回路で使用されるクロック分周回路に適用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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