(57)【特許請求の範囲】
【請求項１】
不純物注入領域が形成されたＩＩＩ族窒化物半導体よりなる半導体層を有する処理対象基板における前記不純物注入領域上に前記ＩＩＩ族窒化物半導体のバンドギャップエネルギーよりも小さいバンドギャップエネルギーを有する物質よりなる光吸収膜を形成する光吸収膜形成工程と、
前記ＩＩＩ族窒化物半導体のバンドギャップエネルギーよりも小さいエネルギーの所定光を照射して前記処理対象基板をアニールすることで前記不純物注入領域の不純物を活性化するアニール工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記光吸収膜の前記バンドギャップエネルギーは、前記所定光のエネルギー以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記光吸収膜は、誘電体膜であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記所定光の波長は、０．６μｍ以上１．０μｍ以下であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
前記光吸収膜の前記バンドギャップエネルギーは、１．２ｅＶ以下であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記光吸収膜は、Ｇｅ、ＤＬＣまたはａ−Ｓｉのいずれかで形成された膜であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。
【請求項７】
前記半導体層は、ＧａＮ、ＡｌＧａＮ、ＢＧａＮ、ＢＡｌＮ、ＩｎＧａＮ、ＡｌＮ、および、ＩｎＮのいずれかで構成された層であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
【請求項８】
前記半導体層上面および該半導体層上に形成された前記光吸収膜を覆い、前記半導体層における窒素原子の拡散を防止するための飛散防止膜を形成する飛散防止膜形成工程を有することを特徴とする請求項１〜７のいずれか一つに記載の半導体装置の製造方法。
【請求項９】
前記半導体層上面を覆い、該半導体層における窒素原子の拡散を防止するための飛散防止膜を形成する飛散防止膜形成工程を有し、
前記光吸収膜は、前記飛散防止膜上に形成されることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置の製造方法。
【請求項１０】
前記半導体層上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
を有し、
前記不純物注入領域は、前記半導体層における少なくとも２つの第１領域に形成されていることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置の製造方法。
【請求項１１】
前記不純物注入領域は、前記２つの第１領域と、前記半導体層における領域であって前記２つの第１領域に挟まれ且つ該２つの第１領域のうちいずれか一方に接する第２領域とにそれぞれ形成されていることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記半導体層は、ＩＩＩ族窒化物半導体で形成された第１半導体層と、該第１半導体層上の一部に形成されたＩＩＩ族窒化物半導体よりなる第２半導体層とを含み、
前記不純物注入領域は、前記第１半導体層における前記第２半導体層が形成されていない領域の一部と前記第２半導体層の一部とにそれぞれ形成され、
前記ゲート絶縁膜は、前記第１半導体層上から前記第２半導体層上に亘って形成され、
前記ゲート電極は、前記第１半導体層上の前記ゲート絶縁膜上から前記第２半導体層上のゲート絶縁膜上に亘って形成され、
前記第２半導体層に形成された前記不純物注入領域は、前記ゲート電極下の領域から離間した領域に形成されていることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１３】
前記半導体層は、前記ＩＩＩ族窒化物半導体で形成された第１半導体層と、該第１半導体層上の一部に形成されたＩＩＩ族窒化物半導体よりなる第２半導体層と、該第２半導体層上に形成された第３半導体層とを含み、
前記不純物注入領域は、前記第１半導体層における前記第２半導体層が形成されていない領域の一部と前記第３半導体層の一部とにそれぞれ形成され、
前記ゲート絶縁膜は、前記第１半導体層上から前記第２半導体層上に亘って形成され、
前記ゲート電極は、前記第１半導体層上の前記ゲート絶縁膜上から前記第３半導体層上にゲート絶縁膜上に亘って形成され、
前記第３半導体層に形成された前記不純物注入領域は、前記ゲート電極下の領域から離間した領域に形成されていることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１４】
前記半導体層は、下部クラッド層と下部光ガイド層と活性層上部光ガイド層と上部クラッド層とよりなるメサ状の積層構造を有し、
前記不純物注入領域は、前記下部クラッド層の一部と前記上部クラッド層の一部とにそれぞれ形成されていることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置の製造方法。
【請求項１５】
前記処理対象基板は、前記半導体層と、前記半導体層の第１面上に形成され、下部クラッド層と下部光ガイド層と活性層上部光ガイド層と上部クラッド層とよりなるメサ状の積層膜とを有し、
前記不純物注入領域は、前記半導体層における前記第１面と反対側の第２面側に形成され、
前記アニール工程は、前記第２面側から前記処理対象基板に前記所定光を照射することを特徴とする請求項１〜９のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＩＩＩ族窒化物半導体を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、動作の高速化や高温環境下での安定動作などを目的として、ＩＩＩ族窒化物半導体を用いた半導体装置が開発されている（例えば、以下に示す特許文献１参照）。ＩＩＩ族窒化物半導体としては、例えば窒化ガリウム（ＧａＮ）や窒化アルミニウム（ＡｌＮ）や窒化インジウム（ＩｎＮ）などが用いられている。
【０００３】
ＩＩＩ族窒化物半導体を用いて例えばＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を製造する場合、半導体層におけるソース形成領域やドレイン形成領域などに注入した不純物をドーパントとして機能させるために、当該不純物を活性化させる工程が必要となる（例えば、以下に示す非特許文献１〜３参照）。この工程には、一般的に電気炉やＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いたアニール処理が用いられる。
【０００４】
具体的に説明すると、基板上に形成されたＩＩＩ族窒化物半導体層における所定の領域に例えばＳｉイオンなどの不純物を注入後、素子形成面全体に誘電体等を堆積することで半導体層を覆う膜を形成する。この際、堆積する物質としては、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）や窒化アルミニウム（ＡｌＮ）などを用いることができる。また、堆積方法としては、スパッタリング法等を使用することができる。次に、堆積した膜を介して基板を一定時間光照射することで、基板より上層にあるＩＩＩ族窒化物半導体層に注入された不純物を活性化する（アニール処理）。なお、上記で堆積した膜は、当該アニール処理においてＩＩＩ族窒化物半導体層からＮ原子が抜けるのを低減するための飛散防止膜として機能する。
【０００５】
【特許文献１】特開２０００−１７４０３４号公報
【非特許文献１】Y. Irokawa et al., “Implantation temperature dependence of Si activation in AlGaN,” Appl. Phys. Lett. 88 (2006) 182106.
【非特許文献２】S. Matsunaga et al., “Silicon implantation in epitaxial GaN layers: Encapsulant annealing and electrical properties,” J. Appl. Phys. 95 (2004) 2461.
【非特許文献３】J. A. Fellows, “Electrical activation studies of GaN implanted with Si from low to high dose,” Appl. Phys. Lett. 80 (2002) 1930.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、一般的な熱処理装置において用いられる光は、波長が約０．６μｍから１．０μｍ程度の赤外光である。これに対し、ＩＩＩ族窒化物半導体を用いて形成された半導体層のバンドギャップエネルギーは、一般的に上記赤外光のエネルギーよりも大きい。このため、赤外光を用いたアニール処理では、ＩＩＩ族窒化物半導体を用いて形成された半導体層が上記赤外光に対して透明膜として機能してしまい、ＩＩＩ族窒化物半導体層に注入された不純物を直接熱処理することができない。
【０００７】
例えば、ＩＩＩ族窒化物半導体層としてＧａＮ膜を用いた場合、ＧａＮのバンドギャップエネルギーが３．４ｅＶであるため、ＧａＮ膜が吸収する光の波長は約３６５ｎｍ以下である。したがって、ＧａＮ膜は赤外光に対して透明膜として機能してしまう。
【０００８】
以上のような理由から、従来では、透明膜として機能する半導体層を介して基板やサンプルプレートを例えば赤外光などの光で照射することにより加熱し、これからの熱伝導を用いて半導体層を昇温することで、半導体層に注入された不純物を熱処理していた。
【０００９】
しかしながら、上記のように基板やサンプルプレートからの熱伝導を用いて半導体層に注入された不純物を活性化する方法では、非常に高い基板温度が要求される。特に、ＭＯＳＦＥＴなどのような、基板やサンプルプレートから離れた層に不純物が注入された構成では、これを活性化させるためにより高い基板温度が必要となる。
【００１０】
このように基板温度を高くすると、半導体層表面にこれの構成原子が析出したり、半導体層表面にピットと呼ばれる結晶欠陥が形成されたりなどの問題が発生する。また、場合によっては、半導体層が割れたり、半導体層と基板との間に部分的な剥離が生じたりなどの問題も発生する。
【００１１】
上記問題のうち、半導体層を構成する原子の析出とピットの形成とは、不純物が注入されていない領域でも生じてしまう。そのため、例えば上記従来技術を用いてＭＯＳＦＥＴを製造した場合、チャネル形成領域におけるキャリアの移動度が低下したり、耐圧特性が劣化してしまうという問題が発生する。また、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）を製造した場合、２次元電子ガスの密度が減少してしまうという問題が発生する。さらに、半導体レーザを作成した場合、誘電体パッシベーション膜と半導体層との間で構成原子または不純物の相互拡散が生じるという問題が発生する。
【００１２】
以上のような問題は、デバイスの性能や信頼性を低下させる要因となるため、可能な限り回避する必要がある。また、クラックが発生したり、部分的な剥離が生じた場合には、そもそも半導体素子を形成することができない。
【００１３】
そこで本発明は、上記問題に鑑みてなされたものであり、デバイスの性能や信頼性を低下させることなく、注入した不純物を熱処理することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決し、目的を達成するために、本発明による半導体装置の製造方法は、不純物注入領域が形成されたＩＩＩ族窒化物半導体よりなる半導体層を有する処理対象基板における前記不純物注入領域上に前記ＩＩＩ族窒化物半導体のバンドギャップエネルギーよりも小さいバンドギャップエネルギーを有する物質よりなる光吸収膜を形成する光吸収膜形成工程と、前記ＩＩＩ族窒化物半導体のバンドギャップエネルギーよりも小さいエネルギーの所定光を照射して前記処理対象基板をアニールすることで前記不純物注入領域の不純物を活性化するアニール工程と、を有することを特徴とする。
【００１５】
また、本発明による半導体装置の製造方法は、上記発明において、前記光吸収膜の前記バンドギャップエネルギーが、前記所定光のエネルギー以下であることを特徴とする。
【００１６】
また、本発明による半導体装置の製造方法は、上記発明において、前記光吸収膜が、誘電体膜であることを特徴とする。
【００１７】
また、本発明による半導体装置の製造方法は、上記発明において、前記所定光の波長が、０．６μｍ以上１．０μｍ以下であることを特徴とする。
【００１８】
また、本発明による半導体装置の製造方法は、上記発明において、前記光吸収膜の前記バンドギャップエネルギーが、１．２ｅＶ以下であることを特徴とする。
【００１９】
また、本発明による半導体装置の製造方法は、上記発明において、前記光吸収膜が、Ｇｅ、ＤＬＣまたはａ−Ｓｉのいずれかで形成された膜であることを特徴とする。
【００２０】
また、本発明による半導体装置の製造方法は、上記発明において、前記半導体層が、ＧａＮ、ＡｌＧａＮ、ＢＧａＮ、ＢＡｌＮ、ＩｎＧａＮ、ＡｌＮ、および、ＩｎＮのいずれかで構成された層であることを特徴とする。
【００２１】
また、本発明による半導体装置の製造方法は、上記発明において、前記半導体層上面および該半導体層上に形成された前記光吸収膜を覆い、前記半導体層における窒素原子の拡散を防止するための飛散防止膜を形成する飛散防止膜形成工程を、さらに有することを特徴とする。
【００２２】
また、本発明による半導体装置の製造方法は、上記発明において、前記半導体層上面を覆い、該半導体層における窒素原子の拡散を防止するための飛散防止膜を形成する飛散防止膜形成工程をさらに有し、前記光吸収膜が前記飛散防止膜上に形成されることを特徴とする。
【００２３】
また、本発明による半導体装置の製造方法は、上記発明において、前記半導体層上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、をさらに有し、前記不純物注入領域が、前記半導体層における少なくとも２つの第１領域に形成されていることを特徴とする。
【００２４】
また、本発明による半導体装置の製造方法は、上記発明において、前記不純物注入領域が、前記２つの第１領域と、前記半導体層における領域であって前記２つの第１領域に挟まれ且つ該２つの第１領域のうちいずれか一方に接する第２領域とにそれぞれ形成されていることを特徴とする。
【００２５】
また、本発明による半導体装置の製造方法は、上記発明において、前記半導体層が、ＩＩＩ族窒化物半導体で形成された第１半導体層と、該第１半導体層上の一部に形成されたＩＩＩ族窒化物半導体よりなる第２半導体層とを含み、前記不純物注入領域が、前記第１半導体層における前記第２半導体層が形成されていない領域の一部と前記第２半導体層の一部とにそれぞれ形成され、前記ゲート絶縁膜が、前記第１半導体層上から前記第２半導体層上に亘って形成され、前記ゲート電極が、前記第１半導体層上の前記ゲート絶縁膜上から前記第２半導体層上のゲート絶縁膜上に亘って形成され、前記第２半導体層に形成された前記不純物注入領域が、前記ゲート電極下の領域から離間した領域に形成されていることを特徴とする。
【００２６】
また、本発明による半導体装置の製造方法は、上記発明において、前記半導体層が、前記ＩＩＩ族窒化物半導体で形成された第１半導体層と、該第１半導体層上の一部に形成されたＩＩＩ族窒化物半導体よりなる第２半導体層と、該第２半導体層上に形成された第３半導体層とを含み、前記不純物注入領域が、前記第１半導体層における前記第２半導体層が形成されていない領域の一部と前記第３半導体層の一部とにそれぞれ形成され、前記ゲート絶縁膜が、前記第１半導体層上から前記第２半導体層上に亘って形成され、前記ゲート電極が、前記第１半導体層上の前記ゲート絶縁膜上から前記第３半導体層上にゲート絶縁膜上に亘って形成され、前記第３半導体層に形成された前記不純物注入領域が、前記ゲート電極下の領域から離間した領域に形成されていることを特徴とする。
【００２７】
また、本発明による半導体装置の製造方法は、上記発明において、前記半導体層が、下部クラッド層と下部光ガイド層と活性層上部光ガイド層と上部クラッド層とよりなるメサ状の積層構造を有し、前記不純物注入領域が、前記下部クラッド層の一部と前記上部クラッド層の一部とにそれぞれ形成されていることを特徴とする。
【００２８】
また、本発明による半導体装置の製造方法は、上記発明において、前記処理対象基板が、前記半導体層と、前記半導体層の第１面上に形成され、下部クラッド層と下部光ガイド層と活性層上部光ガイド層と上部クラッド層とよりなるメサ状の積層膜とを有し、前記不純物注入領域が、前記半導体層における前記第１面と反対側の第２面側に形成され、前記アニール工程が、前記第２面側から前記処理対象基板に前記所定光を照射することを特徴とする。
【発明の効果】
【００２９】
本発明による半導体装置の製造方法によれば、アニール工程において使用する所定光を吸収して昇温する光吸収膜をＩＩＩ族窒化物半導体よりなる半導体層に形成された不純物注入領域上に形成しているため、半導体層表面における光吸収膜が形成されていない領域の温度を低く保ちつつ、半導体層に形成された不純物注入領域を効率良く昇温することが可能となる。この結果、半導体層表面にこれの構成原子が析出したり、半導体層表面にピットと呼ばれる結晶欠陥が形成されたりなどの問題の発生や、また、場合によっては発生する半導体層の割れや半導体層と基板との間の部分的な剥離などの問題の発生を防止することが可能となる。すなわち、デバイスの性能や信頼性を低下させることなく、注入した不純物を熱処理することが可能な半導体装置の製造方法が実現される。
【発明を実施するための最良の形態】
【００３０】
以下に、本発明にかかる半導体装置の製造方法の実施の形態を、図面を参照して詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。さらに、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらにまた、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
【００３１】
（実施の形態１）
本発明の実施の形態１では、本発明によるＩＩＩ族窒化物半導体を用いた半導体装置として、ＧａＮ系ＦＥＴ１００を例に挙げる。図１は、本実施の形態によるＧａＮ系ＦＥＴ１００の構成を示す断面図である。なお、図１は、基板と垂直であってチャネル長方向と平行な方向にＧａＮ系ＦＥＴ１００を切断した際の断面図である。
【００３２】
図１に示すように、ＧａＮ系ＦＥＴ１００は、半絶縁性の基板１０１上にバッファ層１０２が形成された構成を有する。バッファ層１０２上には、しきい値調整のためにｐ型の不純物がドープされたｐＧａＮ層１０３（半導体層）が形成されている。また、ｐＧａＮ層１０３には、ソース／ドレインとして機能するｎ＋ＧａＮ領域１０４（不純物注入領域）が形成されている。なお、本実施の形態では、図１中、左側のｎ＋ＧａＮ領域１０４をソースとし、右側のｎ＋ＧａＮ領域１０４をドレインとする。また、ｐＧａＮ層１０３の上層部分における２つのｎ＋ＧａＮ領域１０４で挟まれた領域は、チャネル形成領域１０３ａとして機能する。
【００３３】
ｐＧａＮ層１０３上には、少なくともチャネル形成領域１０３ａ上を覆うゲート絶縁膜１０５が形成されている。ゲート絶縁膜１０５上にはゲート電極１０６が形成されている。ゲート電極１０６は、ゲート長方向における端部が、積層方向においてｎ＋ＧａＮ領域１０４と重畳していてもよい。ただし、ｎ＋ＧａＮ領域１０４とゲート電極１０６との間にゲート絶縁膜１０５が介在している。このように、本実施の形態によるＧａＮ系ＦＥＴ１００は、ｐＧａＮ層１０３におけるチャネル形成領域１０３ａ上にゲート絶縁膜１０５とゲート電極１０６とが形成された、いわゆるＭＯＳＦＥＴ（Ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）の構造を有する。また、各ｎ＋ＧａＮ領域１０４上には、これとオーミック接触する電極１０７が形成されており、図示しない上層配線との電気的な抵抗が低減されている。
【００３４】
上記において、基板１０１には、例えばシリコン（Ｓｉ）基板（１１１）を適用することができる。ただし、これに限定されず、例えばサファイア（Ａｌ２Ｏ３）基板や炭化シリコン（ＳｉＣ）基板やホウ化ジルコニウム（ＺｒＢ２）基板などを適用することもできる。
【００３５】
バッファ層１０２は、基板１０１とｐＧａＮ層１０３との密着性を確保するための層であり、これには、例えばアンドープのＡｌＧａＮ（窒化アルミニウムガリウム）と窒化ガリウム（ＧａＮ）とよりなる積層膜（ＡｌＧａＮ／ＧａＮ膜）を適用することができる。また、その膜厚は、合計で例えば５００ｎｍ程度とすることができる。
【００３６】
ｐＧａＮ層１０３は、上述したように、しきい値調整のためにｐ型の不純物がドープされたＩＩＩ族窒化物半導体よりなる層（下地膜ともいう）である。本実施の形態では、ｐ型の不純物にマグネシウム（Ｍｇ）イオンを使用する。また、その不純物濃度を比較的低濃度な１．０×１０１７ｃｍ−３程度とし、その膜厚を２μｍ程度とする。ただし、これに限定されず、ｐ型の不純物として、ベリリウム（Ｂｅ）、亜鉛（Ｚｎ）、カーボン（Ｃ）などを適用することもできる。また、本実施の形態では、ＩＩＩ族窒化物半導体としてＧａＮを適用しているが、本発明はこれに限定されず、例えば組成がＡｌ０．２Ｇａ０．８ＮやＡｌ０．３Ｇａ０．７ＮなどのようなＡｌＧａＮや、例えば組成がＢ０．０５Ｇａ０．９５ＮなどのようなＢＧａＮや、Ｂ０．０３Ａｌ０．９７ＮなどのようなＢＡｌＮなど、または、窒化インジウムガリウム（ＩｎＧａＮ）や窒化アルミニウム（ＡｌＮ）や窒化インジウム（ＩｎＮ）など、ＩＩＩ族の元素としてＡｌ、Ｇａ、ＩｎおよびＢのうち少なくとも１つを含む窒化物半導体を用いることができる。
【００３７】
ｐＧａＮ層１０３に形成されたｎ＋ＧａＮ領域１０４は、ｎ型の不純物が比較的高濃度にドープされた領域であり、上述したように、それぞれがソースまたはドレインとして機能する。本実施の形態では、ｎ型の不純物にシリコン（Ｓｉ）イオンを使用する。ただし、これに限定されず、ゲルマニウム（Ｇｅ）、セレン（Ｓｅ）、テルル（Ｔｅ）などを使用することもできる。
【００３８】
ｐＧａＮ層１０３上の特にチャネル形成領域１０３ａ上に形成されたゲート絶縁膜１０５は、例えばシリコン酸化膜（ＳｉＯ２）で形成される。ただし、これに限定されず、例えばシリコン窒化膜（ＳｉＮ）などの絶縁膜を適用することもできる。また、その膜厚は、例えば６０ｎｍ程度とすることができる。
【００３９】
ゲート絶縁膜１０５上に形成されたゲート電極１０６は、例えば所定の不純物を含むことで導電性を有するポリシリコン膜である。ただし、これに限定されず、金（Ａｕ）、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）などの導体膜を適用することもできる。
【００４０】
各ｎ＋ＧａＮ領域１０４上面に形成された電極１０７は、ｎ＋ＧａＮ領域１０４と図示しない上層配線との間における抵抗を低減するための構成である。これには、例えばチタニウム（Ｔｉ）とアルミニウム（Ａｌ）とからなる積層膜（Ｔｉ／Ａｌ膜）を適用することができる。ただし、これに限定されず、ｎ＋ＧａＮ層１０４とオーミック接触することが可能な導体膜であれば種々変形することができる。
【００４１】
次に、本発明の実施の形態１によるＧａＮ系ＦＥＴ１００の製造方法を、図面を用いて詳細に説明する。図２（ａ）から図３（ｃ）は、本実施の形態によるＧａＮ系ＦＥＴ１００の製造方法を示す断面図である。なお、各断面は、図１に示す断面と対応する。
【００４２】
本発明の実施の形態１によるＧａＮ系ＦＥＴ１００の製造方法では、まず、例えばＭＯＣＶＤ法（有機金属気相成長法）を用いることで、処理対象である基板１０１上にアンドープのＡｌＧａＮとアンドープのＧａＮとを順次エピタキシャル成長させる。この際、合計の膜厚が例えば５００ｎｍ程度となるように制御する。これにより、アンドープＡｌＧａＮ／ＧａＮ膜よりなるバッファ層１０２（図２（ａ）参照）が形成される。なお、バッファ層１０２の成膜方法は、ＭＯＣＶＤ法に限定されず、例えばＨＶＰＥ法（ハライド気相エピタキシ法）やＭＢＥ法（分子線エピタキシ法）などを用いることもできる。
【００４３】
続いて、同じくＭＯＣＶＤ法を用いることで、バッファ層１０２上に、ＭｇがドープされたＧａＮ膜をエピタキシャル成長させる。この際、膜厚が例えば２．０μｍ程度となるように制御する。また、ＧａＮ膜中のＭｇ濃度が１．０×１０１７ｃｍ−３程度となるように制御することで、比較的低濃度にｐ型の不純物がドープされたｐＧａＮ層１０３（図２（ａ）参照）を形成することができる。なお、Ｍｇ濃度の測定は、ＳＩＭＳ（２次イオン質量分析法）により行うことができる。また、この成膜には、上記と同様に、例えばＨＶＰＥ法やＭＢＥ法などを用いることもできる。これにより、図２（ａ）に示す層構造が得られる。
【００４４】
次に、ｐＧａＮ層１０３表面にフォトレジスト液をスピン塗布し、これを露光および現像処理することで、素子分離領域に沿って開口が形成されたフォトレジストを形成する。続いて、このフォトレジストをマスクとして用いつつ、ｐＧａＮ層１０３を異方性エッチングすることで、例えばｐＧａＮ層１０３表面からの深さが２００ｎｍ程度のトレンチ（図示せず）を形成する。これにより、ｐＧａＮ層１０３上層が１つ以上の素子形成領域に区画される（素子分離）。なお、異方性エッチングには、例えば反応性イオンエッチング（ＲＩＥ）や誘導結合プラズマＲＩＥ（ＩＣＰ−ＲＩＥ）などのドライエッチングを適用することができる。ただし、これに限定されず種々の素子分離技術を適用することができる。また、当該エッチング後、フォトレジストは、例えばアセトンを用いて除去される。
【００４５】
次に、例えばＰＥＣＶＤ法（プラズマ化学気相成長法）を用いることで、膜厚が例えば１０００ｎｍ程度のシリコン酸化膜を成膜する。続いて、シリコン酸化膜上にフォトレジスト液をスピン塗布し、これを露光および現像処理することで、ｐＧａＮ層１０３におけるｎ＋ＧａＮ領域１０４を形成する領域上方に開口を有するフォトレジストＲ１（図２（ｂ）参照）を形成する。続いて、当該フォトレジストをマスクとして用いつつ、シリコン酸化膜を例えばフッ酸系水溶液によりウェットエッチングすることで、当該シリコン酸化膜を、ｎ＋ＧａＮ領域１０４を形成する領域表面を露出させる開口を有するマスク酸化膜Ｍ１（図２（ｂ）参照）に整形する。これにより、図２（ｂ）に示す層構造が得られる。
【００４６】
次に、フォトレジストＲ１を例えばアセトンを用いて除去した後、例えばＰＥＣＶＤ法を用いることで、基板表面全体に膜厚が例えば２０ｎｍ程度のシリコン酸化膜よりなる保護膜Ｍ２（図２（ｃ）参照）を形成する。なお、上記のマスク酸化膜Ｍ１は後の工程において不純物が注入される領域を制限するための膜であり、保護膜Ｍ２は不純物が注入される際にｐＧａＮ層１０３表面が受けるダメージを低減するための膜である。
【００４７】
続いて、既存のイオン注入装置により、マスク酸化膜Ｍ１をマスクとして用いつつ、ＳｉイオンをｐＧａＮ層１０３に注入することで、ｐＧａＮ層１０３に注入領域１０４’を形成する（不純物注入工程）。これにより、図２（ｃ）に示すような層構造を得る。
【００４８】
なお、本実施の形態では、Ｓｉイオンを複数段階に分けて注入する。この際、各段階でドーズ量および加速エネルギーを変えることにより、ｐＧａＮ層１０３表面から所望する深さまで、概ね満遍なくＳｉイオンが注入された注入領域１０４’を形成することができる。本実施の形態では、例として不純物注入を４段階に分け、各段階におけるドーズ量および加速エネルギーの組み合わせを、それぞれ例えば、２．５×１０１４ｃｍ−２および３０ＫｅＶ、５．０×１０１４ｃｍ−２および６０ＫｅＶ、８．０×１０１４ｃｍ−２および１２０ＫｅＶ、ならびに１．５×１０１５ｃｍ−２および１９０ＫｅＶとする。
【００４９】
以上のようにＳｉイオンを注入すると、次に、例えばフッ酸系水溶液を用いたウェットエッチングによりｐＧａＮ層１０３上のシリコン酸化膜を２０ｎｍ程度除去する。これにより、保護膜Ｍ２が除去され、注入領域１０４’が露出される。
【００５０】
続いて、所定のエネルギーよりも小さいバンドギャップエネルギー（以下、ナローバンドキャップエネルギーという）を有する物質を注入領域１０４’上およびマスク酸化膜Ｍ１上に堆積することで、図３（ａ）に示すように、注入領域１０４’直上に誘電体膜で形成された光吸収膜Ｔ１を形成する。本実施の形態では、ナローバンドギャップエネルギーを有する物質としてゲルマニウム（Ｇｅ）を用い、これの堆積に電子ビーム蒸着法を用いる。また、その膜厚を、例えば３０ｎｍ程度とする。なお、所定のエネルギーと光吸収膜Ｔ１に使用する物質との関係については、後述において詳細に説明する。
【００５１】
以上のように光吸収膜Ｔ１（図３（ａ）参照）を形成すると、次に、マスク酸化膜Ｍ１を例えばフッ酸系水溶液を用いたウェットエッチングにより除去することで、注入領域１０４’表面に形成された光吸収膜Ｔ１を残しつつ、マスク酸化膜Ｍ１上の光吸収膜Ｔ１をリフトオフにより除去する（光吸収膜形成工程）。
【００５２】
続いて、例えば反応性スパッタリング法を用いることで、ｐＧａＮ層１０３および光吸収膜Ｔ１を覆うように、膜厚が例えば５００ｎｍ程度のシリコン酸化膜よりなる飛散防止膜Ｍ３（図３（ｂ）参照）を形成する（飛散防止膜形成工程）。この飛散防止膜Ｍ３は、後のアニール処理においてｐＧａＮ層１０３からＮ原子が抜けるのを低減するための膜として機能する。なお、飛散防止膜Ｍ３としては、シリコン酸化膜以外にも、例えばシリコン窒化膜（ＳｉＮ）やアルミニウム窒化膜（ＡｌＮ）などを適用することができる。また、本実施の形態では、注入領域１０４’上に光吸収膜Ｔ１を形成し、その上から飛散防止膜Ｍ３を形成した場合を例示したが、本発明はこれに限定されず、例えば図４に示すように、注入領域１０４’が形成されたｐＧａＮ層１０３表面全体を覆うように飛散防止膜Ｍ３’を形成し、飛散防止膜Ｍ３’上における注入領域１０４’上方の領域に光吸収膜Ｔ１’を形成してもよい。
【００５３】
続いて、図３（ｂ）に示すように、光吸収膜Ｔ１が形成された基板をアニール処理することで、注入領域１０４’に注入されたＳｉを熱処理する（アニール工程）。これにより、注入領域１０４’のＳｉが拡散するとともに、活性化してドーパントとして機能するようになり、ｎ＋ＧａＮ領域１０４（図３（ｂ）参照）が形成される。また、ｐ半導体層１０３におけるｎ＋ＧａＮ領域１０４（ソースおよびドレイン）で挟まれた領域はチャネル形成領域１０３ａとなる。
【００５４】
ここで、所定のエネルギーと光吸収膜Ｔ１に使用する物質との関係について、詳細に説明する。本実施の形態において、所定のエネルギーとは、ＩＩＩ族窒化物半導体のバンドギャップエネルギーである。よって、本実施の形態では、ＧａＮのバンドギャップエネルギーである３．４ｅＶよりも小さいバンドギャップエネルギーを指す。このようなナローバンドギャップエネルギーを有する物質を用いて光吸収膜Ｔ１を形成することで、後のアニール工程における光吸収膜Ｔ１の温度をＩＩＩ族窒化物半導体よりなる膜（本実施の形態ではｐＧａＮ層１０３）の温度よりも高くすることが可能となる。これは、ＩＩＩ族窒化物半導体よりなる膜（ｐＧａＮ層１０３）よりも光吸収膜Ｔ１の方が、より効率的にアニール工程における光を吸収して昇温するためである。図５に、例として、ＧｅとＧａＮとの光吸収特性を表すグラフを示す。図５において、Ｌ１はＧｅに関する波長と光吸収係数との関係曲線（Ｌ１）を示し、Ｌ２はＧａＮに関する波長と光吸収係数との関係曲線（Ｌ２）を示す。図５から明らかなように、ＩＩＩ族窒化物半導体（本例ではＧａＮ）のバンドギャップエネルギー（ＥＧａＮ）よりも小さいエネルギーの光（所定光）に対しては、ナローバンドギャップエネルギー（ＥＧｅ）を有する物質（本例ではＧｅ）の方が、所定光の吸収係数が大きい。特に、一般的なアニール装置において用いられる、波長が０．６μｍから１．０μｍ程度の赤色光もしくは赤外光の範囲Ｅｒにおいては、ナローバンドギャップエネルギー（ＥＧｅ）を有する物質（Ｇｅ）の方が、ＩＩＩ族窒化物半導体（ＧａＮ）よりも効率よく光を吸収して昇温することがわかる。
【００５５】
なお、上記図５からも明らかなように、光吸収膜Ｔ１は、上記所定光の波長（０．６μｍから１．０μｍ程度）に対応するエネルギー（１．２ｅＶから２．０ｅＶ程度）よりも小さいバンドギャップエネルギーを有する物質で形成されることが好ましい。
【００５６】
また、本実施の形態では、下地層である半導体層に使用するＩＩＩ族窒化物半導体としてＧａＮを用いたが、本発明ではこれに限定されず、上述したように例えばＡｌＧａＮ、ＢＧａＮ、ＢＡｌＮ、ＩｎＧａＮ、ＡｌＮ、ＩｎＮなどを使用することもできる。例えばＡｌＧａＮのバンドギャップエネルギーはＡｌの組成が２０％のとき３．９６ｅＶ程度であり、ＢＧａＮのバンドギャップエネルギーはＢの組成が１０％のとき３．６６ｅＶ程度であり、ＢＡｌＮのバンドギャップエネルギーはＢの組成が５％のとき６．１８ｅＶであり、ＩｎＧａＮのバンドギャップエネルギーはＩｎの組成が２０％のとき２．８４ｅＶ程度であり、ＡｌＮのバンドギャップエネルギーは６．２ｅＶ程度であり、ＩｎＮのバンドギャップエネルギーは０．６ｅＶ程度である。よって、これらのうちいずれかを使用する場合、光吸収膜Ｔ１は、各ＩＩＩ族窒化物半導体のバンドギャップエネルギーよりも低いバンドギャップエネルギーを有する物質を使用する。
【００５７】
次に、上記のアニール工程をより詳細に説明する。本説明では、注入した不純物（Ｓｉ）を熱処理する上記工程において、波長が０．６μｍ〜１．０μｍ程度の所定光を用いる一般的な熱処理装置を使用することとする。この範囲の所定光をエネルギーに換算すると、１．２ｅＶ〜２ｅＶ程度となる。一方、本実施の形態で光吸収膜Ｔ１に用いたＧｅのバンドギャップは約０．８ｅＶである。これを波長に換算すると、１．５５μｍ程度となり、上記所定光の波長（０．６μｍ〜１．０μｍ程度）よりも長い波長となる。このように、アニール工程で使用する所定光の波長に対応するエネルギーよりも小さいバンドギャップエネルギーを有する物質を用いて光吸収膜Ｔ１を形成することで、光吸収膜Ｔ１が一般的な熱処理装置で用いられる所定光をより効率的に吸収して昇温するように構成することができる。
【００５８】
そこで上記のように、アニール処理における光吸収により昇温する膜（光吸収膜Ｔ１、Ｔ１’）を熱処理したい不純物が注入された領域（注入領域１０４’）の直上または近傍に形成することで、直下または近傍にある領域（注入領域１０４’）を効率よく熱処理することが可能となる。この結果、注入領域１０４’以外のｐＧａＮ層１０３や基板１０１の温度を比較的低く保つことができ、ｐＧａＮ層１０３表面にこれの構成原子であるＧａが析出したり、ｐＧａＮ層１０３表面にピットと呼ばれる結晶欠陥が形成されたりなどの不具合が発生することを回避することが可能となる。また、ＩＩＩ族窒化物半導体（本実施の形態ではＧａＮ）のバンドギャップエネルギーよりも小さいエネルギーの光を所定光としてアニールで使用することで、ＩＩＩ族窒化物半導体で形成された下地層（ｐＧａＮ層１０３）による所定光の吸収を低減することが可能となるため、より効果的である。
【００５９】
例えば、本実施の形態によるＧａＮ系ＦＥＴ１００に対し、電気炉の設定温度を９００℃とし、処理時間を１０分間とした条件でアニール処理を行った場合、光吸収膜Ｔ１直下にある注入領域１０４’の温度が１１００℃程度となるのに対し、光吸収膜Ｔ１が形成されていない領域のｐＧａＮ層１０３表面の温度が９００℃程度となった。１１００℃程度の温度は、ｐＧａＮ層１０３に注入された不純物を熱処理するのに十分な温度である。一方、９００℃程度の温度は、ｐＧａＮ層１０３の構成原子であるＧａの成長温度よりも低い温度であるため、ｐＧａＮ層１０３表面にこれの構成原子であるＧａが析出したり、ｐＧａＮ層１０３表面にピットと呼ばれる結晶欠陥が形成されたりなどの不具合が発生しない。これらのことから、上記のような不具合を発生させることなく、注入領域１０４’に注入された不純物（Ｓｉ）を十分に拡散および活性化させることができる。なお、この際のサンプルトレー温度は１１００℃程度となる。
【００６０】
これに対し、従来の技術では、例えば、半導体層にＧａＮ膜を使用し、基板にシリコン基板を使用した場合、ＧａＮ膜に注入された不純物を熱処理するためには、ＧａＮ膜表面の温度として１１００℃以上が要求される。しかしながら、この温度はＧａ原子の成長温度以上であるため、例えば電気炉の設定温度を１２００℃とし、基板が載置されるサンプルステージの温度を１１００℃以上とし、処理時間を１０秒以上とする条件で熱処理すると、ＧａＮ膜表面にＧａが析出してしまうという問題が発生する。また、このような高温で熱処理した場合、たとえＧａＮ膜上をシリコン酸化膜などの飛散防止膜で覆っていたとしても、ＧａＮ膜表面のN原子が抜け出し、次いでＧａ原子が抜け出し、さらにＮ原子が抜け出すというサイクルが形成され、これにより半導体層表面にピットが形成されてしまう。さらに、基板が載置されるサンプルステージの温度を１２００℃以上として１０秒間熱処理した場合には、ＧａＮ膜が割れたり、ＧａＮ層とシリコン基板との間に部分的な剥離が生じたりなどの問題も発生する。この他にも、例えば、半導体層にＧａＮ膜を使用し、基板にサファイア基板を使用した場合では、電気炉の設定温度を１２００℃以上として１０秒間熱処理すると、ＧａＮ膜表面にＧａ原子が析出したり、ＧａＮ膜表面にピットが形成されたりなどの問題が発生する。
【００６１】
なお、本実施の形態では、光吸収膜Ｔ１としてＧｅ膜を例に挙げたが、本発明はこれに限定されず、ＤＬＣ（Ｄｉａｍｏｎｄ  Ｌｉｋｅ  Ｃａｒｂｏｎ）やアモルファス・シリコン（ａ−Ｓｉ）なども適用することができる。これらは、ナローバンドギャップエネルギーを有するだけでなく、アニール処理に用いられる所定光の波長に対応するエネルギーよりも小さなバンドギャップエネルキーを有する物質であるため、Ｇｅを用いた場合と同様の効果を奏することができる。例えばＤＬＣとａ−Ｓｉとのバンドギャップエネルギーは、それぞれ約０．８から３．０ｅＶ、１．１ｅＶであるため、これのいずれかを用いて形成された光吸収膜（Ｔ１）は、アニール処理で用いられる所定光を吸収して昇温することが可能である。
【００６２】
以上のような方法でｎ＋ＧａＮ領域１０４を形成すると、次に、例えばフッ酸系水溶液を用いたウェットエッチングにより光吸収膜Ｔ１および飛散防止膜Ｍ３をすべて除去する。なお、飛散防止膜Ｍ３をＡｌＮ膜で形成した場合は、例えばＫＯＨ溶液を用いて飛散防止膜Ｍ３を除去する。
【００６３】
続いて、例えばＰＥＣＶＤ法を用いて酸化シリコンを堆積することで、露出したｐＧａＮ層１０３（ｎ＋ＧａＮ領域１０４およびチャネル形成領域１０３ａを含む）上に、膜厚が例えば６０ｎｍ程度のゲート絶縁膜１０５（図３（ｃ）参照）を形成する（ゲート絶縁膜形成工程）。
【００６４】
その後、例えばフォトリソグラフィー技術およびエッチング技術を用いることで、ゲート絶縁膜１０５に各ｎ＋ＧａＮ領域１０４を露出させる開口を形成し、この開口内にｎ＋ＧａＮ領域１０４とオーミック接触する電極１０７、例えばチタニウム（Ｔｉ）とアルミニウム（Ａｌ）との積層膜（Ｔｉ／Ａｌ膜）よりなる電極１０７（図３（ｃ）参照）を形成する。これにより、図３（ｃ）に示す層構造を得る。
【００６５】
次に、例えばＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法もしくはスパッタリング法を用いることで、基板上面全体にポリシリコン膜を形成する。続いて、当該ポリシリコン膜が形成された基板をＰＯＣｌ３ガスが封入された熱拡散炉内に２０分程度放置する。この際、熱拡散炉内の温度を９００℃程度に設定する。これにより、ポリシリコン膜に不純物としてのリン（Ｐ）がドーピングされ、ポリシリコン膜が導体膜として機能するようになる。なお、ゲート電極１０６形成用のポリシリコン膜へのドーピング方法としては、上述した方法の他にも、例えばポリシリコン膜上にリン（Ｐ）を蒸着し、これを熱拡散によりポリシリコン膜へドーピングする方法など、種々変更することが可能である。
【００６６】
続いて、ポリシリコン膜上にフォトレジスト液をスピン塗布し、これを露光および現像処理することで、チャネル形成領域１０３ａ上方を覆うフォトレジストを形成する。続いて、当該フォトレジストをマスクとしてポリシリコン膜を異方性エッチングすることで、ポリシリコン膜をゲート電極１０６に整形する（ゲート電極形成工程）。これにより、図１に示すような断面構造を有するＧａＮ系ＦＥＴ１００が製造される。
【００６７】
以上のように、本実施の形態では、光吸収により昇温する膜（光吸収膜Ｔ１）を熱処理したい不純物が注入された領域（注入領域１０４’）の直上に形成した場合を例に挙げて説明したが、本発明はこれに限定されず、熱処理したい不純物が注入された領域の近傍に光吸収により昇温する膜が形成されていれば、同様の効果を奏することができる。また、本実施の形態では、ｎ型のチャネルが形成されるＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）を例に挙げて説明したが、本発明はこれに限定されず、ｐ型のチャネルが形成されるＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）にも適用可能である。さらに、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとが同一基板上に形成された場合にも適用可能である。この場合であっても、本発明によれば、一度のアニール処理によりｐ型およびｎ型の不純物を拡散および活性化することが可能である。
【００６８】
（実施の形態２）
次に、本発明の実施の形態２によるＩＩＩ族窒化物半導体を用いた半導体装置として、ＧａＮ系ＦＥＴ２００を例に挙げ、その構成および製造方法を図面とともに詳細に説明する。なお、以下の説明において、実施の形態１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない事項については実施の形態１と同様である。
【００６９】
図６は、本実施の形態によるＧａＮ系ＦＥＴ２００の構成を示す断面図である。なお、図６は、図１と同様に、基板と垂直であってチャネル長方向と平行にＧａＮ系ＦＥＴ２００を切断した際の断面図である。
【００７０】
図６と図１とを比較すると明らかなように、本実施の形態によるＧａＮ系ＦＥＴ２００は、本発明の実施の形態１によるＧａＮ系ＦＥＴ１００と同様の形態において、ｐＧａＮ層１０３の上層部分におけるドレイン側にＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ）領域２０４が追加され、ドレイン側のｎ＋ＧａＮ領域１０４がゲート電極１０６下から離されている。この構成により、ＧａＮ系ＦＥＴ２００は、本発明の実施の形態１によるＧａＮ系ＦＥＴ１００よりも高耐圧化されたＧａＮ系ＦＥＴ２００を実現している。
【００７１】
ＲＥＳＵＲＦ領域２０４は、例えばｎ型の不純物がｎ＋ＧａＮ領域１０４よりも低濃度にドーピングされたｎ−拡散領域である。本実施の形態において、ｎ型の不純物としては、ｎ＋ＧａＮ領域１０４と同様に、Ｓｉイオンを適用する。ただし、これに限定されず、Ｇｅ、Ｓｅ、Ｔｅなどを適用することもできる。また、他の構成は、本発明の実施の形態１と同様であるため、ここでは詳細な説明を省略する。
【００７２】
次に、本実施の形態によるＧａＮ系ＦＥＴ２００の製造方法について、図面を用いて詳細に説明する。ただし、本発明の実施の形態１で説明した工程と同様の工程については、その説明を引用することで詳細な説明を省略する。図７（ａ）および（ｂ）は、本実施の形態によるＧａＮ系ＦＥＴ２００の製造方法を示す断面図である。各断面は、図６に示す断面と対応する。
【００７３】
本実施の形態によるＧａＮ系ＦＥＴ２００の製造方法では、まず、本発明の実施の形態１と同様の工程により図２（ｂ）に示す層構造の基板を形成する。続いて、例えばＰＥＣＶＤを用いることで、膜厚が１０００ｎｍ程度のシリコン酸化膜をｐＧａＮ層１０３上に形成する。
【００７４】
続いて、ｐＧａＮ層１０３上にフォトレジスト液をスピン塗布し、これを露光および現像処理することで、ＲＥＳＵＲＦ領域２０４を形成する領域上方に開口を有するフォトレジストを形成する。続いて、当該フォトレジストをマスクとして用いつつ、シリコン酸化膜を例えばフッ酸系水溶液によりウェットエッチングすることで、ｐＧａＮ層１０３におけるＲＥＳＵＲＦ領域２０４を形成する領域表面を露出させる開口を有するマスク酸化膜Ｍ２１（図７（ａ）参照）を形成する。
【００７５】
続いて、フォトレジストを例えばアセトンを用いて除去した後、例えばＰＥＣＶＤ法を用いることで、基板表面全体に膜厚が例えば２０ｎｍ程度のシリコン酸化膜よりなる保護膜Ｍ２２（図７（ａ）参照）を形成する。なお、上記のマスク酸化膜Ｍ２１は後の工程においてＲＥＳＵＲＦ領域２０４を形成するための不純物が注入される領域を制限するための膜であり、保護膜Ｍ２２は不純物が注入される際にｐＧａＮ層１０３表面が受けるダメージを低減するための膜である。
【００７６】
続いて、既存のイオン注入装置により、マスク酸化膜Ｍ２１をマスクとして用いつつ、ＳｉイオンをｐＧａＮ層１０３に注入することで、図７（ａ）に示すように、ドレイン側の所定の領域（第１領域）に注入領域２０４’（第１不純物注入領域）を形成する（第１不純物注入工程）。この際のイオン注入条件としては、例えばドーズ量を６．０×１０１３ｃｍ−２程度とし、加速エネルギーを例えば４５ＫｅＶ程度とすることができる。
【００７７】
次に、例えばフッ酸系水溶液を用いたウェットエッチングによりマスク酸化膜Ｍ２１および保護膜Ｍ２２をすべて除去した後、本発明の実施の形態１において図２（ｃ）を用いて説明した工程と同様の工程を用いることで、ｐＧａＮ層１０３におけるソース側とドレイン側との所定の領域（第２領域）にそれぞれ注入領域１０４’（第２不純物注入領域）を形成する（第２不純物注入工程）。この際、ドレイン側の注入領域１０４’は、注入領域２０４’と重畳していてもよい。
【００７８】
以上のように、Ｓｉイオンを注入すると、次に、例えばフッ酸系水溶液を用いたウェットエッチングによりｐＧａＮ層１０３上のシリコン酸化膜を２０ｎｍ程度除去する。これにより、保護膜Ｍ２２が除去され、注入領域１０４’および２０４’が露出される。
【００７９】
続いて、ナローバンドキャップを有する物質を注入領域１０４’および２０４’上ならびにマスク酸化膜Ｍ２１上に堆積することで、図７（ｂ）に示すように、膜厚が例えば３０ｎｍ程度の光吸収膜Ｔ２を形成する。本実施の形態でも、本発明の実施の形態１と同様に、ナローバンドギャップを有する物質としてＧｅを用い、これの堆積に電子ビーム蒸着法を用いる。ただし、これに限定されず、本発明の実施の形態１と同様に、例えばＤＬＣやａ−Ｓｉなどを適用することもできる。
【００８０】
次に、本発明の実施の形態１において図３（ｂ）を用いて説明した工程と同様の工程を用いることで、マスク酸化膜Ｍ２１上の光吸収膜Ｔ２をリフトオフにより除去した後、基板上面全体に飛散防止膜Ｍ３を形成し、その後、注入領域１０４’および２０４’に注入されたＳｉを熱処理する（光吸収膜形成工程、アニール工程）。これにより、注入領域１０４’および２０４’のＳｉが拡散すると共に、活性化してドーパントとして機能するようになり、ｎ＋ＧａＮ領域１０４およびＲＥＳＵＲＦ領域２０４が形成される。なお、飛散防止膜Ｍ３上に光吸収膜Ｔ２が形成されていてもよい。
【００８１】
その後、本発明の実施の形態１において図３（ｃ）を用いて説明した工程と同様の工程を用いることで、光吸収膜Ｔ２および飛散防止膜Ｍ３の除去、ならびに、ゲート絶縁膜１０５、電極１０７およびゲート電極１０６を形成する（ゲート絶縁膜形成工程、ゲート電極形成工程）。これにより、図６に示すような断面構造を有するＧａＮ系ＦＥＴ２００が製造される。なお、本実施の形態でも、本発明の実施の形態１と同様に、種々の変更が可能である。
【００８２】
（実施の形態３）
次に、本発明の実施の形態３によるＩＩＩ族窒化物半導体を用いた半導体装置として、ＧａＮ系ＦＥＴ３００を例に挙げ、その構成および製造方法を図面と共に詳細に説明する。なお、以下の説明において、本発明の実施の形態１または２と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない事項については本発明の実施の形態１または２と同様である。
【００８３】
図８は、本実施の形態によるＧａＮ系ＦＥＴ３００の構成を示す断面図である。なお、図８は、図１と同様に、基板と垂直であってチャネル長方向と平行にＧａＮ系ＦＥＴ３００を切断した際の断面図である。
【００８４】
図８と図１とを比較すると明らかなように、本実施の形態によるＧａＮ系ＦＥＴ３００は、本発明の実施の形態１によるＧａＮ系ＦＥＴ１００と同様の形態において、ドレイン側にｐＧａＮ層１０３表面を覆うｎ−ＧａＮ層３０３が追加されると共に、本発明の実施の形態１におけるドレイン側のｎ＋ＧａＮ領域１０４がｎ−ＧａＮ層３０３の上層部分に形成され、ゲート絶縁膜１０５およびゲート電極１０６がｐＧａＮ層１０３からｎ−ＧａＮ層３０３の側面を通ってこれの上面まで延在するゲート絶縁膜３０５およびゲート電極３０６に置き換えられている。
【００８５】
ｎ−ＧａＮ層３０３は、その成膜過程における残留ドナーによって若干ｎ型の導電性を示す膜であり、本発明の実施の形態２において説明したＲＥＳＵＲＦ領域２０４と同様の機能を果たすものである。すなわち、本実施の形態によるＧａＮ系ＦＥＴ３００は、高耐圧化が実現されている。本実施の形態において、ｎ−ＧａＮ層３０３の膜厚は、例えば１３０ｎｍとすることができる。なお、本実施の形態では、ＩＩＩ族窒化物半導体としてＧａＮを適用しているが、本発明はこれに限定されず、例えばＡｌＧａＮ、ＢＧａＮ、ＢＡｌＮ、ＩｎＧａＮ、ＡｌＮ、ＩｎＮなど、ＩＩＩ族の元素としてＡｌ、Ｇａ、ＩｎおよびＢのうち少なくとも１つを含む窒化物半導体を用いることができる。
【００８６】
ゲート絶縁膜３０５とゲート電極３０６とは、ソース側においてはｐＧａＮ層１０３の直上に形成され、ドレイン側においてはｎ−ＧａＮ層３０３の側面を通ってこれの上面まで延在する構成となっている。なお、他の構成は、本発明の実施の形態１または２と同様であるため、ここでは詳細な説明を省略する。
【００８７】
次に、本実施の形態によるＧａＮ系ＦＥＴ３００の製造方法について、図面を用いて詳細に説明する。ただし、本発明の実施の形態１または２で説明した工程と同様の工程については、その説明を引用することで詳細な説明を省略する。図９（ａ）および（ｂ）は、本実施の形態によるＧａＮ系ＦＥＴ３００の製造方法を示す断面図である。各断面は、図８に示す断面と対応する。
【００８８】
本実施の形態によるＧａＮ系ＦＥＴ３００の製造方法では、まず、本発明の実施の形態１と同様の工程により図２（ａ）に示す層構造の基板を作成する。続いて、例えばＭＯＣＶＤ法を用いることで、ｐＧａＮ層１０３上に、ＧａＮ膜を膜厚が１３０ｎｍ程度となるようにエピタキシャル成長する。なお、この工程においてドーパントは使用しないが、成膜過程における残留ドナーにより、成長されたＧａＮ膜は若干ｎ型の導電性を示す。また、ＧａＮ膜の成膜には、例えばＨＶＰＥ法やＭＢＥ法などを用いることもできる。
【００８９】
続いて、ＧａＮ膜表面にフォトレジスト液をスピン塗布し、これを露光および現像処理することで、素子分離領域に沿って開口が形成されたフォトレジストを形成する。続いて、このフォトレジストをマスクとして用いつつ、ＧａＮ膜およびｐＧａＮ層１０３を異方性エッチングすることで、例えばＧａＮ膜表面からの深さが２００ｎｍ程度のトレンチ（図示せず）を形成する。これにより、ｐＧａＮ層１０３上層が１つ以上の素子形成領域に区画される（素子分離）。なお、異方性エッチングには、例えばＲＩＥやＩＣＰ−ＲＩＥなどのドライエッチングを適用することができる。ただし、これに限定されず種々の素子分離技術を適用することができる。また、当該エッチング後、フォトレジストは例えばアセトンを用いて除去される。
【００９０】
続いて、例えばＰＥＣＶＤ法を用いることで、膜厚が３００ｎｍ程度のシリコン酸化膜を形成する。次に、シリコン酸化膜上にフォトレジスト液をスピン塗布し、これを露光および現像処理することで、ソース側におけるｐＧａＮ層１０３上のＧａＮ膜を除去するための開口を有するフォトレジストを形成する。続いて、当該フォトレジストをマスクとして用いつつ、シリコン酸化膜を例えばフッ酸系水溶液によりウェットエッチングすることで、シリコン酸化膜を、ソース側の部分に開口を有するマスク酸化膜Ｍ３４（図９（ａ）参照）に整形する。
【００９１】
続いて、フォトレジストを例えばアセトンを用いて除去した後、マスク酸化膜Ｍ３４をマスクとして用いつつ、ＧａＮ膜表面からの深さが１４０ｎｍ程度となるように、ＧａＮ膜およびｐＧａＮ層１０３をエッチングする。これにより、図９（ａ）に示すように、ソース側のＧａＮ膜が除去されてｐＧａＮ層１０３表面が露出すると共に、ドレイン側のｐＧａＮ層１０３上にｎ−ＧａＮ層３０３が存在する層構造を得る。
【００９２】
次に、ｎ−ＧａＮ層３０３上のマスク酸化膜Ｍ３４を例えばフッ酸系水溶液を用いて除去した後、例えばＰＥＣＶＤ法を用いることで、膜厚が１０００ｎｍ程度のシリコン酸化膜を形成する。続いて、シリコン酸化膜にフォトレジスト液をスピン塗布し、これを露光および現像処理することで、ｐＧａＮ層１０３におけるソース側のｎ＋ＧａＮ領域１０４を形成する領域上およびｎ−ＧａＮ層３０３におけるドレイン側のｎ＋ＧａＮ領域１０４を形成する領域上にそれぞれ開口を有するフォトレジストを形成する。続いて、当該フォトレジストをマスクとして用いつつ、シリコン酸化膜を例えばフッ酸系水溶液によりウェットエッチングすることで、ｐＧａＮ層１０３においてｎ＋ＧａＮ領域１０４を形成する領域表面およびｎ−ＧａＮ層３０３においてｎ＋ＧａＮ領域１０４を形成する領域表面をそれぞれ露出させる開口を有するマスク酸化膜Ｍ３１（図９（ｂ）参照）を形成する。
【００９３】
続いて、フォトレジストを例えばアセトンを用いて除去した後、例えばＰＥＣＶＤ法を用いることで、基板表面全体に膜厚が例えば２０ｎｍ程度のシリコン酸化膜よりなる保護膜Ｍ３２（図９（ｂ）参照）を形成する。なお、マスク酸化膜Ｍ３１と保護膜Ｍ３２とは、本発明の実施の形態１におけるマスク酸化膜Ｍ１と保護膜Ｍ２とにそれぞれ対応する膜である。
【００９４】
続いて、図９（ｂ）に示すように、既存のイオン注入装置により、マスク酸化膜Ｍ３１をマスクとして用いつつ、ＳｉイオンをｐＧａＮ層１０３およびｎ−ＧａＮ層３０３に注入することで、図７（ｂ）に示すように、ｐＧａＮ層１０３における所定の領域（第１領域）に注入領域１０４’（第１不純物注入領域）を形成し、また、ｎ−ＧａＮ層３０３における所定の領域（第２領域）に注入領域１０４’（第２不純物注入領域）をそれぞれ形成する（不純物注入工程）。この際のイオン注入条件としては、例えばドーズ量を１．５×１０１５ｃｍ−２とし、加速エネルギーを例えば４５ＫｅＶとした１段注入とすることができる。
【００９５】
以上のようにＳｉイオンを注入すると、次に、例えばフッ酸系水溶液を用いたウェットエッチングによりｐＧａＮ層１０３およびｎ−ＧａＮ層３０３上のシリコン酸化膜を２０ｎｍ程度除去する。これにより、保護膜Ｍ３２が除去され、注入領域１０４’が露出される。
【００９６】
続いて、ナローバンドキャップを有する物質を注入領域１０４’上ならびにマスク酸化膜Ｍ３１上に堆積することで、図９（ｃ）に示すように、膜厚が例えば２０ｎｍ程度の光吸収膜Ｔ３を形成する。本実施の形態では、ナローバンドギャップを有する物質としてａ−Ｓｉを用い、これの成膜に例えばＣＶＤ法を用いる。ただし、これに限定されず、本発明の実施の形態１と同様に、例えばＤＬＣやＧｅなどを適用することもできる。
【００９７】
次に、本発明の実施の形態１において図３（ｂ）を用いて説明した工程と同様の工程を用いることで、マスク酸化膜Ｍ３１上の光吸収膜Ｔ３をリフトオフにより除去した後（光吸収膜形成工程）、基板上面全体に飛散防止膜Ｍ３を形成し、その後、注入領域１０４’に注入されたＳｉを熱処理する（アニール工程）。これにより、注入領域１０４’のＳｉが拡散すると共に、活性化してドーパントとして機能するようになり、ｐＧａＮ層１０３およびｎ−ＧａＮ層３０３それぞれにｎ＋ＧａＮ領域１０４が形成される。なお、飛散防止膜Ｍ３上に光吸収膜Ｔ３が形成されていてもよい。
【００９８】
その後、本発明の実施の形態１において図３（ｃ）を用いて説明した工程と同様の工程を用いることで、光吸収膜Ｔ３および飛散防止膜Ｍ３の除去、ならびに、ゲート絶縁膜３０５、電極１０７およびゲート電極３０６を形成する（ゲート絶縁膜形成工程、ゲート電極形成工程）。これにより、図８に示すような断面構造を有するＧａＮ系ＦＥＴ３００が製造される。なお、本実施の形態でも、本発明の実施の形態１または２と同様に、種々の変更が可能である。
【００９９】
（実施の形態４）
次に、本発明の実施の形態４によるＩＩＩ族窒化物半導体を用いた半導体装置として、ＧａＮ系ＨＥＭＴ４００を例に挙げ、その構成および製造方法を図面と共に詳細に説明する。なお、以下の説明において、実施の形態１から３のいずれかと同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない事項については実施の形態１から３のいずれかと同様である。
【０１００】
図１０は、本実施の形態によるＧａＮ系ＨＥＭＴ４００の構成を示す断面図である。なお、図１０は、図１と同様に、基板と垂直であってチャネル長方向と平行にＧａＮ系ＨＥＭＴ４００を切断した際の断面図である。
【０１０１】
図１０と図８とを比較すると明らかなように、本実施の形態によるＧａＮ系ＨＥＭＴ４００は、本発明の実施の形態３によるＧａＮ系ＦＥＴ３００と同様の形態において、ｎ−ＧａＮ層３０３がｎ−ＧａＮ層４０３とｎ−ＡｌＧａＮ層４０５とよりなる多層膜に置き換えられている。
【０１０２】
ｎ−ＧａＮ層４０３は、キャリア走行層として機能する膜であり、ノンドープのＩＩＩ族窒化物半導体より形成される。ただし、ｎ−ＧａＮ層４０３は、その成膜過程における残留ドナーによって若干ｎ型の導電性を示す。また、その膜厚は、例えば１００ｎｍ程度とすることができる。なお、本実施の形態では、ＩＩＩ族窒化物半導体としてＧａＮを適用しているが、本発明はこれに限定されず、例えばＡｌＧａＮ、ＢＧａＮ、ＢＡｌＮ、ＩｎＧａＮ、ＡｌＮ、ＩｎＮなど、ＩＩＩ族の元素としてＡｌ、Ｇａ、ＩｎおよびＢのうち少なくとも１つを含む窒化物半導体を用いることができる。
【０１０３】
ｎ−ＡｌＧａＮ層４０５は、キャリア供給層として機能する膜であり、キャリア走行層として機能するｎ−ＧａＮ層４０３とのヘテロ接合界面直下に２次元電子ガスを生成する。このｎ−ＡｌＧａＮ層４０５は、ｎ型の不純物がドープされたＩＩＩ族窒化物半導体より形成される。その膜厚は、例えば３０ｎｍ程度とすることができる。本実施の形態では、ＩＩＩ族窒化物半導体としてＡｌＧａＮを用い、ｎ型の不純物として例えばＳｉイオンを用いる。また、その組成を例えばＡｌ０．２Ｇａ０．８Ｎとし、不純物濃度を例えば１．０×１０１７ｃｍ−３程度とする。なお、本実施の形態では、ＩＩＩ族窒化物半導体としてＧａＮを適用しているが、本発明はこれに限定されず、例えばＡｌＧａＮ、ＢＧａＮ、ＢＡｌＮ、ＩｎＧａＮ、ＡｌＮ、ＩｎＮなど、ＩＩＩ族の元素としてＡｌ、Ｇａ、ＩｎおよびＢのうち少なくとも１つを含む窒化物半導体を用いることができ、また、ｎ型の不純物として例えばＧｅ、Ｓｅ、Ｔｅなどを適用することもできる。また、他の構成は、実施の形態１から３のいずれかと同様であるため、ここでは詳細な説明を省略する。
【０１０４】
次に、本実施の形態によるＧａＮ系ＨＥＭＴ４００の製造方法について、図面を用いて詳細に説明する。ただし、実施の形態１から３のいずれかで説明した工程と同様の工程については、その説明を引用することで詳細な説明を省略する。図１１は、本実施の形態によるＧａＮ系ＨＥＭＴ４００の製造方法を示す断面図である。当該断面は、図１０に示す断面と対応する。
【０１０５】
本実施の形態によるＧａＮ系ＨＥＭＴ４００の製造方法では、まず、本発明の実施の形態１と同様の工程により図２（ａ）に示す層構造の基板を作成する。続いて、例えばＭＯＣＶＤ法を用いることで、ｐＧａＮ層１０３上に、ＧａＮ膜を膜厚が１００ｎｍ程度となるようにエピタキシャル成長する。なお、この工程においてドーパントは使用しないが、成膜過程における残留ドナーにより、成長されたＧａＮ膜は若干ｎ型の導電性を示す。また、ＧａＮ膜の成膜には、例えばＨＶＰＥ法やＭＢＥ法などを用いることもできる。
【０１０６】
続いて、例えばＭＯＣＶＤ法を用いることで、上記ＧａＮ膜上に、ＳｉがドープされたＡｌＧａＮ膜を膜厚が３０ｎｍ程度となるようにエピタキシャル成長する。なお、この膜の組成はＡｌ０．２Ｇａ０．８Ｎとすることができる。また、この成膜において、不純物であるＳｉの濃度が１．０×１０１７ｃｍ−３程度となるように制御することで、比較的低濃度にｎ型の不純物がドープされたＡｌＧａＮ膜が形成される。なお、この成膜には、上記と同様に、例えばＨＶＰＥ法やＭＢＥ法などを用いることもできる。
【０１０７】
次に、本発明の実施の形態３において図９（ａ）を用いて説明した工程と同様の工程を用いることでマスク酸化膜Ｍ３４を形成し、続いて、これをマスクとして用いつつ、ＡｌＧａＮ膜表面からの深さが１４０ｎｍ程度となるように、ＡｌＧａＮ膜、ＧａＮ膜およびｐＧａＮ層１０３を順次エッチングする（キャリア走行層形成工程、キャリア供給層形成工程）。これにより、図１１に示すように、ソース側のＡｌＧａＮ膜およびＧａＮ膜が除去されてｐＧａＮ層１０３が露出すると共に、ドレイン側のｐＧａＮ層１０３上にＧａＮ膜よりなるｎ−ＧａＮ層４０３とＡｌＧａＮ膜よりなるｎ−ＡｌＧａＮ層４０５とが存在する層構造を得る。なお、上述したように、ｎ−ＧａＮ層４０３はキャリア走行層として機能し、ｎ−ＡｌＧａＮ層４０５はキャリア供給層として機能する。
【０１０８】
その後、本発明の実施の形態３において図９（ｂ）および（ｃ）ならびに図３（ｃ）を用いて説明した工程と同様の工程を用いることで、注入領域１０４’（第１および第２不純物注入領域）の形成、光吸収膜Ｔ３および飛散防止膜Ｍ３の形成、注入領域１０４’にドープされた不純物の熱処理、光吸収膜Ｔ３および飛散防止膜Ｍ３の除去、ゲート絶縁膜３０５と電極１０７とゲート電極３０６との形成を行う（不純物注入工程、光吸収膜形成工程、アニール工程、ゲート絶縁膜形成工程、ゲート電極形成工程）。これにより、図１０に示す断面構造を有するＧａＮ系ＨＥＭＴ４００が製造される。なお、本実施の形態でも、本発明の実施の形態１から３のいずれかと同様に、種々の変更が可能である。
【０１０９】
（実施の形態５）
次に、本発明の実施の形態５によるＩＩＩ族窒化物半導体を用いた半導体装置として、ＧａＮ系半導体レーザ５００を例に挙げ、その構成および製造方法を図面と共に詳細に説明する。なお、以下の説明において、実施の形態１から４のいずれかと同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない事項については実施の形態１から４のいずれかと同様である。
【０１１０】
図１２は、本実施の形態によるＧａＮ系半導体レーザ５００の構成を示す断面図である。なお、図１２は、基板と垂直な面であって光導波路方向と垂直な面でＧａＮ系半導体レーザ５００を切断した際の断面図である。
【０１１１】
図１２に示すように、ＧａＮ系半導体レーザ５００は、例えばサファイア基板である基板５０１上にバッファ層５０２が形成された構成を有する。バッファ層５０２上には下部クラッド層５０３が積層され、下部クラッド層５０３上に下部光ガイド層５０４と活性層５０５と上部光ガイド層５０６と上部クラッド層５０７からなるメサ状の積層膜が形成されている。下部クラッド層５０３の上層部分には上記積層膜が形成された領域以外にコンタクト用のｎ＋拡散領域５０８が形成されている。上部クラッド層５０７上層には同じくコンタクト用のｐ＋拡散領域５０９が形成されている。また、ｎ＋拡散領域５０８上にはこれとオーミック接触するｎ型電極５１０が形成され、ｐ＋拡散領域５０９上には同じくこれとオーミック接触するｐ型電極５１１が形成されている。また、ＧａＮ系半導体レーザ５００は、光導波路における両端面に図示しない反射膜が形成されている。
【０１１２】
上記において、基板５０１には、上述のサファイア基板の他に、例えばシリコン基板や炭化シリコン基板やホウ化ジルコニウム基板などを適用することもできる。
【０１１３】
バッファ層５０２は、基板５０１と下部クラッド層５０３との密着性を確保するための層であり、これには、例えばアンドープのＡｌＧａＮ（窒化アルミニウムガリウム）と窒化ガリウム（ＧａＮ）とよりなる積層膜（ＡｌＧａＮ／ＧａＮ膜）を適用することができる。また、その膜厚は、合計で例えば５００ｎｍ程度とすることができる。
【０１１４】
下部クラッド層５０３は、ｎ型の不純物がドープされたＩＩＩ族窒化物半導体よりなる膜である。本実施の形態では、ＩＩＩ族窒化物半導体としてＡｌＧａＮを用い、その膜厚を例えば１．０μｍ程度とする。また、その組成を例えばＡｌ０．２Ｇａ０．８Ｎとする。さらに、本実施の形態では、ｎ型の不純物としてＳｉイオンを用い、その不純物濃度を例えば１．０×１０１７ｃｍ−３程度とする。ただし、これに限定されず、ＩＩＩ族窒化物半導体として、例えばＡｌＧａＮ、ＢＧａＮ、ＢＡｌＮ、ＩｎＧａＮ、ＡｌＮ、ＩｎＮなど、ＩＩＩ族の元素としてＡｌ、Ｇａ、ＩｎおよびＢのうち少なくとも１つを含む窒化物半導体を用いることができ、また、ｎ型の不純物として例えばＧｅ、Ｓｅ、Ｔｅなどを適用することもできる。
【０１１５】
下部光ガイド層５０４は、下部クラッド層５０３と共に機能することで、積層方向に対する任意の光閉じ込め効果を発揮する。この下部光ガイド層５０４は、例えばアンドープのＩＩＩ族窒化物半導体よりなる膜である。ただし、下部クラッド層と同じ導電性の不純物を含んでいてもよい。また、本実施の形態では、下部光ガイド層５０４を形成するＩＩＩ族窒化物半導体としてＧａＮを用い、その膜厚を例えば６０ｎｍ程度とする。
【０１１６】
活性層５０５は、電流注入により発光する層である。この活性層５０５は、例えばアンドープのＩｎＧａＮよりなる膜で形成することができる。また、その膜厚は、例えば５ｎｍ程度とすることができる。
【０１１７】
上部光ガイド層５０６は、後述の上部クラッド層５０７と共に機能することで、積層方向に対する任意の光閉じ込め効果を発揮する。この上部光ガイド層５０６は、例えばアンドープのＩＩＩ族窒化物半導体よりなる膜である。ただし、上部クラッド層と同じ導電性の不純物を含んでいてもよい。また、本実施の形態では、上部光ガイド層５０６を形成するＩＩＩ族窒化物半導体としてＧａＮを用い、その膜厚を例えば６０ｎｍ程度とする。
【０１１８】
上部クラッド層５０７は、ｐ型の不純物がドープされたＩＩＩ族窒化物半導体よりなる膜である。本実施の形態では、ＩＩＩ族窒化物半導体としてＡｌＧａＮを用い、その膜厚を例えば１．０μｍ程度とする。また、その組成を例えばＡｌ０．２Ｇａ０．８Ｎとする。さらに、本実施の形態では、ｐ型の不純物としてＭｇイオンを用い、その不純物濃度を例えば１．０×１０１７ｃｍ−３程度とする。ただし、これに限定されず、ＩＩＩ族窒化物半導体として例えばＡｌＧａＮ、ＢＧａＮ、ＢＡｌＮ、ＩｎＧａＮ、ＡｌＮ、ＩｎＮなど、ＩＩＩ族の元素としてＡｌ、Ｇａ、ＩｎおよびＢのうち少なくとも１つを含む窒化物半導体を用いることができ、また、ｐ型の不純物として例えばＢｅ、Ｚｎ、Ｃなどを適用することもできる。
【０１１９】
下部クラッド層５０３に形成されたｎ＋拡散領域５０８は、ｎ型の不純物が比較的高濃度にドープされた領域である。本実施の形態において、ｎ型の不純物には、例えばＳｉイオンを使用する。ただし、これに限定されず、例えばＧｅ、Ｓｅ、Ｔｅなどを使用することもできる。一方、上部クラッド層５０７に形成されたｐ＋拡散領域５０９は、ｐ型の不純物が比較的高濃度にドープされた領域である。本実施の形態において、ｐ型の不純物には、例えばＭｇイオンを使用する。ただし、これに限定されず、例えばＢｅ、Ｚｎ、Ｃなどを使用することもできる。
【０１２０】
ｎ＋拡散領域５０８上に形成されたｎ型電極５１０は、ｎ＋拡散領域５０８とオーミック接触する導体膜であり、ｎ＋拡散領域５０８とこれの上層に形成されたメタル配線（図示せず）との間の抵抗を低減する機能を果たす。このｎ型電極５１０は、例えばＴｉとＡｌとの積層膜（Ｔｉ／Ａｌ膜）で形成することができる。また、ｐ＋拡散領域５０９上に形成されたｐ型電極５１１は、同じくｐ＋拡散領域５０９とオーミック接触する導体膜であり、ｐ＋拡散領域５０９とこれの上層に形成されたメタル配線（図示せず）との間の抵抗を低減する機能を果たす。このｐ型電極５１１は、例えばニッケル（Ｎｉ）と金（Ａｕ）との積層膜（Ｎｉ／Ａｕ膜）で形成される。なお、ｎ型電極５１０およびｐ型電極５１１は、上記構成に限定されず、各拡散領域（５０８、５０９）とオーミック接触することが可能な導体膜であれば種々変形することができる。
【０１２１】
次に、本発明の実施の形態５によるＧａＮ系半導体レーザ５００の製造方法を、図面を用いて詳細に説明する。図１３から図１５（ｂ）は、本実施の形態によるＧａＮ系半導体レーザ５００の製造方法を示す断面図である。なお、各断面は図１２に対応する。
【０１２２】
本実施の形態によるＧａＮ系半導体レーザ５００の製造方法では、まず、例えばＭＯＣＶＤ法を用いることで、処理対象である基板５０１上にアンドープのＡｌＧａＮとアンドープのＧａＮとを順次エピタキシャル成長させる。この際、合計の膜厚が例えば５００ｎｍ程度となるように制御する。これにより、アンドープＡｌＧａＮ／ＧａＮ膜よりなるバッファ層５０２（図１３参照）が形成される。なお、バッファ層５０２の成膜方法は、ＭＯＣＶＤ法に限定されず、例えばＨＶＰＥ法やＭＢＥ法などを用いることもできる。
【０１２３】
続いて、同じくＭＯＣＶＤ法を用いることで、バッファ層５０２上に、ＳｉがドープされたＡｌＧａＮ膜を、膜厚が例えば１．０μｍ程度となるようにエピタキシャル成長させる。この際、Ｓｉ濃度が５．０×１０１８ｃｍ−３程度となるように制御することで、比較的低濃度にｎ型の不純物がドープされた下部クラッド層５０３（図１３参照）が形成される。
【０１２４】
続いて、同じくＭＯＣＶＤ法を用いることで、下部クラッド層５０３上に、膜厚が例えば６０ｎｍ程度のアンドープのＧａＮ膜（以下、下層ｕｎＧａＮ膜という）５０４Ａと、膜厚が例えば５ｎｍ程度のアンドープのＩｎＧａＮ膜（以下、ｕｎＩｎＧａＮ膜という）５０５Ａと、膜厚が例えば６０ｎｍ程度のアンドープのＧａＮ膜（以下、上層ｕｎＧａＮ膜という）５０６Ａとを、順次エピタキシャル成長させる（図１３参照）。
【０１２５】
続いて、同じくＭＯＣＶＤ法を用いることで、上層ｕｎＧａＮ膜５０６Ａ上に、ｎ型不純物としてＭｇがドープされたＡｌＧａＮ膜（以下、ｐＡｌＧａＮ膜という）５０７Ａを、膜厚が例えば１．０μｍ程度となるようにエピタキシャル成長させる（積層膜形成工程）。この際、Ｍｇ濃度が５．０×１０１８ｃｍ−３程度となるように制御することで、比較的低濃度にｐ型の不純物がドープされたｐＡｌＧａＮ膜５０７Ａが形成される。なお、下部クラッド層５０３と下層ｕｎＧａＮ膜５０４ＡとｕｎＩｎＧａＮ膜５０５Ａと上層ｕｎＧａＮ膜５０６ＡとｐＡｌＧａＮ膜５０７Ａとのそれぞれの成膜方法は、ＭＯＣＶＤ法に限定されず、例えばＨＶＰＥ法やＭＢＥ法などを用いることもできる。
【０１２６】
続いて、ナローバンドギャップエネルギーを有する物質をｐＡｌＧａＮ膜５０７Ａ上に堆積することで、誘電体膜で系成された光吸収膜Ｔ５１を形成する。本実施の形態でも、本発明の実施の形態１と同様に、ナローバンドギャップを有する物質としてＧｅを用い、これの堆積に例えばＣＶＤ法を用いる。ただし、これに限定されず、本発明の実施の形態１と同様に、例えばＤＬＣやａ−Ｓｉなどを適用することもできる。
【０１２７】
続いて、図１３に示すように、光吸収膜Ｔ５１が形成された基板を、例えば既存のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いてアニール処理することで、ｐＡｌＧａＮ膜５０７ＡにおけるＭｇを活性化する。この際のアニール条件は、電気炉の温度８００℃、処理時間３０分とする。これにより、本発明の他の実施の形態と同様に、ｐＡｌＧａＮ膜５０７Ａ直上にそれぞれ形成された光吸収膜Ｔ５１が昇温するため、他の領域の温度を低く保ちつつ、ｐＡｌＧａＮ膜５０７ＡにドープされたＭｇを活性化することが可能となる。
【０１２８】
次に、例えばフッ酸系水溶液を用いたウェットエッチングにより光吸収膜Ｔ５１を除去した後、例えばＰＥＣＶＤ法を用いることで、ｐＡｌＧａＮ膜５０７Ａ上に、膜厚が例えば１０００ｎｍ程度のシリコン酸化膜を形成する。続いて、当該シリコン酸化膜上にフォトレジスト液をスピン塗布し、これを露光および現像処理することで、ｐ＋拡散領域５０９が形成される領域上方に開口を有するフォトレジストを形成する。続いて、当該フォトレジストをマスクとして用いつつ、シリコン酸化膜を例えばフッ酸系水溶液によりウェットエッチングすることで、ｐＡｌＧａＮ膜５０７Ａにおけるｐ＋拡散領域５０９が形成される領域上面を露出させる開口を有するマスク酸化膜Ｍ５１（図１４（ａ）参照）を形成する。続いて、例えばＰＥＣＶＤ法を用いることで、膜厚が例えば２０ｎｍ程度のシリコン酸化膜よりなる保護膜Ｍ５２（図１４（ａ）参照）を形成する。
【０１２９】
続いて、例えば既存のイオン注入装置により、マスク酸化膜Ｍ５１をマスクとして用いつつ、ＭｇイオンをｐＡｌＧａＮ膜５０７Ａ上層に注入することで、図１４（ａ）に示すように、これに注入領域５０９’（第１不純物注入領域）を形成する（第１不純物注入工程）。この際の注入条件としては、ドーズ量を例えば３．０×１０１５ｃｍ−２程度とし、加速エネルギーを例えば２５ＫｅＶ程度とすることができる。なお、保護膜Ｍ５２も、本発明の実施の形態１における保護膜Ｍ２と同様に、不純物が注入される際にｐＡｌＧａＮ膜５０７Ａ表面が受けるダメージを低減するための膜である。
【０１３０】
次に、例えばフッ酸系水溶液を用いたウェットエッチングによりマスク酸化膜Ｍ５１および保護膜Ｍ５２を含むシリコン酸化膜を全面除去した後、例えばＰＥＣＶＤ法を用いることで、膜厚が例えば３００ｎｍ程度のシリコン酸化膜を成膜する。続いて、シリコン酸化膜上にフォトレジスト液をスピン塗布し、これを露光および現像処理することで、ｐＡｌＧａＮ膜５０７Ａ上に、下層ｕｎＧａＮ膜５０４ＡとｕｎＩｎＧａＮ膜５０５Ａと上層ｕｎＧａＮ膜５０６ＡとｐＡｌＧａＮ膜５０７Ａとをメサ形状にパターニングするための開口を有するフォトレジストを形成する。続いて、当該フォトレジストをマスクとして用いつつ、例えばフッ酸系水溶液を用いたウェットエッチングによりシリコン酸化膜をエッチングすることで、上記メサ形状の上面となる領域上にマスク酸化膜（図示せず）を形成する。続いて、当該マスク酸化膜をマスクとして用いつつ、ｐＡｌＧａＮ膜５０７Ａと上層ｕｎＧａＮ膜５０６ＡとｕｎＩｎＧａＮ膜５０５Ａと下層ｕｎＧａＮ膜５０４Ａとを順次エッチングすることで、下部光ガイド層５０４と活性層５０５と上部光ガイド層５０６と上部クラッド層５０７からなるメサ状の積層膜を形成する（図１４（ｂ）参照）（エッチング工程）。なお、この際のエッチングには、例えばＲＩＥやＩＣＰ−ＲＩＥなどのドライエッチングを用いることができる。また、その深さは、例えばｐＡｌＧａＮ膜５０７Ａ上面から１２００ｎｍ程度とすることができる。
【０１３１】
続いて、例えばフッ酸系水溶液を用いたウェットエッチングにより、上記マスク酸化膜を含むシリコン酸化膜を全面除去した後、例えばＰＥＣＶＤ法を用いることで、膜厚が例えば１０００ｎｍ程度のシリコン酸化膜を形成する。続いて、当該シリコン酸化膜上にフォトレジスト液をスピン塗布し、これを露光および現像処理することで、ｎ＋拡散領域５０８が形成される領域上方に開口を有するフォトレジストを形成する。続いて、当該フォトレジストをマスクとして用いつつ、シリコン酸化膜を例えばフッ酸系水溶液によりウェットエッチングすることで、下部クラッド層５０３におけるｎ＋拡散領域５０８が形成される領域上面を露出させる開口を有するマスク酸化膜Ｍ５３（図１４（ｂ）参照）を形成する。続いて、例えばＰＥＣＶＤ法を用いることで、膜厚が例えば２０ｎｍ程度のシリコン酸化膜よりなる保護膜Ｍ５４（図１４（ｂ）参照）を形成する。
【０１３２】
続いて、例えば既存のイオン注入装置により、マスク酸化膜Ｍ５３をマスクとして用いつつ、Ｓｉイオンを下部クラッド層５０３上層に注入することで、図１４（ｂ）に示すように、これに注入領域５０８’（第２不純物注入領域）を形成する（第２不純物注入工程）。この際の注入条件としては、ドーズ量を例えば１．５×１０１５ｃｍ−２程度とし、加速エネルギーを例えば２５ＫｅＶ程度とすることができる。なお、上述の保護膜Ｍ５４は、本発明の実施の形態１における保護膜Ｍ２と同様に、不純物が注入される際に下部クラッド層５０３表面が受けるダメージを低減するための膜である。
【０１３３】
以上のようにＳｉイオンおよびＭｇイオンそれぞれ注入すると、次に、例えばフッ酸系水溶液を用いたウェットエッチングにより保護膜Ｍ５４およびマスク酸化膜Ｍ５３を含むシリコン酸化膜を全面除去する。続いて、例えばＰＥＣＶＤ法を用いることで、膜厚が例えば１０００ｎｍ程度のシリコン酸化膜を形成する。続いて、当該シリコン酸化膜上にフォトレジスト液をスピン塗布し、これを露光および現像処理することで、注入領域５０８’上方および注入領域５０９’上方にそれぞれ開口を有するフォトレジストを形成する。続いて、フォトレジストをマスクとして用いつつ、シリコン酸化膜を例えばフッ酸系水溶液によりウェットエッチングすることで、シリコン酸化膜を、注入領域５０８’上面および注入領域５０９’上面をそれぞれ露出させる開口を有するマスク酸化膜Ｍ５５（図１５（ａ）参照）に整形する。
【０１３４】
続いて、ナローバンドギャップを有する物質を注入領域５０８’および５０９’上およびマスク酸化膜Ｍ５５上に堆積することで、図１５（ａ）に示すように、膜厚が例えば２０ｎｍ程度の光吸収膜Ｔ５２を形成する。本実施の形態でも、本発明の実施の形態１と同様に、ナローバンドギャップを有する物質としてＧｅを用い、これの堆積に例えばＣＶＤ法を用いる。ただし、これに限定されず、本発明の実施の形態１と同様に、例えばＤＬＣやａ−Ｓｉなどを適用することもできる。
【０１３５】
次に、マスク酸化膜Ｍ５５を例えばフッ酸系水溶液を用いたウェットエッチングにより除去することで、注入領域５０８’および５０９’上に形成された光吸収膜Ｔ５２を残しつつ、マスク酸化膜Ｍ５５上の光吸収膜Ｔ５２をリフトオフにより除去する（光吸収膜形成工程）。
【０１３６】
続いて、例えば反応性スパッタリング法を用いることで、下部クラッド層５０３、下部光ガイド層５０４と活性層５０５と上部光ガイド層５０６と上部クラッド層５０７からなるメサ状の積層膜、および光吸収膜Ｔ５２を覆うように、膜厚が例えば５００ｎｍ程度のシリコン酸化膜よりなる飛散防止膜Ｍ５６（図１５（ｂ）参照）を形成する。この飛散防止膜Ｍ５６は、本発明の実施の形態１における飛散防止膜Ｍ３と同様に、後のアニール処理において下部クラッド層５０３およびメサ形状の積層膜からＮ原子が抜けるのを低減するための膜として機能する。なお、この飛散防止膜Ｍ５６としては、本発明の実施の形態１と同様に、シリコン酸化膜以外にも、例えばシリコン窒化膜やアルミニウム窒化膜などを適用することができる。また、飛散防止膜Ｍ５６上に光吸収膜Ｔ５２が形成されていてもよい。
【０１３７】
続いて、図１５（ｂ）に示すように、光吸収膜Ｔ５２が形成された基板を、例えば既存のＲＴＡ装置を用いてアニール処理することで、注入領域５０８’および５０９’に注入されたＳｉおよびＭｇをそれぞれ拡散および活性化する（アニール工程）。この際、本発明の他の実施の形態と同様に、注入領域５０８’および５０９’直上にそれぞれ形成された光吸収膜Ｔ５２が昇温するため、他の領域の温度を低く保ちつつ、注入領域５０８’および５０９’を昇温してｎ＋拡散領域５０８およびｐ＋拡散領域５０９を形成することが可能となる。本実施の形態では、アニール処理条件として、ＲＴＡ装置におけるサンプルトレーの温度を例えば１０００℃とし、処理時間を例えば３０秒する。この場合、注入領域５０８’および５０９’の温度が１１００℃程度となるのに対し、下部クラッド層５０３および上部クラッド層５０７の温度を９００℃程度にとどめることが可能となるため、本発明の実施の形態１と同様に、下部クラッド層５０３や上部クラッド層５０７表面にこれの構成原子であるＧａが析出したり、これらの表面にピットと呼ばれる結晶欠陥が形成されたりなどの不具合を生じさせることなく、注入領域５０８’のＳｉおよび注入領域５０９’のＭｇをそれぞれ拡散および活性化することができる。
【０１３８】
以上のようにＳｉおよびＭｇをそれぞれ熱処理してｎ＋拡散領域５０８およびｐ＋拡散領域５０９をそれぞれ形成すると、次に、例えばフッ酸系水溶液を用いたウェットエッチングによりＧｅよりなる光吸収膜Ｔ５２および飛散防止膜Ｍ５６をすべて除去する。なお、飛散防止膜Ｍ５６をＡｌＮ膜で形成した場合は、例えばＫＯＨ溶液を用いて飛散防止膜Ｍ５６を除去する。
【０１３９】
続いて、例えばＰＥＣＶＤ法を用いることで、基板上面全体に、膜厚が例えば１０００ｎｍ程度のシリコン酸化膜を形成する。続いて、シリコン酸化膜上にフォトレジスト液をスピン塗布し、これを露光および現像処理することで、ｎ＋拡散領域５０８上方に開口を有するフォトレジストを形成する。続いて、当該フォトレジストをマスクとして用いつつ、シリコン酸化膜を例えばフッ酸系水溶液によりウェットエッチングすることで、ｎ＋拡散領域５０８上面の一部を露出させる開口をシリコン酸化膜に形成する。
【０１４０】
続いて、例えば電子ビーム蒸着法を用いることで、上記シリコン酸化膜上および露出されたｎ＋拡散領域５０８上にＴｉとＡｕとの積層膜（Ｔｉ／Ａｕ膜）を形成する。続いて、シリコン酸化膜を例えばフッ酸系水溶液を用いたウェットエッチングにより除去することで、ｎ＋拡散領域５０８上のＴｉ／Ａｕ膜を残しつつ、シリコン酸化膜上のＴｉ／Ａｕ膜をリフトオフにより除去する。これにより、ｎ＋拡散領域５０８上面に、これとオーミック接触するｎ型電極５１０が形成される。
【０１４１】
続いて、上記と同様のリフトオフプロセスを用いて、上部クラッド層５０７におけるｐ＋拡散領域５０９上面に、これとオーミック接触するＮｉ／Ａｕ膜よりなるｐ型電極５１１を形成する。その後、図示しない上層を形成した後、上記各層が形成された基板５０１を導波路上の両端でそれぞれダイシングして端面を形成し、続いて、各端面に反射膜を形成する。これにより、図１２に示すような断面構造を有するＧａＮ系半導体レーザ５００が製造される。なお、本実施の形態でも、本発明の実施の形態１から４のいずれかと同様に、種々の変更が可能である。
【０１４２】
（実施の形態６）
次に、本発明の実施の形態６によるＩＩＩ族窒化物半導体を用いた半導体装置として、ＧａＮ系半導体レーザ６００を例に挙げ、その構成および製造方法を図面と共に詳細に説明する。なお、以下の説明において、実施の形態１から５のいずれかと同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない事項については実施の形態１から５のいずれかと同様である。
【０１４３】
図１６は、本実施の形態によるＧａＮ系半導体レーザ６００の構成を示す断面図である。なお、図１６は、基板と垂直であって光導波路方向と垂直な面でＧａＮ系半導体レーザ６００を切断した際の断面図である。
【０１４４】
図１６と図１２とを比較すると明らかなように、本実施の形態によるＧａＮ系半導体レーザ６００は、本発明の実施の形態５によるＧａＮ系半導体レーザ５００と同様の形態において、基板５０１がｎ型の不純物がドープされたＩＩＩ族窒化物半導体よりなる基板６０１に置き換えられると共に、コンタクト用のｎ＋拡散領域５０８およびｎ型電極５１０が基板６０１裏面に形成されている。また、本実施の形態では、本発明の実施の形態５において上部クラッド層５０７側に形成されていたコンタクト用のｐ＋拡散領域５０９が省略されているが、このｐ＋拡散領域５０９は省略しなくともよい。
【０１４５】
上記において、基板６０１は、ＩＩＩ族窒化物半導体より形成され、ｎ型の不純物がドープされた半絶縁性の基板である。本実施の形態では、例として、ｎ型の不純物としてＳｉが比較的低濃度にドープされたｎ−ＧａＮ基板を適用する。また、他の構成は、実施の形態５と同様であるため、ここでは詳細な説明を省略する。
【０１４６】
次に、本発明の実施の形態６によるＧａＮ系半導体レーザ６００の製造方法を、図面を用いて詳細に説明する。図１７（ａ）から図１８（ｂ）は、本実施の形態によるＧａＮ系半導体レーザ５００の製造方法を示す断面図である。なお、各断面は図１２に対応する。
【０１４７】
本実施の形態によるＧａＮ系半導体レーザの製造方法では、まず、例えばＭＯＣＶＤ法を用いることで、処理対象である基板６０１上面（第１面）上に、ＳｉがドープされたＡｌＧａＮ膜を、膜厚が例えば１．０μｍ程度となるようにエピタキシャル成長させる。この際、Ｓｉ濃度が５．０×１０１８ｃｍ−３程度となるように制御することで、比較的低濃度にｎ型の不純物がドープされた下部クラッド層５０３（図１７（ａ）参照）が形成される（下部クラッド層形成工程）。
【０１４８】
続いて、本発明の実施の形態５において図１３から図１４（ｂ）を用いて説明した工程と同様の工程を用いることで、下部光ガイド層５０４と活性層５０５と上部光ガイド層５０６と上部クラッド層５０７とからなるメサ状の積層膜を形成する（図１７（ａ）参照）（積層膜形成工程）。
【０１４９】
続いて、例えばＰＥＣＶＤ法を用いることで、基板上面全体に、膜厚が例えば１０００ｎｍ程度のシリコン酸化膜を形成する。続いて、シリコン酸化膜上にフォトレジスト液をスピン塗布し、これを露光および現像処理することで、上部クラッド層５０７上面に開口を有するフォトレジストを形成する。続いて、当該フォトレジストをマスクとして用いつつ、シリコン酸化膜を例えばフッ酸系水溶液によりウェットエッチングすることで、上部クラッド層５０７上面の一部を露出させる開口をシリコン酸化膜に形成する。
【０１５０】
続いて、例えば電子ビーム蒸着法を用いることで、上記シリコン酸化膜上および露出された上部クラッド層５０７上にＮｉとＡｕとの積層膜（Ｎｉ／Ａｕ）を形成する。続いて、シリコン酸化膜を例えばフッ酸系水溶液を用いたウェットエッチングにより除去することで、上部クラッド層５０７上のＮｉ／Ａｕ膜を残しつつ、シリコン酸化膜上のＮｉ／Ａｕ膜をリフトオフにより除去する。これにより、図１７（ａ）に示すように、下部光ガイド層５０４と活性層５０５と上部光ガイド層５０６と上部クラッド層５０７とからなるメサ状の積層膜と、これにおける上部クラッド層５０７とオーミック接触するｐ型電極５１１とが形成される。
【０１５１】
次に、既存の技術を用いてメタル配線などを上層に形成後、上面を例えばシリコン窒化膜などで形成されたパッシベーションにより封止する。続いて、この基板を上下反転させた後、例えばＰＥＣＶＤ法を用いることで、基板６０１裏面（第２面）上に、膜厚が例えば１０００ｎｍ程度のシリコン酸化膜を形成する。続いて、当該シリコン酸化膜上にフォトレジスト液をスピン塗布し、これを露光および現像処理することで、基板６０１裏面におけるｎ＋拡散領域５０８を形成する領域上方に開口を有するフォトレジストを形成する。続いて、当該フォトレジストをマスクとして用いつつ、シリコン酸化膜を例えばフッ酸系水溶液によりウェットエッチングすることで、基板６０１裏面におけるｎ＋拡散領域５０８が形成される領域上面を露出させる開口を有するマスク酸化膜Ｍ６２（図１７（ｂ）参照）を形成する。続いて、例えばＰＥＣＶＤ法を用いることで、膜厚が例えば２０ｎｍ程度のシリコン酸化膜よりなる保護膜Ｍ６３（図１７（ｂ）参照）を形成する。
【０１５２】
続いて、例えば既存のイオン注入装置において、マスク酸化膜Ｍ６２をマスクとして用いつつ、Ｓｉイオンを基板６０１裏面に注入することで、図１７（ｂ）に示すように、基板６０１裏面に注入領域５０８’を形成する（不純物注入工程）。この際の注入条件としては、ドーズ量を例えば１．５×１０１５ｃｍ−２程度とし、加速エネルギーを例えば２５ＫｅＶ程度とすることができる。なお、上述の保護膜Ｍ６３は、本発明の実施の形態１における保護膜Ｍ２と同様に、不純物が注入される際に基板６０１裏面が受けるダメージを低減するための膜である。
【０１５３】
以上のように基板６０１裏面にＳｉイオンを注入すると、次に、例えばフッ酸系水溶液を用いたウェットエッチングにより基板６０１裏面のシリコン酸化膜を２０ｎｍ程度除去する。これにより、保護膜Ｍ６３が除去され、注入領域５０８’が露出される。
【０１５４】
続いて、ナローバンドギャップを有する物質を注入領域５０８’上およびマスク酸化膜Ｍ６２上に堆積することで、図１８（ａ）に示すように、膜厚が例えば２０ｎｍ程度の光吸収膜Ｔ６を形成する。本実施の形態でも、本発明の実施の形態５と同様に、ナローバンドギャップを有する物質としてＧｅを用い、これの堆積に例えばＣＶＤ法を用いる。ただし、これに限定されず、本発明の実施の形態１と同様に、例えばＤＬＣやａ−Ｓｉなどを適用することもできる。
【０１５５】
次に、マスク酸化膜Ｍ６２を例えばフッ酸系水溶液を用いたウェットエッチングにより除去することで、注入領域５０８’上に形成された光吸収膜Ｔ６を残しつつ、マスク酸化膜Ｍ６２上の光吸収膜Ｔ６をリフトオフにより除去する（不純物注入工程）。
【０１５６】
続いて、例えば反応性スパッタリング法を用いることで、基板６０１裏面および光吸収膜Ｔ６を覆うように、膜厚が例えば５００ｎｍ程度のシリコン酸化膜よりなる飛散防止膜Ｍ６５（図１８（ｂ）参照）を形成する。この飛散防止膜Ｍ６５は、本発明の実施の形態１における飛散防止膜Ｍ３と同様に、後のアニール処理において基板６０１からＮ原子が抜けるのを低減するための保護膜として機能する。なお、この飛散防止膜Ｍ６５としては、本発明の実施の形態１と同様に、シリコン酸化膜以外にも、例えばシリコン窒化膜やアルミニウム窒化膜などを適用することができる。また、飛散防止膜Ｍ６５上に光吸収膜Ｔ６が形成されていてもよい。
【０１５７】
続いて、図１８（ｂ）に示すように、本発明の実施の形態５において図１５（ｂ）を用いて説明した工程と同様の工程を用いて、光吸収膜Ｔ６が形成された基板６０１を裏面からアニール処理することで、注入領域５０８’に注入されたＳｉを拡散および活性化する（アニール工程）。この際、本発明の他の実施の形態と同様に、注入領域５０８’直上にそれぞれ形成された光吸収膜Ｔ６が昇温するため、他の領域の温度を低く保ちつつ、注入領域５０８’を昇温してｎ＋拡散領域５０８を形成することが可能となる。
【０１５８】
以上のようにＳｉを熱処理してｎ＋拡散領域５０８を形成すると、次に、例えばフッ酸系水溶液を用いたウェットエッチングによりＧｅよりなる光吸収膜Ｔ６および飛散防止膜Ｍ６５をすべて除去する。なお、飛散防止膜Ｍ６５をＡｌＮ膜で形成した場合は、例えばＫＯＨ溶液を用いて飛散防止膜Ｍ６５を除去する。
【０１５９】
続いて、例えばＰＥＣＶＤ法を用いることで、基板６０１裏面全体に、膜厚が例えば１０００ｎｍ程度のシリコン酸化膜を形成する。続いて、シリコン酸化膜上にフォトレジスト液をスピン塗布し、これを露光および現像処理することで、ｎ＋拡散領域５０８上方に開口を有するフォトレジストを形成する。続いて、当該フォトレジストをマスクとして用いつつ、シリコン酸化膜を例えばフッ酸系水溶液によりウェットエッチングすることで、ｎ＋拡散領域５０８上面の一部を露出させる開口をシリコン酸化膜に形成する。
【０１６０】
続いて、例えば電子ビーム蒸着法を用いることで、上記シリコン酸化膜および露出されたｎ＋拡散領域５０８上にＴｉとＡｕとの積層膜（Ｔｉ／Ａｕ膜）を形成する。続いて、シリコン酸化膜を例えばフッ酸系水溶液を用いたウェットエッチングにより除去することで、ｎ＋拡散領域５０８上のＴｉ／Ａｕ膜を残しつつ、シリコン酸化膜上のＴｉ／Ａｕ膜をリフトオフにより除去する。これにより、ｎ＋拡散領域５０８上面に、これとオーミック接触するｎ型電極５１０が形成される。その後、図示しない上層を形成した後、上記各層が形成された基板６０１を導波路上の両端でそれぞれダイシングして端面を形成し、続いて、各端面に反射膜を形成する。これにより、図１６に示すような断面構造を有するＧａＮ系半導体レーザ６００が製造される。なお、本実施の形態でも、本発明の実施の形態１から５のいずれかと同様に、種々の変更が可能である。
【図面の簡単な説明】
【０１６１】
【図１】本発明の実施の形態１によるＧａＮ系ＦＥＴ１００の構成を示す断面図である。
【図２】本発明の実施の形態１によるＧａＮ系ＦＥＴ１００の製造方法を説明するためのプロセス図である（１）。
【図３】本発明の実施の形態１によるＧａＮ系ＦＥＴ１００の製造方法を説明するためのプロセス図である（２）。
【図４】本発明の実施の形態１によるＧａＮ系ＦＥＴ１００の製造方法の変形例を示すプロセス図である。
【図５】ＧａＮとＧｅとの光吸収特性を示すグラフである。
【図６】本発明の実施の形態２によるＧａＮ系ＦＥＴ２００の構成を示す断面図である。
【図７】本発明の実施の形態２によるＧａＮ系ＦＥＴ２００の製造方法を説明するためのプロセス図である。
【図８】本発明の実施の形態３によるＧａＮ系ＦＥＴ３００の構成を示す断面図である。
【図９】本発明の実施の形態３によるＧａＮ系ＦＥＴ３００の製造方法を説明するためのプロセス図である。
【図１０】本発明の実施の形態４によるＧａＮ系ＨＥＭＴ４００の構成を示す断面図である。
【図１１】本発明の実施の形態４によるＧａＮ系ＨＥＭＴ４００の製造方法を説明するためのプロセス図である。
【図１２】本発明の実施の形態５によるＧａＮ系半導体レーザ５００の構成を示す断面図である。
【図１３】本発明の実施の形態５によるＧａＮ系半導体レーザ５００の製造方法を説明するためのプロセス図である（１）。
【図１４】本発明の実施の形態５によるＧａＮ系半導体レーザ５００の製造方法を説明するためのプロセス図である（２）。
【図１５】本発明の実施の形態５によるＧａＮ系半導体レーザ５００の製造方法を説明するためのプロセス図である（３）。
【図１６】本発明の実施の形態６によるＧａＮ系半導体レーザ６００の構成を示す断面図である。
【図１７】本発明の実施の形態６によるＧａＮ系半導体レーザ６００の製造方法を説明するためのプロセス図である（１）。
【図１８】本発明の実施の形態６によるＧａＮ系半導体レーザ６００の製造方法を説明するためのプロセス図である（２）。
【符号の説明】
【０１６２】
１００、２００、３００  ＧａＮ系ＦＥＴ
１０１、５０１、６０１  基板
１０２、５０２  バッファ層
１０３  ｐＧａＮ層
１０３ａ  チャネル形成領域
１０４  ｎ＋ＧａＮ領域
１０４’、２０４’、５０８’、５０９’  注入領域
１０５、３０５  ゲート絶縁膜
１０６、３０６  ゲート電極
１０７  電極
２０４  ＲＥＳＵＲＦ領域
３０３、４０３  ｎ−ＧａＮ層
４００  ＧａＮ系ＨＥＭＴ
４０５  ｎ−ＡｌＧａＮ層
５００、６００  ＧａＮ系半導体レーザ
５０３  下部クラッド層
５０４  下部光ガイド層
５０４Ａ  下層ｕｎＧａＮ膜
５０５  活性層
５０５Ａ  ｕｎＩｎＧａＮ膜
５０６  上部光ガイド層
５０６Ａ  上層ｕｎＧａＮ膜
５０７  上部クラッド層
５０７Ａ  ｐＡｌＧａＮ膜
５０８  ｎ＋拡散領域
５０９  ｐ＋拡散領域
５１０  ｎ型電極
５１１  ｐ型電極
Ｒ１  フォトレジスト
Ｍ１、Ｍ２１、Ｍ３１、Ｍ３４、Ｍ５１、Ｍ５３、Ｍ５５、Ｍ６２  マスク酸化膜
Ｍ２、Ｍ２２、Ｍ３２、Ｍ５２、Ｍ５４、Ｍ６３  保護膜
Ｍ３、Ｍ３’、Ｍ５６、Ｍ６５  飛散防止膜
Ｔ１、Ｔ１’、Ｔ２、Ｔ３、Ｔ６、Ｔ５１、Ｔ５２  光吸収膜
【図１】
0004532574.tif 000002
【図２】
0004532574.tif 000003
【図３】
0004532574.tif 000004
【図４】
0004532574.tif 000005
【図５】
0004532574.tif 000006
【図６】
0004532574.tif 000007
【図７】
0004532574.tif 000008
【図８】
0004532574.tif 000009
【図９】
0004532574.tif 000010
【図１０】
0004532574.tif 000011
【図１１】
0004532574.tif 000012
【図１２】
0004532574.tif 000013
【図１３】
0004532574.tif 000014
【図１４】
0004532574.tif 000015
【図１５】
0004532574.tif 000016
【図１６】
0004532574.tif 000017
【図１７】
0004532574.tif 000018
【図１８】
0004532574.tif 000019