(57)【特許請求の範囲】
【請求項１】
平行配置された複数本の行線が設けられた第１の基板と、平行配置された複数本の列線が設けられ、該列線が前記行線と交差するように第１の基板と間隙を介して対向配置された第２の基板と、前記行線と前記列線との各交差部に選択的に配置され、且つ対向する行線と列線間及び隣接する交差部間で移動可能な粒子とを備えた記憶装置の製造方法であって、
前記粒子を前記交差部に配置するために、前記第１及び第２の基板を対向配置する前に、前記第１の基板の行線形成面又は第２の基板の列線形成面に向けて、前記粒子を溶媒に分散させた状態の溶液を、電界が印加された供給口から液滴として吐出させることを特徴とする記憶装置の製造方法。
【請求項２】
前記供給口から吐出させる液滴は前記電界により帯電しており、前記液滴が前記基板に到達する以前に、該液滴の表面張力よりも帯電による反発力の方が大きくなるように、前記電界の強さを設定することを特徴とする請求項１記載の記憶装置の製造方法。
【請求項３】
前記供給口は、一つの基板当たり複数個であることを特徴とする請求項１又は２記載の記憶装置の製造方法。
【請求項４】
平行配置された複数本の行線が設けられた第１の基板と、平行配置された複数本の列線が設けられ、該列線が前記行線と交差するように第１の基板と間隙を介して対向配置された第２の基板と、前記行線と前記列線との各交差部に選択的に配置され、且つ対向する行線と列線間及び隣接する交差部間で移動可能な粒子とを備えた記憶装置の製造方法であって、
前記粒子を前記交差部に配置するために、前記第１及び第２の基板を対向配置する前に、前記第１の基板の行線形成面又は第２の基板の列線形成面に、前記粒子を溶媒に分散させ、且つ該溶媒に可溶な高粘度樹脂をさらに混合した溶液を回転塗布し、続いて灰化処理を施すことにより前記溶液中の前記粒子以外の成分を除去することを特徴とする記憶装置の製造方法。
【請求項５】
前記灰化処理の前に、前記溶液を回転塗布した面に対してＣＭＰ工程を施すことを特徴とする請求項４記載の記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極間の粒子の移動を利用した記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が高くなるに伴い、これを構成するＬＳＩ素子の回路パターンは益々微細化している。このようなパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。メモリと呼ばれる記憶装置に関しても例外ではなく、高精度の加工技術を駆使して形成されたセルにおいて、記憶に必要となる一定の電荷を、より狭い領域で保持することが要請され続けている。
【０００３】
従来、ＤＲＡＭ，ＳＲＡＭ，フラッシュといった各種のメモリが製造されているが、これらは全てＭＯＳＦＥＴをメモリセルに使用しているため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも大きな負荷が課せられており、これが製品コストの上昇要因となっている（例えば、特許文献１，２参照）。
【０００４】
一方、このような微細加工の課題を根本的に解消する技術として、所望の分子構造を人工的に合成し、得られた分子の均一性を利用して、均一の特性の素子を得る試みがある。しかし、この種の方法では、合成された分子を所望の位置に配置する技術や、配置された電極との電気的な接触を得ることに大きな課題がある。しかも、このような素子は極少数の電荷を用いて記憶を行うため、自然放射線等の外乱による誤動作の確率が非常に大きくなる課題を抱えている。
【特許文献１】応用物理第６９巻第１０号 pp1233−1240，2000年「半導体メモリ；ＤＲＡＭ」
【特許文献２】応用物理第６９巻第１２号 pp1462−1466，2000年「フラッシュメモリー，最近の話題」
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように、従来から用いられているＭＯＳＦＥＴをセルに使用したメモリは、パターンの微細化に伴い、パターンの寸法精度や位置合せ精度が厳しくなり、技術的な困難に加えて、製造コストの上昇要因を抱えている。一方、分子構造を利用したメモリは、分子の操作や電極との接触に関する課題に加えて、外乱による誤動作の確率が大きいことが懸念されている。
【０００６】
本発明は、上記の事情を考慮して成されたもので、その目的とするところは、外乱の影響を受け難い高集積の記憶装置を安価に実現し得る記憶装置の製造方法を提供することにある。より具体的には、微粒子を利用した記憶装置の作製に際して、微粒子の凝集を防いで製造効率の向上をはかり得る記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００８】
即ち、本発明の一態様は、平行配置された複数本の行線が設けられた第１の基板と、平行配置された複数本の列線が設けられ、該列線が前記行線と交差するように第１の基板と間隙を介して対向配置された第２の基板と、前記行線と前記列線との各交差部に選択的に配置され、且つ対向する行線と列線間及び隣接する交差部間で移動可能な粒子とを備えた記憶装置の製造方法であって、前記粒子を前記交差部に配置するために、前記第１及び第２の基板を対向配置する前に、前記第１の基板の行線形成面又は第２の基板の列線形成面に向けて、前記粒子を溶媒に分散させた状態の溶液を、電界が印加された供給口から液滴として吐出させることを特徴とする。
【０００９】
また、本発明の別の一態様は、平行配置された複数本の行線が設けられた第１の基板と、平行配置された複数本の列線が設けられ、該列線が前記行線と交差するように第１の基板と間隙を介して対向配置された第２の基板と、前記行線と前記列線との各交差部に選択的に配置され、且つ対向する行線と列線間及び隣接する交差部間で移動可能な粒子とを備えた記憶装置の製造方法であって、前記粒子を前記交差部に配置するために、前記第１及び第２の基板を対向配置する前に、前記第１の基板の行線形成面又は第２の基板の列線形成面に、前記粒子を溶媒に分散させ、且つ該溶媒に可溶な高粘度樹脂をさらに混合した溶液を回転塗布し、続いて灰化処理を施すことにより前記溶液中の前記粒子以外の成分を除去することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、行線と列線との間の粒子の有無を利用することにより記憶装置として機能させることができ、しかもその製造において、粒子の凝集を防ぎ、効率の良い製造方法を実現することができる。そしてこの場合、メモリ部の回路パターンとしては第１の電極と第２の電極の配線を形成するのみで済み、構造が極めて簡単であり、ＭＯＳＦＥＴを用いた場合に比してセル内での位置合わせやパターン寸法精度が緩くなるため、製造コストを抑えることができる。さらに、データの記憶に、電荷の蓄積ではなく粒子の存在位置を利用しているため、外乱の影響に強い耐性を有する。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる記憶装置のセル部構成を示す斜視図である。本装置は、本発明者らが特願２００４−１７１２６０として、既に出願したものである。
【００１３】
第１の基板１０の表面部に、平行配置された複数本の行線１１が埋め込み形成され、第２の基板２０の表面部に、平行配置された複数本の列線２１が埋め込み形成されている。そして、これらの基板１０，２０は、各々の表面部を向かい合わせ、行線１１と列線２１が互いに直交する関係となるように、一定の間隙ｄを介して対向配置されている。
【００１４】
ここで、通常のＭＯＳ型メモリセルに合わせて、行線１１をワード線と称し、列線２１をビット線と称することにする。
【００１５】
ワード線１１とビット線２１との交差部がメモリセルに相当し、各々の交差部のワード線１１とビット線２１との間隙内に、隣接する電極間を移動可能な微粒子３０が選択的に配置されている。ここで、微粒子３０は、ワード線１１及びビット線２１に垂直な方向のみではなく、ワード線１１或いはビット線２１と平行な方向にも移動が可能となっている。即ち、基板１０，２０の対向方向と共に、隣接するワード線間又は隣接するビット線間で移動可能となっている。
【００１６】
このような構造では、第１の基板１０に設けるワード線１１及び第２の基板２０に設けるビット線２１は単なるラインアンドスペースのパターンであり、ワード線１１とビット線２１とは直交する位置関係であれば良く、ワード線方向及びビット線方向へのずれを考慮する必要はない。従って、製造の際にセル内の位置合せ精度が不要であり、製造を容易に行うことが可能となる。
【００１７】
図２を用いて、本構造の動作原理を解説する。図２は、本実施形態の動作原理を説明するための模式図であり、図１のＡ−Ａ断面に相当する。
【００１８】
電極（ワード線１１，ビット線２１）上の半径ａの微粒子３０が電荷ｑを帯び、微粒子３０が電極に印加された電圧による電場Ｅの中に置かれると、この微粒子３０には、電荷が電場より受ける力に加えて、電極に誘起される鏡像電荷、及び鏡像双極子から受ける力が加わる。そして、これらの合力Ｆは電極が無限に広い場合で近似すると、以下の（１）式で与えられる。
【数１】
0004435052.tif 000002
【００１９】
但し、ε0 は真空の誘電率（約８．８５×１０-12Ｆ／ｍ）、εr は微粒子の比誘電率である。
【００２０】
間隙が大気中の場合には、厳密には誘電率の補正が必要となるが、その差は極めて小さいので無視することが可能であり、式（１）をそのまま使用することができる。電荷ｑは必ず素電荷ｅ（約１．６×１０-19 Ｃ）の整数倍となるので、ｑ＝ｎｅと表すことができる。また、電場Ｅは、対向する電極間の電位差をＶ、間隔をｄとすると、Ｅ＝Ｖ／ｄで近似できる。
【００２１】
一方、微粒子３０の静電容量ＣはＣ＝４πε0 ａで与えられ、これによる帯電エネルギーは（１／２）ｑ2 ／Ｃ＝ｎ2 ｅ2 ／８πε0 ａとなる。このエネルギーを越えるエネルギーを有する電子（或いは正孔）のみが微粒子３０へ移動可能となる、クーロン障壁と呼ばれる現象が存在する。このため、ｅＶ＞ｎ2 ｅ2 ／８πε0 ａを満たす電位差Ｖの場合にのみ、ｎ個目の電子（或いは正孔）が微粒子３０へ移動する。これらの事情を考慮して、式（１）で規定される微粒子３０に働く力Ｆをグラフ化すると、図３を得る。
【００２２】
図３は、ｎ＝１とｎ＝２の場合のみを示すが、本実施形態の説明には十分である。前述のクーロン障壁の存在のため、各帯電状態は図中の点線Ａ１，Ａ２で示された個所よりも右側で実現すると共に、帯電しても電場がある一定以上の強度になるまでは、鏡像による引力が勝り、微粒子が電極から離脱しないことが分かる。最も重要なことは、図３にハッチングで示した区間では、必ずｎ＝１の条件で離脱が発生することである。なお、図３中のＥ１はｎ＝１の場合に離脱に必要な下限電界、Ｅ２はｎ＝２の場合に帯電に必要な下限電圧（クーロン障壁）を示している。
【００２３】
電極から離脱した微粒子は加速されて反対電極に到達し、そこで電荷を放出すると共に、新たに反対符号の電荷を受け取り、再び離脱して元の電極へ到達する、という過程を繰り返す。この一連の過程によって電荷が運ばれるため、電極間の電流として検出することが可能である。前述のように、これらの過程が必ずｎ＝１で発生すると、一定電流が流れることとなり、微粒子の有無が容易に検出可能となる。さらに、同じ電極間に２個の微粒子が存在した場合、電荷を運ぶ担体が２倍になることに加え、移動距離が短くなるため、２倍以上の電流が検出されることから、微粒子が２個有ることが明確に検出可能である。
【００２４】
具体的には、微粒子の半径ａを１０ｎｍ、電極の間隔ｄを６０ｎｍとすると、上述のｎ＝１の状態での微粒子の離脱と往復運動は、電極間電圧Ｖが０．２２Ｖから０．２９Ｖの範囲で起こる。電極間電圧Ｖを０．２８Ｖとし、交点を選択する上側の電極にＶ／２に相当する＋０．１４Ｖを、交点を選択する下側の電極に−Ｖ／２に相当する−０．１４Ｖを印加し、他の電極を０Ｖに設定した。この場合に、選択された交点に存在する離脱直後の微粒子に働く力は約０．２ｐＮであり、片道の運動に要する時間は約７０ｎｓｅｃと見積もられる。そして、微粒子１個の片道運動につき１個の電荷が運ばれるため、約２ｐＡの電流が検出されることが分かる。従って、この電流を測定することにより、上下の電極の交点に存在する微粒子の有無（数）を検出することが可能である。
【００２５】
同時に、近傍の微粒子、特に同一電極上の隣接する部分に存在する微粒子にも、電場が印加されるが、その強度は距離に反比例する。このため、電極の横方向のピッチｐを４０ｎｍとすると、直近の微粒子に対する電場は約８３％、第２近接の微粒子に対する電場は約７３％に減少する。前述の、電極間電圧Ｖが０．２８Ｖの場合、直近の微粒子は離脱が可能であるが、第２近接の微粒子に加わる電場は離脱に必要な下限に達することは無い。このため、直近の微粒子のみが相互作用の対象となり、後に記すように、書き込み動作に利用される。なお、電極間電圧Ｖを０．２６Ｖ以下とすると、直近の微粒子に加わる電場も離脱に必要な下限に達しないため、相互作用の無い、読み出し専用モードとして利用することが可能である。
【００２６】
また、本実施形態を構成する最小の単位は、１本の線状電極と、これに間隙を介して対向する少なくとも２個の電極と、間隙中に配置される少なくとも１個の微粒子であり、この微粒子が電極間を二次元的に移動可能であることを利用して情報の記憶を行っていることが分かる。
【００２７】
なお、各パラメータの大きさは、上述の例に限定されることなく幅広い範囲から選択することが可能であり、先の近似に基づくと以下に述べる範囲が原理的に可能となる。式を簡単にするために、電極の間隔ｄと微粒子の半径ａの比をｋ（ｄ＝ｋａ）、電極の横方向のピッチｐと電極の間隔ｄの比をκ（ｐ＝κｄ）とし、ｂ及びβを以下の（２）（３）式で定義する。
【数２】
0004435052.tif 000003
【００２８】
このとき、相互作用のあるモードで使用する場合には、以下の（４）式の成り立つ範囲でパラメータを選択することが可能となる。
【数３】
0004435052.tif 000004
【００２９】
また、読み出し専用モードで使用する場合には、以下の（５）式の成り立つ範囲でパラメータを選択することが可能となる。
【数４】
0004435052.tif 000005
【００３０】
一方、上述のように第２近接の微粒子との相互作用を引き起こさないためには、予め以下の式（６）の成り立つ設計とするか、式（７）の成り立つ条件で使用することが必要となる。
【数５】
0004435052.tif 000006
【００３１】
さらに、選択した交点への電圧印加に関しても、上述のように電極間電圧Ｖを＋Ｖ／２と−Ｖ／２に分けて上下の選択線に印加する方法に限らず、クロストークの発生しない以下の条件を満たす範囲で選択することが可能である。非選択線の電位を０Ｖとし、上下の選択線に印加する電圧の絶対値を比較して、大きい方をＶｍとして、電極間電圧Ｖとの比をγとする（Ｖｍ＝γＶ、０．５≦γ≦１）。このとき、以下の式（８）が成り立つ条件で使用するか、予め式（９）の成り立つ設計とすることが要請される。
【数６】
0004435052.tif 000007
【００３２】
参考として、先の例における各パラメータの値を明示すると、ｋ＝６，κ＝２／３，ｂ＝１．０２５，β＝１．３９×１０9［１／Ｖ・ｍ］，γ＝０．５である。
【００３３】
交点間の相互作用は、直近の４箇所のみを考えれば良く、実際に起きる現象は、選択した交点への直近領域からの微粒子の移動であるが、前述の電場分布の例では、移動は水平方向には起きず、必ず上下方向の移動を伴う。即ち、図４に示すように、選択した交点３１と共通の配線上の微粒子３０が、選択した交点３１の上下反対側に移動する特徴があり、例え直近に微粒子が存在しても、共通の配線上に存在しない場合には移動は起きない。
【００３４】
従って、ある交点ａに存在する微粒子を、直近の別の交点ｂに確実に移動させたい場合には、次のようにする必要がある。即ち、交点ｂに所定の電圧を印加し、交点ｂで検出される電流が既定の値となるか否かを確認し、既定の値とならなかった場合には交点ａに電圧を印加することにより交点ａでの微粒子の上下位置を振り動かし、再び交点ｂに所定の電圧を印加する、という手順を、交点ｂで検出される電流が既定の値となるまで繰り返す必要がある。
【００３５】
この事情を鑑み、本記憶装置への書き込み方法として、図５に模式的に示される三つの例が用いられる。なお、図５に示されている部分は、図６のメモリセル配列４１の一部であり、従来のメモリと同様に、各行配線には行デコーダ４２が、各列配線には読み出し回路を含むドライバ４３と列デコーダ４４が接続されている。さらに、各デコーダ４２，４４には、アドレスデータの付与とデータ入出力のための上位ブロック４５が接続されている。このような構成にすることにより、同一行に含まれる全ての列の情報を、一度に一括して読み出すことが可能となる。
【００３６】
図５（ａ）は、一つの交点で一つのセルを構成し、そこに１ビットの情報を割り当てる方式で、該当交点に存在する微粒子の数が所定の値よりも大きいか小さいかの情報に基づき、該当ビットが“０”であるか“１”であるかを記憶する。微粒子数の大小関係と、ビットの“０”，“１”の対応関係には任意性があり、どちらを選択することも可能であるが、ここでは微粒子数が所定値よりも小さい場合をビット値“０”に、大きい場合をビット値“１”に対応させる。前述のように、交点に存在する微粒子の数と交点に流れる電流には明確な対応があるので、このビット情報の読み出しは、前述の読み出しモードの電圧を印加した状態で、該当交点に流れる電流を所定の基準値と比較することにより行う。
【００３７】
読み出しは、任意の交点を選択する、いわゆるランダム・アクセスが可能であるが、書き込みには、以下のような手法を用いる。メモリセル配列４１の最終行の外側に微粒子の貯留所を形成しておき、まず、ここからメモリセルの最終行（第ｎ行）の交点のうち、メモリセルの第１行に書き込む予定のデータ列に対応する交点に所定の電圧を印加して微粒子を取り込む。
【００３８】
具体的には、行デコーダ４２により最終行（第ｎ行）のみを選択した状態で、第１行にビット値“１”を書き込む予定の列のみ列デコーダ４４により選択し、最終行（第ｎ行）に第１行の内容を形成する。次に、列デコーダ４４の選択状態を保ったまま、行デコーダ４２の操作により、最終行（第ｎ行）の選択をオフとし、第（ｎ−１）行の選択を行う。
【００３９】
前述のように、一度の操作では全ての微粒子が第ｎ行から第（ｎ−１）行へ移動しない場合がある。そこで、このまま各列の電流を検出して第（ｎ−１）行の内容を読み出し、所望の状態になっていない場合には、第（ｎ−１）行の選択をオンのまま第ｎ行の選択もオンとし、１クロック・サイクル以上経過した後に第ｎ行の選択をオフとし、再度第（ｎ−１）行のデータの内容を確認する、という一連の作業を、第（ｎ−１）行の内容が所望の状態となるまで繰り返す。第ｎ行の選択をオンにする際に、第（ｎ−１）行の選択もオンのままとしておくことにより、微粒子が第（ｎ−１）行から第ｎ行へ後戻りすることを防止しつつ、第ｎ行に残された微粒子の上下位置を振り動かすことが可能である。
【００４０】
引き続き、列デコーダ４４の選択状態を保ったまま、同様な行デコーダ４２の操作により第（ｎ−１）行の内容を第（ｎ−２）行へ移動させる。
【００４１】
この操作を順に繰り返すことにより、第１行の内容を所望の状態に設定することができる。同様に、第２行に書き込む予定のデータ列も、第ｎ行から順に移動させることにより第３行まで転送するが、最後に第２行へ移動させる前に、まず第１行の選択をオンとした状態で、第２行の選択をオンにする操作を行う。これにより、第１行に存在する微粒子が第２行へ後戻りすることを防止しつつ、第３行の微粒子を第２行へ移動させることが可能となる。
【００４２】
以下、同様に第３行への書き込みを行うが、最後の第４行から第３行に移動させるまでの間、第１行及び第２行の選択をオンのままとしておいてもかまわない。なお、第ｎ行から第４行までの移動の間、第１行及び第２行の選択をオフとする場合には、書き込んであるデータの保護のために両者のオフと再オンは同時に行う必要がある。以下同様に、第４行への書き込み、第５行への書き込み、第ｎ行への書き込み、と実行することにより、メモリセル内の全てのデータを所望の状態に設定することができる。
【００４３】
消去の際には、列デコーダ４４で全ての列を選択した状態で、書き込みの際と同様な手順を用いて、第ｎ行の微粒子を全て貯留所に移動し、引き続き、第（ｎ−１）行の微粒子を第ｎ行を経由して貯留所へ移動する。この手順を順次第１行の微粒子まで行うことにより、全ての微粒子をメモリセル配列から取り除き、消去動作が完了する。本方式は、書き込み・消去動作が複雑であるが、集積度が高くなる利点がある。
【００４４】
図５（ｂ）は、二つの隣接する交点で構成されるセルに１ビットの情報を割り当てる方式で、二つの交点のどちらに多くの微粒子が存在するかに対応して、該当ビットが“０”であるか“１”であるかを記憶する。隣接する交点を上下方向にするか左右方向にするか、或いは上下・左右のどちらに多くの微粒子が存在する場合をビット値“１”に対応させるかについては任意性がある。図示された例では、行方向に並んだ左右の組を用い、右側の交点に存在する微粒子の数が左側よりも多い場合にビット値“１”を対応させ、右側の交点に存在する微粒子の数が左側よりも少ない場合にビット値“０”を対応させている。
【００４５】
この方式におけるビット情報の読み出しは、該当する交点を行デコーダ４２及び列デコーダ４４によって選択し、右側交点を流れる電流から左側交点を流れる電流を引いた値の正負に応じて、ビット値“１”或いは“０”を対応させることにより行う。
【００４６】
具体的には、右側交点を流れる電流を基準抵抗を用いて電圧変換した後に差動増幅器のプラス入力端に入力し、左側交点を流れる電流を基準抵抗を用いて電圧変換した後に差動増幅器のマイナス入力端に入力し、差動増幅器の出力の符号を検出することによって、符号の正負に対応してビット値“１”或いは“０”を対応させる。この読み出し方法は、共通の行アドレス線を流れる電流の差分を用いてビット値の判定を行うため、行アドレス線の抵抗ばらつき等の存在する場合にも高精度に検出が可能であり、マージンの拡大を図ることが可能である。列アドレス線に関しても、高密度の隣接する配線を用いて差分検出を行っているので、大域的な抵抗ばらつきには同等の効果があることが分かる。
【００４７】
従来のように、セル毎に駆動ＭＯＳＦＥＴを設ける記憶装置では、ＭＯＳＦＥＴの閾値制御が必要なため、線幅の１０％以下、望ましくは５％以下の線幅ばらつきに抑える必要があった。これに対し本実施形態を用いることにより、そのような厳しい線幅制御を必要とせず、容易にセルを構成することが可能となる。
【００４８】
書き込みは、“１”を書き込む場合には、まず該当セルの右側交点を行デコーダ４２及び列デコーダ４４を用いて選択し所定の電圧を所定の時間印加する。前述のように、一度の操作では微粒子が移動しない場合があるので、この状態で読み出し操作、即ち右側交点と左側交点を列デコーダ４４により選択し、両者を流れる電流の比較を行う。所望の状態となっていない場合には、再び右側交点を行デコーダ４２及び列デコーダ４４を用いて選択して所定の電圧を所定の時間印加し、再度該当セルのデータの内容を確認する、という一連の動作を所望の状態となるまで繰り返す。
【００４９】
或いは、該当セルの右側交点を行デコーダ４２及び列デコーダ４４を用いて選択し所定の電圧を所定の時間印加し、このまま左側交点を追加選択して該当両交点の電流を検出し、該当セルの内容を読み出す。そして、読み出し結果が所望の状態になっていない場合には、右側交点の選択をオンのまま左側交点の選択をオフとし、１クロック・サイクル以上経過した後に左側交点の選択をオンとし、再度該当セルのデータの内容を確認する、という一連の作業を所望の状態となるまで繰り返す。
【００５０】
この方法では、デコーダ４２，４４による選択と非選択の切り替え回数を節減することが可能となる。“０”を書き込む場合には、“１”を書き込む場合と左右を入れ替えてやればよく、まず該当セルの左側交点を行デコーダ４２及び列デコーダ４４を用いて選択し所定の電圧を所定の時間印加する。前述のように、一度の操作では微粒子が移動しない場合があるので、この状態で読み出し操作、即ち左側交点と右側交点を列デコーダ４４により選択し、両者を流れる電流の比較を行う。所望の状態となっていない場合には、再び左側交点を行デコーダ４２及び列デコーダ４４を用いて選択して所定の電圧を所定の時間印加し、再度該当セルのデータの内容を確認する、という一連の動作を所望の状態となるまで繰り返す。
【００５１】
或いは、デコーダ４２，４４による選択と非選択の切り替え回数を節減する場合には、該当セルの左側交点を行デコーダ４２及び列デコーダ４４を用いて選択し所定の電圧を所定の時間印加し、このまま右側交点を追加選択して該当両交点の電流を検出し、該当セルの内容を読み出す。そして、読み出し結果が所望の状態になっていない場合には、左側交点の選択をオンのまま右側交点の選択をオフとし、１クロック・サイクル以上経過した後に右側交点の選択をオンとし、再度該当セルのデータの内容を確認する、という一連の作業を所望の状態となるまで繰り返す。
【００５２】
先の例と異なり、書き込みに関してもランダム・アクセスが可能であることが本方式の特徴の一つとなる。なお、図示された例では一つのセル内で１個の微粒子を左右でやり取りする形が描かれているが、一つのセルで２個以上の複数の微粒子を保持し、その中の少なくとも１個以上をやり取りすることによっても書き込みは可能である。これは、読み出しの原理上、左右の交点の微粒子数の大小関係が入れ替われば、ビット値が反転することによるものである。一例をあげると、セル内に３個の微粒子が存在する場合、１個の微粒子のやり取りによって、左右の交点の微粒子数が２対１の場合と１対２の状態を形成することが可能となり、それぞれビット値“０”と“１”に対応していることが分かる。
【００５３】
図５（ｃ）は、四つの交点で構成されるセルに１ビットの情報を割り当てる方式で、四つの交点を、右上がりの対角線の２個の交点（Ｂ，Ｃ）と、右下がりの対角線の２個の交点（Ａ，Ｄ）の、二つの組に分けて、どちらの組に多くの微粒子が存在するかに対応して、該当ビットが“０”であるか“１”であるかを記憶する。どちらの組に多くの微粒子が存在する場合をビット値“１”に対応させるかについては任意性がある。図示された例では、右上がりの対角線の組に存在する微粒子の数が右下がりの対角線の組よりも多い場合にビット値“１”を対応させ、右上がりの対角線の組に存在する微粒子の数が右下がりの対角線の組よりも少ない場合にビット値“０”を対応させている。
【００５４】
このビット情報の読み出しは、該当する四つの交点を行デコーダ４２及び列デコーダ４４によって選択し、右上がりの対角線の組を流れる電流の和から右下がりの対角線の組を流れる電流の和を引いた値の正負に応じて、ビット値“１”或いは“０”を対応させることにより行う。
【００５５】
具体的には、交点Ｂを流れる電流を基準抵抗を用いて電圧変換した後に差動増幅器のプラス入力端に入力し、交点Ａを流れる電流を基準抵抗を用いて電圧変換した後に差動増幅器のマイナス入力端に入力する。そして、差動増幅器の出力を検出することによって交点Ｂに存在する微粒子数から交点Ａに存在する微粒子数を引いた値を得て、この値（交点Ｂ−交点Ａ）をドライバ内に一時的に保管する。次に、交点Ｄを流れる電流を基準抵抗を用いて電圧変換した後に差動増幅器のプラス入力端に入力し、交点Ｃを流れる電流を基準抵抗を用いて電圧変換した後に差動増幅器のマイナス入力端に入力する。そして、差動増幅器の出力を検出することによって、交点Ｄに存在する微粒子数から交点Ｃに存在する微粒子数を引いた値（交点Ｄ−交点Ｃ）を得る。
【００５６】
その後、先にドライバ内に一時保管した（交点Ｂ−交点Ａ）の値から、（交点Ｄ−交点Ｃ）の値を引くことにより、（交点Ｂ＋交点Ｃ−交点Ａ−交点Ｄ）の値を得る。この値の符号の正負に対応してビット値“１”或いは“０”を対応させる。
【００５７】
この読み出し方法は、共通の行及び列アドレス線を流れる電流の差分を用いてビット値の判定を行うため、行及び列アドレス線の抵抗ばらつき等の存在する場合にも高精度に検出が可能であり、マージンの拡大を図ることが可能である。従来のように、セル毎に駆動ＭＯＳＦＥＴを設ける記憶装置では、ＭＯＳＦＥＴの閾値制御が必要なため、線幅の１０％以下、望ましくは５％以下の線幅ばらつきに抑える必要があった。これに対し本実施形態を用いることにより、そのような厳しい線幅制御を必要とせず、容易にセルを構成することが可能となる。
【００５８】
書き込みは、“１”を書き込む場合には、該当セルの交点Ｂ及び交点Ｃを行デコーダ４２及び列デコーダ４４を用いて順次選択し所定の電圧を印加する。先の例と異なり、交点Ｂへの一度の電圧印加と交点Ｃへの一度の電圧印加により、書き込み動作は完了する。これは前述の通り、行アドレス線上の微粒子は行アドレス線に沿った方向に、列アドレス線上の微粒子は列アドレス線に沿った方向に移動するためである。例えば、交点Ａに存在している微粒子は、交点Ｂと交点Ｃの二方向から微粒子を引き寄せることにより、行アドレス線上に存在している場合でも列アドレス線上に存在している場合でも、移動することが可能なためである。
【００５９】
なお、記憶の信頼性を増すために、書き込み直後に読み出し操作を行い、書き込んだ情報が正しく記憶されていることを確かめてもかまわない。同様に、“０”を書き込む場合には、該当セルの交点Ａ及び交点Ｄを行デコーダ４２及び列デコーダ４４を用いて順次選択し所定の電圧を印加すればよく、交点Ａへの一度の電圧印加と交点Ｄへの一度の電圧印加により、書き込み動作は完了する。
【００６０】
このように、本方式では書き込み動作を簡単に短時間で行うことのできる利点がある。また、本方式においても、読み出し・書き込み共にランダム・アクセスが可能であることが特徴の一つとなる。なお、図示された例では一つのセル内で２個の微粒子を異なる対角線の組でやり取りする形が描かれているが、一つのセルで１個或いは３個以上の複数の微粒子を保持し、その中の少なくとも１個以上をやり取りすることによっても書き込みは可能である。これは、先の例と同様に、読み出しの原理上、異なる対角線上の交点の組に存在する微粒子数の大小関係が入れ替われば、ビット値が反転することによるものである。
【００６１】
これまでに説明したように、本実施形態では、情報の読み書きには電荷を用いているが、記憶には蓄積された電荷ではなく微粒子の存在位置を用いているため、記憶内容が自然放射線の影響を受けにくい特徴がある。さらに、微粒子の大きさが前述の例のように１０ｎｍのオーダーなので、微粒子に働く重力は高々１０-18 Ｎ程度に過ぎず、微粒子に働く重力や外部衝撃に起因する微粒子の運動は無視することが可能であり、当然のことではあるが、磁性も利用していないので、磁場の影響を受けることもなく、外乱の影響を極めて受けにくい記憶装置となる。
【００６２】
（第２の実施形態）
図７は、本発明の第２の実施形態に係わる記憶装置の全体構成を示す斜視図である。
【００６３】
通常のＳｉ基板５１上に、通常用いられるプロセスにより配線層を含むＣＭＯＳ回路５２が構成され、この上に複数のメモリセル部５４を含む層５３が形成されている。図７の個々のメモリセル部５４が前記図６のメモリセル配列４１に対応し、また、図６のドライバ・デコーダ及び上位ブロックを含む、通常のメモリにおいて周辺回路と呼ばれている部分が図７のＣＭＯＳ回路５２に含まれている。
【００６４】
なお、ＣＭＯＳ回路５２は、メモリセル部５４との接続部を除き、メモリセル部５４の配線よりも緩い、９０ｎｍデザインルールで設計製作を行った。１個のメモリセル部５４は約１１μｍ角の領域を占有し、２５６×２５６の交点を含む。各メモリセル部５４の周囲にＣＭＯＳ回路５２との電気的接続部を有し、これらのメモリセル部５４と周辺の接続部を単位としたブロックが、マトリックス状に配置されている。さらに、メモリセル部５４を含む層５３にはスルーホールが形成され、ＣＭＯＳ回路５２の入出力部と電気的な結合を有する端子から構成される、装置の入出力部５５が、図７に示すように、メモリセル部５４を含む層５３の端部に形成されている。
【００６５】
このような構成により、ＣＭＯＳ回路５２の保護膜に相当する部分をメモリセル部５４に形成される絶縁膜で兼用することが可能となり、一方、メモリセル部５４とＣＭＯＳ回路５２が垂直方向に結合するため、チップ面積の増大を伴わずに動作時間の短縮や同時に読み書きできるセル数の大幅な増加が可能となる。なお、装置の入出力部５５は、通常の半導体装置と同様にパッケージ工程においてリードフレームにボンディングされる。
【００６６】
また、前述のように１個のメモリセル部５４には２５６×２５６の交点が存在するので、四つの交点で構成されるセルに１ビットの情報を割り当てる場合には、１２８×１２８＝１６３８４ビットの情報を割り当てることが可能である。しかし、メモリの信頼度を向上させるために、この一部に誤り訂正符号ビットを割り当てて用いることもある。例えば、外部との入出力データ８ビットにつき１ビットの誤り訂正符合ビットを割り当てると、同じ配列には約１４３３６〜１４５６３ビットの正味の情報を割り当てることになる。これにより、同一配列に収納することのできる情報量は減少するが、メモリの信頼性を大幅に向上することが可能となる。
【００６７】
誤り訂正符合は、メモリセル部５４内の同一行内に配置する場合や、同一のメモリセル部５４内に配置する場合、或いはデータも含めて複数のメモリセル部５４に分散して配置する場合が可能であり、ＣＭＯＳ回路５２により、いずれの配置を行うかを決めることができる。高速のデータ読み書きのためには、メモリセル部５４内の同一行内に配置することが望ましく、データの冗長性を増すためには、できる限り広い範囲にデータが分散していることが望ましいので、複数のメモリセル部５４に分散して配置する方が有利である。同一のメモリセル部５４内に配置する場合は、両者の中間的な特性となる。
【００６８】
さらに、通常のメモリと同様に、製造時の欠陥を救済するリダンダンシ回路に対応して、メモリセル部５４内に予備の行配線と列配線を備えておくことにより、製造歩留まりを向上させることが可能である。本実施形態では、１個のメモリセル部５４の大きさが約１１μｍ角と小さいので、メモリセル部５４の予備を設けておくことにより、２５６×２５６の交点を含むブロックを一括して回路的に入れ替えて、欠陥を救済する方法も可能である。
【００６９】
そして、救済回路とは別に、メモリセル部５４の周辺部に記憶領域として使用しない行配線或いは列配線、或いは行配線と列配線の両方を配置しておくことにより、メモリセル部５４の内部で微粒子の過不足が発生した場合に、微粒子を供給或いは保管しておく領域を確保することが可能となる。この領域は、行デコーダ，列デコーダ，ドライバ等の回路は、記憶領域として用いる部分と同様に接続されており、外見上の差異は無い。機能の差を与えているのはＣＭＯＳ回路５２の上位ブロックであり、具体的には次のような初期化手順で利用される。
【００７０】
まず、メモリセル部５４内の各交点に順次所定の電圧を印加して流れる電流を測定し、各交点に存在する微粒子の数を測定する。次に、記憶領域として用いる部分に微粒子の数の過不足があった場合には、隣接する交点に順次微粒子を動かすことにより、過不足を解消する。この際、記憶領域全体で不足がある場合には、記憶領域外の保管領域から微粒子を供給する。逆に、記憶領域全体で微粒子が過剰の場合には、記憶領域外の保管領域に微粒子を収納する。最後に、記憶領域の交点に存在する微粒子の数を再測定し、所定の微粒子数となっていることを確認する。
【００７１】
（第３の実施形態）
図８は、本発明の第３の実施形態に係わる微粒子配布装置を示す概略構成図である。この装置は、本発明の記憶装置の製造方法に用いられるものである。
【００７２】
図中の８１は微粒子を分散させた溶媒を吐出するための中空針状電極であり、基端側は後述する配管に接続され、先端側の供給口より溶液を吐出するようになっている。さらに針状電極８１の先端側の供給口には、電界を印加可能となっている。
【００７３】
８２は針状電極８１の先端側の供給口に電場を形成するための引き出し電極、８３は第１の実施形態で説明した第１の基板１０に相当する基板、８４は針状電極８１と引き出し電極８２、更には基板８３との間に電界を印加するための電圧制御部、８５は溶液吐出ポンプ、８６は基板８３を載置した基板ステージ、８７，８８は配管、８９は原料容器である。
【００７４】
ここで、電圧制御部８４は、針状電極８１の先端側の供給口から吐出させる液滴に電界を印加して、該液滴を帯電させるものである。この帯電のための電界の強さは、液滴が基板に到達する以前に、該液滴の表面張力よりも帯電による反発力の方が大きくなるように調整されている。
【００７５】
微粒子は溶媒に分散された状態で、供給口となる中空針状電極８１に供給され、引き出し電極８２との間の電場により、微小液滴となって放出され、基板８３の方向に進む。微小液滴では、表面積と体積の比が大きいため、表面から急速に溶媒分子が蒸発する。さらに、上記のように電場により放出された微小液滴は表面に大量の電荷を帯びているため、電荷間に働く斥力が非常に大きくなり、やがて液滴の表面張力を上回る。すると、液滴は幾つかの小滴に分裂し、さらに溶媒分子の蒸発が進む。そして、この過程が繰り返される結果、液滴は一気に細分化され微粒子に電荷が移った状態になる。従って、基板８３に到達する前に、微粒子は電荷を帯びて個々に独立した状態となり、電荷間の斥力のための再結合することなく、分散したまま基板８３上に飛来する。
【００７６】
これに対し、電場を利用せず、単に微粒子を分散させた溶媒液滴を基板８３上に滴下した場合には、基板上で溶媒分子の蒸発が起こるが、液滴の表面張力が優勢となるため、液滴の大きさが小さくなることに伴って、微粒子間の間隔も狭くなる。そして、溶媒が完全に蒸発した後には、微粒子は凝集した固まりとなって残る。この凝集した微粒子は、電極形成後に、電極に順次電圧を印加することにより、端から分離して整列させ、初期化を行うことにより、記憶装置として使用可能となる。しかし、前述の方法によれば、この工程を大幅に簡略化することが可能となる。
【００７７】
図８に示すように、中空針電極８１と引き出し電極８２の間に印加する電界は、電圧制御部８４から出力される電圧により制御される。なお、電圧制御部８４は、引き出し電極８２と基板８３の間の電圧も制御することが可能であり、基板８３上に飛来する微粒子の運動エネルギーを調整することができる。さらに、電圧制御部８４は、溶液吐出ポンプ８５及び基板ステージ８６と連動して制御が可能であり、基板ステージ８６により基板８３上の所望の位置が微粒子の飛来する地点となった際に、電圧を増加させて微粒子の散布を行う。また、溶液吐出ポンプ８５は、微粒子の散布量に合わせて吐出量を調整することができるようになっている。
【００７８】
針状電極８１と溶液吐出ポンプ８５を接続する配管８７には、針状電極８１に印加される電圧から、他の部分を隔離するために、高絶縁性の合成樹脂である弗素樹脂を用いている。そして、微粒子を分散された溶媒を貯留しておく原料容器８９と溶液吐出ポンプ８５を接続する配管８８にも、配管８７と同じ材質である弗素樹脂が用いられている。これは、弗素樹脂が低発塵性にも優れており、本実施形態のような記憶装置の製造プロセス適合性が良いためである。
【００７９】
なお、生産性の向上のために、中空針状電極８１及び引き出し電極８２は複数備えられ、線状或いは２次元配列状に構成することが可能である。この場合、電圧制御部８５が複数の出力を備えて個々の電極対の電圧を制御することにより、各電極対の制御性を良くする手法と、電圧制御部８５が一つの出力のみを備えて全ての電極対の電圧を一括して制御することにより、装置コストの節減を図る手法の両方が可能である。
【００８０】
図９は、帯電した微粒子が基板上に飛来する様子を拡大して模式的に示した説明図である。基板は、下から順に、下地基板としてのＳｉ基板９１、膜厚１００ｎｍのＳｉＯ2 膜９３、膜厚２０ｎｍのＳｉ3 Ｎ4 膜９４、膜厚３０ｎｍのＳｉＯ2 膜９５、膜厚２０ｎｍのＳｉ3 Ｎ4 膜９７、膜厚４０ｎｍのＳｉＯ2 膜９８が形成されており、ＳｉＯ2 膜９５にはアルミニウムの配線パターン９６が形成されている。
【００８１】
図９の左側に示すように、この基板に、負に帯電した微粒子９９が近づくと、絶縁体であるＳｉＯ2 膜やＳｉ3 Ｎ4 膜よりも、導体であるアルミニウム表面により多くの正の分極電荷が現れる。このため、微粒子９９は配線パターン９６上に引き寄せられ、自動的に所望の位置である配線上に、凝集することなく配置される。微粒子９９の散布量は、予め電圧印加時間との関係を測定しておき、所望の散布量となるように、電圧印加時間を制御することにより行う。
【００８２】
ここで、微粒子９９が過剰に散布された状況を、図９の右側に示す。微粒子９９は負の電荷を持ち込むので、配線パターン９６上に配置されると配線全体が負に帯電し、微粒子９９が蓄積するに従い、やがて、分極による正電荷からの引力を打ち消す大きさの斥力が発生するようになる。このため、過剰に供給された微粒子９９は、配線以外の場所に配置されるようになるが、このような微粒子９９は、そのままでは記憶装置として利用することができない無駄な微粒子９９となってしまう。これを防ぐためには、自然放電或いはイオナイザーによる強制放電により、荷電状態の中性化後に追加散布を行う必要がある。しかし、この過程は、以下のように、別の形で微粒子９９の塗布に利用することが可能である。
【００８３】
まず、微粒子９９を含まない溶媒のみを、図８に示す機構において中空針状電極８１と引き出し電極８２との間の電圧極性を反転して供給する。このとき、正に帯電した溶媒液滴が放出され、表面から順次蒸発することにより、微粒子９９を含む場合と同様に、液滴は幾つかの小滴に分裂し、さらに溶媒分子の蒸発が進むため、液滴は一気に細分化される。しかし、微粒子９９を含まないので、最後の溶媒分子が蒸発する際に、電荷を引き渡すことができず、溶媒分子自体が正にイオン化した形で、基板８３に到達する。この際、図９とは正負が反転した形になるが、電極表面に現れる分極電荷により、正イオンは電極上に引き寄せられ、電極が正に帯電する。
【００８４】
この状態で、図８に示す機構を用いて、前述のように、負に帯電した微粒子９９を散布すると、分極電荷に加えて、電極が正に帯電しているため、微粒子９９と電極表面に働く引力が一層大きくなると共に、微粒子９９が少量飛来して負電荷を持ち込んでも、電荷の中性化に消費されるので、電極が負に帯電する前に、より多くの微粒子９９を電極上に散布することが可能となる。
【００８５】
なお、この工程は、一つの中空針電極８１と引き出し電極８２の組に供給する薬液と印加電圧を切り替えることにより行うだけでなく、複数の中空針状電極８１と引き出し電極８２の組と電圧制御部８５を備え、溶媒のみを正イオン化して散布する組と、微粒子９９を負に帯電させて散布する組に分けて、基板上を並行移動しつつ連続的に散布を行う手法も可能である。
【００８６】
（第４の実施形態）
図１０〜１４は、本発明の第４の実施形態に係わる記憶装置の製造工程を示す断面図である。これは、第１の実施形態で説明した記憶装置を、第３の実施形態で説明した微粒子配布装置を用いて作製する場合の製造工程を記述したものである。
【００８７】
まず、図１０（ａ）に示すように、厚さ６２５μｍのＳｉ基板（第１の基板）１０１の一主面に、通常のＣＭＯＳプロセスを用いて、所望のＣＭＯＳ回路１０２を形成し、この基板上にＴＥＯＳを主原料とするＣＶＤ法により、絶縁膜として膜厚３０ｎｍのＳｉＯ2 膜１０３を形成する。なお、ＣＭＯＳ回路１０２は通常のＭＯＳＦＥＴと多層配線に加えて、メモリセル配列への接続線を含んでいる。
【００８８】
続いて、図１０（ｂ）に示すように、ジクロロシランとアンモニアを主原料とするＬＰＣＶＤ法により、膜厚２０ｎｍのＳｉ3 Ｎ4 膜１０４を形成する。引き続き、図１０（ｃ）に示すように、再びＴＥＯＳを主原料とするＣＶＤ法により、膜厚３０ｎｍのＳｉＯ2 膜１０５を形成する。
【００８９】
次いで、図１０（ｄ）に示すように、インプリントリソグラフィーの技術を用いて、ピッチ４０ｎｍのレジストパターン（図示せず）を形成し、得られたレジストパターンをマスクとして、ＣＨＦ3 及びＣＯガスを用いて反応性イオンエッチングによりＳｉＯ2 膜１０５をパターニングする。続いて、図１０（ｅ）に示すように、スパッタリング法によりＡｌ膜を形成した後、いわゆるリフロー処理を行い、パターン溝内にＡｌ膜１０６を凝集埋め込み後、ＣＭＰ法により余分なＡｌ膜１０６の除去を行う。
【００９０】
一方、図１１（ａ）に示すように、別の厚さ６２５μｍの希フッ酸により洗浄処理されたＳｉ基板（第２の基板）２０１を用意し、この基板２０１の全面に温度９５０℃で膜厚１００ｎｍの熱酸化膜（ＳｉＯ2 膜）２０３を形成する。続いて、図１１（ｂ）に示すように、ジクロロシランとアンモニアを主原料とするＬＰＣＶＤ法により膜厚２０ｎｍのＳｉ3 Ｎ4 膜２０４を形成した後、裏面側のＳｉ3 Ｎ4 膜２０４及びＳｉＯ2 膜２０３を剥離する。その後、図１１（ｃ）に示すように、基板表面側のＳｉ3 Ｎ4 膜２０４上にＴＥＯＳを主原料とするＣＶＤ法により、絶縁膜として膜厚３０ｎｍのＳｉＯ2 膜２０５を形成する。
【００９１】
次いで、図１１（ｄ）に示すように、インプリントリソグラフィーの技術を用いて、ピッチ４０ｎｍのレジストパターン（図示せず）を形成し、得られたレジストパターンをマスクとしてＣＨＦ3 及びＣＯガスを用いた反応性イオンエッチングによりＳｉＯ2 膜２０５をパターニングする。続いて、図１１（ｅ）に示すように、スパッタリング法によりＡｌ膜を形成した後、いわゆるリフロー処理を行い、パターン溝内にＡｌ膜２０６を凝集埋め込み後、ＣＭＰ法により余分なＡｌ膜２０６の除去を行う。
【００９２】
次いで、図１１（ｆ）に示すように、プラズマ窒化とジクロロシランとアンモニアを主原料とするＬＰＣＶＤ法により膜厚２０ｎｍのＳｉ3 Ｎ4 膜２０７を形成する。続いて、図１２（ｇ）に示すように、ＴＥＯＳを主原料とするＣＶＤ法により、絶縁膜として膜厚４０ｎｍのＳｉＯ2 膜２０８を形成する。
【００９３】
次いで、図１２（ｈ）に示すように、フォトリソグラフィー工程により、ＣＭＯＳ回路との接続部のパターニングを行い、レジストパターン（図示せず）をマスクとしてＣＨＦ3 及びＣＯガスを用いて反応性イオンエッチングによりＳｉＯ2 膜２０８をパターニングする。引き続き、図１２（ｉ）に示すように、ＣＨＦ3、ＣＦ4 及びＯ2 ガスを用いた反応性イオンエッチングによりＳｉ3 Ｎ4 膜２０７をパターニングする。
【００９４】
次いで、図１２（ｊ）に示すように、再びスパッタリング法によりＡｌ膜２０９を形成した後、いわゆるリフロー処理を行い、得られた開口部にＡｌを凝集埋め込みする。引き続き、図１２（ｋ）に示すように、ＣＭＰ法により余分なＡｌ膜２０９の除去を行う。
【００９５】
次いで、図１３（ｌ）に示すように、フォトリソグラフィー工程により、メモリセル配列部のパターニングを行い、レジストパターンをマスクとしてＣＨＦ3 及びＣＯガスを用いた反応性イオンエッチングにより、ＳｉＯ2 膜２０８をパターニングする。引き続き、図１３（ｍ）に示すように、ＣＨＦ3，ＣＦ4 及びＯ2 ガスを用いた反応性イオンエッチングにより、Ｓｉ3 Ｎ4 膜２０７をパターニングする。
【００９６】
次いで、図１３（ｎ）に示すように、逆ミセル法により形成された粒径１４ｎｍのコロイダルシリカ粒子をイソプロピルアルコール中に分散した溶液を、前記図８の構成の装置を用いて散布し、所望量の微粒子２１０をメモリセル配列部の配線上に配置する。続いて、図１３（ｏ）に示すように、得られた基板を上下反転する。引き続き、図１３（ｐ）に示すように、配線が所定の方向となるように基板を回転する。
【００９７】
次に、図１４に示すように、図１０（ｅ）で得られた基板と、図１３（ｐ）で得られた基板の位置合せを行い、一気圧の乾燥窒素雰囲気の下で直接接合により二枚の基板を貼り合わせる。続いて、直接接合の強度を確実にするために、貼り合わせ後に２００℃の窒素雰囲気で１時間の熱処理を行った。最後に、上側基板２０１のＳｉ部分をポリッシングにより除去し、入出力部となる配線接続部を形成した後、検査やダイシング等のいわゆる後工程を行い、記憶装置が完成する。
【００９８】
このように本実施形態によれば、基板上に微粒子を配置する際に図８に示すような装置を用い、コロイダルシリカ粒子をイソプロピルアルコール中に分散した溶液を、電界が印加された針状中空電極８１の供給口から液滴として吐出させるようにしている。これにより、微粒子は帯電することになり、溶媒の蒸発に伴い液滴が細分化されて分散し、微粒子は電荷間の斥力のため再結合することなく基板上に配置される。このため、微粒子の凝集を防ぐことができ、製造効率の向上をはかることができる。
【００９９】
（第５の実施形態）
図１５（ａ）〜（ｃ）は、本発明の第５の実施形態に係わる記憶装置の製造工程を示す断面図である。なお、図１１〜１３と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１００】
この実施形態は、第４の実施形態で説明した製造方法と異なり、特殊な微粒子配布装置を用いることなく、記憶装置を製造する方法である。
【０１０１】
第４の実施形態で述べた記憶装置の製造方法によると、記憶装置の機能を実現するための微粒子の過不足や、散布時に微粒子が基板外へ排出される等の無駄な消費を抑制することが可能であるが、前記図８に示すような新規の装置が必要となる。しかし、新規装置の導入は、装置本体のコストに加え、クリーンルーム内に設置するための経費等、多大なコストを必要とするので、可能であれば既存の設備を利用して製造を行うことが望ましい。そこで本実施形態では、回転塗布装置とＣＭＰ装置を利用して、微粒子を凝集させることなく基板上に散布する手法を提供する。
【０１０２】
微粒子を単に有機溶剤や水等の溶媒に分散させた溶液は、粘性が低いため、通常の回転塗布を試みても、均一な膜を形成することが困難である。そこで、粘性を調整する手段として、高粘度樹脂であるポリビニルアルコールを添加する。粘性が高くなったことにより、微粒子が凝集しようとしても、粘性抵抗に妨げられるので、凝集を防ぐことも可能となる。また、ポリビニルアルコールは、幅広い範囲で粘性の調整が可能なだけでなく、高温の水には容易に溶けるが、室温近傍の水に対しては溶解速度があまり大きくないという特徴がある。これは、なんらかの理由で再塗布の必要が発生した場合の剥離が高温の水という、極めて安価で取り扱い易い溶媒で可能であることに加え、室温近傍では水を溶剤としてＣＭＰ法による埋め込み形状の形成が可能であるという利点になる。
【０１０３】
水に対する溶解度は、加熱処理により一層小さくなり、１００〜１８０℃程度の熱処理により、膨潤の抑制も可能である。さらに、ポリビニルアルコールは環境負荷が極めて小さいので、使用後の処理も容易である。そして、一般的に用いられる、酸素ガスを用いたプラズマ灰化処理により、ポリビニルアルコールと微粒子の混合物から、微粒子のみを基板上に残して、ポリビニルアルコールのみを除去することが可能である。
【０１０４】
具体的には、逆ミセル法により形成された粒径１４ｎｍのコロイダルシリカ粒子を純水中に分散した溶液を用意し、これに平均重合度１８００のポリビニルアルコールを重量比で３％含む溶液を作製する。この溶液を通常の回転塗布装置を用いて回転数２０００ｒｐｍで基板上に回転塗布する。塗布後に１８０℃で１５分間の熱処理を行い、ポリビニルアルコール樹脂膜にコロイダルシリカ微粒子が分散された混合膜が形成する。このとき、原料となる溶液の粘性が高いため、塗布の均一性は極めて良い。なお、基板上には、微粒子の配置を行いたい部分が凹部となるように、予めパターニングを行っておく。
【０１０５】
次に、室温近傍に保たれた水を用いて、ＣＭＰ法により、ポリビニルアルコール膜と微粒子の混合膜を表面から研磨する。ポリビニルアルコールが研磨・溶解されると、その部分に含まれていた微粒子も共に排出されるので、ＣＭＰの終点では、予め形成されていた凹部のみに混合膜が残った状態となる。そして、酸素ガスを用いたプラズマ灰化処理により、ポリビニルアルコールのみを除去することにより、予め形成されていた凹部のみに、微粒子を凝集させること無く配置することができる。
【０１０６】
全体の製造工程は、前記図１０（ａ）〜（ｅ）と同様にして、Ｓｉ基板１０１の一主面にＣＭＯＳ回路１０２を形成し、その上にＳｉＯ2 膜１０３，Ｓｉ3 Ｎ4 膜１０４，及びＳｉＯ2 膜１０５を形成する。続いて、ＳｉＯ2 膜１０５をパターニングした後、パターン溝内にＡｌ膜１０６を埋め込み形成する。
【０１０７】
また、前記図１１（ａ）〜図１３（ｍ）と同様にして、別の基板２０１上に、熱酸化膜２０３，Ｓｉ3 Ｎ4 膜２０４，及びＳｉＯ2 膜２０５を形成した後、ＳｉＯ2 膜２０５をパターニングし、パターン溝内にＡｌ膜２０６を埋め込み形成する。続いて、Ｓｉ3 Ｎ4 膜２０７及びＳｉＯ2 膜２０８を形成した後、ＣＭＯＳ回路との接続部のパターニングのためにＳｉＯ2 膜２０８をパターニングし、さらにＳｉ3 Ｎ4 膜２０７をパターニングする。その後、Ａｌ膜２０９を埋め込み形成した後、メモリセル配列部のパターニングのために、ＳｉＯ2 膜２０８をパターニングし、さらにＳｉ3 Ｎ4 膜２０７をパターニングする。
【０１０８】
次に、図１５（ａ）に示すように、前記図１３（ｍ）に示す構造の基板上に微粒子２１０を含む溶液を塗布形成する。即ち、逆ミセル法により形成された粒径１４ｎｍのコロイダルシリカ粒子を純水中に分散した溶液に、平均重合度１８００のポリビニルアルコールを重量比で３％混合した塗布液を、通常の回転塗布装置を用いて、回転数２０００ｒｐｍで塗布する。塗布後に１８０℃１５分間の熱処理を行い、ポリビニルアルコールと微粒子２１０の混合膜２２０を形成する。
【０１０９】
次いで、図１５（ｂ）に示すように、室温に維持された純水を用いたＣＭＰ法により、余剰の混合膜２２０を除去する。引き続き、図１５（ｃ）に示すように、酸素ガスを用いたプラズマ灰化処理により、ポリビニルアルコールを除去し、微粒子２１０のみを基板上に残す。
【０１１０】
次に、前記図１３（ｏ）と同様にして、得られた基板を上下反転する。引き続き、前記１３（ｐ）と同様にして、配線が所定の方向となるように基板を回転する。
【０１１１】
そして、前記図１４と同様にして、図１０（ｅ）で得られた基板と、図１５（ｃ）で得られた基板の位置合せを行い、一気圧の乾燥窒素雰囲気の下で直接接合により二枚の基板を貼り合わせる。続いて、直接接合の強度を確実にするために、貼り合わせ後に２００℃の窒素雰囲気で１時間の熱処理を行った。最後に、上側基板のＳｉ部分をポリッシングにより除去し、入出力部となる配線接続部を形成した後、検査やダイシング等のいわゆる後工程を行い、記憶装置が完成する。
【０１１２】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、メモリ動作に用いる粒子として、酸化シリコンからなる絶縁体であるコロイダルシリカを用いたが、他の無機酸化物、例えば酸化アルミニウム，酸化チタンを用いることも可能であり、ポリスチレン等の有機物を用いることも可能である。さらに、原理的に絶縁体である必要はないので、例えば導電体であるクロム，ニッケル，銅，金，チタン，アルミニウム等の金属粒子や、それらを含む合金からなる粒子、或いは炭素粒子、半導体であるシリコン粒子等を用いても構わない。粒子の形状も球状である必要は無く、多面体形状や楕円体，柱状であっても構わない。
【０１１３】
また、行線と列線とは必ずしも直交配置する必要はなく、交差配置されている関係であればよい。さらに、第１及び第２の電極間の間隙長や粒子の大きさ等の条件は、仕様に応じて適宜変更可能である。
【０１１４】
また、実施形態ではデータ読み出し手段及びデータ書き込み手段の両方を備えた記憶装置として説明したが、必ずしも両方の手段を備える必要はなく、何れか一方のみを備えたものであっても良い。例えば、本発明の記憶装置をＲＯＭ的に使用することを考えた場合、前記図１に示すような記憶装置本体に対し、ＲＯＭを提供する側ではデータ書き込み手段のみを備えていれば良く、ＲＯＭを使用する側ではデータ読み出し手段のみを備えていればよい。
【０１１５】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【０１１６】
【図１】第１の実施形態に係わる記憶装置のセル部構成を示す斜視図。
【図２】第１の実施形態の動作原理を説明するための模式図。
【図３】粒子に働く力をグラフ化して示す特性図。
【図４】粒子の移動の様子を模式的に示す斜視図。
【図５】交差部とセルの関係、及び粒子による記憶状態を示す模式図。
【図６】周辺回路を含んだ記憶装置の概略構成を示すブロック図。
【図７】第２の実施形態に係わる記憶装置の全体構成を示す斜視図。
【図８】第３の実施形態に係わる微粒子配布装置を示す概略構成図。
【図９】第３の実施形態の動作を説明するための模式図。
【図１０】第４の実施形態に係わる記憶装置の製造工程を示す断面図。
【図１１】第４の実施形態に係わる記憶装置の製造工程を示す断面図。
【図１２】第４の実施形態に係わる記憶装置の製造工程を示す断面図。
【図１３】第４の実施形態に係わる記憶装置の製造工程を示す断面図。
【図１４】第４の実施形態に係わる記憶装置の製造工程を示す断面図。
【図１５】第５の実施形態に係わる記憶装置の製造工程を示す断面図。
【符号の説明】
【０１１７】
１０…第１の基板
１１…行線
２０…第２の基板
２１…列線
３０…微粒子
３１…選択した交点
４１…メモリセル配列
４２…行デコーダ
４３…ドライバ
４４…列デコーダ
４５…上位ブロック
５１…Ｓｉ基板
５２…ＣＭＯＳ回路
５３…メモリセルを含む層
５４…メモリセル部
５５…入出力部
８１…中空針状電極
８２…引き出し電極
８３…基板
８４…電圧制御部
８５…溶液吐出ポンプ
８６…基板ステージ
８７，８８…配管
８９…原料容器
９１，１０１，２０１…Ｓｉ基板
１０２…ＣＭＯＳ回路
９３，９５，９８，１０３，１０５，２０３，２０５，２０８…ＳｉＯ2 膜
９４，９７，１０４，２０４，２０７…Ｓｉ3 Ｎ4 膜
９６，１０６，２０６，２０９…Ａｌ膜
９９，２１０…微粒子
２２０…混合膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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