(57)【特許請求の範囲】
【請求項１】
パワーオンの後に生成された各内部信号から、複数の異なる状態のいずれか１つを感知し、対応する状態感知信号をハイレベルとし、他の状態感知信号をローレベルとして出力する各状態感知回路と、
前記内部信号から初期サイクルを感知する初期サイクル感知回路と、
前記初期サイクル感知回路の出力信号に応じて各状態感知信号のレベルをそれぞれラッチするラッチ回路と、を備え、
前記初期サイクル感知後、イネーブルされた状態感知信号に対応した動作モードを選択するようにし、以後の内部信号に関係なく前記初期サイクル感知回路の出力信号は一定に固定されて前記選択された動作モードが変更されないように構成されることを特徴とする半導体メモリ装置の動作モード選択回路。
【請求項２】
パワーオンの後に生成された各内部信号から、第１の状態又は第２の状態を感知し、該感知された状態に応じて第１信号及び第２信号の一方をハイレベルとし、他方をローレベルとするレベルの組み合わせを切り換えて出力する各状態感知回路と、
前記内部信号から初期サイクルを感知する初期サイクル感知回路と、
前記初期サイクル感知回路の出力信号に応じて前記第１信号及び第２信号のレベルをそれぞれラッチするラッチ回路と、を備え、
前記初期サイクルから第１信号がイネーブルされると第１動作モードを選択し、前記第２信号がイネーブルされると第２動作モードを選択するようにし、以後の内部信号に関係なく前記初期サイクル感知回路の出力信号は一定に固定されて前記選択された動作モードが変更されないように構成されることを特徴とする半導体メモリ装置の動作モード選択回路。
【請求項３】
前記第１信号はCBR （/Cas−Before−/Ras）信号で、前記第２信号はROR （/Ras Only Refresh）信号であることを特徴とする請求項２に記載の半導体メモリ装置の動作モード選択回路。
【請求項４】
前記初期サイクル感知回路は、入力側インバータと出力側インバータの間に第１インバータ部、第２インバータ部及び該各第１インバータ部と第２インバータ部を制御する制御部が順次接続して構成されていることを特徴とする請求項２又は請求項３に記載の半導体メモリ装置の動作モード選択回路。
【請求項５】
前記第１インバータ部は、電源電圧端子と接地電位端子間に第１PMOSトランジスタ、第２PMOSトランジスタ、第１NMOSトランジスタ及び第２NMOSトランジスタがそれぞれ直列接続され、前記第１NMOSトランジスタのドレインと接地電位端子間には第３NMOSトランジスタが並列接続されており、前記第１PMOSトランジスタ、第２NMOSトランジスタ及び第３NMOSトランジスタのゲートは前記入力側インバータの出力端子にそれぞれ接続されて構成されており、
前記第２インバータ部は、電源電圧端子と接地電位端子間に第３PMOSトランジスタ、第４PMOSトランジスタ、第４NMOSトランジスタ及び第５NMOSトランジスタがそれぞれ直列接続されて構成されており、
前記制御部は、前記第１インバータ部又は第２インバータ部の出力レベルを反転させて前記第３PMOSトランジスタのゲート及び第５NMOSトランジスタのゲート並びに前記出力側インバータにそれぞれ出力する内部インバータと、該内部インバータの出力レベルを順次反転させて前記第４PMOSトランジスタ及び第１NMOSトランジスタのゲートにそれぞれ出力する偶数個のインバータと、前記内部インバータの出力レベルを順次反転させて前記第４NMOSトランジスタ及び第２PMOSトランジスタのゲートにそれぞれ出力する奇数個のインバータと、から構成されていることを特徴とする請求項４に記載の半導体メモリ装置の動作モード選択回路。
【請求項６】
前記ラッチ回路は、
前記第１信号、前記第２信号及び前記初期サイクル感知回路の出力信号を論理演算して制御信号を発生する制御信号発生部と、
該制御信号発生部の出力により前記第１信号及び前記第２信号をそれぞれ伝送する第１伝送ゲート及び第２伝送ゲートと、
該各第１伝送ゲート及び第２伝送ゲートの出力をそれぞれラッチする第１ラッチ及び第２ラッチと、から構成されることを特徴とする請求項２〜５のいずれか1つに記載の半導体メモリ装置の動作モード選択回路。
【請求項７】
前記制御信号生成部は、
一方側端子にＩＮＴ信号の入力される第１NANDゲートと、
前記第１信号を順次遅延させる奇数個のインバータと、
前記第２信号を順次遅延させる奇数個のインバータと、
前記第１NANDゲートと前記第１信号を遅延させるインバータ及び前記第２信号を順次遅延させるインバータとの出力を否定論理積演算して前記第１NANDゲートの他方側入力レベルとして提供すると共に、前記第１伝送ゲート及び第２伝送ゲートの制御信号として出力する第２NANDゲートと、から構成されることを特徴とする請求項６に記載の半導体メモリ装置の動作モード選択回路。
【請求項８】
前記初期サイクル感知回路は、入力側インバータと出力側インバータの間に第１インバータ部、第２インバータ部及び該各第１インバータ部と第２インバータ部を制御する制御部が順次接続して構成されていることを特徴とする請求項１に記載の半導体メモリ装置の動作モード選択回路。
【請求項９】
前記第１インバータ部は、電源電圧端子と接地電位端子間に第１PMOSトランジスタ、第２PMOSトランジスタ、第１NMOSトランジスタ及び第２NMOSトランジスタがそれぞれ直列接続され、前記第１NMOSトランジスタのドレインと接地電位端子間には第３NMOSトランジスタが並列接続されており、前記第１PMOSトランジスタ、第２NMOSトランジスタ及び第３NMOSトランジスタのゲートは前記入力側インバータの出力端子にそれぞれ接続されて構成されており、
前記第２インバータ部は、電源電圧端子と接地電位端子間に第３PMOSトランジスタ、第４PMOSトランジスタ、第４NMOSトランジスタ及び第５NMOSトランジスタがそれぞれ直列接続されて構成されており、
前記制御部は、前記第１インバータ部又は第２インバータ部の出力レベルを反転させて前記第３PMOSトランジスタのゲート及び第５NMOSトランジスタのゲート並びに前記出力側インバータにそれぞれ出力する内部インバータと、該内部インバータの出力レベルを順次反転させて前記第４PMOSトランジスタ及び第１NMOSトランジスタのゲートにそれぞれ出力する偶数個のインバータと、前記内部インバータの出力レベルを順次反転させて前記第４NMOSトランジスタ及び第２PMOSトランジスタのゲートにそれぞれ出力する奇数個のインバータと、から構成されていることを特徴とする請求項８に記載の半導体メモリ装置の動作モード選択回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係るもので、詳しくは、単一チップ内で多様な動作モードを適宜選択できる半導体メモリ装置の動作モード選択回路に関する。
【０００２】
【従来の技術】
従来の半導体メモリ装置で、単一チップ内で多様な動作モードを実現するためには、マスク上の回路をメタル工程及びボンディング工程で物理的に変形加工するか、又は選択した動作モード以外の全てのヒューズを切断することにより、ファーストページ（Fast  Page）モード、EDO （Extended  Data  Output）モード、スタティックコラム（Static  Column）モード及び４K ／８K リフレッシュモード等の多様な動作モードのうち、所望の動作モードを選択して使用していた。
【０００３】
【発明が解決しようとする課題】
しかしながら、このような従来の半導体メモリ装置の動作モードの選択方法は、一旦所望の動作モードが選択されると、そのチップ内では他の動作モードに切り替えることが不可能になるという問題がある。
【０００４】
本発明は、このような従来の課題に鑑みてなされたもので、メタル工程及びボンディング工程で行っていた動作モードの選択を電子回路の論理演算で制御できる半導体メモリ装置の動作モード選択回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
請求項１に係る発明は、パワーオンの後に生成された各内部信号から、複数の異なる状態のいずれか１つを感知し、対応する状態感知信号をハイレベルとし、他の状態感知信号をローレベルとして出力する各状態感知回路と、前記内部信号から初期サイクルを感知する初期サイクル感知回路と、前記初期サイクル感知回路の出力信号に応じて各状態感知信号のレベルをそれぞれラッチするラッチ回路と、を備え、前記初期サイクル感知後、イネーブルされた状態感知信号に対応した動作モードを選択するようにし、以後の内部信号に関係なく前記初期サイクル感知回路の出力信号は一定に固定されて前記選択された動作モードが変更されないように構成されることを特徴とする。
【０００６】
請求項２に係る発明は、パワーオンの後に生成された各内部信号から、第１の状態又は第２の状態を感知し、該感知された状態に応じて第１信号及び第２信号の一方をハイレベルとし、他方をローレベルとするレベルの組み合わせを切り換えて出力する各状態感知回路と、前記内部信号から初期サイクルを感知する初期サイクル感知回路と、前記初期サイクル感知回路の出力信号に応じて前記第１信号及び第２信号のレベルをそれぞれラッチするラッチ回路と、を備え、前記初期サイクルから第１信号がイネーブルされると第１動作モードを選択し、前記第２信号がイネーブルされると第２動作モードを選択するようにし、以後の内部信号に関係なく前記初期サイクル感知回路の出力信号は一定に固定されて前記選択された動作モードが変更されないように構成されることを特徴とする。
【０００７】
請求項３に係る発明は、前記第１信号はCBR （/Cas−Before−/Ras）信号で、前記第２信号はROR （/Ras  Only  Refresh）信号であることを特徴とする。
請求項４に係る発明は、前記初期サイクル感知回路は、入力側インバータと出力側インバータの間に第１インバータ部、第２インバータ部及び該各第１インバータ部と第２インバータ部を制御する制御部が順次接続して構成されていることを特徴とする。
【０００８】
請求項５に係る発明は、前記第１インバータ部は、電源電圧端子と接地電位端子間に第１PMOSトランジスタ、第２PMOSトランジスタ、第１NMOSトランジスタ及び第２NMOSトランジスタがそれぞれ直列接続され、前記第１NMOSトランジスタのドレインと接地電位端子間には第３NMOSトランジスタが並列接続されており、前記第１PMOSトランジスタ、第２NMOSトランジスタ及び第３NMOSトランジスタのゲートは前記入力側インバータの出力端子にそれぞれ接続されて構成されており、前記第２インバータ部は、電源電圧端子と接地電位端子間に第３PMOSトランジスタ、第４PMOSトランジスタ、第４NMOSトランジスタ及び第５NMOSトランジスタがそれぞれ直列接続されて構成されており、
前記制御部は、前記第１インバータ部又は第２インバータ部の出力レベルを反転させて前記第３PMOSトランジスタのゲート及び第５NMOSトランジスタのゲート並びに前記出力側インバータにそれぞれ出力する内部インバータと、該内部インバータの出力レベルを順次反転させて前記第４PMOSトランジスタ及び第１NMOSトランジスタのゲートにそれぞれ出力する偶数個のインバータと、前記内部インバータの出力レベルを順次反転させて前記第４NMOSトランジスタ及び第２PMOSトランジスタのゲートにそれぞれ出力する奇数個のインバータと、から構成されていることを特徴とする。
【０００９】
請求項６に係る発明は、前記ラッチ回路は、前記第１信号、前記第２信号及び前記初期サイクル感知回路の出力信号を論理演算して制御信号を発生する制御信号発生部と、該制御信号発生部の出力により前記第１信号及び前記第２信号をそれぞれ伝送する第１伝送ゲート及び第２伝送ゲートと、該各第１伝送ゲート及び第２伝送ゲートの出力をそれぞれラッチする第１ラッチ及び第２ラッチと、から構成されることを特徴とする。
【００１０】
請求項７に係る発明は、前記制御信号生成部は、一方側端子にＩＮＴ信号の入力される第１NANDゲートと、前記第１信号を順次遅延させる奇数個のインバータと、前記第２信号を順次遅延させる奇数個のインバータと、前記第１NANDゲートと前記第１信号を遅延させるインバータ及び前記第２信号を順次遅延させるインバータとの出力を否定論理積演算して前記第１NANDゲートの他方側入力レベルとして提供すると共に、前記第１伝送ゲート及び第２伝送ゲートの制御信号として出力する第２NANDゲートと、から構成されることを特徴とする。
請求項８に係る発明は、請求項１に係る発明において、前記初期サイクル感知回路は、入力側インバータと出力側インバータの間に第１インバータ部、第２インバータ部及び該各第１インバータ部と第２インバータ部を制御する制御部が順次接続して構成されていることを特徴とする。
請求項９に係る発明は、請求項８に係る発明において、前記第１インバータ部は、電源電圧端子と接地電位端子間に第１PMOSトランジスタ、第２PMOSトランジスタ、第１NMOSトランジスタ及び第２NMOSトランジスタがそれぞれ直列接続され、前記第１NMOSトランジスタのドレインと接地電位端子間には第３NMOSトランジスタが並列接続されており、前記第１PMOSトランジスタ、第２NMOSトランジスタ及び第３NMOSトランジスタのゲートは前記入力側インバータの出力端子にそれぞれ接続されて構成されており、前記第２インバータ部は、電源電圧端子と接地電位端子間に第３PMOSトランジスタ、第４PMOSトランジスタ、第４NMOSトランジスタ及び第５NMOSトランジスタがそれぞれ直列接続されて構成されており、前記制御部は、前記第１インバータ部又は第２インバータ部の出力レベルを反転させて前記第３PMOSトランジスタのゲート及び第５NMOSトランジスタのゲート並びに前記出力側インバータにそれぞれ出力する内部インバータと、該内部インバータの出力レベルを順次反転させて前記第４PMOSトランジスタ及び第１NMOSトランジスタのゲートにそれぞれ出力する偶数個のインバータと、前記内部インバータの出力レベルを順次反転させて前記第４NMOSトランジスタ及び第２PMOSトランジスタのゲートにそれぞれ出力する奇数個のインバータと、から構成されていることを特徴とする。
【００１１】
【発明の効果】
以上説明したように、本発明に係る半導体メモリ装置の動作モード選択回路の請求項１〜請求項５、請求項８及び請求項９に係る発明によれば、パワーオンの後に生成される複数の内部信号のうち、特定の信号のレベルを論理演算することにより、スイッチング機能が発揮されるので、半導体メモリ装置の多様な動作モードを単一チップ内で機動的に選択できる。
【００１２】
請求項６及び請求項７に係る発明によれば、第１信号及び第２信号がディスエーブルされた後にも、ラッチ回路のメモリ機能が発揮されるので、以前に選択された動作モードを継続して維持することができる。
【００１３】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
本発明に係る半導体メモリ装置の動作モード選択回路の構成は、図１に示したように、各内部信号R １、C １からCBR （/Cas   Before  /Ras ）信号を感知するCBR 感知回路１００と、前記内部信号R １、C １からROR （/Ras  only  Refresh）信号を感知するROR 感知回路２００と、前記内部信号R １から初期サイクルを検出して初期サイクル信号（以下、ＩＮＴ信号という。）をハイレベルに切り換えて出力するＩＮＴ感知回路３００と、該ＩＮＴ感知回路３００の出力により前記CBR 感知回路１００及びROR 感知回路２００の出力をラッチするラッチ回路４００と、から構成されている。
【００１４】
そして、前記ＩＮＴ感知回路３００は、図２に示したように、入力側インバータ１６と出力側インバータ２７の間に第１インバータ部３０１、第２インバータ部３０２及び該各第１インバータ部３０１と第２インバータ部３０２を制御する制御部３０３が順次接続して構成されている。
【００１５】
前記第１インバータ部３０１は、電源電圧端子VCCと接地電位端子VSS間に第１PMOSトランジスタ１１、第２PMOSトランジスタ１２、第１NMOSトランジスタ１３及び第２NMOSトランジスタ１４がそれぞれ直列接続され、前記第１NMOSトランジスタ１３のドレインと接地電位端子VSS間には第３NMOSトランジスタ１５が並列接続されている。また、前記第１PMOSトランジスタ１１、第２NMOSトランジスタ１４及び第３NMOSトランジスタ１５のゲートは前記入力側インバータ１６の出力端子にそれぞれ接続されている。
【００１６】
前記第２インバータ部３０２は、電源電圧端子VCCと接地電位端子VSS間に第３PMOSトランジスタ１７、第４PMOSトランジスタ１８、第４NMOSトランジスタ１９及び第５NMOSトランジスタ２０がそれぞれ直列接続されている。
【００１７】
前記制御部３０３は、前記第１インバータ部３０１又は第２インバータ部３０２の出力を反転させて前記第３PMOSトランジスタ１７のゲート及び第５NMOSトランジスタ２０のゲート並びに前記出力側インバータ２７にそれぞれ出力するインバータ２１と、該インバータ２１の出力を順次反転させて前記第４PMOSトランジスタ１８及び第１NMOSトランジスタ１３のゲートにそれぞれ出力する偶数個（図２では２個）のインバータ２２、２３と、前記インバータ２１の出力を順次反転させて前記第４NMOSトランジスタ１９及び第２PMOSトランジスタ１２のゲートにそれぞれ出力する奇数個（図２では３個）のインバータ２４、２５、２６と、から構成されている。
【００１８】
また、前記ラッチ回路４００は、図３に示したように、前記ＩＮＴ信号、CBR 信号及びROR 信号のレベルを論理演算して制御信号を生成する制御信号生成部４０１と、該制御信号生成部４０１から出力する制御信号に制御されて前記CBR 信号及びROR 信号をそれぞれ伝送する第１伝送ゲートT １及び第２伝送ゲートT ２と、該各第１伝送ゲートT １及び第２伝送ゲートT ２の出力を夫々ラッチする第１ラッチ４０２及び第２ラッチ４０３と、から構成されている。
【００１９】
更に、前記制御信号生成部４０１は、一方側端子にＩＮＴ信号が入力するNANDゲートND２と、CBR 信号を順次記憶することで遅延させる奇数個（図３では３個）の第１〜第３インバータ２８、２９、３０と、前記ROR 信号を順次記憶することで遅延させる奇数個（図３では３個）の第４〜第６インバータ３１、３２、３３と、前記NANDゲートND２、第３インバータ３０及び第６インバータ３３のそれぞれの出力を否定論理積演算して前記NANDゲートND２の他方側入力として提供すると共に前記第１伝送ゲートT １及び第２伝送ゲートT ２の制御信号として出力するNANDゲートND１と、から構成されている。
【００２０】
また、前記第１ラッチ４０２及び第２ラッチ４０３は、それぞれ２つのインバータIN１、IN２とから構成され、該各第１ラッチ４０２及び第２ラッチ４０３の出力が各インバータIN３４、IN３５によりそれぞれ反転して出力されるようになっている。
【００２１】
次に、本発明に係る半導体メモリ装置の動作モード選択回路の動作について説明する。
一般に、半導体素子がパワーオンされると、DRAMを動作させるために、/RAS信号、/CAS信号のようなＩＮＴ信号が生成され、該各/RAS信号、/CAS信号に基づいて複数の内部信号が生成される。その中で、本発明では特定の２つの内部信号R １、C １から、以下のようにCBR 信号及びROR 信号を検出する。
【００２２】
まず、半導体素子がパワーオンされると、CBR 感知回路１００及びROR 感知回路２００は内部信号C １、R １からCBR状態を感知したときは、CBR信号をハイレベルとし、ROR 信号をローレベルとして出力する。また、ROR状態を感知したときは、CBR信号をローレベルとし、ROR 信号をハイレベルとして出力する。
【００２３】
また、ＩＮＴ感知回路３００は前記内部信号R １からＩＮＴ信号を感知する。
感知の結果、前記CBR 信号がイネーブルされると動作モードA を選択し、ROR 信号がイネーブルされると動作モードB を選択することにより、半導体素子はCBR リフレッシュ動作又はＲＯＲリフレッシュ動作としてセルフリフレッシュ動作を行う。
【００２４】
ここで、ＲＯＲリフレッシュ動作とは、外部からリフレッシュアドレスを印加した後、/RAS信号を下降させ再び上昇させる１サイクルの間で行われるＤＲＡＭのリフレッシュ動作をいい、この場合、ローアドレス（Row address）により選択された一つのワードラインに接続された全てのメモリセルがリフレッシュされるため、このような動作を全てのローが選択されるまで反復して行うと、全てのＤＲＡＭセルがリフレッシュされる。
【００２５】
このとき、前記CBR 信号及びROR 信号は半導体素子の内部動作を行うための信号であるため、すぐディスエーブルされるが、このようにCBR 信号及びROR 信号がディスエーブルされると、ラッチ回路４００が以前の状態をラッチすることにより、前記CBR 信号及びROR 信号のレベルの変化にかかわらず、選択された動作モードA 又は動作モードBの状態を継続して維持させる。
【００２６】
以下に、このような動作を図面に基づいてより詳しく説明する。
図１のR １は/RAS信号に基づき発生する内部信号で、C １は/CAS信号に基づき発生する内部信号である。
【００２７】
まず、初期の待機（stand-by）状態で内部信号R １、C １は図４（Ａ）及び（Ｂ）に示したようにローレベルであるため、CBR 感知回路１００及びROR 感知回路２００からそれぞれ出力されたCBR 信号及びROR 信号も図４（Ｃ）及び（Ｄ）に示したようにローレベルとなる。
【００２８】
次に、前記ローレベルの内部信号R １により、ＩＮＴ感知回路３００のNMOSトランジスタ１５がターンオンされ、出力側インバータ２７を経て図４（Ｅ）に示したようなローレベルのＩＮＴ信号が出力される。ここで、半導体素子がパワーオンされることとなる。
【００２９】
このとき、インバータ２１の出力は制御部３０３の各インバータ２２、２３及び各インバータ２４、２５、２６を経てそれぞれ順次反転されて第２PMOSトランジスタ１２及び第１NMOSトランジスタ１３をそれぞれターンオンさせ、ターンオンされた第１NMOSトランジスタ１３、第２NMOSトランジスタ１４及び第３NMOSトランジスタ１５によりＩＮＴ信号はローレベルに維持される。
【００３０】
次に、該ローレベルのＩＮＴ信号はラッチ回路４００の制御信号生成部４０１に入力すると、該制御信号生成部４０１から制御信号が出力される。そして、ノードB での制御信号はハイレベル、ノードA での制御信号はローレベルとなり、その結果、第１伝送ゲートT １及び第２伝送ゲートT ２がそれぞれターンオンされて、ローレベルのCBR 信号及びROR 信号がそれぞれ第１ラッチ４０２及び第２ラッチ４０３で夫々ラッチされた後、各インバータ３４、３５を経由して出力されるため、動作モードA 及び動作モードB はこの時点では双方とも選択されない。
【００３１】
次に、ＩＮＴ信号が出力されて、内部信号C １、内部信号R １の順にハイレベルになり、図４（Ｃ）及び（Ｄ）に示したように、この状態をCBR状態と感知して、前記CBR 感知回路１００はハイレベルのCBR 信号を出力し、前記ROR 感知回路２００はローレベルのROR 信号を出力する。
【００３２】
次いで、前記ハイレベルの内部信号R １により、前記ＩＮＴ感知回路３００の第１PMOSトランジスタ１１がターンオンされ、第２PMOSトランジスタ１２はターオンされているので、ハイレベルの信号がインバータ２１に入力され、出力側インバータ２７から出力されるＩＮＴ信号はハイレベルとなり、該ＩＮＴ信号は内部信号R １がローレベルとなった後もターンオンされた第３PMOSトランジスタ１７及び第４PMOSトランジスタ１８によって継続してハイレベルが維持される。
【００３３】
従って、ハイレベルの前記CBR 信号はターンオンされた第１伝送ゲートT １、第１ラッチ４０２及びインバータ３４をそれぞれ経由して出力され、ローレベルの前記ROR 信号はターンオンされた第２伝送ゲートT ２、第２ラッチ４０３及びインバータ３５をそれぞれ経由して出力されるため、動作モードA が選択されて、CBR リフレッシュ動作が行われる。
【００３４】
ここで、ＣＢＲリフレッシュ動作とは、外部からリフレッシュアドレスを印加せず、ＤＲＡＭチップに内蔵されたリフレッシュアドレスからローアドレス（内部アドレス）を発生させてリフレッシュを行う動作であって、/CASが/RASより先にローレベルになると、内部アドレスが印加してリフレッシュを行う動作をいう。
【００３５】
次に、各インバータ２８、２９、３０により遅延出力されたハイレベルの前記CBR 信号が制御信号生成部４０１のNANDゲートND１に入力されると、ノードA での制御信号はハイレベルとなり、ノードＢでの制御信号はローレベルとなって第１伝送ゲートT １及び第２伝送ゲートT ２がターンオフされるが、第１ラッチ４０２が以前の状態をラッチすることにより、動作モードA は継続して選択された状態になる。
【００３６】
次に、内部信号R １が再びローレベルに下降しても、ＩＮＴ信号は、図４（Ｅ）に示したように、継続してハイレベルを維持する。但し、このとき、第３PMOSトランジスタ１７及び第４PMOSトランジスタ１８と第３NMOSトランジスタ１５との間に電流経路（短絡）が形成される。この電流経路を遮断するためには、前記第３NMOSトランジスタ１５のサイズ比（Width/Length）を非常に小さくするか、電源が印加されるときのみ第３NMOSトランジスタ１５をターンオンさせる必要がある。
【００３７】
以上より、内部信号R １が再びローレベルに下降しても、ＩＮＴ信号は継続してハイレベルを維持し、ノードA での制御信号も継続してハイレベルを維持するので、内部信号R １が再びローレベルに下降しても動作モードA は継続して選択されてCBR リフレッシュ動作が行われるようになる。
【００３８】
ところで、半導体素子がパワーオンされた後に、CBR 感知回路１００がCBR 信号のレベルをローレベルと検出し、ROR 感知回路２００がROR 信号のレベルをハイレベルと検出すると、ローレベルの前記CBR 信号はターンオンされた第１伝送ゲートT １、第１ラッチ４０２及びインバータ３４をそれぞれ経由して出力され、ハイレベルの前記ROR 信号はターンオンされた第２伝送ゲートT ２、第２ラッチ４０３及びインバータ３５をそれぞれ経由して出力されるため、動作モードＢが選択されて、RORリフレッシュ動作が行われる。
【００３９】
なお、前記実施の形態では、CBR リフレッシュ動作またはRORリフレッシュ動作のいずれか1つを選択するものを示したが、本発明に適用できる選択動作モードは、DRAMの動作を決定する全ての動作モードを使用することができ、特に、ファーストページ（Fast  Page）モード、スタティックコラム（Static  Column）モード、ニブル（Nibble）モード及びEDOモードのような高速動作モードによく適合する。
【図面の簡単な説明】
【図１】本発明に係る半導体メモリ装置の動作モード選択回路を示したブロック図
【図２】図１のＩＮＴ感知回路を示した回路図
【図３】図１のラッチ回路を示した回路図
【図４】図１の各信号の動作を示したタイムチャートで、特に、動作モードＡが選択される場合の各信号の動作を示したタイムチャート
【符号の説明】
１１：第１PMOSトランジスタ
１２：第２PMOSトランジスタ
１７：第３PMOSトランジスタ
１８：第４PMOSトランジスタ
１３：第１NMOSトランジスタ
１４：第２NMOSトランジスタ
１５：第３NMOSトランジスタ
１９：第４NMOSトランジスタ
２０：第５NMOSトランジスタ
１６：入力側インバータ
２１：出力側インバータ
２７：内部インバータ
２２〜２６、２８〜３５：インバータ
１００：CBR 感知回路
２００：ROR 感知回路
３００：ＩＮＴ感知回路
３０１：第１インバータ部
３０２：第２インバータ部
３０３：制御部
４００：ラッチ回路
４０１：制御信号生成部
４０２：第１ラッチ
４０３：第２ラッチ
T１、T ２：伝送ゲート
IN１、IN２：インバータ
ND１、ND２：NANDゲート
【図１】
0004570180.tif 000002
【図２】
0004570180.tif 000003
【図３】
0004570180.tif 000004
【図４】
0004570180.tif 000005