(57)【特許請求の範囲】
【請求項１】
複数の絶縁層を積層することにより、平面視で周辺と中央部との間に凹溝を有する絶縁積層体を形成する工程と、
絶縁積層体の凹溝の底面に露出する導体の端面上に、無電解メッキよりパッドを形成する工程と、
上記パッドを絶縁材で被覆する工程と、
上記絶縁積層体の上面および下面に表面接続端子および裏面接続端子を形成するための電解メッキ工程を含む接続端子形成工程と、
上記絶縁積層体の上面における上記凹溝を含む周辺部を、かかる凹溝の深さよりも浅くなるように研磨して除去する工程と、を含む、
ことを特徴とする半導体素子検査用基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣチップなどの半導体素子における電気的特性を検査するための半導体素子検査用基板の製造方法に関する。
【背景技術】
【０００２】
例えば、ＩＣチップに抵抗などの部品を搭載した状態に極めて近い状態で検査を可能とするため、配線が形成されたプローブとなる配線基板に対し、かかる配線基板に被検査ＩＣに電機接続を行うためのプローブと、被検査ＩＣと共に電機回路を構成し得るインダクタ、キャパシタ、抵抗などのチップ部品と、を搭載してなるＩＣ検査用プローブカードが提案されている（例えば、特許文献１参照）。
また、低コストで検査精度の向上を可能とするため、検査すべき半導体素子と接触して電気信号などのやり取りを司る上方の基板と、検査装置と接続して電気信号などのやり取りを司る広い面積を有する下方の基板と、これらの間の接続を司る中間体とからなり、下方の基板の中央部に上方の基板と中間体とを突設する、いわゆる台座構造の半導体検査用治具も提案されている（例えば、特許文献２参照）。
【０００３】
【特許文献１】特開平１０−１３２８５５号公報（第１〜７頁、図４〜６）
【特許文献２】特開平８−２０１４２８号公報（第１〜５頁、図２）
【０００４】
ところで、前記特許文献２の半導体検査用治具のように、広い面積の下方の基板の中央部に上方の基板と中間体とを突設する形態を有する、いわゆる台座構造の半導体検査用基板を製造する場合、前記のように２つの基板と中間体とを積層する方法の他、複数の絶縁層を積層し且つ焼成して得られた絶縁積層体を用いる製造方法もある。かかる製造方法は、上記絶縁積層体の表面と裏面とに対し、それぞれ薄膜加工および電解メッキを施すことにより、所要数ずつの表面接続端子および裏面接続端子を形成し、絶縁積層体の周辺部を表面側から研磨加工して研磨・除去した後、新たな研磨面に露出した複数のビア導体ごとの上に無電解メッキにより、パッドを形成するものである。
しかしながら、上記パッドを得るための無電解メッキ工程は、先に行われる表面・裏面接続端子を形成するための電解メッキ工程の後で行うため、無電解メッキのメッキ液中の薬品などの影響によって、先に形成された上記表面・裏面接続端子を腐食などして損傷するなどの不具合を招き易くなる。このため、半導体素子を精度良く有効に検査できなくなることがある、という問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、背景技術において説明した問題点を解決し、半導体素子を精度良く有効に検査できる半導体素子検査用基板を確実に製造できる半導体素子検査用基板の製造方法を提供する、ことを課題とする。
【課題を解決するための手段および発明の効果】
【０００６】
本発明は、前記課題を解決するため、いわゆる台座構造を有する半導体素子検査用基板の周辺の台座部に形成すべきパッドをかかる台座部の表面よりも低い位置に形成する、ことに着想して成されたものである。
【０００７】
即ち、本発明による半導体素子検査用基板の製造方法（請求項１）は、複数の絶縁層を積層することにより、平面視で周辺と中央部との間に凹溝を有する絶縁積層体を形成する工程と、かかる絶縁積層体の凹溝の底面に露出する導体の端面上に、無電解メッキよりパッドを形成する工程と、該パッドを絶縁材で被覆する工程と、上記絶縁積層体の上面および下面に表面接続端子および裏面接続端子を形成するための電解メッキ工程を含む接続端子形成工程と、上記絶縁積層体の上面における上記凹溝を含む周辺部を、かかる凹溝の深さよりも浅くなるように研磨して除去する工程と、を含む、ことを特徴とする。
【０００８】
これによれば、凹溝の底面に露出するビア導体（導体）の端面に対し、無電解メッキによりＮｉメッキ膜およびＡｕメッキ膜などを被覆することにより、前記パッドを形成した後で、絶縁積層体の上面や下面に端面が露出するビア導体の端面上に、薄膜加工などにより、表・裏面接続端子が形成され、且つかかる表・裏面接続端子の表面に対し、電解メッキによりＮｉメッキ膜とＡｕメッキ膜とが被覆される。このため、従来のように、表面・裏面接続端子が無電解メッキ液によって、損傷することを防止できる。
しかも、上記凹溝は、その深さよりも浅くなるように絶縁積層体の周辺部を研磨して除去されるため、その底面に無電解メッキにより形成したパッドを研磨後に出現する凹部の底面に配設できる。従って、半導体素子を精度良く有効に検査できる半導体素子検査用基板を確実に製造することが可能となる。
【０００９】
尚、前記絶縁積層体は、絶縁材で構成され、かかる絶縁材には、アルミナ、窒化アルミニウム、ムライトなどのセラミックのほか、低温焼成セラミックの一種であるガラス−セラミックも含まれる。
また、前記絶縁積層体の内部には、所定パターンの内部配線層やこれらを導通するビア導体が形成されており、これらは、上記絶縁材がセラミックの場合には、ＷまたはＭｏにより形成され、絶縁材がガラス−セラミックの場合には、ＡｇまたはＣｕなどにより形成される。
更に、絶縁積層体の表面の凹部の底面に端面が露出するビア導体には、無電解メッキによりＮｉメッキ膜とＡｕメッキ膜とが被覆され、基板本体の裏面や凸部の頂面に端面が露出するビア導体には、後述する薄膜加工により形成されるＣｕなどからなる表面・裏面接続端子の表面に電解メッキによりＮｉメッキ膜とＡｕメッキ膜とが被覆される。
加えて、検査対象となる前記半導体素子には、例えば、ＩＣチップ、トランジスタ、ダイオード、ＬＳＩなどが含まれる。
【００１０】
更に、本発明は、前記凹部は、前記基板本体の表面の周辺と前記凸部の側壁とに沿って、複数個が互いに平行に形成されている、半導体素子検査用基板の製造方法も含み得る。これによる場合、外部電極が複数列で形成されている半導体素子に対しても、所要の姿勢で正確にセットして検査することが可能となる。
尚、前記凹部の形状には、任意であるが、例えば平面視で長方形、正方形、長円形、楕円形、あるいは正多角形、変形多角形などが含まれる。
【００１１】
付言すれば、本発明は、前記パッドを形成する工程は、前記凹溝を除く前記絶縁積層体の上面、下面、および外側面を絶縁した状態で行われる半導体素子検査用基板の製造方法、を含むことも可能である。これによる場合、凹溝の底面に無電解メッキにより形成したパッドを、凸部の頂面や基板本体の裏面に表・裏面接続端子をスパツタリングなどの薄膜加工により形成したり、その表面に電解メッキを行う際に、上記パッドを確実に防護することが可能となる。
【００１２】
また、本発明は、前記表面・裏面接続端子を形成する工程は、前記絶縁積層体の上面および下面に薄膜を形成する工程、フォトリソグラフィ技術またはドライエッチングによって上記薄膜をパターニングする工程、および、得られた薄膜パターン（表面導体）の表面に前記電解メッキを施す工程を含む、半導体素子検査用基板の製造方法、も含み得る。
これによる場合、所定寸法で所要数の上記各接続端子を所定の位置に精度良く形成することが可能となる。尚、上記薄膜形成工程には、例えば、スパッタリングなどの薄膜加工が用いられる。
【発明を実施するための最良の形態】
【００１３】
以下において、本発明を実施するための最良の形態について説明する。
図１は、本発明により得られる一形態の半導体素子検査用基板１を示す平面図、図２は、図１中のＸ−Ｘ線の矢視に沿った断面図である。
図１，図２に示すように、半導体素子検査用基板１は、例えばアルミナなどを主成分とするセラミック（絶縁材）からなり且つ表面３および裏面４を有する基板本体２と、かかる基板本体２の表面３における中央部に突設され且つ上記セラミックからなり頂面７および四辺の側壁６を有する凸部５と、を備えている。
基板本体２の表面３で且つ凸部５の周囲には、図１，図２において左右一対で平面視がほぼ長方形である凹部１０が形成され、各凹部１０の側面１１に囲まれた底面１２には、複数のパッド１４が長手方向に沿って等間隔に形成されている。
また、図１，図２に示すように、前記凸部５は、全体が四角柱を呈し、平面視が正方形の頂面７には、複数の表面接続端子８が格子状に形成されている。更に、基板本体２の裏面４にも、複数の裏面接続端子９が格子状に形成されている。
【００１４】
尚、基板本体２内や凸部５内には、複数の内部配線層が所要のパターンで形成され、これらの間を導通するビア導体や、上記裏面４、頂面７、または凹部１０の底面１２に端面が露出するビア導体（何れも図示せず）も形成されている。かかる内部配線層やビア導体は、ＷまたはＭｏからなる。凹部１０の底面１２に端面が露出する上記ビア導体（導体）の端面の上方には、後述する無電解メッキによるＮｉおよびＡｕメッキ膜からなるパッド１４が形成されている。また、凸部５の頂面７や基板本体２の裏面４に端面が露出する上記ビア導体の端面の上方には、表面接続端子８あるいは裏面接続端子９が形成され、それらの表面には後述する電解メッキによるＮｉメッキ膜およびＡｕメッキ膜が被覆されている。
因みに、基板本体２は、約４０ｍｍ×約４０ｍｍ×約２．８ｍｍ、凸部５は、約２０ｍｍ×約２０ｍｍ×約１．６ｍｍ、各凹部１０は、約２２ｍｍ（長さ）×約４ｍｍ（幅）×０．３ｍｍ（深さ）のサイズである。
【００１５】
以上のような半導体素子検査用基板１によれば、基板本体２の表面３の周囲に形成されに一対の前記凹部１０の底面１２に複数のパッド１４が形成されているため、かかる凹部１０の配置に応じて、検査すべきＩＣチップなどの半導体素子（図示せず）のセットすべき姿勢を誤ることなく、容易且つ正確にセットして検査することができる。しかも、後述するように、凹部１０の底面１２に形成されるパッド１４は、凸部５の頂面７に形成する表面接続端子８や基板本体２の裏面４に形成する裏面接続端子９を形成する電解メッキ工程よりも、先に無電解メッキにより形成されている。このため、従来のように、表面・裏面接続端子８，９が無電解メッキ液によって、損傷することを防止できる。従って、半導体素子を精度良く有効に検査することが可能となる。
【００１６】
ここで、本発明である前記半導体素子検査用基板１の製造方法を説明する。
先ず、アルミナ粒子に樹脂バインダと溶剤などとを混合して得たセラミックスラリをドクターブレード法により、図３に示すように、厚み数１０μｍとしたグリーンシート（絶縁層）ｓ１〜ｓ６を用意する。このうち、上層側のグリーンシートｓ４〜ｓ６には、図３の前後方向に沿って延びた平面視がほぼ長方形の貫通孔ｈを、パンチングにより形成する。また、グリーンシートｓ１〜ｓ６の表面または裏面には、ＷまたはＭｏ粉末を含む導電性ペーストを所定パターンで印刷して内部配線（図示せず）を形成し、且つグリーンシートｓ１〜ｓ６の所定の位置には、これらを貫通するスルーホールに上記と同じ導電性ペーストを充填してビア導体（図示せず）を形成する。
上記グリーンシートｓ１〜ｓ６を積層し且つ圧着した後、所定の温度帯で焼成することにより、図４に示すように、上面７および下面４を有し、上面７に開口し且つ平面視がほぼ長方形の凹溝１０ａを一対有する絶縁積層体２ａを形成する。各凹溝１０ａは、ほぼ長方形の底面１２とその周囲を囲む側面１１とからなる。
【００１７】
次いで、図５に示すように、焼成済みの絶縁積層体２ａの上面７、下面４、および四辺の側面を絶縁性ペーストｐで被覆する。かかる状態で、各凹溝１０ａの底面１２に露出する複数のビア導体（図示せず）の端面に、Ｐｄを含むメッキ触媒（図示せず）を被覆した後、その上方に、無電解Ｎｉメッキおよび無電解Ａｕメッキを施す。これにより、全体の厚みが約数μｍのパッド１４を、各凹溝１０ａごとに複数個ずつ形成する。尚、上記絶縁性ペーストｐは、上記無電解メッキ時に用いるメッキ液の影響を遮断するためのもので、当該無電解メッキの後で剥離される。
次に、図６に示すように、各凹溝１０ａごとの底面１２側に絶縁性ペースト（絶縁材）ｐを充填し、これにより複数のパッド１４を被覆する。かかる状態で、絶縁積層体２ａの上面７に対し、スパッタリングによりＣｒ、Ｔｉ、およびＣｕの少なくとも一つからなる薄膜の導体層ｍを全面に被覆する。尚、各凹溝１０ａ内の絶縁性ペーストｐ上にも、導体層ｍが薄く被覆されるが、図６では省略している。
【００１８】
更に、図７に示すように、前記導体層ｍの上に感光性樹脂ｒを塗布する。この際、各凹溝１０ａ内の絶縁性ペーストｐ上にも、感光性樹脂ｒが被覆されるが、図７では省略している。かかる状態で、所定のパターン孔を有する図示しないマスクを介して、上記感光性樹脂ｒを紫外線などで露光した後、現像処理するフォトリソグラフィ加工を施す。
その結果、感光性樹脂ｒおよび露光部分に位置していた導体層ｍが剥離されるため、図８に示すように、一対の凹溝１０ａに挟まれた絶縁積層体２ａの上面７中央部に、Ｃｒ、Ｔｉ、およびＣｕの少なくとも一つからなる複数の表面導体８ａが平面視で格子状にして形成される。かかる表面導体８ａは、絶縁積層体２ａ中に形成されたビア導体の上端面と個別に接触している。
【００１９】
上記表面導体８ａに対し、電解Ｎｉメッキおよび電解Ａｕメッキを順次施すことにより、図９に示すように、複数の表面接続端子８が絶縁積層体２ａの上面７の中央部に形成される。尚、各凹溝１０ａ内の導電性ペーストｐも上記現像時に同時に剥離しても良い。
次いで、図９，図１０に示すように、絶縁積層体２ａの下面４にも、スパッタリングにより、前記同様の導体層ｍを全面に被覆した後、その上に感光性樹脂ｒを被覆する。かかる状態で、前記と同様に、上記感光性樹脂ｒを露光した後、これを現像処理する。
その結果、絶縁積層体２ａの下面４に、複数の裏面導体が格子状に形成され、かかる裏面導体に対し、電解Ｎｉメッキおよび電解Ａｕメッキを順次施すことにより、図１１に示すように、複数の裏面接続端子９が絶縁積層体２ａの下面４のほぼ全体に形成される。尚、かかる裏面接続端子９も、絶縁積層体２ａ中に形成されたビア導体の下端面と個別に接触している。
【００２０】
そして、上記絶縁積層体２ａにおける一対の凹溝１０ａを含む上面７の周辺部を、各凹溝１０ａの底面１２の深さよりも例えば数１００μｍ浅くなるように、研磨して除去する。かかる研磨には、例えばベルトサンダが用いられる。すると、前記絶縁積層体２ａの周辺部が四辺の側面に沿って除去される。
その結果、図１２に示すように、表面３および裏面４からなる基板本体２と、かかる基板本体２の表面３における中央部から突設され平面視が正方形の頂面７および四辺の側壁６からなる四角柱を呈する凸部５と、底面１２および側面１１からなる一対の凹部１０と、を備えた半導体素子検査用基板１が得られる。平面視がほぼ長方形を呈する各凹部１０の底面１２は、高さ数１００μｍの側面１１に囲まれ、かかる底面１２の長手方向に沿って、前記無電解メッキにより形成された厚みが約数μｍのパッド１４が複数位置している。
【００２１】
以上のような半導体素子検査用基板１の製造方法によれば、凹溝１０ａの底面１２に露出するビア導体の端面に対し、無電解メッキによりＮｉメッキ膜およびＡｕメッキ膜を被覆して、前記パッド１４を形成した後で、絶縁積層体２ａの上面７や下面４に端面が露出するビア導体の端面上に、スパッタリングにより、表・裏面導体（８ａ）が形成され、且つこれらの表面に対し、電解メッキによりＮｉメッキ膜とＡｕメッキ膜とを被覆して、表・裏面接続端子８，９が形成される。このため、従来のように、表面・裏面接続端子８，９が、後工程で行われる無電解メッキ液により、損傷などすることを防止できる。しかも、前記凹溝１０ａをその深さよりも浅くなるように絶縁積層体２ａの周辺部が研磨して除去されるため、その底面１２に無電解メッキにより形成したパッド１４を研磨後に出現する凹部１０の底面１２に配設できる。従って、半導体素子を精度良く有効に検査できる半導体素子検査用基板１を確実に製造することが可能となる。
尚、前記露光・現像工程に替え、所要の厚みとした導体層に対してドライエッチングを行っても良い。
【００２２】
図１３は、本発明により得られる異なる形態の半導体素子検査用基板１ａを示す平面図である。
半導体素子検査用基板１ａは、図１３に示すように、前記同様の基板本体２と、その表面３の中央部に突設される前記同様の凸部５と、基板本体２の表面３で且つ凸部５の各側壁４に沿いつつ平行に形成された複数の凹部１０と、を備えている。図１３で、凸部５の左右両側には、基板本体２の表面３の周辺と凸部５の側壁６とに平行にして、内外２つ（２列）ずつの凹部１０が形成されると共に、凸部５の上下両側には、凹部１０が１つずつ形成されている。各凹部１０の底面１２には、複数のパッド１４が当該凹部１０の長手方向に沿ってほぼ等間隔で形成されている。
【００２３】
かかる半導体素子検査用基板１ａによれば、底面の中央部に比較的短い外部電極を有すると共に、その周囲に内外二重の比較的長い外部電極列、および一列の比較的長い外部電極列を設けた半導体素子（図示せず）の位置合わせが容易にできると共に、その検査を精度および効率良く行うことができる。
また、半導体素子検査用基板１ａは、複数個の凹部１０となる貫通孔を形成するパンチング工程が増えるほかは、前記と同様の製造方法によって製造される。
【００２４】
本発明は、以上において説明した各形態に限定されるものではない。
例えば、前記絶縁積層体を形成する絶縁材は、窒化アルミニウムやムライトなどのセラミックとしたり、低温焼成セラミックの一種であるガラス−セラミックとしても良く、後者の場合、内部配線層やビア導体には、ＡｇまたはＣｕにより形成される。
また、前記凸部は、頂面が長方形で全体が直方体を呈する形態、頂面が正五角形以上または変形五角形以上で全体が多角柱を呈する形態、頂面が円形、長円形、あるいは楕円形で全体が円柱形、長円柱形、楕円柱形を呈する形態としても良い。
更に、前記凹部は、平面視が前記凸部の側壁に沿って細長く延びる六角形以上の変形多角形、長円形、あるいは楕円形を呈する形態としても良い。
加えて、前記パッドは、一つの凹部の底面に前記凸部の側壁に沿って２列以上を並列に形成しても良い。
【図面の簡単な説明】
【００２５】
【図１】本発明により得られる一形態の半導体素子検査用基板を示す平面図。
【図２】図１中のＸ−Ｘ線の矢視に沿った断面図。
【図３】上記半導体素子検査用基板を得るため本発明の一製造工程を示す概略図。
【図４】図３に続く製造工程を示す概略図。
【図５】図４に続く製造工程を示す概略図。
【図６】図５に続く製造工程を示す概略図。
【図７】図６に続く製造工程を示す概略図。
【図８】図７に続く製造工程を示す概略図。
【図９】図８に続く製造工程を示す概略図。
【図１０】図９に続く製造工程を示す概略図。
【図１１】図１０に続く製造工程を示す概略図。
【図１２】図１１に続く製造工程と得られた半導体素子検査用基板を示す概略図。
【図１３】本発明により得られる異なる形態の半導体素子検査用基板を示す平面図。
【符号の説明】
【００２６】
１，１ａ…………半導体素子検査用基板
２…………………基板本体
２ａ………………絶縁積層体
３…………………表面
４…………………裏面／下面
５…………………凸部
６…………………側壁
７…………………頂面／上面
８…………………表面接続端子
９…………………裏面接続端子
１０………………凹部
１０ａ……………凹溝
１２………………底面
１４………………パッド
ｓ１〜ｓ６………グリーンシート（絶縁層）
ｐ…………………絶縁性ペースト（絶縁材）
【図１】
0004564423.tif 000002
【図２】
0004564423.tif 000003
【図３】
0004564423.tif 000004
【図４】
0004564423.tif 000005
【図５】
0004564423.tif 000006
【図６】
0004564423.tif 000007
【図７】
0004564423.tif 000008
【図８】
0004564423.tif 000009
【図９】
0004564423.tif 000010
【図１０】
0004564423.tif 000011
【図１１】
0004564423.tif 000012
【図１２】
0004564423.tif 000013
【図１３】
0004564423.tif 000014