(57)【特許請求の範囲】
【請求項１】
半導体チップと、該半導体チップから周辺に取り出された複数の外部接続端子とが、パッケージング部材により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、
１個または複数の半導体チップと、該半導体装置を実装するプリント基板などと電気的に接続するための第１の外部接続端子と、該半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子と、を備え、
第１および第２の外部接続端子が同一のフレキシブル配線基板に形成され、該フレキシブル配線基板を折り曲げて、該半導体装置の下面に第１の外部接続端子を配置し、該半導体装置の上面に第２の外部接続端子を配置し、該半導体装置をパッケージ封止後あるいはマザー基板などのプリント基板に実装後に、第２の半導体装置を該半導体装置の上面に積層構造で搭載するように第２の外部接続端子が形成された構造を有するとともに、該フレキシブル配線基板にエンボス状に凹部を設け、その凹部内に１個または複数の半導体チップが収まる構造を有することを特徴とする半導体装置。
【請求項２】
前記の第２の外部接続端子は、第２の半導体装置として汎用のメモリー用半導体装置と接続するためのピッチ配列（ｎ×ｍの配列、ｎ：２以上の自然数、ｍ：２以上の自然数）およびピッチ幅が形成された構造を有し、前記ピッチ幅が1mm以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記の第１および第２の外部接続端子は、同じピッチ配列（ｎ×ｍの配列、ｎ：２以上の自然数、ｍ：２以上の自然数）および同じピッチ幅で形成された構造を有することを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、性能、品質、プロセスなどの特徴の異なる複数の半導体チップを一つのパッケージで実現するマルチチップパッケージ（MCP：Multi-Chip Package）を用いた半導体装置において、
高密度実装を可能にする技術
三次元的実装を可能にする技術
汎用の半導体装置（CPU、DSP、DRAM、Flashメモリー、電源、ドライバー、カスタムLSI、アナログIC）や電子部品などと容易に接続可能にする技術
（１．最短距離接続、２．高速化、３．ノイズ低減、４．最適接続、５．接続ノウハウが不要）
フレキシビリティ技術（チップの組合せの自由度が高くパッケージ後にマルチチップを可能にする、すなわち半導体チップを封止後またはプリント基板に実装後にマルチチップ構成を可能にする技術）
に適用可能な技術に関する。
【背景技術】
【０００２】
近年、LSI（Large Scale Integration）の高機能化、高性能化に伴い、特定用途向け半導体プロセスや回路素子が多様化してきている。その結果、高密度実装やコストダウンを実現するためにシステム全体をLSI化するSOC(System On Chip)が大きく進展している。しかしながら、システムに必要な様々な機能や性能を同一チップで実現するSOCの開発には、アナログ回路とデジタル回路の混在、高速回路と低速回路の混在、高耐圧回路と低耐圧回路の混在、高電力回路と低電力回路の混在、カスタム回路と汎用回路（CPU、DSP、DRAM、Flashメモリー、電源、ドライバー、カスタムLSI、アナログIC、電子部品など）の混在など、最適なプロセスが異なる様々な回路、すなわち性能的、品質的、コスト的に相反する回路を1チップ、つまり同一プロセスで実現させる必要があるため、多大な開発投資と長い開発期間が必要となる。それを解決する手段として、多品種少量生産にはMCP構造の半導体装置が用いられている。そのため、種々のMCP構造の半導体装置が提案されている。
【０００３】
例えば特許文献１では、半導体チップの表面同士が対向するように複数の半導体チップを重ね合わせて、複数の半導体チップを２層の積層構造に接合するチップオンチップ構造の半導体装置を開示している。この発明では、予め定める配線パターンが形成された絶縁フィルムを用意し、前記絶縁フィルムをサンドイッチするように第１の半導体チップと第２の半導体チップとを重ね合わせることを特徴とし、電極配置ピッチの異なる半導体チップ同士を重ね合わせ接合することを可能にしている。
【０００４】
また特許文献２では、複数の基板をフレキシブルケーブルによって一連に接続した状態で相互に積層するとともに、各基板において少なくとも互いに対向する面にそれぞれ半導体チップを実装し、かつこれらの半導体チップの相互間を接着保持させたこと、および最外層に配置した基板に、マザー基板に実装するための外部接続端子を設けたことを特徴とし、半導体チップが直接接触する事態を招来することなく相互間隔を最小限にすることを可能にするとともに、最外層に配置した基板の外部接続端子を介して半導体モジュールをマザー基板に実装することを可能にしている。
【０００５】
また特許文献３では、一主面および他主面の両面に複数の配線が形成されたパッケージ基板と、このパッケージ基板の一主面に搭載され、該一主面上に形成された配線と電気的に接続された半導体チップと、該半導体チップと一主面上に形成された配線の一部とを覆う封止用樹脂と、前記パッケージ基板の他主面の周縁に沿って設けられた補強枠と、前記パッケージ基板の一主面に形成された配線に接続された複数のバンプと、前記パッケージ基板のスルーホールを介して一主面の配線と他主面の配線とを接続するスルーホール配線と、前記パッケージ基板の他主面に搭載用ランド部とを有することを特徴とし、小型かつ薄型で積層可能なFBGA(Finepitch Ball Grid Array)型半導体装置を提供する。すなわち、複数の搭載用ランド部を設けたため、半導体装置１個分の実装面積に複数の半導体装置を実装できるようになり、外形寸法の小型化による平面方向への高密度化に加え、３次元方向への高密度化を可能としている。
【０００６】
また特許文献４では、第１の面に第１の半導体チップが設置され、第１の面の反対面である第２の面にアウターリードが配置されたパッケージ基板を有し、パッケージ基板の第２の面に第２の半導体チップが配置されたことを特徴とし、一つのパッケージ基板の両面に第１および第２の半導体チップを配置することで、半導体装置の実装効率を向上するとともに、半導体装置の占有面積をCSPの程度にまで低減する。さらに第１の半導体チップと第２の半導体チップとがパッケージ基板を挟んで近接して配置されることで、第１の半導体チップと第２の半導体チップとの配線距離を短くすることで半導体装置の性能向上が可能としている。
【０００７】
また特許文献５では、リード指示構造上のリード等に接続した第１の半導体素子の上に、リード指示構造やリードの厚さより高い突起電極を形成した同寸法の第２の半導体素子を対向させ、突起電極を第１の半導体素子の電極と接続することにより、複数の半導体素子を積層実装することを特徴とし、個々の半導体素子の形状や位置関係の制約を受けることなく、多様な形状の半導体素子の積層実装を可能にしている。
【０００８】
また特許文献６では、第１の半導体チップが基板上の第１の導電性トレースに相互接続され、かつパッケージ本体が第１の半導体チップおよび前記トレースの一部の周りに形成され、第２の半導体チップが基板の第２の面上の第２のトレースに相互接続され、第２のパッケージ本体が第２の半導体チップおよび前記トレースの一部の周りに形成されるとともに、第２のパッケージ本体の周囲の第２のトレースの露出部分に半田ボールが結合され、各半導体チップに対し外部電圧およびグランド接続を確立することを特徴とし、完全にパッケージングされた装置の大きさを増大させることなく、多チップモジュールを実現可能な低価格できるようにする、また小型のオーバモールド形マルチチップ半導体装置を低価格で提供することを可能としている。
【０００９】
また特許文献７では、上パッケージ及び下パッケージを備える複数の積層パッケージから構成されるマルチチップパッケージであって、上パッケージ及び下パッケージは、中央に開放しているポケット及び金属パターンのある連結基板と、連結基板に実装されている少なくとも一つの半導体チップと、連結基板に形成されている複数の金属パターンと、ボンディングパッドと連結基板パッドとを電気的に接続する複数のボンディングワイヤーとを有し、各パッケージは上パッケージの連結基板により下パッケージと電気的に接続されていることを特徴とし、所望する半導体チップを積層して薄型化した積層パッケージを提供可能としている。
【００１０】
また特許文献８では、上面に形成された複数の基板ボンディングパッドを含む基板と、前記基板上に実装された少なくとも一つの第１半導体チップと、下面に前記少なくとも一つの第１半導体チップが置かれる少なくとも一つの３次元空間を具備して、前記すくなくとも一つの３次元空間により前記少なくとも一つの第１半導体チップを包む形態で前記基板上に実装された少なくとも一つの第２半導体チップとを含むことを特徴とし、上部チップが下部チップに比べて非常に大きい場合にもハングオーバーを発生させないような、下部チップの実装空間を具備するマルチチップパッケージを提供する。さらに下部チップが上部チップから隔離でき、複数の下部チップが置かれる場合にも、その干渉を防止できるようにする。
【００１１】
【特許文献１】特開２０００−２５２４０８号公報
【特許文献２】特開２００３−１３３５１８号公報
【特許文献３】特開２０００−２４３８６７号公報
【特許文献４】特開Ｈ１０−２８４５４４号公報
【特許文献５】特開Ｈ０８−１２５１１２号公報
【特許文献６】特開Ｈ０６−０７７３９８号公報
【特許文献７】特開２００５−００５７０９号公報
【特許文献８】特開２００５−２０３７７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、前述した従来のMCP構造の半導体装置には、MCP専用の半導体チップを開発する必要があったり、専用パッケージを開発する手間がかかり、通常の半導体装置の開発と同等の期間と仕事量がかかる上に、SOCと比べて価格が著しく高いという問題と、パッケージ封止後に所望の半導体チップを取付け、或いは交換できないという問題と、MCP構造の半導体装置は半導体チップにより構成される必要があり、汎用の半導体装置を使用できないという問題がある。さらに汎用の半導体装置を用いて回路を構成する場合は、半導体装置の数が多くなる程、回路の実装面積が大きくなり、半導体装置間の配線距離が長くなることにより、配線の寄生容量やコイル成分や抵抗成分の増大やノイズの混入により電気信号の劣化が生じたり、不要輻射の増大を招いたり、消費電力が増大するという問題がある。
また特許文献３では、パッケージ封止後に複数の半導体装置を積層できるが、マザー基盤などのプリント基板に実装するためのランド部を半導体チップの外周部に設ける必要があるため、パッケージサイズの最適な小型化は困難であるという問題がある。
【００１３】
本発明は、汎用の半導体装置を用いて容易にMCP構造の半導体装置を実現させることにより大幅な開発期間の短縮、開発投資のコストダウンを実現させること、およびMCPパッケージ封止後でも所望の半導体チップまたは半導体装置を自由に取付け、或いは交換できる技術を提供することを目的とする。さらに汎用の半導体装置を用いて回路の実装面積を最小化することができ、半導体装置間の配線距離を最短にすることができるため、電気信号の品質性能確保や低消費電力を実現すること、および不要輻射の低減を実現することが可能となる。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、請求項１に記載の半導体装置は、半導体チップと、該半導体チップから周辺に取り出された複数の外部接続端子とが、パッケージング部材により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、
１個または複数の半導体チップと、該半導体装置を実装するプリント基板などと電気的に接続するための第１の外部接続端子と、該半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子と、を備え、
第１および第２の外部接続端子が同一のフレキシブル配線基板に形成され、該フレキシブル配線基板を折り曲げて、該半導体装置の下面に第１の外部接続端子を配置し、該半導体装置の上面に第２の外部接続端子を配置し、該半導体装置をパッケージ封止後あるいはマザー基板などのプリント基板に実装後に、第２の半導体装置を該半導体装置の上面に積層構造で搭載するように第２の外部接続端子が形成された構造を有するとともに、該フレキシブル配線基板にエンボス状に凹部を設け、その凹部内に１個または複数の半導体チップが収まる構造を有することを特徴とする。このような構成にすることによって、前記第２の外部接続端子を用いて第２の半導体装置と接続することにより、該半導体装置のパッケージ封止後あるいはマザー基板などのプリント基板に実装後であっても、マルチチップ構成を容易に実現することが可能になる。さらに汎用の半導体装置を用いて回路の実装面積を最小化することができ、半導体装置間の配線距離を最短にすることができるため、電気信号の品質性能確保や低消費電力を実現すること、および不要輻射の低減を実現することが可能となる。また第２の半導体装置に汎用の半導体装置を用いることができると共に、第１および第２の外部接続端子が同一のフレキシブル配線基板に形成されるため、大幅な開発期間の短縮、開発投資のコストダウンを実現させることが可能となる。さらに、フレキシブル配線基板にエンボス状に凹部を設け、その凹部内に１個または複数の半導体チップが収まる構造にすることにより、半導体チップをフレキシブル配線基板に予め装着（例えば、エンボステーピング）しておくことができるので、半導体パッケージ組立て工程における作業工数を削減することが可能となる。さらにフレキシブル配線基板の凹部内に半導体チップが装着されているので、半導体パッケージ組立て工程における半導体チップの損傷を防ぐことが可能となる。
【００１６】
請求項２に記載の半導体装置は、請求項１に記載の半導体装置において、前記の第２の外部接続端子は、第２の半導体装置として汎用のメモリー用半導体装置と接続するためのピッチ配列（ｎ×ｍの配列、ｎ：２以上の自然数、ｍ：２以上の自然数）およびピッチ幅が形成された構造を有し、前記ピッチ幅が1mm以下であることを特徴とする。このような構造にすることで、該半導体装置（フラッシュメモリー内蔵マイコンやDSP, CPU, プログラマブルロジックLSIなど）上にフラッシュメモリーやDRAM、SRAMを内蔵したメモリー用の半導体装置を積層搭載することができ、該半導体装置を標準品として作ることが可能となり、多様なメモリー容量の半導体装置を製造する必要がなくなる。すなわち標準品をいくつか作り、それを組み合わせて用いることで、多様なメモリー容量の半導体装置を実現できる。このことにより安価で汎用的な半導体装置の開発を容易に行うことができ、かつ安価にマルチチップ構成の半導体装置を実現することができる。
【００１７】
請求項３に記載の半導体装置は、請求項２に記載の半導体装置において、前記の第１および第２の外部接続端子は、同じピッチ配列（ｎ×ｍの配列、ｎ：２以上の自然数、ｍ：２以上の自然数）および同じピッチ幅で形成された構造を有することを特徴とする。第２の半導体装置であるメモリー用半導体装置を該半導体装置の構造と同じにすることにより、複数のメモリー用半導体装置を積層搭載することが可能となり、バスラインを積層構造で実現することができるようになる。また、半導体装置の回路規模の増大と開発競争の激化、開発期間の短縮化のために、民生機器や携帯電話などでもプログラマブルロジックLSI（FPGAやPLDなど）が使用されるようになってきており、プログラマブルロジックLSIを該半導体装置の構造にすることにより、第２の半導体装置として各種IPやメモリーを用いることによりマルチチップ構成を容易に作ることができるため、大幅な開発期間の短縮とコストダウンが可能となる。
【発明の効果】
【００２５】
本発明に係る半導体装置によれば、該半導体装置のパッケージ封止後あるいはマザー基板などのプリント基板に実装後であっても、汎用の半導体装置を用いてマルチチップ構成を容易に実現することが可能になる。さらに第２の半導体装置の交換を容易に行うことが可能になる。
【００２６】
例えば、母体となる半導体チップと、該半導体チップから周辺に取り出された複数の外部接続端子とが、パッケージング部材により封止された半導体装置を構成した後に、前記半導体パッケージ上に汎用部品（CPU、DSP、DRAM、Flashメモリー、電源、ドライバー、カスタムLSI、アナログIC、電子部品など）をニーズに応じて実装することが可能となり、高速CPUや低消費電力CPUや大容量/中容量/小容量メモリーなど用途に合わせたマルチチップパッケージを実現できる。すなわち、高級機種、中級機種、低価格機種などのバリエーションに対応したプリント基板組み立て工程での実装を可能とし、商品開発の効率や製造工程のコスト削減を期待できる。
【００２７】
またMCP構造の半導体装置において、MCPを構成する半導体チップをそれぞれ検査する必要がある。しかし一般的に全ての機能を検査することは困難であるため、MCP構造の半導体装置は、単一チップの半導体装置に比べて歩留まりが悪化する可能性が高い。第２の半導体装置に、品質検査済みの汎用半導体装置を用いることにより、歩留まりが向上し、効率的な生産が可能となる。
【００２８】
また汎用部品を前記半導体装置と最短距離で実装することが可能となるため、信号処理の高速化、高密度実装化を実現することが可能となり、さらに半導体チップ間の配線距離が短くなることで、ノイズの混入や信号の遅延による誤動作が少なくなり、信頼性の向上も期待できる。さらに半導体チップ間の配線距離が短くなることにより、ドライブ電流を減らすことができるため、消費電力の低下も期待できる。
【発明を実施するための最良の形態】
【００２９】
次に、本発明の実施の形態に係る半導体装置について図面に基づいて説明する。なお、この実施の形態により本発明が限定されるものではない。
【００３０】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の上面図および断面図である。図１に示す半導体装置は、半導体チップ101と、半導体チップ101から周辺に取り出された複数の外部接続端子とが、パッケージング部材102により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板105などと電気的に接続するための第１の外部接続端子108と、該半導体装置と第２の半導体装置104とを電気的に接続するための第２の外部接続端子111とを備え、第１の外部接続端子108がリードフレームで構成され、第２の外部接続端子111が配線基板に形成され、第２の半導体装置104を該半導体装置の上面に積層構造で接続するように第２の外部接続端子111を形成した構造を有している。
【００３１】
また配線基板103がパッケージング部材102で封止されており、配線基板103の上面側には第２の半導体装置104と電気的に接続するための第２の外部接続端子111として外部接続端子用パッドが形成されている。さらに配線基板103の下面側には搭載される半導体チップ101の電極素子と接続するための半導体素子用パッド110が形成されている。半導体素子用パッド110には半導体チップ101がバンプ106を介して電気的に接続された構造を有している。さらに半導体装置とプリント基板105とを電気的に接続するための第１の外部接続端子108はリードフレーム により構成され、リードフレームは半導体チップ101または配線基盤103とボンディングワイヤ107で電気的に接続された構造を有している。
【００３２】
また第２の半導体装置104と半導体チップ101とが配線基板103の表裏に実装することができるため、最短距離で接続することが可能となり、信号の通信速度の高速化、高密度実装化が可能となる。
【００３３】
また第２の半導体チップ104は、リードフレーム109により、第２の外部接続端子111である外部接続端子用パッドに電気的に接続されている。このためプリント基板組み立て工程で当該半導体装置上に第２の半導体チップ104を搭載することが可能となる。
【００３４】
以上から、第２の外部接続端子111を用いて第２の半導体装置と接続することにより、該半導体装置のパッケージ封止後あるいはマザー基板などのプリント基板に実装後であっても、マルチチップ構成を容易に実現することが可能になる。さらに汎用の半導体装置を用いても積層構造にすることが可能になり回路の実装面積を最小化することができ、半導体装置間の配線距離を最短にすることができるため、電気信号の品質性能確保や低消費電力を実現すること、および不要輻射の低減を実現することが可能となる。また第２の半導体装置に汎用の半導体装置を用いることができるため大幅な開発期間の短縮と開発のコストダウンを実現することが可能となる。さらに第１の外部接続端子108がリードフレームで構成できるため、材料費のコストダウンを実現することが可能となる。
【００３５】
（実施の形態２）
図２は、本発明の実施の形態２に係る半導体装置の断面図である。図２に示す半導体装置は、半導体チップ201と、半導体チップ201から周辺に取り出された複数の外部接続端子とが、パッケージング部材202により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板206などと電気的に接続するための第１の外部接続端子204が第１の配線基板203に形成され、該半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子205が第２の配線基板208に形成され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子205を形成した構造を有している。
【００３６】
すなわち該半導体装置とプリント基板206とを電気的に接続するための第１の外部接続端子204として外部接続端子用パッドが形成され、外部接続端子用パッドとプリント基板206とがバンプ207を介して接続された構造を有している。さらに第２の半導体装置と電気的に接続するための第２の外部接続端子205として外部接続端子用パッドが形成された構造を有している。
【００３７】
ここで半導体チップ201は、配線基板203または配線基板208に、バンプ207またはワイヤーボンディングを用いて実装することが可能である。また配線基板203と配線基板208とは電気的に接続されている。半導体チップ201は、第２の半導体装置またはプリント基板206との接続性において品質的に安定した条件を有する配線基板203または配線基板208に、バンプ207またはワイヤーボンディングを用いて接続できるため、品質的に安定したマルチチップ構成を実現することが可能となる。
【００３８】
以上から、第２の外部接続端子205を用いて第２の半導体装置と接続することにより、該半導体装置のパッケージ封止後あるいはマザー基板などのプリント基板に実装後であっても、マルチチップ構成を容易に実現することが可能になる。さらに汎用の半導体装置を用いても積層構造にすることが可能になり回路の実装面積を最小化することができ、半導体装置間の配線距離を最短にすることができるため、電気信号の品質性能確保や低消費電力を実現すること、および不要輻射の低減を実現することが可能となる。また第２の半導体装置に汎用の半導体装置を用いることができるため、大幅な開発期間の短縮、開発投資のコストダウンを実現させることが可能となる。
【００３９】
（実施の形態３）
図３は、本発明の実施の形態３に係る半導体装置の断面図である。図３に示す半導体装置は、半導体チップ301と、半導体チップ301から周辺に取り出された複数の外部接続端子とが、パッケージング部材302により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板303などと電気的に接続するための第１の外部接続端子304と、該半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子305とを備え、前記第１および第２の外部接続端子がお互いに独立したリードフレームで構成され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子305を形成した構造を有している。
【００４０】
すなわち該半導体装置とプリント基板303とを電気的に接続するための第１の外部接続端子304はリードフレームにより構成され、該リードフレームは半導体チップ301とボンディングワイヤ306で電気的に接続された構造を有している。さらに第２の半導体装置と電気的に接続するための第２の外部接続端子305はリードフレームにより構成され、該リードフレームは半導体チップ301とボンディングワイヤ307で電気的に接続された構造を有している。
【００４１】
以上から、第２の外部接続端子305を用いて第２の半導体装置と接続することにより、該半導体装置のパッケージ封止後あるいはマザー基板などのプリント基板に実装後であっても、マルチチップ構成を容易に実現することが可能になる。さらに汎用の半導体装置を用いても積層構造にすることが可能になり回路の実装面積を最小化することができ、半導体装置間の配線距離を最短にすることができるため、電気信号の品質性能確保や低消費電力を実現すること、および不要輻射の低減を実現することが可能となる。また第２の半導体装置に汎用の半導体装置を用いることができると共に、第１および第２の外部接続端子がリードフレームで構成できるため、材料費のコストダウンを実現することが可能となる。以上の構成から、大幅な開発期間の短縮、開発投資のコストダウンを実現させることが可能となる。
【００４２】
（実施の形態４）
図４は、本発明の実施の形態４に係る半導体装置の断面図である。図４に示す半導体装置は、半導体チップ401と、半導体チップ401から周辺に取り出された複数の外部接続端子とが、パッケージング部材402により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板406などと電気的に接続するための第１の外部接続端子404と、該半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子405とを備え、第１の外部接続端子404が配線基板403に形成され、第２の外部接続端子405がリードフレームで構成され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子405を形成した構造を有している。
【００４３】
すなわち図４(a)において該半導体装置とプリント基板406とを電気的に接続するための第１の外部接続端子404として外部接続端子用パッドが形成され、外部接続端子用パッドとプリント基板406とがバンプ407を介して接続された構造を有している。半導体チップ401はバンプを介して配線基板403と接続されている。さらに第２の半導体装置と電気的に接続するための第２の外部接続端子405はリードフレームにより構成され、該リードフレームは配線基板403とボンディングワイヤ408で電気的に接続された構造を有している。
【００４４】
また図４(ｂ)においては、半導体チップ401はボンディングワイヤを介して配線基板403と接続されている。さらに第２の半導体装置と電気的に接続するための第２の外部接続端子405はリードフレームにより構成され、該リードフレームは半導体チップ401とボンディングワイヤ408で電気的に接続された構造を有している。
【００４５】
以上から、第２の外部接続端子405を用いて第２の半導体装置と接続することにより、該半導体装置のパッケージ封止後あるいはマザー基板などのプリント基板に実装後であっても、マルチチップ構成を容易に実現することが可能になる。さらに汎用の半導体装置を用いても積層構造にすることが可能になり回路の実装面積を最小化することができ、半導体装置間の配線距離を最短にすることができるため、電気信号の品質性能確保や低消費電力を実現すること、および不要輻射の低減を実現することが可能となる。また第２の半導体装置に汎用の半導体装置を用いることができると共に、第２の外部接続端子405がリードフレームで構成できるため、材料費のコストダウンを実現することが可能となる。以上の構成から、大幅な開発期間の短縮、開発投資のコストダウンを実現させることが可能となる。
【００４６】
（実施の形態５）
図５は、本発明の実施の形態５に係る半導体装置の断面図である。図５に示す半導体装置は、半導体チップ501と、半導体チップ501から周辺に取り出された複数の外部接続端子とが、パッケージング部材502により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板506などと電気的に接続するための第１の外部接続端子504と、該半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子505とを備え、前記第１および第２の外部接続端子が同一のフレキシブル配線基板503に形成されること、および該フレキシブル配線基板503を折り曲げて、該半導体装置の下面に第１の外部接続端子504を配置し、該半導体装置の上面に第２の外部接続端子505を配置し、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子505を形成した構造を有している。
【００４７】
すなわち図５(a)において該半導体装置とプリント基板506とを電気的に接続するための第１の外部接続端子504として外部接続端子用パッドが形成され、外部接続端子用パッドとプリント基板506とがバンプ507を介して接続された構造を有している。さらに第２の半導体装置と電気的に接続するための第２の外部接続端子505として外部接続端子用パッドが形成され、第１の外部接続端子504および第２の外部接続端子505が同一のフレキシブル配線基板503の同一面上に形成された構造を有している。
【００４８】
また図５(ｂ)においては、第１の外部接続端子504および第２の外部接続端子505が同一のフレキシブル配線基板503の異なる面上に形成された構造を有している場合もある。
【００４９】
以上から、第２の外部接続端子505を用いて第２の半導体装置と接続することにより、該半導体装置のパッケージ封止後あるいはマザー基板などのプリント基板に実装後であっても、マルチチップ構成を容易に実現することが可能になる。さらに汎用の半導体装置を用いても積層構造にすることが可能になり回路の実装面積を最小化することができ、半導体装置間の配線距離を最短にすることができるため、電気信号の品質性能確保や低消費電力を実現すること、および不要輻射の低減を実現することが可能となる。また第２の半導体装置に汎用の半導体装置を用いることができると共に、第１および第２の外部接続端子が同一のフレキシブル配線基板503に形成されるため、大幅な開発期間の短縮、開発投資のコストダウンを実現させることが可能となる。
【００５０】
（実施の形態６）
図６は、本発明の実施の形態６に係る半導体装置の断面図である。図６に示す半導体装置は、図１の半導体装置において、該半導体装置を構成する配線基板603上に、１個または複数の半導体チップが装着され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように外部接続端子用パッド605を形成した構造を有している。
【００５１】
すなわち該半導体装置を構成する配線基板603の第１の面（上面）に、第２の半導体装置を接続するための外部接続端子用パッド605が形成された構造を有している。さらに配線基板603の第２の面（下面）に、１個または複数の半導体チップ601を接続するための半導体素子用パッド608が形成された構造を有している。また半導体装置とプリント基板606とを電気的に接続するための第１の外部接続端子604はリードフレームにより構成され、該リードフレームは配線基板603とボンディングワイヤ607で電気的に接続され、半導体チップ601は、バンプまたはボンディングワイヤで配線基板603に接続された構造を有している。
【００５２】
以上から、該半導体装置を構成する配線基板に複数の半導体チップを装着することができるため、パッケージ面積が小さくなりパッケージのコストダウンを実現すると共に、該半導体装置を実装する回路基板面積を小さくすることが可能となり、回路基板のコストダウンを実現することが可能となる。
【００５３】
（実施の形態７）
図７は、本発明の実施の形態７に係る半導体装置の断面図である。図７に示す半導体装置は、図２の半導体装置において、該半導体装置を構成する第１の配線基板702または第２の配線基板709のいずれか一方または両方に凹部を設け、その凹部内に半導体チップ701が収まる構造を有し、第１または第２の配線基板の凹部内には１個または複数の半導体チップが装着され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子705を形成した構造を有している。
【００５４】
すなわち図７(a)において第１の配線基板702に凹部を設け、その凹部内に半導体チップ701が収まる構造を有し、第１の配線基板702の凹部内には半導体チップの電極素子と接続するための半導体素子用パッド703が形成され、かつ半導体素子用パッド703に半導体チップ701が電気的に接続された構造を有する。さらに凹部を有する第１の配線基板702の上部に、第２の外部接続端子705を有する第２の配線基板709を積層した構造を有し、第１の配線基板702と第２の配線基板709とが電気的に接続された構造を有する。
【００５５】
また該半導体装置とプリント基板706とを電気的に接続するための第１の外部接続端子として外部接続端子用パッド704が第１の配線基板702の凹部下面に形成され、外部接続端子用パッド704とプリント基板706とがバンプ707を介して接続された構造を有している。さらに第２の半導体装置と電気的に接続するための第２の外部接続端子として外部接続端子用パッド705が第２の配線基板709の上面に形成された構造を有している。
【００５６】
また図７(b)においては、第１の配線基板702と第２の配線基板709とに凹部を設け、その凹部内に半導体チップ701と半導体チップ710が収まる構造を有し、半導体チップ701と半導体チップ709とは、バンプまたはボンディングワイヤで第１またはと第２の配線基板と接続された構造を有している。
【００５７】
以上のような構造にすることで、第１の配線基板701と第２の配線基板709とを直に接続することが可能となり、接続部材が不要となるため、半導体製造工程を短縮し効率的な生産が可能となる。さらにパッケージ面積が小さくなり、従来のパッケージよりも小型薄型化を実現することが可能となると共に、パッケージのコストダウンを実現することが可能となる。
【００５８】
（実施の形態８）
図８は、本発明の実施の形態８に係る半導体装置の断面図である。図８に示す半導体装置は、図２または図７の半導体装置において、第１の外部接続端子804を有する第１の配線基板803と第２の外部接続端子805を有する第２の配線基板808とが、フレキシブル配線基板809で接続され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子805を形成した構造を有している。
【００５９】
このような構造にすることで、第１および第２の配線基板とフレキシブル配線基板809とを予め装着しておくことにより、半導体パッケージ組立て工程における作業工数を削減することができると共に、第１および第２の配線基板を任意の形状にすることができ、さらに第１および第２の配線基板上に半導体チップ801を自由に配置することが可能となる。
【００６０】
（実施の形態９）
図９は、本発明の実施の形態９に係る半導体装置の断面図である。図９に示す半導体装置は、図５の半導体装置において、該半導体装置を構成するフレキシブル配線基板903にエンボス状に凹部を設け、その凹部内に半導体チップ901が収まる構造を有し、フレキシブル配線基板903の凹部内には１個または複数の半導体チップが装着され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子905を形成した構造を有している。
【００６１】
このような構造にすることで、半導体チップ901をフレキシブル配線基板903に予め装着（例えば、エンボステーピング）しておくことができるので、半導体パッケージ組立て工程における作業工数を削減することが可能となる。さらにフレキシブル配線基板903の凹部内に半導体チップ901が装着されているので、半導体パッケージ組立て工程における半導体チップ901の損傷を防ぐことが可能となる。
【００６２】
（実施の形態１０）
図１０は、本発明の実施の形態１０に係る半導体装置の断面図である。図１０に示す半導体装置1001の第２の外部接続端子は、第２の半導体装置としてフラッシュメモリーやDRAM、SRAMを内蔵したメモリー用の半導体装置と接続するためのピッチ配列（ｎ×ｍの配列、ｎ：２以上の自然数、ｍ：２以上の自然数）およびピッチ幅が形成された構造を有し、前記ピッチ幅が1mm以下である構造を有している。このような構造にすることで、該半導体装置（フラッシュメモリー内蔵マイコンやDSP, CPU, プログラマブルロジックLSIなど）上にフラッシュメモリーやDRAM、SRAMを内蔵したメモリー用の半導体装置を積層搭載することができ、該半導体装置を標準品として作ることが可能となり、多様なメモリー容量の半導体装置を製造する必要がなくなる。すなわち標準品をいくつか作り、それを組み合わせて用いることで、多様なメモリー容量の半導体装置を実現できる。ここで、汎用の半導体装置と接続するためのピッチ配列およびピッチ幅については、例えばJEITA (Japan Electronics and Information Technology Industries Association)やEIA(Electronic Industries Alliance)やISO(International Organization for Standardization)などの規格に定められたものを用いることとする。
【００６３】
また近年フラッシュメモリーやDRAM、SRAMの内蔵したSOCやMCP 構成の半導体装置が普及してきているが、本発明の半導体装置と比較するとコスト高であることがわかる。すなわちSOC構成の場合は、そのチップ面積の５０％〜８０％がメモリーで占められることも多く、汎用の半導体装置に比べて、チップ単価の高いSOCでチップ面積の増大は、大幅なコスト高となり競争力を著しく弱めることになる。またMCP構成の場合は、ベアチップのメモリーチップを入手する必要があり、それらを入手することは一般的に困難でありかつ各メーカ間のチップサイズや接続端子の互換性はないため各メーカに合わせた専用のMCPが必要となるうえにメモリーチップ納入メーカ間競争がないためにコスト高を招く大きな要因となっている。
以上から、本発明の構造の半導体装置とすることにより、安価で汎用的な半導体装置の開発を容易にすることができ、かつ安価にマルチチップ構成の半導体装置を実現することができる。
【００６４】
さらに、第２の半導体装置1002は、フラッシュメモリーやDRAM、SRAMを内蔵した構成を有すると共に、第１および第２の外部接続端子が同じピッチ配列およびピッチ幅で形成された構造を有している。第２の半導体装置1002であるメモリー用半導体装置を該半導体装置の構造と同じにすることにより、複数のメモリー用半導体装置を積層搭載することが可能となり、バスラインを積層構造で実現することができるようになる。図１０の実施例では、第２の半導体装置1002上に第３の半導体装置1003が積層搭載され、さらに第３の半導体装置1003上に第４の半導体装置1004が積層搭載されたマルチチップ構成の半導体装置を示している。
【００６５】
また、半導体装置の回路規模の増大と開発競争の激化、開発期間の短縮化のために、民生機器や携帯電話などでもプログラマブルロジックLSI（FPGAやPLDなど）が使用されるようになってきているが、これらのプログラマブルロジックLSIは、SOCやMCPで用いる半導体チップに比べてチップ面積が十倍〜数十倍であり高価格である上、高機能化に伴い各種IPやメモリーなどをプログラマブルロジックLSIに内蔵することが進められているがその結果さらなるチップ面積の増大により高価格化が避けられない状況である。そこで、プログラマブルロジックLSIを該半導体装置の構造にすることにより、第２の半導体装置として各種IPやメモリーを用いることによりマルチチップ構成を容易に作ることができるため、大幅な開発期間の短縮とコストダウンが可能となる。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１に係る半導体装置の平面図及び断面図である。          （１）上面図          （２）A-A' 断面図
【図２】本発明の実施の形態２に係る半導体装置の断面図である。
【図３】本発明の実施の形態３に係る半導体装置の断面図である。
【図４】本発明の実施の形態４に係る半導体装置の断面図である。
【図５】本発明の実施の形態５に係る半導体装置の断面図である。
【図６】本発明の実施の形態６に係る半導体装置の断面図である。
【図７】本発明の実施の形態７に係る半導体装置の断面図である。
【図８】本発明の実施の形態８に係る半導体装置の断面図である。
【図９】本発明の実施の形態９に係る半導体装置の断面図である。
【図１０】本発明の実施の形態１０に係る半導体装置の断面図である。
【符号の説明】
【００６７】
１０１  半導体チップ
１０２  枠体（パッケージング部材）
１０３  配線基板
１０４  第２の半導体装置
１０５  プリント基板
１０６  半導体チップと配線基板とを接続するバンプ
１０７  ボンディングワイヤ
１０８  リードフレーム（第１の外部接続端子）
１０９  リードフレーム
１１０  半導体素子用パッド
１１１  外部接続端子用パッド（第２の外部接続端子）
２０１  半導体チップ
２０２  枠体（パッケージング部材）
２０３  第1の配線基板
２０４  外部接続端子用パッド（第１の外部接続端子）
２０５  外部接続端子用パッド（第２の外部接続端子）
２０６  プリント基板
２０７  半導体装置と配線基板とを接続するバンプ
２０８  第２の配線基板
３０１  半導体チップ
３０２  枠体（パッケージング部材）
３０３  プリント基板
３０４  リードフレーム（第１の外部接続端子）
３０５  リードフレーム（第２の外部接続端子）
３０６  ボンディングワイヤ
３０７  ボンディングワイヤ
４０１  半導体チップ
４０２  枠体（パッケージング部材）
４０３  配線基板
４０４  外部接続端子用パッド（第１の外部接続端子）
４０５  リードフレーム（第２の外部接続端子）
４０６  プリント基板
４０７  半導体装置と配線基板とを接続するバンプ
４０８  ボンディングワイヤ
５０１  半導体チップ
５０２  枠体（パッケージング部材）
５０３  フレキシブル配線基板
５０４  外部接続端子用パッド（第１の外部接続端子）
５０５  外部接続端子用パッド（第２の外部接続端子）
５０６  プリント基板
５０７  半導体装置と配線基板とを接続するバンプ
６０１  半導体チップ
６０２  枠体（パッケージング部材）
６０３  配線基板
６０４  外部接続端子用パッド（第１の外部接続端子）
６０５  外部接続端子用パッド（第２の外部接続端子）
６０６  プリント基板
６０７  半導体装置と配線基板とを接続するバンプ
７０１  半導体チップ
７０２  第1の配線基板
７０３  半導体素子用パッド
７０４  外部接続端子用パッド（第１の外部接続端子）
７０５  外部接続端子用パッド（第２の外部接続端子）
７０６  プリント基板
７０７  半導体装置と配線基板とを接続するバンプ
７０８  半導体チップと第1の配線基板とを接続するバンプ
７０９  第２の配線基板
７１０  半導体チップ
８０１  半導体チップ
８０２  枠体（パッケージング部材）
８０３  第1の配線基板
８０４  外部接続端子用パッド（第１の外部接続端子）
８０５  外部接続端子用パッド（第２の外部接続端子）
８０６  プリント基板
８０７  半導体装置と配線基板とを接続するバンプ
８０８  第２の配線基板
８０９  フレキシブル配線基板
９０１  半導体チップ
９０２  枠体（パッケージング部材）
９０３  フレキシブル配線基板
９０４  外部接続端子用パッド（第１の外部接続端子）
９０５  外部接続端子用パッド（第２の外部接続端子）
９０６  プリント基板
９０７  半導体装置と配線基板とを接続するバンプ
１００１  本発明の構造を有する第１の半導体装置
１００２  第１の半導体装置に積層搭載する本発明の構造を有する第２の半導体装置
１００３  第２の半導体装置に積層搭載する本発明の構造を有する第３の半導体装置
１００４  第３の半導体装置に積層搭載する本発明の構造を有する第４の半導体装置
１００５  プリント基板
【図１】
0004435756.tif 000002
【図２】
0004435756.tif 000003
【図３】
0004435756.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004435756.tif 000009
【図９】
0004435756.tif 000010
【図１０】
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