(57)【特許請求の範囲】
【請求項１】
リセット可能な高精度のアナログ積分回路であって、
上記アナログ積分回路は第１及び第２のモードで動作し、上記第１のモードにおいて、ドリフト電圧誤差を検出し、上記ドリフト電圧誤差の拡大、符号反転及び格納を行い、上記第２のモードにおいて、積分の実行中に上記ドリフト電圧誤差を補償し、上記アナログ積分回路は、上記第１及び第２のモード間で遷移するために必要なスイッチを備え、
上記アナログ積分回路は、
上記第１のモードにおいて、
積分処理の開始前に、積分器を開状態にして、上記積分器のドリフト電圧を取得して拡大し、
上記拡大されたドリフト電圧を反転回路によって反転し、
上記反転された電圧をキャパシタにロードし、
上記第２のモードにおいて、
積分処理の開始時に、上記ロードされた電圧を、縮小した後で、上記積分器の非反転入力に印加し、上記積分器の反転入力上に仮想的な接地を生成し、これにより上記ドリフト電圧誤差を補償するアナログ積分回路。
【請求項２】
上記第１のモードにおいて、
反転入力及び非反転入力を有する第１の演算増幅器（３０１）において、第１の抵抗（４０１）を介して上記反転入力にフィードバックされる出力電圧を発生する一方、上記非反転入力を接地し、
誤差電圧としての上記第１の演算増幅器（３０１）の出力電圧を、上記第１の抵抗（４０１）及び第２の抵抗（４０２）により拡大し、第３の抵抗（４０３）を介して第２の演算増幅器（３０２）の反転入力に印加し、
上記第３の抵抗（４０３）と同じ抵抗値を有する第４の抵抗（４０３）を介して、上記第２の演算増幅器（３０２）の出力電圧をその反転入力にフィードバックし、
上記第２の演算増幅器（３０２）の出力電圧を第１のキャパシタ（５０１）にロードする請求項１記載のアナログ積分回路。
【請求項３】
上記第２のモードにおいて、
時間の関数である入力電圧を、少なくとも１つの入力抵抗Ｒ（τ）（４０４）及び第１の接続点（２０８）を介して第１の演算増幅器（３０１）の反転入力に印加する一方、上記第１の演算増幅器（３０１）の非反転入力を、第２の接続点（２０７）及び第２の抵抗（４０２）を介して接地し、
上記第１の演算増幅器（３０１）の出力を、第２のキャパシタ（５０２）の一方の電極に接続し、上記第２のキャパシタ（５０２）の他方の電極を、上記第１の接続点（２０８）を介して上記入力抵抗Ｒ（τ）（４０４）に接続し、
第１のキャパシタ（５０１）にロードされている拡大された誤差電圧を、第１のスイッチ（１０５）、第１の抵抗（４０１）及び第２の接続点（２０７）を介して上記第１の演算増幅器（３０１）の非反転入力に接続し、上記第１の接続点（２０８）上に上記仮想的な接地を生成し、上記第１の演算増幅器（３０１）の非反転入力を、上記第２の接続点（２０７）及び上記第２の抵抗（４０２）を介して接地し、これにより誤差電圧を縮小する請求項１記載のアナログ積分回路。
【請求項４】
上記第１のモードにおいて、第２のスイッチ（１１２）を介して入力接続点（２０３）に接続された第２のキャパシタ（５０２）に初期状態をロードする請求項１記載のアナログ積分回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハイブリッドコンピュータに関する。
【背景技術】
【０００２】
マイクロエレクトロニクスの最近の発達と進歩のおかげで、とても強力なデジタルコンピュータを作ることができるようになった。しかしながら、デジタルコンピュータは、いくつかの問題を正確に解くことができないだけでなく、いくつかの他の欠点も有する。
【０００３】
デジタル計算機の欠点の１つは、デジタル回路を用いて連続時間で積分することができないので、微分方程式を「有限差分」形式に変換する必要があることである。例えば、非定常状態圧縮流体問題を解くために使用されるナビエ−ストークス方程式を解く際に、デジタルコンピュータを使用して偏微分方程式を積分すると、不安定誤差および収束問題を容易に引き起こす。
【０００４】
更に、大規模な連立微分方程式を解くことが必要なとき、効率的に並列動作できない事実が、デジタルコンピュータのもう１つの問題である。ＮＡＳＡジェット推進研究所、高性能計算機グループのＴｈｏｍａｓ  Ｓｔｅｒｌｉｎｇによれば、「タンパク質の完全な折り畳み計算を実行するには、最大の既存システムでも１００年かかるであろう。」といわれている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
今日のコンピュータが乗り越えねばならない問題のうちでも、とりわけ、高費用および過電力消費であるということが挙げられる。これらと上記の理由とにより、積分器としてアナログ回路の使用を検討する場合がある。しかし、積分を実行するアナログ回路から得られる結果は、演算増幅器（オペアンプ）の「電圧ドリフト」のために、著しい誤差を含む。フォロワとして使用される理想的なオペアンプでは、出力が入力と正確に等しいと想定されている。しかし、実際に使用されているオペアンプが理想的ではなく、変化する気温および同様な理由により影響を受けるという事実のために、入力電圧と出力電圧との間に差があり、その差が上記の積分に反映されて上記の誤差を引き起こす。従来の技術では、このオフセットを相殺するために、いくつかの方法が試されてきたが、それらは複雑で不十分であった。最も重要な方法はチョッパー安定化である（Ｓｃｈｗａｒｚ，Ｈｅｌｍｕｔ，“Ｅｌｅｋｔｒｉｓｃｈｅ  Ａｎａｌｏｇｒｅｃｈｎｅｒ”）。しかし、この方法によっても、必要な感度に達することができない。特に小さい差を積分するときに大きな誤差が発生する場合を考えると、ドリフト電圧誤差を相殺することがより重要になってくる。
【課題を解決するための手段】
【０００６】
本発明の目的は、連続時間で高速に積分できるアナログ積分回路を備えたハイブリッドコンピュータを開発することである。
【発明を実施するための最良の形態】
【０００７】
本発明のハイブリッドコンピュータは、
少なくとも１つのポジティブ積分回路（２）を備えるポジティブ積分器セル、
少なくとも１つのネガティブ積分回路（１）を備えたネガティブ積分器セル、
これらのセルを互いに接続し、調整器回路（６）と、ネガティブ積分回路またはポジティブ積分回路（１、２）とを含む調整器セル、および
マイクロコントローラ及びアナログ積分器からのデータを格納するデータ取得システム（ＤＡＳ）（７）を備えるデジタルコンピュータを含む。
【０００８】
本発明のハイブリッドコンピュータのセルの数およびこれらのセルに使用される回路の数は、所望の数にすることができる。セルはデジタルマイクロコントローラも含む。マイクロコントローラのＡ／Ｄ変換器およびＤ／Ａ変換器は、セルのアナログ回路とマイクロコントローラとの間のデータ交換を行う。
【０００９】
本発明のハイブリッドコンピュータでは、複数の積分器セルが、複数の調整器セルにより互いに接続され、同時かつ連続的に作動する。さらに、ポジティブ積分器セルおよびネガティブ積分器セルのアナログ積分回路の数は、望めば増やすことができる。上記のハイブリッドコンピュータは２つの主なモードで動作する。
１．リセットモード
２．実行モード
【００１０】
セル内の積分回路のスイッチは、上記の２つのモード間の切り換えを行う。本発明のハイブリッドコンピュータでは、積分を開始する前に、リセットモードで、初期状態が積分回路にロードされる。初期状態は、ハイブリッドコンピュータが積分開始前のリセットモードのとき、ノード３（２０３）経由でポジティブ積分器セルおよびネガティブ積分器セルのアナログ回路のキャパシタ２（５０２）にロードされる。ノード３（２０３）とキャパシタ（５０２）との間を接続するスイッチ１２（１１２）は、本発明のハイブリッドコンピュータが実行モードのとき、開状態にある。
【００１１】
演算増幅器（オペアンプ）が積分器として使用されたときに発生し得るドリフト電圧は、リセットモード中に、ハイブリッドコンピュータのメモリ内に格納されるが、この拡大されたドリフト電圧は、実行モード中に、誤差を補償するために使用される。隣接したポジティブセルおよびネガティブセルから調整器セルに到来した時間的に変化する情報に対して、合計、減算、定数による乗算または除算、および積分などの演算が、連続時間で、あるいは連続的なデジタル更新として行われ、処理されたフィードバック情報のフローは調整器セルから隣接した積分器セルに供給される。セルの中に設けられたマイクロコントローラおよびデジタルコンピュータのデータ取得システム（ＤＡＳ）を用いて、コンピュータとアナログ回路との間の情報交換が行われ、デジタルコンピュータに送信される情報が処理され、結果が表示される。ハイブリッドコンピュータは、都合のよい時間間隔でリセットモードに移る。リセットモードでは、ハイブリッドコンピュータの全てのアナログ積分器（１、２）が、システムから隔離される。このように、温度などの物理的状態の変化に起因して時間的に変化した可能性のあるドリフト（誤差）電圧が新しい誤差値として記録され、次の実行モードでは、これらの新しく更新された値が誤差相殺に使用される。短い隔離時間の間、適切なキャパシタが使用されると、調整器（６）のフォロワ（５）回路のアナログメモリと、ポジティブ積分器セルおよびネガティブ積分器セル（１、２）のキャパシタ電圧が変化せず、システムは単にそのままの状態を維持する。所望ならば、アナログ回路がリセットモードに設定される前に、積分器の値が、マイクロコントローラのデジタルメモリに記録され、実行モードが再開されるときに転送して戻されてもよい。
【００１２】
ハイブリッドコンピュータがリセットモード中であって、セル内に含まれるアナログ回路が互いに隔離されている間、セルのマイクロコントローラ部分が、セルから到来する獲得された情報を処理および格納するデジタルコンピュータ（７）に応答し続ける。本発明のハイブリッドコンピュータが実行モードを再開すると、全ての積分器セルが調整器セル経由で相互接続され、積分処理がその停止時点から再開する。実行モードでは、全てのセルが同時にかつ時間的に連続して動作し、アナログ回路から得られたデータが、マイクロコントローラのＡ／Ｄ（アナログ／デジタル）変換器経由で、デジタル回路に送信される。同様な方法で、デジタル回路から到来するデータは、マイクロコントローラのＤ／Ａ（デジタル／アナログ）変換器経由で、アナログ回路に送信される。更に、本発明のハイブリッドコンピュータのマイクロコントローラはプログラム可能なものである。
【００１３】
以下、ハイブリッドコンピュータがリセットモードにあるときについて説明する。
【００１４】
積分器入力電圧が積分の実行中にその符号を変化させるので、ネガティブ積分回路（１）の非反転入力、つまりオペアンプ１（入力オペアンプ）（３０１）の非反転入力は、スイッチ１（１０１）経由で、ノード４（２０４）で接地される。スイッチ５（１０５）経由でオペアンプ１（３０１）の出力に接続され、またその反転入力に接続された抵抗Ｒ1（４０１）は、抵抗Ｒ2（４０２）経由でノード４（２０４）に接続される。オペアンプ１（３０１）の出力は、スイッチ２（１０２）により、抵抗Ｒ3（４０３）経由でオペアンプ２（３０２）の反転入力に接続される。さらに、オペアンプ２（３０２）の出力および反転入力に接続された抵抗があり、その抵抗値は前述の抵抗Ｒ3（４０３）の値に等しい。オペアンプ２（３０２）の出力は、スイッチ３（１０３）が閉状態にあるとき、キャパシタ１（５０１）に接続される。キャパシタ１（５０１）のこの端子は、オペアンプ３（３０３）の非反転入力にも接続される。しかし、ネガティブ積分回路（１）がリセットモードのとき、オペアンプ３（３０３）は、リセットモードのときは開いているスイッチ５（１０５）を用いて非動作状態にされる。
【００１５】
アナログメモリを備えたネガティブ積分回路がリセットモードのとき（図１ａ）、入力電圧の値は、オペアンプ１（３０１）の非反転（＋）入力が接地されているので、０である。しかし、出力で発生する誤差電圧が、抵抗Ｒ2（４０２）の抵抗値に対する抵抗Ｒ1（４０１）の抵抗値の比によって、使用されるオペアンプのタイプに従って可能な限り拡大されてオペアンプ２（３０２）の反転（−）入力に到来し、オペアンプ２（３０２）の出力において、（−１）が乗算された状態で得られる。この値は、キャパシタ１（５０１）にロードされる。したがって、キャパシタ１（５０１）は、ネガティブ積分回路（１）の「拡大された誤差」のアナログメモリユニットを構成する。しかし、アナログメモリの代わりにデジタルメモリを使用することもできる。ネガティブ積分回路でデジタルメモリを使用する場合、本発明のハイブリッドコンピュータがリセットモードのとき、オペアンプ１（３０１）の出力で発生するドリフト電圧値は、スイッチ２（１０２）経由でノード１５（２１５）においてＡ／Ｄ変換器を用いてデジタルメモリにロードされる。ネガティブ積分回路のデジタルメモリを使用した場合、キャパシタ１（５０１）、オペアンプ２（３０２）およびオペアンプ３（３０３）は、回路内で使用されない。
【００１６】
ポジティブ積分器セル（２）のアナログ積分回路は、小さな差は存在するものの、ネガティブ積分回路（１）と構造が似ている。ハイブリッドコンピュータが実行モードのとき、この差が現れる。アナログメモリを備えるポジティブ積分回路（２）がリセットモードのとき（図２ａ）、回路の入力のスイッチ６（１０６）は、開いていて、これにより、ポジティブ積分回路（２）が他の回路から隔離される。ネガティブ積分回路（１）に関して上述したように、誤差電圧が、アナログメモリユニットを構成するキャパシタ１（５０１）にロードされる。このロード処理のために、アナログメモリの代わりにデジタルメモリを使用してもよい。デジタルメモリがポジティブ積分回路（４）で使用されると、キャパシタ１（５０１）、オペアンプ３（３０３）、およびスイッチ（１０６）が回路の構造から取り除かれ、オペアンプ１（３０１）の出力が、スイッチ２（１０２）経由でノード１５（２１５）においてデジタルメモリに接続される。本発明のハイブリッドコンピュータがリセットモードのとき、オペアンプ１の出力で発生する誤差電圧値はこのデジタルメモリにロードされる（図５ａ）。ロードのためにＡ／Ｄ変換器が使用される。
【００１７】
本発明のハイブリッドコンピュータでは、ポジティブ積分セルとネガティブ積分セルとの間を接続する調整器セルは、互いに対称な２つの回路と、調整器回路（６）とを備え、調整器回路（６）は、フォロワ回路（５）と、フォロワ回路（５）に接続されたポジティブ積分回路（１）またはネガティブ積分回路（１）とから成る。隣接したポジティブ積分器セルおよびネガティブ積分器セルの出力に接続された調整器入力抵抗Ｒ5およびＲ6（４０５、４０６）は、オペアンプ５（３０５）の反転入力に接続され、入力抵抗Ｒ7およびＲ8(４０７、４０８）は、オペアンプ５（３０５）の非反転入力に接続される。入力抵抗Ｒ5（４０５）はノード１０（２１０）で抵抗Ｒ9（４０９）の一端に接続され、抵抗Ｒ9（４０９）の他端はノード１１（２１１）でオペアンプ５（３０５）の出力に接続される。オペアンプ５（３０５）の出力電圧は、抵抗Ｒ9（４０９）経由でこのオペアンプ（３０５）の反転入力にフィードバックされる。入力抵抗Ｒ8（４０８）はノード９（２０９）で抵抗Ｒ10（４１０）に接続され、抵抗Ｒ10の他端は接地されている。オペアンプ５（３０５）の出力はノード１１（２１１）でフォロワ回路（５）に接続されている。フォロワ回路（５）の出力はＲ（τ）（４０４）に接続されている。調整器回路（６）の他の対称部分内に、隣接したポジティブ積分器セルおよびネガティブ積分器セルの出力に接続された入力抵抗が存在する。これらの抵抗のうちで、抵抗Ｒ11およびＲ12（４１１、４１２）はオペアンプ６（３０６）の反転入力に接続され、抵抗Ｒ13およびR14（４１３、４１４）はオペアンプ６（３０６）の非反転入力（＋）に接続されている。上記のように、調整器のこの部分において、入力抵抗に接続されたオペアンプの出力は、フォロワ回路（５）に接続されている。調整器回路（６）を構成する対称構造の２つの回路は、ノード１４（２１４）において接続され、このノード１４（２１４）から、調整器セルのポジティブ積分回路またはネガティブ積分回路（１、２）の入力（２０１）へ接続される。
【００１８】
ハイブリッドコンピュータがリセットモードのとき、ポジティブ積分回路およびネガティブ積分回路（１、２）が調整器回路（６）から隔離され、それ故、調整器のフォロワ回路（５）が調整器（６）から隔離されるとともに、それらの積分回路が互いに隔離される。
【００１９】
ハイブリッドコンピュータがリセットモードのとき、調整器回路（６）に含まれる高い正確性を提供するフォロワ回路（５）は、スイッチ７（１０７）経由でノード１２（２１２）に接続されたオペアンプ７（３０７）の非反転入力経由で接地される。これにより、フォロワ回路（５）は、リセットモード中に、調整器から隔離される。抵抗Ｒ17（４１７）はオペアンプ７（３０７）の出力及び反転入力に接続される。Ｒ17（４１７）はさらに、ノード１３（２１３）で抵抗Ｒ18（４１８）に接続される。抵抗Ｒ18（４１８）はスイッチ９（１０９）を用いてノード１２（２１２）に接続される。抵抗Ｒ18（４１８）の抵抗値に対する抵抗Ｒ17（４１７）の抵抗値の比（Ｒ17／Ｒ18）により拡大されている、オペアンプ７（３０７）の出力で発生する誤差電圧は、閉じられたスイッチ１０（１１０）および抵抗Ｒ19（４１９）経由で通過することにより、オペアンプ８（３０８）の非反転入力に接続されたキャパシタ３（５０３）にロードされる。一端がオペアンプ７（３０７）の非反転入力に接続されたキャパシタ３（５０３）は、誤差電圧が格納されたアナログメモリを構成する。フォロワ回路（５）がリセットモードで動作するとき（図４ａ）、オペアンプ３（３０８）の出力に接続されたスイッチ１１（１１１）が開いているので、オペアンプ８（３０８）が回路を構成しない。
【００２０】
以下、ハイブリッドコンピュータが実行モードにあるときについて説明する。
【００２１】
アナログメモリを備えたネガティブ積分回路（１）では（図１ｂ）、時間の関数である入力電圧が、ノード１（２０１）経由で入力抵抗Ｒ（τ）（４０４）（積分器時定数［τ］＝Ｃ（τ）Ｒ（τ））に印加され、さらに、オペアンプ１（３０１）の反転入力に印加される。積分回路が使用されている場所に依存して、入力抵抗の数は増加してもよい。入力電圧を印加している間、回路がリセットモードのとき、キャパシタ１（５０１）にロードされた誤差電圧は、オペアンプ３（３０３）経由で抵抗（４０１、４０２）の出力に印加され、およびノード７（２０７）経由でオペアンプ１（３０１）の非反転入力に印加される。この結果として、誤差電圧は、リセットモードで印加された拡大量により縮小されてオペアンプ１（３０１）に到来する。このように、オペアンプ１（３０１）の非反転入力には、入力電圧が０に設定される際にロードされた誤差電圧に等しいが、ただし逆の符号を有する電圧が印加され、仮想的な接地がオペアンプ１（３０１）の反転入力およびキャパシタ２（５０２）の基準地点で得られる。誤差補正とともに実行された積分結果は、オペアンプ４（３０４）（フォロワオペアンプ）およびノード２（２０２）経由で時間的に連続して他の回路に送信される。ノード２（２０２）から得られる出力値は、逆の符号を有する入力値の積分結果である。ネガティブ積分回路（１）が実行モードのとき、オペアンプ１（３０１）の出力は、スイッチ２（１０２）の接続状態により、ノード９（２０９）経由でキャパシタ２（５０２）およびオペアンプ４（３０４）の両方に接続される。
【００２２】
ハイブリッドコンピュータが実行モードのときに、ネガティブ積分回路（３）のデジタルメモリを使用する場合（図４ｂ）、デジタルメモリの誤差電圧は、デジタルにマイナス１（−１）で乗算された後、Ｄ／Ａ変換器を用いてノード１６（２１６）からネガティブ積分回路（１）に印加され、このとき、ノード１６（２１６）は、スイッチ５（１０５）経由で抵抗Ｒ1（４０１）の出力に接続される。誤差を最小にするために使用される方法は、アナログメモリを備えたネガティブ積分回路（１）に関して説明した方法と同様である。
【００２３】
キャパシタ２（５０２）内では、ネガティブ積分回路（１）における正の入力電圧は電圧の降下をもたらし、負の入力電圧は電圧の上昇をもたらす。
【００２４】
ネガティブ積分回路（１）が調整器セルの調整器回路（６）に接続されたとき、抵抗Ｒ（τ）（４０４）が調整器回路（６）の構造内に既に存在するので、ネガティブ積分回路の抵抗Ｒ（τ）（４０４）は取り除かれる。
【００２５】
ポジティブ積分回路（２）が実行モードのとき（図２ｂ）、スイッチ６（１０６）は閉じられる。時間の関数である入力電圧は、ノード１（２０１）から積分回路に印加され、最初に、オペアンプ２（３０２）の反転入力に到来し、オペアンプ２（３０２）の出力では逆の符号を有して現れる。オペアンプ２（３０２）から出力されてスイッチ３（１０３）経由で入力抵抗Ｒ4（τ）に到来する入力電圧が、オペアンプ１（３０１）で積分されている間、リセットモード中にキャパシタ１（５０１）にロードされた、拡大された誤差電圧は、最初に拡大抵抗（４０１、４０２）の出力に到来し、そこから、ノード７（２０７）経由でオペアンプ１（３０１）の非反転入力に到来する。このように、誤差電圧に等しいが逆の符号を有する電圧がオペアンプ１（３０１）の非反転入力に印加され、この結果として、キャパシタ２（５０２）の基準端子において、仮想的な接地がノード８（２０８）経由で得られる。
【００２６】
ポジティブ積分回路（２）が実行モードのとき（図２ｂ）、時間の関数であり、ノード１（２０１）に印加される入力電圧は、最初、オペアンプ２（３０２）においてその符号を変化させ、次に、Ｒ4（τ）（４０４）およびオペアンプ１（３０１）で積分される。したがって、正の入力値に関して、正の出力値がオペアンプ４（３０４）の出力、すなわちノード２（２０２）で得られる。入力抵抗の数は、積分回路が使用される場所に依存して、増加してもよい。
【００２７】
ポジティブ回路およびネガティブ回路（１、２）のキャパシタ１（５０１）の１つの端子、およびオペアンプ２（３０２）の非反転入力は、ノード６（２０６）で永久的に接地される。キャパシタ２（５０２）の入力端子は、リセットモード時のみ、スイッチ４（１０４）およびノード５（２０５）経由で接地される。ポジティブ積分回路のアナログメモリを使用する場合のように、誤差電圧に等しいが逆の符号を有する電圧がオペアンプ１（３０１）の非反転入力に印加され、この結果として、キャパシタ２（５０２）の基準端子において、ノード８（２０８）経由で仮想的な接地が得られる。キャパシタ２（５０２）内では、ポジティブ積分回路（２）における正の入力電圧が、電圧の上昇をもたらし、負の入力電圧が電圧の降下をもたらす。
【００２８】
ポジティブ積分回路（４）のデジタルメモリを実行モードで使用する場合（図５ｂ）、メモリの誤差電圧が、Ｄ／Ａ変換器経由でノード１６（２１６）から抵抗Ｒ1（４０１）の出力に到来する。一方では、スイッチ６（１０６）が閉じられているので、ノード１（２０１）から印加される入力電圧が、オペアンプ（３０２）の反転入力に到来し、次にその符号が変化して、Ｒ（τ）（４０４）に印加される。
【００２９】
ポジティブ積分回路（２）を、調整器セルの調整器回路（６）に接続する場合、調整器回路（６）が抵抗Ｒ（τ）（４０４）を備えるので、ポジティブ積分器の抵抗Ｒ（τ）（４０４）が取り除かれる。
【００３０】
本発明のハイブリッドコンピュータが実行モードのとき、隣接したポジティブセルおよびネガティブセルの出力からの情報が、入力抵抗Ｒ5、Ｒ6、Ｒ7およびＲ8（４０５、４０６、４０７および４０８）経由で調整器回路（６）内のオペアンプ５（３０５）に到来し、合計、加算、及び定数による乗算などの演算の結果が、オペアンプ５（３０５）の出力に現れる。オペアンプ５（３０５）の出力、すなわちノード１１（２１１）に現れるこの値は、抵抗Ｒ20を越えてオペアンプ７（３０７）の非反転入力に印加される。この時点では、リセットモードの間にフォロワ回路（５）内のキャパシタ３（５０３）にロードされた誤差電圧がオペアンプ８（３０８）の出力に現れ、スイッチ８（１０８）経由で抵抗Ｒ17（４１７）の出力に到来する。誤差電圧が、抵抗Ｒ18（４１８）の抵抗値に対する抵抗Ｒ17（４１７）の抵抗値の比により縮小され、補正電圧としてオペアンプ７（３０７）の反転入力に印加される。キャパシタ３（５０３）の基準端子がオペアンプ７（３０７）の非反転入力に接続されているので、反転入力に印加される補正電圧は入力電圧の変化に影響され、入力電圧の全ての値に関して誤差のない出力電圧を得ることができる。同時に、対称構造をもつ調整器回路（６）の第２の部分の入力抵抗Ｒ11、Ｒ12、Ｒ13およびＲ14（４１１、４１２、４１３および４１４）経由で到来する隣接したポジティブ積分回路およびネガティブ積分回路からの情報がオペアンプ６（３０６）に印加され、オペアンプ６（３０６）の出力電圧が、上述したフォロワ回路（５）と同じ構造を有するもう１つのフォロワ回路（５）に印加される。フォロワ回路（５）の出力で発生する情報は、抵抗Ｒ（τ）（４０４）経由でノード１（２０１）に到来し、これにより、調整器回路（６）に接続されたネガティブ積分回路またはポジティブ積分回路に到来する。このように、隣接した積分器セルから到来する値が入力抵抗経由で調整器（６）に入力されることにより、加算、減算、定数による乗算などの何らかの演算がなされ、次に、調整器セルのポジティブ積分回路又はネガティブ積分回路（１、２）経由で、他の隣接した積分器セルに送信される。調整器セル（６）の抵抗の数は、所望される演算に従って変えることができる。
【００３１】
調整器（６）のフォロワ回路（５）は、簡便にするために、図６では詳細には示されておらず、図３ａおよび図３ｂで詳細に示されている。
【００３２】
ハイブリッドコンピュータが実行モードのとき、調整器回路（６）のフォロワ回路（５）では、オペアンプ７（３０７）の非反転入力がスイッチ（１０７）経由で抵抗Ｒ20（４２０）に接続され、オペアンプ７（３０７）の出力が、スイッチ８（１０８）およびスイッチ９（１０９）経由で抵抗Ｒ18（４１８）に接続される。このとき、スイッチ１０（１１０）は開いていて、これにより、オペアンプ７（３０７）の出力は、キャパシタ３（５０３）から切り離される。しかし、実行モードでは、キャパシタ３（５０３）の１つの端子は、リセットモード時のように、オペアンプ７（３０７）の非反転入力に接続される。フォロワ回路（５）が実行モードで動作するとき、オペアンプ７（３０７）の出力および抵抗Ｒ17（４０７）はスイッチ８（１０８）を用いて切り離される。抵抗Ｒ17（４１７）は、閉じたスイッチ１１（１１１）により、オペアンプ８（３０８）の出力に接続される。ハイブリッドコンピュータが実行モードのとき、調整器回路（６）のオペアンプ（３０５、３０６）の出力電圧値は、少なくとも１つの入力抵抗（４２０）経由でそれらのオペアンプの相互接続されたフォロワ回路（５）に到来する。フォロワ回路（５）のキャパシタ（５０３）の基準端子がオペアンプ１（３０１）の非反転入力に接続されているので、反転入力に印加される補正電圧は、入力電圧の変化により影響される。この結果として、出力電圧は、数マイクロボルトの範囲内で、入力電圧に等しく維持される。高い精度を提供するフォロワ回路を、この目的のために必要な場所に設けることができる。
【００３３】
まず、初期状態が、本発明のハイブリッドコンピュータの積分器セルにロードされ、その間、積分器セルがリセットモードであって、誤差電圧をロードする。誤差電圧（ドリフト電圧）の値は、１０００倍から１００００倍のオーダーで拡大されて、アナログ積分器のアナログメモリまたはデジタルメモリにロードされる。次に、積分回路（１、２）が実行モードに設定され、無視できる誤差しかない演算を実行し、調整器回路（６）経由で互いに接続される。積分回路（１、２）は、積分の実行中に補正電圧として積分回路のメモリにロードされる誤差電圧を使用する（±１０Ｖ区間内の誤差はμＶレベルである）。次にデータが、マイクロコントローラを用いてデータ取得システムを備えたデジタルコンピュータに送信され、デジタルコンピュータがこれらのデータを処理し、結果を表示する。
【図面の簡単な説明】
【００３４】
【図１ａ】アナログメモリを備えたネガティブ積分回路のリセットモード。
【図１ｂ】アナログメモリを備えたネガティブ積分回路の実行モード。
【図２ａ】アナログメモリを備えたポジティブ積分回路のリセットモード。
【図２ｂ】アナログメモリを備えたポジティブ積分回路の実行モード。
【図３ａ】フォロワ回路のリセットモード。
【図３ｂ】フォロワ回路の実行モード。
【図４ａ】デジタルメモリを備えたネガティブ積分回路のリセットモード。
【図４ｂ】デジタルメモリを備えたネガティブ積分回路の実行モード。
【図５ａ】デジタルメモリを備えたポジティブ積分回路のリセットモード。
【図５ｂ】デジタルメモリを備えたポジティブ積分回路の実行モード。
【図６】調整回路。
【図７】本発明のハイブリッドコンピュータのブロック図。
【符号の説明】
【００３５】
１  アナログメモリを備えたネガティブ積分回路
２  アナログメモリを備えたポジティブ積分回路
３  デジタルメモリを備えたネガティブ積分回路
４  デジタルメモリを備えたポジティブ積分回路
５  フォロワ回路
６  調整回路
７  デジタルコンピュータ
１０１  スイッチ１
１０２  スイッチ２
１０３  スイッチ３
１０４  スイッチ４
１０５  スイッチ５
１０６  スイッチ６
１０７  スイッチ７
１０８  スイッチ８
１０９  スイッチ９
１１０  スイッチ１０
１１１  スイッチ１１
１１２  スイッチ１２
２０１  ノード１
２０２  ノード２
２０３  ノード３
２０４  ノード４
２０５  ノード５
２０６  ノード６
２０７  ノード７
２０８  ノード８
２０９  ノード９
２１０  ノード１０
２１１  ノード１１
２１２  ノード１２
２１３  ノード１３
２１４  ノード１４
２１５  ノード１５
２１６  ノード１６
３０１  オペアンプ１
３０２  オペアンプ２
３０３  オペアンプ３
３０４  オペアンプ４
３０５  オペアンプ５
３０６  オペアンプ６
３０７  オペアンプ７
３０８  オペアンプ８
４０１  Ｒ1
４０２  Ｒ2
４０３  Ｒ3
４０４  Ｒ（τ）
４０５  Ｒ5
４０６  Ｒ6
４０７  Ｒ7
４０８  Ｒ8
４０９  Ｒ9
４１０  Ｒ10
４１１  Ｒ11
４１２  Ｒ12
４１３  Ｒ13
４１４  Ｒ14
４１５  Ｒ15
４１６  Ｒ16
４１７  Ｒ17
４１８  Ｒ18
４１９  Ｒ19
４２０  Ｒ20
５０１  キャパシタ１
５０２  キャパシタ２
５０３  キャパシタ３
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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