(57)【特許請求の範囲】
【請求項１】
ひずみが抑圧される発振回路であって、
前記発振回路は、発振器出力信号を形成する制御可能な発振器増幅器（３）と、発振器出力信号の振幅を制御する振幅制御回路（２）と、前記発振器増幅器（３）に並列接続された制御可能な帰還抵抗（４）とを有し、
前記振幅制御回路（２）によって、発振器出力信号の検出した振幅に依存して、振幅制御信号Ｖｒｅｇｅｌが形成され、
該振幅制御信号によって前記制御可能な帰還抵抗（４）の抵抗値は、前記発振器増幅器（３）がほぼ線形な増幅特性を有する所定の動作領域にて所定の動作点の周りで動作するように調整され、
前記の制御可能な発振器増幅器（３）は、前記の所定の動作領域と、所定の動作点とが振幅制御信号Ｖｒｅｇｅｌに依存しないように構成されている形式の、ひずみが抑圧される発振回路において、
前記振幅制御回路（２）は、比較器回路（９）と、ローパスフィルタ（１１）とを有しており、
前記比較器回路（９）によって、発振器出力信号の検出した振幅Ａと、所定の閾値Ｓとが比較されることによりパルス幅変調信号が形成され、
該パルス幅変調信号がローパスフィルタに供給されて、制御信号Ｖｒｅｇｅｌが形成されることを特徴とする、
ひずみが抑圧される発振回路。
【請求項２】
前記ローパスフィルタは、高次、例えば３次のフィルタである
請求項１に記載の、ひずみが抑圧される発振回路。
【請求項３】
前記ローパスフィルタの伝達特性を選択して、前記のパルス幅変調信号のスイッチエッジが比較器回路（９）によって強力に抑圧され、これによって発振器出力信号が、制御信号Ｖｒｅｇｅｌの高周波のジッタによって影響されないようにされる
請求項１または２に記載の、ひずみが抑圧される発振回路。
【請求項４】
前記比較器回路（９）のスイッチ時間は、発振器の周期よりも短い
請求項１から３までのいずれか１項に記載の、ひずみが抑圧される発振回路。
【請求項５】
前記比較器回路（９）によって、デューティ比が
Ａ＞Ｓに対してＴ０／Ｔ＝１／π・ａcos(Ｓ／Ａ)  および
Ａ≦Ｓに対してＴ０／Ｔ＝０
であるパルス幅変調信号が形成され、ここでＴは発振器の周期であり、Ｔ０は１周期内における前記パルス幅変調信号のローレベル状態の持続時間である
請求項１から４までのいずれか１項に記載の、ひずみが抑圧される発振回路。
【請求項６】
前記比較器回路（９）は、順次に接続された複数のインバータを有する
請求項１から５までのいずれか１項に記載の、ひずみが抑圧される発振回路。
【請求項７】
前記発振器出力信号の振幅Ａは、給電電圧に対して小さな値、例えば５０ｍＶ〜２００ｍＶに制御される
請求項１から６までのいずれか１項に記載の、ひずみが抑圧される発振回路。
【請求項８】
前記発振回路は、周波数安定化のために水晶素子（５）を有する
請求項１から７までのいずれか１項に記載の、ひずみが抑圧される発振回路。
【請求項９】
前記発振回路は集積回路として実現されている
請求項１から８までのいずれか１項に記載の、ひずみが抑圧される発振回路。
【発明の詳細な説明】
【０００１】
本発明は、ひずみが抑圧される発振回路に関する。
【０００２】
従来の技術
発振回路は、クロック発生のためにアナログならびにデジタルの電子回路に使用される。ここでは周波数安定化に通例、水晶素子が使用され、これは、いわゆるπ構造の発振器増幅器に並列接続することができる。外部の水晶は精確な周波数選択のために必要であり、これに対して内部の発振器増幅器は、発振を維持するために必要なエネルギーを供給する。
【０００３】
この回路技術によって水晶振動の大きな振幅が発生する。これにより発振器増幅器の非線形の大信号特性に起因して、水晶振動の高次の高調波成分ないしは高いひずみ率が生じ、これは公知の発振器では５％のオーダーである。このような高調波は、大きな振幅に関連して、寄生的に導かれる感受可能なアナログ信号の障害として現れる。これは殊に発振器信号が別の素子に比べて大きなパッドおよびピン構造を介して導かれる場合である。したがってこのような公知の発振器の多量のひずみ成分および大振幅によって、品質および収益が低下してしまう。
【０００４】
G. J. FortierおよびI. M. Filanovskyによる"A linearized model of a twin-T RC oscillator employing an amplitude control system with multipliers", Int. J. Electronics, Vol. 61, No. 5，第６１７〜６２５頁、１９８６年から発振器のひずみを抑圧するための振幅制御が公知であり、これは演算増幅器回路と、乗算器とによって実現される。この振幅制御は、オーディオ領域（ＫＨｚ領域の周波数）での使用のために設計されており、高周波ではもはや高い信頼性で動作しない。さらにこの発振器はディスクリート素子によって実現されており、これらのディスクリート素子ではパラメタ値の微調整が可能である。しかしながら個別に較正される素子を有するディスクリート回路は繁雑かつ高価である。
【０００５】
A. Benjaminsonによる"Bridge Circuits enhance Crystal-Oscillator Stability", Microwaves & RF, Vol. 34, No. 11, 第８５〜９７頁、１９９５年には、ひずみの少ないＭＨｚ領域の発振器が記載されている。しかしながらこの解決手段も複数のディスクリート素子を必要とし、殊にいわゆる「ホットキャリア形」ダイオードを振幅制御部の部品として必要とする。したがってこの設計は、特定用途向け集積回路（ＡＳＩＣ）の大量生産に対してはコストがかかりすぎる。さらにこのコンセプトに使用される８００ｍＶの振幅は大きすぎる。
【０００６】
B. Harveyによる"Oscillators blend Low Noise and Stable Amplitude", Microwaves & RF, Vol. 23, No. 13，第１２５〜１２９頁、１９９４年から公知の回路も、複数のディスクリート素子を必要とし、場合によっては複数の集積回路も必要とする。約５００ｍＶの振幅も大きすぎる。
【０００７】
E. A. Vittozその他による"High-Performance Crystal Oscillator Circuits: Theory and Application", IEEE Jounal of Solid-State Circuits, Vol. 23, No. 3，１９８８年６月，第７７４〜７８３頁には、ＣＭＯＳで集積可能な発振器が記載されており、これは殊に周波数安定性および低電力消費を可能にすること意図したものであり、このために振幅制御が提案されている。しかしながらこの設計は低電圧プロセス（１．１Ｖ）を使用しており、振幅制御のトランジスタは弱く反転して動作する。電流が少ないことに起因してこの制御部は、給電電圧変動（リプル）に対して過度に感受性があり、ここでこの給電電圧変動は、デジタルおよびアナログ回路をまとめる、比較的大きな混合信号の集積回路などに発生する
U. Tietze, C. Schenkによる"Halbleiterschaltungstechnik", 10. Auflageには整流器を用いた振幅制御が提案されている。しかしながら整流器の導通閾値はＣＭＯＳ技術においては極めて大まかにしか調整できない。さらにダイオードの電圧降下（約５００ｍＶ）は直接、導通閾値、ひいては振幅に入り込む。したがってこの回路コンセプトはあまりに不精確であり、この回路コンセプトによって、感受性を有する信号処理集積回路のための、ひずみが抑圧される発振回路を実現することはできない。
【０００８】
公知の発振回路で、集積化された形態で実現可能でありかつ、プロセスパラメタの変動に起因する個別素子特性のばらつきが大きくても、高い信頼性で安定して動作する発振回路はない。また−４０℃〜＋１２５℃の大きな温度変動および数メガヘルツの給電リプルによって公知の発振回路の機能は損なわれてしまう。
【０００９】
発明の利点
ひずみが抑圧される本発明の発振回路は、発振器出力信号を形成する制御可能な発振器増幅器と、この発振器出力信号の振幅を制御する振幅制御回路とを有している。この振幅制御回路によって、発振回路信号の検出した振幅に依存して振幅制御信号が形成され、これによって発振器増幅器は、所定の動作領域において所定の動作点の周りで動作し、ここでこの動作領域ではこの発振器増幅器が線形に動作し、したがって高調波の低次成分が形成される。この発振器回路は、上記の所定の動作領域および所定の動作点は振幅制御信号Ｖｒｅｇｅｌに依存しないように構成されている。振幅は、約５０〜２００ｍＶの範囲で可変に調整することができ、かつ温度変動または障害などのパラメタが変動しても安定である。これによって確実および安定した振幅制御を、つぎのような素子であっても保証することができ、すなわち個別には調整ないしは較正できず、かつ作製過程に起因して電子的な特性について所定のばらつきの幅を有する素子であっても保証することができる。
【００１０】
振幅制御信号は、発振器増幅器それ自体に直接供給することができ、またはこの発振器増幅器に並列接続された帰還抵抗の抵抗値を調整することができる。
【００１１】
この振幅制御回路は、比較器回路と、ローパスフィルタとを有することができ、ここでこの比較器回路によって、発振器出力信号の振幅と、所定の閾値とを比較されることによってパルス幅変調信号が形成され、この信号がローパスフィルタに入力されて制御信号が形成される。ここではこのローパスフィルタは有利には高次、例えば３次のフィルタであり、パルス幅変調信号のスイッチエッジは比較器回路によって強力に抑圧され、これにより発振器出力信号が制御信号の高周波成分によって損なわれないようにされている。したがって比較器回路のスイッチ時間は発振器の周期に対して短くすべきである。
【００１２】
本発明の発振器回路の変形実施形態では、比較器によって、デューティ比が
Ａ＞Ｓに対してＴ０／Ｔ＝１／π・ａcos(Ｓ／Ａ)  および
Ａ≦Ｓに対してＴ０／Ｔ＝０
であるパルス幅変調信号が形成され、ここでＴは発振器の周期であり、Ｔ０は１周期内におけるパルス幅変調信号のローレベル状態の持続時間である。
【００１３】
振幅Ａが所定の閾値Ｓを上回ると、このパルス幅変調信号はローレベルパルス区間を有し、発振器出力信号の振幅がＳよりも格段に大きな値になると、このローレベル区間の割合は、全体周期の１／２まで増加する。このパルス幅変調信号はつぎにローパスフィルタを通して導かれ、これによって「平滑化された」振幅制御信号Ｖｒｅｇｅｌが形成される。
【００１４】
有利にはこの比較器回路は、順次に接続された複数のインバータを有している。これはＣＭＯＳインバータによって極めて短いスイッチ時間を実現できるからである。順次に接続されたインバータの縦続体により十分な増幅が得られる。第１インバータを適切に設計することによって、比較器が発振器信号に与える影響を最小化することができる（ミラー効果）。
【００１５】
閾値Ｓを適切に選択することによって、発振器出力信号の振幅Ａを適切に選択することができる。ここでは５０ｍＶ〜２００ｍＶの振幅、例えば約１００ｍＶが有利である。第１インバータの設計によって閾値Ｓが決定される。集積される素子の特性の「整合」によって、Ｓはパラメタが変動してもほぼ一定のままである（発振器増幅器のトランジスタと、第１比較器−インバータとの間の整合）。
【００１６】
本発明の発振器回路は、有利にも集積回路または特定用途向け集積回路（ＡＳＩＣ）の一部として実現可能である。
【００１７】
図面
本発明を以下、有利な実施例に基づき、添付の図面を参照して説明する。ここで、
図１は、外部の水晶発振器を有する、チップに実現された発振回路を概略的に示す回路図であり、
図２は、本発明の発振器回路のブロック回路図であり、
図３は、本発明による発振器増幅器の実施例の回路図であり、
図４は、本発明による比較器の実施例の回路図であり、
図５は、発振器出力信号とパルス幅信号とを時間の経過と共に示している。
【００１８】
実施例の説明
図１は、電子回路に対してクロック信号を形成する、チップに実現された発振回路を概略的に示している。ここでこの電信回路は、例えば集積化された混合信号ＣＭＯＳ回路であり、これはアナログ信号処理のための素子も、デジタル信号処理のための素子も共に有する。チップ１０には、並列接続された帰還抵抗４を有する演算増幅器３が配置されている。端子パッド８を介して外部の水晶５が接続されており、その２つの端子はコンデンサ６を介してアースに接続されている。発振器増幅回路の発振器出力信号は、クロック発生回路７に供給され、この回路によってクロック信号が、チップ１０に実現された機能回路に供給される。
【００１９】
図２は、ひずみが抑圧される本発明による発振器回路の実施例のブロック回路を示している。発振器増幅器３，帰還抵抗４および外部の水晶振動子５は、図１に示したように配線されている。しかしながらクロック発生回路部に供給される前にこの発振器出力信号は、比較器９とローパスフィルタ１１とからなる振幅制御回路２を通る。この振幅制御回路は、発振器出力信号の振幅Ａを所定の値、例えば１００ｍＶに制限するために使用され、これによって発振器増幅器３は、高調波の発生が最小限に低減されている線形の動作領域で動作する。ローパスフィルタから出力される制御信号Ｖｒｅｇｅｌは、この図において増幅器３と抵抗４との間の矢印によって示したように発振器増幅器３に直接供給されるか、またはこれに並列接続された制御可能な帰還抵抗４に供給される。
【００２０】
比較器回路９によって、その端子に入力された発振器出力信号ＶＤＣ＋Ａsin(ｗＴ)の振幅Ａと、閾値Ｓとが比較され、値ＡおよびＳに依存してパルス幅変調信号が形成される。この信号は、有利には３次のフィルタとして構成されているローパスフィルタ１１を通過し、これによって時間的に平均化された「平滑な」制御信号Ｖｒｅｇｅｌがローパスフィルタの出力側に供給され、これが発振器１に帰還結合される。
【００２１】
有利な実施例では比較器回路９は、つぎの特性を有するパルス幅変調された信号を形成する：
Ａ＞Ｓ，Ｔ０／Ｔ＝１／π・ａcos(Ｓ／Ａ)
Ａ≦Ｓ，Ｔ０／Ｔ＝０                                      （１）
Ｔ１／Ｔ＝１−Ｔ０／Ｔ                                           （２）ここでＴは発振器の周期、Ｔ０は１周期内におけるローレベル状態の持続時間、Ｔ１は１周期内におけるハイレベル状態の持続時間である。
【００２２】
発振器出力信号ＶＯＳＺの振幅に依存する、比較器９の出力側に加わるパルス幅変調された信号ＶＰＷＭは、図５においてＡ＞Ｓ（図５ａ）およびＡ＜Ｓ（図５ｂ）の２つの場合に対して示されている。発振器出力信号ＶＯＳＺの振幅Ａが閾値Ｓを下回ると、パルス幅変調信号ＶＰＷＭは、数式（１）の第２の場合のようにハイレベルで一定のままである。これは図５ａに示されている。しかしながら発振器出力信号ＶＯＳＺの振幅Ａが閾値Ｓを上回ると、振幅Ａが閾値Ｓの上にあれば、比較器回路はつねに、ローレベルを有するパルス幅信号ＶＰＷＭを出力する（図５ｂ参照）。周期Ｔに対するローレベル状態の持続時間Ｔ０の割合は、数式（１）の第１部分のように振幅の増加に伴って増加し、Ａ→∞に対して値１／２に到達する。
【００２３】
比較器のハイレベル状態がＶＤＤに等しく、かつローレベル状態がＶＳＳ＝０に相応するとすると、パルス幅変調信号の時間的な平均値として
【００２４】
【数１】
0004456763.tif 000002
【００２５】
が得られる。
【００２６】
パルス幅変調信号の交流成分はローパスフィルタ１１によって抑圧され、これによって最終的に、フィルタ伝達関数によって変更された時間的に平均化された信号
【００２７】
【数２】
0004456763.tif 000003
【００２８】
が振幅制御回路の出力側に制御信号として供給される：
【００２９】
【数３】
0004456763.tif 000004
【００３０】
ここでＲ１およびＲ２は、アクティブフィルタ回路の抵抗であり、Ｖｒｅｆは基準電圧である。
【００３１】
このように形成された制御電圧Ｖｒｅｇｅｌによって、発振器増幅器９それ自体または並列接続された制御可能な帰還抵抗４が制御され、これにより発振器増幅器３が、高調波の少ない線形の動作領域で動作し、発振器の伝達関数の極が虚軸上にあり、かつ発振の振幅が一定の値をとるようにすることができる。この際に振幅は、可変で小さな１０ｍＶに精確に調整可能である。
【００３２】
図３は、制御可能な発振器増幅器の実施例の回路図を示しており、その実効的な増幅度は、入力側２３に加えられる帰還信号Ｖｒｅｇｅｌに基づいて制御することができる。水晶振動子は、外部で端子２１と２２との間に接続されており、帰還抵抗は端子２２と２４との間に接続されている。トランジスタ２５および２９はＮチャネルトランジスタとして、またトランジスタ２８はＰチャネルトランジスタとして実施されている。振幅制御された発振器出力電圧は出力端子２２に供給される。ここでこの増幅器の動作点、および動作点の周りの線形動作領域は端子２３に入力される制御電圧Ｖｒｅｇｅｌに依存しない。これによって安定した制御ループを実現可能である。
【００３３】
比較器９の実施例は図４に示されている。この比較器は、４つのインバータ段から構成されており、これらはそれぞれ１対のＰないしはＮチャネルトランジスタ３３，３４；３５，３６；３７，３８ないしは３９，４０からなる。これらのトランジスタは有利にはＣＭＯＳ技術で構成されており、２ｎｓオーダーの極めて短時間のスイッチ時間が可能である。比較器のスイッチ時間は、きれいなパルス幅変調信号を保証するためには発振器の周期Ｔよりも短くすべきである。
【００３４】
４段のインバータ縦続体によって十分な増幅度が得られる。第１インバータの設計を有利には適切に選択して、比較器が発振器信号に与える影響が最小化されるようにする（ミラー効果）。発振器出力信号は、端子３１に入力され、パルス幅変調信号ＶＰＷＭが出力側３２に供給される。この比較器の利点は、第１インバータ段のトランジスタ３３，３４の有利な幅の比を選択することによって、スイッチ閾値Ｓを、発振器増幅器３の動作点に対して、パラメタが変動しても十分に精確に調整できることである。Ａ＝Ｓにおける制御電圧は極めて高速にＡと共に変化するため（数式３および４を参照されたい）、制御された振幅Ａを、例えば１００ｍＶの小さな振幅値であっても、必要な精度で調整することができる。
【００３５】
振幅制御回路のローパスフィルタ１１として、３次のローパスフィルタを使用可能である。ここでは時定数を選択して、安定した制御が行われるようにする。このローパスフィルタによってパルス幅変調信号のスイッチエッジの８５ｄＢの抑圧を達成することができる。これによって制御信号Ｖｒｅｇｅｌを発振器にわずかな障害で結合することができる。
【００３６】
振幅およびひずみが抑圧される本発明の発振器によって、ＭＨｚ領域の水晶発振器信号が、感受性を有するアナログ信号に与える障害的な影響を最小化することができる。この回路および殊に発振器増幅器を適切に設計し、これによって信頼性の高い動作が、水晶および別の素子パラメタ、ならびに温度などの周囲の影響の全制御領域にわたって得られ、その際に調整ないしは較正が必要でないようにする。これによってひずみが抑圧される本発明の発振器を、コスト的に有利にも標準のＣＭＯＳプロセスによって集積化して作製することができる。同時に閾値Ｓによって可変に調整可能な制御振幅により、デジタルコンポーネントがこの集積回路に障害を与えても発振器の安定した過渡振動を保証することができる。
【００３７】
以下では、本発明の２つの発振器回路例と、振幅制御のない発振回路とを比較する。
【００３８】
ここで表１は、ＶＤＤ＝５Ｖにおいて測定した振幅および所属の標準偏差を、本発明の２つの発振器回路例と、振幅制御のない標準の発振器回路とに対して示している。
【００３９】
【表１】
0004456763.tif 000005
【００４０】
振幅の他に高調波成分も格段に低減される。回路例のひずみ率を表２において標準回路のそれと比較する。
【００４１】
【表２】
0004456763.tif 000006
【００４２】
ひずみが抑圧される本発明による発振器回路の障害の影響と、標準発振回路のそれとを比較するために、表３において標準発振器の基本波を基準にして、対数スケールで２つの発振器の基本波および高調波の振幅の測定値を示す。
【００４３】
【表３】
0004456763.tif 000007
【００４４】
表３に示した測定値が示しているのは、抑圧が第２高調波から標準の基本波を基準に９０ｄＢよりも良好であることである。これに対して標準発振回路は、第３高調波から３０ｄＢの抑圧を示しており、以降の高調波抑圧は４０ｄＢと６０ｄＢとの間である。容量性および放射される障害について殊にクリティカルである周波数の高次の高調波は、ひずみが抑圧される本発明の例Ｉの発振回路によって、公知の回路の高調波に比べて５０ｄＢ以上も低減されている。
【図面の簡単な説明】
【図１】  外部の水晶発振器を有する、チップに実現された発振回路を概略的に示す回路図である。
【図２】  本発明の発振回路のブロック回路図である。
【図３】  本発明による発振器増幅器の実施例の回路図である。
【図４】  本発明による比較器の実施例の回路図である。
【図５】  発振器出力信号とパルス幅信号を時間について示す図である。
【図１】
0004456763.tif 000008
【図２】
0004456763.tif 000009
【図３】
0004456763.tif 000010
【図４】
0004456763.tif 000011
【図５】
0004456763.tif 000012