(57)【特許請求の範囲】
【請求項１】
内部電源電圧が第１の所定電位になったことを検出する第１電位検出部と、
前記検出に基づいてビット線電源電位とセルプレート電源電位との生成を開始する電源生成部と、
前記ビット線電源電位と前記セルプレート電源電位とが第２の所定電位になったことを検出する第２電位検出部と、
前記第２電位検出部による検出に基づいて前記ビット線電源電位と前記セルプレート電源電位とが第２の所定電位になったことを示す第１制御信号を出力する第１回路と、
前記第１制御信号に基づいて負電源電位（Ｖｎｎ）を第３の所定電位にクランプすることを停止するクランプ部と、
前記第１制御信号に基づいて前記負電源電位（Ｖｎｎ）の生成開始を指示する第２制御信号を出力する第２回路と、
前記第２制御信号に基づいて前記負電源電位（Ｖｎｎ）の生成を開始する負電源生成部と
を含むことを特徴とするシーケンス回路。
【請求項２】
前記第１回路は、前記ビット線電源電位と前記セルプレート電源電位とが立ち上がった後に前記第２電位検出部を不活性化すること
を特徴とする請求項１記載のシーケンス回路。
【請求項３】
前記第２電位検出部による検出に基づいて、前記第２電位検出部を不活性化すること
を特徴とする請求項１又は２記載のシーケンス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シーケンス回路に係り、特に、電源回路の起動を制御するシーケンス回路に関する。
【０００２】
【従来の技術】
例えば積層セルキャパシタ及びネガティブワードラインリセット方式を用いる半導体装置は、内部降圧電源から複数の電源を生成し利用している。この内部降圧電源から複数の電源を生成する電源回路は、図１に示すシーケンス回路により起動を制御される。
【０００３】
図１は、電源回路の起動を制御するシーケンス回路１の一例の構成図を示す。図１のシーケンス回路１は、ビット線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐを生成するＶｂｌ／Ｖｃｐ生成部１１と、負電源電位Ｖｎｎを生成するＶｎｎ生成部１２とを含む電源回路の起動を制御するもので、内部降圧電源電位Ｖｉｉを検出するＶｉｉ電位検出部１０と、Ｖｎｎ生成部１２などの電源電位生成部の起動順序を制御するシーケンサ１３とを含むように構成される。なお、シーケンサ１３は、起動順序を制御する電源電位生成部の数に応じてシーケンサ１３−１，シーケンサ１３−２，・・・を含む。
【０００４】
まず、シーケンサ１３は、起動初期にリセットされる。Ｖｉｉ電位検出部１０は内部降圧電源電位Ｖｉｉを検出し、内部降圧電源電位Ｖｉｉが所定の電位まで上昇すると信号Ｖｉｉ＿ｏｋをシーケンサ１３−１に供給する。シーケンサ１３−１は信号Ｖｉｉ＿ｏｋが供給されると、信号ａｃｔをＶｂｌ／Ｖｃｐ生成部１１およびＶｎｎ生成部１２に供給する。
【０００５】
Ｖｂｌ／Ｖｃｐ生成部１１は信号ａｃｔが供給されると、ビット線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐの生成を開始する。また、Ｖｎｎ生成部１２は信号ａｃｔが供給されると、負電源電位Ｖｎｎの生成を開始する。Ｖｎｎ生成部１２は負電源電位Ｖｎｎが所定の電位まで上昇すると、信号Ｖｎｎ＿ｏｋをシーケンサ１３−１に供給する。すると、シーケンサ１３−１は信号Ｓｑ．１＿ｏｋをシーケンサ１３−２に供給していた。
【０００６】
このように、従来のシーケンス回路は、Ｖｂｌ／Ｖｃｐ生成部１１とＶｎｎ生成部１２とを同時に動作させていた。
【０００７】
【発明が解決しようとする課題】
図２は、ワード線とビット線およびセルプレートとの容量結合の一例について説明する図を示す。積層セルキャパシタにおいて、ワード線ＷＬは、ビット線ＢＬおよびセルプレートＣＰと大きな容量で結合する。なお、ワード線を不活性時に負電位にリセットするネガティブワードラインリセット方式は、負電源電位Ｖｎｎが必要となる。
【０００８】
起動時、ワード線ＷＬ，ビット線ＢＬ，セルプレートＣＰの電位は、それぞれ負電源電位Ｖｎｎ，ビット線電源電位Ｖｂｌ，セルプレート電源電位Ｖｃｐに設定される為、ワード線ＷＬとビット線ＢＬおよびセルプレートＣＰとが強く容量結合することになる。
【０００９】
図３は、電源起動時の負電源電位Ｖｎｎ，ビット線電源電位Ｖｂｌ，セルプレート電源電位Ｖｃｐの電位変化の一例について説明する図を示す。図３中、電源起動時にビット線電源電位Ｖｂｌ，セルプレート電源電位Ｖｃｐの電位が立ち上がると、Ｖｎｎ生成部１２が動作していたとしても負電源電位Ｖｎｎが一定期間上昇してしまう。このように、上昇した負電源電位ＶｎｎをＶｎｎ生成部１２によって引き下げる必要が生じる為、起動時間が長くなるという問題があった。
【００１０】
さらに、負電源電位Ｖｎｎの上昇により図４に示すような貫通電流やラッチアップを引き起こす可能性があるという問題があった。図４は、ワード線駆動回路の一例の図を示す。ネガティブワードラインリセット方式では、サブワード線の電位を引き下げるとき、一時的に接地電位Ｖｓｓに引き下げてから負電源電位Ｖｎｎに引き下げている。
【００１１】
電源起動時において、そのサブワード線を接地電位Ｖｓｓに引き下げるドライバであるＮＭＯＳトランジスタ１５は、ゲートが負電源電位Ｖｎｎ，ソースが接地電位Ｖｓｓ，ドレインが内部降圧電源電位Ｖｉｉに接続されており、負電源電位Ｖｎｎの上昇により内部降圧電源電位Ｖｉｉから接地電位Ｖｓｓへの貫通電流が生じていた。例えば１２８Ｍビットのチップ全体では、数十ｍＡの貫通電流が生じる計算となる。
【００１２】
本発明は、上記の点に鑑みなされたもので、電源起動時に、ワード線をリセットするための負電源電位の上昇を避けることができ、これにより消費電流を減少させることが可能なシーケンス回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
そこで、上記課題を解決するため、本発明は、内部電源電圧が第１の所定電位になったことを検出する第１電位検出部と、前記検出に基づいてビット線電源電位とセルプレート電源電位との生成を開始する電源生成部と、前記ビット線電源電位と前記セルプレート電源電位とが第２の所定電位になったことを検出する第２電位検出部と、前記第２電位検出部による検出に基づいて前記ビット線電源電位と前記セルプレート電源電位とが第２の所定電位になったことを示す第１制御信号を出力する第１回路と、前記第１制御信号に基づいて負電源電位（Ｖｎｎ）を第３の所定電位にクランプすることを停止するクランプ部と、前記第１制御信号に基づいて前記負電源電位（Ｖｎｎ）の生成開始を指示する第２制御信号を出力する第２回路と、前記第２制御信号に基づいて前記負電源電位（Ｖｎｎ）の生成を開始する負電源生成部とを含むことを特徴とするシーケンス回路とした。ワード線に接続されるメモリセルに供給する所定の電源電圧が所定の電位に達するまでは、ワード線を所定電位（例えば、グランドレベル）にクランプするので、ワード線をリセットするための負電源電圧の上昇を避けることができ、この結果消費電力を減少させることができる。
【００１４】
【発明の実施の形態】
次に、本発明の実施例について図面に基づいて説明する。図５は、本発明のシーケンス回路２０の一実施例の構成図を示す。図５のシーケンス回路２０は、ビット線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐを生成するＶｂｌ／Ｖｃｐ生成部２２と、負電源電位Ｖｎｎを生成するＶｎｎ生成部２５とを有する電源回路の起動順序を制御するするものである。シーケンス回路２０は、
内部降圧電源電位Ｖｉｉを検出するＶｉｉ電位検出部２１と，ビット線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐを検出するＶｂｌ／Ｖｃｐ電位検出部２３と，負電源電位Ｖｎｎを接地電位ＶｓｓにクランプするＶｎｎクランプ部２４と，Ｖｂｌ／Ｖｃｐ生成部２２，Ｖｎｎ生成部２５などの電源電位生成部の起動順序を制御するシーケンサ２６とを含むように構成される。なお、シーケンサ２６は、起動順序を制御する電源電位生成部の数に応じてシーケンサ２６−１，シーケンサ２６−２，・・・を含む。
【００１５】
以下、図６のタイミング図を参照しつつ、図５のシーケンス回路２０の動作について説明していく。図６は、本発明のシーケンス回路２０の一例のタイミング図を示す。
【００１６】
Ｖｉｉ電位検出部２１及びＶｎｎクランプ部２４は図６（Ａ）に示すような内部降圧電源電位Ｖｉｉが供給されている。Ｖｉｉ電位検出部２１は内部降圧電源電位Ｖｉｉを検出し、内部降圧電源電位Ｖｉｉが所定の電位まで上昇すると図６（Ｂ）に示すようなハイレベルの信号Ｖｉｉ＿ｏｋをシーケンサ２６−１に供給する。
【００１７】
シーケンサ２６−１はハイレベルの信号Ｖｉｉ＿ｏｋが供給されると、図６（Ｃ）に示すようなハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ａｃｔをＶｂｌ／Ｖｃｐ生成部２２に供給する。Ｖｂｌ／Ｖｃｐ生成部２２はハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ａｃｔが供給されると、図６（Ｄ）に示すようなビット線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐの生成を開始する。Ｖｂｌ／Ｖｃｐ生成部２２は、生成したビット線電源電位Ｖｂｌ及びセルプレート電源電位ＶｃｐをＶｂｌ／Ｖｃｐ電位検出部２３に供給する。
【００１８】
Ｖｂｌ／Ｖｃｐ電位検出部２３はビット線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐを検出し、ビット線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐが所定の電位まで上昇すると図６（Ｅ）に示すようなハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ｏｋをシーケンサ２６−１に供給する。すると、シーケンサ２６−１は図６（Ｆ）に示すようなハイレベルの信号Ｓｑ．１＿ｏｋをシーケンサ２６−２及びＶｎｎクランプ部２４に供給する。
【００１９】
シーケンサ２６−２はハイレベルの信号Ｓｑ．１＿ｏｋが供給されると、図６（Ｇ）に示すようなハイレベルの信号Ｖｎｎ＿ａｃｔをＶｎｎ生成部２５に供給する。Ｖｎｎ生成部２５はハイレベルの信号Ｖｎｎ＿ａｃｔが供給されると、図６（Ｈ）に示すような負電源電位Ｖｎｎの生成を開始する。
【００２０】
なお、Ｖｎｎクランプ部２４はハイレベルの信号Ｓｑ．１＿ｏｋが供給されるまで図６（Ｈ）に示すように負電源電位Ｖｎｎを接地電位Ｖｓｓにクランプしておく。ハイレベルの信号Ｓｑ．１＿ｏｋが供給されると、Ｖｎｎクランプ部２４はビット線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐが所定の電位まで上昇したと判定してクランプ動作を停止する。
【００２１】
Ｖｎｎ生成部２５は図６（Ｈ）に示すように負電源電位Ｖｎｎを所定の電位に引き下げると、図６（Ｉ）に示すようなハイレベルの信号Ｖｎｎ＿ｏｋをシーケンサ２６−２に供給する。すると、シーケンサ２６−２は図６（Ｊ）に示すようなハイレベルの信号Ｓｑ．２＿ｏｋを後段のシーケンサに供給する。前述した手順によりすべての電源起動が終了すると、Ｖｂｌ／Ｖｃｐ電位検出部２３は図６（Ｋ）に示すようなハイレベルの信号ｓｔｏｐが供給され、Ｖｂｌ／Ｖｃｐ電位検出動作を停止する。電源起動が終了した後、Ｖｂｌ／Ｖｃｐ電位検出動作を停止することにより、消費電力の低減を図ることができる。
【００２２】
このように、本発明のシーケンス回路２０は、ビット線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐが所定の電位に上昇するまで負電源電位Ｖｎｎを接地電位Ｖｓｓにクランプしておく。したがって、負電源電位Ｖｎｎがビット線電源電位Ｖｂｌ，セルプレート電源電位Ｖｃｐの電位が立ち上がりと共に上昇することを回避することができ、負電源電位Ｖｎｎを所定の電位に引き下げるまでの時間を短縮でき、電源回路の起動時間を短縮することが可能である。
【００２３】
図７は、Ｖｉｉ電位検出部２１の一例の構成図を示す。図７のＶｉｉ電位検出部２１は、Ｎ形チャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）ｍ０１と，Ｐ形チャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）ｍ０２，ｍ０３と，抵抗Ｒ１と，インバータｉｎｖ０１とを含む。
【００２４】
図６（Ａ）に示すような内部降圧電源電位Ｖｉｉの電位が上昇すると、ＰＭＯＳトランジスタｍ０２を介して抵抗Ｒ１に電流が流れ始め、ノードｎ０１の電位が抵抗Ｒに流れる電流に応じて上昇する。内部降圧電源電位Ｖｉｉが所定の電位まで上昇するとノードｎ０１の電位がハイレベルとなり、ノードｎ０１にゲート端子が接続されているＮＭＯＳトランジスタｍ０１はＯＮされる。ＮＭＯＳトランジスタｍ０１がＯＮされるとノードｎ０２の電位がローレベルとなり、インバータｉｎｖ０１の出力が図６（Ｂ）に示すようにハイレベルとなる。
【００２５】
このように、Ｖｉｉ電位検出部２１は内部降圧電源電位Ｖｉｉを検出し、内部降圧電源電位Ｖｉｉが所定の電位まで上昇するとハイレベルの信号Ｖｉｉ＿ｏｋを出力することができる。なお、内部降圧電源電位Ｖｉｉを検出できる回路であれば、他の回路であってもよい。
【００２６】
図８は、シーケンサの一例の構成図を示す。図８のシーケンサ２６−１は、インバータｉｎｖ０２，ｉｎｖ０３と、ＮＯＲ回路ｎｏｒ０１，ｎｏｒ０２とを含む。図６（Ｂ）に示すようなハイレベルの信号Ｖｉｉ＿ｏｋが供給されると、インバータｉｎｖ０２の出力はローレベルとなる。
【００２７】
インバータｉｎｖ０２の出力がローレベルとなると、インバータｉｎｖ０３は図６（Ｃ）に示すようなハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ａｃｔをＶｂｌ／Ｖｃｐ生成部２２に供給することができる。Ｖｂｌ／Ｖｃｐ生成部２２はハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ａｃｔが供給されると、ビット線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐの生成を開始する。
【００２８】
ビット線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐが所定の電位まで上昇すると図６（Ｅ）に示すようなハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ｏｋがＶｂｌ／Ｖｃｐ電位検出部２３から供給されると、ＮＯＲ回路ｎｏｒ０２の出力はローレベルとなる。ＮＯＲ回路ｎｏｒ０１は一方の入力端子にインバータｉｎｖ０２からローレベルの信号が供給され、他方の入力端子にＮＯＲ回路ｎｏｒ０２からローレベルの信号が供給されるため、図６（Ｆ）に示すようなハイレベルの信号Ｓｑ．１＿ｏｋを出力する。なお、シーケンサ２６−１について説明したが、他のシーケンサについても同様に構成できる。
【００２９】
このように、シーケンサ２６−１は、Ｖｂｌ／Ｖｃｐ生成部２２から出力されるビット線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐが所定の電位まで上昇した後で次段のシーケンサ２６−２に信号Ｓｑ．１＿ｏｋを供給することで、Ｖｂｌ／Ｖｃｐ生成部２２等の電源電位生成部の起動順序を制御することができる。
【００３０】
図９は、Ｖｎｎクランプ部２４の一例の構成図を示す。図９のＶｎｎクランプ部２４は、ＮＭＯＳトランジスタｍ０４，ｍ０７，ｍ０８と，ＰＭＯＳトランジスタｍ０５，ｍ０６と，インバータｉｎｖ０４とを含む。図６（Ｆ）に示すような信号Ｓｑ．１＿ｏｋがローレベルの場合、ＮＭＯＳトランジスタｍ０４，ｍ０８と，ＰＭＯＳトランジスタｍ０６とがＯＮであり、ＮＭＯＳトランジスタｍ０７と，ＰＭＯＳトランジスタｍ０５とがＯＦＦである。したがって、信号Ｓｑ．１＿ｏｋがローレベルの場合、負電源電位Ｖｎｎと接地電位Ｖｓｓとが低抵抗で接続され、負電源電位Ｖｎｎが接地電位Ｖｓｓにクランプされる。
【００３１】
一方、図６（Ｆ）に示すような信号Ｓｑ．１＿ｏｋがハイレベルの場合、ＮＭＯＳトランジスタｍ０４，ｍ０８と，ＰＭＯＳトランジスタｍ０６とがＯＦＦであり、ＮＭＯＳトランジスタｍ０７と，ＰＭＯＳトランジスタｍ０５とがＯＮである。したがって、信号Ｓｑ．１＿ｏｋがハイレベルの場合、負電源電位Ｖｎｎと接地電位Ｖｓｓとが低抵抗で接続された状態が解除され、クランプが解除される。
【００３２】
このように、ビット線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐが所定の電位に上昇するまで負電源電位Ｖｎｎを接地電位Ｖｓｓにクランプしておくことができ、ビット線電源電位Ｖｂｌ，セルプレート電源電位Ｖｃｐの電位の立ち上がりと共に負電源電位Ｖｎｎが上昇することを回避することが可能である。
【００３３】
図１０は、Ｖｂｌ／Ｖｃｐ生成部２２及びＶｂｌ／Ｖｃｐ電位検出部２３の一例の構成図を示す。図１０のＶｂｌ／Ｖｃｐ生成部２２は、ＮＭＯＳトランジスタｍ９〜ｍ１１と，ＰＭＯＳトランジスタｍ１３〜ｍ１５と，センスアンプ３０，３１と，抵抗Ｒ２〜Ｒ５とを含む。また、Ｖｂｌ／Ｖｃｐ電位検出部２３は、ＮＭＯＳトランジスタｍ１２と，ＰＭＯＳトランジスタｍ１６と，インバータｉｎｖ０５と，センスアンプ３２とを含む。
【００３４】
なお、Ｖｂｌ／Ｖｃｐ生成部２２とＶｂｌ／Ｖｃｐ電位検出部２３とは一つにまとめて構成してもよい。また、Ｖｂｌ／Ｖｃｐ生成部２２はプッシュプル型の構成となっているが、他の中間電位を生成する方法であってもよい。
【００３５】
図６（Ｃ）に示すようなハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ａｃｔがシーケンサ２６−１から供給されるとき、内部降圧電源電位Ｖｉｉは既に所定の電位まで上昇している。したがって、抵抗Ｒ２〜Ｒ５で抵抗分圧された電位が出力されている。また、図６（Ｃ）に示すようなハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ａｃｔがシーケンサ２６−１から供給されるとき、Ｖｂｌ／Ｖｃｐ生成部２２はその抵抗分圧された電位に応じてビット線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐを出力する。
【００３６】
Ｖｂｌ／Ｖｃｐ生成部２２は、抵抗分圧された電位とビット線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐとをセンスアンプ３２で比較することにより、ビット線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐが所定の電位より高くなった場合に図６（Ｅ）に示すようなハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ｏｋを出力することができる。また、Ｖｂｌ／Ｖｃｐ電位検出部２３がＶｂｌ電位検出部及びＶｃｐ電位検出部で構成される場合、信号Ｖｂｌ＿ｏｋ及び信号Ｖｃｐ＿ｏｋの論理積を取ることもできる。
【００３７】
Ｖｂｌ／Ｖｃｐ電位検出部２３は、図６（Ｋ）に示すようなハイレベルの信号ｓｔｏｐがインバータｉｎｖ０５に供給されると、ＰＭＯＳトランジスタｍ１６がＯＮされる一方、ＮＭＯＳトランジスタｍ１２がＯＦＦされる。したがって、信号Ｖｂｌ／Ｖｃｐ＿ｏｋはハイレベルで固定される。また、センスアンプ３２の電流源にＮＭＯＳトランジスタｍ１２が接続されている為、センスアンプ３２の消費電力を削減することが可能である。
【００３８】
図１１は、本発明のシーケンス回路の他の実施例の構成図を示す。図１１のシーケンス回路４０は、図５のシーケンサ２６−１及びＶｂｌ／Ｖｃｐ電位検出部２３がモニタ部４１に置き換えられている点が図５のシーケンス回路２０と異なっている。以下、図１１のシーケンス回路４０について図５との相違点を中心に説明する。
【００３９】
モニタ部４１のＰＭＯＳトランジスタｍ１８及びＮＭＯＳトランジスタｍ１９は、Ｖｉｉ電位検出部２１から図６（Ｂ）に示すような信号Ｖｉｉ＿ｏｋが供給される。また、モニタ部４１のＮＭＯＳトランジスタｍ２０は、Ｖｂｌ／Ｖｃｐ生成部２２から図６（Ｄ）に示すようなビット線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐが供給される。
【００４０】
信号Ｖｉｉ＿ｏｋがローレベルのとき、ＰＭＯＳトランジスタｍ１８がＯＮ，ＮＭＯＳトランジスタｍ１９がＯＦＦとなる。したがって、ノードｎ０３の電位がハイレベルとなり、インバータｉｎｖ０６の出力がローレベルとなる。したがって、シーケンサ２６−２に供給される信号Ｓｑ．１＿ｏｋはローレベルのままである。
【００４１】
信号Ｖｉｉ＿ｏｋがハイレベルとなると、ＰＭＯＳトランジスタｍ１８がＯＦＦ，ＮＭＯＳトランジスタｍ１９がＯＮとなる。また、ビット線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐが所定の電位まで上昇すると、ＮＭＯＳトランジスタｍ２０がＯＮとなる。したがって、ノードｎ０３の電位がローレベルとなり、インバータｉｎｖ０６の出力がハイレベルとなる。
【００４２】
このように、モニタ部４１は、図５のシーケンサ２６−１及びＶｂｌ／Ｖｃｐ電位検出部２３と同様な効果を有している。なお、ＮＭＯＳトランジスタｍ２０の閾値は、ビット線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐより小さいものとする。また、ＰＭＯＳトランジスタｍ１７はノードｎ０４が不定になるのを防いでいる。
【００４３】
以上のように前述したシーケンス回路は、例えば図１２に示すように半導体装置に用いることができる。図１２は、本発明のシーケンス回路を用いた一実施例の半導体装置５０を示す。
【００４４】
図１２の半導体装置５０は、電源回路５１と，周辺回路５２と，ＤＲＡＭコア５３とを有する。半導体装置５０は、電源回路５１を利用して内部降圧電源電位Ｖｉｉから負電源電位Ｖｎｎ，ビット線電源電位Ｖｂｌ，セルプレート電源電位Ｖｃｐなどの電源を生成し利用する。本発明のシーケンス回路２０，４０は例えば電源回路５１に組み込まれて利用される。
【００４５】
例えば、Ｖｉｉ電位検出部２１，Ｖｂｌ／Ｖｃｐ電位検出部２３，Ｖｎｎクランプ部２４，シーケンサ２６は起動回路５４に含ませることができる。また、Ｖｂｌ／Ｖｃｐ生成部２２，Ｖｎｎ生成部２５は各種生成回路５５に含ませることができる。
【００４６】
以上、本発明の実施例を説明した。シーケンサ２６−１は、ビット線電源電位Ｖｂｌとセルプレート電源電位Ｖｃｐのいずれかが対応する所定のレベルに達した時に信号Ｓｑ．１＿ｏｋを出力する構成であっても良い。
【００４７】
なお、特許請求の範囲の記載において、第１の回路及び検出回路はＶｂｌ／Ｖｃｐ電位検出部２３に相当し、第２の回路はＶｎｎクランプ回路２４に相当し、第３の回路はシーケンサ２６に相当する。
【００４８】
【発明の効果】
上述の如く、本発明によれば、ワード線を所定電位（例えば、グランドレベル）にクランプするので、ワード線をリセットするための負電源電圧の上昇を避け、この結果消費電力を減少させることができる。
【００４９】
【図面の簡単な説明】
【図１】電源回路の起動を制御するシーケンス回路の一例の構成図である。
【図２】ワード線とビット線およびセルプレートとの容量結合の一例について説明する図である。
【図３】電源起動時の負電源電位Ｖｎｎ，ビット線電源電位Ｖｂｌ，セルプレート電源電位Ｖｃｐの電位変化の一例について説明する図である。
【図４】ワード線駆動回路の一例の図である。
【図５】本発明のシーケンス回路の一実施例の構成図である。
【図６】本発明のシーケンス回路の一例のタイミング図である。
【図７】Ｖｉｉ電位検出部の一例の構成図である。
【図８】シーケンサの一例の構成図である。
【図９】Ｖｎｎクランプ部の一例の構成図である。
【図１０】Ｖｂｌ／Ｖｃｐ生成部及びＶｂｌ／Ｖｃｐ電位検出部の一例の構成図である。
【図１１】本発明のシーケンス回路の他の実施例の構成図である。
【図１２】本発明のシーケンス回路を用いた一実施例の半導体装置である。
【符号の説明】
２０    シーケンス回路
２１    Ｖｉｉ電位検出部
２２    Ｖｂｌ／Ｖｃｐ生成部
２３    Ｖｂｌ／Ｖｃｐ電位検出部
２４    Ｖｎｎクランプ部
２５    Ｖｎｎ生成部
２６，２６−１，２６−２    シーケンサ
３０〜３２    センスアンプ
４１    モニタ部
５０    半導体装置
５１    電源回路
５２    周辺回路
５３    ＤＲＡＭコア
５４    起動回路
５５    各種生成回路
ｍ０１〜ｍ２０    ＭＯＳトランジスタ
ｎ０１〜ｎ０４    ノード
Ｒ１〜Ｒ５    抵抗
ｉｎｖ０１〜ｉｎｖ０６    インバータ
ｎｏｒ０１，ｎｏｒ０２    ＮＯＲ回路
【図１】
0004454830.tif 000002
【図２】
0004454830.tif 000003
【図３】
0004454830.tif 000004
【図４】
0004454830.tif 000005
【図５】
0004454830.tif 000006
【図６】
0004454830.tif 000007
【図７】
0004454830.tif 000008
【図８】
0004454830.tif 000009
【図９】
0004454830.tif 000010
【図１０】
0004454830.tif 000011
【図１１】
0004454830.tif 000012
【図１２】
0004454830.tif 000013