(57)【特許請求の範囲】
【請求項１】
基板上に平行配置された複数本の行線と、
前記行線と交差するように平行配置され、且つ前記行線と間隙を介して対向配置された複数本の列線と、
前記行線に隣接する領域と前記列線との間に設けられ、最上部が前記列線に接触し最下部が前記行線と離間して設けられた半導体膜と、
前記行線と前記列線との交差部にそれぞれ移動可能に配置され、前記行線と該行線に隣接する領域の前記半導体膜とを電気的に接続又は非接続にする可動導体と、
を具備したことを特徴とする記憶装置。
【請求項２】
前記列線と前記半導体膜との界面はショットキー接合であり、前記半導体膜の前記行線方向に平行な二つの面の一方に側壁絶縁膜が形成されていることを特徴とする請求項１記載の記憶装置。
【請求項３】
前記可動導体は移動可能な導電性粒子であり、該粒子の一部が前記行線に接触し、他の一部が前記半導体膜と接触することにより、前記行線と前記列線とを電気的に接続することを特徴とする請求項１又は２記載の記憶装置。
【請求項４】
前記可動導体は、前記行線と前記半導体膜との間の最短距離よりも長い導電性細線であり、該細線の一端が前記行線上に固定され、他端が前記半導体膜と選択的に接触されることを特徴とする請求項１又は２記載の記憶装置。
【請求項５】
前記行線を選択する行選択手段と、前記列線を選択する列選択手段と、前記行選択手段により選択された選択行線と前記列選択手段により選択された選択列線にそれぞれ所定の読み出し電圧を印加し、前記選択行線と前記選択列線との交差部に流れる電流を検出するデータ読み出し手段と、を更に具備したことを特徴とする請求項１〜４の何れかに記載の記憶装置。
【請求項６】
前記行線を選択する行選択手段と、前記列線を選択する列選択手段と、前記行選択手段により選択された選択行線と前記列選択手段により選択された選択列線にそれぞれ所定の書き込み電圧を印加し、前記交差部における前記可動導体を前記行線及び半導体膜に共に接触する位置と前記行線から離れる位置との間で移動させるデータ書き込み手段と、を更に具備したことを特徴とする請求項１〜５の何れかに記載の記憶装置。
【請求項７】
前記行線を選択する行選択手段と、前記列線を選択する列選択手段と、前記行選択手段により選択された選択行線と前記列選択手段により選択された選択列線にそれぞれ所定の消去電圧を印加し、前記交差部における前記可動導体を前記行線から離れる位置に移動させるデータ消去手段と、を更に具備したことを特徴とする、請求項１〜６の何れかに記載の記憶装置。
【請求項８】
基板上に、行線側絶縁膜及び半導体膜を積層したライン状構造部と第１の配線材料からなる行線とを交互に平行配置し、且つ少なくとも前記ライン状構造部と前記行線との境界では前記行線の上端よりも前記絶縁膜の上端の方を高く形成する工程と、
前記行線上の領域で前記絶縁膜及び半導体膜で挟まれた領域に、熱分解性ポリマーと導電性粒子との混合膜を埋め込み形成する工程と、
前記半導体膜及び前記混合膜上に第２の配線材料を成膜する工程と、
前記第２の配線材料を、前記行線と交差するように平行配置された複数本の列線となるようにエッチング加工し、且つ前記第２の配線材料と共に前記半導体膜及び前記混合膜をエッチング加工する工程と、
前記基板を加熱処理することにより、前記混合膜中のポリマーを分解して外部に排出する工程と、
前記列線上及び隣接する列線間に列線側絶縁膜を形成する工程と、
を含むことを特徴とする記憶装置の製造方法。
【請求項９】
基板上に、第１の配線材料からなり平行配置された複数本の行線を形成する工程と、
前記基板上に、前記行線上に空隙領域を規定するための構造体を形成する工程と、
前記空隙領域に熱分解性ポリマーと導電性粒子との混合膜を埋め込み形成する工程と、
前記混合膜上に第２の配線材料を成膜する工程と、
前記第２の配線材料を、前記行線と交差するように平行配置された複数本の列線となるようにエッチング加工し、且つ前記第２の配線材料と共に前記混合膜をエッチング加工する工程と、
前記基板を加熱処理することにより、前記混合膜中のポリマーを分解して外部に排出する工程と、
前記列線上及び隣接する列線間に絶縁膜を形成する工程と、
を含むことを特徴とする記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極間に配置した可動導体の移動を利用した記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が高くなるに伴い、これを構成するＬＳＩ素子の回路パターンは益々微細化している。このようなパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。メモリと呼ばれる記憶装置に関しても例外ではなく、高精度の加工技術を駆使して形成されたセルにおいて、記憶に必要となる一定の電荷を、より狭い領域で保持することが要請され続けている。
【０００３】
従来、ＤＲＡＭ，ＳＲＡＭ，フラッシュといった各種のメモリが製造されているが、これらは全てＭＯＳＦＥＴをメモリセルに使用しているため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、これが製品コストの上昇要因となっている（例えば、特許文献１，２参照）。
【０００４】
一方、このような微細加工の課題を根本的に解消する技術として、所望の分子構造を人工的に合成し、得られた分子の均一性を利用して、均一の特性の素子を得る試みがある。しかし、合成された分子を所望の位置に配置する技術や、配置された電極との電気的な接触を得ることに大きな課題がある。さらに、このような素子は極少数の電荷を用いて記憶を行うため、自然放射線等の外乱による誤動作の確率が非常に大きくなる課題を抱えている。
【非特許文献１】応用物理  第６９巻  第１０号  pp1233 −1240，2000年「半導体メモリ；ＤＲＡＭ」
【非特許文献２】応用物理  第６９巻  第１２号  pp1462 −1466，2000年「フラッシュメモリー，最近の話題」
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように、従来から用いられているＭＯＳＦＥＴをセルに使用したメモリは、パターンの微細化に伴い、パターンの寸法精度や位置合せ精度が厳しくなり、技術的な困難に加えて、製造コストの上昇要因を抱えている。一方、分子構造を利用したメモリは、分子の操作や電極との接触に関する課題に加えて、外乱による誤動作の確率が大きいことが懸念されている。
【０００６】
本発明は、上記の事情を考慮して成されたもので、その目的とするところは、製造が容易で外乱の影響を受け難い高集積の記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００８】
即ち、本発明の一態様は、電極間に配置した導電性可動体の移動を利用した記憶装置であって、基板上に平行配置された複数本の行線と、前記行線と交差するように平行配置され、且つ前記行線と間隙を介して対向配置された複数本の列線と、前記行線に隣接する領域と前記列線との間に設けられ、最上部が前記列線に接触し最下部が前記行線と離間して設けられた半導体膜と、前記行線と前記列線との交差部にそれぞれ移動可能に配置され、前記行線と該行線に隣接する領域の前記半導体膜とを電気的に接続又は非接続にする可動導体と、を具備したことを特徴とする。
【０００９】
また、本発明の別の一態様は、上記の記憶装置の製造方法であって、基板上に、行線側絶縁膜及び半導体膜を積層したライン状構造部と第１の配線材料からなる行線とを交互に平行配置し、且つ少なくとも前記ライン状構造部と前記行線との境界では前記行線の上端よりも前記絶縁膜の上端の方を高く形成する工程と、前記行線上の領域で前記絶縁膜及び半導体膜で挟まれた領域に、熱分解性ポリマーと導電性粒子との混合膜を埋め込み形成する工程と、前記半導体膜及び前記混合膜上に第２の配線材料を成膜する工程と、前記第２の配線材料を、前記行線と交差するように平行配置された複数本の列線となるようにエッチング加工し、且つ前記第２の配線材料と共に前記半導体膜及び前記混合膜をエッチング加工する工程と、前記基板を加熱処理することにより、前記混合膜中のポリマーを分解して外部に排出する工程と、前記列線上及び隣接する列線間に列線側絶縁膜を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、行線と列線との間の導電性可動体の存在位置を利用することにより、記憶装置として機能させることができる。そしてこの場合、メモリ部の回路パターンとしては第１の電極と第２の電極の配線を形成するのみで済み、構造が極めて簡単であり、ＭＯＳＦＥＴを用いた場合に比してセル内での位置合わせやパターン寸法精度が緩くなるため、製造コストを抑えることができる。さらに、データの記憶に、電荷の蓄積ではなく導電性可動体の存在位置を利用しているため、外乱の影響に強い耐性を有する。
【発明を実施するための最良の形態】
【００１１】
発明の実施形態を説明する前、本発明者らが既に提案した記憶装置（特願２００４−１７１２６０）について説明する。
【００１２】
図１は、上記の先願に係わる記憶装置のセル部構成を示す斜視図である。
【００１３】
第１の基板１０の表面部に、平行配置された複数本の行線１１が埋め込み形成され、第２の基板２０の表面部に、平行配置された複数本の列線２１が埋め込み形成されている。そして、これらの基板１０，２０は、各々の表面部を向かい合わせ、行線１１と列線２１が互いに直交する関係となるように、一定の間隙ｄを介して対向配置されている。
【００１４】
ここで、通常のＭＯＳ型メモリセルに合わせて、行線１１をワード線と称し、列線２１をビット線と称することにする。
【００１５】
ワード線１１とビット線２１との交差部がメモリセルに相当し、各々の交差部のワード線１１とビット線２１との間隙内に、隣接する電極間を移動可能な微粒子３０が選択的に配置されている。ここで、微粒子３０は、ワード線１１及びビット線２１に垂直な方向のみではなく、ワード線１１或いはビット線２１と平行な方向にも移動が可能となっている。即ち、基板１０，２０の対向方向と共に、隣接するワード線間又は隣接するビット線間で移動可能となっている。
【００１６】
このような構造では、第１の基板１０に設けるワード線１１及び第２の基板２０に設けるビット線２１は単なるラインアンドスペースのパターンであり、ワード線１１とビット線２１とは直交する位置関係であれば良く、ワード線方向及びビット線方向へのずれを考慮する必要はない。従って、製造の際にセル内の位置合せ精度が不要であり、製造を容易に行うことが可能となる。
【００１７】
図２を用いて、本構造の動作原理を解説する。図２は、本実施形態の動作原理を説明するための模式図であり、図１のＡ−Ａ断面に相当する。
【００１８】
電極（ワード線１１，ビット線２１）上の半径ａの微粒子３０が電荷ｑを帯び、微粒子３０が電極に印加された電圧による電場Ｅの中に置かれると、この微粒子３０には、電荷が電場より受ける力に加えて、電極に誘起される鏡像電荷、及び鏡像双極子から受ける力が加わる。そして、これらの合力Ｆは電極が無限に広い場合で近似すると、以下の（１）式で与えられる。
【数１】
0004435054.tif 000002
【００１９】
但し、ε0 は真空の誘電率（約８．８５×１０-12Ｆ／ｍ）、εr は微粒子の比誘電率である。
【００２０】
間隙が大気中の場合には、厳密には誘電率の補正が必要となるが、その差は極めて小さいので無視することが可能であり、（１）式をそのまま使用することができる。電荷ｑは必ず素電荷ｅ（約１．６×１０-19 Ｃ）の整数倍となるので、ｑ＝ｎｅと表すことができる。また、電場Ｅは、対向する電極間の電位差をＶ、間隔をｄとすると、Ｅ＝Ｖ／ｄで近似できる。
【００２１】
一方、微粒子３０の静電容量ＣはＣ＝４πε0 ａで与えられ、これによる帯電エネルギーは（１／２）ｑ2 ／Ｃ＝ｎ2 ｅ2 ／８πε0 ａとなる。このエネルギーを越えるエネルギーを有する電子（或いは正孔）のみが微粒子３０へ移動可能となる、クーロン障壁と呼ばれる現象が存在する。このため、ｅＶ＞ｎ2 ｅ2 ／８πε0 ａを満たす電位差Ｖの場合にのみ、ｎ個目の電子（或いは正孔）が微粒子３０へ移動する。これらの事情を考慮して、（１）式で規定される微粒子３０に働く力Ｆをグラフ化すると、図３を得る。
【００２２】
図３は、ｎ＝１とｎ＝２の場合のみを示すが、本実施形態の説明には十分である。前述のクーロン障壁の存在のため、各帯電状態は図中の点線Ａ１，Ａ２で示された個所よりも右側で実現すると共に、帯電しても電場がある一定以上の強度になるまでは、鏡像による引力が勝り、微粒子が電極から離脱しないことが分かる。最も重要なことは、図３にハッチングで示した区間では、必ずｎ＝１の条件で離脱が発生することである。なお、図３中のＥ１はｎ＝１の場合に離脱に必要な下限電界、Ｅ２はｎ＝２の場合に帯電に必要な下限電圧（クーロン障壁）を示している。
【００２３】
電極から離脱した微粒子は加速されて反対電極に到達し、そこで電荷を放出すると共に、新たに反対符号の電荷を受け取り、再び離脱して元の電極へ到達する、という過程を繰り返す。この一連の過程によって電荷が運ばれるため、電極間の電流として検出することが可能である。前述のように、これらの過程が必ずｎ＝１で発生すると、一定電流が流れることとなり、微粒子の有無が容易に検出可能となる。さらに、同じ電極間に２個の微粒子が存在した場合、電荷を運ぶ担体が２倍になることに加え、移動距離が短くなるため、２倍以上の電流が検出されることから、微粒子が２個有ることが明確に検出可能である。
【００２４】
具体的には、微粒子の半径ａを１０ｎｍ、電極の間隔ｄを６０ｎｍとすると、上述のｎ＝１の状態での微粒子の離脱と往復運動は、電極間電圧Ｖが０．２２Ｖから０．２９Ｖの範囲で起こる。電極間電圧Ｖを０．２８Ｖとし、交点を選択する上側の電極にＶ／２に相当する＋０．１４Ｖを、交点を選択する下側の電極に−Ｖ／２に相当する−０．１４Ｖを印加し、他の電極を０Ｖに設定した。この場合に、選択された交点に存在する離脱直後の微粒子に働く力は約０．２ｐＮであり、片道の運動に要する時間は約７０ｎｓｅｃと見積もられる。そして、微粒子１個の片道運動につき１個の電荷が運ばれるため、約２ｐＡの電流が検出されることが分かる。従って、この電流を測定することにより、上下の電極の交点に存在する微粒子の有無（数）を検出することが可能である。
【００２５】
同時に、近傍の微粒子、特に同一電極上の隣接する部分に存在する微粒子にも、電場が印加されるが、その強度は距離に反比例する。このため、電極の横方向のピッチｐを４０ｎｍとすると、直近の微粒子に対する電場は約８３％、第２近接の微粒子に対する電場は約７３％に減少する。前述の、電極間電圧Ｖが０．２８Ｖの場合、直近の微粒子は離脱が可能であるが、第２近接の微粒子に加わる電場は離脱に必要な下限に達することは無い。このため、直近の微粒子のみが相互作用の対象となり、後に記すように、書き込み動作に利用される。なお、電極間電圧Ｖを０．２６Ｖ以下とすると、直近の微粒子に加わる電場も離脱に必要な下限に達しないため、相互作用の無い、読み出し専用モードとして利用することが可能である。
【００２６】
また、本実施形態を構成する最小の単位は、１本の線状電極と、これに間隙を介して対向する少なくとも２個の電極と、間隙中に配置される少なくとも１個の微粒子であり、この微粒子が電極間を二次元的に移動可能であることを利用して情報の記憶を行っていることが分かる。
【００２７】
なお、各パラメータの大きさは、上述の例に限定されることなく幅広い範囲から選択することが可能であり、先の近似に基づくと以下に述べる範囲が原理的に可能となる。式を簡単にするために、電極の間隔ｄと微粒子の半径ａの比をｋ（ｄ＝ｋａ）、電極の横方向のピッチｐと電極の間隔ｄの比をκ（ｐ＝κｄ）とし、ｂ及びβを以下の（２）（３）式で定義する。
【数２】
0004435054.tif 000003
【００２８】
このとき、相互作用のあるモードで使用する場合には、以下の（４）式の成り立つ範囲でパラメータを選択することが可能となる。
【数３】
0004435054.tif 000004
【００２９】
また、読み出し専用モードで使用する場合には、以下の（５）式の成り立つ範囲でパラメータを選択することが可能となる。
【数４】
0004435054.tif 000005
【００３０】
一方、上述のように第２近接の微粒子との相互作用を引き起こさないためには、予め以下の（６）式の成り立つ設計とするか、（７）式の成り立つ条件で使用することが必要となる。
【数５】
0004435054.tif 000006
【００３１】
さらに、選択した交点への電圧印加に関しても、上述のように電極間電圧Ｖを＋Ｖ／２と−Ｖ／２に分けて上下の選択線に印加する方法に限らず、クロストークの発生しない以下の条件を満たす範囲で選択することが可能である。非選択線の電位を０Ｖとし、上下の選択線に印加する電圧の絶対値を比較して、大きい方をＶｍとして、電極間電圧Ｖとの比をγとする（Ｖｍ＝γＶ、０．５≦γ≦１）。このとき、以下の（８）式が成り立つ条件で使用するか、予め（９）式の成り立つ設計とすることが要請される。
【数６】
0004435054.tif 000007
【００３２】
参考として、先の例における各パラメータの値を明示すると、ｋ＝６，κ＝２／３，ｂ＝１．０２５，β＝１．３９×１０9［１／Ｖ・ｍ］，γ＝０．５である。
【００３３】
交点間の相互作用は、直近の４箇所のみを考えれば良く、実際に起きる現象は、選択した交点への直近領域からの微粒子の移動であるが、前述の電場分布の例では、移動は水平方向には起きず、必ず上下方向の移動を伴う。即ち、図４に示すように、選択した交点３１と共通の配線上の微粒子３０が、選択した交点３１の上下反対側に移動する特徴があり、例え直近に微粒子が存在しても、共通の配線上に存在しない場合には移動は起きない。
【００３４】
従って、ある交点ａに存在する微粒子を、直近の別の交点ｂに確実に移動させたい場合には、次のようにする必要がある。即ち、交点ｂに所定の電圧を印加し、交点ｂで検出される電流が既定の値となるか否かを確認し、既定の値とならなかった場合には交点ａに電圧を印加することにより交点ａでの微粒子の上下位置を振り動かし、再び交点ｂに所定の電圧を印加する、という手順を、交点ｂで検出される電流が既定の値となるまで繰り返す必要がある。
【００３５】
この事情を鑑み、本記憶装置への書き込み方法として、図５に模式的に示される三つの例が用いられる。なお、図５に示されている部分は、図６のメモリセル配列４１の一部であり、従来のメモリと同様に、各行配線には行デコーダ４２が、各列配線には読み出し回路を含むドライバ４３と列デコーダ４４が接続されている。さらに、各デコーダ４２，４４には、アドレスデータの付与とデータ入出力のための上位ブロック４５が接続されている。このような構成にすることにより、同一行に含まれる全ての列の情報を、一度に一括して読み出すことが可能となる。
【００３６】
図５（ａ）は、一つの交点で一つのセルを構成し、そこに１ビットの情報を割り当てる方式で、該当交点に存在する微粒子の数が所定の値よりも大きいか小さいかの情報に基づき、該当ビットが“０”であるか“１”であるかを記憶する。微粒子数の大小関係と、ビットの“０”，“１”の対応関係には任意性があり、どちらを選択することも可能であるが、ここでは微粒子数が所定値よりも小さい場合をビット値“０”に、大きい場合をビット値“１”に対応させる。前述のように、交点に存在する微粒子の数と交点に流れる電流には明確な対応があるので、このビット情報の読み出しは、前述の読み出しモードの電圧を印加した状態で、該当交点に流れる電流を所定の基準値と比較することにより行う。
【００３７】
読み出しは、任意の交点を選択する、いわゆるランダム・アクセスが可能であるが、書き込みには、以下のような手法を用いる。メモリセル配列４１の最終行の外側に微粒子の貯留所を形成しておき、まず、ここからメモリセルの最終行（第ｎ行）の交点のうち、メモリセルの第１行に書き込む予定のデータ列に対応する交点に所定の電圧を印加して微粒子を取り込む。
【００３８】
具体的には、行デコーダ４２により最終行（第ｎ行）のみを選択した状態で、第１行にビット値“１”を書き込む予定の列のみ列デコーダ４４により選択し、最終行（第ｎ行）に第１行の内容を形成する。次に、列デコーダ４４の選択状態を保ったまま、行デコーダ４２の操作により、最終行（第ｎ行）の選択をオフとし、第（ｎ−１）行の選択を行う。
【００３９】
前述のように、一度の操作では全ての微粒子が第ｎ行から第（ｎ−１）行へ移動しない場合がある。そこで、このまま各列の電流を検出して第（ｎ−１）行の内容を読み出し、所望の状態になっていない場合には、第（ｎ−１）行の選択をオンのまま第ｎ行の選択もオンとし、１クロック・サイクル以上経過した後に第ｎ行の選択をオフとし、再度第（ｎ−１）行のデータの内容を確認する、という一連の作業を、第（ｎ−１）行の内容が所望の状態となるまで繰り返す。第ｎ行の選択をオンにする際に、第（ｎ−１）行の選択もオンのままとしておくことにより、微粒子が第（ｎ−１）行から第ｎ行へ後戻りすることを防止しつつ、第ｎ行に残された微粒子の上下位置を振り動かすことが可能である。
【００４０】
引き続き、列デコーダ４４の選択状態を保ったまま、同様な行デコーダ４２の操作により第（ｎ−１）行の内容を第（ｎ−２）行へ移動させる。
【００４１】
この操作を順に繰り返すことにより、第１行の内容を所望の状態に設定することができる。同様に、第２行に書き込む予定のデータ列も、第ｎ行から順に移動させることにより第３行まで転送するが、最後に第２行へ移動させる前に、まず第１行の選択をオンとした状態で、第２行の選択をオンにする操作を行う。これにより、第１行に存在する微粒子が第２行へ後戻りすることを防止しつつ、第３行の微粒子を第２行へ移動させることが可能となる。
【００４２】
以下、同様に第３行への書き込みを行うが、最後の第４行から第３行に移動させるまでの間、第１行及び第２行の選択をオンのままとしておいてもかまわない。なお、第ｎ行から第４行までの移動の間、第１行及び第２行の選択をオフとする場合には、書き込んであるデータの保護のために両者のオフと再オンは同時に行う必要がある。以下同様に、第４行への書き込み、第５行への書き込み、第ｎ行への書き込み、と実行することにより、メモリセル内の全てのデータを所望の状態に設定することができる。
【００４３】
消去の際には、列デコーダ４４で全ての列を選択した状態で、書き込みの際と同様な手順を用いて、第ｎ行の微粒子を全て貯留所に移動し、引き続き、第（ｎ−１）行の微粒子を第ｎ行を経由して貯留所へ移動する。この手順を順次第１行の微粒子まで行うことにより、全ての微粒子をメモリセル配列から取り除き、消去動作が完了する。本方式は、書き込み・消去動作が複雑であるが、集積度が高くなる利点がある。
【００４４】
図５（ｂ）は、二つの隣接する交点で構成されるセルに１ビットの情報を割り当てる方式で、二つの交点のどちらに多くの微粒子が存在するかに対応して、該当ビットが“０”であるか“１”であるかを記憶する。隣接する交点を上下方向にするか左右方向にするか、或いは上下・左右のどちらに多くの微粒子が存在する場合をビット値“１”に対応させるかについては任意性がある。図示された例では、行方向に並んだ左右の組を用い、右側の交点に存在する微粒子の数が左側よりも多い場合にビット値“１”を対応させ、右側の交点に存在する微粒子の数が左側よりも少ない場合にビット値“０”を対応させている。
【００４５】
この方式におけるビット情報の読み出しは、該当する交点を行デコーダ４２及び列デコーダ４４によって選択し、右側交点を流れる電流から左側交点を流れる電流を引いた値の正負に応じて、ビット値“１”或いは“０”を対応させることにより行う。
【００４６】
具体的には、右側交点を流れる電流を基準抵抗を用いて電圧変換した後に差動増幅器のプラス入力端に入力し、左側交点を流れる電流を基準抵抗を用いて電圧変換した後に差動増幅器のマイナス入力端に入力し、差動増幅器の出力の符号を検出することによって、符号の正負に対応してビット値“１”或いは“０”を対応させる。この読み出し方法は、共通の行アドレス線を流れる電流の差分を用いてビット値の判定を行うため、行アドレス線の抵抗ばらつき等の存在する場合にも高精度に検出が可能であり、マージンの拡大を図ることが可能である。列アドレス線に関しても、高密度の隣接する配線を用いて差分検出を行っているので、大域的な抵抗ばらつきには同等の効果があることが分かる。
【００４７】
従来のように、セル毎に駆動ＭＯＳＦＥＴを設ける記憶装置では、ＭＯＳＦＥＴの閾値制御が必要なため、線幅の１０％以下、望ましくは５％以下の線幅ばらつきに抑える必要があった。これに対し本実施形態を用いることにより、そのような厳しい線幅制御を必要とせず、容易にセルを構成することが可能となる。
【００４８】
書き込みは、“１”を書き込む場合には、まず該当セルの右側交点を行デコーダ４２及び列デコーダ４４を用いて選択し所定の電圧を所定の時間印加する。前述のように、一度の操作では微粒子が移動しない場合があるので、この状態で読み出し操作、即ち右側交点と左側交点を列デコーダ４４により選択し、両者を流れる電流の比較を行う。所望の状態となっていない場合には、再び右側交点を行デコーダ４２及び列デコーダ４４を用いて選択して所定の電圧を所定の時間印加し、再度該当セルのデータの内容を確認する、という一連の動作を所望の状態となるまで繰り返す。
【００４９】
或いは、該当セルの右側交点を行デコーダ４２及び列デコーダ４４を用いて選択し所定の電圧を所定の時間印加し、このまま左側交点を追加選択して該当両交点の電流を検出し、該当セルの内容を読み出す。そして、読み出し結果が所望の状態になっていない場合には、右側交点の選択をオンのまま左側交点の選択をオフとし、１クロック・サイクル以上経過した後に左側交点の選択をオンとし、再度該当セルのデータの内容を確認する、という一連の作業を所望の状態となるまで繰り返す。
【００５０】
この方法では、デコーダ４２，４４による選択と非選択の切り替え回数を節減することが可能となる。“０”を書き込む場合には、“１”を書き込む場合と左右を入れ替えてやればよく、まず該当セルの左側交点を行デコーダ４２及び列デコーダ４４を用いて選択し所定の電圧を所定の時間印加する。前述のように、一度の操作では微粒子が移動しない場合があるので、この状態で読み出し操作、即ち左側交点と右側交点を列デコーダ４４により選択し、両者を流れる電流の比較を行う。所望の状態となっていない場合には、再び左側交点を行デコーダ４２及び列デコーダ４４を用いて選択して所定の電圧を所定の時間印加し、再度該当セルのデータの内容を確認する、という一連の動作を所望の状態となるまで繰り返す。
【００５１】
或いは、デコーダ４２，４４による選択と非選択の切り替え回数を節減する場合には、該当セルの左側交点を行デコーダ４２及び列デコーダ４４を用いて選択し所定の電圧を所定の時間印加し、このまま右側交点を追加選択して該当両交点の電流を検出し、該当セルの内容を読み出す。そして、読み出し結果が所望の状態になっていない場合には、左側交点の選択をオンのまま右側交点の選択をオフとし、１クロック・サイクル以上経過した後に右側交点の選択をオンとし、再度該当セルのデータの内容を確認する、という一連の作業を所望の状態となるまで繰り返す。
【００５２】
先の例と異なり、書き込みに関してもランダム・アクセスが可能であることが本方式の特徴の一つとなる。なお、図示された例では一つのセル内で１個の微粒子を左右でやり取りする形が描かれているが、一つのセルで２個以上の複数の微粒子を保持し、その中の少なくとも１個以上をやり取りすることによっても書き込みは可能である。これは、読み出しの原理上、左右の交点の微粒子数の大小関係が入れ替われば、ビット値が反転することによるものである。一例をあげると、セル内に３個の微粒子が存在する場合、１個の微粒子のやり取りによって、左右の交点の微粒子数が２対１の場合と１対２の状態を形成することが可能となり、それぞれビット値“０”と“１”に対応していることが分かる。
【００５３】
図５（ｃ）は、四つの交点で構成されるセルに１ビットの情報を割り当てる方式で、四つの交点を、右上がりの対角線の２個の交点（Ｂ，Ｃ）と、右下がりの対角線の２個の交点（Ａ，Ｄ）の、二つの組に分けて、どちらの組に多くの微粒子が存在するかに対応して、該当ビットが“０”であるか“１”であるかを記憶する。どちらの組に多くの微粒子が存在する場合をビット値“１”に対応させるかについては任意性がある。図示された例では、右上がりの対角線の組に存在する微粒子の数が右下がりの対角線の組よりも多い場合にビット値“１”を対応させ、右上がりの対角線の組に存在する微粒子の数が右下がりの対角線の組よりも少ない場合にビット値“０”を対応させている。
【００５４】
このビット情報の読み出しは、該当する四つの交点を行デコーダ４２及び列デコーダ４４によって選択し、右上がりの対角線の組を流れる電流の和から右下がりの対角線の組を流れる電流の和を引いた値の正負に応じて、ビット値“１”或いは“０”を対応させることにより行う。
【００５５】
具体的には、交点Ｂを流れる電流を基準抵抗を用いて電圧変換した後に差動増幅器のプラス入力端に入力し、交点Ａを流れる電流を基準抵抗を用いて電圧変換した後に差動増幅器のマイナス入力端に入力する。そして、差動増幅器の出力を検出することによって交点Ｂに存在する微粒子数から交点Ａに存在する微粒子数を引いた値を得て、この値（交点Ｂ−交点Ａ）をドライバ内に一時的に保管する。次に、交点Ｄを流れる電流を基準抵抗を用いて電圧変換した後に差動増幅器のプラス入力端に入力し、交点Ｃを流れる電流を基準抵抗を用いて電圧変換した後に差動増幅器のマイナス入力端に入力する。そして、差動増幅器の出力を検出することによって、交点Ｄに存在する微粒子数から交点Ｃに存在する微粒子数を引いた値（交点Ｄ−交点Ｃ）を得る。
【００５６】
その後、先にドライバ内に一時保管した（交点Ｂ−交点Ａ）の値から、（交点Ｄ−交点Ｃ）の値を引くことにより、（交点Ｂ＋交点Ｃ−交点Ａ−交点Ｄ）の値を得る。この値の符号の正負に対応してビット値“１”或いは“０”を対応させる。
【００５７】
この読み出し方法は、共通の行及び列アドレス線を流れる電流の差分を用いてビット値の判定を行うため、行及び列アドレス線の抵抗ばらつき等の存在する場合にも高精度に検出が可能であり、マージンの拡大を図ることが可能である。従来のように、セル毎に駆動ＭＯＳＦＥＴを設ける記憶装置では、ＭＯＳＦＥＴの閾値制御が必要なため、線幅の１０％以下、望ましくは５％以下の線幅ばらつきに抑える必要があった。これに対し本実施形態を用いることにより、そのような厳しい線幅制御を必要とせず、容易にセルを構成することが可能となる。
【００５８】
書き込みは、“１”を書き込む場合には、該当セルの交点Ｂ及び交点Ｃを行デコーダ４２及び列デコーダ４４を用いて順次選択し所定の電圧を印加する。先の例と異なり、交点Ｂへの一度の電圧印加と交点Ｃへの一度の電圧印加により、書き込み動作は完了する。これは前述の通り、行アドレス線上の微粒子は行アドレス線に沿った方向に、列アドレス線上の微粒子は列アドレス線に沿った方向に移動するためである。例えば、交点Ａに存在している微粒子は、交点Ｂと交点Ｃの二方向から微粒子を引き寄せることにより、行アドレス線上に存在している場合でも列アドレス線上に存在している場合でも、移動することが可能なためである。
【００５９】
なお、記憶の信頼性を増すために、書き込み直後に読み出し操作を行い、書き込んだ情報が正しく記憶されていることを確かめてもかまわない。同様に、“０”を書き込む場合には、該当セルの交点Ａ及び交点Ｄを行デコーダ４２及び列デコーダ４４を用いて順次選択し所定の電圧を印加すればよく、交点Ａへの一度の電圧印加と交点Ｄへの一度の電圧印加により、書き込み動作は完了する。
【００６０】
このように、本方式では書き込み動作を簡単に短時間で行うことのできる利点がある。また、本方式においても、読み出し・書き込み共にランダム・アクセスが可能であることが特徴の一つとなる。なお、図示された例では一つのセル内で２個の微粒子を異なる対角線の組でやり取りする形が描かれているが、一つのセルで１個或いは３個以上の複数の微粒子を保持し、その中の少なくとも１個以上をやり取りすることによっても書き込みは可能である。これは、先の例と同様に、読み出しの原理上、異なる対角線上の交点の組に存在する微粒子数の大小関係が入れ替われば、ビット値が反転することによるものである。
【００６１】
これまでに説明したように、本実施形態では、情報の読み書きには電荷を用いているが、記憶には蓄積された電荷ではなく微粒子の存在位置を用いているため、記憶内容が自然放射線の影響を受けにくい特徴がある。さらに、微粒子の大きさが前述の例のように１０ｎｍのオーダーなので、微粒子に働く重力は高々１０-18 Ｎ程度に過ぎず、微粒子に働く重力や外部衝撃に起因する微粒子の運動は無視することが可能であり、当然のことではあるが、磁性も利用していないので、磁場の影響を受けることもなく、外乱の影響を極めて受けにくい記憶装置となる。
【００６２】
図７は、上記の記憶装置の全体構成を示す斜視図である。
【００６３】
通常のＳｉ基板５１上に、通常用いられるプロセスにより配線層を含むＣＭＯＳ回路５２が構成され、この上に複数のメモリセル部５４を含む層５３が形成されている。図７の個々のメモリセル部５４が前記図６のメモリセル配列４１に対応し、また、図６のドライバ・デコーダ及び上位ブロックを含む、通常のメモリにおいて周辺回路と呼ばれている部分が図７のＣＭＯＳ回路５２に含まれている。
【００６４】
なお、ＣＭＯＳ回路５２は、メモリセル部５４との接続部を除き、メモリセル部５４の配線よりも緩い、９０ｎｍデザインルールで設計製作を行った。１個のメモリセル部５４は約１１μｍ角の領域を占有し、２５６×２５６の交点を含む。各メモリセル部５４の周囲にＣＭＯＳ回路５２との電気的接続部を有し、これらのメモリセル部５４と周辺の接続部を単位としたブロックが、マトリックス状に配置されている。さらに、メモリセル部５４を含む層５３にはスルーホールが形成され、ＣＭＯＳ回路５２の入出力部と電気的な結合を有する端子から構成される、装置の入出力部５５が、図７に示すように、メモリセル部５４を含む層５３の端部に形成されている。
【００６５】
このような構成により、ＣＭＯＳ回路５２の保護膜に相当する部分をメモリセル部５４に形成される絶縁膜で兼用することが可能となり、一方、メモリセル部５４とＣＭＯＳ回路５２が垂直方向に結合するため、チップ面積の増大を伴わずに動作時間の短縮や同時に読み書きできるセル数の大幅な増加が可能となる。なお、装置の入出力部５５は、通常の半導体装置と同様にパッケージ工程においてリードフレームにボンディングされる。
【００６６】
また、前述のように１個のメモリセル部５４には２５６×２５６の交点が存在するので、四つの交点で構成されるセルに１ビットの情報を割り当てる場合には、１２８×１２８＝１６３８４ビットの情報を割り当てることが可能である。しかし、メモリの信頼度を向上させるために、この一部に誤り訂正符号ビットを割り当てて用いることもある。例えば、外部との入出力データ８ビットにつき１ビットの誤り訂正符合ビットを割り当てると、同じ配列には約１４３３６〜１４５６３ビットの正味の情報を割り当てることになる。これにより、同一配列に収納することのできる情報量は減少するが、メモリの信頼性を大幅に向上することが可能となる。
【００６７】
誤り訂正符合は、メモリセル部５４内の同一行内に配置する場合や、同一のメモリセル部５４内に配置する場合、或いはデータも含めて複数のメモリセル部５４に分散して配置する場合が可能であり、ＣＭＯＳ回路５２により、いずれの配置を行うかを決めることができる。高速のデータ読み書きのためには、メモリセル部５４内の同一行内に配置することが望ましく、データの冗長性を増すためには、できる限り広い範囲にデータが分散していることが望ましいので、複数のメモリセル部５４に分散して配置する方が有利である。同一のメモリセル部５４内に配置する場合は、両者の中間的な特性となる。
【００６８】
さらに、通常のメモリと同様に、製造時の欠陥を救済するリダンダンシ回路に対応して、メモリセル部５４内に予備の行配線と列配線を備えておくことにより、製造歩留まりを向上させることが可能である。本実施形態では、１個のメモリセル部５４の大きさが約１１μｍ角と小さいので、メモリセル部５４の予備を設けておくことにより、２５６×２５６の交点を含むブロックを一括して回路的に入れ替えて、欠陥を救済する方法も可能である。
【００６９】
そして、救済回路とは別に、メモリセル部５４の周辺部に記憶領域として使用しない行配線或いは列配線、或いは行配線と列配線の両方を配置しておくことにより、メモリセル部５４の内部で微粒子の過不足が発生した場合に、微粒子を供給或いは保管しておく領域を確保することが可能となる。この領域は、行デコーダ，列デコーダ，ドライバ等の回路は、記憶領域として用いる部分と同様に接続されており、外見上の差異は無い。機能の差を与えているのはＣＭＯＳ回路５２の上位ブロックであり、具体的には次のような初期化手順で利用される。
【００７０】
まず、メモリセル部５４内の各交点に順次所定の電圧を印加して流れる電流を測定し、各交点に存在する微粒子の数を測定する。次に、記憶領域として用いる部分に微粒子の数の過不足があった場合には、隣接する交点に順次微粒子を動かすことにより、過不足を解消する。この際、記憶領域全体で不足がある場合には、記憶領域外の保管領域から微粒子を供給する。逆に、記憶領域全体で微粒子が過剰の場合には、記憶領域外の保管領域に微粒子を収納する。最後に、記憶領域の交点に存在する微粒子の数を再測定し、所定の微粒子数となっていることを確認する。
【００７１】
本発明の実施形態は、上記の記憶装置を更に発展させたものである。以下、本発明の詳細を図示の実施形態によって説明する。
【００７２】
（第１の実施形態）
図８及び図９は、本発明の第１の実施形態に係わる記憶装置のセル部構成を説明するためのもので、図８は斜視図、図９は断面図である。
【００７３】
基板１００の表面部に複数本の行線１１１と絶縁膜１１２が交互に形成され、行線１１１に所定距離離間して複数本の列線１２１が形成されている。そして、行線１１１と列線１２１との間には導電性粒子１３０が配置されている。即ち、平行配置された複数本の行線１１１と、同じく平行配置された複数本の列線１２１が、線方向が交差するように間隙１１３を介して対向配置され、これらの間隙１１３内に、可動導体の代表例として、電極間を移動可能な導電性粒子１３０が配置されている。ここで、通常のＭＯＳ型メモリセルに合わせて、行線１１１をワード線と称し、列線１２１をビット線と称することにする。
【００７４】
なお、列線１２１には、行線１１１と対向する面に、行線１１１の周期と同一周期で、半導体領域の凸部（半導体膜）１１４が設けられている。そして、凸部１１４のビット線方向の二つの面の一方には、側壁絶縁膜１１５が形成されている。
【００７５】
このような構造では、ワード線１１１及びビット線１２１は単なるラインアンドスペースのパターンであり、ワード線１１１とビット線１２１とは直交する位置関係であれば良く、ワード線方向及びビット線方向へのずれを考慮する必要はない。従って、後述のように、製造の際のセル内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。
【００７６】
このように、基本的な構成は図１と類似しているが、本実施形態では、粒子の有無ではなく、粒子によってワード線１１１とビット線１２１とが電気的に接続されているか否かで記憶状態を判定するようになっている。
【００７７】
なお、図８及び図９に示されている部分は、前記図６のメモリセル配列４１の一部であり、従来例のメモリと同様に、各行配線には行デコーダ４２が、各列配線には読み出し回路を含むドライバ４３と列デコーダ４４が接続されている。このような構成にすることにより、同一行に含まれる全ての列の情報を、一度に一括して読み出し及び書き込みすることが可能となる。
【００７８】
ビット線１２１と半導体領域の凸部１１４の接合部は、いわゆるショットキー接合を形成しており、ダイオードとして機能する。このダイオードを、いわゆるクロスポイント型メモリセルのセル選択ダイオードとして利用する。ここで、このセル選択ダイオードの働きについて、簡単に説明する。
【００７９】
図１０はメモリセルをスイッチに置き換えて、クロスポイント型メモリセル配列を等価回路で表した回路図であり、図１０（ａ）はセル選択ダイオードがある場合、図１０（ｂ）はセル選択ダイオードが無い場合を示す。図１０において、選択されたセル１３５のＯＮ／ＯＦＦの読み出しは、このセル１３５の交点を構成するビット線とワード線に電圧を印加し、電流の有無を検出することにより行われる。
【００８０】
セル選択ダイオードの無い図１０（ｂ）の場合、図示したように、周辺のＯＮとなっているセルを経由した電流経路が存在するため、セル１３５がＯＦＦであるにも拘わらず、あたかもセル１３５がＯＮである場合と同様の電流が検出されてしまい、誤読み出しが発生する。このような経路は図示したもの以外にも並列に多数存在するので、セル配列の外部から各セルのＯＮ／ＯＦＦを判定することは困難である。
【００８１】
これに対し、セル選択ダイオードの備えられている図１０（ａ）の場合には、問題となっている電流経路中にダイオードが逆方向に挿入されているため、この経路を介した電流は極めて小さくなり、誤読み出しを回避することができる。他の迂回路に関しても、必ず一度はダイオードを逆方向に流れない限り、交点を構成するビット線とワード線を接続することは不可能であるため、誤読み出しの完全な回避が可能となる。
【００８２】
図１１〜図１４を用いて、本実施形態の動作状況を説明する。
【００８３】
図１１は、読み出し時の電圧印加状況を示した断面図である。読み出し電圧をＶｒとすると、ビット線１２１には＋Ｖｒ／２を印加し、ワード線１１１には、読み出す情報の含まれている選択ワード線には−Ｖｒ／２、非選択のワード線には＋Ｖｒ／２を印加する。なお、前述のように、同一行に含まれる全ての列の情報を一括して読み出すので、ビット線１２１には選択／非選択の区別は無い。この電圧印加状態においてはビット線１２１と非選択ワード線の電位が同一のため、非選択ワード線に接続されたセルには電流は流れないので、ビット線１２１に流れる電流を検出することにより、選択ワード線上の各セルを流れる電流を検出することができる。
【００８４】
なお、電流の検出は、よく行われているように、ビット線に直列に電流−電圧変換のための抵抗を接続し、この抵抗の両端の電圧を検出することにより行った。具体的には、抵抗の両端を電圧アンプに入力し、アンプ出力電圧が閾値を超えているか否かを比較器により判定した。各セルにおいて、導電性粒子１３０がワード線１１１と半導体膜１１４を跨ぐ位置に十分に近ければ、導電性粒子１３０が強固に接触していない場合でも、トンネル現象によりセルには電流が流れるのでＯＮ状態と定義され、逆にワード線１１１と半導体膜１１４を跨ぐ位置から十分に離れていれば、セルには電流は殆ど流れないのでＯＦＦ状態と定義される。
【００８５】
トンネル電流は電極間距離に指数関数的に依存し、通常は１ｎｍ異なると一桁以上変化するので、ＯＮ状態とＯＦＦ状態の境界は、実用的な範囲で十分明確に定義可能である。また、半導体膜１１４のビット線１２１方向に法線を有する側壁の一方に付与されている絶縁膜１１５は、ビット線方向に隣接する二つのセルにおいて、二つの導電性粒子１３０が同一の半導体膜１１４に電気的に接触することにより、２本のワード線が電気的に短絡することを防いでいる。
【００８６】
なお、図１１に示した電圧印加状況は一例に過ぎず、例えば全ての電圧をＶｒ／２引き下げて、ビット線１２１及び非選択のワード線を０Ｖ、選択ワード線を−Ｖｒとしても構わない。この場合には、電流検出にも異なる手法が適用可能となり、例えば読み出し電圧印加前に、予め全てのビット線をグランド（０Ｖ）に接続して電位を０Ｖに確定した後、ビット線をグランドから切り離し、電圧アンプの入力に接続する。
【００８７】
この状態で選択ワード線の電圧を０Ｖから−Ｖｒにパルス状に変化させると、ＯＦＦ状態のセルに接続されているビット線の電位は殆ど変化しないが、ＯＮ状態のセルに接続されているビット線の電位は−Ｖｒに近づく方向にパルス状に変化するので、電圧アンプの出力として増幅されたパルス状の電圧変化が得られる。パルスが極度に長い場合には、ビット線１２１と非選択ワード線の間に大きな電位差が発生してしまう可能性があるが、ダイオードが逆方向となる電位差なので、非選択ワード線に接続されたセルには電流は流れない。従って、このアンプ出力の電圧変化を検出することにより、選択されたセルのＯＮ／ＯＦＦの判定が可能となる。
【００８８】
図１２（ａ）（ｂ）は、書き込み時の電圧印加状況を示した断面図である。（ａ）はビット線が選択されている場合、（ｂ）はビット線が非選択の場合である。書き込み電圧をＶｗとすると、ＯＦＦからＯＮへの書き込みを行いたいセルに接続されている、選択ビット線には＋Ｖｗ／２、選択ワード線には−Ｖｗ／２を、それぞれ印加し、それ以外の非選択のビット線及びワード線は０Ｖとする。
【００８９】
図１２（ａ）（ｂ）に例を示したように、電極の電圧と導電性粒子の位置に依存して、幾つかの場合が存在するが、ビット線及びワード線の両方が共に非選択のセルでは、電圧が全く印加されていないので何の変化も発生しない。そして、ビット線或いはワード線のどちらか一方のみが選択されている半選択のセルにおける対極間の電圧は、ビット線及びワード線が共に選択されている選択セルの対極間の電圧の半分になっている。さらに、以下に述べるように、導電性粒子１３０が運動可能となる電圧には下限が存在するので、選択セルにおいてのみ導電性粒子が移動し、半選択セルにおいては導電性粒子の運動が発生しない状態とすることができる。この現象を利用して、選択セルにおいてのみ書き込み操作を行うことが可能となる。
【００９０】
前記図２を用いて説明したように、粒子には、電荷が電場より受ける力に加えて、電極に誘起される鏡像電荷、及び鏡像双極子から受ける力が加わり、その合力Ｆは（１）式で与えられる。さらに、（１）式の粒子に働く力Ｆをグラフ化すると、前記図３を得る。先にも説明したように、最も重要なことは、図３に矢印で示した電場よりも大きな電場が存在する場合、即ちある電圧Ｖｃよりも大きな電位差が存在する場合にのみ、粒子の電極からの離脱が発生することである。また、このことから、前述の読み出し電圧Ｖｒは、粒子の対極への運動が発生する電圧Ｖｃ以下にしておく必要がある。
【００９１】
図１２（ａ）の中央に示すように、選択セルにおいてビット線側のＯＦＦ状態位置に粒子が存在した場合、粒子は正に帯電してビット線から離脱し、ワード線方向に運動する。粒子は分極による双極子モーメントを持つので、さらに半導体膜１１４近傍の不均一電場に起因する力も受け、電場の最も強く不均一性の高い、ＯＮ状態位置近傍に到達する。一旦ワード線に到達すると粒子は正電荷をワード線に放出し、さらにワード線から負電荷を供給される。このとき、既にＯＮ状態位置近傍であるので、粒子は一番近くの正に帯電している箇所である半導体膜１１４の側壁方向へ運動し、やはり双極子モーメントに働く力によりＯＮ状態位置に近づいて行く。
【００９２】
このようにして、数回以内の運動でＯＮ状態位置に収束するので、書き込みが完了する。そして、書き込み電圧印加状態では、ＯＮ状態位置は安定平衡点なので、一旦ＯＮ状態になると粒子はそこに留まり、ＯＦＦ状態位置へ運動していくことはない。
【００９３】
粒子がワード線側のＯＦＦ状態位置にあった場合も同様で、状況によっては一旦ビット線に到達する場合もあるが、数回の運動でＯＮ状態位置へ収束する。なお、粒子が絶縁膜１１５上に存在し、いずれの電極とも直接接触していない場合も想定される。しかし、粒子の運動に必要な電荷の量は高々素電荷１個なので、絶縁膜のリーク電流やトンネル電流により十分に確保可能であり、電場は絶縁膜１１５上においても存在するので、やはり数回の運動でＯＮ状態位置へ収束する。
【００９４】
このように、半選択セルを含む非選択セルにおいては粒子が運動せず、選択セルにおいては、粒子の運動はＯＮ状態位置に収束するので、図１２（ａ）の電圧印加状態により書き込みが可能となる。また、図１２（ａ）（ｂ）からも分かるように、異なるビット線に接続されたセル間の干渉は無い。このため、単に所望のビット線全てに選択ビット線の電圧を印加すれば、同一ワード線に接続された、複数のセルに同時に書き込みを行うことも可能である。
【００９５】
実際の書き込み操作においては、選択ビット線に直列に抵抗を挿入するように回路を切り替えておくと、消費電力を抑制することが可能となる。前述のように、書き込み操作時には、粒子は数回の運動の後にＯＮ状態位置へ収束するが、ＯＮ状態になるとセルの電気抵抗が大幅に低下するので、電流が増大し、消費電力も増大する。予めＯＮ状態位置への収束時間が予測できる場合には、書き込み操作において書き込み電圧パルスの時間幅を、収束時間とほぼ同一にしておくことにより、余分な電流が流れて消費電力が増大することを防止することが可能である。
【００９６】
しかし、収束時間の予測が困難な場合には対応が困難となる。これに対し、選択ビット線に直列に抵抗を挿入しておくと、粒子の運動中はセルに流れる電流は極めて小さいので直列抵抗の影響は殆どないが、粒子がＯＮ状態位置に収束して電流が増大しようとすると、直列抵抗にも同じ電流が流れるので、電圧降下が発生する。この結果、セルに印加される電圧が低下し、同じＯＮ抵抗値であってもセルにて消費される電力は大幅に低下する（抵抗値が同一であれば、消費電力は電圧の二乗に比例する）。
【００９７】
直列に挿入した抵抗においても消費される電力があるが、回路全体で見ても、電源電圧が同一で全抵抗が増加しているので、全消費電力は低下することは明らかである。さらに、この直列に挿入した抵抗の両端の電圧を計測することにより、セルがＯＮ状態に収束したこと、即ち書き込み完了したことを確認することも可能であり、書き込み完了を検出して印加電圧を下げる操作を追加することも可能である。いずれの場合においても書き込み時に消費される電力を低減することができる。
【００９８】
なお、書き込みを開始する初期状態における導電性粒子１３０の位置によっては、一度の書き込み操作（書き込みパルスの時間幅）では、完全なＯＮ状態にならない場合も存在する可能性がある。このため、書き込み操作の後には、同一セルの状態を読み出し操作により確認し、ＯＮ状態であることが確認された場合には、次のセルの操作に進む。ＯＮ状態であることが確認できなかった場合には、後述の消去操作を行った後に、再度書き込み操作を行う過程を、ＯＮ状態であることが確認されるまで繰り返すことが望ましい。さらに望ましくは、上記の繰り返しの回数に上限を設定しておき、設定された上限回数の書き込みを行ってもＯＮ状態が確認できなかった場合には、該当セルを不良と判断して、他の代替セルを用いて情報の記憶を行うと良い。
【００９９】
また、図１２（ａ）（ｂ）に示した電圧印加状況は一例に過ぎない。原理的には、選択セルにおけるビット線とワード線間の電圧差が、粒子の対極への運動が発生する電圧Ｖｃよりも大きく、半選択セルにおけるビット線とワード線間の電位差が、粒子の対極への運動が発生する電圧Ｖｃよりも小さいという条件であれば、任意の組み合わせを使用することが可能である。
【０１００】
図１３（ａ）（ｂ）は、消去時の電圧印加状況を示した断面図である。（ａ）はビット線が選択されている場合、（ｂ）はビット線が非選択の場合である。消去電圧をＶｅとすると、ＯＮからＯＦＦへの消去を行いたいセルに接続されている、選択ビット線には−Ｖｅ／２、選択ワード線には＋Ｖｅ／２を、それぞれ印加し、それ以外の非選択のビット線及びワード線は０Ｖとする。
【０１０１】
図１３（ａ）（ｂ）に例を示したように、電極の電圧と導電性粒子１３０の位置に依存して、幾つかの場合が存在するが、ビット線及びワード線の両方が共に非選択のセルでは、電圧が全く印加されていないので何の変化も発生しない。そして、ビット線或いはワード線のどちらか一方のみが選択されている半選択のセルにおける対極間の電圧は、ビット線及びワード線が共に選択されている選択セルの対極間の電圧の半分になっている。さらに、前述のように、導電性粒子１３０が運動可能となる電圧には下限が存在するので、選択セルにおいてのみ導電性粒子が移動し、半選択セルにおいては導電性粒子の運動が発生しない状態とすることができる。
【０１０２】
この現象を利用して、選択セルにおいてのみ消去操作を行うことが可能となる。なお、書き込みの場合と異なり、ダイオードに逆方向電圧が印加されているので、半導体膜１１４の電位が異なるため、導電性粒子の運動が発生する下限電圧も異なり、厳密にはＶceと定義する必要がある。
【０１０３】
図１３（ａ）の中央に示すように、選択セルにおいてＯＮ状態位置に粒子が存在した場合、粒子は正に帯電してＯＮ状態位置から離脱し、ビット線方向に運動する。一旦ビット線に到達すると粒子は正電荷をビット線に放出し、さらにビット線から負電荷を供給され、引き続き運動を行う。しかし、書き込みの場合と異なり、ダイオードに逆方向電圧が印加されているので、半導体膜１１４の電位も異なり、その結果、ＯＮ状態位置は安定平衡点とならず、粒子は必ずＯＮ状態位置以外の場所に移動する。従って、選択セルはＯＦＦ状態に遷移することが明らかである。
【０１０４】
このように、半選択セルを含む非選択セルにおいては粒子が運動せず、選択セルにおいては、粒子はＯＮ状態以外の位置へ運動するので、図１３（ａ）の電圧印加状態により消去が可能となる。また、図１３（ａ）（ｂ）からも分かるように、異なるビット線に接続されたセル間の干渉はないので、単に所望のビット線全てに選択ビット線の電圧を印加すれば、同一ワード線に接続された複数のセルに同時に消去を行うことも可能である。
【０１０５】
実際にＯＮ状態のセルに消去操作を行う場合は、予め設定された消去電圧パルスの時間幅の間、図１３（ａ）に示す電圧印加を行うことになる。書き込みの場合と異なり、消去の場合は粒子運動の収束を待つ必要はないが、半導体膜１１４により形成されるダイオードに逆方向電圧を印加するため、電気的にはコンデンサを充電する形になるので、この充電の時定数を考慮して、消去電圧パルスの時間幅を設定する。
【０１０６】
また、通常の２端子メモリ素子では、低抵抗のＯＮ状態になっているセルを、電気的にＯＦＦ状態に切り替える際には、必然的に大きな初期電流が必要となり、消費電力の増大を甘受せざるを得ない。これに対し本実施形態では、ＯＦＦ状態への切り替えである消去操作時には、ダイオードに逆方向電圧を印加しているので、この問題を回避し、低消費電力化を図ることができる。
【０１０７】
なお、消去を開始する初期状態における導電性粒子１３０の位置によっては、一度の消去操作（消去パルスの時間幅）では、ＯＦＦ状態にならない場合も存在する可能性がある。このため、消去操作の後には、同一セルの状態を読み出し操作により確認し、ＯＦＦ状態であることが確認された場合には、次のセルの操作に進む。ＯＦＦ状態であることが確認できなかった場合には、再度消去操作を行う過程を、ＯＦＦ状態であることが確認されるまで繰り返すことが望ましい。さらに望ましくは、上記の繰り返しの回数に上限を設定しておき、設定された上限回数の消去を行ってもＯＦＦ状態が確認できなかった場合には、該当セルを不良と判断して、他の代替セルを用いて情報の記憶を行うと良い。
【０１０８】
また、図１３（ａ）（ｂ）に示した電圧印加状況は一例に過ぎない。原理的には、選択セルにおけるビット線とワード線間の電圧差が、粒子の対極への運動が発生する電圧Ｖceよりも大きく、半選択セルにおけるビット線とワード線間の電位差が、粒子の対極への運動が発生する電圧Ｖceよりも小さい、という条件であれば、任意の組み合わせを使用することが可能である。
【０１０９】
高集積化の図られた現在のメモリでは、製造歩留まりを向上させるために、製造時の欠陥を救済するリダンダンシ回路を備えておくことが必須である。従来の選択トランジスタを用いたメモリセル配列の場合には、トランジスタが短絡不良（ゲート電圧に依らず、ソース−ドレイン間が低抵抗になる不良）を起こした場合には、該当トランジスタとビット線（或いはワード線）を共有しているセルのみに影響が及ぶ。このため、該当ビット線（或いはワード線）のみをヒューズ等により切り離し、予備のビット線（或いはワード線）に切り替えるのみで救済が可能である。
【０１１０】
しかし、選択ダイオードを用いたクロスポイント型メモリセル配列では、ダイオードが短絡不良（逆方向電流が抑制不可能になる不良）を起こすと、該当ダイオードとビット線やワード線を共有していないセル、即ちセル配列全体に影響が及ぶ可能性がある（図１０（ａ）参照）。このため、何らかの方法で選択ダイオードが短絡不良を起こしたセルをＯＦＦ状態に遷移させる手段を備えておかなければならない。そうしないと、セル配列の一ブロック全体を切り離して、別のセル配列一ブロックと置き換えることにより救済を行う必要があり、セルの面積効率が低下してしまう。本実施形態の構成では、以下に述べる救済消去により、この問題を解決することが可能である。
【０１１１】
図１４（ａ）（ｂ）は、救済消去時の電圧印加状況を示した断面図である。（ａ）はビット線が選択されている場合、（ｂ）はビット線が非選択の場合である。救済消去電圧をＶeeとすると、ＯＮからＯＦＦへの救済消去を行いたいセルに接続されている、選択ビット線及び選択ワード線には−Ｖee／２を印加し、それ以外の非選択のビット線及びワード線は０Ｖとする。
【０１１２】
図１４（ａ）（ｂ）に例を示したように、電極の電圧と導電性粒子の位置に依存して、幾つかの場合が存在するが、ビット線及びワード線の両方が共に非選択のセルでは、電圧が全く印加されていないので何の変化も発生しない。そして、ビット線或いはワード線のどちらか一方のみが選択されている半選択のセルでは、場合によっては粒子の移動が起こり、ＯＮ状態−ＯＦＦ状態間の遷移が発生する可能性がある。しかし、前述のように、この救済消去はリダンダンシ回路を用いるためにダイオード不良セルに接続されているビット線及びワード線を使用しない状態にすることが目的であり、救済消去時に半選択になっているセルは、最終的には使用されないことになるので、ＯＮ状態−ＯＦＦ状態間の遷移が発生しても構わない。
【０１１３】
図１４（ａ）の中央に示すように、ダイオードが短絡不良となっている選択セルにおいてＯＮ状態位置に粒子が存在した場合、粒子は負に帯電してＯＮ状態位置から離脱し、電位が０のままとなっている隣のセルの半導体膜１１４方向に運動する。隣のセルの半導体膜１１４との間には絶縁膜１１５が存在するが、粒子の運動に必要な電荷の量は、高々素電荷１個なので、絶縁膜のリーク電流やトンネル電流により、十分に確保可能であり、粒子は運動を継続する。
【０１１４】
しかし、ダイオードが短絡不良になっているため、電場分布は書き込み操作の場合と全く異なり、ＯＮ状態位置は安定平衡点とならず、粒子は必ずＯＮ状態位置以外の場所に移動する。従って、選択セルはＯＦＦ状態に遷移することが明らかである。また、図１４（ａ）（ｂ）からも分かるように、異なるビット線に接続されたセル間の干渉は無いので、単に所望のビット線全てに選択ビット線の電圧を印加すれば、同一ワード線に接続された複数のセルに同時に救済消去を行うことも可能である。
【０１１５】
実際にＯＮ状態のセルに救済消去操作を行う場合は、予め設定された救済消去電圧パルスの時間幅の間、図１４（ａ）に示す電圧印加を行うことになる。救済消去の場合も粒子運動の収束を待つ必要はないが、ビット線により半選択されたセルの半導体膜１１４により形成されるダイオードに逆方向電圧を印加するため、電気的にはコンデンサを充電する形になる。従って、この充電の時定数を考慮して、救済消去電圧パルスの時間幅を設定する。
【０１１６】
また、救済消去の選択セルにおいてはビット線とワード線が同電位なので消費電流は極めて小さいが、ワード線により半選択されたセルがＯＮ状態になっている場合には、ダイオードが順方向となるので電流が流れ、消費電力の増大を引き起こす。このため、救済消去を行う前に、予め救済消去を行うセルと共通のワード線に接続されたセルの消去操作を行っておくことが望ましい。
【０１１７】
なお、救済消去を開始する初期状態における導電性粒子１３０の位置によっては、一度の救済消去操作（救済消去パルスの時間幅）では、ＯＦＦ状態にならない場合も存在する可能性がある。このため、救済消去操作の後には、同一セルの状態を読み出し操作により確認し、ＯＦＦ状態であることが確認された場合には、次のセルの操作に進み、ＯＦＦ状態であることが確認できなかった場合には、再度救済消去操作を行う過程を、ＯＦＦ状態であることが確認されるまで繰り返すことが望ましい。さらに望ましくは、上記の繰り返しの回数に上限を設定しておき、設定された上限回数の救済消去を行ってもＯＦＦ状態が確認できなかった場合には、該当セル配列を不良と判断して、他の代替セル配列を用いて情報の記憶を行うと良い。
【０１１８】
また、図１４（ａ）（ｂ）に示した電圧印加状況は一例に過ぎず、原理的には、選択セルにおけるビット線とワード線間の電圧が、粒子の運動が発生する電圧Ｖcee よりも大きければ、任意の組み合わせを使用することが可能である。
【０１１９】
これまでに説明したように本実施形態では、情報の読み書きには電荷を用いているが、記憶には蓄積された電荷ではなく、粒子の存在位置を用いているため、記憶内容が自然放射線の影響を受けにくい特徴がある。さらに、粒子の大きさが前述の例のように１０ｎｍのオーダーなので、粒子に働く重力は高々１０-18 Ｎ程度に過ぎず、粒子に働く重力や外部衝撃に起因する粒子の運動は無視することが可能であり、当然のことではあるが磁性も利用していないので、磁場の影響を受けることもなく、外乱の影響を極めて受けにくい記憶装置となる。
【０１２０】
（第２の実施形態）
図１５〜図１７は、本発明の第２の実施形態に係わる記憶装置の製造工程を示す断面図である。これは、第１の実施形態の記憶装置の製造工程を記述したものである。
【０１２１】
前記図７に示したような厚さ６２５μｍのＳｉ基板５１の片面に、通常のＣＭＯＳプロセスを用いて、所望のＣＭＯＳ回路５２を形成したものを下地とするが、煩雑になるため図中には記されていない。ＣＭＯＳ回路５２は通常のＭＯＳＦＥＴと多層配線に加えて、メモリセル配列への接続線を含んでいる。
【０１２２】
まず、図１５（ａ）に示すように、この基板上にＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ2 からなる膜厚３００ｎｍの絶縁膜２１１を形成し、引き続き、ジクロロシランとアンモニアを主原料とするＬＰＣＶＤ法により、膜厚１５ｎｍのＳｉ3 Ｎ4 膜２１２を形成する。なお、図示されていないが、ＣＭＯＳ回路５２とメモリセル部との接続部は、この段階で加工処理を行う。
【０１２３】
次いで、図１５（ｂ）に示すように、再びＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ2 からなる膜厚３０ｎｍの絶縁膜２１３を形成する。引き続き、図１５（ｃ）に示すように、ジクロロシランとアンモニアを主原料とするＬＰＣＶＤ法により、膜厚４０ｎｍのＳｉ3 Ｎ4 膜２１４を形成する。
【０１２４】
次いで、図１５（ｄ）に示すように、インプリントリソグラフィーの技術を用いて、ピッチ４０ｎｍのレジストパターンを形成し、得られたレジストパターンをマスクとしてＣＨＦ3 ，ＣＦ4 及びＯ2 ガスを用いた反応性イオンエッチングによりＳｉ3 Ｎ4 膜２１４をパターニングする。引き続き、図１５（ｅ）に示すように、ＣＨＦ3 及びＣＯガスを用いた反応性イオンエッチングによりＳｉＯ2 膜２１３をパターニングする。パターニング終了後、レジストの剥離を行っておく。なお、図示されていないが、ＣＭＯＳ回路５２とメモリセル部上層との接続部は、この段階で加工処理を行う。
【０１２５】
次いで、図１５（ｆ）に示すように、シランを主原料としＰＨ3 を添加したＬＰＣＶＤ法により、リンをドープされたポリシリコン２１５を成膜する。ポリシリコンは溝内への埋め込み特性が良いので、エッチングにより形成された溝を完全に埋める形となり、上面は平坦な成膜形状となる。
【０１２６】
次いで、図１５（ｇ）に示すように、ＨＢｒ及びＯ2 ガスを用いた反応性イオンエッチングによりポリシリコン膜２１５全面にエッチバック処理を行い、第一段階としてＳｉ3 Ｎ4 膜２１４表面が現れる状態とし、第二段階で溝内に膜厚３５ｎｍのポリシリコン２１５が残るようにする。このリンをドープされたポリシリコン２１５が、最終的にはワード線となる。なお、図示されていないが、ＣＭＯＳ回路５２とメモリセル部上層との接続部は、このエッチバックの第一段階後の状態で、レジストパターンにより保護し、第二段階のエッチバックを行わないことにより、電気的な接続を図る。
【０１２７】
次いで、図１５（ｈ）に示すように、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ2 膜２１６を形成する。引き続き、図１６（ｉ）に示すように、ＣＭＰ法により、Ｓｉ3 Ｎ4 膜２１４をストッパーとしてＳｉＯ2 膜２１６の平坦化を行う。そして、図１６（ｊ）に示すように、ＣＨＦ3 ，ＣＦ4 及びＯ2 ガスを用いた反応性イオンエッチングによりＳｉ3 Ｎ4 膜２１４全面にエッチバック処理を行い、溝内に膜厚１０ｎｍのＳｉ3 Ｎ4 が残るようにする。
【０１２８】
次いで、図１６（ｋ）に示すように、ジクロロシランとアンモニアを主原料とするＬＰＣＶＤ法により、膜厚５ｎｍのＳｉ3 Ｎ4 膜２１７を形成する。引き続き、図１６（ｌ）に示すように、ＣＨＦ3 ，ＣＦ4 及びＯ2 ガスを用いた反応性イオンエッチングによりＳｉ3 Ｎ4 膜２１７の全面を５ｎｍエッチングする。反応性イオンエッチングは方向性の優れたエッチングであるため、面垂直方向へはエッチングが進行するが、側壁方向へは殆ど進行しないので、図１６（ｌ）に示すように上部のみ下地が露出する形状となる。
【０１２９】
次いで、図１６（ｍ）に示すように、回転塗布可能な酸化シリコン（ＳＯＧ）膜を下層とした２層レジストとインプリントリソグラフィーの技術を用いて、ピッチ４０ｎｍの上層レジストパターン２１８を形成し、このパターンを利用して下層レジストとなっている酸化シリコン２１９の加工を行う。後の工程から判るが、このリソグラフィー工程での位置合せ精度は、ＳｉＯ2 膜２１６の両側壁に形成されているＳｉ3 Ｎ4 膜２１７の、一方の側壁が下層レジストである酸化シリコン２１９によって覆われていれば良いので、線幅の半分程度で十分である。このため、一般の位置合せ精度に比較すると、非常に緩い精度で構わない。従って、リソグラフィーコストを抑制することが可能となる。
【０１３０】
次に、図１６（ｎ）に示すように、燐酸を用いたウェット処理により、Ｓｉ3 Ｎ4 膜２１４及びＳｉ3 Ｎ4 膜２１７の、酸化シリコン２１９によって覆われていない部分をエッチング除去する。ウェット処理ではエッチングは等方的に進行するので、図１６（ｎ）に示すような形状となる。引き続き、図１６（ｏ）に示すように、２層レジストの上層レジストパターン２１８及び下層レジストである酸化シリコン２１９を除去する。
【０１３１】
次いで、図１７（ｐ）に示すように、シランを主原料としたＬＰＣＶＤ法により、半導体ポリシリコン膜２２０を形成する。続いて、図１７（ｑ）に示すように、ＣＭＰ法により、ＳｉＯ2 膜２１６をストッパーとして、ポリシリコン膜２２０の平坦化を行う。そして、加速電圧１ｋＶでヒ素のイオン注入を行い、熱処理による不純物活性化後のポリシリコン膜２２０の表面近傍の不純物濃度を５×１０18ａｔｏｍｓ／ｃｍ3 程度とする。このポリシリコン膜２２０が最終的に前記図９に示した半導体膜１１４となる。最終的にポリシリコン膜２２０の表面に形成されるショットキー接合の空乏層深さは、ビット線の接合界面をＴｉとして不純物濃度とシリコンの誘電率から式（２εＶｂ／Ｎｅ）1/2 を用いて計算すると、約１１ｎｍと十分に浅いので、粒子がＯＮ状態の場合に空乏層に触れることはない。
【０１３２】
次いで、図１７（ｒ）に示すように、ＣＨＦ3 及びＣＯガスを用いた反応性イオンエッチングによりＳｉＯ2 膜２１６を除去する。
【０１３３】
次いで、図１７（ｓ）に示すように、直径約１０ｎｍの導電性のポリシリコン微粒子２２２を、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）中に分散した溶液に、平均分子量が約３００，０００のポリエチレンオキシド２２１を重量比で２％混合した塗布液を、通常の回転塗布装置を用いて回転数２０００ｒｐｍで塗布する。そして、ポリエチレンオキシド２２１と微粒子２２２の混合膜を形成する。
【０１３４】
続いて、プロピレングリコールモノメチルエーテル（ＰＧＭＥ）とイソプロピルアルコール（ＩＰＡ）の３：１混合液を用いたＣＭＰ法により、ポリエチレンオキシド２２１と微粒子２２２の混合膜の余剰部分を除去する。これにより、エッチングにより形成された溝内を、ポリエチレンオキシド２２１に、リンを不純物として含む、直径約１０ｎｍの導電性のポリシリコン微粒子２２２を埋設した樹脂で埋め込む。このポリシリコン微粒子２２２が、最終的に可動導体である導電性粒子１３０となる。
【０１３５】
次いで、図１７（ｔ）に示すように、膜厚５ｎｍのＴｉと膜厚１５ｎｍのＷの複合膜２２３を連続してスパッタリング法により成膜する。Ｔｉは下層バリアメタルとして機能すると共に、半導体膜１１４となるポリシリコン膜２２０との間のショットキー界面を形成する。続いて、インプリントリソグラフィーの技術を用いて、ピッチ４０ｎｍのレジストパターンを紙面垂直方向に並ぶように形成し、得られたレジストパターンをマスクとしてＣＨＦ3 及びＳＦ6 ガスを用いた反応性イオンエッチングにより複合膜２２３をパターニングする。このパターニングされた複合膜２２３が、最終的にビット線となる。
【０１３６】
引き続き、ＨＢｒ及びＯ2 ガスを用いた反応性イオンエッチングにより、ポリシリコン膜２２０の露出部分（図示されていない断面部）をパターニングし、ポリシリコン膜２２０の隣接ビット線間の接続を切り離す。このとき、ビット線の加工により露出された部分のポリエチレンオキシド２２１及び埋設されたポリシリコン微粒子２２２も同時にエッチング除去される。そして、レジストの剥離を行う。
【０１３７】
次いで、図１７（ｕ）に示すように、１８０℃の加熱処理により、残ったポリエチレンオキシド２２１を熱分解し、分解生成物を気化蒸発させて、エッチングにより形成された開口部より排出し、ポリシリコン微粒子２２２を可動状態とする。続いて、図１７（ｖ）に示すように、回転塗布可能な酸化シリコン（ＳＯＧ）膜を高粘度溶媒を用いて形成する。これにより、表面張力によるメニスカスを利用して、ポリシリコン微粒子２２２の存在する下部空間を空洞としたまま、複合膜２３の上部にＳｉＯ2 膜２２４を形成する。このとき、複合膜２２３の側面の一部も空洞に隣接する構造となるが、これはビット線の電気容量を減らす効果があるので、寧ろ望ましい構造である。
【０１３８】
なお、メモリセル部を多層構造とする場合には、以上の工程を繰り返すことにより、所望の構造を得ることが可能となる。最後に、いわゆるパッシベーション膜の形成を行い、入出力部となる配線接続部を形成した後、検査やダイシング等のいわゆる後工程を行い、記憶装置が完成する。
【０１３９】
（第３の実施形態）
図１８〜図２０は、本発明の第３の実施形態に係わる記憶装置の製造工程を示す断面図である。この実施形態も、第１の実施形態の記憶装置の製造工程を記述したものである。
【０１４０】
前記図７に示したような厚さ６２５μｍのＳｉ基板５１の片面に、通常のＣＭＯＳプロセスを用いて、所望のＣＭＯＳ回路５２を形成したものを下地とするが、煩雑になるため図中には記されていない。ＣＭＯＳ回路５２は通常のＭＯＳＦＥＴと多層配線に加えて、メモリセル配列への接続線を含んでいる。
【０１４１】
まず、図１８（ａ）に示すように、この基板上にＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ2 からなる膜厚３００ｎｍの絶縁膜３１１を形成し、引き続き、ジクロロシランとアンモニアを主原料とするＬＰＣＶＤ法により、膜厚１５ｎｍのＳｉ3 Ｎ4 膜３１２を形成する。なお、図示されていないが、ＣＭＯＳ回路５２とメモリセル部との接続部は、この段階で加工処理を行う。
【０１４２】
次いで、図１８（ｂ）に示すように、再びＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ2 からなる膜厚３０ｎｍの絶縁膜３１３を形成する。引き続き、図１８（ｃ）に示すように、ジクロロシランとアンモニアを主原料とするＬＰＣＶＤ法により、膜厚１０ｎｍのＳｉ3 Ｎ4 膜３１４を形成する。
【０１４３】
次いで、図１８（ｄ）に示すように、シランを主原料としたＬＰＣＶＤ法により、膜厚３５ｎｍの半導体ポリシリコン膜３１５を形成する。そして、加速電圧１ｋＶでヒ素のイオン注入を行い、熱処理による不純物活性化後のポリシリコン膜３１５の表面近傍の不純物濃度を５×１０18ａｔｏｍｓ／ｃｍ3 程度とする。このポリシリコン膜３１５が最終的には半導体膜１１４となる。最終的にポリシリコン膜３１５の表面に形成されるショットキー接合の空乏層深さは、ビット線の接合界面をＴｉとして不純物濃度とシリコンの誘電率から式（２εＶｂ／Ｎｅ）1/2 を用いて計算すると、約１１ｎｍと十分に浅いので、粒子がＯＮ状態の場合に空乏層に触れることはない。
【０１４４】
次いで、図１８（ｅ）に示すように、ジクロロシランとアンモニアを主原料とするＬＰＣＶＤ法により、膜厚２０ｎｍのＳｉ3 Ｎ4 膜３１６を形成する。続いて、図１８（ｆ）に示すように、インプリントリソグラフィーの技術を用いて、ピッチ４０ｎｍのレジストパターンを形成し、得られたレジストパターンをマスクとしてＣＨＦ3 ，ＣＦ4 及びＯ2 ガスを用いた反応性イオンエッチングによりＳｉ3 Ｎ4 膜３１６をパターニングする。引き続き、図１８（ｇ）に示すように、ＨＢｒ及びＯ2 ガスを用いた反応性イオンエッチングによりポリシリコン膜３１５をパターニングする。パターニング終了後、レジストの剥離を行っておく。なお、図示されていないが、ＣＭＯＳ回路５２とメモリセル部上層との接続部は、この段階で加工処理を行う。
【０１４５】
次に、図１８（ｈ）に示すように、ＣＨＦ3 ，ＣＦ4 及びＯ2 ガスを用いた反応性イオンエッチングによりウェハ全面にエッチング処理を行い、溝内のＳｉ3 Ｎ4 膜３１４を除去する。このとき、溝上部のＳｉ3 Ｎ4 膜３１６も同時にエッチングされて膜厚が減少するが、元の膜厚が厚いので、完全に除去されることはない。続いて、図１９（ｉ）に示すように、ジクロロシランとアンモニアを主原料とするＬＰＣＶＤ法により、膜厚５ｎｍのＳｉ3 Ｎ4 膜３１７を形成する。
【０１４６】
引き続き、図１９（ｊ）に示すように、ＣＨＦ3 ，ＣＦ4 及びＯ2 ガスを用いた反応性イオンエッチングによりＳｉ3 Ｎ4 膜３１７の全面を５ｎｍエッチングする。反応性イオンエッチングは方向性の優れたエッチングであるため、面垂直方向へはエッチングが進行するが、側壁方向へは殆ど進行しないので、図１９（ｊ）に示すように溝内のみＳｉＯ2 膜３１３が露出する形状となる。
【０１４７】
次いで、図１９（ｋ）に示すように、ＣＨＦ3 及びＣＯガスを用いた反応性イオンエッチングによりＳｉＯ2 膜３１３の開口部を除去する。続いて、図１９（ｌ）に示すように、シランを主原料としＰＨ3 を添加したＬＰＣＶＤ法により、リンをドープされたポリシリコン３１８を成膜する。ポリシリコンは溝内への埋め込み特性が良いので、エッチングにより形成された溝を完全に埋める形となり、上面は平坦な成膜形状となる。
【０１４８】
次いで、図１９（ｍ）に示すように、ＨＢｒ及びＯ2 ガスを用いた反応性イオンエッチングによりポリシリコン膜３１８全面にエッチバック処理を行い、第一段階としてＳｉ3 Ｎ4 膜３１６表面が現れる状態とし、第二段階で溝内に膜厚３５ｎｍのポリシリコン３１８が残るようにする。このリンをドープされたポリシリコン３１８が、最終的にはワード線となる。なお、図示されていないが、ＣＭＯＳ回路５２とメモリセル部上層との接続部は、このエッチバックの第一段階後の状態で、レジストパターンにより保護し、第二段階のエッチバックを行わないことにより、電気的な接続を図る。
【０１４９】
次いで、図１９（ｎ）に示すように、回転塗布可能な酸化シリコン（ＳＯＧ）膜を下層とした２層レジストとインプリントリソグラフィーの技術を用いて、ピッチ４０ｎｍの上層レジストパターン３１９を形成し、このパターンを利用して下層レジストとなっている酸化シリコン３２０の加工を行う。後の工程から判るが、このリソグラフィー工程での位置合せ精度は、ポリシリコン膜３１５の両側壁に形成されているＳｉ3 Ｎ4 膜３１７の、一方の側壁が下層レジストである酸化シリコン３２０によって覆われていれば良いので、線幅の半分程度で十分である。このため、一般の位置合せ精度に比較すると、非常に緩い精度で構わない。従って、リソグラフィーコストを抑制することが可能となる。
【０１５０】
次いで、図１９（ｏ）に示すように、燐酸を用いたウェット処理により、Ｓｉ3 Ｎ4 膜３１６及びＳｉ3 Ｎ4 膜３１７の、酸化シリコン３２０によって覆われていない部分をエッチング除去する。ウェット処理ではエッチングは等方的に進行するので、図１９（ｏ）に示すような形状となる。引き続き、図２０（ｐ）に示すように、２層レジストの上層レジストパターン３１９及び下層レジストである酸化シリコン３２０を除去する。
【０１５１】
次いで、図２０（ｑ）に示すように、ＣＨＦ3 ，ＣＦ4 及びＯ2ガスを用いた反応性イオンエッチングによりウェハ全面にエッチングを行い、Ｓｉ3 Ｎ4 膜３１６及びＳｉ3 Ｎ4 膜３１７の上部が露出している部分を除去し、ポリシリコン膜３１５上面を露出する。反応性イオンエッチングは方向性の優れたエッチングであるため、面垂直方向へはエッチングが進行するが、側壁方向へは殆ど進行しないので、図２０（ｑ）のような形状となる。
【０１５２】
次いで、図２０（ｒ）に示すように、直径約１０ｎｍの導電性のポリシリコン微粒子３２２を、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）中に分散した溶液に、平均分子量が約３００，０００のポリエチレンオキシド３２１を重量比で２％混合した塗布液を、通常の回転塗布装置を用いて回転数２０００ｒｐｍで塗布する。そして、ポリエチレンオキシド３２１と微粒子３２２の混合膜を形成する。
【０１５３】
続いて、プロピレングリコールモノメチルエーテル（ＰＧＭＥ）とイソプロピルアルコール（ＩＰＡ）の３：１混合液を用いたＣＭＰ法により、ポリエチレンオキシド３２１と微粒子３２２の混合膜の余剰部分を除去し、エッチングにより形成された溝内を、ポリエチレンオキシド３２１に、リンを不純物として含む、直径約１０ｎｍの導電性のポリシリコン微粒子３２２を埋設した樹脂で埋め込む。このポリシリコン微粒子３２２が、最終的に可動導体である導電性粒子１３０となる。
【０１５４】
次いで、図２０（ｓ）に示すように、膜厚５ｎｍのＴｉと膜厚１５ｎｍのＷの複合膜３２３を連続してスパッタリング法により成膜する。Ｔｉは下層バリアメタルとして機能すると共に、半導体膜１１４となるポリシリコン膜３１５との間のショットキー界面を形成する。続いて、インプリントリソグラフィーの技術を用いて、ピッチ４０ｎｍのレジストパターンを紙面垂直方向に並ぶように形成し、得られたレジストパターンをマスクとしてＣＨＦ3 及びＳＦ6 ガスを用いた反応性イオンエッチングにより複合膜３２３をパターニングする。このパターニングされた複合膜３２３が、最終的にビット線となる。
【０１５５】
引き続き、ＨＢｒ及びＯ2 ガスを用いた反応性イオンエッチングにより、ポリシリコン膜３１５の露出部分（図示されていない断面部）をパターニングし、ポリシリコン膜３１５の隣接ビット線間の接続を切り離す。このとき、ビット線の加工により露出された部分のポリエチレンオキシド３２１及び埋設されたポリシリコン微粒子３２２も同時にエッチング除去される。そして、レジストの剥離を行う。
【０１５６】
次いで、図２０（ｔ）に示すように、１８０℃の加熱処理により、残ったポリエチレンオキシド３２１を熱分解し、分解生成物を気化蒸発させて、エッチングにより形成された開口部より排出し、ポリシリコン微粒子３２２を可動状態とする。続いて、図２０（ｕ）に示すように、回転塗布可能な酸化シリコン（ＳＯＧ）膜を高粘度溶媒を用いて形成する。これにより、表面張力によるメニスカスを利用して、ポリシリコン微粒子３２２の存在する下部空間を空洞としたまま、複合膜３２３の上部にＳｉＯ2 膜３２４を形成する。このとき、複合膜３２３の側面の一部も空洞に隣接する構造となるが、これはビット線の電気容量を減らす効果があるので、寧ろ望ましい構造である。
【０１５７】
なお、メモリセル部を多層構造とする場合には、以上の工程を繰り返すことにより、所望の構造を得ることが可能となる。最後に、いわゆるパッシベーション膜の形成を行い、入出力部となる配線接続部を形成した後、検査やダイシング等のいわゆる後工程を行い、記憶装置が完成する。
【０１５８】
また、本実施形態では動作に用いる粒子として、リンを不純物として含む導電性のポリシリコン微粒子を用いたが、他の導電体であるクロム，ニッケル，銅，金，チタン，アルミニウム等の金属粒子や、それらを含む合金からなる粒子、或いは炭素粒子を用いることも可能である。さらに、導電性の金属酸化物である酸化チタンや酸化スズ等を用いても構わない。また、粒子の形状も球状である必要はなく、多面体形状や楕円体、柱状であっても構わない。
【０１５９】
ポリシリコン以外の金属粒子を用いる場合には、ＯＮ状態の時に、金属粒子と半導体膜１１４の界面がショットキー接合ではなく、オーミック接合となる必要がある。そこで、図２０（ｑ）の状態の後に以下に述べる工程を挿入し、その後に図２０（ｒ）以下の工程を行う。
【０１６０】
まず、図２１（ａ）に示すように、ホウ素とリンを大量に含む酸化シリコン膜であるＢＰＳＧ膜３２５をＣＶＤ法により成膜し、溝内を完全に埋め込む。続いて、図２１（ｂ）に示すように、ＣＨＦ3 及びＣＯガスを用いた反応性イオンエッチングにより、ウェハ全面をエッチバックし、溝内に膜厚１０ｎｍのＢＰＳＧ膜３２５が残るようにする。
【０１６１】
引き続き、図２１（ｃ）に示すように、熱処理を行い、ＢＰＳＧ膜３２５からホウ素とリンをポリシリコン３１５へ固相拡散させる。固相拡散の到達範囲は十分に短く、ビット線との間のショットキー接合に影響を及ぼすことなく、ポリシリコン３１５の側面下部に十分な不純物を含む領域３２６を形成し、金属粒子の接触に対してオーミック接合を形成することができる。そして、再びＣＨＦ3 及びＣＯガスを用いた反応性イオンエッチングにより、溝内に残っているＢＰＳＧ膜３２５を除去し、前記図２０（ｒ）以下の工程を行う。
【０１６２】
（第４の実施形態）
図２２は、本発明の第４の実施形態に係わる記憶装置のセル部構成を示す断面図である。
【０１６３】
平行配置された複数本の行線４１１と、同じく平行配置された複数本の列線４２１が、線方向が交差するように間隙４１３を介して対向し、この間隙内に、可動導体の代表例として、行線４１１の中央から離れた所に一端を固定され、他端が可動な導電性細線４３０が配置されている。そして、列線４２１には、行線４１１と対向する面に、行線４１１の周期と同一周期で、半導体領域の凸部（半導体膜）４１４が設けられている。ここで、通常のＭＯＳ型メモリセルに合わせて、行線４１１をワード線と称し、列線４２１をビット線と称することにする。導電性細線４３０の典型的な大きさは、直径２ｎｍ、長さ２５ｎｍ程度であり、通常は複数本の細線がワード線方向に沿って並んでいる。
【０１６４】
このような構造では、ワード線４１１及びビット線４２１は単なるラインアンドスペースのパターンであり、ワード線４１１とビット線４２１とは直交する位置関係であれば良く、ワード線方向及びビット線方向へのずれを考慮する必要はない。従って、後述のように、製造の際のセル内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。
【０１６５】
なお、図２２に示されている部分は、前記図６のメモリセル配列４１の一部であり、従来例のメモリと同様に、各行配線には行デコーダ４２が、各列配線には読み出し回路を含むドライバ４３と列デコーダ４４が接続されている。このような構成にすることにより、同一行に含まれる全ての列の情報を、一度に一括して読み出し及び書き込みすることが可能となる。
【０１６６】
列線４２１と半導体領域の凸部４１４の接合部は、いわゆるショットキー接合を形成しており、ダイオードとして機能する。このダイオードを、いわゆるクロスポイント型メモリセルのセル選択ダイオードとして利用する。このセル選択ダイオードの働きは、前記図１０で説明したのと同様である。
【０１６７】
図２３〜図２５を用いて、本実施形態の動作状況を説明する。
【０１６８】
図２３は読み出し時の電圧印加状況を示した断面図である。読み出し電圧をＶｒとすると、ビット線４２１には＋Ｖｒ／２を印加し、ワード線４１１には、読み出す情報の含まれている選択ワード線には−Ｖｒ／２、非選択のワード線には＋Ｖｒ／２を印加する。なお、前述のように、同一行に含まれる全ての列の情報を一括して読み出すので、ビット線には選択／非選択の区別はない。この電圧印加状態においてはビット線４２１と非選択ワード線の電位が同一のため、非選択ワード線に接続されたセルには電流は流れないので、ビット線４２１に流れる電流を検出することにより、選択ワード線上の各セルを流れる電流を検出することができる。
【０１６９】
なお、電流の検出は、よく行われているように、ビット線に直列に電流−電圧変換のための抵抗を接続し、この抵抗の両端の電圧を検出することにより行った。具体的には、抵抗の両端を電圧アンプに入力し、アンプ出力電圧が閾値を超えているか否かを比較器により判定した。各セルにおいて、導電性細線４２０の一端が半導体膜４１４に十分に近ければ、導電性細線４３０が強固に接触していない場合でも、トンネル現象によりセルには電流が流れるのでＯＮ状態と定義され、半導体膜４１４から十分に離れていれば、セルには電流は殆ど流れないのでＯＦＦ状態と定義される。
【０１７０】
トンネル電流は電極間距離に指数関数的に依存し、通常は１ｎｍ異なると一桁以上変化するので、ＯＮ状態とＯＦＦ状態の境界は、実用的な範囲で十分明確に定義可能である。また、半導体膜４１４のビット線４２１方向に法線を有する側壁の一方に付与されている絶縁膜４１５は、ビット線方向に隣接する二つのセルにおいて、二つの導電性細線４３０が同一の半導体膜４１４に電気的に接触することにより、二本のワード線が電気的に短絡することを防いでいる。そして、半導体膜４１４の、導電性細線４３０の接触する領域には、不純物を十分に含む領域４１６が形成されており、半導体膜４１４と導電性細線４３０との接合がオーミック接合となるように設定されている。
【０１７１】
なお、図２３に示した電圧印加状況は一例に過ぎず、例えば全ての電圧をＶｒ／２引き下げて、ビット線４２１及び非選択のワード線を０Ｖ、選択ワード線を−Ｖｒとしても構わない。この場合には、電流検出にも異なる手法が適用可能となり、例えば、読み出し電圧印加前に、予め全てのビット線をグランド（０Ｖ）に接続して電位を０Ｖに確定した後、ビット線をグランドから切り離し、電圧アンプの入力に接続する。
【０１７２】
この状態で選択ワード線の電圧を０Ｖから−Ｖｒにパルス状に変化させると、ＯＦＦ状態のセルに接続されているビット線の電位は殆ど変化しないが、ＯＮ状態のセルに接続されているビット線の電位は−Ｖｒに近づく方向にパルス状に変化するので、電圧アンプの出力として増幅されたパルス状の電圧変化が得られる。パルスが極度に長い場合には、ビット線４２１と非選択ワード線の間に大きな電位差が発生してしまう可能性があるが、ダイオードが逆方向となる電位差なので、非選択ワード線に接続されたセルには電流は流れない。従って、このアンプ出力の電圧変化を検出することにより、選択されたセルのＯＮ／ＯＦＦの判定が可能となる。
【０１７３】
図２４（ａ）（ｂ）は、書き込み時の電圧印加状況を示した断面図である。（ａ）はビット線が選択されている場合、（ｂ）はビット線が非選択の場合である。書き込み電圧をＶｗとすると、ＯＦＦからＯＮへの書き込みを行いたいセルに接続されている、選択ビット線には＋Ｖｗ／２、選択ワード線には−Ｖｗ／２を、それぞれ印加し、それ以外の非選択のビット線には−Ｖｗ／２、非選択のワード線には＋Ｖｗ／２を、それぞれ印加する。これにより、以下に述べるように、非選択セルの導電性細線４３０の状態を変化させずに、選択セルの導電性細線４３０をＯＮ状態とすることが可能となる。
【０１７４】
一端が固定され、他の一端が可動な導電性細線４３０に働く力には、半導体膜４１４との間で双方の帯びた電荷間に働く静電力と、導電性細線４３０の弾性変形に起因する弾性力と、導電性細線４３０が点ではなく線状に半導体膜４１４と接触することに起因するため無視できなくなる原子間力がある。ここで、電極に印加される電圧に依存して変化する静電力を除く、弾性力と原子間力によるポテンシャルについて考慮すると、弾性力によるポテンシャルの極小、即ち第一の安定平衡点は、導電性細線４３０の変形が無い状態にある。さらに、原子間力によるポテンシャルの極小、即ち第二の安定平衡点は、導電性細線４３０と半導体膜４１４が接触している状態にある。原子間力は極めて短距離においてしか有意な値とならないので、両方の力を考慮しても、実質的にこの二つの安定平衡点が独立に存在するとして支障はない。
【０１７５】
この第一の安定平衡点をＯＦＦ状態とし、第二の安定平衡点をＯＮ状態とすることができる。そして、この二つの安定平衡点近傍でのポテンシャルの勾配には大きな差がある。即ち、弾性力は一端が自由端となっているので、第一の平衡点近傍での変形に対するエネルギーの変化は比較的小さいが、原子間力によるポテンシャルは近距離においてのみ有意な値となるので、第二の平衡点近傍での変形に対するエネルギーの変化は比較的大きい。従って、第一の平衡点からポテンシャルの壁を超えて第二の平衡点に変形させるために必要となる引力をＦ１、逆に第ニの平衡点からポテンシャルの壁を超えて第一の平衡点に変形させるために必要となる斥力をＦ２とすると、Ｆ１よりもＦ２が有意に大きい。
【０１７６】
これに対応して、静電力がＦ１と等しくなる電極間電圧差をＶｃ１、Ｆ２と等しくなる電極電圧（斥力なので両極は同一極性）をＶｃ２とすると、電極間電圧差がＶｃ１よりも小さい場合には、二つの平衡点間を移動する運動は発生せず、電極間電圧差がＶｃ１よりも大きいがＶｃ２よりも小さい場合には、第一の平衡点から第二の平衡点への移動は発生し得るが、第二の平衡点から第一の平衡点への移動は発生せず、電極電圧がＶｃ２より大きい場合には、二つの平衡点間を移動する運動は両方向共に発生し得る。
【０１７７】
実際に運動が発生するか否かを決定するには、電荷の極性を含む分布状況に依存する他の条件も必要となるが、少なくとも上記の基準により、発生しない条件は確定できる。従って、前述の読み出し電圧Ｖｒを、運動が発生する電圧Ｖｃ１よりも小さくしておくことにより、導電性細線４３０が二つの平衡点のどちらに存在するか、即ちＯＮ／ＯＦＦ状態を変化させることなく、読み出し操作を行うことが可能となる。
【０１７８】
また、書きこみ電圧Ｖｗは、Ｖｃ１よりも大きい必要があるが、Ｖｃ２よりも小さくしておくことにより、ＯＦＦ状態からＯＮ状態への遷移は発生し得るが、ＯＦＦ状態からＯＮ状態への遷移は発生しない状況を実現することができる。そして、後に述べる消去電圧Ｖｅは、Ｖｃ２よりも大きくしておく必要があり、これによりＯＮ状態からＯＦＦ状態への遷移が発生し得る状況を作ることが可能となる。なお、厳密には、隣接する半導体膜４１４からも静電力を受けるが、導電性細線４３０は中央から偏った位置に置かれているので、実質的に、近い方の半導体領域からの力により駆動されると考えて構わない。
【０１７９】
図２４（ａ）の中央に示すように、ビット線とワード線が共に選択されているセルでは、電極間電圧がＶｗとなっているので、電圧印加前にＯＦＦ状態の場合にはＯＮ状態への遷移が発生し、元々ＯＮ状態であった場合でもＯＦＦ状態への遷移は発生せずＯＮ状態のままとなる。これに対し、ビット線のみが選択され、ワード線が非選択のセルでは、両電極間の電位差が無いので、何の変化も発生しない。
【０１８０】
また、ワード線のみが選択され、ビット線が非選択のセルでも、同様に両電極間の電位差が無いので、何の変化も発生しない。そして、ビット線とワード線が共に非選択のセルでは、選択ダイオードに逆方向の電圧が印加されているので、半導体膜４１４の電位は−Ｖｗ／２にならず、セルがＯＮ状態の時には＋Ｖｗ／２、セルがＯＦＦ状態の時には０となる。このため、電極間の電位差は最大でもＶｗ／２となるので、Ｖｗ／２がＶｃ１よりも小さければ、ＯＮ／ＯＦＦ状態間の遷移は発生しない。
【０１８１】
このように、半選択セルを含む非選択セルにおいてはＯＮ／ＯＦＦ状態の遷移が発生せず、選択セルにおいては、必ずＯＮ状態に遷移するので、図２４（ａ）の電圧印加状態により書き込みが可能となる。また、図２４（ａ）（ｂ）からも分かるように、異なるビット線に接続されたセル間の干渉は無いので、単に所望のビット線全てに、選択ビット線の電圧を印加すれば、同一ワード線に接続された、複数のセルに同時に書き込みを行うことも可能である。
【０１８２】
実際の書き込み操作においては、選択ビット線に直列に抵抗を挿入するように回路を切り替えておくと、消費電力を抑制することが可能となる。前述のように、書き込み操作時には、セルはＯＮ状態へ遷移するが、ＯＮ状態になるとセルの電気抵抗が大幅に低下するので、電流が増大し、消費電力も増大する。予めＯＮ状態への遷移時間が予測できる場合には、書き込み操作において書き込み電圧パルスの時間幅を、遷移時間とほぼ同一にしておくことにより、余分な電流が流れて消費電力が増大することを防止することが可能である。
【０１８３】
しかし、遷移時間の予測が困難な場合には対応が困難となる。これに対し、選択ビット線に直列に抵抗を挿入しておくと、導電性細線４３０のＯＦＦ状態からＯＮ状態への運動中はセルに流れる電流は極めて小さいので直列抵抗の影響は殆どないが、細線がＯＮ状態位置に到達して電流が増大しようとすると、直列抵抗にも同じ電流が流れるので、電圧降下が発生する。この結果、セルに印加される電圧が低下し、同じＯＮ抵抗値であってもセルにて消費される電力は大幅に低下する（抵抗値が同一であれば、消費電力は電圧の二乗に比例する）。
【０１８４】
直列に挿入した抵抗においても消費される電力があるが、回路全体で見ても、電源電圧が同一で全抵抗が増加しているので、全消費電力は低下することは明らかである。さらに、この直列に挿入した抵抗の両端の電圧を計測することにより、セルがＯＮ状態に遷移したこと、即ち書き込み完了したことを確認することも可能であり、書き込み完了を検出して印加電圧を下げる操作を追加することも可能である。いずれの場合においても書き込み時に消費される電力を低減することができる。
【０１８５】
なお、状況によっては、一度の書き込み操作（書き込みパルスの時間幅）では、完全なＯＮ状態にならない場合も存在する可能性がある。このため、書き込み操作の後には、同一セルの状態を読み出し操作により確認し、ＯＮ状態であることが確認された場合には、次のセルの操作に進む。そして、ＯＮ状態であることが確認できなかった場合には、再度書き込み操作を行う過程を、ＯＮ状態であることが確認されるまで繰り返すことが望ましい。さらに望ましくは、上記の繰り返しの回数に上限を設定しておき、設定された上限回数の書き込みを行ってもＯＮ状態が確認できなかった場合には、該当セルを不良と判断して、他の代替セルを用いて情報の記憶を行うと良い。
【０１８６】
また、図２４（ａ）（ｂ）に示した電圧印加状況は一例に過ぎない。原理的には、選択セルにおけるビット線とワード線間の電圧差が、セルのＯＦＦ状態からＯＮ状態への遷移が発生する電圧Ｖｃ１よりも大きく、半選択セルにおけるビット線とワード線間の電位差が、ＯＦＦ状態からＯＮ状態への遷移が発生する電圧Ｖｃ１よりも小さい、という条件であれば、任意の組み合わせを使用することが可能である。
【０１８７】
図２５（ａ）は消去時の電圧印加状況を示した断面図である。なお、消去は同一のワード線に接続されているセルを同時に消去操作する、一括消去で行う。消去電圧をＶｅとすると、消去を行いたいビット線には−Ｖｅ／２を印加し、ワード線には＋Ｖｅ／２を、それぞれ印加する。
【０１８８】
図２５（ａ）に示すように、この時セルの選択ダイオードには逆方向の電圧が印加されているため、ＯＮ状態セルでは、半導体膜４１４と導電性細線４３０の電位は共に＋Ｖｅ／２となり、この電位が前述のＶｃ２よりも大きければ、ＯＮ状態からＯＦＦ状態への遷移が発生する。一旦ＯＦＦ状態となったセルでは、半導体膜４１４と導電性細線４３０は共に正に帯電しているので静電力は斥力のままであり、再びＯＮ状態に遷移することは無い。
【０１８９】
一方、元々ＯＦＦ状態のセルでは、セルの選択ダイオードには逆方向の電圧が印加されているため、半導体膜４１４の電位は０となり、電極間電位差がＶｅ／２となる。Ｖｅ／２が、前述のＯＦＦ状態からＯＮ状態への遷移の発生する電圧Ｖｃ１より小さければ、セルの状態は変化せず、ＯＦＦ状態のままである。Ｖｅ／２が、前述のＯＦＦ状態からＯＮ状態への遷移の発生する電圧Ｖｃ１より大きい場合には、セルは一旦ＯＮ状態へ遷移するが、ＯＮ状態に遷移したことにより、導電性細線４３０により半導体膜４１４が充電されて同電位となり、前述のように、＋Ｖｅ／２がＶｃ２よりも大きければ、ＯＮ状態からＯＦＦ状態への遷移が発生する。従って、いずれの場合でもセルは最終的にＯＦＦ状態となり、図２５（ａ）の電圧印加状態により消去が可能となる。
【０１９０】
また、図２５（ａ）からも分かるように、異なるワード線に接続されたセル間の干渉は無いので、単に所望のワード線全てに電圧を印加すれば、複数のワード線のセルに同時に消去を行うことも可能である。
【０１９１】
実際に消去操作を行う場合は、予め設定された消去電圧パルスの時間幅の間、図２５（ａ）に示す電圧印加を行うことになる。書き込みの場合と同様に、半導体膜４１４により形成されるダイオードに逆方向電圧を印加するため、電気的にはコンデンサを充電する形になるので、この充電の時定数を考慮して、消去電圧パルスの時間幅を設定する。また、通常の２端子メモリ素子では、低抵抗のＯＮ状態になっているセルを、電気的にＯＦＦ状態に切り替える際には、必然的に大きな初期電流が必要となり、消費電力の増大を甘受せざるを得ない。これに対し本実施形態では、ＯＦＦ状態への切り替えである消去操作時には、ダイオードに逆方向電圧を印加しているので、この問題を回避し、低消費電力化を図ることができる。
【０１９２】
なお、一度の消去操作（消去パルスの時間幅）では、ＯＦＦ状態にならない場合も存在する可能性がある。このため、消去操作の後には、セルの状態を読み出し操作により確認し、ＯＦＦ状態であることが確認された場合には、次の操作に進む。そして、ＯＦＦ状態であることが確認できなかった場合には、再度消去操作を行う過程を、ＯＦＦ状態であることが確認されるまで繰り返すことが望ましい。さらに望ましくは、上記の繰り返しの回数に上限を設定しておき、設定された上限回数の消去を行ってもＯＦＦ状態が確認できなかった場合には、該当セルを不良と判断して、他の代替セルを用いて情報の記憶を行うと良い。
【０１９３】
また、図２５（ａ）に示した電圧印加状況は一例に過ぎず、原理的には、セルにおける半導体膜４１４とワード線の電位が、ＯＮ状態からＯＦＦ状態への遷移が発生する電圧Ｖｃ２よりも大きければ、ビット線の電位等は任意の組み合わせを使用することが可能である。
【０１９４】
高集積化の図られた現在のメモリでは、製造歩留まりを向上させるために、製造時の欠陥を救済するリダンダンシ回路を備えておくことが必須である。従来の選択トランジスタを用いたメモリセル配列の場合には、トランジスタが短絡不良（ゲート電圧に依らず、ソース−ドレイン間が低抵抗になる不良）を起こした場合には、該当トランジスタとビット線（或いはワード線）を共有しているセルのみに影響が及ぶ。このため、該当ビット線（或いはワード線）のみをヒューズ等により切り離し、予備のビット線（或いはワード線）に切り替えるのみで救済が可能である。
【０１９５】
しかし、選択ダイオードを用いたクロスポイント型メモリセル配列では、ダイオードが短絡不良（逆方向電流が抑制不可能になる不良）を起こすと、該当ダイオードとビット線やワード線を共有していないセル、即ちセル配列全体に影響が及ぶ可能性がある（図１０（ａ）参照）。このため、何らかの方法で選択ダイオードが短絡不良を起こしたセルをＯＦＦ状態に遷移させる手段を備えておかなければならない。そうしないと、セル配列の一ブロック全体を切り離して、別のセル配列一ブロックと置き換えることにより救済を行う必要があり、セルの面積効率が低下してしまう。本実施形態の構成では、以下に述べる救済消去により、この問題を解決することが可能である。
【０１９６】
図２５（ｂ）は救済消去時の電圧印加状況を示した断面図である。なお、救済消去でも同一のワード線に接続されているセルを同時に消去操作する、一括消去で行う。救済消去電圧をＶeeとすると、消去を行いたいワード線には−Ｖee／２を印加し、ビット線にも−Ｖee／２を印加する。
【０１９７】
図２５（ｂ）に示すように、セルのＯＮ／ＯＦＦ状態に依らず、半導体膜４１４及び導電性細線４３０の電位は共に−Ｖee／２となり、共に負に帯電するので斥力が働く。従って、ＯＮ状態のセルでは、−Ｖee／２が、前述のＶｃ２よりも大きければ、ＯＮ状態からＯＦＦ状態への遷移が発生し、ＯＦＦ状態となったセルがＯＮ状態に遷移することはない。セルが元々ＯＦＦ状態であった場合は、引力が働くことはないので、セルの状態に変化は発生しない。よって、いずれの場合でもセルは最終的にＯＦＦ状態となり、図２５（ｂ）の電圧印加状態により救済消去が可能となる。また、図２５（ｂ）からも分かるように、異なるワード線に接続されたセル間の干渉はないので、単に所望のワード線全てに電圧を印加すれば、複数のワード線のセルに同時に救済消去を行うことも可能である。
【０１９８】
実際にＯＮ状態のセルに救済消去操作を行う場合は、予め設定された救済消去電圧パルスの時間幅の間、図２５（ｂ）に示す電圧印加を行うことになる。書き込みや通常の消去の場合と異なり、半導体膜４１４により形成されるダイオードに逆方向電圧を印加しないので、ダイオード部分のコンデンサ充電の時定数を考慮する必要はないが、配線容量は存在するので、これを考慮して消去電圧パルスの時間幅を設定する。また、通常の２端子メモリ素子では、低抵抗のＯＮ状態になっているセルを、電気的にＯＦＦ状態に切り替える際には、必然的に大きな初期電流が必要となり、消費電力の増大を甘受せざるを得ない。これに対し本実施形態では、ＯＦＦ状態への切り替えである救済消去操作時には、セルの両端の電位が等しいので、セルには電流が流れず、この問題を回避して低消費電力化を図ることができる。
【０１９９】
なお、一度の救済消去操作（救済消去パルスの時間幅）では、ＯＦＦ状態にならない場合も存在する可能性がある。このため、救済消去操作の後には、セルの状態を読み出し操作により確認し、ＯＦＦ状態であることが確認された場合には、次の操作に進む。そして、ＯＦＦ状態であることが確認できなかった場合には、再度救済消去操作を行う過程を、ＯＦＦ状態であることが確認されるまで繰り返すことが望ましい。さらに望ましくは、上記の繰り返しの回数に上限を設定しておき、設定された上限回数の救済消去を行ってもＯＦＦ状態が確認できなかった場合には、該当セルを不良と判断して、他の代替セルを用いて情報の記憶を行うと良い。
【０２００】
また、図２５（ｂ）に示した電圧印加状況は一例に過ぎず、原理的には、セルにおける半導体膜４１４とワード線の電位が、ＯＮ状態からＯＦＦ状態への遷移が発生する電圧Ｖｃ２よりも大きければ、ビット線の電位等は任意の組み合わせを使用することが可能である。
【０２０１】
これまでに説明したように本実施形態では、情報の読み書きには電荷を用いているが、記憶には蓄積された電荷ではなく、導電性細線の物理的形状を用いているため、記憶内容が自然放射線の影響を受けにくい特徴がある。さらに、細線の大きさが前述の例のように１０ｎｍのオーダーなので、細線に働く重力は高々１０-18 Ｎ程度に過ぎず、細線に働く重力や外部衝撃に起因する粒子の運動は無視することが可能であり、当然のことではあるが、磁性も利用していないので、磁場の影響を受けることもなく、外乱の影響を極めて受けにくい記憶装置となる。
【０２０２】
（第５の実施形態）
図２６及び図２７は、本発明の第５の実施形態に係わる記憶装置の製造工程を示す断面図である。これは、第４の実施形態の記憶装置の製造工程を記述したものである。
【０２０３】
なお、途中までの工程は先の第３の実施形態と全く同様であるので、図１８（ａ）〜図１９（ｎ）までを利用する。また、図２６及び図２７中の５１１〜５２０は、図１８及び図１９中の３１１〜３２０に相当している。
【０２０４】
前記図７に示したような厚さ６２５μｍのＳｉ基板５１の片面に、通常のＣＭＯＳプロセスを用いて、所望のＣＭＯＳ回路５２を形成したものを下地とするが、煩雑になるため図中には記されていない。ＣＭＯＳ回路５２は通常のＭＯＳＦＥＴと多層配線に加えて、メモリセル配列への接続線を含んでいる。
【０２０５】
本実施形態では、図２６（ａ）に示すように、前記図１８（ａ）〜図１９（ｎ）と同様にして、ＳｉＯ2 膜５１１、Ｓｉ3 Ｎ4 膜５１２、ＳｉＯ2 膜５１３、Ｓｉ3 Ｎ4 膜５１４、ポリシリコン膜５１５、Ｓｉ3 Ｎ4 膜５１６、Ｓｉ3 Ｎ4 膜５１７、リンをドープされたポリシリコン５１８、酸化シリコン５２０を形成した後、２層レジストの上層レジストパターン５１９を除去する。
【０２０６】
次いで、図２６（ｂ）に示すように、膜厚２ｎｍのＮｉ９０％−Ｆｅ１０％混合物５５１をスパッタリング法により成膜する。成膜の際に基板を僅かに傾けることにより、溝底の酸化シリコン５２０の残っている側には成膜されず、Ｓｉ3 Ｎ4 膜５１７の残っている側に成膜されるようにする。これにより、次の工程において、中央から酸化シリコン５２０の残っていない方向に寄った位置に、導電性細線４３０が形成されることになる。なお、Ｓｉ3 Ｎ4 膜５１７の側壁にも極めて少量の膜が形成されるが、入射角が非常に大きいため、無視できる膜厚に過ぎない。
【０２０７】
次いで、図２６（ｃ）に示すように、ＣＨ4 ガスを主成分とするＣＶＤ法により、Ｎｉ９０％−Ｆｅ１０％混合物５５１を触媒として、直径２ｎｍ長さ２５ｎｍの炭素細線５５２を形成する。この炭素細線５５２が、最終的に可動導体である導電性細線４３０となる。Ｎｉ９０％−Ｆｅ１０％混合物５５１は触媒として常に先端の反応点に存在し続けるので、炭素細線５５２はＮｉ９０％−Ｆｅ１０％混合物５５１の下部に形成される。ここで形成される炭素細線は、半導体的性質のものと、金属的性質のものが混合しているが、ワード線方向に複数形成される細線のうち、一つのセルで、少なくとも一本が金属的になっていれば問題無く動作する。続いて、図２６（ｄ）に示すように、硫酸と過酸化水素の混合液によりウェットエッチングを行い、Ｎｉ９０％−Ｆｅ１０％混合物５５１を除去する。
【０２０８】
次いで、図２６（ｅ）に示すように、燐酸を用いたウェット処理により、Ｓｉ3 Ｎ4 膜５１６及びＳｉ3 Ｎ4 膜５１７の、酸化シリコン５２０によって覆われていない部分をエッチング除去する。ウェット処理ではエッチングは等方的に進行するので、図２６（ｅ）に示すような形状となると共に、被エッチング領域上に形成された炭素細線５５２は、下地Ｓｉ3 Ｎ4 膜５１６と共に除去される。引き続き、図２６（ｆ）に示すように、ウェット処理により、下層レジストである酸化シリコン５２０を除去する。この時にも、酸化シリコン５２０上に形成された炭素細線５５２は、下地酸化シリコン５２０と共に除去される。
【０２０９】
次いで、図２７（ｇ）に示すように、ＣＨＦ3 ，ＣＦ4 及びＯ2 ガスを用いた反応性イオンエッチングによりウェハ全面にエッチングを行い、Ｓｉ3 Ｎ4 膜５１６及びＳｉ3 Ｎ4 膜５１７の上部が露出している部分を除去し、ポリシリコン膜５１５上面を露出する。反応性イオンエッチングは方向性の優れたエッチングであるため、面垂直方向へはエッチングが進行するが、側壁方向へは殆ど進行しないので、図２７（ｇ）のような形状となる。
【０２１０】
次いで、図２７（ｈ）に示すように、ホウ素とリンを大量に含む酸化シリコン膜であるＢＰＳＧ膜５５３をＣＶＤ法により成膜し、溝内を完全に埋め込む。続いて、図２７（ｉ）に示すように、ＣＨＦ3 及びＣＯガスを用いた反応性イオンエッチングにより、ウェハ全面をエッチバックし、溝内に膜厚２０ｎｍのＢＰＳＧ膜５５３が残るようにする。
【０２１１】
次いで、図２７（ｊ）に示すように、熱処理を行い、ＢＰＳＧ膜５５３からホウ素とリンをポリシリコン５１５へ固相拡散させる。固相拡散の到達範囲は十分に短く、ビット線との間のショットキー接合に影響を及ぼすことなく、ポリシリコン５１５の側面下部に十分な不純物を含む領域５５４を形成し、金属的な炭素細線の接触に対してオーミック接合を形成することができる。続いて、図２７（ｋ）に示すように、ＣＨＦ3 及びＣＯガスを用いた反応性イオンエッチングにより、溝内に残っているＢＰＳＧ膜５５３を除去する。
【０２１２】
次いで、図２７（ｌ）に示すように、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）に、平均分子量が約３００，０００のポリエチレンオキシドを重量比で２％混合した塗布液を、通常の回転塗布装置を用いて回転数２０００ｒｐｍで塗布し、溝内をポリエチレンオキシドからなる樹脂５５５で埋め込む。そして、プロピレングリコールモノメチルエーテル（ＰＧＭＥ）とイソプロピルアルコール（ＩＰＡ）の３：１混合液を用いたＣＭＰ法により、ポリエチレンオキシド膜の余剰部分を除去する。
【０２１３】
次いで、図２７（ｍ）に示すように、膜厚５ｎｍのＴｉと膜厚１５ｎｍのＷの複合膜５５６を連続してスパッタリング法により成膜する。Ｔｉは下層バリアメタルとして機能すると共に、半導体膜４１４となるポリシリコン膜５１５との間のショットキー界面を形成する。続いて、インプリントリソグラフィーの技術を用いて、ピッチ４０ｎｍのレジストパターンを紙面垂直方向に並ぶように形成し、得られたレジストパターンをマスクとしてＣＨＦ3 及びＳＦ6 ガスを用いた反応性イオンエッチングにより複合膜５５６をパターニングする。このパターニングされた複合膜５５６が、最終的にビット線となる。
【０２１４】
引き続き、ＨＢｒ及びＯ2 ガスを用いた反応性イオンエッチングにより、ポリシリコン膜５１５の露出部分（図示されていない断面部）をパターニングし、ポリシリコン膜５１５の隣接ビット線間の接続を切り離す。このとき、ビット線の加工により露出された部分の、ポリエチレンオキシドからなる樹脂５５５及び埋設された炭素細線５５２も同時にエッチング除去される。そして、レジストの剥離を行う。
【０２１５】
そして、図２７（ｎ）に示すように、１８０℃の加熱処理により、残ったポリエチレンオキシドからなる樹脂５５５を熱分解し、分解生成物を気化蒸発させて、エッチングにより形成された開口部より排出し、炭素細線５５２を可動状態とする。続いて、回転塗布可能な酸化シリコン（ＳＯＧ）膜を高粘度溶媒を用いて形成することにより、表面張力によるメニスカスを利用して、炭素細線５５２の存在する下部空間を空洞としたまま、複合膜５５６の上部にＳｉＯ2 膜を形成する。このとき、複合膜５５６の側面の一部も空洞に隣接する構造となるが、これはビット線の電気容量を減らす効果があるので、寧ろ望ましい構造である。
【０２１６】
なお、メモリセル部を多層構造とする場合には、以上の工程を繰り返すことにより、所望の構造を得ることが可能となる。最後に、いわゆるパッシベーション膜の形成を行い、入出力部となる配線接続部を形成した後、検査やダイシング等のいわゆる後工程を行い、記憶装置が完成する。
【０２１７】
また、本実施例では動作に用いる導電性細線として、炭素細線を用いたが、他の導電体であるクロム，ニッケル，銅，金，チタン，アルミニウム等の金属細線や、それらを含む合金からなる細線、或いはドーピングされて金属的な導電性を有するシリコン等の半導体細線を用いても構わない。細線の形状も円柱状である必要はなく、多角柱形状や楕円柱形状であっても構わない。
【０２１８】
（第６の実施形態）
図２８は、本発明の第６の実施形態に係わる記憶装置のセル部構成を示す斜視図である。この実施形態は、第１〜第５の実施形態とは異なり、ワード線とビット線とを粒子や細線により電気的に接続させるのではなく、図１の装置と同様に、ワード線とビット線との交差部における粒子の位置を記憶情報として利用するものである。
【０２１９】
基板６１０の表面部に、平行配置された複数本の行線６１１が埋め込み形成され、一定の間隙ｄを介して対向する面に、平行配置された複数本の列線６２１が形成されている。列線６２１の基板と反対側には絶縁膜６２２が形成され、行線６１１と列線６２１は互いに直交する関係となっている。ここで、通常のＭＯＳ型メモリセルに合わせて、行線６１１をワード線と称し、列線６２１をビット線と称することにする。
【０２２０】
ワード線６１１とビット線６２１との交差部がメモリセルに相当し、各々の交差部のワード線６１１とビット線６２１との間隙内に、隣接する電極間を移動可能な粒子６３０が選択的に配置されている。ここで、粒子６３０は、ワード線６１１及びビット線６２１に垂直な方向のみではなく、ワード線６１１或いはビット線６２１と平行な方向にも移動が可能となっている。即ち、基板６１０の表面垂直方向と共に、隣接するワード線間又は隣接するビット線間で移動可能となっている。このような構造では、基板６１０に設けるワード線６１１及びビット線６２１は単なるラインアンドスペースのパターンであり、ワード線６１１とビット線６２１とは直交する位置関係であれば良く、ワード線方向及びビット線方向へのずれを考慮する必要はない。従って、製造の際にセル内の位置合せ精度が不要であり、製造を容易に行うことが可能となる。
【０２２１】
図２８のような、間隙を含む構造の形成には、スペーサー６３１で囲まれた領域に、犠牲層と呼ばれる物質を成膜しておき、上部構造（ビット線６２１）の形成後に、犠牲層を薬液により等方的にエッチング除去する手法が、一般的に行われている。しかし、配線の微細化が進むことに伴い、ビット線６２１の線幅や線間隔が数十ｎｍ以下になると、薬液の表面張力の影響が極めて大きくなり、ビット線の隙間から薬液を回り込ませて侵入させることが容易ではない。仮に薬液が行き届いたとしても、次に、ビット線６２１の隙間から薬液を排出することが容易ではない。さらに、何らかの手段により薬液の排出ができたとしても、図２８の構造を形成するためには、粒子６３０を間隙内に残さなければならず、薬液と共に粒子６３０が排出されることを防止することは容易ではない。
【０２２２】
そこで、犠牲層として用いる物質は、気体として排出されることが望ましく、その処理コストの観点から、できる限り単純な工程、例えば加熱処理により揮発成分に分解することが望ましい。
【０２２３】
この観点から、本実施形態では、熱分解性ポリマーを犠牲層として用いる。熱分解性ポリマーの代表例としては、ポリアルキレンオキシドが知られており、特にモノマーの炭素数が２或いは３の、ポリエチレンオキシド、ポリプロピレンオキシドは比較的低温で熱分解するので扱いやすい。
【０２２４】
具体的には、逆ミセル法により形成された粒径１４ｎｍのコロイダルシリカ粒子を、汎用のレジスト溶媒としても用いられているプロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）中に分散した溶液を用意し、これに平均分子量が約３００，０００のポリエチレンオキシドを重量比で２％混合した溶液を作製する。この溶液を通常の回転塗布装置を用いて回転数２０００ｒｐｍで基板上に回転塗布すると、回転中に溶媒は気化してしまうので、ポリエチレンオキシド膜中にコロイダルシリカ粒子が分散した複合膜が形成される。なお、基板上には、空隙を形成したい部分が凹部となるように、スペーサーに予めパターニングを行っておく。
【０２２５】
次いで、ポリエチレンオキシドの溶解速度が小さい、プロピレングリコールモノメチルエーテル（ＰＧＭＥ）とイソプロピルアルコール（ＩＰＡ）の３：１混合液を用いて、ＣＭＰ法により、ポリエチレンオキシドと微粒子の混合膜を表面から化学研磨する。ポリエチレンオキシドが研磨・溶解されると、その部分に含まれていた微粒子も共に排出されるので、ＣＭＰの終点では、スペーサーの上面が露出し、予め形成されていた凹部のみに混合膜が残った状態となる。
【０２２６】
続いて、スパッタリング法によりビット線となるＴｉ−Ｗ複合膜を全面に形成する。スパッタリング法は基板の昇温を必要としないので、下地のポリエチレンオキシドが熱分解しない条件下で、Ｔｉ−Ｗ複合膜を成膜することが可能である。引き続き、インプリントリソグラフィーによりレジストパターンを形成し、レジストパターンをマスクとして反応性イオンエッチングによりビット線のパターンを形成する。この時、ビット線の加工により露出された部分の直下にあるポリエチレンオキシド及びシリカ微粒子の一部も同時にエッチング除去される。
【０２２７】
次に、１８０℃の加熱処理により、残ったポリエチレンオキシドを熱分解し、分解生成物を気化蒸発させて、エッチングにより形成されたビット線の開口部より排出する。この時、空隙の開口部から遠い部分では、分解生成物の一部や僅かな未分解ポリマーが排出されきれずに残留するが、これらの残留物６３２は吸湿性があるので、完成後に空隙内部に残留する余剰水分を吸収する吸湿剤として機能する。水分の残留は、電極の劣化等の原因となるので、このような機能の存在は寧ろ望ましいことである。引き続き、酸素ガスを用いたプラズマ灰化処理によりレジストの除去を行った後、回転塗布可能な酸化シリコン（ＳＯＧ）膜を高粘度溶液を用いて形成する。これにより、表面張力によるメニスカスを利用して、ビット線下部空間を空隙としたまま、ビット線上部全面にＳｉＯ2 膜を形成することができる。
【０２２８】
全体の製造工程は、まず図２９（ａ）に示すように、厚さ６２５μｍのＳｉ基板６４１の片面に、通常のＣＭＯＳプロセスを用いて、所望のＣＭＯＳ回路６４２を形成する。そして、この基板上にＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ2 からなる膜厚３０ｎｍの絶縁膜６４３を形成する。なお、ＣＭＯＳ回路６４２は通常のＭＯＳＦＥＴと多層配線に加えて、メモリセル配列への接続線を含んでいる。
【０２２９】
次いで、図２９（ｂ）に示すように、ジクロロシランとアンモニアを主原料とするＬＰＣＶＤ法により、膜厚２０ｎｍのＳｉ3 Ｎ4 膜６４４を形成する。なお、ＣＭＯＳ回路６４２とメモリセル部との接続部は、この段階で加工処理を行う。引き続き、図２（ｃ）に示すように、再びＴＥＯＳを主原料とするＣＶＤ法により、膜厚３０ｎｍのＳｉＯ2 膜６４５を形成する。
【０２３０】
次いで、図２９（ｄ）に示すように、インプリントリソグラフィーの技術を用いて、ピッチ４０ｎｍのレジストパターンを形成し、得られたレジストパターンをマスクとしてＣＨＦ3 及びＣＯガスを用いて反応性イオンエッチングによりＳｉＯ2 膜６４５をパターニングする。続いて、図２９（ｅ）に示すように、スパッタリング法によりＡｌ膜を形成した後、いわゆるリフロー処理を行い、パターン溝内にＡｌ膜６４６を凝集埋め込み後、ＣＭＰ法により余分なＡｌ膜の除去を行う。
【０２３１】
次いで、図３０（ｆ）に示すように、プラズマ窒化とジクロロシランとアンモニアを主原料とするＬＰＣＶＤ法により膜厚２０ｎｍのＳｉ3 Ｎ4 膜６４７を形成する。続いて、図３０（ｇ）に示すように、ＣＨＦ3 ，ＣＦ4 及びＯ2 ガスを用いた反応性イオンエッチングによりＳｉ3 Ｎ4 膜６４７をパターニングし、スペーサーを形成する。なお、図示されていないが、ＣＭＯＳ回路６４２とメモリセル上層との接続部は、この段階で加工処理を行う。
【０２３２】
次いで、図３０（ｈ）に示すように、逆ミセル法により形成された粒径１４ｎｍのコロイダルシリカ微粒子を、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）中に分散した溶液に、平均分子量が約３００，０００のポリエチレンオキシドを重量比で２％混合した塗布液を、通常の回転塗布装置を用いて回転数２０００ｒｐｍで塗布し、ポリエチレンオキシドと微粒子の混合膜６４８を形成する。引き続き、図３０（ｉ）に示すように、プロピレングリコールモノメチルエーテル（ＰＧＭＥ）とイソプロピルアルコール（ＩＰＡ）の３：１混合液を用いたＣＭＰ法により、ポリエチレンオキシドと微粒子の混合膜６４８の余剰部分を除去する。
【０２３３】
次いで、図３１（ｊ）に示すように、膜厚５ｎｍのＴｉと膜厚１５ｎｍのＷの複合膜６４９を連続してスパッタリング法により成膜する。続いて、インプリントリソグラフィーの技術を用いて、ピッチ４０ｎｍのレジストパターンを紙面垂直方向に並ぶように形成し、得られたレジストパターンをマスクとしてＣＨＦ3 及びＳＦ6 ガスを用いた反応性イオンエッチングにより複合膜６４９をパターニングする。このパターニングされた複合膜６４９が、最終的にビット線となる。また、この際、ビット線の加工により露出された部分の直下にあるポリエチレンオキシド及びシリカ微粒子の一部も同時にエッチング除去される。
【０２３４】
次いで、図３１（ｋ）に示すように、１８０℃の加熱処理により、残ったポリエチレンオキシドを熱分解し、分解生成物を気化蒸発させて、エッチングにより形成されたビット線の開口部より排出する。引き続き、図示されていないが、酸素ガスを用いたプラズマ灰化処理によりレジストの除去を行う。
【０２３５】
そして、図３１（ｌ）に示すように、回転塗布可能な酸化シリコン（ＳＯＧ）膜を高粘度溶液を用いて形成することにより、表面張力によるメニスカスを利用して、複合膜６４９の下部空間を空隙としたまま、複合膜６４９上部全面にＳｉＯ2 膜６５０を形成する。このとき、複合膜６４９の側面の一部も空洞に隣接する構造となるが、これはビット線の電気容量を減らす効果があるので、寧ろ望ましい構造である。
【０２３６】
さらに、メモリセル部を多層構造とする場合には、以上の工程を繰り返すことにより、所望の構造を得ることが可能となる。最後に、いわゆるパッシベーション膜の形成を行い、入出力部となる配線接続部を形成した後、検査やダイシング等のいわゆる後工程を行い、記憶装置が完成する。
【０２３７】
なお、本実施形態では、主として規則正しく単純なラインアンドスペースからなるパターンで構成される記憶装置に適用したが、記憶装置以外の回路装置にも本発明は適用可能である。一般の回路装置においては、配線間の静電容量に起因する、信号伝達遅延の軽減が課題となる場合が多い。配線間の静電容量を下げるためには、配線間絶縁物の誘電率を下げることが有効であるが、単なる空隙であれば、比誘電率がほぼ１となるので、最適である。従って、一般の回路装置においても、簡便な方法で安価に空隙を形成する手法を提供することには大きな意義がある。
【０２３８】
一般の回路装置においては、配線パターンに規則性が乏しく、線間の狭い部分と広い部分が共存するため、上部絶縁膜の形成は、より高粘度の溶液を用いて回転塗布することが望ましい。また、回転塗布により上部絶縁膜を形成すると、線間の狭い部分と広い部分ではメニスカスの大きさも異なるので、絶縁膜の入り込み量が異なる。即ち、線間の狭い部分では、絶縁膜の入り込み量を少なくすることが容易であるが、線間の広い部分では、より深くまで絶縁膜が入り込んで形成される可能性がある。
【０２３９】
しかし、前述のように、課題となるのは線間の静電容量なので、線間の狭い部分で空隙が確保されていれば、元々静電容量が小さい、線間の広い部分において、空隙に誘電率の大きな絶縁膜が深く入り込んだとしても、所期の効果を得ることが可能である。また、絶縁膜の入り込み量を、線間の広い部分においても、線間の細い部分と同一にしたい場合には、線間の広い部分に、回路機能と無関係のダミーパターンを配置することにより、見かけ上の線間を揃えてやればよい。
【０２４０】
ここで、第６の実施形態として特に望ましい例は次の通りである。
【０２４１】
(1) 熱分解性ポリマーがポリアルキレンオキシドであること。
【０２４２】
(2) 熱分解性ポリマーが炭素数２或いは３のアルキレンオキシドモノマーより形成されていること。
【０２４３】
(3) 第二の配線材料パターン上に絶縁膜を形成する工程が、回転塗布を含むこと。
【０２４４】
(4) 行線と列線、及び両配線層の間の一部に設けられた構造体により囲まれた空隙を有し、該空隙の一部に吸湿性物質が備えられ、列線上に絶縁膜が形成されていること。
【０２４５】
(5) 吸湿性物質が、熱分解性ポリマーの加熱処理により形成された物質であること。
【０２４６】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、メモリ動作に用いる粒子として、酸化シリコンからなる絶縁体であるコロイダルシリカを用いたが、他の無機酸化物、例えば酸化アルミニウム，酸化チタンを用いることも可能であり、ポリスチレン等の有機物を用いることも可能である。さらに、原理的に絶縁体である必要はないので、例えば導電体であるクロム，ニッケル，銅，金，チタン，アルミニウム等の金属粒子や、それらを含む合金からなる粒子、或いは炭素粒子、半導体であるシリコン粒子等を用いても構わない。粒子の形状も球状である必要は無く、多面体形状や楕円体，柱状であっても構わない。
【０２４７】
また、行線と列線とは必ずしも直交配置する必要はなく、交差配置されている関係であればよい。さらに、第１及び第２の電極間の間隙長や粒子の大きさ等の条件は、仕様に応じて適宜変更可能である。
【０２４８】
また、実施形態ではデータ読み出し手段及びデータ書き込み手段の両方を備えた記憶装置として説明したが、必ずしも両方の手段を備える必要はなく、何れか一方のみを備えたものであっても良い。例えば、本発明の記憶装置をＲＯＭ的に使用することを考えた場合、前記図１に示すような記憶装置本体に対し、ＲＯＭを提供する側ではデータ書き込み手段のみを備えていれば良く、ＲＯＭを使用する側ではデータ読み出し手段のみを備えていればよい。
【０２４９】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【０２５０】
【図１】先願に係わる記憶装置のセル部構成を示す斜視図。
【図２】図１の記憶装置の動作原理を説明するための模式図。
【図３】粒子に働く力をグラフ化して示す特性図。
【図４】粒子の移動の様子を模式的に示す斜視図。
【図５】交差部とセルの関係、及び粒子による記憶状態を示す模式図。
【図６】周辺回路を含んだ記憶装置の概略構成を示すブロック図。
【図７】図１の記憶装置の全体構成を示す斜視図。
【図８】第１の実施形態に係わる記憶装置のセル部構成を示す斜視図。
【図９】第１の実施形態に係わる記憶装置のセル部構成を示す断面図。
【図１０】メモリセルをスイッチに置き換えたクロスポイント型メモリセル配列を示す等価回路図。
【図１１】第１の実施形態の記憶装置の動作状態を示す模式図。
【図１２】第１の実施形態の記憶装置の動作状態を示す模式図。
【図１３】第１の実施形態の記憶装置の動作状態を示す模式図。
【図１４】第１の実施形態の記憶装置の動作状態を示す模式図。
【図１５】第２の実施形態に係わる記憶装置の製造工程を示す断面図。
【図１６】第２の実施形態に係わる記憶装置の製造工程を示す断面図。
【図１７】第２の実施形態に係わる記憶装置の製造工程を示す断面図。
【図１８】第３の実施形態に係わる記憶装置の製造工程を示す断面図。
【図１９】第３の実施形態に係わる記憶装置の製造工程を示す断面図。
【図２０】第３の実施形態に係わる記憶装置の製造工程を示す断面図。
【図２１】第３の実施形態の変形例を示す工程断面図。
【図２２】第４の実施形態に係わる記憶装置のセル部構成を示す断面図。
【図２３】第４の実施形態の記憶装置の動作状態を示す模式図。
【図２４】第４の実施形態の記憶装置の動作状態を示す模式図。
【図２５】第４の実施形態の記憶装置の動作状態を示す模式図。
【図２６】第５の実施形態に係わる記憶装置の製造工程を示す断面図。
【図２７】第５の実施形態に係わる記憶装置の製造工程を示す断面図。
【図２８】第６の実施形態に係わる記憶装置のセル部構成を示す断面図。
【図２９】第６の実施形態に係わる記憶装置の製造工程を示す断面図。
【図３０】第６の実施形態に係わる記憶装置の製造工程を示す断面図。
【図３１】第６の実施形態に係わる記憶装置の製造工程を示す断面図。
【符号の説明】
【０２５１】
１０…第１の基板
１１…行線
２０…第２の基板
２１…列線
３０…微粒子
３１…選択した交点
４１…メモリセル配列
４２…行デコーダ
４３…ドライバ
４４…列デコーダ
４５…上位ブロック
５１，６４１…Ｓｉ基板
５２，６４２…ＣＭＯＳ回路
５３…メモリセルを含む層
５４…メモリセル部
５５…入出力部
１００，４００，６１０…基板
１１１，４１１，６１１…行線（ワード線）
１１２，４１２，６２２…絶縁膜
１１３，４１３…空隙
１１４，４１４…半導体膜
１１５，４１５…側壁絶縁膜
１２１，４２１，６２１…列線（ビット線）
１３０…導電性粒子
１３５…選択セル
２１１，２１３，２１６，２２４，３１１，３１３，３２４，５１１，５１３，６４３，６４５，６５０…ＳｉＯ2 膜
２１２，２１４，２１７，３１２，３１４，３１６，３１７，５１２，５１４，５１６，５１７，６４４，６４７…Ｓｉ3 Ｎ4 膜
２１５，２２０，３１５，３１８，５１５，５１８…ポリＳｉ膜
２１８，３１９…上層レジストパターン
２１９，３２０，５２０…下層レジスト
２２１，３２１，５５５…ポリエチレンオキシド
２２２，３２２…ポリシリコン微粒子
２２３，３２３，５５６，６４９…複合膜
３２５，５５３…ＢＰＳＧ膜
３２６，４１６，５５４…不純物領域
４３０…導電性細線
５５１…Ｎｉ９０％−Ｆｅ１０％混合物
５５２…炭素細線
６３０…微粒子
６３１…スペーサー
６３２…吸湿剤（残留物）
６４６…Ａｌ膜
６４８…ポリエチレンオキシドと微粒子の混合膜
【図１】
0004435054.tif 000008
【図２】
0004435054.tif 000009
【図３】
0004435054.tif 000010
【図４】
0004435054.tif 000011
【図５】
0004435054.tif 000012
【図６】
0004435054.tif 000013
【図７】
0004435054.tif 000014
【図８】
0004435054.tif 000015
【図９】
0004435054.tif 000016
【図１０】
0004435054.tif 000017
【図１１】
0004435054.tif 000018
【図１２】
0004435054.tif 000019
【図１３】
0004435054.tif 000020
【図１４】
0004435054.tif 000021
【図１５】
0004435054.tif 000022
【図１６】
0004435054.tif 000023
【図１７】
0004435054.tif 000024
【図１８】
0004435054.tif 000025
【図１９】
0004435054.tif 000026
【図２０】
0004435054.tif 000027
【図２１】
0004435054.tif 000028
【図２２】
0004435054.tif 000029
【図２３】
0004435054.tif 000030
【図２４】
0004435054.tif 000031
【図２５】
0004435054.tif 000032
【図２６】
0004435054.tif 000033
【図２７】
0004435054.tif 000034
【図２８】
0004435054.tif 000035
【図２９】
0004435054.tif 000036
【図３０】
0004435054.tif 000037
【図３１】
0004435054.tif 000038