(57)【特許請求の範囲】
【請求項１】
負荷の両端に接続する第１端子および第２端子と、
前記第１端子から前記負荷に向う方向の電流を流すと共に、第１電圧を前記第１端子に出力する第１レギュレータと、
前記負荷から前記第２端子に向う方向の電流を流すと共に、第１基準電圧よりも高電圧であり、前記第１電圧よりも低電圧である第２電圧を、前記第２端子に出力する第２レギュレータと、
を備え,
前記第２レギュレータは、
スイッチングレギュレータであり、
前記第２端子から前記第１基準電圧に至る経路に順に設けられる主インダクタおよび主スイッチと、
前記主インダクタおよび前記主スイッチの接続点から、前記第１端子または電力供給端子に至る経路に電流を流す向きに設けられる整流回路と、
を含むことを特徴とする
ＤＣ−ＤＣコンバータ。
【請求項２】
請求項１に記載のＤＣ−ＤＣコンバータであって、
前記第１レギュレータおよび前記第２レギュレータは、共に降圧型のスイッチングレギュレータであり、
同期信号を発生する同期信号発生部と、
前記同期信号に応じて、前記第１端子から前記負荷に向う方向の電流の増加を開始する第１同期回路と、
前記同期信号に応じて、前記負荷から前記第２端子に向う方向の電流の増加を開始する第２同期回路と、
を含むことを特徴とする
ＤＣ−ＤＣコンバータ。
【請求項３】
請求項２に記載のＤＣ−ＤＣコンバータであって、
前記第１同期回路は、前記同期信号に応じて、前記第１レギュレータの主スイッチを導通し、
前記第２同期回路は、前記同期信号に応じて、前記第２レギュレータの主スイッチを導通することを特徴とする
ＤＣ−ＤＣコンバータ。
【請求項４】
請求項３に記載のＤＣ−ＤＣコンバータであって、
前記第１同期回路は、出力端子が前記第１レギュレータにおける主スイッチの導通制御端子に接続され、セット端子が前記同期信号に接続される第１ラッチ回路であり、
前記第２同期回路は、出力端子が前記第２レギュレータにおける主スイッチの導通制御端子に接続され、セット端子が前記同期信号に接続される第２ラッチ回路であることを特徴とする
ＤＣ−ＤＣコンバータ。
【請求項５】
請求項１に記載のＤＣ−ＤＣコンバータであって、
前記第１電圧と前記第２電圧との間に設けられ、
前記第１電圧と前記第２電圧との間で分圧された電圧を出力する分圧回路と、
正極端子が前記第１電圧に接続され、前記第１電圧から第２基準電圧を差し引いた電圧を負極端子に出力する第２基準電圧部と、
反転入力端子に前記第２基準電圧部の負極端子が接続され、非反転端子に前記分圧回路の出力端子が接続される誤差増幅器と、
を備えることを特徴とする
ＤＣ−ＤＣコンバータ。
【請求項６】
負荷の低電圧側端子から第１基準電圧に至る経路に順に設けられる主インダクタおよび主スイッチと、
前記主インダクタおよび前記主スイッチの接続点から、前記負荷の高電圧側端子に至る経路に電流を流す向きに設けられる整流回路とを含み、
前記負荷から引き込む方向の電流を流すと共に、前記第１基準電圧よりも高電圧であり、前記負荷の高電圧側端子に給電される電圧よりも低電圧である出力電圧を、前記負荷の低電圧側端子に出力することを特徴とするスイッチングレギュレータ。
【請求項７】
請求項６に記載のスイッチングレギュレータであって、
前記負荷の高電圧側端子と前記負荷の低電圧側端子との間に設けられ、
前記負荷の高電圧側端子に給電される電圧と前記出力電圧との間で分圧された電圧を出力する分圧回路と、
正極端子が前記負荷の高電圧側端子に接続され、前記負荷の高電圧側端子に給電される電圧から第２基準電圧を差し引いた電圧を負極端子に出力する第２基準電圧部と、
反転入力端子に前記第２基準電圧部の負極端子が接続され、非反転端子に前記分圧回路の出力端子が接続される誤差増幅器と、
を備えることを特徴とする
スイッチングレギュレータ。
【請求項８】
負荷の両端に接続する第１端子および第２端子と、
降圧型のスイッチングレギュレータであり、前記第１端子から前記負荷に向う方向の電流を流すと共に、第１電圧を前記第１端子に出力する第１レギュレータと、
降圧型のスイッチングレギュレータであり、前記負荷から前記第２端子に向う方向の電流を流すと共に、第１基準電圧よりも高電圧であり前記第１電圧よりも低電圧である第２電圧を、前記第２端子に出力する第２レギュレータと、
を含むＤＣ−ＤＣコンバータの制御方法であって、
同期信号を発生するステップと、
前記同期信号に応じて、前記第１端子から前記負荷に向う方向の電流の増加を開始するステップと、
前記同期信号に応じて、前記負荷から前記第２端子に向う方向の電流の増加を開始するステップと、
を備えることを特徴とする
ＤＣ−ＤＣコンバータの制御方法。
【請求項９】
請求項８に記載のＤＣ−ＤＣコンバータの制御方法であって、
前記第１端子から前記負荷に向う方向の電流の増加を開始するステップは、前記第１レギュレータの主スイッチを導通するステップであり、
前記負荷から前記第２端子に向う方向の電流の増加を開始するステップは、前記第２レギュレータの主スイッチを導通するステップであることを特徴とする
ＤＣ−ＤＣコンバータの制御方法。
【請求項１０】
負荷の両端に接続する第１端子および第２端子と、
前記第１端子から前記負荷に向う方向の電流を流すと共に、第１電圧を前記第１端子に出力する第１レギュレータと、
降圧型のスイッチングレギュレータであり、
前記負荷から前記第２端子に向う方向の電流を流すと共に、第１基準電圧よりも高電圧であり、前記第１電圧よりも低電圧である第２電圧を、前記第２端子に出力する第２レギュレータと、
を備えるＤＣ−ＤＣコンバータの制御方法であって、
前記第１電圧と前記第２電圧との間で分圧された分圧電圧を出力するステップと、
前記第１電圧から、所定の電圧を差し引いて閾値電圧を生成するステップと、
前記分圧電圧から前記閾値電圧を差し引いて増幅し、誤差信号を生成するステップと、を備えることを特徴とする
ＤＣ−ＤＣコンバータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は差動電圧を出力するＤＣ−ＤＣコンバータおよびシンク電流を流すスイッチングレギュレータに関する。
【背景技術】
【０００２】
電子デバイスにおける動作電圧の多様化に伴い、異なる電源電圧を発生するためのＤＣ−ＤＣコンバータの需要が増えている。さらに、近年では、異なる電源電圧の電子デバイス間におけるインターフェース技術への利用のため、電源電圧の高電圧側だけではなく、低電圧側も可変に設定して差動電圧を出力するＤＣ−ＤＣコンバータが要求されている。
【０００３】
上述のインターフェース技術の一例としては、特許文献１に開示される技術が挙げられる。この技術は、動作電源電圧が互いに異なり論理閾値電圧が実質的に共通な複数個の回路ブロックを含む半導体チップを対象としている。各々の回路ブロックは、低電圧レベルと高電圧レベルとの電圧差を動作電源電圧とし、論理閾値電圧を、その間に挟み、その動作電源電圧に応じた振幅の信号が出力可能であり、論理閾値電圧をその間に挟む他の振幅の信号が入力可能であることを特徴としている。
【０００４】
特許文献１には、このようなインターフェース技術を実現する図５に示す電圧生成回路が開示されている。電圧生成回路は、一対のレギュレータ１１１，１１２を備えている。レギュレータ１１１は、参照電圧（＋）ｖｒｅｆ１に基づき高電圧レベルｖｄｄ１を生成するソース側のリニアレギュレータである。一方、レギュレータ１１２は、参照電圧（−）ｖｒｅｆ１に基づき低電圧レベルｖｓｓ１を生成するシンク側のリニアレギュレータである。これにより、半導体チップにおける動作電源電圧の高電圧レベルｖｃｃおよび低電圧レベルｇｎｄに挟まれた高電圧レベルｖｄｄ１および低電圧レベルｖｓｓ１を、回路ブロックＢＬＫ１に対する電源として供給する。
【特許文献１】特開２００２−１１１４７０
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の電圧生成回路では、一対のレギュレータ１１１，１１２にいずれもリニアレギュレータを用いているため、各々のレギュレータにおいて、電圧の変換に伴う余分な電力が消費される。例えば、レギュレータ１１１では、ソースフォアロ形態のｎチャンネルＭＯＳトランジスタＭ３にｎチャンネルＭＯＳトランジスタＭ４が直列接続され、その結合ノードＮ１の電圧が比較回路ＡＭＰを介してｎチャンネルＭＯＳトランジスタＭ３にフィードバックされている。ｎチャンネルＭＯＳトランジスタＭ３は比較回路ＡＭＰに入力される参照電圧（＋）ｖｒｅｆ１に結合ノードＮ１の電圧が等しくなるようにバイアス制御される。このとき、ｎチャンネルＭＯＳトランジスタＭ３には、（高電圧レベルｖｃｃ−高電圧レベルｖｄｄ１）の電圧差が生じるため、電力が消費される。なお、レギュレータ１１２においても、ｐチャネル型ＭＯＳトランジスタＭ６で同様の電力が消費される。このような電圧の変換に伴う電力は、システム全体の消費電力および発熱量の増大の要因となるため問題である。
【０００６】
本発明は前記背景技術の課題に鑑みてなされたものであって、電力消費を低減することができるＤＣ−ＤＣコンバータおよびその制御方法、ならびに、スイッチングレギュレータおよびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
第１の発明にかかる解決手段は、負荷の両端に接続する第１端子および第２端子と、前記第１端子から前記負荷に向う方向の電流を流すと共に、第１電圧を前記第１端子に出力する第１レギュレータと、前記負荷から前記第２端子に向う方向の電流を流すと共に、第１基準電圧よりも高電圧であり、前記第１電圧よりも低電圧である第２電圧を、前記第２端子に出力する第２レギュレータと、を備え,前記第２レギュレータは、スイッチングレギュレータであり、前記第２端子から前記第１基準電圧に至る経路に順に設けられる主インダクタおよび主スイッチと、前記主インダクタおよび前記主スイッチの接続点から、前記第１端子または電力供給端子に至る経路に電流を流す向きに設けられる整流回路と、を含むことを特徴とするＤＣ−ＤＣコンバータである。
【０００８】
また、第１の発明にかかる他の解決手段は、負荷の低電圧側端子から第１基準電圧に至る経路に順に設けられる主インダクタおよび主スイッチと、前記主インダクタおよび前記主スイッチの接続点から、前記負荷の高電圧側端子に至る経路に電流を流す向きに設けられる整流回路とを含み、前記負荷から引き込む方向の電流を流すと共に、前記第１基準電圧よりも高電圧であり、前記負荷の高電圧側端子に給電される電圧よりも低電圧である出力電圧を、前記負荷の低電圧側端子に出力することを特徴とするスイッチングレギュレータである。
【０００９】
本発明のＤＣ−ＤＣコンバータおよびスイッチングレギュレータでは、主スイッチが非導通になると、主インダクタは、継続して同じ向きの電流を流そうとする。そして、主インダクタは、整流回路を介して、１端子または電力供給端子に電流を流し込むこととなる。これにより、主インダクタに残る余剰エネルギは、整流回路を介して第１端子または電力供給端子に向って回生される。このため、シンク側のレギュレータに、リニアレギュレータを用いた場合や回生動作を行わないスイッチングレギュレータを用いた場合に比して、消費される電力を減少することができる。
【００１０】
第２の発明にかかる解決手段は、負荷の両端に接続する第１端子および第２端子と、降圧型のスイッチングレギュレータであり、前記第１端子から前記負荷に向う方向の電流を流すと共に、第１電圧を前記第１端子に出力する第１レギュレータと、降圧型のスイッチングレギュレータであり、前記負荷から前記第２端子に向う方向の電流を流すと共に、第１基準電圧よりも高電圧であり前記第１電圧よりも低電圧である第２電圧を、前記第２端子に出力する第２レギュレータと、を含むＤＣ−ＤＣコンバータの制御方法であって、同期信号を発生するステップと、前記同期信号に応じて、前記第１端子から前記負荷に向う方向の電流の増加を開始するステップと、前記同期信号に応じて、前記負荷から前記第２端子に向う方向の電流の増加を開始するステップと、を備えることを特徴とするＤＣ−ＤＣコンバータの制御方法である。
【００１１】
負荷の両端に第１端子および第２端子が接続し、第１端子から負荷に向う方向の電流（ソース電流）を流す降圧型スイッチングレギュレータである第１レギュレータと、負荷から第２端子に向う方向の電流（シンク電流）を流す降圧型スイッチングレギュレータである第２レギュレータとを備えるＤＣ−ＤＣコンバータにおいて、ソース電流およびシンク電流の電流差が大きくなると、その電流差により生じるリップル電流が増加することとなる。リップル電流は、ソース電流およびシンク電流について、異なる時間傾きで変化する期間が長いほど大きくなる。例えば、ソース電流の最大値とシンク電流の最小値とが一致するタイミングでＤＣ−ＤＣコンバータが制御されると、リップル電流のピーク値は最大値となる。リップル電流が増大すると、発生するノイズが増大し、出力端子などに設けられるキャパシタに対する充放電にかかる電力損も増大することとなる。
【００１２】
本発明のＤＣ−ＤＣコンバータの制御方法では、第１端子から負荷に向う方向の電流（ソース電流）の増加を開始するステップと、負荷から第２端子に向う方向の電流（シンク
電流）の増加を開始するステップとが、同期信号に応じてなされる。これにより、ソース電流およびシンク電流の増加を開始する期間が一致するため、ソース電流の最大値とシンク電流の最小値とが一致することを確実に防止することができる。また、ソース電流およびシンク電流について、正の時間傾きで変化する期間が最長となるため、異なる時間傾きで変化する期間を最短にすることができ、ひいては、リップル電流を最小にすることができる。このため、発生するノイズを抑制し、キャパシタの充放電にかかる電力損を減少することができる。
【００１３】
第３の発明にかかる解決手段は、負荷の両端に接続する第１端子および第２端子と、前記第１端子から前記負荷に向う方向の電流を流すと共に、第１電圧を前記第１端子に出力する第１レギュレータと、降圧型のスイッチングレギュレータであり、前記負荷から前記第２端子に向う方向の電流を流すと共に、第１基準電圧よりも高電圧であり、前記第１電圧よりも低電圧である第２電圧を、前記第２端子に出力する第２レギュレータと、を備えるＤＣ−ＤＣコンバータの制御方法であって、前記第１電圧と前記第２電圧との間で分圧された分圧電圧を出力するステップと、前記第１電圧から、所定の電圧を差し引いて閾値電圧を生成するステップと、前記分圧電圧から前記閾値電圧を差し引いて増幅し、誤差信号を生成するステップと、を備えることを特徴とするＤＣ−ＤＣコンバータの制御方法である。
【００１４】
本発明のＤＣ−ＤＣコンバータおよびスイッチングレギュレータの制御方法では、電源投入直後などにおいて、第１電圧が略０Ｖの状態であっても、正常な極性を有する誤差信号を生成することができる。このため、誤差信号の極性が反転することを防止することができる。
【発明の効果】
【００１５】
本発明を適用することにより、電力消費を低減することができるＤＣ−ＤＣコンバータおよびスイッチングレギュレータを提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施にかかるＤＣ−ＤＣコンバータおよびスイッチングレギュレータについて具体化した実施形態を図１〜図４を参照しつつ詳細に説明する。
【００１７】
（実施形態１）
図１は、本実施形態１にかかる差動出力ＤＣ−ＤＣコンバータ１を示す回路図である。
差動出力ＤＣ−ＤＣコンバータ１は、電力供給端子Ｖｉｎに印加される入力電圧Ｖ０から二組の異なる出力電圧Ｖ１，Ｖ２に変換し、出力端子ＶＰ，ＶＭに出力するＤＣ−ＤＣコンバータである。差動出力ＤＣ−ＤＣコンバータ１は、電流ソース型の第１スイッチングレギュレータ１０と、電流シンク型の第２スイッチングレギュレータ２０と、第１スイッチングレギュレータ１０および第２スイッチングレギュレータ２０を制御する制御部３０とを備えている。
【００１８】
第１スイッチングレギュレータ１０は、主スイッチをなす第１トランジスタＦＥＴ１と、同期整流回路をなす第２トランジスタＦＥＴ２と、主インダクタをなすチョークコイルＬ１と、平滑キャパシタをなすコンデンサＣ１とを備えている。第１トランジスタＦＥＴ１および第２トランジスタＦＥＴ２について、各々のソース電極は、電力供給端子Ｖｉｎおよび接地点ＧＮＤに接続され、各々のドレイン電極は、チョークコイルＬ１の入力端と共に互いに接続され、各々のゲート電極は、制御部３０の制御出力に接続されている。さらに、チョークコイルＬ１の出力端は、他端側が接地されたコンデンサＣ１と共に出力端子ＶＰに接続されている。
【００１９】
第２スイッチングレギュレータ２０は、主スイッチをなす第３トランジスタＦＥＴ３と、同期整流回路をなす第４トランジスタＦＥＴ４と、主インダクタをなすチョークコイルＬ２と、平滑キャパシタをなすコンデンサＣ２とを備えている。第３トランジスタＦＥＴ３および第４トランジスタＦＥＴ４について、各々のソース電極は、接地点ＧＮＤおよび出力電圧Ｖ１を発生する第１スイッチングレギュレータ１０の出力に接続され、各々のドレイン電極は、チョークコイルＬ２の入力端と共に互いに接続されている。また、各々のゲート電極には、制御部３０からの制御出力が接続されている。さらに、チョークコイルＬ２の出力端は、他端側が接地されたコンデンサＣ２と共に出力端子ＶＭに接続されている。
【００２０】
制御部３０は、フリップフロップＦＦ１，ＦＦ２と、オペアンプＰＷＭ１，ＰＷＭ２，ＥＲＡ１，ＥＲＡ２と、抵抗素子Ｒ１〜Ｒ４と、パルス発振器ＯＳＣ１と、鋸波発振器ＯＳＣ２とを備えている。パルス発振器ＯＳＣ１から出力されるクロック信号ＣＫは、鋸波発振器ＯＳＣ２、フリップフロップＦＦ１のセット入力ＳおよびフリップフロップＦＦ２のセット入力Ｓにそれぞれ入力されている。また、鋸波発振器ＯＳＣ２は、このクロック信号ＣＫに同期して鋸波信号ＣＫＮを発生し、オペアンプＰＷＭ１およびオペアンプＰＷＭ２に出力する。具体的には、クロック信号ＣＫの立ち上がりエッジで、鋸波信号ＣＫＮを０Ｖにリセットし、次の周期の立ち上りまで時間傾きでレベルを上昇させる。
【００２１】
まず、制御部３０のうち第１トランジスタＦＥＴ１および第２トランジスタＦＥＴ２を制御する部分について説明する。
抵抗素子Ｒ１，Ｒ２は、出力端子ＶＰおよび接地点ＧＮＤの間に直列に接続され、その中点電圧ＶＭ１が取り出されている。第１スイッチングレギュレータ１０のエラーアンプをなす誤差増幅器ＥＲＡ１では、反転入力に中点電圧ＶＭ１が入力され、非反転入力に接地点ＧＮＤからの基準電圧ｅ２が入力されている。従って、誤差増幅器ＥＲＡ１は、基準電圧ｅ１から中点電圧ＶＭ１を差し引いた電圧値を増幅してオペアンプＰＷＭ１に出力する。
【００２２】
オペアンプＰＷＭ１では、非反転入力に鋸波信号ＣＫＮが入力され、反転入力に誤差増幅器ＥＲＡ１の出力である参照電圧ＶＲ１が入力されている。従って、鋸波信号ＣＫＮの一周期のうち、電圧値が直線的に上昇する期間では、そのレベルが参照電圧ＶＲ１の電圧値を上回る際に、オペアンプＰＷＭ１の出力レベルがローレベルからハイレベルに遷移する。また、鋸波信号ＣＫＮがローレベルに遷移すると、オペアンプＰＷＭ１の出力もハイレベルからローレベルに遷移する。ここで、参照電圧ＶＲ１の電圧値が変動すると、オペアンプＰＷＭ１のリセット信号ＲＣＫ１がローレベルからハイレベルに遷移するタイミングも変動する。すなわち、オペアンプＰＷＭ１では、参照電圧ＶＲ１の電圧値に応じてパルス幅変調がなされたリセット信号ＲＣＫ１が出力されることとなる。
【００２３】
フリップフロップＦＦ１において、セット入力Ｓには、クロック信号ＣＫが入力され、リセット入力Ｒには、リセット信号ＲＣＫ１が入力される。従って、クロック信号ＣＫの立ち上がりで、出力Ｑ１はハイレベルにセットされ、リセット信号ＲＣＫ１の立ち上がりで、出力Ｑ１はローレベルにリセットされる。また、フリップフロップＦＦ１は、出力Ｑ１を第１トランジスタＦＥＴ１のゲート電極に出力し、反転出力ＸＱ１を第２トランジスタＦＥＴ２のゲート電極に出力する。このため、フリップフロップＦＦ１の状態に応じて、第１トランジスタＦＥＴ１および第２トランジスタＦＥＴ２の導通制御は排他的になされることとなる。
【００２４】
次いで、制御部３０のうち第３トランジスタＦＥＴ３および第４トランジスタＦＥＴ４を制御する部分について説明する。
抵抗素子Ｒ３，Ｒ４は、出力端子ＶＰおよび出力端子ＶＭの間に直列に接続され、その
中点電圧ＶＭ２が取り出されている。さらに、第２スイッチングレギュレータ２０のエラーアンプをなす誤差増幅器ＥＲＡ２では、非反転入力に中点電圧ＶＭ２が入力され、反転入力に出力端子ＶＰの電圧から基準電圧ｅ２を差し引いた電圧が入力されている。従って、誤差増幅器ＥＲＡ２は、中点電圧ＶＭ２−（出力端子ＶＰの電圧−基準電圧ｅ２）で得られる電圧値を増幅して、オペアンプＰＷＭ２に出力する。
【００２５】
オペアンプＰＷＭ２では、非反転入力に鋸波信号ＣＫＮが入力され、反転入力に誤差増幅器ＥＲＡ２の出力である参照電圧ＶＲ２が入力されている。従って、鋸波信号ＣＫＮの一周期のうち、電圧値が直線的に上昇する期間では、そのレベルが参照電圧ＶＲ２の電圧値を上回る際に、オペアンプＰＷＭ２の出力レベルがローレベルからハイレベルに遷移する。また、鋸波信号ＣＫＮがローレベルに遷移すると、オペアンプＰＷＭ２の出力もハイレベルからローレベルに遷移する。ここで、参照電圧ＶＲ２の電圧値が変動すると、オペアンプＰＷＭ２のリセット信号ＲＣＫ２がローレベルからハイレベルに遷移するタイミングも変動する。すなわち、オペアンプＰＷＭ２では、参照電圧ＶＲ２の電圧値に応じてパルス幅変調がなされたリセット信号ＲＣＫ２が出力されることとなる。
【００２６】
ところで、誤差増幅器ＥＲＡ２では、非反転入力に中点電圧ＶＭ２が入力され、反転入力に接地点ＧＮＤからの基準電圧ｅ２ａ（ここで、基準電圧ｅ２ａ＝定常時の出力端子ＶＰの電圧−基準電圧ｅ２）が入力される構成も考えられる。しかるに、電源投入直後において、出力端子ＶＰの電圧が略０Ｖの場合には、基準電圧ｅ２ａの電圧がハイレベルになるため、誤差増幅器ＥＲＡ２は負極の電圧を出力する。すなわち、本来は、正極の電圧であるべきところ、反転した極性の電圧を出力することとなる。これにより、出力端子ＶＰの電圧が定常状態の電圧となるまで、リセット信号ＲＣＫ２が常にハイレベルとなり、第３トランジスタＦＥＴ３が導通状態となる。これにより、出力端子ＶＰから出力端子ＶＭに至る経路に電流ＩＬ２とは逆向きの電流が流れることとなる。すると、電流ＩＬ２には定常状態とは逆極性のエネルギが蓄えられるため、定常状態に遷移する過程において、定常状態と同極性のエネルギを蓄えるまでに時間を要することとなる。すなわち、第２スイッチングレギュレータ２０の動作が定常状態になるまでの時間が遅延するため問題である。
【００２７】
これに対して、本実施形態１の差動出力ＤＣ−ＤＣコンバータ１では、電源投入直後で、出力端子ＶＰの電圧が低電圧の場合には、出力端子ＶＰの電圧から基準電圧ｅ２を差し引いた電圧が負極の電圧となるため、誤差増幅器ＥＲＡ２が出力する参照電圧ＶＲ２は正極の電圧となる。このため、出力端子ＶＰの電圧が定常状態の電圧とならなくとも、リセット信号ＲＣＫ２が正常に出力されることとなり、第２スイッチングレギュレータ２０の動作が定常状態になるまでの時間の遅延を抑止することができる。
【００２８】
フリップフロップＦＦ２において、セット入力Ｓには、クロック信号ＣＫが入力され、リセット入力Ｒには、リセット信号ＲＣＫ２が入力される。従って、クロック信号ＣＫの立ち上がりで、出力Ｑ２はハイレベルにセットされ、リセット信号ＲＣＫ２の立ち上がりで、出力Ｑ２はローレベルにリセットされる。また、フリップフロップＦＦ２は、出力Ｑ２を第３トランジスタＦＥＴ３のゲート電極に出力し、反転出力ＸＱ２を第４トランジスタＦＥＴ４のゲート電極に出力する。従って、フリップフロップＦＦ２の状態に応じて、第３トランジスタＦＥＴ３および第４トランジスタＦＥＴ４の導通制御が排他的になされることとなる。
【００２９】
次いで、本実施形態にかかる差動出力ＤＣ−ＤＣコンバータ１の動作について説明する。図２は、差動出力ＤＣ−ＤＣコンバータ１の動作を示す波形図である。クロック信号ＣＫは、パルス発振器ＯＳＣ１の出力波形であり、周期Ｔで発振される矩形波である。
【００３０】
まず、（１）において、パルス発振器ＯＳＣ１が出力するクロック信号ＣＫがハイレベ
ルに遷移すると、鋸波発振器ＯＳＣ２が出力する鋸波信号ＣＫＮの電圧が上昇し始める。それと共に、クロック信号ＣＫの立ち上がりで、フリップフロップＦＦ１，ＦＦ２のそれぞれの出力Ｑ１，Ｑ２がハイレベルに、反転出力ＸＱ１，ＸＱ２がローレベルに遷移する。
【００３１】
（２）において、第１トランジスタＦＥＴ１のゲートレベルがハイレベルに、第２トランジスタＦＥＴ２のゲートレベルがローレベルに遷移するため、第１トランジスタＦＥＴ１は導通になり、第２トランジスタＦＥＴ２は非導通になる。また、（３）において、第３トランジスタＦＥＴ３のゲートレベルがハイレベルに、第４トランジスタＦＥＴ４のゲートレベルがローレベルに遷移するため、第３トランジスタＦＥＴ３は導通になり、第４トランジスタＦＥＴ４は非導通になる。このため、電力供給端子Ｖｉｎから、第１トランジスタＦＥＴ１、チョークコイルＬ１、負荷ＲＤ、チョークコイルＬ２および第３トランジスタＦＥＴ３を介して、接地点ＧＮＤに至る経路が形成される。このとき、チョークコイルＬ１には、第１トランジスタＦＥＴ１との接続側から出力端子ＶＰとの接続側に向う方向の電流ＩＬ１が増加し始め、それと同時に、チョークコイルＬ２には、負荷ＲＤとの接続側から第３トランジスタＦＥＴ３の接続側に向う方向の電流ＩＬ２も増加し始める。
【００３２】
（４）において、鋸波信号ＣＫＮの電圧レベルが参照電圧ＶＲ２を上回るとリセット信号ＲＣＫ２がハイレベルに遷移する。すると、（５）において、リセット信号ＲＣＫ２の立ち上がりで、フリップフロップＦＦ２の出力Ｑ２がハイレベルに、反転出力ＸＱ２がローレベルに遷移する。（６）において、第３トランジスタＦＥＴ３のゲートレベルがローレベルに遷移するため、第３トランジスタＦＥＴ３は非導通になる。これと共に、第４トランジスタＦＥＴ４のゲートレベルがハイレベルに遷移するため、第４トランジスタＦＥＴ４が導通する。これにより、チョークコイルＬ２から、第４トランジスタＦＥＴ４を介して、出力端子ＶＰに至る経路が形成される。
【００３３】
このとき、チョークコイルＬ２は、引き続き、電流ＩＬ２と同じ向きの電流を流そうとする。そして、チョークコイルＬ２は、第４トランジスタＦＥＴ４を介して出力端子ＶＰに電流ＩＬ２を流し込むこととなる。これにより、チョークコイルＬ２に蓄えられたエネルギは、この経路を通して放出され、出力端子ＶＰ側に回生される。このため、シンク側のレギュレータに、リニアレギュレータを用いた場合や回生動作を行わないスイッチングレギュレータを用いた場合に比して、消費される電力が減少することとなる。このエネルギの放出に伴い、電流ＩＬ２の電流値は徐々に減少することになる。
なお、この場合、第１スイッチングレギュレータ１０は、負荷ＲＤにシンク電流を流し、出力端子ＶＰに出力端子ＶＭの電圧よりも高い電圧を出力できればよい。例えば、具体的には、リニアレギュレータおよびスイッチングレギュレータが挙げられる。また、スイッチングレギュレータの場合には、降圧型であっても良いし、昇圧型であっても良い。
【００３４】
（７）において、鋸波信号ＣＫＮの電圧レベルが参照電圧ＶＲ１を上回るとリセット信号ＲＣＫ１がハイレベルに遷移する。すると、（８）において、リセット信号ＲＣＫ１の立ち上がりで、フリップフロップＦＦ１の出力Ｑ１がハイレベルに、反転出力ＸＱ１がローレベルに遷移する。（９）において、第１トランジスタＦＥＴ１のゲートレベルがローレベルに遷移するため、第１トランジスタＦＥＴ１は非導通になる。これと共に、第２トランジスタＦＥＴ２のゲートレベルがハイレベルに遷移するため、第１トランジスタＦＥＴ１は導通する。これにより、チョークコイルＬ１から、第２トランジスタＦＥＴ２を介して、出力端子ＶＰに至る経路が形成される。このとき、チョークコイルＬ１は、蓄えられたエネルギを放出して、引き続き、電流ＩＬ１と同じ向きの電流を流し続ける。そして、エネルギの低下と共に、電流ＩＬ１の電流が徐々に低下することとなる。
【００３５】
（１０）において、鋸波信号ＣＫＮがローレベルに遷移すると、リセット信号ＲＣＫ１
およびリセット信号ＲＣＫ２がローレベルに遷移し、一周期の動作を完了する。
【００３６】
ところで、図２には、電流ＩＬ２を示すグラフおよび電流ＩＬ１から電流ＩＬ２を差し引いた電流値を示すグラフのうち破線部分に、比較例のグラフが示されている。比較例は、差動出力ＤＣ−ＤＣコンバータ１と同様に、いずれも降圧型のソース側スイッチングレギュレータおよびシンク側スイッチングレギュレータを備えている。しかしながら、それぞれのスイッチングレギュレータは、非同期に導通制御される点で、差動出力ＤＣ−ＤＣコンバータ１と異なる差動出力ＤＣ−ＤＣコンバータである。図２には、電流ＩＬ１が増加し始めるタイミングおよび電流ＩＬ２が減少し始める場合の動作波形が示されている。
図２に示すように、電流ＩＬ１および電流ＩＬ２の電流が増加するタイミングが異なるため、電流ＩＬ１から電流ＩＬ２を差し引いた電流値の変化量は最大となる。電流ＩＬ１から電流ＩＬ２を差し引いた電流値は、出力端子ＶＰ，ＶＭの間のノイズ発生の要因となるリップル電圧に反映され、また、その電流量の変化は出力端子ＶＰ，ＶＭの間に接続されるコンデンサＣ２の充放電の電流量を増加させることになる。このため、電流ＩＬ１から電流ＩＬ２を差し引いた電流値の変化量を出来る限り小さくすることが好ましい。
【００３７】
本実施形態１にかかる差動出力ＤＣ−ＤＣコンバータ１では、第１スイッチングレギュレータ１０の第１トランジスタＦＥＴ１および第２スイッチングレギュレータ２０の第３トランジスタＦＥＴ３は、それぞれ、フリップフロップＦＦ１およびフリップフロップＦＦ２により導通制御される。フリップフロップＦＦ１およびフリップフロップＦＦ２では、それぞれのセット端子にクロック信号ＣＫが入力されている。すなわち、フリップフロップＦＦ１およびフリップフロップＦＦ２は、クロック信号ＣＫの立ち上がりのタイミングで出力Ｑ１，Ｑ２がハイレベルに遷移し、第１トランジスタＦＥＴ１および第３トランジスタＦＥＴ３は、同一のタイミング（（２），（３））で導通開始されることとなる。これにより、電流ＩＬ１および電流ＩＬ２について、正の時間傾きで変化する期間が最長となるため、電流ＩＬ１から電流ＩＬ２を差し引いた電流値の変化量は、比較例に比して小さくなる。従って、差動出力ＤＣ−ＤＣコンバータ１では、比較例のように同期しないで第１トランジスタＦＥＴ１および第３トランジスタＦＥＴ３を導通制御する場合に比して、リップル電圧のピーク値を抑制し、発生するノイズを減少すると共に、コンデンサＣ２の充放電の電流量が減少し、その充放電にかかる電力損を減少することができる。
【００３８】
（実施形態２）
図３は、実施形態２にかかる差動出力ＤＣ−ＤＣコンバータ１Ａの回路図を示している。電流モードで動作する差動出力ＤＣ−ＤＣコンバータ１Ａは、電流ソース型の第１スイッチングレギュレータ１０Ａと、電流シンク型の第２スイッチングレギュレータ２０Ａと、第１スイッチングレギュレータ１０Ａおよび第２スイッチングレギュレータ２０Ａを制御する制御部３０Ａとを備えている。
【００３９】
このうち第１スイッチングレギュレータ１０Ａは、実施形態１の第１スイッチングレギュレータ１０に比して、チョークコイルＬ１と、出力端子ＶＰとの間にセンス抵抗Ｒｓ１を備える点で異なっている。このセンス抵抗Ｒｓ１は、チョークコイルＬ１に流れる電流ＩＬ１をその両端に発生する電圧に変換し検知する。
【００４０】
また、第２スイッチングレギュレータ２０Ａは、実施形態１の第２スイッチングレギュレータ２０に比して、チョークコイルＬ２と、出力端子ＶＭとの間にセンス抵抗Ｒｓ２を備え、同期式整流回路をなす第４トランジスタＦＥＴ４のソース電極側が電力供給端子Ｖｉｎに接続されている点が異なる。センス抵抗Ｒｓ２は、チョークコイルＬ２に流れる電流ＩＬ２をその両端に発生する電圧に変換し検知する。
【００４１】
また、制御部３０Ａは、実施形態１の制御部３０に比して、センス抵抗Ｒｓ１の両端の
電圧を増幅するオペアンプＡＭＰ１と、センス抵抗Ｒｓ２の両端の電圧を増幅するオペアンプＡＭＰ２とを備える点が異なっている。さらに、実施形態１における鋸波発振器ＯＳＣ２が出力する鋸波信号ＣＫＮに代わり、オペアンプＰＷＭ１では、非反転入力にオペアンプＡＭＰ１の出力を入力し、オペアンプＰＷＭ２では、非反転入力にオペアンプＡＭＰ２の出力を入力している点も異なる。すなわち、制御部３０Ａでは、リセット信号ＲＣＫ１の発生において、鋸波信号ＣＫＮに代わり、電流ＩＬ１，ＩＬ２の電流値を用いていることとなる。
【００４２】
本実施例２にかかる差動出力ＤＣ−ＤＣコンバータ１Ａも、上述のリセット信号ＲＣＫ１およびリセット信号ＲＣＫ２の発生方式を除き、図２のタイミングで動作することとなる。すなわち、差動出力ＤＣ−ＤＣコンバータ１Ａでも、（６）において、チョークコイルＬ２に蓄えられたエネルギが、出力端子ＶＰ側に回生される。このため、シンク側のレギュレータに、リニアレギュレータを用いた場合や回生動作を行わないスイッチングレギュレータを用いた場合に比して、消費される電力が減少することとなる。
【００４３】
（実施形態３）
図４は、実施形態３にかかる差動出力ＤＣ−ＤＣコンバータ１Ｂの回路図である。電流モードで動作する差動出力ＤＣ−ＤＣコンバータ１Ｂは、電流ソース型の第１スイッチングレギュレータ１０Ｂと、電流シンク型の第２スイッチングレギュレータ２０Ｂと、第１スイッチングレギュレータ１０Ｂおよび第２スイッチングレギュレータ２０Ｂを制御する制御部３０Ｂとを備えている。
【００４４】
このうち第１スイッチングレギュレータ１０Ｂは、実施形態１の第１スイッチングレギュレータ１０に比して、チョークコイルＬ１と、出力端子ＶＭとの間にセンス抵抗Ｒｓ１を備え、同期式整流回路をなす第２トランジスタＦＥＴ２に代わり、非同期式整流回路をなす第１ダイオードＤ１を備える点が異なっている。センス抵抗Ｒｓ１は、チョークコイルＬ１に流れる電流ＩＬ１をその両端に発生する電圧に変換し検知する。
【００４５】
また、第２スイッチングレギュレータ２０Ｂは、実施形態１の第２スイッチングレギュレータ２０に比して、チョークコイルＬ２と、出力端子ＶＭとの間にセンス抵抗Ｒｓ２を備え、同期式整流回路をなす第４トランジスタＦＥＴ４に代わり、非同期式整流回路をなす第２ダイオードＤ２を備える点が異なっている。センス抵抗Ｒｓ２は、チョークコイルＬ２に流れる電流ＩＬ２をその両端に発生する電圧に変換し検知する。
【００４６】
また、制御部３０Ｂは、実施形態２の制御部３０Ａと同様に電流制御にかかる部分が、実施形態１の制御部３０とは異なっている。すなわち、非同期整流回路をなす第１ダイオードＤ１および第２ダイオードＤ２に対し、公知のサイクルスキップ動作を行うための、オペアンプＣＯＭＰ１，ＣＯＭＰ２と、アンドゲートＡＮＤ１，ＡＮＤ２と、基準電圧ｅ３，ｅ４とを含む点が異なっている。
【００４７】
第１スイッチングレギュレータ１０Ｂを制御する部分に含まれるオペアンプＣＯＭＰ１では、非反転端子に参照電圧ＶＲ１が、反転端子に基準電圧ｅ３が入力される。アンドゲートＡＮＤ１では、一方の入力にオペアンプＣＯＭＰ１の出力が、他方の入力にクロック信号ＣＫが入力される。このため、参照電圧ＶＲ１が基準電圧ｅ３を上回る場合にのみ、セット信号ＳＣＫ１がクロック信号ＣＫに応じてハイレベルに遷移することとなる。すなわち、出力端子ＶＰに応じて変動する中点電圧ＶＭ１の電圧が、基準電圧ｅ１を上回る場合には、基準電圧ｅ３を適切に設定することにより、セット信号ＳＣＫ１のハイレベルへの遷移を制限すること、すなわち、サイクルスキップ動作を行うことができる。
第２スイッチングレギュレータ２０Ｂを制御する部分に含まれるオペアンプＣＯＭＰ２、アンドゲートＡＮＤ２および基準電圧ｅ４についても、第１スイッチングレギュレータ
１０ＢにおけるオペアンプＣＯＭＰ１、アンドゲートＡＮＤ１および基準電圧ｅ３と同様に動作するため、その説明を省略する。
【００４８】
なお、制御部３０Ｂでは、誤差増幅器ＥＲＡ２では、非反転入力に中点電圧ＶＭ２が入力され、反転入力に、基準電圧ｅ２に代わり、接地点ＧＮＤからの基準電圧ｅ２ａ（ここで、基準電圧ｅ２ａ＝定常時の出力端子ＶＰの電圧−基準電圧ｅ２）が入力されている。このため、整流回路に第４トランジスタＦＥＴ４のような同期式整流回路を用いる場合には、前述したように、電源投入直後において、第２スイッチングレギュレータ２０Ｂの動作が定常状態になるまでの時間の遅延が発生する虞が生じていた。
【００４９】
しかるに、本実施形態３の第２スイッチングレギュレータ２０Ｂでは、整流回路に非同期式整流回路をなす第２ダイオードＤ２を用いている。このため、出力端子ＶＰから出力端子ＶＭに至るチョークコイルＬ２を通る経路において、電流ＩＬ２とは逆向きの電流が流れることが防止される。従って、電流ＩＬ２は、定常状態とは逆向きのエネルギが蓄積されることを防止し、ひいては、第２スイッチングレギュレータ２０Ｂの動作が定常状態になるまでの時間の遅延を抑止することができる。
【００５０】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、実施形態２において、第４トランジスタＦＥＴ４のソース電極を電力供給端子Ｖｉｎに接続する構成を、実施形態１および実施形態３に適用することも可能である。
【００５１】
なお、差動出力ＤＣ−ＤＣコンバータ１は、ＤＣ−ＤＣコンバータの一例、第１スイッチングレギュレータ１０は、第１レギュレータの一例、第２スイッチングレギュレータ２０は、第２レギュレータおよびスイッチングレギュレータの一例を示している。また、第１トランジスタＦＥＴ１は、第１レギュレータの主スイッチの一例、第２トランジスタＦＥＴ２は、第１レギュレータの整流回路の一例、第３トランジスタＦＥＴ３は、第２レギュレータの主スイッチの一例、第４トランジスタＦＥＴ４は、第２レギュレータの整流回路の一例を示している。さらに、チョークコイルＬ１は、第１レギュレータの主インダクタの一例、チョークコイルＬ２は、第２レギュレータの主インダクタの一例、出力端子ＶＰは、第１レギュレータの第１端子およびスイッチングレギュレータにおける負荷の高圧側端子の一例、出力端子ＶＭは、第２レギュレータの第２端子、スイッチングレギュレータにおける負荷の低圧側端子の一例をそれぞれ示している。また、パルス発振器ＯＳＣ１は、クロック信号生成部の一例、クロック信号ＣＫは、同期信号の一例、フリップフロップＦＦ１は、第１同期回路および第１ラッチ回路の一例、フリップフロップＦＦ２は、第２同期回路および第２ラッチ回路の一例、誤差増幅器ＥＲＡ２は、誤差増幅器の一例を示している。さらに、第１ダイオードＤ１は、第１レギュレータの整流回路の一例、第２ダイオードＤ２は、第２レギュレータの整流回路の一例、抵抗素子Ｒ３，Ｒ４は分圧回路の一例、接地点ＧＮＤは第１基準電圧の一例、基準電圧ｅ２は、第２基準電圧の一例を示している。
【００５２】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）  負荷の両端に接続する第１端子および第２端子と、前記第１端子から前記負荷に向う方向の電流を流すと共に、第１電圧を前記第１端子に出力する第１レギュレータと、前記負荷から前記第２端子に向う方向の電流を流すと共に、第１基準電圧よりも高電圧であり、前記第１電圧よりも低電圧である第２電圧を、前記第２端子に出力する第２レギュレータと、を備え,前記第２レギュレータは、スイッチングレギュレータであり、前
記第２端子から前記第１基準電圧に至る経路に順に設けられる主インダクタおよび主スイッチと、前記主インダクタおよび前記主スイッチの接続点から、前記第１端子または電力供給端子に至る経路に電流を流す向きに設けられる整流回路と、を含むことを特徴とするＤＣ−Ｄ
Ｃコンバータ。
（付記２）  付記１に記載のＤＣ−ＤＣコンバータであって、前記第１レギュレータおよび前記第２レギュレータは、共に降圧型のスイッチングレギュレータであり、同期信号を発生する同期信号発生部と、前記同期信号に応じて、前記第１端子から前記負荷に向う方向の電流の増加を開始する第１同期回路と、前記同期信号に応じて、前記負荷から前記第２端子に向う方向の電流の増加を開始する第２同期回路と、を含むことを特徴とするＤＣ−ＤＣコンバータ。
（付記３）  付記２に記載のＤＣ−ＤＣコンバータであって、前記第１同期回路は、前記同期信号に応じて、前記第１レギュレータの主スイッチを導通し、前記第２同期回路は、前記同期信号に応じて、前記第２レギュレータの主スイッチを導通するＤＣ−ＤＣコンバータ。
（付記４）  付記３に記載のＤＣ−ＤＣコンバータであって、前記第１同期回路は、出力端子が前記第１レギュレータにおける主スイッチの導通制御端子に接続され、セット端子が前記同期信号に接続される第１ラッチ回路であり、前記第２同期回路は、出力端子が前記第２レギュレータにおける主スイッチの導通制御端子に接続され、セット端子が前記同期信号に接続される第２ラッチ回路であることを特徴とするＤＣ−ＤＣコンバータ。
（付記５）  付記１に記載のＤＣ−ＤＣコンバータであって、前記第１電圧と前記第２電圧との間に設けられ、前記第１電圧と前記第２電圧との間で分圧された電圧を出力する分圧回路と、正極端子が前記第１電圧に接続され、前記第１電圧から第２基準電圧を差し引いた電圧を負極端子に出力する第２基準電圧部と、反転入力端子に前記第２基準電圧部の負極端子が接続され、非反転端子に前記分圧回路の出力端子が接続される誤差増幅器と、を備えることを特徴とするＤＣ−ＤＣコンバータ。
（付記６）  負荷の低電圧側端子から第１基準電圧に至る経路に順に設けられる主インダクタおよび主スイッチと、前記主インダクタおよび前記主スイッチの接続点から、前記負荷の高電圧側端子に至る経路に電流を流す向きに設けられる整流回路とを含み、前記負荷から引き込む方向の電流を流すと共に、前記第１基準電圧よりも高電圧であり、前記負荷の高電圧側端子に給電される電圧よりも低電圧である出力電圧を、前記負荷の低電圧側端子に出力することを特徴とするスイッチングレギュレータ。
（付記７）  付記６に記載のスイッチングレギュレータであって、前記負荷の高電圧側端子と前記負荷の低電圧側端子との間に設けられ、前記負荷の高電圧側端子に給電される電圧と前記出力電圧との間で分圧された電圧を出力する分圧回路と、正極端子が前記負荷の高電圧側端子に接続され、前記負荷の高電圧側端子に給電される電圧から第２基準電圧を差し引いた電圧を負極端子に出力する第２基準電圧部と、反転入力端子に前記第２基準電圧部の負極端子が接続され、非反転端子に前記分圧回路の出力端子が接続される誤差増幅器と、を備えることを特徴とするスイッチングレギュレータ。
（付記８）  負荷の両端に接続する第１端子および第２端子と、降圧型のスイッチングレギュレータであり、前記第１端子から前記負荷に向う方向の電流を流すと共に、第１電圧を前記第１端子に出力する第１レギュレータと、降圧型のスイッチングレギュレータであり、前記負荷から前記第２端子に向う方向の電流を流すと共に、第１基準電圧よりも高電圧であり前記第１電圧よりも低電圧である第２電圧を、前記第２端子に出力する第２レギュレータと、を含むＤＣ−ＤＣコンバータの制御方法であって、同期信号を発生するステップと、前記同期信号に応じて、前記第１端子から前記負荷に向う方向の電流の増加を開始するステップと、前記同期信号に応じて、前記負荷から前記第２端子に向う方向の電流の増加を開始するステップと、を備えることを特徴とするＤＣ−ＤＣコンバータの制御方法。
（付記９）  付記８に記載のＤＣ−ＤＣコンバータの制御方法であって、前記第１端子から前記負荷に向う方向の電流の増加を開始するステップは、前記第１レギュレータの主スイッチを導通するステップであり、前記負荷から前記第２端子に向う方向の電流の増加を開始するステップは、前記第２レギュレータの主スイッチを導通するステップであることを特徴とするＤＣ−ＤＣコンバータの制御方法。
（付記１０）  負荷の両端に接続する第１端子および第２端子と、前記第１端子から前記負荷に向う方向の電流を流すと共に、第１電圧を前記第１端子に出力する第１レギュレー
タと、降圧型のスイッチングレギュレータであり、前記負荷から前記第２端子に向う方向の電流を流すと共に、第１基準電圧よりも高電圧であり、前記第１電圧よりも低電圧である第２電圧を、前記第２端子に出力する第２レギュレータと、を備えるＤＣ−ＤＣコンバータの制御方法であって、前記第１電圧と前記第２電圧との間で分圧された分圧電圧を出力するステップと、前記第１電圧から、所定の電圧を差し引いて閾値電圧を生成するステップと、前記分圧電圧から前記閾値電圧を差し引いて増幅し、誤差信号を生成するステップと、を備えることを特徴とするＤＣ−ＤＣコンバータの制御方法。
（付記１１）  負荷から引き込む方向の電流を流すと共に、第１基準電圧よりも高電圧であり、前記負荷の高電圧側端子に給電される電圧よりも低電圧である出力電圧を、前記負荷の低電圧側端子に出力するスイッチングレギュレータの制御方法であって、前記負荷の高電圧側端子に給電される電圧と前記出力電圧との間で分圧された分圧電圧を出力するステップと、前記負荷の高電圧側端子に給電される電圧から、所定の電圧を差し引いて閾値電圧を生成するステップと、前記分圧電圧から前記閾値電圧を差し引いて増幅し、誤差信号を生成するステップと、を備えることを特徴とするスイッチングレギュレータの制御方法。
【図面の簡単な説明】
【００５３】
【図１】実施形態１にかかる差動出力ＤＣ−ＤＣコンバータの回路図である。
【図２】実施形態１にかかる差動出力ＤＣ−ＤＣコンバータの動作波形図である。
【図３】実施形態２にかかる差動出力ＤＣ−ＤＣコンバータの回路図である。
【図４】実施形態３にかかる差動出力ＤＣ−ＤＣコンバータの回路図である。
【図５】従来技術を示す回路図である。
【符号の説明】
【００５４】
１，１Ａ，１Ｂ  差動出力ＤＣ−ＤＣコンバータ
１０，１０Ａ，１０Ｂ  第１スイッチングレギュレータ
２０，２０Ａ，２０Ｂ  第２スイッチングレギュレータ
ＦＦ１  フリップフロップ（第１同期回路、第１ラッチ回路）
ＦＦ２  フリップフロップ（第２同期回路、第２ラッチ回路）
ＥＲＡ１  誤差増幅器
ＥＲＡ２  誤差増幅器（第２レギュレータおよびスイッチングレギュレータの誤差増幅器）
ＦＥＴ１  第１トランジスタ（第１レギュレータの主スイッチ）
ＦＥＴ２  第２トランジスタ（第１レギュレータの整流回路）
ＦＥＴ３  第３トランジスタ（第２レギュレータの主スイッチ）
ＦＥＴ４  第４トランジスタ（第２レギュレータの整流回路）
Ｌ１  チョークコイル（第１レギュレータの主インダクタ）
Ｌ２  チョークコイル（第２レギュレータの主インダクタ）
Ｒ３，Ｒ４  抵抗素子（分圧回路）
ｅ２  基準電圧（第２レギュレータの基準電圧）
ＣＫ  クロック信号（同期信号）
ＶＰ  出力端子（第１レギュレータの第１端子、スイッチングレギュレータにおける負荷の高圧側端子）
ＶＭ  出力端子（第２レギュレータの第２端子、スイッチングレギュレータにおける負荷の低圧側端子）
ＲＤ  負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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