(57)【特許請求の範囲】
【請求項１】
絶縁体上に第１のＴＦＴと保持容量とを有する画素部と、第２のＴＦＴを有する駆動回路部と、を有し、
前記第１のＴＦＴは、第１の半導体層と、前記半導体層上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１のゲート電極と、を有し、
前記第１の半導体層は、第１のソース領域及び第１のドレイン領域と、前記第１のソース領域と前記第１のドレイン領域の間に設けられた複数の第１のチャネル形成領域と、前記複数の第１のチャネル形成領域の間にそれぞれ設けられた高濃度不純物領域と、前記第１のソース領域と前記第１のチャネル形成領域の間、前記第１のドレイン領域と前記第１のチャネル形成領域との間、及び、前記第１のチャネル形成領域と前記高濃度不純物領域の間にそれぞれ設けられ、前記第１のソース領域、前記第１のチャネル形成領域、前記高濃度不純物領域、前記第１のドレイン領域にそれぞれ接する複数の第１の低濃度不純物領域と、を有し、
前記第１のチャネル形成領域、前記高濃度不純物領域にそれぞれ接する第１の低濃度不純物領域、前記複数のチャネル形成領域及び前記高濃度不純物領域は、前記第１のゲート電極に完全に重なり、
前記第１のチャネル形成領域と前記第１のソース領域及び前記第１のドレイン領域とにそれぞれ接する２つの第１の低濃度不純物領域は、前記第１のゲート電極に重なる領域と、前記第１のゲート電極に重ならない領域と、を有し、
前記第２のＴＦＴは、第２の半導体層と、前記半導体層上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２のゲート電極と、を有し、
前記第２の半導体層は、第２のソース領域及び第２のドレイン領域と、前記第２のソース領域と前記第２のドレイン領域の間に設けられた第２のチャネル形成領域と、前記第２のチャネル形成領域と前記第２のソース領域及び第２のドレイン領域とに接する第２の低濃度不純物領域と、を有し、
前記第２の低濃度不純物領域は、前記第２のゲート電極に完全に重なり、
前記保持容量は、第３の半導体層と、前記第３の半導体層上に設けられた誘電体と、前記誘電体上に設けられた容量電極と、を有し、
前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜に対し膜厚が薄く、
前記第２のゲート絶縁膜は、前記誘電体と同一材料であり、かつ、膜厚が等しいことを特徴とする電気光学装置。
【請求項２】
請求項１において、
前記第１のゲート絶縁膜の膜厚は、５０〜２００ｎｍであることを特徴とする電気光学装置。
【請求項３】
請求項１又は請求項２において、
前記第２のゲート絶縁膜の膜厚は、５〜５０ｎｍであることを特徴とする電気光学装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、前記第２の低濃度不純物領域は、ドレイン領域側のみに設けられていることを特徴とする電気光学装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記低濃度不純物領域には２×１０１６〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度で１５族に属する元素が含まれ、前記高濃度不純物領域には５×１０１９〜３×１０２１ａｔｏｍｓ／ｃｍ３の濃度で前記元素が含まれていることを特徴とする電気光学装置。
【請求項６】
請求項１乃至請求項５のいずれか一に記載の電気光学装置を表示部として備えたことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で形成された回路を有する半導体装置に関する。例えば、液晶ディスプレイやＥＬディスプレイに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器の構成に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００２】
【従来の技術】
ＴＦＴ（Thin Film Transistor）は安価な基板上に形成することができるので、アクティブマトリクス型液晶ディスプレイ（以下、ＡＭ−ＬＣＤという）への応用開発が積極的に進められてきた。結晶質半導体膜（代表的にはポリシリコン膜）を利用したＴＦＴは高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能とされている。
【０００３】
基本的にＡＭ−ＬＣＤは画像を表示する画素部（複数の画素が配列された領域）と、画素部に配列された各画素のＴＦＴを駆動する駆動回路部とが同一基板上に形成されてなる。さらに、駆動回路部はゲート線を駆動するゲート線駆動回路（ゲート駆動回路）、各ＴＦＴへ画像信号を送るソース線駆動回路（ソース駆動回路）とに区別される。
【０００４】
近年では、これら画素部と駆動回路（周辺駆動回路ともいう）部の他に、信号分割回路やγ補正回路などといった画素部及び駆動回路以外の論理回路部をも同一基板上に設けたシステム・オン・パネルが提案されている。
【０００５】
しかしながら、画素部と駆動回路部とではＴＦＴに求められる性能が異なるため、同一構造のＴＦＴで全ての仕様を満足させることは困難である。即ち、高速動作を重視するシフトレジスタまたはラッチ等の駆動回路を形成するＴＦＴと、高耐圧特性を重視するバッファ、サンプリング回路または画素ＴＦＴとを同時に満足させるＴＦＴ構造は確立されていないのが現状である。
【０００６】
【発明が解決しようとする課題】
本発明は上記問題点を鑑みてなされたものであり、ＴＦＴ仕様（ＴＦＴが求められる性能）に応じて適切な構造のＴＦＴを配置し、回路特性の優れた電気光学装置を提供することを課題とする。
【０００７】
また、画素部では、小さい面積で大容量を確保しうる保持容量を形成するための構造を提供する。さらに、小さい面積で十分にオフ電流値の低い画素ＴＦＴの構造を提供する。
【０００８】
そして、高性能で高い信頼性を有する電気光学装置を実現し、そのような電気光学装置を表示部（表示手段）として有する電子機器の性能および信頼性を高めることを課題とする。
【０００９】
【課題を解決するための手段】
本明細書では上記課題を解決するために、半導体装置の各部位（例えば駆動回路部や画素部）において各部位の機能に応じてＴＦＴ構造を変え、半導体装置全体の性能を向上させる構成とする。
【００１０】
即ち、動作速度が高速であることを重視する部位（シフトレジスタやラッチを含む駆動回路など）にはゲート絶縁膜を挟んでゲート電極にＬＤＤ領域が重なる（オーバーラップする）構造としてホットキャリア注入による劣化に強いＴＦＴを配置する。特に、電界効果移動度の高いＮチャネル型ＴＦＴにおいてこの構造は効果的である。またその際、ＬＤＤ領域は完全にゲート電極と重なるようにして抵抗成分をできるだけ減らす構造とする。さらに抵抗成分を減らすにはドレイン領域側のみにＬＤＤ領域を設けるといった構造が好ましい。
【００１１】
一方で、オフ電流値が低いことを重視する部位（画素ＴＦＴを含む画素部やサンプリング回路など）はＬＤＤ領域がゲート絶縁膜を挟んでゲート電極に重なる領域と重ならない領域とを有することでオフ電流値を低減する構造となっている。オフ電流値を低減するには、ＬＤＤ領域のうちゲート電極と重ならない領域が非常に重要な役目を果たしている。
【００１２】
また、動作速度が高速であることを重視する部位では、ゲート絶縁膜の膜厚を画素ＴＦＴのゲート絶縁膜よりも薄くすることで動作速度を高めている。このようにできるのは動作速度を重視する部位では画素ＴＦＴほどのゲート絶縁耐圧を必要としないからであって、画素ＴＦＴ、バッファまたはサンプリング回路ではそのように薄くすることは好ましいものではない。
【００１３】
しかし、本発明のように画素部に保持容量を形成する場合、保持容量はできるだけ小さい面積で大きな容量を保持できるようにする必要があるため、その誘電体の膜厚は可能な限り薄いことが好ましい。
【００１４】
そこで、本発明では、駆動回路などの動作速度を重視する部位に形成するＴＦＴのゲート絶縁膜と、画素部に形成する保持容量の誘電体とを同時に形成することで工程数を簡略化することも特徴の一つとしている。
【００１５】
また、本発明の画素ＴＦＴは、ゲート電極の下にゲート絶縁膜を挟んで少なくとも二つのチャネル形成領域及びチャネル形成領域の間に設けられた高濃度不純物領域を有し、且つ、ソース領域及びドレイン領域に接して一対の低濃度不純物領域を有する。そして、この低濃度不純物領域はゲート絶縁膜を挟んでゲート電極に重なる領域と重ならない領域とを有する。このような構造とすることで、従来のダブルゲート構造のＴＦＴと同等の性能を、さらに小さい面積のシングルゲート構造で得ることが可能となる。
【００１６】
以上のように、画素部に関しては、保持容量及び画素ＴＦＴの占有面積を縮小化することで、画像表示の可能な領域を大きくする（開口率を向上させる）ことが可能となる。
【００１７】
【発明の実施の形態】
本発明の実施形態について、図１を用いて説明する。図１は同一の絶縁体上に駆動回路部と画素部とを一体形成したＡＭ−ＬＣＤの断面図を示している。なお、ここでは駆動回路部を構成する基本回路としてＣＭＯＳ回路を示している。また、画素ＴＦＴとしては一つのゲート配線の下に二つのチャネル形成領域が形成される構造を示しているが、チャネル形成領域は三つ以上設けられても良い。
【００１８】
図１において、１０１は耐熱性を有する絶縁体（基板）であり、石英基板、シリコン基板、セラミックス基板または金属基板（代表的にはステンレス基板）を用いれば良い。どの基板を用いる場合においても、必要に応じて下地膜（好ましくは珪素を含む絶縁膜）を設けても構わない。
【００１９】
基板１０１の上には駆動回路を形成するＴＦＴ（以下、駆動ＴＦＴという）の活性層、各画素に具備されるＴＦＴ（以下、画素ＴＦＴという）の活性層および保持容量の電極となる半導体層が形成される。
【００２０】
図１において、駆動ＴＦＴの活性層は、ｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）のソース領域１０２、ドレイン領域１０３、ゲート絶縁膜を挟んでゲート配線に重なった低濃度不純物領域（以下、本明細書中ではＬＤＤ領域という）１０４およびチャネル形成領域１０５、並びにｐチャネル型ＴＦＴ（以下、ＰＴＦＴという）のソース領域１０６、ドレイン領域１０７およびチャネル形成領域１０８で形成される。なお、ＬＤＤとはLightly Doped Drainの略である。
【００２１】
また、画素ＴＦＴ（ここではＮＴＦＴ）の活性層は、ソース領域１０９、ドレイン領域１１０、ＬＤＤ領域１１１a〜１１１dおよびチャネル形成領域１１２a、１１２bで形成される。また、チャネル形成領域１１２aと１１２bとの間には高濃度に周期表の１５族に属する元素が添加された高濃度不純物領域（以下、本明細書中では分離領域という）１１３が存在する。この領域はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流値）を低くする上で非常に重要である。
【００２２】
この時、駆動ＴＦＴのＬＤＤ領域１０４や画素ＴＦＴのＬＤＤ領域１１１a〜１１１dには２×１０16〜５×１０19atoms/cm3（好ましくは５×１０17〜５×１０18atoms/cm3）の濃度で周期表の１５族に属する元素（代表的にはリン又は砒素）が含まれている。また、画素ＴＦＴの分離領域１１３には５×１０19〜３×１０21atoms/cm3（好ましくは１×１０20〜５×１０20atoms/cm3）の濃度で周期表の１５族に属する元素（代表的にはリン又は砒素）が含まれている。
【００２３】
さらに、ドレイン領域１１０から延長された半導体層を保持容量の電極（以下、第１容量電極という）１１４として用いる。厳密に言うと、第１容量電極１１４とは画素電極と電気的に接続された半導体層と呼ぶことができる。即ち、ここではドレイン領域から延長された半導体層で形成されているが、配線によってドレイン領域と電気的に接続された領域であっても良い。
【００２４】
なお、ここでは説明の便宜上、１０９の領域をソース領域、１１０の領域をドレイン領域と呼んでいるが、画素ＴＦＴに流れるドレイン電流の向きによって、ソース領域とドレイン領域とが入れ替わる場合もある。従って、１０９をドレイン領域と呼び、１１０をソース領域と呼んでも差し支えない。
【００２５】
また、シングルゲート構造のゲート配線の下に二つ以上のチャネル形成領域（１１２a、１１２b）と、それらを分離する高濃度不純物領域（１１１b、１１１c、１１３）とを設けることで、従来のダブルゲート構造よりも小さい面積で同等の性能を有する画素ＴＦＴを実現している。
【００２６】
似たような構造が特開平７−３２６７６７号公報に記載されているが、同公報記載の構造はＬＤＤ領域がゲート電極に重なるようには設けられていない。本発明はホットキャリア注入によるオン電流（ＴＦＴがオン動作時に流れるドレイン電流）の劣化を抑制するためにゲート電極にＬＤＤ領域が重なるように設けられている点で異なる技術である。
【００２７】
即ち、本発明の構造が上記公報記載の構造と異なる点は、ソース領域１０９に接するＬＤＤ領域１１１aと、ドレイン領域１１０に接するＬＤＤ領域１１１dが、ゲート電極１２１にゲート絶縁膜を挟んで重なる部分と重ならない部分とを有している点にある。本発明の構造では、ＬＤＤ領域とゲート電極とが重なる部分でオン電流値の劣化を抑制し、ＬＤＤ領域とゲート電極とが重ならない部分でオフ電流値の増加を抑制している。即ち、オン電流値の劣化とオフ電流値の増加とを同時に抑制することが可能である。
【００２８】
次に、活性層および第１容量電極を覆ってゲート絶縁膜が形成されるが、図１では駆動ＴＦＴのゲート絶縁膜１１５（ＮＴＦＴ側）、１１６（ＰＴＦＴ側）が、画素ＴＦＴのゲート絶縁膜１１７よりも薄く形成される。代表的には、ゲート絶縁膜１１５、１１６の膜厚は５〜５０nm（好ましくは１０〜３０nm）とし、ゲート絶縁膜１１７の膜厚は５０〜２００nm（好ましくは１００〜１５０nm）とすれば良い。
【００２９】
なお、駆動ＴＦＴのゲート絶縁膜は一種類の膜厚である必要はない。即ち、駆動回路内に異なる絶縁膜を有する駆動ＴＦＴが存在していても構わない。その場合、同一の絶縁体上に異なるゲート絶縁膜を有するＴＦＴが少なくとも三種類以上存在することになる。また、駆動ＴＦＴのゲート絶縁膜の膜厚と保持容量の誘電体の膜厚が異なり、且つ、それらが画素ＴＦＴのゲート絶縁膜の膜厚と異なるという場合もありうる。例えば、駆動ＴＦＴ（特に高速動作を必要とする回路）が５〜１０nm、画素ＴＦＴが１００〜１５０nmのゲート絶縁膜を有し、保持容量の誘電体が３０〜５０nmという場合である。
【００３０】
但し、図１の構造においては、保持容量の誘電体１１８が駆動ＴＦＴのゲート絶縁膜１１５、１１６と同時に形成された絶縁膜で形成される。即ち、駆動ＴＦＴのゲート絶縁膜と保持容量の誘電体は同一材料からなる絶縁膜であり、且つ、膜厚が同一である。
【００３１】
このように保持容量の誘電体を薄くすることで、容量を形成する面積を大きくすることなくキャパシティを稼ぐことができる。また、ＴＦＴの作製工程を増やすこともないという利点が得られる。
【００３２】
次に、ゲート絶縁膜１１５〜１１７の上には駆動ＴＦＴのゲート電極１１９、１２０と、画素ＴＦＴのゲート電極１２１が形成される。また、同時に保持容量の誘電体１１８の上には保持容量の電極（以下、第２容量電極という）１２２が形成される。ゲート電極１１９〜１２１および第２容量電極１２２の形成材料としては、７００〜１１５０℃（好ましくは９００〜１１００℃）の温度に耐える耐熱性を有する導電膜を用いる。
【００３３】
代表的には、導電性を有する珪素膜（例えばリンドープシリコン膜、ボロンドープシリコン膜等）や金属膜（例えばタングステン膜、タンタル膜、モリブデン膜、チタン膜等）でも良いし、前記金属膜をシリサイド化したシリサイド膜、窒化した窒化膜（窒化タンタル膜、窒化タングステン膜、窒化チタン膜等）またはこれらの材料を組み合わせた合金膜でも良い。また、以上の薄膜を自由に組み合わせて積層した積層膜でも良い。
【００３４】
また、前記金属膜を用いる場合には、金属膜の酸化を防止するために珪素膜との積層構造とすることが望ましい。また、酸化防止という意味では、金属膜を窒化珪素膜で覆った構造が有効である。図１では窒化酸化珪素膜（酸素、窒素、珪素が所定の割合で存在する絶縁膜）でなる保護膜１２３を設けてゲート配線の酸化を防ぐ。窒化酸化珪素膜以外にも、酸化珪素膜、窒化珪素膜を用いても良い。
本明細書中ではこれらの絶縁膜をまとめて、珪素を含む絶縁膜と呼ぶ。
【００３５】
次に、１２４は第１層間絶縁膜であり、珪素を含む絶縁膜（単層または積層）で形成される。そして、第１層間絶縁膜１２４にはコンタクトホールが設けられ、ＣＭＯＳ回路のソース配線１２５、１２６、ドレイン配線１２７、および画素ＴＦＴのソース配線１２８、ドレイン配線１２９が形成される。その上にはパッシベーション膜１３０、第２層間絶縁膜１３１が形成され、さらにその上には遮蔽膜（遮光膜ともいう）１３２が形成される。さらに、遮蔽膜１３２の上には第３層間絶縁膜１３３が形成され、コンタクトホールを設けた後、画素電極１３４が形成される。
【００３６】
第２層間絶縁膜１３１や第３層間絶縁膜１３３としては、比誘電率の小さい樹脂膜が好ましい。樹脂膜としては、ポリイミド膜、アクリル樹脂膜、ポリアミド膜、ＢＣＢ（ベンゾシクロブテン）膜などを用いることができる。また、有機系Ｓｉ０化合物やＳｉＯＦ化合物を用いることもできる。
【００３７】
また、画素電極１３４としては、透過型ＡＭ−ＬＣＤを作製するのであればＩＴＯ膜に代表される透明導電膜を、反射型ＡＭ−ＬＣＤを作製するのであればアルミニウム膜に代表される反射率の高い金属膜を用いれば良い。
【００３８】
なお、図１では画素電極１３４がドレイン電極１２９を介して画素ＴＦＴのドレイン領域１１０と電気的に接続されているが、画素電極１３４とドレイン領域１１０とが直接的に接続するような構造としても良い。
【００３９】
以上のような構造でなるＡＭ−ＬＣＤは、駆動ＴＦＴのゲート絶縁膜が画素ＴＦＴのゲート絶縁膜よりも薄く、高速動作を重視した構造になっている。その一方で、画素ＴＦＴはゲート絶縁膜が駆動ＴＦＴよりも厚く、ゲート絶縁耐性を重視した構造となっている。
【００４０】
また、画素ＴＦＴが従来のダブルゲート構造よりも小さい面積で形成可能であり、且つ、ＬＤＤ領域の配置を工夫することによりオン電流の劣化とオフ電流の増加を同時に抑制している点に特徴がある。さらに、図示していないが画素ＴＦＴの活性層の下方に遮蔽膜を形成しておくと、光漏れによるリーク電流も低減させることができる。
【００４１】
さらに、保持容量の誘電体を薄くすることで保持容量の占有面積を小さくしているので、画素ＴＦＴの小面積化との相互作用により開口率（有効表示領域）の高い画素部が実現されている。この誘電体は、駆動ＴＦＴのゲート絶縁膜と同時に形成することで、工程数を増やすことなく形成することができる。
【００４２】
以上のように、駆動回路部及び画素部の機能に応じて最適なＴＦＴを配置し、画素ＴＦＴや保持容量の縮小化を図ることで、高性能で高い信頼性を有する半導体装置（電気光学装置も電子機器も含む）を作製することが可能である。
【００４３】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００４４】
【実施例】
［実施例１］
本実施例では、「発明の実施の形態」で説明した図１の構造を実現するための作製工程について説明する。説明には図２〜４を用いる。
【００４５】
まず、基板として石英基板２０２を用意し、その上に非晶質珪素膜２０３を形成する。この時、下地膜として珪素を含む絶縁膜を形成した上で大気解放しないまま連続的に非晶質珪素膜を形成しても良い。こうすることで非晶質珪素膜の下表面に大気中に含まれるボロン等の不純物が吸着することを防ぐことができる。
（図２（Ａ））
【００４６】
なお、本実施例では非晶質珪素（アモルファスシリコン）膜を用いるが、他の半導体膜であっても構わない。微結晶質珪素（マイクロクリスタルシリコン）膜でも良いし、非晶質シリコンゲルマニウム膜でも良い。また、膜厚は後の熱酸化工程も考慮して、最終的にＴＦＴが完成した状態で２５〜４０nmとなるように形成する。本実施例では熱酸化工程で２５nmの膜減りを見込んで、予め６５nmの膜厚とする。
【００４７】
次に、非晶質珪素膜の結晶化を行う。本実施例では結晶化手段として、特開平９−３１２２６０号公報に記載された技術を用いる。同公報に記載された技術は、結晶化を助長する触媒元素としてニッケル、コバルト、パラジウム、ゲルマニウム、白金、鉄または銅を用いている。
【００４８】
本実施例では触媒元素としてニッケルを選択し、非晶質珪素膜２０３上にニッケルを含んだ層（図示せず）を形成し、５５０℃４時間の熱処理を行って結晶化する。そして、結晶質珪素（ポリシリコン）膜２０４を得る。（図２（Ｂ））
【００４９】
なお、ここで結晶質珪素膜２０４に対してＴＦＴのしきい値電圧を制御するための不純物元素（リンまたはボロン）を添加しても良い。リンまたはボロンを打ち分けても良いし、どちらか片方のみを添加しても良い。
【００５０】
また、本実施例では上記公報により、ニッケルを含む溶液を非晶質珪素膜上に塗布する手段を用いるが、ニッケルを含んだ層を形成するにあたってスパッタ法や蒸着法を用いることもできる。
【００５１】
次に、結晶質珪素膜２０４上に１００nm厚の酸化珪素膜でなるマスク膜２０５を形成し、その上にレジストマスク２０６a、２０６bを形成する。さらにレジストマスク２０６a、２０６bをマスクとしてマスク膜２０５をエッチングし、開口部２０７a、２０７bを形成する。
【００５２】
この状態で周期表の１５族に属する元素（本実施例ではリン）を添加し、リンドープ領域（リン添加領域）２０８a、２０８bを形成する。なお、添加するリンの濃度は５×１０18〜１×１０20atoms/cm3（好ましくは１×１０19〜５×１０19atoms/cm3）が好ましい。但し、添加すべきリンの濃度は、後のゲッタリング工程の温度、時間、さらにはリンドープ領域の面積によって変化するため、この濃度範囲に限定されるものではない。（図２（Ｃ））
【００５３】
次に、レジストマスク２０６a、２０６bを除去して４５０〜６５０℃（好ましくは５００〜６００℃）の熱処理を２〜１６時間加え、結晶質珪素膜中に残存するニッケルのゲッタリングを行う。ゲッタリング作用を得るためには熱履歴の最高温度から±５０℃程度の温度が必要であるが、結晶化のための熱処理が５５０〜６００℃で行われるため、５００〜６５０℃の熱処理で十分にゲッタリング作用を得ることができる。
【００５４】
本実施例では６００℃、１２時間の熱処理を加えることによってニッケルが矢印（図２（Ｄ）参照）の方向に移動し、リンドープ領域２０８a、２０８bにゲッタリングされる。こうして２０９a、２０９bで示される結晶質珪素膜に残存するニッケルの濃度は２×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）にまで低減される。但し、この濃度は質量二次イオン分析（ＳＩＭＳ）による測定結果であり、測定限界の関係で現状ではこれ以下の濃度は確認できていない。（図２（Ｄ））
【００５５】
こうしてニッケルのゲッタリング工程が終了したら、結晶質珪素膜２０９a、２０９bをパターニングして、ＣＭＯＳ回路用の活性層（半導体層）２１０、画素ＴＦＴ用及び保持容量用の活性層２１１を形成する。その際、ニッケルを捕獲したリンドープ領域２０８a、２０８bは完全に除去してしまうことが望ましい。
（図３（Ａ））
【００５６】
次にプラズマＣＶＤ法により１１０nm厚の酸化珪素膜２１２を形成し、その上にレジストマスク２１３a〜２１３dを形成する。次に、その状態で周期表の１５族に属する元素の添加工程を行う。本実施例では、２×１０16〜５×１０19atoms/cm3（好ましくは５×１０17〜５×１０18atoms/cm3）の濃度でリンを含む不純物領域（低濃度不純物領域またはｎ-領域という）２１４a〜２１４dを形成する。（図３（Ｂ））
【００５７】
この工程では基本的にＮＴＦＴとなる領域に対してリンを添加する。但し、ＣＭＯＳ回路のＮＴＦＴは、後にチャネル形成領域とソース領域となる領域の上にレジストマスク２１３aを設け、ドレイン領域となる領域のみにｎ-領域２１４aを形成する。また、画素ＴＦＴにおいては後のチャネル形成領域２１６a、２１６bが画定する。
【００５８】
次に、レジストマスク２１３a〜２１３dを除去し、新たにレジストマスク２１７a、２１７bを形成する。そしてその状態で、再び周期表の１５族に属する元素の添加工程を行う。本実施例では、５×１０19〜３×１０21atoms/cm3（好ましくは１×１０20〜５×１０20atoms/cm3）の濃度でリンを含む不純物領域（高濃度不純物領域またはｎ+領域という）２１８a、２１８bを形成する。（図３（Ｃ））
【００５９】
このとき形成されるｎ+領域（分離領域）２１８aは、後にゲート電極下においてチャネル形成領域を分離するための領域として機能する。また、同時に形成されるｎ+領域２１８bは保持容量の電極（第１容量電極）として機能する。本実施例は、これらの領域を同時に形成するため、特に工程数を増やすことがないという利点がある。
【００６０】
さらに、この工程により画素ＴＦＴのＬＤＤ領域（但しチャネル形成領域２１６aと２１６bとの間に設けられる分）２１９a、２１９bが画定する。
【００６１】
次に、酸化珪素膜２１２を除去し、プラズマＣＶＤ法またはスパッタ法により珪素を含む絶縁膜を形成し、パターニングすることによりゲート絶縁膜２２０を形成する。このゲート絶縁膜２２０は画素ＴＦＴのゲート絶縁膜として機能することになる絶縁膜であり、本実施例では６０nm厚の酸化珪素膜を用いる。但し、後の熱酸化工程で膜厚が増加するので、それを考慮して最終的に５０〜２００nm（好ましくは６０〜１２０nm）となるようにする。（図３（Ｄ））
【００６２】
この時、ゲート絶縁膜２２０は画素ＴＦＴの上に残すように形成してＣＭＯＳ回路および保持容量となる領域の上は除去する。なお、本実施例ではＣＭＯＳ回路のみで説明しているが、実際には駆動回路の一部（特に高速動作を要求される回路）となる領域の上において除去する。そのため、バッファやサンプリング回路（サンプルホールド回路ともいう）などのようにゲート絶縁膜に高電圧が印加されるような回路の場合に限っては、ゲート絶縁膜２２０と同じ膜厚の絶縁膜を残しておくことが望ましい。
【００６３】
こうして図３（Ｄ）の状態が得られたら、次に、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度で１５分〜８時間（好ましくは３０分〜２時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化工程）。本実施例では酸素雰囲気中で９５０℃３０分の熱処理工程を行う。
【００６４】
なお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いが、半導体層中の結晶欠陥の低減にはドライ酸素雰囲気が適している。また、酸素雰囲気中にハロゲン元素を含ませた雰囲気でも良い。このハロゲン元素を含ませた雰囲気による熱酸化工程では、結晶化に用いたニッケルを除去する効果も期待できるので有効である。
【００６５】
こうして熱酸化工程を行うことにより駆動ＴＦＴと保持容量となる領域において露呈した半導体層の表面には、５〜５０nm（好ましくは１０〜３０nm）の酸化珪素膜（熱酸化膜）２２１、２２２が形成される。本実施例では５０nm厚の酸化珪素膜を形成し、酸化珪素膜２２１は駆動ＴＦＴのゲート絶縁膜として、酸化珪素膜２２２は保持容量の誘電体として用いることにする。
【００６６】
また、画素ＴＦＴに残存した酸化珪素膜でなるゲート絶縁膜２２０と、その下の半導体層との界面においても酸化反応が進行する。そのため、最終的に画素ＴＦＴのゲート絶縁膜２２３の膜厚は、予め形成されていた６０nm厚の絶縁膜と熱酸化により形成された５０nm厚の絶縁膜とを合計して１１０nmの膜厚を有する絶縁膜となる。また、この熱酸化工程により約２５nmの半導体層が酸化され、活性層２１０、２１１の膜厚は４０nmとなる。この膜厚が最終的に完成したＴＦＴの活性層の膜厚となる。
【００６７】
こうして熱酸化工程を終了したら、次に駆動ＴＦＴのゲート電極２２４（ＮＴＦＴ側）、２２５（ＰＴＦＴ側）、画素ＴＦＴのゲート電極２２６、保持容量の電極（第２容量電極）２２７を形成する。（図３（Ｅ））
【００６８】
本実施例ではゲート電極２２４〜２２６および第２容量電極２２７として、下層から珪素膜（導電性を持たせたもの）／窒化タングステン膜／タングステン膜（または下層から珪素膜／タングステンシリサイド膜）という積層膜を用いる。勿論、「発明の実施の形態」で説明した他の導電膜を用いることも可能であることは言うまでもない。また、本実施例では、各ゲート配線の膜厚は４００nmとする。
【００６９】
なお、本実施例では最下層の珪素膜を、減圧熱ＣＶＤ法を用いて形成する。駆動回路のゲート絶縁膜は５〜５０nmと薄いため、スパッタ法やプラズマＣＶＤ法を用いた場合、条件によっては半導体層（活性層）へダメージを与える恐れがある。従って、化学的気相反応で成膜できる熱ＣＶＤ法が好ましい。
【００７０】
次に、レジストマスク２２９a、２２９bを形成して、再び周期表の１５族に属する元素（本実施例ではリン）を添加する。この時添加するリンの濃度は、図３（Ｃ）の工程で添加したリンの濃度と同様で良い。（図４（Ａ））
【００７１】
この工程は、ゲート絶縁膜の膜厚が薄い駆動ＴＦＴと、ゲート絶縁膜の膜厚が厚い画素ＴＦＴとなる領域とで分けて行っても良いし、同時に行っても良い。また、リンの添加工程は質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００７２】
この工程によりＣＭＯＳ回路のＮＴＦＴのソース領域２３０、ドレイン領域２３１、ＬＤＤ領域２３２およびチャネル形成領域２３３が画定する。また、画素ＴＦＴのソース領域２３４、ドレイン領域２３５、ＬＤＤ領域２３６a、２３６bが画定する。
【００７３】
この時、ＬＤＤ領域２３６a、２３６bは一部がゲート絶縁膜２２３を挟んでゲート電極２２６と重なるように形成される。こうすることでホットキャリア注入に起因する劣化に強い構造を得ることができる。また、ＬＤＤ領域２３６a、２３６bにおいてゲート電極２２６に重ならない部分は、オフ電流の増加を防ぐために大きな効果をもつ。
【００７４】
本実施例では、ソース領域２３４またはドレイン領域２３５に接するＬＤＤ領域２３６a、２３６bのうち、ゲート電極２２６に重なる部分の長さ（幅）を０．３〜２．０μm（好ましくは０．５〜１．５μm）とし、重ならない部分の長さ（幅）を１．０〜４．０μm（好ましくは２．０〜３．０μm）とする。
【００７５】
次に、ＣＭＯＳ回路のＰＴＦＴとなる領域以外をレジストマスク２３７、２３８で隠し、周期表の１３族に属する元素（本実施例ではボロン）の添加工程を行う。本実施例では３×１０20〜３×１０21atoms/cm3の濃度でボロンが添加されるように調節する。（図４（Ｂ））
【００７６】
勿論、この工程も質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００７７】
この工程によりＣＭＯＳ回路を形成するＰＴＦＴのソース領域２３９、ドレイン領域２４０およびチャネル形成領域２４１が画定する。また、ＣＭＯＳ回路のＮＴＦＴのドレイン領域２４２が画定する。
【００７８】
こうして全ての不純物領域を形成し終えたら、レジストマスク２３７、２３８を除去する。そして、ゲート電極２２４〜２２６および第２容量電極２２７を覆って２００nm厚の窒化酸化珪素膜でなる保護膜２４３を形成する。この保護膜２４３はゲート電極２２４〜２２６および第２容量電極２２７の酸化を防ぐ効果をもつ。保護膜２４３として、他の珪素を含む絶縁膜を用いても良い。
【００７９】
保護膜２４３を形成したら、６００〜１０００℃（好ましくは６００〜８５０℃）の温度範囲で２０分〜１２時間の熱処理工程を行う。本実施例では、８００℃で１時間の熱処理を不活性雰囲気中において行う。この工程により添加した不純物元素の活性化及び非晶質化した珪素膜の再結晶化を行う。
【００８０】
活性化が終えたら水素化処理を行う。水素化処理は熱処理またはプラズマ処理により励起させた水素を添加する処理であり、熱処理による場合は３〜１００％の水素を含む雰囲気中で３００〜４５０℃、２〜６時間の熱処理工程を行えば良い。
【００８１】
次に第１層間絶縁膜２４４を形成する。本実施例では、プラズマＣＶＤ法により形成した８００nm厚の酸化珪素膜を用いる。そして、コンタクトホールを形成した後、ソース配線２４５〜２４７、ドレイン配線２４８、２４９を形成する。本実施例ではこれらの配線を、アルミニウムを主成分とする導電膜をチタン膜で挟んだ積層膜で形成する。
【００８２】
先ほどの水素化処理は、ソース配線及びドレイン配線を形成した後で行っても良い。いずれにしてもソース配線及びドレイン配線を形成したら、次に、パッシベーション膜２５０を形成する。パッシベーション膜２５０としては、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、またはこれらの絶縁膜と酸化珪素膜との積層膜を用いることができる。本実施例では３００nm厚の窒化珪素膜をパッシベーション膜として用いる。
【００８３】
なお、本実施例では窒化珪素膜を形成する前処理として、アンモニアガスを用いたプラズマ処理を行い、そのままパッシベーション膜２５０を形成する。この前処理によりプラズマで活性化した（励起した）水素が第１層間絶縁膜２４４によって閉じこめられるため、ＴＦＴの活性層（半導体層）の水素終端を促進させることができる。
【００８４】
そして、パッシベーション膜２５０を形成したら３５０〜４５０℃の熱処理工程を行う。これはパッシベーション膜２５０の膜質を改善するための熱処理ではあるが、同時に先ほどの水素化で第１層間絶縁膜中に添加された水素が熱拡散によって下層に下がるため。効率良く活性層を水素化することができる。勿論、この熱処理自体を、水素を含む雰囲気中で行っても構わない。
【００８５】
次に、第２層間絶縁膜２５１として１μm厚のアクリル膜を形成する。アクリル膜以外にも、ポリイミド膜、ポリアミド膜、ポリイミドアミド膜またはＢＣＢ（ベンゾシクロブテン）膜等の有機系樹脂膜を用いることができる。これらの樹脂膜は比誘電率が低く、平坦性が高いため有効である。
【００８６】
そして、その上に金属膜を２００nmの厚さに形成してパターニングを行い、遮蔽膜２５２を形成する。本実施例では遮蔽膜２５２としてチタン膜またはアルミニウム膜とチタン膜との積層膜を用いる。
【００８７】
次に、第２層間絶縁膜２５１と同じく有機系樹脂材料でなる第３層間絶縁膜２５３を１μmの厚さに形成する。そして、第３層間絶縁膜２５３、第２層間絶縁膜２５１およびパッシベーション膜２５０を順次エッチングして、ドレイン配線２４９に達するコンタクトホールを形成し、画素電極２５４を形成する。画素電極２５４は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成する。
【００８８】
本発明のＡＭ−ＬＣＤは、同一の絶縁体上に形成された駆動回路部（またはその他の論理回路部）と画素部とでゲート絶縁膜の膜厚が異なる。代表的には、駆動回路に用いられる駆動ＴＦＴの方が画素部に用いられる画素ＴＦＴよりも薄いゲート絶縁膜を有する。
【００８９】
さらに、駆動ＴＦＴのゲート絶縁膜と、画素部に設けられる保持容量の誘電体を同時に形成することで工程簡略化を図る点にも特徴がある。なお、その場合には、駆動ＴＦＴのゲート絶縁膜と保持容量の誘電体が同一の膜厚となる。
【００９０】
このように本発明は、駆動ＴＦＴのゲート絶縁膜を薄く形成するための工程を、保持容量の誘電体を薄くするための工程と兼ねる点に特徴がある。このような構成により面積を広げることなく保持容量のキャパシティを増加させることが可能となる。
【００９１】
また、本実施例の作製工程に従うと、最終的なＴＦＴの活性層（半導体層）は、結晶格子に連続性を持つ特異な結晶構造の結晶質珪素膜で形成される。ここでは、本実施例の作製工程に従って結晶質珪素膜を形成する段階まで実験的に行い、そうして形成した膜を分析した結果について以下に説明する。
【００９２】
まず第１の特徴として、本実施例の作製工程に従って形成した結晶質珪素膜は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できる。
【００９３】
また、第２の特徴として、電子線回折を利用すると本実施例の作製工程に従って形成した結晶質珪素膜の表面（チャネルを形成する部分）に、結晶軸に多少のずれが含まれているものの配向面として｛１１０｝面を確認することができる。このことはスポット径約１．３５μmの電子線回折写真を観察した際、｛１１０｝面に特有の規則性をもった回折斑点が現れていることから確認される。また、各斑点は同心円上に分布を持っていることも確認されている。
【００９４】
また、第３の特徴として、Ｘ線回折法（厳密にはθ−２θ法を用いたＸ線回折法）を用いて配向比率を算出してみると｛２２０｝面の配向比率が０．７以上（典型的には０．８５以上）であることが確認されている。なお、配向比率の算出方法は特開平７−３２１３３９号公報に記載された手法を用いる。
【００９５】
また、第４の特徴として、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認している。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認できる。
【００９６】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
【００９７】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【００９８】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。例えば、二つの結晶粒の間に形成された結晶粒界では、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとするとθ＝70.5°の時にΣ３の対応粒界となることが知られている。
【００９９】
本実施例を実施して得た結晶質珪素膜において、結晶軸が〈１１０〉である二つの結晶粒の間に形成された結晶粒界をＨＲ−ＴＥＭで観察すると、隣接する結晶粒の各格子縞が約70.5°の角度で連続しているものが多い。従って、その結晶粒界はΣ３の対応粒界、即ち｛２１１｝双晶粒界であると推測できる。
【０１００】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しない見なすことができる。
【０１０１】
またさらに、７００〜１１５０℃という高い温度での熱処理工程（本実施例における熱酸化工程にあたる）によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。
【０１０２】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製された結晶質珪素膜のスピン密度は少なくとも 5×1017spins/cm3以下（好ましくは 3×1017spins/cm3以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１０３】
以上の事から、本実施例を実施することで得られた結晶質珪素膜は結晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考えて良い。
【０１０４】
〔実施例２〕
本実施例では、具体的にどのような部位にどのような構造のＴＦＴを配置するかを図５を用いて説明する。
【０１０５】
ＡＭ−ＬＣＤは、部位によって最低限必要な動作電圧（電源電圧）が異なる。例えば、画素部では液晶に印加する電圧と画素ＴＦＴを駆動するための電圧とを考慮すると、１４〜２０Ｖもの動作電圧となる。そのため、そのような高電圧が印加されても耐えうる程度のＴＦＴを用いなければならない。
【０１０６】
また、ソース駆動回路やゲート駆動回路に含まれるシフトレジストは、５〜１０Ｖ程度の動作電圧で十分である。動作電圧が低いほど外部信号との互換性もあり、さらに消費電力を抑えられるという利点がある。ところが、前述の画素部に用いるようなＴＦＴは耐圧特性が良い代わりに動作速度が犠牲なるため、シフトレジスタのように高速動作が求められる回路には不適当である。
【０１０７】
このように、基板上に形成されるＴＦＴは、目的に応じて耐圧特性を要求されるものと高速動作特性を要求されるものとに分かれる。
【０１０８】
ここで具体的に本実施例の構成を図５、図６に示す。図５に示したのは、ＡＭ−ＬＣＤのブロック図を上面から見た図である。５０１は画素部であり、画像表示領域として機能する。また、５０２aはシフトレジスタ、５０２bはレベルシフタ、５０２cはバッファである。これらの回路が全体としてゲート駆動回路を形成している。
【０１０９】
なお、図５に示したＡＭ−ＬＣＤではゲート駆動回路を、画素部を挟んで設け、それぞれで同一ゲート配線を共有している、即ち、どちらか片方のゲート駆動回路に不良が発生してもゲート配線に電圧を印加することができるという冗長性を持たせている。
【０１１０】
また、５０３aはシフトレジスタ、５０３bはレベルシフタ、５０３cはバッファ、５０３dはサンプリング回路であり、これらの回路が全体としてソース駆動回路を形成している。画素部を挟んでソース駆動回路と反対側にはプリチャージ回路５０４が設けられている。
【０１１１】
このような構成を含むＡＭ−ＬＣＤにおいて、シフトレジスタ５０２a、５０３aは高速動作を求める回路であり、動作電圧が３．３〜１０Ｖ（代表的には３．３〜５Ｖ）と低く、高耐圧特性は特に要求されない。従って、ゲート絶縁膜の膜厚は５〜５０nm（好ましくは１０〜３０nm）と薄くした方が良い。
【０１１２】
図６（Ａ）に示したのは主としてシフトレジスタやその他の論理回路のように高速動作を求められる回路に用いるべきＣＭＯＳ回路の概略図である。なお、図６（Ａ）において、５０５はＮＴＦＴおよびＰＴＦＴのゲート絶縁膜であり、膜厚を５〜５０nm（好ましくは１０〜３０nm）と薄く設計している。
【０１１３】
また、５０６はゲート電極にゲート絶縁膜を挟んで重なったＬＤＤ領域であり、ホットキャリア注入によるオン電流値の劣化を防ぐ効果を有する。なお、ＬＤＤ領域５０６の長さは０．３〜２μm（代表的には０．５〜１．５μm）が好ましい。なお、ここではドレイン領域側のみに設けているが、少なくともドレイン領域側に設けてあれば良い。また、動作電圧が２〜３Ｖなどのように十分低ければＬＤＤ領域を設けないことも可能である。
【０１１４】
次に、図６（Ｂ）に示すＣＭＯＳ回路は、主としてレベルシフタ５０２b、５０３b、バッファ５０２c、５０３c、プリチャージ回路５０４に適している。これらの回路は比較的大きな電流を流す必要があるため、動作電圧は１４〜１６Ｖと高い。特にゲート駆動側では場合によっては１９Ｖといった動作電圧を必要とする場合もある。従って、非常に良い耐圧特性（高耐圧特性）を有するＴＦＴが必要となる。
【０１１５】
この時、図６（Ｂ）に示したＣＭＯＳ回路において、ＮＴＦＴおよびＰＴＦＴのゲート絶縁膜５０７の膜厚は、５０〜２００nm（好ましくは１００〜１５０nm）に設計されている。このように良い耐圧特性を要求する回路は、図６（Ａ）に示したシフトレジスタ回路などのＴＦＴよりもゲート絶縁膜の膜厚を厚く（３〜１０倍）しておくことが好ましい。
【０１１６】
また、５０８はゲート電極にゲート絶縁膜を挟んで重なったＬＤＤ領域であり、ホットキャリア注入によるオン電流値の劣化を防ぐ。なお、ＬＤＤ領域５０８の長さは０．５〜２．０μm（代表的には１．０〜１．５μm）が好ましい。この場合も、少なくともドレイン領域側に設けてあれば良い。
【０１１７】
次に、図６（Ｃ）に示す回路は、主としてサンプリング回路（アナログスイッチともいう）５０３dに適している。サンプリング回路も良い耐圧特性を要求するためＮＴＦＴおよびＰＴＦＴのゲート絶縁膜５０９の膜厚は、５０〜２００nm（好ましくは１００〜１５０nm）に設計されている。
【０１１８】
また、サンプリング回路５０３dの場合、ソース領域とドレイン領域の機能が反転するため、チャネル形成領域の両側に挟み込むようにしてＬＤＤ領域を設ける必要がある。さらに、ホットキャリア対策だけでなく、オフ電流値も低くした方が好ましい。そのため、ＬＤＤ領域５１０、５１１は画素ＴＦＴと同様にチャネル形成領域の両側に配置し、ゲート配線に重なった部分と、重ならない部分とを有するように形成すると良い。この場合、ゲート配線と重なったＬＤＤ領域の長さは０．３〜２μm（代表的には１．０〜１．５μm）、ゲート配線と重ならないＬＤＤ領域の長さは１．０〜２．５μm（代表的には１．５〜２．０μm）とすればよい。
【０１１９】
次に、図６（Ｄ）は画素部５０１の一画素の概略図を示している。画素ＴＦＴは液晶に印加する電圧分も加味されるため、１４〜１６Ｖの動作電圧を必要とする。また、液晶及び保持容量に蓄積された電荷を１フレーム期間保持しなければならないため、極力オフ電流は小さくなければならない。
【０１２０】
そういった理由から、本実施例ではＮＴＦＴを用いてゲート絶縁膜５１２の膜厚を５０〜２００nm（好ましくは１００〜１５０nm）としている。この膜厚は図６（Ｂ）、図６（Ｃ）に示したＣＭＯＳ回路と同じ膜厚であっても良いし、異なる膜厚であっても良い。
【０１２１】
また、ＬＤＤ領域５１３、５１４は一部がゲート電極にゲート絶縁膜を挟んで重なるように形成される。この時、ＬＤＤ領域５１３、５１４のうち、ゲート電極に重なる部分の長さ（幅）は０．３〜２．０μm（好ましくは０．５〜１．０μm）、重ならない部分の長さ（幅）は１．０〜４．０μm（好ましくは２．０〜３．０μm）とすれば良い。また、ゲート電極の下に配置されるｎ-領域５１５、５１６の長さ（幅）は０〜２．０μm（代表的には０．５〜１．５μm）とすれば良い。
【０１２２】
さらに、ゲート電極の下に配置されたｎ+領域（分離領域）５１７は少数キャリアであるホール（正孔）の移動を妨げる領域として機能する。そのため、オフ電流値を低減させるのに大きな効果がある。この領域は存在するだけでオフ電流値を低減させる効果があるが、１〜５μm（好ましくは２〜３μm）あればより効果的にオフ電流値を低減することが可能である。
【０１２３】
また、同時に保持容量の誘電体５１８の膜厚は、図６（Ａ）に示したＣＭＯＳ回路のゲート絶縁膜と同じ膜厚であり、５〜５０nm（好ましくは１０〜３０nm）である。勿論、活性層を酸化して形成しても良いし、ＣＶＤ法またはスパッタ法により形成しても良い。
【０１２４】
以上のように、ＡＭ−ＬＣＤを例にとっても同一の絶縁体上には様々な回路や素子が設けられ、回路や素子によって必要とする動作電圧（電源電圧）が異なることがある。この場合には本発明のようにゲート絶縁膜の膜厚を異ならせたＴＦＴを配置するなどの使い分けが必要となる。
【０１２５】
なお、本実施例の構成を実現するにあたって、実施例１の作製工程を用いることは可能である。逆に、本実施例の数値範囲などを実施例１の作製工程を実施するにあたって適用することは有効である。
【０１２６】
〔実施例３〕
実施例１において、絶縁膜２２０を選択的に除去する工程に際し、駆動ＴＦＴや保持容量となる領域での除去は図７に示すように行うことが望ましい。図７において、７０１は活性層、７０２は絶縁膜２２０の端部、７０３、７０４はゲート配線である。図７に示すように、ゲート配線が活性層を乗り越える部分７０５では、活性層７０１の端部に絶縁膜２２０を残しておくことが望ましい。ここでは点線で囲まれた領域の内側が絶縁膜２２０の除去された領域である。
【０１２７】
活性層７０１の端部は後に熱酸化工程を行った際にエッジシニングと呼ばれる現象が起こる。これは、活性層端部の下に潜り込むように酸化反応が進行し、端部が薄くなると同時に上へ盛り上がる現象である。そのため、エッジシニング現象が起こるとゲート配線が乗り越え時に断線しやすいという問題が生じる。
【０１２８】
しかしながら、図７に示したような構造となるように絶縁膜２２０を除去しておけば、ゲート配線が乗り越える部分７０５においてエッジシニング現象を防ぐことができる。そのため、ゲート配線の断線といった問題を未然に防ぐことが可能である。
【０１２９】
〔実施例４〕
本実施例では、実施例１と異なる工程でＡＭ−ＬＣＤを作製する場合の例について図８、図９を用いて説明する。
【０１３０】
まず、実施例１の作製工程に従って、石英基板２０２上に非晶質珪素膜（図示せず）を形成し、非晶質珪素膜の結晶化した後、結晶質珪素膜でなる活性層２０３、２０４を形成する。
【０１３１】
活性層まで形成したら、図８（Ａ）に示すように、活性層の上にレジストマスク８０１〜８０３を形成し、周期表の１５族に属する元素（本実施例ではリン）の添加工程を行う。こうしてリンが添加された領域（以下、リンドープ領域という）８０４〜８０９が形成される。
【０１３２】
なお、レジストマスク８０１〜８０３を形成する前に活性層表面を酸化しておくことが好ましい。酸化珪素膜を設けておくことで、活性層とレジストマスクとの密着性を高められる他、活性層が有機物で汚染されることを防げる。
【０１３３】
レジストマスク８０１、８０２は駆動ＴＦＴの活性層の上に設けられ、後にソース領域またはドレイン領域となる領域の一部（または全部）を露呈させるようにして配置される。また、レジストマスク８０３は画素ＴＦＴのソース領域またはドレイン領域の一部（または全部）、及び後に実施例１のｎ+領域（分離領域）５１７に相当する領域を露呈させるようにして配置される。この時、８０８が後に分離領域５１７に相当する領域となり、８０９が後に第１容量電極となる。
【０１３４】
また、添加するリンの濃度は５×１０18〜１×１０20atoms/cm3（好ましくは１×１０19〜５×１０19atoms/cm3）が好ましい。但し、添加すべきリンの濃度は、後のゲッタリング工程の温度、時間、さらにはリンドープ領域の面積によって変化するため、この濃度範囲に限定されるものではない。
【０１３５】
次に、レジストマスク８０１〜８０３を除去して、５００〜６５０℃の熱処理を２〜１６時間加え、珪素膜の結晶化に用いた触媒元素（本実施例ではニッケル）のゲッタリングを行う。ゲッタリング作用を奏するためには熱履歴の最高温度から±５０℃程度の温度が必要であるが、結晶化のための熱処理が５５０〜６００℃で行われるため、５００〜６５０℃の熱処理で十分にゲッタリング作用を奏することができる。
【０１３６】
本実施例では６００℃、１２時間の熱処理を加えることによってニッケルが矢印の方向に移動し、リンドープ領域にゲッタリングされる。こうしてゲッタリング領域８１０〜８１５が形成される。このゲッタリング領域は、８１０〜８１３はＴＦＴのソース領域またはドレイン領域の一部または全部として残り、８１４は実施例１のｎ+領域５１７に相当する領域として残り、８１５は第１容量電極として残る。（図８（Ｂ））
【０１３７】
こうして図８（Ｂ）のゲッタリング工程まで行ったらゲート絶縁膜（図示せず）を形成してパターニングを行い、画素ＴＦＴのゲート絶縁膜２２０を形成する。この工程から先は実施例１の工程に従えば良いので説明は省略する。
【０１３８】
以上のようにして、図９に示すようなＡＭ−ＬＣＤが完成する。図９に示すＡＭ−ＬＣＤの断面構造は、図１に示したＡＭ−ＬＣＤの断面構造と同じである。
本実施例で異なる点は、駆動回路のソース領域１０２、１０６、およびドレイン領域１０３、１０７の一部に、ニッケルを含む領域９０１〜９０３が存在する点である。
【０１３９】
このニッケルを含む領域９０１〜９０３には、１×１０19atoms/cm3以上（代表的には３×１０19〜１×１０21atoms/cm3）の濃度でニッケルが存在する。しかしながら、ニッケルはニッケルシリサイドなどの安定した状態で存在するため、ＴＦＴ特性の不安定材料とはならない。
【０１４０】
また、本実施例（図９）ではドレイン配線１２７と、ＮＴＦＴのドレイン領域１０３およびＰＴＦＴのドレイン領域１０７とが接するコンタクト部がニッケルを含む領域９０２となっている。このような構成であると、金属でなるニッケルの存在により良いオーミックコンタクトを得ることができる。
【０１４１】
また、図９ではソース領域１０２とソース配線１２５（またはソース領域１０６とソース配線１２６）とがニッケルを含む領域を介さないで接しているが、ドレイン配線と同様に、ニッケルを含む領域を介して接するようにすることも可能であることは言うまでもない。
【０１４２】
以上のことは画素部のソース領域１０９、ドレイン領域１１０に対しても同様である。これらの領域の一部にもニッケルを含む領域９０４、９０６が存在する。また、ｎ+領域（分離領域）９０５にもソース領域またはドレイン領域と同じ濃度でリンが含まれているが、ｎ+領域９０５は多数キャリアである電子にとっては移動経路に過ぎず、ニッケルの存在は問題とならない。
【０１４３】
また、本実施例の特徴のもう一つは、第１容量電極１１４には５×１０18〜１×１０20atoms/cm3（好ましくは１×１０19〜５×１０19atoms/cm3）の濃度でリンが存在し、且つ、１×１０19atoms/cm3以上（代表的には３×１０19〜１×１０21atoms/cm3）の濃度でニッケルが存在する。即ち、第２容量電極１２２に電圧を印加しなくても、そのまま電極として用いることが可能となっているため、ＡＭ−ＬＣＤの消費電力の低減に有効である。
【０１４４】
以上のように本実施例の作製工程の特徴として、ゲッタリング工程のために行われるリンの添加工程が、保持容量の下部電極に導電性を持たせるために行われるリンの添加工程を兼ねている点が挙げられる。こうすることで作製工程を増やすことなく、消費電力を低減することが可能である。
【０１４５】
なお、本実施例の構成は、実施例１〜３のいずれの実施例とも自由に組み合わせることが可能である。
【０１４６】
〔実施例５〕
実施例４の図８（Ａ）の作製工程において、レジストマスク８０１〜８０３を形成する前に、活性層を覆って予め画素ＴＦＴ用のゲート絶縁膜（図８（Ｃ）のゲート絶縁膜２２０のパターニング前の状態に相当する。）を形成しておくこともできる。
【０１４７】
即ち、図８（Ａ）のリンの添加工程は５０〜２００nmの膜厚で設けられたゲート絶縁膜を貫通させたスルードーピングで行われることになる。そして、レジストマスク８０１〜８０３を除去した後、ゲート絶縁膜で活性層が覆われたままゲッタリング工程が行われる。ゲッタリング工程が終了したら、ゲート絶縁膜のパターニングを行い、図８（Ｃ）と同様の構造となる。
【０１４８】
本実施例の利点は、ゲッタリング工程の際に、活性層が露呈していない点である。活性層が露呈している場合、処理温度、処理雰囲気等の条件によってはリンドープ領域８０４〜８０９に存在するリンが雰囲気中を拡散し、後にチャネル形成領域となる領域にまで添加されてしまう恐れがある。しかしながら、本実施例のようにゲート絶縁膜で覆っていればそういった問題は起こらない。
【０１４９】
なお、本実施例の構成は、実施例１〜３のいずれの実施例とも自由に組み合わせることが可能である。また、最終的に完成したＡＭ−ＬＣＤの特徴に関しては実施例４で説明した図９と同様であるので説明は省略する。
【０１５０】
〔実施例６〕
本実施例では、実施例１に示した作製工程で基板上にＴＦＴを形成し、実際にＡＭ−ＬＣＤを作製した場合について説明する。
【０１５１】
図４（Ｃ）の状態が得られたら、画素電極２５４上に配向膜を８０nmの厚さに形成する。次に、対向基板としてガラス基板上にカラーフィルタ、透明電極（対向電極）、配向膜を形成したものを準備し、それぞれの配向膜に対してラビング処理を行い、シール材（封止材）を用いてＴＦＴが形成された基板と対向基板とを貼り合わせる。そして、その間に液晶を保持させる。このセル組み工程は公知の手段を用いれば良いので詳細な説明は省略する。
【０１５２】
なお、セルギャップを維持するためのスペーサは必要に応じて設ければ良い。従って、対角１インチ以下のＡＭ−ＬＣＤのようにスペーサがなくてもセルギャップを維持できる場合は特に設けなくても良い。
【０１５３】
次に、以上のようにして作製したＡＭ−ＬＣＤの外観を図１０に示す。アクティブマトリクス基板（図４（Ｃ）のＴＦＴが形成された基板を指す）１１には画素部１２、駆動回路（ソース駆動回路１３、ゲート駆動回路１４）、画素部及び駆動回路以外の論理回路（信号分割回路、Ｄ／Ａコンバータ回路、γ補正回路または差動増幅回路）１５が形成され、ＦＰＣ（フレキシブルプリントサーキット）１６が取り付けられている。なお、１７は対向基板である。
【０１５４】
これらの画素部や駆動回路を形成するＴＦＴは実施例１の作製工程に従って形成される。また、ＴＦＴ構造は実施例１を参考にして最適なものを配置すれば良い。なお、本実施例は実施例１〜５のいずれの実施例とも自由に組み合わせることが可能である。
【０１５５】
〔実施例７〕
本実施例では、図１に示したアクティブマトリクス基板において、画素部における一画素の上面図を図１１に示す。なお、図１１を１点鎖線Ａ−Ａ’で切った断面図が図１に示した断面図に相当する。従って、図１と同一の符号を付してある部分は図１の説明をそのまま参照することができる。
【０１５６】
なお、２１はゲート配線であり、１２１はゲート配線が活性層と重なる部分である。図１では１２１で示される部分をゲート電極と呼んでいる。また、２２で示される点線で囲んだ領域は、第１容量電極１１４と容量配線１２２とが誘電体（図示せず）を挟んで重なり、保持容量を形成している領域を示している。
【０１５７】
また、２３はソース領域１０９とソース配線１２８とのコンタクト部、２４はドレイン領域１１０とドレイン配線１２９とのコンタクト部、２５はドレイン配線１２９と画素電極１３４とのコンタクト部を示している。また、２６は画像表示領域を示している。
【０１５８】
従来のダブルゲート構造（二つのＴＦＴが直列に接続された構造）の画素ＴＦＴを用いるのに比べ、本発明の画素ＴＦＴを用いると、一画素に対する画素ＴＦＴの占有面積を低減することが可能となり、開口率（一画素の面積に対して画像表示領域の占有する面積の割合）を増加させることができる。
【０１５９】
なお、図１１に示した本実施例の構造は、実施例１に示した作製工程に従って作製することが可能である。また、実施例３〜５のいずれの構成を実施例１と組み合わせても良い。
【０１６０】
〔実施例８〕
本発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に用いることも可能である。即ち、半導体回路上に反射型ＡＭ−ＬＣＤが形成された三次元構造の半導体装置を実現することも可能である。
【０１６１】
また、前記半導体回路はＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ基板上に形成されたものであっても良い。
【０１６２】
なお、本実施例を実施するにあたって、実施例１〜７のいずれの構成を組み合わせても構わない。
【０１６３】
〔実施例９〕
本発明によって作製された液晶表示装置は様々な液晶材料を用いることが可能である。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリマー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物（反強誘電性混合液晶）が挙げられる。
【０１６４】
例えば、「H.Furue et al.;Charakteristics and Drivng Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability,SID,1998」、「T.Yoshida et al.;A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,841,SID97DIGEST,1997」、「S.Inui et al.;Thresholdless antiferroelectricity in liquid crystals and its application to displays,671-673,J.Mater.Chem.6(4),1996」、または米国特許第5,594,569号に開示された材料を用いることができる。
【０１６５】
特に、電場に対して透過率が連続的に変化する電気光学応答特性を示す無しきい値反強誘電性混合液晶（Thresholdless Antiferroelectric LCD：ＴＬ−ＡＦＬＣと略記する）にはＶ字型（またはＵ字型）の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。そのため、画素回路用の電源電圧が５〜８Ｖ程度で済む場合があり、制御回路と画素回路を同じ電源電圧で動作させる可能性が示唆されている。
即ち、液晶表示装置全体の低消費電力化を図ることができる。
【０１６６】
また、強誘電性液晶や反強誘電性液晶はＴＮ液晶に比べて応答速度が速いという利点をもつ。本発明で用いるようなＴＦＴは非常に動作速度の速いＴＦＴを実現しうるため、強誘電性液晶や反強誘電性液晶の応答速度の速さを十分に生かした画像応答速度の速い液晶表示装置を実現することが可能である。
【０１６７】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０１６８】
なお、本実施例の構成は実施例２、６に示したＡＭ−ＬＣＤに用いることが可能である。また、本実施例の液晶表示装置をパーソナルコンピュータ等の電子機器の表示部として用いることは有効である。
【０１６９】
〔実施例１０〕
本発明はアクティブマトリクス型ＥＬ（エレクトロルミネッセンス）ディスプレイ（ＥＬ表示装置ともいう）に適用することも可能である。その例を図１２に示す。
【０１７０】
図１２は本実施例のアクティブマトリクス型ＥＬディスプレイの回路図である。８１は表示領域を表しており、その周辺にはＸ方向（ソース側）駆動回路８２、Ｙ方向（ゲート側）駆動回路８３が設けられている。また、表示領域８１の各画素は、スイッチング用ＴＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、ＥＬ素子８７を有し、スイッチング用ＴＦＴ８４にＸ方向信号線（ソース信号線）８８a（または８８b）、Ｙ方向信号線（ゲート信号線）８９a（または８９b、８９c）が接続される。また、電流制御用ＴＦＴ８６には、電源線９０a、９０bが接続される。
【０１７１】
本実施例のアクティブマトリクス型ＥＬディスプレイでは、Ｘ方向駆動回路８２またはＹ方向駆動回路として図１に示したＣＭＯＳ回路を用いることができ、電流制御用ＴＦＴ８６として前記ＣＭＯＳ回路のｎチャネル型ＴＦＴと同一構造のＴＦＴを用いることができる。また、スイッチング用ＴＦＴ８４として図１に示した画素ＴＦＴを用いることができる。
【０１７２】
なお、本実施例のアクティブマトリクス型ＥＬディスプレイは図４（Ｃ）に示したアクティブマトリクス基板を作製した後、公知の手段によりＥＬ層を形成すれば良い。従って、実施例１の作製工程を用いることは可能であり、実施例３〜５、７または８のいずれの構成を組み合わせても良い。
【０１７３】
〔実施例１１〕
本実施例では、本発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について説明する。なお、図１３（Ａ）は本発明のＥＬ表示装置の上面図であり、図１３（Ｂ）はその断面図である。
【０１７４】
図１３（Ａ）において、４００２は基板４００１（図１３（Ｂ）参照）の上に形成された画素部、４００３はソース側駆動回路、４００４はゲート側駆動回路であり、それぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
【０１７５】
このとき、画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シール材４１０４が設けられている。
【０１７６】
また、図１３（Ｂ）は図１３（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００１の上にソース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦＴ）４２０２が形成されている。
【０１７７】
本実施例では、駆動ＴＦＴ４２０１には図１のＣＭＯＳ回路と同じ構造のＣＭＯＳ回路が用いられ、電流制御用ＴＦＴ４２０２には図１の画素ＴＦＴと同じ構造のＴＦＴが用いられる。また、画素部４００２には電流制御用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が図１の保持容量と同一の構造で設けられる。
【０１７８】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４３０２が形成される。画素電極４３０２としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０１７９】
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０１８０】
ＥＬ層４３０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０１８１】
ＥＬ層４３０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４３０５が形成される。また、陰極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４３０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１８２】
そして陰極４３０５は４３０６で示される領域において配線４００５に電気的に接続される。配線４００５は陰極４３０５に所定の電圧を与えるための配線であり、異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。
【０１８３】
以上のようにして、画素電極（陽極）４３０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０３により封入されている。
【０１８４】
カバー材４１０２としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０１８５】
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０１８６】
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）を設けておくとＥＬ素子の劣化を抑制できる。
【０１８７】
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極４３０５上に樹脂膜を設けることも有効である。
【０１８８】
また、配線４００５は異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。配線４００５は画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器と電気的に接続される。
【０１８９】
また、本実施例では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図１３（Ｂ）の断面構造を有するＥＬ表示装置となる。なお、本実施例のＥＬ表示装置は実施例１、３〜５、７または８のいずれの構成を組み合わせて作製しても構わない。
【０１９０】
ここで画素部のさらに詳細な断面構造を図１４に、上面構造を図１５（Ａ）に、回路図を図１５（Ｂ）に示す。図１４、図１５（Ａ）及び図１５（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０１９１】
図１４において、基板４４０１上に設けられたスイッチング用ＴＦＴ４４０２は図１の画素部に設けられた画素ＴＦＴを用いて形成される。従って、構造の説明は図１の画素ＴＦＴの説明を参照すれば良い。また、４４０３で示される配線は、スイッチング用ＴＦＴ４４０２のゲート電極４４０４a、４４０４bを電気的に接続するゲート配線である。
【０１９２】
また、スイッチング用ＴＦＴ４４０２のドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接続されている。なお、電流制御用ＴＦＴ４４０６は図１のＣＭＯＳ回路を形成するｐチャネル型ＴＦＴを用いて形成される。従って、構造の説明は図１のｐチャネル型ＴＦＴの説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０１９３】
スイッチング用ＴＦＴ４４０２及び電流制御用ＴＦＴ４４０６の上には第１パッシベーション膜４４０８が設けられ、その上に樹脂からなる平坦化膜４４０９が形成される。平坦化膜４４０９を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１９４】
また、４４１０は透明導電膜からなる画素電極（ＥＬ素子の陽極）であり、電流制御用ＴＦＴ４４０６のドレイン配線４４１１に電気的に接続される。画素電極４４１０は、透明導電膜として酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いて形成すれば良い。また、前記透明導電膜にガリウムを添加したものを用いて形成しても良い。
【０１９５】
画素電極４４１０の上にはＥＬ層４４１２が形成される。なお、図１４では一画素しか図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層を作り分けている。また、本実施例では蒸着法により低分子系有機ＥＬ材料を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌｑ3に蛍光色素を添加することで発光色を制御することができる。
【０１９６】
但し、以上の例はＥＬ層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ層として用いる例を示したが、高分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。
これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１９７】
次に、ＥＬ層４４１２の上には遮光性の導電膜からなる陰極４４１３が設けられる。本実施例の場合、遮光性の導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０１９８】
この陰極４４１３まで形成された時点でＥＬ素子４４１４が完成する。なお、ここでいうＥＬ素子４４１４は、画素電極（陽極）４４１０、ＥＬ層４４１２及び陰極４４１３で形成されたコンデンサを指す。
【０１９９】
次に、本実施例における画素の上面構造を図１５（Ａ）を用いて説明する。スイッチング用ＴＦＴ４４０２のソースはソース配線４４１５に接続され、ドレインはドレイン配線４４０５に接続される。また、ドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接続される。また、電流制御用ＴＦＴ４４０６のソースは電流供給線４４１６に電気的に接続され、ドレインはドレイン配線４４１７に電気的に接続される。また、ドレイン配線４４１７は点線で示される画素電極（陽極）４４１８に電気的に接続される。
【０２００】
このとき、４４１９で示される領域には保持容量が形成される。保持容量４４１９は、電流供給線４４１６と電気的に接続された半導体膜４４２０、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極４４０７との間で形成される。また、ゲート電極４４０７、第１層間絶縁膜と同一の層（図示せず）及び電流供給線４４１６で形成される容量も保持容量として用いることが可能である。
【０２０１】
なお、本実施例の構成は、実施例１、３〜５、７または８のいずれの構成とも自由に組み合わせて実施することが可能である。
【０２０２】
〔実施例１２〕
本実施例では、実施例１１とは異なる画素構造を有したＥＬ表示装置について説明する。説明には図１６を用いる。なお、図１４と同一の符号が付してある部分については実施例１１の説明を参照すれば良い。
【０２０３】
図１６では電流制御用ＴＦＴ４５０１として図１のＣＭＯＳ回路を形成するｎチャネル型ＴＦＴと同一構造のＴＦＴを用いる。勿論、電流制御用ＴＦＴ４５０１のゲート電極４５０２はスイッチング用ＴＦＴ４４０２のドレイン配線４４０５に接続されている。また、電流制御用ＴＦＴ４５０１のドレイン配線４５０３は画素電極４５０４に電気的に接続されている。
【０２０４】
ＥＬ素子にかかる電圧が１０Ｖ以上になるとホットキャリア効果による劣化が顕著になるため、電流制御用ＴＦＴ４５０１として図１のｎチャネル型ＴＦＴ３０２と同一構造のＴＦＴを用いることは有効である。また、ＥＬ素子にかかる電圧が１０Ｖ以下であればホットキャリア効果による劣化はさほど問題とならないのでｎチャネル型ＴＦＴ３０２からＬＤＤ領域１１４を省略した構造のＴＦＴを用いても良い。
【０２０５】
本実施例では、画素電極４５０４がＥＬ素子の陰極として機能し、遮光性の導電膜を用いて形成する。具体的には、アルミニウムとリチウムとの合金膜を用いるが、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０２０６】
画素電極４５０４の上にはＥＬ層４５０５が形成される。なお、図１６では一画素しか図示していないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着法及び塗布法（好ましくはスピンコーティング法）により形成している。具体的には、電子注入層として２０ｎｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビニレン）膜を設けた積層構造としている。
【０２０７】
次に、ＥＬ層４５０５の上には透明導電膜からなる陽極４５０６が設けられる。本実施例の場合、透明導電膜として酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムからなる導電膜を用いる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２０８】
この陽極４５０６まで形成された時点でＥＬ素子４５０７が完成する。なお、ここでいうＥＬ素子４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０５及び陽極４５０６で形成されたコンデンサを指す。
【０２０９】
なお、本実施例の電流制御用ＴＦＴ４５０１はゲート電極４５０２とＬＤＤ領域４５０９a、４５０９bとの間にゲート容量と呼ばれる寄生容量を形成する。このゲート容量を調節することで図１５（Ａ）、（Ｂ）に示した保持容量４４１８と同等の機能を持たせることも可能である。特に、ＥＬ表示装置をデジタル駆動方式で動作させる場合においては、保持容量のキャパシタンスがアナログ駆動方式で動作させる場合よりも小さくて済むため、ゲート容量で保持容量を代用しうる。
【０２１０】
なお、本実施例の構成は、実施例１、３〜５、７または８のいずれの構成とも自由に組み合わせて実施することが可能である。
【０２１１】
〔実施例１３〕
本実施例では、実施例１１もしくは実施例１２に示したＥＬ表示装置の画素構造の例を図１７（Ａ）〜（Ｃ）に示す。なお、本実施例において、４６０１はスイッチング用ＴＦＴ４６０２のソース配線、４６０３はスイッチング用ＴＦＴ４６０２のゲート配線、４６０４は電流制御用ＴＦＴ、４６０５はコンデンサ、４６０６、４６０８は電流供給線、４６０７はＥＬ素子とする。
【０２１２】
図１７（Ａ）は、二つの画素間で電流供給線４６０６を共通とした場合の例である。即ち、二つの画素が電流供給線４６０６を中心に線対称となるように形成されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２１３】
また、図１７（Ｂ）は、電流供給線４６０８をゲート配線４６０３と平行に設けた場合の例である。なお、図１７（Ｂ）では電流供給線４６０８とゲート配線４６０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線４６０８とゲート配線４６０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２１４】
また、図１７（Ｃ）は、図１７（Ｂ）の構造と同様に電流供給線４６０８をゲート配線４６０３と平行に設け、さらに、二つの画素を電流供給線４６０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線４６０８をゲート配線４６０３aまたは４６０３bのいずれか一方と重なるように設けることも有効である。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２１５】
〔実施例１４〕
本実施例では、実施例１１もしくは実施例１２に示したＥＬ表示装置の画素構造の例を図１８（Ａ）、（Ｂ）に示す。なお、本実施例において、４７０１はスイッチング用ＴＦＴ４７０２のソース配線、４７０３はスイッチング用ＴＦＴ４７０２のゲート配線、４７０４は電流制御用ＴＦＴ、４７０５はコンデンサ（省略することも可能）、４７０６は電流供給線、、４７０７は電源制御用ＴＦＴ、４７０８は電源制御用ゲート配線、４７０９はＥＬ素子とする。電源制御用ＴＦＴ４７０７の動作については特願平１１−３４１２７２号を参照すると良い。
【０２１６】
また、本実施例では電源制御用ＴＦＴ４７０７を電流制御用ＴＦＴ４７０４とＥＬ素子４７０８との間に設けているが、電源制御用ＴＦＴ４７０７とＥＬ素子４７０８との間に電流制御用ＴＦＴ４７０４が設けられた構造としても良い。また、電源制御用ＴＦＴ４７０７は電流制御用ＴＦＴ４７０４と同一構造とするか、同一の活性層で直列させて形成するのが好ましい。
【０２１７】
また、図１８（Ａ）は、二つの画素間で電流供給線４７０６を共通とした場合の例である。即ち、二つの画素が電流供給線４７０６を中心に線対称となるように形成されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２１８】
また、図１８（Ｂ）は、ゲート配線４７０３と平行に電流供給線４７１０を設け、ソース配線４７０１と平行に電源制御用ゲート配線４７１１を設けた場合の例である。なお、図１８（Ｂ）では電流供給線４７１０とゲート配線４７０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線４７１０とゲート配線４７０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２１９】
〔実施例１５〕
本実施例では、実施例１１もしくは実施例１２に示したＥＬ表示装置の画素構造の例を図１９（Ａ）、（Ｂ）に示す。なお、本実施例において、４８０１はスイッチング用ＴＦＴ４８０２のソース配線、４８０３はスイッチング用ＴＦＴ４８０２のゲート配線、４８０４は電流制御用ＴＦＴ、４８０５はコンデンサ（省略することも可能）、４８０６は電流供給線、、４８０７は消去用ＴＦＴ、４８０８は消去用ゲート配線、４８０９はＥＬ素子とする。消去用ＴＦＴ４８０７の動作については特願平１１−３３８７８６号を参照すると良い。
【０２２０】
消去用ＴＦＴ４８０７のドレインは電流制御用ＴＦＴ４８０４のゲートに接続され、電流制御用ＴＦＴ４８０４のゲート電圧を強制的に変化させることができるようになっている。なお、消去用ＴＦＴ４８０７はｎチャネル型ＴＦＴとしてもｐチャネル型ＴＦＴとしても良いが、オフ電流を小さくできるようにスイッチング用ＴＦＴ４８０２と同一構造とすることが好ましい。
【０２２１】
また、図１９（Ａ）は、二つの画素間で電流供給線４８０６を共通とした場合の例である。即ち、二つの画素が電流供給線４８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２２２】
また、図１９（Ｂ）は、ゲート配線４８０３と平行に電流供給線４８１０を設け、ソース配線４８０１と平行に消去用ゲート配線４８１１を設けた場合の例である。なお、図１９（Ｂ）では電流供給線４８１０とゲート配線４８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線４８１０とゲート配線４８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２２３】
〔実施例１６〕
本発明のＥＬ表示装置は画素内にいくつのＴＦＴを設けた構造としても良い。実施例１４、１５ではＴＦＴを三つ設けた例を示しているが、四つ乃至六つのＴＦＴを設けても構わない。本発明はＥＬ表示装置の画素構造に限定されずに実施することが可能である。
【０２２４】
〔実施例１７〕
本発明の電気光学装置や半導体回路は電気器具の表示部や信号処理回路として用いることができる。そのような電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置などが挙げられる。それら電気器具の具体例を図２０〜２２に示す。
【０２２５】
図２０（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示部２００４、操作スイッチ２００５、アンテナ２００６で構成される。本発明の電気光学装置は表示部２００４に、本発明の半導体回路は音声出力部２００２、音声入力部２００３またはＣＰＵやメモリ等に用いることができる。
【０２２６】
図２０（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明の電気光学装置は表示部２１０２に、本発明の半導体回路は音声入力部２１０３またはＣＰＵやメモリ等に用いることができる。
【０２２７】
図２０（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本発明の電気光学装置は表示部２２０５に、本発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２２８】
図２０（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本発明の電気光学装置は表示部２３０２に、本発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２２９】
図２０（Ｅ）はリアプロジェクター（プロジェクションＴＶ）であり、本体２４０１、光源２４０２、液晶表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は液晶表示装置２４０３に用いることができ、本発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２３０】
図２０（Ｆ）はフロントプロジェクターであり、本体２５０１、光源２５０２、液晶表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。
本発明は液晶表示装置２５０２に用いることができ、本発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２３１】
図２１（Ａ）はパーソナルコンピュータであり、本体２６０１、映像入力部２６０２、表示部２６０３、キーボード２６０４等を含む。本発明の電気光学装置は表示部２６０３に、本発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２３２】
図２１（Ｂ）は電子遊戯機器（ゲーム機器）であり、本体２７０１、記録媒体２７０２、表示部２７０３及びコントローラー２７０４を含む。この電子遊技機器から出力された音声や映像は筐体２７０５及び表示部２７０６を含む表示ディスプレイにて再生される。コントローラー２７０４と本体２７０１との間の通信手段または電子遊技機器と表示ディスプレイとの間の通信手段は、有線通信、無線通信もしくは光通信が使える。本実施例では赤外線をセンサ部２７０７、２７０８で検知する構成となっている。本発明の電気光学装置は表示部２７０３、２７０６に、本発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２３３】
図２１（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画像再生装置）であり、本体２８０１、表示部２８０２、スピーカ部２８０３、記録媒体２８０４及び操作スイッチ２８０５を含む。なお、この画像再生装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ  ＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明の電気光学装置は表示部２８０２やＣＰＵやメモリ等に用いることができる。
【０２３４】
図２１（Ｄ）はデジタルカメラであり、本体２９０１、表示部２９０２、接眼部２９０３、操作スイッチ２９０４、受像部（図示せず）を含む。本発明の電気光学装置は表示部２９０２やＣＰＵやメモリ等に用いることができる。
【０２３５】
なお、図２０（Ｅ）のリアプロジェクターや図２０（Ｆ）のフロントプロジェクターに用いることのできる光学エンジンについての詳細な説明を図２２に示す。なお、図２２（Ａ）は光学エンジンであり、図２２（Ｂ）は光学エンジンに内蔵される光源光学系である。
【０２３６】
図２２（Ａ）に示す光学エンジンは、光源光学系３００１、ミラー３００２、３００５〜３００７、ダイクロイックミラー３００３、３００４、光学レンズ３００８a〜３００８c、プリズム３０１１、液晶表示装置３０１０、投射光学系３０１２を含む。投射光学系３０１２は、投射レンズを備えた光学系である。本実施例は液晶表示装置３０１０を三つ使用する三板式の例を示したが、単板式であってもよい。また、図２２（Ａ）中において矢印で示した光路には、光学レンズ、偏光機能を有するフィルム、位相差を調節するためのフィルムもしくはＩＲフィルム等を設けてもよい。
【０２３７】
また、図２２（Ｂ）に示すように、光源光学系３００１は、光源３０１３、３０１４、合成プリズム３０１５、コリメータレンズ３０１６、３０２０、レンズアレイ３０１７、３０１８、偏光変換素子３０１９を含む。なお、図２２（Ｂ）に示した光源光学系は光源を２つ用いたが、一つでも良いし、三つ以上としてもよい。また、光源光学系の光路のどこかに、光学レンズ、偏光機能を有するフィルム、位相差を調節するフィルムもしくはＩＲフィルム等を設けてもよい。
【０２３８】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜１６の構成を必要に応じて組み合わせることで実現できる。
【０２３９】
【発明の効果】
本発明を用いることで同一基板上に、異なる膜厚のゲート絶縁膜を有するＴＦＴを形成することができる。そのため、ＡＭ−ＬＣＤやＥＬ表示装置に代表される電気光学装置において、各部位が要求する仕様に応じて適切な性能のＴＦＴを配置することが可能となり、電気光学装置の性能や信頼性を大幅に向上させることができる。そして、そのような電気光学装置を表示部として有した電子機器の性能や信頼性を向上させることができる。
【０２４０】
また、電気光学装置の画素部において、工程数を増やすことなく保持容量の誘電体を薄くすることができ、小さい面積で大きなキャパシティを有する保持容量を形成することができる。さらに、画素ＴＦＴを従来の機能を損なうことなく縮小化することができるため、対角２インチ以下といった小さいサイズの電気光学装置においても開口率を低下させることなく、十分な保持容量を確保することが可能となる。
【図面の簡単な説明】
【図１】アクティブマトリクス基板の断面構造を示す図。
【図２】アクティブマトリクス基板の作製工程を示す図。
【図３】アクティブマトリクス基板の作製工程を示す図。
【図４】アクティブマトリクス基板の作製工程を示す図。
【図５】アクティブマトリクス基板のブロック図を示す図。
【図６】アクティブマトリクス基板の各部位の断面構造を示す図。
【図７】駆動ＴＦＴ（ＣＭＯＳ回路）の構造を示す図。
【図８】アクティブマトリクス基板の作製工程を示す図。
【図９】アクティブマトリクス基板の断面構造を示す図。
【図１０】ＡＭ−ＬＣＤの外観を示す図。
【図１１】画素の上面構造を示す図。
【図１２】アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図１３】ＥＬ表示装置の上面構造及び断面構造を示す図。
【図１４】ＥＬ表示装置の断面構造を示す図。
【図１５】ＥＬ表示装置の画素部の上面構造を示す図。
【図１６】ＥＬ表示装置の断面構造を示す図。
【図１７】ＥＬ表示装置の画素部の回路構成を示す図。
【図１８】ＥＬ表示装置の画素部の回路構成を示す図。
【図１９】ＥＬ表示装置の回路構成を示す図。
【図２０】電気器具の一例を示す図。
【図２１】電気器具の一例を示す図。
【図２２】光学エンジンの構成を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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