(57)【特許請求の範囲】
【請求項１】
半導体集積回路装置の試験方法であって、
試験装置上に装着された半導体集積回路装置にテストパターンデータを供給し、機能試験を行う試験手順と、
前記試験手順後に、前記半導体集積回路装置にダミーテストパターンデータを供給し、前記半導体集積回路装置を継続して駆動する後処理手順を含み、
前記テストパターンデータは、第１のシステムクロック速度で供給され、
前記ダミーテストパターンデータは、第２の、より遅いシステムクロック速度で供給され、
前記後処理手順では、前記試験装置のシステムクロック速度が、前記試験手順終了と同時に、前記第1のシステムクロック速度から、前記第２のシステムクロック速度に変更されることを特徴とする試験方法。
【請求項２】
前記後処理手順では、前記第２のクロック速度が徐々に減少されることを特徴とする請求項１記載の試験方法。
【請求項３】
前記後処理手順では、前記クロック速度がクロック毎に５０％ずつ減少されることを特徴とする請求項２記載の試験方法。
【請求項４】
前記後処理手順は、前記試験装置上に装着された半導体集積回路装置に供給される電源電圧または電源電流を監視し、前記第２のシステムクロック速度を、前記電源電圧に生じる電圧オーバーシュートが、所定レベルを超えないように決定する手順を含むことを特徴とする請求項１または２記載の試験方法。
【請求項５】
前記後処理手順は、前記試験装置上に装着された半導体集積回路装置に供給される電源電圧または電源電流を監視する工程と、前記電源電圧が所定レベルを超えて上昇した場合、前記試験装置に設けられ前記半導体集積回路装置に電源電圧を供給する電源回路に、容量素子を接続する手順を含むことを特徴とする請求項１または２記載の試験方法。
【請求項６】
前記試験手順は、前記試験装置上に装着された半導体集積回路装置に供給される電源電圧または電源電流を監視する工程と、前記電源電圧が所定レベルを超えて低下した場合、前記試験装置に設けられ前記半導体集積回路装置に電源電圧を供給する電源回路に、充電された容量素子を接続する手順を含むことを特徴とする請求項１または２記載の試験方法。
【請求項７】
前記半導体集積回路装置の定格電圧が１．８Ｖ以下であることを特徴とする請求項１〜６のうち、いずれか一項記載の試験方法。
【請求項８】
試験する半導体集積回路装置が装着されるテストベッドと、
前記テストベッドに装着された半導体集積回路装置に駆動電流を供給する電源装置と、
前記テストベッドに装着された半導体集積回路装置にテストパターンデータを供給するパターン発生器と、
前記テストパターンデータの供給に応じて生じる前記半導体集積回路装置の応答を検証する検証回路と、
よりなる半導体集積回路装置の試験装置であって、
前記試験装置は、そのシステムクロック速度を制御する制御装置を含み、
前記パターン発生器は、前記半導体集積回路装置の機能試験の際に、前記半導体集積回路装置に前記テストパターンデータを、第1のシステムクロック速度で供給し、前記半導体集積回路装置の機能試験の後の後処理の際に、前記半導体集積回路装置にダミーテストパターンデータを、第２の、より遅いシステムクロック速度で供給し、
前記制御装置は、前記試験装置のシステムクロック速度を、前記機能試験の終了と同時に、前記第１のシステムクロック速度から、前記第２のシステムクロック速度に変化させることを特徴とする半導体集積回路装置の試験装置。
【請求項９】
前記半導体集積回路装置の定格電圧が１．８Ｖ以下であることを特徴とする請求項８記載の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に半導体集積回路装置の試験方法および試験装置に関する。
【背景技術】
【０００２】
半導体集積回路装置は各々ゲートを構成する多数の半導体素子を含んでおり、半導体集積回路装置の製造者には、出荷前にその試験を行うことが要求される。
【０００３】
このような半導体集積回路装置の試験には、個々の素子の電気特性の試験なども含まれるが、特に最近の高機能半導体集積回路装置では、機能試験が重要である。
【０００４】
半導体集積回路装置の機能試験では、半導体集積回路装置が形成されたウェハあるいはチップが、ＬＳＩテスタと呼ばれる試験装置のテストベッド上に装着され、パターンジェネレータにより発生された、様々な動作に対応した入力信号パルスの組み合わせ、すなわちテストベクタが、半導体集積回路装置に供給される。
【０００５】
試験装置には、試験される半導体集積回路装置を駆動する電源が設けられており、半導体集積回路装置は、テストベクタに対応した動作を行い、かかる半導体集積回路装置の動作は、出力ピンに接続された測定器により測定される。
【０００６】
図１は、従来の標準的な半導体集積回路装置の試験装置１０の概略的構成を示す。
【０００７】
図１を参照するに、前記試験装置１０は、プローブカードよりなり検査対象の半導体集積回路装置１１Ａを装着されるテストベッド１１と、前記テストベッド１１に装着された半導体集積回路装置１１Ａに駆動電流を供給する電源装置１２と、前記テストベッド１１に装着された半導体集積回路装置１１Ａの電気特性を測定する測定ユニット１３を含んでいる。図示の例では、前記測定ユニット１３には、直流特性を測定するＵＤＣ（universal  DC  unit）１３ＡとＭＤＣ（multiple  DC  unit）１３Ｂが含まれている。
【０００８】
さらに前記試験装置１０には、内部演算機能を有しテストビットパターンを発生するＡＬＰＧ（algorithmic  pattern  generator）１４Ａ、ＬＳＳＤ（level-sensitive  scan  design）を実現するのに必要なスキャンパターンを格納し発生させるＳＣＰＧ（scan  pattern  generator）１４Ｂなどのパターンジェネレータが設けられ、これらのパターンジェネレータで形成されたテストビットパターンから、所定のテストベクタを構成するピンデータが、前記試験装置１０の一部として設けられたピンデータセレクタ１５Ａにより形成される。さらにこのようにして形成されたピンデータを構成するパルスは、前記試験装置１０の一部として設けられた波形整形器１５Ａを介して、前記テストベッド１１上の半導体集積回路装置１１Ａに供給される。
【０００９】
さらに前記試験装置１０には、テスト周期を決定するレートジェネレータ１５Ｂが設けられ、前記レートジェネレータ１５Ｂはシステムクロックを発生し、発生したシステムクロックにより前記波形整形器１５Ａを、タイミングジェネレータ１６Ｂを介して制御する。
【００１０】
さらに前記試験装置１０には、試験パターンをバッファメモリに記憶しておき、バッファメモリの内容を高速に出力して試験パターンを形成するＳＱＰＧ（sequential  pattern  generator）１６Ｃが設けられ、前記ＳＱＰＧ１６Ｃは、タイミングメモリ１６Ｃを介して前記タイミングジェネレータ１６Ｂを制御するとともに、波形メモリを介して前記波形整形器１６Ａを制御する。
【００１１】
さらに前記試験装置１０には、パターン発生器中のテストパターンを格納するフィールドであるＴＴＢ（truth  table  buffer）１６Ｄが設けられ、前記ＴＴＢ１６Ｄは、タイミングメモリ１６Ｃを介して前記タイミングジェネレータ１６Ｂを制御するとともに、波形メモリを介して前記波形整形器１６Ａを制御する。
【００１２】
さらに前記テストベクタに対する半導体集積回路装置１１Ａの応答はデジタルコンペレータ１６Ｅに送られて判定され、判定結果がデータフェイルメモリ１５ＥおよびＡＦＭ（address  fail  memory）１５Ｆに格納される。
【００１３】
さらに前記試験装置１０には、上記各部の動作を制御するプロセッサ１０Ａが設けられている。
【特許文献１】特開２００１−１２４８３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、最近の超微細化半導体素子を使って複雑な機能を高速で実行する半導体集積回路装置では、ゲート長の短縮に伴い、低い電源電圧が使われ、このためこのような半導体集積回路装置を試験する場合、前記電源１２が供給する駆動電圧として低い電圧を使う必要がある。
【００１５】
また、半導体集積回路装置の機能の多様化に伴って、試験に使われるテストベクタの深さ、すなわちテストデータビットの組み合わせが増大しており、試験時に、非常に多数のトランジスタが同じタイミングでオンする場合が頻繁に生じる。
【００１６】
このように試験時に非常に多数のトランジスタが同時にオンすると、前記電源装置１２の電源容量が不足し、図１に示すように試験開始と同時に電源電圧Ｖｄｄが１Ｖ以上も降下する場合が生じる。ただし図２の例では電源電圧は１．８Ｖであり、同じ半導体集積回路中の二つの電源系の電源電圧Ｖｄｄ１とＶｄｄ２の変化を示している。また図２中、縦軸の１目盛は１Ｖ、横軸の１目盛は２００μ秒になっている。
【００１７】
このように大きな電圧降下が生じると、電源装置１２は電圧降下を補償するように電流供給を増大させるが、電源装置の応答特性（スルーレート）は、平均で１０μ秒／１ｍＶと、試験される半導体集積回路装置の応答特性（ナノ秒のオーダー）に比べて非常に遅く、当初の規定の電源電圧は試験の間に徐々に回復してくる。
【００１８】
一方、このような試験装置では、試験を終了した場合、終了の瞬間に全てのゲートがオフになり、電源装置１２の電源容量は一転して過剰になってしまう。その結果、電源電圧は試験終了と同時にオーバーシュートし、図示の例では１．５〜２Ｖ程度のサージが生じるのがわかる。
【００１９】
このような電源電圧のオーバーシュートは電源装置１２の動作により徐々に解消されるが、試験されている半導体集積回路装置中の半導体素子にはこのような電圧サージが印加されてしまい、その結果、機能試験では正常であった半導体素子が、試験終了と同時に不良になる問題が発生する。このような不良は、ユーザがその半導体集積回路装置を使用して初めて検出されることになる。
【００２０】
特に定格電圧が１．８Ｖ以下の微細化ないし超微細化半導体素子では、１．５〜２Ｖの電圧オーバーシュートは許容することができない。
【００２１】
このような電圧オーバーシュート自体は、機能試験の際のクロック速度を落とせば回避できるが、クロック速度を落とすと試験時間が増大し、また所定の仕様に従った試験を行うことができなくなる。
【課題を解決するための手段】
【００２２】
一の特徴によれば本発明は、半導体集積回路装置の試験方法であって、試験装置上に装着された半導体集積回路装置にテストパターンデータを供給し、機能試験を行う試験手順と、前記試験手順後に、前記半導体集積回路装置にダミーテストパターンデータを供給し、前記半導体集積回路装置を継続して駆動する後処理手順を含み、前記テストパターンデータは、第１のシステムクロック速度で供給され、前記ダミーテストパターンデータは、第２の、より遅いシステムクロック速度で供給され、前記後処理手順では、前記試験装置のシステムクロック速度が、前記試験手順終了と同時に、前記第1のシステムクロック速度から、前記第２のシステムクロック速度に変更されることを特徴とする試験方法を提供する。
【００２３】
他の側面によれば本発明は、試験する半導体集積回路装置が装着されるテストベッドと、前記テストベッドに装着された半導体集積回路装置に駆動電流を供給する電源装置と、前記テストベッドに装着された半導体集積回路装置にテストパターンデータを供給するパターン発生器と、前記テストパターンデータの供給に応じて生じる前記半導体集積回路装置の応答を検証する検証回路と、よりなる半導体集積回路装置の試験装置であって、前記試験装置は、そのシステムクロック速度を制御する制御装置を含み、前記パターン発生器は、前記半導体集積回路装置の機能試験の際に、前記半導体集積回路装置に前記テストパターンデータを、第1のシステムクロック速度で供給し、前記半導体集積回路装置の機能試験の後の後処理の際に、前記半導体集積回路装置にダミーテストパターンデータを、第２の、より遅いシステムクロック速度で供給し、前記制御装置は、前記試験装置のシステムクロック速度を、前記機能試験の終了と同時に、前記第１のシステムクロック速度から、前記第２のシステムクロック速度に変化させることを特徴とする半導体集積回路装置の試験装置を提供する。
【発明の効果】
【００２４】
本発明によれば、半導体集積回路装置の機能試験の後、前記半導体集積回路装置の駆動を直ちに打ち切るのではなく、ダミーテストパターンにより動作させ、その際にシステムクロック速度を低下させることにより、急激な電源系の負荷変動が回避され、電源電圧のオーバーシュートによる半導体集積回路中の半導体素子の損傷が抑制される。
【００２５】
このような試験後の後処理では、システムクロック速度を徐々に低減させるのが好ましく、特に電源電圧の変動をモニタしながら最適なシステムクロック速度を決定するのが好ましい。必要に応じて、前記後処理の際に、電圧オーバーシュートを吸収する容量素子を電源回路に並列接続することも可能である。また必要に応じて、前記機能試験の際に、電圧降下を補償するために、充電された容量素子を電源回路に並列接続することも可能である。
【発明を実施するための最良の形態】
【００２６】
［第1の実施形態］
図３は、本発明の第1の実施形態による半導体集積回路装置の試験装置２０の概略的構成を示す。
【００２７】
図１を参照するに、前記試験装置１０は、プローブカードよりなり検査対象の半導体集積回路装置２１Ａを装着されるテストベッド２１と、前記テストベッド２１に装着された半導体集積回路装置２１Ａに駆動電流を供給する電源装置２２と、前記テストベッド２１に装着された半導体集積回路装置２１Ａの電気特性を測定する測定ユニット２３を含んでいる。図示の例では、前記測定ユニット２３には、直流特性を測定するＵＤＣ（universal  DC  unit）２３ＡとＭＤＣ（multiple  DC  unit）２３Ｂが含まれている。
【００２８】
さらに前記試験装置２０には、内部演算機能を有しテストビットパターンを発生するＡＬＰＧ（algorithmic  pattern  generator）２４Ａ、ＬＳＳＤ（level-sensitive  scan  design）を実現するのに必要なスキャンパターンを格納し発生させるＳＣＰＧ（scan  pattern  generator）２４Ｂなどのパターンジェネレータが設けられ、これらのパターンジェネレータで形成されたテストビットパターンから、所定のテストベクタを構成するピンデータが、前記試験装置２０の一部として設けられたピンデータセレクタ２５Ａにより形成される。さらにこのようにして形成されたピンデータを構成するパルスは、前記試験装置２０の一部として設けられた波形整形器２５Ａを介して、前記テストベッド２１上の半導体集積回路装置２１Ａに供給される。
【００２９】
さらに前記試験装置２０には、テスト周期を決定するレートジェネレータ２５Ｂが設けられ、前記レートジェネレータ２５Ｂはシステムクロックを発生し、発生したシステムクロックにより、前記波形整形器２５Ａを、タイミングジェネレータ２６Ｂを介して制御する。
【００３０】
さらに前記試験装置２０には、試験パターンをバッファメモリに記憶しておき、バッファメモリの内容を高速に出力して試験パターンを形成するＳＱＰＧ（sequential  pattern  generator）２６Ｃが設けられ、前記ＳＱＰＧ２６Ｃは、タイミングメモリ２６Ｃを介して前記タイミングジェネレータ２６Ｂを制御するとともに、波形メモリを介して前記波形整形器２６Ａを制御する。
【００３１】
さらに前記試験装置２０には、パターン発生器中のテストパターンを格納するフィールドであるＴＴＢ（truth  table  buffer）２６Ｄが設けられ、前記ＴＴＢ２６Ｄは、タイミングメモリ２６Ｃを介して前記タイミングジェネレータ２６Ｂを制御するとともに、波形メモリを介して前記波形整形器２６Ａを制御する。
【００３２】
さらに前記テストベクタに対する半導体集積回路装置２１Ａの応答はデジタルコンペレータ２６Ｅに送られて判定され、判定結果がデータフェイルメモリ２５ＥおよびＡＦＭ（address  fail  memory）２５Ｆに格納される。
【００３３】
さらに前記試験装置２０には、上記各部の動作を制御するプロセッサ２０Ａが設けられている。
【００３４】
さらに前記試験装置２０には、前記レートジェネレータ２５Ｂを制御してシステムクロック速度を変化させるＶＴＲＧ（variable  test  rate  generator）２９が設けられ、前記ＶＴＲＧは前記半導体集積回路装置２１Ａの機能試験の終了と同時に、前記システムクロック速度をより低い速度に切り替え、試験終了処理を実行する。
【００３５】
図４は、このような機能試験の前後におけるシステムクロックＣＬＫの変化を示す。
【００３６】
図４を参照するに、機能試験の開始とともに前記半導体集積回路装置２１Ａには高速のシステムクロックＣＬＫの供給が開始され、さらに所定のタイミングでテストパターンデータ（ＤＡＴＡ）が供給される。
【００３７】
このような機能試験では、前記テストパターンデータＤＡＴＡの供給後所定時間が経過すると、半導体集積回路装置２１Ａの出力状態に遷移が生じているのがわかる。
【００３８】
図４ではさらに、前記機能試験中の所定のタイミングで、ストローブ信号ＳＴＲＢが供給されている。
【００３９】
さて、機能試験が終了した場合、本発明ではテストパターンデータＤＡＴＡの供給は打ち切られることなく、ダミーパターンデータとして引き続き、半導体集積回路装置２１Ａに供給され続ける。一方、本発明では機能試験の終了と同時に、前記クロックが変化し、その周期が徐々に増大され、クロック速度が徐々に減少させられる。
【００４０】
これにより、前記半導体集積回路装置中の半導体素子は動作し続け、一度に全てのゲートがオフされる状態は生じない。図５の例では、前記クロック速度が、機能試験時の８．３ＧＨｚから、パルスごとに２５〜５０％の一定の割合で減少されている。その結果、先に図２で説明した機能試験終了と同時に生じる電源電圧のオーバーシュートが効果的に回避される。
【００４１】
図5（Ａ）〜（Ｃ）は、図３，４の実施形態における、機能試験前後における電源電圧Ｖddの変動を、先の図１の機能試験装置１０の場合と比較して示す図である。ただし図５（Ａ）は前記図１の機能試験装置１０を使った場合を、図５（Ｂ）は図３の機能試験装置２０を使った場合を、図５（Ｃ）は、図５（Ｂ）の機能試験におけるテストベクタを示している。図５（Ａ）〜（Ｃ）において、縦軸の１目盛は１Ｖ，横軸の１目盛は２００μ秒であり、機能試験は、定格電源電圧が１．８Ｖの半導体素子について行っている。
【００４２】
図５（Ａ），（Ｂ）を比較すると、図４で説明したように、機能試験終了後も半導体集積回路装置をダミーテストデータで駆動し続け、システムクロック速度を徐々に低減することにより、機能試験終了に伴う電源電圧のオーバーシュートが効果的に抑制されているのがわかる。
【００４３】
なお、本実施例においては、前記ＶＴＲＧ２９は、機能試験の終了に対応して駆動され、前記レートジェネレータ２５Ｂに前記一定の割合に対応する数値を提供するレジスタなど、数値発生器により構成することができる。
【００４４】
このように、本実施例によれば機能試験終了に伴う電源電圧のオーバーシュートによる半導体集積回路装置の損傷が回避される。
［第２の実施形態］
図６は本発明の第２の実施形態による試験装置４０の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００４５】
本実施例では前記機能試験の際の電源電圧の降下を検出するピーク電圧モニタ３０が設けられ、さらに前記機能試験装置２０において一定の割合でクロック速度を変化させていたＶＴＲＧ２９に代わって、図７に示すように前記電圧モニタ３０の出力を供給され、前記電圧モニタ３０の出力に応じて前記システムクロック速度の変化率を決定するＶＴＲＧ２９Ａが使われる。
【００４６】
機能試験の際の電源電圧の電圧降下量が小さい場合には、機能試験後の電源電圧のオーバーシュートも少ないものと考えられ、本発明では、機能試験の際の電源電圧の降下量に基づいて、前記機能試験終了後の後処理手順におけるシステムクロックの変化量を決定する。かかる構成により、本実施例では、電源電圧のオーバーシュートが小さい場合に不必要にシステムクロックの変化量を制限することなく、機能試験後の後処理手順を短時間で終了させることが可能となる。
【００４７】
図７を参照するに、前記ＶＴＲＧ３０は、前記電圧モニタ３０の出力信号を供給される選択回路３０Ａを備え、前記選択回路３０Ａには、各々前記システムクロック速度の変化率に対応する定数を保持した多数のレジスタ３０Ｂ〜３０Ｄが接続されている。
【００４８】
そこで前記選択回路３０Ａは、前記電圧モニタ３０の出力信号に応じていずれかのレジスタを選択し、保持されている定数を前記レートジェネレータ２５Ｂに供給するが、その際に前記選択回路３０Ａは、前記電源電圧の降下量が大きい場合には小さな定数を保持したレジスタを、小さい場合には大きな定数を保持したレジスタを選択するようにプログラムされる。例えば電圧降下量と選択される定数値の関係は直線関係に設定することができるが、その他２次曲線や放物線等、他の関係に設定することも可能である。
【００４９】
また図７の構成はデジタル回路により実現することも可能である。
【００５０】
図８は、前記試験装置４０の機能試験およびその後の終了処理を示すフローチャートである。
【００５１】
図８を参照するに、ステップ１において機能試験が開始され、ステップ２において電源電圧測定が、前記電圧モニタ３０により行われる。
【００５２】
ステップ３において前記ＶＴＲＧ２９Ａあるいはプロセッサ２０Ａが、前記電圧モニタ３０の出力に基づいて電源電圧降下の有無を検出し、電圧降下が所定の範囲内であれば、ステップ４で半導体集積回路装置２１Ａへのテストベクタの供給を停止し、同時に試験を終了する。
【００５３】
一方、前記ステップ３において電源電圧の降下が検出された場合には、ステップ４におけるテストベクタの供給停止と同時に、ステップ５においてダミーテストベクタを作成し、これを半導体集積回路装置２１Ａに供給する。ダミーテストベクタとしては、適当なテストパターンが使えるが、例えば前記機能試験に使われていたテストパターンと同じものであってもよい。また前記ステップ５においては、ダミーテストベクタに対する半導体集積回路装置２１Ａの応答が測定ユニット２３やデータフェイルメモリ２５Ｅ，ＡＦＭ２５Ｆに供給されないように、端子開放処理を行う。
【００５４】
さらにステップ６において前記ダミーテストベクタが前記半導体集積回路装置２１Ａに継続して印加され、前記ステップ３で検出された電圧降下量に対応して、システムクロック速度の変化率が低減される。
【００５５】
本実施例では、さらにステップ８において、前記電圧モニタ３０を使って電源電圧のオーバーシュートがモニタされ、前記ＶＴＲＧ２９Ａは、前記オーバーシュート量が所定の範囲を超えた場合、システムクロック速度の変化率が低減される。
【００５６】
ステップ７および８を繰り返すことにより、前記システムクロック速度は電源電圧のオーバーシュートが生じないように、徐々に低減され、機能試験終了に伴う半導体集積回路装置の損傷が回避される。
【００５７】
なお本実施例において、前記電圧モニタ３０の代わりに電流モニタを使い、ステップ７，８を、電源電流のアンダーシュートが生じないように実行することも可能である。
［第３の実施形態］
図９は本発明の第３の実施形態による試験装置６０の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００５８】
本実施例では、前記電源回路２２と前記テストベッド２１上に装着された半導体集積回路装置２１Ａとの間に、図１０に構成を示す電源波形補正回路２８が設けられ、前記電源回路２２からの電源電圧は、かかる電源波形補正回路２８を介して前記半導体集積回路装置２１Ａに供給される。なお前記波形モニタ回路２７としては、先の実施例の電圧モニタ回路３０を使うことができる。
【００５９】
図１０を参照するに前記電源波形補正回路２８は、電源回路２２に選択回路２２Ａを介して接続された容量素子アレイ２２Ｂを含み、前記容量素子アレイ２２Ｂを構成する個々の容量素子は、ＡＰＳ（additional  power  supply）２８Ｃに共通に接続されている。
【００６０】
前記選択回路２２Ａは前記波形モニタ回路２７の出力信号を供給され、前記容量素子アレイ２２Ｂ中の容量素子を前記電源回路２２に選択的に接続する。前記個々の容量素子は、ＡＰＳ２８Ｃにより充電されているため、前記電源波形補正回路２８は、電源２２を補って、実効的な電源容量を適応的に増大させる。
【００６１】
図１１は、前記電源波形補正回路２８の動作を含む、前記試験装置６０を使った半導体集積回路装置２１Ａの機能試験の概要を示す。
【００６２】
図１１を参照するに、ステップ１１で試験が開始されるとステップ１２で前記電源回路２２が起動され、ステップ１３において前記波形モニタ回路２７により電源電圧波形がチェックされる。
【００６３】
次にステップ１４において電源電圧波形が正常であるか否かが判定され、電源電圧波形にスパイクが含まれると判定された場合、前記電源電圧波形補正回路２８が起動され、ステップ１６において選択回路２２Ａが容量素子アレイ２２Ｂ中の容量素子を、所定数前記電源回路２２に並列接続する。接続される容量素子の数は、スパイクの大きさによって決定される。
【００６４】
ステップ１６の後、プロセスは前記ステップ１３に戻り、再びステップ１４において電源電圧波形が判定される。
【００６５】
ステップ１４において取得された電源電圧波形がスパイクを含まず正常であると判定されるとプロセスはステップ１７に進み、前記電源電圧が半導体集積回路装置１７に供給され、機能試験が開始される。
【００６６】
すなわちステップ１８において半導体集積回路装置２１Ａへのテストパターンデータ（テストベクタ）の供給が開始され、ステップ１９で終了するまで所望の機能試験が継続される。
【００６７】
本実施例では、前記ステップ１８〜１９の間、前記ステップ１３〜１６のルーチンが繰り返されており、前記機能試験の間に電源電圧の降下が生じると、前記電源装置２２に追加の容量素子が適応的に接続され、電源電圧の降下を補償する。
【００６８】
これにより、電源装置２２自体が供給電流を増大させることなく電源電圧の降下が補償され、電源装置２２の負荷変動は最小限に維持される。
【００６９】
さて、前記機能試験がステップ１９で終了すると、終了処理手順が開始され、ステップ２０においてＶＴＲＧ２９Ａが起動され、ステップ２１〜２３の手順を繰り返すことにより、システムクロック周期が徐々に増加される。
【００７０】
すなわち本実施例では、前記波形モニタ回路２７で検出された電源電流値（ｉ）がステップ２１において規定の電流値（ｓｐｅｃ  ｉ）と比較され、ステップ２２において、検出された電流値（ｉ）が前記規定の電流値（ｓｐｅｃ  ｉ）を超えているか否かが判定される。
【００７１】
そこで前記ステップ２２の判定結果がＹＥＳであれば、プロセスはステップ２３に進み、前記レートジェネレータ２５Ｂのクロック周期Ｔが、式Ｔ＝Ｔ0×（i／spec  i）により、因子（i／spec  i）の分だけ増大される。ここでＴ0は、現行のクロック周期である。
【００７２】
その結果、先の図４の場合と同様にシステムクロック速度が徐々に減少し、電源電圧のオーバーシュートが効果的に回避される。
【００７３】
このような電流値をモニタしてクロック周期あるいは速度を変化させるアプローチは、先の各実施例においても適用可能である。
【００７４】
また本実施例において、前記半導体集積回路装置に供給される電源電圧が所定レベルを超えたと判定された場合に、図１０と同様な容量素子（図示せず）を、前記電源装置２２に選択回路２８Ａを介して並列接続し、オーバーシュートを吸収させることも可能である。
【００７５】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲内において様々な変形・変更が可能である。
【００７６】
（付記１）
半導体集積回路装置の試験方法であって、
試験装置上に装着された半導体集積回路装置にテストパターンデータを供給し、機能試験を行う試験手順と、
前記試験手順後に、前記半導体集積回路装置にダミーテストパターンデータを供給し、前記半導体集積回路装置を継続して駆動する後処理手順を含み、
前記テストパターンデータは、第１のシステムクロック速度で供給され、
前記ダミーテストパターンデータは、第２の、より遅いシステムクロック速度で供給され、
前記後処理手順では、前記試験装置のシステムクロック速度が、前記試験手順終了と同時に、前記第1のシステムクロック速度から、前記第２のシステムクロック速度に変更されることを特徴とする試験方法。
【００７７】
（付記２）
前記後処理手順では、前記第２のクロック速度が徐々に減少されることを特徴とする付記１記載の試験方法。
【００７８】
（付記３）
前記後処理手順では、前記クロック速度がクロック毎に、５０％ずつ減少されることを特徴とする付記２記載の試験方法。
【００７９】
（付記４）
前記後処理手順は、前記試験装置上に装着された半導体集積回路装置に供給される電源電圧を監視し、前記第２のシステムクロック速度を、前記電源電圧に生じる電圧オーバーシュートが、所定レベルを超えないように決定する手順を含むことを特徴とする付記１または２記載の試験方法。
【００８０】
（付記５）
前記後処理手順は、前記試験装置上に装着された半導体集積回路装置に供給される電源電圧を監視する工程と、前記電源電圧が所定レベルを超えて上昇した場合、前記試験装置に設けられ前記半導体集積回路装置に電源電圧を供給する電源回路に、容量素子を接続する手順を含むことを特徴とする付記１または２記載の試験方法。
【００８１】
（付記６）
前記試験手順は、前記試験装置上に装着された半導体集積回路装置に供給される電源電圧を監視する工程と、前記電源電圧が所定レベルを超えて低下した場合、前記試験装置に設けられ前記半導体集積回路装置に電源電圧を供給する電源回路に、充電された容量素子を接続する手順を含むことを特徴とする付記１または２記載の試験方法。
【００８２】
（付記７）
試験する半導体集積回路装置が装着されるテストベッドと、
前記テストベッドに装着された半導体集積回路装置に駆動電流を供給する電源装置と、
前記テストベッドに装着された半導体集積回路装置にテストパターンデータを供給するパターン発生器と、
前記テストパターンデータの供給に応じて生じる前記半導体集積回路装置の応答を検証する検証回路と、
よりなる半導体集積回路装置の試験装置であって、
前記試験装置は、そのシステムクロック速度を制御する制御装置を含み、
前記パターン発生器は、前記半導体集積回路装置の機能試験の際に、前記半導体集積回路装置に前記テストパターンデータを、第1のシステムクロック速度で供給し、前記半導体集積回路装置の機能試験の後の後処理の際に、前記半導体集積回路装置にダミーテストパターンデータを、第２の、より遅いシステムクロック速度で供給し、
前記制御装置は、前記試験装置のシステムクロック速度を、前記機能試験の終了と同時に、前記第１のシステムクロック速度から、前記第２のシステムクロック速度に変化させることを特徴とする半導体集積回路装置の試験装置。
【００８３】
（付記８）
前記制御装置は、前記後処理の際に、前記第２のシステムクロック速度を徐々に減少させることを特徴とする付記７記載の半導体集積回路装置の試験装置。
【００８４】
（付記９）
前記制御装置は、前記後処理の際に、前記第2のシステムクロック速度をクロック毎に、５０％ずつ減少させることを特徴とする付記７記載の半導体集積回路装置の試験装置。
【００８５】
（付記１０）
前記試験装置は、前記試験装置上に装着された半導体集積回路装置に供給される電源電圧を監視する電圧監視回路を備え、前記制御装置は、前記第2のシステムクロック速度を、前記電源電圧に生じる電圧サージが、所定レベルを超えないように決定することを特徴とする付記７または８記載の試験装置。
【００８６】
（付記１１）
前記試験装置はさらに、前記試験装置上に装着された半導体装置に供給される電源電圧を監視する電圧監視回路と、前記電源回路に並列接続可能に設けられた容量素子を含み、前記制御装置は、前記後処理の際に前記電源電圧が所定レベルを超えて上昇した場合、前記電源回路に、前記容量素子を接続することを特徴とする付記７〜１０のうち、いずれか一項記載の試験装置。
【００８７】
（付記１２）
前記試験装置は、前記試験装置上に装着された半導体装置に供給される電源電圧を監視する電圧監視回路と、前記電源回路に並列接続可能に設けられ、充電回路にされた容量素子を含み、前記制御装置は、前記機能試験の際に前記電源電圧が前記所定レベルを超えて降下した場合、前記電源回路に、前記容量素子を接続することを特徴とする付記７〜１１のうち、いずれか一項記載の試験装置。
【図面の簡単な説明】
【００８８】
【図１】従来の試験装置の概略的構成を示す図である。
【図２】従来の試験装置の課題を示す図である。
【図３】本発明の第１の実施形態による試験装置の概略的構成を示す図である。
【図４】図３の試験装置の動作を説明する図である。
【図５】本発明の効果を説明するタイミングチャートである。
【図６】本発明の第２の実施形態による試験装置の概略的構成を示す図である。
【図７】図６の一部を示すブロック図である。
【図８】図６の試験装置の動作を説明するフローチャートである。
【図９】本発明の第３の実施形態による試験装置の概略的構成を示す図である。
【図１０】図９の一部を示すブロック図である。
【図１１】図９の試験装置の動作を説明するフローチャートである。
【符号の説明】
【００８９】
１０，２０，４０，６０  試験装置
１１，２１  テストベッド
１１Ａ，２１Ａ  半導体集積回路装置
１３，１３Ａ，１３Ｂ，２３，２３Ａ，２３Ｂ  電気特性測定装置
１４Ａ，１４Ｂ，２４Ａ，２４Ｂ  パターンジェネレータ
１５Ａ，２５Ａ  ピンデータセレクタ
１５Ｂ，２５Ｂ  レートジェネレータ
１５Ｃ，２５Ｃ  ＳＱＰＧ（シーケンシャルパターンジェネレータ）
１５Ｄ，２５Ｄ  ＴＴＢ（トゥルーステーブルバッファ）
１５Ｅ，２５Ｅ  データフェイルメモリ
１５Ｆ，２５Ｆ  ＡＦＭ（アドレスフェイルメモリ）
１６Ａ，２６Ａ  波形整形器
１６Ｂ，２６Ｂ  タイミングジェネレータ
１６Ｃ，２６Ｃ  タイミングメモリ
１６Ｄ，２６Ｄ  波形メモリ
１６Ｅ，２６Ｅ  デジタル比較器
２７  印加波形モニタ回路
２８  電源波形補正回路
２８Ａ  選択回路
２８Ｂ  容量素子アレイ
２８Ｃ  ＡＰＳ（アディショナルパワーサプライ）
２９，２９Ａ  ＶＴＲＧ（バリアブルテストレートジェネレータ）
３０  電圧モニタ
３０Ａ  選択回路
３０Ｂ〜３０Ｄ  レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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