(57)【特許請求の範囲】
【請求項１】
状態マシンを利用してイメージセンサの全体的な動作を制御し、外部システムに対するインタフェース役割を担当する制御及び外部システムインタフェース手段と、
光に反応して電気的信号を生成するピクセルを配置して外部から入る像に対する情報を感知し、感知電圧を発生するピクセルアレイ手段と、
上記各ピクセルで感知したアナログ電圧をデジタルシステムで処理可能になるようにデジタル電圧に変えるアナログ-デジタル変換手段と、
上記制御及び外部システムインタフェース手段からのモード情報に応じて上記アナログ-デジタル変換手段を制御して、上記制御及び外部システムインタフェース手段及び上記アナログ-デジタル変換手段が正常に動作するかの可否を診断できる診断ロジック回路とを含み、
上記アナログ-デジタル変換手段は、
正常モード時には第1基準電圧を、テストモード情報に応答する診断モード時には、第2基準電圧及び予測可能な任意の大きさを有する検証電圧を各々発生する電圧発生器と、
上記正常モード時には上記ピクセルアレイ手段からの上記感知電圧と上記電圧発生器からの第1基準電圧を比較し、上記診断モード時には上記電圧発生器からの第2基準電圧及び検証電圧を比較する比較器と、
上記比較結果に相応するデジタル値を保存する貯蔵手段とを含んでなるCMOSイメージセンサ。
【請求項２】
上記制御及び外部システムインタフェース手段は使用者がプログラム不可能なシャドーレジスタを含んでなることを特徴とする請求項1記載のCMOSイメージセンサ。
【請求項３】
上記制御及び外部システムインタフェース手段は使用者がプログラム可能な多数の配置レジスタを含んで、上記シャドーレジスタは現在処理中の配置レジスタの情報を持つことを特徴とする請求項2記載のCMOSイメージセンサ。
【請求項４】
上記貯蔵手段はパイプライン構造を形成するための二重バッファを持って、各バッファは第1及び第2グループに分けられて上記第2グループは上記CMOSイメージセンサ自体で発生するオフセット値を保存して、上記第1グループは上記アナログ-デジタル変換手段で変換されたデータを保存することを特徴とする請求項1記載のCMOSイメージセンサ。
【請求項５】
上記診断ロジック回路は、制御及び外部システムインタフェース手段からのモード情報に応答し、上記電圧発生器の出力を制御することを特徴とする請求項1記載のCMOSイメージセンサ。
【請求項６】
上記配置レジスタは診断モードレジスタを含んで、上記診断モードレジスタは、上記制御及び外部システムインタフェース手段の状態マシンを診断するための第1情報と、上記比較器のエラーを診断するための第2情報と、上記貯蔵手段のエラーを診断するための第3情報を保存していることを特徴とする請求項1記載のCMOSイメージセンサ。
【請求項７】
上記デジタル値は上記制御及び外部システムインタフェース手段からのコード化されたカウント信号であることを特徴とする請求項1記載のCMOSイメージセンサ。
【請求項８】
上記貯蔵手段は上記制御及び外部システムインタフェース手段に非同期的にデータを伝送することを特徴とする請求項1記載のCMOSイメージセンサ。
【請求項９】
上記貯蔵手段は多数のラッチ回路を含んで、
上記ラッチ回路は、
上記比較器の出力に応答して上記カウント信号を受ける第1トランジスタと、
上記バッファのグループを選択するバンク信号に応答して上記第1トランジスタの出力を伝達する第2トランジスタと、
上記第2トランジスタの出力に応答してロジックデータ値を保存する第3トランジスタと、
コラム選択信号に応答して上記第3トランジスタに保存されたデータ値をビットラインに伝達する第4トランジスタとを含んでなることを特徴とする請求項4記載のCMOSイメージセンサ。
【請求項１０】
上記CMOSイメージセンサは、正常モード時の出力と診断モード時の出力を選択的に制御するためのマルチプレクサをさらに含んでなることを特徴とする請求項5記載のCMOSイメージセンサ。
【請求項１１】
上記ピクセルアレイ手段はN×M個のピクセルを持って、上記比較器はN個のOPアンプを持って、上記貯蔵手段は4×(処理されるビット数)×N個のラッチ回路を持つことを特徴とする請求項5記載のCMOSイメージセンサ。
【請求項１２】
上記シャドーレジスタは画面単位で上記配置レジスタの情報を複写してなることを特徴とする請求項2記載のCMOSイメージセンサ。
【請求項１３】
イメージを感知して感知されたアナログ信号を出力するピクセルアレイ手段を具備したCMOSイメージセンサにおいて、
上記CMOSイメージセンサはアナログ-デジタル変換器及び上記CMOSイメージセンサの全体的な動作を制御する診断ロジック回路を含んで、
上記アナログ-デジタル変換器は、正常モード時には第1基準電圧を、テストモード情報に応答する診断モード時には、第2基準電圧及び予測可能な任意の大きさを有する検証電圧を各々発生する電圧発生器と、上記正常モード時には上記電圧発生器からの第１基準電圧と上記ピクセルアレイ手段からの電圧を比較し、上記診断モード時には上記電圧発生器からの第2基準電圧及び検証電圧を比較する比較器と、上記比較結果に相応したデジタル値を保存する貯蔵手段とを含んで、
上記診断ロジック回路は、上記CMOSイメージセンサに内蔵されたモードレジスタの診断モードに応じて上記電圧発生器が上記第2基準電圧及び上記検証電圧を追加発生するように上記電圧発生器を制御して、上記比較器は比較結果に相応する書き込みイネーブル信号を生成して上記貯蔵手段を制御することを特徴とするCMOSイメージセンサ。
【請求項１４】
上記制御及び外部システムインタフェース手段は使用者がプログラム不可能なシャドーレジスタを含んでなることを特徴とする請求項13記載のCMOSイメージセンサ。
【請求項１５】
上記制御及び外部システムインタフェース手段は使用者がプログラム可能な多数の配置レジスタを含んで、上記シャドーレジスタは現在処理中の配置レジスタの情報を持つことを特徴とする請求項14記載のCMOSイメージセンサ。
【請求項１６】
上記シャドーレジスタは画面単位で上記配置レジスタの情報を複写してなることを特徴とする請求項15記載のCMOSイメージセンサ。
【請求項１７】
上記CMOSイメージセンサは上記ピクセルアレイ手段からのイメージデータと上記診断モードのデジタル値を選択的に出力するためのマルチプレクサを含んでいることを特徴とする請求項13記載のCMOSイメージセンサ。
【請求項１８】
上記貯蔵手段は、パイプライン構造を形成するための二重バッファを持って、各バッファは第1及び第2グループに分けられて上記第2グループは上記CMOSイメージセンサ自体で発生するオフセット値を保存し、上記第1グループは上記ピクセルからのデータを保存することを特徴とする請求項13記載のCMOSイメージセンサ。
【請求項１９】
上記デジタル値はコーディングされたカウント信号であることを特徴とする請求項13記載のCMOSイメージセンサ。
【請求項２０】
上記貯蔵手段は多数のラッチ回路を含んで、
上記ラッチ回路は、
上記比較器の出力に応答して上記カウント信号を受ける第1トランジスタと、
上記バッファのグループを選択するバンク信号に応答して上記第1トランジスタの出力を伝達する第2トランジスタと、
上記第2トランジスタの出力に応答してロジックデータ値を保存する第3トランジスタと、
コラム選択信号に応答して上記第3トランジスタに保存されたデータ値をビットラインに伝達する第4トランジスタを含んでなることを特徴とする請求項18記載のCMOSイメージセンサ。
【請求項２１】
上記ピクセルアレイ手段はN×M個のピクセルを持って、上記比較器はN個のOPアンプを持って、上記貯蔵手段は4×(処理されるビット数)×N個のラッチ回路を持つことを特徴とする請求項13記載のCMOSイメージセンサ。
【請求項２２】
上記貯蔵手段は書き込み、読み出し及びアドレシング回路に非同期的にデータを伝送することを特徴とする請求項13記載のCMOSイメージセンサ。
【請求項２３】
イメージを感知して感知されたアナログ信号を出力するピクセルアレイ手段と、上記ピクセルアレイ手段で感知したアナログ電圧をデジタルシステムで処理可能になるようにデジタル電圧に変えるアナログ-デジタル変換手段と、上記アナログ-デジタル変換のエラーを判断できる診断ロジック回路とを含み、上記アナログ-デジタル変換手段が、正常モード時には第1基準電圧を、テストモード情報に応答する診断モード時には、第2基準電圧及び予測可能な任意の大きさを有する検証電圧を各々発生する電圧発生器と、上記正常モード時には上記電圧発生器からの第1基準電圧と上記ピクセルアレイ手段からの電圧を比較し、上記診断モード時には上記電圧発生器からの第2基準電圧及び検証電圧を比較する比較器と、上記比較結果に相応したデジタル値とオフセット値を保存するラッチ手段とを含み、上記診断ロジック回路は、診断モードに応じて上記電圧発生器が上記第2基準電圧及び上記検証電圧を追加発生するように上記電圧発生器を制御して、上記比較器は比較結果に相応する書き込みイネーブル信号を生成して上記ラッチ手段を制御するCMOSイメージセンサのエラー診断方法において、
上記診断モードに応じて上記診断ロジック回路の制御を受けて上記電圧発生器から発生された上記検証電圧と上記第2基準電圧を比較する第1段階と、
上記比較結果に該当するデジタル値を上記ラッチ手段に保存する第2段階と、
上記ラッチ手段に保存されたデジタル値を確認する第3段階とを含んでなるCMOSイメージセンサのエラー診断方法。
【請求項２４】
上記ラッチ手段はパイプライン構造を形成するための二重バッファを持って、各バッファは上記デジタル値を保存する第1グループと上記オフセット値を保存する第2グループに分けられることを特徴とする請求項23記載のCMOSイメージセンサのエラー診断方法。
【請求項２５】
上記第2段階は、
上記第1グループに上記デジタル値を保存して上記CMOSイメージセンサのデータ出力端に出力する第4段階と、
上記第2グループに上記デジタル値を保存して上記CMOSイメージセンサのデータ出力端に出力する第5段階とを含むことを特徴とする請求項24記載のCMOSイメージセンサのエラー診断方法。
【請求項２６】
上記方法は上記検証電圧を変えて少なくとも一回以上遂行されることを特徴とする請求項23記載のCMOSイメージセンサのエラー診断方法。
【請求項２７】
イメージを感知して感知されたアナログ信号を出力するピクセルアレイ手段と、上記ピクセルアレイ手段で感知したアナログ電圧をデジタルシステムで処理可能になるようにデジタル電圧に変えるアナログ-デジタル変換手段と、上記アナログ-デジタル変換のエラーを判断できる診断ロジック回路とを含み、上記アナログ-デジタル変換手段が、正常モード時には第1基準電圧を、テストモード情報に応答する診断モード時には、第2基準電圧及び予測可能な任意の大きさを有する検証電圧を各々発生する電圧発生器と、上記正常モード時には上記電圧発生器からの第1基準電圧と上記ピクセルアレイ手段からの電圧を比較し、上記診断モード時には上記電圧発生器からの第2基準電圧及び検証電圧を比較する比較器と、上記比較結果に相応したデジタル値とオフセット値を保存するラッチ手段とを含み、上記診断ロジック回路は、診断モードに応じて上記電圧発生器が上記第2基準電圧及び上記検証電圧を追加発生するように上記電圧発生器を制御して、上記比較器は比較結果に相応する書き込みイネーブル信号を生成して上記ラッチ手段を制御するCMOSイメージセンサのエラー診断方法において、
上記診断モードに応じて上記診断ロジック回路の制御を受けて上記電圧発生器から発生された上記検証電圧と上記第2基準電圧を比較する第1段階と、
上記比較結果に応答してプログラムされた所定のデジタル値を上記ラッチ手段に保存する第2段階と、
上記ラッチ手段に保存されたデジタル値を出力して上記プログラムされたデジタル値と同じかを確認する第3段階とを含んでなるCMOSイメージセンサのエラー診断方法。
【請求項２８】
上記ラッチ手段はパイプライン構造を形成するための二重バッファを持って、各バッファは上記デジタル値を保存する第1グループと上記オフセット値を保存する第2グループに分けられることを特徴とする請求項27記載のCMOSイメージセンサのエラー診断方法。
【請求項２９】
上記第2段階は、
上記第1グループに上記デジタル値を保存して上記CMOSイメージセンサのデータ出力端に出力する第4段階と、
上記第2グループに上記デジタル値を保存して上記CMOSイメージセンサのデータ出力端に出力する第5段階とを含むことを特徴とする請求項28記載のCMOSイメージセンサのエラー診断方法。
【請求項３０】
上記方法は上記検証電圧を変えて少なくとも一回以上遂行されることを特徴とする請求項27記載のCMOSイメージセンサのエラー診断方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はCMOS(Complementary  Metal  Oxide  semiconductor)で具現されたイメージセンサ(image  sensor)を利用した画像ディスプレー装置に関し、特にメモリ及びその他構成要素ら間の正常動作が判断できる自己診断機能を持つCMOSイメージセンサ及びその診断方法に関するものである。
【０００２】
【従来の技術】
一般に、イメージセンサというのは光に反応する半導体の性質を利用してイメージを捕獲(capture)する装置をいう。自然界に存在する各被写体の部分部分は光の明るさ及び波長などが互いに異なって感知する装置の各画素(pixel)で他の電気的な値を持つのに、この電気的な値を信号処理可能なレベルに作ることがまさにアナログ-デジタル変換器の機能である。
【０００３】
電荷結合素子(Charge  Coupled  Device、以下CCDという)で具現された従来の画像ディスプレー装置は比較的高い電源(約12V)が必要で、また電荷結合素子を具現するにあたって多い工程ステップ(step)を必要とする。そして、CCDで具現されたセンサはアナログ信号を出力するためデジタル信号に変換する別途のロジックを必要とするのに、センサ工程と別途のロジック工程が互いに異なるので一つのチップで具現するのは難しい問題がある。
【０００４】
【発明が解決しようとする課題】
上記問題点を解決するために案出された本発明は低電力で駆動できるCMOSイメージセンサを提供するのにその目的がある。
【０００５】
また、本発明はイメージセンシングに必要なあらゆる回路を一チップの内部に具現することによって集積度を高めて画像データの処理速度を増加させることができるCMOSイメージセンサを提供するのにその目的がある。
【０００６】
また、本発明は各構成要素等の動作状態を検証できる診断ロジック回路を内装しているCMOSイメージセンサ及びその診断方法を提供するのにその目的がある。
【０００７】
【課題を解決するための手段】
上記目的を達成するための本発明のCMOSイメージセンサは、状態マシンを利用してイメージセンサの全体的な動作を制御し、外部システムに対するインタフェース役割を担当する制御及び外部システムインタフェース手段と、光に反応して電気的信号を生成するピクセルを配置して外部から入る像に対する情報を感知し、感知電圧を発生するピクセルアレイ手段と、上記各ピクセルで感知したアナログ電圧をデジタルシステムで処理可能になるようにデジタル電圧に変えるアナログ-デジタル変換手段と、上記制御及び外部システムインタフェース手段からのモード情報に応じて上記アナログ-デジタル変換手段を制御して、上記制御及び外部システムインタフェース手段及び上記アナログ-デジタル変換手段が正常に動作するかの可否を診断できる診断ロジック回路とを含み、上記アナログ-デジタル変換手段は、正常モード時には第1基準電圧を、テストモード情報に応答する診断モード時には、第2基準電圧及び予測可能な任意の大きさを有する検証電圧を各々発生する電圧発生器と、上記正常モード時には上記ピクセルアレイ手段からの上記感知電圧と上記電圧発生器からの第1基準電圧を比較し、上記診断モード時には上記電圧発生器からの第2基準電圧及び検証電圧を比較する比較器と、上記比較結果に相応するデジタル値を保存する貯蔵手段とを含んでなる。
【０００８】
また、本発明は、イメージを感知して感知されたアナログ信号を出力するピクセルアレイ手段を具備したCMOSイメージセンサにおいて、上記CMOSイメージセンサはアナログ-デジタル変換器及び上記CMOSイメージセンサの全体的な動作を制御する診断ロジック回路を含んで、上記アナログ-デジタル変換器は、正常モード時には第1基準電圧を、テストモード情報に応答する診断モード時には、第2基準電圧及び予測可能な任意の大きさを有する検証電圧を各々発生する電圧発生器と、上記正常モード時には上記電圧発生器からの第１基準電圧と上記ピクセルアレイ手段からの電圧を比較し、上記診断モード時には上記電圧発生器からの第2基準電圧及び検証電圧を比較する比較器と、上記比較結果に相応したデジタル値を保存する貯蔵手段とを含んで、上記診断ロジック回路は、上記CMOSイメージセンサに内蔵されたモードレジスタの診断モードに応じて上記電圧発生器が上記第2基準電圧及び上記検証電圧を追加発生するように上記電圧発生器を制御して、上記比較器は比較結果に相応する書き込みイネーブル信号を生成して上記貯蔵手段を制御することを特徴とする。
【０００９】
また、本発明は、イメージを感知して感知されたアナログ信号を出力するピクセルアレイ手段と、上記ピクセルアレイ手段で感知したアナログ電圧をデジタルシステムで処理可能になるようにデジタル電圧に変えるアナログ-デジタル変換手段と、上記アナログ-デジタル変換のエラーを判断できる診断ロジック回路とを含み、上記アナログ-デジタル変換手段が、正常モード時には第1基準電圧を、テストモード情報に応答する診断モード時には、第2基準電圧及び予測可能な任意の大きさを有する検証電圧を各々発生する電圧発生器と、上記正常モード時には上記電圧発生器からの第1基準電圧と上記ピクセルアレイ手段からの電圧を比較し、上記診断モード時には上記電圧発生器からの第2基準電圧及び検証電圧を比較する比較器と、上記比較結果に相応したデジタル値とオフセット値を保存するラッチ手段とを含み、上記診断ロジック回路は、診断モードに応じて上記電圧発生器が上記第2基準電圧及び上記検証電圧を追加発生するように上記電圧発生器を制御して、上記比較器は比較結果に相応する書き込みイネーブル信号を生成して上記ラッチ手段を制御するCMOSイメージセンサのエラー診断方法において、上記診断モードに応じて上記診断ロジック回路の制御を受けて上記電圧発生器から発生された上記検証電圧と上記第2基準電圧を比較する第1段階と、上記比較結果に該当するデジタル値を上記ラッチ手段に保存する第2段階と、上記ラッチ手段に保存されたデジタル値を確認する第3段階とを含んでなる。
【００１０】
また、本発明は、イメージを感知して感知されたアナログ信号を出力するピクセルアレイ手段と、上記ピクセルアレイ手段で感知したアナログ電圧をデジタルシステムで処理可能になるようにデジタル電圧に変えるアナログ-デジタル変換手段と、上記アナログ-デジタル変換のエラーを判断できる診断ロジック回路とを含み、上記アナログ-デジタル変換手段が、正常モード時には第1基準電圧を、テストモード情報に応答する診断モード時には、第2基準電圧及び予測可能な任意の大きさを有する検証電圧を各々発生する電圧発生器と、上記正常モード時には上記電圧発生器からの第1基準電圧と上記ピクセルアレイ手段からの電圧を比較し、上記診断モード時には上記電圧発生器からの第2基準電圧及び検証電圧を比較する比較器と、上記比較結果に相応したデジタル値とオフセット値を保存するラッチ手段とを含み、上記診断ロジック回路は、診断モードに応じて上記電圧発生器が上記第2基準電圧及び上記検証電圧を追加発生するように上記電圧発生器を制御して、上記比較器は比較結果に相応する書き込みイネーブル信号を生成して上記ラッチ手段を制御するCMOSイメージセンサのエラー診断方法において、上記診断モードに応じて上記診断ロジック回路の制御を受けて上記電圧発生器から発生された上記検証電圧と上記第2基準電圧を比較する第1段階と、上記比較結果に応答してプログラムされた所定のデジタル値を上記ラッチ手段に保存する第2段階と、上記ラッチ手段に保存されたデジタル値を出力して上記プログラムされたデジタル値と同じかを確認する第3段階とを含んでなる。
【００１１】
【発明の実施の形態】
以下、添付した図面を参照して本発明の一実施形態を詳細に説明する。
【００１２】
図1は本発明のCMOSイメージセンサアレイで感知された信号を処理するためのCMOSイメージセンサのブロック図を示す。
【００１３】
本発明に係るCMOSイメージセンサは制御及び外部システムインタフェース部(10)、CMOSイメージセンシング素子で構成されたピクセルアレイ部(20)、シングルスロープアナログ-デジタル変換器(Analog-digital  converter)(30)、及び上記変換器が正常に動作しているかを検査できる診断ロジック部(50)を含んでなる。また、上記シングルスロープアナログ-デジタル変換器(30)は基準電圧および検証電圧のためのランプ電圧を発生するランプ電圧発生器(31)、上記ピクセルアレイ部(20)から出てきたアナログ信号を上記ランプ電圧と比較する比較器(32)及びその比較結果を符号化されたデジタル値で保存する二重バッファ(40)で構成されている。
【００１４】
これをより一層具体的に注意深くみれば、上記制御及び外部システムインタフェース部(10)はFSM(Finite  State  Machine)を利用して露出時間(integration  time)、スキャンアドレス(scan  address)、動作モード、画面出力速度(frame  rate)、バンク(bank)、クロック分周などのようにイメージセンサの全体的な動作を制御して外部システム(system)に対するインタフェース(interface)役割を担当するのにその詳細な構成が図2に図示されている。
【００１５】
上記ピクセルアレイ部(20)は光に反応する性質を極大化させるように作ったN×M個の単位ピクセル(pixel)でなされて外部から入る像(image)に対する情報を感知するのに、上記単位ピクセルはフォトダイオード、トランスファー(transfer)トランジスタ、リセット(reset)トランジスタ及び選択(select)トランジスタを含んでなる。
【００１６】
上記シングルスロープアナログ-デジタル変換器(30)は上記ピクセルアレイ(20)で感知されたアナログ信号をデジタル信号に変換する機能を遂行するのに、本発明ではランプ電圧と上記アナログ信号を比較することによってデジタル信号を生成する方法を使用している。ランプ電圧発生器(31)からランプ電圧が所定の傾きで下降しながら、ピクセルアレイからのピクセル電圧と一致する点を探すようになる。また、ランプ電圧が発生して下降を始めると上記制御及び外部システムインタフェース部(10)はカウント信号を発生してその下降程度をカウントするようになる。例えば、ランプ電圧が下降して20番目クロックで上記ピクセル電圧と一致したら上記アナログピクセル電圧に対するデジタル値は20となるようになる。このように二電圧の一致時点のデジタル値は二重バッファ(40)に保存されるようになる。このような同じデジタル値の設定は図4で詳細に説明されるはずである。
【００１７】
また、本発明に係るCMOSイメージセンサはこのようなデジタル値を設定するにあたって発生できる誤動作の可否を容易に感知できるようにチップ内部に診断ロジック部(50)を追加して構成している。
【００１８】
図2は制御及び外部システムインタフェース部(10)の内部構成図で、使用者が直接プログラム可能な多数の配置レジスタ(configuration  register、60)を持っていて色々な内部動作に関連した事項に対するプログラム(program)が可能で、このプログラムされた情報によって全体チップの動作が制御されるようになる。イメージセンサの動作はIIC(inter  integrated  circuit)バスインタフェースを通じてプログラムされるのに、イメージセンサを駆動するドライバ(driver,70)がインタフェースを制御する制御インタフェース例えば、FPGA(Field  Programmable  Gate  Array、80)を通じてプログラム情報を送れば、クロック(SCK)に同期されてバス(IICBUS)を通じて入力された情報を受信したIIC制御ブロック(90)はIICバスプロトコルにしたがってこの入力データを解析して上記配置レジスタ(60)を制御するようになる。
【００１９】
ドライバ(70)とイメージセンサ間のプログラムは配置レジスタ(60)を通じてなされ、いつでも読み出しと書き込みが可能である。このようにプログラムされた情報は内部的にフレーム(frame)単位で更新(update)され、これはシャドー(shadow)レジスタ(100)という特別なレジスタを通じてなされる。このシャドーレジスタ(100)はイメージセンサの動作を指定するセンサイネーブル信号のENB信号(外部から印加される信号である)がハイ(High)値を持ったり、毎フレームの開始で配置レジスタ(60)に更新された情報がある時だけ配置レジスタの内容を複写し、画面単位でプログラムされた情報が影響を受けるようにする。さらに、このシャドーレジスタ(100)は使用者命令の中断及び変更により一時的に画面が破られる現象などを防止するようになる。
【００２０】
シャドーレジスタ(100)にある情報はイメージセンサの全般的な動作を指示するもので、イメージセンサの大きさ及びバージョン(version)に関係された情報を保存する基本情報レジスタ、動作モードを指定する動作モードレジスタ、ロー(Row)及びコラム(Column)開始住所とウィンドウ(window)の大きさ及びウィンドウの広さに対する事項を保存するウィンドウ制御レジスタ、HSYNC(Horizontal  synchronization  signal)のブランク(Blank)期間、VSYNC(Vertical  synchronization  signal)のブランク期間、フォトダイオード(photodiode)の電荷(charge)集積期間(Integration  Time)、クロック分配比率を指定するフレーム比率調整レジスタ、リセット(Reset)レベル指定、各カラー(赤色、緑色、青色)に対する利得を調整する調整レジスタで構成される。
【００２１】
メイン制御部(maincontrol,110)ではシャドーレジスタ(100)にある情報によって、イメージセンサの各構成要素を制御し、アドレス生成部(Address  Generation,120)ではピクセルアレイ(20)及び二重バッファ(40)のアドレスを生成するようになる。
【００２２】
図3はイメージセンサのコアブロック図で、単位ピクセル(200)と一つの比較器(320)と二重バッファを構成する単位ラッチ(400)を含んでなる。図3は単位ピクセルの構造を図示したことで、単位ピクセルは入射光に反応して電子とホールの対を生成するフォトダイオード(photo-diode,21)と4個のNMOSトランジスタ(M1,M2,M3,M4)で構成される。フォトダイオード(21)で生成された電荷はトランスファートランジスタ(M1)が開けばフローティング接合(floating  junction:FD)に伝達され、このように伝えられた電荷は"Q=CV"公式によって上記フローティング接合の電圧変化で現れるようになる。トランスファートランジスタ(M1)が閉められてある時間は、電荷集積時間となるのにこれは光学写真機の露出時間に該当するようになる。
【００２３】
リセットトランジスタ(M2)は相関二重サンプリング(Correlated  Double  Sampling,以下,CDSという)のためのもので、リセットトランジスタ(M2)をターン-オン(turn-on)させてトランスファートランジスタ(M1)をターン-オフ(turn-off)させれば、フローティング接合はリセット電圧で充電される。この時のフローティング接合の電圧を読むとリセットレベルに該当する電圧を得ることができる。リセットトランジスタ(M2)をターン-オフさせた状態でトランスファートランジスタ(M1)をターン-オンさせればフォトダイオード(21)で生成された電荷をフローティング接合に移されて、伝えられた電荷によるフローティング接合の電圧がデータレベルとなる。リセットレベルの電圧からデータレベルの電圧を引くと、ピクセル及び電圧比較器(32)でのオフセット(offset)を除去でき、これがCDSの基本概念である。すなわち、単位ピクセルの各々が持つ固有の特定電圧をデータ値で除去することによって純粋なイメージだけの電圧値を得ることができることである。
【００２４】
図4は比較部(32)と二重バッファ(40)の動作に対する概念図で、ピクセルで得たアナログ電圧をランプ電圧発生器(31)で出力される比較基準電圧と比較してデジタル値を作る例を示す。このようなアナログ−デジタル変換は多様な方法によりなることができる。本発明は単一傾斜(single-slope)方法を使用し、比較器(32)と二重バッファ(40)との有機的な動作でなされる。電圧変換作業を始めればランプ電圧発生器(31)側では毎クロックごとに決まった段階ぐらい電圧を落としてピクセルで得たピクセル電圧と比較する。また、ランプ電圧の初期値を予想される最大のピクセル電圧で設定されたり、使用者により個別に設定されることもあろう。この時制御及び外部システムインタフェース部(10)ではクロックに合せてカウンティング(counting)しながら、ピクセル電圧と下降されるランプ電圧の大きさが一致する時点のカウンティング値を二重バッファ(40)に記録することでアナログーデジタル変換を遂行する。
【００２５】
図3の単位ラッチ(400)は4個のトランジスタ(M5ないしM8)を具備している。トランジスタ(M5)は比較器(32)の出力に応答してオン/オフが決定され、トランジスタ(M6)は図7の二重バッファの一グループを選択するバンク選択信号によってオン/オフが決定されるようになる。該当バッファグループが選択されてトランジスタ(M6)がオンされている状態で、基準電圧がピクセル電圧より大きければトランジスタ(M5)がオン状態にあるようになる。二つのトランジスタ(M5,M6)がターンオンされた状態でカウンタから来る値は容量性トランジスタ(M7)をオンさせてデータを保存するようになる。上記トランジスタ(M7)に保存されたデータは、コラム選択信号によりターンオンされるトランジスタ(M8)を通じてプリチャージ手段を持つシングルエンディド(single-ended)ビットラインを通じて読まれるようになる。
【００２６】
一方、基準電圧がピクセル電圧より小さくなればトランジスタ(M5)がオフされるためこれ以上ラッチ(400)にカウント値を書くことができないので最終的にラッチに書かれた値がまさに変換されたデジタル値となる。この時、カウンタは制御及び外部システムインタフェース部(10)内に存在することで、単位ラッチ(400)に使われる実際データは効率的な貯蔵のためにグレイコード(gray  code)変換器のようなコード変換器を通じて変換されたデータである。
【００２７】
図5はオフセットを除去するためのCDSタイミング図を表している。初めてのスロープ(slope)はリセットレベルの電圧を読むためのもので、２番目のスロープはデータレベルを読むためのものである。したがって、ラッチアレイの構成も実際にリセットレベルに対するデジタル値を保存するためのものとデータレベルに対するデジタル値を保存するためのものの2個のバンク(bank)で各バッファが構成される。これのためのラッチアレイの構成が図6に図示されている。従来のアナログ二重サンプリングの場合は回路構造上新しく付加される回路で惹起されるオフセットが発生するようになって、信号処理のための回路設計が難しいのに反し、本発明ではリセットレベルでアナログイメージ値をデジタル値に変換した後、データレベルのデジタル値から上記リセットレベルのデジタルイメージ値を減算する方法を使用するために回路設計を簡単にできる容易さを提供する。
【００２８】
図7は二重バッファに対する構成図で、ここでイメージ信号値がアナログ-デジタル変換器を通じて二重バッファすなわち、貯蔵手段に保存されると同時にまさに直前のイメージ信号に対するデジタルデータ値を出力する必要がある。したがって、本発明は二重バッファを具現してパイプライン構造を実現している。8ビットデータを処理するN×Mピクセルアレイを持つCMOSイメージセンサはN個の比較器とN×8×4個のラッチセルを必要とする。
【００２９】
前述のように貯蔵手段にアナログ-デジタル変換器の出力値を書き、既に保存された値を読み出すためには最小限2個のラインバッファ(Line Buffer)が必要である。したがって、アーキテクチャ(Architecture)レベルでパイプライン(Pipeline)構成を可能にする。そして非同期的にデータを読むことができるために外部のインタフェースがはるかに自由で、通信チャンネル上のデータ渋滞現象も解消するのが便利である。すなわち、データを圧縮する場合可変長コード(Variable Length code)等の可変的なデータ量を伝送するにあたって、渋滞現象を効率的に制御するためには非同期的形態のインタフェースが絶対的である。
【００３０】
ラインバッファのデータを読む場合偶数番地あるいは奇数番地だけを読むことができ、ある場合には3個、4個のピクセル等多様な個数を飛ばしながらデータを読むことができてサブサンプリング(subsampling)処理に有利である。ラインバッファのライン数を増加させれば追加のバッファを使用しなくても2-次元(dimension)イメージデータブロックを難無く多様な信号処理に応用可能である。特に本発明の場合は並列アナログ-デジタル変換器と結合して使用する場合に二重バッファが必須の要素であることである。
【００３１】
診断ロジック部(50)はイメージセンサ構成にあって必修の構成要素ではないが、上記イメージセンサの誤動作可否を容易に感知して検証性を高めるために適用された。
【００３２】
診断モードを設定するために制御及び外部システムインタフェース部(10)にある配置レジスタにモード設定レジスタをおき、このレジスタを通じて動作モードを指定する。このレジスタはプログラミングインタフェースを通じて指定され、モード変更がおきればその変更モードによって診断ロジック部(50)が動作する。
【００３３】
図8はモードレジスタ(Mode  Register)に対することで、初期化時には正常動作モード(Normal  Mode)になり、望みの診断種類によって3個の診断モードがプログラミングにより可能である。
【００３４】
本発明の他の3個の診断モードは、制御及び外部システムインタフェース部の状態マシン(FSM)の動作状態を外部で見ることが(monitor)でき、制御ロジック及びプログラミングインタフェースの誤動作可否を判定するのに使われる診断Aモード(Test#A  Mode)と、主に比較器で発生するエラーを診断するためのものでランプ電圧発生器の助けを必要とした診断Bモード(Test#B  Mode)と、主に二重バッファ部にあるラッチアレイに対するストックエットフォールト(stuck-at-fault)を診断するために使われて、単純パターンを反復的に書き読んでエラーを検証する診断Cモード(Test#C  Mode)がある。
【００３５】
診断結果に対する出力は図1のデータバス(DATA[7:0])を通じてなされる。正常動作モードの場合このデータバスにはセンサピクセルで読んだ値が出力されるが診断モードになれば診断モードの結果と上記ピクセルデータが多重化(multiplexing)されて出すために別途のピンを追加する必要はない。
【００３６】
診断Aモード(Test#a  Mode)は制御及び外部システムインタフェース部の誤動作可否を検査するためのモードで、データバスを通じてセンサ画素のデジタル化された値を出力する代わりに制御部の核心的な役割をするFSMの値を出力する。FSMの値は内部制御ロジックの状態及び外部制御ピンの状態によって遷移するためにこのFSM値の変化を注視(monitoring)すれば誤動作可否の診断が可能である。
【００３７】
診断Bモードは主に比較器を検査するためのものである。図9で示す比較器は画素で感知したアナログ電圧をデジタル電圧に変換させる核心的な役割を担当する部分である。
【００３８】
本発明では図9で示したように、画素で来る予測不可能な電圧代りに診断Bモード動作時の比較器に入っていく2個の入力電圧を皆ランプ電圧発生器で作り出す。ここで比較基準電圧は正常動作モードの場合のようなクロックによって線形的に減少するランプ電圧であり、検証電圧(Test  Voltage)は比較器の動作可否を検証するための予測可能な意図的固定電圧である。
【００３９】
診断Bモード及び診断CモードのためのFSMは図10に示し、その動作は次の通りである。
【００４０】
-IDLE:診断Bモード及び診断Cモードで設定されなかった時の状態
-READY:診断Bモード及び診断Cモードでそれぞれの検証のための準備段階で、この時は出力ピンのDATA[7:0]を通じて診断回数を出力して検証電圧を設定する状態
-COMP:READY状態で用意した決まった検証電圧(Test  Voltage)によって電圧比較器で比較を通じて二重バッファ部のラッチにデータを書く段階で、この時はDATA[7:0]を通じて検証電圧に該当するデジタル電圧を出力する状態
-WAIT1:相互関連された二重サンプリング(CDS)を支援するリセットラッチアレイに書かれたことを読みだすために準備する状態でDATA[7:0]を通じてリセットラッチを比較することを知らせる00Hが出力される状態
-TEST1:リセットラッチに該当する値をDATA[7:0]を通じて出力し、この値は'COMP'状態で出力した値と同じでなければならない状態
-WAIT2:'実際データラッチ'の値が次に出力されることを知らせる信号でffH値がDATA[7:0]を通じて出力される状態
-TEST2:'実際データラッチ'の値をDATA[7:0]を通じて出力し、やはりこの値は'COMP'状態で出力した値と同じでなければならない状態
-LOOPB:あるバッファに対する検証が終わった状態であるからバッファをトグルさせ(バッファAからバッファBに、反対も同じである)同じサイクルを反復的に遂行し、バッファ2個に対する検証が終われば検証電圧を変えた後またREADY状態になって反復的に検証作業を遂行して、この時DATA[7:0]を通じて出力される値が00Hの状態
-LOOPC:診断Cモードのための状態でLOOPB状態と同様にバッファをトグルさせ、バッファ2個に対する検証が終われば下の診断Cモードの説明と同様にラッチに書く値を変える状態
検証電圧は比較器の動作可否を検証するためのもので、検証電圧を作る回路の複雑度及びアナログ回路の特性を考慮して比較器の解像度より(Resolution)1/4程度のステップで差が生まれるようにして、すなわち6ビットの解像度を持つ検証電圧を作る。
【００４１】
診断Cモードは主に'二重バッファ部'にあるラッチ(latch)を検査するためのもので、図7のようにバッファ部の場合は1個のラインにN個のラッチセルでなされる場合、各セルは8ビットの値を持つために(8×2×2×N)のラッチセルが必要し、Nが大きくなるほどエラーが発生する可能性は大きくなる。
【００４２】
正常動作をする場合には図4に示したように画素で感知したアナログ電圧を基準電圧と比較した結果のカウンタ値を'二重バッファ部'のラッチに記録になる。したがってラッチでエラーが発生した場合は画素、比較器及びカウンタが正しく動作しても正常でない結果を得ることができる。
【００４３】
診断Cモードは診断Bモードとは異なりラッチで生じることができるエラーを捜し出すためのものであるから、'二重バッファ部'のラッチに検証専用の読み出し/書き込みインタフェースを置けばハードウェア的な費用がかかる。したがって、本発明ではそのまま正常動作モードや診断Bモードの方式をそのまま利用して診断Cモードを遂行するようにした。
【００４４】
図11で示したように、検証電圧はラッチに書き込みイネーブル信号を提供できるように基準ランプ電圧の最高点よりは小さく最低点よりは大きい任意の電圧で設定する。すると、検証電圧が比較基準電圧より大きくなる前までラッチ書き込みイネーブル信号が生成される。
【００４５】
正常動作モードまたは診断Bモードではランプ電圧と同期的に変化するカウンタ値が保存されたが、診断Cモードではカウンタの出力値を書く代わりにストックエットフォルートを容易に発見できるように下の値を書き込みイネーブル信号が消える時まで反復的に書く。
【００４６】
・11111111
・00000000
・10101010
・01010101
上記値は図10のFSMが'LOOPC'の状態でバッファBまでモード検証を完了したら次の値に変える。
【００４７】
本発明の技術思想は上記望ましい実施形態によって具体的に記述されたが、上記一実施形態はその説明のためのものであり、その制限のためのものでないことを注意するべきである。また、本発明の技術分野の通常の専門家ならば本発明の技術思想の範囲内で多様な実施形態が可能であることを理解することができる。
【００４８】
【発明の効果】
上記の通りになされる本発明はイメージセンシングに必要としたあらゆる回路を一チップ化で具現でき、各回路の動作を簡単に検証できるだけでなく低電力で駆動可能なイメージセンサを具現できる効果がある。
【図面の簡単な説明】
【図１】  本発明のCMOSイメージセンサに対するブロック図。
【図２】  制御及び外部システムインタフェース部の内部構成図。
【図３】  イメージセンサのコアブロック図。
【図４】  比較部と二重バッファの動作に対する概念図。
【図５】  CDSタイミング図。
【図６】  ラッチアレイ構成図。
【図７】  二重バッファに対する構成図。
【図８】  モードレジスタに対する概念図。
【図９】  診断Bモード及び診断Cモード時比較器の入力を図示した図面。
【図１０】  診断Bモード及び診断CモードのためのFSM。
【図１１】  診断Cモード時比較部と二重バッファの動作に対する概念図。
【符号の説明】
10  制御及び外部システムインタフェース部
20  ピクセルアレイ部
30  アナログ-デジタル変換器
50  診断ロジック部
【図１】
0004455686.tif 000002
【図２】
0004455686.tif 000003
【図３】
0004455686.tif 000004
【図４】
0004455686.tif 000005
【図５】
0004455686.tif 000006
【図６】
0004455686.tif 000007
【図７】
0004455686.tif 000008
【図８】
0004455686.tif 000009
【図９】
0004455686.tif 000010
【図１０】
0004455686.tif 000011
【図１１】
0004455686.tif 000012