(57)【特許請求の範囲】
【請求項１】
半導体基板上に、トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートを形成する段階と、
ソース領域が形成されるべき部分の前記半導体基板が露出されるようにゲート電極を含む前記半導体基板上に第１マスクを形成した後、イオン注入工程を行ってソースを形成する段階と、
前記第１マスクを除去した後、前記フローティングゲート及び前記コントロールゲートの側壁に酸化膜が形成されるようにした後、全体構造の表面に沿って絶縁膜を形成する段階と、
前記絶縁膜を全面エッチングして前記ゲート電極の両側壁に絶縁膜スペーサが形成されるようにする段階と、
前記ゲート電極の間の前記半導体基板が露出されるように第２マスクを形成し、イオン注入工程を行って前記ゲート電極の間にＤＤＤ構造を持つドレインを形成する段階と、
前記第２マスクを除去した後、露出した前記半導体基板にセレクトゲート酸化膜を形成し、前記セレクトゲート酸化膜上にセレクトゲートを形成する段階とからなることを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記第１及び第２マスクは感光膜からなることを特徴とする請求項１記載のメモリ素子の製造方法。
【請求項３】
前記絶縁膜は窒化膜であることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記セレクトゲートはポリシリコン及びタングステンシリサイドが積層された構造とすることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリ素子の製造方法に係り、特にスプリット型メモリセルの動作速度及び消去特性を向上させることができるようにしたフラッシュメモリ素子の製造方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリセルはゲート電極の形態によってスタック型とスプリット型に区分される。
【０００３】
以下、スプリット型のゲート電極を有するフラッシュメモリセルからなる従来のフラッシュメモリ素子の製造方法について説明する。
【０００４】
図１ａ乃至図１ｇは従来のフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【０００５】
図１ａは半導体基板１上に、トンネル酸化膜２、フローティングゲート３、誘電体膜４及びコントロールゲート５が積層された構造のゲート電極を形成した後、前記ゲート電極上に保護膜６及び反射防止膜７を順次形成した状態の断面図であり、前記保護膜６はＴＥＯＳのような酸化膜で形成し、前記反射防止膜７は酸化窒化膜で形成する。
【０００６】
図１ｂは全体の上部面に第１感光膜８を形成した後ＤＤＤ(Double Dopped Drain)構造のドレイン領域を形成するために、ドレイン領域が形成されるべき部分の前記半導体基板１が露出されるように前記第１感光膜８をパターニングし、露出した部分の半導体基板１にリンＰｈのような不純物イオンを注入する状態の断面図である。
【０００７】
図１ｃは前記第１感光膜８を除去した後、全体の上部面に第２感光膜９を形成し、前記ドレイン領域及びソース領域が形成されるべき部分の半導体基板１が露出するように前記第２感光膜９をパターニングした後、露出した半導体基板１にヒ素Ａｓのような不純物イオンを注入してソース領域１０Ａ及びドレイン領域１０Ｂをそれぞれ形成した状態の断面図であり、前記図１ｂの不純物イオン注入によってドレイン領域１０ＢはＤＤＤ構造をもつ。
【０００８】
図１ｄは前記第２感光膜９を除去した後、酸化工程を行って前記フローティングゲート３及びコントロールゲート５の側壁及び露出した半導体基板１の表面に酸化膜１１を成長させた後、全体の上部面に絶縁膜１２を形成した状態の断面図であり、前記酸化工程の際、前記ソース及びドレイン領域１０Ａ及び１０Ｂの表面には注入されたイオンによって他の部分より厚い酸化膜１１が成長される。
【０００９】
図１ｅは全体の上部面に第３感光膜１３を形成した後、前記ドレイン領域１０Ｂを含む一部分にのみ感光膜が残留するように前記第３感光膜１３をパターニングし、露出部分の前記絶縁膜１２を全面エッチングして、前記ゲート電極の側壁に絶縁膜スペーサ１２Ａが形成されるようにした状態の断面図である。
【００１０】
図１ｆは前記半導体基板１の表面に残留した酸化膜１１及び前記第３感光膜１３を順次除去した後、露出した部分の前記半導体基板１上にセレクトゲート酸化膜１４を形成した状態の断面図である。
【００１１】
図１ｇは全体の上部面にポリシリコン及びタングステンシリサイドを順次蒸着してポリシリコン層１５及びタングステンシリサイド層１６からなるセレクトゲートを形成した状態の断面図であり、図２のＡ１−Ａ２部分を切り取った状態が示される。
【００１２】
参考に、図２で説明されていない図面符号４０は素子分離膜を形成するためのマスクであり、４１はフローティングゲートを形成するためのポリシリコン層をパターニングするためのマスクである。
【００１３】
ところが、かかる従来の方法は次のような問題点を有する。
【００１４】
第１、前記工程によれば、前記絶縁膜スペーサ１２Ａを形成するためのマスク工程の際、前記ドレイン領域１０Ｂと前記ドレイン領域１０Ｂの両側部に形成されたゲート電極の一部にのみ前記第３感光膜１３が残留する。従って、前記ゲート電極間の距離が約０.４４μｍの素子の場合、残留した前記絶縁膜１２によって前記ゲート電極間の空間は０.１５μｍ程度に減少する。よって、前記タングステンシリサイド層１６を形成するための蒸着工程の際オーバーハング(Over hang)が発生して層覆い不良が招かれるが、このような現象は前記絶縁膜スペーサ１２Ａが形成されていない部分でより激しく発生して前記タングステンシリサイド層１６の膜厚不均一及び断線をもたらす。さらに、このように不良に形成されたタングステンシリサイド層１６は後続の熱処理時に酸化によって断線される。
従って、かかる問題点によって前記セレクトゲート（ワード線）の自体抵抗Ｒｓが増加し、これによりセレクトゲートバイアスが所望の時間（０.６μｍの場合、９０ｎｓｅｃ）内に伝達されない時間遅延が発生して素子の歩留りが減少してしまう。
【００１５】
参考に、前記第３感光膜１３を前記ドレイン領域１０Ｂが露出されるようにパターニングする場合には前記酸化膜１１を除去するためのエッチング工程の際、絶縁膜スペーサの下部にＢＯＥのようなエッチング剤が侵透してアンダーカット(Under-cut)が誘発され、これにより露出したフローティングゲート３及びコントロールゲート５が前記セレクトゲートと接触するという問題が生ずる。
【００１６】
第２、前記フラッシュメモリセルは、前記コントロールゲート５に印加される電位と前記ドレイン領域１０Ｂに印加される電位との差によって発生する電界を用いるＦ−Ｎトンネリング方式によって消去される。従って、前記フローティングゲート３とドレイン領域１０Ｂとの重畳面積が狭いほど良好な消去特性を有する。即ち、電界は面積が狭いほど増加し、トンネリング効果は相対的に増加して良好な消去特性を有する。しかし、従来のメモリセルは前記フローティングゲート３と前記ドレイン領域１０Ｂとの重畳面積が約０.１４５μｍ程度に広いため消去特性が不良であり、現在は前記のような方法で重畳面積を減少させ難い実状である。
【００１７】
【発明が解決しようとする課題】
従って、本発明の目的はゲート電極の両側壁に絶縁膜スペーサを形成した後、ドレイン領域を形成することにより、前記短所を解消することができるフラッシュメモリ素子の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
前記目的を達成するための本発明に係るフラッシュメモリ素子の製造方法は、半導体基板上に、トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートを形成する段階と、ソース領域が形成されるべき部分の前記半導体基板が露出されるようにゲート電極を含む前記半導体基板上に第１マスクを形成した後、イオン注入工程を行ってソースを形成する段階と、前記第１マスクを除去した後、前記フローティングゲート及び前記コントロールゲートの側壁に酸化膜が形成されるようにした後、全体構造の表面に沿って絶縁膜を形成する段階と、前記絶縁膜を全面エッチングして前記ゲート電極の両側壁に絶縁膜スペーサが形成されるようにする段階と、前記ゲート電極の間の前記半導体基板が露出されるように第２マスクを形成し、イオン注入工程を行って前記ゲート電極の間にＤＤＤ構造を持つドレインを形成する段階と、前記第２マスクを除去した後、露出した前記半導体基板にセレクトゲート酸化膜を形成し、前記セレクトゲート酸化膜上にセレクトゲートを形成する段階とからなることを特徴とする。
【００２０】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【００２１】
図３ａ乃至図３ｇは本発明に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図であり、図４を参照して説明すると、次の通りである。
【００２２】
図３ａは半導体基板２１上に、トンネル酸化膜２２、フローティングゲート２３、誘電体膜２４及びコントロールゲート２５が積層された構造のゲート電極を形成した後、前記ゲート電極上に保護膜２６及び反射防止膜２７を順次形成した状態の断面図であり、前記保護膜２６はＴＥＯＳのような酸化膜で形成し、前記反射防止膜２７は酸化窒化膜で形成する。
【００２３】
図３ｂは全体の上部面に第１感光膜２８を形成した後、ソース領域が形成されるべき部分の前記半導体基板２１が露出されるように前記第１感光膜２８をパターニングし、露出した前記半導体基板２１にヒ素Ａｓのような不純物イオンを注入してソース領域２９Ａを形成した状態の断面図である。
【００２４】
図３ｃは前記第１感光膜２８を除去した後、酸化工程を行って前記フローティングゲート２３及びコントロールゲート２５の側壁及び露出した半導体基板２１の表面に酸化膜３０が成長されるようにした後、全体の上部面に窒化膜のような絶縁膜３１を形成した状態の断面図であり、前記酸化工程の際、前記ソース領域２９Ａの表面には注入されたイオンによって他の部分より厚い酸化膜３０が成長される。
【００２５】
図３ｄは前記絶縁膜３１を全面エッチングして前記ゲート電極の両側壁に絶縁膜スペーサ３１Ａを形成した状態の断面図であり、この際、図４に示すようにソース領域２９Ａ、セレクトチャネル及びゲート電極部分が露出されるようにマスク５２を形成する。
【００２６】
図３ｅは前記半導体基板２１上に残留した前記酸化膜３０及び前記マスク５２を除去した後、全体の上部面に第２感光膜３２を形成し、ドレイン領域の前記半導体基板２１が露出されるように前記第２感光膜３２をパターニングした後、露出した部分の前記半導体基板２１に不純物イオンを注入してＤＤＤ構造を有するドレイン領域２９Ｂを形成した状態の断面図である。
【００２７】
図３ｆは前記第２感光膜３２を除去した後、前記半導体基板２１にセレクトゲート酸化膜３３を形成した状態の断面図である。
【００２８】
図３ｇは全体の上部面にポリシリコン及びタングステンシリサイドを順次蒸着してポリシリコン層３４及びタングステンシリサイド層３５からなるセレクトゲートを形成した状態の断面図であり、図４のＢ１−Ｂ２部分を切り取った状態が示される。
【００２９】
参考に、図４で説明していない図面符号５０は素子分離膜を形成するためのマスクであり、５１はフローティングゲートを形成するためのポリシリコン層をパターニングするためのマスクである。
【００３０】
このように前記ゲート電極の両側壁に絶縁膜スペーサ３１Ａが形成されるようにすることで、前記タングステンシリサイドの蒸着時に層覆いが良好になって均一な厚さの線幅を得ることができ、前記セレクトゲートを形成するためのパターニング工程時にブリッジ(Bridge)防止のために実施するストリンガー(Stringer)除去工程で多少オーバエッチングが行われてアンダーカットが発生しても安定的なワード線抵抗を得ることができる。ワード線抵抗の低いメモリセルを形成すると、時間遅延による不良を防止することができる。現在０.６μｍの線幅を有するメモリセルの場合、ワードライン抵抗が３０乃至１００Ω／□であるが、本発明によれば、ワードライン抵抗を２００Ω／□以下に減少させることができる。
【００３１】
また、本発明は絶縁膜スペーサ３１Ａを形成した後、ドレイン領域２９Ｂを形成することにより、フローティングゲート２３とドレイン領域２９Ｂとの重畳面積が従来の技術より減少して消去特性が向上し、前記酸化膜３０を形成した後ドレイン領域２９Ｂを形成することにより、熱処理段階が従来の技術より減少してドレイン領域２９Ｂの自体抵抗も減少する。従って、これによる素子の特性向上が期待される。
【００３２】
上述したように本発明はフローティングゲート２３とドレイン領域２９Ｂとの重畳面積を減少させて消去特性を向上させる。しかし、本発明を利用する場合、前記絶縁膜スペーサ３１Ａの大きさが増加してフローティングゲート２３とドレイン領域２９Ｂとの重畳が行われないこともあるが、このような場合には消去動作が行われないため、本発明は次のような別の実施例を提供する。
【００３３】
まず、前記図３ａ乃至図３ｃの説明に従って前記酸化膜３０形成工程まで行う。そして、図３ｅに示すように、前記ドレイン領域２９Ｂを形成する。このようにドレイン領域２９Ｂが形成されると、熱処理を行い、図３ｃに示すように絶縁膜３１を形成した後全面エッチングして、図３ｄに示すように前記ゲート電極の両側壁に絶縁膜スペーサ３１Ａが形成されるようにする。その後、前記半導体基板２１上に残留した前記酸化膜３０及び前記全面エッチング工程時に用いられたマスク５２を除去し、図３ｆ及び図３ｇに示すようにセレクトゲート酸化膜３３及びセレクトゲートを形成する。
【００３４】
【発明の効果】
以上説明したように、本発明はゲート電極の両側壁に絶縁膜スペーサを形成した後ドレイン領域を形成することにより、（１）ゲート電極側壁の傾斜度を減少させることができ、（２）フローティングゲートとドレイン領域との重畳面積が減少し、（３）チャネル長の増加を成すことができる。従って、ゲート電極側壁の傾斜度の減少によってセレクトゲートを形成するためのタングステンシリサイドの蒸着時に層覆いが良好になり、これによりセレクトゲート（ワード線）の自体抵抗が効果的に減少して時間遅延による不良の発生が防止される。そして、フローティングゲートとドレイン領域との重畳面積の減少によってメモリセルの消去特性が向上し、これによる素子の歩留り増大が期待される。尚、チャネル長の増加は高集積素子のパンチスルー(Punch-Through)特性を改善することができるという効果を得る。
【図面の簡単な説明】
【図１】図１ａ乃至図１ｇは従来のフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図２】図２は従来のフラッシュメモリ素子を説明するためのレイアウト図である。
【図３】図３ａ乃至図３ｇは本発明に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図４】本発明に係るフラッシュメモリ素子を説明するためのレイアウト図である。
【符号の説明】
１，２１  半導体基板
２，２２  トンネル酸化膜
３，２３  フローティングゲート
４，２４  誘電体膜
５，２５  コントロールゲート
６，２６  保護膜
７，２７  反射防止膜
８，２８  第１感光膜
９，３２  第２感光膜
１０Ａ，２９Ａ  ソース領域
１０Ｂ，２９Ｂ  ドレイン領域
１１，３０  酸化膜
１２，３１  絶縁層
１２Ａ，３１Ａ  絶縁膜スペーサ
１３  第３感光膜
１４，３３  セレクトゲート酸化膜
１５，３４  ポリシリコン層
１６，２５  タングステンシリサイド層
４０，４１，５０，５１，５２  マスク
【図１】
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【図２】
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【図３】
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【図４】
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