(57)【特許請求の範囲】
【請求項１】
静電電荷を放電するための保護回路（２０）であって、
制御電極と、ノードに接続された第１導電電極と、前記制御電極に接続された第２導電電極とを有する、第１トランジスタ（２１）と、
第１トランジスタの降伏電圧よりも低い降伏電圧を有し、第１トランジスタの制御電極に接続された制御電極と、第１トランジスタの制御電極に接続された第１導電電極と、電源端子に接続された第２導電電極とを有する第２トランジスタ（２７）と、
第２トランジスタの制御電極と電源端子との間に接続された電流制限回路（２６）と
を備える保護回路。
【請求項２】
前記第１トランジスタ（２１）は、前記第１導電電極および前記第２導電電極間の導電路を有し、前記導電路がチャネル領域（４１）と、高濃度ドープ領域（４５）と、前記チャネル領域及び前記高濃度ドープ領域間の低濃度ドープ領域（４４）とを含む、請求項１記載の保護回路。
【請求項３】
請求項１記載の保護回路を用いて静電電荷から半導体回路を保護するための方法であって、
静電電荷の電圧が前記第１トランジスタ（２１）の降伏電圧よりも大きいレベルに増加した後に、前記第１トランジスタ（２１）を導通させる段階と、
静電電荷により発生された降伏電流を前記第１トランジスタ（２１）に流す段階と、
前記降伏電流によって、前記第２トランジスタ（２７）の導電電極における電圧を、該第２トランジスタ（２７）のバイポーラスナップバック電圧よりも大きいレベルに増大させる段階と、
前記第１トランジスタ（２１）および前記第２トランジスタ（２７）を通して、前記静電電荷を消散させる段階と
を備える方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に高電圧保護回路に関し、特に静電放電（ESD）保護回路に関するものである。
【０００２】
【発明の背景】
モノリシック集積回路の入力または出力端子を静電放電などの急激な大電圧変動に晒すと、損傷を受け得ることが良く知られている。例えば、人間の体は、集積回路に永久的な損傷を与える数千ボルトの電位を発現させるのに十分な電荷を蓄積することができる。帯電した物体が集積回路の入力または出力端子に接触すると、蓄積した静電気が放電し、大電流が集積回路へと流れる。この大電流は、ゲート酸化物などの集積回路内の誘電材料を破壊したり、ポリシリコンまたはアルミニウム相互接続体などの導電材料を溶融したりして、集積回路に修理不能な損傷を与える。
【０００３】
一般に、集積回路製造業者は、集積回路の大電圧変動による損傷を防止するために、集積回路内の入力および出力回路から電流を分流する高電圧保護回路を含ませる。集積回路を保護するための従来の１技法は、保護回路のエネルギ消散能力を改善することである。これは、保護回路に大面積幾何形状、広範な金属相互接続体、大きな接触部などを持たせることにより達成される。しかし、この技法の不利点として、集積回路の寸法が大きくなり、半導体ウエファ当たりの集積回路数を減少させ、ひいては集積回路の製造コストを上昇させてしまう。さらに、大面積によって、保護すべき集積回路の入力／出力端子の容量が増加してしまう。このことは、高周波応用（例えば、１メガヘルツから２ギガヘルツ間で動作するセルラ通信などの）集積回路にとって好ましくない。
【０００４】
したがって、大電圧変動から高周波集積回路を保護するための保護回路をもたらすことに利点がある。また、小面積で済み標準的な半導体プロセスと互換である保護回路に利点がある。
【０００５】
【実施例】
図１は、集積回路１０の概略図であり、入力信号を受信する入力端子１１と、出力信号をもたらす出力端子１２とを有する。集積回路１０は、例えば高周波パワートランジスタ１６などの半導体デバイスと、静電放電による損傷からトランジスタ１６を保護するよう動作する静電放電（ESD）保護回路２０とを含む。
【０００６】
パワートランジスタ１６が損傷を招かずに耐えうる最大の入力電圧がある。この最大電圧を超える電圧は、パワートランジスタ１６に電気的にストレスを与え、恒久的損傷を引き起こす。この最大電圧のことを、本明細書では、パワートランジスタ１６のストレス電圧と呼び、その電圧を超えるとパワートランジスタ１６が短期もしくは長期の損傷または信頼性低下を引き起こす。例えば、金属酸化物（MOS）半導体のストレス電圧は、そのトランジスタのゲート酸化物に印加できる最大電圧によって決定される。もしストレス電圧を超えると、ゲート酸化物は破壊し、トランジスタに恒久的な損傷を与える。ゲート電位がストレス電圧以下に維持されると、損傷は起こらない。
【０００７】
ゲート酸化物以外の他の損傷機構も知られており、それもデバイスのストレス電圧を決定することに注意すべきである。さらに、ストレス電圧以上の電圧が必ずしもデバイスの欠陥を直ちに引き起こす必要はない。そのような電圧によって、デバイスが弱体化し、後になって欠陥を引き起こしデバイスの信頼性を減少させることもある。回路電圧がストレス電圧以下の値に維持されていれば、デバイス損傷を回避することができる。
【０００８】
保護回路２０が、パワートランジスタ１６を保護するため入力端子１１に接続されており、パワートランジスタ１６のゲート電位がストレス電圧以上に上昇してトランジスタ１６を損傷させる前に、ゲート電極の静電電位を除去する。例示のために、トランジスタ１６は横拡散金属酸化物半導体（LDMOS）パワートランジスタである。トランジスタ１６のゲート電極は入力端子１１に接続されている。トランジスタ１６のドレイン電極は出力端子１２に接続され、かつ、例えば供給電圧Vssなどの動作電位源または電源電圧を受けるよう接続されている。トランジスタ１６のソース電極は、例えば供給電圧Vssなどの電源電圧を受けるように接続されている。供給電圧Vddは例えば２８ボルト、供給電圧Vssはゼロボルトである。
【０００９】
保護回路２０は、能動負荷回路２２に接続されるトランジスタ２１を含む。図１の実施例では、能動負荷回路２２は、ｎチャネル金属酸化物半導体電界効果トランジスタ（MOSFET）２７と抵抗器２６とを含む。トランジスタ２７は負荷トランジスタと呼ばれる。
【００１０】
トランジスタ２１のドレイン電極はトランジスタ１６のゲート電極に接続され、ノード２５を形成する。トランジスタ２１のゲート電極は、トランジスタ２１のソース電極、トランジスタ２７のドレイン電極、ゲート電極および抵抗器２６の第１端子に、共通に接続される。抵抗器２６の第２端子およびトランジスタ２７のソース電極は、供給電圧Vssを受けるために電源端子に接続されている。
【００１１】
トランジスタ２７はMOSトランジスタとして示してあるけれども、本発明はこれに限定されない。例えば、トランジスタ２７はバイポーラトランジスタであっても良い。集積回路１０内で用いるトランジスタとは、制御電極に制御信号が印加されたときに第１および第２導電電極間で導通路をもたらすものであると理解すべきである。ドレイン電極とソース電極間に形成されたチャネル領域は導通路をもたらし、その導電性は制御信号の値にしたがって調節されたり導通されたりする。さらに、MOSトランジスタの導電路は、そのドレイン・ソース間降伏電圧以上の電圧を印加することにより導通される。
【００１２】
MOSトランジスタのゲート電極は制御電極と呼ばれ、MOSトランジスタのドレイン電極およびソース電極は電流運搬電極また導電電極と呼ばれることに注意すべきである。同様に、バイポーラトランジスタのベースは制御電極と呼ばれ、バイポーラトランジスタのコレクタおよびエミッタは導電電極と呼ばれる。
【００１３】
図２に示すように、トランジスタ２１は、薄くドープしたドレイン（LDD）拡張領域を有するLDMOSトランジスタである。図２は、本発明の実施例にしたがった保護回路２０のLDMOSトランジスタ２１の断面図である。トランジスタ２１は、Ｐ導電型の半導体基板３１を含む。
【００１４】
ゲート構造３４がエピタキシャル層３２上に形成される。ゲート構造３４は、例えば酸化物などの誘電材料層３７上に形成されるポリシリコン層３６を含む。酸化物層３７を形成するための適切な１方法は熱酸化であり、層３６を形成する適切な１方法は化学蒸着である。フォトリソグラフィおよびエッチング技法を用いて、層３６，３７がパターン化され、ゲート構造３４が形成される。ゲート構造３４は約１ミクロンのゲート長を有する。酸化層３７はまた、ゲート酸化層と呼ばれる。
【００１５】
例えばホウ素などのＰ導電型の不純物材料でエピタキシャル層３２の一部をドープすることにより、ドープ領域４１が形成される。ドープ領域４１は、拡散によって層内３２内に形成される。変形的には、ドープ領域４１はイオン注入によっても形成できる。ドープ領域４１のドープ濃度は、約１ｘ１０25〜１ｘ１０18原子毎立方センチメートル（atoms/cm3）の範囲である。
【００１６】
ドープ領域４３，４４，４５は、例えばヒ素などのＮ型不純物材料をエピタキシャル層３２内に注入することにより、好適に形成できる。ドープ領域４４は、領域４１と４５との間に位置し、領域４３から領域４１によって離れている。好適には、領域４４のドープ濃度は領域４５のドープ濃度よりも低い。例えば、ドープ領域４３，４５の濃度は、約１ｘ１０19〜１ｘ１０21原子毎立方センチメートル（atoms/cm3）の範囲である。ドープ領域４４の濃度は、約１ｘ１０17原子毎立方センチメートル（atoms/cm3）よりも低く、低濃度ドープドレイン（LDD）拡張領域と呼ばれる。領域４４は約０．５ミクロンの拡張長を有する。
【００１７】
ポリシリコン層３６上に導電材料層５１を配置し、ポリシリコン層３６とのオーミック接触を形成する。層５１は、トランジスタ２１のゲート電極として機能する。ドープ領域４３の一部上に導電材料層５２を配置するすることにより、トランジスタ２１のソース電極が形成される。ドープ領域４５の一部上に導電材料層５３を配置することにより、トランジスタ２１のドレイン電極が形成される。単一の導電材料層を配置してパターン化することによっても、導電層５１，５２，５３を形成することができる。導電層５１，５２，５３のための好適な導電材料としては、タングステン、タングステン合金、銅、アルミニウム、銅合金、アルミニウム合金その他がある。
【００１８】
トランジスタ２１のドレイン電極は、LDD拡張領域４４，より濃くドープした領域４５、層５３を含む。トランジスタ２１のソース電極は、ドープ領域４３，層５２を含む。ドープ領域４１は、トランジスタ２１のチャネル領域として機能する。トランジスタ２１のゲート電極は、ゲート構造３４および層５１を含む。トランジスタ２１の導電路は、層５３，エピタキシャル層３２，領域４５，４４，４１，４３および層５２を含む。
【００１９】
LDD拡張領域４４は、従来のMOSトランジスタに比較して、トランジスタ２１のドレイン・ソース間アバランシェ降伏電圧（BVDSS）を増大させる。さらに、LDD拡張領域４４の存在によって、トランジスタ２１のドレイン・ソース間容量が減少する。保護回路２０のトランジスタ２７のような従来のMOSトランジスタは、LDD拡張領域を含んでいない。ゆえに、トランジスタ２１のBVDSSはトランジスタ２７のBVDSSよりも大きい。例として、トランジスタ２１のドレイン・ソース間アバランシェ降伏電圧は、約２３ボルトである。トランジスタ２７のドレイン・ソース間アバランシェ降伏電圧は、約１５ボルトである。変形的には、ドープ領域４４の代わりにエピタキシャル層３２を用いることによって、トランジスタ２１のBVDSSを増大させることができる。言い換えれば、Ｎ導電型不純物材料でドープしてドープ領域４４を形成する代わりに、領域４１から０．５ミクロンだけ横方向に離れて領域４５を形成することによって、領域４１，４５間にエピタキシャル層３２だけが存在するようにしても良い。
【００２０】
動作に当たり、図１を参照すると、静電放電（ESD）現象が起きていない、通常の動作条件において、トランジスタ２１，２７は非導通であり、保護回路２０はノード２５とトランジスタ２７のソース電極との間が開回路となっている。言い換えれば、トランジスタ２１および能動負荷回路２２は、高抵抗動作モードにあり、ナノアンペアレベルの漏れ電流のみを流す。
【００２１】
ESDが生じている間、静電電荷が端子１１へと移動し、端子１１における電圧がトランジスタ２１のBVDSSよりも大きいレベルへと増加する。トランジスタ２１はアバランシェ降伏に入り、静電電荷からの降伏電流がトランジスタ２１を流れる。言い換えれば、ノード２５における電圧がトランジスタ２１のBVDSSを越えると、トランジスタ２１のドレイン・ソース電極間の導電路が降伏電流を導通させる。降伏電流は、高抵抗動作モードで動作しているときの保護回路の漏れ電流より３桁も大きい。
【００２２】
降伏電流が抵抗器２６を流れると、トランジスタ２７のゲート電極における電圧が上昇する。トランジスタ２７のゲート電極における電圧がトランジスタ２７のしきい値電圧よりも大きいレベルに増加すると、トランジスタ２７がオンして導通する。抵抗器２６は、電流制限機能をもたらす。能動負荷回路２２内に用いるための電流制限機能をもたらすために、抵抗器２６の代わりに、あるいはそれとともに他の素子を用いることも可能である。例えば、抵抗器２６の代わりに、ダイオードまたはダイオード接続トランジスタを用いることができる。
【００２３】
抵抗器２６，トランジスタ２１，２７中を降伏電流が流れるにつれて、トランジスタ２７のゲート電極における電圧が増大していき、ついにはトランジスタ２７の寄生バイポーラスナップバック（snapback）電圧に達する。トランジスタ２１，２７は共働して、ノード２５とトランジスタ２７のソース電極との間に低抵抗路を形成する。電流はその低抵抗路を分流し、パワートランジスタ１６のゲート電極に現れる静電電荷を散逸させる。
【００２４】
好適には、トランジスタ２１の降伏電圧はパワートランジスタ１６のストレス電圧よりも低く、それにより保護回路２０が、ノード２５における電圧をトランジスタ１６のストレス電圧よりも低いレベルに制限する。保護回路２０は、在来のMOSまたはバイポーラトランジスタを用いたゲート接地MOSトランジスタまたは容量性結合ゲートMOSトランジスタESD構造などの従来の保護回路に比較して、ノード２５においてより高い降伏電圧を有する。例えば、単一の従来型MOSトランジスタを用いた保護回路は、約１５ボルトの降伏電圧を有する。本実施例の保護回路２０は、約２３ボルトの降伏電圧を有する。さらに、本実施例の保護回路２０は、パワートランジスタ１６のゲート電極における容量を減少させる。このことは、高周波応用において望まれることである。
【図面の簡単な説明】
【図１】本発明の一実施例に係る保護回路を含む集積回路の概略図。
【図２】図１に示す保護回路の一部の断面図。
【符号の説明】
１０      集積回路
１１      入力端子
１２      出力端子
１６      パワートランジスタ
２０      保護回路
２１      トランジスタ
２２      能動負荷回路
２５      ノード
２６      抵抗器
２７      負荷トランジスタ
３１      半導体基板
３２      エピタキシャル層
３４      ゲート構造
３６      ポリシリコン層
３７      誘電材料層
４１      ドープ領域
４３      ドープ領域
４４      ドープ領域
４５      ドープ領域
５１      導電材料層
５２      導電材料層
５３      導電材料層
【図１】
0004421073.tif 000002
【図２】
0004421073.tif 000003