(57)【特許請求の範囲】
【請求項１】
外部電圧のレベルを検出する電圧検出手段と、
該電圧検出手段の検出信号とスタティックＲＡＭのチップ選択信号とに基づいて、セルに対する印加電圧であるセル電圧を制御する印加電圧制御手段と、
を備え、
前記印加電圧制御手段が、
前記電圧検出手段が、外部電圧がバッテリーバックアップ電圧であることを検出したときには、前記バッテリーバックアップ電圧を前記セルにそのまま印加し、
外部電圧が通常の電源供給状態であるときには、前記チップ選択信号に基づいてＲＡＭの選択状態であるか非選択状態であるかを判別して、選択状態では外部電圧をそのまま印加し、非選択状態では外部電圧を減じてセルに印加することを特徴とするスタティックＲＡＭ。
【請求項２】
前記印加電圧制御手段が、
前記電圧検出手段からの前記検出信号及び前記チップ選択信号を論理演算する論理回路と、
前記論理回路の出力がゲートに入力され外部電圧がソースに印加されてドレインが前記セル電圧を出力する第１トランジスタと、
外部電圧がゲート及びドレインにそれぞれ印加される第２トランジスタと、
該第２トランジスタのソースに連結されて前記セル電圧を出力する抵抗と、
を含んで構成されることを特徴とする請求項１記載のスタティックＲＡＭ。
【請求項３】
前記論理回路が、前記電圧検出手段により通常の電源供給状態を示す信号が出力され、かつ、チップ選択信号がＲＡＭの非選択状態を示すときにのみ、前記第１トランジスタをターンオフさせることを特徴とする請求項２記載のスタティックＲＡＭ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スタティックＲＡＭ（Static  ＲＡＭ；ＳＲＡＭ）に係るもので、詳しくは、通常の選択状態である活性モードの他、バッテリーバックアップ電圧を用いるデータ維持モード、及び、外部電圧を減じてセルに印加してスタイバイ電流を低減させるスタンバイモードを備えたスタティックＲＡＭにおいてセル電圧を制御する技術に関する。
【０００２】
【従来の技術】
従来、スタティックＲＡＭ（ＳＲＡＭ）のセル構造としては、例えば図３に示すようなものがあった。
【０００３】
図３に示すセル構造は、抵抗負荷セル１と、該セル１にセル電圧ＶＣＥを印加するステップダウン電圧発生器２と、スタンバイモードであるか否かを検出してステップダウン電圧発生器２の動作を制御するスタンバイモード検出部３とを含んで構成される。
【０００４】
前記抵抗負荷セル１は、ゲートがワードラインに連結され、ソースがビットラインに連結されたアクセスＮＭＯＳトランジスタＮＭ1 ，ＮＭ3 と、該ＮＭＯＳトランジスタＮＭ1 ，ＮＭ3 のドレインにゲートが連結され、ドレインが接地電圧ＶＳＳに連結されたドライブＮＭＯＳトランジスタＮＭ2 ，ＮＭ4 と、該ドライブＮＭＯＳトランジスタＮＭ2 ，ＮＭ4 のソースに連結された負荷抵抗ＲＬ1 ，ＲＬ2 とによって構成される。
【０００５】
以下、このように構成される従来のスタティックＲＡＭの動作を説明する。
まず、スタンバイモード（待機状態）について説明すると、ワードラインがローレベルであると各アクセスＮＭＯＳトランジスタＮＭ1 ，ＮＭ3 がターンオフされる一方、各負荷抵抗ＲＬ1 ，ＲＬ2 を経由してセルノードに電圧（以下、セルノードに印加される電圧をセル電圧ＶＣＥと称する）が印加され各ドライブＮＭＯＳトランジスタＮＭ2 ，ＮＭ4 がターンオンされると、前記各ドライブＮＭＯＳトランジスタＮＭ2 ，ＮＭ4 により接地電圧ＶＳＳ側に電流が流れることになる。
【０００６】
尚、このとき、前記セル電圧ＶＣＥにより前記負荷抵抗ＲＬ1 ，ＲＬ2 及び前記ドライブＮＭＯＳトランジスタＮＭ2 ，ＮＭ4 をそれぞれ経由して接地ＶＳＳ側に流れる電流をスタンバイ電流（Standby Current ）と称す。
【０００７】
ここで、スタンバイモード検出部３によりスタンバイモードへの移行が検出されると、ステップダウン電圧発生器２が動作を開始して、セル電圧ＶＣＥを外部電圧ＶＣＣから減じたステップダウン電圧ＶＳＤにすることで、セルのスタンバイ電流（待機電流）を減少させ、消費電力の低減を図るようになっている。
【０００８】
一方、バッテリバックアップ状態であるデータ維持モード（Retention Mode）のときには、システムのバッテリーバックアップ電圧である2.0 Ｖ以下のデータ維持電圧VDR が外部電圧ＶＣＣとして切り換わり、このデータ維持電圧VDR がセルノードにセル電圧ＶＣＥとして印加され、各ドライブＮＭＯＳトランジスタＮＭ2 ，ＮＭ4 はターンオフされる。
【０００９】
上記のドライブＮＭＯＳトランジスタＮＭ2 ，ＮＭ4 がターンオフされるデータ維持モード状態では、ドライブＮＭＯＳトランジスタＮＭ2 ，ＮＭ4 から接地ＶＳＳ側に漏泄電流（Leakage   Current ）が流れるが、このときに、前記各負荷抵抗ＲＬ1 ，ＲＬ2 を経由して供給された電流よりもターンオフされる前記ドライブＮＭＯＳトランジスタＮＭ2 ，ＮＭ4 を経由して接地ＶＳＳ側に流れる漏泄電流（接合リーク電流）が大きいときは、セルのハイノード電圧が低下してセルのデータが変化する可能性があり、前記各負荷抵抗ＲＬ1 ，ＲＬ2 を経由して供給される電流は漏洩電流よりも高くする必要がある。
【００１０】
尚、スタンバイ電流を低減させるためには、前記負荷抵抗ＲＬ1 ，ＲＬ2 の抵抗値を増加させれば良いが、抵抗値をより増大させようとすると、負荷抵抗の幅及び厚さを減少させることになるため、負荷抵抗ＲＬ1 ，ＲＬ2 を構成する抵抗素子（ポリシリコン）の特性によって負荷抵抗の開放現象が生じ、歩留りが悪化するという問題があり、また、負荷抵抗ＲＬ1 ，ＲＬ2 の抵抗値が大き過ぎると、データ維持モードにおいて負荷抵抗ＲＬ1 ，ＲＬ2 を介してドライブＮＭＯＳトランジスタＮＭ2 ，ＮＭ4 に供給される電流が漏洩電流よりも小さくなって、データ維持を果たせなくなる可能性がある。従って、スタンバイ電流の低減を図るには、前述のようにして、スタンバイモード時に、外部電圧ＶＣＣを減じて印加させることが有効である。
【００１１】
【発明が解決しようとする課題】
しかし、ステップダウン電圧発生器２は、データ維持モードであるか否かを問わずに、スタンバイモードであるときに、外部電圧ＶＣＣを減じた電圧をセル電圧ＶＣＥとして印加する構成であったため、バッテリーバックアップ電圧を外部電圧ＶＣＣとするデータ維持モードにおいて、スタンバイモード検出部３によりステップダウン電圧発生器２が動作すると、バッテリーバックアップ電圧がステップダウン電圧発生器２で減じられて印加されることになり、セル電圧ＶＣＥがデータを維持し得る電圧を下回るようになってしまう可能性があった。
【００１２】
本発明は、このような従来の問題点に鑑みてなされたもので、スタンバイモードのときセルに流れるスタンバイ電流を印加電圧のステップダウン処理によって減少させつつ、データ維持モードでのデータ維持電圧を確保できるようにすることを目的とする。
【００１３】
【課題を解決するための手段】
このような目的を達成するため、請求項１記載の発明は、外部電圧のレベルを検出する電圧検出手段と、該電圧検出手段の検出信号とスタティックＲＡＭのチップ選択信号とに基づいて、セルに対する印加電圧であるセル電圧を制御する印加電圧制御手段と、を備え、前記印加電圧制御手段が、前記電圧検出手段が、外部電圧がバッテリーバックアップ電圧であることを検出したときには、前記バッテリーバックアップ電圧を前記セルにそのまま印加し、外部電圧が通常の電源供給状態であるときには、前記チップ選択信号に基づいてＲＡＭの選択状態であるか非選択状態であるかを判別して、選択状態では外部電圧をそのまま印加し、非選択状態では外部電圧を減じてセルに印加する構成とした。
【００１５】
請求項２記載の発明では、前記印加電圧制御手段が、前記電圧検出手段からの前記検出信号及び前記チップ選択信号を論理演算する論理回路と、前記論理回路の出力がゲートに入力され外部電圧がソースに印加されてドレインが前記セル電圧を出力する第１トランジスタと、外部電圧がゲート及びドレインにそれぞれ印加される第２トランジスタと、該第２トランジスタのソースに連結されて前記セル電圧を出力する抵抗と、を含んで構成されるものとした。
【００１６】
請求項３記載の発明では、前記論理回路が、前記電圧検出手段により通常の電源供給状態を示す信号が出力され、かつ、チップ選択信号がＲＡＭの非選択状態を示すときにのみ、前記第１トランジスタをターンオフさせる構成とした。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
本発明に係るスタティックＲＡＭのセル構造は、図１に示したように、データ維持電圧（バッテリーバックアップ電圧）を検出するデータ維持電圧検出部10（電圧検出手段）と、セル電圧ＶＣＥを制御するセル負荷制御部20（印加電圧制御手段）と、抵抗負荷セル30と、を含んで構成される。
【００１８】
前記データ維持電圧検出部10は、外部電圧ＶＣＣのレベルを検出するものであって、具体的には、外部電圧ＶＣＣがデータ維持電圧ＶＤＲ（バッテリーバックアップ電圧）になっているか、通常の電源供給状態での外部電圧であるかを検出するものであり、データ維持モードでバッテリーバックアップ電圧を外部電圧ＶＣＣとする場合にローレベルのデータ維持モード信号ＶＤＲを出力し、通常の電源供給状態での外部電圧ＶＣＣであるときにはハイレベルのデータ維持モード信号ＶＤＲを出力するようになっている。
【００１９】
また、前記セル負荷制御部20は、前記データ維持電圧検出部10から出力されるデータ維持モード信号ＶＤＲ及び反転されたチップ選択信号／ＣＳが否定論理積されるＮＡＮＤゲートＮＤ21と、該ＮＡＮＤゲートＮＤ21の出力を反転させるインバータＩＮＶ21と、該インバータＩＮＶ21の出力がゲートに入力され、外部電圧ＶＣＣがソースに印加され、ドレインがセル電圧ＶＣＥを出力するＰＭＯＳトランジスタＰＭ21（第１トランジスタ）と、外部電圧ＶＣＣがゲート及びドレインにそれぞれ印加されるＮＭＯＳトランジスタＮＭ21（第２トランジスタ）と、該ＮＭＯＳトランジスタＮＭ21のソースに連結されてセル電圧ＶＣＥを減じて出力する電流リミット抵抗ＲＣＬ（Current   Limit   Resistor）と、を含んで構成される。尚、本実施の形態において、前記ＮＡＮＤゲートＮＤ21，インバータＩＮＶ21によって論理回路が構成される。
【００２０】
上記構成において、前記ＮＡＮＤゲートＮＤ21は入力信号が共にハイレベルであるときにのみローレベル信号を出力し、このとき、インバータＩＮＶ21はＰＭＯＳトランジスタＰＭ21のゲートにハイレベルを出力し、ＰＭＯＳトランジスタＰＭ21がターンオフされる。即ち、ＰＭＯＳトランジスタＰＭ21がターンオフされるのは、ＮＡＮＤゲートＮＤ21の入力信号が共にハイレベルであるときに限られる。
【００２１】
前記抵抗負荷セル30は、ゲートがワードラインに連結され、ソースがビットラインに連結されたアクセスＮＭＯＳトランジスタＮＭ31，ＮＭ33と、該ＮＭＯＳトランジスタＮＭ31，ＮＭ33のドレインにゲートが連結され、ドレインが接地電圧ＶＳＳ  に連結されたドライブＮＭＯＳトランジスタＮＭ32，ＮＭ34と、該ドライブＮＭＯＳトランジスタＮＭ32，ＮＭ34のソースに連結された負荷抵抗ＲＬ31，ＲＬ32とによって構成される。
【００２２】
以下、このように構成された本発明に係るスタティックＲＡＭの作用を、図２を参照しつつ説明する。
先ず、スタンバイモードの場合、内部回路が非選択状態となるので、反転されたチップ選択信号／ＣＳはハイレベルとなり、また、通常の電源供給状態であるからデータ維持モード信号ＶＤＲはハイレベルになって、セル負荷制御部20のＰＭＯＳトランジスタＰＭ21がターンオフされる。従って、外部電圧ＶＣＣがＰＭＯＳトランジスタＰＭ21を介して直接セルに印加されることはない。一方、外部電圧ＶＣＣが、ＮＭＯＳトランジスタＮＭ21のしきい電圧Ｖtnを上回ることで、ＮＭＯＳトランジスタＮＭ21がターンオンされ、電流リミット抵抗ＲＣＬにより外部電圧ＶＣＣが減じられてセルに印加されることで、スタンバイ電流が減少される。
【００２３】
一方、データ維持モードの場合、反転されたチップ選択信号／ＣＳがＶＤＲ−0.2 Ｖとなるが、バッテリーバックアップ電圧が外部電圧ＶＣＣとなることで、データ維持モード信号ＶＤＲはローレベルになって、ＰＭＯＳトランジスタＰＭ21がターンオンされる。従って、このときには、バッテリーバックアップ電圧である外部電圧ＶＣＣがそのままセル電圧ＶＣＥとなってセルに印加され、データ維持に必要な印加電圧が確保される。即ち、外部電圧ＶＣＣがバッテリーバックアップ電圧となることで、たとえスタンバイモードのハイ状態であっても、バッテリーバックアップ電圧が減じられることなくそのまま印加されるものである。
【００２４】
また、ＲＡＭの選択状態である活性モードの場合、反転されたチップ選択信号／ＣＳがローレベルで、セル負荷制御部20のＰＭＯＳトランジスタＰＭ21はデータ維持モード信号ＶＤＲに関わらずにターンオンされる。従って、電源供給状態での外部電圧ＶＣＣがそのままセル電圧ＶＣＥとなって、スタティックＲＡＭのセルのリード／ライト動作が正常に行われる。
【００２５】
尚、前記データ維持電圧検出部10及びセル負荷制御部20は、チップ全体でそれぞれ１つの回路を使用すれば良い。
【００２６】
【発明の効果】
以上説明したように、請求項１記載の発明によると、外部電圧のレベルとチップ選択信号とに基づいてセルの印加電圧を制御するので、外部電圧としてバッテリーバックアップ電圧が用いられるデータ維持モード、ＲＡＭの選択状態である活性モード、ＲＡＭの非選択状態であるスタンバイモードをそれぞれに区別して、それぞれに異なるセル電圧を的確に印加させることができるという効果がある。
【００２７】
請求項２記載の発明によると、データ維持モードにおいては、バッテリーバックアップ電圧をセルに印加させてデータの維持を図れ、また、活性モードでは、通常の外部電圧をそのまま印加させてリード・ライト動作を正常に行わせ、更に、スタンバイモードでは、通常の外部電圧を減じてスタイバイ電流を低減させて消費電力の低減を図れるという効果がある。
【００２８】
請求項３記載の発明によると、論理回路とトランジスタとからなる簡便な回路構成によって、データ維持モード，活性モード及びスタンバイモードそれぞれにおける適正な電圧をセルに印加させることができるという効果がある。
【００２９】
請求項４記載の発明によると、スタンバイモードにおいてのみ、外部電圧を減じてセルに印加させる一方、活性モード，データ維持モードにおいては、外部電圧をそのままセルに印加させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明に係るスタティックＲＡＭの実施の形態におけるセル構造を示す回路図である。
【図２】上記実施の形態における各モードにおける信号・電圧状態を示す図である。
【図３】従来のスタティックＲＡＭのセル構造を示す回路図である。
【符号の説明】
10…データ維持電圧検出部（電圧検出手段）
20…セル負荷制御部（印加電圧制御手段）
30…抵抗負荷セル
ＮＭ21…ＮＭＯＳトランジスタ（第１トランジスタ）
ＰＭ21…ＰＭＯＳトランジスタ（第２トランジスタ）
ＲＣＬ…電流リミット抵抗
ＩＮＶ21…インバータ
ＮＤ21…ＮＡＮＤゲート
ＮＭ31，ＮＭ33…アクセスＮＭＯＳトランジスタ
ＮＭ32，ＮＭ34…ドライブＮＭＯＳトランジスタ
ＲＬ31，ＲＬ32…負荷抵抗
【図１】
0004454060.tif 000002
【図２】
0004454060.tif 000003
【図３】
0004454060.tif 000004