(57)【特許請求の範囲】
【請求項１】
書き込まれたテストパターンを読み出して出力するメモリセル及び不良パターンを格納するレジスタを有するメモリカラーと、
前記メモリセルへの前記テストパターンの書き込み及び期待値データの出力を行い、前記メモリセルから出力されるデータパターンと前記期待値データとの比較結果及び前記データパターンと前記不良パターンとの比較結果に基づいて、テストを続けるか又はテストを中断して不良情報を外部へ出力するかの判定を行う組み込み自己テスト回路と、
を備える半導体集積回路。
【請求項２】
書き込みデータ及びデータ期待値を生成して出力するデータ生成器と、
アドレス信号を生成して出力するアドレス生成器と、
制御信号を生成して出力する制御信号生成器と、
フラグ信号を与えられて組込自己テストの結果を解析し、組込自己テスト結果信号を出力する結果解析器と、
前記データ生成器、前記アドレス生成器、前記制御信号生成器、前記結果解析器の動作をそれぞれ制御し、組込自己テストの状態を示す組込自己テスト状態信号を出力し、連続不良フラグ信号に基づいて組込自己テストを中断するか否か判定する組込自己テスト制御回路と、
前記フラグ信号が与えられない間は、第１のクロックに従って、前記アドレス生成器から出力された最新の前記アドレス信号及び前記組込自己テスト制御回路から出力された最新の前記組込自己テスト状態信号を取り込んで出力し、前記フラグ信号が与えられるとその時点での出力を維持する第１の取り込みレジスタと、前記第１のクロックより低速な第２のクロックに従い、シフトイネーブル信号が与えられない間は、前記取り込みレジスタからの出力を与えられて保存することで、前記フラグ信号が与えられた時点における前記アドレス信号と前記組込自己テスト状態信号とを保存し、前記シフトイネーブル信号が与えられると、保存内容を外部にシフト出力する保存レジスタと、前記第１の取り込みレジスタからの出力と前記保存レジスタの保存内容とを比較することで、前記フラグ信号が一旦与えられた後、前記第１の取り込みレジスタから出力された前記最新の前記アドレス信号と前記組込自己テスト状態信号とが前記保存レジスタに保存された前記アドレス信号と前記組込自己テスト制御信号とに一致するまでの間、フラグ抑制信号を出力するフラグ抑制手段と、を含む診断データ保存回路と、
を有する組込自己テスト回路と、
前記第１のクロックに従い、前記書き込みデータ、前記アドレス信号、前記制御信号を与えられて書き込み動作を行い、書き込んだデータを読み出して出力するメモリセルと、
前記シフトイネーブル信号が与えられず、かつ前記フラグ信号が与えられない間は、前記メモリセルから出力された最新のデータを与えられて取り込み、前記フラグ信号が与えられるとその時点における保持内容を維持し、前記シフトイネーブル信号が与えられるとその時点での保存内容を外部にシフト出力する第２の取り込みレジスタと、前記第２の取り込みレジスタからの出力と前記データ期待値とを比較し、不一致の場合に不良検出を意味する第１の比較結果信号を出力する第１の比較回路と、前記フラグ抑制信号が与えられない間は、前記第１の比較結果信号に基づいて前記フラグ信号を出力し、前記フラグ抑制信号が与えられると前記フラグ信号の出力が抑制されるフラグレジスタと、前記フラグ信号が与えられない間は前記第２の取り込みレジスタから出力された最新のデータを与えられて取り込んで出力し、前記フラグ信号が与えられるとその時点での出力を維持する出力パターン保存レジスタと、前記第２の取り込みレジスタからの出力と前記出力パターン保存レジスタからの出力とを比較し、一致する場合に連続不良を意味する第２の比較結果信号を出力する第２の比較回路と、前記シフトイネーブル信号が与えられない間は、前記第２の比較結果信号に基づいて前記連続不良フラグ信号を出力し、前記シフトイネーブル信号が与えられると、その時点での保存内容を外部にシフト出力する連続不良フラグレジスタと、を含むメモリ出力解析回路と、
を有するメモリカラーと、
を備える半導体集積回路。
【請求項３】
前記組込自己テスト制御回路は、前記連続不良フラグレジスタからの前記連続不良フラグ信号の出力が止まった時に組込自己テストを中断し、この中断時点より遡る再開時点から組込自己テストを再開することを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記組込自己テスト制御回路は、前記中断時点から前記再開時点までの前記メモリセルに書き込まれたデータが、組込自己テストの実行前と異なるデータに書き替えられている場合は、組込自己テストの実行前と同じデータに書き戻した後に、前記再開時点から組込自己テストを再開することを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
請求項２乃至４のいずれかに記載の半導体集積回路と、
前記第２のクロックに従い、前記シフトイネーブル信号を出力し、前記組込自己テスト結果信号、前記保存レジスタからのシフト出力、前記第２の取り込みレジスタからのシフト出力、及び前記連続不良フラグレジスタからのシフト出力に基づいて前記メモリセルにおける不良ビット位置を解析し、不良ビットマップを作成するテスト装置と、
を備える半導体集積回路のテストシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びそのテストシステムに関するものである。
【背景技術】
【０００２】
メモリを含む半導体集積回路に組み込み自己テスト（Built-In Self Test、以下ＢＩＳＴという）回路を組み込み、ＢＩＳＴ回路を用いてＢＩＳＴを行い、メモリの故障有無の判別、故障箇所の特定が行われている。
【０００３】
ＢＩＳＴ回路には、書き込みデータと同一のデータ期待値と、メモリから読み出したデータとの比較を行い、故障の有無を判別する比較器型ＢＩＳＴ回路や、メモリから読み出されたデータをＢＩＳＴ回路内で圧縮し、圧縮した結果を用いて故障の有無を判別する圧縮器型ＢＩＳＴ回路等がある（例えば特許文献１参照）。
【０００４】
比較器型ＢＩＳＴ回路を有する従来の半導体集積回路におけるＢＩＳＴ動作について説明する。
【０００５】
ＢＩＳＴ回路内のＢＩＳＴ制御回路が、データ生成器、アドレス生成器、制御信号生成器、結果解析器を制御する。ＢＩＳＴ対象となるメモリはメモリカラーと呼ばれるブロック内にＢＩＳＴ動作に必要な各論理要素と共に含まれている。
【０００６】
データ生成器から生成された書き込みデータ、アドレス生成器から生成されたアドレスデータ、制御信号生成器から生成された制御信号がそれぞれ、メモリに与えられる。
【０００７】
メモリから出力されたデータは、メモリの出力側に配置された取り込みレジスタに一旦保持される。取り込みレジスタからの出力が、データ生成器から生成されたデータ期待値と比較器によって比較され、比較結果がフラグレジスタに保持される。フラグレジスタからの出力がＢＩＳＴ回路内の結果解析器に入力され、最終的なＢＩＳＴ結果が出力される。
【０００８】
１つのＢＩＳＴ回路で複数のメモリにＢＩＳＴを行っている場合は、それぞれのフラグデータが結果解析器に入力され、全体的なＢＩＳＴによる良否判定が行われた後、最終的なＢＩＳＴ結果が出力される。
【０００９】
また、メモリにおける故障箇所候補を抽出するため、ＢＩＳＴ回路を用いて故障診断を行う際には、複数のメモリからの出力データを順次シリアルに外部に取り出して外部テスト装置により観測する。
【００１０】
上述の比較器型ＢＩＳＴ回路を用いる場合には、各メモリカラー内にあるメモリの出力を取り込む取り込みレジスタと、各メモリカラー内の比較器からの出力をそれぞれ受けるフラグレジスタとを全てシリアルに接続する。そしてこれらと、ＢＩＳＴ回路内にあるアドレス生成回路からのアドレスを与えられるアドレスレジスタと、ＢＩＳＴ全体のフラグレジスタとを全てシリアルに接続し、全体で１本の循環的なシフトパスを形成する。
【００１１】
故障診断時にこのシフトパスを使用し、読み出しのタイミングに従ってそれぞれのレジスト値をシフト出力する。シフトパスが循環的に形成されているため、シフト出力終了後にＢＩＳＴ動作中断時の状態に復帰することができる。
【００１２】
そして、ＢＩＳＴを再開し、再び次の読み出しタイミングでレジスタの値をシフト出力する。このようなＢＩＳＴ動作の中断、シフト出力、ＢＩＳＴ動作の再開を繰り返すことにより、メモリ内部の状態を読み出すことが可能となる。得られた結果に基づいて、メモリのセルアレイ内の故障ビット位置を示すフェイルビットマップを作成し、故障解析を行う。
【００１３】
しかし、このような従来の手法では全てのＢＩＳＴ結果をシリアルに読み出していく必要があるため、故障診断対象でないメモリからの出力もシフト出力しなくてはならない。従って、１つのＢＩＳＴ回路でＢＩＳＴを行うメモリの数が多い場合には、故障診断時間が非常に長くなる。
【００１４】
また、例えば同じ不良パターンが連続して現れるような場合、アドレスが進む度に不良を検出し、ＢＩＳＴ動作の中断、シフト出力、ＢＩＳＴ動作の再開を行うため、故障診断時間が非常に長くなる。
【００１５】
また、ＢＩＳＴ結果をシフト出力した際に、シフト出力の観測と期待値との比較は外部テスト装置にて行われる。このため、半導体集積回路の実動作での動作速度（実速度）より遅い外部テスト装置の動作速度により制約を受けることになる。従って、半導体集積回路の実速度で故障診断を行うことが困難であり、実速度で故障診断を行った場合にのみ検出可能な故障候補を検出することができなかった。
【特許文献１】特開平３−２１６８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明はＢＩＳＴ再実行回数を削減することで故障診断時間を短縮し、かつ実速度で故障診断を行うことができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の一態様による半導体集積回路は、書き込まれたテストパターンを読み出して出力するメモリセル及び不良パターンを格納するレジスタを有するメモリカラーと、前記メモリセルへの前記テストパターンの書き込み及び期待値データの出力を行い、前記メモリセルから出力されるデータパターンと前記期待値データとの比較結果及び前記データパターンと前記不良パターンとの比較結果に基づいて、テストを続けるか又はテストを中断して不良情報を外部へ出力するかの判定を行う組み込み自己テスト回路と、を備えるものである。
【００１８】
また、本発明の一態様による半導体集積回路は、書き込みデータ及びデータ期待値を生成して出力するデータ生成器と、アドレス信号を生成して出力するアドレス生成器と、制御信号を生成して出力する制御信号生成器と、フラグ信号を与えられて組込自己テストの結果を解析し、組込自己テスト結果信号を出力する結果解析器と、前記データ生成器、前記アドレス生成器、前記制御信号生成器、前記結果解析器の動作をそれぞれ制御し、組込自己テストの状態を示す組込自己テスト状態信号を出力し、連続不良フラグ信号に基づいて組込自己テストを中断するか否か判定する組込自己テスト制御回路と、前記フラグ信号が与えられない間は、第１のクロックに従って、前記アドレス生成器から出力された最新の前記アドレス信号及び前記組込自己テスト制御回路から出力された最新の前記組込自己テスト状態信号を取り込んで出力し、前記フラグ信号が与えられるとその時点での出力を維持する第１の取り込みレジスタと、前記第１のクロックより低速な第２のクロックに従い、シフトイネーブル信号が与えられない間は、前記取り込みレジスタからの出力を与えられて保存することで、前記フラグ信号が与えられた時点における前記アドレス信号と前記組込自己テスト状態信号とを保存し、前記シフトイネーブル信号が与えられると、保存内容を外部にシフト出力する保存レジスタと、前記第１の取り込みレジスタからの出力と前記保存レジスタの保存内容とを比較することで、前記フラグ信号が一旦与えられた後、前記第１の取り込みレジスタから出力された前記最新の前記アドレス信号と前記組込自己テスト状態信号とが前記保存レジスタに保存された前記アドレス信号と前記組込自己テスト制御信号とに一致するまでの間、フラグ抑制信号を出力するフラグ抑制手段と、を含む診断データ保存回路と、を有する組込自己テスト回路と、前記第１のクロックに従い、前記書き込みデータ、前記アドレス信号、前記制御信号を与えられて書き込み動作を行い、書き込んだデータを読み出して出力するメモリセルと、前記シフトイネーブル信号が与えられず、かつ前記フラグ信号が与えられない間は、前記メモリセルから出力された最新のデータを与えられて取り込み、前記フラグ信号が与えられるとその時点における保持内容を維持し、前記シフトイネーブル信号が与えられるとその時点での保存内容を外部にシフト出力する第２の取り込みレジスタと、前記第２の取り込みレジスタからの出力と前記データ期待値とを比較し、不一致の場合に不良検出を意味する第１の比較結果信号を出力する第１の比較回路と、前記フラグ抑制信号が与えられない間は、前記第１の比較結果信号に基づいて前記フラグ信号を出力し、前記フラグ抑制信号が与えられると前記フラグ信号の出力が抑制されるフラグレジスタと、前記フラグ信号が与えられない間は前記第２の取り込みレジスタから出力された最新のデータを与えられて取り込んで出力し、前記フラグ信号が与えられるとその時点での出力を維持する出力パターン保存レジスタと、前記第２の取り込みレジスタからの出力と前記出力パターン保存レジスタからの出力とを比較し、一致する場合に連続不良を意味する第２の比較結果信号を出力する第２の比較回路と、前記シフトイネーブル信号が与えられない間は、前記第２の比較結果信号に基づいて前記連続不良フラグ信号を出力し、前記シフトイネーブル信号が与えられると、その時点での保存内容を外部にシフト出力する連続不良フラグレジスタと、を含むメモリ出力解析回路と、を有するメモリカラーと、を備えるものである。
【００１９】
また、本発明の一態様による半導体集積回路のテストシステムは、請求項２乃至４のいずれかに記載の半導体集積回路と、前記第２のクロックに従い、前記シフトイネーブル信号を出力し、前記組込自己テスト結果信号、前記保存レジスタからのシフト出力、前記第２の取り込みレジスタからのシフト出力、及び前記連続不良フラグレジスタからのシフト出力に基づいて前記メモリセルにおける不良ビット位置を解析し、不良ビットマップを作成するテスト装置と、を備えるものである。
【発明の効果】
【００２０】
本発明によれば、ＢＩＳＴ再実行回数を削減することで故障診断時間を短縮し、かつ実速度で故障診断を行うことができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２２】
図１に本発明の実施形態に係る半導体集積回路の概略構成を示す。この半導体集積回路はＢＩＳＴ回路１００及びメモリカラー１２０を備える。ＢＩＳＴ回路１００はＢＩＳＴ制御回路１０１、データ生成器１０２、アドレス生成器１０３、制御信号生成器１０４、結果解析器１０５、診断データ保存回路１０６を有する。
【００２３】
メモリカラー１２０はＢＩＳＴ対象となるメモリセル１２１、メモリ出力解析回路１２２を有する。
【００２４】
ＢＩＳＴ回路１００において、ＢＩＳＴ制御回路１０１、データ生成器１０２、アドレス生成器１０３、制御信号生成器１０４、結果解析器１０５、診断データ保存回路１０６に高速クロック１１３が入力される。
【００２５】
結果解析器１０５から出力されるＢＩＳＴ結果１１７が外部テスト装置１３０に与えられる。外部テスト装置１３０はシフトイネーブル信号１１６の出力制御を行う。
【００２６】
高速クロック１１３はメモリセル１２１及びメモリ出力解析回路１２２にも入力される。診断データ保存回路１０６及びメモリ出力解析回路１２２には低速クロック１１４も入力される。
【００２７】
ＢＩＳＴ制御回路１０１が、データ生成器１０２、アドレス生成器１０３、制御信号生成器１０４、結果解析器１０５、診断データ保存回路１０６の動作を制御し、ＢＩＳＴを行うために必要な信号を順次生成させる。
【００２８】
データ生成器１０２にて生成された書き込みデータ１０７、アドレス生成器１０３にて生成されたアドレスデータ１０９、制御信号生成器１０４にて生成されたメモリ制御信号１１０がそれぞれメモリセル１２１に与えられる。これによりメモリセル１２１にデータが書き込まれる。
【００２９】
メモリセル１２１から読み出されたデータ２０１はメモリ出力解析回路１２２に入力される。また、メモリ出力解析回路１２２はデータ生成器１０２にて生成された書き込みデータ１０７と同一のデータ期待値１０８が与えられ、メモリセル１２１から読み出されたデータ２０１がデータ期待値１０８と一致するか、すなわち正常か不良かが判定される。
【００３０】
メモリ出力解析回路１２２の構成及び動作について説明する。図２にメモリ出力解析回路１２２の概略構成を示す。メモリ出力解析回路１２２はマルチプレクサ２０２、２０８、２１２、取り込みレジスタ２０３、比較回路２０４、２１０、ＡＮＤ回路２０５、フラグレジスタ２０６、ＯＲ回路２０７、出力パターン保存レジスタ２０９、連続不良フラグレジスタ２１１を有する。
【００３１】
メモリセル１２１から読み出されたデータ２０１は、マルチプレクサ２０２を介して取り込みレジスタ２０３に一旦入力される。
【００３２】
ここでマルチプレクサ２０２にはメモリセル１２１から読み出されたデータ２０１と共に取り込みレジスタ２０３からの出力も与えられる。マルチプレクサ２０２は、ＯＲ回路２０７から出力される、フェイル（故障）の検出を意味するフラグ信号２２０によって出力の切り替えが行われる。
【００３３】
フェイルが検出されるまでの間は、フラグ信号２２０は論理「０」であり、マルチプレクサ２０２からはメモリセル１２１からの出力がそのまま出力される。
【００３４】
一旦フェイルが検出されて論理「１」のフラグ信号２２０がマルチプレクサ２０２に与えられると、取り込みレジスタ２０３からの出力が選択されて出力される。これにより取り込みレジスタ２０３は同じ出力を維持することになる。
【００３５】
取り込みレジスタ２０３から出力されたデータが、データ生成器１０２にて生成され出力されるデータ期待値１０８と、比較回路２０４において比較される。一致している間は比較回路２０４から出力される比較結果信号は論理「０」であり、不一致、即ちフェイルが検出されると、論理「１」となる。
【００３６】
この比較結果信号及び診断データ保存回路１０６から出力されるフラグ抑制信号１２６がＡＮＤ回路２０５に与えられる。後述するように、ＢＩＳＴ開始時にはフェイルが検出されていないので、フラグ抑制信号１２６の論理は「１」のため、ＡＮＤ回路２０５からは比較結果信号がそのまま出力される。
【００３７】
しかし、一旦フェイルが検出され、ＢＩＳＴをより以前の時点から再開して、このフェイル箇所に到達するまでの間は、フラグ抑制信号１２６の論理は「０」となる。これにより、ＡＮＤ回路２０５からは比較結果信号は出力されず、論理「０」の信号を出力し続けることになる。
【００３８】
フラグレジスタ２０６への入力信号（ＡＮＤ回路２０５の出力信号）とフラグレジスタの出力信号とがＯＲ回路２０７に入力される。上述したように、ＯＲ回路２０７から出力されるフラグ信号２２０がマルチプレクサ２０２に与えられる。また、フラグ信号２２０はＢＩＳＴ回路１００内の結果解析器１０５及び診断データ保存回路１０６にも与えられる。
【００３９】
また、取り込みレジスタ２０３から出力されたデータは、マルチプレクサ２０８を介して出力パターン保存レジスタ２０９に入力される。
【００４０】
ここでマルチプレクサ２０８には取り込みレジスタ２０３から出力されたデータと共に出力パターン保存レジスタ２０９からの出力も与えられる。マルチプレクサ２０８はフラグレジスタ２０６の出力信号によって出力の切り替えが行われる。
【００４１】
フラグレジスタ２０６の出力論理が「０」の間は、マルチプレクサ２０８からは取り込みレジスタ２０３の出力がそのまま出力される。フラグレジスタ２０６の出力論理が「１」になると、出力パターン保存レジスタ２０９からの出力が選択されて出力される。これにより出力パターン保存レジスタ２０９は同じ出力を維持することになる。
【００４２】
出力パターン保存レジスタ２０９から出力されたデータが、取り込みレジスタ２０３から出力されたデータと、比較回路２１０において比較される。比較回路２１０は、データ（パターン）が一致する場合は論理「１」、不一致の場合は論理「０」を連続不良フラグレジスタ２１１に出力する。
【００４３】
連続不良フラグレジスタ２１１は連続不良フラグ信号２２１をＢＩＳＴ制御回路１０１に出力する。ＢＩＳＴ制御回路１０１は、この連続不良フラグ信号２２１が論理「１」である間は、ＢＩＳＴ動作を停止しない。
【００４４】
取り込みレジスタ２０３及び連続不良フラグレジスタ２１１は、シフトイネーブル信号１１６を論理「１」にすることによりシフトモードに移行し、シフト入力１２５からシフト出力１２７へのシフトレジスタを構成する。
【００４５】
次に、故障診断を行うＢＩＳＴ回路１００に含まれる診断データ保存回路１０６の構成及び動作について説明する。図３に診断データ保存回路１０６の概略構成を示す。
【００４６】
診断データ保存回路１０６はアドレス生成器１０３から出力されるアドレス信号１１２及びＢＩＳＴ制御回路１０１から出力されるＢＩＳＴ状態信号１１１にそれぞれ対応して、マルチプレクサ３０１及び３０２、取り込みレジスタ３０３及び３０４、保存レジスタ３０５及び３０６、比較回路３０７及び３０８を有する。また、診断データ保存回路１０６はＡＮＤ回路３０９、ＯＲ回路３１０及び３１２、比較状態レジスタ３１１をさらに有する。
【００４７】
アドレス信号１１２、ＢＩＳＴ状態信号１１１がそれぞれマルチプレクサ３０１、３０２を介し、高速クロック１１３に同期して取り込みレジスタ３０３、３０４に取り込まれる。
【００４８】
ここで、マルチプレクサ３０１、３０２には取り込みレジスタ３０３、３０４からの出力も与えられる。そして、フラグ信号２２０に応じていずれかの信号が選択されて、マルチプレクサ３０１、３０２から出力される。
【００４９】
メモリ出力解析回路１２２にてフェイルが検出されず、フラグ信号２２０が論理「０」である場合は、マルチプレクサ３０１、３０２からはアドレス信号１１２、ＢＩＳＴ状態信号１１１が出力され、それぞれ取り込みレジスタ３０３、３０４に保持される。
【００５０】
一旦フェイルが検出されてフラグ信号２２０が論理「１」になると、マルチプレクサ３０１、３０２は取り込みレジスタ３０３、３０４からの出力を選択して出力することにより、取り込みレジスタ３０３、３０４は現在の保持状態を維持することになる。これにより、新たなアドレス信号１１２、ＢＩＳＴ状態信号１１１がマルチプレクサ３０１、３０２に入力された場合であっても、取り込みレジスタ３０３、３０４の内容は更新されなくなる。
【００５１】
つまり、一旦フェイルが検出されて、ＢＩＳＴを最初から再開し、このフェイル箇所に到達するまでのフラグが抑制されている間は、取り込みレジスタ３０３、３０４は保持内容を維持する。
【００５２】
取り込みレジスタ３０３、３０４からの出力は、同じビット幅の保存レジスタ３０５、３０６に低速クロック１１４に同期して取り込まれる。
【００５３】
ここで、保存レジスタ３０５の出力端子が保存レジスタ３０６の入力端子にシリアルに接続されている。保存レジスタ３０６からのシフト出力１２５は外部テスト装置１３０によって観測され、故障診断による故障箇所の候補が抽出される。
【００５４】
取り込みレジスタ３０３、３０４はメモリセル１２１と同速度で動作するように高速クロック１１３に同期してデータを取り込んで保持し出力する。一方、保存レジスタ３０５、３０６は低速クロック１１４に同期してデータを取り込んで保持し出力する。これは、保存レジスタ３０５、３０６の出力はシフトされて外部テスト装置１３０により観測されるが、速度が速すぎて観測不能とならないように、メモリセル１２１より低速な外部テスト装置１３０の動作速度に適合させるためである。
【００５５】
保存レジスタ３０５、３０６は、シフトイネーブル信号１１６が論理「０」の場合、取り込みレジスタ３０３、３０４からの出力を取り込んで保持し、低速クロック１１４に同期して比較回路３０７、３０８に出力する。
【００５６】
保存レジスタ３０５、３０６はシフトイネーブル信号１１６を論理「１」にすることによりシフトモードに移行し、シフト入力１１５からシフト出力（メモリ出力解析回路１２２内の取り込みレジスタ２０３へのシフト入力１２５）へのシフトレジスタを構成する。これにより不良が検出されたメモリセルからのデータ出力を、ＢＩＳＴ中断後に外部テスト装置１３０へ出力することができる。
【００５７】
ＢＩＳＴ中にフェイルが検出されてＢＩＳＴ動作が中断した後、ＢＩＳＴ動作が再開されると、シフトイネーブル信号１１６が論理「０」となる。そこで、取り込みレジスタ３０３、３０４から出力されたデータが保存レジスタ３０５、３０６へ転送されて保持され、比較回路３０７、３０８に出力される。
【００５８】
フェイルが検出されたこの時点では、フラグ信号２２０は論理「１」であるが、ＢＩＳＴ再開後は論理「０」へ変化する。これによりアドレス信号１１２、ＢＩＳＴ状態信号１１１が再度マルチプレクサ３０１、３０２を介して取り込みレジスタ３０３、３０４に取り込まれて保持される。
【００５９】
そして、取り込みレジスタ３０３、３０４の保持内容が、それぞれ保存レジスタ３０５、３０６の保持内容と共に比較回路３０７、３０８に与えられて、比較される。
【００６０】
双方がともに一致し、比較回路３０７、３０８の出力がともに論理「１」になったとき、即ち一旦フェイルが検出された後、最初からＢＩＳＴを再開し、このフェイル箇所に到達した時点で、ＡＮＤ回路３０９の出力が論理「１」になる。
【００６１】
ＯＲ回路３１０から論理「１」が出力されて、比較状態レジスタ３１１からの出力値が初めて論理「１」になる。
【００６２】
この後、取り込みレジスタ３０３、３０４からの出力が１回保存レジスタ３０５、３０６に与えられて保持され、以降はこの内容を保持し続けて取り込みレジスタ３０３、３０４からの出力は取り込まない。即ち、フェイル検出時におけるアドレス信号１１２とＢＩＳＴ状態信号１１１とが保持される。
【００６３】
比較状態レジスタ３１１から出力された論理「１」は、ＯＲ回路３１２を介してフラグ抑制信号１２６として出力され、メモリ出力解析回路１２２内のＡＮＤ回路２０５に与えられる。ここで、ＢＩＳＴ再開時には、比較状態レジスタ３１１は初期化されて論理「０」を保持し、抑制状態となる。
【００６４】
このＯＲ回路３１０、比較状態レジスタ３１１、ＯＲ回路３１２により、一旦ＡＮＤ回路３０９から論理「１」が出力されると、その後ＯＲ回路３１２からは論理「１」の出力状態が保持される。
【００６５】
これ以降、ＯＲ回路２０７からのフラグ信号２２０が論理「１」を維持し、この値がメモリ出力解析回路１２２内のマルチプレクサ２０２の出力切り替えに関する制御端子に入力される。これにより、取り込みレジスタ２０３の入力には、メモリセル１２１からの出力がマルチプレクサ２０２を介して与えられるのでなく、自己の出力がフィードバックして与えられる。これにより、取り込みレジスタ２０３は現在の値を保持する。
【００６６】
ただし、ＢＩＳＴ回路１００における診断データ保存回路１０６からのフラグ抑制信号１２６が論理「０」の間は、ＡＮＤ回路２０５の出力が論理「０」となり、フラグレジスタ２０６への入力が論理「０」を維持する。このため、メモリセル１２１の出力に不良があった場合にも、フラグレジスタ２０６への入力が論理「１」にはならないので、取り込みは抑制されずＢＩＳＴ実行が継続される。
【００６７】
これにより、前回のＢＩＳＴ実行で最後にフェイルが検出された時点までは、すでに検出されたフェイルを見ることなく、即ちすでに検出されたフェイルに対してフラグ信号２２０を論理「１」にすることなく、ＢＩＳＴを進めることができる。
【００６８】
取り込みレジスタ２０３は、ＢＩＳＴ実行中は高速なＢＩＳＴクロックと同一の高速クロック１１３により動作する。このため、オンチップのクロック生成回路等で生成された高速クロックでのＢＩＳＴの実行が可能である。
【００６９】
ＢＩＳＴ動作が中断された際は、マルチプレクサ２１２により、ＢＩＳＴ回路１００において直接制御可能な低速クロック１１４が選択出力されて、取り込みレジスタ２０３に与えられて動作する。
【００７０】
この低速クロック１１４は診断データ保存回路１０６内の保存レジスタ３０５、３０６に与えられるクロックと同一であり、同じクロック源から供給される。
【００７１】
シフトモードでは、上述したように、保存レジスタ３０５、３０６がシフトレジスタを構成する。このシフトレジスタに、取り込みレジスタ２０３及び連続不良フラグレジスタ２１１をシリアルに接続して、さらにシフトレジスタを構成する。これにより、フェイル検出時におけるアドレス信号１１２、ＢＩＳＴ状態信号１１１、メモリセル１２１からの出力及び連続不良情報を外部に取り出して、外部テスト装置１３０に入力して観測することができる。
【００７２】
なお、１つのＢＩＳＴ回路１００で複数のメモリセル１２１をＢＩＳＴする場合には、メモリセル１２１毎に対応して設けられたメモリ出力解析回路１２２内の取り込みレジスタ２０３及び連続不良フラグレジスタ２１１をシリアルに接続し、さらにシフトレジスタを構成することになる。
【００７３】
図４に本実施形態においてＢＩＳＴを実行する際の手順の一例を示す。
【００７４】
時刻Ｔ０にＢＩＳＴ動作を開始する。
【００７５】
時刻Ｔ１においてフェイルが検出されるとこのデータパターン（不良データパターン）をパターン保存レジスタ２０９に保存して、ＢＩＳＴ動作を中断する。ＢＩＳＴ状態信号１１１、アドレス信号１１２、（取り込みレジスタ２０３に保持されている）メモリセル１２１からの出力及び（連続不良フラグレジスタ２１１に保持されている）連続不良情報を外部テスト装置へ出力する。また、このフェイルが検出されたアドレスデータと、ＢＩＳＴ状態信号とが保存レジスタ３０５、３０６に保存される。その後、ＢＩＳＴを時刻Ｔ０から再開する。中断地点の時刻Ｔ１から再開すると、隣接動作間にシフト動作が入り、実速度でのＢＩＳＴを行うことができなくなるためである。
【００７６】
ＢＩＳＴ再開後、時刻Ｔ１まではフラグが抑制されているため、時刻Ｔ１に到達してもフェイル検出と見なされない。
【００７７】
時刻Ｔ１から時刻Ｔ２まで同じ不良パターンが続く。この場合、取り込みレジスタ２０３に取り込まれるデータパターンとパターン保存レジスタ２０９に保存されているデータパターンが一致するため、連続不良フラグを立てて、ＢＩＳＴを進める。
【００７８】
時刻Ｔ２に到達するとパターン保存レジスタ２０９に保存されているものと異なる出力を得るが、この出力自身も不良パターンであるため、ＢＩＳＴを中断し、連続不良終了の情報及び現在アドレスの不良情報を出力する。またこの不良パターンを保存して、ＢＩＳＴを時刻Ｔ０から再開する。
【００７９】
ＢＩＳＴ再開後、時刻Ｔ３に到達すると再び元の（時刻Ｔ１〜Ｔ２での）不良パターンに戻るが、現在保存しているパターンと異なるため、ＢＩＳＴを中断し、連続不良終了の情報及び現在アドレスの不良情報を出力する。またこの不良パターンを保存して、ＢＩＳＴを時刻Ｔ０から再開する。
【００８０】
ＢＩＳＴ再開後、時刻Ｔ４に到達すると正常データ出力となり。データパターンが保存しているものと異なるため、ＢＩＳＴを中断し、連続不良終了の情報を出力してＢＩＳＴを時刻Ｔ０から再開する。
【００８１】
このように連続する同じ不良データパターンに対してアドレス毎にＢＩＳＴを中断することなく、完全な不良情報を取得してフェイルビットマップを作成できる。
【００８２】
図５にＢＩＳＴ制御回路１０１の概略構成を示す。ＢＩＳＴ制御回路１０１は状態制御回路５０１、データ生成器制御ブロック５０２、アドレス生成器制御ブロック５０３、制御信号生成器制御ブロック５０４、結果解析器制御ブロック５０５を有する。
【００８３】
状態制御回路５０１は、ＢＩＳＴ状態の遷移、すなわちＢＩＳＴシーケンスを制御する。状態制御回路５０１から、状態制御回路５０１の現在の状態を示すＢＩＳＴ状態信号１１１が出力される。また、状態制御回路５０１には連続不良フラグ２２１が与えられ、ＢＩＳＴを中断するか否か判定する。
【００８４】
データ生成器制御ブロック５０２はデータ生成器１０２の状態をモニタしながらその次の動作を制御する。
【００８５】
アドレス生成器制御ブロック５０３はアドレス生成器１０３の状態をモニタしながらその次の動作を制御する。
【００８６】
制御信号生成器制御ブロック５０４は制御信号生成器１０４の状態をモニタしながらその次の動作を制御する。
【００８７】
結果解析器制御ブロック５０５は結果解析器１０５の状態をモニタしながらその次の動作を制御する。
【００８８】
図６にＢＩＳＴ制御回路１０１を用いるメモリ故障診断のフローを示す。
（ステップＳ６０１）状態制御回路５０１がＢＩＳＴの実行を開始する。
（ステップＳ６０２）ＢＩＳＴ終了か否かを判断する。終了する場合はＢＩＳＴを終了する。終了しない場合はステップＳ６０３へ進む。
（ステップＳ６０３）アドレスを進めてＢＩＳＴ動作を行う。
（ステップＳ６０４）不良検出の有無を判断する。不良を検出している場合はステップＳ６０５へ進み、検出していない場合はステップＳ６０２へ戻る。
（ステップＳ６０５）パターン保存レジスタ２０９に保存されているか判断する。保存されている場合はステップＳ６０６へ進み、保存されていない場合はステップＳ６１２へ進む。
（ステップＳ６０６）保存されているデータパターンと現在出力されているパターン（取り込みレジスタ２０３に保持されているパターン）とを比較し、ステップＳ６０７へ進む。
（ステップＳ６０７）比較の結果、一致しているか判断する。一致している場合はステップＳ６０８へ進み、一致していない場合はステップＳ６１２へ進む。
（ステップＳ６０８）同じ不良パターンが連続して現れているので連続不良フラグを立てて、すなわち比較回路２１０から連続不良フラグレジスタ２１１への出力を論理「１」にして、ステップＳ６０９へ進む。
（ステップＳ６０９）ＢＩＳＴ終了か否かを判断する。終了する場合はステップＳ６１０へ進み、終了しない場合はステップＳ６１１へ進む。
（ステップＳ６１０）連続不良情報を外部テスト装置へ出力し、ＢＩＳＴを終了する。
（ステップＳ６１１）アドレスを進めてＢＩＳＴ動作を行い、ステップＳ６０６へ移行する。
（ステップＳ６１２）現在の出力パターンを取り込みレジスタ２０３に、アドレス信号１１２、ＢＩＳＴ状態信号１１１をそれぞれ取り込みレジスタ３０３、３０４に保存し、ＢＩＳＴ動作を中断する。
（ステップＳ６１３）現在の出力が不良か否か判断する。不良の場合はステップＳ６１４へ進み、不良でない場合はステップＳ６１６へ進む。
（ステップＳ６１４）現在の出力パターンをパターン保存レジスタ２０９に保存する。
（ステップＳ６１５）連続不良の終了情報及び現在アドレスでの不良情報を外部テスト装置へ出力する。
（ステップＳ６１６）連続不良フラグが立っているか否か判断する。立っている場合はステップＳ６１７へ進み、立てない場合はステップＳ６１８へ進む。
（ステップＳ６１７）連続不良情報を外部テスト装置に出力し、連続不良フラグをオフする。
（ステップＳ６１８）ＢＩＳＴでマーチテストが実行されていたか判断し、マーチテストの場合はステップＳ６１９へ進み、マーチテストでない場合はステップＳ６２０へ進む。
（ステップＳ６１９）ＢＩＳＴ再開時点まで遡り、ＢＩＳＴ中断時点までデータを書き戻す。
（ステップＳ６２０）不良検出フラグをマスクし、ＢＩＳＴ再開時点からＢＩＳＴを再実行する。フラグ抑制信号１２６を論理「０」にしてフラグ信号２２０を論理「０」にするため、メモリセル１２１から読み出されたデータ２０１の取り込みレジスタ２０３への取り込みが抑制されない。
（ステップＳ６２１）ＢＩＳＴ終了か否かを判断する。終了する場合はＢＩＳＴを終了し、終了しない場合はステップＳ６２２へ進む。
（ステップＳ６２２）アドレスを進めてＢＩＳＴ動作を行う。
（ステップＳ６２３）取り込みレジスタ３０３、３０４と保存レジスタ３０５、３０６の保持内容をそれぞれ比較し、双方ともに一致している場合はステップＳ６２４へ進み、一致していない場合はステップＳ６２１へ戻る。
（ステップＳ６２４）フラグマスクを解除し、ステップＳ６０２へ戻る。フラグ抑制信号１２６を論理「１」にし、不良検出可能状態になる。
【００８９】
外部テスト装置１３０は、故障検出情報と、その地点からどこまで不良が連続するかの情報（連続不良情報）とをもとに、診断対象メモリのフェイルビットマップを作成する。
【００９０】
このように本実施形態によれば、出力された不良パターンと保存されている不良パターンを比較し、同じ不良パターンが連続している場合は連続不良フラグを立てるだけでＢＩＳＴを中断しないため、ＢＩＳＴの中断・再実行の回数を減らし、故障診断時間を短縮することができる。
【００９１】
また、メモリの通常動作で用いる高速クロックを用いてＢＩＳＴを行い、ＢＩＳＴ結果を外部へシフト出力する際には外部テスト装置が動作可能な低速クロックを用いることにより、実動作にてＢＩＳＴを行うことが可能である。この結果、実速度テストでしか現れないフェイルの情報を取得することができる。
【００９２】
（比較例）図７に比較例によるＢＩＳＴ回路を用いてＢＩＳＴ動作を行う半導体集積回路の概略構成を示す。
【００９３】
比較器型のＢＩＳＴ回路７００内のＢＩＳＴ制御回路７０１が、データ生成器７０２、アドレス生成器７０３、制御信号生成器７０４を制御して必要な信号を順次生成、出力させる。
【００９４】
メモリ７１２はメモリカラー７１１と呼ばれるブロックに、テスト動作に必要な各論理要素である取り込みレジスタ７１３、比較器７１４、フラグレジスタ７１５とともに含まれる。
【００９５】
データ生成器７０２から生成された書き込みデータ７０９、アドレス生成器７０３から生成されたアドレスデータ７０８、制御信号生成器７０４から生成された制御信号７０７はそれぞれ、メモリ７１２に与えられる。
【００９６】
メモリ出力は一度取込みレジスタ７１３に入力され、その出力をデータ生成器７０２から生成されたデータ期待値７１０と、比較器７１４で比較され、その結果がフラグレジスタ７１５に保持される。
【００９７】
フラグ出力はＢＩＳＴ回路７００の結果解析器７０５に入力され、最終的なＢＩＳＴの結果がＢＩＳＴ結果出力７０６として出力される。
【００９８】
単一のＢＩＳＴ回路で複数のメモリをテストしている場合には、それぞれのフラグデータが結果解析器７０５に入力され、全体的なテストの良否判定を行った後、ＢＩＳＴ結果出力７０６を出力する。
【００９９】
ＢＩＳＴ回路を使用して、ＢＩＳＴの読み出しタイミングでメモリの出力をシリアルに観測し、メモリ故障箇所のビット位置の特定を行う方法について説明する。
【０１００】
たとえば図８に示すように、各メモリカラー８１１、８１２、．．．、８１Ｎ内にあるメモリ８２１、８２２、．．．、８２Ｎの出力を取込む取り込みレジスタ８３１、８３２、．．．、８３Ｎと、その比較器８４１、８４２、．．．、８４Ｎからの出力を受けるフラグレジスタ８５１、８５２、．．．、８５Ｎをそれぞれシリアルに接続し、全体でもＢＩＳＴ回路内にあるアドレス生成回路内のレジスタ８０２と、ＢＩＳＴ全体のフラグレジスタ８０３とともに一本の循環的なシフトパスとして構成する。
【０１０１】
故障診断時には前記シフトパスを使用し、読出しのタイミングで、これらのレジスタの値を、外部出力端子８０４を介してシフトアウトする。シフトパスが循環的に構成されているので、シフトアウト終了後に、ＢＩＳＴ動作中断時の状態に復帰することができる。
【０１０２】
そして、ＢＩＳＴを再開し、再び次の読出しタイミングでレジスタの値をシフトアウトする。このＢＩＳＴ動作の中断、シフトアウト、ＢＩＳＴ動作の再開を繰り返すことにより、メモリ内部の状態を読み出すことが可能となる。
【０１０３】
この結果を元に、メモリのセルアレイ内の故障ビット位置を示すフェイルビットマップを作成し、故障解析を行うことができる。
【０１０４】
しかしこの方法では、故障診断対象でないメモリのレジスタもシフトしなくてはならないため、単一のＢＩＳＴ回路でテストするメモリの構成によっては、テスト時間が非常に長くなる。
【０１０５】
また、ＢＩＳＴで故障診断を行うためのテストパターンのサイズも長大になり、テスト装置のメモリに収まらなくなることも考えられる。また、シフト動作はシフト出力の観測と期待値との比較を、外部テスト装置を用いて行わなければならないため、テスト装置の動作速度による制約を受ける。
【０１０６】
これにより、半導体集積回路内部のクロック生成回路を用いるなどして、実速度テストの結果と同等な故障診断情報を取得することは、難しくなる。
【０１０７】
また、図９に示すような同じ不良パターンが連続するメモリの故障診断を行う場合、不良を検出する度にＢＩＳＴの中断、再実行を行うため、再実行回数が非常に多くなる。
【０１０８】
これに対し、上述したように、上記実施形態によれば、同じ不良パターンが連続する場合はＢＩＳＴを中断せず連続不良情報を出力することでＢＩＳＴ再実行回数を削減するため、故障診断時間を短縮できる。また、実動作速度での故障診断が可能である。
【０１０９】
上述した実施の形態は一例であって限定的なものではないと考えられるべきである。例えば上記実施形態ではＢＩＳＴ再開時に最初からＢＩＳＴを実行していたが、最初まで遡らなくてもよい。１３Ｎという名称のマーチングパターンと称されるＢＩＳＴ（マーチテスト）を行う場合を例に図１０を用いて説明する。
【０１１０】
ここでマーチングパターンとは、例えば論理「０」状態のメモリから論理「０」を読み出し、論理「１」を書き込み、論理「１」を読み出すひとかたまりの動作（マーチエレメントｒ０ｗ１ｒ１）を、全アドレスに対し順次実行するパターンであり、メモリの状態が論理「０」から論理「１」に置き換わる。
【０１１１】
まず時刻Ｔ０からＷＲＩＴＥ動作としてＢＩＳＴ動作を開始し、メモリセル１２１の全アドレスに所定のデータパターンを書き込む。
【０１１２】
次に、ＲＥＡＤ−ＷＲＩＴＥ−ＲＥＡＤ動作として、各アドレスにおいて、正データパターン（例えば１０１０）の読み出しと、逆データパターン（例えば０１０１）の書き込みとをアドレス昇順で行う。続いて、各アドレスにおいて逆データパターンの読み出しと正データパターンの書き込みとをアドレス昇順で行う。
【０１１３】
さらに、各アドレスにおいて正データパターンの読み出しと逆データパターンの書き込みとをアドレス降順で行い、続いて各アドレスにおいて逆データパターンの読み出しと正データパターンの書き込みとをアドレス降順で行う。
【０１１４】
時刻Ｔ２において最初の不良パターンが検出される。保存されているパターンは無いため、ＢＩＳＴ動作を中断して不良情報を出力し、現在のパターン、アドレスデータ、ＢＩＳＴ状態信号の保存を行い、ＢＩＳＴ動作を再開する。このとき遡る時点はマーチング動作の切れ目である時刻Ｔ１である。
【０１１５】
ここで留意すべき点は、実行しているＢＩＳＴがマーチングである場合、遡った時点（時刻Ｔ１）のアドレスにおけるデータは正パターンと逆パターンとが入れ替わった異なるデータに既に書き替えられており、書き替えられる前の状態を前提とした読み出し動作が行われるマーチングテストでは、正しい動作にならないということである。
【０１１６】
そこでアドレスを遡った時点（時刻Ｔ１）から、中断した時点（時刻Ｔ２）までのデータを書き戻すという動作を入れる。時刻Ｔ１からＴ２の間で書き戻しが行われ、再び時刻Ｔ１に戻った後にＢＩＳＴ動作が再開される。
【０１１７】
再開後は、時刻Ｔ２まではフェイル検出と見なされない。また、時刻Ｔ２〜Ｔ３までは同じ不良パターンが続く（保存されているパターンと一致する）ため連続不良フラグを立て、ＢＩＳＴ動作は中断しない。
【０１１８】
時刻Ｔ３で正常パターンに戻り、保存されているパターンと出力パターンが異なるものになるため、ＢＩＳＴ動作を中断し、連続不良終了の情報を出力する。そして、アドレスを時刻Ｔ１まで遡り、時刻Ｔ１からＴ３の間で書き戻しが行われ、再び時刻Ｔ１に戻った後にＢＩＳＴ動作が再開される。
【０１１９】
その後、時刻Ｔ５で不良パターンが検出される。保存されているパターンと異なるため、ＢＩＳＴを中断して不良情報を出力し、現在のパターン、アドレスデータ、ＢＩＳＴ状態信号の保存を行い、ＢＩＳＴ動作を再開する。このとき遡る時点はマーチング動作の切れ目である時刻Ｔ４である。時刻Ｔ４からＴ５の間で書き戻しが行われ、再び時刻Ｔ４に戻った後にＢＩＳＴ動作を再開する。
【０１２０】
再開後は、時刻Ｔ５まではフェイル検出と見なされない。また、時刻Ｔ５〜Ｔ６までは同じ不良パターンが続く（保存されているパターンと一致する）ため連続不良フラグを立て、ＢＩＳＴ動作は中断しない。
【０１２１】
時刻Ｔ６で正常パターンに戻り、保存されているパターンと出力パターンが異なるものになるため、ＢＩＳＴ動作を中断し、連続不良終了の情報を出力する。そして、アドレスを時刻Ｔ４まで遡り、時刻Ｔ４からＴ６の間で書き戻しが行われ、再び時刻Ｔ４に戻った後にＢＩＳＴ動作が再開される。
【０１２２】
その後、新たな不良が検出されない場合は時刻Ｔ７でＢＩＳＴ動作が終了する。
【０１２３】
このようにＢＩＳＴ再実行の際に最初の時点まで戻らないため、故障診断時間を短縮することができる。
【０１２４】
また、マーチングパターンのようにデータを書き替えず、データを前の状態にしたままでＢＩＳＴを進行させるウォーキングテストの場合は、データを書き戻す必要がないため、図１１に示すように遡った時点からすぐにＢＩＳＴ動作を再開できる。
【０１２５】
ＢＩＳＴ動作の再開の際に遡る時点は、マーチング動作の切れ目でなく、中断時点から一定アドレスだけ遡った時点にしても良い。
【０１２６】
また、１つのＢＩＳＴ回路１００で複数のメモリセル１２１をテストする場合は、それぞれのメモリセル１２１について設けられるメモリ出力解析回路１２２内の取り込みレジスタ２０３及び連続不良フラグレジスタ２１１をシリアルに接続し、シフトレジスタを構成するようにする。
【０１２７】
本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１２８】
【図１】本発明の実施形態による半導体集積回路の概略構成図である。
【図２】同半導体集積回路が有するメモリ出力解析回路の概略構成図である。
【図３】同半導体集積回路が有する診断データ保存回路の概略構成図である。
【図４】同半導体集積回路におけるメモリの故障診断の手順を示した説明図である。
【図５】同半導体集積回路が有するＢＩＳＴ回路に含まれるＢＩＳＴ制御回路の概略構成図である。
【図６】同半導体集積回路におけるメモリ故障診断時の動作手順を示すフローチャートである。
【図７】比較例によるＢＩＳＴ回路を用いてＢＩＳＴ動作を行う半導体集積回路の概略構成図である。
【図８】比較例による半導体集積回路を用いて故障診断を行う際の概略構成図である。
【図９】比較例による半導体集積回路におけるメモリの故障診断の手順を示した説明図である。
【図１０】変形例による半導体集積回路におけるメモリの故障診断の手順を示した説明図である。
【図１１】変形例による半導体集積回路におけるメモリの故障診断の手順を示した説明図である。
【符号の説明】
【０１２９】
１００  ＢＩＳＴ回路
１０１  ＢＩＳＴ制御回路
１０２  データ生成器
１０３  アドレス生成器
１０４  制御信号生成器
１０５  結果解析器
１０６  診断データ保存回路
１２０  メモリカラー
１２１  メモリセル
１２２  メモリ出力解析回路
２０３、３０３、３０４  取り込みレジスタ
２０４、２１０、３０７、３０８  比較回路
２０６  フラグレジスタ
２０９  出力パターン保存レジスタ
２１１  連続不良フラグレジスタ
３０５、３０６  保存レジスタ
３１１  比較状態レジスタ
【図１】
0004455623.tif 000002
【図２】
0004455623.tif 000003
【図３】
0004455623.tif 000004
【図４】
0004455623.tif 000005
【図５】
0004455623.tif 000006
【図６】
0004455623.tif 000007
【図７】
0004455623.tif 000008
【図８】
0004455623.tif 000009
【図９】
0004455623.tif 000010
【図１０】
0004455623.tif 000011
【図１１】
0004455623.tif 000012