(57)【特許請求の範囲】
【請求項１】
２入力排他的論理和否定回路または２入力排他的論理和回路により構成され、第１の入力端子より入力される第１の信号を一方の入力信号とする２入力演算回路と、
前記２入力演算回路の出力信号を反転する反転器と、
前記反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って前記２入力演算回路に他方の入力信号として伝達するスイッチ回路と、
前記２入力演算回路の出力信号および前記反転器の出力信号の少なくとも一方を出力可能な出力端子とにより構成される基本回路ブロックを有し、
前記第１〜第３の入力端子を含む入力端子群と、
前記出力端子を含む出力端子群と、
前記入力端子群、前記出力端子群および前記基本回路ブロックに電気的に接続された半導体演算回路とを有し、
前記入力端子群より入力される入力信号に応じて、前記入力信号の論理演算を行う組み合わせ論理回路にも、前記入力信号の順序演算を行う順序回路にもなり得る機能を備えるとともに、前記基本回路ブロックを用いることで、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする機能可変情報処理装置。
【請求項２】
前記半導体演算回路は、前記入力端子群より入力される入力信号の何れかを選択的に出力する出力スイッチ回路を有することを特徴とする請求項１に記載の機能可変情報処理装置。
【請求項３】
第１および第２の基本回路ブロックを備え、
前記第１の基本回路ブロックは、第１の２入力排他的論理和否定回路または第１の２入力排他的論理和回路により構成され、第１の入力端子より入力される第１の信号を一方の入力信号とする第１の２入力演算回路と、
前記第１の２入力演算回路の出力信号を反転する第１の反転器と、
前記第１の反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って、前記第１の２入力演算回路に他方の入力信号として伝達する第１のスイッチ回路とを有し、
前記第１の２入力演算回路の出力信号または前記第１の反転器の出力信号を第１の基本回路ブロックの出力信号として出力し、
前記第２の基本回路ブロックは、第２の２入力排他的論理和否定回路または第２の２入力排他的論理和回路により構成され、第４の入力端子より入力される第４の信号を一方の入力信号とする第２の２入力演算回路と、
前記第２の２入力演算回路の出力信号を反転する第２の反転器と、
前記第２の反転器の出力信号または前記第１の基本回路ブロックの出力信号を、第５の入力端子より入力される第５の信号に従って前記第２の２入力演算回路に他方の入力信号として伝達する第２のスイッチ回路とを有し、
前記第２の２入力演算回路の出力信号または前記第２の反転器の出力信号を、第１の外部出力端子を介して出力し、
前記半導体演算回路は、前記第１の２入力演算回路の出力信号および前記第１の反転器の出力信号の少なくとも一方に従って、第６の入力端子より入力される第６の信号または第７の入力端子より入力される第７の信号を第２の外部出力端子に対して伝達し、
前記第１〜第７の入力端子より入力される入力信号に応じて、前記入力信号の全加算演算を行い演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする請求項１に記載の機能可変情報処理装置。
【請求項４】
第１および第２の基本回路ブロックを備え、
前記第１の基本回路ブロックは、第１の入力端子より入力される第１の信号を一方の入力信号とする第１の２入力排他的論理和否定回路と、
前記第１の２入力排他的論理和否定回路の出力信号を反転する第１の反転器と、
前記第１の反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って前記第１の２入力排他的論理和否定回路に他方の入力信号として伝達する第１のスイッチ回路とを有し、
前記第２の基本回路ブロックは、第４の入力端子より入力される第４の信号を一方の入力信号とし、第１の外部出力端子を介して出力信号を出力する第２の２入力排他的論理和否定回路と、
前記第２の２入力排他的論理和否定回路の出力信号を反転する第２の反転器と、
前記第２の反転器の出力信号または前記第１の２入力排他的論理和否定回路の出力信号を、第５の入力端子より入力される第５の信号に従って前記第２の２入力排他的論理和否定回路に他方の入力信号として伝達する第２のスイッチ回路とを有し、
前記半導体演算回路は、前記第１の２入力排他的論理和否定回路の出力信号および前記第１の反転器の出力信号の少なくとも一方に従って、第６の入力端子より入力される第６の信号または第７の入力端子より入力される第７の信号を第２の外部出力端子に対して伝達し、
前記第１〜第７の入力端子より入力される入力信号に応じて、前記入力信号の全加算演算を行い演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする請求項１に記載の機能可変情報処理装置。
【請求項５】
第１および第２の基本回路ブロックを備え、
前記第１の基本回路ブロックは、第１の入力端子より入力される第１の信号を一方の入力信号とする２入力排他的論理和否定回路と、
前記２入力排他的論理和否定回路の出力信号を反転する第１の反転器と、
前記第１の反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って前記２入力排他的論理和否定回路に他方の入力信号として伝達する第１のスイッチ回路とを有し、
前記第２の基本回路ブロックは、第４の入力端子より入力される第４の信号を一方の入力信号とする２入力排他的論理和回路と、
前記２入力排他的論理和回路の出力信号を反転するとともに、第１の外部出力端子を介して出力信号を出力する第２の反転器と、
前記第２の反転器の出力信号または前記２入力排他的論理和否定回路の出力信号を、第５の入力端子より入力される第５の信号に従って前記２入力排他的論理和回路に他方の入力信号として伝達する第２のスイッチ回路とを有し、
前記半導体演算回路は、前記２入力排他的論理和否定回路の出力信号および前記第１の反転器の出力信号の少なくとも一方に従って、第６の入力端子より入力される第６の信号または第７の入力端子より入力される第７の信号を第２の外部出力端子に対して伝達し、
前記第１〜第７の入力端子より入力される入力信号に応じて、入力信号の全加算演算を行い演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする請求項１に記載の機能可変情報処理装置。
【請求項６】
第１および第２の基本回路ブロックを備え、
前記第１の基本回路ブロックは、第１の入力端子より入力される第１の信号を一方の入力信号とする２入力排他的論理和回路と、
前記２入力排他的論理和回路の出力信号を反転する第１の反転器と、
前記第１の反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って前記２入力排他的論理和回路に他方の入力信号として伝達する第１のスイッチ回路とを有し、
前記第２の基本回路ブロックは、第４の入力端子より入力される第４の信号を一方の入力信号とし、第１の外部出力端子を介して出力信号を出力する２入力排他的論理和否定回路と、
前記２入力排他的論理和否定回路の出力信号を反転する第２の反転器と、
前記第２の反転器の出力信号または前記第１の反転器の出力信号を、第５の入力端子より入力される第５の信号に従って前記２入力排他的論理和否定回路に他方の入力信号として伝達する第２のスイッチ回路とを有し、
前記半導体演算回路は、前記２入力排他的論理和回路の出力信号および前記第１の反転器の出力信号の少なくとも一方に従って、第６の入力端子より入力される第６の信号または第７の入力端子より入力される第７の信号を第２の外部出力端子に対して伝達し、
前記第１〜第７の入力端子より入力される入力信号に応じて、前記入力信号の全加算演算を行い演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする請求項１に記載の機能可変情報処理装置。
【請求項７】
第１および第２の基本回路ブロックを備え、
前記第１の基本回路ブロックは、第１の入力端子より入力される第１の信号を一方の入力信号とする第１の２入力排他的論理和回路と、
前記第１の２入力排他的論理和回路の出力信号を反転する第１の反転器と、
前記第１の反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って前記第１の２入力排他的論理和回路に他方の入力信号として伝達する第１のスイッチ回路とを有し、
前記第２の基本回路ブロックは、第４の入力端子より入力される第４の信号を一方の入力信号とする第２の２入力排他的論理和回路と、
前記第２の２入力排他的論理和回路の出力信号を反転するとともに、第１の外部出力端子を介して出力信号を出力する第２の反転器と、
前記第２の反転器の出力信号または前記第１の反転器の出力信号を、第５の入力端子より入力される第５の信号に従って前記第２の２入力排他的論理和回路に他方の入力信号として伝達する第２のスイッチ回路とを有し、
前記半導体演算回路は、前記第１の２入力排他的論理和回路の出力信号および前記第１の反転器の出力信号の少なくとも一方に従って、第６の入力端子より入力される第６の信号または第７の入力端子より入力される第７の信号を第２の外部出力端子に対して伝達し、
前記第１〜第７の入力端子より入力される入力信号に応じて、前記入力信号の全加算演算を行い演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする請求項１に記載の機能可変情報処理装置。
【請求項８】
第１および第２の基本回路ブロックを備え、
前記第１の基本回路ブロックは、第１の入力端子より入力される第１の信号を一方の入力信号とする第１の２入力排他的論理和否定回路と、
前記第１の２入力排他的論理和否定回路の出力信号を反転する第１の反転器と、
前記第１の反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って前記第１の２入力排他的論理和否定回路に他方の入力信号として伝達する第１のスイッチ回路とを有し、
前記第２の基本回路ブロックは、第４の入力端子より入力される第４の信号を一方の入力信号とする第２の２入力排他的論理和否定回路と、
前記第２の２入力排他的論理和否定回路の出力信号を反転するとともに、第１の外部出力端子を介して出力信号を出力する第２の反転器と、
前記第２の反転器の出力信号または前記第１の反転器の出力信号を、第５の入力端子より入力される第５の信号に従って前記第２の２入力排他的論理和否定回路に他方の入力信号として伝達する第２のスイッチ回路とを有し、
前記半導体演算回路は、前記第１の２入力排他的論理和否定回路の出力信号および前記第１の反転器の出力信号の少なくとも一方に従って、第６の入力端子より入力される第６の信号または第７の入力端子より入力される第７の信号を第２の外部出力端子に対して伝達し、
前記第１〜第７の入力端子より入力される入力信号に応じて、前記入力信号の全加算演算を行い演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする請求項１に記載の機能可変情報処理装置。
【請求項９】
第１および第２の基本回路ブロックを備え、
前記第１の基本回路ブロックは、第１の入力端子より入力される第１の信号を一方の入力信号とする２入力排他的論理和否定回路と、
前記２入力排他的論理和否定回路の出力信号を反転する第１の反転器と、
前記第１の反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って前記２入力排他的論理和否定回路に他方の入力信号として伝達する第１のスイッチ回路とを有し、
前記第２の基本回路ブロックは、第４の入力端子より入力される第４の信号を一方の入力信号とし、第１の外部出力端子を介して出力信号を出力する２入力排他的論理和回路と、
前記２入力排他的論理和回路の出力信号を反転する第２の反転器と、
前記第２の反転器の出力信号または前記第１の反転器の出力信号を、第５の入力端子より入力される第５の信号に従って前記２入力排他的論理和回路に他方の入力信号として伝達する第２のスイッチ回路とを有し、
前記半導体演算回路は、前記２入力排他的論理和否定回路の出力信号および前記第１の反転器の出力信号の少なくとも一方に従って、第６の入力端子より入力される第６の信号または第７の入力端子より入力される第７の信号を第２の外部出力端子に対して伝達し、
前記第１〜第７の入力端子より入力される入力信号に応じて、前記入力信号の全加算演算を行い演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする請求項１に記載の機能可変情報処理装置。
【請求項１０】
第１および第２の基本回路ブロックを備え、
前記第１の基本回路ブロックは、第１の入力端子より入力される第１の信号を一方の入力信号とする２入力排他的論理和回路と、
前記２入力排他的論理和回路の出力信号を反転する第１の反転器と、
前記第１の反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って前記２入力排他的論理和回路に他方の入力信号として伝達する第１のスイッチ回路とを有し、
前記第２の基本回路ブロックは、第４の入力端子より入力される第４の信号を一方の入力信号とする２入力排他的論理和否定回路と、
前記２入力排他的論理和否定回路の出力信号を反転するとともに、第１の外部出力端子を介して出力信号を出力する第２の反転器と、
前記第２の反転器の出力信号または前記２入力排他的論理和回路の出力信号を、第５の入力端子より入力される第５の信号に従って前記２入力排他的論理和否定回路に他方の入力信号として伝達する第２のスイッチ回路とを有し、
前記半導体演算回路は、前記２入力排他的論理和回路の出力信号および前記第１の反転器の出力信号の少なくとも一方に従って、第６の入力端子より入力される第６の信号または第７の入力端子より入力される第７の信号を第２の外部出力端子に対して伝達し、
前記第１〜第７の入力端子より入力される入力信号に応じて、前記入力信号の全加算演算を行い演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする請求項１に記載の機能可変情報処理装置。
【請求項１１】
第１および第２の基本回路ブロックを備え、
前記第１の基本回路ブロックは、第１の入力端子より入力される第１の信号を一方の入力信号とする第１の２入力排他的論理和回路と、
前記第１の２入力排他的論理和回路の出力信号を反転する第１の反転器と、
前記第１の反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って前記第１の２入力排他的論理和回路に他方の入力信号として伝達する第１のスイッチ回路とを有し、
前記第２の基本回路ブロックは、第４の入力端子より入力される第４の信号を一方の入力信号とし、第１の外部出力端子を介して出力信号を出力する第２の２入力排他的論理和回路と、
前記第２の２入力排他的論理和回路の出力信号を反転する第２の反転器と、
前記第２の反転器の出力信号または前記第１の２入力排他的論理和回路の出力信号を、第５の入力端子より入力される第５の信号に従って前記第２の２入力排他的論理和回路に他方の入力信号として伝達する第２のスイッチ回路とを有し、
前記半導体演算回路は、前記第１の２入力排他的論理和回路の出力信号および前記第１の反転器の出力信号の少なくとも一方に従って、第６の入力端子より入力される第６の信号または第７の入力端子より入力される第７の信号を第２の外部出力端子に対して伝達し、
前記第１〜第７の入力端子より入力される入力信号に応じて、前記入力信号の全加算演算を行い演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする請求項１に記載の機能可変情報処理装置。
【請求項１２】
第３の２入力排他的論理和否定回路または第３の２入力排他的論理和回路により構成され、出力端子が第１〜第７の入力端子の少なくとも１つに電気的に接続された第３の２入力演算回路をさらに備え、
前記第３の２入力演算回路に入力信号を入力するための入力端子および前記第１〜第７の入力端子より入力される入力信号に応じて、前記入力信号の組の加算演算または減算演算を行い、演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする請求項３に記載の機能可変情報処理装置。
【請求項１３】
請求項３に記載の機能可変情報処理装置を複数有し、それらを直接または半導体演算回路を介して電気的に互いに接続して、前記機能可変情報処理装置に対して入力信号が外部から入力可能な複数の入力端子により新たな入力端子群を形成し、前記機能可変情報処理装置から出力信号を外部に出力可能な複数の出力端子により新たな出力端子群を形成し、
前記入力端子群より入力される入力信号に応じて、組み合わせ論理回路にも順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする機能可変情報処理装置。
【請求項１４】
第１の入力端子より入力される第１の信号を一方の入力信号とし、前記第１の信号に応じて、前記第１の信号と他方の入力信号との所定の論理演算の演算結果または前記他方の入力信号を反転した信号を出力する２入力演算回路と、
前記２入力演算回路の出力信号を反転する反転器と、
第３の入力端子より入力される第３の信号に応じて、前記反転器の出力信号または第２の入力端子より入力される第２の信号を、前記２入力演算回路に他方の入力信号として選択的に供給するスイッチ回路と、
前記２入力演算回路の出力信号および前記反転器の出力信号の少なくとも一方を出力可能な出力端子とにより構成される基本回路ブロックを有し、
前記基本回路ブロックは、前記第１〜第３の入力端子より入力される入力信号に応じて、組み合わせ論理回路にも順序回路にもなり得るとともに、前記組み合わせ論理回路および前記順序回路としてそれぞれ機能するための半導体回路素子において、共通な回路素子を共有したことを特徴とする機能可変情報処理装置。
【請求項１５】
複数の前記基本回路ブロックを有し、
従属接続する際には、前段の前記基本回路ブロックの前記出力端子と、後段の前記基本回路ブロックの前記第２の入力端子とを接続したことを特徴とする請求項１４に記載の機能可変情報処理装置。
【請求項１６】
前記２入力演算回路は、２入力排他的論理和否定回路または２入力排他的論理和回路であることを特徴とする請求項１５に記載の機能可変情報処理装置。
【請求項１７】
前記基本回路ブロックは、前記第１の入力端子より入力される入力信号に応じて、加算回路またはラッチ回路として機能することを特徴とする請求項１６に記載の機能可変情報処理装置。
【請求項１８】
入力される信号に対して所定の処理を行う半導体演算回路と、
前記半導体演算回路の出力信号を出力可能な外部出力端子とをさらに有し、
前記半導体演算回路は、前記第１〜第３の入力端子または外部入力端子より入力される入力信号、前記２入力演算回路の出力信号および前記反転器の出力信号の少なくとも１つの信号に対して前記所定の処理を行うことを特徴とする請求項１７に記載の機能可変情報処理装置。
【請求項１９】
前記半導体演算回路は、前記２入力演算回路の出力信号および前記反転器の出力信号の少なくとも一方に応じて、前記第１〜第３の入力端子または前記外部入力端子より入力される入力信号を出力する出力スイッチ回路を有することを特徴とする請求項１８に記載の機能可変情報処理装置。
【発明の詳細な説明】
技術分野
本発明は、機能可変情報処理装置に関するものである。
背景技術
従来、回路構成を定義することにより回路構成が変更可能な機能可変情報処理回路があった。また、前記機能可変情報処理回路を用いた機能可変情報処理装置があった。従来の機能可変情報処理装置にて用いられる機能可変情報処理回路を構成する論理モジュールは、論理モジュール内の演算回路のある部分が組み合わせ論理演算を行い、演算回路の別のある部分が順序演算を行う方式で、所望の処理を行う情報処理回路を構成していた。すなわち、従来の機能可変情報処理回路を構成する論理モジュールは、組み合わせ論理演算を行う部分と、組み合わせ論理演算を行う部分とは異なる順序演算を行う部分とをそれぞれ有し構成されていた。
そのため、前記論理モジュールがある組み合わせ論理演算に用いられる（組み合わせ論理演算を行う部分を使用する）ときには、演算回路の順序演算を行う部分は使用されることがなく、同様に、前記論理モジュールがある順序演算に用いられる（順序演算を行う部分を使用する）ときには、演算回路の組み合わせ論理演算を行う部分は使用されることがない。したがって、機能可変情報処理回路を用いて所望の処理を行う機能可変情報処理装置を構成する際、機能可変情報処理装置の資源を有効に活用しておらず、無駄が生じていた。
この問題を解決する論理モジュールとして、日本国特開平９−２８４１２４号に記載された発明がある（以下、「従来例」と呼ぶ）。前記従来例では、論理モジュールが２、２００個を越えるブール代数の組み合わせ論理演算機能を遂行するように、又はＤ形ラッチ或いはＤ形フリップフロップの順序演算機能を遂行するように構成されており、それを使って組み合わせ論理回路と順序回路との両方を形成し、ゲートアレイ上のスペースを効率よく利用するものである。
しかしながら、前記従来例の論理モジュールは、３つの２入力マルチプレクサと、反転入力付きの３つの２入力マルチプレクサとにより構成されており、合計で４２個のトランジスタを使用している。１つの論理モジュールを構成するトランジスタ数が少ないほど、より多くの論理モジュールを１つのＬＳＩチップ上に集積することができ、高性能・高機能な情報処理装置を実現することができる。したがって、論理モジュールを構成するトランジスタ数は、より少ないことが望まれる。
発明の開示
本発明の解決しようとする課題は、機能可変情報処理装置を構成する論理モジュールをより多く、すなわち高い集積度で集積するために、使用するトランジスタ数が一層少ない論理モジュールを使用した機能可変情報処理装置を提供することである。
本発明の別の解決しようとする課題は、組み合わせ論理回路または順序回路のいずれをも、同一の論理モジュールで実現し、機能可変情報処理装置の資源を有効に活用することである。
本発明の機能可変情報処理装置は、２入力排他的論理和否定回路または２入力排他的論理和回路により構成され、第１の入力端子より入力される第１の信号を一方の入力信号とする２入力演算回路と、前記２入力演算回路の出力信号を反転する反転器と、前記反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って前記２入力演算回路に他方の入力信号として伝達するスイッチ回路と、前記２入力演算回路の出力信号および前記反転器の出力信号の少なくとも一方を出力可能な出力端子とにより構成される基本回路ブロックを有し、前記第１〜第３の入力端子を含む入力端子群と、前記出力端子を含む出力端子群と、前記入力端子群、前記出力端子群および前記基本回路ブロックに電気的に接続された半導体演算回路とを有し、前記入力端子群より入力される入力信号に応じて、前記入力信号の論理演算を行う組み合わせ論理回路にも、前記入力信号の順序演算を行う順序回路にもなり得る機能を備えるとともに、前記基本回路ブロックを用いることで、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする。
本発明の機能可変情報処理装置の他の態様では、前記半導体演算回路は、前記入力端子群より入力される入力信号の何れかを選択的に出力する出力スイッチ回路を有することを特徴とする。
本発明の機能可変情報処理装置の他の態様では、第１および第２の基本回路ブロックを備え、前記第１の基本回路ブロックは、第１の２入力排他的論理和否定回路または第１の２入力排他的論理和回路により構成され、第１の入力端子より入力される第１の信号を一方の入力信号とする第１の２入力演算回路と、前記第１の２入力演算回路の出力信号を反転する第１の反転器と、前記第１の反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って、前記第１の２入力演算回路に他方の入力信号として伝達する第１のスイッチ回路とを有し、前記第１の２入力演算回路の出力信号または前記第１の反転器の出力信号を第１の基本回路ブロックの出力信号として出力し、前記第２の基本回路ブロックは、第２の２入力排他的論理和否定回路または第２の２入力排他的論理和回路により構成され、第４の入力端子より入力される第４の信号を一方の入力信号とする第２の２入力演算回路と、前記第２の２入力演算回路の出力信号を反転する第２の反転器と、前記第２の反転器の出力信号または前記第１の基本回路ブロックの出力信号を、第５の入力端子より入力される第５の信号に従って前記第２の２入力演算回路に他方の入力信号として伝達する第２のスイッチ回路とを有し、前記第２の２入力演算回路の出力信号または前記第２の反転器の出力信号を、第１の外部出力端子を介して出力し、前記半導体演算回路は、前記第１の２入力演算回路の出力信号および前記第１の反転器の出力信号の少なくとも一方に従って、第６の入力端子より入力される第６の信号または第７の入力端子より入力される第７の信号を第２の外部出力端子に対して伝達し、前記第１〜第７の入力端子より入力される入力信号に応じて、前記入力信号の全加算演算を行い演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする。
本発明の機能可変情報処理装置の他の態様では、第１および第２の基本回路ブロックを備え、前記第１の基本回路ブロックは、第１の入力端子より入力される第１の信号を一方の入力信号とする第１の２入力排他的論理和否定回路と、前記第１の２入力排他的論理和否定回路の出力信号を反転する第１の反転器と、前記第１の反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って前記第１の２入力排他的論理和否定回路に他方の入力信号として伝達する第１のスイッチ回路とを有し、前記第２の基本回路ブロックは、第４の入力端子より入力される第４の信号を一方の入力信号とし、第１の外部出力端子を介して出力信号を出力する第２の２入力排他的論理和否定回路と、前記第２の２入力排他的論理和否定回路の出力信号を反転する第２の反転器と、前記第２の反転器の出力信号または前記第１の２入力排他的論理和否定回路の出力信号を、第５の入力端子より入力される第５の信号に従って前記第２の２入力排他的論理和否定回路に他方の入力信号として伝達する第２のスイッチ回路とを有し、前記半導体演算回路は、前記第１の２入力排他的論理和否定回路の出力信号および前記第１の反転器の出力信号の少なくとも一方に従って、第６の入力端子より入力される第６の信号または第７の入力端子より入力される第７の信号を第２の外部出力端子に対して伝達し、前記第１〜第７の入力端子より入力される入力信号に応じて、前記入力信号の全加算演算を行い演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする。
本発明の機能可変情報処理装置の他の態様では、第１および第２の基本回路ブロックを備え、前記第１の基本回路ブロックは、第１の入力端子より入力される第１の信号を一方の入力信号とする２入力排他的論理和否定回路と、前記２入力排他的論理和否定回路の出力信号を反転する第１の反転器と、前記第１の反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って前記２入力排他的論理和否定回路に他方の入力信号として伝達する第１のスイッチ回路とを有し、前記第２の基本回路ブロックは、第４の入力端子より入力される第４の信号を一方の入力信号とする２入力排他的論理和回路と、前記２入力排他的論理和回路の出力信号を反転するとともに、第１の外部出力端子を介して出力信号を出力する第２の反転器と、前記第２の反転器の出力信号または前記２入力排他的論理和否定回路の出力信号を、第５の入力端子より入力される第５の信号に従って前記２入力排他的論理和回路に他方の入力信号として伝達する第２のスイッチ回路とを有し、前記半導体演算回路は、前記２入力排他的論理和否定回路の出力信号および前記第１の反転器の出力信号の少なくとも一方に従って、第６の入力端子より入力される第６の信号または第７の入力端子より入力される第７の信号を第２の外部出力端子に対して伝達し、前記第１〜第７の入力端子より入力される入力信号に応じて、入力信号の全加算演算を行い演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする。
本発明の機能可変情報処理装置の他の態様では、第１および第２の基本回路ブロックを備え、前記第１の基本回路ブロックは、第１の入力端子より入力される第１の信号を一方の入力信号とする２入力排他的論理和回路と、前記２入力排他的論理和回路の出力信号を反転する第１の反転器と、前記第１の反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って前記２入力排他的論理和回路に他方の入力信号として伝達する第１のスイッチ回路とを有し、前記第２の基本回路ブロックは、第４の入力端子より入力される第４の信号を一方の入力信号とし、第１の外部出力端子を介して出力信号を出力する２入力排他的論理和否定回路と、前記２入力排他的論理和否定回路の出力信号を反転する第２の反転器と、前記第２の反転器の出力信号または前記第１の反転器の出力信号を、第５の入力端子より入力される第５の信号に従って前記２入力排他的論理和否定回路に他方の入力信号として伝達する第２のスイッチ回路とを有し、前記半導体演算回路は、前記２入力排他的論理和回路の出力信号および前記第１の反転器の出力信号の少なくとも一方に従って、第６の入力端子より入力される第６の信号または第７の入力端子より入力される第７の信号を第２の外部出力端子に対して伝達し、前記第１〜第７の入力端子より入力される入力信号に応じて、前記入力信号の全加算演算を行い演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする。
本発明の機能可変情報処理装置の他の態様では、第１および第２の基本回路ブロックを備え、前記第１の基本回路ブロックは、第１の入力端子より入力される第１の信号を一方の入力信号とする第１の２入力排他的論理和回路と、前記第１の２入力排他的論理和回路の出力信号を反転する第１の反転器と、前記第１の反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って前記第１の２入力排他的論理和回路に他方の入力信号として伝達する第１のスイッチ回路とを有し、前記第２の基本回路ブロックは、第４の入力端子より入力される第４の信号を一方の入力信号とする第２の２入力排他的論理和回路と、前記第２の２入力排他的論理和回路の出力信号を反転するとともに、第１の外部出力端子を介して出力信号を出力する第２の反転器と、前記第２の反転器の出力信号または前記第１の反転器の出力信号を、第５の入力端子より入力される第５の信号に従って前記第２の２入力排他的論理和回路に他方の入力信号として伝達する第２のスイッチ回路とを有し、前記半導体演算回路は、前記第１の２入力排他的論理和回路の出力信号および前記第１の反転器の出力信号の少なくとも一方に従って、第６の入力端子より入力される第６の信号または第７の入力端子より入力される第７の信号を第２の外部出力端子に対して伝達し、前記第１〜第７の入力端子より入力される入力信号に応じて、前記入力信号の全加算演算を行い演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする。
本発明の機能可変情報処理装置の他の態様では、第１および第２の基本回路ブロックを備え、前記第１の基本回路ブロックは、第１の入力端子より入力される第１の信号を一方の入力信号とする第１の２入力排他的論理和否定回路と、前記第１の２入力排他的論理和否定回路の出力信号を反転する第１の反転器と、前記第１の反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って前記第１の２入力排他的論理和否定回路に他方の入力信号として伝達する第１のスイッチ回路とを有し、前記第２の基本回路ブロックは、第４の入力端子より入力される第４の信号を一方の入力信号とする第２の２入力排他的論理和否定回路と、前記第２の２入力排他的論理和否定回路の出力信号を反転するとともに、第１の外部出力端子を介して出力信号を出力する第２の反転器と、前記第２の反転器の出力信号または前記第１の反転器の出力信号を、第５の入力端子より入力される第５の信号に従って前記第２の２入力排他的論理和否定回路に他方の入力信号として伝達する第２のスイッチ回路とを有し、前記半導体演算回路は、前記第１の２入力排他的論理和否定回路の出力信号および前記第１の反転器の出力信号の少なくとも一方に従って、第６の入力端子より入力される第６の信号または第７の入力端子より入力される第７の信号を第２の外部出力端子に対して伝達し、前記第１〜第７の入力端子より入力される入力信号に応じて、前記入力信号の全加算演算を行い演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする。
本発明の機能可変情報処理装置の他の態様では、第１および第２の基本回路ブロックを備え、前記第１の基本回路ブロックは、第１の入力端子より入力される第１の信号を一方の入力信号とする２入力排他的論理和否定回路と、前記２入力排他的論理和否定回路の出力信号を反転する第１の反転器と、前記第１の反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って前記２入力排他的論理和否定回路に他方の入力信号として伝達する第１のスイッチ回路とを有し、前記第２の基本回路ブロックは、第４の入力端子より入力される第４の信号を一方の入力信号とし、第１の外部出力端子を介して出力信号を出力する２入力排他的論理和回路と、前記２入力排他的論理和回路の出力信号を反転する第２の反転器と、前記第２の反転器の出力信号または前記第１の反転器の出力信号を、第５の入力端子より入力される第５の信号に従って前記２入力排他的論理和回路に他方の入力信号として伝達する第２のスイッチ回路とを有し、前記半導体演算回路は、前記２入力排他的論理和否定回路の出力信号および前記第１の反転器の出力信号の少なくとも一方に従って、第６の入力端子より入力される第６の信号または第７の入力端子より入力される第７の信号を第２の外部出力端子に対して伝達し、前記第１〜第７の入力端子より入力される入力信号に応じて、前記入力信号の全加算演算を行い演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする。
本発明の機能可変情報処理装置の他の態様では、第１および第２の基本回路ブロックを備え、前記第１の基本回路ブロックは、第１の入力端子より入力される第１の信号を一方の入力信号とする２入力排他的論理和回路と、前記２入力排他的論理和回路の出力信号を反転する第１の反転器と、前記第１の反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って前記２入力排他的論理和回路に他方の入力信号として伝達する第１のスイッチ回路とを有し、前記第２の基本回路ブロックは、第４の入力端子より入力される第４の信号を一方の入力信号とする２入力排他的論理和否定回路と、前記２入力排他的論理和否定回路の出力信号を反転するとともに、第１の外部出力端子を介して出力信号を出力する第２の反転器と、前記第２の反転器の出力信号または前記２入力排他的論理和回路の出力信号を、第５の入力端子より入力される第５の信号に従って前記２入力排他的論理和否定回路に他方の入力信号として伝達する第２のスイッチ回路とを有し、前記半導体演算回路は、前記２入力排他的論理和回路の出力信号および前記第１の反転器の出力信号の少なくとも一方に従って、第６の入力端子より入力される第６の信号または第７の入力端子より入力される第７の信号を第２の外部出力端子に対して伝達し、前記第１〜第７の入力端子より入力される入力信号に応じて、前記入力信号の全加算演算を行い演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする。
本発明の機能可変情報処理装置の他の態様では、第１および第２の基本回路ブロックを備え、前記第１の基本回路ブロックは、第１の入力端子より入力される第１の信号を一方の入力信号とする第１の２入力排他的論理和回路と、前記第１の２入力排他的論理和回路の出力信号を反転する第１の反転器と、前記第１の反転器の出力信号または第２の入力端子より入力される第２の信号を、第３の入力端子より入力される第３の信号に従って前記第１の２入力排他的論理和回路に他方の入力信号として伝達する第１のスイッチ回路とを有し、前記第２の基本回路ブロックは、第４の入力端子より入力される第４の信号を一方の入力信号とし、第１の外部出力端子を介して出力信号を出力する第２の２入力排他的論理和回路と、前記第２の２入力排他的論理和回路の出力信号を反転する第２の反転器と、前記第２の反転器の出力信号または前記第１の２入力排他的論理和回路の出力信号を、第５の入力端子より入力される第５の信号に従って前記第２の２入力排他的論理和回路に他方の入力信号として伝達する第２のスイッチ回路とを有し、前記半導体演算回路は、前記第１の２入力排他的論理和回路の出力信号および前記第１の反転器の出力信号の少なくとも一方に従って、第６の入力端子より入力される第６の信号または第７の入力端子より入力される第７の信号を第２の外部出力端子に対して伝達し、前記第１〜第７の入力端子より入力される入力信号に応じて、前記入力信号の全加算演算を行い演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする。
本発明の機能可変情報処理装置の他の態様では、第３の２入力排他的論理和否定回路または第３の２入力排他的論理和回路により構成され、出力端子が第１〜第７の入力端子の少なくとも１つに電気的に接続された第３の２入力演算回路をさらに備え、前記第３の２入力演算回路に入力信号を入力するための入力端子および前記第１〜第７の入力端子より入力される入力信号に応じて、前記入力信号の組の加算演算または減算演算を行い、演算結果を出力する組み合わせ論理回路にも、前記入力信号を一時的に保持し遅延させて出力する順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする。
本発明の機能可変情報処理装置の他の態様では、前述した機能可変情報処理装置を複数有し、それらを直接または半導体演算回路を介して電気的に互いに接続して、前記機能可変情報処理装置に対して入力信号が外部から入力可能な複数の入力端子により新たな入力端子群を形成し、前記機能可変情報処理装置から出力信号を外部に出力可能な複数の出力端子により新たな出力端子群を形成し、前記入力端子群より入力される入力信号に応じて、組み合わせ論理回路にも順序回路にもなり得る機能を備えるとともに、前記組み合わせ論理回路と前記順序回路とを構成するための半導体回路素子群において、前記組み合わせ論理回路と前記順序回路との共通部分を兼用したことを特徴とする。
本発明の機能可変情報処理装置の他の態様では、第１の入力端子より入力される第１の信号を一方の入力信号とし、前記第１の信号に応じて、前記第１の信号と他方の入力信号との所定の論理演算の演算結果または前記他方の入力信号を反転した信号を出力する２入力演算回路と、前記２入力演算回路の出力信号を反転する反転器と、第３の入力端子より入力される第３の信号に応じて、前記反転器の出力信号または第２の入力端子より入力される第２の信号を、前記２入力演算回路に他方の入力信号として選択的に供給するスイッチ回路と、前記２入力演算回路の出力信号および前記反転器の出力信号の少なくとも一方を出力可能な出力端子とにより構成される基本回路ブロックを有し、前記基本回路ブロックは、前記第１〜第３の入力端子より入力される入力信号に応じて、組み合わせ論理回路にも順序回路にもなり得るとともに、前記組み合わせ論理回路および前記順序回路としてそれぞれ機能するための半導体回路素子において、共通な回路素子を共有したことを特徴とする。
本発明の機能可変情報処理装置の他の態様では、複数の前記基本回路ブロックを有し、従属接続する際には、前段の前記基本回路ブロックの前記出力端子と、後段の前記基本回路ブロックの前記第２の入力端子とを接続したことを特徴とする。
本発明の機能可変情報処理装置の他の態様では、前記２入力演算回路は、２入力排他的論理和否定回路または２入力排他的論理和回路であることを特徴とする。
本発明の機能可変情報処理装置の他の態様では、前記基本回路ブロックは、前記第１の入力端子より入力される入力信号に応じて、加算回路またはラッチ回路として機能することを特徴とする。
本発明の機能可変情報処理装置の他の態様では、入力される信号に対して所定の処理を行う半導体演算回路と、前記半導体演算回路の出力信号を出力可能な外部出力端子とをさらに有し、前記半導体演算回路は、前記第１〜第３の入力端子または外部入力端子より入力される入力信号、前記２入力演算回路の出力信号および前記反転器の出力信号の少なくとも１つの信号に対して前記所定の処理を行うことを特徴とする。
本発明の機能可変情報処理装置の他の態様では、前記半導体演算回路は、前記２入力演算回路の出力信号および前記反転器の出力信号の少なくとも一方に応じて、前記第１〜第３の入力端子または前記外部入力端子より入力される入力信号を出力する出力スイッチ回路を有することを特徴とする。
発明を実施するための最良の形態
以下に実施例をあげ、本発明を詳細に説明するが、本発明がこれら実施例に限定されないことは言うまでもない。しかし、本発明の特徴、性質、および種々の利益は、添付図面と次の好適な実施例の詳細な説明によってもっと明確になるであろう。
以下、本発明の実施形態を図面に基づいて説明する。
（第１の実施形態）
本発明の第１の実施形態による機能可変情報処理装置を構成する論理モジュールについて、構成および動作を説明する。
図１は、第１の実施形態における論理モジュールの一構成例を示す図である。
図１において、スイッチ回路１１ａは入力端子Ａより入力される信号Ｓａを出力するか否か切り替えるものであり、スイッチ回路１１ｂは反転器１６の出力信号を出力するか否か切り替えるものである。スイッチ回路１１ａおよび１１ｂは、入力端子Ｄより入力される信号Ｓｄに従ってどちらか一方が選択的にオンになる仕組みで、信号Ｓａまたは反転器１６の出力信号を２入力排他的論理和否定回路１４に一方の入力信号として伝達する。２入力排他的論理和否定回路１４の他方の入力信号は、入力端子Ｅより入力される信号Ｓｅである。２入力排他的論理和否定回路１４の出力信号（２入力排他的論理和否定回路１４による演算結果として出力される信号）は、反転器１６に入力信号として入力される。
スイッチ回路１２ａは反転器１７の出力信号を出力するか否か切り替えるものであり、スイッチ回路１２ｂは２入力排他的論理和否定回路１４の出力信号を出力するか否か切り替えるものである。スイッチ回路１２ａおよび１２ｂは、入力端子Ｆより入力される信号Ｓｆに従って選択的にオンになる仕組みで、反転器１７の出力信号または２入力排他的論理和否定回路１４の出力信号を２入力排他的論理和否定回路１５に一方の入力信号として伝達する。２入力排他的論理和否定回路１５の他方の入力信号は、入力端子Ｇより入力される信号Ｓｇである。２入力排他的論理和否定回路１５の出力信号は、反転器１７に入力信号として入力される。
また、２入力排他的論理和否定回路１５の出力端子と論理モジュール１０の出力端子Ｘとが接続されており、２入力排他的論理和否定回路１５の出力信号は、論理モジュール１０の出力信号Ｓｘとして出力される。また、２入力排他的論理和否定回路１４の出力信号は、スイッチ回路１３ａ、１３ｂにそれぞれ供給される。スイッチ回路１３ａおよび１３ｂは、２入力排他的論理和否定回路１４の出力信号により制御され、入力端子Ｂより入力される信号Ｓｂまたは入力端子Ｃより入力される信号Ｓｃを選択的に出力端子Ｙに対して伝達する。これにより、選択的に伝達された信号Ｓｂまたは信号Ｓｃが、論理モジュール１０の出力信号Ｓｙとして出力端子Ｙより出力される。
図１において、スイッチ回路１１ａと１２ｂとがオンになり、スイッチ回路１１ｂと１２ａとがオフになるように、入力端子Ｄよりスイッチ回路１１ａ、１１ｂに論理高（ハイレベルの信号）を印加するとともに、入力端子Ｆよりスイッチ回路１２ａ、１２ｂに論理低（ロウレベルの信号）を印加する。さらに、入力端子Ａより入力信号Ｉａを入力し、入力端子Ｂ、Ｅの両方より入力信号Ｉｂを入力し、同様に、入力端子Ｃ、Ｇの両方より入力信号Ｉｃを入力する。このとき、入力信号Ｉａ、Ｉｂ、Ｉｃの和および桁上げが、出力信号Ｓｘ（和）、Ｓｙ（桁上げ）として出力端子Ｘ、Ｙからそれぞれ出力される。すなわち、論理モジュール１０は組み合わせ論理回路の全加算回路として動作する。
具体的には、入力信号Ｉａと入力信号Ｉｂとが２入力排他的論理和否定回路１４にて演算され、さらに、２入力排他的論理和否定回路１４での演算結果（入力信号Ｉａと入力信号Ｉｂとの和の否定）と入力信号Ｉｃとが２入力排他的論理和否定回路１５にて演算される。そして、２入力排他的論理和否定回路１５での演算結果が出力信号Ｓｘとして出力端子Ｘから出力される。また、入力信号Ｉａと入力信号Ｉｂとの論理値が同じときにはスイッチ回路１３ａがオン、スイッチ回路１３ｂがオフになることで、入力信号Ｉｂが出力信号Ｓｙとして出力端子Ｙから出力され、異なるときにはスイッチ回路１３ａがオフ、スイッチ回路１３ｂがオンになることで、入力信号Ｉｃが出力信号Ｓｙとして出力端子Ｙから出力される。すなわち、入力信号Ｉａ、Ｉｂがともに“０”または“１”のときには、入力信号Ｉｃにはかかわらず、入力信号Ｉｂが入力信号Ｉａ、Ｉｂ、Ｉｃの桁上げとして出力端子Ｙから出力され、入力信号Ｉａ、Ｉｂの一方が“０”、他方が“１”のときには、入力信号Ｉｃが入力信号Ｉａ、Ｉｂ、Ｉｃの桁上げとして出力端子Ｙから出力される。
また、図１において、入力端子Ｅ、Ｇより２入力排他的論理和否定回路１４、１５に論理低をそれぞれ印加して、２入力排他的論理和否定回路１４、１５が実質的に反転器として動作するようにし、入力端子Ｄ、Ｆよりスイッチ回路１１ａ、１１ｂ、１２ａ、１２ｂにクロック信号を入力する。このとき、入力端子Ａより入力された入力信号Ｉａは、クロック信号に同期して遅延されて出力端子Ｘから出力信号Ｓｘとして出力される。すなわち、論理モジュール１０は順序回路の遅延回路（Ｄ形フリップフロップ）として動作する。なお、論理モジュール１０を順序回路の遅延回路として動作させるときは、入力端子Ｂ、Ｃより入力される入力信号は任意である。
以上、図１に示す論理モジュールが全加算回路（全加算器）として動作する場合と、遅延回路（Ｄ形フリップフロップ）として動作する場合とについて説明したが、図１に示す論理モジュールによる動作は、前述の２つの動作に限定されるものではない。本発明の第１の実施形態における論理モジュールは、入力端子Ａ〜Ｇより所定の入力信号を入力することにより、例えば、入力された入力信号の何れか１つを選択して出力するセレクタ回路などを含む種々の組み合わせ論理回路を実現し得ることは言うまでもない。
図２〜図４は、第１の実施形態における論理モジュールの他の構成例を示す図である。
図２〜図４に示す論理モジュール１０と前記図１に示した論理モジュール１０とは、入力端子Ｂ、Ｃよりそれぞれ入力される信号Ｓｂ、Ｓｃを出力端子Ｙに対して選択的に伝達するスイッチ回路１３ａ、１３ｂを制御する信号が異なり、図２〜図４に示す論理モジュール１０の構成と図１に示した論理モジュール１０の構成とはそれぞれ異なる。スイッチ回路１３ａ、１３ｂを制御する信号は、図２に示す論理モジュール１０では反転器１６の出力信号であり、図３および図４にそれぞれ示す論理モジュール１０では２入力排他的論理和否定回路１４の出力信号と反転器１６の出力信号との双方である。また、スイッチ回路１３ａ、１３ｂを制御する信号が異なるのに伴い、スイッチ回路１３ａ、１３ｂが動作する論理値（論理高、論理低）も供給される信号にあわせて異なるものとなっている。
なお、図２〜図４に示す論理モジュール１０の動作については、前記図１に示す論理モジュールの動作と同じである。
以上、説明したように第１の実施形態によれば、前記図１〜図４に示すように論理モジュール１０を構成することにより、組み合わせ論理回路である全加算回路と、順序回路である遅延回路との双方が、同一の論理モジュール１０により実現できる。さらに、全加算回路と遅延回路との各々を構成する半導体回路素子群の共通部分を兼用することにより、論理モジュール１０を構成するトランジスタ数を有効に減らすことができる。
ここで、図１〜図４に示した２入力排他的論理和否定回路１４、１５は、例えば、図３３Ａおよび図３３Ｂに示す回路により構成することができる。図３３Ａおよび図３３Ｂは、２入力排他的論理和否定回路の一構成例を示す図である。なお、図３３Ａおよび図３３Ｂにそれぞれ示す２入力排他的論理和否定回路の構成および動作については後述する。図３３Ａまたは図３３Ｂに示すような回路を用いることにより、２入力排他的論理和否定回路１４、１５をそれぞれ４つのトランジスタにより構成することが可能となり、論理モジュール１０を構成するトランジスタ数を有効に減らすことができる。
図１〜図４に示した第１の実施形態における論理モジュール１０では、論理モジュール１０を構成するために必要なトランジスタの数は１８個で良く、前述した従来例において必要なトランジスタ数である４２個に対して２分の１以下のトランジスタ数で前記従来例とほぼ同等な機能を実現することができる。
（第２の実施形態）
次に、本発明の第２の実施形態による機能可変情報処理装置を構成する論理モジュールについて、構成および動作を説明する。
図５は、第２の実施形態における論理モジュールの一構成例を示す図である。
図５において、スイッチ回路１１ａは入力端子Ａより入力される信号Ｓａを出力するか否か切り替えるものであり、スイッチ回路１１ｂは反転器１６の出力信号を出力するか否か切り替えるものである。スイッチ回路１１ａおよび１１ｂは、入力端子Ｄより入力される信号Ｓｄに従ってどちらか一方が選択的にオンになる仕組みで、信号Ｓａまたは反転器１６の出力信号を２入力排他的論理和否定回路１４に一方の入力信号として伝達する。２入力排他的論理和否定回路１４の他方の入力信号は、入力端子Ｅより入力される信号Ｓｅである。２入力排他的論理和否定回路１４の出力信号は、反転器１６に入力信号として入力される。
スイッチ回路１２ａは反転器１７の出力信号を出力するか否か切り替えるものであり、スイッチ回路１２ｂは２入力排他的論理和否定回路１４の出力信号を出力するか否か切り替えるものである。スイッチ回路１２ａおよび１２ｂは、入力端子Ｆより入力される信号Ｓｆに従って選択的にオンになる仕組みで、反転器１７の出力信号または２入力排他的論理和否定回路１４の出力信号を２入力排他的論理和回路１９に一方の入力信号として伝達する。２入力排他的論理和回路１９の他方の入力信号は、入力端子Ｇより入力される信号Ｓｇである。２入力排他的論理和回路１９の出力信号は、反転器１７に入力信号として入力される。
また、反転器１７の出力端子と論理モジュール１０の出力端子Ｘとが接続されており、反転器１７の出力信号は、論理モジュール１０の出力信号Ｓｘとして出力される。また、２入力排他的論理和否定回路１４の出力信号は、スイッチ回路１３ａ、１３ｂにそれぞれ供給される。スイッチ回路１３ａおよび１３ｂは、２入力排他的論理和否定回路１４の出力信号により制御され、入力端子Ｂより入力される信号Ｓｂまたは入力端子Ｃより入力される信号Ｓｃを出力端子Ｙに対して選択的に伝達する。これにより、選択的に伝達された信号Ｓｂまたは信号Ｓｃが、論理モジュール１０の出力信号Ｓｙとして出力端子Ｙより出力される。
図５において、スイッチ回路１１ａと１２ｂとがオンになり、スイッチ回路１１ｂと１２ａとがオフになるように、入力端子Ｄよりスイッチ回路１１ａ、１１ｂに論理高を印加するとともに、入力端子Ｆよりスイッチ回路１２ａ、１２ｂに論理低を印加する。さらに、入力端子Ａより入力信号Ｉａを入力し、入力端子Ｂ、Ｅの両方より入力信号Ｉｂを入力し、同様に、入力端子Ｃ、Ｇの両方より入力信号Ｉｃを入力する。このとき、入力信号Ｉａ、Ｉｂ、Ｉｃの和および桁上げが、出力信号Ｓｘ、Ｓｙとして出力端子Ｘ、Ｙからそれぞれ出力される。すなわち、論理モジュール１０は組み合わせ論理回路の全加算回路として動作する。
また、図５において、入力端子Ｅより２入力排他的論理和否定回路１４に論理低を印加し、入力端子Ｇより２入力排他的論理和回路１９に論理高を印加して、２入力排他的論理和否定回路１４および２入力排他的論理和回路１９が実質的に反転器として動作するようにし、入力端子Ｄ、Ｆよりスイッチ回路１１ａ、１１ｂ、１２ａ、１２ｂにクロック信号を入力する。このとき、入力端子Ａより入力された入力信号Ｉａは、クロック信号に同期して遅延されて出力端子Ｘから出力信号Ｓｘとして出力される。すなわち、論理モジュール１０は順序回路の遅延回路（Ｄ形フリップフロップ）として動作する。なお、論理モジュール１０を順序回路の遅延回路として動作させるときは、入力端子Ｂ、Ｃより入力される入力信号は任意である。
以上、図５に示す論理モジュールが全加算回路（全加算器）として動作する場合と、遅延回路（Ｄ形フリップフロップ）として動作する場合とについて説明したが、図５に示す論理モジュールによる動作は、前述の２つの動作に限定されるものではない。本発明の第２の実施形態における論理モジュールは、入力端子Ａ〜Ｇより所定の入力信号を入力することにより、例えば、入力された入力信号の何れか１つを選択して出力するセレクタ回路などを含む種々の組み合わせ論理回路を実現し得ることは言うまでもない。
図６〜図８は、第２の実施形態における論理モジュールの他の構成例を示す図である。
図６〜図８に示す論理モジュール１０と前記図５に示した論理モジュール１０とは、入力端子Ｂ、Ｃよりそれぞれ入力される信号Ｓｂ、Ｓｃを出力端子Ｙに対して選択的に伝達するスイッチ回路１３ａ、１３ｂを制御する信号が異なり、図６〜図８に示す論理モジュール１０の構成と図５に示した論理モジュール１０の構成とはそれぞれ異なる。スイッチ回路１３ａ、１３ｂを制御する信号は、図６に示す論理モジュール１０では反転器１６の出力信号であり、図７および図８にそれぞれ示す論理モジュール１０では２入力排他的論理和否定回路１４の出力信号と反転器１６の出力信号との双方である。また、スイッチ回路１３ａ、１３ｂを制御する信号が異なるのに伴い、スイッチ回路１３ａ、１３ｂが動作する論理値（論理高、論理低）も供給される信号にあわせて異なるものとなっている。
なお、図６〜図８に示す論理モジュール１０の動作については、前記図５に示す論理モジュールの動作と同じである。
以上、説明したように第２の実施形態によれば、前記図５〜図８に示すように論理モジュール１０を構成することにより、組み合わせ論理回路である全加算回路と、順序回路である遅延回路との双方が、同一の論理モジュール１０により実現できる。さらに、全加算回路と遅延回路との各々を構成する半導体回路素子群の共通部分を兼用することにより、論理モジュール１０を構成するトランジスタ数を有効に減らすことができる。
ここで、図５〜図８に示した２入力排他的論理和否定回路１４は、例えば、図３３Ａおよび図３３Ｂに示す回路により構成することができ、２入力排他的論理和回路１９は、例えば、図３４Ａおよび図３４Ｂに示す回路により構成することができる。図３４Ａおよび図３４Ｂは、２入力排他的論理和回路の一構成例を示す図である。なお、図３４Ａおよび図３４Ｂにそれぞれ示す２入力排他的論理和回路の構成および動作については後述する。
図３３Ａまたは図３３Ｂに示すような回路を用いることにより、２入力排他的論理和否定回路１４を４つのトランジスタにより構成することが可能となり、図３４Ａまたは図３４Ｂに示すような回路を用いることにより、２入力排他的論理和回路１９を４つのトランジスタにより構成することが可能となる。これにより、論理モジュール１０を構成するトランジスタ数を有効に減らすことができる。
図５〜図８に示した第２の実施形態における論理モジュール１０では、論理モジュール１０を構成するために必要なトランジスタの数は１８個で良く、前述した従来例において必要なトランジスタ数である４２個に対して２分の１以下のトランジスタ数で前記従来例とほぼ同等な機能を実現することができる。
（第３の実施形態）
次に、本発明の第３の実施形態による機能可変情報処理装置を構成する論理モジュールについて、構成および動作を説明する。
図９は、第３の実施形態における論理モジュールの一構成例を示す図である。
図９において、スイッチ回路１１ａは入力端子Ａより入力される信号Ｓａを出力するか否か切り替えるものであり、スイッチ回路１１ｂは反転器１６の出力信号を出力するか否か切り替えるものである。スイッチ回路１１ａおよび１１ｂは、入力端子Ｄより入力される信号Ｓｄに従ってどちらか一方が選択的にオンになる仕組みで、信号Ｓａまたは反転器１６の出力信号を２入力排他的論理和回路１８に一方の入力信号として伝達する。２入力排他的論理和回路１８の他方の入力信号は、入力端子Ｅより入力される信号Ｓｅである。２入力排他的論理和回路１８の出力信号は、反転器１６に入力信号として入力される。
スイッチ回路１２ａは反転器１７の出力信号を出力するか否か切り替えるものであり、スイッチ回路１２ｂは反転器１６の出力信号を出力するか否か切り替えるものである。スイッチ回路１２ａおよび１２ｂは、入力端子Ｆより入力される信号Ｓｆに従って選択的にオンになる仕組みで、反転器１７の出力信号または反転器１６の出力信号を２入力排他的論理和否定回路１５に一方の入力信号として伝達する。２入力排他的論理和否定回路１５の他方の入力信号は、入力端子Ｇより入力される信号Ｓｇである。２入力排他的論理和否定回路１５の出力信号は、反転器１７に入力信号として入力される。
また、２入力排他的論理和否定回路１５の出力端子と論理モジュール１０の出力端子Ｘとが接続されており、２入力排他的論理和否定回路１５の出力信号は、論理モジュール１０の出力信号Ｓｘとして出力される。また、反転器１６の出力信号は、スイッチ回路１３ａ、１３ｂにそれぞれ供給される。スイッチ回路１３ａおよび１３ｂは、反転器１６の出力信号により制御され、入力端子Ｂより入力される信号Ｓｂまたは入力端子Ｃより入力される信号Ｓｃを選択的に出力端子Ｙに対して伝達する。これにより、選択的に伝達された信号Ｓｂまたは信号Ｓｃが、論理モジュール１０の出力信号Ｓｙとして出力端子Ｙより出力される。
図９において、スイッチ回路１１ａと１２ｂとがオンになり、スイッチ回路１１ｂと１２ａとがオフになるように、入力端子Ｄよりスイッチ回路１１ａ、１１ｂに論理高を印加し、入力端子Ｆよりスイッチ回路１２ａ、１２ｂに論理低を印加する。さらに、入力端子Ａより入力信号Ｉａを入力し、入力端子Ｂ、Ｅの両方より入力信号Ｉｂを入力し、同様に、入力端子Ｃ、Ｇの両方より入力信号Ｉｃを入力する。このとき、入力信号Ｉａ、Ｉｂ、Ｉｃの和および桁上げが、出力信号Ｓｘ、Ｓｙとして出力端子Ｘ、Ｙからそれぞれ出力される。すなわち、論理モジュール１０は組み合わせ論理回路の全加算回路として動作する。
また、図９において、入力端子Ｅより２入力排他的論理和回路１８に論理高を印加し、入力端子Ｇより２入力排他的論理和否定回路１５に論理低を印加して、２入力排他的論理和回路１８および２入力排他的論理和否定回路１５が実質的に反転器として動作するようにし、入力端子Ｄ、Ｆよりスイッチ回路１１ａ、１１ｂ、１２ａ、１２ｂにクロック信号を入力する。このとき、入力端子Ａより入力された入力信号Ｉａは、クロック信号に同期して遅延されて出力端子Ｘから出力信号Ｓｘとして出力される。すなわち、論理モジュール１０は順序回路の遅延回路（Ｄ形フリップフロップ）として動作する。なお、論理モジュール１０を順序回路の遅延回路として動作させるときは、入力端子Ｂ、Ｃより入力される入力信号は任意である。
以上、図９に示す論理モジュールが全加算回路（全加算器）として動作する場合と、遅延回路（Ｄ形フリップフロップ）として動作する場合とについて説明したが、図９に示す論理モジュールによる動作は、前述の２つの動作に限定されるものではない。本発明の第３の実施形態における論理モジュールは、入力端子Ａ〜Ｇより所定の入力信号を入力することにより、例えば、入力された入力信号の何れか１つを選択して出力するセレクタ回路などを含む種々の組み合わせ論理回路を実現し得ることは言うまでもない。
図１０〜図１２は、第３の実施形態における論理モジュールの他の構成例を示す図である。
図１０〜図１２に示す論理モジュール１０と前記図９に示した論理モジュール１０とは、入力端子Ｂ、Ｃよりそれぞれ入力される信号Ｓｂ、Ｓｃを出力端子Ｙに対して選択的に伝達するスイッチ回路１３ａ、１３ｂを制御する信号が異なり、図１０〜図１２に示す論理モジュール１０の構成と図９に示した論理モジュール１０の構成とはそれぞれ異なる。スイッチ回路１３ａ、１３ｂを制御する信号は、図１０に示す論理モジュール１０では２入力排他的論理和回路１８の出力信号であり、図１１および図１２にそれぞれ示す論理モジュール１０では２入力排他的論理和回路１８の出力信号と反転器１６の出力信号との双方である。また、スイッチ回路１３ａ、１３ｂを制御する信号が異なるのに伴い、スイッチ回路１３ａ、１３ｂが動作する論理値（論理高、論理低）も供給される信号にあわせて異なるものとなっている。
なお、図１０〜図１２に示す論理モジュール１０の動作については、前記図９に示す論理モジュールの動作と同じである。
以上、説明したように第３の実施形態によれば、前記図９〜図１２に示すように論理モジュール１０を構成することにより、組み合わせ論理回路である全加算回路と、順序回路である遅延回路との双方が、同一の論理モジュール１０により実現できる。さらに、全加算回路と遅延回路との各々を構成する半導体回路素子群の共通部分を兼用することにより、論理モジュール１０を構成するトランジスタ数を有効に減らすことができる。
ここで、図９〜図１２に示した２入力排他的論理和否定回路１５は、例えば、図３３Ａおよび図３３Ｂに示す回路により構成することができ、２入力排他的論理和回路１８は、例えば、図３４Ａおよび図３４Ｂに示す回路により構成することができる。これにより、２入力排他的論理和否定回路１５および２入力排他的論理和回路１８をそれぞれ４つのトランジスタにより構成することが可能となり、論理モジュール１０を構成するトランジスタ数を有効に減らすことができる。
図９〜図１２に示した第３の実施形態における論理モジュール１０では、論理モジュール１０を構成するために必要なトランジスタの数は１８個で良く、前述した従来例において必要なトランジスタ数である４２個に対して２分の１以下のトランジスタ数で前記従来例とほぼ同等な機能を実現することができる。
（第４の実施形態）
次に、本発明の第４の実施形態による機能可変情報処理装置を構成する論理モジュールについて、構成および動作を説明する。
図１３は、第４の実施形態における論理モジュールの一構成例を示す図である。
図１３において、スイッチ回路１１ａは入力端子Ａより入力される信号Ｓａを出力するか否か切り替えるものであり、スイッチ回路１１ｂは反転器１６の出力信号を出力するか否か切り替えるものである。スイッチ回路１１ａおよび１１ｂは、入力端子Ｄより入力される信号Ｓｄに従ってどちらか一方が選択的にオンになる仕組みで、信号Ｓａまたは反転器１６の出力信号を２入力排他的論理和回路１８に一方の入力信号として伝達する。２入力排他的論理和回路１８の他方の入力信号は、入力端子Ｅより入力される信号Ｓｅである。２入力排他的論理和回路１８の出力信号は、反転器１６に入力信号として入力される。
スイッチ回路１２ａは反転器１７の出力信号を出力するか否か切り替えるものであり、スイッチ回路１２ｂは反転器１６の出力信号を出力するか否か切り替えるものである。スイッチ回路１２ａおよび１２ｂは、入力端子Ｆより入力される信号Ｓｆに従って選択的にオンになる仕組みで、反転器１７の出力信号または反転器１６の出力信号を２入力排他的論理和回路１９に一方の入力信号として伝達する。２入力排他的論理和回路１９の他方の入力信号は、入力端子Ｇより入力される信号Ｓｇである。２入力排他的論理和回路１９の出力信号は、反転器１７に入力信号として入力される。
また、反転器１７の出力端子と論理モジュール１０の出力端子Ｘとが接続されており、反転器１７の出力信号は、論理モジュール１０の出力信号Ｓｘとして出力される。また、反転器１６の出力信号は、スイッチ回路１３ａ、１３ｂにそれぞれ供給される。スイッチ回路１３ａおよび１３ｂは、反転器１６の出力信号により制御され、入力端子Ｂより入力される信号Ｓｂまたは入力端子Ｃより入力される信号Ｓｃを選択的に出力端子Ｙに対して伝達する。これにより、選択的に伝達された信号Ｓｂまたは信号Ｓｃが、論理モジュール１０の出力信号Ｓｙとして出力端子Ｙより出力される。
図１３において、スイッチ回路１１ａと１２ｂとがオンになり、スイッチ回路１１ｂと１２ａとがオフになるように、入力端子Ｄよりスイッチ回路１１ａ、１１ｂに論理高を印加し、入力端子Ｆよりスイッチ回路１２ａ、１２ｂに論理低を印加する。さらに、入力端子Ａより入力信号Ｉａを入力し、入力端子Ｂ、Ｅの両方より入力信号Ｉｂを入力し、同様に、入力端子Ｃ、Ｇの両方より入力信号Ｉｃを入力する。このとき、入力信号Ｉａ、Ｉｂ、Ｉｃの和および桁上げが、出力信号Ｓｘ、Ｓｙとして出力端子Ｘ、Ｙからそれぞれ出力される。すなわち、論理モジュール１０は組み合わせ論理回路の全加算回路として動作する。
また、図１３において、入力端子Ｅ、Ｇより２入力排他的論理和回路１８、１９に論理高を印加して、２入力排他的論理和回路１８、１９が実質的に反転器として動作するようにし、入力端子Ｄ、Ｆよりスイッチ回路１１ａ、１１ｂ、１２ａ、１２ｂにクロック信号を入力する。このとき、入力端子Ａより入力された入力信号Ｉａは、クロック信号に同期して遅延されて出力端子Ｘから出力信号Ｓｘとして出力される。すなわち、論理モジュール１０は順序回路の遅延回路（Ｄ形フリップフロップ）として動作する。なお、論理モジュール１０を順序回路の遅延回路として動作させるときは、入力端子Ｂ、Ｃより入力される入力信号は任意である。
以上、図１３に示す論理モジュールが全加算回路（全加算器）として動作する場合と、遅延回路（Ｄ形フリップフロップ）として動作する場合とについて説明したが、図１３に示す論理モジュールによる動作は、前述の２つの動作に限定されるものではない。本発明の第４の実施形態における論理モジュールは、入力端子Ａ〜Ｇより所定の入力信号を入力することにより、例えば、入力された入力信号の何れか１つを選択して出力するセレクタ回路などを含む種々の組み合わせ論理回路を実現し得ることは言うまでもない。
図１４〜図１６は、第４の実施形態における論理モジュールの他の構成例を示す図である。
図１４〜図１６に示す論理モジュール１０と前記図１３に示した論理モジュール１０とは、入力端子Ｂ、Ｃよりそれぞれ入力される信号Ｓｂ、Ｓｃを出力端子Ｙに対して選択的に伝達するスイッチ回路１３ａ、１３ｂを制御する信号が異なり、図１４〜図１６に示す論理モジュール１０の構成と図１３に示した論理モジュール１０の構成とはそれぞれ異なる。スイッチ回路１３ａ、１３ｂを制御する信号は、図１４に示す論理モジュール１０では２入力排他的論理和回路１８の出力信号であり、図１５および図１６にそれぞれ示す論理モジュール１０では２入力排他的論理和回路１８の出力信号と反転器１６の出力信号との双方である。また、スイッチ回路１３ａ、１３ｂを制御する信号が異なるのに伴い、スイッチ回路１３ａ、１３ｂが動作する論理値（論理高、論理低）も供給される信号にあわせて異なるものとなっている。
なお、図１４〜図１６に示す論理モジュール１０の動作については、前記図１３に示す論理モジュールの動作と同じである。
以上、説明したように第４の実施形態によれば、前記図１３〜図１６に示すように論理モジュール１０を構成することにより、組み合わせ論理回路である全加算回路と、順序回路である遅延回路との双方が、同一の論理モジュール１０により実現できる。さらに、全加算回路と遅延回路との各々を構成する半導体回路素子群の共通部分を兼用することにより、論理モジュール１０を構成するトランジスタ数を有効に減らすことができる。
ここで、図１３〜図１６に示した２入力排他的論理和回路１８、１９は、例えば、図３４Ａおよび図３４Ｂに示す回路により構成することができる。これにより、２入力排他的論理和回路１８、１９をそれぞれ４つのトランジスタにより構成することが可能となり、論理モジュール１０を構成するトランジスタ数を有効に減らすことができる。
図１３〜図１６に示した第４の実施形態における論理モジュール１０では、論理モジュール１０を構成するために必要なトランジスタの数は１８個で良く、前述した従来例において必要なトランジスタ数である４２個に対して２分の１以下のトランジスタ数で前記従来例とほぼ同等な機能を実現することができる。
（第５の実施形態）
次に、本発明の第５の実施形態による機能可変情報処理装置を構成する論理モジュールについて、構成および動作を説明する。
図１７は、第５の実施形態における論理モジュールの一構成例を示す図である。
図１７において、スイッチ回路１１ａは入力端子Ａより入力される信号Ｓａを出力するか否か切り替えるものであり、スイッチ回路１１ｂは反転器１６の出力信号を出力するか否か切り替えるものである。スイッチ回路１１ａおよび１１ｂは、入力端子Ｄより入力される信号Ｓｄに従ってどちらか一方が選択的にオンになる仕組みで、信号Ｓａまたは反転器１６の出力信号を２入力排他的論理和否定回路１４に一方の入力信号として伝達する。２入力排他的論理和否定回路１４の他方の入力信号は、入力端子Ｅより入力される信号Ｓｅである。２入力排他的論理和否定回路１４の出力信号は、反転器１６に入力信号として入力される。
スイッチ回路１２ａは反転器１７の出力信号を出力するか否か切り替えるものであり、スイッチ回路１２ｂは反転器１６の出力信号を出力するか否か切り替えるものである。スイッチ回路１２ａおよび１２ｂは、入力端子Ｆより入力される信号Ｓｆに従って選択的にオンになる仕組みで、反転器１７の出力信号または反転器１６の出力信号を２入力排他的論理和否定回路１５に一方の入力信号として伝達する。２入力排他的論理和否定回路１５の他方の入力信号は、入力端子Ｇより入力される信号Ｓｇである。２入力排他的論理和否定回路１５の出力信号は、反転器１７に入力信号として入力される。
また、反転器１７の出力端子と論理モジュール１０の出力端子Ｘとが接続されており、反転器１７の出力信号は、論理モジュール１０の出力信号Ｓｘとして出力される。また、２入力排他的論理和否定回路１４の出力信号は、スイッチ回路１３ａ、１３ｂにそれぞれ供給される。スイッチ回路１３ａおよび１３ｂは、２入力排他的論理和否定回路１４の出力信号により制御され、入力端子Ｂより入力される信号Ｓｂまたは入力端子Ｃより入力される信号Ｓｃを選択的に出力端子Ｙに対して伝達する。これにより、選択的に伝達された信号Ｓｂまたは信号Ｓｃが、論理モジュール１０の出力信号Ｓｙとして出力端子Ｙより出力される。
図１７において、スイッチ回路１１ａと１２ｂとがオンになり、スイッチ回路１１ｂと１２ａとがオフになるように、入力端子Ｄよりスイッチ回路１１ａ、１１ｂに論理高を印加し、入力端子Ｆよりスイッチ回路１２ａ、１２ｂに論理低を印加する。さらに、入力端子Ａより入力信号Ｉａを入力し、入力端子Ｂ、Ｅの両方より入力信号Ｉｂを入力し、同様に、入力端子Ｃ、Ｇの両方より入力信号Ｉｃを入力する。このとき、入力信号Ｉａ、Ｉｂ、Ｉｃの和および桁上げが、出力信号Ｓｘ、Ｓｙとして出力端子Ｘ、Ｙからそれぞれ出力される。すなわち、論理モジュール１０は組み合わせ論理回路の全加算回路として動作する。
また、図１７において、入力端子Ｅ、Ｇより２入力排他的論理和否定回路１４、１５に論理低をそれぞれ印加して、２入力排他的論理和否定回路１４、１５が実質的に反転器として動作するようにし、入力端子Ｄ、Ｆよりスイッチ回路１１ａ、１１ｂ、１２ａ、１２ｂにクロック信号を入力する。このとき、入力端子Ａより入力された入力信号Ｉａは、クロック信号に同期して遅延されて出力端子Ｘから出力信号Ｓｘとして出力される。すなわち、論理モジュール１０は順序回路の遅延回路（Ｄ形フリップフロップ）として動作する。なお、論理モジュール１０を順序回路の遅延回路として動作させるときは、入力端子Ｂ、Ｃより入力される入力信号は任意である。
以上、図１７に示す論理モジュールが全加算回路（全加算器）として動作する場合と、遅延回路（Ｄ形フリップフロップ）として動作する場合とについて説明したが、図１７に示す論理モジュールによる動作は、前述の２つの動作に限定されるものではない。本発明の第５の実施形態における論理モジュールは、入力端子Ａ〜Ｇより所定の入力信号を入力することにより、例えば、入力された入力信号の何れか１つを選択して出力するセレクタ回路などを含む種々の組み合わせ論理回路を実現し得ることは言うまでもない。
図１８〜図２０は、第５の実施形態における論理モジュールの他の構成例を示す図である。
図１８〜図２０に示す論理モジュール１０と前記図１７に示した論理モジュール１０とは、入力端子Ｂ、Ｃよりそれぞれ入力される信号Ｓｂ、Ｓｃを出力端子Ｙに対して選択的に伝達するスイッチ回路１３ａ、１３ｂを制御する信号が異なり、図１８〜図２０に示す論理モジュール１０の構成と図１７に示した論理モジュール１０の構成とはそれぞれ異なる。スイッチ回路１３ａ、１３ｂを制御する信号は、図１８に示す論理モジュール１０では反転器１６の出力信号であり、図１９および図２０にそれぞれ示す論理モジュール１０では２入力排他的論理和否定回路１４の出力信号と反転器１６の出力信号との双方である。また、スイッチ回路１３ａ、１３ｂを制御する信号が異なるのに伴い、スイッチ回路１３ａ、１３ｂが動作する論理値（論理高、論理低）も供給される信号にあわせて異なるものとなっている。
なお、図１８〜図２０に示す論理モジュール１０の動作については、前記図１７に示す論理モジュールの動作と同じである。
以上、説明したように第５の実施形態によれば、前記図１７〜図２０に示すように論理モジュール１０を構成することにより、組み合わせ論理回路である全加算回路と、順序回路である遅延回路との双方が、同一の論理モジュール１０により実現できる。さらに、全加算回路と遅延回路との各々を構成する半導体回路素子群の共通部分を兼用することにより、論理モジュール１０を構成するトランジスタ数を有効に減らすことができる。
ここで、図１７〜図２０に示した２入力排他的論理和否定回路１４、１５は、例えば、図３３Ａおよび図３３Ｂに示す回路により構成することができる。これにより、２入力排他的論理和否定回路１４、１５をそれぞれ４つのトランジスタにより構成することが可能となり、論理モジュール１０を構成するトランジスタ数を有効に減らすことができる。
図１７〜図２０に示した第５の実施形態における論理モジュール１０では、論理モジュール１０を構成するために必要なトランジスタの数は１８個で良く、前述した従来例において必要なトランジスタ数である４２個に対して２分の１以下のトランジスタ数で前記従来例とほぼ同等な機能を実現することができる。
（第６の実施形態）
次に、本発明の第６の実施形態による機能可変情報処理装置を構成する論理モジュールについて、構成および動作を説明する。
図２１は、第６の実施形態における論理モジュールの一構成例を示す図である。
図２１において、スイッチ回路１１ａは入力端子Ａより入力される信号Ｓａを出力するか否か切り替えるものであり、スイッチ回路１１ｂは反転器１６の出力信号を出力するか否か切り替えるものである。スイッチ回路１１ａおよび１１ｂは、入力端子Ｄより入力される信号Ｓｄに従ってどちらか一方が選択的にオンになる仕組みで、信号Ｓａまたは反転器１６の出力信号を２入力排他的論理和否定回路１４に一方の入力信号として伝達する。２入力排他的論理和否定回路１４の他方の入力信号は、入力端子Ｅより入力される信号Ｓｅである。２入力排他的論理和否定回路１４の出力信号は、反転器１６に入力信号として入力される。
スイッチ回路１２ａは反転器１７の出力信号を出力するか否か切り替えるものであり、スイッチ回路１２ｂは反転器１６の出力信号を出力するか否か切り替えるものである。スイッチ回路１２ａおよび１２ｂは、入力端子Ｆより入力される信号Ｓｆに従って選択的にオンになる仕組みで、反転器１７の出力信号または反転器１６の出力信号を２入力排他的論理和回路１９に一方の入力信号として伝達する。２入力排他的論理和回路１９の他方の入力信号は、入力端子Ｇより入力される信号Ｓｇである。２入力排他的論理和回路１９の出力信号は、反転器１７に入力信号として入力される。
また、２入力排他的論理和回路１９の出力端子と論理モジュール１０の出力端子Ｘとが接続されており、２入力排他的論理和回路１９の出力信号は、論理モジュール１０の出力信号Ｓｘとして出力される。また、２入力排他的論理和否定回路１４の出力信号は、スイッチ回路１３ａ、１３ｂにそれぞれ供給される。スイッチ回路１３ａおよび１３ｂは、２入力排他的論理和否定回路１４の出力信号により制御され、入力端子Ｂより入力される信号Ｓｂまたは入力端子Ｃより入力される信号Ｓｃを選択的に出力端子Ｙに対して伝達する。これにより、選択的に伝達された信号Ｓｂまたは信号Ｓｃが、論理モジュール１０の出力信号Ｓｙとして出力端子Ｙより出力される。
図２１において、スイッチ回路１１ａと１２ｂとがオンになり、スイッチ回路１１ｂと１２ａとがオフになるように、入力端子Ｄよりスイッチ回路１１ａ、１１ｂに論理高を印加し、入力端子Ｆよりスイッチ回路１２ａ、１２ｂに論理低を印加する。さらに、入力端子Ａより入力信号Ｉａを入力し、入力端子Ｂ、Ｅの両方より入力信号Ｉｂを入力し、同様に、入力端子Ｃ、Ｇの両方より入力信号Ｉｃを入力する。このとき、入力信号Ｉａ、Ｉｂ、Ｉｃの和および桁上げが、出力信号Ｓｘ、Ｓｙとして出力端子Ｘ、Ｙからそれぞれ出力される。すなわち、論理モジュール１０は組み合わせ論理回路の全加算回路として動作する。
また、図２１において、入力端子Ｅより２入力排他的論理和否定回路１４に論理低を印加し、入力端子Ｇより２入力排他的論理和回路１９に論理高を印加して、２入力排他的論理和否定回路１４および２入力排他的論理和回路１９が実質的に反転器として動作するようにし、入力端子Ｄ、Ｆよりスイッチ回路１１ａ、１１ｂ、１２ａ、１２ｂにクロック信号を入力する。このとき、入力端子Ａより入力された入力信号Ｉａは、クロック信号に同期して遅延されて出力端子Ｘから出力信号Ｓｘとして出力される。すなわち、論理モジュール１０は順序回路の遅延回路（Ｄ形フリップフロップ）として動作する。なお、論理モジュール１０を順序回路の遅延回路として動作させるときは、入力端子Ｂ、Ｃより入力される入力信号は任意である。
以上、図２１に示す論理モジュールが全加算回路（全加算器）として動作する場合と、遅延回路（Ｄ形フリップフロップ）として動作する場合とについて説明したが、図２１に示す論理モジュールによる動作は、前述の２つの動作に限定されるものではない。本発明の第６の実施形態における論理モジュールは、入力端子Ａ〜Ｇより所定の入力信号を入力することにより、例えば、入力された入力信号の何れか１つを選択して出力するセレクタ回路などを含む種々の組み合わせ論理回路を実現し得ることは言うまでもない。
図２２〜図２４は、第６の実施形態における論理モジュールの他の構成例を示す図である。
図２２〜図２４に示す論理モジュール１０と前記図２１に示した論理モジュール１０とは、入力端子Ｂ、Ｃよりそれぞれ入力される信号Ｓｂ、Ｓｃを出力端子Ｙに対して選択的に伝達するスイッチ回路１３ａ、１３ｂを制御する信号が異なり、図２２〜図２４に示す論理モジュール１０の構成と図２１に示した論理モジュール１０の構成とはそれぞれ異なる。スイッチ回路１３ａ、１３ｂを制御する信号は、図２２に示す論理モジュール１０では反転器１６の出力信号であり、図２３および図２４に示す論理モジュール１０では２入力排他的論理和否定回路１４の出力信号と反転器１６の出力信号との双方である。また、スイッチ回路１３ａ、１３ｂを制御する信号が異なるのに伴い、スイッチ回路１３ａ、１３ｂが動作する論理値（論理高、論理低）も供給される信号にあわせて異なるものとなっている。
なお、図２２〜図２４に示す論理モジュール１０の動作については、前記図２１に示す論理モジュールの動作と同じである。
以上、説明したように第６の実施形態によれば、前記図２１〜図２４に示すように論理モジュール１０を構成することにより、組み合わせ論理回路である全加算回路と、順序回路である遅延回路との双方が、同一の論理モジュール１０により実現できる。さらに、全加算回路と遅延回路との各々を構成する半導体回路素子群の共通部分を兼用することにより、論理モジュール１０を構成するトランジスタ数を有効に減らすことができる。
ここで、図２１〜図２４に示した２入力排他的論理和否定回路１４は、例えば、図３３Ａおよび図３３Ｂに示す回路により構成することができ、２入力排他的論理和回路１９は、例えば、図３４Ａおよび図３４Ｂに示す回路により構成することができる。これにより、２入力排他的論理和否定回路１４および２入力排他的論理和回路１９をそれぞれ４つのトランジスタにより構成することが可能となり、論理モジュール１０を構成するトランジスタ数を有効に減らすことができる。
図２１〜図２４に示した第６の実施形態における論理モジュール１０では、論理モジュール１０を構成するために必要なトランジスタの数は１８個で良く、前述した従来例において必要なトランジスタ数である４２個に対して２分の１以下のトランジスタ数で前記従来例とほぼ同等な機能を実現することができる。
（第７の実施形態）
次に、本発明の第７の実施形態による機能可変情報処理装置を構成する論理モジュールについて、構成および動作を説明する。
図２５は、第７の実施形態における論理モジュールの一構成例を示す図である。
図２５において、スイッチ回路１１ａは入力端子Ａより入力される信号Ｓａを出力するか否か切り替えるものであり、スイッチ回路１１ｂは反転器１６の出力信号を出力するか否か切り替えるものである。スイッチ回路１１ａおよび１１ｂは、入力端子Ｄより入力される信号Ｓｄに従ってどちらか一方が選択的にオンになる仕組みで、信号Ｓａまたは反転器１６の出力信号を２入力排他的論理和回路１８に一方の入力信号として伝達する。２入力排他的論理和回路１８の他方の入力信号は、入力端子Ｅより入力される信号Ｓｅである。２入力排他的論理和回路１８の出力信号は、反転器１６に入力信号として入力される。
スイッチ回路１２ａは反転器１７の出力信号を出力するか否か切り替えるものであり、スイッチ回路１２ｂは２入力排他的論理和回路１８の出力信号を出力するか否か切り替えるものである。スイッチ回路１２ａおよび１２ｂは、入力端子Ｆより入力される信号Ｓｆに従って選択的にオンになる仕組みで、反転器１７の出力信号または２入力排他的論理和回路１８の出力信号を２入力排他的論理和否定回路１５に一方の入力信号として伝達する。２入力排他的論理和否定回路１５の他方の入力信号は、入力端子Ｇより入力される信号Ｓｇである。２入力排他的論理和否定回路１５の出力信号は、反転器１７に入力信号として入力される。
また、反転器１７の出力端子と論理モジュール１０の出力端子Ｘとが接続されており、反転器１７の出力信号は、論理モジュール１０の出力信号Ｓｘとして出力される。また、反転器１６の出力信号は、スイッチ回路１３ａ、１３ｂにそれぞれ供給される。スイッチ回路１３ａおよび１３ｂは、反転器１６の出力信号により制御され、入力端子Ｂより入力される信号Ｓｂまたは入力端子Ｃより入力される信号Ｓｃを選択的に出力端子Ｙに対して伝達する。これにより、選択的に伝達された信号Ｓｂまたは信号Ｓｃが、論理モジュール１０の出力信号Ｓｙとして出力端子Ｙより出力される。
図２５において、スイッチ回路１１ａと１２ｂとがオンになり、スイッチ回路１１ｂと１２ａとがオフになるように、入力端子Ｄよりスイッチ回路１１ａ、１１ｂに論理高を印加し、入力端子Ｆよりスイッチ回路１２ａ、１２ｂに論理低を印加する。さらに、入力端子Ａより入力信号Ｉａを入力し、入力端子Ｂ、Ｅの両方より入力信号Ｉｂを入力し、同様に、入力端子Ｃ、Ｇの両方より入力信号Ｉｃを入力する。このとき、入力信号Ｉａ、Ｉｂ、Ｉｃの和および桁上げが、出力信号Ｓｘ、Ｓｙとして出力端子Ｘ、Ｙからそれぞれ出力される。すなわち、論理モジュール１０は組み合わせ論理回路の全加算回路として動作する。
また、図２５において、入力端子Ｅより２入力排他的論理和回路１８に論理高を印加し、入力端子Ｇより２入力排他的論理和否定回路１５に論理低を印加して、２入力排他的論理和回路１８および２入力排他的論理和否定回路１５が実質的に反転器として動作するようにし、入力端子Ｄ、Ｆよりスイッチ回路１１ａ、１１ｂ、１２ａ、１２ｂにクロック信号を入力する。このとき、入力端子Ａより入力された入力信号Ｉａは、クロック信号に同期して遅延されて出力端子Ｘから出力信号Ｓｘとして出力される。すなわち、論理モジュール１０は順序回路の遅延回路（Ｄ形フリップフロップ）として動作する。なお、論理モジュール１０を順序回路の遅延回路として動作させるときは、入力端子Ｂ、Ｃより入力される入力信号は任意である。
以上、図２５に示す論理モジュールが全加算回路（全加算器）として動作する場合と、遅延回路（Ｄ形フリップフロップ）として動作する場合とについて説明したが、図２５に示す論理モジュールによる動作は、前述の２つの動作に限定されるものではない。本発明の第７の実施形態における論理モジュールは、入力端子Ａ〜Ｇより所定の入力信号を入力することにより、例えば、入力された入力信号の何れか１つを選択して出力するセレクタ回路などを含む種々の組み合わせ論理回路を実現し得ることは言うまでもない。
図２６〜図２８は、第７の実施形態における論理モジュールの他の構成例を示す図である。
図２６〜図２８に示す論理モジュール１０と前記図２５に示した論理モジュール１０とは、入力端子Ｂ、Ｃよりそれぞれ入力される信号Ｓｂ、Ｓｃを出力端子Ｙに対して選択的に伝達するスイッチ回路１３ａ、１３ｂを制御する信号が異なり、図２６〜図２８に示す論理モジュールの構成と図２５に示した論理モジュール１０の構成とはそれぞれ異なる。スイッチ回路１３ａ、１３ｂを制御する信号は、図２６に示す論理モジュール１０では２入力排他的論理和回路１８の出力信号であり、図２７および図２８にそれぞれ示す論理モジュール１０では２入力排他的論理和回路１８の出力信号と反転器１６の出力信号との双方である。また、スイッチ回路１３ａ、１３ｂを制御する信号が異なるのに伴い、スイッチ回路１３ａ、１３ｂが動作する論理値（論理高、論理低）も供給される信号にあわせて異なるものとなっている。
なお、図２６〜図２８に示す論理モジュール１０の動作については、前記図２５に示す論理モジュールの動作と同じである。
以上、説明したように第７の実施形態によれば、前記図２５〜図２８に示すように論理モジュール１０を構成することにより、組み合わせ論理回路である全加算回路と、順序回路である遅延回路との双方が、同一の論理モジュール１０により実現できる。さらに、全加算回路と遅延回路との各々を構成する半導体回路素子群の共通部分を兼用することにより、論理モジュール１０を構成するトランジスタ数を有効に減らすことができる。
ここで、図２５〜図２８に示した２入力排他的論理和否定回路１５は、例えば、図３３Ａおよび図３３Ｂに示す回路により構成することができ、２入力排他的論理和回路１８は、例えば、図３４Ａおよび図３４Ｂに示す回路により構成することができる。これにより、２入力排他的論理和否定回路１５および２入力排他的論理和回路１８をそれぞれ４つのトランジスタにより構成することが可能となり、論理モジュール１０を構成するトランジスタ数を有効に減らすことができる。
図２５〜図２８に示した第７の実施形態における論理モジュール１０では、論理モジュール１０を構成するために必要なトランジスタの数は１８個で良く、前述した従来例において必要なトランジスタ数である４２個に対して２分の１以下のトランジスタ数で前記従来例とほぼ同等な機能を実現することができる。
（第８の実施形態）
次に、本発明の第８の実施形態による機能可変情報処理装置を構成する論理モジュールについて、構成および動作を説明する。
図２９は、第８の実施形態における論理モジュールの一構成例を示す図である。
図２９において、スイッチ回路１１ａは入力端子Ａより入力される信号Ｓａを出力するか否か切り替えるものであり、スイッチ回路１１ｂは反転器１６の出力信号を出力するか否か切り替えるものである。スイッチ回路１１ａおよび１１ｂは、入力端子Ｄより入力される信号Ｓｄに従ってどちらか一方が選択的にオンになる仕組みで、信号Ｓａまたは反転器１６の出力信号を２入力排他的論理和回路１８に一方の入力信号として伝達する。２入力排他的論理和回路１８の他方の入力信号は、入力端子Ｅより入力される信号Ｓｅである。２入力排他的論理和回路１８の出力信号は、反転器１６に入力信号として入力される。
スイッチ回路１２ａは反転器１７の出力信号を出力するか否か切り替えるものであり、スイッチ回路１２ｂは２入力排他的論理和回路１８の出力信号を出力するか否か切り替えるものである。スイッチ回路１２ａおよび１２ｂは、入力端子Ｆより入力される信号Ｓｆに従って選択的にオンになる仕組みで、反転器１７の出力信号または２入力排他的論理和回路１８の出力信号を２入力排他的論理和回路１９に一方の入力信号として伝達する。２入力排他的論理和回路１９の他方の入力信号は、入力端子Ｇより入力される信号Ｓｇである。２入力排他的論理和回路１９の出力信号は、反転器１７に入力信号として入力される。
また、２入力排他的論理和回路１９の出力端子と論理モジュール１０の出力端子Ｘとが接続されており、２入力排他的論理和回路１９の出力信号は、論理モジュール１０の出力信号Ｓｘとして出力される。また、反転器１６の出力信号は、スイッチ回路１３ａ、１３ｂにそれぞれ供給される。スイッチ回路１３ａおよび１３ｂは、反転器１６の出力信号により制御され、入力端子Ｂより入力される信号Ｓｂまたは入力端子Ｃより入力される信号Ｓｃを選択的に出力端子Ｙに対して伝達する。これにより、選択的に伝達された信号Ｓｂまたは信号Ｓｃが、論理モジュール１０の出力信号Ｓｙとして出力端子Ｙより出力される。
図２９において、スイッチ回路１１ａと１２ｂとがオンになり、スイッチ回路１１ｂと１２ａとがオフになるように、入力端子Ｄよりスイッチ回路１１ａ、１１ｂに論理高を印加し、入力端子Ｆよりスイッチ回路１２ａ、１２ｂに論理低を印加する。さらに、入力端子Ａより入力信号Ｉａを入力し、入力端子Ｂ、Ｅの両方より入力信号Ｉｂを入力し、同様に、入力端子Ｃ、Ｇの両方より入力信号Ｉｃを入力する。このとき、入力信号Ｉａ、Ｉｂ、Ｉｃの和および桁上げが、出力信号Ｓｘ、Ｓｙとして出力端子Ｘ、Ｙからそれぞれ出力される。すなわち、論理モジュール１０は組み合わせ論理回路の全加算回路として動作する。
また、図２９において、入力端子Ｅ、Ｇより２入力排他的論理和回路１８、１９に論理高を印加し、２入力排他的論理和回路１８、１９が実質的に反転器として動作するようにし、入力端子Ｄ、Ｆよりスイッチ回路１１ａ、１１ｂ、１２ａ、１２ｂにクロック信号を入力する。このとき、入力端子Ａより入力された入力信号Ｉａは、クロック信号に同期して遅延されて出力端子Ｘから出力信号Ｓｘとして出力される。すなわち、論理モジュール１０は順序回路の遅延回路（Ｄ形フリップフロップ）として動作する。なお、論理モジュール１０を順序回路の遅延回路として動作させるときは、入力端子Ｂ、Ｃより入力される入力信号は任意である。
以上、図２９に示す論理モジュールが全加算回路（全加算器）として動作する場合と、遅延回路（Ｄ形フリップフロップ）として動作する場合とについて説明したが、図２９に示す論理モジュールによる動作は、前述の２つの動作に限定されるものではない。本発明の第８の実施形態における論理モジュールは、入力端子Ａ〜Ｇより所定の入力信号を入力することにより、例えば、入力された入力信号の何れか１つを選択して出力するセレクタ回路などを含む種々の組み合わせ論理回路を実現し得ることは言うまでもない。
図３０〜図３２は、第８の実施形態における論理モジュールの他の構成例を示す図である。
図３０〜図３２に示す論理モジュール１０と前記図２９に示した論理モジュール１０とは、入力端子Ｂ、Ｃよりそれぞれ入力される信号Ｓｂ、Ｓｃを出力端子Ｙに対して選択的に伝達するスイッチ回路１３ａ、１３ｂを制御する信号が異なり、図３０〜図３２に示す論理モジュールの構成と図２９に示した論理モジュール１０の構成とはそれぞれ異なる。スイッチ回路１３ａ、１３ｂを制御する信号は、図３０に示す論理モジュール１０では２入力排他的論理和回路１８の出力信号であり、図３１および図３２に示す論理モジュール１０では２入力排他的論理和回路１８の出力信号と反転器１６の出力信号との双方である。また、スイッチ回路１３ａ、１３ｂを制御する信号が異なるのに伴い、スイッチ回路１３ａ、１３ｂが動作する論理値（論理高、論理低）も供給される信号にあわせて異なるものとなっている。
なお、図３０〜図３２に示す論理モジュール１０の動作については、前記図２９に示す論理モジュールの動作と同じである。
以上、説明したように第８の実施形態によれば、前記図２９〜図３２に示すように論理モジュール１０を構成することにより、組み合わせ論理回路である全加算回路と、順序回路である遅延回路との双方が、同一の論理モジュール１０により実現できる。さらに、全加算回路と遅延回路との各々を構成する半導体回路素子群の共通部分を兼用することにより、論理モジュール１０を構成するトランジスタ数を有効に減らすことができる。
ここで、図２９〜図３２に示した２入力排他的論理和回路１８、１９は、例えば、図３４Ａおよび図３４Ｂに示す回路により構成することができる。これにより、２入力排他的論理和回路１８、１９をそれぞれ４つのトランジスタにより構成することが可能となり、論理モジュール１０を構成するトランジスタ数を有効に減らすことができる。
図２９〜図３２に示した第８の実施形態における論理モジュール１０では、論理モジュール１０を構成するために必要なトランジスタの数は１８個で良く、前述した従来例において必要なトランジスタ数の４２個に対して２分の１以下のトランジスタ数で前記従来例とほぼ同等な機能を実現することができる。
（２入力排他的論理和否定回路の構成例）
図３３Ａおよび図３３Ｂは、前記第１〜第８の実施形態における２入力排他的論理和否定回路１４、１５の一構成例を示す図である。
図３３Ａにおいて、２入力排他的論理和否定回路２０内のスイッチ回路２１ａおよび２１ｂは、入力端子ＩＮ１１より入力される入力信号Ｉ１１に従ってどちらか一方が選択的にオンになる。これにより、入力端子ＩＮ１２より入力される入力信号Ｉ１２または反転器２２により得られる入力信号Ｉ１２の反転信号が２入力排他的論理和否定回路２０の出力信号Ｏ１として出力端子ＯＵＴ１から出力される。
また、図３３Ｂにおいて、２入力排他的論理和否定回路２５内のスイッチ回路２６ａおよび２６ｂは、入力端子ＩＮ１１より入力される入力信号Ｉ１１に従ってどちらか一方が選択的にオンになり、スイッチ回路２７ａおよび２７ｂは、入力端子ＩＮ１２より入力される入力信号Ｉ１２に従ってどちらか一方が選択的にオンになる。これにより、入力信号Ｉ１１および入力信号Ｉ１２の少なくとも一方、または論理高が２入力排他的論理和否定回路２５の出力信号Ｏ１として出力端子ＯＵＴ１から出力される。
すなわち、図３３Ａおよび図３３Ｂに示す回路においては、入力端子ＩＮ１１、ＩＮ１２よりそれぞれ入力される入力信号Ｉ１１、Ｉ１２がともに論理低、またはともに論理高で一致する場合には出力信号Ｏ１として論理高が出力端子ＯＵＴ１から出力され、入力信号Ｉ１１と入力信号Ｉ１２とが一致しない場合には出力信号Ｏ１として論理低が出力端子ＯＵＴ１から出力され、２入力排他的論理和否定回路２０ならびに２５は正しく２入力排他的論理和否定動作を行うことが分かる。
（２入力排他的論理和回路の構成例）
図３４Ａおよび図３４Ｂは、前記第１〜第８の実施形態における２入力排他的論理和回路１８、１９の一構成例を示す図である。
図３４Ａにおいて、２入力排他的論理和回路３０内のスイッチ回路３１ａおよび３１ｂは、入力端子ＩＮ２１より入力される入力信号Ｉ２１に従ってどちらか一方が選択的にオンになる。これにより、入力端子ＩＮ２２より入力される入力信号Ｉ２２または反転器３２により得られる入力信号Ｉ２２の反転信号が２入力排他的論理和回路３０の出力信号Ｏ２として出力端子ＯＵＴ２から出力される。  また、図３４Ｂにおいて、２入力排他的論理和回路３５内のスイッチ回路３６ａおよび３６ｂは、入力端子ＩＮ２１より入力される入力信号Ｉ２１に従ってどちらか一方が選択的にオンになり、スイッチ回路３７ａおよび３７ｂは、入力端子ＩＮ２２より入力される入力信号Ｉ２２に従ってどちらか一方が選択的にオンになる。これにより、入力信号Ｉ２１および入力信号Ｉ２２の少なくとも一方、または論理低が２入力排他的論理和回路３５の出力信号Ｏ２として出力端子ＯＵＴ２から出力される。
すなわち、図３４Ａおよび図３４Ｂに示す回路においては、入力端子ＩＮ２１、ＩＮ２２よりそれぞれ入力される入力信号Ｉ２１、Ｉ２２がともに論理低、またはともに論理高で一致する場合には出力信号Ｏ２として論理低が出力端子ＯＵＴ２から出力され、入力信号Ｉ２１と入力信号Ｉ２２とが一致しない場合には出力信号Ｏ２として論理高が出力端子ＯＵＴ２から出力され、２入力排他的論理和回路３０ならびに３５は正しく２入力排他的論理和動作を行うことが分かる。
以上のような２入力排他的論理和否定回路および２入力排他的論理和回路を採用することにより、一般的にはトランジスタが１０個以上必要な２入力排他的論理和否定回路および２入力排他的論理和回路をそれぞれ４つのトランジスタにより構成することが可能となり、論理モジュールを構成するトランジスタ数を有効に減らすことができる。
（第９の実施形態）
次に、本発明の第９の実施形態による機能可変情報処理装置を構成する論理モジュールについて、構成および動作を説明する。
図３５は、第９の実施形態における論理モジュールの一構成例を示す図である。
第９の実施形態においては、図３５に示すように、２入力排他的論理和回路４１の出力端子と論理モジュール１０における入力端子ＣおよびＧとを接続し、２入力排他的論理和回路４１および論理モジュール１０をまとめて新たな論理モジュール４０とする。なお、前記論理モジュール１０は、前述した第１〜第８の実施形態における論理モジュール１０である。また、図３５に示すように新たな論理モジュール４０の入力端子をＡ、Ｂ、Ｄ、Ｅ、Ｆ、Ｃ１、Ｃ２とし、新たな論理モジュール４０の出力端子をＸ、Ｙとする。
図３５において、論理モジュール１０におけるスイッチ回路１１ａと１２ｂとがオンになり、スイッチ回路１１ｂと１２ａとがオフになるように、入力端子Ｄよりスイッチ回路１１ａ、１１ｂに論理高を印加し、入力端子Ｆよりスイッチ回路１２ａ、１２ｂに論理低を印加する。さらに、入力端子Ａより入力信号Ｉａを入力し、入力端子Ｂ、Ｅの両方より入力信号Ｉｂを入力し、同様に、入力端子Ｃ１より入力信号Ｉｃ１を入力する。
このように入力端子Ａ、Ｂ、Ｄ、Ｅ、Ｆ、Ｃ１より入力信号をそれぞれ入力し、入力端子Ｃ２より論理低を印加すると、入力信号Ｉａ、Ｉｂ、Ｉｃの和および桁上げが、出力信号Ｓｘ、Ｓｙとして出力端子Ｘ、Ｙからそれぞれ出力される。すなわち、論理モジュール４０は、数式（Ｉａ＋Ｉｂ＋Ｉｃ）であらわされる加算演算を行う加算回路として動作する。
一方、前述のように入力端子Ａ、Ｂ、Ｄ、Ｅ、Ｆ、Ｃ１より入力信号をそれぞれ入力し、入力端子Ｃ２より論理高を印加すると、入力信号Ｉａ、Ｉｂ、Ｉｃの反転信号の和および桁上げが、出力信号Ｓｘ、Ｓｙとして出力端子Ｘ、Ｙからそれぞれ出力される。すなわち、論理モジュール４０は、数式（Ｉａ＋Ｉｂ−Ｉｃ）であらわされる減算演算を行う減算回路として動作する。
また、図３５において、入力端子Ｅ、Ｃ１、Ｃ２より論理モジュール１０に用いられている２入力排他的論理和否定回路や２入力排他的論理和回路に所定の信号を印加して、２入力排他的論理和否定回路や２入力排他的論理和回路が実質的に反転器として動作するようにし、入力端子Ｄ、Ｆより論理モジュール１０におけるスイッチ回路１１ａ、１１ｂ、１２ａ、１２ｂにクロック信号を入力する。このとき、入力端子Ａより入力された入力信号Ｉａは、クロック信号に同期して遅延されて出力端子Ｘから出力信号Ｓｘとして出力される。すなわち、新しい論理モジュール４０は順序回路の遅延回路（Ｄ形フリップフロップ）として動作する。なお、論理モジュール４０を順序回路の遅延回路として動作させるときは、入力端子Ｂより入力される入力信号は任意である。
以上、図３５に示す論理モジュール４０が加算回路（加算器）として動作する場合と、減算回路（減算器）として動作する場合と、遅延回路（Ｄ形フリップフロップ）として動作する場合とについて説明したが、図３５に示す論理モジュール４０による動作は、前述の３つの動作に限定されるものではない。本発明の第９の実施形態における論理モジュールは、入力端子Ａ、Ｂ、Ｄ、Ｅ、Ｆ、Ｃ１、Ｃ２より所定の入力信号を入力することにより、例えば、入力された入力信号の何れか１つを選択して出力するセレクタ回路などを含む種々の組み合わせ論理回路を実現し得ることは言うまでもない。
以上、説明したように第９の実施形態によれば、前記図３５に示すように論理モジュール４０を構成することにより、組み合わせ論理回路である加減算回路と、順序回路である遅延回路との双方が、同一の論理モジュール４０により実現できる。さらに、全加算回路と遅延回路との各々を構成する半導体回路素子群の共通部分を兼用することにより、論理モジュール４０を構成するトランジスタ数を有効に減らすことができる。
（第１０の実施形態）
次に、本発明の第１０の実施形態による機能可変情報処理装置を構成する論理モジュールについて、構成および動作を説明する。
図３６は、第１０の実施形態における論理モジュールの一構成例を示す図である。
第１０の実施形態においては、図３６に示すように、前述した第１〜第８の実施形態における論理モジュール１０の１つである論理モジュール１０ａの出力端子Ｙと、論理モジュール１０の別の１つである論理モジュール１０ｂの入力端子ＣおよびＧとを接続し、論理モジュール１０ａおよび論理モジュール１０ｂをまとめて新たな論理モジュール５０とする。また、図３６に示すように新たな論理モジュール５０の入力端子をＡ１、Ｂ１、Ｄ１、Ｅ１、Ｆ１、Ａ０、Ｂ０、Ｃ０、Ｄ０、Ｅ０、Ｆ０、Ｇ０とし、新たな論理モジュール５０の出力端子をＸ０、Ｘ１、Ｙ１とする。
図３６において、論理モジュール１０ａおよび１０ｂにおけるスイッチ回路１１ａと１２ｂとがオンになり、スイッチ回路１１ｂと１２ａとがオフになるように、入力端子Ｄ０、Ｄ１より論理モジュール１０ａ、１０ｂ内のスイッチ回路１１ａ、１１ｂに論理高をそれぞれ印加し、入力端子Ｆ０、Ｆ１より論理モジュール１０ａ、１０ｂ内のスイッチ回路１２ａ、１２ｂに論理低をそれぞれ印加する。さらに、入力端子Ａ０、Ａ１より入力信号Ｉａ０、Ｉａ１をそれぞれ入力し、入力端子Ｂ０、Ｅ０の両方より入力信号Ｉｂ０を入力し、入力端子Ｂ１、Ｅ１の両方より入力信号Ｉｂ１を入力し、同様に、入力端子Ｃ０、Ｇ０の両方より論理低を入力する。このとき、出力端子Ｙ１，Ｘ１，Ｘ０からそれぞれ出力される出力信号Ｓｙ１、Ｓｘ１、Ｓｘ０により構成される３ビットの出力信号ＸＯ｛Ｓｙ１，Ｓｘ１，Ｓｘ０｝には、それぞれ２ビットの入力信号ＡＩ｛Ｉａ１，Ｉａ０｝および入力信号ＢＩ｛Ｉｂ１，Ｉｂ０｝の和に対応する演算結果が出力され、論理モジュール５０は数式（ＸＯ｛Ｓｙ１，Ｓｘ１，Ｓｘ０｝＝ＡＩ｛Ｉａ１，Ｉａ０｝＋ＢＩ｛Ｉｂ１，Ｉｂ０｝）であらわされる２ビット加算演算を行う２ビット加算回路として動作する。
また、図３６において、入力端子Ｅ１、Ｂ０、Ｃ０、Ｅ０、Ｇ０より論理モジュール１０ａ、１０ｂに用いられている２入力排他的論理和否定回路や２入力排他的論理和回路に所定の信号を印加して、２入力排他的論理和否定回路や２入力排他的論理和回路が実質的に反転器として動作するようにし、入力端子Ｄ０、Ｄ１、Ｆ０、Ｆ１より論理モジュール１０ａ、１０ｂにおけるスイッチ回路１１ａ、１１ｂ、１２ａ、１２ｂにクロック信号を入力する。このとき、入力端子Ａ０、Ａ１よりそれぞれ入力された入力信号Ｉａ０、Ｉａ１は、クロック信号に同期して遅延されて出力端子Ｘ０、Ｘ１から出力信号Ｓｘ０、Ｓｘ１としてそれぞれ出力される。すなわち、新しい論理モジュール５０は、並列２ビットの遅延回路（Ｄ形フリップフロップ）として動作する。
以上、図３６に示す論理モジュール５０が２ビット加算回路として動作する場合と、並列２ビット遅延回路（Ｄ形フリップフロップ）として動作する場合とについて説明したが、図３６に示す論理モジュール５０による動作は、前述の２つの動作に限定されるものではない。本発明の第１０の実施形態における論理モジュールは、入力端子Ａ１、Ｂ１、Ｄ１、Ｅ１、Ｆ１、Ａ０〜Ｇ０より所定の入力信号を入力することにより、例えば、入力された入力信号の何れか１つを選択して出力するセレクタ回路などを含む種々の組み合わせ論理回路を実現し得ることは言うまでもない。
以上、説明したように第１０の実施形態によれば、前記図３６に示すように論理モジュール５０を構成することにより、組み合わせ論理回路である２ビット加算回路と、順序回路である並列２ビット遅延回路との双方が、同一の論理モジュール５０により実現できる。さらに、２ビット加算回路と並列２ビット遅延回路との各々を構成する半導体回路素子群の共通部分を兼用することにより、論理モジュール５０を構成するトランジスタ数を有効に減らすことができる。
（第１１の実施形態）
次に、本発明の第１１の実施形態による機能可変情報処理装置について、構成および動作を説明する。
図３７は、第１１の実施形態における機能可変情報処理装置の一構成例を示す図である。
第１１の実施形態による機能可変情報処理装置６０は、前述した第１〜第１０の実施形態にて説明した論理モジュール（図中においては論理モジュール６１と記している）の１種類ないしは数種類を複数並べて配置し、その複数の論理モジュール６１が互いに接続されることにより実現された機能可変情報処理装置である。
機能可変情報処理装置６０は、所定の信号により組み合わせ論理回路にも順序回路にもいずれの回路にもなり得る機能を備えた複数の論理モジュール６１により構成されているため、論理モジュール６１が提供可能な組み合わせ論理回路と順序回路とを用いることで、様々な所望の情報処理を行う情報処理装置として動作する。
また論理モジュール６１は、組み合わせ論理回路と順序回路との各々を構成する半導体回路素子群の共通部分を兼用して、論理モジュール６１を構成するトランジスタ数を有効に減らすことができる論理モジュールであるため、複数個の論理モジュール６１により、資源（リソース）を有効に活用した機能可変情報処理装置６０を実現している。
以上、説明したように第１１の実施形態によれば、機能可変情報処理装置を構成する論理モジュールをより多く（より高い集積度で）集積するために、組み合わせ論理回路または順序回路のいずれをも同一の論理モジュールで実現して機能可変情報処理装置の資源（リソース）を有効に活用し、トランジスタ数が一層少ない論理モジュール６１を使用した機能可変情報処理装置６０を提供することができる。
なお、本明細書で言う「印加」、「伝達」、「接続」という言葉は、その電気的接続経路に別の素子が入っている場合も含めて、電気的に接続されている状態のことを指す。
また、前述した第１〜第１０の実施形態における機能可変情報処理装置を構成する論理モジュールは、例えば、排他的論理和否定回路を排他的論理和回路に変更しそれに応じてスイッチ回路の動作のさせ方や信号の与え方を変更することや、例えばトランジスタスイッチの替わりにマルチプレクサ等の切替え論理回路を用いるなど、スイッチ回路の構成を変更しそれに応じて信号の与え方などを変更することなどにより、同等の機能を実現し得ることは、以上の説明から容易に考えられるため、本特許請求の範囲はこの発明の範囲内に属するこの様なすべての変更を包括するものであることを承知されたい。
前述した第１〜第１０の実施形態における機能可変情報処理装置を構成する論理モジュールは、プロセッサなどの情報処理装置を構成する一回路素子として用いてもよいし、ゲートアレイ等のマスタースライスとして用いてもよいし、ＦＰＧＡ等の基本モジュールとして用いてもよいし、その他様々な半導体装置に用いてよいことは言うまでもない。
産業上の利用可能性
以上のように、本発明によれば、機能可変情報処理装置を構成する論理モジュールにて使用するトランジスタ数を一層少なくすることができ、前記論理モジュールを用いて、より多くの論理モジュールを集積した機能可変情報処理装置を提供することができる。さらに、組み合わせ論理回路又は順序回路のいずれをも同一の論理モジュールで実現することができ、機能可変情報処理装置の資源を有効に活用することができる。
【図面の簡単な説明】
図１は、本発明の第１の実施形態による機能可変情報処理装置を構成する論理モジュールの一構成例を示す図である。
図２は、本発明の第１の実施形態による機能可変情報処理装置を構成する論理モジュールの他の構成例を示す図である。
図３は、本発明の第１の実施形態による機能可変情報処理装置を構成する論理モジュールのその他の構成例を示す図である。
図４は、本発明の第１の実施形態による機能可変情報処理装置を構成する論理モジュールのその他の構成例を示す図である。
図５は、本発明の第２の実施形態による機能可変情報処理装置を構成する論理モジュールの一構成例を示す図である。
図６は、本発明の第２の実施形態による機能可変情報処理装置を構成する論理モジュールの他の構成例を示す図である。
図７は、本発明の第２の実施形態による機能可変情報処理装置を構成する論理モジュールのその他の構成例を示す図である。
図８は、本発明の第２の実施形態による機能可変情報処理装置を構成する論理モジュールのその他の構成例を示す図である。
図９は、本発明の第３の実施形態による機能可変情報処理装置を構成する論理モジュールの一構成例を示す図である。
図１０は、本発明の第３の実施形態による機能可変情報処理装置を構成する論理モジュールの他の構成例を示す図である。
図１１は、本発明の第３の実施形態による機能可変情報処理装置を構成する論理モジュールのその他の構成例を示す図である。
図１２は、本発明の第３の実施形態による機能可変情報処理装置を構成する論理モジュールのその他の構成例を示す図である。
図１３は、本発明の第４の実施形態による機能可変情報処理装置を構成する論理モジュールの一構成例を示す図である。
図１４は、本発明の第４の実施形態による機能可変情報処理装置を構成する論理モジュールの他の構成例を示す図である。
図１５は、本発明の第４の実施形態による機能可変情報処理装置を構成する論理モジュールのその他の構成例を示す図である。
図１６は、本発明の第４の実施形態による機能可変情報処理装置を構成する論理モジュールのその他の構成例を示す図である。
図１７は、本発明の第５の実施形態による機能可変情報処理装置を構成する論理モジュールの一構成例を示す図である。
図１８は、本発明の第５の実施形態による機能可変情報処理装置を構成する論理モジュールの他の構成例を示す図である。
図１９は、本発明の第５の実施形態による機能可変情報処理装置を構成する論理モジュールのその他の構成例を示す図である。
図２０は、本発明の第５の実施形態による機能可変情報処理装置を構成する論理モジュールのその他の構成例を示す図である。
図２１は、本発明の第６の実施形態による機能可変情報処理装置を構成する論理モジュールの一構成例を示す図である。
図２２は、本発明の第６の実施形態による機能可変情報処理装置を構成する論理モジュールの他の構成例を示す図である。
図２３は、本発明の第６の実施形態による機能可変情報処理装置を構成する論理モジュールのその他の構成例を示す図である。
図２４は、本発明の第６の実施形態による機能可変情報処理装置を構成する論理モジュールのその他の構成例を示す図である。
図２５は、本発明の第７の実施形態による機能可変情報処理装置を構成する論理モジュールの一構成例を示す図である。
図２６は、本発明の第７の実施形態による機能可変情報処理装置を構成する論理モジュールの他の構成例を示す図である。
図２７は、本発明の第７の実施形態による機能可変情報処理装置を構成する論理モジュールのその他の構成例を示す図である。
図２８は、本発明の第７の実施形態による機能可変情報処理装置を構成する論理モジュールのその他の構成例を示す図である。
図２９は、本発明の第８の実施形態による機能可変情報処理装置を構成する論理モジュールの一構成例を示す図である。
図３０は、本発明の第８の実施形態による機能可変情報処理装置を構成する論理モジュールの他の構成例を示す図である。
図３１は、本発明の第８の実施形態による機能可変情報処理装置を構成する論理モジュールのその他の構成例を示す図である。
図３２は、本発明の第８の実施形態による機能可変情報処理装置を構成する論理モジュールのその他の構成例を示す図である。
図３３Ａおよび図３３Ｂは、２入力排他的論理和否定回路の一構成例を示す図である。
図３４Ａおよび図３４Ｂは、２入力排他的論理和回路の一構成例を示す図である。
図３５は、本発明の第９の実施形態による機能可変情報処理装置を構成する論理モジュールの一構成例を示す図である。
図３６は、本発明の第１０の実施形態による機能可変情報処理装置を構成する論理モジュールの一構成例を示す図である。
図３７は、本発明の第１１の実施形態による機能可変情報処理装置の一構成例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３Ａ】
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【図３３Ｂ】
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【図３４Ａ】
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【図３４Ｂ】
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【図３５】
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【図３６】
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【図３７】
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