(57)【特許請求の範囲】
【請求項１】
データ線とゲート線とで画定される画素毎に形成されて前記データ線及び前記ゲート線に接続される画素用薄膜トランジスタと、前記画素用薄膜トランジスタを駆動する駆動回路の少なくとも一部の回路と、前記一部の回路内に形成されて前記データ線への信号供給を制御するアナログスイッチ用薄膜トランジスタとを有する薄膜トランジスタ基板において、
前記画素用薄膜トランジスタと前記アナログスイッチ用薄膜トランジスタとは、互いに異なる導電型であり、
前記一部の回路における前記アナログスイッチ以外の回路要素は、相補型トランジスタにより構成されること
を特徴とする薄膜トランジスタ基板。
【請求項２】
画素毎に薄膜トランジスタが形成された薄膜トランジスタ基板と、前記薄膜トランジスタ基板と対向配置される対向基板と、前記薄膜トランジスタ基板と前記対向基板との間に封止された液晶層とを有する液晶表示パネルにおいて、
前記薄膜トランジスタ基板は、請求項１記載の薄膜トランジスタ基板であること
を特徴とする液晶表示パネル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴという）を集積した薄膜トランジスタ基板（以下、ＴＦＴ基板という）及びそれを用いた液晶表示パネルに関する。
【０００２】
ＴＦＴ基板は、パッシブ型に比べて高画質なアクティブマトリクス型の液晶表示パネルの表示制御用として用いられている。液晶表示パネルは、ノートパソコンや液晶モニタを初めとして種々の表示装置に応用されているが、これら応用製品側からは装置の小型化、コンパクト化の要求があり、表示エリア外周囲のいわゆる額縁の面積をできるだけ小さくする必要が生じている。
【０００３】
【従来の技術】
図４を用いて従来のＴＦＴ基板及び液晶表示パネルの概略構成について説明する。図４は、ＴＦＴ基板及び液晶表示パネルを基板面方向から見た模式図である。図４において、透明ガラス基板であるＴＦＴ基板１上の図中横方向に複数のゲート走査線Ｇが形成され、ゲート走査線Ｇに直交して複数のデータ線Ｄが形成されている。複数のゲート走査線Ｇ及びデータ線Ｄの交差領域に画素が形成される。画素には透明電極材を用いた画素電極が形成されている。ゲート走査線Ｇとデータ線Ｄとの交差近傍には画素のスイッチング素子として機能する画素ＴＦＴ１０が形成されている。
【０００４】
画素ＴＦＴ１０のゲート電極はゲート走査線Ｇに接続され、ドレイン電極はデータ線Ｄに接続され、ソース電極は液晶容量３を形成する一方の電極である画素電極に接続されている。液晶容量３を形成する他方の電極には図示しない対向基板に設けられた共通電極が用いられる。
ＴＦＴ基板１及びこれと対向配置される対向基板、及びこれらの基板間に封止された液晶層とで液晶表示パネルが構成される。
【０００５】
また、ＴＦＴ基板１周囲の額縁領域には、ゲート走査線Ｇを駆動するゲートドライバ４及びデータ線Ｄにデータ信号を書き込むデータドライバ５の少なくとも一部の回路が周辺回路一体化技術により実装されている。ＴＦＴ基板１上に構成されたゲートドライバ４及びデータドライバ５の構成回路にも複数のＴＦＴが形成されている。なお、画素ＴＦＴ１０と、ゲートドライバ４及びデータドライバ５の一部の回路で用いられるＴＦＴとをガラス基板上に一体的に形成するには、非晶質シリコン（アモルファスシリコン）よりもオン電流の大きい、たとえば多結晶シリコン等の材料をＴＦＴの動作半導体層に用いることが望ましい。
【０００６】
ゲートドライバ４は、ゲート走査線Ｇを１本ずつ順次選択するシフトレジスタを有し、選択したゲート走査線Ｇに接続された１行分の画素ＴＦＴ１０を一斉にオン状態にさせるゲート選択信号を出力するようになっている。
【０００７】
データドライバ５は、シフトレジスタやデコーダ等により外部から供給される映像データ信号を加工し、タイミング信号を発生するデータ変換・タイミング発生部６と、データ変換・タイミング発生部６の制御下にデータ線Ｄへのデータ信号供給をオン・オフするアナログスイッチ１１とを備えている。アナログスイッチ１１は、通常、データ変換・タイミング発生部６やゲートドライバ４と同様に、いわゆる相補型(Ｃ−ＭＯＳ）ＴＦＴで構成される。
【０００８】
したがって、１つの画素ＴＦＴ１０とアナログスイッチ１１の部分は、具体的には、例えば図５に示すような等価回路で示される。図５において、アナログスイッチ１１は、Ｎ型ＴＦＴとＰ型ＴＦＴとを並列接続したＣ−ＭＯＳ型ＴＦＴで構成される。
【０００９】
このＣ−ＭＯＳ型ＴＦＴには、共通接続されるドレイン電極にデータ変換・タイミング発生部６からデータ信号が印加され、共通接続されるソース電極はデータ線Ｄと接続され、入力端である２つのゲート電極にはデータ変換・タイミング発生部６のタイミング信号発生回路５ｂからタイミング信号１２、１３がそれぞれ印加される。
【００１０】
タイミング信号発生回路５ｂは、出力回路として、正極性のタイミング信号１２を出力するバッファ１４と、負極性のタイミング信号１３を出力するインバータ１５及びバッファ１６とを備えている。
【００１１】
画素ＴＦＴ１０は、１画素の面積の制約やゲート走査線Ｄが通常１本であること等により、Ｎ型またはＰ型のいずれか一方の導電型のＴＦＴで構成されることが多い。図５では、画素ＴＦＴ１０の導電型がＮ型である場合を例示している。
【００１２】
画素ＴＦＴ１０のゲート電極には、ゲートドライバ４がゲート走査線Ｇに送り出す正極性のゲート選択信号１７が印加され、ドレイン電極にはデータドライバ５からデータ信号が印加され、ソース電極には液晶容量（ＣLC）３が主な負荷として接続される。
【００１３】
以上の構成において、ＴＦＴ基板１では、複数のアナログスイッチ１１のうち、データ変換・タイミング発生部６からのタイミング信号（１２、１３）により指定されたアナログスイッチ１１がある一定時間だけ閉じて、データ変換・タイミング発生部６からのデータ信号を対応するデータ線Ｄに書き込む。そして、その対応するデータ線Ｄとデータドライバ４により選択されたゲート走査線Ｇとの交差位置近傍の画素ＴＦＴ１０がデータを液晶容量（ＣLC）３に書き込む。こうすることにより、ＴＦＴ基板１を用いた液晶表示パネルで所定の画像表示が行われる。
【００１４】
次に、図６及び図７を用いて異なる導電型のＴＦＴでの画素データの書き込み動作について説明する。図６は、Ｎ型ＴＦＴの動作を説明するタイムチャートである。図７は、Ｐ型ＴＦＴの動作を説明するタイムチャートである。
液晶画素に書き込む電圧（データ信号の電圧）は、ＴＦＴ基板１と対向して液晶を狭持する対向基板の共通電極電位に対して、図６及び図７に示すように、１表示フレーム毎にデータ極性を反転させるようにしている。これにより、液晶に長時間に亘って片極性の電圧が印加されないようにして、液晶分子の分極によるいわゆる焼き付き現象を防止している。
【００１５】
図６に示すように、アナログスイッチ１１や画素ＴＦＴ１０がＮ型である場合には、対向電位に対してデータ信号が負となる負フレームのとき、ＴＦＴにかかるゲートソース間電圧Ｖｇｓが正フレームのときよりも大きくなるため、一般的なＭＯＳ型トランジスタの式（１）によりオン電流を大きくすることができる。このため、負フレームの場合に液晶容量３の負荷に対するデータ書き込み時間を短くすることができる。
【００１６】
Ｉｄｓ＝(Ｗ／Ｌ)×μ×Ｃ×（（Ｖｇｓ−Ｖｔ）×Ｖｄｓ−Ｖｄｓ2／２）
・・・・・・（１）
【００１７】
但し、式（１）において、Ｗはチャネル幅、Ｌはチャネル長、μは移動度、Ｃはゲート絶縁膜容量、Ｖｔはしきい値である。
【００１８】
一方、図７に示すように、アナログスイッチ１１や画素ＴＦＴ１０がＰ型ＴＦＴの場合には、正フレームのときにゲートソース間電圧Ｖｇｓが大きくなり、オン電流も大きくなる。このため、正フレームの場合に液晶容量３の負荷に対するデータ書き込み時間を短くすることができる。
【００１９】
つまり、従来のＴＦＴ基板１における画素ＴＦＴ１０の導電型は、図６または図７に示すＮ型又はＰ型であるから、画素へのデータ書き込み時間は正フレームと負フレームとで異なることになる。しかしながら、アナログスイッチ１１はＣ−ＭＯＳ型ＴＦＴであるから、データ線Ｄへの書き込みは正フレームのときも負フレームのときも同等の時間で行える。したがって、画素ＴＦＴが例えばＮ型の場合、全体のデータ書き込み時間は正フレームに比べて負フレームがやや短くなるが、ほぼ同等の時間とみなすことができる。
【００２０】
【発明が解決しようとする課題】
ところが、従来のＴＦＴ基板のようにアナログスイッチ１１にＣ−ＭＯＳ型のＴＦＴを使用すると次のような問題が生じる。
すなわち、アナログスイッチ１１をＮ型とＰ型の両方で構成すると、図５に示すように、Ｎ型とＰ型とで別々のタイミング信号１２、１３が必要となり、その配線スペースが、アナログスイッチ１１の数だけ必要となる。例えば、ＳＶＧＡのカラー表示では、８００×３（Ｒ、Ｇ、Ｂ）＝２４００個のアナログスイッチ１１が必要であるので、額縁領域にかなり広いスペースが必要となる。
【００２１】
また、アナログスイッチ１１は、大きな負荷であるデータ線Ｄに速やかにデータ書き込みを行わなければならないため、大きなオン電流が得られるＴＦＴ、つまり、Ｗ／Ｌが大きいＴＦＴであることが必要である。ところが、チャネル長Ｌを小さくするのには限界があるので、結局ＴＦＴサイズが大きくなる。そのため、アナログスイッチ１１用のＴＦＴは、データドライバ５中で最もサイズの大きい方に属する。
【００２２】
アナログスイッチ１１にタイミング信号を供給するタイミング信号発生回路５ｂは、通常、１〜数１００個のアナログスイッチ１１を同じタイミングでオン状態にさせる能力が要求される。つまり、タイミング信号発生回路５ｂは、同じタイミングでオン状態にさせる個数分のアナログスイッチ１１が持つ大きなゲート容量に速やかにタイミング信号を書き込まなければならない。そのため、タイミング信号発生回路５ｂの出力バッファ１４、１６には、Ｗ／Ｌの大きなＴＦＴが使われる。この出力バッファ１４、１６もＮ型用とＰ型用とで別々に必要である。
【００２３】
このように、Ｎ型とＰ型の両方の導電型を用いるアナログスイッチ１１は、タイミング信号の供給線や出力バッファが２系統必要なため、データドライバ５のレイアウト面積を大きくしてしまい、表示エリア以外の額縁の面積を小さくするという要求に反する結果となっている。
【００２４】
これを解決する方法として例えば図８に示すように、アナログスイッチ１１に１個のＴＦＴを用いて画素ＴＦＴ１０と同じ導電型で構成することが考えられる。図８では、アナログスイッチ１１も画素ＴＦＴ１０も共にＮ型の導電型である場合を例示している。
【００２５】
この場合には、アナログスイッチ１１は１個のＴＦＴで構成しているので、タイミング発生回路は１系統のタイミング信号１８を発生すればよく、データドライバ５のレイアウト面積の縮小が可能である。
【００２６】
ところが、図６を用いて説明したようにＮ型ＴＦＴの場合は、負フレームではデータ書き込み時間を十分短くできるが、正フレームでは逆にデータ書き込み時間が長くなってしまう。したがってこの場合には、正フレームでのデータ書き込み時間が十分短くなるようにアナログスイッチ１１や画素ＴＦＴ１０のサイズ等を設計しなければならないという面倒な問題が生じる。
【００２７】
本発明の目的は、アナログスイッチや画素薄膜トランジスタのサイズ等の再設計を必要とせずに簡易な構成で駆動回路のレイアウト面積を小さくできる薄膜トランジスタ基板、及び、それを用いることにより表示エリア以外のいわゆる額縁の面積を小さくできる液晶表示パネルを提供することを目的とする。
【００２８】
【課題を解決するための手段】
上記目的は、データ線とゲート線とで画定される画素毎に形成されて前記データ線及び前記ゲート線に接続される画素用薄膜トランジスタと、前記画素用薄膜トランジスタを駆動する駆動回路の少なくとも一部の回路と、前記一部の回路内に形成されて前記データ線への信号供給を制御するアナログスイッチ用薄膜トランジスタとを有する薄膜トランジスタ基板において、前記画素用薄膜トランジスタと前記アナログスイッチ用薄膜トランジスタとは、互いに異なる導電型であることを特徴とする薄膜トランジスタ基板によって達成される。
上記本発明の構成によれば、データ書き込み時間を短くしつつ一導電型のアナログスイッチを用いることができるので、駆動回路のレイアウト面積を小さくすることができる。
【００２９】
また上記目的は、画素毎に薄膜トランジスタが形成された薄膜トランジスタ基板と、前記薄膜トランジスタ基板と対向配置される対向基板と、前記薄膜トランジスタ基板と前記対向基板との間に封止された液晶層とを有する液晶表示パネルにおいて、前記薄膜トランジスタ基板は、上記本発明の薄膜トランジスタ基板であることを特徴とする液晶表示パネルによって達成される。この構成によれば、表示領域外周囲の額縁領域の面積を減らすことができる。
【００３０】
【発明の実施の形態】
本発明の一実施の形態による薄膜トランジスタ基板及びそれを用いた液晶表示パネルを図１乃至図３を用いて説明する。なお、本実施の形態による薄膜トランジスタ基板及びそれを用いた液晶表示パネルにおいて、図４乃至図８を用いて説明した従来の薄膜トランジスタ基板及びそれを用いた液晶表示パネルと同一の機能作用を奏する構成要素については同一の符号を付してその説明は省略する。
【００３１】
まず、図１を用いて本実施の形態によるＴＦＴ基板及び液晶表示パネルの概略構成について説明する。図１は、ＴＦＴ基板及び液晶表示パネルを基板面方向から見た模式図である。本実施の形態による薄膜トランジスタ基板は、画素ＴＦＴ２及びアナログスイッチ７の導電型が互いに異なっている点に特徴を有している。図１に示す例では、画素ＴＦＴ２はＮ型の導電型であり、アナログスイッチ７はＰ型の導電型である。
【００３２】
詳細な説明及び図示は省略するが、データドライバ５は複数のブロックに分割されており、各ブロックに複数のデータ線Ｄを振り分けて、各ブロック毎に設けた出力バッファ８から１ブロック内の複数のアナログスイッチ７を同時にオン／オフさせるブロック線順次駆動をするようになっている。
【００３３】
図２は、本実施の形態におけるアナログスイッチ７の領域の等価回路を示している。図３は、本実施の形態における画素ＴＦＴ２及びその近傍等価回路を示している。
図２において、タイミング信号発生回路５ａの出力バッファ８は、アナログスイッチ７がＰ型ＴＦＴで構成されているので、負極性のタイミング信号９をアナログスイッチ７のゲート電極に出力するようになっている。アナログスイッチ７のドレイン電極にはデータ信号が印加され、ソース電極にはデータ線Ｄが接続されている。なお、図２においてデータ線Ｄは容量Ｃｄと抵抗Ｒｄからなる負荷として示している。
【００３４】
また、図３において、画素ＴＦＴ２は、従来例と同様にＮ型ＴＦＴであり、画素ＴＦＴ２のゲート電極にはゲート選択信号１７が印加され、ドレイン電極にはデータ信号が印加される。また、画素ＴＦＴ２のソース電極には液晶容量（ＣLC）３が主な負荷として接続されている。
【００３５】
次に、本実施の形態におけるアナログスイッチ７と画素ＴＦＴ２とによるデータ書き込み動作を、Ｃ−ＭＯＳ型のアナログスイッチ１１を用いる従来例（図５参照）と対比しつつ説明する。なお、比較を簡単にするため、本実施の形態と従来例の双方とも画素ＴＦＴの導電型はＮ型とする。また、アナログスイッチ１１がＣ−ＭＯＳ型である従来例では、同一のゲートソース間電圧ＶｇｓであればＮ型とＰ型のＴＦＴのオン電流はほぼ等しく、アナログスイッチがＰ型のみの本発明の半分であるものとする。
【００３６】
まず、本実施の形態においてアナログスイッチ７はＰ型であるから、アナログスイッチ７によるデータ書き込み時間は図７で説明したように負フレーム時に比べて正フレーム時の方が短くなる。一方、画素ＴＦＴ２はＮ型であるから、画素ＴＦＴ２によるデータ書き込み時間は図６で説明したように正フレーム時に比べて負フレーム時の方が短くなる。
【００３７】
つまり、本実施の形態ではアナログスイッチ７と画素ＴＦＴ２とは、互いに異なる導電型であるので、アナログスイッチ７と画素ＴＦＴ２とによるデータ書き込みにおいて、負フレーム時はアナログスイッチ７のデータ書き込みの遅さを画素ＴＦＴ２が補うように動作する。逆に正フレーム時は画素ＴＦＴ２のデータ書き込みの遅さをアナログスイッチ７が補うように動作する。その結果、正フレーム時と負フレーム時とでほぼ同じような書き込み時間となる。
【００３８】
これに対して従来例のようにアナログスイッチがＣ−ＭＯＳ型の場合には、アナログスイッチ１１によるデータ書き込みは、正・負フレームとも同じ書き込み時間であり、本実施例の場合の正・負フレームのほぼ中間の値となる。また、画素ＴＦＴ１０はＮ型であるから、アナログスイッチ１１と画素ＴＦＴ１０とによるデータ書き込み時間は、正フレーム時に比べて負フレーム時がやや短くなるが、これもほぼ同じ時間とみなせる。
【００３９】
このように本実施の形態では、アナログスイッチ７と画素ＴＦＴ２とによるデータ書き込み時間を、正フレーム時と負フレーム時とでほぼ同じ時間となるようにできる。そして、上記比較から理解できるように、少なくともアナログスイッチがＣ−ＭＯＳ型の場合と同等のデータ書き込み特性が得られる。なお、ここで得られるデータ書き込み時間は、アナログスイッチがＮ型のみでかつ画素ＴＦＴもＮ型の場合の正フレーム時のデータ書き込み時間よりも短くなることは言うまでもない。
【００４０】
このように本実施の形態によれば、単一の導電型のアナログスイッチを用いることができるので、タイミング信号９及びタイミング信号の出力バッファ８は１系統となり、データドライバ５のレイアウト面積を小さくすることができる。
また、タイミング信号線と他の配線との交差が減り、データドライバ５内の部品点数も減らせるため、信頼性の向上及び歩留まりの向上を図ることができる。
これにより、本実施の形態のＴＦＴ基板１と図示しない対向基板との間に液晶層を介在させた液晶表示パネルでは、表示領域外周囲の額縁領域の面積を小さくすることができる。
【００４１】
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態で用いる画素ＴＦＴには十分低いオフリーク電流が要求されるので、相対的にオフリーク電流を低くできるＮ型を用いている。しかしながら、Ｐ型ＴＦＴでもオフリークに対する要求を満たせる場合は、Ｐ型ＴＦＴを画素ＴＦＴに用い、Ｎ型ＴＦＴをアナログスイッチに用いるようにすることももちろん可能である。なお、データドライバ５のアナログスイッチ７以外の部分とゲートドライバ４は、通常のＣ−ＭＯＳで構成するので製造上の工程増加等は生じない。
【００４２】
さらに、本実施の形態では、ガラス基板であるＴＦＴ基板１上にゲートドライバ４とデータドライバ５の少なくとも一部回路を一体化構成する場合で説明したが、本発明はこれに限定されるものではない。少なくともデータドライバ５のアナログスイッチ７が画素ＴＦＴ２と同一工程で製造されていればよく、他の回路例えばタイミング発生回路等はＴＡＢ実装によるドライバ回路に形成されていてもよい。あるいは、ＴＦＴ基板上に全ての周辺回路を一体的に形成するものであってもよい。
また上記実施の形態は、ＴＦＴの動作半導体層として多結晶シリコンを用いているが、これに限らず例えば非晶質シリコンを動作半導体層に用いてももちろんよい。
【００４３】
以上説明した実施形態に基づき、本発明は以下のようにまとめられる。
第１の発明として、データ線とゲート線とで画定される画素毎に形成されて前記データ線及び前記ゲート線に接続される画素用薄膜トランジスタと、前記画素用薄膜トランジスタを駆動する駆動回路の少なくとも一部の回路と、前記一部の回路内に形成されて前記データ線への信号供給を制御するアナログスイッチ用薄膜トランジスタとを有する薄膜トランジスタ基板において、前記画素用薄膜トランジスタと前記アナログスイッチ用薄膜トランジスタとは、互いに異なる導電型であることを特徴とする薄膜トランジスタ基板。
【００４４】
第２の発明として、上記第１の発明の薄膜トランジスタ基板において、前記一部の回路における前記アナログスイッチ以外の回路要素は、相補型トランジスタにより構成されることを特徴とする薄膜トランジスタ基板。この構成にすることにより、本発明に関連しない領域の回路は従来と同様のＣ−ＭＯＳ型ＴＦＴを用いるため、これらの製造に関し従来と同様の製造工程を用いることができ工程増加を抑えることができる。
【００４５】
第３の発明として、上記第１または第２に記載の薄膜トランジスタ基板において、前記画素用薄膜トランジスタは、Ｎ型の導電型を有していることを特徴とする薄膜トランジスタ基板。本発明の構成によれば、オフリーク電流の少ない画素トランジスタを得ることができる。
【００４６】
第４の発明として、上記第１乃至第３のいずれかの薄膜トランジスタ基板において、前記画素用薄膜トランジスタと前記アナログスイッチ用薄膜トランジスタの動作半導体層は、多結晶シリコンで形成されていることを特徴とする薄膜トランジスタ基板。こうすることにより、低温ポリシリコン成膜技術を用いて、オン電流の大きなＴＦＴを備えた周辺回路一体型ＴＦＴ基板を製造することができる。
【００４７】
第５の発明として、画素毎に薄膜トランジスタが形成された薄膜トランジスタ基板と、前記薄膜トランジスタ基板と対向配置される対向基板と、前記薄膜トランジスタ基板と前記対向基板との間に封止された液晶層とを有する液晶表示パネルにおいて、前記薄膜トランジスタ基板は、上記第１乃至第４のいずれかの薄膜トランジスタ基板であることを特徴とする液晶表示パネル。
【００４８】
【発明の効果】
以上の通り、本発明によれば、アナログスイッチと画素ＴＦＴを互いに異なる導電型で構成するので、一体化構成する駆動回路のレイアウト面積を減少させることができる。したがって、本発明の薄膜トランジスタ基板を用いて構成される液晶表示パネルでは、表示エリア以外の額縁部分の面積を減少させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による薄膜トランジスタ基板及び液晶表示パネルの概略構成を示す図である。
【図２】図１中に示されたアナログスイッチの等価回路を示す図である。
【図３】図１中に示された画素ＴＦＴの等価回路を示す図である。
【図４】従来の薄膜トランジスタ基板の概略構成図である。
【図５】図４中に示された画素ＴＦＴとアナログスイッチの等価回路を示す図である。
【図６】Ｎ型ＴＦＴの動作を説明するタイムチャートである。
【図７】Ｐ型ＴＦＴの動作を説明するタイムチャートである。
【図８】画素ＴＦＴとアナログスイッチが共にＮ型ＴＦＴである場合の等価回路を示す図である。
【符号の説明】
１  ガラス基板
２、１０  画素薄膜トランジスタ（画素ＴＦＴ）
３  液晶容量
４  ゲートドライバ
５  データドライバ
５ａ、５ｂ  タイミング信号発生回路
６  データ変換・タイミング発生部
７、１１  アナログスイッチ
８、１４、１６  出力バッファ
９、１２、１３、１８  タイミング信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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