(57)【特許請求の範囲】
【請求項１】
信号線および走査線が縦横に列設され、各信号線および走査線の交点にスイッチング素子を介して接続された画素電極およびこの画素電極に対向する対向電極を具備する画素アレイ部と、
デジタル画素データに対応するアナログ画素電圧を各信号線に供給する信号線駆動回路と、を備えた表示装置において、
前記信号線駆動回路は、
１水平ライン期間を複数に分割した各分割期間に同期して、複数の電圧をその電圧レンジを切り換えて出力する電圧発生手段と、
前記デジタル画素データのうち所定ビットの論理に基づいて、信号線にアナログ画素電圧を供給するタイミングを複数の前記分割期間の中から選択する電圧供給タイミング設定手段と、
前記デジタル画素データの前記所定ビット以外のビットの論理に基づいて、前記電圧発生手段から出力された複数の任意の電圧を選択して、対応する信号線に供給する電圧供給手段と、を有し、
前記電圧発生手段は、
それぞれの前記分割期間に同期して、複数の入力電圧の中から任意の入力電圧対を切換選択する電圧選択回路と、
この電圧選択回路により選択された入力電圧間を分圧して得られる複数の電圧を出力する分圧回路と、を有することを特徴とする表示装置。
【請求項２】
前記電圧選択回路は、前記入力電圧の中から最近接レベルの入力電圧対を選択し、かつ、それぞれの前記分割期間で異なる前記入力電圧対を選択することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記電圧選択回路は、前記入力電圧の低レベルから高レベル側に順次、前記入力電圧対を選択することを特徴とする請求項２に記載の表示装置。
【請求項４】
前記電圧発生手段の出力電圧群の前記対向電圧に印加される電圧に対する極性を、１水平ライン期間または１フレーム期間で切り換えることを特徴とする請求項１に記載の表示装置。
【請求項５】
信号線および走査線が縦横に列設され、各信号線および走査線の交点付近に画素電極が配置された画素アレイ部と、
デジタル画素データに対応する正側アナログ画素電圧と負側アナログ画素電圧とを、所定の周期で切り換えて各信号線に供給する信号線駆動回路と、を備えた表示装置において、
前記信号線駆動回路は、
１水平ライン期間を複数に分割した分割期間ごとに、各分割期間により異なる複数の正側アナログ画素電圧を出力する正側電圧発生手段と、
１水平ライン期間を複数に分割した分割期間ごとに、各分割期間により異なる複数の負側アナログ画素電圧を出力する負側電圧発生手段と、
前記デジタル画素データの所定ビットの論理に基づいて、信号線に前記正側アナログ画素電圧または前記負側アナログ画素電圧を供給するタイミングを複数の前記分割期間の中から選択する電圧供給タイミング設定手段と、
前記デジタル画素データの前記所定ビット以外のビットの論理に基づいて、前記正側電圧発生手段の出力電圧の任意の電圧を選択する正側電圧選択手段と、
前記デジタル画素データの前記所定ビット以外のビットの論理に基づいて、前記負側電圧発生手段の出力電圧の任意の電圧を選択する負側電圧選択手段と、を備え、
前記正側電圧選択手段と前記負側電圧選択手段とが交互に配置されて複数の電圧選択手段対を形成し、
それぞれの前記電圧選択手段対の正側電圧選択手段出力は隣接する２本の前記信号線にそれぞれp-chトランジスタを介して接続され、負側電圧選択手段出力は前記隣接する２本の信号線にそれぞれn-chトランジスタを介して接続されることを特徴とする表示装置。
【請求項６】
それぞれの前記信号線に接続されたp-chトランジスタとn-chトランジスタとは、１フレーム周期または１水平ライン期間で交互に導通し、かつ、前記隣接する２本の信号線に接続された互いに同導電型のトランジスタが１水平ライン期間ごとに交互に導通することを特徴とする請求項５に記載の表示装置。
【請求項７】
前記正側電圧発生手段は、
前記分割期間ごとに、異なる電圧レベルの高低基準電圧を出力する第１の電圧発生手段と、
前記高低基準電圧間を分圧して、前記複数の正側アナログ画素電圧を出力する第１の分圧手段とを有し、
前記負側電圧発生手段は、
前記分割期間ごとに、異なる電圧レベルの高低基準電圧を出力する第２の電圧発生手段と、
前記高低基準電圧間を分圧して、前記複数の負側アナログ画素電圧を出力する第２の分圧手段とを有することを特徴とする請求項５に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部から入力されたデジタル画素データをアナログ電圧に変換して各信号線に供給する回路に関し、例えば、液晶表示装置の信号線駆動回路などを対象とする。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置の信号線駆動方式の一つに、アナログ・サンプルホールド方式と呼ばれるものがある。図１３は従来のアナログ・サンプルホールド方式の概要を説明する図である。コンピュータ等から出力されたデジタル画素データＤ0〜Ｄnは、D/Aコンバータ１０１でアナログ画素電圧に変換される。各信号線Ｓ1〜Ｓnには、MOSトランジスタからなるアナログスイッチ１０２が接続され、これらアナログスイッチ１０２は、シフトレジスタ１０３の各出力端子によりオン・オフ制御される。各アナログスイッチ１０２は、シフトレジスタ１０３の対応する出力端子の論理に応じて、D/Aコンバータ１０１から出力されたアナログ画素電圧を信号線Ｓ1〜Ｓnに供給するか否かを切り換える。
【０００３】
従来のアナログ・サンプルホールド方式では、図１３のようなD/Aコンバータ１０１が必須であり、また、多階調表示を行うには、多ビットのD/Aコンバータを使用しなければならない。ところが、多ビットのD/Aコンバータは、値段が高く、消費電力も多いという問題がある。
【０００４】
さらに、表示解像度を上げるためには、D/Aコンバータ１０１に接続されるビデオバスラインVIDEO上のデータ伝送速度を高速にする必要があるが、ビデオバスラインVIDEOには多数のアナログスイッチ１０２が接続されるため、配線抵抗や配線容量が大きく、配線遅延によりデータの伝送速度が遅くなるという問題もある。
【０００５】
【発明が解決しようとする課題】
図１４は従来のアナログ・サンプルホールド方式を改良した駆動回路の概略構成図であり、信号線１本分の構成を示している。レジスタ回路１１１は、シフトレジスタ１１２の出力パルスに同期して、デジタル画素データＤ0〜Ｄ3をラッチする。このラッチデータは、ロード信号LOADに同期して、ラッチ回路１１３でラッチされる。デコーダ回路１１４は、ラッチ回路１１３の出力をデコードする。デコーダ回路１１４の各出力端子に対応してアナログスイッチ１１５が設けられており、各アナログスイッチ１１５の一端にはそれぞれ異なる電圧Ｖ０〜Ｖ15が印加される。
【０００６】
図１４は４ビットのデジタル画素データＤ0〜Ｄ3により16階調表示を行う例を示している。ラッチ回路１１３の出力に応じて、アナログスイッチ１１５のいずれか一つがオンして、そのアナログスイッチ１１５に印加されている電圧が信号線Ｓ１に供給される。
【０００７】
このように、図１４の回路は、デジタル画素データのビット数に応じた数のアナログスイッチ１１５を有し、これらアナログスイッチ１１５により、それぞれ異なる電圧を選択する。このため、階調数、すなわち、デジタル画素データＤ0〜Ｄnのビット数が増えると、アナログスイッチ１１５も数多く必要になり、基準電圧を供給する電圧線の数も増えるため、配線量や消費電力が増えてしまう。例えば、デジタル画素データのビット数が６ビットの場合には、アナログスイッチと基準電圧が64個必要となり、ビット数が８ビットの場合には、256個必要となる。
【０００８】
本発明は、このような点に鑑みてなされたものであり、その目的は、デジタルデータをアナログ電圧に変換して各信号線に供給する際、高速・高精度のD/Aコンバータが不要で、配線量や消費電力も少ない表示制御回路を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の一態様では、信号線および走査線が縦横に列設され、各信号線および走査線の交点にスイッチング素子を介して接続された画素電極およびこの画素電極に対向する対向電極を具備する画素アレイ部と、
デジタル画素データに対応するアナログ画素電圧を各信号線に供給する信号線駆動回路と、を備えた表示装置において、
前記信号線駆動回路は、
１水平ライン期間を複数に分割した各分割期間に同期して、複数の電圧をその電圧レンジを切り換えて出力する電圧発生手段と、
前記デジタル画素データのうち所定ビットの論理に基づいて、信号線にアナログ画素電圧を供給するタイミングを複数の前記分割期間の中から選択する電圧供給タイミング設定手段と、
前記デジタル画素データの前記所定ビット以外のビットの論理に基づいて、前記電圧発生手段から出力された複数の任意の電圧を選択して、対応する信号線に供給する電圧供給手段と、を有し、
前記電圧発生手段は、
それぞれの前記分割期間に同期して、複数の入力電圧の中から任意の入力電圧対を切換選択する電圧選択回路と、
この電圧選択回路により選択された入力電圧間を分圧して得られる複数の電圧を出力する分圧回路と、を有することを特徴とする表示装置が提供される。
【００１０】
また、本発明の一態様では、信号線および走査線が縦横に列設され、各信号線および走査線の交点付近に画素電極が配置された画素アレイ部と、
デジタル画素データに対応する正側アナログ画素電圧と負側アナログ画素電圧とを、所定の周期で切り換えて各信号線に供給する信号線駆動回路と、を備えた表示装置において、
前記信号線駆動回路は、
１水平ライン期間を複数に分割した分割期間ごとに、各分割期間により異なる複数の正側アナログ画素電圧を出力する正側電圧発生手段と、
１水平ライン期間を複数に分割した分割期間ごとに、各分割期間により異なる複数の負側アナログ画素電圧を出力する負側電圧発生手段と、
前記デジタル画素データの所定ビットの論理に基づいて、信号線に前記正側アナログ画素電圧または前記負側アナログ画素電圧を供給するタイミングを複数の前記分割期間の中から選択する電圧供給タイミング設定手段と、
前記デジタル画素データの前記所定ビット以外のビットの論理に基づいて、前記正側電圧発生手段の出力電圧の任意の電圧を選択する正側電圧選択手段と、
前記デジタル画素データの前記所定ビット以外のビットの論理に基づいて、前記負側電圧発生手段の出力電圧の任意の電圧を選択する負側電圧選択手段と、を備え、
前記正側電圧選択手段と前記負側電圧選択手段とが交互に配置されて複数の電圧選択手段対を形成し、
それぞれの前記電圧選択手段対の正側電圧選択手段出力は隣接する２本の前記信号線にそれぞれp-chトランジスタを介して接続され、負側電圧選択手段出力は前記隣接する２本の信号線にそれぞれn-chトランジスタを介して接続されることを特徴とする表示装置が提供される。
【００１２】
【発明の実施の形態】
以下、本発明に係る表示装置について、図面を参照しながら具体的に説明する。以下では、表示装置の一例として、アクティブマトリクス型の液晶表示装置内の信号線駆動回路について説明する。
【００１３】
図１は信号線駆動回路の第１の実施形態の詳細構成を示すブロック図、図２は液晶表示装置の全体構成を示すブロック図である。
【００１４】
液晶表示装置は、図２に示すように、信号線と走査線が縦横に列設され各信号線と走査線の交点に画素TFTを介して接続される画素電極およびこの画素電極に対向し、所定レベルの対向電圧が印加される対向電極を有する液晶表示部１と、各走査線を駆動する走査線駆動回路２と、各信号線を駆動する信号線駆動回路３と、信号線駆動用の４種類の電圧と制御信号を出力する電圧発生回路４とを有する。電圧発生回路４は、電圧発生手段に相当する。
【００１５】
図１は信号線駆動回路３の信号線１本分の構成を示しており、４ビットのデジタル画素データにより16階調表示を行う例を示している。信号線駆動回路３は、各信号線ごとに、シフトレジスタ１１と、ラッチ回路１２と、レジスタ回路１３と、比較回路１４と、デコーダ回路１５と、アナログスイッチ１６とを有する。比較回路１４は電圧供給タイミング設定手段に相当し、デコーダ回路１５とアナログスイッチ１６は電圧供給手段に相当する。
【００１６】
ラッチ回路１２は、シフトレジスタ１１の出力パルスに同期して、デジタル画素データＤ0〜Ｄ3をラッチする。レジスタ回路１３は、１水平ライン期間の終わりにロード信号LOADの論理に基づいて、ラッチ回路１２の出力、すなわち、デジタル画素データＤ0〜Ｄ3を同時にラッチする。レジスタ回路１３でラッチされたデジタル画素データＤ0〜Ｄ3のうち、上位２ビットＤ2，Ｄ3は比較回路１４に入力され、下位２ビットＤ0，Ｄ1はデコーダ回路１５に入力される。
【００１７】
比較回路１４は、後述する電圧発生回路４から出力された制御信号QV0，QV1とデジタル画素データの上位２ビットＤ2，Ｄ3とを比較し、比較結果を示す信号COHを出力する。デコーダ回路１５は、比較回路１４による比較結果が一致した場合には、デジタル画素データの下位２ビットＤ0，Ｄ1のデコード結果を出力する。より詳細には、デコーダ回路１５は、デコード結果に基づいて、４本の出力端子のいずれか１本のみをハイレベルにする。一方、比較回路１４による比較結果が一致しなかった場合には、デコーダ回路１５は、全出力をローレベルにする。アナログスイッチ１６にはそれぞれ、電圧発生回路４の出力電圧Ｖr0〜Ｖr3が供給される。
【００１８】
図３は電圧発生回路４の詳細構成を示すブロック図である。図３の電圧発生回路４は、電圧選択回路２１と、直列接続された複数の抵抗Ｒと、カウンタ回路２２とを有する。電圧選択回路２１は、カウンタ回路２２の出力に応じて、５種類の電圧Ｖ０〜Ｖ４の中から２種類の電圧ＶH，ＶL（ＶH＞ＶL）、すなわち、（Ｖ1，Ｖ0）、（Ｖ2，Ｖ1）、（Ｖ3，Ｖ2）、（Ｖ4，Ｖ3）のいずれかを選択する。
【００１９】
選択電圧ＶH，ＶL間には抵抗値の等しい４つの抵抗Ｒが直列接続されており、各抵抗間から電圧Ｖr0〜Ｖr3が出力される。電圧Ｖr0〜Ｖr3は、電圧ＶH，ＶLを用いると以下の（１）〜（４）式で表される。
【００２０】
Ｖr0＝ＶL      …（１）
Ｖr1＝(3/4)ＶL＋(1/4)ＶH      …（２）
Ｖr2＝(1/2)ＶL＋(1/2)ＶH      …（３）
Ｖr3＝(1/4)ＶL＋(3/4)ＶH      …（４）
図４はカウンタ回路２２の出力と電圧選択回路２１の出力電圧との関係を示す図、図５は電圧発生回路４の出力電圧を示す図である。以下、これらの図を用いて、図１の信号線駆動回路３の動作を説明する。図４，図５では、１水平ライン期間をｔ0〜ｔBとしており、１水平ライン期間を、４つの分割期間ｔ0〜ｔ1，ｔ1〜ｔ2，ｔ2〜ｔ3，ｔ3〜ｔ4に分けて信号線駆動を行う例を示している。なお、ｔ4〜ｔBは帰線期間である。
【００２１】
ｔ0〜ｔ1の期間内は、カウンタ回路２２の出力QV0，QV1は（０，０）となり、電圧選択回路２１の出力電圧ＶH，ＶLは（Ｖ1，Ｖ0）となる。この期間内の電圧発生回路４の出力電圧は、図５に示すように、Ｖ0＝Ｖr0＜Ｖr1＜Ｖr2＜Ｖr3＜Ｖ1となる。
【００２２】
また、ｔ1〜ｔ2の期間内は、カウンタ出力QV0，QV1は（１，０）、選択電圧ＶH，ＶLは（Ｖ2，Ｖ1）となる。この期間内の電圧発生回路４の出力電圧は、図５に示すように、Ｖ1＝Ｖr0＜Ｖr1＜Ｖr2＜Ｖr3＜Ｖ2となる。
【００２３】
また、ｔ2〜ｔ3の期間内は、カウンタ出力QV0，QV1は（０，１）、選択電圧ＶH，ＶLは（Ｖ3，Ｖ2）となる。この期間内の電圧発生回路４の出力電圧は、図５に示すように、Ｖ2＝Ｖr0＜Ｖr1＜Ｖr2＜Ｖr3＜Ｖ3となる。
【００２４】
また、ｔ3〜ｔ4の期間内は、カウンタ出力QV0，QV1は（１，１）、選択電圧ＶH，ＶLは（Ｖ4，Ｖ3）になる。この期間内の電圧発生回路４の出力電圧は、図５に示すように、Ｖ3＝Ｖr0＜Ｖr1＜Ｖr2＜Ｖr3＜Ｖ4となる。
【００２５】
上述したｔ0〜ｔ1の期間内は、カウンタ出力QV0，QV1が（０，０）となるため、デジタル画素データの上位２ビットが（０，０）のときに、比較回路１４の出力はハイレベルになる。したがって、ｔ0〜ｔ1の期間内は、１水平ラインに含まれる、デジタル画素データの上位２ビットが（０，０）の画素に対応する信号線に信号電圧が供給される。
【００２６】
具体的には、デジタル画素データの下位２ビットが（０，０）の場合には、図１のアナログスイッチ１６がオンして、電圧Ｖr0が信号線に供給される。また、下位２ビットが（０，１）の場合には電圧Ｖr1が、下位２ビットが（１，０）の場合には電圧Ｖr2が、下位２ビットが（１，１）の場合には電圧Ｖr3がそれぞれ信号線に供給される。
【００２７】
次に、ｔ1〜ｔ2の期間内は、カウンタ出力QV0，QV1が（１，０）となり、デジタル画素データの上位２ビットＤ2，Ｄ3が（１，０）のときに、比較回路１４の出力はハイレベルになる。したがって、ｔ1〜ｔ2の期間内は、１水平ラインに含まれる、デジタル画素データの上位２ビットＤ2，Ｄ3が（１，０）の画素に対応する信号線に信号電圧が供給される。
【００２８】
次に、ｔ2〜ｔ3の期間内は、カウンタ出力QV0，QV1が（０，１）となり、デジタル画素データの上位２ビットＤ2，Ｄ3が（０，１）のときに、比較回路１４の出力はハイレベルになる。したがって、ｔ2〜ｔ3の期間内は、１水平ラインに含まれる、デジタル画素データの上位２ビットＤ2，Ｄ3が（０，１）の画素に対応する信号線に信号電圧が供給される。
【００２９】
次に、ｔ3〜ｔ4の期間内は、カウンタ出力QV0，QV1が（１，１）となり、デジタル画素データの上位２ビットＤ2，Ｄ3が（１，１）のときに、比較回路１４の出力はハイレベルになる。したがって、ｔ3〜ｔ4の期間内は、１水平ラインに含まれる、デジタル画素データの上位２ビットＤ2，Ｄ3が（１，１）の画素に対応する信号線に信号電圧が供給される。
【００３０】
このように、第１の実施形態では、１水平ライン期間を複数の期間に分割するとともに、各分割期間ごとに信号線に供給する電圧範囲を設定し、デジタル画素データの上位ビットＤ2，Ｄ3により電圧範囲を下位ビットＤ0，Ｄ1で基準電圧を選択するようにしたため、多ビットのＤ／Ａコンバータが不要となり、消費電力を低減できるとともに、部品コストも削減できる。また、図１４のように、デジタル画素データの階調数だけ基準電圧を設ける場合に比べて、配線量を減らすことができ、実装面積を削減できる。
【００３１】
図４では、電圧Ｖ0，Ｖ1の電圧差と、電圧Ｖ1，Ｖ2の電圧差と、電圧Ｖ2，Ｖ3の電圧差と、電圧Ｖ3，Ｖ4の電圧差とを、それぞれ等しくした例を説明したが、これら電圧差は必ずしも同じでなくてもよい。
【００３２】
例えば、図６は電圧Ｖ0〜Ｖ4の電圧差がそれぞれ異なる例を示す図である。この場合、非線形のＤ／Ａ変換が可能となり、液晶の特性に応じてアナログ画素電圧を微調整できることから、液晶の表示品質を向上できる。
【００３３】
電圧発生回路４のＶ0，Ｖ1，Ｖ2，Ｖ3を１水平ライン期間ごとに正負に切り換えれば、いわゆるＨライン反転駆動が可能となり、１フレームごとに切り換えれば、フレーム反転駆動が可能となる。
【００３４】
図７は、６ビットのデジタル画素データＤ0〜Ｄ5を入力して、64階調表示を行う場合の信号線駆動回路３のブロック図である。図７の回路では、１水平ライン期間を８つの期間に分割し、デジタル画素データの上位側３ビットＤ3〜Ｄ5により分割期間を選択し、残りのビットＤ0〜Ｄ2により、電圧発生回路４から出力された電圧Ｖr0〜Ｖr7のいずれか一つを選択する。これにより、図１と同様に、高精度かつ高速のＤ／Ａコンバータが不要となる。
【００３５】
（第２の実施形態）
第２の実施形態は、信号線を反転駆動するものである。
【００３６】
図８は信号線駆動回路の第２の実施形態の概略構成を示すブロック図である。図８に示すように、第２の実施形態の信号線駆動回路３ａは、隣接する２つの画素に対応する２本の信号線ごとに、正極性のアナログ画素電圧を出力する正極性電圧生成回路４ａと、負極性のアナログ画素電圧を出力する負極性電圧生成回路４ｂと、双方の電圧生成回路４ａ，４ｂの出力のいずれかを選択する切換回路３１とを有する。
【００３７】
ここで、正極性とは、液晶パネルの対向電極電圧に対して正、負極性は負の電圧と定義する。
【００３８】
図８の信号線駆動回路３ａは、垂直ラインごとに電圧極性を反転させる、いわゆるＶライン反転方式で各信号線を駆動する。Ｖライン反転方式は、図９に示すように、垂直方向（縦方向）に隣接する各ラインごとに、アナログ画素電圧の極性を切り換えるものである。
【００３９】
例えば、図９の信号線Ｓ１に正側のアナログ画素電圧が供給される場合には、その隣の信号線Ｓ２には負側のアナログ画素電圧が供給される。また、次のフレーム（画面）では、図９の信号線Ｓ１には負側のアナログ画素電圧が供給され、その隣の信号線Ｓ２には正側のアナログ画素電圧が供給される。
【００４０】
図１０は信号線駆動回路３ａの詳細構成を示すブロック図であり、隣接する２つの画素に対応する信号線２本分の構成を示している。切換回路３１内には、対になったNMOSトランジスタとPMOSトランジスタが２組（Ｑ１，Ｑ２）、（Ｑ３，Ｑ４）設けられる。各組の両トランジスタのソース端子はそれぞれ対応する信号線に接続され、一方の組の両トランジスタＱ１，Ｑ２のゲート端子には極性選択信号POLが印加され、他方の組の両トランジスタＱ３，Ｑ４のゲート端子には極性選択信号POLIが印加される。
【００４１】
正極性電圧生成回路４ａは、シフトレジスタ１１と、ラッチ回路１２と、レジスタ回路１３と、比較回路１４と、デコーダ回路１５と、PMOSトランジスタＱ21〜Ｑ24からなるアナログスイッチとを有する。また、負極性電圧生成回路４ｂは、シフトレジスタ１１と、ラッチ回路１２と、レジスタ回路１３と、比較回路１４と、デコーダ回路１５と、NMOSトランジスタＱ11〜Ｑ14からなるアナログスイッチとを有する。
【００４２】
NMOSトランジスタＱ11〜Ｑ14は負側電圧選択手段に相当し、PMOSトランジスタＱ21〜Ｑ24は正側電圧選択手段に相当する。
【００４３】
アナログスイッチを構成するNMOSトランジスタＱ11〜Ｑ14のソース端子は、切換回路３１内のNMOSトランジスタＱ１，Ｑ３のドレイン端子に接続され、NMOSトランジスタＱ11〜Ｑ14のゲート端子は、デコーダ回路１５の出力端子に接続され、NMOSトランジスタＱ11〜Ｑ14のドレイン端子には、後述する電圧発生回路４の出力電圧Ｖ10〜Ｖ13が印加される。
【００４４】
一方、アナログスイッチを構成するPMOSトランジスタＱ21〜Ｑ24のソース端子は、切換回路３１内のPMOSトランジスタＱ2〜Ｑ4のドレイン端子に接続され、PMOSトランジスタＱ21〜Ｑ24のゲート端子は、インバータIV１〜IV４を介してデコーダ回路１５の出力端子に接続され、PMOSトランジスタＱ21〜Ｑ24のドレイン端子には、後述する電圧発生回路４の出力電圧Ｖ00〜Ｖ03が印加される。
【００４５】
図１１は電圧発生回路４の詳細構成を示すブロック図である。図示のように、電圧発生回路４は、正側電圧選択回路４１、負側電圧選択回路４２、カウンタ回路４３、および抵抗Ｒを有する。
【００４６】
正側電圧選択回路４１とそれに接続された抵抗Ｒは正側電圧発生手段に相当し、負側電圧選択回路４２とそれに接続された抵抗Ｒは負側電圧発生手段に相当する。また、正側電圧選択回路４１は第１の電圧発生手段に相当し、正側電圧選択回路４１に接続された抵抗Ｒは第１の抵抗分割手段に相当し、負側電圧選択回路４２は第２の電圧発生手段に相当し、負側電圧選択回路４２に接続された抵抗Ｒは第２の抵抗分割手段に相当する。
【００４７】
正側電圧選択回路４１は、カウンタ回路４３のカウント値に基づいて、電圧Ｖ0〜Ｖ4の中から２つの電圧Ｖ0H，Ｖ0Lを選択し、これら電圧Ｖ0H，Ｖ0Lを抵抗Ｒにより抵抗分圧した電圧Ｖ00〜Ｖ03を出力する。同様に、負側電圧選択回路４２は、カウンタ回路４３のカウント値に基づいて、電圧−Ｖ0〜−Ｖ4の中から２つの電圧Ｖ1H，Ｖ1Lを選択し、これら電圧Ｖ1H，Ｖ1Lを抵抗Ｒにより抵抗分圧した電圧Ｖ10〜Ｖ13を出力する。
【００４８】
図１２は電圧発生回路４の出力電圧を示す図であり、（ａ）は正側アナログ画素電圧を示し、（ｂ）は負側アナログ画素電圧を示している。以下、図１２を用いて、図１０に示す第２の実施形態の信号線駆動回路３ａの動作を説明する。図１２では、１水平ライン期間をｔ0〜ｔ1，ｔ1〜ｔ2，ｔ2〜ｔ3，ｔ3〜ｔ4に４分割している。
【００４９】
図１２のｔ0〜ｔ1の期間内は、カウンタ回路４３の出力QV0，QV1が（０，０）であり、電圧発生回路４からは、正側信号電圧Ｖ00〜Ｖ03（ただし、Ｖ0＝Ｖ00＜Ｖ01＜Ｖ02＜Ｖ03＜Ｖ1）と、負側信号電圧Ｖ10〜Ｖ13（ただし、−Ｖ0＝Ｖ10＞Ｖ11＞Ｖ12＞Ｖ13＞−Ｖ1）とが出力される。
【００５０】
この期間内は、デジタル画素データの上位２ビットが（０，０）のときに、比較回路１４から比較結果が一致したことを示す信号が出力される。デコーダ回路１５は、上位２ビットが（０，０）であるデジタル画素データのデコードを行い、デコード結果に基づいてNMOSトランジスタＱ11〜Ｑ14のいずれか一つをオンする。
【００５１】
例えば、図１０において、極性切換信号POLがハイレベルで、POLIがローレベルの場合には、切換回路３１内のNMOSトランジスタＱ１がオンし、NMOSトランジスタＱ11〜Ｑ14のうち、オン状態であるNMOSトランジスタのドレイン電圧が信号線Ｓ１に供給される。一方、隣接する信号線Ｓ２では、切換回路３１内のPMOSトランジスタＱ４がオンし、PMOSトランジスタＱ21〜Ｑ24のうち、オン状態であるPMOSトランジスタのドレイン電圧が信号線Ｓ２に供給される。すなわち、信号線Ｓ１とＳ２は電圧極性が逆になる。
【００５２】
次に、図１２に示すｔ1〜ｔ2の期間内は、カウンタの出力QV0，QV1が（１，０）になり、電圧発生回路４からは、正側信号電圧Ｖ00〜Ｖ03（ただし、Ｖ1＝Ｖ00＜Ｖ01＜Ｖ02＜Ｖ03＜Ｖ2）と、負側信号電圧Ｖ10〜Ｖ13（ただし、−Ｖ1＝Ｖ10＞Ｖ11＞Ｖ12＞Ｖ13＞−Ｖ2）とが出力される。
【００５３】
次に、ｔ2〜ｔ3の期間内は、カウンタの出力QV0，QV1が（０，１）になり、電圧発生回路４からは、正側信号電圧Ｖ00〜Ｖ03（ただし、Ｖ2≦Ｖ00＜Ｖ01＜Ｖ02＜Ｖ03＜Ｖ3）と、負側信号電圧Ｖ10〜Ｖ13（ただし、−Ｖ2＝Ｖ10＞Ｖ11＞Ｖ12＞Ｖ13＞−Ｖ3）とが出力される。
【００５４】
次に、ｔ3〜ｔ4の期間内は、カウンタの出力QV0，QV1が（１，０）になり、電圧発生回路４からは、正側信号電圧Ｖ00〜Ｖ03（ただし、Ｖ3≦Ｖ00＜Ｖ01＜Ｖ02＜Ｖ03＜Ｖ4）と、負側信号電圧Ｖ10〜Ｖ13（ただし、−Ｖ3＝Ｖ10＞Ｖ11＞Ｖ12＞Ｖ13＞−Ｖ4）とが出力される。
【００５５】
１フレームごとに極性選択信号POL，POLIの極性が反転すれば、信号線Ｓ１，Ｓ２の極性が反転する。
【００５６】
ところで、12.1インチの画面サイズのＸＧＡパネル基板の１画素当たりのサイズは、約80×240μm2であるため、図１０に示した正極性電圧生成回路４ａ、負極性電圧生成回路４ｂ、および切換回路３１は、約80μm2の幅に納めるのが望ましい。このため、図１０に示すように、正極性電圧生成回路４ａ、負極性電圧生成回路４ｂ、および切換回路３１を、各信号線の長手方向に沿って一列に配置するのが望ましい。
【００５７】
このように、第２の実施形態は、隣接する２画素に対応する信号線２本ごとに、切換回路３１、正極性電圧生成回路４ａ、および負極性電圧生成回路４ｂを設け、各電圧発生回路４内では、１水平ライン期間を複数の期間に分割するとともに、各分割期間ごとに信号線に供給する電圧範囲を設定し、デジタル画素データの上位ビットにより、表示を行う分割期間と電圧範囲を選択するようにしたため、第１の実施形態と同様に、デジタル画素データをそのままＤ／Ａ変換する場合に比べて、回路規模を小さくでき、消費電力の低減とコスト削減が可能になる。また、回路構成を複雑にすることなく反転駆動を行うことができる。
【００５８】
また、第２の実施形態において、電圧発生回路４から出力される各電圧間の電圧差は、同じである必要はない。また、デジタル画素データのビット数にも特に制限はない。
【００５９】
第１および第２の実施形態では、１水平ライン期間を４つの期間に分割する例を説明したが、分割数は４つに限定されない。例えば、１水平ライン期間をｎ個（ｎは２以上の整数）に分割する場合には、図３や図１１に示す電圧発生回路に(n+1)種類の電圧Ｖm（ただし、ｍ＝1,2,…,n,(n+1)で、Ｖm＜Ｖm+1）を入力して、これら電圧の中から２種類の電圧を選択して抵抗分圧すればよい。
【００６０】
また、第２の実施形態では、Ｖライン反転駆動を行う例を説明したが、極性選択信号POL，POLIを１水平ライン期間ごとに反転させれば、ドット反転駆動となる。
【００６１】
【発明の効果】
以上詳細に説明したように、本発明によれば、１水平ライン期間を複数の期間に分割して、各分割期間ごとに信号線に供給する電圧範囲を設定し、デジタル画素データの上位側所定ビットにより分割期間を設定し、それ以外のビットにより、選択された電圧範囲のうち所定の電圧を信号線に供給するようにしたため、多ビットのＤ／Ａコンバータが不要となり、消費電力を低減でき、部品コストも削減できる。また、基準電圧線を多数設ける必要もないため、配線量を削減でき、回路規模を小さくできる。
【図面の簡単な説明】
【図１】信号線駆動回路の第１の実施形態の詳細構成を示すブロック図。
【図２】液晶表示装置の全体構成を示すブロック図。
【図３】電圧発生回路の詳細構成を示すブロック図。
【図４】カウンタ回路の出力と電圧選択回路の出力電圧との関係を示す図。
【図５】電圧発生回路の出力電圧を示す図。
【図６】電圧発生回路の入力電圧間の電圧差が一定でない例を示す図。
【図７】  64階調表示を行う場合の信号線駆動回路のブロック図。
【図８】信号線駆動回路の第２の実施形態の概略構成を示すブロック図。
【図９】Ｖライン反転駆動を説明する図。
【図１０】信号線駆動回路の第２の実施形態の詳細構成を示すブロック図。
【図１１】電圧発生回路の詳細構成を示すブロック図。
【図１２】電圧発生回路の出力電圧を示す図。
【図１３】従来のアナログ・サンプルホールド方式の概要を説明する図。
【図１４】従来のアナログ・サンプルホールド方式を改良した駆動回路の概略構成図。
【符号の説明】
１  液晶表示部
２  走査線駆動回路
３  信号線駆動回路
４  電圧発生回路
１１  シフトレジスタ
１２  ラッチ回路
１３  レジスタ回路
１４  比較回路
１５  デコーダ回路
１６  アナログスイッチ
２１  電圧選択回路
２２  カウンタ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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