(57)【特許請求の範囲】
【請求項１】
被測定信号の基準クロックに対する位相を検出する時間デジタル変換回路であって、
入力信号を第１遅延量で遅延する第１遅延素子を複数直列に接続し、初段の前記第１遅延素子に前記基準クロックが入力される第１ディレイラインと、
前記第１ディレイラインの複数の前記第１遅延素子の接続ノードまたは初段の前記第１遅延素子の入力ノードに接続され、入力信号を前記第１遅延量と異なる第２遅延量で遅延する第２遅延素子を少なくとも１つ以上直列に接続した第２ディレイライン群と、
前記被測定信号の変化エッジが、前記第１ディレイラインの複数の前記第１遅延素子および前記第２ディレイライン群の複数の前記第２遅延素子の出力する前記基準クロックを遅延した信号の変化エッジに対して進んでいるか遅れているかを判定する複数の判定回路と、
前記複数の判定回路の判定結果から、前記被測定信号の変化エッジの前記基準クロックに対する位相を算出する演算回路と、を備え、
前記第１遅延量と前記第２遅延量の差は、前記第１遅延量および前記第２遅延量より小さいことを特徴とする時間デジタル変換回路。
【請求項２】
前記第１遅延量と前記第２遅延量の差は、前記第１遅延量の整数分の１である請求項１に記載の時間デジタル変換回路。
【請求項３】
複数の前記第１遅延素子および複数の前記第２遅延素子は、出力する前記基準クロックを遅延した信号の遅延量が重複しない請求項１または２に記載の時間デジタル変換回路。
【請求項４】
前記第１ディレイラインの複数の前記第１遅延素子の接続ノードまたは初段の前記第１遅延素子の入力ノードおよび前記第２ディレイライン群の複数の前記第２遅延素子の接続ノードに接続され、入力信号を前記第１遅延量および第２遅延量と異なる第３遅延量で遅延する第３遅延素子を少なくとも１つ以上直列に接続した第３ディレイライン群と、
前記被測定信号の変化エッジが、前記第３ディレイライン群の複数の前記第３遅延素子の出力する前記基準クロックを遅延した信号の変化エッジに対して進んでいるか遅れているかを判定する複数の追加判定回路と、をさらに備え、
前記演算回路は、前記複数の判定回路および前記複数の追加判定回路の判定結果から、前記被測定信号の変化エッジの前記基準クロックに対する位相を算出する請求項１から３のいずれか１項に記載の時間デジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時間デジタル変換回路(Time-to-Digital Converter:TDC)に関し、特に小さな回路規模で高分解能のＴＤＣに関する。
【背景技術】
【０００２】
近年ＡＤ変換器の性能は著しく向上しており、それに伴い動作の基準となる動作信号の精度、例えばジッタや周期誤差を高精度に検出することが求められている。動作信号である被測定信号の基準クロックに対する位相（ジッタ）を検出する回路としてＴＤＣが広く知られている。
【０００３】
図１は、従来のＴＤＣの基本構成と動作を示す図であり、（Ａ）が回路構成を、（Ｂ）が回路動作のタイムチャートを示す。
【０００４】
図１の（Ａ）に示すように、ＴＤＣは、原クロックＣＫを所定の遅延量τ１ずつ順次遅延する複数の遅延素子（ノンインバータバッファ）１１を直列に接続した遅延回路列（ディレイライン）と、このディレイラインで順次遅延された各遅延クロックＣＫ１、ＣＫ２、ＣＫ３、…をデータ入力とし、被測定信号ＳＣをクロック入力とする複数のフリップ・フロップ１２と、複数のフリップ・フロップ１２の出力Ｑ１、Ｑ２、Ｑ３、…から原クロックＣＫに対する被測定信号のジッタを算出するエンコーダ回路１３と、を有する。
【０００５】
ノンインバータバッファ１１は、例えばインバータを２段接続して実現するか、特許文献１に記載されたような回路で実現する。接続するノンインバータバッファ１１の個数は、予想される被測定信号ＳＣのジッタの大きさをノンインバータバッファ１１の遅延量で除した個数に所定の余裕を加えた個数以上必要である。
【０００６】
図１の（Ｂ）に示すように、各ノンインバータバッファ１１が出力する遅延クロックＣＫ１、ＣＫ２、ＣＫ３、…は、所定の遅延量ずつ遅延している。被測定信号ＳＣが立ち上がる時、ある遅延クロックより前の遅延クロックＣＫ１、ＣＫ２は「高（Ｈ）」状態であり、フリップ・フロップ１２の出力Ｑ１、Ｑ２は「Ｈ」になるが、それ以後の遅延クロックＣＫ３、…は「低（Ｌ）」状態であり、フリップ・フロップ１２の出力Ｑ３、…は「Ｌ」であり、フリップ・フロップ１２の出力が変化する位置をエンコーダ回路１３で検出することにより、原クロックＣＫに対する被測定信号ＳＣが立ち上がるタイミングを検出できる。被測定信号ＳＣの立ち上がりにジッタがあると、フリップ・フロップ１２の出力が変化する位置が異なり、エンコーダ回路１３の出力が変化することになる。
【０００７】
非特許文献１および２は、図１に示したＴＤＣを記載している。
【０００８】
非特許文献３は、直列に接続する複数のノンインバータバッファの遅延量をｎτ１（ｎは整数）とし、ノンインバータバッファの各接続ノードに遅延量τ１のノンインバータバッファをｎ−１個直列に接続することにより、小さな範囲に回路を形成したＴＤＣを記載している。
【０００９】
図１のＴＤＣおよび非特許文献３に記載されたＴＤＣでは、被測定信号のジッタ検出の時間分解能は、ノンインバータバッファの遅延量である。このように、ノンインバータバッファの遅延量は、プロセスなどにより規定されるため限界がある。一方、遅延量の差が小さい２種類のノンインバータバッファを作ることは可能である。例えば、遅延量が２ｐｓのノンインバータバッファを安定して作ることは難しいが、遅延量が１０ｐｓと８ｐｓのノンインバータバッファを安定して作ることは可能である（もちろんバラツキはあるが）。
【００１０】
非特許文献４および５は、遅延量の少し異なる２種類のノンインバータバッファをそれぞれ直列に接続した２種類のディレイラインを設け、一方に基準クロックを、他方に被測定信号を入力して、対応する段の出力を比較することにより、時間分解能を向上した副尺（バーニア:Vernier)ディレイラインＴＤＣを記載している。
【００１１】
図２は、非特許文献４および５に記載された時間分解能を高くしたＴＤＣの構成と動作を示す図であり、（Ａ）が回路構成を、（Ｂ）が回路動作のタイムチャートを示す。
【００１２】
図２の（Ａ）に示すように、このＴＤＣは、原クロックＣＫを第１の所定遅延量τ１ずつ順次遅延する複数のノンインバータバッファ１４を直列に接続した第１ディレイラインと、被測定信号ＳＣを第２の所定遅延量τ２ずつ順次遅延する複数のノンインバータバッファ１５を直列に接続した第２ディレイラインと、第１ディレイラインで順次遅延された各遅延クロックＣＫ１、ＣＫ２、ＣＫ３、…をデータ入力とし、第２ディレイラインで順次遅延された各遅延被測定信号ＳＣ１、ＳＣ２、ＳＣ３、…をクロック入力とする複数のフリップ・フロップ１６と、複数のフリップ・フロップ１６の出力Ｑ１、Ｑ２、Ｑ３、…からクロックＣＫに対する被測定信号のジッタを算出するエンコーダ回路１７と、を有する。第１の所定遅延量τ１は、第２の所定遅延量τ２より大きい（τ１＞τ２）。接続するノンインバータバッファ１４及び１５の個数は、予想される被測定信号ＳＣのジッタの大きさをノンインバータバッファ１４と１５の遅延量の差で除した個数に所定の余裕を加えた個数以上必要である。
【００１３】
図２の（Ｂ）に示すように、各ノンインバータバッファ１４が出力する遅延クロックＣＫ１、ＣＫ２、ＣＫ３、…はτ１ずつ遅延しており、各ノンインバータバッファ１５が出力する遅延被測定信号ＳＣ１、ＳＣ２、ＳＣ３、…はτ２ずつ遅延している。上記のように、τ１＞τ２であるから、ＣＫ１はＳＣ１より先に立ち上がっていても、ＣＫが立ち上がるタイミングとＳＣが立ち上がるタイミングの差は徐々に小さくなり、やがてＳＣ３がＣＫ３より先に立ち上がるように変化する。それに応じてフリップ・フロップ１６の出力Ｑ１、Ｑ２は「Ｈ」になるが、それ以後のフリップ・フロップ１６の出力Ｑ３、…は「Ｌ」になる。フリップ・フロップ１２の出力が変化する位置をエンコーダ回路１７で検出することにより、遅延被測定信号ＳＣが遅延クロックＣＫより先に立ち上がるように変化するタイミングを検出できる。図２のＴＤＣの構成では、被測定信号ＳＣのジッタ検出の時間分解能は、ノンインバータバッファ１４とノンインバータバッファ１５の遅延量の差である。したがって、ノンインバータバッファ１４とノンインバータバッファ１５の遅延量を適宜選択することにより、高分解能のジッタ測定が可能である。
【００１４】
【非特許文献１】J.Jansson, et., "A CMOS Time-to-Digital Converter With Better Than 10ps Single-shot Precision", JSSC, Vol. 41, NO. 6, JUNE, 2006
【非特許文献２】R. B. Staszewski, et.,”All-Digital TX Frequency Synthesizer and Discrete-Time Receiver for Bluetooth Radio in 130-nm CMOS ", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 39, NO. 12, DECEMBER 2004
【非特許文献３】K.Nose, M,Kajita, M.Mizuno, "A 1 ps-Resolution Jitter-Measurement Macro Using Interpolated Jitter Oversampling", IEEE JSSC, vol.41, no.12, pp.2911-2920 (Dec. 2006)
【非特許文献４】J.Rivoir, "Fully-Digital Time-to-Digital Converter for ATE with Autonomous Calibration", IEEE International Test Conference, santa Clara, (Octo. 2006)
【非特許文献５】J.Rivoir, "Statistical Linearity Calibration of Time-to-Digital Converters Using a Free-Running Ring Oscillator ", 15th Asian Test Symposium (2006)
【特許文献１】特開平９−６４１９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
図２のバーニアディレイラインＴＤＣでは、分解能は向上できるが、ノンインバータバッファの個数が段数の２倍必要であり、回路規模が大きくなるという問題があった。
【００１６】
また、図２のバーニアディレイラインＴＤＣでは、被測定信号は、第２ディレイラインを通過する。そのため、被測定信号の経路（パス）にジッタが発生しやすいという問題があった。
【００１７】
本発明は、上記の問題を解決して、高分解能のＴＤＣ回路の回路規模を低減することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を実現するため、本発明の時間デジタル変換回路（ＴＤＣ）は、第１遅延量の第１遅延素子を直列に接続した第１ディレイラインの接続ノードまたは初段の入力に、第１遅延量と異なる第２遅延量の第２遅延素子を、１つまたは２つ以上直列に接続して、第１遅延量と第２遅延量の差を単位遅延量として、単位遅延量の整数倍の遅延量の複数の遅延クロックを連続して生成し、図１の構成と同様に、複数の遅延クロックと被測定信号の変化エッジの関係を、複数の判定回路（フリップ・フロップ）および演算回路（エンコーダ回路）で検出する。単位遅延量が小さくなるように第１遅延量と第２遅延量を設定すれば、時間分解能を高くできる。
【００１９】
すなわち、本発明の時間デジタル変換回路（ＴＤＣ）は、被測定信号の基準クロックに対する位相を検出する時間デジタル変換回路であって、入力信号を第１遅延量で遅延する第１遅延素子を複数直列に接続し、初段の前記第１遅延素子に前記基準クロックが入力される第１ディレイラインと、前記第１ディレイラインの複数の前記第１遅延素子の接続ノードまたは初段の前記第１遅延素子の入力ノードに接続され、入力信号を前記第１遅延量と異なる第２遅延量で遅延する第２遅延素子を少なくとも１つ以上直列に接続した第２ディレイライン群と、前記被測定信号の変化エッジが、前記第１ディレイラインの複数の前記第１遅延素子および前記第２ディレイライン群の複数の前記第２遅延素子の出力する前記基準クロックを遅延した信号の変化エッジに対して進んでいるか遅れているかを判定する複数の判定回路と、前記複数の判定回路の判定結果から、前記被測定信号の変化エッジの前記基準クロックに対する位相を算出する演算回路と、を備え、前記第１遅延量と前記第２遅延量の差は、前記第１遅延量および前記第２遅延量より小さいことを特徴とする。
【００２０】
図２に示した従来のＴＤＣは、第１遅延量と第２遅延量の差（単位遅延量）を発生させるのに、２個の遅延素子が必要であった。これに対して、本発明によれば、１個の遅延素子が単位遅延量を発生するので、遅延素子の個数を半分にすることができ、回路規模を小さくできる。
【００２１】
また、被測定信号は、ディレイラインを通過しないので、被測定信号の経路（パス）にジッタが発生することもない。
【００２２】
上記のように、第１遅延量と第２遅延量の差（単位遅延量）は、第１遅延量および第２遅延量より小さいが、第１遅延量の整数分の１であることが望ましい。
【００２３】
第２ディレイライン群において、複数の第２遅延素子を接続した第２ディレイラインでは、ほかの第２ディレイラインと同じ遅延量の遅延クロックが発生される場合が起こり得る。その場合、重複して同じ遅延量の遅延クロックを発生する部分は、除去することが望ましい。
【００２４】
さらに、第１遅延量および第２遅延量と異なる第３遅延量で遅延する第３遅延素子を、第１ディレイラインおよび第２ディレイライン群における接続ノードなどに接続して、より多くの種類の遅延クロックを発生させることも可能である。その場合、第３遅延素子の出力部分に判定回路（フリップ・フロップ）を設ける必要がある。演算回路（エンコーダ回路）は入力数が増加するが、機能は同じである。
【発明の効果】
【００２５】
本発明によれば、高分解能のＴＤＣ回路を小さな回路規模で実現できる。
【発明を実施するための最良の形態】
【００２６】
図３は、本発明の時間デジタル変換回路（ＴＤＣ）の基本構成を示す図である。
【００２７】
図３に示すように、複数（図では５個）の遅延量τ１の第１遅延素子（ノンインバータバッファ）２１を直列に接続した第１ディレイラインを設け、初段に基準クロックＣＬＫを入力する。第１遅延素子２１の各接続ノード（図では４箇所）に複数（図では３個）の遅延量τ２の第２遅延素子（ノンインバータバッファ）２２を直列に接続した第２ディレイラインをそれぞれ接続する。ここでは、複数（図では４つ）の第２ディレイラインを第２ディレイライン群と称する。なお、図３では、第１ディレイラインの初段の第１遅延素子の入力ノードには第２ディレイラインを接続していないが、後述するように、そのような第２ディレイラインを設けることも可能である。
【００２８】
第１遅延素子２１および第２遅延素子２２は、それぞれ初段の第１遅延素子２１からの経路の遅延量の合計だけ基準クロックを遅延した遅延クロックを出力する。したがって、第１遅延量τ１と第２遅延量τ２の各種の組合せ、例えば２τ１、τ１＋τ２、２τ１＋τ２、２τ１＋２τ２、…などの遅延量の遅延クロックが出力される。例えば、２τ１とτ１＋τ２であれば、τ１−τ２異なる遅延クロックである。第１遅延素子２１および第２遅延素子２２は、遅延量がτ１−τ２ずつ異なる遅延クロックを出力することができる。
【００２９】
複数の第１遅延素子および複数の第２遅延素子のそれぞれが出力する遅延クロックをデータ入力とし、被測定信号ＳＣをクロック入力とする複数の判定回路（フリップ・フロップ）２３を設ける。演算回路（エンコーダ回路）２４は、図１の（Ｂ）で説明したのと同様に、検出結果が変化するフリップ・フロップ２３の位置を検出して、被測定信号ＳＣの基準クロックＣＬＫに対する位相を検出する。
【００３０】
次に、図３の基本構成で、第１遅延量τ１と第２遅延量τ２を具体的に設定した実施形態を説明する。
【００３１】
図４は、本発明の第１実施形態のＴＤＣにおける第１ディレイラインと第２ディレイライン群の構成を示す図である。第１実施形態のＴＤＣは、図３に示す基本構成を有するが、ここではフリップ・フロップとエンコーダ回路は図示を省略している。第１実施形態のＴＤＣは、時間分解能が１０ｐｓで、２００ｐｓまでの位相差を検出するＴＤＣである。
【００３２】
図４に示すように、遅延量τ１が３０ｐｓの６個の第１遅延素子（ノンインバータバッファ）３１−３６を直列に接続した第１ディレイラインが設けられ、初段に基準クロックＣＬＫが入力される。初段の第１遅延素子の入力ノードには、遅延量τ２が２０ｐｓの４個の第２遅延素子（ノンインバータバッファ）４１−４４を直列に接続した１番目の第２ディレイラインが接続される。同様に、初段の第１遅延素子の出力ノードと２段目の第１遅延素子の入力ノードの接続ノードには、遅延量２０ｐｓの４個の第２遅延素子（ノンインバータバッファ）５１−５４を直列に接続した２番目の第２ディレイラインが接続される。以下同様に、２段目と３段目の接続ノードに第２遅延素子６１−６４の３番目の第２ディレイラインが、３段目と４段目の接続ノードに第２遅延素子７１−７４の４番目の第２ディレイラインが、４段目と５段目の接続ノードに第２遅延素子８１−８４の５番目の第２ディレイラインが、５段目と６段目の接続ノードに第２遅延素子９１−９４の６番目の第２ディレイラインが、６段目の出力ノードに第２遅延素子１０１−１０４の７番目の第２ディレイラインが接続される。複数の第１遅延素子３１−３６および複数の第２遅延素子４１−４４，５１−５４，６１−６４，７１−７４，８１−８４，９１−９４，１０１−１０４は、それぞれ近接して記載された遅延量だけ基準クロックＣＬＫを遅延させた遅延クロックを出力する。
【００３３】
図４から明らかなように、第１遅延素子３２は遅延量６０ｐｓの遅延クロックを出力し、第２遅延素子４３も遅延量６０ｐｓの遅延クロックを出力する。このように、遅延量６０ｐｓの遅延クロックが重複して発生されるが、位相の検出には一方のみで十分であり、一方のみを残して他方は削除可能である。ここで第１遅延素子３２の出力は、それ以降の遅延クロックの発生に必要であり、削除することはできない。第２遅延素子４３の出力も次段の第２遅延素子４４の入力として使用されるが、第２遅延素子４４の出力する遅延クロックは、第２遅延素子６１の出力する遅延クロックと同じ遅延量なので、削除可能である。
【００３４】
図５は、以上のようなことを考慮して削除可能な第２遅延素子を示す図である。図５において、削除可能な第２遅延素子に×印を付して示している。
【００３５】
図６は、図５において×印を付した第２遅延素子を除いた第１実施形態の実際のＴＤＣにおける第１ディレイラインと第２ディレイライン群の構成を示す図である。このＴＤＣでは、第１遅延量τ１（３０ｐｓ）と第２遅延量τ２（２０ｐｓ）の差τ１−τ２（１０ｐｓ）を単位遅延量として、単位遅延量（１０ｐｓ）の整数倍で２００ｐｓまでの遅延量の遅延クロックが生成される。ただし、１０ｐｓの遅延量の遅延クロックは生成できない。言い換えれば、２０ｐｓから２００ｐｓまで、１０ｐｓごとの遅延クロックが生成される。図中の太線で示す矢印は、遅延量が５０ｐｓの遅延クロックを出力する場合の信号経路を示す。
【００３６】
したがって、図３に示したように、複数の判定回路（フリップ・フロップ）２３および演算回路（エンコーダ回路）２４により、図６で生成される遅延クロックに対する被測定信号の変化エッジの位置を検出すれば、被測定信号ＳＣの基準クロックＣＬＫに対する位相を、２０ｐｓから２００ｐｓまで、１０ｐｓごとの分解能で検出できる。
【００３７】
図６に示すように、第１実施形態のＴＤＣにおける第１ディレイラインと第２ディレイライン群を構成する遅延素子の個数は１９個であり、フリップ・フロップ２３の個数も１９個である。これに対して、図２に示すバーニアディレイラインＴＤＣで、２００ｐｓまで１０ｐｓごとの分解能で被測定信号ＳＣの基準クロックＣＬＫに対する位相を検出する場合には、４０個の遅延素子と２０個のフリップ・フロップ２３を設ける必要がある。このように、本発明では遅延素子の個数を半減できる。
【００３８】
図７は、本発明の第２実施形態のＴＤＣにおける第１ディレイライン、第２ディレイライン群および第３遅延素子からなる部分の構成を示す図である。第２実施形態のＴＤＣも、図３に示す基本構成を有するが、ここではフリップ・フロップとエンコーダ回路は図示を省略している。第１実施形態のＴＤＣは、時間分解能が１０ｐｓで、３０ｐｓから２００ｐｓまでの位相差を検出するＴＤＣである。
【００３９】
図７に示すように、遅延量τ１が５０ｐｓの４個の第１遅延素子（ノンインバータバッファ）１１１−１１４を直列に接続した第１ディレイラインが設けられ、初段に基準クロックＣＬＫが入力される。初段の第１遅延素子１１１の入力ノードには、遅延量τ２が４０ｐｓの３個の第２遅延素子（ノンインバータバッファ）１２１−１２３を直列に接続した１番目の第２ディレイラインが接続される。同様に、初段の第１遅延素子１１１の出力ノードと２段目の第１遅延素子１１２の入力ノードの接続ノードには、遅延量４０ｐｓの３個の第２遅延素子（ノンインバータバッファ）１３１−１３３を直列に接続した２番目の第２ディレイラインが接続される。以下同様に、２段目と３段目の接続ノードに第２遅延素子１４１−１４２の３番目の第２ディレイラインが、３段目と４段目の接続ノードに第２遅延素子１５１の４番目の第２ディレイラインが、接続される。
【００４０】
さらに、初段の第１遅延素子１１１の入力ノードには、遅延量τ３が３０ｐｓの第３遅延素子（ノンインバータバッファ）１６１−１６２を直列に接続した第３ディレイラインが接続される。同様に、第２遅延素子１２１、１２２、１３２の出力ノードには、遅延量３０ｐｓの第３遅延素子（ノンインバータバッファ）１７１，１８１，１９１が接続される。第１から第３遅延素子１１１−１１４、１２１−１２３，１３１−１３３，１４１−１４２，１５１，１６１−１６２，１７１，１８１，１９１は、それぞれ近接して記載された遅延量だけ基準クロックＣＬＫを遅延させた遅延クロックを出力する。
【００４１】
ほかの部分は、第１実施形態と同じなので説明は省略する。
【００４２】
所望の遅延クロックを発生する遅延素子の組合せは、各種あり得る。
【００４３】
以上、本発明の実施形態を説明したが、各種の変形例があり得るのはいうまでもない。
【産業上の利用可能性】
【００４４】
本発明のＴＤＣは、アナログ・デジタル（ＡＤ）変換器及びＡＤ変換方法など、動作信号の基準クロックに対する位相を高分解能で検出する必要のある分野に適用可能である。
【図面の簡単な説明】
【００４５】
【図１】従来のＴＤＣの構成および動作を示す図である。
【図２】従来のバーニアディレイラインＴＤＣの構成および動作を示す図である。
【図３】本発明の実施形態のＴＤＣの基本構成を示す図である。
【図４】第１実施形態のＴＤＣの第１ディレイラインおよび第２ディレイライン群の構成を示す図である。
【図５】第１実施形態のＴＤＣの第１ディレイラインおよび第２ディレイライン群において、削除可能な遅延素子を示す図である。
【図６】削除可能な遅延素子を削除した実際の第１実施形態のＴＤＣの第１ディレイラインおよび第２ディレイライン群の構成を示す図である。
【図７】第２実施形態のＴＤＣの第１ディレイラインおよび第２ディレイライン群の構成を示す図である。
【符号の説明】
【００４６】
２１    第１遅延素子（ノンインバータバッファ）
２２    第２遅延素子（ノンインバータバッファ）
２３    判定回路（フリップ・フロップ）
２４    演算回路（エンコーダ回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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