(57)【特許請求の範囲】
【請求項１】
第１と第２のソース領域に挟まれたチャネル領域にゲート電極を有する絶縁ゲート型の電界効果トランジスタにおいて、
前記チャネル領域は、平面形状が略カタカナのエの字状をした多結晶シリコン膜により形成され、
前記第１のソース領域は、一方の導電型の半導体からなり、前記エの字状の上側になる方の辺の一方の端部に形成され、
前記第２のソース領域は、前記一方の導電型とは別の他方の導電型の半導体からなり、前記エの字状の上側になる方の辺の他方の端部に形成され、
前記エの字状の下側になる方の辺の一方の端部には、他方の導電型の半導体からなる前記第２のソース領域とは別の第２のソース領域が形成され、
前記エの字状の下側になる方の辺の他方の端部には、一方の導電型の半導体からなる前記第１のソース領域とは別の第１のソース領域が形成され、
前記ゲート電極を、前記チャネル領域の前記エの字状の上側になる方の辺の前記第２のソース領域の近傍の部分と前記チャネル領域の前記エの字状の下側になる方の辺の前記第２のソース領域とは別の第２のソース領域の近傍の部分を残して、前記チャネル領域の前記エの字状の上側になる方の辺と下側になる方の辺を結ぶ領域に共通に平面的に重ね合わせて形成することにより、
前記上側になる方の辺のチャネル領域と前記下側になる方のチャネル領域のそれぞれで２個の電界効果トランジスタが形成されていることを特徴とする電界効果トランジスタ。
【請求項２】
請求項１に記載の発明において、
前記チャネル領域の前記ゲート電極と平面的に重ね合わされた領域が真性半導体から構成され、前記チャネル領域の前記ゲート電極と平面的に重ね合わされていない領域には１ｅ-１８／ｃｍ3 以下の不純物が注入されていることを特徴とする電界効果トランジスタ。
【請求項３】
少なくとも複数の画素を有する表示部と、少なくとも表示信号の信号処理と前記表示部に対する表示信号の書込みを行う制御部を同一絶縁基板上に備えた画像表示装置において、
前記制御部の少なくとも一部が、
一方の導電型で形成された第１のソース領域と前記一方の導電型とは別の他方の導電型で形成された第２のソース領域に挟まれたチャネル領域にゲート電極を有する絶縁ゲート型の電界効果トランジスタであって、前記チャネル領域を多結晶シリコン膜により形成し、前記チャネル領域に前記ゲート電極を平面的に重ね合わせる際、当該チャネル領域に前記ゲート電極が重ね合わされない領域を設け、当該ゲート電極が重ね合わされない領域の長さを、当該チャネル領域を構成する多結晶シリコンの結晶粒径よりも長く設定した電界効果トランジスタにより構成され、
前記表示部の画素制御素子が、
請求項１と請求項２に記載の電界効果トランジスタの何れかで構成されていることを特徴とする画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタと、それを用いた画像表示装置に係り、特に低電圧で動作が可能な電界効果トランジスタと、低消費電力で画像表示が可能な液晶表示装置に関する。
【０００２】
【従来の技術】
近年、液晶表示装置の進歩は目覚ましく、これまで表示装置の主力であったＣＲＴ(陰極線管)に代って、薄型の表示装置として急速に普及が進んでおり、その性能についても、パソコン(ＰＣ)やディジタルビデオディスク(ＤＶＤ)、更にはデジタルテレビジョン放送などの普及に伴い、高速応答で高精細の表示が必須となってきており、この要求に応えることができる液晶表示装置として、従来からＴＦＴ液晶表示パネルが知られている。
【０００３】
そこで、この従来から知られているＴＦＴ液晶表示パネルの一例について、図１９により説明する。
なお、ここに図示されているＴＦＴ液晶表示パネルは、一例としてガラス基板２１０上に設けられているものである。
【０００４】
そして、このガラス基板２０１に、それぞれ液晶容量２０４を有する画素２０１がマトリクス状に配置され、それぞれはゲート線２０５を介してゲート線駆動回路２０６に接続されると共に、信号線２０７を介して信号線駆動回路２０８にも接続されている。
【０００５】
なお、ここでは、簡略化のため、画素２０１は４個だけ記載してある。
また、ここで、液晶容量とは、液晶の各単位素子(セル)のことで、等価的には静電容量と看做せるので、この名称が用いられている。
各画素２０１の中で、液晶容量２０４は、ゲートが共通に直列接続された画素ＴＦＴ(薄膜トランジスタ：Thin Film Transistor)２０２、２０３を介して、信号線２０７に接続されている。
【０００６】
また、信号線駆動回路２０８には、外部から信号電圧を入力するための信号入力線２０９が接続されている。
ここで、各画素ＴＦＴ２０２、２０３と、ゲート線駆動回路２０６、信号線駆動回路２０８は、いずれも多結晶シリコン(poly-Si)ＴＦＴにより構成されている。
【０００７】
次に、この従来技術によるＴＦＴ液晶表示パネルの動作について説明すると、まず、信号線駆動回路２０８は、信号入力線２０９から入力された信号電圧を各信号線２０７に振り分ける働きをする。
そして、ゲート線駆動回路２０６が、ゲート線２０５を介して、所定の画素行にある画素ＴＦＴ２０２、２０３を開閉し、これにより、信号線駆動回路２０８が信号線２０７に出力した信号電圧が、画素２０１内の液晶容量２０４に供給されることになる。
【０００８】
液晶容量２０４に入力された信号電圧は、各画素２０１の液晶容量部分の光学特性を変調し、この結果、入力された信号電圧に応じた画像が、ＴＦＴ液晶表示パネルに表示されることになる。
【０００９】
なお、この種のＴＦＴ液晶表示パネルについては、例えば、次の文献に詳しく記載されている。
ＳＩＤ９９，Ｄigest of Ｔechnical Ｐapers，PP.172〜179(1999)
【発明が解決しようとする課題】
上記従来技術は、低電圧で動作するＴＦＴについて配慮がされておらず、低消費電力の画像表示装置の実現が困難であるという問題があった。
これは、従来から用いられているＴＦＴが、低電圧での駆動が困難であることに起因する。
【００１０】
そこで、以下、この従来技術によるＴＦＴの問題点について、図２０により説明する。
この図２０は、従来から使用されているｎチヤネルＴＦＴの断面図(a)と、キャリア捕獲準位がない(理想の)場合のポテンシャル図及び電流電圧特性図(b)、それに、キャリア捕獲準位がある(現実の)場合のポテンシャル図及び電流 電圧特性図(c)を示したものである。
【００１１】
そして、このＴＦＴは、図２０(a)に示したように、ｎ+ の高濃 度不純物注入領域２２１及びｎ- の低濃度不純物注入領域２２２で構成されるソース領域と、ｎ+ の高濃度不純物注入領域２２３及びｎ- の低濃度不純物注入領域２２４から構成されるドレイン領域、ｉで示した不純物非注入領域２２５で構成されるチヤネル形成領域、それにゲート電極２２０で構成されている。
【００１２】
従って、このＴＦＴは、基本的にはＭＯＳＦＥＴ(絶縁ゲート型電界効果トランジスタ)で構成されていることになる。
なお、ここで不純物非注入領域に付されているｉは、いわゆる真性半導体を意味する。
また、この図２０では、ゲート電極２２０とｉ不純物非注入領域２２５の間にある絶縁層や、他の領域に形成される絶縁物については、簡略化のため省略して示してある。
【００１３】
次に、この従来のＴＦＴの動作について説明する。
始めに、説明の都合上、従来のＴＦＴとは異なるが、チヤネル形成領域２２５にチヤネルキャリア捕獲準位が存在していない、理想的な場合のＴＦＴを想定して、その動作について説明する。
【００１４】
まず、図２０のポテンシャル図(b)に示すように、チヤネル形成領域２２５にチャネルキャリア捕獲準位が存在しない理想的な場合には、ソース２２６から注さ入れた電子ｅ- は、図示のように、チヤネル２２８に沿ってドレイン２２７へと拡散して、又はドリフトして移動し、チヤネル電流を形成する。
【００１５】
この場合のゲート電圧Ｖgs に対するチヤネル電流Ｉds 特性を図２０(b)の右に示す。
この図の中で、チヤネルに寄生容量がない場合は、矢印を付して示したテーリング領域と呼ぶ領域部分では、理論限界として、６０ｍＶ／桁電流値特性を有する(kT/q・ｌn １０＝６０ｍＶ、但し、ｋはボルツマン定数、Ｔは温度、ｑは単位電荷量)。
【００１６】
これは、例えば５桁の電流値を制御するのに必要なゲート電圧の振幅が３００ｍＶで済むことを意味する。
なお、この図２０(b)、(c)では、説明の本質には影響はないので、ｎ+ で示す高濃度不純物注入領域とｎ- で示す低濃度不純物注入領域について、ポテンシャル図中では区別して表示していない。
【００１７】
次に、チヤネル形成領域２２５にチヤネルキャリア捕獲準位が存在している、現実的な従来のＴＦＴについて、その動作について説明する。
多結晶Ｓｉをチヤネル形成領域２２５に用いた従来のＴＦＴの場合、現実問題として、そのチヤネル形成領域２２６には、結晶欠陥や粒界に起因するチヤネルキャリア捕獲準位が多数存在する。
【００１８】
従って、図２０(c)に示すように、これらの捕獲準位に捕獲されたチヤネルキャリア２３１は、チヤネル中にポテンシャル障壁２３０を多数形成してしまい、チヤネル電流の拡散やドリフトを阻害する。
【００１９】
そして、これらのチヤネルキャリア捕獲準位は、Ｓｉのバンドギャップ中に存在するため、ゲート電圧が、より正方向に印加されるほど多数のチヤネルキャリアが捕獲され、更にポテンシャル障壁２３０を成長させることになる。
換言すれば、ゲートに正の電圧を加えれば加える程、ＴＦＴの閾値電圧Ｖth が上昇してしまうことになる。
【００２０】
この結果、図２０(c)の右のゲート電圧Ｖgs 対チヤネル電流Ｉds 特性に示すように、矢印が付してあるテーリング領域部分は、同図(b)に示したチヤネルキャリア捕獲準位が存在しない理想的な場合と比較して大きく寝てしまい、その傾きは２００ｍＶ／桁電流から３００ｍＶ／桁電流以上にもなってしまう。
ここで、いま、３００ｍＶ／桁電流の場合、これは例えば５桁の電流制御に必要なゲート電圧振幅が１５００ｍＶ必要になるということを意味する。
【００２１】
更に、実際にチヤネルキャリア捕獲準位が存在する現実的な場合には、ポテンシャル障壁２３０の成長によって、見かけ上の閾値電圧Ｖth が上昇するため、同じゲート電圧に対応するチヤネル電流値そのものも大きく減ってしまい、回路の駆動に必要となる駆動電圧は遥かに大きくなってしまう。
【００２２】
現実問題として、多結晶Ｓｉをチヤネル形成領域２２５に用いた従来のＴＦＴでは、安定動作には、一般に１０Ｖから１５Ｖ前後の駆動電圧が必要になり、このようにＴＦＴの動作電圧が高くなってしまうため、従来技術では、低電圧駆動による消費電力の削減が困難であったのである。
なお、上記の議論は、ｎチヤネルのＴＦＴを例にしたが、ｐチヤネルＴＦＴでも同様である。
【００２３】
本発明の一方の目的は、低電圧で充分に動作する電界効果トランジスタを提供することにある。
次に、本発明の他方２の目的は、消費電力が少なくて済む液晶表示装置を提供することにある。
【００２４】
【課題を解決するための手段】
前記目的は、第１と第２のソース領域に挟まれたチャネル領域にゲート電極を有する絶縁ゲート型の電界効果トランジスタにおいて、前記チャネル領域は、平面形状が略カタカナのエの字状をした多結晶シリコン膜により形成され、前記第１のソース領域は、一方の導電型の半導体からなり、前記エの字状の上側になる方の辺の一方の端部に形成され、前記第２のソース領域は、前記一方の導電型とは別の他方の導電型の半導体からなり、前記エの字状の上側になる方の辺の他方の端部に形成され、前記エの字状の下側になる方の辺の一方の端部には、他方の導電型の半導体からなる前記第２のソース領域とは別の第２のソース領域が形成され、前記エの字状の下側になる方の辺の他方の端部には、一方の導電型の半導体からなる前記第１のソース領域とは別の第１のソース領域が形成され、前記ゲート電極を、前記チャネル領域の前記エの字状の上側になる方の辺の前記第２のソース領域の近傍の部分と前記チャネル領域の前記エの字状の下側になる方の辺の前記第２のソース領域とは別の第２のソース領域の近傍の部分を残して、前記チャネル領域の前記エの字状の上側になる方の辺と下側になる方の辺を結ぶ領域に共通に平面的に重ね合わせて形成することにより、前記上側になる方の辺のチャネル領域と前記下側になる方のチャネル領域のそれぞれで２個の電界効果トランジスタが形成されているようにして達成される。
【００２６】
また、このとき、前記チャネル領域が真性半導体で形成されているようにしてもよく、前記チャネル領域の前記ゲート電極と平面的に重ね合わされていない領域に１ｅ-１８／ｃｍ3 以下の不純物が注入されているようにしてもよい。
【００２７】
或いは、このとき、前記ゲート電極が、前記チャネル領域を保持している基板に対して、当該チャネル領域の前記基板とは反対側に設けられているようにしてもよく、前記ゲート電極が、前記チャネル領域を保持している基板に対して、当該チャネル領域と前記基板の間に設けられているようにしてもよい。
【００２８】
更に、このとき、前記ゲート電極は、その少なくとも一部が、前記第１と第２のソース領域の何れか一方に対しても、平面的に重ね合わされているようにしてもよい。
【００３１】
このとき、前記チャネル領域の前記ゲート電極と平面的に重ね合わされた領域が真性半導体から構成され、前記チャネル領域の前記ゲート電極と平面的に重ね合わされていない領域には１ｅ-１８／ｃｍ3 以下の不純物が注入されているようにしても上記目的が達成される。
【００３２】
このとき、前記チャネル領域が真性半導体で形成され、更には、前記チャネル領域に１ｅ-１８／ｃｍ3 以下の不純物が注入されているようにしてもよい。
【００３４】
また、上記目的は、少なくとも複数の画素を有する表示部と、少なくとも表示信号の信号処理と前記表示部に対する表示信号の書込みを行う制御部を同一絶縁基板上に備えた画像表示装置において、前記制御部の少なくとも一部が、一方の導電型で形成された第１のソース領域と前記一方の導電型とは別の他方の導電型で形成された第２のソース領域に挟まれたチャネル領域にゲート電極を有する絶縁ゲート型の電界効果トランジスタであって、前記チャネル領域を多結晶シリコン膜により形成し、前記チャネル領域に前記ゲート電極を平面的に重ね合わせる際、当該チャネル領域に前記ゲート電極が重ね合わされない領域を設け、当該ゲート電極が重ね合わされない領域の長さを、当該チャネル領域を構成する多結晶シリコンの結晶粒径よりも長く設定した電界効果トランジスタにより構成され、前記表示部の画素制御素子が、請求項１と請求項２に記載の電界効果トランジスタの何れかで構成されているようにしても達成される。
【００３５】
【発明の実施の形態】
以下、本発明による電界効果トランジスタと液晶表示装置について、図示の実施の形態により、詳細に説明する。
＜第１の実施形態＞
まず、図１〜図９により、本発明の第１の実施形態について説明する。
この実施形態に係る多結晶シリコン(poly-Si)ＴＦＴ液晶表示パネルは、図２に示すように、ガラス基板１４を備え、このガラス基板１４の上に、液晶容量４を有する画素１がマトリクス状に配置されている(図面の簡略化のため、画素１は４個だけ記載した)。
【００３６】
そして、各画素１の液晶容量４は、ゲートが共通にゲート線５に接続され、ソースとドレインが直列接続された２個の画素ＴＦＴ２、３を介して、信号線９に接続されている。
次に、各々の画素１は、まず行方向にゲート線５で並列に接続され、このゲート線５からゲート線バッファ８、ゲート線レベルシフタ７を介してゲート線シフトレジスタ６に接続されている。
【００３７】
一方、列方向では、信号線９に並列に接続され、この信号線９から信号線スイッチ１０を介して信号入力線１２に接続されている。
このとき、信号線スイッチ１０は、シフトレジスタ出力線１１を介して、信号線シフトレジスタ１３により制御される。
【００３８】
次に、この実施形態の動作について説明する。
まず、信号線シフトレジスタ１３は、シフトレジスタ出力線１１を介して信号線スイッチ１０を走査し、信号入力線１２から入力された信号電圧を所定の信号線９に振り分ける。
【００３９】
一方、ゲート線シフトレジスタ６は、ゲート線レベルシフタ７とゲート線バッファ８を介してゲート線５を順次走査し、所定の画素行の画素ＴＦＴ２、３を開閉させ、信号線９に出力されている信号電圧を、画素１内の液晶容量４に印加する。
【００４０】
そこで、この液晶容量４に入力された信号電圧が各画素１に対応する液晶部分の光学特性を変調し、この結果、表示パネル全体として、入力された信号電圧に応じた画像が表示されることになる。
【００４１】
また、このとき、各画素に光学的反射電極を配置することにより、バックライトやフロントライトなどによる内部照明が無くても、外部環境光だけで画像表示が得られるようにした、いわゆる反射表示型の液晶表示装置として実施することができる。
【００４２】
ここで、この実施形態によれば、駆動電圧が、例えば５Ｖと低くでき、この結果、消費電力が大幅に低減できるが、その理由は、ゲート線シフトレジスタ６、ゲート線レベルシフタ７、信号線シフトレジスタ１３、それに信号線スイッチ１０などに、以下に説明する低電圧駆動電界効果トランジスタが採用されているからである。
【００４３】
図１は、本発明による低電圧駆動電界効果トランジスタの一実施形態を示したもので、この低電圧駆動電界効果トランジスタは、まず、図１(a)の断面図に示したように、ｎ+ の高濃度不純物注入領域２２で構成されている第１ソース領域と、ｐ+ の高濃度不純物注入領域２３で構成される第２ソース領域、ｉで示した不純物非注入領域２４で構成されるチヤネル形成領域、それにゲート電極２０で構成されている。
【００４４】
但し、ここでも、ゲート電極２０とｉ領域２４の間、それに他の領域に形成される絶縁物(例えばＳi Ｏ2 とＳi3 Ｎ4)と、これらの下に設けられているガラス基板１４は、図面の簡略化のために省略してある。
【００４５】
そして、この低電圧駆動電界効果トランジスタでは、図１(b)の平面図に示すように、ゲート電極２０が、ｉ不純物非注入領域２４の全領域に平面的に重ね合わされるようにして設けられているのではなくて、図示のように、ｎ+ 高濃度不純物注入領域２２に接している方の端部に偏って、ｉ不純物非注入領域２４の略半分の領域にだけ平面的に重畳した形で設けられている。
【００４６】
更に、第１ソース領域となるｎ+ 高濃度不純物注入領域２２には、一方のソース端子(1)が接続され、第１ソース領域となるｐ+ 高濃度不純物注入領域２３には、他方のソース端子(2)が接続されている。ここで、これらのソース領域は、使用態様に応じて、何れか一方は、いわゆるドレイン領域となるものである。
【００４７】
このとき、ゲート電極２０の幅はｉ不純物非注入領域２４の長さの略半分で、ｐ+ 高濃度不純物注入領域２３から約４μｍ離れた状態にしてあり、ｎ+ 高濃度不純物注入領域２２とｐ+ 高濃度不純物注入領域２３、それにｉ不純物非注入領域２４は、いずれも多結晶Ｓｉ薄膜で形成されているが、更に、ｉ不純物非注入領域２４は、結晶粒径約０.５μｍ、膜厚５０ｎｍの多結晶Ｓｉ薄膜になっている。
【００４８】
ここで、上記の構成から明らかなように、この実施形態による低電圧駆動電界効果トランジスタも、従来の多結晶ＳｉＴＦＴと共通のプロセスにより容易に作成することができ、従って、従来の多結晶ＳｉＴＦＴと同一の基板上に作り分けることも容易である。
【００４９】
次に、この実施形態に係る低電圧駆動電界効果トランジスタの動作について、図３により説明する。
まず、図３(a)に示すように、ソース端子(1)が接続されているｎ+ 高濃度不純物注入領域２２を接地し、ソース端子(2)が接続されているｐ+ 高濃度不純物注入領域２３を電圧Ｖh に接続したとすると、ｎ+ 高濃度不純物注入領域２２からｉ不純物非注入領域２４にチヤネルキャリアである電子が注入される。
【００５０】
ここで、この実施形態でも、チヤネル形成領域となるｉ不純物非注入領域２４が、従来技術の場合と同じく、多結晶Ｓｉで作られており、このため、チヤネル形成領域には結晶欠陥や粒界に起因するチヤネルキャリア捕獲準位が多数存在する。
【００５１】
従って、ｉ不純物非注入領域２４の中に注入されたチヤネルキャリアである電子ｅ- は、図３(b)に示すように、捕獲準位に容易に捕獲されてしまう。
そして、捕獲準位に捕獲された電子２５は、ゲート電極２０の下も含めてｉ不純物非注入領域２４の中にポテンシャル障壁３０を多数形成してしまう。
【００５２】
しかし、このとき、注入された電子の一部は、ｎ+ 高濃度不純物注入領域２２からゲート電極２０の右端まで到達し、この部分のポテンシャルを低下させるので、ソース端子(2)が接続されているｐ+ 高濃度不純物注入領域２３からのホールｈ+ の注入を誘起する。
【００５３】
ここで、新規に注入されたホール２６から見た場合、電子ｅ- を捕獲した捕獲準位は負に帯電しているため、その捕獲断面積(capture crossection)が非常に大きくなり、この結果、極めて寿命の短い再結合中心として機能する。
【００５４】
しかも、この再結合中心の寿命は、電子単体による捕獲準位の寿命よりも遥かに短く、このため、電子から見た場合のチヤネルキャリア捕獲準位はスクリーニングされてしまい、この結果、電子を捕獲したチヤネルキャリア捕獲準位２５が生成するポテンシャル障壁３０は、等価的には消滅してしまったものと看做すことができる。
【００５５】
ここで、チヤネルキャリア捕獲準位は、新規に注入されたホールに対しても同様にキャリア捕獲を行うものの、この場合も、ホールを捕獲した捕獲準位は正に帯電しているため、その捕獲断面積が非常に大きく、極めて寿命の短い再結合中心として機能する。
【００５６】
従って、ホールから見た場合のチヤネルキャリア捕獲準位も、同様のメカニズムでスクリーニングされてしまい、ホールを捕獲したチヤネルキャリア捕獲準位が生成するポテンシャル障壁も、同じく等価的に消滅してしまったものと見なすことができる。
【００５７】
以上の結果、図１と図３に示した低電圧駆動電界効果トランジスタによれば、結晶欠陥や粒界に起因するチヤネルキャリア捕獲準位と、これに起因するポテンシャル障壁３０の影響が回避できることが判る。
【００５８】
また、この低電圧駆動電界効果トランジスタでは、電子とホールが相互にチヤネルキャリア捕獲準位に起因するポテンシャル障壁をスクリーニングするため、ｉ不純物非注入領域２４に寄生する抵抗の影響も殆どなく、無視できることも判る。
【００５９】
従って、この実施形態に係る低電圧駆動電界効果トランジスタでは、ゲート電圧Ｖgs に対するチヤネル電流Ｉds 特性として、１００ｍＶ／桁電流以下の値の特性のものが容易に得られることになる。
【００６０】
また、この実施形態においては、従来技術とは異なり、ゲート電圧を上げた際にもポテンシャル障壁３０の成長に起因する閾値電圧Ｖth の増大も起こらないので、５Ｖの低電圧による駆動で、充分な出力電流が確保できる。
【００６１】
次に、本発明による低電圧駆動電界効果トランジスタの他の実施形態について説明する。
ここで、これ以降での説明を容易にするため、本発明による低電圧駆動電界効果トランジスタを“両極性ＴＦＴ”と称することとし、更に、この両極性ＴＦＴについては、ここでは図３(c)に示す記号で表現することとする。
なお、これは、ｎ+ とｐ+ の両極性のソースを有するという、この電界効果トランジスタの特徴に由来する。
【００６２】
ところで、この図３に示した両極性ＴＦＴの実施形態は、その低電圧側端子であるソース端子(1)の電圧を基準にし、これに対してゲート端子からゲート電極２０に印加された電圧の大きさによりチヤネル電流が制御されるものである。
【００６３】
しかし、本発明によれば、反対に、高電圧側端子であるソース端子(2)に対するゲート端子印加電圧によって、そのチヤネル電流を制御するようにした両極性ＴＦＴも、類似の構成により実現することができ、以下、これを本発明の第２の実施形態として、図４を用いて説明する。
【００６４】
この第２の実施形態による両極性ＴＦＴは、図４(a)の断面図と同図(b)の平面図に示すように、ｎ+ 高濃度不純物注入領域２２ｐからなる第３ソース領域と、ｐ+ 高濃度不純物注入領域２３ｐからなる第４ソース領域、それに、ｉ不純物非注入領域２４ｐからなるチヤネル形成領域、それにゲート電極２０ｐで構成されている。
【００６５】
そして、ｎ+ 高濃度不純物注入領域２２ｐからなる第３ソース領域にはソース端子(3)が接続され、ｐ+ 高濃度不純物注入領域２３ｐからなる第４ソース領域にはソース端子(4)が接続されている。
なお、ここでも、ゲート電極２０ｐとｉ領域２４ｐの間と、その他の領域に形成されている絶縁物(Ｓi Ｏ2 とＳi3 Ｎ4 )は、図面の簡略化のために省略している。
【００６６】
ここで、この第２の実施形態に係る両極性ＴＦＴが、図１で説明した実施形態と大きく異なる点は、ｉ不純物非注入領域２４ｐからなるチヤネル形成領域に対するゲート電極２０ｐの重ね合わせ位置が反対になっている点にある。
【００６７】
すなわち、図示のように、この実施形態では、ｉ不純物非注入領域２４のｐ+ 高濃度不純物注入領域２３ｐからなる第４ソース領域に接している方の端部に偏って、略半分の領域にだけ重畳した形でゲート電極２０ｐ設けられているのである。
【００６８】
このときも、ゲート電極２０ｐは、ソース端子３を有するｎ+ 高濃度不純物注入領域２２ｐから約４μｍ離れている。
そして、この第２実施形態による両極性ＴＦＴについては、ここでは図４(c)に示す記号で表現することとする。
また、便宜上、これ以降は、図３で説明した両極性ＴＦＴを「ｎチヤネル」、第２の両極性ＴＦＴを「ｐチヤネル」と表現することにする。
【００６９】
この図４に示す第２の実施形態による両極性ＴＦＴの動作に関しては、ｎ+ 領域とｐ+ 領域、及び電子とホールを入替え、ポテンシャルの上下を逆にすれば、図３で説明した両極性ＴＦＴの動作と同様であるため、ここでは、説明は省略する。
【００７０】
次に、本発明の更に別の実施形態について説明する。
図５は、図２の実施形態におけるゲート線シフトレジスタ６と信号緑シフトレジスタ１３に用いられているシフトレジスタ単位ユニットの構成図である。
このシフトレジスタ単位ユニットの入力端子３０は、第１クロックｃｋ１により制御されるクロックトインバータ３１の入力に接続される。ここで、クロックトインバータとは、クロックで動作制御されるインバータ(反転回路)のことである。
【００７１】
そして、このクロックトインバータ３１の出力は、インバータ３２及び第２クロックｃｋ２で制御されるクロックトインバータ３３で構成される第１のフリップフロツプに入力され、更に、この第１のフリップフロップの出力は、第１のシフトレジスタ出力３４と、クロックｃｋ２で制御されるクロックトインバータ３６の双方に接続される。
【００７２】
クロックトインバータ３６の出力は、インパーク３７及びクロックｃｋ１で制御されるクロックトインバータ３８で構成される第２のフリップフロップに入力され、この第２のフリップフロップの出力は、第２のシフトレジスタ出力３９とシフトレジスタ単位ユニットの出力端子４０の双方に接続される。
ここで、クロックｃｋ１とクロックｃｋ２とは、互いに“Ｈ”と“Ｌ”が反転した相補クロックである。
【００７３】
次に、このシフトレジスタ単位ユニットの動作について説明すると、これは基本的には従来から知られているものと同じである。
すなわち、第１クロックｃｋ１で制御されるクロックトインバータ３１がオンになることで、前段のシフトレジスタ単位ユニットからの出力を第１のフリップフロップに取込み、第２クロックｃｋ２で制御されるクロックトインバータ３６がオンになることで、第１のフリップフロツプの信号を第２のフリップフロップに取込むというシフト動作を繰り返すのである。
【００７４】
しかし、この図５の実施形態では、従来技術と異なり、各クロックトインバータとインバータに、本発明に係る両極性ＴＦＴが用いられているので、５Ｖ以下の低電圧でも容易に動作させることができ、これが、この実施形態の大きな特徴である。
【００７５】
以下、これらの回路に関して説明する。
まず、図６は、本発明の実施形態によるクロックトインバータ３３、３６の構成図で、これらは、図示のように、２個のｐチヤネル両極性ＴＦＴ４４、４２と２個のｎチヤネル両極性ＴＦＴ４３、４５を、高電圧電源(ＶＨ)４７と接地電位の間に、高電圧側から低電圧側に電流を流す極性で、接続したものである。
【００７６】
そして、入力端子４１は、ｐチヤネル両極性ＴＦＴ４２とｎチヤネル両極性ＴＦＴ４３の双方のゲートに共通に接続され、ｐチヤネル両極性ＴＦＴ４２とｎチヤネル両極性ＴＦＴ４３の双方のソース端子に共通に出力端子４６が設けられている。
【００７７】
その上で、第１クロックｃｋ１は、ｐチヤネル両極性ＴＦＴ４４のゲートに供給され、第２クロックｃｋ２は、ｎチヤネル両極性ＴＦＴ４５のゲートに供給される。
従って、まず、第１クロックｃｋ１が“Ｈ”で、第２クロックｃｋ２が“Ｌ”のとき、ｐチヤネル両極性ＴＦＴ４４とｎチヤネル両極性ＴＦＴ４５が共にオフされ、両ソース電極間が開放状態になるので、出力端子４６は開放となる。
【００７８】
次に、第１クロック１ｃｋ１が“Ｌ”になって、第２クロックｃｋ２が“Ｈ”になると、ｐチヤネル両極性ＴＦＴ４４とｎチヤネル両極性ＴＦＴ４５は共にオンされ、両ソース電極間が短絡状態になる。
この場合、入力端子４１に“Ｈ”が入力されたとすると、ｎチヤネル両極性ＴＦＴ４３は短絡、ｐチヤネル両極性ＴＦＴ４２は開放になる。
【００７９】
従って、出力端子４６には“Ｌ”が現われ、入力端子４１に“Ｌ”が入力されたとすれば、今度はｎチヤネル両極性ＴＦＴ４３は開放で、ｐチヤネル両極性ＴＦＴ４２は短絡になるため、出力端子４６には“Ｈ”が現れることになり、クロックトインバータとして動作することになる。
【００８０】
ここで、クロックのレベル“Ｌ”、“Ｈ”での各出力電圧は、それぞれ接地電圧と高電圧電源(ＶＨ)４７電圧で決まり、従って、これはＣＭＯＳクロックトインバータの動作に相当する。
ちなみに、この実施形態においては、高電圧電源(ＶＨ)４７の電圧は５Ｖで充分であった。
【００８１】
ところで、この図６では、クロックトインバータ３３、３６について説明したが、クロックトインバータ３１、３８については、第１クロックｃｋ１と第２クロックｃｋ２を入れ替えたものであり、従って、ここでは説明は省略する。
【００８２】
次に、図７は、インバータ３２、３７の構成図で、これらは、図示のように、ｐチヤネル両極性ＴＦＴ４９とｎチヤネル両極性ＴＦＴ５０の２個の両極性ＴＦＴを、高電圧電源(ＶＨ)４７と接地電位の間に、高電圧側から低電圧側に電流を流す極性で、接続したものである。
【００８３】
そして、入力端子４８は、ｐチヤネル両極性ＴＦＴ４８とｎチヤネル両極性ＴＦＴ５０の双方のゲートに共通に接続され、ｐチヤネル両極性ＴＦＴ４８とｎチヤネル両極性ＴＦＴ５０の双方のソース端子に共通に出力端子５１を設けたものである。
【００８４】
次に、この図７の実施形態の動作について説明する。
いま、ここで、入力端子４８に“Ｈ”が入力されたとすると、ｎチヤネル両極性ＴＦＴ５０は短絡、ｐチヤネル両極性ＴＦＴ４９は開放になり、このため出力端子５１は“Ｌ”になる。
【００８５】
また、入力端子４８に“Ｌ”が入力された場合には、今度はｎチヤネル両極性ＴＦＴ５０は開放、ｐチヤネル両極性ＴＦＴ４９は短絡になるため、出力端子５１には“Ｈ”が現れることになり、インバータ、つまり反転回路として動作することになる。
【００８６】
なお、ここでも、出力“Ｌ”と出力“Ｈ”での電圧は、それぞれ接地電圧と、高電圧電源(ＶＨ)４７の電圧で決まるので、これはＣＭＯＳインバータの動作に相当する。
ちなみに、ここでも、高電圧電源(ＶＨ)４７の電圧は５Ｖとしても充分に動作することは、既に述べた通りである。
【００８７】
ところで、上記の説明においては、“両極性ＴＦＴが短絡する”という表現を用いたが、これは、正確には若干異なる。すなわち、両極性ＴＦＴがオンした場合は、ｐ+ 高濃度不純物領域とｎ+ 高濃度不純物領域が、ｉチャネル形成領域を挟んで順方向導通されることになると考えて良いが、この場合、その電流電圧特性がダイオード特性に近似されるからである。
【００８８】
このとき、近似されるダイオードの逆方向リーク電流が小さい場合は、両極性ＴＦＴの両端の電圧が等しいときのオン抵抗は大きくなり、逆方向リーク電流が大きい場合には、両極性ＴＦＴの両端の電圧が等しいときのオン抵抗は小さくなる。
【００８９】
現実には、上記実施形態のように、４μｍ幅のチャネル形成領域を挟んだダイオードの場合、逆方向リーク電流は１ＰＡ／μｍ以下と小さいため、両極性ＴＦＴの両端の電圧が等しい場合のオン抵抗は大きく、実際の回路出力には０.５Ｖ程度の出力オフセット電圧が入ると考えて良い。
【００９０】
このため、この実施形態においては、ｎチヤネル両極性のソース端子(1)とゲート間電圧、及びｐチヤネル両極性ＴＦＴのソース端子(4)とゲート間で規定される閾値電圧Ｖth を、上記の出力オフセット電圧より大きい１.５Ｖと−１.５Ｖの電圧になるように作り、次段の両極性ＴＦＴが充分に余裕を持ってオフされるようにしている。
【００９１】
次に、図２の実施形態における信号線スイッチ１０の実施形態について、図８により説明する。
ここで、まず、この図８でＶin とＶout で示してある信号線スイッチ１０の両端子の間には、図示のように、ｎチヤネルＴＦＴ５８とｎチヤネル両極性ＴＦＴ５２、５３がそれぞれ逆向きに接続されており、これらのゲート電極には信号線スイッチ正ゲート線５６が共通に接続されている。
【００９２】
また、更にこれらと並列に、ｐチヤネルＴＦＴ５９とｐチヤネル両極性ＴＦＴ５４、５５がそれぞれ逆向きに接続されており、これらのゲート電極には信号線スイッチ逆ゲート線５７が接続されている。
次に、この図９の実施形態の動作について説明する。
【００９３】
信号線スイッチ正ゲート線５６と信号線スイッチ逆ゲート線５７には、それぞれがレベル反転している“Ｈ１”と“Ｌ１”の信号が印加されるが、これらの信号電圧の内、一方の“Ｈ１”の電圧は、入力Ｖinと出力Ｖout 間に現れる電圧よりも高い電圧になるようにしてあり、他方、信号電圧“Ｌ１”は、入力Ｖinと出力Ｖout 間に現れる電圧よりも低い電圧になるようにしてある。
【００９４】
そこで、いま、信号線スイッチ正ゲート線５６に“Ｌ１”、信号線スイッチ逆ゲート線５７に“Ｈ１”が入力されたとすると、この場合は、上記した全てのトランジスタはオフ状態になり、従って、入力Ｖinと出力Ｖout 間は開放されたままで、オフになる。
【００９５】
これに対して、信号線スイッチ正ゲート線５６に“Ｈ１”、信号線スイッチ逆ゲート線５７には“Ｌ１”が入力されたとすると、この場合は、上記全てのトランジスタは、今度はオン状態になり、従って、入力Ｖin と出力Ｖout 間は短絡状態になる。
従って、この図８の構成により、スイッチ機能が得られ、信号線スイッチ１０を実現することができる。
【００９６】
ここで、この実施形態では、６個のトランジスタが使用されているが、これらはそれぞれ異なる役割を果たす。
まず、ｐチヤネルとｎチヤネルの各トランジスタは、入力Ｖin と出力Ｖout 間の電圧が高い場合と低い場合に、それそれ分けて機能する。次に、接続方向が異なる両極性ＴＦＴは、それぞれ異なる向きの電流駆動を行う。
【００９７】
このとき、両極性ＴＦＴは、両端のソース電圧が１Ｖ以上異なる場合には、大きな電流駆動能力を示すが、両端のソース電圧がほぼ等しい状態では、抵抗が大きくなってしまうことは既に説明した通りである。
【００９８】
そこで、図８に示すように、普通のＴＦＴ５８、５９を各々並列に接続し、信号線スイッチ１０の書込み初期(導通立上り時期)には両極性ＴＦＴが支配的に電流を駆動し、書込み終了近く(導通完了時期)になって入力Ｖin と出力Ｖout 間の電圧が近づくにつれ、普通のＴＦＴが支配的に電流を駆動するように構成したのである。
【００９９】
次に、図２の実施形態におけるゲート線レベルシフタ７の実施形態について、図９により説明する。
まず、ｐチヤネルＴＦＴ６８、６６と、ｎチヤネル両極性ＴＦＴ６５からなる入力信号反転回路を、電圧ＶＨＨが印加された電源線６９と接地電位の間に直列に接続し、ｐチヤネルＴＦＴ６７、６４、ｎチヤネル両極性ＴＦＴ６３からなる入力信号反転回路も、同じく電圧ＶＨＨが印加された電源線６９と接地電位の間に直列に接続する。
【０１００】
そして、ｐチヤネルＴＦＴとｎチヤネル両極性ＴＦＴ６５の接続点と、ｐチヤネルＴＦＴ６４とｎチヤネル両極性ＴＦＴ６３の接続点を各入力信号反転回路の出力端子７１、７２とする。
また、これらの出力端子７１、７２は、それぞれｐチヤネルＴＦＴ６７、６８のゲートに接続してある。
【０１０１】
次に、ｐチヤネルＴＦＴ６６とｎチヤネル両極性ＴＦＴ６５のゲートは、それぞれ逆入力端子６２に共通に接続され、ｐチヤネルＴＦＴ６４とｎチヤネル両極性ＴＦＴ６３のゲートは、それぞれ正人力端子６１に共通に接続されている。
【０１０２】
次に、この図９の実施形態の動作について説明する。
このゲート線レベルシフタ７には、正人力端子６１と逆入力端子６２から、それぞれ相互にレベルが反転した“Ｈ”と“Ｌ”の信号が入力され、これにより、２組の入力信号反転回路がそれぞれ逆の信号を出力する。
【０１０３】
ここで、まず一方の入力信号反転回路のｎチヤネル両極性ＴＦＴがオンのときは、その回路の出力は０Ｖであり、この０Ｖが他方の入力信号反転回路のｐチヤネルＴＦＴをオンさせるため、他方の回路の出力は電圧ＶＨＨになる。
【０１０４】
このとき、この実施形態では、正入力端子６１と逆入力端子６２に供給される信号の電圧は５Ｖで、電源電源ＶＨＨは１０Ｖに設定してあり、従って、レベルシフタとして動作することになる。
そして、この実施形態の場合、ｎチヤネル両極性ＴＦＴ６３、６５の電流立上がり特性が良好で急峻になっているため、５Ｖの低い電源電圧でゲート線レベルシフタ７を動作させることができる。
【０１０５】
なお、この図９において、他のｐチヤネルＴＦＴも両極性ＴＦＴに置き換えることもできるが、低電圧駆動が５Ｖの場合は、そこまでする必要はなく、一方、ｐチヤネルＴＦＴを用いた方が出力振幅が最大ＶＨＨまで大きく取れるという利点が得られる。
【０１０６】
ここで、回路規模の増加を許すならば、ｐチヤネルＴＦＴにも並列にｐチヤネル両極性ＴＦＴを設ける方法を採用することによって、出力振幅をフルスイングさせながら、出力電流を向上させることも可能であることは、図８に説明した信号線スイッチ１０で説明したことからも明らかである。
【０１０７】
ところで、これまで説明した両極性ＴＦＴでは、上記したように、ゲート端子からソース端子(2)まで、或いはソース端子(3)までのｉ領域の幅(電流経路の長さ)が４μｍに設定してあるが、このｉ領域の幅は、それが狭い方が出力電流は大きくなり、また両電流端子間の電圧が近づいた際の順方向ダイオードモードにおける出力抵抗も低減できる。
【０１０８】
しかしながら、このｉ領域の幅が、多結晶Ｓｉの結晶粒径より狭くなってしまうと、結晶粒界準位の影響が見えなくなるため、ゲート電極の電圧を正／負のいずれに振っても電流をオフすることのできず、この結果、単にｎチヤネルＴＦＴとｐチヤネルＴＦＴが並列に接続されたＴＦＴペアと同じになって、もはや両極性ＴＦＴとしての機能が失われてしまう。
【０１０９】
従って、両極性ＴＦＴのオフ特性は、このｉ領域の幅で決ってしまうので、その幅は、製造上のインアラマスクの合わせずれ等のばらつきを考慮して上で、慎重に決定されなくてはならないが、ここで、現実のＴＦＴプロセスを考慮した場合、このｉ領域の幅は、１μｍから６μｍ程度が適当な値と考えられる。
【０１１０】
なお、上記実施形態では、両極性ＴＦＴにおけるゲート電極下及びゲートに隣接するチヤネル形成領域がｉ領域の場合について説明したが、ここで、このｉ領域これに１ｅ-１８／ｃｍ3 以下の微量の不純物を入れておくことにより、両極性ＴＦＴの閾値電圧Ｖth を制御することもできる。
【０１１１】
但し、このことは、従来のＴＦＴにおいて、閾値電圧Ｖth の制御に適用されている一般的な技術であり、従って、上記のことは、従来技術を両極性ＴＦＴにも適用したことに相当する。
【０１１２】
ところで、以上の実施形態では、両極性ＴＦＴを、図２の実施形態における画素ＴＦＴ２、３に適用した例について説明しなかったのは、上記した“ｉ領域”の空乏化部分が光感度を有し、これによる光電変換電流がオフリーク電流となってしまうためであり、従って、上記実施形態において、両極性ＴＦＴを含む周辺回路部分は、入射光に起因する誤動作に対する余裕を確保するため、遮光しておくのが望ましい。
【０１１３】
ここで、以上に説明した実施形態については、本発明の主旨を損なわない範囲でいくつもの変更が可能である。
例えば、上記実施形態では、パネルの基板として、ガラス基板１４を用いているが、これを石英基板や透明プラスチック基板に変更することも可能であるし、更に反射型表示の場合には、不透明な基板を用いることも可能である。
【０１１４】
また、上記実施形態の説明では、画素数やパネルサイズ等に関しては敢えて言及していない。
これは、本発明の実施形態が、特にこれらのスペック乃至フォーマットに制限されるものではないためである。
【０１１５】
更に、上記実施形態では、従来の普通のＴＦＴと本発明による両極性ＴＦＴとを適宜使い分けているが、この使い分け方には種々の設計思想や設計仕様に基づく様々なバリエーションが存在することは言うまでもない。
【０１１６】
例えば、オン抵抗の仕様によっては、信号線スイッチ１０は、従来のＴＦＴのみで構成するなどの選択肢も存在する。
勿論、以上の種々の変更は、以上の実施形態に限らず、以下に説明する他の実施形態においても、基本的には同じであることは言うまでもない。
【０１１７】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
図１０は、第２の実施形態に係る多結晶シリコンＴＦＴ液晶表示パネルを示したもので、図示のように、この実施形態でも、図２で説明した第１の実施形態と同じく、ガラス基板１４を備え、このガラス基板１４の上に、液晶容量４を有する画素１がマトリクス状に配置されている(同じく簡略化のため、画素１は４個だけ記載した)。
【０１１８】
そして、各画素１の液晶容量４は、ゲートが共通にゲート線５に接続され、ソース−ドレインが直列接続された２個の画素ＴＦＴ２、３を介して、信号線９に接続されている。
また、各画素１は、行方向にはゲート線５で並列に接続され、列方向では、信号線９に並列に接続されている。
そして、行方向のゲート線５は、ゲート線バッファ８、ゲート線レベルシフタ７を介してゲート線シフトレジスタ６に接続されている。
【０１１９】
従って、これまでの構成は、図２で説明した実施形態と同じで、ゲート線レベルシフタ７とゲート線バッファ８を介して、ゲート線シフトレジスタ６により、ゲート線５が順次走査され、これにより、信号線９に振り分けられた信号電圧を所定の画素１内の液晶容量４に印加し、これにより各画素１に対応する液晶部分の光学特性を変調し、この結果、表示パネル全体として、入力された信号電圧に応じた画像が表示されるように動作する点も、同じである。
【０１２０】
また、このとき、各画素に光学的反射電極を配置することにより、バックライトやフロントライトなどによる内部照明が無くても、外部環境光だけで画像表示が得られるようにした、いわゆる反射表示型の液晶表示装置として実施することができる点も、図２の実施形態と同じである。
【０１２１】
しかして、この図１０の実施形態では、信号線９が信号線シフトレジスタ１３に至るまでの回路構成が図２の実施形態とは異なっている。
そこで、以下、この図２の実施形態とは異なっている点に重点をおいて説明する。
【０１２２】
まず、この図１０の実施形態では、各画素１から出た信号線９は、それぞれの電圧セレクタ８７に接続されている。
一方、信号線シフトレジスタ１３の出力は、１次ラツチ制御線８９と共にＮＡＮＤ回路８８の各入力に接続され、各ＮＡＮＤ回路８８の出力により、それぞれのデータ１次ラッチ８２が制御される。
【０１２３】
ここで、データ入力線８１には、４ビット並列のデジタルデータが入力され、これらのデータはデータ１次ラツチ８２に入力された後、このデータ１次ラッチ８２から出力され、２次ラツチ制御線８３で制御されるデータ２次ラッチ８４に供給される。そして、このデータ２次ラツチ８４の出力が電圧セレクタ８７に入力されるようになっている。
【０１２４】
一方、ラダー抵抗８５からは１６本の基準電圧線８６が引き出され、これにより、各画素１の中にある液晶を１６階調で変調するのに必要な１６種類の基準電圧が電圧セレクタ８７に入力されている。
次に、この実施形態の動作について説明する。
【０１２５】
信号線シフトレジスタ１３の出力信号は、１次ラッチ制御線８９の信号とＡＮＤ論理がとられた上で各データ１次ラッチ８２に供給され、これにより、４本のデジタルデータ入力線８１から入力された４ビットのデジタル信号データを、所定のデータ１次ラツチ８２に振り分けで取り込ませる。
【０１２６】
このデータ１次ラツチ８２に振り分けられたデジタル信号データは、２次ラツチ制御線８３から入力される信号により制御され、１水平走査周期で駆動される２次データラツチ８４にラツチされ、電圧セレクタ８７に入力される。
【０１２７】
ラダー抵抗８５は、デコード後のアナログ電圧を１６本の基準電圧線８６を介して電圧セレクタ８７に入力し、電圧セレクタ８７はこの基準電圧を用いて４ビットのデジタル信号データのデコード処理(ＤＡ変換)を行う。
【０１２８】
なお、この電圧セレクタ８７によるＤＡ変換動作に関しては、例えば、
“ＩＳＳＣＣ２０００ Digest of technical papers,pp188-189(2000)"
に報告されているため、ここでは詳細な構成及び動作の説明は省略する。
このようにして、電圧セレクタ８７からは、４ビットのデジタル信号データが所定のアナログ信号電圧に変換され、信号線９に出力される。
【０１２９】
一方、ゲート線シフトレジスタ６は、上記したように、ゲート線レベルシフタ７とゲート線バッファ８を介してゲート線５を順次走査し、所定の画素行の画素ＴＦＴ２、３を開閉制御し、信号線９に出力されている信号電圧を、画素１内の液晶容量４に入力する。
【０１３０】
そこで、この液晶容量４に入力された信号電圧が各画素１に対応する液晶部分の光学特性を変調し、この結果、表示パネル全体として、入力された信号電圧に応じた画像が表示されることになる。
【０１３１】
また、このとき、各画素に光学的反射電極を配置することにより、バックライトやフロントライトなどによる内部照明が無くても、外部環境光だけで画像表示が得られるようにした、いわゆる反射表示型の液晶表示装置として実施することができる。
【０１３２】
そして、この図１０の実施形態でも、ゲート線シフトレジスタ６、ゲート線レベルシフタ７、信号線シフトレジスタ１３などには、図２の実施形態と同じく、部分的に両極性ＴＦＴを採用しており、従って、駆動電圧を、例えば５Ｖに低減しても充分に動作でき、消費電力を大幅に低減することができる。
【０１３３】
ここで、これらの回路の構成及び動作については、既に図２の実施形態において説明してあるので、ここでは省略し、以下、この図１０の実施形態の特徴であるデータ１次ラッチ８２と、データ２次ラッチ８４の構成について説明する。
【０１３４】
図１１は、この実施形態におけるデータ１次ラッチ８２及びデータ２次ラッチ８４に用いられているラツチ単位ユニットの構成図で、このラッチ単位ユニットの入力端子９１は、第１クロックｃｋ１により制御されるクロックトインバータ９２の入力に接続されている。
【０１３５】
そして、このクロックトインバータ９２の出力は、インバータ９３と、第２クロックｃｋ２により制御されるクロックトインバータ９４とで構成されるフリップフロップに入力され、このフリップフロップの出力がラッチ単位ユニットの出力端子９５に接続されている。
このとき、第１クロックｃｋ１と第２クロックｃｋ２も、“Ｈ”と“Ｌ”が相互に反転した相補クロックである。
【０１３６】
次に、この図１１のラツチ単位ユニットの動作について説明すると、これも、既に図５で説明したシフトレジスタ単位ユニットと、基本的には大きな違いはない。
すなわち、第１クロックｃｋ１で制御されるクロックトインバータ９２がオンになることで、入力端子９１の信号をフリップフロップに取込み、第２クロックｃｋ２で制御されるクロックトインバータ９４がオンになることにより、このフリップフロップに取込まれた１ビットの信号データをラッチするのである。
【０１３７】
そして、この実施形態でも、各クロックトインバータと各インバータに両極性ＴＦＴを用いているため、特に５Ｖ以下の低電圧でも容易に動作させることができるという長所がある。
【０１３８】
ここで、この両極性ＴＦＴを用いた本ラツチ単位ユニットの構成及び動作に関しては、先に第１の実施形態において、図６と図７により説明したシフトレジスタ単位ユニットと同じであり、従って、ここでは、説明を省略する。
【０１３９】
次に、この図１０の実施形態におけるＮＡＮＤ回路８８の構成について、図１２により説明する。
まず、このＮＡＮＤ回路８８は、図１２に示すように、２個の入力端子９１、９２と、１個の出力端子９７を備えている。そして、入力端子９１、９２は、それぞれ電源電圧線４５に一方のソース端子が接続されているｐチヤネル両極性ＴＦＴ９３、９４のゲートに接続されている。
【０１４０】
そして、これらのｐチヤネル両極性ＴＦＴ９３、９４の他方のソース端子は、直列に接続されている２個のｎチヤネル両極性ＴＦＴ９６、９５を介して、接地電位に接続されており、更に、ｎチヤネル両極性ＴＦＴ９６のゲートは入力端子９１に、ｎチヤネル両極性ＴＦＴ９５のゲートは入力端子９２に、それぞれ接続されている。
【０１４１】
ここで、ｐチヤネル両極性ＴＦＴは、論理回路としてはｐＭＯＳとして、ｎチヤネル両極性ＴＦＴは、論理回路としてはｎＭＯＳとして、それぞれほば同等の動作をする。
従って、このＮＡＮＤ回路８８が、入力端子９１、９２のＮＡＮＤ論理が出力端子９７に出力されることは明らかである。
ちなみに、この場合でも、電圧ＶＨは５Ｖで、入力される論理電圧は５／０Ｖにしてある。
【０１４２】
ここで、このＮＡＮＤ回路８８は、“Ｈ”の出力電圧は約４.５(５−０.５)Ｖで、“Ｌ”の出力電圧は１.０(０.５＋０.５)Ｖ程度であり、このため、これの出力信号が入力するデータ１次ラッチ８２の閾値は、ｎチヤネルが電圧１.５Ｖで、ｐチヤネルが電圧−１.０Ｖに設計してある。
【０１４３】
このように、両極性ＴＦＴの場合、その出力は、電源電圧一杯までの振幅特性を持たない。しかし、必要に応じて従来のＴＦＴを並列に設ければ良いことは、第１の実施形態についての説明の中で既に説明した通りである。
【０１４４】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
ここで、この第３の実施形態の場合、それに係る多結晶シリコンＴＦＴ液晶表示パネルの構成及び動作は、既に説明した第１の実施形態のそれとほば同じであるから、説明は省略し、ここでは、異なっている点について以下に説明する。
【０１４５】
図１３は、この第３の実施形態において用いられている両極性ＴＦＴの構造図で、これは、第１の実施形態に関連して説明した図１(a)の断面図に相当するものである。
【０１４６】
そして、この図１３に示すように、この第３の実施形態における両極性ＴＦＴは、ｎ+ 高濃度不純物注入領域１２２(図１では２２)からなる第１ソース領域、ｐ+ 高濃度不純物注入領域１２３(同じく２３)からなる第２ソース領域、ｉ不純物非注入領域１２４(同じく２４)からなるチヤネル形成領域、それにゲート電極１２０(同じく２０)を備えている。
【０１４７】
従って、これらの点では、図１の実施形態と同じであるが、この第３の実施形態の場合は、更に上記の構成に加えて、チヤネル形成領域の中でゲート電極１２０と平面的に重畳していない部分に、ｎ- 低濃度不純物注入領域１２６が設けられており、これが、図１の実施形態とは異なっている点である。
【０１４８】
ここで、このｎ- 低濃度不純物注入領域１２６は、１ｅ-１８／ｃｍ3 の濃度で、Ｐ(燐)を注入して形成されている。
そして、ゲート電極１２０は、一方のソースに相当するｎ+ 高濃度不純物注入領域１２２に接するようにして、ｉ不純物非注入領域１２４と平面的に重畳しており、他方のソースに相当するｐ+ 高濃度不純物注入領域１２３からは約４μｍ離れている。
【０１４９】
なお、ここでも、ゲート電極１２０とｉ不純物非注入領域１２４の間と、その他の領域に形成されているＳiＯ2とＳi3 Ｎ4 などからなる絶縁物や下方のガラス基板１４は省略してある。
【０１５０】
このようなｎ- 低濃度不純物注入領域１２６を導入することにより、この第３の実施形態に係る両極性ＴＦＴは更に高い電流駆動能力が与えられ、低電圧動作に対して大きな余裕を持つことになっている。
【０１５１】
このとき、ｎ- 濃度不純物注入領域１２６の不純物濃度が１ｅ-１８／ｃｍ3 を大きく超えてしまうと、ｐ+ 高濃度不純物注入領域１２３から注入されたホールの再結合速度が大きくなりすぎて、チヤネル形成領域内でのｉ不純物非注入領域１２４に注入されるホールの量が極めて小さくなってしまうので、望ましくない。
【０１５２】
何故なら、このとき両極性ＴＦＴは、あたかもｎ+ｐ+ダイオードに接続された従来のＴＦＴのようになってしまうからであり、このときは、チヤネル形成領域内に両極性のキャリアを注入することによる本発明の両極性ＴＦＴ特有の効果が失われてしまうからである。
【０１５３】
なお、ここでも、ｎチヤネルの両極性ＴＦＴについてだけ説明したが、ｐチヤネルの両極性ＴＦＴについても、必要に応じて同様に、ｐ- 低濃度不純物注入領域を用いることができ、更には、ｎチヤネルとｐチヤネルの双方に対して、ｎ- とｐ- の低濃度不純物注入領域を任意に組み合わせることが可能である。
【０１５４】
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。
この第４の実施形態でも、それに係る多結晶シリコンＴＦＴ液晶表示パネルの構成及び動作は、既に説明した第１の実施形態のそれとほば同じであるから、説明は省略し、ここでは、異なっている点について以下に説明する。
【０１５５】
図１４は、この第４の実施形態において用いられている両極性ＴＦＴの構造図で、これは、第１の実施形態に関連して説明した図１(a)の断面図に相当するものである。
【０１５６】
この図１４に示した両極性ＴＦＴは、ｎ+ 高濃度不純物注入領域１３２(図１では２２)からなる第１ソース領域、ｐ+ 高濃度不純物注入領域１３３(同じく２３)からなる第２ソース領域、ｉ不純物非注入領域１３４(同じく２４)からなるチヤネル形成領域、それにゲート電極１３０(同じく２０)を備えている。
【０１５７】
従って、これらの点では、図１の実施形態と同じであるが、この第４の実施形態の場合は、ゲート電極１３０がｉ不純物非注入領域１３４とｉ不純物非注入領域１３４とガラス基板１４の間に形成されている点で、図１に示した第１の実施形態とは異なっている。
【０１５８】
そして、ゲート電極１２０は、ｉ不純物非注入領域１３４だけではなく、一方のソースに相当するｎ+ 高濃度不純物注入領域１３２にも、一部が平面的に重畳するようにして重ね合わされており、他方のソースに相当するｐ+ 高濃度不純物注入領域１３３からは約４μｍ離れている。
【０１５９】
なお、ここでも、ゲート電極１３０とｎ+ 高濃度不純物注入領域１３２及びｉ不純物非注入領域１３４の間、それに、その他の領域に形成されているＳiＯ2とＳi3 Ｎ4 などからなる絶縁物は省略してある。
【０１６０】
ここで、ゲート電極がチヤネル形成領域とガラス基板の間に挟まれている構造は、いわゆる逆スタガ構造と呼ばれ、図示されていないが、この実施形態では、そこに、この図１４に示した両極性ＴＦＴと一緒に使用されている普通のＴＦＴがあった場合、製造プロセス上の共通化を図るため、この両極性ＴＦＴと同様、普通のＴＦＴについても、ゲート電極がチヤネル形成領域とガラス基板の間に挟まれた逆スタガ構造が採用されている。
【０１６１】
そして、この場合、普通のＴＦＴに加えて両極性ＴＦＴの構造も逆スタガ構造に整合させたため、従来のアモルフアスＳｉ−ＴＦＴのデバイス構造と類似のプロセスラインにより容易に製造することができるという利点を有する。
【０１６２】
従って、この第４の実施形態によれば、既存のアモルフアスＳｉ−ＴＦＴの製造ラインに大幅な変更を施すことなく、容易に多結晶シリコンＴＦＴ液晶表示パネルを製造することができるという利点がある。
【０１６３】
なお、この第４の実施形態に係る両極性ＴＦＴの場合、ｎ+ 高濃度不純物注入領域１３２をゲート電極１３０と自己整合構造で作成するためには、ガラス基板14の裏面からの露光プロセスが新規に必要になってしまう。
【０１６４】
そこで、この図１４の実施形態では、従来のアモルフアスＳｉ−ＴＦＴの製造工程からの大幅な変更を回避するため、ｎ+ 高濃度不純物注入領域１３２については、レジストマスク合わせを用いたイオンインプラフロセスで形成した。
【０１６５】
この場合、ｎ+ 高濃度不純物注入領域１３２とゲート電極１３０間のオフセットを回避する必要があり、このため、この実施形態では、上記したように、ｎ+ 高濃度不純物注入領域１３２を、ゲート電極１３０に対して平面的には重なるように形成したのである。
【０１６６】
なお、ここでも、ｎチヤネルの両極性ＴＦＴについてだけ説明したが、ｐチヤネルの両極性ＴＦＴについても、必要に応じて同様に、ｐ- 低濃度不純物注入領域を用いることができ、更には、ｎチヤネルとｐチヤネルの双方に対して、ｎ- とｐ- の低濃度不純物注入領域を任意に組み合わせることが可能である。
【０１６７】
＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。
この第５の実施形態でも、それに係る多結晶シリコンＴＦＴ液晶表示パネルの構成及び動作は、既に説明した第１の実施形態のそれとほば同じであるから、説明は省略し、ここでは、異なっている点について以下に説明する。
【０１６８】
図１５は、この第５の実施形態において用いられている両極性ＴＦＴの構造図で、これは、第１の実施形態に関連して説明した図１(a)の断面図に相当するものである。
【０１６９】
この図１５に示した両極性ＴＦＴは、ｎ+ 高濃度不純物注入領域１４２(図１では２２)からなる第１ソース領域、ｐ+ 高濃度不純物注入領域１４３(同じく２３)からなる第２ソース領域、ｉ不純物非注入領域１４４(同じく２４)からなるチヤネル形成領域、それにゲート電極１４０(同じく２０)を備えている。
【０１７０】
従って、これらの点では、図１の実施形態と同じであるが、この第４の実施形態の場合は、ゲート電極がゲート電極１４０、１４１の２個設けてある点で、第１の実施形態とは大きく異なっている。
【０１７１】
ここで、一方のゲート電極１４０は、一方のソースを形成しているｎ+ 高濃度不純物注入領域１４２側に接しており、他方のゲート電極１４１は、ｐ+ 高濃度不純物注入領域１４３側に接している。
【０１７２】
なお、ここでも、ゲート電極１４０、１４１とｎ+ 高濃度不純物注入領域１４２とｐ+ 高濃度不純物注入領域１４３、それにｉ不純物非注入領域１４４の間、及びその他の領域に形成されているＳiＯ2とＳi3 Ｎ4 などからなる絶縁物や下方のガラス基板１４は省略してある。
【０１７３】
ここで、この図１５の実施形態に係る両極性ＴＦＴの場合、ゲート電極１４０がｎ+ 高濃度不純物注入領域１４２よりも高電位にされ、且つ、ゲート電極１４１がｐ+ 高濃度不純物注入領域１４３よりも低電位にされたときだけ導通する。何故なら、この両極性ＴＦＴの動作には両極性キャリアの注入が必要だからである。
【０１７４】
そして、この図１５の実施形態に係る両極性ＴＦＴの場合、ゲート電極１４０がｎ+ 高濃度不純物注入領域１４２よりも高電位にされるとチヤネル形成領域１４４には電子が注入され、ゲート電極１４１がｐ+ 高濃度不純物注入領域１４３よりも低電位にされたとき、チヤネル形成領域１４４にはホールが注入されるからである。
【０１７５】
ここで、この実施形態では、ゲート電極１４０とゲート電極１４１の間隔は４μｍに設計してあるが、この間隔は、それを狭くすればする程、電流駆動能力がより増強されるので、この見地からすれば、狭いほうが望ましい。
【０１７６】
しかし、現実には、ゲート電極１４０とゲート電極１４１の加工上の最小可能寸法が、この間隔の限界になる。
しかし、このとき、２層ゲート電極を使用すれば、両ゲート電極を重ね合わせることができ、この結果、この間隔をより狭めることも可能である。
【０１７７】
一方、この図１５の実施形態にかかる両極性ＴＦＴは、２個のゲート電極を有するため、ｎチヤネルとｐチヤネルの区別はなく、共用化できるといる利点がある。
【０１７８】
なお、この図１５の実施形態でも、図１３で説明した第３の実施形態で説明したように、ｎ- 領域とｐ- 領域を両ゲート電極間に付加することによって、電流駆動能力を向上させることができる。
【０１７９】
＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。
図１６は、この第６の実施形態に係る多結晶シリコンＴＦＴ液晶表示パネルを示したもので、図示のように、この実施形態でも、図２で説明した第１の実施形態と同じく、ガラス基板１４を備え、このガラス基板１４の上に、液晶容量４を有する画素１５１(図２における１に相当)がマトリクス状に配置されている(同じく簡略化のため、画素１５１は４個だけ記載した)。
【０１８０】
そして、各画素１５１は、行方向にはゲート線５で並列に接続され、列方向では、信号線９に並列に接続されている。
そして、行方向のゲート線５は、ゲート線バッファ８、ゲート線レベルシフタ７を介してゲート線シフトレジスタ６に接続されている。
従って、これまでの構成は、図２で説明した実施形態と同じで、異なっているのは、各画素１５１の構成にある。
【０１８１】
ここで、各画素１５１には、図２で説明した各画素１と同じく、液晶容量４があるが、この実施形態による各画素１５１の場合、液晶容量４は、ゲートが共通に、互いに逆向きに並列接続された画素両極性ＴＦＴ１５２、１５３を介して、信号線９に接続されている。
【０１８２】
そして、画素両極性ＴＦＴ１５２、１５３のゲートがゲート線５に接続されている。
このとき、ゲート線５はゲート線バッファ８、ゲート線レベルシフタ７を介してゲート線シフトレジスタ６に、信号線９は信号線スイッチ１０を介して信号入力線１２に接続されている。
【０１８３】
ここで、信号線スイッチ１０は信号線シフトレジスタ１３からシフトレジスタ出力線１１によって制御される。
各画素１５１においては、各液晶容量４は、ゲートが共通に、互いに逆向きに並列接続された画素両極性ＴＦＴ１５２、１５３を介して、信号線９に接続されている。
【０１８４】
次に、この実施形態の動作について説明する。
まず、信号線シフトレジスタ１３は、シフトレジスタ出力線１１を介して信号線スイッチ１０を走査し、信号入力線１２から入力された信号電圧を所定の信号線９に振り分ける。
【０１８５】
一方、ゲート線シフトレジスタ６は、ゲート線レベルシフタ７とゲート線バッファ８を介してゲート線５を順次走査し、所定の画素行の画素両極性ＴＦＴ１５２、１５３をを開閉させ、信号線９に出力されている信号電圧を、画素１内の液晶容量４に印加する。
【０１８６】
そこで、この液晶容量４に入力された信号電圧が各画素１に対応する液晶部分の光学特性を変調し、この結果、表示パネル全体として、入力された信号電圧に応じた画像が表示されることになる。
【０１８７】
また、このとき、各画素に光学的反射電極を配置することにより、バックライトやフロントライトなどによる内部照明が無くても、外部環境光だけで画像表示が得られるようにした、いわゆる反射表示型の液晶表示装置として実施することができる。
【０１８８】
ここで、この実施形態によれば、駆動電圧が、例えば５Ｖと低くでき、この結果、消費電力が大幅に低減できるが、その理由は、ゲート線シフトレジスタ６、ゲート線レベルシフタ７、信号線シフトレジスタ１３、それに信号線スイッチ１０などに、第１の実施例と同様に、部分的に両極性ＴＦＴを採用しているからである。
【０１８９】
しかして、これらの回路の構成及び動作については、既に第１の実施形態において説明したので、省略する。
ここで、この図１６に示した第６の実施形態が、上記した第１の実施形態と異なっている点は、各画素１５１に設けられている画素両極性ＴＦＴ１５２、１５３の構造であり、これに関して、以下、図１７を用いて説明する。
【０１９０】
図１７は、この実施形態において、画素両極性ＴＦＴ１５２、１５３に用いられている両極性ＴＦＴの構造図で、これは、第１の実施形態において、図１(b)の平面図に相当するものであり、この場合、まず、図示のように、ｉ不純物非注入領域１６０の平面形状がアルファベットのＨ状(図では横に倒エの字状)になるように形成してある。
【０１９１】
そして、まず、エの字状のｉ不純物非注入領域１６０の、図では上側の辺の一方の端部(図では左端)に、一方の画素両極性ＴＦＴ１５２の一方のソースとなるｎ+ 高濃度不純物注入領域１６２Ａを設け、他方の端部(図では右端)に他方のソースとなるｐ+ 高濃度不純物注入領域１６３Ａを設ける。
【０１９２】
次に、同じく、このｉ不純物非注入領域１６０の、図では下側の辺の他方の端部(図では右端)に、一方の画素両極性ＴＦＴ１５２の一方のソースとなるｎ+ 高濃度不純物注入領域１６２Ｂを設け、一方の端部(図では左端)に、他方のソースとなるｐ+ 高濃度不純物注入領域１６３Ｂを設ける。
【０１９３】
そして、図示のように、ｉ不純物非注入領域１６０の上下の辺を結んでいる部分と、上下の辺の一部と平面的に重なり合うようにして共通にゲート電極１６０を設けたものである。
なお、この場合も、ＳiＯ2とＳi3 Ｎ4 などからなる絶縁物などは省略してある。
【０１９４】
従って、この図１７に示す実施形態では、それぞれが図１の実施形態と同じ構造からなる、２個の互いに逆向きに接続されたｎチヤネル両極性ＴＦＴ１５２、１５３のｉ不純物非注入領域１６０が、共通ゲート電極１６１の下で互いに接続されていることになる。
【０１９５】
そして、この結果、共通ゲート電極１６１によりオンになった場合、それぞれのソース電極電圧の正負によって、いずれかのｎチヤネル両極性ＴＦＴ１５２、１５３がオンとなり、信号線９から液晶容量４への電荷の書込みがなされることになる。
【０１９６】
ところで、ここでも、両ソース間の電圧が０.５Ｖ以下になると、各ｎチヤネル両極性ＴＦＴ１５２、１５３におけるソース問の抵抗が急激に大きくなってしまうことは、第１の実施形態においても、説明した通りである。
【０１９７】
しかして、この図１７の実施形態による両極性ＴＦＴにおいては、両極性ＴＦＴ１５２の第１ソース領域とｉ不純物非注入領域１６０及び両極性ＴＦＴ１５３の第１ソース領域とが、部分的に従来の普通のｎチヤネルＴＦＴスイッチとして機能する。
【０１９８】
この結果、両ソース間の電圧が０.５Ｖ以下では、このｎチヤネルＴＦＴスイッチによって信号線９から液晶容量４への電荷の書込みが継続され、液晶容量４は最終的に信号線９と電位が等しくなるまで充電されることになり、従って、この実施形態によれは、各画素１５１でも電源電圧の有効利用が得られることになる。
【０１９９】
また、この結果、この第６の実施形態による画素両極性ＴＦＴ１５２、１５３を用いることにより、液晶容量４に対するより高速な電荷書込みが可能になり、動きの早い画像に対しても容易に高精細度を保つこととができる。
【０２００】
また、この第６の実施形態の場合、両極性ＴＦＴの光リーク電流に関しては、各画素１５１上に配置された光学的反射電極が画素両極性ＴＦＴ１５２、１５３に対する遮光層の役割を果たすために、問題とはならないという利点がある。
【０２０１】
なお、上記の説明では省略したが、この実施形態でも、画素両極性ＴＦＴ１５２、１５３のオフ時のリーク電流を低減させるため、従来のＴＦＴでも行われているように、第１ソース領域とゲート電極との間に低濃度不純物注入領域を用いてゲート電極端部の電界を緩和することができる。
【０２０２】
ところで、以上の各実施形態においては、液晶表示パネルを対象として説明した。
しかしながら本発明は、低電圧駆動が可能な電界効果トランジスタに関するものであるため、画像表示技術は液晶表示に限定されるものでないことは明らかである。
【０２０３】
ここで、絶縁基板上に低コストの電界効果トランジスタを形成する必要のある画像表示技術としては、他にも、例えばＯＬＥＤ(Ｏrganic Ｌight Ｅmitting Ｄiode)表示技術を用いることなどが挙げられる。
【０２０４】
＜第７の実施形態＞
次に、本発明の第７の実施形態について説明する。
図１８は、本発明の第７の実施形態で、これは、本発明を画像表示端末(ＰＤＡ：Ｐersonal Ｄigital Ａssistants)１００に適用した場合の一実施形態でありである。
【０２０５】
無線インターフェース(Ｉ／Ｆ)回路１０１には、圧縮された画像データ等が、例えばブルートゥース(bluetooth)規格に基づく無線データとして外部から入力される。
そして、この無線Ｉ／Ｆ回路１０１の出力はＩ／Ｏ(Ｉnput／Ｏutput)回路１０２を介してデータバス１０３に接続されるている。
【０２０６】
このとき、データバス１０３には、この他にもマイクロプロセサ１０４、表示パネルコントローラ１０５、フレームメモリ１０６等が接続されている。
そして、表示パネルコントローラ１０５の出力は、反射／透過表示ポリシリコン(poly Ｓi)ＴＦＴ液晶表示パネル１１０に入力されており、この反射／透過表示ポリシリコンＴＦＴ液晶表示パネル１１０には、画素マトリクス１１１が設けられている。
【０２０７】
また、画像表示端末１００には、更に電源１０７及び画素マトリクス照明１０８が設けられており、この画素マトリクス照明１０８は、Ｉ／０回路１０２により制御されるようになっている。
【０２０８】
ここで、この反射／透過表示ポリシリコンＴＦＴ液晶表示パネル１１０は、先に延べた第１の実施形態と同一の構成及び動作を有しているので、その内部の構成及び動作の記載はここでは省略する。
【０２０９】
次に、この第７の実施形態の動作について説明する。
始めに、無線Ｉ／Ｏ回路１０１は、命令に応じて圧縮された画像データを外部から取り込み、この画像データをＩ／Ｏ回路１０２を介してマイクロプロセサ１０４及びフレームメモリ１０６に転送する。
【０２１０】
そこで、マイクロプロセサ１０４は、ユーザからの命令操作を受けて、必要に応じて画像表示端末１００を駆動し、圧縮された画像データのデコードや信号処理、情報表示を行う。
このとき、信号処理された画像データは、フレームメモリ１０６に一時的に蓄積される。
【０２１１】
このフレームメモリ１０６は、マイクロプロセサ１０４の指示に従って制御され、これにより、フレームメモリ１０６から、表示パネルコントローラ１０５を介して、反射／透過表示ポリシリコンＴＦＴ液晶表示パネル１１０に画像データが入力され、この結果、画素マトリクス１１１は入力された画像データを表示する。
【０２１２】
このとき、表示パネルコントローラ１０５は、同時に画像を表示するために必要な所定のタイミングパルスを出力する。
また、このとき、Ｉ／Ｏ回路１０２は、マイクロプロセサ１０４の指示に従って、必要に応じて画素マトリクス照明１０８を点灯させることができる。
また、電源１０７にはリチウムイオン二次電池が含まれており、これらの画像表示端末１００全体を駆動するのに必要な電力を供給する。
【０２１３】
ここで、本発明の実施形態による反射／透過表示ポリシリコンＴＦＴ液晶表示パネル１１０は、既に説明したように、５Ｖの低い電圧で駆動が可能であり、このため、ＴＦＴ液晶表示パネル１１０に対する入力電圧には、電圧３.６Ｖのリチウムイオン二次電池を２個直列に接続するだけで容易に得られる７.２Ｖの電源電源で済み、従って、この実施形態によれば、画像表示端末１００の構造が簡略化でき、低コスト化と低消費電力化を同時に実現することができる。
【０２１４】
【発明の効果】
本発明によれば、低電圧で動作する電界効果トランジスタが容易に得られるので、省エネルギー化による低コスト化を充分に図ることができる。
また、本発明によれば、低電圧で充分に動作し、消費電力が少なくて済む画像表示装置を低コストで容易に得ることができる。
【図面の簡単な説明】
【図１】本発明による両極性ＴＦＴの第１の実施形態を示す説明図である。
【図２】本発明による画像表示装置の一実施形態を示す構成図である。
【図３】本発明による両極性ＴＦＴの第１の実施形態の動作説明図である。
【図４】本発明による両極性ＴＦＴの第２の実施形態を示す説明図である。
【図５】本発明の一実施形態によるシフトレジスタ単位ユニットの構成図である。
【図６】本発明の一実施形態によるクロックトインバータの構成図である。
【図７】本発明の一実施形態によるインバータの構成図である。
【図８】本発明の一実施形態による信号線スイッチの構成図である。
【図９】本発明の一実施形態によるゲート線レベルシフタの構成図である。
【図１０】本発明による画像表示装置の他の一実施形態を示す構成図である。
【図１１】本発明の一実施形態によるラツチ単位ユニットの構成図である。
【図１２】本発明の一実施形態によるＮＡＮＤ回路の構成図である。
【図１３】本発明による両極性ＴＦＴの第３の実施形態を示す説明図である。
【図１４】本発明による両極性ＴＦＴの第４の実施形態を示す説明図である。
【図１５】本発明による両極性ＴＦＴの第５の実施形態を示す説明図である。
【図１６】本発明による画像表示装置の更に別の一実施形態を示す構成図である。
【図１７】本発明による画素両極性ＴＦＴの第６の実施形態を示す説明図である。
【図１８】本発明による画像表示端末の一実施形態を示す構成図である。
【図１９】従来技術によるＴＦＴ液晶パネルの一例を示す構成図である。
【図２０】従来技術によるＴＦＴの動作説明図である。
【符号の説明】
１  画素
２、３  画素ＴＦＴ
４  液晶容量
５  ゲート線
６  ゲート線シフトレジスタ
７  ゲート線レベルシフタ
８  ゲート線バッファ
９  信号線
１０  信号線スイッチ
１４  ガラス基板
２０  ゲート電極
２２  ｎ+ 高濃度不純物注入領域
２３  ｐ+ 高濃度不純物注入領域
２４  ｉ不純物非投入領域
【図１】
0004443063.tif 000002
【図２】
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【図３】
0004443063.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004443063.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0004443063.tif 000014
【図１４】
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【図１５】
0004443063.tif 000016
【図１６】
0004443063.tif 000017
【図１７】
0004443063.tif 000018
【図１８】
0004443063.tif 000019
【図１９】
0004443063.tif 000020
【図２０】
0004443063.tif 000021