(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイと、該メモリセルアレイのワードラインを駆動するためのワードライン駆動信号を出力するローディコーダと、を備えた半導体メモリ装置のバーンインテスト回路において、
基準電圧を出力する基準電圧出力部と、
前記基準電圧に基づいて電源電圧レベルをセンシングする電圧センシング部と、
クロック信号を出力するセルフリフレッシュタイマーと、
前記電圧センシング部から前記電源電圧レベルが前記基準電圧以上であることを示すセンシング信号が入力している時に前記セルフリフレッシュタイマーのクロック信号に基づいてバーンインイネーブル信号を出力するバーンイン制御部と、
該バーンイン制御部から出力される前記バーンインイネーブル信号又はオートリフレッシュ命令の入力により内部アドレス信号を出力するオートリフレッシュアドレスカウンタと、
外部アドレス信号と前記内部アドレス信号が選択可能で、前記オートリフレッシュ命令又は前記バーンインイネーブル信号の入力により、前記内部アドレス信号を選択するマルチプレクサと、を備え、
前記ローディコーダが、前記バーンイン制御部及びマルチプレクサの各出力状態に応じたワードライン駆動信号を発生し、
前記バーンイン制御部が、
電源イネーブル信号とモードレジスタセッティング命令が印加されるラッチ部と、
前記電圧センシング部の出力と前記セルフリフレッシュタイマーの出力を論理積する第1ANDゲートと、
前記第1ANDゲートの出力を遅延させる遅延部と、
前記第1ANDゲートの出力と前記遅延部の出力を否定論理積するNANDゲートと、
前記電圧センシング部の出力、前記ラッチ部の出力及び前記NANDゲートの出力を論理積して前記バーンインイネーブル信号を生成する第2ANDゲートを備えることを特徴とするバーンインテスト回路。
【請求項２】
前記電圧センシング部が、
電圧分配部と、
前記電圧分配部の出力と前記基準電圧発生部の出力を比べてその結果を出力する差動増幅器と、を備えることを特徴とする請求項１記載のバーンインテスト回路。
【請求項３】
前記オートリフレッシュアドレスカウンタが、
直列に接続された複数の単位カウンタと、
前記オートリフレッシュ命令に応じて前記バーンインイネーブル信号を複数の前記単位カウンタに伝達する第1伝達手段を備え、
前記単位カウンタそれぞれが、
前段の単位カウンタのキャリー信号によって前記バーンインイネーブル信号を伝達する第2伝達手段と、
前記第2伝達手段を通過した前記バーンインイネーブル信号の下降エッジで動作して内部アドレス信号を出力する第1フリップフロップと、
前記第2伝達手段を通過した前記バーンインイネーブル信号の上昇エッジで動作する第2フリップフロップと、
前記キャリー信号及び前記第2フリップフロップの出力によって後段の単位カウンタにキャリー信号を提供するキャリー信号提供手段と、を備える
ことを特徴とする請求項１記載のバーンインテスト回路。
【請求項４】
前記第1伝達手段が、NORゲートであることを特徴とする請求項３記載のバーンインテスト回路。
【請求項５】
前記第2伝達手段が、NANDゲートであることを特徴とする請求項３記載のバーンインテスト回路。
【請求項６】
前記キャリー信号提供手段が、ANDゲートであることを特徴とする請求項３記載のバーンインテスト回路。
【請求項７】
前記ローディコーダが、
前記バーンインイネーブル信号によって前記マルチプレクサから出力されるアドレスをデコードするプリーディコーダと、
制御信号及び前記プリーディコーダの出力によってワードライン駆動信号を生成するメインディコーダを備えることを特徴とする請求項1記載のバーンインテスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バーンインテスト回路に係るもので、詳しくは、外部電源電圧のレベルを制御してワードラインを駆動させ、ウエハ及びパッケージレベルにおいて、廉価で高効率のバーンインテストを行い得るバーンインテスト回路に関するものである。
【０００２】
【従来の技術】
一般に、半導体メモリ装置に使用されるバーンインテストとは、半導体メモリの製造過程で発生した各種の欠陥から半導体メモリ装置を使用するときに発生する初期の不良現象を除去するために行うテストの一種であって、そのテストの効率を高めるために、例えば、電圧及び温度を高く設定するなど、実際の使用条件とは相異する加速条件下でテストを行うようになっている。
【０００３】
このような従来のバーンインテスト回路においては、図８に示したように、外部制御回路（図示せず）から出力されたバーンイン命令COMによりバーンインイネーブル信号BENを出力する命令ディコーダ１０と、オートリフレッシュ命令AREFにより内部アドレス信号IADDを出力するオートリフレッシュアドレスカウンタ２０と、前記オートリフレッシュ命令AREFにより制御されて前記内部アドレス信号IADDと外部アドレス信号EADDとをマルチプレクシングし、ワードラインを駆動するためのアドレス信号ADDを出力するマルチプレクサ３０と、を包含して構成されている。そして、前記バーンインイネーブル信号BEN及びアドレス信号ADDの入力を受けてローディコーダ４０からワードライン駆動信号WLENが出力され、メモリセルアレイ５０内の複数のメモリセルが駆動される。
【０００４】
通常、ローディコーダは、複数個のロジックゲート（logic gate）の組合せにより構成され、Ｎ個のアドレス信号ADD0〜ADDN-1の入力を受けて２Ｎ個のデコーディング信号AX0〜AX2N-1を出力するようになっている。
図９に、前記ローディコーダ４０の回路例を示す。尚、ここでは２個のアドレス信号ADD0、ADD1をデコーディングする場合の回路例を示している。
【０００５】
ローディコーダ４０においては、図９に示したように、アドレス信号ADD0、ADD1を論理積演算してアドレス信号AX0、AX1をそれぞれ出力するＡＮＤゲートAND1、AND2と、前記アドレス信号ADD0、ADD1をそれぞれ反転するインバータINV1、INV2と、それらインバータINV1、INV2の出力を論理積演算してアドレス信号AX2、AX3をそれぞれ出力するＡＮＤゲートAND3、AND4と、を備えたプリディコーダ４１と、昇圧電圧（VPP）端子と接地電圧（VSS）端子間に直列連結され、ゲートにワードラインプリチャージ信号として図示しないクロック信号発生器からの制御信号WPREが印加されるＰＭＯＳトランジスタPM1と、各ゲートにアドレス信号AX0〜AX3がそれぞれ印加される各ＮＭＯＳトランジスタNM1〜NM4と、前記ＰＭＯＳトランジスタPM1とＮＭＯＳトランジスタNM1との共通連結されたドレインから出力された電圧を反転してワードライン駆動信号WLENを出力するインバータINV3と、ドレインが前記ＰＭＯＳトランジスタPM1とＮＭＯＳトランジスタNM1との共通連結ドレインに連結され、ソースが接地電圧（VSS）端子に連結され、ゲートにはバーンインイネーブル信号BENが印加されて、全てのワードラインを同時に駆動させるためのＮＭＯＳトランジスタNM5と、を備えたワードライン駆動部４２と、を備えて構成されている。
【０００６】
このように構成された従来のバーンインテスト回路の動作について説明すると、以下のようであった。
先ず、バーンインテストモードの場合は、バーンインテストに適合な加速条件、例えば、高電圧及び高温に設定した状態で、予め設定されたバーンイン命令COMが入力されると、命令ディコーダ１０は、システムクロック信号を分周して生成されるクロック信号CLKによりバーンインイネーブル信号BENを生成し、該バーンインイネーブル信号BENにより半導体メモリ装置をバーンインテストに適合した状態にセッティングする。
【０００７】
即ち、半導体メモリ装置をバーンインテストに適合な加速条件に設定した後、図１０（ｂ）に示したように予め設定されたバーンイン命令COMが外部制御回路（図示せず）から印加されると、図１０（ａ）に示したようにクロック信号CLKの上昇エッジで命令ディコーダ１０はバーンイン命令COMをディコーディングし、図１０（ｃ）に示したように命令ディコーダ１０からハイレベルのバーンインイネーブル信号BENが出力される。
【０００８】
次いで、前記バーンインイネーブル信号BENがハイレベルになると、ローディコーダ４０のＮＭＯＳトランジスタNM5がターンオンされるため、図１０（ｄ）に示したように、内部アドレス信号IADD及び外部アドレス信号EADDのレベルに拘わらず全てのワードライン駆動信号WLENが昇圧電圧VPPの印加でハイレベルとなって全てのメモリセルがバーンインテストに適合な状態になり、ワードラインストレス入力部（図示せず）により全てのワードラインにストレス電圧を印加してバーンインテストを行う。
【０００９】
一方、リフレッシュモードの場合、オートリフレッシュアドレスカウンタ２０は、クロック信号であるオートリフレッシュ命令AREFの上昇エッジ毎に内部アドレス信号IADDを順次増加させ、よって、メモリセルのリフレッシュが可能になる。
マルチプレクサ３０は、前記オートリフレッシュ命令AREFにより制御され、内部アドレス信号IADDと外部アドレス信号EADDとをマルチプレクシングして前記ローディコーダ４０に出力する。オートリフレッシュ命令AREFが入力するオートリフレッシュモードの時は、内部アドレス信号IADDを前記ローディコーダ４０に選択的に入力させるため、該ローディコーダ４０は前記内部アドレス信号IADDをデコーディングして選択されたワードラインを駆動し、リフレッシュを遂行する。
【００１０】
また、正常動作モードの場合は、前記マルチプレクサ３０が外部アドレス信号EADDをローディコーダ４０に出力してメモリセルアレイ５０のワードラインを駆動するようになっていた。
【００１１】
【発明が解決しようとする課題】
然るに、このような従来のバーンインテスト回路においては、外部からバーンイン命令COMの入力を受けてバーンインテストを行うようになっているため、バーンイン命令COMを出力する外部回路を必要とし製造コストが上昇し、且つ、外部のバーンイン命令が内部状態とは関係なく入力されるため、バーンインテストの効率が低下するという不都合な点があった。
【００１２】
本発明は、このような従来の課題に鑑みてなされたもので、外部から入力される制御信号を用いずに、外部電源電圧のレベルを制御してワードラインを駆動することにより、ウエハ及びパッケージレベルにおいて廉価で高効率のバーンインテストを行い得るバーンインテスト回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
このような目的を達成するため、本発明に係るバーンインテスト回路は、複数のメモリセルを有するメモリセルアレイと、該メモリセルアレイのワードラインを駆動するためのワードライン駆動信号を出力するローディコーダと、を備えた半導体メモリ装置のバーンインテスト回路において、基準電圧を出力する基準電圧出力部と、前記基準電圧に基づいて電源電圧レベルをセンシングする電圧センシング部と、クロック信号を出力するセルフリフレッシュタイマーと、前記電圧センシング部から前記電源電圧レベルが前記基準電圧以上であることを示すセンシング信号が入力している時に前記セルフリフレッシュタイマーのクロック信号に基づいてバーンインイネーブル信号を出力するバーンイン制御部と、該バーンイン制御部から出力される前記バーンインイネーブル信号又はオートリフレッシュ命令の入力により内部アドレス信号を出力するオートリフレッシュアドレスカウンタと、外部アドレス信号と前記内部アドレス信号が選択可能で、前記オートリフレッシュ命令又は前記バーンインイネーブル信号の入力により、前記内部アドレス信号を選択するマルチプレクサと、を備え、前記ローディコーダが、前記バーンイン制御部及びマルチプレクサの各出力状態に応じたワードライン駆動信号を発生し、前記バーンイン制御部が、電源イネーブル信号とモードレジスタセッティング命令が印加されるラッチ部と、前記電圧センシング部の出力と前記セルフリフレッシュタイマーの出力を論理積する第1ANDゲートと、前記第1ANDゲートの出力を遅延させる遅延部と、前記第1ANDゲートの出力と前記遅延部の出力を否定論理積するNANDゲートと、前記電圧センシング部の出力、前記ラッチ部の出力及び前記NANDゲートの出力を論理積して前記バーンインイネーブル信号を生成する第2ANDゲートを備えることを特徴とする。
また、前記電圧センシング部が、電圧分配部と、前記電圧分配部の出力と前記基準電圧発生部の出力を比べてその結果を出力する差動増幅器と、を備える。
また、前記オートリフレッシュアドレスカウンタが、直列に接続された複数の単位カウンタと、前記オートリフレッシュ命令に応じて前記バーンインイネーブル信号を複数の前記単位カウンタに伝達する第1伝達手段を備え、前記単位カウンタそれぞれが、前段の単位カウンタのキャリー信号によって前記バーンインイネーブル信号を伝達する第2伝達手段と、前記第2伝達手段を通過した前記バーンインイネーブル信号の下降エッジで動作して内部アドレス信号を出力する第1フリップフロップと、前記第2伝達手段を通過した前記バーンインイネーブル信号の上昇エッジで動作する第2フリップフロップと、前記キャリー信号及び前記第2フリップフロップの出力によって後段の単位カウンタにキャリー信号を提供するキャリー信号提供手段と、を備える。
また、前記第1伝達手段が、NORゲートであり、前記第2伝達手段が、NANDゲートであり、前記キャリー信号提供手段が、ANDゲートである。
また、前記ローディコーダが、前記バーンインイネーブル信号によって前記マルチプレクサから出力されるアドレスをデコードするプリーディコーダと、制御信号及び前記プリーディコーダの出力によってワードライン駆動信号を生成するメインディコーダを備える。
【００１４】
かかる構成では、電圧センシング部は基準電圧出力部からの基準電圧と電源電圧レベルを比較して電源電圧レベルをセンシングする。バーンイン制御部は、電圧センシング部から電源電圧レベルが基準電圧以上であることを示すセンシング信号が入力している時にはセルフリフレッシュタイマーからクロック信号に基づいてバーンインイネーブル信号を、オートリフレッシュアドレスカウンタ、マルチプレクサ及びローディコーダに出力する。オートリフレッシュアドレスカウンタは、バーンイン制御部からバーンインイネーブル信号が入力する時又はオートリフレッシュ命令が入力する時に内部アドレス信号をマルチプレクサに出力する。マルチプレクサは、オートリフレッシュ命令又はバーンインイネーブル信号が入力する時は内部アドレス信号を選択し、これらが入力しない時は外部アドレス信号を選択してローディコーダに出力する。ローディコーダは、バーンイン制御部及びマルチプレクサの各出力状態に応じたワードライン駆動信号を発生し、メモリセルアレイ内のメモリセルを、それぞれの動作モードで駆動する。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて説明する。
図１に、本発明に係るバーンインテスト回路の一実施形態を示す。
図１に示したように、本実施形態のバーンインテスト回路は、基準電圧VREFを出力する基準電圧出力部２００と、基準電圧VREFに基づいて電源電圧VCCレベルをセンシングする電圧センシング部１００と、任意に周期が設定可能なクロック信号SOSCを出力するセルフリフレッシュタイマー４００と、前記電圧センシング部１００のセンシング信号HVCC及び前記セルフリフレッシュタイマー４００のクロック信号SOSCに基づいてバーンインイネーブル信号BENを出力するバーンイン制御部３００と、該バーンイン制御部３００から出力されるバーンインイネーブル信号BEN又はオートリフレッシュ命令AREFにより内部アドレス信号IADDを出力するオートリフレッシュアドレスカウンタ５００と、前記オートリフレッシュ命令AREFとバーンインイネーブル信号BENにより制御され、外部アドレス信号EADD及び前記内部アドレス信号IADDをマルチプレクシングして出力するマルチプレクサ６００と、を備えて構成されている。そして、前記バーンインイネーブル信号BEN及びアドレス信号ADDの入力を受けてローディコーダ７００からワードライン駆動信号WLENが出力され、メモリセルアレイ８００内の複数のメモリセルが駆動される。
【００１６】
そして、前記電圧センシング部１００においては、図２に示したように、電源電圧(VCC)端子と接地電圧(VSS)端子間に直列連結された第１、第２抵抗R101、R102からなる電圧分配部１１０と、該電圧分配部１１０の出力である前記第１、第２抵抗R101、R102の共通連結ノードから出力された電圧VDETがプラス（＋）入力端子に印加され、前記基準電圧出力部２００の出力である基準電圧VREFがマイナス（−）入力端子に入力され、これらの比較結果に基づいてセンシング信号HVCCを出力する差動増幅器１２０と、を包含して構成されている。
【００１７】
ここで、前記電圧センシング部１００の動作を説明すると、図３（ａ）に示したように、外部電源電圧VCCが接地電圧VSSレベルから漸次上昇して基準電圧VREF以上になると、外部電源電圧VCC半導体メモリ装置の内部電源が安定化され、図３（ｃ）に示したように、電源イネーブル信号PWONがパルス信号として出力される。尚、パワーアップ回路（図示せず）により外部電源電圧VCCを感知し、外部電源電圧VCCが基準電圧VREF以上に所定時間の間維持された時に、内部電源が安定であるとして前記パワーアップ回路から電源イネーブル信号PWONが生成される。
【００１８】
次いで、前記外部電源電圧VCCが更に上昇して所定レベルVRA以上になると、電圧分配部１１０の出力電圧VDETが基準電圧VREF以上となり、図３（ｂ）に示したように、前記電圧センシング部１００からはハイレベルのセンシング信号HVCCが出力される。
このとき、前記所定レベルVRAは、例えば、次のような式により設定することができる。
【００１９】
VRA＝[(r101＋r102)/r102]×VREF
尚、r101、r102は、抵抗R101、R102の抵抗値である。
前記バーンイン制御部３００においては、図４に示したように、電源イネーブル信号PWON及びモードレジスタセッティング命令MRSがリセット端子及びセット端子にそれぞれ印加される第１、第２ＮＯＲゲートNOR301、NOR302からなるラッチ部３１０と、該ラッチ部３１０の出力をバッファリングするバッファ３２０と、前記電圧センシング部１００のセンシング信号HVCCと前記セルフリフレッシュタイマー４００のクロック信号SOSCとを論理積演算する第１ＡＮＤゲートAND301と、該第１ＡＮＤゲートAND301の出力を遅延させる遅延部３３０と、該遅延部３３０の遅延出力と前記第１ＡＮＤゲートAND301の出力とを否定論理積演算するＮＡＮＤゲートND301と、該ＮＡＮＤゲートND301の出力、前記バッファ３２０の出力及び前記電圧センシング部１００のセンシング信号HVCCを論理積演算してバーンインイネーブル信号BENを出力する第２ＡＮＤゲートAND302と、を包含して構成されている。
【００２０】
また、前記オートリフレッシュアドレスカウンタ５００においては、図５に示したように、オートリフレッシュ命令AREFとバーンインイネーブル信号BENとを否定論理和演算する第１ＮＯＲゲートNOR501と、該ＮＯＲゲートNOR501の出力及び前段の単位カウンタ５０(I-1)（I＝2〜N）のキャリー（carry）信号CA(I-1)が入力される複数個の単位カウンタ５０1〜５０Nと、により構成される。尚、初段の単位カウンタ５０1には前記キャリー信号CAとして下位アドレスビットのキャリー信号CA0が入力される。ここで、前記単位カウンタ５０1は、前記第１ＮＯＲゲートNOR501の出力とキャリー信号CA0とを否定論理積演算する第１ＮＡＮＤゲートND501と、該第１ＮＡＮＤゲートND501の出力が反転クロック入力端子に印加されて内部アドレスIADDを出力する第１Ｄ−フリップフロップDFF501と、該第１Ｄ−フリップフロップDFF501の出力がデータ入力端子Dに印加され、前記第１ＮＡＮＤゲートND501の出力がクロック入力端子に印加される第２Ｄ−フリップフロップDFF502と、該第２Ｄ−フリップフロップDFF502のデータ出力Qを反転して前記第１Ｄ−フリップフロップDFF501のデータ入力端子Dに出力するインバータINV501と、キャリー信号CA0と前記第２Ｄ−フリップフロップDFF502のデータ出力とを論理積演算してキャリー信号CA1を生成する第１ＡＮＤゲートAND501と、を包含して構成される。尚、その他の単位カウンタ５０2〜５０Nも同様に構成されており説明を省略するが、単位カウンタ５０2〜５０Nの各ＮＡＮＤゲートには、前段の単位カウンタ５０(I-1)（I＝2〜N）のキャリー信号CA(I-1)が入力される。
【００２１】
オートリフレッシュアドレスカウンタ５００の動作を簡単説明する。オートリフレシュ命令AREFがローレベル、キャリー信号CA0がハイレベルで、バーンインイネーブル信号BENが入力すると、第２Ｄ−フリップフロップDFF502のクロック端子には前記バーンインイネーブル信号BENが印加され、第１Ｄ−フリップフロップDFF501のクロック端子にはバーンインイネーブル信号BENの反転された信号が印加される。従って、第１Ｄ−フリップフロップDFF501は入力するバーンインイネーブル信号BEN信号の下降エッジで内部アドレス信号IADDを遷移させ、第２Ｄ−フリップフロップDFF502はバーンインイネーブル信号BEN信号の上昇エッジで第１Ｄ−フリップフロップDFF501の出力Qを出力する。第２Ｄ−フリップフロップDFF502の出力がハイレベルになると第１ＡＮＤゲートAND501はハイレベルのキャリー信号CA1を第２単位カウンタ502に出力する。これにより、第２単位カウンタ502は第１単位カウンタ501と同様な動作を遂行する。このようにして以後の単位カウンタも同様に動作する。
【００２２】
更に、前記ローディコーダ７００の1例として最上位ビットＭＢＳ用のローディコーダにおいては、図６に示したように、入力アドレスをアドレスデコーディングするプリディコーダ（pre-decoder）７１０と、ワードラインを駆動するためのメインディコーダ７２０と、を備えて構成され、例えば、半導体メモリ装置が１６ＭＤＲＡＭである場合は、ローアドレスは１２個であり、その中で、下位アドレス４個（A8〜A11）を使用して６４個の２５６Ｋｂブロックの中の４個を選択し、また、上位アドレス８個（A0〜A7）を使用して各ブロック内の２５６個のワードラインを選択するようになる。
【００２３】
そして、前記プリディコーダ７１０においては、前記マルチプレクサ６００により選択的に出力された外部アドレス信号EADDまたは内部アドレス信号IADDの上位アドレス８個ADD0〜ADD7をデコーディングして出力するが、本実施形態では、前記各上位アドレスADD0〜ADD7中、第１、第２アドレス信号ADD0、ADD1をデコーディングする場合について説明する。即ち、第１アドレス信号ADD0を反転する第１インバータINV701と、第２アドレスADD1を反転する第２インバータINV702と、それら第１、第２アドレス信号ADD0、ADD1をそれぞれ否定論理和演算する第１、第２ＮＯＲゲートNOR701、NOR702と、前記第１、第２アドレス信号ADD0、ADD1が前記第１、第２インバータINV701、INV702によりそれぞれ反転された信号をそれぞれ否定論理和演算する第３、第４ＮＯＲゲートNOR703、NOR704と、前記第１〜第４ＮＯＲゲートNOR701〜NOR704の出力とバーンインイネーブル信号BENとをそれぞれ否定論理和演算する第５〜第８ＮＯＲゲートNOR705〜NOR708と、それら第５〜第８ＮＯＲゲートNOR705〜NOR708の出力をそれぞれ反転する第３〜第６インバータINV703〜INV706と、を包含して構成されている。尚、バーンインイネーブル信号BENは、プリディコーダ710の出力をロー又はハイレベルに固定するために入力している。
【００２４】
且つ、前記メインディコーダ７２０においては、昇圧電圧(VPP)端子と接地電圧(VSS)端子間に直列連結され、ゲートに制御信号WPREが印加される第１ＰＭＯＳトランジスタPM701と、各ゲートに第１〜４アドレス信号AX0〜AX3がそれぞれ印加される第１〜第４ＮＭＯＳトランジスタNM701〜NM704と、前記第１ＰＭＯＳトランジスタPM701と前記第１ＮＭＯＳトランジスタNM701との共通連結されたドレインから出力された電圧を反転し、ワードライン駆動信号WLENを出力する第７インバータINV707と、を包含して構成されている。
【００２５】
このように構成された本実施形態のバーンインテスト回路は、所定レベルVRA以上の外部電源電圧VCCが印加されると、電圧センシング部１００が感知してハイレベルのセンシング信号HVCCを出力し、このセンシング信号HVCCの入力によりバーンイン制御部３００は、バーンインイネーブル信号BENを出力するバーンインテストモードに自動的に転換する。
【００２６】
前記バーンインテストモードの場合は、任意の周期を有する内部タイマーであるセルフリフレッシュタイマー４００とオートリフレッシュアドレスカウンタ５００により、任意に設定されたタイマー周期に従って、正常モードのときよりも多いワードラインが駆動されるようになる。
以下、本実施形態のバーンインテスト回路の動作に対し、図面を用いて説明する。
【００２７】
先ず、モードレジスタセッティング命令MRSがローレベルの状態で電源イネーブル信号PWONのハイレベルパルスが入力されラッチ部３１０の第２ＮＯＲゲートNOR302の出力がハイレベルになった状態で、電圧センシング部１００のセンシング信号HVCCがハイレベルになり、この状態で、図７（ａ）に示したように、セルフリフレッシュタイマー４００のクロック信号SOSCが印加されると、バーンイン制御部３００は、図７（ｃ）に示したようにクロック信号SOSCの立上りエッジ毎に遅延部３３０の遅延動作により遅延されてバーンイン制御信号BENを出力する。
【００２８】
前記バーンインイネーブル信号BENがオートリフレッシュアドレスカウンタ５００に印加されると、図７（ｄ）に示したようにバーンインイネーブル信号BENの下降エッジで内部アドレス信号IADDが順次可変されてオートリフレッシュアドレスカウンタ５００から出力される。このように可変された内部アドレス信号IADDは、前記バーンインイネーブル信号BENにより制御されるマルチプレクサ６００により選択されて出力される。
【００２９】
前記マルチプレクサ６００から出力された内部アドレス信号IADDは、プリディコーダ７１０によりデコーディングされてメインディコーダ７２０に出力され、該メインディコーダ７２０は、図７（ｅ）、（ｆ）に示したようにバーンインイネーブル信号BENの立上りに同期してワードライン駆動信号WLENを発生し正常動作モードのときによりも多数のワードラインを駆動させる。
【００３０】
このようにセルフリフレッシュタイマー４００の周期に応じて複数のワードラインが順次駆動されるため、実際の使用動作に類似した状態でバーンインテストを行うことができる。
また、前記バーンイン制御部３００に、ハイレベルのモードレジスタセッティング命令MRSが入力されると、ラッチ部３１０の出力がローレベルとなり、センシング信号HVCC及びクロック信号SOSCのレベルに関係なくバーンイン制御部３００の出力はローレベルとなり、バーンインイネーブル信号BENのリセット機能が可能になるため、センシング信号HVCCがハイレベルにイネーブルされた状態でもバーンインテスト動作を中止させて正常モードの動作を行うことが可能になる。
【００３１】
尚、バーンインイネーブル信号BENがローレベルでオートリフレッシュモードの場合は、オートリフレッシュ命令AREFの入力によりオートリフレッシュアドレスカウンタ５００はバーンインテストモードの場合と同様にして、オートリフレッシュ命令AREFの周期に基づいて内部アドレス信号IADDを順次可変し、マルチプレクサ６００は、前記オートリフレッシュ命令AREFにより制御されて内部アドレス信号IADDを選択してローディコーダ７００に出力する。これにより、ローディコーダ７００は内部アドレス信号IADDをデコーディングして選択されたワードラインを駆動し、メモリセルのリフレッシュが可能になる。
【００３２】
また、正常動作モードの場合は、バーンインイネーブル信号BEN及びオートリフレッシュ命令AREFが入力しないマルチプレクサ６００が、外部アドレス信号EADDを選択してローディコーダ７００に出力してメモリセルアレイ８００のワードラインを駆動する。
【００３３】
【発明の効果】
以上説明したように、本発明に係るバーンインテスト回路においては、外部から入力された命令に従ってバーンインテストを行わずに、外部電源電圧のレベルを制御してワードラインを駆動させるようになっているため、ウエハ及びパッケージレベルにおいて廉価で高効率のバーンインテストを行い得るという効果がある。
【００３４】
また、バーンインテストモードをリセットすることができるため、ハイレベルの電源電圧下でもバーンインテストを中止して正常モードのテストを行い得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るバーンインテスト回路の一実施形態を示したブロック図である。
【図２】図１の電圧センシング部を示した回路図である。
【図３】図２の電圧センシング部の動作タイミング図である。
【図４】図１のバーンイン制御部を示した回路図である。
【図５】図１のオートリフレッシュアドレスカウンタを示した回路図である。
【図６】図１のローディコーダを示した回路図である。
【図７】本実施形態のバーンインテスト回路の動作を示したタイミング図である。
【図８】従来のバーンインテスト回路を示したブロック図である。
【図９】図８のローディコーダを示した回路図である。
【図１０】従来のバーンインテスト回路がバーンインモードで動作するときのタイミング図である。
【符号の説明】
１００    電圧センシング部
２００    基準電圧出力部
３００    バーンイン制御部
４００    セルフリフレッシュタイマー
５００    オートリフレッシュアドレスカウンタ
６００    マルチプレクサ
７００    ローディコーダ
８００    メモリセルアレイ
【図１】
0004564148.tif 000002
【図２】
0004564148.tif 000003
【図３】
0004564148.tif 000004
【図４】
0004564148.tif 000005
【図５】
0004564148.tif 000006
【図６】
0004564148.tif 000007
【図７】
0004564148.tif 000008
【図８】
0004564148.tif 000009
【図９】
0004564148.tif 000010
【図１０】
0004564148.tif 000011