(57)【特許請求の範囲】
【請求項１】
電荷蓄積層を有するメモリセルである第１のセルと、前記電荷蓄積層を有し、１値の設定しきい値に規定されて使用に供され、前記第１のセルの諸状態に応じて設定されたしきい値を判定するための基準となるリファレンスセルである複数の第２のセルとを備えた半導体記憶装置の製造方法であって、
前記第１及び第２のセルの各チャネル領域に不純物を導入してそれぞれ所定の不純物濃度のしきい値制御層を形成し、初期しきい値を設定する工程を有し、
前記第２のセルの前記工程を、前記第１のセルの前記工程とは別個に行い、複数の前記第２のセルのうち、設定しきい値と前記第１のセルの初期しきい値との差分が最も大きい前記第２のセルの前記チャネル領域には前記第１のセルの前記チャネル領域とは導電型の異なる前記不純物を導入し、前記第１のセルの前記しきい値制御層と異なる前記不純物濃度の前記しきい値制御層を形成することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記第１及び第２のセルは、前記工程を除き同一製造工程により形成されるものであることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷蓄積層を有するメモリセルを備えた半導体記憶装置及びその製造方法に関し、特に前記メモリセルの諸状態の判定基準となるリファレンスセルや使用時には読み出し専用とされる他のメモリセルを備えた半導体記憶装置に適用して好適である。
【０００２】
【従来の技術】
各種携帯用電子機器や家電製品の多機能化に伴い、１チップマイコンに代表される半導体記憶装置に、電源との接続を断っても記憶データが保持されるＥＰＲＯＭ、ＥＥＰＲＯＭ等の電荷蓄積層（フローティングゲート）を有する不揮発性半導体メモリを集積する技術の重要度が増している。この半導体記憶装置には、主メモリセルとは異なり使用時には記憶情報の書き換え（及び消去）が殆ど行なわれることのない半導体素子が設けられることがある。
【０００３】
例えば、必須のものとしては、メモリセルの記憶情報の読み出し用、書き込みベリファイ用、消去ベリファイ用、オーバーイレーズ検出用等の諸状態の判定基準となる各種リファレンスセルがある。読み出し用のリファレンスセルは通常の読み出し時の判定基準に使用され、書き込みベリファイ用は書き込み後の判定基準に、消去ベリファイ用は消去後の判定基準に、オーバーイレーズ検出用は隣接メモリセルにおける記憶消去の影響によりオーバーイレーズが発生したか否かの判定基準にそれぞれ使用される。また特別に設けられるものとしては、不良品ビットから良品ビットへの置き換え情報を格納するための冗長メモリセルや１回のみ書き込み可能でその後は消去不可とされる特定領域（ＯＴＰ領域）に形成されるＯＴＰ領域セル等が挙げられる。
【０００４】
上記の如き半導体素子は通常、製造工程の短縮や温度特性・プロセスばらつきの抑制、リファレンスセルであれば試験工程において設定しきい値の微調整が可能となること等を考慮して、メモリセルと同一工程により同一構造に形成される。
【０００５】
上記の各種半導体素子を備えた半導体記憶装置を製造するに際して、当該半導体素子が主に読み出し専用として用いられることから、半導体素子をメモリセルと同時に製造した後に書き込み及び消去動作によって各々に要求されるしきい値に設定する。この場合、各種半導体素子はメモリセルと共にその製造工程において一斉にチャネル領域のしきい値制御（初期しきい値に規定する制御）を行なって素子を完成させた後、各しきい値に設定される。
【０００６】
【発明が解決しようとする課題】
近時では半導体記憶装置の高集積化が益々進行しており、それに伴ってメモリセルやリファレンスセル等の微細化及び配線層の増加が必須となる。一般的に、フローティングゲートとコンタクトホールとの距離及び配線層量は、フローティングゲートへの電子の不測の注入（チャージゲイン）・不測の引き抜き（チャージロス）が発生しデータ化けを生じる所謂データリテンション特性に影響することが知られている。これは、コンタクトホール形成時におけるエッチングプラズマダメージが主な原因であると推測される。当該ダメージは、高集積化・微細化が進むほど必然的に発生し易くなる性質をもつため、半導体記憶装置の高集積化・微細化が進むほどデータリテンション特性が劣化するという問題が生じる。
【０００７】
データリテンション特性の劣化は、半導体記憶装置の高集積化・微細化のみならず、熱や電界ストレスにより助長される。上記の如き使用時には殆ど記憶情報の書き込み（消去）が行なわれることなく専ら読み出し用に供される半導体素子、例えば各種リファレンスセルや冗長メモリセル、ＯＴＰ領域等は、その使用態様から各々のメモリセルに比して極めて頻繁に読み出し動作が行なわれる。これにより、メモリセルよりも長時間読み出し動作による電界ストレスが印加され、チャージゲイン又はチャージロスを惹起するという深刻な問題がある。更に、リファレンスセルのように各々の機能により設定しきい値が各々大きく異なるものについても同様である。
【０００８】
そこで本発明は、上記の課題に鑑みてなされたものであって、徒に工程数を増加させることなく、第１のセル（メモリセル）とほぼ同一工程・同一構造によりなる第２のセル（リファレンスセル、冗長メモリセル、ＯＴＰ領域等）のデータリテンション特性を大幅に向上させることを可能とする半導体記憶装置及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は前記課題を解決するため、以下に示す諸態様を有する。
【００１０】
本発明の半導体装置の製造方法は、電荷蓄積層を有するメモリセルである第１のセルと、前記電荷蓄積層を有し、１値の設定しきい値に規定されて使用に供され、前記第１のセルの諸状態に応じて設定されたしきい値を判定するための基準となるリファレンスセルである複数の第２のセルとを備えた半導体記憶装置の製造方法であって、前記第１及び第２のセルの各チャネル領域に不純物を導入してそれぞれ所定の不純物濃度のしきい値制御層を形成し、初期しきい値を設定する工程を有し、前記第２のセルの前記工程を、前記第１のセルの前記工程とは別個に行い、複数の前記第２のセルのうち、設定しきい値と前記第１のセルの初期しきい値との差分が最も大きい前記第２のセルの前記チャネル領域には前記第１のセルの前記チャネル領域とは導電型の異なる前記不純物を導入し、前記第１のセルの前記しきい値制御層と異なる前記不純物濃度の前記しきい値制御層を形成する。
【００１５】
本発明の半導体記憶装置の製造方法の一態様では、前記第２のセルは、読み出し専用として使用に供されるメモリセルである。
【００１６】
【作用】
一般的に、主記憶素子であるメモリセル（第１のセル）に加え、これと同様に電荷蓄積層を有する不揮発性メモリ構造とされ、１値の設定しきい値に規定されて使用に供されるセル（第２のセル）を備えた半導体記憶装置において、第２のセルは高集積化・微細化に加えてデータリテンション特性の劣化を助長する主原因となる熱・電界ストレスの印加等のダメージを受けても、ダメージ前の設定しきい値が初期しきい値に近いほどデータリテンション特性は良好に保たれる傾向にある。本発明ではこの性質を利用して、各第２のセルに必要な設定しきい値をそれぞれ基準として、各第２のセル毎に当該設定しきい値に可及的に近づくように初期しきい値を調節する。具体的には、製造時においてチャネル領域にしきい値制御用の不純物を導入する際に、第１のセルとは独立に第２のセルの不純物濃度を調整すればよい。このように、初期しきい値と設定しきい値との差分を小さくすることにより、ダメージ前後の設定しきい値の変化が小さくなり、データリテンション特性が良好に保たれることになる。
【００１７】
【発明の実施の形態】
以下、本発明の半導体記憶装置及びその製造方法を適用した好適な諸実施形態について、図面を参照しながら詳細に説明する。
本実施形態では、フローティングゲートを有する不揮発性のメモリセル（第１のセル）及び、同様にフローティングゲートを有し、所望の１値の設定しきい値に規定されて使用に供されるセル（第２のセル）を備えた半導体記憶装置を開示する。
【００１８】
本実施形態を説明するにあたって、本発明の依拠する作用原理について述べる。
図１は、第２のセルにおけるデータリテンション特性の設定しきい値の依存度を調べた結果を示す特性図である。ここでは、第２のセルを所定の設定しきい値に規定した後、２５０℃で２４時間ベークして熱的ダメージを与え、設定しきい値の変化量ΔＶth（＝（ベーク後の設定しきい値）−（ベーク前の設定しきい値））を測定した。
【００１９】
図１に示すように、約０．９（Ｖ）の初期しきい値を起点として、ベーク前の設定しきい値が初期しきい値より大きいほど変化量ΔＶthはマイナス方向へシフトし、チャージロスが発生しやすくなる。他方、ベーク前の設定しきい値が初期しきい値より小さいほど変化量ΔＶthはプラス方向へシフトし、チャージゲインが発生しやすくなる。これは、第２のセルはベークのダメージを受けることによりしきい値が初期状態、即ち初期しきい値に戻ろうとする性質があることを示唆している。
【００２０】
本発明では上記の性質を利用し、第２のセルの初期しきい値をシフトさせ、当該第２のセルに要求される設定しきい値に可及的に近づける。これにより、変化量ΔＶthの絶対値が０（Ｖ）へ漸減することになり、データリテンション特性が良好に保たれる。
以下、上述の根拠を踏まえた具体的な諸実施形態について説明する。
【００２１】
（第１の実施形態）
先ず、第１の実施形態について説明する。ここでは、第２のセルとして、メモリセルの各種リファレンスセルを備えた半導体記憶装置について例示する。
【００２２】
図２は、第１の実施形態の半導体記憶装置の主要構成を示す概略平面図であり、図３はその概略断面図である。
ここで、１はメモリセルであり、２〜５がメモリセル１の諸状態に応じて設定されたしきい値を判定するための基準となる各種のリファレンスセルであり、２が読み出しベリファイ用セル、３が書き込みベリファイ用セル、４が消去ベリファイ用セル、５がオーバーイレーズ検出用セルとされている。
【００２３】
メモリセル１及びリファレンスセル２〜５はそれぞれ略同一構造とされている。即ち、半導体基板１１上にシリコン酸化膜等からなるトンネル絶縁膜１２が形成され、トンネル絶縁膜１２上に多結晶シリコン膜等からなるフローティングゲート１３がメモリセル１毎に島状にパターン形成されている。フローティングゲート１３の両側における半導体基板１には、不純物がイオン注入されてなる一対のソース／ドレイン１４が形成されており、半導体基板１のソース／ドレイン１４間の部位がチャネル領域となる。そして、フローティングゲート１３上には絶縁膜１５を挟んで帯状に延在するコントロールゲート１６が形成され、ソース／ドレイン１４の一方（通常はドレイン）と接続されてなるビット線１７が形成されて、メモリセル１及びリファレンスセル２〜５の主要構成となる。
【００２４】
コントロールゲート１６とビット線１７はほぼ直交するように設けられており、各セル１〜５がマトリクス状に配置される。所定のセルにアクセスするには、各々１本のコントロールゲート１６及びビット線１７を選択すればよい。
【００２５】
リファレンスセル２〜５の各設定しきい値の一例を図４に示す。Ｖth（ＯＥ）がオーバーイレーズ検出用セル５の設定しきい値（＝−１Ｖ）を示し、Ｖth（Ｅ）が消去ベリファイ用セル４の設定しきい値（＝１Ｖ）を、Ｖth（Ｒ）が読み出しベリファイ用セル２の設定しきい値（＝２Ｖ）を、Ｖth（Ｗ）が書き込みベリファイ用セル３の設定しきい値（＝３Ｖ）をそれぞれ示しており、メモリセル１の初期しきい値Ｖth（Ｉ）はＶth（Ｒ）と同値（２Ｖ）とされている。このように各リファレンスセル２〜５の設定しきい値が規定されることにより、メモリセル１のしきい値は記憶消去後にはＶth（ＯＥ）とＶth（Ｅ）との間に、書き込み後にはＶth（Ｗ）以上の所定値として分布することになる。
【００２６】
本実施形態では、リファレンスセル２〜５の初期しきい値を設定しきい値に近づけることに加え、できるだけリファレンスセル２〜５の各々とメモリセル１とを整合的に低工程数で効率良く形成することを考慮し、リファレンスセル２〜５のうちの少なくとも１種がメモリセル１と初期しきい値が異なるように形成されている。具体的には、図４に示すように、リファレンスセル２〜５のうち、オーバーイレーズ検出用セル５の設定しきい値がメモリセル１の初期しきい値Ｖth（Ｉ）と最も離れており、従ってデータリテンション特性の劣化（この場合、チャージゲイン）はオーバーイレーズ検出用セル５に最も発生し易いと考えられる。そこで、当該半導体記憶装置の製造工程において、以下に示すようにオーバーイレーズ検出用セル５の初期しきい値を調整する。
【００２７】
以下、前記初期しきい値の調整を踏まえた半導体記憶装置の製造工程を説明する。
【００２８】
図５は、本実施形態の半導体記憶装置の主要工程を順に示す概略断面図であり、図６は初期しきい値の調整工程を示す概略平面図である。
先ず、図５に示すように、ｐ型のシリコン半導体基板１の表面に例えばＬＯＣＯＳ法により素子分離領域に素子分離構造としてフィールド酸化膜２１を形成し、各セル１〜５の素子活性領域１ａ〜５ａを画定する。なお、素子分離構造としてはフィールド酸化膜に限定されず、例えば半導体基板の素子分離領域に溝を形成し、この溝内に絶縁膜を埋め込むことにより素子分離を行なうトレンチ型の素子分離構造を形成してもよい。
【００２９】
次に、図５（ｂ）及び図６に示すように、全面にフォトレジストを塗布し、これをフォトリソグラフィーにより加工してオーバーイレーズ検出用セル５が形成される素子活性領域５ａのみを覆うレジストマスク２２を形成する。この状態で、例えば加速エネルギーを４０〜６０ｋｅＶ、ドーズ量を１×１０13〜１×１０14／ｃｍ2 の条件でｐ型不純物、例えばホウ素（Ｂ）をイオン注入し、素子活性領域５ａを除く各セル１〜４のチャネル領域となる部位にＶth制御層１８を形成する。
【００３０】
そして、レジストマスク２２を灰化処理等により除去し、その後の諸工程はセル１〜５の全てに共通となる。即ち、熱酸化等によりトンネル絶縁膜１２を形成し、ＣＶＤ法により多結晶シリコン膜等を堆積した後、パターニングにより各セル毎に島状に分離し、フローティングゲート１３を形成する。しかる後、フローティングゲート１３をマスクとしたソース／ドレイン１４の形成、絶縁膜１５の形成、コントロールゲート１６の形成、全面を覆う層間絶縁膜（不図示）へのコンタクトホール１９の形成、コンタクトホール１９を埋め込み層間絶縁膜上で延在するビット線１７の形成等を経て、図３に示す半導体記憶装置の主要構成を完成させる。
【００３１】
このように、本実施形態においては、設定しきい値とメモリセル１の初期しきい値との差分が最も大きいオーバーイレーズ検出用セル５について、他のリファレンスセル２〜４と異なりＶth制御層１８を形成しないことにより、その初期しきい値を設定しきい値に近づける。これにより、オーバーイレーズ検出用セル５のデータリテンション特性の劣化が抑制され、工程数を徒に増加することなく信頼性の高い半導体記憶装置が実現する。
【００３２】
なお、オーバーイレーズ検出用セル５についてはＶth制御層１８を形成しないことから、ショートチャネル効果が懸念されるが、コントロールゲート１６のゲート長を長くする等の対策を採ることにより回避することができる。
【００３３】
−変形例−
以下、本実施形態のいくつかの変形例について説明する。なお、本実施形態の半導体記憶装置の構成部材等と同一のものについては同符号を記して説明を省略する。
【００３４】
（変形例１）
ここでは、図５（ｂ）及び図６に示す工程に続いて、オーバーイレーズ検出用セル５の初期しきい値を制御する際に、半導体基板１と異なる導電型（ここではｎ型）の不純物を導入する。
【００３５】
図７は、変形例１の半導体記憶装置の製造方法の主要工程を示す概略断面図である。
即ち本例では、素子活性領域５ａを除く素子活性領域１ａ〜４ａへｐ型不純物のイオン注入してＶth制御層１８を形成した後、レジストマスク２２を灰化除去し、図７（ａ）に示すように、今度は素子活性領域１ａ〜４ａを覆うレジストマスク２３を形成する。そして、素子活性領域５ａにｎ型不純物、例えばリン（Ｐ）を加速エネルギー２０ｋｅＶ、ドーズ量１×１０12〜１×１０13／ｃｍ2 の条件でイオン注入し、オーバーイレーズ検出用セル５のチャネル領域となる部位にＶth制御層３１を形成する。
【００３６】
しかる後、レジストマスク２３を灰化除去し、本実施形態と同様の工程を経て、図７（ｂ）に示すように、所謂デプレッショントランジスタとして機能するオーバーイレーズ検出用セル５を含む半導体記憶装置を完成させる。
【００３７】
このとき、ｎ型不純物のイオン注入による工程増加を防止するため、当該イオン注入工程をメモリセル１の周辺回路部に設けられる各種ｐ型トランジスタのＶth制御層の形成と同時に行なうことが好適である。
【００３８】
このように、変形例１においては、設定しきい値とメモリセル１の初期しきい値との差分が最も大きいオーバーイレーズ検出用セル５について、メモリセル１及び他のリファレンスセル２〜４と異なり積極的にｎ型のＶth制御層３１を形成することにより、その初期しきい値を更に設定しきい値に近づける。これにより、オーバーイレーズ検出用セル５のデータリテンション特性の劣化が抑制される。即ち、仮に初期しきい値までチャージゲインが生じても、コントロールゲート１６が０（Ｖ）のときでも電流が流れるため（図４参照）、正確なオーバーイレーズ検出が可能となる。従って、工程数を徒に増加することなく信頼性の高い半導体記憶装置が実現する。
【００３９】
（変形例２）
ここでは、図５（ｂ）及び図６に示す工程において、オーバーイレーズ検出用セル５の初期しきい値を制御する代わりに、チャージロスの発生が最も懸念される書き込みベリファイ用セル３の初期しきい値を制御する。
【００４０】
図８は、変形例２の半導体記憶装置の製造方法の主要工程を示す概略断面図である。
即ち、図５（ａ）の工程を経た後、図８（ａ）に示すように、全面にｐ型不純物、例えばホウ素（Ｂ）を例えば加速エネルギーを４０〜６０ｋｅＶ、ドーズ量を１×１０13〜１×１０14／ｃｍ2 の条件でイオン注入し、各素子活性領域１ａ〜５ａにＶth制御層１８を形成する。
【００４１】
続いて、素子活性領域１ａ，２ａ，４ａ，５ａを覆うレジストマスク２４を形成する。そして、素子活性領域３ａに再びｐ型不純物を例えば加速エネルギーを４０〜６０ｋｅＶ、ドーズ量を１×１０13〜１×１０14／ｃｍ2 の条件でイオン注入し、書き込みベリファイ用セル３のチャネル領域となる部位にＶth制御層１８と重畳するように、ｐ型不純物濃度が当該Ｖth制御層１８より大きいＶth制御層３２を形成する。
【００４２】
しかる後、本実施形態と同様の工程を経て、図８（ｂ）に示すように、半導体記憶装置を完成させる。
【００４３】
このように、変形例２においては、設定しきい値とメモリセル１の初期しきい値との差分が大きくチャージロスの発生しやすい書き込みベリファイ用セル３について、メモリセル１及び他のリファレンスセル２，４，５のＶth制御層１８よりｐ型不純物濃度の大きいＶth制御層３２を形成することにより、その初期しきい値を設定しきい値に近づける。これにより、書き込みベリファイ用セル３のデータリテンション特性の劣化が抑制され、工程数を徒に増加することなく信頼性の高い半導体記憶装置が実現する。
【００４４】
（変形例３）
ここでは、各リファレンスセル３〜５の各々について、各初期しきい値を所望値に調整する。この態様としては、各リファレンスセル３〜５に応じて種々のものが考えられ、以下でその一例を示す。
【００４５】
図９は、変形例３の半導体記憶装置の製造方法の主要工程を示す概略断面図である。
先ず、図５（ａ）の工程を経た後、図９（ａ）に示すように、消去ベリファイ用セル４及びオーバーイレーズ検出用セル５が形成される素子活性領域４ａ，５ａのみを覆うレジストマスク２５を形成し、この状態で、例えば加速エネルギーを４０〜６０ｋｅＶ、ドーズ量を１×１０13〜１×１０14／ｃｍ2 の条件でｐ型不純物、例えばホウ素（Ｂ）をイオン注入し、素子活性領域４ａ，５ａを除く各セル１〜３のチャネル領域となる部位にＶth制御層１８を形成する。ここで、読み出しベリファイ用セル２はその設定しきい値がメモリセル１の初期しきい値とほぼ同値であることから、素子活性領域２ａについてはそのまま読み出しベリファイ用セル２の形成に用いる。
【００４６】
このとき、素子活性領域４ａ，５ａにはＶth制御層１８が形成されておらず、消去ベリファイ用セル４がオーバーイレーズ検出用セル５に比してその設定しきい値がメモリセル１の初期しきい値に近いことを勘案して、素子活性領域４ａについてはそのまま消去ベリファイ用セル４の形成に用いる。これにより、消去ベリファイ用セル４の初期しきい値が設定しきい値に近づくことになる。
【００４７】
続いて、レジストマスク２５を灰化処理等により除去した後、図９（ｂ）に示すように、素子活性領域１ａ，２ａ，４ａ，５ａを覆うレジストマスク２６を形成する。そして、素子活性領域３ａに再びｐ型不純物を例えば加速エネルギーを４０〜６０ｋｅＶ、ドーズ量を１×１０13〜１×１０14／ｃｍ2 の条件でイオン注入し、書き込みベリファイ用セル３のチャネル領域となる部位でＶth制御層１８と重畳するように、ｐ型不純物濃度がＶth制御層１８より大きいＶth制御層３２を形成する。これにより、書き込みベリファイ用セル３の初期しきい値が設定しきい値に近づくことになる。
【００４８】
続いて、レジストマスク２６を灰化処理等により除去した後、図９（ｃ）に示すように、素子活性領域１ａ〜４ａを覆うレジストマスク２７を形成する。そして、素子活性領域５ａにｎ型不純物、例えばリン（Ｐ）を例えば加速エネルギーを２０ｋｅＶ、ドーズ量を１×１０12〜１×１０13／ｃｍ2 の条件でイオン注入し、オーバーイレーズ検出用セル５のチャネル領域となる部位にＶth制御層３１を形成する。これにより、オーバーイレーズ検出用セル５の初期しきい値が設定しきい値に近づくことになる。
【００４９】
しかる後、レジストマスク２７を灰化処理等により除去し、本実施形態と同様の工程を経て、図９（ｄ）に示すように、半導体記憶装置を完成させる。
【００５０】
このように、変形例３においては、リファレンスセル２〜５毎に初期しきい値を設定しきい値に近づける。これにより、若干の工程増加を招くものの、リファレンスセル２〜５毎にきめ細かい初期しきい値制御が可能となり、極めて信頼性の高い半導体記憶装置が実現する。
【００５１】
（変形例４）
ここでは、メモリセルが所謂多値メモリとして構成されており、それに対応して設定しきい値の相異なる複数種類の読み出しベリファイ用セルが設けられた半導体記憶装置について例示する。
【００５２】
従来、実用化されている半導体記憶装置では、１つのメモリセルに“０”と“１”の２種類の記憶状態しか与えておらず、従って、１つのメモリセルの記憶容量は１ビット（＝２値）である。これに対して多値メモリとは、１つのメモリセルに３値以上、例えば２ビット（＝４値）であれば（００，０１，１０，１１）の４種類の記憶情報のうちの１つを与え、各々の記憶情報に対応した４つのしきい値電圧によって記憶を保持するものである。勿論、記憶情報としては２ビットのみならず、３ビット以上（＝２n 値：ｎ≧３）、更には例えば０，１，２を組み合わせてなる３m 値（ｍ≧１）等も考えられる。
【００５３】
従ってこの場合、各々の記憶情報に対応した設定しきい値毎に読み出しベリファイ用セルを設ける必要がある。具体的には、変形例３のように各読み出しベリファイ用セルが形成される素子活性領域毎にレジストマスクを用いてイオン注入を打ち分け、個々の読み出しベリファイ用セルに応じた初期しきい値に規定し、各設定しきい値に近づけるように制御すればよい。
【００５４】
このように、変形例４においては、多値のメモリセルの複数しきい値に対応して設けられた各読み出しベリファイ用セルについて、各々の初期しきい値を設定しきい値に近づけることにより、きめ細かい初期しきい値制御が可能となり、極めて信頼性の高い多値型の半導体記憶装置が実現する。
【００５５】
（第２の実施形態）
次に、第２の実施形態について説明する。ここでは、第２のセルとして、読み出し専用として使用に供されるメモリセルを備えた半導体記憶装置について例示する。なお、第１の実施形態と同様の構成部材等については同符号を記して説明を省略する。
【００５６】
図１０は、第２の実施形態の半導体記憶装置の主要構成を示す概略断面図であり、図１１はその概略平面図である。
ここで、４１はメモリセル１がマトリクス状に複数設けられてなるメモリセル領域であり、４２は１回のみの書き込みの後、記憶消去不可とされてなるＯＴＰ領域セル４４がメモリセル１と同様に複数設けられてなるＯＴＰ領域、４３は周辺回路領域である。なお、第２のセルとして、ＯＴＰ領域セル４４の代わりに不良品ビットから良品ビットへの置き換え情報の格納を行なうための冗長トランジスタを設けた場合も同様の構成となる。
【００５７】
ＯＴＰ領域セル４４は、第１の実施形態の各種リファレンスセルと同様に、製造工程の増加回避及び簡略化を図るために、メモリセル１とほぼ同様の構成とされ、ほぼ同一の工程により形成される。ＯＴＰ領域セル４４がメモリセル１と異なる点は、その初期しきい値がメモリセル１より低値に規定されており、当該ＯＴＰ領域セル４４の消去後しきい値との差分が僅少となるように調節されていることである。一般的にＯＴＰ領域セル４４の消去後しきい値は初期しきい値より低値に規定されることから、ＯＴＰ領域セル４４の初期しきい値を消去後しきい値に近づけるように低値に調節すればよい。
【００５８】
ここで、メモリセル１については書き込み特性の確保及びショートチャネル効果の抑制の必要性から、その初期しきい値を低値とすることはできない。他方、ＯＴＰ領域セル４４については書き込み動作が１回のみであることから、高い書き込み特性は要求させず、従って初期しきい値を低く規定しても問題ない。
【００５９】
具体的には、第１の実施形態の図５（ａ）と同様の工程を経て、メモリセル１が形成される素子活性領域１ａ（即ち、メモリセル領域４１）及びＯＴＰ領域セル４４が形成される素子活性領域４４ａ（即ち、ＯＴＰ領域４２）を確定した後、図１２に示すように、素子活性領域４４ａを覆うレジストマスク５１を形成する。この状態で、例えば加速エネルギーを４０〜６０ｋｅＶ、ドーズ量を１×１０13〜１×１０14／ｃｍ2 の条件でｐ型不純物、例えばホウ素（Ｂ）をイオン注入し、素子活性領域４４ａを除くメモリセル１のチャネル領域となる部位にＶth制御層１８を形成する。
【００６０】
そして、レジストマスク５１を灰化処理等により除去し、その後の諸工程はメモリセル１及びＯＴＰ領域セル４４ともに共通となる。即ち、第１の実施形態と同様の諸工程を経て、図１１に示す半導体記憶装置の主要構成を完成させる。
【００６１】
このように、本実施形態においては、設定しきい値がメモリセル１の初期しきい値より小さいＯＴＰ領域セル４４について、メモリセル１と異なりＶth制御層１８を形成しないことにより、その初期しきい値を設定しきい値に近づける。これにより、ＯＴＰ領域セル４４のチャージゲイン特性の劣化が抑制され、工程数を徒に増加することなく信頼性の高い半導体記憶装置が実現する。
【００６２】
なお、ＯＴＰ領域セル４４についてはＶth制御層１８を形成しないことから、ショートチャネル効果が懸念されるが、コントロールゲート１６のゲート長を長くする等の対策を採ることにより回避することができる。
【００６３】
−変形例−
以下、本実施形態の変形例について説明する。なお、本実施形態の半導体記憶装置の構成部材等と同一のものについては同符号を記して説明を省略する。
ここでは、ＯＴＰ領域セル４４の初期しきい値を制御する際に、半導体基板１と異なる導電型（ここではｎ型）の不純物を導入する。
【００６４】
図１３は、変形例の半導体記憶装置の製造方法の主要工程を示す概略断面図である。
即ち、先ず図１０に示すように、メモリセル１のチャネル領域となる部位にＶth制御層１８を形成した後、図１３（ａ）に示すように、今度は素子活性領域１ａを覆うレジストマスク５２を形成する。そして、素子活性領域４４ａにｎ型不純物、例えばリン（Ｐ）をイオン注入し、ＯＴＰ領域セル４４のチャネル領域となる部位にＶth制御層１８に比して低不純物濃度のＶth制御層４５を形成する。
【００６５】
しかる後、本実施形態と同様の工程を経て、図１３（ｂ）に示すように、メモリセル１及びＯＴＰ領域セル４４を含む半導体記憶装置を完成させる。
【００６６】
このように、変形例においては、ＯＴＰ領域セル４４の初期しきい値をメモリセル１とは独立に設定しきい値に近づける。これにより、若干の工程増加を招くものの、メモリセル１及びＯＴＰ領域セルに対するきめ細かい初期しきい値制御が可能となり、極めて信頼性の高い半導体記憶装置が実現する。
【００６７】
【発明の効果】
本発明によれば、徒に工程数を増加させることなく、第１のセル（メモリセル）とほぼ同一工程・同一構造によりなる第２のセル（リファレンスセル、冗長メモリセル、ＯＴＰ領域等）のデータリテンション特性を大幅に向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明において、第２のセルにおけるデータリテンション特性の設定しきい値の依存度を調べた結果を示す特性図である。
【図２】本発明の第１の実施形態の半導体記憶装置の主要構成を示す概略平面図である。
【図３】本発明の第１の実施形態の半導体記憶装置の主要構成を示す概略断面図である。
【図４】リファレンスセルの各設定しきい値の一例を示す特性図である。
【図５】第１の実施形態の半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図６】第１の実施形態において、初期しきい値の調整工程を示す概略平面図である。
【図７】第１の実施形態の変形例１の半導体記憶装置の製造方法の主要工程を示す概略断面図である。
【図８】第１の実施形態の変形例２の半導体記憶装置の製造方法の主要工程を示す概略断面図である。
【図９】第１の実施形態の変形例３の半導体記憶装置の製造方法の主要工程を示す概略断面図である。
【図１０】本発明の第２の実施形態の半導体記憶装置の主要構成を示す概略平面図である。
【図１１】本発明の第２の実施形態の半導体記憶装置の主要構成を示す概略断面図である。
【図１２】第２の実施形態において、初期しきい値の調整工程を示す概略平面図である。
【図１３】第２の実施形態の変形例の半導体記憶装置の製造方法の主要工程を示す概略断面図である。
【符号の説明】
１  メモリセル
２  読み出しベリファイ用セル
３  書き込みベリファイ用セル
４  消去ベリファイ用セル
５  オーバーイレーズ検出用セル
１ａ〜５ａ，４４ａ  素子活性領域
１１  半導体基板
１２  トンネル絶縁膜
１３  フローティングゲート
１４  ソース／ドレイン
１５  絶縁膜
１６  コントロールゲート
１７  ビット線
１８，３１，３２，４５  Ｖth制御層
２１  フィールド酸化膜
２２〜２７，５１，５２  レジストマスク
４１  メモリセル領域
４２  ＯＴＰ領域
４３  周辺回路領域
４４  ＯＴＰ領域セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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