(57)【特許請求の範囲】
【請求項１】
入力アナログ信号をディジタル信号に変換して出力するＡＤコンバータと、
前記ＡＤコンバータで得られたディジタル信号をラッチして出力するデータラッチと、
通常モードにおいて、外部からの入力クロック信号の入力を受け、該入力クロック信号に基づいて前記ＡＤコンバータ動作用のタイミング信号を生成するとともに、前記データラッチがディジタル信号をラッチするタイミングを制御するラッチタイミングクロック信号を生成するタイミングジェネレータと、
外部からのテスト用クロック制御信号の入力を受けて、該テスト用クロック制御信号に応じたテスト用クロック信号を生成するテスト用クロックジェネレータと、
分周器とを備え、
テストモードにおいて、
前記入力クロック信号の代わりにテスト用クロック信号を前記タイミングジェネレータに供給し、
前記タイミングジェネレータが、前記テスト用クロック信号に基づいて生成したタイミング信号を前記ＡＤコンバータに供給するとともに、前記テスト用クロック信号に基づいて生成したラッチタイミングクロック信号を前記分周器で分周したテスト用のラッチタイミングクロック信号を、前記ラッチタイミングクロック信号に代えて前記データラッチに供給することにより、前記データラッチが、前記ＡＤコンバータで得られたディジタル値を間引いたデータ信号をラッチして出力することを特徴とするＡＤ変換装置。
【請求項２】
前記テストモードにおいて前記テスト用クロック信号を前記タイミングジェネレータに入力し、第２のテストモードにおいて該タイミングジェネレータを含む自走クロックジェネレータを形成するマルチプレクサと、該自走クロックジェネレータが生成した自走クロック信号を前記分周器で分周した信号を出力する出力端子とをさらに備えたことを特徴とする請求項１記載のＡＤ変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力アナログ信号をディジタル信号に変換して出力するＡＤコンバータのテストの容易化が図られたＡＤ変換装置に関する。
【０００２】
【従来の技術】
従来より、製造されたＡＤコンバータの良否を判定するためのテストがＬＳＩテスタを使用して行なわれている。一般に、数百ＫＨｚ程度までの周波数で動作する逐次比較型のＡＤコンバータや、２０ＭＨｚ程度までの周波数で動作するＮＴＳＣ対応のビデオレート用のＡＤコンバータでは、それらＡＤコンバータを構成するセルの動作レートでテストが行なわれている。
【０００３】
【発明が解決しようとする課題】
近年、ディジタルテレビ対応等のニーズから、５０ＭＨｚ〜１５０ＭＨｚの高周波数で動作するＡＤコンバータが普及しつつある。しかし、従来のＬＳＩテスタでは、このような高周波数で動作するＡＤコンバータのテストは困難である。そこで、上記ＡＤコンバータを、従来の動作レートでテストするということが考えられる。しかし、これでは上記ＡＤコンバータが高周波数で動作するか否かを保証することは困難である。また、十分に高速な動作レートでテストを行なうことができる高価なＬＳＩテスタを導入することも考えられるが、このような高価なＬＳＩテスタを使用するのでは、ＡＤコンバータのテスト費用が上昇するという問題が発生する。また、１つの半導体チップ上にＡＤコンバータを含む回路が組み込まれてなる、いわゆるシステムオンチップの製品をテストする場合、そのシステムオンチップの製品に占めるＡＤコンバータの比率は比較的低く、従ってそのＡＤコンバータのテストのみのために高価なＬＳＩテスタを導入するのでは、リソース（資産）の無駄である。
【０００４】
本発明は、上記事情に鑑み、テスト費用の上昇を抑えたまま、高周波数で動作するＡＤコンバータのテストの容易化が図られたＡＤ変換装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成する本発明のＡＤ変換装置のうちの第１のＡＤ変換装置は、
（１＿１）入力アナログ信号をディジタル信号に変換して出力するＡＤコンバータ
（１＿２）外部からの入力クロック信号の入力を受け、その入力クロック信号に基づいて上記ＡＤコンバータ動作用のタイミング信号を生成するタイミングジェネレータ
（１＿３）上記タイミングジェネレータとの間での回路の一部兼用が許容された、ディジタル回路の動作周波数確認用の自走クロック信号を生成する自走クロックジェネレータ
を備えたことを特徴とする。
【０００６】
ＡＤコンバータの高速動作での性能を確認するポイントの１つとして、そのＡＤコンバータ動作用のディジタル制御系（クロック信号入力回路，タイミングジェネレータ，ＡＤ変換制御ロジック回路等の制御系ディジタル回路）が規定周波数で動作するか否かという点があげられる。本発明の第１のＡＤ変換装置は、この観点に着目してなされたものであり、制御系ディジタル回路の動作周波数確認用の自走クロック信号を生成する自走クロックジェネレータを備えているため、その自走クロックジェネレータで生成された自走クロック信号の周波数を外部で測定することにより、制御系ディジタル回路による遅延が規定された許容範囲内にあるか否か、即ち制御系ディジタル回路が規定された周波数で動作するか否かを判定ことができる。従って、高価なＬＳＩテスタを用意して高周波数を有するクロック信号を入力する必要もなく、ＡＤコンバータが規定された高周波数で動作するか否かを判定することができる。また、自走クロックジェネレータは、タイミングジェネレータとの間での回路の一部兼用が許容されたものであるため、テスト用回路の規模が小さくて済む。
【０００７】
また、上記目的を達成する本発明のＡＤ変換装置のうちの第２のＡＤ変換装置は、
（２＿１）入力アナログ信号をディジタル信号に変換して出力するＡＤコンバータ
（２＿２）外部からの入力クロック信号の入力を受け、その入力クロック信号に基づいて上記ＡＤコンバータ動作用のタイミング信号を生成するタイミングジェネレータ
（２＿３）外部からのテスト用クロック制御信号の入力を受けて、そのテスト用クロック制御信号に応じたテスト用クロック信号を生成し、この生成したテスト用クロック信号を、上記入力クロック信号の代わりに上記タイミングジェネレータに供給するテスト用クロックジェネレータ
を備えたことを特徴とする。
【０００８】
ＡＤコンバータの高速動作での性能を確認するもう１つのポイントとして、そのＡＤコンバータが規定された高周波数で動作する際に、アナログ部が追従してそのＡＣ特性を維持し得るか否かという点があげられる。本発明の第２のＡＤ変換装置は、この観点に着目してなされたものであり、外部からの比較的低い周波数を有するテスト用クロック制御信号の入力を受けて、テスト用クロックジェネレータで比較的高い周波数を有するテスト用クロック信号を生成してタイミングジェネレータに供給することにより、そのＡＤコンバータを高速に動作させてアナログ部のＡＣ特性をテストすることができる。従って、高価なＬＳＩテスタを用意して高周波数を有するクロック信号を入力する必要はなく、従来のＬＳＩテスタでＡＤコンバータを高周波数で動作させてＡＣ特性をテストすることができる。
【０００９】
ここで、本発明の第２のＡＤ変換装置において、上記テスト用クロック制御信号がクロック信号であって、上記テスト用クロックジェネレータが、そのテスト用クロック制御信号として入力されたクロック信号を逓倍して上記テスト用クロック信号を生成するものであることが好ましい。
【００１０】
このようにすると、従来のＬＳＩテスタで用意されている比較的低い周波数を有するクロック信号から、比較的高い周波数を有するテスト用クロック信号を簡単に生成することができる。
【００１１】
また、本発明の第２のＡＤ変換装置において、上記テスト用クロック制御信号が電圧信号であって、上記テスト用クロックジェネレータが、そのテスト用クロック制御信号として入力された電圧信号に応じた周波数のテスト用クロック信号を生成するものであってもよい。
【００１２】
このように、電圧信号に応じた周波数のテスト用クロック信号を生成すると、テスト用クロック信号の生成にあたり、例えば電圧制御発振器（ＶＣＯ）のみで済み、回路構成が簡素化される。
【００１３】
さらに、本発明の第２のＡＤ変換装置において、上記ＡＤコンバータで得られたディジタル信号をラッチするデータラッチを備え、
上記タイミングジェネレータが上記データラッチにおけるディジタル信号をラッチするタイミングを制御するラッチタイミングクロック信号を生成するものであって、さらに、
上記タイミングジェネレータで生成されたラッチタイミングクロック信号を分周することにより、上記タイミングジェネレータで生成されたラッチタイミングクロック信号に代えて上記データラッチに供給されるテスト用のラッチタイミングクロック信号を生成する分周器を備えたものであることも好ましい態様である。
【００１４】
このように、ＡＤコンバータで得られたディジタル信号を、分周器で分周されたテスト用のラッチタイミングクロック信号でデータラッチにラッチすると、ディジタル信号が間引かれて出力レートが低くなるため、動作レートの比較的低いＬＳＩテスタでＡＤコンバータのテストを行なうことができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００１６】
図１は、本発明の第１実施形態のＡＤ変換装置の回路図である。
【００１７】
図１に示すＡＤ変換装置１には、テスト信号ＴＥＳＴ１が入力されるテスト端子１１と、テスト信号ＴＥＳＴ２が入力されるテスト端子１２と、クロック信号ＣＫが入力されるクロック端子１３と、アナログ信号ＡＩＮが入力されるアナログ信号入力端子１４と、ディジタル信号ＡＯＵＴが出力されるディジタル信号出力端子１５と、後述するクロック信号出力端子１６とが備えられている。
【００１８】
また、ＡＤ変換装置１には、アナログ信号ＡＩＮをディジタル信号ＡＯＵＴに変換して出力する、アナログ部・ディジタル部から構成されたＡＤ変換ブロック５０が備えられている。
【００１９】
さらに、ＡＤ変換装置１には、外部からのクロック信号ＣＫの入力を受け、そのクロック信号ＣＫに基づいて上記ＡＤ変換ブロック５０動作用のタイミング信号φ１，φ２，φ３を生成する遅延回路４１，４２，４３が備えられている（実際には、ｎ個の遅延回路が備えられているが、ここでは例示的に３個の遅延回路を示す）。これら遅延回路４１，４２，４３が、本発明にいうタイミングジェネレータに相当する。
【００２０】
また、ＡＤ変換装置１には、マルチプレクサ２１，２２と、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路３０が備えられている。ＰＬＬ回路３０は本発明にいうテスト用クロックジェネレータに相当し、このＰＬＬ回路３０は、ＰＦＤ／ＣＰ（位相・周波数検出／チャージポンプ）３１と、分周器３２と、ＶＣＯ（電圧制御発振器）３３と、Ｌ／Ｆ（ローパスフィルタ）３４とから構成されている。
【００２１】
さらに、ＡＤ変換装置１には、遅延回路６１とインバータ６２が備えられている。これら遅延回路６１，インバータ６２については後述する。
【００２２】
先ず、ＡＤ変換装置１の通常モードについて説明する。通常モードでは、テスト端子１１，１２に、ともに‘Ｌ’レベルのテスト信号ＴＥＳＴ１，テスト信号ＴＥＳＴ２が入力される。また、クロック端子１３に、通常の変換動作に必要な周波数、例えば８０ＭＨｚのクロック信号ＣＫが入力される。さらに、アナログ入力端子１４に、所望のアナログ信号ＡＩＮが入力される。
【００２３】
マルチプレクサ２２の制御端子２２ａには‘Ｌ’レベルのテスト信号ＴＥＳＴ２が入力されているため、そのマルチプレクサ２２では、入力端子２２ｂに入力されているクロック信号ＣＫが選択されて出力端子２２ｄから出力される。このクロック信号ＣＫは、マルチプレクサ２１の入力端子２１ｂに入力される。マルチプレクサ２１の制御端子２１ａには‘Ｌ’レベルのテスト信号ＴＥＳＴ１が入力されているため、マルチプレクサ２２と同様にして、マルチプレクサ２１の出力端子２１ｄからクロック信号ＣＫが出力される。このクロック信号ＣＫは、遅延回路４１に入力される。遅延回路４１では、入力されたクロック信号ＣＫを遅延してタイミング信号φ１を生成して、ＡＤ変換ブロック５０に出力する。以下、同様にして、遅延回路４２，４３でタイミング信号φ２，φ３を生成する。このようにして、互いに位相が異なるタイミング信号φ１，φ２，φ３を生成する。これら多相タイミング信号φ１，φ２，φ３はＡＤ変換ブロック５０に入力される。ＡＤ変換ブロック５０は、アナログ入力端子１４を経由して入力されているアナログ信号ＡＩＮを、図示しないレベルコンパレータで各タイミング信号φ１，φ２，φ３を使用してＡＤ変換を行ない、ディジタル信号ＡＯＵＴを生成してディジタル出力端子１５に出力する。このようにして、通常モードでは、入力されたアナログ信号ＡＩＮが、規定周波数８０ＭＨｚの周波数による変換レートでＡＤ変換されてディジタル信号ＡＯＵＴとして出力される。
【００２４】
次に、ＡＤ変換装置１のテストモードについて説明する。テストモードには、第１のテストモードと第２のテストモードとがある。
【００２５】
先ず、第１のテストモードについて説明する。第１のテストモードでは、ＡＤ変換装置１の、遅延回路４１，４２，４３，６１からなる制御系ディジタル回路が、規定周波数（８０ＭＨｚ）で動作するか否かのテストが行なわれる。この第１のテストモードでは、テスト端子１１，１２に、それぞれ‘Ｈ’レベルのテスト信号ＴＥＳＴ１，‘Ｌ’レベルのテスト信号ＴＥＳＴ２が入力される。尚、クロック端子１３，アナログ入力端子１４は、例えば‘Ｌ’レベルに固定される。
【００２６】
マルチプレクサ２１の制御端子２１ａには‘Ｈ’レベルのテスト信号ＴＥＳＴ１が入力されているため、マルチプレクサ２１は、入力端子２１ｃに入力されている、インバータ６２からのフィードバック信号を選択して出力端子２１ｄから出力する。出力されたフィードバック信号は遅延回路４１，４２，４３で順次遅延されて、遅延回路６１に入力される。遅延回路６１は、遅延回路４１，４２，４３に接続された図示しないゲート等の遅延時間及び変換動作に必要なセトリングタイムを補償するために設けられており、この遅延回路６１は、入力された信号に対して上記ゲート等の遅延時間だけ遅れた遅延信号を生成する。この遅延信号はインバータ６２に入力される。インバータ６２は、この遅延信号の論理を反転してマルチプレクサ２１の入力端子２１ｃにフィードバックする。このようにして、マルチプレクサ２１，遅延回路４１，４２，４３，６１，インバータ６２からなる自走クロックジェネレータが構成され、その自走クロックジェネレータにより定まる発振周波数を有する自走クロック信号ＣＫＯＵＴが得られる。この自走クロック信号ＣＫＯＵＴはクロック信号出力端子１６に出力される。ここで、クロック信号出力端子１６に出力された自走クロック信号ＣＫＯＵＴの周期をＬＳＩテスタで測定することにより、制御系ディジタル回路が、規定された８０ＭＨｚの周波数で動作するか否かを判定する。例えば、測定された自走クロック信号ＣＫＯＵＴの周期が、７０ＭＨｚの周波数を有するクロック信号の周期に相当する場合は不具合品（ＮＧ）と判定されてテストは終了する。一方、測定された自走クロック信号ＣＫＯＵＴの周期が、９０ＭＨｚの周波数を有するクロック信号の周期に相当する場合は１０ＭＨｚの周波数分だけ余裕度があることとなり従って良品（ＧＯ）と判定される。このように、第１実施形態では、第１のテストモードにおいて、マルチプレクサ２１，遅延回路４１，４２，４３，６１，インバータ６２からなる自走クロックジェネレータで生成された自走クロック信号の周期をＬＳＩテスタで測定することにより、規定された８０ＭＨｚの周波数で制御系ディジタル回路が動作するか否かを判定するものであるため、高価なＬＳＩテスタを用意して高周波数を有する入力クロック信号を外部から入力する必要もなく、テスト費用の上昇を抑えることができる。また、自走クロックジェネレータは、ＡＤ変換ブロック５０動作用のタイミング信号φ１，φ２，φ３を生成する遅延回路４１，４２，４３に、遅延回路６１，インバータ６２が追加された構成であるため、テスト用としての回路規模が小さくて済む。
【００２７】
第１のテストモードにおいて、ＧＯと判定された場合は、以下に説明する第２のテストモードに進む。
【００２８】
第２のテストモードでは、ＡＤ変換ブロック５０のアナログ部が、規定されたＡＣ特性を満たすか否かのテストが行なわれる。
【００２９】
この第２のテストモードでは、テスト端子１１，１２に、それぞれ‘Ｌ’レベルのテスト信号ＴＥＳＴ１，‘Ｈ’レベルのテスト信号ＴＥＳＴ２が入力される。また、クロック端子１３に２０ＭＨｚのテスト用クロック制御信号ＣＫが入力され、アナログ入力端子１４に所定の大きさのアナログ信号ＡＩＮが入力される。
【００３０】
マルチプレクサ２２の制御端子２２ａには‘Ｈ’レベルのテスト信号ＴＥＳＴ２が入力されているため、そのマルチプレクサ２２では、入力端子２２ｃに入力されているＶＣＯ３３からの発振信号が選択されて出力端子２２ｄからテスト用クロック信号として出力される。このテスト用クロック信号は、マルチプレクサ２１の入力端子２１ｂに入力される。マルチプレクサ２１の制御端子２１ａには‘Ｌ’レベルのテスト信号ＴＥＳＴ１が入力されているため、そのマルチプレクサ２１では、入力端子２１ｂに入力されているテスト用クロック信号が選択されて出力端子２１ｄから出力される。出力端子２１ｄから出力されたテスト用クロック信号は分周器３２に入力される。分周器３２では、入力されたテスト用クロック信号が有する周波数を例えば１／４分周し、１／４分周した周波数を有する分周信号を出力する。この分周信号は、ＰＦＤ／ＣＰ３１に入力される。ＰＦＤ／ＣＰ３１には、クロック端子１３から２０ＭＨｚを有するテスト用クロック制御信号ＣＫも入力されている。ＰＦＤ／ＣＰ３１は、これら分周信号，テスト用クロック制御信号ＣＫどうしの周波数および位相を比較し、それら周波数および位相の誤差信号を検出し、検出された誤差信号に応じた直流レベルの電圧制御信号ＶＣＴを出力する。この電圧制御信号ＶＣＴはＶＣＯ３３に入力される。ＶＣＯ３３は、入力された電圧制御信号ＶＣＴに応じた周波数を有するテスト用クロック信号を出力する。このように、ＰＦＤ／ＣＰ３１で分周信号とテスト用クロック制御信号ＣＫとの周波数および位相の誤差信号を、ＶＣＯ３３に入力される電圧制御信号ＶＣＴに反映させることにより、分周信号とテスト用クロック制御信号ＣＫとの周波数および位相を合わせるようにループする。これにより、ＶＣＯ３３から、いわゆるフェーズロックされてなる、テスト用クロック制御信号ＣＫとして入力されたクロック信号が逓倍（４倍）された８０ＭＨｚを有するテスト用クロック信号が出力され、マルチプレクサ２２，２１を経由して遅延回路４１，４２，４３に入力される。以下、前述したようにして、遅延回路４１，４２，４３で互いに位相が異なるタイミング信号φ１，φ２，φ３が生成され、ＡＤ変換ブロック５０で、入力されているアナログ信号ＡＩＮが図示しないレベルコンパレータで多相タイミング信号φ１，φ２，φ３で比較されてＡＤ変換が行なわれ、これによりディジタル信号ＡＯＵＴがディジタル出力端子１５から出力される。このディジタル信号ＡＯＵＴをＬＳＩテスタで測定することにより、ＡＤ変換装置１のアナログ部が規定されたＡＣ特性を満たすか否かの判定を行なう。
【００３１】
尚、ここでは、ＰＬＬ回路３０を構成するＰＦＤ／ＣＰ３１に、２０ＭＨｚを有するテスト用クロック制御信号ＣＫを入力して、８０ＭＨｚを有するテスト用クロック信号を生成する例で説明したが、ＶＣＯ３３のみを備え、そのＶＣＯ３３に外部から電圧制御信号ＶＣＴを入力して８０ＭＨｚを有するテスト用クロック信号を生成してもよい。このようにすると、ＰＦＤ／ＣＰ３１および分周器３２が不要で済み、テスト回路が簡素化される。
【００３２】
このように、第１実施形態では、第２のテストモードにおいて、ＰＬＬ回路３０で８０ＭＨｚの周波数を有するテスト用クロック信号ＣＫを生成し、あるいはＶＣＯ３３に外部から電圧制御信号ＶＣＴを入力して８０ＭＨｚを有するテスト用クロック信号ＣＫを生成することにより、アナログ部のＡＣ特性をテストするものであるため、従来のＬＳＩテスタでＡＤ変換ブロック５０を８０ＭＨｚの高周波数で動作させてＡＣ特性をテストすることができる。従って、第１のテストモードの場合と相俟って、テスト費用の上昇を抑えたまま、高速にＡＤ変換を行なうＡＤ変換ブロック５０の高速動作状態でのテストの容易化が図られる。
【００３３】
図２は、本発明の第２実施形態のＡＤ変換装置の回路図である。
【００３４】
尚、図１に示すＡＤ変換装置１と同じ構成要素には同一の符号を付し、異なる点について説明する。
【００３５】
図２に示すＡＤ変換装置２には、ＰＦＤ（位相・周波数検出）３１＿１と、ＣＰ（チャージポンプ）３１＿２と、Ｌ／Ｆ（ローパスフィルタ）３４と、ＶＣＯ３３とが備えられている。
【００３６】
また、このＡＤ変換装置２には、互いに位相が異なるｎ個のタイミング信号φ１，φ２，φ３，…，φｎを生成するタイミングジェネレータ４４が備えられている。
【００３７】
さらに、ＡＤ変換装置２には、アナログ信号ＡＩＮおよびタイミング信号φ１，φ２，φ３，…，φｎを入力し、入力されたアナログ信号ＡＩＮを図示しないレベルコンパレータで多相タイミング信号φ１，φ２，φ３，…，φｎを用いて比較してＡＤ変換を行なうことによりディジタル値を出力する、アナログ部・ディジタル部からなるＡＤ変換ブロック５１が備えられている。
【００３８】
また、ＡＤ変換装置２には、ＡＤ変換ブロック５１で得られたｍビットのディジタル値をラッチして、ｍビットのディジタルデータＤ０，Ｄ１，Ｄ２，…，Ｄｍをディジタル出力端子１５＿１，１５＿２，１５＿３，…，１５＿ｍに出力するデータラッチ１１４が備えられている。
【００３９】
さらに、ＡＤ変換装置２には、タイミングジェネレータ４４がデータラッチ１１４におけるディジタルデータをラッチするタイミングを制御するラッチタイミングクロック信号を生成するものであって、さらに、タイミングジェネレータ１１４で生成されたラッチタイミングクロック信号を例えば１／４に分周することにより、タイミングジェネレータ１１４で生成されたラッチタイミングクロック信号に代えてデータラッチ１１４に供給されるテスト用のラッチタイミングクロック信号を生成する分周器３２が備えられている。また、マルチプレクサ１１３と、オアゲート１１１も備えられている。
【００４０】
先ず、ＡＤ変換装置２の通常モードについて説明する。通常モードでは、テスト端子１１，１２に、ともに‘Ｌ’レベルのテスト信号ＴＥＳＴ１，テスト信号ＴＥＳＴ２が入力される。また、クロック端子１３に、８０ＭＨｚのクロック信号ＣＫが入力される。さらに、アナログ入力端子１４に、所望のアナログ信号ＡＩＮが入力される。
【００４１】
マルチプレクサ２２の制御端子２２ａには‘Ｌ’レベルのテスト信号ＴＥＳＴ２が入力されているため、そのマルチプレクサ２２では、入力端子２２ｂに入力されているクロック信号ＣＫが選択されて出力端子２２ｄから出力される。このクロック信号ＣＫは、マルチプレクサ２１の入力端子２１ｃに入力される。マルチプレクサ２１の制御端子２１ａには‘Ｌ’レベルのテスト信号ＴＥＳＴ１が入力されているため、マルチプレクサ２１の出力端子２１ｄからクロック信号ＣＫが出力される。このクロック信号ＣＫは、タイミングジェネレータ４４に入力される。タイミングジェネレータ４４では、入力されたクロック信号ＣＫを順次遅延することによりｎ個の多相タイミング信号φ１，φ２，φ３，…，φｎを生成し、ＡＤ変換ブロック５１に出力する。また、タイミングジェネレータ４４は、入力されたクロック信号ＣＫを、遅延回路６１と、分周器３２およびマルチプレクサ１１３とに振り分けて出力する。ＡＤ変換ブロック５１は、アナログ入力端子１４を経由して入力されているアナログ信号ＡＩＮを、図示しないレベルコンパレータで多相タイミング信号φ１，φ２，φ３，…，φｎを用いて比較してＡＤ変換を行ない、ｍビットのディジタル値を生成する。これらディジタル値はデータラッチ１１４に入力される。
【００４２】
また、オアゲート１１１には、ともに‘Ｌ’レベルのテスト信号ＴＥＳＴ１，テスト信号ＴＥＳＴ２が入力されているため、そのオアゲート１１１から‘Ｌ’レベルの信号が出力される。この‘Ｌ’レベルの信号は、マルチプレクサ１１３の制御端子１１３ａに入力される。このため、マルチプレクサ１１３では、入力端子１１３ｃに入力されている、タイミングジェネレータ４４からのクロック信号を選択して出力端子１１３ｄから出力する。データラッチ１１４では、このクロック信号でディジタル値をラッチしてｍビットのディジタルデータＤ０，Ｄ１，Ｄ２，…，Ｄｍをディジタル出力端子１５＿１，１５＿２，１５＿３，…，１５＿ｍに出力する。このようにして、通常モードでは、入力されたアナログ信号ＡＩＮが、８０ＭＨｚの周波数による変換レートでＡＤ変換されて、ｍビットのディジタルデータＤ０，Ｄ１，Ｄ２，…，Ｄｍが得られる。
【００４３】
次に、ＡＤ変換装置２の第１のテストモードについて説明する。第１のテストモードでは、ＡＤ変換ブロック５１動作用のタイミングジェネレータ４４が規定周波数（８０ＭＨｚ）で動作するか否かのテストが行なわれる。この第１のテストモードでは、テスト端子１１，１２に、それぞれ‘Ｈ’レベルのテスト信号ＴＥＳＴ１，‘Ｌ’レベルのテスト信号ＴＥＳＴ２が入力される。尚、クロック端子１３，アナログ入力端子１４は、例えば‘Ｌ’レベルに固定される。
【００４４】
マルチプレクサ２１の制御端子２１ａには‘Ｈ’レベルのテスト信号ＴＥＳＴ１が入力されているため、マルチプレクサ２１は、入力端子２１ｂに入力されている、インバータ６２からのフィードバック信号を選択して出力端子２１ｄから出力する。出力されたフィードバック信号はタイミングジェネレータ４４を経由して遅延回路６１に入力される。この遅延回路６１は、タイミングジェネレータ４４に接続された図示しないゲート等の遅延時間及び変換動作に必要なセトリングタイムを補償するために設けられており、この遅延回路６１は、タイミングジェネレータ４４からの信号に対して上記ゲート等の遅延時間だけ遅れた遅延信号を生成する。この遅延信号はインバータ６２に入力される。インバータ６２は、この遅延信号の論理を反転してマルチプレクサ２１の入力端子２１ｂに出力する。このようにして、マルチプレクサ２１，タイミングジェネレータ４４，遅延回路６１，インバータ６２からなる自走クロックジェネレータが構成され、その自走クロックジェネレータにより定まる発振周波数を有する自走クロック信号が得られる。この自走クロック信号は、タイミングジェネレータ４４を経由して分周器３２に入力される。分周器３２は、入力された自走クロック信号が有する周波数を１／４分周し、１／４分周した周波数を有するラッチタイミングクロック信号を出力する。このラッチタイミングクロック信号は、マルチプレクサ１１３の入力端子１１３ｂに入力される。ここで、マルチプレクサ１１３の制御端子１１３ａには、オアゲート１１１を経由して‘Ｈ’レベルのテスト信号ＴＥＳＴ１が入力されているため、マルチプレクサ１１１３は、入力端子１１３ｂに入力されているラッチタイミングクロック信号を出力端子１１３ｄを経由してクロック信号出力端子１６に出力する。このようにして、クロック信号出力端子１６に、自走クロックジェネレータによる自走クロック信号が有する周波数の例えば１／４の周波数を有するラッチタイミングクロック信号ＣＫＯＵＴが出力される。このラッチタイミングクロック信号ＣＫＯＵＴの周期をＬＳＩテスタで測定する。このように、第１のテストモードでは、ＡＤ変換ブロック５１動作用のタイミングジェネレータ４４が、規定された８０ＭＨｚの周波数で動作するか否かの判定にあたり、２０ＭＨｚの周波数を有するラッチタイミングクロック信号ＣＫＯＵＴの周期を測定すれば済む。
【００４５】
次に、第２のテストモードについて説明する。第２のテストモードでは、ＡＤ変換ブロック５１のアナログ部が規定されたＡＣ特性を満たすか否かのテストが行なわれる。
【００４６】
この第２のテストモードでは、テスト端子１１，１２に、それぞれ‘Ｌ’レベルのテスト信号ＴＥＳＴ１，‘Ｈ’レベルのテスト信号ＴＥＳＴ２が入力される。また、クロック端子１３に２０ＭＨｚの周波数を有するテスト用クロック制御信号ＣＫが入力され、アナログ入力端子１４に所定の大きさのアナログ信号ＡＩＮが入力される。
【００４７】
マルチプレクサ２２の制御端子２２ａには‘Ｈ’レベルのテスト信号ＴＥＳＴ２が入力されているため、そのマルチプレクサ２２では、入力端子２２ｃに入力されているＶＣＯ３３からの発振信号が選択されて出力端子２２ｄからテスト用クロック信号として出力される。このテスト用クロック信号は、マルチプレクサ２１の入力端子２１ｃに入力される。マルチプレクサ２１の制御端子２１ａには‘Ｌ’レベルのテスト信号ＴＥＳＴ１が入力されているため、そのマルチプレクサ２１では、入力端子２１ｃに入力されているテスト用クロック信号が選択されて出力端子２１ｄから出力される。出力端子２１ｄから出力されたテスト用クロック信号はタイミングジェネレータ４４を経由して分周器３２に入力される。分周器３２では、入力されたテスト用クロック信号が有する周波数を例えば１／４分周し、１／４分周した周波数を有するラッチタイミングクロック信号を出力する。このラッチタイミングクロック信号は、マルチプレクサ１１３の入力端子１１３ｂに入力される。マルチプレクサ１１１の制御端子１１３ａには、オアゲート１１１を経由して‘Ｈ’レベルのＴＥＳＴ信号ＴＥＳＴ２が入力されているため、マルチプレクサ１１３では入力端子１１３ｂに入力されているラッチタイミングクロック信号が選択されて出力端子１１３ｄから出力される。このラッチタイミングクロック信号はＰＦＤ３１＿１に入力される。またＰＦＤ３１＿１には、クロック端子１３から２０ＭＨｚを有するテスト用クロック制御信号ＣＫが入力されている。ＰＦＤ３１＿１は、これらラッチタイミングクロック信号，テスト用クロック制御信号ＣＫどうしの周波数および位相を比較し、それら周波数および位相の誤差信号を出力する。出力された誤差信号はＣＰ３１＿２に入力される。ＣＰ３１＿２は、入力された誤差信号に応じた電圧レベルの信号を出力する。この信号は、Ｌ／Ｆ３４に入力される。Ｌ／Ｆ３４は、入力された信号を直流レベルの電圧制御信号に変換する。この電圧制御信号はＶＣＯ３３に入力される。ＶＣＯ３３は、入力された電圧制御信号に応じた周波数を有するテスト用クロック信号を出力する。このようにして、ＶＣＯ３３から８０ＭＨｚを有するテスト用クロック信号が出力され、マルチプレクサ２２，２１を経由してタイミングジェネレータ４４に入力され、そのタイミングジェネレータ４４で多相タイミング信号φ１，φ２，φ３，…，φｎが生成される。さらに、ＡＤ変換ブロック５１で、入力されているアナログ信号ＡＩＮを図示しないレベルコンパレータで多相タイミング信号φ１，φ２，φ３…，φｎを用いて比較してＡＤ変換を行なうことによりｍビットのディジタル値を生成してデータラッチ１１４に入力する。データラッチ１１４は、マルチプレクサ１１３の出力端子１１３ｄからのラッチタイミングクロック信号で、ＡＤ変換ブロック５１から出力されたｍビットのディジタル値をラッチしてｍビットのディジタルデータ信号Ｄ０，Ｄ１，Ｄ２，…，Ｄｍをデータディジタル出力端子１５＿１，１５＿２，１５＿３，…，１５＿ｍから出力する。ここで、これらｍビットのディジタルデータ信号Ｄ０，Ｄ１，Ｄ２，…，Ｄｍは、８０ＭＨｚの周波数による動作レートの例えば１／４の動作��ートでラッチされた、いわゆる出力レートが１／４に間引かれてなるデータ信号である。従って、動作レートが比較的低いＬＳＩテスタでＡＤ変換ブロック５１のテストを行なうことができる。
【００４８】
このように、本実施形態では、ＡＤ変換ブロック５０，５１の高速動作状態における性能検査を、セル性能を下回る動作レートの検査装置（ＬＳＩテスタ）で実施することが可能となる。この結果、セル性能の実力を迅速に知ることができるとともに、量産検査コストの低減化が図られる。
【００４９】
【発明の効果】
以上説明したように、本発明によれば、テスト費用の上昇を抑えたまま、高周波数で動作するＡＤコンバータのテストの容易化が図られる。
【図面の簡単な説明】
【図１】本発明の第１実施形態のＡＤ変換装置の回路図である。
【図２】本発明の第２実施形態のＡＤ変換装置の回路図である。
【符号の説明】
１，２    ＡＤ変換装置
１１，１２    テスト端子
１３    クロック端子
１４    アナログ信号入力端子
１５    ディジタル信号出力端子
１６    クロック信号出力端子
２１，２２，１１３    マルチプレクサ
２１ａ，２２ａ，１１３ａ    制御端子
２１ｂ，２１ｃ，２２ｂ，２２ｃ，１１３ｂ，１１３ｃ    入力端子
２１ｄ，２２ｄ，１１３ｄ    出力端子
３０    ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路
３１    ＰＦＤ／ＣＰ（位相・周波数検出／チャージポンプ）
３１＿１    ＰＦＤ（位相・周波数検出）
３１＿２    ＣＰ（チャージポンプ）
３２    分周器
３３    ＶＣＯ（電圧制御発振器）
３４    Ｌ／Ｆ（ローパスフィルタ）
４１，４２，４３，６１    遅延回路
４４    タイミングジェネレータ
５０，５１    ＡＤ変換ブロック
６２    インバータ
１１１    オアゲート
１１４    データラッチ
１５＿１，１５＿２，１５＿３，…，１５＿ｍ    ディジタル出力端子
【図１】
0004456220.tif 000002
【図２】
0004456220.tif 000003