(57)【特許請求の範囲】
【請求項１】
制御ゲートと浮遊ゲートを有するメモリセルが複数個直列に接続されたメモリセル群と、
前記メモリセル群の一端とビット線との間に接続された第１選択ゲートトランジスタと、
前記メモリセル群の他端とソース線との間に接続され、前記第１選択ゲートトランジスタのゲート長より短いゲート長を有する第２選択ゲートトランジスタと、
前記メモリセル群の制御ゲートを駆動する制御ゲート駆動回路と、
前記第１、第２選択ゲートトランジスタのゲートを駆動する選択ゲート駆動回路と、
前記ソース線を駆動するソース線駆動回路と、
前記ビット線を介して前記メモリセルへ書き込むデータを選択するためのビット線電位を与えるビット線制御回路とを具備し、
書き込み動作時に、前記制御ゲート駆動回路は、前記メモリセル群のうち書き込み対象のメモリセルの制御ゲートに書き込み電圧を印加すると共に、その他のメモリセルの制御ゲートに前記書き込み電圧より低い中間電圧を印加し、前記選択ゲート駆動回路は、前記第１選択ゲートトランジスタのゲートに前記中間電圧より低い電源電圧を供給すると共に、前記第２選択ゲートトランジスタのゲートに前記電源電圧より低い基準電圧を供給し、
前記ビット線制御回路は、書き込み非選択の前記ビット線に前記電源電圧を供給し、前記ソース線駆動回路は、前記ソース線に前記電源電圧を供給することを特徴とする不揮発性半導体記憶装置。
【請求項２】
制御ゲートと浮遊ゲートを有するメモリセルが複数個直列に接続されたメモリセル群と、
前記メモリセル群の一端とビット線との間に接続された第１選択ゲートトランジスタと、
前記メモリセル群の他端とソース線との間に接続され、前記第１選択ゲートトランジスタのゲート長より短いゲート長を有する第２選択ゲートトランジスタと、
前記メモリセル群の制御ゲートを駆動する制御ゲート駆動回路と、
前記第１、第２選択ゲートトランジスタのゲートを駆動する選択ゲート駆動回路と、
前記ソース線を駆動するソース線駆動回路と、
前記ビット線を介して前記メモリセルへ書き込むデータを選択するためのビット線電位を与えるビット線制御回路とを具備し、
書き込み動作時に、前記制御ゲート駆動回路は、前記メモリセル群のうち前記第２選択ゲートトランジスタに隣接するメモリセルの制御ゲートに所定電圧を印加し、書き込み対象のメモリセルの制御ゲートに前記所定電圧より高い書き込み電圧を印加し、その他のメモリセルの制御ゲートに前記所定電圧より高く前記書き込み電圧より低い中間電圧を印加し、
前記選択ゲート駆動回路は、前記第１選択ゲートトランジスタのゲートに前記中間電圧より低い電源電圧を供給すると共に、前記第２選択ゲートトランジスタのゲートに前記電源電圧より低い基準電圧を供給し、
前記ビット線制御回路は、書き込み非選択の前記ビット線に前記電源電圧を供給し、前記ソース線駆動回路は、前記ソース線に前記電源電圧を供給し、前記所定電圧は前記電源電圧または前記中間電圧より低く前記基準電圧以上の電圧のいずれかであることを特徴とする不揮発性半導体記憶装置。
【請求項３】
制御ゲートと浮遊ゲートを有するメモリセルが複数個直列に接続されたメモリセル群と、
前記メモリセル群の一端とビット線との間に接続された第１選択ゲートトランジスタと、
前記メモリセル群の他端とソース線との間に接続され、前記第１選択ゲートトランジスタのゲート長より短いゲート長を有する第２選択ゲートトランジスタと、
前記メモリセル群の制御ゲートを駆動する制御ゲート駆動回路と、
前記第１、第２選択ゲートトランジスタのゲートを駆動する選択ゲート駆動回路と、
前記ソース線を駆動するソース線駆動回路と、
前記ビット線を介して前記メモリセルへ書き込むデータを選択するためのビット線電位を与えるビット線制御回路とを具備し、
書き込み動作時に、前記制御ゲート駆動回路は、前記メモリセル群のうち前記第２選択ゲートトランジスタに隣接する書き込み対象のメモリセルの制御ゲートに書き込み電圧を印加すると共に、その他のメモリセルの制御ゲートに前記書き込み電圧より低い中間電圧を印加し、
前記選択ゲート駆動回路は、前記第１選択ゲートトランジスタのゲートに前記中間電圧より低い電源電圧を供給すると共に、前記第２選択ゲートトランジスタのゲートに前記電源電圧より低い基準電圧を供給し、
前記ビット線制御回路は、書き込み非選択の前記ビット線に前記電源電圧を供給し、前記ソース線駆動回路は、前記ソース線に前記電源電圧より高く前記中間電圧より低い所定電圧を供給することを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記選択ゲート駆動回路は、前記第２選択ゲートトランジスタの電流通路の一端と前記第２選択ゲートトランジスタのゲートとの間の電界を緩和してホットキャリアの発生を抑制する、０．３〜０．７Ｖを、前記第２選択ゲートトランジスタのゲートに与えることを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関するものであり、例えば制御ゲートと浮遊ゲートを有するメモリセルを備えた電気的書き換え可能なＮＡＮＤ型ＥＥＰＲＯＭ（electrically erasable and programmable ROM）に関するものである。
【背景技術】
【０００２】
近年、電気的書き換え可能な不揮発性半導体記憶装置として、ＮＡＮＤ型ＥＥＰＲＯＭが知られている。ＮＡＮＤ型ＥＥＰＲＯＭは、直列に接続された複数のメモリセル（以下、ＮＡＮＤセルと記す）の両端に配置された選択ゲートトランジスタでＮＡＮＤセルの選択、非選択を選別することを特徴としている。
【０００３】
ＮＡＮＤセルの選別を選択ゲートトランジスタで行うことにより、メモリセルでは選択あるいは非選択での信号比を持たなくても済む。このことがＮＡＮＤ型ＥＥＰＲＯＭにおけるメモリセルの微細化を進ませる有力な要因であるが、一方で選択ゲートトランジスタの微細化はあまり進めることができなかった。
【０００４】
なお、本発明に関する従来技術として、ＮＡＮＤセル及び選択ゲートトランジスタの各ゲートに与える電圧を制御するプログラム制御回路を備えたＮＡＮＤ型ＥＥＰＲＯＭが開示されている（例えば、特許文献１参照）。しかしながら、このＮＡＮＤ型ＥＥＰＲＯＭにおいても、選択ゲートトランジスタを微細化することはできなかった。
【特許文献１】特開平９−８２９２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、直列に接続された複数のメモリセルの選択あるいは非選択を行う選択ゲートトランジスタを微細化することができる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
この発明の第１の態様によれば、制御ゲートと浮遊ゲートを有するメモリセルが複数個直列に接続されたメモリセル群と、前記メモリセル群の一端とビット線との間に接続された第１選択ゲートトランジスタと、前記メモリセル群の他端とソース線との間に接続され、前記第１選択ゲートトランジスタのゲート長より短いゲート長を有する第２選択ゲートトランジスタと、前記メモリセル群の制御ゲートを駆動する制御ゲート駆動回路と、前記第１、第２選択ゲートトランジスタのゲートを駆動する選択ゲート駆動回路と、前記ソース線を駆動するソース線駆動回路と、前記ビット線を介して前記メモリセルへ書き込むデータを選択するためのビット線電位を与えるビット線制御回路とを具備し、書き込み動作時に、前記制御ゲート駆動回路は、前記メモリセル群のうち書き込み対象のメモリセルの制御ゲートに書き込み電圧を印加すると共に、その他のメモリセルの制御ゲートに前記書き込み電圧より低い中間電圧を印加し、前記選択ゲート駆動回路は、前記第１選択ゲートトランジスタのゲートに前記中間電圧より低い電源電圧を供給すると共に、前記第２選択ゲートトランジスタのゲートに前記電源電圧より低い基準電圧を供給し、前記ビット線制御回路は、書き込み非選択の前記ビット線に前記電源電圧を供給し、前記ソース線駆動回路は、前記ソース線に前記電源電圧を供給することを特徴とする不揮発性半導体記憶装置が提供される。
【０００７】
この発明の第２の態様によれば、制御ゲートと浮遊ゲートを有するメモリセルが複数個直列に接続されたメモリセル群と、前記メモリセル群の一端とビット線との間に接続された第１選択ゲートトランジスタと、前記メモリセル群の他端とソース線との間に接続され、前記第１選択ゲートトランジスタのゲート長より短いゲート長を有する第２選択ゲートトランジスタと、前記メモリセル群の制御ゲートを駆動する制御ゲート駆動回路と、前記第１、第２選択ゲートトランジスタのゲートを駆動する選択ゲート駆動回路と、前記ソース線を駆動するソース線駆動回路と、前記ビット線を介して前記メモリセルへ書き込むデータを選択するためのビット線電位を与えるビット線制御回路とを具備し、書き込み動作時に、前記制御ゲート駆動回路は、前記メモリセル群のうち前記第２選択ゲートトランジスタに隣接するメモリセルの制御ゲートに所定電圧を印加し、書き込み対象のメモリセルの制御ゲートに前記所定電圧より高い書き込み電圧を印加し、その他のメモリセルの制御ゲートに前記所定電圧より高く前記書き込み電圧より低い中間電圧を印加し、前記選択ゲート駆動回路は、前記第１選択ゲートトランジスタのゲートに前記中間電圧より低い電源電圧を供給すると共に、前記第２選択ゲートトランジスタのゲートに前記電源電圧より低い基準電圧を供給し、前記ビット線制御回路は、書き込み非選択の前記ビット線に前記電源電圧を供給し、前記ソース線駆動回路は、前記ソース線に前記電源電圧を供給し、前記所定電圧は前記電源電圧または前記中間電圧より低く前記基準電圧以上の電圧のいずれかであることを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
この発明の第３の態様によれば、制御ゲートと浮遊ゲートを有するメモリセルが複数個直列に接続されたメモリセル群と、前記メモリセル群の一端とビット線との間に接続された第１選択ゲートトランジスタと、前記メモリセル群の他端とソース線との間に接続され、前記第１選択ゲートトランジスタのゲート長より短いゲート長を有する第２選択ゲートトランジスタと、前記メモリセル群の制御ゲートを駆動する制御ゲート駆動回路と、前記第１、第２選択ゲートトランジスタのゲートを駆動する選択ゲート駆動回路と、前記ソース線を駆動するソース線駆動回路と、前記ビット線を介して前記メモリセルへ書き込むデータを選択するためのビット線電位を与えるビット線制御回路とを具備し、書き込み動作時に、前記制御ゲート駆動回路は、前記メモリセル群のうち前記第２選択ゲートトランジスタに隣接する書き込み対象のメモリセルの制御ゲートに書き込み電圧を印加すると共に、その他のメモリセルの制御ゲートに前記書き込み電圧より低い中間電圧を印加し、前記選択ゲート駆動回路は、前記第１選択ゲートトランジスタのゲートに前記中間電圧より低い電源電圧を供給すると共に、前記第２選択ゲートトランジスタのゲートに前記電源電圧より低い基準電圧を供給し、前記ビット線制御回路は、書き込み非選択の前記ビット線に前記電源電圧を供給し、前記ソース線駆動回路は、前記ソース線に前記電源電圧より高く前記中間電圧より低い所定電圧を供給することを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００９】
この発明によれば、直列に接続された複数のメモリセルの選択あるいは非選択を行う選択ゲートトランジスタを微細化することができる不揮発性半導体記憶装置を提供することが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照してこの発明の実施形態の不揮発性半導体記憶装置について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［第１実施形態］
まず、この発明の第１実施形態のＮＡＮＤ型ＥＥＰＲＯＭについて説明する。
【００１２】
図１は、第１実施形態のＮＡＮＤ型ＥＥＰＲＯＭの構成を示すブロック図である。
【００１３】
このＮＡＮＤ型ＥＥＰＲＯＭは、メモリセルアレイ１１、制御ゲート駆動回路１２、選択ゲート駆動回路１３、ソース線駆動回路１４、ブロック及びページ選択回路１５、ビット線制御回路１６、カラム選択回路１７、アドレスバッファ１８、及びデータ入出力バッファ１９を備えている。
【００１４】
アドレスバッファ１８に記憶されたアドレス信号は、ブロック及びページ選択回路１５とカラム選択回路１７に送られる。ブロック及びページ選択回路１５及びカラム選択回路１７は、制御ゲート駆動回路１２、選択ゲート駆動回路１３、ソース線駆動回路１４、ビット線制御回路１６により、アドレス信号に基づいてメモリセルアレイ１１内のメモリセルを選択する。書き込みデータは、データ入出力バッファ１９を介してビット線制御回路１６に転送され、選択されたメモリセルへ書き込まれる。言い換えると、ビット線制御回路１６により、書き込むデータを選択するためのビット線電位がビット線を介してメモリセルへ与えられる。また、ビット線制御回路１６により、メモリセルアレイ１１内のメモリセルから読み出されたデータは、データ入出力バッファ１９を介して出力される。
【００１５】
メモリセルアレイ１１は複数のブロックに分割されており、各々のブロックは複数のページを含む。各々のページは、制御ゲート（ワード線）を共有する複数のメモリセルで構成されている。言い換えると、複数のページでブロックが構成され、複数のブロックでメモリセルアレイ１１が構成されている。通常、消去はブロック単位で行われ、書き込み及び読み出しはページ単位で行われる。メモリセルは制御ゲートと浮遊ゲートを有し、メモリセルが複数個直列に接続されたメモリセル群（以下、ＮＡＮＤセルと記す）と、ＮＡＮＤセルの両端に接続された選択ゲートトランジスタとでＮＡＮＤセルユニットが構成されている。さらに、一方の選択ゲートトランジスタにはソース線が接続され、他方の選択ゲートトランジスタにはビット線が接続されている。
【００１６】
アドレスバッファ１８は外部から入力されたアドレス信号を記憶し、ブロック及びページ選択回路１５とカラム選択回路１７へ出力する。ブロック及びページ選択回路１５は、アドレス信号に基づいてメモリセルアレイ１１内のブロック及びページ（例えば、制御ゲート、選択ゲート、及びソース線）を選択するための行選択信号を、制御ゲート駆動回路１２、選択ゲート駆動回路１３、及びソース線駆動回路１４へ出力する。制御ゲート駆動回路１２は、行選択信号に基づいてメモリセルの制御ゲートを駆動する。選択ゲート駆動回路１３は、行選択信号に基づいて選択ゲートトランジスタのゲートである選択ゲートを駆動し、選択ゲートトランジスタをオンあるいはオフにする。さらに、ソース線駆動回路１４は一方の選択ゲートトランジスタに接続されたソース線を駆動する。
【００１７】
カラム選択回路１７は、アドレス信号に基づいてメモリセルアレイ１１内の列方向のビット線を選択するための列選択信号をビット線制御回路１６へ出力する。ビット線制御回路１６は、列選択信号に基づいて、他方の選択ゲートトランジスタに接続されたビット線を駆動する。言い換えると、ビット線制御回路１６は、データ入出力バッファ１９から受け取った書き込みデータを、選択されたメモリセルへ書き込む。ビット線制御回路１６は、またメモリセルから読み出したデータをデータ入出力バッファ１９へ出力する。
【００１８】
図２は、メモリセルアレイ１１内のＮＡＮＤセルユニットにおけるメモリセルＭ０〜Ｍ７の制御ゲート（ワード線）ＣＧ０〜ＣＧ７と、選択ゲートトランジスタＳＧＳ、ＳＧＤの選択ゲートＳＧＳＬ、ＳＧＤＬの配置を示す図である。この図では、浮遊ゲートは省略している。
【００１９】
メモリセルＭ０〜Ｍ７の制御ゲートＣＧ０〜ＣＧ７が、拡散層（ソースあるいはドレイン）２１Ａを挟んで平行に配列されている。制御ゲートＣＧ０の隣には、拡散層（ソースあるいはドレイン）２１Ｂを挟んで選択ゲートトランジスタＳＧＳの選択ゲートＳＧＳＬが配置され、選択ゲートトランジスタＳＧＳの他方の拡散層（ソースあるいはドレイン）２１Ｃ上には、拡散層２１Ｃとソース線とを接続するソースコンタクト２２が形成されている。また、制御ゲートＣＧ７の隣には、拡散層（ソースあるいはドレイン）２１Ｄを挟んで選択ゲートトランジスタＳＧＤの選択ゲートＳＧＤＬが配置され、選択ゲートトランジスタＳＧＤの他方の拡散層（ソースあるいはドレイン）２１Ｅ上には、拡散層２１Ｅとビット線とを接続するドレインコンタクト２３が形成されている。図２に示すように、選択ゲートトランジスタＳＧＳの選択ゲートＳＧＳＬの幅（ゲート長）は、選択ゲートトランジスタＳＧＤの選択ゲートＳＧＤＬの幅（ゲート長）より短い。
【００２０】
図３は、図２中の３−３線に沿った断面であり、ＮＡＮＤセルと選択ゲートトランジスタの断面を示している。
【００２１】
メモリセルＭ０〜Ｍ７は、半導体基板３１の表面領域に形成された拡散層２１Ａを隣り合うメモリセル同士で共有するように直列に接続されて、ＮＡＮＤセルを構成している。ＮＡＮＤセルの一端とソース線ＳＬとの間には選択ゲートトランジスタＳＧＳが配置されており、選択ゲートトランジスタＳＧＳはＮＡＮＤセルとソース線ＳＬとの接続を制御する。ＮＡＮＤセルの他端とビット線ＢＬとの間には選択ゲートトランジスタＳＧＤが配置されており、選択ゲートトランジスタＳＧＤはＮＡＮＤセルとビット線ＢＬとの接続を制御する。
【００２２】
また、メモリセルは以下のような構造を有している。半導体基板３１の表面領域には、拡散層２１Ａあるいは拡散層２１Ｂ、２１Ｄが離隔して形成されている。拡散層２１Ａ間、拡散層２１Ａと拡散層２１Ｂ間、及び拡散層２１Ａと拡散層２１Ｄ間の半導体基板３１上には、ゲート絶縁膜３２を介して浮遊ゲート３３が形成されている。浮遊ゲート３３上には、ゲート間絶縁膜３４を介して制御ゲート３５が形成されている。また、選択ゲートトランジスタＳＧＳは以下のような構造を有している。半導体基板３１の表面領域には、拡散層２１Ｂ、２１Ｃが離隔して形成されている。拡散層２１Ｂと拡散層２１Ｃ間の半導体基板３１上には、ゲート絶縁膜３６を介して選択ゲート３７が形成されている。さらに、選択ゲートトランジスタＳＧＤは以下のような構造を有している。半導体基板３１の表面領域には、拡散層２１Ｄ、２１Ｅが離隔して形成されている。拡散層２１Ｄと拡散層２１Ｅ間の半導体基板３１上には、ゲート絶縁膜３８を介して選択ゲート３９が形成されている。
【００２３】
次に、第１実施形態のＮＡＮＤ型ＥＥＰＲＯＭにおける書き込み動作について、図３、図４を用いて説明する。ここでは、制御ゲートＣＧ１を有するメモリセルＭ１へ書き込みを行うものとする。図３は、メモリセルＭ１に“０”を書き込む場合の電圧印加状態を示し、図４は図３に示した状態の後、書き込みを禁止した状態を示している。
【００２４】
まず、図３に示したように、書き込み対象のメモリセルＭ１の制御ゲートＣＧ１に書き込み電圧Ｖpgm（例えば、２０Ｖ程度）が印加され、その他のメモリセルＭ０、Ｍ２〜Ｍ７の制御ゲートＣＧ０、ＣＧ２〜ＣＧ７には中間電圧Ｖpass（例えば、１０Ｖ程度）が印加される。また、選択ゲートトランジスタＳＧＳの選択ゲートには基準電圧Ｖss（例えば、接地電位（０Ｖ程度））が印加され、ソース線ＳＬには内部電源電圧ＶDD（例えば、１．５Ｖ〜２．５Ｖ程度）が印加される。さらに、選択ゲートトランジスタＳＧＤの選択ゲートには内部電源電圧ＶDDが印加され、ビット線ＢＬには基準電圧Ｖssが印加される。これらにより、メモリセルＭ１の浮遊ゲートに電子が注入されて、“０”が書き込まれる。なお、前述した例では、選択ゲートトランジスタＳＧＳの選択ゲートに接地電位（０Ｖ程度）を印加したが、選択ゲートトランジスタＳＧＳのドレインと選択ゲートとの間の電界を緩和してホットキャリアの発生を抑制するために、選択ゲートトランジスタＳＧＳの選択ゲートに、０．３〜０．７Ｖ（例えば０．５Ｖ）程度を印加してもよい。また、内部電源電圧ＶDDは、外部から供給される外部電源電圧Ｖcc（例えば、３．３Ｖ）をＮＡＮＤ型ＥＥＰＲＯＭ内部で適正な電圧に安定化させたものである。
【００２５】
その後、図４に示すように、ビット線ＢＬに印加される電圧のみを、基準電圧Ｖssから内部電源電圧ＶDDへ変更する。これにより、選択ゲートトランジスタＳＧＤはカットオフし、カップリングによりチャネル電位が８Ｖ程度に持ち上がる。こうして、図４に示したメモリセルＭ１は書き込み禁止状態となる。
【００２６】
このとき、選択ゲートトランジスタＳＧＳのゲート、ソース、ドレインに印加される電圧は図５に示すようになり、選択ゲートトランジスタＳＧＤのゲート、ソース、ドレインに印加される電圧は図６に示すようになる。これら選択ゲートトランジスタは共にカットオフされ、ドレインに印加される電圧は共に８Ｖ程度であり、ソースに印加される電圧は共に内部電源電圧ＶDD（例えば、１．５Ｖ〜２．５Ｖ程度）である。しかし、選択ゲートトランジスタＳＧＤのゲートには内部電源電圧ＶDDが印加され、選択ゲートトランジスタＳＧＳのゲートには基準電圧Ｖss（例えば、０Ｖ程度）が印加されていることから、選択ゲートトランジスタＳＧＤがカットオフするために必要なゲート長に比べて、選択ゲートトランジスタＳＧＳがカットオフするために必要なゲート長は短くてよい。すなわち、図５及び図６に示した電圧印加状態において、選択ゲートトランジスタの各々はパンチスルーを発生させないために必要なゲート長があればよく、選択ゲートトランジスタＳＧＳの選択ゲート電圧が選択ゲートトランジスタＳＧＤの選択ゲート電圧より低いことから、選択ゲートトランジスタＳＧＳのゲート長（選択ゲートの幅）は選択ゲートトランジスタＳＧＤのゲート長（選択ゲートの幅）より短くできる。これにより、ＮＡＮＤセルとソース線ＳＬとの間に接続された選択ゲートトランジスタを微細化することができる。さらには、ＮＡＮＤセルの両端に選択ゲートトランジスタを備えたＮＡＮＤ型ＥＥＰＲＯＭの微細化を進めることが可能となる。
【００２７】
［第２の実施形態］
次に、この発明の第２実施形態のＮＡＮＤ型ＥＥＰＲＯＭについて説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００２８】
第２実施形態のＮＡＮＤ型ＥＥＰＲＯＭにおける書き込み動作について、図７を用いて説明する。ここでは、制御ゲートＣＧ１を有するメモリセルＭ１へ書き込みを行うものとする。
【００２９】
図７は、第２実施形態における書き込み動作時の電圧印加状態を示す図である。書き込み対象であるメモリセルＭ１の制御ゲートＣＧ１に書き込み電圧Ｖpgm（例えば、２０Ｖ程度）が印加され、メモリセルＭ０の制御ゲートＣＧ０に内部電源電圧ＶDD（例えば、１．５Ｖ〜２．５Ｖ程度）または中間電圧Ｖpass（例えば、１０Ｖ程度）より低い一定電圧Ｖconst（例えば、０Ｖ〜４Ｖ程度）が印加され、その他のメモリセルＭ２〜Ｍ７の制御ゲートＣＧ２〜ＣＧ７には中間電圧Ｖpassが印加される。また、選択ゲートトランジスタＳＧＳの選択ゲートには基準電圧Ｖss（例えば、接地電位（０Ｖ程度））が印加され、ソース線ＳＬには内部電源電圧ＶDDが印加される。さらに、選択ゲートトランジスタＳＧＤの選択ゲートには内部電源電圧ＶDDが印加され、ビット線ＢＬには基準電圧Ｖssが印加される。その後、ビット線ＢＬに印加される電圧を、基準電圧Ｖssから内部電源電圧ＶDDへ変更する。これらにより、メモリセルＭ１の浮遊ゲートに電子が注入されて“０”が書き込まれ、その後、メモリセルＭ１は書き込み禁止状態となる。なお、前述した例では、選択ゲートトランジスタＳＧＳの選択ゲートに接地電位（０Ｖ程度）を印加したが、選択ゲートトランジスタＳＧＳのドレインと選択ゲートとの間の電界を緩和してホットキャリアの発生を抑制するために、選択ゲートトランジスタＳＧＳの選択ゲートに、０．３〜０．７Ｖ（例えば０．５Ｖ）程度を印加してもよい。
【００３０】
このとき、選択ゲートトランジスタＳＧＳのゲート、ソース、ドレインに印加される電圧は以下のようになる。選択ゲートトランジスタＳＧＳ、ＳＧＤは共にカットオフされており、カップリングによりチャネル電位が上昇する。しかし、メモリセルＭ０の制御ゲートＣＧ０に印加される電圧は内部電源電圧ＶDDまたは一定電圧Ｖconstであるため、チャネル電位は第１実施形態の場合よりも低く、８Ｖより低い電圧となる。したがって、選択ゲートトランジスタＳＧＳのドレインに印加される電圧は８Ｖより低い電圧であり、ソース、ゲートに印加される電圧は、第１実施形態と同様にそれぞれ内部電源電圧ＶDD、基準電圧Ｖssである。その他の構成は、第１実施形態と同様である。
【００３１】
ここで、第１実施形態では選択ゲートトランジスタＳＧＳのドレインに８Ｖが印加されていたが、この第２実施形態ではドレインに８Ｖより低い電圧が印加されていることから、選択ゲートトランジスタＳＧＳがカットオフするために必要なゲート長は第１実施形態よりも短くてよい。すなわち、図７に示した書き込み禁止状態においては、選択ゲートトランジスタＳＧＳのドレインに印加される電圧が第１実施形態より低い電圧であることから、選択ゲートトランジスタＳＧＳにパンチスルーを発生させないために必要なゲート長（選択ゲートの幅）は、第１実施形態の選択ゲートトランジスタＳＧＳのゲート長（選択ゲートの幅）より短くできる。これにより、第２実施形態では、第１実施形態よりも選択ゲートトランジスタＳＧＳを微細化することができる。さらには、ＮＡＮＤセルの両端に選択ゲートトランジスタを備えたＮＡＮＤ型ＥＥＰＲＯＭの微細化を進めることが可能となる。
【００３２】
［第３の実施形態］
次に、この発明の第３実施形態のＮＡＮＤ型ＥＥＰＲＯＭについて説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００３３】
第３実施形態のＮＡＮＤ型ＥＥＰＲＯＭにおける書き込み動作について、図８を用いて説明する。この第３実施形態では、選択ゲートトランジスタＳＧＳに隣接するメモリセルＭ０へ書き込みを行う場合を述べる。
【００３４】
図８は、第３実施形態における書き込み動作時の電圧印加状態を示す図である。書き込み対象であるメモリセルＭ０の制御ゲートＣＧ０に書き込み電圧Ｖpgm（例えば、２０Ｖ程度）が印加され、その他のメモリセルＭ１〜Ｍ７の制御ゲートＣＧ１〜ＣＧ７には中間電圧Ｖpassが印加される。また、選択ゲートトランジスタＳＧＳの選択ゲートには基準電圧Ｖss（例えば、接地電位（０Ｖ程度））が印加され、ソース線ＳＬには内部電源電圧ＶDDより高い電圧Ｖcch（例えば、Ｖcc＋１Ｖ程度）が印加される。さらに、選択ゲートトランジスタＳＧＤの選択ゲートには内部電源電圧ＶDDが印加され、ビット線ＢＬには基準電圧Ｖssが印加される。その後、ビット線ＢＬに印加される電圧を、基準電圧Ｖssから内部電源電圧ＶDDへ変更する。これらにより、メモリセルＭ０の浮遊ゲートに電子が注入されて“０”が書き込まれ、その後、メモリセルＭ０は書き込み禁止状態となる。なお、前述した例では、選択ゲートトランジスタＳＧＳの選択ゲートに接地電位（０Ｖ程度）を印加したが、選択ゲートトランジスタＳＧＳのドレインと選択ゲートとの間の電界を緩和してホットキャリアの発生を抑制するために、選択ゲートトランジスタＳＧＳの選択ゲートに、０．３〜０．７Ｖ（例えば０．５Ｖ）程度を印加してもよい。
【００３５】
このとき、選択ゲートトランジスタＳＧＳのゲート、ソース、ドレインに印加される電圧は以下のようになる。選択ゲートトランジスタＳＧＳ、ＳＧＤは共にカットオフされており、カップリングによりチャネル電位が８Ｖ程度に上昇する。また、選択ゲートトランジスタＳＧＳのソースには、内部電源電圧ＶDDより高い電圧Ｖcchが印加される。したがって、選択ゲートトランジスタＳＧＳのソースに印加される電圧は内部電源電圧ＶDDより高い電圧Ｖcchであり、ドレイン、ゲートに印加される電圧は、第１実施形態と同様にそれぞれチャネル電位８Ｖ、基準電圧Ｖssである。その他の構成は、第１実施形態と同様である。
【００３６】
ここで、第１実施形態では選択ゲートトランジスタＳＧＳのソースに内部電源電圧ＶDDが印加されていたが、この第３実施形態ではソースに内部電源電圧ＶDDより高い電圧Ｖcchが印加されていることから、選択ゲートトランジスタＳＧＳがカットオフするために必要なゲート長は第１実施形態よりも短くてよい。すなわち、図８に示した書き込み禁止状態においては、選択ゲートトランジスタＳＧＳのソースに印加される電圧が第１実施形態より高い電圧であることから、選択ゲートトランジスタＳＧＳにパンチスルーを発生させないために必要なゲート長（選択ゲートの幅）は、第１実施形態の選択ゲートトランジスタＳＧＳのゲート長（選択ゲートの幅）より短くできる。これにより、第３実施形態では、第１実施形態よりも選択ゲートトランジスタＳＧＳを微細化することができる。さらには、ＮＡＮＤセルの両端に選択ゲートトランジスタを備えたＮＡＮＤ型ＥＥＰＲＯＭの微細化を進めることが可能となる。なお、第３実施形態では、選択ゲートトランジスタＳＧＳのゲート長が選択ゲートトランジスタＳＧＤのゲート長より短くできることを説明したが、これらのゲート長がほぼ同等の長さの場合にも、選択ゲートトランジスタＳＧＳにパンチスルーが発生するのを抑制できるという効果を得ることができる。
【００３７】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合せて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合せにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００３８】
【図１】この発明の第１実施形態のＮＡＮＤ型ＥＥＰＲＯＭの構成を示すブロック図である。
【図２】第１実施形態のメモリセルアレイ内のメモリセルの制御ゲートと選択ゲートトランジスタの選択ゲートの配置を示す図である。
【図３】図２中の３−３線に沿った断面図であると共に、第１実施形態における書き込み動作時の電圧印加状態を示す図である。
【図４】第１実施形態における書き込み禁止時の電圧印加状態を示す図である。
【図５】図４に示した電圧印加状態において選択ゲートトランジスタＳＧＳに印加される電圧を示す図である。
【図６】図４に示した電圧印加状態において選択ゲートトランジスタＳＧＤに印加される電圧を示す図である。
【図７】この発明の第２実施形態における書き込み動作時の電圧印加状態を示す図である。
【図８】この発明の第３実施形態における書き込み動作時の電圧印加状態を示す図である。
【符号の説明】
【００３９】
１１…メモリセルアレイ、１２…制御ゲート駆動回路、１３…選択ゲート駆動回路、１４…ソース線駆動回路、１５…ブロック及びページ選択回路、１６…ビット線制御回路、１７…カラム選択回路、１８…アドレスバッファ、１９…データ入出力バッファ、２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅ…拡散層（ソースあるいはドレイン）、３１…半導体基板、３２…ゲート絶縁膜、３３…浮遊ゲート、３４…ゲート間絶縁膜、３５…制御ゲート、３６…ゲート絶縁膜、３７…選択ゲート、３８…ゲート絶縁膜、３９…選択ゲート、ＢＬ…ビット線、ＣＧ０〜ＣＧ７…制御ゲート、Ｍ０〜Ｍ７…メモリセル、ＳＧＤ，ＳＧＳ…選択ゲートトランジスタ、ＳＧＤＬ，ＳＧＳＬ…選択ゲート、ＳＬ…ソース線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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