(57)【特許請求の範囲】
【請求項１】
層間誘電体を形成するための方法であって、
半導体トポグラフィの上に窒化酸化シリコン層を形成するステップと、
前記窒化酸化シリコン層のベークを行なうステップと、
前記窒化酸化シリコン層の上に直接酸化物層を形成し、それによって層間誘電体を形成するステップとを含み、前記酸化物層の形成は、前記ベークを行なうステップの後に続く、方法。
【請求項２】
前記窒化酸化シリコン層を形成するステップは、前記半導体トポグラフィ内にトランジスタを最初に形成するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記トランジスタを形成するステップは、
半導体基板上に、誘電的に間隔を空けたゲート導体を形成するステップと、
前記ゲート導体の対向する側壁の表面上に誘電体スペーサを形成するステップと、
ソースおよびドレインが形成されるように、前記ゲート導体および前記側壁スペーサに自己整合されたドーパント不純物分布を導入するステップと、
前記誘電体スペーサを除き、前記ゲート導体、ソースおよびドレインの上表面上にシリサイド領域を形成するステップとを含む、請求項２に記載の方法。
【請求項４】
前記窒化酸化シリコン層を形成するステップは、約２００℃から約５００℃の範囲の堆積温度を用いて化学蒸着するステップを含む、請求項１に記載の方法。
【請求項５】
前記化学蒸着するステップは、窒素含有化学物質および酸素含有化学物質でシランを反応させるステップを含む、請求項４に記載の方法。
【請求項６】
前記窒素含有化学物質は窒素を含む、請求項５に記載の方法。
【請求項７】
前記酸素含有化学物質は亜酸化窒素を含む、請求項５に記載の方法。
【請求項８】
前記化学蒸着するステップは、
複数の基板実装位置を有する堆積チャンバの第１の基板実装位置へ前記半導体トポグラフィを装填するステップと、
前記堆積温度が予め定められた程度の精度に維持されるまで前記半導体トポグラフィを加熱するステップと、
前記窒化酸化シリコン層の一部が堆積されるように、予め定められた時間の間前記堆積チャンバ内に反応ガスを導入するステップと、
前記窒化酸化シリコン層の別の部分の堆積のために、前記堆積チャンバ中の隣接する実装位置に前記半導体トポグラフィを移動するステップとを含む、請求項４に記載の方法。
【請求項９】
前記半導体トポグラフィを加熱するステップは、前記反応ガスを導入するステップの前に前記加熱するステップの持続時間を増大させるステップを含む、請求項８に記載の方法。
【請求項１０】
前記ベークを行なうステップは、約３５０℃から約４５０℃の範囲のベーク温度を用いて前記半導体トポグラフィを加熱するステップを含む、請求項１に記載の方法。
【請求項１１】
前記加熱するステップは、不活性雰囲気内で加熱するステップを含む、請求項１０に記載の方法。
【請求項１２】
前記不活性雰囲気内で加熱するステップは、窒素雰囲気内で加熱するステップを含む、請求項１１に記載の方法。
【請求項１３】
前記加熱するステップは、
加熱チャンバの基板実装位置へ前記半導体トポグラフィを装填するステップを含み、前記加熱チャンバは、１つ以上の堆積チャンバへ１つ以上の真空弁を用いて接続され、前記加熱するステップはさらに、
約３０秒から約２分の範囲の時間の間前記ベーク温度まで前記半導体トポグラフィを加熱するステップを含む、請求項１０に記載の方法。
【請求項１４】
前記酸化物層を形成するステップは、約３００℃から約８００℃の範囲の堆積温度を用いて、テトラエチルオルソシリケート（ＴＥＯＳ）を分解するステップを含む、請求項１に記載の方法。
【請求項１５】
前記分解するステップは、
複数の基板実装位置を有する堆積チャンバの第１の基板実装位置へ前記半導体トポグラフィを装填するステップと、
前記堆積温度が予め定められた程度の精度に維持されるまで前記半導体トポグラフィを加熱するステップと、
前記酸化物層の一部が堆積されるように、予め定められた時間の間前記堆積チャンバに前記ＴＥＯＳを導入するステップと、
前記酸化物層の別の部分の堆積のために、前記堆積チャンバ中の隣接する実装位置に前記半導体トポグラフィを移動するステップとを含む、請求項１４に記載の方法。
【請求項１６】
層間誘電体を形成するための方法であって、
複数の基板実装位置を有する窒化酸化物堆積チャンバの第１の基板実装位置へ半導体基板を装填するステップと、
温度が予め定められた程度の精度に維持されるまで、約２００℃から約５００℃の範囲の温度まで前記半導体基板を加熱するステップと、
窒化酸化シリコン層の一部が堆積されるように、予め定められた時間の間前記窒化酸化物堆積チャンバに反応ガスを導入するステップと、
完全な窒化酸化シリコン層が堆積されるように、各基板実装位置における前記窒化酸化シリコン層の別の部分の堆積のために、前記窒化酸化物堆積チャンバ中の残りの実装位置の各々に前記半導体基板をシーケンシャルに移動するステップと、
前記半導体基板を加熱チャンバにその後に装填するステップとを含み、前記加熱チャンバは、前記窒化酸化物堆積チャンバに１つ以上の真空弁を用いて接続され、前記方法はさらに、
約３０秒から約２分の範囲の時間の間約３５０℃から約４５０℃の範囲のベーク温度まで前記半導体基板を加熱するステップと、
複数の基板実装位置を有するＴＥＯＳ堆積チャンバの第１の基板実装位置に前記半導体基板をその後に装填するステップとを含み、前記ＴＥＯＳ堆積チャンバは、前記窒化酸化物堆積チャンバおよび前記加熱チャンバに１つ以上の真空弁を用いて接続され、前記方法はさらに、
ＴＥＯＳ温度が予め定められた程度の精度に維持されるまで、約３００℃から約８００℃の範囲のＴＥＯＳ温度まで前記半導体基板を加熱するステップと、
ＴＥＯＳ酸化物層の一部が前記窒化酸化シリコン層の上に直接堆積されるように、予め定められた時間の間前記堆積チャンバにテトラエチルオルソシリケート（ＴＥＯＳ）を導入するステップと、
完全なＴＥＯＳ酸化物層が前記窒化酸化シリコン層の上に直接堆積されるように、各基板実装位置における前記ＴＥＯＳ酸化物層の別の部分の堆積のために、前記ＴＥＯＳ堆積チャンバ中の残りの実装位置の各々に前記半導体基板をその後に移動するステップ、およびそれにより、層間誘電体を形成するステップとを含む、方法。
【請求項１７】
前記半導体基板内にトランジスタを形成するステップをさらに含む、請求項１６に記載の方法。
【請求項１８】
前記反応ガスを導入するステップは、シラン、窒素含有ガス、および酸素含有ガスを導入するステップを含む、請求項１６に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の背景】
１．技術分野
この発明は、集積回路製造に関し、より特定的には層間誘電体形成のためのインシトゥプロセスに関する。
【０００２】
２．背景技術
ＵＳ−Ａ−５  ０７１  ７９０は、ドープされたガラス膜が半導体トポグラフィの多結晶シリコンゲートの上に堆積される方法を開示する。その後に、熱処理が９００℃の温度で６０分間行なわれ、その後にタングステンシリサイド成分がガラス層の上に形成される。その後に、プラズマ窒化酸化膜がタングステンシリサイド成分の上に堆積され、その後に熱処理が８５０℃の温度で３０分間行なわれる。その後に、ガラス成分がその構造の上に形成される。
ＷＯ  ８７／０７３０９は、２つのチャンバ、反応チャンバおよびロードロックウェハ保管チャンバを含む堆積装置を開示する。反応チャンバは、複数のウェハ堆積ステーションを有する。
金属−酸化物−半導体（ＭＯＳ）集積回路の製造は、多くの処理ステップを伴う。典型的には、ゲート酸化物が、ｎ型不純物またはｐ型不純物のいずれかでドープされた半導体基板上に形成される。形成される各トランジスタごとに、ゲート導体がゲート酸化物の上に形成され、ドーパント不純物が基板中に導入され、ソース領域およびドレイン領域を形成する。誘電体スペーサが、ゲート導体の側壁上に形成され得、ソース／ドレイン領域の低濃度にドープされたドレイン（ＬＤＤ）部の形成を支援し得る。誘電体スペーサはまた、ソース／ドレイン領域からゲートを分離し得、そのため自己整合されたシリサイドまたはサリサイドプロセスがトランジスタに対して行なわれ得る。サリサイドプロセスはしばしば、これらのドープされたシリコン領域の上表面上に金属シリサイド層を設けることにより、トランジスタのソース領域、ドレイン領域およびゲート領域へのより低い抵抗のコンタクトを形成するために使用される。
【０００３】
トランジスタの製造後、配線構造が、トランジスタを接続して回路を形成するために必要とされる。配線は、誘電体層によりトランジスタおよび他の配線層から分離される導電性の層からパターニングされる。現在製造されている高密度の集積回路においては、２つ以上の配線層が典型的には必要とされる。トランジスタのゲート、ソースおよび／またはドレインと直接接触するか、または近接して間隔をあけられたコンタクト領域間に延在する配線は、「ローカル配線」と呼ばれる。ローカル配線は、典型的には、近傍のトランジスタのゲート、ソースおよび／またはドレイン領域間の接続をなすために使用され、基板の最も近くの配線層に位置する。それらの比較的短い長さのために、低い抵抗率はそれほど重要ではなく、ローカル配線は、タングステンなどのより高い抵抗率の金属から、またはドープされた多結晶シリコンおよび金属シリサイドから形成されてもよい。回路にわたってより長い距離を通る配線は、「グローバル配線」と呼ばれる。グローバル配線は、ローカル配線よりも基板のさらに上の層に形成され、典型的にはアルミニウム、またはより最近には銅などの低い抵抗率の金属から形成される。
【０００４】
配線形成は、配線層を隔てる層間誘電体に対していくつかの制約を課す。配線は、ソース／ドレイン不純物分布が導入された後に形成されるので、ドーパント再分布を最小にするために、比較的低い配線形成温度が必要とされる。基板の最も近くの配線層（典型的にはローカル配線層）の場合には、配線層の下にある層間誘電体は、トランジスタの部分と接触する。この場合には、トランジスタと相互作用してホットキャリア効果および／またはしきい値電圧シフトをもたらし得る誘電体における欠陥を最小とすることが特に重要である。これらの２つの要求、すなわち低い形成温度および低い欠陥密度は相容れないことがある。たとえば、誘電体層のプラズマ化学蒸着法（ＰＥＣＶＤ）は低温度の堆積（典型的には約４００℃以下）を可能にするが、二酸化シリコン（「酸化物」）および窒化シリコン（「窒化物」）などの誘電体における過剰な水素取込みをもたらす可能性もある。誘電体中の水素は、誘電体に注入されるホットエレクトロンによって占有され得る有効なトラップ状態の密度を増大させることにより、トランジスタ中のホットエレクトロン効果に寄与すると考えられている。水素は酸化物中に急速に拡散するので、トランジスタチャネル近くのＳｉ／酸化物インターフェイスまで拡散可能であり、そこでそれは先在する結合を崩壊し得る。未結合手はＳｉ−Ｈ結合形成で終結され得るが、Ｓｉ−Ｈ結合は弱く、注入されたホットエレクトロンによって簡単に壊れる可能性がある。このように、水素はホットエレクトロン効果を悪化させてしまうことがある。
【０００５】
配線形成において使用される層間誘電体の別の望ましい特性は、膜厚さがすべての基板トポグラフィにわたって等しいような、コンフォーマリティである。コンフォーマルな層間誘電体は、適切な絶縁体厚さが、回路にわたるその経路全体について各配線導体の下に存在することを確実にし、かつたとえば段差を渡る誘電体層におけるボイドの形成の可能性を最小にする。誘電体の平坦化の後でさえも、より高くに存在するフィーチャにわたって適切な絶縁体厚さを維持するために、層間誘電体層はしばしば比較的厚い（１ミクロン以上）ものとされる。これらの厚い層を通るビアホールをエッチングして下にあるデバイスまたは配線へのコンタクトを形成するために、急速エッチプロセスが使用される。誘電体のエッチは、一般的には、シリコンにわたって完全に選択的ではないので、エッチストップ層が、基板と上にある層間誘電体との間に必要とされ得る。この場合に、さらなる要求はエッチストップ層と層間誘電体層との整合性ということになる。さらに、層間誘電体層およびエッチストップ層の堆積時間が可能な限り短いものであることが望ましいであろう。
【０００６】
したがって、集積回路製造中、配線形成のためのコンフォーマルな層間誘電体を形成するための方法を開発することが有益であろう。エッチストップ層が、下にあるトランジスタのオーバーエッチングを防ぐために含まれるべきである。トランジスタ中のドーパントの再分布を回避するために、層間誘電体は低温度で形成されるべきである。誘電体はまた、低い水素含有量を有するべきであり、堆積時間は短いものであるべきである。
【０００７】
【発明の開示】
上述した要求は、テトラエチルオルソシリケート（ＴＥＯＳ）から形成される酸化物層と、窒化酸化シリコン（ＳｉＯＮ）エッチストップ層と、ＴＥＯＳの堆積の前のＳｉＯＮ層のベークとを採用するプロセスによって大部分解決される。ゲート誘電体と、ゲート導体と、ソース領域およびドレイン領域とを含むトランジスタが、半導体基板上に製造され得る。トランジスタはまた、誘電体側壁スペーサと、シリサイドゲート、ソースおよび／またはドレインコンタクト領域とを含み得る。ＳｉＯＮ層は、前駆物質としてシラン、Ｎ2およびＮ2Ｏを用いて約４００℃でＰＥＣＶＤによってその後に堆積され得る。ＳｉＯＮ層は、好ましくは約５００オングストロームから約１０００オングストロームの厚さである。ＳｉＯＮ層のベークは、好ましくは、ＳｉＯＮ堆積チャンバおよびＴＥＯＳ堆積チャンバへの１つ以上の弁によって連結されるチャンバ内で行なわれ、そのため基板は、ＳｉＯＮの堆積とＴＥＯＳの堆積との間で室内空気に露出することがない。室内空気露出は、粒子汚染および／または望ましくない酸化をもたらす可能性がある。ベークは、約３８０℃から４１０℃までの温度での不活性ガス雰囲気中で、約３０秒から約１分までの時間の間行なわれ得る。ＴＥＯＳ堆積について、ＴＥＯＳは、約４００℃の基板温度でプラズマＣＶＤ（ＰＥＣＶＤ）反応炉において分解され得る。ＴＥＯＳ層は、約０．５ミクロンから約２ミクロンの厚さであり得る。コンタクトがその後に、トランジスタおよびローカル配線形成へのコンタクトのために、組合されたＴＥＯＳ／ＳｉＯＮ誘電体を介して形成され得る。
【０００８】
ＴＥＯＳ堆積は、約４００℃の低温度での非常にコンフォーマルな誘電体の堆積を可能にすると考えられる。ＳｉＯＮ層における窒素によって、それは、たとえばコンタクトホールのエッチング中ＴＥＯＳよりもゆっくりとエッチングされ得る。窒化物は、エッチストップ層としてさらにより効果的であり得るが、窒化物層の使用は、下にあるトランジスタの動作中より厳しいホットキャリア効果をもたらすと考えられる。
【０００９】
ＳｉＯＮ層のベークは、ＳｉＯＮ上のＴＥＯＳの堆積後、ＴＥＯＳ表面上に現れる欠陥の密度を低減すると考えられる。ＴＥＯＳ／ＳｉＯＮの層にされた誘電体で生ずる問題は、高密度（最大、ｃｍ2あたり何万）の小さい（直径約０．２ミクロン未満）の泡形状の（「バブル」）欠陥が、ＳｉＯＮ層上のＴＥＯＳの堆積中現れることである。これらの欠陥は、ＳｉＯＮ膜から除気することによりもたらされると考えられる。欠陥が、仕上がったデバイスの性能に影響を与えないとしても、そのような大きい欠陥密度は、ウェハ製造中自動化されたウェハ検査システムの使用への妨害となる。KLA-Tencorによって製造されるものなどの、自動化されたウェハ検査システムは、製造欠陥、特に粒子および構造欠陥の検出のために、半導体製造産業において現在広く使用されている。これらのシステムは、パターニングされていないウェハからのレーザ反射、またはパターニングされたウェハ上の繰返された構造からの画像のサブトラクション（ダイとダイとの比較）などの、さまざまな照明および画像処理技術を採用する。KLA-Tencorウェハ検査システムによって生成される出力は、典型的には、存在する欠陥のサイズおよび場所に関する情報を含む、ウェハの欠陥マップを含む。製造欠陥に関するそのような情報は、複雑な半導体製造プロセス中生じる品質管理問題を特定し解決するとき重要であり得る。上述した多くのＴＥＯＳバブル欠陥は、他の欠陥の存在をマスクすることにより、この品質管理プロセスの妨げとなり得る。自動化されたウェハ検査システムの動作へのこの妨害に加えて、バブル欠陥は、回路性能を損なうものであり得る。たとえば、欠陥は、ＴＥＯＳ／ＳｉＯＮ層間誘電体の一体性に影響し、誘電体を介する電荷の漏れの可能性を増大させ得る。さらに、欠陥は、トランジスタの近傍の誘電体における電荷のトラッピングの可能性を増大させ得る。そのような電荷のトラッピングは、しきい値電圧シフトをもたらす可能性がある。
【００１０】
上述したＳｉＯＮの堆積およびＴＥＯＳの堆積は、典型的には、半導体産業において使用される「クラスタツール」と関連する化学蒸着（ＣＶＤ）チャンバ中で行なわれる。クラスタツールは、プロセス間で基板を室内空気に露出することなしに複数の堆積プロセス、エッチングプロセスまたは他のプロセスがシーケンシャルに行なわれ得るように、互いにグループ化されたチャンバを含む。ＣＶＤチャンバは、しばしば、複数の（たとえば６個）基板実装位置を有する。堆積の一部がチャンバ内の実装位置の各々における基板に行なわれるように、基板は堆積中異なった位置にシーケンシャルに移動される。たとえば、基板は、チャンバの第１の基板位置に装填され得、その後に堆積の６分の１が行なわれる。次に基板は第２の基板位置に移動され、第２の基板がチャンバに運ばれ、第１の位置に装填される。堆積の別の６分の１が行なわれ、プロセスは引続き、この２つの基板が隣接する位置に移動され、第３の基板がチャンバに入れられる。この種のシステムは、複数の基板のオーバーラップする堆積シーケンスを可能にすることによりスループットを増大することに加えて、チャンバ場所に依存するランダムなプロセス変動を平均化することにより、基板にわたる堆積された層の不均一さを改良するよう設計される。ＳｉＯＮ層の完全な堆積（この場合には全６部分）に続いて、基板は、上述したようにベークのために別個のしかし好ましくは接続されたチャンバに移動され得る。ベークの後に、基板はＴＥＯＳ堆積のために堆積チャンバに移動され得る。ＳｉＯＮ堆積についてと同様に、ＴＥＯＳ堆積は、典型的には、層の一部がチャンバ内の複数の実装位置の各々において基板に堆積されるように部分的に行なわれる。それにより、大きく低減された密度のバブル欠陥を有するＴＥＯＳ膜が形成され得る。
【００１１】
ＴＥＯＳバブル欠陥の密度を低減することに加えて、ここに記載されるプロセスは、ここに記載されるインシトゥベークなしのプロセスと比べて、より低いサイクル時間、または基板上の集積回路の製造のために必要とされる時間をもたらすものと考えられる。ＳｉＯＮ堆積後のインシトゥベークの使用は、ＴＥＯＳ堆積中に費やされる温度ソーク時間（temperature soak time）をより短くすることを可能にする。温度ソーク時間は、堆積チャンバ中の各基板位置において行なわれる堆積部の前に基板温度を安定化させるのに必要な時間である。４５秒のソーク時間が典型的にはＴＥＯＳの堆積のために必要とされるが、１０秒未満がベークモジュールへの堆積のために十分である。しかしながら、上述した堆積チャンバ構成において、新しい基板が、あらゆる部分的堆積の前にチャンバに入る。したがって、基板のすべてに対する温度ソーク時間は常に、チャンバ内の新しい基板のために必要とされるものと同じ長さでなければならず、それにより同じソーク時間が所与の基板上の堆積の各部のために必要とされる。この場合には、６個の実装位置を備えるチャンバにおける堆積は、温度ソーキングのために一堆積あたり６×４５秒、または４．５分を必要とする。
【００１２】
以上の記載から、堆積の第１の部分の温度ソーク時間を低減することが全体の堆積時間をかなり低減し得ることがわかる。ＴＥＯＳ堆積の前にここに記載されるインシトゥベークを含めることが、ＴＥＯＳ堆積温度の近くの温度に基板を維持すると考えられる。したがって、チャンバ中各位置における約１０秒の低減された温度ソーク時間、または全体の堆積について１分が、ここに記載されるインシトゥベークの後に行なわれるＴＥＯＳ堆積のために十分であると考えられる。上述したように、インシトゥベークが使用されない、約４５秒の典型的なソーク時間と比べて、ここに記載されるプロセスは、一基板あたりのＴＥＯＳ堆積あたり約３．５分節約し得る。
【００１３】
堆積後ＳｉＯＮ層をベークするための代替の方策は、その堆積中にＳｉＯＮ層をベークする方法として、ＳｉＯＮ層の堆積中温度ソーク時間を増大させることである。しかしながら、この技術は、より時間がかかることに加えて、ＴＥＯＳバブル欠陥の密度を低減するのにそれほど効果的でないことがわかった。これは、ＳｉＯＮ層の最上部がＴＥＯＳバブル欠陥の主なソースであるということを示し得る。したがって、ここに記載されるプロセスは、ＳｉＯＮ堆積およびＴＥＯＳ堆積中温度ソーク時間をより短くすることを可能にすることにより、サイクル時間をさらに短くし得る。
【００１４】
別の代替の方策は、ＳｉＯＮ堆積の温度を約４５０℃まで上昇させることである。これは、その後に堆積されるＴＥＯＳ層におけるバブル欠陥の密度を低くすることがわかった。しかしながら、このより高いＳｉＯＮ堆積温度が使用される場合、下にあるトランジスタの動作中のホットエレクトロン効果がより厳しくなることもわかった。増大した堆積温度が、堆積中に起こる化学的プロセスの均衡を変えることが仮定される。この変えられた均衡は、ＴＥＯＳ堆積中除気することによりバブル欠陥を生じ得る化学種の膜への組込みを抑えるように思われる。しかしながら、トランジスタ中のホットキャリア効果に寄与し得る水素などの他の種が、より大きい量組込まれるか、またはそれらがトランジスタ動作に対してより大きい効果を有し得るように組込まれるかのいずれかであるように思われる。
【００１５】
この発明の他の目的および利点は、以下の詳細な説明を読み、添付の図面を参照することにより明らかとなる。
【００１６】
この発明は、さまざまな変形および代替の形を認めるものであるが、その具体的実施例は、図面に例として示され、ここに詳細に記載される。しかしながら、図面およびその詳細な説明は、開示される特定の形にこの発明を限定するものでないことが理解される。反対に、本発明の精神および範囲内にあるすべての変形、等価および代替を含むものと意図される。
【００１７】
【発明を実施する態様】
図面を参照し、図１は、半導体基板１２上に配置されるゲート導体１６およびゲート誘電体１４を含むトランジスタ１０の部分的断面図を示す。誘電体スペーサ１８は、ゲート導体１６に隣接して形成される。ソース領域およびドレイン領域２０は、ゲート導体１６に自己整合された低濃度にドープされた不純物分布と、スペーサ１８の側面に自己整合された高濃度にドープされた不純物分布とを用いて形成され得る。ソースおよびドレイン領域２０の形成の後、サリサイドプロセスが当該技術に周知の態様で行なわれ、ソースおよびドレイン領域２０ならびにゲート導体１６の上表面上にシリサイド２２を形成し得る。スペーサ１８の形成は、チャネルのドレイン端に発達する最大の電界を低くし得る、スペーサの下に低濃度にドープされた領域を形成する能力を含む理由のために、有利であり得る。この低くされた電界は、ドレイン／基板接合におけるなだれ降伏およびゲート誘電体へのキャリアの注入などのホットキャリア効果の厳しさを低減し得る。スペーサ１８はまた、サリサイドプロセスが行なわれ得るようにソース／ドレイン領域とゲート領域との間の分離を設けることにより、有利であり得る。
【００１８】
半導体基板１２は、好ましくは単結晶シリコンであり、ｎ型またはｐ型のいずれかでドープされる。より具体的には、基板１２は、単結晶シリコン基板上で成長するエピタキシャルシリコン層、または単結晶シリコン基板中に形成されるｎ型もしくはｐ型ウェル領域であり得る。図示しないが、隣接するトランジスタからトランジスタ１０を隔てる誘電体分離領域が基板１２中に形成されてもよい。そのような分離領域が形成され得る方法の１つは、堆積された誘電体でその後に充填されるトレンチの形成であり、使用され得る別の方法は、トランジスタが形成されるべき活性領域をマスクするために窒化シリコンを用いる、基板のローカル酸化である。ゲート誘電体１４は、好ましくは、酸化雰囲気中で約７００℃より高い温度まで基板１２を加熱することにより成長させられ、二酸化シリコンを成長させる。しかしながら、窒化シリコン、窒化された二酸化シリコン、窒化酸化シリコンおよび堆積された二酸化シリコンを含む他のゲート誘電体が使用されてもよい。ゲート導体１６は、好ましくは、たとえばシランソースからシリコンの化学蒸着（ＣＶＤ）を用いて堆積される多結晶シリコン層からパターニングされた多結晶シリコンゲート導体である。低い基板温度（５８０℃未満）が使用されるならば特に、そのようなＣＶＤプロセスは、代わりにアモルファスシリコン層をもたらし得る。アモルファスシリコン層はまた、ゲート導体１６を形成するためにパターニングされてもよく、（ソースおよびドレイン領域を形成するために必要な処理などの）その後の処理に耐え得る他の材料が使用されてもよい。
【００１９】
ソースおよびドレイン領域２０を形成する不純物分布は、好ましくは、イオン注入を用いて導入され、基板１２のものと反対の型である。たとえば、ｎチャネルトランジスタについて、基板１２はｐ型であり、ソースおよびドレイン領域２０はｎ型である。典型的なｎ型ドーパントは、砒素およびリンを含み、ボロンが典型的なｐ型のドーパントである。ソースおよびドレイン領域２０がイオン注入によって導入されるならば、不純物を活性化させかつ基板１２への損傷を修復するために、その後のアニールが行なわれる。スペーサ１８は、典型的には二酸化シリコンであって、スペーサを形成するための、コンフォーマルな二酸化シリコン層のＣＶＤおよび層の異方性エッチングにより形成される。スペーサ１８は、窒化シリコンまたは窒化酸化シリコンなどの他の誘電体から形成されてもよい。シリサイド２２は典型的には、チタンシリサイドまたはコバルトシリサイドであるが、タンタル、ニッケル、タングステン、モリブデンおよび白金を含む他の金属を用いて形成されてもよい。
【００２０】
図２に示すように、ＳｉＯＮ層２４はその後に、トランジスタ１０の上に堆積される。ＳｉＯＮは、シラン、Ｎ2およびＮ2Ｏ反応ガスを用いてＰＥＣＶＤによって堆積され得る。この場合には、好ましい堆積温度は約４００℃であるが、約２００℃から約５００℃の範囲であってもよい。ＳｉＯＮ層は好ましくは約８００オングストロームの厚さであるが、約４００オングストロームから約２０００オングストロームの範囲の厚さを有してもよい。他の反応ガスが使用されてもよい、たとえば、Ｎ2の代わりにＮＨ3が使用可能である。加えて、ＳｉＯＮは、常圧ＣＶＤ（ＡＰＣＶＤ）、ＬＰＣＶＤまたは室温ＣＶＤ（ＲＴＣＶＤ）などの他の技術を用いて成長可能である。ＳｉＯＮ膜の正確な組成は、反応ガスの相対的流量などの堆積条件に依存し、それにより、より酸素リッチのまたはより窒素リッチの膜が形成され得る。より高い窒素含有量は、上にあるＴＥＯＳ層のためのエッチストップとしてのＳｉＯＮ膜の有効性を増大させると考えられるが、ＰＥＣＶＤによって成長するより窒素リッチの膜は、下にあるトランジスタの動作中より厳しいホットキャリア効果をもたらすものと考えられる。より高い窒素含有量を有するＳｉＯＮ膜は、より低い窒素含有量を有するものよりも、ＰＥＣＶＤ堆積中より多くの水素を組込み得る。
【００２１】
ＴＥＯＳ層２６が次に、図３に示すように、ＳｉＯＮ層２４の上に堆積され得る。特に、テトラエチルオルソシリケート（ＴＥＯＳ）の分解が、約２００℃から５００℃の範囲の基板温度でＰＥＣＶＤ反応炉中で行なわれ、非常にコンフォーマルな膜を生成し得る。代替的に、ＴＥＯＳ膜２６は、約３００℃から約８００℃の範囲の基板温度での低圧ＣＶＤ（ＬＰＣＶＤ）を含む他の方法によって形成されてもよい。好ましい実施例では、ＴＥＯＳは、約４００℃で堆積され、約１．２ミクロンの厚さを有する。ＴＥＯＳ層２６はまた、約０．５ミクロンから約２ミクロンの範囲の厚さを有し得る。下にあるＳｉＯＮからの除気の結果として、高密度のバブル欠陥２８がＴＥＯＳ層２６の表面内に形成される。各欠陥２８は、約１．２ミクロンのＴＥＯＳ厚さに対して直径が約０．２ミクロン未満である。図１−図３に示されるようにＳｉＯＮ層の上に成長するより厚いＴＥＯＳ膜は、より大きいバブル欠陥を含むものと予想され、より薄いＴＥＯＳ層はより小さい欠陥を有するべきである。バブル欠陥２８は、バブルの起点からＴＥＯＳの表面への局所化されたボイドとして延在する。起点からＴＥＯＳ表面へのこの延在は、図３に断続線を用いて例示される。わかりやすくするために、延在は数個のみの欠陥について示される。ここに記載されるＳｉＯＮ層ベークが行なわれなければ、局所化されたボイドは、エレクトロマイグレーションおよび他の信頼性の問題を生じ得る。
【００２２】
図４を参照し、ＳｉＯＮ層２４への熱プロセス２の付与が示される。熱プロセス２は、図３に示すＴＥＯＳ堆積の前に、図２に示すような構造に付与される。熱プロセス２は、好ましくは、約１分間約４００℃まで基板を加熱することを含む。ベーク温度は、約３５０℃から約４５０℃の範囲であり得、ベーク時間は約３０秒から約２分の範囲である。熱プロセス２は、好ましくは、窒素またはアルゴンなどの不活性ガス環境において行なわれる。さらに、熱プロセス２は、好ましくは、１つ以上の真空弁を用いて、ＳｉＯＮ堆積チャンバとＴＥＯＳ堆積チャンバとに接続される加熱チャンバ中において行なわれるインシトゥベークである。このように、基板はＳｉＯＮ堆積とＴＥＯＳ堆積との間で室内空気に露出されない。代替的に、ベークは、反応ガスをチャンバに導入することなしに基板を加熱することにより、ＳｉＯＮ堆積チャンバまたはＴＥＯＳ堆積チャンバのいずれかにおいて行なわれ得る。しかしながら、たとえば、チャンバの壁上に堆積された材料の薄片および粒子からの汚染の可能性のために、堆積チャンバ中の基板の加熱は、典型的には、可能な範囲まで最小とされる。さらに、典型的なクラスタツール堆積システムのオペレーティングハードウェアおよびソフトウェアはしばしば、１つの基板実装位置におけるさらなる加熱ステップがすべての実装位置において繰返されなければならないように構成される。この結果、プロセスのサイクル時間が増大する可能性がある。
【００２３】
ここに記載されるプロセスに従う、図４のベークされたＳｉＯＮ層２４の上へのＴＥＯＳ層３０の堆積が図５に示される。ＴＥＯＳ層３０は、図３に示すＴＥＯＳ層２６と同様に堆積される。しかし、ＴＥＯＳ層３０は、図３のＴＥＯＳ層２６と比べて、大きく低減された数のバブル欠陥２８を有する。図５に示すバブル欠陥の低減は、図４に示す熱プロセス２の結果であると考えられる。ＳｉＯＮ層２４の加熱は、ＴＥＯＳ層３０の堆積中ＳｉＯＮ層２４の除気、およびそのような除気からもたらされ得る欠陥形成を大きく低減すると考えられる。
【００２４】
図５に示すような層間誘電体の形成の後、トランジスタのソース、ゲートおよび／またはドレインへの接続を可能とするために、開口部が誘電体にエッチングされ得る。これらの開口部は、たとえば、接着層が開口部を内張りするよう堆積され、次にタングステンが開口部を充填するよう堆積される、タングステンプラグプロセスを用いて充填され得る。その後、上にある配線層がタングステンプラグに接続し得る。代替的に、ローカル配線は、層間誘電体にトレンチをパターニングし、次にこれを上述したタングステンプラグプロセスと同様のプロセスで充填することにより、タングステン（または他の導体）プラグ材料から直接形成され得る。さらに、トランジスタの直接上に行なわれる代わりに、図２、図４および図５に示すプロセスが、先に形成された１つ以上の配線層を有する基板に付与されてもよい。次に、開口部がＴＥＯＳ／ＳｉＯＮ誘電体中に作られ、配線の上にある層と下にある層との接続を可能にするであろう。
【００２５】
図６を参照し、例示の堆積チャンバ３２の断面上面図が示される。図６に例示されるものなどの、半導体産業のための堆積チャンバは、たとえば、Novellusによって製造される。弁３４は、チャンバ３２の他のチャンバへの接続を可能として、クラスタツールを形成する。基板実装表面３６は、複数の基板、またはウェハ、実装位置（この場合には６個）を含む。断続線の矢印は、堆積のためにチャンバに入る基板によってとられる経路を示す。堆積される層の第１の部分は、第１の実装位置３８上の基板に形成される。基板は次に、層の第２の部分の堆積のために、第２の実装位置４０に移動される。第６の部分が第６の実装位置４２上の基板に堆積されるまで、このプロセスが各実装位置に対して続行し、その後基板は堆積チャンバから出される。プロセスは１つの基板について記載されたが、なお、図６に例示される堆積システムの典型的な作動中、新しい基板が第１の実装位置上に移動され、完全な堆積された層を有する基板が、堆積の各部分の後チャンバから除去される。言い換えれば、６個の基板が同時に堆積を受けることが可能であり、各基板は、チャンバ内のある堆積位置にあり、総堆積量の一部を受ける。図６には示されない典型的なチャンバの部品は、基板取扱いメカニズム、基板ヒータ、反応ガスの搬送のための配管、プラズマ生成のための電極、および１つ以上の真空ポンプを含む。６個の基板実装位置が図６のチャンバには示されるが、異なった数の位置が使用され得る。
【００２６】
図２、図４および図５のプロセスの好ましい実施例のために使用される可能性のある例示的クラスタツール配置を示す断面上面図が図７に示される。一群の基板がウェハカセット４４に積層される。カセット４４は、クラスタツールのロードロック／エントリチャンバ４８内へ、弁４６を介して装填される。弁５０は、ロードロックチャンバ４８を移送チャンバ５２に接続する。移送チャンバ５２は、カセット４４から基板を除去し、それを装着されたチャンバ中の基板実装位置に移送可能である１つ以上の基板マニピュレータ５４を含む。基板５６などの基板の下および／またはまわりに嵌るフォークとしてここに示されるが、基板マニピュレータ５４は、他の形をとり得る。たとえば、基板を掴むために真空を使用する真空ワンドが使用され得る。基板マニピュレータ５４は、基板が装着されたチャンバに出入れされ得るように、さまざまな態様での運動に対して構成される。採用される運動の形は、回転、トラックに沿う並進、より短くまたは長くなるよう伸縮することを含み得る。
【００２７】
図７に示すものなどの機器を用いてここに記載されるプロセスを行なうための手順は、図８の流れ図によって示される。流れ図の手順は、図７に示す機器の部品の参照符号を用いて、ここに記載される。基板５６上の層間誘電体の形成のためにここに記載されるプロセスを行なうために、基板は、ＳｉＯＮ堆積チャンバ６２の第１の基板実装位置６０上に弁５８を介して装填される。次に、ＳｉＯＮ層が、図６に例示されるようなチャンバを通して基板を移動させることにより、６部分において堆積される。図８に記載されるように、基板は、堆積温度まで加熱され、温度を安定化するように放置され、その後反応ガスが導入される。このプロセスは、堆積の各部分ごとに繰返される。第６の実装位置６４におけるＳｉＯＮ層の最終部分の堆積の後、基板５６はＳｉＯＮ堆積チャンバ６２から出される。
【００２８】
基板５６はその後に、弁６６を通り、加熱チャンバ７０の実装位置６８上に移動される。基板５６は次に、図４にも示されるように、約１分間約４００℃まで加熱される。加熱は、たとえば、基板が放射的に加熱されるように、チャンバ内に配置されるランプのシステムによって達成され得る。ランプ加熱システムは、典型的には、非常に急速な（数秒）加熱および冷却応答時間を提供する。加熱チャンバ７０におけるベークの後に、基板５６は弁７２を通され、ＴＥＯＳ堆積チャンバ７６の第１の基板実装位置７４上に移動される。ＴＥＯＳ堆積は、ＳｉＯＮ堆積についてと同じように、６部分において行なわれる。ＴＥＯＳ層の最終部分の堆積後、図８に示すように、層間誘電体形成プロセスが完了する。その後にエッチプロセスが行なわれ、下にあるトランジスタまたは配線への接続のために誘電体層に開口部を形成し得る。エッチプロセスは、図７のクラスタツールの一部として接続されるさらなるチャンバにおいて行なわれ得る。代わりに、基板は、さらなる処理のために別個のチャンバに移動されなければならないかもしれない。以上に図６の記載において指摘したように、第１の実装位置が空くや否や、新しい基板が典型的には各チャンバに導入され、そのため任意の所与の時間において複数の基板がプロセスを通過することが注目されるべきである。あるチャンバ内で生じるプロセスがその後に使用されるチャンバ中のプロセスと異なった時間の量がかかる場合には、チャンバ中の利用可能なスペースを待っている間基板が「溜まる」、製造シーケンスの点があるかもしれない。この場合には、基板は、既存のあるチャンバの後であって入ってくる別のものの前に、たとえばカセットに一時的に保管されてもよい。図６の場合のように、基板ヒータ、反応ガス配管、プラズマ生成のための電極、および真空ポンプを含む実際のクラスタツールのいくつかの局面は、図７に示されない。
【００２９】
３．産業上の利用可能性
この発明は、これに限られるものではないが、集積回路製造の分野を含む多数の産業上の用途のために好適である。上の開示に従って、集積回路の製造は、ＴＥＯＳ／ＳｉＯＮ層間誘電体を形成する方法を提供することにより実施される。さまざまな局面のさらなる変形および代替の実施例が、この説明に鑑み当業者には明らかであろう。たとえば、ここに記載されるクラスタツールおよび堆積チャンバとは別の機器が、ここに記載されるプロセスを実施するのに使用され得る。使用される可能性のある堆積チャンバの他のタイプは、水平管ＬＰＣＥＤ反応炉を含む。さらに、ここに記載される層間誘電体形成は、バイポーラ集積回路などの、ＭＯＳトランジスタを含まない回路に適用可能であり得る。前掲の特許請求の範囲は、そのような変形および変更のすべてを含むものであると解釈され、したがって明細書および図面は、制限的な意味ではなく例示的なものとしてみなされるべきことが意図される。
【図面の簡単な説明】
【図１】  トランジスタが、ゲート導体および一対の誘電体側壁スペーサを有するゲート構造と、ゲート誘電体と、ゲート導体および側壁スペーサの両方に自己整合されたソースおよびドレイン不純物分布と、ソース、ドレインおよびゲート導体の上表面上のシリサイド領域とを含む、トランジスタが上に形成される半導体基板を含む半導体トポグラフィの部分的断面図である。
【図２】  窒化酸化シリコン層が、図１のトランジスタ形成の後に、トランジスタの上に堆積される、半導体トポグラフィの部分的断面図である。
【図３】  ＴＥＯＳ層が窒化酸化シリコン層の上に堆積され、複数のバブルおよび／またはボイド欠陥が、図２の窒化酸化シリコン堆積の後にＴＥＯＳ層内に形成される、半導体トポグラフィの部分的断面図である。
【図４】  図２の窒化酸化シリコン堆積の後に、窒化酸化シリコン層がＴＥＯＳ層の堆積の前に加熱される、ここに記載されるプロセスに従う半導体トポグラフィの部分的断面図である。
【図５】  ＴＥＯＳ層がベークされた窒化酸化シリコン層の上に堆積され、図４の加熱の後に、大きく低減された数のバブル欠陥がＴＥＯＳ層の上表面に形成される、半導体の部分的断面図である。
【図６】  例示的堆積システムの基板実装位置配置を示す断面の上面図である。
【図７】  互いに接続されかつ外の雰囲気から隔てられる、ＳｉＯＮ堆積チャンバ、加熱チャンバおよびＴＥＯＳ堆積チャンバを有する例示のクラスタツールの配置を示す断面の上面図である。
【図８】  ここに記載されるプロセスの実施例のためのプロセスシーケンスの流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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