(57)【特許請求の範囲】
【請求項１】
ＭＯＳデバイスを製造する方法であって、
第１の型の不純物が導入された基板を与えるステップと、
前記基板上にフォトレジストを形成し、前記フォトレジストの上方にドレイン注入マスクを配置するステップと、
前記ドレイン注入マスクのパターンに従って前記フォトレジストを重合し、重合されないフォトレジストを除去するステップと、
フォトレジストの間隙から露出した前記基板の上で、選択ドレイン領域に第１の型の不純物イオンを衝撃させることで不純物領域を形成するステップと、
前記不純物領域の端部と重なるように１対の長く延びたエッジの間で規定される幅を含むポリシリコンストリップを形成するステップと、
前記基板上にフォトレジストを形成し、前記フォトレジストの上方にソース注入マスクを配置するステップを含み、前記ドレイン注入マスクは、前記ソース注入マスクを反転させたものであり、
前記ソース注入マスクのパターンに従って前記フォトレジストを重合し、重合されないフォトレジストを除去するステップと、
前記不純物領域の形成の後に、フォトレジストの間隙から露出した前記基板の上で、選択ソース領域に第２の型の不純物イオンを衝撃させるステップと、
残りのフォトレジストを除去し、前記ポリシリコンストリップの両側のソース領域およびドレイン領域に対して、前記選択ドレイン領域にイオンを衝撃させるステップよりも多くのドーズ量で、かつ第２の型の不純物イオンを、前記基板上の複数のソース／ドレイン領域に衝撃させるステップとを含む、方法。
【請求項２】
アライメント線が前記エッジと平行して前記ストリップに沿って延び、前記アライメント線は、前記１対のエッジの中間点に位置する、請求項１に記載の方法。
【請求項３】
前記ソース／ドレイン領域は、フィールド酸化物領域で境界付けられている、請求項１に記載の方法。
【請求項４】
電気的にプログラム可能なトランジスタを形成するために、選択ソース領域にイオンを衝撃させるステップに先行して、前記ポリシリコンストリップの直上に、別のポリシリコンストリップを距離を隔てて配置するステップをさらに含む、請求項１に記載の方法。
【請求項５】
電気的にプログラム可能なトランジスタを形成するために、別のポリシリコンストリップが、前記ポリシリコンストリップの上方に距離を隔てて配置される、請求項１に記載の方法。
【請求項６】
前記イオン衝撃ステップの各々は、前記基板に対して実質的に垂直な角度で、前記第２の型の不純物のイオンを前記基板に方向付けるステップを含む、請求項１に記載の方法。
【請求項７】
金属化層を前記ドレイン領域に接触させるステップをさらに含み、前記金属化層はメモリセルのアレイ内のビット線を含む、請求項１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の分野】
本発明は金属酸化物半導体（ＭＯＳ）の製造に関し、特に、チャネル領域に延びるドレイン側注入領域を有するＭＯＳデバイスを製造するための、ある改良法に関する。
【０００２】
【関連技術の背景】
最近の半導体製造における進歩により、レイアウトが高密度の超大規模集積（ＵＬＳＩ）回路が実現可能となってきている。回路の集積度がさらに高くなるにつれ、ポリシリコンゲート領域の臨界寸法は非常に小さくなっている。ゲートの長さが多くの場合は１ミクロンを下回る回路が製造されているが、０．５ミクロンを下回る場合もある。
【０００３】
モノリシック回路が、できるだけ多くの能動および受動デバイスを収容するためには、臨界寸法を縮小することが重要である。より小さな臨界寸法にしばしば関連する、有害な影響を制御することもまた重要である。一般的に、より小さな臨界寸法は、いわゆる“短チャネル効果”をもたらす。たとえば、１番目に、チャネルの長さが減少するにつれて、電界電荷が短チャネル領域を反転させる機会が増す。そのような場合、より短いチャネルの効果は、ＭＯＳデバイスのしきい値電圧の著しい減少をもたらすことがある。２番目に、チャネルが短い（すなわちソースとドレイン領域との間が非常に近接している）ために、トランジスタが完全にオフであるべきときにチャネルリークが発生することもある。すべてのトランジスタは何らかの形のリークを示すが、短チャネルトランジスタに関連するサブスレショルドリークが非常に大きくなり、回路の電源の多大な電力消費につながる可能性がある。３番目に、ソースおよび基板に相対して比較的小さな電圧がドレインに加えられたとき、ドレイン領域が、近くに位置するソース領域にパンチスルーすることもあり得る。パンチスルー現象はしばしば“降伏電圧”（ＢＶＤＳＳ）と呼ばれるが、これについての文献はたくさんあり、短チャネルトランジスタにおいては特に著しい。上記問題は、短チャネル効果に関連する多くの問題のごく一部であり、それもすべて当業者には周知である。
【０００４】
短チャネル効果を克服しようとして、多くの研究者や半導体製造業者は、“大角度注入”と呼ばれる、ある周知の技術を利用する。大角度注入（ＬＡＩ）は、不純物領域を、ソースまたはドレインとは逆の型の不純物をチャネル内に部分的に注入することにより、ソース領域とドレイン領域との間およびチャネル内の電荷移動度を低減または阻止するものである。ＬＡＩでは、不純物が、基板の上面に対し約４５°の非垂直角度で注入されることが必要である。ＬＡＩは、図１４に示されるように、ポリシリコンが形成され、パターニングされた後に行なわれる。ソースまたはドレイン領域１２と逆の型の不純物のＬＡＩ注入（すなわち基板と同じ不純物の型）は、ポリシリコン１４の外側のエッジの内側に、横方向にＬの距離で基板１０に入込むことができる。
【０００５】
ＬＡＩ技術では、活性ＭＯＳデバイスのドレイン側、ソース側または両側からチャネル注入を行なうことができる。図１４で示されるように、ＬＡＩ注入は、たとえば、ソース側がフォトレジスト１６によりマスクされていると、ドレイン側のみに行なわれる。フォトレジストを設け、活性領域内のフォトレジストの一部を選択的に除去するには、マスキングステップがさらに必要である。またさらに、ＬＡＩでは、方向性が非垂直なので、基板に対して独自の角度で、特別の注入器が設置されることが必要である。さらに、基板または注入器は、不純物が１組のドレイン（またはソース）１２にポリシリコン１４の部分の下方で注入されるたびに、再び方向付けをしなければならない。図１４で示されるように、ドレイン側の注入が必要ならば、図示されるように、両方のドレイン領域に注入するためには、ウェーハが注入器に対し、再び方向付けられねばならない。多くの場合、４つの可能なドレイン側注入位置すべてを達成するために、ウェーハを４つの異なる位置にごとに方向付けることが必要である。
【０００６】
図１５に示されるように、臨界寸法が非常に小さくなるときに起こる、ＬＡＩ技術に関連するさらなる問題が明らかにされる。臨界寸法が特定の大きさ（たとえば０．５ミクロン）よりも小さくなると、ポリシリコン１４の上にあるフォトレジスト１６の形状では、そのポリシリコン１４の下方へ、この注入の角度では注入はできないだろう。あるデバイスのソースの上にあるフォトレジスト１６は、近接するデバイスのドレイン内に導入されることが意図されていた不純物を吸収することもあり得る。
【０００７】
上に述べられ、図１４および図１５に示された問題は、すべてのＬＡＩ技術に発生する。チャネルのソース側のみに注入するときには、またさらなるマスキングステップとパターン化されたフォトレジストとが必要である。ソース側およびドレイン側両方への注入が可能であっても、ＣＭＯＳデバイスの製造ではＰ−チャネルデバイスからＮ−チャネルデバイスを塞ぐか、またはマスクするためには、さらなるマスキングステップがなお必要である。こうして、マスキングステップおよび関連するアライメントの問題は、注入器または基板の再方向付けの問題と同様に、上記の短チャネル問題を克服する上で、ＬＡＩの利点を減ずるものである。
【０００８】
【本発明の概要】
上に概説された問題は、本発明の改良されたドレイン側またはソース側チャネル注入技術により、大部分は解決される。すなわち、ここにおけるチャネル注入プロセスは、短チャネル効果を相殺するために、ソースおよびドレイン領域内とは逆の型の不純物をチャネル領域に注入する上での利点を達成する。このプロセスは、非垂直の角度での注入を行なわないので、フォトマスキング、リソグラフィ、アライメントおよび注入器−基板の再方向付けの問題を避けるものである。さらに、このプロセスは、臨界寸法０．５ミクロン以下の微細形状および回路によく適合している。しかもさらに、本発明のプロセスは、基板に対して垂直の角度で注入するための、既にあるマスクを利用する、フォトリソグラフィの標準的な方法の範疇内のものである。本発明のプロセスは、ＥＰＲＯＭ、フラッシュＥＰＲＯＭまたはＥＥＰＲＯＭ型トランジスタのような、電気的にプログラム可能なトランジスタが使用される場合において、チャネル領域内のドレイン側注入によく適している。さらには、ソース、ドレインまたはソース側およびドレイン側注入は、標準的ＰＭＯＳまたはＮＭＯＳ  ＦＥＴデバイスに対して行なうこともできる。そういうわけで、本プロセスは、ＭＯＳデバイスを有するいかなるメモリアレイ領域または論理領域内のどの短チャネルデバイスを形成する上にも使用可能である。
【０００９】
概して、本発明は、第１の型の不純物が中に導入された基板を与えるステップを含む、ＭＯＳデバイスの製造法を意図する。同じ第１の型の不純物を有するドレイン領域を基板に形成することができ、このドレイン領域は横方向からの境界線により境界付けられる。境界線は、ドレイン領域内の測定可能な量の不純物を、基板内の不純物から分離する。次に、ポリシリコンストリップは、基板上に設けられる。このストリップは、実質的には境界線の選択部分上に平行に延在す。第２の型の不純物は、ドレイン領域のみに導入されるドーズ量よりも多くのドーズ量で、ソース領域およびドレイン領域に注入される。ソース領域およびドレイン領域は、セルフアライメント（自己整合）技術に従って、ポリシリコンストリップの両側に注入される。
【００１０】
ポリシリコンストリップは、ポリシリコンの層を一面に覆うように形成し、その層の選択部分を除去することにより設けられる。各ストリップは、１対の長く延びたエッジにより規定される幅を含む。アライメント線は、境界線の選択部分と整合し、かつその境界線の選択部分に対して上方にまさに垂直方向に距離を隔てるように、エッジと平行にストリップに沿って延びる。アライメント線は、好ましくは、ポリシリコンがまさに境界線の上で幅を持つようにストリップの両エッジの中間点にある。
【００１１】
ドレイン領域は、フォトレジストを基板の上に形成し、ドレイン注入マスクをフォトレジストの上方に設けることにより、注入される。フォトレジストは、ドレイン注入マスクのパターンに従って重合され、重合されないフォトレジストは除去され、フォトレジストの隙間から露出した基板へのイオンボンバードメント（イオン衝撃）が可能になる。ソース／ドレイン注入ステップは、基板の上にフォトレジストを形成するステップと、ソース注入マスクをフォトレジストの上方に設けて、フォトレジストの選択部分を重合し、重合されない部分を除去するステップとを含む。それから、選択されたソース領域に対応するフォトレジストの隙間には、イオンボンバードメントを施すことができる。その後、残りのフォトレジストは除去され、基板上のすべての活性領域（たとえばソース領域およびドレイン領域双方）でのイオンボンバードメントが可能となる。こうして、ソース／ドレイン注入のステップでは、ソース領域およびドレイン領域両方に多くのドーズ量で注入する前に、ソース領域に少しのドーズ量で注入することが必要である。ドレイン注入マスクは、選択部分でソース注入マスクを反転させることにより、簡単かつ便利に形成できることが重要である。ドレイン注入マスクは、こうして、通常は従来のセルフアライメント技術において用いられるソース注入マスクから形成される。
【００１２】
電気的にプログラム可能なトランジスタを形成するために、２番目のポリシリコンストリップは、ソース／ドレイン注入ステップに先行して、第１のポリシリコンストリップの上方で間隔を有するように設けられる。メモリセルのアレイ内のビット線を形成するために、金属化層がドレイン領域に接するようにして加えることができる。そのようなわけで、追加されたポリシリコンストリップおよびビット線は、メモリアレイ構成に非常に適している。しかし、非メモリへの応用も実現可能である。
【００１３】
本発明のその他の目的および利点は、次の詳細な説明を読み、添付の図面を参照すると明らかになるであろう。
【００１４】
本発明は様々な変形や代替形が適用されるが、特定の実施例が図面により例示され、詳細に述べられる。しかしながら、図面や詳述は、本発明を、開示された特定な形式に限定することを意図するものではなく、反対に、その意図は、前掲の特許請求の範囲に規定された本発明の精神と範囲内でのすべての修正、等価物および代替形をカバーすることを意図することが、理解されるべきである。
【００１５】
【本発明の詳細な説明】
図１は、本発明に従って形成されたＭＯＳデバイスを有する半導体チップ２０の上面を図示する。ＭＯＳデバイスはアレイ内でパターン化され、メモリブロック２２内に配置および／または論理制御ブロック２４内に形成することができる。ＭＯＳデバイスは、アレイ２２内に形成されれば、ＥＥＰＲＯＭ、ＥＰＲＯＭまたはフラッシュＥＰＲＯＭといった電気的にプログラム可能なトランジスタを含むことが可能である。ＥＰＲＯＭのプログラムおよび消去の機能は、（１）フローティングゲートトンネル酸化物、（２）集合ポリ（textured poly ）、（３）金属酸窒化物シリコン（ＭＮＯＳ）、および（４）ＥＰＲＯＭトンネル酸化物（ＥＴＯＸ）といった周知の技術を用いて達成できる。フローティングゲートトンネル酸化物、集合ポリ、およびＭＮＯＳ技術の比較は、『国際電子デバイス会議  技術ダイジェスト』（Int´l Electron Devices Meeting Tech. Digest ）（１９８６）のｐｐ．５８０−５８３に掲載された、Ｓ．ライ（S. Lai）等による、「現代に普及するＥ2 技術の比較および傾向」（ Comparison and Trends in Today´s Dominate E2 Technologies）の中で述べられている。ＥＴＯＸ製造の原理はまた周知であり、『電子コンポーネントニュース』（Electronic Component News ）（１９８８年１１月）のｐｐ．１６７−１６９に掲載された、Ｋ．ロビンソン（K. Robinson ）による、「耐久性がフラッシュの未来を有望にする−−マスクストレージに代替可能なものとしてのメモリ」（Endurance Brightens the Future of Flash -- Memory as a Viable Mask-Storage Alternative）の中で述べられている。
【００１６】
ＥＰＲＯＭデバイスが、フローティングトンネル酸化物、集合ポリ、ＭＮＯＳまたはＥＴＯＸ技術に従って形成されるか否かにかかわらず、プログラム可能なトランジスタの高密度のアレイの中に、フローティングゲート、制御ゲート、トンネル領域などを作るために数多くのリソグラフィステップが必要である。図２に示されるように、アレイ２２内のプログラム可能なトランジスタ２６は、ロウデコード３０に接続されたワード線２８により制御される。各トランジスタ内に蓄積された情報は、コラムデコード３４に各々が接続されたビット線３２を介して、読取または書込ができる。
【００１７】
ワード線２８およびビット線３２は、互いに近接するように形成され、ミスアライメントの誤差はほとんど許されない。上層のポリシリコンに対するフィールド酸化物のミスアライメントにしばしば関連するバーズビークの延在によるいかなるミスアライメントも克服しようとして、最近の進歩により、ソース領域のセルフアライメントに至ったが、これは、アリマ（Arima ）等への米国特許第５，１０１，２５０号（ここに引用により援用される）およびタン（Tang）等への米国特許第５，１２０，６７１号（ここに引用により援用される）の中で述べられている。タン等の中で述べられたセルフアライメントソース技術は、２列のトランジスタの間の単一連続ソースの形成を可能にする。連続ソースは、マスキングエッジとしてワード線エッジを用いて容易に形成される。ポリシリコンワード線２８に垂直に延びるフィールド酸化物は、エッチング除去されて、連続して電源に接続されたソース領域を形成する。図３を参照して、連続するソース領域３６が、１対のポリシリコンワード線の間に示されている。フィールド酸化物領域３８は、セルフアライメントソース技術を用いてソース領域のフィールド酸化物を除去することにより、ポリシリコン２８の内側のエッジで終結している。チャネル領域が、フィールド酸化物３８の間でワード線２８の下にある。ＥＰＲＯＭの実施例では、フローティングゲート４０は、チャネルと、その上にあるワード線２８との間に設けられる。
【００１８】
フローティングゲートトンネル酸化物のプロセスでは、プログラミング（電子をフローティングゲートに移動させること）が、コントロールゲートまたはワード線２８をバイアスすることにより達成され、一方、消去（電子をフローティングゲートから排出すること）が、ドレインをバイアスすることにより達成される。電子の転送は、ドレインをフローティングゲートから分離する薄いトンネル酸化物を通して達成される。トンネル酸化物は一般的には、ドレインの上でより厚いゲート酸化物に隣接する小さな領域のみに存在する。したがって、フローティングゲートトンネル酸化物技術では、デバイスのプログラムおよび消去を可能にするために、ドレインが、フローティングゲートの下方にある距離を隔ててチャネル領域内に延在することが重要である。
【００１９】
図１４および図１５の先行技術による設計に示されるように、チャネル領域内の横方向からのドレイン注入は、ＬＡＩ技術により可能となる。ソースおよびドレインと逆のドーパントをドレイン側に注入して拡散することにより、短チャネル効果を上記のように最小限にすることができる。上に述べた理由のため、ＥＥＰＲＯＭまたはＥＰＲＯＭデバイスに対するドレイン側注入の利点は明らかである。しかし、ドレイン側注入、ソース側注入、またはドレイン側およびソース側注入が、非プログラマブルデバイス（または標準ＭＯＳ  ＦＥＴ）に対して、下記のようにして達成され得ることも明らかである。
【００２０】
図４〜図１２を参照して、本発明に従うドレイン側チャネル注入を行なうために、様々な処理ステップが示されている。この処理ステップは、単に例示であり、簡潔化のために、可能な多くの処理ステップのうちのほんのわずかのみが示されている。数多くの変形および中間ステップが、同じ結果を生むために採用されるであろうことは、当業者にも既知であろう。図４から始めて、ドレイン注入マスク４４が、基板４８の上面の上に配置されたフォトレジスト４６にドレイン用開口部を形成するために用いられる。フォトレジストが、ドレインマスク４４に従って適切にパターン化されると、Ｐ型の不純物は、実質的に垂直な角度（垂直に対して±７°）でＰ型の基板内に導入するか、またはその代わりとして、Ｎ型の不純物が、実質的に垂直な角度（垂直に対して±７°）でＮ型の基板内に導入することができる。適切なＰ型不純物はＢ+ またはＢＦ2 + を含み、適切なＮ型不純物はＰ+ を含む。ホウ素または二フッ化ホウ素に対する注入ドーズ量は、一般的に、注入エネルギーがおよそ４６ｋｅＶのとき、０．５×１０12−２．０×１０13ａｔｏｍｓ／ｃｍ2 の範囲内である。リンに対する注入ドーズ量は、注入エネルギーがおよそ５０ｋｅＶのとき、一般的に、およそ１．０×１０12−２．０×１０13ａｔｏｍｓ／ｃｍ2 の範囲内である。ドレイン領域４２への注入は、図５に示されるように、ＬＡＩ技術に似た方法でデバイスの性能を改良するのに必要な、基板と同じ型の不純物がわずかにドープされた領域を提供する。
【００２１】
図６に示されるように、わずかにドープされたドレイン領域４２が形成された後、ゲート酸化物５０は基板４８の上に成長させられ、ポリシリコン層５２はゲート酸化物５０の上に形成される。上に述べたように、ゲート酸化物５０は、ＥＴＯＸ技術に従い構成されるか、または、その代わりとして、トンネル酸化物技術のように、ドレイン領域の近くに厚みの異なる薄いトンネル酸化物を有することもあり得る。ポリシリコンが配置された後、ポリシリコンエッチマスク５４がポリシリコン５２の上方に設けられ、ポリをエッチし、基板４８の上のポリシリコン５２にパターンを形成する。パターン化されたポリシリコン５５は、標準ＭＯＳトランジスタのゲートまたはＥＰＲＯＭもしくはＥＥＰＲＯＭデバイスのフローティングゲートを含む。ＥＰＲＯＭまたはＥＥＰＲＯＭデバイスが形成されることになれば、第２のポリシリコン領域またはワード線２８が、図３および図９に示されるように、フローティングゲート４０の上方で直接パターン化される。フローティングゲート４０は、チャネル領域の上方にのみ延び、フィールド酸化物領域３８内にわずかに重なるが、一方、コントロールゲート２８はアレイ全体に延び、ワード線を構成する。
【００２２】
ドレインマスク４４とポリシリコンマスク５４とは、境界線５６に重なるパターン化されたポリシリコン５５を形成するために互いに厳密に整合されることに注目することが重要である。境界線は、ドレイン４２に注入された不純物の大部分（たとえば９０％）と、基板４８内に既に存在する不純物との間を、横方向から分離する点として、ここでは定義付けられる。パターン化されたポリシリコンストリップ５５は、図８で示されるように、１対の長く延びたエッジ５８Ａと５８Ｂとの間で規定される幅Ｗをもつ。アライメント線６０は、エッジ５８Ａと５８Ｂとに平行で、ポリシリコンストリップ５５の長さに沿って延びている。アライメント線６０は、境界線５６と整合しており、また、境界線に対して上方にまさに垂直方向に距離を隔てている。簡単に理解されるだろうが、ポリシリコンストリップ５５は、境界線５６の選択された部分または長さのみに平行に延びる。こうして、チャネル領域に近接するドレインの境界領域では、ポリシリコンストリップ５５は、境界線５６の選択部分（またはチャネル領域内のドレイン４２の境界の選択部分）と整合するアライメント線６０を含む。したがって、ポリシリコンストリップ５５は、ドレイン側注入がチャネル領域の上に“重なる”構成で配置されることを確実にするために、注意が払われねばならない。アライメント線６０は、ポリシリコン５５の中心近くで、エッジ５８Ａと５８Ｂとから等しい距離に位置するように選択されることが好ましい。しかし、ポリシリコン５５とドレイン側注入領域４２との間に重なる部分が存在したままで、中心線の中心から、わずかな偏移が発生し得る。たとえば、臨界寸法０．５（ポリシリコン５５の幅）を有するデバイスでは、境界線５６は外側のエッジ５８Ａから内側のエッジ５８Ｂの方向に０．２５ミクロン延びることがあり得る。
【００２３】
図９〜図１１を参照して、ソース注入マスク６２は、フォトレジスト４６をパターニングするために用いられ、図１０に示されるように、そのパターニングされたフォトレジスト４６はソース領域に不純物を注入するために用いられる。ソース領域６４は、ドレイン注入領域４２とは反対に、基板４８と逆の極性にドーピングされる。ソース領域６４の注入には、低い注入ドーズ量が用いられる。特に、Ｐ型基板内のリンの注入ドーズ量は、２．５×１０14ａｔｏｍｓ／ｃｍ2 を超えてはならない。反対に、Ｎ型基板内のホウ素の注入ドーズ量は、５．０×１０14ａｔｏｍｓ／ｃｍ2 を超えてはならない。エッチングされたセルフアライメントソース領域内のリンまたはホウ素の軽度のドーピングは、引続いて注入され、大量にドーピングされたソース領域の接合破壊を改良するために用いられる。セルフアライメント領域に注入されたリンおよびホウ素は、基板４８内の約０．１ミクロンの深さで最高の濃度を示す。真のソースおよびドレイン領域は、図１２に示されるように、後で注入され、導電性の高い領域を形成する。リンを２回拡散注入するだけよりも、ソース領域内に予め導入されたリン原子に対してヒ素原子を注入する方がより高い導電性を達成することができる。ソースの導電性のためのヒ素原子は、例示のＰ型基板に対し、参照番号６６で示されている。ホウ素または二フッ化ホウ素は、例示のＮ型基板に対し、用いることができる。一般的には、熱サイクル（熱処理）がソースおよびドレイン注入６６に先行して行なわれる。図１１に示されるように、熱サイクルは、ソース領域およびドレイントンネル領域を与えるために用いられるが、たとえばもし、フローティングゲート４０の全体と基板４８の上面との間に延在するトンネル酸化物が存在するように、ＥＴＯＸ技術が用いられるなら、図１１に示される熱サイクルまたはドライブインステップは、必ずしも多くのＥＰＲＯＭ製造プロセスにおいては必要ではなく、したがって、省略することができる。
【００２４】
図１２は、上に重なる金属化層用の導電領域（すなわちドレイン４２／６６へのビット線コンタクトとソース６４／６６へのＶｓｓコンタクト）を形成するための注入を、ソースおよびドレイン領域とともに図示する。図１２は、図３の線Ａ−Ａに沿った断面図であり、注入領域６４と６６とから形成された共有ソース３６を有して隣接する１対のＥＰＲＯＭセルを含むＥＰＲＯＭ領域の開発段階の後半を示す。図１３は、図３の線Ｂ−Ｂに沿った断面図を図示する。分離されたビット領域に対して読取りと書込みを行なうために、フィールド酸化物３８を用いて隣接するセルを互いに分離する。したがって、ドレイン４２は、隣接するセルのドレインからは分離させられるが、ソース領域３６は連続性を持ったままである。
【００２５】
チャネル領域へのドレイン側注入は、図１２に示されるように、プログラム可能なトランジスタに対して達成されることが理解され、ドレイン側注入は、図１６に示されるように、標準ＭＯＳトランジスタ（非メモリタイプトランジスタ）に対して達成されることもまた理解される。図４〜図８で示される処理の流れと同様に、標準ＭＯＳトランジスタは、拡散の横方向の境界線、またはポリシリコンストリップ５５の下のチャネル領域内で延びる境界線５６を有して形成されることが可能である。ドレインマスク４４とソースマスク６２とを逆にし、ドレイン側よりもソース側を先に注入することにより、チャネル領域へのソース側注入が達成されることがまた理解できる。したがって、ドレイン側注入、またはソース側注入、または両方の注入が、標準ＭＯＳデバイス内で利用できる。しかし、もしＥＰＲＯＭまたはＥＥＰＲＯＭデバイスが形成されるなら、上記の理由により、ドレイン側注入が好ましい方法である。ＭＯＳデバイスに対しては、それほど制限されないが、ドレイン側注入が好ましい。
【００２６】
図１７を参照して、コアメモリ領域２２が、制御論理領域２４と同様に、構造形成に先行して、チャネル領域内のしきい値注入を受けることが理解される。コアメモリ領域２２に対するしきい値注入は、注入を防ぐために制御論理領域２４をレジストでカバーすることで達成される。同様にして、領域２２は、領域２４に注入されたときにカバーされる。すなわち、コアマスク７２は、コア領域２２を開けるが、制御領域２４を塞ぐ。制御マスク７４は、制御領域２４を開けるが、コア領域２２を塞ぐ。メモリアレイ２２内のドレイン注入マスク４４が、ドレイン側注入を可能にすることが、また理解される。同様にして、ドレインまたはソース注入マスク６８が、標準ＭＯＳトランジスタのどちらかの領域へ選択的に注入を行なうために制御領域２４内に形成される。
【００２７】
ソース注入マスク６２が、ドレイン注入マスク４４だけでなく、ソース／ドレイン注入マスク６８を反転させ（のネガをとる）、それらのマスクをコアマスク７２と制御マスク７４とにそれぞれ“代替する”ことにより簡単かつ直ちに形成されることが、図１７より認識できる。その結果生じるマスクまたはソースマスク６２が、ハッチングされた形で図１８に示されている。ソースマスク６２は、コア領域またはアレイ領域５２内のＶｓｓ連続領域に、制御論理領域２４内のソース（またはドレイン）領域と同様に注入するのに非常に適している。こうして、ソースマスク６２は、ドレインマスク４４から直ちに形成され、図９〜図１０で示される処理ステップに容易に組込まれる。逆に、図４〜図８で説明された処理の流れで示される本発明の利点を達成するためにドレインマスク４４は標準ソースマスク６２から直ちに形成される。特定的には、コアマスク７２に代替されたソースマスク６２のネガは、コア領域のみの中に、ドレインマスク４４を形成するであろう。
【００２８】
本発明は、ＥＰＲＯＭまたはＥＰＲＯＭメモリデバイスと同様、標準ＭＯＳ（ＰＭＯＳ、ＮＭＯＳ、ＣＭＯＳ）技術に応用可能だと考えられていることが、この開示の恩恵を受ける当業者には認識されるだろう。ＥＰＲＯＭまたはＥＥＰＲＯＭメモリデバイスは、セルフアライメントソース領域を有して達成され、ドレインマスクは、セルフアライメントソース領域を達成するために用いられるソースマスクから、直ちに形成される。さらには、ここで示され説明された本発明の形式は、現在好ましい実施例としてとらえられることが理解される。様々な変形および変更が、前掲の特許請求の範囲で述べられた本発明の精神と範囲から逸れることなく、各処理ステップに加えられることは、当業者には明らかであろう。前掲の特許請求の範囲は、そういった変形および変更すべてを含み、したがって、明細書および図面は、限定の意味よりもむしろ例示の意味において考察されることを意図するものである。
【図面の簡単な説明】
【図１】本発明に従ってメモリアレイおよび制御回路を実施する、半導体チップの上面図である。
【図２】本発明に従う、プログラマブルメモリアレイの一部分の概略図である。
【図３】本発明に従って形成された、プログラマブルメモリアレイの中心領域の一部分の上面図である。
【図４】本発明に従う処理ステップの、図３の線Ａ−Ａに沿った断面図である。
【図５】本発明に従う処理ステップの、図３の線Ａ−Ａに沿った断面図である。
【図６】本発明に従う処理ステップの、図３の線Ａ−Ａに沿った断面図である。
【図７】本発明に従う処理ステップの、図３の線Ａ−Ａに沿った断面図である。
【図８】本発明に従う処理ステップの、図３の線Ａ−Ａに沿った断面図である。
【図９】本発明に従う処理ステップの、図３の線Ａ−Ａに沿った断面図である。
【図１０】本発明に従う処理ステップの、図３の線Ａ−Ａに沿った断面図である。
【図１１】本発明に従う処理ステップの、図３の線Ａ−Ａに沿った断面図である。
【図１２】本発明に従う処理ステップの、図３の線Ａ−Ａに沿った断面図である。
【図１３】本発明に従う、図３の線Ｂ−Ｂに沿った断面図である。
【図１４】従来の大角度注入技術に従う、ドレインまたはソース側注入を示す断面図である。
【図１５】従来の大角度注入技術に従う、小さな臨界寸法でのドレインまたはソース側注入の断面図である。
【図１６】本発明に従う、ＭＯＳデバイス内のドレインまたはソース側注入を示す断面図である。
【図１７】本発明に従う、ソース注入マスキング領域としきい値調節マスキング領域とともに図１を示す上面図である。
【図１８】本発明に従う、反転ソースマスキング領域としきい値調節領域との組合せにより形成される、ドレイン注入マスキング領域を有する図１の上面図である。
【符号の説明】
４２  ドレイン領域
４４  ドレイン注入マスク
４６  フォトレジスト
４８  基板
５２  ポリシリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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