(57)【特許請求の範囲】
【請求項１】
半導体デバイスから出力される位相調整用信号と外部から与えられる第１のクロックとが所定の位相関係となるように第２のクロックを生成して出力する位相調整回路と、
前記半導体デバイス内に設けられ、前記第２のクロックから前記位相調整用信号を生成する出力回路と、
前記半導体デバイス内に設けられ、前記第２のクロックに同期してデータを出力するデータ出力回路と
を有することを特徴とするモジュール。
【請求項２】
複数の半導体デバイスと、
該複数の半導体デバイスのうちの第１の半導体デバイスから出力される位相調整用信号と外部から与えられる第１のクロックとが所定の位相関係となるように第２のクロックを生成して各半導体デバイスに出力する位相調整回路と、
前記複数の半導体デバイス及び位相調整回路を搭載する配線基板とを有し、
前記第１の半導体デバイスは前記第２のクロックから前記位相調整用信号を生成する出力回路と、前記第２のクロックに同期してデータを出力するデータ出力回路を有することを特徴とするモジュール。
【請求項３】
前記モジュールは、前記配線基板上に設けられ、前記位相調整用信号を外部に出力する端子を有することを特徴とする請求項２記載のモジュール。
【請求項４】
前記第１の半導体デバイスを含む各半導体デバイスは同一の回路構成を有し、前記第１の半導体デバイスの出力回路のみに外部から所定の指示を与えて前記位相調整用信号を生成させることを特徴とする請求項２又は３項記載のモジュール。
【請求項５】
前記各半導体デバイスの出力回路は、前記第２のクロックを遅延させるプログラム可能な遅延回路を具備することを特徴とする請求項２又は３記載のモジュール。
【請求項６】
請求項１乃至５のいずれか１項記載の複数のモジュールと、
該モジュールを搭載する配線基板と、
各モジュールが出力する位相調整用信号の負荷となるダミー出力負荷配線と
を有することを特徴とするシステム。
【請求項７】
請求項１乃至５のいずれか１項記載のモジュールにおいて、
前記半導体デバイスは、第１の外部クロックを受信して第１の内部クロックを生成する第１のバッファと、
第２の外部クロックを受信して第２の内部クロックを生成する第２のバッファと、
前記第１の内部クロックに同期して入力データを取り込む入力バッファと、
前記第２の内部クロックに同期して出力データを出力する出力バッファと、
前記第２の内部クロックに同期して位相調整用信号を出力する出力回路と
を有することを特徴とするモジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体デバイスを回路基板上に搭載したモジュール、及びモジュールを含むシステムに関し、特に、半導体装置の出力データのタイミングを外部クロックと一致させる技術に関する。
【０００２】
【従来の技術】
従来から、複数の半導体装置を回路基板上に搭載してモジュールを構成することが行われている。例えば、複数の半導体記憶装置（メモリデバイス）を回路基板に搭載してメモリモジュールが構成される。
【０００３】
図１は、従来のメモリモジュールの一例（従来例１）を示すブロック図である。図示のメモリモジュール１０は配線基板１５０を有する。配線基板１５０上には、メモリデバイス（半導体記憶装置）１００〜１０７、ＰＬＬ回路（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：ＰＬＬ）回路１１、各メモリデバイス１００〜１０７に対応して設けられた複数のデータ入出力端子ＤＱ、及びクロック入力端子ＣＬＫが設けられている。メモリモジュール１０は、データ入出力端子ＤＱを介して複数ビットのパラレルデータを入出力し、クロック入力端子ＣＬＫを介して外部からクロックを受け取る。
【０００４】
各メモリデバイス１００〜１０７は、データ入出力端子ＤＱに接続されたデータ入出力端子ＤＱ＊を介してデータ信号ＤＱを入出力する。
【０００５】
外部からのクロックは、クロック入力端子ＣＬＫを介してＰＬＬ回路１１に与えられる。ＰＬＬ回路１１が出力するクロックは、各メモリデバイス１００〜１０７のクロック入力端子ＣＬＫ＊に供給される。ＰＬＬ回路１１は、メモリモジュール１０を高速のクロックに同期して動作させるためのものである。もし外部クロックを直接各メモリデバイス１００〜１０７に供給すると、クロック入力端子ＣＬＫからメモリデバイス１００〜１０７までのクロック供給線の寄生容量によりクロック波形がなまるため、高速動作が難しくなる。メモリデバイス１００〜１０７の数が多くなればなるほど寄生容量は増大するので、クロック波形のなまりは大きくなる。ＰＬＬ回路１１はクロック供給線の寄生容量を削減するとともに、クロックのドライブ能力を高めて、メモリデバイス１００〜１０７に高精度のクロックを供給する。ＰＬＬ回路１１から各メモリデバイス１００〜１０７へのクロック供給線の配線長を等しく設定すると、各メモリデバイス１００〜１０７のクロック入力端子ＣＬＫ＊でのクロックの入力タイミングは一致する。
【０００６】
図２は、図１に示すメモリモジュール１０に搭載されたＰＬＬ回路１１の周辺、及びメモリデバイス１００の内部構成を示すブロック図である。また、図３は図２の回路構成の動作を示すタイミング図である。一例としてメモリデバイス１００を図示するが、他のメモリデバイス１０１〜１０７もメモリデバイス１００と同じ構成で、同じように動作する。
【０００７】
メモリジュール１０は、そのデータ入出力端子ＤＱ及びクロック入力端子ＣＬＫに入力される信号のタイミング関係が、各メモリデバイス１００〜１０７のデータ入出力端子ＤＱ＊及びクロック入力端子ＣＬＫ＊でも維持されるように構成されている。外部からのクロックは、クロック入力端子ＣＬＫ及び遅延回路２１を介して、クロックＣＬＫ１としてＰＬＬ回路１１に供給される。ＰＬＬ回路１１が出力するクロックＣＬＫ２は、ツリー上のクロック供給線２３を介してメモリデバイス１００のクロック入力端子ＣＬＫ＊にクロックＣＬＫ３として供給されるとともに、遅延回路２２を介して入力側にクロックＣＬＫ４としてフィードバックされる。ＰＬＬ回路１１はクロックＣＬＫ１とＣＬＫ４の位相が一致するように、クロックＣＬＫ２の位相（出力タイミング）を制御する。
【０００８】
遅延回路２１は折れ曲がった配線パターンを有し、その遅延時間（遅延量）Ｄ１’は、メモリモジュール１００のデータ入出力端子ＤＱとメモリデバイス１００のデータ入出力端子ＤＱ＊とを接続するデータ線（データバス）２４の遅延時間（遅延量）Ｄ１に等しい。また、遅延回路２２は遅延回路２１と同様の折れ曲がった配線パターンを有し、その遅延時間（遅延量）Ｄ２’は、クロック供給線２３の遅延時間（遅延量）Ｄ２に等しい。ＰＬＬ回路１１はクロックＣＬＫ１とＣＬＫ４の位相が一致するように、クロックＣＬＫ２を位相調整して出力する。よって、データ入出力端子ＤＱ及びクロック入力端子ＣＬＫに入力される信号のタイミング関係は、メモリデバイス１００のデータ入出力端子ＤＱ＊及びクロック入力端子ＣＬＫ＊でも保たれる。
【０００９】
メモリデバイス１００は、データ出力バッファ１１０、データ入力バッファ１１１、クロック用の入力バッファ１１２、及び出力クロック用のＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路１１３を具備している。ＤＬＬ回路１１３は、ＰＬＬ回路でも良い。クロック入力端子ＣＬＫ＊に与えられるクロックＣＬＫ３は、入力バッファ１１２を介して、データ入力バッファ１１１とＤＬＬ回路１１３に供給される。データ入力バッファ１１１は、入力バッファ１１２が出力するクロックＣＬＫ３に同期して、データ入出力端子ＤＱ＊に与えられる入力データを取り込む。ＤＬＬ回路１１３は、クロックＣＬＫ３を遅延させることで得られるデータ出力用のクロックＣＬＫ１０をデータ出力バッファ１１０に出力する。この遅延時間を適切に設定すると、メモリデバイス１００はクロックＣＬＫ３と同じタイミングで出力データをデータ入出力端子ＤＱ＊に出力できる。つまり、クロックＣＬＫ１０は、クロック入力端子ＣＬＫ＊のクロックＣＬＫ３よりも、データ出力バッファ１１０の遅延Ｄ４だけ先行する。
【００１０】
上記構成のメモリモジュール１０では、図３に示すように、データ入出力端子ＤＱに出力されるデータは、クロック入力端子ＣＬＫに与えられるクロックＣＬＫよりもＤＬＹ４×２だけ遅れてしまう。
【００１１】
図４は、従来例１とは別の構成を持つ従来のメモリモジュール（従来例２）を示すブロック図である。図示するメモリモジュール１２は、従来例１よりも高速のクロックで動作できるようにするために、メモリモジュール１２のデータ入出力端子ＤＱと各メモリデバイス１００Ａ〜１０７Ａのデータ入出力端子ＤＱ＊とが極力近づくように配置されている。ＰＬＬ回路１１は、メモリデバイス１００Ａ〜１０７Ａを２分割するように配置されている。ＰＬＬ回路１１からのクロック供給線２３は、データ入出力端子ＤＱとは反対側の配線基板１２Ａ上にツリー上に構成されている。なお、各メモリモジュール１００Ａ〜１０７Ａのデータ入出力端子ＤＱ＊とクロック入力端子ＣＬＫ＊は、メモリモジュール１００〜１０７とは異なり、チップの対向する辺に設けられている。
【００１２】
図５は、図４に示すメモリモジュール１２に搭載されたＰＬＬ回路１１の周辺、及びメモリデバイス１００Ａの内部構成を示すブロック図である。図５は、便宜上、データ入出力端子ＤＱ＊とクロック入力端子ＣＬＫ＊とがチップの同じ辺に形成されているように図示されている。また、図６は図５の回路構成の動作を示すタイミング図である。一例としてメモリデバイス１００Ａを図示するが、他のメモリデバイス１０１Ａ〜１０７Ａもメモリデバイス１００と同じ構成で、同じように動作する。
【００１３】
図５において、データ線２４は極めて短いので、遅延は実質的に生じない。よって、クロック入出力端子ＣＬＫとＰＬＬ回路１１とは、図２に示す遅延回路２１を用いることなく直結されている。また、データ出力において、データ入出力端子ＤＱでの出力データＤＱの位相は、クロック入力端子ＣＬＫでの外部クロックの位相に一致している。これに対し、メモリモジュール１０では、前述したように、クロック入力端子ＣＬＫでのクロックに対しＤ１×２の遅延が生じてしまう。
【００１４】
【発明が解決しようとする課題】
上述のように、メモリモジュール１０に搭載されたメモリデバイス１００〜１０７からデータを出力する場合、これらに夫々搭載されたＤＬＬ（又はＰＬＬ）回路１１３を用いて出力データのタイミングを調整している。ＤＬＬ回路１１３は、高精度のタイミング調整を行うために、安定した電源を必要とする。しかし、ＤＬＬ回路１１３はメモリデバイス１００〜１０７に搭載されているので、メモリデバイス１００〜１０７に供給される電源に畳乗されたノイズの影響を受けてしまう。このため、位相調整のずれ、クロックとデータ出力の位相にジッタが発生するという問題点がある。
【００１５】
上記問題点は、メモリモジュール１２でも同じように発生する。
【００１６】
よって、本発明は、上記の問題点を解決し、電源ノイズに影響されることなく出力データとクロックを正確に同期させることができるモジュール、及び複数のモジュールを用いて構成されるシステムを提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明は、半導体デバイスから出力される位相調整用信号と外部から与えられる第１のクロックとが所定の位相関係となるように第２のクロックを生成して出力する位相調整回路と、前記半導体デバイス内に設けられ、前記第２のクロックから前記位相調整用信号を生成する出力回路と、前記半導体デバイス内に設けられ、前記第２のクロックに同期してデータを出力するデータ出力回路とを有することを特徴とするモジュールである。
【００１８】
位相調整回路は半導体デバイスの外部に設けられているため、半導体デバイスに供給される電源にノイズが乗っていても、この電源ノイズの影響を受けることはない。従って、位相調整回路は電源ノイズに影響されることなく動作することができ、このようにして生成された第２のクロックをデータ出力用に用いることで、第２のクロックに正確に同期したデータ出力が得られる。
【００１９】
【発明の実施の形態】
図７は、本発明のモジュールの第１の実施の形態を示すブロック図である。図示のメモリモジュール１４は、回路基板１６０上に、同一回路構成のメモリデバイス１２０〜１２７、入力クロック用ＰＬＬ回路（ＰＬＬ１）１５、出力クロック用ＰＬＬ回路（ＰＬＬ２）１６、データ入出力端子ＤＱ、及びクロック入力端子ＣＬＫを有する。メモリデバイス１２３のダミー出力イネーブル端子には正の電源電圧ＶＣＣが外部からの指示として供給され、その他のメモリモジュール１２０〜１２２、１２４〜１２７のダミー出力イネーブル端子には電源電圧（グランド）ＶＳＳが供給される。これにより、メモリデバイス１２３のみ後述するダミーのデータ出力であるダミー出力データを発生する。
【００２０】
メモリモジュール１４のデータ入出力端子ＤＱはメモリデバイス１２０〜１２７にそれぞれ対応して設けられ、対応するメモリデバイス１２０〜１２７のデータ入出力端子Ｐ１に接続されている。
【００２１】
外部クロックが与えられるクロック入力端子ＣＬＫは、ＰＬＬ回路１５及び１６の入力に接続されている。ＰＬＬ回路１５は位相調整回路として機能し、データ入力用のクロックを、クロック供給線２３を介して各メモリデバイス１２０〜１２７のクロック入力端子Ｐ４に出力する。ＰＬＬ回路１６は位相調整回路として機能し、データ出力用のクロックを、クロック供給線２５を介して各メモリデバイス１２０〜１２７の出力用クロック端子Ｐ３に出力する。クロック供給線２３と２５とは、同一遅延量である。つまり、クロック供給線２３と２５は同一配線長である。
【００２２】
ＰＬＬ回路１６は、メモリデバイス１２３がダミー出力端子Ｐ２を介して出力するダミー出力データをダミー出力データ線（ダミーデータバス）２６を介して受け取り、これを外部クロックと位相比較する。後述するように、メモリデバイス１２３は、出力用クロック端子Ｐ２を介して受け取ったクロックからダミー出力データを生成する。ＰＬＬ回路１６の制御によりダミー出力データと外部クロックの位相が一致するように、出力用クロックのタイミングを制御する。ダミー出力データ線２６がデータ出力信号線２４と同一遅延量であれば、ダミー出力データの位相とデータ入出力端子ＤＱでの出力データの位相は一致する。つまり、データ入出力端子ＤＱでの出力データは外部クロックに同期することになる。このように、ダミー出力データは位相調整用信号として機能する。
【００２３】
図８は、図７に示すメモリモジュール１４に搭載されたＰＬＬ回路１５、１６の周辺、およびメモリデバイス１２３の回路構成を示す図である。また、図９は、図８のデータ入力時の動作を示すタイミング図、図１０は図８のデータ出力時の動作を示すタイミング図である。
【００２４】
メモリモジュール１４のデータ入出力端子ＤＱは、データ線２４を介して、メモリデバイス１２３のデータ入出力端子ＤＱ＊（Ｐ１）に接続されている。メモリモジュール１４のクロック入力端子ＣＬＫは、遅延回路２１の一端及び出力クロック用のＰＬＬ回路１６の一方の入力に接続されている。入力クロック用ＰＬＬ回路５、遅延回路２１、遅延回路２２及びクロック供給線２３は、前述したメモリモジュール１０と同様である。つまり、データ入力時、図９に示すように、ＰＬＬ回路１５は、遅延回路２１を介して受信したクロックＣＬＫ１と、遅延回路２２からのクロックＣＬＫ４の位相差がゼロとなるように、出力クロックＣＬＫ２のタイミングを制御する。クロックＣＬＫ２はクロック供給線２３を介して、メモリデバイス１２３のクロック入力端子ＣＬＫ＊（Ｐ４）に与えられる。遅延回路２１の遅延時間Ｄ１’はデータ線２４の遅延時間Ｄ１に等しく、遅延回路２２の遅延時間Ｄ２’はクロック供給線２３の遅延時間Ｄ２に等しい。
【００２５】
データ出力にかかる構成及び動作について、図１０を参照して説明する。出力クロック用のＰＬＬ回路１６は、ダミー出力データ線２６を介してダミー出力データを受け取り、これと外部クロックＣＬＫとの位相を比較する。ＰＬＬ回路１６が出力するクロックＣＬＫ５は、クロック供給線２５を介して、メモリデバイス１２３のクロック入力端子ＣＬＫ−Ｏ（Ｐ３）に、クロックＣＬＫ６として供給される。
【００２６】
メモリデバイス１２３は、前述したデータ出力バッファ１１０、データ入力バッファ１１１、クロック用入力バッファ１１２に加え、出力クロック用入力バッファ１１４、ダミー出力バッファ１１５、バッファ１１６及びダミー出力イネーブル端子Ｐ５を具備する。メモリデバイス１２３は、図２や図５に示す出力クロック用ＤＬＬ回路１１３を持たない。出力クロック用入力バッファ１１４は、クロック入力端子Ｐ３に与えられるクロックＣＬＫ６をバッファリングして、データ出力バッファ１１０とダミー出力バッファ１１５に出力する。ダミー出力バッファ１１５には、ダミー出力イネーブル端子Ｐ５及びバッファ１１６を介して、電源電圧ＶＣＣが供給されている。バッファ１１６の出力信号はダミー出力イネーブル信号ＤＭＭ−ＥＮとして機能し、ダミー出力バッファ１１５はイネーブル状態に設定される。例えば、ダミー出力バッファ１１５に供給する電源電圧ＶＣＣをオン・オフするトランジスタ（スイッチ）のゲートにダミー出力イネーブル信号ＤＭＭ−ＥＮを印加してトランジスタをオンとすることで、イネーブル状態が設定できる。ダミー出力バッファ１１５は、受け取ったクロックをバッファリングして、ダミー出力端子Ｐ２に出力する。ダミー出力バッファ１１５は、データ出力バッファ１１０の遅延時間Ｄ４と同一の遅延時間Ｄ４’を有する。出力クロック用入力バッファ１１４の遅延時間をＤ３とすれば、クロックＣＬＫ６はＤ３＋Ｄ４’だけ遅れて、ダミー出力データＤＵＭＭ１としてダミー出力端子Ｐ２に出力される。
【００２７】
ダミー出力データＤＵＭＭ１は、ダミー出力データ線２６を介してダミー出力データＤＵＭＭ２として出力クロック用ＰＬＬ回路１６に与えられる。ダミー出力データ線２６は遅延時間Ｄ１’を有する。ＰＬＬ回路１６は、外部クロックＣＬＫとダミー出力データＤＵＭＭ２とを位相比較して、その位相差がゼロとなるように出力クロックＣＬＫ５のタイミングを制御する。クロック入力端子ＣＬＫとＰＬＬ回路１６との間は、その間の配線による遅延時間を無視できる程度に近接している。クロックＣＬＫ５は、クロック供給線２５、出力クロック用入力バッファ１１４、ダミー出力バッファ１１５及びダミー出力データ線２６を通る間にＤ２＋Ｄ３＋Ｄ４’＋Ｄ１’（＝Ｄ１＋Ｄ２＋Ｄ３＋Ｄ４）だけ遅延する。ダミー出力データＤＵＭＭ２と外部クロックＣＬＫの位相が一致するということは、外部クロックＣＬＫとデータ出力端子ＤＱでのデータ信号との位相が一致することを意味している。
【００２８】
このように制御されたクロックＣＬＫ５は、等配線長のクロック供給線２５を介して各メモリデバイス１２０〜１２７に供給される。よって、各メモリデバイス１２０〜１２７が出力するデータは、メモリモジュール１４のデータ入出力端子ＤＱにおいて、外部クロックＣＬＫと位相が一致する。つまり、外部クロックＣＬＫに同期して各データ入出力端子ＤＱからデータを出力することができる。なお、メモリデバイス１２４以外のメモリデバイス１２０〜１２３、１２５〜１２７のダミー出力イネーブル端子Ｐ５には電源電圧ＶＳＳが供給されるので、それらのダミー出力バッファ１１５はディスエーブル状態に設定されており、ダミー出力データを出力しない。
【００２９】
このように、データ出力のタイミング調整はメモリモジュール１４の配線基板１６０上に設けた出力クロック用ＰＬＬ回路１６で行う構成としたため、各メモリデバイス１２０〜１２７にＤＬＬを設ける必要がなくなる。よって、メモリデバイス１２０〜１２７の電源にノイズが乗っても、データ出力のタイミング調整は何ら影響を受けることはない。また、図８に示すように、ノイズフィルタ２９で電源電圧ＶＣＣのノイズを除去して、ＰＬＬ回路１５及び１６に供給するように構成すれば、より安定したタイミング制御か可能となる。ノイズフィルタ２９は、電源からノイズを除去できる公知のものを用いることができる。
【００３０】
図１１は、本発明の第１の実施の形態の変形例であるメモリモジュール１４Ａの回路構成を示す。図１１において、図８と同様の構成については同一符号を付してある。
【００３１】
メモリデバイス１２３Ａは、図８に示すメモリデバイス１２３に対し、可変遅延回路１１７及びプログラマブル回路１１８を設けた構成である。可変遅延回路１１７は、出力クロック用入力バッファ１１４の出力をプログラマブル回路１１８で設定した遅延時間だけ遅延させ、データ出力バッファ１１０及びダミー出力バッファ１１５に出力する。
【００３２】
これらの新たに設けた回路は、製造ばらつきによりメモリデバイスごとにデバイス内部での遅延時間（Ｄ３やＤ４’など）に差が発生する。これを補正するために、可変遅延回路１１７とプログラマブル回路１１８を設け、各メモリデバイスでクロック入力端子Ｐ３とダミー出力端子Ｐ２との間の遅延時間が一定になるようにする。ウェハ試験又は出荷試験において、プログラマブル回路１１８をプログラムして、可変遅延回路１１７がプログラムされた補正値（遅延時間）を持つようにする。この補正値により、出力クロック用入力バッファ１１４と可変遅延回路１１８との合計遅延時間がＤ３となる。メモリモジュール１４Ａに搭載する全てのメモリデバイスをプログラムして、クロック入力端子Ｐ３からダミー出力端子Ｐ２までの遅延時間を等しくする。この結果、メモリモジュール１４Ａに搭載されるメモリデバイスのうちの１つ（メモリデバイス１２３Ａ）において、前述したＰＬＬ回路１６を用いた出力クロックのタイミング調整を行えば、他のメモリデバイスの出力タイミングは精度良く一致する。データ入力動作及びデータ出力動作はそれぞれ、図９及び図１０に示すタイミングで行われる。
【００３３】
図１２は、図１１に示す可変遅延回路１１７とプログラマブル回路１１８の一回路構成例を示す回路図である。可変遅延回路１１７は、インバータ１７０、１７１、抵抗Ｒ１及びキャパシタＣ１、Ｃ２、Ｃ３を具備する。抵抗Ｒ１の一端はインバータ１７０の出力端子に接続され、他端はインバータ１７１の入力端子及びキャパシタＣ１〜Ｃ３の一端に接続されている。プログラマブル回路１１８は、一端がキャパシタＣ１、Ｃ２、Ｃ３にそれぞれ接続され、他端が接地されたヒューズＨ１、Ｈ２、Ｈ３を有する。ヒューズＨ１〜Ｈ３を切断して、前述した補正値を設定する。
【００３４】
図１３は、本発明の第２の実施の形態によるメモリモジュール１６を示すブロック図である。図中、前述した図に示す構成要素と同一のものには同じ参照番号を付してある。
【００３５】
前述した第１の実施の形態の変形例において、データ入出力端子ＤＱには配線基板１６０上に形成されたデータ線（データバス）２４が接続されるため、ダミー出力データの位相を高精度で一致させるためには、図１３に示すようにダミー出力データ線２６にダミー出力端子１７を設け、ここにデータ入出力端子ＤＱに接続される負荷と同様の負荷を接続できるようにして、負荷条件を同じに設定することが好ましい。厳密に同じでなくても、使用条件等を考慮して許容できる範囲内であれば良い。また、メモリデバイス１２３Ａの端子Ｐ５に接続されるダミー出力イネーブル端子１８を回路基板１６０上に設け、これに電源電圧ＶＣＣを選択的に印加できるようにしてある。
【００３６】
図１４は、図１３に示すメモリモジュール１６に搭載されたＰＬＬ回路１５、１６の周辺、及びメモリデバイス１２３Ａの内部構成を示すブロック図である。ダミー出力端子１７は、ダミー出力端子Ｐ２とＰＬＬ回路１６とに接続されている。ダミー出力端子１７とダミー出力端子Ｐ２との配線長は、ダミー出力端子Ｐ２とＰＬＬ回路１６との配線長に等しい。換言すれば、ダミー出力端子１７とダミー出力端子Ｐ２との遅延時間は、ダミー出力端子Ｐ２とＰＬＬ回路１６との遅延時間に等しい。
【００３７】
このように構成されたメモリモジュール１６を複数個、配線基板に搭載して１つのメモリシステムを構成する。図１５は、配線基板１９０上に複数のメモリモジュール１６１〜１６ｎ（ｎは任意の整数）搭載して構成されるメモリシステム２００を示すブロック図である。各メモリモジュールは、例えば図１４に示す構成を有する。各メモリモジュール１６１〜１６ｎのダミー出力端子１７は、配線基板１９０上に設けられた共通のダミー出力負荷線（データバス）９０に接続されている。また、各メモリモジュール１６１〜１６ｎのダミー出力イネーブル端子１８は、配線基板１９０上に設けられた外部接続用のダミー出力イネーブル端子１８０１〜１８０ｎにそれぞれ接続されている。なお、配線基板１９０上には、正規のデータを伝送するデータバスやクロックを供給するクロック供給線などが搭載されているが、図面を簡単にするために、これらの図示を省略してある。
【００３８】
ダミー出力データを用いたデータ出力の位相調整は、外部に設けられた任意のコントローラ（例えば、ＤＲＡＭコントローラ）からダミー出力イネーブル端子１８０１〜１８０ｎを１つずつ選択し、選択したダミー出力イネーブル端子に電源電圧ＶＣＣを印加して行う。選択したメモリモジュールのデータ出力の位相調整については、前述した通りである。
【００３９】
図１６は、図１５に示すメモリシステムの変形例を示すブロック図である。図１６に示すメモリシステム２００Ａは、各メモリモジュール１６１〜１６ｎ毎にそれぞれダミー出力負荷線９０１〜９０ｎを設けた構成である。メモリモジュール１６１〜１６ｎのダミー出力イネーブル端子１８はそれぞれ外部接続用のダミー出力イネーブル端子１８に接続されている。メモリシステム２００Ａは各メモリモジュール１６１〜１６ｎ毎にそれぞれダミー出力負荷線９０１〜９０ｎを設けた構成なので、複数のメモリモジュールの位相調整を同時に行うことができる。従って、各メモリモジュール１６１〜１６ｎに共通に電源電圧ＶＣＣを与える構成であっても良い。つまり、ダミー出力イネーブル端子１８０１〜１８０ｎに代えて、１つのダミー出力イネーブル端子を配線基板１９０上に設ける構成であっても良い。
【００４０】
なお、図１５及び図１６の構成において、ダミー出力イネーブル端子１８０１〜１８０ｎの配置位置は図示するものに限定されず、例えばその対向する側に設ける構成であっても良い。また、ダミー出力イネーブル端子を唯一個とし、基板１６０にスイッチを設け、このスイッチを制御する外部からの制御信号でスイッチを制御して、メモリデバイスを１つずつ選択できるようにしても良い。
【００４１】
図１７は、本発明の第３の実施の形態によるメモリモジュール１９を示すブロック図である。図中、前述した構成要素と同一のものには同一の参照番号を付してある。メモリモジュール１９は、ＰＬＬ回路１５、１６及びその周辺回路を配線基板１６０のほぼ中央に設けてメモリデバイス１２０Ａ〜１２２Ａ、１２３Ｂ、１２４Ａ〜１２７Ａを２分割するとともに、ツリー上のクロック供給線２３、２４をデータ入出力線が設けられている側とは反対側に設けた構成である。各メモリデバイス１２０Ａ〜１２２Ａ、１２３Ｂ、１２４Ａ〜１２７Ａは、対応するデータ入出力端子ＤＱにできるだけ近接するように配置されている。同様にＰＬＬ回路１５は、外部クロックが供給されるクロック入力端子ＣＬＫにできるだけ近接するように位置決めされている。このため、これらの配線の遅延時間は動作周波数に対し無視できる程度なので、メモリモジュール１９は前述したメモリモジュール１６、１６Ａよりもより高速の外部クロックに応答して動作することができる。また、遅延回路２１も必要とされない。
【００４２】
図１８は、図１７に示すメモリモジュール１９に搭載されたＰＬＬ回路１５、１６の周辺、及びメモリデバイス１２３Ｂの内部構成を示すブロック図である。また、図１９は図１８の回路構成のデータ入力時の動作を示すタイミング図であり、図２０はデータ出力時の動作を示すタイミングである。
【００４３】
図１８において、メモリデバイス１２３Ｂの電気的な内部構成は図１４に示すメモリデバイス１２３Ａと同じである。しかしながら、図１７に示すように端子Ｐ３、Ｐ４、Ｐ５は端子Ｐ１、Ｐ２とは反対側の辺に設けられている点でメモリデバイス１２３Ａと１２３Ｂとは相違する。また、データ線２４の遅延時間は実施的に無視できる程度のものであり、またダミー出力線２６の遅延時間も実質的に無視できる程度のものである。つまり、図８のＤ１＝Ｄ１’≒０である。
【００４４】
図１９に示すデータ入力時の動作は、図６に示す従来例２の動作と同様である。
【００４５】
図２０に示すデータ出力時の動作において、データ入出力信号線の遅延時間は実質的に無視できるので、ＰＬＬ回路１６はクロックＣＬＫ５とダミー出力データＤＵＭＭ１とはＤ２＋Ｄ３＋Ｄ４の位相差となるようにＣＬＫ５の位相を調整する点で、図１０に示す第１及び第２の実施の形態のデータ出力時の動作と相違する。
【００４６】
図２１は、本発明の第４の実施の形態によるメモリモジュール２０に搭載されたＰＬＬ回路１５、１６の周辺、及びメモリデバイス１２３Ｂの内部構成を示すブロック図である。図中、前述した構成要素と同一のものには同一の参照番号を付してある。
【００４７】
メモリモジュール２０の特徴は、ＰＬＬ回路１６の入力クロックにＰＬＬ回路１５にフィードバックされるクロックＣＬＫ４を用いたものである。メモリモジュール２０に供給される外部クロックＣＬＫとクロックＣＬＫ４とは同期がとれているので、ＰＬＬ回路１６には外部クロックＣＬＫに代えてクロックＣＬＫ４を供給しても動作は同じである。クロックＣＬＫ４をＰＬＬ回路１６に入力すれば、外部クロックＣＬＫはＰＬＬ回路１５のみに与えれられるので、外部クロックＣＬＫをＰＬＬ回路１５と１６の両方に供給する場合に比べて、外部クロックＣＬＫが駆動する負荷を軽減することができる。なお、図２１において、メモリデバイス１２３Ｂに代えてメモリデバイス１２３又は、１２３Ａを用いても同様に構成することができる。
【００４８】
以上、本発明の実施の形態及びその変形例を説明した。本発明は、明細書に記載の実施の形態や変形例に限定されるものではなく、明細書及び図面の記載に基づき当業者にとって自明な他の実施の形態や変形例を含むものである。
【００４９】
例えば、前述の本発明の実施の形態では、メモリデバイスを複数個回路基板に搭載したメモリモジュールであってが、本発明は他の半導体装置を複数個回路基板に搭載したモジュールを含む。また、メモリモジュールには図示したメモリデバイス、ＰＬＬ回路１５、１６以外の回路素子を含むものであっても良い。更に、メモリデバイスは一列配列であったが、メモリデバイスの配列はこれに限定されるものではなく、複数列などの任意の配列を採用することができる。メモリデバイスの数も図示した数に限定されず、任意の数のメモリデバイスを用いることができる。また、ＰＬＬ回路１５や１６は、ＤＬＬ回路であっても良い。
【００５０】
更に、メモリデバイスは外部クロックに同期して動作するＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）、ＦＣＲＡＭ（Ｆｉｒｓｔ  Ｃｙｃｌｅ  ＲＡＭ）などの公知の各種デバイスで構成できる。また、外部クロックに同期して動作する半導体装置であれば良く、メモリデバイスに限定されるものではない。
（付記１）半導体装置から出力される位相調整用信号と第１のクロックとが所定の位相関係となるように第２のクロックを生成して出力する位相調整回路と、
前記半導体装置内に設けられ、前記第２のクロックから前記位相調整用信号を生成する出力回路と
を有することを特徴とするモジュール。
（付記２）前記半導体装置は、前記第２のクロックに応じてデータを出力する出力バッファを有することを特徴とする付記１記載のモジュール。
（付記３）複数の半導体装置と、
該複数の半導体装置のうちの第１の半導体装置から出力される位相調整用信号と第１のクロックとが所定の位相関係となるように第２のクロックを生成して各半導体装置に出力する位相調整回路と、
前記複数の半導体装置及び位相調整回路を搭載する配線基板とを有し、
前記第１の半導体装置は前記第２のクロックから前記位相調整用信号を生成する出力回路を有することを特徴とするモジュール。
（付記４）前記各半導体装置は、前記第２のクロックに応じてデータを出力する出力バッファを有することを特徴とする付記３記載のモジュール。
（付記５）前記モジュールは、各半導体装置から出力されるデータを伝送する第１のデータ線と、前記第１の半導体装置から出力される位相調整用信号を伝送する第２のデータ線とを有し、
前記第１と第２のデータ線は前記配線基板上に設けられていることを特徴とする付記３又は４に記載のモジュール。
（付記６）前記第１及び第２のデータ線は、前記配線基板上の同じ側に配置されていることを特徴とする付記５記載のモジュール。
（付記７）前記第１及び第２のデータ線は、前記複数の半導体装置を挟むように前記配線基板上の対向する側に配置されていることを特徴とする付記５記載のモジュール。
（付記８）前記第１のデータ線と第２のデータ線とは、実質的に同一の遅延量を有することを特徴とする付記５又は６記載のモジュール。
（付記９）前記第１のデータ線と第２のデータ線は、遅延量が実質的に無視できる長さであることを特徴とする付記５又は６記載のモジュール。
（付記１０）前記モジュールは、前記配線基板上に設けられ、前記位相調整用信号を外部に出力する端子を有することを特徴とする付記３ないし９のいずれか一項記載のモジュール。
（付記１１）前記第１の半導体装置は、外部からの所定の指示に従い、前記位相調整用信号を生成することを特徴とする付記３ないし１０のいずれか一項記載のモジュール。
（付記１２）前記第１の半導体装置を含む各半導体装置は同一の回路構成を有し、前記第１の半導体装置の出力回路のみに外部から所定の指示を与えて前記位相調整用信号を生成させることを特徴とする付記３ないし１０のいずれか一項記載のモジュール。
（付記１３）前記第１のクロックは外部から供給されることを特徴とする付記３ないし１１のいずれか一項記載のモジュール。
（付記１４）前記第１のクロックは、外部から供給されたクロックに基づきモジュール内部で生成したクロックであることを特徴とする付記３ないし１１のいずれか一項記載のモジュール。
（付記１５）前記各半導体装置の出力回路は、前記第２のクロックを遅延させるプログラム可能な遅延回路を具備することを特徴とする付記３ないし１４のいずれか一項記載のモジュール。
（付記１６）前記各半導体装置は、半導体記憶装置であることを特徴とする付記３ないし１５のいずれか一項記載のモジュール。
（付記１７）前記位相調整回路は、前記第２のクロックから生成したダミー出力データであることを特徴とする付記３ないし１６のいずれか一項記載のモジュール。
（付記１８）前記モジュールは、前記第１の半導体装置にデータ入力用として供給される第３のクロックと前記第１のクロックとが所定の位相関係となるように前記第３のクロックを生成して各半導体装置に供給する第２の位相調整回路を有することを特徴とする付記３ないし１７のいずれか一項記載のモジュール。
（付記１９）前記第１のクロックは、前記第３のクロックに相当することを特徴とする付記１８記載のモジュール。
（付記２０）複数のモジュールと、
該モジュールを搭載する配線基板と、
各モジュールが出力するダミー出力データの負荷となるダミー出力負荷配線と
を有することを特徴とするシステム。
（付記２１）前記ダミー出力負荷線は各モジュールに共通して設けられていることを特徴とする付記２０記載のシステム。
（付記２２）前記ダミー出力負荷線は各モジュールごとに設けられていることを特徴とする付記２０記載のシステム。
（付記２３）各モジュールは付記３ないし１９の何れか一項記載のモジュールであることを特徴とする付記２０ないし２２のいずれか一項記載のシステム。
（付記２４）第１の外部クロックを受信して第１の内部クロックを生成する第１のバッファと、
第２の外部クロックを受信して第２の内部クロックを生成する第２のバッファと、
前記第１の内部クロックに同期して入力データを取り込む入力バッファと、
前記第２の内部クロックに同期して出力データを出力する出力バッファと、
前記第２の内部クロックに同期してダミー出力データを出力する出力回路と
を有することを特徴とする半導体装置。
（付記２５）前記出力回路は、外部からのダミー出力データの出力指示に従い、前記第２の内部クロックからダミー出力データを出力することを特徴とする付記２４記載の半導体装置。
（付記２６）前記出力回路は、前記第２の内部クロックを遅延させるプログラム可能は遅延回路を具備することを特徴とする付記２４又は２５記載の半導体装置。
（付記２７）前記半導体装置は、半導体記憶装置であることを特徴とする付記２４ないし２６のいずれか一項記載の半導体装置。
【００５１】
【発明の効果】
以上説明したように、本発明によれば、位相調整回路は半導体デバイスの外部に設けられているため、半導体デバイスに供給される電源にノイズが乗っていても、この電源ノイズの影響を受けることはない。従って、位相調整回路は電源ノイズに影響されることなく動作することができ、このようにして生成された第２のクロックをデータ出力用に用いることで、第２のクロックに正確に同期したデータ出力が得られる。
【図面の簡単な説明】
【図１】従来のメモリモジュールの一構成例（従来例１）を示すブロック図である。
【図２】図１に示すメモリモジュールの回路構成例を示すブロック図である。
【図３】図１及び図２に示すメモリモジュールの動作を示すタイミングチャートである。
【図４】従来のメモリモジュールの別の構成例（従来例２）を示すブロック図である。
【図５】図４に示すメモリモジュールの回路構成例を示すブロック図である。
【図６】図４及び図５に示すメモリモジュールの動作を示すタイミングチャートである。
【図７】本発明の第１の実施の形態によるメモリモジュールの全体構成を示すブロック図である。
【図８】本発明の第１の実施の形態によるメモリモジュールの回路構成例を示すブロック図である。
【図９】本発明の第１の実施の形態によるメモリモジュールのデータ入力時の動作を示すタイミング図である。
【図１０】本発明の第１の実施の形態によるメモリモジュールのデータ出力時の動作を示すタイミング図である。
【図１１】図８に示す回路構成の変形例を示すブロック図である。
【図１２】図１１に示す可変遅延回路とプログラマブル回路の一構成例を示す回路図である。
【図１３】本発明の第２の実施の形態によるメモリモジュールの全体構成を示すブロック図である。
【図１４】図１３に示すメモリモジュールの回路構成例を示すブロック図である。
【図１５】本発明の第２の実施の形態によるメモリモジュールを用いたメモリシステムの全体構成を示すブロック図である。
【図１６】本発明の第２の実施の形態によるメモリモジュールを用いたメモリシステムの全体構成を示すブロック図である。
【図１７】本発明の第３の実施の形態によるメモリモジュールの全体構成を示すブロック図である。
【図１８】図１７に示すメモリモジュールの回路構成例を示すブロック図である。
【図１９】図１６及び図１７に示すメモリモジュールのデータ入力時の動作を示すタイミング図である。
【図２０】図１６及び図１７に示すメモリモジュールのデータ出力時の動作を示すタイミング図である。
【図２１】本発明の第４の実施の形態によるメモリモジュールの全体構成を示すブロック図である。
【符号の説明】
１０、１２、１４、１４Ａ、１６、１６１〜１７ｎ、１９、２０    メモリモジュール
１１、１５、１６    ＰＬＬ
２１、２２    遅延回路
２３、２５    クロック供給線
２４    データ線
２６    ダミー出力線
１００〜１０７、１００Ａ〜１０７Ａ、１２０〜１２７、１２３Ａ、１２３Ｂ
メモリデバイス
１５０、１６０    配線基板
２００、２００Ａ  メモリシステム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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