(57)【特許請求の範囲】
【請求項１】
正相入力信号と逆相入力信号とからなる差動入力信号を増幅する第１の差動増幅回路と、
前記第１の差動増幅回路の差動出力信号を増幅する第２の差動増幅回路と、
前記正相入力信号の直流成分と前記逆相入力信号の直流成分との電圧差に応じて前記第１の差動増幅回路の差動出力信号のＤＣオフセット電圧を調整する第１のオフセット調整回路と、
前記第２の差動増幅回路の差動出力信号の一方の信号の直流成分と基準電圧に応じて前記第２の差動増幅回路の差動出力信号のＤＣオフセット電圧を調整する第２のオフセット調整回路とを備え、
前記基準電圧が所定の値に調整され、前記第２のオフセット調整回路は、前記差動入力信号が入力された場合は前記第２の差動増幅回路の差動出力信号のＤＣオフセット電圧にＤＣオフセットを付加せず、前記差動入力信号が入力されていない場合は前記第２の差動増幅回路の差動出力信号のＤＣオフセット電圧にＤＣオフセットを付加することを特徴とするリミッタアンプ回路。
【請求項２】
前記第２の差動増幅回路の差動出力信号は飽和していることを特徴とする請求項１に記載のリミッタアンプ回路。
【請求項３】
前記第１の差動増幅回路は、
前記差動入力信号をそれぞれ入力端子から入力する一対の第１の差動トランジスタと、
前記一対の第１の差動トランジスタの出力端子と第１の定電圧端子との間にそれぞれ接続された一対の第１の負荷抵抗とを有し、
前記第２の差動増幅回路は、
前記第１の差動増幅回路の差動出力信号をそれぞれ入力端子から入力する一対の第２の差動トランジスタと、
前記一対の第２の差動トランジスタの出力端子と第１の定電圧端子との間にそれぞれ接続された一対の第２の負荷抵抗とを有し、
前記第１のオフセット調整回路は、
前記正相入力信号の直流成分を検出して保持する第１のピーク検出回路と、
前記逆相入力信号の直流成分を検出して保持する第２のピーク検出回路と、
前記第１のピーク検出回路の出力信号と前記第２のピーク検出回路の出力信号との電圧差に応じた電流を、前記一対の第１の負荷抵抗から引き抜く第３の差動増幅回路とを有し、
前記第２のオフセット調整回路は、
前記第２の差動増幅回路の差動出力信号の一方の信号の直流成分を検出して保持する第３のピーク検出回路と、
前記第３のピーク検出回路の出力信号と基準電圧との電圧差に応じた電流を、前記一対の第２の負荷抵抗から引き抜く第４の差動増幅回路とを有することを特徴とする請求項１又は２に記載のリミッタアンプ回路。
【請求項４】
前記第１，第２のピーク検出回路と前記第３のピーク検出回路の回路定数は等しく、前記第３の差動増幅回路と前記第４の差動増幅回路の回路定数は等しいことを特徴とする請求項３に記載のリミッタアンプ回路。
【請求項５】
前記第１〜第３のピーク検出回路は、
ベースから信号が入力される第１のバイポーラトランジスタと、
前記第１のバイポーラトランジスタと差動対を構成し、ベースから信号を出力する第２のバイポーラトランジスタと、
前記第２のバイポーラトランジスタのコレクタとベースとの間に接続されたダイオードと、
前記第２のバイポーラトランジスタのベースと第２の定電圧端子との間に接続された容量とを有することを特徴とする請求項１〜４の何れか１項に記載のリミッタアンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速のバースト信号に対して優れた応答性を有するリミッタアンプ回路に関するものである。
【背景技術】
【０００２】
高速データ伝送を可能とする光伝送システムとして、加入者ごとのデータ信号のパッケットを時間多重するPassive Optical Network（ＰＯＮ）システムが知られている。このシステムにおいてバースト信号を受信するために光受信回路が用いられる。
【０００３】
図１５は、従来の光受信回路を示す図である。フォトダイオード１００は微小な光信号を電流信号に変換する。トランスインピーダンスアンプ（TIA: Trans Impedance Amplifier）１０１は、この電流信号を電圧信号に変換増幅する。リミッタアンプ回路１０２は、トランスインピーダンスアンプ１０１の出力信号を一定振幅に増幅する。
【０００４】
図１６は、図１５の光受信回路のトランスインピーダンスアンプの出力信号を示す図である。トランスインピーダンスアンプの正相出力ＩＰと逆相出力ＩＮにそれぞれＤＣオフセットが生じる。入力信号のＤＣオフセットはトランスインピーダンスアンプの利得分だけ増倍される。ＤＣオフセットの大きさはトランスインピーダンスアンプの個体差により異なるが、ＤＣオフセットが大きい場合、リミッタアンプ回路のバースト応答性を劣化させ、良好な応答性が得られないという問題がある。
【０００５】
図１７は、ＡＣ結合構成の従来の光受信回路を示す図である。トランスインピーダンスアンプとリミッタアンプ回路の間に結合容量Ｃ１，Ｃ２が設けられている。これにより、図１５の光受信回路のＤＣオフセットの影響を無くすことができる。
【０００６】
図１８は、図１７の光受信回路のトランスインピーダンスアンプの正相出力を示す図であり、図１９は逆相出力を示す図である。結合容量Ｃ１，Ｃ２とリミッタアンプ回路１０２の入力インピーダンス５０Ωで決まる時定数によりＤＣレベルが変化して、適正なＤＣオフセットになるまでの時間がかかるという問題がある。
【０００７】
そこで、結合容量を用いず、オフセット調整回路を設けたリミッタアンプ回路が提案されている（例えば、特許文献１参照）。オフセット調整回路は、正相入力信号の直流成分と逆相入力信号の直流成分をピーク検出回路により検出し、これらの電圧差を差動増幅回路に負帰還し、この電位差に応じて差動増幅回路の差動出力信号のＤＣオフセット電圧を調整する。これにより良好な応答性を得ることができる。
【０００８】
【特許文献１】特開２００６−３１１２１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、オフセット調整回路を設けた従来のリミッタアンプ回路では、差動入力信号が入力されていない場合に正相出力信号と逆相出力信号のＤＣ出力レベルが等しくなってしまうという問題があった。
【００１０】
また、バースト信号の速度が１Ｇｂ／ｓ（ＧＰＯＮ／ＧＥＰＯＮ）の場合はピーク検出回路の応答性は無視できた。しかし、今後の１０Ｇｂ／ｓ（１０Ｇ−ＰＯＮ）の高速信号では、ピーク検出回路の応答性が問題となる。そして、リークの少ないＭＯＳトランジスタを用いた高いホールド性能を持ったピーク検出回路では、差動入力信号のＤＣレベルの変化に追従できないため、正常な動作を行うことができなかった。
【００１１】
本発明は、上述のような課題を解決するためになされたもので、その第１の目的は、良好な応答性を得ることができ、差動入力信号が入力されていない場合に正相出力信号と逆相出力信号のＤＣ出力レベルが等しくなるのを防ぐことができるリミッタアンプ回路を得るものである。
【００１２】
本発明の第２の目的は、高速のバースト信号に対しても良好な応答性を得ることができ、正常な動作を行うことができるリミッタアンプ回路を得るものである。
【課題を解決するための手段】
【００１３】
本発明に係るリミッタアンプ回路は、正相入力信号と逆相入力信号とからなる差動入力信号を増幅する第１の差動増幅回路と、第１の差動増幅回路の差動出力信号を増幅する第２の差動増幅回路と、正相入力信号の直流成分と逆相入力信号の直流成分との電圧差に応じて第１の差動増幅回路の差動出力信号のＤＣオフセット電圧を調整する第１のオフセット調整回路と、第２の差動増幅回路の差動出力信号の一方の信号の直流成分と基準電圧に応じて第２の差動増幅回路の差動出力信号のＤＣオフセット電圧を調整する第２のオフセット調整回路とを備え、基準電圧が所定の値に調整され、第２のオフセット調整回路は、差動入力信号が入力された場合は第２の差動増幅回路の差動出力信号のＤＣオフセット電圧にＤＣオフセットを付加せず、差動入力信号が入力されていない場合は第２の差動増幅回路の差動出力信号のＤＣオフセット電圧にＤＣオフセットを付加する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１４】
本発明により、良好な応答性を得ることができ、差動入力信号が入力されていない場合に正相出力信号と逆相出力信号のＤＣ出力レベルが等しくなるのを防ぐことができる。
【発明を実施するための最良の形態】
【００１５】
図１は、本発明の実施の形態に係るリミッタアンプ回路を示すブロック図である。差動増幅回路１１（第１の差動増幅回路１１）は、正相入力信号ＩＰと逆相入力信号ＩＮとからなる差動入力信号を増幅する。差動増幅回路１２，１３（第２の差動増幅回路１２）は、差動増幅回路１１の差動出力信号を増幅する。
【００１６】
第１のオフセット調整回路１４は、第１のピーク検出回路１５と、第２のピーク検出回路１６と、差動増幅回路１７（第３の差動増幅回路）とを有する。第１のピーク検出回路１５は、正相入力信号ＩＰの直流成分を検出して保持する。第２のピーク検出回路１６は、逆相入力信号ＩＮの直流成分を検出して保持する。差動増幅回路１７は、第１，第２のピーク検出回路１５，１６により検出した正相入力信号ＩＰの直流成分と逆相入力信号ＩＮの直流成分との電圧差を差動増幅回路１１に負帰還し、この電位差に応じて差動増幅回路１１の差動出力信号のＤＣオフセット電圧を調整する。
【００１７】
第２のオフセット調整回路１８は、第３のピーク検出回路１９と、差動増幅回路２０（第４の差動増幅回路）とを有する。第３のピーク検出回路１９は、飽和している差動増幅回路１３の差動出力信号の一方の信号の直流成分を検出して保持する。差動増幅回路２０は、第３のピーク検出回路１９により検出した差動増幅回路１２の差動出力信号の一方の信号の直流成分と基準電圧ＲＥＦとの電圧差を差動増幅回路１２に正帰還し、この電位差に応じて差動増幅回路１２の差動出力信号のＤＣオフセット電圧を調整する。
【００１８】
図２は、図１のリミッタアンプ回路の前段部分を示す回路図である。差動増幅回路１１は、トランジスタＱ１〜Ｑ６と、負荷抵抗Ｒ１，Ｒ２と、定電流回路Ｉ１〜Ｉ４とを有する。一対のトランジスタＱ１，Ｑ２（第１の差動トランジスタ）は、差動入力信号ＩＰ，ＩＮをそれぞれベース（入力端子）から入力する。一対のトランジスタＱ１，Ｑ２のコレクタ（出力端子）と定電圧端子ＶＣＣ（第１の定電圧端子）との間に、一対の負荷抵抗Ｒ１，Ｒ２（第１の負荷抵抗）がそれぞれ接続されている。共通接続されたトランジスタＱ１，Ｑ２のエミッタと定電圧端子ＶＥＥとの間に定電流回路Ｉ１が接続されている。
【００１９】
トランジスタＱ３，Ｑ４のコレクタはそれぞれトランジスタＱ１，Ｑ２のコレクタに接続されている。共通接続されたトランジスタＱ３，Ｑ４のエミッタと定電圧端子ＶＥＥとの間に定電流回路Ｉ２が接続されている。トランジスタＱ５，Ｑ６のコレクタは定電圧端子ＶＣＣに接続され、ベースはそれぞれトランジスタＱ１，Ｑ２のコレクタに接続されている。トランジスタＱ５，Ｑ６のエミッタと定電圧端子ＶＥＥとの間にそれぞれ定電流回路Ｉ３，Ｉ４が接続されている。トランジスタＱ６，Ｑ５のエミッタから差動増幅回路１１の差動出力信号ＰＯＳ，ＮＥＧが出力される。
【００２０】
第１のピーク検出回路１５は、第１のバイポーラトランジスタＱ７と、第２のバイポーラトランジスタＱ８と、負荷抵抗Ｒ３，Ｒ４と、定電流回路Ｉ５と、ダイオードＤと、容量Ｃとを有する。第１のバイポーラトランジスタＱ７のベースから信号が入力される。第２のバイポーラトランジスタＱ８は、第１のバイポーラトランジスタと差動対を構成し、ベースから第１のピーク検出回路１５の出力信号を出力する。第１，第２のバイポーラトランジスタＱ７，Ｑ８のコレクタと定電圧端子ＶＣＣとの間に負荷抵抗Ｒ３，Ｒ４が接続されている。共通接続された第１，第２のバイポーラトランジスタＱ７，Ｑ８のエミッタと定電圧端子ＶＥＥとの間に定電流回路Ｉ５が接続されている。ダイオードＤは、第２のバイポーラトランジスタＱ８のコレクタとベースとの間に接続されている。容量Ｃは、第２のバイポーラトランジスタＱ８のベースと定電圧端子ＶＥＥ（第２の定電圧端子）との間に接続されている。第２，第３のピーク検出回路１６，１９も同様の構成を有する。
【００２１】
第２のバイポーラトランジスタＱ８のコレクタと電源ＶＥＥとの間にダイオードＤと容量Ｃを直列に接続して直流成分を抽出する。これにより、信号の直流成分に相当する電荷がダイオードＤを介して容量Ｃに蓄積される。ここで、第２のバイポーラトランジスタＱ８のベースを容量ＣとダイオードＤとの間に接続して放電パスを設けることで、差動入力信号のＤＣレベルの変化に対応した電位を得ることができる。
【００２２】
なお、正相入力側の第１のピーク検出回路１５は、差動入力信号が入力された場合の方が入力されていない場合よりもハイレベルが入力振幅分上がる。一方、逆相入力側の第２のピーク検出回路１６はハイレベルが変わらない。従って、同じピーク検出回路を用いても、逆相入力側の第２のピーク検出回路１６の応答が遅くなってしまう。そこで、この第１，第２のピーク検出回路１５，１６の対称性を良くするために差動増幅回路１７を設けている。
【００２３】
差動増幅回路１７は、トランジスタＱ９〜Ｑ１２と、負荷抵抗Ｒ５〜Ｒ８と、定電流回路Ｉ６〜Ｉ８とを有する。トランジスタＱ９，Ｑ１０は、第１，第２のピーク検出回路１５，１６の出力信号をそれぞれベースから入力する。トランジスタＱ９，Ｑ１０のコレクタと定電圧端子ＶＣＣとの間に、一対の負荷抵抗Ｒ５，Ｒ６がそれぞれ接続されている。トランジスタＱ９，Ｑ１０のエミッタはそれぞれ抵抗Ｒ７，Ｒ８の一端に接続されている。共通接続された抵抗Ｒ７，Ｒ８の他端と定電圧端子ＶＥＥとの間に定電流回路Ｉ６が接続されている。トランジスタＱ１１，Ｑ１２のベースはそれぞれトランジスタＱ９，Ｑ１０のコレクタに接続され、トランジスタＱ１１，Ｑ１２のコレクタは定電圧端子ＶＣＣに接続されている。トランジスタＱ１１，Ｑ１２のエミッタと定電圧端子ＶＥＥとの間にそれぞれ定電流回路Ｉ７，Ｉ８が接続されている。トランジスタＱ１１，Ｑ１２のエミッタからそれぞれ差動増幅回路１１のトランジスタＱ３，Ｑ４のベースに、差動増幅回路１７の差動出力信号が出力される。これにより、差動増幅回路１７は、第１のピーク検出回路１５の出力信号と第２のピーク検出回路１６の出力信号との電圧差に応じた電流を、一対の負荷抵抗Ｒ１，Ｒ２から引き抜く。
【００２４】
図３は、図１のリミッタアンプ回路の後段部分を示す回路図である。差動増幅回路１２は、トランジスタＱ１３〜Ｑ１８と、負荷抵抗Ｒ９，Ｒ１０と、定電流回路Ｉ９〜Ｉ１２とを有する。一対のトランジスタＱ１３，Ｑ１４（第２の差動トランジスタ）は、差動増幅回路１１の差動出力信号ＰＯＳ，ＮＥＧをそれぞれベース（入力端子）から入力する。一対のトランジスタＱ１３，Ｑ１４のコレクタ（出力端子）と定電圧端子ＶＣＣ（第１の定電圧端子）との間に、一対の負荷抵抗Ｒ９，Ｒ１０（第２の負荷抵抗）がそれぞれ接続されている。共通接続されたトランジスタＱ１３，Ｑ１４のエミッタと定電圧端子ＶＥＥとの間に定電流回路Ｉ９が接続されている。
【００２５】
トランジスタＱ１５，Ｑ１６のコレクタはそれぞれトランジスタＱ１３，Ｑ１４のコレクタに接続されている。共通接続されたトランジスタＱ１５，Ｑ１６のエミッタと定電圧端子ＶＥＥとの間に定電流回路Ｉ１０が接続されている。トランジスタＱ１７，Ｑ１８のコレクタは定電圧端子ＶＣＣに接続され、ベースはそれぞれトランジスタＱ１３，Ｑ１４のコレクタに接続されている。トランジスタＱ１７，Ｑ１８のエミッタと定電圧端子ＶＥＥとの間にそれぞれ定電流回路Ｉ１１，Ｉ１２が接続されている。トランジスタＱ１８，Ｑ１７のエミッタから差動増幅回路１２の差動出力信号が出力される。
【００２６】
差動増幅回路２０は、トランジスタＱ１９〜Ｑ２２と、負荷抵抗Ｒ１１〜Ｒ１４と、定電流回路Ｉ１３〜Ｉ１５とを有する。トランジスタＱ１９は第３のピーク検出回路１９の出力信号をベースから入力し、トランジスタＱ２０は基準電圧ＲＥＦをベースから入力する。トランジスタＱ１９，Ｑ２０のコレクタと定電圧端子ＶＣＣとの間に、一対の負荷抵抗Ｒ１１，Ｒ１２がそれぞれ接続されている。トランジスタＱ１９，Ｑ２０のエミッタはそれぞれ抵抗Ｒ１３，Ｒ１４の一端に接続されている。共通接続された抵抗Ｒ１３，Ｒ１４の他端と定電圧端子ＶＥＥとの間に定電流回路Ｉ１３が接続されている。トランジスタＱ２１，Ｑ２２のベースはそれぞれトランジスタＱ１９，Ｑ２０のコレクタに接続され、トランジスタＱ２１，Ｑ２２のコレクタは定電圧端子ＶＣＣに接続されている。トランジスタＱ２１，Ｑ２２のエミッタと定電圧端子ＶＥＥとの間にそれぞれ定電流回路Ｉ１４，Ｉ１５が接続されている。トランジスタＱ２１，Ｑ２２のエミッタからそれぞれ差動増幅回路１２のトランジスタＱ１５，Ｑ１６のベースに、差動増幅回路２０の差動出力信号が出力される。これにより、差動増幅回路２０は、第３のピーク検出回路１９の出力信号と基準電圧ＲＥＦとの電圧差に応じた電流を、一対の負荷抵抗Ｒ９，Ｒ１０から引き抜く。
【００２７】
第１のオフセット調整回路１４は、ＡＣ結合入力であるため、差動入力信号のＤＣレベルの変化に追従して差動増幅回路１１の差動出力信号のＤＣオフセット電圧を調整することができる。これにより、良好な応答性を得ることができる。
【００２８】
また、基準電圧ＲＥＦが所定の値に調整され、第２のオフセット調整回路１８は、差動入力信号（パケット信号）が入力された場合（入力信号振幅が有る場合）は差動増幅回路１２の差動出力信号のＤＣオフセット電圧にＤＣオフセットを付加せず、差動入力信号（パケット信号）が入力されていない場合（入力信号振幅が無い場合）は差動増幅回路１２の差動出力信号のＤＣオフセット電圧にＤＣオフセットを付加する。これにより、差動入力信号が入力されていない場合にリミッタアンプ回路の正相出力信号がロー、逆相出力信号がハイとなるようにＤＣレベルを調整する。従って、差動入力信号が入力されていない場合にリミッタアンプ回路の正相出力信号と逆相出力信号のＤＣ出力レベルが等しくなってしまうのを防止することができる。
【００２９】
また、差動増幅回路１３の差動出力信号は飽和している。これにより、第２のオフセット調整回路１８は、入力振幅に依存することなく、パケット（信号入力）の有無を検出することができる。
【００３０】
また、差動入力信号の過渡期において、第１，第２のオフセット調整回路１４，１８の応答時間分の遅延が生じる。これに対し、本実施の形態では、第１のオフセット調整回路１４の第１，第２のピーク検出回路１５，１６と第２のオフセット調整回路１８の第３のピーク検出回路１９の回路定数は等しく、第１のオフセット調整回路１４の差動増幅回路１７と第２のオフセット調整回路１８の差動増幅回路２０の回路定数は等しい。これにより、第１のオフセット調整回路１４と第２のオフセット調整回路１８の応答時間を容易に合わせることができるため、差動入力信号の過渡期においてオフセットを付加した状態からオフセットを解除するまでの応答時間を第１，第２のオフセット調整回路１４，１８でほぼ同じにすることができる。従って、高速のバースト信号に対しても良好な応答性を得ることができ、正常な動作を行うことができる。
【００３１】
図４は、リミッタアンプ回路の差動入力信号のシミュレーション結果を示す波形図である。図５は、第１，第２のピーク検出回路の出力信号のシミュレーション結果を示す波形図である。図６は、第３の差動増幅回路の差動出力信号のシミュレーション結果を示す波形図である。図７は、第１の差動増幅回路の差動出力信号のシミュレーション結果を示す波形図である。本実施の形態に係るリミッタアンプ回路はＡＣ結合入力であるため、容量値（シミュレーションでは１００ｐＦ）により、差動入力信号のＤＣレベル（ハイレベル）が変化してしまう。これに対し、放電パスのあるピーク検出回路により第１のオフセット調整回路を構成している。これにより、図７に示すように、第１のオフセット調整回路は、３ｎｓの応答時間がかかる。３ｎｓ以降は差動入力信号のＤＣレベル変化に対応することができる。
【００３２】
図８は、第３のピーク検出回路の出力信号のシミュレーション結果を示す波形図である。図９は、第４の差動増幅回路の差動出力信号のシミュレーション結果を示す波形図である。図１０は、第２の差動増幅回路の差動出力信号のシミュレーション結果を示す波形図である。第２のオフセット調整回路は、差動入力信号が入力されていない場合に第２の差動増幅回路の正相出力信号がロー、逆相出力信号がハイとなるようにＤＣレベルを調整する。そして、第１のオフセット調整回路と第２のオフセット調整回路の回路定数を同じにすることで、第１のオフセット調整回路と第２のオフセット調整回路の応答時間を容易に合わせることができる。
【００３３】
図１１は、リミッタアンプ回路の差動出力信号のシミュレーション結果を示す波形図である。図１２〜１４は、図１１の丸で囲った部分を拡大した図であり、それぞれ入力を３０ｍＶｐｐ、１００ｍＶｐｐ、３００ｍＶｐｐとしている。第１のオフセット調整回路と第２のオフセット調整回路の回路定数を等しくしている。このシミュレーション結果から、動作速度が１０Ｇｂ／ｓ（１０倍）になっても、本実施の形態に係るリミッタアンプ回路は高速に応答することができることが確認された。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態に係るリミッタアンプ回路を示すブロック図である。
【図２】図１のリミッタアンプ回路の前段部分を示す回路図である。
【図３】図１のリミッタアンプ回路の後段部分を示す回路図である。
【図４】リミッタアンプ回路の差動入力信号のシミュレーション結果を示す波形図である。
【図５】第１，第２のピーク検出回路の出力信号のシミュレーション結果を示す波形図である。
【図６】第３の差動増幅回路の差動出力信号のシミュレーション結果を示す波形図である。
【図７】第１の差動増幅回路の差動出力信号のシミュレーション結果を示す波形図である。
【図８】第３のピーク検出回路の出力信号のシミュレーション結果を示す波形図である。
【図９】第４の差動増幅回路の差動出力信号のシミュレーション結果を示す波形図である。
【図１０】第２の差動増幅回路の差動出力信号のシミュレーション結果を示す波形図である。
【図１１】リミッタアンプ回路の差動出力信号のシミュレーション結果を示す波形図である。
【図１２】図１１の丸で囲った部分を拡大した図である。
【図１３】図１１の丸で囲った部分を拡大した図である。
【図１４】図１１の丸で囲った部分を拡大した図である。
【図１５】従来の光受信回路を示す図である。
【図１６】図１５の光受信回路のトランスインピーダンスアンプの出力信号を示す図である。
【図１７】ＡＣ結合構成の従来の光受信回路を示す図である。
【図１８】図１７の光受信回路のトランスインピーダンスアンプの正相出力を示す図である。
【図１９】図１７の光受信回路のトランスインピーダンスアンプの逆相出力を示す図である。
【符号の説明】
【００３５】
１１  差動増幅回路（第１の差動増幅回路）
１２，１３  差動増幅回路（第２の差動増幅回路）
１４  第１のオフセット調整回路
１５  第１のピーク検出回路
１６  第２のピーク検出回路
１７  差動増幅回路（第３の差動増幅回路）
１８  第２のオフセット調整回路
１９  第３のピーク検出回路
２０  差動増幅回路（第４の差動増幅回路）
Ｃ  容量
Ｄ  ダイオード
Ｑ１，Ｑ２  第１の差動トランジスタ
Ｑ１３，Ｑ１４  第２の差動トランジスタ
Ｑ７  第１のバイポーラトランジスタ
Ｑ８  第２のバイポーラトランジスタ
Ｒ１，Ｒ２  第１の負荷抵抗
Ｒ９，Ｒ１０  第２の負荷抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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