(57)【特許請求の範囲】
【請求項１】
情報を記憶する記憶用キャパシタと、
少なくともデータ読み出し時に、記憶用キャパシタと実質的に直列に接続される負荷用キャパシタと、を備え、
実質的に直列に接続された記憶用キャパシタと負荷用キャパシタとにより構成される合成キャパシタの両端に印可された読み出し電圧に起因して記憶用キャパシタと負荷用キャパシタとの接続部に発生する電位に基づいて、記憶用キャパシタに記憶されていたデータを読み出す半導体記憶装置において、
データの読み出しが支障なく行えるよう負荷用キャパシタの容量を変更可能に構成するとともに、
前記接続部に発生する電位に基づいて得られるデータ判定電圧を計測し、当該計測されたデータ判定電圧が所定の許容範囲を超えたことを条件に前記負荷用キャパシタの容量を変更するよう構成したこと、
を特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置において、
前記記憶用キャパシタは、誘電体として強誘電体を用いた強誘電体キャパシタであること、
を特徴とするもの。
【請求項３】
請求項１ないし２の半導体記憶装置において、
前記負荷用キャパシタの容量の変更は、変更により、前記データ判定電圧が所定の許容範囲内であって当該許容範囲の下限に近くなるような変更であること、
を特徴とするもの。
【請求項４】
請求項１ないし３のいずれかの半導体記憶装置において、
前記負荷用キャパシタの容量の変更は、変更により負荷用キャパシタの容量が大きくなるような変更であること、
を特徴とするもの。
【請求項５】
請求項１ないし４のいずれかの半導体記憶装置において、
前記負荷用キャパシタとして用いることのできる要素キャパシタを複数設けておき、負荷用キャパシタとして用いる要素キャパシタの構成を変更することで負荷用キャパシタの容量を変更すること、
を特徴とするもの。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、半導体記憶装置のデータ読み出しを正確に行うための技術に関する。
【０００２】
【従来の技術】
不揮発性のランダムアクセスメモリとして、破壊型の強誘電体メモリが知られている。図１３に、従来の破壊型の強誘電体メモリの一種である１Ｔ１Ｃ（１トランジスタ・１キャパシタ）型の強誘電体メモリ２の回路構成の一部を略記する。
【０００３】
強誘電体メモリ２は、強誘電体キャパシタ４と負荷用キャパシタ６とを備えている。強誘電体キャパシタ４には、強誘電体のヒステリシス特性に起因して生ずる残留分極の相違に対応させて、データ「１」または「０」が不揮発的に記憶されている。
【０００４】
データ読み出し時には、プレートラインＰＬに読み出し用電圧を印加し、ビットラインＢＬに生ずる電位Ｖblを検出する。電位Ｖblの値は、強誘電体キャパシタ４の残留分極の値によって異なる。
【０００５】
したがって、電位Ｖblが所定の基準電位Ｖrefより大きいか小さいかを判定することにより、強誘電体キャパシタ４に記憶されていたデータが「１」であったか「０」であったかを知ることができる。
【０００６】
このように、破壊型の強誘電体メモリを用いることで、不揮発性のランダムアクセスメモリを容易に実現することができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のこのような破壊型の強誘電体メモリには次のような問題点があった。破壊型の強誘電体メモリに対してデータ読み出しを行うと、データが破壊されてしまうため、データの再書き込みを行う必要がある。
【０００８】
このため、強誘電体キャパシタ４に対するアクセスを繰り返し行うと、強誘電体キャパシタ４のヒステリシス特性が劣化して、データ「１」のときの残留分極の値と、データ「０」のときの残留分極の値との差が小さくなってくる。残留分極の値の差が小さくなると、データ読み出し時にビットラインＢＬに生ずる電位Ｖblと基準電位Ｖrefとの差も小さくなるため、電位Ｖblが基準電位Ｖrefより大きいか小さいかを判定するのが困難になる。
【０００９】
また、同一内容のデータを長時間保持していると、いわゆるインプリント効果によって強誘電体キャパシタ４のヒステリシス特性に歪みを生ずるため、やはり、電位Ｖblが基準電位Ｖrefより大きいか小さいかを判定するのが困難になる。
【００１０】
このように、電位Ｖblが基準電位Ｖrefより大きいか小さいかを判定するのが困難になると、データの読み出しが正確に行われなくなる。
【００１１】
この発明は、このような従来の破壊型の強誘電体メモリ等の問題点を解決し、長期に渡りデータの読み出しを正確に行うことのできる半導体記憶装置を提供することを目的とする。
【００１２】
【発明の作用および効果】
請求項１の半導体記憶装置は、データを記憶する記憶用キャパシタと、少なくともデータ読み出し時に記憶用キャパシタと実質的に直列に接続される負荷用キャパシタとを備え、実質的に直列に接続された記憶用キャパシタと負荷用キャパシタとにより構成される合成キャパシタの両端に印可された読み出し電圧に起因して記憶用キャパシタと負荷用キャパシタとの接続部に発生する電位に基づいて、記憶用キャパシタに記憶されていたデータを読み出す半導体記憶装置において、データの読み出しが支障なく行えるよう負荷用キャパシタの容量を変更可能に構成したことを特徴とする。
【００１３】
したがって、当該半導体装置に対するアクセス回数の増加や当該半導体装置に同一データを長期間保持することに伴う記憶用キャパシタのデータ保持特性の変化や劣化によって、記憶用キャパシタに記憶されていたデータの読み出しが困難になっても、負荷用キャパシタの容量を変更することによって、記憶用キャパシタと負荷用キャパシタとの接続部に発生する電位を変えることができる。この結果、再び、データの読み出しが可能となる。すなわち、長期に渡りデータの読み出しを正確に行うことができる。
また、請求項１の半導体記憶装置においては、接続部に発生する電位に基づいて得られるデータ判定電圧を計測し、当該計測されたデータ判定電圧が所定の許容範囲を超えたことを条件に負荷用キャパシタの容量を変更するよう構成したことを特徴とする。
したがって、アクセス回数の増加に伴う記憶用キャパシタのデータ保持特性の劣化のみならず、当該半導体装置に同一データを長期間保持することに伴う記憶用キャパシタのデータ保持特性に変化が生じた場合であっても、記憶用キャパシタに記憶されていたデータの読み出しが困難になったことを確実に把握して負荷用キャパシタの容量を変更することができる。
【００１４】
請求項２の半導体記憶装置においては、記憶用キャパシタは、誘電体として強誘電体を用いた強誘電体キャパシタであることを特徴とする。
【００１５】
したがって、当該半導体装置に対するアクセス回数の増加や当該半導体装置に同一データを長期間保持することに伴う強誘電体キャパシタの疲労現象やインプリント効果によって、強誘電体キャパシタに記憶されていたデータの読み出しが困難になっても、負荷用キャパシタの容量を変更することによって、強誘電体キャパシタと負荷用キャパシタとの接続部に発生する電位を変えることができる。
【００２０】
請求項３の半導体記憶装置においては、負荷用キャパシタの容量の変更は、変更により、データ判定電圧が所定の許容範囲内であって当該許容範囲の下限に近くなるような変更であることを特徴とするもの。
【００２１】
このようにデータ判定電圧をできるだけ低く抑えることにより、アクセスの際に記憶用キャパシタに印可される分圧をできるだけ低く抑えることができる。このため、アクセス等による記憶用キャパシタのデータ保持特性の劣化を、いっそう抑えることができる。
【００２２】
請求項４の半導体記憶装置においては、負荷用キャパシタの容量の変更は、変更により負荷用キャパシタの容量が大きくなるような変更であることを特徴とする。
【００２３】
したがって、変更前の負荷用キャパシタの容量をできるだけ低く抑えておくことでアクセス等による記憶用キャパシタのデータ保持特性の劣化をいっそう遅らせることができる。また、劣化が進んだ場合には、負荷用キャパシタの容量が大きくなるように変更することで、記憶用キャパシタと負荷用キャパシタとの接続部に発生する電位を変え、データの読み出しを容易に行うようにすることができる。
【００２４】
請求項５の半導体記憶装置においては、負荷用キャパシタとして用いることのできる要素キャパシタを複数設けておき、負荷用キャパシタとして用いる要素キャパシタの構成を変更することで負荷用キャパシタの容量を変更することを特徴とする。
【００２５】
したがって、たとえば、あらかじめ設けられた複数の要素キャパシタから適当な個数の要素キャパシタを選択し並列に接続して負荷用キャパシタとして用いたり、あらかじめ設けられた異なる容量の要素キャパシタから適当な容量のひとつの要素キャパシタを選択し負荷用キャパシタとして用いたりすることができる。このため、容易に負荷用キャパシタの容量を変更することができる。
【００２６】
この発明による半導体記憶装置は、次のように把握することもできる。すなわち、データを記憶する記憶用素子と、少なくともデータ読み出し時に、記憶用素子と実質的に電気的に関連付けられる補助素子とを備え、実質的に電気的に関連付けられた記憶用素子と補助素子とにより構成される合成素子に所定の電気的作用を施すことにより記憶用素子に記憶されていたデータを読み出す半導体記憶装置において、データの読み出しが支障なく行えるよう補助素子の電気的特性を変更可能に構成したことを特徴とする半導体記憶装置。
【００２７】
したがって、当該半導体装置に対するアクセス回数の増加や当該半導体装置に同一データを長期間保持することに伴う記憶用素子のデータ保持特性の変化や劣化によって、記憶用素子に記憶されていたデータの読み出しが困難になっても、補助素子の電気的特性を変更することによって、再び、データの読み出しが可能となる。すなわち、長期に渡りデータの読み出しを正確に行うことができる。
また、この発明による半導体記憶装置は、次のように把握することもできる。すなわち、記憶用キャパシタに対する読み出し動作の回数および書き込み動作の回数のうち少なくとも一方の動作の回数を計測し、当該計測された回数が所定の回数に達したことを条件に負荷用キャパシタの容量を変更するよう構成したことを特徴とする半導体記憶装置。
したがって、当該半導体装置に対するアクセス回数の増加に伴う記憶用キャパシタのデータ保持特性の劣化によって、記憶用キャパシタに記憶されていたデータの読み出しが困難になった場合であっても、簡易な構成により、負荷用キャパシタの容量を変更することが可能となる。
【００２８】
【発明の実施の形態】
図１は、この発明の一実施形態による半導体記憶装置である強誘電体メモリ１０の回路構成の一部を示す図面である。強誘電体メモリ１０は複数のメモリセルＭＣ11、ＭＣ12，…、ＭＣmn、…をマトリックス状に配置した構成を備えている。複数のメモリセルＭＣ11、ＭＣ12，…、ＭＣmn、…は、それぞれ同様の構成であるので、メモリセルＭＣmnを例に説明する。
【００２９】
マトリックスの第m行・第n列に位置するメモリセルＭＣmnは、一対の記憶用キャパシタ（記憶用素子）である強誘電体キャパシタＦＣ1、ＦＣ2を備えた、いわゆる２Ｔ２Ｃ（２トランジスタ・２キャパシタ）型のメモリセルである。
【００３０】
強誘電体キャパシタＦＣ1、ＦＣ2は相補的な分極状態を保持するよう構成されている。強誘電体キャパシタＦＣ1の分極状態が、たとえば図３のＰ1に示す状態であるとすると、強誘電体キャパシタＦＣ2の分極状態は、図３のＰ2に示す状態となるよう構成されている。
【００３１】
逆に、強誘電体キャパシタＦＣ1の分極状態が、図３のＰ2に示す状態であるとすると、強誘電体キャパシタＦＣ2の分極状態は、図３のＰ1に示す状態となるよう構成されている。
【００３２】
強誘電体キャパシタＦＣ1、ＦＣ2の一端は、ともに、プレートラインＰＬmに接続されている。なお、図示しないが、プレートラインＰＬmには、第m行に属する他のメモリセルの強誘電体キャパシタＦＣ1、ＦＣ2の一端が接続されている。
【００３３】
強誘電体キャパシタＦＣ1、ＦＣ2の他端は、それぞれ、トランジスタＷＴ1およびＷＴ2を介して、第n列の一対のビットラインＢＬnおよびＢＬnＢに接続されている。図示しないが、第n列を構成する他のメモリセルの強誘電体キャパシタの他端も、それぞれ、一対のトランジスタを介して、第n列の一対のビットラインＢＬnおよびＢＬnＢに接続されている。
【００３４】
第n列の一対のビットラインＢＬnおよびＢＬnＢには、第n列用のセンスアンプＳＡnが接続されている。
【００３５】
トランジスタＷＴ1およびＷＴ2のゲートは第m行のワードラインＷＬmに接続されている。図示しないが、ワードラインＷＬmには、第m行に属する他のメモリセルの一対のトランジスタのゲートも接続されている。
【００３６】
第n列の一対のビットラインＢＬnおよびＢＬnＢには、データ読み出し時に一対のビットラインＢＬn、ＢＬnＢ間に生ずる電位差であるデータ判定電圧を計測するためのコンパレータＣＭＰnが接続されている。同様に、他の各対のビットラインにもコンパレータ（図示せず）が接続されている。
【００３７】
各コンパレータＣＭＰ1、…、ＣＭＰn、…の出力端は、低電位検出部１２の入力端に接続されている。低電位検出部１２の出力端は、後述する負荷容量制御部１４の入力端に接続されている。
【００３８】
図１に示すように、ビットラインＢＬnには、トランジスタＳＴ11，ＳＴ12，…を介して、要素キャパシタであるキャパシタＥＣ１１、ＥＣ12、…が接続されている。各キャパシタＥＣ11，ＥＣ12、…の他端は、全て接地されている。各キャパシタＥＣ11，ＥＣ12、…のうち、負荷容量制御部１４によって選択された要素キャパシタによって負荷用キャパシタＬＣn1（補助素子）が構成される。他の負荷用キャパシタＬＣn2、…（補助素子）も、負荷用キャパシタＬＣn1と同様の構成である。
【００３９】
負荷用キャパシタＬＣn1、ＬＣn2、…を構成する要素キャパシタのうち対応する要素キャパシタＥＣ11、ＥＣ21、…に接続されたトランジスタＳＴ11，ＳＴ21、…は、ともに、制御線ＣＬ1を介して、負荷容量制御部１４に接続されている。
【００４０】
同様に、負荷用キャパシタＬＣn1、ＬＣn2、…を構成する要素キャパシタのうち、他の対応する要素キャパシタＥＣ12、ＥＣ22、…に接続されたトランジスタＳＴ12，ＳＴ22、…は、ともに、制御線ＣＬ2を介して、負荷容量制御部１４に接続されている。その他の対応する要素キャパシタも同様である。
【００４１】
対応する要素キャパシタは同一の容量値を有している。また、この実施形態においては、対応する要素キャパシタと他の対応する要素キャパシタとでは容量値が異なる。たとえば、キャパシタＥＣ12、ＥＣ22、…の容量値は、キャパシタＥＣ11、ＥＣ21、…の容量値の２倍となるよう設定されている。
【００４２】
初期状態においては、制御線ＣＬ1のみが「Ｈ」になるよう構成されている。すなわち、トランジスタＳＴ11，ＳＴ21、…のみがＯＮになっている。したがって、初期状態においては、ビットラインＢＬnの負荷用キャパシタＬＣn1を構成する要素キャパシタは、要素キャパシタＥＣ11のみであり、ビットラインＢＬnＢの負荷用キャパシタＬＣn2を構成する要素キャパシタは、要素キャパシタＥＣ21のみである。他のビットラインについても、同様である。
【００４３】
つぎに、図１に示す強誘電体メモリ１０の動作を説明する。まず、特定のメモリセルからデータを読み出す場合の動作を、メモリセルＭＣmnを例に説明する。いま、メモリセルＭＣmnを構成する強誘電体キャパシタＦＣ1、ＦＣ2の分極状態が、それぞれ、図３に示すＰ1，Ｐ2であるとする。この状態を、メモリセルＭＣmnにデータ「１」が記憶されている状態と定義する。
【００４４】
ここに、図３は、強誘電体キャパシタＦＣ1（またはＦＣ2）における電圧（横軸）と分極状態（縦軸。図では、分極状態と等価な電荷で表している。）との関係を示す図面である。強誘電体キャパシタＦＣ1（またはＦＣ2）の当該関係が、ヒステリシス曲線１００として表されている。なお、ここでは、強誘電体キャパシタＦＣ1と強誘電体キャパシタＦＣ2とは、ほぼ同一の特性を有するものとして便宜上、ひとつのヒステリシス曲線１００で表している。
【００４５】
負荷用キャパシタＬＣn1、ＬＣn2（すなわち、初期状態においては、キャパシタＥＣ11、ＥＣ21）を所定の方法で放電した後、一対のビットラインＢＬn、ＢＬnＢをフローティング状態とし、その後、ワードラインＷＬmを「Ｈ」にしてトランジスタＷＴ1、ＷＴ2をＯＮにする。その直後に、プレートラインＰＬに読み出し電圧Ｖpを与える。
【００４６】
すなわち、負荷用キャパシタＬＣn1と強誘電体キャパシタＦＣ1とを直列に接続し、接続により形成された合成キャパシタの両端に電位差Ｖpを与えることになる。同様に、負荷用キャパシタＬＣn2と強誘電体キャパシタＦＣ2とを直列に接続し、接続により形成された合成キャパシタの両端に電位差Ｖpを与えることになる。
【００４７】
このとき強誘電体キャパシタＦＣ1、ＦＣ2の両端に発生する電圧は、図式解法によれば、図３のＶ1，Ｖ2となる。なお、２つの直線２１０、２２０は、負荷用キャパシタＬＣn1、ＬＣn2を表している。すなわち、２つの直線２１０、２２０の傾きが、それぞれ、負荷用キャパシタＬＣn1、ＬＣn2の容量を表している。なお、負荷用キャパシタＬＣn1、ＬＣn2の容量は等しいから、２つの直線２１０、２２０の傾きは、等しい。
【００４８】
この図を用いれば、負荷用キャパシタＬＣn1、ＬＣn2に発生する電圧、すなわち、ビットラインＢＬnおよびＢＬnＢに現れる電圧は、それぞれ、Ｖp−Ｖ1およびＶp−Ｖ2で表される。
【００４９】
第n列のセンスアンプＳＡnは、ビットラインＢＬnおよびＢＬnＢに現れる電圧、のどちらが大きいかを判別することで、メモリセルＭＣmnに記憶されているデータの内容を知る。この実施形態においては、ビットラインＢＬnに現れる電圧（Ｖp−Ｖ1）よりもビットラインＢＬnＢに現れる電圧（Ｖp−Ｖ2）の方が大きい場合を「１」、逆の場合を「０」としている。つまり、Ｖ1＞Ｖ2の場合を「１」、逆の場合を「０」としている。したがって、図3から明らかなように、メモリセルＭＣmnに記憶されているデータは、「１」であることが分かる。
【００５０】
なお、この実施形態においては、データ「１」を記憶している場合における一対のビットライン間の電位差（Ｖ1−Ｖ2）の値が正で、かつ、センスアンプの感度よりやや大きくなるよう、要素キャパシタＥＣ11、ＥＣ21の容量値を設定している。したがって、読み出し動作等の際、強誘電体キャパシタＦＣ1、ＦＣ2に印可される電圧を低く抑えることができる。このため、初期状態においても読み出し動作の繰り返しによる強誘電体キャパシタＦＣ1、ＦＣ2の劣化が生じにくくなる。
【００５１】
このように、初期状態において強誘電体キャパシタＦＣ1、ＦＣ2の劣化をある程度防いでおいた上、それでも劣化が生じて、Ｖ1−Ｖ2の値がセンスアンプの検出限度を下回ったような場合は、後述するように、Ｖ1−Ｖ2の値がセンスアンプの検出限度を上回るように、負荷用キャパシタＬＣn1、ＬＣn2の容量を変更するのである。
【００５２】
図１に戻って、センスアンプＳＡnは、Ｖ1＞Ｖ2であることを検出するとビットラインＢＬn、ＢＬnＢを、強制的にそれぞれ論理「Ｌ」、論理「Ｈ」レベルにする。読み出しからここまでの動作により、読み出し動作により破壊されたデータを元のデータに書き戻すことができる。読み出し動作により破壊されたデータを書き戻す動作は、再書き込み動作と呼ばれる。
【００５３】
ところで、メモリセルＭＣmnに同一のデータを長時間保持しておくと、インプリント効果によって、強誘電体キャパシタＦＣ1、ＦＣ2のヒステリシス曲線１００に歪みが生ずる。図４は、インプリント効果によって、ヒステリシス曲線１００がヒステリシス曲線１０１に変化した様子を表す図面である。
【００５４】
ヒステリシス曲線１００（初期状態）がヒステリシス曲線１０１に変化してしまうと、たとえば図４に示すように、データ「１」を読み出す際の一対のビットラインＢＬn、ＢＬnＢ間の電位差（Ｖ1−Ｖ2）の絶対値が小さくなり、しかも、正負が反転してしまっている。これでは、データを正確に読み出すことはできない。
【００５５】
そこで、図１に示すように、この実施形態においては、低電位検出部１２が、コンパレータＣＭＰnを介して、一対のビットラインＢＬnＢ、ＢＬn間の電位差（Ｖ1−Ｖ2）を監視している。
【００５６】
低電位検出部１２は、ビットラインＢＬnＢ、ＢＬn間の電位差（Ｖ1−Ｖ2）が、あらかじめ設定された所定の電圧より小さくなったことを検出した場合は、容量変更信号を生成するよう構成されている。
【００５７】
低電位検出部１２において容量変更信号が生成されると、負荷容量制御部１４は、現在「Ｈ」になっている制御線ＣＬ1を「Ｌ」にするとともに、現在「Ｌ」になっている制御線ＣＬ2を「Ｈ」にする。これによって、負荷用キャパシタＬＣn1、ＬＣn2を構成する要素キャパシタは、キャパシタＥＣ11、ＥＣ21から、キャパシタＥＣ12、ＥＣ22に変更される。
【００５８】
前述のように、この実施形態においては、キャパシタＥＣ12、ＥＣ22、…の容量値は、キャパシタＥＣ11、ＥＣ21、…の容量値の２倍となるよう設定されているとする。したがって、負荷用キャパシタＬＣn1、ＬＣn2の容量値も、変更前の２倍となる。
【００５９】
図５に、変更後の負荷用キャパシタＬＣn1、ＬＣn2を表す直線２１１，２２１を示す。図５から、データ読み出し時における一対のビットラインＢＬnＢ、ＢＬn間の電位差（Ｖ1−Ｖ2）が、再び正になり、かつ、その絶対値も、図１に示す初期状態の場合と同程度まで回復していることが分かる。
【００６０】
このように、負荷用キャパシタＬＣn1、ＬＣn2の容量値を変更することで、インプリント効果によって、ヒステリシス曲線１００がヒステリシス曲線１０１に変化した場合であっても、データの読み出しを支障なく行うことができる。
【００６１】
さて、この実施形態における強誘電体メモリ１０のような破壊読み出しを行う記憶装置においては、上述のように、読み出し動作により破壊されたデータを元のデータに書き戻す必要があるから、読み出し動作を繰り返すといわゆる疲労により強誘電体キャパシタＦＣ1、ＦＣ2のヒステリシス特性が劣化する。
【００６２】
図６に、疲労により劣化した誘電体キャパシタＦＣ1、ＦＣ2のヒステリシス曲線１０２を示す。ヒステリシス曲線１００（初期状態）がヒステリシス曲線１０２に変化してしまうと、やはり、たとえばデータ「１」を読み出す際の一対のビットラインＢＬn、ＢＬnＢ間の電位差（Ｖ1−Ｖ2）の絶対値が小さくなってしまい、データを正確に読み出すことが困難になる。
【００６３】
この実施形態においては、低電位検出部１２が、コンパレータＣＭＰnを介して、一対のビットラインＢＬnＢ、ＢＬn間の電位差（Ｖ1−Ｖ2）を監視しているので、疲労により強誘電体キャパシタＦＣ1、ＦＣ2のヒステリシス特性が劣化したような場合であっても、劣化に伴う電位差（Ｖ1−Ｖ2）の低下を検出して、負荷用キャパシタＬＣn1、ＬＣn2の容量値が変更されることになる。
【００６４】
図７に、変更後の負荷用キャパシタＬＣn1、ＬＣn2を表す直線２１１，２２１を示す。図７から、データ読み出し時における一対のビットラインＢＬnＢ、ＢＬn間の電位差（Ｖ1−Ｖ2）が、図１に示す初期状態の場合と同程度まで回復していることが分かる。
【００６５】
このように、負荷用キャパシタＬＣn1、ＬＣn2の容量値を変更することで、疲労によるヒステリシス特性の劣化によって、ヒステリシス曲線１００がヒステリシス曲線１０２に変化した場合であっても、データの読み出しを支障なく行うことができる。
【００６６】
このように、図１に示す強誘電体メモリ１０においては、データ読み出し時における一対のビットラインＢＬnＢ、ＢＬn間の電位差（Ｖ1−Ｖ2）の低下を検出して、負荷用キャパシタＬＣn1、ＬＣn2の容量値を変更するようにしている。したがって、強誘電体キャパシタＦＣ1、ＦＣ2のヒステリシス特性の変化（劣化）の原因がなんであれ、データ読み出しが困難になったことを感知して、自動的に、的確な読み出しが行えるよう、負荷用キャパシタＬＣn1、ＬＣn2の容量値を変更するのである。
【００６７】
もちろん、負荷用キャパシタＬＣn1、ＬＣn2の容量値を変更したあと、再び、データ判定電圧が低下した場合、これを検出して、負荷用キャパシタＬＣn1、ＬＣn2の容量値を再変更するよう構成することもできる。
【００６８】
つぎに、図２に、この発明の他の実施形態による半導体記憶装置である強誘電体メモリ２０の回路構成の一部を示す。強誘電体メモリ２０の回路構成は、上述の図１に示す強誘電体メモリ１０の回路構成に類似している。ただし、図２の強誘電体メモリ２０は、コンパレータＣＭＰ1，…、ＣＭＰn、…および低電位検出部１２を備えておらず、代わりに、アクセス回数検出部２２を備えている。
【００６９】
アクセス回数検出部２２は、強誘電体メモリ２０に対するのデータの読み出し回数および書き込み回数の合計、すなわちアクセス回数を監視している。
【００７０】
アクセス回数検出部２２は、強誘電体メモリ２０に対するアクセス回数が、あらかじめ設定された所定回数に達したことを検出した場合は、容量変更信号を生成するよう構成されている。所定回数は、特に限定されるものではないが、経験的に或いは計算上、アクセス回数がこの程度になれば読み出しが困難になると考えられる回数よりやや少ない回数に設定しておくと好ましい。
【００７１】
生成された容量変更信号を受けて負荷容量制御部１４が、負荷用キャパシタＬＣn1、ＬＣn2を構成する要素キャパシタを、キャパシタＥＣ11、ＥＣ21から、キャパシタＥＣ12、ＥＣ22に変更するのは、上述の図１の強誘電体メモリ１０の場合と同様である。
【００７２】
このように、図２の実施形態においては、アクセス回数が、あらかじめ設定された所定回数に達したことを条件に、負荷用キャパシタＬＣn1、ＬＣn2の容量値を変更するようにしている。したがって、アクセス回数をカウントするという簡易な構成で、自動的に、再び、的確な読み出しが行えるよう、負荷用キャパシタＬＣn1、ＬＣn2の容量値を変更するのである。
【００７３】
もちろん、負荷用キャパシタＬＣn1、ＬＣn2の容量値を変更したあと、アクセス回数が、再び所定回数に達した場合に、負荷用キャパシタＬＣn1、ＬＣn2の容量値を再変更するよう構成することもできる。
【００７４】
つぎに、図８に、この発明のさらに他の実施形態による半導体記憶装置である強誘電体メモリ３０の回路構成の一部を示す。強誘電体メモリ３０の回路構成は、上述の図１に示す強誘電体メモリ１０の回路構成に類似している。ただし、図８の強誘電体メモリ３０においては、マトリックスの第m行・第n列に位置するメモリセルＭＣmnは、ひとつの記憶用キャパシタである強誘電体キャパシタＦＣを備えた、いわゆる１Ｔ１Ｃ（１トランジスタ・１キャパシタ）型のメモリセルである。
【００７５】
強誘電体キャパシタＦＣの一端は、プレートラインＰＬmに接続されている。なお、図示しないが、プレートラインＰＬmには、第m行に属する他のメモリセルの強誘電体キャパシタＦＣの一端が接続されている。
【００７６】
強誘電体キャパシタＦＣの他端は、トランジスタＷＴを介して、第n列のひとつのビットラインＢＬnＢに接続されている。図示しないが、第n列を構成する他のメモリセルの強誘電体キャパシタの他端も、それぞれ、トランジスタを介して、第n列のひとつのビットラインＢＬnＢに接続されている。
【００７７】
この強誘電体メモリ３０は、マトリックスの各列にひとつずつ、基準セルＲＣ1，…、ＲＣn、…を備えている。基準セルＲＣ1，…、ＲＣn、…は、この実施形態においては、常誘電体キャパシタである。各基準セルＲＣ1，…、ＲＣn、…の一端は、プレートラインＰＬ1、…、ＰＬm、ＰＬm+1、…をＯＲ接続した出力ラインに接続されている。各基準セルＲＣ1，…、ＲＣn、…の他端は、それぞれ、トランジスタを介して、各列の他のビットラインＢＬ1、…、ＢＬn、…に接続されている。このトランジスタは、常にＯＮ状態になっている。
【００７８】
トランジスタＷＴのゲートは第m行のワードラインＷＬmに接続されている。図示しないが、ワードラインＷＬmには、第m行に属する他のメモリセルのトランジスタのゲートも接続されている。他の構成は、図１の強誘電体メモリ１０と、ほぼ同様である。
【００７９】
強誘電体キャパシタＦＣは、定常時において、図１０に示す分極状態Ｐ1または分極状態Ｐ2のいずれかの状態を取りうる。たとえば、分極状態Ｐ1をデータ「１」を記憶している状態と定義すると、分極状態Ｐ2は、データ「０」を記憶している状態となる。
【００８０】
図１０において、直線３００は、たとえば基準セルＲＣnを表す直線である。すなわち、直線３００の傾きが基準セルＲＣnの静電容量値を表している。また、直線２４０は、基準セルＲＣn側のビット線ＢＬnの負荷用キャパシタＬＣn1を表す直線である。すなわち、直線２４０の傾きが負荷用キャパシタＬＣn1の静電容量値を表している。
【００８１】
したがって、図式解法によれば、データ読み出し時において、図８に示すビット線ＢＬnに現れる電圧は、図１０に示す（Ｖp−Ｖref）となる。これを基準電圧と呼ぶ。
【００８２】
一方、図１０において、直線２３０は、図８に示す強誘電体キャパシタＦＣ側のビット線ＢＬnＢの負荷用キャパシタＬＣn2を表す直線である。すなわち、直線２３０の傾きが負荷用キャパシタＬＣn2の静電容量値を表している。
【００８３】
したがって、図式解法によれば、データ読み出し時において、図８に示すビット線ＢＬnＢに現れる電圧は、図１０に示す（Ｖp−Ｖ10）（データ「１」を記憶している場合）または（Ｖp−Ｖ20）（データ「０」を記憶している場合）となる。
【００８４】
センスアンプＳＡnは、ビットラインＢＬnＢに現れる電圧（Ｖp−Ｖ10）または（Ｖp−Ｖ20）が、ビットラインＢＬnに現れる電圧（Ｖp−Ｖref）より小さいか大きいかを判別することで、メモリセルＭＣmnに記憶されているデータの内容を知る。
【００８５】
この実施形態においては、ビットラインＢＬnＢに現れる電圧が、ビットラインＢＬnに現れる電圧（Ｖp−Ｖref）より小さい場合を「１」、逆の場合を「０」としている。
【００８６】
図１に示す実施形態の場合と同様に、メモリセルＭＣmnに同一のデータを長時間保持しておくと、インプリント効果や疲労によって、強誘電体キャパシタＦＣのヒステリシス曲線１００が変化してしまう。図１１は、インプリント効果によって、ヒステリシス曲線１００がヒステリシス曲線１０１に変化した様子を表す図面である。
【００８７】
ヒステリシス曲線１００（初期状態）がヒステリシス曲線１０１に変化してしまうと、たとえば図１１に示すように、データ「１」を読み出す際の一対のビットラインＢＬn、ＢＬnＢ間の電位差の絶対値が小さくなり、しかも、正負が反転してまう。また、データ「０」を読み出す際の一対のビットラインＢＬn、ＢＬnＢ間の電位差の絶対値も小さくなってしまっている。これでは、データを正確に読み出すことはできない。
【００８８】
そこで、図１に示す実施形態の場合と同様に、この実施形態においても、低電位検出部１２が、コンパレータＣＭＰnを介して、一対のビットラインＢＬnＢ、ＢＬn間の電位差を監視しており、該電位差があらかじめ設定された所定の電圧より小さくなったことを検出した場合は、容量変更信号を生成するよう構成されている。
【００８９】
図１に示す実施形態の場合と同様に、低電位検出部１２において容量変更信号が生成されると、負荷容量制御部１４は、負荷用キャパシタＬＣn1、ＬＣn2を構成する要素キャパシタを変更することで、負荷用キャパシタＬＣn1、ＬＣn2の容量値を変更するのである。
【００９０】
図１２に、変更後の負荷用キャパシタＬＣn1、ＬＣn2を表す直線２４１，２３１を示す。図１２から、データ「１」および「０」を読み出す際の一対のビットラインＢＬn、ＢＬnＢ間の電位差の絶対値が、図１０に示す初期状態の場合と同程度まで回復していることが分かる。
【００９１】
このように、１Ｔ１Ｃ型の強誘電体メモリ３０においても、負荷用キャパシタＬＣn1、ＬＣn2の容量値を変更することで、インプリント効果等によって、ヒステリシス曲線１００が変化した場合であっても、データの読み出しを支障なく行うことができる。
【００９２】
なお、上述の実施形態においては、基準セルＲＣnを常誘電体キャパシタを用いて構成した場合を例に説明したが、基準セルＲＣnを強誘電体キャパシタを用いて構成した場合にも、この発明を適用することができる。
【００９３】
また、上述の実施形態においては、基準セルＲＣnが接続されているビット線ＢＬnの負荷用キャパシタＬＣn1についても、その容量値を変更するよう構成したが、負荷用キャパシタＬＣn1の容量値を変更しないよう構成することもできる。
【００９４】
つぎに、図９に、この発明のさらに他の実施形態による半導体記憶装置である強誘電体メモリ４０の回路構成の一部を示す。強誘電体メモリ４０の回路構成は、上述の図２に示す強誘電体メモリ２０の回路構成を、前述の１Ｔ１Ｃ型の強誘電体メモリ３０に適用したものである。すなわち、図９の強誘電体メモリ４０は、図８の強誘電体メモリ３０のようなコンパレータＣＭＰ1，…、ＣＭＰn、…および低電位検出部１２を備えておらず、代わりに、アクセス回数検出部２２を備えている。
【００９５】
したがって、図２に示す強誘電体メモリ２０の場合と同様に、図９の実施形態においては、アクセス回数が、あらかじめ設定された所定回数に達したことを条件に、負荷用キャパシタＬＣn1、ＬＣn2の容量値を変更するのである。このため、アクセス回数をカウントするという簡易な構成で、自動的に、再び、的確な読み出しが行えるよう、負荷用キャパシタＬＣn1、ＬＣn2の容量値を変更することができるのである。
【００９６】
なお、上述の各実施形態においては、容量値の異なる複数の要素キャパシタの中からひとつの要素キャパシタを選択し、選択された該ひとつのキャパシタで負荷用キャパシタを構成するようにしたが、この発明はこれに限定されるものではない。
【００９７】
たとえば、複数の要素キャパシタの中から、ひとつまたは２以上の要素キャパシタを選択し、選択された要素キャパシタを並列に接続する形で負荷用キャパシタを構成するようにしてもよい。この場合、各要素キャパシタを全て同一容量値とすることもできる。また、選択された要素キャパシタを直列に接続する形で負荷用キャパシタを構成するようにしてもよい。
【００９８】
また、上述の各実施形態においては、初期状態および負荷用キャパシタの容量の変更後のいずれにおいても、データ判定電圧が所定の許容範囲内であって当該許容範囲の下限に近くなるよう構成したが、この発明はこれに限定されるものではない。たとえば、初期状態および負荷用キャパシタの容量の変更後のいずれかにおいて、データ判定電圧が所定の許容範囲内であって当該許容範囲のほぼ中央または上限に近くなるよう構成することもできる。
【００９９】
また、上述の各実施形態においては、データ判定電圧が所定の許容範囲を超えたか否かによって、または、強誘電体メモリに対するアクセス回数が所定の回数に達したか否かによって、負荷用キャパシタの容量を変更するか否かを決定したが、この発明はこれに限定されるものではない。
【０１００】
たとえば、強誘電体メモリの稼働時間やデータを保持したまま経過した時間が所定の時間に達したか否かによって、負荷用キャパシタの容量を変更するか否かを決定するようにしてもよい。
【０１０１】
また、上述の各実施形態においては、いわゆる２Ｔ２Ｃ型の強誘電体メモリおよび１Ｔ１Ｃ型の強誘電体メモリを例に説明したがこの発明はこれに限定される物ではない。
【０１０２】
また、上述の各実施形態においては、記憶用キャパシタとして強誘電体キャパシタおよび基準セル（常誘電体キャパシタ）を例に説明したが、これら以外のキャパシタを記憶用キャパシタとして用いることもできる。また、キャパシタ以外の記憶用素子を有する半導体記憶装置にも、この発明を適用することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態による半導体記憶装置である強誘電体メモリ１０の回路構成の一部を示す図面である。
【図２】この発明の他の実施形態による半導体記憶装置である強誘電体メモリ２０の回路構成の一部を示す図面である。
【図３】強誘電体メモリ１０および強誘電体メモリ２０の動作を説明するための図面である。
【図４】強誘電体メモリ１０および強誘電体メモリ２０の動作を説明するための図面である。
【図５】強誘電体メモリ１０および強誘電体メモリ２０の動作を説明するための図面である。
【図６】強誘電体メモリ１０および強誘電体メモリ２０の動作を説明するための図面である。
【図７】強誘電体メモリ１０および強誘電体メモリ２０の動作を説明するための図面である。
【図８】この発明のさらに他の実施形態による半導体記憶装置である強誘電体メモリ３０の回路構成の一部を示す図面である。
【図９】この発明のさらに他の実施形態による半導体記憶装置である強誘電体メモリ４０の回路構成の一部を示す図面である。
【図１０】強誘電体メモリ３０および強誘電体メモリ４０の動作を説明するための図面である。
【図１１】強誘電体メモリ３０および強誘電体メモリ４０の動作を説明するための図面である。
【図１２】強誘電体メモリ３０および強誘電体メモリ４０の動作を説明するための図面である。
【図１３】従来の強誘電体メモリ２の回路構成の一部を略記した図面である。
【符号の説明】
１２・・・・・・・・低電位検出部
１４・・・・・・・・負荷容量制御部
ＢＬn、ＢＬnＢ・・・ビットライン
ＣＭＰn ・・・・・・コンパレータ
ＥＣ１１、ＥＣ12・・要素キャパシタ
ＦＣ1、ＦＣ2・・・・強誘電体キャパシタ
ＬＣn1、ＬＣn2・・・負荷用キャパシタ
ＳＴ11，ＳＴ12・・・トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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