(57)【特許請求の範囲】
【請求項１】
主表面（１ａ）と該主表面の反対面である裏面（１ｂ）を有し、炭化珪素よりなる第１導電型の半導体基板（１）と、
前記半導体基板の前記主表面側に形成され前記半導体基板よりも高抵抗な第１導電型の半導体層（４）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（５）と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（６）と、
前記ベース領域のうち、前記半導体層及び前記ソース領域に挟まれた部分の上に形成されたゲート絶縁膜（８）と、
前記ゲート絶縁膜の上に形成されたゲート電極（９）と、
前記ベース領域及び前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板の前記裏面に形成されたドレイン電極（１１）と、を有してなるＦＥＴが形成されるセル領域と、
該セル領域から所定間隔離間して該セル領域を囲むように、前記半導体層の表層部に形成された複数の第２導電型のウェル領域からなるガードリング領域と、を備え、
前記セル領域及び前記ガードリング領域の全域において、前記半導体基板と前記半導体層との間には、複数の第１導電型（２）と複数の第２導電型層（３）とが交互に配置されて形成された複数のＰＮ接合からなるスーパージャンクションが備えられており、該スーパージャンクションを構成する前記第１導電型層及び前記第２導電型層が繰り返し連続的につながっていることを特徴とする炭化珪素半導体装置。
【請求項２】
主表面（１ａ）と該主表面の反対面である裏面（１ｂ）を有した炭化珪素よりなる第１導電型の半導体基板（１）を用意する工程と、
前記半導体基板の前記主表面上に第１導電型層（２）及び第２導電型層（３）を交互に配置し、複数のＰＮ接合からなるスーパージャンクションを形成する工程と、
前記スーパージャンクション上に前記半導体基板よりも高抵抗な第１導電型の半導体層（４）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有する第２導電型のベース領域（５）を形成する工程と、
前記ベース領域の表層部の所定領域に、該ベース領域の深さよりも浅い第１導電型のソース領域（６）を形成する工程と、
前記ベース領域のうち、前記半導体層及び前記ソース領域に挟まれた部分の上にゲート絶縁膜（８）を形成する工程と、
前記ゲート絶縁膜の上にゲート電極（９）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するようにソース電極（１０）を形成する工程と、
前記半導体基板の前記裏面にドレイン電極（１１）を形成する工程とを有し、
前記スーパージャンクションを形成する工程は、該スーパージャンクションを構成する前記第１導電型層及び前記第２導電型層が前記半導体基板の前記主表面全面に形成されるようにするもので、前記半導体基板の前記主表面上全面に前記第１導電型層を形成する工程と、前記第１導電型層に第２導電型不純物のイオン注入を行ったあと、該第２導電型不純物を活性化させ、前記第２導電型層を形成する工程と、を有し、
前記第２導電型層を形成する工程では、前記第１導電型層のうち前記第２導電型不純物をイオン注入する領域に不活性なイオン種をイオン注入する工程を有し、該不活性なイオン種を注入したのち、前記第２導電型不純物を活性化させることを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パワーＭＯＳＦＥＴやＳＩＴ等の半導体装置及びその製造方法に関するもので、特に炭化珪素よりなる半導体装置に用いて好適である。
【０００２】
【従来の技術】
従来、ＭＯＳＦＥＴの高耐圧を維持するものとして、米国特許第５、４３８、２１５号明細書に提案されている構造がある。この構造を図８に示す。
【０００３】
図８に示すように、半導体基板１０１上にエピタキシャル成長させたｎ型エピ層１０２の表層部にｐ型ベース領域１０３が形成されていると共に、ｐ型ベース領域１０３内にｎ型ソース領域１０４が形成されている。そして、これらｎ型ソース領域１０４及びｐ型ベース領域１０３の下方には、ｎ型層１０５とｐ型層１０６とが交互に並べられて複数のＰＮ接合を構成したスーパージャンクションが形成されている。
【０００４】
このように構成されたスーパージャンクションＭＯＳＦＥＴ（Ｓ．Ｊ．ＭＯＳＦＥＴ）は、スーパージャンクションを構成する複数のＰＮ接合部において空乏層が伸び、スーパージャンクション部分をピンチオフさせることで、ＭＯＳＦＥＴの耐圧が得られるようになっている。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来ではスーパージャンクションを構成する複数のＰＮ接合を、ｐ型ベース領域１０３やｎ型ソース領域１０４が形成される素子部にのみ選択的に形成するようにしているため、ＰＮ接合形成用マスクのマスクずれ等によってスーパージャンクションが正確に素子部に形成されない場合があり、ｐ型ベース領域１０３及びｎ型ソース領域１０４下を完全にピンチオフさせることができず、耐圧が確保できないという問題がある。
【０００６】
本発明は上記点に鑑みて、スーパージャンクションを構成する複数のＰＮ接合が素子部に確実に配置されるようにし、確実にＭＯＳＦＥＴの耐圧が得られるようにすることを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（１）の主表面（１ａ）上に形成され、該主表面上において複数の第１導電型層（２）と複数の第２導電型層（３）とが交互に配置されて形成された複数のＰＮ接合からなるスーパージャンクションを備え、スーパージャンクションを構成する第１導電型層及び第２導電型層は、半導体基板の主表面全面に形成されていることを特徴としている。
【０００８】
このように、スーパージャンクションが半導体基板の主表面全面に形成されていれば、マスクずれ等によってスーパージャンクションの形成位置がずれても、必ずベース領域やソース領域下にスーパージャンクションが形成されるため、確実にＭＯＳＦＥＴの耐圧を得ることができる。
【００１１】
さらに、請求項１に記載の発明においては、セル領域及びガードリング領域の全域においてスーパージャンクションを備え、該スーパージャンクションを構成する第１導電型層及び第２導電型層が繰り返し連続的につながるようにしている。
【００１２】
このように、セル領域を囲む外周部にガードリングを形成する場合には、ガードリング領域までスーパージャンクションを形成するようにしても、上記の効果を得ることができる。
【００１３】
請求項２に記載の発明は、請求項１に記載の半導体装置の製造方法である。具体的には、半導体基板の主表面上全面に第１導電型層を形成し、該第１導電型層に第２導電型不純物のイオン注入を行ったあと、該第２導電型不純物を活性化させて第２導電型層を形成することで、半導体基板の主表面全面に第１導電型層と第２導電型層を形成することができる。
【００１４】
この場合、第２導電型層を形成する工程において、第１導電型層のうち第２導電型不純物をイオン注入する領域に不活性なイオン種をイオン注入しておき、不活性なイオン種を注入したのち、第２導電型不純物を活性化させるようにすることができる。すなわち、不活性なイオン種によって炭素サイトの空孔を無くすことができるため、炭素サイトの空孔に基づく第２導電型不純物の拡散を抑制することができ、第１導電型層と第２導電型層の幅を正確に規定することができる。
【００１５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１６】
【発明の実施の形態】
（第１実施形態）
図１に本発明の第１実施形態におけるスーパージャンクションＭＯＳＦＥＴを示す。この図は半導体装置の素子部を構成するＭＯＳＦＥＴの１ユニットセルを示したものであり、実際には複数のユニットセル若しくは他の回路素子と共に半導体装置を構成している。以下、図１に基づいて本実施形態におけるＭＯＳＦＥＴの構成について説明する。
【００１７】
図１に示すように、炭化珪素からなるｎ+ 型基板１は上面を主表面１ａとし、主表面１ａの反対面である下面を裏面１ｂとしている。このｎ+ 型基板１の主表面１ａの上の全面に、炭化珪素からなるｎ型層２とｐ型層３とが延設され、これらｎ型層２とｐ型層３とが交互に並べられて複数のＰＮ接合が形成されている。これら複数のＰＮ接合がスーパージャンクションを構成している。このスーパージャンクションを構成するＰＮ接合は、ｎ+型基板１の主表面１ａすべてに形成されている。すなわち、複数のユニットセル若しくは他の回路素子が形成される領域にもすべてスーパージャンクションが形成され、これらすべてのスーパージャンクションが断続せずに繰り返し連続的に繋がった状態となっている。
【００１８】
スーパージャンクションの複数のＰＮ接合を構成する各ｎ型層２とｐ型層３は、同等の厚さ３μｍで構成され、ｎ型層２の幅Ｗｎとｐ型層３の幅Ｗｐとは同等で１μｍとされている。また、ｎ型層２は不純物濃度が２×１０17ｃｍ-3程度とされており、ｐ型層３は不純物濃度が２×１０17ｃｍ-3程度とされている。
【００１９】
この濃度と幅は、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．３６（１９９７）ｐｐ  ６２５４−６２６２に記載されていた関係式を満たすように設定すればよい。
【００２０】
スーパージャンクションを構成する複数のＰＮ接合の上には、ｎ+型基板１よりも低い不純物濃度を有する炭化珪素からなるｎ- 型エピタキシャル層４が厚さ２μｍ程度で積層されている。このｎ- 型エピ層４の不純物濃度はｎ型層２の不純物濃度と同等となっている。
【００２１】
ｎ- 型エピ層４の表層部における所定領域には、所定深さを有するｐ型ベース領域５が形成されている。このｐ- 型ベース領域５はＢをドーパントとして形成されており、略１×１０17ｃｍ-3以上の濃度となっている。
【００２２】
また、ｐ型ベース領域５の表層部の所定領域には、該ベース領域５よりも浅いｎ+ 型ソース領域６が形成されている。
【００２３】
さらに、ｎ+ 型ソース領域６とｎ- 型エピ層２とを繋ぐように、ｐ型ベース領域５の表面部にはｎ- 型ＳｉＣ層７が延設されている。このｎ- 型ＳｉＣ層７は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃ、１５Ｒのものを用いる。尚、このｎ- 型ＳｉＣ層７はデバイスの動作時にチャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層７を表面チャネル層という。
【００２４】
表面チャネル層７はＮ（窒素）をドーパントに用いて形成されており、そのドーパント濃度は、例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度で、かつ、ｎ- 型エピ層４及びｐ- 型ベース領域５のドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
【００２５】
表面チャネル層７の上面およびｎ+ 型ソース領域６の上面には熱酸化にてゲート酸化膜８が形成されている。さらに、ゲート酸化膜８の上にはゲート電極９が形成されている。
【００２６】
また、ｎ+ 型ソース領域６およびｐ型ベース領域５と接するようにソース電極１０が形成されている。また、ｎ+ 型基板１の裏面１ｂには、ドレイン電極１１が形成されている。
【００２７】
なお、ｐ型ベース領域５のうちソース電極１０とコンタクトが取られる部位の下方は、ｐ型ベース領域５の他の部分よりも接合深さが深くされたディープベース層５ａとなっている。このディープベース層５ａは、ｐ型ベース領域５の他の部分よりもｐ型不純物濃度が高くされており、逆バイアス時に優先的にアバランシェブレークダウンするようになっている。
【００２８】
そして、上記したスーパージャンクションを構成するＰＮ接合のうちのｐ型層３とｐ型ベース領域５とが図１とは別断面において、アース接続されている。
【００２９】
このように、各素子部のスーパージャンクションを断続させずに連続的に繋げた状態としているため、各素子部に確実にスーパージャンクションが備えられた状態となり、確実にｐ型ベース領域５及びｎ+型ソース領域６の下方をピンチオフさせることができ、確実にＭＯＳＦＥＴの耐圧が得られるようにできる。
【００３０】
上記構成のスーパージャンクションＭＯＳＦＥＴの耐圧及びオン抵抗特性について実験により調べた。その結果をそれぞれ図２（ａ）、（ｂ）に示す。
【００３１】
図２（ａ）に示されるように、逆バイアス時においてドレイン電極１１への印加電圧が１０３７Ｖのときにアバランシェブレークダウンが生じ、耐圧が得られるようになっている。
【００３２】
一方、図２（ｂ）に示すように、本実施形態におけるスーパージャンクションＭＯＳＦＥＴはスーパージャンクションを形成していないＭＯＳＦＥＴと比べてドレイン電流が大きくなっており、オン抵抗が低減されていることが判る。
【００３３】
これは、スーパージャンクションを形成することにより、この領域の不純物濃度を高濃度にすること、つまり低抵抗にすることができるため、オン抵抗を低減することができるのである。
【００３４】
このように、本実施形態によるスーパージャンクションＭＯＳＦＥＴにより、確実にＭＯＳＦＥＴの耐圧を得ることができると共に、ＭＯＳＦＥＴのオン抵抗を低減することができる。
【００３５】
次に、図１に示すＭＯＳＦＥＴの製造工程を、図３〜図６に基づいて説明する。
【００３６】
〔図３（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ、もしくは１５Ｒ−ＳｉＣ基板、すなわちｎ+ 型基板１を用意する。このｎ+ 型基板１は厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面となっている。
【００３７】
〔図３（ｂ）に示す工程〕
ｎ+型基板１の主表面１ａに、厚さ３μｍのｎ型層２をエピタキシャル成長させる。このとき、ｎ型層２は下地のｎ+型基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃもしくは１５Ｒ−ＳｉＣ層となる。
【００３８】
〔図３（ｃ）に示す工程〕
そして、ｎ型層２の表面にｐ型層形成予定領域が開口するマスクを配置し、ＢやＡｌ等のｐ型不純物をイオン注入したのち、ｐ型不純物を熱処理によって活性化させてｐ型層３を形成する。このとき、ｐ型層３をｎ+型基板１の全面（若しくは素子が形成されダイシングによって除去される不要部分とならない領域すべて）に形成する。
【００３９】
これにより、ｎ+型基板１の全面にｎ型層２とｐ型層３とが交互に並べられたスーパージャンクションが形成される。このため、このあとに形成する各素子部の形成時にマスクずれが生じても、各素子部のそれぞれに必ずスーパージャンクションが形成されていることになる。
【００４０】
またこのとき、ＢやＡｌを注入する前にＣ（炭素）等の不活性なイオン種を注入してもよい。このように、ｐ型不純物を活性化させる前にＣ等の不活性なイオン種を注入しておくことにより、エピタキシャル成長時等にｎ型層２に形成された炭素サイトの空孔内に不活性なイオン種が入り込み、ｎ型層２の炭素サイトの空孔をなくすことができるため、炭素サイトの空孔に起因するｐ型不純物の拡散が抑制され、ｎ型層２とｐ型層３との幅を正確に規定することができる。
【００４１】
〔図４（ａ）に示す工程〕
次に、スーパージャンクションを構成するｎ型層２とｐ型層３の上に、厚さ５μｍ程度のｎ-型エピ層４をエピタキシャル成長させる。このとき、ｎ-型エピ層４は下地のｎ型層２及びｐ型層３と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ、もしくは１５Ｒ−ＳｉＣ層となる。
【００４２】
〔図４（ｂ）に示す工程〕
ｎ- 型エピ層４の上の所定領域にＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄａｔｉｏｎ）膜２０を配置し、これをマスクとしてＢ若しくはＡｌ等のｐ型不純物のイオン注入を行う。このとき、イオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2としている。これにより、ｎ- 型エピ層４の表面から所定深さの位置に、Ｂよりなるボックスプロファイルが形成される。
【００４３】
その後、熱処理として、１６００℃、３０分間の活性化アニールを施し、Ｂを活性化させてｐ型ベース領域５を形成する。
【００４４】
このとき、上記ｐ型層３の形成と同様に、ｐ型ベース領域５とする部分にＣ等の不活性なイオン種をイオン注入しておけば、ｐ型ベース領域形成用に注入されたｐ型不純物の熱拡散が抑制され、ｐ型ベース領域５の形成位置が正確に規定される。これにより、ｐ型ベース領域５の間が狭くなることを防止でき、Ｊ−ＦＥＴ部の幅が狭まらないようにすることができる。
【００４５】
〔図５（ａ）に示す工程〕
ＬＴＯ膜２０を除去したのち、ｐ型ベース領域５を含むｎ- 型エピ層４の表面に、例えば０．３μｍ以下の膜厚で表面チャネル層７をエピタキシャル成長させる。
【００４６】
このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層７の厚み（膜厚）を、ゲート電極９に電圧を印加していない時におけるｐ型ベース領域５から表面チャネル層７に広がる空乏層の伸び量と、ゲート酸化膜８から表面チャネル層７に広がる空乏層の伸び量との和よりも小さくなるようにしている。
【００４７】
具体的には、ｐ型ベース領域５から表面チャネル層７に広がる空乏層の伸び量は、表面チャネル層７とｐ型ベース領域５とのＰＮ接合のビルトイン電圧によって決定され、ゲート酸化膜８から表面チャネル層７に広がる空乏層の伸び量は、ゲート酸化膜８の電荷及びゲート電極９（金属）と表面チャネル層７（半導体）との仕事関数差によって決定されるため、これらに基づいて表面チャネル層７の膜厚を決定している。
【００４８】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
【００４９】
〔図５（ｂ）に示す工程〕
表面チャネル層７の上の所定領域にＬＴＯ膜２１を配置したのち、これをマスクとしてＢ若しくはＡｌ等のｐ型不純物をイオン注入し、ディープベース層５ａを形成する。
【００５０】
〔図６（ａ）に示す工程〕
表面チャネル層７の上の所定領域にＬＴＯ膜２２を配置したのち、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ+ 型ソース領域６を形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００５１】
〔図６（ｂ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によるパイロジェニック法を含む）によりゲート酸化膜８を形成する。このとき、雰囲気温度は１０８０℃とする。その後、ゲート酸化膜８の上にポリシリコンからなるゲート電極９をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。そして、ゲート電極９及びゲート酸化膜８の不要部分を除去する。
【００５２】
この後、図示しないがＬＴＯよりなる絶縁膜を形成してゲート酸化膜８を覆ったのち、絶縁膜にコンタクトホールを形成し、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置し、成膜後に１０００℃のアニールを行う。このようにして、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００５３】
（第２実施形態）
本実施形態では、第１実施形態に示した縦型パワーＭＯＳＦＥＴの周囲にガードリングやＥＱＲを配置する場合について説明する。図７に、ガードリング及びＥＱＲを備えた縦型パワーＭＯＳＦＥＴの断面構成を示す。
【００５４】
図７に示すように、図１と同様の構成のＭＯＳＦＥＴが備えられている。このＭＯＳＦＥＴから離間された位置において、ｎ-型エピ層４の表層部には複数のｐ型層１２が所定間隔おきに配置されている。このｐ型層１２はＭＯＳＦＥＴの周囲を囲むようにリング状に形成されている。これら複数のｐ型層１２がガードリングを構成している。また、ガードリングを構成するｐ型層１２のリング外側にはｎ-型エピ層４の表層部に形成されたｎ型層１３及びｎ型層１３の上に形成された電極１４とからなるＥＱＲが備えられている。
【００５５】
そして、ＭＯＳＦＥＴが形成されたセル領域、ガードリングが形成されたガードリング領域、及びＥＱＲが形成された領域全域において、ｎ+型基板１の主表面１ａの上には、全面にｎ型層２及びｐ型層３からなるスーパージャンクションが構成されている。このように、ガードリングやＥＱＲ等のＭＯＳＦＥＴとは異なる部分を形成する場合においては、これらガードリングやＥＱＲが形成される領域にもスーパージャンクションを形成するようにしている。
【００５６】
このように、ｎ+型基板１の全面にスーパージャンクションを構成するｎ型層２とｐ型層３を交互に配置することで、ＭＯＳＦＥＴ等の形成時においてマスクずれ等が発生しても、ＭＯＳＦＥＴが形成される領域に必ずスーパージャンクションが配置されることになる。このため、確実にｐ型ベース領域５及びソース領域６下をピンチオフさせることができ、確実にＭＯＳＦＥＴの耐圧が得られるようにできる。
【００５７】
（他の実施形態）
上記実施形態では、スーパージャンクションを構成するｎ型層２とｐ型層３とが交互に配置されることについて説明したが、ｎ型層２とｐ型層３とが交互に配置され、これらによって形成されるＰＮ接合によってスーパージャンクションがピンチオフされるような構成であればどのようなレイアウトであってもよい。
【００５８】
例えば、ｎ型層２とｐ型層３とをストライプ状に配置してもよく、ｎ+型基板１の主表面１ａの垂直方向から見てｎ型層２とｐ型層３とが共に六角形状になるようにし、一断面を見るとｎ型層２とｐ型層３とが交互に配置されるようにしてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるスーパージャンクションＭＯＳＦＥＴの断面構成を示す図である。
【図２】（ａ）は、図１のＭＯＳＦＥＴの耐圧を示す特性図であり、（ｂ）は図１のＭＯＳＦＥＴのオン抵抗を示す特性図である。
【図３】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】図４に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図６】図５に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図７】本発明の第２実施形態における縦型パワーＭＯＳＦＥＴにガードリング及びＥＱＲを備えた場合の断面構成を示す図である。
【図８】従来のスーパージャンクションを備えたＭＯＳＦＥＴの断面構成を示す図である。
【符号の説明】
１…ｎ+型基板、２…ｎ型層、３…ｐ型層、４…ｎ-型エピ層、
５…ｐ型ベース領域、６…ｎ+型ソース領域、７…表面チャネル層、
８…ゲート酸化膜、９…ゲート電極、１０…ソース電極、１１…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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