(57)【特許請求の範囲】
【請求項１】
アナログ信号の入力を受けて、デジタル信号を出力する際のＡ／Ｄ変換入力遅延補正装置であって、
前記アナログ信号を、サンプリングクロック信号と同期してデジタル信号に変換する複数のＡ／Ｄ変換手段と、
前記サンプリングクロック信号の位相を異ならせて前記Ａ／Ｄ変換手段の各々に供給するクロック信号供給手段と、
各前記Ａ／Ｄ変換手段の出力を、前記サンプリングクロック信号の周期ずつ遅延させる遅延手段と、
前記遅延手段の出力に所定の係数を乗じて出力する乗算手段と、
前記乗算手段の出力の合計を出力する合計手段と、
前記合計手段の出力が最大値をとる時期から所定の時間離れた遅延手段の出力と、前記合計手段の出力とを交互に出力する交互出力手段と、
を備えたＡ／Ｄ変換手段の入力遅延補正装置。
【請求項２】
アナログ信号を、サンプリングクロック信号と同期してデジタル信号に変換する複数のＡ／Ｄ変換手段と、
前記サンプリングクロック信号の位相を異ならせて前記Ａ／Ｄ変換手段の各々に供給するクロック信号供給手段と、
を有するＡ／Ｄ変換入力遅延補正装置におけるＡ／Ｄ変換入力遅延補正方法であって、
各前記Ａ／Ｄ変換手段の出力を、前記サンプリングクロック信号の周期ずつ遅延させる遅延工程と、
前記遅延工程における出力に所定の係数を乗じて出力する乗算工程と、
前記乗算工程における出力の合計を出力する合計工程と、
前記合計工程における出力が最大値をとる時期から所定の時間離れた遅延工程における出力と、前記合計工程における出力とを交互に出力する交互出力工程と、
を備えたＡ／Ｄ変換手段の入力遅延補正方法。
【請求項３】
アナログ信号を、サンプリングクロック信号と同期してデジタル信号に変換する複数のＡ／Ｄ変換手段と、
前記サンプリングクロック信号の位相を異ならせて前記Ａ／Ｄ変換手段の各々に供給するクロック信号供給手段と、
を有するＡ／Ｄ変換入力遅延補正装置におけるＡ／Ｄ変換入力遅延補正処理をコンピュータに実行させるためのプログラムを記録したコンピュータによって読み取り可能な記録媒体であって、
各前記Ａ／Ｄ変換手段の出力を、前記サンプリングクロック信号の周期ずつ遅延させる遅延処理と、
前記遅延処理における出力に所定の係数を乗じて出力する乗算処理と、
前記乗算処理における出力の合計を出力する合計処理と、
前記合計処理における出力が最大値をとる時期から所定の時間離れた遅延処理における出力と、前記合計処理における出力とを交互に出力する交互出力処理と、
をコンピュータに実行させるためのプログラムを記録したコンピュータによって読み取り可能な記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インターリーブ型Ａ／Ｄ（Analog to Digital）コンバータの入力遅延補正に関する。
【０００２】
【従来の技術】
被測定物（ＤＵＴ：Device Under Test）の高速化等に伴い、ＤＵＴの出力するアナログ信号をデジタル信号に変換すること等に使用されるＡ／Ｄコンバータの高速化が従来より求められている。インターリーブ型Ａ／Ｄコンバータは、Ａ／Ｄコンバータの高速化を達成するためののものである。
【０００３】
インターリーブ型Ａ／Ｄコンバータの例を図１０に示す。ＤＵＴ１０２から出力されるアナログ信号は、Ａ／Ｄコンバータ１１２、１１４に入力される。Ａ／Ｄコンバータ１１２には、サンプリングクロックＡが与えられる。Ａ／Ｄコンバータ１１４には、サンプリングクロックＢが与えられる。サンプリングクロックＢは、サンプリングクロックＡよりも、半周期遅れている。なお、サンプリングクロックＡ、Ｂの周期を共に100[ns]とする。Ａ／Ｄコンバータ１１２は、デジタル信号Ｄ０、Ｄ２、Ｄ４、…を出力する。Ａ／Ｄコンバータ１１４は、デジタル信号Ｄ１、Ｄ３、Ｄ５、…を出力する。Ａ／Ｄコンバータ１１２、１１４の出力したデジタル信号は、マルチプレクサ１２０によりＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、…として出力される。
【０００４】
図１１に、全体のサンプリングクロック、サンプリングクロックＡ、Ｂのタイムチャートを示す。まず、サンプリングクロックＡが、Ｄ０に対応するクロック信号を出力した後、100[ns]後にＤ２に対応するクロック信号を出力し、さらに100[ns]後にＤ４に対応するクロック信号を出力する。また、サンプリングクロックＢが、Ｄ０に対応するクロック信号に半周期すなわち、50[ns]遅れて、Ｄ１に対応するクロック信号を出力する。そして、100[ns]後にＤ３に対応するクロック信号を出力する。よって、図１１の最上段に示すように全体のサンプリングクロックは、サンプリングクロックＡおよびＢを合わせた、Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、…のようになる。その際の全体のサンプリングクロックの周期は、50[ns]となる。
【０００５】
上記のように、Ａ／Ｄコンバータを二個（Ａ／Ｄコンバータ１１２、１１４）使用することで、通常のサンプリングの周期の１／２の周期で、サンプリングを行える。例えば、100[ns]周期のサンプリングを、50[ns]周期のサンプリングにできる。なお、Ａ／Ｄコンバータを二個を超えて使用してもよく、三個使用すれば、1／３の周期で、四個使用すれば、1／４の周期で、サンプリングを行える。例えば、Ａ／Ｄコンバータを四個使用すれば、100[ns]周期のサンプリングを、25[ns]周期のサンプリングにできる。
【０００６】
【発明が解決しようとする課題】
しかしながら、サンプリングクロックＡおよびＢの時間のずれを正確に半周期にしなければ、サンプリングの周期を正確に１／２にできない。例えば、図１２（ａ）のように、サンプリングクロックＢが、あるべき時間よりもτだけ遅れていたとする。このような現象を入力遅延という。そのときの全体のサンプリングクロックを図１２（ｂ）に示す。本来、Ｄ０、Ｄ１、Ｄ２に対応するクロック信号の間隔は50[ns]であるべきところ、Ｄ０、Ｄ１に対応するクロック信号の間隔は50+τ[ns]であり、Ｄ１、Ｄ２に対応するクロック信号の間隔は50-τ[ns]である。このようなサンプリング周期の不均一が、不都合であることは明白である。
【０００７】
そこで、本発明は、Ａ／Ｄ変換器の入力遅延補正装置等を提供することを課題とする。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明は、アナログ信号の入力を受けて、デジタル信号を出力する際のＡ／Ｄ変換入力遅延補正装置であって、アナログ信号を、サンプリングクロック信号と同期してデジタル信号に変換する複数のＡ／Ｄ変換手段と、サンプリングクロック信号の位相を異ならせてＡ／Ｄ変換手段の各々に供給するクロック信号供給手段と、各Ａ／Ｄ変換手段の出力を、サンプリングクロック信号の周期ずつ遅延させる遅延手段と、遅延手段の出力に所定の係数を乗じて出力する乗算手段と、乗算手段の出力の合計を出力する合計手段と、合計手段の出力が最大値をとる時期から所定の時間離れた遅延手段の出力と、合計手段の出力とを交互に出力する交互出力手段と、を備えるように構成される。
【０００９】
上記のように構成されたＡ／Ｄ変換入力遅延補正装置によれば、遅延手段、乗算手段および合計手段はいわゆるＦＩＲ（Finite Impulse Response：有限インパルス応答）フィルタを構成する。ＦＩＲフィルタの出力が最大値をとる時期は一定であるため、複数のＡ／Ｄ変換手段の内のいずれかに入力遅延があったとしても、ＦＩＲフィルタの出力が最大値をとったときの信号をデジタル信号として使用すれば入力遅延を補正できる。
【００１０】
請求項２に記載の発明は、アナログ信号を、サンプリングクロック信号と同期してデジタル信号に変換する複数のＡ／Ｄ変換手段と、サンプリングクロック信号の位相を異ならせてＡ／Ｄ変換手段の各々に供給するクロック信号供給手段と、を有するＡ／Ｄ変換入力遅延補正装置におけるＡ／Ｄ変換入力遅延補正方法であって、各Ａ／Ｄ変換手段の出力を、サンプリングクロック信号の周期ずつ遅延させる遅延工程と、遅延工程における出力に所定の係数を乗じて出力する乗算工程と、乗算工程における出力の合計を出力する合計工程と、合計工程における出力が最大値をとる時期から所定の時間離れた遅延工程における出力と、合計工程における出力とを交互に出力する交互出力工程と、を備えたＡ／Ｄ変換手段の入力遅延補正方法である。
【００１１】
請求項３に記載の発明は、アナログ信号を、サンプリングクロック信号と同期してデジタル信号に変換する複数のＡ／Ｄ変換手段と、サンプリングクロック信号の位相を異ならせてＡ／Ｄ変換手段の各々に供給するクロック信号供給手段と、を有するＡ／Ｄ変換入力遅延補正装置におけるＡ／Ｄ変換入力遅延補正処理をコンピュータに実行させるためのプログラムを記録したコンピュータによって読み取り可能な記録媒体であって、各Ａ／Ｄ変換手段の出力を、サンプリングクロック信号の周期ずつ遅延させる遅延処理と、遅延処理における出力に所定の係数を乗じて出力する乗算処理と、乗算処理における出力の合計を出力する合計処理と、合計処理における出力が最大値をとる時期から所定の時間離れた遅延処理における出力と、合計処理における出力とを交互に出力する交互出力処理と、をコンピュータに実行させるためのプログラムを記録したコンピュータによって読み取り可能な記録媒体である。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００１３】
図１は、本発明の実施形態にかかるＡ／Ｄ変換入力遅延補正装置１の構成を示すブロック図である。本発明の実施形態にかかるＡ／Ｄ変換入力遅延補正装置１は、クロック信号源１２、分周器１４、Ａ／Ｄ変換器２２、２４、ＦＩＲ（Finite Impulse Response：有限インパルス応答）フィルタ３０、マルチプレクサ４０を備える。
【００１４】
クロック信号源１２は、一定の周期のクロック信号を生成する。分周器１４は、クロック信号源１２の生成したクロック信号を分周して、偶数番目のパルスをＡ／Ｄ変換器２２に、奇数番目のパルスをＡ／Ｄ変換器２４に供給する。Ａ／Ｄ変換器２２、２４に供給されるパルスをサンプリングクロック信号といい、その周期を100[ns]とする。Ａ／Ｄ変換器２２に供給されるサンプリングクロック信号の位相と、Ａ／Ｄ変換器２４に供給されるサンプリングクロック信号の位相とは１８０度異なることになる。
【００１５】
Ａ／Ｄ変換器２２、２４は、入力されたアナログ信号を、サンプリングクロック信号と同期してデジタル信号に変換する。なお、Ａ／Ｄ変換器２２、２４に入力されるアナログ信号は同一の信号である。しかも、サンプリングクロック信号の位相が１８０度異なっている。よって、Ａ／Ｄ変換器２２、２４は、いわゆるインターリーブ型Ａ／Ｄ変換器を構成する。
【００１６】
ＦＩＲフィルタ３０は、入力端子３０ａ、３０ｂ、出力端子３０ｃ、３０ｄ、を有する。入力端子３０ａには、Ａ／Ｄ変換器２２の出力が入力される。入力端子３０ｂには、Ａ／Ｄ変換器２４の出力が入力される。出力端子３０ｃには、入力端子３０ａに入力された信号が遅延されて出力される。出力端子３０ｄには、入力端子３０ａおよび３０ｂに入力された信号に所定の処理を施した信号が出力される。
【００１７】
ＦＩＲフィルタ３０の内部構成を図２に示す。ＦＩＲフィルタ３０は、さらに遅延部（バッファ）３２ａ−ｄ、３４ａ−ｄ、乗算器３６ａ−ｇ、合計器３８を有する。
【００１８】
遅延部３２ａ−ｄは、入力端子３０ａに入力された信号をサンプリングクロック信号の周期（ここでは、100[ns]）ずつ遅らせて出力する。遅延部３２ａは、入力端子３０ａに入力された信号をサンプリングクロック信号の周期だけ遅らせて出力する。遅延部３２ｂは、遅延部３２ａの出力した信号をサンプリングクロック信号の周期だけ遅らせて出力する。遅延部３２ｃは、遅延部３２ｂの出力した信号をサンプリングクロック信号の周期だけ遅らせて出力する。遅延部３２ｄは、遅延部３２ｃの出力した信号をサンプリングクロック信号の周期だけ遅らせて出力する。ここで、遅延部３２ａに入力される信号をＤ−3、遅延部３２ａから出力される信号をＤ−1、遅延部３２ｂから出力される信号をＤ1、遅延部３２ｃから出力される信号をＤ3とする。
【００１９】
遅延部３４ａ−ｄは、入力端子３０ｂに入力された信号をサンプリングクロック信号の周期（ここでは、100[ns]）ずつ遅らせて出力する。遅延部３４ａは、入力端子３０ｂに入力された信号をサンプリングクロック信号の周期だけ遅らせて出力する。遅延部３４ｂは、遅延部３４ａの出力した信号をサンプリングクロック信号の周期だけ遅らせて出力する。遅延部３４ｃは、遅延部３４ｂの出力した信号をサンプリングクロック信号の周期だけ遅らせて出力する。遅延部３４ｄは、遅延部３４ｃの出力した信号をサンプリングクロック信号の周期だけ遅らせて出力する。ここで、遅延部３４ａから出力される信号をＤ−2、遅延部３４ｂから出力される信号をＤ0、遅延部３４ｃから出力される信号をＤ2とする。
【００２０】
出力端子３０ｃは、遅延部３２ｂの出力に接続される。出力端子３０ｃには、信号Ｄ1が出力される。
【００２１】
乗算器３６ａ−ｇは、遅延部の出力等に所定の係数を乗じて出力する。乗算器３６ａは、信号Ｄ−3に係数Ｃ−3を乗じて出力する。乗算器３６ｂは、信号Ｄ−2に係数Ｃ−2を乗じて出力する。乗算器３６ｃは、信号Ｄ−1に係数Ｃ−1を乗じて出力する。乗算器３６ｄは、信号Ｄ0に係数Ｃ0を乗じて出力する。乗算器３６ｅは、信号Ｄ1に係数Ｃ1を乗じて出力する。乗算器３６ｆは、信号Ｄ2に係数Ｃ2を乗じて出力する。乗算器３６ｇは、信号Ｄ3に係数Ｃ3を乗じて出力する。
【００２２】
合計器３８は、乗算器３６ａ−ｇの出力を合計して、出力端子３０ｄに出力する。
【００２３】
マルチプレクサ４０は、ＦＩＲフィルタ３０の出力端子３０ｃ、３０ｄを入力として、出力端子３０ｃ、３０ｄから入力されてくる信号を交互に出力する。マルチプレクサ４０の出力の態様を図３に示す。マルチプレクサ４０は、出力端子３０ｃから、Ａ１、Ａ２、…という信号が入力され、出力端子３０ｄから、Ｂ１、Ｂ２、…という信号が入力されると、Ａ１、Ｂ１、Ａ２、Ｂ２、…という信号を出力する。
【００２４】
次に、本発明の実施形態にかかるＡ／Ｄ変換入力遅延補正装置１の動作を説明する。まず、Ａ／Ｄ変換器２２に供給されるサンプリングクロック信号の位相と、Ａ／Ｄ変換器２４に供給されるサンプリングクロック信号の位相とが、正確に１８０度異なる場合を説明する。
【００２５】
Ａ／Ｄ変換器２２、２４にはアナログ信号が入力される。Ａ／Ｄ変換器２２、２４は、分周器１４から供給されるサンプリングクロック信号と同期して、アナログ信号をデジタル信号に変換して出力する。なお、サンプリングクロック信号は、クロック信号源１２の生成するクロック信号を、分周器１４が分周して生成される。
【００２６】
Ａ／Ｄ変換器２２の出力は、ＦＩＲフィルタ３０の入力端子３０ａに入力される。Ａ／Ｄ変換器２４の出力は、ＦＩＲフィルタ３０の入力端子３０ｂに入力される。入力端子３０ａに入力される信号を図４（ａ）に、入力端子３０ｂに入力される信号を図４（ｂ）に示す。
【００２７】
図４（ａ）、（ｂ）に示すようにＡ／Ｄ変換器２２、２４の出力は半周期ずれている。サンプリングクロックの周期を100[ns]としているので、50[ns]ずれていることになる。
【００２８】
図４（ｃ）に、入力端子３０ａに入力された最初の信号（図４（ａ）の左端のパルス）が、遅延部３２ａ―ｃにより遅延された信号を示す。信号Ｄ−3は、入力端子３０ａに入力された最初の信号と同時に発生する。信号Ｄ−1は、遅延部３２ａにより、信号Ｄ−3から一周期遅延されて発生する。信号Ｄ1は、遅延部３２ｂにより、信号Ｄ−1から一周期遅延されて発生する。信号Ｄ3は、遅延部３２ｃにより、信号Ｄ1から一周期遅延されて発生する。
【００２９】
図４（ｄ）に、入力端子３０ｂに入力された最初の信号（図４（ｂ）の左端のパルス）が、遅延部３４ａ―ｃにより遅延された信号を示す。信号Ｄ−2は、遅延部３４ａにより、入力端子３０ｂに入力された最初の信号から一周期遅延されて発生する。信号Ｄ0は、遅延部３４ｂにより、信号Ｄ−2から一周期遅延されて発生する。信号Ｄ2は、遅延部３４ｃにより、信号Ｄ0から一周期遅延されて発生する。
【００３０】
図４（ｅ）に、乗算器３６ａ−ｇに入力される信号を示す。乗算器３６ａ−ｇには、それぞれ、信号Ｄ−3、信号Ｄ−2、信号Ｄ−1、信号Ｄ0、信号Ｄ1、信号Ｄ2、信号Ｄ3、が入力される。よって、乗算器３６ａ−ｇには、サンプリングクロック信号の半周期すなわち50[ns]間隔のパルスが入力されることになる。
【００３１】
よって、図２に示すＦＩＲフィルタの内部構成は、図５に示す通常のＦＩＲフィルタと等価である。図５に示す通常のＦＩＲフィルタは、入力端子３０ａ、遅延部６２ａ−ｈ、乗算器３６ａ−ｇ、合計器３８を有する。入力端子３０ａ、乗算器３６ａ−ｇ、合計器３８は、図２に示すＦＩＲフィルタの内部構成と同様である。遅延部６２ａ−ｈは、入力された信号をサンプリングクロック信号の半周期すなわち50[ns]遅延させて出力する。乗算器３６ａ−ｇは、遅延部６２ａに入力される前の信号Ｄ−3、遅延部６２ａが出力した信号Ｄ−2、…、遅延部６２ｇが出力した信号Ｄ3、に所定の係数Ｃ−3、Ｃ−2、…、Ｃ3を乗じて出力する。合計器３８は、乗算器３６ａ−ｇの出力を合計して、出力端子３０ｄに出力する。
【００３２】
ＦＩＲフィルタに、パルスを入力したときの出力はインパルス応答として観測できる。図５に示す通常のＦＩＲフィルタは、所定の係数Ｃ−3、Ｃ−2、…、Ｃ3を適宜設定することによりローパスフィルタにすることができる。この場合、ＦＩＲフィルタのインパルス応答は、一般的に、乗算器３６ａ−ｇの内で中央にあたる乗算器３６ｄに信号が入力される時に、図６に示すように、最大値をとる。横軸である時間軸に、Ｄ−3、Ｄ−2、…、Ｄ3とあるのは、信号Ｄ−3、Ｄ−2、…、Ｄ3が乗算器３６ａ−ｇに入力される時を意味している。なお、図６に示すように、信号Ｄ−3、Ｄ−2、…、Ｄ3が乗算器３６ａ−ｇに入力される時のデータを補間すれば、信号Ｄ0が乗算器３６ｄに入力される時に最大値をとる曲線が得られる。乗算器および遅延部の個数を増やすことによって、図７に示すように、ＦＩＲフィルタの出力の最大値を他の値と比べて著しく大きくすることができる。よって、ＦＩＲフィルタの出力信号を、信号Ｄ0が乗算器３６ｄに入力される時に出力されるパルス信号として扱うことができる。このパルス信号は出力端子３０ｄに出力される。
【００３３】
また、図２を参照して、出力端子３０ｃには、信号Ｄ1が乗算器３６ｅに入力される時に出力されるパルス信号が出力される。よって、マルチプレクサ４０の出力する信号は、図４（ｃ）（ｄ）を参照して、信号Ｄ0、Ｄ1のタイミングで発生するパルス信号として扱える。信号Ｄ0、Ｄ1の間隔は50[ns]であるため、マルチプレクサ４０からは周期が50[ns]のパルス信号が出力されることになる。
【００３４】
次に、Ａ／Ｄ変換器２２に供給されるサンプリングクロック信号の位相と、Ａ／Ｄ変換器２４に供給されるサンプリングクロック信号の位相との位相差が、正確に１８０度ではない場合を説明する。
【００３５】
Ａ／Ｄ変換器２２、２４にはアナログ信号が入力される。Ａ／Ｄ変換器２２、２４は、分周器１４から供給されるサンプリングクロック信号と同期して、アナログ信号をデジタル信号に変換して出力する。なお、サンプリングクロック信号は、クロック信号源１２の生成するクロック信号を、分周器１４が分周して生成される。
【００３６】
Ａ／Ｄ変換器２２の出力は、ＦＩＲフィルタ３０の入力端子３０ａに入力される。Ａ／Ｄ変換器２４の出力は、ＦＩＲフィルタ３０の入力端子３０ｂに入力される。入力端子３０ａに入力される信号を図８（ａ）に、入力端子３０ｂに入力される信号を図８（ｂ）に示す。
【００３７】
図８（ａ）、（ｂ）に示すようにＡ／Ｄ変換器２２、２４の出力は60[ns]ずれている。サンプリングクロックの周期を100[ns]としているので、半周期からさらに10[ns]ずれていることになる。
【００３８】
図８（ｃ）に、入力端子３０ａに入力された最初の信号（図８（ａ）の左端のパルス）が、遅延部３２ａ―ｃにより遅延された信号を示す。信号Ｄ−3は、入力端子３０ａに入力された最初の信号と同時に発生する。信号Ｄ−1は、遅延部３２ａにより、信号Ｄ−3から一周期遅延されて発生する。信号Ｄ1は、遅延部３２ｂにより、信号Ｄ−1から一周期遅延されて発生する。信号Ｄ3は、遅延部３２ｃにより、信号Ｄ1から一周期遅延されて発生する。
【００３９】
図８（ｄ）に、入力端子３０ｂに入力された最初の信号（図８（ｂ）の左端のパルス）が、遅延部３４ａ―ｃにより遅延された信号を示す。信号Ｄ−2は、遅延部３４ａにより、入力端子３０ｂに入力された最初の信号から一周期遅延されて発生する。信号Ｄ0は、遅延部３４ｂにより、信号Ｄ−2から一周期遅延されて発生する。信号Ｄ2は、遅延部３４ｃにより、信号Ｄ0から一周期遅延されて発生する。なお、図８（ｄ）に、Ｄ−2(F)、Ｄ0(F)、Ｄ2(F)という表記は、50[ns]ずれているべきところを誤差があるので、失敗したということを明確にするため、Falseの頭文字をとって付加したものである。Ｄ−2(F)、Ｄ0(F)、Ｄ2(F)は、本来あるべきタイミングよりも10[ns]ずれて生成されている。
【００４０】
図８（ｅ）に、乗算器３６ａ−ｇに入力される信号を示す。乗算器３６ａ−ｇには、それぞれ、信号Ｄ−3、信号Ｄ−2(F)、信号Ｄ−1、信号Ｄ0(F)、信号Ｄ1、信号Ｄ2(F)、信号Ｄ3、が入力される。よって、乗算器３６ａ−ｇには、60[ns]、40[ns]間隔のパルスが入力されることになる。このときの、ＦＩＲフィルタ３０のインパルス応答を図９に示す。インパルス応答が計測されるタイミングが、図６の場合とは異なる。すなわち、信号Ｄ−2、Ｄ0、Ｄ2のタイミングのかわりに、信号Ｄ−2(F)、Ｄ0(F)、Ｄ2(F)のタイミングで計測される。しかし、ＦＩＲフィルタ３０が変わったわけではなく同一であるため、ＦＩＲフィルタ３０のインパルス応答は、図９の場合も図６の場合も同一である。そこで、信号Ｄ−3、信号Ｄ−2(F)、信号Ｄ−1、信号Ｄ0(F)、信号Ｄ1、信号Ｄ2(F)、信号Ｄ3、のタイミングにおいて測定された振幅を補間すれば、図６の場合と同一の、信号Ｄ0が乗算器３６ｄに入力される時に最大値をとる曲線が得られる。
【００４１】
よって、ＦＩＲフィルタの出力信号を、信号Ｄ0が乗算器３６ｄに入力される時に出力されるパルス信号として扱うことができる。このパルス信号は出力端子３０ｄに出力される。したがって、ＦＩＲフィルタの出力信号は、Ａ／Ｄ変換器２２に供給されるサンプリングクロック信号の位相と、Ａ／Ｄ変換器２４に供給されるサンプリングクロック信号の位相との位相差との間の誤差を補正したものとなる。
【００４２】
また、図２を参照して、出力端子３０ｃには、信号Ｄ1が乗算器３６ｅに入力される時に出力されるパルス信号が出力される。よって、マルチプレクサ４０の出力する信号は、図４（ｃ）（ｄ）を参照して、信号Ｄ0、Ｄ1のタイミングで発生するパルス信号として扱える。信号Ｄ0、Ｄ1の間隔は50[ns]であるため、マルチプレクサ４０からは周期が50[ns]のパルス信号が出力されることになる。
【００４３】
本発明の実施形態によれば、ＦＩＲフィルタ３０の出力端子３０ｄから出力されるデジタル信号は、Ａ／Ｄ変換器２２、２４に供給されるサンプリングクロック信号が正確に半周期ずれていなくても、Ａ／Ｄ変換器２２に供給されるサンプリングクロック信号から正確に半周期ずれたタイミングのパルスとなる。また、ＦＩＲフィルタ３０の出力端子３０ｃから出力されるデジタル信号は、Ａ／Ｄ変換器２２の出力を、サンプリングクロック信号の周期の整数倍だけ遅延させたものである。よって、ＦＩＲフィルタ３０の出力端子３０ｃ、３０ｄの出力をマルチプレクサ４０により交互に出力することで、Ａ／Ｄ変換器２２、２４の出力を正確にサンプリングクロック信号の半周期ずらして出力できる。
【００４４】
なお、本実施形態では、Ａ／Ｄ変換器がＡ／Ｄ変換器２２、２４の二個である場合を説明したが、三個以上にすることも可能である。
【００４５】
また、上記の実施形態は、以下のようにして実現できる。ＣＰＵ、ハードディスク、メディア（フロッピーディスク、ＣＤ−ＲＯＭなど）読み取り装置を備えたコンピュータのメディア読み取り装置に、上記の各部分を実現するプログラムを記録したメディアを読み取らせて、ハードディスクにインストールする。このような方法でも、上記の機能を実現できる。
【００４６】
【発明の効果】
本発明によれば、遅延手段、乗算手段および合計手段はいわゆるＦＩＲフィルタを構成する。ＦＩＲフィルタの出力が最大値をとる時期は一定であるため、複数のＡ／Ｄ変換手段の内のいずれかに入力遅延があったとしても、ＦＩＲフィルタの出力が最大値をとったときの信号をデジタル信号として使用すれば入力遅延を補正できる。
【図面の簡単な説明】
【図１】本発明の実施形態にかかるＡ／Ｄ変換入力遅延補正装置１の構成を示すブロック図である。
【図２】ＦＩＲフィルタ３０の内部構成を示すブロック図である。
【図３】マルチプレクサ４０の出力の態様を示す図である。
【図４】Ａ／Ｄ変換器２２、２４に供給されるサンプリングクロック信号の位相が、互いに正確に１８０度異なる場合における、入力端子３０ａのデジタル信号（図４（ａ））、入力端子３０ｂのデジタル信号（図４（ｂ））、遅延部３２ａ―ｃの入出力信号（図４（ｃ））、遅延部３４ａ―ｃの出力信号（図４（ｄ））、乗算器３６ａ−ｇへの入力信号（図４（ｅ））を示すタイムチャートである。
【図５】ＦＩＲフィルタ３０と等価である通常のＦＩＲフィルタを示すブロック図である。
【図６】ＦＩＲフィルタ３０のインパルス応答を示すグラフである。
【図７】ＦＩＲフィルタのインパルス応答において、最大値が他の値よりも際立って大きい場合を示すグラフである。
【図８】Ａ／Ｄ変換器２２、２４に供給されるサンプリングクロック信号の位相の位相差が、正確には１８０度ではない場合における、入力端子３０ａのデジタル信号（図８（ａ））、入力端子３０ｂのデジタル信号（図８（ｂ））、遅延部３２ａ―ｃの入出力信号（図８（ｃ））、遅延部３４ａ―ｃの出力信号（図８（ｄ））、乗算器３６ａ−ｇへの入力信号（図８（ｅ））を示すタイムチャートである。
【図９】ＦＩＲフィルタ３０のインパルス応答を示すグラフである。
【図１０】従来技術における、インターリーブ型Ａ／Ｄコンバータの例を示すブロック図である。
【図１１】従来技術における、全体のサンプリングクロック、サンプリングクロックＡ、Ｂのタイムチャートである。
【図１２】従来技術における、入力遅延（図１２（ａ））および全体のサンプリングクロック（図１２（ｂ））を示すタイムチャートである。
【符号の説明】
１  Ａ／Ｄ変換入力遅延補正装置
１２  クロック信号源
１４  分周器
２２、２４  Ａ／Ｄ変換器
３０  ＦＩＲフィルタ
３０ａ、３０ｂ  入力端子
３０ｃ、３０ｄ  出力端子
３２ａ−ｄ  遅延部（バッファ）
３４ａ−ｄ  遅延部（バッファ）
３６ａ−ｇ  乗算器
３８  合計器
４０  マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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