(57)【特許請求の範囲】
【請求項１】
光に関する映像信号を電気的な信号に変換して映像信号電荷を生成するフォトダイオード領域と、
前記フォトダイオード領域に隣接して構成される電荷蓄積用ゲートと
を含み、
電荷生成時に、電荷蓄積用ゲートに、生成された電荷と反対極性の電圧を印加して、フォトダイオード領域の電荷の一部又は全部を電荷蓄積用ゲートの下側に移動させて貯蔵し、リードアウト段階で、前記フォトダイオード領域の電荷を転送する転送トランジスタのゲートに転送信号を与えて前記フォトダイオード領域の電荷をリードアウトノードに移動させるとともに、電荷蓄積用ゲートに蓄積された電荷と同一極性の電圧又は接地電圧を印加することで、前記電荷蓄積用ゲートの蓄積電荷をリードアウトノードに移動させること
を特徴とするＣＭＯＳイメージセンサ。
【請求項２】
ゲートにはリセット信号（ＲＸ）が印加され、一方の電極はフローティングノードに連結され、他の電極はＶＤＤ端子に連結されるリセットトランジスタと、
ゲートがフローティングノードに連結され、一方の電極はＶＤＤ端子に連結されるソースフォロアトランジスタと、
ゲートにはロー選択信号が入力され、前記ソースフォロアトランジスタに直列連結され、一方の電極が出力端（Ｖｏｕｔ）に連結されるセレクトトランジスタと、
前記フローティングノードに一方の電極が連結され、ゲートに転送信号（ＴＸ）が入力されて蓄積電荷のリードアウト段階の時に電荷を転送させる転送トランジスタと、
前記転送トランジスタと接地端子との間に構成され、映像信号電荷を生成するフォトダイオードと、
そのフォトダイオードの周辺部に並べて設けられ、生成された電荷と反対極性の電圧が印加されると、生成された電荷をゲートの下側に貯蔵し、生成された電荷と同一の極性の電圧又は接地電圧が印加されると、貯蔵された電荷を転送トランジスタ側に移動させる電荷蓄積用ゲートと
を含むことを特徴とするＣＭＯＳイメージセンサ。
【請求項３】
前記電荷蓄積用ゲートの電荷蓄積量はフォトダイオード領域に蓄積される電荷量より電荷蓄積用ゲートの下側に蓄積される電荷量が多いことを特徴とする請求項２に記載のＣＭＯＳイメージセンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、イメージセンサに関するもので、特に、フォトダイオード領域に並べて電極蓄積用ゲートを形成してセル当たり電荷蓄積容量を増大させて素子の特性を向上させることができるようにしたＣＭＯＳイメージセンサに関する。
【０００２】
【従来の技術】
現在までイメージ撮像素子の用途で開発されている大体のＣＣＤはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路などに比べて高電圧（＋１５Ｖ、―９Ｖ）を用いて駆動され、かつ、ＣＣＤを製作する工程は基本的にバイポーラートランジスタを実現する工程と類似しているのでＣＭＯＳ工程に比べて工程コストが高いという問題があった。
【０００３】
このような問題を解決するために、多機能の周辺チップとイメージセンサを一つのチップに集積でき、低電圧動作が可能であり、消耗電力が小さいながら工程コストも安価なＣＭＯＳ工程で撮像素子を実現するためのＣＭＯＳイメージセンサに対する研究及び生産が行われている。
【０００４】
現在ＣＭＯＳイメージセンサは極微細加工が可能なＣＭＯＳトランジスタの製造工程を用いて製造できるという長所があるが、画質の側面で問題がある。のみならず、新たに提示されているフォトゲート構造のＣＭＯＳイメージセンサは波長帯域による電荷生成効率に差が発生して画質改善の側面から限界があり、新しいピクセル構造のＣＭＯＳイメージセンサに対する研究開発が必要である。
【０００５】
以下、添付図面を参照して従来技術のＣＭＯＳイメージセンサに関して説明する。
図１は一般的なＣＭＯＳイメージセンサのピクセル回路構成図であり、図２は従来のＣＭＯＳイメージセンサのピクセル断面構成図である。
図１のＣＭＯＳイメージセンサは４−ＴＲ構造を示すもので、ゲートにリセット信号ＲＸが印加され、一方の電極はフローティングノード２に連結され、他の電極はＶＤＤ端子に連結されるリセットトランジスタ１と、ゲートがフローティングノード２に連結され、一方の電極はＶＤＤ端子に連結されるソースフォロア(follower)トランジスタ３と、ゲートにロー(row)選択信号が入力され、前記ソースフォロアトランジスタ３に直列連結されて一方の電極が出力端に連結されるセレクトトランジスタ４と、前記フローティングノード２に一方の電極が連結されゲートに転送信号ＴＸが入力されて蓄積電荷のリード時に電荷を転送させる転送トランジスタ５を含み、さらに前記転送トランジスタ５と接地端子との間に構成されるフォトダイオード６を含んでいる。
【０００６】
このような４−ＴＲ構造のＣＭＯＳイメージセンサ以外に転送トランジスタが構成されない３−ＴＲ構造のＣＭＯＳイメージセンサ、セレクトトランジスタだけで構成される１−ＴＲ構造のイメージセンサがある。
【０００７】
このような回路構成を有する従来技術のＣＭＯＳイメージセンサの断面構成は図２のように、ｐ型半導体基板２１上にｐ型エピタキシャル層２２が形成される。
またｐ型エピタキシャル層２２の表面内にフォトダイオードｎ領域２３とフォトダイオード表面ｐ領域２４が形成されるが、場合によって表面ｐ領域２４を形成せず、フォトダイオードｎ領域２３だけを形成させてもよい。
【０００８】
前記フォトダイオード領域２３、２４に一定距離離隔されてｐ型エピタキシャル層２２内に映像電荷のセンシングのためのフローティングディフュ−ジョン領域として用いられるｎ＋領域２７が形成される。
また、フォトダイオード領域２３、２４とｎ＋領域２７の間のｐ型エピタキシャル層２２の上側に転送ゲート２５が形成される。
また、ｎ＋領域２７の他方の側のｐ型エピタキシャル層２２上にはリセットゲート２６が形成される。
【０００９】
このような回路構成及び断面構造を有する従来技術のＣＭＯＳイメージセンサの電荷センシング動作を説明すると次の通りである。
図３ａないし図３ｄは従来技術のＣＭＯＳイメージセンサの電荷生成及びリードアウト課程を示す動作図である。
【００１０】
先ず図３ａに示すように、フォトダイオードに外部から入射される光によって電荷が蓄積される。
また、図３ｂに示すように、リードアウトノード（フローティングノード）をリセットさせた後に図３ｃに示すように、転送信号ＶTXを転送トランジスタのゲートに入力させてターンオンさせると蓄積された信号電荷がフローティングノードに伝えられる。
【００１１】
この状態で図３ｄに示すように、リセットトランジスタのｏｆｆ状態を維持し、フローティングノードに蓄積された信号電荷によってリセットトランジスタのソース電極のフローティングノードの電位を変化させる。これはソースフォロアトランジスタのゲートポテンシャルを変化させることになる。
【００１２】
ソースフォロアトランジスタのゲートポテンシャル変化はソースフォロアトランジスタのソース電極やセレクトトランジスタのドレインノードのバイアスを変化させる。
セレクトトランジスタは、リードアウトノードをリセットさせる直前からセレクトトランジスタのゲートにロー選択信号ＶROWが入力されると、リセットされたリードアウトノードの参照ポテンシャルとフォトダイオードから生成された信号電荷による電位差を出力端に出力することになる。
【００１３】
このようにフォトダイオードの電荷生成による生成レベルを検出した後にリセット信号によってリセットトランジスタがＯＮ状態に変わると信号電荷は全部リセットされる。
このような課程を繰り返して各々のリセット後の参照ポテンシャルをリードし信号レベルもリードアウトされることになる。
【００１４】
【発明が解決しようとする課題】
しかしながら、前記従来技術のＣＭＯＳイメージセンサは次のような問題があった。
フォトダイオードの電荷蓄積容量がフォトダイオードの面積とフォトダイオードのドーピング濃度、基板の不純物濃度、フォトダイオード表面の反対導電型不純物ドーピング濃度によって決められる。
【００１５】
フォトダイオードの電荷蓄積容量は光学的な信号の特性を決める重要な要素であるが、現在同一チップ面積で解像度を高めるか、価格競争力を確保するために画素のサイズを減らしてフォトダイオードの面積を減少させている。
このような環境で不純物濃度調節による電荷蓄積容量確保は限界がある。
【００１６】
本発明は、上記従来技術の問題点を解決するためのもので、フォトダイオード領域に並べて電荷蓄積用ゲートを形成してセル当たり電荷蓄積容量を増大させて素子の特性を向上させることができるようにしたＣＭＯＳイメージセンサを提供することが目的である。
【００１７】
【課題を解決するための手段】
上記目的を達成するための本発明によるＣＭＯＳイメージセンサは、光に関する映像信号を電気的な信号に変換して映像信号電荷を生成するフォトダイオード領域と、前記フォトダイオード領域に隣接して並べて構成される電荷蓄積用ゲートを設け、電荷生成時にフォトダイオード領域の電荷の一部又は全部を電荷蓄積用ゲートの下側に移動させて貯蔵し、リードアウト時に蓄積された電荷をリードアウトノードに移動させることを特徴とする。
【００１８】
【発明の実施の形態】
以下、添付の図面を参照して本発明を更に詳細に説明する。
【００１９】
図４ａは本発明による４−ＴＲ構造のＣＭＯＳイメージセンサのピクセル回路構成図で、図４ｂは本発明による３−ＴＲ構造のＣＭＯＳイメージセンサのピクセル回路構成図である。
【００２０】
図４ａは４−ＴＲ構造のＣＭＯＳイメージセンサに本発明を適用したもので、ゲートにはリセット信号ＲＸが印加され、一方の電極はフローティングノード４２に連結され、他の電極はＶＤＤ端子に連結されるリセットトランジスタ４１と、ゲートがフローティングノード４２に連結され、一方の電極はＶＤＤ端子連結されるソースフォロアトランジスタ４３と、ゲートにはロー選択信号が入力され、前記ソースフォロアトランジスタ４３に直列連結され、一方の電極が出力端（Ｖｏｕｔ）に連結されるセレクトトランジスタ４４と、前記フローティングノード４２に一方の電極が連結され、ゲートに転送信号（ＴＸ）が入力されて蓄積電荷のリード時に電荷を転送させる転送トランジスタ４５を含んでおり、さらに前記転送トランジスタ４５と接地端子との間に構成されるフォトダイオード４６と、前記フォトダイオード４６の一辺に沿って設けた電荷蓄積／排出信号（ＰＸ）が印加されるゲートを構成させ、生成された電荷と反対極性の電圧が印加され時には生成された電荷をゲートの下側に貯蔵し、電荷と同一の極性の電圧又は接地電圧が印加される場合には貯蔵された電荷を転送トランジスタ４５側に移動させる電荷蓄積用ゲート４７とを備えている。
【００２１】
このような４−ＴＲ構造のＣＭＯＳイメージセンサ以外に転送トランジスタが構成されない３−ＴＲ構造のＣＭＯＳイメージセンサ、セレクトトランジスタだけ構成される１−ＴＲ構造のイメージセンサに本発明の電荷蓄積用ゲート４７を適用することが可能であることは勿論である。
【００２２】
３−ＴＲ構造のＣＭＯＳイメージセンサに本発明の電荷蓄積用ゲートを適用する場合に対して下記に説明する。
図４ｂに示すように、ゲートにはリセット信号（ＲＸ）が印加され、一方の電極はフローティングノード４２に連結され、他の電極はＶＤＤ端子に連結されるリセットトランジスタ４１と、ゲートがフローティングノード４２に連結され、一方の電極はＶＤＤ端子に連結されるソースフォロアトランジスタ４３と、ゲートにはロー選択信号が入力され、前記ソースフォロアトランジスタ４３に直列連結されて一方の電極が出力端Ｖｏｕｔに連結されるセレクトトランジスタ４４を含み、前記フローティングノード４２と接地端子との間に構成されるフォトダイオード４６は、そのフォトダイオード４６の周辺部に電荷蓄積／排出信号（ＰＸ）が印加されるゲートが構成され、生成された電荷と反対極性の電圧印加時には生成された電荷をゲートの下側に貯蔵し、電荷と同一の極性の電圧又は接地電圧が印加される場合には貯蔵された電荷をフローティングノード４２側に移動させる電荷蓄積用ゲート４７を含んで構成される。
【００２３】
このような回路構成を有する本発明によるＣＭＯＳイメージセンサのレイアウト構成及び断面構造は次の通りである。
図５は本発明によるＣＭＯＳイメージセンサのピクセルのレイアウトであり、図６は本発明によるＣＭＯＳイメージセンサのピクセルの断面構成図である。
レイアウト構成を見るとフォトダイオード領域５１とフローティングノード間に構成されて生成された電荷を転送させるための転送ゲート５２と、ＶＤＤ端子とフローティングノード間に構成されるリセットゲート５３と、出力端とＶＤＤ端子の間に構成されるソースフォロアゲート５４，セレクトゲート５５を含む。
【００２４】
また、フォトダイオード領域５１に隣接してその周辺部に並べて電荷蓄積用ゲート形成領域５６ａ、５６ｂ、５６ｄ、５６ｅ、５６ｆが構成されている。
この領域は容易な説明のために任意で領域に分けたが、電荷蓄積用ゲートはその領域全体に形成されるかあるいは一部に又は互いに分離されて形成されることができ、フォトダイオード周囲に多様な形態でまたは色々な方向へ形成できる。
【００２５】
即ち、レイアウト設計マージンによってフォトダイオード領域５１で生成された電荷が貯蔵できる何れの位置にも電荷蓄積用ゲートを形成できる。
このような本発明によるＣＭＯＳイメージセンサの断面構成は次の通りである。
図５のＡ−Ａ線による断面構造を示す図６のように、ｐ型半導体基板上６１にｐ型エピタキシャル層６２が形成される。
【００２６】
ここで、基板としてｎ型半導体基板を使用し、ｐ型ウェル領域を形成して用いることもできる。
また、ｐ型エピタキシャル層６２の表面内にフォトダイオードｎ領域６３とフォトダイオード表面ｐ領域６４が形成される。
【００２７】
ここで、フォトダイオード表面ｐ領域６４は暗電流を抑制するためで、これを形成することなくフォトダイオードｎ領域６３だけを形成することもできることはいうまでもない。
前記フォトダイオード領域６３，６４の隣接した周囲にフォトダイオード領域６３，６４で生成された電荷を蓄積するための電荷蓄積用ゲート６８が形成されている。
【００２８】
また、ｐ型エピタキシャル層６２内には、前記フォトダイオード領域６３，６４の他にそこから一定距離離隔されて映像電荷のセンシングのためのフローティングディフュージョン領域として用いられるｎ＋領域６７が形成される。
【００２９】
またフォトダイオード領域６３，６４とｎ＋領域６７の間のｐ型エピタキシャル層６２の上側に転送ゲート６５が形成される。
また、ｎ＋領域６７の他側ｐ型エピタキシャル層６２上にはリセットゲート６６が形成される。
【００３０】
このような回路構成及び断面構造を有する本発明によるＣＭＯＳイメージセンサの電荷センシング動作を説明すると次の通りである。
図７ａないし図７ｄは本発明によるＣＭＯＳイメージセンサの電荷生成及びリードアウト課程を示す動作図である。
【００３１】
先ず、電荷の蓄積はフォトダイオード領域に限定されるものではなく、電荷蓄積／排出信号（Ｖｐｘ）が印加される電荷蓄積用ゲートもその下側に電荷が移動されて蓄積される。
【００３２】
即ち、電荷生成段階で電荷蓄積用ゲートに電荷と反対の極性の電極を印加して、フォトダイオード領域に蓄積される電荷の一部又は全部をそのゲートの下側に移動させて貯蔵する。
ここで、電荷蓄積量はフォトダイオード領域に蓄積される電荷量より電荷蓄積用ゲートの下側に蓄積される電荷量が多いこともある。
【００３３】
また、図７ｂのように、リセットゲートにリセット信号（Ｖｒｅｓｅｔ）を印加してリードアウトノード（フローティングノード）をリセットさせた後に図７ｃのように転送トランジスタのゲートに転送信号ＶTXを入力してターンオンさせると蓄積された信号電荷がフローティングノードに伝えられる。
【００３４】
この時、電荷蓄積用ゲートに電荷と同一極性の電圧又は接地電圧を印加して電荷蓄積用ゲートの下側の電荷がフローティングノードに移動されるようにする。
この状態で図７ｄのようにリセットトランジスタをオフ状態にし、フローティングノードに蓄積された信号電荷によってリセットトランジスタのソース電極のフローティングノードの電位を変化させる。これはソースフォロアトランジスタのゲートポテンシャルを変化させることになる。
【００３５】
ソースフォロアトランジスタのゲートポテンシャルの変化はソースフォロアトランジスタソース電極やセレクトトランジスタのドレインノードのバイアスを変化させる。
セレクトトランジスタはリードアウトノードをリセットさせる前にセレクトトランジスタのゲートにロー選択信号ＶROWが入力されると、セレクトトランジスタはリセットされたリードアウトノードの参照ポテンシャルとフォトダイオードから生成された信号電荷による電位差を出力段に出力することになる。
【００３６】
このようにフォトダイオードの電荷生成による信号レベルを検出した後にリセット信号によってリセットトランジスタがオン状態に変えられ、信号電荷は全部リセットされる。
【００３７】
このような課程を繰り返して各々のリセット後の参照ポテンシャルをリードし信号レベルもリードアウトすることになる。
従って、本発明の電荷蓄積用ゲートはフォトダイオード領域の電荷蓄積容量の実際的な増大効果を有することになる。
電荷蓄積用ゲートの電荷蓄積能力がフォトダイオード領域より大きくてもよいから小さい面積のゲートでも十分な電荷蓄積能力を確保することができる。
【００３８】
以上本発明の好適な一実施形態に対して説明したが、前記実施形態のものに限定されるわけではなく、本発明の技術思想に基づいて種々の変形又は変更が可能である。
【００３９】
【発明の効果】
以上説明したように、本発明のＣＭＯＳイメージセンサによると、次のような効果がある。
【００４０】
フォトダイオードの電荷蓄積容量の確保を不純物濃度調節に依存することなくフォトダイオード領域の一方側に電荷蓄積用ゲートを形成してセル当たり電荷蓄積容量を増大させるので、フォトダイオードの面積縮小が可能で解像度の増大に有利である。
また、素子の光学的な特性を向上させることができるので素子の信頼性及び製品の競争力を高めることができる。
【図面の簡単な説明】
【図１】一般的なＣＭＯＳイメージセンサのピクセル回路構成図である。
【図２】従来技術のＣＭＯＳイメージセンサのピクセル断面構成図である。
【図３ａ】従来技術のＣＭＯＳイメージセンサの電荷生成及びリードアウト課程を示す動作図である。
【図３ｂ】従来技術のＣＭＯＳイメージセンサの電荷生成及びリードアウト課程を示す動作図である。
【図３ｃ】従来技術のＣＭＯＳイメージセンサの電荷生成及びリードアウト課程を示す動作図である。
【図３ｄ】従来技術のＣＭＯＳイメージセンサの電荷生成及びリードアウト課程を示す動作図である。
【図４ａ】本発明による４−ＴＲ構造のＣＭＯＳイメージセンサのピクセル回路構成図である。
【図４ｂ】本発明による３−ＴＲ構造のＣＭＯＳイメージセンサのピクセル回路構成図である。
【図５】本発明によるＣＭＯＳイメージセンサのピクセルレイアウト図である。
【図６】本発明によるＣＭＯＳイメージセンサのピクセル断面構成図である。
【図７ａ】本発明によるＣＭＯＳイメージセンサの電荷生成及びリードアウト課程を示す動作図である。
【図７ｂ】本発明によるＣＭＯＳイメージセンサの電荷生成及びリードアウト課程を示す動作図である。
【図７ｃ】本発明によるＣＭＯＳイメージセンサの電荷生成及びリードアウト課程を示す動作図である。
【図７ｄ】本発明によるＣＭＯＳイメージセンサの電荷生成及びリードアウト課程を示す動作図である。
【符号の説明】
４１  リセット  トランジスタ
４２  フローティングノード
４３  ソースフォロア  トランジスタ
４４  セレクト  トランジスタ
４５  転送トランジスタ
４６  フォトダイオード
４７  電荷蓄積用ゲート
【図１】
0004472236.tif 000002
【図２】
0004472236.tif 000003
【図３ａ】
0004472236.tif 000004
【図３ｂ】
0004472236.tif 000005
【図３ｃ】
0004472236.tif 000006
【図３ｄ】
0004472236.tif 000007
【図４ａ】
0004472236.tif 000008
【図４ｂ】
0004472236.tif 000009
【図５】
0004472236.tif 000010
【図６】
0004472236.tif 000011
【図７ａ】
0004472236.tif 000012
【図７ｂ】
0004472236.tif 000013
【図７ｃ】
0004472236.tif 000014
【図７ｄ】
0004472236.tif 000015