(57)【特許請求の範囲】
【請求項１】
ＥＳＤ領域及び内部領域を有する基板上に半導体デバイスを形成する方法であって、
ゲート電極を有する前記ＥＳＤ領域の一部上に保護層を形成するステップと、
前記内部領域の少なくとも一部分上にシリサイドを形成するステップを有し、前記シリサイドを形成するステップは、前記保護層によって保護されない前記ＥＳＤ領域の部分上にシリサイドを形成するステップを有し、前記保護層は、シリサイドの形成から前記ＥＳＤ領域の前記一部を保護し、
残りの保護層が前記ＥＳＤ領域にある前記ゲート電極に側壁スペーサを形成するように、前記保護層の一部を除去するステップ、
を有し、
前記保護層を形成するステップは、前記内部領域に含まれるゲート電極に側壁スペーサを形成するステップを有し、
前記半導体デバイスは、前記ＥＳＤ領域の少なくとも一部にＬＤＤ構造を有することを特徴とする方法。
【請求項２】
前記保護層の一部を除去した後、前記保護層を形成する前に、前記基板中にＮ+型ソース／ドレイン領域を形成し、前記基板にＮ-型ソース／ドレイン領域を形成するステップを有し、前記Ｎ+型ソース／ドレイン領域及び前記Ｎ-型ソース／ドレイン領域がＬＤＤ構造を定義することを特徴とする請求項１に記載の方法。
【請求項３】
前記保護層は、酸化物層を含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記保護層を形成するステップは、前記ＥＳＤ領域にある前記ゲート電極から前記シリサイドへ延びる領域上に前記保護層を形成するステップを有することを特徴とする請求項１に記載の方法。
【請求項５】
前記保護層を形成するステップは、
前記ＥＳＤと内部領域上に酸化物層を形成するステップ、
前記酸化物層上に第１のマスクを形成するステップを有し、前記第１のマスクは、前記シリサイドの形成から保護される前記ＥＳＤ領域の一部上に形成され、且つ
前記酸化物層を前記保護層に形成するために、前記第１のマスクと酸化物層をエッチングするステップ、
を有することを特徴とする請求項１に記載の方法。
【請求項６】
前記エッチングは、前記内部領域に含まれるゲート電極に隣接する側壁スペーサに前記酸化物層を形成することを特徴とする請求項５に記載の方法。
【請求項７】
前記シリサイドを形成するステップは、
前記ＥＳＤと内部領域上にチタン層を形成するステップ、
前記チタン層をアニーリングするステップ、及び
前記ＥＳＤと内部領域から過剰なチタンを除去するステップを有することを特徴とする請求項１に記載の方法。
【請求項８】
ＥＳＤ領域と内部領域を有する基板上に半導体デバイスを形成する方法であって、
ゲート電極を含む前記ＥＳＤ領域の一部の上に保護層を形成するステップ、
前記保護層によって保護されない前記ＥＳＤ領域の少なくとも一部上にシリサイドを形成するステップを有し、前記保護層は、シリサイドの形成から前記ＥＳＤ領域の一部を保護し、及び、
残りの保護層が前記ＥＳＤ領域にある前記ゲート電極に側壁スペーサを形成するように、前記保護層の一部を除去するステップ、
を有し、
前記保護層を形成するステップは、前記内部領域に含まれるゲート電極に側壁スペーサを形成するステップを有することを特徴とする方法。
【請求項９】
前記シリサイドが形成される部分は、前記ＥＳＤ領域にある前記ゲート電極と前記シリサイドとの間の距離ｄまで延びる部分を除くことを特徴とする請求項８に記載の方法。
【請求項１０】
前記シリサイドを形成するステップは、前記ＥＳＤ領域と内部領域上に画定されたソース／ドレイン上に、及び前記内部領域に含まれるゲート電極上にシリサイドを形成するステップを有することを特徴とする請求項８に記載の方法。
【請求項１１】
ＥＳＤ領域と内部領域を有する基板上に半導体デバイスを形成する方法であって、
前記ＥＳＤ領域の一部上に保護層を形成するステップ、
前記内部領域の少なくとも一部上にシリサイドを形成するステップを有し、前記保護層は、シリサイドの形成から前記ＥＳＤ領域の一部を保護し、
前記保護層によって保護されない前記ＥＳＤ領域と内部領域の部分上にマスクを形成するステップ、
残りの保護層が、前記ＥＳＤ領域が有するゲート電極に側壁スペーサを形成するように、前記保護層の一部を除去するステップ、及び
前記保護層の一部を除去すると同時に前記マスクを除去するステップ、
を有し、
前記保護層を形成するステップは、前記内部領域に含まれるゲート電極に側壁スペーサを形成するステップを有することを特徴とする方法。
【請求項１２】
更に、前記保護層の一部を除去した後に、前記基板にＮ+型ソース／ドレイン領域を形成するステップを有することを特徴とする請求項１に記載の方法。
【請求項１３】
更に、前記保護層を形成する前に、前記基板にＮ-型ソース／ドレイン領域を形成するステップ、
前記保護層を形成すると同時に前記内部領域に含まれるゲート電極に側壁スペーサを形成するステップ、及び
前記保護層の一部を除去した後に、前記基板にＮ+型ソース／ドレイン領域を形成するステップを有し、前記Ｎ+型ソース／ドレイン領域とＮ-型ソース／ドレイン領域は、軽くドープされたドレイン構造を画定することを特徴とする請求項１に記載の方法。
【請求項１４】
前記除去するステップの前に、更に、
前記保護層によって保護されない前記ＥＳＤ領域と内部領域の部分上にマスクを形成するステップを有することを特徴とする請求項１に記載の方法。
【請求項１５】
ＥＳＤ領域と内部領域を有する基板上に半導体デバイスを形成する方法であって、
前記ＥＳＤ領域の一部上に保護層を形成するステップを有し、前記保護層によって保護されない前記ＥＳＤ領域の部分上にシリサイドを形成するステップを含み、前記保護層は、シリサイドの形成から前記ＥＳＤ領域の一部を保護し、
前記保護層によって保護されない前記ＥＳＤ領域と内部領域の部分上にマスクを形成するステップ、及び
残りの保護層が、前記ＥＳＤ領域が有するゲート電極に側壁スペーサを形成するように、前記マスクと前記保護層の一部を除去するステップ、
を有し、前記保護層を形成するステップは、前記内部領域に含まれるゲート電極に側壁スペーサを形成するステップを有することを特徴とする方法。
【請求項１６】
前記シリサイドが形成される部分は、前記ＥＳＤ領域が有する前記ゲート電極と前記シリサイドとの間の距離ｄまで延びる部分を除くことを特徴とする請求項１５に記載の方法。
【請求項１７】
前記シリサイドを形成するステップは、前記ＥＳＤ領域と内部領域上に画定されたソース／ドレイン領域上に、及び前記内部領域に含まれるゲート電極上にシリサイドを形成するステップを含むことを特徴とする請求項１５に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、静電放電(electrostatic discharge: ESD)によって生じる損傷から保護される半導体デバイスに関する。特に、本発明は、選択的にシリサイド化されたＥＳＤトランジスタを有する半導体デバイスに関する。
【０００２】
【従来の技術】
金属酸化物半導体（ＭＯＳ）トランジスタのゲートは入力信号を受け取り、電圧の形状で出力信号を転送する。もし、印加電圧がある一定のレベルを越えると、ゲート酸化物は破壊する。この過剰電圧は、しばしば人間操作員や機械的取り扱い操作の結果起きる。摩擦電気は、２つの材料が共にこすられた時に生じる電荷である。人間の操作員が、部屋を横切って歩いたり、集積回路（ＩＣ）をそのプラスッチクパッケージから取り出したりすることによって、この種の電気を生成する。摩擦電気は、高電圧を発生し、それが静電放電の形態で半導体デバイスに加えられると、ゲート酸化物の破壊や過電流による加熱を生じる。この破壊によって、トランジスタや他のデバイスの直接的な、或いは急速な破壊が生じる。
【０００３】
ＥＳＤのイベントと関連した問題を解決するために、ＭＯＳデバイスの製造者は、保護装置を設計して、それが保護装置を通る通路を素早く放電ノードへ与えている。保護装置は、デバイスの入力バッファパや出力バッファのパッドとパッドが接続されるそれぞれのゲート間に位置するトランジスタを有する。子とトランジスタは、しばしばＥＳＤトランジスタと呼ばれる。ＥＳＤイベントの間、代表的なＥＳＤトランジスタは、スナプバック(snap-back)、即ち大部分の電流が導通する低抵抗状態に入る。
【０００４】
ソース/ドレイン領域をシリサイド化するような一定の処理増進は、小さな寸法のデバイスの性能を向上させるが、しばしばＥＳＤトランジスタの利点をだめにする。これらのシリサイドかされた領域は、ＥＳＤトランジスタのドレイン接合の近くに配置されている。このドレイン接合は、ＥＳＤイベントの間主な熱源になる。シリサイドとドレイン接合の接近によって、このシリサイド化されに半導体デバイスの破壊を生じるＥＳＤイベントの間にしばしば溶けるようにする。
【０００５】
加熱するためにシリサイドの露出を減少する一つの試みは、ＥＳＤトランジスタにおけるゲートからコンタクトへの間隔を増加することである。しかし、この増加した長さは、ＥＳＤトランジスタを通して放電する電流を妨げる抵抗を増加する。したがって、電流は、ＥＳＤトランジスタを通して放電する前に半導体デバイス上の他のトランジスタを介して流れようとする。それにより、増加した抵抗は保護デバイスの利点を減少する。
【０００６】
保護デバイスにおけるシリサイドかされたソース/ドレイン領域と関連する他の問題は、“バラスト(ballasting)”効果として知られている。ＥＳＤイベントの間シリサイド化された領域の非常に減少した抵抗のために、ＥＳＤトランジスタを通して放電する電流は、薄いフィラメントへ消失する。この消失は、過熱の増加を導き、デバイスの故障を早める。
【０００７】
シリサイドと関連した多くの困難性は、半導体デバイスにおけるＥＳＤトランジスタのソース、ドレイン及び/又はゲート電極上にシリサイドの形成を選択的に阻止することによって解決されることができる。シリサイドの形成の選択的に阻止するための技術は２以上の独立したＮ+注入、多重の酸化物層の形成及び/又は３つ以上のマスクするステップをしばしば必要とする。多重注入、酸化物層の形成及びマスキングは、半導体製造の費用および困難性を加える。従って、Ｎ+注入、酸化物層の形成、及びマスキングステップの回数を減少する一方で、半導体デバイスを形成するプロセスに対するニーズがある。
【０００８】
【発明の概要】
ＥＳＤ領域と内部領域を有する基板上に半導体デバイスを形成する方法が開示されている。この方法は、ゲート電極を含むＥＳＤ領域の一部上に保護層を形成するステップ、及び内部領域の少なくとも一部上にシリサイドを形成するステップを有する。この保護層は、シリサイドの形成からＥＳＤ領域の一部を保護する。又、この方法は、残りの保護層がＥＳＤ領域のゲート電極上に側壁スペーサを形成するように保護層の一部を除去するステップを含む。
【０００９】
提供された方法は、シリサイドを形成した後に保護層によって保護されないＥＳＤ領域と内部領域の一部場にマスクを形成し、その後保護層の一部を除去するステップと同時にマスクを除去するステップを含む。
【００１０】
本発明の方法の他の実施形態は、ＥＳＤ領域の一部上に保護層を形成し、その後内部領域の少なくとも一部上にシリサイドを形成するステップを含む。この保護層は、シリサイドの形成からＥＳＤ領域の一部を保護する。又、この方法は、保護層によって保護されないＥＳＤ領域と内部領域の一部上にマスクを形成するステップ、及びマスク及び保護層の一部を除去するステップを含む。
【００１１】
上記方法によって製造された半導体デバイスも提供される。
【００１２】
又、本発明の方法は、保護層を形成する前に、Ｎ-型不純物をＥＳＤ上に画定されたソース/ドレイン部分及び内部領域へ導入するステップを含む。更に、本方法は、保護層の一部を除去した後、ＥＳＤによって画定されたソース／ドレイン部分及び内部領域へ追加のＮ+型不純物を導入するステップを含む。
【００１３】
保護層を形成するステップは、ＥＳＤ領域と内部領域上に酸化物層を形成するステップ、及びこの酸化物層上に第２のマスクを形成するステップを含む。この酸化物層上の第２のマスクは、シリサイドの形成から保護されるべきＥＳＤ領域の一部上に形成される。又、保護層を形成するステップは、酸化物層を保護層に形成するためにマスクと酸化物層をエッチングするステップも含むこともできるマスクと酸化物層をエッチングするステップは、酸化物層を内部領域上のゲートに隣接するスペーサに形成することができる。
【００１４】
【実施の形態】
本発明は、ＥＳＤ保護回路を有する半導体デバイスを形成するための方法に関する。本方法は、基板のＥＳＤ部分にＥＳＤトランジスタを形成するステップと基板の内部領域に少なくとも１つの追加のトランジスタを形成するステップを含む。保護回路がシリサイドの形成から保護されるべきＥＳＤ領域の部分上に形成される。その後、シリサイドが保護層によって保護されないＥＳＤと内部領域の部分に形成される。本方法によると、保護層は、ＥＳＤ領域のゲート電極、ソース及び／又はドレイン部分上に選択的に形成されることができる。結果として、ユーザは、ＥＳＤ領域のゲート、ソース及び／又はドレイン部分がシリサイドの形成から保護されるか否かを選択することができる。
【００１５】
保護層は、ＥＳＤ及び内部領域の双方の上に酸化物層を堆積するステップ及びシリサイドの形成から保護されるべきＥＳＤ領域の部分上にホトレジストを形成するステップによって形成されることができる。このホトレジストは、酸化物層を保護層に形成するエッチング中マスクとして働く。このエッチングは、内部領域にあるゲート電極に隣接する側壁に酸化物層も形成する方向性エッチングである。シリサイド膜は保護層と側壁のスペーサの形成の後に形成される。シリサイドの形成後に、保護層をＥＳＤ部分にあるゲート電極に隣接する側壁スペーサに形成する追加のエッチングが行なわれる。結果的に、単一の酸化物層はシリサイドの形成からＥＳＤ領域の部分を保護し、ＥＳＤ及び内部領域の双方のゲート電極上に側壁スペーサを与えることができる。
【００１６】
Ｎ+型イオン注入がシリサイドと側壁スペーサの形成後に行なわれる。このイオン注入は、ＥＳＤと内部領域の双方にある側壁スペーサに関して自己整合されたＮ+型ソース／ドレイン領域を提供する。側壁スペーサで自己整合されたＮ+型イオン注入に続いくゲート電極に隣接する側壁スペーサの形成は、ＥＳＤと内部領域の双方に軽くドープされたドレイン（lightly doped drain: ＤＤＬ）構造を与える。
【００１７】
図１は、本発明の方法で形成されることができる半導体デバイス１０の一部の側面図である。この半導体デバイス１０は、基板１４上に形成されたフィールド酸化物１２又は他の絶縁構造を含む。このフィールド酸化物１２は基板１４をＥＳＤと内部領域に仕切る。ゲート酸化物がこのＥＳＤと内部領域にある基板１４上に形成される。基板１４及びフィールド酸化物と比較してゲート酸化物は比較的薄いため、このゲート酸化物は図示されていない。
【００１８】
ＮチャネルＭＯＳトランジスタがＥＳＤと内部領域に形成される。ＥＳＤ領域に形成されたこのトランジスタは、ＥＳＤトランジスタ１６と呼ばれ、また内部領域に形成されたトランジスタは、内部トランジスタ１８と呼ばれる。ＥＳＤトランジスタと内部トランジスタ１６、１８の双方は、ＬＤＤ構成されたソース／ドレイン領域２０を有する。特に、各々のトランジスタは、関連したゲート電極２２と共にゲート側に整列されたＮ型ソース／ドレイン領域２０を有している。
又、各々のトランジスタは、Ｎ-領域に部分的に重なり、関連したゲート電極２２にある側壁スペーサ２４と共にゲート側に整列されたＮ+型のソース／ドレイン領域２０も有している。これらのＮ+及びＮ-型のソース・ドレイン領域は、例えばイオン注入によって形成される。
【００１９】
ＥＳＤトランジスタと内部トランジスタ１６、１８は、これらのトランジスタを金属の相互接続層（図示せず）に結合するためのコンタクトとして働くシリサイド化された膜２６を有する。内部トランジスタ１８は、ソース／ドレイン領域２０と関連したゲート電極２２に形成されたシリサイド膜２６を有する。このシリサイド膜２６は、ゲート電極２２に隣接する側壁スペーサ２４と自己整合される。ＥＳＤトランジスタ１６は、シリサイド膜２６の内側エッジとゲート電極２２間に距離ｄをあけて形成されるシリサイド膜２６を有する。この距離は、しばしばコンタクトからゲートまでの距離（コンタクト・ツー・ゲート距離）と呼ばれる。ＥＳＤイベントの間加熱する主領域はドレイン接合であるので、この間隔は、シリサイド膜２６からの熱発生領域を分離し、従って、ＥＳＤイベントの間に溶融するシリサイド２６の可能性を減少する。
【００２０】
図２（Ａ）〜図２（Ｊ）は、図１に示された半導体デバイスを形成するための方法の実施形態を示す。図１に示された半導体デバイス１０及び図２（Ａ）〜図２（Ｊ）西召された方法は、本発明の単一の実施形態であり、概略を示す目的でのみ開示されている。本方法の他の実施形態とデバイスは、この出願全体をとおして記載され、本願発明の範囲内に入るように意図されている。
【００２１】
図２（Ａ）は、本発明で使用されるＰ型シリコン基板１４を示す。約８００ｎｍの厚さを有するフィールド酸化物１２が選ばれた酸化方法によって基板１４の表面上に形成される。フィールド酸化物１２は、基板１４上のＥＳＤ領域と内部領域を画定する。図１に示されたＥＳＤトランジスタ１６に相当するトランジスタはＥＳＤ領域に形成され、又図１に示されたバッファトランジスタに相当するトランジスタは内部領域に形成される。
【００２２】
約７ｎｍ厚さのゲート酸化物がＥＳＤと内部領域に乾いた熱酸化プロセスを用いて形成される。このゲート酸化物はその相対的な厚さのために図示されていない。ポリサイド構造を有するゲート電極２２がＥＳＤと内部領域に形成される。
【００２３】
図２（Ｂ）に示されたＮ-型のソース・ドレイン領域２０は、リンのようなドーパントのイオン注入によって形成される。Ｎ-型のソース・ドレイン領域２０は、ゲート電極２２に関して自己整合される。注入エネルギーは、約２０〜１００keVの範囲であり、約１ｘ１０13atoms/cm2のドーズ量である。
【００２４】
図２(Ｃ)は、ＥＳＤと内部領域の双方上に堆積された約２００ｎｍの酸化物層２８の堆積を示している。
【００２５】
図２(Ｄ)は、酸化物層２８上でのホトレジスト３０の形成を示している。このホトレジスト３０は、シリサイドの形成から保護されるべきＥＳＤの一部に形成される。図２(Ｅ)に示されたように、酸化物層２８は、マスクとしてホトレジスト３０を用いてエッチングを行なうことによって保護層３２に形成される。このエッチングは、反応性イオンエッチングのような方向性エッチングである。この方向性エッチングは、酸化物層２８の厚さが内部領域でゲート電極２２の近くに形成した側壁スペーサを残す。
【００２６】
図２(Ｆ)は、約１００ｎｍの厚さを有するチタン膜３４がスパッタリング技術によってＥＳＤと内部領域に堆積されていることを示す。このチタン膜３４は、図２(Ｇ)に示されたシリサイド膜２６を備えるように、約６００〜８００℃で不活性雰囲気の下で熱処理される。チタン膜３４の全ての反応しない部分は、エッチングによって除去されることができる。シリサイド膜を形成するための他の適当な金属は、プラチナ、ニッケル、及びタングステンを含むが、これに限定されない。
【００２７】
図２(Ｈ)は、保護層３２によって前に覆われなかったＥＳＤと内部領域の部分を覆う追加の第２のホトレジスト３６を示す。エッチングがマスクとしてこの第２のホトレジスト３６を用いて行なわれる。図２(Ｉ)に示されるように、このエッチングはＥＳＤ領域におけるゲート電極２２に隣接する側壁スペーサ２４を残す。これらの側壁スペーサ２４は、図２(Ｅ)に示されたスペーサと同じ酸化物層２８から形成される。従って、単一の酸化物の体積が側壁スペーサ２４の形成のために必要である。
【００２８】
図２(Ｊ)において、Ｎ+型ソース／ドレインの拡散層が砒素イオンの注入によって形成される。このＮ+型ソース／ドレイン領域２０は、ゲート電極２２にある側壁スペーサ２４に関して自己整合される。イオン注入条件は、７０〜１００keV及び１ｘ１０5から５ｘ１０5atoms/cm2の範囲にある注入エネルギーを有する。
【００２９】
図２(Ｄ)〜図２(Ｇ)に示されるように、ホトレジスト３０はシリサイド膜２６の形成から保護されるべきＥＳＤ領域の部分にわたって酸化物層２８上に形成される。従って、ホトレジスト３０はゲート電極２２上に形成されるのに加えて、全体のソース／ドレイン領域２０上に形成され得る。本方法のこの実施形態はＥＳＤ領域のいずれの部分内にシリサイド膜２６の形勢を避ける。
【００３０】
また、図２(Ｄ)〜図２(Ｇ)に示されるように、ホトレジスト３０の幅Ｗは、シリサイド膜２６とデート電極間の変位ｄ(コンタクトからゲート迄の距離とも呼ばれる)を決定する。上述されたように、ｄを増加することは、シリサイド膜２６と熱源間の距離を増加することによってシリサイド膜２６の破壊(ブレークダウン)を減少する働きをする。従って、ＷはＥＳＤ領域におけるシリサイド膜２６のブレークダウン特性を変えるために調整される。
【００３１】
金属コネクターが図３に示された回路を形成するために、上述されたように製造されるトランジスタ間に形成される。この回路は、直列に接続される２つの内部トランジスタに並列に接続されるＥＳＤトランジスタ１６を有する。このＥＳＤトランジスタ１６は、ＥＳＤイベントを生じる静電エネルギー源として働く入出力バッファパッド４０と内部トランジスタ１８間に結合される。
【００３２】
ＥＳＤトランジスタ１６におけるスペーシングをコンタクトするためにゲートと関連した抵抗は第１の抵抗４２として示され、また内部トランジスタ１８におけるスペーシングをコンタクトするためにゲートと関連した抵抗は第２の抵抗４４として示されている。第１の抵抗４２からの全抵抗が第２の抵抗４４からの全抵抗より小さいと、ＥＳＤイベントからの静電エネルギーはＥＳＤトランジスタ１６を介して自動的に放電するであろう。
【００３３】
しかし、ＥＳＤトランジスタにおけるコンタクトからゲートまでの距離ｄは、本発明によって増加されることができる。ｄの増加は、第１のトランジスタ４２によって示される抵抗を増加する。この増加によって、第１の抵抗４２からの全抵抗が第２の抵抗４４からの全抵抗を超えるようにすることができる。この困難性を克服するために、第３の抵抗４６が回路に加えられる。第３の抵抗４６が加えられ、第１の抵抗からの全抵抗が第２と第３の抵抗４４、４６からの全抵抗より小さくなると、ＥＳＤイベントからの静電エネルギーはＥＳＤトランジスタ１６を介して自動的に放電するであろう。第３の抵抗４６は基板に形成されたＮウエル抵抗、或いはＥＳＤと内部トランジスタ１６、１８間に結合された他の適当な抵抗であればよい。
【００３４】
上記の製造方法及びデバイスは、ＮチャネルＭＯＳトランジスタに関して説明されたが、この製造方法はＰチャネルＭＯＳトランジスタにも応用可能である。
【００３５】
本発明は、上に詳細に説明された好適な実施形態及び例を参照することによって説明されたけれども、これらは本発明をこれに限定するために意図されたものではないことが理解されるべきである。本発明の精神及び特許請求の範囲を逸脱することなく、変更及び組み合わせは、当業者に容易になされることが理解されるであろう。
【図面の簡単な説明】
【図１】本発明の方法によって形成された半導体デバイスのＥＳＤ及び内部領域の断面図である。
【図２Ａ】ＥＳＤ領域と内部領域へ区分された基板の断面図である。
【図２Ｂ】Ｎ型のソース／ドレイン領域を形成するためのイオン注入を示す。
【図２Ｃ】ＥＳＤ及び内部領域上に堆積された酸化物層を示す。
【図２Ｄ】酸化物層上に形成され、シリサイドの形成から保護されるべきＥＳＤ領域の一つ上に位置されるマスクを示す。
【図２Ｅ】側壁スペーサに形成された酸化物層、及びシリサイドの形成からＥＳＤ領域の部分を保護する保護層を示す。
【図２Ｆ】ＥＳＤ及び内部領域上に形成されたチタン膜を示す。
【図２Ｇ】シリサイド膜に形成された、図２(Ｆ)のチタン膜を示す。
【図２Ｈ】図２(Ｅ)に形成された保護層によって保護されないＥＳＤ及び内部領域の部分上に形成されたマスクを示す。
【図２Ｉ】ＥＳＤ領域のゲート電極に隣接する側壁スペーサに形成された、図２(Ｅ)の保護層を示す。
【図２Ｊ】Ｎ型のソース／ドレイン領域を形成するためのイオン注入を示す。
【図３】本発明によって形成された半導体デバイス上に形成される回路の一部を示す。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図３】
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