(57)【特許請求の範囲】
【請求項１】
抵抗とコンデンサとコイルと非線形受動素子とが接続されて発振回路を構成すると共に、前記抵抗とコンデンサとコイルの内少なくとも１素子の値を可変する素子値変更手段を備えたアナログカオス回路と、
前記アナログカオス回路へ入力信号を供給する信号源と、
前記アナログカオス回路の出力を所定周期にて取り出しディジタル化して下位側所定ビットを抽出する抽出部と、
前記抽出部により抽出された所定回分のビットを並べて乱数とする乱数構成部と、
前記抽出部の抽出周期に同期して前記素子値変更手段を制御し、素子値の変更を行う変更制御手段と
を具備することを特徴とする乱数生成装置。
【請求項２】
抵抗とコンデンサとコイルはそれぞれ複数から構成され、素子値変更手段は素子に接続されたスイッチにより構成されることを特徴とする請求項１に記載の乱数生成装置。
【請求項３】
抵抗とコンデンサとコイルはそれぞれ可変素子により構成され、素子値変更手段は各素子の値を可変とする機構であることを特徴とする請求項１に記載の乱数生成装置。
【請求項４】
変更制御手段は、前記抽出部の出力に基づき素子の値を変更することを特徴とする請求項１乃至３のいずれか１項に記載の乱数生成装置。
【請求項５】
前記信号源の値と、前記変更制御手段による制御の初期状態を設定する初期状態設定部を具備することを特徴とする請求項１乃至４のいずれか１項に記載の乱数生成装置。
【請求項６】
抵抗とコンデンサとコイルと非線形受動素子とが接続されて発振回路を構成すると共に、前記抵抗とコンデンサとコイルの内少なくとも１素子の値を可変する素子値変更手段を備えたアナログカオス回路と、
前記アナログカオス回路へ入力信号を供給する信号源と、
前記アナログカオス回路の出力を所定周期にて取り出しディジタル化して下位側所定ビットを抽出する抽出部と、
前記抽出部により抽出された所定回分のビットを並べて乱数とする乱数構成部と、
を備えて構成される乱数生成装置を用いて乱数を生成する乱数生成方法において、
前記抽出部の抽出周期に同期して前記素子値変更手段を制御し、素子値の変更を行うことを特徴とする乱数生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アナログカオス回路を利用した乱数生成装置及び乱数生成方法に関するものである。
【背景技術】
【０００２】
従来、アナログ回路を用いて乱数生成を行うものとしては、特許文献１に記載のものが知られている。この特許文献１に記載のものは、可逆変換可能なデータ圧縮回路にて「乱数性」を抽出する操作を行うものである。
【特許文献１】特許第３０３６６９８号公報
【０００３】
カオス系をアナログ回路により実現する場合においては、温度条件などの物理的条件によって素子の値が変化し、これに起因して周期領域に入ることがあり、周期性を有さない乱数の生成が保証されない問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
発明が解決しようとする課題は、カオス系をアナログ回路により実現した構成によっても周期領域に入ることがあり、周期性を有さない乱数の生成が保証されないことである。本発明は係る問題点を解決し、物理的条件や製造誤差によっても周期性を有さない乱数の生成が可能な乱数生成装置及び乱数生成方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明に係る乱数生成装置は、抵抗とコンデンサとコイルと非線形受動素子とが接続されて発振回路を構成すると共に、前記抵抗とコンデンサとコイルの内少なくとも１素子の値を可変する素子値変更手段を備えたアナログカオス回路と、前記アナログカオス回路へ入力信号を供給する信号源と、前記アナログカオス回路の出力を所定周期にて取り出しディジタル化して下位側所定ビットを抽出する抽出部と、前記抽出部により抽出された所定回分のビットを並べて乱数とする乱数構成部と、前記抽出部の抽出周期に同期して前記素子値変更手段を制御し、素子値の変更を行う変更制御手段とを具備することを特徴としている。
【０００６】
本発明に係る乱数生成装置では、抵抗とコンデンサとコイルはそれぞれ複数から構成され、素子値変更手段は素子に接続されたスイッチにより構成されることを特徴とする。
【０００７】
本発明に係る乱数生成装置では、抵抗とコンデンサとコイルはそれぞれ可変素子により構成され、素子値変更手段は各素子の値を可変とする機構であることを特徴とする。
【０００８】
本発明に係る乱数生成装置では、変更制御手段は、前記抽出部の出力に基づき素子の値を変更することを特徴とする。
【０００９】
本発明に係る乱数生成装置では、前記信号源の値と、前記変更制御手段による制御の初期状態を設定する初期状態設定部を具備することを特徴とする。
【００１０】
本発明に係る乱数生成方法は、抵抗とコンデンサとコイルと非線形受動素子とが接続されて発振回路を構成すると共に、前記抵抗とコンデンサとコイルの内少なくとも１素子の値を可変する素子値変更手段を備えたアナログカオス回路と、前記アナログカオス回路へ入力信号を供給する信号源と、前記アナログカオス回路の出力を所定周期にて取り出しディジタル化して下位側所定ビットを抽出する抽出部と、前記抽出部により抽出された所定回分のビットを並べて乱数とする乱数構成部と、を備えて構成される乱数生成装置を用いて乱数を生成する乱数生成方法において、前記抽出部の抽出周期に同期して前記素子値変更手段を制御し、素子値の変更を行うことを特徴とする。
【発明の効果】
【００１１】
本発明では、アナログカオス回路の出力を所定周期にて取り出しディジタル化して下位側所定ビットを抽出する抽出部における抽出周期に同期して抵抗とコンデンサとコイルの内少なくとも１素子の値を可変する素子値変更手段を制御し、素子値の変更を行う構成を採用しているので、アナログカオス回路の回路定数が抽出周期に同期して変更されることとなり、周期領域に入ったとしても周期領域を回避する効果を与えて乱数を得ることができる。
【発明を実施するための最良の形態】
【００１２】
本発明においては、抵抗とコンデンサとコイルと非線形受動素子とが接続されて発振回路を構成すると共に、上記抵抗とコンデンサとコイルの内少なくとも１素子の値を可変する素子値変更手段を備えたアナログカオス回路を備え、アナログカオス回路の出力を所定周期にて取り出しディジタル化して下位側所定ビットを抽出する抽出部における抽出周期に同期して抵抗とコンデンサとコイルの内少なくとも１素子の値を可変する素子値変更手段を制御し、素子値の変更を行うことにより、物理的条件や製造誤差によっても周期性を有さずに乱数の生成を行うという目的を達成したものである。
【実施例１】
【００１３】
以下添付図面を参照して本発明に係る乱数生成装置及び乱数生成方法の実施例を説明する。各図において同一の構成要素には、同一の符号を付して重複する説明を省略する。図１に、本発明に係る乱数生成装置の実施例の構成図を示す。この実施例に係る乱数生成装置にあっては、アナログカオス回路１０、信号源２０、抽出部３０、乱数構成部４０、変更制御手段５０及び初期状態設定部６０を備えている。
【００１４】
アナログカオス回路１０は、抵抗とコンデンサとコイルと非線形受動素子とが接続されて発振回路を構成すると共に、上記抵抗とコンデンサとコイルの内少なくとも１素子の値を可変する素子値変更手段を備えたものである。ここで、非線形受動素子を回路内に組み込む理由を説明する。抵抗とコンデンサとコイルとにより構成されるＬＲＣ閉回路に対し外部電圧を印加したモデルを考えると、抵抗とコンデンサとコイルの値をそれぞれＲＬｑとし、外部電圧をＶ0ｃｏｓ（ωｔ）とすると、回路方程式は式（１）となり、式（１）を時間微分すると式（２）となる。
【００１５】
【数１】
0004451841.tif 000002
【００１６】
ここで、摩擦と強制外力が加わる振り子の場合と式（２）を比較すると、式（２）の左辺第３項が線形項となっており、このままではカオスは生じない。そこで、式（２）の左辺第２項目（抵抗に関する項）について、式（３）に示す関係のＩ−Ｖ特性を有する非線形抵抗素子（非線形受動素子）を導入すると、式（２）は式（４）、式（５）に示されるようなファン・デル・ポール系のカオスを構成することができる。ここで式（５）の簡単化を行うため、ｕ＝３とすると、式（６）更に式（７）を得る。
【００１７】
【数２】
0004451841.tif 000003
【００１８】
このようなファン・デル・ポール系のアナログカオス回路１０の一例を図２に示す。このアナログカオス回路１０にあっては、抵抗とコンデンサとコイルはそれぞれ複数から構成され、素子値変更手段は素子に接続されたスイッチにより構成される。
【００１９】
即ち、コイルＬ１〜Ｌｎを用い、このコイルＬ１〜ＬｎにそれぞれスイッチＳＷＬ１〜ＳＷＬｎを直列接続して、これらを並列接続する。抵抗Ｒ１〜Ｒｎを用い、この抵抗Ｒ１〜ＲｎにそれぞれスイッチＳＷＲ１〜ＳＷＲｎを直列接続して、これらを並列接続する。更に、コンデンサＣ１〜Ｃｎを用い、このコンデンサＣ１〜ＣｎにそれぞれスイッチＳＷＣ１〜ＳＷＣｎを直列接続して、これらを並列接続する。なお、本実施例においては、スイッチＳＷＬ１、スイッチＳＷＲ１及びスイッチＳＷＣ１は常に閉成されるように後述する変更制御手段５０から制御がなされる。なお、スイッチＳＷＬ１〜ＳＷＬｎ、スイッチＳＷＲ１〜ＳＷＲｎ、スイッチＳＷＣ１〜ＳＷＣｎは、ＦＥＴなどのスイッチング素子により構成される。
【００２０】
上記スイッチＳＷＬ１〜ＳＷＬｎが接続されたコイルＬ１〜Ｌｎの並列接続回路と、スイッチＳＷＲ１〜ＳＷＲｎが接続された抵抗Ｒ１〜Ｒｎの並列接続回路と、スイッチＳＷＣ１〜ＳＷＣｎが接続されたコンデンサＣ１〜Ｃｎの並列接続回路を直列に接続し、スイッチＳＷＲ１〜ＳＷＲｎが接続された抵抗Ｒ１〜Ｒｎの並列接続回路とスイッチＳＷＣ１〜ＳＷＣｎが接続されたコンデンサＣ１〜Ｃｎの並列接続回路の間に直列に非線形抵抗素子ＮＬ−Ｒを接続する。このアナログカオス回路１０において、上記コイルＬ１〜Ｌｎの並列接続回路においてスイッチが閉成されて接続されたコイルによるインダクタンス値が式（４）におけるＬであり、抵抗Ｒ１〜Ｒｎの並列接続回路においてスイッチが閉成されて接続された抵抗による抵抗値が式（４）におけるＲであり、コンデンサＣ１〜Ｃｎの並列接続回路においてスイッチが閉成されて接続されたコンデンサによる容量値が式（４）におけるＣである。
【００２１】
アナログカオス回路１０に対しては信号源２０から信号が供給される。信号源２０は式（１）の外部電圧をＶ0ｃｏｓ（ωｔ）を供給するもので、電圧Ｖ0、周波数ω、パルスパターン及び初期位相などが可変となっている。アナログカオス回路１０の出力は抽出部３０により取り込まれる。抽出部３０は、Ａ／Ｄ変換器３１を備え、アナログカオス回路１０の出力を所定周期にて取り出しディジタル化して下位側の所定ビットを抽出するものである。
【００２２】
乱数構成部４０は、抽出部３０により抽出された所定回分のビットを並べて乱数として出力するものである。出力された乱数は暗号鍵発行などに用いられる。変更制御手段５０は、抽出部３０の抽出周期に同期してアナログカオス回路１０に備えられた素子値変更手段（図２の例ではスイッチ）を制御し、素子値の変更を行うものである。ここに、素子値とは、式(７)におけるＲ、Ｌ、Ｃを指している。本実施例においては、変更制御手段５０は、抽出部３０の出力に基づき（より具体的には、乱数構成部４０から所定ビットの出力を受けて）アナログカオス回路１０における素子の値を変更するように働く。
【００２３】
初期状態設定部６０は、信号源２０の値と、変更制御手段５０による制御の初期状態を設定するものである。具体的には、信号源２０の電圧Ｖ0、周波数ω、パルスパターン及び初期位相などを設定し、変更制御手段５０に対する制御にあっては、図２の例では複数のスイッチのいずれを閉成し、いずれを開放した初期状態とするかの設定を行うことにより、リアクタンスＬ、非線形抵抗係数Ｒ、コンデンサ容量Ｃの設定を行う。更に、初期状態設定部６０は、抽出部３０におけるサンプリング周波数ψ、サンプリング開始時間τを設定し、乱数構成部４０において構成する乱数のビット長Ｎについても設定する。
【００２４】
変更制御手段５０によるスイッチの制御例を次に説明する。図３に、図２におけるｎが６のものによるアナログカオス回路１０を示す。この例では、スイッチは横に６個で縦に３行を有する６×３のマトリックスを構成する。先に述べた如く、スイッチＳＷＬ１、スイッチＳＷＲ１及びスイッチＳＷＣ１は常に閉成されるので、実際の開閉制御は５×３のマトリックス分のスイッチ(１５個)に対して行われる。
【００２５】
本実施例では変更制御手段５０が、５×３のマトリックスに対応する８ビットのデータを乱数構成部４０から得て、５×３のマトリックスの交点において排他的論理和演算による結果を得て、演算結果が「１」となるときには対応のスイッチを閉成し、演算結果が「０」となるときには対応のスイッチを開放するように制御を行う。図４は、８ビットのデータとして（０１１０１００１）を得た場合における、５×３のマトリックスの交点において排他的論理和演算を行った結果を示したものである。図３においては、上記演算結果に基づきスイッチを制御した結果を示している。
【００２６】
上記の例では、排他的論理和演算を行うものであったが、排他的論理和演算を行わずに１５個のスイッチに対応する１５ビット分のデータを乱数構成部４０から得るようにして、各ビットに対応して各スイッチを開閉制御するようにしても良い。例えば、図５に示す１５ビットのデータ（０１１０１０１１０１１００１０）を得て、各ビットに対応して各スイッチを開閉制御することにより、図３と同様に各スイッチが開閉制御される。
【００２７】
更に、コイル、抵抗、コンデンサの素子数に応じたビット数のデータを乱数構成部４０から得るようにして、これをコイル、抵抗、コンデンサに対応付けるため３分割し、分割されたブロック毎に２進数としてデコードし、対応する各スイッチの開閉制御を実行することもできる。図６は、係る構成を採用するもので、アナログカオス回路１０におけるコイル、抵抗、コンデンサの素子数をそれぞれ１６とし、これに対応するため、１２ビットのデータを乱数構成部４０から得る。この１２ビットのデータを、この例では、（１１００，００１０，０００１）とする。３ブロックに分割した４ビット毎の２進数（１１００）2、（００１０）2、（０００１）2は、それぞれ「１２」、「２」、「１」を表すため、これをデコーダにてデコードして、常に閉成されたスイッチＳＷＬ１、スイッチＳＷＲ１及びスイッチＳＷＣ１を除く、スイッチＳＷＬ２、スイッチＳＷＲ２及びスイッチＳＷＣ２を第１番目として数えて、スイッチＳＷＬ３、スイッチＳＷＲ２及びスイッチＳＷＣ１１が閉成される。
【００２８】
本実施例は、以上のような構成により乱数を生成するものであるが、ここで、前に示した式（７）において、Ｌ＝5.5ｅ-7，Ｃ＝1.0ｅ-6，Ｒ＝1.0，ω＝1.0ｅ+7としてシミュレーションを行った場合のｉ−ｄｉ／ｄｔ位相図を図７に示す。この図７においては、乱雑な挙動となっており、カオス生成が確認できた。この図７の例では、変更制御手段５０による制御が行われていない。
【００２９】
図１に示した乱数生成装置において、先に述べた初期設定を行い、装置を起動してからサンプリング開始時間τが経過したとき以降に、抽出部３０においてサンプリング周波数ψに相当する周期間隔２πψにてカオス信号を取り出し、Ａ／Ｄ変換器３１にてディジタル化を行って下位１ビットを抽出する。この１ビットが周期間隔２πψにて抽出されて乱数構成部４０へ送られ、２πψＮのサンプリング時間に渡って収集することによりＮビットの乱数を得るものである。乱数構成部４０からは変更制御手段５０に対して所要のビット数のデータがフィードバックされる。なお、サンプリング開始時間τは、初期励起状態からカオス状態へ遷移するために必要な時間であり、実験により求められ、装置が保持する。
【００３０】
変更制御手段５０による制御を行った場合のシミュレーション結果を説明する。前に示した式（７）において、Ｌ＝1.0ｅ-7〜1.3ｅ-6，Ｃ＝1.0ｅ-6，Ｒ＝1.0，ω＝1.0ｅ+7として乱数を得ると、図８に示すように乱数値が分布し、同一のＬに対して複数点のプロットがなされている箇所によりなる非線形領域（カオス領域）が存在する。図８においては、例えば、ｗ１、ｗ３は線形領域であり、ｗ２、ｗ４は非線形領域である。
【００３１】
そこで、図８におけるｗ５の範囲（Ｌ＝4.0ｅ-7〜8.0ｅ-7）にて等間隔で６４個のＬを用意し、Ｃ＝1.0ｅ-6，Ｒ＝1.0，ω＝1.0ｅ+7として乱数を得るシミュレーションを行った場合のｉ−ｄｉ／ｄｔ位相図を図９に示す。この図９においては、Ｌの図７より更に乱雑性が大となっており、カオス生成が確認できた。また、本例（図９の条件）のアナログカオス回路１０の出力についてＡ／Ｄ変換を行い、下位ビットを抽出した場合の時系列的な変遷を図１０に示す。この図１０においては、８ビットの抽出を行った例を示しており、ランダムな値が時系列に沿って得られていることが分かる。
【００３２】
このときのアナログカオス回路１０の構成図は、図１１に示される通りであり、６４個のコイルを用意し、スイッチＳＷＬ１〜ＳＷＬ６４のいずれかを変更制御手段５０により開閉制御するように構成する。変更制御手段５０は乱数構成部４０から６ビットのフィードバックを受けて、６ビットを２進数で表した値に対応するスイッチＳＷＬ１〜ＳＷＬ６４のいずれかを閉成する。
【００３３】
上記の構成の乱数生成装置のシミュレーション手法において、２例の実験例について乱数検定を行った。乱数検定としては、ＮＩＳＴ（米国標準技術機構：Natinal Institute of Standard and Tecnology）が提供する暗号用乱数検定法（NIST SP 800-22（参考文献１： NIST, Special Publication 800-22,″A STATISTICAL TEST SUITE FOR RAMDOM AND PSEUDORAMDOM NUMBER GENERATORS FOR CRYPTOGRAPHIC APPLICATIONS″,May 15, 2001 
http://csrc.nist.gov/rng））を用いて検定を行った。NIST SP 800-22では、1,000,000-bitの乱数を対象とし、それぞれ異なる鍵（シード）で生成された1,000本の系列単位で行う（つまり、1,000,000×1,000bitの乱数を用意する）。
【００３４】
NIST SP 800-22では、以下１６方式の乱数検定を行う（１６の視点から乱数性を総合的に判断する）。
n1. 等頻度検定／１次元度数検定(Frequency (Monobit) Test)
n2.ブロック単位の等頻度検定(Frequency test with in a Block) 
n3.連の検定(Runs Test)
n4.ブロック単位の最長連検(Test for the Longest Run of Ones in a Block)
n5．２値行列ランク検定(Binary Matrix Rank Test) 
n6.離散フーリエ変換検定(Discrete Fourier Transform (Spectral) Test)
n7.重なりのないテンプレート適合検定(Non-overlapping Template Matching Test)
n8.重なりのあるテンプレート適合検定(Overlapping Template Matching Test) 
n9.ユニーバーサル統計検定（Maurer’s“Universal Statistical Test）
n10.Lempel-Ziv 圧縮検定(Lempel-Ziv Compression Test) 
n11.線形複雑度検定(Liner Complexity Test)
n12.系列検定(Serial Test)
n13.近似エントロピー検定(Approximate Entropy Test)
n14累積和検定(Cumulative Sums (Cusum) Test) 
n15.ランダム偏差検定(Random Excurslons Test)
n16.種々のランダム偏差検定(Randam Excursion Variant Test)
ただし、ＮＩＳＴのn10.Lempel-Ziv 圧縮検定は、実際の確立分布よりも２０％ずれているとの報告（文献２：情報処理振興事業協会セキュリティセンター，擬似乱数検証ツールの調査開発調査報告書p39-40, 平成15年2 月
http://www.ipa.go.jp/security/fy14/crypto/pseudo_rundum/rundum_inve.pdf）により、今回における検定の対象外とした。従って、n10.Lempel-Ziv 圧縮検定を除く１５項目について検定を行った。結果は、上記１５方式毎にＰ−ＶＡＬＵＥ，ＰＲＯＰＯＲＴＩＯＮの２つの数値結果として記録される。これらの結果数値に対する合格判断は以下の通りである（なお、検定方法によっては、１方式について複数の結果が表示される場合がある）。
【００３５】
＜合格基準＞
（１）Ｐ−ＶＡＬＵＥ（結果数値の一様性）
Ｐ−ＶＡＬＵＥ≧0.0001ならば良好な乱数とする。
（２）ＰＲＯＰＯＲＴＩＯＮ（検定結果の合格率）
ＰＲＯＰＯＲＴＩＯＮについては、次の式（８）が成立すれば、良好な乱数とする。
【００３６】
【数３】
0004451841.tif 000004
【００３７】
今回の検定において、Ｍ＝1,000としているので、
ＰＲＯＰＯＲＴＩＯＮ≧0.980560ならば良好な乱数とする。
【００３８】
＜実験例１＞
実験例１にあっては、アナログカオス回路１０の構成図は、図１１に示される通りである。図８と同じパラメータによってＬを変位させた図８と同じ乱数値の分布図である図１２において、ｗ６の範囲（Ｌ＝4.2ｅ-7〜6.0ｅ-7（全体の約２０％が周期領域、約８０％がカオス領域））にて等間隔で６４個のＬを用意し、Ｃ＝1.0ｅ-6，Ｒ＝1.0，ω＝1.0ｅ+7として乱数検定を行った。結果を次の表１に示す。
【００３９】
【表１】
0004451841.tif 000005
0004451841.tif 000006
0004451841.tif 000007
0004451841.tif 000008
0004451841.tif 000009
【００４０】
表１から明らかな通り、実験例１についてはすべてのテストについて合格となった。これによって、本例により生成される乱数は良質と判断できる。
【００４１】
＜実験例２＞
実験例２にあっては、アナログカオス回路１０の構成図は、図１１に示される通りである。図８とはＣを除いて同じパラメータによってＬを変位させた乱数値の分布図である図１３において、ｗ７の範囲（Ｌ＝5.0ｅ-7〜8.0ｅ-7（全体の約２０％が周期領域、約８０％がカオス領域））にて等間隔で６４個のＬを用意し、Ｃ＝0.8ｅ-6，Ｒ＝1.0，ω＝1.0ｅ+7として乱数検定を行った。結果を次の表２に示す。
【００４２】
【表２】
0004451841.tif 000010
0004451841.tif 000011
0004451841.tif 000012
0004451841.tif 000013
【００４３】
実験例２においては、１件について僅かな値の差で不合格となったが（Random-Excursionテスト８件中の１件）、許容範囲から大幅にずれた異常値によるものではない。これにより、本例により生成される乱数は極めて高い割合でＮＩＳＴ検定に合格しているため、良質と判断できる。
【００４４】
なお、以上の説明においてはＬの値を変動させる例を示したが、ＬＲＣの少なくとも１を変動させるようにすることで極めて良好な乱数を得ることができる。また、アナログカオス回路１０の構成としては、ファン・デル・ポール系の回路に限定されることなく、ＬＲＣを使用した非線形回路（非線形インダクタンスを備える直列共振回路、ダブルスクロール回路等）とすることができる。また、アナログカオス回路１０に備えられる素子値変更手段はスイッチに限定されることなく、例えば、インダクタンス値可変のインダクタンスや可変容量コンデンサ、可変抵抗などを用い、変更制御手段５０の出力によりモータなどを回転させてインダクタンス値、容量、抵抗値を変更する構成を採用しても良い。また、変更制御手段５０は乱数構成部４０の出力を用いたが、擬似乱数を発生させるテーブルや機構を別途備えることも可能である。
【００４５】
図１に示した乱数生成装置の構成において、アナログカオス回路１０、信号源２０、抽出部３０については、ハードウエアで構成され、これを暗号発行サーバ(例えば、認証局)の拡張スロットに挿入するボードとして提供することができる。その他の部分はサーバによるソフトウエアにより実現することができるので、初期状態設定部６０により様々なパラメータを設定して乱数生成を行うことができる。
【図面の簡単な説明】
【００４６】
【図１】本発明に係る乱数生成装置における実施例の機能ブロック図。
【図２】本発明に係る乱数生成装置に用いられるアナログカオス回路の実施例の機能ブロック図。
【図３】図３に示されたアナログカオス回路において、スイッチ数を６とした実施例の機能ブロック図。
【図４】図４に示されたアナログカオス回路におけるスイッチ制御の第１の例を説明するための図。
【図５】図４に示されたアナログカオス回路におけるスイッチ制御の第２の例を説明するための図。
【図６】図３に示されたアナログカオス回路において、スイッチ数を１６とした実施例と、この実施例におけるスイッチ制御の第２の例を説明するための図。
【図７】本発明に係る乱数生成装置の実施例について第１のパラメータを用いて素子値変動を行わずにシミュレーションを行った場合のｉ−ｄｉ／ｄｔ位相図。
【図８】本発明に係る乱数生成装置の実施例について第２のパラメータを用いてシミュレーションを行った場合のＬの変動に対する乱数値図。
【図９】本発明に係る乱数生成装置の実施例について第２のパラメータを用いて素子値変動を行わずにシミュレーションを行った場合のｉ−ｄｉ／ｄｔ位相図。
【図１０】図９に示したシミュレーションにおける下位ビットを抽出した場合の時系列的な変遷を示す図。
【図１１】本発明に係る乱数生成装置の実施例について乱数検定を行った場合に用いたアナログカオス回路の構成を示す回路図。
【図１２】本発明に係る乱数生成装置の実施例について乱数検定を行った場合における第１の実験例に係るＬの変動に範囲を説明するための図。
【図１３】本発明に係る乱数生成装置の実施例について乱数検定を行った場合における第２の実験例に係るＬの変動に範囲を説明するための図。
【符号の説明】
【００４７】
１０  アナログカオス回路
２０  信号源
３０  抽出部
４０  乱数構成部
５０  変更制御手段
６０  初期状態変更部
【図１】
0004451841.tif 000014
【図２】
0004451841.tif 000015
【図３】
0004451841.tif 000016
【図４】
0004451841.tif 000017
【図５】
0004451841.tif 000018
【図６】
0004451841.tif 000019
【図１１】
0004451841.tif 000020
【図７】
0004451841.tif 000021
【図８】
0004451841.tif 000022
【図９】
0004451841.tif 000023
【図１０】
0004451841.tif 000024
【図１２】
0004451841.tif 000025
【図１３】
0004451841.tif 000026