(57)【特許請求の範囲】
【請求項１】
トンネル酸化物が上に形成される半導体基板を設けるステップと、
前記トンネル酸化物上にフローティングゲートを堆積するステップと、
前記フローティングゲート上方の高さレベルで、水素含有の誘電体の形成の間その結合された場所に留まり、かつ電子が前記フローティングゲートに注入された後もその結合された場所にさらに留まるような結合された水素を有する、水素含有の誘電体を３８０℃未満の温度で形成するステップと、
前記水素含有の誘電体の上に誘電体および導電層の組合せを３８０℃未満の温度で形成するステップとを含み、
前記誘電体および導電層の組合せを形成するステップが、前記導電層を合金化するために熱を与えるステップを含む、フローティングゲートを有するメモリデバイスを製作するための方法。
【請求項２】
前記水素含有の誘電体を形成するステップの間とその後とに、前記半導体基板に３８０℃未満の温度で熱を与えるステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記水素含有の誘電体を形成するステップが、前記フローティングゲート上に前記水素含有の誘電体層を堆積するステップを含む、請求項１に記載の方法。
【請求項４】
前記水素含有の誘電体を形成するステップが、前記フローティングゲート上方に間隔を置かれたコントロールゲート上に、前記水素含有の誘電体層を堆積するステップを含む、請求項１に記載の方法。
【請求項５】
前記コントロールゲートは、不揮発性メモリセルのアレイのワード線に接続される、請求項４に記載の方法。
【請求項６】
前記水素含有の誘電体を形成するステップが、前記フローティングゲート上方に間隔を置かれたコントロールゲートからある間隔を置いて上方に前記水素含有の誘電体層を堆積するステップを含む、請求項１に記載の方法。
【請求項７】
前記コントロールゲートは、不揮発性メモリセルのアレイのワード線に接続される、請求項６に記載の方法。
【請求項８】
前記誘電体は、プラズマエンハンスト化学気相成長（ＰＥＣＶＤ）室で堆積される、請求項１に記載の方法。
【請求項９】
前記誘電体および導電層の組合せのうち一番上の層はパッシベーション層を含む、請求項１に記載の方法。
【請求項１０】
前記パッシベーション層は、メモリデバイス上に堆積された最後の層である、請求項９に記載の方法。
【請求項１１】
前記パッシベーション層が、オキシナイトライド、窒化物および酸化物からなる群から選択される材料を含む、請求項９に記載の方法。
【請求項１２】
トンネル酸化物が上に形成される半導体基板を設けるステップと、
前記トンネル酸化物上にフローティングゲートを堆積し、かつ前記フローティングゲート上に中間酸化物を堆積するステップと、
前記中間酸化物上にコントロールゲートを堆積するステップと、
前記コントロールゲート上方の高さレベルで、水素含有の誘電体の形成の間その結合された場所に留まり、かつ電子が前記フローティングゲートに注入された後もその結合された場所にさらに留まるような結合された水素を有する、水素含有の誘電体を３８０℃未満の温度で形成するステップと、
前記水素含有の誘電体の上に誘電体および導電層の組合せを３８０℃未満の温度で形成するステップとを含み、
前記誘電体および導電層の組合せを形成するステップが、前記導電層を合金化するために熱を与えるステップを含む、フローティングゲートを有するメモリデバイスを製作するための方法。
【請求項１３】
前記水素含有の誘電体を形成するステップの間とその後とに、前記半導体基板に３８０℃未満の温度で熱を与えるステップをさらに含む、請求項１２に記載の方法。
【請求項１４】
前記結合された水素は、３８０℃未満の温度で形成される、請求項１２に記載の方法。
【請求項１５】
前記結合された水素は、３５０℃未満の温度で形成される、請求項１２に記載の方法。
【請求項１６】
前記誘電体および導電層の組合せのうち一番上の層はパッシベーション層を含む、請求項１２に記載の方法。
【請求項１７】
前記パッシベーション層は、不揮発性メモリデバイス上に堆積された最後の層である、請求項１６に記載の方法。
【請求項１８】
前記結合された水素は、３８０℃未満の温度で形成される、請求項１に記載の方法。
【請求項１９】
前記結合された水素は、３５０℃未満の温度で形成される、請求項１に記載の方法。
【請求項２０】
前記水素含有の誘電体を形成するステップが、コントロールゲート上に水素含有の誘電体層を堆積するステップとコントロールゲート上方に間隔を置いて水素含有の誘電体層を堆積するステップとからなるステップの群から選択されるステップを含む、請求項１２に記載の方法。
【請求項２１】
前記コントロールゲートは、不揮発性メモリセルのアレイのワード線に接続される、請求項２０に記載の方法。
【請求項２２】
前記誘電体は、プラズマエンハンスト化学気相成長（ＰＥＣＶＤ）室で堆積される、請求項１２に記載の方法。
【請求項２３】
前記パッシベーション層が、オキシナイトライド、窒化物および酸化物からなる群から選択される材料を含む、請求項１６に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は集積回路に関し、より特定的には、強化された電荷保持を備えた不揮発性メモリデバイスと、それを作るための方法に関する。
【０００２】
【関連技術の説明】
リードオンリーメモリ（ＲＯＭ）またはプログラマブルリードオンリーメモリ（ＰＲＯＭ）とよく言われるような、多くの種類の不揮発性メモリがある。不揮発性ＰＲＯＭメモリは、バイポーラまたはＭＯＳ技術のいずれかで形成されることができる。典型的には、ほとんどのＭＯＳ  ＰＲＯＭは、現在利用可能な３つの技術（ＥＰＲＯＭ、ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭ）のうちの１つを用いて作られる。
【０００３】
ＭＯＳ  ＰＲＯＭは、多くの類似の方法で性能を果たすように設計されており、多くの周知の技術を用いて達成されることができ、その例は、（ｉ）フローティングゲートトンネル酸化物、（ii）テキスチャードポリ、（iii ）金属窒化物酸化物シリコン（ＭＮＯＳ）および（iv）ＥＰＲＯＭトンネル酸化物（ＥＴＯＸ）である。ＥＰＲＯＭまたはＥＥＰＲＯＭセルのプログラムおよび消去は、どの技術が用いられるかによって異なる。たとえば、フローティングゲートトンネル酸化物ＥＰＲＯＭトランジスタは、コントロールゲートをバイアスすることによりプログラム（電子をフローティングゲートに移動させること）され、消去（電子をフローティングゲートから移動させること）は、ドレインをバイアスすることにより達成される。テキスチャードポリ型のＥＰＲＯＭデバイスをプログラミングすることは、第１のポリシリコンから第２のポリシリコンへの電子のトンネリングにより達成され、消去は、第２のポリシリコンから第３のポリシリコンへの電子のトンネリングにより達成される。ＭＮＯＳ型のデバイスは、電荷が、窒化物のバルク内の別個のトラップ内に蓄積されるようにする。フローティングゲートトンネル酸化物、テキスチャードポリ、ＭＮＯＳ技術、そしてそのプログラムおよび消去の比較は、Ｓ・ライ（S.Lai ）らによる、『国際電子デバイス会技術要約』（Int'l Electron Devices Meeting Tech. Digest ）、（１９８６年）ｐｐ．５８０−５８３の「今日優勢なＥ2 技術における比較および傾向（“Comparison and Trends in Today's Dominant E2 Technologies ”）」（引用により援用される）に説明されている。
【０００４】
従来の動作に従って、不揮発性ＰＲＯＭメモリデバイスは、電子の注入をフローティングゲートに誘導することにより「プログラムされる」。電子の注入とは、負電荷を搬送し、かつその電荷をフローティングゲートに置くことである。十分な負電荷がフローティングゲートに蓄積した後、フローティングゲートの負電位は、関連の電界効果トランジスタ（ＦＥＴ）のしきい値電圧を上げ、かつ次の「読出」モードの間、チャネルを介する電流の流れを抑止する。フローティングゲートへまたはそこから電子を移動させる方法が多くある。電子は電気的に引き出されるかまたは、代替的には、電子は紫外線放射を用いて引き出すことができる。どちらの場合でも、結果として生ずる不揮発性ＰＲＯＭメモリは、フローティングゲートの電子の蓄積と結果として生ずるデバイスのしきい値調整とによりプログラムされる。電子が、プログラムサイクルの間フローティングゲートに注入され、そして次に消去サイクルでフローティングゲートから引き出される機構は、米国特許第５，０７７，６９１号を参照してより詳しく説明される（引用により援用される）。
【０００５】
多くの種類の不揮発性メモリデバイスがある。ここで説明される「不揮発性メモリ」は、プログラムサイクルの間、フローティングゲートが電子を受取るようにされているどんなＰＲＯＭデバイスも含む。現在のところ、フローティングゲートはＥＥＰＲＯＭ、ＥＰＲＯＭおよびフラッシュＥＰＲＯＭで見出される。図１は、フラッシュＥＰＲＯＭデバイスとして示される不揮発性メモリデバイス１０ａである。メモリ１０ａは、半導体基板上に形成されたセルのアレイ内で典型的に接続された１つのトランジスタメモリセルを示す。デバイス１０ａは、ｐ型の基板１６内に形成されたドレイン１２および二重拡散ソース１４を有するものとして示されている。デバイス１０ａは、ドレイン１２から、トンネル酸化物１８を介してフローティングゲート２０に電子を引き出すことによりプログラムされる。トンネル酸化物１８は、プログラムまたは消去サイクルの間、ホットエレクトロンが通過できるように比較的薄い。フラッシュまたはバルク消去できるように、ソース１４はアレイにわたって共通に接続される。誘電体２２は、フローティングゲート２０とコントロールゲート２４との間に介挿され、コントロールゲート２４は一般にワード線に接続され、ドレイン１２は一般にビット線に接続される。
【０００６】
１つのセルメモリデバイス１０ｂの別の従来の形が図２に示される。デバイス１０ｂは、基板３０内に設けられたソースおよびドレイン領域２６ならびに２８を含む。トンネル酸化物層３２は、フローティングゲート３４の下の基板３０の表面上に設けられる。フローティングゲート３４は、ドレイン２８の一部分と、ソース２６とドレイン２８との間に形成されたチャネルの一部分とに重なる。誘電体３６は、フローティングゲート３４をコントロールゲート３８と分離する。デバイス構造１０ｂは、２トランジスタセットとして機能する。一方のトランジスタはフローティングゲートメモリトランジスタであり、他方のトランジスタは、コントロールゲート３８により制御される、直列接続されたエンハンスメントトランジスタである。
【０００７】
単一セルメモリデバイス１０ａおよび１０ｂは、不揮発性メモリセルの２つの典型的な形にすぎない。フローティングゲートにプログラムされた電子を蓄積するのに用いられる他の形が多くある。図３はさらに別の典型的な形を示す。フローティングゲート上にコントロールゲートを積み重ねるのではなく、図３は、積み重ねられないフローティングおよびコントロールゲートを有するメモリデバイスまたはセル１０ｃを示す。具体的には、図３は、フローティングゲート４０がコントロールゲート４２から横に変位された単一セルメモリデバイス１０ｃを示す。メモリデバイス１０ｃは、３つのトランジスタ、すなわちプログラムトランジスタＱ１と、センストランジスタＱ２と、読出トランジスタＱ３とを有する１つのメモリセルを示す。トンネル酸化物４４は、プログラムトランジスタＱ１のドレイン側４３とフローティングゲート４０との間に形成される。電子は、プログラムトランジスタＱ１の活性化によってフローティングゲート４０に注入される。したがって、フローティングゲート４０は、フローティングゲート４０に注入された電子の量に従って、センストランジスタＱ２の活性化を制御する注入された電子でプログラムされることができる。図１から図３に示される従来の形は各々、フローティングゲート２０、３４および４０を示す。それぞれのコントロールゲート２４、３８および４２は、フローティングゲートがプログラムされるかされないかに依存して、フローティングゲートに関連するトランジスタをオンにしたりしなかったりする。
【０００８】
不揮発性ＰＲＯＭメモリデバイスをプログラムするとき、一旦プログラムされると、後に消去されるまでメモリデバイスがプログラムされたままであることが重要である。プログラムされた状態は、プログラムされた持続時間にかかわらず維持されなければならない。多くの応用において、不揮発性メモリは何年もの間プログラムされたままでなければならない。プログラムされた状態の間、電子はフローティングゲートにトラップされたままであり、フローティングゲートから漏れないように、または周囲の構造からの正に荷電された原子の潜入により中和されないようになっていることが肝要である。この開示が焦点を当てているのは後者の場合である。つまり、本件は、フローティングゲートにプログラムされた電子の中和により引起こされる「電荷喪失現象」に対処するものである。一般に、電荷の喪失が生ずるのは、周囲のソース材料から正に荷電された原子が移動するためである。この発明者による実験を通して、正に荷電された原子は、周囲の誘電体から主としてはき出されるように思われる。誘電体が形成されるときはいつでも、または誘電体が形成後熱サイクルを経るときはいつでも、電子の電荷喪失が生ずる。正に荷電された原子を含む誘電体の形成は、プログラムされた電子がフローティングゲートにあるときに熱サイクルを経る。この発明者は、熱サイクルが、フローティングゲートの上にありかつそれを囲む誘電体材料内で原子結合の崩壊を引起こすことを発見した。結合の崩壊は、正に荷電された原子を上にある構造から開放し、それらの原子が、プログラムされた、負に荷電されたフローティングゲートに引き付けられるようにする。その吸引の結果、プログラムされた電荷が中和、つまりプログラムされたデバイスの電荷が喪失する。
【０００９】
【発明の概要】
上で概略を述べた問題は、この発明の製作プロセスによって大部分解決される。つまり、このプロセスは、電荷喪失現象を受けにくい不揮発性メモリデバイスまたはセルを形成するのに提示される。そのプロセスは、フローティングゲートを囲む誘電体の構造内にある正に荷電された原子が利用されにくくするように設計される。フローティングゲートの上方およびその周囲、または積み重ねられた１対のフローティングゲートおよびコントロールゲートの上方およびその周囲に存在する各誘電体は、製作プロセスの間かまたは製作が完了しかつデバイスがフィールド動作可能になった後のいずれかにおいて、正に荷電された原子がそれらの誘電体内で形成されないように慎重に処理される。
【００１０】
ある誘電体の構造内にある単体水素は、不揮発性メモリデバイストポグラフィ内で、正に荷電された原子の主なソースであるように思われる。水素原子は、フローティングゲートの上方またはその周囲に存在する水素含有の誘電体層の化学組成から生ずる。実験を通して、発明者は、水素原子が臨界レベルを超える温度にさらされるときはいつでも、水素原子がその結合位置から開放されるということを決定した。その理由で、この製作プロセスは、結合位置から水素の崩壊を減らし、それによって上にある誘電体層内で正に荷電された水素原子の利用可能性が低下するように設計される。正に荷電された水素原子の利用可能性は、（ｉ）水素含有の誘電体を形成する際用いられる温度を下げ、（ii）誘電体と、水素含有の誘電体の形成に続く導体とを形成する際用いられる温度を下げ、かつ（iii ）後の誘電体／導体の形成温度を下げ（すなわち、シンタリング、合金およびアニーリング温度を下げ）ることにより最小化される。優勢な量の正の水素原子が現れる臨界温度は、ほぼ３８０℃であることが実験で判断された。したがって、水素含有の誘電体と次の誘電体／導体とは、ほとんどの場合３８０℃未満の温度で形成され、そして他の場合においては３５０℃未満で形成される。
【００１１】
決定的に重要な製作工程でより低い温度を用いることにより、フローティングゲートの上にあるさまざまな層が、相当な量の正に荷電された自由原子水素を生成することはない。上にある誘電体領域内に存在する大量の水素原子がなくなるので、プログラムされた、負に荷電されたフローティングゲートを有害に中和する可能性のある正に荷電されたソース原子の量も少なくなる。つまり、正に荷電された水素原子の利用可能性が低下するのは、電荷喪失現象に付随する問題を少なくすることと相等しいことが実験的に示される。
【００１２】
多数の誘電体層が、そこに水素を含んで形成されると考えられる。典型的には、水素は、フローティングゲートの上にある１つまたは２つ以上の誘電体内で、たとえばＳｉ−Ｈ、Ｎ−Ｈおよび／またはＳｉ−ＯＨ構造内で結合される。誘電体は、フローティングゲートのすぐ上またはある間隔をあけて上方に存在する。フローティングゲートは、その上に積み重ねられるコントロールゲートなしで構成されるかまたは、コントロールゲートの下に間隔を置かれる下方導体として形成され得る。後者の場合において、誘電体は一般に、フローティングゲートとコントロールゲート双方の上方に形成される。いずれの場合においても、誘電体は、化学気相成長（ＣＶＤ）またはスピンオン技術の製作技術を用いて形成される。誘電体のＣＶＤおよびスピンオン応用がよく利用するのは、結果として生ずる誘電体層内で結合する、水素ベースの材料またはキャリアの材料である。Ｓｉ−Ｈ結合はＮ−Ｈ結合またはＳｉ−ＯＨ結合よりも低い温度で壊されると仮定されている。したがって、誘電体内でいかなる結合が形成されようと、それらの結合は強い結合であり、容易に壊されないことが望ましい。好ましくは、優勢な量のそれらの結合は、Ｓｉ−Ｈ結合よりもむしろＮ−ＨまたはＳｉ−ＯＨ結合であるべきである。
【００１３】
水素は、半導体トポグラフィの一番上の層に典型的に位置するパッシベーション層を形成するのに用いられると考えられる。水素はまた、フローティングゲート（またはコントロールゲート）とパッシベーション層との間に位置したスピンオン誘電体材料内にある。よく知られているスピンオン誘電体材料は、アルコールベースの溶剤内に混合されるケイ酸塩またはシロキサンを含む。オキシナイトライドパッシベーション層またはＳＯＧ層からはき出された水素は、この発明の低温処理がなければ、プログラムされたフローティングゲートで有害な電荷喪失を引起こす可能性がある。パッシベーションおよびＳＯＧ層が形成されるか、またはどんな水素含有の誘電体であれそれが形成される温度を最も低くすることにより、正に荷電された原子は、プログラムされたフローティングゲートへの移動と、そしてそこある電子の中和とに利用されにくくなる。
【００１４】
概して、この発明は、不揮発性ＰＲＯＭメモリデバイスを製作するための方法を企図する。この方法は、半導体基板上にトンネル酸化物を成長させるステップを含む。その後、フローティングゲート（フローティング導体）は、トンネル酸化物上にパターニングされる。３８０℃未満の温度が、フローティング導体上方の高さレベルで、水素含有の誘電体層を形成するのに用いられる。その後、誘電体および導電層の組合せが、水素含有の誘電体層上に３８０℃未満の温度で形成される。水素含有の誘電体層は、フローティング導体上に形成されるかまたはフローティング導体からある間隔をあけて上方に形成される。さらに、水素含有の誘電体層は、コントロールゲート（コントロール導体）上に形成されるかまたはコントロール導体からある間隔をあけて上方に形成され得る。ここで定義される「コントロール導体」とは、フローティング導体の上方にまたはフローティング導体から横に絶縁して間隔を置かれる導体を含むものである。コントロール導体およびフローティング導体は各々、多結晶シリコンまたはポリシリコンでできている。
【００１５】
この発明はさらに、フローティングゲートを有するメモリデバイスを製作するための方法を企図する。この方法は、トンネル酸化物がその上に形成される半導体基板を設けるステップを含む。その後、フローティングゲートが、トンネル酸化物上に形成され、中間酸化物がフローティングゲート上に形成される。コントロールゲートが中間酸化物上にその後形成され、コントロールゲートより上方の高さレベルに水素含有の誘電体が形成される。水素含有の誘電体は、誘電体の形成の間、その結合された場所に留まる結合された水素を含む。さらに、前に形成された誘電体が熱サイクル、すなわち金属合金／シンタリング熱サイクルなどにさらされている間も、水素は結合されたままである。
【００１６】
この発明は、フローティングゲートを有するメモリデバイスを製作するための方法を企図する。この方法は、トンネル酸化物がその上に形成される半導体基板を設けるステップを含む。フローティングゲートがその後、トンネル酸化物上に形成され、フローティングゲートより上方の高さレベルに、水素含有の誘電体が形成される。水素含有の誘電体は、誘電体の形成の間、かつ誘電体の製作後生ずる熱サイクルに誘電体がさらされている間は、その結合された場所に留まる結合された水素を含む。熱サイクルは、製作熱サイクル、金属合金熱サイクルまたはフィールド内のメモリデバイスの動作に関連した熱サイクルを含む。
【００１７】
この発明はさらに、不揮発性メモリセルを企図する。メモリセルは、不純物注入領域を含む半導体基板と、基板上に置かれたトンネル酸化物とを含む。ポリシリコンストリップがトンネル酸化物上に置かれる。ポリシリコンストリップは、メモリセルのプログラムサイクルの間、不純物注入領域のうちの１つから注入された電子を受取るように適合される。水素を含む誘電体が、ポリシリコンストリップ上方に形成される。自由原子水素の形成と、自由原子水素が誘電体からポリシリコンストリップに注入された電子まで移動するのを極力減らすために、誘電体は３８０℃未満の温度で形成される。水素含有の誘電体が３８０℃未満の周囲温度にさらされるとき、水素はその結合された場所に留まると考えられる。
【００１８】
この発明の他の目的および利点は、未満の詳細な説明を読み、添付図面を参照すると明らかになるであろう。
【００１９】
この発明には種々の修正および代替の形が可能である一方、その特定の実施例を図面で例として示し、ここに詳細に説明する。しかし、図面および説明は、この発明を開示された特定の形に制限することを意図せず、それどころか、その意図は前掲の請求項によって規定されるこの発明の精神および範囲内のすべての修正、均等物、および代替例を含む。
【００２０】
【好ましい実施例の詳細な説明】
さて図面を参照して、図４は、開発の初期の段階で形成された、単一セルの不揮発性ＰＲＯＭメモリデバイス５０を示す。メモリデバイス５０は、半導体基板５６内に置かれたソース領域５２およびドレイン領域５４を含む。基板５６はｐ型の単結晶シリコン基板であり、ソース領域５２およびドレイン領域５４はそれぞれ、ｎ型の不純物を含む。メモリデバイス５０は、フローティングゲートが基板５６の上面に絶縁して間隔を置かれるようなどんなメモリの構成をも含む。したがって、メモリデバイス５０は、ＥＥＰＲＯＭ、ＥＰＲＯＭおよび／またはフラッシュＥＰＲＯＭを含む。
【００２１】
基板５６の上面上には一般に１００Åよりも薄い酸化物５８が成長する。酸化物５８の少なくとも一部分は、上にあるフローティング導体６０へおよびそこから、電子が領域を介してトンネルできるようなトンネル領域を含む。フローティング導体６０はポリシリコンでできている。酸化物５８は、酸素含有の乾燥環境で熱成長したＳｉＯ2 である。フローティング導体６０が、積み重ねられた１対のフローティングおよびコントロール導体において下方の導体となり得ることが理解される。代替的には、フローティング導体６０は、積み重ねられない構成で構成されることが可能であり、フローティング導体６０は、コントロール導体から横に間隔を置かれる。どちらの構成（積み重ねられるまたは積み重ねられない）でも、少なくとも１つの誘電体層がフローティング導体６０の上方に形成されることがさらに理解される。したがって、図４は、コントロール導体がその上方でまたはそこから横に間隔を置かれるように形成される、一般的なフローティング導体を示す。
【００２２】
図５は、図４に示されるフローティング導体６０のさまざまな構成を明確にするために提示される。図５は、上にあるコントロール導体のない、積み重ねられない構成で表わされたフローティング導体６０ｂを示す。代替的には、フローティング導体６０ａは、その上に絶縁して間隔を置かれるコントロール導体６１を備えた積み重ねられた構成で表わすこともできる。積み重ねられた構成においては、図５に示されるフローティング導体６０ｂは、フローティング導体６０ａおよびコントロール導体６１の積み重ねられた構成のうち、下方の導体６０ａであり得ることが理解できるだろう。積み重ねられない構成においては、フローティング導体６０ｂは、導電素子全体を含む（介在する酸化物スペーサ６３はない）。
【００２３】
フローティング導体が一番上の導電素子であるかまたはコントロール導体が一番上の導電素子であるかにかかわらず、一連の誘電体層６２から６８が、導体素子上に構成される。各々の誘電体層は、電磁界が通過できるが、相当な量の電流を流さない材料からなる。層６２は、適切には、ＣＶＤ室内で酸化物として形成され得る。層６２は、大気圧または低圧条件のいずれかで形成され得る（すなわちＡＰＣＶＤまたはＬＰＣＶＤ酸化物として）。層６４は、適切には、ボロフォスフォシリケートガラス（ＢＰＳＧ）として形成される。ＢＰＳＧは好ましくはＬＰＣＶＤ室内で形成され、水素含有の蒸気雰囲気ではなく、窒素（Ｎ2 ）雰囲気または酸素（Ｏ2 ）雰囲気でリフローされる。リフローのために、場所６５は次第に等高になる。リフローの１つの利点は、次に置かれる誘電体／導体に対する向上したステップカバレッジである。層６６は、適切にはプラズマエンハンストＣＶＤ室（ＰＥＣＶＤ室）内で形成される。ＲＦ誘起グロー放電は、エネルギをシリコンベースの反応気体に移し、それによって、基板５６は、対応するＡＰＣＶＤまたはＬＰＣＶＤプロセスを用いたときよりも低温の状態を保つことができる。ＰＥＣＶＤは、たとえば、平行平板反応装置または水平管反応装置を用いて実行され得る。層６８は、適切には、スピンオンガラス（ＳＯＧ）として形成される。ＳＯＧは好ましくはシロキサンベースの材料で形成され、液体で塗布される。塗布後、ＳＯＧは硬化され、ポリイミド膜の能力と同様の平坦化能力を示す。ＳＯＧは空所または谷間をうめるのに選択され、それによって、実質的に平面の上面６９ａを残す。
【００２４】
さて図６を参照して、上面６９ａ（図５に示される）は、図５の工程に続く工程でエッチバックされる。したがって、ＳＯＧ６８の一部分は、ＳＯＧ６８の露出した上面６９ｂに対して実質的に同一平面上にある誘電体層６６の露出した上面領域を呈するように、サクリフィシャルにエッチバックされる。ＳＯＧ層６８を部分的にエッチバックすることにより、誘電体６８は、層６６の盛り上がった領域の間にあるトラフまたは谷間にのみ残る。
【００２５】
さて図７を参照して、１対の誘電体７０および７２が、図６に示される工程に続く工程で、誘電体６８および６６の露出した上面上に形成される。具体的図７は、層６８および６６の上に形成された誘電体層７０と、誘電体層７０の上に形成された誘電体層７２とを示す。誘電体層７０は、適切には、ＰＥＣＶＤ層６６を形成する際に用いられる条件と同様の条件下で、ＰＥＣＶＤシステム内で酸化物として形成される。したがって、ＳＯＧ層６８は、ＰＥＣＶＤ層６６とＰＥＣＶＤ層７０との間で挟まれる。層７２は、適切には、下にある半導体ウェーハトポグラフィをパッシベートする誘電体層として形成される。したがって、層７２は、半導体層上に形成される最後の層である。層７２は、外部環境から、下にあるウェーハトポグラフィへの湿気とナトリウムの潜入とに対して障壁となるように選択されたパッシベーション材料を含む。適切なパッシベーション材料は、窒化物またはオキシナイトライド材料を含む。パッシベーション層７２が形成された後、ダイボンディングパッド（図示せず）の上にある領域においてパッシベーション層を介してウインドウが、エッチングされる。
【００２６】
ＳＯＧ、窒化物またはオキシナイトライドが形成されるとき、一般に相当な量の水素が存在する。したがって、図７で述べられた典型的な構造の形成において、層６８および７２で水素が生ずる。もし抑止されなければ、それらの層内の水素は、その結合場所から壊れて、そして負電位で作動的にプログラムされたフローティング導体６０へ、正に荷電された原子として移動するおそれがある。したがって、その結合場所から水素原子が発生するのと、それらの水素原子が、負に荷電された（プログラムされた）フローティングゲート６０へ移動するのとを防ぐために、対策を講じなければならない。
【００２７】
自由水素原子の発生と、それらの原子のフローティング導体への移動とを防ぐために、このプロセスは、低温度製作方法を利用する。特定的には、その形成において構成要素として水素を有するどんな誘電体または導電層も、ここでは３８０℃未満の温度で形成され、３５０℃未満で形成される場合もある。さらに、初期の水素含有の層の後形成されたどんな層（水素の構成要素を有する層または水素の構成要素を有さない層）も、ここでは３８０℃未満の温度で形成される。したがって、臨界層の低温度形成は、水素含有の層内で、ある種類の水素結合の崩壊が確実に最少になるように用いられる。したがって、図７で述べられた例を用いて、ＳＯＧ層６８のような水素含有の層は、３８０℃未満の温度で形成され、その上に形成されたどんな次の層であれ、３８０℃未満の温度で製作される。次に形成される金属層、これらの金属層を活性化するために必要な合金温度およびシンタリング温度は、３８０℃未満の温度である。図７は、二重レベルのメタライゼーション機構を示し、メタライゼーション層（図７に示されないが図１１に示される）は、フローティングゲートとパッシベーション層との間の複数のレベルで形成される。未満に説明される図１１および図１２はさらに、１レベルのメタライゼーション機構と二重レベルのメタライゼーション機構との間の区別を示し、メタライゼーションが示される。図４から図７までは、明確にかつ簡潔にするために、メタライゼーションレベルを示していない。
【００２８】
（理論および実験）
限定ではなく説明として、フローティングゲートでの電荷の喪失または電荷の中和を説明する機構が提示される。電荷の喪失は、主として、オキシナイトライドパッシベーション層７２および／またはＳＯＧ層６８のような水素含有のソース層から、負に荷電されたフローティングゲート６０へ水素原子が拡散することにより引起こされることが実験的に発見された。誘電体層７２および６８は、水素を含有するように見える。水素原子（正に荷電された原子）は、高温度製作の間、誘電体層内で結合場所から自由を得、メモリデバイスの動作の間、「プログラムされた」、負に荷電されたフローティングゲートまで進む。負に荷電されたフローティングゲートに正に荷電された水素原子が蓄積すると、フローティングゲートでのプログラムされた電圧を中和することになる。中和（または負電荷の喪失）の結果、不揮発性であるはずのＰＲＯＭデバイス内にストアされた情報が有害にも消去されてしまう。
【００２９】
この発明に従った、電荷喪失現象に対する解決策を理解する助けとして、等式Ｃ（ｘ，ｔ）＝Ｃ0 ｅｒｆｃ（ｘ／２√Ｄｔ）が提示され、ここでＣ（ｘ，ｔ）は水素濃度を表わし、これは、水素原子が、誘電体ソースから下にあるフローティングゲート６０まで進む距離ｘに比例する。時間ｔは、水素原子がフローティングゲートまで進むのにかかる時間を表わす。Ｃ0 は、さまざまな誘電体層内の水素の濃度であり、ｅｒｆｃは、相補的誤差関数であり、Ｄは、水素がそこを介して進む媒体（中間の誘電体層）における水素の拡散係数である。
【００３０】
水素の拡散係数Ｄは温度に依存しており、Ｄ＝Ｄ0 ｅｘｐ［−Ｅａ／ｋＴ］として示され、ここでＥａは活性化エネルギであり、ｋはボルツマン定数であり、Ｔはケルビン温度である。ソース層からフローティング導体６０への水素の拡散に関する温度の影響は、直接相関で現れる。さまざまな誘電体層が形成される温度を下げることにより、水素の拡散係数Ｄは対応して小さくなる。したがって、水素を有する層の温度を下げることは、それに対応して、利用可能な自由原子水素の量と、下にあるフローティング導体６０へのその水素の拡散とを減少させることになる。
【００３１】
低い温度では、水素含有の誘電体内の水素は、水素含有の層の形成状態に依存して、複数のさまざまな形で存在する。たとえば、水素は、水素含有の層内で、Ｓｉ−Ｈ、Ｎ−Ｈおよび／またはＳｉ−ＯＨとして結合され得る。Ｓｉ−Ｈ結合は、ほぼ２５０℃またはそれ以上の温度で壊される。Ｎ−Ｈ結合は約４００℃またはそれ以上の温度で壊される。Ｓｉ−ＯＨ結合は、ほぼ７００℃またはそれ以上の温度で壊される。したがって、拡散に利用可能な水素原子の数は、水素含有の誘電体層が形成される温度に依存している。したがって、水素含有の層の形成は、３８０℃未満の温度で制御されなければならず、場合によってはそれらの層のためだけではなく、次に形成されるどんな層のためにも３５０℃未満で制御されなければならない。これは、水素を有する誘電体層または次に置かれる誘電体層と次に置かれる導電層（すなわちメタライゼーション層）の形成を含む。したがって、金属−シリコンインタフェースを形成するのに用いられる合金またはシンタリング工程は、第１の水素含有の誘電体層の形成の後、形成されたすべてのメタライゼーションのために３８０℃未満の温度で行なわれなければならない（水素含有の層がフローティング導体６０の後に、かつこの上にまたは間隔をおいてその上方に形成されるという条件で）。
【００３２】
水素含有の層およびそれに続く層のための最適処理温度を確認するのに必要な実験テストが、図８から図１０を参照して述べられる。図８は、フローティングゲートの電荷の保持能力をテストするのに用いられる回路の概略図である。特定的には、図８は、図３に示される断面のトポグラフィを表わす回路の概略図である。可変電圧源８０からの正電荷はキャパシタＣ１に与えられる。キャパシタＣ１の対向するプレート上に、対応する負電荷のビルドアップがある。キャパシタＣ１上の負電荷は、センストランジスタＱ２のフローティングゲート８２の正電荷を引き寄せる。電源８０の増加は、フローティングゲートの正電荷の増加に対応し、それによって、フローティングゲート８２の電荷の喪失または電荷の中和を引起こす。電荷の中和の当然の結果として、電流計８４で読出される電流が増加する。したがって、ソースノード８６およびゲートノード８８それぞれで一定電圧を与えられれば、プログラムトランジスタＱ１および読出トランジスタＱ３それぞれの、電圧源８０の変化は、電流計８４での電流読出しの対応する変化を生成する。キャパシタＣ２は、フローティング導体８２とプログラムトランジスタＱ１のドレイン領域との間にあるトンネル酸化物のキャパシタンスを示す。トランジスタＱ１およびＱ３は、フローティングゲート８２にある電子の蓄積と関連した論理状態をプログラムしかつ読出しするのに用いられる。したがって、図８は、メモリデバイスの典型的なセルを示す。メモリセルの他の構成が多くあってよく、各構成では、与えられた電圧の結果生じた、フローティングゲートでの電子の電荷喪失量の測定が可能である。
【００３３】
図８に示される例を用いて、源８０によって電圧値が増加すると、フローティングゲート８２にある電子がこれに対応して減少することになる。電子の減少は電流計８４により読出される。電圧源８０は、上にある誘電体層（キャパシタＣ１として表わされる）を介して、フローティングゲートポリシリコン（図７に示される構造のフローティングゲート６０）に与えられ、フローティングゲート６０の上にある誘電体層内での処理の結果として利用可能になるかもしれない水素原子と関連した相対的な電荷保持データを与える。電圧源、そして図４から図７を参照して提示されたプロセスにより形成されたようなメモリデバイスからの、対応する電流読出しの実際の実験結果は、図９および図１０に示される。
【００３４】
図９は、９つの群のウェーハ９０から１０６を示す。各群は、さまざまな誘電体形成温度および金属合金温度に従って処理される。ウェーハの群は、３つの形成温度（３５０℃、４００℃および４３０℃の「ｄｅｐ  ｔｅｍｐ」）のうちの１つで形成された水素含有の誘電体を含み、３つの合金温度（３５０℃、３７０℃および３９０℃の「alloy temp」のうちの１つで合金化されたメタライゼーション層も含む。図９は、９つの別個のかつ独自の形成／合金温度を示す。さらに明確にするために、第１の群９０は、３５０℃で形成された誘電体と３５０℃で合金化された金属とを含む。次の群９２は、３５０℃で形成された誘電体と３７０℃で合金化された金属とを含む。第３の群９４は、３５０℃で形成された誘電体と３９０℃で合金化された金属とを含む。第４の群９６は、４００℃で形成された誘電体と３５０℃で合金化された金属とを含む。形成温度および金属合金温度の変化は、各群についてウェーハの群１０６まで続く。
図９は、１ウェーハにつきほぼ４２０個のダイの平均的な故障を有するウェーハ群１０６を示す。ダイの故障は、図９で「マージンの喪失」基準と称される、予め定められたマージンの外で動作するダイ上の１つのセルとして判断される。ここで定義される「マージンの喪失」とは、元の電荷に対する相対的な割合としての、フローティングゲートでの予め定められた量の電荷の喪失を指す。マージンの喪失は、したがって、電圧源８０の対応する増加により引起こされた、図８で電流計８４により測定された電荷の喪失を表わす。たとえば、予め定められたマージンは２０％かもしれない。この例を用いて、もし電流計８４での２０％以上の電流の増加により測定された電圧８０の増加の結果として、２０％を上回る電子が中和されるかまたはフローティングゲートから移動するならば、そのような喪失を経験するメモリセルを有するダイは、故障したダイと判断される。したがって、電圧８０は各ダイの各セルに対して一様に増加し、電流計８４により読出される電流であって、予め定められた量（たとえば２０％）を超えるどんな電流も、マージンを超えた電荷喪失に対応し、したがって故障したダイとして定義される。図９は、水素含有の誘電体および次の誘電体がほぼ４３０℃の製作温度で形成され、ウェーハの製作の間、メタライゼーション層がほぼ３９０℃の温度で合金化されるような場合は常に、ほぼ４２０個の故障したダイが優勢であることを示す。合金温度が低くなるに従って、群１０４および１０２によって示されるように、マージンの喪失基準を外れた欠陥ダイは、対応した同様の誘電体形成温度下で減少する。ウェーハ製作温度が最低である群９０により明示されるように、誘電体の形成温度が低くなり、かつ合金温度が低くなったために、電荷の喪失が減少する。
【００３５】
さて、図１０を参照すると、ウェーハの群１０８から１２４が示される。誘電体の形成温度および金属合金温度の類似のマトリックスが、図９のマトリックスと同様に示される。しかしながら、図１０に提示されるテスト結果は、図９のテスト結果に似ていない。電荷の喪失の予め定められたマージンから外れる欠陥ダイを測定するのではなく、図１０は、第１のウェーハソート（ＷＳ１）および第２のウェーハソート（ＷＳ２）を示しており、第２のウェーハソート内で発見された欠陥ダイは、第１のウェーハソート内の欠陥ダイと相対的に考えられる。ウェーハソートは、図８で述べられるテスト回路に従って、ダイがテストされるテスト手順としてここで定義されており、上で述べられた、予め定められたマージンから外れた電荷喪失を検出した上で、ダイは「故障した」と判断される。図９で用いられるテスト手順と同様に、メモリセルのアレイが製作され、かつフローティングゲートがプログラムされた後、第１のウェーハソートの動作で図１０のテストが始まる。第１のウェーハソート工程でマージンの喪失を提示するために、図８のデバイスを用いてテストが行なわれる。その後、ウェーハは、ほぼ２５０℃の温度で加熱されるかまたは「焼かれ」、別のウェーハソート（ＷＳ２）の動作が開始される。１００％良好なダイのベンチマークで第１のウェーハソートセットを用いて、第２のウェーハソートは、第１のウェーハソートと相対的に図１０に示される。したがって、ウェーハ群１２４は、第２のウェーハソートを故障させ、かつ第１のウェーハソートを故障させなかったほぼ１６個のダイを示す。フローティングゲートの負電荷とベーキングの組合せが、上にある誘電体から下にあるフローティングゲートへの水素の移動を悪化させていると思われる。しかしながら、群１２４により証明されるように、この問題が生じるのは、主として水素含有の誘電体および次に置かれた誘電体が、ほぼ４３０℃の高温で形成され、かつメタライゼーション層がほぼ３９０℃の高温で合金化されるときである。低温度形成および合金が生ずるときはいつでも、第１のウェーハソート工程に対して第２のウェーハソート工程で電荷喪失の減少が提示される。事実、群１０８は、ＷＳ１に対してＷＳ２の間、１つのウェーハの故障を示すだけである。図１０と図９で示されるように、低温処理は、主として低い欠陥濃度の原因となっている。
【００３６】
さて図１１および図１２を参照すると、メモリセル１００および１０２の部分的断面図がそれぞれ示される。メモリセル１００は、１レベルのメタライゼーション１０４を示す。逆に、図１２は、２レベルのメタライゼーション１０６および１０８を示す。図７の構成に類似したフローティング導体６０を含め、複数の誘電体を有するデバイス１０２が示される。図１２は、誘電体層がフローティング導体６０上に形成されるとき、誘電体層の間に散在するメタライゼーション層を示すために提示される。メタライゼーション層は、フローティング導体６０にわたって延びることができるが、図１２では、フローティング導体６０から横に間隔を置かれるように示される。図１１は、誘電体の間に散在する１レベルのメタライゼーション１０４を示す。図１１の誘電体は、図７に示される誘電体とは僅かに違って形成される。特に、図１１は、１対のオキシナイトライド層１１２および１１４の間に挟まれた、サクリフィシャルでないＳＯＧ層１１０を示す。誘電体層は、使用可能な構成であればどのようなものにでも配置でき、その構成にかかわらず、メタライゼーション層（１つまたは２つ以上）は、それらの誘電体の対の間で形成できる。したがって、形成サイクルの間、上にある誘電体が慎重に制御されなければならないだけでなく、金属導電層の合金およびシンタリングは、最適な、全体の処理温度を達成するためにまた制御されなければならない。
【００３７】
この発明が、ＥＰＲＯＭ、フラッシュＥＰＲＯＭおよび／またはＥＥＰＲＯＭデバイスを含むがそれらに限定されない、多くの種類の不揮発性メモリデバイスに適用できると考えられることは、本件の開示の恩恵を受ける当業者には認められるであろう。さらに、図に示し、説明した発明の形が、現在のところ好ましい実施例と考えられることもまた理解されるべきである。当業者には自明であるように、特許請求の範囲で述べたこの発明の精神および範囲から逸脱することなく、全処理工程の各々すべてに、種々の修正および変更が行なわれてもよい。前掲の特許請求の範囲が、そのような修正および変更をすべて含むと解釈されることが意図され、したがって明細書および図面は制限的な意味ではなく例示的な意味において見なされるべきである。
【図面の簡単な説明】
【図１】積み重ねられた１対のフローティングおよびコントロール導体を有する従来のメモリセルの部分的断面図である。
【図２】部分的に重なっているフローティングおよびコントロール導体が、直列接続された１対のトランジスタを形成するように結合された、別の従来のメモリセルの部分的断面図である。
【図３】１レベルフローティング導体がコントロール導体から横に間隔を置かれる、さらに別の従来のメモリセルの部分的断面図である。
【図４】この発明に従った製作の初期の段階で形成された、メモリセルの部分的断面図である。
【図５】この発明に従った製作の連続した段階で形成された、図４のメモリセルの部分的断面図である。
【図６】この発明に従った製作の連続した段階で形成された、図４のメモリセルの部分的断面図である。
【図７】この発明に従った製作の連続した段階で形成された、図４のメモリセルの部分的断面図である。
【図８】プログラムされたフローティングゲートの電荷の保持（または電荷の喪失）をテストするのに用いられる回路の概略図である。
【図９】図８のテスト回路から得られ、かつ誘電体／導体処理温度の関数と考えられる、故障率を示す実験結果のグラフを示す図である。
【図１０】図８のテスト回路から得られ、かつ誘電体／導体処理温度の関数と考えられる、プリベークおよびポストベーク故障率のグラフを示す図である。
【図１１】１つまたは２つ以上のメタライゼーションレベル（導体）が、この発明に従ったフローティングゲート上方の高さレベルで形成される、メモリセルの部分的断面図である。
【図１２】１つまたは２つ以上のメタライゼーションレベル（導体）が、この発明に従ったフローティングゲート上方の高さレベルで形成される、メモリセルの部分的断面図である。
【符号の説明】
５０  不揮発性メモリデバイス
５６  半導体基板
５８  トンネル酸化物
６０  フローティング導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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