(57)【特許請求の範囲】
【請求項１】
室温下において互いに比抵抗が異なる２つの安定相を有する相変化薄膜およびこの相変化薄膜に直列に接続されたｐｎ接合により構成されたスイッチ素子からなる複数のメモリセルと、これらのメモリセルに電圧を印加可能に構成された上部電極および下部電極とを有する不揮発性メモリを駆動する場合に、
書き込み時には、選択されたメモリセルに接続された上記上部電極と上記下部電極との間に、上記ｐｎ接合に逆方向バイアスがかけられ、かつ上記ｐｎ接合の降伏電圧と上記相変化薄膜が相変化可能な電圧との合計の電圧以上の電圧を印加して、上記選択されたメモリセルの上記相変化薄膜の相を変化させることによりデータを書き込み、この際、上記選択されたメモリセル以外のメモリセルに接続された上記上部電極と上記下部電極との間に、上記ｐｎ接合に逆方向バイアスがかけられ、かつ上記ｐｎ接合の降伏電圧未満の電圧を印加し、
読み出し時には、選択されたメモリセルに接続された上記上部電極と上記下部電極との間に、上記ｐｎ接合に逆方向バイアスがかけられ、かつ上記ｐｎ接合の降伏電圧以上で上記ｐｎ接合の降伏電圧と上記相変化薄膜が相変化可能な電圧との合計の電圧未満の電圧を印加して、上記選択されたメモリセルの上記相変化薄膜の相の状態を読み取ることによりデータを読み出し、この際、上記選択されたメモリセル以外のメモリセルに接続された上記上部電極と上記下部電極との間に、上記ｐｎ接合に逆方向バイアスがかけられ、かつ上記ｐｎ接合の降伏電圧未満の電圧を印加するようにした不揮発性メモリの駆動方法。
【請求項２】
上記相変化薄膜が酸化バナジウムからなる請求項１記載の不揮発性メモリの駆動方法。
【請求項３】
上記降伏電圧が８Ｖである請求項１または２記載の不揮発性メモリの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性メモリおよびその駆動方法に関する。
【０００２】
【従来の技術】
不揮発性固体メモリとしては、フラッシュメモリ、ＦｅＲＡＭなどが知られている。これらはいずれも一つの情報記録セルに対して、３〜４端子が必要である。このように、一つのセルに接続される端子が多い場合、配線スペースが必要になるため、集積度が低くなる。すなわち、高集積化を考えた場合には、端子数が少ない、より単純なセルで記録の読み出しを行う必要がある。
【０００３】
このような高密度の情報記録を目的とした場合、セルに接続される端子の数は少ないほど有利である。例えば、固体メモリにおけるアクセスを考えた場合、端子の数は２端子が下限となる。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のメモリにおいて、その端子の数を２端子とした場合には、書き込みの際に選択セル以外のセルにも影響を与えてしまうというディスターブの問題が生じるのみならず、書き込みと読み出しが両立できないという問題があった。
【０００５】
したがって、この発明の目的は、記録の消去、書き込みおよび読み出しが可能で、メモリセルの構造を単純化することができ、高密度情報記録が可能となる不揮発性メモリおよびその駆動方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の発明は、
室温下において少なくとも２つ以上の安定した相を有する相変化薄膜と、相変化薄膜に直列に接続されたスイッチ素子とからなるメモリセルを有する
ことを特徴とする不揮発性メモリである。
【０００７】
この第１の発明において、典型的には、メモリセルに、スイッチ素子のしきい値電圧以上の電圧を印加して電流を流すことにより、相変化薄膜の相を変化可能に構成されている。そして、この第１の発明による不揮発性メモリは、相変化薄膜の相を変化させることにより、メモリセルに情報を書き込み可能に構成されている。
【０００８】
この第１の発明において、典型的には、相変化薄膜の相の状態に応じて、相変化薄膜の電気抵抗が互いに相違するように構成されている。そして、好適には、メモリセルにスイッチ素子のしきい値電圧以上の電圧を印加することにより、相変化薄膜に流れる電流の相違に基づいて、メモリセルから情報を読み出すことができるように構成されている。
【０００９】
この第１の発明において、不揮発性メモリは、典型的には、ストライプ状に配列された下部電極と、ストライプ状で長手方向が下部電極の長手方向に対してほぼ垂直な方向に配列された上部電極とを有し、上部電極と下部電極とによりメモリセルに電圧を印加可能に構成されている。そして、好適には、下部電極と上部電極とが交差する部分の、上部電極と下部電極との間に、メモリセルが設けられている。
【００１０】
この第１の発明において、好適には、ストライプ状に配列された下部電極と、ストライプ状で長手方向が下部電極の長手方向に対して垂直な方向に配列された上部電極とを有し、上部電極と下部電極とによりメモリセルに電圧を印加可能に構成された不揮発性メモリが、複数積層された積層構造を有する。そして、この積層構造を有する不揮発性メモリにおいては、第１の不揮発性メモリにおける上部電極を、この第１の不揮発性メモリの上層に積層される第２の不揮発性メモリにおける下部電極として用いる。
【００１１】
この第１の発明において、典型的には、スイッチ素子はｐｎ接合、あるいはｎｐ接合からなる。また、この第１の発明において、典型的には、スイッチ素子は、ｐ型半導体薄膜とｎ型半導体薄膜とからなるｐｎ接合あるいはｎｐ接合を有する。具体的には、スイッチ素子は、ｐ型シリコン薄膜とｎ型シリコン薄膜とからなるｎｐ接合あるいはｐｎ接合から構成されるものである。また、この第１の発明において、スイッチ素子としてｎｐ接合を用い、このｎｐ接合に逆方向バイアスを印加する場合、スイッチ素子におけるしきい値電圧は降伏電圧となる。
【００１２】
また、この第１の発明において、典型的には、スイッチ素子として、しきい値電圧以上の電圧を印加したときに、電気抵抗が低下する素子が用いられる。また、不揮発性メモリへの情報の書き込みを制御性よく行うためには、スイッチ素子として、しきい値電圧以上の電圧の印加により、電気抵抗が急激に低下する素子が用いられる。
【００１３】
この発明の第２の発明は、
室温下において少なくとも２つ以上の安定相を有する相変化薄膜、および相変化薄膜に直列に接続されたスイッチ素子からなるメモリセルと、
メモリセルに電圧を印加可能に構成された上部電極および下部電極とを有する不揮発性メモリの駆動方法であって、
書き込み時には、選択されたメモリセルに接続された上部電極と下部電極との間に、スイッチ素子のしきい値電圧と相変化薄膜の相変化可能な電圧との合計の電圧以上の電圧を印加させて、選択されたメモリセルにおける相変化薄膜の相を変化させることによりデータを書き込み、
読み出し時には、選択されたメモリセルに接続された上部電極と下部電極との間に、しきい値電圧以上、かつしきい値電圧と相変化可能な電圧との合計の電圧未満の電圧を印加させて、相変化薄膜の相の状態を読み取ることによりデータを読み出す
ことを特徴とするものである。
【００１４】
なお、特許第２７４３９８０号公報および特許第２８０６６６０号公報には、トランジスタを用いないで、より簡単な方法により、情報を書き込む方法が提案されているが、これらは読み出し法が記載されていないのみならず、書き込みおよび読み出し時におけるディスターブの問題の防止法についての記載もされていない。
【００１５】
上述のように構成されたこの発明による不揮発性メモリによれば、室温下において少なくとも２つ以上の安定相を有する相変化薄膜と、この相変化薄膜に接続されたスイッチ素子とからなるメモリセルを有していることにより、相変化薄膜中に流れる電流をスイッチ素子を用いて制御することができ、この電流により、相変化薄膜の相を変化させることができるとともに、相の状態を読み取ることができる。
【００１６】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照しながら説明する。なお、実施形態の全図においては、同一または対応する部分には同一の符号を付す。
【００１７】
図１は、この発明の第１の実施形態による不揮発性半導体メモリのメモリセルアレイの回路図である。
【００１８】
図１に示すように、この第１の実施形態による不揮発性メモリにおいては、ｐｎダイオードとキャパシタとが直列に接続されて構成されたメモリセルが、マトリックス状に配置されて構成されている。キャパシタの一端はビット線Ｂi （ｉ＝１〜ｎ）に接続されており、他端はｐｎダイオードのｐ側電極に接続されている。また、ｐｎダイオードのｎ側電極はワード線Ｗj （ｊ＝１〜ｍ）に接続されている。
【００１９】
次に、この第１の実施形態による不揮発性メモリの具体的な構造例について説明する。
【００２０】
図２はメモリセルアレイの一部を示す平面図、図３は図２のＩＩＩ−ＩＩＩ線に沿っての断面図、図４は図２のＩＶ−ＩＶ線に沿っての断面図、図５は図２のＶ−Ｖ線に沿っての断面図である。
【００２１】
図２、図３、図４および図５に示すように、第１の半導体薄膜１および第２の半導体薄膜２が積層された一方の面上に、選択的に設けられた導電性断熱膜３、相変化薄膜４および導電性断熱膜５を介して、上部電極６が互いに平行に延在して設けられている。第１の半導体薄膜１の他方の面上に下部電極７が互いに平行に延在して設けられている。上部電極６と下部電極７とは、それらの長手方向がそれぞれ互いに直交するように設けられている。上部電極６と下部電極７とが平面的に交差する部分の第１の半導体薄膜１には、選択的にｎ+ 型領域８が設けられている。また、上部電極６と下部電極７とが平面的に交差する部分の第２の半導体薄膜２には、選択的にｐ+ 型領域９が設けられている。これらのｎ+ 型領域８とｐ+ 型領域９とによりｎｐ接合が構成されている。このｎｐ接合は、相変化薄膜４に電圧を印加する際のスイッチ素子となる。
【００２２】
第１の半導体薄膜１および第２の半導体薄膜２は、例えば多結晶Ｓｉからなる。相変化薄膜４は、例えば酸化バナジウム（Ｖ2 Ｏ5 ）や、ＧｅＴｅＳｂなどのカルコゲナイド半導体などからなり、この第１の実施形態においては、例えば膜厚が５ｎｍのＶ2 Ｏ5 膜からなる。このＶ2 Ｏ5 は、比抵抗が４．９Ω・ｃｍとなる状態の「低温相」と、比抵抗が７Ω・ｃｍとなる状態の「高温相」との２つの安定相を有する。
【００２３】
また、上部電極６および下部電極７は、電気抵抗が低くなければならないため、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属からなる。これらのＡｌ、Ｃｕなどからなる金属膜は一般に熱伝導率が高いために、また、相変化薄膜４に効率よく電流を流すとともにこの相変化薄膜４において生じた熱の拡散を最小限に抑えるために、導電性断熱膜３、５は相変化薄膜４におけるよりも電気抵抗が低く、かつ低熱伝導率の材料からなる。具体的には、導電性断熱材３、５は、例えばＩＴＯ(Indium Tin Oxide)、酸化亜鉛（ＺｎＯ）などの導電性酸化物からなり、この第１の実施形態においては、例えばＩＴＯからなる。
【００２４】
次に、上述のように構成されたこの第１の実施形態による不揮発性メモリの製造方法の一例を図３に示す断面図に相当する断面図である図６および図７を参照して説明する。
【００２５】
まず、図６Ａに示すように、支持基板１１上にＡｌ、Ｃｕなどを成膜した後、、この膜をエッチングにより所定形状にパターンニングして、下部電極７を形成する。次に、下部電極７の凹部を平坦化膜（いずれも図示せず）で埋め込み、表面を平坦化する。次に、このようにして平坦化された表面に、例えば多結晶Ｓｉからなる第１の半導体薄膜１を成膜する。その後、第１の半導体薄膜１に、例えばレジストパターン（図示せず）をマスクとしてｎ型不純物を選択的にイオン注入し、ｎ+ 型領域８を形成する。次に、第１の半導体薄膜１上に第２の半導体薄膜２を成膜する。その後、ｎ+ 型領域８上の第２の半導体薄膜２の部分に、例えばレジストパターン（図示せず）をマスクとして選択的にｐ型不純物を導入して、ｐ+ 型領域９を形成する。
【００２６】
次に、図６Ｂに示すように、第２の半導体薄膜２上にＩＴＯ、Ｖ2 Ｏ5 およびＩＴＯを順次成膜することにより、ＩＴＯからなる導電性断熱膜３、Ｖ2 Ｏ5 からなる相変化薄膜４およびＩＴＯからなる導電性断熱膜５が順次積層された積層膜を形成する。
【００２７】
次に、図６Ｃに示すように、導電性断熱膜３、相変化膜４および導電性断熱膜５を、平面の寸法が例えば０．５×０．５μｍとなる複数のメモリセル形状にパターンニングする。
【００２８】
次に、図７Ａに示すように、パターンニングされた導電性断熱膜３、相変化膜４および導電性断熱膜５からなる積層膜の凹部を平坦化膜１０で埋め込み、表面を平坦化する。
【００２９】
次に、図７Ｂに示すように、このようにして平坦化された表面に、Ａｌ、Ｃｕなどの金属膜を成膜した後、この膜をエッチングによりパターンニングして上部電極６を形成する。
【００３０】
その後、支持基板１１および下部電極７の凹部に埋め込まれた平坦化膜（図示せず）を除去する。これによって図２、図３、図４および図５に示すように、目的とする不揮発性メモリが製造される。
【００３１】
次に、この第１の実施形態による不揮発性メモリの消去、書き込みおよび読み出しを行う方法について説明する。
【００３２】
まず、消去について、後述のように書き込みは、上部電極６および下部電極７によって印加される電圧によるダイレクトオーバーライトが可能であるため、特別の消去過程を必要としない。
【００３３】
次に、書き込みについて説明する。ここで、ｎｐ接合からなるスイッチ素子を接続せずに、相変化薄膜４の相を「低温相」から「高温相」に変化させるために必要な電圧をＶh とし、「高温相」から「低温相」に変化させるために必要な電圧をＶl とすると、
Ｖl ＜Ｖh 
の関係が成立する。
【００３４】
また、図８に示すように、ｎｐ接合においては、順方向バイアスをかけた場合には低抵抗であるが、逆方向バイアスをかけた場合には、降伏電圧Ｖb までは高抵抗であり、降伏電圧Ｖb 以上では低抵抗となる。そのため、相変化薄膜４にｎｐ接合を直列に接続して、上部電極６と下部電極７との間でｎｐ接合に対して逆方向バイアスを印加する場合、相変化薄膜４に電圧を印加するためには、上部電極６と下部電極７との間の電圧を絶対値において降伏電圧Ｖb より高い電圧にする必要がある。
【００３５】
そして、選択されたメモリセルに印加された電圧が十分高く、この電圧がＶb ＋Ｖh （相変化薄膜４が「低温相」）、またはＶb ＋Ｖl （相変化薄膜４が「高温相」）より高い場合には、相変化薄膜４中に相の変化を起こすのに十分な電流が流れ、電力が供給されて加熱される。この加熱により、相変化薄膜４の相が「高温相」から「低温相」、または「低温相」から「高温相」に変化する。このように、電流によって相変化薄膜４の加熱温度を調整することにより、相の状態を制御する。
【００３６】
このような、電流による相の制御に基づいて、書き込みはランダムに行うことが可能である。ここで、相変化薄膜４の相が「高温相」である場合をデータ「１」とし、「低温相」である場合をデータ「０」とする。
【００３７】
一例として、選択されたメモリセルＭＣ11に、ｎｐ接合に対して逆方向バイアスに電圧を印加してデータ「１」を書き込む場合を考える（逆方向書き込み）。この場合、選択されたメモリセルＭＣ11に重なる上部電極６ａに（Ｖb ＋Ｖh ）／２を印加し、下部電極７ａに−（Ｖb ＋Ｖh ）／２を印加する。また、メモリセルＭＣ11に重ならない上部電極６および下部電極７は０Ｖに接地しておく。また、（Ｖb ＋Ｖh ）／２に印加された上部電極６ａに重なる、選択されたメモリセル以外のメモリセルＭＣi1（ｉ＝２、３、・・・、ｎ）に電流が流れるのを防止するためには、
（Ｖb ＋Ｖh ）／２＜Ｖb 
すなわち、
Ｖh ＜Ｖb 
の関係が成立する必要がある。同様に、下部電極７ａに重なる、選択されたメモリセルＭＣ11以外のメモリセルＭＣ1j（ｊ＝２、３、・・・、ｍ）に電流が流れるのを防止するためには、
−（Ｖb ＋Ｖh ）／２＞−Ｖb 
すなわち、
Ｖh ＜Ｖb 
の関係が成立する必要がある。これらの条件は、相変化薄膜４に用いられる材料、相変化薄膜４の膜厚およびパターン寸法を最適化したり、ｐｎ接合を構成するｐ+ 型領域９およびｎ+ 型領域８における不純物のドープ量を最適化したりすることにより、容易に実現可能な条件である。
【００３８】
この第１の実施形態においては、相変化薄膜４をＶ2 Ｏ5 から構成し、その膜厚を５ｎｍ、平面の寸法を０．５μｍ×０．５μｍとする。これにより、相変化薄膜４が「低温相」の状態のときの抵抗値が９８０Ωとなり、「高温相」の状態のときの抵抗値が１４００Ωとなる。また、相変化薄膜４を「低温相」から「高温相」に変化させるために必要な電力は５０ｍＷであり、「高温相」から「低温相」に変化させるために必要な電力は２４ｍＷである。また、この第１の実施形態におけるｎｐ接合においては、降伏電圧Ｖb は８Ｖであり、８Ｖ未満の範囲にあっては、逆方向バイアスの印加によって１０-13 Ａの電流が流れる（図９参照）。
【００３９】
すなわち、この第１の実施形態において、選択されたメモリセルＭＣ11にデータ「１」を書き込むために、メモリセルＭＣ11の相変化薄膜４を「低温相」から「高温相」に変化させる場合、上部電極６ａを−７．５Ｖに印加し、下部電極７を７．５Ｖに印加して、ｎｐ接合に対して逆方向バイアスを印加する。これにより、相変化薄膜４には（７．５−（−７．５）−８＝）７Ｖの電圧が印加される。このとき、「低温相」の相変化薄膜４には、
７Ｖ×７Ｖ／９８０Ω＝０．０５Ｗ＝５０ｍＷ
の電力が供給される。これにより、相変化薄膜４が「低温相」から「高温相」に変化して、メモリセルＭＣ11にデータ「１」の書き込みが行われる。なお、メモリセルＭＣ11にデータ「１」がすでに書き込まれており、この相変化薄膜４の相が「高温相」の場合には、メモリセルＭＣ11へのデータ「１」の書き込みは行わない。
【００４０】
また、電圧が印加された上部電極６ａに重なる、選択されたメモリセルＭＣ11以外のメモリセルＭＣi1（ｉ＝２、３、・・・、ｎ）には、電圧が７．５Ｖの逆方向バイアスが印加される。このとき、メモリセルＭＣi1のｎｐ接合に流れる電流は１０-13 Ａとなり、相変化薄膜４に供給される電力は、
（１０-13 Ａ）2 ×９８０Ω≒１×１０-24 Ｗ
となる。この電力値は、相を変化させることができる電力（５０ｍＷ）よりはるかに小さいため、相の変化は起こらず、メモリセルＭＣi1への書き込みが防止される。同様に、下部電極７ａに重なる、選択されたメモリセルＭＣ11以外のメモリセルＭＣ1j（ｊ＝２、３、・・・、ｍ）にも、電圧が７．５Ｖの逆方向バイアスが印加されるので、同様の電流が流れ、このメモリセルＭＣ1jの相変化薄膜４に供給される電力も、１×１０-24 Ｗとなる。これにより、メモリセルＭＣ1jへの書き込みも防止される。
【００４１】
次に、選択されたメモリセルＭＣ11に、ｎｐ接合に対して逆方向バイアスを印加してデータ「０」を書き込む場合を考える（逆方向書き込み）。この場合、選択されたメモリセルＭＣ11に重なる上部電極６ａに（Ｖb ＋Ｖl ）／２を印加し、下部電極７ａに−（Ｖb ＋Ｖl ）／２を印加する。メモリセルＭＣ11に重ならない上部電極６および下部電極７は０Ｖに接地しておく。（Ｖb ＋Ｖl ）／２に印加された上部電極６ａに重なる、選択されたメモリセル以外のメモリセルＭＣi1（ｉ＝２、３、・・・、ｎ）に電流が流れるのを防止するためには、「低温相」から「高温相」の場合におけると同様に、
Ｖl ＜Ｖb 
の関係が成立する必要がある。また、下部電極７ａに重なる、選択されたメモリセルＭＣ11以外のメモリセルＭＣ1j（ｊ＝２、３、・・・、ｍ）に電流が流れるのを防止する場合においても、
Ｖl ＜Ｖb 
の関係が成立する必要がある。これらの条件は、相変化薄膜４に用いられる材料、膜厚あるいはパターン寸法を最適化したり、ｐｎ接合を形成するｎ+ 型領域９およびｐ+ 型領域８中の不純物のドープ量を最適化することにより、容易に達成可能な条件である。
【００４２】
また、この第１の実施形態において、選択されたメモリセルＭＣ11にデータ「０」を書き込むために、メモリセルＭＣ11の相変化薄膜４を「高温相」から「低温相」に変化させる場合、上部電極６ａを−６．９Ｖに印加し下部電極７を６．９Ｖに印加する。これにより、ｎｐ接合に対して逆方向バイアスが印加され、相変化薄膜４には、
（６．９Ｖ−（−６．９Ｖ）−８Ｖ＝）５．８Ｖ
の電圧が印加される。このとき、「高温相」の相変化薄膜４には、
５．８Ｖ×５．８Ｖ／１４００Ω≒０．０２４Ｗ＝２４ｍＷ
の電力が供給される。これにより、相変化薄膜４の相が「高温相」から「低温相」に変化して、メモリセルＭＣ11にデータ「０」の書き込みが行われる。なお、メモリセルＭＣ11にデータ「０」がすでに書き込まれており、この相変化薄膜４が「低温相」の場合には、メモリセルＭＣ11へのデータ「０」の書き込みは行わない。
【００４３】
次に、選択されたメモリセルＭＣ11に、ｎｐ接合に順方向バイアスを印加してデータ「１」を書き込む場合を考える（順方向書き込み）。この場合、上部電極６と下部電極７との間で印加される電圧は、そのまま相変化薄膜４に印加される。そのため、相変化薄膜４の相を「低温相」から「高温相」に変化させる場合には、上部電極６ａにＶh ／２を印加し、下部電極７ａに−Ｖh ／２を印加する。これにより、相変化薄膜４にはＶh の電圧が印加され、その相が「低温相」から「高温相」に変化する。同様に、相変化薄膜４の相を「高温相」から「低温相」に変化させる場合には、上部電極６ａにＶl ／２を印加し、下部電極７ａに−Ｖl ／２を印加する。
【００４４】
また、上述したように、この第１の実施形態においては、相変化薄膜４が「低温相」のときはその抵抗値が９８０Ωとなり、「高温相」のときはその抵抗値が１４００Ωとなる。また、相変化薄膜４を「低温相」から「高温相」に変化させるのに５０ｍＷの電力を要し、「高温相」から「低温相」に変化させるのに２４ｍＷの電力を要する。そのため、相変化薄膜４が「低温相」であるメモリセルＭＣ11にデータ「１」を書き込む場合、上部電極６ａに（−７／２＝）−３．５Ｖを印加し下部電極７ａに（７／２＝）３．５Ｖを印加することで、相変化薄膜４に７Ｖの電圧を印加する。この電圧の印加によって相変化薄膜４には、
７Ｖ×７Ｖ／９８０Ω＝０．０５Ｗ＝５０ｍＷ
の電力が供給される。これにより、相変化薄膜４の相が「低温相」から「高温相」に変化し、メモリセルＭＣ11にデータ「１」が書き込まれる。また、電圧が印加された上部電極６ａに重なる、選択されたメモリセルＭＣ11以外のメモリセルＭＣi1（ｉ＝２、３、・・・、ｎ）には、電圧が３．５Ｖの順方向バイアスが印加される。このとき、相変化薄膜４に供給される電力は、
３．５Ｖ×３．５Ｖ／９８０Ω＝０．０１２５Ｗ
＝１２．５ｍＷ（＜５０ｍＷ）
となる。この電力値は、相を変化させることができる電力（５０ｍＷ）未満であるため、相の変化は起こらず、メモリセルＭＣi1への書き込みは防止される。同様に、下部電極７ａに重なる、選択されたメモリセルＭＣ11以外のメモリセルＭＣ1j（ｊ＝２、３、・・・、ｍ）にも、電圧が３．５Ｖの順方向バイアスが印加されるので、同様の電流が流れる。これによって、メモリセルＭＣ1jの相変化薄膜４に供給される電力は１２．５ｍＷとなり、メモリセルＭＣ1jへの書き込みも防止される。
【００４５】
また、メモリセルＭＣ11にデータ「０」を書き込む場合、上部電極６ａに（−５．８Ｖ／２＝）−２．９Ｖを印加し、下部電極７ａに（５．８Ｖ／２＝）２．９Ｖを印加して、相変化薄膜４に５．８Ｖの電圧を印加する。この電圧の印加によって相変化薄膜４には
５．８Ｖ×５．８Ｖ／１４００Ω＝０．０２４Ｗ
＝２４ｍＷ
の電力が供給される。これにより、相変化薄膜４の相が「高温相」から「低温相」に変化し、メモリセルＭＣ11にデータ「０」が書き込まれる。また、電圧が印加された上部電極６ａに重なる、選択されたメモリセルＭＣ11以外のメモリセルＭＣi1（ｉ＝２、３、・・・、ｎ）には、ｎｐ接合に対して、電圧が２．９Ｖの順方向バイアスが印加される。このとき、「高温相」の相変化薄膜４に供給される電力は、
２．９Ｖ×２．９Ｖ／１４００Ω≒０．００６Ｗ
＝６ｍＷ
となる。この電力値は、相を変化させることができる電力（２４ｍＷ）未満であるため、相の変化は起こらず、メモリセルＭＣi1への書き込みは防止される。同様に、下部電極７ａに重なる、選択されたメモリセルＭＣ11以外のメモリセルＭＣ1j（ｊ＝２、３、・・・、ｍ）にも、ｎｐ接合の順方向バイアスの向きに２．９Ｖの電圧が印加されるので、同様の電流が流れる。これにより、メモリセルＭＣ1jの相変化薄膜４に供給される電力は６ｍＷに抑えられ、メモリセルＭＣ1jへの書き込みも防止される。
【００４６】
以上のようにして書き込みを行うことにより、ダイレクトオーバーライトが可能となり、ディスターブの少ない書き込みを行うことができる。
【００４７】
読み出しは次のようにして行う。すなわち、例えばメモリセルＭＣ11のデータを読み出す場合には、メモリセルＭＣ11に重なる上部電極６ａにＶb ／２と（Ｖb ＋Ｖl ）／２との間の電圧を印加するとともに、下部電極７ａに−（Ｖb ＋Ｖl ）／２と−Ｖb ／２との間の電圧を印加する。また、上部電極６ａ以外の上部電極６の電圧と、下部電極７ａ以外の下部電極７の電圧とを０Ｖに接地する。これによって、選択されたメモリセルＭＣ11にのみ電流が流れ、メモリセルＭＣ11以外のメモリセルＭＣijには電流が流れない。
【００４８】
また、上部電極６ａと下部電極７ａとの間には、スイッチ素子としてのｎｐ接合に対して、電圧がＶb 以上（Ｖb ＋Ｖl ）未満の範囲で逆方向バイアスが印加される。そのため、相変化薄膜４に印加される電圧は０以上Ｖl 未満の範囲となるので、相変化薄膜４の相状態は影響を受けず相変化することがない。これにより、メモリセルＭＣ11の記録状態は維持される。
【００４９】
具体的には、この第１の実施形態においては、上部電極６ａに−５Ｖの電圧を印加し、下部電極７ａに５Ｖの電圧を印加する。このとき、メモリセルＭＣ11には、電圧が１０Ｖのｎｐ接合に対して逆方向バイアスが印加される。ｎｐ接合の降伏電圧Ｖb が８Ｖであることから、相変化薄膜４には、（１０−８＝）２Ｖの電圧が印加される。そのため、相変化薄膜４中を流れる電流が、
２Ｖ／９８０Ω≒０．００２Ａ＝２ｍＡ
となる場合に、相変化薄膜４が「低温相」であり、書き込まれたデータがデータ「０」として読み出される。このとき、相変化薄膜４に供給される電力は、
２Ｖ×２Ｖ／９８０Ω≒０．００４Ｗ＝４ｍＷ
である。この電力値は、相変化薄膜４の相を変化させることができる電力未満であるため、相変化薄膜４の相は変化せず、記憶状態は維持される。また、上部電極６ａおよび下部電極７ａのいずれか一方に平面的に重なる、メモリセルＭＣ11以外のメモリセルＭＣi1、ＭＣ1jには、電圧が高々５Ｖの逆方向バイアスが印加されるので、そこに流れる電流は、１×１０-13 Ａ（図９参照）となる。したがって、読み出し時に流れる電流において、メモリセルＭＣi1、ＭＣ1jに対するメモリセルＭＣ11の選択比は２×１０10となる。これにより、クロストークの発生が防止される。
【００５０】
他方、相変化薄膜４中を流れる電流が、
２Ｖ／１４００Ω≒０．００１４Ａ＝１．４ｍＡ
程度になる場合、相変化薄膜４は「高温相」であると認識され、書き込まれたデータがデータ「１」として読み出される。このとき、相変化薄膜４に供給される電力は、
２Ｖ×２Ｖ／１４００Ω≒０．００２８Ｗ＝２．８ｍＷ
である。この電力値は、相変化薄膜４の相を変化させることができる電力未満であるため、相変化薄膜４の相は変化せず、記憶状態は維持される。また、上部電極６ａおよび下部電極７ａのいずれか一方のみに平面的に重なる、メモリセルＭＣ11以外のメモリセルＭＣ1j、ＭＣi1には、電圧が高々５Ｖの逆方向バイアスが印加されるので、そこに流れる電流は、１×１０-13 Ａ（図９参照）となる。したがって、読み出し時に流れる電流において、メモリセルＭＣ1j、ＭＣi1に対するメモリセルＭＣ11の選択比は、１．４×１０10となる。これにより、クロストークが防止される。
【００５１】
以下同様にしてそれぞれのメモリセルのデータを読み出すことができる。このように、読み出し時にもランダムアクセスが可能である。
【００５２】
以上説明したように、この第１の実施形態によれば、「高温相」と「低温相」との室温において安定した２つの相を有する相変化薄膜４と、この相変化薄膜４に直列に接続されたｐｎ接合からなるスイッチ素子とからなるメモリセルを複数設けて不揮発性メモリを構成していることにより、相変化薄膜４に流れる電流をｐｎ接合により制御することができるとともに、この電流により相変化薄膜４を「高温相」と「低温相」とで相互に変化させることができる。そして、この相変化薄膜４の相を変化させ、その抵抗値を変化させることによって、データの書き込みを行うことが可能となり、また、相変化薄膜４の相の違いによる抵抗値の違いに応じた電流値を調べることでデータの読み出しを行うことが可能となる。これによって、２端子のメモリセルを用いた不揮発性メモリにおいて、ディスターブやクロストークの問題が生じることなく、読み出しや書き込みなどのランダムアクセスが可能になるとともに、メモリセルの構造を単純化することができるので、不揮発性メモリにおける高速化、高集積化および低コスト化を図ることができる。
【００５３】
また、この第１の実施形態による不揮発性メモリを構成するメモリセルは、従来の強誘電体メモリやフラッシュメモリのように、単結晶Ｓｉなどを用いたＭＯＳトランジスタを使用していない。これにより、３次元構造化を容易に実現することができる。この３次元構造化された不揮発性メモリについて、以下のこの発明の第２の実施形態において説明する。なお、図１０はこの積層構造の不揮発性メモリを示す断面図で、図３に相当する断面図である。
【００５４】
図１０に示すように、この第２の実施形態による不揮発性メモリは、第１の実施形態による不揮発性メモリを２層積層することにより構成されている。より具体的には、この第２の実施形態による不揮発性メモリは、図３に示す不揮発性メモリ（第１層目）上に同様な不揮発性メモリ（第２層目）を積層したものである。各層間には層間絶縁膜は不要である。第１層目の不揮発性メモリにおける上部電極と第２層目の不揮発性メモリの下部電極とは、共通電極１１として共通に用いられる。この共通電極１２はストライプ形状を有し、この共通電極１２のストライプ間は平坦化膜１３により埋められている。
【００５５】
この第２の実施形態によれば、第１の実施形態と同様の効果を得ることができるとともに、積層化により、集積度の飛躍的な向上を図ることができるという、さらなる効果を得ることができる。
【００５６】
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００５７】
例えば、上述の実施形態において挙げた数値、構造、形状、材料、プロセスなどはあくまでも例に過ぎず、必要に応じて、これと異なる数値、構造、形状、材料、プロセスなどを用いることが可能である。
【００５８】
また、上述の第１の実施形態で説明した不揮発性メモリの製造方法は一例に過ぎず、これと異なる製造方法を用いてもよい。
【００５９】
また、上述の第１の実施形態においては、相変化薄膜４が「高温相」のときをデータ「１」とし、「低温相」のときをデータ「０」としたが、これらの対応関係は逆にしてもよい。すなわち、相変化薄膜４が「高温相」のときをデータ「０」とし、「低温相」のときをデータ「１」としてもよい。
【００６０】
また、上述の第１の実施形態においては、ｎ+ 型領域８とｐ+ 型領域９とからなるｎｐ接合のｎ+ 型領域８を下部電極７に接続するようにしているが、ｎ+ 型領域とｐ+ 型領域との接合をｐｎ接合とし、ｐ+ 型領域を下部電極７に接続することも可能である。
【００６１】
また、上述の第１の実施形態においては、ｎｐ接合を下部電極７側に設け、相変化薄膜４を上部電極６側に設けるようにしているが、ｎｐ接合またはｐｎ接合を上部電極６側に設け、相変化薄膜４を下部電極７側に設けて、積層の順序を反対にすることも可能である。
【００６２】
【発明の効果】
以上説明したように、この発明によれば、不揮発性メモリが、室温下において少なくとも２つ以上の安定相を有する相変化薄膜と、この相変化薄膜に接続されたスイッチ素子とからなるメモリセルから構成されていることにより、２端子の簡単な構造のメモリセルで、消去、書き込みおよび読み出しが可能となり、しかもディスターブが少なく、高集積で、高密度記録が可能な不揮発性メモリを実現することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態による不揮発性メモリを示す回路図である。
【図２】この発明の第１の実施形態による不揮発性メモリのメモリセルアレイの一部の構造例を示す平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿っての断面図である。
【図４】図２のＩＶ−ＩＶ線に沿っての断面図である。
【図５】図２のＶ−Ｖ線に沿っての断面図である。
【図６】この発明の第１の実施形態による不揮発性メモリの製造方法の一例を説明するための断面図である。
【図７】この発明の第１の実施形態による不揮発性メモリの製造方法の一例を説明するための断面図である。
【図８】この発明の第１の実施形態によるｎｐ接合の電流−電圧特性を示すグラフである。
【図９】この発明の第１の実施形態によるｎｐ接合に逆方向バイアスを印加した場合に流れる電流の印加電圧依存性を示すグラフである。
【図１０】この発明の第２の実施形態による積層構造の不揮発性メモリの一例を示す断面図である。
【符号の説明】
１・・・第１の半導体薄膜、２・・・第２の半導体薄膜、３、５・・・導電性断熱膜、４・・・相変化薄膜、６・・・上部電極、７・・・下部電極、８・・・ｎ+ 型領域、９・・・ｐ+ 型領域、ＭＣ11〜ＭＣ1j、ＭＣ11〜ＭＣi1・・・メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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