(57)【特許請求の範囲】
【請求項１】
半導体基板上に順番に形成されたゲート絶縁膜、ゲート電極及びキャッピング膜より構成されたゲートスタックパターンと、
前記ゲートスタックパターンの両側壁上に形成されたゲートスペーサと、
前記ゲートスタックパターンの表面及び前記ゲートスペーサ上に形成され、前記ゲートスペーサの下端部から前記半導体基板の平面方向に突出したオフセットを有するバリア膜スペーサと、
前記ゲートスペーサ下部の半導体基板上に形成され、前記オフセットの底面を露出させる絶縁膜パターンと、
前記ゲートスペーサ上に形成された前記バリア膜スペーサにアラインされるべく前記半導体基板に形成されたソース／ドレーン領域と、
前記オフセットを覆いつつ、前記ソース／ドレーン領域上に選択的に形成されたシリコンエピ層と金属層との反応によって形成され、前記ソース／ドレーン領域と均一な接合を有するシリサイドと、を含んでなることを特徴とする集積回路半導体素子。
【請求項２】
前記ゲートスタックパターンにアラインさるべく前記半導体基板に不純物領域がさらに形成され、前記ソース／ドレーン領域はＬＤＤ構造であることを特徴とする請求項１に記載の集積回路半導体素子。
【請求項３】
前記ゲートスペーサ及び前記バリア膜スペーサは、窒化膜より形成されることを特徴とする請求項１に記載の集積回路半導体素子。
【請求項４】
半導体基板上に順番に形成されたゲート絶縁膜、ゲート電極及びキャッピング膜より構成されたゲートスタックパターンを形成する段階と、
前記ゲートスタックパターンを形成した後で前記半導体基板上に絶縁膜を形成する段階と、
前記ゲートスタックパターンの両側壁上にゲートスペーサを形成する段階と、
前記ゲートスタックパターン及び前記ゲートスペーサが形成された半導体基板の全面にバリア膜を形成する段階と、
前記ゲートスペーサ上部のバリア膜上にゲート犠牲スペーサを形成する段階と、
前記ゲート犠牲スペーサにアラインされるべく前記バリア膜をエッチングする段階と、
前記ゲート犠牲スペーサと前記絶縁膜とをエッチングして前記ゲートスタックパターンの表面及び前記ゲートスペーサ上に前記ゲートスペーサの下端部から突出したオフセットを有すべくバリア膜スペーサを形成すると共に、前記半導体基板上に前記オフセットの底面を露出させる絶縁膜パターンを形成する段階と、
前記ゲートスペーサ上に形成された前記バリア膜スペーサにアラインされるべく前記半導体基板にソース／ドレーン領域を形成する段階と、
前記ソース／ドレーン領域上に選択的に前記オフセットを覆うシリコンエピ層を形成する段階と、
前記バリア膜スペーサ及び前記シリコンエピ層上に金属層を形成する段階と、
前記ソース／ドレーン領域上のシリコンエピ層及び金属層をシリシデーションして前記半導体基板に形成されたソース／ドレーン領域と均一な接合を有するシリサイドを形成する段階と、を含んでなることを特徴とする集積回路半導体素子の製造方法。
【請求項５】
前記ゲートスタックパターンにアラインさるべく前記半導体基板に不純物領域をさらに形成し、前記ソース／ドレーン領域をＬＤＤ構造より形成することを特徴とする請求項４に記載の集積回路半導体素子の製造方法。
【請求項６】
前記ゲートスペーサ及び前記バリア膜スペーサは窒化膜より形成することを特徴とする請求項４に記載の集積回路半導体素子の製造方法。
【請求項７】
半導体基板の第１領域及び第２領域上にそれぞれ順次に形成されたゲート絶縁膜、ゲート電極及びキャッピング膜からなるゲートスタックパターンと、
前記第１領域及び前記第２領域のゲートスタックパターンの両側壁上に形成されたゲートスペーサと、
前記第１領域の前記ゲートスタックパターンの表面、前記ゲートスペーサ及び前記半導体基板上に形成されたバリア膜と、
前記第２領域の前記ゲートスタックパターンの表面及び前記ゲートスペーサ上に形成され、前記ゲートスペーサの下端部から突出したオフセットを有するバリア膜スペーサと、
前記第２領域の半導体基板及びゲートスタックパターンの両側壁上に形成され、前記オフセットの底面を露出させる絶縁膜パターンと、
前記第１領域の前記ゲートスタックパターンの両側壁下部の前記半導体基板に形成された第１ソース／ドレーン領域と、
前記第２領域のゲートスペーサ上に形成されたバリア膜スペーサにアラインされるべく前記半導体基板に形成された第２ソース／ドレーン領域と、
前記オフセットを覆いつつ、前記第２ソース及びドレーン領域上に選択的に形成されたシリコンエピ層と金属層との反応によって形成され、前記第２ソース／ドレーン領域と均一な接合を有するシリサイドと、を含んでなることを特徴とする集積回路半導体素子。
【請求項８】
前記第１領域はセル領域であり、前記第２領域はコア／周辺回路領域であることを特徴とする請求項７に記載の集積回路半導体素子。
【請求項９】
前記絶縁膜パターンは、前記第２領域のゲートスペーサ及びバリア膜スペーサ下部の半導体基板上に形成され、酸化膜パターンであることを特徴とする請求項７に記載の集積回路半導体素子。
【請求項１０】
前記第２領域の前記ゲートスタックパターンにアラインさるべく前記半導体基板に不純物領域がさらに形成され、前記第２ソース／ドレーン領域はＬＤＤ構造であることを特徴とする請求項７に記載の集積回路半導体素子。
【請求項１１】
前記第１領域及び前記第２領域のゲートスペーサと、前記第１領域及び前記第２領域のバリア膜及びバリア膜スペーサとは窒化膜より形成されていることを特徴とする請求項７に記載の集積回路半導体素子。
【請求項１２】
前記第２領域のシリサイドは前記第２ソース／ドレーン領域上にシリコンエピ層及び金属層を順次形成した後でシリシデーションして形成されることを特徴とする請求項７に記載の集積回路半導体素子。
【請求項１３】
半導体基板の第１領域及び第２領域上に順番に形成されたゲート絶縁膜、ゲート電極及びキャッピング膜より構成されたゲートスタックパターンを形成する段階と、
前記ゲートスタックパターンを形成した後、前記第１領域及び前記第２領域を有する半導体基板上に絶縁膜を形成する段階と、
前記第１領域のゲートスタックパターンにアラインされるべく第１ソース／ドレーン領域を形成する段階と、
前記第１領域及び前記第２領域のゲートスタックパターンの両側壁上にゲートスペーサを形成する段階と、
前記第１領域及び前記第２領域のゲートスタックパターン及びゲートスペーサが形成された半導体基板の全面にバリア膜を形成する段階と、
前記第２領域のバリア膜及び絶縁膜をエッチングして前記ゲートスタックパターンの表面及び前記ゲートスペーサ上に前記ゲートスペーサの下端部から突出したオフセットを有すべくバリア膜スペーサを形成すると共に、前記半導体基板上に前記オフセットの底面を露出させる絶縁膜パターンを形成する段階と、
前記第２領域のゲートスペーサ上に形成されたバリア膜スペーサにアラインされるべく前記半導体基板に第２ソース／ドレーン領域を形成する段階と、
前記第２ソース／ドレーン領域上に選択的に前記オフセットを覆うシリコンエピ層を形成する段階と、
前記バリア膜、バリア膜スペーサ及びシリコンエピ層上に金属層を形成する段階と、
前記シリコンエピ層及び前記金属層をシリシデーションして前記半導体基板に形成された第２ソース／ドレーン領域と均一な接合を有するシリサイドを形成する段階と、を含んでなることを特徴とする集積回路半導体素子の製造方法。
【請求項１４】
前記オフセットを有するバリア膜スペーサは、
前記第２領域のゲートスペーサ上部のバリア膜上にゲート犠牲スペーサを形成する段階と、前記第２領域のゲート犠牲スペーサにアラインさるべく前記バリア膜をエッチングする段階と、前記ゲート犠牲スペーサを除去する段階と、よりなることを特徴とする請求項１３に記載の集積回路半導体素子の製造方法。
【請求項１５】
前記ゲートスタックパターンを形成した後に形成される前記絶縁膜は、酸化膜であることを特徴とする請求項１３に記載の集積回路半導体素子の製造方法。
【請求項１６】
前記第２領域の前記ゲートスタックパターンにアラインさるべく前記半導体基板に不純物領域をさらに形成し、前記第２ソース／ドレーン領域をＬＤＤ構造より形成することを特徴とする請求項１３に記載の集積回路半導体素子の製造方法。
【請求項１７】
前記ゲートスペーサ及び前記バリア膜スペーサは窒化膜より形成することを特徴とする請求項１３に記載の集積回路半導体素子の製造方法。
【請求項１８】
前記第１領域はセル領域であり、前記第２領域はコア／周辺回路領域であることを特徴とする請求項１３に記載の集積回路半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路半導体素子及びその製造方法に係り、より詳細には選択的エピタキシャル成長法（ＳＥＧ：Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）を利用してシリサイドを形成する集積回路半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
集積回路半導体素子の高集積化により安定したトランジスタ特性を確保するためにはソース／ドレーン領域を浅い接合領域に形成することが必須である。また、トランジスタの高速動作のためにソース／ドレーン領域に低抵抗を有するコンタクトを形成することが必須なことと要求されている。
【０００３】
浅い接合のソース／ドレーン領域を形成するために、浅いソース／ドレーン領域を形成した後、ＳＥＧを利用して前記浅いソース／ドレーン領域上にのみシリコンエピ層を形成してソース／ドレーン領域を全体的に高くする工程が使われる。そして、低抵抗のコンタクトを有するソース／ドレーン領域を形成するために、チタン、コバルト、ニッケルなどの金属をソース／ドレーン領域に蒸着した後で固相反応させて低抵抗のシリサイドを形成する工程が使われる。ここで、ＳＥＧ及びシリサイドを使用して集積回路半導体素子を製造する従来の方法を説明する。
【０００４】
図１ないし図３は、従来技術による集積回路半導体素子の製造方法を説明するための図面である。
図１を参照すれば、半導体基板１０上にゲートスタックパターン２０を形成する。前記ゲートスタックパターン２０はゲート絶縁膜１２、ゲート電極１４，１６及びキャッピング膜１８より構成される。前記ゲート絶縁膜１２は酸化膜より形成され、前記ゲート電極１４，１６はポリシリコン膜１４とタングステンシリサイド１６とより形成され、前記キャッピング膜１８は窒化膜より形成される。
【０００５】
次に、前記ゲートスタックパターン２０にアラインさるべく前記半導体基板１０に低濃度不純物領域２２を形成する。次に、前記ゲートスタックパターン２０の両側壁にゲートスペーサ２４を形成する。前記ゲートスペーサ２４はゲートスタックパターン２０が形成された半導体基板１０の全面に窒化膜を形成した後で異方性エッチングして形成する。
【０００６】
次に、前記ゲートスペーサ２４にアラインさるべく前記半導体基板１０に高濃度不純物領域２６を形成する。結果的に、低濃度不純物領域２２及び高濃度不純物領域２６でソース／ドレーン領域を形成する。次に、ＳＥＧで前記ソース／ドレーン領域のうち高濃度不純物領域２６上にのみシリコンエピ層２８を形成する。ところで、前記シリコンエピ層では前記ＳＥＧの特性上ゲートスペーサ２４と接する部分ではそれ以外の部分と異なって薄く成長するというファセット３０が発生する。
【０００７】
図２を参照すれば、前記ゲートスペーサ２４及びシリコンエピ層２８が形成された半導体基板１０の全面に金属層３２を形成する。すなわち、前記金属層３２はゲートスペーサ２４、シリコンエピ層２８及びキャッピング層１８上に形成される。前記金属層３２はコバルト、ニッケルなどの金属を利用して形成する。
【０００８】
図３を参照すれば、前記シリコンエピ層２８及び金属層３２を熱処理するシリシデーション工程を進める。これにより、高濃度不純物領域２６上に形成されたシリコンエピ層２８はシリサイド３４になり、前記キャッピング層１８及びゲートスペーサ２４上に形成された金属層はシリサイドにならない。次に、シリサイド３４にならない金属層３２を湿式エッチング工程で除去する。
【０００９】
【発明が解決しようとする課題】
ところで、前記従来の集積回路半導体素子の製造方法では、高濃度不純物領域２６上にＳＥＧを使用して成長したシリコンエピ層２８は前記ゲートスペーサと隣接した部分のファセット３０により厚さが高濃度不純物領域２６全体にわたって均一でなくなる。従って、シリサイド形成時にシリコンエピ層２８が薄い高濃度不純物領域、すなわちソース／ドレーン領域のエッジ部位はシリサイドが深く形成されてシリサイド接合（図３の参照番号３６）が均一ではないために接合漏れ電流特性が脆弱になる。
【００１０】
従って、本発明がなそうとする技術的目的は、均一なシリサイド接合を有して接合漏れ電流特性が向上した集積回路半導体素子を提供するところにある。
また、本発明がなそうとする他の技術的目的は、ＳＥＧを利用する時に均一なシリサイド接合を有する集積回路半導体素子の製造方法を提供するところにある。
【００１１】
【課題を解決するための手段】
前記技術的目的を達成するために、本発明の一例による集積回路半導体素子は、半導体基板上に形成されたゲートスタックパターンの表面及びゲートスペーサ上に形成され、前記ゲートスペーサの下端部から前記半導体基板の平面方向に突出したオフセットを有するバリア膜スペーサと、前記ゲートスペーサ下部の半導体基板上に形成され、前記オフセットの底面を露出させる絶縁膜パターンと、前記ゲートスペーサ上の前記バリア膜スペーサにアラインさるべく前記半導体基板のソース／ドレーン領域と、前記ソース／ドレーン領域上に前記オフセットを覆うように形成され、前記ソース／ドレーン領域と均一な接合を有するシリサイドと、が形成されている。
【００１２】
前記ゲートスタックパターンにアラインさるべく前記半導体基板には不純物領域がさらに形成され、前記ソース／ドレーン領域はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造でありうる。
【００１３】
また、本発明の他の例による集積回路半導体素子は、半導体基板の第１領域及び第２領域上にそれぞれ形成されたゲートスタックパターンと、前記第１領域及び第２領域のゲートスタックパターンの両側壁上に形成されたゲートスペーサとを含む。前記第１領域の前記ゲートスタックパターンの表面、前記ゲートスペーサ及び前記半導体基板上にはバリア膜が形成されており、前記第２領域の前記ゲートスタックパターンの表面及び前記ゲートスペーサ上には前記ゲートスペーサの下端部から突出したオフセットを有するバリア膜スペーサが形成されている。前記第１領域の前記ゲートスタックパターンの両側壁下部の前記半導体基板には第１ソース／ドレーン領域と、前記第２領域のゲートスペーサ上に形成されたバリア膜スペーサにアラインさるべく前記半導体基板に形成された第２ソース／ドレーン領域とが形成されている。そして、前記第２ソース／ドレーン領域上に前記オフセットを覆って前記第２ソース／ドレーン領域と均一な接合を有するシリサイドが形成されている。
【００１４】
前記第１領域はセル領域であり、前記第２領域はコア／周辺回路領域でありうる。前記第２領域のゲートスペーサ及びバリア膜スペーサ下部の半導体基板上には酸化膜パターンがさらに形成されていることがありうる。前記第２領域の前記ゲートスタックパターンにアラインさるべく前記半導体基板に不純物領域がさらに形成され、前記第２ソース／ドレーン領域はＬＤＤ構造でありうる。前記第２領域のシリサイドは前記第２ソース／ドレーン領域上にシリコンエピ層及び金属層を順次形成した後でシリシデーションして形成されうる。
【００１５】
前記他の技術的目的を達成するために、本発明の一例による集積回路半導体素子の製造方法は、半導体基板上に順番に形成されたゲート絶縁膜、ゲート電極及びキャッピング膜より構成されたゲートスタックパターンを形成した後、前記半導体基板上に酸化膜を形成する。前記ゲートスタックパターンの両側壁上にゲートスペーサを形成した後で前記ゲートスタックパターン及びゲートスペーサが形成された半導体基板の全面にバリア膜を形成する。前記ゲートスペーサ上部のバリア膜上にゲート犠牲スペーサを形成した後、前記ゲート犠牲スペーサにアラインさるべく前記バリア膜をエッチングする。前記ゲート犠牲スペーサと前記酸化膜とをエッチングして前記ゲートスタックパターンの表面及び前記ゲートスペーサ上に前記ゲートスペーサの下端部から突出したオフセットを有すべくバリア膜スペーサを形成する。前記ゲートスペーサ上に形成されたバリア膜スペーサにアラインさるべく前記半導体基板にソース／ドレーン領域を形成した後、前記ソース／ドレーン領域上に選択的に前記オフセットを覆うシリコンエピ層を形成する。前記バリア膜スペーサ及びシリコンエピ層上に金属層を形成した後、前記ソース／ドレーン領域上のシリコンエピ層及び金属層をシリシデーションしてシリサイドを形成する。
【００１６】
前記ゲートスタックパターンにアラインさるべく前記半導体基板に不純物領域をさらに形成し、前記ソース／ドレーン領域をＬＤＤ構造より形成できる。
【００１７】
また、本発明の他の例による集積回路半導体素子の製造方法は、半導体基板の第１領域及び第２領域上に順番に形成されたゲート絶縁膜、ゲート電極及びキャッピング膜よりゲートスタックパターンを形成した後、前記第１領域のゲートスタックパターンにアラインさるべく第１ソース／ドレーン領域を形成する段階を含む。前記第１領域及び第２領域のゲートスタックパターンの両側壁上にゲートスペーサを形成する。前記第１領域及び第２領域のゲートスタックパターン及びゲートスペーサが形成された半導体基板の全面にバリア膜を形成する。前記第２領域のバリア膜をエッチングして前記ゲートスタックパターンの表面及び前記ゲートスペーサ上に前記ゲートスペーサの下端部から突出したオフセットを有すべくバリア膜スペーサを形成する。前記第２領域のゲートスペーサ上に形成されたバリア膜スペーサにアラインさるべく前記半導体基板に第２ソース／ドレーン領域を形成する。前記第２ソース／ドレーン領域上に選択的に前記オフセットを覆うシリコンエピ層を形成する。前記バリア膜、バリア膜スペーサ及びシリコンエピ層上に金属層を形成する。前記シリコンエピ層及び金属層をシリシデーションしてシリサイドを形成する。
【００１８】
前記ゲートスタックパターンを形成した後で前記半導体基板上には酸化膜をさらに形成できる。前記第２領域の前記ゲートスタックパターンにアラインさるべく前記半導体基板に不純物領域をさらに形成し、前記第２ソース／ドレーン領域をＬＤＤ構造より形成できる。前記第１領域はセル領域であり、前記第２領域はコア／周辺回路領域でありうる。
【００１９】
以上のような本発明の集積回路半導体素子は、オフセットを有するバリア膜スペーサを形成することで、前記ＳＥＧにて発生するファセットによりソース／ドレーン領域の縁部側にシリサイドが深く形成される問題点を解決して接合漏れ電流特性を向上させられる。
【００２０】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施例を詳細に説明する。しかし、次に例示する本発明の実施例はさまざまな他の形態に変形でき、本発明の範囲が次に説明する実施例に限定されるものではない。本発明の実施例は当業界にて当業者に本発明をより完全に説明するために提供されるものである。図面にて膜または領域などの大きさまたは厚さは明細書の明確性のために誇張されたものである。また、ある膜が他の膜または基板の「上」にあると記載された場合、前記ある膜が前記他の膜の上に直接存在することもあり、その間に第３の他の膜が介在されることもある。
【００２１】
図４ないし図１１は、本発明の一例による集積回路半導体素子の製造方法及びそれによる構造を説明するために示した断面図である。
図４を参照すれば、半導体基板１００上にゲートスタックパターン１１０を形成する。前記ゲートスタックパターン１１０はゲート絶縁膜１０２、ゲート電極１０４及び１０６及びキャッピング膜１０８より構成される。前記ゲート絶縁膜１０２は酸化膜より形成され、前記ゲート電極１０４及び１０６はポリシリコン膜１０４とタングステンシリサイド１０６とより形成され、前記キャッピング膜１０８は窒化膜より形成される。
【００２２】
次に、前記ゲートスタックパターン１１０の形成時にエッチング損傷を防止するためにゲートスタックパターン１１０が形成された半導体基板１００を酸化させて前記半導体基板１００上に酸化膜１１２を形成する。前記半導体基板１００の酸化時にゲート電極１０４及び１０６の両側壁にも酸化膜が非常に薄く形成されるが、便宜上図示されていない。
【００２３】
次に、前記ゲートスタックパターン１１０にアラインさるべく前記半導体基板１００に低濃度不純物領域１１４を形成する。前記低濃度不純物領域１１４はソース／ドレーン領域として作用し、ＮＭＯＳトランジスタではＮ−不純物領域より形成し、ＰＭＯＳトランジスタの場合にはＰ−不純物領域より形成する。
【００２４】
次に、前記ゲートスタックパターン１１０の両側壁にゲートスペーサ１１６を形成する。前記ゲートスペーサ１１６はゲートスタックパターン１１０が形成された半導体基板１００の全面に窒化膜を形成した後で異方性エッチングして形成する。
【００２５】
図５を参照すれば、前記ゲートスタックパターン１１０及びゲートスペーサ１１６が形成された半導体基板１００の全面にバリア膜１１８及び犠牲膜１２０を形成する。換言すれば、半導体基板１００の全面にバリア膜１１８及び犠牲膜１２０を順次形成する。前記バリア膜１１８は窒化膜より形成し、前記犠牲膜１２０は酸化膜より形成する。前記犠牲膜１２０は後続にてゲート犠牲スペーサになり、前記犠牲膜１２０の厚さは後続のイオン注入工程により高濃度不純物領域の大きさを決定する。
【００２６】
図６を参照すれば、前記犠牲膜１２０を異方性エッチングして前記ゲートスペーサ１１６上部のバリア膜１１８上にゲート犠牲スペーサ１２０ａを形成する。換言すれば、前記犠牲膜１２０は異方性エッチングされてゲートスタックパターン１１０の両側壁に形成されたゲートスペーサ１１６上部のゲート犠牲スペーサ１２０ａになる。
【００２７】
図７を参照すれば、前記ゲート犠牲スペーサ１２０ａにアラインさるべく前記酸化膜１１２上のバリア膜１１８をエッチングしてバリア膜スペーサ１１８ａを形成する。次に、前記ゲート犠牲スペーサ１２０ａ及びバリア膜スペーサ１１８ａにアラインさるべく不純物をイオン注入して半導体基板１００に高濃度不純物領域を形成する。前記高濃度不純物領域はソース／ドレーン領域の一部であり、ＮＭＯＳトランジスタではＮ＋不純物領域より形成し、ＰＭＯＳトランジスタの場合にはＰ＋不純物領域より形成する。結果的に、低濃度不純物領域１１４及び高濃度不純物領域１２２よりなるＬＤＤ構造のソース／ドレーン領域が形成される。本実施例ではＬＤＤ構造のソース／ドレーン領域より形成したが、低濃度不純物１１４を形成せずにトランジスタを形成してもよい。
【００２８】
図８を参照すれば、前記ゲート犠牲スペーサ１２０ａを除去する。前記ゲート犠牲スペーサ１２０ａの除去は湿式エッチング方法で除去するか、後のシリコンエピ層を形成するための洗浄工程を利用して除去する。前記ゲート犠牲スペーサ１２０ａを除去する時、前記ゲート犠牲スペーサ１２０ａ下部の半導体基板１００上に形成された酸化膜１１２がエッチングされて前記バリア膜スペーサ１１８ａ下部を露出させる酸化膜パターン１１２ａが形成される。前記酸化膜パターン１１２ａは絶縁膜パターンとして作用する。そして、前記高濃度不純物領域１２２の表面は露出される。
【００２９】
従って、ゲートスペーサ１１６の下端部の酸化膜パターン１１２ａ上では前記バリア膜スペーサ１１８ａの下部領域がゲートスペーサ１１６側面から突出し、その底面が露出されるオフセット１２４が形成される。換言すれば、前記バリア膜スペーサ１１８ａはゲートスタックパターン表面１１０及び前記ゲートスペーサ１１６上に形成され、前記ゲートスペーサ１１６の下端部から前記半導体基板１００の平面方向に突出したオフセット１２４を有する。前記オフセット１２４は後続工程にてシリサイドがゲートスペーサ１１６下部の高濃度不純物領域１２２の縁部の方に深く形成されることを防止してシリサイド接合を均一にする役割を果たす。
【００３０】
図９を参照すれば、前記露出された高濃度不純物領域１２２上にＳＥＧでシリコンエピ層１２６を形成する。前記シリコンエピ層１２６は前記オフセット１２４が完全に覆われるまで十分に厚く形成する。前記シリコンエピ層１２６はゲートスペーサ１１６の縁部の方にファセットが形成される。
【００３１】
図１０を参照すれば、バリア膜スペーサ１１８ａが形成された半導体基板１００の全面に金属層１２８を形成する。前記金属層１２８はバリア膜スペーサ１１８ａ及びシリコンエピ層１２６上に形成される。前記金属層１２８はコバルト、ニッケル、またはチタンを利用して形成する。
【００３２】
図１１を参照すれば、前記金属層１２８を熱処理してシリシデーション工程を進める。これにより、高濃度不純物領域１２２上に形成されたシリコンエピ層１２６はシリサイド１３０となる。前記シリシデーション工程時に前記オフセット１２４によりシリサイド１３０が前記ゲートスペーサ１１６下部の高濃度不純物領域１２２の縁部の方に深く形成されることが防止されてシリサイド接合１３２が均一に形成される。前記金属層１２８が薄ければ、前記シリシデーション工程のうち前記シリコンエピ層１２６の一部のみにシリサイドが形成されうる。前記バリア膜スペーサ１１８ａ上に形成された金属層１２８はシリサイドにならず、続く工程にて湿式エッチング工程で除去される。
【００３３】
図１２ないし図２０は、本発明の他の例による集積回路半導体素子の製造方法及びそれによる構造を説明するために示した断面図である。具体的に、図１２ないし図２０は図４ないし図１１の集積回路半導体素子をＤＲＡＭ素子に適用した例を示したものである。
【００３４】
図１２を参照すれば、半導体基板２００は第１領域と第２領域とに区分される。第１領域はメモリセルが形成されるセル領域であり、第２領域はセル領域以外のコア／周辺回路領域である。前記セル領域はＮ−ＭＯＳトランジスタが形成される領域である。前記コア／周辺回路領域はＮ−ＭＯＳトランジスタ及び／またはＰ−ＭＯＳトランジスタが形成される領域である。すなわち、前記コア／周辺回路領域はＮ−ＭＯＳトランジスタやＰ−ＭＯＳトランジスタ、またはＮ−ＭＯＳトランジスタ及びＰ−ＭＯＳトランジスタが全て形成される領域である。
【００３５】
セル領域及びコア／周辺回路領域が形成された半導体基板２００上にゲートスタックパターン２１０を形成する。前記ゲートスタックパターン２１０はゲート絶縁膜２０２、ゲート電極２０４及び２０６、及びキャッピング膜２０８より構成される。前記ゲート絶縁膜２０２は酸化膜より形成され、前記ゲート電極２０４及び２０６はポリシリコン膜２０４とタングステンシリサイド２０６とより形成され、前記キャッピング膜２０８は窒化膜より形成される。
【００３６】
次に、前記ゲートスタックパターン２１０形成時にエッチング損傷を防止するためにゲートスタックパターン２１０が形成された半導体基板２００を酸化させて前記半導体基板２００上に酸化膜２１２を形成する。前記半導体基板２００の酸化時にゲート電極２０４及び２０６の両側壁にも酸化膜が非常に薄く形成されるが便宜上図示していない。
【００３７】
次に、前記セル領域及びコア／周辺回路領域を有する半導体基板２００に、前記ゲートスタックパターン２１０にアラインさるべく低濃度不純物領域２１４を形成する。前記低濃度不純物領域２１４はソース／ドレーン領域として作用する。低濃度不純物領域２１４は、セル領域ではＮ−不純物領域より形成し、前記コア／周辺回路領域は、ＮＭＯＳトランジスタである場合はＮ−不純物領域より形成し、ＰＭＯＳトランジスタである場合はＰ−不純物領域より形成する。
【００３８】
次に、前記セル領域及びコア／周辺回路領域のゲートスタックパターン２１０の両側壁にゲートスペーサ２１６を形成する。前記ゲートスペーサ２１６はゲートスタックパターン２１０が形成された半導体基板２００の全面に窒化膜を形成した後で異方性エッチングして形成する。
【００３９】
図１３を参照すれば、前記ゲートスタックパターン２１０及びゲートスペーサ２１６が形成された半導体基板２００の全面にバリア膜２１８及び犠牲膜２２０を形成する。換言すれば、セル領域及びコア／周辺回路領域が形成された半導体基板２００の全面にバリア膜２１８及び犠牲膜２２０を形成する。前記バリア膜２１８は窒化膜より形成し、前記犠牲膜２２０は酸化膜より形成する。前記セル領域に形成されたバリア膜２１８は後続のセルフアラインコンタクト工程にてエッチングストッパの役割を果たし、前記コア／周辺回路領域に形成された犠牲膜２２０の厚さは後続のイオン注入工程により高濃度不純物領域の大きさを決定する。
【００４０】
図１４を参照すれば、前記犠牲膜２２０を異方性エッチングして前記ゲートスペーサ２１６上部のバリア膜２１８上にゲート犠牲スペーサ２２０ａを形成する。これにより、前記セル領域及びコア／周辺回路領域のゲートスタックパターン２１０の両側壁にはゲートスペーサ２１６、バリア膜２１８及びゲート犠牲スペーサ２２０ａが順次形成される。
【００４１】
図１５を参照すれば、続く工程にてコア／周辺回路領域に高濃度不純物領域を形成するために前記セル領域を覆うフォトレジストパターン２２２を形成する。前記フォトレジストパターン２２２は一般のフォトリソグラフィ工程を利用して形成する。
【００４２】
図１６を参照すれば、前記コア／周辺回路領域の酸化膜２１２上に形成されたバリア膜２１８を前記ゲート犠牲スペーサ２２０ａにアラインさるべく異方性エッチングしてバリア膜スペーサ２１８ａを形成する。このようになれば、前記コア／周辺回路領域のゲート犠牲スペーサ２１６両側の半導体基板２００上には酸化膜２１２のみが形成された状態となる。
【００４３】
次に、前記セル領域のフォトレジストパターン２２２をイオン注入マスクとして、前記コア／周辺回路領域のゲート犠牲スペーサ２２０ａ及びバリア膜スペーサ２１８ａにアラインさるべく不純物をイオン注入して高濃度不純物領域２２４を形成する。前記高濃度不純物領域２２４は前述の如くＮ＋不純物領域またはＰ＋不純物領域となるよう形成する。結果的に、コア／周辺回路領域には低濃度不純物領域２１４及び高濃度不純物領域２２４よりなるＬＤＤ構造のソース／ドレーン領域が形成される。ところで、本実施例ではコア／周辺回路領域ではＬＤＤ構造のソース／ドレーン領域より形成したが、低濃度不純物２１４を形成せずにトランジスタを形成してもよい。
【００４４】
図１７を参照すれば、前記コア／周辺回路領域のゲート犠牲スペーサ２２０ａを除去する。前記コア／周辺回路領域のゲート犠牲スペーサ２２０ａの除去は湿式エッチング方法で除去するか、後のシリコンエピ層を形成するための洗浄工程を利用して除去する。前記コア／周辺回路領域のゲート犠牲スペーサ２２０ａを除去する時に前記半導体基板２００上に形成された酸化膜２１２がエッチングされて前記バリア膜スペーサ２１８ａを露出させる酸化膜パターン２１２ａが形成される。そして、前記コア／周辺回路領域の高濃度不純物領域２２４の表面は露出される。
【００４５】
従って、ゲートスペーサ２１６の両側下端部の酸化膜パターン２１２ａ上では前記バリア膜スペーサ２１８ａの下部領域がゲートスペーサ２１６側面から突出し、その底面が露出されるオフセット２２６が形成される。換言すれば、前記バリア膜スペーサ２１８ａはゲートスタックパターン表面２１０及び前記ゲートスペーサ２１６上に形成され、前記ゲートスペーサ２１６の下端部から前記半導体基板２００の平面方向に突出したオフセット２２６を有する。前記オフセット２２６は後続のシリサイドが前記ゲートスペーサ２１６下部の高濃度不純物領域の縁部の方に深く形成されることを防止してシリサイド接合を均一にする役割を果たす。
【００４６】
次に、前記イオン注入マスクとして利用されたフォトレジストパターン２２２を除去した後、前記セル領域のゲート犠牲スペーサ２２０ａも湿式エッチング方法で除去する。これにより、セル領域はバリア膜２１８が半導体基板２００の全面に覆われた状態となる。このようにバリア膜２１８がゲートスタックパターン２１０間に形成されており、後続の層関絶縁膜形成工程にてピーリング特性にすぐれる長所を有する。そして、コア／周辺回路領域はオフセット２２６を有するバリア膜スペーサ２１８ａが前記ゲートスペーサ上に形成された状態であり、高濃度不純物領域２２４が露出された状態である。
【００４７】
図１８を参照すれば、前記コア／周辺回路領域にて露出された高濃度不純物領域２２４上にＳＥＧを利用して選択的にシリコンエピ層２２８を形成する。前記シリコンエピ層２２８は前記オフセット２２６が完全に覆われるまで十分に厚く形成する。前記コア／周辺回路領域にシリコンエピ層２２８の形成時、セル領域にはバリア膜２１８が全体的に覆われているためにシリコンエピ層２２８が形成されない。前記シリコンエピ層２２８はゲートスペーサ２１６縁部の方にファセットが形成される。
【００４８】
図１９を参照すれば、セル領域及びコア／周辺回路領域の全面に金属層２３０を形成する。前記金属層２３０はセル領域ではバリア膜２１８上に形成され、コア／周辺回路領域ではバリア膜スペーサ２１８ａ及びシリコンエピ層２２８上に形成される。前記金属層２３０はコバルト、ニッケル、またはチタンを利用して形成する。
【００４９】
図２０を参照すれば、前記セル領域及びコア／周辺回路領域に形成された金属層２３０を熱処理してシリシデーション工程を進める。これにより、コア／周辺回路領域の高濃度不純物領域２２４上に形成されたシリコンエピ層２２８はシリサイド２３４となる。前記シリシデーション工程時に前記コア／周辺回路領域では、オフセット２２６によりシリサイド２３２が前記ゲートスペーサ２１６下部の高濃度不純物領域の縁部の方に深く形成されることが防止されてシリサイド接合２３６が均一に形成される。ここで、前記金属層２３０が薄ければ前記シリシデーション工程中に前記シリコンエピ層２２８の一部のみがシリサイドになりうる。
【００５０】
前記セル領域及びコア／周辺回路領域上のバリア膜２１８及びバリア膜スペーサ２１８ａ上に形成された金属層２３０はシリサイドにならない。次に、シリサイドが形成されない金属層２３０は湿式エッチング工程で除去する。以上のように本発明はフォトマスクの増加をなくしてセル領域にはシリコンエピ層２２８及びシリサイド２３２が形成されずにコア／周辺回路領域にのみ選択的にシリコンエピ層２２８及びシリサイド２３２が形成される。
【００５１】
【発明の効果】
前述の如く本発明はＳＥＧを利用してシリサイドを形成する時、ゲートスペーサ上に半導体基板の平面方向にオフセットを有するバリア膜スペーサを形成することで、前記ＳＥＧで発生するファセットによりソース／ドレーン領域の縁部の方にシリサイドが深く形成される問題点を解決して接合漏れ電流特性を向上させられる。
【００５２】
さらに、本発明をＤＲＡＭ素子に適用する場合にフォトマスクの増加をなくしてセル領域にはシリコンエピ層及びシリサイドを形成せずにコア／周辺回路領域にのみ選択的にシリコンエピ層及びシリサイドを形成できる。
【図面の簡単な説明】
【図１】  従来技術による集積回路半導体素子の製造方法を説明するための図面である。
【図２】  従来技術による集積回路半導体素子の製造方法を説明するための図面である。
【図３】  従来技術による集積回路半導体素子の製造方法を説明するための図面である。
【図４】  本発明の一例による集積回路半導体素子の製造方法及びそれによる構造を説明するために示した断面図である。
【図５】  本発明の一例による集積回路半導体素子の製造方法及びそれによる構造を説明するために示した断面図である。
【図６】  本発明の一例による集積回路半導体素子の製造方法及びそれによる構造を説明するために示した断面図である。
【図７】  本発明の一例による集積回路半導体素子の製造方法及びそれによる構造を説明するために示した断面図である。
【図８】  本発明の一例による集積回路半導体素子の製造方法及びそれによる構造を説明するために示した断面図である。
【図９】  本発明の一例による集積回路半導体素子の製造方法及びそれによる構造を説明するために示した断面図である。
【図１０】  本発明の一例による集積回路半導体素子の製造方法及びそれによる構造を説明するために示した断面図である。
【図１１】  本発明の一例による集積回路半導体素子の製造方法及びそれによる構造を説明するために示した断面図である。
【図１２】  本発明の他の例による集積回路半導体素子の製造方法及びそれによる構造を説明するために示した断面図である。
【図１３】  本発明の他の例による集積回路半導体素子の製造方法及びそれによる構造を説明するために示した断面図である。
【図１４】  本発明の他の例による集積回路半導体素子の製造方法及びそれによる構造を説明するために示した断面図である。
【図１５】  本発明の他の例による集積回路半導体素子の製造方法及びそれによる構造を説明するために示した断面図である。
【図１６】  本発明の他の例による集積回路半導体素子の製造方法及びそれによる構造を説明するために示した断面図である。
【図１７】  本発明の他の例による集積回路半導体素子の製造方法及びそれによる構造を説明するために示した断面図である。
【図１８】  本発明の他の例による集積回路半導体素子の製造方法及びそれによる構造を説明するために示した断面図である。
【図１９】  本発明の他の例による集積回路半導体素子の製造方法及びそれによる構造を説明するために示した断面図である。
【図２０】  本発明の他の例による集積回路半導体素子の製造方法及びそれによる構造を説明するために示した断面図である。
【符号の説明】
１００      基板
１０２      ゲート絶縁膜
１０４，１０６      ゲート電極
１０８      キャッピング膜
１１０      ゲートスタックパターン
１１２ａ      酸化膜パターン
１１４      低濃度不純物領域
１１６      ゲートスペーサ
１１８ａ      バリア膜スペーサ
１２２      高濃度不純物領域
１３０      シリサイド
１３２      シリサイド接合
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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