(57)【特許請求の範囲】
【請求項１】
伝送線路で接続された回路部品を複数個搭載した回路基板であって、
該回路部品は少なくとも、
信号を処理する信号処理部と、
信号を送信するドライバ部と、
信号を受信するレシーバ部を備え、
前記ドライバ部は、常時オンである基本バッファと、個別にオン・オフが可能で基本バッファに並列に接続された少なくとも１つの制御バッファを有し、該基本バッファの出力インピーダンスは、前記伝送線路の特性インピーダンスより高く設定されていることを特徴とする回路基板。
【請求項２】
前記制御バッファの出力インピーダンスは、伝送線路の特性インピーダンスより低く設定されていることを特徴とする請求項１に記載の回路基板。
【請求項３】
前記レシーバ部は、伝送線路の特性インピーダンスより高い終端抵抗を有することを特徴とする請求項１又は２に記載の回路基板。
【請求項４】
前記ドライバ部は、
入力信号を遅延させて遅延信号を得る遅延回路部と、
前記入力信号と前記遅延信号とを比較して前記制御バッファの制御信号を得る制御回路とを備え、
該得られた制御信号に基づいて、前記制御バッファを制御することを特徴とする請求項１〜３のいずれか１項に記載の回路基板。
【請求項５】
伝送線路で接続された回路部品を複数個搭載した少なくとも１つの回路基板を備える情報処理装置であって、
前記回路部品は、
信号を処理する信号処理部と、
信号を送信するドライバ部と、
信号を受信するレシーバ部を備え、
前記ドライバ部は、常時オンである基本バッファと、個別にオン・オフの制御が可能で基本バッファに並列に接続された少なくとも１つの制御バッファを有し、該基本バッファの出力インピーダンスは、前記伝送線路の特性インピーダンスより高く設定されていることを特徴とする情報処理装置。
【請求項６】
常時オンである基本バッファと、個別にオン・オフの制御が可能で基本バッファに並列に接続された少なくとも１つの制御バッファを有するドライバ回路と、前記ドライバ回路の出力信号を伝送線路を介して受信するレシーバ回路間の伝送方法であって、
前記基本バッファの出力インピーダンスを、前記ドライバ回路の出力信号を伝送する伝送線路の特性インピーダンスより高く設定し、
前記ドライバ回路への入力信号を遅延させて遅延信号を生成し、
前記入力信号と前記遅延信号とを比較し、
該比較結果に応じて、前記制御バッファを制御し、
前記ドライバ回路の出力信号を生成して、前記レシーバ回路へ伝送することを特徴とする伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、搭載された回路部品間の信号の高速伝送を可能とする回路基板、該回路基板を少なくとも１つを有する情報処理装置、及び回路部品間の信号の伝送方法に関する。
【背景技術】
【０００２】
近年、例えばサーバのような情報処理装置においては、サーバによる信号処理の速度が向上し、それに伴って回路基板上の信号の高速伝送が求められている。信号の高速伝送のためには、伝送周波数を高くする必要があるが、伝送周波数を高くすると、従来と同じ距離を伝送しても、その伝送損失が無視できなくなる。【０００３】
例えばサーバの回路基板上の配線においても、使用周波数が高くなってくると、表皮効果等による高周波成分の伝送損失が無視できなくなり、信号のエッジの鋭さが失われ、レシーバ側での受信信号のレベルが低下することになる。このレシーバ側での信号レベルの低下は、信号のノイズ耐性やタイミング余裕が減少する結果となる。【０００４】
レシーバ側での信号レベルの低下がもたらす問題に対処するために、複数のバッファを並列に接続した並列バッファドライバが提案されている（特許文献１参照）。提案されたドライバ回路は、信号の変化パターンに応じて、並列のバッファをそれぞれオンあるいはオフさせることによって、ドライバの駆動能力を増大させ、信号の高周波伝送損失を補償するものである。【０００５】
しかしながら、周波数が高くなるにつれて、クロックのわずかの変動により、信号の正確なサンプリングができなくなる場合が生じている。
【特許文献１】ＷＯ２００３／０８４１６１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記問題に鑑み、データの高速伝送を可能にするとともに、データのアイパターン幅を拡大させるように構成された回路部品を搭載した回路基板、情報処理装置及びデータの高速伝送とデータのアイパターン幅の拡大をともに可能にする伝送方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の第１の態様である回路基板は、伝送線路で接続された回路部品を複数個搭載した回路基板であって、該回路部品が有する信号を送信するドライバ部は、常時オンである基本バッファと、個別にオン・オフが可能で基本バッファに並列に接続された少なくとも１つの制御バッファを有し、該基本バッファの出力インピーダンスは、前記伝送線路の特性インピーダンスより高く設定されていることを特徴とする。【０００８】
また、本発明の第２の態様である情報処理装置は、伝送線路で接続された回路部品を複数個搭載した少なくとも１つの回路基板を備える情報処理装置であって、前記回路部品のドライバ部は、常時オンである基本バッファと、個別にオン・オフの制御が可能で基本バッファに並列に接続された少なくとも１つの制御バッファを有し、該基本バッファの出力インピーダンスは、前記伝送線路の特性インピーダンスより高く設定されていることを特徴とする。【０００９】
さらに、本発明の第３の態様である、ドライバ回路と伝送線路を介するレシーバ回路間の伝送方法は、ドライバ回路の常時オンである基本バッファの出力インピーダンスを、前記伝送線路の特性インピーダンスより高く設定し、前記ドライバ回路への入力信号を遅延させて遅延信号を生成し、前記入力信号と前記遅延信号とを比較し、該比較結果に応じて、前記ドライバ回路の制御バッファを制御して、前記レシーバ回路へ伝送することを特徴とする。
【発明の効果】
【００１０】
本発明によると、回路基板に搭載された回路部品間の信号の高速伝送を可能にするとともに、基本バッファの出力インピーダンスを本発明のように調整することによりアイパターンのウインドウ幅を拡大させることができ、クロックのノイズ耐性を向上させることができ、安定した伝送タイミングを確保できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態である回路基板あるいは情報処理装置を示す図である。
【図２】回路基板上に設けられた出力部と受信部との回路を示す図である。
【図３】出力部の制御バッファの動作を示す真理値表である。
【図４】出力部の他の制御バッファの動作を示す真理値表である。
【図５】出力部の動作を例示するタイムチャートである。
【図６】出力部からの出力信号のアイパターンを示す図である。
【図７】本実施形態の出力信号のアイパターンと比較例の出力信号のアイパターンとを対比する図である。
【図８】図７のアイパターンの比較結果を示す図である。
【符号の説明】
【００１２】
１０    出力部（ドライバ）
３１    基本バッファ
３２、３３    制御バッファ
５０    伝送線路
６０    受信部
７０    ＬＳＩ
８０    コネクタ
９０    回路基板（情報処理装置）
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、本発明の実施の形態であるドライバ回路を説明する。
図１は、本発明の一実施形態である複数のＬＳＩ（Large Scale Integration）が搭載されるプリント回路基板の概略図である。回路基板９０には、少なくとも回路部品であるＬＳＩ７０−１、７０−２が複数個搭載されている。図では、２個のＬＳＩを示したが、ＬＳＩの個数は限定されない。ＬＳＩ７０−１は、信号受信部６０−１、信号処理部４０−１、及び信号出力部１０−１を有し、ＬＳＩ７０−２は、信号受信部６０−２、信号処理部４０−２、及び信号出力部１０−２を備えている。ＬＳＩ７０−１とＬＳＩ７０−２とは、基板上にプリントされて形成された伝送線路５０−１で接続され、信号出力部とが信号受信部とによって信号の授受が行われる。また、回路基板９０はコネクタ８０を備え、他のコネクタと接続可能となっている。【００１４】
プリント回路基板９０は、少なくとも１つの情報処理部として機能するＬＳＩ及びメモリ等を備えて、それ自体で情報処理装置９０を構成することが可能である。また、複数、例えば４枚のプリント回路基板９０をコネクタ８０を介して組み合わせて、情報処理装置を構成するようにしてもよい。【００１５】
図２は、本実施形態の回路基板上の１つのＬＳＩの出力部１０と、伝送線路５０と、他のＬＳＩの入力部１０との回路構成の概略を示す。【００１６】
出力部１０は、並列接続された３つのバッファ３１，３２，３３を備えるドライバ回路からなる。バッファ３１は、常時動作可能な基本バッファである。バッファ３２は、制御信号‐ＥＮ１で制御される制御バッファであり、バッファ３３は、制御信号‐ＥＮ２で制御される制御バッファである。ドライバ回路の出力は、並列接続された制御バッファのバッファをそれぞれオンあるいはオフさせることにより、ドライバの出力インピーダンスを変化させる。【００１７】
ドライバ回路への入力信号は、Ｄ−フリップフロップからなるＦＦ１１に入力する。Ｄ−フリップフロップは、クロック（図示せず）が入力するごとに動作し、１サイクルだけデータを保持する機能を有する。よって、入力信号は、１サイクル後に入力信号データＡとして、ＦＦ１１から出力する。データＡは、遅延時間調整用素子４を通り、信号ＯＴとしてバッファ３１，３２，３３に入力する。【００１８】
同時に、入力信号データＡは、Ｄ−フリップフロップからなるＦＦ１２に入力し、ＦＦ１２は、さらに１サイクル遅延した入力信号データＢを出力する。この入力データＢは、Ｄ−フリップフロップからなるＦＦ１３に入力して、さらに１サイクル遅延した入力信号データＣを出力する。【００１９】
バッファ３２は、排他的ＮＯＲ回路ＥＮＯＲ２１から出力される制御信号‐ＥＮ１によって制御される。ＥＮＯＲ２１には、入データＡと入力データＡより１サイクル前のデータＢとが入力する。【００２０】
ＥＮＯＲ２１に入力するデータＡとデータＢとが一致している場合には、制御信号‐ＥＮ１は１となり、ドライバ３２を駆動しない。データＡとデータＢとが異なる場合には、制御信号‐ＥＮ１は０となり、ドライバ３２を駆動する。【００２１】
バッファ３３は、排他的ＮＯＲ回路ＥＮＯＲ２１とＥＮＯＲ２２の出力の論理和、すなわちＯＲ回路７の出力である制御信号‐ＥＮ２によって駆動される。排他的ＮＯＲ回路ＥＮＯＲ２２は、入データＡと入力データＡより２サイクル前のデータＣとが入力する。ＥＮＯＲ２２の出力は、ＥＮＯＲ２２に入力するデータＡとデータＣとが一致している場合に１となる。データＢとデータＣが一致し、かつデータＡと異なる場合には、制御信号‐ＥＮ２は１となり、データＢまたはデータＣがデータＡと一致する場合には、制御信号‐ＥＮ２は０となる。バッファ３３については、１サイクル前のデータに加えて２サイクル前のデータを参照して制御する。データの変化に応じて、ドライバ回路の駆動能力を３倍に増加させる場合と、第３のドライバ３３を作動することなく、駆動能力の増加を２倍にとどめる場合とを選択できる。２サイクル前のデータを参照して制御することにより、駆動能力を３倍に増強することによってもたらされる波形の乱れを抑制することができる。【００２２】
ドライバ回路１０と伝送線路５０で接続されたレシーバ回路６０には、伝送線路を介して受信する信号の反射を抑制するために、伝送線路の特性インピーダンスに合わせた終端抵抗が接続される。本実施形態の終端抵抗は、信号線と電源電位との間に抵抗Ｒ１を接続し、信号線とグランドとの間に抵抗Ｒ２を接続してなるテブナン終端である。なお、バッファ６１は、レシーバ回路の次段に信号を送るためのバッファである。【００２３】
なお、本実施形態のドライバは、３つの並列接続されたバッファからなるが、これは一例であって、本発明を実施するためには、並列接続されるバッファは、３つに限定されることなく、２以上の個数があればよい。【００２４】
図３に、バッファ３２の制御信号であるイネーブル信号−ＥＮ１の真理値表を示す。排他的ＮＯＲ回路は、入力が一致すると１を出力し、入力が相違すると０を出力する。ＥＮＯＲ２１は、データＡとデータＢとが一致しない場合にイネーブル信号−ＥＮ１を０としてバッファ３２を駆動する。【００２５】
図４に、バッファ３３の制御信号であるイネーブル信号−ＥＮ２の真理値表を示す。図４では、イネーブル信号−ＥＮ１の動作もともに示されている。ＥＮＯＲ２１は、データＡとデータＢとの排他的ＮＯＲを示し、ＥＮＯＲ２２は、データＡとデータＣの排他的ＮＯＲを示す。イネーブル信号−ＥＮ１は、ＥＮＯＲ２１の出力であり、イネーブル信号−ＥＮ２は、ＥＮＯＲ２１とＥＮＯＲ２２との論理和である。【００２６】
×３は、並列ドライバ３２，３３両方を駆動して駆動能力を３倍にして出力強調する場合であり、×２は、並列ドライバ３２は駆動するものの、並列ドライバ３３は駆動しないで、駆動能力を２倍にとどめる場合である。【００２７】
図５は、ドライバ回路に入力する信号により、ドライバ回路の出力がどのように変化するかを説明するための図である。図５に示すようなデータＡが入力したとすると、データＢとして、データＡを１サイクル遅延させたものが出力され、データＣとして、データＡを２サイクル遅延させたものが出力される。【００２８】
前述のように、イネーブル信号−ＥＮ１は、ＥＮＯＲ２１の出力であり、イネーブル信号−ＥＮ２は、ＥＮＯＲ２１とＥＮＯＲ２２との論理和である。また、ＯＴは、図２に示すようにデータＡを遅延時間調整素子を通して得たデータである。【００２９】
サイクル（ｉ），（ｉｉ），（ｖ）では、イネーブル信号−ＥＮ１，−ＥＮ２はともに０であるから、並列ドライバ３２，３３がともに作動して、駆動能力は通常の３倍となっている。【００３０】
サイクル（ｉ），（ｉｉ），（ｖ）は、現在のデータＯＴと１サイクル前のデータＢとを比較すると相違し、現在のデータＯＴと２サイクル前のデータＣとを比較しても相違する。すなわち２サイクル前まで変化がなく、現在のサイクルで信号が変化する場合である。サイクル（ｉｉｉ），（ｉｖ）は、イネーブル信号−ＥＮ１は０であるが，イネーブル信号−ＥＮ２は１である場合で、並列ドライバ３２は作動するが、並列ドライバ３３は作動せず、駆動能力は通常の２倍にとどまる。サイクル（ｉｉｉ），（ｉｖ）は、現在のデータＯＴと１サイクル前のデータＢとを比較すると相違するが、現在のデータＯＴと２サイクル前のデータＣとを比較すると同じ場合である。すなわち変化が連続するような場合である。【００３１】
図６は、図１のドライバ回路のシミュレーション結果を示す波形図である。
これは、４ビットの信号を００００から１１１１までの１６通りを順次入力して、得られた波形を重ね合わせて得たものである。観測位置は、伝送路をとおった伝送信号がレシーバに入力する位置である。【００３２】
このシミュレーションにおいては、伝送路を４５ｃｍであり、波形図の縦軸は、電圧２００ｍＶ／div、横軸は、時間１ｎｓ／divである。図６のシミュレーション結果によると、出力信号の初期振幅（ｍ）が低下することなく、波形の縦ないし横方向のぶれが少なくなっている。さらに、図６の（ｎ）に見られるように、振幅の上下のゆれが少なくなっている。これは、データの符号列の最後の１について、駆動能力を３倍にせず２倍にとどめた効果である。このように、変化が連続する場合には、１サイクル前のデータばかりでなく、２サイクル前のデータを参照することによって、より高性能なドライバ回路を得ることができる。【００３３】
データ列から信号のＨ（”１”）とＬ（”０”）とは、例えばクロックの立ち上がりで電圧を読み出すことによって行われるが、使用する素子自体の特性のばらつき、あるいはＬＳＩの製造時のばらつき、さらには印加電圧や周囲温度によって、クロックの立ち上がり位置の変動は避けられない。アイパターンのウインドウは、クロックの変動範囲を決めるもので、信号のＨとＬとを識別可能な電圧レベルを規定して、アイパターン上に見いだされるものである。アイパターンのウインドウ幅が広いと、クロックの変動があってもウインドウから外れることは少なくなるので、回路の安定動作のためには、ウインドウの幅は広くすることが求められることになる。なお、クロックのウインドウ幅を規定する電圧レベルは、実際の回路での動作をチェックして、ノイズ耐性などを考慮して設定されるものである。【００３４】
本発明者は、図２の回路構成において、データ信号のＤＣレベルに着目した。そして、レシーバ側の終端抵抗値に比較すると、基本バッファ３１の出力インピーダンスは小さく、信号のＨ側とＬ側の直流電圧の差が比較的大きいことが、結果的にデータのアイパターンの幅を狭めていることを見出した。【００３５】
従来は、基本バッファ３１の出力インピーダンスを伝送線路の特性インピーダンスとほぼ同じ約５０Ωとしていた。また、レシーバの終端抵抗は、伝送線路の特性インピーダンスの５０Ωより少し大きな７０Ωとしていた。すなわち、図２のＲ１＝Ｒ２＝１４０Ωとしていた。なお、基本バッファ３１の出力インピーダンスを５０Ωとしていたのは、バッファ３２、３３の制御がうまくいかなかった場合には、基本バッファ３１のみで動作させることになるので、その場合を考慮して基本バッファ３１の出力インピーダンスを伝送線路の特性インピーダンスに合わせるようにしていたものである。【００３６】
本実施形態では、図２の回路で、基本バッファ３１の出力インピーダンスを、従来の伝送線路の特性インピーダンス５０Ωより大きな値である８０Ωとして、信号のＨ側、Ｌ側の直流電圧レベルを近づけ、データのアイパターンのウインドウ幅を広げるようにする。【００３７】
図７に、本実施形態のデータ伝送のシミュレーション波形を、比較例ともに示す。本実施形態では、基本バッファ３１の出力インピーダンスを８０Ωとするほかは、従来の設定を使用する。すなわち、バッファ３２、３３の出力インピーダンスは２５Ω、レシーバの終端抵抗は、７０Ωである。比較例として、基本バッファ３１の出力インピーダンスを５０Ωとし、それ以外は、本実施形態と同一の設定とした回路を採用した。図７のシミュレーションは、４ビットの信号を００００から１１１１までの１６通りを順次入力して、得られた波形を重ね合わせて得たものである。観測位置は、伝送路をとおった伝送信号がレシーバに入力する位置である。【００３８】
図７では、本実施形態のアイパターンをＡで、比較例のアイパターンをＢで示す。アイパターンのウインドウの上下は、Ｈ側で約１．１１Ｖ程度、Ｌ側で６９０ｍＶ程度である。図７からわかるように、本実施形態では、Ｈ側の電圧が下がり、Ｌ側の電圧が上がっているが、アイパターンのウインドウの幅は、広がっている。【００３９】
この結果を図８に示す。アイパターンウインドウの幅は、本実施形態Ａは、比較例Ｂと比べて、Ｈ側で７７ピコ秒、Ｌ側で７９ピコ秒拡大している。このようなアイパターンウインドウの幅の拡大は、クロックの変動に耐性のある出力回路が得られたことを示している。【００４０】
なお、基本バッファ３１の出力インピーダンスは、伝送線路の特性インピーダンスより大きな値であれば任意の値をとることができるが、あまり大きな値を採用すると、出力の振幅が小さくなり、本来の信号処理が不可能となるので、回路設計上最適な値を採用するとよい。【００４１】
本実施形態のドライバでは、３つのバッファを備えるが、基本バッファに対して１以上の制御バッファを有する出力回路であれば、本発明は有効である。【００４２】
以上説明した本発明の実施の態様は、以下のとおりである。
（付記１）
伝送線路で接続された回路部品を複数個搭載した回路基板であって、
該回路部品は少なくとも、
信号を処理する信号処理部と、
信号を送信するドライバ部と、
信号を受信するレシーバ部を備え、
前記ドライバ部は、常時オンである基本バッファと、個別にオン・オフが可能で基本バッファに並列に接続された少なくとも１つの制御バッファを有し、該基本バッファの出力インピーダンスは、前記伝送線路の特性インピーダンスより高く設定されていることを特徴とする回路基板。【００４３】
（付記２）
前記制御バッファの出力インピーダンスは、伝送線路の特性インピーダンスより低く設定されていることを特徴とする付記１に記載の回路基板。【００４４】
（付記３）
前記レシーバ部は、伝送線路の特性インピーダンスより高い終端抵抗を有することを特徴とする付記１又は２に記載の回路基板。【００４５】
（付記４）
前記ドライバ部は、
入力信号を遅延させて遅延信号を得る遅延回路部と、
前記入力信号と前記遅延信号とを比較して前記制御バッファの制御信号を得る制御回路とを備え、
該得られた制御信号に基づいて、前記制御バッファを制御することを特徴とする付記１〜３のいずれか１項に記載の回路基板。【００４６】
（付記５）
前記ドライバ部は、
少なくとも２つの制御バッファと、
入力信号を１サイクル遅延させて第１の遅延信号を得る遅延回路部と、
入力信号を２サイクル遅延させて第２の遅延信号を得る遅延回路部と、
前記入力信号と前記第１の遅延信号とを比較して前記制御バッファを制御する第１の制御信号を得る第１の制御回路と、
前記入力信号と前記第２の遅延信号とを比較して前記制御バッファを制御する第２の制御信号を得る第２の制御回路とを備え、
前記第１の制御信号に基づいて、ある制御バッファを制御し、前記第１及び第２の制御信号に基づいて、他の制御バッファを制御することを特徴とする付記４に記載の回路基板。【００４７】
（付記６）
伝送線路で接続された回路部品を複数個搭載した少なくとも１つの回路基板を備える情報処理装置であって、
前記回路部品は、
信号を処理する信号処理部と、
信号を送信するドライバ部と、
信号を受信するレシーバ部を備え、
前記ドライバ部は、常時オンである基本バッファと、個別にオン・オフの制御が可能で基本バッファに並列に接続された少なくとも１つの制御バッファを有し、該基本バッファの出力インピーダンスは、前記伝送線路の特性インピーダンスより高く設定されていることを特徴とする情報処理装置。【００４８】
（付記７）
前記制御バッファの出力インピーダンスは、伝送線路の特性インピーダンスより低く設定されていることを特徴とする付記６に記載の情報処理装置。【００４９】
（付記８）
前記レシーバ部は、伝送線路の特性インピーダンスより高い終端抵抗を有することを特徴とする付記６又は７に記載の情報処理装置。【００５０】
（付記９）
前記ドライバ部は、入力信号を遅延させて遅延信号を得る遅延回路部と、
前記入力信号と前記遅延信号とを比較して前記バッファの制御信号を得る制御回路とを備え、
該得られた制御信号に基づいて、前記制御バッファを制御することを特徴とする付記６〜８のいずれか１項に記載の情報処理装置。【００５１】
（付記１０）
前記ドライバ部は、
少なくとも２つの制御バッファと、
入力信号を１サイクル遅延させて第１の遅延信号を得る遅延回路部と、
入力信号を２サイクル遅延させて第２の遅延信号を得る遅延回路部と、
前記入力信号と前記第１の遅延信号とを比較して前記制御バッファを制御する第１の制御信号を得る第１の制御回路と、
前記入力信号と前記第２の遅延信号とを比較して前記制御バッファを制御する第２の制御信号を得る第２の制御回路とを備え、
前記第１の制御信号に基づいて、ある制御バッファを制御し、前記第１及び第２の制御信号に基づいて、他の制御バッファを制御することを特徴とする付記９に記載の情報処理装置。【００５２】
（付記１１）
常時オンである基本バッファと、個別にオン・オフの制御が可能で基本バッファに並列に接続された少なくとも１つの制御バッファを有するドライバ回路と、前記ドライバ回路の出力信号を伝送線路を介して受信するレシーバ回路間の伝送方法であって、
前記基本バッファの出力インピーダンスを、前記ドライバ回路の出力信号を伝送する伝送線路の特性インピーダンスより高く設定し、
前記ドライバ回路への入力信号を遅延させて遅延信号を生成し、
前記入力信号と前記遅延信号とを比較し、
該比較結果に応じて、前記制御バッファを制御し、
前記ドライバ回路の出力信号を生成して、前記レシーバ回路へ伝送することを特徴とする伝送方法。【００５３】
（付記１２）
前記制御バッファの出力インピーダンスは、伝送線路の特性インピーダンスより低く設定されていることを特徴とする付記１０に記載の伝送方法。【００５４】
（付記１３）
前記レシーバ部は、伝送線路の特性インピーダンスより高い終端抵抗を有することを特徴とする付記１０又は１１に記載の伝送方法。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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