(57)【特許請求の範囲】
【請求項１】
多値ロジック用の信号処理回路であって、
入力および出力と、
前記入力を前記出力に結合し、第１組の固有入力信号の第１の出力信号を導く第１の末端分岐と、
前記入力を前記出力に結合し、第２組の固有入力信号の第２の出力信号を導く第２の末端分岐と、
前記入力を前記出力に結合し、スイッチを２つのみ有し、第３組の固有入力信号の第３の出力信号を導く中間分岐とを含み、
論理関数が多値論理信号処理に用いられる信号処理回路。
【請求項２】
多値ロジック用の信号処理回路の少なくとも１つの分岐のバックバイアスを防ぐ追加段をさらに含む請求項１に記載の多値ロジック用の信号処理回路。
【請求項３】
多値ロジック用の信号処理回路であって、
第１および第２の入力と、
出力と、
スイッチを２つのみ有する中間分岐を有し、前記第１と第２の入力を前記出力に結合する第１の合成分岐と、
第１組の固有入力信号の第１の出力信号を導く合成分岐と、
前記第１と第２の入力を前記出力に結合し、第２組の固有入力信号の第２の出力信号を導く第２の合成分岐とを含み、
論理関数が多値論理信号処理に用いられる多値ロジック用の信号処理回路。
【請求項４】
前記第１の合成分岐が、さらに、
前記第１の合成分岐の少なくとも１つのスイッチのバックバイアスを防ぐ追加段をさらに含む請求項３に記載の多値ロジック用の信号処理回路。
【請求項５】
第１のスイッチであって、第１のソース電圧に結合され、第１のスイッチ入力と第１のスイッチ出力を有し、前記第１のスイッチに印加された入力信号電圧が第１のしきい値電圧だけ前記第１のソース電圧と十分に異なるときに、前記第１のスイッチ出力に前記第１の電源電圧を送る第１のスイッチと、
第２のスイッチであって、前記第１のスイッチに結合され、第２のソース電圧に結合され、前記第１のスイッチ出力に結合された前記第１の入力と第２のスイッチ出力を有し、前記第２のスイッチ出力に印加される前記入力信号電圧が、第２のしきい値電圧だけ第２のソース電圧と十分に異なるときに前記第２のスイッチ出力に前記第２のソース電圧を送る第２のスイッチと、
情報信号処理回路が、前記入力信号電圧に応じて、前記第１のスイッチと、前記第１のスイッチによって必要とされる前記第１のしきい値電圧と、前記第２のスイッチと、前記第２のスイッチによって必要とされる前記第２のしきい値電圧の適切な選択によって、前記第１のソース電圧または前記第２のソース電圧の伝送を制御し、これにより多値論理回路を実現する情報信号処理回路。
【請求項６】
前記第１のソース電圧と前記第１のしきい値電圧を加えたものが、前記第２のソース電圧と前記第２のしきい値電圧を加えたものとオーバーラップする請求項５に記載の多値ロジック用の情報信号処理回路。
【請求項７】
前記第１のスイッチが、ＮチャネルＦＥＴを含む請求項５に記載の多値ロジック用の情報信号処理回路。
【請求項８】
前記第２のスイッチがＰチャネルＦＥＴを含む請求項５に記載の多値ロジック用の情報信号処理回路。
【請求項９】
多値ロジック用の情報信号処理回路であって、
第１のＮチャネルＦＥＴスイッチであって、第１のソース電圧に結合され、第１のスイッチ入力と第２のスイッチ出力を有し、前記第１のスイッチ入力に印加される入力信号電圧が、第１のしきい値電圧だけ前記第１のソース電圧と十分に異なるときに、前記第１のスイッチ出力に前記第１のソース電圧を送る第１のスイッチと、
第２のＰチャネルＦＥＴスイッチであって、第２のソース電圧に結合され、前記第１のスイッチ入力に結合された第２のスイッチ入力と、前記第１のスイッチ出力に結合された第２のスイッチ出力とを有し、前記第２のスイッチ入力に印加された前記入力信号電圧が、第２のしきい値電圧だけ前記第２のソース電圧と十分に異なるときに前記第２のスイッチ出力に前記第２のソース電圧を送る第２のスイッチとを含み、
前記第１のソース電圧と第１のしきい値電圧を加えたものが、前記第２のソース電圧と前記第２のしきい値電圧を加えたものとオーバーラップし、
情報信号処理回路が、前記入力信号電圧に応じて、前記第１のスイッチと、前記第１のスイッチに必要とされる前記第１のしきい値電圧と、前記第２のスイッチと、前記第２のスイッチによって必要とされる前記第２のしきい値電圧との適切な選択により、前記第１のソース電圧と前記第２のソース電圧のいずれかの伝送を制御し、これにより多値論理回路を実現する情報信号処理回路。
【請求項１０】
３つ以上のレベルを有する信号を処理するための多値論理信号処理回路であって、
第１の入力と、
出力と、
前記第１の入力と前記出力に結合され、前記第１の入力から伝えられる第１の論理レベルの入力信号に応じて第１の出力信号を送る第１の末端分岐と、
前記第１の入力と前記出力に結合され、前記第１の入力から伝えられた第２の論理レベルの入力信号に応じて第２の出力信号を送る第２の末端分岐と、
前記第１の入力と前記出力に結合され、スイッチを２つのみ有し、前記第１の入力から伝えられた第３の論理レベルの入力信号に応じて第３の出力信号を送る第１の中間分岐と、を含み、
前記第１の末端分岐が、前記第１の入力が前記第２の論理レベル信号を伝えるときに前記第１の出力信号を伝送せず、
前記第２の末端分岐が、前記第１の入力が前記第１の論理レベル信号を伝えるときに前記第２の出力信号を伝送せず、
信号処理回路が、前記出力信号を制御する入力信号に関する論理演算を実行する多値論理信号処理回路。
【請求項１１】
前記第１の末端分岐が、ＰチャネルディプレッションモードＦＥＴを含み、それにより前記第１の末端分岐が、前記第１の論理レベル信号に応じて前記第１の出力信号を送り、前記第１の論理レベルが、前記第１の出力信号とゲートしきい値を加えたものよりも低い請求項１０に記載の多値論理信号処理回路。
【請求項１２】
前記第１の末端分岐が、ＰチャネルエンハンスメントモードＦＥＴを含み、それにより前記第１の末端分岐が、前記第１の論理レベル信号に応じて前記第１の出力信号を送り、前記第１の論理レベルが、前記第１の出力信号からゲートしきい値を引いたものよりも低い請求項１０に記載の多値論理信号処理回路。
【請求項１３】
前記第２の末端分岐が、ＮチャネルディプレッションモードＦＥＴを含み、それにより前記第２の末端分岐が、前記第２の論理レベル信号に応じて前記第２の出力信号を送り、前記第２の論理レベルが、前記第２の出力信号からゲートしきい値を引いたものよりも高い請求項１０に記載の多値論理信号処理回路。
【請求項１４】
前記第２の末端分岐が、ＮチャネルエンハンスメントモードＦＥＴを含み、それにより前記第２の末端分岐が、前記第２の論理レベル信号に応じて前記第２の出力信号を送り、前記第２の論理レベルが、前記第２の出力信号とゲートしきい値を加えたものよりも高い請求項１０に記載の多値論理信号処理回路。
【請求項１５】
ゲート、ソースおよびドレインを有し、前記第１の中間分岐が前記第３の出力信号を送らない上側の値を定義する前記第１の中間ＦＥＴと、
ゲート、ソースおよびドレインを有し、前記第１の中間分岐が前記第３の出力信号を送らない下側の値を定義する前記第２の中間ＦＥＴと、
前記第２の中間ＦＥＴの前記第１の入力と前記ゲートに結合された前記第１の中間ＦＥＴゲートと、
前記第２の中間ＦＥＴの前記ソースに結合された前記第１の中間ＦＥＴドレインと、
前記出力に結合された前記第２の中間ＦＥＴドレインと、
を含む請求項１０に記載の多値論理信号処理回路。
【請求項１６】
前記第１の中間ＦＥＴが、ＰチャネルディプレッションモードＩＧＦＥＴであり、
前記第２の中間ＦＥＴが、ＮチャネルエンハンスメントモードＩＧＦＥＴである請求項１５に記載の多値論理信号処理回路。
【請求項１７】
前記第１の中間ＦＥＴが、ＰチャネルエンハンスメントモードＩＧＰＥＴであり、
前記第２の中間ＦＥＴが、ＮチャネルディプレッションモードＩＧＦＥＴである請求項１５に記載の多値論理信号処理回路。
【請求項１８】
前記第１の中間ＦＥＴが、ＰチャネルディプレッションモードＩＧＰＥＴであり、
前記第２の中間ＦＥＴが、ＮチャネルディプレッションモードＩＧＦＥＴである請求項１５に記載の多値論理信号処理回路。
【請求項１９】
前記第１の末端分岐が、単一のＦＥＴを含む請求項１０に記載の多値論理信号処理回路。
【請求項２０】
前記第２の末端分岐が、単一のＦＥＴを含む請求項１０に記載の多値論理信号処理回路。
【請求項２１】
第２の入力と、
前記第２の入力と前記出力に結合され、前記第２の入力から伝えられた論理レベル信号に応じて第４の出力信号を送る第３の末端分岐と、
前記第２の入力と前記出力に結合され、前記第２の入力から伝えられた論理レベル信号に応じて第５の出力信号を送る前記第４の末端分岐とを含み、
前記第１と第２の入力から伝えられた入力信号に関して多値論理演算を実行することができる請求項１０に記載の多値論理信号処理回路。
【請求項２２】
前記第２の入力と前記出力に結合され、前記第２の入力から伝えられた論理レベル信号に応じて第６の出力信号を送る第２の中間分岐と、
をさらに含む請求項２１に記載の多値論理信号処理回路。
【請求項２３】
前記第２の中間分岐が、複数のＩＧＦＥＴ対を含み、各ＩＧＦＥＴ対が、前記ＩＧＦＥＴ対のそれぞれが信号を送る入力信号の固有バンドを定義する請求項２２に記載の多値論理信号処理回路。
【請求項２４】
多値論理信号処理回路の少なくとも１つの分岐のバックバイアスを防ぐ追加段をさらに含む請求項２３に記載の多値論理信号処理回路。
【請求項２５】
３つの以上のレベルを有する信号を処理するための多値論理信号処理回路であって、
第１の入力と、
第２の入力と、
出力と、
前記第１の入力と前記出力に結合され、前記第１の入力から伝えれた第１の論理レベルの入力信号に応じて第１の出力信号を送る第１の末端分岐と、
前記第１の入力と前記出力に結合され、前記第１の入力から伝えれた第２の論理レベルの入力信号に応じて第２の出力信号を送る第２の末端分岐と、
前記第２の入力と前記出力に結合され、前記第２の入力から送られた第３の論理レベルの入力信号に応じて第３の出力信号を送る第３の末端分岐と、
前記第２の入力と前記出力に結合され、前記第２の入力から送られた第４の論理レベルの入力信号に応じて第４の出力信号を送る第４の末端分岐とを含み、
前記第１と第３の末端分岐が、第１の合成出力信号を送ることができる第１の合成分岐を構成し、
前記第２と第４の末端分岐が、第２の合成出力信号を送ることができる第２の合成分岐を構成し、
前記第１と第３の論理レベル信号がそれぞれ、前記第１と第２の入力から伝えられたときに、前記第１の合成分岐だけが第１の合成出力信号を送り、
前記第２と第４の論理レベル信号がそれぞれ、前記第１と第２の入力から伝えられたときに、前記第２の合成分岐だけが前記第２の合成出力信号を送り、
固有の第１と第２の入力ロジック信号に応答して固有出力信号を提供する多値論理回路を提供する多値論理信号処理回路。
【請求項２６】
３つ以上のレベルを有する信号を処理するための多値論理信号処理回路であって、多値論理信号処理回路が、ＣＧＯＲ、ＣＧＡＮＤ、ＣＥＱ、ＣＳＩＧＭＡ、ＧＯＲ、ＧＡＮＤ、ＥＱ、ＳＩＧＭＡ、およびＸＧＯＲからなるグループから選択される請求項２５に記載の多値論理信号処理回路。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、情報の生成、記憶、伝送に使用する電子回路、より詳しくは、そのような情報を所望のデジタル数系、特に３進法(３に基く)で表わし、多値論理回路に供給することによって情報の生成、記録、伝送を行う電子回路に関する。
【０００２】
（背景技術）
コンピュータ、特にパーソナルコンピュータは今や極めて一般的なものとなった。その開発経緯や構成については、十分な資料があるため、教本、論文、その他の文献から容易に知ることができる。以下に、本発明の背景を簡単に説明する。
【０００３】
トランジスタとチップ型マイクロ回路の出現以来、情報の電子化がさかんに行われている。この情報の電子的表示は非常に有益である。なぜなら、電子化により、情報をその伝達に用いる個々の特定物に結び付ける必要がなくなるからである(特定の媒体には結び付けられるかもしれないが)。例えば、本は情報を、各ページに物理的に付着させた活字の単語として記録しており、本の中の単語は、１冊の本から別の本に容易に移動したり、コピーすることができない。これに対し、コンピュータをはじめとする電子データ機器(ここでは、総称して「コンピュータ」という)は情報を電圧として記録するもので、これはごく短時間で、簡単に別のコンピュータへ複写あるいは伝送できる。
【０００４】
さらに、コンピュータはやはり電子的に記録される命令によって、そこに記録されたデータや情報を操作することが可能である。これらの一連の命令は、特定の指示セットを実行するために作られた「コンピュータプログラム」であり、同一あるいは異なるデータや情報のまとまりについて、簡単に繰り返し使用できる。ここ１５年ほどで、コンピュータプログラムのフレキシビリティとパワーは増大し、長さ数百万バイト(数メガバイト)を超える既製プログラムが一般化しているほか、ある環境(仮想現実など)における移動物体のグラフィクスによる表現がますます実現されるほどまでに至っている。
【０００５】
今日のコンピュータにおける最大の利点のひとつは、その動作速度である。既製のコンピュータは２００メガヘルツ(MHz)を上回る速度で動作し、１秒間で何百万もの命令を実行することができる。時間の経過とともに、動作速度は容易に、しかも低価格でさらに向上している。現代のコンピュータは、よりパワフルでフレキシブルなソフトウェアによってハードウェアの高い性能が求められるにつれ、一層こうした速さを必要とする。究極的には、コンピュータの動作速度は個々の回路の応答時間と、ひとつのユニットスペースにそれ以上回路を追加できないという回路密度限界によって決定する。回路の応答時間が短く、回路密度が高いほど、高性能で高速のコンピュータとなる。しかしながら、現時点で回路の応答時間と密度を改善するには限界があり、こうした限界が、コンピュータの有用性と速度をさらに向上させる上での障害となっている。
【０００６】
情報を記録、伝送、処理する電圧を使用、操作するために、コンピュータは論理回路を所定の方式で使用する。現在、ほとんどの論理回路が２進法に基いて情報の伝送、処理を行っている。その理由はおそらく歴史的なものであり、初期のトランジスタ化された論理回路が「オンオフ」型のデータ記憶に基いていたからであろう。言い換えれば、「オン」状態つまり電圧がかかっている状態はひとつの値(１)、「オフ」状態つまり電圧がかかっていない状態は別の値(０)で表わした。過去において、２値論理を合成する回路を製造するために用いられていた論理回路構造には、ＥＣＬ、ＴＴＬ、ＤＴＬ、ＲＴＬ、ＮＭＯＳ、ＰＭＯＳ、ＣＯＳ−ＭＯＳまたはＣＭＯＳなどがある。
【０００７】
２進回路にこだわりながら、コンピュータ業界はトランジスタの基本的な動作状態を開発した。トランジスタは、トランジタを通じて電圧と電流を伝達するか、あるいはその伝達を防止するかのいずれかにより、２つの基本的状態で動作する。しかし、２進回路に執着するあまり、コンピュータ業界はコンピュータの速度と有用性に不必要な限定を与えてしまった。
【０００８】
２値論理は、これが情報をデジタル表示できる最低限の密度で、最も巧妙な方法であるため、コンピュータの動作速度を制限している。どの桁でも１０個の数字のいずれかをあらわすことができる一般的な１０進法による数系と異なり、２進法はすべての桁で２つの数字のうち一方しか使えない。たとえば、百という数の場合、１０進法では"１００"の３桁であるのに対し、２進法で百を表わすと"１１００１００"(２6＋２5＋２2＝６４＋３２＋４)となる。２進法で"１００"は４を意味する。１０進法では３桁で済むものが、２進法では７桁も必要となり、桁数は２倍以上になってしまう。
【０００９】
１０を基本とする数系は現代生活では便利であるが、過去においては別のシステムも使用された。古代シュメールとバビロンでは６０に基く数系を、マヤ族は２０に基く数系が採用されていた。人にとって便利な数系の基本が、かならずしもコンピュータにとって便利な数系とはかぎらない。機械的、構造的制約には、どの数系が最も便利かが関わってくる。残念ながら、２進法に基く論理回路を用いたのでは、現代コンピュータに最も利点の多い数系を取り入れ、使用することができない。
【００１０】
上述のように、２値論理回路にはより多くの物理的スペースが必要であり、したがって必然的に動作速度は最適値以下となる。そこで、最適な数系、たとえば３，４または５などの数字に基く数系で動作するコンピュータ論理回路を提供し、論理動作をより高速化、より効率化できれば極めて有益である。このような最適な数系は、コンピュータ(または関係のある回路)の用途によって異なる。
【００１１】
過去において、２進法以外の数系に基いて情報を表わす論理システムを直接合成できる回路はほとんどなかった。あるとすれば主に３進法(３の数に基く)で、受動的に搭載され、コンピュータ用としてのその究極的な有用性を得るには至っていない。また、これらの回路の多くは、２個か３個の２値入力を使って１桁だけのｎ値出力を作る、あるいはその逆(ｎは所望の数)とする単なる変換機構にすぎない。こうしたトランジスタは２より大きい数系によって情報を表わす上で、本来的に存在する能力を使用していないだけでなく、これらを体系的かつ効率的に使用して、２以外の数に基く論理システムを利用したコンピュータを構成することができない。
【００１２】
変換回路は機能的ではあるものの、コストとサイズの上で大きな制約が生じる。また、拒否された２進法による、および/またはｎ値の状態を検出し、排除することで、さらにコスト、サイズが増大する。
【００１３】
最近、インテルコーポレーションは、2つより多くの状態を使った記憶素子を備えたフラッシュメモリを実現したと発表し、多値論理回路の商品化の可能性が示された。
【００１４】
ＳＵＳ−ＬＯＣの発明者は、３進データシステムで使用する３つの信号レベルを発生するための三安定マルチバイブレータについて、すでに特許を取得した。１９９１年２月５日にOlsonに発行された当該米国特許第４，９９０，７９６号を本願に引用して援用する。この三安定マルチバイブレータは、その信号に関する目標を達成するために、エンハンスメントモードの絶縁ゲート電界効果トランジスタ(ＩＧＦＥＴ)と抵抗性素子のみを用いており、ディプリーションモードのIGFETは使用していない。このようなディプリーションモードのＩＧＦＥＴは一般市場においてあまり出回っていないようであり、現在の回路デザインではあまり使われていない。
【００１５】
この技術に関係のある文献を以下に挙げる。
第５，５７２，６２９号、発明者：Choi、発行日：１９９６年１１月５日、名称：高性能ファジー論理処理法
第５，５６３，５３０号、Frazier et al.、１９９６年１０月８日、多機能共鳴トンネル論理ゲートと２値および多値論理実行法
第５，５５９，７３４号、Saito、１９９６年９月２４日、複数電圧メモリ
第５，５４８，５４９号、Ong、１９９６年８月２０日、電気的にプログラム可能なリードオンリメモリアレイにおけるしきい電圧分散の改善されたプログラミング方法とその装置
第５，５３９，３９３号、Brandestini、１９９６年５月２１日、１トラックにつき複数のセンサを有する絶対デジタルポジションエンコーダ
５，５１２，８６４号、Seabaugh et al.、１９９６年４月３０日、多値論理/メモリ用結合量子ウェル電界効果共振トンネルトランジスタ
第５，４６９，１６３号、Taddiken、１９９５年１１月２１日、正数レンジ4ベース2 ２進数変換用多元共振トンネル回路
第５，４６３，３４１号、Karasawa、１９９５年１０月３１日、電子多値レジスタ
第５，３９８，３２７号、Yoshida、１９９５年３月１４日、２値/N値変換ユニットを含む中央処理ユニット
第５，１２８，８９４号、Lin、１９９２年７月７日、共振トンネルダイオードを用いた多値メモリセル
第４，７３７，６６３号、Varadarajan、１９８８年４月１２日、３準位エミッタ連結論理回路および４準位電流モード論理回路の電流源構成
第４，７１６，４７１号、Yokomizo、１９８７年１２月２９日、データ復号装置
第４，７０４，５４４号、Horwitz、１９８７年１１月３日、相補型電流ミラー論理
第４，１０９，１０１号、Mitani、１９７８年８月２２日、２n進法コードシーケンスと２n+１相キャリアパルスシーケンスの相関変換
第４，１０７，５４９号、Moufah、１９７８年８月１５日、CMOS集積回路を有する３進論理回路
第３，６６３，８３７号、Epstein et al.、１９７２年５月１６日、デジタルコンピュータ用三安定状態回路
また、１９９６年５月２９−３１日にスペインのサンチャゴデコンポステラで開催された「多値論理に関する第２６回国際シンポジウム」会報がある。
【００１６】
（発明の開示）
本発明は、いかなるデジタル数系でも情報を表わすことのできる回路デザインを示すものである。さらに、本発明によれば、そのような数系における2つ以上の入力について、論理関数(ブール論理関数を含む)を実行することができ、現在利用可能な技術を用いて多値論理を実現できる自立的で安定した回路構成を紹介する。これほど幅広い有用性を実現した回路デザインは、ほかになかったと考える。
【００１７】
ＳＵＳ−ＬＯＣ(SUpplementary Symmetrical Logic Circuit (補完対称論理回路構成)と略されるこの回路デザインは、現在入手可能な回路素子を使って、あらゆる桁数(ｎ)の、あらゆる数(基数,ｒ)に基く論理回路を構成する。したがって、何数進の論理回路でも構成でき、またこのような論理回路は何個の入力でも受けることができる。こうした多値論理回路により、特定のアプリケーションにとって最も都合の良い数系で動作するデジタルコンピュータを構成することが可能となる。
【００１８】
一般的な情報処理に好んで用いられる数系は現在のところ３進法(３を基本とする)であり、これはより高基数の数系を使うことによる高速化と、そのような論理回路では多くのトランジスタが必要になることに伴う負担とのバランスをとることができると考えられている。３進法つまり基数３の論理システムは、デジタルコンピュータ用の最適な論理システムとされているが、このような最適化には、自然対数の根である超越数ｅ(２．７１８２８１８．．．)に基く論理システムを有する理想的コンピュータも含まれるようである。コンピュータは現在のところ別個の数字で動作しなければならないため、３進法論理システムは個別形状でこの最適基数に近づく。
【００１９】
２値だけの電圧を使用する２進法回路と異なり、本発明は何種類の電圧でも利用できる。ＰチャンネルおよびＮチャンネルディプリーションモードトランジスタならびにＰチャンネル、Ｎチャンネルエンハンスメントモードトランジスタを組み合わせ、本発明による回路を通じた信号の流れや伝播を制御する。トランジスタのゲートしきい電圧(ＶGSon, ＶGSoffおよび/またはＶGS(TH)）は、このゲートしきい電圧を有するトランジスタが、適正な入力電圧に反応してのみオンまたはオフになるよう特に選択されている。個々のトランジスタによってゲートしきい値が異なるため、また特定のしきい電圧で一部のトランジスタはオンとなり、別のトランジスタはオフとなることから、回路内の信号制御は製造中に特に操作することができる。これは、過去における２進法その他では不可能であった。２進法論理では、1つまたは2つのしきい電圧しか使用せず、そのしきい電圧はトランジスタをオンにするためだけのものである。
【００２０】
ＳＵＳ−ＬＯＣにおいて、トランジスタの特徴から、適正な合成を確実にするため、特に適正な信号応答と特定の論理関数の合成を確実に行うために、しばしば追加の回路が必要となる。このような追加の回路には、特定の状況におけるトランジスタの逆バイアスを防止するための別の「ステージ」が含まれる場合がある。
【００２１】
主に、ＦＥＴのソースおよびドレイン電極は、これに印加される電圧の大きさによって決定される。ＮチャンネルＦＥＴの場合、より負性の電極がソースと定義され、Ｐチャンネルのソース電極はより正性である。複数のＦＥＴの「ドレイン」が1つの出力端子に接続されるため、分岐からの出力電圧が別の分岐にあるＦＥＴの「ソース」を変化させる場合に、「逆バイアス」が発生することがある。回路にステージを追加することで、「逆バイアス」が回路全体の応答に影響を及ぼすことが防止され、正しい出力値が保護される。
【００２２】
こうした逆バイアスに反応しないトランジスタあるいはこれと同様な回路素子が実現すれば、上記のような追加回路は不要となり、後に紹介するような、より簡潔なデザインが可能となる。
【００２３】
もっとも精巧な形態のＳＵＳ−ＬＯＣ回路とするならば、入力信号の各組み合わせについて1つの回路分岐を設置する。しかし、必要な単独回路素子数を減らすために、同じ出力信号を供給する分岐を組み合わせることがしばしば可能となる。
【００２４】
本発明によるＳＵＳ−ＬＯＣの構成を以下により詳しく説明し、その中でトランジスタとそのしきい電圧の選択方法を示す。
【００２５】
（発明を実施するための最良の形態）
以下に、多値論理回路構造とその作製方法を述べる。ここで開示する補完対称論理回路構造(ＳＵＳ−ＬＯＣ)は、2より大きい基数の１００％アクティブな論理回路を設計、製造するためのものである。ＳＵＳ−ＬＯＣ構造によれば、基数rを１より大きい整数、ｎを０より大きい整数とする、ｎ桁のあらゆるｒ値論理関数ならびに、逐次およびクロック逐次論理回路に必要な素子が実現できる。
【００２６】
米国特許商標局文書開示プログラムの下で過去に開示されたものを本願に引用して援用する。１９９８年５月２９日に出願された米国特許出願第０９/０８６，８６９は本願に引用して援用するが、この特許出願あるいはこれに関するすべての出願の機密性に関する権利は放棄しない。以下に用いる記号と用語は、多値論理回路とSUS-LOC構造の今後の開発により、変更される可能性がある。
【００２７】
過去５０年間に開発された論理回路構成は、ほとんど例外なく2値論理の合成ばかりであり、例えば、トランジスタ−トランジスタロジック(ＴＴＬ)、ＰおよびＮチャンネル金属酸化膜半導体(ＰＭＯＳとＮＭＯＳ)、相補型対象金属酸化膜半導体(もともとはＣＯＳ−ＭＯＳ、現在はＣＭＯＳ)などがある。
【００２８】
２値以外の論理関数の合成をサポートする論理構成がこれまでに開発されなかった理由の多くは憶測の域を出ないが、２値論理に対する執着、より高基数の導入はあまりにも複雑またはコスト高であるとの仮定、そして過去における２進法の成功などが考えられる。
【００２９】
推測ではない理由が２つある。第一に、中間論理レベルの費用効率の高い作製、検出方法がこれまでになかったこと、第二に、論理機能の合成が可能な回路が実現する前(特に、１００％アクティブなもの)、回路の設計と作製に使用する構造上のルールと定義によって満たさなければならない要件が3つあった。つまり、
１）ｒ個の異なる論理レベルのうちひとつだけを表わす各電源とともに、r個の異なる電源を利用できなければならない。
２）出力論理レベル1つにつき、電源から回路の出力端子まで、1つの制御可能パスまたは分岐がなければならない。
３）入力論理レベル1つ、入力論理レベルの隣接グループ1つ、あるいは入力論理レベルの固有の組合せ1つにつき、制御可能パスまたは分岐が1つだけ、電源から出力端子につながる。
【００３０】
ＳＵＳ−ＬＯＣ構造の設計上の規則と定義は、「補完」により、これら３つすべての要件を満たす。これにより、2値スイッチ(トランジスタなど)だけを使って、ｎ桁のｒ値論理関数を合成できる完全にアクティブな回路を設計し、経済的に製造することができる。
【００３１】
ＳＵＳ−ＬＯＣに基く回路の製造は、１９７０年頃の技術、材料、機器で可能であるが、近年開発された回路テクノロジーは、本発明に関して有利に利用できる。また、本特許における3進論理の優位性は、ＳＵＳ−ＬＯＣ構造を限定するものではなく、汎用コンピュータを最適化した結果であり、より高度で複雑なシステムに安定性を与える単純化された素子を有するという一般的な考え方に則している。
【００３２】
「１位関数」という最も単純なケースでは(下記参照)、「補完」は安定した中間論理/電圧レベルを実現するのに使用されるテクニックである。たとえば、３進補数回路Ｆ２１０の場合、２つの末端論理レベルの各々につき１つのスイッチを使用する。これら２つのスイッチは直列に接続され、２を超える出力論理レベル１つにつき、入力項１つあたりの末端を「補完する」各中間論理レベルの末端と共通の制御信号を共有する。中間論理レベルの２つのスイッチは、中間論理レベルの出力応答を発生する上下入力信号を設定する。
【００３３】
論理合成回路の基数を上げることから得られるいくつかの利点には、たとえば、零入力および力学的電力需要の低減、データの高密度化、演算能力の向上などがある。
【００３４】
ここで開示するＳＵＳ−ＬＯＣ構造では、そのコストの安さ、高信頼性、製造容易性により、絶縁ゲート電界効果トランジスタ(ＩＧＦＥＴ, ＦＥＴ)がスイッチとして選択されている。しかし、同様な特性を有する、たとえば絶縁ゲートバイポーラトランジスタあるいはアナログ光学デバイスなど、いかなるスイッチも使用できる。
【００３５】
各ＦＥＴのチャンネルタイプ、モード、しきい電圧（ＶGS(TH)）は、1つの分岐がオンであると、残りの分岐はすべてオフになるよう設定、選択する。つまり、１つの分岐におけるスイッチはすべて、残り全部の分岐にあるスイッチの少なくとも１つがオフであれば、オンとなる。一位関数(ＯＰＦ)の場合、いずれかの末端分岐がオンであると、もう一方の末端分岐および各中間分岐の少なくとも１つのFETはオフとなる。さらに、中間分岐がオンであると、両端の分岐および残りすべての中間分岐の少なくとも１つのＦＥＴがオフとなる。したがって、いずれか１つの入力について、ひとつの出力のみ供給される。これは、入力がいくつあっても同じである。
【００３６】
基本回路素子: ＩＧＦＥＴＳ
本発明において、ＳＵＳ−ＬＯＣ回路は、絶縁ゲート電界効果トランジスタ(ＩＧＦＥＴ,ＦＥＴ)を使って構成される。ＩＧＦＥＴは当業者に周知であり、ソースＳ、ゲートＧ、ドレインＤを有する。ごく一般的に、ＩＧＦＥＴは、ＩＧＦＥＴに印加されるゲート入力制御電圧に応じて、ソース電圧をドレインに伝達し、またその伝達を阻止する。ソース電圧をドレインに伝達するか伝達しないかは、ソース電圧とゲートあるいは入力電圧の相対電圧によって決まる。特定のＩＧＦＥＴおよびこれについて選択された動作特性により、ゲート入力制御電圧は、ソース電圧より高い場合とこれより低い場合がある。
【００３７】
こうした動作特性を持つＩＧＦＥＴは、ＳＵＳ−ＬＯＣにおける利用に極めて適している。あるいは、制御電圧(または入力)によって、制御電圧より低い、またこれより高いソース電圧を伝達したり、伝達を阻止することのできるその他の手段も、ＩＧＦＥＴの代用となる。光学技術の進歩により、光学的なＩＧＦＥＴ類似体が実現し、ＩＧＦＥＴに化わって使用できるかもしれない。光学的類似体や、「スーパーパス」トランジスタなどの量子デバイスは、ＳＵＳ−ＬＯＣにおいてＩＧＦＥＴが受ける逆バイアスの問題を解決できる可能性がある。「スーパーパス」トランジスタは、X. Deng, T. Hanyu, M. Kameyamaが１９９５年の第２５回多値論理回路国際シンポジウム(ＩＳＭＶＬ)において発表した論文、「多値デジタルシステムのための量子デバイスモデルに基くスーパーパスゲート」で紹介されている。
【００３８】
図１と図２はそれぞれ、ＰチャンネルおよびＮチャンネルのエンハンスメントモードＦＥＴ、図３と図４はそれぞれ、ＰチャンネルおよびＮチャンネルのディプリーションモードＦＥＴを示す。図５は、零近似しきい電圧ＦＥＴを示す。零近似電圧ＦＥＴを除く各ＦＥＴのゲートの横に、"＋Ｖ"または"−Ｖ"と記入し、これがそのＦＥＴのソース電圧に対するしきい電圧ＶGS(TH)の極性と大きさを示している。本特許において、ＶGS(TH)はまたＶGSon、ＶGSoffと表記されることがあり、それぞれエンハンスメントモードとディプリーションモードのFETのスイッチング効果を示す。
【００３９】
エンハンスメントモードのトランジスタの場合(図１、図２)、ゲート入力電圧が、ソース電圧に関するゲートしきい電圧(ＶGSon)を超えると、トランジスタはオフになる。図７ａから７ｆは、これらの反応の特性を図式的に示す。
【００４０】
ＩＧＦＥＴの動作を理解するために、ゲート入力電圧が当初、ソース電圧と同レベルである状況を考えてみる方法がある。ゲートしきい電圧はソース電圧に対して±Ｖとなり、ＦＥＴがどのように構成されているかにより一定である。入力ゲート電圧がソース電圧と等しい場合、一般に、エンハンスメントモードのＩＧＦＥＴはオフに、ディプリーションモードＩＧＦＥＴはオンになる。ゲート入力電圧が増減し、絶対的ゲートしきい電圧(ソース電圧プラスＶGS(TH)またはソース電圧マイナスＶGS(TH))に近づく。絶対ゲートしきい電圧を超えると、ＩＧＦＥＴはその所定の特性に応じて動作する。エンハンスメントモードのＩＧＦＥＴの場合、ＩＧＦＥＴはオンになり、ソース電圧をドレインに伝える。ディプリーションモードＩＧＦＥＴはオフになり、ソース電圧をドレインに伝えない。
【００４１】
図１は、ゲートしきい電圧ＶGSonが−ＶのＰチャンネルエンハンスメントモードトランジスタを示す。ＶGSonは、Pチャンネルエンハンスメントモードトランジスタがオンになる相対的ゲートしきい電圧を示す。相対的電圧は、ゲート入力電圧とソース電圧である。ゲート入力電圧とソース電圧の差が少なくともゲートしきい電圧ＶGSonが−Ｖである場合、Ｐチャンネルエンハンスメントモードトランジスタはオンとなり、ソース電圧はドレインに伝えられる。ゲート電圧とソース電力の差が−Ｖより小さいと、Ｐチャンネルエンハンスメントモードトランジスタはオフとなり、ソースとドレインの間の通電状態はない。本発明はＰチャンネルエンハンスメントモードトランジスタを使い、ゲート入力電圧がソース電圧よりゲートしきい電圧分だけ低い場合に、ソース電圧をドレインに伝える。ゲート電圧とソース電圧の間の相対的ゲートしきい電圧(ＶGSon)は、トランジスタの製造中にそのドーパントレベルおよびその他の特性を換えることによってコントロールされる。こうしたＰチャンネルエンハンスメントモードIGFETの動作特性は、本発明において使用される他のＩＧＦＥＴについても同様である。
【００４２】
図２は、相対的ゲートしきい電圧ＶGSonが＋ＶであるＮチャンネルエンハンスメントモードトランジスタを示す。ゲート入力電圧とソース電圧の差が少なくとも＋Vであると、Ｎチャンネルエンハンスメントモードトランジスタはオンとなり、ソース電圧はドレインに伝えられる。そうでないと、トランジスタがオフとなる。本発明はＮチャンネルエンハンスメントモードトランジスタを使い、ゲート入力電圧がソース電圧より相対的ゲートしきい電圧分だけ高い場合に、ソース電圧をドレインに伝える。
【００４３】
図３は、相対的ゲートしきい電圧ＶGSonが＋ＶであるＰチャンネルディプリーションモードトランジスタを示す。ゲート入力電圧とソース電圧との差が少なくとも＋Ｖであると、Ｐチャンネルディプリーションモードトランジスタはオフとなり、ソースとドレインの間は通電状態とならない。そうでないと、トランジスタはオンとなり、ソースの電圧がドレインに伝えられる。本発明はＰチャンネルディプリーションモードトランジスタを用い、ゲート入力電圧がソース電圧より相対的ゲートしきい電圧分だけ高い場合に、ソース電圧をドレインに伝えないようにしている。
【００４４】
図４は、ゲートしきい電圧ＶGSoffが−ＶのＮチャンネルディプリーションモードトランジスタを示す。ゲート入力電圧とソース電圧との差が少なくともゲートしきい電圧ＶGSoffの−Ｖであると、Ｎチャンネルディプリーションモードトランジスタはオフとなり、ソースとドレインの間は通電状態とならない。ゲート電圧とソース電圧との差が−Ｖより小さいと、Ｎチャンネルディプリーションモードトランジスタはオンとなり、ソース、ドレイン間は通電状態となる。本発明は、Ｎチャンネルディプリーションモードトランジスタを使い、ゲート入力電圧がソース電圧よりゲートしきい電圧分低い場合、ソース電圧がドレインに伝えられないようにしている。
【００４５】
ＰチャンネルＦＥＴはＳＵＳ−ＬＯＣ分岐の上限を定義するのに有益であり、ＮチャンネルＦＥＴはＳＵＳ−ＬＯＣ分岐の下限を定義するのに有益である。ＰチャンネルおよびＮチャンネルＦＥＴにより定義された上限と下限を有する導電幅を選択的に定めることにより、いかなる数系(基数ｒ)の論理回路でも、あらゆる数(ｎ)の入力を設けて設計することができる。
【００４６】
回路記号は一般に、関係のある回路素子を示しているため、本特許明細書に伴う図面はそこに示されるＳＵＳ−ＬＯＣ回路を完全に開示するものとなる。さらに、図面は、多値論理回路に用いる複数の回路やアプリケーションを実現することのできる構造体系として本発明を開示している。
【００４７】
ここに開示するＳＵＳ−ＬＯＣ構造はＦＥＴを使用しているため、入力を静電放電(ＥＳＤ)から保護することが望ましい。図６は、ＥＳＤから入力を保護するひとつの方法を示すが、方法はこれに限られない。
【００４８】
ＳＵＳ−ＬＯＣ回路の最大および最小電源電圧(出力電圧)は、回路の出力要件および/または採用されているスイッチの仕様によって決定するが、論理レベル０と１の適正最低電源電圧はそれぞれ、０．０ボルトと１．５ボルトである。論理レベルが追加されると、それぞれ前の論理レベルプラス論理レベル１の電圧となり、１．５ボルトの論理ステップ電圧(ＬＳＶ)が提供される。デジタルアプリケーションでは、単独の論理レベルを維持することが重要であり、１．５ボルトは容易に達成できる値と思われる。他のＬＳＶ値でも良好な効果が得られるであろう。
【００４９】
ＳＵＳ−ＬＯＣの回路図で用いられている電源指示子は単純に、文字"Ｖ"にその電圧が示す論理レベルを下付きの添え字で表わしたものとなる(例えば、Ｖ１は論理レベル１、Ｖ３はレベル３を示す)。
【００５０】
ＦＥＴの入力インピーダンスが極めて高いため、また各出力電源電圧がｒ種類の論理レベルのうち１つだけを表わしているため、ＳＵＳ−ＬＯＣ回路の論理レベルは結果的にその論理レベルを表わす供給電圧と等しくなる。下記のように、ｒ種類の論理レベルの各々に関する電圧範囲、つまり定義域は、予想可能な関係に従って定められる。
【００５１】
ＰチャンネルＦＥＴのしきい電圧ＶGS(TH)は、そのFETが通電状態となる最高位の入力論理レベル以上の論理レベルのパーセンテージとして選択または作製される。ＮチャンネルＦＥＴのしきい電圧ＶGS(TH)は、そのＦＥＴが通電状態となる最下位の入力論理レベル以下の論理レベルのパーセンテージとなるよう選択または作製される。それぞれについての適正パーセンテージは、論理ステップ電圧(ＬＳＶ)の５５％から７５％の範囲であり、回路が１つの出力論理レベルから別のレベルに切り換わる時に、分岐上でオーバーラップが発生する。このパーセンテージは「オーバーラップパーセンテージ」(ＯＰ)と呼ばれ、デジタルアプリケーションにおいて使用されるあらゆるスイッチについて同じである。アナログアプリケーションでは、ＶGS(TH)および/またはＯＰおよび/またはＬＳＶが可変値であることが必要となる。
【００５２】
ＯＰが推奨どおりに使用された場合、論理レベルの切換え点での電圧が２つの隣接する論理レベルの電圧の中間点であることから、回路の対称性が保持される。出力伝達特性は、切換え動作中に電圧が継続的に出力端子に印加されるため、向上する。各論理レベルについて定義域が定められ、その境界は、中間分岐については上下の切換え点電圧、末端分岐については、切換え点電圧とＶ０またはＶr-1によって定められる。
【００５３】
論理関数または論理合成回路(「論理関数」)を開発する中で、ＦＥＴの各々について、適正または必要なしきい電圧を計算することが必要である。特定のＦＥＴのＶGS(TH)を計算するために、ＦＥＴのチャンネルタイプに応じて、以下の２式から適当なものを選択する。
Ｐチャンネル:  ＶGS(TH)＝Ｖｉ−(ＶＯ−(ＯＰ×ＬＳＶ))および
Ｎチャンネル:  ＶGS(TH)＝Ｖｉ−(ＶＯ＋(ＯＰ×ＬＳＶ))
ただし、
Vｉは、その分岐が反応する入力論理レベル電圧限界(上限または下限の適当なほう)
ＶＯは、出力論理レベル電圧
ＬＳＶは、論理ステップ電圧、
ＯＰは、選択されたオーバーラップパーセンテージ、好ましくは５５％から７５％
を示す。
【００５４】
ＳＵＳ−ＬＯＣ回路の騒音免疫性は、論理レベルの約４５％から、論理レベル定義域、スイッチと電源供給の誤差、ＦＥＴの高いインピーダンスおよびオーバーラップパーセンテージにより複数の論理レベルまでの範囲に及ぶ。一部の関数の出力が、２つ以上の論理レベルの入力変化によって１つの論理レベルを変えるため、ＳＵＳ−ＬＯＣの騒音免疫性は複数の論理レベルにわたることがある。
【００５５】
入力刺激に反応して電源に出力端子を接続したり、電源からこれを切断する回路素子はすべて分岐と呼び、本発明における具体的な素子をより適切に説明し、名付ける。ＳＵＳ−ＬＯＣ構造には、「末端」および「中間」と呼ばれる２種類の分岐と、「複合」と呼ばれる１つの二次的分岐が含まれる。
【００５６】
末端分岐
１位論理関数はすべて、少なくとも２つの末端分岐を必要とする。中間分岐の存在と数は、合成される基数と具体的論理機能で決定される。複合分岐は、論理関数に２つ以上の入力項が必要となる場合、主要分岐の組合せで構成される。２つ以上の入力項を取るこのような論理関数は、多位関数(ＭＰＦ)とも呼ばれる。このタイプの分岐は、以下のように定義される。
【００５７】
末端分岐は１つのＦＥＴで構成され、このＦＥＴはロジックレベルを表わす電源に出力端子を接続し、入力が論理レベルシーケンス０,...ｒ−１のサイクルで供給される場合に、１つまたは連続する入力論理レベルのグループに応答する。
【００５８】
末端分岐を構成するために使用されるＦＥＴは、その分岐の応答入力論理レベル(Ｉ)対出力論理レベル(Ｏ)により左右される。チャンネルタイプ(ＰまたはＮ)とモード、エンハンスメントかディプリーションか(ＥまたはＤ)は以下のとおり。
Ｉ＞Ｏの場合はＮＥを使用する。
Ｉ＜Ｏの場合はＰＥを使用する。
【００５９】
言い換えれば、エンハンスメントモードＦＥＴは、応答入力(Ｉ)が出力(Ｏ)と決して等しくならない場合に使用する、ということである。つまり、ＩがＯと等しい(Ｉ＝Ｏ)場合、ＦＥＴはオンにならない、あるいは出力に通電しない。これは、エンハンスメントモードＦＥＴの特性と一致している。Ｉ＞Ｏの時、Ｎ型エンハンスメントモードＦＥＴを使用し、Ｉ＜Ｏの時、Ｐ型エンハンスメントモードFETを使用する。このような末端分岐を有するＯＰＦの例を図８９のＦ２０１に示す。
【００６０】
ディプリーションモードＦＥＴは、以下の条件がすべて当てはまる場合に、末端分岐において使用できる。
１．出力論理レベルがそのＦＥＴについて０またはｒ−１ではない。
２．出力論理レベルが、２つ以上の連続する入力論理レベルに必要となる。
３．出力が、０またはｒ−1を含む入力論理レベルシーケンスの１要素である。
４．入力の大きさが、正負(＋または−)いずれかの極性で出力論理レベルを超える。
５．出力論理レベルの大きさを別の出力論理レベルが超えることがない。
６．他の末端分岐ＦＥＴがエンハンスメントモードＦＥＴである。
【００６１】
上記６つの条件が当てはまる場合、使用するチャンネルタイプは以下のとおりとなる。
【００６２】
ディプリーションモードＦＥＴが入力論理レベル０と１(あるいは基数に応じて０または＞０)に反応して通電状態になり、その他の出力論理レベルがそのディプリーションモードＦＥＴによって通電するものより大きくない場合、ＰチャンネルディプリーションモードＦＥＴを使用する。この例が図７１のＦ１１０3である。
【００６３】
ディプリーションモードＦＥＴが入力論理レベルｒ−１およびｒ−２(あるいは基数に応じてｒ−１および＜ｒ−１)に反応して通電状態になり、その他の出力論理レベルがディプリーションモードＦＥＴによって通電するものより小さい場合、ＮチャンネルディプリーションモードＦＥＴを使用する。この例が図９８のＦ２１１3である。
【００６４】
ここで述べる規則は、本発明を実際に使用するための確実で信頼できる指示や用語を提供するためのものである。
【００６５】
中間分岐
中間分岐は２つのＦＥＴで構成され、これらは直列に接続されて、末端分岐によって通電される論理レベル間の１つの論理レベルを代表する電源に出力端子を接続し、入力が論理レベルシーケンス０,...ｒ−１のサイクルで供給されると、１つまたは連続するグループの入力論理レベルに反応する。
【００６６】
中間分岐を構成するには、３通りのＦＥＴの組み合わせが考えられる。具体的なＦＥＴの組合せは、応答する入力論理レベル(Ｉ)対分岐の出力論理レベル(Ｏ)によって異なる。チャンネルタイプＰまたはＮおよびモード、エンハンスメントまたはディプリーション（ＥまたはＤ）の組合せは以下のとおり:
Ｏ＞Ｉの場合、ＰＥおよびＮＤを使用する。
Ｏ∈Ｉの場合、ＰＤおよびＮＤを使用する。
Ｏ＜Ｉの場合、ＰＤおよびＮＥを使用する。
ただし、ＰＥはＰチャンネルエンハンスメントモード、
ＮＥはＮチャンネルエンハンスメントモード、
ＰＤはＰチャンネルディプリーションモード、
ＮＤはＮチャンネルディプリーションモードＦＥＴ
を示す。
【００６７】
例として、図１１０に示す５進(基数５)ベース１補数回路に、これらすべての組合せが含まれる。
【００６８】
これら３つのＦＥＴの組合せは、両方のＦＥＴが通電状態となるウィンドウまたはバンドギャップを定義する。出力論理レベル０以下の応答入力Ｉについて伝導帯が発生する場合、ＰＥとＮＤを使用する。Ｏの伝導帯については、ＰＤとＮＤを、Ｏ以上の伝導帯については、ＰＤとＮＥを使用する。
【００６９】
複合分岐
複合分岐は、それが発生する多位論理関数による必要性に応じて、直列、並列または直並列接続されて通電状態になる末端および/または中間分岐の組合せである。このような複合分岐は、多位関数において発生し、１位関数では存在しない。たとえば、図８の回路、ＣＧＯＲ３と図９の回路、ＣＧＡＮＤ３はそれぞれ３つの複合分岐を持ち、図１０の回路ＣＥＱ３は５つの複合分岐を持つ。
【００７０】
分岐の通電状態または非通電状態の入力論理レベルと出力論理レベルの関係が、その分岐を構成するＦＥＴのモードとチャンネルタイプを決定する。
【００７１】
逆バイアス
ＦＥＴはソース電極とドレイン電極の間に、双方向電流を発生させる。ＰチャンネルＦＥＴの場合、正性の電極がソースとなる。ＮチャンネルＦＥＴの場合、負性の電極がソースとなる。そこに印加される電圧の極性および/または大きさによって決定されるソース電極とドレイン電極により、１位関数と多位関数のどちらにとっても、「逆バイアス」を防止する追加の回路が必要となる場合がしばしばある。１位関数の場合、追加される回路「ステージ」は、適正な回路出力の達成に使用される。多位関数の場合、追加される１位関数(ＯＰＦ)を１つ以上の入力について使用しと、そのオン状態とオフ状態の両方において、分岐の適正な入力レベルから出力論理レベルへの応答を確保することができる。
【００７２】
出力論理レベルが入力論理レベルの反対方向に変化すると、追加ステージ、つまりＯＰＦは不要である。例えば、入力の増加とともに出力が減少すると(補数回路などについて)、追加回路は不要である。しかし、出力論理レベルが入力論理レベルに対して反対方向ではなく、同じ方向またはランダムに変化する場合、追加ステージつまりＯＰＦが必要となる。１つ以上の分岐または回路素子が同じ追加ステージを必要とする場合があるため、そのステージまたはＯＰＦの出力および/または入力は、必要に応じて前方に供給することができる。
【００７３】
２進論理の当業者は主に２進インバータ、ＮＯＲ、ＮＡＮＤ、ＸＯＲ論理関数に関わっているため、特に興味を引く同様の３進論理関数について以下に説明する。しかし、他のｒ進関数の構成と実行もまた実現可能で有用であろう。こうした回路のうち特定のものは、２進法では実現できなかった利点と信号処理能力を提供する。一般に、ＳＵＳ−ＬＯＣではいかなる基数(ｒ１,ｒ２,...ｒｎ)をどのようにでも組合せることができる。さらに、２つ以上の入力を持つ、基数が複数の入力もまた本発明の範囲内である。基本的関数回路は、１つ以上の入力を有する回路において、１つの基数ｒを用いる。
【００７４】
ｒ値ＳＵＳ−ＬＯＣ回路の開発は、４つのステップからなる手順で行われる。これらのステップを以下に説明する。
【００７５】
ステップ１:
回路のパラメータを以下によって定義する。
Ａ．関数の１つまたは複数の基数を決定する。
Ｂ．論理レベル電圧と論理ステップ電圧(ＬＳＶ)を決定または選択する。
Ｃ．オーバーラップパーセンテージ(ＯＰ)を決定または選択する。
【００７６】
ステップ２:
これから展開する関数のカルノー図を作成する。これは、２進論理関数の展開において通常の技術を有する者にとって、公知の手順である。唯一の違いは、この図が一般に、作図の対象となる特定の論理関数により、関数の基数が２より大きい場合に１より大きい数値を含む点である。
【００７７】
ステップ３:
ステップ２で作成したカルノー図から、入力項(単数または複数)の論理レベルと出力論理レベルとの論理的関係をリストアップする。このステップは、２進論理関数の展開において通常の技術を有する者にとって、公知のものである。しかしながら、基数が２より大きい場合、１つの入力は複数桁の２進関数の関係特性を得るが、この関係特性には、等しい、より大きい、等しいまたはより大きい、これらの関数の逆数、およびその置換がある。
【００７８】
ＳＵＳ−ＬＯＣ論理合成の最も原始的レベルでは、単純な相等性より複雑な関係演算が行われるため、ステップ３の実行中は、こうしたすでにわかっている関係演算子をできるかぎり用い、最大の回路効率を確保すべきである。
【００７９】
ステップ４:
ステップ１,２,３から得た情報をもとに、回路を設計する。
【００８０】
これらのステップの実行例を以下に説明する。
【００８１】
以下のパラメータ(しきい電圧と論理レベル電圧を計算しやすい値とした)を使用して、下記の３進回路を作製する。
Ｖ2＝５．０ボルト
Ｖ１＝２．５ボルト
Ｖ０＝０．０ボルト
ＯＰ＝７１％。
【００８２】
３進ベース１補数回路、あるいはインバータは以下のように作製できる。パラメータ(ステップ１)を上記のパラメータ定義においてすでに定義されているため、ステップ２に進み、表Ａに示すカルノー図を得る。
【表１】
0004427188.tif 000002
【００８３】
ステップ３で、入力項/入力と出力論理レベル/出力との論理的関係を考案し、リストする。ステップ３により、表Ｂに示す関係が得られる。
【表２】
0004427188.tif 000003
【００８４】
関係の例は、各入力論理レベルに対する出力の変化を示しており、これは、２つの末端分岐と１つの中間分岐からなる３つの分岐を持つことを意味する。
【００８５】
ステップ４で、論理関数を展開する。出力論理レベル０を伝える分岐から始め、出力論理レベルr−１(この場合、ｒ−１＝２)を伝える分岐まで作るステップ４は以下のように進められる。
【００８６】
論理２の入力(Ｉ)で論理０を出力(Ｏ)するために、出力論理レベルは、末端分岐が反応する最低入力論理レベルより低くする。これは、ＮチャンネルエンハンスメントモードＦＥＴを使用すべきであることを意味する。しきい電圧決定部(上記)からＮチャンネルデバイスの等式を使い、また論理ステップ電圧２．５ボルトおよびオーバーラップパーセンテージ７０％を使い、以下のＶGS(TH)が得られる。
Ｖｉ        Ｖｏ      ＯＰ      ＬＳＶ          ＶGS(TH)
5ボルト−(０ボルト＋(０．７×２．５ボルト))＝＋３．７５ボルト
【００８７】
このＦＥＴは図９５でＱ４として示す。
【００８８】
次に中間分岐を作る。この場合、中間分岐は１個だけであり、論理１の入力に対して論理１の出力を提供しなければならない。これは、ＰチャンネルディプリーションモードＦＥＴを１個とＮチャンネルディプリーションモードＦＥＴを１個必要となることを意味する(Ｏ∈Ｉの場合、ＰＤとＮＤを使用するため)。ＰチャンネルとＮチャンネルデバイスのしきい電圧等式を用い、以下のＶGS(TH)電圧が得られる。
Ｐチャンネルディプリーションモード
Ｖｉ          Ｖｏ            ＯＰ      ＬＳＶ          ＶGS(TH)
２．5ボルト−(２．５ボルト−(０．７×２．５ボルト))＝＋１．７５ボルト
Ｎチャンネルディプリーションモード
Ｖｉ          Ｖｏ            ＯＰ      ＬＳＶ          ＶGS(TH)
【００８９】
２．5ボルト−(２．５ボルト＋(０．７×２．５ボルト))＝−１．７５ボルト
【００９０】
これら２つのFETは、図９５においてＱ２、Ｑ３として示される(このような１位関数の場合、位置は相互に交換可能)。
【００９１】
論理レベル０の入力に論理２の出力を提供するためには、出力論理レベルは、末端分岐が応答する最高の入力論理レベルより大きくなるため、ＰチャンネルエンハンスメントモードFETを使用する。Ｐチャンネルデバイスの等式を用い、以下のＶGS(TH)が得られる。
Ｖｉ      Ｖｏ        ＯＰ      ＬＳＶ          ＶGS(TH)
０ボルト−(５ボルト−(０．７×２．５ボルト))＝−３．７５ボルト
【００９２】
このＦＥＴは、図９５においてＱ１として示される。
【００９３】
３進ベース１補数回路の分岐を作るための方法は、あらゆる桁数のr値論理機能の全分岐を作成する場合も有効である。この方法は、中間分岐を追加するようにも拡大できる。
【００９４】
ＳＵＳ−ＬＯＣは、基数ｒベースの同じ論理レベル信号を使って、複数の入力の比較や、その他の演算をすることのできる多位関数の展開が可能である。実際の分岐デザイン(ステップ４)は、上記の３進ベース１補数回路を作成する場合と同様である。本発明の例として、ステップ２と３およびステップ４の結果を3つの３進多位関数である補数一般化ＯＲ(ＣＧＯＲ３)、補数一般化ＡＮＤ(ＣＧＡＮＤ３)および補数相等性発生器(ＣＥＱ３）について説明する。これら３つの３進関数は、それぞれ２進法の"ＮＯＲ", "ＮＡＮＤ", "エクスクルーシブＯＲ" ("ＸＯＲ") ゲートと同様である。
【００９５】
３進補数一般化ＯＲ、略してＣＧＯＲ３ゲートは、２進法の"ＮＯＲ"ゲートと同様である。ＣＧＯＲ３ゲートの出力論理レベルはその入力に提供される最高論理レベルのベース１補数である。これは、表ＣのＣＧＯＲ３のカルノー図によって示される(ＡとＢは入力)。
【表３】
0004427188.tif 000004
【００９６】
次に、出力論理レベルに対する入力項(単数または複数)の論理レベルの論理関係をリストにする。表Ｄは、等号だけの関係演算子を用いたＣＧＯＲ３の関係を示す。表Ｄにあるように、結果として得られる回路には９つの複合分岐があり、実現するためには余分な(８より多い)トランジスタが必要となる。表Ｄにおいて、Ｃは入力ＡとＢに対する出力である。
【表４】
0004427188.tif 000005
【００９７】
機能的な９つの分岐回路は設計できるが、より複雑な関係演算子(より大きい、あるいは等しいまたはより大きい、等)を使用すべきである。図８に示すＣＧＯＲ３回路は、表Ｅに示すより複雑な関係演算子を使用して設計した。
【表５】
0004427188.tif 000006
【００９８】
上述のように、複合分岐は３つある。これは、２つの「無関係」の項目"ｘ"が同一の末端複合分岐の一部であり、＝１と＜２の両項目が中間複合分岐に組み合わされているからである。このように、トランジスタは８個だけでよい。より多くの入力を受けるようにＣＧＯＲ３を拡張するには、図８の点線が示すよう、入力１つあたり４つのトランジスタのみ必要となる。
【００９９】
３進補数一般化ＡＮＤ、ＣＧＡＮＤ３回路は、２進法による"ＮＡＮＤ"ゲートと同様であり、そのカルノー図を表Ｆに示す。
【表６】
0004427188.tif 000007
【０１００】
図９は、表Ｇに示す関係演算子から作製されたＣＧＡＮＤ３回路を示し、これも８個のトランジスタしか必要とせず、入力を増やす場合は、追加する入力１つにつき４つのトランジスタで実現できる。このように入力を追加した場合を、図９の点線で示す。
【表７】
0004427188.tif 000008
【０１０１】
３進補数相等性発生器、ＣＥＱ３をＳＵＳ−ＬＯＣに従って設計、構成することができる。ＣＥＱ３は、２つの入力ＡとＢが結果として得られる信号と等しく、これを補完するかを決定する。しかし、図１０にあるように、ＣＥＱ３はその出力を回路の出力要件に従って供給しており、後に補完することになる相等性信号を最初に発生することはない。
【０１０２】
表Ｈは、ＣＥＱ３のカルノー図を示す。このカルノー図は、ＣＥＱ３の出力シーケンスが補数回路の場合のような「逆シーケンス」ではないことを示している。このような逆でない(ノンリバース)逐次出力あるいはランダム出力は、ＣＥＱ３回路に別のＯＰＦが必要であることを意味している。表Ｈの網掛け部分は、「ノンリバース逐次」または「ランダム」出力の数値を示す。
【表８】
0004427188.tif 000009
【０１０３】
ＣＥＱがＯＰＦの追加を必要とすることは、表Ｉに挙げた関係演算子(網掛け部分)にも見られる。
【表９】
0004427188.tif 000010
【０１０４】
追加のＯＰＦのほかに、Ａ＝１とＢ＝１の入力に応答する分岐には、追加されたＯＰＦの出力によって駆動され、一方の入力が論理２でもう一方の入力が論理２である場合に、異常パス(逆バイアス)を防止する２つのスイッチが追加で必要となる。Ａ＝２、Ｂ＝１の時、Ｑ５とＱ６はＢ＝１で開状態(つまり通電状態)となる。Ｑ４はＡ＝２で開く。Ｑ３はＰ型ＦＥＴで、最も正性の電極から電源供給を受ける。ＣＥＱ３回路はＡ＝２、Ｂ＝１に対する出力Ｖ２を伝送するため、Ｖ２信号がＱ３に伝えられる。Ａ＝２は、Ｖ１またはＶ２の大きいほう(Ｖ２)より１．７５ボルト大きくないため、Ｑ３はオンとなり、Ｖ２をＶ１に伝える。このような異常パスについては、以下でさらに説明する。
【０１０５】
入力ＡとＢの追加ＯＰＦを図１０でそれぞれＱ８とＱ９、Ｑ１３とＱ１４として示す。これらのＯＰＦはＦ１１０3であり、その使用について以下に詳しく述べる。Ｑ１１とＱ１２は、ＦＥＴＱ３からＱ６でのＶ２出力の逆伝送を防止するための「ゲートキーパー」となる。
【０１０６】
補数相等性発生器、ＣＥＱ３に最も近い２進法等価回路は、２つの"ＸＯＲ"ゲートと１つの"ＮＯＲ"ゲートで構成される。２の値を表わすために(ＣＥＱ３について考えられる９通りの入力状態を実現するのに必要)２進法の２桁が必要となるため、２つの２進法ＸＯＲゲートが必要である。２つの"ＸＯＲ"ゲートは２進法の２桁の各々の相等性を検出し、"ＮＯＲ"ゲートの入力は"ＸＯＲ"ゲートの出力によって駆動される。ＣＭＯＳ２進法等価回路では、２４個のトランジスタが必要であるのに対し、図１０のＣＥＱ３では１８個のトランジスタでよい。
【０１０７】
３つの入力項を有するＣＥＱ３を構成するには、さらに１２個のトランジスタが必要で、トランジスタは合計３０個となる。これは３項が等しいことを意味し、ゼロより大きい相等性レベルは１つの演算で決定できる。３項ＣＥＱ３には、1回の演算で３つの項の相等性を決定できる同様な2進法の論理関数はひとつもない。このような方法、あるいは別の方法により、ＳＵＳ−ＬＯＣは電子情報処理回路の能力を大幅に拡張、効率化する。
【０１０８】
ＣＧＯＲ３、ＣＧＡＮＤ３、ＣＥＱ３回路を作製するのに必要なトランジスタの数は、対応する２進法回路に必要な数より多くなり、過剰に思われるかもしれないが、これら３値ゲートの各々には、９通りの入力Ａ、Ｂの組合せがある。９つの入力状態を受け入れることのできる同様な２値回路には、ＡとＢの入力項が多位値であることが必要であり、このような回路はより多くのトランジスタ、より多くのコンダクタ、より多くのＩ/Oピンを必要とし、対応する３値回路より多くの寄生値を持つことになる。
【０１０９】
２値と３値の論理回路の異なる要件、構成および得られる演算能力(それぞれの最も原子的レベルでの)は一般に、３進法(またはこれより高い基数の数系)のより複雑な論理回路になると、必要なトランジスタの数は等価２進回路の場合より少なくなることを示している。しかも、こうした高基数のシステムは演算能力も高い。
【０１１０】
２値回路を直接ＳＵＳ−ＬＯＣに置き換える場合、いくつか注意しなければならないことがある。２値ゲートをｒ値ゲートに直接置き換えることには魅力があり、場合によっては、機能的回路が得られる(適正なイネーブルレベルに注意した場合)。しかし、より高基数のＳＵＳ−ＬＯＣ回路から得られる論理関数の数により、より具体的な論理関数の設計と作製のほうがより好まれる。より具体的な関数を持つ回路の設計と作製により、コンポーネント数、全体的な電力需要、寄生パラメータ等が低減し、ＳＵＳ−ＬＯＣの構成が一層有利なものとなる。
【０１１１】
異常パス
上記のように、異常パスは、一般に短絡回路に導く特定の回路素子を使用することで生じる。普通、これらの問題は、ＦＥＴがそのソース電圧としてソース、ドレインいずれかの最も正性(Ｐチャンネルの場合)または負性(Ｎチャンネルの場合)の電圧を受けるという事実から生じる。ＦＥＴを制御するのに必要なゲート電圧は、どの電圧がソースおよびゲートしきい電圧として働くかによって異なる。所定のソースに対して当初ＦＥＴを制御するゲート電圧は、回路出力電圧が当初のソース電圧を奪うと、この制御を維持するのに不十分となる。
【０１１２】
このような問題を防止するため、ＳＵＳ−ＬＯＣにおいて、ソース電圧の変化による影響を受けやすいFETに出力信号を伝えないようにする、追加の回路ステージが使用されている。
【０１１３】
追加の論理ステージの必要性は、その回路のカルノー図において、またこれによって、ノンリバースの出力シーケンスとして示される。つまり、出力のシーケンスは入力論理レベルのシーケンスあるいは入力論理レベルシーケンスの組合せと逆方向にはならないか、あるいは入力と出力の両方がＶ0またはＶr-1のいずれかに等しくなる。
【０１１４】
上記の最後の状態に当てはまる場合、入力論理レベルの大きさが不十分で、適当な出力論理レベル電圧を出力端子に伝えることになるFETのしきい電圧を超えない。つまり、０の入力は、０を出力端子に伝えることになるＮチャンネルFETのしきい電圧を超えない。その対策としては、ＯＰＦを使って０入力をより高い値に上げるか、あるいは変換し、しきい電圧がＯＰＦの出力電圧によって伝えられるようにする方法がある。同様に、入力と出力が共にＶr-1である場合にOPFを使用することでも同様な結果が得られる。この場合、ＯＰＦは変換的にVr-1入力を低減させ、ＯＰＦ出力電圧がしきい電圧を超えるようにする。
【０１１５】
ＯＰＦに関し、従来の、標準的な、あるいは逆の出力シーケンスとは、入力がこれまでになく大きな値または論理レベルになると、これまでになく小さな値または論理レベルになる、あるいはその逆というものであった。出力シーケンスは、複数の論理レベルにわたる入力シーケンスの変化に応答して１つの論理レベルだけ変わるが、出力シーケンスはそれが確かに変化すると、これまでになく小さな値または論理レベルとなる。これは、本明細書において、リバースシーケンス、このシーケンスに従わない出力応答はノンリバースシーケンスという。たとえば、５進ＯＰＦ Ｆ３３２２０はリバースシーケンスであるが、５進Ｆ３３２２４は違う。
【０１１６】
ＯＰＦの基本的な動作特性により、どの基数かを問わず、OPFの最低出力論理レベル数は２である。なぜなら、１つの出力論理レベルが連続関数を構成する(つまり、Ｆ１１１3)からである。従来の出力シーケンスを維持するための、OPFの最大出力論理レベル数は、関数の基数に等しい。
【０１１７】
１位関数の場合、従来通りでない、標準的でない、ノンリバースの出力シーケンスは以下のようなものである。
１．入力シーケンスと反対方向には変化しない。
２．入力シーケンスの方向を逆転することなく、その変化方向を逆転する。
３．出力論理レベル＝入力論理レベル＝Ｖ0またはＶr-1
【０１１８】
ノンリバース出力シーケンスは、上記の状態の１つまたは複数が存在する時、OPFのカルノー図に示される。図１１から図１６は、ノンリバース出力シーケンスを持ついくつかの３進および５進一位関数の例を示す。これらの出力シーケンスがノンリバースである理由は、ポインターまたは矢印で指示され、上記の状態の項目番号を参照するようになっている。
【０１１９】
ＭＰＦについて、従来の出力シーケンスは、その関数のカルノー図において、入力の総合的または全体的大きさが数値または論理レベルの上で０に等しい全入力からｒ−１に等しい全入力へと減少する、あるいはその逆の時、数値または論理レベルが減少する出力ロケーション群のシーケンスとして見られる。例えば、２位関数のカルノー図は一般に正方形である。関係対角線は、図１７のように、左上(最小値)から右下(最大値)へと通る。３進２位ＭＰＦの場合、図１７において点線で示されるように、以下のような５つの大きさとなるのが普通である。
Ａ＝０，Ｂ＝０
Ａ＝０，Ｂ＝１からＡ＝１，Ｂ＝０
Ａ＝０，Ｂ＝２からＡ＝２，Ｂ＝０
Ａ＝１，Ｂ＝２からＡ＝２，Ｂ＝１
Ａ＝２，Ｂ＝２
【０１２０】
MPFの性質から、基数および入力項数に関係なく、ＭＰＦの最低グループ数は２である。なぜなら、１グループは、すべての出力ロケーションが等しく、これが連続関数を構成することを意味するからである。このような連続関数のカルノー図は、入力値のいかなる組合せについても、同じ出力値を有する。従来の、つまりリバース出力シーケンスを維持する、MPFの最大グループ数は、関数の基数に等しい。混合基数の関数に対するアプローチは異なる。
【０１２１】
ＭＰＦの場合、従来通りでない、標準的でない、あるいはノンリバース出力シーケンスとは以下のようなものである。
１．入力シーケンスと反対方向に変化しない。
２．入力の全体的大きさが方向を逆転することなく、変化の方向が逆転する。
３．グループ数が２つより小さい、あるいはMPFの基数より大きい。
４．出力論理レベル＝入力論理レベル＝Ｖ0またはＶr‐1
【０１２２】
従来の、つまりリバース出力シーケンスＭＰＦの３つの例を図１８から図２５に示し、こうしたグループとして考えられるものを一部紹介する。これら３つのグループは、ＣＧＯＲ３回路、ＣＧＡＮＤ３回路、ＬＡＭＢＤＡ０１3回路である。図面において、各グループは太線で強調して描かれている。これらのグループパターンが考えられるものすべてではない。
【０１２３】
図２６から図３０は、従来通りではない、つまりノンリバース出力シーケンスを持つＭＰＦを示す。これらの図面において、３つ目のグループは出力シーケンス方向逆転を示し、４つ目と５つ目のグループには基数３の関数が必要となる。これらはそれぞれ、状況２と３にあたる。
【０１２４】
ＳＵＳ−ＬＯＣの簡単な分析
ＳＵＳ−ＬＯＣ構造を速度、電力消費、データ密度の点で理解するために、ＳＵＳ−ＬＯＣ回路をこれに相当する２進回路と比較する。速度と電力消費について選択された回路は、２進(ＣＭＯＳ)および３進(ＳＵＳ−ＬＯＣ)論理システムのベース１補数回路である。図３１と図３２は、それぞれ２進ＣＭＯＳインバータと３進ＳＵＳ−ＬＯＣベース１補数回路であり、これに関わる寄生キャパシタンスが想像線で示される。
【０１２５】
３進ベース１補数回路の回路図を始めて見た時、２つの間違った仮定が持たれるかもしれない。回路のキャパシタンスが増加するため、３進システムは低速で、動作により多くのエネルギーが必要であろうという仮定と、３進システムにはより多くのトランジスタが使われるため、寄生キャパシタンスの数値が増加する一方で、データ密度が低減するであろうとの仮定である。しかし、これらの仮定は間違っていることを以下に説明する。実際はその逆である。
【０１２６】
３進ベース１補数回路に必要なトランジスタの数とそのキャパシタンスは、２進法による「インバータ」の２倍であるが、完全システムは複数の１位関数で構成される。
【０１２７】
SUS-LOC回路の入力キャパシタンスは、これに相当する2進回路より大きいが、2倍以下である。
【０１２８】
以下のパラメータを前提とする。FETの基本ゲートキャパシタンスは１．０ユニット、寄生キャパシタンスは０．１ユニット、両方の回路のＶr‐1は５ボルト、スイッチングには半サイクル必要。
【０１２９】
各回路の総キャパシタンスの計算は、ＦＥＴのキャパシタンスと寄生キャパシタンスを単純に加算するものとなる。ＣＭＯＳ２進インバータの場合、合計は２．５ユニット、ＳＵＳ−ＬＯＣ３進ベース１補数回路の合計は４．９ユニットである。
【０１３０】
各回路のｒ−１論理レベルの出力を切り換えるのに必要なエネルギーは、その回路のESWと考えられる。容量性負荷で半サイクル駆動するのに必要なエネルギーは、キャパシタンスの０．５倍に、キャパシタンスによる電圧変化の二乗を乗じたものに等しい。エネルギーはジュールで示されるため、ＥSW＝．５ＣＶ2ジュールとなる。各回路の数値を等式に代入した結果を表Ｊに示す。
【表１０】
0004427188.tif 000011
【０１３１】
３進ＳＵＳ−ＬＯＣ回路は、ＣＭＯＳ回路が１つの論理レベルだけを切り換える場合(３１．２５ｊ)より小さなエネルギー(３０．６２５ｊ）で２つの論理レベルを切り換える。したがって、３進ＳＵＳ−ＬＯＣ回路の動作に必要なエネルギーは少ないが、キャパシタンスは約２倍となる。
【０１３２】
ＦＥＴ回路の最速動作は、一次ＦＥＴのゲートから出力される信号を同様の二次ＦＥＴのゲートに伝送するのに必要な時間であり、これが可能な最低時間は、一次ＦＥＴの伝送時間である。信号を複数の二次ＦＥＴに伝送するには、二次ＦＥＴ各々について、それぞれ転送時間が必要となる。実際の時間はＲＣ時間定数、RCg＝Ｌ2/μ(ＶGS−Ｖ(TH))であり、機能サイズ、コンダクタの材料その他、すべてのパラメータがわかっていなければならない。しかし、明確さを保つために、RC時間定数と形状が似ている伝送時間、Ｌ2/μＶDSを使って両回路の遅れを概算できる。
【０１３３】
比較する上で、ＣＭＯＳ回路内のＦＥＴの伝送時間は０．３ｎＳであり、ＳＵＳ−ＬＯＣ回路のＦＥＴについては、Ｖが論理レベルあたり２．５ボルトであることから、０．６ｎＳである。
【０１３４】
２つの回路を比較する場合、それぞれ２つずつ使用する。第一のベース１補数回路の出力は、第二のベース１補数回路の入力を駆動し、２つの補数回路の接合部が比較用テストポイントとなる。ＣＭＯＳとＳＵＳ−ＬＯＣについて、これはそれぞれ図３３と図３４に示される。
【０１３５】
どちらの回路についても、入力刺激は１０ｎＳで＋５．０ボルトから０．０ボルトへ変化することである。第一のベース１補数回路が第二のベース１補数回路の入力電圧を切換え点まで上げるのに必要な時間が、回路の速度と考えられる。開始点(ｔ0)は、入力刺激が５ボルトから０ボルトに向けて変化し始めた時である。
【０１３６】
ＣＭＯＳ回路の切換え点は２．５ボルトで、ＳＵＳ−ＬＯＣ回路の切換え点は、切換え点が論理値０と論理値１の間であれば１．２５ボルト、論理値１と論理値２の間であれば３．７５ボルトである。
【０１３７】
第一のベース１補数回路の出力が変化するためには、まず入力電圧が切換え点を超えなければならない。必要な時間は、ＦＥＴの伝送時間に、入力刺激が切換え点に到達するまでに必要な時間を加算したものである。２値回路の場合、これには１０ｎＳ移行時間の半分、つまり５ｎＳと、０．３ｎＳの伝送時間を２回分足したもの、計５．６ｎＳが必要となる。
【０１３８】
３進回路の場合、１０ｎＳの４分の１、つまり２．５ｎＳに、論理値０から論理値１への移行時間０．６ｎＳの4回分を加算したもの、つまり計４．９ｎＳの伝送時間を加算し、この７．５ｎＳに２．４ｎＳを加算した９．９ｎＳで第二の切換え点に到達する。３進回路は９．９ｎＳで０、１、２と段階的に切り替わり、２進法の場合は同じ１０ｎＳの刺激で０から１に切り替わる。
【０１３９】
２進インバータと３進ベース１補数回路のタイミングを比較したグラフを図３５に示す。
【０１４０】
個々のＳＵＳ−ＬＯＣ論理関数はこれに相当するＣＭＯＳ関数より低速であるものの、基数が２より大きいＳＵＳ−ＬＯＣに基くシステムは全体としてＣＭＯＳより早い。例えば、２進システムが平均０．１μSに１０ＭＨｚクロックレートで動作し、３進システムは２進システムのクロックレートの何パーセントかで動作するとの仮定に基き、いくつかの加算をテストして、回路速度を調べる。両方のシステムは、１回の加算に３クロックサイクル(１マシンサイクル)かかる。両システムがｘの数を合計するのに要する時間を調査した結果を表Ｋに示す。
【表１１】
0004427188.tif 000012
【０１４１】
３進ＳＵＳ−ＬＯＣシステムは、2進クロックレートのわずか６０％で、３以上の「加算数」の加算をより短い時間で実行できる(網掛け部分)。また、３進ＳＵＳ−ＬＯＣシステムは、加算数が３つ以上ある場合、５０％のクロックレートで２進システムに必要な時間とスループットと極めて近いものが実現できる。
【０１４２】
その理由は、デジタルコンピュータがＣＡＲＲＹ(桁上げ)を用いて１回の演算で加算できる可変値数が、コンピュータの基数に等しいからである。２進システムと３進システムによる５つの数、Ａ，Ｂ，Ｃ，Ｄ，Ｅの加算例を以下に説明する。
２進システム
SUM A + B = W
SUM C + W = X
SUM D + X = Y
SUM E + Y = Z
演算４回
４×３＝１２クロックサイクル
１２×０．１μs＝１．２μs
３進システム
SUM A + B + C =Y
SUM D + E + Y = Z
演算２回
２×３＝６クロックサイクル
６×０．１６６７μs＝１μs
【０１４３】
システムの論理関数が２より大きい基数を使用している場合、このシステムは１回の演算でより複雑な論理関数を実行でき、１回の演算における中程度の複雑さの論理関数("AプラスB GAND C"等)を実行するのも容易となる。1回の演算、より正確には1マシンサイクルで複雑および/または複数の論理関数を実行できるため、２より大きい基数のコンピュータは高速となる。
【０１４４】
上記は基本的に３進論理システムに関する説明であるが、使用したテクニックと手法は、いかなる基数の、またはそのいかなる組合せの論理関数にも適用できる。基数が３以外の論理関数や混合基数を用いた論理関数も、ＳＵＳ−ＬＯＣによれば可能である。また、１位関数は、１回の演算、より正確には１r進数ゲートタイムでアナログデジタル変換や直線化の両方を実行でき、これについては以下に詳しく説明する。
【０１４５】
ＳＵＳ−ＬＯＣが提供する2進コンピュータは、２進コンピュータと併用するためのｒ値回路さえ開発すれば、拡張できる。アドレス、乗算器、データ保存に関する３つの重要な拡張について紹介する。
【０１４６】
２進コンピュータの極めて有益な拡張は、２項の「３進加算器」である。３進加算器により、"ＣＡＲＲＹ"(桁上げ)が不要となり、桁上げ伝播遅延時間がなくなるため、2進加算が高速化する。３進法から２進法への変換は、基数Ａの数値を基数Ｂの数値に約４の基数Ａゲートタイムで変換する「基数変換器」で実行できる。基数変換について、以下に説明する。
【０１４７】
加算器の基数が大きくなると、桁上げ伝播遅延時間がなくなるため、１回の演算で加算することが可能なより低基数の項数が増える。
【０１４８】
ＳＵＳ−ＬＯＣ乗算器の場合、「マトリクス乗算器」でかけることのできる項数は、乗算器の基数より１多く、つまりｒ＋１となる。したがって、システムの基数が大きくなると、１回の演算で乗じることのできるマトリクスの数が増える。乗算器の効率は、乗じる項の基数が乗算器のそれと同じであると向上する。
【０１４９】
加算器と同様に、基数Ａから基数Ｂへの変換は、基数Ａの数値を基数Ｂの数値に約４の基数Ａゲートタイムで変換する「基数変換器」で実行できる。
【０１５０】
データ保存は、ディスクドライブと使用されているデバイスの電子基板上の論理基数を上げることで、有利に提供される。ディスクドライブの記憶容量、データ密度、データ伝送速度は、ハードウェアを変えずに改善することができる。改善率は、基数をどれだけ大きくするかによって異なる。例えば、３進デバイスの電子基板では、記憶容量、データ密度、データ伝送速度が２５％改善される。
【０１５１】
基数を大きくしたディスクドライブを実現する最も簡単な方法は、フラックス変化があれば、このフラックス変化と、データセルの境界(現在、ビットセル境界として知られている)を決定するデータクロックの先端または末端との位相の違いを利用することである。
【０１５２】
１位関数
１位関数(単数または複数のＯＰＦ)は、基数ｒの論理関数を全部実現しようとする場合に必要な一連の基数ｒの結合記号である。ＯＰＦは、入力が１つだけのＳＵＳ−ＬＯＣ回路である。(したがって、こう名付けられ、「多位機能(multiple place functions)」も同じことが言える。)このＯＰＦは入力信号をＯＰＦの特性に従って、所定の出力信号に変換する。ＯＰＦは主に中間論理レベルの変換に使用されるが、その他の用途もある。
【０１５３】
３進論理システム(ｒ＝３)には、どの入力でも同じ出力を提供する連続関数を含む２７個のＯＰＦが含まれる。すべての基数、桁数について、連続関数の数は常に関数の基数と等しく、この場合３である。したがって、２４個の３進ＯＰＦが使用できる。使用可能なすべての３進ＯＰＦをここに示し、ＳＵＳ−ＬＯＣ全体の例とする。
【０１５４】
使用可能な３進ＯＰＦの回路図、入力から出力の波形、伝送特性を図３８から図１０９に示す。いかなる基数のＯＰＦでも実現できることを示すために、５進(基数５)のベース１補数回路を図１１０に示し、１０進(基数１０)ベース１補数回路を図１１１に示す。５進ベース１補数回路には、3個すべての中間分岐構成(下記参照)が含まれる。
【０１５５】
いかなる基数の１位関数も、０．．．ｒ−１という入力論理レベルシーケンスで提示され、各１位関数は固有の出力シーケンスを生成する。２７個全部の３進ＯＰＦの出力シーケンスを、連続するか、あるいはリバースまたはランダム出力シーケンスである関数とともに表Ｌに示す。
【表１２】
0004427188.tif 000013
【０１５６】
ｒ進数のＯＰＦの１つだけに固有の各出力シーケンスは、「位置記述子」として、文字とグラフィクスの両方で各々の１位関数を特定する。
【０１５７】
１位関数を文字で示す場合、本明細書において、その位置記述子は"Function"の"F"を最初につける。例えば、位置記述子２１０の３進関数は"Ｆ２１０"、位置記述子０１２３４の５進関数は"Ｆ０１２３４"と書く。本特許では一貫してこの方法を使う。
【０１５８】
別の識別方法も可能であり、今後使用されるかもしれない。こうした別の方法には、位置記述子から最初の０をすべて取り、記述子の最後に下付き文字で関数の基数をつける方法がある。例えば、５進法のＦ００１２５はＦ１２５5、１０進法のＦ０００００００１２５はＦ１２５10とする。
【０１５９】
さらに、各基数について最も有益で多目的のＯＰＦを選択する方法もある。このように選択した関数は、番号や名前を割り振って、目録にし、この番号や名称で特定の１位関数を識別できる。
【０１６０】
基数が２より大きい１位関数の基本的な図記号を図３６に示す。この関数の位置記述子を記号の中に入れ、１つの関数を別の関数と区別する。例えば、Ｆ２１０3を図３７に示す。
【０１６１】
最も動作性のよいＯＰＦを製造するためには、２つの単独ステージＯＰＦを直列接続したものが必要となる。これは、現在利用可能なスイッチの動作と、基数が２より大きいＯＰＦセットがリバースまたはランダム出力シーケンスを持つ関数をより多く含むという事実からである。これについて詳しくは、以下に多位関数と組合せ論理に関して説明する。３進単独ステージＯＰＦは、Ｆ１００，Ｆ１１０，Ｆ２００，Ｆ２１０，Ｆ２１１，Ｆ２２０，Ｆ２２１である。
【０１６２】
表Ｍは、利用可能な３進ＯＰＦを示す。単独ステージのものを「単独」として示し、リバース出力を持つものは、"Ｆ−Ｆ"のコラムに1対の関数として(バッファの場合、これらのＯＰＦを実現する組合せが何通りかあるため、例外とする)、またランダム出力シーケンスを持つものは、「ランダム」として示す。
【表１３】
0004427188.tif 000014
注:リバース出力を生成するOPFの場合、回路またはチップレベルで現在使用する電源のバランスがもっともよくとれる製造ペア、あるいは回路全体を考えて、最も製造しやすい製造ペアを選択する。
【０１６３】
１位関数は主に中間論理レベル変換に使用される。しかし、例えば、ドライブリレイ、ＬＥＤその他性質的に２進法の制御信号を必要とするデバイスに使用するインターフェース回路、スイッチ、ボタン、その他２進入力デバイスのための入力調整回路、交差連結ペアに使用され、ラッチやレジスタを構成するための回路(ラッチとレシズタの説明は下記参照)等、ある種の回路を構成する上でもOPFは使用できる。また、ＯＰＦは１つまたは複数の多位関数と組合せ、組合せ論理の説明で述べるｒ＋１状態ドライバを含む、ｎ桁の論理関数を構成することも可能である。ＣＧＯＲおよびＣＧＡＮＤ関数を持つ単独ステージＯＰＦは、別の論理関数を実現できる関数的に完全な論理結合記号を構成し、この結合記号から、他の論理関数が得られる。
【０１６４】
また、１位関数を、１回の演算(より正確には１基数ｒゲートタイム)で両方の関数を実行するアナログデジタル変換リニアライザとして使用することができ、これを以下に説明する。
【０１６５】
ＳＵＳ−ＬＯＣについてもっと十分に説明するために、３進１位関数(ＯＰＦ)、Ｆ２１０を以下により詳しく説明する。Ｆ２１０は単独ステージＯＰＦである。
【０１６６】
Ｆ２１０すなわちベース１補数回路への論理値０の入力は、次のように分析できる。図９５とＦ２１０、ベース１補数回路を見ると、論理値０の回路入力、Ｖ0(０Ｖ)の場合、０ボルトの入力がすべてのＩＧＦＥＴ、つまり1番上のＩＧＦＥＴ Ｑ１、第一および第二の中間分岐ＩＧＦＥＴ Ｑ２，Ｑ３と１番下のＩＧＦＥＴ Ｑ４のゲートに伝えられる。
【０１６７】
１番下のＩＧＦＥＴ Ｑ４は、ＮチャンネルのエンハンスメントモードＩＧＦＥＴであるため、ソース電圧は、ゲート電圧がその絶対しきい値を超える場合のみ、ドレインに伝えられる。１番下のＩＧＦＥＴ Ｑ４のゲートへの論理値０の回路入力、Ｖ0(０V)はその絶対しきい電圧、３．２５ボルトより低いため、そのソース電圧をドレインと回路出力に伝えない。論理値０の回路入力、Ｖ0 (０V)の場合、ＩＧＦＥＴは回路出力を供給しない。
【０１６８】
中間ＩＧＦＥＴ分岐には、論理値１、Ｖ1(２．５V)のソース電圧と回路出力の間に直列接続される２つのＩＧＦＥＴ Ｑ２，Ｑ３がある。これらはどちらも、回路入力にゲート接続されている。第一の中間分岐ＩＧＦＥＴ Ｑ２のソースは、論理値１、Ｖ1(２．５V)のソース電圧に接続され、そのドレインは、第二の中間分岐ＩＧＦＥＴ Ｑ３のソースに接続される。第二の中間ＩＧＦＥＴ Ｑ３のドレインは回路出力に接続される。
【０１６９】
第一の中間ＩＧＦＥＴ Ｑ２はＰチャンネルディプリーションモードＩＧＦＥＴで、その絶対しきい電圧は４．２５ボルト(２．５０ボルトのソース電圧(Ｖ1)プラス１．７５ボルトのゲート電圧(ＶGS(TH)))である。第一の中間分岐ＩＧＦＥＴ Ｑ２はＰチャンネルエンハンスメントモードＩＧＦＥＴであるため、ソース電圧は、絶対しきい電圧より低いゲート電圧の場合のみ、ドレインに伝えられる。第一の中間分岐ＩＧＦＥＴ Ｑ２のゲートへの論理値０、Ｖ0(０Ｖ)の回路入力はその絶対しきい電圧４．２５ボルトより低いため、第一の中間分岐ＩＧＦＥＴ Ｑ２はそのソース電圧をドレインに伝える。論理値０、Ｖ0(０V)の回路入力に対し、第一の中間分岐ＩＧＦＥＴ Ｑ２は、論理値１、Ｖ1(２．５V)を第二の中間分岐ＩＧＦＥＴ Ｑ３のドレインとソースに伝える。
【０１７０】
第二の中間分岐ＩＧＦＥＴ Ｑ３は、ＮチャンネルディプリーションモードＩＧＦＥＴで、その絶対しきい電圧は０．７５ボルト(２．５０ボルトのソース電圧(Ｖ1)プラス(−１．７５)ボルトのゲート電圧(ＶGS(TH)))である。論理値１、Ｖ1(２．５V)のソース電圧が、第一の中間分岐ＩＧＦＥＴ Ｑ２のドレインによって第二の中間分岐ＩＧＦＥＴ Ｑ３に供給される。第二の中間分岐ＩＧＦＥＴ Ｑ３はＮチャンネルディプリーションモードＩＧＦＥＴであるため、ソース電圧は、ゲート電圧がその絶対しきい値より高い場合のみ、ドレインに伝えられる。第一の中間分岐ＩＧＦＥＴ Ｑ２のゲートへの論理値０、Ｖ0(０Ｖ)の回路入力はその絶対しきい電圧０．７５ボルトより低く、第二の中間分岐ＩＧＦＥＴ Ｑ３はそのソース電圧をドレインと回路出力に伝えない。論理値０、Ｖ0(０V)の回路入力に対し、第二の中間分岐ＩＧＦＥＴ Ｑ３は回路出力を伝えない。論理値０、Ｖ0(０V)の回路入力について、中間ＩＧＦＥＴ分岐は回路出力を供給しない。
【０１７１】
１番上のＩＧＦＥＴ Ｑ１はＰチャンネルエンハンスメントモードＩＧＦＥＴで、その絶対しきい電圧は１．７５ボルト(５ボルトのソース電圧(Ｖ２)プラス(−３．２５)ボルトのゲート電圧(ＶGS(TH)))である。１番上のＩＧＦＥＴ Ｑ１はＰチャンネルエンハンスメントモードＩＧＦＥＴであるため、ソース電圧はゲート電圧がその絶対しきい値より低い場合のみ、ドレインに伝えられる。１番上のＩＧＦＥＴ Ｑ１のゲートへの論理値０、Ｖ0(０Ｖ)の回路入力はその絶対しきい電圧１．７５ボルトより低く、１番上のＩＧＦＥＴ Ｑ１はそのソース電圧(論理値２、Ｖ2、５Ｖ)をドレインと回路出力に伝える。論理値０、Ｖ0(０Ｖ)の回路入力に対し、１番上のＩＧＦＥＴ Ｑ１は論理値２、V２(５Ｖ)の回路出力を供給する。
【０１７２】
上記のことから、論理値０、Ｖ0(０Ｖ)の回路出力について、Ｆ２１０回路は論理値２、V２(５V)の出力を供給することで応答することがわかる。１番上のＩＧＦＥＴ Ｑ１だけがそのソース電圧を回路出力に伝え、論理値０の入力に対して論理値２の出力を有する回路を提供する。１番上のＩＧＦＥＴ Ｑ１へのゲート入力電圧がその絶対しきい電圧より低いため、１番上のＩＧＦＥＴ Ｑ１はその論理値２、V２(５V)のソース電圧を回路出力に伝える。
【０１７３】
中間ＩＧＦＥＴ分岐は、回路出力に信号電圧を伝えない。第一の中間分岐ＩＧＦＥＴ Ｑ２は、ゲート入力電圧がその絶対しきい電圧より低いため、論理値１、V1(２．５V)のソース電圧をそのドレインに伝える。第二の中間分岐ＩＧＦＥＴ Ｑ３は、そのゲート入力電圧が絶対しきい電圧より低いため、第一の中間分岐ＩＧＦＥＴ Ｑ２のドレインからの論理値１、Ｖ1(２．５V)のソース電圧を伝えない。第二の中間分岐ＩＧＦＥＴ Ｑ３はさらに、第一の中間分岐ＩＧＦＥＴからの論理値1、Ｖ1(２．５V)の信号電圧の供給を防止する。
【０１７４】
１番下のＩＧＦＥＴ Ｑ４は、信号電圧を回路出力に供給せず、論理値０、Ｖ0(０V)の回路入力がその絶対しきい電圧、３．２５ボルトより低いため、論理値０、Ｖ0(０V)のソース電圧をドレインと回路出力に伝えない。
【０１７５】
論理値０の入力に対し、Ｆ２１０回路は論理値２の出力を供給する。
【０１７６】
Ｆ２１０、つまりベース−１補数回路に論理値１の入力が供給された場合は以下のようになる。論理値１、V1(２．５V)の回路入力に対し、１番上のIＩＧＦＥＴ Ｑ１、第一と第二の中間分岐ＩＧＦＥＴをＱ２、Ｑ３とする中間ＩＧＦＥＴ分岐、および１番下のＩＧＦＥＴ Ｑ４、すべてのＩＧＦＥＴのゲートに２．５０ボルトの入力が供給される。
【０１７７】
１番下のＩＧＦＥＴ Ｑ４はＮチャンネルエンハンスメントモードＩＧＦＥＴで、その絶対しきい電圧は３．２５ボルト(０ボルトのソース電圧(Ｖ0)プラス３．２５ボルトのゲート電圧(ＶGS(TH)))である。１番下のＩＧＦＥＴ Ｑ４はＮチャンネルエンハンスメントモードＩＧＦＥＴであるため、ソース電圧はゲート電圧がその絶対しきい値より高い場合のみ、ドレインに伝えられる。１番下のＩＧＦＥＴＱ４のゲートへの論理値1、Ｖ1(２．５Ｖ)の回路入力はその絶対しきい電圧３．２５ボルトより低いため、１番下のＩＧＦＥＴ Ｑ４はそのソース電圧をドレインと回路出力に伝えない。論理値１、Ｖ1(２．５V)の回路入力に対し、１番下のＩＧＦＥＴ Ｑ４は回路出力を供給しない。
【０１７８】
中間ＩＧＦＥＴ分岐には、論理値１、Ｖ1(２．５V)のソース電圧と回路出力の間に直列接続される２つのＩＧＦＥＴ Ｑ２，Ｑ３がある。これらはどちらも、回路入力にゲート接続されている。第一の中間分岐ＩＧＦＥＴ Ｑ２のソースは、論理値１、Ｖ1(２．５V)のソース電圧に接続され、そのドレインは、第二の中間分岐ＩＧＦＥＴＱ３のソースに接続される。第二の中間ＩＧＦＥＴＱ３のドレインは回路出力に接続される。
【０１７９】
第一の中間ＩＧＦＥＴＱ２はＰチャンネルディプリーションモードＩＧＦＥＴで、その絶対しきい電圧は４．２５ボルト(２．５０ボルトのソース電圧(Ｖ1)プラス１．７５ボルトのゲート電圧(ＶGS(TH)))である。第一の中間分岐ＩＧＦＥＴ Ｑ２はＰチャンネルエンハンスメントモードＩＧＦＥＴであるため、ソース電圧は、ゲート電圧が絶対しきい電圧より低い場合のみ、ドレインに伝えられる。第一の中間分岐ＩＧＦＥＴＱ２のゲートへの論理値１、Ｖ1(２．５Ｖ)の回路入力はその絶対しきい電圧４．２５ボルトより低いため、第一の中間分岐ＩＧＦＥＴはそのソース電圧をドレインに伝える。論理値１、Ｖ1(２．５V)の回路入力に対し、第一の中間分岐ＩＧＦＥＴＱ２は、論理値１、Ｖ1(２．５V)を第二の中間分岐ＩＧＦＥＴＱ３のドレインとソースに伝える。
【０１８０】
第二の中間分岐ＩＧＦＥＴＱ３は、ＮチャンネルディプリーションモードＩＧＦＥＴで、その絶対しきい電圧は０．７５ボルト(２．５０ボルトのソース電圧(Ｖ1)プラス(−１．７５)ボルトのゲート電圧(ＶGS(TH)))である。論理値１、Ｖ1(２．５V)のソース電圧が、第一の中間分岐ＩＧＦＥＴ Ｑ２のドレインによって第二の中間分岐ＩＧＦＥＴＱ３に供給される。第二の中間分岐ＩＧＦＥＴＱ３はＮチャンネルディプリーションモードＩＧＦＥＴであるため、ソース電圧は、ゲート電圧がその絶対しきい値より高い場合のみ、ドレインに伝えられる。第二の中間分岐ＩＧＦＥＴＱ３のゲートへの論理値１、Ｖ1(２．５Ｖ)の回路入力はその絶対しきい電圧０．７５ボルトより高いため、第二の中間分岐ＩＧＦＥＴＱ３はそのソース電圧をドレインと回路出力に伝えない。論理値１、Ｖ1(２．５V)の回路入力に対し、第二の中間分岐ＩＧＦＥＴＱ３は論理値１、Ｖ1(２．5V)をそのドレインと回路出力に伝える。論理値１、V1(２．５V)の回路入力に対し、中間IGFET分岐は論理値１、Ｖ1(２．５V)の回路出力を供給する。
【０１８１】
１番上のＩＧＦＥＴＱ１はＰチャンネルエンハンスメントモードＩＧＦＥＴで、その絶対しきい電圧は１．７５ボルト(５ボルトのソース電圧(Ｖ２)プラス(−３．２５)ボルトのゲート電圧(ＶGS(TH)))である。１番上のＩＧＦＥＴ Ｑ１はＰチャンネルエンハンスメントモードＩＧＦＥＴであるため、ソース電圧はゲート電圧がその絶対しきい値より低い場合のみ、ドレインに伝えられる。１番上のＩＧＦＥＴＱ１のゲートへの論理値１、Ｖ1(２．５Ｖ)の回路入力はその絶対しきい電圧１．７５ボルトより高いため、１番上のＩＧＦＥＴＱ１はそのソース電圧(論理値２、Ｖ2、5V)をドレインと回路出力に伝える。論理値１、Ｖ1(２．５V)の回路入力に対し、１番上のＩＧＦＥＴＱ１は回路出力を供給しない。
【０１８２】
上記のことから、論理値１、Ｖ1(２．５Ｖ)の回路出力に対し、Ｆ２１０回路は論理値１、Ｖ1(２．５V)の出力を供給することで応答することがわかる。中間ＩＧＦＥＴ分岐だけがそのソース電圧を回路出力に伝え、論理値１の入力に対して論理値１の出力を有する回路を提供する。中間ＩＧＦＥＴ分岐へのゲート入力電圧が第一の中間分岐ＩＧＦＥＴＱ２の絶対しきい電圧より低く、第二の中間分岐ＩＧＦＥＴ Ｑ３の絶対電圧より高い。中間分岐ＩＧＦＥＴ Ｑ２とＱ３はどちらもそのソース電圧をドレインに伝えるため、中間分岐はその論理値１、Ｖ1(２．５V)のソース電圧を回路出力に伝える。
【０１８３】
１番下のＩＧＦＥＴ Ｑ４は、回路出力に信号電圧を伝えない。１番下のＩＧＦＥＴＱ４は、論理値１、Ｖ1(２．５V)の回路入力がその絶対しきい電圧、３．２５ボルトより低いため、論理値０、Ｖ0(０V)のソース電圧をそのドレインと回路出力に伝えない。
【０１８４】
１番上のＩＧＦＥＴＱ１は、信号電圧を回路出力に供給せず、論理値１、V1(２．５V)の回路入力がその絶対しきい電圧、１．７５ボルトより高いため、論理値２、Ｖ2(５V)のソース電圧をドレインと回路出力に伝えない。
【０１８５】
論理値１の入力に対し、Ｆ２１０回路は論理値１の出力を供給する。
【０１８６】
Ｆ２１０、つまりベース−１補数回路に論理値２の入力が供給された場合は以下のようになる。論理値２、V2(５V)の回路入力に対し、１番上のＩＧＦＥＴＱ１、第一と第二の中間分岐ＩＧＦＥＴをＱ２、Ｑ３とする中間ＩＧＦＥＴ分岐、および１番下のＩＧＦＥＴＱ４、すべてのＩＧＦＥＴのゲートに５ボルトの入力が供給される。
【０１８７】
１番下のＩＧＦＥＴ Ｑ４はＮチャンネルエンハンスメントモードＩＧＦＥＴで、その絶対しきい電圧は３．２５ボルト(０ボルトのソース電圧(Ｖ0)プラス３．２５ボルトのゲート電圧(ＶGS(TH)))である。１番下のＩＧＦＥＴ Ｑ４はＮチャンネルエンハンスメントモードＩＧＦＥＴであるため、ソース電圧はゲート電圧がその絶対しきい値より高い場合のみ、ドレインに伝えられる。１番下のＩＧＦＥＴ Ｑ４のゲートへの論理値２、V2(５Ｖ)の回路入力はその絶対しきい電圧３．２５ボルトより高いため、１番下のＩＧＦＥＴ Ｑ４はそのソース電圧をドレインと回路出力に伝える。論理値２、Ｖ2(５V)の回路入力に対し、１番下のＩＧＦＥＴ Ｑ４は論理値０、Ｖ0(０V)の回路出力を供給する。
【０１８８】
中間ＩＧＦＥＴ分岐には、論理値１、Ｖ1(２．５V)のソース電圧と回路出力の間に直列接続される２つのＩＧＦＥＴ Ｑ２，Ｑ３がある。これらはどちらも、回路入力にゲート接続されている。第一の中間分岐ＩＧＦＥＴ Ｑ２のソースは、論理値１、Ｖ1(２．５V)のソース電圧に接続され、そのドレインは、第二の中間分岐ＩＧＦＥＴ Ｑ３のソースに接続される。第二の中間ＩＧＦＥＴ Ｑ３のドレインは回路出力に接続される。
【０１８９】
第一の中間ＩＧＦＥＴ Ｑ２はＰチャンネルディプリーションモードＩＧＦＥＴで、その絶対しきい電圧は４．２５ボルト(２．５０ボルトのソース電圧(Ｖ1)プラス１．７５ボルトのゲート電圧(ＶGS(TH)))である。第一の中間分岐ＩＧＦＥＴ Ｑ２はＰチャンネルエンハンスメントモードＩＧＦＥＴであるため、ソース電圧は、ゲート電圧が絶対しきい電圧より低い場合のみ、ドレインに伝えられる。第一の中間分岐ＩＧＦＥＴ Ｑ２のゲートへの論理値２、Ｖ2(５Ｖ)の回路入力はその絶対しきい電圧４．２５ボルトより高いため、第一の中間分岐ＩＧＦＥＴ Ｑ２はそのソース電圧をドレインに伝えない。論理値２、Ｖ2(５V)の回路入力に対し、第一の中間分岐ＩＧＦＥＴ Ｑ２は、論理値1、Ｖ1(２．５V)を第二の中間分岐ＩＧＦＥＴ Ｑ３のドレインとソースに伝えない。
【０１９０】
第二の中間分岐ＩＧＦＥＴ Ｑ３は、ＮチャンネルディプリーションモードＩＧＦＥＴで、その絶対しきい電圧は０．７５ボルト(２．５０ボルトのソース電圧(Ｖ1)プラス(−１．７５)ボルトのゲート電圧(ＶGS(TH)))である。第一の中間分岐ＩＧＦＥＴ Ｑ２へのゲート入力電圧がその絶対しきい電圧より高いため、第一の中間分岐ＩＧＦＥＴ Ｑ２のドレインによって論理値１、Ｖ1(２．５V)のソース電圧は第二の中間分岐ＩＧＦＥＴ Ｑ３に供給されない。第二の中間分岐ＩＧＦＥＴ Ｑ３はＮチャンネルディプリーションモードＩＧＦＥＴであるため、ソース電圧は、ゲート電圧がその絶対しきい値より高い場合のみ、ドレインに伝えられる。第二の中間分岐ＩＧＦＥＴ Ｑ３のゲートへの論理値２、Ｖ2(５Ｖ)の回路入力はその絶対しきい電圧０．７５ボルトより高いため、第二の中間分岐ＩＧＦＥＴ Ｑ３はそのソース電圧をドレインと回路出力に伝える。しかしながら、第二の中間分岐ＩＧＦＥＴ Ｑ３へのソース電圧がないため、第二の中間分岐ＩＧＦＥＴ Ｑ３のドレインと回路出力に電圧は伝えられない。論理値２、Ｖ2(５V)の回路入力に対し、第二の中間分岐ＩＧＦＥＴ Ｑ３は回路出力を供給しない。論理値２、Ｖ2(５Ｖ)の回路入力に対し、中間ＩＧＦＥＴ分岐は回路出力を供給しない。
【０１９１】
１番上のＩＧＦＥＴ Ｑ１はＰチャンネルエンハンスメントモードＩＧＦＥＴで、その絶対しきい電圧は１．７５ボルト(５ボルトのソース電圧(Ｖ２)プラス(−３．２５)ボルトのゲート電圧(ＶGS(TH)))である。１番上のＩＧＦＥＴ Ｑ１はＰチャンネルエンハンスメントモードＩＧＦＥＴであるため、ソース電圧はゲート電圧がその絶対しきい値より低い場合のみ、ドレインに伝えられる。１番上のＩＧＦＥＴ Ｑ１のゲートへの論理値２、Ｖ2(５Ｖ)の回路入力はその絶対しきい電圧１．７５ボルトより高いため、１番上のＩＧＦＥＴ Ｑ１はそのソース電圧(論理値２、Ｖ2、５Ｖ)をドレインと回路出力に伝えない。論理値２、Ｖ２(５Ｖ)の回路入力に対し、１番上のＩＧＦＥＴ Ｑ１は回路出力を供給しない。
【０１９２】
上記のことから、論理値２、Ｖ2(５Ｖ)の回路出力に対し、Ｆ２１０回路は論理値０、Ｖ0(０V)の出力を供給することで応答することがわかる。１番下のＩＧＦＥＴ Ｑ４だけがそのソース電圧を回路出力に伝え、論理値２の入力に対して論理値０の出力を有する回路を提供する。１番下のＩＧＦＥＴ Ｑ４へのゲート入力電圧がその絶対しきい電圧より高いため、１番下のＩＧＦＥＴ Ｑ４はその論理値０、Ｖ0(０V)のソース電圧を回路出力に伝える。
【０１９３】
中間ＩＧＦＥＴ分岐は回路出力に信号電圧を伝えない。第一の中間ＩＧＦＥＴＱ２は、ゲート電圧がその絶対しきい電圧より高いため、論理値１、Ｖ1(２．５V)のソース電圧をそのドレインに伝えない。第二の中間分岐ＩＧＦＥＴ Ｑ３は、そのゲート入力電圧が絶対しきい電圧より低いため、ソース電圧をドレインに伝える。しかしながら、第二の中間分岐ＩＧＦＥＴ Ｑ３にソース電圧がないため、回路出力へは何の影響もない。第一の中間分岐ＩＧＦＥＴ Ｑ２は、論理値１、V1(２．５V)の信号電圧を、第二の中間分岐ＩＧＦＥＴ Ｑ３と回路出力に伝えないようにする。
【０１９４】
１番上のＩＧＦＥＴ Ｑ１は、信号電圧を回路出力に供給せず、論理値２、V2(５V)の回路入力がその絶対しきい電圧、１．７５ボルトより高いため、論理値２、V2(５V)のソース電圧をドレインと回路出力に伝えない。
【０１９５】
論理値２の入力に対し、Ｆ２１０回路は論理値０の出力を供給する。
【０１９６】
Ｆ２１０において、１番上のＩＧＦＥＴ Ｑ１は論理値０、Ｖ0(０V)の回路入力に対し、論理値２、Ｖ2(５V)の回路出力を供給し、第一と第二のＩＧＦＥＴをＱ２，Ｑ３とする中間ＩＧＦＥＴ分岐は論理値１、Ｖ1(２．５V)の回路入力に対し、論理値１、Ｖ1(２．５V)の回路出力を供給し、さらに１番下のＩＧＦＥＴ Ｑ４は論理値２、Ｖ2(５V)の回路入力に対し、論理値０、Ｖ0(０V)の回路出力を供給する。３つのＩＧＦＥＴ分岐はそれぞれ、１つの値の論理入力に対してのみ応答して回路出力を供給する。
【０１９７】
Ｆ２１０の３進ＯＰＦについて述べた上記の分析は、どのＳＵＳ−ＬＯＣ回路についても実行できる。入力電圧、ソース電圧、ゲートしきい電圧(ＶGS(TH))を分析することにより、ＳＵＳ−ＬＯＣ ＯＰＦ回路の応答特性を判断することができる。このプロセスは、多位関数にも適用される。
【０１９８】
多位関数
５進多位関数(単数または複数のＭＰＦ)について、２進法と５進法(基数５)を参照しながら説明する。ＳＵＳ−ＬＯＣ構造によれば、いかなる基数のＭＰＦでも実現できる。例えば、基数２の「２位関数」を表Ｎに示す。多数の２位関数が考えられる。基数２の場合、考えられる２位関数の数は１６(１６または２4)である。基数が２から９であれば、その数は１０77以上、基数が１０の場合、２位関数の数は１０100となる。
【０１９９】
ＭＰＦは本質的に同じ基数の２つ以上の２位関数を組合せたものである。ひとつの多位関数内で基数を組合せることは、可能ではあるが、より高度で複雑である。ＭＰＦの各入力は、ＭＰＦを構成するのに使用した１位関数のひとつまたは複数への入力である。各１位関数の分岐は、他のＯＰＦの類似分岐と直列、並列、直列並列に通電し、複合分岐を構成するよう配置されている。類似分岐とは、ある入力論理レベルの組合せに対し、論理レベルの同じソースに出力端子を接続する分岐である。
【０２００】
すべてのＭＰＦは、その桁数と基数にかかわらず、考えられるかぎりの入力論理レベルの組合せを通じて循環する入力に応答して固有の出力シーケンスを供給する。３進論理システムには、それぞれ９通りの入力を持つ１９，６８３(３9)通りの２位関数がある。これは、２進法による２位関数のにの入力状態数の２．２５倍である。しかし、ある基数、位数のＭＰＦとして考えられるものがすべて有用であるとはかぎらない。ＭＰＦセットには、ｒの連続関数と、より少ない位数の関数へ、あるいは基数の低い関数へ、またその両方へ低減できる関数が含まれる。基数が２より大きい場合、関数の位数および/または基数の１つを減らすことができる。
【０２０１】
２進法システムの2位関数１６個を下表Ｎに示す。
【表１４】
0004427188.tif 000015
【０２０２】
表Ｎに示されるように、一部の関数は"エクスクルーシブＯＲ"や"ＮＡＮＤ"ゲートなどの聞き慣れた名称を持つ。前述のように、連続関数はｒ個あり、２進法の場合は０番と１５番の２つである。より少ない位数に変換できる関数は、３番、５番、１０番、１２番である。ラベルを反転させた場合の鏡面反射関数は２番(４を反映)と１１番(１４番を反映)として示される。これは、あらゆる基数、位数のＭＰＦについても同じである。このような状況で２進法を使用することは、基数を問わないすべてのＭＰＦが共有する特性を示す上で役立つ。
【０２０３】
以下に、ＭＰＦを文字と図で特定する暫定的な方法を紹介する。この方法は、ｒ値論理とＳＵＳ−ＬＯＣ構造の開発とともに改善や変更が加えられると予想されるため、「暫定的」とする。
【０２０４】
ＭＰＦを文字で示す時、関数の略称(関数に名称があると仮定する)に、所望の関数の基数を下付き文字で沿える。例えば、５進ＣＧＯＲは"ＣＧＯＲ３"、５進ＧＯＲは"ＧＯＲ５"と表記される。下付き文字で沿える基数が省略されている場合、本明細書中では基数３と仮定する。2進法による関数には、既存の慣例に従って現在の名称を使用する。
【０２０５】
上記以外に、関数に番号をつけ、その番号を使って識別、目録作成を行うという識別方法もある。基数のべき数をその関数のカルノー図の各出力位置に割り当てるナンバリング方法もある。また、基数が混合した関数も可能である。３進論理に関する３のべき数の割り当て方法を表Ｏに示す。
【表１５】
0004427188.tif 000016
【０２０６】
ＧＡＮＤ３(図１３４)のカルノー図をナンバリング法によって３のべき数を使い、表Ｐに示す。
【表１６】
0004427188.tif 000017
【０２０７】
ＭＰＦの基本記号を図１１２に示す。関数の基数用に確保した場所に"ｒ"をいれたＧＡＮＤゲートの記号を図１１３に示す。また、ＧＯＲ３ゲートの記号を図１１４に示す。下付き文字で沿える基数が省略されている場合、基数は３と仮定する。２進法の関数では、その現在の記号を、関数の正しいインターフェースに必要な、ＳＵＳ−ＬＯＣの構成を示す注釈または注意書きを添える。他のｒ値論理記号は、ＳＵＳ−ＬＯＣ構造に基くｒ値論理の開発と同時に作成する。
【０２０８】
前述のように、３進法による２位関数には１９，６８３通りあり、１９，６３２個が利用可能である。しかし、入力ラベルを交換すると、一部は反復および/または鏡面反射される。
【０２０９】
１９，６３２個の３進２位関数のうち、ＳＵＳ−ＬＯＣの動作と有用性の妥当な例として挙げられるのはわずかにすぎない。ゲートの中には２進法の類似物があるものと、２進法のソリューションまたは類似物がひとつもないゲートもある。よく知られている２進法によるＮＡＮＤ, ＮＯＲ, ＸＯＲと同様のゲートについて以下に説明する。５進法論理関数についても、どの基数の論理関数でも合成できることを示すために説明する。基数５を使うことには特定の利点がある。表Ｑに、３進および５進回路の設計パラメータと標準的ＣＭＯＳパラメータによる２進関数のそれとを示す。
【表１７】
0004427188.tif 000018
【０２１０】
ＭＰＦは基数が同じ１位関数を２つ以上組合せたものであるため、ＣＧＯＲおよびＣＧＡＮＤゲートは、ＯＰＦを組合せてＭＰＦを構成する回路の例として示すことができる。ＣＧＯＲ３, ＣＧＡＮＤ３, ＣＧＯＲ５, ＣＧＡＮＤ５, 回路図、記号、カルノー図をそれぞれ、図１１５から図１１７、図１１８から図１２０、図１２１から図１２３、図１２４から図１２６に示す。また、３進ゲートを拡張する場合に必要なコンポーネントを想像線で示す。対応する５進ゲートを拡張する場合も同様に行うことができる。
【０２１１】
ＣＧＯＲ３およびＣＧＡＮＤ３ゲートは、入力項１つにつき１つの基数３ベース１補数回路で構成され、各補数回路の類似分岐はＣＧＯＲまたはＣＧＡＮＤの論理関数を実現する上での必要性に応じて、直接、並列、直列並列に配置する。図１１５と図１１８は、一方の補数回路がＱ２，Ｑ４，Ｑ６，Ｑ７で構成され、もう一方の補数回路はＱ１，Ｑ３，Ｑ５，Ｑ８で構成されることを示す。
【０２１２】
ＣＧＯＲｒとＣＧＡＮＤｒの違いは、どちらの複合分岐(末端分岐からなる)が直列接続されるか、どれが並列接続されるか、どのチャンネルタイプが中間分岐によって構成される複合分岐の直列部を構成するか、どのチャンネルタイプがその複合分岐個の並列部を構成するか、である。
【０２１３】
直列接続される類似分岐は、図１１５において、Ｑ１とＱ２からなる末端分岐で構成される複合分岐として示されている。また、並列の類似分岐は、Ｑ７とＱ８からなる末端分岐で構成される複合分岐として示されている。直列/並列に設置された類似分岐は、Ｑ３をＱ４と直列にし、Ｑ６と並列のＱ５と直列接続した中間分岐によって構成される複合分岐として示されている。
【０２１４】
図１１５と図１１８の比較により、ＣＧＯＲ3とＣＧＡＮＤ3の違いが明らかになる。ＣＧＡＮＤ3の回路図は、並列または直列の末端分岐が逆転され、直列/並列複合分岐内のチャンネルタイプが反転することを示す。
【０２１５】
図１１５のＣＧＯＲに関し、入力Ａが０の時、出力Ｃは入力Ｂの補数に従うことに注意が必要である。また、入力Ａが２の時、出力Ｃは入力Ｂが何であっても０である。入力ＡとＢは交換できるため、逆もまた真である(入力Ａを入力Ｂに換えたり、逆にする)。
【０２１６】
ＣＧＯＲ回路の回路素子は、ディプリーションモードとエンハンスメントモードのＦＥＴが混在したものである。ＮチャンネルエンハンスメントモードＦＥＴのグループは、出力ＣへのＶ0の伝達経路に介在し、Ｖ0出力を制御する。ＰチャンネルディプレーションモードとＮチャンネルディプリーションモードＦＥＴを組合せたグループは、出力ＣへのＶ1の伝達経路に介在し、Ｖ1出力を制御する。ＰチャンネルエンハンスメントモードＦＥＴのグループは、出力ＣへのＶ2の伝達経路に介在し、Ｖ2出力を制御する。こうしたＦＥＴのグループは、入力を差別化し、ＣＧＯＲ回路にとって適正な出力を制御、発生する。
【０２１７】
図１１５からわかるように、Ｖ0は並列接続されたＮチャンネルエンハンスメントモードＦＥＴを通じて出力に接続される。各入力について、それぞれ1つの対応するＮチャンネルエンハンスメントモードＦＥＴがあり、各入力の信号は対応するＦＥＴのゲートに接続される。ＦＥＴは並列に接続し、ＦＥＴのうちの１つだけが通電状態となり、Ｖ0の信号が出力Ｃに伝えられるようにしなければならない。すべてのＶ0ＦＥＴのＶGSonは３．２５ボルトであり(絶対ゲートしきい電圧は３．２５ボルト)、Ｖ0での信号が出力Ｃに伝えられるために、入力ＡまたはＢのいずれかはＶ2である必要がある。これは、入力ＡまたはＢが２である場合の出力Ｃの真理値表に対応する。入力ＡとＢが両方とも論理レベル１以下であると、Ｖ0の信号はＱ７またはＱ８のいずれによっても出力Ｃに伝えられない。
【０２１８】
Ｖ1は、交差する２セットの回路構造によって出力Ｃを仲介する。第一の回路構造は、直列接続されたＰチャンネルディプリーションモードＦＥＴのグループで、そのゲートしきい電圧ＶGSoffは１．７５ボルトである(絶対ゲートしきい電圧は４．２５ボルト)。第二の回路構造は、並列接続されたＮチャンネルディプリーションモードＦＥＴのグループで、そのゲートしきい電圧ＶGSoffは−１．７５ボルトである(絶対ゲートしきい電圧は０．７５ボルト)。２つの回路構造は相互に直列接続し、第一の回路構造からの出力が、出力Ｃに到達する前に、第二の回路構造を通過しなければならないようにする。２つの回路構造のＦＥＴ、Ｑ４とＱ５は、どちらも入力Ａにゲート接続されている。ＦＥＴ、Ｑ３とＱ６は、入力Ｂにゲート接続される。これ以外の入力を持つＣＧＯＲ回路については、２つの回路構造の対応するＦＥＴがそれぞれに対応する入力にゲート接続される。
【０２１９】
ＰチャンネルディプリーションモードＦＥＴ、Ｑ３とＱ４を有する第一の回路構造は、入力Ａまたは入力Ｂのいずれかが論理レベル２(あるいは論理レベル１より大きい)場合に、出力ＣにＶ1が伝えられるのを防止するという機能を果す。ＦＥＴ、Ｑ３とＱ４が直列接続されているため、第一回路構造のＦＥＴのいずれかの論理レベル２の入力は、Ｖ1の出力Ｃへの伝達を妨げる。入力ＡとＢがどちらも論理レベル１以下である時にかぎり、第一の回路構造のＦＥＴはＶ1を第二の回路構造に伝える。
【０２２０】
ＮチャンネルディプリーションモードＦＥＴ、Ｑ５とＱ６を持つ第二の回路構造は、入力Ａか入力Ｂのいずれかが論理レベル１以上であると、Ｖ1を出力Ｃに伝える。ＦＥＴは並列接続されているため、いずれかの入力(Ａ，Ｂ，ｎ．．．)から論理レベル１以上の入力があると、第一のＰチャンネルディプリーションモード回路構造からのＶ1を出力Ｃに伝える。
【０２２１】
第二の回路構造は、並列接続されたＮチャンネルディプリーションモードＦＥＴ、Ｑ５とＱ６のグループを有し、そのしきい電圧Ｖは−１．７５ボルトである(絶対ゲートしきい電圧は０．７５ボルト)。入力Ａか入力Ｂのいずれかが論理レベル１以上であると、第二の回路構造の少なくとも１つのＦＥＴが通電モードとなり、第一の回路構造からの出力は出力Ｃに伝えられる。入力ＡとＢがどちらも論理レベル０であると、第二の回路構造のＦＥＴはいずれも通電モードとはならず、第一の回路構造からの出力は全く出力Ｃに伝えられない。このように、両方とも論理レベル０の入力ＡとＢに対する出力ＣへのＶ1の伝達は、第二の回路構造によって阻止される。両方とも論理レベル０の入力ＡとＢに対するＣＧＯＲ回路の回路応答を仲介するのは、Ｖ2と関係のある直列回路だけである。
【０２２２】
入力ＡとＢがどちらも論理レベル１以下である場合のみ、第一の回路構造のＦＥＴ、Ｑ３とＱ４はＶ1を第二の回路構造に伝える。入力ＡとＢが両方とも論理レベル０であると、Ｖ1に接続された第一の回路構造は、直列接続されたＰチャンネルディプリーションモードＦＥＴ、Ｑ３とＱ４の末端にＶ1を伝える。チェックをしないままにしておくと、Ｖ1とＶ2の両方が出力Ｃに伝えられてしまうような異常な状況が発生するが、回路は、入力Ａ，Ｂがどちらも０である場合に、出力ＣにＶ2だけを送ることで反応すべきである。ともに０の入力ＡとＢに対して出力ＣにＶ1を伝えることをチェックするために、ヘイレツＮチャンネルディプリーションモードＦＥＴ、Ｑ５とＱ６からなる第二の回路構造を第一の回路構造に直列接続する。
【０２２３】
入力Ａと入力Ｂが両方ともＶ0である時のＣＧＯＲ回路の出力はＶ2である。Ｖ2ソース信号は、共にＶ2回路応答を仲介するＰチャンネルエンハンスメントモードＦＥＴ、Ｑ１とＱ２を通じて、出力Ｃに接続される。各入力にはそれぞれ１つの対応するＰチャンネルエンハンスメントモードＦＥＴがあり、各入力の信号は対応するＦＥＴのゲートに接続される。ＦＥＴは相互に直列接続され、すべてのＦＥＴが通電状態になって、Ｖ2ソース電圧を出力Ｃに伝えなければならないようになっている。全ＦＥＴのＶGSonは−３．２５ボルトであるため(絶対ゲートしきい電圧は１．７５ボルト)、Ｖ2信号を出力Ｃに送るためには、入力ＡとＢがどちらもＶ0でなければならない。これは、入力ＡとＢの両方が論理レベル０である時の出力Ｃの真理値表に対応する。入力ＡまたはＢのいずれかが論理レベル０より大きい場合、Ｖ2信号は出力Ｃに伝えられない。
【０２２４】
ＣＧＯＲ回路は、いかなる数の入力も扱えるよう、拡張することができる。このように増加可能なものの１つとして、図１１５において、３つ目の入力を入力"n"として示し、必要な追加回路を想像線で示す。必要となる追加の回路は、ＣＧＯＲ回路の回路全体に適合しており、上記の入力ＡとＢのような、２入力ＣＧＯＲ回路について述べられた回路パターンで拡張される。
【０２２５】
ＣＧＯＲ回路に必要な各追加入力について、ＣＧＯＲ回路の下部構造の各々に追加のＦＥＴが必要となる。Ｖ0出力を仲介するために、追加のＮチャンネルエンハンスメントモードＦＥＴを、Ｖ0出力を仲介するための入力ＡとＢに対応するＦＥＴに並列接続する。Ｖ1出力を仲介するためには、第一の直列回路構造と第二の並列回路構造の両方に、１つの類似ＦＥＴを追加することが必要となる。追加されるＰチャンネルディプリーションモードＦＥＴは第一の回路構造の他のＦＥＴと直列接続され、追加されるＮチャンネルディプリーションモードＦＥＴは、第二の回路構造の他のＦＥＴと並列接続される。Ｖ2出力を仲介するために、追加のＰチャンネルエンハンスメントモードＦＥＴを、Ｖ2出力を仲介するための入力ＡとＢに対応するＦＥＴに直列接続する。追加ＦＥＴのゲート入力は、対応する追加入力に接続される。さらに多くの入力を追加しても、ＣＧＯＲ回路の応答特性は、表Ｃの真理値表が一般に示しているものと変わらない。
【０２２６】
ＣＧＯＲ回路の、１位関数回路のＦ２１０ベース１補数回路(図９５)との類似点に注意する必要がある。入力Ｂと関係のある回路を取り除くことにより、ＣＧＯＲ回路はＦ２１０ベース１補数回路になる。また、回路の直列並列性にも注意すべきである。ＣＧＯＲ回路の中で出力ＣにＶ0を伝える部分は並列、Ｖ２を伝える部分は直列であり、Ｖ１を伝える部分は、並列部と直列の直列部を持つ。
【０２２７】
下表は、異なる入力ＡとＢに対する個々のトランジスタＱｎの応答を示す。この表の中で空白の項目は、その入力がトランジスタＱｎを制御しないことを意味する。
【表１８】
0004427188.tif 000019
【０２２８】
図１１８のＣＧＡＮＤ３回路の場合、入力Ａが０のとき出力Ｃが常に２であることに注意されたい。また、入力Ａが２のとき、出力Ｃが入力Ｂの補数であることに注意されたい。入力ＡとＢは交換可能であるため、逆も真である（入力Ａに入力Ｂを代入しその逆を代入する）。
【０２２９】
一般に、ＣＧＡＮＤ回路は、応答と構造の両方においてＣＧＯＲ回路を補う。ＣＧＯＲ回路が並列のＦＥＴを使用して出力ＣへのＶ0を調停する場合、ＣＧＡＮＤ回路は直列のＦＥＴを使用する。ＣＧＯＲ回路が、ＰチャネルディプレッションモードＦＥＴを直列に使用し、ＮチャネルディプレッションモードＦＥＴを並列に使用して、出力ＣへのＶ1を調停する場合、ＣＧＡＮＤ回路は、ＮチャネルディプレッションモードＦＥＴを直列に使用しＮチャネルディプレッションモードＦＥＴを並列に使用する。ＣＧＯＲ回路が、直列のＦＥＴを使用して出力ＣへのＶ2を調停する場合、ＣＧＡＮＤ回路は、ＦＥＴを並列に使用する。ＣＧＯＲ回路を補うＣＧＡＮＤ回路の他の特徴は、図１１５と図１１８の回路図と、図１１７と図１２０の真理値表を調べることにより理解することができる。
【０２３０】
ＣＧＯＲ回路と同様に、ＣＧＡＮＤ回路の回路要素は、ディプレッションモードＦＥＴとエンハンスメントモードＦＥＴの組み合わせである。ＮチャネルエンハンスメントモードＦＥＴのグループは、出力ＣへのＶ0の伝送を調停してＶ0出力を制御する。ＮチャネルディプレッションモードとＰチャネルディプレッションモードのＦＥＴを組み合わせたグループは、出力ＣへのＶ1の伝送を調停してＶ1出力を制御する。ＰチャネルエンハンスメントモードＦＥＴのグループは、出力ＣへのＶ2の伝送を調停して出力Ｖ2を制御する。ＦＥＴのこれらのグループは、ＣＧＡＮＤ回路に適切な出力を制御し生成するために入力を区別するはたらきをする。
【０２３１】
図１１８に示したように、Ｖ0は、直列に接続されたＮチャネルエンハンスメントモードＦＥＴＱ７、Ｑ８を介して出力Ｃに接続される。入力がすべてＶ2のときＣＧＡＮＤ回路の出力はＶ0である。各入力とごに対応するＮチャネルエンハンスメントモードＦＥＴがあり、各入力の信号は、対応するＦＥＴのゲートに接続される。各ＦＥＴは、Ｖ0出力回路のグループの他の直列接続されたＦＥＴと協力してＶ0の回路応答を調停する。ＦＥＴは直列に接続され、それによりＶ0を出力Ｃに伝送するためにすべてのＦＥＴが導通しなければならない。すべてのＦＥＴのＶGSonは３．２５Ｖであり（絶対ゲートしきい値３．２５ボルトを生じる）、それによりＶ0の信号を出力Ｃに送るために、すべての入力、すなわちＡとＢは両方ともすべてＶ2でなければならない。入力Ａと入力Ｂのどちらかが論理レベル２よりも低いとき、信号Ｖ0は出力Ｃに送られない。
【０２３２】
Ｖ1は、２組の交差回路構造によって出力Ｃに調停される。第１の回路構造は、−１．７５ボルトのゲートしきい値ＶＧＳと直列に接続されたＮチャネルディプレッションモードＦＥＴＱ３、Ｑ４である。（絶対ゲートしきい電圧０．７５ボルトを生じる）。第２の回路構造は、＋１．７５ボルトのゲートしきい値ＶＧＳと並列に接続されたＰチャネルディプレッションモードＦＥＴＱ５、Ｑ６のグループである（絶対ゲートしきい電圧４．２５ボルトを生じる）。２つの回路構造は、互いに直列に接続され、その結果、第１の直列回路構造からの出力は第２の並列な回路構造を通った後で出力Ｃに達する。２つの両方回路構造のうちの１つのＦＥＴが、入力Ａにゲート接続される。２つの両方の回路構造のうちの１つのＦＥＴが、入力Ｂにゲート接続される。
【０２３３】
ＮチャネルディプレッションモードＦＥＴＱ３、Ｑ４を備えた第１の回路構造は、入力Ａと入力Ｂのどちらかが論理レベル０（または論理レベル１よりも下）であるときに、出力ＣにＶ1が送られるのを防ぐはたらきをする。ＦＥＴＱ３、Ｑ４が、直列に接続されているため、第１の回路構造のＦＥＴの論理レベル０の入力はすべて、出力ＣにＶ5が送られるのを防ぐはたらきをする。入力ＡとＢが両方とも論理レベル１以上のときだけ、第１の回路構造のＦＥＴＱ３、Ｑ４は、Ｖ1を第２の回路構造に送る。
【０２３４】
ＰチャネルディプレッションモードＦＥＴＱ５、Ｑ６を備えた第２の回路構造は、入力Ａと入力Ｂのどちらかが論理レベル１以下のときに出力ＣにＶ1を送ることを許可するはたらきをする。ＦＥＴが並列に接続されるとき、任意の入力（Ａ、Ｂ、ｎ．．．）からの論理レベル１以下の入力はすべて、第１のＮチャネルディプレッションモード回路構造から出力ＣにＶ1を送ることができる。
【０２３５】
第２のＶ1回路構造は、１．７５ボルトのしきい電圧ＶGSoffと並列に接続された一組のＰチャネルディプレッションモードＦＥＴＱ５、Ｑ６を有する（絶対ゲートしきい電圧４．２５ボルトを生じる）。入力Ａと入力Ｂのどちらかが論理レベル１以下の場合、第２の回路構造の少なくとも１つのＦＥＴが導通モードであり、その結果第１の回路構造からの出力が出力Ｃに送られる。入力Ａと入力Ｂ両方が論理レベル２の場合、第２の回路構造のＦＥＴは導通モードにならず、第１の回路構造からの出力は、出力Ｃに送られない。このようにして、論理レベル２の入力Ａと入力Ｂ両方の出力ＣへのＶ1の伝送は、第２の回路構造によって防止される。この場合、論理レベル２の入力Ａと入力Ｂ両方のＣＧＡＮＤ回路の回路応答は、Ｖ0と関連した直列回路によってのみ調停される。
【０２３６】
入力Ａと入力Ｂが両方とも論理レベル２のとき、Ｖ1に接続された第１の回路構造は、直列に接続されたるＮチャネルディプレッションモードＦＥＴＱ３、Ｑ４の終わりにＶ1を導く。確認されていない場合、異常な状況のためにＶ1とＶ0両方が出力Ｃに送られる場合があるが、回路は、論理レベル２の入力Ａと入力Ｂ両方に関して出力ＣにおいてＶ0でのみ応答しなければならない。論理レベル２の入力Ａと入力Ｂ両方関して出力ＣへのＶ1の伝送を確認するために、 並列ＰチャネルディプレッションモードＦＥＴＱ５、Ｑ６の第２の回路構造は、第１の回路構造と直列に接続される。
【０２３７】
入力Ａと入力ＢのどちらかがＶ0のとき、ＣＧＡＮＤ回路の出力はＶ2である。Ｖ2は、並列接続されたＰチャネルエンハンスメントモードＦＥＴＱ１、Ｑ２を介して出力Ｃに接続され、出力ＣにＶ2を送るために、そのゲート入力によって１つだけを導通モードにしなければならない。各入力ごとに１つの対応するＰチャネルエンハンスメントモードＦＥＴがあり、各入力の信号は、対応するＦＥＴのゲートに接続される。すべてのＦＥＴのＶGSonが−３．２５ボルトであり（絶対ゲートしきい電圧１．７５ボルトを生じる）、それによりＶ2信号を出力Ｃに送るために、ＡとＢのいずれかがＶ0でなければならない。これは、入力Ａと入力Ｂのどちらかが論理レベル０のときの出力Ｃの真理値表に相当する。入力Ａと入力Ｂの両方が論理レベル０よりも高いとき、Ｖ2信号は出力Ｃに送られない。
【０２３８】
ＣＧＡＮＤ回路を拡張して、任意の数の入力を処理することができる。そのような可能な１つの第３の入力は、図１１８に点線で示された必要な追加回路により入力「ｎ」として示される。必要な追加回路は、ＣＧＡＮＤ回路の全体の回路に適合し、前述の入力Ａと入力Ｂと同じように、２入力ＣＧＡＮＤ回路について説明した回路パターンについてさらに詳しく述べる。
【０２３９】
ＣＧＡＮＤ回路に必要な追加の各入力に関して、ＣＧＡＮＤ回路の各副構造に追加のＦＥＴが必要である。Ｖ0出力を調停するために、追加のＮチャネルエンハンスメントモードＦＥＴが、Ｖ0出力を調停するための入力Ａと入力Ｂに対応するＦＥＴと直列に接続される。Ｖ0出力を調停するために、第１の直列回路構造と第２の並列回路構造の両方に同じＦＥＴを１つ追加する必要がある。追加のＮチャネルディプレッションモードＦＥＴは、第１の回路構造の他のＦＥＴと直列に接続され、追加のＰチャネルディプレッションモードＦＥＴが、第２の回路構造の他のＦＥＴと並列に接続される。出力Ｖ2を調停するとき、Ｖ2にソースが接続された追加のＰチャネルエンハンスメントモードＦＥＴが、元の並列接続ＦＥＴおよびゲートがその対応する入力に接続された出力Ｃと並列に接続される。入力を追加した場合でも、ＣＧＡＮＤ回路の応答特性は、一般に図１２０の真理値表によって示されたものと同じままである。
【０２４０】
ＣＧＡＮＤ回路が、ワン・プレイス関数回路のＰ２１０基数マイナス１補数器回路（図９５）をどのように類似しているかに注意されたい。入力Ｂに関連した回路をなくすことによって、ＣＧＡＮＤ回路は、Ｆ２１０基数マイナス１補数器回路になる。また、回路の直列並列の性質にも注意されたい。出力ＣにＶ0を送るＣＧＡＮＤ回路の部分は直列であり、Ｖ2を送る部分は並列であり、Ｖ1を送る部分は、並列部分と直列の直列部分を有する。ＣＧＯＲ回路とＣＧＡＮＤ回路には類似点がある。２つの回路図（図は１１８と１１５である）を見ると、２つの回路の異なる動作特性を生じさせる構造的な違いが分かる。下の表は、ＡとＢの異なる入力に関する個々のトランジスタＱｎの応答を示す。
【０２４１】
これらの表の項目の左の空白は、入力がそのトランジスタＱｎを制御しないことを示す。
【表１９】
0004427188.tif 000020
【０２４２】
また、非補数論理回路は、ＳＵＳ−ＬＯＣにより達成可能である。現在入手可能なスイッチの動作により、信号段回路の出力電圧は、非逆シーケンスに関して前に示したように回路の入力電圧の逆方向に移動されなければならない。したがって、ＭＰＰの基本単段機能は、異常な経路を回避するために補数出力かまたは変換出力を生成する。補数ではない出力または入力の逆シーケンスの出力を有する論理機能を得るために、基数マイナス１補数器または追加のワン・プレイス関数の追加が必要である。これは、関数の入力の補数または逆数でない論理レベルを生成するために、ほとんどのＭＰＦであてはまる。
【０２４３】
このＳＵＳ−ＬＯＣの品質は、基数に依存せず、スイッチ動作により向上する。そのようなスイッチが、バックバイアスの影響を受けない場合は、そのようなバックバイアスを防ぐ追加のＯＰＦを制限することができる。さらに、ＳＵＳ−ＬＯＣ論理回路構造のこの固有の特質は、最少の構成要素と、より少ない電力要件と、より短い伝播遅延時間を有する最適設計を保証するために、組合せ回路の適切な企画の設計が必要であることを示す。
【０２４４】
非補数ロジックの例は、図１２７と図１２８にそれぞれ示した２値ＮＡＮＤゲートとＡＮＤゲートのＣＭＯＳ実施態様の差である。ＡＮＤゲートは、実際には、反転器が追加されたＮＡＮＤゲートであることに注意されたい。
【０２４５】
非補数または非変換論理関数を構成するときは、基数マイナス１補数器または適切な基数の別のＯＰＦを、前条件付け機構または後条件付け機構として基本論理関数に追加するだけである。これにより、所望の出力シーケンスが生成される。図１２９〜図１３１と図１３２〜図１３４に示したＧＯＲ3とＧＡＮＤ3はそれぞれ、この後条件付けによって実現された。これらの回路において、基数マイナス１補数器は、基本的なＣＧＯＲ3およびＣＧＡＮＤ3ゲートの出力に追加された。
【０２４６】
追加段
ＳＵＳ−ＬＯＣ回路に追加段を追加するプロセスおよび得られた回路によって、ＳＵＳ−ＬＯＣの構造と設計が理解され、それにより、図１３５は、２項３進シグマゲートのＳＵＳ−ＭＯＳ実施態様を示す。ＳＵＳ−ＭＯＳという用語は、専用電極電圧を有する一方向ＦＥＴを使用するＳＵＳ−ＬＯＣの実施形態を指す。ＳＵＳ−ＬＯＣに使用されるＦＥＴは、それぞれＰチャネルＦＥＴとＮチャネルＦＥＴのより正と負の電圧から電源をとる。
【０２４７】
図１３６〜図１４４はそれぞれ、意図された出力経路を太線で示したシグマゲートを示し、異常な経路は、入力論理レベルの９つの各組合せに関して点線で示した。また、図１３６〜図１４４は、選択されていない入力位置と出力位置を有するカルノーグラフを点線で示す。さらに、表Ｒに、すべての異常な経路を示す。
【表２０】
0004427188.tif 000021
【０２４８】
ＦＥＴのソースおよびドレイン電極が、それに印加される電圧の大きさまたは極性によって決定されるため、現在使用可能なＦＥＴを使用して実際に実現される場合に、望ましくない分岐状態（または異常経路）が生じる。ＰチャネルＦＥＴでは、ソース電極は、２つの電極のうちの正の方であり、ＮチャネルＦＥＴでは、ソースが負の方である。したがって、出力電圧または論理レベルは、分岐を構成するために使用されるＦＥＴのソース電極とドレイン電極を交換することができる。ＳＵＳ−ＭＯＳは、多値ロジックを達成することができる優れた手段となるが、専用ソースＦＥＴの見かけ上の欠如を別の方法で解決しなければならない。ＳＵＳ−ＬＯＣは、追加の段を使用することによって以下に示すような方法を提供する。
【０２４９】
ＳＵＳ−ＭＯＳ設計に現在入手可能なＦＥＴを使用する場合、ソース／ドレイン電極を交換するとき、入力論理レベルは、未選択の分岐が異常経路を導き生じさせるのを妨げるほどの大きさであってはならない。図１３６は、異常経路として分岐２を示し、ソース／ドレイン交換に関する以下の説明で使用される。
【０２５０】
Ａ＝０、Ｂ＝０の入力論理レベルにより、選択された分岐は、図１３６に太線で示されたような出力端子にロジック０、Ｖ0、０ボルトを導く分岐９である。また、分岐２が出力端子に接続されているため、分岐９によって導かれた電圧は、ＱＢ、Ｐチャネルエンハンスメントモードトランジスタのドレインに印加される。ゲート電圧が０の場合、ＱＡが、Ｖ2、５ボルトにＱＢのソースを接続するきわめて大きい抵抗器としてはたらくため、ＱＢはバイアスされて導通する。次に、ＱＢは、出力端子からＱＡにＶ0を導く。
【０２５１】
ＱＡがＮチャネル装置であり、ＱＢ（Ｖ0）により導かれる電圧がＶ2電源電圧よりも負に大きいため、このとき、ＱＡのソース電極は、ＱＢに接続された電極である。「新しい」ソース電圧が０ボルトの場合、ＱＡ（＝０）の入力またはゲート電圧は、Ｖ0（Ａ＝０）がＱＢからＶ0「ソース」より低い−１．７５Ｖでないときに、ＱＡをターンオフするのほど低くない。ＱＡのソース／ドレイン交換により、分岐２は、Ｖ2を出力端子に導く。
【０２５２】
分岐９と分岐２両方が導通した場合、分岐２および９のＦＥＴを介してＶ2からＶ0にきわめて大きい電流が流れる。また、この異常経路により、Ｖ2−Ｖ0／２の間違った出力電圧が生じる。必要な回路応答は利用できない。
【０２５３】
同様に、分岐３、５および６は、次のような異常経路を生じさせる。Ａ＝０、Ｂ＝０の入力の場合、分岐９は、出力とすべての分岐（分岐３、５および６を含む）が出力を有する接続にＶ0を送る。
【０２５４】
分岐３に関しては、出力Ｖ0が、ＱＤすなわちゲートしきい値−１．７５ボルトのＮチャネルディプレッションモードＦＥＴのドレインに送られる。それがＮチャネルＦＥＴであるため、そのソースは、その電極（そのような電極は、この条件でソースとドレインとしてはたらく）に印加される負の電圧からとられる。Ｖ0がＶ2よりも低いとき、ＱＤのソースになり、Ｂ＝０の（Ｖ0）が、Ｖ0よりも低い１．７５ボルトのとき、ＱＤが開き導通する。
【０２５５】
ＱＣに関しては、ＱＣ（ゲートしきい電圧−３．２５ボルトを有する）のＰチャネルエンハンスメントモードＦＥＴ上のＡ＝０の入力が、ＱＣを開路し、その結果Ｖ2をＱＤに導く。Ａ＝０でＢ＝０のときにＱＣとＱＤ両方が開路するため、分岐３のＶ2ソースから分岐９のＶ0ソースまでの異常経路がある。
【０２５６】
分岐５に関して、Ｖ0出力がＱＧに送られ、ゲートしきい電圧−０．７５ボルトを有するＰチャネルエンハンスメントモードＦＥＴであるる。ＱＧが、ＰチャネルＦＥＴであるため、そのソースを非入力／非ゲート電極に印加されるより正の電圧からとる。ＱＧの反対側の電圧がＶ1であるため（ＱＥおよび／またはＱＰによる直接コンダクタンスまたは閉じたＦＥＴ条件の抵抗によって）、ＱＧは、Ｖ1からソース電圧をとる。Ｂ＝０（Ｖ0）が、Ｖ1より−０．７５ボルト低いため、ＱＧは、Ａ＝０、Ｂ＝０のときに開き、Ｖ0をＱＰに導く。
【０２５７】
ＱＦは、ゲートしきい電圧−１．７５ボルトのＮチャネルディプレッションモードＦＥＴである。そのソースは、Ｖ1とＶ0のどちらかの小さい方、このケースではＶ0からＮチャネルＦＥＴとしてとられる。ＱＦが、そのソースＶ0に関してとるため、Ａ＝０（Ｖ0）の入力は、Ｖ0よりも１．７５ボルト低くない。したがって、ＱＦは開き、そのソースからドレインに導通する。
【０２５８】
ＱＥは、ゲートしきい電圧１．７５ボルトのＰチャネルディプレッションモードＦＥＴである。ＱＥが、ＰチャネルＦＥＴであるため、そのソースとして、Ｖ1とＶ0の大きい方、このケースではＶ1をとる。Ａ＝０（Ｖ0）が、Ｖ1より１．７５ボルト高くないため、ＱＥは、開き、ソースからドレインにＶ1を導く。
【０２５９】
３つのＦＥＴ（ＱＥ、ＱＰおよびＱＧ）がすべて開いているとき、分岐５の電圧源Ｖ1は、分岐９（Ｖ0）の電源電圧が出力に送られると同時に出力に導かれる。異常経路は、分岐２に関して同様に説明したように大きい電流と間違った出力電圧で存在する。
【０２６０】
分岐６に関して、Ａ＝０、Ｂ＝０のときに類似の状況が生じる。ＱＪは、ゲートしきい電圧１．７５ボルトのＰチャネルディプレッションモードＦＥＴである。ＱＪがＰチャネルＦＥＴであるため、そのソースとして非入力／非ゲート電極のより正の方をとる。ＱＨとＱＩは、きわめて大きい抵抗器としてはたらくが、分岐６のソースとしてのＶ1がＱＪの電極の一方に印加される。次に、ＱＪは、そのソースとしてＶ1またはＶ0の正の方、このケースではＶ1をとる。ＱＪ上のＢ＝０の入力は、Ｖ1よりも１．７５ボルト高くなく、ＱＪはオンであり、それによりＶ0がＱＩに戻される。
【０２６１】
ＱＩは、ゲートしきい値−１．７５ボルトのＮチャネルディプレッションモードＦＥＴである。Ｖ1は、その非入力電極の一方に印加され、Ｖ0（ＱＪを介して）は、他方の電極に印加される。ＱＩがＮチャネルＦＥＴであるため、そのソースとして、Ｖ1またはＶ0の負の方、このケースではＶ0をとる。ＱＩ上のＢ＝０の入力がＶ0より低い１．７５ボルトではないため、ＱＩは、開き、ＱＨにＶ0を送る。
【０２６２】
ＱＨは、ゲートしきい値０．７５ボルトのＰチャネルエンハンスメントモードＦＥＴである。ＰチャネルＦＥＴとして、そのソースとして、Ｖ1とＶ0のどちらか正の方、このケースではＶ1をとる。Ａ＝０の入力が、Ｖ1よりも０．７５ボルト低いため、ＱＨは、分岐９のＶ0出力と同時に出力にＶ1（ＱＩとＱＪを介して）を送る。分岐２に関して、異常経路は、対応する大きい電流と間違った出力電圧で存在する。
【０２６３】
上に示したように、それぞれソースとして電極により負または正の電圧を取るためにＮおよびＰチャネルＦＥＴの特性を考慮しない異常経路がＳＵＳ−ＬＯＣ回路に生じることがある。一方向ＦＥＴの開発により、ＳＵＳ−ＬＯＣのＳＵＳ−ＭＯＳ実施形態は、ＳＵＳ−ＬＯＣのきわめて有用で有利な実施形態であると考えられる。しかしながら、この時点では、そのような専用ソース（または一方向）ＦＥＴの見かけ上の不稼働率は、ＳＵＳ−ＬＯＣ回路に使用されているトランジスタまたはスイッチの調停を行うことを必要とする。図１３８〜図１４４は、適切な意図された出力および異常経路ならびに関連するカルノー値を示す。これらの図は、ＦＥＴコンダクタンスを評価する際に回路構造に前述の評価プロセスを適用することができるように十分に自明である思われる。
【０２６４】
同様に、図１３６〜図１４４と表Ｒにおいて、９つすべての分岐が入力論理レベルの少なくとも１つの組合せの異常経路になることが分かる。異常経路がきわめて高い電流と不適切な出力論理レベルを発生させるため、異常経路が生じるのを防ぐ処置をとらなければならない。シグマ回路におけるそのような異常経路を防ぐことができる方法と設計は、すべてのＳＵＳ−ＬＯＣ回路に適用可能である。
【０２６５】
異常経路が生じるのを防ぐため、各分岐の各トランジスタを適切にターンオンしターンオフするために、追加の単段ＯＰＦおよび／またはトランジスタ交換が必要とされる。これは、分岐トランジスタに、適切な導通トランジスタのゲートを駆動する出力を有する２つのトランジスタＯＰＦを代用することによって行うことができる。
【０２６６】
置き換えられる分岐トランジスタの絶対しきい値電圧は、導通する電源電圧と相対的なものである。絶対しきい値電圧と電源またはソース電圧との差は、絶対しきい値電圧がソース電圧とゲートしきい値電圧を加えたものに等しいため、当該のＦＥＴのゲートしきい電圧ＶGS(TH)である。交換の一部として使用されるＯＰＦのトランジスタのうちの１つのしきい電圧は、置換されるトランジスタのしきい値の絶対電圧に設定される。ＯＰＦを構成する他のトランジスタのしきい値は、置き換えられるトランジスタの対応する補数しきい電圧である。交換導通トランジスタのしきい値は、出力の対称性の維持を支援するために低くなければならない。
【０２６７】
図１４５〜図１５２に、単一段ＯＰＦと、Ｖr-1５ボルト、ＬＳＶ（ロジック段階電圧）２．５ボルト、およびＯＰ７０％の３値論理ゲート用の導通トランジスタからなる交換セットを示し、図の番号は、表Ｓに示したような交換される導通トランジスタと関連付けられる。
【表２１】
0004427188.tif 000022
【０２６８】
交換セットを示す図において、交換されるトランジスタの相対的しきい電圧は、交換されるトランジスタの絶対しきい値電圧と等しいＶ0とＶr-1のどちらかに対する電圧に変換される。そのようなしきい電圧をそのように選択することによって、回路の応答特性（すなわち、ＦＥＴがターンオンしターンオフするポイント）が保存される。たとえば、交換されるトランジスタが、４．２５ボルトの絶対電圧と等しい相対的しきい電圧＋１．７５でＶ1を導通させるＰチャネルディプレッションモードの場合は、交換セットＯＰＦトランジスタの１つが、絶対電圧４．２５ボルトと等しい相対しきい値電圧を有する。図１４８に、そのような交換セットを示す。再計算した相対しきい値電圧と交換されるトランジスタの導通される電圧は、図１４５〜図１５２に太線で示され、表Ｓにリストされる。交換する必要のないトランジスタは、表Ｓの図番号の列に「不要」と示す。
【０２６９】
表Ｔは、表Ｓを電源電圧（「導通」）とモードタイプで並べ替えたもの示す。
【表２２】
0004427188.tif 000023
0004427188.tif 000024
【０２７０】
任意の基数の任意の論理関数の分岐内のトランジスタのそのような交換セットを設計し作成することができることに注意されたい。
【０２７１】
交換セットの使用が機能的であることを示すために、図１５３は、図１４６に示され表Ｔにリストされたようなしきい電圧−１．７５を有し、Ｖ2、ロジック２．５ボルトを導くＮチャネルディプレッションモードトランジスタ用の交換セットとの図１３６における分岐２の交換を示す。
【０２７２】
前述の例と同じ入力条件を使用して、Ａ＝０、Ｂ＝０、分岐９が再び選択され、Ｖ0、ロジック０、０ボルトを出力端子に導く。交換ＱＡ（ＱＡＲ）がきわめて大きい抵抗器としてはたらき、ＱＢのゲート電圧がそのしきい電圧より低いため、ＱＢのドレインが出力端子に接続され導通する。ＱＢがオンの場合、出力電圧（Ｖ0）は、交換ＱＡのドレインに印加される。しかしながら、前述のソース／ドレイン交換の例と異なり、分岐２を通る異常経路はない。
【０２７３】
入力Ａは、電圧Ｖ0、ロジック０、０ボルトを、ＱＯＰＦ１とＱＯＰＦ２のゲートに送る。Ｖ0入力は、ＱＯＰＦ１のしきい電圧を超え、ＱＯＰＦ１は、Ｖ2を交換ＱＡのゲートに導く。ＱＡＲへのＶ2入力が、Ｖ2より０．７５ボルト低い電圧（交換ＱＡの一方の電極に現れる）でもＶ0より０．７５ボルト低い電圧（ＱＡＲの他方の電極に現れる）であるため、ＱＡは、オフに保持され、導通しない。ＱＡＲがＰ形ＦＥＴであるため、最高電圧としてのＶ2ソースは、ＦＥＴＱＡへのソースとして制御する。ＱＡがオフの場合、分岐２を通る異常経路はない。
【０２７４】
ソース／ドレイン交換（分岐がある入力から出力への条件下で異常経路にする）を受ける各トランジスタを、その対応する変換セット（表Ｔに示され、図１４５〜図１５２に示された）と置き換えることにより、異常経路が生じないことが保証される。図１５４ａと図１５４ｂは、対応する交換セットを置き換えるソース／ドレイン交換を受けるすべてのトランジスタを有する２入力３値シグマゲートを示す。結果は異常経路のない機能的な５６のトランジスタ２入力３値シグマゲートである。したがって、多値ロジックシグマ回路は、３値加法を達成することができる手段を提供する。
【０２７５】
構成要素の数の減少は常に必要とされているため、組み合わせて構成要素の数を少なくして製造効率と回路応答効率を高めることができる共通要素について３値シグマを調べる。
【０２７６】
注目に値する第１の共通ブロック要素は、分岐４に使用されているＯＰＦなどの交換セットのＯＰＦであり、これは、分岐４に使用されているものと同じであり、分岐３に使用されているものは、分岐４に使用されている他のものと同じである。しきい電圧は同じである。この場合、入力Ａには同一の２つのＯＰＦがあり、入力Ｂには同一の２つのＯＰＦがある。分岐２の入力Ａ  ＯＰＦの出力が、分岐４の入力Ａ  ＯＰＦの出力と同じであるため、両方の分岐の導通トランジスタを駆動するには１つのＯＰＦだけでよく、またはこれは入力Ｂ  ＯＰＦにもあてはまる。ＯＰＦのこの共通性は、いくつかの分岐に見ることができる。
【０２７７】
入力項ごとに共通のＯＰＦのうちの１つだけを使用し、その出力を共通のＯＰＦによって駆動された適切なトランジスタに接続することによって、必要なＯＰＦの数が少なくなる。図１５５ａと図１５５ｂに、分岐２、３および４の入力Ａおよび入力Ｂ  ＯＰＦの共通のＯＰＦを示した。
【０２７８】
図１５６ａと図１５６ｂに、分岐１、５および６の共通ＯＰＦを結合した後のシグマゲートを示す。
【０２７９】
図１５７ａと図１５７ｂは、分岐５、６、７および８の共通ＯＰＦを統合した後のシグマゲートを示す。また、図１５８は、分岐５、６および９の共通ＯＰＦを統合化した後のシグマゲートを示す。
【０２８０】
図１５８に示した回路の検査により、入力Ａまたは入力Ｂによって駆動される共通ＯＰＦのしきい電圧に対称性があることが分かる。信号Ａ１とＡ４を生成するしきい電圧は、信号Ａ２とＡ３を生成するしきい電圧と同じように、互いに相補的であることは明らかである。この同じパターンは、入力Ｂの共通ＯＰＦのしきい電圧にも見られる。この明らかな対称性のため、存在する可能性のあるパターンを見つけやすいように、各入力値ごとのロジック０．．．ｒ−１のＡ（Ｂ）入力値と４つの各ＯＰＦの出力値を示す表を作成する。こ表を、表Ｕとして示す。
【表２３】
0004427188.tif 000025
【０２８１】
４つのＯＰＦ出力シーケンスの検査は、出力シーケンスＡ１（Ｂ１）とＡ３（Ｂ３）が同じであり、出力シーケンスＡ２（Ｂ２）とＡ４（Ｂ４）も同じであることを示す。出力シーケンスＡ１（Ｂ１）およびＡ３（Ｂ３）は、０  １  ２の入力シーケンスでは２  ２  ０であり、これは、３値ワン・プレイス関数Ｆ２２０3の出力シーケンスと一致する。出力シーケンスＡ２（Ｂ２）およびＡ４（Ｂ４）は、０  １  ２の入力シーケンスに関して２  ０  ０であり、これは、３値ワン・プレイス関数Ｆ２００3の出力シーケンスと一致する。
【０２８２】
出力シーケンスＡ１（Ｂ１）およびＡ３（Ｂ３）が、Ｐ２２０3の出力シーケンスと一致するため、信号Ａ１（Ｂ１）およびＡ３（Ｂ３）を生成するＯＰＦは、図１５８においてＡ１（Ｂ１）とＡ３（Ｂ３）と示されたすべてのトランジスタに接続されたＡ／２２０およびＢ／２２０信号を生成するために単一Ｐ２２０3と交換することができる。同様に、信号Ａ２（Ｂ２）およびＡ４（Ｂ４）を生成する２つのＯＰＦは、図１５８においてＡ２（Ｂ２）とＡ４（Ｂ４）と示されたすべてのトランジスタに接続された信号Ａ／２００およびＢ／２００を生成するために単一のＦ２００3と交換することができる。図１５９は、Ａ１（Ｂ１）とＡ３（Ｂ３）を有するシグマ回路ならびにそれぞれＰ２２０3とＰ２００3のＯＰＦと交換されるＡ２（Ｂ２）とＡ４（Ｂ４）ＯＰＦを示し、トランジスタに番号が付けられている。したがって、各入力は、多くてもＦ２００とＰ２２０の２つのＯＰＦだけを必要とする。図１５９のシグマ回路には３２のＦＥＴがあり、それらはすべてエンハンスメントモードである。
【０２８３】
シグマ回路を構成する際に、出力ドライバのＦＥＴをＯＰＦの交換として使用することを可能にする再配列、いくつかのしきい電圧を変化させて入力ＡとＢのＯＰＦの一方または両方をなくすような減少手段、ＯＰＦを基数マイナス１補数器と置き換えるか別のＯＰＦを低い動的電力消費と置き換え、あるは単に動的電力要件と回路の構成要素数を減少させる方法を含むいくつかの追加の最適化が可能である。
【０２８４】
分岐９のトランジスタＱ２３およびＱ２４は、入力論理レベルＡおよびＢが０で、そのゲートを駆動するＯＰＦの出力論理レベルが論理２であるときだけターンオンする。したがって、そのような２つのトランジスタのしきい電圧を＋３．２５ボルトまで高めて、分岐９がオンまたはオフになるときに動的電力要件を減少させることができる。同様に、分岐２のＱ５（信号Ａ／２２０によって駆動される）と分岐３のＱ８（信号Ｂ／２２０によって駆動される）は、信号Ａ／２２０またはＢ／２２０が論理レベル０のときだけターンオンする。したがって、Ｑ５とＱ７のしきい電圧の大きさを−３．２５ボルトまで高め、分岐２または３がオンまたはオフしたときに動的電力要件を減少させることができる。この同じ状況は、分岐７および８のＱ１８とＱ２２に見られる。また、これらのしきい電圧を＋３．２５ボルトまで高めることができる（図１６０）。
【０２８５】
分岐２および３のトランジスタＱ６およびＱ７は、それぞれ入力ＢおよびＡによって直接駆動され、関連する入力が論理レベル０のときだけターンオンしてＶ2を導く。信号Ａ／２００とＢ／２００を生成するＯＰＦの出力は、入力論理レベルが０のときだけ論理レベル２またはＶ2であり、そのような分岐トランジスタの代わりに分岐の他のトランジスタにＶ2を提供するために使用することができる。これを行うため、分岐２のＱ５とＱ６は、入力Ｂによって直接駆動されるトランジスタが、分岐３のＱ７が入力Ａによって直接駆動され、Ｖ1からの一連のトランジスタのうちの最初になるように再配列されなければならない（図１６１）。
【０２８６】
入力Ａと入力Ｂによって直接駆動される分岐２および３のトランジスタと同様に、分岐７および８のＱ１９およびＱ２０は、入力Ａと入力Ｂによって直接駆動される。Ｑ１９とＱ２０はそれぞれ、しきい値＋３．２５を有し、入力が論理レベル２のときだけターンオンされ、Ｖ0を導く。Ａ／２２０とＢ／２２０信号を生成するＯＰＦの出力は、入力論理レベルが２のときだけ論理レベル０またはＶ0であるため、それらの出力をＱ１９とＱ２０の代わりに使用して分岐における他のトランジスタにＶ0を提供することができる。分岐８は、Ｑ１９が分岐８にありときにＶ0から一連の最初になるように再配列を必要とする。これは、図１６１も示される。
【０２８７】
回路全体の出力が、出力を駆動するトランジスタのゲートに接続されるているため、図１６１に示した回路では望ましくない発振とノイズ感受率が大きくなる。また、ＯＰＦの出力が分岐トランジスタの代わりに使用されるときは、供給する出力が大きくなるためＯＰＦトランジスタのサイズが大きくなる。
【０２８８】
他の回路
ＳＵＳ−ＬＯＣによって追加の論理関数回路を達成することができる。等値発生器（ＥＱ）は、その入力端子へ提供される論理レベルが０以上のときにゼロ以外の出力を生成する。図１６２〜図１６４に、ツープレイス３値ＥＱの回路図、記号、およびカルノーグラフを示す。
【０２８９】
ツープレイスＥＱ3は、２つの合成分岐が追加された２つの基数マイナス１補数器と後条件付け基数マイナス１補数器、または単に、その出力基数マイナス１補数器にかけた図１０に示したようなＣＥＱ3を有する。
【０２９０】
合成分岐の一方は、他の合成分岐を構成するＱ１４とＱ１６と共に、Ｑ９とＱ１１からなる。そのような追加の２つの分岐は、一方の入力に論理レベルｒ−１が提供され、他方の入力に、ｒ−１より低い論理レベルが提供されるときに０の適切な出力論理レベルを生成する。３値ツープレイスＥＱの場合、これは、入力Ａ＝２とＢ＝１およびその逆になる。入力が論理レベル０の場合は、Ｑ１および／またはＱ２が、２つの追加の合成分岐の一方と並列に導通する。
【０２９１】
ＥＱ3の展開は、相互独立的利点を持つ２つの方法のいずれかによって達成される。第１の方法は、図１６２に点線の構成要素で示す。第２の方法は、後の組合せロジックの説明で考察し示す。
【０２９２】
ＭＰＰのラムダｎｎシリーズは、２値出力を生成する。各ラムダｎｎゲートは、基数が２よりも大きいときに２つの論理レベルのうちのいくつかの可能な組み合わせのうちの１つである２値出力を生成する。図１６５に、ラムダｎｎの番号付け方法の基本的な記号と説明を示す。
【０２９３】
図１６６〜図１６８に、重要なラムダ０１、回路図、記号およびカルノーグラフを示す。図１６８のカルノーグラフによって示したように、ラムダ０１は、すべての入力に論理レベルゼロが提供されたときに出力論理レベル１を生成し、そうでない場合は、出力論理レベルは０である。
【０２９４】
以下の関数は、特に指定しないが、多値関数ロジックを処理する際の有用な目的にかなうものである。
【０２９５】
関数＃１５，３０９3。このＭＰＦは、既知の２値関数に対応しないため無名である。図１６９〜図１７１に示す。このゲートは、データ管理ゲートとして役立ち、その使用法は、後で組合せロジックの説明で示し考察する。＃１５，３０９3の出力は、入力Ａの基数マイナス１補数であり、入力Ｂはロジック０である。入力Ｂがロジック１または２のとき、出力はロジック０である。これを、図１７１のカルノーグラフに示す。
【０２９６】
関数＃１９，５４２3。このＭＰＰは、現在無名であり、図１７２〜図１７４に示される。このゲートは、データ管理ゲートとして有用である。＃１９，５４２3の出力は、入力Ａの基数マイナス１補数であり、入力Ｂは０より大きい。入力Ｂが０のとき、出力はロジック２である。これは、図１７４のカルノーグラフに示される。
【０２９７】
関数＃１４０3。＃１９，５４２の出力に基数マイナス１補数器を追加することにより、＃１４０3ゲートが構成される。図１７５〜図１７７に、＃１４０3ゲートを示す。これについては、後で、ラッチとレジスタの説明で詳細に説明する。＃１４０3ゲートの出力は、入力Ａと同一であり、入力Ｂは０より大きい。入力Ｂが０のとき、出力は、ロジック０である。これは、図１７７のカルノーグラフに示した。
【０２９８】
関数＃１９，６７７3。このＭＰＦを図１７８〜図１８０に示す。このゲートは、データ管理ゲートとしても有用である。後の組合せロジックの説明を参照されたい。＃１９，６７７3ゲートの出力は、入力Ａの基数マイナス１補数であり、入力Ｂは、ロジック２である。入力Ｂがロジック０または１であるとき、出力はロジック２である。これは、図１８０のカルノーグラフで示される。
【０２９９】
組合せロジック
以下の説明では、主に、いくつかの５値（基数５）基準と２値基準で３値論理体システムの関数に焦点をあてる。さらに、提示される回路と考察のほとんどは、２値ロジックを合成するために使用されるＣＭＯＳやその他の回路構造に熟練した業者によって理解された形である。したがって、将来の改良が可能でありかつ予測可能である。
【０３００】
「組合せロジック」という用語は、 入力の論理状態に基づいて所望の出力を達成するために必要とされるよな選択されたオフおよび／またはＭＰＦ論理関数の使用を示す（メモリ要素の使用を除く）。一般に、論理関数は、同じ基数のものである。前と同じように、混合基数回路は、可能であるが、より複雑である。組合せロジックにより、複数の論理関数、出力および／または入力論理状態を要求し達成することができる。
【０３０１】
デジタルシステムに使用されるロジックの共通ブロックのほとんどは、「ｎ分の１セレクタ」を構成する組合せ論理回路を使用する。共通論理回路には、マルチプレクサ、デマルチプレクサおよびアドレスデコーダなどがある。他の組合せ論理回路は、直角位相入力をデコードするために使用されるような入力または出力条件付け機構を含む。さらに、ｒ＋１状態出力ドライバ（２値ロジックの支配のため。これらは、現在、３値状態ドライバと呼ばれる）が、組合せのロジック回路であると考えられる。また、組合せロジック回路は、順次およびクロックト順次ロジックを含むより複雑な論理関数に必要とされる（５つのメモリ要素を含む）。メモリ要素の使用は、「順次」ロジックか「クロックト順次」ロジックのいずれかとして定義される。いくつかの組合せ回路は、ワン・プレイスおよび複数プレイス関数の説明で示した論理関数を使用する。本明細書で説明する組合せ回路を唯一の可能な組合せとして解釈してはならない。任意の基数の任意の論理関数を設計し作成する機能により、無数の組合せロジック回路が可能である。
【０３０２】
ＳＵＳ−ＬＯＣは、ｎ分の１出力のセレクタの役割をする回路の作成を可能にする。ｎ分の１セレクタは、マルチプレクサ、デマルチプレクサ、スタティックおよびダイナミックメモリの必須部分であるため、おそらく最も使用される組合せロジック回路であり、ＣＰＵの「命令デコーダ／シーケンサ」部分に見ることができる。ｎ分の１セレクタは、事実上遍在し、本明細書で説明する。
【０３０３】
ｒ以上の可能性から１つを選択するｎ分の１セレクタは、出力当たり１つのＭＰＦと、１つのアドレス入力位置当たりｒの可能な論理レベルを生成するのに十分なＯＰＦを有する。２進の実施形態は、１つの入力位置当たり２つの反転器を使用する。第１の反転器は、入力の入力バッファと「次状態発生器」の両方としてはたらく。第１の反転器によって駆動される第２の反転器は、入力バッファの「次状態発生器」としてはたらく。この方式は、入力をバッファして、回路の負荷の影響を小さくし、２値入力の両方の論理状態を生成する。
【０３０４】
２よりも大きい基数の類似の回路は、同じ方式に従うことができる。ｒ値ワン・プレイス関数は、入力バッファとしてはたらき、ｒ値の「次状態発生器」または「前状態発生器」は、１つのアドレス入力位置当たりｒの可能な論理レベルを生成する。２値ロジックシステムにおいて、基数マイナス１補数、次状態および前状態は同じである（すなわち、ロジック１の１の補数はロジック０であり、ロジック１の次の状態はロジック０であり、ロジック１の前の状態はロジック０である）。
図１８１に、スリープレイス２値８分の１セレクタを示し、図１８２に、同じ方式を使用してツープレイス３値アドレスデコーダまたは９分の１セレクタを示す。図１８１と図１８２の回路の真理値表をそれぞれ表Ｖと表Ｗに示す。
【表２４】
0004427188.tif 000026
【表２５】
0004427188.tif 000027
【０３０５】
３値９分の１セレクタに必要な構成要素の数を少なくするために、ＧＯＲ3ゲートをラムダ０１ゲートと置き換えることができる。しかしながら、必要な出力論理レベルは論理レベル０と１だけでなければならない。ラムダ０１の出力は、選択されていることを示すときはロジック１であり、選択されていないことを示すときはロジック０である。ラムダ０１ゲートが使用される場合、ＭＰＦのトランジスタの数の減少は５０％である。
【０３０６】
ＳＵＳ−ＬＯＣは、また、等値除外関数(exclusive of equality function)を有する回路を提供する。すべての入力に同じ論理レベルが提供されたときに出力論理レベル０を生成し、その入力が等しくないときにゼロ以外の論理レベルを生成する論理関数が、「等値除外」関数である。基数ｒのすべての論理システムが、２値「排他的論理和」ゲート（ＸＯＲ）と類似の関数を含む。
【０３０７】
さらに、等値除外「一般化論理和」回路は、ＳＵＳ−ＬＯＣにより利用可能である。基数が２より大きいとき、２値ＸＯＲの類似関数は、「等値一般化論理和」（ＸＧＯＲr）である。また、ＸＧＯＲrの逆関数「等値除外一般化論理積」（ＸＧＡＮＤr）と、等値除外のいくつかの他の関数は、基数が２より大きいときに可能である。ＸＧＯＲ3カルノーグラフを表Ｘに示す。図１８３と図１８４は、それぞれ、２値排他的論理和ゲートの回路、カルノーグラフを示す。
【表２６】
0004427188.tif 000028
【０３０８】
図１８５に、２値排他的論理和と類似の組合せ構造で結合されたＸＧＯＲ3を示す。基数以外に、２つの回路間の主な違いは、ＧＡＮＤ3と基数マイナス１補数器（Ｐ２１０3）の代わりにＥＱ3とＦ２００3の回路の使用であることである。これは、関数が「等値除外」であり、それにより異なる応答特性を有するためである。図１８６と図１８７はそれぞれ、ＸＧＯＲ3の記号とカルノーグラフを示す。
【０３０９】
また、ＳＵＳ−ＬＯＣにより、高インピーダンス出力状態（ｒ＋１状態）回路も利用可能である。イネーブルされたときに出力端子にｒの異なる論理レベルのうちの１つを提供し、ディスエーブルされたときに高インピーダンス状態を提供する回路は、ｒ＋１状態ドライバである。そのような２値装置の現在の名前は、「トライステート」である。高インピーダンス状態を達成する他の２つの方法は、「オープンコレクタ」と「オープンドレイン」として知られ、それぞれ、外部負荷抵抗器を必要とする。しかしながら、基数が２よりも大きいとき、ｒの異なる論理レベルのうちの１つの外部抵抗要素の使用により出力負荷が増えるときに十分にアクティブであることが連想される。
【０３１０】
トライステートドライバと同じ方式にしたがって、ｒ＋１の実装は、「データおよびイネーブル／ディスエーブル」ロジックの基数ｒの２つのＯＰＦ、ＧＯＲrおよびＧＡＮＤr、ならびに出力ドライバとして基数ｒの任意の単一段（または、２つの段の最終段）ＯＰＦを必要とする。出力ドライバ用に選択されたＯＰＦを構成するトランジスタのゲートは、ＧＯＲrとＧＡＮＤrの出力に接続される。接続は、ＧＯＲrとＧＡＮＤrからの出力論理レベルが、ディスエーブルされたときに出力ドライバのすべてのＦＥＴをターンオフするようなものである。出力ドライバとして２段ＯＰＦが使用される場合、ＭＰＦによって第２段だけが駆動される。最初の段は、ＭＰＰへの入力経路に入れられる。
【０３１１】
本特許において、信号にラベルを付ける方法は、以下の通りである。その方法は、「Ｅｎａｂｌｅ」のような信号名にアクティブな論理レベルの添え字を付けることである。信号が論理レベル１のときに「Ｅｎａｂｌｅ］がアクティブな場合は、その信号は、「Ｅｎａｂｌｅ1」と示される。この方法は、複数の論理レベルが利用可能なときに２値ロジックと共に使用されるもの（Ｅｎａｂｌｅ、＜Ｅｎａｂｌｅ＞、またはＥｎａｂｌｅ*）が十分でないためにとられる。また、基数が２を超えるとき、単一入力を使用して、「Ｒｅａｄ2−Ｓｔａｎｄ  Ｂｙ1−Ｗｒｉｔｅ0」と示された３値信号などの複合関数を制御するかまたはそこから選択することができる。
【０３１２】
ＳＵＳ−ＬＯＣによって実現された３値ｒ＋１ドライバ回路の例は、４状態バッファと４状態基数マイナス１補数器を含む。３値ｒ＋１状態バッファと基数マイナス１補数器のバージョンはそれぞれ、図１８８と図１８９に示される。表Ｙに、出力イネーブルレベルが０の４状態バッファの真理値表を示す。
【表２７】
0004427188.tif 000029
【０３１３】
ｒ＋１状態ドライバの記号は、入力が出力の近くにある出力ドライバとして選択されたＯＰＦの記号である。それは、出力をイネーブルする論理レベルで示されている。図１９０に、表Ｙと一致する０の出力イネーブルレベルを有する３値ｒ＋１状態バッファの記号を示す。
【０３１４】
Ｅｎａｂｌｅレベルは、ｒの異なる論理レベル、任意のグループの連続する論理レベルまたは特定の組の論理レベルのうちのどれにも変更することができる。Ｅｎａｂｌｅレベルの変更は、図１８８と図１８９においてＯＥＬと示されたワン・プレイス関数を変更することによって達成され、図１９０に示した出力をイネーブルする論理レベルラベルを適切な値に変更することによって記号的に示される。
【０３１５】
図１８８と図１８９に、ＧＯＲr、ＧＡＮＤr方式で実現された４状態ドライバの出力をイネーブルするために使用することができる論理レベルを示し、表Ｚに、図１８８と図１８９にＯＥＬと示された交換ＯＰＦを示す。
【表２８】
0004427188.tif 000030
【０３１６】
基数が大きくなるほど、ｒ＋１状態ドライバをイネーブルするために使用することができる可能な個別論理レベルの数、連続した論理レベルのグループまたは特定の組の論理レベルも大きくなる。これにより、図１９３に示した５値１６進状態基数マイナス１補数器の検査が簡単になる。
【０３１７】
信号競合（電力サージを含む）の可能性が高くなるため、論理レベルの遷移中に複数のｒ＋１状態ドライバが同じ負荷を駆動しないように注意しなければならない。論理レベルの遷移中、異なるソース電圧（すなわち、Ｖ1とＶ0）が互いに使用可能になり回路内に電力サージを発生させることがある。そのような遷移は、そのような遷移がすべての中間論理レベルを含むときに論理レベル０から論理レベルｎ−１までの遷移を含むと考えられる。
【０３１８】
前のｒ＋１状態ドライバは機能的であるが、要求されたトランジスタの数を少なくするとその有用性が高まる。４状態バッファに使用される構成要素の数を減らす１つの方法は、ＧＯＲ3およびＧＡＮＤ3ゲートをＣＧＯＲ3およびＣＧＡＮＤ3ゲートと交換して基本ＭＰＦ内の基数マイナス１補数器とデータ経路内のものをなくすことである。これにより、トランジスタの数が、２５％減少して、３６から２４になる。
【０３１９】
ＧＯＲ3ゲートとＧＡＮＤ3ゲートのより適切な交換は、図１９１に示したような３値ＭＰＰ＃１５，３０９（図１６９〜図１７１）と＃１９，６７７（図１７８〜図１８０）である。＃１５，３０９ゲートと＃１９，６７７ゲートの使用により、４状態バッファのトランジスタ数が、５５％減少して、３６から１６になる。
【０３２０】
完全にアクティブなｒ＋１状態出力を生成する好ましい方法は、１つの分岐当たり１つの追加のトランジスタを使用することである。この方法を使用することにより、図１９２に示した４状態基数マイナス１補数器が得られ、４状態基数マイナス１補数器のトランジスタ数が６６％（２４から８に）減少する。（図１８９。）
図１６２のＥＱ3回路を拡張して、さらに多くの入力を提供することができる。入力の数をＥＱ3に拡張する組合せの方法は、３つ以上の入力ＣＧＯＲ3の出力を使用して、ＣＥＱ3の１つの入力を駆動する。ＣＧＯＲ3と等しい数の入力を有するＣＧＡＮＤ3の出力は、ＣＥＱ3の他方の入力を駆動する。これは、図１９４に、各ゲートの出力論理レベルを示すためにカルノーグラフと共に示される。この方法を使用して、任意の基数のＥＱゲートへの入力の数を拡張することができる。３値の場合、これは、１つの追加入力項目あたり８つのトランジスタと基本的な２つの入力ゲートを必要とする。
【０３２１】
基数の変換
ここでは、デジタル値をある基数から別の基数に変換する２つの方法を説明する。そのような２つ方法は、「基数変換読取り専用メモリ」（ＲＣＲＯＭ）と「デュアル」ゲートと名付けられる。どちらの方法も、前の基数変換器と関連した入力状態と欠落出力コードの問題をどちらも許容しない。また、両方の方法は、論理レベル電圧変更段階を含み、ＳＵＳ−ＬＯＣ構造に基づき、それらを完全にアクティブにする（すなわち、この方法は、抵抗器も抵抗素子も使用しない）。
【０３２２】
ＲＣＲＯＭは、任意の所定の元基数（Ｓr）から任意の目的基数（Ｄr）に基数変換を実行する。変換に必要な時間は、約Ｓrゲート時間である。デュアルゲートは、ＳrからＤrへの基数変換を実行し、これは、Ｓrの均一な累乗または根である。デュアルゲートを介した変換は、１Ｓrゲート時間で達成される。
【０３２３】
ＳＵＳ−ＬＯＣで他の基数変換方法を実現することができる。１つの代替方法は、相互スイッチ出力を使用する折重ねマルチプレクサを含む。折重ねマルチプレクサは、多くの数学的問題、タイミング問題、および異常計数シーケンス問題を解決した既知の技術である。
【０３２４】
データを交換するために様々な基数の２つのロジック合成回路またはシステムが必要とされ、元基数（Ｓr）から目的基数（Ｄr）への変換が必要になる。ある値をある基数から別の基数に変換するには、ハードウェアとソフトウェア（ファームウェアはソフトウェアと考えられる）の２つの手法がある。
【０３２５】
２つの基数の変換のプログラムまたはソフトウェアによる手法は、変換を実行するためにより大きい基数をコンピュータに要求する。これは、たとえば、３値（基数３）コンピュータが５値（基数５）信号を生成または処理することができないという事実によるものである。しかしながら、５値コンピュータは、３値信号を生成し処理することができる。基数変換のプログラムによる方法は、有効でありおそらくいくつかのケースで望ましいが、いくつかのマシンサイクルを実行する必要があり、適切なＤr論理レベル電圧を保証しない。
【０３２６】
アナログ技術を採用した以前のハードウェア式基数変換器は、分圧器や抵抗器などの抵抗要素に依存する。そのような変換器は、そのような設計の使用の範囲内では機能的であるが、電力要件が比較的高く、禁止状態の問題、欠落コードの問題および論理レベルの電圧差の問題に対処していない。電力要件が高く対処されていない領域のため、これらの基数変換器は、２つの異なるｒ値システムによって必要とされる複数プレイス変換に適していない。
【０３２７】
基数変換読取り専用メモリ（ＲＣＲＯＭ）のブロック図は、図１９５に示され、差動ドライバ／レベル変換器である行ドライバを除き既知の２値メモリと類似している。レベルの変更は、含まれる２つの基数の電圧Ｖr-1がきわめて異なるときだけ必要とされる。本明細書の開示の目的のため、２値および３値の電圧Ｖr-1は両方とも５ボルトである。
【０３２８】
入力部は、２つのＳrｎ分の１セレクタからなる。ＳrからＤrに変換される値は、のＲＣＲＯＭの入力に、アドレスとしてＳr0からＳrnまで提供または印加される。このアドレスは、２つのｎ分の１セレクタによってデコードされ、行（Ｒ＃）と列（Ｃ＃）の選択信号が生成される。
【０３２９】
Ｒ０からＲｎのそれぞれの列選択信号は、差動ドライバ／レベル変換器の入力に接続される。差動ドライバ／レベル変換器を使用する理由は、メモリアレイのトランジスタを駆動する適切な電圧レベルを保証することと、完全にアクティブな装置を維持することの２つである（すなわち、プレチャージおよび／またはプルアップ／プルダウン回路は必要とされず使用されない）。
それぞれの列選択信号Ｃ０〜Ｃｎは、列選択パストランジスタ（しきい値が約０のＦＥＴ）を制御するバッファドライバ／レベル変換器に接続される。
【０３３０】
メモリアレイは、行と列の１つの交点に１つのＦＥＴからなる。行が選択されるとき、その行に接続されたトランジスタがすべてターンオンし、そのＦＥＴと関連した行の線を、特定の行と列の組み合わせの論理レベルＤrを表す電源電圧に接続する。列が選択されたとき、その列に接続されたすべてのパストランジスタがターンオンし、その列の論理レベルＤrを出力端子に接続する。
【０３３１】
図１９６は、４ビット２値アドレスデコーダを示す。図のように、行選択信号は、４分の１セレクタによって生成される。各行選択信号Ｒ０からＲ３は、図１９５に示したような差動ドライバ／レベル変換器の入力に接続される。各差動ドライバの出力ＲｘａとＲｘｂは、行が選択されたときにターンオンしなければならないメモリアレイ（図２０４）を構成するＦＥＴの適切なゲートに接続される。
【０３３２】
また、図１９５に示したように、列選択信号は、別の４分の１セレクタによって生成される。各列選択信号Ｃ０〜Ｃ３は、バッファ／レベル変換器の入力に接続される。各バッファの出力は、基数３出力の必要な各位置に、３つのパストランジスタに接続される（図２０４）。
【０３３３】
また、メモリアレイを実現することができる。図１９９〜図２０２は、２値から３値メモリアレイを構成するために必要なＦＥＴを示す。各ＦＥＴのゲートの隣りにその必要なしきい電圧を示す。図２０３は、メモリアレイ内ＦＥＴを表すために使用される記号を示す。記号の内部のラベルは、それが表しているＦＥＴの図の番号である。図示したように、記号は、図２０１のしきい電圧−０．７５ボルトのＰチャネルエンハンスメントモードＦＥＴを表す。
【０３３４】
メモリアレイは、図２０４に示したような４ｘ４ｘ３編成の４８のＦＥＴで構成される。この編成は、この場合、１６であり、４列×４行と等しいＳr値の大きさに基づく。必要な４ｘ４のアレイの数は、値Ｓrの大きさと等しいかまたはそれよりも大きくなくてはならないＤrの必要な位置の数に基づく。この場合、３つのタート(tert)が、１６の大きさＳrに対処することができる２７の論理状態が可能であるため、３つのタートが必要である。２つのタートは９の論理状態しかできないため、２つのタートでは不十分である。
【０３３５】
アクティブになるとき、アクティブな列ドライバ（ＲｘａとＲｘｂ）に接続されるすべてのＦＥＴがターンオンし、各ＦＥＴは、その特定の行と列の組合せに必要な論理レベルを表す電源電圧に異なる列の線を接続する。適切な行を選択することにより、３つの選択した列の線（各位置に１つ）を出力端子へ導くことができる。
【０３３６】
出力ワードの各タートごとの３つのパストランジスタのゲートは、列の選択４分１デコーダおよびドライバの出力によって制御される。これらのトランジスタはそれぞれ、異なる列の線を、各出力端子Ｔ0、Ｔ1、またはＴ2のうちの１つに接続する。
【０３３７】
２進値が入力端子に提示されるとき、表ＡＡに示したように、出力値は入力値の３値等価物である。
【表２９】
0004427188.tif 000031
0004427188.tif 000032
【０３３８】
３値から２値への基数変換器は、以下のように達成することができる。図２０５に、３タート３値アドレスデコーダを示す。図のように、現在選択信号は、９分の１セレクタによって生成される。各行選択信号Ｒ０〜Ｒ８は、図２０６に示したような差動ドライバ／レベル変換器の入力に接続される。各差動ドライバの出力ＲｘａとＲｘｂは、行が選択されたときにターンオンするメモリアレイ（図２１１ａ，ｂ）を構成するＦＥＴのゲートに接続される。
【０３３９】
また図２０５に示したように、行選択信号は、３分の１セレクタよって生成される。各列選択信号Ｃ０〜Ｃ２は、図２０７に示したようなバッファ／レベル変換器の入力に接続される。各バッファの出力は、基数２出力の必要な各位置ごとに５つのパストランジスタに接続される（図２１１ｂ）
３値から２値メモリアレイは、以下のように作成することができる。図２０８と図２０９は、３値から２値メモリアレイに必要なＦＥＴを示す。各ＦＥＴのゲートの隣りにあるのは、それに必要なしきい電圧ＶGS(TH)である。
【０３４０】
図２１０は、メモリアレイ内のＦＥＴを表すために使用される記号を示す。記号の中のラベルは、それを表すＦＥＴの図の番号である。図のように、記号は、図２０９のしきい電圧−２．００ボルトを有するＰチャネルエンハンスメントモードＦＥＴを表す。メモリアレイは、図２１１ａ，ｂに示したような９ｘ３ｘ５の編成を有する１３５のＦＥＴからなる。この編成は、この場合２７であり９行×３列と等しいＳrの大きさに基づく。必要な９ｘ３のアレイの数は、値Ｓrの大きさと等しいかまたは超えなくてはならないＤrの必要な位置の数に基づき、この場合、２７の異なる応答を提供するのに十分な数が２5の３２なので、５つのビットが必要である。
【０３４１】
行がアクティブになるとき、アクティブな行ドライバ（ＲｘａとＲｘｂ）に接続されたすべてのＦＥＴがターンオンする。アクティブ化された各ＦＥＴは、その特定の行と列の組み合わせに論理レベルＤrを提供する電源電圧に列の線を接続する。
【０３４２】
出力ワードの各ビットごとの５つのゲートパストランジスタは、列選択３分の１デコーダおよびドライバの１つの出力によって制御される、そのようなトランジスタは、５つの出力端子Ｂ0、Ｂ1、Ｂ2、Ｂ3またはＢ4のうちの１つに列の線を接続する。
【０３４３】
３値が、入力端子に提供または印加されるとき、出力値は、表ＡＢに示したように、入力値の２値等価物である。
【表３０】
0004427188.tif 000033
【０３４４】
１つの有利な変形は、行および列デコーダに「イネーブル」入力を追加することである。ＲＣＲＯＭを「選択可能」にする他に、これにより、ＲＣＲＯＭがイネーブルされないときに、示したＤr出力がｒ＋１の状態（３値から２値の場合にはトライステート）を取る。
【０３４５】
その他の変形は、元基数データバスを他の計算に使用できるようにする入力ラッチの追加を含む。また、ドライバ上の出力バッファを追加してもよい。これにより出力駆動能力が向上するが、ドライバがｒ＋１状態タイプでない限り「ＥＮＡＢＬＥ」変形のｒ＋１状態機能が無効になる。ｒ＋１状態ドライバが使用されない場合は、行および列デコーダではなくｎ＋１ドライバを選択するために、「ＥＮＡＢＬＥ」が使用される。バイアス回路にプレチャージを加えることができる。これは、変換速度を高めメモリアレイからトランジスタをなすくことができるが、動的消費電力を増大させる。
【０３４６】
本明細書の概念は、任意の２つの基数の任意の数の位置に拡張することができるので、本発明のＳＵＳ−ＬＯＣ回路構造を使用して、示したもの以外の基数のＲＣＲＯＭの設計と製造を達成することができる。
【０３４７】
また、基数変換は、デュアルゲートによって達成することもできる。デュアルゲートは、Ｄrの均一な累乗または根であるＳrからの値を変換する。より高い基数の１つの位置が、より低い基数の複数の位置から生成され、あるいはより低い基数の複数の位置が、より高い基数の１つの位置から生成される。たとえば、２つのデュアル８ゲートは、３プレイス２進値から１つの位置の８進値を生成する。
【０３４８】
値をある基数から別の基数に変換する他に、基本的なデュアルゲートは、固有のレベル変更能力を有する。多少制限されるが、多くの場合、基本デュアルゲートのレベル変更能力は、追加のレベル変更回路を除外するのに十分である。しかしながら、基本デュアルゲートの能力を超えるレベル変更が必要な場合は、ゲートの低い基数の側で行われなければならない。例えば、レベル変換器を、３つのデュアル９ゲートの入力側と９つのデュアル３ゲートの出力側に配置しなければならない。
【０３４９】
開示のため、本明細書では、２値から３値デュアルゲート（２デュアル４）と３値から２値デュアルゲート（４デュアル２）の２つのデュアルゲートについて説明する。２値システムは、３ボルトのＶr-1を有し、３値システムは、６ボルトのＶr-1]を使用する。ＳＵＳ−ＬＯＣ構造を使用する必要なデュアルゲートを設計するために必要なパラメータを表ＡＣに示す。
【０３５０】
【表３１】
0004427188.tif 000034
【０３５１】
図２１２に、２デュアル４ゲートの回路を示す。図２１３と図２１４はそれぞれ、記号とカルノーグラフを示す。基本２デュアル４ゲートの２値出力値は、入力２進値の基数マイナス１補数である。カルノーグラフは、１以外の値と、１より大きい値を含むため、ＳＵＳ−ＬＯＣ構造に精通していない人にとってなじみが薄いかもしれない。表ＡＤに、代替のカルノーグラフを示す。
【表３２】
0004427188.tif 000035
【０３５２】
両方のカルノーグラフが適正である。しかしながら、分かりやすくするために、図２１４に示したグラフが好ましいことがある。
【０３５３】
Ｖr-1の差のため（表ＡＣに示した）、レベル変更が必要である。基本２デュアル４ゲートが、制限されたレベル変更能力を有し、必要な電圧変更が基本２デュアル４ゲートの範囲内にあるため、この場合、追加のレベル変更回路は必要ない。図のように、２デュアル４ゲートは、点線で示した構成要素なしに、基数変換器およびレベル変換器として実行する。
【０３５４】
必要とされる正の論理出力に、基本ゲートの能力を超えるレベル変更が必要な場合は、基数マイナス１構成要素（図２１２に点線構成要素として示した）を使用しなければならない。基数マイナス１補数器が２値入力のレベルを変更する場合は、Ｑ１〜Ｑ８のトランジスタを再計算しなければならないことに注意されたい。
【０３５５】
基本２デュアル４ゲートの４値出力値は、入力２進値の基数マイナス１補数である。図２１２に点線の構成要素として示した基数マイナス１構成要素は、追加レベル変更が必要とされるか正の論理出力だけが望ましいときに使用される。基数マイナス１補数器が使用される場合、ゲートの速度を速くするので、必要な場合はそれらがレベル変換器であることを示唆する。
【０３５６】
両方の正の論理出力と相補論理出力が必要なとき、Ｄr基数マイナス１補数器（図示せず）が、出力に追加される。また、基本ゲートおよび両方の論理出力の能力を超えるレベル変更が必要なときは、図２１２の点線の構成要素とＤr基数マイナス１構成要素が必要である。
【０３５７】
正と補数以外の論理出力の場合、適切なＤrＯＰＦが、基本ゲートの出力１０に追加される。２５６の可能な３値ＯＰＦのうちの２５２が有用である（すなわち、２５２は不連続である）。
【０３５８】
図２１５に、４デュアル２ゲートの回路を示し、図２１６と図２１７はそれぞれ、記号とカルノーグラフを示す。この場合も、カルノーグラフは、０と１以外の値の１つ入力と、０と１だけの２つの出力を有する。代替は、各出力ごとに１つの２つのカルノーグラフである。
【０３５９】
電圧Ｖr-1の差により（表ＡＣに示した）、レベル変更が必要である。基本４デュアル２ゲートは、制限されたレベル変更能力を有し、必要な電圧変更は、その範囲内であり、したがってこの場合、追加のレベル変更回路は必要ない。点線で示した構成要素がない場合、４デュアル２ゲートは、基数変換とレベル変更の両方を実行する。
【０３６０】
正論理出力に必要な基本ゲートを超えるレベル変更が必要な場合は、図２１５に点線構成要素として示した基数マイナス１補数器（反転器）が追加され、トランジスタＱ１〜Ｑ８が再計算される。
【０３６１】
基本４デュアル２ゲートの２値出力値は、入力３値の基数マイナス１補数である。図２１５に点線構成要素として示した基数マイナス１補数器は、追加のレベル変更が必要なときあるいは正論理出力だけが必要なときに使用される。基数マイナス１補数器が使用される場合は、それがゲートの速度を高めるため、必要な場合にレベル変換器であることが示唆される。
【０３６２】
正と相補両方の論理出力が必要でありかつ／または基本ゲートの能力を超えるレベル変更が必要なときは、点線で示した図２１５の構成要素が使用される。
【０３６３】
ラッチとレジスタ
ラッチは、レジスタを構成するのに使用される記憶素子ならびに逐次およびクロック逐次論理回路である。現在、ラッチは、適当な入力信号によってセット、リセットすることのできる２安定回路と定義される。しかし、ラッチの基数が２より大きい時、ラッチは２安定ではなくなることから、新たな現実に即した定義が必要である。ＳＵＳ−ＬＯＣに基くラッチについて有益な定義のひとつが、「適当な入力信号によって、複数あるうちのいずれかの状態にされる多安定回路」である。
【０３６４】
ラッチの基数が２より大きい場合、３つのグループのラッチが考えられる。これは、補数、変換(２進法では不可能)および一致ラッチであり、各グループに２レベルからｒレベルのラッチがある。
【０３６５】
最初のグループのラッチは補数ラッチである。これらのラッチの出力論理レベルは、データ入力論理レベルのベース１補数に等しい。たとえば、５進補数ラッチの主出力は、データ入力の４の補数となる。
【０３６６】
第二のグループのラッチは変換ラッチである。これらのラッチは、ｒ−１補数でも、データ入力論理レベルの一致でもない出力論理レベルを発生する。3グループのうち、このグループには、２レベルからｒレベルのラッチのほとんどが含まれる。基数２または直線２進(つまり、ｒ状態の２つではない)がいずれかの論理構成で実現しようとする場合、このグループは不可能である。
【０３６７】
第三のグループは、一致ラッチである。このグループのラッチはすべて、基本的に補数および変換グループからのラッチで、出力を回路の別の箇所からとっている。一致ラッチの出力論理レベルは、データ入力論理レベルに等しい。
【０３６８】
単純ラッチ
単純なｒ値ラッチは、図２１８に示すように、２個のr値ＯＰＦを交差接続することによって構成される。ｒ値ラッチと2値ラッチは、ラッチが記憶することのできる論理レベル数と、ラッチが変換ラッチかもしれない、つまり出力が入力データの一致物でもそのベース１補数でもないという2つの点が異なる。
【０３６９】
図２１８において、TGと表示された素子は、伝送ゲートあるいはしきい値がゼロに近いＦＥＴ(図５)であり、ラッチの入力とフィードバックパスを制御するのに用いられる。これらのスイッチまたは伝送ゲートは、その制御入力φＡとφＢが論理レベル０であるとオフになり、制御入力の論理レベルが０より大きいとオン(通電状態)となる。
【０３７０】
図２１８において、それぞれＦＡとＦＢと表示された２個のＯＰＦは、ラッチの能動素子である。使用する特定のＯＰＦペアにより、構成されるラッチのグループとタイプが決まる。レベルがｒ以下のラッチを除き(この場合には特別な考慮が必要)、使用する２個のＯＰＦはｒ値バッファを構成する。一致グループのラッチは単純に、双方向データ入力/出力端子を持つ"ＦＢ"と表示されたＯＰＦ(図２１９参照)の出力側からラッチの出力をとることによって構成される。図２１９の一致ラッチの出力論理レベルは、入力データと等しい。補数および変換ラッチの出力論理レベルは、入力データの関数ＦＡである。
【０３７１】
３進ラッチの各グループと種類のＯＰＦペアを表ＡＥにリストアップし、ここから選択することができる。複数の出力を有するラッチは、図２２０に示す所望の出力論理レベルを発生するＯＰＦを単純に追加することで実現できる。
【表３３】
0004427188.tif 000036
【０３７２】
ｒ値補数または変換ラッチを表わすのに使用する基本的記号を図２２１に示し、基数ｒのデータラッチを示すよう、ＤＬと表示する。出力端子にはＦnnnと表示し、ＯＰＦが出力を発生するために使用されていることを示す。ひとつの出力で、このラベルはＦＡ用に使用するＯＰＦを示す。ラッチが３進補数グループのものである場合、Ｆ２１０3を出力端子のラベルとする。
【０３７３】
複数の出力を有する単純ラッチを表わす記号を図２２２に示す。図２２３の記号は、双方向データ端子を持つ一致グループラッチを示す。
【０３７４】
単純ラッチが専用のストローブ回路を持つ場合、２つの位相入力(φＡとφＢ)は、図２２４のように単独の入力"ＳＴＢ"(ストローブ)となる。ＳＴＢラベルの横の網掛け部分は、ストローブ入力の有効論理レベルを示すのに使用される場所である。
【０３７５】
クロック位相発生
ラッチを差動させるのに必要なφＡとφＢのクロック信号を発生する方法には何通りかある。その最も単純な例を図２２５に示す。図中のＯＰＦにより、補数または変換単純ラッチは、Strobe0入力の論理値が１から０に変わる間、透過的となる。
【０３７６】
このような透過性を持つ間、データ入力に供給されるデータは、出力端子において、入力データのＦnnnとして利用される。データ入力にあるデータは、Strobe0入力の論理値が０から１に変わる間にラッチされる。双方向データ端子を有する一致ラッチの出力は、ラッチされた状態にある間(つまり、Strobe0入力が無効である時)のみ利用できる。
【０３７７】
３進法の場合の論理レベルまたは論理レベルペアは、単純ラッチを作動させるように選択することができる。単純ラッチを差動させるのに使用できる論理レベルの数は基数によって異なり、ｒ−２に等しい。図２２５に示すストローブ回路の有効論理レベルを変えるには、図２２５のストローブ回路のＯＰＦを所望の動作レベルを供給するＯＰＦに置き換える。３進法の場合の交換用ＯＰＦと応答論理レベルを、表ＡＦに示す。
【表３４】
0004427188.tif 000037
【０３７８】
ｒ値単純ラッチを差動させるのにいかなるｒの論理レベルでも選択できる一方で、ｒ値ラッチを差動させるために０またはｒ−１以外の論理レベルが選択される場合は注意が必要である。これは、ｒ値制御信号が論理レベル０から１より大きい論理レベルに移ること、あるいはその逆が、すべての中間論理レベルを通過し、ラッチの動作に影響を与える可能性があるとの事実による。中間論理レベルを有する単純ラッチの動作が望まれる場合もあり、特定のアプリケーションに依存する。
【０３７９】
マスタスレーブラッチ
マスタスレーブラッチを構成するには、図２２６のように、２つの単純ラッチを、第一のラッチ(マスタ)の出力を第二のラッチ(スレーブ)のデータ入力に接続し、スレーブの制御信号φＡとφＢを逆転することによってカスケード接続する。
【０３８０】
このようなカスケード接続による方法のために、マスタスレーブラッチはストローブ入力のレベルではなく、そのエッジに反応する。図２２５のストローブ回路に示されるＯＰＦ(Ｆ０２２3、Ｆ２００3)により、データ入力にあるデータは、Strobe０入力が論理値１から論理値０に変わる間、マスタによってラッチされ、スレーブは透過的となって、マスタがラッチしたデータを出力で利用できるようになる。Strobe0入力が論理値０から論理値１に変わる間、スレーブはマスタの出力をラッチし、マスタは透過的となり、スレーブの出力に影響を与えない。
【０３８１】
マスタスレーブラッチを表わすのに使用する記号を図２２７に示す。クロック入力(CLK)の横の網掛け部分は、ラッチを作動させるのに必要なエッジ記述子を記入するための場所である。記号はデータラッチのそれとほぼ同じであるが、２つ以上の論理レベルを有する識別MSr(DLrに対して)およびクロック入力ラベルCLKが、先端、末端あるいは動作に使用される特別なエッジペアを示す１つまたは複数の矢印で分けられていることが異なる。
【０３８２】
ｒ値マスチスレーブラッチを差動させるには、いずれかのエッジ、あるいは先頭および/または末尾エッジの特別なペアを選択することができる。利用できるエッジまたはエッジの組合せの数は、基数が大きくなるにつれて増える。マスタスレーブラッチを差動させるエッジは、ストローブ回路のＯＰＦを変えることで変更できる。３進法の場合、マスタスレーブラッチを差動させるエッジとその記号において使用する関連記述子を表ＡＧに示す。
【表３５】
0004427188.tif 000038
【０３８３】
マスタスレーブラッチを作動させるエッジを選択する際、論理値０から１以上のレベルへの移行またはその逆の移行がすべての中間論理レベル移行を含み、複数の先頭および末尾エッジを持つことになるため、注意が必要である。中間論理レベル移行のエッジにより、マスタスレーブラッチが差動することがある。
【０３８４】
中間論理レベルの移行でマスタスレーブラッチを差動させることが望まれる場合があり、これは特定のアプリケーションに依存する。Strobe0の入力の論理値１から論理値０のエッジで動作する複数の出力を持つマスタスレーブラッチの回路図を図２２８に示し、その記号を図２２９に示す。
【０３８５】
リセッタブルラッチ
リセット可能、より正確にはゼロにセットする、あるいはクリアすることができる単純ラッチの回路図を図２３０に示し、その記号を図２３３に示す。しかし、CLR0入力が不活性状態である時にStrobe0の入力が活性状態であると、１４０3ゲートが供給する論理値０は、Strobe0とデータ入力の状態によって、ラッチされない。Strobe0の入力に関係なく論理値０をラッチすることが望まれる場合、リセッタブルマスタスレーブラッチを使用すべきである。
【０３８６】
非同期クリアを持つマスタスレーブラッチとその記号を、それぞれ図２３１と図２３２に示し、これにはオプションによるCLKとCLR0入力バッファが含まれる。複数の出力関数を想像線で示す。図示されているように、クリア入力、CLR0は、論理レベル０で供給されると活性状態となる。CLR0が活性状態であると、出力の論理レベルは０となり、Strobe0入力の状態に関係なく、そのままの状態を保つ。
【０３８７】
CLRN入力が活性状態になる論理レベルを変更するには、１４０3ゲートを、論理レベル１の場合は３６５０3ゲートに、論理レベル２の場合は３７８０3ゲートに置き換えればよい。複数の論理レベルでクリアできるラッチを実現するには、１４０3を適当なＭＰＦに置き換えるか、ＯＰＦを追加して１４０3、３６５０3、３７８０3ゲートの入力Ｂを駆動するようにする。
【０３８８】
上述のように、２つ以上の論理レベルを有するｒ値信号のトランジスタが、すべての中間論理レベルを持っていることから、論理レベル０またはｒ−１だけを使ってクリア機能をアクティベートするよう提案する。また、活性論理レベルとして０とｒ−１を使用することにより、中間論理レベルの単独復号が論理レベル０またはｒ−１の単独復号より多くのコンポーネントを必要とするため、コンポーネント数が少なくなる。
【０３８９】
論理値が０以外のｒにセットすることが可能なラッチは、１４０3ゲートに代わって適当なＭＰＦを使用することで実現できる。あるいは、１４０0ゲートに代わり、所望の「セット」状態をすべて取り入れた組合せ論理回路を設計し、使用することもできる。
【０３９０】
上記の説明を理解すれば、ＳＵＳ−ＬＯＣ構造を利用、実践する人にとって、前述の基本的構造のバリエーションを数多く想像、開発することが可能である。また、ラッチに関する上記の説明は、記憶装置の論理関数を実行する回路のバリエーション、組合せとして考えられるすべてではない。
【０３９１】
逐次およびクロック逐次論理
「逐次論理」とは、２つ以上の論理関数が順次、つまり連続して実行され、次のステップが前のステップの結果を順番に使用するよう、前のステップの結果を記憶しなければならないものを言う。「クロック逐次論理」は通常、上記のような逐次論理を使い、システム内の別の個所にある回路が発生する信号と同期して１つまたは複数の論理関数を実行するものである。
【０３９２】
デジタル化リニアライザ
アナログデジタル変換リニアライザは、ＳＵＳ−ＬＯＣをアナログアプリケーションに使用し、しきい電圧を交互にすることで実現できる。具体的なアプリケーションは、１つの演算またはステージにおいてデジタル化、線形化する回路であり、これはデジタル化リニアライザと呼ばれる。
【０３９３】
各種の現象を感知するのに使用するほとんどのトランスデューサの出力電圧または電流は非線型である。非線型出力のために、現在使用されているデジタル化および線形化の方法は、２つのステップからなるプロセスとなっている。最初のステップはアナログ信号をデジタル値に変換するもので、このプロセスはアナログデジタル変換(A to DあるいはA/D)と呼ばれる。これには何通りかの方法があるが(逐次近似法やデュアルスロープ等)、これらにはすべてサンプリングレートがあり、ひとつの変換を行うのに多くのクロックサイクルを必要とする。また、精度を高めるために、さらに多くのクロックサイクルを要する。第二のステップは、プロセサと適当なアルゴリズムを使ってデジタル値を線形化する。このプロセスにも多くのクロックサイクルが必要で、精度を高めるのにもさらにクロックサイクルが必要となる。
【０３９４】
ＳＵＳ−ＬＯＣデジタル化リニアライザは、上記の２ステップを１回の演算で実行し、連続的にサンプリングを行い、その実行にほとんどクロックサイクルを必要としない。敢えて言えば、整定のためにクロックレートに応じて１ないし２クロックサイクル程度かかるが、現在のA/D変換法に必要な何百ものクロックサイクルと比較すればほとんどとるに足りない。
【０３９５】
デジタル化リニアライザを実現するために、ＯＰＦのしきい電圧は、トランスデューサの増幅出力曲線上の選択された点と一致するよう計算する。選択可能な点の数は、選択されたＯＰＦの切換え点の数と等しい。図２３４は、簡潔にするため、３進ＯＰＦを使ったデジタル化リニアライザのシンプルな全体的回路図を示し、図２３５はトランスデューサまたは感知素子の増幅出力曲線を示す。
【０３９６】
図２３６は、センサの増幅出力曲線に適合する、変更しきい電圧を持つ３進ＯＰＦの回路図である。現在、A/D変換機において増幅器が処されており、デジタル化リニアライザはこのような現行の標準に適合している。しきい電圧が曲線上の選択点と一致しているために、線形化が実現し、ＯＰＦの出力がデジタル値であるために、デジタル化が実現する。１つの同時ステップで、信号を受信すると、入ってくるデータのデジタル化、線形化が共に行われる。
【０３９７】
図２３７は、図２３４のデジタル化リニアライザを３進法の複数の桁数に延長し、準安定状態の発生を防止し、補完されていない値を発生するためのバッファとして機能を果すＯＰＦを追加したもののシンプルな全体的回路図である。図２３７の増幅器は異なる増幅係数を持っており、増幅器Ａの出力が全ボルト、増幅器ＢはＡの増幅値の３倍で全ボルトを引いたもの、増幅器ＣはＡの増幅値の９倍で、増幅器Ｂの出力を引いたもの、等々、追加されるステージ数だけこれが続く。
【０３９８】
より精度を上げ、１０進法による各桁に入るデジタル出力を発生するために、３進ＯＰＦを１０進ＯＰＦに置き換え、しきい電圧をトランスデューサの増幅出力曲線上の選択された１０点に一致するよう変えることができる。もちろん、１０進ＯＰＦを使用すれば、増幅係数は３のべき数に対し、１０のべき数となる。
【０３９９】
その他のＳＵＳ−ＬＯＣ回路の例
以上のことから、入力の数にかかわらず、いかなる基数ｒの論理関数回路でもＳＵＳ−ＬＯＣによって構成できることがわかる。どのような関数であっても、ある関数のカルノー図を選択すれば、ＳＵＳ−ＬＯＣは、多値論理回路を構成する実際的、現実的方法を提供できる。残りの図面については、上記の説明に照らして見れば十分に理解できるため、簡単に説明する。
【０４００】
図２３８は、ＳＵＳ−ＬＯＣのＳＵＳ−ＭＯＳ実施例を通じて、そのカルノー図に沿って実現した５進ＧＯＲ５回路を示す。カルノー図は逆転しないため、図２３８のＳＵＳ−ＭＯＳ実施例には逆バイアスが存在する。図２３９ａ，ｂは、図２３８のＧＯＲ５回路に、この逆バイアスを防止するためのステージを加えたものを示す。当然、図１２１のＣＧＯＲ5回路を補足し、図２４０のものと同じ回路応答とカルノー図を提供する回路を得ることができる。
【０４０１】
ＳＵＳ−ＬＯＣによれば、単独の基数の多値論理回路(そして、複数の基数の多値論理回路もまたそうであるが)を実現できるが、その回路に関連するカルノー図その他によって示される特定のグループ分けを実施することにより、一定の効率化、最適化を行うことができる。所望のカルノー図に遭わせて等価SUS-MOSを作り、逆バイアスを防止するために必要なステージを追加すれば、どのような単独の基数による多値論理回路も、ＳＵＳ−ＬＯＣを通じて構成できる。これはまた、複数の基数による多値論理回路についても同じである。
【０４０２】
図２４１は、ＳＵＳ−ＬＯＣのＳＵＳ−ＭＯＳ実施例を通じて、そのカルノー図に沿って作製した５進ＧＡＮＤ５回路を示す。カルノー図は逆転しないため、図２４１のＳＵＳ−ＭＯＳ実施例には逆バイアスが存在する。図２４２ａ，ｂは、図２４１のＧＡＮＤ５回路に、この逆バイアスを防止するためのステージを加えたものを示す。当然、図１２４のＣＡＮＤ５回路を補足し、図２４３のものと同じ回路応答とカルノー図を提供する回路を得ることができる。
【０４０３】
図２４４は図１２１のＣＧＯＲ５回路を示しており、ソース電圧に相対的ゲートしきい電圧を加算して計算した絶対しきい電圧を括弧で示す。また、図２４４には、ＣＧＯＲ５の記号とカルノー図も示されている。
【０４０４】
図２４５は５進ＣＥＱ５回路のカルノー図の全グループ分け(太線で囲まれている)を示す。このようなグループ分けは選択によって行われ、その点で、任意性を持つ。図２４６ａ，ｂは、図２４５のカルノー図のグループに対応する複合回路分岐を示す。
【０４０５】
図２４７は、ＣＥＱ５回路のカルノー図を別のグループ分けにしたものを示す。図２４８ａ，ｂは、図２４７のカルノー図のグループに対応する複合回路分岐を示す。
【０４０６】
図２４９は、ＣＥＱ５回路のカルノー図をさらに別のグループに分けたものを示す。
【０４０７】
図２５０は、相補３進シグマ、すなわちＣＳＩＧＭＡ３回路の回路図、カルノー図、記号を示す。
【０４０８】
図２５１は、３進シグマ、すなわちＳＩＧＭＡ３回路の別の実施例の回路図、カルノー図、記号を示す。
【０４０９】
図２５２は、ドイツのドルトムント大学のClaudio Moraga博士の名に因んで名付けられた回路の３進法による実施例の回路図とカルノー図である。ＣＭＯＲＡＧＡ回路は、逆転回路であり、逆バイアス防止用の追加ステージは不要である。カルノー図の「コーナー」構造(B1/A0，B1/A1，B0/A1)に基き、論理値２を出力に伝えるための直列並列構造が得られる。中間分岐の直列並列性は、回路の中でカルノー図に対応するこれらのコーナーの影響であると思われる。これらのコーナーは、ＣＧＯＲおよびＣＧＡＮＤ回路における同様の特徴に現れているように、ＳＵＳ−ＬＯＣにおける回路分岐開発/決定のためのグループとなる。
【０４１０】
カルノー図における上記のコーナーに関し、このグループの出力電圧がＶr-1/２より大きいか等しい場合(≧Ｖr-1/２)、ＰチャンネルＦＥＴは直列接続され、ＮチャンネルＦＥＴは並列接続されると考えられている。このグループの出力電圧がＶr-1/２より小さい場合(＜Ｖr-1/２)、ＮチャンネルＦＥＴが直列部を構成し、ＰチャンネルＦＥＴは並列であると思われる。出力電圧がＶr-1/２と等しい場合(＝Ｖr-1/２)、すべてのＦＥＴはディプリーションモードＦＥＴであるようである。出力電圧がＶr-1/２より大きい場合(＞Ｖr-1/２)、直列ＦＥＴはＰチャンネルエンハンスメントモードＦＥＴ、並列ＦＥＴはＮチャンネルディプリーションモードＦＥＴと思われる。出力電圧がＶr-1/２より小さい場合(＜Ｖr-1/２)、直列ＮチャンネルＦＥＴはエンハンスメントモードＦＥＴ、並列ＰチャンネルＦＥＴはディプリーションモードＦＥＴであると思われる。
【０４１１】
本発明は、一定のしきい電圧特性(ＶGS(TH))を保つＦＥＴを利用しようとするものであるが、動的なしきい値特性を有する回路素子を用いても、ＳＵＳ−ＬＯＣをうまく、有利に利用することになるであろう。例えば、ＦＥＴを含むトランジスタにおいて知られているバルクあるいはボディ効果により、しきい電圧、ＶGS(TH)が変化することがある。バルク効果を用いてしきい電圧、ＶGS(TH)を上下させることにより、さらに本発明の利点と有用性が向上する。例えば、逆バイアスの影響を受けやすいＦＥＴをイネーブルしたりディスエーブルすることにより、バルク効果を使ってＳＵＳ−ＭＯＳに必要な一方法ＦＥＴを得ることができる。
【０４１２】
本発明を特定の実施例について説明してきたが、発明の概念から逸脱することなく、本発明のさらに多くのバリエーションが可能である。上述のように、光学その他の高速アナログ回路素子も、ＳＵＳ−ＬＯＣ回路で利用すればさらに有利である。さらに、バルク項かあるいはその他の方法により、単独の回路素子の動的切換え機能が得られ、これをＳＵＳ−ＬＯＣで使用することができる。
【０４１３】
（産業上の利用の可能性）
本発明は、多値論理回路の電子化回路構造を提供する。
【０４１４】
本発明の目的は、情報をいかなる数系(基数ｒの数系)でも表示できる基本的回路を提供することである。
【０４１５】
本発明の別の目的は、入力としていくつの可変値でも利用できる(n可変入力)、ｒ進法数系に基く回路を提供することである。
【０４１６】
本発明のさらに別の目的は、論理合成に受動コンポーネントを使用せず、１００％アクティブである、あらゆる数系に基く論理回路を提供することである。
【０４１７】
本発明の目的は、いずれかの数系または数系の組合せに基く論理回路に必要な基本的回路を提供することである。
【０４１８】
本発明の目的は、あらゆる数系に基くコンピュータに必要な論理回路を提供することである。
【０４１９】
本発明の目的は、最適な数系に基くコンピュータに必要な基本的回路を提供することであり、その最適な数系は現在、３と考えられている。
【０４２０】
本発明の目的は、予期し、実現することが可能な多値論理回路を提供することである。
【０４２１】
本発明の上記およびその他の目的、利点、産業上の有用性は、添付の明細書と図面から明らかとなる。
【図面の簡単な説明】
【図１】  −ＶのＶGSon/ＶGS(TH)を持つＰチャンネルエンハンスメントモードトランジスタの回路図である。
【図２】  ＋ＶのＶGSon/ＶGS(TH)を持つＮチャンネルエンハンスメントモードトランジスタの回路図である。
【図３】  ＋ＶのＶGSoff/ＶGS(TH)を持つＰチャンネルディプリーションモードトランジスタの回路図である。
【図４】  −ＶのＶGSoff/ＶGS(TH)を持つＮチャンネルディプリーションモードトランジスタの回路図である。
【図５】  零近似電圧を持つＦＥＴの回路図である。
【図６】  静電放電(ESD)によるコンポーネントへのダメージを防止するよう設計された回路の回路図である。
【図７ａ】  図７bから図７ｆで使用される凡例である。
【図７ｂ】  ＶSに対するV GS(TH)を持つＮチャンネルディプリーションモードＦＥＴのコンダクタンスを示す。
【図７ｃ】  ＶSに対するV GS(TH)を持つＰチャンネルディプリーションモードＦＥＴのコンダクタンスを示す。
【図７ｄ】  ＶSに対するV GS(TH)を持つＮチャンネルエンハンスメントモードＦＥＴのコンダクタンスを示す。
【図７ｅ】  ＶSに対するV GS(TH)を持つＰチャンネルエンハンスメントモードＦＥＴのコンダクタンスを示す。
【図７ｆ】  図７ｂから図７ｆの複合図である。
【図８】  ３進ＣＧＯＲ回路の回路図である。
【図９】  ３進ＣＧＡＮＤ回路の回路図である。
【図１０】  ３進ＣＥＱ回路の回路図である。
【図１１】〜
【図３０】  本発明を採用した回路のカルノー図である。図１１から図１６のカルノー図では、インディケータで逆バイアスを導く非逆転シーケンスを指し示している。
【図３１】  想像線で示される寄生キャパシタンスを伴う２進ＣＭＯＳインバータの回路図である。
【図３２】  想像線で示される寄生キャパシタンスを伴う３進ＳＵＳ−ＬＯＣベース１補数回路の回路図である。
【図３３】  テストポイントＴＰを持つ２進回路のテストペアの回路図である。
【図３４】  テストポイントＴＰを持つ３進回路のテストペアの回路図である。
【図３５】  それぞれ図１３と図１４の２進インバータと３進ベース1補数回路の間で行われたタイミング比較をグラフで表わしたものである。
【図３６】  2より大きい基数の１位関数に関する基本的図記号を示す。
【図３７】  関数Ｆ２１０3の図記号を示す。
【図３８】  Ｆ００１3の位置記述子を有する１位３進関数の回路図である。
【図３９】  図３８に示すＦ００１3ＯＰＦの伝達特性のグラフである。
【図４０】  図３８に示すＦ００１3ＯＰＦの入力に対する出力波形のグラフである。
【図４１】  Ｆ００２3の位置記述子を有する１位３進関数の回路図である。
【図４２】  図４１に示すF００２3ＯＰＦの伝達特性のグラフである。
【図４３】  図４１に示すＦ００２3ＯＰＦの入力に対する出力波形のグラフである。
【図４４】  Ｆ０１０3の位置記述子を有する１位３進関数の回路図である。
【図４５】  図４４に示すＦ０１０3ＯＰＦの伝達特性のグラフである。
【図４６】  図４４に示すＦ０１０3ＯＰＦの入力に対する出力波形のグラフである。
【図４７】  Ｆ０１１3の位置記述子を有する１位３進関数の回路図である。
【図４８】  図４７に示すＦ０１１3ＯＰＦの伝達特性のグラフである。
【図４９】  図４７に示すＦ０１１3ＯＰＦの入力に対する出力波形のグラフである。
【図５０】  Ｆ０１２3の位置記述子を有する１位３進関数、つまり３進バッファの回路図である。
【図５１】  図５０に示すＦ０１２3ＯＰＦの伝達特性のグラフである。
【図５２】  図５０に示すＦ０１２3ＯＰＦの入力に対する出力波形のグラフである。
【図５３】  Ｆ０２０3の位置記述子を有する１位３進関数の回路図である。
【図５４】  図５３に示すＦ０２０3ＯＰＦの伝達特性のグラフである。
【図５５】  図５３に示すＦ０２０3ＯＰＦの入力に対する出力波形のグラフである。
【図５６】  Ｆ０２１3の位置記述子を有する１位３進関数の回路図である。
【図５７】  図５６に示すＦ０２１3ＯＰＦの伝達特性のグラフである。
【図５８】  図５６に示すＦ０２１3ＯＰＦの入力に対する出力波形のグラフである。
【図５９】  Ｆ０２２3の位置記述子を有する１位３進関数の回路図である。
【図６０】  図５９に示すＦ０２２3ＯＰＦの伝達特性のグラフである。
【図６１】  図５９に示すＦ０２２3ＯＰＦの入力に対する出力波形のグラフである。
【図６２】  Ｆ１００3の位置記述子を有する１位３進関数の回路図である。
【図６３】  図６２に示すＦ１００3ＯＰＦの伝達特性のグラフである。
【図６４】  図６２に示すＦ１００3ＯＰＦの入力に対する出力波形のグラフである。
【図６５】  Ｆ１０１3の位置記述子を有する１位３進関数の回路図である。
【図６６】  図６５に示すＦ１０１3ＯＰＦの伝達特性のグラフである。
【図６７】  図６５に示すＦ１０１3ＯＰＦの入力に対する出力波形のグラフである。
【図６８】  Ｆ１０２3の位置記述子を有する１位３進関数の回路図である。
【図６９】  図６８に示すＦ１０２3ＯＰＦの伝達特性のグラフである。
【図７０】  図６８に示すＦ１０２3ＯＰＦの入力に対する出力波形のグラフである。
【図７１】  Ｆ１１０3の位置記述子を有する１位３進関数の回路図である。
【図７２】  図７１に示すＦ１１０3ＯＰＦの伝達特性のグラフである。
【図７３】  図７１に示すＦ１１０3ＯＰＦの入力に対する出力波形のグラフである。
【図７４】  Ｆ１１２3の位置記述子を有する１位３進関数の回路図である。
【図７５】  図７４に示すＦ１１２3ＯＰＦの伝達特性のグラフである。
【図７６】  図７４に示すＦ１１２3ＯＰＦの入力に対する出力波形のグラフである。
【図７７】  Ｆ１２０3の位置記述子を有する１位３進関数、つまり次状態発生器の回路図である。
【図７８】  図７７に示すＦ１２０3ＯＰＦの伝達特性のグラフである。
【図７９】  図７７に示すＦ１２０3ＯＰＦの入力に対する出力波形のグラフである。
【図８０】  Ｆ１２１3の位置記述子を有する１位３進関数の回路図である。
【図８１】  図８０に示すＦ１２１3ＯＰＦの伝達特性のグラフである。
【図８２】  図８０に示すＦ１２１3ＯＰＦの入力に対する出力波形のグラフである。
【図８３】  Ｆ１２２3の位置記述子を有する１位３進関数の回路図である。
【図８４】  図８３に示すＦ１２２3ＯＰＦの伝達特性のグラフである。
【図８５】  図８３に示すＦ１２２3ＯＰＦの入力に対する出力波形のグラフである。
【図８６】  Ｆ２００3の位置記述子を有する１位３進関数の回路図である。
【図８７】  図８６に示すＦ２００3ＯＰＦの伝達特性のグラフである。
【図８８】  図８６に示すＦ２００3ＯＰＦの入力に対する出力波形のグラフである。
【図８９】  Ｆ２０１3の位置記述子を有する１位３進関数、つまり３進前状態発生器の回路図である。
【図９０】  図８９に示すＦ２０１3ＯＰＦの伝達特性のグラフである。
【図９１】  図８９に示すＦ２０１3ＯＰＦの入力に対する出力波形のグラフである。
【図９２】  Ｆ２０２3の位置記述子を有する１位３進関数の回路図である。
【図９３】  図９２に示すＦ２０２3ＯＰＦの伝達特性のグラフである。
【図９４】  図９２に示すＦ２０２3ＯＰＦの入力に対する出力波形のグラフである。
【図９５】  Ｆ２１０3の位置記述子を有する１位３進関数、つまり３進(ベース１)補数回路の回路図である。
【図９６】  図９５に示すＦ２１０3ＯＰＦの伝達特性のグラフである。
【図９７】  図９５に示すＦ２１０3ＯＰＦの入力に対する出力波形のグラフである。
【図９８】  Ｆ２１１3の位置記述子を有する１位３進関数の回路図である。
【図９９】  図９８に示すＦ２１１3ＯＰＦの伝達特性のグラフである。
【図１００】  図９８に示すＦ２１１3ＯＰＦの入力に対する出力波形のグラフである。
【図１０１】  Ｆ２１２3の位置記述子を有する１位３進関数の回路図である。
【図１０２】  図１０１に示すＦ２１２3ＯＰＦの伝達特性のグラフである。
【図１０３】  図１０１に示すＦ２１２3ＯＰＦの入力に対する出力波形のグラフである。
【図１０４】  Ｆ２２０3の位置記述子を有する１位３進関数の回路図である。
【図１０５】  図１０４に示すＦ２２０3ＯＰＦの伝達特性のグラフである。
【図１０６】  図１０５に示すＦ２２０3ＯＰＦの入力に対する出力波形のグラフである。
【図１０７】  Ｆ２２１3の位置記述子を有する１位３進関数の回路図である。
【図１０８】  図１０７に示すF２２１3ＯＰＦの伝達特性のグラフである。
【図１０９】  図１０８に示すＦ２２１3ＯＰＦの入力に対する出力波形のグラフである。
【図１１０】  ５進(基数５)ベース１補数回路、F４３２１０5の回路図である。
【図１１１】  １０進ベース１補数回路、Ｆ９８７６５４３２１０10の回路図である。
【図１１２】  多位関数(ＭＰＦ)を示す基本的記号を示す。
【図１１３】  関数の基数を記入する場所に"r"と記入したGANDゲートの記号を示す。
【図１１４】  ＧＯＲ３ゲートの記号を示す。
【図１１５】  ＣＧＯＲ３回路の回路図である。
【図１１６】  図１１５のＣＧＯＲ３回路を示す記号である。
【図１１７】  図１１５のＣＧＯＲ３回路のカルノー図である。
【図１１８】  ＣＧＡＮＤ３回路の回路図である。
【図１１９】  図１１８のＣＧＡＮＤ３回路を示す記号である。
【図１２０】  図１１８のＣＧＯＲ３回路のカルノー図である。
【図１２１】  ＣＧＯＲ５回路の回路図である。
【図１２２】  図１２１のＣＧＯＲ５回路を示す記号である。
【図１２３】  図１２１のＣＧＯＲ５回路のカルノー図である。
【図１２４】  ＣＧＡＮＤ５回路の回路図である。
【図１２５】  図１２４のＣＧＡＮＤ５回路を示す記号である。
【図１２６】  図１２４のＣＧＡＮＤ５回路のカルノー図である。
【図１２７】  ２進ＮＡＮＤゲートの回路図である。
【図１２８】  ２進ＡＮＤゲートの回路図である。
【図１２９】  ＣＯＲ３回路の回路図である。
【図１３０】  図１２９のＧＯＲ３回路を示す記号である。
【図１３１】  図１２９のＧＯＲ３回路のカルノー図である。
【図１３２】  ＧＡＮＤ３回路の回路図である。
【図１３３】  図１３２のＧＡＮＤ３回路を示す記号である。
【図１３４】  図１３２のＧＡＮＤ３回路のカルノー図である。
【図１３５】〜
【図１６１】  逆バイアスの影響を受けるＳＵＳ−ＬＯＣ回路の追加ステージの展開を示す。図１３５から図１４４は、ＳＵＳ−ＭＯＳ  ＳＩＧＭＡ回路、４，０６９番の回路図とカルノー図である。これらの回路図の実線は正しい回路/信号動作の「真の」経路、点線は逆バイアスから生じる異常経路を示す。
【図１４５】〜
【図１５２】  逆バイアスの影響を受けるＳＵＳ−ＭＯＳのＦＥＴに代わる回路を示す。
【図１５３】〜
【図１６１】  図１３３から図１４４のＳＵＳ−ＭＯＳ  ＳＩＧＭＡ回路について、異常経路の影響を受けるＦＥＴを図１４５から図１５２の適正回路に置き換えた場合の回路図とカルノー図である。
【図１６２】  ＥＱ３回路の回路図である。
【図１６３】  図１６２のＥＱ３回路を示す記号である。
【図１６４】  図１６２のＥＱ３回路のカルノー図である。
【図１６５】  ラムダnn回路の基本的記号と記数法の説明である。
【図１６６】  ラムダ０１回路の回路図である。
【図１６７】  図１６６のラムダ０１回路を示す記号である。
【図１６８】  図１６６のラムダ０１回路のカルノー図である。
【図１６９】  ３進関数１５，３０９回路の回路図である。
【図１７０】  図１６９の３進関数１５，３０９回路を示す記号である。
【図１７１】  図１６９の３進関数１５，３０９回路のカルノー図である。
【図１７２】  ３進関数１９，５４２回路の回路図である。
【図１７３】  図１７２の３進関数１９，５４２回路を示す記号である。
【図１７４】  図１７２の３進関数１９，５４２回路のカルノー図である。
【図１７５】  ３進関数１４１回路の回路図である。
【図１７６】  図１７５の３進関数１４１回路を示す記号である。
【図１７７】  図１７５の３進関数１４１回路のカルノー図である。
【図１７８】  ３進関数１９，６７７回路の回路図である。
【図１７９】  図１７８の３進関数１９，６７７回路を示す記号であるる
【図１８０】  図１７８の３進関数１９，６７７回路のカルノー図である。
【図１８１】  ３位２進８分の１セレクタの回路図である。
【図１８２】  ２位３進アドレスデコーダ、つまり９分の１セレクタの回路図である。
【図１８３】  ２進エクスクルーシブＯＲゲートの回路図である。
【図１８４】  図１８３で示す回路のカルノー図である。
【図１８５】  図１８３で示す２進エクスクルーシブORと同様の組合せアーキテクチャで構成されたXGOR３回路の回路図である。
【図１８６】  図１８５で示すＸＧＯＲ３回路を示す記号である。
【図１８７】  図１８５で示すＸＧＯＲ３回路のカルノー図である。
【図１８８】  ３進ｒ＋１状態バッファの回路図である。
【図１８９】  ４状態３進ベース１補数回路の回路図である。
【図１９０】  出力イネーブルレベルが０の３進ｒ＋１状態バッファを示す記号である。
【図１９１】  ３進ＭＰＦ１５，３０９番と１９，６７７番を用いた４状態バッファの回路図である。
【図１９２】  ４状態ベース１補数回路の回路図である。
【図１９３】  ５進６状態ベース１補数回路の回路図である。
【図１９４】  ３進ＥＱの回路図で、ＣＧＯＲとＣＧＡＮＤを組み合わせることにより入力を拡大していることを示す。
【図１９５】  基数変換リードオンリーメモリ(RCROM)のブロック図である。
【図１９６】  ４ビット２進アドレスデコーダの回路図である。
【図１９７】  図１９４のアドレスデコーダで用いられる行差動式ドライバ/レベルチェンジャの回路図である。
【図１９８】  図１９４のアドレスデコーダで用いられる列差動式ドライバ/レベルチェンジャの回路図である。
【図１９９】〜
【図２０２】  ２進から３進メモリアレイを構成するのに必要とされるＦＥＴの回路図である。各ＦＥＴのゲートの横に、必要なしきい電圧を示す。
【図２０３】  メモリアレイにおけるＦＥＴを示す記号の回路図である。
【図２０４】  ４×４×３に編成した４８個のＦＥＴからなるメモリアレイの回路図である。
【図２０５】  ３段３次３進アドレスデコーダの回路図である。
【図２０６】  図２０３のアドレスデコーダで使用する行差動式ドライバ/レベルチェンジャの回路図である。
【図２０７】  図２０３のアドレスデコーダで使用する列差動式ドライバ/レベルチェンジャの回路図である。
【図２０８】〜
【図２０９】  ３進から２進メモリアレイを構成するのに必要なＦＥＴの回路図である。
【図２１０】  メモリアレイのＦＥＴを示す記号である。
【図２１１】  ９×３×５に編成した１３５個のＦＥＴからなるメモリアレイの回路図である。
【図２１２】  ２対４ゲートの回路図である。
【図２１３】  図２１０の２対４ゲートを示す記号である。
【図２１４】  図２１０の２対４ゲートのカルノー図である。
【図２１５】  ４対２ゲートの回路図である。
【図２１６】  図２１３の４対２ゲートを示す記号である。
【図２１７】  図２１３の４対２とのカルノー図である。
【図２１８】  交差接続されたｒ値１位関数を採用した単純ラッチの回路図である。
【図２１９】  双方向データ入力/出力端子を有する一致グループラッチの回路図である。
【図２２０】  複数の出力を持つ単純ラッチの回路図である。
【図２２１】  図２１８の補数または変換ラッチの基本的記号である。
【図２２２】  図２２０の複数出力を有する単純ラッチを示す記号である。
【図２２３】  図２１９の一致グループラッチを示す記号である。
【図２２４】  専用ストローブ回路を有する単純ラッチを示す記号である。
【図２２５】  3進ラッチと併用可能なストローブ回路の回路図である。
【図２２６】  単純ラッチを使用するマスタスレーブラッチの回路図である。
【図２２７】  図２２６のマスタスレーブラッチを示す記号である。
【図２２８】  複数の出力を持ち、Strobe0入力の論理値１と論理値０のエッジで動作するマスタスレーブラッチの回路図である。
【図２２９】  図２２８のマスタスレーブラッチを示す記号である。
【図２３０】  リセット可能な単純ラッチの回路図である。
【図２３１】  非同期クリア機能を有するマスタスレーブラッチの回路図である。
【図２３２】  図２３１のマスタスレーブラッチを示す記号である。
【図２３３】  図２３０の単純ラッチを示す記号である。
【図２３４】  3進ＯＰＦを使用したデジタル化リニアライザの簡略回路図である。
【図２３５】  図２３４に示すデジタル化リニアライザのトランスデューサまたは感知素子の出力曲線である。
【図２３６】  センサの増幅出力曲線と一致するよう、しきい電圧が変更された図２３４で使用する３値ＯＰＦの回路図である。
【図２３７】  複数の３進位に拡張し、準安定状態の発生を防止し、非相補値を発生するバッファとなるＯＰＦを追加した図２３４のデジタル化リニアライザの簡略回路図である。
【図２３８】  ＳＵＳ−ＬＯＣのＳＵＳ−ＭＯＳ実施例を通じて実現する５進ＧＯＲ５の回路図とカルノー図である。
【図２３９ａ】〜
【図２３９ｂ】  逆バイアスを防止するためにステージを追加した図２３８のＧＯＲ５の回路図である。
【図２４０】  図２３８および図２３９ａ，ｂに示すようなＧＯＲ５回路を提供するための、図１２１の補数ＣＧＯＲ５回路の回路図とカルノー図である。
【図２４１】  ＳＵＳ−ＬＯＣのＳＵＳ−ＭＯＳ実施例を通じて実現する５進ＧＡＮＤ５の回路図とカルノー図である。
【図２４２ａ】〜
【図２４２ｂ】  逆バイアスを防止するためにステージを追加した図２４１のＧＡＮＤ５の回路図である。
【図２４３】  図２４１および図２４２ａ，ｂに示すようなGAND5回路を提供するための、図１２４の補数ＣＧＡＮＤ5回路の回路図とカルノー図である。
【図２４４】  図１２１に示すＣＧＯＲ5の回路図で、ソース電圧と相対的ゲートしきい電圧から計算した絶対的しきい電圧を括弧で示す。図２４４にはＣＧＯＲ5の記号とカルノー図も示される。
【図２４５】  ５進ＣＥＱ５回路に関するカルノー図全体のグループ分け(太線で示す)である。
【図２４６ａ】〜
【図２４６ｂ】  図２４５のカルノー図グループに対応する複合回路分岐の回路図である。
【図２４７】  ＣＥＱ５回路に関するカルノー図の別のグループ分けを示す。
図２４８ａ，ｂは、図２４７のカルノー図グループに対応する複合回路分岐の回路図である。
【図２４９】  ＣＥＱ５回路に関するカルノー図のさらに別のグループ分けを示す。
【図２５０】  補数３進シグマ、すなわちＣＳＩＧＭＡ５回路の回路図、カルノー図、記号である。
【図２５１】  ３進シグマ、すなわちＳＩＧＭＡ５回路の別の実施例の回路図、カルノー図、記号である。
【図２５２】  ドイツのドルトムント大学のClaudio Moraga博士に因んで名づけられたCMORAGA回路の４法実施例の回路図とカルノー図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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【図７ｅ】
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【図７ｆ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１２】
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【図１１３】
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【図１１４】
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【図１１１】
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【図１１５】
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【図１１６】
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【図１１７】
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【図１１８】
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【図１１９】
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【図１２０】
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【図１２１】
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【図１２２】
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【図１２３】
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【図１２４】
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【図１２５】
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【図１２６】
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【図１２７】
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【図１２８】
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【図１２９】
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【図１３０】
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【図１３１】
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【図１３２】
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【図１３３】
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【図１３４】
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【図１３５】
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【図１３６】
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【図１３７】
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【図１３８】
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【図１３９】
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【図１４０】
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【図１４１】
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【図１４２】
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【図１４３】
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【図１４４】
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【図１４５】
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【図１４６】
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【図１４７】
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【図１４８】
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【図１４９】
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【図１５０】
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【図１５１】
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【図１５２】
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【図１５３】
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【図１５４ａ】
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【図１５４ｂ】
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【図１５５ａ】
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【図１５５ｂ】
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【図１５６ａ】
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【図１５６ｂ】
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【図１５７ａ】
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【図１５７ｂ】
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【図１５８】
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【図１５９】
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【図１６０】
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【図１６１】
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【図１６２】
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【図１６３】
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【図１６４】
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【図１６５】
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【図１６６】
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【図１６７】
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【図１６８】
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【図１６９】
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【図１７０】
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【図１７１】
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【図１７２】
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【図１７３】
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【図１７４】
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【図１７５】
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【図１７６】
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【図１７７】
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【図１７８】
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【図１７９】
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【図１８０】
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【図１８１】
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【図１８２】
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【図１８３】
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【図１８４】
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【図１８５】
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【図１８６】
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【図１８７】
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【図１８８】
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【図１８９】
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【図１９０】
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【図１９１】
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【図１９２】
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【図１９３】
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【図１９４】
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【図１９５】
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【図１９６】
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【図１９７】
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【図１９８】
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【図１９９】
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【図２００】
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【図２０１】
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【図２０２】
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【図２０３】
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【図２０４】
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【図２０５】
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【図２０６】
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【図２０７】
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【図２０８】
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【図２０９】
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【図２１０】
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【図２１１ａ】
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【図２１１ｂ】
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【図２１２】
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【図２１３】
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【図２１４】
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【図２１５】
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【図２１６】
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【図２１７】
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【図２１８】
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【図２１９】
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【図２２０】
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【図２２１】
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【図２２２】
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【図２２３】
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【図２２４】
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【図２２５】
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【図２２６】
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【図２２７】
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【図２２８】
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【図２２９】
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【図２３０】
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【図２３１】
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【図２３２】
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【図２３３】
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【図２３４】
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【図２３５】
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【図２３６】
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【図２３７】
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【図２３８】
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【図２３９ａ】
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【図２３９ｂ】
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【図２４０】
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【図２４１】
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【図２４２ａ】
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【図２４２ｂ】
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【図２４３】
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【図２４４】
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【図２４５】
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【図２４６ａ】
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【図２４６ｂ】
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【図２４７】
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【図２４８ａ】
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【図２４８ｂ】
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【図２４９】
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【図２５０】
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【図２５１】
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【図２５２】
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