(57)【特許請求の範囲】
【請求項１】
容量蓄積型半導体記憶装置のメモリセル基板の電圧制御回路において、
前記容量に蓄積された情報に対して新たに別の情報を書き込む際に生じる前記メモリセル基板の電位変動を打ち消す所定の電位変動を生成する逆電位変動生成回路と、
前記容量に蓄積された情報に対して前記新たに書き込まれる情報が反転しているかどうかを判定する情報反転判定回路と、
前記情報反転判定回路の判定結果に応じて前記メモリセル基板の電位変動に対して逆の電位変動を発生させるように前記逆電位変動生成回路を駆動する駆動信号選択回路と、
を具備したことを特徴とする電圧制御回路。
【請求項２】
前記逆電位変動生成回路は、情報書き込み制御信号により開閉される第１のスイッチ回路と、
前記第１のスイッチ回路を介して正または負の電荷を蓄積する逆電位発生用容量と、
前記駆動信号選択回路からの駆動出力により開閉されて、前記逆電位発生用容量に蓄積された電荷を前記メモリセル基板に与える第２のスイッチ回路と、
から構成される単位構成回路を複数個用いて構成されることを特徴とする請求項１記載の電圧制御回路。
【請求項３】
前記情報反転判定回路は、前記容量に蓄積された情報と前記新たに書き込まれる情報とを排他的論理和により比較する排他的論理回路であることを特徴とする請求項１記載の電圧制御回路。
【請求項４】
前記排他的論理回路は、前記容量に蓄積された情報が０で前記新たに書き込まれる情報が１である場合、及び前記容量に蓄積された情報が１で前記新たに書き込まれる情報が０である場合とを判定し、それぞれの場合に相当する２つの出力端子を有することを特徴とする請求項３記載の電圧制御回路。
【請求項５】
前記駆動信号選択回路は、前記情報反転判定回路の論理出力と、前記新たに書き込まれる情報と同相のビットライン情報及びその反転情報を積論理合成して選択信号を生成し、前記選択信号に応じて前記逆電位変動生成回路のそれぞれの単位回路における前記第２のスイッチ回路を開閉することを特徴とする請求項２記載の電圧制御回路。
【請求項６】
前記逆電位変動生成回路、前記情報反転判定回路、及び前記駆動信号選択回路とは、少なくとも容量蓄積型半導体メモリのワードのビット数と等しい数を前記容量蓄積型半導体メモリ上もしくは外部に具備したことを特徴とする請求項１記載の電圧制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電圧制御回路に関し、特に容量蓄積型半導体記憶装置のメモリセル基板の電圧制御回路に関する。
【０００２】
【従来の技術】
従来、半導体記憶装置は、様々な分野で多用されている。これらのうち、ダイナミックＲＡＭ（以下、ＤＲＡＭとする）は、記憶密度が高く、記憶容量当たりのコストも安いことから、コンピュータのメインメモリに広く使われている。
【０００３】
このようなＤＲＡＭは、ビット線プリチャージ電位に１／２Ｖｃｃレベルを用いており、記憶ノードの対極電位にあたるセルプレート電位（以下、ＶＣＰ電位とする）は、通常１／２Ｖｃｃ発生回路（以下、ＨＶｃｃ回路とする）から供給されている。記憶ノードは、１／２ＶｃｃとＶｃｃ間、もしくは、１／２ＶｃｃとＧＮＤ間の電位差でデータを記憶している。
【０００４】
このＶＣＰ電位は、一般的にはＨＶｃｃ回路の出力特性によって制御されている。図４は、従来のＨＶｃｃ回路の出力特性図である。ＨＶｃｃ回路では、何らかの要因で、ＶＣＰ電位が１／２Ｖｃｃレベルよりも高くなれば、電流を引くことで１／２Ｖｃｃレベルに戻す。また、ＶＣＰ電位が１／２Ｖｃｃレベルよりも低くなれば、電流を供給して１／２Ｖｃｃレベルに戻す。１／２Ｖｃｃ付近では、電流能力がほとんどない状態（Ｈｉｇｈインピーダンス）になる不感帯と呼ばれる部分があり、ＶＣＰ電位が保たれるようになっている。この不感帯は、特に、スタンバイ時の貫通電流増加にならないように、広い範囲に設定されている。
【０００５】
【発明が解決しようとする課題】
しかし、従来の電圧制御回路は、ＶＣＰ電位の変動を抑えることができず、誤動作を招くという問題がある。
【０００６】
ＤＲＡＭの動作に応じたＶＣＰ電位の変動について説明する。図５は、従来の電圧制御回路におけるＤＲＡＭ動作に応じたＶＣＰ電位の特性図である。
ＤＲＡＭがスタンバイ状態（電源が投入され、アクセスが何もない状態）の場合、ＶＣＰ電位を変動させる内部動作が行なわれないため、ＶＣＰ電位は変動しない。
【０００７】
続いて、リード状態（データの読み出しが行なわれている状態）の場合、読み出されるメモリセルのデータ（ＶｃｃもしくはＧＮＤ）と、そのロウアドレス（ワード線）につながっている前メモリセルのデータ（ＶｃｃもしくはＧＮＤ）とが、１／２Ｖｃｃレベル線に一斉に接続されるため、ＶＣＰは一時的に変動する。図５では、メモリセル（記憶容量）のデータがオール０の場合と、オール１の場合を示している。それぞれにポンピング効果によって、一時的に高い側（もしくは低い側）へ変動するが、その後のセンシング動作によって、１／２Ｖｃｃレベルに復帰する。つまり、もとのＶＣＰ（１／２Ｖｃｃ）と記憶しているデータの電位（ＶｃｃもしくはＧＮＤ）の関係が保たれれば、ＶＣＰ変動は復帰する。すなわち、ロウアドレスが選択されている間にＶＣＰが復帰する場合は、データ破壊は起こらない。
【０００８】
次に、ライト状態（特に反転データの書き込みを行なっている状態）の場合、一旦リードされたデータと比較して反転データが書き込まれる。正確には、ビット線反転を伴う場合には、メモリセルによってポンピング効果が起こり、ＶＣＰが変動する。これは、リード動作と違い、センシング動作によるＶＣＰの復帰はない。ＶＣＰ変動の原理について説明する。図６は、１Ｔｒ１ＣＡＰのメモリセルで構成されるＤＲＡＭのコア回路である。
【０００９】
記憶容量の対極電位がＶＣＰである。ＶＣＰにはＤＲＡＭのメモリ容量、例えば、１６ＭビットＤＲＡＭであれば、１６Ｍビットの記憶容量が接続されており、その総容量は数百ｐＦから数千ｐＦになる。このＶＣＰに対して、ビット線反転のライト動作は、数十ｆＦの記憶容量を介して作用するポンピング効果を引き起こす。１ビットの反転データのライト動作によるポンピング効果におけるＶＣＰの変動ΔＶは、次の式により求めることができる。
【００１０】
【数１】
ΔＶ＝（（ＶＣＰ総容量×０．５）＋（記憶容量×１））÷（ＶＣＰ容量＋記憶容量）                                                    ……（１）
例えば、ＶＣＰの総容量が１００ｐＦで、記憶容量が２０ｆＦの場合、１／２Ｖｃｃに対して、約０．０２パーセントの変動に相当することが分かる。Ｖｃｃが２Ｖの場合、０．２ｍＶの変動ということになる。例えばここで、２０４８回（ビット）の連続した反転データライトが行なわれたとすると、ＶＣＰに対し４０９ｍＶの変動量を与えることに相当する。この変動が、不感帯領域内の場合、所望の時間内（ロウアドレス選択中）に補充することは難しい。
【００１１】
このように、１ビットの反転データライトは微少な変動だが、連続的に行なわれるとＶＣＰ変動量は積み重なる形で増加していく。その最大の変動量（電圧）は、ＨＶｃｃ回路の出力特性と変動量のバランスがとれる、具体的には不感帯めいっぱいのところまでである。
【００１２】
このようなＶＣＰの変動が記憶しているデータを破壊するメカニズムについて説明する。図７は、ＶＣＰ変動によるデータ損失の一例である。まず、ＶＣＰ電位が１の連続反転データライトによってＶｃｃ側の不感帯（不感帯＋）いっぱいまで変動したときに、ライトデータ１が書き込まれる。その後、他のビットの０の連続反転データライトによって、ＶＣＰがＧＮＤ側の不感帯（不感帯−）まで変動する。ＶＣＰが変動したことにより、データ量αが損失する。ライト時のＶＣＰ電位とリード時のＶＣＰ電位が異なると、１／２Ｖｃｃレベルのビット線で接続されて得られる初期電位に差が生じ、これがデータ破壊を引き起こす。
【００１３】
上記説明のように、ＶＣＰの変動量が大きいとデータ誤りを起こすが、データ破壊に至らなくても、電荷量の損失によって起きる初期電位の減少は、低電圧動作マージンや高速マージンを悪化させることになる。
【００１４】
ビット線反転を伴うライト動作によって起きるＶＣＰ変動を抑える手段として、ＨＶｃｃ回路の不感帯を狭くする手法と、安定化容量を追加する手法とが、一般的な対応策である。しかしながら、不感帯を狭くする手法では、スタンバイ時あるいはオペレーション時の不要な貫通電流を増加させてしまう。また、安定化容量を追加する手法では、瞬間的なＶＣＰ変動量を抑えることはできるが、電流供給能力があるわけではないので、問題となる最大のＶＣＰ変動量を小さくすることはできない。さらには、レイアウト面積の増大を招いている。
【００１５】
本発明はこのような点に鑑みてなされたものであり、ＶＣＰ電位の変動を相殺し、誤動作防止を図る電圧制御回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明では上記課題を解決するために、容量蓄積型半導体記憶装置のメモリセル基板の電圧制御回路において、前記容量に蓄積された情報に対して新たに別の情報を書き込む際に生じる前記メモリセル基板の電位変動を打ち消す所定の電位変動を生成する逆電位変動生成回路と、前記容量に蓄積された情報に対して前記新たに書き込まれる情報が反転しているかどうかを判定する情報反転判定回路と、前記情報反転判定回路の判定結果に応じて前記メモリセル基板の電位変動に対して逆の電位変動を発生させるように前記逆電位変動生成回路を駆動する駆動信号選択回路と、を具備したことを特徴とする電圧制御回路、が提供される。
【００１７】
このような構成の電圧制御回路では、メモリセル基板の容量に蓄積された情報に対して新たに別の情報を書き込む際に、メモリセル基板の電位変動が発生する。情報反転判定回路は、容量に蓄積された情報に対して新たに書き込まれる情報が反転しているかどうか、すなわち反転データの書き込みが行なわれる否かを判定し、判定結果を駆動信号選択回路へ送る。駆動信号選択回路は、情報反転判定回路の判定結果に応じて、すなわち、反転データの書き込みが行なわれていた場合、メモリセル基板の電位変動に対して逆の電位変動を発生させるように逆電位変動生成回路を駆動する。逆電子変動生成手段は、駆動信号選択回路の駆動信号に従って、情報書き込みの際に生じた電位変動を打ち消す逆方向の電位変動を発生させる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
最初に、ＤＲＡＭ全体の構成について説明する。図１は、本発明の一実施の形態である電圧制御回路を組み込むＤＲＡＭ全体の構成図である。
【００１９】
本発明に係るＤＲＡＭは、ロウアドレスバッファ１、ロウデコーダ２、ロウコントロール３、カラムバッファ４、メモリアレイ５、カラムコントロール６、カラムデコーダ７、センスアンプ８、入出力バッファ９、及び１／２Ｖｃｃ発生回路１０とから構成される。
【００２０】
このような構成のＤＲＡＭにおけるリード動作、ライト動作及びスタンバイ動作について説明する。
リード動作は、メモリアレイ５に記憶されたデータを入出力バッファ９に読み出す動作である。まず、ロウアドレスバッファ１とロウデコーダ２を制御するロウコントロール３に接続するＲＡＳＢ端子から、外部信号が入力する。外部入力信号に応じてロウコントロール３で発生される内部信号が、ロウアドレスバッファ１で入力するアドレスを保持し、ロウアドレスデコーダ２がアドレスに基づき、メモリアレイ５上の１本のワード線を選択する。選択されたワード線に接続する全てのメモリセルは、センスアンプ８によってＶｃｃ、もしくはＧＮＤレベルまで増幅される。それとほぼ同時に、カラムコントロール６に接続するＣＡＳＢ端子から外部信号が入力される。外部入力信号に応じてカラムコントロール６で発生される内部信号がカラムアドレスバッファ４でアドレスを保持する。カラムデコーダ７は、複数のセンスアンプ８から、該当するアドレスのデータを入出力バッファ９へ送る。入出力バッファ９では、ＯＥＢ信号により、読み出しデータを出力する。これにより、メモリアレイ５（ＡＸｎ、ＡＹｎ）のデータ読み出しが行なわれる。
【００２１】
次に、ライト動作は、入出力バッファ９に書き込まれたデータをセンスアンプ８経由でメモリアレイ５に書き込む動作である。ロウコントロール３に接続するＲＡＳＢ端子から外部信号が入力される。外部入力信号に応じてロウコントロール３で発生される内部信号が、ロウアドレスバッファ１で入力するアドレスを保持し、ロウアドレスデコーダ２がアドレスに基づき、メモリアレイ５上の１本のワード線を選択する。選択されたワード線に接続する全てのメモリセルは、センスアンプ８によってＶｃｃ、もしくはＧＮＤレベルまで増幅される。それとほぼ同時に、カラムコントロール６に接続するＷＥＢ端子から外部信号が入力する。ＷＥＢ端子からの外部入力信号に応じてカラムコントロール６で発生される内部信号によって、入出力バッファ９は書き込みデータを保持する。また、カラムデコーダ４によって複数のセンスアンプ８から該当するアドレスのセンスアンプ８へ書き込みデータを強制的に転送することで書き込みを行なう。
【００２２】
次に、スタンバイ動作は、メモリアレイ５に記憶されたデータを保持する動作である。ＲＡＳＢ、ＣＡＳＢ、ＯＥＢ、及びＷＥＢらに入力する制御信号が、通常Ｖｃｃレベルの一定値にあるとき、その前の全てのメモリセルデータを保持する。
【００２３】
次に、本発明に係るＶＣＰ変動を相殺する回路について説明する。図２は、本発明の一実施の形態である電圧制御回路の回路図である。
本発明に係る電圧制御回路は、反転データの書き込みかどうかを判定する情報反転判定回路１１と、情報反転判定回路１１の判定結果に応じて逆電位変動生成回路１３ａ、１３ｂ、１３ｄ、１３ｃを起動する駆動信号選択回路１２、ＶＣＰ変動をキャンセルする電荷量を接続する逆電位変動生成回路１３ａ、１３ｂ、１３ｄ、１３ｃとから構成される。
【００２４】
情報反転判定回路１１は、容量に蓄積された１ビット情報を読み出したデータと、新たに書き込まれる１ビットデータとを入力し、これらの排他的論理和をとる排他的論理回路（以下、ＥＸＯＲ１１とする）である。また、ＥＸＯＲ１１は、読み出した１ビットデータが０で新たに書き込まれる１ビットデータが１である場合、及び読み出した１ビットデータが１で新たに書き込まれる１ビットデータが０である場合とを判定し、それぞれの場合に相当する２つの端子ａ、ｂより駆動信号選択回路１２に判定結果を出力する。端子ａは１ビットデータが０から１に反転する場合に１を出力し、端子ｂは１ビットデータが１から０に反転する場合に１を出力する。
【００２５】
駆動信号選択回路１２は、ＥＸＯＲ１１の判定結果及び２本のビット線（ＢＬとＢＬＢ）とを用いてＤＲＡＭ特有の領域反転に対応した論理を行なうとともに、逆電位変動生成回路１３ａ、１３ｂ、１３ｃ、１３ｄのいずれかを選択して駆動する。２本のビット線（ＢＬ、ＢＬＢ）を用いるＤＲＡＭでは、外部データが０でも内部では１として扱うという領域反転処理を行なう。具体的には、４つの論理積回路ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４とから構成されている。ＡＮＤ１は、入力端子がＥＸＯＲ１１のｂ端子とＢＬＢとに接続しており、ｂ端子が１及びＢＬＢが１、すなわち、ＢＬＢ側が１から０に反転した場合に逆電位変動生成回路１３ａを駆動する。ＡＮＤ２は、入力端子がＥＸＯＲ１１のａ端子とＢＬとに接続しており、ａ端子が１及びＢＬが１、すなわち、ＢＬ側が０から１に反転した場合に逆電位変動生成回路１３ｂを駆動する。ＡＮＤ３は、入力端子がＥＸＯＲ１１のａ端子とＢＬＢとに接続しており、ａ端子が１及びＢＬＢが１、すなわち、ＢＬＢ側が０から１に反転した場合に逆電位変動生成回路１３ｃを駆動する。ＡＮＤ４は、入力端子がＥＸＯＲ１１のｂ端子とＢＬとに接続しており、ｂ端子が１及びＢＬが１、すなわち、ＢＬ側が０から１に反転した場合に逆電位変動生成回路１３ｄを駆動する。
【００２６】
逆電位変動生成回路１３ａ、１３ｂ、１３ｃ、１３ｄは、１ビット情報書き込み制御信号の反転信号（ＲＳＴ、ＲＳＴＢ）により開閉される第１のスイッチ回路と、第１のスイッチ回路を介して正または負の電荷を蓄積する逆電位発生用容量と、及び上記説明の駆動信号選択回路１２からの駆動出力により開閉されて逆電位発生用容量に蓄積された電荷をメモリセル基板に与える第２のスイッチ回路と、から構成される。具体的には、逆電位変動生成回路１３ａは、ＲＳＴＢにより開閉される第１のスイッチ回路であるトランジスタＱ１、逆電位発生用容量Ｃ１、ＡＮＤ１からの駆動出力により開閉される第２のスイッチ回路であるトランジスタＱ２とが、ＶＣＰに対して直列に接続している。逆電位変動生成回路１３ｂは、ＲＳＴにより開閉される第１のスイッチ回路であるトランジスタＱ４、逆電位発生用容量Ｃ２、ＡＮＤ２からの駆動出力により開閉される第２のスイッチ回路であるトランジスタＱ３とが、ＶＣＰに対して直列に接続している。逆電位変動生成回路１３ｃは、ＲＳＴＢにより開閉される第１のスイッチ回路であるトランジスタＱ５、逆電位発生用容量Ｃ３、ＡＮＤ３からの駆動出力により開閉される第２のスイッチ回路であるトランジスタＱ６とが、ＶＣＰに対して直列に接続している。逆電位変動生成回路１３ｄは、ＲＳＴにより開閉される第１のスイッチ回路であるトランジスタＱ８、逆電位発生用容量Ｃ４、ＡＮＤ４からの駆動出力により開閉される第２のスイッチ回路であるトランジスタＱ７とが、ＶＣＰに対して直列に接続している。
【００２７】
このような構成の逆電位変動生成回路１３ａ、１３ｂ、１３ｃ、１３ｄでは、書き込み制御信号の反転信号（ＲＳＴＢとＲＳＴ）により、予め、逆電位発生用容量Ｃ１、Ｃ２、Ｃ３、Ｃ４が、ＶｃｃもしくはＧＮＤレベルにプリチャージされている。駆動信号選択回路１２のＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４により選択された逆電位変動生成回路１３ａ、１３ｂ、１３ｃ、１３ｄの逆電位発生用容量Ｃ１、Ｃ２、Ｃ３、Ｃ４がＶＣＰに接続され、ＶＣＰ電位の変動が相殺される。
【００２８】
次に、このような構成の電圧制御回路の動作について説明する。図３は、本発明の一実施の形態である電圧制御回路のタイミングチャートである。これは、ＢＬ側に０から１への反転データが書き込まれる場合のタイミングチャートである。
【００２９】
予め、逆電位発生用容量Ｃ１、Ｃ２、Ｃ３、Ｃ４は、書き込み制御信号の反転信号（ＲＳＴ、ＲＳＴＢ）により、ＶＣＣもしくは、ＧＮＤレベルにプリチャージされている。例えば、逆電位変動生成回路１３ｂの逆電位発生用容量Ｃ２には、ＧＮＤ−Ｖｃｃ間にプリチャージされている。今、ＢＬ側が０から１の反転データの書き込みが行なわれるため、読み出しデータ（Ｒｅａｄｄａｔａ）は０、書き込みデータ（Ｗｒｉｔｅｄａｔａ）は１となり、ＥＸＯＲ１１は、０から１への反転書き込みを検出し、ａ端子（０→１）の出力を１とする。メモリアレイ５で、ＢＬ側が正論理で０→１のビット線反転ライトを行なっているならば、駆動信号選択回路１２のＡＮＤ２出力が１となり、逆電位変動生成回路１３ｂが選択される。これにより、逆電位変動生成回路１３ｂの逆電位発生用容量Ｃ２がＶＣＰに接続される。逆電位変動生成回路１３ｂの逆電位発生用容量Ｃ２には、ＧＮＤ−Ｖｃｃ間にプリチャージされているので、ＶＣＰに対してその電荷量分ＶＣＰを下げる働きをする。計算では、メモリアレイ５の記憶容量の２倍の容量があればキャンセルすることが可能となる。
【００３０】
上記説明の回路は、書き込みを行なう１ビットに対してそれぞれ必要であり、例えば、内部動作が８ビットであれば、８個の回路を用意して、それぞれの書き込みデータに対する処理を行なう。また、この回路は、ＤＲＡＭ回路のどの部分に配置してもその効果を得ることが可能であり、ロウアドレス選択時間内で動作することでＶＣＰ変動を相殺することができる。
【００３１】
【発明の効果】
以上説明したように本発明では、反転データの書き込みが行なわれる否かを判定し、反転データの書き込みが行なわれていた場合に生じた電位変動と逆方向の電位変動を発生させ、電位変動を打ち消す。
【００３２】
このように、ＶＣＰ変動を打ち消すという根本的な対策を行なうことが可能となるため、ＶＣＰ変動によるデータ破壊を防止することができる。
さらに、ＨＶｃｃ回路における不要な貫通電流消費の防止、安定化容量追加によるレイアウト面積増大の防止、高速ライト動作によるＶＣＰ変動の防止、及び低電圧ライト動作によるＶＣＰ変動の防止が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である電圧制御回路を組み込むＤＲＡＭ全体の構成図である。
【図２】本発明の一実施の形態である電圧制御回路の回路図である。
【図３】本発明の一実施の形態である電圧制御回路のタイミングチャートである。
【図４】従来のＨＶｃｃ回路の出力特性図である。
【図５】従来の電圧制御回路におけるＤＲＡＭ動作に応じたＶＣＰ電位の特性図である。
【図６】１Ｔｒ１ＣＡＰのメモリセルで構成されるＤＲＡＭのコア回路である。
【図７】ＶＣＰ変動によるデータ損失の一例である。
【符号の説明】
１…ロウアドレスバッファ、２…ロウアドレスデコーダ、３…ロウコントロール、４…カラムアドレスバッファ、５…メモリアレイ、６…カラムコントロール、７…カラムアドレスデコーダ、８…センスアンプ、９…入出力バッファ、１０…１／２Ｖｃｃ発生回路、１１…情報反転判定回路（ＥＸＯＲ）、１２…駆動信号選択回路、１３ａ、１３ｂ、１３ｃ、１３ｄ…逆電位変動生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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