(57)【特許請求の範囲】
【請求項１】
入力信号とＰＬＬ出力信号を入力して、該入力信号と該ＰＬＬ出力信号との位相を比較する位相比較器と、
前記入力信号と前記ＰＬＬ出力信号を入力して、該入力信号と該ＰＬＬ出力信号との周波数を比較する周波数比較器と、
前記周波数比較器の出力を入力するループフィルタと、
前記ループフィルタの出力を入力してＶ−Ｉ変換するＧｍセル回路と、
前記位相比較器の出力と前記Ｇｍセル回路の出力を入力して前記ＰＬＬ出力信号を生成する電流制御発振器とを具備することを特徴とするＰＬＬ回路において、
前記ループフィルタはＲ−Ｃループフィルタであり、
前記位相比較器の電流ゲインをｋｉ１、前記周波数比較器の電流ゲインをｋｉ２、前記電流制御発振器の周波数ゲインをｋｉｃｏ、前記Ｇｍセル回路のＶ−Ｉ変換ゲインをｇｍ、前記Ｒ−Ｃループフィルタの抵抗の抵抗値をＲ、前記Ｒ−Ｃループフィルタの容量の容量値をＣ、としたときに、伝達関数Ｈ（ｓ）が、
Ｈ（ｓ）＝Ａ／２π・（（ｓ＋ω）／ｓ）・ｋｉｃｏ／ｓ
ここで、
Ａ＝ｋｉ１＋ｋｉ２・ｇｍ・Ｒ
ω＝１／（（（ｋｉ１／ｋｉ２・ｇｍ）＋Ｒ）・Ｃ）
であり、
前記周波数比較器の電流ゲインｋｉ２が前記位相比較器の電流ゲインｋｉ１よりも大きいことを特徴とするＰＬＬ回路。
【請求項２】
前記ループフィルタに前記位相比較器の出力が入力されることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記位相比較器の出力を入力する第１および第２のチャージポンプ回路と、前記周波数比較器の出力を入力する第３のチャージポンプ回路を有し、前記第１のチャージポンプの出力は前記電流制御発振器の入力端子に接続し、前記第２および第３のチャージポンプ回路の出力は前記ループフィルタの入力端子に接続することを特徴とする請求項１または２に記載のＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路に関し、特にデジタル伝送分野、ＳＤＨ／ＳＯＮＥＴ（同期デジタルハイアラキー／ソネット（同期光通信網））に代表されるＮＲＺ（非ゼロ復帰）信号のＣＤＲ（クロック／データ・リカバリー回路）用として好適なＰＬＬ（位相ロックループ）回路に関する。
【０００２】
【従来の技術】
デジタル伝送用クロック／データ・リカバリー（あるいはリタイミング）回路（以下、ＣＤＲと略す）用途として要求されるジッタ特性には、ジッタトレランス特性、ジッタトランスファー特性、および出力ジッタが含まれる。
【０００３】
上記ジッタトランスファー特性は、入力信号に対して、ある周波数の正弦波ジッタを付加し、その入力正弦波ジッタとＣＤＲから出力されるその周波数成分のジッタとの比によって決められる。
【０００４】
また、上記ジッタトレランス特性は、入力信号に対して、ある周波数の正弦波ジッタを加えていき、ＣＤＲから出力されるデータがどこまで正しくリカバリー（再生）できるか、その限界値を求める（耐力試験）ものである。
【０００５】
また、上記出力ジッタとは、入力信号にジッタが無い場合、ＣＤＲ自身により発生するジッタのことである。
【０００６】
ＣＤＲ用途として従来用いられているＰＬＬ回路について以下に説明する。
【０００７】
（従来のＰＬＬ回路の第１例）
まず最初に、図５に示すような、位相比較器（ＰＤ）、もしくは周波数位相比較器（ＰＦＤ）からなる比較器５０１と、Ｒ−Ｃループフィルタ（ＬＰＦ）５０３と、このループフィルタの電圧をＶ−Ｉ変換するＧｍセル回路５０６と、電流制御発振器（ＩＣＯ）５０８とを有する従来のＰＬＬ回路を例にとる。ここで、Ｇｍセル回路５０６とＩＣＯ５０８を電圧制御発振器（ＶＣＯ）としても良い。
【０００８】
ここで、ＰＤ／ＰＦＤ５０１の位相差または、周波数差に対する電流ゲインをｋiとしＧｍセル回路５０６によるＶ−Ｉ変換ゲインをｇｍ、ＩＣＯ５０８の電流に対する周波数ゲインをｋicoとすると、伝達関数は以下の（１）式のように表される。
【０００９】
【数１】
0004555462.tif 000002
【００１０】
（従来のＰＬＬ回路の第２例）
図６は従来のＰＬＬ回路の第２例を示す。このＰＬＬ回路は、位相比較器（ＰＤ）、もしくは周波数位相比較器（ＰＦＤ）５０１、５０２をもち、異なる２つの位相差または、周波数差に対する電流ゲインｋi1，ｋi2を個々に、制御コントロールするように構成している。図６ではＰＤ／ＰＦＤを２つ持たせているように描かれているが、ＰＤ／ＰＦＤが１つで、チャージポンプ回路（ＣＨＰ）を用いて、２つの異なる電流ゲインを構成することも可能である。従来のＰＬＬ回路の第１例で述べたように、同様にして伝達関数を書くと以下の（２）式のようになる。
【００１１】
【数２】
0004555462.tif 000003
【００１２】
ここで、（１）式と（２）式を比べてみると、ＰＬＬ回路の周波数特性を決める上で重要なω0とω1に着目すると、
（２）式での
【００１３】
【数３】
0004555462.tif 000004
【００１４】
が（１）式でのＲと同様の作用をしていることがわかる。
【００１５】
この方式での利点としてｇｍと、ｋi1／ｋi2比を適切に選べば、容量値Ｃを小さくすることができ、ＩＣとしての集積化が容易となる。
【００１６】
（従来のＰＬＬ回路の第３例）
上記、「従来のＰＬＬ回路の第１例」で述べたＰＬＬ回路において、ＰＤもしくはＰＦＤとせず、図７の従来のＰＬＬ回路の第３例においては、それぞれに位相差に対して主に役割をになっている位相比較器（ＰＤ）７０１と、周波数差に対して主に役割をになうようにした周波数比較器（ＦＤ）７０２を用い、ＰＬＬ回路のループのなかで役割分担を行うように構成している。本質的には「従来のＰＬＬ回路の第２例」とかわらず、ＰＤとＦＤを用い、それぞれの電流ゲインをｋi1，ｋi2とすると、伝達関数自体は（２）式と同じになる。
【００１７】
但し、この場合、プルインレンジを広くとろうとした場合、ＦＤ７０１からなる周波数差を合わせ込むループの電流ゲインｋi2を上げる必要があるが、上げすぎるとゼロ点であるω1が高くなり、ユニティーゲイン周波数に近づくにつれ、ＰＬＬ回路のループ自体がだんだんと不安定になってゆき、ジッタトランスファー特性としては、ピーキングの増大として影響が現れてくる。従来技術では、広いプルインレンジを持ち、ロックするまでの時間（ロックインタイム）を高速化することが困難である。このことは、ジッタトレランス試験のような入力データにジッタ周波数を加味して行う耐力試験では、周波数差として見えてくるジッタ量に対して容易にＰＬＬ回路が脱ロックしてしまいデジタルデータ伝送用途ＰＬＬ回路としての信頼性に欠けてしまう。
【００１８】
上記、ジッタトランスファー特性とは、入力信号に対して、ある周波数の正弦波ジッタを加えていき、その入力正弦波ジッタとＣＤＲから出力されるその周波数成分のジッタとの比によって決められるものである。通常、ＰＬＬ回路でＣＤＲを構成する場合、基本的にはそのＰＬＬ回路の周波数−ゲイン特性（ｆ−特）が、すなわちＰＬＬ回路の帯域が、ジッタトランスファー特性と等価とみなすことができる。デジタル伝送分野では、この特性がかなり厳しいものである。ＣＤＲの再生データのジッタを抑えるため、ＰＬＬ帯域としては、カットオフ周波数（ｆｃ）が低く、またピーキングに対しても、例えば０．１ｄＢ以下というような仕様が要求されている。
【００１９】
また、ジッタトレランス特性とは、入力信号に対して、ある周波数の正弦波ジッタを加えていき、ＣＤＲから出力される（再生される）データが、どこまで正しく再生できるか、その付加ジッタ量の限界値を求める（耐力試験）ものである。
【００２０】
通常の場合、ジッタトレランス特性を向上させようとした場合、ＣＤＲとしてのＰＬＬ帯域を広くとらなければならず、そのようにするとジッタトレランス特性を満足できなくなってしまい、常にトレードオフの関係であった。
【００２１】
【発明が解決しようとする課題】
上述のように、従来のＰＬＬ回路においては、プルインレンジを大きくとり、デジタルデータ伝送用のＣＤＲ用途ＰＬＬ回路に要求されるジッタ特性を改善させることが困難であった。また、プルインレンジを広くとろうとすると、ＰＬＬ回路のループ自体が不安定となり、安定性に欠け、また、ジッタトランスファー特性と、ジッタトレランス特性は、トレードオフの関係にあったため、ジッタトランスファー特性を向上させるとジッタトレランス特性が劣化してしまっていた。逆に、ジッタトレランス特性を改善しようとすれば、ＰＬＬ回路の帯域が広くなり、ジッタトランスファー特性で規定されているカットオフ周波数を満たすことが困難となる。ピーキングに関しても厳しい特性が要求されている。
【００２２】
本発明は、上述の点に鑑みてなされたもので、その目的は、ジッタトランスファー特性に影響を与えずにジッタトレランス特性の性能を向上させることができ、またＰＬＬループとしても十分な安定性を確保することができ、さらには、ピーキングを抑え、広いプルインレンジを持つことができるＰＬＬ回路を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明は、入力信号とＰＬＬ出力信号を入力して、該入力信号と該ＰＬＬ出力信号との位相を比較する位相比較器と、前記入力信号と前記ＰＬＬ出力信号を入力して、該入力信号と該ＰＬＬ出力信号との周波数を比較する周波数比較器と、前記周波数比較器の出力を入力するループフィルタと、前記ループフィルタの出力を入力してＶ−Ｉ変換するＧｍセル回路と、前記位相比較器の出力と前記Ｇｍセル回路の出力を入力して前記ＰＬＬ出力信号を生成する電流制御発振器とを具備することを特徴とするＰＬＬ回路において、前記ループフィルタはＲ−Ｃループフィルタであり、前記位相比較器の電流ゲインをｋｉ１、前記周波数比較器の電流ゲインをｋｉ２、前記電流制御発振器の周波数ゲインをｋｉｃｏ、前記Ｇｍセル回路のＶ−Ｉ変換ゲインをｇｍ、前記Ｒ−Ｃループフィルタの抵抗の抵抗値をＲ、前記Ｒ−Ｃループフィルタの容量の容量値をＣ、としたときに、伝達関数Ｈ（ｓ）が、
Ｈ（ｓ）＝Ａ／２π・（（ｓ＋ω）／ｓ）・ｋｉｃｏ／ｓ
ここで、
Ａ＝ｋｉ１＋ｋｉ２・ｇｍ・Ｒ
ω＝１／（（（ｋｉ１／ｋｉ２・ｇｍ）＋Ｒ）・Ｃ）
であり、前記周波数比較器の電流ゲインｋｉ２が前記位相比較器の電流ゲインｋｉ１よりも大きいことを特徴とする。
【００２５】
また、前記ループフィルタに前記位相比較器の出力が入力されることを特徴とすることができる。
【００２６】
また、前記位相比較器の出力を入力する第１および第２のチャージポンプ回路と、前記周波数比較器の出力を入力する第３のチャージポンプ回路を有し、前記第１のチャージポンプの出力は前記電流制御発振器の入力端子に接続し、前記第２および第３のチャージポンプ回路の出力は前記ループフィルタの入力端子に接続することを特徴とすることができる。
【００２７】
また、前記ループフィルタと前記信号発振器間にＧｍセル回路またはＶ−Ｉ変換器を接続したことを特徴とすることができる。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【００３０】
（基本構成と作用）
まず、本発明のＰＬＬ回路の基本構成を図１に示す。同図に示すように、このＰＬＬ回路は、入力信号とＰＬＬ出力信号を入力して、入力信号とＰＬＬ出力信号との位相を比較する位相比較器１０１と、入力信号とＰＬＬ出力信号を入力して、入力信号とＰＬＬ出力信号との周波数を比較する周波数比較器１０２と、周波数比較器１０２の出力を入力するループフィルタ１０３と、ループフィルタ１０３の電圧をＶ−Ｉ変換（Ｇｍ）するＧｍセル回路１０６と、位相比較器１０１の出力とＧｍセル回路１０６の出力を入力してＰＬＬ出力を生成する電流制御発振器（ＩＣＯ）１０８とを有するＰＬＬ回路であって、ループフィルタ１０３がＲ−Ｃからなるループフィルタ（ＬＰＦ）である。
【００３１】
位相比較器（ＰＤ）１０１と周波数比較器（ＦＤ）１０２のそれぞれの電流ゲインをｋi1，ｋi2とする。ここで、Ｇｍセル回路１０６とＩＣＯ１０８を電圧制御発振器（ＶＣＯ）としても良い。
【００３２】
従来のＰＬＬ回路の第３例である図７の構成の容量Ｃに対して、本発明の図１の構成では、直列にＲを挿入することにより、Ｒ−Ｃ（もしくはＣ−Ｒ）からなる第二のループフィルタを形成しているかのような振る舞いがＰＬＬ回路に表れてくる。
【００３３】
その伝達関数を以下の（３）式に示す。
【００３４】
【数１】
0004555462.tif 000005
・・・・（３）
【００３５】
（３）式は、上述の（２）式と比較して、ω2の分母にＲがあるため、周波数差に対して、ループのゲインを高くし、引き込みを高速に行う為、周波数差側の電流ゲインｋi2を高くしても、ループが不安定となることはない。このことは、（２）式で、周波数差に対して応答をよくする為、ｋi2≫ｋi1とした時、ω1≡∞となりゼロ点が無くなりループが不安定となっていたが、（３）式では、
【００３６】
【数５】
0004555462.tif 000006
【００３７】
となり、ゼロ点が確保でき、ループ自体の安定性も得ることが可能となる。このため、ゼロ点が、ユニティゲイン周波数（ｆ0）よりも、十分低くすることが可能となり、ジッタトランスファー特性には、ピーキングをほとんど無くすことが可能となる。この場合においても、ｋi2≫ｋi1とすることが、無理なくできるため、ジッタトレランス特性のようなジッタ耐力試験においても、十分なジッタトレランス特性を得ることが可能となる。これにより、従来技術のような、ジッタトランスファー特性とジッタトレランス特性とのトレードオフ関係を無くし、双方の性能向上を可能とすることができる。
【００３８】
また、同じゼロ点を確保しようとした場合（ω2を一定にする）にも、容量値Ｃを小さくすることが、可能な為、ＩＣの高集積化のみならず、ＰＬＬ回路としてのロックインタイムを短くすることが可能である。
【００３９】
図２は図１の基本構成の変形例である。図１に増幅器１０４を挿入したものである。
【００４０】
（第１の実施形態の構成と動作）
図３は本発明を適用した一実施形態のＣＤＲ用途向けのＰＬＬ回路の構成を示す。同図に示すように、本実施形態のＰＬＬ回路は、入力信号であるＮＲＺ信号とＰＬＬ出力となる同期信号を入力信号とする位相比較器３０１と周波数比較３０２器の両比較器を併せ持ち、それらの出力を入力とする位相比較器用チャージポンプ回路３０３、３０４を２つもち、周波数比較器用チャージポンプ回路３０５とそれらの出力を入力とするＧｍセル回路（Ｖ−Ｉ変換器）３０６、およびＲ−Ｃからなるループフィルタ（ＬＰＦ）３０７と、それらの入力を制御信号とする電流制御発振器（ＩＣＯ）３０８を有する。
【００４１】
ここで、チャージポンプ回路３０３〜３０５を用いたのは、発振器としてＩＣＯ３０８を用いたことによる。また、Ｇｍセル回路３０６を用いたのは、後述する、サブループ３２０のゲイン調節を任意に行えるようにするためである。
【００４２】
上記の位相比較器３０１と第１の位相比較器用チャージポンプ回路３０３と、ＩＣＯ３０８とから、１次のＰＬＬループの帯域を決めるメインループ３１０が構成される。また、位相比較器３０１、第２の位相比較器用チャージポンプ回路３０４、周波数比較器３０２、周波数比較器用チャージポンプ回路３０５、Ｇｍセル回路（Ｖ−Ｉ変換器）３０６、ループフィルタ３０７、およびＩＣＯ３０８から、２次のＰＬＬループの帯域を決めるサブループ３２０が構成される。
【００４３】
ジッタ特性のうちのジッタトランスファー特性を決める制御ループは、メインループ３１０により決まり、プルインレンジは、サブループ３２０により決まるので、プルインレンジを広く取ることが可能となる。この際、サブループ３２０の特性がジッタトランスファー特性に影響を与えないように、メインループ３１０とサブループ３２０のループ特性を決める必要がある。また、位相比較器３０１でメインループ３１０を決める必要があるため、図４に示すように、周波数比較器３０２は、±０．２５ＵＩｐｐ（データレートの１／４周期分）の位相差不感帯を設けてある。なお、ＵＩｐｐは、データレート周期を１とした時のＵｎｉｔ  Ｉｎｔｅｒｖａｌ（単位インターバル）の略である。
【００４４】
上記のように、ジッタトランスファー特性を決める制御ループは、メインループ３１０により決まり、ジッタトレランス特性を決める制御ループは、サブループ３０２により決まるので、ジッタトランスファー特性とジッタトレランス特性は、従来方式と異なり、独立に制御することができる。以上述べた本発明の特有な作用を以下にさらに詳述する。
【００４５】
上述のように、ジッタトランスファー特性を特徴づけるＰＬＬループの帯域は、メインループ３１０により決定される。メインループ３１０は、位相比較器３０１とその出力を入力とする第１の位相比較器用チャーシポンプ３０３、その出力を入力とするＩＣＯ（電流制御発振器）３０８から構成される。ここで、ＩＣＯ３０８からは、ＲＣＬＫ（再生クロック）と同位相のｉｃｌｋと、９０°位相の異なるｑｃｌｋを出力している。ＲＣＬＫ（ｉｃｌｋ）と入力信号のＮＲＺであるＩＮＤＡＴＡが、位相比較器３０１の入力となる。
【００４６】
これらのＲＣＬＫとＩＮＤＡＴＡとの位相差を位相比較器３０１により抽出が行われるが、この際、位相比較器３０１は、位相差の絶対値に依らず固定のゲインでアップ信号（ＵＰ）、ダウン信号（ＤＮ）を出力する。この一定ゲインをＡΘと略す。また、第１の位相比較器用チャーシポンプ３０３の電流ゲインをＩtと略し、ＩＣＯ３０８の電流に対する周波数ゲインをＫicoとすると、メインループ３１０の伝達関数Ｈ(s)mainは、以下の（４）式のように表記することができる。
【００４７】
【数６】
0004555462.tif 000007
【００４８】
また、上述のように、ジッタトレランス特性を特徴づけるＰＬＬループの帯域は、サブループ３２０により決定される。サブループ３２０は、位相比較器３０１、第２の位相比較器用チャージポンプ回路３０４、周波数比較器３０２、周波数比較器用チャージポンプ回路３０５、Ｇｍセル回路３０６、ループフィルタ３０７、およびＩＣＯ３０８から構成される。ここで、周波数比較器３０２は、上述のように、ｉｃｌｋ，ｑｃｌｋを入力とし、ＩＮＤＡＴＡとを比較することにより、周波数差を検出するが、位相差が±０．２５ＵＩｐｐ以上ある周波数差（位相差も含む）を検出し、絶対値に依らず、固定のゲインで周波数アップ信号（ＦＵＰ）、周波数ダウン（ＦＤＮ）を出力する。その際、周波数比較器３０２は、ｉｃｌｋ，ｑｃｌｋを入力とし、両入力信号を比較することにより、周波数比較器３０２に±０．２５ＵＩｐｐの不感帯を作り、周波数比較器３０２はその不感帯で周波数比較を行っている。この一定ゲインをＢΘと略す。また、第２の位相比較器用チャージポンプ回路３０４、周波数比較器用チャージポンプ回路３０５のそれぞれの電流ゲインをＩ2，Ｉ3と略すと、サブループ３２０の伝達関数Ｈ(s)subは、以下の（５）式のよう表記することができる。
【００４９】
【数７】
0004555462.tif 000008
【００５０】
ここで、簡略のためＣ1≫Ｃ2、Ｃ1≫Ｃ3とし、Ｃ2及びＣ3はＣ1よりも十分小さいとし、これらによる効果を無視した。Ｃ1、Ｃ2は、高周波ノイズを除去するために存在している。
【００５１】
また、Ｉ3≫Ｉ2としてループの安定性を加味し、Ｉ2による効果がサブループ３２０に及ぼす影響が小さいようなＩ2を決める必要がある。
【００５２】
上記の（５）式で示されているように、サブループ３２０は、２次のＰＬＬ回路を構成しており、上記のように、Ｉ3≫Ｉ2と仮定すると、サブルーブ３２０は、ＢΘ＊Ｉ3の項によって決まることがわかる。
【００５３】
（５）式のＡΘ＊Ｉ2の項は、サブループ３２０で用いられているキャパシタＲ，Ｃ1からなるループフィルタ３０７の位相周波数差の積分された電圧（Ｖｌｐｆ）が、実デバイス上の微少リーク、定常位相誤差を補正するために補助的な作用をになうように設計されている。これにより、ループフィルタ３０７を安定的な一定値電圧としておくことで、周波数比較器３０２が急激な反応をしないようにすることができ、そのため出力ジッタを抑える効果も得られる。
また、周波数比較器３０２が通常動作時に位相比較器３０１のメインループ３１０に影響を与えないように位相差±０．２５ＵＩｐｐの不感帯をもっているため、周波数が合わせ込まれ位相差が、±０．２５ＵＩｐｐ以下となった時には、（２）式のゲインＢΘは、ＢΘ＝０となるので、ＣＤＲとしてのジッタトランスファー特性をきめるＣＤＲのループ特性、ＰＬＬ帯域は、Ｈ(s)sub
【外１】
0004555462.tif 000009
【００５４】
０となり、（４）式がそのままＰＬＬ回路全体のループ特性となる。
【００５５】
また、前述のように、プルインレンジを広くとるため、２次のＰＬＬ回路を構成する際に発生しやすいジッタトランスファー特性のピーキングを、（４）式で表されるＨ(s)mainの特性のメインループ３１０で一次のＰＬＬ回路の構成することにより、理論上無くすことが可能となる。
【００５６】
出力ジッタに関しても、（４）式において、ＡΘが固定ゲインのため、それ以上のジッタを発生することが無いことがわかる。
【００５７】
さらに、ＣＤＲにとって重要な特性であるジッタトレランス特性に関しては、（５）式において、±０．２５ＵＩｐｐ以上の位相差、あるいは周波数差が検出された場合にはＢΘ≠０となり、その結果、サブループ３０２が作用して２次のＰＬＬループとなり、入力ジッタに対してロックが外れること無く、良好な特性を得ることができる。
【００５８】
最後に、ＣＤＲ用途の本ＰＬＬ回路を用いたデータリカバリーについて述べる。本ＰＬＬ回路に用いられている位相比較器３０１は、２値出力の位相比較器のため、位相差による動作特性としては、不感帯をもたない常に入力信号のセンター、つまり入力信号のアイ・パターンの中心でＰＬＬ回路がロックすることを容易にしている。このため、ＢＥＲ（Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ；ビット誤り率）特性を劣化させない。ＢＥＲは、入力信号とノイズ（Ｓ／Ｎ  Ｒａｔｅ；信号対雑音比）により、再生データにどれだけのエラーを発生するかを示したもので、誤り率ともいう。
【００５９】
（他の実施形態）
上記の本発明の実施形態では、発振器として、電流制御発振器（ＩＣＯ）を例示したが、本発明はこれに限定されず、例えば電圧制御発振器（ＶＣＯ）などでもよい。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、ＰＬＬ回路としての安定性を飛躍的に向上し、デジタル伝送用ＣＤＲ（デジタルデータ伝送用クロック／データ・リカバリー）に要求されるジッタ特性を飛躍的に向上し、広いプルインレンジ（周波数引き込み範囲）を確保しつつ、かつＰＬＬ回路として十分なループの安定性を確保することができる。
【図面の簡単な説明】
【図１】本発明のＣＲＤ用途ＰＬＬ回路の基本構成を示すブロック図である。
【図２】本発明のＣＲＤ用途ＰＬＬ回路の基本構成の変形例を示すブロック図である。
【図３】本発明の一実施形態のＣＲＤ用途ＰＬＬ回路の構成を示すブロック図である。
【図４】本発明のＣＲＤ用途ＰＬＬ回路を構成する３値出力の周波数比較器の動作特性を示すグラフである。
【図５】従来のＣＲＤ用途ＰＬＬ回路の構成の第１例を示すブロック図である。
【図６】従来のＣＲＤ用途ＰＬＬ回路の構成の第２例を示すブロック図である。
【図７】従来のＣＲＤ用途ＰＬＬ回路の構成の第３例を示すブロック図である。
【符号の説明】
１０１  位相比較器
１０２  周波数比較器
１０３  Ｒ−Ｃループフィルタ
１０４  増幅器
１０６  Ｇｍセル回路（Ｖ−Ｉ変換器）
１０７  加算器
１０８  電流制御発振器（ＩＣＯ）
３０１  位相比較器
３０２  周波数比較器
３０３  第１の位相比較器用チャージポンプ回路
３０４  第２の位相比較器用チャージポンプ回路
３０５  周波数比較器用チャージポンプ回路
３０６  Ｇｍセル回路（Ｖ−Ｉ変換器）
３０７  Ｒ−Ｃループフィルタ
３０８  電流制御発振器（ＩＣＯ）
３１０  メインループ
３２０  サブループ
５０１  位相／周波数比較器
５０３  Ｒ−Ｃループフィルタ
５０４  ループフィルタ
５０６  Ｇｍセル回路（Ｖ−Ｉ変換器）
５０７  加算器
５０８  電流制御発振器（ＩＣＯ）
７０１  位相比較器
７０２  周波数比較器
【図１】
0004555462.tif 000010
【図２】
0004555462.tif 000011
【図３】
0004555462.tif 000012
【図４】
0004555462.tif 000013
【図５】
0004555462.tif 000014
【図６】
0004555462.tif 000015
【図７】
0004555462.tif 000016