(57)【特許請求の範囲】
【請求項１】
低電力回路における準安定解消時間を向上させる回路であって、該低電力回路は、決定部、データを受信するための入力及び出力を持ち、当該回路は、この回路における準安定状況を検出するための前記低電力回路の前記出力に結合される検出手段と、前記準安定状況を検出した場合、前記決定部に供給されるエネルギを局部的に上昇させるための、前記検出手段及び該決定部に結合される制御手段とを有することを特徴とする回路。
【請求項２】
請求項１に記載の回路において、前記制御手段は回路供給電圧に結合される電流供給回路を有し、該電流供給回路は、前記供給電圧の上昇分を前記決定部に供給することを特徴とする回路。
【請求項３】
請求項１に記載の回路において、前記検出手段は、ＮＯＲゲートを有すること特徴とする回路。
【請求項４】
請求項１に記載の回路において、前記検出手段は、排他的ＯＲゲートを有することを特徴とする回路。
【請求項５】
多状態装置における準安定解消時間を向上させる回路であって、該多状態装置は、決定部、データを受信するための入力及び出力を持ち、当該回路は、この回路における準安定状況を検出するための前記多状態装置の前記出力に結合される検出手段と、前記準安定状況を検出した場合、前記決定部に供給されるエネルギを局部的に上昇させるための、前記検出手段及び該決定部に結合される制御手段とを有することを特徴とする回路。
【請求項６】
請求項５に記載の回路において、前記制御手段は、回路供給電圧に結合され電流供給回路を有し、該電流供給回路は、前記供給電圧の上昇分を前記決定部に供給することを特徴とする回路。
【発明の詳細な説明】
技術分野
本発明は、ラッチ装置に関する。とりわけ、本発明は、二進すなわち二状態ラッチ装置における準安定解消時間を向上させる方法に関する。
背景技術
実際問題として、準安定性が、例えば、ラッチ装置すなわちフリップフロップ等の双安定素子が有効な出力を生成するために不確定の時間量を要求する場合にある。この現象は、入力データがシステムクロックに対してランダムに変化するシステムにおいて生じる。言い換えれば、システムクロックと非同期入力とを同期させることを試みるためである。前記装置が安定状態となるまでにかかる時間は、準安定性時定数τに依存する。時定数τは、ＭＴＢＦすなわち平均故障間隔時間を決定するために使用される一次の項である。この決定において使用される他の項は、ＴOである。これらのパラメータは、通常実験的に、当該装置のベンチテストを実行し、クロック対出力の遅れ（clock-to-output delays）に対する出現度数（frequency-of-occurrence）に関する適切なカーブに到達することにより測定される。
過去の調査及び研究において、回路の時定数τは、準安定状態にあるラッチ回路におけるトランジスタの相互コンダクタンス（ｇｍ）に反比例することが確証された。
時定数τは、根本的には、前記回路が二つの安定動作状態の一つになろうとするその“どの程度なりにくいか”を表す。予期されるように、これのかなりの部分は、技術、例えば、回路における寄生容量、トランジスタのゲート長等に依存する。“どの程度なりにくいか”はまた、前記二つの安定動作状態の一つになろうとするその“どの程度エネルギが消費されるか”も意味する。これは、τに関する項と関連付けられる電源において反映される。すなわち、以下の式のＣＭＯＳ回路に関するＭＯＳトランジスタの閾値に依存する。
0004469942.tif 000002
ここで、
Ｖsupply＝ラッチ回路に対する供給電圧
ｎ＝１と２との間の指数因子
Ｖth＝ＭＯＳトランジスタの閾値電圧
Ｖthは、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタ両方に関して０．７〜１．０ボルトの範囲内にあるため、“τ”は、Ｖsupplyが（２×Ｖｔｈ）に向けて低くなるに連れ、劇的に大きくなる。τは、ＭＴＢＦの指数項であるため、このＭＴＢＦは、システム供給電圧が１．５〜２Ｖに近づくに連れ、過激的に上昇する。
ラッチの準安定状態の解消を向上させるための過去の失敗に終わった試みは、さらに他のラッチに対する決定を検出し、次いで転嫁することを必然的に含んでいた。これらの解決策が失敗したのは、単にある所から他に問題を転嫁しているだけだからである。このように、第２のラッチは、同一のまたは他の準安定性の問題を持ち得るであろう。
本発明は、ラッチ装置における解消時間の問題に対処し、準安定状況を検出することができ、安定状態となるために必要とされる時間（すなわち、τ）を著しく減少させることができ、これにより、ＭＴＢＦを最小にすることができるように当該回路を変形させ得ることを示している。
発明の開示
それゆえ、本発明の目的は、ラッチ装置における準安定状況を検出する低電力集積回路における準安定解消時間を向上させる方法及び回路を提供することにある。
本発明の他の目的は、準安定状況の検出に基づき決定回路（the decision making circuit）への電力を局部的に増加する低電力集積回路における準安定解消時間を向上させる方法及び回路を提供することにある。
本発明のさらに他の目的は、決定回路への局部的な電力の上昇を該決定回路の残りの部分により消費される電力を上昇させることなしに適用する低電力集積回路における準安定解消時間を向上させる方法及び回路を提供することにある。
本発明の更なる目的は、効率良く信頼性を持って動作する低電力集積回路における準安定解消時間を向上させる方法を提供することにある。
本発明は、低電力集積回路における準安定解消時間を向上させる方法及び回路を提供する。本発明によれば、いかなるラッチ装置の準安定状態が、回路を介して検出され、電源電圧における局部的な増加が、決定回路に適用される。この決定回路（すなわち、ラッチ装置）への電力の局部的な増加により、該回路はより早く安定動作状態となる、すなわち、決定網（the decision network）の解消時定数τを減少する。
【図面の簡単な説明】
本発明の他の目的及び特徴が、本発明のいくつかの実施例を開示する付随の図面に関連して考慮される以下の詳細な説明から明らかになるであろう。しかしながら、これらの図面は、単に図示を目的としたものであって、本発明の限定を規定するものではないことを理解されたい。
第１図は、本発明による準安定解消時間を向上させる方法の回路ブロック図である。
第２図は、本発明の第１実施例の概略的回路図である。
第３図は、本発明の第２実施例の概略的回路図である。
発明を実施するための最良の形態
第１図は、出力に結合される差検出器１２を持つ二進すなわち二状態ラッチ１０のブロック図を示している。差検出器１２は、二進ラッチ１０にフィードバックする出力を持っている。差検出器１２がラッチ１０における準安定状況を検出した場合、該検出器１２は該ラッチ１０に局部電力を与える。局部エネルギをこの決定回路に供給することにより、該回路は、通常の動作状況下にある場合よりもより素早く安定動作状態となる。この概念は、いかなる物理的多状態メモリ素子すなわち装置に適用する。
第２図は、本発明の第１実施例、すなわち、本発明のＢｉＣＭＯＳバージョンを示している。これは、“追加エネルギ（more energy）”理論を直接適用する、すなわち、準安定状況を検出し、ラッチ１０の決定回路により多くのエネルギを局部的に供給する。バイポーラトランジスタの相互コンダクタンスｇｍは、コレクタ電流Ｉｃに直線的に依存する。
ｇｍ＝ｄＩＣ／ｄＶｂｅ∝ＩＣ
ゲイン、すなわち、相互コンダクタンスｇｍが増加する場合、解消時定数τは減少する。第２図を参照すると、バイポーラＮＰＮトランジスタＱ１及びＱ２は、レジスタＲ３及びＲ４を介して交差結合ラッチを形成し、供給電流は、レジスタＲ１及びＲ２を介して結合される。Ｒ１及びＲ２の値は、ラッチの正常動作電流を低く維持するのに非常に十分なものである。ラッチの何れかの正常状態の間、トランジスタＱ３及びＱ４はオフし、ゆえに、電流はレジスタＲ５及びＲ６を介して流れない。
当該回路の正常状態の間、トランジスタＱ１またはＱ２の何れかがオンし、他方はオフする。Ｑ１がオフ（すなわち、ゼロ電流が流れる）と仮定すると、ノードＡにおける電圧は、オントランジスタＱ２のＶｂｅ電圧（すなわち、ほぼ０．８ボルト）におけるレジスタＲ３の底ノードをもって、抵抗除算器Ｒ１／Ｒ３により決定される。レジスタＲ３は、レジスタＲ１よりも著しく大きいものであるべきである。すなわち、１０：１の比（例えば、Ｒ１が１ｋΩ、Ｒ３が１０ｋΩ）と仮定すると、レジスタＲ１における電圧ＶＡは、
0004469942.tif 000003
ノードＢにおける電圧ＶＢは、オントランジスタＱ２の飽和電圧、略々０．２Ｖにより決定されるであろう。
ＮチャネルＭＯＳトランジスタＱ５及びＱ６は、ＰチャネルＭＯＳトランジスタＱ７及びＱ８と共に、２入力ＣＭＯＳＮＯＲゲートを形成する。ノードＡが“ハイ”（４．６２Ｖ）となる結果、このＮＯＲゲートの出力電圧Ｃはロー（０Ｖ）になる、すなわち、バイポーラＮＰＮトランジスタＱ３及びＱ４はターンオフする。この場合、レジスタＲ５及びＲ６を介して電流が流れることはできない。
（すなわち、Ｒ３及びＲ４を介してＱ１及びＱ２により形成される）ラッチが準安定になる場合、トランジスタＱ１及びＱ２は共に、活性（非飽和）領域で‘オン’である。Ｑ１及びＱ２のベースノードは共に０．８Ｖであろう。レジスタＲ３及びＲ４介する電流は非常に低く、活性状態において各トランジスタにより必要とされる電流しか供給しないであろう（これは、典型的には、コレクタ電流の１／１００である）。レジスタＲ３及びＲ４は、この例においては、レジスタＲ１及びＲ２の値の１０倍であるため、レジスタＲ３及びＲ４にかかる電圧は、レジスタＲ１及びＲ２にかかる電圧の略々１／１０、すなわち、略々０．４Ｖであろう。すなわち、当該ラッチが準安定領域にある場合、ノードＡ及びＢにおける電圧は略々１．２Ｖ（０．８＋０．４）であろう。
電圧ＶＡ及びＶＢのこれらの値（略々、１．２Ｖ）は、略々１／２Ｖccの入力閾値を持つ、前記ＣＭＯＳＮＯＲゲートに対する論理“ロー”入力になるであろう。すなわち、出力Ｃは、ハイ（すなわち、Ｖccに）なり、トランジスタＱ３及びＱ４をターンオンするであろう。これにより、電流が、ラッチ出力ノードＡ及びＢに接続されるレジスタＲ５及びＲ６を介して流れるであろう。この付加的な電流の流れは、当該ラッチ内のエネルギを上昇し、準安定解消時間を減少する。この付加的な電流消費は、過渡形態でのみ生じ、一度ノードＡまたはＢの何れかがハイになる（ＮＯＲゲートＣがロー状態に戻る）となくなる。
第３図は、本発明の第２実施例を示している。トランジスタ対Ｑ１／Ｑ３及びＱ２／Ｑ４は、出力Ａ及びＢを持つ二進ラッチをなす、二つの背面結合インバータを形成する。
トランジスタＱ５は、自身のゲートに“セット”信号が加えられ、該“セット”信号がハイになる場合、ノードＡはローになる。ノードＡが初期的にハイであり、“セット”信号が非常に短い期間ハイになる場合、ノードＡはローに向かい、これにより、Ｑ２／Ｑ４により形成されるインバータの動作を通してノードＢはハイに向かう。この場合、“セット”信号がローに戻る時点でノードＡ及びノードＢを等しくすることができ、これにより、当該ラッチは準安定状態になる。
排他的ＯＲゲート１４は、自身の入力としてノードＡ及びノードＢを持つ。出力ノードＣは、ノードＡ及びノードＢが論理的に異なる場合（すなわち、一方がハイで他方がローの場合）のみハイである。これは、正常な場合であり、ｐチャネルトランジスタＱ７及びＱ８がオフ（すなわち非導通）になるであろう。
しかしながら、準安定状態においては、ノードＡ及びノードＢが、同一の論理レベルになり、排他的ＯＲゲートの出力ノードＣはローになるであろう。これは、完全にトランジスタＱ７及びＱ８をターンオンする（ノードＣに接続されるこれらのゲート電圧は、接地電位である）。これは、Ｖｃｃ及び接地の間の中途に位置する自身のゲート電圧を持つ、すなわち、かなり減少された電流が流れる他のＰチャネルトランジスタＱ３及びＱ４と対照をなす。
Ｑ７及びＱ８からの上昇電流は、ラッチ出力ノードＡ及びＢに供給され、（これらのノードに接続される）Ｑ１及びＱ２のゲート電圧を上昇させる。ゲート電圧がより高くなることにより、Ｑ１及びＱ２はより多くの（Ｑ７及びＱ８からの）電流を流す。このより高い電圧、より高い電流動作点の結果、これらトランジスタＱ１及びＱ２に対するより高い相互コンダクタンス（より高いゲイン）を導く、すなわち、当該ラッチが自身を解消する速度が上昇し、これにより、τが低くなる。
より高い電圧Ａ及びＢは、効果的に、前記ＣＭＯＳトランジスタ内の、トランジスタＱ３及びＱ４、すなわち、ｐチャネルトランジスタをターンオフすることに注意されたい。この場合、トランジスタＱ７及びＱ８は、受動（レジスタタイプの）負荷として作用し、（ＣＭＯＳの場合）二つから一つにＶccと接地との間の直列のＭＯＳトランジスタの有効数を減少する。
当該ラッチが自身の解消を終えた場合、ノードＡ及びＢは論理的に異なる値になり、ノードＣはハイレベルに戻り、トランジスタＱ７及びＱ８は遮断する。当該回路は、ゼロ供給電流ＣＭＯＳ動作に戻る。
本発明のいくつかの実施例が示され記載されたが、縦続請求項に規定されるように本発明の精神及び範囲から逸脱することなく多くの変形及び修正がなされても良いことを理解されたい。
【図１】
0004469942.tif 000004
【図２】
0004469942.tif 000005
【図３】
0004469942.tif 000006