(57)【特許請求の範囲】
【請求項１】
バースト動作の後、自動的にプリチャージ動作を行う半導体メモリ素子のオートプリチャージ装置において、
外部制御信号を受信して内部プリチャージ命令信号を生成し、該内部プリチャージ命令信号とバースト動作と関連する制御信号を取り込んで、オートプリチャージ信号を発生するオートプリチャージ信号発生部と、
該オートプリチャージ信号を受信し、ラスプリチャージ信号を発生するラスプリチャージ信号発生部と、
書込み動作時に、前記内部プリチャージ命令信号が入力されると、一定の遅延時間を有する書込みリカバリー信号を出力するディレイ部と、
読出し動作時に、前記ラスプリチャージ信号が入力されると遅延なくラス信号をディスエーブルさせ、書込み動作時に、前記ラスプリチャージ信号が入力されると前記書込みリカバリー信号に応答し、一定の遅延時間経過後にラス信号をディスエーブルさせるラス発生部と
を備えていることを特徴とする半導体メモリ素子のオートプリチャージ装置。
【請求項２】
前記ディレイ部は、
外部及び内部制御信号、内部プリチャージ命令信号及び書込み／読出し信号が入力されて論理組み合わせを行う論理回路部と、
該論理回路部の出力信号が入力されて一定時間遅延させる遅延回路部と、
前記論理回路部の出力信号と前記遅延回路部の出力信号が入力されて、論理組み合わせを行い書込みリカバリー信号を出力する出力バッファ部と
を備えていることを特徴とする請求項１に記載の半導体メモリ素子のオートプリチャージ装置。
【請求項３】
前記遅延回路部は複数の遅延調節部で構成され、書込み時にのみ前記論理回路部の出力信号を一定時間遅延させることを特徴とする請求項２に記載の半導体メモリ素子のオートプリチャージ装置。
【請求項４】
前記複数の遅延調節部は、それぞれ、
電源に接続され、ゲートに前記論理回路部の出力信号が印加される第１トランジスタと、
接地され、ゲートに前記論理回路部の出力信号が印加される第２トランジスタと、
前記第１トランジスタと前記第２トランジスタとの間に接続された複数の抵抗と、
該複数の抵抗のうち、最後の抵抗に接続された反転素子と、
前記第１トランジスタ、前記反転素子及び前記複数の抵抗のうち、最後の抵抗の共通接点と接地電圧の間に接続された複数の第３トランジスタと
を含んで構成されていることを特徴とする請求項３に記載の半導体メモリ素子のオートプリチャージ装置。
【請求項５】
前記論理回路部は、
外部及び内部制御信号が入力されて論理組み合わせを行う第１論理素子と、  該第１論理素子の出力信号が入力されて、その出力信号を反転させる反転素子と、
該反転素子の出力信号、前記内部プリチャージ命令信号及び前記書込み／読出し信号が入力されて論理組み合わせを行う第２論理素子と
を備えていることを特徴とする請求項２に記載の半導体メモリ素子のオートプリチャージ装置。
【請求項６】
前記出力バッファ部は、
前記論理回路部の出力信号と前記複数の遅延調節部のうち、最後の遅延調節部の出力信号が入力されて論理組み合わせを行う第３論理素子と、
該第３論理素子の出力信号が入力されて、その出力信号を反転させる複数の反転素子とで構成されていることを特徴とする請求項２に記載の半導体メモリ素子のオートプリチャージ装置。
【請求項７】
前記ラス発生部は、
外部プリチャージ命令信号と、前記ラスプリチャージ信号発生部から出力されたラスプリチャージ信号がゲートに入力される並列に接続された第１及び第２トランジスタと、
アクティブ信号とバンクアドレス信号がゲートに入力される直列に接続された第３及び第４トランジスタと、
前記第１及び第２トランジスタの共通接点に接続されたラッチ回路と、
該ラッチ回路の出力信号と、前記ディレイ部から出力された書込みリカバリー信号が入力されて論理組み合わせを行う論理素子と、
該論理素子の出力信号が入力されて、その出力信号を反転させ、ラス信号を出力する反転素子とを含んで構成されていることを特徴とする請求項１に記載の半導体メモリ素子のオートプリチャージ装置。
【請求項８】
前記ラス発生部は、
前記ラスプリチャージ信号発生部から出力されたラスプリチャージ信号と、書込み／読出し信号が入力されて、前記ラスプリチャージ信号をクロック信号に同期して出力するラスプリチャージ信号伝達制御部と、
該ラスプリチャージ信号伝達制御部の出力信号と、外部プリチャージ命令信号がゲートに入力される並列に接続された第１及び第２トランジスタと、
アクティブ信号とバンクアドレス信号がゲートに入力される直列に接続された第３及び第４トランジスタと、
前記第１及び第２トランジスタの共通接点に接続されたラッチ回路と、
該ラッチ回路の出力信号と、前記ディレイ部から出力された書込みリカバリー信号が入力されて論理組み合わせを行う論理素子と、
該論理素子の出力信号が入力されて、その出力信号を反転させ、ラス信号を出力する反転素子と
を含んで構成されていることを特徴とする請求項１に記載の半導体メモリ素子のオートプリチャージ装置。
【請求項９】
前記ラスプリチャージ信号伝達制御部は、
前記クロック信号及び該クロック信号の反転信号に応答し、前記ラスプリチャージ信号を伝達する第１伝達ゲートと、
該第１伝達ゲートの出力信号が入力されてラッチさせるラッチ回路と、
該ラッチ回路の出力信号の反転信号とパワーアップ信号が入力されて論理組み合わせを行う論理素子と、
読出し信号及び該読出し信号の反転信号に応答し、前記論理素子の出力信号の反転信号を伝達する第２伝達ゲートと、
書込み信号及び該書込み信号の反転信号に応答し、前記ラスプリチャージ信号を伝達する第３伝達ゲートと
を含んで構成されていることを特徴とする請求項８に記載の半導体メモリ素子のオートプリチャージ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子のオートプリチャージ装置に関し、より詳しくは、外部からプリチャージ命令信号が入力された場合には、遅延なくプリチャージ動作を行い、内部プリチャージ命令信号が入力された場合には、内部回路で予め定められたバースト長さ分の書込み／読出し動作を行った後、外部クロック信号の周期に拘らず、一定の遅延時間経過後にプリチャージ動作を行うように構成された半導体メモリ素子のオートプリチャージ装置に関するものである。
【０００２】
【従来の技術】
従来の技術に係る半導体メモリ素子のオートプリチャージ装置では、外部からプリチャージ命令信号が入力された場合には、外部クロック信号の周期に同期してプリチャージ動作を行い、内部プリチャージ命令信号が入力された場合には、内部回路で予め定められたバースト長さ分の書込み／読出し動作を行った後、外部クロック信号の周期に同期してプリチャージ動作を行うように構成されている。
【０００３】
上記のように、外部クロック信号の周期に同期してプリチャージ動作が行われる従来のオートプリチャージ装置を用いて半導体メモリ素子を駆動する場合には、一般に、クロック周波数が高いときは２ないし３クロック周期以後外部からプリチャージ命令信号を入力し、クロック周波数が低い場合は予め定められた一定の時間後、例えば、１クロック周期以後プリチャージ命令信号が入力されるように制御されている。
【０００４】
ところが、プリチャージ命令信号を外部クロック信号の周期に同期させて入力する従来の技術においては、外部クロック信号の周波数が高い場合、内部で作られるプリチャージ命令信号があまりにも早く入力されて高速でプリチャージ動作が行われ、クロック信号の周波数が低い場合は、必要以上に多くの時間が経過した後に、プリチャージ動作が行われるという問題点がある。
【０００５】
図１は、前述の問題点が発生する従来技術におけるプリチャージ動作を示すタイミングチャートであり、書込み／読出し信号（Wt RDb）が入力された後、バースト長さ（BL＝４クロック周期）以後のクロック信号（CLK）に同期して、プリチャージ動作が行われることを示す。
【０００６】
図１に示すように、書込み／読出し信号（Wt RDb）が入力された後、クロック信号（CLK）に同期してプリチャージ動作を行いラス（RAS）を発生するため、高周波数動作では十分な動作マージンを確保できないままプリチャージ動作が行われるので誤動作の発生頻度が高くなり、逆に、低周波数動作では内部プリチャージ動作に必要以上のクロックが用いられて、高速動作を妨げる要因になるという問題が発生する。
【０００７】
【発明が解決しようとする課題】
本発明は、前述の問題点を解決するためになされたものであり、外部クロック信号に拘らず書込み／読出し動作時に、内部プリチャージ命令信号が入力されると、最後のバースト動作を行ったあと一定の遅延時間経過後にプリチャージ動作を行うように構成された装置を提供することを目的とする。
【０００８】
さらに、書込み／読出し動作時に内部プリチャージ命令信号が入力されると、読出し動作時には最後のバースト動作を行ったあと外部クロック信号に同期してプリチャージ動作を行い、書込み動作時には最後のバースト動作を行ったあと一定の遅延時間経過後にプリチャージ動作を行うように構成された装置を提供することを別の目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る半導体メモリ素子のオートプリチャージ装置は、外部制御信号を受信して内部プリチャージ命令信号を生成し、内部プリチャージ命令信号とバースト動作と関連する制御信号等を取り込んで、オートプリチャージ信号を発生するオートプリチャージ信号発生部と、オートプリチャージ信号を受信しラスプリチャージ信号を発生するラスプリチャージ信号発生部と、書込み動作時に、前記内部プリチャージ命令信号が入力されると、一定の遅延時間を有する書込みリカバリー信号を出力するディレイ部と、読出し動作時に、前記ラスプリチャージ信号が入力されると遅延なくラス信号をディスエーブルさせ、書込み動作時に、前記ラスプリチャージ信号が入力されると前記書込みリカバリー信号に応答し、一定の遅延時間経過後にラス信号をディスエーブルさせるラス発生部とを備えていることを特徴とする。
【００１０】
なお、ラス発生部には、ラスプリチャージ信号伝達制御部を備えていることが望ましい。
【００１１】
【発明の実施の形態】
以下に、図面を参照し、本発明に係る半導体メモリ素子のオートプリチャージ装置の実施の形態を詳細に説明する。
【００１２】
図２Ａ及び図２Ｂは、本発明の第１の実施の形態に係る半導体メモリ素子のオートプリチャージ装置を示す図である。この装置は、外部クロック信号（CLK）に拘らず、外部からプリチャージ命令信号（PCG）が入力された場合には遅延なくプリチャージ動作を行い、内部プリチャージ命令信号（APCG FLAG）が入力された場合には、最後のバースト動作を行ったあと一定の遅延時間経過後にプリチャージ動作を行うように構成されている。
【００１３】
図２Ａ及び図２Ｂに示した半導体メモリ素子のオートプリチャージ装置は、カス（CASp）及びラス（RAS DELAY）等の制御信号を受信して内部プリチャージ命令信号（APCG FLAG）を生成し、生成した内部プリチャージ命令信号（APCG FLAG）と、バースト動作と関連する制御信号（BSTENDp１２、BL１、BR SWb）を取り込んで、プリチャージの可否を決定するオートプリチャージ信号（APCG）を発生するオートプリチャージ信号発生部（２０）と、オートプリチャージ信号（APCG）が入力されて、ラス発生の可否を決定するラスプリチャージ信号（RAS PCG）を発生するラスプリチャージ信号発生部（３０）と、書込み又は読出し動作時に内部プリチャージ命令信号（APCG FLAG）が入力されると、読出し時にはディスエーブルされて書込み時にのみイネーブルされ、一定の遅延時間を有する書込みリカバリー信号（WRb）を出力するディレイ部（１０）と、外部プリチャージ命令信号（PCG）が入力されると遅延なくラス信号（RAS）をディスエーブルさせ、ラスプリチャージ信号（RAS PCG）が入力されると書込みリカバリー信号（WRb）に応答し、一定の遅延時間経過後にラス信号（RAS）をディスエーブルさせるラス発生部（４０）とを備えている。
【００１４】
図２Ａに示したオートプリチャージ信号発生部（２０）は、ソースが電源に接続され、ゲートに外部アドレス（GA１０）が入力されるpMOSトランジスタ（Ｐ１）と、外部制御信号（CASp）が入力されて反転させるインバータ（Ｉ１）と、インバータ（Ｉ１）の出力がゲートに印加され、ソースがpMOSトランジスタ（Ｐ１）のドレインに接続されたpMOSトランジスタ（Ｐ２）と、ドレインがpMOSトランジスタ（Ｐ２）のドレインに接続され、ゲートに外部制御信号（CASp）が入力されるnMOSトランジスタ（Ｎ１）と、ドレインがnMOSトランジスタ（Ｎ１）のソースに接続され、ゲートに外部アドレス（GA１０）が印加されるnMOSトランジスタ（Ｎ２）と、ドレインがnMOSトランジスタ（Ｎ２）のソースに接続され、ソースが接地されてゲートにラス遅延信号（RAS DELAY）が印加されるnMOSトランジスタ（Ｎ３）と、nMOSトランジスタ（Ｎ３）のバルクにゲートが接続され、ソースが電源に接続されたpMOSトランジスタ（Ｐ３）と、pMOSトランジスタ（Ｐ３）のドレインに入力が接続されたインバータ（Ｉ２）と、インバータ（Ｉ２）の出力信号とパワーアップ信号（PWUb）が入力されて論理組み合わせを行うナンドゲート（ND１）と、書込み／読出し信号（Wt RDb）が入力されて反転させるインバータ（Ｉ３）と、バースト読出しシングル書込み信号（BR SWb）とインバータ（Ｉ３）の出力信号が入力されて論理組み合わせを行うノアゲート（NR１）と、内部プリチャージ命令信号（APCG FLAG）、バースト終了信号（BSTENDp１２）、バースト長さが１（１クロック周期）である信号（BL１）及びノアゲート（NR１）の出力信号が入力されて論理組み合わせを行う複数のナンドゲート（ND２、ND３、ND４）と、複数のナンドゲート（ND２、ND３、ND４）の出力信号等が入力されて論理組み合わせを行うナンドゲート（ND５）と、内部プリチャージ命令信号（APCG FLAG）とナンドゲート（ND５）の出力信号が入力されて論理組み合わせを行うナンドゲート（NDＡ）と、ナンドゲート（NDＡ）の出力信号が入力されて反転させ、オートプリチャージ信号（APCG）を出力するインバータ（Ｉ４）とを含んで構成されている。
【００１５】
以下、実施の形態に係るオートプリチャージ信号発生部（２０）の動作を簡単に説明する。このオートプリチャージ信号発生部（２０）で、外部アドレス（GA１０）がハイレベルとなるのは、書込み／読出し動作後オートプリチャージ（autopcg）動作を行わせるときを意味する。ここで、書込み／読出し信号（Wt RDb）は、書込み時にはハイレベルを保持し、読出し時にはローレベルを保持する信号である。
【００１６】
したがって、外部制御信号（CASp）、外部アドレス（GA１０）、ラス遅延信号（RAS DELAY）がハイレベルとなれば、内部プリチャージ命令信号（APCG FLAG）がハイレベルとなる。こうなれば、内部プリチャージ命令信号（APCG  FLAG）、バースト終了信号（BSTENDp１２）及びバースト長さが１（１クロック周期）である信号（BL１）を入力にするナンドゲート（ND２、ND３、ND４）がスタンバイ（stand-by）される。すなわち、内部プリチャージ命令信号（APCG FLAG）がハイレベルとなっている状況でバースト終了信号（BSTENDp１２）がイネーブルされると、オートプリチャージ信号（APCG）がイネーブルされることになる。
【００１７】
図２Ａに示したラスプリチャージ信号発生部（３０）は、ソースが電源に接続され、ゲートにラス信号（RAS）が印加されるpMOSトランジスタ（Ｐ４）と、ドレインがpMOSトランジスタ（Ｐ４）のドレインに接続され、ゲートにオートプリチャージ信号発生部（２０）から出力されたオートプリチャージ信号（APCG）が印加されるnMOSトランジスタ（Ｎ４）と、ドレインがnMOSトランジスタ（Ｎ４）のソースに接続されてソースが接地され、ゲートにラス信号（RAS）が印加されるnMOSトランジスタ（Ｎ５）と、pMOSトランジスタ（Ｐ４）とnMOSトランジスタ（Ｎ４）の共通接点に接続されたラッチ回路（Ｉ５、Ｉ６）と、ラッチ回路（Ｉ５、Ｉ６）の出力信号が入力されて、その出力信号を反転させるインバータ（Ｉ７）と、インバータ（Ｉ７）の出力信号とパワーアップ信号（PWUb）が入力されて論理組み合わせを行うナンドゲート（ND６）と、ナンドゲート（ND６）の出力信号が入力されて、その出力信号を反転させたラスプリチャージ信号（RAS PCG）を出力するインバータ（Ｉ８）とを含んで構成されている。
【００１８】
以下、実施の形態に係るラスプリチャージ信号発生部（３０）の動作を簡単に説明する。このラスプリチャージ信号発生部（３０）では、オートプリチャージ信号発生部（２０）から出力されたオートプリチャージ信号（APCG）がイネーブルされた後、ラス信号（RAS）が引き続きハイレベルを保持している状況で、すなわち、ラス信号（RAS）がハイレベル、オートプリチャージ信号（APCG）がハイレベルのとき、nMOSトランジスタ（Ｎ４、Ｎ５）をターンオンさせノード１をハイレベルにすれば、ラスプリチャージ信号（RAS PCG）がローレベルのパルスを発生させる。
【００１９】
図２Ｂに示したディレイ部（１０）は、外部及び内部制御信号（CASp、ICASp）、内部プリチャージ命令信号（APCG FLAG）及び書込み／読出し信号（Wt RDb）が入力されて論理組み合わせを行う論理回路部（１２）と、論理回路部（１２）の出力信号が入力されて一定時間遅延させる遅延回路部（１４）と、論理回路部（１２）の出力信号と遅延回路部（１４）の出力信号が入力されて論理組み合わせを行い、ラス発生部（４０）に出力する出力バッファ部（１６）とを備えている。
【００２０】
ここで、論理回路部（１２）は、外部及び内部制御信号（CASp、ICASp）が入力されて論理組み合わせを行うノアゲート（NR４）と、ノアゲート（NR４）の出力信号が入力されて、その出力信号を反転させるインバータ（Ｉ１２）と、インバータ（Ｉ１２）の出力信号と内部プリチャージ命令信号（APCG FLAG）及び書込み／読出し信号（Wt RDb）が入力されて論理組み合わせを行うナンドゲート（ND７）とを含んで構成される。
【００２１】
遅延回路部（１４）は、複数の遅延調節部（１、２、３、４）を含んで構成され、記録時にのみ時間を遅延させる。このような複数の遅延調節部（１、２、３、４）は、それぞれ、ソースが電源に接続されたpMOSトランジスタ（Ｐ７、Ｐ８、Ｐ９、Ｐ１０）と、ソースが接地されたnMOSトランジスタ（Ｎ２０、Ｎ２１、Ｎ２２、Ｎ２３）と、これらのnMOSトランジスタ（Ｎ２０、Ｎ２１、Ｎ２２、Ｎ２３）のドレインに接続された複数の抵抗（Ｒ１〜Ｒ３、Ｒ４〜Ｒ６、Ｒ７〜Ｒ９、Ｒ１０〜Ｒ１２）と、これらの抵抗（Ｒ１〜Ｒ３、Ｒ４〜Ｒ６、Ｒ７〜Ｒ９、Ｒ１０〜Ｒ１２）に接続されたインバータ（Ｉ１３、Ｉ１４、Ｉ１６、Ｉ１７）と、pMOSトランジスタ（Ｐ７、Ｐ８、Ｐ９、Ｐ１０）、インバータ（Ｉ１３、Ｉ１４、Ｉ１６、Ｉ１７）及び抵抗（Ｒ３、Ｒ６、Ｒ９、Ｒ１２）の共通接点と接地端との間に接続された複数のnMOSトランジスタ（Ｎ８〜Ｎ１０、Ｎ１１〜Ｎ１３、Ｎ１４〜Ｎ１６、Ｎ１７〜Ｎ１９）とを含んで構成される。
【００２２】
さらに、前述の出力バッファ部（１６）は、論理回路部（１２）の出力信号と複数の遅延調節部（１、２、３、４）のうち、最後の遅延調節部（４）の出力信号が入力されて論理組み合わせを行うナンドゲート（ND９）と、ナンドゲート（ND９）の出力信号が入力されて、その出力信号を反転させる複数のインバータ（Ｉ１８、Ｉ１９）とで構成される。
【００２３】
以下、図２Ｂに示したディレイ部（１０）の動作を説明する。このディレイ部（１０）では、ハイレベルの内部プリチャージ命令信号（APCG FLAG）が入力されると、読出し時には書込み／読出し信号（Wt RDb）がローレベルであるため、ローレベルの書込みリカバリー信号（WRb）を出力する。一方、書込み時には、書込み／読出し信号（Wt RDb）がハイレベルであるため、ハイレベルの外部及び内部制御信号（CASp、ICASp）が入力されると、ハイレベルの書込みリカバリー信号（WRb）を出力する。
【００２４】
すなわち、内部プリチャージ命令信号（APCG FLAG）が入力され、回路の内部で予め定められたバースト長さ（BL＝４）分の書込み／読出し動作を行ったあとプリチャージ動作を行う場合、外部クロック信号の周期に拘らず、一定の遅延時間経過後にプリチャージ動作を行うようにするために、前述のディレイ部（１０）が追加されている。
【００２５】
次に、図２Ａに示したラス発生部（４０）は、ソースに電源電圧が接続され、ゲートに外部から入力されるプリチャージ命令信号（PCG）が印加されるpMOSトランジスタ（Ｐ５）と、ソースに電源電圧が接続され、ゲートにラスプリチャージ信号発生部（３０）から出力されたラスプリチャージ信号（RAS PCG）が印加されるpMOSトランジスタ（Ｐ６）と、pMOSトランジスタ（Ｐ５、Ｐ６）の共通接点にドレインが接続され、ゲートにアクティブ信号（ACT）が印加されるnMOSトランジスタ（Ｎ６）と、ドレインがnMOSトランジスタ（Ｎ６）のソースに接続されてソースが接地され、ゲートにバンクアドレス信号（BA）が印加されるnMOSトランジスタ（Ｎ７）と、pMOSトランジスタ（Ｐ５、Ｐ６）の共通接点とnMOSトランジスタ（Ｎ６）のドレインの間に接続されたラッチ回路（Ｉ９、Ｉ１０）と、ラッチ回路（Ｉ９、Ｉ１０）の出力信号と、ディレイ部（１０）から出力された書込みリカバリー信号（WRb）が入力されて論理組み合わせを行うノアゲート（NR３）と、ノアゲート（NR３）の出力信号が入力されて、その出力信号を反転させ、ラス信号（RAS）を発生するインバータ（Ｉ１１）と含んで構成されている。
【００２６】
以下、本発明の実施の形態に係るラス発生部（４０）の動作を簡単に説明する。このラス発生部（４０）では、アクティブ信号（ACT）とバンクアドレス信号（BA）が入力されるとラス信号（RAS）がハイにイネーブルされる。このとき、書込み／読出し信号（Wt RDb）が入力されない状態では、外部及び内部制御信号（CASp、ICASp）が発生しないため、ディレイ部（１０）から出力された書込みリカバリー信号（WRb）はローレベルである。
【００２７】
次に、書込み／読出し信号（Wt RDb）が入力され、外部及び内部制御信号（CASp、ICASp）が発生すると、ディレイ部（１０）から出力された書込みリカバリー信号（WRb）は、読出し時には引き続きローレベルに保持されるが、書込み時にはハイレベルにイネーブルされる。
【００２８】
このように、ラスプリチャージ信号発生部（３０）が作動し、ラスプリチャージ信号（RAS PCG）がローレベルのパルスを発生すると、このラスプリチャージ信号（RAS PCG）がpMOSトランジスタ（Ｐ６）のゲートに入力され、このpMOSトランジスタ（Ｐ６）がターンオンされる。このとき、読出しのときはディレイ部（１０）から出力された書込みリカバリー信号（WRb）がローレベルであるため、ラス信号（RAS）がローレベルにディスエーブルされる。書込みのときはディレイ部（１０）から出力された書込みリカバリー信号（WRb）がハイレベルであるため、書込みリカバリー信号（WRb）がローレベルとなるまで待機し、ローレベルとなった時点でラス信号（RAS）がディスエーブルされる（図３及び図４参照）。
【００２９】
図３及び図４は、前述した本発明の第１の実施の形態に係る半導体メモリ素子のオートプリチャージ装置の動作を示すタイミングチャートである。図３及び図４に示した動作タイミングチャートから明らかなように、書込み／読出し動作時に内部プリチャージ命令信号（APCG FLAG）が入力されると、読出し動作時には最後のバースト動作が行われた後、遅延時間ｔ１後にオートプリチャージ動作を行ってラス信号（RAS）をディスエーブルさせ、書込み動作時には最後のバースト動作が行われた後、遅延時間ｔ２後にオートプリチャージ動作が行われてラス信号（RAS）をディスエーブルさせる。
【００３０】
したがって、書込み／読出し動作時に内部プリチャージ命令信号（APCG FLAG）が入力されると、書込み動作時に時間ｔ３だけ遅延させて書込みリカバリー信号（WRb）を出力し、読出し動作時には遅延なく書込みリカバリー信号（WRb）を出力することになり、安定した動作マージンを確保することができ、さらに動作速度の高速化を実現することができる。
【００３１】
図５Ａ及び図５Ｂは、本発明の第２の実施の形態に係る半導体メモリ素子のオートプリチャージ装置を示す回路図である。この装置は、外部からプリチャージ命令信号（PCG）が入力された場合は遅延なくプリチャージ動作を行い、内部プリチャージ命令信号（APCG FLAG）が入力されると、読出し動作時には、最後のバースト動作を行ったあと外部クロック信号（CLK）に同期してプリチャージ動作を行い、書込み動作時には、最後のバースト動作を行ったあと一定の遅延時間経過後にプリチャージ動作を行うように構成されている。
【００３２】
図５Ａ及び図５Ｂに示した半導体メモリ素子のオートプリチャージ装置は、ラス発生部（５０）内にあるラスプリチャージ信号伝達制御部（５２）を除いては、全ての構成が図２Ａ及び図２Ｂに示した半導体メモリ素子のオートプリチャージ装置と同一であるため、同一部分に対する説明は省略する。
【００３３】
図５Ａに示したラスプリチャージ信号伝達制御部（５２）は、クロック信号（CLK）が入力されて、クロック信号（CLK）が反転された信号を出力するインバータ（Ｉ２０）と、インバータ（Ｉ２０）の出力信号（クロック信号（CLK）の反転信号）、ラスプリチャージ信号発生部（３０）から出力されたラスプリチャージ信号（RAS PCG）及びクロック信号（CLK）が入力され、クロック信号（CLK）及びクロック信号（CLK）の反転信号に応答し、ラスプリチャージ信号（RAS  PCG）を伝達する伝達ゲート（Ｔ１：第１伝達ゲート）と、伝達ゲート（Ｔ１）の出力信号が入力されてラッチさせるラッチ回路（Ｉ２１、Ｉ２２）と、ラッチ回路（Ｉ２１、Ｉ２２）の出力信号が入力されて、その出力信号を反転させるインバータ（Ｉ２３）と、インバータ（Ｉ２３）の出力信号とパワーアップ信号（PWUb）が入力されて論理組み合わせを行うナンドゲート（ND１０）と、ナンドゲート（ND１０）の出力信号が入力されて、その出力信号を反転させるインバータ（Ｉ２４）と、書込み／読出し信号（Wt RDb）が入力されて、その出力信号を反転させるインバータ（Ｉ２５）と、インバータ（Ｉ２４）の出力信号（ナンドゲート（ND１０）の出力信号が反転された信号）、インバータ（Ｉ２５）の出力信号（書込み／読出し信号（Wt  RDb）の反転信号）及び書込み／読出し信号（Wt  RDb）が入力され、インバータ（Ｉ２４）の出力信号及び書込み／読出し信号（Wt  RDb）に応答して、インバータ（Ｉ２５）の出力信号を伝達する伝達ゲート（Ｔ２：第２伝達ゲート）と、ラスプリチャージ信号発生部（３０）で発生したラスプリチャージ信号（RAS  PCG）、インバータ（Ｉ２５）の出力信号及び書込み／読出し信号（Wt  RDb）が入力され、インバータ（Ｉ２５）の出力信号及び書込み／読出し信号（Wt  RDb）に応答して、ラスプリチャージ信号（RAS  PCG）を伝達する伝達ゲート（Ｔ３：第３伝達ゲート）とで構成されている。
【００３４】
以下、ラス発生部（５０）の動作を説明する。ラス発生部（５０）では、書込み時には、書込み／読出し信号（Wt RDb）がハイレベルのとき、二つの伝達ゲート（Ｔ２、Ｔ３）のうち伝達ゲート（Ｔ３）が開かれる。そのため、図２Ａに示した半導体メモリ素子のオートプリチャージ装置の場合と動作が同じである。しかし、読出し動作時には、書込み／読出し信号（Wt RDb）がローレベルとなり、伝達ゲート（Ｔ２）が開かれる。この伝達ゲート（Ｔ２）が開かれると、ラスプリチャージ信号発生部（３０）から出力されたラスプリチャージ信号（RAS PCG）がローレベルとなっても、クロック信号（CLK）の制御を受けて伝達ゲート（Ｔ１）が開かれるまで待機するため、クロック（CLK）に同期させることになる。こうなると、ラス信号(RAS)が、読出し時には常に次のクロック信号に同期して出力され、書込み時にはクロック信号に拘らず、一定の遅延後に出力されることになる。
【００３５】
図６及び図７は、本発明の第２の実施の形態に係る半導体メモリ素子のオートプリチャージ装置の動作を示すタイミングチャートである。図６及び図７に示した動作タイミングチャートから、書込み／読出し動作時に内部プリチャージ命令信号（APCG FLAG）が入力されると、読出し動作時には最後のバースト動作を行ったあとクロックに同期し、遅延時間ｔ４後にプリチャージ動作を行い、書込み動作時には最後のバースト動作を行ったあと、遅延時間ｔ５後にプリチャージ動作を行うことが分かる。
【００３６】
したがって、書込み／読出し動作時に内部プリチャージ命令信号（APCG FLAG）が入力されると、書込み動作時には時間ｔ６だけ遅延させて書込みリカバリー信号（WRb）を出力させるので、安定した動作マージンを確保することができる。
【００３７】
【発明の効果】
以上のように、本発明に係る半導体メモリ素子のオートプリチャージ装置は、外部からプリチャージ命令信号（PCG）が入力されると、遅延なくそのままプリチャージ動作を行うように構成されている。一方、内部プリチャージ命令信号（APCG FLAG）が入力されると、一定の遅延時間経過後にプリチャージ動作を行うように構成されている。そのため、クロック周波数変化に拘らず安定したプリチャージ動作を行うことおよび安定した動作マージンを確保することができ、さらに、動作速度の高速化を実現することができるという非常に優れた効果がある。
【００３８】
なお、本発明の好ましい実施の形態等は、例示の目的のために開示されたものであり、当業者であれば本発明の技術思想と請求項に記載されている技術的範囲内で多様な修正、変更、付加等が可能であり、このような修正・変更等も本発明の技術的範囲に属する。
【図面の簡単な説明】
【図１】従来の技術に係る半導体メモリ素子のオートプリチャージ装置の動作を示すタイミングチャートである。
【図２Ａ】本発明の第１の実施の形態に係る半導体メモリ素子のオートプリチャージ装置の回路構成のうち、オートプリチャージ信号発生部、ラスプリチャージ信号発生部およびラス発生部を示す回路図である。
【図２Ｂ】本発明の第１の実施の形態に係る半導体メモリ素子のオートプリチャージ装置の回路構成のうち、ディレイ部を示す回路図である。
【図３】本発明の第１の実施の形態に係る半導体メモリ素子のオートプリチャージ装置の動作を示すタイミング図である。
【図４】本発明の第１の実施の形態に係る半導体メモリ素子のオートプリチャージ装置の動作を示すタイミングチャートである。
【図５Ａ】本発明の第２の実施の形態に係る半導体メモリ素子のオートプリチャージ装置の回路構成のうち、オートプリチャージ信号発生部、ラスプリチャージ信号発生部およびラス発生部を示す回路図である。
【図５Ｂ】本発明の第２の実施の形態に係る半導体メモリ素子のオートプリチャージ装置の回路構成のうち、ディレイ部を示す回路図である。
【図６】本発明の第２の実施の形態に係る半導体メモリ素子のオートプリチャージ装置の動作を示すタイミングチャートである。
【図７】本発明の第２の実施の形態に係る半導体メモリ素子のオートプリチャージ装置の動作を示すタイミングチャートである。
【符号の説明】
１０：ディレイ部
１２：論理回路部
１４：遅延回路部
１６：出力バッファ部
２０：オートプリチャージ信号発生部
３０：ラスプリチャージ信号発生部
４０、５０：ラス発生部
５２：ラスプリチャージ信号伝達制御部
【図１】
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【図２Ａ】
0004548945.tif 000003
【図２Ｂ】
0004548945.tif 000004
【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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