(57)【特許請求の範囲】
【請求項１】
複数の半導体チップが縦横に整列配列して形成され、ダイシングを行うための領域であるスクライブ領域にウェハテスト用のテストパッドが設けられた半導体ウェハにおいて、
上記半導体チップ内に形成された内部回路と上記テストパッドとを接続するスイッチ回路と、
上記スクライブ領域もしくは上記半導体チップ内に、上記半導体ウェハの基板電位と同電位にプルアップもしくはプルダウンされた、上記スイッチ回路をオンとするための上記基板電位と異なる電位の信号が与えられるスイッチ制御用パッドとを備え、
上記テストパッドに、上記テストパッドを挟んで互いに隣接する半導体チップのそれぞれのスイッチ回路を複数接続し、
上記半導体チップ毎に上記スイッチ制御用パッドを複数備え、該複数のスイッチ制御用パッドをそれぞれ異なる上記スイッチ回路と接続することを特徴とする半導体ウェハ。
【請求項２】
複数の半導体チップが縦横に整列配列して形成され、ダイシングを行うための領域であるスクライブ領域にウェハテスト用のテストパッドが設けられた半導体ウェハにおいて、
上記半導体チップ内に形成された内部回路と上記テストパッドとを接続するスイッチ回路と、
上記スクライブ領域もしくは上記半導体チップ内に、上記半導体ウェハの基板電位と同電位にプルアップもしくはプルダウンされた、上記スイッチ回路をオンとするための上記基板電位と異なる電位の信号が与えられるスイッチ制御用パッドとを備え、
上記テストパッドに、上記テストパッドを挟んで互いに隣接する半導体チップのそれぞれのスイッチ回路を複数接続し、
上記半導体チップ毎に、複数の上記スイッチ制御用パッドと、該複数のスイッチ制御用パッドにそれぞれ与えられる上記信号の組み合わせにより、上記半導体チップの複数のスイッチ回路のうち、オンさせるスイッチ回路を選択するセレクタ回路とを備えることを特徴とする半導体ウェハ。
【請求項３】
上記セレクタ回路および該セレクタ回路の電源供給用パッドを、上記スクライブ領域に設けることを特徴とする請求項２に記載の半導体ウェハ。
【請求項４】
上記請求項１〜３のいずれか一項に記載の半導体ウェハのウェハテスト方法であって、
上記スイッチ制御用パッドにプローブ針を接触させて、上記半導体チップのうち、検査対象の半導体チップのスイッチ回路のみオンとし、
上記テストパッドにプローブ針を接触させて、上記検査対象の半導体チップの電気的特性を測定することを特徴とするウェハテスト方法。
【請求項５】
上記請求項１〜３のいずれか一項に記載の半導体ウェハから切断された上記半導体チップ。
【請求項６】
上記請求項５に記載の半導体チップを用いた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハ、該半導体ウェハから切り出された半導体チップ、該半導体チップを備えた半導体装置、ならびにウェハテスト方法に関するものである。
【背景技術】
【０００２】
一般に、半導体集積回路（以下、単にチップとする）は、半導体ウェハ上に所定ピッチで縦横に整列配列して形成され、ウェハテスト後、チップ毎にダイシングされる。
【０００３】
上記ウェハテストとは、上記各チップがそれぞれ正常に動作するか否かを検査する工程であり、上記各チップ内に設けられた、ウェハテストを行うためのテストパッドにプローブ針を接触させて電気信号を入出力することにより電気的特性の検査を行う。これにより、上記各チップのうち、良品と不良品とが選定され、良品のみがダイシング後取り出され、フレームまたは基板上に接着され、ワイヤボンディング等の処理が行われてパッケージ封止される（以下、上記チップの取り出しから上記パッケージ封入までの工程をアセンブリ工程とする）。
【０００４】
ところで、近年、微細化技術が進み、回路規模が増大する一方である。これに伴い、テストパッド数が増加し、その結果、チップ面積の増大による深刻なコストアップを招いてしまう。従って、より実装密度を上げた半導体ウェハおよびそのウェハテスト方法が重要となる。
【０００５】
そこで、従来から、上記要求を満足する半導体ウェハおよびそのウェハテスト方法が考案されてきた。以下、その一例を図１４を用いて説明する。
【０００６】
図１４は、特許文献１に記載のチップ１４０の構成を簡略して示している。なお、図中のスクライブ領域Ｓは、チップ１４０が形成されている半導体ウェハ１５０上に設けられた、ダイシングを行うための切りしろであり、ダイシング幅Ｓｄは、ダイシングされて除去される部分である。また、ワイヤボンディング用パッド（以下、単にボンディング用パッドＢｐとする）は、上記アセンブリ工程において使用されるパッドである。さらに、内部回路とは、チップ１４０内に形成されている回路である。
【０００７】
図示のように、チップ１４０では、スクライブ領域Ｓにテストパッド９０を形成している（ボンディング用パッドＢｐはチップ内）。この構成により、ウェハテスト時以外は不要なテストパッド９０をダイシング時に除去でき、必要なパッド（ボンディング用パッドＢｐ）だけを残すことができるため、パッドを効率的に形成することができ、チップ面積を縮小させることができる。
【特許文献１】特開平７−５０３２６号公報（１９９５年２月２１日公開）
【特許文献２】特開２００４−３４２７２５号公報（２００４年１２月２日公開）
【特許文献３】特開平６−１２０３０８号公報（１９９４年４月２８日公開）
【特許文献４】特開２００２−３４３８３９号公報（２００２年１１月２９日公開）
【特許文献５】特開２００３−２０９１７６号公報（２００３年７月２５日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記構成では、ダイシング時にテストパッド９０の配線メタル上を切断することにより配線メタルのカスが生じ、これに起因する、チップ１４０の内部回路と基板電位（ＧＮＤ）との短絡（ショート）が発生し、歩留りが低下するという問題がある。このような問題は、上記構成（テストパッドをスクライブ領域上に設ける構成）（特許文献２等）では避けられない。
【０００９】
また、上記構成では、チップ面積を増大させることはないが、スクライブ領域Ｓを増大させてしまい、半導体ウェハ１５０のチップ１４０を形成する面積を減少させてしまうという問題も生じる。
【００１０】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、テストパッドをスクライブ領域に設けた場合に、テストパッドの配線メタルのカスに起因するチップの内部回路の短絡を生じないと共に、テストパッド数を削減できる半導体ウェハ、該半導体ウェハから切り出された半導体チップ、該半導体チップを備えた半導体装置、ならびに上記半導体ウェハのウェハテスト方法を実現することにある。
【課題を解決するための手段】
【００１１】
本発明に係る半導体ウェハは、上記課題を解決するために、複数の半導体チップが縦横に整列配列して形成され、ダイシングを行うための領域であるスクライブ領域にウェハテスト用のテストパッドが設けられた半導体ウェハにおいて、上記半導体チップ内に形成された内部回路と上記テストパッドとを接続するスイッチ回路と、上記スクライブ領域もしくは上記半導体チップ内に、上記半導体ウェハの基板電位と同電位にプルアップもしくはプルダウンされた、上記スイッチ回路をオンとするための上記基板電位と異なる電位の信号が与えられるスイッチ制御用パッドとを備え、上記テストパッドに、上記テストパッドを挟んで互いに隣接する半導体チップのそれぞれのスイッチ回路を接続することを特徴としている。
【００１２】
本発明に係る半導体ウェハでは、ウェハテスト用のテストパッドがスクライブ領域に設けられている。これにより、半導体チップのチップ面積の縮小が可能であり、製造コストを低減できる。
【００１３】
また、上記の構成によれば、上記半導体ウェハには、上記スイッチ回路と、上記スイッチ制御用パッドとが設けられている。上記スイッチ制御パッドは、上記スクライブ領域もしくは上記半導体チップ内に設けられている。上記スイッチ制御用パッドが上記スクライブ領域に設けられている場合、上記テストパッドと同様に半導体チップのチップ面積を大きくすることがなく、製造コストを低減できる。
【００１４】
また、上記スイッチ制御用パッドは、上記半導体ウェハの基板電位と同電位にプルアップもしくはプルダウンされ、上記スイッチ回路は、上記基板電位と異なる電位が上記スイッチ制御用パッドに与えられた時、オンとなる。このため、ダイシング時に、上記テストパッドおよび上記スイッチ制御用パッドが基板電位と短絡しても、上記スイッチ制御用パッドの電位が変化しないため、上記スイッチ回路がオンしない。よって、上記テストパッドを上記スクライブ領域に設ける構成でも、上記半導体チップ内の内部回路と基板電位との短絡が生じない。
【００１５】
また、上記スイッチ制御用パッドが上記半導体チップ内に設けられている場合は、ダイシング時に上記スイッチ制御用パッドを切り出す必要がなくなるため、上記スイッチ制御用パッドが基板電位と短絡する可能性が無く、上記テストパッドを上記スクライブ領域に設ける構成でも、上記半導体チップ内の内部回路と基板電位との短絡が全く生じない。
【００１６】
また、上記テストパッドに、隣接する半導体チップのそれぞれのスイッチ回路が接続されている。すなわち、隣接する半導体チップでテストパッドを共有している。これにより、テストパッド数を削減することができるという効果を奏する。換言すれば、１つのテストパッドで測定できる内部回路数を増やすことができ、テストパッドを効率的に利用することができる。
【００１７】
以上のことから、テストパッドをスクライブ領域に設けた場合に、テストパッドの配線メタルのカスに起因するチップの内部回路の短絡を生じないと共に、テストパッド数を削減できる半導体ウェハを実現することができるという効果を奏する。
【００１８】
本発明に係る半導体ウェハは、上記の構成に加えて、上記テストパッドに、上記テストパッドを挟んで互いに隣接する半導体チップのそれぞれのスイッチ回路を複数接続し、上記半導体チップ毎に上記スイッチ制御用パッドを複数備え、該複数のスイッチ制御用パッドをそれぞれ異なる上記スイッチ回路と接続することが好ましい。
【００１９】
上記の構成によれば、上記半導体ウェハは、上記テストパッドに、隣接する半導体チップのそれぞれのスイッチ回路を複数接続している。これにより、上述の効果に加えて、よりテストパッド数を削減できるという効果を奏する。換言すれば、１つのテストパッドで測定できる内部回路数をより増やすことができ、よりテストパッドを効率的に利用することができるという効果を奏する。
【００２０】
また、上記の構成によれば、上記半導体ウェハは、上記スイッチ制御用パッドを上記半導体チップ毎に複数備え、該複数のスイッチ制御用パッドをそれぞれ異なる上記スイッチ回路と接続することにより、上記半導体チップの複数のスイッチ回路のうち、所定のスイッチ回路をオンとする。
【００２１】
この構成は、隣接する半導体チップの対向する辺に配置されたワイヤボンディング用パッド数が、隣接する半導体チップ同士で異なっている場合のテストパッドの共有に有効である。
【００２２】
詳細に説明すると、従来では、上記のような場合、隣接する半導体チップの回路パターンを１８０度回転して形成し、隣接する半導体チップの対向する辺に配置されたボンディング用パッドを互いに同数としてテストパッドを共有していた。
【００２３】
しかしながら、この場合、隣接する半導体チップの回路パターンを１８０度回転して形成するため、アセンブリ工程で半導体チップを取り出す時、半導体チップの方向を合わせるための工程が必要になり（例えば、半導体チップを１個おきに取り出し、半導体ウェハを回転して再度取り出す等の工夫が必要）、コストアップに繋がるという問題が生じていた。
【００２４】
本発明の上記構成の場合、上述の説明から明らかであるように、テストパッドに接続された複数のスイッチ回路のうち、所望のスイッチ回路のみオンさせることができるため、上記従来の構成のように、半導体チップの回路パターンを１８０度回転して形成する必要がなく、上記問題を生じることがないという効果を奏する。
【００２５】
本発明に係る半導体ウェハは、上記の構成に加えて、上記テストパッドに、上記テストパッドを挟んで互いに隣接する半導体チップのそれぞれのスイッチ回路を複数接続し、上記半導体チップ毎に、複数の上記スイッチ制御用パッドと、該複数のスイッチ制御用パッドにそれぞれ与えられる上記信号の組み合わせにより、上記半導体チップの複数のスイッチ回路のうち、オンさせるスイッチ回路を選択するセレクタ回路とを備えることが好ましい。
【００２６】
上記の構成によれば、上記半導体ウェハは、複数の上記スイッチ制御用パッドを備え、上記セレクタ回路を備えている。該セレクタ回路は、上記半導体チップの複数のスイッチ回路のうち、オンさせるスイッチ回路を選択することができる。これにより、より多くのスイッチ回路をオンさせることができる。よって、テストパッドに、隣接する半導体チップのそれぞれのスイッチ回路をより多く接続することができる。この結果、上述の効果に加えて、よりテストパッド数を削減できるという効果を奏する。換言すれば、１つのテストパッドで測定できる内部回路数をより増やすことができ、よりテストパッドを効率的に利用することができるという効果を奏する。
【００２７】
また、この構成も、上述の隣接する半導体チップの対向する辺に配置されたワイヤボンディング用パッド数が、隣接する半導体チップ同士で異なっている場合のテストパッドの共有に有効であり、上記半導体チップの回路パターンを１８０度回転して形成することにより生じるコストアップ等の問題を生じることがないという効果を奏する。
【００２８】
本発明に係る半導体ウェハは、上記の構成に加えて、上記セレクタ回路および該セレクタ回路の電源供給用パッドを、上記スクライブ領域に設けることが好ましい。
【００２９】
上記の構成によれば、上述の効果に加えて、上記セレクタ回路および該セレクタ回路の電源供給用パッドを、上記スクライブ領域に設けるため、チップ面積を大きくすることがなく、製造コストを低減できるという効果を奏する。換言すれば、より多くの内部回路を半導体チップに内蔵することができるという効果を奏する。
【００３０】
本発明に係る半導体ウェハのウェハテスト方法は、上記半導体ウェハのウェハテスト方法であって、上記スイッチ制御用パッドにプローブ針を接触させて、上記半導体チップのうち、検査対象の半導体チップのスイッチ回路のみオンとし、上記テストパッドにプローブ針を接触させて、上記検査対象の半導体チップの電気的特性を測定することを特徴としている。
【００３１】
上記ウェハテスト方法によれば、隣接する半導体チップのうち、検査対象の半導体チップのみオンとすることができる。すなわち、検査対象の半導体チップの検査時に、他の半導体チップがオフ状態で、上記検査に影響を及ぼさない。よって、上記ウェハテスト方法によれば、テストパッドを、隣接する半導体チップで共有してテストパッド数を削減している半導体ウェハでも、所定のウェハテストを確実に行うことができ、半導体チップの信頼性を下げることがないという効果を奏する。
【００３２】
本発明に係る半導体チップは、上記半導体ウェハにより切断された半導体チップであることを特徴としている。また、本発明に係る半導体装置は、上記半導体チップを用いた半導体装置であることを特徴としている。
【００３３】
上記半導体ウェハにより切断された半導体チップは、上述のように、ダイシング後に上記半導体ウェハの基板電位との短絡が生じず、また、ウェハテストが確実に行われているため、その動作等に高い信頼性を有する半導体チップである。よって、上記本発明に係る半導体チップおよび該半導体チップを用いた半導体装置も、高い信頼性を有する半導体チップおよび半導体装置であるという効果を奏する。
【発明の効果】
【００３４】
本発明に係る半導体ウェハは、半導体チップ内に形成された内部回路とスクライブ領域に形成されたテストパッドとを接続するスイッチ回路と、上記スクライブ領域もしくは上記半導体チップ内に、上記半導体ウェハの基板電位と同電位にプルアップもしくはプルダウンされた、上記スイッチ回路をオンとするための上記基板電位と異なる電位の信号が与えられるスイッチ制御用パッドとを備え、上記テストパッドに、上記テストパッドを挟んで互いに隣接する半導体チップのそれぞれのスイッチ回路を接続している。
【００３５】
これにより、テストパッドをスクライブ領域に設けた場合に、テストパッドの配線メタルのカスに起因するチップの内部回路の短絡を生じないと共に、テストパッド数を削減できる半導体ウェハを実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３６】
〔実施の形態１〕
本発明の参考形態としての一実施形態について図１〜図６および表１を用いて説明すると以下の通りである。
【００３７】
図１は、本実施形態に係る半導体ウェハ２０の全体を示している。図示のように、チップ（半導体チップ）１０が、縦横に整列配列して形成されている。なお、半導体ウェハ２０は、Ｐ型基板とする。よって、半導体ウェハ２０の基板電位は、ＧＮＤレベルである。ここでは、半導体ウェハ２０の基板電位、ＧＮＤレベルをＬレベルと記載し、Ｖｃｃレベル（基板電位と異なる電位）をＨレベルと記載する。
【００３８】
図２は、半導体ウェハ２０の任意の部分を拡大して示している。また、図２は、チップ１０の内部構成を簡略して示している。なお、チップ１０ａおよび１０ｂは共にチップ１０である。図中のスクライブ領域Ｓは、上記従来技術で述べたように、ダイシングを行うための切りしろ（ダイシングを行うための領域）であり、ダイシング幅Ｓｄは、ダイシングされて除去される部分である。また、ボンディング用パッドＢｐ（図中では１つのみ示している）は、上記従来技術で述べたアセンブリ工程において使用されるパッドである。
【００３９】
半導体ウェハ２０のスクライブ領域Ｓ（ダイシング幅Ｓｄ）には、ウェハテスト用のテストパッド１と、ウェハテスト時に、後述のスイッチ回路３Ａ〜３Ｄを動作させるために、プローブカードのプローブ針によりＨレベルとされるスイッチ制御用パッド２とが設けられている。
【００４０】
上記のように、半導体ウェハ２０では、テストパッド１およびスイッチ制御用パッド２がスクライブ領域Ｓに設けられている。これにより、ウェハテスト時以外は不要なテストパッド１をダイシング時に除去し、必要なパッド（ボンディング用パッドＢｐ）だけを残すことができるため、パッドを効率的に形成することができ、チップ面積を縮小でき、製造コストを低減できる。
【００４１】
チップ１０には、スイッチ回路３Ａ〜３Ｄと内部回路４Ａ〜４Ｄとが形成されている。スイッチ回路は、内部回路とテストパッドとを接続する。例えば、スイッチ回路３Ａは、図示のように、内部回路４Ａとテストパッド１（１ｂ）とを接続する。他のスイッチ回路においても同様である。
【００４２】
テストパッド１には、図示のように、チップ１０ａおよび１０ｂのそれぞれのスイッチ回路が１つずつ接続されている。例えば、テストパッド１ａには、チップ１０ａのスイッチ回路３Ｄとチップ１０ｂのスイッチ回路３Ｃとが接続されている。すなわち、テストパッド１を共有している。これにより、テストパッド数を削減することができる。ひいては、スクライブ領域Ｓを小さくすることができ、半導体ウェハ２０のチップ１０を形成する有効面積を大きくすることができる。また、換言すれば、１つのテストパッドで測定できる内部回路数を増やすことができ、テストパッドを効率的に利用することができる。
【００４３】
スイッチ制御用パッド２には、プルダウン抵抗Ｒ１が接続されており、スイッチ制御用パッド２の電位がＬレベルにプルダウンされている。また、スイッチ制御用パッド２には、インバータＮ１が接続され、スイッチ制御用パッド２とインバータＮ１の入力端子との接続点が、図中のスイッチ回路３Ａ〜３Ｄの端子Ｇ１に接続されており、インバータＮ１の出力端子が、図中のスイッチ回路３Ａ〜３Ｄの端子Ｇ２に接続されている。
【００４４】
図３は、スイッチ回路３Ａ〜３Ｄの具体的な構成例を示している。
【００４５】
スイッチ回路３Ａ〜３Ｄは、それぞれ、図示のような、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳ）およびＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳ）で構成される一般的なトランスファーゲート回路である。なお、ＮＭＯＳのゲート端子は、上述の端子Ｇ１であり、ＰＭＯＳのゲート端子は、上述の端子Ｇ２である。
【００４６】
次に、スイッチ回路３Ａ〜３Ｄの動作を表１を用いて説明する。なお、表１における制御用信号Ｓ１は、端子Ｇ１に与えられる信号、すなわち、上述のスイッチ制御用パッド２とインバータＮ１の入力端子との接続点の電位であり、制御用信号Ｓ２は、端子Ｇ２に与えられる信号、すなわち、インバータＮ１の出力端子の電位である。
【００４７】
【表１】
0004472650.tif 000002
【００４８】
表１のように、端子Ｇ１にＬレベルの制御用信号Ｓ１、端子Ｇ２にＨレベルの制御用信号Ｓ２が与えられると、スイッチ回路３Ａ〜３Ｄがそれぞれオフとなる。これにより、内部回路４Ａ〜４Ｄと、該内部回路４Ａ〜４Ｄと接続されている各テストパッド１とが非導通となる。上記端子Ｇ１にＬレベルの制御用信号Ｓ１、端子Ｇ２にＨレベルの制御用信号Ｓ２が与えられる場合とは、通常時（ウェハテスト時以外）である（上述のように、スイッチ制御用パッド２の電位がプルダウン抵抗Ｒ１によりＬレベルにプルダウンされているため）。つまり、通常時には、各テストパッド１と内部回路４Ａ〜４Ｄとが非導通となる。
【００４９】
一方、表１のように、端子Ｇ１にＨレベルの制御用信号Ｓ１、端子Ｇ２にＬレベルの制御用信号Ｓ２が与えられると、スイッチ回路３Ａ〜３Ｄがそれぞれオンとなる。これにより、内部回路４Ａ〜４Ｄと、該内部回路４Ａ〜４Ｄと接続されている各テストパッド１とが導通する。上記端子Ｇ１にＨレベルの制御用信号Ｓ１、端子Ｇ２にＬレベルの制御用信号Ｓ２が与えられる場合とは、ウェハテスト時である（上述のように、ウェハテスト時に、スイッチ制御用パッド２が、プローブカードのプローブ針によりＨレベルとされるため）。つまり、ウェハテスト時には、各テストパッド１と内部回路４Ａ〜４Ｄとが導通する。
【００５０】
半導体ウェハ２０は、上記のような構成を備えていることにより、ダイシング時に、テストパッド１およびスイッチ制御用パッド２が基板電位と短絡しても、スイッチ制御用パッド２の電位が変化しないため、スイッチ回路３Ａ〜３Ｄがオンしない。スイッチ回路３Ａ〜３Ｄがオンしなければ、各テストパッド１と内部回路４Ａ〜４Ｄとが導通することはないため、これにより、テストパッド１をスクライブ領域Ｓに設けていても、ダイシング後に内部回路４Ａ〜４Ｄと基板電位との短絡が生じない。
【００５１】
なお、本実施形態では、スイッチ制御用パッド２がスクライブ領域Ｓに設けられているが、これに限られるわけではない。スイッチ制御用パッド２は、チップ１０内に設けてもよい。この場合は、ダイシング時にスイッチ制御用パッド２を切出す必要がなくなるため、スイッチ制御用パッド２が基板電位と短絡する可能性が無く、内部回路４Ａ〜４Ｄと基板電位との短絡が全く生じない。
【００５２】
次に、半導体ウェハ２０のウェハテスト方法について図４を用いて説明する。なお、チップ１０ｂを検査対象とした場合を例として説明する。
【００５３】
図４は、チップ１０ｂのウェハテストの様子を示している。
【００５４】
ウェハテスト開始時には、検査対象のチップ（チップ１０ｂ）のスイッチ制御用パッド２をプローブカードのプローブ針でＨレベルとする（ここでは、図中のスイッチ制御用パッド２ｂをＨレベルとする）。これにより、制御用信号Ｓ１がＨレベル、制御用信号Ｓ２がＬレベルとなり、チップ１０ｂの全てのスイッチ回路３Ａ〜３Ｄがオンとなる。
【００５５】
チップ１０ｂの全てのスイッチ回路３Ａ〜３Ｄがオンとなったことにより、内部回路４Ａ〜４Ｄと、該内部回路４Ａ〜４Ｄにそれぞれ接続されている各テストパッド１とがそれぞれ導通し、図示のように、各テストパッド１を介して内部回路４Ａ〜４Ｄの検査が行われる。
【００５６】
この時、チップ１０ｂに隣接するチップ１０ａのスイッチ制御用パッド２（スイッチ制御用パッド２ａ）は、Ｌレベルのままであるため（スイッチ制御用パッド２ａをＨレベルとしない限りＬレベルのまま）、チップ１０ａのスイッチ回路３Ａ〜３Ｄは全てオフ状態である。従って、チップ１０ａの内部回路４Ａ〜４Ｄと、該内部回路４Ａ〜４Ｄにそれぞれ接続されている各テストパッド１とがそれぞれ非導通となる。
【００５７】
つまり、テストパッドを隣接するチップで共有していても、検査対象のチップのテスト時に、検査対象のチップに隣接するチップが測定に影響を及ぼさない。これにより、テストパッド数を削減しても、所定のウェハテストを行うことができ、チップの信頼性を下げることがない。
【００５８】
なお、本実施形態では、半導体ウェハ２０がＰ型基板である場合について説明したが、これに限られるわけではない。半導体ウェハ２０がＮ型基板（半導体ウェハ２５）でもよい。この場合も上述のような効果を奏することができる。図５は、半導体ウェハ２５上に形成されているチップ１５の内部構成を簡略して示している。なお、図２と同一の符号を付した部材は、同一の機能を有するものとし、その説明を省略する。また、チップ１５ａおよび１５ｂは共にチップ１５である。
【００５９】
この場合、半導体ウェハ２５の基板電位はＨレベルとなる。従って、図示のように、スイッチ制御用パッド２を、プルアップ抵抗Ｒ２を介してＨレベルにプルアップする。また、通常時に、スイッチ回路３Ａ〜３Ｄの端子Ｇ１にＬレベルの制御用信号Ｓ１、端子Ｇ２にＨレベルの制御用信号Ｓ２が与えられるように、インバータＮ１を接続する位置を変更する。その他の構成は、チップ１０と同様である。
【００６０】
図６は、半導体ウェハ２５のウェハテストの様子を示している。検査対象のチップは、チップ１５ｂである。この場合、ウェハテスト開始時には、検査対象のチップ（チップ１５ｂ）のスイッチ制御用パッド２をプローブカードのプローブ針でＬレベルとすればよい（ここでは、図中のスイッチ制御用パッド２ｂをＬレベルとする）。これにより、半導体ウェハ２０のウェハテスト時と同様に、内部回路４Ａ〜４Ｄの検査を行うことができる。
【００６１】
〔実施の形態２〕
本発明の他の実施形態について図７を用いて説明すると以下の通りである。
【００６２】
図７は、本実施形態に係る半導体ウェハ２０Ａの任意の部分を拡大して示している。また、図７は、半導体ウェハ２０Ａ上に形成されているチップ１０Ａの内部構成を簡略して示している。なお、半導体ウェハ２０ＡはＰ型基板であり、チップ１０ａＡおよび１０ｂＡは共にチップ１０Ａである。また、実施の形態１において説明した部材と同一の符号を付した部材は、同一の機能を有するものとし、その説明を省略する。
【００６３】
半導体ウェハ２０Ａは、半導体ウェハ２０が奏する効果に加えて、よりテストパッド数を削減できる構成であり、具体的には、１つのテストパッドに、隣接するチップのそれぞれのスイッチ回路を複数接続する。ここでは、１つのテストパッドに、隣接するチップのそれぞれのスイッチ回路を２つずつ接続する場合を例として説明する。
【００６４】
半導体ウェハ２０Ａのスクライブ領域Ｓ（ダイシング幅Ｓｄ）には、図示のように、テストパッド１と、チップ１０Ａ毎に２つのスイッチ制御用パッド２（スイッチ制御用パッド２ｃおよび２ｄ）とが設けられている。
【００６５】
テストパッド１には、チップ１０ａＡおよびチップ１０ｂＡのそれぞれのスイッチ回路が２つずつ接続されている。具体的には、テストパッド１ａには、チップ１０ａＡのスイッチ回路３Ｂおよび３Ｄが接続され、さらに、チップ１０ｂＡのスイッチ回路３Ａおよび３Ｃが接続されている。
【００６６】
このように、１つのテストパッドに、隣接するチップのそれぞれのスイッチ回路を複数接続することにより、実施の形態１のような、１つのテストパッドに、隣接するチップのそれぞれのスイッチ回路を１つずつ接続する構成と比較して、テストパッド数を削減できる。換言すれば、１つのテストパッドで測定できる内部回路数をより増やすことができ、よりテストパッドを効率的に利用することができる。
【００６７】
スイッチ制御用パッド２ｃおよび２ｄには、それぞれプルダウン抵抗Ｒ１が接続されており、スイッチ制御用パッド２ｃおよび２ｄのそれぞれの電位は共にＬレベルにプルダウンされている。
【００６８】
また、スイッチ制御用パッド２ｃおよび２ｄには、それぞれインバータＮ１が接続され、スイッチ制御用パッド２ｃとインバータＮ１の入力端子との接続点が、スイッチ回路３Ｃおよび３Ｄの端子Ｇ１にそれぞれ接続されており、インバータＮ１の出力端子が、スイッチ回路３Ｃおよび３Ｄの端子Ｇ２にそれぞれ接続されている。
【００６９】
また、スイッチ制御用パッド２ｄとインバータＮ１の入力端子との接続点が、スイッチ回路３Ａおよび３Ｂの端子Ｇ１（ここではＧ３とする）にそれぞれ接続されており、インバータＮ１の出力端子が、スイッチ回路３Ａおよび３Ｂの端子Ｇ２（ここではＧ４とする）にそれぞれ接続されている。
【００７０】
次に、半導体ウェハ２０Ａのウェハテスト方法について説明する。検査対象のチップは、チップ１０ｂＡとする。
【００７１】
ウェハテストを開始する時には、実施の形態１に記載のウェハテスト方法と同様に、検査対象のチップに接続されているスイッチ制御用パッド２をプローブカードのプローブ針でＨレベルとすればよい。しかしながら、本実施形態の場合、実施の形態１と異なり、１つのテストパッドに、隣接するチップのそれぞれのスイッチ回路が複数接続されているため、内部回路４Ａ〜４Ｄの検査は順次行われる。詳細には、内部回路４Ｃおよび４Ｄが一度に、内部回路４Ａおよび４Ｂが一度に行われる。以下、詳細に説明する。
【００７２】
まず、内部回路４Ｃおよび４Ｄの検査を行う場合は、スイッチ制御用パッド２ｃをＨレベルとすればよい。スイッチ制御用パッド２ｃをＨレベルとすることで、スイッチ回路３Ｃおよび３Ｄのみがオンとなり、この結果、テストパッド１ａと内部回路４Ｃ、テストパッド１ｃと内部回路４Ｄとがそれぞれ導通し、内部回路４Ｃおよび４Ｄの検査を行うことができる。
【００７３】
また、内部回路４Ａおよび４Ｂの検査の検査を行う場合は、スイッチ制御用パッド２ｄをＨレベルとすればよい。スイッチ制御用パッド２ｄをＨレベルとすることで、スイッチ回路３Ａおよび３Ｂのみがオンとなり、テストパッド１ａと内部回路４Ａ、テストパッド１ｃと内部回路４Ｂとがそれぞれ導通し、内部回路４Ａおよび４Ｂの検査を行うことができる。
【００７４】
この時、実施の形態１同様、チップ１０ｂＡに隣接するチップ１０ａＡのスイッチ制御用パッド２（スイッチ制御用パッド２ｃおよび２ｄと同様に、チップ１０ａＡのスイッチ制御用パッド２も２つ）は、Ｌレベルのままであるため（チップ１０ａＡのスイッチ制御用パッド２をプローブ針でＨレベルとしない限りＬレベルのまま）、チップ１０ａＡのスイッチ回路３Ａ〜３Ｄは全てオフ状態である。
【００７５】
つまり、テストパッドを隣接するチップで共有していても、検査対象のチップのテスト時に、検査対象のチップに隣接するチップが測定に影響を及ぼさない。これにより、テストパッド数を削減しても、所定のウェハテストを行うことができ、チップの信頼性を下げることがない。
【００７６】
次に、半導体ウェハ２０Ａの他の構成例（半導体ウェハ２０ＡＡとする）を図８を用いて説明する。
【００７７】
図８は、半導体ウェハ２０ＡＡの任意の部分を拡大して示している。さらに、図８は、半導体ウェハ２０ＡＡ上に形成されているチップ１０ＡＡの内部構成を簡略して示している。なお、半導体ウェハ２０ＡＡはＰ型基板であり、チップ１０ａＡＡおよび１０ｂＡＡは共にチップ１０ＡＡである。また、上述した部材と同一の符号を付した部材は、同一の機能を有するものとし、その説明を省略する。
【００７８】
半導体ウェハ２０ＡＡのスクライブ領域Ｓ（ダイシング幅Ｓｄ）には、図示のように、テストパッド１と、チップ１０ＡＡ毎に２つのスイッチ制御用パッド２とが設けられている。
【００７９】
チップ１０ＡＡには、スイッチ回路３Ａ〜３Ｅおよび内部回路４Ａ〜４Ｅが形成されている。チップ１０ＡＡは、図示のように、隣接するチップの対向する辺に配置された内部回路数が異なっている。具体的には、チップ１０ａＡＡとチップ１０ｂＡＡとが対向する辺には、チップ１０ａＡＡでは、内部回路４Ｃ〜４Ｅが形成されているが、チップ１０ｂＡＡでは、内部回路４Ａおよび４Ｂが形成されている。
【００８０】
各テストパッド１には、図示のように、スイッチ回路が接続されている。具体的には、テストパッド１ａには、チップ１０ａＡＡのスイッチ回路３Ｃが接続され、さらに、チップ１０ｂＡＡのスイッチ回路３Ａが接続されている。また、テストパッド１ｂには、チップ１０ａＡＡのスイッチ回路３Ｄおよび３Ｅが接続され、さらに、チップ１０ｂＡＡのスイッチ回路３Ｂが接続されている。
【００８１】
スイッチ制御用パッド２ｃｃおよび２ｄｄには、それぞれプルダウン抵抗Ｒ１が接続されており、スイッチ制御用パッド２ｃｃおよび２ｄｄのそれぞれの電位は共にＬレベルにプルダウンされている。
【００８２】
また、スイッチ制御用パッド２ｃｃおよび２ｄｄには、それぞれインバータＮ１が接続され、スイッチ制御用パッド２ｃｃとインバータＮ１の入力端子との接続点が、スイッチ回路３Ａ、３Ｃ、３Ｄの端子Ｇ１にそれぞれ接続されており、インバータＮ１の出力端子が、スイッチ回路３Ａ、３Ｃ、３Ｄの端子Ｇ２にそれぞれ接続されている。
【００８３】
また、スイッチ制御用パッド２ｄｄとインバータＮ１の入力端子との接続点が、スイッチ回路３Ｂおよび３Ｅの端子Ｇ１（ここではＧ３とする）にそれぞれ接続されており、インバータＮ１の出力端子が、スイッチ回路３Ｂおよび３Ｅの端子Ｇ２（ここではＧ４とする）にそれぞれ接続されている。
【００８４】
次に、半導体ウェハ２０ＡＡのウェハテスト方法について説明する。検査対象のチップは、チップ１０ｂＡＡとする。
【００８５】
ウェハテストを開始する時には、実施の形態１に記載のウェハテスト方法と同様に、検査対象のチップに接続されているスイッチ制御用パッド２をプローブカードのプローブ針でＨレベルとすればよい。しかしながら、本実施形態の場合、実施の形態１と異なり、１つのテストパッドに、隣接するチップのそれぞれのスイッチ回路が複数接続されているため、内部回路４Ａ〜４Ｅの検査は順次行われる。詳細には、内部回路４Ａ、４Ｃ、４Ｄが一度に、内部回路４Ｂおよび４Ｅが一度に行われる。以下、詳細に説明する。
【００８６】
まず、内部回路４Ａ、４Ｃ、４Ｄの検査を行う場合は、スイッチ制御用パッド２ｃｃをＨレベルとすればよい。スイッチ制御用パッド２ｃｃをＨレベルとすることで、スイッチ回路３Ａ、３Ｃ、３Ｄのみがオンとなり、この結果、テストパッド１ａと内部回路４Ａ、テストパッド１ｃと内部回路４Ｃ、テストパッド１ｄと内部回路４Ｄとがそれぞれ導通し、内部回路４Ａ、４Ｃ、４Ｄの検査を行うことができる。
【００８７】
また、内部回路４Ｂおよび４Ｅの検査の検査を行う場合は、スイッチ制御用パッド２ｄｄをＨレベルとすればよい。スイッチ制御用パッド２ｄｄをＨレベルとすることで、スイッチ回路４Ｂおよび４Ｅのみがオンとなり、テストパッド１ｂと内部回路４Ｂ、テストパッド１ｄと内部回路４Ｅとがそれぞれ導通し、内部回路４Ｂおよび４Ｅの検査を行うことができる。
【００８８】
以上のような構成により、半導体ウェハ２０ＡＡでは、隣接するチップの対向する辺に配置された内部回路数が異なっている場合でも、該内部回路に接続されたスイッチ回路のオン・オフを制御することで、テストパッドを共有することができる。
【００８９】
以下に、比較例として、隣接するチップの対向する辺に配置された内部回路数が異なっている場合にテストパッドを共有する従来の構成（特許文献２）について図９を用いて説明する。
【００９０】
図９は、特許文献２に記載の半導体ウェハ１１０の任意の部分を拡大して示している。さらに、図９は、半導体ウェハ１１０上に形成されているチップ１００の内部構成を簡略して示している。なお、図中の矢印は、各チップ１００のそれぞれの向きを示している。また、チップ１００ａおよび１００ｂは共にチップ１００である。
【００９１】
図示のように、半導体ウェハ１１０では、隣接するチップ１００の回路パターンが１８０度回転されて形成されている。これにより、隣接するチップ１００の対向する辺に配置された、それぞれのボンディング用パッドＢｐを同数としている。具体的には、チップ１００ａとチップ１００ｂとでは、図示のように回路パターンが逆向きであり、チップ１００ａとチップ１００ｂとで対向する辺に設けられているボンディング用パッドＢｐがそれぞれ３つで同数となっている。これにより、半導体ウェハ１１０では、テストパッド９０を隣接するチップ１００で共有している。
【００９２】
しかしながら、この場合、アセンブリ工程でチップ１００を取り出す時、チップ１００の向きを合わせるための工程が必要になり（例えば、チップ１００を１個おきに取り出し、半導体ウェハ１１０を回転して再度取り出す等の工夫が必要）、コストアップに繋がる。
【００９３】
しかしながら、上述の半導体ウェハ２０ＡＡでは、半導体ウェハ１１０のように、隣接するチップで回転パターンを回転させる必要がないため、上記のようなアセンブリ工程での無駄な工程を必要とせず、コストアップが生じない。
【００９４】
なお、ここでも、半導体ウェハ２０Ａ（半導体ウェハ２０ＡＡ）をＰ型基板として説明したが、実施の形態１と同様にＮ型基板でもよい。また、半導体ウェハ２０Ａでは、１つのテストパッドに、隣接するチップのそれぞれのスイッチ回路が２つずつ接続されている場合を例として説明したが、これに限られるわけではなく、２つ以上でもよい。なお、この場合、１つのテストパッドに接続されるスイッチ回路数に合わせてスイッチ制御用パッドを増加させる必要がある。
【００９５】
〔実施の形態３〕
本発明の他の実施形態について図１０、図１１、および表２を用いて説明すると以下の通りである。
【００９６】
図１０は、本実施形態に係る半導体ウェハ２０Ｂの任意の部分を拡大して示している。さらに、図１０は、半導体ウェハ２０Ｂ上に形成されているチップ１０Ｂの内部構成を簡略して示している。なお、半導体ウェハ２０ＢはＰ型基板であり、チップ１０ａＢおよび１０ｂＢは共にチップ１０Ｂである。また、上述した部材と同一の符号を付した部材は、同一の機能を有するものとし、その説明を省略する。
【００９７】
半導体ウェハ２０Ｂは、半導体ウェハ２０Ａと同様に、半導体ウェハ２０が奏する効果に加えて、よりテストパッド数を削減できる構成であり、具体的には、１つのテストパッドに、スイッチ回路を３つ接続している。また、半導体ウェハ２０Ｂは、半導体ウェハ２０ＡＡと同様に、隣接するチップの対向する辺に配置された内部回路数が異なっている場合でも、テストパッドを共有することができる。
【００９８】
半導体ウェハ２０Ｂのスクライブ領域Ｓ（ダイシング幅Ｓｄ）には、図示のように、テストパッド１と、チップ１０Ｂ毎に２つのスイッチ制御用パッド２とが設けられている。
【００９９】
テストパッド１には、図示のようスイッチ回路が接続されている。具体的には、テストパッド１ａには、チップ１０ａＢのスイッチ回路３Ｄが接続され、さらに、チップ１０ｂＡのスイッチ回路３Ａ〜３Ｃが接続されている。
【０１００】
このように、１つのテストパッドに、スイッチ回路を複数接続することにより、実施の形態１のような、１つのテストパッドに、隣接するチップのそれぞれのスイッチ回路を１つずつ接続する構成と比較して、テストパッド数を削減できる。換言すれば、１つのテストパッドで測定できる内部回路数をより増やすことができ、よりテストパッドを効率的に利用することができる。
【０１０１】
スイッチ制御用パッド２ｅおよび２ｆには、それぞれプルダウン抵抗Ｒ１が接続されており、スイッチ制御用パッド２ｅおよび２ｆのそれぞれの電位は共にＬレベルにプルダウンされている。また、スイッチ制御用パッド２ｅおよび２ｆには、スイッチ回路３Ａ〜３Ｄのオン・オフを制御するセレクタ回路５が接続されている。
【０１０２】
図１１は、セレクタ回路５の構成例を示している。
【０１０３】
セレクタ回路５は、図示のように、３つのＡＮＤ回路Ａ１〜Ａ３および２つのインバータＮ２から構成されている。ＡＮＤ回路Ａ１の一方の入力端子には、スイッチ制御用パッド２ｅ（入力端子Ｉ１）が接続されており、ＡＮＤ回路Ａ１の他方の入力端子には、インバータＮ２を介してスイッチ制御用パッド２ｆ（入力端子Ｉ２）が接続されている。ＡＮＤ回路Ａ２の一方の入力端子には、インバータＮ２を介してスイッチ制御用パッド２ｅが接続されており、ＡＮＤ回路Ａ２の他方の入力端子には、スイッチ制御用パッド２ｆが接続されている。ＡＮＤ回路Ａ３の一方の入力端子には、スイッチ制御用パッド２ｅが接続されており、ＡＮＤ回路Ａ３の他方の入力端子には、スイッチ制御用パッド２ｆが接続されている。
【０１０４】
ＡＮＤ回路Ａ１〜Ａ３のそれぞれの出力端子は、セレクタ回路５の出力端子Ｏ１〜Ｏ３である。
【０１０５】
セレクタ回路５の出力端子Ｏ１〜Ｏ３には、それぞれインバータＮ１が接続され、セレクタ回路５の出力端子Ｏ１とインバータＮ１の入力端子との接続点が、スイッチ回路３Ａおよび３Ｄの端子Ｇ１にそれぞれ接続されており、インバータＮ１の出力端子が、スイッチ回路３Ａおよび３Ｄの端子Ｇ２にそれぞれ接続されている。
【０１０６】
また、セレクタ回路５の出力端子Ｏ２とインバータＮ１の入力端子との接続点が、スイッチ回路３Ｂの端子Ｇ１（ここでは端子Ｇ３とする）に接続されており、インバータＮ１の出力端子が、スイッチ回路３Ｂの端子Ｇ２（ここでは端子Ｇ４とする）に接続されている。さらに、セレクタ回路５の出力端子Ｏ３とインバータＮ１の入力端子との接続点が、スイッチ回路３Ｃの端子Ｇ１（ここでは端子Ｇ５とする）に接続されており、インバータＮ１の出力端子が、スイッチ回路３Ｃの端子Ｇ２（ここでは端子Ｇ６とする）に接続されている。
【０１０７】
次に、表２を用いて、セレクタ回路５の動作を説明する。なお、表２における「Ｌ」とは、端子の電位がＬレベルであること、「Ｈ」とは、端子の電位がＨレベルであることを示している。例えば、入力端子Ｉ１における「Ｌ」とは、入力端子Ｉ１の電位がＬレベルであることを示している。なお、入力端子Ｉ１の電位とは、スイッチ制御用パッド２ｅの電位であり、入力端子Ｉ２の電位は、スイッチ制御用パッド２ｆの電位である。
【０１０８】
【表２】
0004472650.tif 000003
【０１０９】
まず、入力端子Ｉ１およびＩ２の電位が共にＬレベルである場合、すなわち、通常時、出力端子Ｏ１〜Ｏ３の電位が全てＬレベルとなるため、スイッチ回路３Ａ〜３Ｄが全てオフとなる。次に、入力端子Ｉ１の電位がＨレベルで、入力端子Ｉ２の電位がＬレベルの場合、出力端子Ｏ１の電位のみがＨレベルとなるため、スイッチ回路３Ａおよび３Ｄのみがオンとなる。
【０１１０】
次に、入力端子Ｉ１の電位がＬレベルで、入力端子Ｉ２の電位がＨレベルの場合、出力端子Ｏ２の電位のみがＨレベルとなるため、スイッチ回路３Ｂのみがオンとなる。次に、入力端子Ｉ１およびＩ２の電位が共にＨレベルである場合、出力端子Ｏ３の電位のみがＨレベルとなるため、スイッチ回路３Ｃのみがオンとなる。このように、セレクタ回路５により、所望のスイッチ回路のみオンさせることができる。
【０１１１】
次に、半導体ウェハ２０Ｂのウェハテスト方法について説明する。検査対象のチップは、チップ１０ｂＢとする。
【０１１２】
ウェハテストを開始する時には、実施の形態１に記載のウェハテスト方法と同様に、検査対象のチップに接続されているスイッチ制御用パッド２をプローブカードのプローブ針でＨレベルとすればよい。本実施形態の場合、内部回路４Ａおよび４Ｄが一度に行われる。以下、詳細に説明する。
【０１１３】
まず、内部回路４Ａおよび４Ｄの検査を行う場合は、上述のセレクタ回路５の動作説明から明らかであるように、入力端子Ｉ１の電位をＨレベル、入力端子Ｉ２の電位をＬレベルとすればよい。すなわち、スイッチ制御用パッド２ｅをＨレベルとすればよい。スイッチ制御用パッド２ｅをＨレベルとすることで、スイッチ回路３Ａおよび３Ｄのみがオンとなり、この結果、テストパッド１ａと内部回路４Ａ、テストパッド１ｃと内部回路４Ｄとがそれぞれ導通し、内部回路４Ａおよび４Ｄの検査を行うことができる。
【０１１４】
また、内部回路４Ｂの検査の検査を行う場合は、入力端子Ｉ１の電位をＬレベル、入力端子Ｉ２の電位をＨレベルとすればよい。すなわち、スイッチ制御用パッド２ｆをＨレベルとすればよい。スイッチ制御用パッド２ｆをＨレベルとすることで、スイッチ回路３Ｂのみがオンとなり、この結果、テストパッド１ａと内部回路４Ｂとが導通し、内部回路４Ｂの検査を行うことができる。
【０１１５】
さらに、内部回路４Ｃの検査の検査を行う場合は、入力端子Ｉ１およびＩ２の電位を共にＨレベルであるとすればよい。すなわち、スイッチ制御用パッド２ｅおよび２ｆをＨレベルとすればよい。スイッチ制御用パッド２ｅおよび２ｆをＨレベルとすることで、スイッチ回路３Ｃのみがオンとなり、この結果、テストパッド１ａと内部回路４Ｃとが導通し、内部回路４Ｃの検査を行うことができる。
【０１１６】
この時、実施の形態１同様、チップ１０ｂＢに隣接するチップ１０ａＢのスイッチ制御用パッド２（スイッチ制御用パッド２ｅおよび２ｆと同様に、チップ１０ａＢのスイッチ制御用パッド２も２つ）は、Ｌレベルのままであるため（チップ１０ａＢのスイッチ制御用パッド２をプローブ針でＨレベルとしない限りＬレベルのまま）、チップ１０ａＢのスイッチ回路３Ａ〜３Ｄは全てオフ状態である。
【０１１７】
つまり、テストパッドを隣接するチップで共有していても、検査対象のチップのテスト時に、検査対象のチップに隣接するチップが測定に影響を及ぼさない。これにより、テストパッド数を削減しても、所定のウェハテストを行うことができ、チップの信頼性を下げることがない。
【０１１８】
なお、ここでも、半導体ウェハ２０ＢをＰ型基板として説明したが、実施の形態１と同様にＮ型基板でもよい。また、１つのテストパッドに、スイッチ回路を３つ接続した場合を例として説明したが、これに限られるわけではない。
【０１１９】
〔実施の形態４〕
本発明の他の実施形態について図１２を用いて説明すると以下の通りである。
【０１２０】
図１２は、本実施形態に係る半導体ウェハ２０Ｃの任意の部分を拡大して示している。さらに、図８は、半導体ウェハ２０Ｃ上に形成されているチップ１０Ｃの内部構成を簡略して示している。なお、半導体ウェハ２０ＣはＰ型基板であり、チップ１０ａＣおよび１０ｂＣは共にチップ１０Ｃである。また、上述した部材と同一の符号を付した部材は、同一の機能を有するものとし、その説明を省略する。
【０１２１】
半導体ウェハ２０Ｃは、図示のように、実施の形態３に係る半導体ウェハ２０Ｂのセレクタ回路５とセレクタ回路５の電源供給パッド６とをスクライブ領域Ｓに設けた構成である。セレクタ回路５は、ウェハテスト時のみ使用し、ダイシング後には必要のない回路である。従って、セレクタ回路５をスクライブ領域Ｓに形成することで、半導体ウェハ２０Ｂが奏する効果に加えて、チップ内に不要な回路を形成する必要がなくなり、その分チップ領域の面積を縮小することができ、製造コストを低減できる。また、換言すれば、チップ内により多くの回路を内蔵することができる。
【０１２２】
最後に、比較例として、本発明の課題の一つである、テストパッドをスクライブ領域に設けることによりダイシング後に起きる問題点を解決しようとする従来技術を示す。例えば、特許文献３には、上記問題点を解決するため、ダイシング前に、スクライブ領域に設けられたテストパッドをフォトリソグラフィ工程で除去することが記載されている。しかし、この場合、上記フォトリソグラフィ工程のために、大幅なコストアップを招いてしまう。
【０１２３】
また、特許文献４および５には、上記問題点を生じないため、図１３に示すように、スクライブ領域Ｓとは別の未使用領域（電源用配線部）を使用して、テストパッド９０を形成しているチップ１２０、該チップ１２０が形成されている半導体ウェハ１３０が記載されている。しかし、この場合、未使用領域がない場合はテストパッド９０によりチップ面積が増大し、コストアップとなる。
【０１２４】
以上、各実施形態において、本発明に係る半導体ウェハについて説明したが、本発明の技術的範囲には、上記各実施形態に記載の半導体ウェハから切り出された半導体チップ、および該半導体チップを用いた半導体装置も含まれる。
【０１２５】
上記各実施形態に記載の半導体ウェハにより切断された半導体チップは、ダイシング後に半導体ウェハの基板電位との短絡が生じず、また、ウェハテストが確実に行われているため、その動作等に高い信頼性を有する半導体チップである。よって、本発明に係る半導体チップおよび該半導体チップを用いた半導体装置も、高い信頼性を有する半導体チップおよび半導体装置である。
【０１２６】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１２７】
半導体ウェハ、該半導体ウェハより取り出された半導体チップ、該半導体チップを用いた半導体装置に適用できる。
【図面の簡単な説明】
【０１２８】
【図１】本発明の一実施形態に係る半導体ウェハ（Ｐ型基板）の全体を示す図である。
【図２】上記半導体ウェハの任意の部分を拡大して示しており、上記半導体ウェハに形成されているチップの内部構成を簡略して示す図である。
【図３】上記チップ内に設けられているスイッチ回路の構成例を示す回路図である。
【図４】上記チップのウェハテストの様子を示す図である。
【図５】本発明の一実施形態に係る半導体ウェハ（Ｎ型基板）の任意の部分を拡大して示しており、該半導体ウェハに形成されているチップの内部構成を簡略して示す図である。
【図６】図５に示す半導体ウェハに形成されているチップのウェハテストの様子を示す図である。
【図７】本発明の他の実施形態に係る半導体ウェハ（Ｐ型基板）の任意の部分を拡大して示しており、該半導体ウェハに形成されているチップの内部構成を簡略して示す図である。
【図８】図７に示す半導体ウェハの他の構成例を示す図である。
【図９】従来の半導体ウェハの任意の部分を拡大して示しており、該半導体ウェハに形成されているチップの内部構成を簡略して示す図である。
【図１０】本発明の他の実施形態に係る半導体ウェハ（Ｐ型基板）の任意の部分を拡大して示しており、該半導体ウェハに形成されているチップの内部構成を簡略して示す図である。
【図１１】図９に示す半導体ウェハに形成されているチップ内に設けられているセレクタ回路の構成例を示す回路図である。
【図１２】本発明の他の実施形態に係る半導体ウェハ（Ｐ型基板）の任意の部分を拡大して示しており、該半導体ウェハに形成されているチップの内部構成を簡略して示す図である。
【図１３】従来の半導体ウェハの任意の部分を拡大して示しており、該半導体ウェハに形成されているチップの内部構成を簡略して示す図である。
【図１４】従来の半導体ウェハの任意の部分を拡大して示しており、該半導体ウェハに形成されているチップの内部構成を簡略して示す図である。
【符号の説明】
【０１２９】
１            テストパッド
２            スイッチ制御用パッド
３Ａ〜３Ｅ    スイッチ回路
４Ａ〜４Ｅ    内部回路
５            セレクタ回路
６            セレクタ回路用電源供給パッド
１０、１０Ａ、１０ＡＡ、１０Ｂ、１０Ｃ、１５  チップ（半導体チップ）
２０、２０Ａ、２０ＡＡ、２０Ｂ、２０Ｃ、２５  半導体ウェハ
【図１】
0004472650.tif 000004
【図２】
0004472650.tif 000005
【図３】
0004472650.tif 000006
【図４】
0004472650.tif 000007
【図５】
0004472650.tif 000008
【図６】
0004472650.tif 000009
【図７】
0004472650.tif 000010
【図８】
0004472650.tif 000011
【図９】
0004472650.tif 000012
【図１０】
0004472650.tif 000013
【図１１】
0004472650.tif 000014
【図１２】
0004472650.tif 000015
【図１３】
0004472650.tif 000016
【図１４】
0004472650.tif 000017