(57)【特許請求の範囲】
【請求項１】
半導体チップの端子側に配設された絶縁層上に配線を形成した半導体装置で、前記配線と前記端子とは、前記絶縁層の前記端子の領域を貫通する第１のビア部を介して、電気的に接続されており、且つ、前記配線は、前記半導体チップを貫通する第２のビア部に接続し、前記半導体チップの前記端子側とは反対側の前記第２のビア部領域にバンプを外部端子として形成しているＣＳＰタイプの半導体装置を作製する、半導体装置の作製方法であって、ウエハプロセスを完了後、ウエハレベルで、順に、（ａ）ウエハ基板の端子側の第２のビア部の形成領域に、ウエハ基板を貫通させない穴を形成する穴部形成工程と、（ｂ）ウエハ基板の端子部を第１のビア部の形成領域として開口し、且つ、第２のビア部の形成領域である穴部の表面部を含めて、ウエハ基板の端子側に絶縁層を形成する絶縁層形成工程と、（ｃ）絶縁層上に、給電層を形成する給電層形成工程と、（ｄ）給電層上に、配線、第１のビア部、第２のビア部の形成領域に合せた開口を有する耐めっき性のレジスト層を形成するレジスト層形成工程と、（ｅ）レジスト層の開口部から露出した給電層上に、電解めっきを施して、配線、第１のビア部、第２のビア部を形成する、電解めっき工程と、（ｆ）レジスト層を剥離後、露出した給電層を、配線、第１のビア部、第２のビア部の機能を損なわないようにエッチング除去するソフトエッチング工程と、（ｇ）ウエハ基板の端子側とは反対側を研磨して、穴部を貫通させ、第２のビア部を形成する、研磨工程と、（ｈ）ウエハ基板の端子側とは反対側の、第２のビア部にバンプを形成するバンプ形成工程とを、行なうことを特徴とする半導体装置の作製方法。
【請求項２】
請求項１に記載の半導体装置の作製方法であって、バンプ形成工程後、個別の半導体装置に切り出す切断工程を行うことを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または２記載の半導体装置の作製方法であって、絶縁層形成工程が、感光性ポリイミドを用いて、フォトリソ法にて行なうものであることを特徴とする半導体装置の作製方法。
【請求項４】
請求項１ないし３のいずれか１項記載の半導体装置の作製方法であって、バンプ形成工程は、ウエハ基板の端子側とは反対側に、バンプ形成領域を開口して、ウエハ基板を覆う保護層を形成した後に、バンプの形成を行なうものであることを特徴とする半導体装置の作製方法。
【請求項５】
請求項４に記載の半導体装置の作製方法であって、保護層の形成を感光性ポリイミドを用いて、フォトリソ法にて行なうことを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置とその作製方法に関し、特に、半導体チップの端子側に、外部端子を再配置したＣＳＰタイプの半導体装置とその作製方法に関する。
【０００２】
【従来の技術】
近年、半導体装置は、電子機器の高性能化と軽薄短小化の傾向（時流）からＬＳＩのＡＳＩＣに代表されるように、ますます高集積化、高機能化、小型化が進んでいる。
従来は、ウエハ工程を経たウエハに対し、裏面研磨を施してから、ダイシングを行い、各ペレット（チップないし半導体素子とも言う）に切断分離した後、ペレット毎に、ダイボンディング、ワイヤボンディング、樹脂封止等を行い、半導体装置を組み上げており、ワイヤボンディング法による半導体素子とリードフレームの電気接続が行なわれていた。
近年、高速信号処理の点でワイヤボンディングに優れる、チップのバンプを用いたフリップチップ接続が採られるようになってきた。
フリップチップ接続には、パッケージングされていないチップをそのままプリント基板に搭載するベアチップ実装という方法もあるが、取り扱いが難しく、信頼性保証の観点からは、パッケージングされたバンプ付き半導体装置が望ましい。
【０００３】
最近では、パッケージングされたバンプ付き半導体装置を形成する方法として、ウエハレベルで、配線、外部端子部（メタルポストからなる）形成、樹脂封止、バンプ形成を行った後、各半導体措置に切断分離して、ＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）を形成する製造方式が提案されている。（ＣｈｉｐＳｃａｌｅ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ９９／ＳＥＭＩ  １９９９）
尚、このようにして作製されたＣＳＰをウエハレベルＣＳＰとも言う。
そして、このような半導体装置の作製を、ここでは、ウエハレベルでの半導体装置の作製と言う。
図５にその一部断面を示す。
図５中、６１０は半導体チップ（単にチップとも言う）、６１５は電極（端子とも言う）、６２０はＳｉＮパッシベーション層、６２５はポリイミド層、６３０は配線、６３１はシードメタル層、６３２は電解銅めっき層、６４０は樹脂封止層（エポキシ樹脂層）、６５０はメタルポスト（電解銅めっき層で、外部端子部とも言う）、６６０はバリアメタル、６７０は半田ボールである。  この方式によるＣＳＰでは、チップの端子が、チップ面上に形成した再配線層と接続して、再配置されたメタルポスト６５０に接続され、メタルポスト６５０がバリアメタル層６６０を介して、半田ボール６７０に接続され、更に、半田ボール６７０をバンプとして、プリント基板に半田接続されるため、従来の、フリップチップ接続によるチップのプリント基板への搭載に近い形態である。
尚、メタルポストを埋めるように樹脂封止層が形成されている。
【０００４】
この方式においては、  構造上、メタルポストは半田ボール径の２／３程度の径（１００〜２００μｍ）が必要であり、また、その高さは約１００μｍであるため、太く剛性が大きい。
したがって、個片化後（個別の半導体装置の状態で）、基板に実装された状態で温度変化を繰り返し受けると、Ｓｉチップと実装基板間の熱膨張係数差（Δα）に起因する熱歪みが発生し、メタルポスト下部のＳｉチップクラックを生じるという問題がある。
また、チップの回路面側のみ樹脂封止する構造であるため、反りが発生し、半田ボールの平坦度が悪く、実装歩留まりが悪いという問題もある。
【０００５】
【発明が解決しようとする課題】
このように、上記ウエハレベルＣＳＰにおいては、基板に実装された状態で温度変化を繰り返し受けると、メタルポスト下部のＳｉチップクラックを生じるという問題や、チップの回路面側のみ樹脂封止する構造であるため、反りが発生し、半田ボールの平坦度が悪く、実装歩留まりが悪いという問題があり、その対応が求められていた。
本発明は、これに対応するためのもので、基板に実装された状態での温度変化によるＳｉチップクラックを生じにくい構造の、更には、反りが発生しにくく、実装歩留まりの良い構造の、半導体チップの端子側に、外部端子を再配置した半導体装置と、その作製方法を提供しようとするものである。
更に、本発明のＣＳＰタイプの半導体装置を２つ以上、それぞれのバンプを１方向にそろえた状態で、バンプを介して積み重ね、隣接する半導体装置同志をバンプで接合している、スタック型の半導体モジュールを提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明の半導体装置の作製方法は、半導体チップの端子側に配設された絶縁層上に配線を形成した半導体装置で、前記配線と前記端子とは、前記絶縁層の前記端子の領域を貫通する第１のビア部を介して、電気的に接続されており、且つ、前記配線は、前記半導体チップを貫通する第２のビア部に接続し、前記半導体チップの前記端子側とは反対側の前記第２のビア部領域にバンプを外部端子として形成しているＣＳＰタイプの半導体装置を作製する、半導体装置の作製方法であって、ウエハプロセスを完了後、ウエハレベルで、順に、（ａ）ウエハ基板の端子側の第２のビア部の形成領域に、ウエハ基板を貫通させない穴を形成する穴部形成工程と、（ｂ）ウエハ基板の端子部を第１のビア部の形成領域として開口し、且つ、第２のビア部の形成領域である穴部の表面部を含めて、ウエハ基板の端子側に絶縁層を形成する絶縁層形成工程と、（ｃ）絶縁層上に、給電層を形成する給電層形成工程と、（ｄ）給電層上に、配線、第１のビア部、第２のビア部の形成領域に合せた開口を有する耐めっき性のレジスト層を形成するレジスト層形成工程と、（ｅ）レジスト層の開口部から露出した給電層上に、電解めっきを施して、配線、第１のビア部、第２のビア部を形成する、電解めっき工程と、（ｆ）レジスト層を剥離後、露出した給電層を、配線、第１のビア部、第２のビア部の機能を損なわないようにエッチング除去するソフトエッチング工程と、（ｇ）ウエハ基板の端子側とは反対側を研磨して、穴部を貫通させ、第２のビア部を形成する、研磨工程と、（ｈ）ウエハ基板の端子側とは反対側の、第２のビア部にバンプを形成するバンプ形成工程とを、行なうことを特徴とするものである。
そして、上記半導体装置の作製方法であって、バンプ形成工程後、個別の半導体装置に切り出す切断工程を行うことを特徴とするものである。
そしてまた、上記いずれかの半導体装置の作製方法であって、絶縁層形成工程が、感光性ポリイミドを用いて、フォトリソ法にて行なうものであることを特徴とするものである。
また、上記いずれかの半導体装置の作製方法であって、バンプ形成工程は、ウエハ基板の端子側とは反対側に、バンプ形成領域を開口して、ウエハ基板を覆う保護層を形成した後に、バンプの形成を行なうものであることを特徴とするものであり、保護層の形成を感光性ポリイミドを用いて、フォトリソ法にて行なうことを特徴とするものである。
尚、ここで言う半導体チップとは、ウエハプロセスを完了した半導体ウエハ基板に面付け配置された、単位の回路領域、及びこれを切断して前記単位の回路領域毎に分離したものも含む。
【０００７】
本発明に関わるＣＳＰタイプの半導体装置は、半導体チップの端子側に配設された絶縁層上に配線を形成した半導体装置で、前記配線と前記端子とは、前記絶縁層の前記端子領域を貫通する第１のビア部を介して、電気的に接続されており、且つ、前記配線は、前記半導体チップを貫通する第２のビア部に接続し、前記半導体チップの前記端子側とは反対側の第２のビア部にバンプを外部端子として形成していることを特徴とするものである。  そして、上記の半導体装置であって、絶縁層がポリイミドであることを特徴とするものである。
そしてまた、上記いずれかの半導体装置であって、絶縁層の厚さが２５μｍ以上であることを特徴とするものである。
尚、場合によっては、絶縁層上に形成された配線を覆うように、ソルダーレジスト層、ポリイミド層等からなる保護層を設けても良いことは言うまでもない。
【０００８】
本発明に関わる半導体モジュールは、上記本発明に関わる半導体装置を、２つ以上、それぞれのバンプを１方向にそろえた状態で、積み重ね、隣接する半導体装置同志をバンプと配線とで接合していることを特徴とするものである。
そして、上記の半導体モジュールであって、積み重ねられた半導体装置が、それぞれ、メモリ機能部、ロジック機能部、Ｌ、Ｃ、Ｒの受動素子部として、形成されていることを特徴とするものである。
尚、ここでは、半導体チップ用基板を用いて、Ｌ、Ｃ、Ｒ等の受動素子部を形成したチップも半導体チップとして扱う。
【０００９】
【作用】
本発明は、上記のような構成にすることにより、基板に実装された状態での温度変化によるＳｉチップクラックを生じにくい構造の、更には、反りが発生しにくく、実装歩留まりの良い構造の、半導体チップの端子側に、外部端子を再配置したＣＳＰタイプの半導体装置とその製造方法の提供を可能とするものである。
【００１０】
絶縁層形成工程に、感光性ポリイミド層を用いれば、絶縁層の厚さを厚く（２５μｍ以上）とすることも容易にでき、ポリイミド自体が強固で、熱応力に強い構造の半導体装置の作製を可能にしている。
【００１１】
尚、感光性ポリイミドを用いて、フォトリソ法にて保護層を形成するとは、ウエハ基板の配線とは反対側の面を覆うように、全面に感光性ポリイミドを塗膜し、これを選択的に露光し、現像処理等を施し、バンプ形成領域を開口させる方法である。
【００１２】
【発明の実施の形態】
本発明を実施の形態を挙げて説明する。
図１は本発明の半導体装置の製造方法の実施の形態の１例の工程の一部を示した工程断面図で、図２は図１に続く工程を示した工程断面図である。
図３は本発明に関わるＣＳＰタイプの半導体装置の実施の形態の１例の断面図で、図２（ｌ）に示す構造の、ウエハ状態でない個別の半導体装置である。
また、図４は本発明に関わる半導体モジュールの実施の形態の１例の断面図である。
尚、図１はウエハ基板の一部断面についての工程図である。
図１〜図４中、１０５は半導体チップ、１１０はウエハ基板、１１５は端子（電極とも言う）、１１７は穴、１２０は絶縁層、１３０は給電層、１４０はレジスト層、１５０は配線、１６０は第１のビア部（単にビア部とも言う）、１６５は第２のビア部（単にビア部とも言う）、１７０は保護層、１８０はバンプ（外部端子とも言う）、１９１、１９２、１９３は半導体装置である。
【００１３】
はじめに、本発明のＣＳＰタイプの半導体装置の実施の形態の１例を挙げる。
以下、図３に基づいて、本例を説明する。
本例は、後述する、ウエハ状態で図１、図２に示す工程で形成された図２（ｌ）に示す構造のものを、チップ毎に切断分離して得られた、ウエハ状態でない個別のＣＳＰタイプの半導体装置で、半導体チップ１０５の端子１１５形成側に配設された絶縁層１２０上に配線１５０を形成した半導体装置である。
そして、絶縁層１２０上に形成された配線１５０と半導体チップ１０５の端子１１５とは、半導体チップ１０５の端子１１５上に設けられた絶縁層１２０を貫通する第１のビア部１６０を介して、電気的に接続されており、且つ、絶縁層１２０上に形成された配線１５０は、半導体チップを貫通する第２のビア部１６５に接続し、半導体チップ１０５の配線１５０とは反対側の面の、第２のビア部１６５領域にバンプ１８０を外部端子として、二次元的に配列（これをエリアアレイとも言う）して形成されている。
【００１４】
各半導体チップ１０５は、通常の半導体プロセスで形成されるもので、端子１１５はＡｌ電極が一般的で、パッシベーション層としては、ＳｉＮ膜またはＳｉＮ膜＋ポリイミド層が通常用いられる。
配線１５０は、電解めっき層からなる。
電解めっき層としては、導電性の面、コスト面から一般には銅層を主体としたものが用いられるがこれに限定はされない。
電解めっき層として、銅層を主体とし、その表面部にバリアメタル層を設けても良い。
例えば、電解銅めっき上に順次電解ニッケルめっき１〜２μｍ厚、Ａｕめっき０. １μｍ層を設けて、バリアメタル層としたものが挙げられる。
第１のビア部１６０、１６５は、無電解めっき層上に電解めっきを施し形成されるもので、電解めっき層と無電解めっき層とからなる。
無電解めっき層としては、ニッケルめっき層、銅めっき層が一般的で、電解めっき層としては、銅めっき層が一般的であるが、これに限定はされない。
絶縁層１２０としては、絶縁性、処理特性、機械的強度、耐性等に優れたものが好ましく、特に、ポリイミドが挙げられ、その厚さは、基板に搭載する際の熱応力緩和の面からは、厚い方が好ましい。
絶縁層１２０の厚さは２５μｍ以上が、基板に搭載する際の熱応力緩和の面から、好ましい。
バンプ１８０としては、半田バンプや、Ａｕ層、Ａｕ−Ｓｎ層等が用いられる。
【００１５】
本例の変形例としては、  配線１５０を覆うように、樹脂封止したもの、あるいは単に保護層を設けたものが挙げられる。
【００１６】
次いで、本発明の半導体装置の製造方法の実施形態の１例を、図１、図２基づいて説明する。
本例は、半導体ウエハ状態で図２（ｌ）に示す構造の、ＣＳＰタイプの半導体装置を多数面付けして作製する製造方法の１例である。
端子（電極）１１５領域を開口した状態でパッシベーション層を配設したウエハプロセスを完了後のウエハ基板を用意し、ウエハ状態のまま、以下の処理を施す。
先ず、ウエハ基板１１０の端子側に、穴１１７を形成する領域に開口を有する耐エッチング性のレジスト（図示していない）を設け、ドライエッチングあるいはウェットエッチングにより、第２のビア部を形成するための穴１１７を形成する。（図１（ｂ））
次いで、ウエハ基板１１０の端子１１５を開口して、形成された穴部の表面部を含め、ウエハ基板１１０の端子面側を覆う絶縁層１２０を形成する。
本例では、形成された穴１１７の表面部を含め、ウエハ基板１１０の端子面側全面を、覆うように感光性ポリイミド層を形成し（図１（ｃ））、更に、フォトリソ法により、感光性ポリイミド層のウエハ基板１１０の端子部領域を開口して、残部を絶縁層１２０とする（図１（ｄ））が、絶縁層形成方法は、これに限定されない。
ここでは、ポリイミドが絶縁性、処理特性、機械的強度、耐性等の面から絶縁層１２０として好ましく、用いているが、絶縁性、処理特性、機械的強度、耐性等に優れたものであれば、絶縁層１２０として用いることができる。
【００１７】
次いで、絶縁層１２０上に、後に行なう電解めっきの給電層１３０を形成する。（図１（ｅ））
給電層１３０は、配線、ビア部を形成するための電解めっきを行なうためのもので、後にソフトエッチングにて配線、ビア部以外の給電層を除去するため、できるだけ薄くする。
給電層１３０の形成はスパッタリングあるいは無電解めっきにて行なう。
無電解めっきは、必要に応じ、絶縁層１２０の面の粗化を行い、Ｐｄイオン等を含む溶液に浸漬する等の方法により、表面を活性化して行う。
無電解めっきとしては、無電解ニッケルめっき、無電解銅めっきが挙げられる。
スパッタリングの場合、導電性の面、コスト面等から、スパッタ銅層が一般的であるが、スパッタニッケル、スパッタニッケル−クロムも適用できる。
【００１８】
次いで、フォトリソ法により、配線、第１のビア部、第２のビア部の形成領域に合せた開口を有する耐めっき性のレジスト層１４０を形成した（図１（ｆ））後、電解めっきを行い、レジスト層１４０の開口から露出した給電層１３０の上に電解めっき層を配設して、配線１５０、第１のビア部１６０、第２のビア部１６５を形成する。（図１（ｇ））
通常、感光性のフォトレジストを用い、フォトリソ法により形成するが、これに限定はされない。
感光性のフォトレジストとしては、所望の解像性を有するもので、耐めっき性があり、処理性の良いものであれば特に限定はされない。
処理性の面からは、ドライフィルムレジストが好ましい。
電解めっき層としては、導電性、コスト面から銅単層、あるいは銅層を主体とし、ニッケル層またはニッケル層、Ａｕ（金）層等を積層したものも用いられる。
電解銅めっき、電解ニッケルめっき、電解Ａｕめっきは、公知のめっき法により形成できる。
【００１９】
次いで、レジスト層１４０を剥離（図２（ｈ））後、露出した給電層１３０を、配線１５０、第１のビア部１６０、第２のビア部１６５の機能を損なわないようにエッチングする。（図２（ｉ））
【００２０】
次いで、ウエハ基板１１０の端子と反対側を、研磨機にて研磨して、全体を薄くして、第２のビア部形成領域の穴１１７を貫通させ、第２のビア部１６５を形成する。（図２（ｊ））
次いで、バンプ形成領域を開口して、ウエハ基板１１０の配線１５０とは反対側の面に保護層１７０を形成した（図２（ｋ））後に、バンプの形成を行なう。（図２（ｌ））
保護層１７０の形成方法としては、感光性ポリイミドを用いて、フォトリソ法にて行なう方法が挙げられる。
半田バンプ形成の場合は、保護層１７０の開口部に、スクリーン印刷法で塗布後、またはボール搭載法等により配設した後、半田ボールからなる外部端子をリフロー形成する。
これにより、ビア部１６５に半田ボールが接続形成され、端子（電極）１１５は第１のビア部１６０、配線１５０、第２のビア部１６５を介して、半田ボールに接続される。
半田ボールは、通常、０. ２〜０. ５ｍｍφ程度である。
Ａｕバンプ形成の場合には、保護層１７０の開口部に無電解めっきを施して形成する。
このようにして、ウエハ状態で図２（ｌ）に示す構造の、ＣＳＰタイプの半導体装置が多数面付けして作製される。
【００２１】
この後、切断分離して、各半導体チップ毎に、外部端子が再配置された、図３に示す個別のＣＳＰタイプの半導体装置を得ることができる。
【００２２】
【実施例】
（実施例１）
実施例１は、図３に示す個別のウエハ状態でないＣＳＰタイプの半導体装置を、図１、図２に示す工程を経た後、更に、半導体チップ毎に、切断分離して得たものである。
図１、図２に基づいて説明する。
端子（電極）１１５領域を開口した状態で、ＳｉＮ膜＋ポリイミド層からなるパッシベーション層を配設したウエハプロセスを完了後の、厚さ０．５ｍｍのシリコン基板をベース基材とするウエハを用意し、ウエハ状態のまま、以下の処理を施した。
先ず、感光性レジストＡＲ９００（東京応化社製）を用い、フォトリソ法により、ウエハ基板１１０の端子面側に、穴１１７を形成する領域に開口を有する耐エッチング性のレジスト（図示していない）を設け、これをエッチングマスクとして、ＫＯＨ液を用い、ウェットエッチングし、ウエハ基板１１０にビア部を形成するための穴１１７を形成した。（図１（ｂ））
穴１１７のサイズは、径略０．３ｍｍφ、深さ略０．３ｍｍとした。
次いで、形成された穴１１７の表面部を含め、ウエハ基板１１０の端子面側全面を、覆うように、東レ社製、ＵＲ−５４８０からなる感光性ポリイミド層を塗布形成し（図１（ｃ））、更に、所定の領域を露光、現像、乾燥キュアして、ウエハ基板１１０の端子部領域を開口して、絶縁層１２０を厚さ１０μｍに形成した。（図１（ｄ））
【００２３】
次いで、絶縁層１２０の表面部を、過マンガン酸カリウム溶液に浸漬して、粗化し、水洗後、以下の条件にて、無電解めっきを行い、無電解ニッケルめっき層からなる無電解めっき層１３０を、０. ５μｍの厚さに形成した。（図１（ｅ））  これにより、ビア部形成の際の給電層を穴部１１７にも形成した。
＜無電解ニッケルめっき＞
センシタイジング；Ｓ−１０Ｘ（上村工業製）             3分
アクチベーティング；Ａ−１０Ｘ（上村工業製）           3分
無電解めっき；ＮＰＲ−４（上村工業製）                １分
【００２４】
次いで、無電解ニッケルめっき層からなる給電層１３０が形成された面側全体を覆うように、東京応化製のレジストＰＭＥＲ−ＡＲ９００を、バーコータにより１２μｍの厚み（プリベーク後）に塗布形成し、露光現像を行い、配線部の形状に合せた開口を有するレジスト層１４０を形成した（図１（ｆ））後、レジスト層１４０の開口から露出した給電層１３０上に、順に、以下のように、電解ニッケルめっき、電解銅めっき、電解無光沢ニッケルめっき、電解金めっきを順に行ない、それぞれ、１μｍ、８μｍ、 1μｍ、０. 1 μｍの厚さに形成し、配線の主層となる電解銅めっき層とバリアメタル層を電解めっき形成し、配線１５０、第１のビア部１６０、第２のビア部１６５を形成した。（図１（ｇ））
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【００２５】
次いで、レジスト層１４０をアセトンにて剥離した（図１（ｈ））後、配線１５０、ビア部１６０、１６５の機能を損傷しないように露出した給電層１３０を、ニムデンリップＣ−１１にてソフトエッチングして剥離除去した。（図１（ｉ））
更に、触媒を除去するために、マコー株式会社製のウエットブラスト加工装置で、アルミナ砥材＃１０００（平均粒径１１. ５μｍ）、砥材濃度２０％、ポンプ圧０. ５ｋｇ／ｃｍ2 、処理速度１０ｍ／ｍｉｎの条件下でウエットブラスト処理を行った。
【００２６】
研磨機を用い、ウエハ基板１１０の端子面でない側の面を研磨して、全体を０．２５ｍｍ程度に薄くし、第２のビア部形成領域の穴１１７を貫通させ、第２のビア部１６５を形成した。（図２（ｊ））
【００２７】
次いで、洗浄処理を施した後、ウエハ基板１１０の配線１５０とは反対側の面に、東レ社製、ＵＲ−５４８０からなる感光性ポリイミド層を塗布形成し、更に、所定の領域を露光、現像、乾燥キュアして、ウエハ基板１１０の端子部領域を開口して、保護層１７０を厚さ１０μｍに形成した。（図２（ｋ））
【００２８】
次いで、配線部１５０の外部端子形成領域である、保護層１７０の開口部に半田ボールを搭載、リフローし、半田ボールからなるバンプ１８０を形成した。（図２（ｌ））
このようにして、ウエハ状態で、ＣＳＰタイプの半導体装置を、多数面付けして作製した。
【００２９】
この後、切断分離して、各半導体チップ毎に、外部端子が再配置された、図３に示す個別のＣＳＰタイプの半導体装置を得た。
作製されたＣＳＰタイプの半導体装置は、配線１５０の表面にＡｕめっき層が施されており、図４に示すような半導体モジュールを形成する際の接続や、必要なバリア性にも対応できる。
勿論、作製されたＣＳＰタイプの半導体装置は、配線基板にフリップチップ接続され、図４のような半導体モジュールの形態はとらず、単体として使用することもできる。
【００３０】
（実施例２）
実施例２は、実施例１における、半田バンプ形成に代え、Ａｕバンプ形成を行なったものである。
第２のビア部１６５の保護膜１７０の開口が完了したウエハ（図２（ｋ））に対し、触媒付与処理を施した後、  露出した第２のビア部１６５の面上に、
無電解Ｎｉめっき、無電解Ａｕめっきを、それぞれ、３μｍ厚、０. １μｍ厚に、順に施した。
この後、実施例２と同様、切断分離して、ウエハ状態でない個別のＣＳＰタイプ半導体装置を得た。
尚、無電解Ｎｉめっきは実施例１と同様の薬液を用いて行なった。
また、無電解Ａｕめっきは以下のようにして行なった。
＜無電解Ａｕめっき＞
レクトロレスＡｕ（ＥＥＪＡ社製）          ８０℃、５分
この場合、作製されたＣＳＰタイプの半導体装置は、配線１５０の表面にＡｕめっき層が施されており、図４に示すような半導体モジュールを形成する際、共晶によるバンプ接続を可能とし、必要なバリア性にも対応できる。
【００３１】
（実施例３）
実施例３は、実施例１において形成された、図２（ｌ）のウエハ状態で、シリカフィラー入りのエポキシ樹脂で、ウエハの端子（電極）形成側を樹脂封止した後、切断分離して個別のＣＳＰタイプの半導体装置としたものである。
この場合、作製されたＣＳＰタイプの半導体装置は、配線基板にフリップチップ接続され、図４のような半導体モジュールの形態はとらず、単体として使用される。
あるいは、これを図４の半導体モジュールにて、半導体装置１９１に置き換え、半導体モジュールに使用することもできる。
【００３２】
【発明の効果】
本発明は、上記のように、基板に実装された状態での温度変化によるＳｉチップクラックを生じにくい構造の、更には、反りが発生しにくく、実装歩留まりの良い構造の、半導体チップの端子側に、バンプからなる外部端子を再配置したＣＳＰタイプの半導体装置と、その製造方法の提供を可能とした。
更に、本発明のＣＳＰタイプの半導体装置を２つ以上、それぞれのバンプを１方向にそろえた状態で、積み重ね、隣接する半導体装置同志をバンプと配線とで接合している、スタック型の半導体モジュールの形成を可能とした。
これにより、半導体装置を、それぞれ、メモリ機能部、ロジック機能部、Ｌ、Ｃ、Ｒ等の受動素子部等、各機能毎に分け、これらを積み重ねて、半導体モジュールを形成することもでき、利便性と汎用性を大きなものとしている。
【図面の簡単な説明】
【図１】        本発明の半導体装置の製造方法の実施の形態の１例の工程の一部を示した工程断面図である。
【図２】        図１に続く工程を示した工程断面図である。
【図３】        本発明に関わるＣＳＰタイプの半導体装置の実施の形態の１例の断面図である。
【図４】        本発明に関わる半導体モジュールの実施の形態の１例の断面図である。
【図５】        従来のウエハレベルＣＳＰの一部断面図である。
【符号の説明】
１０５              半導体チップ
１１０              ウエハ基板
１１５              端子（電極とも言う）
１１７              穴
１２０              絶縁層
１３０              給電層
１４０              レジスト層
１５０              配線
１６０              第１のビア部（単にビア部とも言う）
１６５              第２のビア部（単にビア部とも言う）
１７０              保護層
１８０              バンプ（外部端子とも言う）
１９１、１９２、１９３    半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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