(57)【特許請求の範囲】
【請求項１】
（Ａ）  第１のフレキシブル基板上にゲート、ゲート誘電体、半導体層、ソース及びドレインを含む薄膜トランジスタを形成するステップと、
（Ｂ）  第２のフレキシブル基板上に相互接続構造を形成するステップと、
（Ｃ）  前記第１のフレキシブル基板を前記第２のフレキシブル基板に積層するステップとを有し、これにより、前記薄膜トランジスタを前記相互接続構造に電気的に相互接続することを特徴とする集積回路デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の薄膜トランジスタ（thin film transistor;ＴＦＴ）を有する半導体デバイスと相互接続構造の製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）は公知であり、商業的にかなり重要なものである。アモルファスシリコンベースの薄膜トランジスタは、活性マトリクス液晶ディスプレイで用いられている。薄膜トランジスタの利点の１つは、それらを製造するのに用いる材料及び技術の両方の点から低コストである点である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
個々のＴＦＴを出来るだけ安価に製造すること以外にＴＦＴを含む集積回路デバイスを安価に製造できることが望ましい。これはＴＦＴの製造のみならず集積回路を動作させるのに必要なＴＦＴの相互接続構造も関連してくる。従って、本発明の目的は、ＴＦＴを具備した集積回路を安価に製造する方法を提供することである。
【課題を解決するための手段】
【０００４】
本発明は、薄膜トランジスタを有する集積回路の製造方法である。本発明のプロセスにおいては、ＴＦＴの少なくとも一部が第１のフレキシブルな基板の上に形成される。集積回路用の相互接続構造が第２のフレキシブルな基板の上に形成される。この２枚のフレキシブルな基板を積層して重ね合わせて、あるいは結合して所望の半導体デバイスを形成する。ＴＦＴ全体が第１の基板上に形成されない場合（例えばＴＦＴゲートとゲート誘電体層と半導体が第１基板上に形成されるがＴＦＴのソースとドレインが形成されない場合）の場合には、第１基板上に形成されていない他のＴＦＴの部分は、別の基板上に形成される（例、第２基板上に相互接続構造が形成される）。ＴＦＴの一部が第１基板上に形成され、残りの部分が第２基板上に形成されるような実施例においては、ＴＦＴは基板を積層することにより組み立てられる。
【０００５】
ＴＦＴとそれに関連する相互接続構造が形成された後、第１基板が第２基板に積み重ねられて集積回路を形成する。本発明の方法は多方面で利用できる点で利点がある。特に本発明のプロセスは、このプロセスのより技術的に難しい点及び時間のかかるプロセス（ＴＦＴソースとドレインとゲートの形成）が一方の基板上で行われ、より易しいプロセス（即ち相互接続構造の形成）が別の基板上で行われるために経済的である。２枚の異なる基板上にデバイスを形成することは、プロセス条件及び材料を幅広く選択できることを意味する。また本発明のプロセスによりデバイスの部分の並行な処理、即ち第１基板上の第１部分と第２基板上の第２部分の処理が可能となる。このような並列のプロセスにより時間が削減される。例えば所望の処理ステップが一方の基板上に既に形成された材料と構造体と適合性を有さない場合には、このプロセスステップは第２の基板上で実行することも出来る。
【図面の簡単な説明】
【０００６】
【図１】第１基板上に形成された薄膜トランジスタと第２基板上に形成された相互接続構造の断面図。
【図２】フレキシブルな基板上に形成された積層された薄膜トランジスタの平面図。
【発明を実施するための形態】
【０００７】
本発明の方法においては、ＴＦＴを含む集積回路デバイスの第１部分が第１のフレキシブル基板（第１基板）上に形成される。この集積回路デバイスの第２部分が第２フレキシブルな基板（第２基板）上に形成される。第２基板上に形成された集積回路デバイスの部分は、少なくとも相互接続構造である。本発明の説明においては、この相互接続構造は集積回路内の個々のＴＦＴを回路の外部の他のデバイスと電気的に接続するワイヤリングである。本発明は第１基板と第２基板を例に説明するが、３枚以上の基板を用いることも出来る。複数の基板を用いることにより、より少ない数の処理ステップが何れかの基板上で実行することが出来るために、より大きなフレキシビリティを有する。
【０００８】
本発明の一実施例においては、ＴＦＴの全ての構成部品（例、ソース，ドレイン，半導体，ゲート誘電体，ゲート）が第１基板上に形成される。第２の実施例においては、ＴＦＴの構成要素の一部（例、ＴＦＴゲート，ゲート誘電体，半導体）が第１基板上に形成され、ＴＦＴの構成部品の残りの部分（例、ソースとドレイン）が第２基板上に形成される。
【０００９】
本発明で使用される基板は、フレキシブルな基板である。本発明の説明においては、フレキシブルな基板は柔軟性があるが、脆くはない基板である。従って基板は、ガラス製あるいは結晶基板（シリコン）ではない。基板が曲げることが出来、且つ非常に薄く製造できる（その厚さがミリメートルよりも遙かに小さい）場合に好ましい。基板がリールトゥリールプロセスに適合性を有する場合には好ましい。この適切な基板の例としては、プラスチック、例えばポリマー製及びポリイミド製である。プラスチック製の基板は、フレキシブルな回路基板を製造するのに現在用いられており、当業者には公知であり本明細書では詳述しない。
【００１０】
プラスチック基板上にＴＦＴを形成することは従来公知である。様々な材料及びプロセスを用いてこのようなＴＦＴを形成できる。様々なＴＦＴの形状が可能である。本発明の一実施例においては、ソースとドレインはプラスチック基板上に形成される。半導体材料がこのソースとドレイン上に形成され、ゲート誘電体とゲートがこの半導体材料の上部に形成される。図１に示す他の実施例においては、金属製あるいは導電性ポリマー製のＴＦＴゲート１５が第１基板１０の上に形成される。誘電体層２０がこのＴＦＴゲート１５の上に形成される。ソース領域２５とドレイン３０が誘電体層２０の上に形成される。半導体材料層３５はソース領域２５とドレイン３０の間に形成され、良好なオーミック接点がこれら２つの電極の間に形成される。
【００１１】
相互接続構造が第２基板４０の上に形成される。金属４５が基板４０の両面と第２基板４０内の貫通孔５０を貫通してパターン化して形成される。従来技術を用いて基板上に金属を堆積し、パターン化することが出来る。
【００１２】
様々な材料及び技術が本発明のＴＦＴを形成するのに用いることが出来る。有機半導体材料がプラスチックと適合性を有するために好ましく、低コスト、軽量であり、且つフレキシブルなプラスチック基板を具備するデバイスを提供するために好ましい。その使用可能な導電率とキャリア移動度を有する有機材料が薄膜トランジスタデバイスの活性層として用いることが出来る。これに関しては米国特許出願第０８／７７０，５３５号（出願日、１９９６年１２月２０日、発明の名称：Method of Making An Organic Thin Film Transistor、発明者：Ｚｈｅｎａｎ  Ｂａｏ  et al）に記載されている。有機デバイスは米国特許出願第０９／０８７，２０１号（出願日、１９９８年５月２９日、発明の名称：Thin-Film Transistor Monolithically Integrated With An Organic Light-Emitting Diode、発明者：Ｚｈｅｎａｎ  Ｂａｏ  et al）に記載されている。後者の特許出願は、活性層として有機層を有する発光ダイオード（ＬＤＥ）と半導体層として有機層を有するトランジスタとこれらのＬＥＤとトランジスタがモノリシックに集積された技術を開示している。
【００１３】
無機半導体材料も本発明のプロセスで用いるのに適したものである。プラスチック基板上に堆積することの出来る無機半導体材料の一例は、アモルファスシリコンとして堆積され（ＣＶＤにより）、そしてフラッシュアニール（ｆｌａｓｈ  ａｎｎｅａｌ）により多結晶に変換される多結晶シリコンである。無機半導体材料の他の例は、アモルファスシリコン，カドミウムセレナイド，カドミウムシリサイド，亜鉛シリサイド，テルリウムである。半導体材料は、デバイスの形成によりｎ型又はｐ型の何れかである。ＣＭＯＳデバイスにおいては、ｎ型半導体材料とｐ型半導体材料の両方が用いられる。
【００１４】
近年、電子デバイスの有機材料に関する研究は、これらの材料を処理する容易さを利用したパターン化方法にまで拡大している。例えば放射を用いて感光性有機材料をパターン化している。これに関しては、Drury，C．J．，et  al著の「Low−Cost  All−Polymer  Integrated  Circuits」Appl．Phys．Lett．Vol．７３，p．１０８（１９９８）を参照のこと。非光リソグラフ方法は、半導体デバイスを製造するコスト及びフレキシビリティの点から利点がある。このような技術は、インクジェットプリント及びスクリーンプリントを含み、これに関しては、Z．Bao  et  al．著の「High Performance Plastic Transistors Fabricated by Printing Techniques」Chem.Master.,Vol.9,p.1299(1997)を参照のこと。これらの技術は、３５μｍから１００μｍの解像度及びそれ以上の解像度を有する製造に用いられるのに適している。
【００１５】
３５μｍ以下の特徴物を有するデバイスを製造するためには、より高い解像度の技術が必要である。平面状エラストマースタンプ（planar elastomeric stamp）を用いて、１０μｍから８０μｍの寸法を有する特徴物のパターンをシリコン製基板上に刻印する技術は公知である。例えば、Kumar,A.et al.著の「features of Gold Having Micrometer to Centimeter Dimensions Can Be Formed Through a Combination of Stamping with an Elastomeric Stamp and Alkanetiol 'Ink'Followed by Chemical Etching "APPL.PHYS.LEFT.,Vol.63,p.2002(1993)」を参照のこと。多くのアプリケーションに必要とされる臨界寸法（通常トランジスタのチャネル長さ）は、約１０μｍ以下である。これら高い解像度のデバイスを得る他の製造方法が近年発表されている。このような製造方法は、マイクロモールディング／スクリーンプリンティング方法を組み合わせたものである。即ち、この製造方法は、臨界特徴物を規定する最近開発された高解像度技術（キャピラリ内のマイクロモールディング）と、デバイスの他の構成要素をパターン化する既存の低解像度方法（screen printing）を組み合わせたものである。これに関してはRogers,J.,et al.著の「Nonphotolithographic Fabrication of Organic Transistors With Micron Feature Sizes,Appl.Phys.Lett.Vol.71,p.2716(1998)」を参照のこと。この方法においては、有機トランジスタは他の非光リソグラフ系で以前に達成したものよりも約５０倍以上小さい（約２μｍのチャネル長さの）有機トランジスタが製造できる。これにより、多くのアプリケーションの解像度の要件以上のものが得られる。
【００１６】
有機ＴＦＴを形成するのに用いられる上記の技術は、一般に適用できるものではない。上記に掲げた技術は、有機ＴＦＴを製造する現在公知の技術の例を示したものである。
【００１７】
有機半導体材料を用いることは、ＴＦＴデバイスの有機半導体材料とＴＦＴデバイスの他の構成素子を形成するのに必要とされる溶剤及びエッチング剤との間の両立性（適合性）が無いために制限されている。例えば、金属製電極をパターン化するエッチング剤は強酸化剤であり、有機半導体材料とは通常両立しないものである。しかし、本発明の方法は、別々の基板上で行われる並列処理が含まれる。デバイスのある構成要素（例、デバイスの電極）を形成するのに必要なエッチング剤、溶剤等の材料は、デバイスの他の構成要素（有機半導体）と両立性を有さないために、この両立しない材料の間の接触は２枚の基板の間の処理を適宜分けることにより回避できる。かくして、接点を形成するのに用いられる金属エッチング剤が有機半導体に対し悪影響を及ぼす場合には、このエッチング剤と半導体との間の接触は、第１基板上に有機半導体を形成することにより回避できる。金属接点は、第２基板上に形成される。かくして、金属をパターン化するのに用いられる金属エッチング剤は、有機半導体には接触しない。従って、本発明のプロセスはＴＦＴを形成する有機半導体の使用に対する処理要件を緩和している。
【００１８】
ＴＦＴデバイスと相互接続構造が形成された後、第１基板は第２基板に積層される。第１基板と第２基板は加熱、加圧、接着あるいはこれらの組み合わせを用いて一体にされる。市販されている導電性接着剤及び非導電接着剤を用いることが出来る。従って、導電性接着剤を用いて第２基板上の導体と導体とを接続することが出来る。同様に非導電性接着剤を用いて第１基板上の領域と第２基板上の他の領域を機械的に結合することが出来る。２枚の基板を結合する方法は、設計的選択事項である。
【００１９】
本発明は、ＴＦＴがその上に形成された第１基板を相互接続構造がその上に形成された第２基板に積層する実施例を例に説明する。しかし様々な組み合わせ（その全てが少なくとも第１基板を第２基板に接合する必要がある）が考えられる。この方法の柔軟さが本発明の利点の１つである。
【００２０】
例えば本発明の一実施例においては、ＴＦＴのゲートとゲート誘電体と半導体層が第１基板上に形成される。相互接続構造とＴＦＴのソース接点とドレイン接点が第２基板上に形成される。その後この２枚の基板を積層して一体化する。
【００２１】
第二実施例においては、ＴＦＴのゲートとゲート誘電体と半導体層が第１基板上に形成される。ＴＦＴのソース接点とドレイン接点が第２基板上に形成される。相互接続構造が第３基板上に形成される。この３枚の基板を積層して一体化する。
【００２２】
第三実施例においては、ＴＦＴのゲートとゲート誘電体と半導体層とソース接点とドレイン接点が第１基板上に形成される。相互接続構造が第２基板上に形成される。さらに別の相互接続構造が第３基板上に形成される。これら３枚の基板を積層して一体化する。
【００２３】
第四実施例においては、ＴＦＴのゲート誘電体と半導体が第１基板上に形成される。ＴＦＴのゲートと一部の相互接続構造が第２基板上に形成される。ＴＦＴのソース接点とドレイン接点及び相互接続構造が第３基板上に形成される。これらの基板をその後積層して一体化する。
【００２４】
第五実施例においては、ＴＦＴのゲート誘電体とゲートが第１基板上に形成される。半導体材料とソース接点とドレイン接点が第２基板上に形成される。相互接続構造が第２基板上形成される。これら２枚の基板をその後積層して一体化する。
【００２５】
第六実施例においては、ＴＦＴのゲート誘電体と半導体層とソース接点とドレイン接点が第１基板上に形成される。ＴＦＴのゲートと相互接続構造が第２基板上に形成される。さらに相互接続構造が第３基板上に形成される。これら３枚の基板をその後積層して一体化する。
【００２６】
上記の全ての実施例においては、相互接続回路を具備した基板内、あるいは別の基板内の何れかに最終製品として必要とされる他の電子デバイスも具備される。このような他のデバイスは受動素子、例えばワイヤレス素子で通常使用される抵抗、インダクタ、キャパシタ、アンテナ等が含まれる。さらにこの例には発光ダイオード、電子泳動ディスプレイ素子、ポリマー分散液晶表示素子のようなディスプレイ素子の列を含む。他の例としては、ＡＣエレクトロルミセントデバイス、強磁性液晶デバイス、センサーデバイスを含む。これら集積化された最終製品においては、第１基板上に形成された薄膜トランジスタは、相互接続基板あるいは他の基板上に含まれる他のデバイスを駆動するのに用いられ、そしてこれら全ての基板は、積層技術により一体化される。最終製品がセンサー（感光性材料あるいは化学反応性材料のトランジスタ）の場合には、基板と他の材料は励起（即ち、光又は化学物質）の分配を容易にするよう選択される。
【００２７】
図２の実施例においては、金製の層（厚さが１００ｎｍ）がフレキシブルなポリイミド製の基板上に堆積される。従来のチタンあるいはクロムの接着層を用いて金層を基板に接着させる。金製パターン化層１１０は、従来のリソグラフ技術を用いて形成され、元の金製パターン化層１１０の上に形成されたフォトレジスト層にないにパターンを規定する。フォトレジスト内のパターンが従来のエッチング技術を用いてその下の金層に転写される。このパターン化された金層は、デバイス（ＴＦＴ）のゲート電極である。
【００２８】
誘電体層１２０が従来技術（スピンコートあるいは溶剤からのキャスト）を用いてパターン化された金製パターン化層１１０の上に形成される。誘電体層１２０の材料は、例、ポリイミド、グラスレジン、ベンゾシクロブタン（bennzocyclobutene、即ち、CYCLOTENE  、ダウケミカルの商標）である。誘電体層１２０の厚さは、約０．５μｍである。次にソース電極１３０とドレイン電極１４０が形成される。これらの電極は、例えば導電性金属（例、金）、導電性ポリマー（ポリアニリン）あるいは導電性スクリーンプリントしたインクである。様々な従来技術（例、スクリーンプリンティング、シャドウマスクを介した真空蒸着、従来のブランケット金属化後の金属の光リソグラフとエッチング）は、これらの電極をパターン化するのに適したものである。ソース電極１３０とドレイン電極１４０は、それぞれ大きな相互接続用パッド１５０と相互接続用パッド１６０を具備して形成される。これらのパッドによりソース／ドレインと第２基板上の相互接続構造との間の整合性及び相互接続が容易となる。相互接続基板が図２の個々のデバイスと最終製品の他の部品との間の所望の相互接続を与える。
【００２９】
図２のデバイスの製造を完成させるために半導体層１７０がソース電極１３０とドレイン電極１４０の近傍に、且つ接触して堆積される。（半導体層１７０の材料は、例えばdihexyl-α-quinquethiopheneである。）半導体材料と電極材料は、所望のオーミック接点を与えるよう選択される。所望のオーミック接点を与える電極材料は、カーボンベースの導電性インクと導電性ポリマー、金と金をコーティングした金属である。この時点で１００を相互接続用基板に積層する。
【００３０】
本発明の方法の利点は、ＦＥＴの少なくとも一部と相互接続構造が別々に設計され、並列処理シーケンス用いて別々に製造できることである。複数の基板を製造することにより、各基板の処理条件を個別に最適化することが出来る。例えば、基板１００上に薄膜ＦＥＴを形成することは１μｍの特徴（例えば、ソース電極とドレイン電極との間の距離）をパターン化する技術を使用する必要がある。これに対し、基板１００上の薄膜ＦＥＴが接続される相互接続構造は、それよりも繊細でない（例、５０μｍから２５０μｍのオーダー）特徴を有すればよい。従って、特定の基板を製造する技術は適宜選択することができる。即ち、第１基板上の特徴物を形成するのに用いられる高価、且つ時間のかかる技術は、第２基板上の特徴物を形成するのに用いることはない。
【００３１】
第１基板上にデバイスを形成し、第２基板上に相互接続構造を形成する実施例ではさらに別の利点がある。その理由は、相互接続構造を別個に形成し、第１基板上のデバイスの列を様々な方法で相互接続できるからである。これにより別の機能を具備するデバイスが得られる。
【００３２】
本発明の他の実施例においては、ＴＦＴは以下のプロセスで製造される。第１基板はＭＹＬＡＲ  （E．I．Dupont  de  Nemours社の登録商標）製の基板でその上に導電性ストリップまたはラインが形成されている。この導電性ストリップは、ポリマーベースの導電体で、例えば、カーボン含有インクである。第２基板は、ＩＴＯ（インジウム錫酸化物）をコーティングしたＭＹＬＡＲ  でその上に５００ｎｍ厚のポリイミド製のゲート誘電体層を具備している。Ｒｅｇｉｏｒｅｇｕｌａｒ（poly (3-hexylthiophene）)は、ＩＴＯをコーティングしたＭＹＬＡＲ  製基板の上にクロロホルムの溶剤から形成され、この基板はその上にポリイミド製のゲート誘電体層を具備する。この２枚の基板をその後圧接する。ポリマーベースの導電体の導電ストリップは、ソース電極とドレイン電極として機能し、ポリイミドは、ゲート誘電体である。ＩＴＯはゲートであり、ポリシオペン（polythiophene）は半導体である。
【００３３】
本発明のさらに別の実施例においては、第１基板はゲート電極、ゲート接点を形成して準備し、その上にＴＦＴデバイスが形成される。ポリマー製の誘電体材料（例、ポリイミド）をこの基板の選択した領域に塗布（形成する）する。例えば、誘電体がゲート電極の上にプリントされる。その後、有機半導体材料を基板上に溶剤キャスティング又は、蒸着等の技術を用いて形成される。有機半導体の一例は、リジオレギュラーポリ（ヘキシルチオフェン）（regioregular poly(hexylthiophene）)、α,ω−ジヘキシル−α−セクシチオフェン（α,ω-dihexyl-α-sexithiophene）、α,ω−ジヘキシル−α−クウィンクチオフェン（α,ω-dihexyl-α-quinquethiophene）、ペンタセン（pentacene）、銅ペルフルオロフタロシアニン（copper perfluorophthalocyanine）及び N,N’ビス-(１Ｈ，１Ｈ−ペンタデカフルオロオクチル）ナフタレン−1,4,5,8-テトラカルボキシリックジイミド（ N,N’-bis(１Ｈ，１Ｈ−pentadecafluorooctyl)napthalene-1,4,5,8-tetracarboxylic diimide）。 第２基板はニッケル製の接着層と金製のフィルムでもってコーティングする。ヘキサデカネチオール（hexadecanethiol）パターンが金製のフィルムの上に規定され、チオールでカバーされていない金属は水溶性酸化（aqueous,oxygenated）の水酸化カリウム／シアン化カリウム（ＫＯＨ／ＫＣＮ）（金に対し）と硫酸／過酸化水素／燐酸／硫酸ニッケル（Ｈ2ＳＯ4／Ｈ2Ｏ2／Ｈ3ＰＯ4／ＮｉＳＯ4）（ニッケルに対し）でもってエッチングされる。ソース電極とドレイン電極を含む残りの金属パターンを第１基板上に積層し、複数のＦＥＴを完成させ、そして相互接続を形成する。
【００３４】
第１基板と第２基板の間の上記の処理ステップにより、ミクロンサイズのチャネル長と所望の上部接触形状が得られる。この上部接触形状は、実際のソースとドレインよりも遙かに大きいソース接点用パッドとドレインの接点用パッドを含む。例えば、第２基板上の金属のパターンをエッチングするのに用いられる反応剤は、第１基板上の半導体を化学的に劣化させることがある。２つの基板の間の処理を分けることにより反応剤を用いることが出来、更にまた反応剤と半導体との間の接触を回避することが出来る。更にまた金のような金属は弗化処理された有機半導体には充分良く接着しない。そして２枚の基板の間を処理を分けることにより、上記のような劣化の問題を回避することが出来る。
【００３５】
更に本発明の別の実施例によれば、ゲートと誘電体材料と半導体とは第１基板上に形成され、導電性カーボンのパターンは第２基板上に形成される。これら２枚の基板を積層してデバイスを形成する。
【符号の説明】
【００３６】
１０  第１基板
１５  ＴＦＴゲート
２０  誘電体層
２５  ソース領域
３０  ドレイン
３５  半導体材料層
４０  第２基板
４５  金属
５０  貫通孔
１００  基板
１１０  金製パターン化層
１２０  誘電体層
１３０  ソース電極
１４０  ドレイン電極
１５０，１６０  相互接続用パッド
１７０  半導体層
【図１】
0004505036.tif 000002
【図２】
0004505036.tif 000003