(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された誘電体層と、
前記誘電体層上に形成された第１電極と、
前記誘電体層上に形成され、前記第１電極と離間して形成された第２電極と、を含み、
前記第２電極は、ベース部と、該ベース部と連続して形成された支持部と、該支持部と連続して形成されたビーム部と、を有し、
前記ビーム部は、間隙を介して、前記第１電極の表面の少なくとも一部の上に位置し、
電気信号が印加されると、前記ビーム部が振動し、該ビーム部と前記第１電極との間で電気容量が変化し、
前記ビーム部は、該ビーム部と前記支持部との接続面に平行する第１の方向に第１の幅を有し、
前記支持部は、前記第１の方向に第２の幅を有し、
前記第２の幅は、前記第１の幅よりも小さく、
断面視において、前記第１電極は、第１の端面を有し、
断面視において、前記支持部は、前記第１電極の前記第１の端面から、前記基板の表面に平行する第２の方向に位置する第２の端面を有し、
前記第１の端面と前記第２の端面との間に誘電体部が形成され、且つ、前記前記第１の端面と前記第２の端面とは、該誘電体部に接していることを特徴とするフラップ振動子。
【請求項２】
請求項１において、
前記ビーム部は、前記接続面を含む第３の端面を有し、
前記第３の端面は、中央部を有し、
前記支持部は、前記中央部に接続されていることを特徴とするフラップ振動子。
【請求項３】
請求項１または２において、
前記第２の幅は、前記第１の幅の５０％未満であることを特徴とするフラップ振動子。
【請求項４】
請求項１または２において、
前記第２の幅は、前記第１の幅の２５％未満であることを特徴とするフラップ振動子。
【請求項５】
第１電極と、
前記第１電極と離間し、ビーム部と、ベース部と、該ビーム部と該ベース部との間に形成された支持部とを有する第２電極と、
前記第１電極と前記第２電極の前記ベース部との間に形成された誘電体部と、含み、
前記ビーム部は、間隙を介して、前記第１電極の表面の少なくとも一部の上に位置し、
電気信号が印加されると、前記ビーム部が振動し、該ビーム部と前記第１電極との間で電気容量が変化し、
前記ビーム部は、該ビーム部と前記支持部との接続面に平行する第１の方向に第１の幅を有し、
前記支持部は、空隙によって離間された複数の支持部分を有し、
複数の前記支持部分の各々は、前記第１の方向に沿って配置され、
複数の前記支持部分の各々は、前記第１の方向に第２の幅を有し、
前記第２の幅の合計は、前記第１の幅よりも小さいことを特徴とするフラップ振動子。
【請求項６】
請求項５において、
前記第２の幅の合計は、前記第１の幅の５０％未満であることを特徴とするフラップ振動子。
【請求項７】
請求項５において、
前記第２の幅の合計は、前記第１の幅の２５％未満であることを特徴とするフラップ振動子。
【請求項８】
請求項５ないし７のいずれか一項において、
各々の前記支持部分が有する前記第２の幅は、同じであることを特徴とするフラップ振動子。
【請求項９】
請求項５ないし７のいずれか一項において、
各々の前記支持部分が有する前記第２の幅は、異なることを特徴とするフラップ振動子。
【請求項１０】
請求項１ないし９のいずれか一項のフラップ振動子を含むことを特徴とする高周波アプリケーションの集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、振動子の分野に関し、さらに、ＭＥＭＳ（微小電気機械システム）振動子に関する。
【背景技術】
【０００２】
微小電気機械システム（ＭＥＭＳ）は、例えば高周波（ＲＦ）アプリケーション等のための、低コスト、低電力構成部品を実現するためのもっとも有望な技術の１つである。ＭＥＭＳデバイスのマイクロメータのスケールと集積化の実現性は、従来の高周波システムにおいて受動素子が占有する大きな領域の問題を軽減するのに有用である。
【０００３】
このような状況において、いわゆるＭＥＭＳ振動子が開発されており、これは容量結合された２つの半導体電極（シリコン、ポリシリコン等で作成される）を含む。電気信号を電極に印加すると、振動子はその共振周波数で共振信号を発生する。電気信号により、例えば電極の１つである電極配置の一部の機械的振動が生じ、その機械的共振周波数で発振が開始される。これにより電極配置の電気容量が変化し、システムは電気共振信号を発生する。
【０００４】
ＭＥＭＳ振動子は２つの電極から成ることができる。１つは「固定する」ことが可能で、１つは電気信号が電極に印加されたときに振動することができるように配置された部材を含む。そのような振動子の例が特許文献１に開示されている。そこにおいて、ビーム部がアンカー部から延び、該ビーム部は振動子の他方の電極の表面に対向するように配置された末端部を有する。振動運動は、アンカーと他方の電極との間での長手方向のビームの収縮／伸張に対応する。
【０００５】
ＭＥＭＳ振動子の別の例では、いわゆるフラップ振動子またはマイクロフラップ振動子がある。そのような振動子を図１（ａ）および１（ｂ）に示す。これは第１電極１と第２電極をから成る。第１電極１は基板（不図示）上に配置することができ、基板上には他方の電極のベース部２３を配置することもできる。さらに第２電極は、ベース部２３からビーム部の主要面に対して垂直方向に偏位したビーム部２１を含み、第２電極の一部を形成する支持部２２によりベース部２３に連結している。該支持部２２と隣接する第１電極の端部の間には、誘電体片または誘電体層（例えばシリコン酸化層など）の一部のような誘電体部３があり、第１および第２電極を電気的に隔離している。
【０００６】
ビーム部２１は、第１電極１の表面の少なくとも一部の上に延び、該ビーム部と、対向する第１電極の表面との間には間隙があり、そこでビーム部２１を振動させる（図１（ｂ）に矢印で図示）。第１および第２電極が重なる部分、すなわちビーム部２１が、下にある電極１に重なる部分は、本来のＭＥＭＳ振動子領域であり、幅Ｗと長さＬを有する。電気信号が電極に印加されると、振動子はその共振周波数で共振信号を発生する。電気信号により、ビーム２１は機械的振動を生じ、ビーム２１の自由端がその機械的共振周波数で垂直に振動を開始する。これにより電極配置の電気容量が変化し、システムは電気共振信号を発生する。
【０００７】
第１電極１は典型的にはシリコンまたはポリシリコンで作成され、第２電極もまた、シリコンまたはポリシリコンで作成することができる。これらの材料は（標準ＣＭＯＳプロセスやバイポーラプロセスなどの）半導体製造の標準プロセスと互換性がある。
【０００８】
【特許文献１】米国特許第６８７０４４４号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のマイクロフラップＭＥＭＳ振動子による問題は、機械的摩擦による支持部の減衰効果が原因で、Ｑファクタが比較的低いことにある。これにより出力共振信号が減少する。
【００１０】
一方、この種の振動子から得られる信号は非常に弱くなり得ることが分かっており、従来の発振器アプリケーションには適さない。したがって、出力共振信号を増強させる必要がある。
【課題を解決するための手段】
【００１１】
本発明のフラップ振動子は、基板と、前記基板上に形成された誘電体層と、前記誘電体層上に形成された第１電極と、前記誘電体層上に形成され、前記第１電極と離間して形成された第２電極と、を含み、前記第２電極は、ベース部と、該ベース部と連続して形成された支持部と、該支持部と連続して形成されたビーム部と、を有し、前記ビーム部は、間隙を介して、前記第１電極の表面の少なくとも一部の上に位置し、電気信号が印加されると、前記ビーム部が振動し、該ビーム部と前記第１電極との間で電気容量が変化し、
前記ビーム部は、該ビーム部と前記支持部との接続面と平行する第１の方向に第１の幅を有し、前記支持部は、前記第１の方向に第２の幅を有し、前記第２の幅は、前記第１の幅よりも小さく、断面視において、前記第１電極は、第１の端面を有し、断面視において、前記支持部は、前記第１電極の前記第１の端面から前記基板の表面に平行する第２の方向に位置する第２の端面を有し、前記第１の端面と前記第２の端面との間に誘電体部が形成され、且つ、前記前記第１の端面と前記第２の端面とは、前記誘電体部に接していることを特徴とする。
また、本発明のフラップ振動子は、前記フラップ振動子において、前記ビーム部は、前記接続面を含む第３の端面を有し、前記第３の端面は、中央部を有し、前記支持部は、前記中央部に接続されていることを特徴とする。
また、本発明のフラップ振動子は、前記フラップ振動子において、前記第２の幅は、前記第１の幅の５０％未満であることを特徴とする。
また、本発明のフラップ振動子は、前記フラップ振動子において、前記第２の幅は、前記第１の幅の２５％未満であることを特徴とする。
また、本発明のフラップ振動子は、第１電極と、前記第１電極と離間し、ビーム部と、ベース部と、該ビーム部と該ベース部との間に形成された支持部とを有する第２電極と、前記第１電極と前記第２電極の前記ベース部との間に形成された誘電体部と、含み、前記ビーム部は、間隙を介して、前記第１電極の表面の少なくとも一部の上に位置し、電気信号が印加されると、前記ビーム部が振動し、該ビーム部と前記第１電極との間で電気容量が変化し、前記ビーム部は、該ビーム部と前記支持部との接続面に平行する第１の方向に第１の幅を有し、前記支持部は、空隙によって離間された複数の支持部分を有し、複数の前記支持部分の各々は、前記第１の方向に沿って配置され、複数の前記支持部分の各々は、前記第１の方向に第２の幅を有し、前記第２の幅の合計は、前記第１の幅よりも小さいことを特徴とする。
また、本発明のフラップ振動子は、前記フラップ振動子において、前記第２の幅の合計は、前記第１の幅の５０％未満であることを特徴とする。
また、本発明のフラップ振動子は、前記フラップ振動子において、前記第２の幅の合計は、前記第１の幅の２５％未満であることを特徴とする。
また、本発明のフラップ振動子は、前記フラップ振動子において、各々の前記支持部分が有する前記第２の幅は、同じであることを特徴とする。
また、本発明のフラップ振動子は、前記フラップ振動子において、各々の前記支持部分が有する前記第２の幅は、異なることを特徴とする。
さらに、本発明の高周波アプリケーションの集積回路は、前記フラップ振動子を含むことを特徴とする。
【００１２】
本発明によれば、支持部の幅は、ビーム部の幅よりも小さい。すなわち、支持部はビーム部の全幅にわたって連続しているのではない。これは、出力共振信号の増強、および／またはＱファクタの向上のためのものであり、下記の理由による。
【００１３】
マイクロフラップ振動子は、クランプフリーのビーム振動子と同種である。クランプフリーのビーム振動子のサポートＱファクタは下記のように表される。
0004458081.tif 000002
ここで、Ｌ、Ｗはそれぞれ、図１（ａ）に示すクランプフリーのビーム（マイクロフラップ）振動子の、長さ、幅である（Ｓ．Ｐｏｕｒｋａｍａｌｉら著「Ｈｉｇｈ−Ｑ  Ｓｉｎｇｌｅ  Ｃｒｙｓｔａｌ  Ｓｉｌｉｃｏｎ  ＨＡＲＰＳＳ  Ｃａｐａｃｉｔｉｖｅ  Ｂｅａｍ  Ｒｅｓｏｎａｔｏｒｓ  Ｗｉｔｈ  Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｓｕｂ−１００−ｎｍ  Ｔｒａｎｓｄｕｃｔｉｏｎ  Ｇａｐｓ」、Ｊ．Ｍｉｃｒｏｌｅｃｔｒｏｍｅｃｈ．Ｓｙｓｔ．ｖｏｌ．１２、２００３年８月、ｐ．４８７−４９６参照）。すなわちこの振動子のサポートＱファクタはビームの長さに比例し、幅に反比例する（総合的Ｑファクタはいくつかの減衰効果に影響を受ける。サポートＱファクタは支持部の減衰効果に関係する）。したがって、Ｑファクタを増加するために、可能なアプローチは振動子の長さを増加し、幅を減少することであろう。しかし、振動部の幅を含む振動子の幅を減少すると、出力信号の低下をもたらす（ビーム部に蓄積可能な電荷はビーム部の幅と共に増加し、出力信号のレベルはビーム部に蓄積される電荷のレベルと共に増加する）。しかし、この弊害は支持部の幅（またはむしろ、有効幅すなわち累算した全体の幅）を減らしさえすれば回避できる。
【００１４】
一方で、ＭＥＭＳ振動子の電気等価回路モデルは図２のように示すことができる。ここで、ＬSは振動子の等価回路のインダクタンス、ＣSは振動子の等価回路の電気容量、ＲSは直列運動抵抗であり、Ｃ0は振動子の２つの電極間の重複静電容量であり、とりわけ振動子のサイズによって決定される。図１（ａ）および１（ｂ）のようなマイクロフラップ振動子では、Ｃ0はビーム部２１と支持部２２が第１電極１の表面に重なる領域によって影響を受ける（図１（ｂ）参照）。ビーム部２１と第１電極１の間にはシリコン酸化層は残っていない。したがって、Ｃ0への作用は、主に支持部の一部、または２つの電極間の誘電体片または誘電体部（例えば、二酸化ケイ素（ＳｉＯ2）で作成される）が存在する側壁部からである（誘電体部の誘電率εOXは、−誘電体部は対応するシリコン酸化層の一部である−  真空の誘電率ε0より大きい：εOX＞ε0）。
【００１５】
Ｃ0は、振動子の性能に影響を及ぼすことが分かっている。高いＣ0は振動子の電気容量が高いことを意味する。したがって、Ｃ0を減少させると、出力共振信号が増強される。本発明によれば、これは支持部の有効幅を減らすことにより実現され、このようにして、第１および第２電極間でもっとも大きい誘電率εOXを有する領域における電極の領域を減少させる。この領域は、第２電極の支持部と隣接する第１電極の端部との間における、誘電体片または誘電体部に相当する。
【００１６】
支持部は、ビーム部との連結部に平行する方向に連続する１つの単一支持部分を含むことができ、有効幅は単一支持部分の幅になる。支持部分は、例えば、幅に沿ったビーム部の収縮を考慮して中央に設置できる。
【００１７】
別法として、支持部はビーム部との連結部に平行する方向に沿って１列に配置された複数の支持部分を含むことができる。支持部分は、隣接する支持部分とは空隙により離間しており、有効幅は複数の支持部分の幅の合計となる。すなわち、単一支持部分の代わりに、空隙により離間した複数の小さな支持部分でも良く、支持部分の累算したまたは合計の幅はビーム部の幅より小さくなる。
【００１８】
本発明によって得られる効果は、基本的に支持部分の「有効幅」の減少に伴って増加する。一方、ビーム部の十分な機械的支持を保証できるように、幅は十分にする。どの場合でも、有効幅は、ビーム部の幅の５０％未満、例えば、ビーム部の２５％でも適用できる。
【００１９】
第２電極はさらに、支持部から延びるベース部を含むことができる。ビーム部をベース部からビーム部の主要面に対して垂直方向に移動していても良く、すなわちビーム部とベース部が、振動子を形成する層構造において「異なるレベル」にあっても良い。
【００２０】
支持部は、有効幅を有し、該有効幅は少なくとも誘電体片に接する領域の一部（または全体でもよい）において、第１の幅より小さく（幅を減少することは特に、第１および第２電極間の電気容量の減少に寄与する）、および／または、支持部は、有効幅を有し、該有効幅は少なくとも誘電体片に接していない領域の一部において、第１の幅より小さい（幅を減少することは主として、振動子のＱファクタの増加に役立つ）。
【００２１】
誘電体部は、第１電極に対して第２電極を電気的に絶縁するために配設された、シリコン酸化層等の層の一部であっても良い。
【００２２】
第１電極と第２電極の一方がｐ型ドープ半導体材料で作成されても良く、第１電極と第２電極の他の一方がｎ型ドープ半導体材料で作成されても良い。よって、出力信号電流を下記に説明するように、増加することができる。
【００２３】
ＭＥＭＳ振動子の半導体電極間の単位当たりの電荷は、下記のように算出できる。
0004458081.tif 000003
（ここで、Ｃ0は２つの電極間の静電容量、ＶPは２つの電極間のＤＣバイアス電圧、ＶFBはフラットバンド電圧、Φfはフェルミ準位、ΦABは２つの対向する半導体電極間のビルトインポテンシャル）
【００２４】
従来型の配置では、両電極は同じ方法でドープされた材料から構成され（すなわち、ｐ型とｐ型、またはｎ型とｎ型の半導体材料）、ビルトインポテンシャルΦABは下記の通りである。
0004458081.tif 000004
（ここで、Ｅgは半導体のエネルギーバンドギャップ、Ｎaは底面側（基準）半導体電極のドーピング密度、ｋはボルツマン定数、Ｔは温度、ｎiは半導体の固有密度、）
そして、電極の電荷は下記の通り。
0004458081.tif 000005
【００２５】
しかし、電極が異なる方法でドープされた材料で作成された場合（例えば、それぞれｐ型、ｎ型の半導体材料で）、ビルトインポテンシャルΦABは下記のようになる。
0004458081.tif 000006
【００２６】
そして、電極の電荷は下記のようになる。
0004458081.tif 000007
【００２７】
上記の式から、電極の電荷の差、すなわちｑ1とｑ2の差が求められる。
0004458081.tif 000008
【００２８】
このようにして、一方の電極をｐ型半導体材料で作成し、他方の電極をｎ型半導体材料で作成した振動子は、両電極が同じ方法でドープされた従来の振動子より、多くの電荷を蓄積することができると分かる。
【００２９】
共振周波数で、インピーダンスＲXを有する容量型のＭＥＭＳ振動子ついて検討する。該振動子は、下記のように算出できる出力信号電力を生成する。
0004458081.tif 000009
ここで、Ａ0＝ＬＷは振動子重複領域（例えば、図３、４を参照）、ｄ0は２つの電極間を離間させる間隙、δＣ／δｘは単位変位当たりの振動子容量の変化、Ｘは振動振幅、ω0＝２πｆ0は角振動周波数、ε0は誘電率である。
【００３０】
振動子の静電容量は下記の通りである。
0004458081.tif 000010
よって、
0004458081.tif 000011
【００３１】
共振出力信号は電荷に比例する。したがって、静電結合型の振動子の半導体電極は、ｐ型半導体電極とｎ型半導体電極から構成され、同じ方法でドープされた２つの半導体電極を有する振動子よりも大きな出力信号電流を生成する。
【００３２】
したがって、振動子特性が向上し、振動子は、例えば無線通信デバイスで使用される集積回路等の高周波アプリケーションに、より好ましく利用できるように形成される。さらに、ドーピングをこのように選択しても、特定の製造工程を追加することや、従来の製造プロセスを実質的に変更することを必要としない。
言いかえれば、標準の半導体製造プロセスが利用できるということである。よって、本発明のこの実施形態は、既存の技術で、追加のコストもなく、直接実施できる。
【００３３】
本発明の別の態様は、フラップ振動子の製造方法に関する。第１電極、および隣接する該第１電極の端部から誘導体部によって離間された支持部を含む第２電極と、ビーム部から成るフラップ振動子の製造方法であり、ビーム部は、支持部から、第１電極の表面の少なくとも一部の上に延び、それによってビーム部と第１電極表面の間には間隙があり、第１電極および第２電極の配置は、電気信号が該電極に印加されると、ビーム部が振動し、ビーム部と第１電極の間で変化する電気容量を生成するようになされている。
【００３４】
この方法は、
−  第１電極に対応する第１電極層を配設する工程と、
−  少なくとも１つの誘電体層を、少なくとも第１電極層の一部の上に堆積し、少なくとも第１電極層の端部の一部を覆う工程と、
−第２電極層を、少なくとも１つの誘電体層の一部の上に堆積し、第２電極層が、少なくとも１つの誘電体層によって、第１電極層の端部から離間された支持部を含むようにする工程と、
−  第１電極層と第２電極層の間の少なくとも１つの誘電体層の一部を除去し、少なくとも第１電極層の一部の上に延び、ビーム部と第１電極の間で変化する電気容量を生成するように自由に振動するビーム部を配設し、それによって、第１電極層と第２電極層の間の少なくとも１つの誘電体層の一部を除去する工程が行われ、少なくとも１つの誘電体層の一部が残り、ビーム部を支持する第２電極の支持部を、隣接する第１電極の端部から離間する誘導体層を構成する工程と、を含む。
【００３５】
本発明のこの態様によれば、ビーム部が支持部との連結部に平行する方向に第１の幅を有し、支持部は該方向に有効幅を有し、有効幅が第１の幅より小さくなるように、第２電極層が配置される。
【００３６】
本発明の第１の態様と関連して既述した内容は、本発明の方法の態様にも、必要な変更を加えて適用できる。
【００３７】
支持部の有効幅は、支持部に対応する第２電極の相当部分を除去することによって、第１の幅より小さくできる。
【００３８】
別法として、支持部の有効幅は、第２電極層の有効幅をビーム部に対応するよりも支持部に対応して小さくするように、第２電極層を塗布することによって、第１の幅より小さくできる。
【００３９】
これは、典型的なＣＭＯＳプロセスの工程を利用して実現できる。
【００４０】
第１電極層および第２電極層のうちの一方または両方が、ドープシリコンまたはポリシリコンで作成できる。
【００４１】
少なくとも１つの誘電体層が、例えば二酸化ケイ素で作成できる。
【００４２】
支持部を構成する第２電極層の一部が、ビーム部との連結部に平行する方向に連続する単一支持部分を含むように、第２電極層を配設または処理でき、有効幅は単一支持部分の幅である。
【００４３】
別法として、支持部を構成する第２電極層の一部が、ビーム部との連結部に平行する方向に沿って配置された複数の支持部分を含み、該支持部分が隣接する支持部分とは空隙により離間するように、第２電極層を配設または処理でき、有効幅は複数の支持部分の幅の合計である。
【００４４】
有効幅は、第１の幅の５０％未満、例えば第１の幅の２５％未満で良い。
【００４５】
第２電極がさらに、支持部から延びるベース部を含むように、第２電極層を配設できる。
【００４６】
支持部が有効幅を有し、該有効幅が、少なくとも１つの誘電体層の残りの部分に接する領域の少なくとも一部において、および／または、少なくとも１つの誘電体層の残りの部分に接していない領域の少なくとも一部において、第１の幅より小さくなるように、第２電極層を塗布または処理できる。
【００４７】
第１電極と第２電極の一方をｐ型ドープ半導体材料で作成しても良く、第１電極と第２電極の他の一方をｎ型ドープ半導体材料で作成しても良い。
【００４８】
本発明のさらに別の態様は、高周波アプリケーションの集積回路に関する。該集積回路は、複数の回路要素から成り、上記に記載した振動子、および／または上記に記載の方法により得られる振動子、の少なくとも１つを含む。この種の集積回路にこの種の振動子を使用すると、高周波アプリケーションの構成要素の集積化が増大する。
【発明を実施するための最良の形態】
【００４９】
説明を完全にし、本発明をより良く理解するために、図面１式を備えた。図面は説明に不可欠な部分であり、本発明の好ましい実施形態を図解している。実施形態は、本発明の範囲を制限するものではなく、本発明をどのように実施するかの例に過ぎないと解釈すべきである。
【００５０】
図３は、本発明の可能な実施形態に係わるフラップ振動子の説明図であり、第１電極１および第２電極２（ハッチング部分を指す）から成る。第２電極は、誘電体部３により隣接する第１電極の端部から離間した支持部２２１、該支持部から第１電極１の表面の一部の上を延びるビーム部２１、およびベース部２３から成る。ビーム部２１と、対向する第１電極１の面との間には間隙がある。第１電極1と第２電極の配置は、電気信号が電極に印加されると、ビーム部が振動し、ビーム部２１と第１電極１の間で変化する電気容量を生成するようになされている。ここで、本実施形態によると、ビーム部２１は支持部２２（図示せず。図１（B）の断面図参照)との連結部に平行する方向に第１の幅（Ｗ）を有し、支持部はビーム部との連結部に平行する方向に連続する単一支持部分２２１を含む。よって、支持部の有効幅は該単一支持部分２２１の幅（ｗ１）であり、上述のビーム部の第１の幅（Ｗ）より小さい。単一支持部分２２１は、幅（Ｗ）に沿ったビーム部２１の収縮を考慮して中央に設置され、対称的な配置となる。
【００５１】
図４は、別の実施形態の説明図である。ほとんどの構成部品は図３で説明したものと同じであり、同じ符号が付してある。しかし単一支持部分２２１の代わりに、図４の実施形態では、支持部が、ビーム部との連結部に平行する方向に沿って１列に配置された複数の支持部分２２２を含む。該支持部分２２２は隣接する支持部分２２２とは空隙２２２０により離間している。それにより、有効幅は複数の支持部分２２２の各幅（ｗ２）の合計となる。これらの支持部分２２２はそれぞれ同じ幅にすることもできるし、または異なる幅にすることもできる。
【００５２】
図５は、本発明の一実施形態にしたがって振動子を製造する一つの可能な方法を概略的に説明している。基本的に製造プロセスは標準ＣＭＯＳ技術に基づき、振動子を集積回路に集積するのに適している。
【００５３】
図５（ａ）は第１工程後に得られる構造を示す。第１工程では基板ウェハを準備し、第１シリコン層５０１（例えば、ｐまたはｎ型のドープシリコン）を構成し、その上に第１の絶縁層または誘電体層（例えば二酸化ケイ素（ＳｉＯ2）の層で、フィールド酸化層としても公知である）を熱酸化により堆積する。誘電体層５０２の厚さは、典型的には１００００Å程度である。
【００５４】
図５（ｂ）では、第１ポリシリコン層５０３をＣＶＤ（化学気相成長）法によって第１誘電体層５０２の一部の上に堆積する。この第１ポリシリコン層５０３は、ポリシリコン層の抵抗率を減少させるために、熱拡散またはイオン注入により、（例えば、ボロン（Ｂ）を用いたｐ型ドーピング、またはヒ素（Ａｓ）またはリン（Ｐ）を用いたｎ型ドーピングを用いて）ドープされる。その後、ウェハはドーピングの均一性を維持するように熱アニールされる。この第１ポリシリコン層５０３の厚さは、典型的には５０００Å程度である（しかし、この層の幅は本振動子の製造プロセスでは重要ではない。この場合、第１ポリシリコン層５０３が第１電極を構成するが、振動させることは意図しておらず、そのためその寸法は特には関係がないからである）。
【００５５】
図５（ｃ）において、第２誘電体（例えば二酸化ケイ素（ＳｉＯ2）等）層５０４が、後に続くポリシリコン層から第１ポリシリコン層５０３を絶縁するために、熱酸化により追加される。また、第２誘電体層５０４は振動子の全体的な支持体または「アンカー」部としての役割をする。第２誘電体層５０４の厚さは、振動子の垂直に重なり合う部分間に設けられる間隙に依存する。典型的には第２誘電体層５０４は５００ｎｍ未満の厚さを有することができる。
【００５６】
図５（ｄ）において、第２ポリシリコン層５０５が、第２誘電体層５０４の一部の上にＣＶＤ法により堆積される。この第２ポリシリコン層５０５は、（例えば、ボロン（Ｂ）を用いたｐ型ドーピング、またはヒ素（Ａｓ）またはリン（Ｐ）を用いたｎ型ドーピングを用いて）ドープされる。第１ポリシリコン層をｐ型ドーピングすると、第２ポリシリコン層をｎ型ドーピングすることができ、逆もまた同様である。ポリシリコン層の抵抗率を減少させるために、熱拡散またはイオン注入により、逆の型のドーピングが、振動子からのより大きな出力信号電流に対して備えることができるからである（上述の部分を参照）。それから、ウェハはドーピングの均一性を維持するように熱アニールされる。この第２ポリシリコン層５０５の厚さは、振動子の所望の特性に従って選択される（この層の厚さは、振動子の特性に強く影響する重要なパラメータである）。典型的には第２ポリシリコン層５０５は、５００ｎｍから２０００ｎｍの間の厚さを有する（しかし、厚いポリシリコン層は製造がより難しい場合があり、標準ＣＭＯＳ製造プロセスとは互換性がない）。
【００５７】
次の工程、いわゆる「ポストプロセス」工程では、犠牲層（すなわち、第２誘電体層５０４の一部）が取り除き、支持部に連結する部分を除いたビーム部（第２ポリシリコン層５０５の一部に相当する）を自由にさせることにより振動子を作動できるようにする。支持部もまた第２ポリシリコン層５０５により構成されている。ポストプロセスリリースエッチングはフッ化水素酸リリース溶液（この溶液は、典型的にはシリコン酸化犠牲層を除去するために用いられる）を用いて行われる。エッチング時間は、除去される第２誘電体層５０４の長さに依存する。
【００５８】
図５（ｅ）において、第２誘電体層５０４の一部がどのようにして残り、第１ポリシリコン層５０３（本発明の第１電極に相当する）と第２ポリシリコン層５０５の一部（第２電極の支持部分に相当する）との間の誘電体部または誘電体片を構成するかが分かる。第２誘電体層５０４の一部は、第１および第２電極（それぞれ第１ポリシリコン層５０３、第２ポリシリコン層５０５に相当する）の間の誘電体部または誘電体片となり、実質上２つの電極間の電気容量に寄与する。したがって、第２電極の支持部の幅、または少なくともこの誘電体片（すなわち、第１および第２電極間の第２誘電体層５０４に対応するの残存部分）に接している支持部の部分の幅を減少させることにより、電気容量は減少する。この幅は、支持部に対応する第２ポリシリコン層５０５が、幅または「有効幅」を、ビーム部の幅と比較して減じていることを特徴とするように、第２ポリシリコン層５０５を塗布する、上述の工程を実行することによって減じるができる。これは、第２ポリシリコン層５０５を以下のように塗布することによって行われる。すなわち、支持部に対応する部分の第２ポリシリコン層５０５は、
−  ビーム部の幅より小さい幅（すなわち、図３に示す幅ｗ１）を有する１つの単一支持部分２２１、または
−  複数の支持部分が空隙２２２０により離間され、各支持部分は複数の部分の幅の合計がビーム部の幅より小さくなるように選択された幅ｗ２を有する（図４参照）複数の支持部分２２２
を含む。
【００５９】
これは、連続する第２ポリシリコン層５０５を塗布した後、エッチングで一部を除去するか、または、該第２ポリシリコン層５０５を、該当の領域をポリシリコンから離間するように保持するマスクの上から塗布し、そうして本発明のように支持部分を設けることによって達成できる。これは、例えば、従来のＣＭＯＳプロセス工程を利用して行うことができる。
【００６０】
もちろん、振動子回路の電気容量を変更するための別のアプローチとして、第２誘電体層５０４を取り除き、支持部に関係する第１および第２電極間の第２誘電体層５０４を除去することも可能である。しかし、第２誘電体層５０４を除去し、支持部を第１電極から離間することは、支持部がもはや第２誘電体層によって支持されないということである。こうすると、支持部はビーム部と共に振動してしまい、よって振動子の機械的挙動を実質的に変えてしまい、望ましくない。
【００６１】
図６は、高周波アプリケーションの集積回路、すなわちアンテナ６００に接続されたトランシーバモジュール示す。トランシーバモジュールは、複数のバンドパスフィルタ６０１、中間周波数バンドパスフィルタ６０２、Ｒｘ／Ｔｘ（受信／送信）スイッチ６０３、低雑音増幅器６０４、電力増幅器６０５、中間周波数増幅器６０６、局部発振器６０７、周波数変換ミキサ６０８、ベースバンドブロック６０９から成る。この回路構成は、この種のアプリケーションでは従来型のものである。しかし、本発明にしたがうと、１つ以上のバンドパスフィルタ（６０１、６０２）と局部発振器は本発明の振動子に基づくことが可能であり、他の要素、任意にはアンテナ６００も含む回路に集積されている。
【００６２】
本明細書において、用語「から成る」およびその派生語（「から成っている」「含む」等）は除外の意味で理解すべきではなく、すなわちこれらの用語は、記載および定義されたものがさらなる要素、工程等を含む可能性を除外するような解釈をすべきではい。
【００６３】
一方、本発明は、ここに記載した特定の実施形態に限定されないことは明らかであり、特許請求の範囲で定義した本発明の全般的な範囲内で、当業者が想到し得る任意の変形（例えば、材料、寸法、構成要素、構成等の選択に関して）を、包含する。
【産業上の利用可能性】
【００６４】
本発明は、マイクロフラップＭＥＭＳ振動子において利用することが可能である。
【図面の簡単な説明】
【００６５】
【図１（ａ）】従来のＭＥＭＳ振動子上面図。
【図１（ｂ）】図１（ａ）に示すＭＥＭＳ振動子の断面図。
【図２】ＭＥＭＳ振動子の電気等価回路モデル
【図３】本発明の一実施形態に係わるＭＥＭＳ振動子の上面図。
【図４】本発明の別の実施形態に係わるＭＥＭＳ振動子の上面図。
【図５】製造プロセスの異なる工程における振動子の断面の概略説明図。
【図６】本発明の振動子を含む高周波アプリケーションの回路の概略説明図。
【符号の説明】
【００６６】
１・・・・第１電極
２・・・・第２電極
３・・・・誘電体部
２１・・・ビーム部２１
２２・・・支持部
２３・・・ベース部
２２１・・単一支持部分
２２２・・支持部分
２２２０・空隙
５０１・・第１シリコン層
５０２・・第１誘電体層
５０３・・第１ポリシリコン層
５０４・・第２誘電体層
５０５・・第２ポリシリコン層
【図１（ａ）】
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【図１（ｂ）】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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