(57)【特許請求の範囲】
【請求項１】
半導体基板上にダミーゲートを形成する段階と、前記ダミーゲートを形成した半導体基板上にＡｌ２Ｏ３膜を形成する段階と、前記Ａｌ２Ｏ３膜が形成された半導体基板を熱処理する段階と、全体構造の上面に層間絶縁膜を形成し、前記ダミーゲートが露出するまで化学機械研磨を行い前記層間絶縁膜を研磨、平坦化する段階と、ゲート形成領域を定義する溝を形成するために、前記ダミーゲートをエッチングする段階と、前記溝の内部に、ゲート絶縁膜及びゲート電極を順次形成する段階とを含んで構成されることを特徴とするダマシーン工程を利用した半導体素子の製造方法。
【請求項２】
前記ダミーゲートは、ダミーゲート酸化膜とダミーゲート用シリコン膜で構成されたことを特徴とする請求項１記載のダマシーン工程を利用した半導体素子の製造方法。
【請求項３】
前記ダミーゲート酸化膜は、１０〜１５０Åの厚さに蒸着することを特徴とする請求項２記載のダマシーン工程を利用した半導体素子の製造方法。
【請求項４】
前記Ａｌ２Ｏ３膜は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）方法又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法で蒸着することを特徴とする請求項１記載のダマシーン工程を利用した半導体素子の製造方法。
【請求項５】
前記Ａｌ２Ｏ３膜は５〜５００Åの厚さに蒸着し、前記ゲート形成領域を定義する溝を形成するために、前記ダミーゲートをエッチングする段階において、前記Ａｌ２Ｏ３膜がエッチングされないよう、不活性ガス、Ｏ２、又はＮ２Ｏを利用して４００〜１０００℃の温度範囲内で熱処理を行うことを特徴とする請求項１記載のダマシーン工程を利用した半導体素子の製造方法。
【請求項６】
前記Ａｌ２Ｏ３膜はＡｌＯＮを蒸着した後、熱処理を行い、Ａｌ２Ｏ３膜に変換して形成することを特徴とする請求項１記載のダマシーン工程を利用した半導体素子の製造方法。
【請求項７】
半導体基板上に、ダミーゲート酸化膜及びダミーゲート用シリコン膜を形成してダミーゲートを形成する段階と、前記ダミーゲート周囲のダミーゲート酸化膜を除去する段階と、前記ダミーゲート周囲のダミーゲート酸化膜を除去した前記ダミーゲートを含む前記半導体基板上にＡｌ２Ｏ３膜を形成する段階と、前記Ａｌ２Ｏ３膜が形成された前記半導体基板を熱処理する段階と、前記半導体基板にＬＤＤ領域を形成するために、前記半導体基板に低濃度不純物イオンを注入する段階と、前記ダミーゲートの両側壁にスペーサを形成する段階と、ソース／ドレイン領域を形成するために、前記半導体基板に高濃度不純物イオンを注入する段階と、前記高濃度不純物イオン注入後、ソース／ドレイン領域を活性化するために、熱処理する段階と、全体構造の上面に層間絶縁膜を形成する段階と、前記層間絶縁膜を前記ダミーゲート用シリコン膜が露出するまで化学機械研磨工程により研磨、平坦化する段階と、ゲート形成領域を定義する溝を形成するために、前記ダミーゲート用シリコン膜及びダミーゲート酸化膜を順次エッチングする段階と、前記溝の内部に、ゲート絶縁膜、及びドーピングされたポリシリコン膜又は金属膜を順次形成し、半導体素子のゲートを形成する段階とを含んで構成されることを特徴とするダマシーン工程を利用した半導体素子の製造方法。
【請求項８】
前記ダミーゲート酸化膜は、１０〜１５０Åの厚さに蒸着することを特徴とする請求項７記載のダマシーン工程を利用した半導体素子の製造方法。
【請求項９】
前記Ａｌ２Ｏ３膜は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法で蒸着することを特徴とする請求項７記載のダマシーン工程を利用した半導体素子の製造方法。
【請求項１０】
前記Ａｌ２Ｏ３膜は５〜５００Åの厚さに蒸着し、前記ゲート形成領域を定義する溝を形成するために、前記ダミーゲート用シリコン膜及びダミーゲート酸化膜を順次エッチングする段階において、前記Ａｌ２Ｏ３膜がエッチングされないよう、不活性ガス、Ｏ２、又はＮ２Ｏを利用して４００〜１０００℃の温度範囲内で熱処理を行うことを特徴とする請求項７記載のダマシーン工程を利用した半導体素子の製造方法。
【請求項１１】
前記Ａｌ２Ｏ３膜はＡｌＯＮを蒸着した後、熱処理を行い、Ａｌ２Ｏ３膜に変換して形成することを特徴とする請求項７記載のダマシーン工程を利用した半導体素子の製造方法。
【請求項１２】
素子分離膜を備えた半導体基板上に、ダミーゲート酸化膜及びダミーゲート用シリコン膜を形成してダミーゲートを形成する段階と、前記ダミーゲートを形成した半導体基板上に酸化工程を行い酸化膜を形成する段階と、前記ダミーゲート周囲の前記酸化膜を除去するために湿式エッチングを行う段階と、前記ダミーゲート周囲の前記酸化膜を除去した前記ダミーゲートを含む前記半導体基板上にＡｌＯＮ膜を形成する段階と、前記ＡｌＯＮ膜をＡｌ２Ｏ３膜に変換させるために前記半導体基板を熱処理する段階と、前記Ａｌ２Ｏ３膜が形成された前記半導体基板を熱処理する段階と、前記半導体基板にＬＤＤ領域を形成するために、前記半導体基板に低濃度不純物イオンを注入する段階と、前記ダミーゲートの両側壁にスペーサを形成する段階と、ソース／ドレイン領域を形成するために、前記半導体基板に高濃度不純物イオンを注入する段階と、前記高濃度不純物イオン注入後、ソース／ドレイン領域を活性化するために、熱処理する段階と、全体構造の上面に層間絶縁膜を形成する段階と、前記層間絶縁膜を前記ダミーゲート用シリコン膜が露出するまで化学機械研磨工程により研磨、平坦化する段階と、ゲート形成領域を定義する溝を形成するために、前記ダミーゲート用シリコン膜及びダミーゲート酸化膜を順次エッチングする段階と、前記溝の内部に、ゲート絶縁膜、及びドーピングされたポリシリコン膜又は金属膜を順次形成し、半導体素子のゲートを形成する段階とを含んで構成されることを特徴とするダマシーン工程を利用した半導体素子の製造方法。
【請求項１３】
前記ダミーゲート酸化膜は、１０〜１５０Åの厚さに蒸着することを特徴とする請求項１２記載のダマシーン工程を利用した半導体素子の製造方法。
【請求項１４】
前記Ａｌ２Ｏ３膜は５〜５００Åの厚さに蒸着し、前記ゲート形成領域を定義する溝を形成するために、前記ダミーゲート用シリコン膜及びダミーゲート酸化膜を順次エッチングする段階において、前記Ａｌ２Ｏ３膜がエッチングされないよう、不活性ガス、Ｏ２、又はＮ２Ｏを利用して４００〜１０００℃の温度範囲内で熱処理を行うことを特徴とする請求項１２記載のダマシーン工程を利用した半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に関し、より具体的には、ダマシーン工程を利用した半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
ダマシーン（Ｄａｍａｓｃｅｎｅ）工程を利用した半導体集積技術は半導体素子の高集積化が進められるに伴い、その利用がさらに増加している。
一例として、ゲート電極用物質として金属を利用する半導体製造工程で、ダマシーン工程を利用すると、ゲートパターニングとソース／ドレイン領域が全て形成されたあと実質的なゲートが形成されるため、熱予算（Ｔｈｅｒｍａｌ  Ｂｕｄｇｅｔ）とプラズマによる損失を減少させることができ、後続酸化工程がなくなるため酸化工程によるゲート電極の欠陥を防止することができるとの利点がある。
【０００３】
図１〜図４は、ダマシーン工程を利用した従来技術に係るゲート電極形成方法を示す各工程別断面図である。
【０００４】
従来技術は、以下の順序で行われている。
（ａ）  図１に示したように、素子分離膜を備えた半導体基板１の全面上にダミーゲート酸化膜２とダミーゲート電極用シリコン膜３を順次蒸着し、ゲート電極領域上に感光膜パターン４を形成する。
【０００５】
（ｂ）  図２に示したように、感光膜パターン４をエッチング障壁にしてダミーゲート電極用シリコン膜３とダミーゲート酸化膜２を順次エッチングしダミーゲート５を形成する。このとき、ダミーゲート５形成時にダミーゲート酸化膜２の所定部分が残ることになる。
【０００６】
（ｃ）  ダミーゲート５を形成した半導体基板の全面上にイオン注入、例えば低濃度Ｎタイプ物質をイオン注入してＬＤＤ領域６を形成し、感光膜パターン４を除去する。
【０００７】
（ｄ）  ダミーゲート５の両側壁に公知の方式によりスペーサ７を形成した後、ソース／ドレイン領域上に高濃度のＮタイプ物質をイオン注入し、後続熱工程によりイオン注入された物質を活性化させてソース／ドレイン領域８を形成する。
【０００８】
（ｅ）  ソース／ドレイン領域８を形成した半導体基板の全面上に各素子を絶縁させるため層間絶縁膜９を蒸着する。
【０００９】
（ｆ）  図３に示したように、ダミーゲート５が露出するよう層間絶縁膜９を化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：以下、ＣＭＰ）工程で研磨する。
【００１０】
（ｇ）  露出したダミーゲート５を乾式又は湿式エッチング工程を介して除去し、実質的なゲートが形成される領域を定義する溝１０を形成する。このダミーゲート及びダミーゲート酸化膜を順次除去して溝１０を形成するとき、ゲート電極エッジ（ｅｄｇｅ）の外側面２ａが所定部分エッチングされる。
【００１１】
（ｈ）  図４に示したように、溝１０ができた部分に熱酸化膜を成長させるか、又は高誘電率の絶縁膜を蒸着させてゲート絶縁膜１１を形成する。
【００１２】
（ｉ）  ゲート絶縁膜上部に溝１０が完全に埋め込まれる程度の厚さにドーピングされたポリシリコン膜又は金属膜を蒸着して実質的なゲート１２を形成する。
【００１３】
以上の方法によるダマシーン工程を利用したゲート電極形成方法には次のような問題点がある。
【００１４】
ゲート電極形成領域を定義する溝１０の形成時、ダミーゲート電極及びダミーゲート酸化膜を順次除去するとき、図３でのようにダミーゲート電極エッジの外側面の所定部分２ａがエッチングされる。
【００１５】
このとき、エッチングされた所定部分２ａはトランジスタ動作時にホットキャリヤ（ｈｏｔ  ｃａｒｒｉｅｒ）による影響を最も多く受ける部分であり、ＧＯＩ（Ｇａｔｅ  Ｏｘｉｄｅ  Ｉｎｔｅｇｒｉｔｙ）に非常に敏感な部分である。
【００１６】
後続のゲート絶縁膜１１の蒸着時に部分的にゲート電極が形成されないか、又は形成されたとしても非常に弱くなるため、半導体素子の信頼性と生産性を低下させるという問題点があった。
【００１７】
【発明が解決しようとする課題】
本発明は上記問題点を解決するためになされたものであり、ゲート電極エッジ外部の所定部分がエッチングされることを防止し、信頼性の高いダマシーンゲートを得ることができるダマシーン工程を利用した半導体素子の製造方法を提供することにその目的がある。
【００１８】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明によるダマシーン工程を利用した半導体素子の製造方法は、半導体基板上にダミーゲートを形成する段階と、前記ダミーゲートを形成した半導体基板上にＡｌ２Ｏ３膜を形成する段階と、前記Ａｌ２Ｏ３膜が形成された半導体基板を熱処理する段階と、全体構造の上面に層間絶縁膜を形成し、前記ダミーゲートが露出するまで化学機械研磨を行い前記層間絶縁膜を研磨、平坦化する段階と、ゲート形成領域を定義する溝を形成するために、前記ダミーゲートをエッチングする段階と、前記溝の内部に、ゲート絶縁膜及びゲート電極を順次形成する段階とを含んで構成されることを特徴とする。
【００１９】
また、上記目的を達成するためになされた、本発明によるダマシーン工程を利用した半導体素子の製造方法は、半導体基板上に、ダミーゲート酸化膜及びダミーゲート用シリコン膜を形成してダミーゲートを形成する段階と、前記ダミーゲート周囲のダミーゲート酸化膜を除去する段階と、前記ダミーゲート周囲のダミーゲート酸化膜を除去した前記ダミーゲートを含む前記半導体基板上にＡｌ２Ｏ３膜を形成する段階と、前記Ａｌ２Ｏ３膜が形成された前記半導体基板を熱処理する段階と、前記半導体基板にＬＤＤ領域を形成するために、前記半導体基板に低濃度不純物イオンを注入する段階と、前記ダミーゲートの両側壁にスペーサを形成する段階と、ソース／ドレイン領域を形成するために、前記半導体基板に高濃度不純物イオンを注入する段階と、前記高濃度不純物イオン注入後、ソース／ドレイン領域を活性化するために、熱処理する段階と、全体構造の上面に層間絶縁膜を形成する段階と、前記層間絶縁膜を前記ダミーゲート用シリコン膜が露出するまで化学機械研磨工程により研磨、平坦化する段階と、ゲート形成領域を定義する溝を形成するために、前記ダミーゲート用シリコン膜及びダミーゲート酸化膜を順次エッチングする段階と、前記溝の内部に、ゲート絶縁膜、及びドーピングされたポリシリコン膜又は金属膜を順次形成し、半導体素子のゲートを形成する段階とを含んで構成されることを特徴とする。
【００２０】
また、上記目的を達成するためになされた、本発明によるダマシーン工程を利用した半導体素子の製造方法は、素子分離膜を備えた半導体基板上に、ダミーゲート酸化膜及びダミーゲート用シリコン膜を形成してダミーゲートを形成する段階と、前記ダミーゲートを形成した半導体基板上に酸化工程を行い酸化膜を形成する段階と、前記ダミーゲート周囲の前記酸化膜を除去するために湿式エッチングを行う段階と、前記ダミーゲート周囲の前記酸化膜を除去した前記ダミーゲートを含む前記半導体基板上にＡｌＯＮ膜を形成する段階と、前記ＡｌＯＮ膜をＡｌ２Ｏ３膜に変換させるために前記半導体基板を熱処理する段階と、前記Ａｌ２Ｏ３膜が形成された前記半導体基板を熱処理する段階と、前記半導体基板にＬＤＤ領域を形成するために、前記半導体基板に低濃度不純物イオンを注入する段階と、前記ダミーゲートの両側壁にスペーサを形成する段階と、ソース／ドレイン領域を形成するために、前記半導体基板に高濃度不純物イオンを注入する段階と、前記高濃度不純物イオン注入後、ソース／ドレイン領域を活性化するために、熱処理する段階と、全体構造の上面に層間絶縁膜を形成する段階と、前記層間絶縁膜を前記ダミーゲート用シリコン膜が露出するまで化学機械研磨工程により研磨、平坦化する段階と、ゲート形成領域を定義する溝を形成するために、前記ダミーゲート用シリコン膜及びダミーゲート酸化膜を順次エッチングする段階と、前記溝の内部に、ゲート絶縁膜、及びドーピングされたポリシリコン膜又は金属膜を順次形成し、半導体素子のゲートを形成する段階とを含んで構成されることを特徴とする。
【００２１】
【発明の実施の形態】
次に、本発明によるダマシーン工程を利用した半導体素子の製造方法の実施の形態の具体例を図面を参照しながら説明する。
【００２２】
本発明の第１の実施例を、以下順を追って説明する。
【００２３】
（ａ）  図５に示したように、素子分離膜を備えた半導体基板２０の全面上にダミーゲート酸化膜２１とダミーゲート用シリコン膜２２を順次蒸着し、ゲート電極領域上に感光膜パターン２３を形成する。このとき、ダミーゲート酸化膜の厚さは、好ましくは１０〜１５０Åの厚さに蒸着する。
【００２４】
（ｂ）  図６に示したように、感光膜パターンをエッチング障壁にしてダミーゲート電極用シリコン膜２２とダミーゲート酸化膜２１を順次エッチングしダミーゲート２４を形成する。このとき、ダミーゲート２４形成時にダミーゲート酸化膜２１の所定部分が残ることになる。
【００２５】
（ｃ）  図７に示したように、ダミーゲート２４周囲の酸化膜を除去するため湿式エッチング工程を行う。このとき、酸化膜エッチング時にダミーゲート電極用シリコン膜２２の下部にあるダミーゲート酸化膜２１の所定部分がともにエッチングされるが、エッチングはダミーゲート酸化膜の厚さ及び湿式エッチングの程度によって調節可能である。
【００２６】
（ｄ）  図８に示したように、ダミーゲート２４周囲の酸化膜を除去した半導体基板２０上に保護膜用Ａｌ２Ｏ３膜２６を蒸着する。Ａｌ２Ｏ３膜２６はＡｌＯＮを蒸着したあと熱処理を行い、Ａｌ２Ｏ３膜に変換して形成させる。保護膜用Ａｌ２Ｏ３膜２６は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法で蒸着する。このとき、Ａｌ２Ｏ３膜は５〜５００Åの厚さに蒸着し、後続湿式エッチングにエッチングされないよう、熱処理温度は４００〜１０００℃の範囲で不活性ガス、Ｏ２、又はＮ２Ｏ等を利用して熱処理を進める。
【００２７】
（ｅ）  図９に示したように、ソース／ドレイン形成領域に低濃度不純物イオン注入を行ってＬＤＤ領域２７を形成し、つぎにＡｌ２Ｏ３膜２６が蒸着されたダミーゲート両側壁にスペーサ２８を形成する。
【００２８】
（ｆ）  ソース／ドレイン領域２９を形成するため高濃度不純物イオン注入を行い、イオン注入した半導体基板を熱処理して注入されたイオンを活性化した後、各素子を絶縁させるため全面上に層間絶縁膜３０を形成する。
【００２９】
（ｇ）  図１０に示したように、ダミーゲート２４上部が露出するまで、ダミーゲート２４上部の層間絶縁膜とＡｌ２Ｏ３膜を化学機械研磨工程により研磨、平坦化する。
【００３０】
（ｈ）  ダミーゲート電極用シリコン膜及びダミーゲート酸化膜を順次エッチングし、実質的なゲート電極形成領域を定義する溝３１を形成する。溝３１を形成するとき、Ａｌ２Ｏ３膜２６は湿式エッチング工程時、薄い厚さのＡｌ２Ｏ３膜でもＨＦ又はＢＯＦ等のような湿式エッチング溶液に除去されない。
【００３１】
（ｉ）  図１１に示したように、溝３１の内部にゲート絶縁膜３２及びドーピングされたポリシリコン膜又はゲート電極用金属膜３３を順次蒸着させ、実質的な半導体素子のゲートを形成する。
【００３２】
また、本発明の第２の実施例を、以下順を追って説明する。
【００３３】
（ａ）  図１２に示したように素子分離膜を備えた半導体基板４０の全面上に、ダミーゲート酸化膜４１とダミーゲート電極用シリコン膜４２を順次蒸着し、ゲート電極領域上に感光膜パターン４３を形成する。このとき、ダミーゲート酸化膜の厚さは、好ましくは１０〜１５０Åの厚さに蒸着する。
【００３４】
（ｂ）図１３に示したように、感光膜パターン４３をエッチング障壁にしてダミーゲート電極用シリコン膜４２とダミーゲート酸化膜４１を順次エッチングしダミーゲート４４を形成する。このとき、ダミーゲート４４形成時にプラズマエッチングに対する半導体損傷と後続イオン注入のダメージを回復するため、酸化工程を行って酸化膜４５を形成する。
【００３５】
（ｃ）図１４に示したように、酸化膜４５を形成した半導体基板を湿式エッチング工程を行って酸化膜４５を除去する。このとき、酸化膜４５エッチング時にダミーゲート電極用シリコン膜４２の下部にあるダミーゲート酸化膜４１の所定部分が、一定の傾斜度を有する屈曲形にエッチングされる。
【００３６】
（ｄ）図１５に示したように、酸化膜４５を除去した半導体基板上に保護膜用Ａｌ２Ｏ３膜４６を蒸着する。このとき、Ａｌ２Ｏ３膜４６はＡｌＯＮを蒸着したあと熱処理を行いＡｌ２Ｏ３膜に変換して形成するが、保護膜用Ａｌ２Ｏ３膜４６はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法で蒸着する。このとき、Ａｌ２Ｏ３膜は５〜５００Åの厚さに蒸着し、後続湿式エッチングにエッチングされないよう、熱処理温度は４００〜１０００℃の範囲で不活性ガス、Ｏ２、又はＮ２Ｏ等を利用して熱処理を進める。
【００３７】
（ｅ）  図１６に示したように、ソース／ドレイン形成領域に低濃度不純物イオン注入を行ってＬＤＤ領域４７を形成し、つぎにＡｌ２Ｏ３膜４６が蒸着されたダミーゲート両側壁にスペーサ４８を形成する。
【００３８】
（ｆ）  スペーサ４８が形成された半導体基板内に高濃度不純物イオン注入を行ってソース／ドレイン領域４９を形成し、これを熱処理して注入されたイオンを活性化する。
【００３９】
（ｇ）  各素子を絶縁させるためソース／ドレイン領域４９を形成した半導体基板の全面上に層間絶縁膜５０を形成する。
【００４０】
（ｈ）  図１７に示したように、ダミーゲート４４上部が露出するまで、ダミーゲート４４上部の層間絶縁膜とＡｌ２Ｏ３膜を化学機械研磨工程により研磨、平坦化する。
【００４１】
（ｉ）  ダミーゲート電極用シリコン膜及びダミーゲート酸化膜を順次エッチングし、実質的なゲート形成領域を定義する溝５１を形成する。溝５１を形成するとき、Ａｌ２Ｏ３膜４６は湿式エッチング工程時、薄いＡｌ２Ｏ３膜でもＨＦ又はＢＯＦ等のような湿式エッチング溶液で除去されない。
【００４２】
（ｊ）  図１８に示したように、溝５１の内部にゲート絶縁膜５２及びドーピングされたポリシリコン膜又はゲート用金属膜５３を順次蒸着させ、実質的な半導体素子のゲートを形成する。
【００４３】
【発明の効果】
以上説明したように、ダマシーン工程を利用した半導体素子の製造方法においては、保護膜Ａｌ２Ｏ３膜を用いることによりダミーゲート用シリコン膜とダミーゲート酸化膜の除去時、ゲート下端部のエッジ部分の外側面の酸化膜がエッチングされることを防止し、ゲート電極の内側面へのエッチングが行われて内側面に保護膜Ａｌ２Ｏ３膜が蒸着されることにより、ＧＯＩを向上させホットキャリヤに対する抵抗性を増加させて信頼性と生産性を向上させることができる。
【図面の簡単な説明】
【図１】従来のダマシーン工程を利用した半導体素子の製造方法を説明するための断面図である。
【図２】従来のダマシーン工程を利用した半導体素子の製造方法を説明するための断面図である。
【図３】従来のダマシーン工程を利用した半導体素子の製造方法を説明するための断面図である。
【図４】従来のダマシーン工程を利用した半導体素子の製造方法を説明するための断面図である。
【図５】本発明のダマシーン工程を利用した半導体素子の製造方法の第１の実施例を説明するための断面図である。
【図６】本発明のダマシーン工程を利用した半導体素子の製造方法の第１の実施例を説明するための断面図である。
【図７】本発明のダマシーン工程を利用した半導体素子の製造方法の第１の実施例を説明するための断面図である。
【図８】本発明のダマシーン工程を利用した半導体素子の製造方法の第１の実施例を説明するための断面図である。
【図９】本発明のダマシーン工程を利用した半導体素子の製造方法の第１の実施例を説明するための断面図である。
【図１０】本発明のダマシーン工程を利用した半導体素子の製造方法の第１の実施例を説明するための断面図である。
【図１１】本発明のダマシーン工程を利用した半導体素子の製造方法の第１の実施例を説明するための断面図である。
【図１２】本発明のダマシーン工程を利用した半導体素子の製造方法の第２の実施例を説明するための断面図である。
【図１３】本発明のダマシーン工程を利用した半導体素子の製造方法の第２の実施例を説明するための断面図である。
【図１４】本発明のダマシーン工程を利用した半導体素子の製造方法の第２の実施例を説明するための断面図である。
【図１５】本発明のダマシーン工程を利用した半導体素子の製造方法の第２の実施例を説明するための断面図である。
【図１６】本発明のダマシーン工程を利用した半導体素子の製造方法の第２の実施例を説明するための断面図である。
【図１７】本発明のダマシーン工程を利用した半導体素子の製造方法の第２の実施例を説明するための断面図である。
【図１８】本発明のダマシーン工程を利用した半導体素子の製造方法の第２の実施例を説明するための断面図である。
【符号の説明】
２０、４０  半導体基板
２１、４１  ダミーゲート酸化膜
２２、４２  ダミーゲート用シリコン膜
２３、４３  感光膜パターン
２４、４４  ダミーゲート
４５  酸化膜
２６、４６  Ａｌ２Ｏ３膜
２７、４７  ＬＤＤ領域
２８、４８  スペーサ
２９、４９  ソース／ドレイン領域
３０、５０  層間絶縁膜
３１、５１  溝
３２、５２  ゲート絶縁膜
３３、５３  ゲート電極用金属膜
【図１】
0004469108.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004469108.tif 000017
【図１７】
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【図１８】
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