(57)【特許請求の範囲】
【請求項１】
データ送受信を行う複数の入出力回路および送受信制御回路で構成された複数のインターフェースを備えた半導体集積回路装置であって、
前記複数のインターフェースのいずれか１つが試験対象インターフェースの場合、前記複数のインターフェースにおいて、前記試験対象インターフェースに接続された他のインターフェースにより、前記試験対象インターフェースに対する接続先デバイスのライト動作またはリード動作を実行させる制御部を備えることを特徴とする半導体集積回路装置。
【請求項２】
前記制御部が、前記半導体集積回路装置内に組み込まれ、テストデータを生成するビルト・イン・セルフ・テスト回路内に備えられることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記他のインターフェースが前記テストデータの送信側である時、前記制御部が、該他のインターフェース内の送受信制御回路に対して、前記ビルト・イン・セルフ・テスト回路によって生成されるテストデータの送信を選択させる送信データ選択指示信号を出力することを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
前記制御部が、前記他のインターフェース内の前記送受信制御回路に対して、該インターフェースに対するエミュレート動作指示信号を出力し、
該送受信制御回路が、さらに前記他のインターフェースの入出力回路内の出力イネーブル端子付データ送信バッファに出力イネーブル信号を出力することを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
前記他のインターフェースが前記テストデータの受信側である時、該テストデータの送信側から送られるデータストローブ信号を遅延させた信号を、受信するテストデータをラッチするためのクロック信号として該他のインターフェース内の送受信制御回路に用いさせるために、前記制御部が、該他のインターフェース内の該送受信制御回路に対して、該データストローブ信号を遅延させるための遅延動作指示信号を与えることを特徴とする請求項２記載の半導体集積回路装置。
【請求項６】
前記制御部が、前記試験対象インターフェースまたは前記他のインターフェースのいずれがテストデータを受信しているかに対応して、該試験対象インターフェースまたは該他のインターフェースの送受信制御回路内でラッチされたデータを選択してテスト結果判定に用いるためのセレクタに対して、該他のインターフェースの該送受信制御回路にラッチされたデータを選択させる選択制御信号を出力することを特徴とする請求項５記載の半導体集積回路装置。
【請求項７】
データ送受信を行う複数の入出力回路および送受信制御回路で構成された複数のインターフェースを備えた半導体集積回路装置の内部で、インターフェースの試験を制御する回路であって、
前記複数のインターフェースのいずれか１つが試験対象インターフェースの場合、前記複数のインターフェースにおいて、前記試験対象インターフェースに接続された他のインターフェースにより、前記試験対象インターフェースに対する接続先デバイスのライト動作またはリード動作を実行させる制御部を備えることを特徴とするインターフェース試験制御回路。
【請求項８】
データ送受信を行う複数の入出力回路および送受信制御回路で構成された複数のインターフェースを備えた半導体集積回路装置におけるインターフェースの試験方法であって、
該複数のインターフェースのうち、試験対象インターフェースと他のインターフェースを伝送線によって接続し、
前記他のインターフェースにより、前記試験対象インターフェースに対する接続先デバイスのライト動作またはリード動作を実行させるように制御し、
該他のインターフェースと前記試験対象インターフェースとの間でデータの送受信を実行させ、
データ送受信結果に対応して、インターフェースの試験結果を得ることを特徴とするインターフェース試験方法。
【請求項９】
前記半導体集積回路装置が、該半導体集積回路装置内に組み込まれ、データを生成するビルト・イン・セルフ・テスト回路を備え、
該ビルト・イン・セルフ・テスト回路によって生成されたデータが前記他のインターフェースと前記試験対象インターフェースの間で送受信されることを特徴とする請求項８記載のインターフェース試験方法。
【請求項１０】
データ送受信を行う複数の入出力回路および送受信制御回路で構成された複数のインターフェースを備えた半導体集積回路装置を２つ用いるインターフェースの試験方法であって、
該２つの半導体集積回路装置のうち第１の半導体集積回路装置内の試験対象インターフェースと第２の半導体集積回路装置内の他のインターフェースを伝送線によって接続し、
該第２の半導体集積回路装置内の制御部が、前記試験対象インターフェースに対する接続先デバイスのライト動作またはリード動作を前記他のインターフェースに実行させるように制御し、
該他のインターフェースと前記試験対象インターフェースとの間でデータの送受信を実行させ、
データ送受信結果に対応して、インターフェースの試験結果を得ることを特徴とするインターフェース試験方法。
【請求項１１】
前記複数のインターフェースの各々の送受信制御回路は、通常動作用のクロック信号またはエミュレート動作用のクロック信号の一方を選択するセレクタを含み、前記試験対象インターフェースと前記他のインターフェースはデータレートが異なり、前記試験対象インターフェースがテストデータの送信側であり前記他のインターフェースが受信側である場合、該試験対象インターフェース内の送受信制御回路のセレクタが、通常動作用のクロック信号を、送信するテストデータをラッチするためのクロック信号として選択し、該他のインターフェース内の送受信制御回路のセレクタが、エミュレート動作用のクロック信号を、受信するテストデータをラッチするためのクロック信号として選択することを特徴とする請求項１記載の半導体集積回路装置。
【請求項１２】
前記複数のインターフェースの各々の送受信制御回路は、通常動作用のクロック信号またはエミュレート動作用のクロック信号の一方を選択するセレクタを含み、前記試験対象インターフェースと前記他のインターフェースはデータレートが異なり、前記試験対象インターフェースがテストデータの受信側であり前記他のインターフェースが送信側である場合、該試験対象インターフェース内の送受信制御回路のセレクタが、通常動作用のクロック信号を、受信するテストデータをラッチするためのクロック信号として選択し、該他のインターフェース内の送受信制御回路のセレクタが、エミュレート動作用のクロック信号を、送信するテストデータをラッチするためのクロック信号として選択することを特徴とする請求項１記載の半導体集積回路装置。
【請求項１３】
前記複数のインターフェースの各々の送受信制御回路は、通常動作用のクロック信号またはエミュレート動作用のクロック信号の一方を選択するセレクタを含み、前記試験対象インターフェースと前記他のインターフェースはデータレートが異なり、前記試験対象インターフェースがテストデータの送信側であり前記他のインターフェースが受信側である場合、該試験対象インターフェース内の送受信制御回路のセレクタが、通常動作用のクロック信号を、送信するテストデータをラッチするためのクロック信号として選択し、該他のインターフェース内の送受信制御回路のセレクタが、エミュレート動作用のクロック信号を、受信するテストデータをラッチするためのクロック信号として選択することを特徴とする請求項７記載のインターフェース試験制御回路。
【請求項１４】
前記複数のインターフェースの各々の送受信制御回路は、通常動作用のクロック信号またはエミュレート動作用のクロック信号の一方を選択するセレクタを含み、前記試験対象インターフェースと前記他のインターフェースはデータレートが異なり、前記試験対象インターフェースがテストデータの受信側であり前記他のインターフェースが送信側である場合、該試験対象インターフェース内の送受信制御回路のセレクタが、通常動作用のクロック信号を、受信するテストデータをラッチするためのクロック信号として選択し、該他のインターフェース内の送受信制御回路のセレクタが、エミュレート動作用のクロック信号を、送信するテストデータをラッチするためのクロック信号として選択することを特徴とする請求項７記載のインターフェース試験制御回路。
【請求項１５】
前記複数のインターフェースの各々の送受信制御回路は、通常動作用のクロック信号またはエミュレート動作用のクロック信号の一方を選択するセレクタを含み、前記試験対象インターフェースと前記他のインターフェースはデータレートが異なり、前記試験対象インターフェースがテストデータの送信側であり前記他のインターフェースが受信側である場合、該試験対象インターフェース内の送受信制御回路のセレクタが、通常動作用のクロック信号を、送信するテストデータをラッチするためのクロック信号として選択し、該他のインターフェース内の送受信制御回路のセレクタが、エミュレート動作用のクロック信号を、受信するテストデータをラッチするためのクロック信号として選択することを特徴とする請求項８記載のインターフェース試験方法。
【請求項１６】
前記複数のインターフェースの各々の送受信制御回路は、通常動作用のクロック信号またはエミュレート動作用のクロック信号の一方を選択するセレクタを含み、前記試験対象インターフェースと前記他のインターフェースはデータレートが異なり、前記試験対象インターフェースがテストデータの受信側であり前記他のインターフェースが送信側である場合、該試験対象インターフェース内の送受信制御回路のセレクタが、通常動作用のクロック信号を、受信するテストデータをラッチするためのクロック信号として選択し、該他のインターフェース内の送受信制御回路のセレクタが、エミュレート動作用のクロック信号を、送信するテストデータをラッチするためのクロック信号として選択することを特徴とする請求項８記載のインターフェース試験方法。
【請求項１７】
前記第１および第２の半導体集積回路装置の各々の各インターフェースの送受信制御回路は、通常動作用のクロック信号またはエミュレート動作用のクロック信号の一方を選択するセレクタを含み、前記試験対象インターフェースと前記他のインターフェースはデータレートが異なり、前記試験対象インターフェースがテストデータの送信側であり前記他のインターフェースが受信側である場合、該試験対象インターフェース内の送受信制御回路のセレクタが、通常動作用のクロック信号を、送信するテストデータをラッチするためのクロック信号として選択し、該他のインターフェース内の送受信制御回路のセレクタが、エミュレート動作用のクロック信号を、受信するテストデータをラッチするためのクロック信号として選択することを特徴とする請求項１０記載のインターフェース試験方法。
【請求項１８】
前記第１および第２の半導体集積回路装置の各々の各インターフェースの送受信制御回路は、通常動作用のクロック信号またはエミュレート動作用のクロック信号の一方を選択するセレクタを含み、前記試験対象インターフェースと前記他のインターフェースはデータレートが異なり、前記試験対象インターフェースがテストデータの受信側であり前記他のインターフェースが送信側である場合、該試験対象インターフェース内の送受信制御回路のセレクタが、通常動作用のクロック信号を、受信するテストデータをラッチするためのクロック信号として選択し、該他のインターフェース内の送受信制御回路のセレクタが、エミュレート動作用のクロック信号を、送信するテストデータをラッチするためのクロック信号として選択することを特徴とする請求項１０記載のインターフェース試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばデータ送受信のためのインターフェースを備える半導体集積回路装置において、高速パラレルインターフェースの試験、特に接続相手先デバイスとの間でインターフェースの動作仕様が異なる場合のインターフェース試験方式に関する。
【背景技術】
【０００２】
近年の通信網の高速化や大容量化に伴って、データ送受信のために、例えば３２ビット幅のパラレル高速インターフェースが用いられるようになっている。このような通信に用いられるＬＳＩ装置に搭載された高速インターフェースの試験を行う場合には、高速試験の結果を判定可能な高価なテスタが必要となる。一般的な汎用ＬＳＩと異なって大量出荷を見込むことができない特殊なＡＳＩＣなどでは、このような高価なテスタを利用すると評価コストが高騰し、採算に合わなくなる。そこで高速のインターフェースが搭載されたＬＳＩの試験を、安価な低速テスタを用いて行いたいという要求がある。
【０００３】
このようなインターフェースの試験方式の従来例について、図１５から図２２を用いて説明する。図１５は、ＡＳＩＣ１００と接続相手のデバイス１０１との間のインターフェース接続方式の従来例である。同図においてはＡＳＩＣ１００のＩＦ部１０２と、接続相手のデバイス１０１のＩＦ部１０３とが接続されている。ここで接続相手のデバイス１０１側のＩＦ部１０３は、ＡＳＩＣ１００のＩＦ部１０２とは動作の仕様が異なるものとする。
【０００４】
図１６は、図１５の接続方式の従来例に対するインターフェース試験方法の従来例の説明図である。同図において、ＡＳＩＣ１００の内部にインターフェース試験専用のＩＦ部として、接続先デバイスのＩＦ部１０３を備えておき、ＡＳＩＣ１００に組み込まれた試験用のＢＩＳＴ（ビルト・イン・セルフ・テスト）回路１０４を用いて、２つの高速なＩＦ部１０２と１０３との間でテストデータの送受信を行わせ、その結果をテスタ１０５によって判定することにより、２つの高速ＩＦ部１０２、１０３を実際の使用状態と同じ速度、すなわちアト・スピードで試験することができる。
【０００５】
図１７は、図１６のインターフェース試験方式のさらに詳細な説明図である。同図においては、システム基盤１１０上での開発ＬＳＩ１１１と接続相手のＬＩＳ１１２とが伝送線１１５によって接続された状態が評価ボード１２０上で模擬され、高速インターフェースの試験が行われる。
【０００６】
すなわち評価ボード１２０上の評価対象ＬＳＩ１２１の内部で、開発ＬＳＩ１１１側の高速ＩＦ部１２３と、この高速ＩＦ部１２３と接続されるべき相手側のＩＦ部１１４に相当するＩＦ送受信部１２４とが備えられ、評価ボード１２０上で高速ＩＦ部１２３とＩＦ送受信部１２４とは伝送線１２５によって接続される。
【０００７】
そして評価対象ＬＳＩ１２１上の高速ＩＦ試験制御部１２６の制御によって、高速ＩＦ部１２３とＩＦ送受信部１２４との間で試験データの高速転送試験が実施され、その結果が判定部１２７によって判定され、その判定結果がさらに低速テスタ１２２に送られる。テスタ１２２は、判定部１２７の判定結果をチェックするのみであり、最終的に低速テスタ１２２によって高速インターフェースの試験が可能となる。
【０００８】
しかしながら図１６、図１７で説明したインターフェース試験方式の従来例においては、高速インターフェースの試験を行うために、動作仕様の異なる接続相手側のＩＦ部を試験専用に備える必要があり、通常動作では不必要な回路やＰＡＤが多く存在することになり、面積ペナルティが大きくなり、またコストアップの原因となるという問題点がある。
【０００９】
図１８は、ＡＳＩＣ１００のＩＦ部１０２と接続相手のデバイス１０１のＩＦ部１０３の接続方式の異なる従来例の説明図である。この従来例においては、２つのＩＦ部１０２、１０３が同一の動作仕様を持つものとする。
【００１０】
図１９は、図１８の接続方式に対するインターフェース試験方式の従来例の説明図である。この方式では、ＡＳＩＣ１００の内部に同一の動作仕様を持つＩＦ部１０２が複数個、例えば２個備えられ、２個のＩＦ部を単純に接続することによってインターフェースの試験が行われる。
【００１１】
一般にＡＳＩＣ１００の内部には、接続相手としての複数のデバイスと接続するために、同一動作仕様のＩＦ部を複数個備える場合がある。図１９においては、それらのＩＦ部１０２が相互に接続され、ＢＩＳＴ回路１０４によって試験データの送受信が制御され、その結果がテスタ１０５によって判定される。接続されるＩＦ部の動作仕様が同じであるため、既存の回路をそのまま単純に接続するだけで、アト・スピードでの試験が可能となるが、接続相手のデバイスが異なる動作仕様を持つ場合には、この試験方式を適用することができないという問題点がある。
【００１２】
図２０は、図１８の接続方式に対するインターフェース試験方法の異なる従来例の説明図である。この従来例は、ＡＳＩＣに搭載されているＩＦ部が１つだけである場合に対応する。この場合には評価ボード上に２つのＡＳＩＣ１００１、１００２を搭載し、各ＡＳＩＣのＩＦ部の間で試験データの送受信を行わせ、その結果をテスタによって判定することによって、ＩＦ部を１つしか持たないＡＳＩＣのインターフェースの試験がアト・スピードで可能となる。
【００１３】
しかしながら図２０の試験方式では、評価ボード上に２つのＡＳＩＣを搭載する必要があり、評価ボード上に２つのＡＳＩＣを搭載するスペースがない場合には試験が困難であるという問題点があった。また試験結果がＮＧとなった場合には、どちらのＡＳＩＣ側で故障が生じているかを判定する必要が発生し、試験が煩雑になるという問題点がある。すなわち図１９においては１つのＡＳＩＣのみを使用するために、試験結果がＮＧとなった場合にはそのＡＳＩＣそのものを使用することができないことになるが、図２０においてはどちらのＡＳＩＣが使用できないかを判定する必要があり、手間がかかり、試験時間も延び、試験コストが高くなるという問題点がある。
【００１４】
図２１、２２は、図１８の接続方式に対するインターフェース試験方式のさらに異なる従来例の説明図である。この従来例では、図２０におけると同様にＡＳＩＣの内部に１つのＩＦ部のみを備えている場合を対象とするが、この１つのＩＦ部において送信部から出力される信号をそのまま受信部にループバックする方法が用いられる。
【００１５】
図２１では、ＩＦ部１０２の送信ポート１０６と受信ポート１０７が直接に接続され、送信部から出力されるテスト送信データがループバックされ、受信部によって受信されることにより、１つのＩＦ部１０２においてアト・スピードでの試験が可能となる。
【００１６】
図２２では、例えば図２１において備えられていたスイッチ１０８を閉じることによって図２１におけると同様に１つのＩＦ部１０２の試験が可能となる。しかしながらこのような従来例においては、１つのＩＦ部のみ、すなわち１つの送信部と１つの受信部を持つＩＦを対象とする試験となり、例えばパラレルインターフェースのようにデータ信号が複数送受信される場合には、データ信号の間のばらつきに関する試験ができないという問題点があった。
【００１７】
このような高速インターフェースを含むＬＳＩの試験方式の従来技術として、例えば特許文献１に、高速入出力装置を備えた半導体集積回路装置の外部出力端子と外部入力端子とを伝送線路で接続するループバックパスを用いて、ＬＳＩ内部に備えられるＢＩＳＴ回路を用いた試験方式が開示されているが、この従来技術においても図２１、図２２で説明したように１つのＩＦ部のみの試験となり、例えばパラレルインターフェースの試験には適切でないという問題点を解決することができない。
【特許文献１】特許第３４４６１２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明の課題は、接続相手先のデバイスとの間でインターフェースの動作仕様が異なる場合に、例えば１つのＡＳＩＣに備えられる複数のＩＦ部の１つを、接続先デバイスのインターフェースの動作を擬似的に実行する擬似インターフェースとして動作させることによって、接続相手先デバイスのインターフェースを試験用に備えることなく、またパラレルインターフェースの場合に、両方のインターフェース内の複数の送受信部をそれぞれ相手側インターフェースの対応する送受信部に接続することによって、パラレルインターフェースにおいてデータ信号の間のばらつきのチェックを含む試験を可能とすることである。
【課題を解決するための手段】
【００１９】
図１は、本発明のインターフェース試験制御回路を含むインターフェース試験方式の原理説明図である。同図は外部との間でのデータ送受信を行うためのインターフェース（チャネル１、チャネル２）３、４を複数、例えば２つ備えた半導体集積回路（ＬＳＩ）、例えば評価対象ＬＳＩ１におけるインターフェースの試験を制御する回路、例えばＤＤＲ−ＳＤＲＡＭインターフェース・エミュレート制御部８を備えるインターフェース試験方式の原理説明図である。
【００２０】
本発明のインターフェース試験方式においては、２つのインターフェース３、４が、例えばデータ信号の伝送線５、データストローブ信号の伝送線６によって、例えば評価ボード２上で接続された時に、２つのインターフェース３、４のいずれか１つに、評価対象ＬＳＩ１の本来の接続先デバイスであって、動作仕様が異なる相手先接続デバイスのインターフェースをエミュレートする動作を実行させるエミュレート制御部８を備えるものである。
【００２１】
本発明においては、エミュレート制御部、例えばＤＤＲ−ＳＤＲＡＭインターフェース・エミュレート制御部８が、例えば評価対象ＬＳＩ１の内部に組み込まれ、テストデータを生成するビルト・イン・セルフ・テスト（ＢＩＳＴ）回路８の内部に備えられる。
【００２２】
次に本発明のインターフェース試験方法は、外部との間でのデータ送受信を行うためのインターフェースを複数備えたＬＳＩにおけるインターフェースの試験方法であり、例えば図１のような構成において用いられる試験方法である。
【００２３】
本発明のインターフェース試験方法においては、複数のインターフェースのうち、２つのインターフェース３、４が評価ボード２上で伝送線、例えばデータ信号（ＤＱ０〜７）の伝送線５とデータストローブ信号（ＤＱＳ）の伝送線６によって接続され、ＬＳＩ、例えば評価対象ＬＳＩ１の内部のエミュレート制御部８が、ＬＳＩ１の接続先デバイスであって、動作仕様が異なる相手先接続デバイスのインターフェースをエミュレートする動作を２つのインターフェース３、４のいずれか１つに実行させるように制御し、エミュレート動作を行うインターフェースと、２つのインターフェースのうちの残りの１つのインターフェースとの間でテストデータの送受信を実行させ、テストデータ送受信結果に対応して、例えば低速テスタ９によってインターフェースの試験結果を得る方法が用いられる。
【００２４】
また本発明のインターフェース試験方法においては、評価対象のＬＳＩ１が、そのＬＳＩの内部に組み込まれるビルト・イン・セルフ・テスト回路８を備え、このビルト・イン・セルフ・テスト回路８によって生成されたテストデータが、前記２つのインターフェースの間で送受信される。
【００２５】
次に本発明のインターフェース試験制御回路は、外部との間でのデータ送受信を行うためのインターフェースを、例えば１つだけ備えたＬＳＩの内部でインターフェースの試験を制御する回路であり、そのインターフェースと動作仕様が異なるインターフェースをエミュレートする動作をそのインターフェースに実行させるエミュレート制御部を備える。
【００２６】
さらに本発明のインターフェース試験方法は、このようにデータ送受信のためのインターフェースを、例えばそれぞれ１つだけ備える２つのＬＳＩを用いる方法であり、２つのＬＳＩのインターフェースを伝送線によって接続し、２つのＬＳＩの内の１つのＬＳＩ内のエミュレート制御部が、自ＬＳＩのインターフェースと動作仕様が異なるインターフェースをエミュレートする動作を自ＬＳＩのインターフェースに実行させるように制御し、該２つのＬＳＩのインターフェースの間でテストデータの送受信を実行させ、その送受信結果に対応してインターフェースの試験結果を得る方法が用いられる。
【００２７】
以上のように本発明によれば、外部との間でのデータ送受信を行うためのインターフェース、例えば高速インターフェースの試験において、動作仕様が異なる相手先接続デバイスのインターフェースをエミュレートする動作を、複数のインターフェースのうちのいずれかに実行させ、残りのインターフェースの１つとの間でテストデータの送受信を行うことによって、インターフェースの試験が実行される。
【発明の効果】
【００２８】
本発明によれば、複数のインターフェースを備える１つのＬＳＩにおいて、インターフェースの１つを、そのＬＳＩの本来の接続先デバイスであって、動作仕様が異なる相手先接続デバイスのインターフェースをエミュレートする動作を実行させ、他のインターフェースとの間で伝送線を接続することによってそのような相手先接続デバイスと接続した場合のインターフェースの試験が可能となる。またインターフェースを１つだけ備えるＬＳＩにおいても、そのインターフェースに同様のエミュレート動作を実行させ、他のＬＳＩのインターフェースとの間に伝送線を接続することにより、インターフェースの試験が可能となる。
【発明を実施するための最良の形態】
【００２９】
本発明においては、前述のように接続相手先のインターフェースと動作仕様が異なるインターフェースを持つ、例えばLSIにおけるインターフェース試験方式を対象とするが、以下においては例えば一般的な通信用ＡＳＩＣが、一般的なシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）に対して、データ転送のバンド幅を２倍にできるダブル・データ・レート（ＤＤＲ）のＳＤＲＡＭを接続先デバイスとして持つ場合を具体例として、本発明の実施形態を説明する。
【００３０】
図２は、一般的なLSIとしてのＡＳＩＣ１１と、ＤＤＲ−ＳＤＲＡＭ１０との間の基本的なデータ送受信方式の説明図である。同図においてＡＳＩＣ１１から、ＤＤＲ−ＳＤＲＡＭ１０に対してデータを送信する場合、すなわちＤＤＲ−ＳＤＲＡＭ１０へのデータライトの場合には、ＡＳＩＣ１１の内部のＩＦ部１２において送信すべきデータを保持しているＦＦ１５から、送信バッファ１６を介してデータ信号ＤＱがＤＤＲ−ＳＤＲＡＭ１０側に送信され、そのデータは受信バッファ１７によって受信される。
【００３１】
その時、ＤＤＲ−ＳＤＲＡＭ１０側でデータを取り込むべきタイミングを決定するためのデータストローブ信号ＤＱＳは、フリップ・フロップ２７からストローブ信号送信バッファ２８によってＤＤＲ−ＳＤＲＡＭ１０側に送られ、ストローブ信号ＤＱＳはストローブ信号受信バッファ２９によって受信される。この時、データ信号ＤＱに比べてデータストローブ信号ＤＱＳは、例えば９０度位相が遅れており、そしてＤＤＲ−ＳＤＲＡＭ１０側ではこのデータストローブ信号ＤＱＳの立上りエッジにおいてデータのラッチが行われる。
【００３２】
ＤＤＲ−ＳＤＲＡＭ１０からＡＳＩＣ１１にデータを送信する場合、すなわちＤＤＲ−ＳＤＲＡＭ１０からのデータリードの場合には、リードデータがＤＤＲ−ＳＤＲＡＭ１０側の送信バッファ１８によってＡＳＩＣ１１側に送られ、そのデータはＡＳＩＣ１１のＩＦ部１２においてデータ受信バッファ２０によって受信される。その受信データはＡＳＩＣ１１側のコア部（内部ロジック部）におけるクロック信号Ｘ１の２倍の速度で送られてくる（ダブル・データ・レート）のために、速度を半分にして内部ロジック部におけるデータ取り扱いを可能とさせるための３つのフリップ・フロップ２１から２３を介して、内部ロジック部に存在する２つのフリップ・フロップ２４、２５に取り込まれる。
【００３３】
この時、ＤＤＲ−ＳＤＲＡＭ１０側からのデータストローブ信号ＤＱＳはストローブ信号送信バッファ３０からＡＳＩＣ１１側に送られ、そのストローブ信号はストローブ信号受信バッファ３２によって受信され、そのストローブ信号はディレイ・ロックド・ループ（ＤＬＬ）３３に与えられる。
【００３４】
ここでＤＤＲ−ＳＤＲＡＭ１０側から送られるデータ信号ＤＱとデータストローブ信号ＤＱＳとの間に位相差は無く、ＡＳＩＣ１１側から送信したデータ信号ＤＱとデータストローブ信号ＤＱＳとの間の位相関係と同一の位相関係でＡＳＩＣ１１側で受信データを取り扱うために、ＤＬＬ３３によってＤＤＲ−ＳＤＲＡＭ１０側から送られたデータストローブ信号ＤＱＳの位相を９０度、あるいは２７０度遅らせて、フリップ・フロップ２１、あるいはフリップ・フロップ２２、２３に対するデータ取り込みのためのクロック信号として与えることによって、データ信号ＤＱとデータストローブ信号ＤＱＳとの間の位相関係をデータのライト動作、およびリード動作に対してＡＳＩＣ１１側では統一的に扱うことができる。
【００３５】
図３、図４は、ＤＤＲ−ＳＤＲＡＭ１０に対するデータライト動作、およびリード動作のタイムチャートである。図３のライト動作において、ＡＳＩＣ１１からＤＤＲ−ＳＤＲＡＭ１０に対してライトコマンドが送られ、データ信号ＤＱがＡＳＩＣ１１側のクロックの２倍の周波数で送られ、そのデータはデータ信号ＤＱと比べて９０度位相が遅れたデータストローブ信号ＤＱＳの、例えば立上りと立下りのエッジでＤＤＲ−ＳＤＲＡＭ１０側にラッチされることになる。
【００３６】
図４のリード動作においては、ＡＳＩＣ１１からＤＤＲ−ＳＤＲＡＭ１０に対してリードコマンドが発行され、データストローブ信号ＤＱＳが、データ信号ＤＱとの位相のずれがない形式でＤＤＲ−ＳＤＲＡＭ１０からＡＳＩＣ１１に送られ、前述のようにデータストローブ信号ＤＱＳは、例えば９０度位相が遅らされて受信データＤＱのＡＳＩＣ１１側へのラッチに用いられる。
【００３７】
本実施形態においては、例えば一般的なLSIとしてのＡＳＩＣ１１の内部に複数のＩＦ部が備えられ、この複数のＩＦ部のうちで２つのＩＦ部の間でテストデータの送受信が行われ、一方のＩＦ部は、ＤＤＲ−ＳＤＲＡＭ１０内部のＩＦ部をエミュレートする動作を行うものとする。
【００３８】
図５はＡＳＩＣ１１の内部の１つのＩＦ部の基本構成を示す。後述するようにこのＩＦ部１２の内部に、このＩＦ部をＤＤＲ−ＳＤＲＡＭ１０側のインターフェースとして動作させるためのエミュレート制御部が追加されることによって、ＡＳＩＣ１１の内部の１つのＩＦ部１２が、ＤＤＲ−ＳＤＲＡＭ１０のインターフェースと同一の動作を実行することになる。
【００３９】
図５のＩＦ部１２は、基本的に図２で説明したＩＦ部をｎ＋１本のパラレルデータ信号ＤＱ０からＤＱｎに対して拡張したものである。すなわちデータ信号ＤＱ０からＤＱｎに対して、送信データを保持するためのＦＦ１５０から１５ｎ、データ送信バッファ１６０から１６ｎ、データ受信バッファ２００から２０ｎ、ＤＤＲ−ＳＤＲＡＭ１０からダブル・データ・レートで送られるデータをＡＳＩＣ１１の内部ロジック部（コア部）３１におけるクロック信号の速度に合わせるための、各データ信号に対応する３個１組のＦＦ２１０から２１ｎ、２２０から２２ｎ、２３０から２３ｎを備える形式となっている。
【００４０】
またディレイ・ロックド・ループ３３は、図５においてはＤＤＲ−ＳＤＲＡＭ１０から送られたデータストローブ信号ＤＱＳの位相を９０度遅らせるものとし、ＤＬＬ３３の出力する信号はＦＦ２１０から２１ｎにデータを取り込むためのクロック信号ＣＫＤＱＳｐとして用いられ、この信号をさらにインバータ３４によって反転した信号が、ＦＦ２２０から２２ｎ、２３０から２３ｎにデータを取り込むためのクロック信号ＣＫＤＱＳｎとして用いられる。
【００４１】
さらにＩＦ部１２の内部には、ダブル・データ・レートのために、内部ロジック部３１において用いられるクロック信号Ｘ１（＝Ｘ１ｐ）の２倍の周波数のクロック信号ＣＫ＿Ｘ２が直列接続の２段のインバータ３５ａ、３５ｂに与えられ、インバータ３５ｂの出力が実質的にクロック信号Ｘ２と同一のＸ２正転（同相）信号Ｘ２ｐとして、ＦＦ２７に対するデータストローブ信号ＤＱＳ（ＤＤＲ−ＳＤＲＡＭ１０への送信用）の取り込みのために与えられる。またインバータ３５ａの出力は、Ｘ２反転信号Ｘ２ｎとして送信データを保持するＦＦ１５０から１５ｎに対してクロック信号として与えられる。
【００４２】
図５においてＤＱＳ信号送受信端子の下の端子はコマンド（ＣＭＤ）、アドレス（ＡＤＤ）の送信端子であり、さらにその下のＣＬＫＺ、ＣＬＫＸはコマンド、アドレス信号に対するクロック信号であり、本実施形態と直接の関連は無いが、ＣＬＫＺ、ＣＬＫＸはクロック信号Ｘ１ｐ、Ｘ１ｎの生成とも関連があるため、図６のタイムチャートを用いて、その生成について説明する。
【００４３】
図５のインバータ３５ｂの出力はＦＦ３７のクロック端子に与えられる。インバータ３６とＦＦ３７によってＸ２ｐの周波数の２分の１の周波数を持つｘｃｋ１ｐがＦＦ３７から出力される。その立上りはＸ２ｐの立上りより遅れる。
【００４４】
ＦＦ３７の出力はインバータ３８によって反転され、ｘｃｋ１ｎとなるが、その立上りはｘｃｋ１ｐの立下りより遅れる。ｘｃｋ１ｐはＦＦ３９ａに、ｘｃｋ１ｎはＦＦ３９ｂに入力され、Ｘ２ｐの立上りエッジで各ＦＦに取り込まれ（たたき直され）ることにより、これらのＦＦの出力としてのＸ１ｐとＸ１ｎは正確に１８０度の位相差を持つ正転、反転信号となる。
【００４５】
図７は、本発明におけるインターフェース試験方式の第１の実施例の構成図である。この第１の実施例において、ＡＳＩＣ１１の内部に複数個備えられるＩＦ部のうち、本来の接続先のＤＤＲ−ＳＤＲＡＭ１０側のインターフェースとして擬似的に動作する、すなわち擬似インターフェースとして動作するＩＦ部をチャネル１、すなわちＩＦ部１２１として、また通常のＡＳＩＣ１１の内部のＩＦ部としての動作を行うＩＦ部をチャネル２（ＩＦ部１２２）として第１の実施例を説明する。
【００４６】
図７において、２つのＩＦ部１２１と１２２のデータストローブ信号（ＤＱＳ）端子（ポート）が伝送線路６によって、またデータ信号ＤＱ０端子（ポート）からデータ信号ＤＱｎ端子（ポート）がそれぞれ伝送線５によって接続され、ＩＦ部１２１と１２２との間でテストデータの送受信が行われ、その送受信結果に対応してインターフェースの試験の結果が得られる。
【００４７】
ここでは２つのＩＦ部１２１と１２２のいずれかを、ＤＤＲ−ＳＤＲＡＭ１０の擬似的インターフェース、すなわち擬似インターフェースとして動作させるために、ＡＳＩＣ１１の内部にエミュレート制御部４０が追加される。エミュレート制御部４０は、２つのＩＦ部１２１と１２２のいずれかを擬似インターフェースとして動作させるためのエミュレートモード信号ｅｍｏｄｅ１ｚ、ｅｍｏｄｅ２ｚを出力するための２つのＡＮＤゲート４５、４６、インバータ４７と、例えばＩＦ部１２１の内部に設けられる各データ信号ＤＱ０からＤＱｎに対応するｎ＋１個のセレクタ４８０から４８ｎ、ＤＬＬ３３の出力、またはデータストローブ信号ＤＱＳを受信する受信バッファ３２の出力のいずれかを選択するためのセレクタ４９を備えている。なおＩＦ部１２２も、例えば擬似インターフェースとしての動作を可能にするために、その内部にｎ＋１個のセレクタ４８０から４８ｎ、およびセレクタ４９を備えているものとする。ここでセレクタ４９はエミュレート制御部４０に含まれるものとしたが、図５と比較して、外部から送信されたデータストローブ信号ＤＱＳ、またはその遅延結果の信号がこのセレクタ４９を通ることは当然である。
【００４８】
エミュレート制御部４０内の２つのＡＮＤゲート４５、４６、インバータ４７に対しては、テストパターン発生回路４１から、エミュレート動作指示信号ｅｍｚと、２つのＩＦ部１２１と１２２のいずれを擬似インターフェースとして動作させるかを選択するためのチャネルセレクト信号ｃｈｓｅｌｅｃｔｚが与えられる。ＡＮＤゲート４５の出力するｅｍｏｄｅ１ｚ信号、またはＡＮＤゲート４６の出力するｅｍｏｄｅ２ｚ信号のいずれかが“１”となることによって、２つのＩＦ部１２１と１２２のいずれが擬似インターフェースとして動作するかが決定される。なおテストパターン発生回路４１からは、当然インターフェースのテストに用いられるテストデータが出力されるが、そのテストデータの送受信などについては、さらに詳細な構成回路図を用いて後述する。
【００４９】
図７において、例えばＩＦ部１２２から送信されるテストデータはＩＦ部１２１によって受信され、ＦＦ２２０から２２ｎ、２３０から２３ｎに取り込まれたデータは、受信データラッチ部４２を構成するＦＦ５１０から５１ｎ、５２０から５２ｎを介して出力パターン圧縮回路４３に与えられ、例えば低速テスタ側で試験結果判定可能な形式に圧縮され、低速テスタ９に出力される。ここで受信データラッチ部４２を構成するＦＦ５１０から５１ｎ、５２０から５２ｎのクロック端子には、内部ロジック部３１において用いられるクロック（正転）信号Ｘ１ｐが用いられる。
【００５０】
図７の第１の実施例における動作を図８と図９のタイムチャートを用いて説明する。図８は、ＤＤＲ−ＳＤＲＡＭに対するデータライト動作における試験タイムチャートである。この場合は、ＡＳＩＣのインターフェースからＤＤＲ−ＳＤＲＡＭのインターフェースに対してデータが送信されることになり、図７では、ＩＦ部１２２からＩＦ部１に１に対してデータ信号ＤＱ０からＤＱｎ、およびデータストローブ信号ＤＱＳが送られることになる。
【００５１】
この試験時には、テストパターン発生回路４１から出力されるｅｍｚ信号は“１”、ｃｈｓｅｌｅｃｔｚ信号は“０”となり、その結果ＡＮＤゲート４５の出力としてのｅｍｏｄｅ１ｚ信号は“１”、ＡＮＤゲート４６の出力としてのｅｍｏｄｅ２ｚ信号は“０”となり、ＩＦ部１２１は擬似インターフェースとして動作し、ＩＦ部１２２は通常のＡＳＩＣのインターフェースとして動作する。
【００５２】
ＡＮＤゲート４５の出力としてのｅｍｏｄｅ１ｚ信号は、セレクタ４８０から４８ｎ、およびセレクタ４９に対する選択制御信号としてセレクト端子Ｓに与えられる。これらの全てのセレクタは選択制御信号の値が“０”の時に入力端子Ａからの入力を、“１”の時に入力端子Ｂからの入力を出力端子Ｘから出力するものである。通常のＡＳＩＣインターフェースとしてのＩＦ部１２２から擬似インターフェースとしてのＩＦ部１２１に送られるデータストローブ信号ＤＱＳは、ｅｍｏｄｅ１ｚ信号の値が“１”であるために、受信バッファ３２を介して、ディレイ・ロックド・ループ３３を介することなく、そのまま受信データを取り込むための、ＦＦ２１０から２１ｎに対するクロック信号ＣＫＤＱＳｐとして用いられる。インバータ３４によるその反転信号ＣＫＤＱＳｎがＦＦ２２０から２２ｎ、２３０から２３ｎにデータを取り込むためのクロック信号として用いられる。
【００５３】
図８において１番上の波形はＤＤＲ動作のためのクロック信号ＣＫ＿Ｘ２であり、Ｘ２ｐは同一周波数、同一位相のＸ２正転信号、Ｘ２ｎはＸ２ｐの反転信号である。図７において、ＡＳＩＣインターフェース、すなわちＩＦ部１２２から擬似インターフェースとしてのＩＦ部１２１に対してデータ信号ＤＱとデータストローブ信号ＤＱＳが出力される。
【００５４】
データ信号はＤＱ０からＤＱｎまでのｎ＋１本であるが、これらの信号はパラレルに送信されるため、そのうちの１本のデータをＤＱ＃によって表す。すなわち記号＃は、“０”から“ｎ”のいずれかであり、簡単のため＃の値を“０”とすると、ＩＦ部１２２からデータ信号ＤＱ０としてＤ１からＤ４までの４つのデータがシリアルに出力され、データストローブ信号ＤＱＳは反転クロックＸ２ｐの立上りエッジに同期し、データ信号ＤＱ０に対して９０度位相が遅れた形式でＩＦ部１２１に送られる。
【００５５】
これは図５において、ＤＱＳの送信バッファ２８の前段のＦＦ２７にクロック信号としてＸ２ｐが与えられているためである。またデータ信号ＤＱ０に対する送信バッファ１６０の前段のＦＦ１５０に対するクロック信号として、反転クロック信号Ｘ２ｎが与えられているために、データＤ１、Ｄ２、．．はＸ２ｎの立上りエッジで出力される。
【００５６】
擬似インターフェースとして動作するＩＦ部１２１側では、前述のように受信されたデータストローブ信号ＤＱＳがそのまま信号ＣＫＤＱＳｐとして、その反転信号がＣＫＤＱＳｎとして用いられ、受信データのＦＦへの取り込みが行われる。まず最初にＣＫＤＱＳｐ信号の立上りエッジで最初のデータＤ１がＦＦ２１０に取り込まれ、次にＣＫＤＱＳｎ信号の立上りエッジでデータＤ１がＦＦ２１０から２２０にシフトされるとともに、次のデータＤ２がＦＦ２３０に取り込まれ、以下同様にデータＤ３はＣＫＤＱＳｐの立上りエッジでＦＦ２１０に取り込まれ、次のＣＫＤＱＳｎの立上りエッジでＦＦ２２０にシフトされ、同時にデータＤ４がＦＦ２３０に取り込まれる。
【００５７】
受信データラッチ部４２においては、クロック信号Ｘ１ｐの立上りエッジにおいて、ＦＦ２２０、２３０のデータが、ＦＦ５１０、５２０を介して出力パターン圧縮回路４３に次々と与えられる。そしてこれらのデータは出力パターン圧縮回路４３によって圧縮され、低速テスタ９に与えられる。
【００５８】
図９は、ＤＤＲ−ＳＤＲＡＭに対するデータリード動作におけるインターフェース試験のタイムチャートである。この場合には、図７の擬似インターフェースとしてのＩＦ部１２１から、ＡＳＩＣインターフェースとしてのＩＦ部１２２に対して、データ信号ＤＱとデータストローブ信号ＤＱＳとが出力される。この擬似インターフェースから出力されるデータ信号ＤＱ＃、例えばＤＱ０と、データストローブ信号ＤＱＳとの間に位相のずれはなく、最初のデータＤ１はＤＱＳの立上りエッジ、次のデータＤ２はＤＱＳの立ち下りエッジで出力され、その後データＤ３、Ｄ４も同様にシリアルに出力される。
【００５９】
ＡＳＩＣインターフェースとしてのＩＦ部１２２側では、データストローブ信号ＤＱＳは受信バッファ３２を介してディレイ・ロックド・ループ３３によって９０度位相が遅らされ、クロック信号ＣＫＤＱＳｐとして、またそのインバータ３４による反転信号がＣＫＤＱＳｎとしてフリップ・フロップへのデータの取り込みに用いられる。すなわち最初のデータＤ１がＣＫＤＱＳｐ信号の立上りエッジでＦＦ２１０に取り込まれ、次にＣＫＤＱＳｎ信号の立上りエッジでデータＤ１はＦＦ２２０にシフトされ、同時にＦＦ２３０にデータＤ２が取り込まれ、以下同様の動作が続けられる。
【００６０】
ＦＦ２２０、２３０に取り込まれたデータは、前述と同様に出力パターン圧縮回路４３を経由して低速テスタ９に与えられる。図７には図示されていないが、擬似インターフェース側から送られ、ＡＳＩＣインターフェースとしてのＩＦ部１２２によって受信されたテストデータは、当然受信データラッチ部４２を介して出力パターン圧縮回路４３によって圧縮され、低速テスタ９に出力される。
【００６１】
図７においては、エミュレート動作を基本的に説明するために必要な構成のみを示して第１の実施例の動作について説明したが、実際には通常動作時において内部ロジック部３１からのデータの入出力、通常動作と異なる試験時にはテストパターン発生回路４１から出力されるテストデータの外部への出力などのために、より具体的な構成が必要となる。図１０から図１２を用いてそのような詳細構成について説明する。
【００６２】
図１０は、内部ロジック部３１による通常のデータ送受信、およびインターフェースの試験時におけるテストパターン発生回路４１から出力されるテストデータの送受信のための詳細構成回路図である。同図において２つのＡＮＤゲート４５、４６、インバータ４７、ＦＦ５１０から５１ｎ、５２０から５２ｎの部分は図７に示されているものと同じである。
【００６３】
ＡＮＤゲート４５、４６の出力するｅｍｏｄｅ１ｚ、ｅｍｏｄｅ２ｚ信号と、その値が“０”の時にＤＤＲ−ＳＤＲＡＭへのライトモードであることを、“１”の時にリードモードであることを示すｗｒｚ信号とが入力される２つのＡＮＤゲート５３、５４、インバータ５５、５６、セレクタ５７、５８は、２つのＩＦ部１２１、１２２の内部の各データ信号ＤＱ０からＤＱｎまでに対応するデータ送受信部６５１０から６５１ｎ、６５２０から６５２ｎに対して、データ送信のイネーブル信号としてのｃｔ１、ｃｔ２信号を出力するものである。
【００６４】
後述するように、例えばデータ送受信部６５１０の内部で、データ信号ＤＱ０を出力するための送信バッファ、図７では１６０に対して出力イネーブル端子が設けられ、この端子に与えられるデータ出力イネーブル信号が“０”の時に、ＦＦ１５０に保持されていたデータが送信バッファ１６０を介して外部に出力されるものとする。
【００６５】
セレクタ５９、６０は、このデータ出力イネーブル信号として、内部ロジック部（コア部）３１からの出力イネーブル信号ｃ１、ｃ２と、セレクタ５７、５８の出力するイネーブル信号ｃｔ１、ｃｔ２のいずれかを選択して、各データ送受信部６５１０から６５１ｎ、６５２０から６５２ｎの端子Ｃに対して出力するものである。例えばセレクタ６０は、インターフェースの試験時においてｅｍｚ信号が“１”になった時には、入力端子Ｂからのｃｔ１信号を端子Ｃに出力し、ｅｍｚ信号が“０”の通常動作時においては入力端子Ａに入力される、内部ロジック部３１からのイネーブル信号ｃ１を端子Ｃに出力する。
【００６６】
図１１は、インターフェース試験時におけるデータ出力イネーブル信号ｃｔ１、およびｃｔ２を決定する論理の説明図である。この論理はそれぞれ２つのＡＮＤゲート５３、５４、インバータ５５、５６、およびセレクタ５７、５８によって実現される。まずｅｍｚ信号が“０”の時、すなわち通常動作時においては、ｅｍｏｄｅ１ｚ、ｅｍｏｄｅ２ｚ、およびｗｒｚ信号の値はドントケアー（×）であり、信号ｃｔ１、ｃｔ２の代わりにコア部３１からのデータ出力イネーブル信号ｃ１、ｃ２が用いられる。
【００６７】
ｅｍｚ信号が“１”になると、前述のようにｃｈｓｅｌｅｃｔｚ信号の値に対応してｅｍｏｄｅ１ｚ信号、またはｅｍｏｄｅ２ｚ信号のいずれかが“１”、他方が“０”となる。ｅｍｏｄｅ１ｚ信号が“１”、ｅｍｏｄｅ２ｚが“０”の時には、前述のようにＩＦ部１２１（チャネル１）が擬似インターフェースとして動作することになるが、この場合、ｗｒｚ信号の値によってｃｔ１信号、ｃｔ２信号の値が決定される。ｗｒｚ信号が“０”の時、すなわちＤＤＲ−ＳＤＲＡＭへのデータのライトモードの時には、ＡＮＤゲート５３の出力が“１”となっているために、セレクタ５７への入力のうちインバータ５５の出力が選択され、セレクタ５７の出力するｃｔ１信号は“１”となる。これに対してＡＮＤゲート５４の出力が“０”となっているため、セレクタ５８への入力のうち、端子Ａへの入力信号がセレクタ５８の出力となり、ｃｔ２信号の値は“０”となる。
【００６８】
セレクタ５７の出力としてのｃｔ１信号はセレクタ６０の入力端子Ｂに接続されている。この時選択制御信号としてのｅｍｚ信号の値は“１”であり、セレクタ６０は入力端子Ｂへの入力を選択して、ＩＦ部１２１内の全ての送受信部６５１０から６５１ｎの端子Ｃに  “１”を出力する。端子Ｃへの信号は、後述するように図７の送信バッファ１６０から１６ｎに相当する出力イネーブル端子付送信バッファに対する出力イネーブル信号として与えられ、この出力イネーブル端子が負論理で動作するために、ＩＦ部１２１内の全ての送受信部６５１０から６５１ｎまでは送信状態とならず、受信状態として動作することになる。
【００６９】
これに対してセレクタ５９は同様に入力端子Ｂへの入力信号ｃｔ２を選択し、ｃｔ２はＩＦ部１２２内の全ての送受信部６５２０から６５２ｎの端子Ｃに対する信号の値として“０”を与える。このため出力イネーブル端子付データ送信バッファは出力イネーブルとなり、送受信部６５２０から６５２ｎは全てデータ送信状態となる。これによって一般的なＡＳＩＣ１１のインターフェースとしてのＩＦ部１２２から、データがＤＤＲ−ＳＤＲＡＭの擬似インターフェースとしてのＩＦ部１２１に送られ、データの書込みが行われることになる。
【００７０】
ここでＩＦ部１２２からＩＦ部１２１に送られるデータは、通常動作時には内部ロジック部３１から出力される通常データであり、インターフェースの試験時にはテストパターン発生回路４１によって出力されるテストデータである。内部ロジック部３１からの出力データは、データ送受信部６５２０から６５２ｎ内のＤＯＡ端子、およびＤＯＢ端子に、内部ロジック部３１からｄｏａ２０からｄｏａ２ｎ、およびｄｏｂ２０からｄｏｂ２ｎとして出力される。テストデータは、同じくデータ送受信部６５２０から６５２ｎのＤＴＡ、ＤＴＢ端子に対して、テストパターン発生回路４１からデータｄｔａ０からｄｔａｎ、およびｄｔｂ０からｄｔｂｎとして与えられる。各送受信部の内部で、テストデータと内部ロジック部３１からの通常データとのいずれを選択するかについては後述する。
【００７１】
通常のＡＳＩＣインターフェースとしてのＩＦ部１２２から擬似インターフェースとしてのＩＦ部１２１に送られたデータは、データ送受信部６５１０から６５１ｎに対する入力信号として与えられ、これらの信号は各送受信部内の端子ＤＩＡ、ＤＩＢから出力される。これらのデータはｄｉａ１０からｄｉａ１ｎ、およびｄｉｂ１０からｄｉｂ１ｎとして内部ロジック部３１に送られるとともに、これらのデータがテストデータである時には、これらのデータはセレクタ６２０から６２ｎ、および６３０から６３ｎに送られる。これらのセレクタに対する選択制御信号としては前述の信号ｃｔ２が与えられている。ここで、信号ｃｔ２の値は“０”であり、各セレクタの入力端子Ａへの入力が選択され、各セレクタの出力、すなわちｄｉａ１０からｄｉａ１ｎ、およびｄｉｂ１０からｄｉｂ１ｎはクロック信号Ｘ１ｐの立上りエッジに同期してフリップ・フロップ５１０から５１ｎ、５２０から５２ｎに取り込まれ、出力パターン圧縮回路４３によって圧縮されて低速テスタ９にその結果が送られる。
【００７２】
図１１に戻り、ｅｍｏｄｅ１ｚ信号が“１”、ｅｍｏｄｅ２ｚ信号が“０”でｗｒｚ信号が“１”の時には、ＩＦ部１２１（チャネル１）が擬似インターフェースとして、ＩＦ部１２２（チャネル２）が通常ＡＳＩＣインターフェースとして動作するが、ｗｒｚ信号が“１”であり、ＤＤＲ−ＳＤＲＡＭからのデータリードモードであるために、ＩＦ部１２１からデータが出力され、そのデータはＩＦ部１２２によって受信されることになる。
【００７３】
この時、内部ロジック部３１からの出力データｄｏａ１０からｄｏａ１ｎ、ｄｏｂ１０からｄｏｂ１ｎ、またはテストパターン発生回路４１から出力されるテストデータｄｔａ０からｄｔａｎ、ｄｔｂ０からｄｔｂｎのいずれかが選択されて、ＩＦ部１２１からＩＦ部１２２に送られる。
【００７４】
ＩＦ部１２２側では入力データｄｉａ２０からｄｉａ２ｎ、ｄｉｂ２０からｄｉｂ２ｎのデータが内部ロジック部３１に送られるとともに、セレクタ６２０から６２ｎ、６３０から６３ｎの入力端子Ｂに与えられる。この時、各セレクタへの選択制御信号としてのｃｔ２信号の値は“１”となっており、入力端子Ｂに与えられたデータがＦＦ５１０から５１ｎ、５２０から５２ｎ、出力パターン圧縮回路４３を介してテスト結果として低速テスタ９に与えられる。
【００７５】
図１１でｅｍｏｄｅ１ｚ信号が“０”、ｅｍｏｄｅ２ｚ信号が“１”であると、ＩＦ部１２２がＤＤＲ−ＳＤＲＡＭのインターフェースの擬似インターフェースとして動作し、ＩＦ部１２１は通常のＡＳＩＣインターフェースとして動作する。ｗｒｚ信号が“０”の時にはライトモードとしてＩＦ部１２１からＩＦ部１２２にデータが送られ、ｗｒｚ信号が“１”である時にはリードモードとしてＩＦ部１２２からＩＦ部１２１にデータが送られるが、その詳細は前述と同様であるのでその説明を省略する。
【００７６】
図１２は、図１０のＩＦ部１２１、ＩＦ部１２２内部のデータ送受信部６５１０から６５１ｎ、６５２０から６５２ｎの詳細構成を示す。ここではデータ信号ＤＱ０に対するデータ送受信部６５１０、または６５２０の構成を示すが、他の送受信部の構成も同一である。
【００７７】
図１２の詳細構成を図７と比較すると、前述のようにデータ送信バッファ１６０が出力イネーブル端子付のデータ出力バッファ７８０に変更され、データ送信部として内部ロジック部３１からの出力データ、またはテストパターン発生回路４１からのテストデータを選択するための２つのセレクタ７１０、７２０、図７では送信バッファ１６０の前段のＦＦ１５０と、２つのセレクタ７１０、７２０との間でデータを２倍の速度で送信するために用いられるＦＦ７３０、７４０、インバータ７５０、およびセレクタ７６０が追加されている。
【００７８】
２つのセレクタ７１０、７２０は、内部ロジック部３１からの通常データＤＯＡ、ＤＯＢと、テストパターン発生回路４１からのテストデータＤＴＡ、ＤＴＢのいずれかを選択して、その選択結果をＦＦ７３０、７４０に与えるものである。これらのセレクタに対しては選択制御信号としてＥＭＺ端子への入力信号、図１０ではｅｍｚ信号が与えられる。データ送受信部６５０（６５１０、または６５２０）がインターフェース試験時に擬似インターフェース側として動作する場合には、相手側に送信すべきデータはテストデータであり、このためｅｍｚ信号の値が“１”の時にはテストデータとしての端子ＤＴＡ、ＤＴＢからの信号が２つのセレクタから出力される。通常のＡＳＩＣインターフェースとして動作する場合には、２つのセレクタは送信データとして内部ロジック部３１からの信号、すなわち端子ＤＯＡ、ＤＯＢへの入力信号を選択して出力することになる。
【００７９】
ＦＦ７３０はセレクタ７１０からの入力データをクロック信号Ｘ１ｐの立上りエッジで取り込み、またＦＦ７４０はセレクタ７２０からの入力データをインバータ７５０によるクロック信号Ｘ１ｐの反転結果としてのＸ１ｎの立上りエッジで取り込む。セレクタ７６０はインバータ７５０の出力としての選択制御信号Ｘ１ｎが“０”の時にはＦＦ７３０の出力を、また“１”の時にはＦＦ７４０の出力を選択してＦＦ１５０に与える。これによってセレクタ７６０の出力としての信号の速度はセレクタ７１０、７２０の出力信号の２倍となる。ＦＦ１５０へのデータの取り込みは、ＥＭＯＤＥＺ端子から出力される選択制御信号、すなわちｅｍｏｄｅ１ｚ、またはｅｍｏｄｅ２ｚ信号の値が“１”である時には、セレクタ４８０の入力端子Ｂへの入力信号としてのクロックＸ２ｐの立上りエッジで行われることになる。
【００８０】
なお、本発明の特許請求の範囲、請求項３におけるデータ送信部はＦＦ１５、７３、７４、セレクタ７１、７２、７６、インバータ７５、および出力イネーブル端子付バッファ７８に相当し、送信データ選択指示信号はＥＭＺ端子から出力されるｅｍｚ信号に相当する。請求項４におけるデータ送信制御部は図１０のＡＮＤゲート５３、５４、インバータ５５、５６、およびセレクタ５７、５８に相当し、エミュレート動作指示信号はｅｍｏｄｅ１ｚ、ｅｍｏｄｅ２ｚ信号に相当する。
【００８１】
次に、請求項５におけるデータ受信部はバッファ２２、およびＦＦ２１、２２、２３に、データ受信制御部は図７のバッファ３２、ＤＬＬ３３、インバータ３４、およびセレクタ４９に相当し、遅延動作指示信号はｅｍｏｄｅ１ｚ（またはｅｍｏｄｅ２ｚ）信号に相当する。さらに請求項６におけるセレクタは図１０のセレクタ６２、６３に相当し、選択制御信号はｃｔ２信号に相当する。
【００８２】
以上のように本発明の第１の実施例では、接続相手先のインターフェースの動作を複数のインターフェースのいずれかに実行させることにより、１つのＡＳＩＣによる試験が可能となる。また試験結果を圧縮することにより、低速テスタによる結果判定が可能となる。
【００８３】
以上で本発明のインターフェース試験方式の第１の実施例について詳細に説明したが、次に第２の実施例について図１３によって説明する。第１の実施例では２つのＩＦ部のうちいずれか１つが接続先デバイス、例えばＤＤＲ−ＳＤＲＡＭのインターフェースの擬似インターフェースとして動作するものとしたが、通常のＡＳＩＣインターフェースとＤＤＲ−ＳＤＲＡＭインターフェースの入力負荷の相違については考慮されていなかった。
【００８４】
そこで図１３の第２の実施例では、擬似インターフェースとして動作する可能性のあるＩＦ部のすべてのデータ入出力端子に対して、接続先デバイスのインターフェースにおける入力容量と同等となるような静電容量８００から８０ｎと、各データ信号入力ポートとこれらの静電容量とを接続するスイッチ８１０から８１ｎとが備えられ、擬似インターフェースとしての動作を指示する信号、例えばｅｍｏｄｅ１ｚ信号の値が“１”である時に対応するＩＦ部１２１（チャネル１）の内部の全てのスイッチ８１０から８１ｎが閉じられ、擬似インターフェースとしてのインターフェースが接続先デバイスのインターフェースと同一の入力容量負荷を持つような構成がとられる。なお、図７で説明したエミュレート制御部４０には、これらのスイッチ８１０から８１ｎまでが含まれることになる。その他のインターフェースとしての動作は第１の実施例と同様であり、その説明を省略する。このように第２の実施例では接続相手先デバイスの入力負荷を考慮したインターフェース試験が可能となる。
【００８５】
図１４は、本発明のインターフェース試験方式の第３の実施例である。一般にＤＤＲ−ＳＤＲＡＭのインターフェースにおいては、データ信号ＤＱの８ビット毎にデータストローブ信号ＤＱＳが用いられる。例えば３２ビットデータに対応するインターフェースであれば、データストローブ信号ＤＱＳによってデータ信号のグループをＤＱグループ８５０からＤＱグループ８５３、すなわち４つのグループに分割することができる。
【００８６】
そこで第３の実施例では、これらのグループ間でデータ転送を行い、インターフェースの試験を行うために、ＤＱグループ８５０と８５１とをデータストローブ信号の伝送線６、データ信号の伝送線５によって結び、またＤＱグループ８５２と８５３とをデータストローブ信号ＤＱＳの伝送線６、データ信号ＤＱの伝送線５によって結び、それぞれ片方のＤＱグループをＤＤＲ−ＳＤＲＡＭのインターフェースの擬似インターフェースとして動作させ、他方を通常のＡＳＩＣのインターフェースとして動作させる。これによってＩＦ部が１チャンネルしかない場合でも、ＤＱグループの単位でデータ間のばらつきを考慮した試験が可能となる。この第３の実施例は複数ビット毎にデータストローブ信号が用いられる方式であれば、ＤＤＲ−ＳＤＲＡＭ以外のデバイスにも適用可能である。
【００８７】
なお、以上の説明では通常のＡＳＩＣインターフェースと動作仕様の異なるインターフェースとしてＤＤＲ−ＳＤＲＡＭのインターフェースを例として発明の実施の形態を説明したが、本発明の適用範囲がＤＤＲ−ＳＤＲＡＭのインターフェースとの間にだけ限定されないことは当然である。
【００８８】
本発明の適用可能なインターフェースは、例えば“ソース・シンクロナス”の特性を有する高速パラレル・アーキテクチャ・インターフェースと一般的に表現できる。ここでソース・シンクロナスとは、送信先からの信号に同期させてデータを転送することを意味し、このようなインターフェースとして、例えば図８、図９で１つのデータ、例えばＤ１の代わりに２つのデータを、Ｄ１とＤ２の２つのデータの代わりに合計４つのデータをまとめて転送するためのＤＤＲ２−ＳＤＲＡＭや、合計８つのデータをまとめて転送するＸＤＲ−ＳＤＲＡＭのインターフェースなどがあげられる。
【００８９】
最後になるが、以上の説明では、例えばＡＳＩＣの内部に複数のＩＦ部が備えられ、そのうち１つのＩＦ部に、例えばＤＤＲ−ＳＤＲＡＭのＩＦの動作をエミュレートさせ、他の１つのＩＦ部との間でテストデータの送受信を行わせるものとしたが、本発明の基本概念は、例えば１つだけしかＩＦ部を備えていないＡＳＩＣに対しても適用可能である。
【００９０】
すなわち、ＩＦ部をそれぞれ１つだけ備える２つのＡＳＩＣのＩＦ部を伝送線によって接続し、一方のＩＦ部にＤＤＲ−ＳＤＲＡＭのＩＦの動作をエミュレートさせ、他方のＩＦ部に通常のＡＳＩＣのＩＦの動作を実行させることにより、インターフェースの試験が可能になる。これは、例えば図７や図１３のＩＦ部１２２が他のＡＳＩＣ内に存在する場合に相当し、テストパターン発生回路４１、出力パターン圧縮回路４３などをそのＡＳＩＣと接続することにより、テストデータの送受信が行われる。
【００９１】
ただし、この場合には図２０の従来例で説明したように試験結果がＮＧであるとき、不良なＡＳＩＣの判定が必要になるが、例えば高速パラレルインターフェースを１つだけしか持たないＡＳＩＣ（ＬＳＩ）に対しても本発明のインターフェース試験方式が適用可能になるという意味で、その実用的価値は大きい。
【００９２】
（付記１）    データ送受信を行うためのインターフェースを複数備えた半導体集積回路装置であって、
前記複数のインターフェースのいずれか１つに、前記半導体集積回路装置の接続相手先デバイスであって、動作仕様が異なる接続相手先デバイスのインターフェースをエミュレートする動作を実行させるエミュレート制御部を備えることを特徴とする半導体集積回路装置。
（付記２）  前記エミュレート制御部が、前記半導体集積回路装置内に組み込まれ、テストデータを生成するビルト・イン・セルフ・テスト回路内に備えられることを特徴とする付記１記載の半導体集積回路装置。
（付記３）  前記エミュレート動作を実行するインターフェースが前記テストデータの送信側である時、前記エミュレート制御部が、該インターフェース内のデータ送信部に対して、前記ビルト・イン・セルフ・テスト回路によって生成されるテストデータの送信を選択させる送信データ選択指示信号を出力することを特徴とする付記２記載の半導体集積回路装置。
（付記４）  前記エミュレート制御部が、前記インターフェース内のデータ送信制御部に対して、該インターフェースに対するエミュレート動作指示信号を出力し、
該データ送信制御部が、さらに前記データ送信部内の出力イネーブル端子付データ送信バッファに出力イネーブル信号を出力することを特徴とする付記３記載の半導体集積回路装置。
（付記５）  前記エミュレート動作を実行するインターフェースが前記テストデータの受信側である時、該受信テストデータの送信側から送られるデータストローブ信号を遅延させた信号を、受信するテストデータをラッチするためのクロック信号として該インターフェース内のデータ受信部に用いさせるために、前記エミュレート制御部が、該インターフェース内のデータ受信制御部に対して、該データストローブ信号を遅延させるための遅延動作指示信号を与えることを特徴とする付記２記載の半導体集積回路装置。
（付記６）  前記エミュレート制御部が、前記２つのインターフェースのいずれがテストデータを受信しているかに対応して、２つのインターフェースのデータ受信部内でラッチされたデータを選択してテスト結果判定に用いるためのセレクタに対して、前記エミュレート動作を実行するインターフェースのデータ受信部にラッチされたデータを選択させる選択制御信号を出力することを特徴とする付記５記載の半導体集積回路装置。
（付記７）  前記インターフェースが、高速パラレルインターフェースであることを特徴とする付記１記載の半導体集積回路装置。
（付記８）  データ送受信を行うためのインターフェースを複数備えた半導体集積回路装置におけるインターフェースの試験方法であって、
該複数のインターフェースのうち、２つのインターフェースを伝送線によって接続し、
該半導体集積回路装置の接続相手先デバイスであって、動作仕様の異なる接続相手先デバイスのインターフェースをエミュレートする動作を、該２つのインターフェースのいずれか一方に実行させるように制御し、
該エミュレート動作を行うインターフェースと、前記２つのインターフェースの他方のインターフェースとの間でデータの送受信を実行させ、
該データ送受信結果に対応して、インターフェースの試験結果を得ることを特徴とするインターフェース試験方法。
（付記９）  前記半導体集積回路装置が、該半導体集積回路装置内に組み込まれ、データを生成するビルト・イン・セルフ・テスト回路を備え、
該ビルト・イン・セルフ・テスト回路によって生成されたデータが前記２つのインターフェースの間で送受信されることを特徴とする付記８記載のインターフェース試験方法。
（付記１０）  前記エミュレート動作を実行するインターフェースがテストデータの送信側である時、前記エミュレート制御部が、該エミュレート動作を行うインターフェース内のデータ送信部に、前記ビルト・イン・セルフ・テスト回路によって生成されたデータの送信を選択させることを特徴とする付記９記載のインターフェース試験方法。
（付記１１）  前記エミュレート制御部が、前記インターフェース内のデータ送信制御部に対して、該インターフェースに対するエミュレート動作指示信号を出力し、
該データ送信制御部が、さらに前記データ送信部内の出力イネーブル端子付データ送信バッファに出力イネーブル信号を出力することを特徴とする付記１０記載のインターフェース試験方法。
（付記１２）  前記エミュレート動作を実行するインターフェースが前記テストデータの受信側である時、該受信テストデータの送信側から送られるデータストローブ信号を遅延させた信号を、受信するテストデータをラッチするためのクロック信号として該インターフェース内のデータ受信部に用いさせるために、前記エミュレート制御部が、該インターフェース内のデータ受信制御部に対して、該データストローブ信号を遅延させるための遅延動作指示信号を与えることを特徴とする付記９記載のインターフェース試験方法。
（付記１３）  前記エミュレート制御部が、前記２つのインターフェースのいずれがテストデータを受信しているかに対応して、２つのインターフェースのデータ受信部内でラッチされたデータを選択してテスト結果判定に用いるためのセレクタに対して、前記エミュレート動作を実行するインターフェースのデータ受信部にラッチされたデータを選択させる選択制御信号を出力することを特徴とする付記１２記載のインターフェース試験方法。
（付記１４）  前記試験の対象となるインターフェースが、高速パラレルインターフェースであることを特徴とする付記８記載のインターフェース試験方法。
（付記１５）  データ送受信を行うためのインターフェースを備えた半導体集積回路装置の内部でインターフェースの試験を制御する回路であって、
前記半導体集積回路装置のインターフェースと動作仕様が異なるインターフェースをエミュレートする動作を該半導体集積回路のインターフェースに実行させるエミュレート制御部を備えることを特徴とするインターフェース試験制御回路。
（付記１６）  データ送受信を行うためのインターフェースを備えた半導体集積回路装置を２つ用いるインターフェースの試験方法であって、
該２つの半導体集積回路装置のインターフェースを伝送線によって接続し、
該２つの半導体集積回路装置のうちの１つの半導体集積回路装置内のエミュレート制御部が、自装置のインターフェースと動作仕様が異なるインターフェースをエミュレートする動作を、自装置のインターフェースに実行させるように制御し、
該エミュレート動作を行うインターフェースと、前記２つの半導体集積回路装置のインターフェースのうちの残りの１つのインターフェースとの間でデータの送受信を実行させ、
該テストデータ送受信結果に対応して、インターフェースの試験結果を得ることを特徴とするインターフェース試験方法。
【図面の簡単な説明】
【００９３】
【図１】本発明のインターフェース試験方式の原理的な説明図である。
【図２】通常のＡＳＩＣとＤＤＲ−ＳＤＲＡＭとの間でのデータ送受信の説明図である。
【図３】ＤＤＲ−ＳＤＲＡＭに対するデータライト動作の説明図である。
【図４】ＤＤＲ−ＳＤＲＡＭからのデータリード動作の説明図である。
【図５】ＡＳＩＣにおけるインターフェースの構成例を示す図である。
【図６】クロック信号Ｘ１ｐ、Ｘ１ｎ生成のタイムチャートである。
【図７】ＤＤＲ−ＳＤＲＡＭインターフェースのエミュレート動作を行うＡＳＩＣインターフェースの構成例である。
【図８】ＤＤＲ−ＳＤＲＡＭに対するデータライト動作時のインターフェース試験のタイムチャートである。
【図９】ＤＤＲ−ＳＤＲＡＭからのデータリード動作時のインターフェース試験のタイムチャートである。
【図１０】通常データ、テストデータの送受信経路を含むインターフェースの詳細構成図である。
【図１１】図１０におけるデータ送受信のための制御信号の決定論理を説明する図である。
【図１２】インターフェース内のデータ送受信部の詳細構成を示す図である。
【図１３】インターフェース試験方式の第２の実施例の説明図である。
【図１４】インターフェース試験方式の第３の実施例の説明図である。
【図１５】接続相手のデバイスの動作仕様が異なる場合のインターフェース接続方式の従来例である。
【図１６】図１５の従来例におけるインターフェース試験方式の説明図である。
【図１７】図１５の従来例に対するインターフェース試験方式の詳細説明図である。
【図１８】接続相手のデバイスの動作仕様が同じである場合のインターフェース接続方式の従来例である。
【図１９】図１８の従来例に対するインターフェース試験方式（その１）の説明図である。
【図２０】図１８の従来例に対するインターフェース試験方式（その２）の説明図である。
【図２１】図１８の従来例に対するインターフェース試験方式（その３）の説明図である。
【図２２】図１８の従来例に対するインターフェース試験方式（その４）の説明図である。
【符号の説明】
【００９４】
１  評価対象ＬＳＩ
２  評価ボード
３、４  インターフェース（ＩＦ）
５  データ信号伝送線
６  データストローブ信号伝送線
７  ＢＩＳＴ回路
８  ＤＤＲ−ＳＤＲＡＭインターフェースエミュレート制御部
９  低速テスタ
１０    ＤＤＲ−ＳＤＲＡＭ
１１  ＡＳＩＣ
１２  ＩＦ部
３３  ディレイ・ロックド・ループ（ＤＬＬ）
４０  エミュレート制御部
４１  テストパターン発生回路
４２  受信データラッチ部
４３  出力パターン圧縮回路
６５  データ送受信部
７８  出力イネーブル端子付データ送信バッファ
８０  静電容量
８１  スイッチ
８５  データ信号（ＤＱ）グループ
【図１】
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【図６】
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【図８】
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【図９】
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【図１１】
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【図１２】
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【図１４】
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【図１５】
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【図１６】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図１０】
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【図１３】
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【図１７】
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