(57)【特許請求の範囲】
【請求項１】
主電源と、該主電源に直列に接続され且つ交互にオン・オフ制御される第1のスイッチング素子および第２のスイッチング素子と、前記第1のスイッチング素子と第２のスイッチング素子の接続点に接続された負荷と、前記第1のスイッチング素子および第２のスイッチング素子のゲート電極にそれぞれ接続されたドライバＩＣを備え、
ドライバＩＣは、制御電源と、該制御電源に直列に接続された第１のレベルシフトアップ用抵抗および第１の高耐圧nMOSを含む第１の直列回路と、該第１の直列回路に対して並列に且つ前記制御電源に直列に接続された第２のレベルシフトアップ用抵抗および第２の高耐圧nMOSを含む第２の直列回路と、前記第１の高耐圧nMOSおよび第２の高耐圧nMOSの各ゲート電極に駆動信号を付与するパルス発生回路と、前記第１の直列回路および第２の直列回路の電位に基づいて前記第２のスイッチング素子に駆動信号を付与する駆動回路保護回路とを備えたスイッチング素子の駆動回路において、
前記第１のレベルシフトアップ用抵抗と第１の高耐圧nMOSの接続点および第２のレベルシフトアップ用抵抗および第２の高耐圧nMOSの接続点の電位差に応じて、前記駆動回路保護回路に信号を付与する電位状態検出回路を設け、
前記電位状態検出回路は、フリップフロップ回路を含み、かつ、第１と第２の電位状態検出回路を備え、
第１の電位状態検出回路は、前記第１のレベルシフトアップ用抵抗と第１の高耐圧nMOSの接続点の電位を基準電位として、第２のレベルシフトアップ用抵抗および第２の高耐圧nMOSの接続点の電位との電位差を求める第１の差分回路と、該第１の差分回路の出力を設定値と比較して出力する第１の比較回路とからなり、該第１の比較回路の出力をフリップフロップ回路のセット端子とリセット端子の一方の端子に与え、第２の電位状態検出回路は、前記第２のレベルシフトアップ用抵抗と第２の高耐圧nMOSの接続点の電位を基準電位として、第１のレベルシフトアップ用抵抗および第１の高耐圧nMOSの接続点の電位との電位差を求める第２の差分回路と、該第２の差分回路の出力を設定値と比較して出力する第２の比較回路とからなり、該第２の比較回路の出力を前記フリップフロップ回路のセット端子とリセット端子の他方の端子に与えることを特徴とするスイッチング素子の駆動回路。
【請求項２】
第１項記載のスイッチング素子の駆動回路において、
パルス発生回路、第１と第２の直列回路および電位状態検出回路が同じ半導体基板に形成されていることを特徴とするスイッチング素子の駆動回路。
【請求項３】
第２項記載のスイッチング素子の駆動回路において、
第1のスイッチング素子および第２のスイッチング素子も同じ半導体基板に形成されていることを特徴とするスイッチング素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力半導体スイッチング素子の駆動回路に関する。
【背景技術】
【０００２】
主電源端子間に接続される低圧側ア−ム（以下下アームという）へ、第１のスイッチング素子を、高圧側アーム（以下、上ア−ムという）へ第２のスイッチング素子をそれぞれ配置し、第１及び第２のスイッチング素子をト−テムポ−ル接続（直列接続）したインバ−タ装置は良く知られている。
【０００３】
このような装置においては、上アームに接続される第２のスイッチング素子は、基準電位に対して電位的に浮動の状態で駆動され、その駆動回路には、トランスによって外部と絶縁された電源が用いられる。また、低圧側回路から高圧側回路へ駆動信号を伝達するには、浮動電位の状態においても信号伝達が可能なレベルシフト（以下、昇圧レベルシフトという）装置が必要である。
【０００４】
一方、高圧側回路から低圧側回路へ信号伝達を行なうレベルシフトを降圧レベルシフトと呼んでいる。これらを内蔵した集積回路（ＩＣ）は、一般的にゲートドライバＩＣと呼ばれている。このような昇圧レベルシフト回路は、例えば、特許文献１に記載されている。
【０００５】
図７は、特許文献１の図２に示された従来技術の半導体装置の駆動回路構成を示す回路図である。図７において、主電源２３の両端に、上アーム２３２のスイッチング素子であるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）２４及び下アーム２３３のスイッチング素子であるＩＧＢＴ２５が、トーテムポール接続（直列接続）され、ハーフブリッジを構成している。主電源２３の陰極側は接地電位になっている。
【０００６】
ＩＧＢＴ２４及びＩＧＢＴ２５には、フリーホイールダイオード２６及び２７が逆並列接続されている。そして、ＩＧＢＴ２４とＩＧＢＴ２５との接続点２５１には負荷（モータなどの誘導性負荷）２８が接続される。
【０００７】
上アーム２３２のＩＧＢＴ２４は、上アーム２３２と下アーム２３３との接続点２５１の電位を基準電位として、スイッチング動作する。上アーム用の駆動回路、保護回路３９に電力を供給する上アーム用制御電源２１は、図示しないトランスによって外部と絶縁されている。
【０００８】
下アーム２３３のＩＧＢＴ２５は、接地電位を基準電位としてスイッチング動作する。下アーム用の駆動回路、保護回路４０は、トランスによって外部と絶縁された下アーム用制御電源２２に接続されている。
【０００９】
次に、上アーム２３２のＩＧＢＴ２４を駆動する回路について説明する。パルス発生回路３１は、外部に設けられたマイクロコンピュータ（図示しない）などから与えられる入力信号に応じて、パルス状のオン、オフ信号を発生させる。その２つの出力端子は、レベルシフト用の高耐圧ｎＭＯＳ３２、及び高耐圧ｎＭＯＳ３３のゲート電極へそれぞれ接続されている。
【００１０】
高耐圧ｎＭＯＳ３２、及び高耐圧ｎＭＯＳ３３のドレイン電極はそれぞれ、抵抗３５および３４の一方の端部に接続されるとともに、インバータ回路４１および４５の入力側にも接続されている。抵抗３４および３５には、並列にツェナーダイオード３６，３７が接続されている。
【００１１】
インバータ回路４１，４５の出力は、さらにインバータ回路４２，４６を経て、抵抗４３，４７，キャパシタ４４，４８で構成されるフィルタを介してフリップフロップ回路３８のセット（Ｓ）入力及びリセット（Ｒ）入力に接続されている。フリップフロップ回路３８の出力（Ｑ）は、駆動回路・保護回路３９に接続される。上アーム２３２のＩＧＢＴ２４は、この駆動回路・保護回路３９により駆動される。
【００１２】
このような上アーム２３２の駆動回路では、下アーム２３３のＩＧＢＴ２５のスイッチング動作により、上アーム２３２のＩＧＢＴ２４は、下アーム２３３のＩＧＢＴ２５との接続点２５１の電位を基準電位として（上アーム２３２の制御電源２１の基準電位）、０Ｖから主電源２３の定格電圧以上まで、急激に変化する。
【００１３】
高耐圧ｎＭＯＳ３２、及び３３のドレイン−ソース間には寄生静電容量Ｃが存在するので、特に速いｄｖ／ｄｔ過渡信号が発生すると、寄生静電容量Ｃとｄｖ／ｄｔ過渡信号との乗算で得られる電流（以後ｄｖ／ｄｔ電流と呼称する）が、高耐圧ｎＭＯＳ３２、及び高耐圧ｎＭＯＳ３３に同時に流れる。
【００１４】
高耐圧ｎＭＯＳ３２、及び高耐圧ｎＭＯＳ３３に流れるｄｖ／ｄｔ電流は、通常のスイッチング時に流れる電流と同レベルであり、抵抗３４および３５に同時に電圧降下が生じる。このために、フリップフロップ回路３８のセット入力およびリセット入力に、同時にセット信号、リセット信号が与えられることになる。
【００１５】
一般に、フリップフロップ回路３８のセット入力およびリセット入力には、同時にセット信号、リセット解除信号を入力するのは禁止されており、予測のつかない動作、つまり誤動作を発生させることになる。
【００１６】
このような誤動作を防止するためにｄｖ／ｄｔ過渡信号による抵抗３４及び３５の電圧降下とパルス発生回路３１からの信号による電圧降下を区別できるように抵抗３４及び３５の抵抗値と、インバータ４１及び４２の初段の閾値を設定すればよいが非常に高精度の設定が必要となり、その誤動作防止能力にも限界がある。特許文献１には、高ｄｖ／ｄｔの場合には、抵抗４３及び４７、コンデンサ４４及び４８で構成するパルスフィルタによって、ｄｖ／ｄｔの誤動作対策を施すことが示唆されている。
【００１７】
【特許文献１】特開平９−１７２３６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
特許文献１に示すように、抵抗４３及び４７、コンデンサ４４及び４８で構成するパルスフィルタによって、ｄｖ／ｄｔの誤動作対策を施しているが、このパルスフィルタでは、抵抗４３及びコンデンサ４４で決まる時定数よりもノイズ幅が小さいときにだけ、除去可能である。
【００１９】
この構成によれば、高いｄｖ／ｄｔ過渡特性については、過渡時間が短く、誤動作対策は可能である。しかし、低いｄｖ／ｄｔ過渡特性、すなわち過渡時間が抵抗４３及びコンデンサ４４で決まる時定数より大きい場合には、誤動作防止能力にも限界がある。
【課題を解決するための手段】
【００２０】
本発明のスイッチング素子の駆動回路は、主電源と、該主電源に直列に接続され且つ交互にオン・オフ制御される第1のスイッチング素子および第２のスイッチング素子と、前記第1のスイッチング素子と第２のスイッチング素子の接続点に接続された負荷と、前記第1のスイッチング素子および第２のスイッチング素子のゲート電極にそれぞれ接続されたドライバＩＣを備え、
ドライバＩＣは、制御電源と、該制御電源に直列に接続された第１のレベルシフトアップ用抵抗および第１の高耐圧nMOSを含む第１の直列回路と、該第１の直列回路に対して並列に且つ前記制御電源に直列に接続された第２のレベルシフトアップ用抵抗および第２の高耐圧nMOSを含む第２の直列回路と、前記第１の高耐圧nMOSおよび第２の高耐圧nMOSの各ゲート電極に駆動信号を付与するパルス発生回路と、前記第１の直列回路および第２の直列回路の電位に基づいて前記第２のスイッチング素子に駆動信号を付与する駆動回路保護回路とを備えたスイッチング素子の駆動回路において、
前記第１のレベルシフトアップ用抵抗と第１の高耐圧nMOSの接続点および第２のレベルシフトアップ用抵抗および第２の高耐圧nMOSの接続点の電位差に応じて、前記駆動回路保護回路に信号を付与する電位状態検出回路を設け、
前記電位状態検出回路は、フリップフロップ回路を含み、かつ、第１と第２の電位状態検出回路を備え、
第１の電位状態検出回路は、前記第１のレベルシフトアップ用抵抗と第１の高耐圧nMOSの接続点の電位を基準電位として、第２のレベルシフトアップ用抵抗および第２の高耐圧nMOSの接続点の電位との電位差を求める第１の差分回路と、該第１の差分回路の出力を設定値と比較して出力する第１の比較回路とからなり、該第１の比較回路の出力をフリップフロップ回路のセット端子とリセット端子の一方の端子に与え、第２の電位状態検出回路は、前記第２のレベルシフトアップ用抵抗と第２の高耐圧nMOSの接続点の電位を基準電位として、第１のレベルシフトアップ用抵抗および第１の高耐圧nMOSの接続点の電位との電位差を求める第２の差分回路と、該第２の差分回路の出力を設定値と比較して出力する第２の比較回路とからなり、該第２の比較回路の出力を前記フリップフロップ回路のセット端子とリセット端子の他方の端子に与える。
【発明の効果】
【００２１】
本発明によれば、抵抗と高耐圧nMOSの接続点の電位に電位差を生じたとしても、この電位差を検出し、これが規定値以下であるときには後段のフリップフロップを作動させないので、不正動作を生じないスイッチング素子の駆動回路を提供することができる。
【発明を実施するための最良の形態】
【００２２】
本発明の実施形態例を、以下図面を使用して詳細に説明する。
（実施例１）
図１は、実施例である電力半導体スイッチング素子の駆動用半導体装置であるドライバＩＣ３０の駆動回路を示すブロックダイアグラムである。主電源２３の両端に、上アーム２３２の電力半導体スイッチング素子である（以下スイッチング素子と略称する）ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）２４及び下アーム２３３のスイッチング素子であるＩＧＢＴ２５が、トーテムポール接続され、ハーフブリッジを構成している。主電源２３の陰極側は接地されている。
【００２３】
ＩＧＢＴ２４及びＩＧＢＴ２５には、フリーホイールダイオード２６及び２７が逆並列接続されている。そして、ＩＧＢＴ２４とＩＧＢＴ２５との接続点２５１には負荷（モータなどの誘導性負荷）２８が接続されている。
【００２４】
上アーム２３２のＩＧＢＴ２４は、下アーム２３３のＩＧＢＴ２５との接続点２５１の電位を基準電位として、スイッチング動作する素子であり、上アーム用の駆動回路、保護回路３９の電源は、トランスによって絶縁された上アーム用制御電源２１が用いられる。したがって、上アーム用制御電源２１の基準電位は、接続点２５１の電位である。
【００２５】
また、下アーム２３３のＩＧＢＴ２５は、接地電位を基準電位として、スイッチング動作する素子であり、下アーム用の駆動回路、保護回路４０へ電源を供給する下アーム用制御電源２２は、トランスによって絶縁されている。したがって、下アーム用制御電源２２の基準電位は、接地電位である。
【００２６】
次に、上アーム２３２のＩＧＢＴ２４を駆動制御する駆動回路について説明する。パルス発生回路３１は、外部に設けられたマイクロコンピュータなどから与えられる入力信号に応じて、パルス状のオン、オフ信号を発生させる。その２つの出力は、レベルシフト用の高耐圧ｎＭＯＳ３２、及び高耐圧ｎＭＯＳ３３のゲート電極に与えられる。
【００２７】
高耐圧ｎＭＯＳ３２、及び高耐圧ｎＭＯＳ３３のドレイン電極はそれぞれレベルシフト用抵抗３４及び３５の一方端に接続されるとともに、抵抗３４と高耐圧ｎＭＯＳ３３，抵抗３５と高耐圧ｎＭＯＳ３２の接続点の電位は、それぞれセット用の差分回路１１及びリセット用の差分回路１２に入力される。
【００２８】
この差分回路１１，１２では、セット信号とリセット信号の差分を出力し、正常信号に対しては、次段のセット用積分回路１３、及びリセット用積分回路１４により積分される。さらに次段のセット用比較回路１５、及びリセット用比較回路１６において、正規の信号レベルと判断し、正常信号を出力し、フリップフロップ回路３８のセット（Ｓ）入力及びリセット（Ｒ）に、信号入力する。
【００２９】
上記フリップフロップ回路３８の出力（Ｑ）は、駆動回路・保護回路３９に接続され、この駆動回路・保護回路３９により、上アーム２３２のＩＧＢＴ２６を駆動している。なお、本実施例では図１のドライバＩＣ３０は、パルス発生回路３１，レベルシフト回路、比較回路１５、フリップフロップ回路３８，駆動回路２９が同じシリコン半導体基板の上に形成されている。さらに、ＩＧＢＴ２４，ＩＧＢＴ２５も同じシリコン半導体基板上に形成することも可能である。
【００３０】
図２は、図１に示した実施例のレベルシフト回路部の詳細を示す回路図の一例である。差分回路１１，１２は、それぞれオペアンプ５１０、５１１、入力抵抗５１２，５１３，５１４，５１５，基準抵抗５１６，５１７、帰還抵抗５４１，５４２を備えている。
【００３１】
積分回路１３，１４は、オペアンプ５５、入力抵抗５５２、５５３、帰還抵抗５５４，５５５、帰還抵抗５５４，５５５と並列接続された積分用コンデンサ５５６，５５７を備えている。オペアンプ５５０，５５１の正入力端子には、基準電位５５８，５５９が与えられている。
【００３２】
比較回路１５，１６は、オペアンプ６３０，６３１を備え、その一方の入力端には基準電圧６３３，６３４が供給される。オペアンプ６３１，６３２の出力は、それぞれ図１に示したフリップフロップ回路３８へセット信号、リセット信号として与えられる。
【００３３】
図１の高耐圧ｎＭＯＳ３２、及び３３のドレイン−ソース間には寄生静電容量Ｃが存在する。下アームのＩＧＢＴ２５のスイッチング動作により、上アーム２３２のＩＧＢＴ２４と、下アーム２３３のＩＧＢＴ２５との接続点２５１の電位を基準電位（上アームの制御電源２１の基準電位）が、短時間で急激に変化するｄｖ／ｄｔ過渡信号が発生する。
【００３４】
そのために、寄生静電容量Ｃとｄｖ／ｄｔ過渡信号との乗算で得られる電流（以後ｄｖ／ｄｔ電流と呼ぶ）が、高耐圧ｎＭＯＳ３２、及び高耐圧ｎＭＯＳ３３に同時に流れ、抵抗３４および３５に同じレベルの電圧降下を発生する。
【００３５】
しかしながら、セット用の差分回路１１、及びリセット用の差分回路１２では、上記のように、同時に流れる電流によって発生する電圧の差分を取っているため、差分回路１１，１２の出力はほぼ零になる。
【００３６】
このため、フリップフロップ回路３８のセット入力及びリセットに、同時に信号入力することがなくなり、予測のつかない動作、つまり誤動作を発生させることが防止でき、ｄｖ／ｄｔ耐量の高いレベルシフト回路を達成することができる。
【００３７】
図８（Ａ）は、比較例の信号波形の変化を示す図である。（ａ）は、入力信号、（ｂ）は、高耐圧ｎＭＯＳ３３の出力波形、（ｃ）は、高耐圧ｎＭＯＳ３２の出力波形、（ｄ）、（ｅ）は、インバータ４１，４５の出力波形、（ｆ）、（ｇ）は、セットパルス、リセットパルス波形、（ｈ）は、ＩＧＢＴ２４のゲート制御端子に与えられるゲート信号の波形である。図８（Ａ）に示すように侵入した雑音がセット信号、リセット信号に含まれていることが明らかである。      
【００３８】
図８（Ｂ）は、本実施例における信号波形の変化を示す図である。（ｊ）は、入力信号、（ｋ）は、高耐圧ｎＭＯＳ３３の出力波形、（ｌ）は、高耐圧ｎＭＯＳ３３の出力波形、（ｍ）、（ｎ）は、差分回路１１，１２の出力波形、（０）、（ｐ）は、積分回路１３，１４の出力波形、（ｑ）は、駆動回路・保護回路３９によりＩＧＢＴ２４へ与えられる駆動信号の波形である。（ｏ）、（ｐ）に示す波形は、比較回路１５，１６が、積分回路１３，１４の出力が設定した値を越えたときセット信号、リセット信号をフリップフロップ３８へ与えることを示している。本実施例では侵入した雑音が除去されていることが明らかである。
（実施例２）
図３は、本実施例を示すブロックダイアグラムである。図１と同一の構成要素には、同一の記号を付している。本実施例は、実施例１から、積分回路１３，１４を除いた構成である。
【００３９】
差分電圧は、正常動作時には、パルス幅に応じた値が出力される。このため、正規の信号レベルと判断され、正常信号を出力し、フリップフロップ回路３８のセット入力及びリセット入力に、信号を入力する。
【００４０】
一方、ｄｖ／ｄｔ過渡応答が発生している場合、セット用の差分回路３４、及びリセット用の差分回路３５では、同時に流れる電流の差分を取っているため、出力はほぼ零になる。従って、この回路では、差分電圧を取っているため、差分回路の出力はほぼ零になり、フリップフロップ回路３８のセット入力及びリセット入力に、同時に信号入力することがなくなり、予測のつかない動作、つまり誤動作を発生させることが防止でき、ｄｖ／ｄｔ耐量の高いレベルシフト回路を達成することができる。
【００４１】
図４に、本実施例のレベルシフト回路部の詳細を示す。図２と同様に差分回路１１，１２は、差分回路用オペアンプ５１０，５１１、比較回路１８，１９は、オペアンプ６３１，６３２を備えている。図２の積分回路１３，１４がない他は図２と同じ構成であり、その動作も同じであるので説明は省略する。なお、図２と同じ機能を持つ構成要素には同一の符号を付している。
図５は、参考例の回路を示すブロックダイアグラムである。実施例１と同一のものには、同一の記号を付している。本参考例は、実施例２から、差分回路１１，１２を除いた構成となっており、レベルシフト用抵抗３４及び３５の電圧を、比較回路１５，１６へ直接供給している。
【００４２】
比較回路１５，１６では、基準電位のばらつきを低く設定することが可能であり、比較回路１５，１６の動作遅延時間を利用して、正常信号の積分値と、ｄｖ／ｄｔのノイズ信号の積分値を事前に計算する。比較回路１５，１６の比較電圧を適切に設定すれば、本構成においても、フリップフロップ回路３８のセット入力及びリセット入力に、同時に信号が入力することがなくなる。このため、予測のつかない動作、つまり誤動作を発生させることが防止でき、ｄｖ／ｄｔ耐量の高いレベルシフト回路を達成することができる。
【００４３】
図６に、図５の参考例のレベルシフト回路部の詳細を示す。本回路では比較回路１５，１６は、オペアンプ６３３，６３４を備えている。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例１の回路ブロック図である。
【図２】本発明の実施形例１のレベルシフト回路部の詳細図である。
【図３】本発明の実施例２の回路ブロック図である。
【図４】本発明の実施例２のレベルシフト回路部の詳細図である。
【図５】参考例の回路ブロック図である。
【図６】参考例のレベルシフト回路部の詳細である。
【図７】従来技術の回路ブロック図である。
【図８】比較例と本発明の実施例１との信号波形を説明する図である。
【符号の説明】
【００４５】
１１、１２…差分回路、１３、１４…積分回路、１５、１６…比較回路、２１…上アーム用制御電源２３１、２２…下アーム用制御電源、２３…主電源電圧、２３１…接地電源、２３２…上アーム、２３３…下アーム、２４…上アームＩＧＢＴ、２５…下アームＩＧＢＴ、２６…上アームフリーホイルダイオード、２７…下アームフリーホイルダイオード、２８…負荷、３０…ドライバＩＣ、３１…パルス発生回路、３２、３３…高耐圧ｎＭＯＳ、３４、３５…レベルシフトアップ用抵抗、３６、３７…ツェナーダイオード、３８…フリップフロップ、３９…上アーム用駆動回路・保護回路、４０…下アーム用駆動回路・保護回路、４１、４２、４５、４６…インバータ、４３、４７…フィルタ用抵抗、４４、４８…フィルタ用コンデンサ、５１…差分回路用オペアンプ、５２…積分回路用オペアンプ、５３…比較器、５４…抵抗、５５…コンデンサ、５６…積分器オフセット電圧、５７…比較器基準電圧、６１…テスト判定回路、６２…レベルシフトアップ回路、６３…レベルシフトダウン回路、６４…フォルト出力回路、６４…入力バッファー・論理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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