(57)【特許請求の範囲】
【請求項１】
リフレッシュ信号及びクロックイネーブル信号を受信し、第１イネーブル信号を出力する第１バッファ制御部、
オートリフレッシュ信号及び前記第１イネーブル信号を受信し、第２イネーブル信号を出力する第２バッファ制御部、
前記第１イネーブル信号によりイネーブルが制御される１つ以上の信号入力バッファを含む第２バッファ部、及び
前記第２イネーブル信号によりイネーブルが制御される１つ以上の信号入力バッファを含む第１バッファ部を含み、
前記第２バッファ制御部は、非リフレッシュモードでは、前記第２イネーブル信号として、前記第１イネーブル信号の反転信号を出力し、前記オートリフレッシュ信号がハイレベルとなるオートリフレッシュモードでは、前記第１イネーブル信号とは係りなく前記第２イネーブル信号を出力するように構成されていることを特徴とする半導体メモリ装置のバッファリング回路。
【請求項２】
前記第１バッファ制御部は、前記リフレッシュ信号によりリフレッシュモード及び非リフレッシュモードの中の１つが指定され、非リフレッシュモードでは前記クロックイネーブル信号をラッチして出力し、リフレッシュモードでは前記クロックイネーブル信号とは係りのない第１信号を出力するように構成され、
前記第２バッファ制御部は、前記オートリフレッシュ信号により前記オートリフレッシュモードが指示され、非オートリフレッシュモードでは前記第１イネーブル信号を出力し、前記オートリフレッシュモードでは前記第１イネーブル信号とは係りのない第２信号を出力するように構成されていることを特徴とする請求項１に記載の半導体メモリ装置のバッファリング回路。
【請求項３】
前記第１バッファ制御部は、セルフリフレッシュモード及び前記オートリフレッシュモードの場合、前記リフレッシュ信号によりリフレッシュモードに指示されるように構成され、
前記第１バッファ部及び前記第２バッファ部のイネーブルが前記非リフレッシュモード、前記オートリフレッシュモード及び前記セルフリフレッシュモードにより制御されるように構成されていることを特徴とする請求項２に記載の半導体メモリ装置のバッファリング回路。
【請求項４】
前記第１バッファ制御部は、
前記クロックイネーブル信号をラッチするラッチ手段、及び
前記リフレッシュ信号に従い、前記ラッチ手段の出力信号及び前記第１信号の中の１つを出力する信号選択手段を含み、
前記セルフリフレッシュ信号と前記オートリフレッシュ信号との論理和された信号を、前記リフレッシュ信号として受信するように構成されていることを特徴とする請求項２に記載の半導体メモリ装置のバッファリング回路。
【請求項５】
前記信号選択手段は、前記リフレッシュ信号と前記ラッチ手段の出力信号とを論理和し、前記第１イネーブル信号として出力する論理演算手段で構成されていることを特徴とする請求項４に記載の半導体メモリ装置のバッファリング回路。
【請求項６】
前記第２バッファ制御部は、
前記オートリフレッシュ信号により、前記第１イネーブル信号及び前記第２信号の中の１つを選択的に出力する信号選択手段を含むことを特徴とする請求項２に記載の半導体メモリ装置のバッファリング回路。
【請求項７】
前記信号選択手段は、オートリフレッシュ信号の反転信号と前記第１イネーブル信号とを論理和し、前記第２イネーブル信号として出力する論理演算手段で構成されていることを特徴とする請求項６に記載の半導体メモリ装置のバッファリング回路。
【請求項８】
前記第２バッファ部はチップ選択信号バッファを含み、
前記第１バッファ部は、ラス信号バッファ、カス信号バッファ及びライトイネーブル信号バッファを含み、
前記第２バッファ部は、前記非リフレッシュモードではイネーブルされて前記リフレッシュモードでディスエーブルされ、
前記第１バッファ部は、前記非リフレッシュモード及び前記セルフリフレッシュモードではディスエーブルされ、オートリフレッシュモードではイネーブルされるように構成されていることを特徴とする請求項３に記載の半導体メモリ装置のバッファリング回路。
【請求項９】
前記チップ選択信号バッファは、
前記第１イネーブル信号の反転信号によりイネーブルされて受信する外部チップ選択信号を増幅する差動増幅器、
前記差動増幅器の出力信号を遅延して出力する第１遅延手段、
前記第１イネーブル信号を遅延して出力する第２遅延手段、及び
前記第１及び第２遅延手段の出力信号を受信し、論理和して出力する論理演算手段、
を含むことを特徴とする請求項８に記載の半導体メモリ装置のバッファリング回路。
【請求項１０】
前記ラス制御信号バッファ、前記カス制御信号バッファ及び前記ライトイネーブル信号バッファは、前記第２イネーブル信号によりイネーブルされ、それぞれに該当する外部コマンド信号を受信して増幅する差動増幅器、及び
前記差動増幅器の出力信号を遅延する遅延手段で構成されていることを特徴とする請求項８に記載の半導体メモリ装置のバッファリング回路。
【請求項１１】
前記第２バッファ部は、アドレスバッファをさらに含むことを特徴とする請求項８に記載の半導体メモリ装置のバッファリング回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置のバッファリング回路に関し、特に、多数のバッファ等のイネーブルがグループ別に制御されるように構成された半導体メモリ装置のバッファリング回路に関する。
【０００２】
【従来の技術】
図１は、従来の半導体メモリ装置のバッファリング回路を示す図である。従来の半導体メモリ装置のバッファリング回路では、リフレッシュ時にコマンドバッファ及びアドレスバッファが一律にディスエーブルされるようにして、電力消費量を抑制していた。
【０００３】
図１に示されているように、従来の半導体メモリ装置のバッファリング回路は、リフレッシュ信号発生部１０、バッファ制御部２０、コマンドバッファ部３０、及びアドレスバッファ部４０で構成されている。
【０００４】
リフレッシュ信号発生部１０では、セルフリフレッシュ信号（ＳＲＥＦ）とオートリフレッシュ信号（ＡＲＥＦ）とがノアゲート（ＮＯＲ１）及びインバータ（ＩＶ２）により論理和され、リフレッシュ信号（ＲＥＦ）として出力される。
【０００５】
バッファ制御部２０では、クロックイネーブルラッチ部２１でクロックイネーブル信号（ＣＫＥ）がラッチされて出力される。次に、インバータ（ＩＶ１）でクロックイネーブルラッチ部２１からの出力信号が反転され、ノアゲート（ＮＯＲ２）でインバータ（ＩＶ１）の出力信号とリフレッシュ信号（ＲＥＦ）とが論理和され、その結果がインバータ（ＩＶ３）で反転され、バッファイネーブル信号（Ｅ１）として出力されるよう構成されている。
【０００６】
コマンドバッファ部３０は、チップ選択信号バッファ（ＣＳＢＵＦ）、ラス信号バッファ（ＲＡＳＢＵＦ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライトイネーブル信号バッファ（ＷＥＢＵＦ）を含んでいる。これらのバッファ（ＣＡＳＢＵＦ、ＲＡＳＢＵＦ、ＷＥＢＵＦ、ＣＳＢＵＦ）は、バッファイネーブル信号（Ｅ１）がインバータ（ＩＶ４）により反転された第１反転信号（Ｅ１ａ）によりイネーブルされる。
【０００７】
アドレスバッファ部４０は、多数のアドレスバッファ（Ａ１〜Ａｎ）を含み、アドレスバッファ（Ａ１〜Ａｎ）は、イネーブル信号（Ｅ１）がインバータ（ＩＶ５）により反転された第２反転信号（Ｅ１ｂ）によりイネーブルされる。
【０００８】
図２は、図１に示したコマンドバッファ部３０内のラス信号バッファ（ＲＡＳＢＵＦ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライトイネーブル信号バッファ（ＷＥＢＵＦ）の構成を詳細に示す図である。
【０００９】
図２に示されているように、ラス信号バッファ（ＲＡＳＢＵＦ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライトイネーブル信号バッファ（ＷＥＢＵＦ）は、それぞれ差動増幅器（ＤＡ１）及びディレイ（ＤＬ１）で構成され、差動増幅器（ＤＡ１）は、第１反転信号（Ｅ１ａ）によりイネーブルされた入力信号（ＶＩＮＺ１）を基準電圧（ＶＲＥＦ）と比較してその結果を出力し、ディレイ（ＤＬ１）は、差動増幅器（ＤＡ１）の出力信号を反転・遅延してバッファ出力信号（ＶＯＵＴＺ１）として出力する。
【００１０】
ここで、差動増幅器の内部構成及び動作については、周知または慣用の技術であるので説明を省略する。
【００１１】
アドレスバッファ部４０におけるそれぞれのアドレスバッファ（Ａ１〜Ａｎ）は、第２反転信号（Ｅ１ｂ）によりイネーブルされることを除くと、図２に示すラス信号バッファ（ＲＡＳＢＵＦ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライトイネーブル信号バッファ（ＷＥＢＵＦ）とその内部構成が同じである。
【００１２】
図３は、図１に示したコマンドバッファ部３０内のチップ選択信号バッファ（ＣＳＢＵＦ）の構成を詳細に示す図である。図３に示されているように、チップ選択信号バッファ（ＣＳＢＵＦ）は、差動増幅器（ＤＡ２）、ディレイ（ＤＬ２、ＤＬ３）、ノアゲート（ＮＯＲ３）及びインバータ（ＩＶ６）で構成されている。
【００１３】
差動増幅器（ＤＡ２）は、第２反転信号（Ｅ１ａ）によりイネーブルされた入力信号（ＶＩＮＺ２）を基準電圧（ＶＲＥＦ）と比較してその結果を出力し、ディレイ（ＤＬ３）が差動増幅器（ＤＡ２）の出力信号を反転・遅延して第１遅延信号（Ａ）を出力し、ディレイ（ＤＬ２）がバッファイネーブル信号（Ｅ１）を遅延して第２遅延信号（Ｂ）を出力する。
【００１４】
さらに、第１遅延信号（Ａ）及び第２遅延信号（Ｂ）は、ノアゲート（ＮＯＲ３）及びインバータ（ＩＶ６）により論理和、反転され、バッファの出力信号（ＶＯＵＴＺ２）として出力される。
【００１５】
前記のような構成を有する従来の半導体メモリ装置のバッファリング回路の動作を説明すると、次の通りである。
【００１６】
セルフリフレッシュ信号（ＳＲＥＦ）やオートリフレッシュ信号（ＡＲＥＦ）の中の１つでも“ハイ”レベルになれば、バッファイネーブル信号（Ｅ１）はクロックイネーブル信号（ＣＫＥ）に係わりなく出力され、信号レベルは“ハイ”となる。この場合、第１反転信号（Ｅ１ａ）及び第２反転信号（Ｅ１ｂ）は“ロー”レベルになり、それぞれ差動増幅器（ＤＡ１、ＤＡ２）に入力され、差動増幅器（ＤＡ１、ＤＡ２）をディスエーブルさせる。このとき、差動増幅器（ＤＡ１、ＤＡ２）の出力信号は“ハイ”レベルとなる。
【００１７】
これに伴い、カス信号バッファ（ＣＡＳＢＵＦ）、ラス信号バッファ（ＲＡＳＢＵＦ）、ライトイネーブル信号バッファ（ＷＥＢＵＦ）及びアドレスバッファ（Ａ１〜Ａｎ）では、差動増幅器（ＤＡ１）の出力信号がディレイ（ＤＬ１）により反転・遅延され、バッファ出力信号（ＶＯＵＴＺ１）は“ロー”レベルとなる。
【００１８】
一方、チップ選択信号バッファ（ＣＳＢＵＦ）では、第１遅延信号（Ａ）及び第２遅延信号（Ｂ）が、それぞれ“ロー”レベル、“ハイ”レベルでノアゲート（ＮＯＲ３）に入力され、これら（Ａ、Ｂ）の論理和信号であるバッファ出力信号（ＶＯＵＴＺ２）は“ロー”レベルとなる。リフレッシュモードの終了時、バッファイネーブル信号（Ｅ１）は“ロー”レベルに転換される。
【００１９】
チップ選択信号バッファ（ＣＳＢＵＦ）では、差動増幅器（ＤＡ２）が“ハイ”レベルの第１反転信号（Ｅ１ａ）によりイネーブルされ、入力信号（ＶＩＮＺ２）が増幅されて出力される。ディレイ（ＤＬ３）は、差動増幅器（ＤＡ２）からの出力信号を反転・遅延して第１遅延信号（Ａ）を出力する。
【００２０】
第１遅延信号（Ａ）は、“ロー”レベルに転換された第２遅延信号（Ｂ）と共にノアゲート（ＮＯＲ３）に入力され、これらの論理和され、反転された信号がバッファ出力信号（ＶＯＵＴＺ２）として出力される。
【００２１】
図４は、図１に示した半導体メモリ装置のバッファリング回路において、誤動作が発生する場合の動作状態を示すタイミングチャートである。図４に示されているように、リフレッシュモードが終了した後、チップ選択信号バッファ（ＣＳＢＵＦ）が入力信号（ＶＩＮＺ２）を受信する前に、第２遅延信号（Ｂ）が先ず“ロー”レベルに転換される。
【００２２】
これから一定時間が経過した後、チップ選択信号バッファ（ＣＳＢＵＦ）が“ロー”レベルの入力信号（ＶＩＮＺ２）を受信すると、第１遅延信号（Ａ）が“ハイ”レベルに転換される。このような場合、バッファ出力信号（ＶＯＵＴＺ２）は、その時間に対応する“ロー”パルス区間を有することになる。
【００２３】
一方、ラス信号バッファ（ＲＡＳＢＵＦ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライトイネーブル信号バッファ（ＷＥＢＵＦ）は、リフレッシュ終了時に、“ハイ”レベルに転換された第２反転信号（Ｅ１ｂ）によりイネーブルされる。バッファがイネーブルされた後でも、入力信号（ＶＩＮＺ１）が差動増幅器（ＤＡ１）及びディレイ（ＤＬ１）を通過する前は、バッファ出力信号（ＶＯＵＴＺ１）は“ロー”レベルに維持される。
【００２４】
バッファ出力信号（ＶＯＵＴＺ１）が“ロー”レベルに維持されている状態で、バッファ出力信号（ＶＯＵＴＺ２）が、図４のタイミングチャートに示されているような“ロー”パルスを出力すると、チップ選択信号バッファ（ＣＳＢＵＦ）、ラス信号バッファ（ＲＡＳＢＵＦ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライトイネーブル信号バッファ（ＷＥＢＵＦ）の出力信号（ＶＯＵＴＺ１、ＶＯＵＴＺ２）が、全て“ロー”レベルであるモードレジスターセット（Mode Register Set：以下、ＭＲＳと記す）状態になる。
【００２５】
このようなＭＲＳ状態は設計時に意図されたものではないので、この状態でクロック信号が入力されると、意図しない時点で意図しない外部命令信号に伴う誤動作が発生する。
【００２６】
セルフリフレッシュモードでは、チップ選択信号バッファ（ＣＳＢＵＦ）の出力信号（ＶＯＵＴＺ２）が、半導体メモリ装置内部で命令信号に用いられるため、さらに他の内部バッファ（図示省略）によりバッファリングされる。したがって、内部バッファのイネーブルタイミングを制御することにより、意図しないモードレジスターセット状態になること及びこれによる誤動作の発生を防止することができる。
【００２７】
その反面、オートリフレッシュの場合は、前述のようにモード終了時に意図しないＭＲＳ状態になるので、誤動作が発生する。
【００２８】
従来は、ディレイ（ＤＬ２）によって、この問題の解決を図ってきた。しかし、物理的に構成されるディレイは、印加電圧、温度、工程変数等の影響により、ディレイタイミング等の動作変数の誤差範囲が大きくなるので問題の解決には限界があり、高速動作時に、ディレイによって動作速度が制限されるという問題が生じた。
【００２９】
したがって、このような誤動作を防ぐための制御ロジック回路が求められている。さらに、このように、別の制御ロジック回路を実現する場合には、回路が複雑になり、チップの面積が大きくなる。そのため、制御ロジック回路については、構成が単純で、設計や実用化が容易な回路が求められている。
【００３０】
【発明が解決しようとする課題】
本発明は、前述のような従来の半導体メモリ装置の問題点を解決するためなされたもので、本発明の目的は、信号入力バッファをグループ化し、信号入力バッファのイネーブルが各グループ別に制御されるようにした、半導体メモリ装置のバッファリング回路を提供することにある。
【００３１】
本発明の他の目的は、リフレッシュモードの場合とリフレッシュモードでない場合を区別し、さらに、リフレッシュモードではリフレッシュモードを区別し、これにより信号入力バッファのイネーブルが制御されるようにした、半導体メモリ装置のバッファリング回路を提供することにある。
【００３２】
本発明のさらに他の目的は、リフレッシュモードに従いコマンドバッファ等のイネーブルを制御し、リフレッシュモードで意図しないモードレジスターセット（ＭＲＳ）による誤動作を防ぐようにした、半導体メモリ装置のバッファリング回路を提供することにある。
【００３３】
本発明のさらに他の目的は、誤動作を防ぐ制御回路を実現する際に、構成が単純で設計や実用化が容易な制御ロジック回路を有する、半導体メモリ装置のバッファリング回路を提供することにある。
【００３４】
【課題を解決するための手段】
本発明の半導体メモリ装置のバッファリング回路では、入力バッファ部の信号入力バッファが、イネーブル制御方式に従い複数のグループにグループ化され、バッファ制御部から出力された別のイネーブル信号により、各グループの信号入力バッファのイネーブルが制御される。
【００３５】
さらに、本発明の半導体メモリ装置のバッファリング回路は、リフレッシュモードの場合と非リフレッシュモードの場合を区別し、さらに、リフレッシュモードではセルフリフレッシュモード、オートリフレッシュモード等のような複数のリフレッシュモードを区別し、それに従ってグループ別にイネーブルが制御されるよう構成されている。
【００３６】
このため、バッファ制御部は、リフレッシュモード及び非リフレッシュモードの中の１つを選択する第１リフレッシュ信号及び複数のリフレッシュモードを区別して、それらのうち１つを指定する第２リフレッシュ信号を制御信号として受信し、それに従って各グループに該当するイネーブル信号を出力するように構成されているのが好ましい。
【００３７】
さらに、第１バッファ制御部は、第１リフレッシュ信号に従ってリフレッシュモード及び非リフレッシュモードを区別して、信号入力バッファを制御するための第１制御信号を出力し、第２バッファ制御部は、第２リフレッシュ信号に従って信号入力バッファを制御するための第２制御信号を出力するように構成することができる。
【００３８】
入力バッファ部の信号入力バッファは、リフレッシュモードによるイネーブル制御方式に従って、２つのグループにグループ化することができ、各グループに属する信号入力バッファのイネーブルが、それぞれ第１制御信号及び第２制御信号により制御され得る。
【００３９】
本発明の具体的な要旨は、下記の半導体メモリ装置のバッファリング回路にある。すなわち、リフレッシュ信号及びクロックイネーブル信号を受信し、第１イネーブル信号を出力する第１バッファ制御部、オートリフレッシュ信号及び前記第１イネーブル信号を受信し、第２イネーブル信号を出力する第２バッファ制御部、前記第１イネーブル信号によりイネーブルが制御される１つ以上の信号入力バッファを含む第２バッファ部、及び前記第２イネーブル信号によりイネーブルが制御される１つ以上の信号入力バッファを含む第１バッファ部を含み、前記第２バッファ制御部は、非リフレッシュモードでは、前記第２イネーブル信号として、前記第１イネーブル信号の反転信号を出力し、前記オートリフレッシュ信号がハイレベルとなるオートリフレッシュモードでは、前記第１イネーブル信号とは係りなく前記第２イネーブル信号を出力するように構成されていることを特徴とする。
【００４０】
また、前記第１バッファ制御部は、前記リフレッシュ信号によりリフレッシュモード及び非リフレッシュモードの中の１つが指定され、非リフレッシュモードでは前記クロックイネーブル信号をラッチして出力し、リフレッシュモードでは前記クロックイネーブル信号とは係りのない第１信号を出力するように構成され、前記第２バッファ制御部は、前記オートリフレッシュ信号により前記オートリフレッシュモードが指示され、非オートリフレッシュモードでは前記第１イネーブル信号を出力し、前記オートリフレッシュモードでは、前記第１イネーブル信号とは係りのない第２信号を出力するように構成されていることが望ましい。
【００４１】
さらに、前記第１バッファ制御部は、セルフリフレッシュモード及びオートリフレッシュモードの場合、前記リフレッシュ信号によりリフレッシュモードに指示されるよう構成され、前記第１バッファ部及び前記第２バッファ部のイネーブルが非リフレッシュモード、オートリフレッシュモード及びセルフリフレッシュモードにより制御されるよう構成されていることが望ましい。
【００４２】
さらに、前記第１バッファ制御部は、前記クロックイネーブル信号をラッチするラッチ手段並びに前記リフレッシュ信号に従い前記ラッチ手段の出力信号及び前記第１信号の中の１つを出力する信号選択手段を含み、セルフリフレッシュ信号とオートリフレッシュ信号との論理和された信号を、前記リフレッシュ信号として受信するように構成されていることが望ましい。
【００４３】
前記信号選択手段は、前記リフレッシュ信号と前記ラッチ手段の出力信号との論理和を、前記第１イネーブル信号として出力する論理演算手段で構成されていることが望ましい。
【００４４】
前記第２バッファ制御部は、前記オートリフレッシュ信号により、前記第１イネーブル信号及び前記第２信号の中の１つを選択的に出力する信号選択手段を含むことが望ましい。
【００４５】
前記信号選択手段は、オートリフレッシュ信号の反転信号と前記第１イネーブル信号との論理和を、前記第２イネーブル信号として出力する論理演算手段で構成されていることが望ましい。
【００４６】
前記第２バッファ部はチップ選択信号バッファを含み、前記第１バッファ部はラス信号バッファ、カス信号バッファ及びライトイネーブル信号バッファを含み、前記第２バッファ部は、非リフレッシュモードではイネーブルされてリフレッシュモードでディスエーブルされ、前記第１バッファ部は、非リフレッシュモード及びセルフリフレッシュモードではディスエーブルされ、オートリフレッシュモードではイネーブルされるように構成されていることが望ましい。
【００４７】
前記チップ選択信号バッファは、前記第１イネーブル信号の反転信号によりイネーブルされて、受信する外部チップ選択信号を増幅する差動増幅器、前記差動増幅器の出力信号を遅延して出力する第１遅延手段、前記第１イネーブル信号を遅延して出力する第２遅延手段及び前記第１及び第２遅延手段の出力信号を受信し、論理和して出力する論理演算手段を含むことが望ましい。
【００４８】
前記ラス制御信号バッファ、カス制御信号バッファ及びライトイネーブル信号バッファは、前記第２イネーブル信号によりイネーブルされ、それぞれに該当する外部コマンド信号を受信して増幅する差動増幅器及び該差動増幅器の出力信号を遅延する遅延手段で構成されていることが望ましい。
前記第２バッファ部は、アドレスバッファをさらに含むことが望ましい。
【００４９】
【発明の実施の形態】
以下、図面を参照し、本発明に係る実施の形態を詳しく説明する。図５は、本発明の実施の形態に係る半導体メモリ装置のバッファリング回路を示す回路図である。図５に示されているように、本発明に係る半導体メモリ装置のバッファリング回路は、リフレッシュ信号発生部５０、第１バッファ制御部６０、第２バッファ制御部７０、第１コマンドバッファ部（第１バッファ部とも記す）８０、第２コマンドバッファ部９０及びアドレスバッファ部１００（第２コマンドバッファ部９０とアドレスバッファ部１００とを合わせて、第２バッファ部と記す）を含む。なお、以下の説明においては、「第１イネーブル信号」を「第１バッファイネーブル信号」、「第２イネーブル信号」を「第２バッファイネーブル信号」と記すことがある。
【００５０】
リフレッシュ信号発生部５０は、セルフリフレッシュ信号（ＳＲＥＦ）及びオートリフレッシュ信号（ＡＲＥＦ）を論理和、反転して、その結果をリフレッシュ信号（ＲＥＦ）として出力する。ここで、セルフリフレッシュ信号（ＳＲＥＦ）及びオートリフレッシュ信号（ＡＲＥＦ）は、それぞれセルフリフレッシュモード及びオートリフレッシュモードを表わす信号であり、それに従ってリフレッシュ信号（ＲＥＦ）はリフレッシュモード及び非リフレッシュモードの中の１つを指示する。
【００５１】
第１バッファ制御部６０では、クロックイネーブルラッチ部６１がクロックイネーブル信号（ＣＫＥ）をラッチして出力し、クロックイネーブルラッチ部６１からの出力信号は、インバータ（ＩＶ７）により反転される。
【００５２】
さらに、インバータ（ＩＶ７）の出力信号及びリフレッシュ信号（ＲＥＦ）が、ノアゲート（ＮＯＲ５）及びインバータ（ＩＶ８）により論理和、反転され、第１バッファイネーブル信号（Ｅ１）として出力される。
【００５３】
このように、第１バッファ制御部６０は、非リフレッシュモードで、クロックイネーブル信号（ＣＫＥ）のラッチ信号を第１バッファイネーブル信号（Ｅ１）として出力し、リフレッシュモードでは、クロックイネーブル信号（ＣＫＥ）に係りなく、リフレッシュ信号（ＲＥＦ）に従って第１バッファイネーブル信号（Ｅ１）を出力する。
【００５４】
第１バッファイネーブル信号（Ｅ１）は、第２コマンドバッファ部９０及びアドレスバッファ部１００に入力され、チップ選択信号バッファ（ＣＳＢＵＦ）及びアドレスバッファ（Ａ１〜Ａｎ）のイネーブルを制御する。また、第１バッファイネーブル信号（Ｅ１）は、第２バッファ制御部７０にも入力される。
【００５５】
第２バッファ制御部７０では、オートリフレッシュ信号（ＡＲＥＦ）がインバータ（ＩＶ９）により反転され、ナンドゲート（ＮＤ１）がインバータ（ＩＶ９）の出力信号及び第１バッファイネーブル信号（Ｅ１）を論理乗算して、その結果が第２バッファイネーブル信号（Ｅ２）として出力される。
【００５６】
オートリフレッシュ信号（ＡＲＥＦ）は、リフレッシュモードで、オートリフレッシュモード及びセルフリフレッシュモードの中の１つを指示する役割を果たす。第２バッファ制御部７０は、それに従って第２バッファイネーブル信号（Ｅ２）を出力して、第１コマンドバッファ部８０のラス信号バッファ（ＲＡＳＢＵＦ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライトイネーブル信号バッファ（ＷＥＢＵＦ）のイネーブルを制御する。
【００５７】
ラス信号バッファ（ＲＡＳＢＵＦ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライトイネーブル信号バッファ（ＷＥＢＵＦ）の構成は、いずれも図２に示した通りである。
【００５８】
また、チップ選択信号バッファ（ＣＳＢＵＦ）は、差動増幅器（ＤＡ２）が第１バッファイネーブル信号（Ｅ１）の第１反転信号（Ｅ１ａ）によりイネーブルされるように構成されており、その詳細な構成は図３に示した通りであるので、重複する説明は省略する。
【００５９】
アドレスバッファ（Ａ１〜Ａｎ）は、差動増幅器（ＤＡ１）が第１バッファイネーブル信号（Ｅ１）の第２反転信号（Ｅ１ｂ）によりイネーブルされるように構成され、詳細な構成は図２に示した通りである。これらの入力バッファ等の構成は、従来の技術と同様なため説明を省略する。
【００６０】
このように構成された、本発明の実施の形態に係る半導体メモリ装置のバッファリング回路の動作を、以下に説明する。
【００６１】
先ず、非リフレッシュモードでは、セルフリフレッシュ信号（ＳＲＥＦ）及びオートリフレッシュ信号（ＡＲＥＦ）が全て“ロー”レベル信号であるので、リフレッシュ信号（ＲＥＦ）は“ロー”レベルとなる。第１バッファ制御部６０では、クロックイネーブル信号（ＣＫＥ）がクロックイネーブルラッチ部６１にラッチされて出力され、インバータ（ＩＶ７）により反転される。インバータ（ＩＶ７）からの出力信号及び“ロー”レベルのリフレッシュ信号（ＲＥＦ）がノアゲート（ＮＯＲ５）に入力され、これら２つの信号が論理和され、インバータ（ＩＶ８）により反転された信号が第１バッファイネーブル信号（Ｅ１）として出力される。
【００６２】
第２バッファ制御部７０では、“ロー”レベルのオートリフレッシュ信号（ＡＲＥＦ）がインバータ（ＩＶ９）により反転され、“ハイ”レベルのインバータ（ＩＶ９）からの出力信号と第１バッファイネーブル信号（Ｅ１）とが論理乗算されて、第２バッファイネーブル信号（Ｅ２）として出力される。
【００６３】
結局、非リフレッシュモードで、クロックイネーブル信号（ＣＫＥ）のラッチ信号が第１バッファイネーブル信号（Ｅ１）として出力され、第１バッファイネーブル信号（Ｅ１）の反転信号が第２イネーブル信号として出力されるので、信号入力バッファ（ＲＡＳＢＵＦ、ＣＡＳＢＵＦ、ＷＥＢＵＦ、ＣＳＢＵＦ、Ａ１〜Ａｎ）は、クロックイネーブル信号ＣＫＥにより、イネーブルが制御される。
【００６４】
一方、リフレッシュモードでは、オートリフレッシュ信号（ＡＲＥＦ）及びセルフリフレッシュ信号（ＳＲＥＦ）の中の１つが“ハイ”レベルになり、リフレッシュ信号（ＲＥＦ）は“ハイ”レベルとなる。
【００６５】
第１バッファ制御部６０では、“ハイ”レベルのリフレッシュ信号（ＲＥＦ）がノアゲート（ＮＯＲ５）に入力され、第１バッファイネーブル信号（Ｅ１）はクロックイネーブル信号（ＣＫＥ）とは係わりなく“ハイ”レベルとなる。
【００６６】
“ハイ”レベルの第１バッファイネーブル信号（Ｅ１）は、第２バッファ制御部７０に入力され、ナンドゲート（ＮＤ１）は、オートリフレッシュ信号（ＡＲＥＦ）の反転信号と第１バッファイネーブル信号（Ｅ１）とを論理乗算し、第２バッファイネーブル信号（Ｅ２）として出力する。このとき、第２バッファ制御部７０は、オートリフレッシュモードとセルフリフレッシュモードとを区別するオートリフレッシュ信号（ＡＲＥＦ）により、第２バッファイネーブル信号（Ｅ２）を出力する。
【００６７】
セルフリフレッシュモードの場合は、オートリフレッシュ信号（ＡＲＥＦ）が“ロー”レベルになるため、第２バッファイネーブル信号（Ｅ２）は“ロー”レベルとなり、オートリフレッシュモードの場合は、オートリフレッシュ信号（ＡＲＥＦ）が“ハイ”レベルになるため、第２バッファイネーブル信号（Ｅ２）は“ハイ”レベルとなる。
【００６８】
このような過程を経て出力された第１バッファイネーブル信号（Ｅ１）は、第２コマンドバッファ部９０及びアドレスバッファ部１００に入力され、第２バッファイネーブル信号（Ｅ２）は、第１コマンドバッファ部８０に入力されて、各信号入力バッファのイネーブルを制御する。
【００６９】
このように、実施の形態に係る半導体メモリ装置のバッファリング回路では、入力バッファがイネーブル制御方式によりグループ化され、各グループに該当するイネーブル信号によりイネーブルが制御される。
【００７０】
セルフリフレッシュモードでは、第１コマンドバッファ部８０、第２コマンドバッファ部９０及びアドレスバッファ部１００の全てのバッファがディスエーブルされる。また、オートリフレッシュモードでは、第２コマンドバッファ部９０のチップ選択信号バッファ（ＣＳＢＵＦ）及びアドレスバッファ部１００のアドレスバッファ（Ａ１〜Ａｎ）はディスエーブルされ、第１コマンドバッファ部８０のラス信号バッファ（ＲＡＳＢＵＦ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライトイネーブル信号バッファ（ＷＥＢＵＦ）はイネーブルされる。
【００７１】
セルフリフレッシュモードでは、チップ選択信号バッファ（ＣＳＢＵＦ）の出力信号（ＶＯＵＴＺ２）が、半導体メモリ装置の内部で命令信号に用いられるので、さらに他の内部バッファによりバッファリングされ、このとき、前記内部バッファのイネーブルタイミングを制御して、意図しないモードレジスターセットの状態になること及びこれに伴う誤動作の発生が防止される。
【００７２】
一方、オートリフレッシュモードでは、前記の内部バッファによるタイミング制御の代わりに、すでに説明したように、ラス信号バッファ（ＲＡＳＢＵＦ）、カス信号バッファ（ＣＡＳＢＵＦ）及びライトイネーブル信号バッファ（ＷＥＢＵＦ）をイネーブルさせ、各バッファ（ＲＡＳＢＵＦ、ＣＡＳＢＵＦ、ＷＥＢＵＦ）に入力される外部のコマンド信号（ＶＩＮＺ１）を制御することにより、意図しないモードレジスターセットの状態になること及びこれに伴う誤動作の発生が防止される。
【００７３】
【発明の効果】
上述のように、本発明に係る半導体メモリ装置のバッファリング回路は、入力バッファがイネーブル制御方式に従ってグループ化され、グループ別にイネーブルが制御されるので、入力バッファのイネーブル制御が容易という効果が得られる。
【００７４】
さらに、本発明に係る半導体メモリ装置のバッファリング回路は、リフレッシュモードに従って入力バッファのイネーブルが制御されるため、リフレッシュモード終了時に、望まないモードレジスタセット状態になること及びそれによる誤動作の発生が防止されるという効果が得られる。
【００７５】
また、本発明に係る半導体メモリ装置のバッファリング回路では、ロジック回路を用いて入力バッファのイネーブルを制御するので、物理的に形成されたディレイを用いた場合に発生するディレイタイミングの誤差により、高速動作時に生じる動作速度制限の問題が改善されるという利点を有する。
【００７６】
さらに、単純な構成のロジック回路により、入力バッファのイネーブルが制御され、それにより誤動作の発生が防止されるので、設計や実用化が容易という特長を有する。
【００７７】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【図１】従来の半導体メモリ装置のバッファリング回路を示す回路図である。
【図２】図１に示した半導体メモリ装置のバッファリング回路における、ラス信号バッファ、カス信号バッファ及びライトイネーブル信号バッファを示す詳細な回路図である。
【図３】図１に示した半導体メモリ装置のバッファリング回路における、チップ選択信号バッファを示す詳細な回路図である。
【図４】図１に示した半導体メモリ装置のバッファリング回路において、誤動作が発生する場合の動作状態を示すタイミングチャートである。
【図５】本発明の実施の形態に係る半導体メモリ装置のバッファリング回路を示す図である。
【符号の説明】
５０    リフレッシュ信号発生部
６０    第１バッファ制御部
７０    第２バッファ制御部
８０    第１コマンドバッファ部（第１バッファ部）
９０    第２コマンドバッファ部（第２バッファ部）
１００  アドレスバッファ部（第２バッファ部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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