(57)【特許請求の範囲】
【請求項１】
外部から制御情報が入力される不揮発性記憶装置の情報設定方法において、
データ入出力端子以外の所定端子に設定コマンドが入力されることに応じて、前記所定端子が前記制御情報の入力端子に設定され、
前記所定端子はアドレス端子を含み、前記設定コマンドは、前記アドレス端子のうち所定ビット位置の端子の組み合わせでサイクルごとに異なる論理レベル信号の組を所定数サイクル入力して設定されることを特徴とする不揮発性記憶装置の情報設定方法。
【請求項２】
入力される前記制御情報は、順次、一時的に保持され、
前記制御情報の入力が完了した後、一時的に保持されている前記制御情報が、一括して不揮発性の記憶領域に格納されることを特徴とする請求項１に記載の不揮発性記憶装置の情報設定方法。
【請求項３】
前記情報設定には所定記憶領域ごとのライトプロテクト機能の設定を含み、前記制御情報に応じて前記所定記憶領域ごとの書き込み禁止／書き込み許可が設定されることを特徴とする請求項１に記載の不揮発性記憶装置の情報設定方法。
【請求項４】
前記アドレス端子の所定ビット位置は、メモリセルアレイにおけるワード線を選択するビット位置を含み、前記設定コマンドは、前記入力サイクルごとに異なるワード線が選択される組み合わせで入力されることを特徴とする請求項１に記載の不揮発性記憶装置の情報設定方法。
【請求項５】
前記アドレス端子の所定ビット位置は、メモリセルアレイにおいて各々個別にアクセスが行われる複数の所定記憶領域のうち何れか１つの所定記憶領域を選択するビット位置を含み、前記設定コマンドは、前記入力サイクルごとに異なる所定記憶領域が選択される組み合わせで入力されることを特徴とする請求項１に記載の不揮発性記憶装置の情報設定方法。
【請求項６】
前記アドレス端子の所定ビット位置は、メモリセルアレイにおけるワード線を選択するビット位置、およびメモリセルアレイにおける各々個別にアクセスが行われる複数の所定記憶領域のうち何れか１つの所定記憶領域を選択するビット位置を含み、前記設定コマンドは、前記入力サイクルごとに、異なるワード線または異なる所定記憶領域のうち、少なくとも何れか一方が選択される組み合わせで入力されることを特徴とする請求項１に記載の不揮発性記憶装置の情報設定方法。
【請求項７】
前記入力サイクルは、アドレスアクセスのサイクルタイムに比して短周期で繰り返されることを特徴とする請求項１に記載の不揮発性記憶装置の情報設定方法。
【請求項８】
前記所定端子は制御端子を含み、前記制御端子への入力に応じて、前記設定コマンドの入力が受け付け可能状態とされることを特徴とする請求項１に記載の不揮発性記憶装置の情報設定方法。
【請求項９】
前記制御端子は/ＷＥ端子および/ＯＥ端子であり、共にローレベル状態とされることに応じて、前記設定コマンドの入力が受け付け可能状態とされることを特徴とする請求項８に記載の不揮発性記憶装置の情報設定方法。
【請求項１０】
前記制御端子は/ＷＰ端子または/ＡＣＣ端子であり、ローレベル状態とされることに応じて、前記設定コマンドの入力が受け付け可能状態とされることを特徴とする請求項８に記載の不揮発性記憶装置の情報設定方法。
【請求項１１】
更に、前記制御端子は/ＷＥ端子または/ＯＥ端子のうち少なくとも何れか一方の端子であり、ローレベル状態とされることに応じて、前記設定コマンドの入力が受け付け可能状態とされることを特徴とする請求項１０に記載の不揮発性記憶装置の情報設定方法。
【請求項１２】
前記制御端子は、前記設定コマンドの受け付け状態を制御する専用端子であることを特徴とする請求項８に記載の不揮発性記憶装置の情報設定方法。
【請求項１３】
前記設定コマンドが入力されることに応じて、前記データ入出力端子は、内部回路から切り離されることを特徴とする請求項１に記載の不揮発性記憶装置の情報設定方法。
【請求項１４】
前記設定コマンドが入力されることに応じて、前記データ入出力端子は、各々個別にアクセスが行われる複数の所定記憶領域のうち、前記制御情報により指定される前記所定記憶領域との間で、データ径路が切り離されることを特徴とする請求項１に記載の不揮発性記憶装置の情報設定方法。
【請求項１５】
前記設定コマンドが入力されることに応じて、前記所定端子が、前記制御情報に加えて前記制御情報の識別情報の入力端子に設定され、
入力される前記制御情報は、前記識別情報ごとに識別されて一次的に保持されることを特徴とする請求項１に記載の不揮発性記憶装置の情報設定方法。
【請求項１６】
外部から制御情報が設定される不揮発性記憶装置において、
データ入出力端子以外の所定端子に設定コマンドが入力されることを認識するコマンド認識部と、
前記コマンド認識部からの認識信号に基づき、前記所定端子を前記制御情報の入力端子として設定する制御部とを備え、
前記所定端子はアドレス端子を含み、前記設定コマンドは、前記アドレス端子のうち所定ビット位置の端子の組み合わせでサイクルごとに異なる論理レベル信号の組を所定数サイクル入力して設定されることを特徴とする不揮発性記憶装置。
【請求項１７】
前記所定端子から入力される前記制御情報を一時的に保持する一時保持部と、
前記一時保持部に保持された前記制御情報を格納してなる不揮発性格納部とを備え、
前記一時保持部に保持されている前記制御情報が、一括して前記不揮発性格納部に格納されることを特徴とする請求項１６に記載の不揮発性記憶装置。
【請求項１８】
前記制御部は、前記認識信号に基づき、前記所定端子と前記一時保持部とを接続する第１接続部を備えることを特徴とする請求項１６に記載の不揮発性記憶装置。
【請求項１９】
前記制御部は、前記認識信号に基づき、前記データ入出力端子と内部回路との接続を切り離すことを特徴とする請求項１６に記載の不揮発性記憶装置。
【請求項２０】
メモリセルアレイにおいて各々個別にアクセスが行われる複数の所定記憶領域を備え、
前記制御部は、前記認識信号に基づき、前記設定コマンドにより指定される前記所定記憶領域と前記データ入出力端子との接続を切り離すことを特徴とする請求項１６に記載の不揮発性記憶装置。
【請求項２１】
前記制御部は、前記認識信号に基づき、前記所定端子を、前記制御情報に加えて前記制御情報の識別情報の入力端子として設定し、
前記一時保持部は、前記識別情報ごとに備えられることを特徴とする請求項１６に記載の不揮発性記憶装置。
【請求項２２】
前記一時保持部ごとに前記所定端子との間に備えられ、前記識別情報により識別される前記一時保持部を前記所定端子に接続する第２接続部を備えることを特徴とする請求項２１に記載の不揮発性記憶装置。
【請求項２３】
制御部により制御情報が設定される不揮発性記憶装置を少なくとも一つ備え、該不揮発性記憶装置と前記制御部とを含んで、共通のデータ線に接続されてなるシステムにおいて、
前記制御部と前記不揮発性記憶装置とを接続し、データ伝送に関与しないアドレス信号線を含む所定信号線を備え、
前記所定信号線に含まれる前記アドレス信号線のうち所定ビット位置の信号線の組み合わせを介して、サイクルごとに異なる論理レベル信号の組を所定数サイクル送出して設定される設定コマンドを前記不揮発性記憶装置が検出したことに応じて、前記所定信号線が前記制御情報の伝送線として設定されることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置における制御情報の設定に関するものである。
【背景技術】
【０００２】
電気的に書き換え可能な、ＥＥＰＲＯＭやフラッシュメモリ等の不揮発性記憶装置では、所定数のメモリセルごとにグループ化される、いわゆるセクタごとに、あるいは複数のセクタを一単位とするセクタグループごとに、メモリセルへのアクセス条件の設定が行われる場合がある。書き込み・消去動作の禁止／許可状態が制御されるプロテクト機能が代表的な設定である。アクセス条件の設定は、セクタグループ等ごとに行う必要がある。アクセス条件を指示する制御情報を、対象となるセクタグループ等ごとに順次書き込むことにより、各セクタグループ等のアクセス条件の設定が行われる。
【０００３】
尚、不揮発性記憶装置には、書き込み動作を行う際の物理現象に起因して、読み出し動作に比して書き込み動作に、より多くの時間を要する不揮発性記憶装置と、読み出し動作と書き込み動作の時間が互いに実質的に同一である不揮発性記憶装置とがある。前者は、EEPROM (Electrically Erasable Programmable Read Only Memory)）やOUM (Ovonic Unified Memory)、Polymer Ferroelectric RAM（PFRAM）、などが挙げられ、後者は、MRAMやFRAMなどが挙げられる。
【０００４】
図１０にリードサイクルに比してライトサイクルが長い不揮発性記憶装置の制御情報の書き込みシーケンスにおける動作波形を示す。書き込みコマンドは、ステップＩにおいてアドレス端子およびデータ入出力端子の各々に入力されるデータビット信号の所定組み合わせにより所定コードが設定され、これが５サイクル繰り返されて構成されるコマンドサイクルがある。制御情報の書き込みシーケンスは、アクセス条件の設定を変更するものであり、誤って書き込みシーケンスが起動されてしまうことは好ましくない。通常の動作シーケンスとは異なるデータビット信号の所定組み合わせを割り当てて所定コードとすることにより、制御情報の書き込みシーケンスの誤った起動を防止するものである。ステップＩＩにおいて、アクセス条件を指示する制御情報として、複数のアドレス端子で1ビットを表現するＳＧＡが入力されるＷＰ情報サイクルがある。つまり、ＳＧＡ1ビットで１つのセクタもしくは１つのセクタグループのプロテクト情報を示す。ステップＩＩＩにおいて、不揮発性の素子にプロテクト情報を書き換えるための書き込み実行サイクルがある。書き込み実行サイクルは、リードサイクルに比して長い時間かけて不揮発性記憶セルに書き込みされる。複数のアクセス条件を書き換えるときには、前記ステップＩからＩＩＩを、その複数回分だけ繰り返す。尚、リードサイクルは数十ｎｓに比してライトサイクルは数μSから数ｍSである。
【０００５】
また、特許文献１に開示されている半導体記憶装置では、リードサイクルとライトサイクルのアドレスアクセス時間が互いに実質的に同一である半導体記憶装置において、ブロック単位で書き込み禁止／許可を設定する際、７サイクルのリードサイクル（ステップI）の実行後、８サイクル目（ステップＩＩ）のライトサイクルにおけるデータ入出力（Ｉ／Ｏ０〜Ｉ／Ｏ７）の入力データによって、ライトプロテクト設定ブロックが設定され、そのサイクル内で実際に不揮発性の素子までプロテクト情報が書き換えられる。このとき、８ビットのデータ入出力（Ｉ／Ｏ０〜Ｉ／Ｏ７）が、８つに分割されている各々のブロックの制御情報に対応する。
【０００６】
【特許文献１】特開平１０−１０６２７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、記憶容量が増大するに伴い、セクタグループ等の数も増大の一途をたどる。セクタグループ等ごとに制御情報の書き込みシーケンスを必要とする背景技術の不揮発性記憶装置では、アクセス条件の設定に多大な時間を要するおそれがあり、制御情報の書き込みの際、例えばステップIとステップＩＩが繰り返される期間、データ入出力端子が占有されてしまうおそれがある。
【０００８】
特に、リードサイクルに比してライトサイクルが長い不揮発性記憶装置では、セクタグループ等ごとの制御情報の書き込みに多大な時間を要すると共に、大容量化に伴い更に多大な時間が必要となり、この間、長時間に渡ってデータ入出力端子が占有されてしまうおそれがある。
【０００９】
また、制御情報の書き込みシーケンスを起動するコマンド入力に際しては、アドレス端子にデータ入力端子をくわえたビット構成で所定コードを入力することが必要となる。コマンド入力の期間中、データ入出力端子が占有されてしまうこととなる。
【００１０】
また、特許文献１の方策を、リードサイクルに比してライトサイクルが長い不揮発性記憶装置に適用する場合、７サイクルのリードサイクル（ステップI）の実行後、８サイクル目の（ステップＩＩ）においてデータ入出力端子のビット位置に応じてライトプロテクト設定ブロックが設定される。そして８サイクル目以降（ステップＩＩＩ）のライトサイクルにおいて実際にアクセス条件の設定が、長い時間かけて不揮発性の素子に書き込みされる。リードサイクルに比してライトサイクルが長い不揮発性記憶装置に適用する場合においても、制御情報の書き込みシーケンスの間、データ入出力端子が占有されることとなる。
【００１１】
上記のようにデータ入出力端子が占有されている期間は、不揮発性記憶装置が互いに独立にアクセス制御が可能な複数のバンクを備える場合の他バンクに対して、または同じデータ線に接続されているシステム上の他のデバイスに対して、システム上のコントローラが、それら他バンクもしくは他のデバイスにアクセスを行うことができない。不揮発性記憶装置のバンク間、または／および不揮発性記憶装置を含む複数のデバイスが、共通のデータ線を介してシステムを構成している場合に、不揮発性記憶装置への制御情報の書き込みシーケンスにおいて、他のバンク、または／および他のデバイスはアクセス動作を行うことができず、システムにおけるデータ転送効率の向上を図ることができないおそれがあり問題である。
【課題を解決するための手段】
【００１２】
本発明は前記従来技術の少なくとも１つの問題点を解消するためになされたものであり、装置自体および該装置を備えるシステムにおいて、設定コマンドに応じて行われる制御情報の入力を、データ入出力端子を占有することなく短時間で行うことが可能な、不揮発性記憶装置の情報設定方法、不揮発性記憶装置、およびそれらを搭載したシステムを提供することを目的とする。
【００１３】
前記目的を達成するためになされた本発明の不揮発性記憶装置の情報設定方法は、外部から制御情報が設定されるにあたり、データ入出力端子以外の所定端子に設定コマンドが入力されることに応じて、所定端子が制御情報の入力端子に設定されることを特徴とする。
ここで、所定端子はアドレス端子を含み、設定コマンドは、アドレス端子のうち所定ビット位置の端子の組み合わせでサイクルごとに異なる論理レベル信号の組を所定数サイクル入力して設定される。
【００１４】
本発明の不揮発性記憶装置の情報設定方法では、データ入出力端子以外のアドレス端子を含む所定端子に、アドレス端子のうち所定ビット位置の端子の組み合わせでサイクルごとに異なる論理レベル信号の組で所定数サイクル設定される設定コマンドが入力されると、所定端子は制御情報の入力端子として設定される。
【００１５】
また、本発明の不揮発性記憶装置は、外部から制御情報が設定されるにあたり、データ入出力端子以外の所定端子に設定コマンドが入力されることを認識するコマンド認識部と、コマンド認識部からの認識信号に基づき、所定端子を制御情報の入力端子として設定する制御部とを備えることを特徴とする。
ここで、所定端子はアドレス端子を含み、設定コマンドは、アドレス端子のうち所定ビット位置の端子の組み合わせでサイクルごとに異なる論理レベル信号の組を所定数サイクル入力して設定される。
【００１６】
本発明の不揮発性記憶装置では、コマンド認識部により、データ入出力端子以外のアドレス端子を含む所定端子に設定コマンドが入力されることを認識する。制御部では、コマンド認識部からの認識信号に基づき、所定端子を制御情報の入力端子として設定する。
また、それらを搭載したシステムでは、外部から制御情報が設定される不揮発性記憶装置と、その不揮発性記憶装置もしくは他のデバイスとが同じデータ線でコントローラと接続され、コントローラがデータ入出力端子以外のアドレス端子を含む所定端子を介して不揮発性記憶装置の一方メモリ領域の制御情報を設定する間、その不揮発性記憶装置の他方メモリ領域もしくは他のデバイスとデータ線を介してデータが通信される。
【発明の効果】
【００１７】
これにより、設定コマンドの入力、および制御情報の入力が、データ入出力端子以外のアドレス端子を含む所定端子により行われるので、設定コマンドおよび制御情報の入力期間において、データ入出力端子を開放することができる。
【００１８】
設定コマンドの入力、および設定コマンドの認識に伴う制御情報の入力において、データ入出力端子を開放することができる。設定コマンドの実行中であっても、不揮発性記憶装置が互いに独立にアクセス制御が可能な複数の所定記憶領域（バンク）を備える場合の他の所定記憶領域（バンク）に対して、または同じデータ線に接続されている他のデバイスに対して、アクセス動作を行うことができる。システムにおけるデータ転送効率の向上を図ることができる。
【００１９】
本発明によれば、互いに独立にアクセス制御が可能な所定記憶領域を複数備える不揮発性記憶装置、または／および不揮発性記憶装置の他に共通のデータ線を介して接続されている他の装置を備えるシステムにおいて、設定コマンドに応じて行われる制御情報の入力を、データ入出力端子を占有することなく短時間で行うことが可能な、不揮発性記憶装置の情報設定方法、および不揮発性記憶装置を提供することができる。
【００２０】
また、不揮発性記憶装置の制御情報を設定するデータ入出力端子以外のアドレス端子を含む所定端子を備えるので、コントローラがデータ入出力端子以外のアドレス端子を含む所定端子を介して不揮発性記憶装置の一方メモリ領域の制御情報を設定する間、その不揮発性記憶装置の他方メモリ領域もしくは他のデバイスとデータ線を介してデータが通信できるので、システムにおけるデータ転送効率の向上を図ることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の不揮発性記憶装置を備えるシステムである。
【図２】本発明の不揮発性記憶装置を備えるシステムの動作波形図である。
【図３】第１実施形態の不揮発性記憶装置を備えるシステムの一部を示す回路ブロック図である。
【図４】第１実施形態の不揮発性記憶装置の情報設定方法を示すフロー図である。
【図５】情報設定時の動作波形である。
【図６】図５のステップＩにおける設定コマンドの割り付け例を示す図である。
【図７】図５のステップＩＩにおける識別情報およびＷＰ情報の割り付け例を示す図である。
【図８】第２実施形態の不揮発性記憶装置を備えるシステムの一部を示す回路ブロック図である。
【図９】第２実施形態の不揮発性記憶装置の情報設定方法を示すフロー図である。
【図１０】背景技術における情報設定時の動作波形である。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の不揮発性記憶装置の情報設定方法、不揮発性記憶装置、およびそれらを搭載したシステムについて具体化した第１および第２実施形態を図１乃至図９に基づき図面を参照しつつ詳細に説明する。
【００２３】
図１の本発明の原理を示すシステムでは、コントローラ５が、データ線３以外の信号線４を介して制御情報の設定を発信すると、不揮発性記憶装置１はデータ線３から電気的に分離される。この期間では、その他のデバイス２とコントローラ５との間でデータ通信が可能である。不揮発性記憶装置１が複数のバンクＡ、Ｂを備える場合、バンクＡもしくはバンクＢがデータ線３から電気的に分離される。ここで、信号線４は、例えば、アドレス線等が考えられる。
【００２４】
このシステムでは、図２の動作波形に示すように、コントーラ５が他のデバイス２と例えばリードコマンドによるデータ通信をしている間にも、コントローラ５は不揮発性記憶装置１の制御情報の設定を変更することができる。不揮発性記憶装置１が複数のバンクＡ、Ｂを備えており、特定のバンクに対して制御情報の設定が変更される場合には、データ通信は、制御情報の設定を行わないバンクに対して実行可能に設定することもできる。
【００２５】
ステップ０では、信号線４を介して、例えばバンクＢに、連続的なリードアクセスを行うバーストリードコマンドが発せられるとする。一方、ステップ１では、信号線４を介して、例えばバンクＡに対して、制御情報の設定の為のコマンドが発せられるものとする。ここで、コマンド送信はデータ線３とは異なる信号線４を介して行われるので、この期間中も、バンクＢはコントローラとのデータ通信を継続することが可能である。バンクＢからバーストリード動作に伴うデータの読み出しが継続される。ステップ２では、信号線４を介して、バンクＡに制御情報が発せられる。この期間中も、バンクＢはコントローラとデータ通信を継続する。バンクＢからバーストリード動作に伴うデータの読み出しが継続される。ステップ３では、バンクＡは設定情報に基づき書き込み動作を行なう。この期間中も、バンクＢはコントローラとデータ通信を継続し、バースト読み出しが継続される。
【００２６】
図３以下では、第１および第２実施形態を説明する。ここでは、アクセス条件として、バンクごとの複数のセクタもしくはセクタ群にそれぞれ対応するライトプロテクト（以下、ＷＰと略記する。）機能の設定条件を例にとり、制御情報として、バンクごとの書き込み禁止／書き込み許可の設定を行うＷＰ情報が設定コマンドに応じて入力され、ＷＰ条件が書き込まれる場合を例にとり説明をする。
【００２７】
図３に示すシステムは、第１実施形態の不揮発性記憶装置１Ａと他のデバイス２とが、共通のデータバス３を介して接続されている。不揮発性記憶装置１Ａは、データ入出力端子（ＩＯ）にデータバス３が接続されている。
【００２８】
データ入出力端子（ＩＯ）およびアドレス端子（ＡＤＤ）を備える不揮発性記憶装置１Ａは、データ入出力端子（ＩＯ）を介して入出力されるデータを受けるデータ入出力部３１、およびアドレス端子（ＡＤＤ）を介して入力されるアドレス信号ＡＤを受けるアドレス入力部３３を備えている。
【００２９】
アドレス入力部３３に入力されるアドレス信号ＡＤは、内部アドレス信号ＡＤＩとしてメモリコア部３５の他、コマンド認識部１１および接続部１５に入力されている。メモリコア部３５は、各バンクの複数メモリセルが配置される。
【００３０】
データ入出力部３１はメモリコア部３５の各バンク入出力部Ｂ１ないしＢＮに接続されている。通常のデータアクセス動作においては、メモリコア部３５に入力される内部アドレス信号ＡＤＩにより選択されるバンクに応じて、何れか一つのバンク入出力部との間でデータの入出力が行われる。
【００３１】
コマンド認識部１１は、内部アクセス信号ＡＤＩが入力され、ＷＰ条件の設定コマンドであるか否かの判定が行われる。入力された内部アドレス信号ＡＤＩがＷＰ条件の書き換えを指示する設定コマンドであることが認識されることに応じて、制御部１３に向けてコマンド認識信号ＷＰＣが出力される。
【００３２】
制御部１３は、コマンド認識信号ＷＰＣが入力されると制御信号ＣＮＴを出力する。制御信号ＣＮＴは、接続部１５、メモリコア部３５に入力される。接続部１５を導通して、内部アドレス信号ＡＤＩを、デコーダ１７、セレクタ１９、および終了検出部２５に入力する信号径路を確立する。更に、メモリコア部３５においては、ＷＰ条件の書き換えを行う対象バンクについて、図示しないバンク入出力部の禁止端子（ＩＮＨ）に入力されて、対応バンクをデータ入出力部３１から切り離す。
【００３３】
尚、ここでは、コマンド認識信号ＷＰＣは、ＷＰ条件の書き換えを指令する設定コマンドの入力が認識されたことを報知する信号であるが、合せて、ＷＰ条件の書き換えが行われるバンクを指定する情報を含むものとする。これにより、接続部１５の導通と合せ、バンク入出力部を制御して対象バンクとデータ入出力部３１との切り離しを行うことができる。対象バンクの情報が、コマンド入力の後にＷＰ情報と共に入力される場合には、制御信号ＣＮＴとは異なる信号によりバンク入出力部を制御することも可能である。
【００３４】
接続部１５が導通した後、内部アドレス信号ＡＤＩにより入力されるＷＰ情報は、所定ビット位置ごとに、デコーダ１７、セレクタ１９、および終了検出部２５に入力される。第１ＷＰ信号ＡＤＩ１は、識別信号としてデコーダ１７に入力される。第２ＷＰ信号ＡＤＩ２は、セレクタ１９に入力される。第３ＷＰ信号ＡＤＩ３は、終了検出部２５に入力される。第２ＷＰ信号ＡＤＩ２がセクタまたはセクタ群ごとの書き込み禁止／許可の別であるＷＰ条件を示すＷＰ信号である。第２ＷＰ信号ＡＤＩ２の１ビットに対して一つのセクタ群等の書込み禁止／許可が設定される。
【００３５】
書き込み禁止／許可状態を設定すべきセクタ群等が第２ＷＰ信号ＡＤＩ２のビット幅以上である場合には、セクタ群等は、第２ＷＰ信号ＡＤＩ２のビット幅で識別されるごとにグループ化される。第１ＷＰ信号ＡＤＩ１は、このグループを識別する識別信号である。第１ＷＰ信号ＡＤＩ１がデコーダ１７によりデコードされてセレクタ１９に入力される。セレクタ１９では、第１ＷＰ信号ＡＤＩ１に応じて識別される何れか一つの一時保持部２１が選択されて第２ＷＰ信号ＡＤＩ２が渡される。一時保持部２１は、第２ＷＰ信号ＡＤＩ２のビット幅で識別されるセクタ群等のグループごとに備えられている。第１ＷＰ信号ＡＤＩ１で識別されるセクタ群等のグループごとに一時保持部２１が選択され、同時に入力される第２ＷＰ信号ＡＤＩ２が一時保持される。尚、一時保持部２１は、揮発性の性質を備える。
【００３６】
第３ＷＰ信号ＡＤＩ３は、ＷＰ情報の入力状況を示すステータス信号である。終了検出部２５において第３ＷＰ信号ＡＤＩ３を検出することに応じて、ＷＰ情報の入力完了のタイミングを検出する。終了検出部２５は、第３ＷＰ信号ＡＤＩ３がＷＰ情報の入力動作が継続中であることを示す信号や入力動作が終了したことを示す信号であれば、第３ＷＰ信号ＡＤＩ３の検出終了や検出開始を捉えることにより、ＷＰ情報の入力完了信号Ｅ１を出力することができる。あるいは、第３ＷＰ信号ＡＤＩ３がＷＰ情報の入力動作開始の信号である場合に、終了検出部２５にタイマ機能を備えておけば、第３ＷＰ信号ＡＤＩ３の入力に応じて計時が開始され、所定時間の後に入力完了信号Ｅ１を出力することもできる。
【００３７】
書込実行部２７では、入力完了信号Ｅ１を受けて書き込み動作を開始する。一時保持部２１ごとに備えられている格納部２３に対して、一時保持されているＷＰ信号を書き込む。尚、格納部２３は、不揮発性の性質を備える。格納部２３への書き込み動作は、通常の不揮発性記憶セルへの書き込み動作と同様の制御であり、書き込み動作を行う際の物理現象に起因してリードサイクルに比して長い時間かけて不揮発性記憶セルに書き込みされる。例えば、書き込みサイクルとベリファイサイクルとを繰り返しながら不揮発性記憶セルへの書き込み状態を検出して書き込み動作が行われる。尚、書き込み動作には不揮発性記憶セルへのプログラムもしくは消去を含む。ベリファイサイクルの結果、書き込みが完了したと判断されると書き込み完了信号Ｅ２が出力される。書き込み完了信号Ｅ２は、制御部１３に入力され、制御信号ＣＮＴを解除する。これにより、不揮発性記憶装置１Ａはアクセス条件の設定が終了して通常のメモリコア部３５へのアクセスが可能となる状態に戻される。すなわち、接続部１５は非導通となり、内部アドレス信号ＡＤＩが一時保持される信号経路が開路されると共に、ＷＰ条件の書き換えが行われていた対象バンクに対応するバンク入出力部の禁止状態が解除される。アクセス指令に応じて、対象バンクとデータ入出力部３１とのデータの入出力が行われる。
【００３８】
図４は、第１実施形態の不揮発性記憶装置１Ａに関して、ＷＰ条件の設定方法を示すフロー図である。アドレス入力部３３にアドレスが入力されると（Ｓ１）、コマンド認識部１１がコマンド認識を行う。入力されたアドレスが所定アドレスであって所定周期で所定数のアドレスが入力されるかを検出する（Ｓ３）。ここで、ＷＰ条件の設定コマンドは、所定のサイクル数に渡って所定アドレスが入力されることによって所定のビット列が入力されると共に、入力周期が所定周期であることが必要とされる。
【００３９】
例えば、後述するように、入力サイクルごとに異なるワード線または／および異なるバンクを指定するアドレスが割り付けられていれば、通常のアドレスアクセスにおけるアドレスと偶然に一致する可能性を極小化することができる。加えて、サイクルタイムを通常のアドレスアクセスにおけるサイクルタイムに比して短く設定しておくことが好ましい。これにより、通常のアクセス動作が設定コマンドとして誤認識されてしまうことを防止することができる。
【００４０】
設定コマンドであるとの認識がされない場合には（Ｓ３：ＮＯ）、アドレス入力は通常のアクセス動作に係る入力であるので、通常のアクセス動作が継続される（Ｓ４）。設定コマンドであるとの認識がされると（Ｓ３：ＹＥＳ）、ＷＰ条件の書き換えシーケンスが行われる。
【００４１】
先ず、アドレス端子（ＡＤＤ）からＷＰ条件の格納部２３への信号径路が確立される（Ｓ５）。具体的には、接続部１５が導通状態となり信号径路が確立される。更に、対象バンクをデータ入出力端子（ＩＯ）から切り離す（Ｓ７）。具体的には、対象となるバンク入出力部を禁止状態とし、対象バンクとデータ入出力部３１とのデータ入出力径路を開路とする。ＷＰ条件の書き込みシーケンスにおいては、対象となるバンクへの通常のアクセス動作が行われることはないので、対象バンクへのデータ入出力径路を切断する。データバス３を、他バンクまたは／および他デバイス２に提供することにより、対象バンクにおけるＷＰ条件の書き換えシーケンスにおいても、他バンクや他デバイス２へのデータ入出力を確保し、システム上のデータ転送効率の向上を図ることができる。
【００４２】
次に、ＷＰ情報の入力を待つ（Ｓ９：ＮＯ）。内部アドレス信号ＡＤＩとしてＷＰ情報が入力されると（Ｓ９：ＹＥＳ）、所定ビット数で構成されるＷＰ情報のうち所定ビット位置に格納されている第１ＷＰ信号ＡＤＩ１を識別情報として、第２ＷＰ信号ＡＤＩ２として入力されるＷＰ信号を識別する（Ｓ１１）。識別されたＷＰ信号は、識別情報ごとに区別されて一時保持される（Ｓ１３）。具体的には、識別情報はデコーダ１７でデコードされることに応じてセレクタ１９を制御することにより、ＷＰ信号が所定の一時保持部２１に保持される。
【００４３】
ＷＰ情報の入力状態が監視され（Ｓ１５）、入力終了の判断がされない場合には（Ｓ１５：ＮＯ）、手続き（Ｓ９）に戻って次のＷＰ情報の入力を待ち、識別情報に応じた領域にＷＰ信号が一時保持される。入力終了の判断がされると（Ｓ１５：ＹＥＳ）、それまでに入力され一時保持されているＷＰ信号が格納部２３に一括して格納される。この場合、格納部２３に書き込み動作を行う際の物理現象に起因してリードサイクルに比して長い時間必要な不揮発性記憶セルが使用されている場合においてセルへの書き込みに時間を要する場合であっても、セクタまたはセクタ群ごとに設定される複数のＷＰ条件に対して一括して書き込み動作が行われる（Ｓ１７）。セクタまたはセクタ群ごとにその都度書き込み動作を行う場合に比して大幅に書き込み時間を短縮することができる。
【００４４】
図５にはＷＰ条件の書き込みシーケンスにおける動作波形を示す。書き込みシーケンスは、ステップＩ乃至ＩＩＩの３つのステップから構成されている。チップイネーブル端子／ＣＥをローレベルとして不揮発性記憶装置１Ａを活性化すると共に、アドレス端子（ＡＤＤ）より信号を入力する。ステップＩでは設定コマンドの入力が行われる。アドレス端子（ＡＤＤ）からサイクルタイムＴＳで、Ｎサイクルのアドレス信号ＡＤ（１）乃至ＡＤ（Ｎ）が入力される。Ｎセットのアドレス信号の入力組み合わせによるビット列が、所定ビット列であるか否かがコマンド認識部１１で検証される。このときのアドレス信号ＡＤ（１）乃至ＡＤ（Ｎ）は、図６に示すように、ワード線ＷＬ（１）乃至ＷＬ（Ｎ）を選択するアドレス、または／およびバンクＢ（１）乃至Ｂ（Ｎ）を選択するアドレスに設定されていることが便宜である。これにより、ステップＩにおける各サイクルごとに、異なるワード線、または異なるバンクの少なくとも何れか一方が順次選択される組み合わせとすることができる。
【００４５】
ここで、通常のアクセス動作では、サイクルごとにワード線やバンクの選択が変化するアクセス動作が行われることはない。何故ならば、ワード線やバンクが切り換わらずビット線の切り替えのみでアクセス動作が行われる場合、例えば、バースト動作による連続アクセス動作では、ビット線に既に読み出されているデータに対してコラム選択等を行うコラム系の制御のみを行えば高速にアクセスすることができるのに対して、ワード線やバンクを切り換える場合には、メモリセルの選択を含むロウ系の制御をも行う必要があり、多大なアクセスタイムを必要とするからである。ワード線やバンクをアドレス変更により切り換えるアクセス動作はアドレスアクセス動作と称され、ロウ系動作を含めたアクセスタイムＴＡＳとしてアクセスタイムが定義されている。故に、該不揮発性記憶装置をアクセスするコントローラは、アクセスタイムＴＡＳを連続させて不揮発性記憶装置をアクセスする低効率もしくはシステムのバスの転送効率を悪化させるようなアクセスは行なわない。
【００４６】
サイクルタイムＴＳは通常のアドレスアクセスにおけるサイクルタイムＴＡＳに比して短周期とされる（ＴＳ＜ＴＡＳ）。これにより、アドレスアクセスとして許容されるサイクルタイムＴＡＳより短周期でアドレスを変化させるため、アドレス端子（ＡＤＤ）から設定コマンドが入力される際、誤って通常のアドレスアクセス動作とされることはない。
【００４７】
ステップＩＩではＷＰ情報の入力が行われる。アドレス端子（ＡＤＤ）を介して４サイクルのＷＰ情報ＷＰＩ（Ａ）乃至ＷＰＩ（Ｄ）が入力される。ここでは、第２ＷＰ信号ＡＤＩ２のビット数として設定されるＷＰ条件の設定可能数に比して、設定すべきセクタまたはセクタ群の数が多い場合を示している。ＷＰ情報のうちに第１ＷＰ信号ＡＤＩ１として２ビットを割り当てることにより、４種類のＷＰ情報ＷＰＩ（Ａ）乃至ＷＰＩ（Ｄ）を識別することができる。これにより、第２ＷＰ信号ＡＤＩ２として設定可能なセクタ群等の４倍のセクタ群等に対してＷＰ条件の設定を行うことができる。この方法は、予めメモリコントローラ側でＷＰ情報をデコードして送信し、不揮発性記憶装置側でエンコードする方式よりも、速度と素子数の観点から優位である。
【００４８】
ステップＩＩにおけるＷＰ情報の具体例を図７に示す。アドレス信号ＡＤのビット幅が２３ビットである場合を例示する。上位２ビットのアドレス信号ＡＤ（２２）、ＡＤ（２１）を第１ＷＰ信号として割り当てる。これにより、４種類のＷＰ情報ＷＰＩ（Ａ）乃至ＷＰＩ（Ｄ）を識別することができる。下位２１ビットのアドレス信号ＡＤ（２０）乃至ＡＤ（０）に対して１ビットのアドレス信号ごとにセクタ群等を割り付け、そのビット信号に応じて書き込み禁止状態または書き込み許可状態の別を設定することができる。例えば、ハイレベル信号により書込み禁止状態を示し、ローレベルにより書き込み許可状態を示すとして設定することができる。
【００４９】
アドレス信号ＡＤ（２２）、ＡＤ（２１）により、ＷＰ情報ＷＰＩ（Ａ）乃至ＷＰＩ（Ｄ）が識別されるので、最大８４のセクタ群等に対して個別にＷＰ条件の設定を行うことができる。具体的には、ＷＰ情報ＷＰＩ（Ａ）については、セクタ群等の０〜２０に対してＷＰ条件が設定され、ＷＰ情報ＷＰＩ（Ｂ）については、セクタ群等の２１〜４１に対してＷＰ条件が設定され、ＷＰ情報ＷＰＩ（Ｃ）については、セクタ群等の４２〜６２に対してＷＰ条件が設定され、ＷＰ情報ＷＰＩ（Ｄ）については、セクタ群等の６３〜８３に対してＷＰ条件が設定される。
【００５０】
図８に示すシステムは、第２実施形態の不揮発性記憶装置１Ｂと他のデバイス２とが、共通のデータバス３を介して接続されている。第１実施形態（図３）における不揮発性記憶装置１Ａに代えて不揮発性記憶装置１Ｂが備えられる場合である。
【００５１】
不揮発性記憶装置１Ｂは、不揮発性記憶装置１Ａの回路構成に加えてコマンドエントリー認識部１２を備えている。コマンドエントリー認識部１２は、制御端子（Ｃ）から入力される各種の制御信号を受ける制御信号入力部３２から出力される内部制御信号ＣＩが入力される。コマンドエントリー認識部１２は、入力された内部制御信号ＣＩが所定信号および所定論理レベルの組み合わせである場合に、コマンド受付状態とする要求があると判断し、コマンドエントリー信号ＣＭＤＥを出力する。コマンドエントリー信号ＣＭＤＥは、コマンド認識部のイネーブル端子（ＥＮ）に入力され、コマンド認識部１１が活性化される。
【００５２】
コマンド認識部１１の活性化後の動作は、第１実施形態（図３）の場合と同様であり同様の作用・効果を奏するので、個々での説明は省略する。
【００５３】
ここで、コマンドエントリーを指示する内部制御信号ＣＩの組み合わせとは、通常のアクセス動作では組み合わされることのない組み合わせである。例えば、制御信号／ＷＥと制御信号／ＯＥとを共にローレベルにすることが考えられる。書き込み動作と読み出し動作とを共に活性化する設定であり、通常のアクセス動作ではありえない組み合わせである。また、制御信号／ＷＰまたは制御信号／ＡＣＣをローレベルにした状態で制御信号／ＷＥをローレベルとしても良い。強制的に、所定セクタまたは全セクタをライトプロテクト状態としながら書き込み動作を活性化する設定であり、通常のアクセス動作ではありえない組み合わせである。加えて、制御信号／ＯＥをローレベルとする設定とすることも可能である。更に、コマンドエントリーを指示するための専用制御信号を備える構成とすることができることは言うまでもない。
【００５４】
不揮発性記憶装置１Ｂでは、コマンドエントリー認識部１２を備え、コマンドの入力タイミングがあらかじめ報知されるので、入力コマンドとして通常のアドレスアクセスと同様なアドレス遷移または／およびサイクルタイムによりコマンドを入力しても、通常のアドレスアクセスと誤認識されることはない。アドレス信号ＡＤをコマンド入力とする際の自由度が向上し、コマンド入力に際しデータ入出力端子（ＩＯ）へのコマンド入力をする必要がなくなり、通常アクセスとの誤認識がされることなくデータ入出力端子（ＩＯ）を開放して、他バンクや他デバイスにデータバス３を開放することができる。システムにおけるデータ転送効率の向上を図ることができる。
【００５５】
図９は、第２実施形態の不揮発性記憶装置１Ｂに関して、ＷＰ条件の設定方法を示すフロー図である。第１実施形態の条件設定方法のフロー（図４）に、手続き（Ｓ２１）乃至（Ｓ２５）が加えられたフローである。制御信号入力部３２に所定の組み合わせで制御信号Ｃが入力されると（Ｓ２１）、コマンドエントリー認識部１２がコマンドエントリーの指示であるか否かの判断を行う（Ｓ２３）。コマンドエントリー認識部１２に入力された内部制御信号ＣＩが所定の制御信号の組み合わせである場合（Ｓ２３：ＹＥＳ）、コマンド認識部１１がＥＮ信号により活性化される（Ｓ２５）。コマンドエントリーの指示ではない場合には（Ｓ２３：ＮＯ）、通常のアクセス動作が継続される（Ｓ４）。コマンド認識部１１が活性化された後の手続きは、第１実施形態（図４）の場合と同様であり同様の作用・効果を奏するので、ここでの説明は省略する。
【００５６】
以上の説明から明らかなように本実施形態によれば、ＷＰ条件の設定コマンドの入力、およびＷＰ条件を設定する制御情報であるＷＰ情報の入力が、データ入出力端子（ＩＯ）以外の所定端子の一例であるアドレス端子（ＡＤＤ）により行われるので、設定コマンドの入力期間であるステップＩ、およびＷＰ情報の入力期間であるステップＩＩの各々において、データ入出力端子（ＩＯ）を開放することができる。
【００５７】
更に、不揮発性記憶装置１Ａ、１Ｂ内において、既に入力されたＷＰ情報が一時的に保持され、ＷＰ情報の入力が完了した後、ステップＩＩＩにおいて一括して不揮発性の記憶領域の一例である格納部２３に書き込みが行われる。一括した書き込み動作のため書き込み時間の短縮を図ることができる。書き込み動作状態の把握や書き込み情報の確認等のために発せられるベリファイ信号や確認情報の出力期間を短縮することができ、データ入出力端子（ＩＯ）が使用される時間を短縮することができる。更に、書き込み動作が不揮発性記憶装置１Ａ、１Ｂの内部処理で行われれば、ステップＩＩＩにおいてもデータ入出力端子（ＩＯ）を開放することができる。
【００５８】
ＷＰ条件の設定が行われている期間であっても、互いに独立にアクセス制御が可能な複数バンク構成の不揮発性記憶装置１Ａ，１Ｂでは、ＷＰ条件の設定が行われていないバンクに対して、または同じデータ線に接続されている他のデバイスに対して、アクセス動作を行うことができる。例えば、バースト動作等の連続したデータ入出力動作が行われている場合にも、連続動作を止めることなくＷＰ条件の設定を並行して行うことができる。システムにおけるデータ転送効率の向上を図ることができる。
【００５９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、実施形態においては、ＷＰ条件の設定について例示したが、本発明はこれに限定されるものではない。不揮発性の記憶領域に格納しておくべき各種の条件の設定の際にも同様に適用することができることは言うまでもない。
また、接続部１５の非導通は、書き込み完了信号Ｅ２の出力に限られるものではなく、例えば、ＷＰ情報の入力状態が監視され（Ｓ１５）た結果から制御されることも可能である。また、接続部１５が導通状態となり信号径路が確立（Ｓ５）と、対象バンクをデータ入出力端子（ＩＯ）から切り離す（Ｓ７）動作の順序は、問わない。
また、第２ＷＰ信号ＡＤＩ２のビット数として設定されるＷＰ条件の設定可能数に比して、設定すべきセクタまたはセクタ群の数が少ない場合、デコーダ１７、セレクタ１９は不要である。
また、メモリコア部３５は、不揮発性メモリセルであってもよいし、揮発性のメモリセルであってもよい。
【符号の説明】
【００６０】
１Ａ、１Ｂ      不揮発性記憶装置
２              他のデバイス
３              データバス
１１            コマンド認識部
１３            制御部
１５            接続部
１７            デコーダ
１９            セレクタ
２１            一時保持部
２３            格納部
２５            終了検出部
２７            書込実行部
３１            データ入出力部
３３            アドレス入力部
３５            メモリコア部
（ＡＤＤ）      アドレス端子
（ＩＯ）        データ入出力端子
ＡＤＩ１        第１ＷＰ信号
ＡＤＩ２        第２ＷＰ信号
ＡＤＩ３        第３ＷＰ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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