(57)【特許請求の範囲】
【請求項１】
一導電形の半導体基板と、その一方の表面に形成された一導電形のエピタキシャル成長層と、このエピタキシャル成長層の表面から前記半導体基板まで達するように延在し、前記エピタキシャル成長層によって複数の一方の主電極領域を画成するように形成された複数の凹部と、隣接する凹部の間に存在するチャネル領域に埋設された反対導電形のゲート領域と、前記凹部の各々の底部に形成された反対導電形のガード領域と、前記半導体基板の他方の表面に形成された他方の主電極領域と、前記一方の主電極領域、チャネル領域、ゲート領域およびガード領域を囲むように形成された複数の反対導電形のフィールドリミッティングリングとを具える静電誘導形半導体デバイスにおいて、前記反対導電形のフィールドリミッティングリングの各々を、前記エピタキシャル成長層から前記半導体基板の一方の表面まで達する凹部によって挟まれた一導電形のエピタキシャル成長層の下側に形成したことを特徴とする静電誘導形半導体デバイス。
【請求項２】
前記フィールドリミッティングリングを画成する凹部と、前記チャネルを画成する凹部とをほぼ同じ横断面寸法に形成したことを特徴とする請求項１に記載の静電誘導形半導体デバイス。
【請求項３】
前記反対導電形のガード領域と、前記反対導電形のフィールドリミッティングリングとをほぼ同じ接合深さとすると共に、前記反対導電形のゲート領域の接合深さよりも深くしたことを特徴とする請求項２に記載の静電誘導半導体デバイス。
【請求項４】
前記一方の主電極領域の上側にある一導電形のエピタキシャル成長層の上に電極を設けたことを特徴とする請求項１〜３の何れかに記載の静電誘導半導体デバイス。
【請求項５】
前記フィールドリミッティングリングの上側にある一導電形のエピタキシャル成長層を絶縁膜で覆ったことを特徴とする請求項１〜３の何れかに記載の静電誘導半導体デバイス。
【請求項６】
一導電形の半導体基板と、その一方の表面に形成された一導電形のエピタキシャル成長層と、このエピタキシャル成長層の表面から前記半導体基板まで達するように延在し、前記エピタキシャル成長層によって複数の一方の主電極領域を画成するように形成された複数の凹部と、隣接する凹部の間に存在するチャネル領域に埋設された反対導電形のゲート領域と、前記凹部の各々の底部に形成された反対導電形のガード領域と、前記半導体基板の他方の表面に形成された他方の主電極領域と、前記一方の主電極領域、チャネル領域、ゲート領域およびガード領域を囲むように形成された複数の分離用リングと、これらの分離用リングの外側に形成され、前記一導電形の半導体基板および少なくとも前記エピタキシャル成長層に形成された反対導電形の表面領域によってエミッタ領域が構成された逆並列ダイオードのと、この逆並列ダイオードの外側に形成された複数のフィールドリミッティングリングとを具える逆導通形の静電誘導形半導体デバイスにおいて、前記複数の分離用リングの各々を、前記エピタキシャル成長層から前記半導体基板の一方の表面まで達する凹部によって挟まれた一導電形のエピタキシャル成長層の下側に形成された反対導電形の領域で構成し、前記複数のフィールドリミッティングリングの各々を、前記エピタキシャル成長層から前記半導体基板の一方の表面まで達する凹部によって挟まれた一導電形のエピタキシャル成長層の下側に形成された反対導電形の領域で構成したことを特徴とする静電誘導形半導体デバイス。
【請求項７】
前記分離用リングを画成する凹部および前記フィールドリミッティングリングを画成する凹部の横断面形状を、前記チャネル領域を画成する凹部の横断面形状とほぼ等しくしたことを特徴とする請求項６に記載の静電誘導形半導体デバイス。
【請求項８】
前記反対導電形のガード領域、前記反対導電形の分離用リングおよび前記反対導電形のフィールドリミッティングリングをほぼ同じ接合深さとすると共に、前記反対導電形のゲート領域の接合深さよりも深くしたことを特徴とする請求項７に記載の静電誘導半導体デバイス。
【請求項９】
一導電形の半導体基板と、その一方の表面に形成された一導電形のエピタキシャル成長層と、このエピタキシャル成長層の表面から前記半導体基板まで達するように延在し、前記エピタキシャル成長層によって複数の一方の主電極領域を画成するように形成された複数の凹部と、隣接する凹部の間に存在するチャネル領域に埋設された反対導電形のゲート領域と、前記凹部の各々の底部に形成された反対導電形のガード領域と、前記半導体基板の他方の表面に形成された他方の主電極領域と、前記一方の主電極領域、チャネル領域、ゲート領域およびガード領域を囲むように形成された複数の反対導電形のフィールドリミッティングリングとを具え、これらフィールドリミッティングリングの各々を、前記エピタキシャル成長層の表面から前記半導体基板まで達する凹部によって挟まれた一導電形のエピタキシャル成長層の下側に形成した静電誘導形半導体デバイスを製造するに当たり、
前記一導電形の半導体基板の一方の表面から、前記ガード領域およびフィールドリミッティングリングを構成する反対導電形の領域を選択的に形成する工程と、
前記一導電形の半導体基板の一方の表面から、前記ゲート領域を構成する反対導電形の領域を選択的に形成する工程と、
この半導体基板の一方の表面に一導電形のエピタキシャル成長層を形成する工程と、
前記チャネル領域を画成するための凹部および前記フィールドリミッティングリングを画成するための凹部を、前記エピタキシャル成長層から前記半導体基板の一方の表面まで達するように形成する工程と、
前記チャネル領域を画成する凹部の底部に、前記ガード領域に対する電極を形成する工程と、
前記チャネル領域の上方に形成された一方の主電極領域および前記半導体基板の他方の表面に形成された他方の主電極領域に対する電極を形成する工程と、
を具えることを特徴とする静電誘導形半導体デバイスの製造方法。
【請求項１０】
前記フィールドリミッティングリングを画成する凹部と、前記チャネルを画成する凹部とをほぼ同じ横断面寸法に形成することを特徴とする請求項９に記載の静電誘導形半導体デバイスの製造方法。
【請求項１１】
一導電形の半導体基板と、その一方の表面に形成された一導電形のエピタキシャル成長層と、このエピタキシャル成長層の表面から前記半導体基板まで達するように延在し、前記エピタキシャル成長層によって複数の一方の主電極領域を画成するように形成された複数の凹部と、隣接する凹部の間に存在するチャネル領域に埋設された反対導電形のゲート領域と、前記凹部の各々の底部に形成された反対導電形のガード領域と、前記半導体基板の他方の表面に形成された他方の主電極領域と、前記一方の主電極領域、チャネル領域、ゲート領域およびガード領域を囲むように形成された複数の分離用リングと、これらの分離用リングの外側に形成され、前記一導電形の半導体基板、この半導体基板に埋設された反対導電形の領域および前記エピタキシャル成長層に形成された反対導電形の表面領域によってエミッタ領域が構成された逆並列ダイオードと、この逆並列ダイオードの外側に形成された複数のフィールドリミッティングリングとを具え、前記複数の分離用リングの各々を、前記エピタキシャル成長層から前記半導体基板の一方の表面まで達する凹部によって挟まれた一導電形のエピタキシャル成長層の下側に形成された反対導電形の領域で構成し、前記複数のフィールドリミッティングリングの各々を、前記エピタキシャル成長層から前記半導体基板の一方の表面まで達する凹部によって挟まれた一導電形のエピタキシャル成長層の下側に形成された反対導電形の領域で構成した逆導通形の静電誘導形半導体デバイスを製造するに当たり、
前記一導電形の半導体基板の一方の表面から、前記ガード領域、前記分離用リングを構成する反対導電形の領域および前記フィールドリミッティングリングを構成する反対導電形の領域を選択的に形成する工程と、
前記一導電形の半導体基板の一方の表面から、前記ゲート領域および前記逆並列ダイオードのエミッタ領域を構成する反対導電形の領域を選択的に形成する工程と、
前記半導体基板の一方の表面に一導電形のエピタキシャル成長層を形成する工程と、
前記チャネル領域を画成するための凹部、前記分離用リングを画成するための凹部および前記フィールドリミッティングリングを画成するための凹部を、前記エピタキシャル成長層から前記半導体基板の一方の表面まで達するように形成する工程と、
前記エピタキシャル成長層に、前記逆並列ダイオードのエミッタ領域を構成する反対導電形の表面領域を形成する工程と、
前記チャネル領域を画成する凹部の底部に、前記ガード領域に対する電極を形成する工程と、
前記チャネル領域の上方に形成された一方の主電極領域、前記半導体基板の他方の表面に形成された他方の主電極領域に対する電極および前記逆並列ダイオードのエミッタ領域を構成する反対導電形の表面領域に対する電極を形成する工程と、
を具えることを特徴とする静電誘導形半導体デバイスの製造方法。
【請求項１２】
前記チャネルを画成する凹部、前記分離用リングを画成する凹部および前記フィールドリミッティングリングを画成する凹部をほぼ同じ横断面寸法に形成することを特徴とする請求項１１に記載の静電誘導形半導体デバイスの製造方法。
【発明の詳細な説明】
【０００１】
本発明は、静電誘導形半導体デバイス、特に一導電形の半導体基板と、その一方の表面に形成された一導電形のエピタキシャル成長層と、このエピタキシャル成長層の表面から前記半導体基板まで達するように延在し、前記エピタキシャル成長層によって複数の一方の主電極領域を画成するように形成された複数の凹部と、隣接する凹部の間に存在するチャネル領域に埋設された反対導電形のゲート領域と、前記凹部の各々の底部に形成された反対導電形のガード領域と、前記半導体基板の他方の表面に形成された他方の主電極領域と、前記一方の主電極領域、チャネル領域、ゲート領域およびガード領域を囲むように形成された複数の反対導電形のフィールドリミッティングリングとを具える静電誘導形半導体デバイスに関するものである。
【産業上の利用分野】
【０００２】
【従来の技術】
上述した種類の静電誘導形半導体デバイスは、例えば埋設ゲート形静電誘導サイリスタとして知られている。図１〜５は、このような埋設ゲート形の静電誘導サイリスタを製造する順次の工程を示す断面図である。先ず、図１に示すように、ｉ形（真性）シリコン基板またはｎ−形シリコン基板１１１の一方の表面から、所定のマスクを介してｐ形不純物を所定のエネルギーおよび所定のドーズレートで注入し、ドライブイン処理を行なって、後にガード領域やフィールドリミッティングリングを構成するｐ＋形領域１１２を所定のパターンにしたがって形成する。続いて、所定のマスクを介して同じくｐ形不純物を注入し、ドライブインを行なって、後にゲート領域となるｐ＋形領域１１３を形成する。ここで、ｐ＋形領域１１２の接合はｐ＋形領域１１３の接合よりも深く形成されている。
【０００３】
次に、図２に示すように、シリコン基板１１１の上にｎ形のエピタキシャル成長層１１４を所定の厚さに形成するが、この際に、ｐ＋形領域１１２および１１３のｐ形不純物はエピタキシャル成長層へも拡散する。その後、図３に示すように、ｎ形エピタキシャル成長層１１４の表面にｎ＋形表面層１１４’を拡散により形成する。
【０００４】
続いて、図４に示すように、表面にｎ＋形表面層１１４’を形成したエピタキシャル成長層１１４の表面から選択的なエッチングを行なって、ｐ＋形領域１１２まで達するように凹部１１５を形成する。隣接する凹部１１５によって挟まれたシリコン基板１１１の部分によってチャネル１１６が構成され、エピタキシャル成長層１１４の部分によっては一方の主電極領域、本例ではｎ形のカソード領域１１７が構成されると共に、ｐ＋形領域１１２によってガード領域１１８が構成される。さらに、上述した凹部１１５を形成するのと同時に、チャネル１１６を囲む領域のエピタキシャル成長層１１４をもエッチングにより除去して面積の広い凹部１１９を形成してｐ＋形領域１１３より成るフィールドリミッティングリング１２０を形成する。
【０００５】
さらに、図５に示すように、エピタキシャル成長層１１４の表面にシリコン酸化膜１２１を形成し、上述したｎ形のカソード領域１１７およびｐ＋形ガード領域１１８の上方のシリコン酸化膜１２１を選択的に除去して、カソード電極１２２およびゲート電極１２３を形成する。また、シリコン基板１１１の他方の表面には、ｎ形領域１２４、ｎ＋形領域１２５およびｐ＋形領域１２６を形成する。このｐ＋形領域１２６は、他方の主電極領域であるアノード電極領域を構成するものであり、これと接続されるようにアノード電極１２７がシリコン基板１１１の裏面全体に形成されている。フィールドリミッティングリング１２０のさらに外側にはｎ形エピタキシャル成長層１１４によってチャネルストップリング１２８が形成されており、これには電極１２９が設けられている。
【０００６】
このような静電誘導サイリスタを使用する場合には、カソード電極１２２とアノード電極１２７との間に順方向に主電圧が印加されるように直流電源を接続する。サイリスタをオン動作させるときは、ゲート電極１２３に、カソード電極１２２に対して正の信号を入力する。すると、アノード電極１２７からカソード電極１２２へチャネル１１６を経て電流が流れる。また、ゲート電極１２３に、カソード電極に対して負のゲートバイアス電圧を印加すると、ゲート電極から電荷が引き抜かれ、その結果としてゲート領域１１２およびガード領域１１８から空乏層が拡がり、チャネル１１６を介しての導通は遮断され、アノード電極１２７からカソード電極１２２へは電流は流れない。このオフ状態にあるとき、主電圧がアノード電極１２７とカソード電極１２２との間に印加されるが、カソード電極側におけるガード領域１１８およびフィールドリミッティングリング１２０によって電界強度が緩和されるので、高耐圧の電圧阻止特性が得られる。
【０００７】
【発明が解決すべき課題】
上述した従来の埋め込みゲート形の静電誘導サイリスタにおいては、カソード側で単位セグメントＳを画成するための凹部１１５をエピタキシャル成長層１１４の表面からシリコン基板１１１に達するように形成する工程で、フィールドリミッティングリング１２０を含む領域を形成するための巾の広い凹部１１９を形成している。このような凹部１１５および１１９の形成は、例えばフッ酸、硝酸および酢酸の混合溶液を用いるウエットエッチングにより行なわれているが、巾の広いフィールドリミッティングリング１２０を形成するための凹部１１９は、図６に示すように中央が浅くなったものとなる。例えば、凹部１１９の両端の深さＤ１がほぼ１７μｍであるのに対し、中央の深さＤ２はほぼ１４μｍと、３μｍも差が生じている。
【０００８】
このように、フィールドリミッティングリング１２０を形成するための凹部１２０の深さが均一でなくなると、フィールドリミッティングリングの上部にｎ形のエピタキシャル成長層１１４の一部分が残存することになり、空乏層１３０は、フィールドリミッティングリング領域の全体に広がりにくくなる。すなわち、空乏層１３０が拡がって行く途中にｎ形領域が残存していると、空乏層の端が広がりにくくなり、設定した領域よりも狭い領域に電界が集中することになる。したがって正規の順方向耐圧が得られず、高耐圧化が図れないという問題がある。
【０００９】
図６に示すように、フィールドリミッティングリング１２０を形成するための凹部１１９をウエットエッチングによって形成する際に、凹部の深さが均一とならず、端部が深くなり、中央部が浅くなってしまう原因について以下考察する。
【００１０】
ウエットエッチングでは、エッチングを均一に行うために、エッチング液の攪拌をしたり、常に新たなエッチング液を供給するようにしている。この場合、エッチングにより発生するガスが材料の表面に付着するとエッチングが阻止されてしまうので、エッチング液を斜め上方から供給することが、例えば登録実用新案第１８２７６９７号公報に記載されている。このようにエッチング液を斜め上方から供給すると、形成すべき凹部のエッジの部分では、エッチングされない領域に隣接しているので、エッチング種を多く含み、したがってエッチングを効率よく行なうことができる活性なエッチング反応液が供給され易いが、それに対して、凹部の中央部ではエッチング反応が全域で起こるため反応の済んだ不活性なエッチング反応液が滞留し易い。したがって、凹部の周縁では中央部に比べて深いエッチングが行なわれることになる。このような現象は、自己触媒律速の大きなエッチング液を用い、面積の広い領域を比較的長い時間に亘ってエッチングを行う場合に顕著に現れる。したがって、フィールドリミッティングリング１２０を形成するための巾の広い凹部１２０を形成する場合には、上述したように、周縁部と中心部とで３μｍといった大きな深さの差が生じることになる。
【００１１】
さらに、静電誘導形サイリスタにおいて、このサイリスタと逆並列にダイオードを接続したものが提案されているが、このような逆導通形静電誘導サイリスタにおいては、ループインダクタンスをできるだけ小さくするために、逆並列ダイオードをサイリスタと一体に組み込むことは、例えば平成８年電気学会全国大会の予稿集の第４−７６〜４−７７頁において、清水等が「４０００Ｖ級  逆導通ＳＩサイリスタ（１）」として提案している。すなわち、図５に示した従来の静電誘導形サイリスタにおいて、チャネル１１６を含む能動領域を囲む分離領域を介して逆並列ダイオードを形成し、さらにその外側にフィールドリミッティングリングを形成するようにしている。
【００１２】
このような逆導通形静電誘導サイリスタにおいては、上述した分離領域は、フィールドリミッティングリング領域と同じ構造を有しており、複数のｐ＋形領域を同心状に設けている。このような分離用のｐ＋形領域を形成するためには、フィールドリミッティングリング領域を形成する場合と同じように数ｍｍ程度と比較的巾の広い凹部を形成しているが、その深さが均一とならないので、分離用のｐ＋形領域の上部にｎ形のエピタキシャル成長層が部分的に残存してしまい、サイリスタをターンオフする際に発生する空乏層が分離領域を越えて延在しなくなり、順方向耐圧が低下してしまう欠点がある。
【００１３】
本発明の目的は、上述した従来の埋め込みゲート形静電誘導半導体デバイスの高耐圧確保における構造上の欠点を除去し、アノード・カソード間の順方向高耐圧特性を維持する際にフィールドリミッティングリング全体に亘って空乏層を拡げて十分高い順方向耐圧を有する静電誘導形半導体デバイスを提供しようとするものである。
【００１４】
本発明の他の目的は、デバイスをターンオフする際に、能動領域と逆並列ダイオードとの間の分離領域およびフィールドリミッティングリング領域全体に亘って空乏層を拡げて十分高い順方向耐圧を有する逆導通形の静電誘導形半導体デバイスを提供しようとするものである。
【００１５】
本発明の他の目的は、上述したように十分に高い順方向耐圧を有する静電誘導形半導体デバイスや逆導通形の静電誘導半導体デバイスを製造することができる方法を提供しようとするものである。
【００１６】
【課題を解決するための手段】
本発明は、一導電形の半導体基板と、その一方の表面に形成された一導電形のエピタキシャル成長層と、このエピタキシャル成長層の表面から前記半導体基板まで達するように延在し、前記エピタキシャル成長層によって複数の一方の主電極領域を画成するように形成された複数の凹部と、隣接する凹部の間に存在するチャネル領域に埋設された反対導電形のゲート領域と、前記凹部の各々の底部に形成された反対導電形のガード領域と、前記半導体基板の他方の表面に形成された他方の主電極領域と、前記一方の主電極領域、チャネル領域、ゲート領域およびガード領域を囲むように形成された複数の反対導電形のフィールドリミッティングリングとを具える静電誘導形半導体デバイスにおいて、前記反対導電形のフィールドリミッティングリングの各々を、前記エピタキシャル成長層から前記半導体基板の一方の表面まで達する凹部によって挟まれた一導電形のエピタキシャル成長層の下側に形成したことを特徴とするものである。
【００１７】
さらに、本発明は、一導電形の半導体基板と、その一方の表面に形成された一導電形のエピタキシャル成長層と、このエピタキシャル成長層の表面から前記半導体基板まで達するように延在し、前記エピタキシャル成長層によって複数の一方の主電極領域を画成するように形成された複数の凹部と、隣接する凹部の間に存在するチャネル領域に埋設された反対導電形のゲート領域と、前記凹部の各々の底部に形成された反対導電形のガード領域と、前記半導体基板の他方の表面に形成された他方の主電極領域と、前記一方の主電極領域、チャネル領域、ゲート領域およびガード領域を囲むように形成された複数の分離用リングと、これらの分離用リングの外側に形成され、前記一導電形の半導体基板および少なくとも前記エピタキシャル成長層に形成された反対導電形の領域によって構成された逆並列ダイオードと、この逆並列ダイオードの外側に形成された複数のフィールドリミッティングリングとを具える逆導通形の静電誘導形半導体デバイスにおいて、前記複数の分離用リングの各々を、前記エピタキシャル成長層から前記半導体基板の一方の表面まで達する凹部によって挟まれた一導電形のエピタキシャル成長層の下側に形成された反対導電形の領域で構成し、前記複数のフィールドリミッティングリングの各々を、前記エピタキシャル成長層から前記半導体基板の一方の表面まで達する凹部によって挟まれた一導電形のエピタキシャル成長層の下側に形成された反対導電形の領域で構成したことを特徴とするものである。
【００１８】
さらに、本発明による静電誘導形半導体デバイスの製造方法は、一導電形の半導体基板と、その一方の表面に形成された一導電形のエピタキシャル成長層と、このエピタキシャル成長層の表面から前記半導体基板まで達するように延在し、前記エピタキシャル成長層によって複数の一方の主電極領域を画成するように形成された複数の凹部と、隣接する凹部の間に存在するチャネル領域に埋設された反対導電形のゲート領域と、前記凹部の各々の底部に形成された反対導電形のガード領域と、前記半導体基板の他方の表面に形成された他方の主電極領域と、前記一方の主電極領域、チャネル領域、ゲート領域およびガード領域を囲むように形成された複数の反対導電形のフィールドリミッティングリングとを具え、これらフィールドリミッティングリングの各々を、前記エピタキシャル成長層の表面から前記半導体基板まで達する凹部によって挟まれた一導電形のエピタキシャル成長層の下側に形成した静電誘導形半導体デバイスを製造するに当たり、
前記一導電形の半導体基板の一方の表面から、前記ガード領域およびフィールドリミッティングリングを構成する反対導電形の領域を選択的に形成する工程と、
前記一導電形の半導体基板の一方の表面から、前記ゲート領域を構成する反対導電形の領域を選択的に形成する工程と、
この半導体基板の一方の表面に一導電形のエピタキシャル成長層を形成する工程と、
前記チャネル領域を画成するための凹部および前記フィールドリミッティングリングを画成するための凹部を、前記エピタキシャル成長層から前記半導体基板の一方の表面まで達するように形成する工程と、
前記チャネル領域を画成する凹部の底部に、前記ガード領域に対する電極を形成する工程と、
前記チャネル領域の上方に形成された一方の主電極領域および前記半導体基板の他方の表面に形成された他方の主電極領域に対する電極を形成する工程と、
を具えることを特徴とするものである。
【００１９】
また、本発明による逆導電形の静電誘導形半導体デバイスの製造方法は、一導電形の半導体基板と、その一方の表面に形成された一導電形のエピタキシャル成長層と、このエピタキシャル成長層の表面から前記半導体基板まで達するように延在し、前記エピタキシャル成長層によって複数の一方の主電極領域を画成するように形成された複数の凹部と、隣接する凹部の間に存在するチャネル領域に埋設された反対導電形のゲート領域と、前記凹部の各々の底部に形成された反対導電形のガード領域と、前記半導体基板の他方の表面に形成された他方の主電極領域と、前記一方の主電極領域、チャネル領域、ゲート領域およびガード領域を囲むように形成された複数の分離用リングと、これらの分離用リングの外側に形成され、前記一導電形の半導体基板、この半導体基板に埋設された反対導電形の領域および前記エピタキシャル成長層に形成された反対導電形の領域によって構成された逆並列ダイオードと、この逆並列ダイオードの外側に形成された複数のフィールドリミッティングリングとを具え、前記複数の分離用リングの各々を、前記エピタキシャル成長層から前記半導体基板の一方の表面まで達する凹部によって挟まれた一導電形のエピタキシャル成長層の下側に形成された反対導電形の領域で構成し、前記複数のフィールドリミッティングリングの各々を、前記エピタキシャル成長層から前記半導体基板の一方の表面まで達する凹部によって挟まれた一導電形のエピタキシャル成長層の下側に形成された反対導電形の領域で構成した逆導通形の静電誘導形半導体デバイスを製造するに当たり、
前記一導電形の半導体基板の一方の表面から、前記ガード領域、前記分離用リングを構成する反対導電形の領域および前記フィールドリミッティングリングを構成する反対導電形の領域を選択的に形成する工程と、
前記一導電形の半導体基板の一方の表面から、前記ゲート領域および前記逆並列ダイオードを構成する反対導電形の領域を選択的に形成する工程と、
前記半導体基板の一方の表面に一導電形のエピタキシャル成長層を形成する工程と、
前記チャネル領域を画成するための凹部、前記分離用リングを画成するための凹部および前記フィールドリミッティングリングを画成するための凹部を、前記エピタキシャル成長層から前記半導体基板の一方の表面まで達するように形成する工程と、
前記エピタキシャル成長層に、前記逆並列ダイオードを構成する反対導電形の表面領域を形成する工程と、
前記チャネル領域を画成する凹部の底部に、前記ガード領域に対する電極を形成する工程と、
前記チャネル領域の上方に形成された一方の主電極領域、前記半導体基板の他方の表面に形成された他方の主電極領域に対する電極および前記逆並列ダイオードの反対導電形の表面領域に対する電極を形成する工程と、
を具えることを特徴とするものである。
【００２０】
上述した本発明による静電誘導形半導体デバイスおよびその製造方法においては、前記フィールドリミッティングリング、場合によっては分離用リングを画成する凹部と、前記チャネルを画成する凹部との幅をほぼ同じ寸法に形成するのが好適である。このように構成すると、全ての凹部を形成するエッチング処理は均一に行なわれることになり、凹部の深さの変動を小さく抑えることができる。例えば、同一ウエファ内に、幅がほぼ４０〜６０μｍで、深さが１５μｍの複数のエッチング溝を同時に形成する場合、エッチング深さのばらつきは±１μｍ以内となることが確認されている。
【００２１】
さらに、本発明においては、前記反対導電形のガード領域と、前記反対導電形のフィールドリミッティングリング、場合によっては分離用リングとをほぼ同じ接合深さとすると共に、前記反対導電形のゲート領域の深さよりも深くするのが好適である。このように構成すると、デバイスのオフ時に、主電極間に電圧が印加されたとき、空乏層がガード領域や、フィールドリミッティングリングおよび分離用リングの下側に確実に拡がることになり、主接合部を中心とした電界の局部的な集中を緩和できるので、順方向耐圧を一層高くすることができる。
【００２２】
【発明の実施の形態】
図７〜９は、本発明による静電誘導形サイリスタの第１の実施例を製造する順次の工程を示す断面図である。図７に示す工程は、図３に示した従来の工程と同じであり、真性（ｉ）またはｎ−形のシリコン基板１１に、後にガード領域およびフィールドリミッティングリングとなるｐ＋形領域１２と、ゲート領域を構成するｐ＋形領域１３とを形成した後、ｎ形シリコンのエピタキシャル成長層１４を形成する。その後、エピタキシャル成長層１４の全面にｎ＋形拡散層１４’を公知の拡散法で形成する。
【００２３】
次に、図８に示すように、ガード領域およびフィールドリミッティングリングに対応する位置において、エピタキシャル成長層１４の表面からシリコン基板１１に達するように凹部１５Ａおよび１５Ｂをウエットエッチングによって形成する。本発明においては、従来のように複数のフィールドリミッティングリング全体をカバーするような巾の広い一つの凹部を形成するのではなく、これらのフィールドリミッティングリングの各々に対応するように巾の狭い凹部１５Ｂを形成する。この場合、これらの凹部１５Ｂの巾はガード領域と対応する凹部１５Ａの巾とほぼ等しくするのが好適である。この場合には、凹部１５Ａおよび１５Ｂの横断面形状はほぼ等しくなり、主電極間に順方向電圧が印加されたとき、空乏層の広がりが阻害されにくくなり、所望の順方向耐圧を得ることが容易となる。
【００２４】
上述したように凹部１５Ａおよび１５Ｂを形成することによって、活性領域においては、隣接する凹部１５Ａの間にチャネル１６およびｎ＋形カソード領域１７よりなるカソード側単位セグメントＳが形成されると共に、各凹部１５Ａの下側にはｐ＋形ガード領域１８が形成される。さらに、隣接する凹部１５Ｂの間には、ｐ＋形のフィールドリミッティングリング２０が形成される。
【００２５】
以後の工程は、上述した従来の工程とほぼ同じであり、図９に示すように、エピタキシャル成長層１４の表面および凹部１５Ａ、１５Ｂの内壁にシリコン酸化膜２１を形成し、このシリコン酸化膜に選択的に開口を形成してカソード電極２２、ゲート電極２３を形成する。さらに、シリコン基板１１の裏面には、ｎ形領域２４、ｎ＋形領域２５、ｐ＋形領域２６およびアノード電極２７を形成する。また、チップの端部には、チャネルストップリング２８が形成されており、これに接続された電極２９が形成されている。
【００２６】
図１０は、フィールドリミッティングリング領域部分の構成を拡大して示すものである。本発明では、各フィールドリミッティングリング２０は、凹部１５Ｂによって画成されているが、これらの凹部の巾は従来のものに比べて狭いので、凹部の内部にｎ形のエピタキシャル成長層１４が残存することはない。この場合、フィールドリミッティングリング２０の上部には、ｎ形のエピタキシャル成長層１４が残っているが、これはシリコン基板１１からは分離されているので、サイリスタをターンオフする際に生じる空乏層３０は、フィールドリミッティングリング２０を越えて延在することになり、十分高い順方向耐圧が得られる。順方向耐圧の設計値を２，０００ボルトとし、各部の寸法および特性をほぼ等しくした場合、図５に示す構造を有する従来の静電誘導形サイリスタの順方向耐圧は、図１１の曲線Ａで示すように１，２００ボルト程度と設計値よりも相当低いものであったが、図１０に示す本発明の静電誘導形サイリスタでは、曲線Ｂで示すように設計通りの２，０００ボルトの順方向耐圧が得られた。しかも従来の静電誘導形サイリスタでは、５００ボルトを越えた付近から漏れ電流が流れ始めたが、本発明では２，０００ボルト近傍まで漏れ電流が流れないことを確かめた。
【００２７】
図１２は、本発明による静電誘導形サイリスタの第２の実施例を示すものである。本例では、静電誘導形サイリスタと逆並列にダイオードを設けた逆導電形の静電誘導形サイリスタとして構成したものである。この逆導電形の静電誘導形サイリスタにおいては、チャネル１６が形成されている能動領域を囲むように複数のｐ＋形の分離用リング４１が形成され、さらにその外側にダイオードが形成されている。本例では、このダイオードはチャネル１６に埋設されているｐ＋形ゲート領域１６と同時に形成されたｐ＋形の埋設領域４２と、エピタキシャル成長層１４の表面に形成された複数のｐ＋形の表面領域４３と、これらの表面領域に接続されたアノード電極４４とを有している。このダイオードのアノード電極４４は、サイリスタのカソード電極２２と接続されている。
【００２８】
逆並列ダイオードの外側には、複数のｐ＋形のフィールドリミッティングリング２０を形成し、さらにその外側にチャネルリミットリング２８およびそれに接続された電極２９が形成されている。この電極２９はフローティング電位に保たれる。
【００２９】
本例においても、能動領域を囲む分離領域を構成する複数の分離用リング４１は、主デバイスの凹部１５Ａと同じ巾およびピッチで形成された凹部１５Ｃによって画成されているので、エッチング時、活性なエッチング種の供給と、エッチングを終えた不活性なエッチング液の残留とが均一となるため、全域に亘って均一にエッチングが進行する。このため、主電極間に順方向電圧が印加されたとき、空乏層の広がりを阻止する、凹部内分離用リング間におけるエピタキシャル成長層１４の残留が発生しにくい。したがって静電誘導形サイリスタのオフ時に、主電極間に電圧が印加されたとき、空乏層が分離用リング２０の下側を経てフィールドリミッティングリング２０の下側まで達するように形成され、順方向耐圧を基板設計通り十分に高くすることができる。本例においても、分離用リング４１を画成する凹部１５Ｃの横断面形状は、ガード領域１８を画成する凹部１５Ａおよびフィールドリミッティングリング２０を画成する凹部１５Ｂとほぼ等しくするのが好適である。
【００３０】
本発明は上述した実施例のみに限定されるものではなく、幾多の変更や変形が可能である。例えば、フィールドリミッティングリングや分離用リングの本数は、２本以上であれば任意に設定することができる。また、本発明は上述した実施例のように静電誘導形サイリスタや逆導通形の静電誘導形サイリスタに適用するのが特に好適であるが、静電誘導形トランジスタなどにも適用することもできる。
【００３１】
【発明の効果】
上述したように、本発明によれば、フィールドリミッティングリングや分離用リングを、巾の狭い凹部によって画成するようにしたので、凹部を形成する際のエッチングプロセスは均一に行なわれ、凹部内にエピタキシャル成長層が残存することはなくなるので、空乏層はフィールドリミッティングリングや分離用リングを越えて拡がることができ、オフ時の順方向耐圧を十分高くすることができ、信頼性を向上することができる。
【００３２】
また、フィールドリミッティングリングや分離用リングを画成する凹部の横断面形状を、チャネルを画成する凹部の横断面形状とほぼ等しくすることによって、平面的に見た凹部の分布を均一とすることができ、主デバイス部のゲート駆動による動作特性をさらに改善することができる。
【図面の簡単な説明】
【図１】  図１は、従来の静電誘導形サイリスタの製造工程を示す断面図である。
【図２】  図２は、その次の工程を示す断面図である。
【図３】  図３は、その次の工程を示す断面図である。
【図４】  図４は、その次の工程を示す断面図である。
【図５】  図５は、その次の工程を示す断面図である。
【図６】  図６は、従来の静電誘導形サイリスタのフィールドリミッティグ領域の構造を拡大して示す断面図である。
【図７】  図７は、本発明による静電誘導形サイリスタの製造工程を示す断面図である。
【図８】  図８は、次の工程を示す断面図である。
【図９】  図９は、次の工程を示す断面図である。
【図１０】  図１０は、本発明による静電誘導形サイリスタのフィールドリミッティングリング領域を拡大して示す断面図である。
【図１１】  図１１は、従来のサイリスタと本発明によるサイリスタとの順方向耐圧特性を示すグラフである。
【図１２】  図１２は、本発明による逆導通形の静電誘導形サイリスタの構造を示す断面図である。
【符号の説明】
１１  シリコン基板、  １２、１３  ｐ＋形領域、  １４  ｎ形エピタキシャル成長層、  １４’  ｎ＋形表面領域、  １５Ａ、１５Ｂ、１５Ｃ  凹部、  １６チャネル、  １７  カソード領域、  １８  ガード領域、  ２０  フィールドリミッティングリング、  ２１  シリコン酸化膜、  ２２  カソード電極、  ２３  ゲート電極、  ２６  アノード領域、  ２７  アノード電極、  ３０  空乏層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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