(57)【特許請求の範囲】
【請求項１】
電圧グリッチ(glitch)検出回路において、
基準データを貯蔵するための少なくとも一つのメモリセルを備えるモニタリングメモリアレイと、
前記モニタリングメモリアレイから出力された前記基準データを受信して、作動制御信号に応答して受信された基準データを増幅して、前記基準データに基づいてデータを出力するモニタリング感知増幅器と、
前記基準データを貯蔵するための少なくとも一つのラッチを備えるデータ貯蔵回路と、
前記モニタリング感知増幅器から出力された前記データと前記データ貯蔵回路から出力された前記基準データとを受信して比べて、比較結果に基づいて検出信号を出力するための比較回路と、を備えることを特徴とする電圧グリッチ検出回路。
【請求項２】
前記比較回路は、排他論理和回路であることを特徴とする請求項１に記載の電圧グリッチ検出回路。
【請求項３】
前記データ貯蔵回路の前記少なくとも一つのラッチは、クロック信号に応答して前記基準データをラッチすることを特徴とする請求項１に記載の電圧グリッチ検出回路。
【請求項４】
集積回路において、
基準データを貯蔵するための少なくとも一つのメモリセルを備えるモニタリングメモリアレイと、
前記モニタリングメモリアレイから出力された前記基準データを受信して、作動制御信号に応答して受信された基準データを増幅して、前記基準データに基づいてデータを出力するモニタリング感知増幅器と、
前記基準データを貯蔵するための少なくとも一つのラッチを備えるデータ貯蔵回路と、
前記モニタリング感知増幅器から出力された前記データと前記データ貯蔵回路から出力された前記基準データとを受信して比べて、比較結果に基づいて検出信号を出力するための比較回路と、
前記検出信号に応答してリセット信号を発生させるリセット信号発生器と、
前記リセット信号に応答してリセットされる構造を有するＣＰＵと、を備えることを特徴とする集積回路。
【請求項５】
前記少なくとも一つのメモリセルは、前記基準データを貯蔵するための少なくとも一つの非揮発性メモリセルを備えることを特徴とする請求項４に記載の集積回路。
【請求項６】
前記比較回路は、前記モニタリング感知増幅器から読出されたデータを受信する第1入力端子、前記データ貯蔵回路から読出された前記基準データを受信する第2入力端子、及び前記検出信号を出力するための出力端子を備える排他論理和回路であることを特徴とする請求項４に記載の集積回路。
【請求項７】
電圧グリッチ検出回路において、
第1電圧をラッチするための構造を有する第1貯蔵ユニットと、
第2電圧をラッチするための構造を有する第2貯蔵ユニットと、
前記ラッチされた第1電圧と第1基準電圧とを比べて第1比較結果を出力する第1比較回路と、
前記ラッチされた第2電圧と第2基準電圧とを比べて第2比較結果を出力する第2比較回路と、
前記第1比較結果と前記第2比較結果とを比べて、比較結果に基づいてリセット検出信号を出力する第3比較回路と、を備えることを特徴とする電圧グリッチ検出回路。
【請求項８】
前記ラッチされた第1電圧と前記ラッチされた第2電圧の各々は、外部電圧と接地電圧のうち何れか一つであることを特徴とする請求項７に記載の電圧グリッチ検出回路。
【請求項９】
前記第1基準電圧は内部電圧であり、前記第2基準電圧は接地電圧であることを特徴とする請求項７に記載の電圧グリッチ検出回路。
【請求項１０】
前記第1比較回路と前記第2比較回路は排他論理和回路であり、前記第3比較回路は論理和回路であることを特徴とする請求項７に記載の電圧グリッチ検出回路。
【請求項１１】
第1電圧をラッチするための構造を有する第1貯蔵ユニットと、
第2電圧をラッチするための構造を有する第2貯蔵ユニットと、
前記ラッチされた第1電圧と第1基準電圧とを比べて第1比較結果を出力する第1比較回路と、
前記ラッチされた第2電圧と第2基準電圧とを比べて第2比較結果を出力する第2比較回路と、
前記第1比較結果と前記第2比較結果とを比べて、比較結果に基づいてリセット検出信号を出力する第3比較回路と、
前記リセット検出信号に応答してリセット信号を発生させるリセット信号発生器と、
前記リセット信号に応答してリセットされる構造を有するＣＰＵと、を備えることを特徴とする集積回路。
【請求項１２】
結合電圧グリッチ検出回路において、
基準データを貯蔵するための少なくとも一つのメモリセルを備えるモニタリングメモリアレイと、前記モニタリングメモリアレイから出力された前記基準データを受信して、作動制御信号に応答して受信された基準データを増幅して、前記基準データに基づいてデータを出力するモニタリング感知増幅器と、前記基準データを貯蔵するための少なくとも一つのラッチを備えるデータ貯蔵回路と、前記モニタリング感知増幅器から出力された前記データと前記データ貯蔵回路から出力された前記基準データとを受信して比べて、比較結果に基づいて検出信号を出力するための比較回路を備える第1電圧グリッチ検出回路と、
第1電圧をラッチするための構造を有する第1貯蔵ユニットと、第2電圧をラッチするための構造を有する第2貯蔵ユニットと、前記ラッチされた第1電圧と第1基準電圧とを比べて第1比較結果を出力する第1比較回路と、前記ラッチされた第2電圧と第2基準電圧とを比べて第2比較結果を出力する第2比較回路と、前記第1比較結果と前記第2比較結果とを比べて、比較結果に基づいてリセット検出信号を出力する第3比較回路を備える第2電圧グリッチ検出回路と、を備え、
前記第3比較回路は、前記第1比較結果と前記第2比較結果と前記検出信号とをさらに比べて前記リセット検出信号を発生させることを特徴とする結合電圧グリッチ検出回路。
【請求項１３】
集積回路において、
基準データを貯蔵するための少なくとも一つのメモリセルを備えるモニタリングメモリアレイと、前記モニタリングメモリアレイから出力された前記基準データを受信して、作動制御信号に応答して受信された基準データを増幅して、前記基準データに基づいてデータを出力するモニタリング感知増幅器と、前記基準データを貯蔵するための少なくとも一つのラッチを備えるデータ貯蔵回路と、前記モニタリング感知増幅器から出力された前記データと前記データ貯蔵回路から出力された前記基準データとを受信して比べて、比較結果に基づいて検出信号を出力するための比較回路を備える第1電圧グリッチ検出回路と、
第1電圧をラッチするための構造を有する第1貯蔵ユニットと、第2電圧をラッチするための構造を有する第2貯蔵ユニットと、前記ラッチされた第1電圧と第1基準電圧とを比べて第1比較結果を出力する第1比較回路と、前記ラッチされた第2電圧と第2基準電圧とを比べて第2比較結果を出力する第2比較回路と、前記第1比較結果と前記第2比較結果とを比べて、比較結果に基づいてリセット検出信号を出力する第3比較回路を備える第2電圧グリッチ検出回路と、を備え、
前記第3比較回路は、前記第1比較結果と前記第2比較結果と前記検出信号とをさらに比べて前記リセット検出信号を発生させ、
前記リセット検出信号に応答してリセット信号を発生させるリセット信号発生器と、
前記リセット信号に応答してリセットされる構造を有するＣＰＵと、を備えることを特徴とする集積回路。
【請求項１４】
集積回路の作動を制御する方法において、
第1ソースから第1基準データを受信する段階と、
第2ソースから第2基準データを受信する段階と、
前記第1基準データと前記第2基準データとを比べる段階と、
前記比較結果に基づいて前記集積回路をリセットさせるか否かを指示する検出信号を発生させる段階と、を備えることを特徴とする集積回路の作動を制御する方法。
【請求項１５】
前記比較結果、前記第1基準データと前記第2基準データとが同じではない場合、前記検出信号は前記集積回路をリセットさせることを指示して、
前記比較結果、前記第1基準データと前記第2基準データとが同じ場合、前記検出信号は前記集積回路をリセットさせることを指示しないことを特徴とする請求項１４に記載の集積回路の作動を制御する方法。
【請求項１６】
前記第1ソースはモニタリングメモリアレイであり、前記第2ソースはデータ貯蔵回路であることを特徴とする請求項１４に記載の集積回路の作動を制御する方法。
【請求項１７】
集積回路の作動を制御する方法において、
第1電圧と第2電圧とをラッチする段階と、
前記ラッチされた第1電圧と第1基準電圧とを比べて第1比較結果を出力する段階と、
前記ラッチされた第2電圧と第2基準電圧とを比べて第2比較結果を出力する段階と、
前記第1比較結果と前記第2比較結果とを比べて第3比較結果としてリセット検出信号を出力する段階と、を備えることを特徴とする集積回路の作動を制御する方法。
【請求項１８】
前記ラッチされた第1電圧と前記ラーチされた第2電圧の各々は、外部電圧と接地電圧のうち何れか一つであることを特徴とする請求項１７に記載の集積回路の作動を制御する方法。
【請求項１９】
前記第1基準電圧は内部電圧であり、前記第2基準電圧は接地電圧であることを特徴とする請求項１７に記載の集積回路の作動を制御する方法。
【請求項２０】
前記第1比較結果と前記第2比較結果は排他論理和演算に基づき、前記第3比較結果は論理和演算に基づくことを特徴とする請求項１７に記載の集積回路の作動を制御する方法。
【請求項２１】
前記集積回路の作動を制御する方法は、
第1ソースから第1基準データを受信する段階と、
第2ソースから第2基準データを受信する段階と、
前記第1基準データと前記第2基準データとを比べる段階と、
前記比較結果に基づいて前記集積回路をリセットさせるか否かを指示する検出信号を発生させる段階と、をさらに備え、
前記第3比較結果は、前記リセット検出信号を発生させるために前記第1比較結果及び前記第2比較結果と前記検出信号を比べることを特徴とする請求項１７に記載の集積回路の作動を制御する方法。
【請求項２２】
請求項１に記載の電圧グリッチ検出回路を含む集積回路の作動を制御する方法。
【請求項２３】
請求項７に記載の電圧グリッチ検出回路を含む集積回路の作動を制御する方法。
【請求項２４】
複数のメモリセルを有するメモリアレイと、
読出動作において前記複数のメモリセルにおける一つのメモリセルに貯蔵されたデータを読み取るように構成された感知増幅器と、
基準データを貯蔵するように構成された第１データ貯蔵回路と、
前記読出動作において前記第１データ貯蔵回路に貯蔵された前記基準データを読み取るように構成されたモニタリング感知増幅器と、
前記基準データを貯蔵するように構成された第２データ貯蔵回路と、
前記モニタリング感知増幅器から出力された前記データと前記第２データ貯蔵回路から出力された前記基準データとを受信して比べて、比較結果に基づいて検出信号を出力するように構成された比較回路と、
前記検出信号に応答してリセット信号を発生させるように構成されたリセット信号発生器と、
前記リセット信号に応答してリセットされるように構成されたＣＰＵと、を備えることを特徴とする集積回路カード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、より詳細には、集積回路から発生されうる電圧グリッチ(glitch)を検出するための電圧グリッチ検出回路、前記電圧グリッチ検出回路を備える集積回路、及び前記集積回路の作動を制御する方法に関する。
【背景技術】
【０００２】
集積回路カード(IC card)は、スマートカード(smart card)とも呼ばれ、クレジットカード大きさのプラスチックカードに半導体チップまたは集積回路が付着した形態で、既存のマグネチックストリップカード(magnetic stripe card)に比べて安全性が高くて、貯蔵されたデータの消される心配がなく、かつデータに対する保安性が高い。
【０００３】
集積回路カード内部に貯蔵されたデータは安全に保管されなければならず、前記データが外部に流出される場合には、ユーザーやシステム(system)運用者にも大きな危険となる。特に、攻撃者が集積回路カード内部に貯蔵されたデータを見つけ出すために直接的に集積回路カード内部の信号をモニタリング(monitoring)する場合、致命的にデータが損失される。
【０００４】
したがって、集積回路カードは、非正常的な条件(例えば、非正常的な電圧、周波数、温度、グリッチ、または光露出など)を検出するための対応される検出器を備え、前記対応される検出器の中から少なくとも何れか一つの検出器が前記非正常的な条件を検出して、その検出結果として検出信号を出力する場合、前記集積回路カードに内蔵したＣＰＵを含めたすべての回路は、前記検出信号に応答してリセットさせる。したがって、集積回路カードは、外部攻撃によるデータの流出や破壊、変造などからデータを保護しうる。
【０００５】
図１は、電源攻撃を防止するためのキャパシタを備える感知増幅器を備える集積回路を表す。図１を参照すれば、集積回路１０は、メモリアレイ１２、ローデコーダ１４、コラムデコーダ１６、感知増幅器１８、出力バッファー２０、及びキャパシタ２２を備える。
【０００６】
前記メモリアレイ１２は、多数の非揮発性メモリセル、例えばEEPROMセル、またはフラッシュメモリセルを備える。前記ローデコーダ１４と前記コラムデコーダ１６は、制御回路(図示せず)から出力されたローアドレス(row address;XADD)とコラムアドレス(column address;YADD)に基づいて所定のデータを書き込むまたは所定のデータを読出す前記メモリアレイ１２の領域を指定する。
【０００７】
前記感知増幅器１８は、前記メモリアレイ１２から出力された電圧を増幅して、ローデコーダ１４とコラムデコーダ１６によって指定された領域に貯蔵されたデータ(0または1)によってローレベル(low level;または'0')またはハイレベル(high level;または'1')に設定されたデータを出力する。前記出力バッファー２０は、前記感知増幅器１８から出力されたデータをラッチして、安定したデータを出力する。
【０００８】
前記キャパシタ２２は、内部電源(VDD)の不安定またはメモリセルアレイ１２のデータを不正に見つけ出すための電源攻撃(power attack)を防止するために、感知増幅器１８の内部電源(VDD)と接地電圧(VSS)との間に接続される。しかし、前記キャパシタ２２が保護しうる限界を超える電源攻撃が攻撃者によって試みされる場合、例えば内部電源(VDD)に意図的なグリッチが発生する場合、前記感知増幅器１８は、メモリアレイ１２に貯蔵されたデータをまともに読出すことができない。すなわち、前記感知増幅器１８で読出失敗(read fail)が発生する問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が果たしようとする技術的課題は、集積回路から発生しうる電圧グリッチを検出するための電圧グリッチ検出回路、前記電圧グリッチ検出回路を備える集積回路、及び前記集積回路の作動を制御する方法を提供することである。
【課題を解決するための手段】
【００１０】
前記技術的課題を果たすための電圧グリッチ検出回路は、基準データを貯蔵するための少なくとも一つのメモリセルを備えるモニタリングメモリアレイと、前記モニタリングメモリアレイから出力された前記基準データを受信して、作動制御信号に応答して受信された基準データを増幅して、前記基準データに基づいてデータを出力するモニタリング感知増幅器と、前記基準データを貯蔵するための少なくとも一つのラッチを備えるデータ貯蔵回路と、前記モニタリング感知増幅器から出力された前記データと前記データ貯蔵回路から出力された前記基準データとを受信して比べて、比較結果に基づいて検出信号を出力するための比較回路と、を備える。
【００１１】
前記比較回路は、排他論理和回路であることが望ましい。前記データ貯蔵回路の前記少なくとも一つのラッチは、クロック信号に応答して前記基準データをラッチする。
【００１２】
前記技術的課題を果たすための集積回路は、基準データを貯蔵するための少なくとも一つのメモリセルを備えるモニタリングメモリアレイと、前記モニタリングメモリアレイから出力された前記基準データを受信して、作動制御信号に応答して受信された基準データを増幅して、前記基準データに基づいてデータを出力するモニタリング感知増幅器と、前記基準データを貯蔵するための少なくとも一つのラッチを備えるデータ貯蔵回路と、前記モニタリング感知増幅器から出力された前記データと前記データ貯蔵回路から出力された前記基準データとを受信して比べて、比較結果に基づいて検出信号を出力するための比較回路と、前記検出信号に応答してリセット信号を発生させるリセット信号発生器と、前記リセット信号に応答してリセットされる構造を有するＣＰＵと、を備える。
【００１３】
前記少なくとも一つのメモリセルは、前記基準データを貯蔵するための少なくとも一つの非揮発性メモリセルを備える。前記比較回路は、前記モニタリング感知増幅器から読出されたデータを受信する第1入力端子、前記データ貯蔵回路から読出された前記基準データを受信する第2入力端子、及び前記検出信号を出力するための出力端子を備える排他論理和回路である。
【００１４】
前記技術的課題を果たすための電圧グリッチ検出回路は、第1電圧をラッチするための構造を有する第1貯蔵ユニットと、第2電圧をラッチするための構造を有する第2貯蔵ユニットと、前記ラーチされた第1電圧と第1基準電圧とを比べて第1比較結果を出力する第1比較回路と、前記ラッチされた第2電圧と第2基準電圧とを比べて第2比較結果を出力する第2比較回路と、前記第1比較結果と前記第2比較結果とを比べて、比較結果に基づいてリセット検出信号を出力する第3比較回路と、を備える。
【００１５】
前記ラッチされた第1電圧と前記ラッチされた第2電圧の各々は、外部電圧と接地電圧のうち何れか一つである。前記第1基準電圧は内部電圧であり、前記第2基準電圧は接地電圧である。前記第1比較回路と前記第2比較回路は排他論理和回路であり、前記第3比較回路は論理和回路である。
【００１６】
前記技術的課題を果たすための集積回路は、第1電圧をラッチするための構造を有する第1貯蔵ユニットと、第2電圧をラッチするための構造を有する第2貯蔵ユニットと、前記ラッチされた第1電圧と第1基準電圧とを比べて第1比較結果を出力する第1比較回路と、前記ラッチされた第2電圧と第2基準電圧とを比べて第2比較結果を出力する第2比較回路と、前記第1比較結果と前記第2比較結果とを比べて、比較結果に基づいてリセット検出信号を出力する第3比較回路と、前記リセット検出信号に応答してリセット信号を発生させるリセット信号発生器と、前記リセット信号に応答してリセットされる構造を有するＣＰＵと、を備える。
【００１７】
前記技術的課題を果たすための結合電圧グリッチ検出回路は、基準データを貯蔵するための少なくとも一つのメモリセルを備えるモニタリングメモリアレイと、前記モニタリングメモリアレイから出力された前記基準データを受信して、作動制御信号に応答して受信された基準データを増幅して、前記基準データに基づいてデータを出力するモニタリング感知増幅器と、前記基準データを貯蔵するための少なくとも一つのラッチを備えるデータ貯蔵回路と、前記モニタリング感知増幅器から出力された前記データと前記データ貯蔵回路から出力された前記基準データとを受信して比べて、比較結果に基づいて検出信号を出力するための比較回路を備える第1電圧グリッチ検出回路と、第1電圧をラッチするための構造を有する第1貯蔵ユニットと、第2電圧をラッチするための構造を有する第2貯蔵ユニットと、前記ラッチされた第1電圧と第1基準電圧とを比べて第1比較結果を出力する第1比較回路と、前記ラッチされた第2電圧と第2基準電圧とを比べて第2比較結果を出力する第2比較回路と、前記第1比較結果と前記第2比較結果とを比べて、比較結果に基づいてリセット検出信号を出力する第3比較回路を備える第2電圧グリッチ検出回路と、を備え、前記第3比較回路は、前記第1比較結果と前記第2比較結果と前記検出信号とをさらに比べて前記リセット検出信号を発生させる。
【００１８】
前記技術的課題を果たすための集積回路は、基準データを貯蔵するための少なくとも一つのメモリセルを備えるモニタリングメモリアレイと、前記モニタリングメモリアレイから出力された前記基準データを受信して、作動制御信号に応答して受信された基準データを増幅して、前記基準データに基づいてデータを出力するモニタリング感知増幅器と、前記基準データを貯蔵するための少なくとも一つのラッチを備えるデータ貯蔵回路と、前記モニタリング感知増幅器から出力された前記データと前記データ貯蔵回路から出力された前記基準データとを受信して比べて、比較結果に基づいて検出信号を出力するための比較回路を備える第1電圧グリッチ検出回路と、第1電圧をラッチするための構造を有する第1貯蔵ユニットと、第2電圧をラッチするための構造を有する第2貯蔵ユニットと、前記ラッチされた第1電圧と第1基準電圧とを比べて第1比較結果を出力する第1比較回路と、前記ラッチされた第2電圧と第2基準電圧とを比べて第2比較結果を出力する第2比較回路と、前記第1比較結果と前記第2比較結果とを比べて、比較結果に基づいてリセット検出信号を出力する第3比較回路を備える第2電圧グリッチ検出回路と、を備え、前記第3比較回路は、前記第1比較結果と前記第2比較結果と前記検出信号とをさらに比べて前記リセット検出信号を発生させ、前記リセット検出信号に応答してリセット信号を発生させるリセット信号発生器と、前記リセット信号に応答してリセットされる構造を有するＣＰＵと、を備える。
【００１９】
前記技術的課題を果たすための集積回路の作動を制御する方法は、第1ソースから第1基準データを受信する段階と、第2ソースから第2基準データを受信する段階と、前記第1基準データと前記第2基準データとを比べる段階と、前記比較結果に基づいて前記集積回路をリセットさせるか否かを指示する検出信号を発生させる段階と、を備える。
【００２０】
前記比較結果、前記第1基準データと前記第2基準データとが同じではない場合、前記検出信号は前記集積回路をリセットさせることを指示して、前記比較結果、前記第1基準データと前記第2基準データとが同じ場合、前記検出信号は前記集積回路をリセットさせることを指示しない。前記第1ソースはモニタリングメモリアレイであり、前記第2ソースはデータ貯蔵回路である。
【００２１】
前記技術的課題を果たすための集積回路の作動を制御する方法は、第1電圧と第2電圧をラッチする段階と、前記ラッチされた第1電圧と第1基準電圧とを比べて第1比較結果を出力する段階と、前記ラッチされた第2電圧と第2基準電圧とを比べて第2比較結果を出力する段階と、前記第1比較結果と前記第2比較結果とを比べて第3比較結果としてリセット検出信号と、を出力する。前記ラッチされた第1電圧と前記ラッチされた第2電圧の各々は、外部電圧と接地電圧のうち何れか一つである。前記第1基準電圧は内部電圧であり、前記第2基準電圧は接地電圧である。前記第1比較結果と前記第2比較結果は、排他論理和演算に基づき、前記第3比較結果は論理和演算に基づく。
【００２２】
前記集積回路の作動を制御する方法は、第1ソースから第1基準データを受信する段階と、第2ソースから第2基準データを受信する段階と、前記第1基準データと前記第2基準データとを比べる段階と、前記比較結果に基づいて前記集積回路をリセットさせるか否かを指示する検出信号を発生させる段階と、をさらに備え、前記第3比較結果は、前記リセット検出信号を発生させるために前記第1比較結果及び前記第2比較結果と前記検出信号を比べる。
【発明の効果】
【００２３】
本発明による電圧グリッチ検出回路は、モニタリング感知増幅器を用いて感知増幅器に供給される不安定なまたは非正常的な内部電圧を容易にモニタリングできる利点がある。
【００２４】
本発明による電圧グリッチ検出回路は、外部電圧を作動電圧にするラッチのデータレベルと内部電圧とを比べて、その比較結果によって前記外部電圧の非正常の有無を容易に検出できる利点がある。
【００２５】
ＣＰＵと本発明による電圧グリッチ検出回路を備える集積回路は、前記集積回路に供給される非正常的な内部電圧または非正常的な外部電圧を検出して、検出結果に基づいて前記ＣＰＵをリセットさせうるので、前記集積回路に貯蔵されたデータの保安性が増加する利点がある。
【発明を実施するための最良の形態】
【００２６】
本発明と本発明の作動上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に提示された同一な参照符号は、同一な部材を表す。
【００２７】
図２は、本発明の第1実施形態による電圧グリッチ検出回路を備える集積回路を表す。図２を参照すれば、前記集積回路１００は、メモリアレイ１２、ローデコーダ１４、コラムデコーダ１６、感知増幅器１８、出力バッファー２０、電圧グリッチ検出回路１１０、リセット信号発生器１３０、及びＣＰＵ１５０(central processing unit)を備える。本発明による集積回路１００は、スマートカードまたは集積回路カードに装着されうる。
【００２８】
電圧グリッチ検出回路１１０は、モニタリング感知増幅器１１３が読出したデジタルデータと基準データ貯蔵回路１１５に貯蔵されているデジタルデータ(digital data)とを比べて、その比較結果に基づいて感知増幅器１８と前記モニタリング感知増幅器１１３に供給される内部電圧(VDD)から発生するグリッチを検出する。
【００２９】
前記電圧グリッチ検出回路１１０は、モニタリングメモリアレイ１１１(または第1ソース)、モニタリング感知増幅器１１３、基準データ貯蔵回路１１５(または第2ソース)、及び比較回路１１７を備える。前記モニタリングメモリアレイ１１１は少なくとも一つのメモリセルを備え、前記少なくとも一つのメモリセルの電気的特性は、メモリアレイ１２を構成する多数のメモリセル各々の電気的特性と等しいことが望ましい。そして、前記少なくとも一つのメモリセルは、EEPROMセルまたはフラッシュメモリセルのような非揮発性メモリセルとして具現される。
【００３０】
また、前記モニタリングメモリアレイ１１１は、データ貯蔵回路であって、メモリアレイ１２を構成する各メモリセルに流れる電流をモデリングした素子、例えば抵抗として具現されうる。
【００３１】
前記モニタリング感知増幅器１１３は、感知増幅器１８の読出作動をモニタリングするための増幅器であって、前記感知増幅器１８の特性と実質的に同じ特性を有する。また、前記モニタリング感知増幅器１１３は、前記感知増幅器１８がメモリアレイ１２からデータを読出すタイミング(timing)と同じタイミングで前記モニタリングメモリアレイ１１１に貯蔵されたデータを感知増幅する。内部電圧(VDD)は、前記感知増幅器１８と前記モニタリング感知増幅器１１３に供給される。
【００３２】
前記基準データ貯蔵回路１１５は、レジスターとして具現されることができ、少なくとも一つのラッチ(あるい-は、Dフリップ-フロップ(flip-flop)として具現される。前記基準データ貯蔵回路１１５は、クロック信号(CLK)に応答して基準デジタルデータを貯蔵する。
【００３３】
前記比較回路１１７は、前記モニタリング感知増幅器１１３から出力されたローレベルに設定されるか、またはハイレベルに設定されたデータと前記基準データ貯蔵回路１１５から出力されたデータを受信して、これらを比べて、その比較結果による検出信号(DET)を出力する。前記比較回路１１７は、モニタリング感知増幅器１１３の出力端子に接続された第1入力端子、前記基準データ貯蔵回路１１５の出力端に接続された第2入力端子、及び検出信号(DET)を出力する出力端子を備える排他論理和回路１１９として具現されうるが、これに限定されるものではない。
【００３４】
前記リセット信号発生器１３０は、前記比較回路１１７から出力された検出信号(DET)に応答してリセット信号(RST)を発生させる。集積回路１００の作動を制御する前記ＣＰＵ１５０は、リセット信号(RST)に応答してリセットされる。
【００３５】
図３は、本発明の第1実施形態による電圧グリッチ検出回路を備える集積回路の作動を表すフローチャートである。図２と図３を参照して、本発明による集積回路の作動を説明すれば、次のようである。
【００３６】
集積回路１００に所定の電源が印加されれば、多数のラッチに具現された前記基準データ貯蔵回路１１５は、クロック信号(CLK)に応答して初期化される。すなわち、前記基準データ貯蔵回路１１５は、前記クロック信号(CLK)に応答して基準データ(例えば、01001100)を貯蔵する。前記モニタリングメモリアレイ１１１には、前記基準データ貯蔵回路１１５に貯蔵された基準データ(例えば、01001100)と同じデータ(例えば、01001100)が貯蔵されていると仮定する。
【００３７】
読出作動の度に、感知増幅器１８は、作動制御信号(OCS)に応答して、ローアドレス(XADD)とコラムアドレス(YADD)に基づいてローデコーダ１４とコラムデコーダ１６によって指定されたメモリアレイ１２の領域に貯蔵されたデータ(0または1)を感知して、増幅して、前記領域に貯蔵されたデータ(0または1)によってローレベルまたはハイレベルに設定されたデータを出力する。前記読出作動の度に、前記モニタリング感知増幅器１１３は、作動制御信号(OCS)に応答して、モニタリングメモリアレイ１１１に貯蔵されたデータ(例えば、01001100)を感知して、増幅して、ローレベルまたはハイレベルに設定されたデータを出力する(S110)。そして、比較回路１１７は、前記モニタリング感知増幅器１１３から出力されたデータ(例えば、01001100)と基準データ貯蔵回路１１５に貯蔵されたデータ(例えば、01001100)とを受信して、これらを比べて(S120)、その比較結果による感知信号(DET)を出力する。
【００３８】
前記モニタリング感知増幅器１１３に供給される内部電圧(VDD)にグリッチが発生するか、または雑音などによって前記内部電圧(VDD)が安定的ではない場合、前記モニタリング感知増幅器１１３は、モニタリングメモリアレイ１１１に貯蔵されたデータ(例えば、01001100)を正確に増幅できない。したがって、前記モニタリング感知増幅器１１３が前記モニタリングメモリアレイ１１１から読出したデータが11001100である場合、比較回路１１７は、ハイレベル(または1)を有する検出信号(DET)を出力する(S140)。すなわち、前記モニタリング感知増幅器１１３では読出失敗が発生する。
【００３９】
リセット信号発生器１３０は、ハイレベルを有する検出信号(DET)に応答してハイレベルを有するリセット信号(RST)を発生させる。したがって、ＣＰＵ１５０は、ハイレベルを有するリセット信号(RST)に応答してリセットされるので、前記ＣＰＵ１５０は、これ以上メモリアレイ１２をアクセスできない(S150)。したがって、メモリアレイ１２に貯蔵されたデータは攻撃者から安全に保護される。しかし、前記モニタリング感知増幅器１１３に供給される内部電圧(VDD)にグリッチが発生されないか、または雑音などに関わらず、前記内部電圧(VDD)が安定的である場合、前記モニタリング感知増幅器１１３は、前記モニタリングメモリアレイ１１１から01001100であるデータを読出できるので、比較回路１１７はローレベル(または0)を有する検出信号(DET)を出力する。
【００４０】
この際、リセット信号発生器１３０は、ローレベルを有する検出信号(DET)に応答してローレベルを有するリセット信号(RST)を発生させる。したがって、ＣＰＵ１５０は、ローレベルを有するリセット信号(RST)に応答して正常的にメモリアレイ１２をアクセスできる(S130)。すなわち、感知増幅器１８は、ＣＰＵ１５０の制御下で正常的な読出作動を遂行する。
【００４１】
攻撃者が集積回路１００に供給される外部電圧を非正常の状態にする場合、前記外部電圧に連関された内部電圧(VDD)も非正常の状態になる。すなわち、前記モニタリング感知増幅器１１３に供給される内部電圧(VDD)の不安定によって前記モニタリング感知増幅器１１３から読出失敗が発生する場合、前記モニタリング感知増幅器１１３の特性と等しい特性を有する感知増幅器１８に供給される内部電圧(VDD)も不安定になる。
【００４２】
図４は、本発明の第2実施形態による電圧グリッチ検出回路を備える集積回路を表す。図２と図４を参照すれば、図４に示した集積回路２００の構造と作動は、電圧グリッチ検出回路２１０を除き、図２に示した集積回路１００の構造と作動と等しい。
【００４３】
前記電圧グリッチ検出回路２１０は、外部電圧(または第1電圧;VCC)に作動するラッチ(あるい-は、Dフリップ-フロップ)２１１と２１７から出力されたデータと内部電圧(または第1基準電圧;VDD)とを比べて、比較結果による検出信号(DET)を発生させる。すなわち、前記検出信号(DET)のレベルは、外部電圧(VCC)の安定性を判断する基準になる。
【００４４】
前記電圧グリッチ検出回路２１０は、第1ラッチ(あるい-は、Dフリップ-フロップ)２１１、第1比較回路２１３、第2ラッチ(あるい-は、Dフリップ-フロップ)217、第2比較回路２１９、及び論理和回路２２３を備える。
【００４５】
前記第1ラッチ(あるい-は、Dフリップ-フロップ)２１１は、外部電圧(VCC)が正常的なレベルを有する場合、クロック信号(CLK)に応答して前記外部電圧(VCC)のレベルを有する信号(またはデータ)をラッチする。しかし、外部電圧(VCC)がグリッチまたは雑音などによって非正常的なレベル(例えば、瞬間的に接地電圧(または第2電圧;VSS))を有する場合、第1ラッチ２１１は、ローレベル(または"0")を有するデータをラッチできる。
【００４６】
前記第1比較回路２１３は、第1ラッチ２１１の出力信号と内部電圧(VDD)とを受信して、これらを比べて、比較結果による検出信号(または比較信号;DET1)を出力する。前記第1比較回路２１３は、前記内部電圧(VDD)を受信する第1入力端子、前記第1ラッチ２１１の出力信号をラッチする第2入力端子、及び前記検出信号(DET1)を出力する出力端子を備える排他論理和回路２１５として具現されうるが、これに限定されるものではない。例えば、前記第1比較回路２１３は、外部電圧(VCC)が正常的なレベルを有する場合、ローレベルを有する検出信号(DET1)を出力するが、前記外部電圧(VCC)が非正常的なレベルを有する場合、ハイレベルを有する検出信号(DET1)を出力する。
【００４７】
前記第2ラッチ(あるい-は、Dフリップ-フロップ)２１７は、外部電圧(VCC)が正常的なレベルを有する場合、クロック信号(CLK)に応答して接地電圧(VSS)のレベルを有する信号(またはデータ)をラッチする。しかし、外部電圧(VCC)がグリッチまたは雑音などによって非正常的なレベル(例えば、瞬間的に接地電圧(VSS))を有する場合、第2ラッチ(あるいは、Dフリップ-フロップ)２１７はハイレベル(または"1")を有するデータをラッチできる。前記第2比較回路２１９は、第2ラッチ２１１の出力信号と接地電圧(VSS)とを受信して、これらを比べて、比較結果による検出信号(または比較信号;DET2)を出力する。前記第2比較回路２１９は、排他論理和回路２２１として具現されうるが、これに限定されるものではない。
【００４８】
例えば、前記第2比較回路２１９は、外部電圧(VCC)が正常的なレベルを有する場合、ローレベルを有する検出信号(DET2)を出力するが、前記外部電圧(VCC)が非正常的なレベルを有する場合、ハイレベルを有する検出信号(DET2)を出力する。
【００４９】
前記論理和回路２２３は、第1比較回路２１３と第2比較回路２１９の出力信号(DET1とDET2)とを受信して、これらを論理和して、その結果による検出信号(DET)を出力する。前記論理和回路２２３は、外部電圧(VCC)が正常的なレベルを有する場合、ローレベルを有する検出信号(DET)を出力するが、前記外部電圧(VCC)が非正常的なレベルを有する場合、ハイレベルを有する検出信号(DET)を出力する。
【００５０】
図５は、本発明の第2実施形態による電圧グリッチ検出回路を備える集積回路の作動を表すフローチャートである。図４と図５を参照して、本発明による集積回路の作動を説明すれば、次のようである。
【００５１】
対応するラッチ(あるい-は、Dフリップ-フロップ)２１１と２１７は、クロック信号(CLK)に応答して外部電圧(VCC)のレベルを有するデータまたは接地電圧(VSS)のレベルを有するデータをラッチする(S210)。対応するラッチ(あるい-は、Dフリップ-フロップ)２１１と２１７は、外部電圧(VCC)が正常的なレベルを有する場合、対応する入力信号(VSSまたはVSS)のレベルを有するデータをラッチするが、前記外部電圧(VCC)がグリッチまたは雑音などによって非正常的なレベルを有する場合、前記対応するラッチ(あるい-は、Dフリップ-フロップ)２１１と２１７は、前記入力信号(VCCまたはVSS)のレベルと異なるレベル(VSSまたはVCC)を有するデータをラッチする。
【００５２】
対応する比較回路２１３と２１９は、内部電圧(VDDまたはVSS)のレベルと対応するラッチ(あるい-は、Dフリップ-フロップ)２１１と２１７によってラッチされたデータのレベルを比べて、その比較結果による対応する検出信号(DETとDET2)を出力する(S220)。外部電圧(VCC)が正常的なレベルを有する場合、対応する比較回路２１３と２１９は、ローレベルを有する対応する検出信号(DETとDET2)を出力するので、電圧グリッチ検出回路２１０は、ローレベルを有する検出信号(DET)を出力する。
【００５３】
リセット信号発生器１３０は、ローレベルを有する検出信号(DET)に応答してローレベルを有するリセット信号(RST)を発生させる。したがって、ＣＰＵ１５０は、ローレベルを有するリセット信号(RST)に応答して正常的にメモリアレイ１２をアクセスできる(S230)。
【００５４】
しかし、グリッチまたは雑音などによって前記外部電圧(VCC)が非正常的なレベルを有する場合、比較回路２１３と２１９中から少なくとも一つはハイレベルを有する検出信号(DET1及び/またはDET2)を出力するので、電圧グリッチ検出回路２１０はハイレベルを有する検出信号(DET)を出力する。リセット信号発生器１３０は、ハイレベルを有する検出信号(DET)に応答してハイレベルを有するリセット信号(RST)を発生させる(S240)。したがって、ＣＰＵ１５０は、ハイレベルを有するリセット信号(RST)に応答してリセットされるので、前記ＣＰＵ１５０は、これ以上メモリアレイ１２をアクセスできない(S250)。
【００５５】
図６は、本発明の第3実施形態による電圧グリッチ検出回路を表す。図６を参照すれば、電圧グリッチ検出回路３１０は、モニタリングメモリアレイ１１１、モニタリング感知増幅器１１３、基準データ貯蔵回路１１５、比較回路１１７、第1ラッチ(あるい-は、Dフリップ-フロップ)２１１、第1比較回路２１３、第2ラッチ(あるい-は、Dフリップ-フロップ)２１７、第2比較回路２１９、及び論理和回路３１１を備える。
【００５６】
前記電圧グリッチ検出回路３１０は、図２と図３を参照して詳しく説明したように、感知増幅器１８に供給される非正常的な内部電圧(VDD)による感知増幅器１８の読出作動をモニタリングして検出信号(DET1)を出力するか、または、図４と図５を参照して詳しく説明したように、対応するラッチ(あるい-は、Dフリップ-フロップ)２１１と２１７に供給される非正常的な外部電圧(VCC)の変動をモニタリングして対応する検出信号(DETとDET3)を出力して、非正常的な外部電圧(VCC)の変動と非正常的な内部電圧(VDD)の変動の中から少なくとも一つを検出して、その検出結果(DET)を出力する。
【００５７】
図７は、本発明の第3実施形態による電圧グリッチ検出回路を備える集積回路を表す。図７に示した集積回路３００は、メモリアレイ１２、ローデコーダ１４、コラムデコーダ１６、感知増幅器１８、出力バッファー２０、電圧グリッチ検出回路３１０、リセット信号発生器１３０、及びＣＰＵ１５０を備える。
【００５８】
前記電圧グリッチ検出回路３１０が非正常の作動条件、例えば非正常的な内部電圧(VDD)または非正常的な外部電圧(VCC)を検出した結果としてハイレベルを有する検出信号(DET)を出力する場合、リセット信号発生器１３０は、ハイレベルを有するリセット信号(RST)をＣＰＵ１３０に出力する。集積回路３００の作動を制御する前記ＣＰＵ１３０は、ハイレベルを有するリセット信号(RST)に応答してリセットされる。
【００５９】
本発明は、図面に示した一実施形態を参考に説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。
【産業上の利用可能性】
【００６０】
本発明は、集積回路カードまたはスマートカード関連の技術分野に適用されうる。
【図面の簡単な説明】
【００６１】
本発明の詳細な説明で引用される図面をより十分に理解するために、各図面の詳細な説明が提供される。
【図１】電源攻撃を防止するためのキャパシタを備える感知増幅器を備える集積回路を表す。
【図２】本発明の第1実施形態による電圧グリッチ検出回路を備える集積回路を表す。
【図３】本発明の第1実施形態による電圧グリッチ検出回路を備える集積回路の作動を表すフローチャートである。
【図４】本発明の第2実施形態による電圧グリッチ検出回路を備える集積回路を表す。
【図５】本発明の第2実施形態による電圧グリッチ検出回路を備える集積回路の作動を表すフローチャートである。
【図６】本発明の第3実施形態による電圧グリッチ検出回路を表す。
【図７】本発明の第3実施形態による電圧グリッチ検出回路を備える集積回路を表す。
【符号の説明】
【００６２】
１０：集積回路
１２：メモリアレイ
１４：ローデコーダ
１６：コラムデコーダ
１８：感知増幅器
２０：出力バッファー
２２：キャパシタ
１１１：モニタリングメモリアレイ
１１３：モニタリング感知増幅器
１１５：基準データ貯蔵回路
１１７：比較回路
１３０：リセット信号発生器
１５０：ＣＰＵ
２１３，２１９，３１１：比較回路
【図１】
0004554573.tif 000002
【図２】
0004554573.tif 000003
【図３】
0004554573.tif 000004
【図４】
0004554573.tif 000005
【図５】
0004554573.tif 000006
【図６】
0004554573.tif 000007
【図７】
0004554573.tif 000008