(57)【特許請求の範囲】
【請求項１】
半導体基板に形成されたＮウェル及びＰウェルと、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側のウェル内に形成されたソース／ドレインとをそれぞれ備えるＮＭＯＳ及びＰＭＯＳトラジスタと、
前記ＮＭＯＳ及びＰＭＯＳトランジスタのソース／ドレインの上部に形成され、前記ソース／ドレインと配線層とを連結するためのコンタクトホ−ルと、
前記ＮＭＯＳトランジスタのソース／ドレイン及び前記ＰＭＯＳトランジスタのソース／ドレインのうち一方の下部に、その上部に形成されたコンタクトホ−ルに自己整合して形成され、そのソース／ドレインと反対の導電型を有する第１不純物層と、
前記ＮＭＯＳトランジスタのソース／ドレイン及び前記ＰＭＯＳトランジスタのソース／ドレインのうち他方に、その上部に形成されたコンタクトホ−ルに自己整合して形成され、そのソース／ドレインと同じ導電型を有する第２不純物層とを備え、
前記ＮＭＯＳトランジスタのソース／ドレイン及び前記第１不純物層は、前記ゲート電極の下部のチャネルから見てＮ−、Ｎ＋、Ｐ−の順序に不純物層が形成され、前記Ｎ−、Ｎ＋の不純物層が前記ソース／ドレインであり、前記Ｎウェルと隣接する部分の前記Ｐ−の不純物層が前記第１不純物層であり、前記第１不純物層は、前記ＮＭＯＳトランジスタのソース／ドレインが前記Ｎウェルと接触しないように、前記Ｎウェル側から見て前記Ｎ−の不純物層を完全に取り囲んでいることを特徴とするＣＭＯＳトランジスタ。
【請求項２】
前記Ｎ−の不純物層は１．０×１０１３〜５．０×１０１３イオン／ｃｍ２の濃度で不純物がド−プされており、前記第１不純物層は前記Ｎ−の不純物層の１．５倍の濃度で不純物がド−プされていることを特徴とする請求項１に記載のＣＭＯＳトランジスタ。
【請求項３】
半導体基板に活性領域及び非活性領域を限定する素子分離膜を形成する段階と、
前記半導体基板にＮウェル及びＰウェルを形成する段階と、
前記Ｎウェル及びＰウェルの上にゲート絶縁膜を介してゲート電極を形成する段階と、
前記ゲート電極の両側のＮウェル及びＰウェルの内にＮ型及びＰ型のソース／ドレインをそれぞれ形成する段階と、
その結果物上に層間絶縁膜を形成する段階と、
前記ソース／ドレインの上部に形成された前記層間絶縁膜を食刻してソース／ドレインと配線層とを連結するコンタクトホールを形成する段階と、
前記コンタクトホールを通して不純物イオンを注入することにより、前記ＮＭＯＳトランジスタのソース／ドレイン及び前記ＰＭＯＳトランジスタのソース／ドレインのうち一方の領域に、そのソース／ドレインと反対の導電型を有する第１不純物層を形成すると同時に前記ＮＭＯＳトランジスタのソース／ドレイン及び前記ＰＭＯＳトランジスタのソース／ドレインのうち他方の領域にそのソース／ドレインと同じ導電型を有する第２不純物層を形成する段階とを含み、
前記ＮＭＯＳトランジスタのソース／ドレイン及び前記第１不純物層は、前記ゲート電極の下部のチャネルから見てＮ−、Ｎ＋、Ｐ−の順序に不純物層が形成され、前記Ｎ−、Ｎ＋の不純物層が前記ソース／ドレインであり、
前記Ｎウェルと隣接する部分の前記Ｐ−の不純物層が前記第１不純物層であり、
前記第１不純物層及び前記第２不純物層を形成する段階は、前記第１不純物層が、前記ＮＭＯＳトランジスタのソース／ドレインが前記Ｎウェルと接触しないように、前記Ｎウェル側から見て前記Ｎ−の不純物層を完全に取り囲むように実施されることを特徴とするＣＭＯＳトランジスタの製造方法。
【請求項４】
前記ゲート電極を形成する段階の後に、前記ゲート電極をマスクとして用いて前記半導体基板の全面にＮ型の不純物を低濃度で注入する段階をさらに含むことを特徴とする請求項３に記載のＣＭＯＳトランジスタの製造方法。
【請求項５】
前記Ｎ型の不純物イオンを１．０×１０１３イオン／ｃｍ２〜５．０×１０１３イオン／ｃｍ２の濃度で注入することを特徴とする請求項４に記載のＣＭＯＳ
トランジスタの製造方法。
【請求項６】
前記第１及び第２不純物層を形成するための不純物イオンを、１．０×１０１３イオン／ｃｍ２〜１．０×１０１５イオン／ｃｍ２の濃度で注入することを特徴とする請求項３に記載のＣＭＯＳトランジスタの製造方法。
【請求項７】
前記不純物イオンを注入する段階の後に、４５０〜９００℃程度の温度で高速熱処理工程またはアニーリングを施す段階をさらに含むことを特徴とする請求項３に記載のＣＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタ及びその製造方法に係り、特に高集積化のためのコンタクトマ−ジンを確保し、素子の信頼性を向上させ得るＣＭＯＳトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
半導体メモリ素子等の高集積化に伴ってデザインル−ルが進化し、コンタクトホ−ルの寸法もサブミクロンのレベルに至っている。
【０００３】
図１は、通常のＣＭＯＳトランジスタの概略レイアウト図である。同図において、参照符号Ｐ１及びＰ２は夫々Ｎ型及びＰ型の活性領域を形成するためのマスクパタ−ンを示し、Ｐ３及びＰ４は夫々ＮＭＯＳ及びＰＭＯＳトランジスタのゲ−トを形成するためのマスクパタ−ンを示し、Ｐ５及びＰ６は夫々ＮＭＯＳ及びＰＭＯＳトランジスタのソ−ス／ドレインと配線層とを連結するコンタクトホ−ルを形成するためのマスクパタ−ンを示している。
【０００４】
また、参照符号Ｌは素子間の分離領域の距離を、ｘ１はゲ−トとコンタクトとのマ−ジンの距離を、ｘ２及びｙは夫々コンタクトに対するｘ及びｙ方向の活性領域のオ−バ−ラップのマ−ジンを示す。
【０００５】
素子の高集積化によるデザインル−ルの進歩は活性領域とコンタクトホ−ルとのマ−ジンの減少をもたらし、例えば６４ＭのＤＲＡＭ級以上ではｘ１、ｘ２及びｙが０．１μｍ以下にまで小さくなる。このデザインル−ルの減少を克服するための方法として、コンタクトホ−ルの寸法を縮めて工程のマ−ジンを確保する方法、素子間の分離距離Ｌを縮小する方法、ゲ−トとコンタクトとのマ−ジン距離ｘ１または活性領域のオ−バ−ラップのマ−ジンｘ２，ｙを縮小する方法が用いられている。
【０００６】
しかしながら、これらの方法では、工程間において０．１μｍ以下にまでミスアラインを制御する必要があり、量産工程に適用しにくいという問題があった。さらに、特にコンタクトホ−ルの寸法を縮める方法は、コンタクト抵抗の増加をもたらして素子の動作速度を低下し、またコンタクトホ−ルのアスペクト比を増やしてコンタクトホ−ルの埋込みを困難にする問題があった。
【０００７】
図２Ａ乃至図２Ｄは、従来のＣＭＯＳトランジスタの製造方法を説明するための断面図であって、ＮＭＯＳのソ−ス／ドレインに対してＬＤＤ（Lightly Doped Drain)構造を適用した場合を示している。
【０００８】
図２Ａに示す工程では、先ず、半導体基板２の表面に活性領域と非活性領域とを分離するためのフィ−ルド酸化膜４を形成した後に、通常のウェル形成工程を用いてＮウェル６及びＰウェルを形成する。次いで、半導体基板２上にゲ−ト絶縁膜８を形成し、その上に不純物のド−プされたポリシリコンを蒸着し、これをパタニングしてゲ−ト電極１０を形成する。
【０００９】
図２Ｂに示す工程では、先ず、ゲ−ト電極１０をマスクとして用いて半導体基板２の全面にＮ型の不純物イオンを低濃度で注入してＮ-ソ−ス／ドレイン１２を形成する。このイオン注入工程は、ＮＭＯＳ領域のみならずＰＭＯＳ領域に対しても行われる。これにより、ＰＭＯＳ領域にも、ＰＭＯＳトランジスタのショ−トチャンネル効果を抑制するためのＮ-ソ−ス／ドレイン１４が形成される。
【００１０】
次に、半導体基板２の全面に絶縁物質を蒸着・パタニングしてスペ−サ形状の絶縁層１６を形成する。そして、絶縁層１６とＮＭＯＳ及びＰＭＯＳ領域を限定するフォトレジストパタ−ン（図示せず）をマスクとして用いて半導体基板２のＮＭＯＳ及びＰＭＯＳトランジスタ領域に不純物を高濃度で注入してＮ+ソ−ス／ドレイン１８及びＰ+ソ−ス／ドレイン１９を形成する。
【００１１】
図２Ｃに示す工程では、結果物上に高温酸化膜（ＨＴＯ）のような絶縁物質を所定の厚さで積層して層間絶縁層２０を形成した後に、ソ−ス／ドレインの上部の該層間絶縁層を取り除くことにより、トランジスタのソ−ス／ドレインと配線層とを連結するためのコンタクトホ−ル２２を形成する。
【００１２】
図２Ｄに示す工程では、コンタクトホ−ル２２の形成された結果物の全面に配線層を形成するための導電物質を蒸着してから、それをパタニングして基板の活性領域と接続された配線層２４を形成することにより、ＣＭＯＳトランジスタを完成させる。
【００１３】
従来は、ＮＭＯＳトランジスタにＬＤＤ構造を採用する工程が、その優れた信頼性のために広く適用されてきたが、最近では各種の利点のためにＰＭＯＳトランジスタにもＬＤＤ構造が採用されている。
【００１４】
ところで、半導体素子の高集積化の過程の初期においては、素子間の分離距離が十分に長かったためにＮ-またはＰ-ソ−ス／ドレインにＬＤＤ構造を適用することに問題がなかった。しかしながら、半導体素子の超高集積化に伴って、Ｎ-ソ−ス／ドレイン及びＰウェルまたはＰ-ソ−ス／ドレイン及びＮウェルとのマ−ジンが１μｍ以下にまで縮まるに至り、ＮウェルまたはＰウェルが０．１５μｍほどミスアラインされた場合においても、半導体素子の動作に好ましくない影響を及ぼすようになってきた。
【００１５】
素子間の分離距離の縮小による素子の誤動作を図３Ａ及び３Ｂ、図４Ａ及び４Ｂを参照しながら説明する。
【００１６】
図３Ａは、ＣＭＯＳトランジスタのＮ-ソ−ス／ドレインとＮウェルとの連結に起因する素子の誤動作を説明するための断面図であり、図３Ｂは、図３Ａの一部を拡大した図である。
【００１７】
ＮＭＯＳトランジスタのＮ-ソ−ス／ドレイン１２に注入されているＮ型の不純物またはＮウェル６に注入されているＮ型の不純物が、後続の熱工程により側面に拡散されてＮ-ソ−ス／ドレイン１２とＮウェル６とが接するようになる。これをさらに詳しく説明する。
【００１８】
Ｎ-ソ−ス／ドレイン１２の不純物の濃度が２．０×１０13イオン／ｃｍ2、注入エネルギ−が３０ｋｅＶであると仮定すると、Ｎ-ソ−ス／ドレインの形成後に８５０℃でアニーリングを施すと、Ｎ-ソ−ス／ドレイン内の不純物の拡散の長さは０．２５μｍ程度となる。したがって、素子間の分離距離Ｌ（図１参照）が１．０μｍの場合は、この拡散により工程マ−ジンの１／４が占められる。また、Ｎウェル６が２．０×１０13イオン／ｃｍ2の濃度で注入されている場合は、Ｎウェル６に注入されている不純物も後続の熱工程により０．２５μｍ程度拡散される。したがって、Ｎ-ソ−ス／ドレイン１２とＮウェル６の不純物との両方が拡散される場合は、その拡散の長さが０．５μｍとなり、Ｎ-ソ−ス／ドレイン１２とＮウェル６は相互に接する。
【００１９】
このとき、ＣＭＯＳトランジスタの動作を見ると、Ｎ-ドレインが出力端子ＶOUTであり、Ｎウェルにウェルバイアスを印加するＮ+領域の電圧がＶDDであると仮定すると、出力電圧ＶOUT はＶDDと同一電位になり、誤動作が発生する。
【００２０】
図４Ａは、ＣＭＯＳトランジスタのＰ+ソ−ス／ドレインのミスアラインによる素子の誤動作を説明するための断面図であり、図４Ｂは、図４Ａの一部を拡大した図である。
【００２１】
図４Ａ及び図４Ｂに示すように、Ｎ型のイオンが低濃度でＮＭＯＳ及びＰＭＯＳトランジスタの全面に注入された状態で、Ｐ+ソ−ス／ドレインを形成するためにＰ型のイオンを高濃度で注入する場合を考えると、ミスアラインによりＰ型のイオンがＮ型のイオンを完全に補償しない現象が発生する。この場合、配線層を形成した後に電圧を印加すると、残存するＮ-ソ−ス／ドレイン１２がＮウェル６と接することにより、ＮＭＯＳトランジスタの逆バイアス電圧ＶBBがＰＭＯＳトランジスタのＶDDと導通する。
【００２２】
半導体素子の高集積化の初期の過程では、このようなミスアラインは問題とならなかったが、半導体素子の寸法の縮小に伴って、Ｐ+領域のミスアラインが０．１μｍ程度発生した場合においても素子の誤動作が生じて素子の信頼性を低下させる。
【００２３】
【発明が解決しようとする課題】
本発明の１つの目的は、素子間の分離距離の縮小による素子の誤動作を防止すると共にコンタクトマ−ジンを確保した構造のＣＭＯＳトランジスタを提供することにある。また、本発明の他の目的は、該ＣＭＯＳトランジスタに好適な製造方法を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するために本発明によるＣＭＯＳトランジスタは、半導体基板に形成されたＮウェル及びＰウェルと、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側のウェル内に形成されたソース／ドレインとをそれぞれ備えるＮＭＯＳ及びＰＭＯＳトラジスタと、前記ＮＭＯＳ及びＰＭＯＳトランジスタのソース／ドレインの上部に形成され、前記ソース／ドレインと配線層とを連結するためのコンタクトホールと、前記ＮＭＯＳトランジスタのソース／ドレイン及び前記ＰＭＯＳトランジスタのソース／ドレインのうち一方の下部に、その上部に形成されたコンタクトホールに自己整合して形成され、そのソース／ドレインと反対の導電型を有する第１不純物層と、前記ＮＭＯＳトランジスタのソース／ドレイン及び前記ＰＭＯＳトランジスタのソース／ドレインのうち他方に、その上部に形成されたコンタクトホ−ルに自己整合して形成され、そのソース／ドレインと同じ導電型を有する第２不純物層とを備え、
前記ＮＭＯＳトランジスタのソース／ドレイン及び前記第１不純物層は、前記ゲート電極の下部のチャネルから見てＮ−、Ｎ＋、Ｐ−の順序に不純物層が形成され、前記Ｎ−、Ｎ＋の不純物層が前記ソース／ドレインであり、前記Ｎウェルと隣接する部分の前記Ｐ−の不純物層が前記第１不純物層であり、前記第１不純物層は、前記ＮＭＯＳトランジスタのソース／ドレインが前記Ｎウェルと接触しないように、前記Ｎウェル側から見て前記Ｎ−の不純物層を完全に取り囲んでいることを特徴とする。
【００２５】
前記Ｎ−の不純物層は１．０×１０１３〜５．０×１０１３イオン／ｃｍ２の濃度で不純物がド−プされており、前記第１不純物層は前記Ｎ−の不純物層の１．５倍の濃度で不純物がド−プされていることが好ましい。
【００２６】
前記他の目的を達成するために本発明によるＣＭＯＳトランジスタの製造方法は、半導体基板に活性領域及び非活性領域を限定する素子分離膜を形成する段階と、前記半導体基板にＮウェル及びＰウェルを形成する段階と、前記Ｎウェル及びＰウェルの上にゲート絶縁膜を介してゲート電極を形成する段階と、前記ゲート電極の両側のＮウェル及びＰウェルの内にＮ型及びＰ型のソース／ドレインをそれぞれ形成する段階と、その結果物上に層間絶縁膜を形成する段階と、前記ソース／ドレインの上部に形成された前記層間絶縁膜を食刻してソース／ドレインと配線層とを連結するコンタクトホールを形成する段階と、前記コンタクトホールを通して不純物イオンを注入することにより、前記ＮＭＯＳトランジスタのソース／ドレイン及び前記ＰＭＯＳトランジスタのソース／ドレインのうち一方の領域に、そのソース／ドレインと反対の導電型を有する第１不純物層を形成すると同時に前記ＮＭＯＳトランジスタのソース／ドレイン及び前記ＰＭＯＳトランジスタのソース／ドレインのうち他方の領域にそのソース／ドレインと同じ導電型を有する第２不純物層を形成する段階とを含み、前記ＮＭＯＳトランジスタのソース／ドレイン及び前記第１不純物層は、前記ゲート電極の下部のチャネルから見てＮ−、Ｎ＋、Ｐ−の順序に不純物層が形成され、前記Ｎ−、Ｎ＋の不純物層が前記ソース／ドレインであり、前記Ｎウェルと隣接する部分の前記Ｐ−の不純物層が前記第１不純物層であり、前記第１不純物層及び前記第２不純物層を形成する段階は、前記第１不純物層が、前記ＮＭＯＳトランジスタのソース／ドレインが前記Ｎウェルと接触しないように、前記Ｎウェル側から見て前記Ｎ−の不純物層を完全に取り囲むように実施されることを特徴とする。
【００２７】
本発明の好適な実施の形態に拠れば、前記ゲ−ト電極を形成する段階の後に、前記ゲ−ト電極をマスクとして用いて前記半導体基板の全面にＮ型の不純物を１．０×１０13イオン／ｃｍ2〜５．０×１０13イオン／ｃｍ2の濃度で注入する段階をさらに含むことが望ましい。
【００２８】
そして、前記第１不純物層を形成するための不純物イオンは１．０×１０13イオン／ｃｍ2〜１．０×１０15イオン／ｃｍ2の濃度で注入することが望ましい。
【００３０】
そして、前記不純物イオンを注入する段階の後に、４５０〜９００℃程度の温度で高速熱処理工程またはアニ−リングを施す段階をさらに含むことが望ましい。
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施の形態を詳しく説明する。
【００３１】
図５は、本発明の好適な実施の形態に係るＣＭＯＳトランジスタの構造を示す断面図である。同図において、１００は半導体基板、５２は素子間の分離のためのフィ−ルド酸化膜、５４はＮＭＯＳトランジスタを形成するためのＰウェル、５６はＰＭＯＳトランジスタを形成するためのＮウェル、５８はゲ−ト絶縁膜、６０はＮＭＯＳトランジスタのゲ−ト電極、６２はＰＭＯＳトランジスタのゲ−ト電極、６４はＮ-ソ−ス／ドレイン、６６，７６は層間絶縁膜、７０はＮ+ソ−ス／ドレイン、７４はＰ+ソ−ス／ドレイン、８０はＰ-プラグ、８２は配線層を夫々示す。
【００３２】
フィ−ルド酸化膜５２により活性領域と非活性領域とに分離された半導体基板１００にＰウェル５４及びＮウェル５６が夫々隣接して形成されており、半導体基板１００上にはゲ−ト絶縁膜５８を介してＮＭＯＳ及びＰＭＯＳトランジスタのゲ−ト電極６０，６２が夫々形成されている。
【００３３】
ＮＭＯＳトランジスタのゲ−ト電極６０の両側の半導体基板にはＮ-ソ−ス／ドレイン６４及びＮ+ソ−ス／ドレイン７０がＬＤＤの構造をなすように形成されており、ＰＭＯＳトランジスタのゲ−ト電極６２の両側の半導体基板にはＰ+ソ−ス／ドレイン７４が形成されている。ＮＭＯＳ及びＰＭＯＳトランジスタのソ−ス／ドレインの上部には、層間絶縁膜７６を部分的に食刻して形成されたコンタクトホ−ルと、該コンタクトホ−ルを埋め込む配線層８２とが形成されている。
【００３４】
図６は、図５に示すＮＭＯＳのソ−ス／ドレインの拡大図である。図６において、ゲ−ト電極６０の下部のチャンネルから見るとＮ-（６４），Ｎ+（７０），Ｐ-（８０）の順序に不純物層が形成されており、Ｎウェル５６側から見るとＮ-ソ−ス／ドレイン６４を完全に取り囲むようにＰ-プラグ８０が形成されている。そして、配線層８２はＮＭＯＳトランジスタのゲ−ト電極６０からは一定の距離だけ離間し、フィ−ルド酸化膜５２には近接するように形成されている。これは、層間絶縁層７６を部分的に食刻してコンタクトホ−ルを形成して、該コンタクトホールを通してＰ-型のイオンを注入する際に、ゲ−ト電極６０の下部のチャンネルから見てＮ-，Ｎ+，Ｐ-の順序に不純物領域を形成し、Ｎウェル５６側から見てＮ-ソ−ス／ドレイン６４を完全に取り囲むようにＰ-プラグ８０を形成するためである。
【００３５】
Ｎ-ソ−ス／ドレイン６４には、Ｎ型の不純物（例えば、リンイオン）が１．０×１０13イオン／ｃｍ2〜５．０×１０13イオン／ｃｍ2の濃度で、Ｎ+ソ−ス／ドレイン７０には砒素イオンが１．０×１０15イオン／ｃｍ2〜５．０×１０15イオン／ｃｍ2の濃度で、そしてＰ-プラグ８０にはＮ-ソ−ス／ドレイン６４の不純物の１．５倍程度の濃度でＰ型のイオンが注入されている。
【００３６】
この実施の形態に係るＣＭＯＳトラトランジスタによれば、Ｎウェルと隣接する部位のＮ-ソ−ス／ドレイン６４をＰ-プラグ８０が完全に取り囲んでいる。したがって、後続の工程によりソ−ス／ドレインまたはウェルの不純物が拡散した場合やＰ+ソ−ス／ドレインにミスアラインが発生した場合においても、Ｎ-ソ−ス／ドレインとＮウェルとが接触する現象が発生しない。したがって、素子の誤動作を防止すると共に素子の信頼性を向上させることができる。
【００３７】
上記の実施の形態においては、ＮＭＯＳトランジスタのソ−ス／ドレインにＰ-プラグを形成する例について説明したが、その反対の場合、すなわち、Ｐ+ソ−ス／ドレインを遮るためにＮプラグを形成することも有効である。さらに、ＮＭＯＳとＰＭＯＳの両側にそれぞれソ−ス／ドレインと反対の導電型でド−プされたプラグを形成することも有効である。
【００３８】
図７Ａ乃至図７Ｆは、本発明の好適な実施の形態に係るＣＭＯＳトランジスタの製造方法を工程順に説明するための断面図である。
【００３９】
図７Ａはフィ−ルド酸化膜５２及びゲ−ト電極６０，６２を形成する段階を示す。この段階は、半導体基板１００の表面に活性領域を限定するフィ−ルド酸化膜を形成する第１工程と、半導体基板１００にＰウェル及びＮウェルを形成する第２工程と、半導体基板１００の表面にゲ−ト絶縁膜を形成する第３工程と、該ゲ−ト絶縁膜上にゲ−ト導電層を形成する第４工程と、該ゲ−ト導電層と該ゲ−ト絶縁膜をパタニングしてゲ−ト電極を形成する第５工程とを含む。
【００４０】
具体的には、半導体基板１００の表面に選択的酸化（ＬＯＣＯＳ）のような通常の素子分離工程を適用して、活性領域と非活性領域を限定するためのフィ−ルド酸化膜５２を１０００〜５０００Å程度の厚さに形成する。次に、フィ−ルド酸化膜５２の形成された結果物の所定の領域に通常の写真食刻工程及びイオン注入技術を用いてＰ-不純物を注入した後に、高温熱処理して所望の深さまで該不純物を拡散させることによりＰウェル５４を形成し、またＰウェル５４の形成工程と同様にしてＮウェル５６を形成する。
【００４１】
次に、フィ−ルド酸化膜の形成された半導体基板上に６０〜２００Å程度の薄い熱酸化膜を成長させてゲ−ト絶縁膜５８を形成する。その後、その結果物の全面に、例えば不純物のド−プされたポリシリコン膜を形成して、該ポリシリコン膜とゲ−ト絶縁膜を異方性食刻することにより、ＮＭＯＳ及びＰＭＯＳトランジスタのゲ−ト電極６０，６２をそれぞれ形成する。
【００４２】
図７Ｂは、Ｎ-ソ−ス／ドレインを形成するためのイオン注入段階を示す。具体的には、半導体基板の全面にＮ型の不純物、例えばリンイオンを１．０×１０13イオン／ｃｍ2〜５．０×１０13イオン／ｃｍ2の濃度、２０ＫｅＶ〜６０ＫｅＶのエネルギ−で注入することにより、Ｎ-ソ−ス／ドレイン６４を形成する。ここで、写真食刻工程を適用してＮＭＯＳ領域にのみＮ-ソ−ス／ドレインを形成することもできる。しかしながら、前記のようにＮＭＯＳ及びＰＭＯＳの全面にＮ-不純物を注入した後に、後続の工程でＰ+ソ−ス／ドレインを形成した場合にはショ−トチャンネル効果を低減することができるという長所がある。
【００４３】
図７Ｃは、層間絶縁膜及びＮ+ソ−ス／ドレインを形成する段階を示す。この段階は、ゲ−ト電極を取り囲むスペ−サ形状の層間絶縁膜を形成する第１工程と、ＮＭＯＳ領域を限定する第１フォトレジストパタ−ンを形成する第２工程と、該ＮＭＯＳ領域に不純物イオンを注入してＮ+ソ−ス／ドレインを形成する第３工程とを含む。
【００４４】
具体的には、図７Ｂに示すような結果物上に高温酸化膜（ＨＴＯ）のような絶縁物質を蒸着し、これを異方性食刻してゲ−ト電極６０，６２を取り囲むスペ−サ形状の層間絶縁膜６６を形成する。次いで、層間絶縁膜の形成された結果物上にフォトレジストを塗布した後に、マスク露光及び現像工程によりＮＭＯＳ領域を開放する第１フォトレジストパタ−ン６８を形成する。次に、第１フォトレジストパタ−ン６８をマスクとして用いて、開放された領域の半導体基板にＮ型の不純物、例えば砒素イオンを１．０×１０15イオン／ｃｍ2〜５．０×１０15イオン／ｃｍ2の濃度と２０ｋｅＶ〜６０ｋｅＶのエネルギ−で注入することにより、Ｎ+ソ−ス／ドレイン７０を形成する。
【００４５】
図７Ｄは、Ｐ+ソ−ス／ドレインを形成する段階を示す。この段階は、第１フォトレジストパタ−ン６８を取り除く第１工程と、その結果物上に写真食刻工程によりＰＭＯＳ領域を限定する第２フォトレジストパタ−ン７２を形成する第２工程と、イオン注入によりＰ+ソ−ス／ドレイン７４を形成する第３工程とを含む。
【００４６】
具体的には、第１フォトレジストパタ−ン６８（図７Ｃ参照）を取り除いた後に、その結果物上にフォトレジストを塗布し、マスク露光及び現像工程によりＰＭＯＳ領域を開放する第２フォトレジストパタ−ン７２を形成する。次いで、第２フォトレジストパタ−ン７２をマスクとして用いて半導体基板にＰ-不純物、例えばＢＦ2を１．０×１０15イオン／ｃｍ2〜５．０×１０15イオン／ｃｍ2の濃度、２０ＫｅＶ〜６０ＫｅＶのエネルギ−で注入する。これによりＰＭＯＳ領域に注入されているＮ-不純物は完全に補償されてＰ+ソ−ス／ドレイン７４が形成される。
【００４７】
次に、Ｎ+ソ−ス／ドレイン７０及びＰ+ソ−ス／ドレイン７４の不純物を活性化するために８００〜９００℃でアニ−リングを施す。
【００４８】
図７Ｅは、コンタクトホ−ルの形成及びプラグイオン注入の段階を示す。この段階は、第２フォトレジストパタ−ン７２を取り除く第１工程と、層間絶縁膜を形成する第２工程と、コンタクトホ−ルを形成する第３工程と、プラグイオンを注入する第４工程とを含む。
【００４９】
具体的には、第２フォトレジストパタ−ン７２を取り除いた後に、その結果物の全面に高温酸化膜（ＨＴＯ）のような絶縁物質を蒸着して層間絶縁膜７６を形成し、通常の写真食刻工程により層間絶縁膜７６を部分的に食刻することにより、半導体基板の活性領域と配線層とを連結するためのコンタクトホ−ル７８を形成する。
【００５０】
次いで、コンタクトホ−ル７８を通して半導体基板が露出した領域にＰ-不純物、例えばＢＦ2またはボロンイオンを注入することにより、コンタクトホ−ルの形成された部位の半導体基板の表面にＰ-プラグ８０を形成する。この際、Ｐ-プラグ８０の形成のためのイオンの注入を、写真食刻工程によりＰＭＯＳ領域を遮った後に行うことによりＮＭＯＳ領域にのみ局部的に施すことができる。
【００５１】
Ｐ-プラグ８０を形成するための不純物イオンの注入は、Ｎ-ソ−ス／ドレインにド−プされた不純物の濃度の約１．５倍程度で施すことが好ましい。
【００５２】
ＮＭＯＳトランジスタのソ−ス／ドレインにおいて、ＬＤＤ構造を形成しつつＰ-プラグ８０がＮ-ソ−ス／ドレイン６４を完全に取り囲んでＮ-ソ−ス／ドレイン６４をＮウェル５６と接触しないようにするために、コンタクトホ−ル７８をゲ−ト電極６０から一定の距離ほど隔てて形成し、フィ−ルド酸化膜５２には近接するように形成することが好ましい。
【００５３】
図７Ｆは配線層を形成する段階を示す。具体的には、半導体基板に対して４５０〜９００℃程度の温度で急速熱処理工程（ＲＴＰ）またはアニ−リングを施してＰ-プラグ８０に注入された不純物を活性化する。次いで、結果物の全面にアルミニウム（Ａｌ）のような配線金属を蒸着してからパタニングして配線層８２を形成することにより、ＣＭＯＳトランジスタを完成する。
【００５４】
以上、本発明の好適な実施の形態としてＮＭＯＳトランジスタのソ−ス／ドレインにＰ-プラグを形成する例について説明したが、その反対の場合、すなわち、ＰＭＯＳトランジスタのソ−ス／ドレインにＮ-プラグを形成することも有効である。さらに、ＮＭＯＳ及びＰＭＯＳのソ−ス／ドレインにそれぞれ反対の導電型の不純物でド−プされたプラグを形成することも有効である。
【００５５】
上述の実施の形態に係るＣＭＯＳトランジスタ及びその製造方法によれば、ＮＭＯＳまたはＰＭＯＳトランジスタのソ−ス／ドレインのうち少なくともいずれか一つの領域内に、隣接するウェルとソ−ス／ドレインが接触しないように、その反対の導電型のプラグを形成することにより、従来の問題点を解決する。
【００５６】
すなわち、例えばＮＭＯＳトランジスタのソ−ス／ドレインにＰ-プラグを形成する場合は、Ｎウェルと隣接する部位のＮ+ソ−ス／ドレインを完全に取り囲むように該Ｐ-プラグを形成することにより、ソ−ス／ドレインまたは隣接するウェルの不純物が拡散した場合又は活性領域のミスアラインが発生した場合においても、ソ−ス／ドレインとウェルとの接触現象が発生しないため、素子の誤動作を防止することができる。
【００５７】
したがって、この実施の形態に拠れば、素子の電気的特性の改善と共に収率を向上させることができる。
【００５８】
本発明は上記の特定の実施の形態に限定されず、本発明の技術的思想の範囲内において様々な変形をなし得る。
【００５９】
【発明の効果】
本発明に拠れば、素子間の分離距離の縮小による素子の誤動作を防止すると共にコンタクトマ−ジンを確保することができる。
【００６０】
【図面の簡単な説明】
【図１】通常のＣＭＯＳトランジスタの概略レイアウトである。
【図２Ａ】従来のＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図２Ｂ】従来のＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図２Ｃ】従来のＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図２Ｄ】従来のＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図３Ａ】ＣＭＯＳトランジスタのＮ-ソ−ス／ドレインとＮウェルとが連結されることによる素子の誤動作を説明するための図である。
【図３Ｂ】図３Ａの一部を拡大した図である。
【図４Ａ】ＣＭＯＳトランジスタのＰ+ソ−ス／ドレインのミスアラインによる素子の誤動作を説明するための図である。
【図４Ｂ】図４Ａの一部を拡大した図である。
【図５】本発明の好適な実施の形態に係るＣＭＯＳトランジスタの構造を示す断面図である。
【図６】図５の一部を拡大した図である。
【図７Ａ】本発明の好適な実施の形態に係るＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図７Ｂ】本発明の好適な実施の形態に係るＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図７Ｃ】本発明の好適な実施の形態に係るＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図７Ｄ】本発明の好適な実施の形態に係るＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図７Ｅ】本発明の好適な実施の形態に係るＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図７Ｆ】本発明の好適な実施の形態に係るＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【符号の説明】
２  半導体基板
４  フィールド酸化膜
５  Ｐウェル
６  Ｎウェル
１０  ゲート電極
１２  Ｎ-ソ−ス／ドレイン
１４  Ｎ-ソ−ス／ドレイン
１６  絶縁層
１８  Ｎ+ソ−ス／ドレイン
１９  Ｐ+ソ−ス／ドレイン
２０  層間絶縁層
２４  配線層
５２  フィ−ルド酸化膜
５４  Ｐウェル
５６  Ｎウェル
５８  ゲート絶縁膜
６０  ゲート電極
６２  ゲート
６４  Ｎ-ソ−ス／ドレイン
６６  層間絶縁層
６８  第１フォトレジストパタ−ン
７０  Ｎ+ソ−ス／ドレイン
７２  第２フォトレジストパタ−ン
７４  Ｐ+ソ−ス／ドレイン
７６  層間絶縁層
７８  コンタクトホール
８０  Ｐ-プラグ
８２  配線層
１００  半導体基板
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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