(57)【特許請求の範囲】
【請求項１】
互いに対向する第１及び第２の主面を有するバリスタ素体と、
少なくともその一部同士が互いに対向するように前記バリスタ素体内に配され、前記第１及び第２の主面の対向方向に延びる第１及び第２の内部電極と、
前記バリスタ素体内に配され、前記第１及び第２の主面の対向方向に延びる内部導体と、
前記第１の主面に形成された接続導体と、
前記第２の主面に形成された第１及び第２の端子電極とを備え、
前記第１の内部電極の一端と前記内部導体の一端とが共に前記第１の主面に引き出され、該第１の主面に引き出される各部分が前記接続導体に物理的且つ電気的にそれぞれ接続され、
前記第２の内部電極が前記第２の主面に引き出され、該第２の主面に引き出される部分が前記第１の端子電極に物理的且つ電気的に接続され、
前記内部導体の他端が前記第２の主面に引き出され、該第２の主面に引き出される部分が前記第２の端子電極に物理的且つ電気的に接続され、
前記第１の内部電極の前記第２主面側の端部は、前記バリスタ素体内に位置しており、前記第１及び第２の端子電極並びに前記接続導体と接続されておらず、
前記第２の内部電極の前記第１主面側の端部は、前記バリスタ素体内に位置しており、前記第１及び第２の端子電極並びに前記接続導体と接続されていないことを特徴とするバリスタ素子。
【請求項２】
前記バリスタ素体が、前記第１及び第２の主面に垂直な方向から見て、正方形状であることを特徴とする請求項１に記載されたバリスタ素子。
【請求項３】
前記第１及び第２の端子電極が、ｎ行ｎ列（ｎは、２以上の偶数である）となるように二次元配列され、且つ、行方向及び列方向に交互になるように配列されていることを特徴とする請求項１又は２に記載されたバリスタ素子。
【請求項４】
前記バリスタ素体は、前記第１及び第２の内部電極並びに前記内部導体がそれぞれ形成されたバリスタ層が複数積層された積層体となっており、
前記第１及び前記第２の主面が、前記バリスタ層の積層方向に沿う方向で且つ前記第１及び第２の内部電極並びに前記内部導体と交差する方向に拡がっていることを特徴とする請求項１〜３のいずれか一項に記載されたバリスタ素子。
【請求項５】
互いに対向する第１及び第２の主面を有するバリスタ素体と、
少なくともその一部同士が互いに対向するように前記バリスタ素体内に配され、前記第１及び第２の主面の対向方向に延びる第１〜第４の内部電極と、
前記バリスタ素体内に配され、前記第１及び第２の主面の対向方向に延びる第１及び第２の内部導体と、
前記第１の主面に形成された第１及び第２の接続導体と、
前記第２の主面に形成された第１〜第４の端子電極とを備え、
前記第１の内部電極の一端と前記第１の内部導体の一端とが共に前記第１の主面に引き出され、該第１の主面に引き出される各部分が前記第１の接続導体に物理的且つ電気的にそれぞれ接続され、
前記第２の内部電極が前記第２の主面に引き出され、該第２の主面に引き出される部分が前記第１の端子電極に物理的且つ電気的に接続され、
前記第１の内部導体の他端が前記第２の主面に引き出され、該第２の主面に引き出される部分が前記第２の端子電極に物理的且つ電気的に接続され、
前記第１の内部電極の前記第２主面側の端部は、前記バリスタ素体内に位置しており、前記第１〜第４の端子電極並びに前記第１及び第２の接続導体と接続されておらず、
前記第２の内部電極の前記第１主面側の端部は、前記バリスタ素体内に位置しており、前記第１〜第４の端子電極並びに前記第１及び第２の接続導体と接続されておらず、
前記第３の内部電極の一端と前記第２の内部導体の一端とが共に前記第１の主面に引き出され、該第１の主面に引き出される各部分が前記第２の接続導体に物理的且つ電気的にそれぞれ接続され、
前記第４の内部電極が前記第２の主面に引き出され、該第２の主面に引き出される部分が前記第３の端子電極に物理的且つ電気的に接続され、
前記第２の内部導体の他端が前記第２の主面に引き出され、該第２の主面に引き出される部分が前記第４の端子電極に物理的且つ電気的に接続され、
前記第３の内部電極の前記第２主面側の端部は、前記バリスタ素体内に位置しており、前記第１〜第４の端子電極並びに前記第１及び第２の接続導体と接続されておらず、
前記第４の内部電極の前記第１主面側の端部は、前記バリスタ素体内に位置しており、前記第１〜第４の端子電極並びに前記第１及び第２の接続導体と接続されておらず、
前記第１〜４の端子電極が、２行２列となるように二次元配列され、且つ、行方向及び列方向に交互になるように配列されていることを特徴とするバリスタ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バリスタ素子に関する。
【背景技術】
【０００２】
この種のバリスタ素子として、電圧非直線特性を発現するバリスタ層と、該バリスタ層を挟むように配置される一対の内部電極とを有するバリスタ素体と、該バリスタ素体の両端部分にそれぞれ位置し且つ複数の内部電極のうち対応する内部電極にそれぞれ接続される一対の端子電極と、を備えるものが知られている（例えば、特許文献１参照）。
【特許文献１】特開２００２−２４６２０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、ＤＳＣ（Digital Still Camera）、ＤＶＣ（DigitalVideo Camera）、ＰＤＡ（Personal Digital Assistant）、ノートパソコンあるいは携帯電話等の電子機器の小型化に伴い、バリスタ素子を始めとする電子素子の高密度実装に対する要求が厳しくなっている。この高密度実装に対する要求を満足するために、電子素子のパッケージをボールグリッドアレイパッケージ（以下、単にＢＧＡパッケージという）とすることが考えられている。ＢＧＡパッケージには、その裏面にはんだバンプが格子状に多数並設されている。ＢＧＡパッケージは、各はんだバンプを実装基板の対応するパッドに重ねた状態でリフローすることにより実装基板に実装される。
【０００４】
ところで、バリスタ素子がＢＧＡパッケージに対応させた構成とされた場合、はんだバ
ンプや端子電極が実装基板に対向する裏面側に位置するため、バリスタ素子の実装方向が
識別し難くなる。バリスタ素子は、その実装方向が誤った状態で実装された場合、正
常に機能しなくなってしまう。
【０００５】
本発明は、ＢＧＡパッケージに対応させた構成とする場合でも、適切且つ容易に実装することが可能なバリスタ素子を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明に係るバリスタ素子は、互いに対向する第１及び第２の主面を有するバリスタ素体と、少なくともその一部同士が互いに対向するようにバリスタ素体内に配された第１及び第２の内部電極を有する内部電極対と、バリスタ素体内に配された内部導体と、内部電極対における第１の内部電極と内部導体とを電気的に接続するように第１の主面に形成された接続導体と、第２の内部電極と電気的に接続されるように第２の主面に形成された第１の端子電極と、内部導体と電気的に接続されるように第２の主面に形成された第２の端子電極とを備えることを特徴とする。
【０００７】
本発明に係るバリスタ素子では、第１及び第２の端子電極が第２の主面に形成されているので、第２の主面を実装部品（例えば、電子部品や実装基板等）に対向させた状態でバリスタ素子を実装させることができ、ＢＧＡパッケージに対応させた構成が実現されることとなる。また、本発明に係るバリスタ素子では、接続導体が、内部電極対における第１の内部電極と内部導体とを電気的に接続するように第１の主面に形成されているので、接続導体に対応する位置にバリスタとして機能する領域が存在することとなる。従って、接続導体がバリスタ素子の実装方向を識別するためのマークとして機能することとなり、バリスタ素子を適切且つ容易に実装することができる。また、本発明によれば、バリスタ素子の実装方向を識別するためのマークを新たに設ける必要がなく、バリスタ素子の製造コストが嵩むことがなくなる。
【０００８】
また、バリスタ素体が、第１及び第２の主面に垂直な方向から見て、正方形状であることが好ましい。この場合、バリスタ素体の外形形状に基づいてバリスタ素子の実装方向を識別することが困難であるので、特に効果的である。
【０００９】
また、第１及び第２の端子電極が、ｎ行ｎ列（ｎは、２以上の偶数である）となるように二次元配列され、且つ、行方向及び列方向に交互になるように配列されていることが好ましい。
【００１０】
また、第１の内部電極と内部導体の一端とが共に第１の主面に引き出され、その第１の主面に引き出される各部分が接続導体に物理的且つ電気的にそれぞれ接続され、第２の内部電極が第２の主面に引き出され、その第２の主面に引き出される部分が第１の端子電極に物理的且つ電気的に接続され、内部導体の他端が第２の主面に引き出され、その第２の主面に引き出される部分が第２の端子電極に物理的且つ電気的に接続されていることが好ましい。
【００１１】
また、バリスタ素体は、第１及び第２の内部電極並びに内部導体がそれぞれ形成されたバリスタ層が複数積層された積層体となっており、第１及び第２の主面が、バリスタ層の積層方向に沿う方向で且つ第１及び第２の内部電極並びに内部導体と交差する方向に拡がっていることが好ましい。
【００１２】
また、本発明に係るバリスタ素子は、互いに対向する第１及び第２の主面を有するバリスタ素体と、少なくともその一部同士が互いに対向するようにバリスタ素体内に配された第１及び第２の内部電極を有する一対の内部電極対と、バリスタ素体内に配された一対の内部導体と、内部電極対における第１の内部電極と内部導体とを電気的に接続するように第１の主面に形成された接続導体と、第２の内部電極と電気的に接続されるように第２の主面に形成された第１の端子電極と、内部導体と電気的に接続されるように第２の主面に形成された第２の端子電極とを備え、第１及び第２の端子電極が、２行２列となるように二次元配列され、且つ、行方向及び列方向に交互になるように配列されていることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ＢＧＡパッケージに対応させた構成とする場合でも、適切且つ容易に実装することが可能なバリスタ素子を提供することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の好適な実施形態について、図面を参照して説明する。なお、説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。本実施形態は、本発明を積層型チップバリスタに適用した例である。
【００１５】
（積層型チップバリスタの構成）
図１〜図６を参照して、本実施形態に係る積層型チップバリスタ１の構成について説明する。図１は、本実施形態に係る積層型チップバリスタを接続導体側から見たときの斜視図である。図２は、本実施形態に係る積層型チップバリスタを端子電極側から見たときの斜視図である。図３は、図１のＩＩＩ−ＩＩＩ線断面図である。図４は、図３のＩＶ−ＩＶ線断面図である。図５は、図４のＶ−Ｖ線断面図である。
【００１６】
積層型チップバリスタ１は、図１〜図５に示されるように、バリスタ素体１１、複数（本実施形態においては、２つ）の接続導体４１、複数（本実施形態においては、４つ）の端子電極５０を備えている。
【００１７】
バリスタ素体１１は、その縦断面形状が略方形の板状体である。バリスタ素体１１は、互いに対向する第１の主面１３及び第２の主面１５を有している。本実施形態において、第１の主面１３及び第２の主面１５は、共に正方形状となっている。すなわち、バリスタ素体１１は、第１の主面１３及び第２の主面１５に垂直な方向から見て、正方形状を呈している。なお、バリスタ素体１１は、例えば、その縦幅を１ｍｍ程度、その横幅を１ｍｍ程度、その厚みを０．５ｍｍ程度とすることができる。
【００１８】
バリスタ素体１１は、電圧非直線性（以下、「バリスタ特性」と称する）を発現する複数のバリスタ層が積層された積層体として構成されている。実際の積層型チップバリスタ１では、複数のバリスタ層同士の間の境界が視認できない程度に一体化されている。バリスタ層は、ＺｎＯ（酸化亜鉛）を主成分として含むと共に、副成分として希土類金属元素、Ｃｏ、ＩＩＩｂ族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ）、Ｓｉ、Ｃｒ、Ｍｏ、アルカリ金属元素（Ｋ、Ｒｂ、Ｃｓ）及びアルカリ土類金属元素（Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）等の金属単体やこれらの酸化物を含む素体からなる。本実施形態において、バリスタ層は、副成分としてＰｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ、Ａｌ等を含んでいる。
【００１９】
本実施形態では、希土類金属元素としてＰｒを用いている。Ｐｒは、バリスタ特性を発現させるための材料となっている。Ｐｒを用いる理由は、電圧非直線性に優れ、また、量産時での特性のばらつきが少ないためである。
【００２０】
本実施形態では、アルカリ土類金属元素として、Ｃａを用いている。Ｃａは、ＺｎＯ系バリスタ材料の焼結性を制御し、耐湿性を向上させるための材料となっている。Ｃａを用いる理由は、電圧非直線性を改善するためである。
【００２１】
バリスタ層におけるＺｎＯの含有量は、特に限定されないが、バリスタ層を構成する全体の材料を１００質量％とした場合に、通常、９９．８質量％〜６９．０質量％である。バリスタ層の厚みは、例えば５μｍ〜６０μｍ程度とすることができる。
【００２２】
バリスタ素体１１には、複数（本実施形態においては、４層）の導体層２０Ａ〜２０Ｄが配されている。導体層２０Ａと導体層２０Ｂとの間には、少なくとも一層のバリスタ層が介在するように配されており、導体層２０Ｃと導体層２０Ｄとの間には、少なくとも一層のバリスタ層が介在するように配されている。
【００２３】
導体層２０Ａ及び導体層２０Ｃは、図３〜図５に示されるように、第１の内部電極２１及び内部導体２５をそれぞれ１つずつ含んでいる。導体層２０Ａ及び導体層２０Ｃにおいては、第１の内部電極２１及び内部導体２５が、それぞれバリスタ層の積層方向（以下、単に「積層方向」と称する）に平行な側面から所定の間隔を有すると共に、互いに電気的に絶縁されるように所定の間隔を有して配置されている。
【００２４】
一方、導体層２０Ｂ及び導体層２０Ｄは、図３〜図５に示されるように、第２の内部電極２３及び内部導体２５をそれぞれ１つずつ含んでいる。導体層２０Ｂ及び導体層２０Ｄにおいては、第２の内部電極２３及び内部導体２７が、それぞれ積層方向に平行な側面から所定の間隔を有すると共に、互いに電気的に絶縁されるように所定の間隔を有して配置されている。
【００２５】
なお、導体層２０Ａの第１の内部電極２１、導体層２０Ｂの第２の内部電極２３及び導体層２０Ｃ，２０Ｄの各内部導体２５は、積層方向から見たときに重なり合うように、バリスタ層上に配置されている。また、導体層２０Ａ，２０Ｂの各内部導体２５、導体層２０Ｃの第１の内部電極２１及び導体層２０Ｄの第２の内部電極２３は、積層方向から見たときに重なり合うように、バリスタ層上に配置されている。従って、後述する内部電極対３１と内部導体対３２とが、バリスタ素体１１内において積層方向に並んで位置すると共に積層方向に対して略垂直方向に並んで位置している。
【００２６】
各第１の内部電極２１は、略矩形状を呈している。各第１の内部電極２１は、その一端が第１の主面１３に臨むように第１の主面１３に引き出されている。導体層２０Ａにおける第１の内部電極２１は、バリスタ層を挟んで、少なくともその一部が導体層２０Ｂにおける第２の内部電極２３と対向しており、導体層２０Ｃにおける第１の内部電極２１は、バリスタ層を挟んで、少なくともその一部が導体層２０Ｄにおける第２の内部電極２３と対向している。
【００２７】
各第２の内部電極２３は、略矩形状を呈している。各第２の内部電極２３は、その一端が第２の主面１５に臨むように第２の主面１５に引き出されている。導体層２０Ｂにおける第２の内部電極２３は、バリスタ層を挟んで、少なくともその一部が導体層２０Ａにおける第１の内部電極２１と対向しており、導体層２０Ｄにおける第２の内部電極２３は、バリスタ層を挟んで、少なくともその一部が導体層２０Ｃにおける第１の内部電極２１と対向している。
【００２８】
第１のバリスタ導体２１と第２の内部電極２３とは、上述したように、少なくともその一部同士が互いに対向するようにバリスタ素体１１内に配されている。これにより、積層型チップバリスタ１では、少なくともその一部同士が互いに対向するようにバリスタ素体１１内に配された第１及び第２の内部電極２１，２３を含む内部電極対３１が、複数（本実施形態においては、２つ）備えられることとなる。従って、バリスタ層における第１の内部電極２１と第２の内部電極２３とが重なる領域が、バリスタ特性を発現する領域として機能する。
【００２９】
各内部導体２５は、略矩形状を呈している。各内部導体２５は、その一端が第１の主面１３に臨むように第１の主面１３に引き出されており、その他端が第２の主面１５に臨むように該第２の主面１５に引き出されている。本実施形態においては、導体層２０Ａ，２０Ｂにおける各内部導体２５同士が互いに対向するようにバリスタ素体１１内に配され、導体層２０Ｃ，２０Ｄにおける各内部導体２５同士が互いに対向するようにバリスタ素体１１内に配されている。これにより、積層型チップバリスタ１では、バリスタ素体１１内に配された一対の内部導体２５（内部導体対３２）が、複数（本実施形態においては、２つ）備えられることとなる。
【００３０】
第１及び第２の内部電極２１，２３並びに内部導体２５は、導電材を含んでいる。第１及び第２の内部電極２１，２３並びに内部導体２５に含まれる導電材としては、特に限定されないが、Ｐｄ又はＡｇ−Ｐｄ合金からなることが好ましい。第１及び第２の内部電極２１，２３並びに内部導体２５の厚みは、それぞれ例えば０．５μｍ〜５μｍ程度とすることができる。
【００３１】
ここで、第１の主面１３及び第２の主面１５は、積層方向に沿う方向（本実施形態では、平行な方向）で且つ第１及び第２の内部電極２１，２３並びに内部導体２５と交差する方向（本実施形態では、直交する方向）に拡がっている。なお、積層方向は、第１の内部電極２１と第２の内部電極２３との対向方向（内部導体２５同士の対向方向）と平行な方向であり、第１及び第２の内部電極２１，２３並びに内部導体２５と直交する方向である。
【００３２】
各接続導体４１は、図３及び図５にも示されるように、バリスタ素体１１内において積層方向に並んで配置された内部電極対３１と内部電極対３２とのうち、内部電極対３１に含まれる第１の内部電極２１及び内部電極対３２に含まれる各内部導体２５の第１の主面１３に引き出される各部分を覆うように、第１の主面１３上にそれぞれ形成されている。第１の内部電極２１及び各内部導体２５の第１の主面１３に引き出される各部分は、対応する接続導体４１に物理的且つ電気的に接続されている。これにより、各接続導体４１は、積層方向に並んで位置する第１の内部電極２１及び各内部導体２５を電気的に接続することとなる。
【００３３】
接続導体４１は、略方形状（本実施形態では、略長方形状）を呈している。接続導体４１では、例えば、その長辺の長さを０．８ｍｍ程度、その短辺の長さを０．４ｍｍ程度、その厚みを２μｍ程度とすることができる。接続導体４１は、積層方向と略平行方向に延在している。
【００３４】
接続導体４１は、Ｐｔを含んでいる。接続導体４１は、後述するように、導電性ペーストが焼き付けられることにより形成されている。導電性ペーストには、Ｐｔ粒子を主成分とする金属粉末に、ガラスフリット、有機バインダ及び有機溶剤を混合したものが用いられている。
【００３５】
各端子電極５０は、図２及び図４に示されるように、第２の主面１５上に、ｎ行ｎ列（パラメータｎは、２以上の偶数とする）に二次元配列されている。本実施形態では、各端子電極５０が２行２列となるように二次元配列されている。端子電極５０は、略方形状（本実施形態においては、略正方形状）を呈している。端子電極５０では、例えば、その各一辺の長さを０．４ｍｍ程度、その厚みを２μｍ程度とすることができる。
【００３６】
端子電極５０は、Ｐｔを含んでいる。端子電極５０は、後述するように導電性ペーストが焼き付けられることにより形成されている。導電性ペーストには、Ｐｔ粒子を主成分とする金属粉末に、ガラスフリット、有機バインダ及び有機溶剤を混合したものが用いられている。各端子電極５０には、はんだバンプ５３が形成されている。
【００３７】
端子電極５０は、本実施形態において、２つの第１の端子電極５１と２つの第２の端子電極とを有している。
【００３８】
各第１の端子電極５１は、図３及び図５にも示されているように、対応する第２の内部電極２３の第２の主面１５に引き出される部分を覆うように、第２の主面１５上にそれぞれ形成されている。第２の内部電極２３の第２の主面１５に引き出される部分は、対応する第１の端子電極５１に物理的且つ電気的に接続されている。これにより、第１の端子電極５１は、対応する第２の内部電極２３とそれぞれ電気的に接続されることとなる。
【００３９】
一方、各第２の端子電極５２は、図３及び図５にも示されるように、対応する内部導体対３２に含まれる各内部導体２５の第２の主面１５に引き出される部分を覆うように、第２の主面１５上にそれぞれ形成されている。内部導体２５の第２の主面１５に引き出される部分は、対応する第２の端子電極５２に物理的且つ電気的に接続されている。これにより、第２の端子電極５２は、対応する内部導体対３２に含まれる各内部導体２５とそれぞれ電気的に接続されることとなる。
【００４０】
ここで、上述したように、内部電極対３１と内部導体対３２とが、バリスタ素体１１内において積層方向に並んで位置すると共に積層方向に対して略垂直方向に並んで位置している。そのため、内部電極対３１に含まれる第２の内部電極２３と電気的に接続される第１の端子電極５１及び内部導体対３２に含まれる各内部導体２５と電気的に接続される第２の端子電極５２についても、積層方向に並んで位置すると共に積層方向に対して略垂直方向に並んで位置するように第２の主面１５上に形成されている。すなわち、第１及び第２の端子電極５１，５２が、行方向及び列方向に交互になるように配列されている。
【００４１】
上述した構成を有する積層型チップバリスタ１においては、図６に示されるように、第１の端子電極５１と第２の端子電極５２とを接続するバリスタＢが、二組含まれることとなる。各バリスタＢは、第１の内部電極２１と、第２の内部電極２３と、バリスタ層における第１及び第２の内部電極２１，２３が重なる領域とにより構成されている。なお、接続導体４１が積層方向と略平行方向に延在しており、バリスタＢと電気的に接続されている第１及び第２の端子電極５１，５２が積層方向に並置されているため、各バリスタＢは、接続導体４１の長辺方向に並置されることとなる一対の第１及び第２の端子電極５１，５２の間に存在することとなる。
【００４２】
（積層型チップバリスタの製造過程）
次に、図７及び図８を参照して、上述した構成を有する積層型チップバリスタ１の製造過程について説明する。図７は、本実施形態に係る積層型チップバリスタの製造過程を説明するためのフローチャートである。図８は、本実施形態に係る積層型チップバリスタの製造過程を説明するための図である。なお、図７では、ステップをＳと略記している。
【００４３】
まず、バリスタ層を構成する主成分であるＺｎＯと、Ｐｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ及びＡｌの金属又はこれらの酸化物等の微量添加物とを所定の割合となるように各々秤量した後、各成分を混合してバリスタ材料を調整する（ステップ１０１）。その後、このバリスタ材料に有機バインダ、有機溶剤、有機可塑剤等を加えて、ボールミル等を用いて２０時間程度混合・粉砕を行って、スラリーを得る。
【００４４】
このスラリーを、ドクターブレード法等の公知の方法により、例えばポリエチレンテレフタラートからなるフィルム上に塗布した後、乾燥して厚さ３０μｍ程度の膜を形成する。こうして得られた膜をフィルムから剥離して、グリーンシートを得る（ステップ１０３）。
【００４５】
続いて、第１の内部電極２１に対応する導体部分と、内部導体２５に対応する導体部分とが形成されたグリーンシートを複数（後述する分割チップ数に対応する数）形成する（ステップ１０５）。同様にして、第２の内部電極２３に対応する導体部分と、内部導体２５に対応する導体部分とが形成されたグリーンシートを複数（後述する分割チップ数に対応する数）形成する（ステップ１０５）。第１及び第２の内部電極２１，２３並びに内部導体２５に対応する導体部分は、Ｐｄ粒子を主成分とする金属粉末、有機バインダ及び有機溶剤を混合した導電性ペーストをスクリーン印刷等の印刷法にてグリーンシート上に印刷し、乾燥させることにより形成される。
【００４６】
続いて、導体部分が形成された各グリーンシートと、導体部分が形成されていないグリーンシートとを所定の順序にて積層し、シート積層体を形成する（ステップ１０７）。こうして得られたシート積層体を、例えば、チップ単位に切断して、分割された複数のグリーン体ＬＳ１（図８参照）を得る（ステップ１０９）。得られたグリーン体ＬＳ１では、第１の内部電極２１に対応する導体部分ＥＬ１及び内部導体２５に対応する導体部分ＥＬ３が形成されたグリーンシートＧＳ１１，ＧＳ１２と、第２の内部電極２３に対応する導体部分ＥＬ２及び内部導体２５に対応する導体部分ＥＬ３が形成されたグリーンシートＧＳ２１，ＧＳ２２と、導体部分ＥＬ１〜ＥＬ３が形成されていないグリーンシートＧＳ３とが、順次積層されている。導体部分ＥＬ１〜ＥＬ３が形成されていないグリーンシートＧＳ３は、必要に応じてそれぞれの箇所において複数枚ずつ積層してもよい。
【００４７】
なお、グリーンシートＧＳ１１に形成された導体部分ＥＬ１、グリーンシートＧＳ２１に形成された導体部分ＥＬ２及びグリーンシートＧＳ１２，ＧＳ２２にそれぞれ形成された導体部分ＥＬ３は、グリーンシートの積層方向から見たときに重なり合うように配置されている。同様に、グリーンシートＧＳ１１，ＧＳ２１にそれぞれ形成された導体部分ＥＬ３、グリーンシートＧＳ１２に形成された導体部分ＥＬ１及びグリーンシートＧＳ２２にそれぞれ形成された導体部分ＥＬ２は、グリーンシートの積層方向から見たときに重なり合うように配置されている。
【００４８】
続いて、グリーン体ＬＳ１に、１８０℃〜４００℃、０．５時間〜２４時間程度の加熱処理を実施して脱バインダを行った後、さらに、８５０℃〜１４００℃、０．５時間〜８時間程度の焼成を行い（ステップ１１１）、バリスタ素体１１を得る。この焼成によって、グリーン体ＬＳ１における各グリーンシートＧＳ１１，ＧＳ１２，ＧＳ２１，ＧＳ２２，ＧＳ３がバリスタ層となり、導体部分ＥＬ１が第１の内部電極２１となり、導体部分ＥＬ２が第２の内部電極２３となり、導体部分ＥＬ３が内部導体２５となる。
【００４９】
続いて、バリスタ素体１１の外表面に、接続導体４１及び端子電極５０（第１及び第２の端子電極５１，５２）を形成する（ステップ１１３）。ここでは、バリスタ素体１１の第１の主面１３上に、対応する第１の内部電極２１に接するように導電性ペーストをスクリーン印刷工法にて印刷した後、乾燥させることによって、接続導体４１に対応する導体部分を形成する。また、バリスタ素体１１の第２の主面１５上に、対応する内部電極対３１に含まれる第２の内部電極２３に接するように導電性ペーストをスクリーン印刷工法にて印刷した後、乾燥させることによって、第１の端子電極５１を形成する。さらに、バリスタ素体１１の第２の主面１５上に、対応する内部導体対３２に含まれる各内部導体２５に接するように導電性ペーストをスクリーン印刷工法にて印刷した後、乾燥させることによって、第２の端子電極５２を形成する。
【００５０】
そして、形成した導体部分（導電性ペースト）を５００℃〜８５０℃で焼き付けて、接続導体４１及び端子電極５０（第１及び第２の端子電極５１，５２）が形成されたバリスタ素体１１を得る。接続導体４１及び端子電極５０（第１及び第２の端子電極５１，５２）形成用の導電性ペーストについても、上述の第１及び第２の内部電極２１，２３並びに内部導体２５形成用の導電性ペーストと同様に、Ｐｔ粒子を主成分とする金属粉末に、ガラスフリット、有機バインダ及び有機溶剤を混合したものを用いることができる。接続導体４１及び端子電極５０（第１及び第２の端子電極５１，５２）形成用の導電性ペーストに用いられるガラスフリットは、Ｂ、Ｂｉ、Ｓｉ、Ｓｒ、Ｂａ、Ｐｒ、Ｚｎ等を少なくとも１種以上含んでいると好ましい。
【００５１】
上述した過程を経ることにより、積層型チップバリスタ１が得られる。なお、焼成後に、バリスタ素体１１の表面からアルカリ金属（例えば、Ｌｉ、Ｎａ等）を拡散させてもよい。はんだバンプ５３については、公知の形成方法を用いることで形成することができる。
【００５２】
なお、シート積層体の形成方法については、本願出願人によって既に出願された特願２００５−２０１９６３号の明細書に記載された集合基板の製造方法を用いてもよい。この場合、シート積層体（集合基板）を複数のグリーン体ＬＳ１に分割して焼成することなく、接続導体４１及び端子電極５０（第１及び第２の端子電極５１，５２）形成用の導電性ペーストを付与することができる。
【００５３】
以上のように、本実施形態においては、複数の第１及び第２の端子電極５１，５２がバリスタ素体１１の第２の主面１５上に形成されている。そのため、第２の主面１５を実装部品（例えば、電子部品や実装基板等）に対向させた状態で積層型チップバリスタ１を実装させることができ、ＢＧＡパッケージに対応させた構成が実現されることとなる。また、本実施形態においては、接続導体４１が、バリスタ素子１１内において積層方向に並んで配置された内部電極対３１と内部導体対３２とのうち、内部電極対３１に含まれる第１の内部電極２１と内部導体対３２に含まれる各内部導体２５とを電気的に接続するように第１の主面１３に形成されている。そのため、バリスタ素体１１には、接続導体４１に対応する位置にバリスタＢとして機能する領域が存在することとなる、従って、接続導体４１が積層型チップバリスタ１の実装方向を識別するためのマークとして機能することとなり、積層型チップバリスタ１を適切且つ容易に実装することが可能となる。
【００５４】
また、本実施形態においては、バリスタ素体１１が、第１及び第２の主面１３，１５に垂直な方向から見て、正方形状となっている。この場合、バリスタ素体１１の外形形状に基づいて積層型チップバリスタ１の実装方向を識別することが困難であるため、マークとして機能する接続導体４１が第１の主面１３に形成されていると特に効果的である。
【００５５】
また、本実施形態においては、接続導体４１がマークとして機能するから、積層型チップバリスタ１の実装方向を識別するためのマークをバリスタ素体１１に新たに設ける必要がなく、積層型チップバリスタ１の製造コストが嵩むことがなくなる。
【００５６】
また、本実施形態においては、バリスタ素体１１がＰｒ及びＣａを含むと共に、接続導体４１及び端子電極５０（第１及び第２の端子電極５１，５２）形成用の導電性ペーストがＰｔを含んでおり、接続導体４１及び端子電極５０（第１及び第２の端子電極５１，５２）形成用の導電性ペーストをバリスタ素体１１上に塗布し、焼き付けることにより、接続導体４１及び端子電極５０（第１及び第２の端子電極５１，５２）を形成している。そのため、バリスタ素体１１と接続導体４１及び端子電極５０（第１及び第２の端子電極５１，５２）との接合強度を向上させることができる。
【００５７】
バリスタ素体１１と接続導体４１及び端子電極５０（第１及び第２の端子電極５１，５２）との接合強度が向上するという効果は、導電性ペーストの焼き付け時におこる、次のような事象に起因するものと考えられる。バリスタ素体１１に導電性ペーストを焼き付ける際に、バリスタ素体１１に含まれるＰｒ及びＣａがバリスタ素体１１の表面付近、すなわちバリスタ素体１１と導電性ペーストとの界面近傍に移動する。そして、バリスタ素体１１と導電性ペーストとの界面近傍に移動したＰｒ及びＣａと導電性ペーストに含まれるＰｔとが相互拡散する。Ｐｒ及びＣａとＰｔとが相互拡散するとき、バリスタ素体１１と接続導体４１及び端子電極５０（第１及び第２の端子電極５１，５２）との界面近傍（界面も含む）に、ＰｒとＰｔとの化合物及びＣａとＰｔとの化合物が形成されることがある。これらの化合物によりアンカー効果が生じ、バリスタ素体１１と接続導体４１及び端子電極５０（第１及び第２の端子電極５１，５２）との接合強度が向上する。
【００５８】
Ｐｔを含む端子電極５０（第１及び第２の端子電極５１，５２）は、主として積層型チップバリスタ１をはんだリフローにより外部基板等に実装する際に好適であり、耐はんだ喰われ性及びはんだ付け性を向上させることができる。
【００５９】
（変形例）
続いて、図９〜図１２を参照して、本実施形態の変形例に係る積層型チップバリスタ１の構成を説明する。図９は、本実施形態の変形例に係る積層型チップバリスタを示す斜視図である。図１０は、図９のＸ−Ｘ線断面図である。図１１は、図１０のＸＩ−ＸＩ線断面図である。図１２は、図１１のＸＩＩ−ＸＩＩ線断面図である。
【００６０】
変形例に係る積層型チップバリスタ１では、図９〜図１２に示されるように、各接続導体４１が、バリスタ素子１１内において積層方向に略垂直方向（すなわち、バリスタ層の略平行方向）に並んで配置された内部電極対３１と内部導体対３２とのうち、内部電極対３１に含まれる第１の内部電極２１と内部導体対３２に含まれる各内部導体２５とを電気的に接続するように第１の主面１３に形成されている。また、接続導体４１は、積層方向に対して略垂直方向に延在している。そのため、図１３に示されるように、接続導体４１の長辺方向に並置されることとなる一対の第１及び第２の端子電極５１，５２の間に、各バリスタＢが存在することとなる。
【００６１】
以上、本発明の好適な実施形態及び変形例について詳細に説明したが、本発明は上記した実施形態及び変形例に限定されるものではない。例えば、内部電極対及び内部導体対の数は、それぞれ２つずつに限られない。すなわち、内部電極対３１と内部導体対３２とで一組となれば、それぞれ１つずつでもよく、３つずつ以上であってもよい。
【００６２】
また、内部導体２５によって接続導体４１と第２端子電極５２とが電気的に接続されていればよいため、本実施形態及び変形例のように一つの内部導体２５を含む内部導体対３２の他に、１つの内部導体２５によって接続導体４１と第２端子電極５２とを電気的に接続してもよく、３つ以上の内部導体２５によって接続導体４１と第２の端子電極５２とを電気的に接続してもよい。
【００６３】
また、２つ以上の内部電極対３１によって接続導体４１と第１の端子電極５１とを電気的に接続してもよい。すなわち、本実施形態及び変形例に係る積層型チップバリスタ１では各バリスタＢが一つの第１の内部電極２１と第２の内部電極２３とによってバリスタ層を挟んだ構成とされているが、これに限られず、各バリスタＢが複数の第１の内部電極２１と複数の第２の内部電極２３とによってバリスタ層を挟んだ構成であってもよい。
【００６４】
また、内部電極対３１同士及び内部導体対３２同士が、バリスタ素体１１内において積層方向又は積層方向に対して略垂直方向に並んで位置するようにしてもよい。すなわち、第１の端子電極５１同士及び第２の端子電極５２同士が行方向又は列方向に隣り合うようになっていてもよい。
【図面の簡単な説明】
【００６５】
【図１】本実施形態に係る積層型チップバリスタを接続導体側から見たときの斜視図である。
【図２】本実施形態に係る積層型チップバリスタを端子電極側から見たときの斜視図である。
【図３】図１のＩＩＩ−ＩＩＩ線断面図である。
【図４】図３のＩＶ−ＩＶ線断面図である。
【図５】図４のＶ−Ｖ線断面図である。
【図６】本実施形態に係る積層型チップバリスタの等価回路を説明するための図である。
【図７】本実施形態に係る積層型チップバリスタの製造過程を説明するためのフローチャートである。
【図８】本実施形態に係る積層型チップバリスタの製造過程を説明するための図である。
【図９】本実施形態の変形例に係る積層型チップバリスタを示す斜視図である。
【図１０】図９のＸ−Ｘ線断面図である。
【図１１】図１０のＸＩ−ＸＩ線断面図である。
【図１２】図１１のＸＩＩ−ＸＩＩ線断面図である。
【図１３】本実施形態の変形例に係る積層型チップバリスタの等価回路を説明するための図である。
【符号の説明】
【００６６】
１…積層型チップバリスタ、１１…バリスタ素体、１３…第１の主面、１５…第２の主面、２１…第１の内部電極、２３…第２の内部電極、２５…内部導体、３１…内部電極対、３２…内部導体対、４１…接続導体、５０…端子電極、５１…第１の端子電極、５２…第２の端子電極、５３…はんだパンプ、Ｂ…バリスタ。
【図１】
0004475249.tif 000002
【図２】
0004475249.tif 000003
【図３】
0004475249.tif 000004
【図４】
0004475249.tif 000005
【図５】
0004475249.tif 000006
【図６】
0004475249.tif 000007
【図７】
0004475249.tif 000008
【図８】
0004475249.tif 000009
【図９】
0004475249.tif 000010
【図１０】
0004475249.tif 000011
【図１１】
0004475249.tif 000012
【図１２】
0004475249.tif 000013
【図１３】
0004475249.tif 000014