(57)【特許請求の範囲】
【請求項１】
絶縁性の基板上に非単結晶（非晶質または多結晶）シリコン膜を成膜する工程と、該非単結晶シリコン膜上の一部の領域に上部膜を形成する工程と、該上部膜をマスクにして露出している領域の該非単結晶シリコン膜に不純物を導入する工程と、該基板を熱処理して、前記不純物を導入した部分の非単結晶シリコン膜をプレ結晶化する工程と、該上部膜を通して該基板上全面に同一強度のエネルギービームを照射して、該上部膜をプレ結晶化した場所とプレ結晶化していない場所とで所望の結晶化度が得られるエネルギーコントロール膜として機能させ、該非単結晶シリコン膜の結晶化膜を形成する工程とを有することを特徴とする結晶化方法。
【請求項２】
請求項１において、上部膜の屈折率をｎ、膜厚をｄ（ｎｍ）とし、エネルギービームの波長をλ（ｎｍ）とすると、ｎｄ／λ≦３の関係を満たすことを特徴とする結晶化方法。
【請求項３】
絶縁性の基板上に駆動回路用薄膜トランジスタと画素書き込み用薄膜トランジスタとを形成する液晶表示装置の製造方法であって、請求項１または２に記載された結晶化方法を用いて、前記駆動回路用薄膜トランジスタと前記画素書き込み用薄膜トランジスタとで異なる結晶化度を有する結晶化シリコン膜を形成すること
を特徴とする液晶表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は結晶化方法及び液晶表示装置に係り, 反射型または透過型液晶表示装置等において各表示画素に表示電圧を書き込む際に用いられる薄膜トランジスタ(TFT) , または画素周辺の駆動ドライバ等に用いられる薄膜トランジスタの製造に関する。
【０００２】
【従来の技術】
液晶表示装置のアドレス用薄膜トランジスタや，各画素薄膜トランジスタのゲート線またはデータ線に印加する電圧を制御する画素周辺部の駆動ドライバは，近年液晶表示装置の高微細化，高品質化にともない高移動度の薄膜トランジスタが求められる。そのため，動作半導体層にポリシリコンを使った薄膜トランジスタが採用され始めている。
【０００３】
このような，ポリシリコン膜はプラズマ気相成長(P-CVD) 法を用いたアモルファスシリコン(a-Si)膜を高温でアニールする方法や，減圧気相成長 (LP-CVD) 法を用いたポリシリコン膜を用いることが多いが，低融点の廉価なガラス基板を下地にしている場合は, 高温処理が行えないためa-Si膜をレーザ等のエネルギービームで照射して結晶化している。
【０００４】
しかし，このようなレーザ等で結晶化されたポリシリコン膜は, 基板内で結晶の均一性に欠けていた。このために，特開平07-161634 号公報等では，a-Si膜内に微量の触媒元素 (Ni等) を添加した後にアニールを行い, 無添加での結晶化温度よりも低温 (580 ℃以下) で予備結晶化を行い, その後レーザ照射による結晶化を行って, 均一性を向上させたa-Si膜を得ている。
【０００５】
ところが，この方法を用いると, 高移動度の薄膜トランジスタが得られるけれども, 膜中の不純物の影響のためか，オフ電流が増加するという問題が生じた。液晶表示装置においては，周辺回路の薄膜トランジスタでは画素部分の駆動のために高移動度が要求されるが，画素部分では画素電圧の保持のためにオフ電流が少ないことが要求される。
【０００６】
そこで，特開平06-318701 号公報等では，選択的に画素領域部分の不純物濃度を低くする方法がとられている。この場合は，a-Si膜上部に選択的に触媒元素を添加するためのレジスト膜等を形成するか，触媒元素を含んだa-Si膜を真性a-Si膜の上に形成して画素部分の不純物濃度を低くするようにしている。
【０００７】
【発明が解決しようとする課題】
しかしながら，本発明者等の研究によれば, 予めa-Si膜中にNi等の不純物を混入して熱処理することにより, 基板上の一部分をある程度結晶化 (以後, プレ結晶化と呼ぶ) を行った後, レーザ結晶化を行うと, プレ結晶化を行った場所とそれを行っていない場所とでは, 最適なレーザの照射強度が異なってくることがわかった。
【０００８】
このような場合には, レーザの照射強度を変えて１枚の基板で２度以上の照射を行うか，またはパターンが複雑に入り組んでいる場合では照射強度を変えることは不可能となるので，１条件のみで照射していずれかの特性を犠牲にしなければならないという問題があった。
【０００９】
本発明は，非単結晶シリコン膜の一部の領域にプレ結晶化を行っても，レーザ照射エネルギーを変えることなく１度の照射で最適な結晶化度を得ることを目的とする。
【００１０】
【課題を解決するための手段】
上記課題の解決は，
１）絶縁性の基板上に非単結晶シリコン膜を成膜する工程と，該非単結晶シリコン膜上の一部の領域に上部膜を形成する工程と，該上部膜をマスクにして露出している領域の該非単結晶シリコン膜に不純物を導入する工程と，該基板を熱処理して，前記不純物を導入した部分の非単結晶シリコン膜を結晶化する工程と，該上部膜を通して該基板上全面に同一強度のエネルギービームを照射して該非単結晶シリコン膜の結晶化膜を形成する工程とを有する結晶化方法，あるいは
２）絶縁性の基板上に非単結晶シリコン膜を成膜する工程と，該非単結晶シリコン膜上の一部の領域にシリコン以外の不純物を導入した上部膜を形成する工程と，該上部膜を拡散源として該非単結晶シリコン膜内に該不純物を導入する工程と，該基板を熱処理して，前記不純物を導入した部分の非単結晶シリコン膜を結晶化する工程と，該上部膜を通して該基板上全面に同一強度のエネルギービームを照射して該非単結晶シリコン膜の結晶化膜を形成する工程とを有する結晶化方法，あるいは
３）前記１または２において，上部膜の屈折率をｎと膜厚をｄとエネルギービームの波長λは，
ｎｄ／λ≦３
の関係を満たす結晶化方法，あるいは
４）前記１または２において，上部膜の屈折率及び吸収率とエネルギービームの波長によって決定される上部膜の膜厚と実効吸収エネルギーとの関係において，実効吸収エネルギーの極大値または極小値を含んで上部膜の膜厚を決定する結晶化方法，あるいは
５）絶縁性の基板上に駆動回路用薄膜トランジスタと画素書き込み用薄膜トランジスタとを有し，前記１または２により作製された結晶化シリコン膜を用い，該結晶化シリコン膜は駆動回路用薄膜トランジスタと画素書き込み用薄膜トランジスタとで異なる結晶化度を有する液晶表示装置により達成される。
【００１１】
レーザ等のエネルギービームにより結晶化を行う場合にa-Si膜の上部にレーザ波長に対して透明な膜を形成すると，エネルギービームの反射率及び放熱率が変化し，a-Si部分での実効吸収エネルギーが変化する。そのために，ポリシリコン膜を形成するのに必要な照射エネルギーが異なってくる。
【００１２】
図１は本発明の原理説明図(1) で，a-Si膜の表面に酸化シリコン(SiO2)膜を厚さ 500Å,  200Å形成した場合と, 形成しない場合について，ポリシリコン膜をラマン強度により評価した結晶化度と照射レーザのエネルギー (任意単位) に対する関係を示す。図示されるように, ポリシリコン膜の結晶化度は上部のSiO2膜の膜厚により異なる。
【００１３】
つまり，同一基板上のa-Si膜の一部分で，SiO2膜を所定の膜厚で形成した状態でレーザを照射すれば１回のレーザ照射で異なる結晶化率のポリシリコン膜を基板上に作製することが可能となった。
【００１４】
図２は本発明の原理説明図(2) で，予めa-Si膜中にりん(P) やNi, Ti, Pt, Au等の不純物を混入し, 熱処理を行うことによりある程度プレ結晶化を行った試料と，a-Si膜のままの試料に対して, レーザを照射した場合のポリシリコン膜をラマン強度により評価した結晶化度と照射エネルギーとの関係を示す。
【００１５】
この場合も，プレ結晶化を行った試料では, 行わない試料よりも少ないエネルギーで最適な結晶化度となる。以上のことから，プレ結晶化を行わない場所の上にSiO2膜等を形成しておくことにより一つのレーザエネルギー照射条件により各々の領域で最適な結晶化度を得ることができる。
【００１６】
また，結晶は，その上部に残す膜の膜厚を調整することにより，任意にコントロールすることが可能である。上部に残す膜をエネルギービームに対してある程度の吸収のある膜（a-Si, TiSi, NiSi等）にしたり，２層以上の反射膜にする等して結晶化を減衰する膜として使用することも可能である。
【００１７】
図10は本発明の効果説明図で，上部エネルギーコントロール膜（上部膜）の膜厚とa-Si膜（またはポリシリコン膜）の実効吸収エネルギーの関係を示す模式図である。
【００１８】
次に，上部膜の屈折率をｎと膜厚をｄとエネルギービームの波長λは，
ｎｄ／λ≦３
の関係を満たすようにする理由を説明する。
【００１９】
上部エネルギーコントロール膜は，使用レーザ波長に対して若干の吸収を持つ膜とすると，実効吸収エネルギーは図10のように右下がりの正弦関数を示すと考えられる。
【００２０】
この場合の実効吸収エネルギーＩは，光学の教科書（例えば，光学の原理Ｉ，
【００２１】
M.ボルン, E.ウォルフ，東海大学出版会 p90〜p103) を参照すれば，数１で表される。
【００２２】
【数１】
0004458558.tif 000002
この場合は，単純化のため，レーザは膜に対して垂直入射し，上部エネルギーコントロール膜の吸収は，波長数周期分では殆どないと仮定している。また，真空の屈折率をn1, 上部エネルギーコントロール膜の膜厚を d, 屈折率をn2, a-Si膜またはポリシリコン膜の屈折率をn3としている。
【００２３】
ここで, CVD 法による上部エネルギーコントロール膜の膜厚はα n dで表されるばらつきを生じる。このばらつきにより実効吸収エネルギーのばらつきはΔＩ
【００２４】
は数２で表されるように，レーザ装置自身が持つ出力ばらつきβ以下であることが望ましい。
【００２５】
【数２】
0004458558.tif 000003
現状では，膜厚のばらつきαは 5％程度であり，レーザ出力のばらつきは10％
【００２６】
程度であり，a-Siの屈折率が3.4 として見積もると, 数３が導かれる。
【００２７】
【数３】
0004458558.tif 000004
これより，波長 308nmのXeClレーザを用いた上部エネルギーコントロール膜としてSiO2膜を用いると, 50nmの膜厚とすることにより, 最強のレーザエネルギーを得ることができる。SiO2膜とXeClレーザのばらつきを考えれば，上部エネルギーコントロール膜の膜厚は 640nm以下であることが望ましいことがわかる。
【００２８】
このとき，上部エネルギーコントロール膜を形成することにより放熱状態等が変化して理想曲線と異なる場合があるが，その場合にはそれぞれの上部エネルギーコントロール膜に対して, 膜厚と実効エネルギーとの関係を調べて, できるだけ薄い上部エネルギーコントロール膜を形成することが望ましい。
【００２９】
本発明の結晶化方法を用いれば, a-Si膜の上部に形成するSiO2膜のパターニング精度の許す限りの微細パターンで, 同一基板内で異なる結晶を持つポリシリコン膜を形成できるようになる。
【００３０】
また，基板の一部分をプレ結晶化した部分と，プレ結晶化を行っていない部分とでレーザ照射エネルギーを変えることなく, 最適な結晶化度をうることが可能になる。これにより, 高性能のポリシリコン薄膜トランジスタが得られる。
【００３１】
【発明の実施の形態】
図３〜図７は本発明の実施の形態の説明図である。
左の図は断面図, 右の図は平面図である。
【００３２】
図３(a) において，プラズマ気相成長(P-CVD) 法により, 透明ガラス基板 1の上に厚さ 500Åのa-Si膜 2を全面成長し，その上の一部の領域 (結晶化度を変えようとする領域) に P-CVD法とリソグラフィ技術を用いて上部エネルギーコントロール膜として厚さ 500ÅのSiO2膜 3を形成する。
【００３３】
図３(b) において，イオン注入法を用い, SiO2膜 3をマスクにして a-Si 膜 2に金(Au), 銅(Cu), ニッケル(Ni)等の金属を1018cm-3程度注入する。
図３(c) において，基板を窒素(N2)雰囲気中で 550℃で10時間程度の熱処理をして，a-Si膜 2をポリシリコン膜2Aに変換する。
【００３４】
一般に金属等を不純物として導入したa-Siは, この熱処理によりプレ結晶化される。この場合，不純物を導入していない部分は結晶化度は小さい。
図４(d) において，波長 308nmのXeClレーザを用い, 200mJ/cm2 のビーム条件でポリシリコン膜2A及びa-Si膜 2の結晶化を行う。
【００３５】
図４(e) において，上部のSiO2膜を除去する。これにより，同一基板内で結晶化するために異なるレーザ照射強度が必要であったプレ結晶化を行った部分 (ポリシリコン膜2A) と，プレ結晶化を行わない部分 (ポリシリコン膜2B) でも, 所望の結晶化度を持つポリシリコン膜を得ることができる。
【００３６】
図４(f) において，リソグラフィ工程と塩素系のドライエッチング法により, ポリシリコン膜2Aで画素駆動用TFT 素子パターン及び周辺回路用TFT 素子パターンを形成する。
【００３７】
図５(g) において，P-CVD 法により，ポリシリコンパターン2A上に厚さ1500Åのゲート酸化膜 (SiO2膜)  4を成長し，その上にスパッタ法及びリソグラフィ工程により厚さ  4000Åのアルミニウム(Al)膜からなるゲート電極 (及びゲートバスライン) 5 を形成する。
【００３８】
次に, ゲート電極 5をマスクにしてゲート酸化膜 4を通して, ポリシリコン膜2Aにりんイオン(P+ ) をエネルギー 90 KeV,ドーズ量 5×1013cm-2の条件で注入し，LDD(低濃度ドレイン) 領域用のドーピングを行う。
【００３９】
図５(h) において，レジスト膜 6を形成して弗酸系エッチングにより, ゲート酸化膜 4にソースドレイン電極形成用のパターニングを行う。
図６(i) において，ゲート酸化膜 4をマスクにして,  P+ をエネルギー      10 KeV, ドーズ量 5×1014cm-2の条件で注入して，ソースドレイン領域を形成する。
【００４０】
周辺駆動回路部では，CMOS回路を形成するため(f) , (g) の工程を繰り返して硼素(B) を用いてｐチャネル素子を形成する。
図６(j) において，P-CVD 法により，厚さ 500ÅのSiO2膜 7, 窒化シリコン  (SiN) 膜 8を成長して第１層間膜を形成する。
【００４１】
次いで，リソグラフィ工程とエッチング工程によりドレイン上にコンタクトホールを形成する。この際, SiN 膜はCF4 系ドライエッチングを，SiO2膜はCHF3系ドライエッチングを用いる。
【００４２】
図６(k) において，ポリシリコン膜2A上の自然酸化膜を弗酸系エッチングで除去し，リソグラフィ工程とCl系ドライエッチングを用いて, 厚さ 500Å／4000ÅのTi/Al 膜からなるデータバス (ドレインバス)  9を形成する。
【００４３】
図７(l) において，P-CVD 法を用いて, 第２層間膜として厚さ3000ÅのSiN 膜10を成膜し，ソース領域上にコンタクトホールを形成する。
図７(m) において，ポリシリコン膜2A上の自然酸化膜を除去し，厚さ1000ÅのITO(InSn酸化物) 膜からなる表示電極11を形成する。
【００４４】
この場合, 図３(b) では，不純物導入はイオン注入を用いたが，他に表面層に金属を含む塩を付着させたり，金属を含む膜をa-Si膜の表面に接触するように堆積させることでも結晶化が可能である。
【００４５】
また，上記の不純物導入は上部SiO2膜に予め不純物を混入させておき, 上部  SiO2膜を拡散源として熱処理を行うことにより, 上部SiO2膜の存在する部分のみプレ結晶化することも可能である。
【００４６】
図８(a),(b) 及び図９(c),(d) は本発明によるTFT を用いた液晶表示装置の説明図である。
図８(a) において，P-CVD 法を用いて, 透明ガラス基板 1上に厚さ2000Å/500Å/100Åの下地SiO2膜／a-Si膜 2／保護 (上部) SiO2膜 3を連続成長する。
【００４７】
ついで，表示部となる領域の保護SiO2膜 3を残すようにパターニングし，周辺回路形成部のみのa-Si膜 2を露出させる。
図８(b) において，a-Si膜の表面にNiを含む塩を付着し, 窒素雰囲気中で 550℃で 4時間程度の熱処理を行う。これにより, 周辺回路形成部のa-Si膜はプレ結晶化されてポリシリコン膜2Aとなる。
【００４８】
図９(c) において，基板全面にレーザ等のエネルギービームを照射して結晶化を行う。
この場合, プレ結晶化を行った部分と行わない部分とでは最適なレーザのパワーが異なるが，a-Si膜表面の上部SiO2膜 3の効果により実質的なレーザ吸収強度が上がるため, 一つの条件のレーザ照射で十分となる。
【００４９】
また，このようにして作製した結晶化度の異なる薄膜トランジスタは, プレ結晶化を行った場合に高移動度が得られるという利点があり，また，プレ結晶化を行わない部分でも，画素へのデータ書き込みに対して十分な程度の移動度が得られる。
【００５０】
図８(d) において，前記の方法によりTFT 素子を作製する。
【００５１】
【発明の効果】
本発明によれば，非単結晶シリコン膜の一部にプレ結晶化を行ってもレーザ照射エネルギーを変えることなく, 最適な結晶化度を得ることができる。これにより, 高移動度のポリシリコン薄膜トランジスタ及び液晶表示装置が得られる。
【図面の簡単な説明】
【図１】  本発明の原理説明図(1)
【図２】  本発明の原理説明図(2)
【図３】  本発明の実施の形態の説明図(1)
【図４】  本発明の実施の形態の説明図(2)
【図５】  本発明の実施の形態の説明図(3）
【図６】  本発明の実施の形態の説明図(4）
【図７】  本発明の実施の形態の説明図(5)
【図８】  本発明によるTFT を用いた液晶表示装置の説明図(1)
【図９】  本発明によるTFT を用いた液晶表示装置の説明図(2)
【図１０】  本発明の効果説明図
【符号の説明】
1  透明ガラス基板
2  a-Si膜
2A ポリシリコン膜
3  上部膜でSiO2膜
4  ゲート絶縁膜でSiO2膜
5  ゲート電極でAl膜
6  レジスト膜
7  第１層目層間膜でSiO2膜
8  第１層目層間膜でSiN 膜
9  ドレインバスでAl膜
10  第２層目層間膜でSiN 膜
11  表示電極でITO 膜
【図１】
0004458558.tif 000005
【図２】
0004458558.tif 000006
【図３】
0004458558.tif 000007
【図４】
0004458558.tif 000008
【図５】
0004458558.tif 000009
【図６】
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【図７】
0004458558.tif 000011
【図８】
0004458558.tif 000012
【図９】
0004458558.tif 000013
【図１０】
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