(57)【特許請求の範囲】
【請求項１】
ビットシリアルアナログディジタル変換器（ＡＤＣ）がＲＡＭＰ信号を受け取る第１の比較器入力と入力アナログ信号を受け取る第２の比較器入力とを有する比較器を有し、且つ、乗算を生成しないとして定義された１−ＲＡＭＰ信号が存在する、ビットシリアルＡＤＣで、入力アナログ信号のアナログディジタル変換及び、Ｘによる乗算を同時に行う方法であって、
ａ）０＜Ｘ且つＸ≠１として、１−ＲＡＭＰ信号の電圧レベルよりも１／Ｘ倍高い電圧レベルのＭ−ＲＡＭＰ信号を発生するステップと、
ｂ）Ｍ−ＲＡＭＰ信号を、第１の比較器入力へ与えるステップとを有する方法。
【請求項２】
０＜Ｘ＜１である請求項１記載の方法。
【請求項３】
ビットシリアルアナログディジタル変換器（ＡＤＣ）がＲＡＭＰ信号を受け取る第１の比較器入力と入力アナログ信号を受け取る第２の比較器入力とを有する比較器を有し、且つ、一定の大きさＶの電圧ステップを有し、且つ長期間にわたって測定される電圧／時間の傾斜である平均傾斜Ｔを有する、乗算を生成しないとして定義された１−ＲＡＭＰ信号が存在する、ビットシリアルＡＤＣで、入力アナログ信号のアナログディジタル変換及び、Ｘによる乗算を同時に行う方法であって、
ａ）Ｎ及びＫは整数であるとして、且つ、０＜Ｘ且つＸ≠１として、長期間にわたって測定される電圧／時間の傾斜である平均傾斜として約Ｔ／Ｘを有するように、大きさがＶＮ／Ｋ及び、大きさがＶ（Ｎ＋１）／Ｋの電圧ステップを有するＭ−ＲＡＭＰ信号を生成するステップと、
ｂ）Ｍ−ＲＡＭＰ信号を、第１の比較器入力へ与えるステップとを有する方法。
【請求項４】
０＜Ｘ＜１である請求項３記載の方法。
【請求項５】
Ｄは１／Ｘの小数部を表すのに使用される２値ビットの数であり、Ｋ＝２Ｄである請求項３記載の方法。
【請求項６】
Ｋ＝１である請求項３記載の方法。
【請求項７】
Ｎは、Ｎ≦（Ｋ／Ｘ）＜Ｎ＋１のように選択された請求項３記載の方法。
【請求項８】
ビットシリアルアナログディジタル変換器（ＡＤＣ）がＢＩＴＸ信号を受け取るデータ入力を有するラッチを有し、乗算を提供しない周波数Ｆｏを有する１−ＢＩＴＸ信号が存在する、ビットシリアルＡＤＣで、入力アナログ信号のアナログディジタル変換及び、Ｘによる乗算を同時に行う方法であって、
ａ）Ｎ及びＫは整数であるとして、且つ、０＜Ｘ且つＸ≠１として、周波数ＫＦｏ／Ｎ及び、周波数ＫＦｏ／（Ｎ＋１）の交番セグメントを有するＭ−ＢＩＴＸ信号を生成するステップであり、交番セグメントが、Ｍ−ＢＩＴＸが長期間にわたって測定される平均周波数として約ＸＦｏを有するように選択された継続時間を有する、Ｍ−ＢＩＴＸ信号を生成するステップと、
ｂ）Ｍ−ＢＩＴＸ信号を、データ入力へ与えるステップとを有する方法。
【請求項９】
０＜Ｘ＜１である請求項８記載の方法。
【請求項１０】
Ｄは１／Ｘの小数部を表すのに使用される２値ビットの数であり、Ｋ＝２Ｄである請求項８記載の方法。
【請求項１１】
Ｋ＝１である請求項８記載の方法。
【請求項１２】
Ｎは、Ｎ≦（Ｋ／Ｘ）＜Ｎ＋１のように選択された請求項８記載の方法。
【請求項１３】
Ｍ−ＢＩＴＸの平均周波数は、ＸＦｏから、ＸＦｏの１／２ｎ倍以内であり、ここでｎはアナログディジタル変換に要求される分解能のビット数である請求項８記載の方法。
【請求項１４】
Ｍ−ＢＩＴＸの平均周波数はＸＦｏの１０％以内である請求項８記載の方法。
【請求項１５】
Ｍ−ＢＩＴＸの平均周波数はＸＦｏの５％以内である請求項８記載の方法。
【請求項１６】
乗算を提供しない周波数Ｆｏを有する１−ＢＩＴＸ信号が存在する、ビットシリアルアナログディジタル変換器で、アナログディジタル変換及び、係数Ｘによる乗算を同時に行うためのＭ−ＲＡＭＰ信号を発生する方法であって、
ａ）Ｎは整数であり且つ、Ｋは整数であり且つ格子密度係数であり、且つ、０＜Ｘ且つＸ≠１として、関係
【数１】
0004472096.tif 000021
にしたがって、Ｎ、Ａ及び、Ｂを選択するステップと、
ｂ）２ＫＦｏのレートで、以下のステップ（ｉ）−（ｉｖ）、
ｉ）最大値Ｂを有する第1の連続和に、Ａを加算するステップと、
ｉｉ）以下の、
ａ）第1の連続和がステップ（ｉ）の間に、Ｂを超えない場合には、値Ｎ、
ｂ）第1の連続和がステップ（ｉ）の間に、Ｂを超える場合には、値Ｎ＋１、を有するディジタル番号を生成するステップと、
ｉｉｉ）ステップ（ｉｉ）で生成されたディジタル番号を、第２の連続和へ加算するステップと、
ｉｖ）第２の連続和をアナログ値へ変換するステップと
を実行するステップを有し、
それによって、ビットシリアルアナログディジタル変換器で使用されるときに、生成されたアナログ値の連続は、Ｘによる乗算を提供するＭ−ＢＩＴＸ信号である方法。
【請求項１７】
０＜Ｘ＜１である、請求項１６記載の方法。
【請求項１８】
Ｄは１／Ｘの小数部を表すのに使用される２値ビットの数であり、Ｋ＝２Ｄである請求項１６記載の方法。
【請求項１９】
Ｋ＝１である、請求項１６記載の方法。
【請求項２０】
Ｎは、Ｎ≦（Ｋ／Ｘ）＜Ｎ＋１のように選択された請求項１６記載の方法。
【請求項２１】
以下の、
【数２】
0004472096.tif 000022
は、Ｋ／Ｘから、Ｋ／Ｘの１／２ｎ倍以内であり、ここでｎはアナログディジタル変換で要求される分解能のビット数である、請求項１９記載の方法。
【請求項２２】
以下の、
【数３】
0004472096.tif 000023
は、Ｋ／Ｘの１２．５％以内でＫ／Ｘに等しい、請求項１９記載の方法。
【請求項２３】
Ｎ，Ａ及び、Ｂは、
Ｎ＝Ｋ／Ｘの整数部
Ｂ＝２ｎＫ、且つ
Ａ＝Ｒｏｕｎｄ（Ｂ（ｆｒａｃ（Ｋ／Ｘ））
ここでｎはアナログディジタル変換で要求される分解能のビット数である、ように選択された、請求項１６記載の方法。
【請求項２４】
Ｎ，Ａ及び、Ｂは、
Ｂ＝Ｒｏｕｎｄ（２ｎＸＫ）
Ｎ＝
【数４】
0004472096.tif 000024
の整数部、且つ
Ａ＝Ｋ２２ｎｍｏｄ（Ｂ）
ここでｎはアナログディジタル変換で要求される分解能のビット数である、ように選択された、請求項１６記載の方法。
【請求項２５】
Ｎ，Ａ及び、Ｂは、等式
Ｂ／Ｃ＝Ｎ＋（Ａ／Ｂ）
にしたがって選択され、
ここで、Ｃは所定の定数より小さい整数であり、且つ、分数Ｂ／Ｃは、Ｂ／Ｃが所定の定数が与えられたＫ／Ｘに可能な限り近い様に、Ｓｔｅｒｎ−Ｂｒｏｃｏｔ番号木から選択される、請求項１６記載の方法。
【請求項２６】
所定の定数は、２ｎＫであり、ここでｎはアナログディジタル変換で要求される分解能のビット数である、請求項２５記載の方法。
【請求項２７】
乗算を提供しない周波数Ｆｏを有する１−ＢＩＴＸ信号が存在する、ビットシリアルアナログディジタル変換器で、アナログディジタル変換及び、係数Ｘによる乗算を同時に行うためのＭ−ＢＩＴＸ信号を発生する方法であって、
ａ）Ｎは整数、Ｋは整数であり且つ格子密度係数であり、且つ、０＜Ｘ且つＸ≠１として、関係
【数５】
0004472096.tif 000025
にしたがって、Ｎ、Ａ及び、Ｂを選択するステップと、
ｂ）最大値Ｂを有する連続和に、Ａを加算するステップと、
ｃ）以下の、
ｉ）連続和がステップ（ｂ）の間に、Ｂを超えない場合には、周波数ＫＦｏ／Ｎ
ｉｉ）連続和がステップ（ｂ）の間に、Ｂを超える場合には、周波数ＫＦｏ／（Ｎ＋１）、
を有する矩形波信号を生成するステップとを有し、
ここで、ステップ（ｂ）は、ステップ（ｃ）で生成される矩形波信号の各遷移後に行われ、
それにより、ビットシリアルアナログディジタル変換器で使用されるとき、矩形波信号は、Ｘによる乗算を提供するＭ−ＢＩＴＸ信号である方法。
【請求項２８】
０＜Ｘ＜１である請求項２７記載の方法。
【請求項２９】
Ｄは１／Ｘの小数部を表すのに使用される２値ビットの数であり、Ｋ＝２Ｄである請求項２７記載の方法。
【請求項３０】
Ｋ＝１である請求項２７記載の方法。
【請求項３１】
Ｎは、Ｎ≦（Ｋ／Ｘ）＜Ｎ＋１のように選択された請求項２７記載の方法。
【請求項３２】
以下の、
【数６】
0004472096.tif 000026
は、Ｋ／Ｘから、Ｋ／Ｘの１／２ｎ倍以内であり、ここでｎはアナログディジタル変換で要求される分解能のビット数である、請求項３０記載の方法。
【請求項３３】
以下の、
【数７】
0004472096.tif 000027
は、Ｋ／Ｘの１２．５％以内である、請求項３０記載の方法。
【請求項３４】
Ｎ，Ａ及び、Ｂは、
Ｎ＝Ｋ／Ｘの整数部
Ｂ＝２ｎＫ、且つ
Ａ＝Ｒｏｕｎｄ（Ｂ（ｆｒａｃ（Ｋ／Ｘ））
ここでｎはアナログディジタル変換で要求される分解能のビット数である、ように選択された、請求項２７記載の方法。
【請求項３５】
Ｎ，Ａ及び、Ｂは、
Ｂ＝Ｒｏｕｎｄ（２ｎＸＫ）
Ｎ＝
【数８】
0004472096.tif 000028
の整数部、且つ
Ａ＝Ｋ２２ｎｍｏｄ（Ｂ）
ここでｎはアナログディジタル変換で要求される分解能のビット数である、ように選択された、請求項２７記載の方法。
【請求項３６】
Ｎ，Ａ及び、Ｂは、等式
Ｂ／Ｃ＝Ｎ＋（Ａ／Ｂ）
にしたがって選択され、
ここで、Ｃは所定の定数より小さい整数であり、分数Ｂ／Ｃは、Ｂ／Ｃが所定の定数が与えられたＫ／Ｘに可能な限り近い様に、Ｓｔｅｒｎ−Ｂｒｏｃｏｔ番号木から選択される、請求項２７記載の方法。
【請求項３７】
所定の定数は、２ｎＫであり、ここでｎはアナログディジタル変換で要求される分解能のビット数である、ように選択された請求項３６記載の方法。
【請求項３８】
乗算を提供しない周波数Ｆｏを有する１−ＢＩＴＸ信号が存在する、ビットシリアルアナログディジタル変換器で、アナログディジタル変換及び、係数Ｘによる乗算を同時に行うためのＭ−ＲＡＭＰ信号を発生する装置であって、
ａ）Ｎは整数であり、Ｋは整数であり且つ格子密度係数であり、且つ、０＜Ｘ且つＸ≠１として、増分Ａと容量Ｂは、関係
【数９】
0004472096.tif 000029
にしたがって選択される、周波数ＫＦｏで第１の連続和に増分Ａを加算する第１のアキュムレータと、
ｂ）以下の
ｉ）Ａが連続和に加算された後に、第1の連続和が容量Ｂを超えないときには、ディジタル番号としてのＮ、
ｉｉ）Ａが連続和に加算された後に、第1の連続和が容量Ｂを超えるきには、ディジタル番号としてのＮ＋１、
を出力をする、第１のアキュムレータと通信する番号選択器と、
ｃ）ステップ（ｂ）で生成されたディジタル番号を、周波数ＫＦｏで第２の連続和に加算する第２のアキュムレータと、
ｄ）第２の連続和を受信し、且つ、第２の連続和を、１／Ｋに比例するアナログ値へ変換するディジタルアナログ変換器とを有する装置。
【請求項３９】
Ｋ＝１である請求項３８の装置。
【請求項４０】
第１及び、第２のアキュムレータが周波数２ＫＦｏで加算する様に、第１及び、第２のアキュムレータに周波数を供給するクロックを更に有する請求項３８記載の装置。
【請求項４１】
ディジタルアナログ変換器が周波数２ＫＦｏで、第２の連続和のディジタルアナログ変換行う様に、ディジタルアナログ変換器に周波数を供給するクロックを更に有する請求項３８記載の装置。
【請求項４２】
乗算を提供しない周波数Ｆｏを有する１−ＢＩＴＸ信号が存在する、ビットシリアルアナログディジタル変換器で、アナログディジタル変換及び、係数Ｘによる乗算を同時に行うためのＭ−ＢＩＴＸ信号を発生する装置であって、
ａ）Ｎは整数であり、Ｋは整数であり且つ格子密度係数であり、且つ、０＜Ｘ且つＸ≠１として、増分Ａと容量Ｂは、関係
【数１０】
0004472096.tif 000030
にしたがって選択される、連続和に増分Ａを加算するアキュムレータと、
ｂ）ここでＦｏは乗算を提供しない１−ＢＩＴＸ信号の周波数であり、以下の
ｉ）Ａが連続和に加算された後に、連続和が容量Ｂを超えないときには、周波数ＫＦｏ／Ｎを、
ｉｉ）Ａが連続和に加算された後に、連続和が容量Ｂを超えるときには、周波数ＫＦｏ／（Ｎ＋１）を、
発生する、アキュムレータと通信する矩形波周波数発生器と、
ｃ）周波数発生器出力の各遷移エッジ後に、アキュムレータに、増分Ａを連続和へ加算させる手段とを有する装置。
【請求項４３】
Ｋ＝１である請求項４２記載の装置。
【請求項４４】
矩形波周波数発生器は、周波数ＫＦｏを供給するクロックと、Ｎ又は、Ｎ＋１のいずれかの選択できる法を有する分周器とを有し、分周器は周波数ＫＦｏを受け取り、アキュムレータの連続和に従ってＫＦｏ／Ｎ又はＫＦｏ／（Ｎ＋１）のいずれかである出力周波数を発生する、請求項４２記載の装置。
【請求項４５】
単一傾斜アナログディジタル変換器（ＡＤＣ）がＲＡＭＰ信号を受け取る第１の比較器入力と入力アナログ信号を受け取る第２の比較器入力とを有する比較器を有し、且つ、電圧対時間傾斜Ｓを有し且つ乗算を提供しない１−ＳＳ−ＲＡＭＰ信号が存在する、単一傾斜ＡＤＣで、入力アナログ信号のアナログディジタル変換及び、Ｘによる乗算を同時に行う方法であって、
ａ）０＜Ｘ且つＸ≠１として、平均電圧対時間傾斜Ｓ／Ｘを有するＭ−ＳＳ−ＲＡＭＰ信号を、第１の比較器入力へ与えるステップを有する方法。
【請求項４６】
０＜Ｘ＜１である、請求項４５記載の方法。
【請求項４７】
単一傾斜アナログディジタル変換器（ＡＤＣ）が、ＲＡＭＰ信号を受け取る第１の比較器入力と入力アナログ信号を受け取る第２の比較器入力とを有する比較器と、該比較器の出力信号を受け取るゲート入力とＳＳ−ＦＲＥＱ入力とを有するカウンタとを有し、且つ、周波数Ｑを有し且つ乗算を提供しない１−ＳＳ−ＦＲＥＱ信号が存在する、単一傾斜ＡＤＣで、入力アナログ信号のアナログディジタル変換及び、Ｘによる乗算を同時に行う方法であって、
ａ）０＜Ｘ且つＸ≠１として、平均周波数ＱＸを有するＭ−ＳＳ−ＦＲＥＱ信号を、カウンタのＳＳ−ＦＲＥＱ入力へ与えるステップを有する方法。
【請求項４８】
０＜Ｘ＜１である、請求項４７記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログディジタル変換方法と、電子的に乗算を行う方法に関する。特に、本発明は、アナログディジタル変換方法と、乗算を同時に行う方法を提供する。特に、本発明は、多くの並列アナログ信号のデータ圧縮で使用するのに適している。更に、２次元画像センサ配列に別々に変換を行う構造を開示する。
【０００２】
【従来の技術】
電荷結合素子（ＣＣＤ）又は、フォトディテクタ配列のような画像センサ配列は、機械映像やディジタルカメラのような画像応用で良く使用されている。そのような画像配列は、典型的には、画像チップの面上に配置された、５００，０００から１，０００，０００の微視的な光センサを有する。各センサは、入力光の強さの関数のアナログ値（即ち、電圧）を発生する。蓄積されるべき画像に関しては、各センサからのアナログ値をディジタル化することが一般的に、必要である。
【０００３】
ディジタル化は、典型的には、各センサからのアナログ値を順次ディジタル化する高速アナログディジタル変換器（ＡＤＣ）で行われる。画像配列の多くのセンサで、得られた各画素により多くのデータが生成される。それゆえ、多くの画像装置では、ディジタル化された画像の蓄積と伝送を容易にするために、ある種のデータ圧縮機構が採用されている。
【０００４】
分離できる２−Ｄ変換は、（分離できるので）比較的利用が簡単のため、データ圧縮で良く使用される。ＪＰＥＧとＭＰＥＧは、分離できる２−Ｄ変換を使用する画像データ圧縮技術の例である。図１は、８ｘ８画素配列と、分離できる２−Ｄ変換に関係した基本概念を示す。分離できる２−Ｄ変換では、各ローと各コラムからのディジタル値は、予め計算されたディジタル係数（Ｒ１，Ｒ２．．．Ｒ８；Ｃ１，Ｃ２．．．Ｃ８）により乗算される。このように、各画素値は数ＲｉＣｊにより乗算される。ここで，ｉとｊは１から８の間の整数である。分離できる２−Ｄ変換の計算と使用は、従来技術の信号処理で既知である。多くの種類の分離できる２−Ｄ変換がある。分離できる２−Ｄ変換を含む、多くのデータ圧縮技術は，多くのディジタル化された画素値のために、多くの数学的乗算を行うことが必要である。図１の８ｘ８画素配列は、典型的には、何千もの画素を有する多くの画素配列の小ブロックであることに注意する。
【０００５】
これらの乗算を行う現在のアプローチ（例えば、ディジタルカメラ）は、ディジタル乗算を行う専用のディジタル信号プロセッサへディジタル画素値を出力する。比較的高価なチップと多くの電力を消費するのでこれは問題である。他の文献の例は、ディジタル化前に、アナログ値に直接乗算を行い、次に可変ステップサイズの量子化（ディジタル化）を行う。このアプローチは望ましくない。アナログメモリと、大きなチップ領域と電力を要する高度なアナログ処理と必要とし、利用するのが複雑であるからである。さらに、１９９７年２月サンフランシスコ、カリフォルニアで行われた、ＩＳＳＣＣ技術論文ダイジェストの、Ｓ．Ｋａｗａｈｉｔｏ他による，”アナログ２−Ｄ離散コサイン変換処理とＡＤＣ／量子化器を伴った圧縮ディジタル出力ＣＭＯＳ画像センサ” の参考文献がある。
【０００６】
Ｆｏｗｌｅｒ他の米国特許５，８０１，６５７は、画素レベルのアナログディジタル変換（ＡＤＣ）を行う方法及び、装置を開示する。言い換えると、各画素は、単純なＡＤＣが設けられる。各ＡＤＣは、センサ配列外部の駆動回路から質問信号を受ける。全配列に１つのみの駆動回路が必要である。ディジタル画素値はシリアルに出力される。方法は、マルチチャネルビットシリアル（ＭＣＢＳ）アナログディジタル変換と呼ばれる。単一チャネルのＭＣＢＳは、ビットシリアルＡＤＣと呼ばれる。ＭＣＢＳ  ＡＤＣは、画像取得に適用できる多くの優位点を有するが、ディジタル乗算は提供しない。分離できる２−Ｄ変換は、ＭＣＢＳ−ディジタル化された画像に行われる場合には、さらなる、ディジタル信号処理が必要である。これは、画像装置のコストと電力消費を増加する。
【０００７】
それゆえ、分離したディジタル信号プロセッサ無しに、連続したディジタル値に乗算を行えることが望ましい。
【０００８】
また、ＭＣＢＳ  ＡＤＣは多くの優位点を有するので、ＭＣＢＳハードウェアと前述の方法を用いて乗算を行うことが望ましい。
【０００９】
図２は、Ｆｏｗｌｅｒ他の米国特許５，８０１，６５７による単一チャネルビットシリアルＡＤＣを示す。
【００１０】
単一チャネルビットシリアルＡＤＣは、比較器２０、１ビットラッチ２２、を有する。比較器の出力３２は、ラッチゲート入力３４に接続される。単調に増加するＲＡＭＰ信号２４は、比較器の反転入力３０に入力し、ディジタル化されるべきアナログ値（電圧）２８は、比較器の非反転入力２６に入力する。それゆえ、ＲＡＭＰ２４がアナログ電圧２８を超えたときに、出力３２はローレベルとなる。比較器の出力は、ラッチ２２のゲート３４へ入力する。ＢＩＴＸ３６は、ラッチ２２の入力３８へ入力する。それゆえ、ＲＡＭＰ信号がアナログ電圧２８を超えたときにラッチ２２はＢＩＴＸ値をラッチする。ラッチされたＢＩＴＸ値は、シリアルディジタル出力へ供給される。
【００１１】
図３は、ＢＩＴＸとＲＡＭＰ信号の相互作用を示す図である。ＲＡＭＰ２４は、所定の電圧レベル４０と電圧ステップ４６を有する階段状波形である。ＢＩＴＸは矩形波である。ＢＩＴＸは、時間が指定された遷移４２を有し、ＢＩＴＸ遷移４２とＲＡＭＰ電圧ステップ４６の間には、遅延４４がある。遅延４４は、比較器が状態を変える前のセットアップ時間をラッチに与える。
【００１２】
ＲＡＭＰとＢＩＴＸは、望ましいディジタル（０又は、１）が、Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ｄ、Ｄ−Ｅ及び、Ｅ−Ｆに示す所定のアナログ電圧範囲に結合される様に共に設計される。
【００１３】
図４は、図３に示すＲＡＭＰとＢＩＴＸ信号の量子化テーブルを示す。電圧範囲に結合したディジタル出力は、変化するＢＩＴＸにより変更される。
【００１４】
ビットシリアルＡＤＣ技術は、アナログ値を正確な多ビットへディジタル化するのに使用され得る。ビットは、シリアルに出力される。例えば、最大ビット（ＭＳＢ）を先頭に、又は、最小ビット（ＬＳＢ）を先頭に、ビットはどのような好ましい順序でも出力できる。特徴的なＲＡＭＰ波形は正確な各ビットのために要求される。データは、各ＲＡＭＰ波形の間にラッチから出力される。ＲＡＭＰの電圧レベル４０とＢＩＴＸのパターンは、好ましい量子化テーブルを出力するために変えられる。例えば、中間調は、ＢＩＴＸとＲＡＭＰを適切に設計することにより出力できる。
【００１５】
ビットシリアルＡＤＣの１つの大きな優位点は、多くの分離したＡＤＣは、多チャネルビットシリアル（ＭＣＢＳ）ＡＤＣを構成するために、同時に、動作できることである。これは、図５に示される。ＢＩＴＸとＲＡＭＰを発生する回路は、全ＡＤＣ４８へ同じＢＩＴＸとＲＡＭＰを供給する。各ＡＤＣのハードウェアは非常に簡単なので、多くのＡＤＣ（例えば、１０００）が、同時に動作できる。この特徴は、特に多くのアナログ値がディジタル化されねばならない応用で有益である。この状況は、例えば、画像信号からのアナログ信号をディジタル化するときに発生する。画像センサでは、単一のＡＤＣは各画素又は、小グループにに設けられる。
【００１６】
【発明が解決しようとする課題】
上述の様に、乗算を行う現在のアプローチ（例えば、ディジタルカメラ）は、ディジタル乗算を行う専用のディジタル信号プロセッサへディジタル画素値を出力する。比較的高価なチップと多くの電力を消費するのでこれは問題である。他の文献の例は、ディジタル化前に、アナログ値に直接乗算を行い、次に可変ステップサイズの量子化（ディジタル化）を行う。このアプローチは望ましくない。
【００１７】
又、分離できる２−Ｄ変換は、ＭＣＢＳ−ディジタル化された画像に行われる場合には、さらなる、ディジタル信号処理が必要である。これは、画像装置のコストと電力消費を増加する。
【００１８】
【課題を解決するための手段】
従って、本発明の目的は、以下のような、
１）マルチチャネルビットシリアルアナログディジタル変換方法及びハードウェアと完全に互換性のあることと、
２）現在のＭＣＢＳ回路に加えるべき更なるハードウェアを要しないことと、
３）各ディジタル化された値を２つの独立して調整できる係数と乗算するのに使用できることと、
４）正確に決定された係数と乗算する様にプログラムできることと、
５）画像データ圧縮の、分離した２―Ｄ変換、畳み込み及び、フィルタを行うのに使用できることと、
６）多くの並列アナログ信号がディジタル化され且つ係数と乗算されるどのような状況でも使用できることと、
７）アナログディジタル変換とディジタル乗算の両方が行われるどのような状況でも使用できるディジタル乗算を行う方法を提供することである。
【００１９】
本発明の他の目的は、単一傾斜アナログディジタル変換器で、アナログディジタル変換と乗算を同時に行える方法を提供することである。
【００２０】
これらの及び、他の目的及び、優位点は、図を参照して以下の説明を読むことにより明らかとなろう。
【００２１】
上記目的と優位点は、ビットシリアルＡＤＣへ供給するＲＡＭＰとＢＩＴＸ信号を変えることにより達成される。ＲＡＭＰ信号を変えることで、係数により、ディジタル出力の乗算を行え、ＢＩＴＸ信号を変えることで、第２の係数により、ディジタル出力の乗算を行える。
【００２２】
Ｍ−ＲＡＭＰとＭ−ＢＩＴＸは、乗算を提供するＲＡＭＰとＢＩＴＸ信号を示すのに使用される総称的な用語である。
【００２３】
乗算を提供しない１−ＲＡＭＰ信号が存在する。ＲＡＭＰを使用したＸの係数による乗算は、１ＲＡＭＰ信号の電圧レベルと１／Ｘの係数だけ異なる電圧レベルを有するＭ−ＲＡＭＰ信号を発生することにより達成される。Ｍ−ＲＡＭＰ信号はビットシリアルＡＤＣの比較器入力に与えられる。
【００２４】
乗算を提供しない周波数Ｆｏの１−ＢＩＴＸ信号が存在する。ＢＩＴＸを介して乗算を提供する際には、平均周波数がＸＦｏに近いＭ−ＢＩＴＸ信号が発生される。Ｍ−ＢＩＴＸ信号は、周波数ＫＦｏ／Ｎ及び、周波数ＫＦｏ／Ｎ＋１で交番するセグメントを有する。ここでＮは正の整数、Ｋは整数である。Ｍ−ＢＩＴＸ信号はビットシリアルＡＤＣのデータ入力に与えられる。Ｋ≠１の場合には、ＲＡＭＰ信号は、同様に変わらなければならない。
【００２５】
好ましくは、Ｋ＝２Ｄである。ここで、Ｄは１／Ｘの小数部を表すのに使用される２値ビットの数である。このしくは、  Ｎは、Ｎ＜（Ｋ／Ｘ）＜Ｎ＋１のように選択される。
【００２６】
また、Ｍ−ＢＩＴＸの平均周波数は、ＸＦｏに近いことが好ましい。例えば、Ｍ−ＢＩＴＸの平均周波数はＸＦｏから、ＸＦｏの１／２ｎ−１倍以内であることが好ましく、ここでｎはアナログディジタル変換に要求される分解能のビット数である。かわりに、Ｍ−ＢＩＴＸの平均周波数はＸＦｏの１０％又は、５％以内であることができる。
【００２７】
本発明は、また、”格子へのスナップ”特性を有するＭ−ＲＡＭＰ信号を発生する方法を有する。この方法は、次の関係にしたがって、Ｎ，Ａ及び、Ｂを選択することで始まる。
【００２８】
【数１５】
0004472096.tif 000002
ここで、ＮとＫは整数である。Ｋは格子密度係数である。値Ａは、第１の連続和に周波数２ＫＦｏで加算される。第１の連続和は、アキュムレータで発生されることができる。値Ａのディジタル番号は、第1の連続和がＢを超えない場合には値Ｎ、第1の連続和がＢを超えた場合には、値Ｎ＋１を有するように生成される。ディジタル番号は、Ａが加算された後、連続和がＢを超えた場合には、Ｎ＋１を有する。生成されるディジタル番号は、２ＫＦｏのレートで第２の連続和に加算される。第２の連続和は、ディジタルアナログ変換器（ＤＡＣ）へ送られる。ＤＡＣの出力は、好ましいＭ−ＲＡＭＰ信号である。Ｎは、Ｎ＜（Ｋ／Ｘ）＜Ｎ＋１のように選択（即ち、ＮはＫ／Ｘの整数部）されることが好ましい。また、
【００２９】
【数１６】
0004472096.tif 000003
は、Ｋ／Ｘに非常に近いことが好ましい。本発明は、Ｎ，Ａ及び、Ｂを選択するアルゴリズムを含む。
【００３０】
本発明は、また、”格子へのスナップ”特性を有するＭ−ＢＩＴＸ信号を発生する方法を有する。この方法は、次の関係にしたがって、Ｎ，Ａ及び、Ｂを選択することで始まる。
【００３１】
【数１７】
0004472096.tif 000004
ここで、ＮとＫは整数である。Ｋは格子密度係数である。値Ａは、連続和に加算される。例えば、連続和は、アキュムレータで発生されることができる。次に、Ａが連続和に加算された後に、連続和が容量Ｂを超えないときには、周波数ＫＦｏ／Ｎを有する矩形信号が発生される。Ａが連続和に加算された後に、連続和が容量Ｂを超えるきには、矩形信号は、周波数ＫＦｏ／（Ｎ＋１）を有する。増分Ａは、矩形信号の各遷移エッジ後に、連続和へ加算される。矩形信号は、Ｘの乗算を提供する望ましいＭ−ＢＩＴＸ信号である。Ｎは、Ｎ＜（Ｋ／Ｘ）＜Ｎ＋１のように選択（即ち、ＮはＫ／Ｘの整数部）されることが好ましい。また、
【００３２】
【数１８】
0004472096.tif 000005
は、Ｋ／Ｘに非常に近いことが好ましい。本発明は、Ｎ，Ａ及び、Ｂを選択するアルゴリズムを含む。
【００３３】
本発明は、Ｍ−ＲＡＭＰ信号を発生する装置を含む。装置は、第１の連続和を発生する第１のアキュムレータを有する。第１のアキュムレータは、容量Ｂを有する。値Ａは、周波数２ＫＦｏで第１の連続和に加算される。値Ｎ，Ａ及び、Ｂは、
【００３４】
【数１９】
0004472096.tif 000006
で選択される。ここで、ＮとＫは整数である。Ｋは格子密度係数である。装置は又、番号選択器を有する。番号選択器は、Ａが連続和に加算された後に、第1の連続和が容量Ｂを超えないときには、ディジタル番号Ｎを供給する。番号選択器は、Ａが連続和に加算された後に、第1の連続和が容量Ｂを超えるきには、ディジタル番号Ｎ＋１を供給する。番号選択器は、ディジタル番号を周波数２ＫＦｏで供給する。装置は、また、ディジタル番号を、第２の連続和に加算する第２のアキュムレータを有する。装置は更に、第２の連続和をアナログ値に変換するディジタルアナログ変換器（ＤＡＣ）を有する。ＤＡＣより供給されたアナログ値は、Ｘの乗算を提供する望ましいＭ−ＲＡＭＰ信号である。装置は、アキュムレータとＤＡＣが正しい周波数で動作することを保証するクロックを有しても良い。
【００３５】
本発明はまた、”格子へのスナップ”特性を有するＭ−ＢＩＴＸ信号を発生する装置を含む。装置は、アキュムレータ内で連続和に値Ａを加算するアキュムレータを有する。アキュムレータは容量Ｂを有する。値Ｎ，Ａ及び、Ｂは、
【００３６】
【数２０】
0004472096.tif 000007
で選択される。ここで、ＮとＫは整数である。Ｋは格子密度係数である。装置はまた、アキュムレータと通信する矩形波周波数発生器を有する。周波数発生器は、
Ａが連続和に加算された後に、連続和が容量Ｂを超えないときには、周波数ＫＦｏ／Ｎを発生する。周波数発生器は、Ａが連続和に加算された後に、連続和が容量Ｂを超えるきには、周波数ＫＦｏ／（Ｎ＋１）を発生する。アキュムレータは、周波数発生器出力の各遷移エッジ後に、Ａを連続和へ加算する。周波数発生器出力は、Ｘの乗算を提供する望ましいＭ−ＢＩＴＸ信号である。矩形波周波数発生器は、Ｎ又は、Ｎ＋１の法を選択できる分周器と通信する周波数ＫＦｏのクロックを有する。
【００３７】
本発明は、また、画像を得て、画像を圧縮／フィルタ処理する装置も含む。装置はアナログ信号を生成するフォトディテクタの配列を有する。フォトディテクは、ローとコラムに配置される。装置は、フォトディテクタと通信するビットシリアルアナログディジタル変換器（ＡＤＣ）を有する。装置は、異なる係数による乗算を提供する複数の異なるＭ−ＲＡＭＰ信号を発生するＭ−ＲＡＭＰ発生器を有する。装置は、異なる係数による乗算を提供する複数の異なるＭ−ＢＩＴＸ信号を発生するＭ−ＢＩＴＸ発生器を有する。装置は、異なるコラムへ異なるＭ−ＲＡＭＰ信号を供給し、且つ異なるローへ異なるＭ−ＢＩＴＸ信号を供給する回路を有する。例えば、回路は、スイッチマトリクスを有する。Ｍ−ＲＡＭＰ及び、Ｍ−ＢＩＴＸ発生器は、異なるＭ−ＲＡＭＰ及び、Ｍ−ＢＩＴＸ信号の設計に関する情報を蓄積する、検索テーブルを有することができる。
また、Ｍ−ＲＡＭＰ及び、Ｍ−ＢＩＴＸ発生器は、分数−Ｎの位相ロックループを有することができる。本発明のローとコラムは交換できると理解される。それゆえ異なるローに供給されるＭ−ＲＡＭＰ信号と、異なるコラムに供給されるＭ−ＢＩＴＸ信号を伴う装置は、本発明の請求項の範囲内である。ローとコラムは六辺系の配列、又は、放射状配列又は、画素でも良いと理解される。
【００３８】
本発明は、また、単一傾斜ＡＤＣで、Ａ／Ｄ変換とＸの乗算を同時に行う方法も有する。方法は、単一傾斜アナログディジタル変換器で使用されている単一傾斜ＲＡＭＰ信号（ＳＳ−ＲＡＭＰ）の電圧／時間傾斜を１／Ｘ係数だけ変えるステップを有する。
【００３９】
本発明は、また、単一傾斜ＡＤＣで、Ａ／Ｄ変換とＸの乗算を同時に行う第２の方法も有する。方法は、、単一傾斜アナログディジタル変換器で使用されている単一傾斜ＦＲＥＱ信号（ＳＳ−ＦＲＥＱ）の周波数をＸ係数だけ変えるステップを有する。
【００４０】
本発明は、また、シリアルＡＤＣと通信する画像フォトディテクタ配列内でアナログディジタル変換と圧縮／フィルタ処理を同時に行う方法も含む。所定のローのフォトディテクタからのディジタル値が同じ係数で乗算される様に、異なるローへ異なるＭ−ＢＩＴＸ信号が供給される。所定のコラムのフォトディテクタからのディジタル値が同じ係数で乗算される様に、異なるコラムへ異なるＭ−ＲＡＭＰ信号が供給される。それゆえ、配列中の、各フォトディテクタからの各ディジタル値が、配列のフォトディテクタの位置により決定される２つの係数により乗算される。本方法は配列の小ブロックに適用される。ビットシリアルＡＤＣは、フォトディテクタ内の配列に配置されても良く、又は、別のチップに配置されても良い。
【００４１】
本発明は、また、単一傾斜ＡＤＣと通信する画像フォトディテクタ配列内でアナログディジタル変換と圧縮／フィルタ処理を同時に行う方法も含む。所定のローのフォトディテクタからのディジタル値が同じ係数で乗算される様に、異なるローへ、異なる乗算するＳＳ−ＦＲＥＱ信号（Ｍ−ＳＳ−ＦＲＥＱ）が供給される。所定のコラムのフォトディテクタからのディジタル値が同じ係数で乗算される様に、異なるコラムへ異なる乗算するＳＳ−ＲＡＭＰ信号（Ｍ−ＳＳ−ＲＡＭＰ）が供給される。それゆえ、配列中の、各フォトディテクタからの各ディジタル値が、配列のフォトディテクタの位置により決定される２つの係数により乗算される。本方法は配列の小ブロックに適用される。単一傾斜ＡＤＣは、フォトディテクタ内の配列に配置されても良く、又は、別のチップに配置されても良い。
【００４２】
【発明の実施の形態】
本発明は、Ａ／Ｄ変換と同時に、乗算を行う方法を開示する。説明する全ての実施例において、乗算の係数は1より小さいことが好ましい。これは、ディジタル化されるべきアナログ信号は、ＡＤＣの全ダイナミックレンジを占めると仮定されるからである。アナログ信号が、ＡＤＣの全ダイナミックレンジを占めない場合には、1より大きい係数による乗算が可能である。
【００４３】
係数の組は、1より小さく正規化できるので、ほとんどのデータ圧縮応用では1より大きい係数は不要である。
【００４４】
本発明は、各ビットシリアルＡＤＣに対し、その出力に２つの独立した係数を乗算する方法を提供する。1つの係数は、おおよそ交番するＲＡＭＰ２４波形により決定され、他の係数は、おおよそ交番するＢＩＴＸ３６波形により決定される。ＲＡＭＰ２４波形を介した乗算は、概念的には簡単であり、最初に説明する。
ＲＡＭＰを介した乗算
図６は、乗算を提供しない（即ち、係数１の）１−ＲＡＭＰ信号２４を示す。アナログ入力の入力範囲５０と最大アナログ電圧レベル５４も示されている。１−ＲＡＭＰ信号２４は、アナログ信号と同じ入力範囲５０を有する。示された電圧範囲５２は、ディジタル出力が１（出力ハイ）となるアナログ入力電圧を示す。電圧範囲５２は、ＢＩＴＸが１のときに起こるステップ４６と一致する。１−ＲＡＭＰ信号２４は、乗算無しのアナログディジタル変換を提供するＲＡＭＰ信号として定義される。
【００４５】
ＲＡＭＰを介しての乗算は、望ましい乗算係数の逆数により、１−ＲＡＭＰの電圧レベル４０を乗算することにより達成される。ＢＩＴＸは影響されない。乗算を提供するＲＡＭＰ信号をＭ−ＲＡＭＰと呼ぶ。Ｘによる乗算に対しては、電圧レベル４０は、１／Ｘにより乗算される。ビットシリアルＡＤＣのディジタル出力を係数０．７で乗算するには、１−ＲＡＭＰ電圧レベル４０は、１．４３（即ち、１／０．７）により乗算される。図７は、０．７の乗算を行う０．７Ｍ−ＲＡＭＰ信号を生成する、１．４３により乗算された１−ＲＡＭＰ信号を示す。０．７Ｍ−ＲＡＭＰ信号は、最大アナログ電圧５４で切り捨てられる。１−ＲＡＭＰから０．７Ｍ−ＲＡＭＰ信号への変更は、ディジタル出力が１になるアナログ入力に対する電圧範囲５２を上昇させる。それゆえ、同じディジタル出力を発生するためには、アナログ入力は、比例して高い電圧にならなければならない。それゆえ、（１以下の係数による）ディジタル乗算は、電圧レベル４０の電圧を上昇することにより達成される。乗算無しなら１−ＲＡＭＰの範囲５０は、アナログ入力のダイナミックレンジより大きいなら、１より大きい係数によるディジタル乗算は、電圧レベル４０の電圧を低下することにより達成できる。他ビットの乗算は、単に、（ＭＳＢからＬＳＢに対して）全１−ＲＡＭＰ波形の電圧レベル４０を同じ係数により乗算することにより達成できる。
ＢＩＴＸを介した乗算
ＢＩＴＸ波形は、乗算を提供することも、乗算を提供しないこともできる。以下の説明では、乗算を提供しないＢＩＴＸ波形は、１−ＢＩＴＸと呼ぶ。乗算を提供するＢＩＴＸ波形は、Ｍ−ＢＩＴＸと呼ぶ。、１−ＢＩＴＸは、周波数Ｆｏの矩形波である。
【００４６】
ＢＩＴＸによる乗算に関しては、ある場合（即ち、基準クロックが基準周波数Ｆｏよりも早く、格子密度係数Ｋは１より大きい）には、ＲＡＭＰを変えることも必要である。しかし、クロックがＦｏよりも早い場合には、ＲＡＭＰの変化は、ＲＡＭＰにより生成されるのに使用する電圧レベルの変化と独立である。それゆえ、本発明は、２つの独立した係数により、ビットシリアルＡＤＣ出力に乗算を行う方法を提供する。１つの係数は、ＲＡＭＰの設計により設定され、他の係数はＢＩＴＸの設計により設定される。これらの問題は、以下に詳細に説明する。
【００４７】
図８は、典型的な、乗算を提供しないＲＡＭＰと１−ＢＩＴＸ４１波形を示す。１−ＢＩＴＸ信号４１は、規則的に空間を開けて配置されたエッジ遷移４２を有する。ＲＡＭＰは、１つの時間位置は、各ＲＡＭＰ電圧ステップの連続する時間位置５６を確立する。１−ＢＩＴＸは、周波数Ｆｏを有する。連続する時間位置は周波数２Ｆｏを有する。
【００４８】
ＢＩＴＸを使用するＸの乗算は、平均周波数ＸＦｏ（長時間期間にわたって測定された平均）を有する、Ｍ−ＢＩＴＸ（乗算するＢＩＴＸ信号）を生成することにより達成される。典型的には、Ｘは１より小さく正規化されており、Ｍ−ＢＩＴＸは、１−ＢＩＴＸよりも低い周波数である。しかし、Ｍ−ＢＩＴＸは、１／Ｘが整数でないなら、一定の周波数ＸＦｏの信号ではいけない。これは、どのようなＭ−ＢＩＴＸ信号も時間位置５６と同時のエッジ遷移を有しなければならないからである。周波数ＸＦｏの矩形波は、１／Ｘが整数のときのみ、時間位置５６と同時のエッジ遷移を有するであろう。
【００４９】
図９は、周波数０．７Ｆｏの矩形波を示す。１／０．７＝１．４３で、且つ１．４３は整数でないので、遷移エッジ４３は、どの時間位置５６とも同期していない。
【００５０】
しかし、Ｍ−ＢＩＴＸ信号を使用する０．７に近い係数の乗算は可能である。図１０は、０．７の乗算を提供する０．７Ｍ−ＢＩＴＸ信号４１の設計を示す。元もとの周波数Ｆｏの１−ＢＩＴＸ信号４１が示されている。ＲＡＭＰ２４は、時間位置５６を確立する。時間位置５６に同期して遷移エッジ４３を有しないので、一定周波数０．７Ｆｏの矩形波はＭ−ＢＩＴＸ信号として使用されない。係数０．７の除算を行う、利用できる０．７Ｍ−ＢＩＴＸ信号６０は、”格子へのスナップ”技術にしたがって、最も近い時間位置５６へ矩形波５８の遷移エッジを配置する様に設計される。結果の０．７Ｍ−ＢＩＴＸ信号６０は、周波数Ｆｏと周波数０．５Ｆｏの交番するセグメントよりなる。特に、（０．５（０．６）＋１．０（０．４）＝０．７なので）結果の０．７Ｍ−ＢＩＴＸ信号６０は、時間の４０％周波数Ｆｏを有し、時間の６０％周波数０．５Ｆｏを有する。”格子へのスナップ”技術にしたがって、生成された０．７Ｍ−ＢＩＴＸ信号の平均周波数は、０．７Ｆｏである。長時間期間測定されたときには、Ｍ−ＢＩＴＸ６０の平均周波数は、０．７Ｆｏである。
【００５１】
図１１は、図８の元のＲＡＭＰ信号と協調した０．７Ｍ−ＢＩＴＸ信号６０を示す。範囲６４は、ＡＤＣの出力が１の時の電圧を示す。（０．７Ｍ−ＢＩＴＸ信号の平均周波数が低いので）範囲６４は電圧で上昇し、かつ図７の範囲５２と比較して”広くなる”。それゆえ、同じディジタル出力を生成するために、入力アナログ電圧は、高くなければならない。それゆえ、１より小さい数との乗算は、０．７Ｍ−ＢＩＴＸ信号６０をしようして提供される。この特定の場合には、範囲６４は、０．７の正確な乗算がに対してあるべきように、正確ではない。しかし、図１１は、Ｍ−ＢＩＴＸの周波数を変えることにより乗算が可能であることのみを示している。以下に説明する本発明の好ましい実施例は、Ｍ−ＢＩＴＸを使用する乗算の正確さをどのように向上するかを説明する。
【００５２】
ＲＡＭＰ信号に更なる電圧ステップ４６が存在するなら、乗算は更に正確である。
【００５３】
”格子へのスナップ”（時間位置５６で定義された格子）に関する上記の記載は、Ｍ−ＢＩＴＸが乗算する係数にどのように依存するかを理解するための概念的な助けである。上記の記載は、Ｍ−ＢＩＴＸが実際にどのように発生されるかを必ずしも説明しない。Ｍ−ＢＩＴＸ信号は、矩形波信号５８に”格子へのスナップ”動作を行う離散装置を使用して必ずしも発生されない。しかし、どのような有益なＭ−ＢＩＴＸ信号も、”格子へのスナップ”特性を有する。”格子へのスナップ”特性を有するどのようなＭ−ＢＩＴＸ信号を生成する方法も、本発明の範囲内である。
【００５４】
以下に説明する好ましい実施例では、どのような乗算する係数Ｘに対して、Ｍ−ＢＩＴＸを発生することができることが説明される。
【００５５】
図１２は、”格子へのスナップ”特性を有し、係数Ｘに対してＦｏＸ（上述の例ではＸ＝０．７）の平均周波数で、基準周波数Ｆｏの、Ｍ−ＢＩＴＸ信号を生成できる回路６８を示す。Ｍ−ＢＩＴＸを生成する方法は、分数−Ｎの位相ロックループを設計する技術と同様である。分数−Ｎの位相ロックループを設計する情報は、１９９６年９月のマイクロウェーブジャーナルのＢ．Ｇ．Ｇｏｌｄｂｅｒｇによる” 分数−Ｎの位相ロックループ発展と成熟”を参照する。
【００５６】
回路６８は、コンピュータ７０、分周器７２、クロック７４、及び、アキュムレータ７６（ディジタル加算器）を有する。クロック７４は、固定の基準周波数Ｆｏで、矩形波を発生する様に設定される。分周器は、入力７１、出力７３及び、法の制御７５を有する。アキュムレータ７６は、第１の入力８２、第２の入力８４、出力８６、キャリー出力８８、エッジ検出トリガ９０及び、容量設定入力９２を有する。Ｆｏのクロック信号は、入力７１に接続される。キャリー出力８８は、法の制御７５に接続される。アキュムレータの出力８６は、第２の入力８４に接続される。
【００５７】
乗算する係数をＸとし、コンピュータ７０は、量Ｎ，Ａ及び、Ｂを以下の関係に基づいて決定する。
【００５８】
【数２１】
0004472096.tif 000008
値１／Ｘに近い値Ｎ＋（Ａ／Ｂ）は、正確なＡ／Ｄ変換と、乗算を提供する。Ｎは整数である。
【００５９】
一般的なガイドラインとして、Ｎは、通常は、１／Ｘの整数部と等しい（例えば、１／Ｘ＝３．４３の時はＮ＝３）。また、ＡとＢは、通常は、Ａ／Ｂが１／Ｘの小数部に等しい様に選択される。例えば、１／Ｘ＝３．４３の時は、ＡとＢは通常は、
【００６０】
【数２２】
0004472096.tif 000009
となる様に選択される。
【００６１】
以下に、所定の係数Ｘに対するＮ，Ａ及び、Ｂを選択する有益な３つのアルゴリズム（アルゴリズム１−３）について説明する。
【００６２】
Ｎ，Ａ及び、Ｂが決定された後、回路６８は以下のように設定される。
１）値Ａは第１の入力８２に連続して供給される。
２）アキュムレータの容量はＢに設定される。
３）分周器の法は、法制御回路７５で、信号によって、Ｎ又は、Ｎ＋１のいずれかに設定される。キャリー出力８８がハイ（即ち、アキュムレータの連続和が容量Ｂを超える時）には、分周器の法は、Ｎ＋１である。
４）アキュムレータの内部状態が０とＢ−１の間に初期化される。アキュムレータの内部状態は、Ｂ／２に初期化されるのが好ましい。
【００６３】
これらの設定は、マニュアルで，又は、コンピュータ７０により行われることができ、又は、Ｘが回路６８の寿命の間一定なら、回路は、常にＮ、Ａ、又は、Ｂに固定の値が設定されることができる。
【００６４】
動作中は、周波数Ｆｏは、分周器に入力する。分周器は、出力７３から、周波数Ｆｏ／Ｎを出力する。アキュムレータは、出力７３で遷移（ハイからロー又は、ローからハイ）が起きたときは、第１入力８２と第２入力８４でディジタル番号を加算する。アキュムレータ出力８６は、第２入力８４へ接続されているので、連続和は、アキュムレータ７６内で発生される。アキュムレータが値０で初期化された場合には、連続和は、連続する値０、Ａ，２Ａ，３Ａ，４Ａ等を容量Ｂまでとる（即ち、Ａが、分周器出力７３の遷移ごとに連続和に加算される）。アキュムレータが値１／２Ｂで初期化された場合には、連続和は、連続する値１／２Ｂ、Ａ＋１／２Ｂ，２Ａ＋１／２Ｂ，３Ａ＋１／２Ｂ，等を容量Ｂまでとる。連続和が容量Ｂに達したとき、キャリー出力８８はハイとなり、分周器の法はＮ＋１へ変更される。キャリー出力８８がハイの間、分周器は、周波数Ｆｏ／Ｎ＋１を出力する。それゆえ、分周器出力は、周波数Ｆｏ／Ｎと周波数Ｆｏ／Ｎ＋１の交番するセグメントを供給する。
【００６５】
随意に、各ＲＡＭＰ信号が発生された、（即ち、ＭＣＢＳ  ＡＤＣにより供給された，各出力ビットに対して）、０からＢ−１の所定の値に第１のアキュムレータは設定される。
【００６６】
アキュムレータは容量Ｂを有する。これは、連続和がＢを超えたとき、連続和の値はＢを超えた分の総計が設定される。容量Ｂは、”超えられる”。例えば、Ｂ＝１００で、Ａ＝２７の場合、連続和が値９０の時には、次の連続和は、１７である。キャリー出力がハイとなり、そして、次の連続和の値は、２７＋１７＝４４である。１７から４４は超える動作を含まないので、キャリー出力は、ローとなる。
【００６７】
分周器の出力は、Ｘの乗算を提供する望ましいＭ−ＢＩＴＸ信号である。分周器の出力の（長時間期間にわたって平均された）平均周波数は、ＦｏＸである。回路により生成されたＭ−ＢＩＴＸ信号の全遷移は、クロック７４により生成された元のＦｏ信号の遷移と同期している。それゆえ，回路により生成されたＭ−ＢＩＴＸ信号は、”格子へのスナップ”特性を有する。
【００６８】
図１３は、Ｘ＝０．７に対して、本発明にしたがって発生されたＭ−ＢＩＴＸ信号９１を示す。アキュムレータは、ゼロに初期化された。線９７は、周波数２Ｆｏの”格子へのスナップ”時間位置を示す。使用されている２つの周波数は、ＦｏとＳ１／２Ｆｏである（１＜１．４３＜２のため）。周波数は通常は、各遷移ごとに変化し、それにより、異なる周波数が、”ハイ”と”ロー”の異なる継続期間として現れる。
Ｎ，Ａ及び、Ｂを選択するためのアルゴリズム１−３
以下の全てのアルゴリズムは、ｎはＡ／Ｄ変換に求められる精度にビット数として定義される（例えば、Ａ／Ｄ変換に求められる精度が３ビットならｎ＝３である）。
アルゴリズム１
この単純なアルゴリズムにおいて、
Ｎ＝１／Ｘの整数部、即ち、Ｎ＜１／Ｘ＜Ｎ＋１
Ｂ＝２ｎ、及び、
Ａ＝Ｒｏｕｎｄ（Ｂ（ｆｒａｃ（１／Ｘ））である。
【００６９】
ここで、”Ｒｏｕｎｄ”は、”最も近い整数への丸め”、”ｆｒａｃ”は、”小数部を抜き出す”動作を示す。
アルゴリズム２
このアルゴリズムは、典型的には、最も効率的である。アイデアは、Ｃは選択された定数より小さいという制約内で、できるだけ正確に、分数Ｂ／ＣとしてＸを表現することである。例えば、制約Ｃ＜２ｎが使用されることができる。Ｎ，Ａ及び、Ｂは以下の式により得られる。
【００７０】
【数２３】
0004472096.tif 000010
Ｎは整数であるという制約がある。分数Ｂ／Ｃは、番号システムとしてＳｔｅｒｎ−Ｂｒｏｃｏｔ木を使用して見つけることができる。分数Ｂ／Ｃを見つけるＳｔｅｒｎ−Ｂｒｏｃｏｔ番号木の更なる情報は、Ｇｒａｈａｍ、Ｋｎｕｔｈ，Ｐａｔａｓｈｎｉｋらによる「具体的数学」の１１８頁から１２２頁を参照できる。
アルゴリズム３
このアルゴリズムでは、
Ｂ＝Ｒｏｕｎｄ（２ｎＸ）、ここで、”Ｒｏｕｎｄ”は、”最も近い整数への丸め”を示す。
Ｎ＝２ｎ／Ｂの整数部、そして、
Ａ＝２ｎｍｏｄ（Ｂ）、ここで、”ｍｏｄ”は法とする演算を示す。
【００７１】
アルゴリズム３では、Ｎは、１／Ｘの整数部と必ずしも等しくない。
【００７２】
本発明は、アルゴリズム１−２に制限されない。
【００７３】
【数２４】
0004472096.tif 000011
のような、Ｎ、Ａ及び、Ｂを見つける多くの技術がある。
【００７４】
上述の様に、正確なＡ／Ｄ変換のためには、Ｎ＋（Ａ／Ｂ）は、１／Ｘに近くなければならない。どのくらい近いかは、Ａ／Ｄ変換の望ましいビット分解能による。即ち、ｎによる。最善の結果のためには、Ｎ＋（Ａ／Ｂ）は、１／Ｘの（１／２ｎ）倍以内でなけらばならない。例えば、ｎ＝１（１ビット分解能Ａ／Ｄ変換）に対しては、Ｎ＋（Ａ／Ｂ）は、１／Ｘの５０％以内でなけらばならない。ｎ＝３に対しては、Ｎ＋（Ａ／Ｂ）は、１／Ｘの１２．５％以内でなけらばならない。しかし、これは一般的なガイドラインであり、絶対的な要求ではない。
【００７５】
回路６８で生成されたＭ−ＢＩＴＸ信号は、比較的不正確なディジタル出力の乗算となる。不正確の理由は、時間位置の格子が、比較的粗く、そして、比較的少しの電圧ステップ４６しかないためである。各電圧ステップは、１又は、０の出力値に結合していなくてはならない。ＲＡＭＰ信号の電圧ステップ４６が、比較的少ししかない場合には、出力は高い正確さを得られない。それゆえ、ＲＡＭＰ信号へ更に電圧ステップ４６を加えることにより、更に高い乗算精度の出力が得られる。しかし、更なる電圧ステップに加えて、時間位置５６により確立された格子が更なる時間位置を有するなら（即ち、単位時間あたり更なる時間位置５６があるなら）、出力の精度は改善される。
【００７６】
図１４は、図８と１１のＲＡＭＰ信号に対して、ＲＡＭＰ９３が２倍の電圧ステップ４６とレベル４０を有する場合の、ＲＡＭＰ信号９３と１−ＢＩＴＸ信号４１を示す。ＲＡＭＰ９３は２倍の電圧ステップ４６を有するので、時間位置９６は２倍の密度の時間位置５６である。ＲＡＭＰのこの精密な構造は、図６及び、８と比較して、入力電圧範囲５０を、２倍の電圧範囲９４へ分割する。増加した時間位置９６の密度と、大きな数の電圧範囲９４で、正確な乗算ができる。電圧ステップ４６と時間位置９６の数は２倍とされたが、１−ＢＩＴＸ４１の周波数は依然としてＦｏ（図６及び、８で使用された周波数と同じ）である。
【００７７】
図１４の正確さを改善したアプローチでは、Ｍ−ＢＩＴＸの発生は、時間位置９６が、時間位置５６の２倍である以外は、図１０の同じ”格子へのスナップ”アプローチに従うと考えることができる。
【００７８】
図１５は、Ｘ＝０．７の例を示す。ここで、周波数Ｆｏ０．７を有する矩形波信号５８が示される。遷移４３を最も近い時間位置９６へスナップすることは、適切なＭ−ＢＩＴＸ信号９８を生成する。時間位置９６は（位置５６と比較して）更に近くに配置されているので、結果のＭ−ＢＩＴＸ信号９８は、（Ｍ−ＢＩＴＸ信号６０と比較して）更に矩形波５８に近くなる。
【００７９】
Ｍ−ＢＩＴＸ信号９８は、ＲＡＭＰ信号９３と整列される。ＲＡＭＰ信号９３とＭ−ＢＩＴＸ信号９８の使用は、ディジタル値１が割り当てられた電圧範囲１００となる。電圧範囲１００は、図１１の電圧範囲６４よりも、更に正確に０．７の乗算を表す。
【００８０】
本出願では、１−ＢＩＴＸ基準周波数（Ｆｏ）の遷移の密度と比較して、（ＲＡＭＰの電圧ステップより決定される）時間位置５６，９６の密度は、格子密度係数Ｋと呼ぶ。上記の例では、格子密度係数Ｋは、２（即ち、Ｋ＝２）である。全ての前述の例では、格子密度係数Ｋは１である（即ち、Ｋ＝１）。
【００８１】
２の格子密度係数は、格子密度係数１と比較して大きく精度を向上しないことに注意する。図１４の例は、格子密度係数の上昇がどのように本発明の方法の精度を向上するかの例である。一般的には、格子密度係数が高くなると、乗算は  正確となる。
【００８２】
図１６は、格子密度係数Ｋと係数Ｘに従って、Ｍ−ＢＩＴＸ信号を発生することができる回路１０４を示す。クロック７４が周波数ＫＦｏなこと以外は、図１２と回路要素は同じである。
【００８３】
乗算する係数をＸとし、格子密度係数をＫとすると、コンピュータ７０は、量Ｎ，Ａ及び、Ｂを一般的に次の関係に基づいて決定する。
【００８４】
【数２５】
0004472096.tif 000012
値Ｋ／Ｘに近い値Ｎ＋（Ａ／Ｂ）は、正確なＡ／Ｄ変換と乗算を提供する。ＮとＫは整数である。
【００８５】
一般的なガイドラインとして、Ｎは、通常は、Ｋ／Ｘの整数部と等しい（例えば、Ｋ／Ｘ＝３．４３の時はＮ＝３）。また、ＡとＢは、通常は、Ａ／ＢがＫ／Ｘの小数部に等しい様に選択される。例えば、Ｋ／Ｘ＝３．４３の時は、ＡとＢは通常は、
【００８６】
【数２６】
0004472096.tif 000013
となる様に選択される。しかし、Ｎ，Ａ及び、Ｂの多くの他の選択が心材し、本発明の範囲内である。
【００８７】
以下に、所定の係数Ｘと格子密度係数Ｋに対するＮ，Ａ及び、Ｂを選択する有益な３つのアルゴリズム（アルゴリズム４−６）について説明する。
【００８８】
Ｎ，Ａ及び、Ｂが決定された後、回路１０４は以下のように設定される。
１）値Ａは第１の入力８２に連続して保たれる。
２）アキュムレータの容量はＢに設定される。
３）分周器の法は、法制御回路７５で、信号によって、Ｎ又は、Ｎ＋１のいずれかに設定される。キャリー出力８８がハイ（即ち、アキュムレータの連続和が容量Ｂを超える時）には、分周器の法は、Ｎ＋１である。
４）アキュムレータの内部状態が０とＢ−１の間に初期化される。アキュムレータの内部状態は、Ｂ／２に初期化されるのが好ましい。
【００８９】
これらの設定は、マニュアルで，又は、コンピュータ７０により行われることができ、又は、Ｘ及びＫが回路１０４の寿命の間一定なら、回路は、常にＮ、Ａ、又は、Ｂに固定の値が設定されることができる。
【００９０】
動作中は、周波数ＫＦｏは、分周器に入力する。分周器は、出力７３から、周波数ＫＦｏＦｏ／Ｎを出力する。アキュムレータは、出力７３で遷移（ハイからロー又は、ローからハイ）が起きたときは、第１入力８２と第２入力８４でディジタル番号を加算する。アキュムレータ出力８６は、第２入力８４へ接続されているので、連続和は、アキュムレータ７６内で発生される。アキュムレータが値０で初期化された場合には、連続和は、連続する値０、Ａ，２Ａ，３Ａ，４Ａ等を容量Ｂまでとる（即ち、Ａが、分周器出力７３の遷移ごとに連続和に加算される）。アキュムレータが値１／２Ｂで初期化された場合には、連続和は、連続する値１／２Ｂ、１／２Ｂ＋Ａ，１／２Ｂ＋２Ａ，１／２Ｂ＋３Ａ等を容量Ｂまでとる。連続和が容量Ｂに達したとき、キャリー出力８８はハイとなり、分周器の法はＮ＋１へ変更される。キャリー出力８８がハイの間、分周器は、周波数ＫＦｏ／Ｎ＋１を出力する。それゆえ、分周器出力７３は、周波数ＫＦｏ／Ｎと周波数ＫＦｏ／Ｎ＋１の交番するセグメントを供給する。
【００９１】
格子密度係数Ｋ＞１に対しては、ＲＡＭＰ信号に対応する変化がされねばならない。特に、ＲＡＭＰはＫ倍の多くの電圧ステップ４６を有するように変化される。これは、元のＲＡＭＰ信号（即ち、Ｋ＝１のＲＡＭＰ）のステップを、電圧ステップに等しいＫへ分割することにより達成される。
【００９２】
図１２の最初に記載された例はＫ＝１であると理解される。
【００９３】
１／Ｘ＝Ｉ．Ｆ．とする。ここでＩは１／の整数部、Ｆは１／Ｘの小数部である（即ち、Ｋ＝１に対して、Ｉ＝Ｎ且つＦ＝Ｍ）。本発明では、Ｘは２値数で表され、Ｆは２値数で表される。Ｆｓを表すのに使用される、ビット数はＤと定義される。典型的には、Ｄは約４−６（即ち、Ｆは４−６の２値の桁により表される）である。本発明の特定の適した実施例では、Ｋ＝２Ｄである。しかし、２のべき乗で無いＫは整数値を有することができる。Ｋの値が高くなるほど、アナログディジタル変換の精度が高くなる。また、Ｋの値が高くなると、高いクロック速度が要求される。
【００９４】
以下の全てのアルゴリズムでは、ｎはＡ／Ｄ変換に必要な精度のビット数として定義される（即ち、３ビットがＡ／Ｄ変換に必要ならｎ＝３）。
Ｎ，Ａ及び、Ｂを選択するアルゴリズム４−６
アルゴリズム４
この単純なアルゴリズムにおいて、
Ｎ＝Ｋ／Ｘの整数部、即ち、Ｎ＜Ｋ／Ｘ＜Ｎ＋１
Ｂ＝２ｎＫ、及び、
Ａ＝Ｒｏｕｎｄ（Ｂ（ｆｒａｃ（Ｋ／Ｘ））である。
【００９５】
ここで、”Ｒｏｕｎｄ”は、”最も近い整数への丸め”、”ｆｒａｃ”は、”小数部を抜き出す”動作を示す。
アルゴリズム５
このアルゴリズムは、典型的には、最も効率的である。アイデアは、Ｃは選択された定数より小さいという制約内で、できるだけ正確に、分数Ｂ／ＣとしてＸ／Ｋを表現することである。例えば、制約Ｃ＜２ｎＫが使用されることができる。Ｎ，Ａ及び、Ｂは以下の式により得られる。
【００９６】
【数２７】
0004472096.tif 000014
分数Ｂ／Ｃは、番号システムとしてＳｔｅｒｎ−Ｂｒｏｃｏｔ木を使用して見つけることができる。分数Ｂ／Ｃを見つけるＳｔｅｒｎ−Ｂｒｏｃｏｔ番号木の更なる情報は、Ｇｒａｈａｍ、Ｋｎｕｔｈ，Ｐａｔａｓｈｎｉｋらによる「具体的数学」の１１８頁から１２２頁を参照できる。
アルゴリズム６
このアルゴリズムでは、
Ｂ＝Ｒｏｕｎｄ（２ｎＸＫ）、ここで、”Ｒｏｕｎｄ”は、”最も近い整数への丸め”を示す。
Ｎ＝
【００９７】
【数２８】
0004472096.tif 000015
の整数部、そして、
Ａ＝Ｋ２２ｎｍｏｄ（Ｂ）、ここで、”ｍｏｄ”は法とする演算を示す。
【００９８】
アルゴリズム６では、Ｎは、Ｋ／Ｘの整数部と必ずしも等しくない。言い換えると、Ｎは不等式Ｎ＜（Ｋ／Ｘ）＜Ｎ＋１に必ずしも従うことはない。
【００９９】
アルゴリズム１−３は、Ｋ＝１の特定の場合に対してアルゴリズム４−６と同じであると考えられる。
【０１００】
本発明は、アルゴリズム４−６に限定されない。
【０１０１】
【数２９】
0004472096.tif 000016
となるＮ，Ａ及び、Ｂを見つけるのに、多くの数学的技術が使用できる。
【０１０２】
上述の様に、正確なＡ／Ｄ変換のためには、Ｎ＋（Ａ／Ｂ）は、Ｋ／Ｘに近くなければならない。どのくらい近いかは、Ａ／Ｄ変換の望ましいビット分解能による。即ち、ｎによる。最善の結果のためには、Ｎ＋（Ａ／Ｂ）は、Ｋ／Ｘの（１／２ｎ）倍以内でなけらばならない。例えば、ｎ＝１（１ビット分解能Ａ／Ｄ変換）に対しては、Ｎ＋（Ａ／Ｂ）は、Ｋ／Ｘの５０％以内でなけらばならない。ｎ＝３に対しては、Ｎ＋（Ａ／Ｂ）は、Ｋ／Ｘの１２．５％以内でなけらばならない。しかし、これは一般的なガイドラインであり、絶対的な要求ではない。
Ｍ−ＲＡＭＰを発生するのに適した方法
本発明では、乗算を提供するＲＡＭＰ信号は、ディジタルアナログ変換器（ＤＡＣ）を使用して発生することが好ましい。明らかに、ＤＡＣは、要素の中でディジタル入力により主に決定される有限出力電圧分解能を有する。例えば、８−ビットＤＡＣは、２５６電圧のみを供給できる。それゆえ、ＤＡＣが図６で使用されるＲＡＭＰを発生するのに使用されるなら、電圧レベル４０は、８−ビットＤＡＣから得られる２５６電圧の１つと合う電圧値のみを有することができるであろう。
【０１０３】
図７は、前述の、Ｘ＝１．４３に対する０．７Ｍ−ＲＡＭＰ信号を示す。電圧４０は、乗算を提供しない基準１−ＲＡＭＰ信号と比較して丁度１．４３倍だけ増加する。しかし、ＤＡＣからは、１．４３の乗算のための図７に示した正確な電圧レベル４０は得られない場合もある。それゆえ、ＤＡＣを発生するＭ−ＲＡＭＰの有限電圧分解能は、ＭＣＢＳ装置の乗算とＡ／Ｄ変換の分解能を制限する。
【０１０４】
図１７は、電圧範囲５０に対するＭ−ＲＡＭＰ信号を発生するために設計された３−ビットＤＡＣ〜得られる８つの電圧２００を示す。得られる電圧２００は、一般的に、０．７Ｍ−ＲＡＭＰ信号を生成するのに有する電圧レベル４０と一致しない。
【０１０５】
しかし、３−ビットＤＡＣは、”格子へのスナップ”特性でＭ−ＲＡＭＰ信号を生成することにより０．７Ｍ−ＲＡＭＰ信号を近似する、Ｍ−ＲＡＭＰ信号を生成できる。この”格子へのスナップ”特性は、前述のＭ−ＢＩＴＸ信号の”格子へのスナップ”特性に類似している。
【０１０６】
図１８は、Ｍ−ＲＡＭＰ信号の”格子へのスナップ”特性を示す。３−ビットＤＡＣより得られる、電圧２００が示されている。得られる電圧２００は、等しく配置され、”格子”を構成する。電圧２０２は、１．４３が乗算されて得られた電圧を示す。電圧２０２は、０．７Ｍ−ＲＡＭＰ信号に存在する電圧レベルの電圧である。電圧２０４は、”格子へのスナップ”特性を有するＭ−ＲＡＭＰ信号に存在する電圧である。全ての電圧２０４は、３−ビットＤＡＣから得られる。もちろん、格子へのスナップ特性は、どのようなビット解像度（例えば、８−ビット又は、どのようなのビット数）のシステムでも有益である。
【０１０７】
図１９は、格子へのスナップ特性を有するＭ−ＲＡＭＰ信号２０６を示す。全電圧レベル２１０は、得られた電圧２００と一致する。１−ＢＩＴＸ信号も示される。範囲２１２は、ＭＣＢＳ  ＡＤＣのディジタル出力が１のアナログ入力電圧を示す。範囲２１２は、図に示す範囲５２に概略一致する。
【０１０８】
図２０（Ａ）は、格子へのスナップを伴うＭ−ＲＡＭＰを使用する本方法を示し、図２０（Ｂ）は、格子へのスナップを伴うＭ−ＢＩＴＸを使用する本方法を示す。Ｍ−ＲＡＭＰの範囲２１２と、Ｍ−ＢＩＴＸの範囲６４は同等である。図２０（Ａ）及び（Ｂ）は、Ｍ−ＲＡＭＰとＭ−ＢＩＴＸの間の類似を示す。両者は、格子へのスナップ特性を有する。Ｍ−ＲＡＭＰの場合には、”格子”２００は、ＤＡＣから得られる電圧で、決定される。Ｍ−ＢＩＴＸの場合には、格子は、Ｍ−ＲＡＭＰ電圧ステップの、時間位置５６，９６により決定される。Ｍ−ＲＡＭＰが多くの電圧ステップを有する場合には（即ち、時間位置５６，９６は近くに配置されるので、）、Ｍ−ＢＩＴＸは正確な乗算を提供する。同様に、Ｍ−ＲＡＭＰを発生するのに使用されるＤＡＣが、高ビット分解能を有する場合には、Ｍ−ＲＡＭＰ正確な乗算を提供する。
【０１０９】
格子へのスナップを伴うＭ−ＲＡＭＰ信号は、電圧２０２で、格子へのスナップを行う離散装置を用いて、必ずしも発生する必要はない。しかし、Ｍ−ＢＩＴＸは、格子へのスナップ特性を有するのが、最良である。格子へのスナップを伴うＭ−ＲＡＭＰ信号を生成するどのような方法も、本発明の範囲内であることに注意する。好適な技術を以下に説明する。
【０１１０】
しかし、いかなる係数Ｘに対しても格子へのスナップ特性を有するＭ−ＲＡＭＰ信号を、発生する方法については、明かでない。
【０１１１】
図２１は、いかなる係数Ｘに対しても格子へのスナップ特性を有するＭ−ＲＡＭＰ信号を、発生する、本発明による回路２６８を示す。回路２６８は、図１２に示した、Ｍ−ＢＩＴＸを発生する回路６８と非常に似ている。
【０１１２】
回路２６８は、コンピュータ２７０、ディジタル番号選択器２７２、第１のアキュムレータ２７６（ディジタル加算器）、第２のアキュムレータ２９６、クロック２７８及び、ディジタルアナログ変換器２９８を有する。番号選択器は、出力２７３、及び、制御端子２７５を有する。第１のアキュムレータ２７６は、第１の入力、第２の入力２８４、出力２８６、キャリー出力２８８、エッジ検出トリガ２９０及び、容量設定入力２９２を有する。第１のアキュムレータのキャリー出力２８８は、制御２７５に接続されている。第１のアキュムレータの出力２８６は、第２の入力２８４に接続されている。コンピュータ２７０も、第２のアキュムレータの内部状態をゼロにリセットするリセット制御端子２９５を有する。
【０１１３】
第２のアキュムレータ２９６は、選択器２７２からのディジタル番号（Ｎ又は、Ｎ＋１）を受信するために接続されている。第２のアキュムレータ２９６の出力３００は入力３０２に接続されており、第２のアキュムレータは、連続和を発生する。
【０１１４】
クロック２７８は、周波数Ｆｏで、第１のアキュムレータトリガ２９０と第２のアキュムレータトリガ３９０に矩形波信号を供給する。アキュムレータ２７６，２９６は、クロック信号の遷移エッジ（立ち上り及び、立下り遷移）ごとに、加算するためにトリガされる。それゆえ、アキュムレータ２７６，２９６は、周波数２Ｆｏで加算する。実際には、電気信号が第１のアキュムレータトリガ２７６から伝わるべき時間を有するために、第２のアキュムレータ２９６の動作を遅延することが必要である。
【０１１５】
動作においては、コンピュータ２７０は、番号Ｎ，Ａ
及び、Ｂを次の関係に基づいて決定する。
【０１１６】
【数３０】
0004472096.tif 000017
値Ｋ／Ｘに近い値Ｎ＋（Ａ／Ｂ）は、正確なＡ／Ｄ変換と乗算を提供する。Ｎは整数である。値Ｎ，Ａ及び、Ｂは、上述のアルゴリズム１−６を使用して選択される。
【０１１７】
Ｎ，Ａ及び、Ｂが決定された後、回路６８は以下のように設定される。
１）値Ａは、第１のアキュムレータの第１の入力２８２に連続して供給される。
２）アキュムレータの容量はＢに設定される。
３）番号選択器は、制御２７５の信号によって、出力で、Ｎ又は、Ｎ＋１のいずれかを供給するように設定される。キャリー出力２８８がハイ（即ち、第１のアキュムレータ内の第１の連続和が容量Ｂを超える時）には、選択器の出力は、Ｎ＋１である。キャリー出力２８８がローの時には、選択器２７２の出力は、Ｎである。
４）第１のアキュムレータの内部状態が０とＢ−１の間の値に初期化される。第１のアキュムレータの内部状態は、Ｂ／２に初期化されるのが好ましい。
５）第２のアキュムレータの内部状態は、ディジタルアナログ変換器２９８により受信できる最大値に等しい値に設定されるのが好ましい。（即ち、３−ビットＤＡＣ２９８に対しては、容量は８である。）
６）第２のアキュムレータの内部状態が、０に初期化（即ち、リセット）される。
【０１１８】
これらの設定は、マニュアルで，又は、コンピュータ２７０により行われることができ、又は、Ｘが回路２６８の寿命の間一定なら、回路は、常にＮ、Ａ、又は、Ｂに固定の値が設定されることができる。第２のアキュムレータは、Ｍ−ＲＡＭＰ信号が発生されるたび後に、ゼロにリセットされねばならない。また、第１のアキュムレータは、Ｍ−ＲＡＭ信号が発生されるたび後に、０からＢ−１の間の値にリセットされねばならない。
【０１１９】
動作中は、回路２６８は、図１２の回路６８と多くは同じように動作する。クロックが発振しているとき、第１のアキュムレータ２７６は、連続和（例えば、０、Ａ，２Ａ，３Ａ，４Ａ．．．）を生成する。また、第２のアキュムレータは連続和（例えば、０，Ｎ，２Ｎ，３Ｎ，４Ｎ．．．）を発生する。第２のアキュムレータの連続和は、ＤＡＣへ入力される。ＤＡＣは、第２のアキュムレータの連続和に比例するアナログ出力電圧を発生する。第２のアキュムレータの連続和は、不連続に増加するので、ＤＡＣは、階段状の波形出力を供給する。
【０１２０】
第１のアキュムレータの連続和が、容量Ｂに達するとき、キャリー出力２８８はハイとなり、番号選択器２７２は、第２のアキュムレータ２９６へＮ＋１を供給する。それゆえ、キャリー出力がハイの間は、ＤＡＣアナログ電圧出力はステップ状に、Ｎ＋１に比例して増加する。
【０１２１】
キャリー出力がローに戻ったときには、ＤＡＣアナログ電圧出力はステップ状に、Ｎに比例して増加する。
【０１２２】
ＤＡＣはＫに比例するビット分解能を有しなければならないことに注意する。それゆえ、大きなＫに対しては、電圧ステップはより小さな大きさを有する。
【０１２３】
このように、ＤＡＣ出力は、２つの異なる大きさの電圧ステップを提供する。異なる電圧ステップは、ＤＡＣ出力の平均傾斜（長時間に亘って，測定された電圧／時間傾斜）が、Ｔ／Ｘ（Ｔは１−ＲＡＭＰ信号の電圧／時間傾斜）に近くなる様に生成される。１−ＲＡＭＰ信号の電圧ステップは、Ｖの大きさを有するように定義される。それゆえ、Ｍ−ＲＡＭＰ信号の電圧ステップは、ＶＮ／ＫとＶ（Ｎ＋１）／Ｋの大きさを有する。２つの異なる電圧ステップの大きさ（ＶＮ／ＫとＶ（Ｎ＋１）／Ｋ）は、平均傾斜がＴ／Ｘを有するＭ−ＲＡＭＰとなるようなパターンで発生される。
【０１２４】
Ｍ−ＲＡＭＰ信号の発生後、第２のアキュムレータは、ゼロにリセットされ、第１のアキュムレータは、元もとの初期値にリセットされる。他のＭ−ＲＡＭＰ信号は、ＭＣＢＳ  ＡＤＣ出力の次のビットを供給するために発生される。
【０１２５】
格子密度係数が≠１の場合には、クロック周波数はＫＦｏである。ＤＡＣ出力電圧ステップは、係数Ｋにより分割される。全ての他の要素と設定は、変更無く保たれる。
画像センサへの応用
以下の説明では、ＢＩＴＸ及びＲＡＭＰは乗算を提供する又は、提供しない信号を示す。
【０１２６】
図２２は、各画素により発生されたアナログ値のＡ／Ｄ変換と乗算を同時に提供する、画像センサ１１０を示す。画像センサ１１０は、画素１１２を有し、各画素は、ビットシリアルＡＤＣを有する。動作では，ＢＩＴＸ１，ＢＩＴＸ２及び、ＢＩＴＸ３は、ロー１１４，１１５，１１６の全画素にそれぞれ入力される。ＢＩＴＸ１，ＢＩＴＸ２及び、ＢＩＴＸ３は、異なる係数Ｂ１，Ｂ２及び、Ｂ３による乗算を提供する。ＲＡＭＰ１、ＲＡＭＰ２及び、ＲＡＭＰ３は、コラム１２０，１２１，１２２の全画素にそれぞれ入力される。各ＲＡＭＰ１、ＲＡＭＰ２及び、ＲＡＭＰ３は、異なる係数Ｒ１，Ｒ２及び、Ｒ３による乗算を提供する。例えば、画素１１２−ａからのアナログ値は、ディジタル化され、係数Ｂ２Ｒ３により乗算される。ディジタル化され、乗算された信号は、出力１２４に供給される。この乗算機構は、既知のＭＰＥＧ及び、ＪＰＥＧ規格による画像データ圧縮を提供する。更に一般的には、この乗算機構は、２−Ｄの分離できる変換技術に従ったデータ圧縮又は、フィルタ処理を提供できる。
【０１２７】
動作中では、ＢＩＴＸ１，ＢＩＴＸ２及び、ＢＩＴＸ３信号は、ここで開示されるような３つの異なるＢＩＴＸ発生器により発生できる。ＲＡＭＰ１、ＲＡＭＰ２及び、ＲＡＭＰ３信号は、３つの異なるＤＡＣにより発生できる。代わりに，１つのＢＩＴＸ発生器をＢＩＴＸ１，ＢＩＴＸ２及び、ＢＩＴＸ３を発生するのに使用でき、出力が、異なるロー１１４，１１５，１１６にそれぞれ分割できる。或は、１つのＲＡＭＰ発生器をＲＡＭＰ１、ＲＡＭＰ２及び、ＲＡＭＰ３を発生するのに使用でき、出力が、異なるコラム１２０，１２１，１２２にそれぞれ分割できる。さらに、ＲＡＭＰとＢＩＴＸの設計に関するディジタル情報を検索テーブルに蓄積できる。そして、この情報は、取り出され、ＢＩＴＸとＲＡＭＰ信号に変換される。
【０１２８】
本発明を使用するのに重要な点は、ＢＩＴＸとＲＡＭＰ信号の数を２−Ｄ分離できる変換（例えば、ＤＣＴ，ＪＰＥＧ、ＭＰＥＧ、畳み込み、又は、高域／低域通過フィルタ）に使用するブロックサイズと合わせる事である。例えば、８つの異なるＲＡＭＰと８つの異なるＢＩＴＸ信号が利用できる特定の画像装置を考える。この場合には、圧縮／フィルタ処理は画像装置内で８ｘ８画素ブロック使用して行える。図２３は，ここの画素１３１を有する１６ｘ１６画素配列１３０を示す。本発明に従って，データ圧縮は４つの８ｘ８ブロックに関して行われる。４つのブロックの１つ１３６に斜線が施されている。８ｘ８ブロックが使用されるので、８ＲＡＭＰ（ラベル０−７）信号と８ＢＩＴＸ信号（ラベル０−７）が必要である。各ＲＡＭＰ信号は、２つのコラムに供給され、各ＢＩＴＸ信号は、２つのローに供給される。例えば、ＲＡＭＰ信号３は、コラム３  １３２とコラム１２  １３４の両方に供給される。
【０１２９】
ある場合には、（例えば、異なる圧縮／フィルタ処理アルゴリズムを使用するときには）ブロックサイズを変えることが好ましい。図２４は、データ圧縮／フィルタ処理を行うのに使用されるブロックサイズを変更できる本発明の実施例を示す。装置は、フォトディテクターの画素配列のような、画素配列１４０を有する。データ圧縮／フィルタ処理を行う際には、画素配列１４０は、処理のブロックに分割される。ブロックは、使用される圧縮／フィルタ処理アルゴリズムにより多くの異なるサイズであり得る。ブロックは正方形か又は、矩形である。例えば、、８ｘ８，２ｘ２，３ｘ３，１６ｘ１６，２ｘ３、又は、３ｘ４画素ブロックである。
【０１３０】
図２４の装置は、第１のスイッチマトリクス１４２と、第１のスイッチマトリクス１４４を有する。第１のスイッチマトリクス１４２は、ＲＡＭＰ信号０−７１４６を受信する。第２のスイッチマトリクス１４４は、ＢＩＴＸ信号０−７１４８を受信する。第１のスイッチマトリクス１４２は、ＲＡＭＰ信号を適切なコラムへ接続する。第２のスイッチマトリクス１４４は、ＢＩＴＸ信号を適切なローへ接続する。一般的に、第１のスイッチマトリクス１４２は、どのコラムもどの様なＲＡＭＰ信号（ＲＡＭＰ信号０−７のうちの１つ）を受信できるようにする。第２のスイッチマトリクス１４４は、どのローもどの様なＢＩＴＸ信号（ＢＩＴＸ信号０−７のうちの１つ）を受信できるようにする。ローとコラムの適切なＲＡＭＰとＢＩＴＸ信号は、ブロックサイズ及び、圧縮／フィルタ処理アルゴリズムに依存する。スイッチマトリクスは、スイッチマトリクス制御器１５２により動的に制御される。
【０１３１】
図２５は、例えば、１２ｘ１２画素配列が、画素１３０の３ｘ４ブロックで処理される特別な場合を示す。３コラムごとに、同じＲＡＭＰ信号（０、１又は、２）を受信し、４ローごとに、同じＢＩＴＸ信号（０、１、２又は、３）を受信する。ＲＡＭＰとＢＩＴＸ信号は、適切なローとコラムに、スイッチマトリクス１４２，１４４により向けられる。（この特定の例では、ＲＡＭＰ信号３−７は使用されず、また、ＢＩＴＸ信号４−７は使用されない）。ローとコラムは、互いに交換できる。装置を９０度向きを変えることで等価である。用語ローとコラムは、単に、図の水平と垂直の整列を示すのみで、画素又は、画素と結合したビットシリアルＡＤＣの基本的動作の差を示すものではない。
【０１３２】
図２４の例では、８つの異なるＲＡＭＰ信号と８つの異なるＢＩＴＸ信号が、第１及び、第２のスイッチマトリクス１４２，１４４へ供給される。それゆえ、処理されるべき最大ブロックは８Ｘ８ブロックである。小さいブロックサイズは，上述の３ｘ４ブロックのように、ＲＡＭＰとＢＩＴＸ信号の部分のみを使用して、処理できる。例えば、３ｘ３ブロックに対しては、３つの異なるＲＡＭＰ信号と３つの異なるＢＩＴＸ信号が、必要である。異なる数のＲＡＭＰとＢＩＴＸ信号は、スイッチマトリクス１４２，１４４へ供給され得ると理解される。
【０１３３】
８つの異なるＲＡＭＰ信号と８つの異なるＢＩＴＸ信号が、供給される場合には、８ｘ８までのブロックが処理できる。小さいブロックに関しては、適切にＲＡＭＰ又は、ＢＩＴＸ信号を接続するために、スイッチマトリクス１４２，１４４を使用する必要がある。最大サイズ（本例では８ｘ８）までの全ての可能なサイズのブロックの使用ができるのに必要な配置の数は、ＲＡＭＰとＢＩＴＸ信号の数により決定される。８信号に対しては、各スイッチマトリクスに対して、５つの配置が必要である。これは以下の表に示される。
【０１３４】
【表１】
0004472096.tif 000018
２と４及び、８画素のブロック長は、同じスイッチマトリクス配置により扱われる。２と４で８が割り切れるからである。同様に、３及び、６画素のブロックに対しても同じ配置が使用できる（６は３で割り切れる）。必要な配置の数は、常に、Ｎ／２に最も近くてそれより大きい整数（”切り上げ”）に等しい。ここで、Ｎは、供給されたＲＡＭＰ又は、ＢＩＴＸ信号の数である。以下のテーブルは、異なるＲＡＭＰ又は、ＢＩＴＸ信号の数のスイッチマトリクスの配置の数を示す。
【０１３５】
【表２】
0004472096.tif 000019
単一傾斜ＡＤＣでの乗算
本発明は、単一傾斜ＡＤＣで、乗算とＡ／Ｄ変換を同時に行う方法を含む。単一傾斜ＡＤＣは、従来技術で良く知られている。図２６（Ａ）は、動作のタイミング図を示す。図２６（Ｂ）は、単一傾斜Ａ／Ｄ変換器を示す。単一傾斜変換器では、ＳＳ−ＲＡＭＰ波形１５０が、比較器１５８のＳＳ−ＲＡＭＰ入力１７３へ入力される。比較器１５８は、ＳＳ−ＲＡＭＰと、アナログ電圧１５２を比較する。ＳＳ−ＲＡＭＰ１５０は、精密に定義された電圧対時間傾斜を有し、ゼロボルト１５３で開始する。クロック１５６は、精密な周波数の発振する信号ＳＳ−ＦＲＥＱ１５４を発生する。ＳＳ−ＦＲＥＱ１５４は、カウンタ１６０のＳＳ−ＦＲＥＱ入力１６３へ供給される。信号１５４中の周期をカウントする。カウンタは、点１５５でカウントを開始する。カウンタは比較器に接続され、カウンタ１６０は点１６２で、即ち、ＳＳ−ＲＡＭＰ１５０がアナログ電圧１５２を超えたときには、カウントを停止する。それゆえ、カウンタ１６０は、Ｓ期間１６４をカウントする。継続時間１６４内の、カウンタによりカウントされた周期の数は、アナログ電圧１５２のディジタル測定値を提供する。
【０１３６】
図２６（Ｂ）の単一傾斜ＡＤＣのディジタル出力は、
【０１３７】
【数３１】
0004472096.tif 000020
により与えられる。ここで、Ｖａはアナログ電圧入力、ＳはＳＳ−ＲＡＭＰの傾斜、ＱはＳＳ−ＦＲＥＱ１５４の周波数である。
【０１３８】
どのような単一傾斜ＡＤＣに対しても、アナログ電圧を正確に表現を有するディジタル出力を供給する、１−ＳＳ−ＲＡＭＰ及び、１−ＳＳ−ＦＲＥＱが存在する。本説明では、１−ＳＳ−ＲＡＭＰは傾斜Ｓを有するとして定義され、１−ＳＳ−ＦＲＥＱは周波数Ｑを有するとして定義される。１−ＳＳ−ＲＡＭＰ及び、１−ＳＳ−ＦＲＥＱは、ディジタル出力の乗算を提供しない（即ち、１による乗算）とする。
【０１３９】
本発明の１つの特徴は、Ａ／Ｄ変換と係数Ｘとの乗算が、Ｍ−ＳＳ−ＲＡＭＰを使用（”単一傾斜ランプを乗算”）することにより同時に提供される。図２７は、傾斜Ｓ／Ｘを有するＭ−ＳＳ−ＲＡＭＰ１８０のタイミング図を示す。ここでＸ＝３／４である。１−ＳＳ−ＲＡＭＰ１８２も示される。アナログ入力１５２に関して、１−ＳＳ−ＲＡＭＰが使用された場合には、カウンタは、点１８４で停止する。Ｍ−ＳＳ−ＲＡＭＰが使用された場合には、Ｍ−ＳＳ−ＲＡＭＰの傾斜は大きいので、カウンタは、点１８６で停止する。それゆえ、Ｍ−ＳＳ−ＲＡＭＰは、カウンタから、１／４だけ小さなディジタル出力となり、これゆえ、Ｘ＝３／４によるディジタル出力の乗算となる。もちろん、乗算は、傾斜Ｓよりも小さな傾斜を有するＭ−ＳＳ−ＲＡＭＰ信号を使用することにより、Ｘ＞１に対しても達成できる。
【０１４０】
本発明の他の特徴では、Ａ／Ｄ変換と係数Ｘとの乗算が、周波数ＱＸを有するＭ−ＳＳ−ＦＲＥＱを使用（”単一傾斜周波数信号を乗算”）することにより同時に提供される。図２８は、周波数ＱＸを有するＭ−ＳＳ−ＦＲＥＱ１９０のタイミング図を示す。ここで、Ｘ＝３／４である。１−ＳＳ−ＦＲＥＱ１９２も示される。１−ＳＳ−ＲＡＭＰ１８２は、点１８４で停止する。それにより、カウンタが継続時間１９４をカウントできる。アナログ入力１５２に関して、１−ＳＳ−ＦＲＥＱ１９２が使用された場合には、カウンタは、継続時間１９４の更なる期間をカウントする。Ｍ−ＳＳ−ＦＲＥＱ１９０が使用された場合には、カウンタは、継続時間１９４の１／４だけ少ない期間をカウントする。それゆえ、Ｍ−ＳＳ−ＦＲＥＱは、カウンタから、１／４だけ小さなディジタル出力となり、これゆえ、Ｘ＝３／４によるディジタル出力の乗算となる。もちろん、乗算は、周波数Ｑよりも高い周波数を有するＭ−ＳＳ−ＦＲＥＱ信号を使用することにより、Ｘ＞１に対しても達成できる。
【０１４１】
Ｍ−ＳＳ−ＦＲＥＱ信号は、分数−ＮＰＬＬ設計技術を使用して発生できることに注意することが重要である。分数−ＮＰＬＬ設計技術は、Ｍ−ＳＳ−ＦＲＥＱの平均周波数を正確に制御することができるので好ましい。また、Ｍ−ＳＳ−ＲＡＭＰも、分数−ＮＰＬＬ設計技術を使用して発生できる。この場合、Ｍ−ＳＳ−ＲＡＭＰは、実際に、多くののステップを有する階段状の波形である。、Ｍ−ＳＳ−ＲＡＭＰの多くの数のステップは、変化するＲＡＭＰ信号を滑らかに近似する。
【０１４２】
Ｍ−ＳＳ−ＦＲＥＱとＭ−ＳＳ−ＲＡＭＰ信号は、電子的メモリ内の検索テーブルからも発生できる。
【０１４３】
Ｍ−ＳＳ−ＦＲＥＱを使用した乗算と、Ｍ−ＳＳ−ＲＡＭＰを使用した乗算は、同時に行うことができる。本発明は、１つは、Ｍ−ＳＳ−ＲＡＭＰより決定される係数、他はＭ−ＳＳ−ＦＲＥＱより決定される係数の、２つの係数による乗算が可能である。
【０１４４】
特定の応用では、データ圧縮／フィルタ処理は、フォトディテクタの画像配列中で，単一傾斜ＡＤＣを使用して設けられる。図２９は、画素１１２の３ｘ３の配列を有する。そのような装置を示す。図１７のＢＩＴＸとＲＡＭＰ信号が、Ｍ−ＳＳ−ＦＲＥＱとＭ−ＳＳ−ＲＡＭＰにより置き換えられたことを除いて、図２９は、図２２と非常に似ている。また、各画素１１２は、図２２（ＡＤＣは図示していない）のビットシリアルＡＤＣの代わりに、結合した単一傾斜ＡＤＣを有する。単一傾斜ＡＤＣを、フォトディテクタと同じチップ上にま外部チップ上に配置することができる。
【０１４５】
動作中は、Ｍ−ＳＳ−ＦＲＥＱ１、Ｍ−ＳＳ−ＦＲＥＱ２、及び、Ｍ−ＳＳ−ＦＲＥＱ３は、各々が、ロー１１４，１１５，１１６の全画素にそれぞれに入力される。Ｍ−ＳＳ−ＦＲＥＱ１、Ｍ−ＳＳ−ＦＲＥＱ２、及び、Ｍ−ＳＳ−ＦＲＥＱ３の各々は、異なる係数、Ｆ１，Ｆ２，及び、Ｆ３による乗算を提供する。Ｍ−ＳＳ−ＲＡＭＰ１、Ｍ−ＳＳ−ＲＡＭＰ２、及び、Ｍ−ＳＳ−ＲＡＭＰ３は、各々が、コラム１２０，１２１，１２２の全画素にそれぞれに入力される。Ｍ−ＳＳ−ＲＡＭＰ１、Ｍ−ＳＳ−ＲＡＭＰ２、及び、Ｍ−ＳＳ−ＲＡＭＰ３の各々は、異なる係数、Ｒ１，Ｒ２，及び、Ｒ３による乗算を提供する。例えば、画素１１２−ａからのアナログ値は、ディジタル化及び、係数Ｆ２Ｒ３による乗算を受ける。ディジタル化され乗算された信号は、出力１２４へ供給される。この乗算機構は、既知のＭＰＥＧ及び、ＪＰＥＧ規格に従った、画像データ圧縮を提供する。一般的には、この乗算機構は、どのような２−Ｄ分離できる変換技術にも従って、データ圧縮又は、フィルタ処理ができる。
【０１４６】
単一傾斜ＡＤＣとＭ−ＳＳ−ＲＡＭＰ及び、Ｍ−ＳＳ−ＦＲＥＱ信号と組合せて、スイッチマトリクスも使用できることにも注意する。
【０１４７】
本発明は、フォトディテクタの外部にアナログディジタル変換器を配置する可能性も有する。この場合には、フォトディテクタからのアナログ信号は、アナログディジタル変換のための別のチップ又は、要素へ通信される。フォトディテクタ配列上で、アナログディジタル変換が起こらなくとも、本方法は、なお、実用的である。特に、異なるローのフォトディテクタと通信するアナログディジタル変換器へ、適切なＭ−ＢＩＴＸ信号を供給することにより、乗算を行える。また、異なるコラムのフォトディテクタと通信するアナログディジタル変換器へ、適切なＭ−ＲＡＭＰ信号が供給される。しかし、フォトディテクタと同じチップ上に、アナログディジタル変換器を配置することが好ましいことに、注意する。
【０１４８】
本発明を行うために、Ｍ−ＢＩＴＸとＭ−ＲＡＭＰが必ずしも設けられる必要はないことに注意することは重要である。乗算係数の組が所定の値なら、Ｍ−ＢＩＴＸとＭ−ＲＡＭＰは、検索テーブルのようなコンピュータメモリ内に蓄積されることができる。これは、画像装置で、単一の，特定のデータ圧縮／フィルタ処理技術が使用される場合であろう。例えば、画像配列からのデータに特定のデータ圧縮処理を行う場合には、幾つかの（例えば、８の）Ｍ−ＢＩＴＸ信号と、幾つかの（例えば、８の）Ｍ−ＲＡＭＰ信号が、使用されることが必要である。必要な８つのＭ−ＢＩＴＸ信号と８つのＭ−ＲＡＭＰ信号をコンピュータメモリに蓄積でき、ＤＡＣにより再生できる。それゆえ、本発明は、図１２，１６及び、２１に示すような回路を使用しないで行うことができる。
【０１４９】
本発明は、多くの異なる幾何学的パターンで配置された、多くの形式の画素配列は共に使用できることに注意する。多くの図で示したように、画素は、矩形の格子に配置される必要はない。画素は、ローとコラムが直線でない、六辺形の配列に配置できる。また、画素は、ローが放射状線に沿って配置され、コラムは放射直線パターンの中心の回りに描かれた円よりなる、放射状パターンに配置できる。用語”ロー”と”コラム”は、広く解釈される。用語”ロー”と”コラム”は、交差するどのような２つの組みの線（曲線又は、直線）を含む。本発明は、２−次元の分離できる変換（即ち、画素の交差する線を有するとして記述できる画素配列）と互換性のある構造を有するどのような画素配列とも使用できる。
【０１５０】
本発明は、主に画像フォトディテクタ配列を参照して説明したが、本発明は、多くのアナログ信号がディジタル化され、そのデータが２−次元の分離できる変換に従って、圧縮又は、フィルタ処理される、どのような状況でも使用できる。例えば、多くのマイクロフォンからの又は、磁界センサからのアナログ信号は、ディジタル化され、本発明を用いて圧縮／フィルタ処理されることができる。
【０１５１】
更に一般化すると、Ｍ−ＲＡＭＰ、Ｍ−ＢＩＴＸ、Ｍ−ＳＳ−ＲＡＭＰ、Ｍ−ＳＳ−ＦＲＥＱは、コラム制御信号及び、ロー制御信号と呼ぶことができる。制御信号は、望ましい係数により乗算するために、センサ配列内のＡＤＣの動作を制御する。コラム信号とロー信号の両方は、使用され、そして配列の、各アナログ信号は、２つの係数で乗算される。
【０１５２】
当業者には、本発明の範囲を超えること無く、上述の実施例を変更できることは明らかである。従って、本発明の範囲は、請求項より決定される。
【０１５３】
【発明の効果】
本発明により、アナログディジタル変換器で、アナログディジタル変換と乗算を同時に行える方法を提供できる。
【図面の簡単な説明】
【図１】従来技術の８ｘ８画素画像センサを示す図。
【図２】従来技術のＭＣＢＳ  ＡＤＣで使用されるハードウェアを示す図。
【図３】従来技術のＭＣＢＳの動作を示す示す図。
【図４】従来技術の、図３の波形と共に動作するＭＣＢＳに関する量子化テーブルを示す図。
【図５】従来技術の多チャンネルＭＣＢＳ  ＡＤＣを示す図。
【図６】係数１の乗算（即ち乗算をしない）を提供するＲＡＭＰ及びＢＩＴＸ信号を示す図。
【図７】乗算を提供するＭ−ＲＡＭＰ信号の例を示す図。
【図８】乗算を提供しないＢＩＴＸ信号の例を示す図。
【図９】Ｍ−ＢＩＴＸの”格子へのスナップ”特性を示す図。
【図１０】Ｍ−ＢＩＴＸの”格子へのスナップ”特性を示す図。
【図１１】図１０にしたがって構成されたＭ−ＢＩＴＸ信号を使用する結果を示す図。
【図１２】”格子へのスナップ”特性と平均周波数ＦｏＸを有するＭ−ＢＩＴＸ信号を発生するのに使用する回路を示す図。
【図１３】異なる周波数の交番セグメントより成るＭ−ＢＩＴＸ信号の例を示す図。
【図１４】格子密度係数が２に等しい場合に発生されたＲＡＭＰ及びＭ−ＢＩＴＸ信号のを示す図。
【図１５】格子密度係数Ｋが１より大きい場合に、どのように”格子へのスナップ”特性を適用するかを示す図。
【図１６】乗算係数Ｘと格子密度係数Ｋが与えられたときに、Ｍ−ＢＩＴＸ信号を発生するのに使用する回路を示す図。
【図１７】３−ビットＤ／Ａ変換器（ＤＡＣ）より得られるＭ−ＲＡＭＰ信号と電圧２００を示す図。
【図１８】ＤＡＣにより生成されたＭ−ＲＡＭＰ信号に与えられる”格子へのスナップ”特性の概念を示す図。
【図１９】”格子へのスナップ”特性を伴うＭ−ＲＡＭＰ信号の動作を示す図。
【図２０】”格子へのスナップ”特性を伴うＭ−ＢＩＴＸ信号とＭ−ＲＡＭＰ信号の動作を示す図。
【図２１】”格子へのスナップ”特性を伴うＭ−ＲＡＭＰ信号を発生する回路を示す図。
【図２２】本発明に従った、データ圧縮に関して本発明の方法を使用する、（３ｘ３画素配列を有する）画像センサを示す図。
【図２３】本発明にしたがった、８ｘ８画素ブロックのデータを処理する、１６ｘ１６画素配列を示す図。
【図２４】本発明による、Ｍ−ＲＡＭＰとＭ−ＢＩＴＸ信号を配列の適切なローとコラムへつなぐのにマトリクススイッチが使用されている実施例を示す図。
【図２５】３ｘ４画素ブロックからのデータを処理する１２ｘ１２画像画素配列を示す図。
【図２６】単一傾斜ＡＤＣの動作を示す図。
【図２７】ＡＤＣで使用されるＳＳ−ＲＡＭＰ信号の傾斜（電圧／時間）を変えることにより単一傾斜ＡＤＣで乗算を行う本発明の方法を示す図。
【図２８】ＡＤＣで使用されるＳＳ−ＦＲＥＱ信号の周波数を変えることにより単一傾斜ＡＤＣで乗算を行う本発明の方法を示す図。
【図２９】同時のＡ／Ｄ変換とデータ圧縮のために、単一傾斜ＡＤＣを使用する画像画素配列を示す図。
【符号の説明】
２０  比較器
２２  １ビットラッチ
２４  ＲＡＭＰ信号
２６  比較器の非反転入力
２８  ディジタル化されるべきアナログ値
３０  比較器の反転入力
３２  比較器の出力
３４  ラッチゲート入力３４
３６  ＢＩＴＸ
３８  ラッチ２２の入力
４８  ＡＤＣ
６８  回路
７０  コンピュータ
７２  分周器
７４  クロック
７５  法の制御
７６  アキュムレータ
８２  第１の入力
８４  第２の入力
８６  出力
８８  キャリー出力
９０  エッジ検出トリガ
９２  容量設定入力
１１０  画像センサ
１１２  画素
１３１  画素
１３０  １６ｘ１６画素配列
１４０  画素配列
１４２，１４４  スイッチマトリクス
１５２  アナログ電圧
１５６  クロック
１５８  比較器
１６０  カウンタ
２６８  回路
２７０  コンピュータ
２７２  ディジタル番号選択器
２７５  制御端子
２７６  第１のアキュムレータ
２７８  クロック
２８８  キャリー出力
２９０  エッジ検出トリガ
２９２  容量設定入力
２９５  リセット制御端子
２９６  第２のアキュムレータ
２９８  ディジタルアナログ変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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