(57)【特許請求の範囲】
【請求項１】
半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜上にＴｉを含む金属膜を介して第１導電膜を形成する工程と、
前記第１導電膜上に誘電体膜を形成する工程と、
前記誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜の上に、ＴｉＮからなる下層及び前記下層上に積層された上層を含むハードマスクを形成する工程と、
前記ハードマスクに覆われない領域の前記第２導電膜、前記誘電体膜、前記第１導電膜および前記金属膜を順にエッチングすることにより、前記ハードマスクの下に残された前記第２導電膜を上部電極、前記誘電体膜をキャパシタ誘電体膜、前記第１導電膜を下部電極とするキャパシタと側壁を有する前記金属膜とを形成する工程と、
前記ハードマスクの前記上層を反応性イオンエッチングにより除去する工程と、
前記キャパシタと前記金属膜の側壁を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜をマスクとするウェットエッチングを用いて、前記ハードマスクの前記下層を除去する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２絶縁膜はポリマーから構成されていて、該ポリマーは、前記ハードマスクの前記下層を除去した後に前記ハードマスクのエッチングとは異なる条件でエッチングされて除去されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ハードマスクの前記上層を除去するエッチングと前記ポリマーの形成とは同じ反応室内で条件を変えて行われることを特徴とする請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、より詳しくは、半導体基板上方にキャパシタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
電源を切っても情報を記憶することができる不揮発性メモリとしてＦｅＲＡＭ（ferroelectric random access memory）が有望視されている。ＦｅＲＡＭに用いられる強誘電体キャパシタとして、上部電極をその上の配線を通してＭＯＳトランジスタに接続するプレーナ型と、下部電極をその直下の導電性プラグを介してＭＯＳトランジスタに接続するスタック型がある。
【０００３】
線幅が０．１８μｍ世代のＦｅＲＡＭにおいて、スタック型の強誘電体キャパシタは、集積度向上のために、側面が基板面に対して垂直に近い形状にされることが求められている。従って、強誘電体キャパシタを構成する複数の膜のパターニングの際には、基板温度を高くし且つハードマスクを用いて連続してエッチングする方法が考えられている。
【０００４】
次に、スタック型の強誘電体キャパシタの形成工程の一例を図１(a)〜(c)に基づいて説明する。
【０００５】
図１(a)において、半導体基板１０１の表面には素子分離絶縁層１０２が形成され、半導体基板１０１の表層のうち素子分離層１０２に囲まれた領域には不純物拡散領域１０３が形成され、また、不純物拡散領域１０３及び素子分離絶縁層１０２上に層間絶縁膜１０４が形成され、さらに、層間絶縁膜１０４のうち不純物拡散領域１０３の上に形成された開口には導電性プラグ１０５が形成されている。
【０００６】
そのような構造が形成された後に、まず、層間絶縁膜１０４及び導電性プラグ１０５の上に第１金属膜１０６、ＰＺＴ膜１０７及び第２金属膜１０８を順に形成する。さらに、第２金属膜１０８の上に窒化チタン膜１１０、酸化シリコン膜１１１を順に形成する。なお、下記の特許文献１に記載されているように、第１金属膜１０６と層間絶縁膜１０４の間に、チタン膜を形成してもよい。
【０００７】
その後に、酸化シリコン膜１１１と窒化チタン膜１１０をフォトリソグラフィー法によりパターニングすることにより、導電性プラグ１０５及びその周辺の上方に酸化シリコン膜１１１と窒化チタン膜１１０をハードマスク１１２としてキャパシタ平面形状に残す。
【０００８】
次に、図１(b)に示すように、ハードマスク１１２に覆われない領域の第２金属膜１０８、ＰＺＴ膜１０７及び第１金属膜１０６を順にエッチングすることにより、それらの膜１０６，１０７，１０８をスタック型の強誘電体キャパシタ１１３として残す。
【０００９】
この後に、図１(c)に示すように、ハードマスク１１２を構成する酸化シリコン膜１１１を反応性イオンエッチング（ＲＩＥ）法により除去し、ついで、エッチャントを変えて窒化チタン膜１１０を除去する。
【００１０】
ところで、第１金属膜１０６、ＰＺＴ膜１０７、第２金属膜１０８のパターニングに使用されるハードマスク１１２について、レジストマスクと異なり、第１金属膜１０６、ＰＺＴ膜１０７、第２金属膜１０８を連続してエッチングする際に消滅しないような材料及び厚さが選択される。
【００１１】
二層構造のハードマスクを金属膜のパターニングに使用し、かつ金属膜のエッチングガスとして塩素、酸素及びアルゴンからなる混合ガスを使用することが下記の特許文献２に記載されている。
【特許文献１】特開２００１−４４３７７号公報（段落番号００４２、図９）
【特許文献２】特開平１１−３４５１０号公報（段落番号００３６〜段落番号００４６）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、ハードマスクを構成する酸化シリコン膜１１１の除去の際に、反応性イオンエッチングのスパッタイオンは垂直方向が主であるがその他の成分も持ち、また、強誘電体キャパシタの側壁も完全な垂直形状ではないので、キャパシタの側壁はイオン衝突に曝されてエッチングされる。
【００１３】
そして、強誘電体キャパシタ側壁でエッチングされた導電性元素がその側壁に再付着し、これにより強誘電体キャパシタ側壁に付着した導電元素により上部電極と下部電極の間で電気的なリークが発生する原因となる。
【００１４】
そのような導電性元素の側壁への付着を抑制するために、反応性イオンエッチングでのスパッタ力を小さくすることが考えられる。しかし、スパッタ力を下げても強誘電体キャパシタの側壁がイオン衝突に曝されることには変わり無く、本質的な問題の解決にならない。
【００１５】
また、強誘電体キャパシタの下部電極と層間絶縁膜の間にチタン膜を介在させる構造を採用する場合には、ハードマスクを構成する窒化チタン層を除去する工程において、窒化チタン層除去用のエッチャントによりチタン膜が側方からエッチングされて、強誘電体キャパシタと層間絶縁膜の間に空隙が発生して強誘電体キャパシタの接続面積が狭くなる。この結果、強誘電体キャパシタ形成後のスクラバー処理により強誘電体キャパシタが層間絶縁膜から剥がれ易くなる。
【００１６】
本発明の目的は、ハードマスクをエッチングする際に強誘電体キャパシタの側壁をエッチングから保護できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の一観点によれば、半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜上にＴｉを含む金属膜を介して第１導電膜を形成する工程と、前記第１導電膜上に誘電体膜を形成する工程と、前記誘電体膜の上に第２導電膜を形成する工程と、前記第２導電膜の上に、ＴｉＮからなる下層及び前記下層上に積層された上層を含むハードマスクを形成する工程と、前記ハードマスクに覆われない領域の前記第２導電膜、前記誘電体膜、前記第１導電膜および前記金属膜を順にエッチングすることにより、前記ハードマスクの下に残された前記第２導電膜を上部電極、前記誘電体膜をキャパシタ誘電体膜、前記第１導電膜を下部電極とするキャパシタと側壁を有する前記金属膜とを形成する工程と、前記ハードマスクの前記上層を反応性イオンエッチングにより除去する工程と、前記キャパシタと前記金属膜の側壁を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜をマスクとするウェットエッチングを用いて、前記ハードマスクの前記下層を除去する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１８】
本発明に関連する発明によれば、第１絶縁膜上に形成された第１導電膜、誘電体膜及び第２導電膜をハードマスクを用いて連続的にエッチングしてキャパシタを形成した後に、キャパシタの側面を第２絶縁膜により覆いながらハードマスクを除去するようにしている。
【００１９】
従って、ハードマスクの上層部を構成する絶縁膜をドライエッチングにより除去する際には、ドライエッチングによるキャパシタ側面へのイオン衝突が防止され、この結果、キャパシタの側面のエッチングが防止され、また、その側面へのエッチング生成物の付着が防止され、さらに、キャパシタの誘電体膜の側方からの劣化が防止される。また、第１導電膜の配向を改善するために第１導電膜と第１絶縁膜の間に、チタン膜のようなハードマスクの構成元素と同じ元素の金属膜を形成する場合にも、第２絶縁膜により金属膜が保護されるので、ハードマスクをエッチングにより除去する際に金属膜の縮小化が防止される。
【００２０】
これらにより、キャパシタの歩留まりが向上する。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明の実施形態を図面に基づいて説明する。
【００２２】
（第１の実施の形態）
図２〜図１３は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００２３】
図２(a)に示す構造を形成するまでの工程について説明する。
【００２４】
まず、ｎ型又はｐ型のシリコン（半導体）基板１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、素子分離用溝の中に酸化シリコンを埋め込んでＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜２を形成する。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成した絶縁膜を素子分離絶縁膜２として採用してもよい。
【００２５】
そのような素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域Ａと周辺回路領域Ｂの各々の所定の活性領域（トランジスタ形成領域）にｐ型不純物を導入して、ｐウェル３ａ，３ｂを形成する。なお、周辺回路領域Ｂにおいては、ＣＭＯＳを構成するｐウェル３ｂのみならずｎウェル（不図示）も形成されるので、ｎ型不純物も導入される。なお、本実施形態では、周辺回路領域Ｂのうち、電圧を昇圧するための昇圧用ブースト回路領域のキャパシタ形成領域が示されている。
【００２６】
その後に、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁膜４となるシリコン酸化膜を形成する。
【００２７】
次に、シリコン基板１の上側全面に非結晶質又は多結晶のシリコン膜とタングステンシリサイド膜を順に形成する。続いて、これらの膜をフォトリソグラフィー法によりパターニングして、メモリセル領域Ａのｐウェル３ａ上にゲート電極５ａ，５ｂを形成し、同時に、周辺回路領域Ｂのｐウェル３ｂ上にゲート電極５ｃを形成する。
【００２８】
メモリセル領域Ａでは、１つのｐウェル３ａ上には２つのゲート電極５ａ，５ｂがほぼ平行に間隔をおいて配置され、それらのゲート電極５ａ，５ｂはワード線ＷＬの一部を構成している。
【００２９】
次に、メモリセル領域Ａにおいて、ゲート電極５ａ，５ｂ両側のｐウェル３ａ内にｎ型不純物をイオン注入することにより、ｎチャンネルＭＯＳトランジスタのソース／ドレインとなる第１〜第３のｎ型不純物拡散領域６ａ，６ｂ，６ｃを形成する。これと同時に、周辺回路領域Ｂのｐウェル３ｂにもｎ型不純物をイオン注入してｎチャネルＭＯＳトランジスタのソース／ドレインとなるｐ型不純物拡散領域６ｄ，６ｅを形成する。この後に、周辺回路領域Ｂのｎウェルにｐ型不純物を注入してｐチャネルＭＯＳトランジスタのソース／ドレインとなるｐ型不純物拡散領域（不図示）を形成する。
【００３０】
続いて、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極５ａ〜５ｃの側面に絶縁性サイドウォール７として残す。その絶縁膜として、例えばＣＶＤ法により酸化シリコン（SiO2）を形成する。
【００３１】
さらに、ゲート電極５ａ〜５ｃと側壁絶縁膜７をマスクに使用して、ｐウェル３ａ、３ｂ内に再びｎ型不純物イオンを注入することにより、ｎ型不純物拡散領域６ａ〜６ｅをＬＤＤ構造にする。さらに、ｎウェル内に再びｐ型不純物イオンを注入することによりｐ型不純物拡散領域もＬＤＤ構造とする。
【００３２】
なお、ｎ型不純物とｐ型不純物は、レジストパターンを使用して打ち分けられる。
【００３３】
以上のように、メモリセル領域Ａでは、ｐウェル３ａとゲート電極５ａ，５ｂとその両側のｎ型不純物拡散領域６ａ，６ｂ，６ｃ等によってｎ型ＭＯＳトランジスタＴ1，Ｔ2が構成され、また、周辺回路領域Ｂでは、ｐウェル３ｂとゲート電極５ｃとその両側のｎ型不純物拡散領域６ｄ，６ｅ等によってｎ型ＭＯＳＦＥＴＴ３が構成される。
【００３４】
次に、ｎ型ＭＯＳトランジスタＴ1，Ｔ2，Ｔ3を覆うカバー絶縁膜９として約２００ｎｍの厚さの酸窒化シリコン（SiON）膜をプラズマＣＶＤ法によりシリコン基板１の全面に形成する。さらに、ＴＥＯＳ（テトラエトキシシラン）ガスを用いるプラズマＣＶＤ法により、厚さ約１．０μｍの二酸化シリコン（SiO2）を第１の層間絶縁膜１０としてカバー絶縁膜９上に形成する。続いて、第１の層間絶縁膜１０上面を化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法により平坦化する。
【００３５】
次に、図２(b) に示す構造を形成するまでの工程を説明する。
【００３６】
まず、フォトリソグラフィー法によりカバー絶縁膜９と第１層間絶縁膜１０をパターニングすることにより、ｎ型不純物拡散層６ａ〜６ｅの上にそれぞれ第１〜第５のコンタクトホール９ａ〜９ｅを形成する。
【００３７】
さらに、第１層間絶縁膜１０上面と第１〜第５のコンタクトホール９ａ〜９ｅ内面にグルー層１１ａとして厚さ３０ｎｍのチタン（Ti）膜と厚さ５０ｎｍの窒化チタン（TiN）膜をスパッタ法により順に形成する。さらに、グルー膜１１ａの上にタングステン（Ｗ）膜１１ｂをＣＶＤ法により成長して第１〜第５のコンタクトホール９ａ〜９ｅ内を完全に埋め込む。
【００３８】
続いて、グルー膜１１ａ及びＷ膜１１ｂをＣＭＰ法により研磨して第１層間絶縁膜１０の上面上から除去する。これにより、第１〜第５のコンタクトホール９ａ〜９ｅ内のそれぞれに残されたＷ膜１１ｂ及びグルー膜１１ａを第１〜第５の導電性プラグ１２ａ〜１２ｅとする。
【００３９】
次に、図３(a)に示すように、第１〜第５の導電性プラグ１２ａ〜１２ｄ上と第１層間絶縁膜１０上に、導電性の酸素バリアメタル膜２としてイリジウム膜をスパッタにより形成する。イリジウム膜は、メモリセル領域Ａではｐウェル３ａ内両端寄りの第２、第３の導電性プラグ１２ｂ，１２ｃの異常酸化を防止し、周辺回路領域Ｂではｐウェル３ｂ内の一方の第５の導電性プラグ１２ｅの異常酸化を防止するための十分な厚さに形成される。例えば、イリジウム膜は、後述するキャパシタを酸素含有雰囲気中で５５０℃の温度でアニールする際に導電性プラグ１２ｂ，１２ｃ，１２ｅの異常酸化を防止できる厚さ、例えば２００ｎｍの厚さに形成され、さらに温度が１００℃上がるごとに厚さを１００ｎｍずつ加えて形成される。
【００４０】
続いて、酸素バリアメタル膜１３上面において、第２、第３及び第５の導電性プラグ１２ｂ，１２ｃ，１２ｅとその周辺領域の上方にマスク１４としてレジストパターンを形成する。
【００４１】
次に、図３(b)に示すように、マスク１４に覆われない領域の酸素バリアメタル膜１３をエッチングすることにより、酸素バリアメタル膜１３を第２、第３及び第５の導電性プラグ１２ｂ，１２ｃ，１２ｅの上とその周辺に島状に残す。これにより、第１、第４の導電性プラグ１２ａ，１２ｄは露出する。その後に、マスク１４は除去される。なお、マスク１４として、酸化チタンなどのハードマスクを用いてもよい。
【００４２】
続いて、図４(a)に示すように、第１、第４の導電性プラグ１２ａ，１２ｄ、酸素バリアメタル１３及び第１層間絶縁膜１０の上に、酸化防止絶縁層１５ａとして酸窒化シリコン（SiON）層又は窒化シリコン（Si3N4）層をＣＶＤ法により例えば１００〜２５０ｎｍの厚さに形成する。厚さ１００ｎｍの酸窒化シリコン又は窒化シリコンは、約６５０℃の酸素アニール下で、第１、第４の導電性プラグ１２ａ，１２ｄの酸化を防止する能力を有する。
【００４３】
続いて、酸化防止絶縁層１５ａ上に絶縁性密着層１５ｂを形成する。絶縁性密着層１５ｂは、後述するキャパシタ下部電極との密着性を向上するために形成される。絶縁性密着層１５ｂとして、例えばＴＥＯＳを用いるＣＶＤ法により１００〜３００ｎｍの厚さの酸化シリコン層を形成する。
【００４４】
この後に、図４(b)に示すように、酸素バリアメタル膜１３をストッパーとして機能させて、絶縁性密着層１５ｂと酸化防止絶縁層１５ａをＣＭＰにより研磨して酸素バリアメタル膜１３の上面を露出させる。この場合、酸素バリアメタル膜１５ａ、絶縁性密着層１５ｂの研磨面は平坦かされる。
【００４５】
次に、図５に示す構造を形成するまでの工程を説明する。
【００４６】
まず、酸素バリアメタル膜１３、酸化防止絶縁層１５ａ及び絶縁性密着層１５ｂの上に第１導電膜１６を形成する。第１導電膜１６は、白金族又は白金族酸化物の単層又は多層構造の導電膜から構成される。第１導電膜１６として、例えば厚さ２００ｎｍのイリジウム層１６ｗ、厚さ３０ｎｍの酸化イリジウム層１６ｘ、厚さ５０ｎｍの酸化プラチナ膜１６ｙ、及び厚さ５０ｎｍのプラチナ層１６ｚをスパッタにより順に形成する。なお、第１導電膜１６を形成する前又は後に、例えば膜剥がれ防止のために絶縁性密着層１５ｂをアニールする。アニール方法として、例えばアルゴン雰囲気中で７５０℃、６０秒のＲＴＡ（rapid thermal annealing） を採用する。
【００４７】
続いて、第１導電膜１６上に、強誘電体膜１７として例えば厚さ１４０〜２００ｎｍのＰＺＴ((Pb(Zr1-xTix)O3))膜をスパッタにより形成する。
【００４８】
なお、強誘電体膜１７として、ＰＬＺＴ、ＰＬＣＳＺＴのようなＰＺＴ系材料だけでなく、SrBi2Ta2O9、SrBi(Ta,Nb)2O9等のＢｉ層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。また、強誘電体膜１７の形成方法としては、スパッタ法の他に、スピンオン法、ゾルゲル法、ＭＯＤ（Metal Organic Deposition）法、ＭＯＣＶＤ法がある。
【００４９】
その後に、酸素含有雰囲気中で強誘電体膜１７をアニールにより結晶化する。アニールとして、例えばアルゴンと酸素の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする、２ステップのＲＴＡ処理を採用する。
【００５０】
さらに、強誘電体膜１７の上に第２導電膜１８として例えば厚さ２００ｎｍの酸化イリジウム（IrO2）をスパッタ法により形成する。
【００５１】
続いて、ハードマスクとなるTiN膜１９とSiO2膜（絶縁膜）２０を第２導電膜１７上に順に形成する。TiN膜１９は、スパッタ法によって例えば約２００ｎｍの厚さに形成され、また、SiO2膜２０はＴＥＯＳを用いるプラズマＣＶＤ法によって約１０００ｎｍの厚さに形成される。
【００５２】
そして、SiO2膜２０の上にレジストを塗布し、これを露光、現像して第２，第３及び第５の導電性プラグ１２ｂ，１２ｃ，１２ｅの上方にキャパシタ平面形状のレジストパターン２１を形成する。
【００５３】
次に、図６に示すように、C4F8とArとCF4の混合ガスをエッチングガスに用いて、レジストパターン２１に覆われない領域のSiO2膜２０をドライエッチングして除去し、さらに、BCl3とCl2の混合ガス又はCl2 をエッチングガスに用いてレジストパターン２１に覆われない領域のTiN膜１９をドライエッチングして除去する。SiO2膜２０のエッチングとTiN膜１９のエッチングは、エッチャーを換えて行われる。そして、パターニングされたSiO2膜２０とTiN膜１９は、ハードマスク２２として用いられる。なお、レジストパターン２１は、ハードマスク２２の形成後にアッシングによって除去される。
【００５４】
次に、図７に示すように、ハードマスク２２に覆われない領域の第２導電膜１８、強誘電体膜１７及び第１導電膜１６をＩＣＰエッチング装置を用いて以下の条件で順にエッチングする。
【００５５】
まず、第２導電膜１８であるIrOx膜をエッチングする。この場合のエッチング条件は、HBrを流量１０sccm、O2を流量４０sccmでエッチングチャンバ内に流し、さらにチャンバ内の圧力を０．４Ｐａ、ウェハステージ温度を４００℃、ソースパワー８００watt、バイアスパワー７００wattに設定する。なお、ソースパワーはＩＣＰエッチング装置のアンテナに印加される高周波電源のパワーであり、バイアスパワーは半導体ウェハ（シリコン基板１）に印加される高周波電源のパワーである。
【００５６】
続いて、強誘電体膜１７であるＰＺＴ膜をエッチングする。この場合のエッチング条件は、Cl2 を流量４０sccm、Arを流量１０sccmでエッチングチャンバ内に流し、さらにチャンバ内の圧力を０．４Pa、ウェハステージ温度を４００℃、ソースパワー８００watt、バイアスパワー７００wattに設定する。
【００５７】
さらに、第１導電膜１６をエッチングする。この場合のエッチング条件として、HBrを流量１０sccm、O2を流量４０sccmでエッチングチャンバ内に流し、さらにチャンバ内の圧力を０．４Pa、ウェハステージ温度を４００℃、ソースパワーを８００watt、バイアスパワーを７００wattに設定する。第１導電膜１６のエッチング工程ではオーバエッチングがなされる。
【００５８】
なお、第１導電膜１６、第２導電膜１８をエッチングする際には、エッチングガスであるHBrとO2にC4F8を加えてもよい。
【００５９】
これにより、メモリセル領域Ａのｐウェル３ａの上方において、第１導電膜１６、強誘電体膜１７及び第２導電膜１８からなるメモリセル用のキャパシタＱ1が形成され、さらに、周辺回路領域Ｂのｐウェル３ｂの上方において、第１導電膜１６、強誘電体膜１７及び第２導電膜１８からなる電圧ブースト用のキャパシタＱ2が形成される。
【００６０】
なお、第１導電膜１６に対してオーバーエッチングする場合に、絶縁性密着層１５ｂがエッチングされて薄層化される。
【００６１】
メモリセル用のキャパシタＱ1において、第１導電膜１６は下部電極１６ａであり、強誘電体膜１７は誘電体膜１７ａであり、第２導電膜１８は上部電極１８ａである。また、電圧ブースト用のキャパシタＱ2において、第１導電膜１６は下部電極１６ｂであり、強誘電体膜１７は誘電体膜１７ｂであり、第２導電膜１８は上部電極１８ｂである。なお、電圧ブースト用のキャパシタＱ2の平面形状の面積は、メモリセル用のキャパシタＱ1の平面形状の面積よりも大きい。
【００６２】
メモリセル領域Ａのｐウェル３ａ上方に形成された２つのキャパシタＱ1は、それぞれ島状の酸素バリアメタル膜１３を介して第２、第３の導電性プラグ１２ｂ，１２ｃに電気的に接続される。また、周辺回路領域Ｂのｐウェル３ｂの上方に形成されたキャパシタＱ2は島状の酸素バリアメタル膜１３を介して第５の導電性プラグ１２ｅに電気的に接続される。
【００６３】
以上のような第１導電膜１６をエッチングした後には、メモリセル用のキャパシタＱ1 の上と電圧ブースト用のキャパシタＱ2の上にそれぞれハードマスク２２が残っている。しかし、ハードマスク２２のうちSiO2膜２０は、第１導電膜１６、強誘電体１７及び第２導電膜１８をエッチングする際にエッチングされて、初期状態に比べて形状が変化している。即ち、メモリセル用のキャパシタＱ1の上のSiO2膜２０は縮小されて錐形状となり、その下のTiN膜１９よりも狭い領域に存在している。同様に、電圧ブースト用のキャパシタＱ2の上のSiO2膜２０は縮小されて肩は大きく削られて丸みを帯び、その下のTiN膜１９よりも狭い領域に存在している。
【００６４】
ところで、強誘電体膜１７を構成するＰＺＴ膜のパターニングには、ハードマスク２２として酸化シリコン膜２０を用いることが好ましい。従って、強誘電体膜１７のエッチング中にハードマスク２２である酸化シリコン膜２０が消滅することは、ＰＺＴ膜のエッチングレートの著しい低下を招くので、ＰＺＴ膜のエッチングが終わるまではハードマスク２２のうちSiO2膜２０を残すことは重要である。なお、第１導電膜１６のエッチング時には、SiO2膜２０が縮小されていてもTiN 膜１９がマスクとして機能する。
【００６５】
次に、ハードマスク２２の除去方法について説明する。
【００６６】
まず、図８に示すように、キャパシタＱ1，Ｑ2、酸素バリアメタル膜１５ａ及び絶縁性密着層１５ｂの上に、ＣＶＤ法のような段差被覆性の優れた成膜方法により第１のキャパシタ保護絶縁膜２３を形成する。この実施形態では、第１のキャパシタ保護絶縁膜２３としてＴＥＯＳを用いるＣＶＤ法によりSiO2膜を形成する。
【００６７】
第１のキャパシタ保護絶縁膜２３をＴＥＯＳを用いてＣＶＤ法により形成する条件として、平行平板型のプラズマＣＶＤ装置の反応室内にＴＥＯＳ、O2、Heをそれぞれ４６０sccm、１４００sccm、４８０sccmの流量で導入し、ＲＦパワーを４００Ｗに設定し、基板温度を３９０℃に設定し、反応室内の圧力を９Torrに設定し、基板・電極間の距離を２００milsに設定する。このような条件により、第１のキャパシタ保護絶縁膜２３を２００ｎｍの厚さに形成する。
【００６８】
なお、第１のキャパシタ保護絶縁膜２３として、その他に、シランとアンモニアと酸素を用いてＣＶＤ法により形成されるSiON膜、シランとアンモニアを用いてＣＶＤ法により形成されるSi3N4膜、ＭＯＣＶＤ法により形成されるアルミナ膜などを用いてもよい。ＭＯＣＶＤ法によりアルミナ膜を形成する条件として、例えばトリメチルアルミニウム（Al(CH3)3）に水素（H2）又はオゾン（O3）を加えたガスが用いられ、基板温度が例えば３００℃に設定される。
【００６９】
以上のようにＴＥＯＳを用いて第１のキャパシタ保護絶縁膜２３を形成した後に、２周波反応性イオンエッチング（２周波ＲＩＥ）法により、ハードマスク２２のSiO2膜２０を除去するために、第１のキャパシタ保護絶縁膜２３とSiO2膜２０をエッチングする。
【００７０】
そのエッチングのために、平行平板型電極を有する２周波ＲＩＥ装置が用いられる。２周波ＲＩＥ装置の反応室内の平行平板型電極のうち上側電極には２０００〜２８００Ｗの２７．１３MHzの電源が接続され、下側電極には３００〜１３００Ｗの８００kHzの電源が接続される。また、下側電極と上側電極の間の距離は２０mmに設定される。上側電極の温度は３０℃に設定され、シリコン基板１が載置される下側電極の温度は０℃に設定される。下側電極を冷却するための冷却ガス背圧は下側電極の中央とエッジでそれぞれ７．５Ｔに設定される。また、反応室の内側壁の温度は５０℃に設定される。また、反応室内には、エッチングガスとしてC4F8とArとCF4 がそれぞれ１４〜２０sccm、５００sccm、２〜８sccmの流量で導入され、また、反応室内のガス圧力は２５〜４０mTorrに設定される。
【００７１】
これにより、第１のキャパシタ保護絶縁膜２３のエッチングとハードマスク２２のSiO2膜２０のエッチングは、シリコン基板１の上面に対してほぼ垂直に異方的に進む。
【００７２】
まず、図９に示すように、絶縁性密着層１５ｂの上面とハードマスク２２の上面とから第１のキャパシタ保護絶縁膜２３が除去され、さらにSiO2膜２０の一部がエッチングされる。この状態では、キャパシタＱ1，Ｑ2の側面とハードマスク２２のTiN膜１９側面には第１のキャパシタ保護絶縁膜２３が選択的に残される。
【００７３】
図１０(a) に示すように、さらにエッチングが進むとハードマスク２２のSiO2膜２０は完全に除去されるとともに、キャパシタＱ1，Ｑ2とTiN膜１９のそれぞれの側面上の第１のキャパシタ保護絶縁膜２３の一部がエッチングされてその高さが低くなり且つ薄くなる。第１のキャパシタ保護絶縁膜２３のエッチングは、ハードマスク２２のSiO2膜２０が除去された状態で停止され、キャパシタＱ1，Ｑ2の側面は第１のキャパシタ保護絶縁膜２３により被覆された状態となっている。
【００７４】
このようにハードマスク２２のSiO2膜２０のエッチングを終えた状態で、第１のキャパシタ保護絶縁膜２３はキャパシタＱ1 ，Ｑ2 のそれぞれの側面に残った状態となり、そのまま残すことが好ましい。
【００７５】
なお、上記した反応性イオンエッチング条件によれば、SiON膜、SiN膜及びTiN膜に対して選択的にSiO2膜のエッチングが可能なので、少なくとも酸化防止絶縁層１５ａ、TiN膜１９は殆どエッチングされずに残ることになる。また、反応性イオンエッチングの反応性ラジカル量とスパッタ力のうちスパッタ力を抑制するエッチング条件に設定すると、酸化防止絶縁層１５ａに対するSiO2膜１９のエッチング選択性が犠牲になって、酸化防止絶縁層１５ａが掘られて第１及び第４の導電性プラグ１２ａ，１２ｄの上面が露出するおそれがあり、好ましくない。
【００７６】
次に、図１０(b)に示すように、ハードマスク２２を構成するTiN膜１９をNH4OHとH2O2とH2Oの混合液を用いるウェットエッチングにより除去する。
【００７７】
そのようなTiN膜１９のエッチング条件によれば、TiN膜１８ａをSiO2膜に対して選択的にエッチングすることが可能であり、キャパシタＱ1，Ｑ2の下の絶縁性密着層１５ｂは殆どエッチングされない。
【００７８】
続いて、強誘電体膜１７をエッチングによるダメージから回復させるために、キャパシタＱ1，Ｑ2の回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素雰囲気中で行われる。
【００７９】
次に、図１１(a)に示すように、第２のキャパシタ保護絶縁膜２４として膜厚５０ｎｍのアルミナをスパッタによりキャパシタＱ1，Ｑ2表面の上と絶縁性密着層１５ｂの上に形成した後に、酸素雰囲気中で６５０℃で６０分間の条件でキャパシタＱ1，Ｑ2をアニールする。第２のキャパシタ保護絶縁膜２４は、プロセスダメージからキャパシタＱ1，Ｑ2を保護するものである。
【００８０】
その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第２層間絶縁膜２５として膜厚１．０μｍ程度の酸化シリコン（SiO2）をキャパシタ保護膜２４上に形成する。さらに、第２層間絶縁膜２５の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁膜２５の残りの膜厚は、キャパシタＱ1，Ｑ2の上部電極１８ａ，１８ｂ上で３００ｎｍ程度とする。
【００８１】
次に、図１１(b)に示す構造を形成するまでの工程を説明する。
【００８２】
まず、レジストマスク（不図示）を用いてメモリセル領域Ａ内の第２層間絶縁膜２５、第２のキャパシタ保護膜２４、絶縁性密着層１５ｂ及び酸化防止絶縁装置１５ａをエッチングすることにより、第１、第４の導電性プラグ１２ａ，１２ｄのそれぞれの上にホール２５ａ、２５ｂを形成する。さらに、ホール２５ａ，２５ｂ内と第２層間絶縁膜２５上に、グルー膜として膜厚５０ｎｍのTiN膜をスパッタ法により形成する。さらに、ＣＶＤ法によりＷ膜をグルー層上に成長するとともにホール２５ａ内を完全に埋め込む。
【００８３】
続いて、Ｗ膜及びTiN膜をＣＭＰ法により研磨して第２層間絶縁膜２５の上面上から除去する。そして、ホール２５ａ，２５ｂ内に残されたタングステン膜及びグルー層を第６，第７の導電性プラグ２６ａ，２６ｂとする。
【００８４】
次に、図１２に示す構造を形成するまでの工程を説明する。
【００８５】
まず、第６、第７の導電性プラグ２６ａ，２６ｂ上と第２層間絶縁膜２５上に、酸化防止膜２７としてSiON膜をＣＶＤ法により形成する。さらに、酸化防止膜２７と第２層間絶縁膜２５をフォトリソグラフィー法によりパターニングしてメモリセル用のキャパシタＱ1及び電圧ブースト用のキャパシタＱ2のそれぞれの上部電極１８ａ，１８ｂの上にコンタクトホール２７ａ，２７ｂを形成する。
【００８６】
コンタクトホール２７ａ，２７ｂを形成することによりダメージを受けたキャパシタＱ1，Ｑ2はアニールによって回復される。そのアニールは、例えば酸素雰囲気中で基板温度５５０℃として６０分間行われる。
【００８７】
次に、図１３に示す構造を形成するまでの工程を説明する。
【００８８】
まず、第２層間絶縁膜２５上に形成された酸化防止膜２７をエッチバックによって除去するとともに、第６、第７の導電性プラグ２６ａ，２６ｂの上面を露出させる。続いて、キャパシタＱ1，Ｑ2の上部電極１８ａ，１８ｂの上のコンタクトホール２７ａ，２７ｂ内と第２層間絶縁膜２５の上とに金属膜を形成する。金属膜として、例えば、膜厚６０ｎｍのTi、膜厚３０ｎｍのTiN、膜厚４００ｎｍのAl-Cu、膜厚５ｎｍのTi、及び膜７０ｎｍのTiNを順に形成した多層構造を採用する。
【００８９】
その後に、金属膜をパターニングすることにより、コンタクトホール２７ａ，２７ｂを通して上部電極１８ａ，１８ｂに接続される一層目金属配線２８ａ，２８ｂと、第６、第７の導電性プラグ２６ａ，２６ｂに接続される島状の第１、第２の導電性パッド２８ｃ、２８ｄを形成する。
【００９０】
さらに、第２層間絶縁膜２５、一層目金属配線２８ａ，２８ｂ及び第１、第２の導電性パッド２８ｃ，２８ｄの上に第３層間絶縁膜２９を形成する。続いて、第３層間絶縁膜２９をパターニングして第１、第２の導電性パッド２８ｃ，２８ｄの上にホール２９ａ，２９ｂを形成し、そのホール２９ａ，２９ｂ内に下から順にTiN膜及びＷ膜からなる第７、第８の導電性プラグ３０ａ，３０ｂを形成する。
【００９１】
その後、ビット線を含む二層目配線３１を第３層間絶縁膜２９上に形成する。ビット線は、第７の導電性プラグ３０ａ、導電性パッド２８ｃ、第１、第６の導電性プラグ１２ａ，２６ａを介して第１のｎ型不純物拡散領域６ａに電気的に接続される。それに続いて二層目配線層３１を覆う絶縁膜等が形成されるが、その詳細は省略する。
【００９２】
上記したように、キャパシタＱ1，Ｑ2の形成のためにハードマスク２２を使用して第１導電膜１６、強誘電体膜１７及び第２導電膜１８をエッチングした後に、キャパシタＱ1，Ｑ2及びハードマスク２２及び絶縁性密着層１５ｂの上に第１のキャパシタ保護絶縁膜２３を形成している。そして、第１のキャパシタ保護絶縁膜２３とハードマスク２２のSiO2膜２０をほぼ垂直方向にエッチングすることにより、第１のキャパシタ保護絶縁膜２３をキャパシタＱ1，Ｑ2の側壁に残しつつSiO2膜２０を除去するようにしている。
【００９３】
このため、ハードマスク２２を構成するSiO2膜２０をエッチングして除去する際に、キャパシタＱ1，Ｑ2の側壁はキャパシタ保護絶縁膜２３により保護されてイオン衝突を受けることが防止される。従って、キャパシタＱ1，Ｑ2の側壁はエッチングされることが防止されるし、エッチングされた材料が側壁に付着することも防止される。
【００９４】
また、キャパシタＱ1，Ｑ2の側壁が完全な垂直に形成されずに傾斜している場合に、それらの側壁上でキャパシタ保護絶縁膜２３は薄くなり易い。しかし、キャパシタ保護絶縁膜２３は、SiO2膜２０のエッチング中にキャパシタ側壁をイオン衝突から防御する機能を有している。従って、例えキャパシタＱ1，Ｑ2の側壁は殆どエッチングされず、エッチング生成物がそれらの側壁に殆ど付着しない。
【００９５】
これにより、ハードマスク２２の除去の工程における、キャパシタＱ1，Ｑ2のリークの外部的原因が除かれるとともに、キャパシタＱ1，Ｑ2の強誘電体膜１７が側方からエッチングされることが防止されて誘電体膜１７ａの周縁領域での劣化が防止される。
【００９６】
ところで、上記した実施形態では、第１のキャパシタ保護絶縁膜２３をハードマスク２２の上部層となるSiO2膜１９と同じ材料により構成しているが、異なる材料の場合、例えばアルミナを採用する場合には、第１のキャパシタ保護膜２３を異方性エッチングしてキャパシタＱ1，Ｑ2の側壁に選択的に残した後に、第１のキャパシタ保護絶縁膜２３に対してSiO2膜２０を選択的にエッチングする方法を採用することにより、SiO2膜２０のエッチングにより第１のキャパシタ保護絶縁膜２３を殆どエッチングさせずにキャパシタＱ1，Ｑ2側壁を確実に保護することが可能になる。
【００９７】
また、上記した実施形態では、ハードマスク２２の上部層としてSiO2膜２０を用いているが、その他の膜、例えばSi3N4膜を用いてもよい。この場合には、Si3N4膜を除去するために、CF4とN2の混合ガス又はCF4とN2とO2の混合ガスを用いてダウンフローエッチングを行う。
【００９８】
さらに、上記した実施形態では、ハードマスク２２を二層構造にしたが、TiN膜１９からなる単層構造としてもよい。この場合には、SiO2膜２０の除去という工程は必要なくなるが、第１のキャパシタ保護絶縁膜２３によりキャパシタＱ1，Ｑ2側壁が保護されるので、TiN膜１９のエッチングをドライエッチングしてもキャパシタＱ1，Ｑ2の側壁のエッチングが防止されるとともに強誘電体膜１７の劣化が防止される。TiN膜のエッチングは、例えばCF4とO2の混合ガスを用いるダウンフローエッチング法を用いる。
【００９９】
なお、ハードマスク２２を構成するSiO2膜２０をエッチングする際に、SiO2からなる絶縁性密着層１５ｂが掘られるがその下のSi3N4 からなる酸化防止絶縁層１５ａはエッチングが殆ど進まないので第１及び第４の導電性プラグ１２ａ，１２ｄの上面が露出することはない。しかし、キャパシタＱ1，Ｑ2の周囲の絶縁性密着層１５ｂのエッチングにより段差が大きくなることを防止したい場合には、絶縁性密着層１５ｂをSiONから構成してもよいし、絶縁性密着層１５ｂを形成せずに酸化防止絶縁層１５ａの膜厚を厚くしてもよい。
【０１００】
以上のようにキャパシタＱ1，Ｑ2の上部電極１８ａ，１８ｂと下部電極１６ａ，１６ｂの間のリーク電流を防止し、さらに、キャパシタＱ1，Ｑ2の下地に対してハードマスク２２を選択的にエッチングできるようになったので、半導体装置を高い歩留まりで形成できる。
【０１０１】
（第２の実施の形態）
図１４〜図１９は、本発明の第２実施形態の半導体装置の製造工程を示す断面図である。なお、本実施形態ではメモリセル領域における半導体装置の形成工程について説明する。
【０１０２】
図１４(a)に示す構造を形成するまでの工程を説明する。
【０１０３】
まず、第１実施形態に示した工程に従って、シリコン基板１にＭＯＳトランジスタＴ1，Ｔ2を形成し、ＭＯＳトランジスタＴ1，Ｔ2を覆うカバー膜９をシリコン基板１の全面に形成し、カバー膜９の上に第１層間絶縁膜１０を形成し、さらに第１〜第３のｎ型不純物拡散領域６ａ〜６ｃの上に第１〜第３の導電性プラグ１２ａ〜１２ｃを形成する。
【０１０４】
この後に、第１実施形態に示した工程に従って、第２，第３の導電性プラグ１２ｂ，１２ｃ上に島状の酸素バリアメタル膜１３を形成する。酸素バリアメタル膜１３として例えば２００〜４００ｎｍの厚さのイリジウム膜が形成される。
【０１０５】
さらに、第１実施形態と同様に、第１の導電性プラグ１２ａ、酸素バリアメタル膜１３及び第１層間絶縁膜１０の上に、酸化防止絶縁層１５ａとしてSiON膜又はSi3N4膜をＣＶＤ法により形成し、続いて、酸化防止絶縁層１５ａの上に絶縁性密着膜１５ｂを形成する。その後に、酸素バリアメタル膜１３をエッチングストッパーとして使用してＣＭＰ法により絶縁性密着層１５ｂ及び酸化防止絶縁層１５ａを研磨して島状の酸素バリアメタル膜１３の上面を露出させる。
【０１０６】
次に、図１４(b)に示す構造を形成するまでの工程を説明する。
【０１０７】
まず、酸素バリアメタル膜１３及び絶縁性密着層１５ｂの上にチタン（Ti）膜４１をスパッタにより約１０ｎｍの厚さに形成する。
【０１０８】
さらに、チタン膜４１上に白金族又は白金族酸化物の単層又は多層構造の導電膜から構成される第１導電膜４２を形成する。第１導電膜４２として、チタン膜４１の上に例えば厚さ２００ｎｍ程度のイリジウム（Ir）膜４２ｘ、厚さ５０ｎｍ程度の酸化イリジウム（IrOx ）膜４２ｙ、厚さ１００ｎｍ程度のプラチナ膜４２ｚをスパッタにより順に形成する。
【０１０９】
第１導電膜４２の（１１１）面の配向強度は、絶縁性密着層１５ｂの上に直に形成するよりも、Ti膜４１を介して絶縁性密着層１５ｂの上に形成する方が高くなる。
【０１１０】
なお、第１導電膜４２を形成する前又は後には、膜剥がれ防止のために絶縁性密着層１５ｂを第１実施形態と同様な条件によりアニールする。
【０１１１】
続いて、第１導電膜４２上に強誘電体膜４３として例えば厚さ約１００ｎｍのＰＺＴ膜をスパッタ法により形成する。強誘電体材料としては、第１実施形態に説明した他の材料を用いてもよい。
【０１１２】
その後に、酸素雰囲気中で強誘電体膜４３をアニールにより結晶化する。アニールとして、例えばアルゴンと酸素の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
【０１１３】
さらに、強誘電体膜４３の上に、第２導電膜４４として例えば厚さ約２００ｎｍの酸化イリジウムをスパッタ法により形成する。
【０１１４】
この後に、ハードマスクとなるTiN 膜４５とSiO2膜（絶縁膜）４６を第２導電膜４４上に順に形成する。TiN 膜４５は、スパッタ法によって例えば厚さ約２００ｎｍに形成される。また、SiO2膜４６はＴＥＯＳを用いるプラズマＣＶＤ法により厚さ１０００ｎｍに形成される。
【０１１５】
続いて、SiO2膜４６の上にレジストを塗布し、これを露光、現像して第２、第３の導電性プラグ１２ｂ，１２ｃの上方にキャパシタ平面形状となるレジストパターン４７を形成する。
【０１１６】
次に、図１５(a)に示すように、第１実施形態に係るハードマスク２２の形成と同じ条件で、レジストパターン４７に覆われない領域のSiO2膜４６及びTiN膜４５をエッチングし、これによりパターニングされたSiO2膜４６及びTiN膜４５はハードマスク４８として使用される。なお、レジストパターン４７は、ハードマスク４８の形成後にアッシングによって除去される。
【０１１７】
この後に、図１５(b)に示すように、ハードマスク４８に覆われない領域の第２導電膜４４、強誘電体膜４３、第１導電膜４２及びTi膜４１をエッチングすることにより、ハードマスク４８の下に残された第２導電膜４４、強誘電体膜４３、第１導電膜４２及びTi膜４１をキャパシタＱとする。ここで、ハードマスク４８の下において、第２導電膜４２は上部電極４４ａとなり、強誘電体膜４３は誘電体膜４３ａとなり、第１導電膜４２及びTi膜４１は下部電極４２ａとなる。
【０１１８】
なお、第２導電膜４４、強誘電体膜４３及び第１導電膜４２のそれぞれのエッチング条件は、第１実施形態に示した第２導電膜１８、強誘電体膜１７及び第１導電膜１６の各々のエッチング条件と同じとする。また、Ti膜４１のエッチング条件は第１導電膜４２と同じ条件でエッチングされる。
【０１１９】
続いて、強誘電体膜４３をエッチングによるダメージから回復させるために、キャパシタＱの回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素雰囲気中で行われる。
【０１２０】
次に、ハードマスク４８を以下のような方法で除去する。
【０１２１】
ハードマスク４８のうちSiO2膜４６は、TiN膜４５、第１導電膜４４、強誘電体膜４３及び第２導電膜４２をエッチングする際に同時にエッチングされて、初期状態に比べて形状が変化している。即ち、メモリセル用のキャパシタＱの上のSiO2膜４６は縮小されて錐形状となり、その下のTiN膜４５よりも狭い領域に存在している。
【０１２２】
まず、図１６(a)に示すように、ハードマスク４８を構成するSiO2膜４６を２周波反応性イオンエッチング（２周波ＲＩＥ）法によりエッチングする。
【０１２３】
そのエッチングのために、２周波ＲＩＥ装置の反応室内の平行平板型電極のうち上側電極には例えば２０００Ｗの２７．１３MHzの電源が接続され、下側電極には２００Ｗの８００kHzの電源が接続される。また、下側電極と上側電極の間の距離は２０mmに設定される。上側電極の温度は３０℃に設定され、シリコン基板１が載置される下側電極の温度は０℃に設定される。また、反応室の内側壁の温度は５０℃に設定される。また、反応室内には、エッチングガスとしてC4F8とArとO2がそれぞれ２０sccm、５００sccm、８sccmの流量で導入され、また、反応室内のガス圧力は２５〜４０mTorr に設定される。
【０１２４】
これにより、ハードマスク４８のSiO2膜４６がエッチングされる。これと同時に、キャパシタＱに覆われない領域の絶縁性密着層１５ｂもエッチングされるので、絶縁性密着層１５ｂ及び酸化防止絶縁層１５ａはキャパシタＱの周囲で段差が形成される。
【０１２５】
次に、図１６(b)に示すように、キャパシタＱの側壁上にキャパシタ保護絶縁膜としてポリマー層４９を形成する。ポリマー層４９は、SiO2膜４６のエッチングに用いたＲＩＥ装置をそのまま使用して次のような条件で形成される。
【０１２６】
反応室の平行平板型電極のうち上側電極には例えば２０００Ｗの２７．１３MHzの電源が接続され、下側電極には１５０Ｗの８００kHzの電源が接続される。また、下側電極と上側電極の間の距離は２０mmに設定される。上側電極の温度は３０℃に設定され、シリコン基板１が載置される下側電極の温度は０℃に設定される。また、反応室の内側壁の温度は５０℃に設定される。また、反応室内には、エッチングガスとしてC4F8とArがそれぞれ４０sccm、５００sccmの流量で導入され、また、反応室内のガス圧力は４０mTorrに設定される。このような条件を１２０秒間維持することによりフロロカーボン系のポリマー層４９がキャパシタＱの側面上に形成される。
【０１２７】
ポリマー層４９は、ハードマスク４８を構成するTiN膜４５の上には殆ど成長せず、成長しても１０〜２０ｎｍ程度である。また、ポリマー層４９は、キャパシタＱの側方では、下方ほど厚く形成されて下部電極４２ａの側面では厚くなる。これは、ポリマー層４９を形成する際に、アルゴンによる基板面垂直方向のスパッタ作用によってキャパシタＱの上にはポリマー層４９が成長しにくくなるが、キャパシタＱの側面上では横方向のスパッタ作用が小さくてポリマー層４９が成長し易いからである。
【０１２８】
なお、ポリマー層４９を形成する際に反応室内に導入されるガスとして、C4F8の代わりにCHF3、C2H6、C5F8、CH2F2等の他のフッ化物ガスを用いてもよい。
【０１２９】
次に、図１７(a)に示すように、過酸化水素水とアンモニアの混合液を用いてハードマスク４８を構成するTiN膜４５を除去する。この混合液によれば、ポリマー層４９もエッチングされるが、ポリマー層４９のエッチング速度はTiN膜４５のエッチング速度に比べて小さいので、TiN膜４５は選択的にエッチングされる。なお、TiN膜４５上面がポリマー層４９で薄く覆われていても、混合液により容易に除去できる程度の厚さであり、TiN膜４５上面は容易に露出する。
【０１３０】
TiN膜４５がキャパシタＱの上から除去された状態では、キャパシタＱの側面にポリマー層４９が残っているので、ポリマー層４９を除去する。ポリマー層４９の除去はO2プラズマを用いるドライアッシングによってなされる。例えば、ドライアッシャーの反応室内にO2を３００sccmで導入し、内部圧力を０．３Torrに設定し、高周波パワーを３００Ｗに設定して酸素プラズマを発生させる。
【０１３１】
これにより、図１７(b)に示すように、キャパシタＱの上からはハードマスク４８及びポリマー層４９が除去された状態になる。
【０１３２】
次に、図１８(a)に示すように、キャパシタＱの表面上と絶縁性酸化防止層１５ａの上にキャパシタ保護絶縁膜５０としてアルミナ膜をスパッタにより５０ｎｍの厚さに形成する。その後に、酸素雰囲気中で６５０℃、６０分間の条件でキャパシタＱをアニールする。
【０１３３】
その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第２層間絶縁膜５１として膜厚１．０μｍ程度のSiO2膜をキャパシタ保護絶縁膜５０上に形成する。さらに、第２層間絶縁膜５１の上面をＣＭＰ法により平坦化する。
【０１３４】
次に、図１８(b)に示す構造を形成するまでの工程を説明する。
【０１３５】
まず、レジストマスク（不図示）を用いて第２層間絶縁膜５１、キャパシタ保護絶縁膜５１、酸化防止絶縁層１５ａをエッチングすることにより、第１の導電性プラグ１２ａの上にホール５１ａを形成する。さらに、ホール５１ａ内と第２層間絶縁膜５１上に、グルー膜として膜厚５０ｎｍのTiN膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりＷ膜をグルー層上に成長するとともにホール５１ａ内を完全に埋め込む。
【０１３６】
続いて、Ｗ膜及びTiN膜をＣＭＰ法により研磨して第２層間絶縁膜５１の上面上から除去する。そして、ホール５１ａ内に残されたタングステン膜及びグルー層を第４の導電性プラグ５２とする。
【０１３７】
次に、図１９(a)に示す構造を形成するまでの工程を説明する。
【０１３８】
まず、第４の導電性プラグ５２上と第２層間絶縁膜５１上に、酸化防止膜５３としてSiON膜をＣＶＤ法により形成する。さらに、酸化防止膜５３と第２層間絶縁膜５１をフォトリソグラフィー法によりパターニングしてキャパシタＱの上部電極４４ａの上にコンタクトホール５３ａを形成する。
【０１３９】
コンタクトホール５３ａを形成することによりダメージを受けたキャパシタＱはアニールによって回復される。そのアニールは、例えば酸素雰囲気中で基板温度５５０℃として６０分間行われる。
【０１４０】
次に、図１９(b)に示す構造を形成するまでの工程を説明する。
【０１４１】
まず、第２層間絶縁膜５１上に形成された酸化防止膜５３をエッチバックによって除去するとともに、第４の導電性プラグ５２の上面を露出させる。続いて、キャパシタＱの上部電極４４ａの上のコンタクトホール５３ａ内と第２層間絶縁膜５１の上とに、第１実施形態と同じ構造の多層金属膜を形成する。
【０１４２】
その後に、多層金属膜をパターニングすることにより、コンタクトホール５３ａを通して上部電極４４ａに接続される一層目金属配線５４ａと、第４の導電性プラグ５２に接続される島状の導電性パッド５４ｃを形成する。
【０１４３】
さらに、第２層間絶縁膜５１、一層目金属配線５４ａ及び導電性パッド５４ｃの上に第３層間絶縁膜５５を形成する。続いて、第３層間絶縁膜５５をパターニングして導電性パッド５４ｃの上にホール５５ａを形成し、そのホール５５ａ内に下から順にTiN 膜及びＷ膜からなる第５の導電性プラグ５６を形成する。
【０１４４】
その後、ビット線を含む二層目配線５７を第３層間絶縁膜５５上に形成する。ビット線は、第５の導電性プラグ５６、導電性パッド５４ｃ、第１，第４の導電性プラグ１２ａ，５２を介して第１のｎ型不純物拡散領域６ａに電気的に接続される。それに続いて二層目配線層５７を覆う絶縁膜等が形成されるが、その詳細は省略する。
【０１４５】
上記した実施形態によれば、ハードマスク４８を構成するTiN膜４５を除去する際に、キャパシタＱの側面をポリマー層４９により覆うようにしている。
【０１４６】
このため、キャパシタＱの下部電極４２ａを構成するTi膜４１は、TiN膜４５のエッチング時に、ポリマー層４９により覆われているのでTiN用のエッチャントによってエッチングされることがなくなる。この結果、キャパシタＱにおいてTi膜４１は、ハードマスク４８を用いるエッチング後の工程で狭くならず、キャパシタＱと絶縁性密着層１５ｂとの密着力は良好になる。
【０１４７】
上記した工程により形成されたキャパシタＱとその下の絶縁性密着層１５ｂ、酸化防止絶縁層１５ａとの実際のキャパシタの一部の断面の一例を示すと図２０のようになる。
【０１４８】
これに対して、キャパシタＱの側面をポリマー層４９で覆わない場合には、図２１に示すように、TiN膜４５のエッチング時にTi膜４１が側方からエッチングされてキャパシタＱと絶縁性密着層１５ｂの間に隙間５９が発生する。
【０１４９】
ところで、キャパシタＱ同士の間隔が狭くなると、キャパシタＱの側面に形成されるポリマー層４９の厚さも厚くなって十分にTi膜４１を保護することができる。例えば、図２２(a)〜(c)の順に示すように、キャパシタＱの間隔を狭くした場合の実際に形成されたキャパシタの間のポリマー層４９は下に空洞６０が形成されてその空洞６０の上の部分は厚くなっている。
【０１５０】
図２０、図２１及び図２２は、それぞれ断面写真によって得られた画像に基づいて線で描いた断面図である。
【０１５１】
ところで、第１実施形態に従ってハードマスクを除去する方法の第１のキャパシタ保護絶縁膜２３によってもキャパシタＱを構成するTi膜４１を保護することができる。
【０１５２】
なお、上記した第１、第２の実施形態において、ハードマスクの下部層をTiN膜によって構成しているが、チタン、チタン化合物、その他の金属膜又は金属化合物から構成してもよい。
【０１５３】
（付記１）半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜上に誘電体膜を形成する工程と、
前記誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜の上にハードマスクを形成する工程と、
前記ハードマスクに覆われない領域の前記第２導電膜、前記誘電体膜及び前記第１導電膜を順にエッチングすることにより、前記ハードマスクの下に残された前記第２導電膜を上部電極、前記誘電体膜をキャパシタ誘電体膜、前記第１導電膜を下部電極とするキャパシタを形成する工程と、
前記キャパシタの側壁を第２絶縁膜により覆った状態で前記ハードマスクの少なくとも一部を除去する工程と
を有することを特徴とする半導体装置の製造方法。
【０１５４】
（付記２）前記第１絶縁膜と前記第１導電膜の間には前記ハードマスクを構成する元素からなる金属膜を形成する工程を含むことを特徴とする付記１に記載の半導体装置の製造方法。
【０１５５】
（付記３）前記第１導電膜は貴金属膜又は貴金属酸化膜を有し、前記金属膜はチタン膜であることを特徴とする付記２に記載の半導体装置の製造方法。
【０１５６】
（付記４）前記ハードマスクを除去する工程は、
前記ハードマスク、前記キャパシタ及び前記第１絶縁膜の上に前記第２絶縁膜を形成する工程と、
第１条件のエッチングによって、前記上部電極の上方から前記第２絶縁膜を除去し、前記キャパシタの側面に前記第２絶縁膜を残す工程と、
第２条件のエッチングによって、前記第２絶縁膜から露出した前記ハードマスクの上層部を除去する工程と、
第３条件のエッチングによって、前記第２絶縁膜から露出した前記ハードマスクの下層部を除去する工程と
を有することを特徴とする付記１乃至付記３のいずれかに記載の半導体装置の製造方法。
【０１５７】
（付記５）前記ハードマスクの前記下層部は金属又は金属化合物から構成され、前記上層部は絶縁材から構成されることを特徴とする付記４に記載の半導体装置の製造方法。
【０１５８】
（付記６）前記第１条件のエッチングは異方性のドライエッチングであり、前記第３条件のエッチングはウェットエッチングであることを特徴とする付記４又は付記５に記載の半導体装置の製造方法。
【０１５９】
（付記７）前記ハードマスクの前記上層部と前記第２絶縁膜はともに同じ材料から構成されていて、前記第１条件のエッチングと前記第２条件のエッチングは同じ条件のエッチングであることを特徴とする付記４乃至付記６のいずれかに記載の半導体装置の製造方法。
【０１６０】
（付記８）前記第２絶縁膜と前記ハードマスクの前記上層部はともに異なる材料から構成されていることを特徴とする付記４乃至付記６のいずれかに記載の半導体装置の製造方法。
【０１６１】
（付記９）前記第１絶縁膜と前記第２絶縁膜は異なる材料から形成されることを特徴とする付記１乃至付記９のいずれかに記載の半導体装置の製造方法。
【０１６２】
（付記１０）前記ハードマスクを除去する工程は、
前記ハードマスク、前記キャパシタ及び前記第１絶縁膜の上に前記第２絶縁膜を形成する工程と、
第１条件のエッチングによって、前記上部電極の上方から前記第２絶縁膜を除去し、前記第２絶縁膜を前記キャパシタの側面に残す工程と、
第２条件のエッチングによって、前記ハードマスクを除去する工程と
を有することを特徴とする付記１乃至付記３のいずれかに記載の半導体装置の製造方法。
【０１６３】
（付記１１）前記ハードマスクは単一膜から構成されていることを特徴とする付記１０に記載の半導体装置の製造方法。
【０１６４】
（付記１２）前記ハードマスクを除去する工程は、
前記ハードマスクの上層部を下層部に対して選択的にエッチングして除去する工程と、
前記第２絶縁膜を前記キャパシタの側壁に形成する工程と、
前記ハードマスクの前記下層部を選択的に除去する工程と
を有することを特徴とする付記１乃至付記３のいずれかに記載の半導体装置の製造方法。
【０１６５】
（付記１３）前記第２絶縁膜はポリマーから構成されていて、該ポリマーは、前記ハードマスクの前記下層部を除去した後に前記ハードマスクのエッチングとは異なる条件でエッチングされて除去されることを特徴とする付記１２に記載の半導体装置の製造方法。
【０１６６】
（付記１４）前記ポリマーは酸素アッシングにより除去されることを特徴とする付記１３に記載の半導体装置の製造方法。
【０１６７】
（付記１５）前記ハードマスクの前記上層部のエッチングと前記ポリマーの形成とは同じ反応室内で条件を変えて行われることを特徴とする付記１２に記載の半導体装置の製造方法。
【０１６８】
（付記１６）前記ハードマスクの前記上層部は炭素及びフッ素及び酸素を含むガスを用いてエッチングされ、前記ポリマーは炭素及びフッ素を含むガスを用いて成長されることを特徴とする付記１５に記載の半導体装置の製造方法。
【０１６９】
（付記１７）前記ハードマスクの前記上層部は酸化シリコン膜であり、前記下層部は金属又は金属化合物から構成されてることを特徴とする付記１２乃至付記１５のいずれかに記載の半導体装置の製造方法。
【０１７０】
（付記１８）前記第１絶縁膜のうち前記キャパシタの下には予め導電性プラグを形成する工程を有することを特徴とする付記１乃至付記１７のいずれかに記載の半導体装置の製造方法。
【０１７１】
（付記１９）前記導電プラグと前記キャパシタの間に、島状の酸素バリアメタル層を形成する工程をさらに有することを特徴とする付記１８に記載の半導体装置の製造方法。
【０１７２】
以上述べたように本発明に関連する発明によれば、第１絶縁膜上に形成された第１導電膜、誘電体膜及び第２導電膜をハードマスクを用いて連続的にエッチングしてキャパシタを形成した後に、キャパシタの側面を第２絶縁膜により覆いながらハードマスクを除去するようにしたので、ハードマスクの上層部を構成する絶縁膜をドライエッチングにより除去する際には、ドライエッチングによるキャパシタ側面へのイオン衝突を防止でき、この結果、キャパシタの側面のエッチングを防止することができる。その側面へのエッチング生成物の付着を防止し、さらに、キャパシタの誘電体膜の側方からの劣化を防止できる。
【０１７３】
また、第１導電膜の配向を改善するために第１導電膜と第１絶縁膜の間に、チタン膜のようなハードマスクの構成元素と同じ元素の金属膜を形成する場合でも、第２絶縁膜によりその金属膜が保護されるので、ハードマスクをエッチングにより除去する際に金属膜の縮小化を防止できる。
【図面の簡単な説明】
【０１７４】
【図１】図１(a)〜(c)は、従来の半導体装置の製造工程を示す断面図である。
【図２】図２(a)，(b)は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図３】図３(a)，(b)は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図４】図４(a)，(b)は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図５】図５は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図６】図６は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図７】図７は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図８】図８は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図９】図９は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図１０】図１０(a)，(b)は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図１１】図１１(a)，(b)は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１０）である。
【図１２】図１２は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１１）である。
【図１３】図１３は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１２）である。
【図１４】図１４(a)，(b)は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１５】図１５(a)，(b)は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１６】図１６(a)，(b)は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１７】図１７(a)，(b)は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１８】図１８(a)，(b)は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１９】図１９(a)，(b)は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図２０】図２０は、本発明の第２実施形態により形成された半導体装置内のキャパシタの部分断面図である。
【図２１】図２１は、従来方法により形成された半導体装置内のキャパシタの部分断面図である。
【図２２】図２２(a)〜(c)は、本発明の第２実施形態に係る半導体装置の製造工程を示す別の断面図である。
【符号の説明】
【０１７５】
１…シリコン（半導体）基板、２…素子分離絶縁層、３ａ，３ｂ…ウェル、４…ゲート絶縁膜、５ａ，５ｂ，５ｃ…ゲート電極、６ａ〜６ｅ…ｎ型不純物拡散領域、７…サイドウォール、９…カバー膜、１０…層間絶縁膜、１２ａ〜１２ｅ…導電性プラグ、１３…バリアメタル膜、１５ａ…酸化防止絶縁膜、１５ｂ…絶縁性密着層、１６…第１導電膜、１７…強誘電体膜、１８…第２導電膜、１９…TiN膜、２０…SiO2膜、２１…レジストパターン、２２…ハードマスク、２３…キャパシタ保護絶縁膜、Ｑ1，Ｑ2…キャパシタ、２４…キャパシタ保護絶縁膜、２５…層間絶縁膜、４１…Ti膜、４２…第１導電膜、４３…強誘電体膜、４４…第２導電膜、４５…TiN膜、４６…SiO2膜、４７…レジストパターン、４８…ハードマスク、４９…ポリマー層、５０…キャパシタ保護絶縁膜、５１…層間絶縁膜、Ｑ…キャパシタ。
【図１】
0004515492.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
0004515492.tif 000021
【図２１】
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【図２２】
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