(57)【特許請求の範囲】
【請求項１】
ホール素子と、
前記ホール素子の出力電圧を増幅して増幅信号を出力する電圧増幅器と、
前記増幅信号を受ける電圧比較回路と、
前記電圧増幅器と前記電圧比較回路との間に設けられ、前記増幅信号の極性を反転するスイッチ回路と、
前記電圧比較回路からの出力信号を保持するラッチ回路とを備え、
前記電圧比較回路は、磁界を検出するトリガとなる第１の同期信号と該第１の同期信号に続く第２の同期信号とによって、磁界強度の基準値を決定するヒステリシス電圧の極性を反転することを特徴とする磁界センサ。
【請求項２】
前記ラッチ回路は、第１のフリップフロップ回路及び第２のフリップフロップ回路を有しており、前記第１の同期信号及び第２の同期信号によってそれぞれ入力された２進値を取りこみ、演算した値を前記第２の同期信号により保持して出力値とすることを特徴とする請求項１に記載の磁界センサ。
【請求項３】
２組の外部端子を有するホール素子と、
前記２組の外部端子と接続され、該２組の外部端子のうちの１組を出力端子として選択する第１のスイッチ回路と、
前記第１のスイッチ回路を介して入力される前記ホール素子の出力電圧を増幅して増幅信号を出力する電圧増幅器と、
前記増幅信号を記憶する記憶素子と、
前記電圧増幅器と前記記憶素子との間に設けられ、前記記憶素子への入出力を開閉する第２のスイッチ回路と、
前記増幅信号を受ける電圧比較回路と、
前記電圧増幅器と前記電圧比較回路との間に設けられ、前記増幅信号の極性を反転する第３のスイッチ回路と、
前記電圧比較回路からの出力信号を保持するラッチ回路とを備え、
磁界を検出するトリガとなる第１の同期信号により、
前記第１のスイッチ回路は、前記ホール素子の２組の外部端子のうち一方を入力端子とし且つ他方を出力端子とし、前記第２のスイッチ回路は閉じ、
前記第１の同期信号に続く第２の同期信号により、
前記第１のスイッチ回路は、前記ホール素子の２組の外部端子のうち前記一方を出力端子とし且つ前記他方を入力端子とし、前記第２のスイッチ回路が開くことにより、前記記憶素子に記憶されていた前記増幅信号からなる第１の増幅信号と前記電圧増幅器からの第２の増幅信号との和が前記電圧比較回路に入力され、
前記第２の同期信号に続く第３の同期信号により、
前記第３のスイッチ回路は、前記第１の増幅信号と前記第２の増幅信号との和の極性を反転し、
前記電圧比較回路は、前記第２の同期信号と前記第３の同期信号とをトリガにして、磁界強度の基準値を決定するヒステリシス電圧の極性を反転することを特徴とする磁界センサ。
【請求項４】
前記ラッチ回路は、第１のフリップフロップ回路及び第２のフリップフロップ回路を有しており、前記第２の同期信号及び第３の同期信号によりそれぞれ入力される２進値を取りこみ、演算した値を前記第３の同期信号により保持して出力値とすることを特徴とする請求項３に記載の磁界センサ。
【請求項５】
前記記憶素子はキャパシタを有していることを特徴とする請求項３に記載の磁界センサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁界の極性に依存せず磁界の強度検出を行なうことができる磁界センサに関する。
【０００２】
【従来の技術】
磁界センサは、ホール効果を利用したホール素子を通過する磁束密度に比例して、該ホール素子の出力端子に発生する電圧を増幅器で増幅し、その増幅信号を比較器等により判定して、検出された磁界（以下、検出磁界と呼ぶ。）の強度が所定の磁界強度と比べて大きいか否かの判定結果を外部に出力する構成を持つ。
【０００３】
一般に、磁界センサは、バイポーラトランジスタ又はＣＭＯＳデバイス等を用いてモノリシックに集積されて構成されている。製品としての磁界センサの優劣を決める要因の１つは、検出磁界を電圧に変換して比較する間に生じる検出値のばらつきである。このばらつきの要因は主に２つあって、１つは封止用パッケージの応力等の影響によるホール素子のオフセット信号成分であり、他の１つは増幅器の入力オフセット信号成分である。
【０００４】
ホール素子のオフセット信号成分の補償方法は、米国特許４，０３７，１５０号に開示されている。すなわち、幾何学的に等価な４端子を持つホール素子の出力端子のうちそれぞれ対角に位置する２対の出力端子の電位差を、検出のトリガとなる同期信号における第１の位相と第２の位相とで交互に入れ換えて出力し、その出力値の和を取る。これにより、有効信号成分は同位相で２倍となり、オフセット信号成分は逆位相となって相殺される。
【０００５】
製品の優劣を決める他の要因は、磁界の検出を製品に組み込まれる磁石の極性に関係なく、すなわち両極性に対応して行なえるか否かということである。磁石の極性に関係なく磁界強度の判定を行なうことができれば、磁石とホールＩＣとが組み込まれた位置センサ等において磁石の配置の際に、磁石の向きを管理する必要がなくなる。
【０００６】
以下、特開平７−８３６９９号公報に開示された、両極性に対応可能な磁界強度判定を行なう従来の磁界センサについて図面を参照しながら説明する。
【０００７】
図８は従来の両極性に対応可能な磁界強度判定回路の構成例を示している。図８に示すように、従来の磁界センサは、ホール素子１０１と、該ホール素子１０１の出力電圧を増幅する電圧増幅器１０２と、電圧増幅器１０２からの出力電圧を受け、そのしきい値により異なる出力電圧を出力する第１のシュミットトリガ回路１０３Ａと、電圧増幅器１０２からの出力電圧を第１のシュミットトリガ回路１０３Ａの入力信号の極性と反転させて受ける第２のシュミットトリガ回路１０３Ｂと、第１のシュミットトリガ回路１０３Ａ及び第２のシュミットトリガ回路１０３Ｂからの出力信号を受けてラッチするロジックラッチ回路１０４とを有している。
【０００８】
このように構成された従来の磁界センサの動作を説明する。
【０００９】
まず、ホール素子１０１を通過する磁束密度に比例して、該ホール素子１０１の出力端子に発生したホール電圧を増幅器１０２により増幅して増幅電圧ＶＨを得る。
【００１０】
次に、増幅電圧ＶＨを第１のシュミットトリガ回路１０３Ａ及び第２のシュミットトリガ回路１０３Ｂに入力し、増幅電圧ＶＨの値が設定電圧値よりも大きいか否かを比較してその判定値を出力する。第１のシュミットトリガ回路１０３Ａ及び第２のシュミットトリガ回路１０３Ｂは等価であって、入力信号の極性を互い反転させることにより、Ｎ極性及びＳ極性の磁界強度のレベル検出をこれら２つのシュミットトリガ回路１０３Ａ、１０３Ｂで別々に行なう。
【００１１】
次に、第１のシュミットトリガ回路１０３Ａ及び第２のシュミットトリガ回路１０３Ｂの出力値は、ロジックラッチ回路１０４に入力される。その後、ロジックラッチ回路１０４から、Ｎ極性及びＳ極性の磁界強度に対応した２つのシュミットトリガ回路１０３Ａ、１０３Ｂの出力値にある演算を施した出力値が出力される。ここで、ロジックラッチ回路１０４からの出力値は、極性に無関係で且つ設定磁界の強度よりも検出磁界の強度が大きいか否かを表わす２進値である。
【００１２】
【発明が解決しようとする課題】
しかしながら、前記従来の磁界センサは、磁界の極性に関係なく両極性に対応して磁界強度の検出を行なうには、電圧比較回路として２組のシュミットトリガ回路が必要となるため、回路規模と消費電流とを共に小さくすることが困難であるという問題を有している。
【００１３】
本発明は、前記従来の問題を解決し、磁界の極性に無関係であり両極性に対応した磁界強度の検出を簡単な構成で且つ消費電流を低減できるようにすることを目的とする。
【００１４】
【課題を解決する手段】
本発明は、前記の目的を達成するため、磁界センサを、増幅されたホール電圧を比較する電圧比較回路の前段にホール電圧の極性を反転するスイッチ回路を設けると共に、電圧比較回路が磁界強度の基準値を決定するヒステリシス電圧の極性を第１の同期信号と第２の同期信号とによって反転する構成とする。
【００１５】
具体的に、本発明に係る第１の磁界センサは、ホール素子と、ホール素子の出力電圧を増幅して増幅信号を出力する電圧増幅器と、増幅信号を受ける電圧比較回路と、電圧増幅器と電圧比較回路との間に設けられ、増幅信号の極性を反転するスイッチ回路と、電圧比較回路からの出力信号を保持するラッチ回路とを備え、電圧比較回路は、磁界を検出するトリガとなる第１の同期信号と該第１の同期信号に続く第２の同期信号とによって、磁界強度の基準値を決定するヒステリシス電圧の極性を反転する。
【００１６】
第１の磁界センサによると、電圧増幅器と電圧比較回路との間に設けられ、増幅信号の極性を反転するスイッチ回路を備えており、さらに、電圧比較回路は、第１の同期信号と第２の同期信号とによって磁界強度の基準値を決定するヒステリシス電圧の極性を反転するため、１つの電圧比較器で、磁界の極性に関係なく両極性に対応することができるので、磁界強度の検出を簡単な構成で且つ消費電流を低減することができる。
【００１７】
第１の磁界センサにおいて、ラッチ回路が第１のフリップフロップ回路及び第２のフリップフロップ回路を有しており、第１の同期信号及び第２の同期信号によってそれぞれ入力された２進値を取りこみ、演算した値を第２の同期信号により保持して出力値とすることが好ましい。
【００１８】
本発明に係る第２の磁界センサは、２組の外部端子を有するホール素子と、２組の外部端子と接続され、該２組の外部端子のうちの１組を出力端子として選択する第１のスイッチ回路と、第１のスイッチ回路を介して入力されるホール素子の出力電圧を増幅して増幅信号を出力する電圧増幅器と、増幅信号を記憶する記憶素子と、電圧増幅器と記憶素子との間に設けられ、記憶素子への入出力を開閉する第２のスイッチ回路と、増幅信号を受ける電圧比較回路と、電圧増幅器と電圧比較回路との間に設けられ、増幅信号の極性を反転する第３のスイッチ回路と、電圧比較回路からの出力信号を保持するラッチ回路とを備え、磁界を検出するトリガとなる第１の同期信号により、第１のスイッチ回路は、ホール素子の２組の外部端子のうち一方を入力端子とし且つ他方を出力端子とし、第２のスイッチ回路は閉じ、第１の同期信号に続く第２の同期信号により、第１のスイッチ回路は、ホール素子の２組の外部端子のうち一方を出力端子とし且つ他方を入力端子とし、第２のスイッチ回路が開くことにより、記憶素子に記憶されていた増幅信号からなる第１の増幅信号と電圧増幅器からの第２の増幅信号との和が電圧比較回路に入力され、第２の同期信号に続く第３の同期信号により、第３のスイッチ回路は、第１の増幅信号と第２の増幅信号との和の極性を反転し、電圧比較回路は、第２の同期信号と第３の同期信号とをトリガにして、磁界強度の基準値を決定するヒステリシス電圧の極性を反転する。
【００１９】
第２の磁界センサによると、第１の磁界センサと同様の効果を得られる上に、ホール素子の２組の外部端子と接続され、該２組の外部端子のうちの１組を出力端子として選択する第１のスイッチ回路を備えているため、第１の同期信号と第２の同期信号とにおいて出力端子を入れ換えれば、ホール素子のオフセット信号成分を補償することができる。また、電圧増幅器からの増幅信号を記憶する記憶素子と、電圧増幅器と記憶素子との間に設けられ、記憶素子への入出力を開閉する第２のスイッチ回路と、電圧増幅器と電圧比較回路との間に設けられ、増幅信号の極性を反転する第３のスイッチ回路とを備えているため、第３の同期信号により、第３のスイッチ回路が第１の増幅信号と第２の増幅信号との和の極性を反転するので、電圧増幅器の入力オフセット信号成分を補償することができる。
【００２０】
第２の磁界センサにおいて、ラッチ回路が第１のフリップフロップ回路及び第２のフリップフロップ回路を有しており、第２の同期信号及び第３の同期信号によりそれぞれ入力される２進値を取りこみ、演算した値を第３の同期信号により保持して出力値とすることが好ましい。
【００２１】
第２の磁界センサにおいて、記憶素子がキャパシタを有していることが好ましい。
【００２２】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２３】
図１は本発明の第１の実施形態に係る磁界センサの機能構成を示している。図１に示すように、第１の実施形態に係る磁界センサは、通過する磁束密度に比例してホール電圧を発生するホール素子１１と、該ホール素子１１の出力電圧を増幅する電圧増幅器１２と、電圧増幅器１２からの増幅信号を受け、そのしきい値により異なる出力電圧を出力する電圧比較回路としてのシュミットトリガ回路１３と、電圧増幅器１２とシュミットトリガ回路１３との間に設けられ、増幅信号の極性を反転するスイッチ回路１４と、シュミットトリガ回路１３からの出力信号を受けてこれをラッチするロジックラッチ回路１５とを備えている。
【００２４】
以下、前記のように構成された磁界センサの動作を説明する。
【００２５】
図２は第１の実施形態に係る磁界センサが磁界強度を検出する際のトリガとなる第１の同期信号ＣＫ１と該第１の同期信号ＣＫ１に続く第２の同期信号ＣＫ２とのタイミングを表わしている。
【００２６】
まず、図２に示す第１の同期信号ＣＫ１がオン状態で且つ第２の同期信号ＣＫ２がオフ状態である第１の位相において、ホール素子１１の出力電圧（ホール電圧）に比例した増幅電圧ＶＨが電圧増幅器１２の出力端子に発生する。発生した増幅電圧ＶＨは、スイッチ回路１４を介してシュミットトリガ回路１３に取り込まれる。ここでは、図３（ａ）に示すようにＳ極性を検出対象とすると、検出磁界の強度が設定磁界の強度よりも大きいか否かを表わす出力値がロジックラッチ回路１５に入力され、第１の位相の終了時にロジックラッチ回路１５によりラッチされる。
【００２７】
次に、図２に示す第１の同期信号ＣＫ１がオフ状態で且つ第２の同期信号ＣＫ２がオン状態である第２の位相において、スイッチ回路１４は、電圧増幅器１２から出力される増幅電圧ＶＨを、第１の位相の場合の極性と反転させてシュミットトリガ回路１３に入力される。このため、検出磁界の極性は第１の位相の場合と逆のＮ極性となる。さらに、シュミットトリガ回路１３において決定される設定磁界の極性をも反転されるため、図３（ｂ）に示すように、Ｎ極性において、検出磁界の強度が設定磁界の強度よりも大きいか否かを表わす出力値を得ることができ、この出力値はロジックラッチ回路１５に入力される。なお、ここでは、第１の位相でＳ極性を検出し、第２の位相でＮ極性を検出したが、逆であってもよい。
【００２８】
続いて、ロジックラッチ回路１５において、図３（ａ）及び図３（ｂ）に示される、第１の位相及び第２の位相におけるシュミットトリガ回路１３からの出力値、すなわち、Ｎ極性及びＳ極性のそれぞれの極性において検出磁界の強度が設定磁界よりも大きいか否かを表わす２つの出力値が演算されて所望の出力値を得る。従って、第２の位相の終了時に演算された値がラッチされ、図４に示すように、磁界の極性に無関係に検出磁界の強度が設定磁界よりも大きいか否かを表わす２進値の出力値を得ることができる。
【００２９】
このように、第１の実施形態に係る磁界センサは、１つの電圧比較回路（シュミットトリガ回路１３）で構成することができるため、回路規模を小さくすることができると共に、消費電流を低減することができる。
【００３０】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００３１】
図５は本発明の第２の実施形態に係る磁界センサの回路構成を示している。図５において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。ここでは、符号１４のスイッチ回路を第２のスイッチ回路と呼ぶ。
【００３２】
図５に示すように、第２の実施形態に係る磁界センサは、第１の実施形態に係る磁界センサに対して、幾何学的に等価な４端子を持つホール素子１１と電圧増幅器１２との間に、ホール素子１１の出力端子のうちそれぞれ素子の対角に位置する２対の出力端子のうち一方を入力端子とし且つ他方を出力端子とする第１のスイッチ回路１６と、電圧増幅器１２と第２のスイッチ回路１４との間に設けられ、電圧増幅器１２からの増幅信号を記憶（保持）するキャパシタからなる記憶素子１７と、電圧増幅器１２の一方の出力端子と記憶素子１７の一方の電極及び第２のスイッチ回路１４の一方の入力端子との間を開閉する第３のスイッチ回路１８とをさらに備えた構成を持つ。
【００３３】
以下、前記のように構成された磁界センサの動作を説明する。
【００３４】
図６は第２の実施形態に係る磁界センサが磁界強度を検出する際のトリガとなる第１の同期信号ＣＫ１、該第１の同期信号ＣＫ１に続く第２の同期信号ＣＫ２及び該第２の同期信号ＣＫ２に続く第３の同期信号ＣＫ３とのタイミングを表わしている。
【００３５】
まず、図６に示す第１の同期信号ＣＫ１がオン状態で且つ第２の同期信号ＣＫ２及び第３の同期信号ＣＫ３がオフ状態である第１の位相において、ホール素子１１の出力電圧（ホール電圧）に比例した第１の増幅電圧ＶＨ１が電圧増幅器１２の出力端子に発生する。このとき、第３のスイッチ回路１８は閉じているため、第１の増幅電圧ＶＨ１は記憶素子１７に保持される。
【００３６】
次に、図６に示す第２の同期信号ＣＫ２がオン状態で且つ第１の同期信号ＣＫ１及び第３の同期信号ＣＫ３がオフ状態である第２の位相において、第１のスイッチ回路１６により、ホール素子１１からは第１の位相の場合と異なる出力端子からホール電圧が出力される。従って、電圧増幅器１２から出力される第２の増幅電圧ＶＨ２は第１の増幅電圧ＶＨ１とは極性が逆の電圧となっている。その上、第３のスイッチ回路１８は開状態に遷移するため、記憶素子１７に保持された第１の位相における第１の増幅電圧ＶＨ１と、第２の位相における第２の増幅電圧ＶＨ２との和ＶＨを得ることができる。さらに、このとき、第１のスイッチ回路１６の働きにより、この出力電圧の和ＶＨの有効信号成分は同位相で２倍となり、オフセット信号成分は逆位相となって相殺された値となる。その結果、出力電圧の和ＶＨは、磁界センサを封止する封止パッケージの応力等の影響によるホール素子のオフセット信号成分と増幅器の入力オフセット信号成分を含まない高精度な磁界検出値となる。
【００３７】
続いて、出力電圧の和ＶＨは、第１の実施形態と同様に、第２のスイッチ回路１４を介してシュミットトリガ回路１３に取り込まれる。シュミットトリガ回路１３はＮ極性又はＳ極性のいずれかを検出対象とし、検出磁界の強度と対応する出力電圧の和ＶＨを、設定磁界の強度よりも大きいか否かを表わす出力値としてロジックラッチ回路１５に出力する。第２の位相の終了時にはロジックラッチ回路１５においてラッチされる。
【００３８】
次に、図６に示す第３の同期信号ＣＫ３がオン状態で且つ第１の同期信号ＣＫ１及び第２の同期信号がオフ状態である第３の位相において、第２のスイッチ回路１４により、第１の位相と第２の位相とにおける電圧値ＶＨが第２の位相の場合と極性を反転してシュミットトリガ回路１３に印加されるため、検出磁界の極性は第２の位相の場合と逆の極性となる。その上、シュミットトリガ回路１３において決定される設定磁界の極性をも反転されるため、第２の位相とは逆の極性で設定磁界の強度が比較される。比較された結果を示すシュミットトリガ回路１３からの出力値はロジックラッチ回路１５に入力される。
【００３９】
続いて、ロジックラッチ回路１５は、第２及び第３の位相におけるシュミットトリガ回路１３からの出力値、すなわち、Ｎ極性及びＳ極性のそれぞれの極性において検出磁界の強度が設定磁界よりも大きいか否かを表わす２つの出力値が演算されて所望の出力値を得られる。従って、第３の位相の終了時に演算された値がラッチされ、図４に示すように、磁界の極性に無関係に検出磁界の強度が設定磁界よりも大きいか否かを表わす２進値の出力値を得ることができる。
【００４０】
このように、第２の実施形態は、第１の実施形態に係る磁界センサの構成に、第１のスイッチ回路１６、記憶素子１７及び第３のスイッチ回路１８を付加することにより、磁界の極性に無関係で両極性に対応した磁界強度の検出を行なう磁界センサの回路規模を縮小でき且つ消費電流を低減することができる。その上、封止用パッケージ応力等の影響によるホール素子のオフセット信号成分と増幅器の入力オフセット信号成分により生じる、検出磁界を電圧に変換して比較する際の検出磁界のばらつきを低減することができる。
【００４１】
以下、第２の実施形態に係る磁界センサの具体的な構成の一例を説明する。
【００４２】
図７は本発明の第２の実施形態に係る磁界センサの回路構成を模式的に表わしている。図７において、図５に示す構成要素と同一の構成要素には同一の符号を付している。ここでは、符号１７の記憶素子を第１の記憶素子と呼ぶ。図７に示すように、第１のスイッチ回路１６は、一端に電源電圧が印加され、他端がホール端子１１の外部端子と接続された第１のスイッチ２１Ａ及び第２のスイッチ２１Ｂと、一端が接地され、他端がホール端子１１の外部端子と接続された第３のスイッチ２２Ａ及び第４のスイッチ２２Ｂとを有している。
【００４３】
第１のスイッチ２１Ａは、ホール素子１１の４つの頂角のうちの第１の頂角に位置する第１の外部端子と接続され、第１の同期信号ＣＫ１に同期して閉状態となり、第２のスイッチ２１Ｂは、ホール素子１１の第１の頂角と隣接した第２の頂角に位置する第２の外部端子と接続され、第２の同期信号ＣＫ２に同期して閉状態となり、第３のスイッチ２２Ａは、ホール素子１１の第１の頂角と対向した第３の頂角に位置する第３の外部端子と接続され、第１の同期信号ＣＫ１に同期して閉状態となり、第４のスイッチ２２Ｂは、ホール素子１１の第２の頂角と対向した第４の頂角に位置する第４の外部端子と接続され、第２の同期信号ＣＫ２に同期して閉状態となる。
【００４４】
さらに、第１のスイッチ回路１６は、一端がホール素子１１の第２の外部端子と接続され、他端が電圧増幅器１２の正相端子と接続され、第１の同期信号ＣＫ１に同期して閉状態となる第５のスイッチ２３Ａと、一端がホール素子１１の第１の外部端子と接続され、他端が電圧増幅器１２の正相入力端子と接続され、第２の同期信号ＣＫ２に同期して閉状態となる第６のスイッチ２３Ｂと、一端がホール素子１１の第４の外部端子と接続され、他端が電圧増幅器１２の逆相入力端子と接続され、第１の同期信号ＣＫ１に同期して閉状態となる第７のスイッチ２４Ａと、一端がホール素子１１の第３の外部端子と接続され、他端が電圧増幅器１２の逆相端子と接続され、第２の同期信号ＣＫ２に同期して閉状態となる第８のスイッチ２４Ｂとを有している。
【００４５】
シュミットトリガ回路１３は、トリガ回路本体１３Ａと、一端がキャパシタからなる第２の記憶素子３３の一電極と接続され、他端が電圧増幅器１２の逆相出力端子と接続され、第２の同期信号ＣＫ２に同期して閉状態となる第１のスイッチ３１Ｂと、一端が第２の記憶素子３３の他電極と接続され、他端が電圧増幅器１２の逆相出力端子と接続され、第３の同期信号ＣＫ３に同期して閉状態となる第２のスイッチ３１Ｃと、一端が第２の記憶素子３３の他電極と接続され、他端が第２のスイッチ回路１４と接続され、第２の同期信号ＣＫ２に同期して閉状態となる第３のスイッチ３２Ｂと、一端が第２の記憶素子３３の一電極と接続され、他端が第２のスイッチ回路１４と接続され、第３の同期信号ＣＫ３に同期して閉状態となる第４のスイッチ３２Ｃと、一端が第２の記憶素子３３の他電極と接続され、他端が第１のＭＯＳスイッチ３６と接続され、第１の同期信号ＣＫ１に同期して閉状態となる第５のスイッチ３４Ａと、一端が第２の記憶素子３３の一電極と接続され、他端がヒステリシス値（設定磁界）の設定用電圧源３８と接続され、第１の同期信号ＣＫ１に同期して閉状態となる第６のスイッチ３５Ａとを有している。
【００４６】
さらに、シュミットトリガ回路１３は、一端が第１のＭＯＳスイッチ３６の第５のスイッチ３４Ａ側の端子と接続され、他端が設定用電圧源３８と接続された第２のＭＯＳスイッチ３７と、入力端子がロジックラッチ回路１５の出力端子と接続され、出力端子が第１のＭＯＳスイッチ３６のＰＭＯＳのゲート電極と接続され且つ第２のＭＯＳスイッチ３７のＮＭＯＳのゲート電極と接続された第１のインバータ３９とを有している。
【００４７】
また、第１のＭＯＳスイッチ３６のＮＭＯＳのゲート電極及び第２のＭＯＳスイッチ３７のＰＭＯＳのゲート電極は、ロジックラッチ回路１５の出力端子と接続されている。
【００４８】
第２のスイッチ回路１４は、一端が第１の記憶素子１７と接続され、他端がトリガ回路本体１３Ａの正相入力端子と接続され、第２の同期信号ＣＫ２に同期して閉状態となる第１のスイッチ４１Ｂと、一端が第１の記憶素子１７と接続され、他端がトリガ回路本体１３Ａの逆相入力端子と接続され、第３の同期信号ＣＫ３に同期して閉状態となる第２のスイッチ４１Ｃと、一端がシュミットトリガ回路１３の第３のスイッチ３２Ｂと接続され、他端がトリガ回路本体１３Ａの逆相入力端子と接続され、第２の同期信号ＣＫ２に同期して閉状態となる第３のスイッチ４２Ｂと、一端がシュミットトリガ回路１３の第３のスイッチ３２Ｂと接続され、他端がトリガ回路本体１３Ａの正相入力端子と接続され、第３の同期信号ＣＫ３に同期して閉状態となる第４のスイッチ４２Ｃとにより構成されている。
【００４９】
ロジックラッチ回路１５は、入力端子がトリガ回路本体１３Ａの出力端子と接続され、クロック端子に第２の同期信号ＣＫ２を受ける第１のフリップフロップ５１と、一方の入力端子にトリガ回路本体１３Ａからの出力信号を受け、他方の入力端子に第１のフリップフロップ５１からの出力信号を受ける２入力ＮＯＲゲート５２と、入力端子が２入力ＮＯＲゲート５２からの出力信号を受け、クロック端子に第３の同期信号ＣＫ３を受ける第２のフリップフロップ５３とにより構成されている。
【００５０】
ロジックラッチ回路１５の後段には、第２のフリップフロップ５３の出力信号を受ける出力バッファとしての第２のインバータ１９が接続されている。
【００５１】
以下、前記のように構成された磁界センサの動作を説明する。
【００５２】
まず、図６に示す第１の同期信号ＣＫ１がオン状態で且つ第２の同期信号ＣＫ２及び第３の同期信号ＣＫ３がオフ状態である第１の位相において、第１のスイッチ回路６において、第１のスイッチ２１Ａ、第３のスイッチ２２Ａ、第５のスイッチ２３Ａ及び第７のスイッチ２４Ａが閉じ、第２のスイッチ２１Ｂ、第４のスイッチ２２Ｂ、第６のスイッチ２３Ｂ及び第８のスイッチ２４Ｂが開くことにより、ホール素子１１の第２の外部端子及び第４の外部端子からの出力電圧が電圧増幅器１２に入力される。このときの電圧増幅器１２からの出力電圧を第１の増幅電圧ＶＨ１とする。第１の位相において、第３のスイッチ回路１８は閉じているため、第１の増幅電圧ＶＨ１は第１の記憶素子１７に保持される。
【００５３】
このとき、シュミットトリガ回路１３において、外部磁界と対応するヒステリシス値が設定用電圧源３８により決定される。この決定されたヒステリシス値が、第５のスイッチ３４Ａ及び第６のスイッチ３５Ａを介して、さらに第１のＭＯＳスイッチ３６又は第２のＭＯＳスイッチ３７を介して第２の記憶素子３３に取り込まれる。
【００５４】
次に、図６に示す第２の同期信号ＣＫ２がオン状態で且つ第１の同期信号ＣＫ１及び第３の同期信号ＣＫ３がオフ状態である第２の位相に遷移すると、第１のスイッチ回路６において、第１のスイッチ２１Ａ、第３のスイッチ２２Ａ、第５のスイッチ２３Ａ及び第７のスイッチ２４Ａが開き、第２のスイッチ２１Ｂ、第４のスイッチ２２Ｂ、第６のスイッチ２３Ｂ及び第８のスイッチ２４Ｂが閉じることにより、第１の位相の場合とは逆に、ホール素子１１の第１の外部端子及び第３の外部端子からの出力電圧が電圧増幅器１２に入力されるようになる。このため、電圧増幅器からの第２の増幅電圧ＶＨ２は第１の位相の場合の第１の増幅電圧ＶＨ１とは極性が逆の電圧となっている。さらに、この場合には、第３のスイッチ回路１８が開くため、第１の位相において第１の記憶素子１７に保持された第１の増幅信号ＶＨ１と、第２の位相における第２の増幅電圧ＶＨ２との和ＶＨを得ることができる。増幅電圧の和ＶＨは、前述したように、入力オフセット信号成分を含まない高精度な磁界検出値である。
【００５５】
続いて、出力電圧の和ＶＨは、第２のスイッチ回路１４を介してシュミットトリガ回路１３に取り込まれる。このとき、第２のスイッチ回路１４において、第１のスイッチ４１Ｂ及び第３のスイッチ４２Ｂが閉じ、第２のスイッチ４１Ｃ及び第４のスイッチ４２Ｃが開いている。このため、電圧増幅器１２とトリガ回路本体１３Ａとの極性は揃っている。
【００５６】
また、シュミットトリガ回路１３において、第１のスイッチ３１Ｂ及び第３のスイッチ３２Ｂが閉じ、第２のスイッチ３１Ｃ、第４のスイッチ３２Ｃ、第５のスイッチ３４Ａ及び第６のスイッチ３５Ａが開いている。ここで、トリガ回路本体１３Ａは、Ｎ極性又はＳ極性のいずれかを対象とし、検出磁界の強度と対応する出力電圧の和ＶＨを設定磁界の強度よりも大きいか否かを表わす出力値としてロジックラッチ回路１５に出力する。このとき、シュミットトリガ回路１３には、第２の記憶素子３３に保持された設定磁界と対応する電圧値も入力される。
【００５７】
続いて、トリガ回路本体１３Ａからの出力信号は、ロジックラッチ回路１５の第１のフリップフロップ５１に入力される。第２の位相の終了時には、第１のフリップフロップ５１においてラッチされると共に、２入力ＮＯＲゲート５２にも入力される。
【００５８】
次に、図６に示す第３の同期信号ＣＫ３がオン状態で且つ第１の同期信号ＣＫ１及び第２の同期信号がオフ状態である第３の位相に遷移すると、第２のスイッチ回路１４において、第１のスイッチ４１Ｂ及び第３のスイッチ４２Ｂが開き、第２のスイッチ４１Ｃ及び第４のスイッチ４２Ｃが閉じる。これにより、第２の位相の場合とは逆に、第１の位相と第２の位相とにおける電圧増幅器１２からの出力電圧の和ＶＨが逆の極性となってシュミットトリガ回路１３に入力されるようになる。このため、検出磁界の極性は第２の位相の場合と逆の極性となる。
【００５９】
さらに、シュミットトリガ回路１３においては、第２のスイッチ３１Ｃ及び第４のスイッチ３２Ｃが閉じ、第１のスイッチ３１Ｂ、第３のスイッチ３２Ｂ、第５のスイッチ３４Ａ及び第６のスイッチ３５Ａが開いている。これにより、第２の記憶素子３３に保持された設定磁界値の極性をも反転されるため、第２の位相と逆の極性を持つ設定磁界との比較が可能となり、第２の位相と逆の極性を持つ検出磁界の強度を表わす出力値を得ることができる。この出力値は２入力ＮＯＲゲート５２の入力端子のうち、第１のフリップフロップ５１が接続されていない入力端子に入力される。２入力ＮＯＲゲート５２において、第２の位相及び第３の位相におけるシュミットトリガ回路１３の出力値、すなわち検出磁界がＮ極性及びＳ極性の各極性において設定磁界よりも大きいか否かを表わす２つの出力値から演算される出力値を得る。
【００６０】
続いて、２入力ＮＯＲゲート５２からの出力値は、第３の位相の終了時に、第２のフリップフロップ５３によりラッチされ、磁界の極性に無関係に検出磁界の強度が設定磁界よりも大きいか否かを表わす２進値の出力値を得ることができる。
【００６１】
なお、第１の実施形態においても、シュミットトリガ回路１３に第２の実施形態に係るシュミットトリガ回路１３の回路構成を適用しても良く、また、スイッチ回路１４に第２の実施形態に係る第２のスイッチ回路１４の回路構成を適用しても良く、また、ロジックラッチ回路１５に第２の実施形態に係るロジックラッチ回路１５の回路構成を適用しても良い。
【００６２】
【発明の効果】
本発明に係る磁界センサによると、１つの電圧比較器で磁界の極性に関係なく両極性に対応することができ、磁界強度の検出を簡単な構成で且つ消費電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る磁界センサを示す構成図である。
【図２】本発明の第１の実施形態に係る磁界センサに適用される同期信号のタイミングチャートである。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係る磁界センサにおけるシュミットトリガ回路の出力電圧波形を示し、（ａ）はＳ極性を検出対象とする場合のグラフであり、（ｂ）はＮ極性を検出対象とする場合のグラフである。
【図４】本発明の第１の実施形態又は第２の実施形態に係る磁界センサにおけるロジックラッチ回路の出力電圧波形を示すグラフである。
【図５】本発明の第２の実施形態に係る磁界センサを示す構成図である。
【図６】本発明の第２の実施形態に係る磁界センサに適用される同期信号のタイミングチャートである。
【図７】本発明の第２の実施形態に係る磁界センサの一例を示す回路図である。
【図８】従来の両極性に対応可能な磁界強度判定回路を示す構成図である。
【符号の説明】
１１      ホール素子
１２      電圧増幅器
１３      シュミットトリガ回路（電圧比較回路）
１３Ａ    トリガ回路本体
１４      （第２の）スイッチ回路
１５      ロジックラッチ回路
１６      第１のスイッチ回路
１７      （第１の）記憶素子
１８      第３のスイッチ回路
１９      第２のインバータ
２１Ａ    第１のスイッチ
２１Ｂ    第２のスイッチ
２２Ａ    第３のスイッチ
２２Ｂ    第４のスイッチ
２３Ａ    第５のスイッチ
２３Ｂ    第６のスイッチ
２４Ａ    第７のスイッチ
２４Ｂ    第８のスイッチ
３１Ｂ    第１のスイッチ
３１Ｃ    第２のスイッチ
３２Ｂ    第３のスイッチ
３２Ｃ    第４のスイッチ
３３      第２の記憶素子
３４Ａ    第５のスイッチ
３５Ａ    第６のスイッチ
３６      第１のＭＯＳスイッチ
３７      第２のＭＯＳスイッチ
３８      設定用電圧源
３９      第１のインバータ
４１Ｂ    第１のスイッチ
４１Ｃ    第２のスイッチ
４２Ｂ    第３のスイッチ
４２Ｃ    第４のスイッチ
５１      第１のフリップフロップ
５２      ２入力ＮＯＲゲート
５３      第２のフリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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