(57)【特許請求の範囲】
【請求項１】
Ｓｉ基板と、
該Ｓｉ基板上の少なくとも表面が格子緩和したＳｉＧｅ層とを備え、
前記Ｓｉ基板表面又は前記ＳｉＧｅ層の内部の少なくとも一部に、ＳｉＧｅ層の表面よりも不純物濃度を高くした高濃度領域としての貫通転位低減層が形成され、
前記ＳｉＧｅ層は、少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を備え、かつ、前記ＳｉＧｅ層の表面における不純物濃度が1×１０１８／ｃｍ３より小さいか、不純物を添加しないものとされ、
前記貫通転位低減層が、ドーパントとして、Ｂ、Ｃ、Ｎ、Ａｌ、Ｐ、Ｇａ、Ａｓ、Ｉｎ、Ｓｎ、Ｓｂ、Ｔｌ、Ｐｂ、Ｂｉ及びこれらの組み合わせのものが添加され、
前記高濃度領域としての貫通転位低減層の不純物濃度は、１×１０１８／ｃｍ３以上かつ１×１０２１／ｃｍ３以下であり、
前記貫通転位低減層の膜厚が１μｍ以上であることを特徴とする半導体基板。
【請求項２】
請求項１に記載の半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることを特徴とする半導体基板。
【請求項３】
ＳｉＧｅ層上の歪みＳｉ層にチャネル領域を有する電界効果型トランジスタであって、
請求項２に記載の半導体基板の前記歪みＳｉ層に前記チャネル領域を有することを特徴とする電界効果型トランジスタ。
【請求項４】
Ｓｉ基板上に少なくとも表面が格子緩和したＳｉＧｅ層をエピタキシャル成長する方法であって、
前記Ｓｉ基板表面又は前記ＳｉＧｅ層の内部の少なくとも一部にＳｉＧｅ層の表面よりも不純物濃度を高くした高濃度領域としての貫通転位低減層を１μｍ以上の膜厚で形成し、
前記貫通転位低減層が、ドーパントとして、Ｂ、Ｃ、Ｎ、Ａｌ、Ｐ、Ｇａ、Ａｓ、Ｉｎ、Ｓｎ、Ｓｂ、Ｔｌ、Ｐｂ、Ｂｉ及びこれらの組み合わせのものが添加され、
前記ＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成するとともに、前記ＳｉＧｅ層の表面における不純物濃度が１×１０１８／ｃｍ３より小さいか、不純物を添加しないものとされ、
前記高濃度領域としての貫通転位低減層の不純物濃度は、１×１０１８／ｃｍ３以上かつ１×１０２１／ｃｍ３以下であることを特徴とするＳｉＧｅ層の形成方法。
【請求項５】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層を形成する方法であって、
前記Ｓｉ基板上のＳｉＧｅ層を、請求項４に記載のＳｉＧｅ層の形成方法により成膜することを特徴とする歪みＳｉ層の形成方法。
【請求項６】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
請求項５に記載の歪みＳｉ層の形成方法により前記歪みＳｉ層を形成することを特徴とする電界効果型トランジスタの製造方法。
【請求項７】
Ｓｉ基板上に少なくとも表面が格子緩和したＳｉＧｅ層が形成された半導体基板であって、
請求項４に記載のＳｉＧｅ層の形成方法により前記ＳｉＧｅ層が形成されていることを特徴とする半導体基板。
【請求項８】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、
請求項５に記載の歪みＳｉ層の形成方法により前記歪みＳｉ層が形成されていることを特徴とする半導体基板。
【請求項９】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、
請求項５に記載の歪みＳｉ層の形成方法により前記歪みＳｉ層が形成されていることを特徴とする電界効果型トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板と電界効果型トランジスタ並びに歪みＳｉ層等を形成するために好適なＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）ウェーハ上にＳｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．５〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のシリコン基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、シリコン基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカット基板を用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている（U.S.Patent 5,442,205、U.S.Patent 5,221,413、PCT WO98/00857、特開平6-252046号公報等）。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、上記従来の技術では、基板表面の貫通転位密度がまだ高く、貫通転位によるトランジスタの動作不良を防ぐために貫通転位の低減がさらに要望されている。
【０００６】
本発明は、前述の課題に鑑みてなされたもので、ＳｉＧｅ層の貫通転位密度を低減した半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。
すなわち、本発明の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上の少なくとも表面が格子緩和したＳｉＧｅ層とを備え、前記Ｓｉ基板表面又は前記ＳｉＧｅ層の内部の少なくとも一部に、ＳｉＧｅ層の表面よりも不純物濃度を高くした高濃度領域としての貫通転位低減層が形成され、前記ＳｉＧｅ層は、少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を備え、かつ、前記ＳｉＧｅ層の表面における不純物濃度が1×１０１８／ｃｍ３より小さいか、不純物を添加しないものとされ、前記貫通転位低減層が、ドーパントとして、Ｂ、Ｃ、Ｎ、Ａｌ、Ｐ、Ｇａ、Ａｓ、Ｉｎ、Ｓｎ、Ｓｂ、Ｔｌ、Ｐｂ、Ｂｉ及びこれらの組み合わせのものが添加され、前記高濃度領域としての貫通転位低減層の不純物濃度は、１×１０１８／ｃｍ３以上かつ１×１０２１／ｃｍ３以下であり、前記貫通転位低減層の膜厚が１μｍ以上であることを特徴とする。また、本発明のＳｉＧｅ層の形成方法は、Ｓｉ基板上に少なくとも格子緩和したＳｉＧｅ層をエピタキシャル成長する方法であって、前記Ｓｉ基板表面又は前記ＳｉＧｅ層の内部の少なくとも一部にＳｉＧｅ層の表面よりも不純物濃度を高くした高濃度領域としての貫通転位低減層を１μｍ以上の膜厚で形成し、前記貫通転位低減層が、ドーパントとして、Ｂ、Ｃ、Ｎ、Ａｌ、Ｐ、Ｇａ、Ａｓ、Ｉｎ、Ｓｎ、Ｓｂ、Ｔｌ、Ｐｂ、Ｂｉ及びこれらの組み合わせのものが添加され、前記ＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成するとともに、前記ＳｉＧｅ層の表面における不純物濃度が１×１０１８／ｃｍ３より小さいか、不純物を添加しないものとされ、前記高濃度領域としての貫通転位低減層の不純物濃度は、１×１０１８／ｃｍ３以上かつ１×１０２１／ｃｍ３以下であることを特徴とする。また、本発明の半導体基板は、Ｓｉ基板上に少なくとも表面が格子緩和したＳｉＧｅ層が形成された半導体基板であって、上記本発明のＳｉＧｅ層の形成方法により前記ＳｉＧｅ層が形成されていることを特徴とする。
【０００８】
これらの半導体基板及びＳｉＧｅ層の形成方法では、Ｓｉ基板表面又はＳｉＧｅ層の内部の少なくとも一部に、ＳｉＧｅ層の表面よりも不純物濃度を高くした高濃度領域（貫通転位低減層）が形成されるので、転位が高濃度領域の局所的な歪みや格子欠陥等により誘発、捕捉あるいは終端され、ＳｉＧｅ層表面の貫通転位を低減することができると共に、いわゆるクロスハッチ等に起因した表面ラフネスも減少する。詳述すると、高濃度領域のドーパント原子の近傍には、原子配置の局所的な歪みや点欠陥、クラスター状の欠陥あるいは析出が存在し、成膜中に発生するミスフィット転位等の転位は高濃度領域側で発生しやすくなり、ＳｉＧｅ層の表面での転位の発生が低減される。また、発生した転位は高濃度領域側に運動しやすく、ドーパント原子近傍の局所的歪みや欠陥により捕捉あるいは終端されやすく、ＳｉＧｅ層の最表面に現れて貫通転位となる転位の数が減少する。
なお、ＳｉＧｅ層の表面は、不純物濃度が高濃度領域（貫通転位低減層）より低いため、表面側に作製されるデバイスの特性悪化を防ぐことができる。なお、本発明における「格子緩和」は、完全にＳｉＧｅの格子定数まで格子緩和したものだけでなく、少しでも格子緩和した状態も含むものとする。
【０００９】
本発明の半導体基板は、前記高濃度領域（貫通転位低減層）の不純物濃度が１×１０１８／ｃｍ３ 以上かつ１×１０２１／ｃｍ３ 以下であることが好ましい。また、本発明のＳｉＧｅ層の形成方法は、前記高濃度領域（貫通転位低減層）の不純物濃度を１×１０１８／ｃｍ３ 以上かつ１×１０２１／ｃｍ３ 以下にすることが好ましい。
【００１０】
これらの半導体基板及びＳｉＧｅ層の形成方法では、高濃度領域の不純物濃度が１×１０18／ｃｍ3以上かつ１×１０21／ｃｍ3以下とされるので、後述するように１×１０18／ｃｍ3以上では大幅に貫通転位の低減されると共に、１×１０21／ｃｍ3以下であるため、良好な結晶性を維持することができる。
【００１１】
本発明の半導体基板は、前記ＳｉＧｅ層の少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を備えていることが好ましい。
また、本発明の歪みＳｉ層の形成方法は、前記ＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することが好ましい。
【００１２】
これらの半導体基板及びＳｉＧｅ層の形成方法では、ＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域が形成されるので、ＳｉＧｅ層中の転位の発生や成長を抑制することができ、最終的なＳｉＧｅ層表面の転位密度を低減することができる。
【００１３】
本発明の半導体基板は、上記本発明の半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることを特徴とする。
また、本発明の歪みＳｉ層の形成方法は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層を形成する方法であって、前記Ｓｉ基板上のＳｉＧｅ層を、上記本発明のＳｉＧｅ層の形成方法により成膜することを特徴とする。
【００１４】
上記半導体基板では、上記本発明の半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備え、また上記歪みＳｉ層の形成方法では、Ｓｉ基板上のＳｉＧｅ層を、上記本発明のＳｉＧｅ層の形成方法により成膜するので、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の歪みＳｉ層又は半導体基板として好適である。
【００１５】
本発明の電界効果型トランジスタは、ＳｉＧｅ層上の歪みＳｉ層にチャネル領域を有する電界効果型トランジスタであって、上記本発明の半導体基板の前記歪みＳｉ層に前記チャネル領域を有することを特徴とする。
また、本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ層を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ層が形成されていることを特徴とする。
【００１６】
上記本発明の半導体基板の前記歪みＳｉ層に前記チャネル領域を有し、また上記電界効果型トランジスタの製造方法では、上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ層を形成し、また上記電界効果型トランジスタでは、上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ層が形成されるので、良質な歪みＳｉ層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００１７】
【発明の実施の形態】
以下、本発明に係る一実施形態を、図１及び図２を参照しながら説明する。
【００１８】
図１は、本発明の半導体ウェーハ（半導体基板）Ｗ０及び歪みＳｉ層を備えた半導体ウェーハ（半導体基板）Ｗの断面構造を示すものであり、この半導体ウェーハＷ０及び歪みＳｉ層を備えた半導体ウェーハＷの構造をその製造プロセスと合わせて説明すると、まず、図１及び図２に示すように、Ｓｉ基板１上に、高濃度ドープＳｉ層（高濃度領域としての貫通転位低減層）２を減圧ＣＶＤ法によりエピタキシャル成長する。
【００１９】
この高濃度ドープＳｉ層２は、不純物濃度が１×１０18／ｃｍ3以上かつ１×１０21／ｃｍ3以下の範囲内に設定され、ドーパントとして例えば、Ｂ（ボロン）、Ｃ（炭素）、Ｎ（窒素）、Ａｌ（アルミニウム）、Ｐ（リン）、Ｇａ（ガリウム）、Ａｓ（ヒ素）、Ｉｎ（インジウム）、Ｓｎ（スズ）、Ｓｂ（アンチモン）、Ｔｌ（タリウム）、Ｐｂ（鉛）、Ｂｉ（ビスマス）及びこれらの組み合わせのものが添加される。なお、上記に例示したように、ドーピングする元素は、その導電性に関わらず任意に選択可能であり、特に表面層ではなく内部にドーピングするため、不純物の導電性によるデバイス特性への影響が少ない。
【００２０】
次に、高濃度ドープＳｉ層２上に、Ｇｅ組成比ｘが０から０．３まで成膜方向に（表面に向けて）傾斜をもって漸次増加する傾斜組成層である第１のＳｉＧｅ層３をエピタキシャル成長する。
さらに、第１のＳｉＧｅ層３上に、該第１のＳｉＧｅ層３の最終的なＧｅ組成比（０．３）で一定組成層かつ緩和層である第２のＳｉＧｅ層４をエピタキシャル成長し、半導体ウェーハＷ０を製作する。なお、第１のＳｉＧｅ層３及び第２のＳｉＧｅ層４は、減圧ＣＶＤ法によりエピタキシャル成長し、キャリアガスとしてＨ2を用い、ソースガスとしてＳｉＨ4及びＧｅＨ4を用いている。
これらの第１及び第２のＳｉＧｅ層２、３は、歪みＳｉ層を成膜するためのバッファ層として機能する。なお、第１のＳｉＧｅ層３及び第２のＳｉＧｅ層４には、デバイス作製において必要となる導電性制御を目的として１×１０18／ｃｍ3以下のさまざまな濃度で不純物添加してよく、不純物は添加しなくてもよい。いずれの場合も、高濃度ドープＳｉ層２は、表面の第２のＳｉＧｅ層４よりも不純物濃度が高い高濃度領域となる。
【００２１】
さらに、この半導体ウェーハＷ０の第２のＳｉＧｅ層４上にＳｉをエピタキシャル成長して歪みＳｉ層５を形成し、歪みＳｉ層を備えた半導体ウェーハＷを作製する。
なお、各層の膜厚は、例えば、高濃度ドープＳｉ層２が１μｍ、第１のＳｉＧｅ層３が１．５μｍ、第２のＳｉＧｅ層４が０．７５μｍ、歪みＳｉ層５が１５〜２２ｎｍである。
【００２２】
このように、本実施形態では、Ｓｉ基板１上にＳｉＧｅ層の最表面である第２のＳｉＧｅ層４よりも不純物濃度を高くした高濃度ドープＳｉ層２が形成されるので、転位が高濃度ドープＳｉ層２の局所的な歪みや格子欠陥等により誘発、捕捉あるいは終端され、ＳｉＧｅ層表面の貫通転位を低減することができると共に、いわゆるクロスハッチ等に起因した表面ラフネスも減少する。
また、高濃度ドープＳｉ層２の不純物濃度が１×１０18／ｃｍ3以上かつ１×１０21／ｃｍ3以下とされるので、後述する実施例で示すように、１×１０18／ｃｍ3以上では大幅に貫通転位の低減されると共に、１×１０21／ｃｍ3以下であるため、良好な結晶性を維持することができる。
【００２３】
次に、本発明の上記歪みＳｉ層を備えた半導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図３を参照して説明する。
【００２４】
図３は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した歪みＳｉ層を備えた半導体ウェーハＷ表面の歪みＳｉ層５上にＳｉＯ2のゲート酸化膜６及びゲートポリシリコン膜７を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜７上にゲート電極（図示略）をパターニングして形成する。
【００２５】
次に、ゲート酸化膜６もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みＳｉ層５及び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、歪みＳｉ層５がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴが製造される。
【００２６】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された歪みＳｉ層を備えた半導体ウェーハＷの歪みＳｉ層５にチャネル領域が形成されるので、良質な歪みＳｉ層５により動作特性に優れたＭＯＳＦＥＴを高歩留まりで得ることができる。
また、第２のＳｉＧｅ層４の表面は、不純物濃度が低いため、表面側に作製されるデバイスの特性悪化を防ぐことができる。
【００２７】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記実施形態では、Ｓｉ基板上に高濃度ドープＳｉ層をエピタキシャル成長して高濃度領域を形成したが、ＳｉＧｅ層の内部の少なくとも一部にＳｉＧｅ層表面よりも不純物濃度が高い高濃度領域を形成しても構わない。例えば、第１のＳｉＧｅ層のような傾斜組成層に第２のＳｉＧｅ層表面に比べて高濃度に不純物をドーピングしてもよい。さらに、高濃度領域となるＳｉＧｅ層は、Ｇｅ組成比の変調が連続でも不連続でもよい。
また、上記実施形態では、Ｓｉ基板上に高濃度ドープＳｉ層をエピタキシャル成長して高濃度領域を有するＳｉ基板としたが、Ｓｉ基板表面に不純物をイオン注入して表面に高濃度領域を形成したＳｉ基板を用いても構わない。さらに、基板全体に高濃度の不純物も混ぜたＳｉ基板をＣＺ法で作製して用いても構わない。
【００２８】
また、上記実施形態の歪みＳｉ層を備えた半導体基板の歪みＳｉ層上に、さらにＳｉＧｅ層を備えた半導体基板も本発明に含まれる。また、第２のＳｉＧｅ層上に直接歪みＳｉ層を成膜したが、第２のＳｉＧｅ層上にさらに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長しても構わない。
【００２９】
また、上記実施形態では、ＭＯＳＦＥＴ用の基板としてＳｉＧｅ層を有する半導体基板を作製したが、他の用途に適用する基板としても構わない。例えば、本発明のＳｉＧｅ層の形成方法及び半導体基板を太陽電池用の基板に適用してもよい。すなわち、上述した各実施形態のいずれかのシリコン基板上に最表面で１００％ＧｅとなるようにＧｅ組成比を漸次増加させた傾斜組成層のＳｉＧｅ層を成膜し、さらにこの上にＧａＡｓ（ガリウムヒ素）を成膜することで、太陽電池用基板を作製してもよい。この場合、低転位密度で高特性の太陽電池用基板が得られる。
【００３０】
【実施例】
次に、本発明に係る半導体基板を実際に作製した際の貫通転位密度の測定結果を、図４を参照して説明する。
【００３１】
作製した半導体基板は、上記実施形態の半導体ウェーハＷ０に対応するものであって、まず、高濃度ドープＳｉ層の膜厚ｘ（μｍ）を数種類変化させたサンプルについて測定した。なお、比較のために高濃度ドープＳｉ層がなく第１のＳｉＧｅ層及び第２のＳｉＧｅ層だけのウェーハを標準試料として作製し、同様に測定した。また、各サンプルの高濃度ドープＳｉ層には、ドーパントとしてＰ（リン）を１×１０19／ｃｍ3の濃度となるように添加している。
【００３２】
これらの半導体ウェーハの表面における貫通転位密度を測定した結果、図４に示すように、膜厚ｘ＝０の標準試料よりも全てのサンプルにおいて貫通転位密度が１桁低下していることがわかる。
【００３３】
次に、上記実施形態の半導体ウェーハＷ０であって、高濃度ドープＳｉ層の不純物濃度（ドーパントＰ）を数種類変化させたサンプルについて測定した。なお、各サンプルの高濃度ドープＳｉ層は、その膜厚ｘを１μｍとした。
これらの半導体ウェーハの表面における貫通転位密度を測定した結果、１×１０18／ｃｍ3未満及び１×１０21／ｃｍ3を越えた高濃度ドープＳｉ層の不純物濃度の場合、貫通転位密度の低下効果が少ないが、１×１０18／ｃｍ3から１×１０21／ｃｍ3までの範囲内の不純物濃度では、貫通転位密度が顕著に低下した。これは、上記不純物濃度が１×１０18／ｃｍ3未満ではドーパント原子近傍に生じる局所的歪みや欠陥が効果的に転位を発生し終端させるには少なく、また上記不純物濃度が１×１０21／ｃｍ3を越えると膜全体の結晶性が悪化するためと考えられる。
【００３４】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板及びＳｉＧｅ層の形成方法によれば、Ｓｉ基板表面又はＳｉＧｅ層の内部の少なくとも一部にＳｉＧｅ層の表面よりも不純物濃度を高くした高濃度領域が形成されるので、高濃度領域のドーパント原子近傍の局所的な歪みや欠陥で転位が効果的に誘発、捕捉あるいは終端され、トランジスタの動作不良原因になる表面領域の貫通転位を低減することができると共に、クロスハッチ等に起因した表面ラフネスを減少させることができる。さらに、表面側の不純物濃度が低く作製されるためデバイスの特性悪化を防ぐことができる。
【００３５】
また、本発明の歪みＳｉ層の形成方法によれば、Ｓｉ基板上のＳｉＧｅ層を上記本発明のＳｉＧｅ層の形成方法により成膜し、また本発明の半導体基板によれば、上記本発明の半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えているので、表面状態が良好なＳｉＧｅ層上にＳｉ層を成膜でき、良質な歪みＳｉ層を得ることができる。
【００３６】
また、本発明の電界効果型トランジスタによれば、上記本発明の半導体基板の前記歪みＳｉ層にチャネル領域が形成され、又は本発明の電界効果型トランジスタの製造方法によれば、上記本発明の歪みＳｉ層の形成方法により、チャネル領域となる歪みＳｉ層が形成されているので、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】  本発明に係る一実施形態における歪みＳｉ層を備えた半導体基板を示す断面図である。
【図２】  本発明に係る一実施形態における歪みＳｉ層を備えた半導体基板の膜厚に対するＧｅ組成比を示すグラフである。
【図３】  本発明に係る一実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【図４】  本発明に係る実施例における貫通転位密度の膜厚ｘに対する依存性を示すグラフである。
【符号の説明】
１  Ｓｉ基板
２  高濃度ドープＳｉ層（高濃度領域）
３  第１のＳｉＧｅ層
４  第２のＳｉＧｅ層
５  歪みＳｉ層
６  ＳｉＯ2ゲート酸化膜
７  ゲートポリシリコン膜
Ｓ  ソース領域
Ｄ  ドレイン領域
Ｗ  歪みＳｉ層を備えた半導体ウェーハ（半導体基板）
Ｗ０  半導体ウェーハ（半導体基板）
【図１】
0004506035.tif 000002
【図２】
0004506035.tif 000003
【図３】
0004506035.tif 000004
【図４】
0004506035.tif 000005