(57)【特許請求の範囲】
【請求項１】
第一導電型ドレイン層と、その第一導電型ドレイン層の一方に設けられた第二導電型ウェル領域と、第二導電型ウェル領域の表面層に形成された第一導電型ソース領域と、その第一導電型ソース領域の表面から第二導電型ウェル領域を貫通し第一導電型ドレイン層に達する格子状のトレンチと、そのトレンチ内にゲート絶縁膜を介して設けられたゲート電極層と、第一導電型ソース領域と第二導電型ウェル領域との表面に共通に接触して設けられたソース電極と、第一導電型ドレイン層の他方に設けられたドレイン電極とからなり、格子状のトレンチによって第二導電型ウェル領域が方形のセル領域に分割され、第一導電型ソース領域が環状であるトレンチ型ＭＯＳ半導体装置において、チップ端に向かう格子状トレンチの終端の全てが、その終端と隣接するトレンチの内の一方のトレンチの終端とをつなぐトレンチ連結部を、第二導電型ウェル領域内に有し、第二導電型ウェル領域に沿って、トレンチ連結部に接する方形のセル領域とトレンチ連結部に接しない方形のセル領域を交互に有することを特徴とするトレンチ型ＭＯＳ半導体装置。
【請求項２】
半導体チップの周辺部にトレンチ内のゲート電極層と接続するゲート電極層帯を設けることを特徴とする請求項１に記載のトレンチ型ＭＯＳ半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トレンチ内に絶縁膜を介して埋め込まれた制御用のゲート電極を有する、ＭＯＳＦＥＴ（金属−酸化膜−半導体構造のゲート電極を有する電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、絶縁ゲートサイリスタ、およびそれらの集合体であるインテリジェントパワーモジュール（ＩＰＭ）などのトレンチ型ＭＯＳ半導体装置に関する。
【０００２】
【従来の技術】
トレンチ型ＭＯＳ半導体装置では、トレンチの端に起因する結晶欠陥やその部分の絶縁膜の影響を防止し、ゲート耐圧の向上を図る等の目的で、チップの端に向かうトレンチの先端を、隣接するトレンチの先端と結ぶ方法が、例えば、特開平８−２９３６０１号、特開平１０−２１４９６８号、特開平１０−２５６５４５号、特開平１１−９７６８９号公報に開示されている。
【０００３】
図１０（ａ）は、そのような従来のトレンチ構造を有するＭＯＳ半導体装置の一例であるＭＯＳＦＥＴの主要部の保護膜、電極膜等を透視した半導体基板表面の透視平面図である。細線は多結晶シリコン膜の位置、点線はソース電極の接触部分を示している。図１０（ｂ）は（ａ）図のＡ−Ａ線に沿った断面図である。
図１０（ａ）において、５は格子状のトレンチである。トレンチ５に囲まれた方形のセル領域が主電流の流れる活性領域であり、その表面層には、環状のｎ+ ソース領域３が形成され、その内部にはｐ+ コンタクト領域４が形成されている。外周に沿ったトレンチ５の外側には、ｐウェル領域２１が見られる。
【０００４】
図１０（ｂ）において、ｎ+ ドレイン層１ａとｎドリフト層１ｂとからなる半導体基板１の、ｎドリフト層１ｂの表面層にｐウェル領域２が形成され、そのｐウェル領域２の表面層にｎ+ ソース領域３が形成されている。ｎ+ ソース領域３の表面からｐウェル領域２を貫通してｎドリフト層１ｂに達するトレンチ５が形成され、そのトレンチ５の内部には、ゲート酸化膜６を挟んで多結晶シリコンからなるゲート電極層７が充填されている。ｎ+ ソース領域３およびｐ+ コンタクト領域４の表面上には、共通に接触するソース電極９が、またｎ+ ドレイン層１ａの裏面にはドレイン電極１０が設けられている。８はゲート電極層７とソース電極９とを絶縁する層間絶縁膜、１１はソース電極９を覆うパッシベーション膜である。
【０００５】
図１０（ｂ）に示すように、トレンチ５の終端部は、ゲート電極層７の引出し部にもなっており、ゲート電極層７はゲート電極層帯１３と接続されている。
このゲート電極層７に適当な電圧を印加することにより、トレンチ５の内壁に沿ったｐウェル領域２の表面層に反転層（チャネル）を生じ、ドレイン電極１０とソース電極９間が導通して電流が流れる。この例のように、層間絶縁膜８の上にソース電極９が延長されることが多いが、必ずしもこのようにしなければならないわけではない。
【０００６】
【発明が解決しようとする課題】
図１０（ｂ）の最外周のトレンチ５の外側には、トレンチ５によりｐウェル領域２から分離された外周ｐウェル領域２１が残される。この分離された外周ｐウェル領域２１は、電位的にフローティングになるため、耐圧（ＭＯＳＦＥＴのドレインソース間耐圧ＢＶdss 、ＩＧＢＴのコレクタエミッタ間耐圧ＢＶCES 等）が不安定になり、或いは劣化するという問題があった。
【０００７】
この問題を避けるには、外周ｐウェル領域２１と内側のｐウェル領域２とを同電位にするため、外周ｐウェル領域２１に図のようにコンタクト２２を設けなければならず、そのための面積を余分に必要とした。
以上の問題に鑑み本発明の目的は、耐圧の低下を防止するために、フローティングウェル領域を作らず、しかも余分な面積を必要としないトレンチ型ＭＯＳ半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題解決のため本発明は、第一導電型ドレイン層と、その第一導電型ドレイン層の一方に設けられた第二導電型ウェル領域と、第二導電型ウェル領域の表面層に形成された第一導電型ソース領域と、その第一導電型ソース領域の表面から第二導電型ウェル領域を貫通し第一導電型ドレイン層に達する格子状のトレンチと、そのトレンチ内にゲート絶縁膜を介して設けられたゲート電極層と、第一導電型ソース領域と第二導電型ウェル領域との表面に共通に接触して設けられたソース電極と、第一導電型ドレイン層の他方に設けられたドレイン電極とからなり、格子状のトレンチによって第二導電型ウェル領域が方形のセル領域に分割され、第一導電型ソース領域が環状であるトレンチ型ＭＯＳ半導体装置において、チップ端に向かう格子状トレンチの終端の全てが、その終端と隣接するトレンチの内の一方のトレンチの終端とをつなぐトレンチ連結部を、第二導電型ウェル領域内に有し、第二導電型ウェル領域に沿って、トレンチ連結部に接する方形のセル領域とトレンチ連結部に接しない方形のセル領域を交互に有するものとする。
【０００９】
トレンチの終端と隣接するトレンチの内の一方のトレンチの終端とをトレンチ連結部で結ぶことにより、トレンチの終端がなくなり、トレンチの終端での結晶欠陥や絶縁膜の薄膜化等の問題が解決されるだけでなく、従来問題となっていた周辺部に残される第二導電型ウェル領域が分離されないので、電位がフローティングにならず、また、特別のコンタクト領域を設ける必要が無い。
【００１０】
トレンチ内のゲート電極層と接続するゲート電極層帯は、半導体チップの周辺に設けると良い。
【００１１】
直線状のトレンチであれば、トレンチの湾曲の影響を免れるので、ゲート耐圧が向上する。
【００１２】
【発明の実施の形態】
以下、実施例にもとづき、図を参照しながら本発明の実施の形態を説明する。
［実施例１］
図１は、本発明第一の実施例のＭＯＳＦＥＴのチップ端部の保護膜、電極等を透視した透視平面図である。
【００１３】
内側のセル領域では、トレンチ５に囲まれてｎ+ ソース領域３があり、その内部にｐ+ コンタクト領域４があって、従来と変わっていない。細線は多結晶シリコン膜の位置、点線はソース電極の接触部分を示している。
図９（ａ）の従来のＭＯＳＦＥＴと比較して異なっているのは、外周に沿ったセル領域の外側のトレンチ５が連続しておらず、一個置きに隣のトレンチ同士を曲率をつけたトレンチ連結部５１で繋ぎ、終端が無いようになっている点である。
【００１４】
図２は、トレンチ連結部５１近傍の拡大図である。トレンチ連結部５１の幅はトレンチ５と同じく１μm 、深さ３μm 、トレンチ間隔は３μm 、トレンチ連結部５１の外周の曲率半径は約５μm である。半導体基板上のゲート電極層帯１３の厚さは約８００nmである。
図３（ａ）、（ｂ）は、それぞれ図１のＢ−Ｂ線、Ｃ−Ｃ線に沿った断面図である。図３（ａ）においては、ｐウェル領域２の端部がトレンチ５によって分離されたように見えるが、図３（ｂ）においては接続しているため、そのｐウェル領域２の端部もフローティングにはなっていない。従って、このようにすることによって、従来のような耐圧不安定を防止することができる。或いは、周辺のｐウェル領域２のためのコンタクトをとる部分の面積を削減できる。
【００１５】
実際に試作したトレンチ型ＭＯＳＦＥＴにおいても、耐圧は７５Ｖ以上であり、従来より約２０％向上した。
しかも、トレンチ５を形成するためのエッチングマスクを変更するだけで済み、特別な工程の付加を要しない。
［参考例１］
図４は、本発明参考例１のＭＯＳＦＥＴの主要部の透視平面図である。細線は多結晶シリコン膜の位置、点線はソース電極の接触部分を示している。
【００１６】
この例は、活性部がセル状でなく、ストライプ状の例である。ｐウェル領域２は、トレンチ連結部５１の外側まで形成されている。この場合も、外側のトレンチ５が連続しておらず、一個置きに隣のトレンチ同士を曲率をつけたトレンチ連結部５１で繋ぎ、終端が無いようになっている点が特徴である。
例えばトレンチ５の幅は１．２μm 、トレンチ間隔が２．８μm 、トレンチ連結部５１の直径は２．８μm である。
【００１７】
この場合のｐウェル領域２の端部もフローティングにはなっていない。従って、耐圧不安定を引き起こすようなことは無い。
実際に試作したトレンチＭＯＳＦＥＴにおいても、ゲート酸化膜の耐圧は、実施例１と同様に約２０％向上した。
このようにトレンチの終端に連結部５１を設けた例は、例えば特開平１０−２１４９６８号公報に開示されている。しかし、この場合、図１１に示すように、もし最外側のトレンチの外側にｐウェル領域が形成されていると、その部分の電位はフローティングになってしまう。
【００１８】
すなわち、特開平１０−２１４９６８号公報の発明は、トレンチの終端を連結することだけであるのに対し、本発明はただ連結するのではなく、チップ端に向かうトレンチの少なくとも一部が、隣接するトレンチの一方のみと連結することが特徴である。また、その公報の図では、ｐウェル領域の端の位置が示されておらず、その相対的な位置関係が不明である。これらの点において、本発明は別の発明であると言える。
【００１９】
なお、この場合も、トレンチエッチングのためのマスクパターンを変更するだけで良く、特別に工程数を増やす必要が無い。
［参考例２］
図５は、本発明参考例２のＭＯＳＦＥＴの主要部の透視平面図である。
この例では、トレンチ５内に埋め込まれたゲート電極層７とゲート電極層帯１３とのコンタクトをチップの外周部でなく、チップの中央部でおこなっている点が、参考例１と異なっている。効果は参考例１と変わらない。
【００２０】
［参考例３］
図６は、本発明参考例３のＭＯＳＦＥＴの主要部の透視平面図である。
この例は、トレンチ５内に埋め込まれたゲート電極層７へのコンタクトをチップの外周部でなく、内側でおこなっている点は、参考例２と同じである。但し、チップの外側と内側とで、トレンチ連結部５１の位置が異なっており、蛇腹状となっているものである。
【００２１】
この場合も効果は参考例１と変わらない。
［参考例４］
図７は、本発明参考例４のＭＯＳＦＥＴの主要部の透視平面図である。
この例でも、トレンチ５内に埋め込まれたゲート電極層７へのコンタクトをチップの外周部でなく、内側でおこなっている点は前二例と同じであるが、トレンチ５の直線部分から取り出しているものである。
【００２２】
このようにすれば、トレンチ連結部５１の湾曲部からの取り出しに比べ、電界が均一になるので、ゲート電極層７、ソース電極９間の耐圧が向上する利点がある。
［参考例５］
図８は、本発明参考例５のＭＯＳＦＥＴの主要部の透視平面図である。
【００２３】
この例では、トレンチ５内に埋め込まれたゲート電極層７へのコンタクトをチップの内側の直線部分でおこなっている点は参考例４と同じであるが、隣接する両側のトレンチ５と連結がおこなわれたトレンチ５が見られる。
このようにチップ端に向かうトレンチ５の全部が、必ずしも隣接するトレンチの一方だけと連結されなければならないわけではなく、周辺ｐウェル領域と十分接続が保たれるのであれば、数本おきにそうしても良い。但し規則的に配置した方が良いと考えられる。
【００２４】
［実施例２］
実施例１〜参考例５はいずれもＭＯＳＦＥＴの例を示したが、ＩＧＢＴ、絶縁ゲートサイリスタ、およびそれらの集合体であるインテリジェントパワーモジュール（ＩＰＭ）などのトレンチ型ＭＯＳ半導体装置にも適用できる。
図９（ａ）、（ｂ）は、ＩＧＢＴの実施例における断面図であり、それぞれ図３（ａ）、（ｂ）に対応している。図３との違いは、図３のｎ+ ドレイン層１ａが、ｐ型導電層１ｃとなる点だけである。よって、透視平面図は、図１、図４〜８と同じである。
【００２５】
【発明の効果】
以上説明したように本発明によれば、チップ端に向かうトレンチと、隣接するトレンチの一方とを結ぶトレンチ連結部を設けることにより、トレンチの終端での結晶欠陥や絶縁膜の薄膜化等の問題が解決されるばかりでなく、従来問題であった周辺領域のフローティング電位による耐圧不安定の問題を解決し、ゲート耐圧、Ｖdss 等を容易に向上させることができる。
【００２６】
本発明のトレンチ型ＭＯＳ半導体装置の製造方法としては、トレンチ形成用のエッチングマスクを変更するだけで、特に工程を増やすことがなく、極めて容易に実現できる。
【図面の簡単な説明】
【図１】  本発明実施例１のＭＯＳＦＥＴの透視平面図
【図２】  図１のトレンチ端部の拡大図
【図３】  （ａ）は図１のＢ−Ｂ線に沿った断面図、（ｂ）は図１のＣ−Ｃ線に沿った断面図
【図４】  本発明参考例１のＭＯＳＦＥＴの透視平面図
【図５】  本発明参考例２のＭＯＳＦＥＴの透視平面図
【図６】  本発明参考例３のＭＯＳＦＥＴの透視平面図
【図７】  本発明参考例４のＭＯＳＦＥＴの透視平面図
【図８】  本発明参考例５のＭＯＳＦＥＴの透視平面図
【図９】  本発明実施例２のＩＧＢＴの断面図、（ａ）は図１のＢ−Ｂ線に沿った断面図、（ｂ）は図１のＣ−Ｃ線に沿った断面図
【図１０】  （ａ）は従来のＭＯＳＦＥＴの平面図、（ｂ）は（ａ）のＡ−Ａ線に沿った断面図
【図１１】  従来のＭＯＳＦＥＴの平面図
【符号の説明】
１ａ        ｎ+ ドレイン層
１ｂ        ｎドリフト層
１ｃ        ｐ型導電層
２          ｐウェル領域
３          ｎソース領域
４          ｐ+ コンタクト領域
５          トレンチ
６          ゲート酸化膜
７          ゲート電極層
８          層間絶縁膜
９          ソース電極
１０          ドレイン電極
１１          パッシベーション膜
１３          ゲート電極層帯
２１          外周ｐウェル領域
２２          コンタクト
５１          連結部
５２          内側連結部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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