(57)【特許請求の範囲】
【請求項１】
入力される１ビット表示形式のデジタル信号を減衰処理するデジタル信号処理回路であって、
前記１ビット表示形式のデジタル信号を累積加算する加算処理部と、
前記累積加算された出力値に対応する所定の減衰値を生成して出力する減衰処理部と、
を備え、
前記減衰処理部は、
デジタル信号からなる減衰係数を発生する減衰係数発生部と、
前記加算処理部の出力信号に基づいて２の補数を生成する補数生成部と、
前記減衰係数をそれぞれ入力するとともに、その入力した各減衰係数を前記２の補数の値に応じてシフトさせ、そのシフトさせた減衰係数の加算を行う加算部と、
前記加算された減衰係数を出力する出力部と、
を備えたことを特徴とするデジタル信号処理回路。
【請求項２】
前記減衰係数発生部は、
減衰係数の絶対値を発生する減衰係数発生手段と、
前記加算処理部の出力信号に応じて前記発生した減衰係数の絶対値に符号を付与する符号付与手段と、
を備えたことを特徴とする請求項１に記載のデジタル信号処理回路。
【請求項３】
前記補数生成部は、前記加算処理部の出力信号に基づいて前記２の補数の他に出力選択信号を生成し、
かつ、前記出力部は、前記加算処理部の出力信号および前記出力選択信号に基づき、前記減衰係数発生部の出力と前記加算部の出力を選択的に出力するようになっていることを特徴とする請求項１または請求項２に記載のデジタル信号処理回路。
【請求項４】
前記加算処理部は、
前記入力される１ビット表示形式のデジタル信号をＮ個分保持する第１のレジスタと、
その入力されるデジタル信号から前記第１レジスタの出力信号を減算する減算手段と、
前記加算処理部の１個前の出力信号を保持する第２のレジスタと、
前記減算手段の出力信号と前記第２のレジスタの出力信号を加算する加算手段と、
を備えたことを特徴とする請求項１乃至請求項３のいずれかに記載のデジタル信号処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力される１ビット表示形式のデジタル信号を減衰処理するデジタル信号処理回路に関するものである。
さらに詳しくは、ＤＳＤ（ダイレクト・ストリーム・デジタル）方式により音声信号を１ビットのデジタル信号に変換し、この変換されたデジタル信号から音声信号を再生する信号再生装置に使用されるデジタル信号処理回路に関するものである。
【０００２】
【従来の技術】
従来、この種のデジタル信号処理回路の一例として、図３に示すようなものが知られている。
このデジタル信号処理回路１は、図３に示すように、１ビットデジタル信号を減衰させる減衰処理部２と、この減衰させた１ビットデジタル信号のフィルタリングを行う加算平均処理部３とからなる。
【０００３】
ここで、減衰処理部２に入力される１ビットデジタル信号は、音声信号のようなアナログ信号を、「１」と「０」の疎密波で表したものである。
このような構成のデジタル信号処理回路１では、減衰処理部２が入力される１ビットデジタル信号を減衰させ、加算平均処理部３がその１ビットデジタル信号を加算平均処理することで高域のノイズを低下させ、後段のΔΣ変調器（デルタシグマ変調器）４が発振しないようにしている。
【０００４】
次に、図３に示す従来のデジタル信号処理部１の詳細な構成について、図４を参照して説明する。
減衰処理部２は、減衰係数発生部５とセレクタ６とからなる。また、加算平均処理部３は、レジスタ７と、減算器８と、加算器９と、レジスタ１０等からなり、全体としてデジタルフィルタを形成している。
【０００５】
このような構成からなるデジタル信号処理回路１では、減衰係数発生部５が、外部からの設定に基づいて減衰係数の絶対値（｜ＡＴＴ｜）を発生し、これをセレクタ６に出力する。
セレクタ６は、入力される１ビットデジタル信号が「１」のときには、その信号と減衰係数の正の値（＋ＡＴＴ）とで乗算を行ってその結果を出力し、その１ビットデジタル信号が「０」のときには、その信号と減衰係数の負の値（−ＡＴＴ）とで乗算を行ってその結果を出力する。
【０００６】
加算平均処理部３では、セレクタ６の出力の加算平均処理を行い、その結果を出力する。ここで、加算平均処理部３はデジタルフィルタを形成し、その伝達係数Ｈ（ｚ）は、次の（１）式で表される。
Ｈ（ｚ）＝（１／８）×〔（１−ｚ-8）／（１−ｚ-1）〕・・・・（１）
【０００７】
【発明が解決しようとする課題】
ところで、このような従来のデジタル信号処理回路では、加算平均処理部３の構成素子は、図４に示すように、レジスタ７、減算器８、加算器９、およびレジスタ１０などからなる。
そして、レジスタ７の必要個数は、（８×ビット数）個となる。また、減算器８と加算器９の必要個数はそれぞれ（ビット数＋拡張分）個となり、レジスタ１０の必要個数は（８×ビット数）個となる。
【０００８】
ここで  上記の必要個数を示すための「８」や「１」の数字は、入力される１ビットデジタルデータを８単位の遅延時間または１単位の遅延時間だけ遅らせるために必要なレジスタの数である。また、「ビット数」は、その入力デジタルデータのビット数である。さらに、「拡張分」は、加算によって生ずる桁上がりの分である。
【０００９】
このため、セレクタ６から出力されるデジタル信号が、例えば１０ビットであるとすると、レジスタ７、１０だけでも９０個必要となり、全体として回路が大規模化するという不都合があった。
そこで、本発明の目的は、上記の点に鑑み、全体として回路の小規模化を実現できるようにしたデジタル信号処理回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決して本発明の目的を達成するために、請求項１〜請求項４に記載の各発明は、以下のように構成した。
すなわち、請求項１に記載の発明は、入力される１ビット表示形式のデジタル信号を減衰処理するデジタル信号処理回路であって、前記１ビット表示形式のデジタル信号を累積加算する加算処理部と、前記累積加算された出力値に対応する所定の減衰値を生成して出力する減衰処理部と、を備え、前記減衰処理部は、デジタル信号からなる減衰係数を発生する減衰係数発生部と、前記加算処理部の出力信号に基づいて２の補数を生成する補数生成部と、前記減衰係数をそれぞれ入力するとともに、その入力した各減衰係数を前記２の補数の値に応じてシフトさせ、そのシフトさせた減衰係数の加算を行う加算部と、前記加算された減衰係数を出力する出力部と、を備えたことを特徴とするものである。
【００１２】
請求項２に記載の発明は、請求項１に記載のデジタル信号処理回路において、前記減衰係数発生部は、減衰係数の絶対値を発生する減衰係数発生手段と、前記加算処理部の出力信号に応じて前記発生した減衰係数の絶対値に符号を付与する符号付与手段と、を備えたことを特徴とするものである。
請求項３に記載の発明は、請求項１または請求項２に記載のデジタル信号処理回路において、前記補数生成部は、前記加算処理部の出力信号に基づいて前記２の補数の他に出力選択信号を生成し、かつ、前記出力部は、前記加算処理部の出力信号および前記出力選択信号に基づき、前記減衰係数発生部の出力と前記加算部の出力を選択的に出力するようになっていることを特徴とするものである。
【００１３】
請求項４に記載の発明は、請求項１乃至請求項３のいずれかに記載のデジタル信号処理回路において、前記加算処理部は、前記入力される１ビット表示形式のデジタル信号をＮ個分保持する第１のレジスタと、その入力されるデジタル信号から前記第１レジスタの出力信号を減算する減算手段と、前記加算処理部の１個前の出力信号を保持する第２のレジスタと、前記減算手段の出力信号と前記第２のレジスタの出力信号を加算する加算手段と、を備えたことを特徴とするものである。
【００１４】
このような構成からなる本発明では、加算処理部の入力を１ビットのデジタル信号とすることができるので、加算処理部の回路規模を小型化でき、その結果、全体の回路規模を小型化できる。
【００１５】
【発明の実施の形態】
以下、本発明のデジタル信号処理回路の実施形態の構成について、図１を参照して説明する。
本発明のデジタル信号処理回路の実施形態は、図１に示すように、１ビットのデジタル信号を累積加算する加算処理部２０と、その累積加算された出力値に対応する所定の減衰値を生成して出力する減衰処理部３０とを備えている。
【００１６】
加算処理部２０は、図１に示すように、レジスタ２０１と、減算器２０２と、加算器２０３と、レジスタ２０４とからなり、全体でデジタルフィルタを形成する。
レジスタ２０１は、入力される１ビットデジタル信号をＮ単位の遅延時間（この例では８単位の遅延時間）だけ遅らせるためのものであり、具体的には１ビットのレジスタが８個直列に接続されている。減算器２０２は、入力される１ビットデジタル信号とレジスタ２０１の出力との減算を行うものである。加算器２０３は、減算器２０２の出力とレジスタ２０４の出力との加算を行うものである。
レジスタ２０４は、加算器２０３の出力を１単位時間分だけ遅延させ、その遅延させた出力を加算器２０３に帰還させるものである。
【００１７】
減衰処理部３０は、図１に示すように、減衰係数発生部３０１と、補数生成部３０２と、符号付与部３０３と、加算器３０４と、出力選択部３０５とを備えている。
減衰係数発生部３０１は、外部からの設定に基づいて減衰係数の絶対値（｜ＡＴＴ｜）を発生し、その減衰係数の絶対値を符号付与部３０３に出力するものである。
【００１８】
補数生成部３０２は、後述のように、加算処理部２０からの４ビットの出力に基づき、２進数の２の補数と出力選択信号（ｃａｒｒｙ）をそれぞれ生成し（図２参照）、その２の補数を加算器３０４に出力し、その出力選択信号（ｃａｒｒｙ）を出力選択部３０５に出力するものである。
符号付与部３０３は、後述のように、加算処理部２０からの出力に応じて、減衰係数発生部３０１からの減衰係数の絶対値に正（＋）または負（−）の符号を付し、その符号を付与した減衰係数ＡＴＴを加算器３０４と出力選択部３０５にそれぞれ出力するものである。
【００１９】
加算器３０４は、符号付与部３０３から出力される減衰係数ＡＴＴを、第１の入力ａおよび第２の入力ｂとしてそれぞれ取り入れ、その両入力ａ，ｂの値を、補数生成部３０２からの２の補数の値に応じてシフトさせ、そのシフトさせた各値を加算し、その加算値を出力選択部３０５に出力するものである。
出力選択部３０５は、加算処理部２０の出力および補数生成部３０２から出力される出力選択信号（ｃａｒｒｙ）に基づき、符号付与部３０３の出力または加算器３０４の出力を選択的に取り出すものである。
【００２０】
次に、このような構成からなる実施形態の動作例について、図１および図２を参照して説明する。
加算処理部２０に１ビットデジタル信号が入力されると、その信号は累積加算されていく。ここで、加算処理部２０の伝達関数（ｚ）は、次の（２）式で表される。
【００２１】
Ｈ（ｚ）＝（１−ｚ-8）／（１−ｚ-1）・・・・（２）
加算処理部２０からは、図２に示すように例えば４ビットのデジタル信号が出力される。
ここで、図２の加算処理部２０の出力の欄において、Ｓ〔０〕〜Ｓ〔３〕は、加算処理部２０から出力される４ビット（９値）のデータのうちの１ビット目〜４ビット目（１桁目〜４桁目）の各出力を意味する。そして、例えば図１において、Ｓ〔３：２：１：０〕は、１ビット目〜４ビット目の各出力を意味し、Ｓ〔３：２〕は、３ビット目と４ビット目の各出力を意味する。
【００２２】
補数生成部３０２は、加算処理部２０の４ビットの出力のうち３ビット目と４ビット目の出力Ｓ〔３：２〕が「００」の場合に、その出力のうち１ビット目と２ビット目の出力Ｓ〔１：０〕に基づき２の補数を生成して加算器３０４に出力する。また、補数生成部３０２は、加算処理部２０の出力Ｓ〔３：２〕が「００」以外の場合に、その出力のうち１ビット目と２ビット目の出力Ｓ〔１：０〕を、そのまま加算器３０４に出力する。さらに、補数生成部３０２は、加算処理部２０の出力に基づいて出力選択信号（ｃａｒｒｙ）を生成し、これを出力選択部３０５に出力する。
【００２３】
ここで、このような動作により補数生成部３０２で生成される２の補数と、出力選択信号（ｃａｒｒｙ）の一例を示すと図２に示すようになる。なお、図２において、補数生成部３０２の出力の欄のＳ* [0] 、Ｓ* [1] は、補数生成部３０２で生成する２の補数の１ビット目と２ビット目を表す。
一方、減衰係数発生部３０１は、外部からの設定に基づいて減衰係数の絶対値（｜ＡＴＴ｜）を発生し、これを符号付与部３０３に出力する。
【００２４】
符号付与部３０３は、加算処理部２０からの出力のうち４ビット目の出力Ｓ〔３〕または３ビット目の出力Ｓ〔２〕の値が「１」の場合には、減衰係数発生部３０１からの減衰係数の絶対値（｜ＡＴＴ｜）に正（＋）の符号を付して出力する。一方、符号付与部３０３は、加算処理部２０からの出力が上記以外の場合には、減衰係数発生部３０１からの減衰係数の絶対値（｜ＡＴＴ｜）に負（−）の符号を付して出力する。
【００２５】
加算器３０４は、符号付与部３０３から出力される符号が付された減衰係数ＡＴＴを、第１の入力ａおよび第２の入力ｂとしてそれぞれ取り入れるとともに、その両入力ａ，ｂの値を、補数生成部３０２からの２の補数の値に応じてシフトさせ、そのシフトさせた各値を加算する。
例えば、図２に示すように、補数生成部３０２から出力される２の補数Ｓ* [1:0] の値が「１１」の場合には、その第１入力ａを１ビットシフトすると同時に、その第２入力ｂを２ビットシフトし、このシフトした値を加算する。その結果、加算器３０４の出力ＳＵＭは、次の（３）式のようになる（図２の出力選択部の欄を参照）。
ＳＵＭ＝＋（１／２＋１／４）×｜ＡＴＴ｜＝＋（３／４）×｜ＡＴＴ｜・・・・（３）
ここで、（３）式において、係数１／２は、第１入力ａを１ビットシフトしたためにその第１入力ａの値が１／２に減少した結果である。また、係数１／４は、第２入力ｂを２ビットシフトしたためにその第２入力ｂの値が１／４に減少した結果である。従って、例えば第１入力ａを１ビットシフトするのは、第１入力ａの値を１／２倍することに相当する。
【００２６】
また、補数生成部３０２から出力される２の補数Ｓ* [1:0] の値が「１０」の場合には、その第１入力ａのみが１ビットシフトされ、これが加算器３０４の出力ＳＵＭとして取り出される。同様に、補数生成部３０２から出力される２の補数Ｓ* [1:0] の値が「０１」の場合には、その第２入力ｂのみが２ビットシフトされ、これが加算器３０４の出力ＳＵＭとして取り出される（図２参照）。
【００２７】
出力選択部３０５は、加算処理部２０の出力および補数生成部３０２から出力される出力選択信号（ｃａｒｒｙ）に基づき、符号付与部３０３の出力または加算器３０４の出力を選択的に取り出す。
すなわち、出力選択部３０５は、図２に示すように、加算処理部２０の出力のうち４ビット目の出力Ｓ〔３〕が「１」の場合、または補数生成部３０２からの出力選択信号（ｃａｒｒｙ）が「１」の場合には、符号付与部３０３からの出力を選択して出力する。他方、出力選択部は、加算処理部２０の出力のうち４ビット目の出力Ｓ〔３〕が「１」の場合、または補数生成部３０２からの出力選択信号（ｃａｒｒｙ）が「１」の場合には、符号付与部３０３からの出力を選択して出力する。
【００２８】
以上説明したように、この実施形態によれば、加算処理部２０の入力を１ビットのデジタル信号とすることができるので、加算処理部２０の回路規模を小型化でき、その結果、デジタル信号処理回路の全体の回路規模を小型化できる。
【００２９】
【発明の効果】
以上説明したように、本発明は、加算処理部の入力を１ビットのデジタル信号とすることができるので、加算処理部の回路規模を小型化でき、その結果、全体の回路規模を小型化できる。
【図面の簡単な説明】
【図１】本発明のデジタル信号処理回路の実施形態の構成を示すブロック図である。
【図２】その実施形態の動作を説明する真理値表を示す図である。
【図３】従来回路の説明図である。
【図４】その詳細な構成を示すブロック図である。
【符号の簡単な説明】
２０  加算処理部
３０  減衰処理部
２０１  レジスタ
２０２  減算器
２０３  加算器
２０４  レジスタ
３０１  減衰係数発生部
３０２  補数生成部
３０３  符号付与部
３０４  加算器
３０５  出力選択部
【図１】
0004554855.tif 000002
【図２】
0004554855.tif 000003
【図３】
0004554855.tif 000004
【図４】
0004554855.tif 000005