(57)【特許請求の範囲】
【請求項１】
フィールド絶縁膜により第1活性領域と、第2活性領域と、隔離領域とに区分された半導体基板と、
前記半導体基板が食刻されていない前記第1及び第2活性領域の第1面と、
前記半導体基板が蝕刻されて前記第1面と平行になるように形成された前記第1及び第2活性領域の第2面と、
前記第1面及び第2面を連結する前記第1及び第2活性領域の第3面と、
前記第1活性領域の前記第3面を含んで前記第1活性領域の前記第1及び第2面の一部上に延長されて形成された第1ゲートと、
前記第1ゲートの下面側部に連接して前記第1活性領域の前記第1面及び第2面に形成されたソース及びドレイン領域と、
前記ソース及びドレイン領域の上面に形成された第1コンタクトと、
前記第1ゲートに連結され、前記第2活性領域の前記第1ないし第3面に沿って形成されて多面を含む第2ゲートと、
前記第2ゲートの前記多面に接触するように形成された第2コンタクトと、
から構成されたことを特徴とするＭＯＳ電界効果トランジスタ。
【請求項２】
前記第2面は、前記半導体基板の表面を1000〜3000Åの深さに食刻して形成することを特徴とする請求項1記載のＭＯＳ電界効果トランジスタ。
【請求項３】
前記第1ゲート及び第2ゲートは、ゲート絶縁膜と、多結晶シリコン膜及びシリサイド膜からなるゲート電極と、キャッピング絶縁膜とが順次積層して形成され、前記ソース及びドレイン領域は、高濃度の導電型不純物領域と、低濃度の導電型不純物領域とから形成された、ものであることを特徴とする請求項1記載のＭＯＳ電界効果トランジスタ。
【請求項４】
前記第2コンタクトは、前記第2ゲートの前記シリサイド膜と多面で接触することを特徴とする請求項1記載のＭＯＳ電界効果トランジスタ。
【請求項５】
フィールド絶縁膜を形成して半導体基板を第1活性領域と、第2活性領域と、隔離領域とに区分する工程と、
前記半導体基板の前記第1活性領域及び第2活性領域の表面を、食刻されない第1面と、表面所定部位を該第1面と平行に食刻して形成された第2面と、それら第1面及び第2面を連結する第3面とからなる半導体基板に加工する工程と、
第1導電型の突き抜けストッパを前記第1活性領域及び前記第2活性領域の第1面に垂直な方向から30゜〜50゜傾斜した角度で注入する工程と、
前記第1活性領域の前記第3面を含んで前記第1活性領域の前記第1面及び前記第2面の一部上に延長された第1ゲートを形成する工程と、
前記第2活性領域の前記第1ないし第3面の上に、多面を含んで前記第1ゲートに連結される第2ゲートを形成する工程と、
前記第1ゲートの下面側部に連接する第1面及び第2面に導電電不純物を注入してソース及びドレイン領域を形成する工程と、
前記ソース及びドレイン領域の所定部位を露出させる工程と、
前記露出されたソース及びドレイン領域の上面に第1コンタクトを形成する工程と、
前記第2ゲートの前記多面を露出させる工程と、
前記第2ゲートの前記多面に接触されるように第2コンタクトを形成する工程と、
を行うことを特徴とするＭＯＳ電界効果トランジスタの製造方法。
【請求項６】
前記第1ゲート及び第2ゲートは、ゲート絶縁膜と多結晶シリコン膜とシリサイド膜とキャッピング絶縁膜とが順次積層されて形成され、
前記第2コンタクトは、前記シリサイド膜の多面に接触するように形成されることを特徴とする請求項5記載のＭＯＳ電界効果トランジスタの製造方法。
【請求項７】
前記第2ゲート形成工程は、前記第1ゲート形成工程と同時に行われることを特徴とする請求項5記載のＭＯＳ電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ電界効果トランジスタに関するもので、特に、突き抜け現象を防止し、素子の集積度向上に必要な素子のマージンを確保し得るＭＯＳ電界効果トランジスタの構造及びその製造方法並びに該ＭＯＳ電界効果トランジスタを用いたメモリセルの構造に関するものである。
【０００２】
【従来の技術】
近年、半導体素子の高集積化に従い、ＭＯＳ電界効果トランジスタのソースとドレイン間の距離が漸次減少され、それらソースとドレイン間の距離が臨界値以下に減少されると、ソースの空乏層の幅とドレインの空乏層の幅との和がソースとドレイン間の距離と同等になって、突き抜け（punch  through）現象が発生することがあった。そして、その突き抜け現象が発生すると、ソースとドレインとの空乏層が相互に当接されて、ＭＯＳ電界効果トランジスタに流れる電流を調節することが不可能となる。
【０００３】
即ち、この場合、前記空乏層の幅は、ドーピング濃度に反比例し、ドーピング濃度が高くなるほど、空乏層の幅は減少するので、前記発生される突き抜け現象を解決しようとすると、ソースとドレインの間に形成されるチャンネル領域のドーピング濃度を上昇させる突き抜けストッパ（punch  through  stopper）の役割をするものをイオン注入する必要がある。
【０００４】
そして、このような従来のＭＯＳ電界効果トランジスタにおいては、図９に示したように、活性領域Aと隔離領域Bとを備え、前記活性領域Aの長手方向に第1ゲート14aが形成され、該第1ゲート14aに接続して前記隔離領域Bの上面には第2ゲート14bが形成されている。また、前記第1ゲート14aの両側方の活性領域Aに複数の第1コンタクト19がそれぞれ配置され、前記隔離領域Bの第2ゲート14bには複数の第2コンタクト21が形成されているが、以下、図10(a),(b)を用いてその構造を詳しく説明する。
【０００５】
図10(a)は、図９のF-F′線縦断面図で、図示されたように、p型の半導体基板1の上部にフィールド絶縁膜3が形成されて、前記半導体基板1は中央部の活性領域Aと両側部の隔離領域Bとに大別されている。前記活性領域Aの上面中央部には、にゲート絶縁膜5a、多結晶シリコン膜7a、シリサイド膜9a及びキャッピング（capping）絶縁膜12aが順次積層されて第1ゲート14aが形成されており、前記キャッピング絶縁膜12aは、酸化膜上面に窒化膜が形成された多層構造になっている。
【０００６】
且つ、前記第1ゲート14aの両側面にはサイドウォールスペーサ15がそれぞれ形成され、前記第1ゲート14aとフィールド絶縁膜3との間のp型の半導体基板1の上部にはドナー（donor）の注入によりソース及びドレイン領域17が形成されている。前記ソース及びドレイン領域17は、高濃度のN＋領域17a及び低濃度のN-領域17bがドーピングにより形成され、該ソース及びドレイン領域17の上面には、導電性物質の第1コンタクト19が形成されている。
【０００７】
又、図10(b)は、図９のC-C′線縦断面図で、図示されたように、p型の半導体基板の上面にフィールド絶縁膜3が形成され、該フィールド絶縁膜3の上面には多結晶シリコン膜7b、シリサイド膜9b、キャッピング絶縁膜12bが順次積層されて第2ゲート14bが形成されている。該第2ゲート14bのキャッピング絶縁膜12bがパターニングされてシリサイド膜9bが露出形成され、該シリサイド膜9bの上面に、導電性物質の第2コンタクト21が形成されている。
【０００８】
以下、このように構成された従来のＭＯＳ電界効果トランジスタの製造工程について図11及び図12を用いて説明する。先ず、図11(a)に示したように、p型の半導体基板1にトレンチ(trench)2を形成した後、該トレンチ2にフィールド絶縁膜3を充填して、前記半導体基板１を活性領域Aと隔離領域Bとに区分する。次いで、前記半導体基板1の上面にバッファ酸化膜25を形成し、前記半導体基板1の活性領域Aの上部に突き抜けストッパの役割をするホウ素(B)イオンなどのアクセプタ（acceptor）を注入して、前記バッファ酸化膜25を除去する。
【０００９】
その後、図11(b)に示したように、前記半導体基板1の上面にゲート絶縁膜5a、多結晶シリコン膜7a及びシリサイド膜9aを順次形成し、該シリサイド膜9aの上面に酸化膜と窒化膜とを積層してキャッピング絶縁膜12aを形成する。次いで、図11(c)に示したように、前記半導体基板1の上面の前記キャッピング絶縁膜12a、シリサイド膜9a及び多結晶シリコン膜7aを順次パターニングして、第1ゲート14aを形成した後、該第1ゲート14aをマスクとして前記半導体基板1の活性領域Aにリン(P)イオンなどのドナー注入によりN＋領域17aを形成する。
【００１０】
その後、図11(d)に示したように、前記第1ゲート14aを包含する半導体基板1の上面全面に窒化膜を形成した後、マスク無しで全面に異方性食刻を施して前記第1ゲート14aの両側面にサイドウォールスペーサ15を形成する。次いで、前記第1ゲート14a及びサイドウォールスペーサ15をマスクとして前記半導体基板1の活性領域Aにヒ素（As）イオンなどのドナー注入を行った後、アニーリング（annealing）を施して、高濃度のN+領域17aと低濃度のN-領域17bとからなるLDD（Low  Doped  Drain）構造のソース及びドレイン領域17を形成する。
【００１１】
その後、図12(a)に示したように、前記ソース及びドレイン領域17の上面の所定領域が露出されるように前記ゲート絶縁膜5aをパターニングし、前記露出されたソース及びドレイン領域17の上面に導電性物質の第1コンタクト19を形成する。次いで、図12(b)に示したように、フィールド絶縁膜3の上面に多結晶シリコン膜7b、シリサイド膜9b、キャッピング絶縁膜12bが順次積層されて第2ゲート14bが形成され、この形成された第2ゲート14bのキャッピング絶縁膜12bをパターニングして、所定領域のシリサイド膜9bを露出させた後、該露出されたシリサイド膜9bの上面に第2コンタクト21を形成する。この場合、該第2ゲート14b及び前記第1ゲート14aは、同一の工程により同時に形成される。
【００１２】
【発明が解決しようとする課題】
然るに、このような従来のＭＯＳ電界効果トランジスタにおいては、突き抜け現象を防止するため、チャンネルの形成領域に突き抜けストッパの役割をするものをイオン注入しているが、このような突き抜けストッパによりチャンネルの形成領域のドーピング濃度を上昇するには限界があり、ソース及びドレインが同等の高さに形成されて、素子の集積度が高くなるほど突き抜け現象の防止に必要な素子のマージンが減少されるため、素子の集積度向上が難しくなるという問題点があった。
【００１３】
そこで、本発明は、このような従来の問題点に鑑みてなされたもので、その目的は、突き抜け現象を防止し、素子の集積度向上に必要な素子のマージンを確保し得るＭＯＳ電界効果トランジスタ及びその製造方法並びに該ＭＯＳ電界効果トランジスタを用いたメモリセルを提供しようとするものである。
【００１４】
【課題を解決するための手段】
このような目的を達成するため、本発明に係るＭＯＳ電界効果トランジスタは、フィールド絶縁膜により第1活性領域と、第2活性領域と、隔離領域とに区分された半導体基板と、前記半導体基板が食刻されていない前記第1及び第2活性領域の第1面と、前記半導体基板が蝕刻されて前記第1面と平行になるように形成された前記第1及び第2活性領域の第2面と、前記第1面及び第2面を連結する前記第1及び第2活性領域の第3面と、前記第1活性領域の前記第3面を含んで前記第1活性領域の前記第1及び第2面の一部上に延長されて形成された第1ゲートと、前記第1ゲートの下面側部に連接して前記第1活性領域の前記第1面及び第2面に形成されたソース及びドレイン領域と、前記ソース及びドレイン領域の上面に形成された第1コンタクトと、前記第1ゲートに連結され、前記第2活性領域の前記第1ないし第3面に沿って形成されて多面を含む第2ゲートと、前記第2ゲートの前記多面に接触するように形成された第2コンタクトと、から構成されたものである。
【００１５】
また、前記第2面は、前記半導体基板の表面を、1000〜3000Åの深さに食刻して形成するものである。
【００１６】
さらに、前記第1ゲート及び第2ゲートは、ゲート絶縁膜と、多結晶シリコン膜及びシリサイド膜からなるゲート電極と、キャッピング絶縁膜とが順次積層して形成され、前記ソース及びドレイン領域は、高濃度の導電型不純物領域と、低濃度の導電型不純物領域とから形成されたものである。
【００１７】
さらにまた、前記第2コンタクトは、前記第2ゲートの前記シリサイド膜と多面で接触するものである。
【００１８】
また、前記ＭＯＳ電界効果トランジスタの製造方法は、フィールド絶縁膜を形成して半導体基板を第1活性領域と、第2活性領域と、隔離領域とに区分する工程と、前記半導体基板の前記第1活性領域及び第2活性領域の表面を、食刻されない第1面と、表面所定部位を該第1面と平行に食刻して形成された第2面と、それら第1面及び第2面を連結する第3面とからなる半導体基板に加工する工程と、第1導電型の突き抜けストッパを前記第1活性領域及び前記第2活性領域の第1面に垂直な方向から30゜〜50゜傾斜した角度で注入する工程と、前記第1活性領域の前記第3面を含んで前記第1活性領域の前記第1面及び前記第2面の一部上に延長された第1ゲートを形成する工程と、前記第2活性領域の前記第1ないし第3面の上に、多面を含んで前記第1ゲートに連結される第2ゲートを形成する工程と、前記第1ゲートの下面側部に連接する第1面及び第2面に導電電不純物を注入してソース及びドレイン領域を形成する工程と、前記ソース及びドレイン領域の所定部位を露出させる工程と、前記露出されたソース及びドレイン領域の上面に第1コンタクトを形成する工程と、前記第2ゲートの前記多面を露出させる工程と、前記第2ゲートの前記多面に接触されるように第2コンタクトを形成する工程と、を行うものである。
【００１９】
そして、上記製造方法において、前記第1ゲート及び第2ゲートは、ゲート絶縁膜と多結晶シリコン膜とシリサイド膜とキャッピング絶縁膜とが順次積層されて形成され、前記第2コンタクトは、前記シリサイド膜の多面に接触するように形成されるものである。
【００２０】
また、前記第2ゲート形成工程は、前記第1ゲート形成工程と同時に行われるものである。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
図1は、本発明に係るＭＯＳ電界効果トランジスタを示した平面図で、図示されたように、半導体基板100が第1活性領域A′と、第2活性領域A″と、隔離領域B′とに区分されており、前記第1活性領域A′には、ソース及びドレイン領域が形成され、前記第1活性領域A′の長手方向に亘って第1ゲート114aが形成され、第2活性領域A″の上面には第2ゲート114bが形成される。
【００２３】
且つ、前記第1ゲート114aと第2ゲート114bとは、隔離領域B′において相互に連結され、前記第1ゲート114aの両側方の第1活性領域A′に複数の第1コンタクト119がそれぞれ配置されており、前記第2活性領域A″の第2ゲート114bには複数の第2コンタクト121が形成されている。
【００２４】
図2(a)は、図1のG-G′線縦断面図で、図示されたように、p型の半導体基板100の上部にフィールド絶縁膜103が形成されて、前記半導体基板100は中央部の第1活性領域A′と両側部の隔離領域B′とに区分されている。前記第1活性領域A′の半導体基板100の表面は、食刻されていない第1面と、該第1面に平行して所定部位を約1000〜3000Åの深さにエッチングして食刻された第2面と、それら第1面及び第2面を連結する第3面と、を有する多面状の半導体基板に形成されている。
【００２５】
又、前記多面状の半導体基板100の所定領域に、ゲート絶縁膜105a、多結晶シリコン膜107a及びシリサイド膜109aを有するゲート電極と、キャッピング絶縁膜113aと、が順次積層されて第1ゲート114aが形成されている。
【００２６】
この場合、キャッピング絶縁膜113aは、酸化膜上面に窒化膜が順次積層されて多層構造に形成され、前記第1ゲート114aの両側面にはサイドウォールスペーサ115aが形成され、前記第1ゲート114aとフィールド絶縁膜103との間の第1面及び前記各第1ゲート114a間の第2面に該当する半導体基板100の上部にはドナーの注入によりソース及びドレイン領域117が形成されている。このソース及びドレイン領域117は、高濃度の導電型不純物領域としてのN＋領域117aと低濃度の導電型不純物領域としてのN-領域117bとがドーピングして形成され、該ソース及びドレイン領域117の上面には導電性物質の第1コンタクト119が形成されている。
【００２７】
図2(b)は、図1のD-D′線縦断面図で、図示されたように、前記第2活性領域A″の半導体基板100の表面は、食刻されていない第1面と、該第1面に平行して所定部位を約1000〜3000Åの深さにエッチングして食刻された第2面と、それら第1面及び第2面を連結する第3面と、を有する多面状の半導体基板に形成されている。更に、図2(b)に示されたように、前記多面状の半導体基板100の所定領域に、ゲート絶縁膜105b、多結晶シリコン膜107b及びシリサイド膜109bを有するゲート電極と、キャッピング絶縁膜113bと、が順次積層されて第2ゲート114bが形成されている。
【００２８】
この場合、前記キャッピング絶縁膜113bは、酸化膜上面に窒化膜が順次積層されて多層構造に形成され、前記第2ゲート114bの一側面にはサイドウォールスペーサ115bが形成され、前記キャッピング絶縁膜113bをパターニングして露出されたシリサイド膜109bの上面に第2コンタクト121が形成されている。
【００２９】
以下、このように構成された本発明に係るＭＯＳ電界効果トランジスタの製造方法について説明する。図3〜図７の分図(a)の系統は、第1活性領域A′上に本発明に係るＭＯＳ電界効果トランジスタを形成する方法を示した工程縦断面であり、図3〜図７の分図(b)の系統は、第2活性領域A″上に本発明に係る第2ゲート114bを形成すると共に、第2コンタクト121をそれぞれ形成する工程を示した縦断面である。
【００３０】
先ず、図3(a)に示したように、前記半導体基板100にトレンチ102を形成した後、前記トレンチ102にフィールド絶縁膜103を充填して、該半導体基板100を第1活性領域A′と隔離領域B′とに区分する。その後、前記活性領域A′の半導体基板100の表面を、食刻されない第1面と、該第1面に平行して所定部位を約1000〜3000Åの深さに食刻して形成された第2面と、それら第1面及び第2面を連結する第3面と、を有する多面状の半導体基板を形成する。
【００３１】
次いで、p型の半導体基板100の前記第１面〜第３面の多面上に亘ってバッファ酸化膜125を形成した後、前記半導体基板100の活性領域A′上の全面に突き抜けストッパの役割をするホウ素(B)イオンなどのアクセプタを注入する。この場合、アクセプタの注入角度を前記第1面に垂直な方向から30゜〜50゜だけ傾斜させ、第1面及び第2面を包含し、それら第1面及び第2面に連結される第3面にも前記アクセプタを注入させて、前記バッファ酸化膜125を除去する。このとき、図3(b)に示したように、第2活性領域A″上にも図3(a)と同様な工程により同様なプロファイルが形成され、前記第1活性領域A′の半導体基板100の上面にバッファ酸化膜125を形成して除去する際に、第2活性領域A″の半導体基板100の上面にもバッファ酸化膜125が形成されて除去される。
【００３２】
その後、図4(a)及び図4(b)に示したように、前記半導体基板100の前記第１面〜第３面の多面上に亘ってゲート絶縁膜105a，105b、多結晶シリコン膜107a，107b及びシリサイド膜109a，109bを順次形成した後、該シリサイド膜109a，109bの上面に酸化膜と窒化膜とを順次積層してキャッピング絶縁膜113a，113bを形成する。
【００３３】
次いで、図5(a)に示したように、前記半導体基板100の上面の前記キャッピング絶縁膜113a、シリサイド膜109a及び多結晶シリコン膜107aを順次パターニングして第1ゲート114aを形成した後、該第1ゲート114aをマスクとして前記半導体基板100の第1活性領域A′にリン（P）などのドナーを注入してN＋領域117aを形成する。この場合、図5(b)に示したように、第2活性領域A″にも第2ゲート114bが形成される。
【００３４】
その後、図6(a)に示したように、前記第1ゲート114aを包含する半導体基板100の上面全体に窒化膜を形成した後、マスク無しに全面異方性食刻を施して前記第1ゲート114aの両側面にサイドウォールスペーサ115aを形成する。
【００３５】
次いで、前記第1ゲート114a及びサイドウォールスペーサ115aをマスクとして前記半導体基板100の第1活性領域A′にヒ素（As）イオンなどのドナーを注入した後、アニーリングを施して高濃度のN+領域117a及び低濃度のN-領域117bからなるLDD構造のソース及びドレイン領域117を形成する。この場合、前記第1活性領域A′の第1ゲート114aの両側面に前記サイドウォールスペーサ115aを形成するときに、図6(b)に示したように、第2活性領域A″の第2ゲート114bの側面にもサイドウォールスペーサ115bが形成される。
【００３６】
その後、図7(a)に示したように、前記ソース及びドレイン領域117の上面の所定部位が露出されるように、前記ゲート絶縁膜105aをパターニングして、該露出されたソース及びドレイン領域117の上面に導電性物質の第1コンタクト119を形成する。
【００３７】
次いで、図7(b)に示したように、第2ゲート114bのキャッピング絶縁膜113bをパターニングして所定領域のシリサイド膜109bを露出させる。この場合、前記シリサイド膜109bの露出領域は、多面状になっているため、その後、前記露出された多面状のシリサイド膜109b上に導電性物質の第2コンタクト121を形成すると、該第2コンタクト121はシリサイド膜109bと多面で接触されて、本発明に係るＭＯＳ電界効果トランジスタの製造工程が終了される。
【００３８】
図８は、このように製造された本発明に係るＭＯＳ電界効果トランジスタを用いたメモリセルを示した縦断面図である。このメモリセルは、図示されたように、p型の半導体基板200の上面の食刻されていない第1面と、該第1面と平行して所定部位が食刻された第2面と、それら第1面及び第2面を連結する第3面とを有する多面状の半導体基板に形成されている。
【００３９】
且つ、前記多面状の半導体基板200の所定領域にはゲート絶縁膜205、多結晶シリコン膜207、シリサイド膜209及びキャッピング絶縁膜211が順次積層されて複数のゲート212が形成され、それらゲート212は、前記半導体基板200の多面に接触され、それらゲート212の側面には窒化膜のサイドウォールスペーサ213がそれぞれ形成され、それらゲート212間の第1面に該当する半導体基板200の上部には、第1ソース及びドレイン領域215aが形成され、第2面に該当する半導体基板200の上部には、第2ソース及びドレイン領域215bがそれぞれ形成されている。これにより、前述のＭＯＳ電界効果トランジスタが構成される。
【００４０】
このとき、前記第1面に該当する半導体基板200の上部に、第2ソース及びドレイン領域215bを形成させ、前記第2面に該当する半導体基板200の上部に第1ソース及びドレイン領域215aを形成させても良い。そして、上記ＭＯＳ電界効果トランジスタの前記第2ソース及びドレイン領域215bの上面にはストレージノードコンタクトプラグ（storage  node  contact  plug）217aが形成され、前記第1ソース及びドレイン領域215aの上面にはビットラインプラグ（bit  line  plug）217bが形成される。
【００４１】
更に、層間絶縁膜219をパターニングして露出される前記ストレージノードコンタクトプラグ217aの上面にストレージノードコンタクト（storage  node  contact）221が形成され、多結晶シリコン膜223及びシリサイド膜225を積層して形成されるビットライン226は、前記層間絶縁膜219をパターニングして形成されたホール（hole）を通って前記ビットラインプラグ217bに連結される。
【００４２】
なお、このような本発明に係るＭＯＳ電界効果トランジスタは、ＮＭＯＳ電界効果トランジスタは勿論、ＰＭＯＳ又はＣＭＯＳ電界効果トランジスタにも適用することができる。
【００４３】
【発明の効果】
以上説明したように、本発明のＭＯＳ電界効果トランジスタによれば、ソースとドレインが相異なる高さの段差を有し、半導体基板のトレンチの側壁にもチャンネルが形成されて、突き抜け現象を抑制しているため、ゲートと半導体基板間の接触面積を増大させて、ゲートと半導体基板間のコンタクト抵抗を低減させ、ゲートの長さを縮小し得るという効果がある。また、ゲートとコンタクト間のコンタクト抵抗を低減し、熱キャリアの発生を防止し得るものである。さらに、第2コンタクトとゲート電極との接触面積が増大されて、ゲートとコンタクト間のコンタクト抵抗を低減し得るものである。
【００４４】
また、本発明のＭＯＳ電界効果トランジスタの製造方法によれば、前記ＭＯＳ電界効果トランジスタを効率良く製造することができる。
【００４５】
さらに、本発明のメモリセルによれば、ソースとドレインが相異なる高さの段差を有し、半導体基板のトレンチの側壁にもチャンネルが形成されて、突き抜け現象を抑制しているため、ゲートと半導体基板間の接触面積を増大させて、ゲートと半導体基板間のコンタクト抵抗を低減させ、ゲートの長さを縮小できるＭＯＳ電界効果トランジスタを用いてメモリセルを構成することができる。
【図面の簡単な説明】
【図１】  本発明に係るＭＯＳ電界効果トランジスタの構成を示した平面図である。
【図２】  図１のG-G′線縦断面図(a)、及びD-D′線縦断面図(b)である。
【図３】  本発明に係るＭＯＳ電界効果トランジスタの製造方法を示した工程縦断面図である。
【図４】  同じく上記ＭＯＳ電界効果トランジスタの製造方法を示した工程縦断面図である。
【図５】  同じく上記ＭＯＳ電界効果トランジスタの製造方法を示した工程縦断面図である。
【図６】  同じく上記ＭＯＳ電界効果トランジスタの製造方法を示した工程縦断面図である。
【図７】  同じく上記ＭＯＳ電界効果トランジスタの製造方法を示した工程縦断面図である。
【図８】  本発明のＭＯＳ電界効果トランジスタを用いたメモリセルを示した縦断面図である。
【図９】  従来のＭＯＳ電界効果トランジスタの構成を示した平面図である。
【図１０】  図９のF-F′線縦断面図(a)、及びC-C′線縦断面図(b)である。
【図１１】  従来のＭＯＳ電界効果トランジスタの製造方法を示した工程縦断面図である。
【図１２】  従来のＭＯＳ電界効果トランジスタの製造方法を示した工程縦断面図である。
【符号の説明】
100,200：半導体基板
102：トレンチ
103：フィールド絶縁膜
105a,105b,205：ゲート絶縁膜
107a,107b,207：多結晶シリコン膜
109a,109b,209：シリサイド膜
113a,113b,211：キャッピング絶縁膜
114a,212：第1ゲート
114b：第2ゲート
115a,115b,213：サイドウォールスペーサ
117,215a,215b：ソース及びドレイン領域
117a：N+領域
117b：N-領域
119：第1コンタクト
121：第2コンタクト
125：バッファ酸化膜
217a：ストレージノードコンタクトプラグ
217b：ビットラインプラグ
219：層間絶縁膜
221：ストレージノードコンタクト
226：ビットライン
A′：第１活性領域
A″：第２活性領域
B′：隔離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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