(57)【特許請求の範囲】
【請求項１】
中央処理装置（ＣＰＵ）と、
第１のデータバスに結合されたグラフィックコントローラと、
前記第１のデータバスに結合されたシステムメモリとを含み、前記ＣＰＵによってアクセスされたデータおよび前記グラフィックコントローラによってアクセスされたデータは両者とも前記システムメモリにストアされ、さらに、
前記第１のデータバスと前記第２のデータバスと前記ＣＰＵとに結合されたデータステアリング論理を含み、前記データステアリング論理は前記ＣＰＵを前記第１のデータバスおよび前記第２のデータバスから選択されたデータバスに選択的に結合するように構成され、前記データステアリング論理は前記ＣＰＵと前記第２のデータバスに接続された装置との間のデータ転送と前記グラフィックコントローラと前記システムメモリとの間のデータ転送とに同時に対処し、前記第２のデータバスは拡張データバスを含み、前記装置は拡張バス装置を含み、さらに、
前記グラフィックコントローラおよび前記ＣＰＵに結合されたメモリアービトレーション論理を含み、前記メモリアービトレーション論理は前記システムメモリに対するアクセスを調停するように構成される、コンピュータシステム。
【請求項２】
前記メモリアービトレーション論理および前記第２のデータバスに動作可能に結合された直接メモリアクセス（ＤＭＡ）コントローラをさらに含み、前記メモリアービトレーション論理および前記データステアリング論理は、前記第２のデータバスで前記装置にアクセスする前記ＤＭＡコントローラと、前記システムメモリにアクセスする前記グラフィックコントローラとに同時に対処するように構成される、請求項１に記載のコンピュータシステム。
【請求項３】
前記ＣＰＵおよび前記ＤＭＡコントローラに結合されたシステムアービトレーション論理をさらに含み、前記システムアービトレーション論理が、前記メモリアービトレーション論理に対して前記ＣＰＵと前記ＤＭＡコントローラとの間のアービトレーションの勝者を示し、前記メモリアービトレーション論理が前記システムメモリへのアクセスについて前記勝者と前記グラフィックコントローラとの間を調停する、請求項２に記載のコンピュータシステム。
【請求項４】
前記システムアービトレーション論理が前記ＣＰＵをデフォルト勝者として前記ＣＰＵと前記ＤＭＡコントローラとの間を調停するように構成される、請求項３に記載のコンピュータシステム。
【請求項５】
前記メモリアービトレーション論理は、前記グラフィックコントローラが前記勝者に対してアービトレーション優先権を有するように構成される、請求項３に記載のコンピュータシステム。
【請求項６】
前記ＣＰＵが、キャッシュメモリを含み、キャッシュメモリが、前記ＣＰＵと前記キャッシュメモリとの間のデータ転送と、前記グラフィックコントローラと前記システムメモリとの間のデータ転送とに同時に対処するように構成される、請求項３に記載のコンピュータシステム。
【請求項７】
前記システムアービトレーション論理が、ＤＭＡコントローラの前記システムメモリへのアクセスの間、前記キャッシュメモリのスヌープに対処するように構成される、請求項６に記載のコンピュータシステム。
【請求項８】
前記ＣＰＵが、キャッシュメモリを含み、キャッシュメモリが、前記ＣＰＵと前記キャッシュメモリとの間のデータ転送と、前記グラフィックコントローラと前記システムメモリとの間のデータ転送とに同時に対処するように構成される、請求項１に記載のコンピュータシステム。
【請求項９】
前記グラフィックコントローラがＦＩＦＯメモリを含み、ＦＩＦＯメモリが、前記グラフィックコントローラと前記ＦＩＦＯメモリとのデータ転送と、前記ＣＰＵと前記システムメモリとの間のデータ転送とに同時に対処するように構成される、請求項１に記載のコンピュータシステム。
【請求項１０】
前記第１のデータバスが前記第２のデータバスより高いデータ転送帯域に対処する、請求項１に記載のコンピュータシステム。
【請求項１１】
中央処理装置（ＣＰＵ）と、
第１のデータバスに結合されたグラフィックコントローラとを含み、前記第１のデータバスは集積回路外部のシステムメモリに結合するように構成され、前記ＣＰＵがアクセスしたデータおよび前記グラフィックコントローラがアクセスしたデータは両者とも前記システムメモリにストアされ、さらに、
前記第１のデータバスと前記第２のデータバスと前記ＣＰＵとに結合されたデータステアリング論理を含み、前記データステアリング論理は前記第１のデータバスおよび前記第２のデータバスから選択されたデータバスに前記ＣＰＵを選択的に結合するように構成され、前記データステアリング論理は、前記ＣＰＵと前記第２のデータバスに結合された外部装置との間のデータ転送と、前記グラフィックコントローラと前記システムメモリとの間のデータ転送とに同時に対処し、前記第２のデータバスは拡張データバスを含み、前記装置は拡張バス装置を含み、さらに、
前記グラフィックコントローラおよび前記ＣＰＵに結合されたメモリアービトレーション論理を含み、前記メモリアービトレーション論理は前記システムメモリへのアクセスを調停するように構成される、集積回路装置。
【請求項１２】
前記メモリアービトレーション論理および前記第２のデータバスに動作可能に結合された直接メモリアクセス（ＤＭＡ）コントローラをさらに含み、前記メモリアービトレーション論理および前記データステアリング論理は、前記第２のデータバスで前記外部装置にアクセスする前記ＤＭＡコントローラと、前記システムメモリにアクセスする前記グラフィックコントローラとに同時に対処するように構成される、請求項１１に記載の集積回路装置。
【請求項１３】
前記ＣＰＵおよび前記ＤＭＡコントローラに結合されたシステムアービトレーション論理をさらに含み、前記システムアービトレーション論理が前記メモリアービトレーション論理に対して前記ＣＰＵと前記ＤＭＡコントローラとの間でのアービトレーションの勝者を示し、前記メモリアービトレーション論理が前記システムメモリへのアクセスに関して前記勝者と前記グラフィックコントローラとの間で調停する、請求項１２に記載の集積回路装置。
【請求項１４】
前記システムアービトレーション論理が、前記ＣＰＵをデフォルト勝者として前記ＣＰＵと前記ＤＭＡコントローラとの間を調停するように構成される、請求項１３に記載の集積回路装置。
【請求項１５】
前記メモリアービトレーション論理が、前記グラフィックコントローラが前記勝者に対してアービトレーション優先権を有するように構成される、請求項１３に記載の集積回路装置。
【請求項１６】
ＣＰＵがキャッシュメモリを含み、キャッシュメモリは、前記ＣＰＵと前記キャッシュメモリとの間のデータ転送と、前記グラフィックコントローラと前記システムメモリとの間のデータ転送とに同時に対処するように構成される、請求項１１に記載の集積回路装置。
【請求項１７】
前記グラフィックコントローラがＦＩＦＯメモリを含み、ＦＩＦＯメモリは、前記グラフィックコントローラと前記ＦＩＦＯメモリとの間のデータ転送と、前記ＣＰＵと前記システムメモリとの間のデータ転送とに同時に対処するように構成される、請求項１１に記載の集積回路装置。
【請求項１８】
前記データステアリング論理に結合された複数の内部レジスタをさらに含み、前記データステアリング論理は、前記ＣＰＵと前記複数の内部レジスタとの間のデータ転送と、前記グラフィックコントローラと前記システムメモリとの間のデータ転送とに同時に対処するようにさらに構成される、請求項１１に記載の集積回路装置。
【請求項１９】
前記データステアリング論理に結合された複数の内部レジスタをさらに含み、前記データステアリング論理が、前記ＣＰＵと前記複数の内部レジスタとの間のデータ転送と、前記グラフィックコントローラと前記システムメモリとの間のデータ転送とに同時に対処するようにさらに構成される、請求項１３に記載の集積回路装置。
【請求項２０】
ＩＳＡバスおよびＰＣＭＣＩＡバスをサポートする制御信号を与えるように構成されたバスコントローラ論理をさらに含み、前記第２のデータバスが前記ＩＳＡバスおよび前記ＰＣＭＣＩＡバスにデータ信号を与える、請求項１３に記載の集積回路装置。
【請求項２１】
第１のデータバスと第２のデータバスとＣＰＵとに結合するように適合されたデータステアリング論理を含み、前記データステアリング論理は、第１のモードで、前記第１のデータバスおよび前記第２のデータバスから選択されたデータバスに前記ＣＰＵを選択的に結合するよう構成され、前記データステアリング論理は、前記ＣＰＵと前記第２のデータバスに接続された第２の装置との間のデータ転送と、グラフィックコントローラとシステムメモリとの間のデータ転送とに同時に対処し、前記グラフィックコントローラおよび前記システムメモリは前記第１のデータバスに接続され、前記第1のモードで前記第２のデータバスは拡張データバスを含み、前記装置は拡張バス装置を含み、さらに、
前記第１のモードで前記グラフィックコントローラおよび前記ＣＰＵに結合するよう適合されているメモリアービトレーション論理を含み、前記メモリアービトレーション論理は前記システムメモリへのアクセスを調停するように構成される、集積回路。
【請求項２２】
前記メモリアービトレーション論理および前記第２のデータバスに結合された直接メモリアクセス（ＤＭＡ）コントローラをさらに含み、前記メモリアービトレーション論理およびデータステアリング論理は、前記第１のモードで、前記第２の装置にアクセスする前記ＤＭＡコントローラと、前記システムメモリにアクセスする前記グラフィックコントローラとに同時に対処するように構成される、請求項２１に記載の集積回路。
【請求項２３】
前記データステアリング論理が、第２のモードで、前記ＣＰＵを前記第１のデータバスおよび前記第２のデータバスに結合するように構成され、前記データステアリング論理が前記ＣＰＵと前記システムメモリとの間のデータ転送に対処し、前記システムメモリが前記第１のデータバスおよび前記第２のデータバスに接続される、請求項２１に記載の集積回路。
【請求項２４】
前記メモリアービトレーション論理に結合された直接メモリアクセス（ＤＭＡ）コントローラをさらに含み、前記メモリアービトレーション論理が前記第２のモードで、前記システムメモリへのアクセスについて前記ＣＰＵと前記ＤＭＡコントローラとの間で調停するように構成される、請求項２３に記載の集積回路。
【請求項２５】
前記データステアリング論理が前記ＣＰＵと前記システムメモリとの間での第１のデータ幅を有するデータ転送に対処し、前記データステアリング論理が前記ＣＰＵと前記システムメモリとの間での第２のデータ幅を有するデータ転送に対処し、前記第２のデータ幅が前記第１のデータ幅の２倍である、請求項２３に記載の集積回路。
【請求項２６】
コンピュータシステムにおけるバス同時実行性を改良するための方法であって、
中央処理装置（ＣＰＵ）を提供するステップと、
第１のデータバスに結合されたグラフィックコントローラを提供するステップと、
前記第１のデータバスに結合された一体化システムメモリを提供するステップと、
拡張データバスに結合された拡張バス装置を提供するステップと、
前記ＣＰＵと前記バス装置との間でデータをステアリングするステップとを含み、データ転送は、前記ＣＰＵと前記拡張バス装置との間で、前記グラフィックコントローラと前記一体化システムメモリとの間のデータ転送と同時に対処され、前記方法はさらに、
前記一体化システムメモリへのアクセスについて前記ＣＰＵと前記グラフィックコントローラとの間で調停するステップとを含む、方法。
【発明の詳細な説明】
発明の背景
１．発明の分野
この発明はコンピュータシステムに関し、より具体的には一体化システムメモリおよび改良されたバス同時実行性を有する統合コンピュータシステムに関する。
２．関連技術の説明
典型的なコンピュータシステムは、高速システムバスに結合された中央処理装置（「ＣＰＵ」）およびシステムメモリを含む。通常、高速システムバスを低速周辺バスへとブリッジするためにバスブリッジ装置が採用される。通常、モデム、ドライブコントローラ、およびネットワークインターフェイスなどの低速装置は低速バス上に位置づけられる。また、典型的なコンピュータシステムにおいては、グラフィックコントローラが高速バス上に位置づけられる。グラフィックコントローラは典型的には、メインシステムメモリとは別のそれ自身のメモリを含む。この別個のグラフィックメモリは画面画像データをストアしてモニタ上に表示するために用いられる。また、現代のコンピュータシステムに典型的に含まれるものに、ＤＭＡコントローラがある。ＤＭＡコントローラにより、高速バス上のシステムメモリと低速バス上の周辺バス装置との間で直接データを転送することが可能になる。
ここで図１Ａを参照して、典型的な従来技術のコンピュータシステム１００のブロック図が示される。コンピュータシステム１００はシステムメモリ１１２およびＣＰＵ１１４を含み、これらは両者とも高速システムバス１１０に結合される。グラフィックコントローラ１３２もまた、高速システムバス１１０に結合される。バスブリッジ１２０は高速システムバス１１０を低速周辺バス１３０に結合する。バス装置１３４などの１つ以上のバス装置が低速周辺バス１３０に結合され得る。バス装置１３４は、モデム装置など、コンピュータシステム内に通常見られるバス装置のいかなるタイプであってもよい。グラフィックコントローラ１３２はグラフィックメモリ１３３に接続される。また、コンピュータシステム１００にはＤＭＡコントローラ１２２も含まれ、これはバス装置１３４とシステムメモリ１１２との間のデータ転送を容易にする。
システムメモリ１１２は典型的には、高速ページモードまたは拡張データ出力（ＥＤＯ）モードで動作するＤＲＡＭメモリを含む。システムメモリ１１２はＣＰＵ１１４によって演算されたデータをストアする。ＣＰＵ１１４はシステムメモリ１１２へ、およびシステムメモリ１１２から、高速システムバス１１０を介してデータ転送を行う。ＣＰＵ１１４はまた、バス装置１３４へ、およびバス装置１３４から、バスブリッジ１２０を介してデータ転送を行うこともできる。さらに、ＤＭＡコントローラ１２２により、バス装置１３４とシステムメモリ１１２との間で直接データを転送することが可能になる。
グラフィックコントローラ１３２は、システムメモリ１１２とは別個のメモリであるグラフィックメモリ１３３に含まれるデータを演算する。グラフィックメモリ１３３は典型的には高速ＤＲＡＭまたはＶＲＡＭメモリである。グラフィックメモリ１３３は、外部モニタに表示される画面画像に対応するデータを含む。ＣＰＵ１１４もまた、グラフィックメモリ１３３にアクセスし得る。しかしながら、グラフィックコントローラ１３２はグラフィックメモリ１３３にのみアクセスし、システムメモリ１１２にはアクセスしない。グラフィックコントローラ１３２は、グラフィックメモリ１３３にストアされた画面画像データを読出し、かつその画面画像データを外部モニタ上の画面画像表示を作成するアナログモニタ信号へと変換することによって、画面画像を表示する。
小さな携帯型、低電力、および低価格のコンピュータ装置内におけるコンピュータシステムのアプリケーションが、ますます一般的になっている。したがって、少量のスペースで実現できる、低価格、低電力のコンピュータシステムを有することが望ましい。低価格、低電力、および小さなサイズのコンピュータシステムを得る方法の１つは、できるだけ多くのコンピュータシステムの機能を単一の集積回路装置上に集積させることである。近年、集積回路の特徴（feature）サイズが技術的に改良されたことにより、コンピュータシステム１００に示す機能の多くを単一モノシリック基板の上に集積することが可能になった。たとえば、ＣＰＵ１１４、バスブリッジ１２０、ＤＭＡコントローラ１２２、およびグラフィックコントローラ１３２は、図１Ａの点線で囲んだ部分１４０で示すように、すべて単一装置上に集積され得る。
しかしながら、そのような大規模な集積は重大な問題を提示する。低価格および省スペースという目的を達成するには、上記の構成要素をできるだけ小さい集積回路パッケージ内に集積することが望ましい。しかしながら、必要な外部接続またはピンの数によっては、上記の構成要素を集積するために非常に大きくかつ高価なパッケージを利用することをしばしば余儀なくされる。たとえば、点線１４０で囲まれた構成要素を集積するＩＣ装置は、グラフィックメモリ１３３と、高速システムバス１１０およびシステムメモリ１１２と、また低速バス１３０とに対して、別々のインターフェイスを必要とする。これらの外部構成要素のすべてに対してインターフェイスを提供すると、点線１４０で示された集積回路装置のピンの数が非常に増えるであろう。さらに、システムメモリとグラフィックメモリとに対しては別々のメモリコントローラが必要になり、ＩＣ装置のゲートの数（大きさ）を増大させる。したがって、集積回路装置の大きさおよびピンの数を減じるためには、サポートすべき外部データインターフェイスの数を減じることが望ましいであろう。この問題に対する解決策の１つは、メインシステムメモリとグラフィックメモリとの両方に対して一体化メモリを採用することである。
次に図１Ｂを参照して、システムメモリとグラフィックメモリとの両方に対して一体化メモリを用いる従来技術のコンピュータシステム１５０のブロック図が表わされる。コンピュータシステム１５０はＣＰＵ１１４および一体化メモリ１１６を含み、これらは両者とも高速システムバス１１０に結合される。バスブリッジ１２０は、高速システムバス１１０を低速周辺バス１３０へ結合する。バス装置１３４は低速周辺バス１３０に結合される。図１Ａのコンピュータシステム１００とは対照的に、図１Ｂのコンピュータシステム１５０のグラフィックコントローラ１１８は、高速システムバス１１０に結合される。したがって、コンピュータシステム１５０では、ＣＰＵ１１４およびグラフィックコントローラ１１８の両者とも一体化メモリ１１６内のデータにアクセスする。言い換えれば、ＣＰＵデータおよび画面画像データの両方が一体化メモリ１１６にストアされる。
コンピュータシステム１５０のアーキテクチャにより、図１Ａに点線１４０で表わした集積装置より少ない外部インターフェイスしか必要とせずに、コンピュータシステム構成要素の多くを単一集積装置内に集積することが可能になる。図１Ｂに点線１６０で示すように、低速バス１３０と高速システムバス１１０（システムメモリ１１６）とに対するものしか外部データインターフェイスを必要とせずに、ＣＰＵ１１４、グラフィックコントローラ１１８、バスブリッジ１２０、およびＤＭＡコントローラ１２２をすべて単一装置内に集積できる。一体化メモリアーキテクチャを用いることにより、グラフィックメモリ１３３に対して別個の外部インターフェイスは必要なくなり、よって集積回路パッケージ上の膨大な数のピンを節約できる。さらに、ＣＰＵとグラフィックメモリとが別々であれば２つのメモリコントローラが必要となるのに対して、一体化システムメモリ１１６にインターフェイスするには単一のメモリコントローラしか必要としない。したがって、コンピュータシステム１５０の一体化メモリアーキテクチャをサポートするＩＣ装置には、より少数のゲートおよびピンしか必要とされない。よって、この装置は、より小さく安価なパッケージを用いることができる。
しかしながら、コンピュータシステム１５０のアーキテクチャに関しては重大な欠点がある。ＣＰＵ１１４、グラフィックコントローラ１１８、およびＤＭＡコントローラ１２２はすべて、一体化メモリ１１６にアクセスするために高速システムバス１１０を共有しなければならない。したがって、これらの装置のうち一度に１つしか一体化メモリ１１６にアクセスできない。たとえば、ＣＰＵが現在、一体化メモリ１１６からバースト読出動作を行なっている場合、グラフィックコントローラ１１８は、ＣＰＵのアクセスが完了するまで待機して初めて一体化メモリ１１６にアクセスし得る。このアーキテクチャは深刻な性能のボトルネックを引き起こしかねない。たとえば、グラフィックコントローラ１１８がスクリーンリフレッシュ動作を行なっているとき、それはリフレッシュ動作中ずっと一体化メモリ１１６に連続してアクセスしていなければならない。そうでなければ、ユーザに対して外部モニタに目に見えるグリッチが現われるであろう。したがって、スクリーンリフレッシュ動作中は、ＣＰＵおよびＤＭＡコントローラは一体化メモリ１１６へのアクセスを完全に否定され、よって全体のシステム性能を激しく害することになる。同様に、ＤＭＡコントローラが高速システムバス１１０を介して一体化メモリ１１６へ長いＤＭＡブロック転送を行なっている場合、グラフィックコントローラ１１８は、新しいスクリーンリフレッシュ動作を行なうことができるまで長時間待たなければならないかもしれない。この時間が長すぎれば、ユーザに対してモニタ上に認識できるほどのグリッチが現われるであろう。
したがって、ＣＰＵ、ＤＭＡコントローラ、バスブリッジ、およびグラフィックコントローラを単一の低価格かつ小さいサイズの装置内に集積できるようにするコンピュータシステムアーキテクチャを有することが望ましい。さらに、そのような集積装置が全体のシステム性能を犠牲にすることなくできる限り少ない外部インターフェイス接続を有することが所望される。また、そのような装置がウィンドウズ▲Ｒ▼およびＧＥＯＳなどの高度なオペレーティングシステムをサポートすることが望ましい。
発明の概要
上述した問題は、この発明に従ったコンピュータシステムによって大部分が解決される。一実施例では、中央処理装置（ＣＰＵ）、グラフィックコントローラ、システムメモリ、データステアリング論理、およびメモリアービトレーション論理を含む、コンピュータシステムが提供される。グラフィックコントローラおよびシステムメモリは両者とも高速データバスに結合される。ＣＰＵによってアクセスされたデータおよびグラフィックコントローラによってアクセスされたデータは両者ともシステムメモリにストアされる。データステアリング論理は高速データバスと、低速データバスと、ＣＰＵとに結合される。データステアリング論理はＣＰＵを高速データバスまたは低速データバスのいずれかに選択的に結合するように構成される。したがって、データステアリング論理はＣＰＵと第２のデータバスに接続された装置との間のデータ転送と、グラフィックコントローラとシステムメモリとの間のデータ転送とに同時に対処することができる。メモリアービトレーション論理はグラフィックコントローラとＣＰＵとに結合される。このアービトレーション論理はシステムメモリへのアクセスを調停し、それによって高速データバス上のバス競合を防ぐように構成される。
この発明の別の実施例では、直接メモリアクセス（ＤＭＡ）コントローラが上述のコンピュータシステムに含まれる。このＤＭＡコントローラはメモリアービトレーション論理に結合される。この実施例では、メモリアービトレーション論理およびデータステアリング論理は、低速バスで装置にアクセスするＤＭＡコントローラと、システムメモリにアクセスするグラフィックコントローラとに、同時に対処できるように構成される。この実施例はまた、ＣＰＵおよびＤＭＡコントローラに結合されたシステムアービトレーション論理も含み得る。このシステムアービトレーション論理は、システムメモリへのアクセスについてＣＰＵとＤＭＡコントローラとの間を調停する。このアービトレーションの勝者はメモリアービトレーション論理に示され、それがその後、システムメモリへの最終的なアクセスについて勝者とグラフィックコントローラとの間を調停する。システムアービトレーション論理は、ＣＰＵがデフォルトのアービトレーション勝者であるように構成され得る。したがって、システムアービトレーション論理は、ＤＭＡコントローラがシステムアービトレーションを促すバス要求表示をアサートしない限り、常にＣＰＵをアービトレーション勝者として表示する。また、メモリアービトレーション論理は、グラフィックコントローラがシステムアービトレーションの勝者に対してアービトレーション優先を有するように構成され得る。グリッチのない画面表示を維持するためにグラフィックコントローラが定期的にシステムメモリにアクセスできることを確実にするには、この優先方式が望ましい。
上述の実施例では、ＣＰＵはキャッシュメモリを含み得る。キャッシュメモリは、ＣＰＵと高速データバスとの間に位置づけられた小さな高速メモリである。このキャッシュメモリは、システムメモリにアクセスするグラフィックコントローラと同時に、ＣＰＵに対してデータを供給でき、そのことによって全体のシステム性能が向上する。ＣＰＵがアクセスしたデータがキャッシュメモリ内に位置づけられていない場合、ＣＰＵは上述のようにシステムメモリへのアクセスを調停しなければならない。
また、グラフィックコントローラはＦＩＦＯメモリを含み得る。ＣＰＵ内のキャッシュメモリと同様、グラフィックコントローラ内のＦＩＦＯメモリは、ＣＰＵまたはＤＭＡコントローラがシステムメモリにアクセスする間、グラフィックコントローラがＦＩＦＯメモリからのデータにアクセスすることを可能にすることにより、システム全体の同時実行性を向上させる。グラフィックコントローラが高速データバスのオーナである場合、その内部のＦＩＦＯメモリを満たすためにシステムメモリにアクセスすることができる。
この発明の別の実施例では、ＣＰＵ、グラフィックコントローラ、データステアリング論理、およびメモリアービトレーション論理を含む単一集積回路装置が提供される。グラフィックコントローラは高速データバスに結合される。この高速データバスはまた、集積回路装置外部のシステムメモリにも接続する。ＣＰＵによってアクセスされたデータおよびグラフィックコントローラによってアクセスされたデータは両者とも、この外部システムメモリにストアされる。データステアリング論理は、高速データバスと、外部低速データバスと、ＣＰＵとに結合される。データステアリング論理は、ＣＰＵを高速データバスまたは外部低速データバスのいずれかに選択的に結合するように構成される。したがって、データステアリング論理はＣＰＵと外部低速データバスに結合された外部バス装置との間のデータ転送と、グラフィックコントローラと外部システムメモリとの間のデータ転送とに同時に対処する。メモリアービトレーション論理は、上記の実施例について述べたとおり動作するように構成される。
また、この実施例は、集積回路装置内に直接メモリアクセス（ＤＭＡ）コントローラおよびシステムアービトレーション論理を含み得る。ＤＭＡコントローラおよびシステムアービトレーション論理は上記の実施例について述べたように動作し得る。さらに、この実施例の集積回路装置はまた、ＣＰＵ内にキャッシュメモリを、またグラフィックコントローラ内にＦＩＦＯメモリを、含み得る。さらに、集積回路装置はデータステアリング論理に結合された複数の内部レジスタを含み得る。これらの内部レジスタは、集積回路装置内にまた含まれる種々のＰＣ互換性コアを構成する役割を果たし得る。データステアリング論理はさらに、ＣＰＵと内部レジスタとの間のデータ転送と、グラフィックコントローラと外部システムメモリとの間のデータ転送とに同時に対処するように構成され得る。また、この実施例の集積回路装置は、制御信号を与えてＩＳＡバスおよびＰＣＭＣＩＡバスをサポートするように構成され、ここで低速外部データバスは、ＩＳＡおよび／またはＰＣＭＣＩＡバスに対してデータ信号を与える。
この発明により、バス同時実行性が向上したコンピュータシステムが達成される。さらに、この発明により、ＣＰＵ、ＤＭＡコントローラ、バスブリッジ、およびグラフィックコントローラを、低価格かつ小さいサイズの単一の集積回路装置内に集積することが可能になる。この集積回路装置はシステム全体の性能を犠牲にすることなく、１つのみのメモリインターフェイスを必要とするので、ウィンドウズ▲Ｒ▼またはＧＥＯＳなどの現代のオペレーティングシステムをサポートすることが可能である。
【図面の簡単な説明】
この発明のその他の目的および利点は、次の詳細な説明を読みかつ添付の図面を参照することにより明らかになるであろう。
図１Ａは従来技術のコンピュータシステムのブロック図である。
図１Ｂは一体化メモリアーキテクチャを採用する従来技術のコンピュータシステムのブロック図である。
図２はこの発明の一実施例に従ってデータステアリング論理およびアービトレーション論理を含むコンピュータシステムのブロック図である。
図３は図２のコンピュータシステムのデータ経路の詳細なブロック図である。
図４は図２のコンピュータシステムのアービトレーション論理の詳細なブロック図である。
図５は３２ビットの外部高速バスをサポートするような代替の構成を可能にするこの発明の一実施例を表わすブロック図である。
この発明はさまざまな修正および代替する形態が可能であるが、図面には例として具体的な実施例が示され、それらについてはこの後詳細に説明する。しかしながら、図面およびそれに対する詳細な説明はこの発明を開示された特定の形態に限定することを意図するわけではなく、逆に、この発明は添付の請求の範囲によって規定されるこの発明の精神および範囲内にあるすべての修正例、等価物および代替例を包含するものである。
発明の詳細な説明
ここで図２を参照して、この発明に従ったデータステアリング論理およびバスアービトレーション論理を組み入れるコンピュータシステムのブロック図が示される。コンピュータシステム２００は、中央処理装置（ＣＰＵ）２０２、ＤＭＡコントローラ２０６およびグラフィックコントローラ２１２を含んで示される。これら３つの装置は、１６ビットの高速データバス２２８を介して一体化システムメモリ２２２へのアクセスを共有する。システムアービタ２１０およびメモリアービタ２１８は、一体化システムメモリ２２２に対するアクセスを制御して高速データバス２２８における競合を防ぐように、ともに作動する。システムアービタ２１０およびメモリアービタ２１８を含むアービタシステムの動作については以下にさらに詳細に説明する。
コンピュータシステム２００はさらに、制御論理２１６およびデータステアリング論理２２０を含む。データステアリング論理２２０は３２ビットＣＰＵデータバスに結合され、また１６ビット高速データバス２２８に結合される。コンピュータシステム２００はさらに、低速バス２２４を含み、これは低速バス２２４に結合されるバス装置２２６のような１つ以上のバス装置を有し得る。低速バス２２４の１６ビットデータバスはデータステアリング論理２２０に結合される。データステアリング論理２２０にはまた、種々の制御ユニットと、図にはＰＣコア／レジスタ２０８と表わされるレジスタとに対しての、データ経路を提供する８ビットデータバスも結合される。
ＣＰＵ２０２は、８０４８６▲Ｒ▼マイクロプロセッサなどのＸ８６マイクロプロセッサ、または他のコンパティブルマイクロプロセッサの例示である。しかしながら、当然、この発明に従ったシステムは、ＲＩＳＣ型マイクロプロセッサなどの他の型のマイクロプロセッサを採用してもよい。
ＤＭＡコントローラ２０６は、たとえば、典型的にはＩＢＭコンパティブルＰＣに組み入れられるような２つの８２３７ＡコンパティブルコントローラなどのＰＣコンパティブルＤＭＡコントローラを例示する。しかしながら、当然、この発明にはいかなる型の直接メモリアクセスコントローラを用いてもよい。ＤＭＡコントローラ２０６は、低速バス２２４に接続された装置と一体化システムメモリ２２２との間で直接データを転送しやすくするように機能する。たとえば、ＤＭＡコントローラ２０６は高速データバス２２８の制御を獲得し、必要な制御信号を生成してＣＰＵ２０２の介入なしにバス装置２２６と一体化システムメモリ２２２との間でメモリ転送を行なう。したがって、ＤＭＡコントローラ２０６は、低速バス２２４に位置づけられた装置が、ＣＰＵ２０２が介入すると２つの動作が必要になるのに対して、１つの動作で直接メモリと通信できるようにし、よってシステム全体のより高度な性能を提供する。
グラフィックコントローラ２１２は、外部モニタ（図示せず）上でビジュアル画面画像を作成および処理してコンピュータシステム２００にユーザインターフェイスを提供するように、機能する。この画面画像はデータとして一体化システムメモリ２２２にストアされる。グラフィックコントローラ２１２は、画面画像を変更および／またはリフレッシュするために、一体化システムメモリ２２２内の画面データにアクセスする。スクリーンリフレッシュは、グラフィックコントローラ２１２が一体化システムメモリ２２２から画面画像データを読出し、そのデータをアナログ信号に変換し外部モニタに送信してビジュアル画面画像を作成すると、実行される。グラフィックコントローラ２１２は典型的なパーソナルコンピュータに見られるグラフィックコントローラと同様のものであってよく、とりわけＣＲＴ型外部モニタまたはＬＣＤ型ディスプレイを制御するように機能し得る。
一体化システムメモリ２２２は高速ページモードまたは拡張データ出力（ＥＤＯ）モードで動作するＤＲＡＭ型メモリを含み得る。当然、ＳＤＲＡＭなどの他の型のメモリをこの発明の範囲内で用いることもできる。一体化システムメモリ２２２は、高速データバス２２８によって、グラフィックコントローラ２１２およびデータステアリング論理２２０に結合される。一体化システムメモリ２２２はまた、制御論理２１６からアドレスおよび制御信号を受信する。ＣＰＵ２０２、グラフィックコントローラ２１２、およびバス装置２２６などのバス装置がアクセスしたデータはすべて一体化システムメモリ２２２内に位置づけられる。しかしながら、いくつかの実現例では、低速バス２２４に位置づけられたバス装置２２６などのバス装置に、他のメモリが位置づけられることもある。ＣＰＵとグラフィックコントローラとの両方が同じ物理メモリを共有する、この型のメモリアーキテクチャは、しばしば共有メモリアーキテクチャと称される。
低速バス２２４は、業界標準アーキテクチャ（ＩＳＡ）バスまたはＰＣＭＣＩＡ（ＰＣカード）バスなどの拡張型バスをサポートする。また、この発明のいくつかの実施例では、低速バス２２４がＩＳＡバスおよびＰＣＭＣＩＡバスの両方など、このようなバスの２つ以上をサポートすることもある。バス装置２２６で示されるように、低速バス２２４には１つ以上のバス装置が取付けられ得る。これらのバス装置は通常、ＣＰＵ２０２およびグラフィックコントローラ２１２が要求するほどシステムメモリ２２２に対して多くの帯域を要求しない機能を実行する。このようなバス装置は、ＳＣＳＩコントローラなどのディスクドライブコントローラ、ネットワークコントローラ、モデム、および他のＩ／Ｏ装置を含み得る。高速データバス２２８で指す「高速」および低速バス２２４で指す「低速」という用語は、比較のための用語として用いられるだけである。たとえば、この発明の一実施例では、高速バス２２８は３３ＭＨｚで動作し、一方低速バス２２４は８ＭＨｚで動作し得る。したがってこのような実施例では、データが転送され得る速度は高速データバス２２８上では低速バス２２４上よりおよそ４倍速いとされる。
ＰＣコア／レジスタ２０８は現代のコンピュータシステムに典型的に見られる種々の制御ユニットおよび機能ユニットを含む。たとえば、ＰＣコア／レジスタ２０８はプログラマブル割込みコントローラ、プログラマブルインターバルタイマ、リアルタイムクロック、ＵＡＲＴ、キーボードコントローラ、並列ポートコントローラ、および／または所望のパーソナルコンピュータコンパティビリティに要求される他のレジスタおよび機能を含み得る。ＰＣコア／レジスタ２０８内に位置づけられる機能ユニットは、ＣＰＵ２０２によるアクセスを可能にする８ビットデータバスを介してコンピュータシステムに接続される。ＰＣコア／レジスタにはまた、低速バス２２４に制御信号を与えるコントローラ機能が含まれる。たとえば、ＰＣコア／レジスタ２０８はＩＳＡコントローラおよび／またはＰＣＭＣＩＡコントローラを含み得る。さらに、ポータブルおよび低電力コンピュータアプリケーションについては、ＰＣコア／レジスタ２０８は電力管理ユニットを含み得る。ＰＣコア／レジスタ２０８に含まれるような上述の機能ユニットのすべてが、ＰＣ型コンピュータシステムに典型的に見られるような機能と、機能的に同様または同等であり得る。
次に図３を参照して、コンピュータシステム２００のデータ経路をより詳細に表わしたブロック図が示される。ＣＰＵ２０２は４つの８ビットデータバイトレーン３０２によってデータステアリング論理２２０に結合される。これらのバイトレーン３０２は３２ビットのＣＰＵデータバスを形成する。ＰＣコア／レジスタ２０８は８ビットデータバス３０４によってデータステアリング論理２２０に結合される。データステアリング論理２２０はまた高速データバス２２８にも結合され、このバス２２８は２つの８ビットバイトレーンを含み１６ビットのデータ経路を形成する。一体化システムメモリ２２２およびグラフィックコントローラ２１２もまた、高速データ経路２２８を構成するこれら２つのバイトレーンに接続される。２つの８ビットバイトレーン３０６は低速バス２２４のデータ部分を含む。これら２つの８ビットバイトレーン３０６は低速バス２２４の１６ビットのデータバス部分を形成する。このデータバス３０６はまた、データステアリング論理２２０にも結合される。
データステアリング論理２２０は図３の種々のシステム構成要素間にデータ接続を提供する。データステアリング論理２２０は必要なバイトギャザリングおよび／またはバイトレーンステアリングを行なうこともある。この発明のデータステアリング論理の重要な局面は、ＣＰＵおよびＤＭＡのデータ転送とグラフィックコントローラのデータ転送とを同時に実行できるようにする能力である。たとえば、グラフィックコントローラが一体化システムメモリ２２２にアクセスする間、ＣＰＵ２０２は低速バス２２４上のＲＯＭまたはＦＬＡＳＨ装置から実行することができる。データステアリング論理２２０はＣＰＵデータバス３０２を経路３１２で示すように低速データバス３０６に結合し得る。データステアリングは、データステアリング論理２２０の経路３１２で示すように、ＣＰＵ２０２と低速バス２２４に位置づけられたバス装置との間でデータ転送が生じ得るようにし、それと同時に、グラフィックコントローラ２１２と一体化メモリ２２２との間で高速データバス２２８を介してデータ転送が行なわれる。同様に、データステアリング経路３１４により、ＣＰＵ２０２と種々のＰＣコア／レジスタ２０８との間のデータ転送と、グラフィックコントローラ２１２と一体化システムメモリ２２２との間のデータ転送とが同時に行なえるようになる。
また、ＤＭＡ転送は、グラフィックコントローラ２１２と一体化システムメモリ２２２との間のデータ転送と部分的に同時に、一体化システムメモリ２２２と低速バス２２４に位置づけられた装置との間で経路３１６を介して起こり得る。したがって、当然、データステアリング論理２２０は、グラフィックコントローラ２１２が一体化システムメモリ２２２にアクセスしている時間中、システム構成要素間でデータ転送動作を継続できるようにするデータ接続を提供する。したがって、コンピュータシステム全体の性能が向上する。再度図２を参照して、データステアリング論理２２０は制御論理２１６で生成された制御信号によって制御される。データステアリング論理２２０の制御はシステムアービタ２１０およびメモリアービタ２１８を含むアービトレーションシステムの結果の機能である。このアービトレーションシステムについては以下にさらに説明する。
次に図４を参照して、コンピュータシステム２００のバスアービトレーションシステムの詳細図が表わされる。システムアービタ２１０はシステムメモリ２２２へのアクセスに関してＣＰＵ２０２とＤＭＡコントローラ２０６との間を調停する。システムアービタ２１０については、ＣＰＵ２０２はデフォルトバスオーナである。ＤＭＡコントローラ２０６はＨＲＱ信号をシステムアービタ２１０にアサートすることによりバスアクセスを要求する。ＤＭＡコントローラ２０６に対するバスアクセスを得るためには、システムアービタ２１０はＣＰＵ２０２に対してＨＯＬＤ信号をアサートする。ＣＰＵ２０２がその現在のトランザクションを終了すると、それはＨＬＤＡ信号をシステムアービタ２１０にアサートしてバスの制御を放棄することを示す。システムアービタ２１０はその後メモリアービタ２１８に対してバス要求をアサートする。
メモリアービタ２１８はシステムアービタ２１０からの勝者（ＤＭＡコントローラ２０６またはＣＰＵ２０２）とグラフィックコントローラ２１２との間を、高速データバス２２８上の一体化システムメモリ２２２へのアクセスについて調停する。したがって、装置は、両方のレベルのアービトレーションが完了し装置がバス認可表示を受取るまで、一体化システムメモリ２２２へのアクセスを得ることができない。
グラフィックコントローラ２１２は、グリッチのない画面表示を確実に維持するために、ＣＰＵ２０２またはＤＭＡコントローラ２０６からの要求に対して優先権を与えられている。グラフィックコントローラ２１２はシステムメモリ２２２へのアクセスを要求するためにメモリアービタ２１８に対してＶＲＥＱをアサートする。高速データバス２２８が現在アイドルであれば、メモリアービタ２１８は、グラフィックコントローラ２１２が高速データバス２２８に対する認可されたアクセスであるべきことを表示するために、ＶＧＮＴ信号をグラフィックコントローラ２２２にアサートし、その後ＳＥＬ＿ＧＲＡＰＨＩＣＳ信号を制御論理２１６にアサートするであろう。グラフィックコントローラ２１２がＶＲＥＱ信号をアサートしたときに高速データバス２２８がアイドルでなければ、メモリアービタ２１８は高速データバス２２８上の現在のトランザクションが完了するまで待機し、その後バスオーナシップを現在のバスオーナから取り除き、ＶＧＮＴ信号をアサートしてグラフィックコントローラ２１２にバスオーナシップを与える。
グラフィックコントローラ２１２が高速データバス２２８のオーナシップを有する間にバス要求がシステムアービタ２１０から（ＣＰＵ２０２またはＤＭＡコントローラ２０６から）メモリアービタ２１８によって受信されると、メモリアービタ２１８はグラフィックコントローラ２１２がＶＲＥＱ信号をデアサートするまで待機し、その後システムアービタ２１０からの装置要求に対してオーナシップを与えるであろう。この場合、メモリアービタ２１８は、外部モニタにグリッチのない画面画像が確実に維持されるようにグラフィックコントローラ２１２にその現在のスクリーンリフレッシュ動作を完了させるために、グラフィックコントローラ２１２からのＶＲＥＱのデアサーションを待つ。メモリアービタ２１８は制御論理２１６に対する制御信号４０２を生成していずれのバス装置が高速データバス２２８の制御を与えられるべきかを表示し、またデータステアリング論理２２０のための適切な構成を表示する。制御論理２１６はこの後、データステアリング論理２２０およびコンピュータシステム２００の必要な構成要素に対して適切な制御信号を発する。
再度図２を参照して、ＣＰＵ２０２、グラフィックコントローラ２１２、およびＤＭＡコントローラ２０６はすべて高速データバス２２８を介して一体化システムメモリ２２２にアクセスするために競争することがわかる。これらの装置のうち一度に１つしか高速データバス２２８を通って一体化システムメモリ２２２にアクセスできないので、グラフィックコントローラ２１２とシステムメモリ２２２との間で行なわれるデータ転送と同時に、ＣＰＵおよびＤＭＡコントローラが、低速バス２２４またはＰＣコア／レジスタ２０８上の装置でデータトランザクションを行なうことを可能にする、データステアリング論理２２０によって、性能が著しく向上する。しかしながら、多くのアプリケーションにおいて、ＣＰＵ２０２、ＤＭＡコントローラ２０６およびグラフィックコントローラ２１２はすべて一体化システムメモリ２２２に頻繁にアクセスする必要があるので、これらの装置のうち１つ以上が一体化システムメモリ２２２へのアクセスを待機することになるであろう。このようなボトルネックを軽減するために、この発明の好ましい実施例はＣＰＵ２０２内にキャッシュ２０４を含む。
キャッシュ２０４により、ＣＰＵ２０２は、グラフィックコントローラ２１２が高速データバス２２８のオーナーシップを有する間も動作を継続することが可能になる。キャッシュ２０４は、一体化システムメモリ２２２にストアされたデータの写しをストアする小さな高速メモリを有する。ＣＰＵ２０２は、所望のデータがキャッシュ２０４内に存在する限り、一体化システムメモリ２２２にアクセスしなくてもキャッシュ２０４にストアされたデータを読出すことができる。所望のデータがキャッシュ２０４内に存在しない場合は、ＣＰＵ２０２は上述のアービトレーション方式によって高速データバス２２８へのアクセスについて競争しなければならない。キャッシュ２０４は、トランザクション同時実行性の別のソースを提供することによりシステム全体の性能を向上させる。ＣＰＵ２０２は、グラフィックコントローラ２１２またはＤＭＡコントローラ２０６が一体化システムメモリ２２２内にストアされたデータにアクセスするのと同時に、キャッシュ２０４内にストアされたデータにアクセスすることができる。これは、ＣＰＵのキャッシュ２０４へのアクセスが高速データバス２２８に関わらないからである。キャッシュコヒーレンス問題を回避するために、グラフィックコントローラ２１２によってアクセスされた一体化システムメモリ２２２内のデータの範囲は、キャッシュ不可能としてまたはライトスルーでキャッシュ可能として構成され得る。
さらに、ＤＭＡコントローラ２０６が開始したＤＭＡ転送の間、アービトレーションおよび制御論理（システムアービタ２１０、メモリアービタ２１８および制御論理２１６）は、キャッシュ２０４にライトバックキャッシュを採用する実施例に関して、一体化システムメモリ２２２内にストアされたデータを標的とするＤＭＡサイクルの初期段階でキャッシュ２０４のスヌープに対処しなければならない。スヌープ動作中、ＤＭＡコントローラ２０６によってアドレスされたデータがライトバックキャッシュ２０４内に存在しており一体化システムメモリ２２２内では無効であるとＣＰＵ２０２が表示する場合、システムアービタ２１０はＤＭＡコントローラ２０６から引き返し、ライトバックキャッシュ２０４が一体化システムメモリ２２２内のメモリ場所を正しいデータで更新できるようにするであろう。その後、システムアービタ２１０は、ＤＭＡコントローラ２０６がＤＭＡ転送を進めることを可能にするであろう。
コンピュータシステム２００における同時実行性を向上させるのに用いられる別の装置は、グラフィックコントローラ２１２内に位置付けられたＦＩＦＯ２１４である（図２）。ＦＩＦＯ２１４は、グラフィックコントローラ２１２と一体化システムメモリ２２２との間でバッファとして作用する「先入れ先出し」メモリ装置である。通常の動作において、グラフィックコントローラ２１２は一体化システムメモリ２２２からアクセスされた画面画像データでＦＩＦＯ２１４を迅速に満たすことができる。ＦＩＦＯ２１４が一杯になると、グラフィックコントローラ２１２は高速データバス２２８を放棄することになるので、ＣＰＵ２０２またはＤＭＡコントローラ２０６が一体化システムメモリ２２２にアクセスできる。グラフィックコントローラ２１２が高速データバス２２８の制御を放棄している間、それはＦＩＦＯ２１４からのデータを演算する。ＦＩＦＯ２１４の大きさは性能を最大にするために最適化され得る。ＣＰＵ２０２およびＤＭＡコントローラ２０６が高速データバス２２８の使用を必要としないときは、グラフィックコントローラ２１２はデータ転送を実行してＦＩＦＯ２１４を満たすことができる。外部モニタ上の画面画像に対する所望のリフレッシュ速度と、ＣＰＵ２０２およびＤＭＡコントローラ２０６の帯域要求とに依存して、ＦＩＦＯ２１４を、画面リフレッシュを中断せずにバスレイテンシを最小化するような大きさにできる。一般に、グラフィックコントローラ２１２内のＦＩＦＯ２１４は、ＤＭＡコントローラ２０６またはＣＰＵ２０２が一体化システムメモリ２２２内のデータに同時にアクセスする間に、グラフィックコントローラ２１２がＦＩＦＯ２１４からのデータにアクセスできるようにすることにより、システム全体の同時実行性を向上させる。
この発明の好ましい実施例において、コンピュータシステム２００の機能ユニットの多くは、図２に示す点線２４０内に囲まれた機能ユニットで表わされる単一集積回路装置内に集積される。したがって、ＣＰＵ２０２、ＤＭＡコントローラ２０６、ＰＣコア／レジスタ２０８、システムアービタ２１０、グラフィックコントローラ２１２、制御ロジック２１６（メモリアービタ２１８を含む）、およびデータステアリング論理２２０は、単一集積回路装置内に集積され得る。点線２４０で表わされる集積回路装置は、低電力、低価格、および小さな領域での実現を必要とするコンピュータシステムに適している。
一体化システムメモリ２２２の使用と組合せたアービトレーション論理２１０、２１８およびデータステアリング論理２２０によって提供されたこの発明の改良されたバス同時実行性により、図２の点線２４０内に示す機能ユニットを、性能を犠牲にすることなく単一の低価格の装置内に集積することができる。メモリ２２２に対するデータインターフェイスは１つしか必要なく、よって制御論理２１６内に必要なメモリ制御ユニットも１つのみであるので、低価格の集積回路装置が得られる。したがって、外部ピンの総数および点線２４０で表わされる集積回路装置のゲートの大きさは、別個のグラフィックメモリを用いる従来のコンピュータアーキテクチャと比べて減じられる。さらに、この発明の改良されたバス同時実行性により、システム全体の性能を伝統的なコンピュータアーキテクチャのレベルのより近くに維持できる。したがって、この発明に従った集積回路装置２４０は、種々の現代のオペレーティングシステムを用いた高性能のアプリケーションに好適であり得る。
さらに図２を参照して、集積回路装置２４０は１６ビット高速データバス２２８および１６ビット低速データバス２２４に結合する。この発明の他の実施例では、集積回路装置２４０は、所望に応じて、データバス２２８およびバス２２４のデータ部分を３２ビットデータバスに組入れて、３２ビットメモリへのアクセスおよび／またはＶＬバスもしくは周辺構成要素相互接続（ＰＣＩ）バスなどの３２ビット周辺バスへのアクセスをサポートするようにも構成され得る。
図５は、データバス２２８とバス２２４のデータ部分とが組合されて３２ビットインターフェイスを提供する、集積回路装置２４０のある構成を表わす。このような３２ビットモードで動作するとき、集積回路装置２４０内のグラフィックコントローラ２１２はディスエーブルされる。これは、システムメモリ５０２へのすべてのアクセスに全３２ビットデータバスが要求されるので上述の同時実行動作はもはや行なわれないからである。この３２ビット構成において、２つのデータバス２２４および２２８は組合せられて３２ビットメモリ５０２に対して３２ビットアクセスを提供する。また、この組合せられたデータバス２２４および２２８は３２ビット周辺バス５０８をサポートし得る。周辺バス５０８は、ＶＬバスまたは周辺構成要素相互接続（ＰＣＩ）バスなどの標準バス仕様に従ってバス装置をサポートし得る。また、より低速のバス５０６もこの構成においてサポートされ得る。低速バス５０６はまた、業界標準アーキテクチャ（ＩＳＡ）バスまたはパーソナルコンピュータメモリカード国際協会（ＰＣＭＣＩＡ）バスなどの標準バス仕様もサポートし得る。ローディング要求のため、データバス２２４から低速バス５０６に対するバッファのためトランシーバ５０４が要求され得る。トランシーバ５０４はまた、バス競合を防ぐ特定の動作中に低速バス５０６を隔離するためにも必要とされ得る。
この開示の恩恵を受ける当業者には、この発明が改良されたバス同時実行性を有する低価格で小さな領域のコンピュータシステムを達成できると信じられていることが認識されるであろう。さらに、当然ながら、図示されかつ説明されたこの発明の形態は例示的な現在好ましい実施例として見なされる。請求の範囲に述べるこの発明の精神および範囲から離れることなく、種々の修正および変更がなされ得る。次の請求の範囲はこのような修正および変更をすべて包含すると解釈されることが意図される。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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