(57)【特許請求の範囲】
【請求項１】
サンプリングキャパシタ及びサンプルホールド増幅器を備え、スイッチトキャパシタを用いて入力信号をサンプルホールドするサンプルホールド回路において、
サンプリングクロック信号に基づいて上記サンプリングクロック信号と同一の周波数及び所定の勾配を有するように発生されたランプ較正信号を、上記サンプリングキャパシタの容量よりも小さい容量を有する較正用キャパシタを介して上記サンプルホールド増幅器に入力することにより、上記入力信号と上記ランプ較正信号を加算する加算回路を備えたことを特徴とするサンプルホールド回路。
【請求項２】
請求項１記載のサンプルホールド回路である、少なくとも２個の第１及び第２のサンプルホールド回路と、
上記各サンプルホールド回路からの出力信号をそれぞれＡ／Ｄ変換する少なくとも２個の第１及び第２のＡ／Ｄ変換手段と、
上記各Ａ／Ｄ変換手段からの出力信号を互いに異なる時間で出力することにより、上記入力信号からＡ／Ｄ変換されたＡ／Ｄ変換信号を出力するスイッチ手段とを備えたタイムインターリーブＡ／Ｄ変換装置であって、
上記各Ａ／Ｄ変換手段からの出力信号の差信号を演算する演算手段を備え、
上記ランプ較正信号は上記サンプルホールド回路によりサンプリングされたときに、上記各サンプルホールド回路間のクロックスキュー量に対応する直流値としてサンプリングされ、上記差信号は上記クロックスキュー量を表し、上記クロックスキュー量を測定できることを特徴とするＡ／Ｄ変換装置。
【請求項３】
上記第１のサンプルホールド回路を所定の第１のサンプリングクロック信号により動作させ、
上記第２のサンプルホールド回路を第２のサンプリングクロック信号により動作させ、
上記Ａ／Ｄ変換装置は、
上記差信号に基づいて上記第２のサンプリングクロック信号の位相を、上記クロックスキュー量が最小となるように調整する遅延手段を含む較正ループ回路をさらに備えたことを特徴とする請求項２記載のＡ／Ｄ変換装置。
【請求項４】
上記較正ループ回路は、
上記差信号を低域通過ろ波する低域通過フィルタと、
上記低域通過フィルタからの出力信号を増幅して上記遅延手段に出力する増幅手段とをさらに含むことを特徴とする請求項３記載のＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の低速パイプラインＡ／Ｄ変換器を並列化したタイムインターリーブＡ／Ｄ変換器において用いられるサンプルホールド回路及びそれを用いたタイムインターリーブＡ／Ｄ変換装置に関する。
【背景技術】
【０００２】
複数の低速パイプラインＡ／Ｄ変換器を並列化したタイムインターリーブＡ／Ｄ変換器は、高速サンプリングを実現できるアーキテクチャである。
【０００３】
図１は従来技術に係るタイムインターリーブＡ／Ｄ変換器の構成を示すブロック図であり、図２は図１のＡ／Ｄ変換器の動作を示すタイミングチャートである。また、図３は図１のＡ／Ｄ変換器においてクロックスキューがあるときの動作を示すタイミングチャートである。図１において、アナログ入力信号Ｖｉｎは複数Ｍ個のサンプルホールド回路１−１〜１−Ｍに入力された後、図２に示す互いに異なるタイミングのクロック信号ＣＫ１〜ＣＫＭに基づいてサンプリング及びホールド処理が実行され、各サンプルホールド回路１−１〜１−Ｍからの出力信号がそれぞれ対応するＡ／Ｄ変換器２−１〜２−ＭによりＡ／Ｄ変換され、スイッチ３に出力される。そして、上記クロック信号ＣＫ１〜ＣＫＭの論理和信号であるクロック信号ＣＫに基づいて、スイッチ３は、Ａ／Ｄ変換器２−１，２−２，…，２−Ｍの順序で各出力信号を選択するように順次切り替えられ、Ａ／Ｄ変換結果のディジタル出力信号Ｖｏｕｔがスイッチ３から出力される。
【０００４】
すなわち、図１のＭチャネル構成の場合、各チャネルのサンプルホールド回路１−１〜１−Ｍはそれぞれクロック信号ＣＫ１，ＣＫ２…，ＣＫＭに従って、間隔Ｔｓ毎でサンプリングを行う。各サンプルホールド回路１−１〜１−Ｍは、対応するクロック信号がハイレベルのときにアナログ入力信号Ｖｉｎをサンプリングし、ローレベルのときにサンプリングした信号を保持するホールドフェーズとなる。ここで、ＭチャネルのＡ／Ｄ変換器２−１〜２−Ｍを用いるときは、一つのチャネルにおけるサンプリング時間をＴｓとすると、ホールド時間は（Ｍ−１）Ｔｓとなる。アナログ入力信号Ｖｉｎを時間区間Ｔｓ／２でサンプリングし、残りの時間区間Ｔｓ／２でホールドする１チャネルのみＡ／Ｄ変換器に比べて、タイムインターリーブＡ／Ｄ変換器のアーキテクチャは、全体の変換速度を変えずに、サンプリングホールド時間をＭ倍に長くして、要求される１チャネル当りの変換速度大幅に緩和できるため、高速化を低消費電力で実現できるという特徴を有している。
【０００５】
【特許文献１】特開２００３−１５８４３２号公報。
【特許文献２】特開２００３−１５８４３４号公報。
【特許文献３】特開２００４−１３９２６８号公報。
【特許文献４】米国特許第７２２７４７９号の明細書。
【非特許文献１】Ken Poulton et al., “A 1-GHz 6-bit ADC System”, IEEE Journal of Solid-State Circuits, Vol.sc-22, No.6, pp.962-970, December 1987.
【非特許文献２】M. Gustavsson et al., “A Global Passive Sampling Technique for High-Speed Switched-capacitor Time-interleaved ADCs”, IEEE Transactions on Circuits and Systems-II: Analog and Digital Signal Processing, Vol.47, No.9, pp. 821-831, September 2000.
【非特許文献３】Huawen Jin et al., “A Digital-Background Calibration Technique for Minimizing Time-Error Effects in Time-Interleaved ADC’s”, IEEE Transactions on circuits and systems-II: Analog and Digital Signal Processing, Vol.47, No.7, pp.603-613, July 2000.
【非特許文献４】Jonas Elbornsson et al., “Blind Adaptive Equalization of Mismatch error in a time-interleaved A/D Converter System”, IEEE Transactions on circuits and systems-I: Regular papers, Vol.51, No.1, pp. 151-158, January 2004.
【非特許文献５】Steven Huang et al., “Blind Calibration of Timing Offset and Gain Mismatch for Four-Channel Time-interleaved ADCs”, IEEE Transactions on circuits and systems-I: Regular papers, Vol.54, No.4, pp.863-876, April 2004.
【非特許文献６】Zheng Liu et al., “Simultaneous Compensation of RC Mismatch and Clock Skew in Time-Interleaved S/H Circuits”, IEICE Transactions on Electronics, Vol.E89-C, No.6, pp.710-716, June 2006.
【非特許文献７】Zheng Liu et al., “Timing Error Calibration in Time-interleaved ADC by Clock Phase Adjustment”, Proceedings of IEEE Instrumentation and Measurement Technology Conference (IMTEC 2007), May 2007.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、実際にはチャネル間でのミスマッチにより図３の赤線で示すように理想的な場合と異なる位置でサンプリングするため、クロックスキューが発生し、タイムインターリーブＡ／Ｄ変換器の性能を著しく劣化させる要因となる。クロックスキューが、標準偏差δｓｋｅｗを有するガウス分布に従う場合、ＭチャネルＮビット分解能のタイムインターリーブＡ／Ｄ変換器の信号対雑音及び歪電力（以下、ＳＮＤＲ（Signal to Noise and Distortion Ratio）という。）は次式で表される。
【０００７】
【数１】
0004505027.tif 000002
【０００８】
ここで、ｆｉｎはアナログ入力信号Ｖｉｎの周波数である。図４は図１のＡ／Ｄ変換器においてタイミングエラー［ｐｓｅｃ］に対するＳＮＤＲ［ｄＢ］を示すグラフである。すなわち、図４は、チャネル数Ｍが無限で、入力周波数ｆｉｎが１０ＭＨｚと５０ＭＨｚの場合での、１０ビット、１２ビット、１４ビットの分解能のそれぞれのＳＮＤＲに対するスキューの影響をプロットしたものである。図４から分かるようにクロックスキューが大きいと、ＳＮＤＲはクロックスキューによる歪で制限されてしまうことがわかる。
【０００９】
クロックスキューを回避するための１つの方法は、非特許文献８において開示されたサンプルホールド増幅器を使用するものである。各チャネルにおけるサンプルホールド回路は、サンプルホールド増幅器からの出力信号をサンプリングするので、クロックスキューは存在せず、よってＲＣ不整合も発生しない。しかしながら、サンプルホールド増幅器はその最大レートで動作しなければならず、高速及び高分解能のＡ／Ｄ変換器に適用することが難しいという問題点があった。
【００１０】
また、クロックスキューを受動的にサンプリングする方法（例えば、非特許文献２参照。）もあるが、直列接続のサンプリングスイッチが追加され、かつトラッキング時間が短いという欠点がある。タイミング誤差は、タイムインターリーブＡ／Ｄ変換器のアーキテクチャを変更して回避するのではなく、較正によって最小限に抑えることができる。この場合の較正は、事実上、誤差の検出及び較正を含む。デバイスの動作中はクロックスキューのサンプリングが困難であるという事実に起因して、バックグラウンドの較正方法はいまだ研究が行われているところである。
【００１１】
さらに、クロックスキューは、較正信号を使用して（例えば、非特許文献３及び特許文献４参照。）、もしくは、いわゆるブラインド推定方法（例えば、非特許文献４及び５参照。）で測定することができる。クロックスキュー量を測定すると、サンプリングのクロック位相を調整するアナログ方法によって、もしくはタイムインターリーブＡ／Ｄ変換後のフィルタバンクを使用して正しいサンプルを再構成するディジタル処理方法によって較正を実行することができる。ＲＣ不整合の較正については、いまだ十分な研究が行われていない。さらに、非特許文献６には、サンプリングのクロック位相の調整によってクロックスキューと同時にＲＣ不整合も較正できることが示されている。
【００１２】
図５は上記非特許文献３において開示されたタイムインターリーブＡ／Ｄ変換器において用いられるサンプルホールド回路１の構成を示す回路図である。図５において、当該サンプルホールド回路１は、スイッチトキャパシタを用いた差動サンプルホールド増幅器１０を備えて構成される。ここで、Ｃｓはサンプリングキャパシタであり、スイッチ２１〜２６はタイミング信号φ１によりオン／オフされ、スイッチ２７〜３０はタイミング信号φ１の反転信号
【数２】
0004505027.tif 000003
（本明細書では、記載の簡単化のために、／φ１と記載する。）によりオン／オフされる。また、Ｔ１，Ｔ２は信号入力端子であり、Ｔ３，Ｔ４は信号出力端子であり、Ｔ５，Ｔ６は基準電圧入力端子である。図５のサンプルホールド回路１は、タイムインターリーブＡ／Ｄ変換器においてタイミングエラーのディジタル補正を行う方法を用いており、図５に示すように、コモンモード信号を較正信号に置き換えて入力信号に重畳させる。この方法の問題点としては、基準電圧の電圧源に接続される負荷は一般に大きいため実用的ではなく、また、タイムインターリーブでのＡ／Ｄ変換中は、基準電圧が変動するという問題点があった。
【００１３】
また、従来技術に係るブラインド推定方法は較正信号を必要としないが、そのアルゴリズムは一般に複雑であり、収束には大量のデータを必要とするという問題点があった。
【００１４】
本発明の目的は以上の問題点を解決し、基準電圧源を用いることなく、較正信号を入力することにより従来技術に比較してきわめて簡単にかつ安定してクロックスキュー量を測定することができるサンプルホールド回路及びそれを用いたＡ／Ｄ変換装置を提供することにある。
【課題を解決するための手段】
【００１５】
第１の発明に係るサンプルホールド回路は、サンプリングキャパシタ及びサンプルホールド増幅器を備え、スイッチトキャパシタを用いて入力信号をサンプルホールドするサンプルホールド回路において、
サンプリングクロック信号に基づいて上記サンプリングクロック信号と同一の周波数及び所定の勾配を有するように発生されたランプ較正信号を、上記サンプリングキャパシタの容量よりも小さい容量を有する較正用キャパシタを介して上記サンプルホールド増幅器に入力することにより、上記入力信号と上記ランプ較正信号を加算する加算回路を備えたことを特徴とする。
【００１６】
第２の発明に係るＡ／Ｄ変換装置は、
上記サンプルホールド回路である、少なくとも２個の第１及び第２のサンプルホールド回路と、
上記各サンプルホールド回路からの出力信号をそれぞれＡ／Ｄ変換する少なくとも２個の第１及び第２のＡ／Ｄ変換手段と、
上記各Ａ／Ｄ変換手段からの出力信号を互いに異なる時間で出力することにより、上記入力信号からＡ／Ｄ変換されたＡ／Ｄ変換信号を出力するスイッチ手段とを備えたタイムインターリーブＡ／Ｄ変換装置であって、
上記各Ａ／Ｄ変換手段からの出力信号の差信号を演算する演算手段を備え、
上記ランプ較正信号は上記サンプルホールド回路によりサンプリングされたときに、上記各サンプルホールド回路間のクロックスキュー量に対応する直流値としてサンプリングされ、上記差信号は上記クロックスキュー量を表し、上記クロックスキュー量を測定できることを特徴とする。
【００１７】
上記Ａ／Ｄ変換装置において、
上記第１のサンプルホールド回路を所定の第１のサンプリングクロック信号により動作させ、
上記第２のサンプルホールド回路を第２のサンプリングクロック信号により動作させ、
上記Ａ／Ｄ変換装置は、
上記差信号に基づいて上記第２のサンプリングクロック信号の位相を、上記クロックスキュー量が最小となるように調整する遅延手段を含む較正ループ回路をさらに備えたことを特徴とする。
【００１８】
また、上記Ａ／Ｄ変換装置において、
上記較正ループ回路は、
上記差信号を低域通過ろ波する低域通過フィルタと、
上記低域通過フィルタからの出力信号を増幅して上記遅延手段に出力する増幅手段とをさらに含むことを特徴とする。
【発明の効果】
【００１９】
本発明に係るサンプルホールド回路によれば、サンプリングクロック信号に基づいて上記サンプリングクロック信号と同一の周波数及び所定の勾配を有するように発生されたランプ較正信号を、上記サンプリングキャパシタの容量よりも小さい容量を有する較正用キャパシタを介して上記サンプルホールド増幅器に入力することにより、上記入力信号と上記ランプ較正信号を加算する加算回路を備え、さらに、上記各Ａ／Ｄ変換手段からの出力信号の差信号を演算する演算手段を備えることにより、上記ランプ較正信号は上記サンプルホールド回路によりサンプリングされたときに、上記各サンプルホールド回路間のクロックスキュー量に対応する直流値としてサンプリングされ、上記差信号は上記クロックスキュー量を表し、上記クロックスキュー量を測定できる。従って、基準電圧源を用いることなく、較正信号を入力することにより従来技術に比較してきわめて簡単にかつ安定してクロックスキュー量を測定することができるサンプルホールド回路及びそれを用いたＡ／Ｄ変換装置を提供できる。また、測定されたクロックスキューに基づいて、クロックスキューが最小となるようにクロック信号の位相を調整することができる。特に、上記クロックスキュー量を測定する回路を有するＡ／Ｄ変換装置は、小さな較正用キャパシタとサンプルホールド回路から分岐するスイッチで構成され、付加する較正用キャパシタは、わずかにチップ面積を増やすが、他の回路面積に大きな影響を与えない。従って、きわめて小さい面積でクロックスキューの測定回路を構成できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２１】
図６は本発明の一実施形態に係るＡ／Ｄ変換器においてスキューの有無時の動作を示すタイミングチャートである。また、図７は本実施形態に係るＡ／Ｄ変換器で用いるサンプルホールド回路１Ａの構成を示すブロック図であり、図８は図７のタイミング信号発生回路１１によって発生される各タイミング信号φ，φ１ｄ，／φ１を示すタイミングチャートである。
【００２２】
本発明に係る実施形態では、Ａ／Ｄ変換装置のサンプルホールド回路のための較正信号の新しい実際的な加算回路（図７、図１０及び図１１参照。）を提案しており、図６に示すように、正弦波較正信号に基づいて発生したランプ較正信号（本実施形態では、ランプ較正信号は、正弦波較正信号の低下時に所定の負の直線傾きを有する。）に基づいてクロックスキュー量（図６において、Ｖｃａｌ，ｍ（ｍ＝１，２，…，Ｍ）はクロックスキュー量に対応した検出電圧である。）を測定する。ここで、本実施形態に係るサンプルホールド回路は、この新しいクロックスキュー測定方法を用いてサンプリングのクロック位相を調整してクロックスキューを自己較正するループ回路を備えたことを特徴としている。
【００２３】
次いで、図７を参照して、本実施形態に係る新しい較正信号の加算回路を備えたサンプルホールド回路１Ａについて以下に説明する。ここで、サンプルホールド回路１Ａは、詳細後述するように、アナログ入力信号Ｖｉｎと、（Ｃｃａｌ／Ｃｓ）倍の較正信号Ｖｃａｌとを加算する加算回路を構成している。
【００２４】
図７において、サンプルホールド回路１Ａはスイッチトキャパシタを用いて構成され、全差動オペアンプであるサンプルホールド増幅器１０と、２個のサンプリングキャパシタＣｓと、２個の較正用キャパシタＣｃａｌと、クロック信号φ１，φ１ｄ，／φ１によりオン／オフ制御されるスイッチ２１〜２４，２６，３０〜３４と、タイミング信号発生回路１１とを備えて構成される。アナログ入力信号Ｖｉｎは入力端子Ｔ１，Ｔ２に入力され、そのアナログ入力信号Ｖｉｎのうち非反転信号Ｖｉｎ＋は入力端子Ｔ１に入力され、反転信号はＶｉｎ−は入力端子Ｔ２に入力される。入力端子Ｔ１は、クロック信号φ１ｄによりオン／オフ制御されるスイッチ２１及びサンプリングキャパシタＣｓを介してサンプルホールド増幅器１０の非反転入力端子に接続されるとともに、スイッチ２１及びクロック信号／φ１によりオン／オフ制御されるスイッチ３０を介してサンプルホールド増幅器１０の反転出力端子に接続される。また、入力端子Ｔ２は、クロック信号φ１ｄによりオン／オフ制御されるスイッチ２２及びサンプリングキャパシタＣｓを介してサンプルホールド増幅器１０の反転入力端子に接続されるとともに、スイッチ２２及びクロック信号／φ１によりオン／オフ制御されるスイッチ３０を介してサンプルホールド増幅器１０の非反転出力端子に接続される。
【００２５】
ランプ較正信号Ｖｃａｌは、サンプリングクロック信号ＣＬＫに基づいて詳細後述する図９のランプ較正信号発生回路９により発生された後、入力端子Ｔ７，Ｔ８に入力され、ランプ較正信号Ｖｃａｌのうちその非反転信号Ｖｃａｌ＋は入力端子Ｔ７に入力され、反転信号Ｖｃａｌ−は入力端子Ｔ８に入力される。入力端子Ｔ７は、クロック信号φ１ｄによりオン／オフ制御されるスイッチ３１及び較正用キャパシタＣｃａｌを介してサンプルホールド増幅器１０の非反転入力端子に接続されるとともに、スイッチ３１及びクロック信号／φ１によりオン／オフ制御されるスイッチ３３を介して接地される。なお、サンプルホールド増幅器１０の非反転入力端子は、クロック信号φ１によりオン／オフ制御されるスイッチ２３を介して接地される。また、入力端子Ｔ８は、クロック信号φ１ｄによりオン／オフ制御されるスイッチ３２及び較正用キャパシタＣｃａｌを介してサンプルホールド増幅器１０の反転入力端子に接続されるとともに、スイッチ３２及びクロック信号／φ１によりオン／オフ制御されるスイッチ３４を介して接地される。なお、サンプルホールド増幅器１０の反転入力端子は、クロック信号φ１によりオン／オフ制御されるスイッチ２４を介して接地される。
【００２６】
サンプルホールド増幅器１０の非反転出力端子は出力端子Ｔ３に接続されるとともに、クロック信号φ１によりオン／オフ制御されるスイッチ２６を介してサンプルホールド増幅器１０の反転出力端子に接続され、当該サンプルホールド増幅器１０の反転出力端子は出力端子Ｔ４に接続される。タイミング信号発生回路１１は、サンプリングクロック信号ＣＬＫに基づいて図８に示す３個のクロック信号φ１，φ１ｄ，／φ１を発生する。図８に示すように、時刻ｔ１においてクロック信号／φ１が立下がり、次いで、時刻ｔ２でクロック信号φ１ｄが立ち上がり、そして、時刻ｔ３でクロック信号φ１が立ち上がる。さらに、時刻ｔ４でクロック信号φ１が立下がり、次いで、時刻ｔ５でクロック信号φ１ｄが立ち下がり、そして、時刻ｔ６でクロック信号／φ１が立ち上がる。ここで、各スイッチ２１〜２４，２６，３０〜３４はハイアクティブスイッチであり、ハイレベルでオンとなり、ローレベルでオフとなる。
【００２７】
図９は図７のサンプルホールド回路１Ａにおいて用いられるランプ較正信号発生回路９の構成を示す回路図である。図９において、当該ランプ較正信号発生回路９は、電流源及び電流線形低下電源として動作する全差動増幅器を用いて構成され、サンプリングクロック信号ＣＬＫ＋，ＣＬＫ−に基づいて、例えば図１２（ａ）に示すように低下時に線形の傾きＳｏを有し、較正用キャパシタＣｃａｌを充電するためのランプ較正信号Ｖｃａｌ＋，Ｖｃａｌ−を発生する。
【００２８】
次いで、図７のサンプルホールド回路１Ａの動作について、図１０及び図１１を参照して以下に説明する。図１０は図７のサンプルホールド回路１Ａのサンプリングフェーズの動作を示す模式回路図であり、図１１は図７のサンプルホールド回路１Ａのホールディングフェーズの動作を示す模式回路図である。なお、図１０及び図１１では、説明の簡単化のために、図７のサンプルホールド回路１Ａの半分部分のみを示す。
【００２９】
図１０に示すように、サンプルホールド回路１Ａのサンプリング（トラッキング）フェーズの間、クロック信号φ１及びφ１ｄはハイレベルとなり、サンプルホールド回路１Ａによる加算回路は較正信号を追跡している。トラッキング（追跡）の終わりでは、まず、クロック信号φ１がローレベルになり、次いで、クロック信号φ１ｄがローレベルになる。サンプリングされる信号がアナログ入力信号Ｖｉｎ及び較正信号Ｖｃａｌであるものとすると、キャパシタＣｓ及びＣｃａｌの各トッププレート（図１０及び図１１において直線で示す電極をいう。）に充電される電荷はそれぞれＶｉｎ×Ｃｓ及びＶｃａｌ×Ｃｃａｌである。次いで、ホールドフェーズの間、クロック信号φ１及びφ１ｄはローレベルとなり、クロック信号／φ１はハイレベルとなる。キャパシタＣｓ及びＣｃａｌのボトムプレート（図１０及び図１１において曲線で示す電極をいう。）は、図１１に示すように、それぞれサンプルホールド増幅器１０の出力端子及びコモンモード電位（接地電位）に接続される。電荷保存則により、サンプルホールド増幅器１０の出力電圧は次式のように計算することができる。
【００３０】
【数３】
0004505027.tif 000004
【数４】
0004505027.tif 000005
【数５】
0004505027.tif 000006
【数６】
0004505027.tif 000007
【００３１】
ここで、Ｑ，Ｑ０はそれぞれトラッキングフェーズ及びホールドフェーズにおいて、Ｃｓ及びＣｃａｌのトッププレートに充電される合計電荷であり、Ｖｏはサンプルホールド増幅器１０の出力電圧であり、Ｖｉはサンプルホールド増幅器１０への入力電圧におけるオフセット電圧である。理想的には、Ａが増幅器１０の利得であるとき、Ｖｉは約（１／Ａ）Ｖｏである。上記式（４）によれば、キャパシタＣｃａｌは、オフセット電圧Ｖｉにより生じる誤差を増大させるが、較正用キャパシタＣｃａｌの容量はサンプリングキャパシタＣｓの容量より十分に小さいように設定され（Ｃｃａｌ≪Ｃｓ；例えば、少なくとも２桁のオーダーで小さい、すなわち１／１００）、増幅器１０の利得Ａは通常非常に大きい（Ａ≫１；例えばＡは１００以上である。）ことから、この誤差は無視できる程度のものである。従って、式（４）は次式のように簡単化して表される。
【００３２】
【数７】
0004505027.tif 000008
【００３３】
上記（５）から明らかなように、図７のサンプルホールド回路１Ａは、アナログ入力信号Ｖｉｎと、（Ｃｃａｌ／Ｃｓ）倍の較正信号Ｖｃａｌとを加算する加算回路を構成している。較正用キャパシタＣｃａｌは、幾つかの理由で小さい値であるべきである。第１に、チップ面積が多大に増加することはない。第２に、これによりＡ／Ｄ変換装置のダイナミックレンジが低減され過ぎることがなく、比較的大きい較正電圧Ｖｃａｌを使用することができる。最も重要な理由として、チャネル間の加算回路の不整合が測定誤差を生じさせることにより、加算回路の帯域幅は不整合の影響を最小限に抑えるために大きいものでなければならない。
【００３４】
次いで、本実施形態に係るタイムインターリーブＡ／Ｄ変換装置におけるクロックスキューの新しい較正方法について、図１２及び図１３を参照して以下に説明する。図１２は図７のサンプルホールド回路１Ａにおいて用いるランプ較正信号Ｖｈと各クロック信号ＣＫ１〜ＣＫＭのタイミングチャートである。
【００３５】
クロックスキューを較正する直接的な方法は、クロック位相を調整する方法である。本発明者らの研究（例えば、非特許文献７参照。）では、較正後のスキューが１ｐｓｅｃ未満であるという結果を得ている。上記新しい加算回路を含むサンプルホールド回路１Ａを用いて、クロックスキューを自己較正する図１３の回路を提案する。ランプ較正信号Ｖｃａｌを用いて、さらには、各チャネルのＡ／Ｄ変換器２−１，２−２からの出力信号の差分信号を、低域通過フィルタ５により低域通過ろ波してなる信号を用いて、クロックスキュー量を測定する。クロックスキュー量を測定すれば、クロックスキューを最小限に抑えるように各チャネルにおける電圧制御型遅延回路１３−１，１３−２の時間遅延量を調整する。
【００３６】
クロックスキューは、サンプリング周波数と同一の周波数を有するランプ較正信号を用いて測定する。すなわち、本実施形態では、ランプ較正信号は、サンプリング周波数と同じ周波数であるので、これがサンプリングされたときには、各チャネル毎にクロックスキュー量をともなう直流値としてふるまうことを利用する。
【００３７】
図１２に示すように、ランプ較正信号Ｖｃａｌは立下りエッジでサンプリングされる。較正信号はサンプリングクロックと同じ周波数を有することから、クロックスキューが存在しなければ、全てのチャネルに同値の較正信号を加算することになる。クロックスキューが存在する場合は、異なる値の較正信号を入力される。クロックスキューは、異なるチャネルからの出力信号を比較して測定することができる。ここで、ランプ較正信号の勾配Ｓ０は、較正分解能を保証するのに十分な大きさである必要がある。
【００３８】
図１３は図７のサンプルホールド回路１Ａを用いたスキュー測定回路を備えたＡ／Ｄ変換装置（Ｍ＝２）の構成を示すブロック図である。図１３において、サンプルホールド回路１Ａ−１，１Ａ−２における利得及びオフセットの不整合は、公知の方法較正されているものとする。入力信号Ｖｉｎをゼロに設定すれば較正を容易に行うことができ、入力信号Ｖｉｎがゼロ平均を有していれば、低域通過フィルタを使用して較正を実行することができる（例えば、非特許文献１０参照。）。
【００３９】
図１３において、サンプルホールド回路１Ａ−１，１Ａ−２は例えば図７のような詳細構成を有し、図１３では機能に対応しかつ簡単化した形式で図示している。ただし、各チャネルの電圧制御型遅延回路１３−１、１３−２は、図７において図示せず、図１３において追加図示したものである。タイミング信号発生回路１１はサンプリングクロック信号ＣＬＫに基づいて各チャネルで互いに異なるクロック信号φ１，φ２、並びにそれらの論理和であるクロック信号ＣＫを発生して出力する。
【００４０】
チャネル１のサンプルホールド回路１Ａ−１は、サンプルホールド増幅器１０−１と、加算器１２−１と、電圧制御型遅延回路１３−１とを備えて構成される。サンプルホールド回路１Ａ−１において、クロック信号φ１は、Ｄ／Ａ変換器７からの制御信号に基づいて遅延量が制御される電圧制御型遅延回路１３−１により遅延された後、動作制御のためのタイミング信号として加算器１２−１及びサンプルホールド増幅器１０に入力される。入力信号Ｖｉｎと較正信号Ｖｃａｌは加算器１２−１に入力され、加算器１２−１は電圧制御型遅延回路１３−１からのタイミング信号に基づいて入力される２つの信号を加算してサンプルホールド増幅器１０−１に出力する。次いで、サンプルホールド増幅器１０−１は電圧制御型遅延回路１３−１からのタイミング信号に基づいて入力される信号を増幅してＡ／Ｄ変換器２−１に出力する。また、チャネル２のサンプルホールド回路１Ａ−２は、サンプルホールド増幅器１０−２と、加算器１２−２と、電圧制御型遅延回路１３−２とを備えて構成され、サンプルホールド回路１Ａ−２と同様に動作する。なお、電圧制御型遅延回路１３−２はクロック信号φ２を所定の固定値を有する制御信号Ｖｃｔｒ０に対応した所定の遅延量だけ遅延した後、加算器１２−２及びサンプルホールド増幅器１０−１に出力する。
【００４１】
サンプルホールド増幅器１０−１からの出力信号はＡ／Ｄ変換器２−１によりＡ／Ｄ変換された後、加算器４（減算器であってもよい。）及びスイッチ３に出力される。また、サンプルホールド増幅器１０−２からの出力信号はＡ／Ｄ変換器２−２によりＡ／Ｄ変換された後、加算器４及びスイッチ３に出力される。スイッチ３は、図１のスイッチ３と同様に、タイミング信号発生回路１１からのクロック信号ＣＫに基づいて、Ａ／Ｄ変換器２−１，２−２の順序で各出力信号を選択するように順次切り替えられ、Ａ／Ｄ変換結果のディジタル出力信号Ｖｏｕｔがスイッチ３から出力される。一方、加算器４はＡ／Ｄ変換器２−１からのディジタル信号からＡ／Ｄ変換器２−２からのディジタル信号を減算して減算結果の差分信号を、ディジタル処理の低域通過フィルタ５を介してアキュムレータ６に出力する。アキュムレータ６はいわゆる増幅機能を有し、入力されるディジタル信号を累積加算してＤ／Ａ変換器７に出力する。なお、アキュムレータ６は帰還ループ回路の増幅器を構成するものであって、アキュムレータ６に代えて増幅器で構成してもよい。さらに、Ｄ／Ａ変換器７は入力されるディジタル信号をアナログ電圧信号にＤ／Ａ変換した後、制御信号として電圧制御型遅延回路１３−１に出力する。
【００４２】
以上のように構成された、サンプルホールド回路１Ａを用いたスキュー測定回路を備えたＡ／Ｄ変換装置（Ｍ＝２）においては、較正の間は、タイムインターリーブＡ／Ｄ変換装置における１つのチャネル（例えば、図１３のチャネル２）を基準チャネルとして設定する。２つのチャネルからの出力信号（Ａ／Ｄ変換器２−１，２−２からの出力信号）は比較され、それら２つの出力信号の差信号は加算器４から出力される。ここで、当該差信号はクロックスキューの情報を示すものであり、当該差信号は低域通過フィルタ５によりろ波された後、低域通過フィルタ５からの出力信号はアキュムレータ６に入力され、アキュムレータ６は入力信号を累積加算することにより増幅し、Ｄ／Ａ変換器７を介して電圧制御型遅延回路１３−１に出力する。ここで、各Ａ／Ｄ変換器２−１，２−２から加算器４、低域通過フィルタ５、アキュムレータ６及びＤ／Ａ変換器７を介して電圧制御型遅延回路１３−１までに至る回路は、サンプルホールド回路１Ａ−１の帰還ループ回路を構成しており、当該帰還ループ回路は、クロックスキューが最小化されるまでサンプリングクロックの位相を調整するようにサンプルホールド回路１Ａ−１のＡ／Ｄ変換処理を制御する自己較正ループ回路を構成している。当該自己較正ループ回路（比例積分ループ（ＰＩループ）回路））が構築されていることから、ランプ較正信号Ｖｃａｌの勾配Ｓ０の値は、上記自己較正ループ回路の動作時間に考慮して設定される。２つのチャネルのタイムインターリーブＡ／Ｄ変換装置を使用して本実施形態について説明しているが、本発明はこれに限らず、基準チャネル及び他のチャネルを２つずつ較正することにより３以上の複数ＭチャネルのタイムインターリーブＡ／Ｄ変換装置に容易に適用することができる。次の図１４及び図１５では、Ｍ＝３の場合の変形例について説明する。
【００４３】
図１４は図７のサンプルホールド回路１Ａを用いたスキュー測定回路を備えたＡ／Ｄ変換装置（Ｍ＝３）の構成を示すブロック図である。図１４のＡ／Ｄ変換装置は、図１３のＡ／Ｄ変換装置に比較して、チャネル３のクロックスキュー較正のための回路をさらに備え、具体的には、チャネル３のサンプルホールド回路１Ａ−３、Ａ／Ｄ変換器２−３、加算器４Ａ、低域通過フィルタ５Ａ、アキュムレータ６Ａ及びＤ／Ａ変換器７Ａをさらに備えたことを特徴としている。図１４の回路では、チャネル２の出力信号を基準信号Ｒｅｆとしてチャネル１のクロックスキューを較正し、また、チャネル２の出力信号を基準信号Ｒｅｆとしてチャネル３のクロックスキューを較正している。すなわち、チャネル２をマスタとし、チャネル１及び３をスレーブとしてクロックスキューの較正をしている。
【００４４】
図１４の回路では、チャネル２をマスタとし、チャネル１及び３をスレーブとしてクロックスキューの較正をしているが、本発明はこれに限らず、チャネル１をマスタとし、チャネル２及び３をスレーブとしてクロックスキューの較正をしてもよい。
【００４５】
図１５は図１４の変形例である、図７のサンプルホールド回路１Ａを用いたスキュー測定回路を備えたＡ／Ｄ変換装置（Ｍ＝３）の構成を示すブロック図である。図１５の回路は、図１４の回路に比較して、加算器４からＤ／Ａ変換器７までの回路をチャネル１及び３で共用化することにより、回路規模を削減したことを特徴としている。すなわち、図１５の回路では、チャネル２をマスタとし、チャネル１及び３をスレーブとしてクロックスキューの較正をしているが、チャネル１のクロックスキューの較正期間と、チャネル２のクロックスキューの較正期間とを異なる期間で実行するために、そのためのタイミング信号φ１により制御されるスイッチ８ａ，８ｂを設けている。
【００４６】
図１５の回路では、チャネル２をマスタとし、チャネル１及び３をスレーブとしてクロックスキューの較正をしているが、本発明はこれに限らず、チャネル１をマスタとし、チャネル２及び３をスレーブとしてクロックスキューの較正をしてもよい。
【実施例】
【００４７】
次いで、本発明者らによる図１３のタイムインターリーブＡ／Ｄ変換装置についてシミュレーションを行った。以下、その方法及び結果について説明する。
【００４８】
本実施形態に係る加算回路によるサンプルホールド回路１Ａがトランジスタのハードウェア回路で構成したことを除いて、全てのモジュールをＶｒｉｌｏｇＡ−ハードウェア記述言語でモデル化してシミュレーションを行った。較正はフォアグラウンドであり、入力信号をゼロに設定した。サンプリング周波数は５０ＭＨｚであり、初期クロックスキューを１０ｐｓｅｃに設定した。なお、理想的には、シミュレーション結果によれば、電圧制御型遅延回路１３−１，１３−２は同じ遅延時間で、例えば５１．２ｐｓｅｃの遅延時間を有するようになる。クロック信号φ２は予め故意に１０ｐｓｅｃだけシフトさせた。そのようにしないと、チャネル２におけるサンプリングクロックは理想的なクロックより早く１０ｐｓｅｃに到達する。
【００４９】
図１６は図１３のＡ／Ｄ変換装置のシミュレーション結果であって、チャネル１の遅延時間の時間経過を示す図である。図１６において、ｘ軸はシミュレーション経過時間であり、ｙ軸はチャネル１の電圧制御型遅延回路１３−１によって生じる遅延時間である。図１６から明らかなように、幾つかの較正ステップの後に較正ループは収束し、電圧制御型遅延回路１３−１の遅延時間は１０ｐｓｅｃだけ調整されたことが分かる。この時点で遅延時間は、図１６に示すように、４１．２ｐｓｅｃであり、これは、チャネル１におけるサンプリングクロックも理想クロックより早く１０ｐｓとなり、このことは、予め設定されたクロックスキューが補償されたことを意味する。
【００５０】
以上説明したように、本実施形態によれば、入力信号との干渉がほとんどなく、較正信号を入力信号に入力することのできる実際的な新しい加算回路を提案した。ランプ較正信号を較正信号として使用すれば、本実施形態に係る加算回路により、クロックスキュー量を正確に測定することができる。
【産業上の利用可能性】
【００５１】
以上詳述したように、本発明に係るサンプルホールド回路によれば、サンプリングクロック信号に基づいて上記サンプリングクロック信号と同一の周波数及び所定の勾配を有するように発生されたランプ較正信号を、上記サンプリングキャパシタの容量よりも小さい容量を有する較正用キャパシタを介して上記サンプルホールド増幅器に入力することにより、上記入力信号と上記ランプ較正信号を加算する加算回路を備え、さらに、上記各Ａ／Ｄ変換手段からの出力信号の差信号を演算する演算手段を備えることにより、上記ランプ較正信号は上記サンプルホールド回路によりサンプリングされたときに、上記各サンプルホールド回路間のクロックスキュー量に対応する直流値としてサンプリングされ、上記差信号は上記クロックスキュー量を表し、上記クロックスキュー量を測定できる。従って、基準電圧源を用いることなく、較正信号を入力することにより従来技術に比較してきわめて簡単にかつ安定してクロックスキュー量を測定することができるサンプルホールド回路及びそれを用いたＡ／Ｄ変換装置を提供できる。また、測定されたクロックスキューに基づいて、クロックスキューが最小となるようにクロック信号の位相を調整することができる。特に、上記クロックスキュー量を測定する回路を有するＡ／Ｄ変換装置は、小さな較正用キャパシタとサンプルホールド回路から分岐するスイッチで構成され、付加する較正用キャパシタは、わずかにチップ面積を増やすが、他の回路面積に大きな影響を与えない。従って、きわめて小さい面積でクロックスキューの測定回路を構成できる。
【図面の簡単な説明】
【００５２】
【図１】従来技術に係るタイムインターリーブＡ／Ｄ変換器の構成を示すブロック図である。
【図２】図１のＡ／Ｄ変換器の動作を示すタイミングチャートである。
【図３】図１のＡ／Ｄ変換器においてクロックスキューがあるときの動作を示すタイミングチャートである。
【図４】図１のＡ／Ｄ変換器においてタイミングエラー［ｐｓｅｃ］に対する信号対雑音及び歪電力（ＳＮＤＲ）［ｄＢ］を示すグラフである。
【図５】非特許文献３において開示されたタイムインターリーブＡ／Ｄ変換器において用いられるサンプルホールド回路１の構成を示す回路図である。
【図６】本発明の一実施形態に係るＡ／Ｄ変換器においてスキューの有無時の動作を示すタイミングチャートである。
【図７】本実施形態に係るＡ／Ｄ変換器で用いるサンプルホールド回路１Ａの構成を示すブロック図である。
【図８】図７のタイミング信号発生回路１１によって発生される各タイミング信号φ，φ１ｄ，／φ１を示すタイミングチャートである。
【図９】図７のサンプルホールド回路１Ａにおいて用いられるランプ較正信号発生回路９の構成を示す回路図である。
【図１０】図７のサンプルホールド回路１Ａのサンプリングフェーズの動作を示す模式回路図である。
【図１１】図７のサンプルホールド回路１Ａのホールディングフェーズの動作を示す模式回路図である。
【図１２】図７のサンプルホールド回路１Ａにおいて用いるランプ較正信号Ｖｈと各クロック信号ＣＫ１〜ＣＫＭのタイミングチャートである。
【図１３】図７のサンプルホールド回路１Ａを用いたスキュー測定回路を備えたＡ／Ｄ変換装置（Ｍ＝２）の構成を示すブロック図である。
【図１４】図７のサンプルホールド回路１Ａを用いたスキュー測定回路を備えたＡ／Ｄ変換装置（Ｍ＝３）の構成を示すブロック図である。
【図１５】図１４の変形例である、図７のサンプルホールド回路１Ａを用いたスキュー測定回路を備えたＡ／Ｄ変換装置（Ｍ＝３）の構成を示すブロック図である。
【図１６】図１３のＡ／Ｄ変換装置のシミュレーション結果であって、チャネル１の遅延時間の時間経過を示す図である。
【符号の説明】
【００５３】
１−１〜１−Ｍ，１Ａ，１Ａ−１〜１Ａ−３…サンプルホールド回路、
２−１〜２−Ｍ…Ａ／Ｄ変換器、
３…スイッチ、
４，４Ａ…加算器、
５，５Ａ…低域通過フィルタ、
６，６Ａ…アキュムレータ、
７，７Ａ…Ｄ／Ａ変換器、
８ａ，８ｂ…スイッチ、
９…ランプ較正信号発生回路、
１０、１０−１〜１０−３…オペアンプ、
１１…タイミング信号発生回路、
１２−１〜１２−３…加算器、
１３−１〜１３−３…電圧制御型遅延回路、
２１〜３４…スイッチ、
Ｃｓ…サンプリングキャパシタ、
Ｃｃａｌ…較正用キャパシタ、
Ｔ１，Ｔ２，Ｔ７，Ｔ８，Ｔ１１，Ｔ１２…入力端子、
Ｔ３，Ｔ４，Ｔ１３，Ｔ１４…出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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