(57)【特許請求の範囲】
【請求項１】
論理回路部と、
該論理回路部と電気的に接続されるパストランジスタと、
該パストランジスタと電気的に接続されるシュミットトリガ回路とを有し、
さらに、前記シュミットトリガと並列に配置されるパストランジスタと、を別途有する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はエラートレラント方法及びその方法を実行可能な半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路において生ずるエラーとして、ソフトエラーとハードエラーとに分類することができる。ハードエラーとは、半導体集積回路の構成そのものに起因するエラーをいい、一度生じてしまうと半永久的に信号値を誤り続けてしまうものである。一方、ソフトエラーとは、半導体集積回路の構成は正常であるものの半導体集積回路の動作中に一時的に発生してしまうエラーのことをいい、時間が経過すればもとの正常な状態に回復するものである。ソフトエラーは、例えば半導体集積回路が宇宙空間やＶＬＳＩを封入するパッケージなどから発せられるα線や中性子線などの放射線が、ＶＬＳＩと衝突すること等で発生し、特に記憶電荷量の小さいＤＲＡＭ等のメモリ上で生じやすい。【０００３】
ソフトエラー対策（以下「ソフトエラートレラント」という。）に関する技術として、例えば下記非特許文献１には、論理回路部とこの論理回路部に接続されたラッチ回路部を有する半導体集積回路において、ラッチ回路部を二重化されたラッチ構造とする技術が開示されている。【０００４】
また、下記非特許文献２には、論理回路部と、この論理回路部の出力を遅延時間δ（ここでδは、ソフトエラーの影響を受ける時間の最大値）で遅延させる第一の遅延回路並びに遅延時間２δで遅延させる第二の遅延回路と、論理回路部の出力、第一の遅延回路の出力並びに第二の遅延回路の出力に基づき多数決を行う多数決回路、及び、この多数決回路の出力を格納するラッチ回路部と、を有する半導体集積回路に関する技術が開示されている。【０００５】
また、下記非特許文献３には、論理回路部と、この論理回路部に接続される複数のパストランジスタと、これらパストランジスタを介して接続されるラッチ回路部と、を有することで、論理回路部において発生したソフトエラーを減衰させる技術が記載されている。【０００６】
【非特許文献１】Ｍ．Ｏｍａｎａ，Ｄ．Ｒｏｓｓｉ，Ｃ．Ｍｅｔｒａ、“Ｎｏｖｅｌ  Ｔｒａｎｓｉｅｎｔ  Ｆａｕｌｔ  Ｈａｒｄｅｎｅｄ  Ｓｔａｔｉｃ  Ｌａｔｃｈ”、ＩＴＣ、ｐｐ８８６−８９２、２００３
【非特許文献２】Ｎｉｃｏｌａｉｄｉｓ，“Ｔｉｍｅ  Ｒｅｄｕｎｄａｎｃｙ−Ｂａｓｅｄ  Ｓｏｆｔ−Ｅｒｒｏｒ  Ｔｏｌｏｒａｎｃｅ  ｔｏ  Ｒｅｓｃｕｅ  Ｎａｎｏｍｅｔｅｒ  Ｔｅｃｈｎｏｌｏｇｉｅｓ”、Ｐｒｏｃ．ＩＥＥＥ  ＶＬＳＩ  Ｔｅｓｔ  Ｓｙｍｐ．、ｐｐ８６−９４、１９９９
【非特許文献３】Ｊ．Ｋｕｍａｒ，Ｍｅｈｄｉ  Ｂ．  Ｔａｈｏｏｒｉ、“Ｕｓｅ  ｏｆ  ｐａｓｓ  ｔｒａｎｓｉｓｔｏｒ  ｌｏｇｉｃ  ｔｏ  ｍｉｎｉｍｉｚｅ  ｔｈｅ  ｉｍｐａｃｔ  ｏｆ  ｓｏｆｔ  ｅｒｒｏｒｓ  ｉｎ  ｃｏｍｂｉｎａｔｉｏｎａｌ  ｃｉｒｃｕｉｔｓ”、Ｗｏｒｋｓｈｏｐ  ｏｎ  Ｓｙｓｔｅｍ  Ｅｆｆｅｃｔｓ  ｏｆ  Ｌｏｇｉｃ  Ｓｏｆｔ  Ｅｒｒｏｒｓ、２００５
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記非特許文献１に記載の技術では、ラッチ部に発生したソフトエラーを防ぐことはできても、論理回路部に発生したソフトエラーについては防ぐことができない。【０００８】
また、上記非特許文献２に記載の技術では、クロックの周期を２δ増加させる必要があるため、回路の動作速度を低下させてしまう虞がある。またこの技術では多数決回路を用いているが、回路が複雑で大面積となってしまうといった課題もある。【０００９】
また、上記非特許文献３に記載の技術では、パストランジスタで減衰できる能力に限界があり、大きなソフトエラーパルスが発生した場合にその能力に課題が残る。【００１０】
そこで、本発明は、論理回路部に有用なソフトエラートレラント方法及びそれを実現する半導体集積回路であって、回路の動作速度低下を抑制しつつ、よりソフトエラー減衰能を高くすることを目的とする。
【課題を解決するための手段】
【００１１】
即ち、上記課題を解決する一手段としてのエラートレラント方法は、論理回路部が発生させるソフトエラーを含む信号をパストランジスタによって減衰させ、更にこれをシュミットトリガ回路によってマスクすることを特徴の一つとする。【００１２】
また、限定されるわけではないが、この手段におけるシュミットトリガ回路として、インバータ型のシュミットトリガ回路を用いることも望ましい。【００１３】
また、上記課題を解決する他の一手段としての半導体集積回路は、論理回路部と、論理回路部と電気的に接続されるパストランジスタと、パストランジスタと電気的に接続されるシュミットトリガ回路と、を有することを特徴の一つとする。【００１４】
また、限定されるわけではないが、この手段におけるシュミットトリガ回路に電気的に接続されるラッチ回路部と、を有することも望ましく、また、シュミットトリガ回路と並列に配置されるパストランジスタと、を有することも望ましい。
【発明の効果】
【００１５】
以上により、本発明は、論理回路部に有用なソフトエラートレラント方法及びそれを実現する半導体集積回路であって、回路の動作速度低下を抑制しつつ、よりソフトエラー減衰能を高くすることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は多くの異なる形態による実施が可能であり、以下に示す実施形態及び実施例に狭く限定されることはない。【００１７】
（実施形態１）
図１に、本実施形態に係る半導体集積回路の機能ブロック図を示す。
図１が示すとおり、本実施形態に係る半導体集積回路１は、論理回路部２と、論理回路部に接続されたソフトエラートレラント回路部３と、このソフトエラートレラント回路部３に接続されたラッチ回路部４と、を有して構成されている。【００１８】
論理回路部２は、入力されるデータに基づき計算を行いこの結果を出力するための回路部であって、限定されるわけではないが例えばＡＮＤゲート、ＯＲゲート、ＮＯＴゲート、ＮＡＮＤゲート等を組み合わせることによって構成されるが、論理回路部２内にはもちろんラッチ回路を有していてもよい。【００１９】
ソフトエラートレラント回路部３は、論理回路部２において生じるソフトエラーを訂正するための回路部３であって、具体的には例えば図２で示すようにパストランジスタ３１と、このパストランジスタ３１に接続されるシュミットトリガ回路３２と、を有して構成されている。【００２０】
パストランジスタ３１は、トランジスタにおけるソース／ドレイン領域を介して論理回路部２とシュミットトリガ回路３２とを接続するトランジスタであって、限定されるわけではないが、図２で示すとおり本実施形態に係るパストランジスタ３１は、ＮＭＯＳトランジスタ３１１とＰＭＯＳトランジスタ３１２とを有しており、各々のトランジスタにおけるソース／ドレイン領域は他方のトランジスタにおけるソース／ドレイン領域と電気的に接続されている。なおＮＭＯＳトランジスタ３１１のゲートは外部電源Ｖｃｃに、ＰＭＯＳトランジスタ３１２のゲートはグランドに接地されており、双方のトランジスタのゲートはオン状態となっている。なお、本実施形態におけるパストランジスタ３１は、ＮＭＯＳトランジスタ３１１とＰＭＯＳトランジスタ３１２とが組み合わされたものとなっているが、上記した機能を奏する限りにおいて限定されず、例えばＮＭＯＳトランジスタのみ、ＰＭＯＳトランジスタのみであってもよく、本実施形態に限定されるものではない。【００２１】
シュミットトリガ回路３２は、主として信号の立ち上がり、立下りにおけるノイズを除去するために用いられる回路であって、限定されるわけではないが図２で示すとおりソース／ドレイン領域が共通する形で直列に接続されるＮＭＯＳトランジスタ３２１とＰＭＯＳトランジスタ３２２及びＮＭＯＳトランジスタ３２３とＰＭＯＳトランジスタ３２４、これらトランジスタの間で共通するソース／ドレイン領域３２５、３２６に電気的に接続されるインバータ３２７と、を有しており、インバータ３２７の出力はＮＭＯＳトランジスタ３２３、ＰＭＯＳトランジスタ３２４のゲートに接続されている。なお、ＮＭＯＳトランジスタ３２１、３２３の共通していない側のソース／ドレインはそれぞれ接地され、ＰＭＯＳトランジスタ３２２、３２４の共通していない側のソース／ドレインはＶｃｃに接続されている。なお本実施形態ではインバータ３２７の出力がシュミットトランジスタ回路の出力ともなっている。【００２２】
本実施形態のシュミットトリガ回路３２の例を図２に示しているが、例えば図３で示すような構成を採用することも可能であって、本実施形態に記載の構成に限定されることはない。なお、図３に示すシュミットトリガ回路３２は、ソース／ドレイン領域が共通する形で順に直列に接続される複数のＰＭＯＳトランジスタ３２１１、３２１２及び複数のＮＭＯＳトランジスタ３２１３、３２１４と、複数のＰＭＯＳトランジスタ３２１１、３２１２の共通するソース／ドレイン領域３２１５に接続されるＰＭＯＳトランジスタ３２１６と、複数のＮＭＯＳトランジスタ３２１３、３２１４の共通するソースドレイン領域３２１７に接続されるＮＭＯＳトランジスタ３２１８と、を有して構成されている。なお、本図におけるシュミットトリガ回路３２は、ＰＭＯＳトランジスタ３２１２とＮＭＯＳトランジスタ３２１３の間のソース／ドレイン領域３２１９が出力となっており、上記のＰＭＯＳトランジスタ３２１６、ＮＭＯＳトランジスタ３２１８のゲートに接続されている。【００２３】
ここで、シュミットトリガ回路３２によるノイズ除去の原理について、図４を用いて説明する。一般にデジタル回路は、入力信号が“１”か“０”（表現によっては“Ｈｉｇｈ”か“Ｌｏｗ”又は“高電位”か“低電位”）の何れかであるかを判断して取り扱う。具体的には所定の電圧以上の入力に対しては“１”と、所定の電圧より低い入力信号に対しては“０”を判断する（この所定の電圧を「閾値電圧」という。）。しかしながら、これら入力信号には通常ノイズが加わっており、閾値電圧近傍の電圧においてはこれが顕著な問題となる。即ちノイズの大きさ如何によっては本来“１”であるはずの入力信号がノイズにより“０”となってしまう、又は本来“０”であるはずの入力信号が“１”となってしまう（図４（Ａ）参照）。これに対しシュミットトリガ回路は閾値電圧を二つ有することで入力信号に対する判断に方向性を持たせている。この回路によると、入力信号がＶｔｈ＋以上となり“１”と判断されると、入力信号がＶｔｈ＋を下回っても“１”を維持し、Ｖｔｈ−以下にならないと“０”とは判断されない。これにより閾値電圧付近におけるノイズを防止することができる（図４（Ｂ）参照）。【００２４】
ラッチ回路部４は、論理回路部２に基づくソフトエラートレラント回路部３からの出力を保持するための回路部であって、出力を格納することができる限りにおいて限定されるわけではないが、この回路構成の例について例えば図５に示しておく。なお、ラッチ回路４は、出力を一時格納しておくことがデータの処理上望ましいが、他の論理回路部等に直接入力させる等ラッチを不要とする構成の場合には省略も可能ではある。【００２５】
次に、本実施形態に係る半導体集積回路を用いたエラートレラント方法について説明する。まず、論理回路部２においてソフトエラーが生じたと仮定する。すると、このソフトエラーを含む信号（以下「ソフトエラー信号」という。）は、パストランジスタ３１に入力され、電圧が減衰させられる。パストランジスタ３１は、通常、論理回路部２からの信号をそのままシュミットトリガ回路３２に出力するが、一時的なソフトエラーが入力された場合、その入力されたソフトエラーの大きさを減衰させ、シュミットトリガ回路３２がマスクできるノイズの大きさの範囲に収めることができる（パストランジスタの減衰率としては概ね１０％程度である）。そしてシュミットトリガ回路３２は、ソフトエラーが減衰させられた入力信号に基づきソフトエラーをマスクすることができるようになる。より具体的に説明すると、パストランジスタ３１は、例えば図６で示すように、論理回路部２で生じたソフトエラーの初期の大きさが閾値電圧（Ｖｔｈ＋）を超えてしまうような場合があったとしても、パストランジスタ３１により、ノイズマスクできるまでソフトエラーの電圧を減衰させ、シュミットトリガ回路でマスク可能な範囲に抑えることができる。このようにすることで、本実施形態に係る論理回路部に有用なソフトエラートレラント方法となり、回路の動作速度低下を抑制しつつ、よりソフトエラー減衰能を高くすることができる。特に本回路によると、従来のように遅延回路を設ける必要がないため動作速度を落とすことがなく、また多数決回路も不必要となり面積増加を起こすことのない半導体集積回路となる。なお、論理回路部２においてソフトエラーが生じない場合は、論理回路部２からの出力信号をそのままラッチ回路部４に出力することができることはいうまでもない。【００２６】
（実施形態２）
本実施形態は、ほぼ実施形態１と同様であるが、ソフトエラートレラント回路部３が、ラッチとしての機能を有している点が主に異なる。図７に本実施形態に係る半導体集積回路１の機能ブロック図を示し、図８に、本実施形態に係るソフトエラートレラント回路部３の等価回路の一例を示す。【００２７】
図７で示すように、本実施形態に係る半導体集積回路のソフトエラートレラント回路部３は、ラッチ機能を有しており、実施形態１におけるラッチ回路部４と一体の構成となっている点が異なる。【００２８】
また、図８で示すように、本実施形態に係るソフトエラートレラント回路部３は、図２に示す実施形態１の例とほぼ同様であるが、パストランジスタ３１とシュミットトリガ回路３２と、シュミットトリガ回路３２と並列に接続されたパストランジスタ３３と、を有していることを特徴とする。【００２９】
パストランジスタ３１は、実施形態１とほぼ同様の構成であるが、ＮＭＯＳトランジスタ３２１のゲートがクロック信号ｃｌｋに接続され、ＰＭＯＳトランジスタ３２２のゲートがクロック信号ｃｌｋに対し反転した反転クロック信号に接続されている点が異なる。即ちパストランジスタ３１は、このようにすることでシュミットトリガ回路３２又はこれと並列に配置されるパストランジスタ３３への入力を制御することができる。【００３０】
また本実施形態におけるシュミットトリガ回路３２に並列に接続されたパストランジスタ３３は、ほぼ前段のパストランジスタ３１と同様の構成であるが、ゲートに入力される信号が異なる。具体的には、ＮＭＯＳトランジスタ３３１のゲートには反転クロック信号が入力され、ＰＭＯＳトランジスタ３３２のゲートにはクロック信号ｃｌｋが入力される。これにより、前段のパストランジスタ３１のゲートがオン状態のときはオフ状態となり、オフ状態のときはオン状態となる。【００３１】
なお、シュミットトリガ回路３３については、もちろん上記実施形態と同様、図８の例に限定されるわけではなく、例えば図９で示すような構成も可能である。図９で示すシュミットトリガ回路３２は、図４で示しているシュミットトリガ回路とほぼ同様であるが、図４で示すシュミットトリガ回路の出力側に更にソース／ドレイン領域が共通する形で直列に接続されるＰＭＯＳトランジスタ３２２０とＮＭＯＳトランジスタ３２２１が配置されている点が異なる。なおＰＭＯＳトランジスタ３２２０の共通していない側のソース／ドレイン領域はＶｃｃに、ＮＭＯＳトランジスタ３２２１の共通していない側のソース／ドレイン領域は設置されている。なお共通するソース／ドレイン領域３２２２がシュミットトリガ回路３３の出力となっている。【００３２】
以上のとおり、本実施形態に係る半導体集積回路によると、上記実施形態１と同様の効果を有しているだけでなく、パストランジスタ３１とシュミットトリガ回路３２との間に別途パストランジスタ３３を並列に設け、ループを形成させることでエラーマスク機能を有するとともにラッチ回路を構成することでラッチ機能をもかねさせることができる。これにより、更に小面積化を図ることが可能となる。
【図面の簡単な説明】
【００３３】
【図１】実施形態に係る半導体集積回路の機能ブロックを示す図である。
【図２】実施形態に係るパストランジスタとシュミットトリガ回路の詳細な回路を示す図である。
【図３】実施形態に係るシュミットトリガ回路の動作を説明する図である。
【図４】実施形態に係るシュミットトリガ回路の他の構成の例を示す図である。
【図５】実施形態に係るラッチ回路の詳細な回路を示す図である。
【図６】パストランジスタ及びシュミットトリガ回路の動作を説明する図である。
【図７】実施形態２に係る半導体集積回路の機能ブロックを示す図である。
【図８】パストランジスタとシュミットトリガ回路の詳細な回路を示す図である。
【図９】シュミットトリガ回路の他の例を示す図である。
【符号の説明】
【００３４】
１…半導体集積回路、２…論理回路部、３…エラートレラント回路部、４…ラッチ回路部、３１…パストランジスタ、３２…シュミットトリガ回路、３３…パストランジスタ、３１１、３２１、３２３…ＮＭＯＳトランジスタ、３１２、３２２、３２４…ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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