(57)【特許請求の範囲】
【請求項１】
コンピュータ形式の信号の標本化中にクロック再生を行う方法であって、
該標本化クロックは、所定の周波数を有するクロックを所定の整数値で分周する位相同期ループにより発生され、
当該方法は：
−コンピュータ形式の信号の立上りエッジによりトリガーされるアナログランプを用いて、標本化クロックに関するコンピュータ形式の信号のエッジ位置を測定し、前記エッジ位置に依存した第１の値を得る段階、
−第２の符号付の値を得るように、基準値と前記第１の値とを比較し、
前記所定の周波数に対応する１周期の期間中、第２の符号付の値を累積し、
累積値を標本化位相シフトに依存したアナログ値に変換し、このようにして得た値を、標本化周波数の位相シフトを行うためにＰＬＬに適用することにより、
標本化クロックの位相補正を行う段階、
−２つの連続したアナログランプの間で、位相誤差が変化するのを測定することにより、
この変化の符号値を決定し、累積し、
そして、累積値が、正又は負のしきい値を超えたとき、前記所定の整数値に関連したしきい値に依存する＋１又は−１のインクリメント値を送ることにより、
標本化クロックの周波数補正を行う段階、
を有するクロック再生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル形式信号の標本化の最中のクロック再生方法に係り、特にコンピュータ装置から出力されたビデオ信号の標本化の最中のクロック再生を可能とする方法に関するものである。
【０００２】
【従来の技術】
アナログ信号源から出力されるビデオ信号の標本化については、良く知られている。標本化は、シャノン−ナイキスト定理を使用する。この定理に従って、信号の通過帯域が [０，Ｆｍａｘ] の周波数範囲に制限されているなら、これらの標本化値からビデオ信号を再構成することができるためには、最小周波数２×Ｆｍａｘで、この信号を標本化すれば必要十分である。この制約は、標本化前の信号のスペクトラムを制限する目的の低域通過フィルタの導入により、明らかである。この場合には、クロック信号の位相は、標本化過程で、重要ではない。確かに、周波数は同一だが、位相は異なっている２つのクロック信号によって標本化された信号は、一定の遅れ以内では、同一の情報を含んでいる。
【０００３】
同様なことは、コンピュータ装置からのビデオ信号、即ちディジタルオリジンの信号を標本化する場合には、成り立たない。確かに、これらの信号のスペクトラムは非常に広く、また、可能な限り高い解像度のもとで視聴されることが意図されている。従って、精細度が失われるであろうことから、通過帯域は制限されるべきではない。もし、これらの形式の信号が、標本化段階を含む装置に入力されなければならないなら、以下の問題が発生する。
【０００４】
−もし、入力信号は、通過帯域の制限をするためのフィルタがかけられ、且つナイキスト基準を満たすなら、急峻な遷移を示すディジタル形式の信号のフィルタ応答は、文字の精細さに非常に有害である過振動を発生する。
−もし過振動を防ぐために、入力信号にほとんどフィルタがかけられないときには、同様に有害なスペクトラムエイリアスを防ぐための周波数成分の減衰が不充分となる。
【０００５】
−入力信号が前フィルタ処理無しに標本化されるなら、信号を発生するのに用いる正しい周波数ばかりでなく各ポーチの中央に対応する標本化位相もまた強制的に合わせなければならない。
【０００６】
【発明が解決しようとする課題】
この分野では、予め定められ、固定した規格が無いので、問題はさらに複雑である。確かに、グラフィックスカードから出力されるビデオ信号を表示する場合、原画のライン当たりの有効画素数及び、画像当たりの有効ライン数のみが定義されている。従って、画像周波数と画素周波数と同様に、ライン当たりの画素総数とライン総数も標準化されていない。同様に、同期クロックのエッジを基準にした第１有効画素の位相は、ライン単位でも画像単位でも定義されていない。
【０００７】
従って、本発明の目的は、ディジタル形式信号の標本化を行う場合に、標本化クロックの周波数パラメータ及び位相パラメータの再生を自動的に行うことができる処理を提案することであり、特にコンピュータ装置からのビデオ信号に関するものである。
【０００８】
【課題を解決するための手段】
本発明は、コンピュータ形式の信号の標本化中にクロック再生を行う方法であって、標本化クロックは、所定の周波数を整数倍又は除算階数で乗する位相同期ループ或いはＰＬＬにより発生され、
−コンピュータ形式の信号の立上りエッジによりトリガーされるアナログランプを用いて、標本化クロックに関するコンピュータ形式の信号のエッジ位置に依存した第１の値を得るために、標本化クロックに関するコンピュータ形式の信号の前記エッジ位置を測定し、
−標本化クロックの位相補正を、
・第２の符号付の値を得るように、基準値と第１の位置に依存した値とを比較することにより、
・所定周波数の期間中、第２の符号付の値を累積することにより、
・累積値を標本化位相シフトに依存したアナログ値に変換し、このようにして得た値を、標本化周波数の位相シフトを行うためにＰＬＬに適用することにより、行い、
−標本化クロックの周波数補正を、
・２つの連続したアナログランプの間で、位相誤差が変化するのを測定することにより、
・この変化の符号を累積し決定することにより、
・そして、累積値が、正又は負のしきい値を超えたとき、ＰＬＬの除算階数に関連したしきい値に依存する＋１又は−１のインクリメント値を送ることにより行う、各ステップよりなるクロック再生方法。
【０００９】
本発明の他の特徴によれば、前記遷移の再整形動作は、ディジタル形式信号のエッジ位置の測定の前に行われる。この再整形は、ディジタル形式信号を高域通過フィルタでフィルタリングし、フィルタした信号の振幅を電圧しきい値と比較することにより行われる。好ましくは、ヒステリシス電圧比較器によって比較が行われ、かつ、そのクロック信号が標本化クロックであるアナログ／ディジタル変換器にランプ信号を適用することによってエッジの位置の測定が行われる。
【００１０】
位相補正を行うとき、及び不要な動作を避けるためには、比較前に、使用できる遷移の欠落に対応した値及び、過度の古い遷移に対応した値には、即ち現在の標本化期間の１つ前が基準値に設定される。
同様に、周波数補正を行う前に、位相誤差がゼロ、又は、立ち上がり遷移の欠如又は、立ち下がり遷移の欠如に対応したゼロの値を削除することを可能とする回路に、以前に使用した値が供給される。
【００１１】
本発明の更なる特徴によれば、初期の除算階数は、ディジタル形式の信号がそれに従って標本化されるべき規格の関数として計算される。この前もって行う計算は、標本化周波数の補正中に、収束を加速することができる。
しかしながら、収束過程は、画素周波数の交互の黒／白よりなるビデオテンプレートに関しては早いが、この特殊な条件は、装置の本来の動作には絶対的に必要ではない。画像ごとに表示するどのようなビデオテンプレートでも、画像の水平軸に沿って分散されているビデオ遷移の数は、通常は、少なくとも除算階数の２倍の誤差に等しく、これらの遷移がいくつかのラインに亘って分散していても、収束を保証することを可能にしている。更に、もし、上記基準は、満たしていない（ナイキスト基準を満たしていない）が、位相誤差関数の標本化がライン全体に沿ってランダムに分散されており、瞬時に起こるなら、また収束は行われるであろう。本発明の他の特徴と、優位性は、本発明の好適なモードの実施例を読めば明らかとなるであろう。
【００１２】
【発明の実施の形態】
図１は，本発明の、ディスプレイに表示されるディジタル形式のビデオ信号の標本化中に標本化クロックの再生を行うことを可能とする回路の概略を示す。図１に示すように、ディジタル形式のＲＧＢ信号が、増幅器１によってされる。増幅された信号は、入力信号に同期するように回路２によって処理された標本化クロックＨによって制御されたアナログ／ディジタル変換器６に送られる。図において、回路２は、エッジ検出回路３、回路３より出力される信号が送られ、除算階数の値及びＰＬＬ５の位相補正に対応する参照記号Ｓで図示された信号を出力する処理装置４、参照記号ＳＹＮＣ−Ｈが付されたライン同期信号を受信し、変換器６に標本化クロックＨを送るＰＬＬ５を含む。一般的な方法では、発明の処理は、除算階数と呼ばれる整数の係数により入力ライン周波数を乗するＰＬＬで標本化クロックＨを生成することである。この係数は、入力信号の画素の総数に正確に一致しなければならないであろう。このために、処理装置４は、回路３から得られる入力ビデオの遷移の位置を利用する。同様に、処理装置４は、回路３から出力される信号を用いて位相偏差を検出することにより標本化クロックの位相を変えることができる。図２は、本実施例のエッジ検出回路３を示したものである。図２（Ａ）に示す回路は、２つの動作の実行を可能とする。即ち、
・ビデオ遷移の再整形、及び
・標本化クロックに関するエッジの位置の測定である。
【００１３】
このように、図２（Ａ）に示されているように、ディジタル形式のＲＧＢビデオ信号は擬似輝度信号Ｙを得るためにアナログマトリックス処理を行う回路３０に入力される。
Ｙ＝（Ｒ＋Ｇ＋Ｂ）／３得られたＹ信号は、図２（Ｂ）に示すように、階段状のアナログ形式信号である。信号Ｙは、信号の輝度によって振幅と継続期間が変わるパルス状の信号ａ１、ａ２、ａ３を含む。信号Ｙは、微分器として搭載されたキャパシタＣ１と抵抗Ｒｅによる知られた方法で構成される１次の高域通過フィルタ３１に加えられる。微分器の時定数は、好ましくは、入力信号のポーチの最小継続期間よりも小さくなるように選択される。このフィルタ３１の出力は、図２（Ｂ）の信号ｂの形を持っている。高域通過フィルタの出力信号は比較器３２の入力の１つに送られる。比較器３２の他の入力には、しきい値が入力される。比較器３２は、ヒステリシスが設定された電圧比較器である。即ち、比較器３２の出力は、加算器３４を介して第２の入力又は反転入力に帰還する。比較器の第２の入力に印加される信号は、図２（Ｂ）の信号ｃによって示される。比較器が静止しているとき、信号ｃで示される信号はしきい値Ｓｒであり、Ｓｒ＞０である。上記した回路により、微分器３１の出力の正の遷移の振幅が比較器３２のしきい値Ｓｒよりも小さいときには、後者は、図２（Ｂ）の信号ｄに示すように静止している。確かに、Ｓｒよりも小さい第１の遷移ａ１では、信号ｄには、ａ’１はない。逆に、微分器３１の出力の正の遷移の振幅が比較器３２のしきい値Ｓｒよりも大きいときには、後者は、出力として、図２（Ｂ）のａ’２、ａ’３に示すような信号を出力する動作状態へ変わる。同時に、この出力信号は比較器３２の反転入力に帰還し、しきい値Ｓｒに加算され、これにより図２（Ｂ）に示すようにしきい値がＳｒより小さい値Ｓｔに変更される。負の遷移が積分器３１の出力で検出され、この遷移の振幅がＳｔより小さい場合には、比較器は、０（ゼロ）状態に戻る。比較器の動作は、図２（Ｂ）の信号ｃ、ｂ、ｄの形によって明らかに示されている。この種の回路では、低振幅のビデオ遷移は処理装置４では考慮されない。これにより、システムをノイズに鈍感にすることができる。さらに、比較器出力のポーチの継続時間は、入力ビデオの各画素のポーチの基本継続時間の倍数である。
【００１４】
図２（Ｂ）に信号ｄに示された信号は、エッジの位置の測定をする回路に送られる。これらの回路は、キャパシタＣ２よりなる回路に供給する電流Ｉの発生器とスイッチ３３を含む。これらの２つの要素は、そのクロックが標本化クロックＨｅであるアナログ／ディジタル変換器３４に供給されるアナログランプ信号の発生を可能とする。上述した回路は、以下のように動作する。比較器が動作しているときには、スイッチ３３は開放であり、キャパシタＣ２はチャージされる。このように、キャパシタの端子の電圧は、電圧ランプを与える時間に亘って線形に変化する。比較器の動作が静止したときには、スイッチ３３は閉じてキャパシタＣ２をディスチャージし、回路が再初期化される。このように、各新ランプの開始は、図２（Ｂ）の信号ｅに示されているように、ビデオの利用できる立ち上がり遷移に同期している。信号ｅは、クロック信号が現在の標本化クロックであるアナログ／ディジタル変換器３４の入力に印加される。比Ｉ／Ｃの選択は、標本化クロックの１周期に、少なくとも変換器の直流入力範囲と等しい電圧変位を発生するようにする。変換器３４から出力する信号は、標本化クロックの位相補正及び周波数補正の値を得ることが可能な処理装置４へ送られる。例えば、アナログ／ディジタル変換器は、００から２５５の間で変化する８ビットの値を出力する。
【００１５】
図３を用いて、本発明による標本化クロックの位相補正を行う処理を実行することが可能なさまざまな回路の実施例について説明する。位相補正は、慣例で、回路Ｉ及びＣ２より出力されるアナログランプ信号を標本化するアナログ／ディジタル変換器３４が、ランプ信号の半値を標本化するときが最適であるという仮定により行われる。即ち、実施例では１２８である。従って、位相補正回路は、変換器３４から送られたコードから１２８を減算することができる減算器４０を含む。最適位相に対してはゼロ値、後れ位相に対しては過度に正の、進み位相に対しては過度に負の符号付き標本化位相誤差が、減算器４０の出力で得られる。さらに、回路４０は、利用できる信号が欠如していることに対応した値００及び、標本化期間前の立ち上がり遷移に対応した値２５５を削除する。これらの値を削除するために、値１２８により置きかえられる。確かに、立ち上がり遷移後、かなりの時間間隔が経過しても立下り遷移が起こらないときは、ランプ信号は、最大値に達したままとなり、結果のコード２５５は、位相誤差とされるべきではない。なぜなら、それは、単にランプ信号をゼロにリセットしたことにより発生した負の遷移の欠落であるからである。同様に、立下り遷移後にかなりの時間の経過後、立ち上がり遷移が起こらないときは、ランプ信号は、値００に達したままとなり、このコードは、位相誤差、即ち進みとされるべきではない。なぜなら、それは、単にランプをトリガしたことにより発生した正の遷移の欠落であるからである。回路４０から出力される値は、前記値の符号付き累積を行う回路へ送られる。この回路は、一方の入力は回路４０からの出力を受け、他方の入力は累積器４１１からの出力を受ける加算器４１０を含む。回路４１１の出力は、位相補正を行うために最上位ビットを保持する減衰器を構成する回路４１２に入力される。これは、安定性の良い帰還制御を得ることができる。減衰器又は切り捨て器４１２の出力信号は、累積器からの切り捨てられたディジタル出力をアナログ電圧に変換する役割のＰＷＭ（パルス幅変調）変換器４１３又はディジタル／アナログ変換器へ送られる。そのアナログ電圧は、後述する位相同期ループの位相として動作する。
【００１６】
図４から６を参照して、標本化クロックの周波数補正を行う回路の実施例を、説明する。図４と図５は、この周波数補正の原理を示したものである。エッジ位置の測定原理は、次のようである。現在の除算階数の誤差に依存し、整数値Ｅｒｇよりなり、この持続期間に対しＥｒｇに近い最大の数を表すライン毎の位相誤差関数が存在する。この関数は、特に画素周波数の黒と白のビデオテンプレートの場合に、図４に示されるように観測される。図４の曲線ａは、除算階数−１の誤差を表す。この場合には、標本化クロックは、画素クロックよりも遅い。ラインの中央までに進みは徐々に失われ、実際にラインの終わりで後れる。曲線ｂは、除算階数−２の誤差を表す。この場合も、標本化クロックは、画素クロックよりも遅い。ラインの最初の４分の１までに進みは徐々に失われ、ラインの中央で最大に後れる。この最大後れは、突然、位相誤差関数の周期性により最大進みとなる。曲線ｃは、除算階数−３の誤差を表す。標本化クロックは、曲線ｂの説明と同様に画素クロックよりも遅い。曲線ｄは、除算階数＋４の誤差に関する。この場合、標本化クロックは、画素クロックよりも速い。ラインの８分の１までは進み、ラインの４分の１で最大となる。この最大進みは、位相誤差関数の周期性により最大後れとなる。曲線ｅは、現在の除算階数０の誤差に関する。この場合は、最大後れの半分程度の一定の遅れに対応している。もし、位相誤差が、周波数誤差に重ねられるなら、時間軸に沿った変位内では、曲線の一般形は同一である。この単純な場合を考えるなら、誤差の符号は、連続する測定値の差を計算することにより決定されることができる。この”スリップ”と呼ぶ差は、ａ，ｂ，ｃの場合には正であり、ｄの場合には負であり、ｅの場合にはゼロである。差の安定なポーチのレベルは、除算階数に比例している。周期関数の不連続性は、ポーチとは反対であるが、非常に集中した符号付き最大値により明らかである。このように、もし、振幅ではないスリップの符号のみが着目され、又もし、この符号が積分器によって累積されるなら、後者は、除算階数の符号に従って正又は負のどちらかである高い値に変わる傾向にある。図５はこれを示したものであり、信号ｄ’は除算階数が＋４の場合の差分された位相誤差関数を示し、信号Ｄは同じ値の除算階数に対する差分された位相誤差関数の符号の整数値を示す。この現象は、図６に示す回路を使用するＰＬＬの除算階数に適用されるべき除算階数の補正を決定するのに使用される。
【００１７】
図６に示したように、周波数補正をする回路４２は、主に、ゼロ値を削除するための第１の回路４２０よりなる。それは、ゼロの位相誤差か、ランプの欠如か、飽和したランプかに対応したこれらの値は、除算階数誤差を推定することができないためである。この第１の段階４２０は、０コードをデコードする回路４２０ａと、レジスタＲＤ４２０ｂと、スイッチ４２０ｃよりなる。それゆえ、減算器４０からの出力値は、もしゼロでないなら、回路４２０の出力からコピーされる。逆の場合には、回路４２０からの出力は、減算器４０から送られた最後の非零の値が記憶保持される。次に、回路４２０の出力は、差分を計算する回路４２１に送られる。この回路は、非零の値の間の符号付き差分値を計算することを可能とし、それゆえ、２つの連続したランプ間の位相誤差の変化を測定することを可能とする。これを行うために、前のランプ信号の対応する値を格納するレジスタＲＤ４２１ａを含む。そのレジスタの出力は、正入力に回路４２０からの直接出力を受ける減算器４２１ｂの負入力に接続されている。回路４２１の出力はしきい値化回路４２２、即ち、値の符号のみを計算することが可能な回路に送られる。しきい値化は、スリップが非常に小さいときには、アナログＰＬＬの変動に敏感にならないためにデッドゾーンが設けられて行われ、また、＋１又は−１にクリップが行われる。これは、誤差の変化の符号は除算階数を決定するのに十分であり、絶対振幅は不要であることからである。回路４２２から出力される＋１又は−１の符号は、符号を積算するために回路４２３に送られる。この回路は、加算器４２３ａよりなり、回路４２２の出力値を、記憶回路４２３ｂから出力される値に加算し、積算値を出力する。累積器４２３は、以下に説明するしきい値化回路から出力されるパルスＲＺによりゼロにリセットされる。累積器４２３の出力は、しきい値化回路４２４に送られる。しきい値化回路４２４は、図６に示すようにしきい値パルスＳｅを入力に受け、しきい値が、正側又は負側に超えたときは、ゼロリセットパルスＲＺを回路４２３に送り返す。しきい値化段階４２４は、横切ったしきい値が０より小さいか又は大きいかによって次の段階に＋１又は−１の増加補正を送る。この値は、出力が１つの入力に帰還されている加算器よりなる累積器４２５によって累積される。加算器からの出力は、ＰＬＬの除算階数に適用される補正を与える。好ましくは、加算器４２６で除算階数の補正値に加算された初期の除算階数が計算される。この初期除算階数は、入力される規格の画像毎のライン数を測定することにより得られる。確かに、コンピュータ規格は画素とラインの有効数のみにより特徴付けられるので、もし、総ライン数が数えられたなら、有効ライン数についての情報項目を生む。それゆえ、そこからグラフィックスカードの文書の統計的な分析に基づいて、有効画素数の初期推定値を推定することが可能となる。
【００１８】
有効画素数  有効ライン数  総ライン数  初期階数
ＶＧＡ  ６４０  ４８０  ４８０＜ｎｌｔ＜６００  ８２０ＳＶＧＡ  ８００  ６００  ６０１＜ｎｌｔ＜７６８  １０４８ＸＧＡ  １０２４  ７６８  ７６９＜ｎｌｔ＜１０２４  １３２０ＳＸＧＡ  １２８０  １０２４  １０２５＜ｎｌｔ  １７０８それゆえ、得られた除算階数（ＲＤＰＬＬ）は、図７、図８に示すように、ＰＬＬで使用される。図７のＰＬＬは、位相比較器５０、出力がキャパシタＣ３と直列の抵抗Ｒ３によって入力に帰還されている増幅器Ａよりなる積分器５１を含み、積分器５１の出力は電圧ロック発振器５２（ＶＣＯ）に接続されている。ＶＣＯの出力は、整数番号（：Ｎ）の形式で除算階数が与えられる回路５３を通して位相比較器５０の第２の入力に帰還される。第１の入力は、ＳＹＮＣ−Ｈとして参照される入力するラインｓｙｎｃを受ける。位相補正を行うために、回路３の出力で得られた値を端子５５印加することができる。そして、積分器５１への入力としての直列抵抗Ｒ５により、直列抵抗Ｒ５によって位相比較器の出力に接続されている積分器それ自体の入力にオフセット電流を注入する。ほとんど無限のｄ．ｃ．ゲインのおかげで、積分器の使用によって、比較器の出力に故意に注入されたオフセット電流が、自動的に、ｓｙｎｃ−Ｈと局所Ｈ信号の間の変移によって補償されるということが保証される。この変移の結果の脈動電流の平均値は注入されたｄ．ｃ．オフセット電流を完全に補償する。
【００１９】
図８は、他の実施例を示したものである。位相補正は、同様に、ライン同期信号とＰＬＬの入力ｓｙｎｃ  Ｈに関する回路５４のレベルで構成される制御された遅延によって行われる。ＰＬＬは、図７のＰＬＬと同一の構成要素、即ち、直列のキャパシタＣ３と抵抗Ｒ３により帰還された増幅器によって構成された積分器５１の入力に直列抵抗Ｒ５によって接続された位相比較器５０を含む。前記積分器は電圧制御発振器５２に接続され、発振器の出力は、位相比較器５０の局所入力に積分除算回数を与える回路を通して帰還されている。この配置は、上記全ての回路が集積されたときに使用される。
【００２０】
本発明の処理は、ＡＬＴＥＲＡのＦＬＥＸ１００００と呼ばれて知られている部品のようなプログラムによって具体化され得る特別に使用される回路を参照して記述した。しかし、当業者は、他の形式の処理装置も請求の範囲に請求されている処理を実行するのに使用できることは明らかである。
【００２１】
【発明の効果】
本発明により、ディジタル形式信号の標本化を行う場合に、標本化クロックの周波数パラメータ及び位相パラメータの再生を自動的に行うことができる処理を提供することができる。また、特にコンピュータ装置からのビデオ信号に関し上記処理を提供できる。
【図面の簡単な説明】
【図１】本発明の実施例の主回路の概略図である。
【図２】（Ａ）はエッジ検出回路を示す図、（Ｂ）は前記回路の各点の信号と再整形を示す図である。
【図３】位相補正を行う回路を示す概略図である。
【図４】標本化クロックの周波数補正を行う原理を示す図である。
【図５】標本化クロックの周波数補正を行う原理を示す図である。
【図６】周波数補正を実行するための回路の概略図である。
【図７】本発明の位相同期ループのブロック図である。
【図８】本発明の位相同期ループのブロック図である。
【符号の説明】
１  増幅器
２  回路
３  エッジ検出回路
４  処理装置
５  ＰＬＬ
６  変換器
３０  アナログマトリックス処理回路
３１  高域通過フィルタ
３２  比較器
３３  スイッチ
Ｉ  電流
Ｃ２  キャパシタ
３４  アナログ／ディジタル  変換器
４０  減算器
４１０  加算器
４１１  累積器
４１２  切り捨て器
４１３  ＰＷＭ変換器
４２  周波数補正回路
４２０  ゼロ値を削除する回路
４２０ａ  ０をデコードする回路
４２０ｂ  レジスタＲＤ
４２０ｃ  スイッチ
４２１  差分計算回路
４２１ａ  レジスタＲＤ
４２１ｂ  減算器
４２２  しきい値化回路
４２３ａ  加算器
４２３ｂ  記憶回路
４２４  しきい値化回路
４２５  累積器
４２６  加算器
５０  位相比較器
５１  積分器
５２  ＶＣＯ
【図１】
0004500377.tif 000002
【図２】
0004500377.tif 000003
【図３】
0004500377.tif 000004
【図４】
0004500377.tif 000005
【図５】
0004500377.tif 000006
【図６】
0004500377.tif 000007
【図７】
0004500377.tif 000008
【図８】
0004500377.tif 000009