(57)【特許請求の範囲】
【請求項１】
第1差動入力信号及び第2差動入力信号を差動増幅し、それぞれ対応する第1出力ノード、第2出力ノードを介して、それぞれ対応する第1出力信号、第2出力信号を発生させる差動増幅手段と、
該差動増幅手段からの前記第1出力信号及び前記第2出力信号により、出力負荷手段に接続された出力ノードを介して、前記出力負荷手段をチャージ及びディスチャージさせるための駆動手段と、
前記差動増幅手段からの前記第1出力信号により、前記駆動手段の駆動電流を調節するための駆動電流調節手段とを備え、
前記差動増幅手段が、
能動負荷用の第1pMOSトランジスタ及び第2pMOSトランジスタと、
前記第1差動入力信号、前記第2差動入力信号が各々のゲートに印加される第1nMOSトランジスタ及び第2nMOSトランジスタと、
該第1nMOSトランジスタ及び第2nMOSトランジスタに、バイアス電流を供給するための第3nMOSトランジスタとを備え、
前記第1pMOSトランジスタ及び第2pMOSトランジスタのゲートが、前記第1pMOSトランジスタのドレインに接続され、前記第1pMOSトランジスタのドレインと前記第1nMOSトランジスタのドレイン同士及び前記第2pMOSトランジスタのドレインと前記第2nMOSトランジスタのドレイン同士が、それぞれ前記第1出力ノード、前記第2出力ノードを介して接続され、
前記駆動手段が、
接地と前記出力ノードとの間に接続され、ゲートにバイアス電流が印加される第4nMOSトランジスタで構成され、前記出力負荷手段に接続された前記出力ノードを介して、前記出力負荷手段をディスチャージさせるための電流シンク手段と、
電源電圧と前記出力ノードとの間に接続され、ゲートに前記差動増幅手段の前記第2出力ノードの前記第2出力信号が印加される第3pMOSトランジスタで構成され、前記出力負荷手段に接続された前記出力ノードを介して、前記出力負荷手段をチャージさせるための電流ソース手段と、
前記差動増幅手段の前記第1出力ノードの前記第1出力信号により駆動される第4pMOSトランジスタと、ドレイン及びゲートがダイオード接続され、前記ドレインに前記第4pMOSトランジスタのドレインが接続され、ソースが接地された第5nMOSトランジスタとで構成され、前記電流シンク手段にバイアス電流を供給するためのバイアス電流供給手段とを備え、
前記駆動電流調節手段が、
前記差動増幅手段の前記第1出力ノードの前記第1出力信号がゲートに印加され、ドレインノードと電源との間に接続された前記第5pMOSトランジスタと、
前記ドレインノードと接地との間に接続され、ゲートに前記バイアス電圧が印加される第6nMOSトランジスタと、
前記出力ノードと接地との間に接続され、ゲートが前記ドレインノードに接続された第7nMOSトランジスタと
を備えていることを特徴とする演算トランスコンダクタンス増幅器。
【請求項２】
前記差動増幅手段における前記第1出力ノード及び前記第2出力ノードのうち、該第2出力ノードが、前記第１出力ノードに比べて高利得ノードとして作用することを特徴とする請求項1に記載の演算トランスコンダクタンス増幅器。
【請求項３】
前記第4pMOSトランジスタは、前記差動増幅手段の第1pMOSトランジスタと共に電流ミラーを構成することを特徴とする請求項1に記載の演算トランスコンダクタンス増幅器。
【請求項４】
平衡状態における前記駆動手段のシンク電流が、前記電流シンク用の前記第4nMOSトランジスタ及び前記バイアス電流供給手段の前記第5nMOSトランジスタの大きさと、バイアス電流とにより決定されることを特徴とする請求項3に記載の演算トランスコンダクタンス増幅器。
【請求項５】
前記第5pMOSトランジスタが、前記差動増幅手段の前記第1pMOSトランジスタと電流ミラーを構成することを特徴とする請求項1に記載の演算トランスコンダクタンス増幅器。
【請求項６】
前記第5pMOSトランジスタの幅と長さが、前記差動増幅手段の前記第1pMOSトランジスタの幅と長さと同じであることを特徴とする請求項1に記載の演算トランスコンダクタンス増幅器。
【請求項７】
前記第6nMOSトランジスタの幅と長さが、前記差動増幅手段の前記第3nMOSトランジスタの幅と長さと同じであることを特徴とする請求項1に記載の演算トランスコンダクタンス増幅器。
【請求項８】
前記第7nMOSトランジスタが、前記駆動手段の前記電流シンク用第4nMOSトランジスタと並列に接続されており、前記出力負荷手段への電流シンク動作時に、前記第4nMOSトランジスタと共に前記出力負荷手段をディスチャージさせる機能を有することを特徴とする請求項1に記載の演算トランスコンダクタンス増幅器。
【請求項９】
前記駆動電流調節手段が、前記第1出力信号を受信して、前記出力負荷手段に接続された前記出力ノードを介して、前記出力負荷手段をディスチャージさせるための前記駆動手段のシンク電流を調節し、又は前記第2出力信号を受信して、前記出力負荷手段に接続された前記出力ノードを介して、前記出力負荷手段をチャージさせるための駆動手段のソース電流を調節する機能を備えていることを特徴とする請求項1に記載の演算トランスコンダクタンス増幅器。
【請求項１０】
第3差動入力信号及び第4差動入力信号を差動増幅し、それぞれ対応する第3出力ノード、第4出力ノードを介して、それぞれ対応する第3出力信号、第4出力信号を発生させる差動増幅手段と、
該差動増幅手段からの前記第3出力信号及び前記第4出力信号により、出力負荷手段に接続された出力ノードを介して、前記出力負荷手段をチャージ及びディスチャージさせるための駆動手段と、
前記差動増幅手段からの前記第3出力信号により、前記駆動手段の駆動電流を調節するための駆動電流調節手段とを備え、
前記差動増幅手段が、
能動負荷用の第1nMOSトランジスタ及び第2nMOSトランジスタと、
前記第3差動入力信号及び第4差動入力信号が、それぞれのゲートに印加される第1pMOSトランジスタ、第2pMOSトランジスタと、
該第1pMOSトランジスタ及び第2pMOSトランジスタに、バイアス電流を供給するための第3pMOSトランジスタとで構成され、
前記第1nMOSトランジスタ及び前記第2nMOSトランジスタのゲートが、前記第1nMOSトランジスタのドレインに接続され、さらに前記第1pMOSトランジスタのドレインと前記第1nMOSトランジスタのドレイン同士及び前記第2pMOSトランジスタのドレインと前記第2nMOSトランジスタのドレイン同士が、それぞれ前記第3出力ノード、前記第4出力ノードを介して接続され、
前記駆動手段が、
電源と前記出力ノードとの間に接続され、ゲートにバイアス電流が印加される前記第4pMOSトランジスタで構成され、前記出力負荷手段に接続された前記出力ノードを介して、前記出力負荷手段をチャージさせるための電流ソース手段と、
前記出力ノードと接地との間に接続され、ゲートに前記差動増幅手段の前記第4出力ノードの前記第4出力信号が印加される第3nMOSトランジスタで構成され、前記出力負荷手段に接続された前記出力ノードを介して、前記出力負荷手段をディスチャージさせるための電流シンク手段と、
前記差動増幅手段の前記第3出力ノードの前記第3出力信号により駆動される第4nMOSトランジスタと、ドレイン及びゲートがダイオード接続され、前記ドレインに前記第4nMOSトランジスタのドレインが接続され、ソースが電源に接続された第5pMOSトランジスタとで構成され、前記電流ソース手段にバイアス電流を供給するためのバイアス電流供給手段とを備え、
前記駆動電流調節手段が、
前記差動増幅手段の前記第3出力ノードの前記第3出力信号がゲートに印加され、ドレインノードと接地との間に接続された第5nMOSトランジスタと、
前記ドレインノードと電源との間に接続され、ゲートに前記バイアス電圧が印加される第6pMOSトランジスタと、
前記出力ノードと電源との間に接続され、ゲートが前記ドレインノードに接続される第7pMOSトランジスタと
を備えていることを特徴とする演算トランスコンダクタンス増幅器。
【請求項１１】
前記差動増幅手段の前記第3出力ノード及び前記第4出力ノードのうち、該第4出力ノードが、前記第3出力ノードに比べて高利得ノードとして作用することを特徴とする請求項10に記載の演算トランスコンダクタンス増幅器。
【請求項１２】
前記第4nMOSトランジスタが、前記差動増幅手段の前記第1nMOSトランジスタと共に電流ミラーを構成することを特徴とする請求項10に記載の演算トランスコンダクタンス増幅器。
【請求項１３】
平衡状態における前記駆動手段のソース電流が、前記電流ソース用の前記第4pMOSトランジスタの大きさ及び前記バイアス電流供給手段の前記第5pMOSトランジスタの大きさと、バイアス電流とにより決定されることを特徴とする請求項10に記載の演算トランスコンダクタンス増幅器。
【請求項１４】
前記第5nMOSトランジスタが、前記差動増幅手段の前記第1nMOSトランジスタと電流ミラーを構成することを特徴とする請求項10に記載の演算トランスコンダクタンス増幅器。
【請求項１５】
前記第5nMOSトランジスタの幅と長さが、前記差動増幅手段の前記第1nMOSトランジスタの幅と長さと同じであることを特徴とする請求項10に記載の演算トランスコンダクタンス増幅器。
【請求項１６】
前記第6pMOSトランジスタの幅と長さが、前記差動増幅手段の前記第3pMOSトランジスタの幅と長さと同じであることを特徴とする請求項10に記載の演算トランスコンダクタンス増幅器。
【請求項１７】
前記第7pMOSトランジスタが、前記駆動手段の前記電流ソース用の前記第4pMOSトランジスタと並列に接続されており、前記出力負荷手段への電流ソース動作時に、前記第4pMOSトランジスタと共に前記出力負荷手段をチャージさせる機能を有することを特徴とする請求項10に記載の演算トランスコンダクタンス増幅器。
【請求項１８】
前記駆動電流調節手段が、前記第3出力信号を受信して、前記出力負荷手段に接続された前記出力ノードを介して、前記出力負荷手段をチャージさせるための駆動手段のソース電流を調節し、又は前記第3出力信号を受信して、前記出力負荷手段に接続された前記出力ノードを介して、前記出力負荷手段をディスチャージさせるための駆動手段のシンク電流を調節する機能を備えていることを特徴とする請求項10に記載の演算トランスコンダクタンス増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、LCD(Liquid Crystal Display)のソースドライバのような大きな容量性出力負荷を駆動する出力バッファ用演算トランスコンダクタンス増幅器に関し、より詳細には、電力の消費量を減らし、出力負荷の駆動能力を向上させることができる出力バッファ用演算トランスコンダクタンス増幅器に関する。
【０００２】
【従来の技術】
通常、演算増幅器は、差動入力段の反転及び非反転端のうちの一つが出力ノードに接続された形態のバッファに用いられ、アナログ信号を出力するように構成されている。
【０００３】
図1は、従来の出力バッファ用の2段演算増幅器の構成を示す回路図である。図1に示されているように、従来の2段演算増幅器は、1対の差動入力信号IN+、IN-を受信して差動増幅する差動増幅部11と、差動増幅部11からの出力信号及びバイアス電圧(Vbias)によって、出力ノードN12に接続された出力負荷部13を駆動する駆動部12とを含んで構成されている。
【０００４】
差動増幅部11は、能動負荷を構成するpMOSトランジスタMP11、MP12と、1対の差動入力信号IN+、IN-が各々のゲートに印加されるnMOSトランジスタMN11、MN12と、一定のバイアス電圧(Vbias)がゲートに印加されるnMOSトランジスタMN13とを含んでいる。
【０００５】
駆動部12は、電流ソース用pMOSトランジスタMP13と電流シンク用nMOSトランジスタMN14とを含んで構成されている。そして、電流ソース用pMOSトランジスタMP13は、そのゲートが差動増幅部11の出力ノードN11に接続されており、出力負荷部13をチャージするために、ドレインが駆動部12の出力ノードN12に接続されている。また、電流シンク用nMOSトランジスタMN14は、出力ノードN12に接続された出力負荷部13をディスチャージさせるために、そのゲートにバイアス電圧(Vbias)が印加されるように構成されている。上記の出力負荷部13は、出力ノードN12に接続された抵抗RLとキャパシタCLとで構成されている。
【０００６】
以下、上記構成を有する従来の2段演算増幅器の動作を説明する。差動増幅部11が1対の差動入力信号IN+、IN-を受信し、差動増幅して、その出力ノードN11を介して所定レベルの出力信号を出力する。駆動部12が出力負荷部13に電流をソースする場合には、差動増幅部11の出力ノードN11を介して出力される出力信号により、電流ソース用pMOSトランジスタMP13がターンオンされる。それによって、駆動部12は、出力負荷部13をチャージさせる。
【０００７】
一方、駆動部12が出力負荷部13の電流をシンクする場合には、電流ソース用pMOSトランジスタMP13がターンオフされ、電流シンク用nMOSトランジスタMN14のゲートにバイアス電圧(Vbias)が印加される。それによって、駆動部12は、出力負荷部13をディスチャージさせる。
【０００８】
上記の従来の2段演算増幅器は、出力負荷の電流駆動能力面からは、出力負荷部13をチャージさせる電流ソース用pMOSトランジスタMP13の駆動能力は充分である。しかし、出力負荷部13をディスチャージさせる電流シンク用nMOSトランジスタMN14の駆動能力は、平衡状態(quiescent  state)の電流によって制限される。
【０００９】
すなわち、nMOSトランジスタMN14のゲートには、差動増幅部11にバイアス電流を供給するために、固定されたバイアス電圧(Vbias)が印加されるので、nMOSトランジスタMN14の駆動能力は、ゲートに差動増幅部11の出力ノードN11が接続された電流ソース用pMOSトランジスタMP13の駆動能力に比べて著しく劣る。
【００１０】
したがって、電流シンク用nMOSトランジスタMN14の駆動能力を向上させて、出力負荷部13を速やかにディスチャージさせるためには、平衡状態の電流を増加させる必要がある。しかしながら、電流シンク用nMOSトランジスタM14の駆動能力を向上させるために、平衡状態の電流を増加させると、演算増幅器の出力ノードN12に大きな電流が流れる状態となり、スタティックパワーの消費量が大幅に増加するという問題点があった。
【００１１】
特に、液晶パネルの各画素を駆動するためのLCDソースドライバのような場合には、各画素ごとに、図1に示したような出力バッファ用２段演算増幅器を必要とする。したがって、電力の消費量の観点から、図1に示した構造の増幅器をLCDソースドライバに適用するには無理があった。
【００１２】
図2は、従来の1段型の演算トランスコンダクタンス増幅器の構成を示す回路図である。図2に示されているように、従来の1段型の演算トランスコンダクタンス増幅器は、1対の差動入力信号IN+、IN-を受信して差動増幅する差動増幅部21と、差動増幅部21の第1出力ノードN21及び第2出力ノードN22からの第1出力信号及び第2出力信号により、出力ノードN23に接続された出力負荷部23を駆動する駆動部22とを含む。
【００１３】
差動増幅部21は、図1に示した差動増幅部11と構成が類似している。ただし、図1では、能動負荷を構成するpMOSトランジスタMP11、MP12のゲートが互いに接続されてpMOSトランジスタMP11のドレインに接続され、pMOSトランジスタMP12のドレインが差動増幅部11の出力ノードN11を構成している。それに対して、図2に示した差動増幅部21は、能動負荷を構成するpMOSトランジスタMP21、MP22のゲートが、各々のドレインに接続されており、各々のドレインが差動増幅部21の第1出力ノードN21及び第2出力ノードN22を構成している。
【００１４】
駆動部22は、差動増幅部21の第2出力ノードN22の第2出力信号により出力負荷部23をチャージさせるための電流ソース用pMOSトランジスタMP24と、差動増幅部21の第1出力ノードN21の第1出力信号により電流シンク用バイアス電流を供給するためのpMOSトランジスタMP23及びnMOSトランジスタMN24と、pMOSトランジスタMP23及びnMOSトランジスタMN24により供給されたバイアス電流により駆動され、出力負荷部23をディスチャージさせるための電流シンク用nMOSトランジスタMN25を含んで構成されている。
【００１５】
上記の出力負荷部23は、図1に示した演算増幅器の場合と同様に、キャパシタCLと抵抗RLを含んで構成されている。
【００１６】
以下、上記構成を有する1段型の演算増幅器の動作を説明する。差動増幅部21は、1対の差動入力信号IN+、IN-を受信し、差動増幅して、第1出力ノードN21及び第2出力ノードN22を介して、第1出力信号及び第2出力信号を出力する。駆動部22が出力負荷部23に電流をソースする場合には、差動増幅部21の第2出力ノードN22を介して出力される第2出力信号により、電流ソース用pMOSトランジスタMP24がターンオンされる。それによって、駆動部22は、出力負荷部23をチャージさせる。
【００１７】
一方、駆動部22が出力負荷部23の電流をシンクする場合には、差動増幅部21の第1出力ノードN21の出力信号がゲートに印加されるpMOSトランジスタMP23と、差動増幅部21のpMOSトランジスタMP21とが電流ミラーを形成する。それによって、ダイオード接続されたnMOSトランジスタMN24を介して、電流シンク用nMOSトランジスタMN25にバイアス電流を供給して、出力負荷部23をディスチャージさせる。
【００１８】
したがって、従来の1段型の演算増幅器の場合には、差動増幅部21の第1出力ノードN21及び第2出力ノードN22の出力信号により、電流シンク用nMOSトランジスタMN25と電流ソース用pMOSトランジスタMP24を各々駆動させる。それによって、電流ソース時には、pMOSトランジスタMP24に流れる電流I/2が、pMOSトランジスタのサイズ比MP24/MP22だけ増加して電流ミラーされ、電流シンク時には、nMOSトランジスタMN25には、電流I/2がnMOSトランジスタのサイズ比MN25/MN23だけ増加されて電流ミラーされる。
【００１９】
上記のように、従来の1段型の演算トランスコンダクタンス増幅器は、出力負荷部23の電流ソース用駆動能力と電流シンク用駆動能力とが同じという利点がある。しかし、出力負荷部23の電流ソース用pMOSトランジスタMP24と電流シンク用nMOSトランジスタMN25の最大駆動電流は、平衡状態の電流の2倍に制限されるという問題点があった。
【００２０】
すなわち、差動増幅部21のnMOSトランジスタMN23のゲートには、一定のバイアス電圧(Vbias)が印加されるので、nMOSトランジスタMN23には、常に電流Iが流れ、これによって平衡状態でnMOSトランジスタMN21、MN22には同じI/2の電流が流れる。
【００２１】
そのために、電流ソース用pMOSトランジスタMP24と電流シンク用nMOSトランジスタMN25には、I/2の電流がpMOSトランジスタMP24/MP22のサイズ比とnMOSトランジスタMN25/MN24のサイズ比だけ各々増加されてミラーされる。
【００２２】
この場合、差動入力信号IN+、IN-により、nMOSトランジスタMN21またはMN22の片方に全ての電流Iが流れると、pMOSトランジスタMP24またはnMOSトランジスタMN25に流れる電流は、IがpMOSトランジスタMP24、MP22またはnMOSトランジスタMN25、MN24のサイズ比だけ増加した値となる。そのために、最大駆動電流は平衡状態電流の2倍となる。
【００２３】
したがって、従来の1段型の演算増幅器は、利得が低く、電流シンク及び電流ソースに対して同じ駆動能力を有するものの、最大駆動電流が平衡状態の電流の2倍に制限される。そのために、容量の大きい負荷を駆動させるためには、平衡状態の電流自体を大幅に増加させる必要があり、その結果電力の消費量が著しく多くなるという問題点があった。
【００２４】
図3は、主に容量の大きい負荷の駆動に用いられるプッシュプル演算増幅器の構成を示す回路図である。
【００２５】
図3に示されているように、従来のプッシュプル演算増幅器は、1対の差動入力信号IN+、IN-を受信して差動増幅する差動増幅部31と、差動増幅部31の第1出力ノードN31及び第2出力ノードN32からの第1出力信号及び第2出力信号により、出力ノードN33に接続された出力負荷部33を駆動する駆動部32を含んでいる。
【００２６】
差動増幅部31は、図1、図2に示したそれぞれ差動増幅部11、21と構成が類似している。従来のプッシュプル演算増幅器において、差動増幅部31は、pMOSトランジスタMP31、MP32のゲート同士が接続されてpMOSトランジスタMP31のドレインに接続されており、pMOSトランジスタMP31、MP32のドレインが差動増幅部31の第1ノードN31及び第2ノードN32を構成している。
【００２７】
駆動部32は、電流ソース用pMOSトランジスタMP34、電流シンク用nMOSトランジスタMN35、pMOSトランジスタMP33及びnMOSトランジスタMN34を含んで構成されている。そして、電流ソース用pMOSトランジスタMP34には、差動増幅部31の第2出力ノードN32の第2出力信号により出力負荷部33がチャージされる。また、電流シンク用nMOSトランジスタMN35は、差動増幅部31の第1出力ノードN31の第1出力信号により、電流シンク用バイアス電流を供給するためのpMOSトランジスタMP33、及びnMOSトランジスタMN34により駆動されて、出力負荷部33をディスチャージさせる。
【００２８】
なお、出力負荷部33は、図1に示した演算増幅器の場合と同様に、キャパシタCLと抵抗RLとを含んで構成されている。
【００２９】
以下、上記構成のプッシュプル演算増幅器の動作を説明する。
【００３０】
差動増幅部31は、1対の差動入力信号IN+、IN-を受信し、差動増幅して、第1出力ノードN31及び第2出力ノードN32を介して、第1出力信号及び第2出力信号を出力する。
【００３１】
出力負荷部33に電流をソースする場合には、駆動部32が差動増幅部31の第2出力ノードN32の出力信号を受信し、その信号により、駆動部32の電流ソース用pMOSトランジスタMP34が駆動されて、駆動部32が出力ノードN33に接続された出力負荷部33をチャージさせる。
【００３２】
一方、出力負荷部33の電流をシンクする場合には、差動増幅部31の第1出力ノードN31の出力信号がゲートに印加される駆動部32のpMOSトランジスタMP33と差動増幅部31のpMOSトランジスタMP31とが電流ミラーを形成し、ダイオード接続されたnMOSトランジスタMN34を介して電流シンク用nMOSトランジスタMN35にバイアス電流を供給する。それによって、駆動部32が、出力ノードN33に接続された出力負荷部33をディスチャージさせる。
【００３３】
図３に示した従来のプッシュプル演算増幅器は、電流ソース用pMOSトランジスタMP34のゲートが差動増幅部31の第2出力ノードN32と接続されており、図1の場合と同様に、差動増幅部31の第2出力ノードN32の出力信号により駆動されるので、充分な電流ソース駆動能力が得られる。
【００３４】
一方、電流シンク用nMOSトランジスタMN35のゲートには、図1の場合とは異なり、ダイオード接続されたnMOSトランジスタMN34が接続されており、一定のバイアス電圧(Vbias)が印加されない。この場合、差動増幅部31の第1出力ノードN31でダイオード接続されている能動負荷であるpMOSトランジスタMP31とpMOSトランジスタMP33とが電流ミラーを形成して、nMOSトランジスタMN34を介してnMOSトランジスタMN35にバイアス電流がミラーされる。
【００３５】
したがって、電流シンク用nMOSトランジスタMN35には、nMOSトランジスタのサイズ比MN35/MN33だけ増加した電流が流れるので、pMOSトランジスタMP34とnMOSトランジスタMN35は、プッシュプルドライバーとして動作する。
【００３６】
図３に示した従来のプッシュプル演算増幅器は、図1及び図2に示した演算増幅器に比べて、電力の消費量や電流駆動能力において優れた特性を有する。しかし、nMOSトランジスタMN35の最大電流シンク駆動能力は、nMOSトランジスタMN33に流れる電流IにnMOSトランジスタMN34/NM35のサイズ比を乗じた値(I×nMOSトランジスタMN35/MN34のサイズ比)となるので、nMOSトランジスタMN35の電流シンク駆動能力は、pMOSトランジスタMP34の電流ソース駆動能力に比べて劣る。
【００３７】
したがって、nMOSトランジスタMN35の電流シンク駆動能力を向上させるためには、電流Iを増加させるか、またはnMOSトランジスタMN35/MN34のサイズ比をさらに大きくする必要があるので、スタティックパワーの消費量が増加するという問題点があった。
【００３８】
【発明が解決しようとする課題】
本発明は、上記の従来技術の問題点を解決するためになされたものであって、電力の消費量を減少させ、かつ駆動能力を向上させることができる出力バッファ用演算トランスコンダクタンス増幅器を提供することを目的としている。
【００３９】
【課題を解決するための手段】
本発明に係る演算トランスコンダクタンス増幅器は、第1差動入力信号及び第2差動入力信号を差動増幅し、それぞれ対応する第1出力ノード、第2出力ノードを介して、対応する第1出力信号、第2出力信号を発生させる差動増幅手段と、該差動増幅手段からの前記第1出力信号及び前記第2出力信号により、出力負荷手段に接続された出力ノードを介して、前記出力負荷手段をチャージ及びディスチャージさせるための駆動手段と、前記差動増幅手段からの前記第1出力信号により、前記駆動手段の駆動電流を調節するための駆動電流調節手段とを備え、前記差動増幅手段が、能動負荷用の第1pMOSトランジスタ及び第2pMOSトランジスタと、前記第1差動入力信号、前記第2差動入力信号が各々のゲートに印加される第1nMOSトランジスタ及び第2nMOSトランジスタと、該第1nMOSトランジスタ及び第2nMOSトランジスタに、バイアス電流を供給するための第3nMOSトランジスタとを備え、前記第1pMOSトランジスタ及び第2pMOSトランジスタのゲートが、前記第1pMOSトランジスタのドレインに接続され、前記第1pMOSトランジスタのドレインと前記第1nMOSトランジスタのドレイン同士及び前記第2pMOSトランジスタのドレインと前記第2nMOSトランジスタのドレイン同士が、それぞれ前記第1出力ノード、前記第2出力ノードを介して接続され、前記駆動手段が、接地と前記出力ノードとの間に接続され、ゲートにバイアス電流が印加される第4nMOSトランジスタで構成され、前記出力負荷手段に接続された前記出力ノードを介して、前記出力負荷手段をディスチャージさせるための電流シンク手段と、電源電圧と前記出力ノードとの間に接続され、ゲートに前記差動増幅手段の前記第2出力ノードの前記第2出力信号が印加される第3pMOSトランジスタで構成され、前記出力負荷手段に接続された前記出力ノードを介して、前記出力負荷手段をチャージさせるための電流ソース手段と、前記差動増幅手段の前記第1出力ノードの前記第1出力信号により駆動される第4pMOSトランジスタと、ドレイン及びゲートがダイオード接続され、前記ドレインに前記第4pMOSトランジスタのドレインが接続され、ソースが接地された第5nMOSトランジスタとで構成され、前記電流シンク手段にバイアス電流を供給するためのバイアス電流供給手段とを備え、前記駆動電流調節手段が、前記差動増幅手段の前記第1出力ノードの前記第1出力信号がゲートに印加され、ドレインノードと電源との間に接続された前記第5pMOSトランジスタと、前記ドレインノードと接地との間に接続され、ゲートに前記バイアス電圧が印加される第6nMOSトランジスタと、前記出力ノードと接地との間に接続され、ゲートが前記ドレインノードに接続された第7nMOSトランジスタとを備えていることを特徴とする。
【００４１】
さらに、本発明に係る演算トランスコンダクタンス増幅器は、第3差動入力信号及び第4差動入力信号を差動増幅し、それぞれ対応する第3出力ノード、第4出力ノードを介して、それぞれ対応する第3出力信号、第4出力信号を発生させる差動増幅手段と、該差動増幅手段からの前記第3出力信号及び前記第4出力信号により、出力負荷手段に接続された出力ノードを介して、前記出力負荷手段をチャージ及びディスチャージさせるための駆動手段と、前記差動増幅手段からの前記第3出力信号により、前記駆動手段の駆動電流を調節するための駆動電流調節手段とを備え、前記差動増幅手段が、能動負荷用の第1nMOSトランジスタ及び第2nMOSトランジスタと、前記第3差動入力信号及び第4差動入力信号が、それぞれのゲートに印加される第1pMOSトランジスタ、第2pMOSトランジスタと、該第1pMOSトランジスタ及び第2pMOSトランジスタに、バイアス電流を供給するための第3pMOSトランジスタとで構成され、前記第1nMOSトランジスタ及び前記第2nMOSトランジスタのゲートが、前記第1nMOSトランジスタのドレインに接続され、さらに前記第1pMOSトランジスタのドレインと前記第1nMOSトランジスタのドレイン同士及び前記第2pMOSトランジスタのドレインと前記第2nMOSトランジスタのドレイン同士が、それぞれ前記第3出力ノード、前記第4出力ノードを介して接続され、前記駆動手段が、電源と前記出力ノードとの間に接続され、ゲートにバイアス電流が印加される前記第4pMOSトランジスタで構成され、前記出力負荷手段に接続された前記出力ノードを介して、前記出力負荷手段をチャージさせるための電流ソース手段と、前記出力ノードと接地との間に接続され、ゲートに前記差動増幅手段の前記第4出力ノードの前記第4出力信号が印加される第3nMOSトランジスタで構成され、前記出力負荷手段に接続された前記出力ノードを介して、前記出力負荷手段をディスチャージさせるための電流シンク手段と、前記差動増幅手段の前記第3出力ノードの前記第3出力信号により駆動される第4nMOSトランジスタと、ドレイン及びゲートがダイオード接続され、前記ドレインに前記第4nMOSトランジスタのドレインが接続され、ソースが電源に接続された第5pMOSトランジスタとで構成され、前記電流ソース手段にバイアス電流を供給するためのバイアス電流供給手段とを備え、前記駆動電流調節手段が、前記差動増幅手段の前記第3出力ノードの前記第3出力信号がゲートに印加され、ドレインノードと接地との間に接続された第5nMOSトランジスタと、前記ドレインノードと電源との間に接続され、ゲートに前記バイアス電圧が印加される第6pMOSトランジスタと、前記出力ノードと電源との間に接続され、ゲートが前記ドレインノードに接続される第7pMOSトランジスタとを備えていることを特徴とする。
【００４３】
さらに、本発明に係る演算トランスコンダクタンス増幅器において、前記駆動電流調節手段が、前記第3出力信号を受信して、前記出力負荷手段に接続された前記出力ノードを介して、前記出力負荷手段をディスチャージさせるために前記駆動手段のシンク電流を調節し、又は前記第4出力信号を受信して、前記出力負荷手段に接続された前記出力ノードを介して、前記出力負荷をチャージさせるための駆動手段のソース電流を調節する機能を備えていることが望ましい。
【００４４】
【発明の実施の形態】
以下、本発明に係る出力バッファ用演算トランスコンダクタンス増幅器をさらに具体的に説明するために、本発明に係る実施の形態を添附する図面を参照し、さらに詳細に説明する。
【００４５】
図4は、本発明の一実施の形態に係る演算トランスコンダクタンス増幅器の構成を示す回路図である。
【００４６】
図4に示されているように、本発明の一実施の形態に係る演算トランスコンダクタンス増幅器は、1対の差動入力信号IN+、IN-（第2、第1差動入力信号）を受信して差動増幅する差動増幅部41と、差動増幅部41の第1出力ノードN41、第2出力ノードN42のそれぞれ第1出力信号、第2出力信号により、出力ノードN43に接続された出力負荷部43を駆動する駆動部42と、差動増幅部41の第1出力ノードN41の第1出力信号により、駆動部42の駆動電流のうちシンク電流を調節するための駆動電流調節部44を含んで構成されている。
【００４７】
差動増幅部41は、能動負荷であるpMOSトランジスタMP41、MP42（第１、第２pMOSトランジスタ）と、差動入力信号IN-、IN+が各々のゲートに印加されるnMOSトランジスタMN41、MN42（第１、第２nMOSトランジスタ）と、一定バイアス電圧(Vbias)がゲートに印加されるnMOSトランジスタMN43（第３nMOSトランジスタ）とを含んでいる。
【００４８】
差動増幅部41において、pMOSトランジスタMP41、MP42のゲートが、pMOSトランジスタMP41のドレインに共に接続されており、pMOSトランジスタMP41とMP42のドレインが、それぞれ第1出力ノードＮ41、第2出力ノードN42に接続されている。なお、差動増幅部41における第1出力ノードN41及び第2出力ノードN42のうち、第2出力ノードN42が第1出力ノードN41に比べて高利得ノードである。
【００４９】
駆動部42は、差動増幅部41の第2出力ノードN42の第2出力信号により、出力負荷部43をチャージさせるための電流ソース用pMOSトランジスタMP44（第３pMOSトランジスタ）と、差動増幅部41の第1出力ノードN41の第1出力信号に応じて電流シンク用バイアス電流を供給するためのpMOSトランジスタMP43（第４pMOSトランジスタ）及びnMOSトランジスタMN44（第５nMOSトランジスタ）と、pMOSトランジスタMP43及びnMOSトランジスタMN44により供給されるバイアス電流により駆動されて、出力負荷部43をディスチャージさせるための電流シンク用nMOSトランジスタMN45（第４nMOSトランジスタ）とを含んで構成されている。
【００５０】
駆動部42において、pMOSトランジスタMP43のゲートは、差動増幅部41の第1出力ノードN41に接続され、pMOSトランジスタMP43のドレインは、ゲートとドレインがダイオード接続されたnMOSトランジスタMN44のドレインに接続されている。また、電流ソース用pMOSトランジスタMP44のゲートは、差動増幅部41の第2出力ノードN42に接続され、電流シンク用nMOSトランジスタMN45のゲートは、nMOSトランジスタMN44のゲートに接続され、電流ソース用pMOSトランジスタMP44と電流シンク用nMOSトランジスタMN45のドレインは、いずれも駆動部42の出力ノードN43に接続されている。
【００５１】
また、駆動部42のpMOSトランジスタMP43のゲートは、差動増幅部41の第1出力ノードN41に接続されており、pMOSトランジスタMP41と電流ミラーを形成する。また、駆動部42は、電流ソース用pMOSトランジスタMP44のゲートとドレインとの間に接続されたキャパシタCcをさらに含んでおり、このキャパシタCcは、AC特性を補償するためのキャパシタとしての作用をする。
【００５２】
駆動電流調節部44は、差動増幅部41の第1ノードN41の第1出力信号がゲートに印加されるpMOSトランジスタMP45（第５pMOSトランジスタ）と、一定バイアス電圧(Vbias)がゲートに印加され、ドレインがpMOSトランジスタMP45のドレインにドレインノードn44を介して接続されたnMOSトランジスタMN46（第６nMOSトランジスタ）と、ゲートがpMOSトランジスタMP45とnMOSトランジスタMN46のドレイン側のノードN44に接続され、ドレインが駆動部42の出力ノードN43に接続されたnMOSトランジスタMN47（第７nMOSトランジスタ）とを含んで構成されている。
【００５３】
駆動電流調節部44において、nMOSトランジスタMN47は、電流シンク用nMOSトランジスタMN45と並列に接続されており、ゲートがpMOSトランジスタMP45とnMOSトランジスタMN46のドレイン側のノードN44に接続されている。駆動電流調節部44は、出力負荷部43の電流をシンクする際に、電流シンク用nMOSトランジスタMN45と共に、出力負荷部43を速やかにディスチャージさせる役割をする。
【００５４】
本発明の実施の形態に係る演算増幅器において、出力負荷部43の電流ソース用pMOSトランジスタMP44のゲートは、差動増幅部41の高利得ノードである第2出力ノードN42に接続され、充分な電流ソースの駆動能力を有するように構成されており、出力負荷部43の電流シンク用nMOSトランジスタMN45のゲートは、nMOSトランジスタMN44のゲートに接続されている。
【００５５】
駆動電流調節部44のpMOSトランジスタMP45は、そのゲートが差動増幅部41の第1出力ノードN41に接続されており、差動増幅部41のpMOSトランジスタMP41との間で電流ミラーを構成する。この場合、pMOSトランジスタMP41、MP45の大きさ（サイズ：長さと幅）は同じであり、nMOSトランジスタMN43、MN46の大きさ（サイズ：長さと幅）は同じに設定されている。
【００５６】
以下、図４に示した本発明の実施の形態に係る演算トランスコンダクタンス増幅器の動作を説明する。
【００５７】
図5は、本実施の形態に係る演算増幅器の動作を説明するためのモデルを示す図であり、閉ループにより構成された単位利得出力バッファの例を示す図である。
【００５８】
本発明の実施の形態に係る演算増幅器の動作を、平衡状態の場合、すなわち出力OUTが入力INと同じ電圧に設定された場合、出力負荷部43に電流をソースする場合、すなわち、入力信号INの電圧レベルがローレベルからハイレベルに変わる場合、出力負荷部43から電流をシンクする場合、すなわち、入力信号INの電圧レベルがハイレベルからローレベルに変わる場合の3つに分けて説明する。
【００５９】
図5は、出力バッファ500の駆動が要求される出力負荷のモデルを示しており、TFT  LCDソースドライバICの場合、抵抗RLとキャパシタCLは、通常RLが50kΩ、CLが50pFの値を有する。
【００６０】
まず、平衡状態、すなわち、図5において出力OUTが入力INと同じ電圧に設定された場合の動作を説明する。
【００６１】
平衡状態とは、差動入力信号である非反転入力IN+と反転入力IN-が同じ電圧レベルを有する共通モード状態を意味する。この場合、図4におけるnMOSトランジスタMN43には、一定の電流が流れるように、ゲートにバイアス電圧(Vbias)を印加する。このバイアス電圧(Vbias)は、差動増幅部41の入力共通モードレンジを最大にするために、nMOSトランジスタMN43のしきい値電圧Vthより若干大きい値、例えば、Vth+0.2V程度の値とする。
【００６２】
したがって、nMOSトランジスタMN43が飽和領域にあるためには、nMOSトランジスタMN43のドレインとソースとの間の電位差(Vds)は、Vbias-Vth以上であることが要求され、Vth=1.0V、Vbias=1.2Vと仮定すると、Vdsは0.2V以上でなければならない。
【００６３】
平衡状態では、nMOSトランジスタMN41とnMOSトランジスタMN42には、バイアス電流Iの半分の値である同一の電流I/2が流れる。したがって、第1出力ノードN41を介してゲートが接続されている、ダイオード接続されたpMOSトランジスタMP41にも、pMOSトランジスタMP43にもI/2の電流が流れる。駆動部42におけるダイオード接続されたnMOSトランジスタMN44のゲートは、電流シンク用nMOSトランジスタMN45のゲートに接続されているので、nMOSトランジスタMN45には、I/2×(nMOSトランジスタMN45/MN44のサイズ比)の電流が流れる。
【００６４】
一方、平衡状態の場合には、第1出力ノードN41と第2出力ノードN42の電圧レベルがほとんど同一であるので、ゲートが第2出力ノードN42に接続された電流ソース用pMOSトランジスタMP44には、I/2×(pMOSトランジスタMP44/MP42のサイズ比)の電流が流れる。ここで、pMOSトランジスタMP44とnMOSトランジスタMN45は、出力負荷部43を駆動しようとする設定時間(setting time)に応じて、システムの入力オフセットがないように、そのサイズが決定される。
【００６５】
また、ゲートが第1出力ノードN41に接続された駆動電流調節部44のpMOSトランジスタMP45は、pMOSトランジスタMP41と同じサイズを有するので、pMOSトランジスタMP45に流れる電流は、pMOSトランジスタMP41と同様にI/2となる。
【００６６】
したがって、nMOSトランジスタMN46にも、キルヒホッフの電流則によってI/2の電流が流れる。この場合、nMOSトランジスタMN46は、差動増幅部41のnMOSトランジスタMN43と同じサイズを有しており、差動増幅部41のnMOSトランジスタMN43と同様に、ゲートにバイアス電圧(Vbias)が印加される。そのために、ノードN44の電圧が0.2V以上である場合、nMOSトランジスタMN46が飽和領域で動作して、電流Iが流れることになる。
【００６７】
したがって、nMOSトランジスタMN46にI/2の電流が流れるようにするためには、nMOSトランジスタMN46のVds電圧であるノードN44の電圧を0.2V以下に低下させ、nMOSトランジスタMN46が線形領域で動作するようにする。この場合、ノードN44の電圧レベルがnMOSトランジスタMN47のしきい値電圧(Vth)以下であるので、ゲートがノードN44に接続されているnMOSトランジスタMN47はターンオフされて、nMOSトランジスタMN47には電流が流れない。
【００６８】
次に、出力負荷部43に電流をソースする動作を説明する。出力負荷部43に電流をソースする場合は、図5において入力信号INの電圧レベルがローからハイレベルに変わる場合であり、出力負荷部43に電荷をチャージさせて、出力負荷部43の電圧をローレベルからハイレベルに変化させる。
【００６９】
入力信号INが入力信号の入力範囲の最大スイングであるローからハイレベルにスイングする時、非反転入力IN+と、出力ノードOUTに接続された反転入力IN-との間の電圧差が最大となる。
【００７０】
この場合、差動増幅部41のnMOSトランジスタMN43に流れる電流Iは、全て反転入力IN-がゲートに印加されるnMOSトランジスタMN41を介して流れることになる。したがって、差動増幅部41の第2出力ノードN42、すなわち、本実施の形態に係る演算増幅器の出力ノードN42の電圧がほとんど接地レベルに近くまで低下することになり、出力ノードN42にゲートが接続された、駆動部42の電流ソース用pMOSトランジスタMP44の電流ソースの駆動能力は最大となる。
【００７１】
一方、差動増幅部41のnMOSトランジスタMN43には、電流が流れないので、差動増幅部41の第1出力ノードN41にゲートが接続されたpMOSトランジスタMP41、MP43、MP45に流れる電流は0になる。
【００７２】
したがって、ノードN44、N45の電圧レベルは、ほとんど接地レベルに近くなり、ノードN45にゲートが接続されたnMOSトランジスタMN45と、ノードN44にゲートが接続されたnMOSトランジスタMN47は、ターンオフされる。その結果、出力負荷部43の電流ソース用pMOSトランジスタMP44は、そのゲートが高い利得を有する差動増幅部41の第2出力ノードN42に接続されて、出力負荷部43を駆動するのに充分な駆動力を発揮する。
【００７３】
最後に、出力負荷部43から電流をシンクする場合の動作を説明する。出力負荷部43の電流をシンクする際の動作は、図5において入力信号INの電圧レベルを、ハイレベルからローレベルに変化させることを意味する。  入力信号INが入力信号の入力範囲の最大スイングであるハイレベルからローレベルにスイングする時、出力負荷部43に電流をソースする際の動作と同様に、非反転入力IN+と、出力ノードOUTに接続された反転入力ノードIN-との間の電圧差が最大となる。ここで、出力負荷部43に電流をソースする動作はポジティブスルーイング(positive  slewing)であり、出力負荷部43から電流をシンクする動作はネガティブスルーイング(negative  slewing)である。
【００７４】
電流をシンクする動作の場合には、差動増幅部41のnMOSトランジスタMN43に流れる電流Iは、全てnMOSトランジスタMN41を介して流れるので、nMOSトランジスタMN42に流れる電流は0になる。
【００７５】
この場合、pMOSトランジスタMP42のゲートが、ダイオード接続されたpMOSトランジスタMP41のゲートと接続され、pMOSトランジスタMP41を介して電流Iが流れる。したがって、pMOSトランジスタMP42に流れる電流Iを0にするためには、差動増幅部41の第2出力ノードN42の電圧を、ほぼVddまで上げる必要がある。
【００７６】
その結果、差動増幅部41の第2出力ノードN42にゲートが接続された、駆動部42のpMOS トランジスタMP44はターンオフされ、差動増幅部41のnMOSトランジスタMN41に流れる電流Iは、pMOSトランジスタMP41、MP43を介して、駆動部42のダイオード接続されたnMOSトランジスタMN44に流れる。したがって、ノードN45に接続された電流シンク用nMOSトランジスタMN45を介して、I×(nMOSトランジスタMN45/MN44のサイズ比)の電流が、出力負荷部43に流れる。すなわち、nMOSトランジスタMN45の最大シンク電流は、I×(nMOSトランジスタMN45/MN44のサイズ比)である。
【００７７】
nMOSトランジスタMN45の電流シンク用の駆動電流を、pMOSトランジスタMP44の電流ソース用の駆動電流に比べて、非常に小さいか、または大きくするためには、バイアス電流IまたはnMOSトランジスタMN45/MN44のサイズ比を大きくする必要がある。しかし、このような場合には、平衡状態で流れるスタティック電流の増加により、電力の消費量が増加するという問題がある。
【００７８】
したがって、本の実施の形態に係る演算増幅器では、バイアス電流IまたはnMOSトランジスタMN45/MN44のサイズ比を増加させずに、駆動電流調節部44を利用して、電流シンク用ｎMOSトランジスタMN45の電流シンク駆動能力を向上させる。
【００７９】
すなわち、駆動電流調節部44において、pMOSトランジスタMP45はゲートが第1出力ノードN41に接続されているので、pMOSトランジスタMP45には、ダイオード接続されたpMOSトランジスタMP41を介して流れる電流Iと同じ電流が流れることになる。
【００８０】
したがって、駆動電流調節部44のpMOSトランジスタMP45と直列に接続されたnMOSトランジスタMN46にも同じ電流Iが流れることになる。nMOSトランジスタMN46は、差動増幅部41のnMOSトランジスタMN41、MN42にバイアス電流Iを供給するnMOSトランジスタMN43と同じサイズを有し、ゲートに同じバイアス電圧(Vbias)が印加される。したがって、ノードN44の電圧は、nMOSトランジスタMN46を、飽和領域で動作させるのに十分に高いレベルの電圧になる。
【００８１】
供給電源Vddと接地電源GNDパスとの間に直列に接続されたpMOSトランジスタMP45とnMOSトランジスタMN46とは、全て飽和領域で動作することになり、ドレイン側のノードN44の電圧は、ほぼ電圧レベルVdd/2まで高くなり得る。したがって、ゲートがノードN44に接続されたnMOSトランジスタMN47は、ターンオンされて充分な電流シンク能力を発揮して、出力負荷部43から電荷を速やかにディスチャージさせる。
【００８２】
出力ノードOUTの電圧が入力電圧INに近くなると、駆動電流調節部44のpMOSトランジスタMP45に流れる電流は、平衡状態とほとんど同じになる。その結果、ノードN44の電圧は、nMOSトランジスタMN45のしきい値電圧(Vth)以下に低下し、nMOSトランジスタMN47を再びターンオフさせ、続いて、シンク動作中のnMOSトランジスタMN45により、入力電圧INに出力OUTが正確にセットされるようになる。
【００８３】
図5において、非反転入力IN+に印加される信号の電圧レベルがハイレベルからローレベルに低下する時、すなわち、非反転入力IN+に印加される信号の電圧レベルが出力ノードOUTと接続された反転入力IN-より低くなる時、駆動電流調節部44のnMOSトランジスタM47はターンオンされて、nMOSトランジスタMN45のみでは不充分な電流シンク能力を向上させて、所望の時間内に出力ノードOUTを非反転入力IN+の電圧値に設定する。
【００８４】
nMOSトランジスタMN47のサイズは、容量性出力ノードと要求される設定タイムにより決定される。スタティック電流は、nMOSトランジスタMN47に流れないので、ｎMOSトランジスタMN47のサイズの増加に伴うスタティック電力の消費量の増加はない。
【００８５】
本実施の形態に係る演算増幅器として、差動増幅部41の入力端がnMOSトランジスタMN41、MN42で構成された例を示したが、pMOSトランジスタで構成してもよく、その場合にも同じ効果が得られる。
【００８６】
図6は、本発明の別の実施の形態に係る演算トランスコンダクタンス増幅器の構成を示す回路図であり、差動増幅部51の入力端をpMOSトランジスタにより構成した例を示している。
【００８７】
図６に示した実施の形態に係る演算トランスコンダクタンス増幅器は、前述の図４に示した実施の形態の場合とは異なり、充分な電流シンク能力に比べて、電流ソース能力が不充分な場合に、ソース電流を調節するための駆動電流調節部54により、電流ソース能力を向上させるようにしたものである。
【００８８】
図6に示されているように、本発明の別の実施の形態に係る演算トランスコンダクタンス増幅器は、1対の差動入力信号IN+、IN-（第4、第3差動入力信号）を受信して差動増幅する差動増幅部51と、差動増幅部51の第3出力ノードN51及び第4出力ノードN52のそれぞれ第3出力信号、第4出力信号により出力ノードN53に接続された出力負荷部53を駆動する駆動部52と、差動増幅部51の第3出力ノードN51の第3出力信号により、駆動部52の駆動電流のうちソース電流を調節するための駆動電流調節部54を含んで構成されている。
【００８９】
差動増幅部51は、能動負荷であるnMOSトランジスタMN51、MN52（第８、第９nMOSトランジスタ）と、差動入力信号IN+、IN-が各々のゲートに印加されるpMOSトランジスタMP51、MP52（第６、第７pMOSトランジスタ）と、一定のバイアス電圧(Vbias)がゲートに印加されるpMOSトランジスタMP53（第８pMOSトランジスタ）を含んで構成されている。
【００９０】
差動増幅部51において、nMOSトランジスタMN51、MN52のゲートは、nMOSトランジスタMN51のドレインに共に接続されており、さらにpMOSトランジスタMP51のドレインとnMOSトランジスタMN51のドレイン同士及びpMOSトランジスタMP52のドレインとnMOSトランジスタMN52のドレイン同士が、それぞれ第3出力ノードN51、第4出力ノードN52を介して接続されている。差動増幅部51の第3出力ノードN51及び第4出力ノードN52のうち、第4出力ノードN52が第3出力ノードN51に比べて高利得ノードである。
【００９１】
駆動部52は、差動増幅部51の第4出力ノードN52の第4出力信号により、出力負荷部53をディスチャージさせるための電流シンク用nMOSトランジスタMN54と、差動増幅部51の第3出力ノードN51の第3出力信号により、電流ソース用バイアス電流を供給するためのpMOSトランジスタMP54及びnMOSトランジスタMN53と、pMOSトランジスタMP54及びnMOSトランジスタMN53により供給されたバイアス電流により駆動されて、出力負荷部53をチャージさせるための電流ソース用pMOSトランジスタMP55を含んで構成されている。
【００９２】
駆動部52において、nMOSトランジスタMN53のゲートは、差動増幅部51の第3出力ノードN51に接続され、nMOSトランジスタMN53のドレインは、ゲートとドレインがダイオード接続されたpMOSトランジスタMP54のドレインに接続されている。また、電流シンク用nMOSトランジスタMN54のゲートは、差動増幅部51の第4出力ノードN52に接続され、電流ソース用pMOSトランジスタMP55のゲートは、ノードN55を介してpMOSトランジスタMP54のゲートに接続され、さらに、電流ソース用pMOSトランジスタMP55と電流シンク用nMOSトランジスタMN54のドレインは、駆動部52の出力ノードN53に共に接続されている。
【００９３】
nMOSトランジスタMN53のゲートは、差動増幅部51の第3出力ノードN51に接続されており、nMOSトランジスタMN51と電流ミラーを形成する。
【００９４】
また、駆動部52は、電流シンク用nMOSトランジスタMN54のゲートとドレインとの間に接続されたキャパシタCcをさらに含むが、キャパシタCcは、AC特性を補償するためのキャパシタである。
【００９５】
駆動電流調節部54は、差動増幅部51の第3ノードN51の第3出力信号がゲートに印加されるnMOSトランジスタMN55と、一定のバイアス電圧(Vbias)がゲートに印加されて、nMOSトランジスタMN55のドレインにノードN54を介してドレインが接続されたpMOSトランジスタMP56と、pMOSトランジスタMP56とnMOSトランジスタMN55のドレインノードN54にゲートが接続され、演算増幅器の出力ノードN53にドレインが接続されたpMOSトランジスタMP57とを含んで構成されている。
【００９６】
駆動電流調節部54において、pMOSトランジスタMP57は、電流ソース用pMOSトランジスタMP55と並列に接続されており、ゲートがpMOSトランジスタMP56とnMOSトランジスタMN55のドレインノードN54に接続されている。このpMOSトランジスタMP57は、出力負荷部53に電流をソースする際に、電流ソース用pMOSトランジスタMP55と共に出力負荷部53を、速やかにチャージさせる役割をする。
【００９７】
本実施の形態に係る演算増幅器において、出力負荷部53の電流シンク用nMOSトランジスタMN54のゲートは、差動増幅部51の高利得ノードである第4出力ノードN52に接続されて充分な電流シンクの駆動能力を有するように構成されている。なお、出力負荷部53の電流ソース用pMOSトランジスタMP55のゲートは、ノードN55を介してpMOSトランジスタMP54のゲートに接続されている。
【００９８】
駆動電流調節部54のnMOSトランジスタMN55は、そのゲートが差動増幅部51の第3出力ノードN51に接続されており、差動増幅部51のnMOSトランジスタMN51と電流ミラーを構成する。この場合、nMOSトランジスタMN51、MN55の長さと幅は、同じ大きさを有し、pMOSトランジスタMP53、MP56の幅と長さも同じ大きさを有する。
【００９９】
図６に示した本発明の別の実施の形態に係る演算トランスコンダクタンスも、図4に示したものと同様に、平衡状態で電流ソース及び電流シンク動作を行うが、平衡状態における動作は前述の場合と同様である。
【０１００】
図６に示した別の実施の形態に係る演算増幅器は、電流シンク用nMOSトランジスタMN54が充分なシンク能力を有する場合に、駆動電流調節部54により、電流ソース用pMOSトランジスタMP55の電流ソース能力を向上させるものである。
【０１０１】
すなわち、電流シンク動作時には、差動増幅部51の高利得出力ノードである第4出力ノードN52に接続された電流シンク用nMOSトランジスタMN54により、出力負荷部53の電流を十分にシンクして出力負荷部53を速やかにディスチャージさせる。
【０１０２】
一方、電流をソースする動作の際には、図4において説明した場合と同じ原理により、駆動電流調節部54のpMOSトランジスタMP57が、電流ソース用pMOSトランジスタMP55と共に出力負荷部53の電流をソースして、出力負荷部53を速やかにチャージさせることによって、電流ソース能力を向上させることができる。
【０１０３】
図7及び図8は、それぞれ図4、図6に示した本実施の形態に係る演算トランスコンダクタンス増幅器のチャージ及びディスチャージ状況のシミュレーション結果を示す図である。また、図9は、本実施の形態に係る演算トランスコンダクタンス増幅器のオフセットガンマ特性を示す図である。
【０１０４】
なお、本発明の技術的範囲は、前述の本実施の形態に限られるものではない。本発明の技術思想から逸脱しない範囲内で様々の変更、改善を行うことが可能であり、それらも本発明の技術的範囲に属する。
【０１０５】
【発明の効果】
本発明に係る演算トランスコンダクタンス増幅器は、容量が大きな出力負荷を駆動する出力バッファ用に好適であり、出力負荷の駆動能力を向上させるために、バイアス電流やトランジスタのサイズを増加させる必要がない。すなわち、電流シンク用トランジスタのシンク電流及び電流ソース用トランジスタのソース電流を調節することによって、電力の消費量を低減することが可能であり、かつ速やかに出力負荷を所望のレベルにチャージまたはディスチャージさせることができるので、電流シンク及び電流ソース用駆動能力を充分に向上させることができる。
【０１０６】
したがって、本発明に係る演算増幅器は、低消費電力でありながら、容量が大きい出力負荷部を容易に駆動させることができるという利点を持っている。
【図面の簡単な説明】
【図１】  従来の2段演算トランスコンダクタンス増幅器の構成を示す回路図である。
【図２】  従来の1段演算トランスコンダクタンス増幅器の構成を示す回路図である。
【図３】  従来のプッシュプル演算増幅器の構成を示す回路図である。
【図４】  本発明の一実施の形態に係る演算トランスコンダクタンス増幅器の構成を示す回路図である。
【図５】  図4に示した実施の形態に係る演算トランスコンダクタンス増幅器の動作を説明するためのモデルを示す回路図である。
【図６】  本発明の別の実施の形態に係る演算トランスコンダクタンス増幅器の構成を示す回路図である。
【図７】  図４に示した本発明の実施の形態に係る演算トランスコンダクタンス増幅器のチャージ及びディスチャージ状況のシミュレーション結果を示す図である。
【図８】  図６に示した本発明の別の実施の形態に係る演算トランスコンダクタンス増幅器のチャージ及びディスチャージ状況のシミュレーション結果を示す図である。
【図９】  本発明の実施の形態に係る演算トランスコンダクタンス増幅器のオフセットガンマ特性を示す図である。
【符号の説明】
41、51      差動増幅部
42、52      駆動部
43、53      出力負荷部
44、54      駆動電流調節部
MP41-MP45、MP51-MP57      pMOSトランジスタ
MN41-MN47、MN51-MN55      nMOSトランジスタ
【図１】
0004450542.tif 000002
【図２】
0004450542.tif 000003
【図３】
0004450542.tif 000004
【図４】
0004450542.tif 000005
【図５】
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【図６】
0004450542.tif 000007
【図７】
0004450542.tif 000008
【図８】
0004450542.tif 000009
【図９】
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