(57)【特許請求の範囲】
【請求項１】
極性反転駆動される表示セルがマトリクス状に配置され、当該極性反転に対応して上記表示セルに接続される信号線に正極性の信号電圧または負極性の信号電圧を供給する信号線駆動回路であって、
信号線を駆動する入力データを増幅し、正極性の信号電圧および負極性の信号電圧を生成し、対をなす第１の信号線および第２の信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する出力バッファ部を有し、
上記出力バッファ部は、
入力データを増幅し、正極性の信号電圧を生成する正極性側演算増幅器と、
入力データを増幅し、負極性の信号電圧を生成する負極性側演算増幅器と、
上記第１の信号線に正極性または負極性の信号電圧を供給する第１の出力バッファと、
上記第２の信号線に負極性または正極性の信号電圧を供給する第２の出力バッファと、
上記正極性側演算増幅器の出力および上記負極性側演算増幅器の出力の各々と、上記第１の出力バッファの入力および上記第２の出力バッファの入力の各々との間、並びに、上記正極性側演算増幅器および上記負極性側演算増幅器の帰還入力段に配置されたスイッチ群と、を含み、
上記スイッチ群は、
第１のモード時は、
上記正極性側演算増幅器で生成された正極性の信号電圧を上記第１の出力バッファに入力し、当該第１の出力バッファの出力を上記正極性側演算増幅器に帰還させ、
上記負極性側演算増幅器で生成された負極性の信号電圧を上記第２の出力バッファに入力し、当該第２の出力バッファの出力を上記負極性側演算増幅器に帰還させ、
第２のモード時は、
上記正極性側演算増幅器で生成された正極性の信号電圧を上記第２の出力バッファに入力し、当該第２の出力バッファの出力を上記正極性側演算増幅器に帰還させ、
上記負極性側演算増幅器で生成された負極性の信号電圧を上記第１の出力バッファに入力し、当該第１の出力バッファの出力を上記負極性側演算増幅器に帰還させ、
上記第１の出力バッファの出力と上記第１の信号線との間、並びに上記第２の出力バッファの出力と上記第２の信号線との間には、スイッチが介在しない
信号線駆動回路。
【請求項２】
上記正極性側演算増幅器は、
第１導電型トランジスタの差動対を有し、
上記負極性側演算増幅器は、
第２導電型トランジスタの差動対を有し、
上記第１および第２の出力バッファは、
ＡＢ級プシュプル動作機能を有する
請求項１記載の信号線駆動回路。
【請求項３】
上記第１および第２の出力バッファは、２つの入力端子を有する
請求項２記載の信号線駆動回路。
【請求項４】
極性反転駆動される表示セルがマトリクス状に配置される表示部と、
上記極性反転に対応して上記表示セルに接続される信号線に正極性の信号電圧または負極性の信号電圧を供給する信号線駆動回路と、を有し、
上記信号線駆動回路は、
信号線を駆動する入力データを増幅し、正極性の信号電圧および負極性の信号電圧を生成し、対をなす第１の信号線および第２の信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する出力バッファ部を含み、
上記出力バッファ部は、
入力データを増幅し、正極性の信号電圧を生成する正極性側演算増幅器と、
入力データを増幅し、負極性の信号電圧を生成する負極性側演算増幅器と、
上記第１の信号線に正極性または負極性の信号電圧を供給する第１の出力バッファと、
上記第２の信号線に負極性または正極性の信号電圧を供給する第２の出力バッファと、
上記正極性側演算増幅器の出力および上記負極性側演算増幅器の出力の各々と、上記第１の出力バッファの入力および上記第２の出力バッファの入力の各々との間、並びに、上記正極性側演算増幅器および上記負極性側演算増幅器の帰還入力段に配置されたスイッチ群と、を含み、
上記スイッチ群は、
第１のモード時は、
上記正極性側演算増幅器で生成された正極性の信号電圧を上記第１の出力バッファに入力し、当該第１の出力バッファの出力を上記正極性側演算増幅器に帰還させ、
上記負極性側演算増幅器で生成された負極性の信号電圧を上記第２の出力バッファに入力し、当該第２の出力バッファの出力を上記負極性側演算増幅器に帰還させ、
第２のモード時は、
上記正極性側演算増幅器で生成された正極性の信号電圧を上記第２の出力バッファに入力し、当該第２の出力バッファの出力を上記正極性側演算増幅器に帰還させ、
上記負極性側演算増幅器で生成された負極性の信号電圧を上記第１の出力バッファに入力し、当該第１の出力バッファの出力を上記負極性側演算増幅器に帰還させ、
上記第１の出力バッファの出力と上記第１の信号線との間、並びに上記第２の出力バッファの出力と上記第２の信号線との間には、スイッチが介在しない
表示装置。
【請求項５】
上記正極性側演算増幅器は、
第１導電型トランジスタの差動対を有し、
上記負極性側演算増幅器は、
第２導電型トランジスタの差動対を有し、
上記第１および第２の出力バッファは、
ＡＢ級プシュプル動作機能を有する
請求項４記載の表示装置。
【請求項６】
上記第１および第２の出力バッファは、２つの入力端子を有する
請求項５記載の表示装置。
【請求項７】
表示装置を有する電子機器であって、
上記表示装置は、
極性反転駆動される表示セルがマトリクス状に配置される表示部と、
上記極性反転に対応して上記表示セルに接続される信号線に正極性の信号電圧または負極性の信号電圧を供給する信号線駆動回路と、を有し、
上記信号線駆動回路は、
信号線を駆動する入力データを増幅し、正極性の信号電圧および負極性の信号電圧を生成し、対をなす第１の信号線および第２の信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する出力バッファ部を含み、
上記出力バッファ部は、
入力データを増幅し、正極性の信号電圧を生成する正極性側演算増幅器と、
入力データを増幅し、負極性の信号電圧を生成する負極性側演算増幅器と、
上記第１の信号線に正極性または負極性の信号電圧を供給する第１の出力バッファと、
上記第２の信号線に負極性または正極性の信号電圧を供給する第２の出力バッファと、
上記正極性側演算増幅器の出力および上記負極性側演算増幅器の出力の各々と、上記第１の出力バッファの入力および上記第２の出力バッファの入力の各々との間、並びに、上記正極性側演算増幅器および上記負極性側演算増幅器の帰還入力段に配置されたスイッチ群と、を含み、
上記スイッチ群は、
第１のモード時は、
上記正極性側演算増幅器で生成された正極性の信号電圧を上記第１の出力バッファに入力し、当該第１の出力バッファの出力を上記正極性側演算増幅器に帰還させ、
上記負極性側演算増幅器で生成された負極性の信号電圧を上記第２の出力バッファに入力し、当該第２の出力バッファの出力を上記負極性側演算増幅器に帰還させ、
第２のモード時は、
上記正極性側演算増幅器で生成された正極性の信号電圧を上記第２の出力バッファに入力し、当該第２の出力バッファの出力を上記正極性側演算増幅器に帰還させ、
上記負極性側演算増幅器で生成された負極性の信号電圧を上記第１の出力バッファに入力し、当該第１の出力バッファの出力を上記負極性側演算増幅器に帰還させ、
上記第１の出力バッファの出力と上記第１の信号線との間、並びに上記第２の出力バッファの出力と上記第２の信号線との間には、スイッチが介在しない
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等のアクティブマトリクス型表示装置における信号線駆動回路および表示装置、並びにそれを用いた電子機器に関するものである。
【背景技術】
【０００２】
画像表示装置、たとえば液晶表示装置などでは、多数の画素をマトリクス状に配列し、表示すべき画像情報に応じて表示セル（画素）毎に光強度を制御することによって画像を表示する。
近年、液晶表示装置の開発、性能の発展はめざましく、テレビジョンや、携帯電話機やＰＤＡ(Personal Digital Assistants)などの携帯端末、デジタルカメラ、ノート型パーソナルコンピュータ、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【０００３】
図１は、一般的な液晶表示装置の概略構成を示す図である。
【０００４】
この液晶表示装置１は、図１に示すように、透明絶縁基板、たとえばガラス基板上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部２、信号線を駆動するための信号線駆動回路（水平駆動回路、ソースドライバ：ＨＤＲＶ）３、およびゲート線駆動回路（垂直駆動回路、ゲートドライバ：ＶＤＲＶ）４を有する。
【０００５】
有効表示部２には、図示しない液晶セルを含む複数の画素がマトリクス状に配列されている。
また、有効表示部２には、信号線駆動回路３、並びにゲート線駆動回路４により駆動される信号線およびゲート線（垂直走査線）がマトリクス状に配線されている。
【０００６】
そして、液晶表示装置においては、液晶分子の劣化を防止するために、液晶に電圧が交流の形態で印加される必要があり、一般的な液晶表示装置では、液晶に交流電圧（コモン電圧）を印加する、コモン一定駆動法またはコモン反転駆動法の、いわゆる極性反転動作法が採用される。
【０００７】
コモン一定駆動法では、対向電極の電圧を一定レベルに固定したままで、画素電極に対向電極電圧に対して正の極性を有する電圧と負の極性を有する電圧を交互に印加する。
【０００８】
コモン反転駆動法は、対向電極の電圧を高レベルと低レベルとの間で反転させながら画素電極に対向電極電圧に対して正の極性を有する電圧と負の極性を有する電圧を交互に印加する。
この場合、対向電極の電圧が高レベルのときに画素電極にはこの高レベルを基準として負の極性を有する電圧が印加され、対向電極の電圧が低レベルのときに画素電極にはこの低レベルの基準として正の極性を有する電圧が印加されることになる。
【０００９】
この極性反転動作に対応して信号線駆動回路３の出力バッファ部が構成される。
信号線駆動回路３において、極性反転動作を行わせるため、出力バッファ部にレイルトゥレイル（Rail to Rail）の出力アナログバッファ回路を用いたり（非特許文献１参照）、スイッチを有する出力セレクタを用いた構成が採用されてきた（特許文献１参照）。
【００１０】
図２は、出力セレクタを用いた従来の信号線駆動回路の構成例を示すブロック図である。
【００１１】
この信号線駆動回路３は、パラレルシリアル変換された信号線を駆動するための駆動データが格納されるラインバッファと、ラインバッファ３１のデータのレベルを駆動レベルに応じたレベルに変換するレベルシフタ３２と、階調電圧を受けて駆動データをデジタルデータからアナログデータに変換するデジタルアナログコンバータ（ＤＡＣ）を複数含むセレクタ部３３と、セレクタ部３３から出力された駆動データを増幅し、正極性の信号電圧および負極性の信号電圧を生成するするバッファアンプ部３４と、互いに隣接する信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する出力セレクタ３５と、を有する。
【００１２】
図３は、図２のバッファアンプ部と出力セレクタとの構成例を示す図である。
図３においては、隣接する２チャネル分に対応する信号線駆動回路の出力バッファ段を示している。実際には、アナログバッファのチャネル数は数１００以上あり、これらのチャネルに対応する信号線が駆動される。
【００１３】
図３に示すバッファアンプ部３４は、チャネルＣＨ１に接続される信号線ＳＧＬ１およびチャネルＣＨ２に接続される信号線ＳＧＬ２に正極性の信号電圧を供給する第１の増幅回路３４−１と、信号線ＳＧＬ１および信号線ＳＧＬ２に負極性の信号電圧を供給する第２の増幅回路３４−２と、を有する。
【００１４】
第１の増幅回路３４−１は、前段のＤＡＣ出力に対して縦続接続された演算増幅器（ＯＴＡ：Operational Transconductance Amplifier）３４−１１と出力増幅器（ＯＡＭＰ）３４−１２とにより構成されている。
ＯＴＡ３４−１１の反転入力端子（−）が前段のＤＡＣの出力線に接続され、非反転入力端子（＋）がＯＡＭＰ３４−１２の出力に接続されている。
【００１５】
第１の増幅回路３４−２は、前段のＤＡＣ出力に対して縦続接続されたＯＴＡ３４−２１とＯＡＭＰ３４−２２とにより構成されている。
ＯＴＡ３４−２１の反転入力端子（−）が前段のＤＡＣの出力線に接続され、非反転入力端子（＋）がＯＡＭＰ３４−２２の出力に接続されている。
【００１６】
出力セレクタ３５は、第１のスイッチ群３５−１および第２のスイッチ群３５−２を有している。
【００１７】
第１のスイッチ群３５−１は、信号ＳＴＲでオン、オフが制御されるスイッチＳＷ１１と、信号ＳＲＳでオン、オフが制御されるスイッチＳＷ１２と、を有する。スイッチＳＷ１１とスイッチＳＷ１２とは相補的にオン、オフされる。
スイッチＳＷ１１の端子ａが第１の増幅回路３４−１のＯＡＭＰ３４−１２の出力に接続され、端子ｂがチャネルＣＨ１の信号線ＳＧＬ１に接続されている。
スイッチＳＷ１２の端子ａが第１の増幅回路３４−１のＯＡＭＰ３４−１２の出力に接続され、端子ｂがチャネルＣＨ２の信号線ＳＧＬ２に接続されている。
【００１８】
第２のスイッチ群３５−２は、信号ＳＴＲでオン、オフが制御されるスイッチＳＷ２１と、信号ＳＲＳでオン、オフが制御されるスイッチＳＷ２２と、を有する。スイッチＳＷ２１とスイッチＳＷ２２とは相補的にオン、オフされる。
スイッチＳＷ２１の端子ａが第２の増幅回路３４−２のＯＡＭＰ３４−２２の出力に接続され、端子ｂがチャネルＣＨ２の信号線ＳＧＬ２に接続されている。
スイッチＳＷ２２の端子ａが第２の増幅回路３４−２のＯＡＭＰ３４−２２の出力に接続され、端子ｂがチャネルＣＨ１の信号線ＳＧＬ１に接続されている。
【００１９】
このような構成において、出力セレクタ３５のスイッチＳＷ１１とスイッチＳＷ２１がオン状態、スイッチＳＷ１２とスイッチＳＷ２２がオフ状態に制御されると、第１の増幅回路３４−１による正極性の信号電圧が信号線ＳＧＬ１に供給され、第２の増幅回路３４−２により負極性の信号電圧が信号線ＳＧＬ２に供給される。
一方、出力セレクタ３５のスイッチＳＷ１２とスイッチＳＷ２２がオン状態、スイッチＳＷ１１とスイッチＳＷ２１がオフ状態に制御されると、第１の増幅回路３４−１による正極性の信号電圧が信号線ＳＧＬ２に供給され、第２の増幅回路３４−２により負極性の信号電圧が信号線ＳＧＬ１に供給される。
【非特許文献１】CMOS, Circuit Design, layout and Simulation  P661 Figure 25.49, R.Jacob、 Baker Harry、 W.LI David E.Boyce 著
【特許文献１】特開平１０−１５３９８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上述したように、液晶表示装置においては、極性反転動作を行わせるため、Ｒａｉｌ−Ｔｏ−Ｒａｉｌの出力バッファ回路が用いられたり、あるいは図２および図３に示すような出力セレクタを用いることで極性反転を実現していた。
【００２１】
ところが、前者のＲａｉｌ−Ｔｏ−Ｒａｉｌの出力バッファ回路では、次にあげるような問題がある。
すなわち、回路構成が複雑になり、消費電力が大きく、レイアウト面積が大きい。
【００２２】
また、後者の出力セレクタを用いる場合においては、回路構成の複雑化、消費電力の低減を図ることはできが、次にあげる問題がある。
ＯＮ抵抗を小さくするため、出力セレクタサイズと出力段のサイズが大きくなる。その結果、レイアウト面積の増加を招く。
また、出力セレクタのＯＮ抵抗によるセトリングの低下を招く。
【００２３】
アナログバッファのＣＨ数は数１００以上あり、ＣＨ数の多い高精細な用途にはレイアウト面積の削減が強く要求され、加えて近年の高精細化にともない動作周波数の高速化が課題となっている。
【００２４】
本発明は、回路構成の複雑化、消費電流の増加、特性低下を防止することができ、素子サイズ（レイアウト面積）の削減を図ることが可能な信号線駆動回路および表示装置、並びにそれを用いた電子機器を提供することにある。
【課題を解決するための手段】
【００２５】
上記目的を達成するため、本発明の第１の観点は、極性反転駆動される表示セルがマトリクス状に配置され、当該極性反転に対応して上記表示セルに接続される信号線に正極性の信号電圧または負極性の信号電圧を供給する信号線駆動回路であって、信号線を駆動する入力データを増幅し、正極性の信号電圧および負極性の信号電圧を生成し、対をなす第１の信号線および第２の信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する出力バッファ部を有し、上記出力バッファ部は、入力データを増幅し、正極性の信号電圧を生成する正極性側演算増幅器と、入力データを増幅し、負極性の信号電圧を生成する負極性側演算増幅器と、上記第１の信号線に正極性または負極性の信号電圧を供給する第１の出力バッファと、上記第２の信号線に負極性または正極性の信号電圧を供給する第２の出力バッファと、上記正極性側演算増幅器の出力および上記負極性側演算増幅器の出力の各々と、上記第１の出力バッファの入力および上記第２の出力バッファの入力の各々との間、並びに、上記正極性側演算増幅器および上記負極性側演算増幅器の帰還入力段に配置されたスイッチ群と、を含み、上記スイッチ群は、第１のモード時は、上記正極性側演算増幅器で生成された正極性の信号電圧を上記第１の出力バッファに入力し、当該第１の出力バッファの出力を上記正極性側演算増幅器に帰還させ、上記負極性側演算増幅器で生成された負極性の信号電圧を上記第２の出力バッファに入力し、当該第２の出力バッファの出力を上記負極性側演算増幅器に帰還させ、第２のモード時は、上記正極性側演算増幅器で生成された正極性の信号電圧を上記第２の出力バッファに入力し、当該第２の出力バッファの出力を上記正極性側演算増幅器に帰還させ、上記負極性側演算増幅器で生成された負極性の信号電圧を上記第１の出力バッファに入力し、当該第１の出力バッファの出力を上記負極性側演算増幅器に帰還させ、上記第１の出力バッファの出力と上記第１の信号線との間、並びに上記第２の出力バッファの出力と上記第２の信号線との間には、スイッチが介在しない。
【００２７】
好適には、上記正極性側演算増幅器は、第１導電型トランジスタの差動対を有し、上記負極性側演算増幅器は、第２導電型トランジスタの差動対を有し、上記第１および第２の出力バッファは、ＡＢ級プシュプル動作機能を有する。
【００２８】
好適には、上記第１および第２の出力バッファは、２つの入力端子を有する。
【００２９】
本発明の第２の観点の表示装置は、極性反転駆動される表示セルがマトリクス状に配置される表示部と、上記極性反転に対応して上記表示セルに接続される信号線に正極性の信号電圧または負極性の信号電圧を供給する信号線駆動回路と、を有し、上記信号線駆動回路は、信号線を駆動する入力データを増幅し、正極性の信号電圧および負極性の信号電圧を生成し、対をなす第１の信号線および第２の信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する出力バッファ部を含み、上記出力バッファ部は、入力データを増幅し、正極性の信号電圧を生成する正極性側演算増幅器と、入力データを増幅し、負極性の信号電圧を生成する負極性側演算増幅器と、上記第１の信号線に正極性または負極性の信号電圧を供給する第１の出力バッファと、上記第２の信号線に負極性または正極性の信号電圧を供給する第２の出力バッファと、上記正極性側演算増幅器の出力および上記負極性側演算増幅器の出力の各々と、上記第１の出力バッファの入力および上記第２の出力バッファの入力の各々との間、並びに、上記正極性側演算増幅器および上記負極性側演算増幅器の帰還入力段に配置されたスイッチ群と、を含み、上記スイッチ群は、第１のモード時は、上記正極性側演算増幅器で生成された正極性の信号電圧を上記第１の出力バッファに入力し、当該第１の出力バッファの出力を上記正極性側演算増幅器に帰還させ、上記負極性側演算増幅器で生成された負極性の信号電圧を上記第２の出力バッファに入力し、当該第２の出力バッファの出力を上記負極性側演算増幅器に帰還させ、第２のモード時は、上記正極性側演算増幅器で生成された正極性の信号電圧を上記第２の出力バッファに入力し、当該第２の出力バッファの出力を上記正極性側演算増幅器に帰還させ、上記負極性側演算増幅器で生成された負極性の信号電圧を上記第１の出力バッファに入力し、当該第１の出力バッファの出力を上記負極性側演算増幅器に帰還させ、上記第１の出力バッファの出力と上記第１の信号線との間、並びに上記第２の出力バッファの出力と上記第２の信号線との間には、スイッチが介在しない。
【００３０】
本発明の第３の観点は、表示装置を有する電子機器であって、上記表示装置は、極性反転駆動される表示セルがマトリクス状に配置される表示部と、上記極性反転に対応して上記表示セルに接続される信号線に正極性の信号電圧または負極性の信号電圧を供給する信号線駆動回路と、を有し、上記信号線駆動回路は、信号線を駆動する入力データを増幅し、正極性の信号電圧および負極性の信号電圧を生成し、対をなす第１の信号線および第２の信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する出力バッファ部を含み、上記出力バッファ部は、入力データを増幅し、正極性の信号電圧を生成する正極性側演算増幅器と、入力データを増幅し、負極性の信号電圧を生成する負極性側演算増幅器と、上記第１の信号線に正極性または負極性の信号電圧を供給する第１の出力バッファと、上記第２の信号線に負極性または正極性の信号電圧を供給する第２の出力バッファと、上記正極性側演算増幅器の出力および上記負極性側演算増幅器の出力の各々と、上記第１の出力バッファの入力および上記第２の出力バッファの入力の各々との間、並びに、上記正極性側演算増幅器および上記負極性側演算増幅器の帰還入力段に配置されたスイッチ群と、を含み、上記スイッチ群は、第１のモード時は、上記正極性側演算増幅器で生成された正極性の信号電圧を上記第１の出力バッファに入力し、当該第１の出力バッファの出力を上記正極性側演算増幅器に帰還させ、上記負極性側演算増幅器で生成された負極性の信号電圧を上記第２の出力バッファに入力し、当該第２の出力バッファの出力を上記負極性側演算増幅器に帰還させ、第２のモード時は、上記正極性側演算増幅器で生成された正極性の信号電圧を上記第２の出力バッファに入力し、当該第２の出力バッファの出力を上記正極性側演算増幅器に帰還させ、上記負極性側演算増幅器で生成された負極性の信号電圧を上記第１の出力バッファに入力し、当該第１の出力バッファの出力を上記負極性側演算増幅器に帰還させ、上記第１の出力バッファの出力と上記第１の信号線との間、並びに上記第２の出力バッファの出力と上記第２の信号線との間には、スイッチが介在しない。
【００３１】
本発明によれば、たとえば第１のモード時には、正極性側演算増幅器による正極性の信号電圧が第１の出力バッファを介して第１の信号線に供給され、負極性側演算増幅器による負極性の信号電圧が第２の出力バッファを介して第２の信号線に供給される。
一方、第２のモード時には、正極性側演算増幅器による正極性の信号電圧が第２の出力バッファを介して第２の信号線に供給され、負極性側演算増幅器による負極性の信号電圧が第１の出力バッファを介して第１の信号線に供給される。
【発明の効果】
【００３２】
本発明によれば、回路構成の複雑化、消費電流の増加、特性低下を防止することができ、素子サイズ（レイアウト面積）の削減を図ることができる。
また、本発明において出力段増幅器のオフセットキャンセル効果も発生するため、画質向上にも貢献することになる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態について図面に関連付けて詳細に説明する。
【００３４】
図４は、本発明の実施形態に係る表示装置の構成例を示す図である。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。
【００３５】
この液晶表示装置１００は、図４に示すように、透明絶縁基板、たとえばガラス基板上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部（ＡＣＤＳＰ）１１０、信号線を駆動するための信号線駆動回路（水平駆動回路、ソースドライバ：ＨＤＲＶ）１２０、液晶セルを走査し選択するためのゲート線（走査線）を駆動するゲート線駆動回路（垂直駆動回路、ゲートドライバ）１３０、およびデータ処理回路（ＤＡＴＡＰＲＣ）１４０を有する。
【００３６】
以下、本実施形態の液晶表示装置１００の各構成要素の構成並びに機能について順を追って説明する。
【００３７】
有効表示部（以下、単に表示部という）１１０は、液晶セルを含む複数の画素がマトリクス状に配列されている。
そして、有効表示部１１０は、信号線駆動回路１２０、並びにゲート線駆動回路１３０により駆動される信号線（データ線）およびゲート線（垂直走査線）がマトリクス状（格子状）に配線されている。
【００３８】
図５は、表示部１１０の具体的な構成の一例を示す図である。
ここでは、図面の簡略化のために、３行（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の画素配列の場合を例に採って示している。
【００３９】
図５において、表示部１１０には、ゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…と、信号線（データ線）…，１１２ｍ−２，１１２ｍ−１，１１２ｍ，１１２ｍ＋１，…とがマトリクス状に配線され、それらの交点部分に単位画素１１３が配置されている。
【００４０】
単位画素１１３は、画素トランジスタである薄膜トランジスタＴＦＴ（Thin Film Transistor）、液晶セルＬＣおよび保持容量Ｃｓを有する構成となっている。
ここで、液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される画素電極（一方の電極）とこれに対向して形成される対向電極（他方の電極）との間で発生する容量を意味する。
【００４１】
薄膜トランジスタＴＦＴは、ゲート電極がゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…に接続され、ソース電極が信号線…，１１２ｍ−２，１１２ｍ−１，１１２ｍ，１１２ｍ＋１，…に接続されている。
液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極が共通線１１４に接続されている。保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極と共通線１１４との間に接続されている。
共通線１１４には、コモン電圧供給回路（ＶＣＯＭ回路）１５０により所定の交流電圧がコモン電圧Ｖｃｏｍとして与えられる。
【００４２】
ゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…の各一端は、図４に示すゲート線駆動回路１３０の対応する行の各出力端にそれぞれ接続される。
ゲート線駆動回路１３０は、たとえばシフトレジスタを含んで構成され、垂直転送クロックＶＣＫ（図示せず）に同期して順次垂直選択パルスを発生してゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…に与えることによって垂直走査を行う。
【００４３】
また、表示部１１０において、たとえば、信号線…，１１２ｍ−１，１１２ｍ＋１，…の各一端が図４に示す信号線駆動回路１２０の対応する列の各出力端に接続される。
【００４４】
信号線駆動回路１２０は、駆動レベルに応じたレベルに変換された信号線を駆動するための駆動データを、階調電圧に応じてデジタルデータからアナログデータに変換し、アナログ駆動データを増幅し、正極性の信号電圧および負極性の信号電圧を生成する機能を有し、さらに、互いに隣接する信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する機能を有している。
【００４５】
データ処理回路１４０は、たとえば外部より入力されたパラレルのデータのレベルを所定レベルにシフトするレベルシフタや、レベルシフトされたデータを位相調整や周波数を下げるために、シリアルデータからパラレルデータに変換するシリアル・パラレルコンバータを含み、パラレルデータを信号線駆動回路１２０に出力する。
【００４６】
以下、本実施形態に係る信号線駆動回路１２０の構成および機能について具体的に説明する。
【００４７】
図６は、本実施形態に係る信号線駆動回路の構成例を示すブロック図である。
【００４８】
図６に示す信号線駆動回路１２０は、シフトレジスタ１２１、データラッチ部１２２、ＤＡＣ（デジタル・アナログコンバータ）１２３、および出力バッファ部１２４を有する。
なお、図６において、符号１４１で示すシリアル・パラレルコンバータ（ＳＰＣ）は、データ処理回路１４１に含まれる。
【００４９】
シフトレジスタ１２１は、水平転送クロックＨＣＫ（図示せず）に同期して各列に対応する各転送段から順次シフトパルス（サンプリングパルス）をデータラッチ部１２２に出力する。
【００５０】
データラッチ部１２２は、シリアル・パラレルコンバータ１４１による信号線を駆動するためのデジタル駆動データを、シフトレジスタ１２１によるサンプリングパルスで順次サンプリングしてラッチする。
【００５１】
ＤＡＣ１２３は、階調電圧を受けて駆動データをデジタルデータからアナログデータに変換する。
【００５２】
出力バッファ部１２４は、ＤＡＣ１２３から出力されたアナログ駆動データを増幅し、正極性の信号電圧および負極性の信号電圧を生成し、かつ、対をなす互いに隣接する信号線１１２に正極性の信号電圧および負極性の信号電圧を選択的に供給する。
【００５３】
図７は、本実施形態に係る信号線駆動回路における出力バッファ部の構成例を示す図である。
以下の説明では、出力バッファ部１２４に符号２００を付して説明する。
【００５４】
図７に示す出力バッファ部２００は、前段のＤＡＣ１２３の出力に対して接続され入力データを増幅し、正極性の信号電圧を生成する機能を有する正極性側演算増幅器（ＯＴＡ：Operational Transconductance Amplifier）２１１と、出力バッファとしての機能を有し、チャネルＣＨｍ（たとえばｍ＝１）に接続される第１の信号線１１２ｍに正極性または負極性の信号電圧を供給する第１の共通出力増幅器（ＯＡＭＰ）２１２と、前段のＤＡＣ１２３の出力に対して接続され入力データを増幅し、負正極性の信号電圧を生成する機能を有する負極性側ＯＴＡ２２１と、出力バッファとしての機能を有し、チャネルＣＨｍ＋１（たとえばＣＨ２）に接続される第２の信号線１１２ｍ＋１に負極性または正極性の信号電圧を供給する第２のＯＡＭＰ２２２と、正極性側ＯＴＡ２１１の出力および負極性側ＯＴＡ２２１の出力の各々と、第１のＯＡＭＰ２１２の入力および第２のＯＡＭＰ２２２の入力の各々との間、並びに、正極性側ＯＴＡ２１１および負極性側ＯＴＡ２２１の帰還入力段に第１のスイッチＳＷ２３１〜第８のスイッチＳＷ２３８を含むスイッチ群２３０と、を有する。
【００５５】
正極性側ＯＴＡ２１１の出力は、スイッチＳＷ２３１を介して第１のＯＡＭＰ２１２の入力に供給され、スイッチＳＷ２３２を介して第２のＯＡＭＰ２２２の入力に供給される。
負極性側ＯＴＡ２２１の出力は、スイッチＳＷ２３３を介して第２のＯＡＭＰ２２２の入力に供給され、スイッチＳＷ２３４を介して第１のＯＡＭＰ２１２の入力に供給される。
【００５６】
正極性側ＯＴＡ２１１の反転入力端子（−）が前段のＤＡＣ１２３の出力線が接続される入力端子ＴＩ１に接続され、非反転入力端子（＋）がスイッチＳＷ２３５を介して第１のＯＡＭＰ２１２の出力端子に接続され、スイッチＳＷ２３６を介して第２のＯＡＭＰ２２２の出力端子に接続されている。
【００５７】
負極性側ＯＴＡ２２１の反転入力端子（−）が前段のＤＡＣ１２３の出力線が接続される入力端子ＴＩ２に接続され、非反転入力端子（＋）がスイッチＳＷ２３７を介して第２のＯＡＭＰ２２２の出力端子に接続され、スイッチＳＷ２３８を介して第１のＯＡＭＰ２１２の出力端子に接続されている。
【００５８】
第１のＯＡＭＰ２１２の出力端子は、チャネルＣＨ１の第１の信号線１１２ｍに接続される出力端子ＴＯ１に接続されている。
第２のＯＡＭＰ２２２の出力端子は、チャネルＣＨ２の第２の信号線１１２ｍ＋１に接続される出力端子ＴＯ２に接続されている。
【００５９】
スイッチ群２３０において、スイッチＳＷ２３１、ＳＷ２３３、ＳＷ２３５、ＳＷ２３７は共通の信号ＳＴＲでオン、オフが制御され、これらスイッチにより第１のスイッチ群が構成される。
また、スイッチＳＷ２３２、ＳＷ２３４、ＳＷ２３６、ＳＷ２３８は共通の信号ＣＲＳでオン、オフが制御され、これらスイッチにより第２のスイッチ群が構成される。
第１のスイッチ群のスイッチＳＷ２３１、ＳＷ２３３、ＳＷ２３５、ＳＷ２３７と第２のスイッチ群のスイッチＳＷ２３２、ＳＷ２３４、ＳＷ２３６、ＳＷ２３８は相補的にオン、オフされる。
図示しない制御系により、信号ＳＴＲがハイレベルのとき、信号ＣＲＳはローレベルに制御され、信号ＳＴＲがローレベルのとき、信号ＣＲＳはハイレベルに制御される。
たとえば、第１のスイッチ群のスイッチＳＷ２３１、ＳＷ２３３、ＳＷ２３５、ＳＷ２３７は信号ＳＴＲがハイレベルのときオンし、ローレベルのときオフする。
第２のスイッチ群のスイッチＳＷ２３２、ＳＷ２３４、ＳＷ２３６、ＳＷ２３８は信号ＣＲＳがハイレベルのときオンし、ローレベルのときオフする。
【００６０】
なお、本実施形態においては、信号ＳＴＲと信号ＣＲＳが同時にＯＮになることは禁止されている。
本実施形態では、信号ＳＴＲがハイレベルのときを第１のモードとし、信号ＣＲＳがハイレベルのときを第２のモードとする。
【００６１】
スイッチＳＷ２３１の端子ａが正極性側ＯＴＡ２１１の出力端子に接続され、端子ｂが第１のＯＡＭＰ２１２の第１入力端子に接続されている。
スイッチＳＷ２３２の端子ａが正極性側ＯＴＡ２１１の出力端子に接続され、端子ｂが第２のＯＡＭＰ２２２の第１入力端子に接続されている。
スイッチＳＷ２３３の端子ａが負極性側ＯＴＡ２２１の出力端子に接続され、端子ｂが第２のＯＡＭＰ２２２の第２入力端子に接続されている。
スイッチＳＷ２３４の端子ａが負極性側ＯＴＡ２２１の出力端子に接続され、端子ｂが第１のＯＡＭＰ２１２の第２入力端子に接続されている。
【００６２】
スイッチＳＷ２３５の端子ａが第１のＯＡＭＰ２１２の出力端子に接続され、端子ｂが正極性側ＯＴＡ２１１の非反転入力端子（＋）に接続されている。
スイッチＳＷ２３６の端子ａが第２のＯＡＭＰ２２２の出力端子に接続され、端子ｂが正極性側ＯＴＡ２１１の非反転入力端子（＋）に接続されている。
スイッチＳＷ２３７の端子ａが負極性側ＯＴＡ２２１の非反転入力端子（＋）に接続され、端子ｂが第２のＯＡＭＰ２２２の出力端子に接続されている。
スイッチＳＷ２３８の端子ａが負極性側ＯＴＡ２２１の非反転入力端子（＋）に接続され、端子ｂが第１のＯＡＭＰ２１２の出力端子に接続されている。
【００６３】
図８は、図７の出力バッファ部のより具体的な構成例を示す回路図である。
【００６４】
正極性側ＯＴＡ２１１は、第１導電型としてのｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ２１１，ＰＴ２１２、第２導電型としてのｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＭＴ２１１，ＮＴ２１２、および電流源Ｉ２１１を有する。
【００６５】
ＰＭＯＳトランジスタＰＴ２１１のソースおよびＰＭＯＳトランジスタＰＴ２１２のソースが電源電位ＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ２１１のドレインがＮＭＯＳトランジスタＮＴ２１１のドレインに接続され、その接続点によりノードＮＤ２１１が形成されている。また、ＰＭＯＳトランジスタＰＴ２１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタＰＴ２１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２１２のドレインがＮＭＯＳトランジスタＮＴ２１２のドレインに接続され、その接続点により正極性側ＯＴＡ２１１の出力ノード（出力端子）ＮＤ２１２が形成されている。
ＮＭＯＳトランジスタＮＴ２１１とＮＭＯＳトランジスタＮＴ２１２のソース同士が接続され、その接続点が電流源Ｉ２１１のドレインに接続されている。
【００６６】
ＮＭＯＳトランジスタＮＴ２１１のゲートにより正極性側ＯＴＡ２１１の非反転入力端子（＋）が形成され、ＮＭＯＳトランジスタＮＴ２１２のゲートにより正極性側ＯＴＡ２１１の反転入力端子（−）が形成されている。
したがって、ＮＭＯＳトランジスタＮＴ２１１のゲートがスイッチＳＷ２３５，ＳＷ２３６の端子ｂに接続されている。また、ＮＭＯＳトランジスタＮＴ２１２のゲートがＤＡＣ１２３の出力の入力端子ＴＩ１に接続されている。
そして、ＯＴＡ２１１の出力ノードＮＤ２１２がスイッチＳＷ２３１，ＳＷ２３２の端子ａに接続されている。
【００６７】
このような構成を有する正極性側ＯＴＡ２１１は、ＮＭＯＳトランジスタＮＴ２１１、ＮＴ２１２により構成される差動増幅器（差動対）によりＤＡＣ１２３の出力信号と第１のＯＡＭＰ２１２または第２のＯＡＭＰ２２２の出力とを差動増幅し、そのデータ信号をスイッチＳＷ２３１を介して第１のＯＡＭＰ２１２に出力し、またスイッチＳＷ２３２を介して第２のＯＡＭＰ２２２に出力する。
【００６８】
第１のＯＡＭＰ２１２は、ＰＭＯＳトランジスタＰＴ２１３、ＮＭＯＳトランジスタＮＴ２１３、電流源Ｉ２１２，Ｉ２１３、およびＰＭＯＳトランジスタＰＴ２１４とＮＭＯＳトランジスタＮＴ２１４のソース、ドレイン同士を接続して構成される転送ゲートＴＭＧ２１１を有する。
【００６９】
ＰＭＯＳトランジスタＰＴ２１３のソースが電源電位ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ２１３のドレインに接続され、その接続点により第１のＯＡＭＰ２１２の出力ノード（出力端子）ＮＤ２１３が形成されている。ＮＭＯＳトランジスタＮＴ２１３のソースが接地電位ＧＮＤに接続されている。
電流源Ｉ２１２は電源電位ＶＤＤに接続され、また、この電流源Ｉ２１２とＰＭＯＳトランジスタＰＴ２１３のゲートと転送ゲートＴＭＧ２１１の一方の入出力端子Ｔ２１１が接続されて第１のＯＡＭＰ２１２の第１の入力ノード（第１入力端子）ＮＤ２１４が形成されている。
電流源Ｉ２１３は接地電位ＧＮＤに接続され、また、この電流源Ｉ２１３とＮＭＯＳトランジスタＮＴ２１３のゲートと転送ゲートＴＭＧ２１１の他方の入出力端子Ｔ２１２が接続されて第１のＯＡＭＰ２１２の第２の入力ノード（第２入力端子）ＮＤ２１５が形成されている。
また、転送ゲートＴＭＧ２１１を構成するＰＭＯＳトランジスタＰＴ２１４にゲートには第１のバイアス信号ＢＩＡＳ１が供給され、ＮＭＯＳトランジスタＮＴ２１４のゲートには第２のバイアス信号ＢＩＡＳ２が供給される。
第１のバイアス信号ＢＩＡＳ１と第２のバイアス信号ＢＩＡＳ２は出力段の第１のＯＡＭＰ２１２にながれるＤＣ電流を設定する電圧として印加される。
【００７０】
第１のＯＡＭＰ２１２の出力ノードＮＤ２１３がチャネルＣＨ１の出力端子ＴＯ１に接続されている。また、第１のＯＡＭＰ２１２の第１の入力ノードＮＤ２１４がスイッチＳＷ２３１の端子ｂに接続され、第２の入力ノードＮＤ２１５がスイッチＳＷ２３４の端子ｂに接続されている。
【００７１】
このような構成を有する出力バッファとしての第１のＯＡＭＰ２１２は、ＡＢ級プシュプル動作をする。
【００７２】
負極性側ＯＴＡ２２１は、ＰＭＯＳトランジスタＰＴ２２１，ＰＴ２２２、ＮＭＯＳトランジスタＭＴ２２１，ＮＴ２２２、および電流源Ｉ２２１を有する。
【００７３】
ＰＭＯＳトランジスタＰＴ２２１のソースおよびＰＭＯＳトランジスタＰＴ２２２のソース同士が電流源Ｉ２２１に接続され、電流源Ｉ２２１は電源電位ＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ２２１のドレインがＮＭＯＳトランジスタＮＴ２２１のドレインに接続され、その接続点によりノードＮＤ２２１が形成されている。また、ＮＭＯＳトランジスタＮＴ２２１のドレインとゲートが接続され、その接続点がＮＭＯＳトランジスタＮＴ２２２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２２２のドレインがＮＭＯＳトランジスタＮＴ２２２のドレインに接続され、その接続点により第２のＯＴＡ２２１の出力ノード（出力端子）ＮＤ２２２が形成されている。
ＮＭＯＳトランジスタＮＴ２２１とＮＭＯＳトランジスタＮＴ２２２のソース同士が接続され、その接続点が接地電位ＧＮＤに接続されている。
【００７４】
ＰＭＯＳトランジスタＰＴ２２１のゲートにより第２のＯＴＡ２２１の非反転入力端子（＋）が形成され、ＰＭＯＳトランジスタＰＴ２２２のゲートにより第２のＯＴＡ２２１の反転入力端子（−）が形成されている。
したがって、ＰＭＯＳトランジスタＰＴ２２１のゲートがスイッチＳＷ２３７，ＳＷ２３８の端子ａに接続されている。また、ＰＭＯＳトランジスタＰＴ２２２のゲートがＤＡＣ１２３の出力の入力端子ＴＩ２に接続されている。
そして、第２のＯＴＡ２２１の出力ノードＮＤ２２２がスイッチＳＷ２３３，ＳＷ２３４の端子ａに接続されている。
【００７５】
このような構成を有する第２のＯＴＡ２２１は、ＰＭＯＳトランジスタＰＴ２２１、ＰＴ２２２により構成される差動増幅器（差動対）によりＤＡＣ１２３の出力信号と第２のＯＡＭＰ２２２または第１のＯＡＭＰ２１２の出力とを差動増幅し、そのデータ信号をスイッチＳＷ２３３を介して第２のＯＡＭＰ２２２に出力し、またスイッチＳＷ２３４を介して第１のＯＡＭＰ２１２に出力する。
【００７６】
第２のＯＡＭＰ２２２は、ＰＭＯＳトランジスタＰＴ２２３、ＮＭＯＳトランジスタＮＴ２２３、電流源Ｉ２２２，Ｉ２２３、およびＰＭＯＳトランジスタＰＴ２２４とＮＭＯＳトランジスタＮＴ２２４のソース、ドレイン同士を接続して構成される転送ゲートＴＭＧ２２１を有する。
【００７７】
ＰＭＯＳトランジスタＰＴ２２３のソースが電源電位ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ２２３のドレインに接続され、その接続点により第２のＯＡＭＰ２２２の出力ノード（出力端子）ＮＤ２２３が形成されている。ＮＭＯＳトランジスタＮＴ２２３のソースが接地電位ＧＮＤに接続されている。
電流源Ｉ２２２は電源電位ＶＤＤに接続され、また、この電流源Ｉ２２２とＰＭＯＳトランジスタＰＴ２２３のゲートと転送ゲートＴＭＧ２２１の一方の入出力端子Ｔ２２１が接続されて第２のＯＡＭＰ２２２の第１の入力ノード（第１入力端子）ＮＤ２２４が形成されている。
電流源Ｉ２２３は接地電位ＧＮＤに接続され、また、この電流源Ｉ２２３とＮＭＯＳトランジスタＮＴ２２３のゲートと転送ゲートＴＭＧ２２１の他方の入出力端子Ｔ２２２が接続されて第２のＯＡＭＰ２２２の第２の入力ノード（第２入力端子）ＮＤ２２５が形成されている。
また、転送ゲートＴＭＧ２２１を構成するＰＭＯＳトランジスタＰＴ２２４にゲートには第１のバイアス信号ＢＩＡＳ１が供給され、ＮＭＯＳトランジスタＮＴ２２４のゲートには第２のバイアス信号ＢＩＡＳ２が供給される。
第１のバイアス信号ＢＩＡＳ１と第２のバイアス信号ＢＩＡＳ２は出力段の第２のＯＡＭＰ２２２にながれるＤＣ電流を設定する電圧として印加される。
【００７８】
第２のＯＡＭＰ２２２の出力ノードＮＤ２２３がチャネルＣＨ２の出力端子ＴＯ２に接続されている。また、第２のＯＡＭＰ２２２の第１の入力ノードＮＤ２２４がスイッチＳＷ２３２の端子ｂに接続され、第２の入力ノードＮＤ２２５がスイッチＳＷ２３３の端子ｂに接続されている。
【００７９】
このような構成を有する出力バッファとしての第２のＯＡＭＰ２２２は、ＡＢ級プシュプル動作をする。
【００８０】
以上のように、図８の例では、正極性側ＯＴＡ２１１はＮチャネルの差動入力、負極性側ＯＴＡ２２１はＰチャネルの差動入力で構成される。
出力段バッファである第１のＯＡＭＰ２１２および第２のＯＡＭＰ２２２は、ＡＢ級プッシュプル動作をしており、正極性側ＯＴＡ２１１と負極性側ＯＴＡ２２２の出力は動作点が異なるため、出力段の第１のＯＡＭＰ２１２および第２のＯＡＭＰ２２２の入力は２入力となり別ノードへ接続している。
【００８１】
ここで、本実施形態に係る信号線駆動回路１２０における出力バッファ部２００（１２４）の動作について、図７および図９に関連付けて説明する。
【００８２】
なお、図９（Ａ）〜（Ｄ）は、本実施形態に係る出力バッファ部の動作を説明するためのタイミングチャートである。図９（Ａ）はスイッチ信号ＳＴＲを、図９（Ｂ）はスイッチ信号ＣＲＳを、図９（Ｃ）はＤＡＣ出力レベルを、図９（Ｄ）はチャネル出力を、それぞれ示している。
【００８３】
本出力バッファ部２００は、図３に示す出力セレクタ方式と異なり、出力段のＯＡＭＰ２１２，２２２の入力の前段にＳＷ２３１〜ＳＷ２３４が接続されて、相補的にＣＨ１用とＣＨ２用の出力段の第１のＯＡＭＰ２１２および第２のＯＡＭＰ２２２への信号を切り替える。
また、帰還経路もそれにあわせて、相補的にＳＷ２３５〜ＳＷ２３８で、正極性側ＯＴＡ２１１と負極性側ＯＴＡ２２２への入力を切り替える。
【００８４】
このような構成において、たとえば信号ＳＴＲがハイレベル、信号ＣＲＳがローレベルで供給される第１のモード時には、スイッチ群２３０における第１のスイッチ群ＳＷ２３１，ＳＷ２３３，ＳＷ２３５，ＳＷ２３７がオン状態となり、第２のスイッチ群のスイッチＳＷ２３２，ＳＷ２３４，ＳＷ２３６，ＳＷ２３８がオフ状態に保持される。
これにより、正極性側ＯＴＡ２１１による正極性の信号電圧が第１のＯＡＭＰ２１２を介して第１の信号線１２２ｍに供給され、負極性側ＯＴＡ２２１による負極性の信号電圧が第２のＯＡＭＰ２２２を介して第２の信号線１１２ｍ＋１に供給される。
一方、たとえば信号ＣＲＳがハイレベル、信号ＳＴＲがローレベルで供給される第２のモード時には、スイッチ群２３０における第２のスイッチ群ＳＷ２３２，ＳＷ２３４，ＳＷ２３６，ＳＷ２３８がオン状態となり、第１のスイッチ群のスイッチＳＷ２３１，ＳＷ２３３，ＳＷ２３５，ＳＷ２３７がオフ状態に保持される。
これにより、正極性側ＯＴＡ２１１による正極性の信号電圧が第２のＯＡＭＰ２２２を介して第２の信号線１２２ｍ＋１に供給され、負極性側ＯＴＡ２２１による負極性の信号電圧が第１のＯＡＭＰ２１２を介して第１の信号線１１２ｍに供給される。
【００８５】
本実施形態の出力バッファ部によれば、出力経路にスイッチ（ＳＷ）配置することなく極性の切り替えを行うことができる。
出力経路にスイッチ（ＳＷ）がないため、出力セレクタ方式に比べてセトリングが早い。
この構成において、各出力段の第１のＯＡＭＰ２１２と第２のＯＡＭＰ２２２とは共通のものとなる。
なお、図７および図８の例では、出力段の第１のＯＡＭＰ２１２と第２のＯＡＭＰ２２２の入力が２入力となっているがこれに限定しているわけではない。１入力でも構わない。）
【００８６】
図１０（Ａ），（Ｂ）は、出力セレクタ方式と本実施形態に係る出力バッファ部とのレイアウトを比較して示す図である。
図１０に示すように、スイッチ（ＳＷ）サイズは、スイッチが出力経路に接続されないためＯＮ抵抗を小さくする必要がなく、サイズを削減できる。
【００８７】
また、出力段の第１および第２のＯＡＭＰ２１２，２２２のサイズも、シリーズに接続されるスイッチ（ＳＷ）がないため、素子サイズが削減可能となる。
【００８８】
また、図１１（Ａ），（Ｂ）は、出力セレクタ方式と本実施形態に係る出力バッファ部とのバイアス段のオフセットの見え方の差異であって、出力段起因によるオフセット電圧の影響を比較して示す図である。
【００８９】
出力段ＡＭＰ起因のオフセット電圧が合った場合、出力セレクタ方式では、図１１（Ａ）に示すように、オフセット電圧がキャンセルされることはなく、輝度が理想からはずれる。
この出力セレクタ方式の場合、コモン電圧Ｖｃｏｍの中心電圧からの平均電圧はＶａ＋（Δ１＋Δ２）／２となり、オフセットがキャンセルされることはない。
【００９０】
これに対して、本実施形態の出力バッファ部によれば、図１１（Ｂ）に示すように、極性反転によりオフセットが２フレームで打ち消しあうことができる。
この場合、コモン電圧Ｖｃｏｍの中心電圧からの平均電圧はオフセット値Δ１、Δ２の値にかかわらずΔａである。
【００９１】
以上説明したように、本実施形態によれば、出力バッファ部２００は、前段のＤＡＣ１２３の出力に対して接続された入力データを増幅し、正極性の信号電圧を生成する機能を有する正極性側ＯＴＡ２１１と、出力バッファとしての機能を有し、チャネルＣＨｍ（たとえばｍ＝１）に接続される第１の信号線１１２ｍに正極性または負極性の信号電圧を供給する第１のＯＡＭＰ２１２と、前段のＤＡＣ１２３の出力に対して接続され入力データを増幅し、負正極性の信号電圧を生成する機能を有する負極性側ＯＴＡ２２１と、出力バッファとしての機能を有し、チャネルＣＨｍ＋１（たとえばＣＨ２）に接続される第２の信号線１１２ｍ＋１に負極性または正極性の信号電圧を供給する第２のＯＡＭＰ２２２と、正極性側ＯＴＡ２１１の出力および負極性側ＯＴＡ２２１の出力の各々と、第１のＯＡＭＰ２１２の入力および第２のＯＡＭＰ２２２の入力の各々との間、並びに、正極性側ＯＴＡ２１１および負極性側ＯＴＡ２２１の帰還入力段に第１のスイッチＳＷ２３１〜第８のＳＷ２３８を含むスイッチ群２３０と、を有することから、以下の効果を得ることができる。
出力経路にスイッチ（ＳＷ）をいれることなく、出力バッファ部の内部へ切り替えスイッチ（ＳＷ）を配置するため、スイッチ（ＳＷ）サイズの削減ができ、レイアウト面積を削減することが可能となる。
出力経路にスイッチ（ＳＷ）がないため、出力段のＭＯＳサイズが削減でき、レイアウト面積を削減することが可能となる。
同様に、出力経路のスイッチ（ＳＷ）がないため、セトリングが改善され、特性の改善を図ることができる。
また、出力段の増幅器に起因のオフセット成分が、極性反転により光学的にキャンセルでき、特性改善を図れ、ひいては画質の向上を図ることができる。
【００９２】
なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限定されるものではなく、エレクトロルミネッセンス（ＥＬ）素子を各画素の電気光学素子として用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。
【００９３】
またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、図１２〜図１６に示す様々な電子機器、たとえば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置(モバイル機器)、デスクトップ型パーソナルコンピュータ、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
以下に、本実施形態が適用される電子機器の一例について説明する。
【００９４】
図１２は、本実施形態が適用されるテレビジョンを示す斜視図である。
本適用例に係るテレビジョン３００は、フロントパネル３２０やフィルターガラス３３０等から構成される映像表示画面部３１０を含み、その映像表示画面部３１０として本実施形態に係る表示装置を用いることにより作製される。
【００９５】
図１３は、本実施形態が適用されるデジタルカメラを示す斜視図であり、図１３（Ａ）は表側から見た斜視図、図１３（Ｂ）は裏側から見た斜視図である。
本適用例に係るデジタルカメラ３００Ａは、フラッシュ用の発光部３１１、表示部３１２、メニュースイッチ３１３、シャッターボタン３１４等を含み、その表示部３１２として本実施形態に係る表示装置を用いることにより作製される。
【００９６】
図１４は、本実施形態が適用されるノート型パーソナルコンピュータを示す斜視図である。
本適用例に係るノート型パーソナルコンピュータ３００Ｂは、本体３２１に、文字等を入力するとき操作されるキーボード３２２、画像を表示する表示部３２３等を含み、その表示部３２３として本実施形態に係る表示装置を用いることにより作製される。
【００９７】
図１５は、本実施形態が適用されるビデオカメラを示す斜視図である。
本適用例に係るビデオカメラ３００Ｃは、本体部３３１、前方を向いた側面に被写体撮影用のレンズ３３２、撮影時のスタート／ストップスイッチ３３３、表示部３３４等を含み、その表示部３３４として本実施形態に係る表示装置を用いることにより作製される。
【００９８】
図１６は、本実施形態が適用される携帯端末装置、たとえば携帯電話機を示す図であり、図１６（Ａ）は開いた状態での正面図、図１６（Ｂ）はその側面図、図１６（Ｃ）は閉じた状態での正面図、図１６（Ｄ）は左側面図、図１６（Ｅ）は右側面図、図１６（Ｆ）は上面図、図１６（Ｇ）は下面図である。
本適用例に係る携帯電話機３００Ｄは、上側筐体３４１、下側筐体３４２、連結部（ここではヒンジ部）３４３、ディスプレイ３４４、サブディスプレイ３４５、ピクチャーライト３４６、カメラ３４７等を含み、そのディスプレイ３４４やサブディスプレイ３４５として本実施形態に係る表示装置を用いることにより作製される。
【図面の簡単な説明】
【００９９】
【図１】一般的な液晶表示装置の概略構成を示す図である。
【図２】出力セレクタを用いた従来の信号線駆動回路の構成例を示すブロック図である。
【図３】図２のバッファアンプ部と出力セレクタとの構成例を示す図である。
【図４】本発明の実施形態に係る表示装置の構成例を示す図である。
【図５】液晶表示装置の有効表示部の構成例を示す回路図である。
【図６】本実施形態に係る信号線駆動回路の構成例を示すブロック図である。
【図７】本実施形態に係る信号線駆動回路における出力バッファ部の構成例を示す図である。
【図８】図７の出力バッファ部のより具体的な構成例を示す回路図である。
【図９】本実施形態に係る出力バッファ部の動作を説明するためのタイミングチャートである。
【図１０】出力セレクタ方式と本実施形態に係る出力バッファ部とのレイアウトを比較して示す図である。
【図１１】出力セレクタ方式と本実施形態に係る出力バッファ部とのバイアス段のオフセットの見え方の差異であって、出力段起因によるオフセット電圧の影響を比較して示す図である。
【図１２】本実施形態が適用されるテレビを示す斜視図である。
【図１３】本実施形態が適用されるデジタルカメラを示す斜視図である。
【図１４】本実施形態が適用されるノート型パーソナルコンピュータを示す斜視図である。
【図１５】本実施形態が適用されるビデオカメラを示す斜視図である。
【図１６】本実施形態が適用される携帯端末装置、たとえば携帯電話機を示す図である。
【符号の説明】
【０１００】
１００・・・液晶表示装置、１１０・・・有効表示部、１２０・・・信号線駆動回路（水平駆動回路、ソースドライバ：ＨＤＲＶ）、１２１・・・シフトレジスタ、１２２・・・データラッチ部、１２３・・・ＤＡＣ（デジタル・アナログコンバータ）、１２４・・・出力バッファ部、１３０・・・ゲート線駆動回路（垂直駆動回路、ゲートドライバ）、１４０・・・データ処理回路（ＤＡＴＡＰＲＣ）、２００・・・出力バッファ部、２１１・・・正極性側演算増幅器（ＯＴＡ）、２１２・・・第１の共通出力増幅器（ＯＡＭＰ）、２２１・・・負極性側ＯＴＡ、２２２・・・第２のＯＡＭＰ、２３０・・・スイッチ群、ＳＷ２３１〜ＳＷ２３８・・・スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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