(57)【特許請求の範囲】
【請求項１】
第１の主パワー電圧及び一つ以上の第２の主パワー電圧を発生する電源からの複数のパワー出力をモニタリング及び制御する集積回路であって、
前記第１の主パワー電圧及び前記第２の主パワー電圧を受け取り、被制御電圧パワー出力を発生する入力手段と、
前記第１の主パワー電圧を表す信号を基準信号と比較する手段と、
前記第１の主パワー電圧がしきい値基準電圧レベルに達するか、それを超えたときに検知する手段と、
前記第１の主パワー電圧が前記しきい値基準電圧レベルに達した後、前記第１の主パワー電圧及び前記第２の主パワー電圧の前記被制御電圧パワー出力への接続を、選択された遅延時間だけ遅延させる手段と、
前記選択された遅延時間が過ぎた後、ソフトの開始を起動する手段と
を備える集積回路。
【請求項２】
前記電源の前記第１の主パワー電圧及び前記第２の主パワー電圧が、使用可能且つ有効電圧レベルであるか、それを超えたことを示すパワーアップ信号を発生する手段をさらに備え、
前記比較手段が、電圧ディバイダとコンパレータとを有し、前記コンパレータが、しきい値基準電圧に結合され、前記電圧ディバイダが前記第１の主パワー電圧と前記コンパレータとに結合され、さらにパワーモニタ回路のパワー出力電圧の各々の出力電圧を制御する線形コントローラを備える請求項１に記載の集積回路。
【請求項３】
前記遅延手段がタイミング回路を含んでなり、前記コンパレータの出力が、前記被制御出力への前記第１の主パワー電圧及び前記第２の主パワー電圧の接続を前記選択された遅延時間だけ遅延するタイミング回路に結合されている請求項２に記載の集積回路。
【請求項４】
第１の主直流電圧及び１つ以上の第２の主直流電圧を発生させるための電源と、メモリユニットを含むマザーボードと、中央処理ユニットとを含んでなる、モニタリングされたパワーを有するコンピュータシステムであって、各ユニットが他のユニットとは異なる動作電圧を必要とし、前記電源とマザーボードとの間に前記電源から前記マザーボードへのパワーの供給を制御するパワーモニタリング集積回路が配置されており、前記パワーモニタリング回路が、第１の主パワー電圧及び第２の主パワー電圧を受け取り、被制御電圧パワー出力を発生する入力手段と、前記第１の主パワー電圧を示す信号を基準信号と比較する手段とを含んでなるコンピュータシステムにおいて、
前記第１の主パワー電圧がしきい値基準電圧レベルに達するか、それを超えたときに検知する手段と、
前記第１の主パワー電圧がしきい値基準電圧レベルに達した後、前記第１の主パワー電圧及び前記第２の主パワー電圧の前記被制御電圧パワー出力への接続を選択された遅延時間だけ遅延させる手段と、
をさらに含んでなることを特徴とするコンピュータシステム。
【請求項５】
前記電源の前記第１の主パワー電圧及び前記第２の主パワー電圧が使用可能且つ有効電圧レベルであるか、それを超えたことを示すパワーアップ信号を発生する手段をさらに備え、
前記比較手段が、電圧ディバイダとコンパレータとを有し、前記コンパレータが、しきい値基準電圧に結合され、前記電圧ディバイダが前記第１の主パワー電圧と前記コンパレータとに結合され、前記出力電圧を制御する手段が複数の線形コントローラを含んでなり、各線形コントローラが前記パワーモニタ回路の前記被制御パワー出力電圧の一つの前記出力電圧を制御することを特徴とする、請求項４に記載のコンピュータシステム。
【請求項６】
前記遅延手段がタイミング回路を含んでなり、前記コンパレータの出力が、前記被制御パワー出力への前記第１の主パワー電圧及び前記第２の主パワー電圧の接続を前記選択された遅延時間だけ遅延するタイミング回路に結合されていることを特徴とする、請求項５に記載のコンピュータシステム。
【請求項７】
第１の主パワー電圧、及び前記第１の主パワー電圧に由来する一つ以上の第２の主パワー電圧を発生する電源からのパワーをモニタリング及び制御する方法であって、
電源から前記第１の主パワー電圧、及び前記第２の主パワー電圧を受け取る工程と、
受け取ったパワー電圧を制御して被制御電圧パワー出力を発生する工程と、
前記第１の主パワー電圧を表す信号を基準信号と比較する工程と、
前記第１の主パワー電圧がしきい値基準電圧レベルに達するか、それを超えたときに検知する工程と、
前記第１の主パワー電圧がしきい値基準電圧レベルに達した後、前記被制御電圧パワー出力のコンピュータへの接続を選択された遅延時間だけ遅延させる工程と、を含んでなることを特徴とする方法。
【請求項８】
前記電源の前記第１の主パワー電圧及び前記第２の主パワー電圧が使用可能且つ有効電圧レベルであるか、それを超えたことを示すパワーアップ信号を発生させ、前記第１の主パワー電圧を示す信号を基準信号と比較する工程が、前記主パワー電圧を示す信号を電圧分割をすることと、前記電圧分割された信号をしきい値基準電圧と比較することとを含んでなり、前記被制御パワー出力電圧の各々を線形制御すること、を特徴とする請求項７に記載の方法。
【請求項９】
前記遅延工程が、前記電圧分割信号が前記しきい値基準信号を超えたときに始まる時間間隔を決めることと、前記第１の主パワー電圧及び前記第２の主パワー電圧の前記被制御電圧パワー出力への接続を選択された遅延時間だけ遅延させることを含んでなることを特徴とする、請求項８に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パワーモニタ回路に関し、特にパーソナルコンピュータのパワーをモニタリングする回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
パーソナルコンピュータは、コンピュータの異なる部分に供給されるパワーをモニタリング及び制御する回路を備えている。メモリ等のある部分は、マイクロプロセッサ等の他の部分とは異なる電圧を必要とする。パワーを保存し、集積回路の寿命を長くするためには、コンピュータがイナクティブであるときに部品に利用可能なパワーを減少することが経済的である。ほとんどのコンピュータは、所定時間後にパワーを減少させるパワー節約機能を有している。オペレータは、その時間を制御できる。パワーダウン時間中、最小パワーが、コンピュータに供給される。理論的には、必要とすることは、ユーザがフルパワーに戻すことを望んだときに検知するのに十分なパワーを供給することだけである。集積回路の速度にもかかわらず、電源が動作可能レベルに到達するのにかかる有限量の時間が残存する。コンピュータが、電源がそれらの動作レベルに到達する前に動作を開始すると、コンピュータにより実施される計算及び操作が誤ることがある。このような早すぎる動作は、動作エラーを生じて、コンピュータが故障し、遮断することがある。このとき、ユーザは、コンピュータをリスタートか、恐らくそれを修理もしなければならないであろう。
【０００３】
パワー管理機能は、総合効率に寄与し、エネルギーを節約し、コンピュータの動作コストを減少させる。パーソナルコンピュータがより高性能化するにつれて、パワーアップ及びパワーダウンモニタリング回路も同様に高性能化してきた。コンピュータが非常に多くの電圧を使用するので、より高性能化した回路を必要としている。コンピュータに使用される主電圧は、１２ボルト、５ボルト及び３．３ボルトである。これらは、ＡＣ／ＤＣコンバータからコンピュータ内の他の装置及びチップに供給される。コンピュータ上のマザーボードそれ自体は、メモリチップ、グラフィックチップ及びクロックチップを動作するための主電圧に由来するさらなる電圧を必要とする。それにもかかわらず、これらの主電圧由来電圧の全ては、３種の主電圧１２ボルト、５ボルト及び３．３ボルトに由来する。
【０００４】
種々の装置が、コンピュータ製造業者により規定される方法によりパワーアップ及びパワーダウンすることが重要である。パワーアップ動作及びパワーダウン動作が制御され且つ十分なパワーがない限り、貴重なデータが失われるか、システムがそれ自体とコンフリクトしクラッシュすることがある。
適切な動作には、三種の主電圧が、それらの予想される動作レベルの９０％又は約９０％でなければならない。Ｉｎｔｅｌ社等のマイクロプロセッサメーカーは、マイクロプロセッサ及びマザーボードが所定の時間ウインドゥの後に十分に作動状態となることを明記している。時間ウインドゥは、現在約１００ｍｓに設定されている。また、ＰＣ製造業者をアシストするために、Ｉｎｔｅｌ社は、３．３ボルトと５．０ボルト供給源は、４０ｍｓでそれらの値の９０％に達しなければならないと明記している。コンピュータ製造業者が直面している問題は、いつ主電圧に由来する電圧を得ることができるかをいかに主電圧をモニタリングして求めるかにある。
【０００５】
一部の製造業者は、各主電圧に一つづつ、合計３個の電源モニタチップを用いることを提案した。これは、容易な方法であるが、電源モニタの数を３種の主電圧につり合うまで増加する。さらに他に、電源をモニタリングするのに単一のチップを使用し、その単一チップに、３個の主電圧モニタ回路（３種の主電圧の各々に１つの回路）を含ませることが提案された。
【０００６】
【課題を解決するための手段】
本発明は、単一入力主電圧ピンを備えた単一パワーモニタ集積回路を提供することにより、公知の解決策を向上させるものである。本発明によれば、電源に固有の機能を使用することによりこの所望の結果が得られる。電源を、厳密な仕様を満たすようにする。これらの仕様によれば、５ボルト及び３．３ボルト供給源を、１２ボルト供給源に連結する。この電源は、１２ボルト供給源がその値の９０％に到達した後４０ｍｓ以内に３．３ボルト供給源及び５．０ボルト供給源をそれらの値の９０％に到達するようにさせる。適当な遅延回路２５が、３．３ボルトと５ボルトのデュアル供給をスタンドバイ電圧供給から活性電圧供給に切替えるのを主３．３ボルト及び５ボルトが動作する後まで遅延させる。
【０００７】
本発明によれば、電源から複数のパワー出力を受け取る入力手段と、入力パワー出力を制御して被制御電圧パワー出力を発生する手段と、主パワー電圧を表す信号を基準信号と比較する手段とを含んでなる、各パワー出力電圧が主パワー電圧に由来するものである複数の異なる出力電圧を発生する電源からのパワーをモニタリング及び制御する集積回路であって、
前記主パワー出力電圧がしきい値基準レベルに達するか、それを超えたときに検知する手段と、
前記電源が基準しきい値レベルに達した後、パワー出力電圧のコンピュータへの接続を選択された遅延時間だけ遅延させる手段と、
をさらに含んでなることを特徴とする集積回路が提供される。
【０００８】
本発明により提供される集積回路は、コンピュータＡＴＸ電源からのパワーをモニタリング及び制御する。通常のＡＴＸ電源は、複数の異なる出力電圧（各出力電圧は、主パワー電圧、典型的には１２ボルト供給に由来する）を発生させる。この集積回路は、多数の入力ピンを含む。これらの入力ピンは、複数のパワー出力をＡＴＸ電源から受け取る入力手段としての役割を果たす。また、集積回路は、パワー出力の各々を制御する通常の線形パワーコントローラ回路を含む。コンパレータ回路は、主パワー電圧を示す信号を基準信号と比較する。電圧ディバイダは、一つの入力をコンパレータに供給し、他の入力は、しきい値基準源により供給される。分割信号がしきい値を超えると、コンパレータは、結果を示す信号を出力する。この信号は、主電源が目的値の少なくとも９０％に到達したことを意味する。次に、コンパレータの出力は、タイミング回路をトリガする。タイミング回路は、コンピュータの始動を、ＡＴＸ電源のタイミング仕様に相当する設定時間だけ遅延させる。これらの仕様によれば、主源に由来する電圧源及びパワー源が、極めて慎重に制御された時間（典型的には４０マイクロ秒）内にそれらのそれぞれの電圧レベルになることが必要とされる。タイミング回路は、遅延時間がＡＴＸ仕様に等しいか、それを超えるように設定される。典型的なアプリケーションでは、遅延は、約１００マイクロ秒に設定される。遅延時間が終了すると、本発明では、パワーアップ信号が発生する。
【０００９】
また、本発明によれば、複数の異なる直流電圧を発生させるための電源と、メモリユニットを含むマザーボードと、中央処理ユニットとを含んでなる、モニタリングされたパワーを有するコンピュータシステムであって、各ユニットが他のユニットとは異なる動作電圧を必要とし、前記電源とマザーボードとの間に前記電源から前記マザーボードへのパワーの供給を制御するパワーモニタリング集積回路が配置されており、前記パワーモニタリング回路が、前記電源からの複数のパワー出力を受け取る入力手段と、前記入力パワー出力を制御して制御された電圧パワー出力を発生させる手段と、前記主パワー出力電圧を示す信号を基準信号と比較する手段とを含んでなるコンピュータシステムにおいて、
前記主パワー出力電圧がしきい値基準レベルに達するか、それを超えたときに検知する手段と、
前記電源が基準しきい値レベルに達した後、パワー出力電圧のコンピュータへの接続を選択された遅延時間だけ遅延させる手段と、
をさらに含んでなることを特徴とするコンピュータシステムが提供される。
【００１０】
さらに、本発明によれば、各パワー出力電圧が主パワー電圧に由来するものである複数の異なる出力電圧を発生する電源からのパワーをモニタリング及び制御する方法であって、
電源から複数のパワー出力を受け取る工程と、
入力パワー出力を制御して被制御電圧パワー出力を発生する工程と、
主パワー電圧を表す信号を基準信号と比較する工程と、
前記主パワー出力電圧がしきい値基準レベルに達するか、それを超えたときに検知する工程と、
前記電源が基準しきい値レベルに達した後、パワー出力電圧のコンピュータへの接続を選択された遅延時間だけ遅延させる工程と、
を特徴とする方法が提供される。
【００１１】
そのときに、コンピュータは、そのアクティブ状態又はそのスリープ状態を含む所望の動作状態に入ることができる。
【００１２】
【発明の実施の形態】
以下、本発明を、添付図面を例として参照しながら説明する。
【００１３】
図１は、パーソナルコンピュータの一部分を示す高レベル回路の概略図である。ＡＴＸのＡＣ／ＤＣ電源１０は、変圧器とＤＣ−ＤＣコンバータチップとを含む。電源１０は、その入力が交流源に接続されている。電源１０の９つの出力には、５ボルトスタンドバイ出力と３つの主電圧出力１２ボルト、５ボルト及び３．３ボルトが含まれる。ＡＴＸ電源からの出力は、互いにしっかりと結合されている。事実、これらは、全て同一ＡＣ源から得られる。主１２ボルト電源がその名目設定値の９０％を超えると、５ボルト供給源と３．３ボルト供給源が、４０ｍｓウインドゥの終わりにはそれらの名目設定値の９０％に等しいか、それを超える。実際、他の主電圧用プロキシとして１２ボルト主パワー電圧を使用することができる。５ボルト供給源と３．３ボルト供給源は１２ボルト供給源に関連しているので、５ボルトと３．３ボルトを実際にモニタリングする必要はない。その代わり、オーバーオールコンプライアンスのために１２ボルト供給源をモニタリングする。１２ボルト供給源が一旦コンプライアンスとなると、５ボルト供給源と３．３ボルト供給源は、４０ｍｓウインドゥの終わりまでにはコンプライアンス状態となる。
【００１４】
コンパレータ回路２２を、パワーモニタ集積回路２０に導入する。コンパレータ回路２２は、抵抗器Ｒ１及びＲ２を含む抵抗器ディバイダネットワークである（図２参照）。コンパレータ２４への電圧を分割して５ボルトスタンドバイ電源の範囲内とするような十分な値の抵抗器が選択される。コンパレータ２４へ入力される電圧ＶREFは、５ボルトスタンドバイ電源に由来する。最大基準レベルを、名目値の９０％、すなわち、１２Ｖの９０％＝１０．８ボルトに設定する。好ましい実施態様では、基準電圧は約１．２ボルトであり、電圧ディバイダは９−１ディバイダである。従って、抵抗器Ｒ２間に１０．６ボルトがあると、コンパレータへの入力は等しく、コンパレータの端末２７での出力信号は高く、電圧Ｖ12は、その名目値の約９０％であることを示している。端末２７での高信号は、コントロールライン３２を介して、誘導電圧を生じる回路に送信される。コンパレータ２４の高出力は、遅延回路２５により遅延される。制御信号は、５ボルト用電源、３．３ボルト用電源及び２．５ボルト用電源がここでは誘導電圧を生じるのに使用するのに適当なレベルにあることを示す。
【００１５】
図３に、本発明をさらに詳細に示す。電源１０からの１２ボルト主電源信号は、マザーボードに供給され、ライン３０１を介してモニタリングされる。このラインにより、入力が、モニタ集積回路２２内に含まれる電圧ディバイダ（図示されていない；図２参照）に供給される。パワーモニタ集積回路２２は、１２ボルト供給源がその名目値の９０％に等しいか、それを超えるときからの時間を測定するタイミング回路（図示されていない；図２参照）を含む。この時間は、マザーボードについて、１００ｍｓウインドゥ未満である。タイミング回路がタイムアウトすると、制御論理３０４が、トランジスタＱ２、Ｑ３、Ｑ４及びＱ５の動作を制御して、５ボルト及び３．３ボルトデュアルラインをそれらのそれぞれのスタンドバイ電圧から、電源１０からのライン電圧に切り替える。
【００１６】
回路２２は、マイクロプロセッサ用途及びコンピュータ用途におけるＡＣＰＩコンプライアント設計の実行を簡略化する。回路２２は、２つの線形コントローラと低電流パストランジスタだけでなく、モニタリング機能と制御機能とを一体化して１６ピンＳＯＩＣパッケージとする。一つの線形コントローラ３０５は、スリープ状態Ｓ３、Ｓ４／Ｓ５中に３．３Ｖデュアル電圧プレーンをＡＴＸ電源の５ＶＳＢ出力から発生して、３．３Ｖデュアルイネーブルピンのステータスにより命令されるように外部パストランジスタを介してＰＣＩスロットにパワーを供給する。追加のパストランジスタを使用して、Ｓ０及びＳ１（アクティブ）動作状態中にＰＣＩ動作用ＡＴＸ３．３Ｖ出力に切り替える。第二線形コントローラ３０６は、コンピュータシステムの２．５Ｖ／３．３Ｖメモリパワーを、アクティブ状態における外部パストランジスタを介して供給する。Ｓ３状態中、総合パストランジスタが、２．５Ｖ／３．３Ｖスリープ状態パワーを供給する。第三コントローラ３０７は、ＡＴＸ５Ｖ出力をアクティブ状態又はＡＴＸ５ＶＳＢをスリープ状態に切り替えることにより、５Ｖデュアルプレーンをパワーアップする。
回路２２（アクティブ状態出力又はスリープ状態出力）の動作モードを、２つの制御ピン３１９及び３１８を介して選択できる。異なるパワーモードの起動を支配している論理３０４は、２つのイネーブルピン３１９及び３２０を介してさらに制御される。アクティブ状態において、３．３Ｖデュアル線形レギュレータ３０５は、外部ＮチャンネルパスＭＯＳＦＥＴ３３１を使用して出力３１４（ＶＯＵＴ１）を、最小損失で、ＡＴＸ（又は等価）電源により供給される３．３Ｖ入力に直接接続する。スリープ状態において、３．３Ｖデュアル出力を、ＡＴＸ５ＶＳＢ３１２から、コントローラに対して外部でもあるＮＰＮトランジスタ３３０を介して供給する。２．５／３．３ＶＭＥＭ出力３５１用アクティブ状態パワーデリバリを、外部ＮＰＮトランジスタ３３２、又は３．３Ｖ設定用ＮＭＯＳスイッチを介しておこなう。スリープ状態において、この出力上の伝導を、内部パストランジスタに伝達する。５Ｖデュアル出力３５２に、２つの外部ＭＯＳトランジスタを介してパワーを供給する。スリープ状態において、ＰＭＯＳ（又はＰＮＰ）トランジスタ３３３は、ＡＴＸ５ＶＳＢ出力からの電流を通し、一方、アクティブ状態では、電流の流れを、ＡＴＸ５Ｖ出力に接続したＮＭＯＳトランジスタ３３４に伝達する。３．３Ｖデュアル出力と同様に、５Ｖデュアル出力３５２の動作は、３１７ピン及び３１８ピンのステータスによってのみではなく、ＥＮ５ＶＤＬイネーブルピン３１９のステータスによっても決定される。
【００１７】
リセット（ＰＯＲ）信号による５Ｖ５Ｂパワーは、ソフト起動シーケンスを開始する。内部１０μＡ電流源は、外部コンデンサを５Ｖにチャージする。エラー増幅器基準入力は、ソフト起動ピン電圧に比例したレベルにクランプする。ソフト起動ピン電圧は、約１．２５Ｖから２．５Ｖにスルーするにつれて、入力クランプは、迅速且つ制御された出力電圧上昇を可能にする。
【００１８】
図４は、全ての出力電圧をイネーブルとした状態でのスリープ状態における典型的なアプリケーション起動用ソフト起動シーケンスを示す。時間ＴＯで、５ＶＳＢ（バイアス）を、回路に加える。時間Ｔ１で、５ＶＳＢがＰＯＲレベルを超え、内部高速チャージ回路が、ＳＳコンデンサ電圧を約１Ｖに急速に上昇させる。この時点で、１０μＡ電流源は、コンデンサをＴ２までチャージし続け、電圧１．２５Ｖ（典型的に）に到達したら、内部クランプがさらなるチャージを制限する。ソフト起動電圧（Ｔ２〜Ｔ３間隔）のクランピングは、０．１μＦより小さいコンデンサでのみ観察されなければならない。０．１μＦ以上のソフト起動コンデンサにより、このプラトーのソフト起動ランプボイドが提供される。時間Ｔ３（３ｍｓ（典型的には、５ＶＳＢＰＯＲ（Ｔ１）を超える）で、１０μＡ電流源は、ソフト起動コンデンサのチャージを再開する。この時点で、エラー増幅器の基準入力は、それらの遷移を開始しつつあり、出力電圧が比例して上昇する。傾斜は、全ての電圧が設定値に到達する時間Ｔ４まで継続する。ソフト起動コンデンサ値が約２．８Ｖに到達する時間Ｔ５で、不足電圧モニタリング回路がアクティブとされ、ソフト起動コンデンサが、時間Ｔ２で得られた値（約１．２５Ｖ）まで急速に放電して減少する。
【００１９】
３１７と３１８の両方が、５ＶＳＢを加えたときに論理ハイである場合には、回路２２は、アクティブ状態であるとみなし、ＡＴＸの１２Ｖ出力（１２Ｖ入力３１１で検知される）の約５０ｍｓ後で設定しきい値（典型的に１０．８Ｖ）を超えるまで被制御外部トランジスタを使用しない。このタイムアウト機能は、主ＡＴＸ出力を確実に安定化するのに必要である。また、タイムアウトにより、スリープ状態がサポートされているときに確実にスリープからアクティブに円滑に遷移する。
【００２０】
出力が最初に０Ｖである状態からのスリープ状態からアクティブ状態への遷移中（例えば、ＥＮ３ＶＤＬ＝１及びＥＮ５ＶＤＬ＝０でのＳ４／Ｓ５からＳ０への遷移、又は直接アクティブ状態への単純パワーアップシーケンス）３Ｖデュアル及び５Ｖデュアル出力は、それぞれこれらの出力と３．３Ｖ及び５ＶＡＴＸ出力との間に接続されたＮチャネルＭＯＳＦＥＴの本体ダイオードを介して高く引っぱられることにより準ソフト起動される。図５は、この起動過程を示す。
【００２１】
主ＡＴＸ出力が時間Ｔ０でターンオンされたときには、５ＶＳＢは、すでに存在する。同様に、ソフト起動コンデンサはすでに１．２５Ｖまでチャージされており、クランプはアクティブであって、１２ＶＰＯＲタイマーの満了を待機している。３．３ＶＩＮ及び５ＶＩＮ上昇の結果、３．３Ｖデュアル及び５Ｖデュアル出力コンデンサＣ１、Ｃ３は、それぞれＱ３及びＱ５の本体ダイオードを介してチャージアップする（図３参照）。時間Ｔ１で、１２ＶＡＴＸ出力が、回路２２の１２Ｖ不足電圧しきい値を超え、内部５０ｍｓ（典型的）タイマー２５（図２）が始動される。Ｔ２で、タイムアウトにより、ソフト起動が開始され、メモリ出力が上昇し、Ｔ３で調整限界に到達する。メモリ電圧上昇と同時に、ＤＬＡ出力３２１が高く引っぱられ（１２Ｖまで）、Ｑ３及びＱ５をターンオンし、時間Ｔ２で３．３Ｖデュアル出力と５Ｖデュアル出力を調整する。時間Ｔ４で、ソフト起動電圧が約２．８Ｖに達すると、不足電圧モニタリング回路がイネーブルされ、ソフト起動コンデンサが、約２．４５Ｖまで急速に放電される。
アクティブ状態ソフト起動上昇中にスリープ状態に入ることの要求により、チップがリセットされた後、所望の状態への新たなソフト起動シーケンスがなされる。
【００２２】
パワーモニタ回路及び方法により、複数のパワーラインが安全な動作レベルとなるまでコンピュータの起動を遅延する。集積回路は、主電源出力電圧のみをモニタリングし、各電源についてモニタ回路を設ける必要がなくなる。電源を、５ボルト電源及び３．３ボルト電源を主１２ボルト電源に関連付ける厳密な仕様を満たすようにする。ＡＴＸ電源は、１２ボルト電源がその値の９０％に到達してから４０ｍｓ以内に、３．３ボルト電源と５．０ボルト電源をそれらの値の９０％に到達するようにする。遅延回路２５は、スタンドバイ電圧供給からアクティブ電圧供給に３．３ボルトと５ボルトのデュアル供給を切り替えるのを、主３．３ボルト及び５ボルトが安全な動作レベルとなるまで遅延させる。
【図面の簡単な説明】
【図１】コンピュータにおけるパワー分布システムの高レベル概略図である。
【図２】本発明のコンパレータ回路の概略図である。
【図３】本発明のパワー管理回路を用いた集積回路の概略図である。
【図４】全ての出力をイネーブルとしたスリープ状態におけるソフト起動間隔を示すグラフである。
【図５】アクティブ状態におけるソフト起動間隔を示すグラフである。
【符号の説明】
１０  ＡＣ／ＤＣ電源
２０  パワーモニタ集積回路
２２  コンパレータ回路
２４  コンパレータ
２５  遅延回路
２７  コンパレータの端末
３０  マザーボード
３２  コントロールライン
３０１  ライン
３０４  制御論理
３０５、３０６、３０７  線形コントローラ
３１１  入力
３１２  ＡＴＸ５ＶＳＢ
３１７、３１８  ピン
３１９  ＥＮ５ＶＤＬイネーブルピン
３２１  ＤＬＡ出力
３３１  外部ＮチャンネルパスＭＯＳＦＥＴ
３３２  外部ＮＰＮトランジスタ
３３３  ＰＭＯＳ（又はＰＮＰ）トランジスタ
３３４  ＮＭＯＳトランジスタ
３５１  ２．５／３．３ＶＶＥＭ出力
３５２  ５Ｖデュアル出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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