(57)【特許請求の範囲】
【請求項１】
少なくとも１つの磁性ランダムアクセスメモリーセルを形成する方法であって、
基板上に絶縁層を形成する工程と、
前記絶縁層上に、マスク層を形成する工程であって、該マスク層は、マスク材料を含む複数の第１領域と、マスク材料を含まない複数の第２領域とから形成されたパターンを有し、該第２領域は、前記隣接する第１領域の間に配置され、前記第１領域の間に予め定めた幅を有し、
前記第２領域の前記予め定めた幅を、前記第１領域の各側壁に複数のスペーサーを形成することによって減少させる工程と、
前記減少させた幅の第２領域を充填材料で充填して、充填栓を形成する工程と、
前記充填栓をマスクとして使用して、前記第１領域および前記スペーサーを除去する工程と、
前記充填栓をマスクとして使用して、前記絶縁層をエッチングし、前記絶縁層中に複数の溝を形成する工程と、
ここで、該絶縁層をエッチングする工程は、前記減少させた第２領域の幅に対応する充填栓をマスクとして使用したことで、前記溝の間隔が、フォトリソグラフィ技術におけるクリティカルディメンションとしての最小距離以下の距離になるようにエッチングする工程を含み、
前記溝中にそれぞれ導電性層を形成する工程と、
前記導電性層上に少なくとも１つの第１磁性層をそれぞれ形成する工程と、
各前記第１磁性層上に、少なくとも１つの第２磁性層をそれぞれ形成する工程と、
前記第１磁性層と前記第２磁性層との間に、非磁性層を形成する工程と
を具え、
前記溝の間隔をフォトリソグラフィ技術におけるクリティカルディメンションとしての最小距離以下の距離に設定することによって、前記第１および第２の磁性層が積層された互いに隣接する前記溝内の導電性層を最小間隔に設定し、これにより、互いに隣接する磁性ランダムアクセスメモリー間の距離が最小間隔となるように構成したことを特徴とする方法。
【請求項２】
前記第２磁性層上にワード線を形成する工程
をさらに具えたことを特徴とする請求項１記載の方法。
【請求項３】
前記エッチングは、反応性イオンエッチングであることを特徴とする請求項１記載の方法。
【請求項４】
前記スペーサーを形成する工程は、前記第１領域および絶縁層上に材料層を形成し、前記絶縁層上の前記材料層をエッチングして、前記第１領域の前記側壁に前記スペーサーを作成する工程を含むことを特徴とする請求項１記載の方法。
【請求項５】
前記材料層は、窒化物から形成されていることを特徴とする請求項４記載の方法。
【請求項６】
前記材料層は、窒化シリコンから形成されていることを特徴とする請求項５記載の方法。
【請求項７】
前記減少した幅の第２領域を充填する工程は、前記充填材料を前記第２領域の中および前記絶縁層の上に被覆堆積し、次いで前記第１領域および前記スペーサーの上に位置する前記充填材料を除去する工程を含むことを特徴とする請求項１記載の方法。
【請求項８】
前記第１領域および前記スペーサーを除去する工程は、前記第１領域およびスペーサーをエッチングする工程を含むことを特徴とする請求項１記載の方法。
【請求項９】
前記導電性層を形成する工程は、前記溝の内部に導電性材料を堆積する工程をさらに具えたことを特徴とする請求項１記載の方法。
【請求項１０】
前記導電性材料を堆積する前に、バリア層を形成する工程
をさらに具えたことを特徴とする請求項９記載の方法。
【請求項１１】
前記導電性材料が銅であることを特徴とする請求項１０記載の方法。
【請求項１２】
前記少なくとも１つの第１磁性層をそれぞれ形成する工程は、前記第１磁性層のそれぞれを第１の積み重ね層として形成する工程をさらに具え、
前記各第１の積み重ね層が少なくとも１つの磁性材料の層を含むことを特徴とする請求項１記載の方法。
【請求項１３】
前記磁性材料は、ニッケル−鉄と、鉄からなる群から選択されることを特徴とする請求項１２記載の方法。
【請求項１４】
前記第１の積み重ね層は、タンタル／ニッケル−鉄／マンガン−鉄／ニッケル−鉄の積層順からなる積層構造であることを特徴とする請求項１３記載の方法。
【請求項１５】
前記第２磁性層をそれぞれ形成する工程は、前記第２磁性層のそれぞれを第２の積み重ね層として形成する工程をさらに具え、
各前記第２の積み重ね層が少なくとも１つの磁性材料の層を含むことを特徴とする請求項１記載の方法。
【請求項１６】
前記磁性材料は、ニッケル−鉄と、鉄からなる群から選択されることを特徴とする請求項１５記載の方法。
【請求項１７】
前記各第２の積み重ね層は、ニッケル−鉄／タンタルの積層順からなる積層構造であることを特徴とする請求項１６記載の方法。
【請求項１８】
前記非磁性層は、酸化アルミニウム、酸化チタン、酸化マグネシウム、酸化シリコン、および窒化アルミニウムからなる群から選択される材料から形成されていることを特徴とする請求項１記載の方法。
【請求項１９】
前記非磁性層は、酸化アルミニウムからなる群から選択されることを特徴とする請求項１８記載の方法。
【請求項２０】
前記第１磁性層は、拘束された磁気方向を有することを特徴とする請求項１記載の方法。
【請求項２１】
前記第２磁性層は、自由な磁気方向を有することを特徴とする請求項１記載の方法。
【請求項２２】
磁気ランダムアクセスメモリー構造を形成する方法であって、
複数の柱を絶縁層の上に形成し、前記柱が、隣接する柱の間に複数の間隔を画定し、前記間隔が、予め定めた幅を有する工程と、
前記各柱の側壁に複数のスペーサーを形成することによって、前記間隔の前記予め定めた幅を減少する工程と、
前記減少した幅の間隔を充填材料で充填して、充填栓を形成する工程と、
前記充填栓をマスクとして使用し、前記柱および前記スペーサーを除去する工程と、
前記充填栓をマスクとして使用して、前記絶縁層をエッチングし、前記絶縁層中に複数の溝を形成する工程と、
ここで、該絶縁層をエッチングする工程は、前記減少させた第２領域の幅に対応する充填栓をマスクとして使用したことで、前記溝の間隔が、フォトリソグラフィ技術におけるクリティカルディメンションとしての最小距離以下の距離になるようにエッチングする工程を含み、
前記溝中にそれぞれ導電性層を形成する工程と、
ここで、前記溝の中の前記導電性層は下部配線であり、
前記導電性層上に少なくとも１つの拘束層をそれぞれ形成する工程と、
各前記拘束層上に、少なくとも１つの読込層をそれぞれ形成する工程と、
前記拘束層と前記読込層との間に、非磁性層を形成する工程と、
各前記読込層上に、ワード線を上部として形成する工程と
を具え、
前記溝の間隔をフォトリソグラフィ技術におけるクリティカルディメンションとしての最小距離以下の距離に設定することによって、前記拘束層および前記読込層が積層された互いに隣接する前記溝内の導電性層を最小間隔に設定し、これにより、互いに隣接する磁性ランダムアクセスメモリー間の距離が最小間隔となるように構成したことを特徴とする方法。
【請求項２３】
前記拘束層は、互いに０．２０μｍ未満の間隔をおいて離れていることを特徴とする請求項２２記載の方法。
【請求項２４】
前記拘束層は、互いに０．１μｍ未満の間隔をおいて離れていることを特徴とする請求項２３記載の方法。
【請求項２５】
前記拘束層は、互いに０．０５μｍ未満の間隔をおいて離れていることを特徴とする請求項２３記載の方法。
【請求項２６】
前記エッチングは、反応性イオンエッチングであることを特徴とする請求項２２記載の方法。
【請求項２７】
前記柱の周囲に前記スペーサーを形成する工程は、前記柱および前記絶縁層の上に材料層を形成し、前記材料層をエッチングして、前記柱の前記側壁に前記スペーサーを作成する工程を含むことを特徴とする請求項２２記載の方法。
【請求項２８】
前記材料層は、窒化物層であることを特徴とする請求項２７記載の方法。
【請求項２９】
前記材料層は、窒化シリコンを含むことを特徴とする請求項２８記載の方法。
【請求項３０】
前記減少した幅の間隔を充填する工程は、前記充填材料を前記間隔の中および前記絶縁層の上に被覆堆積し、次いで前記柱および前記スペーサーの上に位置する前記充填材料を除去する工程を含むことを特徴とする請求項２２記載の方法。
【請求項３１】
前記柱およびスペーサーを除去する工程は、前記柱およびスペーサーをエッチングする工程を含むことを特徴とする請求項２２記載の方法。
【請求項３２】
前記導電性層を形成する工程は、前記溝の内部に導電性材料を堆積する工程をさらに具えたことを特徴とする請求項２２記載の方法。
【請求項３３】
前記導電性材料を堆積する前に、バリア層を形成する工程をさらに具えたことを特徴とする請求項３２記載の方法。
【請求項３４】
前記導電性材料は、銅であることを特徴とする請求項３２記載の方法。
【請求項３５】
前記拘束層を形成する工程は、各前記拘束層を第１の積み重ね層として形成する工程をさらに具え、前記各第１の積み重ね層は、少なくとも１つの磁性材料を含むことを特徴とする請求項２２記載の方法。
【請求項３６】
前記磁性材料は、ニッケル−鉄と、鉄からなる群から選択されることを特徴とする請求項３５記載の方法。
【請求項３７】
前記読込層を形成する工程は、前記読込層を第２の積み上げ層として形成する工程をさらに具え、各前記第２積み上げ層が少なくとも１つの磁性材料を含むことを特徴とする請求項２２記載の方法。
【請求項３８】
前記磁性材料は、ニッケル−鉄と、鉄からなる群から選択されることを特徴とする請求項３７記載の方法。
【請求項３９】
前記複数の柱を形成する前記工程が、前記絶縁層の上に、前記絶縁層とは異なるエッチング選択性を有する第２絶縁材料を形成することを特徴とする請求項２２記載の方法。
【請求項４０】
前記第２絶縁材料をエッチングして、前記複数の柱を形成する工程をさらに具えたことを特徴とする請求項３９記載の方法。
【請求項４１】
前記絶縁層は、低圧ＣＶＤ酸化物、ＴＥＯＳ、ＢＰＳＧ、窒化物、高温ポリマー、低誘電率無機材料からなる群から選択される材料から形成されており、前記第２絶縁材料は、低圧ＣＶＤ酸化物、ＴＥＯＳ、ＢＰＳＧ、および炭化シリコンからなる群から選択される材料から形成されていることを特徴とする請求項３９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＲＡＭ半導体構造、詳細には、拘束層および下地ディジット線などを最小間隔としたＭＲＡＭ構造を作成することが可能な方法に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリー（ＭＲＡＭ）は記憶素子として磁性多層フィルムを使用する。使用時には、ＭＲＡＭセルは、各メモリーセルを形成する薄い磁性多層フィルムの二者択一の磁化状態によって決まるデジタルビットとして情報を記憶する。そのように、ＭＲＡＭセルは、論理状態０を表す高抵抗、および論理状態１を表す低抵抗の２つの安定した磁気状態を有する。
【０００３】
一般の多層フィルムＭＲＡＭは多数のワード線と交差する多数のビットまたはディジット線を含む。各交差点には、対応するビット線およびディジット線の間に磁気的に保磁力のある材料のフィルムが挿入される。こうして、この磁性材料およびディジット線からの多層フィルムが、１ビットの情報を記憶する磁気メモリーセルを形成する。
【０００４】
ＭＲＡＭの基本的なメモリー素子は多層材料のパターン形成した構造であり、一般に異なる材料、中でも銅（Ｃｕ）、タンタル（Ｔａ）、パーマロイ（ＮｉＦｅ）、または酸化アルミニウム（Ａｌ2Ｏ3）などの積み重ねからなる。積み重ねは１０層ほどの異なる重畳材料層を含むことができ、層の配列は１０回まで繰り返すことができる。その積み重ねの製造には予め定めた順序に従って層毎に薄い材料層を堆積することが必要である。
【０００５】
図１は、それぞれ付随する３つのビットまたはディジット線１８を有するＭＲＡＭ積み重ね２２を含む従来のＭＲＡＭ構造の例を示す。
一般に、銅（Ｃｕ）から形成されるディジット線１８は、集積回路（ＩＣ）基板１０の下地層１４上に形成された絶縁層１６の中に最初に形成される。下地層１４は例えばＣＭＯＳ回路などの集積回路の部分を含むことができる。一般に強磁性材料から形成された拘束層２０は各ディジット線１８上に提供される。拘束層は、印加した磁界の存在下でもその磁化方向が回転しないので、「拘束された（ｐｉｎｎｅｄ）」と呼ばれる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１のディジット線１８および拘束層２０などの従来のディジット線および拘束層は、一般にダマシーニング（ｄａｍａｓｃｅｎｉｎｇ）プロセスによって形成される。ダマシーニングプロセスは銅の相互接続には好ましいが、ＭＲＡＭセルに関しては、ダマシーニングプロセスはディジット線１８に対して主としてフォトレジストの位置ズレの結果生じる拘束層２０の被覆層があるという欠点が生じる。
図１において、この被覆層はディジット線１８の各側部の被覆層距離Ｄで示される。技術的および加工上の限界から、従来のダマシーニング加工は連続したディジット線およびその付随する拘束層を製造することは不可能である。
【０００７】
また、従来のダマシーニングプロセスを用いてＭＲＡＭのディジット線１８を形成する他の欠点としては、プロセスに、隣接する２つのディジット線の間、従って隣接する２つのメモリーセル間の最小間隔または最小クリティカルディメンションＣＤ（図１参照）を達成する能力がないことである。現在の最小間隔またはクリティカルディメンションの値は０．２０μｍの範囲である。
しかし、ＭＲＡＭセルの実装密度の増加に伴って最小間隔は０．１μｍ、または０．０５μｍの値まで減少しなければならず、現在の２４８ｎｍリソグラフィによる現在のダマシーニング加工ではこれらの値は得られない。
【０００８】
そこで、本発明の目的は、拘束層およびディジット線などを、互いに最小の間隔をもって構成することが可能なＭＲＡＭ構造を作成する改善された方法、並びに、集積回路基板上に形成された２つの隣接するＭＲＡＭ構造間のクリティカルディメンションを減少する方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、集積回路基板の種々の下地層上に形成された、拘束層および下地ディジット線などを、最小間隔（最小の等間隔な幅）として構成することが可能なＭＲＡＭ構造を作製する方法を提供する。
本発明では、フォトリソグラフィ技術を用いてマスキングパターンを画定し、続いて最小間隔のディジット線領域をＩＣ基板上に画定するために、マスキングパターンの側壁にスペーサーを形成し、ディジット線領域上にはＭＲＡＭ構造を引き続き形成する。
マスキングパターン間の間隔は、マスキングパターンとスペーサーに対して選択エッチング性を有する充填材料によって充填される。
次いで、マスキングパターン、横方向のスペーサー、ならびにマスキングパターン下の絶縁材料は、充填材料をハードマスクとして用いてエッチングし、最小間隔のエッチングされたディジット線領域を画定し、引き続き、その上にＭＲＡＭ構造が形成する。
これら本発明の特徴および利点は、以下に述べる本発明の例示的な実施形態を示す付属の図面と共に提供される以下の詳細な説明からより明らかとなる。
【発明の効果】
【００１０】
本発明によれば、フォトリソグラフィ技術を用いてマスキングパターンを画定し、次に、マスキングパターンの側壁に、任意の２つの隣接するマスキングパターン間の距離を減少させるためのスペーサーを形成し、次に、充填材料を使用して、マスキングパターンの周囲の間隔を充填して充填栓を形成し、次に、この充填栓をハードマスクとして使用してマスキングパターンおよびスペーサーを除去し、次に、ＭＲＡＭ構造のディジットおよびワード線を形成するようにしたので、集積回路基板の種々の下地層上に形成された、拘束層および下地ディジット線などを互いに最小間隔（最小の等間隔な幅）として構成することが可能なＭＲＡＭ構造を作成することができる。
【発明を実施するための最良の形態】
【００１１】
以下の詳細な説明では、本発明を実施することが可能な様々な特定の実施形態を説明する。これら実施形態は、当分野の技術者が発明を実施することができるように十分詳細に説明されており、また、本発明の精神および範囲から逸脱することなく、他の実施形態を用いることができ、構造的および電気的な変更を加えることができる。
【００１２】
以下の説明に使用される用語「基板（ｓｕｂｓｔｒａｔｅ）」は、露出した半導体表面を有する任意の半導体ベースの構造を含むことができる。構造は、シリコン、絶縁体上のシリコン（ＳＯＩ）、サファイア上のシリコン（ＳＯＳ）、ドープおよび非ドープ半導体、ベースの半導体基盤で支持されたシリコンのエピタキシャル成長層、および他の半導体構造を含むことを理解すべきである。半導体がシリコンベースである必要はない。半導体はシリコン−ゲルマニウム、ゲルマニウム、またはガリウムヒ素とすることができる。
以下の説明で基板を参照するとき、ベース半導体または基盤の中または上の領域または接合を形成するために、前のプロセスステップが用いられていてもよい。
【００１３】
用語「金属（ｍｅｔａｌ）」には元素金属だけではなく、他の痕跡金属を含有する金属または半導体技術分野で知られている他の金属との種々の合金化混合物の形の金属を含むことが意図されている。用語「金属」はまた、ドープした半導体およびその金属の導電性酸化物を含むことも意図されている。
【００１４】
本発明は、ＣＭＯＳなどの集積回路部分を含む基板上に、拘束層および下地ディジット線などを最小間隔として構成することが可能な、ＭＲＡＭ構造を製造する方法を提供する。
ここで、本発明に係る製造方法の概要について説明する。
本方法では、まず、集積回路上の絶縁層およびフォトリソグラフィ技術を用いて絶縁層上にマスキングパターンを画定する。
次に、任意の２つの隣接するマスキングパターン間の距離をさらに減少させるためにマスキングパターンの側壁にスペーサーを形成する。
次に、充填材料を用いて隣接するマスキングパターン間の間隔である隙間を充填する。
次に、マスキングパターン、その周囲に形成されたスペーサー、下地絶縁材料を、充填材料をマスクとして使用してエッチング除去する。
次に、そのエッチングされた絶縁材料の中に、ディジット線領域を形成する。
次に、そのディジット線領域を含む上部に、ＭＲＡＭ構造を作製する。
【００１５】
以下、図面を参照して、本方法を具体的に説明する。図面中では、同じ要素は同じ参照数字を付している。
図２〜図２０は、本発明に係る製造方法の各工程を順次説明した例示的な実施形態を示すものであり、この例では、任意の２つの隣接するＭＲＡＭ構造の間に、最小間隔で作製されたＭＲＡＭ構造を作製する。
図２は、半導体基板５０の一部を示す。その基板上には、従来技術のよく知られた方法によって下地層５２が形成される。下地層５２は、例えば従来のＣＭＯＳデバイスおよび回路を形成する材料層を含むことができる。
【００１６】
図３では、第１の絶縁層５４が、基板５０および下地層５２を被覆して形成されている。
本例では、第１の絶縁層５４はスピンコーティングによって約５００オングストロームから約１０，０００オングストロームの厚さに被覆堆積される。
しかし、化学的気相成長（ＣＶＤ）によるスパッタ、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、または物理的蒸着（ＰＶＤ）などの他の知られた堆積方法を、既に形成されたＩＣデバイスの特性に応じて使用することもできる。
第１の絶縁層５４は、例えば低圧ＣＶＤ酸化物、Ｓｉ3Ｎ4などの窒化物、低圧または高圧ＴＥＯＳ、またはＢＰＳＧなどの従来の絶縁体から形成することができる。別法として、ポリイミドなどの高温ポリマー、または低誘電率の無機材料もまた使用することができる。
【００１７】
図４では、第１の絶縁層５４の形成に続いて、第２の絶縁層５５を第１の絶縁層５４の上に形成する。
本例では、第２の絶縁層５５は、スピンコーティングによって約１，０００オングストロームから約５，０００オングストロームの厚さに被覆堆積される。
しかし、化学的気相成長（ＣＶＤ）によるスパッタ、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、または物理的蒸着（ＰＶＤ）などの他の知られた堆積方法も使用することができる。
第２の絶縁層５５は、例えば低圧ＣＶＤ酸化物、ＢＰＳＧ、ＴＥＯＳ、または炭化シリコンなどの従来の絶縁体から形成することができる。いずれの場合も、第２の絶縁層５５は、第１の絶縁層５４を形成する材料とは異なるエッチング選択性を有する材料から形成しなければならない。
【００１８】
図５では、フォトレジスト材料層５６を第２の絶縁層５５の上に形成する。フォトレジスト材料層５６は、従来のフォトリソグラフィステップを用いて堆積し、パターニングする。
図６では、パターニングの後、後続の下地絶縁層エッチングのために、最初の開口５７をフォトレジスト材料層５６の中に形成する。
【００１９】
図７では、フォトレジスト材料層５６の除去の後、第２の絶縁層５５から柱（ｐｉｌｌａｒ）５８が形成されるように、第２の絶縁層５５を第１の絶縁層５４に関して選択的にエッチングする。
柱５８を形成するには、第２の絶縁層５５は、第１の絶縁層５４に関して選択的なエッチング速度を有するエッチングプロセスでエッチングしなければならない。例えば、第２の絶縁層５５がＴＥＯＳを含む場合、例えば３０：１の酢酸／フッ化水素酸溶液などの湿式エッチングを用い、第１の絶縁層５４に対して選択的に第２の絶縁層５５をエッチングすることができる。
【００２０】
図８では、柱５８を形成した後の次のステップとして、スペーサーの堆積を行う。
本例では、スペーサーとして、窒化物スペーサーが使用される。すなわち、窒化シリコン（Ｓｉ3Ｎ4）層５９を、柱５８および第１の絶縁層５４の上に堆積する。
図９では、窒化シリコン層５９で保護された柱５８は、さらにスペーサーのエッチングを受けて、第１の絶縁層５４の表面および酸化物柱５８の頂部から窒化シリコンが除去され、スペーサー６０が残る。
【００２１】
図１０では、スペーサー６０を形成した後、柱５８の間の間隔は、充填材料、例えばＴＥＯＳで充填し、これを化学的機械的研磨（ＣＭＰ）またはよく知られたＲＩＥドライエッチングプロセスによってエッチバックして、充填栓（ｆｉｌｌｅｒ  ｐｌｕｇ）６２を得る。
【００２２】
図１１では、柱５８ならびに窒化物スペーサー６０を、例えば充填栓６２の充填材料に対して選択的な湿式エッチングでエッチングする。
柱５８のエッチングは、柱５８の下部に位置する第１の絶縁層５４の部分がエッチングされて、深さ約５００オングストロームから約２，０００オングストローム、好ましくは約１，０００オングストロームの溝６３を形成するまでエッチングする。
柱５８のスペーサー６０を使用することによって、溝６３は、第１の絶縁層５４中で、０．２５μｍ未満、好ましくは０．１μｍ未満、さらに好ましくは０．０５μｍ未満の値の、やはりクリティカルディメンションＣＤと呼ばれる最小を下回る距離に間隔をおいて離れる。
【００２３】
図１２では、溝６３の形成、および、熱アセトンまたはメチルエチルケトンなどの化学薬品による充填栓６２を除去した後、薄いバリア層６４を溝６３の中に形成する。
バリア層６４は、中でもタンタル（Ｔａ）、チタン（Ｔｉ）、チタン−タングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、またはクロム（Ｃｒ）などの接合材料を含むことができる。
バリア層６４は、後で形成される導電性材料と下地基板の間に強い機械的および化学的結合を形成し、形成した導電性層の絶縁層５４からの剥離防止を助ける。発明の好ましい実施形態では、バリア層６４はスパッタしたタンタル（Ｔａ）から形成される。本例では、タンタルは、約５ｎｍから約１０ｎｍの厚さに堆積される。
【００２４】
図１３では、導電性材料層６５をバリア層６４および絶縁層５４の上に形成し、溝６３を充填する。本例では、導電性材料は銅（Ｃｕ）を含む。
しかし、中でもドープしたポリシリコン、アルミニウム、タングステンまたは金などの他の導電性材料もまた使用することができる。
さらに、ＩＣデバイスの所望の特性に応じて、金属合金および導電性酸化金属もまた使用することができる。例えば、銅の導電性材料６５をバリア層６４の上に例えば堆積によって形成することができる。
【００２５】
図１４では、導電性材料６５をエッチングして、金属線６６を形成する。
本例では、導電性材料６５は、化学的機械的研磨（ＣＭＰ）またはよく知られたＲＩＥドライエッチングプロセスによってエッチングする。
いずれの方法でも、バリア層６４および金属線６６の頂部面は、図１４に示したように、基板５０の全表面にわたって均一である。
金属線６６は、クリティカルディメンションＣＤによって互いに最小の間隔をおく。各金属線６６は、従来でいうＭＲＡＭ構造のビットまたはティジット線を形成するものに相当する。
【００２６】
以下、図１５〜図２０までの工程では、ＣＭＰ研磨プロセスの後、従来技術の知られた方法に従って、ＭＲＡＭ構造１００（図２０参照）を完成する加工ステップを遂行する。
すなわち、図１５では、第１の磁性部材７９を構成する複数の磁性多層フィルムを、金属線６６上に最初に形成する。
その後、第１の磁性部材は、拘束層９１（図１９〜図２０参照）にパターニングされる。
第１の磁性部材７９は、以下に詳細に説明する種々の材料層から形成されており、金属線６６および絶縁層５４の上に被覆堆積される。
【００２７】
本例では、図１５に示したように、第１のタンタル（Ｔａ）層７１（約２０〜４００オングストロームの厚さ、さらに好ましくは約５０オングストロームの厚さ）と、第１のニッケル−鉄（ＮｉＦｅ）層７３（約１０〜１００オングストロームの厚さ、さらに好ましくは約６０オングストロームの厚さ）と、マンガン−鉄（ＭｎＦｅ）層７５（約１０〜１００オングストロームの厚さ、さらに好ましくは約１００オングストロームの厚さ）と、第２のニッケル−鉄（ＮｉＦｅ）層７７（約１０〜１００オングストロームの厚さ、さらに好ましくは約６０オングストロームの厚さ）とを、絶縁層５４および金属線６６の上に被覆堆積して、第１の磁性部材７９を形成する。
これら層７１，７３，７５，７７の堆積は、例えばマグネトロンスパッタによって完成することができる。しかし、所望するならば、他の従来の堆積方法も使用することができる。
【００２８】
図１６では、それら層７１，７３，７５，７７を堆積した後、例えば酸化アルミニウム（Ａｌ2Ｏ3）（約５〜２５オングストロームの厚さ、さらに好ましくは約１５オングストロームの厚さ）から形成された非磁性の非導電性層８０を、第１の磁性部材７９を被覆して形成する。
酸化アルミニウムは好ましい材料であるが、本発明ではこれを使用することには限定せず、酸化チタン（ＴｉＯ2）、酸化マグネシウム（ＭｇＯ）、または酸化シリコン（ＳｉＯ2）、または窒化アルミニウム（ＡＩＮ）など、他の非磁性材料もまた使用できる。
【００２９】
図１７では、第２の磁性部材８９を構成する複数の磁性多層フィルムを、非磁性層８０の上に形成する。
すなわち、第３のニッケル−鉄（ＮｉＦｅ）層８１（約１０〜１００オングストロームの厚さ、さらに好ましくは約４０オングストロームの厚さ）と、第２のタンタル（Ｔａ）層８３（約２０〜４００オングストロームの厚さ、さらに好ましくは約５０オングストロームの厚さ）とを、非磁性層８０の上に被覆して堆積し、これにより第２の磁性部材８９を形成する。
これら層８１，８３の堆積は、例えばマグネトロンスパッタによって完成することができるが、前に作製されたＩＣデバイスの特性に応じて、他の従来の堆積方法もまたＭＲＡＭ構造１００（図２０参照）の形成に使用することができる。
【００３０】
図１８および図１９では、層７１，７３，７５，７７，８０，８１，８３（図１５〜図１８参照）を、拘束層９１の行および間隔をおいた読み込み（ｓｅｎｓｅ）層９２の列と行を含む複数の積み重ね層（図１９参照）にパターニングする。
これにより、図２０に示す各ＭＲＡＭ構造１００は、非磁性層８０によって読み込み層９２（第２の磁性部材８９の部分として）から分離された拘束層９１（第１の磁性部材７９の部分として）を含む。
単純化のため、拘束層９１を形成する多層積み重ねは、図１９〜図２０では単層として示す。同様に、読み込み層９２を形成する多層積み重ねもまた、図１９〜図２０では単層として示す。しかし、拘束層９１が金属線６６の部分および層７１，７３，７５，７７の部分を含み、一方、読み込み層９２が層８１，８３の部分を含んでいる。
【００３１】
図２０のＭＲＡＭ構造１００において、拘束層および読み込み層を形成する複数の層のパターン形成、すなわち層７１，７３，７５，７７，８０，８１，８３のパターン形成は、一般にアルゴンイオンビームによる各層の物理的スパッタを含むイオン研削によって完成することができる。
また、パターン形成は、例えば電子サイクロトロン共鳴（ＥＣＲ）で実施される反応性プラズマエッチング、または誘導結合プラズマシステムなど他の高密度プラズマ、または供給ガスとして塩素を含むヘリコンプラズマシステムを用いて完成することができる。
また、中でもアルゴン、ネオン、またはヘリウムなど他のガスと塩素の混合物も使用することができる。
【００３２】
拘束層および読み込み層９１,９２は、拘束層９１が、拘束層９１の底部電極を形成する金属線６６と一致するように、パターン形成し、エッチングする。
このようにして、図２〜図１１を参照して上述した、フォトリソグラフィ技術に従ってスペーサーエッチングプロセスを用いて得られたＭＲＡＭ構造１００の拘束層９１は、０．２５μｍ未満、好ましくは０．１μｍ未満、さらに好ましくは０．０５μｍ未満の最小距離またはクリティカルディメンションＣＤによって互いに間隔をおいて離れている。
さらに、従来技術のＭＲＡＭ構造を特徴付ける、拘束層またはディジット線９１の各側部の被覆層の距離Ｄ（図１参照）が削除される。
さらに、本発明は、金属線６６（図１４〜図２０）など、長いディジット線に必要であり、従来のダマシーニングプロセスによっては一般に達成されない、２，０００オングストロームよりも長い連続金属線の形成を可能にする。
【００３３】
機能的なＭＲＡＭセルを作製する追加のステップを実施することができる。すなわち、書き込み信号の存在下で双方向の電流の流れを可能にする、追加の絶縁層および書き込み導体を、そのＭＲＡＭ構造の製造プロセスを完成させるために形成することができる。
例えば、図２０は、３つの拘束層９１および付随する読み込み層９２と交差するワード線９３から形成された、３つのＭＲＡＭセル構造１００を示す。
当分野の技術で知られているように、ワード線９３は、例えば銅から形成することができ、ワード線９３と隣接する拘束層９１および読み込み層９２の間の間隔は、例えば酸化アルミニウムなど、絶縁する非導電性酸化物で充填することができる。
【００３４】
図２１は、メモリー回路４４８、例えば本発明によるＭＲＡＭセル１００（図２０参照）を備えるＭＲＡＭを含む、一般的なプロセッサをベースにしたシステム４００の構成例を示す。
コンピュータシステムなどのプロセッサシステムは、一般にマイクロプロセッサなどの中央処理装置（ＣＰＵ）４４４、デジタル信号プロセッサ、または他のプログラム可能なデジタル論理デバイスを含み、ＣＰＵはバス４５２を経由して入力／出力（Ｉ／Ｏ）デバイス４４６と連絡する。メモリー４４８は、バス４５２を経由してＣＰＵ４４４と連絡する。
【００３５】
コンピュータシステムの場合、プロセッサはフロッピー（登録商標）ディスクドライブ４５４、およびやはりバス４５２を経由してＣＰＵ４４４と連絡する、コンパクトディスク（ＣＤ）ＲＯＭドライブ４５６などの周辺装置を含むことができる。メモリー４４８は単一の集積回路中で、プロセッサ、すなわちＣＰＵ４４４と連結することができる。
【００３６】
上述した例では、３つのＭＲＡＭ構造またはセル１００（図２０参照）の形成について説明したが、本発明は、メモリーセルアレー中に列および行に配置された複数のＭＲＡＭセル１００を形成することも意図している。
さらに、上述の例では、そのような構造が特定の強磁性材料によって形成されている、ＭＲＡＭ構造の特定の起伏を参照しているが、発明は上述の強磁性材料に制限されるものではなく、中でもニッケル−鉄（パーマロイ）または鉄などの他の強磁性材料もまた使用することができることを理解すべきである。
さらに、上述した例では、反応性プラズマエッチングによるＭＲＡＭ構造のパターン形成を参照しているが、本発明は、他のパターン形成およびエッチング方法の使用も意図していることを理解すべきである。
【００３７】
したがって、本発明は、上記例の詳細な説明には制限されるものではなく、上述の説明および図面は、本発明の特徴と利点を達成する例示的な実施形態の例証にすぎない。本発明の精神と範囲から逸脱することなく、特定のプロセス条件および構造に修正および代替を加えることができ、また、本発明は上記の説明および図面によって制限されるものではない。
【図面の簡単な説明】
【００３８】
【図１】従来のＭＲＡＭ構造部分の三次元概略図である。
【図２】本発明によってＭＲＡＭ構造を作製する加工の中間段階における半導体起伏の部分断面図である。
【図３】図２に示した加工に続く加工段階での本発明のＭＲＡＭ構造の部分断面図である。
【図４】図３に示した加工に続く加工段階での本発明のＭＲＡＭ構造の部分断面図である。
【図５】図４に示した加工に続く加工段階での本発明のＭＲＡＭ構造の部分断面図である。
【図６】図５に示した加工に続く加工段階での本発明のＭＲＡＭ構造の部分断面図である。
【図７】図６に示した加工に続く加工段階での本発明のＭＲＡＭ構造の部分断面図である。
【図８】図７に示した加工に続く加工段階での本発明のＭＲＡＭ構造の部分断面図である。
【図９】図８に示した加工に続く加工段階での本発明のＭＲＡＭ構造の部分断面図である。
【図１０】図９に示した加工に続く加工段階での本発明のＭＲＡＭ構造の部分断面図である。
【図１１】図１０に示した加工に続く加工段階での本発明のＭＲＡＭ構造の部分断面図である。
【図１２】図１１に示した加工に続く加工段階での本発明のＭＲＡＭ構造の部分断面図である。
【図１３】図１２に示した加工に続く加工段階での本発明のＭＲＡＭ構造の部分断面図である。
【図１４】図１３に示した加工に続く加工段階での本発明のＭＲＡＭ構造の部分断面図である。
【図１５】図１４に示した加工に続く加工段階での本発明のＭＲＡＭ構造の部分断面図である。
【図１６】図１５に示した加工に続く加工段階での本発明のＭＲＡＭ構造の部分三次元図である。
【図１７】図１６に示した加工に続く加工段階での本発明のＭＲＡＭ構造の部分三次元図である。
【図１８】図１７に示した加工に続く加工段階での本発明のＭＲＡＭ構造の部分三次元図である。
【図１９】図１７に示した加工に続く加工段階での本発明のＭＲＡＭ構造の部分三次元図である。
【図２０】図１９に示した加工に続く加工段階での本発明のＭＲＡＭ構造の部分三次元図である。
【図２１】本発明のＭＲＡＭ構造を組み込んだ処理装置の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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