(57)【特許請求の範囲】
【請求項１】
ウエハ上のデバイスの加工処理中に誘起される近接効果監視のために形成された検査側を有する半導体ウエハにおいて、
前記検査側が、
複数のＭＯＳトランジスタと、
第１の近接する複数のダミーゲートラインと、
第２の近接する複数のダミーゲートラインとを含んでおり、
前記複数のＭＯＳトランジスタの各々は、ソース、ドレイン、ゲートラインを含み、該ゲートラインは幅（Ｗ）と長さ（Ｌ）を備えた実質的に矩形の形状を有しており、
前記第１の近接するダミーゲートラインの各々は、実質的に矩形の形状を有し、さらに前記第１の近接するダミーゲートラインの各々は、前記ＭＯＳトランジスタの１つのドレインに近接して配置され、さらに関連するゲートラインからオフセット距離だけオフセットされており、
前記第２の近接するダミーゲートラインの各々は、実質的に矩形の形状を有し、さらに前記第２の近接するダミーゲートラインの各々は、前記ＭＯＳトランジスタの１つのソースに近接して配置され、さらに関連するゲートラインからオフセット距離だけオフセットされており、
前記検査側では、複数の異なるオフセット距離と複数の異なる長さ（Ｌ）が用いられており、該検査側のＭＯＳトランジスタの各々は、種々異なるオフセット距離と長さの組み合わせを有しており、
前記検査側のＭＯＳトランジスタの測定電流値に基づいて、該検査側のＭＯＳトランジスタの加工処理中に誘起された近接効果が検出される、
ことを特徴とする半導体ウエハ。
【請求項２】
前記ＭＯＳトランジスタの幅（Ｗ）と、前記第１のダミーゲートラインと、前記第２のダミーゲートラインの全てが実質的に同じである、請求項１記載の半導体ウエハ。
【請求項３】
前記ＭＯＳトランジスタの各々と、対応する前記第１及び第２ダミーゲートラインに対して、前記ＭＯＳトランジスタのゲートラインと前記第１のダミーゲートライン及び前記第２のダミーゲートラインは、検査側にて対応する実質的に矩形の形状部の幅（Ｗ）が実質的に相互に並行して形成されるように形成されている、請求項２記載の半導体ウエハ。
【請求項４】
種々異なるオフセット距離毎に複数の前記ＭＯＳトランジスタが存在し、該ＭＯＳトランジスタの各々は、異なる長さのゲートラインを有している、請求項１記載の半導体ウエハ。
【請求項５】
前記オフセット距離の影響は、ゲートラインが加工処理中の近接効果を受けるところまで及ぶ、請求項１記載の半導体ウエハ。
【請求項６】
前記検査側に形成されるゲートラインの実際の長さは、近接効果に基づいて変化し、前記ＭＯＳトランジスタの所定の１つのソース−ドレイン間を通流する電流の量は、前記ＭＯＳトランジスタの所定の１つのゲートラインの実際の長さを示唆する、請求項５記載の半導体ウエハ。
【請求項７】
前記ＭＯＳトランジスタの所定の１つに対するゲートラインの加工処理に基づく近接効果の定量化が、前記ＭＯＳトランジスタの所定の１つのゲートに対する所期の長さと、前記長さ示唆によって与えられた前記ＭＯＳトランジスタの所定の１つのゲートに対する実際の長さとの比較によって得られる、請求項６記載の半導体ウエハ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体ウエハ上にデバイスを形成する処理における近接効果を測定するための方法及び装置に関する。本発明は半導体の加工処理に関するものであり、より詳細には集積回路の加工処理中に引き起こされる近接効果の補償に関するものである。
【０００２】
【従来の技術】
フォトリソグラフィは、集積回路の加工処理の重要な部分である。このフォトリソグラフィでは、不透光パターンがマスク又はレチクル上に印刷され、照射光源と、半導体ウエハ上の感光性レジスト（フォトレジスト）層との間に挿入される。このフォトレジストの特性がポジ型ならば、照射に対してホトレジストの露出部分が容易に溶解し、他の場合では後続の現像ステップにて除去される。ポジ型フォトレジストでの露出していない部分は残されて重合化され、現像ステップ中には除去されない。フォトレジストの露出部分が溶解され除去された後では、ウエハにおいて残存するパターン化されたフォトレジスト層が保護層として、例えばドーパントのデポジッションの阻止や、残存するフォトレジスト下方の１つ又は複数の層のエッチングからの保護のために用いられる。
【０００３】
投影式フォトリソグラフィプロセスの１つのタイプでは、マスク（全体的なウエハパターンも含む）が用いられる。これはウエハに密着して配設される。このプロセスでは、マスクイメージをウエハ表面に集束するためにレンズ系は必要とされない。投影式フォトリソグラフィプロセスの他のタイプでは、ウエハから離間されたマスクが用いられる。この場合はレンズ系がマスクとウエハの間に介挿されウエハ全体にマスクパターンを集束するために用いられる。
【０００４】
投影式フォトリソグラフィプロセスの改善タイプでは、レチクルが用いられており、このレチクルにはシングルダイや比較的小さなウエハ部分のためのパターンも含まれている。このプロセスではステッパーが用いられ、この場合レチクルは、典型的にはウエハから５０ｃｍ〜１ｍほど離されて取り付けられ、レンズ系は比較的小さなウエハ部分のレチクルパターンをフォトレジスト露出のために集束する。その後でウエハはレチクルイメージに対して僅かに相対的にシフトされ、露光過程は、連続した同じパターンのレチクルによって露光が全てのウエハに行き渡るまで繰り返される。
【０００５】
既に周知のように、いくつかのフォトリソグラフィが用いられている場合の解像度の主な限界要因は光の回折である。そこでは光がマスクパターンやレチクルパターンの周辺で曲折する。この回折のためにマスクやレチクルパターンではこのパターンイメージがウエハ表面に投影される際に僅かなゆがみが生じる。このゆがみはしばしば近接効果として引用される。
【０００６】
従来のマスクやレチクルを用いた従来形の投影式フォトリソグラフィ技法によれば、ウエハ表面上に形成される密なラインパターンのライン幅は、マスク又はレチクル上の全てのライン幅が同じであっても、粗いラインパターンのライン幅よりも狭くなる。そのようなケースではポジティブフォトレジストが用いられるところではマスクやレチクルの不透光部分がこれらのラインやウエハ上に形成される他の特定領域に対応し、ネガティブフォトレジストが用いられている所では、マスクやレチクルの透明部分が前記ラインやウエハ上に形成される他の特定領域に対応して反対の効果を引き起こす。
【０００７】
結果的にウエハは、粗もしくは密のパターン特性に依存した特定領域サイズを含む。このことは予測できない特定領域サイズを引き起こす。特に集積回路設計仕様の慣用形態においては、この予測のつかない特定領域サイズ発生の結果として、電気特性の相違などの様々な問題が生じることがわかっている。いくつかのケースでは、他の近くの特定領域の影響による特定領域サイズの変化が近接効果として知られている。以下の明細書では、この特定領域を複数のラインとし、この領域は幾何学的な形状を有するものとする。但しこれはラインへの限定を意味するものではない。
【０００８】
図１のａ及びｂには簡単な金属化過程に関する近接効果が示されている。図１ａではウエハ１０はその表面上に形成される二酸化珪素１２からなるパターン化されていない層を有している。金属層１４（典型的にはアルミニウム）は、ウエハ１０の表面上で二酸化珪素１２の上方に従来技法を用いてデポジットされる。
ポジティブフォトレジストは、ウエハ１０の表面上に完全にコーティングされるように設けられている。周知の技法を用いることにより、このウエハ表面はレチクルパターンに従って当該レチクルを通過した照射光に選択的にさらされる。このレチクルパターンは、照射光ブロック部分１６,１８によって表される。このレチクルパターンはランプからの照射光をブロックし、これはフォトレジストの露出に利用される。下方に向いた矢印２０は、ランプからの部分的に可干渉性の照射光２０を表している。レンズ２２はレチクルイメージをウエハ１０表面に集束している。図１ａの横軸にはウエハ１０に沿った距離が示されており、縦軸にはウエハ１０表面の照射光の強度が示されている。
【０００９】
ウエハ表面上の照射光強度をみれば、照射光ブロック部分１６及び１８の下方では光の回折のために所定の低レベルの光強度が存在している。これにより直線経路における光波の遷移は、照射光ブロック部分１６,１８の回りで曲折している。その結果、フォトレジストの付加的な領域が光の回折のために露光にさらされる。この回折の結果として照射光２０からの光波が構造的にも非構造的にも光の回折結果としての相互干渉下におかれる。それ故に、構造的な干渉により光強度が増加している個所では、フォトレジストがより露出される。この回折の程度は、光コヒーレンスの関数となる。この場合はレンズの開放数値やその他の周知の係数が用いられる。
【００１０】
図から明らかなように、閾値強度レベルＬTH以上の光にさらされたフォトレジストは、現像中に溶解して除去される。この閾値強度レベルＬTHは図１ａの縦軸に示されている。
【００１１】
ウエハ１０が露光パターンに十分にさらされ、露光されたフォトレジストが除去された後では、フォトレジスト部分２４が残される。この実施例では、このフォトレジスト部分２４の幅は０.７４ミクロンである。次に、露光された金属層１４が周知の技法を用いて異方性エッチングされる。その後でフォトレジスト部分２４は、フォトレジスト除去剤によって除去される。その際残存する二酸化珪素１２も所期のように除去することも可能である。その結果残存するのは並行した金属ライン２６,２８を含んだ金属パターンである。それらの幾何学形状は、照射光ブロック部分１６,１８の幾何学形状と照射光ブロック間の離間距離に応じている。この照射光ブロック部分１６,１８の幅は、０.７４ミクロンの金属ラインの幅に相応している。この実施例では、これらの金属ライン２６,２８の中心間のピッチないし距離が３ミクロンである。それ故にこの実施例では、並行した金属ライン２６,２８に対して３ミクロンのピッチが、照射光ブロック部分１６からの回折による金属ライン２８への干渉と、照射光ブロック部分１８からの回折による金属ライン２６への干渉を生じさせないための十分な大きさとなる。
【００１２】
図１ｂには、図１ａの金属ライン２６,２８の場合よりも小さなピッチを有する（つまり密度の高い）金属ライン３０,３１,３２がパターン化されている類似の実施例が示されている。ここでは金属ライン３０,３１,３２間のピッチは１.５ミクロンである。その結果、図示のようにこれらの金属ライン３０,３１,３２の長さは、たとえレチクルの照射光ブロック部分４０〜４２の幅が図１ａの照射光ブロック部分１６,１８の幅と同じであっても、０.７４ミクロンよりも短い。
この理由は照射光ブロック部分４０〜４２が相互に十分に密に位置しているからである。それにより照射光ブロック部分４０と４２からの回折は、中央の照射光ブロック部分４１下方の相当量のフォトレジストを閾値強度ＬTH以上の露光にさらさせる。また照射光ブロック部分４１からの回折効果は照射光ブロック部分４０及び４２下方の相当量のフォトレジストを閾値強度ＬTH以上の露光にさらさせる。その結果として金属ライン３１は、金属ライン３０及び３２よりも狭くなる。なぜなら、金属ライン３１の長さは、その両側で照射光ブロック部分４０及び４２に基づく回折の影響によって低減されるからである。
【００１３】
図１ａと図１ｂに基づいて前述したような近接効果の不所望な結果は、典型的な例である。しかしながらこの近接効果は、特定領域の幾何学形状や材料にかかわらず、フォトリソグラフィ処理においては固有のものであることを理解するべきである。
【００１４】
さらに半導体ウエハ上のエッチングも不所望な近接効果に結び付く。この場合はこの近接効果が光の回折に基づくのではなく、例えば残余ポリマーか半導体表面からの剥離材料の移動に基づく。またいくつかの例では、この近接効果がエッチング過程において異なるエッチングレートを生じさせる。これはエッチングされる特定領域のパターン密度に依存している。例えばある特定領域が密なパターンで形成されているならば、その結果としてそこのエッチングレートは高まり、また別の特定領域が他のものよりも粗いパターンで形成されているならば、その個所のエッチングレートは低くなる。
【００１５】
従ってリソグラフィプロセスとエッチングプロセスを集積回路の加工処理に用いるならば、近接効果の影響を監視し補正しなければならない。近接効果の監視は、リソグラフィプロセスとエッチングプロセスによって形成される特定領域の長さの測定によるのが慣用的である。一般的にリソグラフィプロセスやエッチングプロセスからの結果としての特定領域の長さは、レジスタンスアプローチや電子顕微鏡によって測定される。この電子顕微鏡は正確な長さの測定という点では秀でているが、しかしながら時間とコストがかかり、集積回路にとって破壊的な影響もあるため現実的な解決策とはいいがたい。レジスタンスアプローチによれば、形成された特定領域のシートレジスタンスが測定される。このシートレジスタンスは、形成された特定領域の長さの計算に用いられる。その後でこの測定された長さは、特定領域の所期の長さと比較され、許容レベルを超える偏差がある場合には、近接効果の補償のためのマスク又はレチクルを改める光学的近接補正（ＯＰＣ）が実行される。
【００１６】
特定領域の長さの測定に対し従来のレジスタンスアプローチを用いた場合の問題は、測定したレジスタンスが測定すべき特定領域の長さに必ずしも正確に一致しないことである。従ってこの手法が実施された場合には、測定レジスタンスから算出された長さは精度に乏しい。その結果近接効果は正確に定量化されない。
【００１７】
【発明が解決しようとする課題】
本発明の課題は、前述したような従来技法による問題に鑑み、ウエハ上に形成された特定領域の長さの正確な測定を行って近接効果の正確な定量化を実現させることである。
【００１８】
【課題を解決するための手段】
上記課題は本発明により、ＭＯＳトランジスタを含んだ検査デバイスをウエハ上に加工処理し、
該検査デバイスのＭＯＳトランジスタの電流値を測定し、
前記検査デバイスのＭＯＳトランジスタの測定電流値に基づいて、該検査デバイスの加工処理中に誘起された近接効果を検出するようにして解決される。
【００１９】
既に既述したように、本発明は集積回路の加工処理中に生じた近接効果の定量化のための改善された技法に関している。本発明は近接効果の定量化に対し、半導体ウエハ上に形成されたアクティブな特定領域を用いている。本発明によれば、アクティブな特定領域に対するデバイス能力が測定され、この測定されたデバイス能力に従ってアクティブな特定領域に対する長さが検出される。そして加工処理プロセスは、この検出された長さに基づいて評価され及び/又は補償される。本発明の有利な実施例によれば、このアクティブな特定領域は、ＭＯＳトランジスタであり、デバイス能力は、電流値である。
【００２０】
本発明は、方法と装置を含んだ複数の手法において実施可能である。その実施例は以下の通りである。
【００２１】
半導体ウエハ上にデバイスを形成する処理における近接効果を測定するための方法として本発明は以下のステップを有する。すなわち、
ＭＯＳトランジスタを含んだ検査デバイスをウエハ上に加工処理し、
該検査デバイスのＭＯＳトランジスタの電流値を測定し、
前記検査デバイスのＭＯＳトランジスタの測定電流値に基づいて、該検査デバイスの加工処理中に誘起された近接効果を検出する。
【００２２】
また半導体ウエハ上に形成されるデバイスの動作能力監視方法として本発明は以下のステップを有する。すなわち、
ウエハ上に検査デバイスを加工処理し、
該検査デバイスの電流値を測定し、
前記加工処理中に誘起される近接効果を検査デバイスの測定された電流値に基づいて検出し、
所定の近接効果を用いたウエハ上のデバイス形成処理ステップを評価する。
【００２３】
さらにウエハ上のデバイスの加工処理中に誘起される近接効果監視のために形成された検査側を有する半導体ウエハとして本発明の実施例によれば、
前記検査側が、
複数のＭＯＳトランジスタと、
第１の近接する複数のダミーゲートラインと、
第２の近接する複数のダミーゲートラインとを含んでおり、
前記複数のＭＯＳトランジスタの各々は、ソース、ドレイン、ゲートラインを含み、該ゲートラインは幅（Ｗ）と長さ（Ｌ）を備えた実質的に矩形の形状を有しており、
前記第１の近接するダミーゲートラインの各々は、実質的に矩形の形状を有し、さらに前記第１の近接するダミーゲートラインの各々は、前記ＭＯＳトランジスタの１つのドレインに近接して配置され、さらに関連するゲートラインからオフセット距離だけオフセットされており、
前記第２の近接するダミーゲートラインの各々は、実質的に矩形の形状を有し、さらに前記第２の近接するダミーゲートラインの各々は、前記ＭＯＳトランジスタの１つのソースに近接して配置され、さらに関連するゲートラインからオフセット距離だけオフセットされている。
【００２４】
本発明によって得られる利点も複数挙げられる。そのうちの１つの利点は、近接効果が高精度に監視できることである。また別の利点は、アクティブな検査領域（構造）が近接効果の監視に用いられるため、デバイスに係わる特性量（例えば電流値）が近接効果の定量化のみに使用できるだけでなくデバイス能力の測定にも使用できる。
【００２５】
【発明の実施の形態】
次に本発明を図面に基づき以下に詳細に説明する。
【００２６】
本発明は、集積回路の加工処理中に生じる近接効果の定量化のための改善された技法に関している。本発明ではこの近接効果の定量化のために、半導体ウエハ上に形成されたアクティブな特定領域が用いられる。本発明によれば、このアクティブな特定領域に対するデバイス能力が測定され、この測定されたデバイス能力に従って当該アクティブ特定領域に対する長さが検出される。そして加工処理プロセスは、この検出された長さに基づいて評価及び/又は補償調整が可能である。本発明の１つの実施例によれば、このアクティブな特定領域は、ＭＯＳトランジスタであり、デバイス能力は、電流値である。
【００２７】
次に本発明の実施例を図２〜６に基づいて説明する。しかしながら本発明は、これらの図面に示されている実施例に限定されるものではない。
【００２８】
非常に密にパッケージされたＭＯＳトランジスタを備えた集積回路（例えばＲＡＭ）の加工処理においては、この処理の精度が非常に重要であり、最小化のためにはその特定領域のサイズもさらに重要である。このような高密度化の結果として、加工処理におけるリソグラフィプロセスやエッチングプロセスにおいてはますます近接効果が生じる。それ故にこのような不所望な近接効果の測定と補償の必要性はますます高まっている。
【００２９】
既に既述したように、特定領域のサイズは頻繁にシートレジスタンスによって測定されている。つまりこのシートレジスタンスは特定領域の長さの検出に用いられている。この特定領域の長さが、過度に短くあるいは過度に長く検出されているならば、特定領域の加工処理中に適用されるマスク又はレチクルを変更することができる。それにより特定領域の長さは近接効果にも係わらず所期のようにすることができる。しかしながら既に前述したようにこのアプローチには欠点が存在する。まず第１に、測定されたレジスタンスは、回路構成に最も係わっているデバイス特性量ではない。第２に、この特定領域が異なる材料の積層構造によって形成されているＭＯＳトランジスタの複数のゲートラインからなっている場合には、当該レジスタンスが基本的に最下層のレジスタンス層によって決定される。しかしながらこの最下層のレジスタンス層は、ゲート長さの予測には非常に正確さに欠き非常に不適切である。なぜならこのゲート構造はテーパー状のサイドを有しているからであり、またこの最下層のレジスタンス層自体は最小傾向にあるからである。
【００３０】
図２には、ＭＯＳトランジスタ２００の断面図が示されている。このＭＯＳトランジスタは、基板２０８上に形成されたドレイン２０２，ゲート２０４，ソース２０６を有している。周知のようにチャネルＣは、ドレイン２０２とソース２０６の間に形成され、ゲート２０４に供給される電位によって制御される。このトランジスタ２００のゲートの加工処理は、通常はゲート２０４の側をテーパー状に剥離するエッチングプロセスによって行われる。つまりゲート２０４は、通常は上方の部分が下方の部分よりも狭くなってチャネルＣを塞いでいる。さらにゲート２０４は、通常は酸化物（例えばＳiＯ2）２１０と、ポリシリコン層２１２、タングステン（Ｗ）ないしチタニウム（Ｔｉ）層からなる積層構造で形成されている。このゲート２０４に対する積層構造の例が図２には示されており、これには典型的には絶縁キャップ２１３が含まれている。この絶縁キャップ２１３は、大抵は酸化物か窒化物で形成されている。
【００３１】
従来では、このゲート２０４のレジスタンスが、ゲート２０４の長さの検出のために測定されていた。しかしながらこのような積層構造を有するゲートでは、測定されたゲートレジスタンスも、この積層ゲートの最下層のレジスタンスによって決定される。この例では最下層のレジスタンス材料はタングステン層２１４であり、この層２１４は図示の積層ゲート２０４における最上段に位置している。それ故にこのようなレジスタンスアプローチでは、タングステン層２１４の長さを測定することとなり、これは図２に示されているように長さ（ＬM1）を有している。
【００３２】
しかしながら図２のイラストからも明らかなように、ゲート２０４の長さは、この積層ゲート中の最も拡幅の層、すなわち酸化物層２１０の長さで測定するのがよりベターである。それはポリシリコン層２１２の底部であって、チャネルＣの長さを決定している。なぜならこのゲート積層構造が形成された後で、ドレイン２０２とソース２０６を形成するイオン注入が行われドレイン２０２とソース２０６の領域が決定されるからである。
【００３３】
本発明による改善された技法によれば、当該の特定領域の長さ（すなわちゲート長さ）及びチャネルＣの長さと、近接効果の両方が常に測定される。図２によれば、測定されたゲート長さは、ＬM2であり、これは従来技法のレジスタンスアプローチによる測定された長さＬm1よりも遙かに正確な測定値（チャネルＣの長さ及び近接効果としても）である。
【００３４】
次に近接効果とチャネル長さの両方の定量化に対する本発明の改善技法を簡潔に説明する。この本発明によれば、一連の検査デバイスが半導体ウエハ上に形成され、特定領域長さの測定が行われ、その後で加工処理プロセスが、近接効果のさらなる補償のために必要なだけ変更（ないしは最適化）される。
【００３５】
図３のａには本発明の実施例による検査デバイス３００が示されている。この検査デバイス３００は、ドレイン３０２と、ソース３０４と、ゲートライン３０６を備えたアクティブなＭＯＳトランジスタである。このゲートライン３０６は幅（Ｗ）と長さ（Ｌ）を有している。この検査デバイス３００は、第１のダミーゲートライン３０８と第２のダミーゲートライン３１０も含んでいる。第１のダミーゲートライン３０８は、ゲートライン３０６に並行して位置しているが、そこからはオフセット距離（ＷPROX）分だけずれている。第２のダミーゲートライン３１０もゲートライン３０６に並行して位置しており、この場合もそこからオフセット距離（ＷPROX）分だけずれている。それ故にこの検査デバイス３００は、近接する特定領域（すなわち第１及び第２ダミーゲートライン３０８,３１０）と共にＭＯＳトランジスタを含んでおり、このことは、ウエハ上にこの検査デバイスを加工処理する際のゲートライン３０６の長さ（Ｌ）を変化させる近接効果を引き起こす。既に周知のようにこの近接効果はエッチングプロセスの場合と同じように、リソグラフィプロセスの実行される場合にも光の回折に基づいて発生する。これらのプロセスは検査デバイス３００の加工処理中に実施される。それ故に検査デバイス３００からは、近接効果がゲートライン３０６の長さ（Ｌ）を所定の長さ（Ｌ）とオフセット距離（ＷPROX）に対するそれらの設計長さからどの程度変動させたかを示す尺度が得られる。このオフセット距離（ＷPROX）は近接効果に対する近接距離である。
【００３６】
図３ｂには検査デバイス３００が斜視図で示されている。この図は図３ａのラインＡ−Ａ′に沿った断面図でもある。この検査デバイス３００は、公知の技法によって基板３１２上に形成されている。この検査デバイス３００内のＭＯＳトランジスタは、ドレイン３０２、ソース３０４，ゲート３０６によって形成されており、ゲート３０６が相応にバイアスされた場合には、ソース３０４からドレイン３０２に向けて電流（ｉ）が生じるように作動する。それ故にこの検査デバイス３００はアクティブなデバイスである。
【００３７】
このアクティブなデバイス（詳細にはＭＯＳトランジスタ）３００は、近接効果の評価のためにのみ使用されるのではなく、デバイス能力についても用いられる。この近接効果に関しては、検査デバイスにおいてウエハ上に加工処理される実際のデバイスのゲートラインが被る近接効果の量に関する基準が与えられる。
またデバイス能力に関しては、電流（ｉ）がより集積化された回路で望まれる所期の電流レベルに関連する量とされてもよい。故に電流（ｉ）が供給される検査デバイスによって加工処理プロセスは種々異なるプロセス変化や近接効果にも係わらず集積回路構成に密に適合できる。
【００３８】
図４には本発明の別の実施例による検査デバイス４００が示されている。この検査デバイス４００は、検査構造４００と共に多数の付加的ダミーゲートが設けられている点を除いて図３ａの検査デバイス３００に類似している。
【００３９】
この検査デバイス４００はドレイン４０２と、ソース４０４と、ゲートライン（ＧＬ）４０６を含んでいる。このゲートライン（ＧＬ）４０６は、幅が（Ｗ）で長さが（Ｌ）の実質的に矩形状の特定領域である。このゲートライン（ＧＬ）４０６は、図２に示されているのと同じように有利には、ゲート酸化物層とポリシリコン層とタングステン層を伴った積層ゲート構造である。検査デバイス４００は、第１のダミーゲートライン（ＤＧＬ1）４０８と、第２のダミーゲートライン（ＤＧＬ2）４１０を含んでいる。第１のダミーゲートライン（ＤＧＬ1）４０８は、幅が（Ｗ）で長さが（ＬD）の実質的に矩形状の特定領域である。この第１のダミーゲートライン（ＤＧＬ1）４０８は、ゲートライン（ＧＬ）４０６のサイドでドレイン４０２上にゲートライン（ＧＬ）４０６に並行して設けられているが、このゲートライン（ＧＬ）４０６からは距離（ＷPROX）だけずれている。同様に、第２のダミーゲートライン（ＤＧＬ2）４１０も幅が（Ｗ）で長さが（ＬD）の実質的に矩形状の特定領域である。この第２のダミーゲートライン（ＤＧＬ2）は、ゲートライン（ＧＬ）４０６のサイドでソース４０４上にゲートライン（ＧＬ）４０６に並行して設けられているが、このゲートライン（ＧＬ）４０６からは距離（ＷPROX）だけずれている。
【００４０】
検査デバイス４００はさらに付加的なダミーゲートラインを含んでおり、これらのダミーゲートラインは近接効果に基づいてゲートライン（ＧＬ）４０６の長さ（Ｌ）には影響を及ぼさないが、しかしながら平面化のために供給可能であるにも係わらずそこではその上にゲート材料を有することなしに加工処理がウエハ上に相応のスペースを許容することはない。複数の付加的なゲートラインが設けられている場合には、それらは有利には、実質的に同じ形態で設けられる。詳細には、ダミーゲートライン（ＤＧＬ3）４１２は、実質的に矩形状の特定領域で、第１のダミーゲートライン（ＤＧＬ1）４０８から分離距離（ＳＤ）だけずれている。第４のダミーゲートライン（ＤＧＬ4）４１４は、実質的に矩形状の特定領域で、第３のダミーゲートライン（ＤＧＬ3）４１２から分離距離（ＳＤ）だけずれている。同様に第５のダミーゲートライン（ＤＧＬ5）４１６は、実質的に矩形状の特定領域で、第２のダミーゲートライン（ＤＧＬ2）４１０から分離距離（ＳＤ）だけずれている。さらに第６のダミーゲートライン（ＤＧＬ6）４１８は、実質的に矩形状の特定領域で、第５のダミーゲートライン（ＤＧＬ5）４１６から分離距離（ＳＤ）だけずれている。ダミーゲートラインは、種々の材料から形成可能である。このダミーゲートラインの１つの材料としてはポリシリコンが挙げられる。１つの実施例においては全てのダミーゲートラインの長さ（Ｌ）と幅（Ｗ）が同じにされ、これらのダミーゲートライン間のオフセット距離（ＳＤ）も同じである。
【００４１】
本発明による技法に対して、近接効果をワイドレンジにカバーするために、半導体ウエハ上の検査側に図３及び図４に示されたような複数の検査デバイスが含まれている。１つの実施例によれば、検査デバイスの各々が長さ（Ｌ）とオフセット差分（ＷPROX）の種々の組み合わせを有している。
【００４２】
図５には、本発明の実施例による半導体ウエハ上の検査側５００が示されている。この検査側５００には複数の検査デバイスが含まれている。特にこの検査側５００には１２の検査デバイス５０２〜５２４が存在する。これらの検査デバイス５０２〜５２４は、ソースと、ドレインと、ゲートラインを含んでおり、さらにダミーゲートラインの対を含んでいる。例えば、これらの検査デバイスは図３及び図４に示されているように形成することも可能である。
【００４３】
これらの検査デバイス５０２〜５２４の各々は、近接グループと長さ値に関連付けられている。この実施例では、この長さ値にＬ1,Ｌ2,Ｌ3,Ｌ4が割り当てられ、この場合長さＬ1が最短のもので、長さＬ4が最長のものである。この実施例では３つの近接グループ５２６，５２８，５３０が存在している。
【００４４】
第１の近接グループ５２６では、ゲートラインとダミーゲートラインの間のオフセットの差分は、第１オフセット距離（例えばＷPROX）である。換言すればゲートラインは、第１の近接グループ５２６内の各検査デバイス５０２〜５０８毎にダミーゲートラインから第１オフセット距離だけ離れている。しかしながら第１の近接グループ５２６内の各検査デバイス５０２〜５０８のゲートラインの長さ（Ｌ）の変化は、ゲートラインの長さの左方から右方への増加を引き起こす。
具体的には各検査デバイス５０２〜５０８は、それぞれＬ1,Ｌ2,Ｌ3,Ｌ4の長さを有している。
【００４５】
第２の近接グループ５２８では、ゲートラインとダミーゲートラインの間のオフセットの差分は、第２オフセット距離（例えばＷPROX）である。この第２のオフセット距離は、第１の近接グループ５２６で用いられている第１のオフセット距離と比べて増加している。この第２の近接グループ５２８は検査デバイス５１０〜５１６を含んでいる。この第２の近接グループ５２８の検査デバイス５１０〜５１６のゲートの長さ（Ｌ）は、それぞれ長さＬ1,Ｌ2,Ｌ3,Ｌ4に従って左方から右方へ増加している。
【００４６】
第３の近接グループ５３０では、ゲートラインとダミーゲートラインの間のオフセットの差分は、第３オフセット距離（例えばＷPROX）である。この第３のオフセット距離は、第２の近接グループ５２８で用いられている第２のオフセット距離よりも増加している。この第３の近接グループ５３０は検査デバイス５１８〜５２４を含んでいる。この第３の近接グループ５３０の検査デバイス５１８〜５２４のゲートの長さ（Ｌ）は、それぞれ長さＬ1,Ｌ2,Ｌ3,Ｌ4に従って左方から右方へ増加している。
【００４７】
近接グループの数と、検査デバイスのゲートラインに対する種々の長さ（Ｌ）の種類はワイドに可変である。１つの具体例では６つの近接グループとこれらの近接グループ毎に４つの長さ（Ｌ）が適用されている。それ故にこの実施例では２４の検査デバイスが含まれる。また４つの長さ（Ｌ）の具体例として０.４５ミクロン,０.６ミクロン,０.７５ミクロン,１.１５ミクロンが適用されそれぞれ２０ミクロンの幅（Ｗ）を伴っている。またこれらの６つの近接グループで用いられるオフセット距離の例として、それぞれ０.３５ミクロン,０.５５ミクロン,１.０５ミクロン,１.８０ミクロンが挙げられる。
【００４８】
種々のゲート長さ（Ｌ）とオフセット距離（ＷPROx）の組み合わせを備えた複数の検査デバイスの加工処理によれば、実施すべき加工処理プロセスに対し近接曲線が許容される。この近接曲線は、マスク又はレチクルが全ての近接効果を周知の光学的近接補償手段（ＯＰＣ）を使用して補償することを保証するのに用いられる。このことは、集積回路構造で形成された機能特定領域（例えばＭＯＳトランジスタ）に用いられる加工処理プロセスの詳細な評価と適切な調整を密度やゲート長さの多岐にわたって許容する。
【００４９】
本発明によれば、チャネル長さ（例えば図２のＬM2）が、ウエハ上に形成される少なくとも１つの検査デバイスのチャネルＣを流れるデバイス電流を用いることによって検出可能である。というのも検査デバイスに対する電流測定が可能だからである。この検査デバイスから得られた電流測定値からはそれぞれ、差分値ΔＬが示唆される。この差分値ΔＬとは、この検査デバイスの特定領域（例えばゲート）に対して計画された長さと、加工処理されたデバイスの特定領域の実際の長さとの間の差分である。デバイスの実際の長さは一次近似で、拡散によって引き起こされたＰＮ接合部の距離として定められる（例えばチャネルＣの長さ）。
【００５０】
図６には、半導体ウエハ上に形成されたデバイスのデバイス能力を評価するための評価プロセスがフローチャートで示されている。この評価プロセス６００は、複数のデバイスを含んだ検査側を加工処理するウエハプロセスで開始される。
このウエハは、アクティブな非検査デバイスがウエハ上で加工処理されようにして処理されてもよい。ここでは加工処理プロセスに、パターン化されたポリシリコン層やその他のウエハ上の層に対するリソグラフィ処理やエッチング処理を含めた複数のステップが含まれている。
【００５１】
検査側の加工処理の後では、ステップ６０４において検査側における検査デバイスに対して電流値が測定される。前述したように、電流値の測定によって、チャネル長さの正確な評価が検査デバイスに対して得られる。検査デバイスのデバイス電流は、検査デバイスのＭＯＳトランジスタのＰＮ接合部に亘るゲートの長さによって直接影響を受ける。それ故、ステップ６０６ではこの電流値からΔＬ値が算出される。この電流値からは、従来のレジスタンス技法に比べてＰＮチャネルの長さがより正確に導出できるので、差分値ΔＬにおいても従来技法よりも一層正確な算出が可能となる。この長さＬと差分値ΔＬの値検出に対しては種々の技法が公知であり、それらは例えば公知文献“De La Moneda et al,;Measurement of MOSFET Constants,IEEE Electron Device Letters,Vol.EDL-3,No.1,Jaunary 1982”に記載されている。
【００５２】
次の評価プロセス６０６では、ウエハ上のデバイスが差分値ΔＬに基づいて評価される。このステップ６０６では例えば、差分値ΔＬが妥当な限界範囲内にあるのかどうかの指示のためにデバイスの処理が評価される。差分値ΔＬが妥当な限界範囲内にある場合には、処理が十分に最適化されている。それとは異なって差分値ΔＬから処理の最適化が行われていないことが指示された場合には、当該処理が補正又は最適化され、差分値ΔＬが改善されるまでマスクに対してさらなる光学的近接補正（ＯＰＣ）が行われる。
【００５３】
典型的には、本発明で使用される技法は、精密な半導体チップのための構成及び現像ステップ中に実施される。検査側は構成及び現像フェーズにおいては前述したような検査デバイスを含み、処理が例えばリソグラフィプロセス中の回折補正のために最適化されたり、エッチングプロセス中の種々のエッチングレートの補正のために最適化される。一旦処理が最適化され、完全な製造が行き渡ったならば、従来のレジスタンス測定技法も利用できる（電流値がレジスタンス値に補正された後で）。
【００５４】
本発明の利点は多数ある。１つの利点は、近接効果が高精度に監視できることである。また別の利点は、アクティブな検査領域（構造）が近接効果の監視に用いられるため、デバイスに係わる特性量（例えば電流値）が近接効果の定量化のみに使用できるだけでなくデバイス能力の測定にも使用できる。
【００５５】
本発明の多くの特徴や利点は、前述の通りであり、それらは従属請求項においても本発明の特徴及び利点を補足すべく述べられている。さらに本発明の枠内では種々の変更ないし変形も可能であり、故に前述した構成内容や図面の実施例は本発明の限定を意味したものではないことをここでのべておく。
【図面の簡単な説明】
【図１】ａ及びｂは、簡素な金属化プロセスに係わる近接効果を概略的に表した図である。
【図２】基板上に形成されたドレイン、ゲート、ソースを有するＭＯＳトランジスタの断面図である。
【図３】ａは本発明の実施例による検査デバイスの概略図、ｂはａによる検査デバイスの斜視図である。
【図４】本発明の別の実施例による検査デバイスの概略図である。
【図５】本発明の実施例による半導体ウエハ上の検査側を示した図である。
【図６】半導体ウエハ上に形成されたデバイスのデバイス能力を評価するためのプロセスを示したフローチャートである。
【符号の説明】
２００      トランジスタ
２０２      ドレイン
２０４      ゲート
２０６      ソース
２１０      酸化物層
２１２      ポリシリコン層
２１４      タングステン層
３００      検査デバイス
３０２      ドレイン
３０４      ソース
３０６      ゲートライン
３０８      第１のダミーゲートライン
３１０      第２のダミーゲートライン
３１２      基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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