(57)【特許請求の範囲】
【請求項１】
第１の電源の電圧と前記第１の電源とは電圧が異なる第２の電源の電圧との差を動作電圧とする第１回路と、前記第１の電源よりも電圧が低い第３の電源の電圧と前記第２の電源の電圧との差を動作電圧とするソース接地増幅回路であって、前記第１回路の後段に設けられるソース接地増幅回路と、を含む回路における、前記第１回路に設けられるコンパレータであって、
各々のソースが共通接続され、比較対象である第１および第２の入力電圧が各々のゲートに与えられる第１および第２の電界効果トランジスタと、
前記第１および第２の電界効果トランジスタの各ソースの共通接続点と前記第１の電源との間に介挿された定電流源と、
前記第２の電源に各々のソースが接続され、各々のゲートが前記第１の電解効果トランジスタのドレインに接続され、各々のドレインが前記第１および第２の電界効果トランジスタの各ドレインに各々接続された第３および第４の電界効果トランジスタと、
前記第３の電界効果トランジスタのゲートおよびドレインにソースが接続され、前記第２および第４の電界効果トランジスタの各ドレインの接続点にドレインとゲートとが接続されている第５の電界効果トランジスタと、
を含み、
前記第２および第４の電界効果トランジスタの各ドレインの接続点の電圧を前記第１および第２の入力電圧についての比較結果を示す信号として前記ソース接地増幅回路へ出力する
ことを特徴とするコンパレータ。
【請求項２】
前記ソース接地増幅回路は、
前記第２の電源にソースが接続された第６の電界効果トランジスタと、
前記第６の電界効果トランジスタのドレインと、前記第３の電源との間に介挿された第２の定電流源と、
を含み、
前記比較結果を示す信号は、前記第６の電界効果トランジスタのゲートに与えられる
ことを特徴とする請求項１に記載のコンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの入力電圧の比較を行いその比較結果に応じた信号を出力するコンパレータに関し、特に電界効果トランジスタで構成されたコンパレータに関する。
【背景技術】
【０００２】
周知の通り、コンパレータは、２つの電圧を比較し、比較結果を示す信号を出力する回路である。この種のコンパレータにより２つの電圧を比較し、比較結果を示す信号を処理する回路の中には、例えば回路全体としての低消費電力化を図る等の理由により、比較結果を示す信号を処理する回路を比較対象である２つの電圧よりも低い電源電圧で動作させるようにしたものがある。図３（ａ）および図３（ｂ）は、このような回路構成を各々示すものである。
【０００３】
図３（ａ）に示す回路において、比較対象である電圧ＡおよびＢは、ソースフォロワ回路４０ａおよび４０ｂに各々与えられる。ここで、ソースフォロワ回路４０ａは、電源にドレインが接続され、ゲートに電圧Ａが与えられるＮチャネル電界効果トランジスタ４１ａと、このＮチャネル電界効果トランジスタ４１ａのソースと接地との間に介挿された抵抗４２ａおよび４３ａからなる分圧回路により構成されている。ソースフォロワ回路４０ｂも、同様な接続関係にあるＮチャネル電界効果トランジスタ４１ｂ、抵抗４２ｂおよび４３ｂにより構成されている。ソースフォロワ回路４０ａおよび４０ｂに与えられる電源電圧ＰＶＤＤは、少なくとも比較対象である電圧ＡおよびＢの上限を上回る電圧値である必要がある。ソースフォロワ回路４０ａおよび４０ｂの後段のコンパレータ５０以降の回路には、ソースフォロワ回路４０ａおよび４０ｂに与えられる電源電圧ＰＶＤＤよりも低い電源電圧ＡＶＤＤが与えられる。この構成において、各ソースフォロワ回路４０ａ（４０ｂ）は、入力電圧Ａ（Ｂ）を抵抗４２ａおよび４３ａ（抵抗４２ｂおよび４３ｂ）からなる分圧回路に与えて分圧させ、入力電圧Ａ（Ｂ）を圧縮した電圧ｖａおよびｖｂをコンパレータ５０に与える。コンパレータ５０は、このようにして圧縮された電圧ｖａおよびｖｂの比較を行う。このように、ソースフォロワ回路を利用した回路構成については、例えば、特許文献１に開示されている。
【０００４】
一方、図３（ｂ）に示す回路では、前段のコンパレータ６０には、少なくとも比較対象である電圧ＡおよびＢの上限を上回る電源電圧ＰＶＤＤが与えられる。そして、レベルシフト回路７０に続く後段回路には、コンパレータ６０に対する電源電圧ＰＶＤＤよりも低い電源電圧ＡＶＤＤが与えられ、レベルシフト回路７０には双方の電源電圧が与えられる。コンパレータ６０は、電圧ＡおよびＢの比較結果に応じて、０Ｖまたはコンパレータ６０の電源電圧付近のレベルの信号Ｖｘを出力する。レベルシフト回路７０は、このコンパレータ６０からの出力信号Ｖｘのレベルを制限し、レベルシフト回路７０に続く後段回路の電源電圧ＡＶＤＤを上限とする信号Ｖｏｕｔに変換して当該後段回路に供給する。
【特許文献１】特開２００７−１４２７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、図３（ａ）に示す回路では、ソースフォロワ回路４０ａおよび４０ｂの電源電圧が下がると、各々の出力信号の電位差ｖａ−ｖｂが圧縮される。このように電位差ｖａ−ｖｂが圧縮されると、コンパレータ５０の動作が不安定になり、後段の電子回路を正しく作動させることができなくなる。また、図３（ａ）に示す回路には、圧縮された電圧ｖａおよびｖｂの比較をコンパレータ５０に行わせるので、外部ノイズに弱いといった問題もある。一方、図３（ｂ）に示す回路では、図３（ｃ）に示すように、コンパレータ６０の出力信号Ｖｘが０Ｖからコンパレータ６０の電源電圧ＰＶＤＤまで変化する。従って、コンパレータ６０の出力信号Ｖｘが立ち下がるとき、出力信号Ｖｘが電源電圧ＰＶＤＤからレベルシフト回路７０の閾値まで低下するのに時間が掛かるため、レベルシフト回路７０の出力信号Ｖｏｕｔのレベル反転が遅れ、コンパレータ６０およびレベルシフト回路７０全体としての遅延時間が長くなるという問題がある。
この発明は、以上説明した事情に鑑みて為されたものであり、比較対象である２つの電圧を大きな電圧値のまま比較し、比較結果を示す信号として、後段の回路が受け取って処理することが可能な低い電圧値の信号を出力することができ、かつ、出力を得るまでの遅延時間が短いコンパレータを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は、第１の電源の電圧と前記第１の電源とは電圧が異なる第２の電源の電圧との差を動作電圧とする第１回路と、前記第１の電源よりも電圧が低くい第３の電源の電圧と前記第２の電源の電圧との差を動作電圧とするソース接地増幅回路であって、前記第１回路の後段に設けられるソース接地増幅回路と、を含む回路における、前記第１回路に設けられるコンパレータであって、各々のソースが共通接続され、比較対象である第１および第２の入力電圧が各々のゲートに与えられる第１および第２の電界効果トランジスタと、前記第１および第２の電界効果トランジスタの各ソースの共通接続点と前記第１の電源との間に介挿された定電流源と、前記第２の電源に各々のソースが接続され、各々のゲートが前記第１の電解効果トランジスタのドレインに接続され、各々のドレインが前記第１および第２の電界効果トランジスタの各ドレインに各々接続された第３および第４の電界効果トランジスタと、前記第３の電界効果トランジスタのゲートおよびドレインにソースが接続され、前記第２および第４の電界効果トランジスタの各ドレインの接続点にドレインとゲートとが接続されている第５の電界効果トランジスタと、を含み、前記第２および第４の電界効果トランジスタの各ドレインの接続点の電圧を前記第１および第２の入力電圧についての比較結果を示す信号として前記ソース接地増幅回路へ出力することを特徴とするコンパレータを提供する。
より好ましい態様において、前記ソース接地増幅回路は、前記第２の電源にソースが接続された第６の電界効果トランジスタと、前記第６の電界効果トランジスタのドレインと、前記第３の電源との間に介挿された第２の定電流源と、を含み、前記比較結果を示す信号は、前記第６の電界効果トランジスタのゲートに与えられることを特徴とする。
【発明の効果】
【０００７】
本発明にかかるコンパレータによれば、比較結果を示す信号が立ち上がり、第５の電界効果トランジスタの閾値と第３の電界効果トランジスタの閾値との和の近傍の電圧を超えようとすると、第５および第３の電界効果トランジスタの両方がＯＮ状態となり、比較結果を示す信号の電圧上昇を制限するリミッタとして働く。したがって、比較結果を示す信号として、コンパレータに対する電源電圧よりも振幅の小さな信号がコンパレータから出力される。加えて、本発明に係るコンパレータによれば、電源電圧よりも振幅の小さな信号が出力されるため、レベルシフト回路を設ける必要はなく、出力を得るまでの遅延時間が従来よりも短くなる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しつつ、この発明の実施の形態を説明する。
図１は、本発明の一実施形態に係るコンパレータ１０を含む電子回路１の構成例を示すブロック図である。この電子回路１は、高い電源電圧（ＰＶＤＤ）で動作する高電圧領域の回路と、低い電源電圧（ＡＶＤＤ：ＡＶＤＤ＜ＰＶＤＤ）で動作する低電圧領域の回路とを含んでいる。図１に示すように、電子回路１において高電圧領域の電子回路にはコンパレータ１０が含まれ、低電圧領域の電子回路には、ソース接地増幅回路２０およびインバータ３０が含まれている。この電子回路１においては、入力電圧Ｖｉｎと比較用電圧Ｖｒｅｆとを比較しその比較結果を示す信号を出力するコンパレータ１０の構成を、その出力信号Ｖｘの電圧レベルが後段の低電圧領域の回路が受け取って処理できる程度の低い電圧に制限されるような構成としたことに特徴がある。
【０００９】
コンパレータ１０において、Ｐチャネル電界効果トランジスタ１１および１２は、各々のソースが共通接続され、各々のゲートには比較対象である電圧ＶｉｎおよびＶｒｅｆが与えられる。図１のＰチャネル電界効果トランジスタ１１および１２は、同じトランジスタサイズ（チャネル幅）を有しており、差動トランジスタペアを構成している。Ｐチャネル電界効果トランジスタ１１および１２の各々のソースの共通接続点と、電源電圧ＰＶＤＤを発生する第１の電源との間には、一定電圧ＶＢＨがゲートに与えられ、定電流源として働くＰチャネル電界効果トランジスタ１３が介挿されている。このＰチャネル電界効果トランジスタ１３のドレイン電流Ｉ０は、Ｐチャネル電界効果トランジスタ１１および１２に分流する。なお、Ｐチャネル電界効果トランジスタ１３のゲート電圧ＶＢＨについては、Ｐチャネル電界効果トランジスタ１１および１２のトランジスタサイズに応じて適宜定めれば良い。Ｎチャネル電界効果トランジスタ１５および１６は、上記第１の電源とは電圧が異なる第２の電源（本実施形態では、接地）に各々のソースが接続され、各々のドレインがＰチャネル電界効果トランジスタ１１および１２の各ドレインに接続され、各々のゲートにＰチャネル電界効果トランジスタ１１のドレイン電圧がゲート電圧として与えられる。これらのＮチャネル電界効果トランジスタ１５および１６は、同じトランジスタサイズを有しており、カレントミラー回路を構成している。
【００１０】
図１に示すように、コンパレータ１０は、Ｎチャネル電界効果トランジスタ１４を更に有している。Ｎチャネル電界効果トランジスタ１４のソースは、Ｎチャネル電界効果トランジスタ１５のドレインに接続されている。Ｎチャネル電界効果トランジスタ１４のゲートとドレインとは、Ｐチャネル電界効果トランジスタ１２のドレインとＮチャネル電界効果トランジスタ１６のドレインとの接続点に接続（すなわちダイオード接続）されている。詳細については後述するが、本実施形態に係るコンパレータ１０の特徴は、このＮチャネル電界効果トランジスタ１４を設けたことにある。
【００１１】
ソース接地増幅回路２０は、Ｎチャネル電界効果トランジスタ２１と、Ｐチャネル電界効果トランジスタ２２とにより構成されている。ここで、Ｎチャネル電界効果トランジスタ２１は、ソースが接地され、コンパレータ１０におけるＰチャネル電界効果トランジスタ１２のドレイン電圧Ｖｘがゲートに与えられる。Ｐチャネル電界効果トランジスタ２２は、電源電圧ＡＶＤＤを発生する電源とＮチャネル電界効果トランジスタ２１との間に介挿されている。このＰチャネル電界効果トランジスタ２２は、定電圧ＶＢＬがゲートに与えられ、ドレイン電流をＮチャネル電界効果トランジスタ２１に供給する定電流源として働く。そして、ソース接地増幅回路２０では、Ｎチャネル電界効果トランジスタ２１のドレインとＰチャネル電界効果トランジスタのドレインの接続点の電圧が出力信号としてインバータ回路３０へ出力される。なお、Ｐチャネル電界効果トランジスタ２２のゲート電圧ＶＢＬについては、Ｎチャネル電界効果トランジスタ２１のトランジスタサイズに応じて適宜定めれば良い。
【００１２】
インバータ回路３０は、ソース接地増幅回路２０の出力信号が各々のゲートに与えられるＰチャネル電界効果トランジスタ３２とＮチャネル電界効果トランジスタ３１とを、電源電圧ＡＶＤＤを発生する電源と接地との間に直列に介挿して構成されている。Ｐチャネル電界効果トランジスタ３２とＮチャネル電界効果トランジスタ３１は、各々のドレインが共通接続されており、この共通接続点の電圧が出力信号Ｖｏｕｔとして後段の電子回路へ出力される。
以上が電子回路１の構成である。
【００１３】
次いで、電子回路１の動作について図面を参照しつつ説明する。
図２は、電子回路１において、入力電圧Ｖｉｎが比較用電圧Ｖｒｅｆを横切って変化する場合のコンパレータ１０の出力信号Ｖｘおよびインバータ回路３０の出力信号Ｖｏｕｔの変化の様子を示すものである。図２において、入力電圧Ｖｉｎが比較参照用電圧Ｖｒｅｆより低いときは、Ｐチャネル電界効果トランジスタ１１に与えられるゲート−ソース間電圧がＰチャネル電界効果トランジスタ１２に与えられるゲート−ソース間電圧よりも大きくなるため、定電流源たるＰチャネル電界効果トランジスタ１３が出力するドレイン電流Ｉ０の殆どがドレイン電流Ｉ１となってＰチャネル電界効果トランジスタ１１に流れる。この状態では、Ｎチャネル電界効果トランジスタ１５のドレイン電圧は高くなり、Ｎチャネル電界効果トランジスタ１６のドレイン電圧（すなわち、Ｖｘ）は低くなり、ソース接地増幅回路２０のＮチャネル電界効果トランジスタ２１はオフ状態になる。その結果、ソース接地増幅回路２０の出力信号はＨレベルになり、後段のインバータ回路３０の出力信号はＬレベルになる。
【００１４】
しかし、入力電圧Ｖｉｎが比較用電圧Ｖｒｅｆを横切って上昇すると、Ｐチャネル電界効果トランジスタ１２に与えられるゲート−ソース間電圧とＰチャネル電界効果トランジスタ１１に与えられるゲート−ソース間電圧との大小関係が逆転し、Ｐチャネル電界効果トランジスタ１３が出力するドレイン電流Ｉ０のうち、Ｐチャネル電界効果トランジスタ１１に流れる電流Ｉ１が減り、その一方、Ｐチャネル電界効果トランジスタ１２に流れる電流Ｉ２が増加する。
【００１５】
そして、入力電圧Ｖｉｎが比較参照用電圧Ｖｒｅｆより高い状態では、定電流源たるＰチャネル電界効果トランジスタ１３が出力するドレイン電流Ｉ０の殆どがドレイン電流Ｉ２となってＰチャネル電界効果トランジスタ１２に流れる。この状態では、Ｎチャネル電界効果トランジスタ１６のドレイン電圧が高くなり、ソース接地増幅回路２０のＮチャネル電界効果トランジスタ２１はオン状態になる。その結果、ソース接地増幅回路２０の出力信号はＬレベルになり、後段のインバータ回路３０の出力信号はＨレベルになる。
【００１６】
ここで注目すべき点は、図１に示すようにＮチャネル電界効果トランジスタ１４をコンパレータ１０に設けたことにより、Ｎチャネル電界効果トランジスタ１６のドレイン電圧Ｖｘが低い電圧に制限される点である。より詳細に説明すると、Ｎチャネル電界効果トランジスタ１６のドレイン電圧ＶｘがＮチャネル電界効果トランジスタ１４の閾値とＮチャネル電界効果トランジスタ１５の閾値との和の近傍の電圧（例えば、両トランジスタの閾値が共にＶｔであり、オーバドライブ電圧が共にΔｏｖである場合には、２×（Ｖｔ＋Δｏｖ））に達すると、図１に示すようにＮチャネル電界効果トランジスタ１４および１５を経て接地へ至る電流路Ｃに電流が流れる。このため、Ｎチャネル電界効果トランジスタ１６のドレイン電圧Ｖｘは、Ｎチャネル電界効果トランジスタ１４の閾値とＮチャネル電界効果トランジスタ１５の閾値との和の近傍の電圧よりも高くなることはない。つまり、Ｎチャネル電界効果トランジスタ１４および１５は、出力電圧リミッタ回路として機能するのである。逆に、入力電圧Ｖｉｎが比較参照用電圧Ｖｒｅｆを横切って降下する場合に、コンパレータ１０の出力電圧Ｖｘが、Ｎチャネル電界効果トランジスタ１４の閾値とＮチャネル電界効果トランジスタ１５の閾値との和の近傍付近の電圧から立ち下がることは以上の説明から明らかである。
【００１７】
このように、本実施形態に係る電子回路１においては、コンパレータ１０の出力電圧Ｖｘは、接地電位から電源電圧ＰＶＤＤまでフルスイングすることはなく、入力電圧Ｖｉｎが比較用電圧Ｖｒｅｆを横切って降下する場合（すなわち、コンパレータ１０の出力信号ＶｘがＨレベルからＬレベルに変化する場合）にも、電子回路１全体としての遅延時間が長くなることはない。また、本実施形態に係る電子回路１においては、コンパレータ１０の出力信号Ｖｘの上限は、Ｎチャネル電界効果トランジスタ１４の閾値とＮチャネル電界効果トランジスタ１５の閾値との和の近傍の電圧に制限されるため、その出力信号Ｖｘを低電圧領域で作動する電界効果トランジスタに直接与えることが可能になり、前述したレベルシフト回路を設ける必要もない。加えて、本実施形態に係るコンパレータ１０においては、カレントミラー回路を構成するＮチャネル電界効果トランジスタ１５を利用してコンパレータ１０の出力信号の電圧を低く制限することができるため、少ないトランジスタ数で上記出力信号の電圧制限を実現することが可能になる。
【００１８】
以上、本発明の一実施形態について説明したが、この発明には、他にも各種の実施形態が考えられる。例えば上記実施形態において、高電圧領域で動作するコンパレータは、Ｐチャネル電界効果トランジスタにより差動トランジスタペアが構成され、第１の電源（本実施形態では、電源電圧ＰＶＤＤを発生する電源）と差動トランジスタペアとの間に定電流源としてのＰチャネル電界効果トランジスタが介挿され、上記第１の電源とは異なる第２の電源（上記実施形態では、接地）と差動トランジスタペアとの間にＮチャネル電界効果トランジスタからなるカレントミラー回路が介挿され、さらに、そのカレントミラー回路の一方のＮチャネル電界効果トランジスタとともに出力電圧リミッタ回路を形成するＮチャネル電界効果トランジスタを含んだ構成のものであった。しかし、上記コンパレータとしては、このような構成のものの他に、Ｎチャネル電界効果トランジスタにより差動トランジスタペアが構成され、その差動トランジスタペアと第１の電源（例えば、接地）との間に定電流源としてのＮチャネル電界効果トランジスタが介挿され、第１の電源とは異なる電圧の第２の電源（例えば、電源電圧ＰＶＤＤを発生させる電源）と差動トランジスタペアとの間にＰチャネル電界効果トランジスタからなるカレントミラー回路が介挿され、さらに、カレントミラー回路を構成するＰチャネル電界効果トランジスタの一方とともに出力電圧リミッタ回路を形成するＰチャネル電界効果トランジスタを含んだ構成のものもある。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係るコンパレータ１０を含む電子回路１の回路構成例を示す図である。
【図２】同電子回路１の動作を説明するための図である。
【図３】比較対象である２つの電圧よりも低い電源電圧で、その比較結果を示す信号を処理する電子回路を動作させるための従来の回路とその動作例を示す図である。
【符号の説明】
【００２０】
１…電子回路、１０…コンパレータ、２０…ソース接地増幅回路、３０…インバータ回路、１１、１２，１３，２２，３２…Ｐチャネル電界効果トランジスタ、１４，１５，１６，２１，３１…Ｎチャネル電界効果トランジスタ。
【図１】
0004475309.tif 000002
【図２】
0004475309.tif 000003
【図３】
0004475309.tif 000004