(57)【特許請求の範囲】
【請求項１】
第１および第２の方向に沿って行列状に配置され、前記第１の方向に沿って互いに隣接するメモリセル群ごとに第１のグループが形成され、前記第２の方向に沿って互いに隣接するメモリセル群ごとに第２のグループが形成される複数のメモリセルと、
前記第１の方向に沿って、各々が前記第１のグループごとに設けられる複数のデータ線と、
前記第２の方向に沿って設けられ、各々が前記第２のグループごとに設けられる複数の第１および第２ゲート配線とを備え、
各前記メモリセルは、
磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子と、
データ読出時に、対応するデータ線および固定電圧の間に前記磁気抵抗素子を電気的に結合するためのアクセストランジスタとを含み、
各前記アクセストランジスタは、対応する第１および第２のゲート配線のうちの前記第１のグループごとに予め定められる所定の一方のゲート配線の電圧に応じてオンおよびオフし、
前記所定の一方のゲート配線は、隣接する２個ずつの前記第１のグループごとに交互に定められる、薄膜磁性体記憶装置。
【請求項２】
薄膜磁性体記憶装置であって、
第１および第２の方向に沿って行列状に配置され、前記第１の方向に沿って互いに隣接するメモリセル群ごとに第１のグループが形成され、前記第２の方向に沿って互いに隣接するメモリセル群ごとに第２のグループが形成される複数のメモリセルと、
前記第１の方向に沿って、各々が前記第１のグループごとに設けられる複数のデータ線と、
前記第２の方向に沿って設けられ、各々が前記第２のグループごとに設けられる複数の第１および第２ゲート配線とを備え、
各前記メモリセルは、
磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子と、
データ読出時に、対応するデータ線および固定電圧の間に前記磁気抵抗素子を電気的に結合するためのアクセストランジスタとを含み、
各前記アクセストランジスタは、対応する第１および第２のゲート配線のうちの前記第１のグループごとに予め定められる所定の一方のゲート配線の電圧に応じてオンおよびオフし、
前記薄膜磁性体記憶装置は、
前記複数のメモリセルと同一アレイ上において、前記第１の方向に沿って配置される複数の参照セルと、
前記データ読出時に、前記複数の参照セルのうちの１つを介して前記固定電圧と電気的に結合される参照データ線と、
前記複数のデータ線のうちのアクセス対象に指定された選択メモリセルと接続される１本の選択データ線と、前記参照データ線との通過電流差を増幅してデータ読出を行なうための信号増幅器とをさらに備え、
前記データ読出時における各前記参照セルの通過電流は、前記選択メモリセルにおける前記記憶データにそれぞれ応じた２種類の通過電流の中間レベルに設定され、
各前記磁気抵抗素子は、記憶データに応じて第１および第２の電気抵抗のいずれかを有し、
各前記参照セルは、
前記磁気抵抗素子と同様に設計および作製されて、前記第１および第２の電気抵抗の一方に対応するデータを予め書込まれた抵抗素子と、
前記参照ビット線および前記固定電圧の間に前記抵抗素子と直列に接続されて、前記アクセストランジスタと同様に設計および作製されるアクセス素子とを含み、
前記薄膜磁性体記憶装置は、データ読出時において、前記参照セルおよび前記選択メモリセルの少なくとも一方と直列に接続される付加抵抗をさらに備え、
前記付加抵抗の電気抵抗は、前記第１および第２の電気抵抗の差よりも小さい、薄膜磁性体記憶装置。
【請求項３】
薄膜磁性体記憶装置であって、
第１および第２の方向に沿って行列状に配置され、前記第１の方向に沿って互いに隣接するメモリセル群ごとに第１のグループが形成され、前記第２の方向に沿って互いに隣接するメモリセル群ごとに第２のグループが形成される複数のメモリセルと、
前記第１の方向に沿って、各々が前記第１のグループごとに設けられる複数のデータ線と、
前記第２の方向に沿って設けられ、各々が前記第２のグループごとに設けられる複数の第１および第２ゲート配線とを備え、
各前記メモリセルは、
磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子と、
データ読出時に、対応するデータ線および固定電圧の間に前記磁気抵抗素子を電気的に結合するためのアクセストランジスタとを含み、
各前記アクセストランジスタは、対応する第１および第２のゲート配線のうちの前記第１のグループごとに予め定められる所定の一方のゲート配線の電圧に応じてオンおよびオフし、
前記複数のデータ線は、対応する前記第１のグループにおいて前記アクセストランジスタが前記対応する第１のゲート配線の電圧に応じてオン・オフする第１のデータ線と、対応する前記第１のグループにおいて前記アクセストランジスタが前記対応する第２のゲート配線の電圧に応じてオン・オフする第２のデータ線とに分類され、
前記第１および第２のデータ線のうちの１本ずつの組は、データ線対を構成し、
前記薄膜磁性体記憶装置は、
前記複数のメモリセルと同一アレイ上において、前記第２の方向に沿って配置される複数の参照セルと、
同一の前記データ線対を構成する前記第１および第２のデータ線の通過電流差を増幅してデータ読出を行なうための信号増幅器とをさらに備え、
前記複数のメモリセルのうちのアクセス対象に指定された選択メモリセルに対応するデータ線対を構成する第１および第２のデータ線は、前記選択メモリセルおよび前記複数の参照セルの１つの一方ずつを介して、前記固定電圧と電気的に結合され、
前記データ読出時における各前記参照セルの通過電流は、前記記憶データにそれぞれ応じた前記選択メモリセルの２種類の通過電流の中間レベルに設定され、
各前記磁気抵抗素子は、記憶データに応じて第１および第２の電気抵抗のいずれかを有し、
各前記参照セルは、
前記磁気抵抗素子と同様に設計および作製されて、前記第１および第２の電気抵抗の一方に対応するデータを予め書込まれた抵抗素子と、
前記参照ビット線および前記固定電圧の間に前記抵抗素子と直列に接続されて、前記アクセストランジスタと同様に設計および作製されるアクセス素子とを含み、
前記薄膜磁性体記憶装置は、データ読出時において、前記参照セルおよび前記選択メモリセルの少なくとも一方と直列に接続される付加抵抗をさらに備え、
前記付加抵抗の電気抵抗は、前記第１および第２の電気抵抗の差よりも小さい、薄膜磁性体記憶装置。
【請求項４】
前記付加抵抗は、ゲート電圧を調整可能な電界効果型トランジスタを有する、請求項２または３に記載の薄膜磁性体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えた薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
近年、低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体などに対してランダムアクセスが可能な記憶装置である。
【０００３】
図１５は、磁気トンネル接合を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）のデータ記憶原理を説明する概念図である。
【０００４】
図１５を参照して、ＭＴＪメモリセルは、磁性体の磁化方向によって物質の電気抵抗が変化するＭＲ（Magneto-Resistive）効果を有するトンネル磁気抵抗素子ＴＭＲを含む。トンネル磁気抵抗素子ＴＭＲは、常温でも顕著なＭＲ効果が得られ、高いＭＲ比（磁化方向に応じた電気抵抗比）を有することが特徴である。
【０００５】
トンネル磁気抵抗素子ＴＭＲは、強磁性体膜２０１，２０２と、絶縁膜（トンネル膜）２０３とを含む。トンネル磁気抵抗素子ＴＭＲでは、強磁性体膜２０１，２０２に挟まれた絶縁膜２０３を流れるトンネル電流の大きさが、強磁性体膜２０１，２０２の磁化方向によって定められた電子のスピンの向きにより変化する。強磁性体膜２０１，２０２内のスピン電子が取り得る状態数は、磁化方向によって異なるため、強磁性体膜２０１および２０２の磁化方向が同じである場合にはトンネル電流は大きくなり、両者の磁化方向が逆方向である場合にはトンネル電流が小さくなる。
【０００６】
この現象を利用して、強磁性体膜２０１の磁化方向を固定する一方で、強磁性体膜２０２の磁化方向を記憶データに応じて変化させることにより、トンネル膜２０３を流れるトンネル電流の大きさ、すなわちトンネル磁気抵抗素子ＴＭＲの電気抵抗を検出することによって、当該トンネル磁気抵抗素子ＴＭＲを、１ビットのデータ記憶を実行するメモリセルとして用いることができる。強磁性体膜２０１の磁化方向は、反強磁性体などによって固定されており、一般的に「スピンバルブ」とも呼ばれる。
【０００７】
なお、以下においては、固定された磁化方向を有する強磁性体膜２０１を、固定磁化膜２０１とも称し、記憶データに応じた磁化方向を有する強磁性体膜２０２を自由磁化膜２０２とも称することとする。
【０００８】
高密度のメモリデバイスを実現するためには、このようなトンネル磁気抵抗素子ＴＭＲで形成されたＭＴＪメモリセルを２次元アレイ状に配置することが望ましい。一般的に強磁性体には、結晶構造や形状などによって磁化しやすい（磁化に必要なエネルギが低い状態）方向が存在し、この方向を一般に磁化容易軸（Easy Axis）と呼ぶ。自由磁化膜２０２における記憶データに応じた磁化方向は、この磁化容易軸に沿った方向に設定される。これに対し、強磁性体を磁化しにくい（磁化に必要なエネルギが高い状態）方向は、磁化困難軸（Hard Axis）と呼ばれる。
【０００９】
図１６は、データ書込動作時にＭＴＪメモリセルへ印加されるデータ書込磁界を説明する概念図である。
【００１０】
図１６を参照して、横軸は磁化容易軸方向に沿ったデータ書込磁界Ｈ（ＥＡ）を示し、縦軸は磁化困難軸方向に沿ったデータ書込磁界Ｈ（ＨＡ）を示している。データ書込磁界Ｈ（ＥＡ）とＨ（ＨＡ）とのベクトル和が、アステロイド曲線２０５を超える領域に達すると、トンネル磁気抵抗素子ＴＭＲの磁化方向（自由磁化膜２０２の磁化方向）は、磁化容易軸に沿った方向に書換えられる。
【００１１】
反対に、アステロイド曲線２０５の内側領域のデータ書込磁界が印加された状態では、トンネル磁気抵抗素子ＴＭＲの磁化方向が更新されず、その記憶内容は不揮発的に保持される。
【００１２】
図１６に示されるように、データ書込磁界Ｈ（ＨＡ）を同時に印加することによって、データ書換に必要なデータ書込磁界Ｈ（ＥＡ）が低減される。すなわち、データ書込時の動作点２０６および２０７は、書込データのレベルによらず一定方向のデータ書込磁界Ｈ（ＨＡ）と、書込データに応じた方向のデータ書込磁界Ｈ（ＥＡ）とのベクトル和によって示される。さらに、動作点２０６，２０７におけるデータ書込磁界Ｈ（ＨＡ）およびＨ（ＥＡ）のそれぞれは、単独ではアステロイド曲線２０５を超える領域には達することがないように設計される。
【００１３】
図１７は、ＭＴＪメモリセルで構成されたメモリセルアレイにおけるデータ書込配線の配置を示す概念図である。
【００１４】
図１７を参照して、それぞれがＭＴＪメモリセルを構成するトンネル磁気抵抗素子ＴＭＲが行列状に配置されたメモリセルアレイにおいては、データ書込配線２１０および２１５が格子状に配置される。データ書込配線２１０および２１５の一方ずつは、データ書込磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の一方ずつをそれぞれ発生するためのデータ書込電流の供給を受ける。
【００１５】
たとえば、データ書込配線２１０によってデータ書込磁界Ｈ（ＨＡ）が発生され、データ書込配線２１５によってデータ書込磁界Ｈ（ＥＡ）が発生されるとすると、データ書込配線２１０には、一定方向のデータ書込電流が選択的に流され、データ書込配線２１５には、書込データに応じた方向のデータ書込電流が選択的に流される。データ書込対象に指定されたＭＴＪメモリセルについては、対応するデータ書込配線２１０および２１５の両方にデータ書込電流が流される。
【００１６】
この結果、データ書込配線２１０および２１５へのデータ書込電流の供給をアドレス選択に応じて制御することにより、２次元配置された複数のトンネル磁気抵抗素子ＴＭＲに対して、選択的にデータ書込を実行することができる。
【００１７】
図１８は、ＭＴＪメモリセルからのデータ読出構成を説明する概念図である。このような構成は、たとえば、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.、 “Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000. 、および“A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2001.等の技術文献に開示されている。
【００１８】
図１８を参照して、既に説明したように、ＭＴＪメモリセル、すなわちトンネル磁気抵抗素子ＴＭＲに対するデータ書込は、ディジット線ＤＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流によって生じる磁界によって実行される。たとえば、ディジット線ＤＬは図１７に示したデータ書込配線２１０に相当し、ビット線ＢＬは、データ書込配線２１５にそれぞれ相当する。
【００１９】
トンネル磁気抵抗素子ＴＭＲに対する読出を実行するためのアクセス素子として、ワード線ＷＬの電圧に応じてオンまたはオフするアクセストランジスタＡＴＲが設けられる。アクセストランジスタＡＴＲとしては、代表的にＭＯＳ（Metal Oxide Semiconductor）トランジスタが適用される。アクセストランジスタＡＴＲのソース／ドレイン領域の一方は、トンネル磁気抵抗素子ＴＭＲと電気的に結合され、ソース／ドレイン領域の他方は、接地電圧等の固定電圧と結合される。
【００２０】
データ読出時には、ビット線ＢＬを当該固定電圧とは異なる電圧に設定した上で、ワード線ＷＬの活性化によってアクセストランジスタＡＴＲをターンオンさせる。これにより、アクセストランジスタＡＴＲを介して、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路に、トンネル磁気抵抗素子ＴＭＲの磁化方向、すなわち記憶データに応じた電流を流すことができる。したがって、このときのビット線電流を基準電流と比較することによって、トンネル磁気抵抗素子ＴＭＲで形成されるＭＴＪメモリセルの記憶データがＨレベルであるかＬレベルであるかを判定することができる。データ読出時におけるビット線電流は、データ書込電流に比べればかなり小さいため、データ読出時に流れる電流によってトンネル磁気抵抗素子ＴＭＲの磁化方向が変化することはない。すなわち、非破壊的なデータ読出が可能である。
【００２１】
【発明が解決しようとする課題】
図１９は、１個のトンネル磁気抵抗素子ＴＭＲおよび１個のアクセストランジスタから構成されるＭＴＪメモリセルの従来のレイアウトを説明する概念図である。
【００２２】
図１９を参照して、従来のレイアウトに従うＭＴＪメモリセル１０は、Ｘ方向に沿って配置されるビット線ＢＬと、Ｙ方向に沿って配置されるディジット線ＤＬの交点に配置されるトンネル磁気抵抗素子ＴＭＲを有する。以下に説明するように、トンネル磁気抵抗素子ＴＭＲは、Ｙ方向に沿って配置されるワード線ＷＬの電圧に応じてオン・オフするアクセストランジスタＡＴＲとコンタクト部１５を介して結合される。
【００２３】
図２０は、図１９におけるＰ−Ｐ′断面を示す構造図である。
図２０を参照して、ディジット線ＤＬは第１の金属配線層Ｍ１に形成され、ビット線ＢＬはそれより上層の金属配線層Ｍ２に形成されてトンネル磁気抵抗素子ＴＭＲと結合される。
【００２４】
半導体主基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲは、ソース／ドレイン領域２０および２５と、ソース／ドレイン領域２０および２５の間にゲート（ワード線ＷＬ）の直下領域に形成される基板領域２７とを有する。基板領域２７においては、ゲートと結合されたワード線ＷＬの電圧に応じてチャネルが形成される。
【００２５】
ソース／ドレイン領域２５は固定電圧と電気的に結合され、ソース／ドレイン領域２０は、トンネル磁気抵抗素子ＴＭＲとコンタクト部１５を介して電気的に結合される。なお、以下においては、固定電圧と結合されるソース／ドレイン領域２５を単にソース領域２５とも称し、トンネル磁気抵抗素子ＴＭＲと結合されるソース／ドレイン領域２０を単にドレイン領域２０とも称する。アクセストランジスタＡＴＲは、隣接するアクセストランジスタと絶縁分離膜３０を介して分離される。
【００２６】
図２１は、図１９に示したＭＴＪメモリセルを行列状に配置したメモリアレイの一部分を示す概念図である。
【００２７】
図２１を参照して、図１９に示したＭＴＪメモリセル１０は、Ｘ方向およびＹ方向に沿って行列状に連続配置される。Ｘ方向に互いに隣接するメモリセル群ごとに、メモリセル行に相当するグループが形成され、Ｙ方向に互いに隣接するメモリセル群ごとに、メモリセル列に相当するグループが形成される。
【００２８】
ビット線ＢＬは、Ｘ方向に沿って配置され、対応するメモリセル行に属するメモリセルの各々において、トンネル磁気抵抗素子ＴＭＲと結合される。ワード線ＷＬは、Ｙ方向に沿って配置され、対応するメモリセル列に属するメモリセルの各々において、アクセストランジスタのゲートと結合される。ディジット線ＤＬは、Ｙ方向に沿って、メモリセル列ごとに配置される。
【００２９】
トンネル磁気抵抗素子ＴＭＲは、その長辺方向がＹ方向に沿うように配置される。したがって、ディジット線ＤＬを流れるデータ書込電流によって、磁化困難軸（ＨＡ）に沿った方向の磁界が発生され、ビット線ＢＬを流れるデータ書込電流によって、磁化容易軸（ＥＡ）に沿った方向のデータ書込磁界が印加される。
【００３０】
図２２は、図２１におけるＰ−Ｐ′断面およびＱ−Ｑ′断面を示す構造図である。Ｐ−Ｐ′断面およびＱ−Ｑ′断面は、隣接する２つのメモリセル行における断面図である。
【００３１】
従来技術に従うレイアウト配置では、各メモリセル行において、ＭＴＪメモリセル１０の構造（レイアウト）は同様である。すなわち、各ＭＴＪメモリセル１０において、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲとの間の結合レイアウトは同様である。
【００３２】
したがって、図２２に示される様に、Ｐ−Ｐ′断面とＱ−Ｑ′断面とは同様の構造を有し、各メモリセル行において、トンネル磁気抵抗素子ＴＭＲは、絶縁分離膜３０によって互いに電気的に分離されたアクセストランジスタＡＴＲとそれぞれ電気的に結合される。なお、各ＭＴＪメモリセル１０におけるトンネル磁気抵抗素子とアクセストランジスタＡＴＲとの結合関係は、図２０に示したのと同様なので詳細な説明は繰返さない。
【００３３】
アクセストランジスタＡＴＲのオン・オフを制御するためのワード線ＷＬは、同一メモリセル列に属するアクセストランジスタのゲート同士を電気的に結合するために、ゲート層においてＹ方向に延在して形成されるトランジスタゲート配線に相当する。すなわち、各ワード線ＷＬは、同一のメモリセル列に属する、すなわちＹ方向に互いに隣接する複数のＭＴＪメモリセルのすべてによって共有される。
【００３４】
したがって、従来の技術に従うレイアウト配置においては、メモリアレイが大容量化して、１本のワード線ＷＬに対応付けられるＭＴＪメモリセルの個数が増大すると、ワード線ＷＬの寄生容量が著しく増加してしまう。この結果、アクセストランジスタＡＴＲをオンさせるためのワード線ＷＬの電圧変化を高速に行なうことができず、データ読出速度の低下を招いてしまう。
【００３５】
また、アクセス対象に指定されたＭＴＪメモリセル（以下、「選択メモリセル」とも称する）の通過電流と比較するための基準電流を発生するために設けられる参照セルが、ＭＴＪメモリセルが行列状に配置されるメモリアレイと別領域に配置される構成とすると、データ読出時におけるノイズ等の影響が大きくなり、読出マージンを損ねてしまうおそれもある。
【００３６】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、高速かつ高精度なデータ読出を実現するためのレイアウト配置を有する薄膜磁性体記憶装置を提供することである。
【００３７】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、第１および第２の方向に沿って行列状に配置され、第１の方向に沿って互いに隣接するメモリセル群ごとに第１のグループが形成され、第２の方向に沿って互いに隣接するメモリセル群ごとに第２のグループが形成される複数のメモリセルと、第１の方向に沿って、各々が第１のグループごとに設けられる複数のデータ線と、第２の方向に沿って設けられ、各々が第２のグループごとに設けられる複数の第１および第２ゲート配線とを備える。各メモリセルは、磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子と、データ読出時に、対応するデータ線および固定電圧の間に磁気抵抗素子を電気的に結合するためのアクセストランジスタとを含む。各アクセストランジスタは、対応する第１および第２のゲート配線のうちの第１のグループごとに予め定められる所定の一方のゲート配線の電圧に応じてオンおよびオフする。
【００３８】
好ましくは、各メモリセルのレイアウトは、第１の方向に沿って隣接する他のメモリセルと比較して、第２の方向に沿って反転される。
【００３９】
また好ましくは、所定の一方のゲート配線は、隣接する第１のグループごとに交互に定められる。
【００４０】
あるいは好ましくは、所定の一方のゲート配線は、隣接する２個ずつの第１のグループごとに交互に定められる。
【００４１】
また好ましくは、複数のメモリセルが形成される領域において、第１および第２ゲート配線は、磁気抵抗素子の両側に並行に配置される。各アクセストランジスタは、固定電圧と結合されたソース領域と、コンタクト部を介して磁気抵抗素子と電気的に結合されたドレイン領域と、所定の一方のゲート配線の直下領域において、ソース領域とドレイン領域の間に形成される基板領域とを有する。薄膜磁性体記憶装置は、第１および第２ゲート配線のうちの、所定の一方のゲート配線と磁気抵抗素子を挟んで位置する他方のゲート配線の直下に形成される絶縁分離領域をさらに備える。
【００４２】
さらに好ましくは、ソース領域は、同一の第２のグループに対応するアクセストランジスタ群のソース領域同士を電気的に結合するために、第２の方向に沿って延在して、金属化合物を用いて形成される。
【００４３】
あるいは好ましくは、薄膜磁性体記憶装置は、複数のメモリセルと同一アレイ上において、第１の方向に沿って配置される複数の参照セルと、データ読出時に、複数の参照セルのうちの１つを介して固定電圧と電気的に結合される参照データ線と、複数のデータ線のうちのアクセス対象に指定された選択メモリセルと接続される１本の選択データ線と、参照データ線との通過電流差を増幅してデータ読出を行なうための信号増幅器とをさらに備え、データ読出時における各参照セルの通過電流は、選択メモリセルにおける記憶データにそれぞれ応じた２種類の通過電流の中間レベルに設定される。
【００４４】
また好ましくは、複数のデータ線は、対応する第１のグループにおいてアクセストランジスタが対応する第１のゲート配線の電圧に応じてオン・オフする第１のデータ線と、対応する第１のグループにおいてアクセストランジスタが対応する第２のゲート配線の電圧に応じてオン・オフする第２のデータ線とに分類され、第１および第２のデータ線のうちの１本ずつの組は、データ線対を構成する。薄膜磁性体記憶装置は、複数のメモリセルと同一アレイ上において、第２の方向に沿って配置される複数の参照セルと、同一のデータ線対を構成する第１および第２のデータ線の通過電流差を増幅してデータ読出を行なうための信号増幅器とをさらに備える。複数のメモリセルのうちのアクセス対象に指定された選択メモリセルに対応するデータ線対を構成する第１および第２のデータ線は、選択メモリセルおよび複数の参照セルの１つの一方ずつを介して、固定電圧と電気的に結合される。データ読出時における各参照セルの通過電流は、記憶データにそれぞれ応じた選択メモリセルの２種類の通過電流の中間レベルに設定される。
【００４５】
さらに好ましくは、各磁気抵抗素子は、記憶データに応じて第１および第２の電気抵抗のいずれかを有し、各参照セルは、磁気抵抗素子と同様に設計および作製されて、第１および第２の電気抵抗の一方に対応するデータを予め書込まれた抵抗素子と、参照ビット線および固定電圧の間に抵抗素子と直列に接続されて、アクセストランジスタと同様に設計および作製されるアクセス素子とを含む。薄膜磁性体記憶装置は、データ読出時において、参照セルおよび選択メモリセルの少なくとも一方と直列に接続される付加抵抗をさらに備え、付加抵抗の電気抵抗は、第１および第２の電気抵抗の差よりも小さい。
【００４６】
特にこのような構成においては、付加抵抗は、ゲート電圧を調整可能な電界効果型トランジスタを有する。
【００４７】
また好ましくは、磁気抵抗素子は、長辺方向および短辺方向を有する細長形状で形成され、複数のデータ線は、長辺方向および短辺方向のいずれかに沿って配置される。
【００４８】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお図中における同一符号は同一または相当部分を示すものとする。
【００４９】
［実施の形態１］
図１は、実施の形態１に従う薄膜磁性体記憶装置におけるＭＴＪメモリセルのレイアウト配置を説明する概念図である。
【００５０】
図１を参照して、メモリアレイ２上において、複数のＭＴＪメモリセルがＸ方向およびＹ方向に沿って行列状に連続配置される。図１９と同様に、Ｘ方向に互いに隣接するメモリセル群ごとにメモリセル行に相当するグループが形成され、Ｙ方向に互いに隣接するメモリセル群ごとにメモリセル列に相当するグループが形成される。
【００５１】
実施の形態１に従うレイアウト配置では、ＭＴＪメモリセルのレイアウトが１行おきに反転される。したがって、これらの２種類のレイアウトを有するＭＴＪメモリセルを、ＭＴＪメモリセル１１および１２でそれぞれ示すものとする。たとえば、図１における第２番目のメモリセル行（Ｐ−Ｐ′）においては、Ｘ方向に沿ってＭＴＪメモリセル１１が連続的に配置され、第３番目のメモリセル行（Ｑ−Ｑ´）においては、ＭＴＪメモリセル１２がＸ方向に沿って連続的に配置される。
【００５２】
図１９と同様に示した構成と同様に、ビット線ＢＬは、Ｘ方向に沿ってメモリセル行ごとに配置され、ディジット線ＤＬは、Ｙ方向に沿ってメモリセル列ごとに配置される。また、各ＭＴＪメモリセル１１，１２において、トンネル磁気抵抗素子ＴＭＲの長辺方向は、Ｙ方向に沿うように配置される。
【００５３】
一方、メモリセル列ごとに、Ｙ方向に沿ってトランジスタゲート配線ＴＧＬＡ，ＴＧＬＢが配置される。次に、ＭＴＪメモリセル１１および１２のレイアウトの相違点を、図１におけるＰ−Ｐ′断面図およびＱ−Ｑ′断面図を用いて説明する。
【００５４】
図２は、図１におけるＰ−Ｐ′断面を示すＭＴＪメモリセルの構造図である。
図２を参照して、ＭＴＪメモリセル１１は、従来の技術で示したＭＴＪメモリセル１０と同様に、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。ＭＴＪメモリセル１１においては、アクセストランジスタＡＴＲは、ドレイン領域２０およびソース領域２５と、トランジスタゲート配線ＴＧＬＡの直下領域においてドレイン領域２０およびソース領域２５の間に形成される基板領域２７とを有する。基板領域２７においては、ゲート電圧、すなわちトランジスタゲート配線ＴＧＬＡの電圧に応じてチャネルが形成される。
【００５５】
ディジット線ＤＬおよびビット線ＢＬは、図２０に示した構造図と同様に、第１の金属配線層Ｍ１および第２の金属配線層Ｍ２にそれぞれ形成される。トンネル磁気抵抗素子ＴＭＲは、コンタクト部１５を介してドレイン領域２０と電気的に結合される。Ｘ方向に隣接するＭＴＪメモリセル１１の間において、アクセストランジスタＡＴＲ同士は、トランジスタゲート配線ＴＧＬＢの直下領域に形成される絶縁分離膜３０を介して電気的に分離される。一般的に、絶縁分離膜３０は、トランジスタゲート配線ＴＧＬＡと基板領域２７との間に形成されるゲート絶縁膜と同様に酸化膜で形成されるが、その酸化膜厚は当該ゲート絶縁膜に比較してかなり厚い。
【００５６】
図３は、図１におけるＱ−Ｑ′断面を示すＭＴＪメモリセルの構造図である。
図３を参照して、ＭＴＪメモリセル１１とＹ方向に隣接して配置されるＭＴＪメモリセル１２においては、チャネルが形成される基板領域２７が、トランジスタゲート配線ＴＧＬＢの直下領域においてドレイン領域２０およびソース領域２５の間に形成される点と、アクセストランジスタＡＴＲ同士を電気的に分離するための絶縁分離膜３０が、トランジスタゲート配線ＴＧＬＡの直下領域に形成される点とが、ＭＴＪメモリセル１１のレイアウトと異なる。
【００５７】
すなわち、同一のメモリセル列を形成するＭＴＪメモリセル１１および１２の間において、Ｙ方向に沿って配置された２本のトランジスタゲート配線ＴＧＬＡおよびＴＧＬＢの一方ずつが、アクセストランジスタＡＴＲのゲートと結合される。すなわち、ＭＴＪメモリセル１１においては、アクセストランジスタＡＴＲは、トランジスタゲート配線ＴＧＬＡの電圧に応じてオン・オフし、ＭＴＪメモリセル１２においては、アクセストランジスタＡＴＲは、トランジスタゲート配線ＴＧＬＢの電圧に応じてオン・オフする。
【００５８】
また、図２および図３に示された基板領域２７は、チャネルを形成するために活性化処理される。活性化された領域の上では、トランジスタゲート配線ＴＧＬＡ，ＴＧＬＢへは、基板領域２７との間に形成されたゲート絶縁膜によって形成される容量が結合される。一方、下層に絶縁分離膜３０が形成された領域では、トランジスタゲート配線ＴＧＬＡ，ＴＧＬＢへは、絶縁分離膜３０によって形成される容量が結合される。
【００５９】
絶縁分離膜３０およびゲート酸化膜の膜厚を考慮すると、絶縁分離膜３０によってトランジスタゲート配線へ結合される容量は、基板領域（活性領域）上でゲート絶縁膜によってトランジスタゲート配線へ結合される容量よりも小さい。したがって、図１に示されるように、１行おきにトランジスタゲート配線ＴＧＬＡ，ＴＧＬＢを、アクセストランジスタのゲートとして用い、その他の部分においては、トランジスタゲート配線の下層に絶縁分離膜３０を形成することによって、トランジスタゲート配線ＴＧＬＡおよびＴＧＬＢの配線容量を低減することができる。
【００６０】
これにより、データ読出時におけるトランジスタゲート配線ＴＧＬＡ，ＴＧＬＢの配線遅延を低減させて、選択メモリセルにおいてアクセストランジスタＡＴＲを高速にターンオンさせることができる。この結果、データ読出動作を高速化することができる。
【００６１】
［実施の形態２］
実施の形態２においては、実施の形態１に従うレイアウトを有するＭＴＪメモリセルとデータ読出に用いる参照セルとを同一のメモリアレイに配置する構成について説明する。
【００６２】
図４は、実施の形態２に従うメモリアレイの構成を説明する概念図である。
図４を参照して、メモリアレイ２において、（ｎ×２ｍ）個のＭＴＪメモリセルＭＣおよび（１×２ｍ）個の参照セルＲＭＣが、メモリセル行を共有するように、行列状に配置される。ここで、ｎおよびｍは自然数である。
【００６３】
共有された２ｍ個のメモリセル行にそれぞれ対応して、Ｘ方向に沿ってビット線ＢＬＡ１，ＢＬＢ１〜ＢＬＡｍ，ＢＬＢｍがそれぞれ配置される。以下においては、ビット線ＢＬＡ１〜ＢＬＡｍを単にビット線ＢＬＡとも総称し、ビット線ＢＬＢ１〜ＢＬＢｍを単にビット線ＢＬＢとも総称する。
【００６４】
ＭＴＪメモリセルＭＣは、１行おきに、図２に示したＭＴＪメモリセル１１または図３に示したＭＴＪメモリセル１２と同様の配置レイアウトを有する。たとえば、ビット線ＢＬＡと接続されたＭＴＪメモリセルの各々は、図２に示されたＭＴＪメモリセル１１と同一の配置レイアウトを有し、ビット線ＢＬＢと接続されたＭＴＪメモリセルの各々は、図３に示されたＭＴＪメモリセル１２と同一の配置レイアウトを有する。
【００６５】
１本ずつのビット線ＢＬＡおよびＢＬＢは、ビット線対を形成する。たとえば、図４の構成においては、隣接する２本ずつのビット線によって、ビット線対ＢＬＰ１〜ＢＬＰｍが形成される。さらに、ビット線対ＢＬＰ１〜ＢＬＰｍにそれぞれ対応して、信号増幅回路ＳＡ１〜ＳＡｍが設けられる。以下においては、信号増幅回路ＳＡ１〜ＳＡｍを総称して単に信号増幅回路ＳＡとも称する。また、ビット線対ＢＬＰ１〜ＢＬＰｍを単にビット線対ＢＬＰとも総称する。
【００６６】
複数の参照セルＲＭＣは、参照セル列５０を構成するようにＹ方向に沿って配置される。すなわち、参照セル列５０は、ＭＴＪメモリセル列とは独立である。
【００６７】
ＭＴＪメモリセル列にそれぞれ対応して、Ｙ方向に沿ってディジット線ＤＬ１〜ＤＬｍおよびトランジスタゲート配線ＴＧＬＡ１，ＴＧＬＢ１〜ＴＧＬＡｎ，ＴＧＬＢｎが配置され、参照セル列５０に対応して、トランジスタゲート配線ＴＧＬＡｒ，ＴＧＬＢｒが配置される。以下においては、トランジスタゲート配線ＴＧＬＡ１〜ＴＧＬＡｎをトランジスタゲート配線ＴＧＬＡとも総称し、トランジスタゲート配線ＴＧＬＢ１〜ＴＧＬＢｎをトランジスタゲート配線ＴＧＬＢとも総称する。
【００６８】
１行おきに、ビット線ＢＬＡと接続されるＭＴＪメモリセル（図２に示したＭＴＪメモリセル１１と同様のレイアウト配置）のアクセストランジスタＡＴＲのゲートは、トランジスタゲート配線ＴＧＬＡと結合され、ビット線ＢＬＢと接続されるＭＴＪメモリセル（図３に示したＭＴＪメモリセル１２と同様のレイアウト配置）のアクセストランジスタＡＴＲのゲートは、トランジスタゲート配線ＴＧＬＢと結合される。
【００６９】
ビット線ＢＬＡ１〜ＢＬＡｍにそれぞれ接続される参照セルＲＭＣの各々において、アクセス素子５３のゲートは、トランジスタゲート配線ＴＧＬＡｒに接続される。一方、ビット線ＢＬＢ１〜ＢＬＢｍにそれぞれ接続される参照セルＲＭＣの各々において、アクセス素子５３のゲートは、トランジスタゲート配線ＴＧＬＢｒに接続される。
【００７０】
参照セルＲＭＣの各々は、対応するビット線ＢＬＡまたはＢＬＢと、固定電圧Ｖｓｓ（たとえば接地電圧）との間に直列に接続された抵抗素子５２およびアクセス素子５３を有する。アクセス素子５３は、ＭＴＪメモリセル中のアクセストランジスタＡＴＲと同様に、電界効果型トランジスタで形成される。参照セルＲＭＣは、ビット線ＢＬＡ１，ＢＬＢ１〜ＢＬＡｍ，ＢＬＢｍのそれぞれに対応して１つずつ設けられる。参照セルＲＭＣの電気抵抗Ｒｒｅｆは、各トンネル磁気抵抗素子ＴＭＲの記憶データに応じた２種類の電気抵抗ＲｍａｘおよびＲｍｉｎの中間値、好ましくは（Ｒｍａｘ＋Ｒｍｉｎ）／２に設定される。すなわち、データ読出時における参照セルＲＭＣの通過電流は、ＭＴＪメモリセルの記憶データに応じた２種類の通過電流の中間レベルに設定される。
【００７１】
たとえば、抵抗素子５２を、ＭＴＪメモリセルＭＣ内のトンネル磁気抵抗素子ＴＭＲと同様の設計とし、かつ電気抵抗Ｒｍｉｎに対応する記憶データを予め書込んだ上で、アクセス素子５３を構成するトランジスタのサイズをアクセストランジスタＡＴＲと異ならせたり、アクセス素子５３のゲート電圧、すなわちトランジスタゲート配線ＴＧＬＡｒおよびＴＧＬＢｒのＨレベル電圧を、通常のＭＴＪメモリセルＭＣに対応するトランジスタゲート配線ＴＧＬＡおよびＴＧＬＢとは異なるレベルに設定することにより、このような特性の参照セルが実現される。抵抗素子５２の記憶データを書換える必要がないため、参照セル列５０に対応するディジット線は特に配置の必要がない。
【００７２】
次に、図４に示したメモリアレイからのデータ読出動作について説明する。
たとえば、第１行・第１列に属するＭＴＪメモリセルＭＣ＃１が選択メモリセルである場合には、ビット線ＢＬＡ１〜ＢＬＡｍおよびＢＬＢ１〜ＢＬＢｍの各々が所定電圧に充電された後、選択メモリセルＭＣ＃１に対応するトランジスタゲート配線ＴＧＬＡ１がＨレベルに活性化される。これにより、ビット線ＢＬＡ１と固定電圧Ｖｓｓとの間に、選択メモリセルＭＣ＃１のトンネル磁気抵抗素子ＴＭＲが接続される。さらに、ビット線ＢＬＡ１とビット線対ＢＬＰ１を構成するビット線ＢＬＢ１に接続された参照セルＲＭＣにおいてアクセス素子５３がオンするように、トランジスタゲート配線ＴＧＬＢｒがＨレベルに活性化される。
【００７３】
これにより、ビット線ＢＬＡ１には、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわち選択メモリセルＭＣ＃１の記憶データレベルに応じた電流が流れる。一方、これと対をなすビット線ＢＬＢ１には、参照セルＲＭＣの電気抵抗Ｒｒｅｆに応じた電流が流れる。ビット線対ＢＬＰ１に対応して設けられた信号増幅回路ＳＡ１は、ビット線ＢＬＡ１およびＢＬＢ１の通過電流差を検知・増幅して、記憶データの読出を実行する。
【００７４】
また、第２行・第１列に属するＭＴＪメモリセルＭＣ＃２が選択メモリセルである場合には、ビット線ＢＬＡ１〜ＢＬＡｍおよびＢＬＢ１〜ＢＬＢｍの各々が所定電圧に充電された後、選択メモリセルＭＣ＃２に対応するトランジスタゲート配線ＴＧＬＢ１がＨレベルに活性化される。さらに、ビット線ＢＬＢ１とビット線対ＢＬＰ１を構成するビット線ＢＬＡ１に接続された参照セルＲＭＣにおいて、アクセス素子５３がオンするように、トランジスタゲート配線ＴＧＬＡｒがＨレベルに活性化される。
【００７５】
この結果、ビット線ＢＬＢ１を選択メモリセルＭＣ２＃の記憶データに応じた電流が通過し、ビット線ＢＬＡ１には参照セルＲＭＣの電気抵抗Ｒｒｅｆに応じた電流が流される。したがって、ビット線対ＢＬＰ１を構成するビット線ＢＬＡ１およびＢＬＢ１のそれぞれの通過電流差を、信号増幅回路ＳＡ１によって検知・増幅することによって記憶データの読出を実行できる。
【００７６】
このように、実施の形態２に従う構成においても、実施の形態１と同様のレイアウト配置を有するメモリセルが行列状に配置されているので、トランジスタゲート配線ＴＧＬＡおよびＴＧＬＢの寄生容量を削減してデータ読出を高速化することができる。
【００７７】
さらに、実施の形態２に従う構成においては、選択メモリセルと参照セルとがそれぞれ接続されたビット線間の通過電流差に応じて、いわゆる折返しビット線構成に基づいたデータ読出が実行できる。すなわち、参照セルが接続されるビット線と、選択メモリセルが接続されるビット線とは、同一メモリアレイ上に平行に配置されるので、ノイズの影響がこれらのビット線の双方にほぼ等しく現われる。したがって、データ読出マージンの大きい高精度のデータ読出を実現することができる。また、各ビット線対に対応して信号増幅回路ＳＡを配置しているため、多数のメモリセルから並列にデータ読出を実行することも可能な構成となっている。
【００７８】
［実施の形態２の変形例１］
図５は、実施の形態２の変形例１に従うメモリアレイの構成を説明する概念図である。
【００７９】
図５を参照して、実施の形態２の変形例１に従う構成においては、複数の参照セルＲＭＣは、通常のＭＴＪメモリセルＭＣと同一のメモリアレイ２において、参照セル行５１を構成するように、Ｘ方向に沿って配置される。参照セルＲＭＣは、図４で説明したのと同様に実現され、直列に接続された抵抗素子５２およびアクセス素子５３を有する。
【００８０】
実施の形態２の変形例１に従う構成においては、メモリアレイ２において、通常のＭＴＪメモリセルＭＣと参照セルＲＭＣとは、メモリセル列を共有するように、行列状に配置される。また、参照セル行５１は、ＭＴＪメモリセル行とは独立である。
【００８１】
共有されるｎ個のメモリセル列にそれぞれ対応して、Ｙ方向に沿ってディジット線ＤＬ１〜ＤＬｎおよびトランジスタゲート配線ＴＧＬＡ１，ＴＧＬＢ１〜ＴＧＬＡｎ，ＴＧＬＢｎが配置される。すなわちディジット線ＤＬ１〜ＤＬｎおよびトランジスタゲート配線ＴＧＬＡ１，ＴＧＬＢ１〜ＴＧＬＡｎ，ＴＧＬＢｎの各々は、通常のＭＴＪメモリセルＭＣおよび参照セルＲＭＣの間で共有される。また、ｍ個のＭＴＪメモリセル行にそれぞれ対応してビット線ＢＬ１〜ＢＬｍがＸ方向に配置され、参照セル行５１に対応して参照ビット線ＢＬｒがＸ方向に沿って配置される。
【００８２】
図４に示した構成と同様に、１行おきに、ＭＴＪメモリセル中のアクセストランジスタＡＴＲのゲートは、トランジスタゲート配線ＴＧＬＡ，ＴＧＬＢと交互に結合される。参照セルＲＭＣ中のアクセス素子５３のゲートは、トランジスタゲート配線ＴＧＬＡおよびＴＧＬＢの一方とそれぞれ接続される。
【００８３】
信号増幅回路ＳＡ０は、ビット線ＢＬ１〜ＢＬｍに対して共通に設けられ、入力ノード間の通過電流差を検知・増幅する。信号増幅回路ＳＡ０の入力ノードの一方は、コラム選択ゲートＣＳＧ１〜ＣＳＧｍをそれぞれ介してビット線ＢＬ１〜ＢＬｍと接続される。また、信号増幅回路ＳＡ０の入力ノードの他方は、コラム選択ゲートＣＳＧｒを介して参照ビット線ＢＬｒと接続される。
【００８４】
コラム選択ゲートＣＳＧ１〜ＣＳＧｎは、コラム選択信号ＣＳ１〜ＣＳｍにそれぞれ応答してオン・オフし、コラム選択ゲートＣＳＧｒはコラム選択信号ＣＳｒに応答してオン・オフする。データ読出時には、コラム選択信号ＣＳ１〜ＣＳｍのうちのいずれか１個がアドレス信号に応じてＨレベルに活性化される。また、これと並列にコラム選択信号ＣＳｒもＨレベルに活性化されて、コラム選択ゲートＣＳＧｒがオンする。さらに、選択メモリセルに対応する、トランジスタゲート配線ＴＧＬＡおよびＴＧＬＢがＨレベルに活性化される。
【００８５】
たとえば、第１行・第１列のＭＴＪメモリセルがＭＣ１＃がアクセス対象に選択された場合には、ビット線ＢＬ１〜ＢＬｍおよび参照ビット線ＢＬｒが所定電圧に充電された後、トランジスタゲート配線ＴＧＬＡ１，ＴＧＬＢ１がＨレベルに活性化されるとともに、コラム選択信号ＣＳ１およびＣＳｒがＨレベルに活性化される。したがって、アクセストランジスタＡＴＲのオンに応答してトンネル磁気抵抗素子ＴＭＲを介して固定電圧Ｖｓｓ（接地電圧）にプルダウンされたビット線ＢＬ１と、参照セルＲＭＣを介して固定電圧Ｖｓｓにプルダウンされた参照ビット線ＢＬｒとが、信号増幅回路ＳＡ０の入力ノードへ接続される。この結果、信号増幅回路ＳＡ０は、参照ビット線ＢＬｒおよび選択メモリセルに対応するビット線ＢＬ１の通過電流差に応じて、選択メモリセルの記憶データを読出すことができる。
【００８６】
このように、実施の形態２の変形例１に従う構成においても、ＭＴＪメモリセルは実施の形態１と同様のレイアウト配置を有するので、トランジスタゲート配線ＴＧＬＡおよびＴＧＬＢの寄生容量を削減してデータ読出を高速化することができる。また、信号増幅回路ＳＡ０が複数のビット線ＢＬ１〜ＢＬｍ間で共有されることから、１ビットのデータ読出を実行するための構成として、省レイアウト化を図ることができる。
【００８７】
［実施の形態２の変形例２］
図６は、実施の形態２の変形例２に従うメモリアレイの構成を説明する概念図である。
【００８８】
図６を参照して、実施の形態２の変形例２に従う構成においては、図４に示した実施の形態２に従う構成と比較して、信号増幅回路が、複数のビット線対ＢＬＰ１〜ＢＬＰｍの間で共有される点が異なる。すなわち、信号増幅回路ＳＡ１〜ＳＡｍに代えて、これらのビット線対で共有される信号増幅回路ＳＡ０が配置され、信号増幅回路ＳＡ０の入力ノードは、データ線対ＤＳＰを形成する相補のデータ線ＤＳＡおよびＤＳＢとそれぞれ接続される。
【００８９】
さらに、データ線対ＤＳＰとビット線対ＢＬＰ１〜ＢＬＰｍの間には、コラム選択ゲートＣＳＧ１〜ＣＳＧｍがそれぞれ設けられる。たとえば、コラム選択ゲートＣＳＧ１は、データ線ＤＳＡおよびビット線ＢＬＡ１の間に電気的に結合されるトランジスタスイッチと、データ線ＤＳＢとビット線ＢＬＢ１との間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチのゲートには、コラム選択信号ＣＳ１が入力される。その他のビット線対ＢＬＰ２〜ＢＬＰｍに対しても、同様の構成のコラム選択ゲートＣＳＧ２〜ＣＳＧｍがそれぞれ配置される。
【００９０】
データ読出時には、コラム選択信号ＣＳ１〜ＣＳｍのうちの選択メモリセルに対応する１つがＨレベルに活性化され、さらに、図４で説明したように、ＭＴＪメモリセルに対応して設けられるトランジスタゲート配線ＴＧＬＡ，ＴＧＬＢおよび参照セル列５０に対応して設けられるトランジスタゲート配線ＴＧＬＡｒ，ＴＧＬＢｒが選択的にＨレベルに活性化される。
【００９１】
これにより、折返し型ビット線構成に基づいて、選択メモリセルの通過電流と参照セルの通過電流との通過電流差を、信号増幅回路ＳＡ０によって増幅して選択メモリセルからのデータ読出を実行することができる。このように、実施の形態２の変形例２に従う構成においては、実施の形態２と同様の折返し型ビット線構成によって、高速かつ読出マージンの高いデータ読出動作を実行することができる。また、１ビットのデータを出力するために必要な信号増幅回路の個数を削減できるので、チップ面積を抑制することが可能となる。
【００９２】
また、図２および図３の断面図に示された、アクセストランジスタＡＴＲ中の固定電圧Ｖｓｓ（接地電圧）と結合されるソース領域２５は、メモリアレイ２上においては、Ｙ方向に延在して形成することができる。すなわち、同一のメモリセル列に対応するアクセストランジスタＡＴＲ中のソース領域２５同士を電気的に結合することによって、ソース領域２５を固定電圧Ｖｓｓ（たとえば接地電圧）を伝達するためのソース線として直接用いることができる。この際に、当該ソース線については、金属化合物を用いて、具体的にはCoSi等のシリサイド化合物によってサリサイド構造化して、低電気抵抗化が図られる。
【００９３】
この結果、図４および図６に示したメモリアレイ構成において、アクセストランジスタＡＴＲのソース領域２５を固定電圧Ｖｓｓ（接地電圧）に固定するための新たな金属配線を設けることなく、データ読出を高速に実行することができる。言い換えれば、ソース線の電気抵抗が高いと、データ読出を高速化するためには、ソース領域２５の各々および固定電圧Ｖｓｓと結合されたシャント用の金属配線を新たに配置する必要が生じる。
【００９４】
また、図５に示したメモリアレイ構成において、アクセストランジスタＡＴＲのソース領域２５を固定電圧Ｖｓｓ（接地電圧）に固定するための新たな金属配線を設けることなく、データ読出マージンを広くできる。言換えれば、ソース線の電気抵抗が高いと、参照セルＲＭＣおよび選択メモリセルを含む電流経路上のそれぞれにおいて、ソース線部分の電気抵抗が異なってしまうため、データ読出マージンを確保するためには、ソース領域２５の各々および固定電圧Ｖｓｓと結合されたシャント用の金属配線を新たに配置する必要が生じる。
【００９５】
［実施の形態３］
実施の形態２に示した参照セルの構成は、少なくともアクセス素子において、トランジスタサイズの設計や、ターンオン時のゲート電圧を通常のＭＴＪメモリセル中のアクセストランジスタとは異なるものとする必要があった。実施の形態３においては、参照セルＲＭＣについて、その構成およびアクセス素子のオン・オフ制御を通常のＭＴＪメモリセルＭＣと同様とすることが可能なデータ読出構成について説明する。
【００９６】
図７から図９は、実施の形態３に従うデータ読出構成を示す回路図である。図７から図９においては、図５に示したような、参照セルＲＭＣをＸ方向に沿って参照セル行を形成するように配置するメモリアレイ構成において、選択メモリセルＭＣ＃の通過電流経路と、参照セルＲＭＣの通過電流経路とを比較するために必要な部分の構成のみが代表的に示されている。
【００９７】
図７を参照して、選択メモリセルＭＣ♯においては、対応するトランジスタゲート配線ＴＧＬＡ（もしくはＴＧＬＢ）の活性化に応答して、アクセストランジスタＡＴＲがオンする。この結果、対応するビット線ＢＬ♯（以下、「選択ビット線」とも称する）は、トンネル磁気抵抗素子（電気抵抗ＲｍａｘもしくはＲｍｉｎ）を介して固定電圧Ｖｓｓ（接地電圧）にプルダウンされる。一方、参照セルＲＭＣにおいて、対応するトランジスタゲート配線ＴＧＬＢｒのＨレベルの活性化に応答して、アクセス素子５３がターンオンする。これにより、参照ビット線ＢＬｒは、抵抗素子５２を介して固定電圧Ｖｓｓ（接地電圧）へプルダウンされる。
【００９８】
ここで、抵抗素子５２およびアクセス素子５３は、ＭＴＪメモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲとそれぞれ同様に設計および作製され、抵抗素子５２には、電気抵抗Ｒｍｉｎ対応する記憶データが書込まれる。さらに、アクセス素子５３をターンオンさせるためのトランジスタゲート配線ＴＧＬＡｒおよびＴＧＬＢｒのＨレベル電圧は、アクセストランジスタＡＴＲをターンオンさせるためのトランジスタゲート配線ＴＧＬＡおよびＴＧＬＢのＨレベル電圧と同レベルに設定される。
【００９９】
選択メモリセルに対応するコラム選択信号ＣＳおよびＣＳｒの活性化に応答して、コラム選択ゲートＣＳＧおよびＣＳＧｒがオンするので、選択ビット線ＢＬ♯および参照ビット線ＢＬｒは、信号増幅回路ＳＡの入力ノードと電気的に結合される。ここで、参照ビット線ＢＬｒと信号増幅回路ＳＡとの間には、参照ビット線ＢＬｒに直列に付加抵抗６０が接続される。付加抵抗６０は、ΔＲ（ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）よりも小さい、好ましくはΔＲ／２の電気抵抗を有する。
【０１００】
したがって、上述したように参照セルＲＭＣを通常のメモリセルＭＣと同様に設計・製作および制御しても、参照セルＲＭＣの通過電流を、選択メモリセルＭＣ♯の記憶データに応じた２種類の通過電流の中間レベルに設定することができる。この結果、ＭＴＪメモリセルと同様に製造可能な、すなわち製造工程や設計の変更を招くことなく製造可能な参照セルを用いて、図５に示したのと同様のデータ読出動作を実行することができる。
【０１０１】
また、図８に示されるように、付加抵抗６０を、ゲートに制御電圧Ｖｒを受ける電界効果型トランジスタ６５で形成することも可能である。このような電界効果型トランジスタ６５は、制御電圧Ｖｒに応じて電気抵抗の微調整が可能な可変抵抗素子として用いることができる。この結果、図７に従う構成で享受される効果に加えて、メモリセルＭＣおよび参照セルＲＭＣにおける製造時の実績ばらつきを反映して、付加抵抗６０の電気抵抗を正確に設計値（たとえば、ΔＲ／２）に設定することが可能となる。
【０１０２】
あるいは、図９に示されるように、付加抵抗６０を選択ビット線ＢＬ♯に対して直列に接続する構成とすることも可能である。この構成では、参照セル中の抵抗素子５２（トンネル磁気抵抗素子ＴＭＲと同様）へは、電気抵抗Ｒｍａｘに対応する記憶データが書込まれる。
【０１０３】
この結果、選択ビット線ＢＬ♯に直列に接続される電気抵抗、すなわち選択メモリセルＭＣ＃中のトンネル磁気抵抗素子ＴＭＲと付加抵抗６０の電気抵抗の和が、Ｒｍｉｎ＋ΔＲ／２またはＲｍａｘ＋ΔＲ／２のいずれかとなる。これに対して、参照ビット線ＢＬｒに直列に接続される電気抵抗、すなわち抵抗素子５２の電気抵抗は、Ｒｍａｘ（Ｒｍｉｎ＋ΔＲ／２＜Ｒｍａｘ＜Ｒｍａｘ＋ΔＲ／２）である。したがって、図９の構成においても、図７および図８の構成と同様に、選択ビット線ＢＬ♯および参照ビット線ＢＬｒの通過電流差を検知・増幅して、選択メモリセルからのデータ読出を実行できる。
【０１０４】
なお、図９に示された付加抵抗６０を、図８に示した構成と同様に、制御電圧を微調整可能な電界効果型トランジスタによって構成することも可能である。
【０１０５】
［実施の形態３の変形例］
実施の形態３の変形例においては、実施の形態３と同様の構成を、図４および図６に示したような、折返し型ビット線構成に基づいてデータ読出を実行するメモリアレイに適用した場合の回路構成について説明する。
【０１０６】
図１０は、実施の形態３の変形例に従うデータ読出構成を示す回路図である。図１０においても、選択メモリセルＭＣ＃の通過電流経路と、参照セルＲＭＣの通過電流経路とを比較するために必要な部分の構成のみが代表的に示されている。
【０１０７】
図１０を参照して、実施の形態３の変形例に従う構成においても、参照セルＲＭＣを構成する抵抗素子５２およびアクセス素子５３は、通常のメモリセルＭＣ中のアクセストランジスタＡＴＲおよびトンネル磁気抵抗素子ＴＭＲとそれぞれ同様に設計・製作および制御される。抵抗素子５２には、電気抵抗Ｒｍｉｎに対応する予め記憶データが書込まれる。
【０１０８】
既に説明したように、選択メモリセルＭＣ♯は、ビット線ＢＬＡおよびＢＬＢの一方と接続され、これに対応する参照セルＲＭＣは、ビット線ＢＬＡおよびＢＬＢの他方と接続される。図１０においては、一例として選択メモリセルＭＣ＃がビット線ＢＬＡと接続される例について示している。
【０１０９】
ビット線ＢＬＡおよびＢＬＢと信号増幅回路ＳＡとの間には、コラム選択ゲートＣＳＧ♯が設けされる。同様のコラム選択ゲートＣＳＧ♯は、各ビット線対ＢＬＰに対応して設けられる。コラム選択ゲートＣＳＧ♯は、ビット線ＢＬＡおよびノードＮ１の間に電気的に結合されるトランジスタスイッチ７０と、ビット線ＢＬＡおよびノードＮ２の間に電気的に結合されるトランジスタスイッチ７１と、ビット線ＢＬＢおよびノードＮ２の間に電気的に結合されるトランジスタスイッチ７２と、ビット線ＢＬＢおよびノードＮ１の間に電気的に結合されるトランジスタスイッチ７３とを有する。トランジスタスイッチ７０および７２の各ゲートにはコラム選択信号ＣＳＡが入力され、トランジスタスイッチ７１および７３の各ゲートにはコラム選択信号ＣＳＢが入力される。
【０１１０】
さらに、ノードＮ２と信号増幅回路ＳＡの入力ノードの一方との間には、付加抵抗６０が接続される。これにより、図１０に示すように選択メモリセルＭＣ♯がビット線ＢＬＡと接続されている場合には、コラム選択信号ＣＳＡをＨレベルに活性化することにより、ビット線ＢＬＡが信号増幅回路ＳＡの入力ノードと直接接続される一方で、参照セルＲＭＣに接続されたビット線ＢＬＢは、付加抵抗６０が間に直列に接続された状態で信号増幅回路ＳＡの入力ノードと接続される。
【０１１１】
したがって、信号増幅回路ＳＡの入力ノードで検知されるビット線ＢＬＡおよびＢＬＢの通過電流差は、図７に示される構成における、選択ビット線ＢＬ♯および参照ビット線ＢＬｒの間の通過電流差と同様である。この結果、折返し型ビット線構成においても、実施の形態３と同様の効果を享受することが可能である。
【０１１２】
なお、図１０に従う構成において、付加抵抗６０を、図９に従う構成と同様に、ノードＮ１側に接続する構成とすることもできる。この場合には、抵抗素子５２には、電気抵抗Ｒｍａｘに対応する記憶データが書込まれる。
【０１１３】
また、図１１に示されるように、ノードＮ１およびＮ２と信号増幅回路ＳＡの入力ノードとの間に、付加抵抗として作用する電界効果型トランジスタ７５および７６をそれぞれ接続する構成としてもよい。トランジスタ７５および７６のゲートには、独立の制御電圧ＶＡおよびＶＢがそれぞれ入力される。
【０１１４】
さらに、図１１に従う構成においては、コラム選択ゲートＣＳＧが、図１０に示したコラム選択ゲートＣＳＧ♯に代えて配置される。すなわちコラム選択ゲートＣＳＧは、ビット線ＢＬＡおよびノードＮ１の間に接続されたトランジスタスイッチと、ビット線ＢＬＢおよびノードＮ２の間に接続されたトランジスタスイッチとを有し、両者のゲートには共通のコラム選択信号ＣＳが入力される。したがって、図１１に従う構成においては、図１０に従う構成と比較して、コラム選択ゲートの構成を簡素化できる。
【０１１５】
制御電圧ＶＡおよびＶＢは、付加抵抗として作用するトランジスタ７５および７６の電気抵抗差がΔＲ／２になるように、互いに異なる電圧に設定される。たとえば、参照セルＲＭＣ中の抵抗素子５２の電気抵抗がＲｍｉｎに設定され、選択メモリセルＭＣ＃がビット線ＢＬＡと接続される場合には、制御電圧は、ＶＡ＞ＶＢの範囲で、トランジスタ７６の電気抵抗がトランジスタ７５の電気抵抗よりもΔＲ／２大きくなるように設定される。
【０１１６】
反対に、選択メモリセルＭＣ＃がビット線ＢＬＢと接続される場合には、制御電圧は、ＶＢ＞ＶＡの範囲で、トランジスタ７５の電気抵抗がトランジスタ７６の電気抵抗よりもΔＲ／２大きくなるように設定される。
【０１１７】
このように、図１１に従う構成においては、図１０に従う構成と比較して、コラム選択ゲートの構成が簡素化されることに加え、ＭＴＪメモリセルＭＣおよび参照セルＲＭＣの製造後の電気抵抗の実績値に合わせて、適正な参照セルの通過電流が得られるように微調整を行なうことが可能である。
【０１１８】
［実施の形態４］
実施の形態４においては、実施の形態１に従うレイアウト配置のアレンジについて説明する。
【０１１９】
図１２は、実施の形態４に従うメモリセルのレイアウト配置を説明するための概念図である。
【０１２０】
図１２（ａ）は、図２１に示した、従来の技術に従うメモリセルのレイアウト配置に対応する。すなわち、メモリアレイは、同一のレイアウト配置を有するＭＴＪメモリセル１０をＸ方向およびＹ方向に連続的に配置することにより構成されている。すなわち、Ｙ方向に沿って配置されるトランジスタゲート配線ＴＧＬ（ワード線ＷＬ）は、Ｙ方向に隣接するＭＴＪメモリセル１０の各々において、アクセストランジスタのゲートと接続される。
【０１２１】
図１２（ｂ）には、実施の形態１に従うレイアウト配置が示される。すなわち、１行おきに、ＭＴＪメモリセル１１およびＭＴＪメモリセル１２が、Ｘ方向に沿って連続的に配置されている。したがって、Ｙ方向に隣接するＭＴＪメモリセル間ではレイアウトが反転されている。このため、同一のメモリセル列に対応して設けられた２本のトランジスタゲート配線ＴＧＬＡおよびＴＧＬＢの一方ずつが、アクセストランジスタのゲートと接続されるので、トランジスタゲート配線ＴＧＬＡおよびＴＧＬＢの各々は、図１２（ａ）に示したトランジスタゲート配線ＴＧＬよりもその配線容量が小さくなる。
【０１２２】
図１２（ｃ）には、実施の形態４に従うレイアウト配置が示される。実施の形態４に従う構成においては、ＭＴＪメモリセルのレイアウトは、２行おきに反転される。すなわち、図１２（ｃ）に示されるように、先頭のメモリセル行がＭＴＪメモリセル１１に相当するレイアウト配置を有する場合には、第２行および第３行には、ＭＴＪメモリセル１２がＸ方向に連続して配置される。さらに、その次の第４行および第５行（図示せず）においては、再びＭＴＪメモリセル１１に相当するレイアウト配置を有するメモリセル群が、Ｘ方向に沿って連続的に配置される。
【０１２３】
図１２（ｃ）に従うレイアウト配置においては、ＭＴＪメモリセル１１が連続的に配置されたメモリセル行と、ＭＴＪメモリセル１２が連続的に配置されたメモリセル行とが１つの組８０を形成するように配置される。そして、図４に示されたビット線対ＢＬＰは、これらの組８０ごとに配置される。
【０１２４】
このように、２行ごとにＭＴＪメモリセルのレイアウト配置を反転する構成としても、実施の形態１から３に示した構成と同様に、高速かつ高精度のデータ読出を実行することができる。
【０１２５】
［実施の形態５］
実施の形態５においては、ＭＴＪメモリセルのレイアウト配置の他の例を示す。
【０１２６】
図１３は、実施の形態５に従うＭＴＪメモリセルのレイアウト配置を説明する概念図である。
【０１２７】
図１３を参照して、実施の形態５に従う構成においては、実施の形態１に従うレイアウト配置と比較して、トンネル磁気抵抗素子ＴＭＲがＸ方向とＹ方向とを入換えて配置される点が異なる。すなわち、トンネル磁気抵抗素子ＴＭＲは、その長辺方向がＸ方向に沿い、短辺方向がＹ方向に沿うように配置される。
【０１２８】
これに伴い、図１に示したＭＴＪメモリセル１１および１２は、ＭＴＪメモリセル１３および１４にそれぞれ置換される。すなわち、１行ごとにＭＴＪメモリセルの配置レイアウトは反転されて、ＭＴＪメモリセル１３がＸ方向に連続的に配置されるメモリセル行と、ＭＴＪメモリセル１４がＸ方向に連続的に配置されるメモリセル行とが交互に形成される。あるいは、実施の形態４に従う構成と同様に、２行おきにＭＴＪメモリセルのレイアウトを反転する構成としてもよい。
【０１２９】
図１４は、図１３におけるＰ−Ｐ′断面を示すＭＴＪメモリセルの構造図である。
【０１３０】
図１４を参照して、実施の形態５に従うＭＴＪメモリセル１３は、図２に示したＭＴＪメモリセル１１と同様の構造を有する。すなわち、ＭＴＪメモリセル１３とＭＴＪメモリセル１１とは、トンネル磁気抵抗素子ＴＭＲの配置方向（長辺方向および短辺方向）が入換えられたのみで、その他の部分の接続関係については同様である。したがって、これらの接続関係についての詳細な説明は繰返さない。
【０１３１】
なお、図示しないがＭＴＪメモリセル１４の構造も、図３に示したＭＴＪメモリセル１２の構造と同様であり、トンネル磁気抵抗素子ＴＭＲの配置方向のみが入換えられたものである。
【０１３２】
このように、ＭＴＪメモリセル１３においては、トランジスタゲート配線ＴＧＬＢの下層に膜厚の厚い絶縁分離膜３０が形成され、ＭＴＪメモリセル１４においては、もう一方のトランジスタゲート配線ＴＧＬＡの下層に絶縁分離膜３０が形成されているので、トランジスタゲート配線ＴＧＬＡおよびＴＧＬＢの各々の配線容量が抑制される。
【０１３３】
すなわち、ＭＴＪメモリセル１３においては、図１に示したＭＴＪメモリセル１１と同様に、Ｙ方向に沿って配置された２本のトランジスタゲート配線ＴＧＬＡおよびＴＧＬＢのうちの一方ＴＧＬＡに応じてアクセストランジスタＡＴＲがオン・オフする。これに対して、ＭＴＪメモリセル１４においては、図１に示したＭＴＪメモリセル１２と同様に、２本のトランジスタゲート配線ＴＧＬＡおよびＴＧＬＢのうちの他方ＴＧＬＢに応じてアクセストランジスタＡＴＲがオン・オフする。
【０１３４】
再び図１３を参照して、実施の形態４に従う構成においては、トンネル磁気抵抗素子ＴＭＲにおける磁化容易軸（ＥＡ）と磁化困難軸（ＨＡ）とが実施の形態１に従うレイアウト配置と入換えられる。したがって、Ｘ方向に沿ったビット線ＢＬに対しては、書込対象となるメモリセル行を指定するための一定方向のデータ書込電流が選択的に供給され、Ｙ方向に沿ったビット線ＢＬに対しては、書込データのレベルに応じた方向のデータ書込電流が選択的に供給される。
【０１３５】
実施の形態５に従うＭＴＪメモリセル１３および１４は、実施の形態１に従うＭＴＪメモリセル１１および１２と比較して、セルの縦方向（Ｙ方向）の長さを短くすることができるので、そのセルサイズを縮小することができる。一般的なデザインルールによれば、従来の技術もしくは実施の形態１に従うＭＴＪメモリセル１０，１１，１２においては、細長形状のトンネル磁気抵抗素子ＴＭＲを縦長に置くことにより、そのセルサイズが１５Ｆ2であったのに対し、実施の形態５に従うＭＴＪメモリセル１３および１４においては、そのセルサイズを、１４Ｆ2に改善することができる。ここで、Ｆは、最小配線ピッチを示すものとする。この結果、データ読出動作の高速化に加えて、さらにセルサイズの縮小によるチップ面積の削減を図ることが可能である。
【０１３６】
なお、実施の形態５に従うＭＴＪメモリセル１３および１４を、実施の形態２から４およびこれらの変形例と組合せて適用することも可能である。
【０１３７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３８】
【発明の効果】
請求項１記載の薄膜磁性体記憶装置は、第２の方向に沿って互いに隣接するメモリセル間で１本のゲート配線が共有される構成と比較して、第１および第２のゲート配線の配線容量を低減できる。したがって、アクセス対象となった選択メモリセルにおいてアクセストランジスタＡＴＲを高速にターンオンさせることができるので、データ読出動作を高速化することができる。
【０１４０】
請求項２記載の薄膜磁性体記憶装置は、選択メモリセルと接続されたデータ線および、メモリセルと同一アレイ上に配置された参照セルと接続された参照データ線の通過電流差に基づいて、データ読出が実行できる。この結果、データ読出を高精度化できる。さらに、各参照セルと各メモリセルとの電気抵抗値を同様としても、両者の通過電流差に基づいてデータ読出を実行できるので、各参照セルを各メモリセルと同様に設計・作製および制御することができる。すなわち、製造工程や設計の変更を招くことなく参照セルを製造できる。
【０１４１】
請求項３記載の薄膜磁性体記憶装置は、データ線対を形成する、選択メモリセルと接続されたデータ線および参照セルと接続されたデータ線の通過電流差に応じて、いわゆる折返しビット線構成に基づいたデータ読出が実行できる。この結果、ノイズが読出マージンに与える悪影響を抑制して、高精度のデータ読出を実行できる。さらに、各参照セルと各メモリセルとの電気抵抗値を同様としても、両者の通過電流差に基づいてデータ読出を実行できるので、各参照セルを各メモリセルと同様に設計・作製および制御することができる。すなわち、製造工程や設計の変更を招くことなく参照セルを製造できる。
【０１４３】
請求項４に記載の薄膜磁性体記憶装置は、付加抵抗の電気抵抗を制御電圧に応じて調整できる。したがって、請求項２，３に記載の薄膜磁性体記憶装置が奏する効果に加えて、メモリセルおよび参照セルの製造後の電気抵抗の実績値に合わせて、適正な参照セルの通過電流が得られるように微調整を行なうことが可能である。
【図面の簡単な説明】
【図１】  実施の形態１に従う薄膜磁性体記憶装置におけるＭＴＪメモリセルのレイアウト配置を説明する概念図である。
【図２】  図１におけるＰ−Ｐ′断面を示すＭＴＪメモリセルの構造図である。
【図３】  図１におけるＱ−Ｑ′断面を示すＭＴＪメモリセルの構造図である。
【図４】  実施の形態２に従うメモリアレイの構成を説明する概念図である。
【図５】  実施の形態２の変形例１に従うメモリアレイの構成を説明する概念図である。
【図６】  実施の形態２の変形例２に従うメモリアレイの構成を説明する概念図である。
【図７】  実施の形態３に従うデータ読出構成の第１の例を示す回路図である。
【図８】  実施の形態３に従うデータ読出構成の第２の例を示す回路図である。
【図９】  実施の形態３に従うデータ読出構成の第３の例を示す回路図である。
【図１０】  実施の形態３の変形例に従うデータ読出構成の第１の例を示す回路図である。
【図１１】  実施の形態３の変形例に従うデータ読出構成の第２の例を示す回路図である。
【図１２】  実施の形態４に従うＭＴＪメモリセルのレイアウト配置を説明する概念図である。
【図１３】  実施の形態５に従うＭＴＪメモリセルのレイアウト配置を説明する概念図である。
【図１４】  図１３におけるＰ−Ｐ′断面を示すＭＴＪメモリセルの構造図である。
【図１５】  ＭＴＪメモリセルのデータ記憶原理を説明する概念図である。
【図１６】  データ書込動作時にＭＴＪメモリセルへ印加されるデータ書込磁界を説明する概念図である。
【図１７】  ＭＴＪメモリセルで構成されたメモリセルアレイにおけるデータ書込配線の配置を示す概念図である。
【図１８】  ＭＴＪメモリセルからのデータ読出構成を説明する概念図である。
【図１９】  １個のトンネル磁気抵抗素子ＴＭＲおよび１個のアクセストランジスタから構成されるＭＴＪメモリセルの従来のレイアウトを説明する概念図である。
【図２０】  図１９におけるＰ−Ｐ′断面を示す構造図である。
【図２１】  図１９に示したＭＴＪメモリセルを行列状に配置したメモリアレイの一部分を示す概念図である。
【図２２】  図２１におけるＰ−Ｐ′断面およびＱ−Ｑ′断面を示す構造図である。
【符号の説明】
２  メモリアレイ、１１，１２，１３，１４，ＭＣ  ＭＴＪメモリセル、１５コンタクト部、２０  ドレイン領域、２５  ソース領域、２７  基板領域、３０  絶縁分離膜、５０  参照セル列、５１  参照セル行、５２  抵抗素子、５３アクセス素子、６０  付加抵抗、６５，７５，７６  電界効果型トランジスタ、ＡＴＲ  アクセストランジスタ、ＢＬ，ＢＬＡ，ＢＬＢ  ビット線、ＢＬＰ  ビット線対、ＢＬｒ  参照ビット線、ＤＬ  ディジット線、ＲＭＣ  参照セル、ＳＡ  信号増幅回路、ＴＧＬＡ，ＴＧＬＢ，ＴＧＬＡｒ，ＴＧＬＢｒ  トランジスタゲート配線、ＴＭＲ  トンネル磁気抵抗素子、ＶＡ，ＶＢ，Ｖｒ  制御電圧。
【図１】
0004450538.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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