(57)【特許請求の範囲】
【請求項１】
複数のグローバルワード線（４）および複数のローカルワード線（６）を含むタイプの構成を有する階層型のメモリアレイ（２）であって、該複数のグローバルワード線（４）のそれぞれに対して複数のローカルワード線（６）が設けられている、階層型のメモリアレイ（２）と、
該複数のグローバルワード線（４）をアドレス指定するグローバルデコーディング回路（８）と、
該複数のローカルワード線（６）をアドレス指定するローカルデコーディング回路（１２）と、
該ローカルデコーディング回路によって制御され、各グローバルワード線を対応する１つのローカルワード線に接続するように構成されている複数のＰＭＯＳ選択トランジスタ（７）であって、該複数のＰＭＯＳ選択トランジスタのそれぞれは、互いに異なるそれぞれの制御線（１３）を介して該ローカルデコーディング回路に接続された制御端子を有する、複数のＰＭＯＳ選択トランジスタ（７）と、
該グローバルデコーディング回路（８）および該ローカルデコーディング回路（１２）に供給する電力供給回路（２２，２４）と
を含む記憶装置（１０）であって、
該電力供給回路（２２，２４）が、
該グローバルデコーディング回路（８）と該複数のグローバルワード線と該複数の選択トランジスタと該複数のローカルワード線とに供給するグローバル電力供給回路（２２）と、
該ローカルデコーディング回路（１２）に供給するローカル電力供給回路（２４）と
を含むことを特徴とする、記憶装置（１０）。
【請求項２】
前記グローバル電力供給回路（２２）および前記ローカル電力供給回路（２４）が互いに異なる回路であることを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記グローバル電力供給回路（２２）および前記ローカル電力供給回路（２４）のそれぞれは、昇圧回路（２６，２８）と、電圧調整回路（３２，３４）とを含み、該昇圧回路（２６，２８）は、第１の基準電位（ＶＣＣ）に設定された供給線（３０）に接続された入力を有し、かつ、それぞれの第２の基準電位（ＶＨＧ、ＶＨＬ）を出力に供給し、該電圧調整回路（３２，３４）は、該それぞれの昇圧回路（２６，２８）の出力に接続された入力を有し、かつ、それぞれの第３の基準電位（ＶＰＣＸＧ、ＶＰＣＸＬ）を出力（３６，３８）に供給することを特徴とする請求項１又は２に記載の記憶装置。
【請求項４】
前記複数の選択トランジスタのそれぞれは、グローバルワード線に接続されたソース端子と、ローカルワード線に接続されたドレイン端子とを有することを特徴とする請求項１に記載の記憶装置。
【請求項５】
前記グローバル電力供給回路は、昇圧されたグローバル電力供給電圧を出力するように構成されたグローバルチャージポンプと、昇圧されたグローバル電力供給電圧を受け取り、電圧が安定している該昇圧されたグローバル電圧を出力するように構成されたグローバル電圧調整器とを含む、請求項１に記載の記憶装置。
【請求項６】
前記ローカル電力供給回路は、昇圧されたローカル電力供給電圧を出力するように構成されたローカルチャージポンプと、昇圧されたローカル電力供給電圧を受け取り、電圧が安定している該昇圧されたローカル電圧を出力するように構成されたローカル電圧調整器とを含む、請求項１に記載の記憶装置。
【請求項７】
前記記憶装置は、前記グローバルワード線に結合された少なくとも１つの出力グローバル駆動段と、前記ローカルワード線に結合された少なくとも１つの出力ローカル駆動段とをさらに含み、前記電力供給回路は、前記グローバルデコーディング回路と該少なくとも１つの出力グローバル駆動段とに結合された出力を含み、該グローバル電力供給回路は、該電力供給回路の電力供給電圧の振幅よりも大きな振幅を有する昇圧されたグローバル電圧を出力するように構成されている、請求項１に記載の記憶装置。
【請求項８】
前記ローカル電力供給回路は、前記少なくとも１つの出力ローカル駆動段に結合された出力を有し、該ローカル電力供給回路は、前記電力供給回路の電力供給電圧を受け取り、該電力供給回路の電力供給電圧よりも高い昇圧されたローカル電圧を出力するように構成されている、請求項７に記載の記憶装置。
【請求項９】
前記グローバルデコーディング回路は、複数のグローバル列の駆動段を含み、前記ローカルデコーディング回路は、複数のローカル列の駆動段を含み、前記グローバル電圧供給段は、読み取りおよびプログラミングのフェーズの間、該グローバルデコーディング回路をバイアスするように構成されており、該ローカルデコーディング回路は、該ローカルデコーディング回路のみをバイアスし、該ローカル列の駆動段を切り替えさせる電流を供給するように構成されている、請求項１に記載の記憶装置。
【請求項１０】
前記グローバル電力供給回路および前記ローカル電力供給回路のそれぞれは、昇圧回路と、電圧調整回路とを含み、該昇圧回路は、第１の基準電位に設定された供給線に結合された入力を有し、かつ、それぞれの第２の基準電位を出力に供給し、該電圧調整回路は、該それぞれの昇圧回路の出力に結合された入力を有し、かつ、それぞれの第３の基準電位を出力に供給する、請求項１に記載の記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、階層型の列デコーダを有する単一電源電圧不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】
公知のように、記憶装置は通常アレイとして構成され、かかる構成においてワード線は同一列に位置するメモリセルのゲート端子に接続され、ビット線は同一行に位置するメモリセルのドレイン端子に接続される。
【０００３】
メモリアレイの列は列デコーダによりアドレスされ、列デコーダは入力でコード化アドレスを受け、正確安定な電圧でアドレスされる度に列ワード線をバイアスする目的を有しており、その値は特定の列メモリセルにおいて実行される動作形式（読取り、プログラミング、検証、削除）による。
【０００４】
ある記憶装置では、メモリアレイはグローバルワード線とローカルワード線とを備えた形式の構成を有している。特に、メモリアレイはグローバルワード線と各グローバルワード線に対する複数のローカルワード線とを備え、ローカルワード線はそれぞれのスイッチング段を介して対応するグローバルワード線に接続され、かかるスイッチング段はオン状態時に、グローバルワード線における電圧をそれぞれのローカルワード線へ移送でき、メモリセルはスイッチング段に物理的に接続される。
【０００５】
グローバル列デコーダはグローバルワード線をアドレスし、ローカル列デコーダはローカルワード線をアドレスする。特に、グローバル列デコーダはグローバルワード線に直接接続され、そして選択した一又は複数のワード線をバイアスし、一方、ローカル列デコーダはスイッチング段を制御し、ローカルワード線とそれぞれのグローバルワード線とを選択的に接続させることができる。
【０００６】
上記形式のスイッチング段は、例えば本出願人名義の１９９８年９月３０日に出願された欧州特許出願第９８８３０５７０．２号に開示されており、その回路図を添付図面の図１に示す。
【０００７】
特に、全体を符号１で示すスイッチング段は、グローバルワード線４とローカルワード線６との間に接続され、グローバルワード線４はグローバル列デコーダ（図示しない）の一部を成すそれぞれの出力グローバル駆動段５により駆動され、ローカルワード線６はＣＭＯＳ形式の構造体から成る。スイッチング段はＰＭＯＳトランジスタ７とＮＭＯＳトランジスタ９とを有し、そのソース端子及びドレイン端子はグローバルワード線４とローカルワード線６とにそれぞれ接続され、またゲート端子はそれぞれ相補制御信号ＰＣＨ，ＮＣＨを受け、これらの制御信号の一方はローカル列デコーダ（図示しない）の一部を形成するそれぞれのローカル出力駆動段（図示しない）から供給され、他方の制御信号はインバータを介してローカル出力駆動段から得られる。
【０００８】
ＮＭＯＳトランジスタ９のバルク端子は、メモリセルの読取り及びプログラミング時には接地電圧に等しくまた消去時には負の消去電圧例えば−８Ｖに等しい電圧ＶNEGでバイアスされ、一方、ＰＭＯＳトランジスタ７のバルク端子は、通常、読取り時には約６Ｖの値となり、また消去時には約１．５Ｖの値となり、そしてプログラミング時のプリセット段階での階段状波形の電圧ＶPCXでバイアスされ、階段状波形の初期値及び最終値は、使用したメモリセルの形式に関連し、例えば、４レベルメモリセル（すなわち単位セル当たり２ビットを記憶できるメモリセル）の場合、プログラミング電圧はほぼ３００ｍＶのステップで１．５〜９Ｖの範囲で変化する。
【０００９】
さらに、ローカルワード線６には、放電用ＮＭＯＳトランジスタ１１のドレイン端子が接続され、ＮＭＯＳトランジスタ１１のソース端子は電圧ＶNEGでバイアスされた接地バルク端子に接続され、ＮＭＯＳトランジスタ１１のゲート端子は制御信号ＤＳＣを受け、オン状態でローカルワード線６を接地電圧に維持する。
【００１０】
さらに、読取り及びプログラミング時には、グローバルワード線４及び選択されたローカルワード線６は、それぞれの内部回路をバイアスするためにグローバル列デコーダ及びローカル列デコーダの両方に電源電圧として入力に供給される電圧ＶPCXでバイアスされなければならない。
【００１１】
しかしながら、公知のように記憶装置は通常単一の電源電圧型であり、すなわち例えばその値が２．５〜３．８Ｖの範囲である単一の供電源電圧ＶCCを外部から受ける。
【００１２】
その結果、電源電圧ＶCCより大きい値と思われる上記電圧ＶPCXは、一般に外部からの電源電圧で供給され出力に電源電圧より高いブースタ電圧を供給する“電圧ブースタ”又は“チャージホンプ”と呼ばれる昇圧回路により記憶装置内で発生し、このブースタ電圧は相当に非安定状態であるため、電圧調整器の入力に供給され、電圧調整器は安定し電圧である上記値の電圧ＶPCXを出力する。
【００１３】
電気的観点からすれば、電圧調整器の出力には、実質的に低減できない非常に高い寄生容量負荷が接続され、それはグローバル及びローカル列デコーディングを実行するため及びスイッチング段のＰＭＯＳトランジスタのバルク端子をバイアスするために物理的に要求される構成要素による。なお、例えばフラッシュマルチレベル６４ビットメモリの場合、電圧調整器の出力に接続される寄生容量は５００ｐＦ台である。
【００１４】
電圧調整器の出力に接続する寄生容量負荷が存在することにより電圧調整器の動作は顕著にスローダウンする。
【００１５】
実際、メモリアレイの一列がアドレスされると、対応するワード線は接地され、それによりそのワード線の容量は放電される。しかしながらこの列がアドレスされると、相応するグローバルワード線は実際に電圧調整器の出力に接続され、電圧調整器の出力電圧は、電圧調整器の出力に接続された総容量とワード線の容量との間で起こる周知のチャージシェアリング現象によって突然降下する。
【００１６】
この状況は、ローカル列デコーダの複数のローカル出力駆動段の寸法は二つの隣接するローカルワード線間に物理的に位置決めされるべく小さい寸法でなければならないため、グローバル列デコーダの複数のグローバル出力駆動段と違ってむしろ高いスイッチング電流（クローバー電流）を必要とする簡単な構造のローカル列デコーダの複数のローカル出力駆動段の動的消耗によりさらに悪化し、一方、グローバル列デコーダの複数のグローバル出力駆動段は、そのような厳しい寸法上の拘束を受けないため、比較的複雑な構造でしかも比較的大きな寸法にすることができ、従って動的消耗は比較的小さい。
【００１７】
【発明が解決しようとする課題】
その結果、電圧調整器の出力に接続された高容量負荷が存在することにより、電圧調整器によって供給される出力電圧の回復すなわちメモリセルの最適読取りを可能にするインターバル内に電圧調整器によって供給される電圧の回復は相当にゆっくりとなり、このように回復がゆっくりであると、ある場合には、メモリへのアクセス時間の悪化となり、間違った読取りが実行される可能性がある。
【００１８】
電圧調整器の出力に接続されたこのような高容量負荷が存在することにより、公知のように、プログラムレベルで適切な精度を得るためにワード線に階段状電圧が印加されるメモリセルのプログラミング状態において不利な結果となる。特に、高容量負荷はワード線をチャージする総時間すなわち階段状電圧のレベルの各々にワード線をバイアスするのに必要な時間を長くさせる。
【００１９】
本発明の目的は、上記の欠点のない記憶装置を提供することにある。
【００２０】
【課題を解決するための手段】
本発明によれば、グローバルワード線及びローカルワード線を備えたメモリアレイと、前記グローバルワード線をアドレスするグローバル列デコーディング手段と、前記ローカルワード線をアドレスするローカル列デコーディング手段と、前記グローバル列デコーディング手段及び前記ローカル列デコーディング手段に供給する電力供給手段とを有し、前記電力供給手段が、前記グローバル列デコーディング手段に供給するグローバル給電手段と及び前記ローカル列デコーディング手段に供給するローカル給電手段を有することを特徴とする記憶装置が提供される。
【００２１】
【発明の実施の形態】
本発明をさらに理解し得るために、添付図面を参照して本発明を限定しない例としてのみ本発明の好ましい実施の形態について以下説明する。
【００２２】
特に、例示を簡潔にするために、一のみのグローバルワード線とそれに相応するローカルワード線の幾つかを図２に示し、そこではメモリセルの読取りとプログラミング時にワード線をバイアスするのに必要な正の高電圧のみが発生する。さらに、図２には図１に示す部分と同一の部分については同じ番号で示す。
【００２３】
図２の例示によれば、全体を１０で示す記憶装置はメモリアレイ２を有し、このメモリアレイ２は、グローバルワード線４及びローカルワード線６を備え、複数のメモリセル３、特に行例に構成されたマルチレベルメモリセルを含む形式の構造からなり、グローバルワード線４はグローバル列デコーダ８によりアクセスされ、またローカルワード線６はローカル列デコーダ１２によりアドレスされる。
【００２４】
特に、各グローバルワード線４には多数のローカルワード線６が組み合わされ、これらのローカルワード線６は、それぞれの選択ＰＭＯＳトランジスタ７を介してそれぞれのグローバルワード線４に接続され、各選択ＰＭＯＳトランジスタ７のソース端子はグローバルワード線４に接続され、ドレイン端子はローカルワード線６に接続され、またゲート端子はそれぞれの制御線１３を介してローカル列デコーダ１２に接続され、それとは別個の制御線１３には他のＰＭＯＳトランジスタ７が接続され、ゲート端子は制御線１３を介して制御信号を受ける。
【００２５】
詳細には、グローバル列デコーダ８は、アドレスすべきグローバルワード線４を識別するように構成されたグローバルデコーディング回路１４と、各グローバルワード線４に対し一つずつ複数の出力グローバル駆動段５（図面には一つだけを示す）とを有し、複数の出力グローバル駆動段５はグローバルデコーディング回路１４とグローバルワード線４との間に配列され、要求される電圧でグローバルワード線４をバイアスするよう構成されている。
【００２６】
同様に、ローカル列デコーダ１２は、アドレスすべきローカルワード線６を識別するよう構成されたローカルデコーディング回路１８と、各ローカルワード線６に対し一の出力ローカル駆動段２０を有し、出力ローカル駆動段２０は、ローカルデコーディング回路１８とＰＭＯＳトランジスタ７のゲート端子に接続する制御線１３との間に配列され、ＰＭＯＳトランジスタ７のオン、オフを制御するように構成され、グローバルワード線４上の電圧をローカルワード線６へ移す。
【００２７】
ローカルワード線６のアドレッシングが単一のローカル列デコーダ１２又は互いに別個の複数のローカル列デコーダ１２により択一的に行なうことができるように、グローバルワード線４のアドレッシングは単一のグローバル列デコーダ８又は互いに別個の複数のグローバル列デコーダ８により行なうことができる。
【００２８】
さらに、本発明によれば、記憶装置１０は。グローバル列デコーダ８にのみ供給するグローバル供給段２２と、グローバル供給段２２とは別個でローカル列デコーダ１２にのみ供給するローカル供給段２４とを有している。
【００２９】
特に、グローバル供給段２２はグローバルチャージポンプ２６を有し、グローバルチャージポンプ２６の入力は、電源電圧ＶCC（外部から記憶装置１０に供給される）に設定された供給線３０に接続され、また出力は電源電圧ＶCC（例えば１０Ｖ）の振幅より大きな振幅をもつグローバルブースタ電圧ＶHGを供給し、またグローバル供給段２２はグローバル電圧調整器３２を有し、このグローバル電圧調整器３２の入力はグローバルチャージポンプ２６の出力に接続する。また出力はグローバル供給線３６に接続され、グローバル電圧ＶPCXGを供給し、このグローバル電圧ＶPCXGは電圧が安定しており、読取り時は約６Ｖの値のＶR（読取り電圧）である。またプログラミング時には約３００ｍＶの固定ステップをもつ階段状波形として表される。ステップの初期値と最終値は使用したメモリセルの形式に関連し、例えば、４レベルのメモリセル（すなわちセル当たり２ビットを記憶できるメモリセル）の場合、プログラミング電圧は約３００ｍＶのステップで１．５〜９Ｖの範囲で変化する。
【００３０】
グローバル供給線３６には、グローバルデコーディング回路１４及び出力グローバル駆動段５が接続され、グローバルデコーディング回路１４及び出力グローバル駆動段５はグローバル供給線３６からグローバル電圧ＶPCXGを受ける。また、グローバル供給線３６には、ＰＭＯＳトランジスタ７の全てのバルク端子が接続され、それによりこれらＰＭＯＳトランジスタ７は、ＰＮ接合の一時的直接バイアス作用（ラッチアップ現象）といわゆる“ボディ効果”を阻止するために最高電圧でバイアスされる。
【００３１】
ローカル供給段２４はグローバル供給段２２と同じ構造をもち、ローカルチャージポンプ２８を有し、ローカルチャージポンプ２８の入力は供給線３０に接続され、その出力は電源電圧ＶCCの振幅より大きな振幅をもつローカルブースタ電圧ＶHLを供給し、またローカル供給段２４はローカル電圧調整器３４を有し、このローカル電圧調整器３４の入力はローカルチャージポンプ２８の出力に接続され、またその出力はローカル供給線３８に接続され、ローカル電圧ＶPCXLを供給し、このローカル電圧ＶPCXLは安定した電圧であり、読取り時にＶRよりわずかに高い値をもち、プログラミング時には二つの別個の値すなわちプログラミングパルスの振幅がＶRの振幅より小さい場合にはＶRより小さい値、またプログラミングパルスの振幅がＶRの振幅より大きい場合には約９Ｖである。
【００３２】
ローカル供給線３８には、ローカルデコーディング回路１８及び出力ローカル駆動段２０が接続され、ローカル供給線３８からローカルデコーディング回路１８及び出力ローカル駆動段２０はローカル電圧ＶPCXLを受ける。
【００３３】
記憶装置１０の動作は次のとおりである。記憶装置がオンされと、ＰＭＯＳトランジスタ７のゲート端子に相応する容量が全てプリチャージされ、ＰＭＯＳトランジスタ７のゲート端子にローカル電圧ＶPCXLを印加する。
【００３４】
その結果、ローカルワード線６がアドレスされると、ローカルワード線６に接続されるグローバルワード線４は、グローバル電圧ＶPCXGに相応する出力グローバル駆動段５によりバイアスされ、一方、ローカルワード線６に接続されるＰＭＯＳトランジスタ７のゲート端子は出力ローカル駆動段２０により接地電圧とされ、それに相応する容量を放電する。
【００３５】
このようにして、アドレスされたローカルワード線６に接続されたＰＭＯＳトランジスタ７はオンとなり、グローバルワード線４上の電圧をアドレスされたローカルワード線６に移す。一方、アドレスされないローカルワード線６に接続されたＰＭＯＳトランジスタ７はオフとなり、これらのローカルワード線６は、図１に示す形式のそれぞれの放電ＮＭＯＳトランジスタを介して接地電圧に維持される。
【００３６】
このようにして、ローカルワード線６のアドレス操作は特に速く、ワード線の接続されるＰＭＯＳトランジスタ７のゲート端子を接地電圧にするために、このゲート端子に組合さった小さな寄生容量を放電させるのに十分である。
【００３７】
したがって、本発明によれば、グローバル供給段２２は、読取り時及びプログラミング時にグローバル列デコーダ８、グローバルワード線４及びローカルワード線６をバイアスし、一方、ローカル供給段２４は単にローカル列デコーダ１２をバイアスし、出力ローカル駆動段２０を切り換えるのに必要な電流の供給がなされる。
【００３８】
その結果、ローカルデコーディングに関連する回路の供給からグローバルデコーディングに関連する回路の供給を分離することにより、公知の技術で電圧調整器の出力に接続される容量負荷を二つの別個の容量負荷に分けることができ、二つの別個の容量負荷の各々はそれぞれの電圧調整器３２，３４の出力に接続される。
【００３９】
【発明の効果】
本発明によれば、読取り時に上記電圧調整器の回復の時間を相当に短縮するこができ、またプログラミング時にはアドレスされたグローバルワード線をチャージする時間を相当に短縮することができる。
【００４０】
本発明の保護範囲から逸脱せずに、例示し説明してきた記憶装置に対して種々の変更及び変形がなされ得ることは明らかである。
【００４１】
例えば、ＮＭＯＳトランジスタは各ＰＭＯＳトランジスタ７に並列に接続でき、図１に示す形式のＣＭＯＳスイッチング段を形成するようにしてもよい。
【図面の簡単な説明】
【図１】公知のスイッチング段を示す回路図である。
【図２】メモリアレイと対応するグローバル列デコーダ及びローカル列デコーダとからなる本発明の回路図である。
【符号の説明】
２  メモリアレイ
４  グローバルワード線
６  ローカルワード線
８  グローバル列デコーディング手段
１０  記憶装置
１２  ローカル列デコーディング手段
２２  グローバル給電手段
２４  ローカル給電手段
【図１】
0004475762.tif 000002
【図２】
0004475762.tif 000003