(57)【特許請求の範囲】
【請求項１】
回路搭載面に外部端子が配設された半導体素子と、
第１主面に内部端子を有し、前記第１主面に対向する第２主面に外部実装基板に接続用の第１の突起電極を配置する実装用外部端子を有し、前記内部端子と前記実装用外部端子間を接続する接続孔配線及び内部配線を内部に埋込み、前記回路搭載面を前記第１主面に対向させて、前記半導体素子を前記第１主面上に搭載する端子拡張基板と、
前記外部端子と前記内部端子とを接続する第２の突起電極と、
平面パターン上において前記半導体素子の平面サイズからはみ出ないように、前記半導体素子の一部及び前記端子拡張基板の一部を選択的に被覆する保護用樹脂と、
を備え、
前記端子拡張基板の平面サイズが半導体素子の平面サイズに比べて小さく設定され、且つ、前記端子拡張基板の前記実装用外部端子を配設する領域が、前記半導体素子の前記外部端子を配設する領域に比べて小さく設定され、
前記保護用樹脂が、前記半導体素子の前記回路搭載面上の周辺部、前記第１主面と前記第２主面とを接続する前記端子拡張基板の端面上、前記端子拡張基板の第２主面上の周辺部を選択的に被覆することを特徴とする半導体装置。
【請求項２】
前記端子拡張基板に前記保護用樹脂の形成領域を制限するダム部が設けられ、該ダム部により、前記保護用樹脂が前記端子拡張基板の第２主面上の周辺部を選択的に被覆することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に端子拡張基板に半導体素子を搭載した半導体装置に関する。さらに、本発明は小型化が実現できる半導体装置に関する。さらに、本発明は、マザーボード、ドータボード等、外部機器の外部実装基板に実装した際の接続不良が防止可能な半導体装置に関する。
【０００２】
【従来の技術】
発熱量の多い高速演算回路を有する半導体素子が搭載された半導体装置はBGA（Ball Grid Array）構造を採用する傾向にある。図５は従来技術に係るBGA構造を採用する半導体装置の断面構造図である。同図５に示すように、半導体装置１００は、端子拡張基板１３０の表面上に半導体素子１１０を搭載する。
【０００３】
端子拡張基板１３０の上側表面において周辺部分には内部端子１３１が配設され、下側表面の大半に実装用外部端子１３３が配設される。図示しないが、内部端子１３１と実装用外部端子１３３との間は端子拡張基板１３０の内部に形成された接続孔配線や内部配線により電気的に接続される。
【０００４】
半導体素子１１０は上側表面において中央部分に図示しない高速演算回路等の集積回路が搭載される。半導体素子１１０の上側表面において周辺部分には外部端子（ボンディングパッド）１１２が配設される。半導体素子１１０は集積回路を上側に向けたいわゆるフェースアップボンディングにより端子拡張基板１３０の上側表面上に搭載される。半導体素子１１０と端子拡張基板１３０との間は接着層１２０を介して機械的に取り付けられる。半導体素子１１０の外部端子１１２と端子拡張基板１３０の内部端子１３１との間はボンディングワイヤ１４０を通して電気的に接続される。半導体素子１１０の上側表面の全域、ボンディングワイヤ１４０の領域、端子拡張基板１３０の内部端子１３１の領域には保護用樹脂１４１が形成される。
【０００５】
このように構成される半導体装置１００は外部実装基板１６０に実装される。実装は端子拡張基板１３０の実装用外部端子１３３と外部実装基板１６０の実装端子１６１との間に突起電極１５０を介して行われる。突起電極１５０には例えば高融点半田ボールが使用される。
【０００６】
このBGA構造を採用する半導体装置１００においては、端子拡張基板１３０の下側表面の大半に実装用外部端子１３３が配設できるので、多端子化が実現できる特徴がある。さらに、多端子化が実現できる結果、実装用外部端子１３３の配列間隔が広く確保できるので、隣接する突起電極１５０間の短絡等、実装不良が減少できる特徴がある。
【０００７】
図６は従来技術に係る他のBGA構造を採用する半導体装置の断面構造図である。図６に示す半導体装置１００は、半導体素子１１０の集積回路を下側に向けたいわゆるフェースダウンボンディングにより半導体素子１１０を端子拡張基板１３０に搭載する。半導体素子１１０の外部端子１１２と端子拡張基板１３０の内部端子１３１との間はフリップチップ方式により突起電極１４２で電気的かつ機械的に接続される。
【０００８】
【発明が解決しようとする課題】
前述のBGA構造を採用する半導体装置１００においては、以下の点について配慮がなされていない。
【０００９】
（１）半導体装置１００の端子拡張基板１３０の周辺部分には、半導体素子１１０の外部端子１１２とボンディングワイヤ１４０を通して電気的に接続する内部端子１３１が配設される。端子拡張基板１３０の平面サイズは、少なくとも内部端子１３１を配設する分、半導体素子１１０の平面サイズに比べて大きくなる。このため、端子拡張基板１３０の平面サイズで半導体装置１００の全体のサイズが決まってしまい、半導体装置１００の大型化が避けられなかった。
【００１０】
（２）半導体素子１１０の平面サイズに比べて端子拡張基板１３０の平面サイズが大きい点は、実装用外部端子１３３数を増加できる点で好ましい。しかしながら、逆に端子拡張基板１３０、外部実装基板１６０のそれぞれの熱膨張係数の相違に基づき突起電極１５０に発生する応力が大きくなる。半導体素子１１０よりも外側において端子拡張基板１３０の実装用外部端子１３３と外部実装基板１６０の実装端子１６１との間を接続する突起電極１５０には最も大きな応力が発生する。このため、突起電極１５０の亀裂や破断、突起電極１５０と実装用外部端子１３３、実装端子１６１のそれぞれとの間の接続不良等が発生し、半導体装置１００の実装不良が避けられなかった。
【００１１】
本発明は上記課題を解決するためになされたものである。従って、本発明の目的は、小型化が実現できる半導体装置を提供することである。特に本発明は、端子拡張基板に半導体素子を搭載する半導体装置において小型化を実現することを目的とする。より詳細には、本発明は、ボンディングワイヤ方式、フリップチップ方式のいずれかで端子拡張基板に半導体素子を搭載する半導体装置において、小型化を実現することを目的とする。
【００１２】
さらに、本発明の目的は、小型化を実現しつつ、実装不良を防止できる半導体装置を提供することである。
【００１３】
さらに、本発明の目的は、製造時間が短縮できる半導体装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、この発明は、半導体装置において、半導体素子と、半導体素子を搭載する端子拡張基板と、を備え、端子拡張基板の平面サイズが半導体素子の平面サイズに比べて小さく設定されたことを特徴する。
【００１５】
半導体素子はその回路搭載面を向かい合わせて（フェイスダウンボンディングで）端子拡張基板の表面に張り付けられる。この張り付けはフィルム状、シート状若しくはペースト状の樹脂系接着剤で行われることが好ましい。
【００１６】
半導体素子の回路搭載面に配設された外部端子（ボンディングパッド）と端子拡張基板の内部端子との間はワイヤボンディング方式又はフリップチップ方式により電気的に接続される。ワイヤボンディング方式においては、端子拡張基板は外部実装基板に突起電極を介して接続するための実装用外部端子が配設された面と同一表面に内部端子が配設される。フェイスダウンボンディングで端子拡張基板に搭載された半導体素子の外部端子と端子拡張基板の内部端子との間はボンディングワイヤで電気的に接続される。半導体素子の回路搭載面は端子拡張基板で被覆されるので、半導体素子の外部端子、端子拡張基板の内部端子及びボンディングワイヤ部分が少なくとも保護用樹脂で被覆されることが好ましい。
【００１７】
フリップチップ方式においては、端子拡張基板は実装用外部端子が配設された表面と対向する表面に内部端子を配設する。半導体素子の外部端子と端子拡張基板の内部端子との間は突起電極で電気的に接続される。
【００１８】
このように構成される半導体装置においては、端子拡張基板の平面サイズが小さく設定されているので、半導体素子の平面サイズで全体的なサイズが決定される。従って、半導体装置の小型化が実現できる。さらに、半導体素子の回路搭載面の大半は端子拡張基板で被覆され、端子拡張基板で外部環境に対する保護を行えるので、ボンディングワイヤ部分のごく限られた領域に保護用樹脂を形成すれば足りる。従って、保護用樹脂の全体量が減少でき、この保護用樹脂が減少した分、半導体装置の小型化が実現できる。さらに、半導体装置の製造においては、保護用樹脂の使用量が減少できるので、保護用樹脂の形成工程に要する時間が短縮できる。
【００１９】
さらに、この発明は、半導体装置において、回路搭載面に外部端子が配設された半導体素子と、半導体素子を搭載し外部実装基板に突起電極を介して接続するための実装用外部端子が配設された端子拡張基板と、を備え、端子拡張基板の実装用外部端子を配設する領域が、半導体素子の外部端子を配設する領域に比べて小さく設定されたことを特徴とする。
【００２０】
このように構成される半導体装置においては、端子拡張基板を突起電極、例えば高融点半田ボールで外部実装基板に実装した場合、端子拡張基板と外部実装基板との間の熱膨張率の相違で突起電極に生じる応力が減少できる。従って、突起電極の亀裂や破断が防止でき、接続不良が防止できる。
【００２１】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るBGA構造を採用する半導体装置の断面構造図、図２は端子拡張基板から半導体素子側に向かって見た半導体装置の底面図である。図１及び図２に示すように、BGA構造を採用する半導体装置１は端子拡張基板３０の表面上に半導体素子１０を搭載する。
【００２２】
端子拡張基板３０は、図１中、下側表面（半導体装置１の実装面）上において、周辺部分に複数の内部端子３１を配設し、中央部分に複数の実装用外部端子３３を配設する。内部端子３１と実装用外部端子３３との間は配線３２により電気的に接続される。本実施の形態において、内部端子３１、配線３２、実装用外部端子３３はいずれも端子拡張基板３０の同一の下側表面上に形成される。
【００２３】
端子拡張基板３０は、熱伝導性が高く、外部実装基板（６０）との間の熱膨張率差が小さい、セラミックス基板で形成される。セラミックス基板は、例えば窒化アルミニウムからなるセラミックスグリーンシートを脱脂、焼成することにより形成される。なお、端子拡張基板３０には、他にアルミナ基板、窒化珪素基板、低温焼結ガラスセラミックス基板等が実用的に使用できる。
【００２４】
内部端子３１、配線３２、実装用外部端子３３は同一導体、具体的には高融点金属ペーストで形成された厚膜導体で形成される。高融点金属ペーストはセラミックスグリーンシートの表面上にスクリーン印刷で形成される。具体的な高融点金属ペーストにはWペースト又はMoペーストが実用的に使用できる。
【００２５】
半導体素子１０は本実施の形態において単結晶珪素基板で形成され、半導体素子１０の回路搭載面（図１中、下側表面）の中央部分には集積回路１１が搭載される。本実施の形態において集積回路１１は高速演算回路である。半導体素子１０の回路搭載面において周辺部分には複数の外部端子（ボンディングパッド）１２が配設される。外部端子１２は、通常、集積回路１１で使用される最終層の配線と同一配線層に形成され、例えばSi、Cuの少なくともいずれかが添加されたAl合金で形成される。半導体素子１０の回路搭載面上には保護膜（ファイナルパッシベーション膜）１３が形成される。
【００２６】
半導体素子１０はその回路搭載面を下側の端子拡張基板３０に向けたいわゆるフェイスダウンボンディングにより端子拡張基板３０の上側表面上に搭載される。半導体素子１０と端子拡張基板３０との間は接着層２０を介して機械的に接続される。本実施の形態において接着層２０には例えば60μｍ-120μｍの膜厚を有する液晶ポリマーシートが使用される。また、接着層２０には、シート状、フィルム状又はペースト状の樹脂系接着剤が使用できる。具体的には、熱硬化性樹脂接着剤、エポキシ系樹脂接着剤が実用的に使用できる。
【００２７】
本実施の形態に係る半導体装置１においては、半導体素子１０の平面サイズに比べて端子拡張基板３０の平面サイズが小さく設定される。さらに、詳細には、半導体素子１０の外部端子１２が配設された領域よりも端子拡張基板３０の平面サイズが小さく設定される。さらに、半導体素子１０の外部端子１２が配設された領域、換言すれば半導体素子１０において外部端子１２が実際に配設できる端子有効配置領域に比べて、端子拡張基板３０において内部端子３１が実際に配設できる端子有効配置領域が小さく設定される。
【００２８】
例えば、半導体素子１０は、8mm×10mmサイズの平面長方形形状で形成され、0.3mm-0.7mm程度の厚さで形成される。外部端子１２は１辺が50μｍ-70μｍサイズの平面正方形形状で形成される。一方、端子拡張基板３０は、半導体素子１０に比べて小さい、例えば6.5mm×8.5mmサイズの平面長方形形状で形成され、0.1mm-0.2mm程度の厚さで形成される。内部端子３１は、30μｍ-100μｍサイズの平面正方形形状で形成される。
【００２９】
半導体素子１０の外部端子１２と端子拡張基板３０の内部端子３１との間はワイヤボンディング方式によりボンディングワイヤ４０で電気的に接続される。ボンディングワイヤ４０には例えばAuワイヤ、Cuワイヤ、Alワイヤのいずれかが実用的に使用でき、例えば直径20μｍを有するボンディングワイヤ４０が使用される。
【００３０】
ワイヤボンディング方式を採用する場合、半導体素子１０の外部端子１２をファーストボンディング側、端子拡張基板３０の内部端子３１をセカンドボンディング側とすることにより、前述の具体的数値に示すように、内部端子３１の平面サイズを外部端子１２の平面サイズに比べて小さく設定できる。これは、端子拡張基板３０の平面サイズの縮小化にとって好ましい。
【００３１】
半導体素子１０の外部端子１２の領域、ボンディングワイヤ４０の領域及び端子拡張基板３０の内部端子３１の領域を少なくとも含む部分には保護用樹脂４１が形成される。この保護用樹脂４１は外部環境から保護することを目的として形成され、例えばポリイミド系樹脂、エポキシ系樹脂のいずれかが実用的に使用できる。
【００３２】
このように構成される半導体装置１はBGA構造を有し、この半導体装置１は外部実装基板６０に実装される。外部実装基板６０は例えばマザーボード、ドータボード、ベビーボード等の配線基板である。実装は端子拡張基板３０（半導体装置１）の実装用外部端子３３と外部実装基板６０の実装端子６１との間に突起電極５０を介して行われ、電気的かつ機械的な接続がなされる。突起電極５０には高融点半田ボールが使用される。
【００３３】
以上説明したように、本実施の形態に係る半導体装置１においては、端子拡張基板３０の平面サイズが小さく設定されているので、半導体素子１の平面サイズで全体的なサイズが決定される。従って、半導体装置１の小型化が実現できる。
【００３４】
さらに、半導体装置１においては、端子拡張基板３０の平面サイズが小さく設定され、かつ端子配設有効領域が小さく設定されているので、端子拡張基板３０と外部実装基板６０との間の突起電極５０に発生する応力が減少できる。すなわち、端子拡張基板３０の中心部から最も周囲に配設された突起電極５０に発生する応力が、端子拡張基板３０のサイズを小さく設定したことにより減少できる。従って、突起電極５０の亀裂や破断が防止でき、接続不良が防止できるので、半導体装置１の実装不良が防止できる。
【００３５】
（第２の実施の形態）
本実施の形態は、フリップチップ方式により端子拡張基板に半導体素子が搭載された半導体装置に本発明を適用した場合を説明する。図３は本発明の第２の実施の形態に係るBGA構造を採用する半導体装置の断面構造図である。
【００３６】
図３に示すように、BGA構造を採用する半導体装置１はフリップチップ方式により端子拡張基板３０に半導体素子１０を実装する。半導体素子１０はフェースダウンボンディングにより端子拡張基板３０に搭載される。半導体素子１０と端子拡張基板３０との間は接着層２０を介して機械的に接続される。
【００３７】
端子拡張基板３０は、図３中、上側表面上（半導体素子１０側表面上）に内部端子３１を配設し、下側表面上に実装用外部端子３１を配設する。端子拡張基板３０の内部には内部配線３６が配設される。この内部配線３６と内部端子３１との間は接続孔配線３５により電気的に接続され、内部配線３６と実装用外部端子３３との間は接続孔配線３５により電気的に接続される。内部配線３６、接続孔配線３５はいずれも内部端子３１等と同様に高融点金属ペーストを脱脂、焼成することにより形成される。
【００３８】
半導体素子１０の外部端子１２と端子拡張基板３０の内部端子３１との間は突起電極４５を介して少なくとも電気的に接続される。突起電極４５には、例えばAgペースト、半田が実用的に使用できる。半田には、例えばSn-Pb系半田、In-Sn系半田、In-Pb系半田、Sn-Pb-Ag-In-Sb系半田が実用的に使用できる。
【００３９】
このように構成される半導体装置１においては、前述の第１の実施の形態に係る半導体装置１と同様に、端子拡張基板３０の平面サイズが半導体素子１０の平面サイズに比べて小さく設定される。さらに、半導体装置１は、端子拡張基板３０の実装用外部端子３３を配設する領域が半導体素子１０の外部端子１２を配設する領域よりも小さく設定される。半導体装置１においては、第１の実施の形態に係る半導体装置１と同様の効果が得られ、さらにフリップチップ方式により半導体素子１０の集積回路１１と重複する領域に外部端子１２が配設されるので、半導体素子１０自体の平面サイズが縮小できる。従って、より一層、半導体装置１の小型化が実現できる。
【００４０】
（第３の実施の形態）
本実施の形態は、前述の第１の実施の形態に係る半導体装置１において、端子拡張基板３０に保護用樹脂４１の形成領域を制限するダム部を配設した場合を説明する。図４は本発明の第３の実施の形態に係るBGA構造を採用する半導体装置の断面構造図である。
【００４１】
図４に示すように、BGA構造を採用する半導体装置１は、端子拡張基板３０の下側表面において内部端子３１と実装用外部端子３３との間にダム部４６が配設される。このダム部４６は保護用樹脂４１の形成領域を制限し、保護用樹脂４１は半導体素子１０の外部端子１２の領域、ボンディングワイヤ４０の領域、及び端子拡張基板３０の内部端子３１の領域にだけ形成される。ダム部４６は例えば絶縁性樹脂、具体的にはエポキシ系樹脂で形成される。
【００４２】
このように構成される半導体装置１においては、前述の第１の実施の形態に係る半導体装置１と同様の効果が得られ、さらに保護用樹脂４１の全体量が減少できる。半導体素子１０の回路搭載面の大半、少なくとも集積回路１１の領域は端子拡張基板３０で被覆されるので、集積回路１１の領域には保護用樹脂４１は必要ない。従って、保護用樹脂４１の全体量が減少した分、半導体装置１の小型化が実現できる。さらに、半導体装置１の製造においては、保護用樹脂４１の使用量が減少できるので、保護用樹脂４１の形成工程に要する時間が短縮できる。さらに、時間を短縮できるので、保護用樹脂４１の形成装置の性能を向上する必要がなくなり、台数を増加する必要がなくなる。
【００４３】
【発明の効果】
本発明は、小型化が実現できる半導体装置を提供できる。特に本発明は、端子拡張基板に半導体素子を搭載する半導体装置において小型化を実現できる。より詳細には、本発明は、ボンディングワイヤ方式、フリップチップ方式のいずれかで端子拡張基板に半導体素子を搭載する半導体装置において、小型化を実現できる。
【００４４】
さらに、本発明は、小型化を実現しつつ、実装不良を防止できる半導体装置を提供できる。
【００４５】
さらに、本発明は、製造時間が短縮できる半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の断面構造図である。
【図２】半導体装置の底平面図である。
【図３】本発明の第２の実施の形態に係る半導体装置の断面構造図である。
【図４】本発明の第３の実施の形態に係る半導体装置の断面構造図である。
【図５】従来技術に係る半導体装置の断面構造図である。
【図６】従来技術に係る他の半導体装置の断面構造図である。
【符号の説明】
１  半導体装置
１０  半導体素子
１１  集積回路
１２  外部端子
２０  接着層
３０  端子拡張基板
３１  内部端子
３２  配線
３３  実装用外部端子
４０  ボンディングワイヤ
４１  保護用樹脂
４５，５０  突起電極
４６  ダム部
６０  外部実装基板
６１  実装端子
【図１】
0004469427.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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