(57)【特許請求の範囲】
【請求項１】
複数の誘電体層が積層された積層体と、
前記積層体内において複数段に形成された内部電極と、
前記積層体の側面に形成され、互いに電気的に絶縁された複数の端子導体、及び複数の外部電極と、を備え、
前記内部電極が前記誘電体層を挟んで対向してなるコンデンサ素子部が複数配列されてなる積層コンデンサアレイであって、
前記コンデンサ素子部は、
第１の極性に接続される第１の内部電極と、前記第２の極性に接続される第２の内部電極とが少なくとも一層の前記誘電体層を挟んで対向しているＥＳＲ制御部と、
前記第１の極性に接続される第３の内部電極と、前記第２の極性に接続される第４の内部電極とが少なくとも一層の前記誘電体層を挟んで対向している静電容量部と、を有し、
前記ＥＳＲ制御部において、
前記第１の内部電極は、引出導体を介して第１の端子導体と第１の外部電極とに接続され、
前記第２の内部電極は、引出導体を介して第２の端子導体と第２の外部電極とに接続され、
前記静電容量部において、
前記第４の内部電極は、引出導体を介して前記第２の端子導体にのみ接続され、
前記第３の内部電極は、引出導体を介して前記第１の端子導体にのみ接続され、隣接するコンデンサ素子部の静電容量部における第４の内部電極と同一段になっていると共に、前記コンデンサ素子部間の所定の境界線まで伸びており、
前記ＥＳＲ制御部において、
前記第１の内部電極は、隣接するコンデンサ素子部のＥＳＲ制御部における第２の内部電極と同一段になっていると共に、前記コンデンサ素子部間の前記境界線まで伸びていることを特徴とする積層コンデンサアレイ。
【請求項２】
前記ＥＳＲ制御部の内部電極と、前記誘電体層の積層方向から見て前記ＥＳＲ制御部の前記内部電極と隣り合う前記静電容量部の内部電極とは、接続される極性が互いに異なっていることを特徴とする請求項１記載の積層コンデンサアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層コンデンサアレイに関する。
【背景技術】
【０００２】
従来の積層コンデンサアレイとして、例えば特許文献１に記載の積層コンデンサアレイがある。この従来の積層コンデンサアレイは、誘電体層と内部電極とが交互に積層されて構成されている。このような積層コンデンサアレイは、誘電体層となるセラミックグリーン上に、内部電極となる導電性ペーストを複数領域に区分して塗布することによって形成される。
【特許文献１】特開２０００−３３１８７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、一般的な積層コンデンサアレイでは、全ての内部電極が引出導体を介して対応する外部電極に並列接続されている。この様な構成では、積層コンデンサアレイの等価直列抵抗（Equivalent Series Resistance：以下「ＥＳＲ」と記す）が十分に得られにくいという問題がある。
【０００４】
この問題は、積層コンデンサアレイの大容量化を図るために誘電体層及び内部電極の積層数を多くすると、一層顕著なものとなる。そこで、積層コンデンサアレイでは、誘電体層及び内部電極の積層数を変えずに、ＥＳＲを向上できる技術の開発が求められている。
【０００５】
また、上述した積層コンデンサアレイでは、外部から電圧が付加されると、内部電極が重なりあっている部分において局所的に電歪が生じる。そのため、コンデンサ素子部間の内部電極が形成されていない部分において電歪による応力が集中し、クラック等が発生するおそれがある。
【０００６】
本発明は、上記課題の解決のためになされたものであり、電歪による応力集中を緩和しつつ、高ＥＳＲを実現可能な積層コンデンサアレイを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題の解決のため、本発明に係る積層コンデンサアレイは、複数の誘電体層が積層された積層体と、積層体内において複数段に形成された内部電極と、積層体の側面に形成され、互いに電気的に絶縁された複数の端子導体、及び複数の外部電極と、を備え、内部電極が誘電体層を挟んで対向してなるコンデンサ素子部が複数配列されてなる積層コンデンサアレイであって、コンデンサ素子部は、第１の極性に接続される第１の内部電極と、第２の極性に接続される第２の内部電極とが少なくとも一層の誘電体層を挟んで対向しているＥＳＲ制御部と、第１の極性に接続される第３の内部電極と、第２の極性に接続される第４の内部電極とが少なくとも一層の誘電体層を挟んで対向している静電容量部と、を有し、ＥＳＲ制御部において、第１の内部電極は、引出導体を介して第１の端子導体と第１の外部電極とに接続され、第２の内部電極は、引出導体を介して第２の端子導体と第２の外部電極とに接続され、静電容量部において、第４の内部電極は、引出導体を介して第２の端子導体にのみ接続され、第３の内部電極は、引出導体を介して第１の端子導体にのみ接続され、隣接するコンデンサ素子部の静電容量部における第４の内部電極と同一段になっていると共に、コンデンサ素子部間の所定の境界線まで伸びていることを特徴としている。
【０００８】
この積層コンデンサアレイでは、静電容量部において内部電極が端子導体にのみ接続され、ＥＳＲ制御部において内部電極が端子導体及び外部電極にそれぞれ接続されている。この構成によれば、内部電極が並列接続された端子導体が外部電極に直列に接続されるので、従来のように外部電極に内部電極を並列接続する場合と比較して高ＥＳＲを実現できる。また、この積層コンデンサアレイでは、コンデンサ素子部間の所定の境界線において同極性の内部電極が整列している。このため、外部から電圧が付加された場合に、コンデンサ素子部間の境界線近傍を含む積層体全体で電歪が生じることとなる。したがって、電歪による応力集中が回避され、クラック等の発生を抑制できる。なお、同極性の内部電極が近接しても、この近接部分は静電容量に寄与しないので、積層コンデンサアレイの静電容量の変動は抑制される。
【０００９】
また、ＥＳＲ制御部において、第１の内部電極は、隣接するコンデンサ素子部のＥＳＲ制御部における第２の内部電極と同一段になっていると共に、コンデンサ素子部間の境界線まで伸びていることが好ましい。このような構成により、各コンデンサ素子部における積層数の低減が図られる。また、ＥＳＲ制御部においても第１の内部電極がコンデンサ素子部間の境界線に伸びていることで、電歪による応力集中を一層回避することが可能となる。
【００１０】
ＥＳＲ制御部の内部電極と、誘電体層の積層方向から見てＥＳＲ制御部の内部電極と隣り合う静電容量部の内部電極とは、接続される極性が互いに異なっていることが好ましい。この場合、積層コンデンサアレイの静電容量を一層十分に確保できる。
【発明の効果】
【００１１】
本発明に係る積層コンデンサアレイによれば、電歪による応力集中を緩和しつつ、高ＥＳＲを実現できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明に係る積層コンデンサアレイの好適な実施形態について詳細に説明する。
【００１３】
図１は、本発明に係る積層コンデンサアレイの一実施形態を示す斜視図である。また、図２は、図１に示した積層コンデンサアレイの層構成を示す図であり、図３は、図１におけるＩＩＩ−ＩＩＩ線断面図である。
【００１４】
図１〜図３に示すように、積層コンデンサアレイ１は、積層体２と、積層体の側面に形成された外部電極３（３Ａ〜３Ｄ）及び端子導体４（４Ａ〜４Ｄ）とを備えている。
【００１５】
積層体２は、図２に示すように、誘電体層６の上に異なるパターンの内部電極７が形成されてなる複数の複合層５と、複合層５を挟むように積層され、保護層として機能する誘電体層６，６とによって、略直方体形状に構成されている。誘電体層６は、誘電体セラミックを含むセラミックグリーンシートの焼結体からなり、内部電極７は、導電性ペーストの焼結体からなる。
【００１６】
この積層体２においては、複数段の内部電極７が誘電体層６を挟んで対向するように複合層５が積層されることにより、外部電極３及び端子導体４の配列方向に沿って、一対のコンデンサ素子部８（８Ａ，８Ｂ）が形成されている（図３参照）。なお、実際の積層コンデンサアレイ１では、誘電体層６，６間の境界が視認できない程度に一体化されている。
【００１７】
外部電極３及び端子導体４は、導電性金属粉末及びガラスフリットを含む導電性ペーストを焼き付けることによって形成されている。外部電極３は、積層コンデンサアレイ１の実装の際に、所定の極性に接続される電極である。また、端子導体４は、コンデンサ素子部８における後述の静電容量部１２に属する内部電極７同士を並列に接続する導体であり、実装基板に直接接続されない、いわゆるＮＣ（Ｎｏ  Ｃｏｎｔａｃｔ）導体である。
【００１８】
外部電極３及び端子導体４は、積層体２における複合層５の積層方向に沿う２つの側面２ａ，２ｂにそれぞれ設けられている。外部電極３及び端子導体４は、側面２ａ，２ｂにおいて上述の積層方向に帯状に延在すると共に、積層体２の積層方向の端面に張り出すパッド部分を有している。
【００１９】
一方の側面２ａには、図１における左側から右側に向かって、＋極性（第１の極性）に接続される外部電極（第１の外部電極）３Ａ、ＮＣである端子導体（第１の端子導体）４Ａ、ＮＣである端子導体（第２の端子導体）４Ｃ、−極性（第２の極性）に接続される外部電極（第２の外部電極）３Ｃが配列されている。
【００２０】
また、他方の側面２ｂには、図１における左側から右側に向かって、−極性に接続される外部電極（第２の外部電極）３Ｂ、ＮＣである端子導体（第２の端子導体）４Ｂ、ＮＣである端子導体（第１の端子導体）４Ｄ、＋極性に接続される外部電極（第１の外部電極）３Ｄが配列されている。外部電極３Ａ〜３Ｄ及び端子導体４Ａ〜４Ｄは、所定の間隔をあけて離間した状態となっており、互いに電気的に絶縁されている。
【００２１】
次に、コンデンサ素子部８について説明する。
【００２２】
コンデンサ素子部８は、図２及び図３に示すように、積層コンデンサアレイ１のＥＳＲを制御するＥＳＲ制御部１１と、積層コンデンサアレイ１の静電容量に主として寄与する静電容量部１２とによって構成されている。
【００２３】
ＥＳＲ制御部１１は、複合層５の積層方向から見て静電容量部１２を挟むように配置されている。ＥＳＲ制御部１１は、図４に示すように、内部電極パターンの異なる２つの複合層５Ａ，５Ｂが積層されて形成されている。
【００２４】
複合層５Ａにおいて、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌで区切られた領域には、図４（ａ）に示すように、内部電極（第１の内部電極）７Ａ及び内部電極（第２の内部電極）７Ｂがそれぞれ形成されている。内部電極７Ａ及び内部電極７Ｂは、いずれも矩形のパターンとなっている。
【００２５】
内部電極７Ａは、引出電極９ａ，９ａによって外部電極３Ａと端子導体４Ａとにそれぞれ接続され、実装時に＋極性を有する。内部電極７Ｂは、引出電極９ｂ，９ｂによって外部電極３Ｃと端子導体４Ｃとにそれぞれ接続され、実装時に−極性を有する。
【００２６】
また、複合層５Ｂにおいて、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌで区切られた領域には、図４（ｂ）に示すように、内部電極（第２の内部電極）７Ｃ及び内部電極（第１の内部電極）７Ｄがそれぞれ形成されている。内部電極７Ｃ及び内部電極７Ｄは、内部電極７Ａ及び内部電極７Ｂに対し、境界線Ｌについて対称的な矩形のパターンとなっている。
【００２７】
内部電極７Ｃは、引出電極９ｃ，９ｃによって外部電極３Ｂと端子導体４Ｂとにそれぞれ接続され、実装時に−極性を有する。内部電極７Ｄは、引出電極９ｄ，９ｄによって外部電極３Ｄと端子導体４Ｄとにそれぞれ接続され、実装時に＋極性を有する。
【００２８】
コンデンサ素子部８ＡにおけるＥＳＲ制御部１１では、上述した２つの複合層５Ａ，５Ｂが積層されることにより、＋極性に接続される内部電極７Ａと、−極性に接続される内部電極７Ｃとが、少なくとも一層の誘電体層６を挟んで積層方向に対向している。
【００２９】
また、コンデンサ素子部８ＢにおけるＥＳＲ制御部１１では、複合層５Ａ，５Ｂが積層されることにより、コンデンサ素子部８ＡにおけるＥＳＲ制御部１１とは極性が積層方向に反転した状態で、＋極性に接続される内部電極７Ｄと、−極性に接続される内部電極７Ｂとが、少なくとも一層の誘電体層６を挟んで積層方向に対向している。
【００３０】
一方、静電容量部１２は、図５に示すように、内部電極パターンの異なる２つの複合層５Ｃ，５Ｄが交互に複数積層されて形成されている。複合層５Ｃにおいて、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌで区切られた領域には、図５（ａ）に示すように、内部電極（第３の内部電極）７Ｅ及び内部電極（第４の内部電極）７Ｆがそれぞれ形成されている。内部電極７Ｅ及び内部電極７Ｆは、内部電極７Ａ及び内部電極７Ｂと同様に、いずれも矩形のパターンとなっている。
【００３１】
内部電極７Ｅは、引出電極９ｅによって端子導体４Ａにのみ接続され、端子導体４Ａ、及びＥＳＲ制御部１１の内部電極７Ａを介して外部電極３Ａに接続される。これにより、内部電極７Ｅは、実装時に＋極性を有する。内部電極７Ｆは、引出電極９ｆによって端子導体４Ｃにのみ接続され、端子導体４Ｃ、及びＥＳＲ制御部１１の内部電極７Ｂを介して外部電極３Ｃに接続される。これにより、内部電極７Ｆは、実装時に−極性を有する。
【００３２】
また、複合層５Ｄにおいて、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌで区切られた領域には、図５（ｂ）に示すように、内部電極（第４の内部電極）７Ｇ及び内部電極（第３の内部電極）７Ｈがそれぞれ形成されている。内部電極７Ｇ及び内部電極７Ｈは、内部電極７Ｅ及び内部電極７Ｆに対し、境界線Ｌについて対称的な矩形のパターンとなっている。
【００３３】
内部電極７Ｇは、引出電極９ｇによって端子導体４Ｂにのみ接続され、端子導体４Ｂ、及びＥＳＲ制御部１１の内部電極７Ｃを介して外部電極３Ｂに接続される。これにより、内部電極７Ｇは、実装時に−極性を有する。内部電極７Ｈは、引出電極９ｈによって端子導体４Ｄにのみ接続され、端子導体４Ｄ、及びＥＳＲ制御部１１の内部電極７Ｄを介して外部電極３Ｄに接続される。これにより、内部電極７Ｈは、実装時に＋極性を有する。
【００３４】
コンデンサ素子部８Ａにおける静電容量部１２では、上述した２つの複合層５Ｃ，５Ｄが複数積層されることにより、＋極性に接続される内部電極７Ｅと、−極性に接続される内部電極７Ｇとが、少なくとも一層の誘電体層６を挟んで積層方向に対向している。
【００３５】
コンデンサ素子部８Ｂにおける静電容量部１２では、複合層５Ｃ，５Ｄが複数積層されることにより、コンデンサ素子部８Ａにおける静電容量部１２とは極性が積層方向に反転した状態で、＋極性に接続される内部電極７Ｈと、−極性に接続される内部電極７Ｆとが、少なくとも一層の誘電体層６を挟んで積層方向に対向している。
【００３６】
一方のＥＳＲ制御部１１と静電容量部１２との境界部分においては、複合層５Ｂと複合層５Ｃとが積層方向に隣接している。また、他方のＥＳＲ制御部１１と静電容量部１２との境界部分においては、複合層５Ａと複合層５Ｄとが積層方向に隣接している。これにより、積層方向から見て、ＥＳＲ制御部１１の内部電極７と、これに隣り合う静電容量部１２の内部電極７とは、接続される極性が互いに異なるようになっている。
【００３７】
さらに、図３に示すように、ＥＳＲ制御部１１及び静電容量部１２において、＋極性に接続される内部電極７Ａ，７Ｄ，７Ｅ，７Ｈは、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌまで伸びている。段違いとなる内部電極７Ａ，７Ｄ，７Ｅ，７Ｈは、積層方向から見て互いに重なり合ってはいないが、その端部同士が境界線Ｌ上で整列した状態となっている。
【００３８】
内部電極７Ａ，７Ｄ，７Ｅ，７Ｈの端部から、同一段にある内部電極７Ｂ，７Ｃ，７Ｆ，７Ｇの端部までの間隔は、例えば１００μｍ以上となっている。これにより、製造誤差などによる内部電極７Ａ，７Ｄ，７Ｅ，７Ｈと内部電極７Ｂ，７Ｃ，７Ｆ，７Ｇとの接触の防止が図られている。また、内部電極７Ａ，７Ｄ，７Ｅ，７Ｈと内部電極７Ｂ，７Ｃ，７Ｆ，７Ｇとが同一段になっていることにより、コンデンサ素子部８Ａ，８Ｂにおける積層数の低減が図られる。
【００３９】
以上説明したように、積層コンデンサアレイ１では、静電容量部１２において内部電極７が端子導体４にのみ接続され、ＥＳＲ制御部１１において内部電極７が端子導体４及び外部電極３にそれぞれ接続されている。このような構成によれば、静電容量部１２における内部電極７が並列接続された端子導体４が、ＥＳＲ制御部１１における内部電極７を介して外部電極３に直列に接続される。
【００４０】
したがって、従来のように外部電極３に内部電極７を並列接続する場合と比較して高ＥＳＲを実現できる。ＥＳＲが向上することにより、共振周波数での急激なインピータンスの低下を防止でき、積層コンデンサアレイ１の広帯域化が可能となる。
【００４１】
また、この積層コンデンサアレイ１では、コンデンサ素子部８Ａ，８Ｂの境界線Ｌにおいて、ＥＳＲ制御部１１及び静電容量部１２に属する全ての＋極性の内部電極７が段違いに整列している。内部電極７がコンデンサ素子部８Ａ，８Ｂの境界線Ｌ側に伸びることで、外部から電圧が付加された場合に、コンデンサ素子部８Ａ，８Ｂの境界線Ｌ近傍を含む積層体２全体で電歪が生じることとなる。したがって、電歪による応力集中が回避され、クラック等の発生を抑制できる。なお、同極性の内部電極７が近接しても、この近接部分は静電容量に寄与しないので、積層コンデンサアレイ１の静電容量の変動は抑制される。
【００４２】
また、積層コンデンサアレイでは、ＥＳＲ制御部１１の内部電極と、積層方向から見てＥＳＲ制御部１１の内部電極７と隣り合う静電容量部１２の内部電極７とは、接続される極性が互いに異なっている。これにより、積層コンデンサアレイ１の静電容量を一層十分に確保できる。
【００４３】
外部電極３及び端子導体４の配列、及び複合層５における内部電極７のパターンは、種々の変形を適用し得る。
【００４４】
図６及び図７は、第１の変形例を示す図である。同図に示すように、第１の変形例では、積層体２の一方の側面２ａに、図示左側から右側に向かって、ＮＣである端子導体（第１の端子導体）１４Ａ、＋極性に接続される外部電極（第１の外部電極）１３Ａ、−極性に接続される外部電極（第２の外部電極）１３Ｃ、ＮＣである端子導体（第２の端子導体）１４Ｃが配列されている。
【００４５】
また、他方の側面２ｂには、図示左側から右側に向かって、ＮＣである端子導体（第２の端子導体）１４Ｂ、−極性に接続される外部電極（第２の外部電極）１３Ｂ、＋極性に接続される外部電極（第１の外部電極）１３Ｄ、ＮＣである端子導体（第１の端子導体）１４Ｄが配列されている。
【００４６】
ＥＳＲ制御部１１は、図６に示すように、内部電極パターンの異なる２つの複合層１５Ａ，１５Ｂが積層されて形成されている。複合層１５Ａにおいて、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌで区切られた領域には、図６（ａ）に示すように、内部電極（第１の内部電極）１７Ａ及び内部電極（第２の内部電極）１７Ｂがそれぞれ形成されている。内部電極１７Ａ及び内部電極１７Ｂは、いずれも矩形のパターンとなっている。
【００４７】
内部電極１７Ａは、引出電極１９ａ，１９ａによって外部電極１３Ａと端子導体１４Ａとにそれぞれ接続され、実装時に＋極性を有する。内部電極１７Ｂは、引出電極１９ｂ，１９ｂによって外部電極１３Ｃと端子導体１４Ｃとにそれぞれ接続され、実装時に−極性を有する。
【００４８】
また、複合層１５Ｂにおいて、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌで区切られた領域には、図６（ｂ）に示すように、内部電極（第２の内部電極）１７Ｃ及び内部電極（第１の内部電極）１７Ｄがそれぞれ形成されている。内部電極１７Ｃ及び内部電極１７Ｄは、内部電極１７Ａ及び内部電極１７Ｂに対し、境界線Ｌについて対称的な矩形のパターンとなっている。
【００４９】
内部電極１７Ｃは、引出電極１９ｃ，１９ｃによって外部電極１３Ｂと端子導体１４Ｂとにそれぞれ接続され、実装時に−極性を有する。内部電極１７Ｄは、引出電極１９ｄ，１９ｄによって外部電極１３Ｄと端子導体１４Ｄとにそれぞれ接続され、実装時に＋極性を有する。
【００５０】
一方、静電容量部１２は、図７に示すように、内部電極パターンの異なる２つの複合層１５Ｃ，１５Ｄが交互に複数積層されて形成されている。複合層１５Ｃにおいて、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌで区切られた領域には、図７（ａ）に示すように、内部電極（第３の内部電極）１７Ｅ及び内部電極（第４の内部電極）１７Ｆがそれぞれ形成されている。内部電極１７Ｅ及び内部電極１７Ｆは、内部電極１７Ａ及び内部電極１７Ｂと同様に、いずれも矩形のパターンとなっている。
【００５１】
内部電極１７Ｅは、引出電極１９ｅによって端子導体１４Ａにのみ接続され、端子導体１４Ａ、及びＥＳＲ制御部１１の内部電極１７Ａを介して外部電極１３Ａに接続される。これにより、内部電極１７Ｅは、実装時に＋極性を有する。内部電極１７Ｆは、引出電極１９ｆによって端子導体１４Ｃにのみ接続され、端子導体１４Ｃ、及びＥＳＲ制御部１１の内部電極１７Ｂを介して外部電極１３Ｃに接続される。これにより、内部電極１７Ｆは、実装時に−極性を有する。
【００５２】
また、複合層１５Ｄにおいて、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌで区切られた領域には、図７（ｂ）に示すように、内部電極（第４の内部電極）１７Ｇ及び内部電極（第３の内部電極）１７Ｈがそれぞれ形成されている。内部電極１７Ｇ及び内部電極１７Ｈは、内部電極１７Ｅ及び内部電極１７Ｆに対し、境界線Ｌについて対称的な矩形のパターンとなっている。
【００５３】
内部電極１７Ｇは、引出電極１９ｇによって端子導体１４Ｂにのみ接続され、端子導体１４Ｂ、及びＥＳＲ制御部１１の内部電極１７Ｃを介して外部電極１３Ｂに接続される。これにより、内部電極１７Ｇは、実装時に−極性を有する。内部電極１７Ｈは、引出電極１９ｈによって端子導体１４Ｄにのみ接続され、端子導体１４Ｄ、及びＥＳＲ制御部１１の内部電極１７Ｄを介して外部電極１３Ｄに接続される。これにより、内部電極１７Ｈは、実装時に＋極性を有する。
【００５４】
ＥＳＲ制御部１１及び静電容量部１２において、＋極性に接続される内部電極１７Ａ，１７Ｄ，１７Ｅ，１７Ｈは、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌまで伸びている。段違いとなる内部電極１７Ａ，１７Ｄ，１７Ｅ，１７Ｈは、積層方向から見て互いに重なり合ってはいないが、その端部同士が境界線Ｌ上で整列した状態となっている。
【００５５】
図８及び図９は、第２の変形例を示す図である。同図に示すように、第２の変形例では、積層体２の一方の側面２ａに、図示左側から右側に向かって、ＮＣである端子導体（第２の端子導体）２４Ｂ、＋極性に接続される外部電極（第１の外部電極）２３Ａ、−極性に接続される外部電極（第２の外部電極）２３Ｃ、ＮＣである端子導体（第１の端子導体）２４Ｄが配列されている。
【００５６】
また、他方の側面２ｂには、図示左側から右側に向かって、ＮＣである端子導体（第１の端子導体）２４Ａ、−極性に接続される外部電極（第２の外部電極）２３Ｂ、＋極性に接続される外部電極（第１の外部電極）２３Ｄ、ＮＣである端子導体（第２の端子導体）２４Ｃが配列されている。
【００５７】
ＥＳＲ制御部１１は、図８に示すように、内部電極パターンの異なる２つの複合層２５Ａ，２５Ｂが積層されて形成されている。複合層２５Ａにおいて、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌで区切られた領域には、図８（ａ）に示すように、内部電極（第１の内部電極）２７Ａ及び内部電極（第２の内部電極）２７Ｂがそれぞれ形成されている。内部電極２７Ａ及び内部電極２７Ｂは、いずれも矩形のパターンとなっている。
【００５８】
内部電極２７Ａは、引出電極２９ａ，２９ａによって外部電極２３Ａと端子導体２４Ａとにそれぞれ接続され、実装時に＋極性を有する。内部電極２７Ｂは、引出電極２９ｂ，２９ｂによって外部電極２３Ｃと端子導体２４Ｃとにそれぞれ接続され、実装時に−極性を有する。
【００５９】
また、複合層２５Ｂにおいて、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌで区切られた領域には、図８（ｂ）に示すように、内部電極（第２の内部電極）２７Ｃ及び内部電極（第１の内部電極）２７Ｄがそれぞれ形成されている。内部電極２７Ｃ及び内部電極２７Ｄは、内部電極２７Ａ及び内部電極２７Ｂに対し、境界線Ｌについて対称的な矩形のパターンとなっている。
【００６０】
内部電極２７Ｃは、引出電極２９ｃ，２９ｃによって外部電極２３Ｂと端子導体２４Ｂとにそれぞれ接続され、実装時に−極性を有する。内部電極２７Ｄは、引出電極２９ｄ，２９ｄによって外部電極２３Ｄと端子導体２４Ｄとにそれぞれ接続され、実装時に＋極性を有する。
【００６１】
一方、静電容量部１２は、図９に示すように、内部電極パターンの異なる２つの複合層２５Ｃ，２５Ｄが交互に複数積層されて形成されている。複合層２５Ｃにおいて、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌで区切られた領域には、図９（ａ）に示すように、内部電極（第３の内部電極）２７Ｅ及び内部電極（第４の内部電極）２７Ｆがそれぞれ形成されている。内部電極２７Ｅ及び内部電極２７Ｆは、内部電極２７Ａ及び内部電極２７Ｂと同様に、いずれも矩形のパターンとなっている。
【００６２】
内部電極２７Ｅは、引出電極２９ｅによって端子導体２４Ａにのみ接続され、端子導体２４Ａ、及びＥＳＲ制御部１１の内部電極２７Ａを介して外部電極２３Ａに接続される。これにより、内部電極２７Ｅは、実装時に＋極性を有する。内部電極２７Ｆは、引出電極２９ｆによって端子導体２４Ｃにのみ接続され、端子導体２４Ｃ、及びＥＳＲ制御部１１の内部電極２７Ｂを介して外部電極２３Ｃに接続される。これにより、内部電極２７Ｆは、実装時に−極性を有する。
【００６３】
また、複合層２５Ｄにおいて、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌで区切られた領域には、図９（ｂ）に示すように、内部電極（第４の内部電極）２７Ｇ及び内部電極（第３の内部電極）２７Ｈがそれぞれ形成されている。内部電極２７Ｇ及び内部電極２７Ｈは、内部電極２７Ｅ及び内部電極２７Ｆに対し、境界線Ｌについて対称的な矩形のパターンとなっている。
【００６４】
内部電極２７Ｇは、引出電極２９ｇによって端子導体２４Ｂにのみ接続され、端子導体２４Ｂ、及びＥＳＲ制御部１１の内部電極２７Ｃを介して外部電極２３Ｂに接続される。これにより、内部電極２７Ｇは、実装時に−極性を有する。内部電極２７Ｈは、引出電極２９ｈによって端子導体２４Ｄにのみ接続され、端子導体２４Ｄ、及びＥＳＲ制御部１１の内部電極２７Ｄを介して外部電極２３Ｄに接続される。これにより、内部電極２７Ｈは、実装時に＋極性を有する。
【００６５】
ＥＳＲ制御部１１及び静電容量部１２において、＋極性に接続される内部電極２７Ａ，２７Ｄ，２７Ｅ，２７Ｈは、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌまで伸びている。段違いとなる内部電極２７Ａ，２７Ｄ，２７Ｅ，２７Ｈは、積層方向から見て互いに重なり合ってはいないが、その端部同士が境界線Ｌ上で整列した状態となっている。
【００６６】
図１０及び図１１は、第３の変形例を示す図である。同図に示すように、第３の変形例では、積層体２の一方の側面２ａに、図示左側から右側に向かって、ＮＣである端子導体（第２の端子導体）３４Ｂ、＋極性に接続される外部電極（第１の外部電極）３３Ａ、ＮＣである端子導体（第１の端子導体）３４Ｄ、−極性に接続される外部電極（第２の外部電極）３３Ｃが配列されている。
【００６７】
また、他方の側面２ｂには、図示左側から右側に向かって、−極性に接続される外部電極（第２の外部電極）３３Ｂ、ＮＣである端子導体（第１の端子導体）３４Ａ、＋極性に接続される外部電極（第１の外部電極）３３Ｄ、ＮＣである端子導体（第２の端子導体）３４Ｃが配列されている。
【００６８】
ＥＳＲ制御部１１は、図１０に示すように、内部電極パターンの異なる２つの複合層３５Ａ，３５Ｂが積層されて形成されている。複合層３５Ａにおいて、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌで区切られた領域には、図１０（ａ）に示すように、内部電極（第１の内部電極）３７Ａ及び内部電極（第２の内部電極）３７Ｂがそれぞれ形成されている。内部電極３７Ａ及び内部電極３７Ｂは、いずれも矩形のパターンとなっている。
【００６９】
内部電極３７Ａは、引出電極３９ａ，３９ａによって外部電極３３Ａと端子導体３４Ａとにそれぞれ接続され、実装時に＋極性を有する。内部電極３７Ｂは、引出電極３９ｂ，３９ｂによって外部電極３３Ｃと端子導体３４Ｃとにそれぞれ接続され、実装時に−極性を有する。
【００７０】
また、複合層３５Ｂにおいて、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌで区切られた領域には、図１０（ｂ）に示すように、内部電極（第２の内部電極）３７Ｃ及び内部電極（第１の内部電極）３７Ｄがそれぞれ形成されている。内部電極３７Ｃ及び内部電極３７Ｄは、内部電極３７Ａ及び内部電極３７Ｂに対し、境界線Ｌについて対称的な矩形のパターンとなっている。
【００７１】
内部電極３７Ｃは、引出電極３９ｃ，３９ｃによって外部電極３３Ｂと端子導体３４Ｂとにそれぞれ接続され、実装時に−極性を有する。内部電極３７Ｄは、引出電極３９ｄ，３９ｄによって外部電極３３Ｄと端子導体３４Ｄとにそれぞれ接続され、実装時に＋極性を有する。
【００７２】
一方、静電容量部１２は、図１１に示すように、内部電極パターンの異なる２つの複合層３５Ｃ，３５Ｄが交互に複数積層されて形成されている。複合層３５Ｃにおいて、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌで区切られた領域には、図１１（ａ）に示すように、内部電極（第３の内部電極）３７Ｅ及び内部電極（第４の内部電極）３７Ｆがそれぞれ形成されている。内部電極３７Ｅ及び内部電極３７Ｆは、内部電極３７Ａ及び内部電極３７Ｂと同様に、いずれも矩形のパターンとなっている。
【００７３】
内部電極３７Ｅは、引出電極３９ｅによって端子導体３４Ａにのみ接続され、端子導体３４Ａ、及びＥＳＲ制御部１１の内部電極３７Ａを介して外部電極３３Ａに接続される。これにより、内部電極３７Ｅは、実装時に＋極性を有する。内部電極３７Ｆは、引出電極３９ｆによって端子導体３４Ｃにのみ接続され、端子導体３４Ｃ、及びＥＳＲ制御部１１の内部電極３７Ｂを介して外部電極３３Ｃに接続される。これにより、内部電極３７Ｆは、実装時に−極性を有する。
【００７４】
また、複合層３５Ｄにおいて、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌで区切られた領域には、図１１（ｂ）に示すように、内部電極（第４の内部電極）３７Ｇ及び内部電極（第３の内部電極）３７Ｈがそれぞれ形成されている。内部電極３７Ｇ及び内部電極３７Ｈは、内部電極３７Ｅ及び内部電極３７Ｆに対し、境界線Ｌについて対称的な矩形のパターンとなっている。
【００７５】
内部電極３７Ｇは、引出電極３９ｇによって端子導体３４Ｂにのみ接続され、端子導体３４Ｂ、及びＥＳＲ制御部１１の内部電極３７Ｃを介して外部電極３３Ｂに接続される。これにより、内部電極３７Ｇは、実装時に−極性を有する。内部電極３７Ｈは、引出電極３９ｈによって端子導体３４Ｄにのみ接続され、端子導体３４Ｄ、及びＥＳＲ制御部１１の内部電極３７Ｄを介して外部電極３３Ｄに接続される。これにより、内部電極３７Ｈは、実装時に＋極性を有する。
【００７６】
ＥＳＲ制御部１１及び静電容量部１２において、＋極性に接続される内部電極３７Ａ，３７Ｄ，３７Ｅ，３７Ｈは、コンデンサ素子部８Ａ，８Ｂ間の境界線Ｌまで伸びている。段違いとなる内部電極３７Ａ，３７Ｄ，３７Ｅ，３７Ｈは、積層方向から見て互いに重なり合ってはいないが、その端部同士が境界線Ｌ上で整列した状態となっている。
【００７７】
以上のような第１〜第３の変形例においても、静電容量部１２における内部電極が並列接続された端子導体が、ＥＳＲ制御部１１における内部電極を介して外部電極に直列に接続されている。したがって、従来のように外部電極に内部電極を並列接続する場合と比較して高ＥＳＲを実現できる。
【００７８】
また、内部電極がコンデンサ素子部８Ａ，８Ｂの境界線Ｌ側に伸びることで、外部から電圧が付加された場合に、コンデンサ素子部８Ａ，８Ｂの境界線Ｌ近傍を含む積層体２全体で電歪が生じることとなる。したがって、電歪による応力集中が回避され、クラック等の発生を抑制できる。
【００７９】
本発明は、上記実施形態に限られるものではない。例えば、上述した実施形態では、静電容量部１２を積層方向に挟むようにＥＳＲ制御部１１を設けているが、ＥＳＲ制御層１１は、積層体２のいずれの位置にあってもよい。また、実装時に外部電極及び内部電極に接続する極性は、上記実施形態と反転していてもよい。
【図面の簡単な説明】
【００８０】
【図１】本発明に係る積層コンデンサアレイの一実施形態を示す斜視図である。
【図２】図１に示した積層コンデンサアレイの層構成を示す図である。
【図３】図１におけるＩＩＩ−ＩＩＩ線断面図である。
【図４】ＥＳＲ制御部の複合層を示す図である。
【図５】静電容量部の複合層を示す図である。
【図６】第１の変形例におけるＥＳＲ制御部の複合層を示す図である。
【図７】第１の変形例における静電容量部の複合層を示す図である。
【図８】第２の変形例におけるＥＳＲ制御部の複合層を示す図である。
【図９】第２の変形例における静電容量部の複合層を示す図である。
【図１０】第３の変形例におけるＥＳＲ制御部の複合層を示す図である。
【図１１】第３の変形例における静電容量部の複合層を示す図である。
【符号の説明】
【００８１】
１…積層コンデンサアレイ、２…積層体、２ａ，２ｂ…側面、３Ａ，３Ｄ，１３Ａ，１３Ｄ，２３Ａ，２３Ｄ，３３Ａ，３３Ｄ…外部電極（第１の外部電極）、３Ｂ，３Ｃ，１３Ｂ，１３Ｃ，２３Ｂ，２３Ｃ，３３Ｂ，３３Ｃ…外部電極（第２の外部電極）、４Ａ，４Ｄ，１４Ａ，１４Ｄ，２４Ａ，２４Ｄ，３４Ａ，３４Ｄ…端子導体（第１の端子導体）、４Ｂ，４Ｃ，１４Ｂ，１４Ｃ，２４Ｂ，２４Ｃ，３４Ｂ，３４Ｃ…端子導体（第２の端子導体）、６…誘電体層、７Ａ，７Ｄ，１７Ａ，１７Ｄ，２７Ａ，２７Ｄ，３７Ａ，３７Ｄ…内部電極（第１の内部電極）、７Ｂ，７Ｃ，１７Ｂ，１７Ｃ，２７Ｂ，２７Ｃ，３７Ｂ，３７Ｃ…内部電極（第２の内部電極）、７Ｅ，７Ｈ，１７Ｅ，１７Ｈ，２７Ｅ，２７Ｈ，３７Ｅ，３７Ｈ…内部電極（第３の内部電極）、７Ｆ，７Ｇ，１７Ｆ，１７Ｇ，２７Ｆ，２７Ｇ，３７Ｆ，３７Ｇ…内部電極（第４の内部電極）、８…コンデンサ素子部、１１…ＥＳＲ制御部、１２…静電容量部、Ｌ…境界線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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