(57)【特許請求の範囲】
【請求項１】
信号上のノイズを低減する方法であって、
（ａ）送信ラインのバス・スタブにおける、第１の論理レベルから第２の論理レベルへの前記信号の遷移を検出し、及び、
（ｂ）クランプ装置をオンにするようパルス駆動し、その結果、前記バス・スタブのインピーダンスにほぼ等しいインピーダンスを有した該クランプ装置を介して、該クランプ装置が前記バス・スタブを、前記第２の論理レベルに等価な電圧に接続する
ことを含み、
前記クランプ装置のインピーダンスが前記バス・スタブのインピーダンスにほぼ等しくなるように寸法が定められた１つか又は複数のＦＥＴを、前記クランプ装置が含むことからなる、方法。
【請求項２】
信号上のノイズを低減するための装置であって、
前記信号を受け取る受信器と、
前記受信器の出力に接続されたパルス発生器であって、送信ラインのバス・スタブにおける、第１の論理レベルから第２の論理レベルへの前記信号の遷移を、前記受信器が検出した時に、パルスを発生させる、パルス発生器
とを備え、
前記バス・スタブのインピーダンスにほぼ等しいインピーダンスを有したクランプ装置を介して、前記パルス発生器が、前記バス・スタブを、前記第２の論理レベルに等価な電圧に接続し、該クランプ装置のインピーダンスが前記バス・スタブのインピーダンスにほぼ等しくなるように寸法が定められた１つか又は複数のＦＥＴを、該クランプ装置が含むことからなる、装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子回路に関するものである。本発明は特に、集積回路の入力／出力回路に関するものである。さらに詳細に言えば、本発明はいくつかの集積回路間において相互接続された高速信号のオーバシュート及びアンダーシュートを低減するための回路に関するものである。
【０００２】
【従来の技術】
複数の集積回路の全てが共通信号に接続される場合が多い。この１つの例として、複数のＤＲＡＭチップに接続されたマイクロプロセッサにおけるデータ・ラインがある。プリント回路基板のレイアウトを単純化するために、これらのチップの全てを接続するトレースを主トランク・ラインとして経路指定し、小さい「スタブ」を該トランクから分岐させて、これに各個別のデバイスを接続することが可能である。これは、バスと呼ばれることが多い。この構成は便利ではあるが、厳しいグリッチ及び信号の完全性の問題が生じる可能性がある。これは特に、信号の立ち上がりまたは立ち下がり時間が、スタブを伝わる信号の伝搬時間より短い場合に当てはまる。信号の完全性の問題が生じるのは、高速の立ち上がりまたは立ち下がり信号がスタブの端部の開回路インピーダンスにより反射され、スタブに沿って伝搬し、トランク・ラインに戻される場合である。これらの反射は、バスの全ての位置において動的に所望の信号電圧に加えられるか、あるいは所望の信号電圧から減じられるので、グリッチが生じ、セトリング時間が長くなる可能性がある。
【０００３】
【発明が解決しようとする課題】
従って、本発明の目的は、バス全体の速度が遅くなる原因となる信号の立ち上がりまたは立ち下がりの低速化を誘発することなく、さらに、バスのノイズ・イミュニティが低下する原因となるバスにおける電圧のスイングの縮小化をもたらすことのない、バス・スタブにおける反射を低減する改良された方法を提供することにある。
【０００４】
【課題を解決するための手段】
本発明は、バスにおいてローからハイへの遷移またはハイからローへの遷移が生じると、これを検知することによって、各バス毎の反射を低減させる。遷移を検出すると、短い時間期間にわたって信号を新規（遷移後）電圧にクランプする、インピーダンス整合されたクランプ装置が起動する。このクランプ作用によって、反射波のエネルギが減少し、バスの電圧を変化させる反射波の影響が低下する。バス・スタブの端部における各非駆動装置がこのクランプ作用を実施する。これによって、信号の完全性に及ぼされる全てのスタブの影響が最小限に抑えられる。
【０００５】
【実施例】
図２には、反射波のエネルギを低減させるために実施されるステップが示されている。以下にその内容を列記する。
２０２：まず、バスに遷移が生じると、スタブの端部に接続された装置がそれを検出する。
２０４：前記装置は、ハイからローへの遷移であるか、または、ローからハイへの遷移であるかを判定する。
２０６：ハイからローへの遷移であれば、前記装置は、第１のインピーダンスを介してバスをロー論理レベルにクランプするクランプ装置をオンにする。
２０８：ローからハイへの遷移であれば、前記装置は、第２のインピーダンスを介してバスをハイ論理レベルにクランプするクランプ装置をオンにする。
２１０：その後、前記装置は、それぞれのクランプ装置をオン状態にする時間期間だけ待機する。
２１２：その時間期間が経過すると、オンにされていたクランプ装置がオフにされる。
【０００６】
図１は、図２のステップを実施する回路の概略図である。パッド１０２は、バスに電気的に接続されている。ドライバ１０４は、バスの駆動が可能な装置に設けられているであろう任意の出力ドライバである。ドライバ１０４の出力は、バスを駆動するためにパッド１０２に接続される。
【０００７】
その入力がパッド１０２に接続された受信器１０６は、バスの論理レベルを検知する。受信器１０６の出力は、ボックス１５０内に示されたパルス発生器回路に接続されている。パルス発生器回路１５０は、受信器１０６の出力変化に応答し、２つの出力ＣＨまたはＣＬの一方からパルスを送り出す。受信器１０６の出力が、バスにロー論理レベルからハイ論理レベルへの遷移が生じたことを表している場合、パルス発生器回路１５０はＣＨ出力にパルスを送り出す。受信器１０６の出力がバスにハイ論理レベルからロー論理レベルへの遷移が生じたことを表している場合、パルス発生器回路１５０はＣＬ出力にパルスを送り出す。
【０００８】
望ましい実施態様の場合、受信器１０６の出力は、ＮＡＮＤゲート１０８の第１の入力、ＮＯＲゲート１１０の第１の入力、及び、遅延装置１１２の入力に接続される。遅延装置１１２の出力はインバータ１２８の入力に接続される。インバータ１２８の出力はＮＡＮＤゲート１０８の第２の入力及びＮＯＲゲート１１０の第２の入力に接続される。ＮＡＮＤゲート１０８の出力はノードＣＨである。ＮＯＲゲート１１０の出力はノードＣＬである。ＮＡＮＤゲート１０８の出力、すなわちノードＣＨは、ｐチャネル電界効果トランジスタ（ＰＦＥＴ）１１４のゲートに接続される。ＰＦＥＴ１１４のドレインはハイ論理レベルを画定する電源に接続される。図１の場合、これは正電源ＶＤＤである。ＰＦＥＴ１１４のソースは、パッド１０２に接続される。パッド１０２に接続されたバス・スタブにおける反射を最小限に抑えるために、ＰＦＥＴ１１４の寸法は、ＰＦＥＴ１１４がオンになったときのそのインピーダンスがパッド１０２に接続されたバス・スタブのインピーダンスに近似するように選択するのが望ましい。
【０００９】
遅延装置１１２は、いくつかの方法で構成することが可能である。遅延装置の入力と出力の間に接続された抵抗器と、その出力から負電源ＧＮＤに接続されたコンデンサから構成されるＲＣネットワークを利用することが可能である。直列に接続された複数のインバータを利用することも可能である。これらのインバータは、インバータの速度を調整して、プロセス、電圧、及び温度の変動を補償する補償回路に接続することが可能である。駆動の競合を回避するために、遅延装置がもたらす遅延量は、バスのサイクル時間より短くすべきである。
【００１０】
ＮＯＲゲート１１０の出力、すなわちノードＣＬは、２つのｎチャネル電界効果トランジスタ（ＮＦＥＴ）１１６及び１１８のゲートに接続される。ＮＦＥＴ１１６のドレインは正の電源電圧ＶＤＤに接続される。ＮＦＥＴ１１６のソースはパッド１０２に接続される。ＮＦＥＴ１１８のドレインは、パッド１０２に接続される。ＮＦＥＴ１１８のソースはアースに接続される。
【００１１】
ＮＦＥＴ１１６及び１１８を直列に接続すると、該ＮＦＥＴが両方ともオンになると、パッドの電圧をセットする抵抗分割器が形成される。この抵抗分割器は、バスをプログラマブル電圧レベルにクランプする働きをし、クランプ電圧が、負の電源電圧ではない、バスのロー論理レベルを画定する電圧に整合できるようにする。バスのロー論理レベルを画定する電圧が負の電源電圧に等しい場合は、抵抗分割器を単一トランジスタに置き換えることも可能である。パッド１０２に接続されたバス・スタブにおける反射を最小限に抑えるため、ＮＦＥＴ１１６及び１１８の寸法は、ＮＦＥＴ１１６及び１１８がオンになった時の、その並列インピーダンスが、パッド１０２に接続されたバス・スタブのインピーダンスに近似するように選択することが望ましい。当該技術者には明らかなように、ＮＦＥＴ１１６及び１１８から構成される抵抗分割器のテブナンの等価回路は、バスのロー論理レベルに等しい電圧源と、並列をなすＮＦＥＴ１１６及び１１８のインピーダンスになる。同様に、当該技術者には明らかなように、バスにおけるハイ論理レベルを画定する電圧が、正の電源電圧でなければ、２つのＰＦＥＴから構成される電圧分割器の代わりにＰＦＥＴ１１４を用いて、バスにおけるハイ論理レベルに等しい電圧源と、第２のインピーダンスから構成されるテブナンの等価回路を形成することも可能である。
【００１２】
ＣＬが切換わる時にＮＦＥＴ１１６及び１１８のゲート・キャパシタンスによってバスに放出される電荷を補償するようにするのも望ましい。この補償は、インバータ１２０及びコンデンサ１２２によって実施することが可能である。インバータ１２０に対する入力はノードＣＬに接続される。インバータ１２０の出力はコンデンサ１２２の端子の１つに接続される。コンデンサ１２２のもう１つの端子はパッド１０２に接続される。ノードＣＬが切換わると、インバータ１２０の出力はそれとは逆方向に切換わる。この結果、コンデンサ１２２は、ＮＦＥＴ１１６及び１１８のゲート・キャパシタンスによってパッド１０２に付加される電荷またはパッド１０２から除去される電荷とは逆になるように、パッド１０２に電荷を付加するか、または、パッド１０２から電荷を除去する。こうして、パッド１０２、ひいてはバスに放出される電荷の少なくとも一部は、インバータ１２０及びコンデンサ１２２によって補償される。同様に、ＣＨが切換わるときにＰＦＥＴ１１４のゲート・コンデンサによってバスに放出される電荷を補償することが望ましい場合もある。これは、その入力がＣＨ及びもう１つのコンデンサに接続されたインバータによって実施可能である。
【００１３】
もちろん、請求の範囲に記載の発明は、望ましい実施態様によって限定されるべきものではなく、本発明の概念の範囲及び精神の内に他の修正及び変更を包含するものである。例えば、本発明の説明は、複数のスタブを備えたバスにおける信号のクランプに関連して行われてきた。しかし、ある２点間を結ぶ、スタブのない信号ラインにおいても容易に利用することが可能である。解説した実施態様は、例証のためのものとみなすべきであって、限定とみなすべきではなく、本発明の範囲は、以上の説明よってではなく、特許請求の範囲によって明らかにされている。
【００１４】
〔実施態様〕
なお、本発明の実施態様の例を以下に示す。
【００１５】
〔実施態様１〕  信号のノイズを低減する方法であって、
（ａ）第１の電圧レベルから第２の電圧レベルへの信号の遷移を検出するステップ（２０２）と、
（ｂ）前記第２の電圧レベルが第１の電圧範囲内にある場合、第１のクランプ装置をオンにするステップであって、
前記第１の電圧範囲はロー論理レベルを画定することと、
前記第１のクランプ装置は前記信号に接続されることと、
前記第１のクランプ装置は、オンになると、第１の電圧源と、前記信号と論理基準電圧の間に直列に接続された第１のインピーダンスから構成される第１のテブナンの等価回路を形成すること
を特徴とするステップ（２０６）と、
（ｃ）前記第２の電圧レベルが第２の電圧範囲内にある場合、第２のクランプ装置をオンにするステップであって、
前記第２の電圧範囲はハイ論理レベルを画定することと、
前記第２のクランプ装置は前記信号に接続されることと、
前記第２のクランプ装置は、オンになると、第２の電圧源と、前記信号と論理基準電圧の間に直列に接続された第２のインピーダンスから構成される第２のテブナンの等価回路を形成すること
を特徴とするステップ（２０８）と、
（ｄ）前記第１のクランプ装置と前記第２のクランプ装置の一方がオンになっている時間期間にわたって待機するステップ（２１０）と、
（ｅ）オンになっている前記第１のクランプ装置と前記第２のクランプ装置の前記一方をオフにするステップ（２１２）と
を設けて成る方法。
【００１６】
〔実施態様２〕  信号のノイズを低減するための装置であって、
受信器出力と受信器入力を備えた受信器（１０６）であって、前記受信器入力が前記信号に接続され、前記受信器出力が、前記信号がロー論理レベルかハイ論理レベルかを示す受信器（１０６）と、
パルス発生器入力、クランプ・ハイ出力（ＣＨ）、及びクランプ・ロー出力（ＣＬ）を備えたパルス発生器（１５０）であって、前記パルス発生器入力が前記受信器出力に結合され、前記クランプ・ハイ出力が前記パルス発生器入力に応答して、前記パルス発生器入力が前記信号がロー論理レベルからハイ論理レベルに遷移したことを示した時に、第１のパルスを発生し、さらに、前記クランプ・ロー出力が前記パルス発生器入力に応答して、前記パルス発生器入力が前記信号がハイ論理レベルからロー論理レベルに遷移したことを示した時に第２のパルスを発生するように構成されたパルス発生器（１５０）と、
前記クランプ・ハイ出力に結合されて、オンになると、前記信号と第１の電源ノードの間に無限でない第１のインピーダンスを生じる第１のクランプ装置（１１４）であって、前記第１のパルスの期間だけオンになる第１のクランプ装置（１１４）と、
前記クランプ低出力に結合されて、オンになると、前記信号と第２の電源ノードとの間に無限でない第２のインピーダンスを生じる第２のクランプ装置（１１８）であって、前記第２のパルスの期間だけオンになる第２のクランプ装置（１１８）と
を設けて成る装置。
【００１７】
〔実施態様３〕  前記クランプ・ロー出力に結合されて、オンになると、前記信号と前記第１の電源ノードの間に無限でない第３のインピーダンスを生じ、前記第２のパルスの期間だけオンになる第３のクランプ装置（１１６）がさらに含まれていることを特徴とする、実施態様２に記載の装置。
【００１８】
〔実施態様４〕  前記クランプ・ハイ出力に結合されて、オンになると、前記信号と前記第２の電源ノードの間に無限でない第４のインピーダンスを生じ、前記第１のパルスの間だけオンになる第４のクランプ装置がさらに含まれていることを特徴とする、実施態様２または実施態様３に記載の装置。
【００１９】
〔実施態様５〕  前記パルス発生器に、遅延入力と遅延出力を備えた遅延装置（１１２）が含まれていることと、
前記遅延出力は、一定の時間期間遅延された後、前記遅延入力に続いて振舞うことと、
前記遅延入力が前記受信器出力に結合されること
を特徴とする、実施態様２乃至実施態様４のいずれか一項に記載の装置。
【００２０】
〔実施態様６〕  前記パルス発生器に、ＮＡＮＤゲート（１０８）とＮＯＲゲート（１１０）が含まれることと、
前記ＮＡＮＤゲート（１０８）と前記ＮＯＲゲート（１１０）はともに、前記受信器出力と前記遅延出力の両方に結合される入力を備えることを特徴とする、実施態様２乃至実施態様５のいずれか一項に記載の装置。
【００２１】
〔実施態様７〕  前記ＮＡＮＤゲート（１０８）がＮＡＮＤ出力を備え、前記ＮＯＲゲート（１１０）がＮＯＲ出力を備えることと、
前記ＮＡＮＤ出力が前記クランプ・ハイ出力を備え、前記ＮＯＲ出力が前記クランプ・ロー出力を備えることを特徴とする、実施態様６に記載の装置。
【００２２】
〔実施態様８〕  前記第１のクランプ装置（１１４）は電界効果トランジスタであり、前記第２のクランプ装置（１１８）は電界効果トランジスタであることを特徴とする、実施態様２に記載の装置。
【００２３】
〔実施態様９〕  前記第３のクランプ装置（１１６）は電界効果トランジスタであり、前記第４のクランプ装置は電界効果トランジスタであることを特徴とする、実施態様３または実施態様４に記載の装置。
【００２４】
〔実施態様１０〕  前記第１のクランプ装置（１１４）は電界効果トランジスタであり、前記第２のクランプ装置（１１８）は電解効果トランジスタであり、前記第３のクランプ装置（１１６）は電界効果トランジスタであり、前記第４のクランプ装置は電界効果トランジスタであることを特徴とする、実施態様５乃至実施態様７のいずれか一項に記載の装置。
【図面の簡単な説明】
【図１】本発明を実施する回路の概略図である。
【図２】反射波のエネルギを低減させるために、本発明によって実施されるステップを表した流れ図である。
【符号の説明】
１０２  パッド
１０４  ドライバ
１０６  受信器
１０８  ＮＡＮＤゲート
１１０  ＮＯＲゲート
１１２  遅延装置
１１４  ＰＦＥＴ
１１６  ＮＦＥＴ
１１８  ＮＦＥＴ
１２０  インバータ
１２２  コンデンサ
１２８  インバータ
１５０  パルス発生器
【図１】
0004475692.tif 000002
【図２】
0004475692.tif 000003