(57)【特許請求の範囲】
【請求項１】
回路（１１）であって、
上記回路によって処理される有用な信号を、上記回路内に供給するための入力端子（１９）と、
上記回路によって処理される有用な信号を、上記回路外に出力するための出力端子（１７）と、
上記入力端子（１９）と上記出力端子（１７）との間に接続されているとともに、上記有用な信号を処理するように設計された有用な回路と、
上記有用な回路へ電源電圧を供給するための電源電圧端子（１５）と、
上記有用な回路に接続されたグランド端子（２１）と、を有していて、
上記有用な回路が、第１の容量端子と、第２の容量端子と、内部容量ノードにおいて互いに接続された２つの直列キャパシタ（２９ａ、２９ｂ）とを有する容量素子を有していて、
第３の容量端子と、第４の容量端子と、別の内部容量ノードにおいて互いに接続された別の２つの直列キャパシタ（３１ａ、３１ｂ）の直列接続部とを有した別の容量素子をさらに有していて、
追加的な試験端子と基準端子との間に電圧が印加されると、上記第１の容量端子または上記第２の容量端子と上記基準端子との間に、直流電流、または、上記直列キャパシタの抵抗が５００Ωを超えるような周波数の交流電流が流れるように、上記第１の容量端子および上記第２の容量端子が、上記入力端子（１９）、上記出力端子（１７）、上記電源電圧端子（１５）、または、上記グランド端子（２１）からなる上記基準端子に結合されていて、
上記第３の容量端子または上記第４の容量端子が、上記基準端子に結合されていて、
上記追加的な試験端子（１３）が、上記内部容量ノードに結合されていると共に、上記追加的な試験端子（１３）と上記基準端子との間に電圧が印加されると上記直列キャパシタ（２９ａ、２９ｂ）の少なくとも１つに電圧が印加されるように形成されていて、
上記追加的な試験端子（１３）が、上記別の内部容量ノードに結合されていると共に、上記追加的な試験端子（１３）と上記基準端子との間に電圧が印加されると上記別の直列キャパシタ（３１ａ、３１ｂ）の少なくとも１つに電圧が印加されるように形成されていて、
５００Ωを越える試験端子抵抗値を有する試験端子抵抗（３３）が、上記追加的な試験端子（１３）と上記内部容量ノードとの間に配置されていて、
５００Ωを越える試験端子抵抗値を有する別の試験端子抵抗（３５）が、上記追加的な試験端子（１３）と上記別の内部容量ノードとの間に配置されている、
回路。
【請求項２】
上記容量素子が、上記入力端子と上記回路（１１）の内部端子との間、あるいは上記回路（１１）の上記出力端子（１７）と上記回路（１１）の内部端子との間に接続されている結合素子である、請求項１に記載の回路。
【請求項３】
上記有用な回路が増幅回路を有していて、
上記容量素子が、上記容量素子の端子が上記グランド端子（２１）に接続されていない結合素子である、
請求項１または２に記載の回路。
【請求項４】
上記入力端子（１９）、上記出力端子（１７）、上記有用な回路、上記電源電圧端子（１５）、上記追加的な試験端子（１３）、上記グランド端子（２１）、および、上記容量素子が１チップ上に配置されている、請求項１〜３のいずれか１項に記載の回路。
【請求項５】
上記直列キャパシタ（２９ａ、２９ｂ）の１つの所定の絶縁耐力が、上記容量素子とは異なる上記有用な回路のデバイス（２３、２５、２７、３７、３９、４３、４５）の所定の絶縁耐力よりも高い、請求項１〜４のいずれか１項に記載の回路。
【請求項６】
有用な信号を５００ＭＨｚを超える周波数帯域で処理するように設計された、請求項１〜５のいずれか１項に記載の回路。
【請求項７】
上記２つの直列キャパシタ（２９ａ、２９ｂ）の上記絶縁耐力の低値よりも低い絶縁耐力を有する上記有用な回路の全てのデバイスが、上記有用な回路の上記デバイスの上記絶縁耐力を越える電圧が上記基準端子と上記追加的な試験端子（１３）との間に印加されると、上記有用な回路の上記デバイスには、電圧が印加されないか、または、上記有用な回路の上記デバイスの上記絶縁耐力を越えない電圧しか印加されないように、接続されている、請求項１〜６のいずれか１項に記載の回路。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、容量素子を有する回路、およびその試験方法に関する。
【０００２】
集積回路（integrated circuit; IC）は、現在ボード上の集積回路外に搭載されている電子デバイスを集積するようにますます求められている。集積回路外に搭載されている電子デバイスを集積することによって、所定の機能を実行する回路に必要とされる空間が小さくなる。これによって、例えばシリコン高周波ＩＣ内にキャパシタが集積される場合が増えてきている。従って、高周波回路または高周波システム内においてそれぞれ要求されるデバイス数を低減することができる。
【０００３】
通常は、シリコン高周波ＩＣまたはチップ内にそれぞれ集積されたキャパシタは、これらの耐圧が、集積回路内において用いられる半導体デバイスまたは抵抗デバイスよりも高くなるように設計されている。
【０００４】
しかしチップ内に集積されたキャパシタは、デバイスの試験中は、これらキャパシタの耐圧と同等に高い電圧の供給を受けることができない。このため、欠陥のあるキャパシタの検出が困難あるいは不可能である。これら欠陥のあるキャパシタは、集積回路の動作の信頼性にリスクを伴うことがある。
【０００５】
このような信頼性のリスクがあるため、集積回路内において用いられるキャパシタの外形寸法は、用いられるこれらのキャパシタの１つに欠陥が生じる可能性が低くなるような数値に限定される。これによって、寸法の大きいキャパシタは、ディスクリートキャパシタとして、回路基板上の外部端子または集積回路外に搭載される場合が多く、また外部端子を介してこれらの集積回路に接続されることになる。従って、プリント回路基板上に外部キャパシタが搭載されることによって、所定の機能を有する回路のためのプリント回路基板に必要とされる空間が大きくなる。
【０００６】
本発明は、信頼性が改善された容量素子を有する回路、および信頼性が改善された回路の試験方法を提供することを目的とする。
【０００７】
上記目的は、請求項１に記載の回路、および本明細書に記載の方法によって達成される。
【０００８】
本発明は、回路であって、この回路によって処理される有用な信号を、この回路内に供給するための入力端子と、上記回路によって処理される有用な信号を、上記回路外に出力するための出力端子と、上記入力端子と上記出力端子との間に接続されているとともに、上記有用な信号を処理するように設計された有用な回路と、上記有用な回路へ電源電圧を供給するための電源電圧端子と、上記有用な回路に接続されたグランド端子と、を有していて、上記有用な回路が、第１の容量端子と、第２の容量端子と、内部容量ノードにおいて互いに接続された２つの直列キャパシタとを有する容量素子を有していて、直流電流、または、上記直列キャパシタの抵抗が５００Ωを超えるような周波数の交流電流が流れるように、上記第１の容量端子および上記第２の容量端子が、上記入力端子、上記出力端子、上記電源電圧端子、または、上記グランド端子からなる基準端子に結合されていて、追加的な試験端子をさらに有していて、上記追加的な試験端子が、上記内部容量ノードに結合されていると共に、上記試験端子と、上記追加的な試験端子との間に流す電流の経路に対応した上記基準端子との間に、上記直列キャパシタの少なくとも１つが配置されるように形成されている、回路を提供する。
【０００９】
さらに本発明は、回路を試験するための方法であって、この回路が、この回路によって処理される有用な信号を、上記回路内に供給するための入力端子と、上記回路によって処理される有用な信号を、上記回路外に出力するための出力端子と、上記入力端子と上記出力端子との間に接続されていると共に、上記有用な信号を処理するように設計された有用な回路と、上記有用な回路へ電源電圧を供給するための電源電圧端子と、上記有用な回路に接続されたグランド端子と、を有していて、上記有用な回路が、第１の容量端子および第２の容量端子を有する容量素子を有していて、上記容量素子が、内部容量ノードにおいて互いに接続された２つの直列キャパシタの直列接続を有していて、直流電流、または、上記直列キャパシタの抵抗が５００Ωを超えるような周波数の交流電流が流れるように、上記第１の容量端子および上記第２の容量端子が、上記入力端子、上記出力端子、上記電源電圧端子、または、上記グランド端子からなる基準端子に結合されていて、追加的な試験端子をさらに有していて、上記追加的な試験端子が、上記内部容量ノードに結合されていると共に、上記追加的な試験端子と、上記追加的な試験端子との間に流す電流の経路に対応した上記基準端子との間に、上記直列キャパシタの少なくとも１つが配置されるように形成されている、回路を試験するための方法であって、上記基準端子と上記追加的な試験端子との間に電位差を印加する工程と、上記電位差を印加したことによって、上記追加的な試験端子において上記回路へ流れる電流に基づいて試験結果を判定する工程と、を含んでいる方法を提供する。
【００１０】
本発明は、２つの直列キャパシタが互いに接続された内部容量ノードを試験端子に接続できるように、回路内の容量素子を、２つのキャパシタを直列接続した形態として設計できるという認識に基づいている。従って、２つの直列キャパシタの１つにおける端子のうち、内部容量ノードに直接接続されていない側の端子は、例えば入力端子、出力端子、電源電圧端子、または、グランド端子からなる基準端子に結合することができる。このため直列キャパシタの試験時には、上記２つの直列キャパシタの１つに対して、回路内の別のデバイスの耐圧よりも高い電圧を直接印加することができる。
【００１１】
このように直列キャパシタは、例えば回路内の非容量デバイスといった別のデバイスよりも高い電圧または高い耐圧を用いて試験することができる。
【００１２】
高い耐圧を用いて直列キャパシタを試験することによって、この直列キャパシタの絶縁耐力の弱さを早期に検出することができる。これによって、試験中に絶縁耐力の弱さを示した直列キャパシタが実装されたチップは供給しない、あるいはチップに求められる品質が低いデバイスにのみ使用するという効果が得られる。従って、直列キャパシタの信頼性、ひいては直列キャパシタを有する容量素子の信頼性は、改善された絶縁耐力試験によって向上する。
【００１３】
直列キャパシタの信頼性が向上すると、チップ内により多くのキャパシタを集積できるという効果がある。なぜなら、これらの直列キャパシタが示す、チップ上に搭載された回路を完全に動作させるための信頼性のリスクが、大幅に低減されるからである。これによって、１チップ内により多くのキャパシタを集積することができるため、所定の機能性を有する回路に必要とされる空間が節減される。従って、本発明の一形態に従った回路による、必要とする空間の節減によって、例えば、携帯機器においてより柔軟なアプリケーションが提供可能となる。
【００１４】
さらに、キャパシタンスの大きいキャパシタまたは直列キャパシタ、従って領域の広いキャパシタまたは直列キャパシタを、１つのチップ上に集積することができる。なぜなら、これらの直列キャパシタの絶縁耐力の試験を改良したために、広い領域を有するキャパシタの信頼性のリスクが低減されるからである。
【００１５】
さらに、絶縁耐力が高められた直列キャパシタが用いられている集積回路では、他のデバイスの保護性能が改善される。なぜなら、本発明の一形態による回路内にあって、かつ直列キャパシタを試験するために間に電位差が印加された２つの端子に、直列キャパシタを直接接続することができるからである。
【００１６】
そして、本発明の一形態による回路では、直列キャパシタの絶縁耐力を試験するための電圧が、絶縁耐力の低い他のデバイスにおいて降下することがない。従って、高い電圧を印加して直列キャパシタを試験する際に、絶縁耐力の低い他のデバイスが破壊される可能性が低減される。
【００１７】
２つの直列キャパシタの形態で容量素子を配置することに起因して信頼性のリスクが高まり、これによってチップ上の容量値が増大するという不都合な点があっても、直列キャパシタの試験を改善して、直列キャパシタの信頼性を向上させることによって補償される。
【００１８】
つまり具体的には、例えば、値が１ｎＦの容量素子を実装するためには、値がそれぞれ２ｎＦの２つの直列キャパシタを直列接続させる。ここでは、容量値が２ｎＦである２つのキャパシタの１つは、値が１ｎＦであるキャパシタを１つのみ有するチップに比べて、その絶縁耐力が弱い可能性が高い。しかし、値が２ｎＦの２つの直列キャパシタが接続された内部容量ノードを試験端子に直接接続することができるため、絶縁耐力を試験するための電圧を直列キャパシタへ直接印加することができる。内部ノードは、外部の追加的な試験端子へ直接接続することができるため、試験端子へ高い電圧を印加することができる。従って、容量値が１ｎＦであるキャパシタよりも、値が２ｎＦである直列キャパシタへ高い電圧を印加することができる。このため、値がそれぞれ２ｎＦである２つの直列キャパシタから構成された容量素子の信頼性は、値が１ｎＦであるキャパシタを１つのみ有する容量素子よりも高い。これは、高い電圧を用いて絶縁耐力の試験を改良したためである。
【００１９】
本発明の好ましい実施形態について、添付図面を参照しながら以下に説明する。添付図面は次の通りである：
図１は、本発明の一実施形態による高周波回路を示す図である。
【００２０】
図１は、本発明の一実施形態による高周波回路１１を示している。この高周波回路１１すなわち回路は、試験端子１３、電源電圧端子１５、出力端子１７、入力端子１９、およびグランド端子２１を有している。高周波回路１１は、第１のＥＳＤ（electrostatic discharge;静電放電）保護トランジスタ２３、増幅トランジスタ２５、および第２のＥＳＤ保護トランジスタ２７をさらに有している。その上には、高周波回路は、第１の直列キャパシタ２９ａ、第２の直列キャパシタ２９ｂ、第３の直列キャパシタ３１ａ、および第４の直列キャパシタ３１ｂを有している。さらに、高周波回路１１内には、第１の試験端子抵抗３３、第２の試験端子抵抗３５、入力抵抗３７、出力抵抗３９、第１のバイアス抵抗４１ａ、第２のバイアス抵抗４１ｂ、バイアスインダクタンス４２、第１の可調整抵抗４３、および第２の可調整抵抗４５が配置されている。
【００２１】
入力端子１９は、入力抵抗３７を介してグランド端子２１に接続されており、また第１のＥＳＤ保護トランジスタ２３のコレクタ端子、および第１の直列キャパシタ２９ａの第１の端子に接続されている。第１の直列キャパシタ２９ａの第２の端子は、第２の直列キャパシタ２９ｂの第１の端子に接続されており、また第１の試験端子抵抗３３を介して試験端子１３に接続されている。第２の直列キャパシタ２９ｂの第２の端子は、第１のバイアス抵抗４１ａを介して電源電圧端子１５に接続されており、また第２のバイアス抵抗４１ｂを介してグランド端子２１に接続されており、さらに増幅トランジスタ２５のベース端子に接続されている。
【００２２】
増幅トランジスタ２５のコレクタ端子は、バイアスインダクタンス４２を介して電源電圧端子１５に結合されており、また第３の直列キャパシタ３１ａの第１の端子に接続されている。第３の直列キャパシタ３１ａの第２の端子は、第４の直列キャパシタ３１ｂの第１の端子に接続されており、また第２の試験端子抵抗３５を介して試験端子１３に接続されている。第４の直列キャパシタ３１ｂの第２の端子は、出力抵抗３９を介してグランド端子２１に接続されており、また出力端子１７、および第２のＥＳＤ保護トランジスタ２７のコレクタ端子に接続されている。
【００２３】
電源電圧端子１５は、第１の可調整抵抗４３を介して、第１のＥＳＤ保護トランジスタ２３のベース端子に導通するように接続されており、また第２の可調整抵抗４５を介して第２のＥＳＤ保護トランジスタ２７に導通するように接続されている。第１のＥＳＤ保護トランジスタ２３のエミッタ端子、増幅トランジスタ２５のエミッタ端子、および第２のＥＳＤ保護トランジスタ２７のエミッタはそれぞれ、グランド端子２１に導通するように接続されている。
【００２４】
第１のＥＳＤ保護トランジスタ２３および第２のＥＳＤ保護トランジスタ２７は、それぞれ逆方向に動作する。つまり、エミッタ端子からベース端子へのｐｎ接合に対して、逆方向の電圧が印加される。例えばＥＳＤ放電パルスのために、入力端子１９または出力端子１７から、第１のＥＳＤ保護トランジスタ２３または第２のＥＳＤ保護トランジスタ２７のコレクタ端子へ正の電圧パルスを印加する際に、ＥＳＤ保護トランジスタのコレクタ領域において多数のホールが生成される。これによってグランド端子２１へ大電流が流れて、ＥＳＤ過電圧パルスの崩壊が起こる。増幅トランジスタ２５の動作点は、第１のバイアス抵抗３１ａおよび第２のバイアス抵抗３１ｂを介して調整される。バイアスインダクタンス３２は、高周波交流信号成分を除去して、動作点調整および増幅トランジスタ２５の増幅を安定させるように機能する。
【００２５】
第１の直列キャパシタ２９ａおよび第２の直列キャパシタ２９ｂは、入力端子１９と増幅トランジスタ２５のベース端子との間に接続されている第１の結合素子または第１の結合容量をそれぞれ形成する。第１の結合素子は、直流成分または直流信号成分をそれぞれ除去して、入力端子１９と増幅トランジスタ２５のベース端子との間に交流のみが流れるように機能する。第３の直列キャパシタ３１ａと第４の直列キャパシタ３１ｂとの直列回路は、第２の結合素子または第２の結合容量をそれぞれ形成する。この第２の結合素子または第２の結合容量は、直流信号成分または直流成分をそれぞれ除去して、出力端子１７と増幅トランジスタ２５のコレクタ端子との間に交流のみが流れるように機能する。
【００２６】
高周波回路１１を試験するときには、第１の直列キャパシタ２９ａの絶縁耐力を試験するために、試験端子１３と入力端子１９との間に高電圧すなわち高電位差をそれぞれ印加することができる。第１の試験端子抵抗３３および直列キャパシタ２９ａを除く他の回路素子は、これらの回路素子において電圧降下が起こらないように、あるいはわずかな電圧降下のみが起こるように接続される。従ってこれら他の回路素子は、試験中に試験端子１３へ印加された高電圧から保護されるため、試験中に破壊されることはない。
【００２７】
試験端子１３と電源電圧端子１５ならびにグランド端子２１との間へ高電位差を印加することによって、第２の直列キャパシタ２９ｂの絶縁耐力を試験することができる。ここで、電源電圧端子１５とグランド端子２１とは同一の電位にあることが好ましく、それによって、試験端子１３からの電流は、第１の試験端子抵抗３３、第２の直列キャパシタ２９ｂ、および、第１のバイアス抵抗４１ａと第２のバイアス抵抗４１ｂとの並列接続部を介して排出される。その他の回路素子では、第２の試験キャパシタ２９ｂの試験中に大きな電圧降下が起こることがないため、これら他の回路素子は適切に保護される。
【００２８】
第３の直列キャパシタ３１ａを試験するためには、試験端子１３と電源電圧端子１５との間に電位差が印加される。第３の直列キャパシタ３１ａの試験中は、電流は、第２の試験端子抵抗３５、第３の直列キャパシタ３１ａ、およびバイアスインダクタンス４２を介して、電源電圧端子１５へ流れる。その他の回路素子には電流は流れないため、これらにおいて大きな電圧降下が起こることはない。従って上記その他の回路素子は、第３の直列キャパシタ３１ａの絶縁耐力を試験するために印加された高電位差から保護される。
【００２９】
第１の直列キャパシタ３１ｂの絶縁耐力を試験するためには、試験端子１３と出力端子１７との間に高電位差が印加される。プロセス中に流れる電流は、試験端子１３から、第２の試験端子抵抗３５および第４の直列キャパシタ３１ｂを通って、出力端子１７へと流れる。従って、第４の直列キャパシタ３１ｂの試験中は、高周波回路１１内の他のデバイスに電流は流れないため、これら他のデバイスは、試験端子１３と出力端子との間に印加された高電位差の影響から保護される。
【００３０】
第１の試験端子抵抗３３および第２の試験端子抵抗３５は、それぞれ、試験端子１３へ電位が印加されないデバイスの通常動作中には、第１の直列キャパシタ２９ａの第２の端子と直列キャパシタ３１ａの第２の端子とを、すなわち、第１の結合素子の内部容量ノードと第２の結合素子の内部容量ノードとを、結合しないように機能する。言い換えると、第１の試験端子抵抗３３および第２の試験端子抵抗３５は、第１の直列キャパシタ２９ａの第２の端子が、高周波回路の通常動作中において、第３の直列キャパシタ３１ａの第２の端子における電位に影響を及ぼさないか、あるいはわずかな影響しか及ぼさないように選択される。
【００３１】
以下では、互いに時間的にずれることなく試験される直列キャパシタ２９ａ、２９ｂ、３１ａ、および３１ｂの試験について説明する。図１に示されている高周波回路を試験するためには、試験端子１３に高電位が印加され、そして電源電圧端子１５、出力端子１７、入力端子１９、およびグランド端子２１に低電位または回路グランドがそれぞれ印加される。このため、試験中に試験端子１３から高周波回路へ流れる電流が検出され、このように検出された電流に対して試験結果が判定される。この試験結果から、直列キャパシタ２９ａ、２９ｂ、３１ａ、および３１ｂの絶縁耐力、すなわち高周波回路１１の品質に関する結論が導かれる。
【００３２】
試験端子１３での電流が所定値を超過した場合は、高周波回路１１を廃棄することができる。あるいは、異なる品質クラスが形成された場合は、試験端子での電流が所定値を超過する高周波回路１１は、例えば品質クラスの低いまたは悪いものとしてのみ売却するといったことができる。品質クラスの低い高周波回路は、例えば、直列キャパシタまたは結合素子の絶縁耐力に対する要求あるいは品質要求が低く設定されたデバイスに用いることができる。
【００３３】
図１に示されている本発明の実施形態では、全ての容量素子すなわち全ての結合素子は、２つのキャパシタの直列接続、すなわち第１の直列キャパシタ２９ａと第２の直列キャパシタ２９ｂとの直列接続、および、第３の直列キャパシタ２１ａと第４の直列キャパシタ３１ｂとの直列接続として実施されている。しかし、２つの結合素子の１つのみを２つの直列キャパシタによって実施することもできる。あるいは、本発明の一実施形態による回路において、高周波回路内に任意数の結合素子または容量素子をそれぞれ配置させ、これらの結合素子または容量素子を２つ以上の直列接続として実施することができる。
【００３４】
本発明の上記実施形態では、５００ＭＨｚを超える周波数帯域を有する有用な信号を処理するのに適するように、回路が前記高周波回路として設計されている。しかし、低周波帯域において使用可能な回路を含む任意の回路もまた用いることができる。本発明の上記実施形態では、回路全体がチップ上に配置されていることが好ましい。しかし、２つの直列キャパシタが共通の端子において試験端子に結合されているのであれば、回路のデバイスまたは直列キャパシタは、任意に（例えば回路基板上、または複数のチップ上に）配置されていてよい。上記実施形態では、対のキャパシタ間、すなわち直列接続された２つの直列キャパシタ間の２つの中間接点はそれぞれ、他の回路から電気的に絶縁されていることが好ましい。他の回路ノード、すなわち、例えば第１の直列キャパシタの第１の端子および第２の直列キャパシタの第２の端子は、入力部または電源電圧端子にそれぞれ、電気的に接続されているか、あるいは導通するように接続されている。しかし、第１の直列キャパシタの第１の端子および第２の直列キャパシタの第２の端子は、例えばインピーダンスを高く設計できる抵抗を介して、入力部の１つ、あるいは電源電圧端子へ接続することもできる。
【００３５】
本発明の上記実施形態では、直列キャパシタが互いに接続された対のキャパシタ間の中間接点、すなわち端子は、試験端子抵抗を介して試験接点に接続されている。従って、試験端子抵抗の値は、通常動作中（すなわち、試験入力部に電位が印加されないとき）の回路の機能に影響を与えないようにするために、例えば５００Ωよりも高く、好ましくは１０ｋΩより高い。
【００３６】
本発明の上記実施形態では、試験端子１３または試験接点へ試験電圧がそれぞれ印加される。一方、出力端子１７、入力端子１９、グランド端子２１、および電源電圧端子１５など他の全ての端子は、０ボルトに接続される。この結果、全ての直列キャパシタに同じ電圧が負荷されることとなって好ましい。試験端子１３における電流の電流電圧特性曲線を評価することによって、欠陥のある直列キャパシタが回路内に存在しているか否かを判断することができる。
【００３７】
しかし、試験端子と電源端子との間の電圧、およびグランド端子と入力端子と出力端子との間の電圧を調整して、上昇させた電圧を所定の時間、直列キャパシタの１つのみに印加することによって、回路内の直列キャパシタのいずれが欠陥品であるのかを、検出された電流値に基づいて判断することもできる。
【００３８】
本発明の上記実施形態では、直列キャパシタ２９ａ、２９ｂ、３１ａ、および３１ｂの電気強度または絶縁耐力はそれぞれ、高周波回路の他の全てのデバイスの電気強度よりも高いことが好ましい。しかし直列キャパシタの電気強度は、高周波回路内の別の任意のデバイスの電気強度のみ、あるいは高周波回路内の所定数の他のデバイスの電気強度のみより高くてもよい。
【００３９】
〔先行技術文献〕
ＵＳ  ６  ２５９  ２６８  Ｂ１
ＤＥ  １９９  ０４  ６０８  Ａ１
ＷＯ００／１７６６４  Ａ１
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態による高周波回路を示す図である。
【符号の説明】
【００４１】
１１    本発明の一実施形態による高周波回路
１３    試験端子
１５    電源電圧端子
１７    出力端子
１９    入力端子
２１    グランド端子
２３    第１のＥＳＤ保護トランジスタ
２５    増幅トランジスタ
２７    第２のＥＳＤ保護トランジスタ
２９ａ  第１の直列キャパシタ
２９ｂ  第２の直列キャパシタ
３１ａ  第３の直列キャパシタ
３１ｂ  第４の直列キャパシタ
３３    第１の試験端子抵抗
３５    第２の試験端子抵抗
３７    入力抵抗
３９    出力抵抗
４１ａ  第１のバイアス抵抗
４１ｂ  第２のバイアス抵抗
４２    バイアスインダクタンス
４３    第１の可調節抵抗
４５    第２の可調節抵抗
【図１】
0004459935.tif 000002