(57)【特許請求の範囲】
【請求項１】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に埋め込み酸化膜とアクティブシリコン膜を順次形成する段階１と、
前記アクティブシリコン膜上にチャンネルを形成するための第１フォトレジスト膜を形成する段階２と、
前記第１フォトレジスト膜の形成の後、前記アクティブシリコン膜が露出された部分にイオン注入工程によりリセスチャンネル領域を形成する段階３と、
前記第１フォトレジスト膜をマスクにして前記アクティブシリコン膜を所定の深さエッチングし、前記リセスチャンネル領域にチャンネルを形成する段階４と、
前記エッチングされたアクティブシリコン膜の両側壁にダミースペーサを形成する段階５と、
前記ダミースペーサ間の前記リセスチャンネル領域上にゲートを形成する段階６と、
前記第１フォトレジスト膜を除去した後、前記ダミースペーサが形成された領域を除外した前記アクティブシリコン膜と前記ゲートの上部に第２フォトレジスト膜を形成する段階７と、
前記ダミースペーサとゲート間に各々定義されたリセスチャンネル領域にイオンを注入して、チャンネルとソース／ドレインとが接する領域に、再結合センターを形成する段階８と、
前記ダミースペーサを除去した後、前記ゲートの両サイドに定義されたリセスチャンネル領域に低濃度不純物イオンを注入し、低濃度イオン領域を形成する段階９と、
前記ゲートの両側壁にスペーサを形成する段階１０と、
前記第２フォトレジスト膜を除去した後、前記アクティブシリコン膜に高濃度不純物イオンを注入し、ソース領域及びドレイン領域を形成する段階１１と、
前記ソース領域及びドレイン領域を形成した後、得られた構造物上に金属配線工程によりソース／ドレイン電極、及びゲート電極を形成する段階１２とを含んでなることを特徴とするＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項２】
前記段階４において、前記アクティブシリコン膜のエッチング底と前記埋め込み酸化膜の上面との間で定義されるチャンネル厚さが、前記ソース領域及びドレイン領域の厚さより薄く形成されるようにエッチングすることを特徴とする請求項１記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項３】
前記段階３にて、イオンのＲｐ（Ｐｒｏｊｅｃｔ  Ｒａｎｇｅ）が、チャンネル厚さの半分に相当するようにイオン注入を実施した後、段階４にて、前記リセスチャンネル領域を、５０Å以上除去することを特徴とする請求項１記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項４】
前記段階４における、エッチング工程は、乾式エッチングプロセスを利用して行い、前記リセスチャンネル領域のエッジ面を８０°以上の角度で形成することを特徴とする請求項１又は３記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項５】
前記リセスチャンネル領域の両側端部分は、各々前記ソース領域及びドレイン領域として同じ段差となるように形成することを特徴とする請求項１記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項６】
前記ダミースペーサは、窒化膜を用いて形成することを特徴とする請求項１記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項７】
前記ダミースペーサは、犠牲窒化膜工程によりスペーサ構造が１００Å以上の厚さを持つように形成されることを特徴とする請求項１または６記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項８】
前記段階６は、前記リセスチャンネル領域上にゲート酸化膜とポリシリコン膜を順次形成する段階と、ゲートマスク工程により前記ポリシリコン膜と前記ゲート酸化膜とをエッチングする段階とを含んでなることを特徴とする請求項１記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項９】
前記チャンネルとソース／ドレインとが接する領域に再結合センターを形成するために注入されるイオンは、シリコン（Ｓｉ＋）、ゲルマニウム（Ｇｅ＋）等の４Ｂ族イオンであることを特徴とする請求項１記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項１０】
前記チャンネルとソース／ドレインとが接する領域に再結合センターを形成するために注入されるイオンは、窒素（Ｎ＋）、アルゴン（Ａｒ＋）等の不活性気体イオンであることを特徴とする請求項１記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項１１】
前記スペーサは、窒化膜を用いて１００Å以上の厚さで形成することを特徴とする請求項１記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項１２】
前記スペーサは、酸化膜を用いて３００Å以上の厚さで形成することを特徴とする請求項１記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項１３】
前記ソース領域とドレイン領域との厚さは、前記リセスチャンネル領域と５０Å以上の差を有するように形成されることを特徴とする請求項１記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項１４】
前記ソース領域及びドレイン領域上に、シリサイド膜を形成する段階を更に追加することを特徴とする請求項１記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項１５】
ＳＯＩ基板上に埋め込み酸化膜と、アクティブシリコン膜を順次形成する段階１と、
前記アクティブシリコン膜上にチャンネルを形成するための第１フォトレジスト膜を形成する段階２と、
前記第１フォトレジスト膜の形成の後、前記アクティブシリコン膜が露出された部分にイオン注入工程によりリセスチャンネル領域を形成する段階３と、
前記第１フォトレジスト膜をマスクにして前記アクティブシリコン膜を所定の深さエッチングし、前記リセスチャンネル領域にチャンネルを形成する段階４と、
前記エッチングされたアクティブシリコン膜の両側壁にダミースペーサを形成する段階５と、
前記ダミースペーサ間の前記リセスチャンネル領域上にゲートを形成する段階６と、
前記第１フォトレジスト膜を除去した後、前記ダミースペーサが形成された領域を除外した前記アクティブシリコン膜と前記ゲートの上部に第２フォトレジスト膜を形成する段階７と、
前記ダミースペーサとゲート間に各々定義されたリセスチャンネル領域にイオンを注入して、チャンネルとソース／ドレインとが接する領域に再結合センターを形成すると同時に、前記ゲートの両サイドに定義されたリセスチャンネル領域に低濃度不純物イオンを注入し低濃度イオン領域を形成する段階８と、
前記ダミースペーサ上にスペーサを形成する段階９と、
前記第２フォトレジスト膜を除去した後、前記アクティブシリコン膜に高濃度不純物イオンを注入し、ソース領域及びドレイン領域を形成する段階１０と、
前記ソース領域及びドレイン領域を形成した後、得られた構造物上に金属配線工程によりソース／ドレイン電極、及びゲート電極を形成する段階１１とを含んでなることを特徴とするＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項１６】
前記段階４において、前記アクティブシリコン膜のエッチング底と前記埋め込み酸化膜の上面との間で定義されるチャンネル厚さが、前記ソース領域及びドレイン領域の厚さより薄く形成されるようにエッチングすることを特徴とする請求項１５記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項１７】
前記段階３にて、イオンのＲｐ（Ｐｒｏｊｅｃｔ  Ｒａｎｇｅ）が、チャンネル厚さの半分に相当するようにイオン注入を実施した後、段階４にて、前記リセスチャンネル領域を、５０Å以上除去することを特徴とする請求項１５記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項１８】
前記段階４における、エッチング工程は、乾式エッチングプロセスを利用して行い、前記リセスチャンネル領域のエッジ面を８０°以上の角度で形成することを特徴とする請求項１５又は１７記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項１９】
前記リセスチャンネル領域の両側端部分は、各々前記ソース領域及びドレイン領域として同じ段差となるように形成することを特徴とする請求項１５記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項２０】
前記ダミースペーサは、窒化膜を用いて形成することを特徴とする請求項１５記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項２１】
前記ダミースペーサは、犠牲窒化膜工程によりスペーサ構造が１００Å以上の厚さを持つように形成されることを特徴とする請求項１５または２０記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項２２】
前記段階６は、前記リセスチャンネル領域上にゲート酸化膜とポリシリコン膜を順次形成する段階と、ゲートマスク工程により前記ポリシリコン膜と前記ゲート酸化膜とをエッチングする段階とを含んでなることを特徴とする請求項１５記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項２３】
前記チャンネルとソース／ドレインとが接する領域に再結合センターを形成するために注入されるイオンは、シリコン（Ｓｉ＋）、ゲルマニウム（Ｇｅ＋）等の４Ｂ族イオンであることを特徴とする請求項１５記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項２４】
前記チャンネルとソース／ドレインとが接する領域に再結合センターを形成するために注入されるイオンは、窒素（Ｎ＋）、アルゴン（Ａｒ＋）等の不活性気体イオンであることを特徴とする請求項１５記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項２５】
前記スペーサは、窒化膜を用いて１００Å以上の厚さで形成することを特徴とする請求項１５記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項２６】
前記スペーサは、酸化膜を用いて３００Å以上の厚さで形成することを特徴とする請求項１５記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項２７】
前記ソース領域とドレイン領域との厚さは、前記リセスチャンネル領域と５０Å以上の差を有するように形成されることを特徴とする請求項１５記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【請求項２８】
前記ソース領域及びドレイン領域上に、シリサイド膜を形成する段階を更に追加することを特徴とする請求項１５記載のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）ＭＯＳ電界効果トランジスタ（ＭＯＳ−ＦＥＴ）製造方法に関するもので、特にリセスチャンネル（ｒｅｃｅｓｓ  ｃｈａｎｎｅｌ）を利用した完全空乏化された（Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ：以下ＦＤと言う）ＳＯＩ半導体集積回路の形成時に発生するしきい値電圧（Ｖｔ）の変化と、寄生バイポーラ効果（ｐａｒａｓｉｔｉｃ  ｂｉｐｏｌａｒ  ｅｆｆｅｃｔ）を改善させたＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法に関するものである。
【０００２】
【従来の技術】
従来のＦＤ−ＳＯＩ−ＭＯＳＦＥＴ素子は、理想的なサブスレッショルドスロープ（ｉｄｅａｌ  ｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｌｏｐ）、完全分離（ｐｅｆｅｃｔ  ｌｓｏｌａｔｉｏｎ）、無寄生容量（ｎｏ  ｐａｒａｓｉｔｉｃ  ｃａｐａｃｉｔａｎｃｅ）、無フローティングボディ効果（ｎｏ  ｆｌｏａｔｉｎｇｂｏｄｙ  ｅｆｆｅｃｔ）等の優れた特性はあるが、ＳＯＩ膜の厚さが薄く、ＳＯＩ膜の厚さの変動が激しいため、チャンネル形成時におけるしきい値電圧（Ｖｔ）特性の確保が難しい。又、従来のＦＤ−ＳＯＩ−ＭＯＳＦＥＴ素子は、ソース（Ｓ）／ドレイン（Ｄ）領域形成時、ＳＯＩの厚さが薄いため抵抗が大きく増加する問題点があった。
【０００３】
このような問題を解決するために従来のＦＤ−ＳＯＩ−ＭＯＳＦＥＴ製造方法では、リセスチャンネル（Ｒｅｃｅｓｓ  Ｃｈａｎｎｅｌ）を用いる方法があった。この方法は、酸化膜を所定の厚さまで形成した後、チャンネル以外の領域に酸化膜及び窒化膜による構成物を形成した後、酸化膜を除去する方式であり、このような方式は、シリコン部分酸化（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）法として知られ、周知のように、バーズビーク（Ｂｉｒｄ’ｓ  Ｂｅａｋ）の形成の問題を包含する。
【０００４】
もし、バーズビークが形成された領域にゲートが形成される場合、酸化膜の厚さの変動が起き、トランジスタの幅（Ｗ）と長さ（Ｇ）のレイアウト（ｌａｙｏｕｔ）が制限を受けるようになる。従って、従来のリセスチャンネルを用いたＦＤ−ＳＯＩ−ＭＯＳＦＥＴ製造方法は、ソース／ドレインの抵抗は改善されるが、チャンネル領域のゲート酸化膜の厚さがバーズビークにより変化するという問題があった。
【０００５】
超微細素子の製造に適用されるように、従来のリセスチャンネルを用いたＦＤ−ＳＯＩ−ＭＯＳＦＥＴ製造方法を容認するためには、その方法は薄いＳＯＩ膜の厚さの変化、特にチャンネルのエッジ部分の厚さを調節するような形に成されるべきである。
【０００６】
また、従来のリセスチャンネルを用いたＦＤ−ＳＯＩ−ＭＯＳＦＥＴ製造方法においては、要求されるしきい値電圧（Ｖｔ）を得るためには、ＳＯＩ膜に行うイオン注入は、ＳＯＩ膜が薄いため、非常に低いイオンエネルギーで実行されなければならない。
【０００７】
さらに、イオン注入工程は、ＦＤ−ＳＯＩ−ＭＯＳＦＥＴ製造方法の最終製造物に影響を及ぼす要因であるため、イオン注入の間、要求されるチャンネルのプロフィル（ｐｒｏｆｉｌｅ）を一定に維持されるようにしなければならない。
【０００８】
一方、ＦＤ−ＳＯＩ−ＭＯＳＦＥＴは、高集積化を達成するためには、ＬＤＤ領域を使用しない場合がある。ＦＤ−ＳＯＩ−ＭＯＳＦＥＴがリセスチャンネル構造を用いて製造される場合、リセスが形成される領域幅がチャンネル幅と、スペーサ幅の２倍を足した幅であるため、ＦＤ−ＳＯＩ−ＭＯＳＦＥＴの構造に依存してＬＤＤ領域が大きく制限を受ける場合がある。
【０００９】
従って、従来のリセスチャンネルを用いたＦＤ−ＳＯＩ−ＭＯＳＦＥＴ製造方法では、ＬＤＤ領域がない場合やＬＤＤ領域幅の短い場合に寄生バイポーラ効果が発生する可能性があり、これを改善するような形にしなければならない。
そのため、従来のリセスチャンネルを用いたＦＤ−ＳＯＩ−ＭＯＳＦＥＴ製造方法では、ソース／ドレイン領域にゲルマニウム（Ｇｅ）イオンを注入するか、或いはスペーサを除去した後、４５゜以上の傾斜角でアルゴン（Ａｒ）イオンを注入したりしていた。
【００１０】
上述の従来のリセスチャンネルを用いたＦＤ−ＳＯＩ−ＭＯＳＦＥＴ製造方法でのイオン注入は、耐電圧の改善を達成できる最も容易な方法ではあるが、ソース／ドレイン領域にゲルマニウム（Ｇｅ）イオンを１０％以上の高濃度で注入しなければならない問題点があり、或いはまた、スペーサを除去した後、鋭い角度で傾斜注入をしなければならないため、再現性が劣る問題点があった。さらに、イオン注入時、望まない部分までイオンが注入され、最終製造物である素子が熱キャリア（ｔｈｅｒｍａｌ  ｃａｒｒｉｅｒ）の低下を簡単に起こす構造を有するようになる問題点があった。
【００１１】
【発明が解決しようとする課題】
そこで、本発明は上記従来のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法における問題点に鑑みてなされたものであって、本発明の目的は、リセスチャンネルを利用したＦＤ−ＳＯＩ半導体集積回路の形成時に発生するしきい値電圧（Ｖｔ）の変化と寄生バイポーラ効果を改善したＳＯＩ−ＭＯＳ電界効果トランジスタの製造方法を提供することにある。
【００１２】
上記目的を達成するためになされた本発明によるＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に埋め込み酸化膜とアクティブシリコン膜を順次形成する段階１と、前記アクティブシリコン膜上にチャンネルを形成するための第１フォトレジスト膜を形成する段階２と、前記第１フォトレジスト膜の形成の後、前記アクティブシリコン膜が露出された部分にイオン注入工程によりリセスチャンネル領域を形成する段階３と、前記第１フォトレジスト膜をマスクにして前記アクティブシリコン膜を所定の深さエッチングし、前記リセスチャンネル領域にチャンネルを形成する段階４と、前記エッチングされたアクティブシリコン膜の両側壁にダミースペーサを形成する段階５と、前記ダミースペーサ間の前記リセスチャンネル領域上にゲートを形成する段階６と、前記第１フォトレジスト膜を除去した後、前記ダミースペーサが形成された領域を除外した前記アクティブシリコン膜と前記ゲートの上部に第２フォトレジスト膜を形成する段階７と、前記ダミースペーサとゲート間に各々定義されたリセスチャンネル領域にイオンを注入して、チャンネルとソース／ドレインとが接する領域に、再結合センターを形成する段階８と、前記ダミースペーサを除去した後、前記ゲートの両サイドに定義されたリセスチャンネル領域に低濃度不純物イオンを注入し、低濃度イオン領域を形成する段階９と、前記ゲートの両側壁にスペーサを形成する段階１０と、前記第２フォトレジスト膜を除去した後、前記アクティブシリコン膜に高濃度不純物イオンを注入し、ソース領域及びドレイン領域を形成する段階１１と、前記ソース領域及びドレイン領域を形成した後、得られた構造物上に金属配線工程によりソース／ドレイン電極、及びゲート電極を形成する段階１２とを含んでなることを特徴とする。
【００１３】
この時、本発明のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法は、前記ソース領域及びドレイン領域上に、シリサイド膜を形成する段階を更に追加することができる。
【００１４】
上記目的を達成するためになされた本発明による他のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法は、ＳＯＩ基板上に埋め込み酸化膜と、アクティブシリコン膜を順次形成する段階１と、前記アクティブシリコン膜上にチャンネルを形成するための第１フォトレジスト膜を形成する段階２と、前記第１フォトレジスト膜の形成の後、前記アクティブシリコン膜が露出された部分にイオン注入工程によりリセスチャンネル領域を形成する段階３と、前記第１フォトレジスト膜をマスクにして前記アクティブシリコン膜を所定の深さエッチングし、前記リセスチャンネル領域にチャンネルを形成する段階４と、前記エッチングされたアクティブシリコン膜の両側壁にダミースペーサを形成する段階５と、前記ダミースペーサ間の前記リセスチャンネル領域上にゲートを形成する段階６と、前記第１フォトレジスト膜を除去した後、前記ダミースペーサが形成された領域を除外した前記アクティブシリコン膜と前記ゲートの上部に第２フォトレジスト膜を形成する段階７と、前記ダミースペーサとゲート間に各々定義されたリセスチャンネル領域にイオンを注入して、チャンネルとソース／ドレインとが接する領域に再結合センターを形成すると同時に、前記ゲートの両サイドに定義されたリセスチャンネル領域に低濃度不純物イオンを注入し低濃度イオン領域を形成する段階８と、前記ダミースペーサ上にスペーサを形成する段階９と、
前記第２フォトレジスト膜を除去した後、前記アクティブシリコン膜に高濃度不純物イオンを注入し、ソース領域及びドレイン領域を形成する段階１０と、前記ソース領域及びドレイン領域を形成した後、得られた構造物上に金属配線工程によりソース／ドレイン電極、及びゲート電極を形成する段階１１とを含んでなることを特徴とする。
【００１５】
この時、本発明のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法は、前記ソース領域及びドレイン領域上に、シリサイド膜を形成する段階を更に追加することができる。
【００１６】
【発明の実施の形態】
次に、本発明にかかるＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法の実施の形態の具体例を図面を参照しながら説明する。
図１から図６は、本発明によるＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法の製造工程を説明するための断面図である。
【００１７】
まずＳＯＩ基板１０上に埋め込み酸化膜１１とアクティブシリコン膜１２を順次的に形成する。
次に、アクティブシリコン膜１２上に形成されるＭＯＳＦＥＴのチャンネルを形成するため、アクティブシリコン膜１２上にフォトレジストパターン１３を形成する。
その後、露出されたアクティブシリコン膜１２部分にリセスチャンネル領域１４を形成するためのイオン注入を実施する。
【００１８】
その後、フォトレジストパターン１３をマスクにしてアクティブシリコン膜１２を所定の深さエッチングする（図１）。
この時、エッチングされるアクティブシリコン膜１２は、アクティブシリコン膜１２のエッチング底と埋め込み酸化膜１１の上面との間で定義されるチャンネル厚さが、以後形成されるソース／ドレイン領域の厚さより薄く形成されるようにエッチングする。
【００１９】
ＭＯＳＦＥＴのチャンネル形成において、イオンのＲｐが最終チャンネル厚さの半分に相当するようにイオン注入を実施した後、リセスチャンネル領域１４を、シリコンエッチング工程により５０Å以上除去する。
そして、このフォトレジストマスクを用いたシリコンエッチングは、乾式エッチングプロセスによりエッチングを行い、リセスチャンネル領域１４のエッジ面を８０°以上の角度で形成する。
さらに、リセスチャンネル領域１４の両側端部分は、各々ソース領域２０及びドレイン領域２１（図５参照）として同じ段差となるように形成する。
【００２０】
図２を参照すると、窒化膜よりなるダミースペーサ１５は、エッチングされたアクティブシリコン膜１２の両側壁に形成される。ダミースペーサ１５は、犠牲窒化膜工程によりスペーサ構造が１００Å以上の厚さで形成する。
【００２１】
図３を参照すると、次に、ダミースペーサ１５間のリセスチャンネル１４上に、公知の方法でゲート酸化膜１６ａとポリシリコン膜１６ｂを順次形成する。ゲートマスク工程により、ゲート領域は、ポリシリコン膜１６ｂ形成の後、得られる結果的構造で定義される。その後、ゲート１６を形成するためにポリシリコン膜１６ｂとゲート酸化膜１６ａをエッチングする。
次に、ダミースペーサ１５が形成された部分を除外したアクティブシリコン膜１２の上部と、ゲート１６の上部にフォトレジスト膜１７を形成する。
【００２２】
その後、ダミースペーサ１５とゲート１６との間のリセスチャンネル領域１４の各々に不純物イオン注入を実施する。この時、注入されるイオンは、シリコン（Ｓｉ＋）、ゲルマニウム（Ｇｅ＋）などの４Ｂ族イオン、又は、窒素（Ｎ＋）、アルゴン（Ａｒ＋）などの不活性気体である。
上記イオンの注入でチャンネルとソース／ドレインとが接する領域に、再結合センター（ｒｅｃｏｍｂｉｎａｔｉｏｎ  ｃｅｎｔｅｒ）１４ａを形成する。これにより寄生バイポーラ効果を改善することができる。
【００２３】
図４を参照すると、ダミースペーサ１５を完全に除去してから、低濃度イオン領域１８を形成するために、低濃度不純物イオン、例えばＮ−を注入する。
【００２４】
図５を参照すると、次に、ゲート１６の両側壁に、スペーサ１９を形成する。この時、スペーサ１９は、窒化膜を用い１００Å以上の厚さで、除去されたダミースペーサ１５に相当する領域に配置、形成する。また、スペーサ１９は、窒化膜の代わりに酸化膜を用い３００Å以上の厚さで形成することができる。
【００２５】
その後、フォトレジスト膜１７を除去してから、アクティブシリコン膜１２に高濃度不純物イオン、例えばＮ＋を注入してソース領域２０とドレイン領域２１とを形成する。この時、ソース領域２０とドレイン領域２１は、リセスチャンネル領域１４と５０Å以上の段差が発生するように形成する。
【００２６】
図６を参照すると、ソース／ドレイン電極及びゲート電極の形成は、公知の金属配線工程によって実行される。このような一連の製造工程により、リセスチャンネル領域１４を用いたＦＤ−ＳＯＩ−ＭＯＳ電界効果トランジスタの製造が完了する。
【００２７】
図７は本発明の他のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法を説明するための断面図である。
図７を参照すると、ダミースペーサ１５をマスクとして寄生バイポーラ効果を抑制させるためのイオン注入工程と、低濃度イオン領域１８を形成するための低濃度不純物イオン、例えばＮ−の注入工程とを図３に示したダミースペーサ１５を用いた不純物イオン注入工程時に同時に遂行する。
【００２８】
図７に示された本発明の他のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法では、図６に示された工程との違いとして、ダミースペーサ１５を除去せずに、ダミースペーサ１５上に所定厚さの窒化膜や酸化膜を形成した後、窒化膜や酸化膜をエッチングして、図５に示されたスペーサと同じ構造を持つスペーサ１９を形成して、リセスチャンネルを利用したＦＤ−ＳＯＩ−ＭＯＳ電界効果トランジスタの製造が完了する。
【００２９】
図８は本発明のさらに他のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法を説明するための断面図である。
図８を参照すると、このＳＯＩ−ＭＯＳ電界効果トランジスタは、ソース領域２０及びドレイン領域２１にシリサイド膜２２を形成することにより製造される。この構造は、ソース領域２０及びドレイン領域２１の全ての領域がシリサイド化されるのを防止するために使用される。
【００３０】
図５での、ＳＯＩ基板１０のソース領域２０及びドレイン領域２１上に、コバルト（Ｃｏ）シリサイド膜を蒸着した後、熱処理を実施しシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させることにより、ソース領域２０及びドレイン領域２１上にシリサイド膜２２を形成させるようになる。そして、シリサイド膜２２を形成した後にコバルト（Ｃｏ）シリサイド膜は除去される。
【００３１】
【発明の効果】
上述のように、本発明のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法によると、リセス領域を利用しＦＤ−ＳＯＩを利用した超微細素子の形成時に発生するしきい値電圧変化と寄生バイポーラ効果とを改善することができる。
【００３２】
さらに、本発明のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法は、ＦＤ−ＳＯＩを形成することにおいて、従来のリセスチャンネル構造を改良するために、シリコン部分酸化（ＬＯＣＯＳ）方法によりチャンネルをリセスせず、シリコンエッチング方法によりリセスする。そして、チャンネルのプロフィールを一定に維持するために、つまりそれによってしきい値電圧（Ｖｔ）の変化を減らすために、チャンネルプロフィールが平坦になるように調節を行ってからＳＯＩの厚さを調整する方法を利用する。このようにすることにより、ソース及びドレイン領域の厚さを確保してソース／ドレイン抵抗を改善し、チャンネルは平坦なドーピングプロフィールを有し、完全空乏化（ｆｕｌｌｙ  ｄｅｐｌｅｔｅｄ）されるように形成することができる。このような方式のＳＯＩ−ＭＯＳＦＥＴの構造は、素子分離のための分離方法として既存のＳＯＩ分離方式をすべて利用することができる。
【００３３】
また、ＬＤＤ領域を十分確保することのできない高集積ＦＤ−ＳＯＩ素子のＰＢＥを改善する方法として、本発明ではダミースペーサをマスクとして利用し、傾斜角無しでイオン注入を行い、薄くて狭いＬＤＤ部分の抵抗を確保することができ、ＦＤ−ＳＯＩ素子のスペーサの変化にフレキシブルに応用することができる。特に、チャンネルの厚さが薄い場合に効果的に用いることができ、ＳＯＩ素子を利用するシステムのＬＳＩやメモリ分野の既存のＬＳＩ製造工程に適用できるため産業上により良き効用をもたらす。
【図面の簡単な説明】
【図１】本発明によるＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法の製造工程を説明するための断面図である。
【図２】本発明によるＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法の製造工程を説明するための断面図である。
【図３】本発明によるＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法の製造工程を説明するための断面図である。
【図４】本発明によるＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法の製造工程を説明するための断面図である。
【図５】本発明によるＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法の製造工程を説明するための断面図である。
【図６】本発明によるＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法の製造工程を説明するための断面図である。
【図７】本発明の他のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法を説明するための断面図である。
【図８】本発明のさらに他のＳＯＩ−ＭＯＳ電界効果トランジスタ製造方法を説明するための断面図である。
【符号の説明】
１０        ＳＯＩ基板
１１        埋め込み酸化膜
１２        アクティブシリコン膜
１３        フォトレジスト膜
１４        リセスチャンネル領域
１４ａ      再結合センター（ＬＤＤ領域）
１５        ダミースペーサ
１６ａ      ゲート酸化膜
１６ｂ      ポリシリコン膜
１６        ゲート
１７        フォトレジスト膜
１８        低濃度イオン領域
１９        スペーサ
２０        ソース領域
２１        ドレイン領域
２２        シリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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