(57)【特許請求の範囲】
【請求項１】
第１の基準電圧に基づいて第１ノードに定電流を出力する第１の定電流源と、
ソースがともに接地され、ゲートが互いに接続された第１と第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインは前記第１のノードに接続され、前記第２のＭＯＳトランジスタのドレインは第２のノードに動作的に接続され、
前記第１のノードと第３のノードにそれぞれ接続された入力端子と、前記第１と第２のＭＯＳトランジスタの前記ゲートに接続された出力端子を有する第１の演算増幅器と、前記第３のノードは第２の基準電圧に接続され、
前記第２と第３のノードにそれぞれ接続された入力端子と、帰還回路を介して前記第２のノードに接続された出力端子を有する第２の演算増幅器と
を具備するカレントミラー回路。
【請求項２】
請求項１に記載のカレントミラー回路において、
前記第１の定電流源は、
前記第１の基準電圧と、
第３のＭＯＳトランジスタと、
前記第１の基準電圧と前記第３のＭＯＳトランジスタのソースに接続された入力端子と、前記第３のＭＯＳトランジスタのゲートに接続された出力端子を有する第３の演算増幅器と、
前記第３のＭＯＳトランジスタのドレインと、電源電圧と、前記第１のノードに接続されたカスコード接続のカレントミラー回路と
を具備するカレントミラー回路。
【請求項３】
請求項１又は２に記載のカレントミラー回路において、
前記第２のノードは、第１の抵抗を介して信号電圧に接続され、
電源電圧と前記第２のＭＯＳトランジスタの前記ドレインとの間に直列に接続された第２の抵抗と第４のＭＯＳトランジスタと、
前記第２のノードと前記第２のＭＯＳトランジスタの前記ドレインとの間に直列に接続された第５のＭＯＳトランジスタと
を更に具備するカレントミラー回路。
【請求項４】
第１の基準電圧に基づいて第１ノードに定電流を出力する第１の定電流源と、
ソースがともに接地され、ゲートが互いに接続された第１と第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインは前記第１のノードに接続され、前記第２のＭＯＳトランジスタのドレインは第２のノードに動作的に接続され、前記第２のノードは、第１の抵抗を介して信号電圧に接続され、
電源電圧と前記第２のＭＯＳトランジスタの前記ドレインとの間に直列に接続された第２の抵抗と第４のＭＯＳトランジスタと、
前記第２のノードと前記第２のＭＯＳトランジスタの前記ドレインとの間に直列に接続された第５のＭＯＳトランジスタと、
前記第１のノードと第３のノードにそれぞれ接続された入力端子と、前記第１と第２のＭＯＳトランジスタの前記ゲートに接続された出力端子を有する第１の演算増幅器と、前記第３のノードは第２の基準電圧に接続され、
前記第２と第３のノードにそれぞれ接続された入力端子と、第１のキャパシタを介して前記第２のノードに接続された出力端子を有する第２の演算増幅器と、前記第２の演算増幅器は積分器として働き、
前記第２の演算増幅器の出力と所定の電圧を比較して比較結果出力を出力する比較器と
を具備するアナログデジタル変換回路。
【請求項５】
請求項４に記載のアナログデジタル変換回路において、
前記第１の定電流源は、
前記第１の基準電圧と、
第３のＭＯＳトランジスタと、
前記第１の基準電圧と前記第３のＭＯＳトランジスタのソースに接続された入力端子と、前記第３のＭＯＳトランジスタのゲートに接続された出力端子を有する第３の演算増幅器と、
前記第３のＭＯＳトランジスタのドレインと、前記電源電圧と、前記第１のノードに接続されたカスコード接続のカレントミラー回路と
を具備するアナログデジタル変換回路。
【請求項６】
請求項４又は５に記載のアナログデジタル変換回路において、
前記比較器の前記比較結果出力に基づいて前記第４と第５のＭＯＳトランジスタのスイッチング動作を制御するためのスイッチング制御回路を更に具備するアナログデジタル変換回路。
【請求項７】
請求項４乃至６のいずれか一項に記載のアナログデジタル変換回路において、
直列に接続された第６と第７のＭＯＳトランジスタと、
前記第６のＭＯＳトランジスタのゲートに接続された第３の基準電圧と
を更に具備し、
前記第６のＭＯＳトランジスタのドレインは前記第３のノードに接続され、
前記第１の演算増幅器の前記入力端子は、前記第３のノードに代えて、前記第６と第７のＭＯＳトランジスタの間のノードに接続され、
前記第７のＭＯＳトランジスタのゲートは前記第１と第２のＭＯＳトランジスタのゲートに接続されている
アナログデジタル変換回路。
【請求項８】
請求項４乃至７のいずれか一項に記載のアナログデジタル変換回路において、
前記第１の演算増幅器は、
ソースが互いに接続された第８と第９のＭＯＳトランジスタと、
前記第８と第９のＭＯＳトランジスタのソースに接続された第２の定電流源と、
ソースがともに接地され、ゲートが互いに接続された第１０と第１１のＭＯＳトランジスタとを具備し、
前記第１０のＭＯＳトランジスタのドレインは前記第８のＭＯＳトランジスタのドレインと、前記第１０のＭＯＳトランジスタの前記ゲートとに接続され、
前記第１１のＭＯＳトランジスタのドレインは前記第１と第２のＭＯＳトランジスタの前記ゲートと、前記第９のＭＯＳトランジスタのドレインとに接続され、
前記第８と第９のＭＯＳトランジスタの前記ゲートは、前記第１の演算増幅器の前記入力端子に対応し、前記第８のＭＯＳトランジスタのゲートは前記第１のノードに接続され、前記第９のＭＯＳトランジスタのゲートは前記第３のノードに接続され、
前記第１１のＭＯＳトランジスタのドレインは、前記第１の演算増幅器の前記出力端子に対応する
アナログデジタル変換回路。
【請求項９】
請求項８に記載のアナログデジタル変換回路において、
前記第１のＭＯＳトランジスタの前記ドレインと前記ゲートとの間に接続された位相補償回路を更に具備する
アナログデジタル変換回路。
【請求項１０】
請求項９に記載のアナログデジタル変換回路において、
前記位相補償回路は直列に接続された第３の抵抗と第２のキャパシタとを具備し、
前記第３の抵抗は前記第１のＭＯＳトランジスタの前記ドレインに接続され、
前記第２のキャパシタは前記第１のＭＯＳトランジスタの前記ゲートに接続されている
アナログデジタル変換回路。
【請求項１１】
請求項４乃至１０のいずれか一項に記載のアナログデジタル変換回路において、
前記所定の電圧は前記第２の基準電圧と同一である
アナログデジタル変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、カレントミラー回路及びアナログデジタル変換回路に関し、特に低電源電圧でも高精度のカレントミラーが得られるカレントミラー回路及びアナログデジタル変換回路に関する。
【０００２】
【従来の技術】
カレントミラー回路は、第１トランジスタに接続された第２トランジスタに、第１トランジスタに流れた電流に対して同じ電流、又は比例した電流を鏡（ミラー）のように流す回路である。カレントミラー回路の従来例として、特開２０００−１１４８９１号公報に開示された“電流源回路”を図６に示す。
【０００３】
図６は、従来のカレントミラー回路の構成を示す回路図である。
【０００４】
図６に示されるように、符号１０１は従来のカレントミラー回路である。従来のカレントミラー回路１０１は、演算増幅器１１１、定電流源１３０、ＮチャネルＭＯＳトランジスタＱ１０１、Ｑ１０２、Ｑ１０３から構成される。以下、ＮチャネルＭＯＳトランジスタをＮＭＯＳトランジスタと称す。
【０００５】
定電流源１３０の両端子のうちの一方の端子には、図示せぬ高位側電圧源が接続され、電源電圧ＶＤＤが入力／供給される。定電流源１３０の他方の端子には、ＮＭＯＳトランジスタＱ１０１のドレイン電極、演算増幅器１１１の非反転入力端子が接続され、定電流源１３０は、電源電圧ＶＤＤにより基準電流Ｉｉｎを供給する。ＮＭＯＳトランジスタＱ１０１のドレイン電極は、ＮＭＯＳトランジスタＱ１０１のゲート電極に接続されている。
【０００６】
ＮＭＯＳトランジスタＱ１０２のドレイン電極は、演算増幅器１１１の反転入力端子に接続され、ＮＭＯＳトランジスタＱ１０３のソース電極に接続されている。ＮＭＯＳトランジスタＱ１０２のゲート電極は、ＮＭＯＳトランジスタＱ１０１のゲート電極に接続されている。ＮＭＯＳトランジスタＱ１０１及びＮＭＯＳトランジスタＱ１０２のソース電極は接地されている。
【０００７】
ＮＭＯＳトランジスタＱ１０３のゲート電極は、演算増幅器１１１の出力端子に接続されている。ＮＭＯＳトランジスタＱ１０３のドレイン電極は出力端子Ｚに接続され、出力端子Ｚは図示せぬ負荷回路に接続され、図示せぬ負荷回路には基準電流Ｉｉｎに応じた出力電流Ｉｏｕｔ（端子Ｚ−接地間電圧：出力電圧Ｖｏｕｔ）が供給される。
【０００８】
演算増幅器１１１により、ＮＭＯＳトランジスタＱ１０２のドレイン電圧はＮＭＯＳトランジスタＱ１０１のドレインとほぼ等しく設定される。負荷回路の変動などによりＮＭＯＳトランジスタＱ１０３のドレイン電圧が変化したとき、それに応じてＮＭＯＳトランジスタＱ１０３のソース、即ち、ＮＭＯＳトランジスタＱ１０２のドレイン電圧が変化する。ＮＭＯＳトランジスタＱ１０２のドレイン電圧の変化に応じて演算増幅器１１１の出力電圧も変化する。
【０００９】
例えば、ＮＭＯＳトランジスタＱ１０２のドレイン電圧が上昇し、ＮＭＯＳトランジスタＱ１０１のドレイン電圧より高くなると、ＮＭＯＳトランジスタＱ１０２のドレイン電圧の上昇分に応じて、ＮＭＯＳトランジスタＱ１０１、Ｑ１０２のドレイン電圧には電圧差が生じる。電圧差に応じて演算増幅器１１１の出力電圧は降下する。ＮＭＯＳトランジスタＱ１０３の閾値電圧が一定であるため、そのゲート電圧の降下に伴いソース電圧も低下し、ＮＭＯＳトランジスタＱ１０２のドレイン電圧はほぼ一定に保持される。一方、ＮＭＯＳトランジスタＱ１０２のドレイン電圧が降下し、ＮＭＯＳトランジスタＱ１０１のドレイン電圧より低くなるとき、ＮＭＯＳトランジスタＱ１０２のドレイン電圧の降下分に応じて、演算増幅器１１１の出力電圧が上昇する。これに応じてＮＭＯＳトランジスタＱ１０３のソース電圧が上昇し、ＮＭＯＳトランジスタＱ１０２のドレイン電圧の降下傾向が抑制される。
【００１０】
上述したように、ＮＭＯＳトランジスタＱ１０３のドレインに接続されている図示せぬ負荷回路の変動などにより生じるＮＭＯＳトランジスタＱ１０２のドレイン電圧の変動が演算増幅器１１１により抑えられ、ＮＭＯＳトランジスタＱ１０２のドレインはほぼ一定のレベル、即ち、ＮＭＯＳトランジスタＱ１０１のドレイン電圧と等しいレベルに保持される。ＮＭＯＳトランジスタＱ１０２とＮＭＯＳトランジスタＱ１０１は同じ条件、例えば、同じサイズ、かつキャリアの移動度が等しい場合に、ＮＭＯＳトランジスタＱ１０２にはＮＭＯＳトランジスタＱ１０１と同じ電流が流れる。即ち、ＮＭＯＳトランジスタＱ１０３のドレインに基準電流Ｉｉｎとほぼ同じ出力電流Ｉｏｕｔが流れる。図示せぬ負荷回路には出力電流Ｉｏｕｔに対応した出力電圧Ｖｏｕｔ（端子Ｚ−接地間電圧）が供給される。
【００１１】
一般的にＭＯＳトランジスタのドレイン電流ＩＤＳは飽和領域において、
ＩＤＳ＝（１／２）×μ×ＣＯＸ×（Ｗ／Ｌ）×（ＶＧＳ−Ｖｔ）２×（１＋λ×ＶＤＳ）      式１
で表される。式１においてμはキャリアの移動度、ＣＯＸはゲート酸化膜厚、Ｌはチャネル長、Ｗはチャネル幅、Ｖｔは閾値電圧、ＶＧＳはゲート−ソース間電圧、ＶＤＳはドレイン−ソース間電圧、λはチャネル長変調係数である。この式１に示されるように、通常のカレントミラー回路においては、ゲート−ソース間電圧ＶＧＳを等しくしても、ドレイン−ソース間電圧ＶＤＳが入力側のＮＭＯＳトランジスタＱ１０１と出力側のＮＭＯＳトランジスタＱ１０２でドレイン−ソース間電圧ＶＤＳが異なるため、チャネル長変調係数λによるチャネル長変調効果によって入力電流（基準電流Ｉｉｎ）と出力電流Ｉｏｕｔで大きな誤差が発生していた。このチャネル長変調効果による誤差を小さくするために、カレントミラー回路をカスコード接続にする等で対策を取るのが一般的である。
【００１２】
カスコードカレントミラー回路については、例えば、“アナログ集積回路設計技術・下巻（１９９０）”の２８６〜２８８ページに記載されたＰ．Ｒ．グレイらによる書籍に述べられ、カレントミラー回路をカスコード接続にすることでカレントミラー回路の出力抵抗を上げることができる。その結果として、チャネル長変調効果による誤差を小さくできる。
【００１３】
図６に示された従来のカレントミラー回路１０１は、演算増幅器１１１によって強制的にＮＭＯＳトランジスタＱ１０１、Ｑ１０２のドレイン−ソース間電圧を等しくすることで精度のよいカレントミラー回路が実現できる。
【００１４】
また、特開２０００−３４１１２６号公報では、“Ｄ／Ａ変換回路およびそれを用いた圧力センサ回路”が開示されている。このＤ／Ａ変換回路は、カレントミラー回路よりなり出力側のトランジスタに出力電流決定用のＲ−２Ｒラダー回路が接続されるとともにＲ−２Ｒラダー回路に入力されるデジタル値に応じた電流を出力する定電流回路と、定電流回路の出力電流に比例した電圧値を出力する電流−電圧変換回路とを備え、電流−電圧変換回路の出力電圧を出力したことを特徴としている。
【００１５】
【発明が解決しようとする課題】
ところで、特開２０００−１１４８９１号公報に示されている技術によれば、従来のカレントミラー回路１０１を正常動作させるためには、全てのトランジスタ（ＮＭＯＳトランジスタＱ１０１、Ｑ１０２、Ｑ１０３）を飽和領域で動作させる必要がある。すなわち、ＮＭＯＳトランジスタＱ１０１、Ｑ１０２、Ｑ１０３を
ＶＤＳ＞ＶＧＳ−Ｖｔ                                  式２
の条件で動作させる必要がある。
【００１６】
前述した従来のカレントミラー回路１０１における出力側がＮＭＯＳトランジスタＱ１０２、Ｑ１０３によって、２つのＭＯＳトランジスタの縦積み（カスコード接続）となっている。このため、例えばＧＮＤ（接地）を基準にし、かつそれぞれのトランジスタのサイズ（Ｗ／Ｌ  Ｌ：チャネル長、Ｗ：チャネル幅）が同じ場合、基板効果（バックゲート効果）を無視すると、従来のカレントミラー回路１０１は、出力電圧Ｖｏｕｔ（端子Ｚ−接地間電圧）の値が（ＶＧＳ−Ｖｔ）の２倍以上の値でないと正常動作でない。即ち、従来のカレントミラー回路１０１によれば、低電源電圧（電源電圧ＶＤＤが低電圧の場合）では高精度が得られないという欠点がある。これは、従来のカレントミラー回路１０１は、出力側がＮＭＯＳトランジスタＱ１０２、Ｑ１０３によって、２つのトランジスタの縦積み（カスコード接続）となっているためである。
【００１７】
本発明の目的は、低電源電圧でも高精度のカレントミラーが得られるカレントミラー回路及びアナログデジタル変換回路を提供することにある。
【００１８】
本発明の他の目的は、チャネル長変調効果のない高精度のカレントミラーが得られるカレントミラー回路及びアナログデジタル変換回路を提供することにある。
【００１９】
【課題を解決するための手段】
その課題を解決するための手段が、下記のように表現される。その表現中の請求項対応の技術的事項には、括弧（）付きで、番号、記号等が添記されている。
その番号、記号等は、本発明の実施の複数・形態又は複数の実施例のうちの少なくとも１つの実施の形態又は複数の実施例を構成する技術的事項、特に、その実施の形態又は実施例に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態又は実施例の技術的事項との対応・橋渡しを明白にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態又は実施例の技術的事項に限定されて解釈することを意味しない。
【００２０】
本発明によるカレントミラー回路は、第１の定電流源（３０）と、第１と第２のＭＯＳトランジスタ（Ｑ１、Ｑ２）と、第１の演算増幅器（１１）と、第２の演算増幅器（１２）とを具備する。第１の定電流源（３０）は、第１の基準電圧（３１）に基づいて第１ノード（Ｃ）に定電流を出力する。第１と第２のＭＯＳトランジスタ（Ｑ１、Ｑ２）は、ソースがともに接地され、ゲートが互いに接続されている。第１のＭＯＳトランジスタ（Ｑ１）のドレインは第１のノード（Ｃ）に接続されている。第２のＭＯＳトランジスタ（Ｑ２）のドレインは第２のノード（Ａ）に動作的に接続されている。第１の演算増幅器（１１）は、第１のノード（Ｃ）と第３のノード（Ｂ）にそれぞれ接続された入力端子と、第１と第２のＭＯＳトランジスタ（Ｑ１、Ｑ２）のゲートに接続された出力端子を有する。
第３のノード（Ｂ）は第２の基準電圧（２１）に接続されている。第３のノード（Ｂ）は第２の基準電圧（２１）に接続されている。第２の演算増幅器（１２）は、第２と第３のノード（Ａ、Ｂ）にそれぞれ接続された入力端子と、帰還回路を介して第２のノード（Ａ）に接続された出力端子を有する。
【００２１】
第１の定電流源（３０）は、第１の基準電圧（３１）と、第３のＭＯＳトランジスタ（Ｑ３０）と、第３の演算増幅器（３２）と、カスコード接続のカレントミラー回路（３３）とを具備する。第３の演算増幅器（３２）は、第１の基準電圧（３１）と第３のＭＯＳトランジスタ（Ｑ３０）のソースに接続された入力端子と、第３のＭＯＳトランジスタ（Ｑ３０）のゲートに接続された出力端子を有する。カスコード接続のカレントミラー回路（３３）は、第３のＭＯＳトランジスタ（Ｑ３０）のドレインと、電源電圧（ＶＤＤ）と、第１のノード（Ｃ）に接続されている。
【００２２】
本発明によるカレントミラー回路は、第２の抵抗（Ｒ２）と第４のＭＯＳトランジスタ（Ｑ３）と、第５のＭＯＳトランジスタ（Ｑ４）とを更に具備する。第２のノード（Ａ）は、第１の抵抗（Ｒ１）を介して信号電圧に接続されている。
第２の抵抗（Ｒ２）と第４のＭＯＳトランジスタ（Ｑ３）は、電源電圧（ＶＤＤ）と第２のＭＯＳトランジスタ（Ｑ２）のドレインとの間に直列に接続されている。第５のＭＯＳトランジスタ（Ｑ４）は、第２のノード（Ａ）と第２のＭＯＳトランジスタ（Ｑ２）のドレインとの間に直列に接続されている。
【００２３】
本発明によるアナログデジタル変換回路は、第１の定電流源（３０）と、第１と第２のＭＯＳトランジスタ（Ｑ１、Ｑ２）と、第２の抵抗（Ｒ２）と第４のＭＯＳトランジスタ（Ｑ３）と、第５のＭＯＳトランジスタ（Ｑ４）と、第１の演算増幅器（１１）と、第２の演算増幅器（１２）と、比較器（１３）とを具備する。第１の定電流源（３０）は、第１の基準電圧（３１）に基づいて第１ノード（Ｃ）に定電流を出力する。第１と第２のＭＯＳトランジスタ（Ｑ１、Ｑ２）は、ソースがともに接地され、ゲートが互いに接続されている。第１のＭＯＳトランジスタ（Ｑ１）のドレインは第１のノード（Ｃ）に接続されている。第２のＭＯＳトランジスタ（Ｑ２）のドレインは第２のノード（Ａ）に動作的に接続されている。第２のノード（Ａ）は、第１の抵抗（Ｒ１）を介して信号電圧に接続されている。第２の抵抗（Ｒ２）と第４のＭＯＳトランジスタ（Ｑ３）は、電源電圧（ＶＤＤ）と第２のＭＯＳトランジスタ（Ｑ２）のドレインとの間に直列に接続されている。第５のＭＯＳトランジスタ（Ｑ４）は、第２のノード（Ａ）と第２のＭＯＳトランジスタ（Ｑ２）のドレインとの間に直列に接続されている。第１の演算増幅器（１１）は、第１のノード（Ｃ）と第３のノード（Ｂ）にそれぞれ接続された入力端子と、第１と第２のＭＯＳトランジスタ（Ｑ１、Ｑ２）のゲートに接続された出力端子を有する。第３のノード（Ｂ）は第２の基準電圧（２１）に接続されている。第２の演算増幅器（１２）は、第２と第３のノード（Ａ、Ｂ）にそれぞれ接続された入力端子と、第１のキャパシタ（Ｃ１）を介して第２のノード（Ａ）に接続された出力端子を有する。第２の演算増幅器（１２）は積分器として働く。比較器（１３）は、第２の演算増幅器（１２）の出力と所定の電圧を比較して比較結果出力を出力する。
【００２４】
第１の定電流源（３０）は、第１の基準電圧（３１）と、第３のＭＯＳトランジスタ（Ｑ３０）と、第３の演算増幅器（３２）と、カスコード接続のカレントミラー回路（３３）とを具備する。第３の演算増幅器（３２）は、第１の基準電圧（３１）と第３のＭＯＳトランジスタ（Ｑ３０）のソースに接続された入力端子と、第３のＭＯＳトランジスタ（Ｑ３０）のゲートに接続された出力端子を有する。カスコード接続のカレントミラー回路（３３）は、第３のＭＯＳトランジスタ（Ｑ３０）のドレインと、電源電圧（ＶＤＤ）と、第１のノード（Ｃ）に接続されている。
【００２５】
本発明によるアナログデジタル変換回路は、スイッチング制御回路（１５）を更に具備する。スイッチング制御回路（１５）は、比較器（１３）の比較結果出力に基づいて第４と第５のＭＯＳトランジスタ（Ｑ３、Ｑ４）のスイッチング動作を制御する。
【００２６】
本発明によるアナログデジタル変換回路は、第６と第７のＭＯＳトランジスタ（Ｑ６、Ｑ５）と、第３の基準電圧（２１）とを更に具備する。第６と第７のＭＯＳトランジスタ（Ｑ６、Ｑ５）は直列に接続されている。第３の基準電圧（２２）は第６のＭＯＳトランジスタ（Ｑ６）のゲートに接続されている。第６のＭＯＳトランジスタ（Ｑ６）のドレインは第３のノード（Ｂ）に接続されている。
第１の演算増幅器（１１）の入力端子は、第３のノード（Ｂ）に代えて、第６と第７のＭＯＳトランジスタ（Ｑ６、Ｑ５）の間のノードに接続されている。第７のＭＯＳトランジスタ（Ｑ５）のゲートは第１と第２のＭＯＳトランジスタ（Ｑ１、Ｑ２）のゲートに接続されている。
【００２７】
第１の演算増幅器（１１）は、第８と第９のＭＯＳトランジスタ（Ｑ７、Ｑ８）と、第２の定電流源（３５）と、第１０と第１１のＭＯＳトランジスタ（Ｑ９、Ｑ１０）とを具備する。第８と第９のＭＯＳトランジスタ（Ｑ７、Ｑ８）は、ソースが互いに接続されている。第２の定電流源（３５）は、第８と第９のＭＯＳトランジスタ（Ｑ７、Ｑ８）のソースに接続されている。第１０と第１１のＭＯＳトランジスタ（Ｑ９、Ｑ１０）は、ソースがともに接地され、ゲートが互いに接続されている。第１０のＭＯＳトランジスタ（Ｑ９）のドレインは第８のＭＯＳトランジスタ（Ｑ７）のドレインと、第１０のＭＯＳトランジスタ（Ｑ９）のゲートとに接続されている。第１１のＭＯＳトランジスタ（Ｑ１０）のドレインは第１と第２のＭＯＳトランジスタ（Ｑ１、Ｑ２）のゲートと、第９のＭＯＳトランジスタ（Ｑ８）のドレインとに接続されている。第８と第９のＭＯＳトランジスタ（Ｑ７、Ｑ８）のゲートは、第１の演算増幅器（１１）の入力端子に対応する。第８のＭＯＳトランジスタ（Ｑ７）のゲートは第１のノード（Ｃ）に接続されている。第９のＭＯＳトランジスタ（Ｑ８）のゲートは第３のノード（Ｂ）に接続されている。第１１のＭＯＳトランジスタ（Ｑ１０）のドレインは、第１の演算増幅器（１１）の出力端子に対応する。
【００２８】
本発明によるアナログデジタル変換回路は、位相補償回路を更に具備する。位相補償回路は、第１のＭＯＳトランジスタ（Ｑ１）のドレインとゲートとの間に接続されている。
【００２９】
位相補償回路は直列に接続された第３の抵抗（Ｒ３）と第２のキャパシタ（Ｃ２）とを具備する。第３の抵抗（Ｒ３）は第１のＭＯＳトランジスタ（Ｑ１）のドレインに接続されている。第２のキャパシタ（Ｃ２）は第１のＭＯＳトランジスタ（Ｑ１）のゲートに接続されている。
【００３０】
所定の電圧は第２の基準電圧（２１）と同一である。
【００３１】
【発明の実施の形態】
添付図面を参照して、本発明によるカレントミラー回路及びアナログデジタル変換回路の実施の形態を以下に説明する。
【００３２】
図１は、本発明のカレントミラー回路の構成を示す回路図である。
【００３３】
符号１は本発明のカレントミラー回路である。カレントミラー回路１は、定電流源３０、演算増幅器１１、ＮチャネルＭＯＳトランジスタＱ１、Ｑ２、演算増幅器１２、基準電圧源２１、抵抗素子Ｒ１から構成される。以下、ＮチャネルＭＯＳトランジスタをＮＭＯＳトランジスタと称す。
【００３４】
定電流源３０の両端子のうちの一方の端子には、図示せぬ高位側電圧源が接続され、電源電圧ＶＤＤが入力／供給される。定電流源３０の他方の端子Ｃには、ＮＭＯＳトランジスタＱ１のドレイン電極、演算増幅器１１の非反転入力端子が接続され、定電流源３０は基準電流Ｉｉｎを供給する。
【００３５】
演算増幅器１１の出力端子は、ＮＭＯＳトランジスタＱ１、Ｑ２のゲート電極に接続されている。ＮＭＯＳトランジスタＱ２のドレイン電極は端子Ａに接続され、端子Ａには演算増幅器１２の反転入力端子と、抵抗素子Ｒ１の両端子のうちの一方の端子とが接続されている。
【００３６】
基準電圧源２１の両端子のうちの正極端子には端子Ｂと、演算増幅器１２の非反転入力端子とが接続され、端子Ｂには演算増幅器１１の反転入力端子が接続され、基準電圧源２１は基準電圧Ｖ１を供給する。ＮＭＯＳトランジスタＱ１、Ｑ２のソース電極、基準電圧源２１の負極端子は、図示せぬ低位側電源に接続されており、通常、接地されている。
【００３７】
演算増幅器１２の出力端子は、抵抗素子Ｒ１の他方の端子、図示せぬ負荷回路に接続され、図示せぬ負荷回路には出力電圧Ｖｏｕｔが供給される。
【００３８】
また、定電流源３０は、基準電圧源３１、演算増幅器３２、抵抗素子Ｒ３０、ＮＭＯＳトランジスタＱ３０、カスコードカレントミラー回路３３から構成される。カスコードカレントミラー回路３３は、ＰチャネルＭＯＳトランジスタＱ３１、Ｑ３２、Ｑ３３、Ｑ３４から構成される。以下、ＰチャネルＭＯＳトランジスタをＰＭＯＳトランジスタと称す。
【００３９】
基準電圧源３１の両端子のうちの正極端子は、演算増幅器３２の非反転入力端子に接続され、基準電圧源３１は基準電圧Ｖｒｅｆを供給する。演算増幅器３２の反転入力端子は、ＮＭＯＳトランジスタＱ３０のソース電極、抵抗素子Ｒ３０の一方の端子に接続されている。基準電圧源３１の負極端子、抵抗素子Ｒ３０の他方の端子は、図示せぬ低位側電源に接続されており、通常、接地されている。
演算増幅器３２の出力端子は、ＮＭＯＳトランジスタＱ３０のゲート電極に接続されている。ＮＭＯＳトランジスタＱ３０のドレイン電極は、ＰＭＯＳトランジスタＱ３２のドレイン電極に接続されている。ＰＭＯＳトランジスタＱ３２のドレイン電極は、カスコードカレントミラー回路３３の入力端子に対応する。
【００４０】
ＰＭＯＳトランジスタＱ３２のドレイン電極は、ＰＭＯＳトランジスタＱ３２のゲート電極に接続されている。ＰＭＯＳトランジスタＱ３２のゲート電極は、ＰＭＯＳトランジスタＱ３４のゲート電極に接続されている。ＰＭＯＳトランジスタＱ３２のソース電極は、ＰＭＯＳトランジスタＱ３１のドレイン電極に接続されている。
【００４１】
ＰＭＯＳトランジスタＱ３１のドレイン電極は、ＰＭＯＳトランジスタＱ３１のゲート電極に接続されている。ＰＭＯＳトランジスタＱ３１のゲート電極は、ＰＭＯＳトランジスタＱ３３のゲート電極に接続されている。ＰＭＯＳトランジスタＱ３３のドレイン電極は、ＰＭＯＳトランジスタＱ３４のソース電極に接続されている。
【００４２】
ＰＭＯＳトランジスタＱ３１、Ｑ３３のソース電極には、図示せぬ高位側電圧源が接続され、電源電圧ＶＤＤが入力／供給され、ＰＭＯＳトランジスタＱ３１、Ｑ３３のソース電極は、前述した定電流源３０の一方の端子に対応する。ＰＭＯＳトランジスタＱ３４のドレイン電極は、ＮＭＯＳトランジスタＱ１のドレイン電極、演算増幅器１１の非反転入力端子に接続され、ＰＭＯＳトランジスタＱ３４は基準電流Ｉｉｎを供給する。ＰＭＯＳトランジスタＱ３４のドレイン電極は、カスコードカレントミラー回路３３の出力端子に対応する。また、カスコードカレントミラー回路３３の出力端子は、前述した定電流源３０の他方の端子に対応する。
【００４３】
次に、前述したカレントミラー回路１の動作について図１を参照しながら説明する。
【００４４】
図１に示されるように、定電流源３０における演算増幅器３２の非反転入力端子には、基準電圧源３１から基準電圧Ｖｒｅｆが供給される。この基準電圧Ｖｒｅｆは、例えば、バンドギャップリファレンス回路で発生した基準電圧であり、電源電圧ＶＤＤ及び温度の依存性のない安定した電圧である。演算増幅器３２のＤＣゲインが十分に大きい場合、演算増幅器３２の出力がＮＭＯＳトランジスタＱ３０のソースから演算増幅器３２の反転入力端子に帰還されることにより、演算増幅器３２の反転入力端子と非反転入力が仮想接地であることを利用して、演算増幅器３２は、抵抗素子Ｒ３０に印加される電圧、即ち、ＮＭＯＳトランジスタＱ３０のソース電圧を基準電圧Ｖｒｅｆと同じレベルに保持する。抵抗素子Ｒ３０の抵抗値をＲ３０とすると、抵抗素子Ｒ３０に流れる電流はＶｒｅｆ／Ｒ３０となり、基準電圧源３１からの基準電圧Ｖｒｅｆと抵抗素子Ｒ３０の抵抗値Ｒ３０とにより正確に設定される。このため、ＮＭＯＳトランジスタＱ３０のドレイン電流は、電源電圧ＶＤＤ及び温度変化に依存せずに、安定した基準電流Ｉｉｎ（＝Ｖｒｅｆ／Ｒ３０）となる。
【００４５】
ＮＭＯＳトランジスタＱ３０から出力される基準電流Ｉｉｎは、ＰＭＯＳトランジスタＱ３１、Ｑ３２、Ｑ３３、Ｑ３４で構成されているカスコードカレントミラー回路３３に入力される。カスコードカレントミラー回路３３において、カスコードカレントミラー回路３３の出力抵抗が大きくなりチャネル変調効果がなくなって、安定した基準電流Ｉｉｎが得られる。カスコードカレントミラー回路３３は、チャネル変調効果のない安定した基準電流Ｉｉｎを定電流源３０の出力電流として、ＮＭＯＳトランジスタＱ１、演算増幅器１１の非反転入力端子に供給する。
【００４６】
定電流源３０により供給される基準電流Ｉｉｎは、ＮＭＯＳトランジスタＱ１に流れる。また、演算増幅器１１の非反転入力端子、演算増幅器１２の反転入力端子には、基準電圧源２１から基準電圧Ｖ１が供給されている。
【００４７】
演算増幅器１２は、演算増幅器１２の出力が抵抗素子Ｒ１を介して演算増幅器１２の反転入力端子に帰還されることにより、演算増幅器１２のＤＣゲインが非常に大きく仮想接地であることを利用して、ＮＭＯＳトランジスタＱ２のドレイン電圧と、基準電圧源２１による基準電圧Ｖ１とを等しくするように動作する。
即ち、端子Ａ−接地間と端子Ｂ−接地間の電圧は等しくなる。演算増幅器１１は、演算増幅器１１のＤＣゲインが非常に大きく仮想接地であることを利用して、ＮＭＯＳトランジスタＱ１のドレイン電圧と、基準電圧源２１による基準電圧Ｖ１とを等しくするように動作する。即ち、端子Ｂ−接地間と端子Ｃ−接地間の電圧は等しくなる。この結果、ＮＭＯＳトランジスタＱ２のドレイン電圧（端子Ａ−接地間電圧）と、ＮＭＯＳトランジスタＱ１のドレイン電圧（端子Ｃ−接地間電圧）とが等しくなる。
【００４８】
カレントミラー回路１によれば、ＮＭＯＳトランジスタＱ１、Ｑ２もカスコードカレントミラー回路を用いればドレイン−ソース間電圧ＶＤＳ依存性の極めて小さいカレントミラーを実現できるが、ＭＯＳトランジスタを４段縦積みにする必要がある。一般的なカレントミラー回路の精度を確保するためには、カレントミラー回路内の全てのトランジスタを飽和領域で動作させる必要があるが、近年のＬＳＩ微細化に伴う電源電圧の低下に対しては、４段縦積みとなるカスコードカレントミラー回路では実現が難しくなってきている。例えば電源電圧ＶＤＤが２．５〔Ｖ〕±０．２〔Ｖ〕の単電源等の低い電圧においては実現が極めて難しい。
【００４９】
前述したカレントミラー回路１が正常動作するための条件は、ＮＭＯＳトランジスタＱ２が飽和領域で動作するだけの電圧、即ち、（ＶＧＳ−Ｖｔ）以上の値に緩和できる。これにより、カレントミラー回路１は、従来のカレントミラー回路１０１の１／２倍の電圧で正常動作し、電源電圧ＶＤＤが２．５〔Ｖ〕±０．２〔Ｖ〕の単電源のような低電源電圧でも高精度のカレントミラーが得られる。
【００５０】
また、カレントミラー回路１は、演算増幅器１２が、ＮＭＯＳトランジスタＱ２のドレイン電圧（端子Ａ−接地間電圧）と、基準電圧源２１による基準電圧Ｖ１（端子Ｂ−接地間電圧）とを等しくするように動作し、演算増幅器１１が、ＮＭＯＳトランジスタＱ１のドレイン電圧（端子Ｃ−接地間電圧）と、基準電圧源２１による基準電圧Ｖ１（端子Ｂ−接地間電圧）とを等しくするように動作する。この結果、ＮＭＯＳトランジスタＱ２のドレイン電圧（端子Ａ−接地間電圧）と、ＮＭＯＳトランジスタＱ１のドレイン電圧（端子Ｃ−接地間電圧）とが等しくなる。ＮＭＯＳトランジスタＱ２のドレインには、ＮＭＯＳトランジスタＱ１と同じ基準電流Ｉｉｎが流れる。このため、式１のチャネル長変調効果のない極めて高精度なカレントミラー回路が実現できる。
【００５１】
以上の説明により、本発明のカレントミラー回路１によれば、低電源電圧でも高精度のカレントミラーが得られる。
【００５２】
また、本発明のカレントミラー回路１によれば、チャネル長変調効果のない高精度のカレントミラーが得られる。
【００５３】
次に、図２を参照して、前述したカレントミラー回路１をアナログデジタル変換回路に応用した第１の例を説明する。
【００５４】
図２に示されるように、符号２は前述したカレントミラー回路１を応用したアナログデジタル変換回路である。アナログデジタル変換回路２は、定電流源３０、演算増幅器１１、演算増幅器１２、比較器１３、カウンタ１４、スイッチング制御回路１５、インバータ１６、基準電圧源２１、容量素子Ｃ１、抵抗素子Ｒ１、Ｒ２、ＮチャネルＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４から構成される。このアナログデジタル変換回路２は、電荷平衡方式におけるカレントスイッチ部分（ＮチャネルＭＯＳトランジスタＱ３、Ｑ４）に前述したカレントミラー回路１を応用した回路である。以下、ＮチャネルＭＯＳトランジスタをＮＭＯＳトランジスタと称す。また、アナログデジタル変換回路２では、前述したカレントミラー回路１と同様な構成要素について同符号を付している。また、アナログデジタル変換回路２における定電流源３０の回路構成は、カレントミラー回路１における定電流源３０の回路構成と同様である。
【００５５】
定電流源３０の両端子のうちの一方の端子、抵抗素子Ｒ２の両端子のうちの一方の端子には、図示せぬ高位側電圧源が接続され、電源電圧ＶＤＤが入力／供給される。定電流源３０の他方の端子Ｃには、ＮＭＯＳトランジスタＱ１のドレイン電極、演算増幅器１１の非反転入力端子が接続され、定電流源３０は基準電流Ｉｉｎを供給する。
【００５６】
演算増幅器１１の出力端子は、ＮＭＯＳトランジスタＱ１、Ｑ２のゲート電極に接続されている。ＮＭＯＳトランジスタＱ２のドレイン電極は、ＮＭＯＳトランジスタＱ３、Ｑ４のソース電極に接続されている。ＮＭＯＳトランジスタＱ３のドレイン電極は、抵抗素子Ｒ２の他方の端子に接続されている。抵抗素子Ｒ１の両端子のうちの一方の端子には端子Ｄが接続され、図示せぬ信号電圧源から信号電圧が入力／供給される。ＮＭＯＳトランジスタＱ４のドレイン電極は、抵抗素子Ｒ１の他方の端子と、端子Ａとが接続され、端子Ａには演算増幅器１２の反転入力端子と、容量素子Ｃ１の両端子のうちの一方の電極とが接続されている。
【００５７】
基準電圧源２１の両端子のうちの正極端子には端子Ｂと、演算増幅器１２の非反転入力端子と、端子Ｆとが接続され、端子Ｂには演算増幅器１１の反転入力端子が接続され、端子Ｆには比較器１３の反転入力端子が接続され、基準電圧源２１は基準電圧Ｖ１を供給する。ＮＭＯＳトランジスタＱ１、Ｑ２のソース電極、基準電圧源２１の負極端子は、図示せぬ低位側電源に接続されており、通常、接地されている。
【００５８】
演算増幅器１２の出力端子には容量素子Ｃ１の他方の電極と、端子Ｅとが接続され、端子Ｅには比較器１３の非反転入力端子が接続され、比較器１３の非反転入力端子には演算増幅器１２の出力端子から出力電圧Ｖｏｕｔが供給される。ここで、演算増幅器１２は積分器として働く。比較器１３の出力端子は、スイッチング制御回路１５の入力端子に接続され、カウンタ１４の入力端子に接続されている。また、カウンタ１４及びスイッチング制御回路１５には外部からサンプリングクロック周波数が入力される。ここで、サンプリングクロック周波数はｆｓとする。スイッチング制御回路１５の出力端子は、インバータ１６の入力端子に接続され、ＮＭＯＳトランジスタＱ４のゲート電極に接続されている。インバータ１６の出力端子は、ＮＭＯＳトランジスタＱ３のゲート電極に接続されている。
【００５９】
次に、アナログデジタル変換回路２の動作について図２を参照しながら説明する。
【００６０】
図２に示されるように、定電流源３０により供給される基準電流Ｉｉｎは、ＮＭＯＳトランジスタＱ１に流れる。演算増幅器１１の反転入力端子、演算増幅器１２の非反転入力端子、比較器１３の反転入力端子には、基準電圧源２１から基準電圧Ｖ１が供給されている。抵抗素子Ｒ１の両端子のうちの一方の端子には、外部から電圧が供給されている。
【００６１】
ＮＭＯＳトランジスタＱ３、Ｑ４は、スイッチとして動作する。スイッチとして動作する差動回路のＮＭＯＳトランジスタＱ３、Ｑ４は、スイッチング制御回路１５の出力のレベル（高電位側出力電圧、低電位側出力電圧）によりゲート電圧が制御される。スイッチング制御回路１５の出力のレベルがＨｉ（高電位側出力電圧）のとき、ＮＭＯＳトランジスタＱ４はＯＮ、ＮＭＯＳトランジスタＱ３はＯＦＦになり、ＮＭＯＳトランジスタＱ４にはＮＭＯＳトランジスタＱ２のドレイン電流ＩＤＡＣが流れる。ここで、ドレイン電流ＩＤＡＣはカレントミラー回路１のＩｏｕｔに対応し、ＮＭＯＳトランジスタＱ２のドレインは端子Ａに動作的に接続される。一方、スイッチング制御回路１５の出力のレベルがＬｏ（低電位側出力電圧）のとき、ＮＭＯＳトランジスタＱ４はＯＦＦになり、スイッチング制御回路１５からのＬｏレベルがインバータ１６により反転されてＨｉレベルになることにより、ＮＭＯＳトランジスタＱ３はＯＮになり、ＮＭＯＳトランジスタＱ３にはＮＭＯＳトランジスタＱ２のドレイン電流ＩＤＡＣが流れる。
【００６２】
比較器１３は、演算増幅器１２の出力電圧Ｖｏｕｔ（端子Ｅ−接地間電圧）と、基準電圧源２１による基準電圧Ｖ１（端子Ｆ−接地間電圧）とを比較して、比較結果出力を出力する。ここで、端子Ｆ−接地間電圧に印可される電圧は、基準電圧源２１による基準電圧Ｖ１でなくてもよく、例えば演算増幅器１２と接続されていない図示せぬ電圧源による所定の電圧でもよい。この場合、所定の電圧は基準電圧源２１による基準電圧Ｖ１と同一である。スイッチング制御回路１５は、比較器１３の比較結果出力に基づいてＮＭＯＳトランジスタＱ３、Ｑ４のスイッチング動作を制御する。スイッチング制御回路１５は、比較器１３の出力レベルをサンプリングクロックの立ち上がりエッジでラッチし、その反転信号を出力する。即ち、比較器１３の出力のレベルがＨｉのときＬｏレベルを、比較器１３の出力のレベルがＬｏのときＨｉレベルを、クロックの１周期間出力する。
【００６３】
演算増幅器１２は、ＮＭＯＳトランジスタＱ４がＯＮしたとき、ＶＤＳ≒０（Ｖ）で動作させることにより、演算増幅器１２のＤＣゲインが非常に大きく仮想接地であることを利用して、ＮＭＯＳトランジスタＱ２のドレイン電圧と、基準電圧源２１による基準電圧Ｖ１とを等しくするように動作する。即ち、端子Ａ−接地間と端子Ｂ−接地間の電圧は等しくなる。演算増幅器１１は、演算増幅器１１のＤＣゲインが非常に大きく仮想接地であることを利用して、ＮＭＯＳトランジスタＱ１のドレイン電圧と、基準電圧源２１による基準電圧Ｖ１とを等しくするように動作する。即ち、端子Ｂ−接地間と端子Ｃ−接地間の電圧は等しくなる。この結果、ＮＭＯＳトランジスタＱ２のドレイン電圧（端子Ａ−接地間電圧）と、ＮＭＯＳトランジスタＱ１のドレイン電圧（端子Ｃ−接地間電圧）とが等しくなる。
【００６４】
ＮＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２は同じ条件、例えば、同じサイズ（式１のゲート酸化膜厚ＣＯＸ、チャネル長Ｌ、チャネル幅Ｗに対応）、かつキャリアの移動度（式１のキャリアの移動度μに対応）が等しい場合に、ＮＭＯＳトランジスタＱ２には、ＮＭＯＳトランジスタＱ１に流れる基準電流Ｉｉｎと同じ（式１のチャネル長変調効果のない極めて高精度な）上述したドレイン電流ＩＤＡＣが流れる。ＮＭＯＳトランジスタＱ４がＯＮするとき、ＮＭＯＳトランジスタＱ２のドレイン電流ＩＤＡＣは、出力電流Ｉｏｕｔとして容量素子Ｃ１に供給される。また、ＮＭＯＳトランジスタＱ３がＯＮするとき、ＮＭＯＳトランジスタＱ２のドレイン電流ＩＤＡＣは、抵抗素子Ｒ２を介して定電流源３０の両端子のうちの一方の端子に供給され、電源電圧ＶＤＤに流れる。ここで、ＮＭＯＳトランジスタＱ３がＯＮするとき電源電圧ＶＤＤから抵抗素子Ｒ２に電流が流れるが、ＮＭＯＳトランジスタＱ２がカレントミラーで基準電流Ｉｉｎ（＝ドレイン電流ＩＤＡＣ）を抵抗素子Ｒ２に流そうとするため、抵抗素子Ｒ２の値として、（ＶＤＤ−Ｖ１）／Ｉｉｎに設定されている。これにより、ＮＭＯＳトランジスタＱ３がＯＮしてからＮＭＯＳトランジスタＱ４がＯＮに切り替わるときにカレントミラー回路の状態が定常状態に近いほど復帰が早くなりＡＤＣの誤差も小さくなる。
【００６５】
カウンタ１４は、サンプリングクロックの所定の全クロック数Ｎ個のうち比較器１３からの出力がＨｉのときのクロックの回数をカウントする。
【００６６】
容量素子Ｃ１には、図示せぬ信号電圧源による信号電圧（端子Ｄ−接地間電圧）と、基準電圧源２１による基準電圧Ｖ１（端子Ｂ−接地間電圧）との電位差Ｖｉｎを抵抗素子Ｒ１の抵抗値Ｒ１で除じた電流値ＩＡＤＣ（ＩＡＤＣ＝Ｖｉｎ／Ｒ１）がチャージされる。このとき、演算増幅器１２の出力電圧Ｖｏｕｔ（端子Ｅ−接地間電圧）は下降する。演算増幅器１２の出力電圧Ｖｏｕｔ（端子Ｅ−接地間電圧）が基準電圧源２１の基準電圧Ｖ１（端子Ｆ−接地間電圧）より低くなると、比較器１３の出力がＬｏレベルになり、次のサンプリングクロックの立ち上がりに同期してスイッチング制御回路１５の出力がＨｉレベルになりＮＭＯＳトランジスタＱ４がＯＮするため、容量素子Ｃ１のチャージは引き抜かれる。このとき、演算増幅器１２の出力電圧Ｖｏｕｔ（端子Ｅ−接地間電圧）は上昇する。演算増幅器１２の出力電圧Ｖｏｕｔ（端子Ｅ−接地間電圧）が基準電圧源２１による基準電圧Ｖ１（端子Ｆ−接地間電圧）より高くなると、比較器１３の出力がＨｉレベルになり、次のサンプリングクロックの立ち上がりに同期してスイッチング制御回路１５の出力がＬｏレベルになりＮＭＯＳトランジスタＱ４がＯＦＦするため、容量素子Ｃ１には（Ｖｉｎ／Ｒ１−ＩＤＡＣ）がチャージされる。
【００６７】
Ｎを大きくすれば、以上の動作を繰り返すことで、
ｎ×ＩＡＤＣ＝（ＩＤＡＣ−ＩＡＤＣ）×（Ｎ−ｎ）              式３
となり、式３を展開すれば、
Ｖｉｎ＝ＩＤＡＣ×Ｒ１×（Ｎ−ｎ）／Ｎ                        式４
これによりＶｉｎをデジタル値に変換する。
【００６８】
絶対精度を必要とする場合は、Ｒ１及びＩＤＡＣの絶対精度が必要となる。Ｎ及びｎはデジタル値のため、桁を十分に確保すれば誤差は発生しない。定電流源３０はカレントミラー回路１と同様な回路構成であるため、定電流源３０の電流値Ｉｉｎは、
Ｉｉｎ＝Ｖｒｅｆ／Ｒ３０                                      式５
と表される。ＮＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２とを同じ条件にしてカレントミラー比を仮に１とすると、カレントミラーの精度が充分に確保できるため、
Ｉｉｎ＝ＩＤＡＣ                                              式６
となる。これにより、
Ｖｉｎ＝Ｖｒｅｆ×（Ｒ１／Ｒ３０）×（Ｎ−ｎ）／Ｎ            式７
となる。半導体集積回路では抵抗の相対精度は確保し易いため、（Ｒ１／Ｒ３０）の誤差は十分小さくできる。このため、カレントミラー回路の精度は極めて重要となる。アナログデジタル変換回路２は、これらの精度を充分に確保できる。
【００６９】
以上の説明により、アナログデジタル変換回路２によれば、カレントミラー回路１の効果に加え、電荷平衡方式におけるカレントスイッチ部分（ＮＭＯＳトランジスタＱ３、Ｑ４）に前述したカレントミラー回路１を応用できる。
【００７０】
次に、図３を参照して、前述したカレントミラー回路１をアナログデジタル変換回路に応用した第２の例を説明する。
【００７１】
図３に示されるように、符号３は前述したカレントミラー回路１を応用したアナログデジタル変換回路である。アナログデジタル変換回路３は、定電流源３０、演算増幅器１１、演算増幅器１２、比較器１３、カウンタ１４、スイッチング制御回路１５、インバータ１６、基準電圧源２１、基準電圧源２２、容量素子Ｃ１、抵抗素子Ｒ１、Ｒ２、ＮチャネルＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６から構成される。以下、ＮチャネルＭＯＳトランジスタをＮＭＯＳトランジスタと称す。また、アナログデジタル変換回路３では、前述したアナログデジタル変換回路２と同様な構成要素について同符号を付している。
【００７２】
前述したアナログデジタル変換回路２では、ＮＭＯＳトランジスタＱ４に起因するドレイン−ソース間電圧ＶＤＳ降下分を補正するために（ＶＤＳ≒０）、Ｗ／Ｌ（ＮＭＯＳトランジスタＱ４のチャネル長Ｌ、チャネル幅Ｗ）の大きなトランジスタをＮＭＯＳトランジスタＱ４に用いているが、アナログデジタル変換回路３では、前述したアナログデジタル変換回路２に対してＮＭＯＳトランジスタＱ５、Ｑ６、基準電圧源２２で構成されるレプリカ回路を付加して、ＮＭＯＳトランジスタＱ４に起因するドレイン−ソース間電圧ＶＤＳ降下分を補正することにより精度の向上を図る回路である。
【００７３】
この場合、基準電圧源２２の両端子のうちの正極端子には、ＮＭＯＳトランジスタＱ６のゲート電極が接続され、基準電圧源２２は基準電圧Ｖ２を供給する。
ＮＭＯＳトランジスタＱ６のドレイン電極は端子Ｂに接続されている。演算増幅器１１の反転入力端子は、端子Ｂに代えて、ＮＭＯＳトランジスタＱ５のドレイン電極と、ＮＭＯＳトランジスタＱ６のソース電極とに接続されている。ＮＭＯＳトランジスタＱ５のゲート電極は、ＮＭＯＳトランジスタＱ１、Ｑ２のゲート電極に接続されている。基準電圧源２２の負極端子、ＮＭＯＳトランジスタＱ５のソース電極は図示せぬ低位側電源に接続されており、通常、接地されている。
【００７４】
次に、アナログデジタル変換回路３の動作について図３を参照しながら説明する。ここで、アナログデジタル変換回路３では、前述したアナログデジタル変換回路２と同様な動作については説明を省略する。
【００７５】
ＮＭＯＳトランジスタＱ５は、ＮＭＯＳトランジスタＱ１に対してカレントミラーを構成する。ここで、ＮＭＯＳトランジスタＱ５は、ＮＭＯＳトランジスタＱ２と同じサイズで隣接して形成されている。また、ＮＭＯＳトランジスタＱ６は、ＮＭＯＳトランジスタＱ４と同じサイズで隣接して形成されている。ＮＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ５、及びＮＭＯＳトランジスタＱ４とＮＭＯＳトランジスタＱ６をそれぞれ近接配置等のレイアウト手法によって相対精度を確保することで、ＮＭＯＳトランジスタＱ４に起因するドレイン−ソース間電圧ＶＤＳ降下分を補正することができる。また、ＮＭＯＳトランジスタＱ６のゲート電極には、基準電圧源２２から基準電圧Ｖ２が供給されている。この基準電圧Ｖ２は、ＮＭＯＳトランジスタＱ４をＯＮさせるスイッチング制御回路１５の高電位側出力電圧と同等の電圧である。
【００７６】
演算増幅器１２は、ＮＭＯＳトランジスタＱ４がＯＮするとき、ＮＭＯＳトランジスタＱ６が基準電圧源２２の基準電圧Ｖ２によりＯＮしているため、ＮＭＯＳトランジスタＱ６のドレイン電圧によりＮＭＯＳトランジスタＱ４に起因するドレイン−ソース間電圧ＶＤＳ降下分を補正し、演算増幅器１２のＤＣゲインが非常に大きく仮想接地であることを利用して、ＮＭＯＳトランジスタＱ２のドレイン電圧と、基準電圧源２１による基準電圧Ｖ１とを等しくするように動作する。即ち、端子Ａ−接地間と端子Ｂ−接地間の電圧は等しくなる。演算増幅器１１は、ＮＭＯＳトランジスタＱ６が基準電圧源２２の基準電圧Ｖ２によりＯＮしているため、ＮＭＯＳトランジスタＱ５のドレイン電圧によりＮＭＯＳトランジスタＱ４に起因するドレイン−ソース間電圧ＶＤＳ降下分を補正し、演算増幅器１１のＤＣゲインが非常に大きく仮想接地であることを利用して、ＮＭＯＳトランジスタＱ２のドレイン電圧は基準電圧Ｖ１からＮＭＯＳトランジスタＱ４のドレイン−ソース間電圧ＶＤＳだけ降下した電圧になり、ＮＭＯＳトランジスタＱ１のドレイン電圧は基準電圧Ｖ１からＮＭＯＳトランジスタＱ６のドレイン−ソース間電圧ＶＤＳだけ降下した電圧になる。ＮＭＯＳトランジスタＱ４とＮＭＯＳトランジスタＱ６は等しいので、ＮＭＯＳトランジスタＱ２のドレイン電圧（端子Ａ−接地間電圧）と、ＮＭＯＳトランジスタＱ１のドレイン電圧（端子Ｃ−接地間電圧）とは等しくなる。
【００７７】
以上の説明により、アナログデジタル変換回路３によれば、アナログデジタル変換回路２の効果に加え、アナログデジタル変換回路２に対してＮＭＯＳトランジスタＱ４に大きなトランジスタを必要とせず、ＮＭＯＳトランジスタＱ５、Ｑ６、基準電圧源２２で構成されるレプリカ回路を付加して、ＮＭＯＳトランジスタＱ４に起因するドレイン−ソース間電圧ＶＤＳ降下分を補正することにより精度が向上する。
【００７８】
また、アナログデジタル変換回路３によれば、ＮＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ５、及びＮＭＯＳトランジスタＱ４とＮＭＯＳトランジスタＱ６をそれぞれ近接配置等のレイアウト手法によって相対精度を確保することで、ＮＭＯＳトランジスタＱ４に起因するドレイン−ソース間電圧ＶＤＳ降下分を補正することができる。
【００７９】
次に、図４を参照して、前述したカレントミラー回路１をアナログデジタル変換回路に応用した第３の例を説明する。
【００８０】
図４に示されるように、符号４は前述したカレントミラー回路１を応用したアナログデジタル変換回路である。アナログデジタル変換回路４は、定電流源３０、演算増幅器１２、比較器１３、カウンタ１４、スイッチング制御回路１５、インバータ１６、基準電圧源２１、定電流源３５、容量素子Ｃ１、Ｃ２、抵抗素子Ｒ１、Ｒ２、Ｒ３、ＮチャネルＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ９、Ｑ１０、ＰチャネルＭＯＳトランジスタＱ７、Ｑ８から構成される。以下、ＮチャネルＭＯＳトランジスタをＮＭＯＳトランジスタと称し、ＰチャネルＭＯＳトランジスタをＰＭＯＳトランジスタと称す。また、アナログデジタル変換回路４では、前述したアナログデジタル変換回路２と同様な構成要素について同符号を付している。
【００８１】
アナログデジタル変換回路４では、前述したアナログデジタル変換回路２の演算増幅器１１をＰＭＯＳトランジスタＱ７、Ｑ８、ＮＭＯＳトランジスタＱ９、Ｑ１０、定電流源３５により構成し、かつ容量素子Ｃ２及び抵抗素子Ｒ３により構成される位相補償回路を付加することにより安定性の向上を図る回路である。
【００８２】
この場合、ＰＭＯＳトランジスタＱ７、Ｑ８のソース電極は互いに接続されている。定電流源３５の両端子のうちの一方の端子には、図示せぬ高位側電圧源が接続され、電源電圧ＶＤＤが入力／供給される。定電流源３５の他方の端子には、ＰＭＯＳトランジスタＱ７、Ｑ８のソース電極が接続され、定電流源３５は、基準電流Ｉ３５を供給する。ＮＭＯＳトランジスタＱ９、Ｑ１０は、ゲート電極が互いに接続され、ソース電極がともに図示せぬ低位側電源に接続されており、通常、接地されている。ＮＭＯＳトランジスタＱ９のドレイン電極はＰＭＯＳトランジスタＱ７のドレイン電極と、ＮＭＯＳトランジスタＱ９のゲート電極とに接続されている。ＮＭＯＳトランジスタＱ１０のドレイン電極はＮＭＯＳトランジスタＱ１、Ｑ２のゲート電極と、ＮＭＯＳトランジスタＱ８のドレイン電極とに接続されている。
【００８３】
ここで、ＰＭＯＳトランジスタＱ７、Ｑ８、ＮＭＯＳトランジスタＱ９、Ｑ１０及び定電流源３５は、ＮＭＯＳトランジスタＱ１０を出力とする差動増幅器１１’である。この差動増幅器１１’は、前述した演算増幅器１１に対応する。ＮＭＯＳトランジスタＱ１０のドレイン電極は差動増幅器１１’の出力端子に対応する。ＰＭＯＳトランジスタＱ７のゲート電極は差動増幅器１１’の非反転入力端子に対応し、端子Ｃに接続されている。ＰＭＯＳトランジスタＱ８のゲート電極は差動増幅器１１’の反転入力端子に対応し、端子Ｂに接続されている。
【００８４】
また、容量素子Ｃ２及び抵抗素子Ｒ３により構成される位相補償回路は、ＮＭＯＳトランジスタＱ１のドレイン電極とゲート電極との間に接続されている。抵抗素子Ｒ３の両端子のうちの一方の端子はＮＭＯＳトランジスタＱ１のドレイン電極に接続されている。抵抗素子Ｒ３の他方の端子は容量素子Ｃ２の両端子のうちの一方の端子に接続されている。容量素子Ｃ２の他方の端子はＮＭＯＳトランジスタＱ１のゲート電極に接続されている。
【００８５】
次に、アナログデジタル変換回路４の動作について図４を参照しながら説明する。ここで、アナログデジタル変換回路４では、前述したアナログデジタル変換回路２と同様な動作については説明を省略する。
【００８６】
ＮＭＯＳトランジスタＱ１のゲートからＮＭＯＳトランジスタＱ１のドレインをみるとソース接地の増幅器になっている。アナログデジタル変換回路４では、差動増幅器１１’とＮＭＯＳトランジスタＱ１のソース接地増幅器の２段増幅器となっており、逆相信号がＰＭＯＳトランジスタＱ７のゲート電極（差動増幅器１１’の非反転入力端子）へ帰還される。このため、安定動作のためには位相補償回路が必要となり、抵抗素子Ｒ３、容量素子Ｃ２により、位相補償を行う。
【００８７】
ＮＭＯＳトランジスタＱ１０には、基準電圧源２１の基準電圧Ｖ１によりＰＭＯＳトランジスタＱ８がＯＮするため、定電流源３５による基準電流Ｉ３５の１／２倍の電流が流れている。また、ＮＭＯＳトランジスタＱ９には、ＮＭＯＳトランジスタＱ９のドレイン電圧によりＰＭＯＳトランジスタＱ７がＯＮするため、定電流源３５による基準電流Ｉ３５の１／２倍の電流が流れている。ＮＭＯＳトランジスタＱ１及びＱ２のゲート電圧の初期値はＮＭＯＳトランジスタＱ１０のドレイン電圧と等しくなるが、差動増幅器の利得によりカレントミラー接続されているＮＭＯＳトランジスタＱ９のドレイン電圧とＮＭＯＳトランジスタＱ１０のドレイン電圧はほぼ等しくなるため、ＮＭＯＳトランジスタＱ１及びＱ２のゲート電圧の初期値はＮＭＯＳトランジスタＱ９のドレイン電圧に等しくなる。
ここで、ＮＭＯＳトランジスタＱ１のチャネル長をＬＱ１、チャネル幅をＷＱ１とし、ＮＭＯＳトランジスタＱ９のチャネル長をＬＱ９、チャネル長をＷＱ９とし、ＮＭＯＳトランジスタＱ１０のチャネル長をＬＱ１０、チャネル幅をＷＱ１０としたときに、ＬＱ１＝ＬＱ９＝ＬＱ１０、かつ、定電流源３０の基準電流Ｉｉｎ及び定電流源３５の基準電流Ｉ３５を用いて、Ｉｉｎ／ＷＱ１＝（Ｉ３５／２）／ＷＱ９＝（Ｉ３５／２）／ＷＱ１０となるように設計すれば、ＮＭＯＳトランジスタＱ９とＮＭＯＳトランジスタＱ１はほぼ同じバイアスで動作する。このため、ＮＭＯＳトランジスタＱ１及びＱ２のゲート電圧の初期値は、ＮＭＯＳトランジスタＱ１を通常のカレントミラー接続した場合（アナログデジタル変換回路２）の電圧と同等の電圧となり、期待する安定動作を実現し易い。
【００８８】
これにより、差動増幅器１１’は、ＮＭＯＳトランジスタＱ１のドレイン電圧と、基準電圧源２１による基準電圧Ｖ１とを等しくするように動作する。即ち、端子Ｂ−接地間と端子Ｃ−接地間の電圧は等しくなる。この結果、ＮＭＯＳトランジスタＱ２のドレイン電圧（端子Ａ−接地間電圧）と、ＮＭＯＳトランジスタＱ１のドレイン電圧（端子Ｃ−接地間電圧）とが等しくなる。
【００８９】
以上の説明により、アナログデジタル変換回路４によれば、アナログデジタル変換回路２の効果に加え、アナログデジタル変換回路２の演算増幅器１１をＰＭＯＳトランジスタＱ７、Ｑ８、ＮＭＯＳトランジスタＱ９、Ｑ１０により構成し、かつ容量素子Ｃ２及び抵抗素子Ｒ３により構成される位相補償回路を付加することにより安定性が向上する。
【００９０】
また、アナログデジタル変換回路４は上記の例に限定されず、図５に示すようにアナログデジタル変換回路５として、アナログデジタル変換回路４にＮＭＯＳトランジスタＱ５、Ｑ６、基準電圧源２２で構成されるレプリカ回路を付加して、ＮＭＯＳトランジスタＱ４に起因するドレイン−ソース間電圧ＶＤＳ降下分を補正することが望ましい。
【００９１】
この場合、基準電圧源２２の両端子のうちの正極端子には、ＮＭＯＳトランジスタＱ６のゲート電極が接続され、基準電圧源２２は基準電圧Ｖ２を供給する。
ＮＭＯＳトランジスタＱ６のドレイン電極は端子Ｂに接続されている。ＮＭＯＳトランジスタＱ８のゲート電極は、端子Ｂに代えて、ＮＭＯＳトランジスタＱ５のドレイン電極と、ＮＭＯＳトランジスタＱ６のソース電極とに接続されている。ＮＭＯＳトランジスタＱ５のゲート電極は、ＮＭＯＳトランジスタＱ１、Ｑ２のゲート電極に接続されている。基準電圧源２２の負極端子、ＮＭＯＳトランジスタＱ５のソース電極は図示せぬ低位側電源に接続されており、通常、接地されている。
【００９２】
これにより、アナログデジタル変換回路５は、アナログデジタル変換回路３とアナログデジタル変換回路４の効果を有する。
【００９３】
【発明の効果】
本発明のカレントミラー回路及びアナログデジタル変換回路は、低電源電圧でも高精度のカレントミラーを得ることができる。
【図面の簡単な説明】
【図１】図１は、本発明のカレントミラー回路の構成を示す回路図である。
【図２】図２は、本発明のカレントミラー回路をアナログデジタル変換回路に応用した第１の例を示す回路図である。
【図３】図３は、本発明のカレントミラー回路をアナログデジタル変換回路に応用した第２の例を示す回路図である。
【図４】図４は、本発明のカレントミラー回路をアナログデジタル変換回路に応用した第３の例を示す回路図である。
【図５】図５は、本発明のカレントミラー回路をアナログデジタル変換回路に応用した第４の例を示す回路図である。
【図６】図６は、従来のカレントミラー回路の構成を示す回路図である。
【符号の説明】
１    カレントミラー回路
２    アナログデジタル変換回路
３    アナログデジタル変換回路
４    アナログデジタル変換回路
５    アナログデジタル変換回路
１１    演算増幅器
１１’  差動増幅器
１２    演算増幅器
１３    比較器
１４    カウンタ
１５    スイッチング制御回路
１６    インバータ
２１、２２    基準電圧源
３０    定電流源
３１    基準電圧源
３２    演算増幅器
３３    カスコードカレントミラー回路
３５    定電流源
１０１    カレントミラー回路
１１１    演算増幅器
１３０    定電流源
Ｃ１、Ｃ２    容量素子
Ｉｉｎ    基準電流
Ｉｏｕｔ    出力電流
Ｒ１、Ｒ２、Ｒ３、Ｒ３０    抵抗素子
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ９、Ｑ１０    ＮチャネルＭＯＳトランジスタ
Ｑ７、Ｑ８、Ｑ３０、Ｑ３１、Ｑ３２、Ｑ３３、Ｑ３４    ＰチャネルＭＯＳトランジスタ
Ｑ１０１、Ｑ１０２、Ｑ１０３    ＮチャネルＭＯＳトランジスタ
ＶＤＤ    電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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