(57)【特許請求の範囲】
【請求項１】
表示領域と、第１マスク工程により、前記表示領域の周辺の非表示領域とを有する基板において、前記非表示領域に、第１領域及び前記第１領域の側面の第２領域を有する第１半導体層、及び第３領域と前記第３領域の両側面の第４領域と前記第４領域の両外側面の第５領域とを有する第２半導体層を形成し、前記表示領域に、第６領域と前記第６領域の両側面の第７領域と前記第７領域の両外側面の第８領域とを有する第３半導体層、第４半導体層、及び前記第４半導体層の上部の補助電極で構成される第１ストレージ電極を形成する段階と；
第２マスク工程により、前記第１半導体層の上部に、前記第２領域を露出させる第１ゲート電極と、前記第２半導体層を覆う第１金属パターンと、前記第３半導体層及び補助電極を覆う第２金属パターンと、ゲート配線とを形成し、該第２領域をｐ＋イオンでドーピングする段階と；
第３マスク工程により、前記第１金属パターンをエッチングして前記第２半導体層の第３領域に対応する第２ゲート電極を形成し、前記第２金属パターンをエッチングして前記第３半導体層の第６領域に対応する第３ゲート電極を形成し、そして前記第１ストレージ電極の上部に第２ストレージ電極を形成し、該第５領域及び第８領域をｎ＋イオンで、前記第４領域及び第７領域をｎ−イオンでドーピングする段階と；
第４マスク工程により、前記第１乃至第３ゲート電極及び前記第２ストレージ電極の上部に、前記第２領域を露出させる第１コンタクトホール及び第２コンタクトホールと、前記第５領域を露出させる第３コンタクトホール及び第４コンタクトホールと、前記８領域を露出させる第５コンタクトホール及び第６コンタクトホールとを含む層間絶縁膜を形成する段階と；
第５マスク工程により、前記第１コンタクトホール及び第２コンタクトホールを通じて前記第２領域と各々接触する第１ソース電極及び第１ドレイン電極と、前記第３コンタクトホール及び第４コンタクトホールを通じて前記第５領域と各々接触する第２ソース電極及び第２ドレイン電極と、前記第５コンタクトホール及び第６コンタクトホールを通じて前記第８領域と各々接触する第３ソース電極及び第３ドレイン電極と、前記第３ドレイン電極から延長した、前記第２ストレージ電極の上部に位置する第３ストレージ電極と、前記ゲート配線と交差して前記表示領域に画素領域を定義するデータ配線と、前記第３ストレージ電極から延長した、前記画素領域に位置する画素電極とを形成する段階とを含むことを特徴とする液晶表示装置用アレイ基板の製造方法。
【請求項２】
前記第１乃至第３ソース電極と前記第１乃至第３ドレイン電極と前記第３ストレージ電極とは透明電極と不透明電極を含み、前記画素電極は前記第３ドレイン電極の透明電極から延長されることを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
【請求項３】
前記層間絶縁膜を形成する段階は、
酸化シリコンで構成される第１層間絶縁膜を形成する段階と；
前記第１層間絶縁膜上に、窒化シリコンで構成される第２層間絶縁膜を形成する段階とを含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
【請求項４】
前記第１層間絶縁膜が形成された基板を加熱する段階をさらに含むことを特徴とする請求項３に記載の液晶表示装置用アレイ基板の製造方法。
【請求項５】
前記第１乃至第４半導体層と前記第１ストレージ電極を形成する段階は、
多結晶シリコン層と、第１伝導性金属層と、第１フォトレジスト層とを形成する段階と；
第１部分と、前記第１部分の透過率より小さい透過率を有する第２部分と、前記第２部分の透過率より小さい透過率を有する第３部分とで構成される第１マスクを前記第１フォトレジスト層の上部に配置する段階と；
前記第１フォトレジスト層を露光及び現像することによって、第１フォトレジストパターンと第２フォトレジストパターン間と前記第２フォトレジストパターンと第３フォトレジストパターン間とで前記第１伝導性金属層が露出するように、前記非表示領域に、相互に離隔する前記第１フォトレジストパターン及び第２フォトレジストパターンを、前記表示領域に、前記第３フォトレジストパターンと前記第３フォトレジストパターンとから延長した、前記第１乃至第３フォトレジストパターンより高い高さを有する第４フォトレジストパターンを形成する段階と；
前記第１フォトレジストパターン及び第２フォトレジストパターンの間と前記第２フォトレジストパターン及び第３フォトレジストパターンの間との第１伝導性金属層及び前記多結晶シリコン層を除去することによって、前記第１フォトレジスト層の下部の第１金属パターン及び第１半導体層と、前記第２フォトレジストパターンの下部の第２金属パターン及び第２半導体層と、前記第３フォトレジストパターンの下部の第３金属パターン及び第３半導体層と、前記第４フォトレジストパターンの下部の補助電極及び第４半導体層とを形成する段階と；
前記第１乃至第３フォトレジストパターンをアッシングして、前記第１乃至第３金属パターンを露出させる段階と；
前記第１乃至第３金属パターン及び前記第４フォトレジストパターンを除去する段階とを含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
【請求項６】
前記基板と前記多結晶シリコン層との間にバッファ層を形成する段階をさらに含むことを特徴とする請求項５に記載の液晶表示装置用アレイ基板の製造方法。
【請求項７】
前記第１ゲート電極、前記第１金属パターン及び第２金属パターンを形成する段階は、
前記第１乃至第３半導体層と前記補助電極上に、ゲート絶縁膜と第２伝導性金属層と第２フォトレジスト層とを形成する段階と；
第４部分と前記第４部分より大きい透過率を有する第５部分とで構成された第２マスクを利用して前記第２フォトレジスト層を露光及び現像することによって、前記第１半導体層より小さい大きさの第５フォトレジストパターンと、前記第２半導体層に対応する第６フォトレジストパターンと、前記第３半導体層及び第４半導体層に対応する第７フォトレジストパターンとを形成する段階と；
前記第５フォトレジストパターン及び第６フォトレジストパターン間と前記第６フォトレジストパターン及び第７フォトレジストパターン間との第２伝導性金属層を除去することによって、前記第１ゲート電極と、前記第１金属パターン及び第２金属パターンとを形成する段階を含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
【請求項８】
前記第２ゲート電極及び第３ゲート電極と前記第２ストレージ電極とを形成する段階と、前記第５領域及び第８領域と前記第４領域及び第７領域とをドーピングする段階とは、
前記第１ゲート電極と前記第１金属パターン及び第２金属パターンの上に第３フォトレジスト層を形成する段階と；
第３マスクを利用して前記第３フォトレジスト層を露光及び現像することによって、前記第１半導体層を覆う第８フォトレジストパターンと、前記第２半導体層の第３領域及び第４領域に対応する第９フォトレジストパターンと、前記第３半導体層の第６領域及び第７領域に対応する第１０フォトレジストパターンと、前記第４半導体層を覆う第１１フォトレジストパターンとを形成する段階と；
前記第８乃至第１１フォトレジストパターン間の前記第１金属パターン及び第２金属パターンを除去する段階と；
前記第２半導体層の第５領域及び前記第３半導体層の第８領域にｎ＋イオンをドーピングする段階と；
前記第８乃至第１１フォトレジストパターンをアッシングすることによって、前記第２半導体層の第４領域に対応する前記第２金属パターンと、前記第３半導体層の第７領域に対応する前記第２金属パターンと、前記補助電極に対応するように前記第２金属パターンの両一端を露出させる段階と；
前記第８乃至第１１フォトレジストパターンをアッシングする段階によって露出された第１金属パターン及び第２金属パターンを除去することにより、前記第２半導体層の第３領域に対応する第２ゲート電極と、前記第３半導体層の第６領域に対応する第３ゲート電極と、前記補助電極に対応する第２ストレージ電極とを形成する段階と；
前記第２半導体層の第４領域と前記第３半導体層の第７領域にｎ−イオンをドーピングする段階と；
前記第８乃至第１１フォトレジストパターンを除去する段階とを含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
【請求項９】
前記第１乃至第３ソース電極と前記第１乃至第３ドレイン電極と前記第３ストレージ電極と前記画素電極とを形成する段階は、
前記層間絶縁膜上に、透明電極層と、第３伝導性金属層と、第４フォトレジスト層を形成する段階と；
前記第４フォトレジスト層上に、第６部分と、前記第６部分より小さい透過率を有する第７部分と、前記第７部分より小さい透過率を有する第８部分とで構成された第４マスクを配置する段階と；
前記第４マスクを利用して前記第４フォトレジスト層を露光及び現像することによって、前記層間絶縁膜の第１コンタクトホール及び第２コンタクトホールの上部に第１２フォトレジストパターンを、前記層間絶縁膜の第３コンタクトホールと第４コンタクトホールの上部に第１３フォトレジストパターンを、前記層間絶縁膜の第５コンタクトホールと第６コンタクトホールの上部に第１４フォトレジストパターンを、前記第２ストレージ電極の上部に第１５フォトレジストパターンを、そして前記画素領域に第１２乃至第１５フォトレジストパターンより低い高さを有する、前記第１５フォトレジストパターンから延長される第１６フォトレジストパターンを形成する段階と；
前記第１２乃至第１５フォトレジストパターン間の第３伝導性金属層と透明電極層を除去することによって、前記第１コンタクトホール及び第２コンタクトホールを通じて第１半導体層の第２領域と各々接触する前記第１ソース電極及び第１ドレイン電極と、前記第３コンタクトホール及び第４コンタクトホールを通じて第２半導体層の第５領域と各々接触する前記第２ソース電極及び第２ドレイン電極と、前記第５コンタクトホール及び第６コンタクトホールを通じて第３半導体層の第８領域と各々接触する前記第３ソース電極及び第３ドレイン電極とを形成する段階と；
前記画素領域の第３伝導性金属層が露出するように前記第１２乃至第１６フォトレジストパターンをアッシングする段階と；
前記画素領域の第３伝導性金属層を除去することによって、前記第２ストレージ電極の上部の第３ストレージ電極と前記画素領域に前記画素電極を形成する段階とを含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
【請求項１０】
前記第３ドレイン電極と第３ストレージ電極は透明電極と不透明電極を含み、前記画素電極は前記透明電極から延長されることを特徴とする請求項９に記載の液晶表示装置用アレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係り、特に、駆動回路一体型の液晶表示装置用アレイ基板とその製造方法に関する。
【背景技術】
【０００２】
一般的な液晶表示装置は、薄膜トランジスタＴＦＴを含むアレイ基板とカラーフィルター基板間に液晶を注入して、この液晶の異方性による光の屈折率の差を利用してイメージを得る表示装置である。
このような表示装置のスイッチング素子として使用される薄膜トランジスタは、アレイ部の設計によって多様な形態で構成できて、特に、アクティブ層として使用される半導体層には、非晶質シリコンまたは、多結晶シリコン（ポリシリコン）を使用する。
この時、一般的なスイッチング素子としては、水素化された非晶質シリコン（ａ-Ｓｉ：Ｈ）が主に利用されるが、これは、低温工程が可能であって、低価の絶縁基板が使用できるからである。
ところが、水素化された非晶質シリコンは、原子配列が無秩序であるために、弱い結合（weak Si-Si bond）及びダングリングボンド（dangling bond）が存在して、光の照射や電場の印加時、準安定状態に変化され、薄膜トランジスタ素子として活用時、安定性が問題になっており、電気的特性（低い電界効果の移動度：０１〜１０cm2/Ｖ・ｓ）が良くないので、駆動回路としては、使用し難い。
一方、ポリシリコンは、非晶質シリコンに比べて、電界効果と移動度が大きいので、基板上に、駆動回路が形成できて、ポリシリコンを利用して、基板に直接駆動回路を形成すると、実装が大変簡単になり、液晶パネルがさらにコンパクトに製作できる長所がある。
【０００３】
図１は、従来技術による液晶表示装置用アレイ基板を概略的に示した平面図である。
図１に示したように、第１基板１０は、表示領域Ｄ１と非表示領域Ｄ２で定義されて、表示領域Ｄ１には、多数の画素領域Ｐがマトリックス状に位置して、各画素ごとにスイッチング素子Ｔ及びこれに連結された画素電極１７が構成される。
また、画素領域Ｐの一側に沿って延長されたゲート配線１２と、これとは垂直に交差するデータ配線１４が構成される。
【０００４】
非表示領域Ｄ２には、駆動回路部１６、１８が構成されるが、駆動回路部１６、１８は、第１基板１０の一側に位置して、ゲート配線１２に信号を印加するゲート駆動回路部１６と、これとは平行ではない第１基板１０の他側に位置して、データ配線１４に信号を印加するデータ駆動回路部１８を含む。
ゲート駆動回路部１６及びデータ駆動回路部１８は、外部から入力された信号を調節し、各々ゲート配線１２及びデータ配線１４を通じて画素部Ｐに、ディスプレーコントロール信号及びデータ信号を供給するための装置である。
従って、ゲート駆動回路部１６及びデータ駆動回路部１８は、入力される信号を適切に出力させるために、一般的には、インバーターであるＣＭＯＳ（Complementary Metal-Oxide Semiconductor）構造の薄膜トランジスタで構成される。
【０００５】
ＣＭＯＳは、高速信号処理が要求される駆動回路部薄膜トランジスタに使用される半導体技術の一種であって、陰電気で充電された余分の電子等（ｎ型の半導体）と陽電気で充電された正孔等（ｐ型の半導体）を利用して１つの伝導体を形成し、相互補完的な方法として、２種類の半導体の効果的な電気制御に使用される。
このように、非表示領域の駆動回路部を構成するＣＭＯＳ素子は、ｎ型及びｐ型の多結晶薄膜トランジスタの組合で構成されて、表示領域のスイッチング素子は、ｎ型及びｐ型の多結晶薄膜トランジスタで構成される。
【０００６】
図２は、従来技術による液晶表示装置用アレイ基板の一部を拡大した平面図である。
図２に示したように、基板３０の一面に、第１方向に、ゲート配線ＧＬが構成されて、ゲート配線ＧＬと交差して、画素領域Ｐを定義するデータ配線ＤＬが構成される。
ゲート配線ＧＬ及びデータ配線ＤＬの交差部には、ゲート電極５２とアクティブ層（３８、多結晶シリコン層）と、ソース電極７４ａとドレイン電極７４ｂとで構成された多結晶の薄膜トランジスタＴが構成されて、画素領域Ｐには、ドレイン電極７４ｂと接触する画素電極８２が構成される。
また、画素領域Ｐには、第１ストレージ電極４０、第２ストレージ電極５４、第３ストレージ電極７６で形成されたストレージキャパシターＣstが構成される。
前述のような構成は、液晶パネルの表示領域の一部を示しており、このような形状が連続され表示領域を構成する。
【０００７】
前述した表示装置の周辺に、駆動回路部（図１の１６、１８）を形成して、駆動回路部（図１の１６、１８）には、ゲート配線ＧＬ及びデータ配線ＤＬに信号を伝達するための駆動回路（図示せず）が形成される。
駆動回路（図示せず）は、多結晶薄膜トランジスタＴの組合によって構成されて、駆動の特性が速くて、漏洩電流を有しないようにするために、ｎ型の多結晶薄膜トランジスタＴも、前述したように、ＣＭＯＳトランジスタの組合によって形成することができる。
【０００８】
図３は、従来技術による駆動回路部の断面図であって、図４は、図２のＩＩ-ＩＩ線に沿って切断したアレイ基板の表示領域の断面図である。
図３と図４に示したように、非表示領域Ｄ２に構成した駆動回路ＤＣは、ＣＭＯＳ薄膜トランジスタＴの組合によって構成されて、ＣＭＯＳ薄膜トランジスタＴは、ｎ型の薄膜トランジスタＴｎとｐ型の薄膜トランジスタＴｐの組合によって構成される。
表示領域Ｄ１に構成された単一画素領域Ｐは、スイッチング素子Ｔｓと、これと接触しながら画素領域Ｐ全面に形成された画素電極８２と、補助容量部であるストレージキャパシターＣstが形成される。
この時、表示領域Ｐに使用するスイッチング素子Ｔｓは、ｎ型または、ｐ型の多結晶薄膜トランジスタを使用するが、一般的には、ｎ型の多結晶薄膜トランジスタを使用する。
【０００９】
ストレージキャパシターＣstは、第１ストレージ電極４０、第２ストレージ電極５４、第３ストレージ電極７６で形成されて、等価回路的には、２つのキャパシターＣ１、Ｃ２が直列連結された状態である。
このような構成は、領域を拡大しなくても、補助容量がさらに確保できる長所がある。
【００１０】
前述したような構成の駆動回路一体型の液晶表示装置用アレイ基板は、一般的に、ストレージキャパシターＣstを形成するためのドーピング工程と、ｎ型の多結晶薄膜トランジスタＴｎを形成するためのｎ＋イオンドーピング工程と、ｐ型の多結晶薄膜トランジスタＴｐを形成するためのｐ＋イオンドーピング工程を含む９マスク工程を必要とする。
以下、工程図面を参照して、従来による駆動回路一体型の液晶表示装置用アレイ基板の製造方法を説明する。
【００１１】
図５Ａないし図５Ｉは、従来技術によって駆動回路部を製造する工程を示した工程断面図であって、図６Ａないし図６Ｉは、従来技術によってアレイ基板の表示領域を製造する工程を示した断面図であり、図７Ａないし図７Ｉは、各々図５Ａないし図５ＩのＶＩ-ＶＩ線に沿って切断した部分の製造工程を示した断面図である。
【００１２】
図５Ａと図６Ａと図７Ａは、第１マスク工程を示した図である。
図５Ａと図６Ａと図７Ａに示したように、第１基板３０に表示領域Ｄ１と非表示領域Ｄ２が定義されて、表示領域Ｄ１には、多数の画素領域Ｐが定義される。
この時、非表示領域Ｄ２に、便宜上、第１領域Ａ１と第２領域Ａ２を定義して、画素領域Ｐに、第３領域Ａ３と第４領域Ａ４を定義する。
前述したように、第１ないし第４領域Ａ１、Ａ２、Ａ３、Ａ４が定義された第１基板３０の一面に、絶縁物質を蒸着してバッファ層３２を形成し、バッファ層３２の上部に非晶質シリコン（ａ−Ｓｉ：Ｈ）を蒸着した後、結晶化する工程を行う。一般的には、レーザーを利用して結晶化を行う。
結晶化工程によって結晶化された層をパターンし、第１領域Ａ１と第２領域Ａ２と第３領域Ａ３に、アクティブ層として機能する第１ないし第３多結晶半導体層３４、３６、３８を形成して、第４領域Ａ４に、第１ストレージ電極として機能する第４多結晶半導体層４０を形成する。
この時、第３多結晶半導体層３８と第４多結晶半導体層４０は、一体に形成することができる。
【００１３】
図５Ｂと図６Ｂと図７Ｂは、第２マスク工程を示しており、第４領域Ａ４の第４多結晶半導体層４０にイオンをドーピングする工程を示した図である。
図５Ｂと図６Ｂと図７Ｂに示したように、第１ないし第４多結晶半導体層３４、３６、３８、４０が形成された基板３０全面に、フォトレジストを塗布した後、第２マスク工程によってパターンし、第１領域Ａ１と第２領域Ａ２及び第３領域Ａ３を遮蔽する第１フォトレジストパターン４２を形成する。
第１フォトレジストパターン４２によって遮蔽されない第４領域Ａ４の第４多結晶半導体層４０の表面に、ｎ＋イオンをドーピングする工程を行う。
第４多結晶半導体層４０は、電極の役割をして、低い抵抗を有するために、イオン（ｎまたは、ｐ型のイオン）をドーピングする工程を行う。イオンドーピング工程が完了されると、第１フォトレジストパターン４２を除去する工程を行う。
【００１４】
図５Ｃと図６Ｃと図７Ｃは、第３マスク工程を示した断面図である。
図５Ｃと図６Ｃと図７Ｃに示したように、第４Ａ４の第４多結晶半導体層４０にイオンをドーピングする工程後、第１ないし第４多結晶半導体層３４、３６、３８、４０が形成された基板３０にゲート絶縁膜４６を形成する。
ゲート絶縁膜４６は、窒化シリコンＳｉＮｘと酸化シリコンＳｉＯ２を含む無機絶縁物質グループのうちから選択された１つ以上の物質を蒸着して形成する。
ゲート絶縁膜４６が形成された基板３０全面に、導電性金属を蒸着して第３マスク工程によってパターンし、第１ないし第３多結晶半導体層３４、３６、３８の中心に対応する上部に第１ないし第３ゲート電極４８、５０、５２を形成して、第４領域Ａ４の第４多結晶半導体層４０に対応する上部に第２ストレージ電極５４を形成すると同時に、第３領域Ａ３に構成した第３ゲート電極５２から延長され、画素領域Ｐの一側に位置するようにゲート配線ＧＬを形成して、第２ストレージ電極５４から延長され画素領域Ｐを横切るストレージ配線ＳＬを形成する。
【００１５】
図５Ｄと図６Ｄと図７Ｄは、第４マスク工程を示しており、第２領域Ａ２と第３領域Ａ３の第２多結晶半導体層３６及び第３多結晶半導体層３８に、ｎ＋イオンをドーピングするための工程断面図である。
図５Ｄと図６Ｄと図７Ｄに示したように、第１ないし第３電極４８、５０、５２と第２ストレージ電極５４とゲート配線（図示せず）が形成された第１基板３０全面にフォトレジストを塗布した後、第４マスク工程によってパターンし、第１領域Ａ１を覆う第２フォトレジストパターン５６を形成する。
第２フォトレジストパターン５６間に露出された第２領域Ａ２と第３領域Ａ３にｎ＋イオンをドーピングする工程を行う。
第２領域Ａ２と第３領域Ａ３の第２半導体層３６と第３半導体層３８領域の第２ゲート電極５０と第３ゲート電極５２の周辺に露出された表面にｎ＋イオンがドーピングされて、イオンがドーピングされた領域は、抵抗性接触（ohmic contact）の特性を有する。
前述したような第４マスク工程が完了すると、第２フォトレジストパターン５６を除去する工程を行う。
【００１６】
図５Ｅと図６Ｅと図７Ｅは、第５マスク工程を示しており、第１領域Ａ１の半導体層にｐ＋イオンをドーピングするための工程断面図である。
図５Ｅと図６Ｅと図７Ｅに示したように、第１ないし第３ゲート電極４８、５０、５２と第２ストレージ電極５４が形成された第１基板３０にフォトレジストを塗布した後、第５マスク工程によってパターンし、第２領域Ａ２と第３領域Ａ３及び第４領域Ａ４を覆う第３フォトレジストパターン５８を形成する。
ここで、第４領域Ａ４は、もう第２ストレージ電極５４が形成された状態であるので、フォトレジストパターンを形成しなくても良い。
第１領域Ａ１の露出された第１半導体層３４のゲート電極４８の周辺に露出された表面にｐ＋イオンをドーピングする工程を行う。この時、イオンがドーピングされた領域は、前述したように、抵抗性接触（ohmic contact）の特性を有する。
【００１７】
図５Ｆと図６Ｆと図７Ｆは、第６マスク工程を示した工程断面図である。
前述したように、第１ないし第３半導体層３４、３６、３８にイオンをドーピングして抵抗性接触領域（以下、オーミックコンタクト領域と称する。）の形成工程が行われれた第１基板３０に、窒化シリコンＳｉＮｘと酸化シリコンＳｉＯ２を含む無機絶縁物質グループのうちから選択された１つを蒸着して層間絶縁膜６０を形成する。
層間絶縁膜６０とその下部のゲート絶縁膜４６を第６マスク工程によってパターンし、第１ないし第３半導体層３４、３６、３８のオーミックコンタクト領域を各々露出する多数のコンタクトホール６２ａ、６２ｂ、６４ａ、６４ｂ、６６ａ、６６ｂを形成する。
【００１８】
図５Ｇと図６Ｇと図７Ｇは、第７マスク工程を示した工程断面図である。
第１ないし第３半導体層３４、３６、３８のオーミックコンタクト領域の一部を露出する層間絶縁膜６０が形成された基板３０全面に、クロムＣｒ、モリブデンＭｏ、タングステンＷ、銅Ｃｕ、アルミニウム合金ＡｌＮｄ等を含む伝導性金属グループのうちから選択された１つを蒸着してパターンし、露出されたオーミックコンタクト領域と各々接触する多数のソース電極７０ａ、７２ａ、７４ａと多数のドレイン電極７０ｂ、７２ｂ、７４ｂを形成する。
この時、第３領域Ａ３に構成したドレイン電極７４ｂから第４領域Ａ４に延長された延長部をさらに形成して、これは、第３ストレージ電極７６としての役割をする。また、表示領域Ｄ１の第３領域Ａ３に形成したソース電極７４ａから延長され、ゲート配線ＧＬと交差して画素領域Ｐの一側に延長されたデータ配線ＤＬを形成する。
前述した第１ないし第７マスク工程によって、非表示領域Ｄ２には、ｐ型の多結晶薄膜トランジスタとｎ型の多結晶薄膜トランジスタの組合であるＣＭＯＳ素子が形成され、表示領域Ｄ１の第３領域Ａ３には、ｎ型の多結晶薄膜トランジスタが形成され、第４領域Ａ４には、第１ないし第３ストレージ電極４０、５４、７６で構成された第１ストレージキャパシターＣ１及び第２ストレージキャパシターＣ２が形成される。
【００１９】
図５Ｈと図６Ｈと図７Ｈは、第８マスク工程を示した工程断面図である。
図５Ｈと図６Ｈと図７Ｈに示したように、各領域Ａ１、Ａ２、Ａ３ごとに多数のソース電極７０ａ、７２ａ、７４ａと多数のドレイン電極７０ｂ、７２ｂ、７４ｂが形成された第１基板３０全面に、前述した絶縁物質グループのうちから選択された１つ以上の物質を蒸着して保護層７８を形成する。
保護層７８を第８マスク工程によってパターンし、第３領域Ａ３のドレイン電極７４ｂまたは、第３ストレージ電極７６を露出するドレインコンタクトホール８０を形成する。
【００２０】
図５Ｉと図６Ｉと図７Ｉは、第９マスク工程を示した工程断面図である。
図５Ｉと図６Ｉと図７Ｉに示したように、保護層７８が形成された第１基板３０全面に、インジウムースズーオキサイドＩＴＯとインジウムージンクーオキサイドＩＺＯを含む透明な伝導性金属グループのうちから選択された１つを蒸着して、第９マスク工程によってパターンし、ドレイン電極７４ｂまたは、これに延長された第３ストレージ電極７６と接触しながら画素領域Ｐに位置する画素電極８２を形成する。
以上、前述したような第１ないし第９マスク工程によって、従来による駆動回路一体型の液晶パネルの薄膜トランジスタアレイ基板を製作することができる。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
従って、従来には、多数の工程によって駆動回路一体型のアレイ基板を製作するために、工程時間の遅延と生産費用の増加により工程収率が低下される問題がある。また、多数の工程による不良発生率を高める短所がある。
【課題を解決するための手段】
【００２２】
本発明は、前述した問題を解決するために提案されており、工程数を減少させて工程時間を短縮し、工程費用を低下させると同時に、不良発生確率を低めて生産収率を高めることを目的とする。
【００２３】
前述のような目的を達成するために、本発明は、表示領域と、表示領域の周辺の非表示領域を含む基板と；非表示領域に形成された駆動回路と；表示領域に形成された第１薄膜トランジスタと；第１半導体層と第１半導体層の上部の補助電極で構成された第１ストレージ電極と、第１ストレージ電極の上部の第２ストレージ電極と、透明電極パターンと透明電極パターンの上部の第１金属パターンで構成されて、第２ストレージ電極の上部に形成される第３ストレージ電極を含み、表示領域に形成されたストレージキャパシターと；相互に交差して表示領域に画素領域を定義するゲート配線及びデータ配線と；第１薄膜トランジスタに連結されて、画素領域に形成される画素電極とを含む液晶表示装置用アレイ基板を提供する。
【００２４】
第１薄膜トランジスタは、第１領域、第１領域の両側面の第２領域及び第２領域の両側面の第３領域を有する第２半導体層と、ゲート配線から延長された第１ゲート電極と、データ配線から延長された第１ソース電極と、第１ソース電極と離隔された第１ドレイン電極を含み、第２領域には、ｎ-イオンがドーピングされ、第３領域には、ｎ＋イオンがドーピングされて、第１ソース電極及び第１ドレイン電極各々は、第３領域に接触されて、第１ソース電極及び第１ドレイン電極各々は、透明電極と透明電極の上部の不透明電極を含む。また、第１半導体層は、第２半導体層と同一層に形成されて、第２半導体層から延長され、第１ソース電極及び第１ドレイン電極は、第３ストレージ電極と同一層に形成される。
【００２５】
さらに、駆動回路は、第２薄膜トランジスタと第３薄膜トランジスタを含み、第２薄膜トランジスタは、第４領域、第４領域の両側面の第５領域を有する第２半導体層と、第２ゲート電極と、第２ソース電極及び第２ドレイン電極を含んで、第４領域には、ｐ＋イオンがドーピングされ、第２ソース電極及び第２ドレイン電極各々は、第５領域に接触される。
【００２６】
第２ソース電極及び第２ドレイン電極各々は、透明電極と透明電極の上部の不透明電極を含み、第１半導体層は、第３半導体層と同一層に形成される。また、第２ソース電極及び第２ドレイン電極は、第３ストレージ電極と同一層に形成される。
【００２７】
第３薄膜トランジスタは、第６領域、第６領域の両側面の第７領域、第７領域の両外側面の第８領域を有する第４半導体層と、第３ゲート電極と、第３ソース電極及び第３ドレイン電極を含み、第７領域には、ｎ-イオンがドーピングされ、第８領域には、ｎ＋イオンがドーピングされる。
【００２８】
第３ソース電極及び第３ドレイン電極各々は、第８領域に接触されて、第３ソース電極及び第２ドレイン電極各々は、透明電極と透明電極の上部の不透明電極を含み、第１半導体層は、第４半導体層と同一層に形成されて、第３ソース電極及び第３ドレイン電極は、第３ストレージ電極と同一層に形成される。
【００２９】
また、本発明は、表示領域と、表示領域の周辺の非表示領域を有する基板において、非表示領域に、第１領域及び第１領域の側面の第２領域を有する第１半導体層と、第３領域、第３領域の両側面の第４領域及び第４領域両外側面の第５領域を有する第２半導体層を形成して、表示領域に、第６領域、第６領域の両側面の第７領域及び第７領域の両外側面の第８領域を有する第３半導体層と、第４半導体層と、第４半導体層の上部の補助電極で構成される第１ストレージ電極を形成する段階と；第１半導体層の上部に、第２領域を露出させる第１ゲート電極と、第２半導体層を覆う第１金属パターンと、第３半導体層及び補助電極を覆う第２金属パターンと、ゲート配線を形成する段階と；第２領域に、ｐ＋イオンをドーピングする段階と；第１金属パターンをエッチングして、第２半導体層の第３領域に対応する第２ゲート電極と、第２金属パターンをエッチングして、第３半導体層の第６領域に対応する第３ゲート電極と、第１ストレージ電極の上部に、第２ストレージ電極を形成する段階と；第５領域及び第８領域に、ｎ＋イオンを、第４領域及び第７領域に、ｎ-イオンをドーピングする段階と；第１ないし第３ゲート電極及び第２ストレージ電極の上部に、第２領域を露出させる第１コンタクトホール及び第２コンタクトホールと、第５領域を露出させる第３コンタクトホール及び第４コンタクトホールと、８領域を露出させる第５コンタクトホール及び第６コンタクトホールを含む層間絶縁膜を形成する段階と；第１コンタクトホール及び第２コンタクトホールを通じて第２領域と各々接触する第１ソース電極及び第１ドレイン電極と、第３コンタクトホール及び第４コンタクトホールを通じて第５領域と各々接触する第２ソース電極及び第２ドレイン電極と、第５コンタクトホール及び第６コンタクトホールを通じて第８領域と各々接触する第３ソース電極及び第３ドレイン電極と、第３ドレイン電極から延長されて、第２ストレージ電極の上部に位置する第３ストレージ電極と、ゲート配線と交差して表示領域に画素領域を定義するデータ配線と、第３ストレージ電極から延長されて、画素領域に位置する画素電極を形成する段階とを含む液晶表示装置用アレイ基板の製造方法を提供する。
【００３０】
第１ないし第３ソース電極と第１ないし第３ドレイン電極と第３ストレージ電極は、透明電極と不透明電極を含み、画素電極は、第３ドレイン電極の透明電極から延長される。
また、層間絶縁膜の形成段階は、酸化シリコンで構成される第１層間絶縁膜を形成する段階と；第１層間絶縁膜上に、窒化シリコンで構成される第２層間絶縁膜を形成する段階を含み、第１層間絶縁膜が形成された基板を加熱する段階をさらに含む。
【００３１】
第１ないし第４半導体層と第１ストレージ電極を形成する段階は、多結晶シリコン層と、第１伝導性金属層と、第１フォトレジスト層を形成する段階と；第１部分と、第１部分の透過率より小さい透過率を有する第２部分と、第２部分の透過率より小さい透過率を有する第３部分で構成される第１マスクを第１フォトレジスト層の上部に配置する段階と；第１フォトレジスト層を露光、現像することによって、第１フォトレジストパターンと第２フォトレジストパターン間と、第２フォトレジストパターンと第３フォトレジストパターン間で、第１伝導性金属層が露出されるように、非表示領域に、相互に離隔する第１フォトレジストパターン及び第２フォトレジストパターンと、表示領域に、第３フォトレジストパターンと第３フォトレジストパターンから延長されて、第１ないし第３フォトレジストパターンより高い高さを有する第４フォトレジストパターンを形成する段階と；第１フォトレジストパターンと第２フォトレジストパターン間と、第２フォトレジストパターンと第３フォトレジストパターン間の第１伝導性金属層及び多結晶シリコン層を除去することによって、第１フォトレジスト層の下部の第１金属パターン及び第１半導体層と、第２フォトレジストパターンの下部の第２金属パターン及び第２半導体層と、第３フォトレジストパターンの下部の第３金属パターン及び第３半導体層と、第４フォトレジストパターンの下部の補助電極及び第４半導体層を形成する段階と；第１ないし第３フォトレジストパターンをアッシングして、第１ないし第３金属パターンを露出させる段階と；第１ないし第３金属パターン及び第４フォトレジストパターンを除去する段階とを含むことを特徴として、基板と多結晶シリコン層間に、バッファ層を形成する段階をさらに含む。
【００３２】
第１ゲート電極、第１金属パターン及び第２金属パターンを形成する段階は、第１ないし第３半導体層と補助電極上に、ゲート絶縁膜と、第２伝導性金属層と第２フォトレジスト層を形成する段階と；第４部分と、第４部分より大きい透過率を有する第５部分で構成されたた第２マスクを利用して第２フォトレジスト層を露光、現像することによって、第１半導体層より小さい大きさの第５フォトレジストパターンと、第２半導体層に対応する第６フォトレジストパターンと、第３半導体層及び第４半導体層に対応する第７フォトレジストパターンを形成する段階と；第５フォトレジストパターン及び第６フォトレジストパターンと第６フォトレジストパターン及び第７フォトレジストパターン間の第２伝導性金属層を除去することによって、第１ゲート電極と、第１金属パターン及び第２金属パターンを形成する段階を含む。
【００３３】
第２ゲート電極及び第３ゲート電極と第２ストレージ電極を形成する段階と、第５領域及び第８領域と第４領域及び第７領域をドーピングする段階は、第１ゲート電極と第１金属パターン及び第２金属パターンの上に、第３フォトレジスト層を形成する段階と；第３マスクを利用して第３フォトレジスト層を露光、現像することによって、第１半導体層を覆う第８フォトレジストパターンと、第２半導体層の第３領域及び第４領域に対応する第９フォトレジストパターンと、第３半導体層の第６領域及び第７領域に対応する第１０フォトレジストパターンと、第４半導体層を覆う第１１フォトレジストパターンを形成する段階と；第８ないし第１１フォトレジストパターン間の第１金属パターン及び第２金属パターンを除去する段階と；第２半導体層の第５領域及び第３半導体層の第８領域に、ｎ＋イオンをドーピングする段階と；第８ないし第１１フォトレジストパターンをアッシングすることによって、第２半導体層の第４領域に対応する第２金属パターンと、第３半導体層の第７領域に対応する第２金属パターンと、補助電極に対応するように第２金属パターンの両一端を露出させる段階と；第８ないし第１１フォトレジストパターンをアッシングする段階によって露出された第１金属パターン及び第２金属パターンを除去することにより、第２半導体層の第３領域に対応する第２ゲート電極と、第３半導体層の第６領域に対応する第３ゲート電極と、補助電極に対応する第２ストレージ電極を形成する段階と；第２半導体層の第４領域と、第３半導体層の第７領域に、ｎ-イオンをドーピングする段階と；第８ないし第１１フォトレジストパターンを除去する段階とを含む。
【００３４】
第１ないし第３ソース電極と第１ないし第３ドレイン電極と、第３ストレージ電極と画素電極を形成する段階は、層間絶縁膜上に、透明電極層と、第３伝導性金属層と、第４フォトレジスト層を形成する段階と；第４フォトレジスト層上に、第６部分と、第６部分より小さい透過率を有する第７部分と、第７部分より小さい透過率を有する第８部分で構成された第４マスクを配置する段階と；第４マスクを利用して第４フォトレジスト層を露光、現像することによって、層間絶縁膜の第１コンタクトホール及び第２コンタクトホールの上部に、第１２フォトレジストパターンと、層間絶縁膜の第３コンタクトホールと第４コンタクトホールの上部に、第１３フォトレジストパターンと、層間絶縁膜の第５コンタクトホールと第６コンタクトホールの上部に、第１４フォトレジストパターンと、第２ストレージ電極の上部に、第１５フォトレジストパターンと、画素領域に第１２ないし第１５フォトレジストパターンより低い高さを有して、第１５フォトレジストパターンから延長される第１６フォトレジストパターンを形成する段階と；第１２ないし第１５フォトレジストパターン間の第３伝導性金属層と透明電極層を除去することによって、第１コンタクトホール及び第２コンタクトホールを通じて第１半導体層の第２領域と各々接触する第１ソース電極及び第１ドレイン電極と、第３コンタクトホール及び第４コンタクトホールを通じて第２半導体層の第５領域と各々接触する第２ソース電極及び第２ドレイン電極と、第５コンタクトホール及び第６コンタクトホールを通じて第３半導体層の第８領域と各々接触する第３ソース電極及び第３ドレイン電極を形成する段階と；画素領域の第３伝導性金属層が露出されるように第１２ないし第１６フォトレジストパターンをアッシングする段階と；画素領域の第３伝導性金属層を除去することによって、第２ストレージ電極の上部の第３ストレージ電極と画素領域に、画素電極を形成する段階とを含み、第３ドレイン電極と第３ストレージ電極は、透明電極と不透明電極を含んで、画素電極は、透明電極から延長される。
【発明の効果】
【００３５】
本発明による液晶表示装置用アレイ基板の製造方法は、従来に比べて、工程が単純化され工程費用を節減して、工程時間が短縮される。
また、工程が単純化されることによって、不良発生確率を低め、生産収率が改善される。
【実施例】
【００３６】
以下、本発明の実施例による駆動回路一体型の液晶表示装置用アレイ基板の製造方法を説明する。
【００３７】
図８は、本発明の実施例による一体型駆動回路を含むアレイ基板の表示領域を概略的に示した平面図である。
図８に示したように、第１基板１００上に、一方向に延長されたゲート配線ＧＬと、ゲート配線ＧＬと垂直に交差して画素領域Ｐを定義するデータ配線ＤＬを構成する。
ゲート配線ＧＬとデータ配線ＤＬの交差地点には、スイッチング素子である多結晶薄膜トランジスタＴｓを構成して、画素領域Ｐには、画素電極１８４を構成する。
多結晶薄膜トランジスタＴｓは、多結晶シリコン層である半導体層１１６と、ゲート電極１４８とソース電極１７４とドレイン電極１７６を含み、画素電極１８４は、ドレイン電極１７６と接触するように構成する。
【００３８】
画素領域Ｐの一部には、補助容量部であるストレージキャパシターＣｓｔを構成するが、ストレージキャパシターＣｓｔは、半導体層１２０と補助電極１２４が積層された第１ストレージ電極Ｓ１と、ストレージ配線ＳＬから第１ストレージ電極Ｓ１の上部に延長された第２ストレージ電極１５０と、ドレイン電極１７６から第２ストレージ電極１５０の上部に延長された第３ストレージ電極１８２で構成される。この時、補助電極１２４とその下部の半導体層１１８は、オーミックコンタクトの特性を有するために、同一信号が流れるようにすることを特徴とする。
また、ソース電極１７４及びドレイン電極１７６は、透明電極層１７４ａ、１７６ａと伝導性金属層１７４ｂ、１７６ｂが積層された形状であると同時に、第３ストレージ電極１８２も透明電極層１７８ａと伝導性金属層１７８ｂが積層された形状であって、この時、第３ストレージ電極の透明電極層１７８ａは、画素電極１８４と一体に構成される。
以下、断面構成を参照して、前述した構成を含む駆動回路一体型の液晶表示装置用アレイ基板の構成を察する。
【００３９】
図９は、本発明の実施例による駆動回路部の断面図であって、図１０は、図８のＸ−Ｘ線に沿って切断した表示領域の断面図である。
図９と図１０に示したように、駆動回路一体型の液晶表示装置用アレイ基板の第１基板１００は、表示領域Ｄ１と非表示領域Ｄ２に区分される。
非表示領域Ｄ２には、ｎ型の多結晶薄膜トランジスタである第１薄膜トランジスタＴ（ｎ）とｐ型の多結晶薄膜トランジスタである第２薄膜トランジスタＴ（ｐ）の組合であるＣＭＯＳで構成された駆動回路を形成する。
表示領域Ｄ１には、スイッチング素子である第３薄膜トランジスタＴｓと、多結晶半導体層１１８と補助電極１２４が積層された第１ストレージ電極Ｓ１と、第２ストレージ電極１５０と、透明電極層１７８ａと伝導性金属層１７８ｂが積層された第３ストレージ電極１８２を含むストレージキャパシターＣｓｔが形成される。また、画素領域Ｐごとにスイッチング素子Ｔｓと接触する画素電極１８４が形成される。
【００４０】
第３薄膜トランジスタＴｓは、通常、ｎ型の多結晶薄膜トランジスタで構成されて、ストレージキャパシターＣｓｔは、第１ストレージ電極Ｓ１及び第２ストレージ電極１５０で構成された第１ストレージキャパシターＣ１と、第２ストレージ電極１５０及び第３ストレージ電極１８２で構成された第２ストレージキャパシターＣ２を等価回路的に直列連結した構成である。
【００４１】
前述した構成は、駆動回路部ＤＣの第１薄膜トランジスタＴ（ｐ）及び第２薄膜トランジスタＴ（ｎ）及び第３薄膜トランジスタＴｓに使用されるｎ型及びｐ型の多結晶薄膜トランジスタの多結晶半導体層１１２、１１４、１１６と、ストレージキャパシターＣｓｔの多結晶半導体層１１８と、その上部の補助電極１２４を単一マスク工程によって構成することを第１特徴とする。
【００４２】
また、第１ないし第３薄膜トランジスタＴ（ｐ）、Ｔ（ｎ）、Ｔｓのゲート電極１３６、１４６、１４８と、第２薄膜トランジスタＴ（ｎ）及び第３薄膜トランジスタＴｓの半導体層１１４、１１６の表面に、部分的にｎ＋イオンドーピングと、ｎ-イオンドーピング工程と、第１薄膜トランジスタＴ（ｐ）の半導体層１１２に、ｐ＋イオンドーピング工程及びストレージキャパシターＣｓｔの第２ストレージ電極１５０を形成する工程を、２度のマスク工程によって行うことを第２特徴とする。
【００４３】
さらに、第３薄膜トランジスタＴｓのソース電極１７４及びドレイン電極１７６と第３ストレージ電極１８２と、画素電極１８４を単一マスク工程によって形成することを第３特徴とする。
【００４４】
この時、画素電極１８４と接触する層間絶縁膜１５２ａ、１５２ｂは、酸化シルリコン膜（１５２ａ、ＳｉＯ２）と窒化シルリコン膜（１５２ｂ、ＳｉＮｘ）を積層して形成し、特に、画素電極１８４との界面特性の良い窒化シルリコン膜１５２ｂが画素電極と直接接触するように構成する。
【００４５】
本発明による液晶表示装置用アレイ基板は、前述したマスク工程を含み、５マスク工程によって製作することができる。
以下、工程図面を参照して、本発明による駆動回路一体型の液晶表示装置用アレイ基板の製造工程を説明する。
【００４６】
図１１Ａないし図１１Ｐは、本発明の実施例によって駆動回路を製造する工程を示した断面図であって、図１２Ａないし図１２Ｐは、本発明の実施例によってアレイ基板の表示領域を製造する工程を示した断面図であり、図１３Ａないし図１３Ｐは、各々図１２Ａないし図１２ＰのＸＩＩＩ−ＸＩＩＩ線に沿って切断した部分の製造工程を示した断面図である。
【００４７】
以下、図１１Ａないし図１１Ｅと図１２Ａないし図１２Ｅと図１３Ａないし図１３Ｅは、第１マスク工程を示した図である。
図１１Ａと図１２Ａ図１３Ａに示したように、第１基板１００に、表示領域Ｄ１と非表示領域Ｄ２が定義されて、表示領域Ｄ１には、多数の画素領域Ｐが定義される。また、非表示領域Ｄ２には、第１領域Ａ１と第２領域Ａ２を定義して、画素領域Ｐに、第３領域Ａ３と第４領域Ａ４を定義する。
この時、第１領域Ａ１は、第１薄膜トランジスタＴ（ｐ）が形成される領域であって、第２領域Ａ２は、第２薄膜トランジスタＴ（ｎ）が形成される領域である。さらに、第３領域Ａ３は、スイッチング素子である第３薄膜トランジスタＴｓが形成される領域であって、第４領域Ａ４は、ストレージキャパシターＣｓｔが形成される領域である。
【００４８】
前述したように、多数の領域Ａ１、Ａ２、Ａ３、Ａ４が定義された第１基板１００全面に、バッファ層１０２と多結晶シリコン層１０４と第１伝導性金属層１０６を積層形成する。
バッファ層１０２は、窒化シリコンＳｉＮｘと酸化シリコンＳｉＯＸを含む無機絶縁物質グループのうちから選択された１つ又は、それ以上の物質を蒸着して形成する。
多結晶シリコン層１０４は、不純物を含まない純粋非晶質シリコン（ａ−Ｓｉ：Ｈ）を蒸着した後、脱水素工程及び結晶化工程を行って形成する。
【００４９】
第１伝導性金属層１０６は、タングステンＷ、モリブデンＭｏ、クロムＣｒ、モリブデンタングステンＭｏＷ等を含む伝導性金属グループのうちから選択された１つを蒸着して形成する。
第１伝導性金属層１０６が形成された基板１００全面に、フォトレジストを塗布して第１フォトレジスト層１０８を形成する。
第１フォトレジスト層１０８と離隔された上部に、透過部ＴＡと遮断部ＢＡと半透過部ＨＴＡで構成されたマスクＭ１を位置させる。遮断部ＢＡは、第４領域Ａ４に対応するようにして、半透過部ＨＴＡは、第１領域Ａ１と第２領域Ａ２と第３領域Ａ３に対応するようにして、透過部ＴＡは、その他の領域に対応するようにする。
この時、マスクＭ１は、第１フォトレジスト層１０８の位置によって強度の異なる光を照射して、部分的にフォトレジスト層を露光し、特に、半透過部ＨＴＡは、光の回折による光強度の減少を利用して下部の感光層が表面から一部だけ露光されるようにすることを特徴とする。
【００５０】
従って、図１１Ｂと図１２Ｂと図１３Ｂに示したように、マスクの上部に光を照射した後、現像すると、第１ないし第３領域Ａ１、Ａ２、Ａ３には、最初より低い高さの第１フォトレジストパターン１１０ａが形成されて、第４領域Ａ４には、第１フォトレジストパターン１１０ａより高い高さの第２フォトレジストパターン１１０ｂが形成される。第３フォトレジストパターン１１０ｃは、第３領域Ａ３の第１フォトレジストパターン１１０ａから延長され形成するが、マスクの半透過部ＨＴＡに対応する第３領域Ａ３には、低い高さのフォトレジストパターンが形成される。
【００５１】
第１フォトレジストパターン１１０ａ及び第２フォトレジストパターン１１０ｂの周辺に露出された第１伝導性金属層１０６及びその下部の多結晶シリコン層１０４を除去する工程を行う。このことによって、第１ないし第４半導体層１１２、１１４、１１６、１１８と第１ないし第４金属パターン１０６ａ、１０６ｂ、１０６ｃ、１０６ｄが形成される。第１半導体層１１２と第１金属パターン１０６ａは、第１領域Ａ１に形成されて、第２半導体層１１４と第２金属パターン１０６ｂは、第２領域Ａ２に形成される。また、第３半導体層１１６と第３金属パターン１０６ｃは、第３領域Ａ３に形成されて、第４半導体層１１８と第４金属パターン１０６ｄは、第４領域Ａ４に形成される。
【００５２】
図１１Ｃと図１２Ｃと図１３Ｃに示したように、第１フォトレジストパターン１１０ａの下部には、第１ないし第３金属パターン１０６ａ、１０６ｂ、１０６ｃと第１ないし第３半導体層１１２、１１４、１１６が残り、第２フォトレジストパターン１１０ｂの下部には、第４金属パターン１０６ｄと第４半導体層１１８が残る。この時、第３多結晶半導体層１１６及び第４多結晶半導体層１１８は、一体にパターンされる。
第１フォトレジストパターン１１０ａ及び第２フォトレジストパターン１１０ｂをアッシングする工程を行う。
【００５３】
図１１Ｄと図１２Ｄと図１３Ｄに示したように、第１領域Ａ１と第２領域Ａ２と第３領域Ａ３に対応する第１フォトレジストパターン（図１１Ｃ及び図１３Ｃの１１０ａ）が除去され、第４領域Ａ４には、高さが減少された第３フォトレジストパターン１１０ｃだけが残る。
第１領域Ａ１と第２領域Ａ２と第３領域Ａ３に対応して露出された第１ないし第３金属パターン１０６ａ、１０６ｂ、１０６ｃを除去する工程を行う。
【００５４】
図１１Ｅと図１２Ｅと図１３Ｅに示したように、第１ないし第３領域Ａ１、Ａ２、Ａ３には、第１ないし第３金属パターン１０６ａ、１０６ｂ、１０６ｃが除去され、第１ないし第３多結晶半導体層１１２、１１４、１１６が露出されて、第４領域の第４半導体層１１８の上部には、第３金属パターン（図１３Ｄの１０６ｄ）が残って補助電極１２４が形成される。
以上、前述した第１マスク工程によって、第１領域Ａ１と第２領域Ａ２と第３領域Ａ３に、第１ないし第３多結晶半導体層１１２、１１４、１１６が形成できて、第４領域Ａ４に、第３多結晶半導体層１１６と一体に構成された第４多結晶半導体層１１８と、補助電極１２４を積層して形成することができる。この時、第４多結晶半導体層１１８と第４多結晶半導体層１１８上に形成された補助電極１２４は、第１ストレージ電極としての役割をする。
【００５５】
前述した工程で、第４多結晶半導体層１１８に補助電極１２４を形成することによって、第４多結晶半導体層１１８を電極として使用するための別途の不純物イオンドーピング工程が省略できる。
【００５６】
以下、図１１Ｆないし図１１Ｇと図１２Ｆないし図１２Ｇと図１３Ｆないし図１３Ｇは、第２マスク工程を示した図である。
図１１Ｆと図１２Ｆと図１３Ｆに示したように、第４領域Ａ４に、補助電極１２４が形成された第１基板１００全面に、ゲート絶縁膜１２８と第２伝導性金属層１３０を積層して、第２伝導性金属層１３０上に、フォトレジストを塗布して第２フォトレジスト層１３２を形成する。
第２マスクで第２フォトレジスト層１３２を露光して現像する工程を行う。
【００５７】
図１１Ｇと図１２Ｇ図１３Ｇに示したように、第１領域Ａ１と第２領域Ａ２に残された第４フォトレジストパターン１３４ａ及び第５フォトレジストパターン１３４ｂと、第３領域Ａ３と第４領域Ａ４に残された第６フォトレジストパターン１３４ｃの周辺に露出された第２伝導性金属層（図９Ｆと図１１Ｆの１３０）を除去する工程を行う。
第１領域Ａ１の第１半導体層１１２の上部には、第１ゲート電極１３６が形成されて、第２領域Ａ２の第２半導体層１１４の上部には、第４金属パターン１３８が残される。また、第３領域Ａ３及び第４領域Ａ４には、第５金属パターン１４０が残る。
この時、第１領域Ａ１の第１半導体層１１２を第１アクティブ領域Ｂ１と、第１アクティブ領域Ｂ１の両側の第２アクティブ領域Ｂ２とで定義すると、第１ゲート電極１３６は、第１アクティブ領域Ｂ１に対応するように形成する。
前述した工程で、第５金属パターン１４０の一側と他側に連結されたゲート配線ＧＬとストレージ配線ＳＬを形成する。
第４ないし第６フォトレジストパターン１３４ａ、１３４ｂ、１３４ｃを除去する工程を行う。
【００５８】
図１１Ｈと図１２Ｈと図１３Ｈは、第１領域の第１半導体層に、ｐ＋イオンをドーピングする工程を示した図である。
図１１Ｈと図１２Ｈと図１３Ｈに示したように、第１領域Ａ１に、第１ゲート電極１３６と、第２領域Ａ２に、第４金属パターン１３８と、第３領域Ａ３及び第４領域Ａ４に、第５金属パターン１４０が形成された第１基板１００全面に、ｐ＋イオンドーピング工程を行う。
第１領域Ａ１に構成した第１半導体層１１２の第２アクティブ領域Ｂ２に、ｐ＋イオンドーピングされオーミックコンタクト領域が形成される。
【００５９】
図１１Ｉないし図１１Ｋと図１２Ｉないし図１２Ｋと図１３Ｉないし図１３Ｋは、第３マスク工程を示した図である。
図１１Ｉと図１２Ｉと図１３Ｉに示したように、第１ゲート電極１３６と第４金属パターン及び第５金属パターン（図１１Ｈの１３６、１３８）及び第６金属パターン（図１３Ｈの１４０）が形成された第１基板１００全面に、第３フォトレジスト層（図示せず）を形成し第３マスク工程によってパターンし、第１領域Ａ１を覆う第７フォトレジストパターン１４２ａを形成して、第２領域Ａ２に、第８フォトレジストパターン１４２ｂとその下部の第２ゲート電極１４６を形成する。また、第３領域Ａ３に、第９フォトレジストパターン１４２ｃとその下部の第３ゲート電極１４８を形成して、第４領域Ａ４に、第１０フォトレジストパターン１４２ｄとその下部の第２ストレージ電極１５０を形成する。
【００６０】
第３領域Ａ３の第３ゲート電極１４８は、ゲート配線ＧＬから突出された形状であって、第２ストレージ電極１５０は、ストレージ配線ＳＬから突出延長された形状である。
この時、第２領域Ａ２の第２半導体層１１４に、第３アクティブ領域Ｂ３と、第３アクティブ領域Ｂ３の両側の第４アクティブ領域Ｂ４と、第４アクティブ領域Ｂ４と第３アクティブ領域Ｂ３間に、第５アクティブ領域Ｂ５を定義して、また、第３領域Ａ３の第３半導体層１１６に、第３アクティブ領域Ｂ３と、第３アクティブ領域Ｂ３の両側の第４アクティブ領域Ｂ４と、第４アクティブ領域Ｂ４と第３アクティブ領域Ｂ３間に、第５アクティブ領域Ｂ５を定義する。そうすると、第２ゲート電極１４６は、第３アクティブ領域Ｂ３及び第５アクティブ領域Ｂ５に対応して、第３ゲート電極１４８は、第６アクティブ領域Ｂ６及び第８アクティブ領域Ｂ８に対応する。
第７ないし第１０フォトレジストパターン１４２ａ、１４２ｂ、１４２ｃ、１４２ｄをそのまま置いた状態で、第１基板１００全面に、ｎ＋イオンドーピング工程を行う。
第８フォトレジストパターン１４２ｂと第９フォトレジストパターン１４２ｃによって遮れない第２多結晶半導体層１１４及び第３多結晶半導体層１１６の第４アクティブ領域Ｂ４及び第７アクティブ領域Ｂ７に、ｎ＋イオンドーピングされて、この部分は、オーミックコンタクト領域になる。
この時、補助電極１２４の周辺に露出された第４多結晶半導体層の表面にも、ｎ＋イオンドーピングされる。
【００６１】
図１１Ｊないし図１１Ｋと図１２Ｊないし図１２Ｋと図１３Ｊないし図１３Ｋは、第２領域と第３領域の半導体層に低ドーピング領域（lightly doped drain、ＬＤＤ）を形成するための工程である。
図１１Ｊと図１２Ｊと図１３Ｊに示したように、第１ないし第４領域（Ａ１、Ａ２、Ａ３、Ａ４）に残された第７ないし第１０フォトレジストパターン１４２ａ、１４２ｂ、１４２ｃ、１４２ｄをアッシング（ashing）する工程を行う。
アッシング工程は、乾式エッチング工程と類似であって、第７ないし第１０フォトレジストパターン１４２ａ、１４２ｂ、１４２ｃ、１４２ｄを完全に除去する目的よりは、周辺の一部だけを除去して下部金属層の一部を露出するためである。
従って、本工程では、フォトレジストパターンのアッシングによって、第２半導体層１１４の第４アクティブ領域Ｂ４に対応する上部の第２ゲート電極１４６と、第３半導体層の第８アクティブ領域Ｂ８に対応する上部の第３ゲート電極１４８を露出する。この時、第２ストレージ電極１５０及びゲート配線ＧＬとストレージ配線ＳＬの周辺も一部露出される。
以後、工程によって露出された第２ゲート電極１４６及び第３ゲート電極１４８の一部を除去する工程を行う。
【００６２】
図１１Ｋと図１２Ｋと図１３Ｋは、低ドーピング領域を形成するためにｎ-イオンをドーピングする工程を示した図である。
図１１Ｋと図１２Ｋと図１３Ｋに示したように、前述した工程で、第２領域Ａ２と第３領域Ａ３に位置した第２ゲート電極１４６及び第３ゲート電極１４８の周辺一部が除去された部分に対応する第２多結晶半導体層１１４及び第３多結晶半導体層１１６の第３アクティブ領域Ｂ３にｎ-イオンをドーピングする工程を行い、低ドーピング領域を形成する。低ドーピング領域を形成する理由は、チャンネル（第３アクティブ領域及び第６アクティブ領域）に近接した領域で、熱電子效果によって発生する漏洩電流特性を最小化するためである。
第２多結晶半導体層１１４及び第３多結晶半導体層１１６に低ドーピング領域を形成した後、第１ないし第４領域Ａ１、Ａ２、Ａ３、Ａ４の第７ないし第１０フォトレジストパターン１４２ａ、１４２ｂ、１４２ｃ、１４２ｄを除去する工程を行う。
【００６３】
以上、前述した第２ないし第３マスク工程によって、第１領域Ａ１の第１半導体層１１２の上部に第１ゲート電極１１８を形成して、ゲート電極１１８が位置してない第１半導体層１１２の表面に、ｐ＋イオンをドーピングしてオーミックコンタクト領域を形成し、第２領域Ａ２と第３領域Ａ３の第２半導体層１１４及び第３半導体層１１６には、ｎ＋イオンとｎ-イオンを各々ドーピングして、オーミックコンタクト領域と低ドーピング領域を形成すると同時に、各々第２ゲート電極１４６及び第３ゲート電極１４８を形成した。また、第４領域Ａ４には、第２ストレージ電極１５０を形成する工程を行う。
【００６４】
図１１Ｌと図１２Ｌと図１３Ｌは、第４マスク工程を示した図である。
図１１Ｌと図１２Ｌと図１３Ｌに示したように、第１ないし第３領域Ａ１、Ａ２、Ａ３に、各々第１ないし第３ゲート電極１３６、１４６、１４８が形成されて、第４領域Ａ４に、第２ストレージ電極１５０が形成された第１基板１００全面に、酸化シリコンＳｉＯ２を蒸着した第１層間絶縁膜１５２ａと、第１層間絶縁膜１５２ａの上部に、窒化シリコンＳｉＮｘを蒸着して形成した第２層間絶縁膜１５２ａで構成された層間絶縁膜１５２を形成する。
層間絶縁膜１５２が形成された第１基板１００全面に、フォトレジストを塗布した後、第４マスク工程によってパターンし、第１ないし第３半導体層１１２、１１４、１１６のオーミックコンタクト領域を各々露出する第７ないし第１２コンタクトホール１５４ａ、１５４ｂ、１５６ａ、１５６ｂ、１５８ａ、１５８ｂを形成する。
すなわち、第７コンタクトホール１５４ａ及び第８コンタクトホール１５４ｂは、第１半導体層１１２の第２アクティブ領域（図１１ＧのＢ２）を露出し、第９コンタクトホール１５６ａ及び第１０コンタクトホール１５６ｂは、第２半導体層１１４の第４アクティブ領域（図１１ＫＢ４）を露出して、第１１コンタクトホール１５８ａ及び第１２コンタクトホール１５８ｂは、第３半導体層１１４の第７アクティブ領域（図１３ＫのＢ７）を露出する。
前述した工程で、第１層間絶縁膜１５２ａを形成した後、第１基板１００を熱処理する工程を行うことができる。
【００６５】
補助電極１２４の周辺に露出された第４半導体層１１８の表面にドーピングされたイオン（ｎ＋イオン）が、補助電極１２４の下部に拡散される現象が起きる。このことによって、補助電極１２４とその下部の第４半導体層１１８は、オーミックコンタクトを構成して相互に信号が流れるようになる。また、第２層間絶縁膜１５２ｂを形成した後、水素化熱処理を行うことができる。
さらに、第７ないし第１２コンタクトホール１５４ａ、１５４ｂ、１５６ａ、１５６ｂ、１５８ａ、１５８ｂを形成しながら第３半導体層１１８の第１２コンタクトホール１５８ｂの代りに、補助電極１２４の周辺に露出された第４半導体層１１８または、補助電極１２４を露出してコンタクトホールを形成することもできる。これが可能な理由は、第３半導体層１１６と第４半導体層１１８が一体に形成され同一な信号が流れる構造で形成されたためである。
【００６６】
以下、図１１Ｍないし図１１Ｐと図１２Ｍないし図１２Ｐと図１３Ｍないし図１３Ｐは、第５マスク工程を示した図である。
図１１Ｍと図１２Ｍと図１３Ｍに示したように、層間絶縁膜１５２が形成された第１基板１００全面に、透明電極層１６０と第３伝導性金属層１６２と第４フォトレジスト層１６４を積層して形成する。
透明電極層１６０は、インジウムースズーオキサイドＩＴＯとインジウムージンクーオキサイドＩＺＯを含む透明な物質グループのうちから選択された１つまたは、それ以上を蒸着して形成し、第３伝導性金属層１６２は、前述した伝導性金属物質グループのうちから選択された１つまたは、それ以上の物質を蒸着して形成する。
第４フォトレジスト層１６４は、フォトレジスト（ポジティブ型、positive type）を塗布して形成する。
第４フォトレジスト層１６４が形成された第１基板１００と離隔された上部に、透過部ＴＡと半透過部ＨＴＡと遮断部ＢＡで構成された第５マスクＭ５を位置させる。
この時、透過部ＴＡは、第１ないし第３領域Ａ１、Ａ２、Ａ３に構成された第１ないし第３ゲート電極１３６、１４６、１４８に対応して、半透過部ＨＴＡは、第３領域Ａ３及び第４領域Ａ４を除いた画素領域Ｐに対応して位置する。また、遮断部ＢＡは、第１ないし第３領域Ａ１、Ａ２、Ａ３のうち、第１ないし第３ゲート電極１３６、１４６、１４８で覆われてない領域と、第４領域Ａ４に対応して位置するようにする。
第５マスクＭ５の上部に光（紫外線）を照射して、下部の第４フォトレジスト層１６４を部分的に露光する工程を行う。
【００６７】
前述したように、透過部ＴＡに対応する部分は完全に露光され、半透過部ＨＴＡに対応する部分は表面から一部だけが露光されて、遮断部（BA）に対応する部分は露光されないで残る。
露光された部分を現像して第３伝導性金属層１６２上に、第１１ないし第１５フォトレジストパターン１８０ａ、１８０ｂ、１８０ｃ、１８０ｄ、１８０ｅを形成する。第１１フォトレジストパターン１８０ａは、第７コンタクトホール及び第８コンタクトホール（図１１Ｌの１５４ａ、１５４ｂ）に対応されて形成され、第１２フォトレジストパターン１８０ｂは、第９コンタクトホール及び第１０コンタクトホール（図１１Ｌの１５６ａ、１５６ｂ）に対応されて形成される。第１３フォトレジストパターン１８０ｃは、第１１コンタクトホール（図１３Ｌの１５８ａ）に対応されて、第１４フォトレジストパターン１８０ｄは、第１２コンタクトホール（図１３Ｌの１５８ｂ）に対応される。また、第１５フォトレジストパターン１８０ｅは、第１４フォトレジストパターン１８０ｄから延長され、画素領域Ｐに形成されて、第１１ないし第１４フォトレジストパターン１８０ａ、１８０ｂ、１８０ｃ、１８０ｄに比べて低い高さを有する。
第１１ないし第１４フォトレジストパターン１８０ａ、１８０ｂ、１８０ｃ、１８０ｄ間の第３伝導性金属層１６２と透明電極層１６０を除去する。
【００６８】
図１１Ｎと図１２Ｎと図１３Ｎに示したように、第１ないし第３領域Ａ１、Ａ２、Ａ３に、多数の透明電極１６６ａ、１６８ａ、１７０ａ、１７２ａ、１７４ａ、１７６ａと多数の不透明電極１６６ｂ、１６８ｂ、１７０ｂ、１７２ｂ、１７３ｂ、１７６ｂが積層されて形成され、第４領域Ａ４に、透明電極パターン１７８ａと不透明電極パターン１７８ｂが残されて第３ストレージ電極１８２を形成成して、また、画素領域Ｐに、透明電極パターン１８４ａと不透明電極パターン１８４ｂが残る。
前述した工程で、第３領域Ａ１の透明電極パターン１７４ａと不透明電極パターン１７４ｂで画素領域Ｐの一側に沿って延長されたデータ配線ＤＬを形成する。
【００６９】
図１１Ｏと図１２Ｏと図１３Ｏは、第１１ないし第１５フォトレジストパターンをアッシングしてエッチングした後を示した図である。
図１１Ｏと図１２Ｏと図１３Ｏに示したように、アッシング工程後、第１１ないし第１４フォトレジストパターン１８０ａ、１８０ｂ、１８０ｃ、１８０ｄは、表面から一部だけが除去された状態になって、周辺が除去され下部の不透明電極パターン１６６ｂ、１６８ｂ、１７０ｂ、１７２ｂ、１７４ｂ、１７６ｂが一部露出されて、第１５フォトレジストパターン１８０ｅは、完全に除去され下部の不透明電極パターン１８４ｂが露出される。
露出された不透明電極パターン１６６ｂ、１６８ｂ、１７０ｂ、１７２ｂ、１７４ｂ、１７６ｂ、１７８ｂを除去する工程を行い、第１１ないし第１５フォトレジストパターン１８０ａ、１８０ｂ、１８０ｃ、１８０ｄ、１８０ｅを除去する。
【００７０】
図１１Ｐと図１２Ｐと図１３Ｐに示したように、第１ないし第３領域Ａ１、Ａ２、Ａ３の不透明電極パターン１６６ｂ、１６８ｂ、１７０ｂ、１７２ｂ、１７４ｂが一部除去され周辺に、下部の透明電極パターン１６６ａ、１６８ｂ、１７０ｃ、１７２ｄ、１７４ｅが露出されることによって、第１ないし第３ソース電極１６６、１７０、１７４と第１ないし第３ドレイン電極１６８、１７２、１７６が形成される。また、第４領域Ａ４には、透明電極パターン１７８ａと不透明電極パターン１７８ｂが積層された第３ストレージ電極１８２が形成されて、画素領域Ｐの一部に透明な画素電極１８４が形成される。
【００７１】
以上、単一マスク工程によって、第１ないし第３領域Ａ１、Ａ２、Ａ３に、ソース電極１６６、１７０、１７４及びドレイン電極１６８、１７２、１７６を形成し、第４領域Ａ４に、第３ストレージ電極１８２を形成して、また、画素領域Ｐの一部に、画素電極１８４を形成することができる。
前述したように、５マスク工程によって本発明による駆動回路一体型の液晶表示装置用アレイ基板が製作できる。
【図面の簡単な説明】
【００７２】
【図１】従来技術による液晶表示装置用アレイ基板を概略的に示した平面図である。
【図２】従来技術による液晶表示装置用アレイ基板の一部を拡大した平面図である。
【図３】従来技術による駆動回路部の断面図である。
【図４】図２のＩＩ-ＩＩ線に沿って切断したアレイ基板の表示領域の断面図である。
【図５Ａ】従来技術によって駆動回路部を製造する工程を示した工程断面図である。
【図５Ｂ】図５Ａに続く製造工程を示す断面図である。
【図５Ｃ】図５Ｂに続く製造工程を示す断面図である。
【図５Ｄ】図５Ｃに続く製造工程を示す断面図である。
【図５Ｅ】図５Ｄに続く製造工程を示す断面図である。
【図５Ｆ】図５Ｅに続く製造工程を示す断面図である。
【図５Ｇ】図５Ｆに続く製造工程を示す断面図である。
【図５Ｈ】図５Ｇに続く製造工程を示す断面図である。
【図５Ｉ】図５Ｈに続く製造工程を示す断面図である。
【図６Ａ】従来技術によってアレイ基板の表示領域を製造する工程を示した断面図である。
【図６Ｂ】図６Ａに続く製造工程を示す断面図である。
【図６Ｃ】図６Ｂに続く製造工程を示す断面図である。
【図６Ｄ】図６Ｃに続く製造工程を示す断面図である。
【図６Ｅ】図６Ｄに続く製造工程を示す断面図である。
【図６Ｆ】図６Ｅに続く製造工程を示す断面図である。
【図６Ｇ】図６Ｆに続く製造工程を示す断面図である。
【図６Ｈ】図６Ｇに続く製造工程を示す断面図である。
【図６Ｉ】図６Ｈに続く製造工程を示す断面図である。
【図７Ａ】各々図５Ａないし図５ＩのＶＩ-ＶＩ線に沿って切断した部分の製造工程を示した断面図である。
【図７Ｂ】図７Ａに続く製造工程を示す断面図である。
【図７Ｃ】図７Ｂに続く製造工程を示す断面図である。
【図７Ｄ】図７Ｃに続く製造工程を示す断面図である。
【図７Ｅ】図７Ｄに続く製造工程を示す断面図である。
【図７Ｆ】図７Ｅに続く製造工程を示す断面図である。
【図７Ｇ】図７Ｆに続く製造工程を示す断面図である。
【図７Ｈ】図７Ｇに続く製造工程を示す断面図である。
【図７Ｉ】図７Ｈに続く製造工程を示す断面図である。
【図８】本発明の実施例による一体型駆動回路を含むアレイ基板の表示領域を概略的に示した平面図である。
【図９】本発明の実施例による駆動回路部の断面図である。
【図１０】図８のＸ−Ｘ線に沿って切断した表示領域の断面図である。
【図１１Ａ】本発明の実施例によって駆動回路を製造する工程を示した断面図である。
【図１１Ｂ】図１１Ａに続く製造工程を示す断面図である。
【図１１Ｃ】図１１Ｂに続く製造工程を示す断面図である。
【図１１Ｄ】図１１Ｃに続く製造工程を示す断面図である。
【図１１Ｅ】図１１Ｄに続く製造工程を示す断面図である。
【図１１Ｆ】図１１Ｅに続く製造工程を示す断面図である。
【図１１Ｇ】図１１Ｆに続く製造工程を示す断面図である。
【図１１Ｈ】図１１Ｇに続く製造工程を示す断面図である。
【図１１Ｉ】図１１Ｈに続く製造工程を示す断面図である。
【図１１Ｊ】図１１Ｉに続く製造工程を示す断面図である。
【図１１Ｋ】図１１Ｊに続く製造工程を示す断面図である。
【図１１Ｌ】図１１Ｋに続く製造工程を示す断面図である。
【図１１Ｍ】図１１Ｌに続く製造工程を示す断面図である。
【図１１Ｎ】図１１Ｍに続く製造工程を示す断面図である。
【図１１Ｏ】図１１Ｎに続く製造工程を示す断面図である。
【図１１Ｐ】図１１Ｏに続く製造工程を示す断面図である。
【図１２Ａ】本発明の実施例によってアレイ基板の表示領域を製造する工程を示した断面図である。
【図１２Ｂ】図１２Ａに続く製造工程を示す断面図である。
【図１２Ｃ】図１２Ｂに続く製造工程を示す断面図である。
【図１２Ｄ】図１２Ｃに続く製造工程を示す断面図である。
【図１２Ｅ】図１２Ｄに続く製造工程を示す断面図である。
【図１２Ｆ】図１２Ｅに続く製造工程を示す断面図である。
【図１２Ｇ】図１２Ｆに続く製造工程を示す断面図である。
【図１２Ｈ】図１２Ｇに続く製造工程を示す断面図である。
【図１２Ｉ】図１２Ｈに続く製造工程を示す断面図である。
【図１２Ｊ】図１２Ｉに続く製造工程を示す断面図である。
【図１２Ｋ】図１２Ｊに続く製造工程を示す断面図である。
【図１２Ｌ】図１２Ｋに続く製造工程を示す断面図である。
【図１２Ｍ】図１２Ｌに続く製造工程を示す断面図である。
【図１２Ｎ】図１２Ｍに続く製造工程を示す断面図である。
【図１２Ｏ】図１２Ｎに続く製造工程を示す断面図である。
【図１２Ｐ】図１２Ｏに続く製造工程を示す断面図である。
【図１３Ａ】各々図１２Ａないし図１２ＰのＸＩＩＩ−ＸＩＩＩ線に沿って切断した部分の製造工程を示した断面図である。
【図１３Ｂ】図１３Ａに続く製造工程を示す断面図である。
【図１３Ｃ】図１３Ｂに続く製造工程を示す断面図である。
【図１３Ｄ】図１３Ｃに続く製造工程を示す断面図である。
【図１３Ｅ】図１３Ｄに続く製造工程を示す断面図である。
【図１３Ｆ】図１３Ｅに続く製造工程を示す断面図である。
【図１３Ｇ】図１３Ｆに続く製造工程を示す断面図である。
【図１３Ｈ】図１３Ｇに続く製造工程を示す断面図である。
【図１３Ｉ】図１３Ｈに続く製造工程を示す断面図である。
【図１３Ｊ】図１３Ｉに続く製造工程を示す断面図である。
【図１３Ｋ】図１３Ｊに続く製造工程を示す断面図である。
【図１３Ｌ】図１３Ｋに続く製造工程を示す断面図である。
【図１３Ｍ】図１３Ｌに続く製造工程を示す断面図である。
【図１３Ｎ】図１３Ｍに続く製造工程を示す断面図である。
【図１３Ｏ】図１３Ｎに続く製造工程を示す断面図である。
【図１３Ｐ】図１３Ｏに続く製造工程を示す断面図である。
【符号の説明】
【００７３】
１００：第１基板
１１２：第１半導体層
１１４：第２半導体層
１１６：第３半導体層
１１８：第４半導体層
１２４：補助電極
１３６：第１ゲート電極
１４６：第２ゲート電極
１４８：第３ゲート電極
Ｓ１：第１ストレージ電極
１５０：第２ストレージ電極
１８２：第３ストレージ電極
１８４：画素電極
【図１】
0004567634.tif 000002
【図２】
0004567634.tif 000003
【図３】
0004567634.tif 000004
【図４】
0004567634.tif 000005
【図５Ａ】
0004567634.tif 000006
【図５Ｂ】
0004567634.tif 000007
【図５Ｃ】
0004567634.tif 000008
【図５Ｄ】
0004567634.tif 000009
【図５Ｅ】
0004567634.tif 000010
【図５Ｆ】
0004567634.tif 000011
【図５Ｇ】
0004567634.tif 000012
【図５Ｈ】
0004567634.tif 000013
【図５Ｉ】
0004567634.tif 000014
【図６Ａ】
0004567634.tif 000015
【図６Ｂ】
0004567634.tif 000016
【図６Ｃ】
0004567634.tif 000017
【図６Ｄ】
0004567634.tif 000018
【図６Ｅ】
0004567634.tif 000019
【図６Ｆ】
0004567634.tif 000020
【図６Ｇ】
0004567634.tif 000021
【図６Ｈ】
0004567634.tif 000022
【図６Ｉ】
0004567634.tif 000023
【図７Ａ】
0004567634.tif 000024
【図７Ｂ】
0004567634.tif 000025
【図７Ｃ】
0004567634.tif 000026
【図７Ｄ】
0004567634.tif 000027
【図７Ｅ】
0004567634.tif 000028
【図７Ｆ】
0004567634.tif 000029
【図７Ｇ】
0004567634.tif 000030
【図７Ｈ】
0004567634.tif 000031
【図７Ｉ】
0004567634.tif 000032
【図８】
0004567634.tif 000033
【図９】
0004567634.tif 000034
【図１０】
0004567634.tif 000035
【図１１Ａ】
0004567634.tif 000036
【図１１Ｂ】
0004567634.tif 000037
【図１１Ｃ】
0004567634.tif 000038
【図１１Ｄ】
0004567634.tif 000039
【図１１Ｅ】
0004567634.tif 000040
【図１１Ｆ】
0004567634.tif 000041
【図１１Ｇ】
0004567634.tif 000042
【図１１Ｈ】
0004567634.tif 000043
【図１１Ｉ】
0004567634.tif 000044
【図１１Ｊ】
0004567634.tif 000045
【図１１Ｋ】
0004567634.tif 000046
【図１１Ｌ】
0004567634.tif 000047
【図１１Ｍ】
0004567634.tif 000048
【図１１Ｎ】
0004567634.tif 000049
【図１１Ｏ】
0004567634.tif 000050
【図１１Ｐ】
0004567634.tif 000051
【図１２Ａ】
0004567634.tif 000052
【図１２Ｂ】
0004567634.tif 000053
【図１２Ｃ】
0004567634.tif 000054
【図１２Ｄ】
0004567634.tif 000055
【図１２Ｅ】
0004567634.tif 000056
【図１２Ｆ】
0004567634.tif 000057
【図１２Ｇ】
0004567634.tif 000058
【図１２Ｈ】
0004567634.tif 000059
【図１２Ｉ】
0004567634.tif 000060
【図１２Ｊ】
0004567634.tif 000061
【図１２Ｋ】
0004567634.tif 000062
【図１２Ｌ】
0004567634.tif 000063
【図１２Ｍ】
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【図１２Ｎ】
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【図１２Ｏ】
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【図１２Ｐ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１３Ｆ】
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【図１３Ｇ】
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【図１３Ｈ】
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【図１３Ｉ】
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【図１３Ｊ】
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【図１３Ｋ】
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【図１３Ｌ】
0004567634.tif 000079
【図１３Ｍ】
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【図１３Ｎ】
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【図１３Ｏ】
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【図１３Ｐ】
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