(57)【特許請求の範囲】
【請求項１】
サファイア基板上に成長させた窒化ガリウム系結晶成長層により形成され、所定の周期で配列された複数の素子を、該配列を維持したまま個々の素子に分離する素子分離工程と、
前記個々に分離した素子を操作して、互いの間隔が前記周期を所定の倍率で拡大した寸法となる様に、各素子を再配列する再配列工程と、
前記再配列した状態を保持したまま各素子を実装基板に転写する転写工程とを有し、
前記再配列工程は、前記周期の整数倍に相当する間隔で飛び々に前記素子を選択して再配列する間引選択手順を含み、
前記転写工程は、前記選択された素子を前記実装基板の一部分に転写する部分転写手順を含み、前記間引選択手順と前記部分転写手順とを繰り返して複数の素子を前記実装基板の全体に転写し、
前記間引選択手順は、前記サファイア基板の表面上で前記配列を維持したまま分離した状態にある前記複数の素子のうち選択した素子のみに前記サファイア基板の裏面からパルス紫外線レーザのレーザ光を表面側に透過するように照射して剥離し、仮基板に剥離した素子を仮転写して再配列する一方、前記部分転写手順は該仮基板に仮転写した素子を前記実装基板に本転写する素子実装方法。
【請求項２】
前記再配列工程は、所定の倍率で拡大可能な担体の上に前記配列を維持したまま個々の素子を固定する固定手順と、該担体を所定の倍率で拡大し各素子の間隔が前記周期を該倍率で拡大した寸法となる様に広げる拡大手順とを行なう請求項１記載の素子実装方法。
【請求項３】
前記固定手順は、所定の倍率で変形可能なフィルム状の担体の上に個々の素子を固定し、前記拡大手順は該フィルム状の担体を所定の倍率で延伸する請求項２記載の素子実装方法。
【請求項４】
前記固定手順は、所定の倍率で展開可能な様にあらかじめ折りたたまれた担体の上に個々の素子を固定し、前記拡大手順は該担体を該所定の倍率で展開する請求項２記載の素子実装方法。
【請求項５】
前記素子分離工程は、所定の周期で縦横二次元的に配列する様に複数の素子を分離し、前記再配列工程は各素子を縦横一方に一次元的に再配列した後、各素子を縦横他方に一次元的に再配列する請求項１記載の素子実装方法。
【請求項６】
前記再配列工程は、第一の倍率で一回目の再配列を行ない、続いて第二の倍率で二回目の再配列を行なって、第一の倍率と第二の倍率の積が該所定の倍率となる様に再配列する請求項１記載の素子実装方法。
【請求項７】
前記素子は発光素子であり、前記転写工程は該発光素子を所定の間隔で画像表示装置の実装基板に転写する請求項１記載の素子実装方法。
【請求項８】
サファイア基板上に成長させた窒化ガリウム系結晶成長層により形成され、所定の周期で配列された複数の素子を、前記配列を維持したまま個々の素子に分離する素子分離工程と、
前記個々に分離した素子を操作して、互いの間隔が前記周期を所定の倍率で拡大した寸法となる様に、各素子を再配列する再配列工程と、
前記再配列した状態を保持したまま各素子を実装基板に転写する転写工程とを有し、
前記再配列工程は、前記周期の整数倍に相当する間隔で飛び々に上記素子を選択して再配列する間引選択手順を含み、
前記転写工程は、選択された素子を前記実装基板の一部分に転写する部分転写手順を含み、前記間引選択手順と前記部分転写手順とを繰り返して複数の素子を前記実装基板の全体に転写し、
前記間引選択手順は、前記サファイア基板の表面上で前記配列を維持したまま分離した状態にある前記複数の素子のうち選択した素子のみに前記サファイア基板の裏面からパルス紫外線レーザのレーザ光を表面側に透過するように照射して剥離し、仮基板に剥離した素子を仮転写して再配列する一方、前記部分転写手順は該仮基板に仮転写した素子を前記実装基板に本転写する画像表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は素子実装方法に関する。より詳しくは、ウェハから切り出された微細な半導体素子を、回路基板にマトリクスアレイ状に実装する技術に関する。例えば、発光ダイオード素子を回路基板上に二次元的に配列して、画像表示装置を製造する技術に関する。
【０００２】
【従来の技術】
図１３の（Ａ）は、平面テレビ用に作成された画像表示装置の一例を示す模式的な斜視図である。アルミナ板などからなる回路基板（実装基板）７の表面には配線１０８と外部接続用の引出し電極１０８ａが形成されている。配線１０８及び引出し電極１０８ａ以外の部分は薄く黒色樹脂で覆われている。配線１０８の一部はパッド電極となっており、これに個々の発光ダイオード素子（ＬＥＤチップ）が固定されている。個々のＬＥＤはその頂面にパッド電極が形成されており、ワイヤ１２０で電気接続が取られる。
【０００３】
（Ｂ）は、（Ａ）に示した画像表示装置の模式的な部分断面図である。個々のＬＥＤチップは回路基板７の配線１０８に対して、ダイボンディングで接続されている。配線１０８以外の部分は黒色樹脂１２３で覆われている。ＬＥＤチップはＰ／Ｎ接合層を備えている。その頂面にはパッド電極１２２が形成されており、細線１２１を用いたワイヤボンディングにより、引出し電極１０８ａに電気接続されている。パッド電極１２２側を正とし配線１０８を負側として電流を供給すると、Ｐ／Ｎ接合層が発光し、所望の表示が得られる。
【０００４】
【発明が解決しようとする課題】
ＬＥＤチップなどの半導体素子はウェハ上に半導体プロセスを用いて形成される。チップサイズを微細化する程ウェハ一枚当たりの取り個数が増える。ＬＥＤチップでは、例えば２０μｍ角まで微細化されている。一方、画像表示装置（ディスプレイ）は、用途によって高精細化及び大形化が進んでおり、例えばプラズマディスプレイなどでは５０インチの対角寸法を有するディスプレイ用基板に、４００万個程度の画素が形成されている。しかし、ＬＥＤなどの２０μｍ角程度の微細な個別素子を対角寸法が５０インチに及ぶ実装基板に対して数百万個程度まで精度よく配列することは、実装技術上多大の労力及び作業時間を要し、解決すべき課題となっている。これに対処する為、従来から、種々の方策が提案されているが、実用的な水準までに至っていない。例えば、米国特許５７８３８５６号や５８２４１８６号では、実装基板のチップを配列すべき箇所に無数の凹部を設け、流体運動を利用して微細なチップを自動的に凹部にはめ込んでいく技術が開示されている。しかしながら、実装すべきチップの位置に加え方位が問題となる場合には必ずしも効果的ではない。又、特開昭５６−１７３８５号公報には、転写を繰り返してウェハ側から実装基板側にチップを移動する技術が提案されている。しかしながら、微細なチップを大型の実装基板に効率的に配列する具体的な手段までは開示されていない。
【０００５】
【課題を解決するための手段】
上述した従来の技術の課題に鑑み、本発明は微細な素子を効率的且つ精密に回路基板に配列可能な素子実装方法を提供することを目的とする。係る目的を達成為に以下の手段を講じた。即ち、本発明に係る素子実装方法は、ウェハ上に所定の周期で配列された複数の素子を、該配列を維持したまま個々の素子に分離する素子分離工程と、個々に分離した素子を操作して、互いの間隔が該周期を所定の倍率で拡大した寸法となる様に、各素子を再配列する再配列工程と、再配列した状態を保持したまま各素子を実装基板に転写する転写工程とからなる。
【０００６】
好ましくは、前記再配列工程は、該周期の整数倍に相当する間隔で飛び々に該素子を選択して再配列する間引選択手順を含み、前記転写工程は、選択された素子を実装基板の一部分に転写する部分転写手順を含み、該間引選択手順と該部分転写手順を繰り返して複数の素子を該実装基板の全体に転写する。例えば、前記間引選択手順は、ウェハの表面上で該配列を維持したまま分離した状態にある複数の素子のうち選択した素子のみにウェハの裏面からエネルギービームを照射して剥離し、仮基板に剥離した素子を仮転写して再配列する一方、前記部分転写手順は該仮基板に仮転写した素子を実装基板に本転写する。或いは、前記再配列工程は、所定の倍率で拡大可能な担体の上に該配列を維持したまま個々の素子を固定する固定手順と、該担体を所定の倍率で拡大し各素子の間隔が該周期を該倍率で拡大した寸法となる様に広げる拡大手順とを行なう。例えば、前記固定手順は、所定の倍率で変形可能なフィルム状の担体の上に個々の素子を固定し、前記拡大手順は該フィルム状の担体を所定の倍率で延伸する。或いは、前記固定手順は、所定の倍率で展開可能な様にあらかじめ折りたたまれた担体の上に個々の素子を固定し、前記拡大手順は該担体を該所定の倍率で展開する。
【０００７】
好ましくは、前記素子分離工程は、所定の周期で縦横二次元的に配列する様に複数の素子を分離し、前記再配列工程は各素子を縦横一方に一次元的に再配列した後、各素子を縦横他方に一次元的に再配列する。又、前記再配列工程は、第一の倍率で一回目の再配列を行ない、続いて第二の倍率で二回目の再配列を行なって、第一の倍率と第二の倍率の積が該所定の倍率となる様に再配列する。又、前記素子分離工程は、半導体ウェハ上に発光素子を集積形成した後個々に分離し、前記転写工程は該発光素子を所定の間隔で画像表示装置の実装基板に転写する。
【０００８】
本発明によれば、ウェハ上で個々に分離した素子をまとめて操作することにより、各素子を再配列する。その際、再配列された素子の間隔が所定の倍率で拡大される様にしている。その後、再配列した状態をそのまま実装基板に転写することで、効率的且つ精密な素子実装を実現できる。
【０００９】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明に係る素子実装方法の基本的な概念を示す模式的である。（Ａ）は実装前の素子配列を示し、（Ｂ）は実装後の素子配列を示している。本素子実装方法は、基本的に、素子分離工程と、再配列工程と、転写工程とからなる。素子分離工程では、所定の周期Ｄで配列する様に複数の素子をウェハ１上に形成した後、配列を維持したまま個々の素子に分離する。本例では、素子としてウェハ１上にＬＥＤチップを形成している。また、複数の素子を平面的に配列している。次に、再配列工程では、個々に分離した素子を操作して、互いの間隔Ｇが周期Ｄを所定の倍率で拡大した寸法となる様に、各素子を再配列する。この後転写工程では、再配列した状態を維持したまま各素子を実装基板７に転写する。本例では、回路配線が形成された実装基板７にＬＥＤチップをマトリクス状に配列することで、画像表示装置を得ている。即ち、素子分離工程では、半導体ウェハ１上に発光素子（ＬＥＤ）を集積形成した後個々に分離し、転写工程では発光素子（ＬＥＤ）を所定の間隔Ｇで画像表示装置の実装基板７に転写している。但し、本発明はこれに限られるものではなく、様々な素子に適用可能である。例えば、発光素子に加え、同じく半導体プロセスで作成された発光素子駆動用のドライバチップを、回路基板上に発光素子と隣接して実装することができる。あるいは、基板(例えば、シリコン基板)上に形成された複数の駆動素子(例えば、薄膜トランジスタ、スイッチングトランジスタ)を液晶セルの画素位置に対応するように配置し直すこともできる。この方法によると、複数の駆動素子を製造するための基板のサイズに依存することなくサイズの大きい液晶表示装置を製造することができる。また、カラーフィルタも画素位置に対応するように配置できる。すなわち、画素位置等の所定の位置に特定の部材を配置できる。あるいは、微細なコイルに加え増幅器やフィルタを形成したアンテナ素子を、基板上に実装することで、平面アンテナを製造することも可能である。あるいは、レーザダイオード素子を基板に実装して、通信用の光学機器を製造することも可能である。本発明の基本的な概念は、微小な周期で形成された微細な素子を、拡大された間隔で大型の実装基板に配列することである。
【００１０】
図示の例では、再配列工程は、周期Ｄの整数倍に相当する間隔Ｇで飛び々にＬＥＤ素子を選択して再配列する間引選択手順を含む。又、転写工程は、選択されたＬＥＤ素子を実装基板７の一部分に転写する部分転写手順を含む。この間引選択手順と部分転写手順を繰り返して、多数のＬＥＤ素子を実装基板７の全体に転写する。図示の例では、Ｇ＝１０・Ｄである。実装基板７はウェハ１の１０倍の長さ寸法を有する。面積では、実装基板７はウェハ１の１００倍となっている。図示の例では、最初にウェハ１から選択されたＬＥＤ１，ＬＥＤ１１，・・・のみが、実装基板７の一部に転写されている。ＬＥＤの選択を行方向（横方向）に１０回繰り返し、列方向（縦方向）に１０回繰り返す。行方向及び列方向を合わせると間引選択手順及び部分転写手順を１００回行なうことで、ウェハ１から実装基板７に全てのＬＥＤチップを拡大転写することができる。係る方式により、小さなＬＥＤチップを実装基板に対して多数同時に整列させることができる為、高精細な画像表示装置を比較的安価に作成可能である。以下、間引選択手順と部分転写手順を繰り返す方式を、「選択転写」と呼ぶ場合がある。一回の選択転写で選択されるＬＥＤは、ウェハ１の全体に分散している。その分、個々のＬＥＤチップの動作特性のばらつきも均一化する。この様にばらつきが均一化されたＬＥＤを実装基板７に配列することにより、実装基板７上でも個々のＬＥＤの動作特性のばらつきが均一化される。従って、個々のＬＥＤの消費電力も局部的な差がなくなり、基板７全体に亘って温度のばらつきが少なくなる。又、選択されたＬＥＤチップは、ウェハ１上での寸法精度を維持したまま実装基板７に転写できるので、高い実装精度を実現できる。実装基板７上で個々のＬＥＤの位置調整を行なう必要がなく、選択転写毎に、基板７に対する大まかな位置調整を行なえばよい。従って、実装における位置調整の手間が少なくなる。
【００１１】
図２は、選択転写の実施例を模式的に表わした図面である。本例では、理解を容易にする為、選択転写を９回繰り返してウェハ１側の素子を実装基板７に拡大配列している。まず（１）に示す様に、ウェハ１上に形成され且つ個々に分離された複数の素子を用意する。本明細書では、元の配列周期を維持したまま分離された素子の集合を「マイクロチップアレイ」と呼ぶ場合がある。本例では、マイクロチップアレイは９×９＝８１個の素子を含み、これを９ブロックに分けている。各ブロックの左上にある素子を選択して一回目の選択転写を行なう。続いて（２）に示す様に、各ブロックから次の素子を選択して二回目の選択転写を行なう。この様にして選択転写を繰り返すと（８）に示す様に、マイクロチップアレイ側には各ブロックにつき一個の素子のみが残される。最後に（９）に示す様に九回目の選択転写を行なうことで、拡大再配列的な素子実装が実現する。
【００１２】
図３は、本発明に従って製造された画像表示装置の一例を示す模式図である。本例は、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の三色ＬＥＤを対角寸法が５０インチの回路基板に実装したカラー画像表示装置である。ウェハ１Ｒには赤色ＬＥＤチップが集積形成されている。チップサイズは例えば２０μｍ角である。ウェハ１Ｇには緑色ＬＥＤチップが同様に集積形成されている。ウェハ１Ｂには青色ＬＥＤチップが同様に集積形成されている。これら三枚のウェハに対してそれぞれ選択転写を適用することで、５０インチの対角寸法を有する基板に４００万個に及ぶチップを精密且つ効率的に実装できる。尚、各ウェハから取り出されるチップの占める面積は対角寸法で２インチである。実装基板７の一画素分を拡大して示すと、縦横に配列した配線の各交差部に、ＬＥＤチップや付随するドライバチップなどが精密に配列されている。
【００１３】
図４は、図３に示した画像表示装置の一画素分を示す模式的な拡大図である。図では一画素分の領域をＶ１×Ｈ１で表わしてある。実装基板７上には、横方向に延在するアドレス線ＡＤＤと二本の電源線ＰＷ１，ＰＷ２が所要の間隔で形成されている。その線幅は、発光ダイオード（ＬＥＤ）や電流保持回路（ドライバ）のチップサイズに比較して広い。又、同じ画素内には縦方向に各発光ダイオード毎の信号線ＤＬＲ，ＤＬＧ，ＤＬＢが所要の間隔で形成されている。これら信号線ＤＬＲ，ＤＬＧ，ＤＬＢもアドレス線ＡＤＤと同様の寸法で形成されている。
【００１４】
本実施例の画像表示装置では、発光ダイオードＤＲ，ＤＧ，ＤＢがマトリクス状に配列され、所要の画像信号に応じて発光を行なう。当該画素において、赤色発光ダイオードＤＲ、緑色発光ダイオードＤＧ及び青色発光ダイオードＤＢの順にダイオードが配列されており、これら三つの発光ダイオードが一つの画素の組を構成する。各発光ダイオードＤＲ，ＤＧ，ＤＢはそれぞれほぼ正方形の微小なサイズを以て実装されたチップ構造を有している。各発光ダイオードＤＲ，ＤＧ，ＤＢは電源線ＰＷ１と電源線ＰＷ２の間の領域に実装される。
【００１５】
本画像表示装置においては、各発光ダイオードＤＲ，ＤＧ，ＤＢに電気的に接続され、各発光ダイオードＤＲ，ＤＧ，ＤＢを流れる電流を保持する為の電流保持回路（ドライバ）ＰＴが各ＬＥＤ素子毎に形成されている。この電流保持回路ＰＴは、トランジスタと容量を有する回路構成からなり、特に電流保持回路ＰＴは個別のチップ状に形成され微小なサイズを以て実装基板７に実装されたものである。本例では、各発光ダイオードＤＲ，ＤＧ，ＤＢと電流保持回路ＰＴを形成したドライバチップがほぼ同一のチップサイズを有している。この様なほぼ同一のチップサイズとすることで、同じ実装工程での実装が可能となり、製造工程を容易化することができる。これら各電流保持回路ＰＴは電源線ＰＷ１とアドレス線ＡＤＤの間の領域に実装される。
【００１６】
各発光ダイオードＤＲ，ＤＧ，ＤＢと電流保持回路ＰＴの間及び各信号線ＤＬＲ，ＤＬＧ，ＤＬＢやアドレス線ＡＤＤ、電源線ＰＷ１，ＰＷ２の間には、配線の必要から配線部２２〜２６が形成されている。配線部２２は縦方向を長手方向とする帯状小領域であり、発光ダイオードと電源線ＰＷ２を接続する。配線部２３は縦方向を長手方向とする帯状領域であり、発光ダイオードＤＲ，ＤＧ，ＤＢとその発光ダイオードＤＲ，ＤＧ，ＤＢを駆動する電流を保持する為の電流保持回路ＰＴの間をそれぞれ接続する。配線部２４は発光ダイオードから横方向に延在された後、電源線ＰＷ１に接続する為に縦方向に延在された帯状の領域であり、電流保持回路ＰＴと電源線ＰＷ１の間を接続する。配線部２５は縦方向を長手方向とする帯状の小領域であり、電流保持回路ＰＴとアドレス線ＡＤＤの間を接続する。配線部２６は横方向に延在した帯状の小領域であり、電流保持回路ＰＴと信号線ＤＬＲ，ＤＬＧ，ＤＬＢの間をそれぞれ接続する。これら各配線部２２〜２６は各発光ダイオードＤＲ，ＤＧ，ＤＢを微小なサイズを以て実装基板７に実装する場合に、接合用の導電材を載置することができるものであり、電流保持回路ＰＴのチップを同様に微細なサイズを以て実装基板７に実装する場合にも接合用導電材を載置することができるものである。
【００１７】
図５は、図３及び図４に示した画像表示装置の回路図である。図中、ダイオード３１がＬＥＤチップであり、画像信号に応じて所定の色の発光を行なう。尚、ダイオード３１は赤、緑、青の三色であり、水平方向（横方向）で並ぶ三つのダイオード３１が一つの画素を構成しているが、回路図中では説明を簡素化する為に色の区別をせずに示している。ダイオード３１に接続されたトランジスタ３２，３３と容量３４が電流保持回路を構成する。電源線ＰＷ１と電源線ＰＷ２の間でダイオード３１と直列にトランジスタ３２が接続され、トランジスタ３２がオン状態の場合に限り、ダイオード３１は発光する。電源線ＰＷ１と電源線ＰＷ２の一方は接地電圧を供給し他方は電源電圧を供給する。このトランジスタ３２のゲートには容量３４の一方の端子とスイッチングトランジスタとして機能するトランジスタ３３のソース・ドレイン領域の一方が接続する。このトランジスタ３３の他方のソース・ドレイン領域は画像信号が供給される信号線ＤＬに接続され、トランジスタ３３のゲートは横方向に延在するアドレス線ＡＤＤに接続される。
【００１８】
アドレス線ＡＤＤはシフトレジスタ回路３６によって選択的にレベルが切り換えられる構造となっており、例えば複数のアドレス線の一本だけが高レベルにシフトして、その水平アドレスが選択されたことになる。信号線ＤＬは画像信号を各発光ダイオード３１に伝える為の配線であり、一列の発光ダイオード３１に対して一本の信号線ＤＬが対応する。アドレス線ＡＤＤはシフトレジスタ回路３６によって選択的にレベルシフトされるが、信号線ＤＬはシフトレジスタ・トランスファゲート回路３５によって走査され、選択された信号線ＤＬにはシフトレジスタ・トランスファゲート回路３５を介して画像信号が供給される。
【００１９】
トランジスタ３２のゲートに接続され且つトランジスタ３３の一方のソース・ドレイン領域に接続する容量３４は、トランジスタ３２のゲートの電位をトランジスタ３３がオフ状態となった際に維持する機能を有する。この様にトランジスタ３３がオフとなった場合でも、ゲート電圧を維持できる為に、発光ダイオード３１を駆動し続けることが可能である。
【００２０】
ここで簡単に動作を説明する。水平アドレス線ＡＤＤにシフトレジスタ回路３６から電圧を印加してアドレスを選択すると、その選択されたラインのスイッチングトランジスタ３３がオン状態となる。その時に、垂直方向（縦方向）に延在されている信号線ＤＬに画像信号を電圧として加えると、その電圧がスイッチングトランジスタ３３を介してトランジスタ３２のゲートに到達するが、同時に容量３４にもそのゲート電圧が蓄電され、その容量３４がトランジスタ３２のゲート電圧を維持する様に動作する。水平方向（横方向）のアドレス線ＡＤＤの選択動作が停止した後、選択にかかるアドレス線の電位が再び低レベルに遷移してトランジスタ３３がオフ状態となった場合でも、容量３４はゲート電圧を維持し続け、原理的には次のアドレス選択が生じるまで、容量３４は選択時のゲート電圧を保持し続けることができる。この容量３４がゲート電圧を維持している間は、トランジスタ３２はその維持された電圧に応じた動作を行ない、発光ダイオード３１に駆動電流を流し続けることが可能である。この様に発光ダイオード３１が発光している時間を長く保つことで、個々の発光ダイオードの駆動電流を低くしても画像全体の輝度を高くすることができる。従って、発光ダイオード３１のチップを可能な限り微細化することが可能である。
【００２１】
次に図６〜図８を参照して、図３〜図５に示した画像表示装置の製造方法を説明する。尚、本例では、チップを基板に実装する際、間引選択手順と部分転写手順を繰り返す選択転写方式を採用している。特に本例では、間引選択手順は、ウェハの表面上で配列を維持したまま分離した状態にある複数の素子のうち選択した素子のみにウェハの裏面からエネルギービーム（例えばレーザビーム）を照射して剥離し、仮基板に剥離した素子を仮転写して再配列する一方、部分転写手順は、仮基板に仮転写された素子を実装基板に本転写している。以下、ＬＥＤチップの形成から基板に対する実装まで順を追って説明する。
【００２２】
まず図６の（Ａ）に示す様に、サファイア基板５１を用意し、図示しない低温、高温のバッファ層を形成した後、第２導電型クラッド層５２、活性層５３、第１導電型クラッド層５４が順次積層される。サファイア基板５１が素子形成用のウェハとなる。ここで第２導電型クラッド層５２、活性層５３、第１導電型クラッド層５４は、例えば青色や緑色の発光ダイオードを製造する場合には、窒化ガリウム系結晶成長層とすることができる。この様な各層の成長によって、サファイア基板５１上にはｐｎ接合を有したダブルヘテロ構造の発光ダイオードが形成される。
【００２３】
次に（Ｂ）に示す様に、フォトリソグラフィ技術を用い、更に蒸着と反応性イオンエッチングを利用して、第２導電型クラッド層５２に接続する様にｎ型電極５５が形成され、更に第１導電型クラッド層５４に接合する様にｐ型電極５６も形成される。各電極５５，５６が各素子毎に形成されたところで、各素子の周囲を分離する様に分離溝５７が形成される。この分離溝５７のパタンは一般的に残される発光ダイオードを正方形状とする為に格子状となるが、これに限定されず他の形状でもよい。この分離溝５７の深さはサファイア基板５１の主面が露出する深さであり、第２導電型クラッド層５２は分離溝５７によって分離されたものとなる。正方形状とされる発光ダイオードのサイズは、その占有面積が例えば２５μｍ2 以上で１００００μｍ2 以下とされる程度の大きさであり、一辺のサイズは従って５μｍ〜１００μｍ程度である。
【００２４】
（Ｃ）に示す様に、一時保持用基板（仮基板）６０を用意する。この一時保持用基板６０は各発光ダイオードを転写する場合に保持する為の仮基板である。この一時保持用基板６０の表面には粘着材層６１が塗布されており、その粘着材層６１の表面６２を、既に分離溝５７が形成された発光ダイオード側に圧着する。すると、粘着材層６１の表面６２には各発光ダイオードの表面側が粘着することになる。
【００２５】
次に、図７の（Ｄ）に示す様に、エネルギービームとして例えばエキシマレーザ光などの高出力パルス紫外線レーザを、サファイア基板５１の裏面側から表面側に透過する様に照射する。この時、間引選択手順によってあらかじめ選択された発光ダイオード（図の例では四個の発光ダイオードのうち左側から二番目の発光ダイオード）のみにレーザ光を照射する。この高出力パルス紫外線レーザの照射によって、サファイア基板５１と結晶層である第２導電型クラッド層５２の界面近傍で、例えば窒化ガリウム層が窒素ガスと金属ガリウムに分解し、第２導電型クラッド層５２とサファイア基板５１の間の接合力が弱くなる。
【００２６】
その結果（Ｅ）に示す様に、選択された発光ダイオードのみ、サファイア基板５１と結晶層である第２導電型クラッド層５２との間を容易に剥離することができる。この結果、選択された発光ダイオードのみが、一時保持用基板６０側に転写される。
【００２７】
この後（Ｆ）に示す様に、一時保持用基板６０に転写された発光ダイオードを、別の仮基板７０側に再転写する。尚、図示を省略するが仮基板７０は、一時保持用基板６０と同様の構成を有しており、粘着材層を備えている。
【００２８】
図８の（Ｇ）は、選択された発光ダイオードが、一時保持用基板６０側から仮基板７０側に再転写された後の状態を表わしている。
【００２９】
この後（Ｈ）に示す様に、配線用基板（実装基板）７を用意する。この配線用基板７上には所要の信号線やアドレス線、電源線や接地線などの配線電極８１があらかじめ形成されている。配線用基板７は、例えばガラス基板や、合成樹脂又は絶縁層で形成された金属基板、あるいはシリコン基板などの半導体製造に汎用的な基板であり、アドレス線やデータ線を求められる精度で形成可能な基板であれば、どのような材質であってもよい。配線電極８１上には接合用導電材８２が形成されている。この接合用導電材８２は圧着されることで変形しながら且つ電気的な接続を果たす材料であればよい。
【００３０】
最後に（Ｉ）に示す様に、仮基板７０を配線用基板７に近づけ、所定の位置に発光ダイオードを圧着させて当該発光ダイオードを実装する。この非パッケージ状態の発光ダイオードの圧着によって接合用導電材８２は変形するが、確実に固定されて実装を完了する。係る発光ダイオードの実装作業を全部のダイオードについて繰り返して行なうことでマトリクス状に画素が配列された画像表示装置が完成する。電流保持回路についても同様の非パッケージ状態のまま実装することができ、電流保持回路を有する回路構成も容易に製造することができる。尚、上述した実施例では、サファイア基板を用いてレーザ剥離方式により発光ダイオードを転写している。サファイア基板に代えてＧａＮ基板を用いた場合には、レーザ剥離方式を有効化する為、紫外線吸収用の元素（例えばＩｎ）を基板に添加しておくことが好ましい。
【００３１】
図９は、本発明に係る素子実装方法の他の実施形態を示す模式図である。本例も、ＲＧＢ三色のＬＥＤを回路基板に実装して、カラー画像表示装置を製造している。図１及び図２に示した素子実装方法と異なる点は、二段階方式を採用したことである。即ち、ＬＥＤチップの再配列工程は、第一の倍率で一回目の再配列を行ない、続いて第二の倍率で二回目の再配列を行なって、第一の倍率と第二の倍率の積が目標の倍率となる様にしている。この場合、一回目の再配列工程と、二回目の再配列工程では、別々の手法を用いてＬＥＤチップを操作することができる。
【００３２】
まず（０）に示す様に、ＲＧＢ三色の各々について、マイクロチップアレイ１Ｒ，１Ｇ，１Ｂを用意する。各マイクロチップアレイは、２０μｍ角のチップを２５μｍ周期で形成分離してある。
【００３３】
次に（１）に示す様に一回目の再配列工程を行ない、倍率８で各マイクロチップアレイのチップを拡大再配列している。従って、一回目の再配列後では、ＬＥＤチップＤＲ，ＤＧ，ＤＢはそれぞれ、２００μｍピッチで二次元的に整列している。尚、ＬＥＤチップは埋め込み型とされ、１６０μｍ角となる。
【００３４】
続いて（２）に示す様に、倍率３で二回目の再配列工程を行なう。これにより、元のチップの周期２５μｍは、８×３＝２４倍され、最終的なＬＥＤチップの配列ピッチは６００μｍまで拡大される。二回目の再配列工程では、拡大率を３とすることで、各色のＬＥＤチップＤＲ，ＤＧ，ＤＢを順に配列することが可能となる。ＤＲ，ＤＧ，ＤＢ一組で一画素を構成する。
【００３５】
図１０は、本発明に係る素子実装方法の別の実施形態を示す模式図であり、特に再配列工程を表わしている。（Ａ）に示す様に、まず所定の周期Ｄで形成分離されたＬＥＤチップを保持するウェハ１と、所定の倍率Ｇで拡大可能な担体９０を用意する。次に（Ｂ）に示す様に、所定の倍率で拡大可能な担体９０の上に、元の配列を維持したまま個々のＬＥＤチップを固定する固定手順を行なう。この後（Ｃ）に示す様に、担体９０を所定の倍率で拡大し各ＬＥＤチップの間隔Ｇが、元の周期Ｄを所定の倍率で拡大した寸法となる様に広げる拡大手順を行なう。特に本実施形態では、（Ｂ）の固定手順において、所定の倍率で展開可能な様にあらかじめ折りたたまれた担体９０の上に個々のＬＥＤチップをウェハ１側から転写固定する。又（Ｃ）の拡大手順では、担体９０を所定の倍率で展開する。これら固定手順及び拡大手順により、自動的にＬＥＤチップを拡大再配列することが可能である。尚、この様な蛇腹方式を採用した場合、二次元的な配列を一回で拡大再配列することは難しい。そこで、蛇腹方式の場合、一次元的な拡大再配列を二回行なって最終的に二次元的な拡大再配列を行なえばよい。即ち、素子形成分離工程では、所定の周期で縦横二次元的に再配列する様に複数の素子を形成分離する。この後の再配列工程では、各素子を縦横一方に一次元的に蛇腹方式で拡大再配列した後、各素子を縦横他方に蛇腹方式で一次元的に再配列すればよい。尚、所定の倍率で展開可能な様にあらかじめ折りたたまれた担体の材質としては、例えばアルミホイルなどを用いることができる。
【００３６】
図１１は、本発明に係る素子実装方法の更に別の実施形態を示す模式図である。基本的には、図１０に示した先の実施形態と同様である。異なる点は、担体として、展開可能な様にあらかじめ折りたたまれたものに代え、所定の倍率で弾性変形又は塑性変形可能なフィルム状の材質を用いていることである。（Ａ）に示す様に、まず所定の倍率で弾性変形可能なフィルム状の担体９０ａの上に、個々のＬＥＤチップを固定する。フィルム状の担体９０ａとしては、例えば互いに直交する方向に同一の割合で二軸延伸可能なプラスチックフィルムを用いることができる。この後（Ｂ）に示す様に、フィルム状の担体９０ａを所定の倍率で縦横両方向に二軸延伸する。これにより、ＬＥＤチップを自動的に拡大再配列することが可能である。拡大再配列されたＬＥＤをそのまま実装基板側に転写する。
【００３７】
図１２は、本発明に係る素子実装方法の更に別の実施形態を示す模式図である。本実施形態は、先の選択転写方式と延伸方式を組み合わせている。まず（Ａ）に示す様に、素子形成分離工程を行ない、所定の周期で縦横二次元的に配列する様に複数のＬＥＤチップをウェハ１上に形成分離しておく。続いて（Ｂ）に示す様に、一回目の再配列工程を行ない、選択転写方式を用いて、各ＬＥＤチップを例えば横方向に担体９０ｂの上に一次元的に再配列する。この担体９０ｂは、縦方向に所定の倍率で一軸延伸可能なフィルムからなる。続いて（Ｃ）に示す様に、横方向に拡大再配列されたＬＥＤチップの状態をそのまま維持して、フィルム状の担体９０ｂをストライプ状に切断する。最後に（Ｄ）に示す様に、切断されたストライプ状の担体９０ｂを一軸延伸し、ＬＥＤチップを縦方向に一次元的に再配列する。この結果、（Ａ）と（Ｄ）を比較すれば明らかな様に、ＬＥＤチップは二次元的に拡大再配列されたことになる。
【００３８】
【発明の効果】
以上説明したように、本発明によれば、素子分離工程と拡大再配列工程と転写工程とを行なうことで、効率的且つ高精度で、微細なチップをウェハから基板に実装することが可能となり、製品の低コスト化及び高精度化が可能になる。
【図面の簡単な説明】
【図１】本発明に係る素子実装方法の実施形態を示す模式図である。
【図２】図１に示した実施形態の詳細説明図である。
【図３】図１及び図２の実施形態で製造された画像表示装置を示す模式図である。
【図４】図３に示した画像表示装置の一画素分を示す模式図である。
【図５】図３に示した画像表示装置の等価回路図である。
【図６】図３に示した画像表示装置の製造方法を示す工程図である。
【図７】図３に示した画像表示装置の製造方法を示す工程図である。
【図８】図３に示した画像表示装置の製造方法を示す工程図である。
【図９】本発明に係る素子実装方法の他の実施形態を示す模式図である。
【図１０】別の実施形態を示す模式図である。
【図１１】更に別の実施形態を示す模式図である。
【図１２】更に別の実施形態を示す模式図である。
【図１３】従来の画像表示装置の一例を示す模式図である。
【符号の説明】
１・・・ウェハ、７・・・実装基板、ＬＥＤ・・・発光素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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