(57)【特許請求の範囲】
【請求項１】
電圧パルスの印加により電気抵抗が変化し、その電気抵抗の変化により情報を記憶可能な可変抵抗素子を有するメモリセルを行方向と列方向の少なくとも何れか１方向に複数配列し、同一行の前記メモリセル内の１つの端子を共通のワード線に接続し、同一列の前記メモリセル内の他の端子を共通のビット線に接続してなるメモリセルアレイを備えてなる半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルであって書き込みまたは消去対象となる選択メモリセルの前記可変抵抗素子に印加される電圧パルスの実効的な電圧振幅若しくはパルス幅によって、書き込みまたは消去後の前記可変抵抗素子の電気抵抗変化が前記メモリセルアレイ内の配置個所に関係なく一定範囲内に収まるように、前記ワード線の内の前記選択メモリセルと接続する選択ワード線と前記ビット線の内の前記選択メモリセルと接続する選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅若しくはパルス幅のうち少なくとも電圧パルスの電圧振幅、及び、前記ワード線の内の前記選択メモリセルと接続しない非選択ワード線と前記ビット線の内の前記選択メモリセルと接続しない非選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅若しくはパルス幅のうち少なくとも電圧パルスの電圧振幅が、前記選択メモリセルの前記メモリセルアレイ内の配置個所に基づいて調整されることを特徴とする半導体記憶装置。
【請求項２】
電圧パルスの印加により電気抵抗が変化し、その電気抵抗の変化により情報を記憶可能な可変抵抗素子を有するメモリセルを行方向と列方向の少なくとも何れか１方向に複数配列し、同一行の前記メモリセル内の１つの端子を共通のワード線に接続し、同一列の前記メモリセル内の他の端子を共通のビット線に接続してなるメモリセルアレイを備えてなる半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルであって書き込み、消去または読み出し対象となる選択メモリセルの前記可変抵抗素子に印加される電圧パルスの実効的な電圧振幅が、前記メモリセルアレイ内の配置個所に関係なく一定範囲内に収まるように、前記ワード線の内の前記選択メモリセルと接続する選択ワード線と前記ビット線の内の前記選択メモリセルと接続する選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅、及び、前記ワード線の内の前記選択メモリセルと接続しない非選択ワード線と前記ビット線の内の前記選択メモリセルと接続しない非選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅が、前記選択メモリセルの前記メモリセルアレイ内の配置個所に基づいて調整されることを特徴とする半導体記憶装置。
【請求項３】
前記選択ワード線と前記選択ビット線の各端部間の電圧差をＶＢＷとし、前記選択メモリセルの前記可変抵抗素子に印加される前記実効的な電圧振幅をＶＲとし、前記可変抵抗素子の電気抵抗値をＲとし、前記選択ワード線と前記選択ビット線の各端部から前記選択メモリセルに至る配線抵抗の合計をＲＬＩＮＥとした場合、
ＶＲ＝Ｒ／（Ｒ＋ＲＬＩＮＥ）×ＶＢＷ
なる数式で与えられる前記実効的な電圧振幅ＶＲが一定となるように、前記電圧差ＶＢＷが調整されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
電圧パルスの印加により電気抵抗が変化し、その電気抵抗の変化により情報を記憶可能な可変抵抗素子を有するメモリセルを行方向と列方向の少なくとも何れか１方向に複数配列し、同一行の前記メモリセル内の１つの端子を共通のワード線に接続し、同一列の前記メモリセル内の他の端子を共通のビット線に接続してなるメモリセルアレイを備えてなる半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルであって書き込みまたは消去対象となる選択メモリセルの前記可変抵抗素子に印加される電圧パルスの実効的な電圧振幅若しくはパルス幅によって、書き込みまたは消去後の前記可変抵抗素子の電気抵抗変化が前記メモリセルアレイ内の配置個所に関係なく一定範囲内に収まるように、前記ワード線の内の前記選択メモリセルと接続する選択ワード線と前記ビット線の内の前記選択メモリセルと接続する選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅若しくはパルス幅のうち少なくとも電圧パルスの電圧振幅が、前記選択メモリセルの前記メモリセルアレイ内の配置個所に基づいて調整され、
前記選択ワード線と前記選択ビット線の各端部間の電圧差をＶＢＷとし、前記選択メモリセルの前記可変抵抗素子に印加される前記実効的な電圧振幅をＶＲとし、前記可変抵抗素子の電気抵抗値をＲとし、前記選択ワード線と前記選択ビット線の各端部から前記選択メモリセルに至る配線抵抗の合計をＲＬＩＮＥとした場合、
ＶＲ＝Ｒ／（Ｒ＋ＲＬＩＮＥ）×ＶＢＷ
なる数式で与えられる前記実効的な電圧振幅ＶＲが一定となるように、前記電圧差ＶＢＷが調整されることを特徴とする半導体記憶装置。
【請求項５】
電圧パルスの印加により電気抵抗が変化し、その電気抵抗の変化により情報を記憶可能な可変抵抗素子を有するメモリセルを行方向と列方向の少なくとも何れか１方向に複数配列し、同一行の前記メモリセル内の１つの端子を共通のワード線に接続し、同一列の前記メモリセル内の他の端子を共通のビット線に接続してなるメモリセルアレイを備えてなる半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルであって書き込み、消去または読み出し対象となる選択メモリセルの前記可変抵抗素子に印加される電圧パルスの実効的な電圧振幅が、前記メモリセルアレイ内の配置個所に関係なく一定範囲内に収まるように、前記ワード線の内の前記選択メモリセルと接続する選択ワード線と前記ビット線の内の前記選択メモリセルと接続する選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅が、前記選択メモリセルの前記メモリセルアレイ内の配置個所に基づいて調整され、
前記選択ワード線と前記選択ビット線の各端部間の電圧差をＶＢＷとし、前記選択メモリセルの前記可変抵抗素子に印加される前記実効的な電圧振幅をＶＲとし、前記可変抵抗素子の電気抵抗値をＲとし、前記選択ワード線と前記選択ビット線の各端部から前記選択メモリセルに至る配線抵抗の合計をＲＬＩＮＥとした場合、
ＶＲ＝Ｒ／（Ｒ＋ＲＬＩＮＥ）×ＶＢＷ
なる数式で与えられる前記実効的な電圧振幅ＶＲが一定となるように、前記電圧差ＶＢＷが調整されることを特徴とする半導体記憶装置。
【請求項６】
更に、電源電圧をＶＤＤとし、前記メモリセルアレイ内の全ての前記メモリセルに共通な定数をＸとした場合、
ＶＢＷ＝Ｘ×（Ｒ＋ＲＬＩＮＥ）×ＶＤＤ
なる数式を満足するように、前記電圧差ＶＢＷが（Ｒ＋ＲＬＩＮＥ）に比例して調整されることを特徴とする請求項３〜５の何れか一項に記載の半導体記憶装置。
【請求項７】
前記選択ワード線と前記選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅を調整するための電圧調整回路を備え、
前記電圧調整回路が、前記メモリセルアレイ内の前記メモリセルの総数以下の複数のスイッチ回路を備えてなり、
前記選択ワード線と前記選択ビット線の少なくとも何れか一方を選択するデコード信号によって、前記複数のスイッチ回路がオンオフ制御されることを特徴とする請求項３〜５の何れか一項に記載の半導体記憶装置。
【請求項８】
前記選択ワード線と前記選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅を調整するための電圧調整回路を備え、
前記電圧調整回路が、前記メモリセルアレイ内の前記メモリセルの総数以下の複数のスイッチ回路と増幅器を備えてなり、
前記選択ワード線と前記選択ビット線の少なくとも何れか一方を選択するデコード信号によって、前記複数のスイッチ回路がオンオフ制御され
オン状態に制御された前記スイッチ回路の出力電圧Ｖ１が、Ｙを所定の定数として、
Ｖ１＝Ｙ×（Ｒ＋ＲＬＩＮＥ）×ＶＤＤ
なる数式を満足するように調整され、
前記電圧差ＶＢＷが、前記増幅器が前記出力電圧Ｖ１を電圧増幅して得られることを特徴とする請求項６に記載の半導体記憶装置。
【請求項９】
前記メモリセルアレイが、前記メモリセルを行方向と列方向に夫々複数配列して、同一行の前記メモリセル内の１つの端子である前記可変抵抗素子の一方端を共通の前記ワード線に接続し、同一列の前記メモリセル内の他の端子である前記可変抵抗素子の他方端を共通の前記ビット線に接続してなることを特徴とする請求項１〜８の何れか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特に、不揮発性の可変抵抗素子を用いた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
現在、様々な不揮発メモリ（不揮発性半導体記憶装置）の研究開発が進められているが、中でも、抵抗値の違いをデータとして読み取るタイプのＭＲＡＭ（Ｍａｇｎｅｔｏ-ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｖｅｒｓａｌ Ｍｅｍｏｒｙ）等に代表されるＰＲＡＭ（Ｐｈａｓｅ-ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、シャープ株式会社の登録商標）は、スケーリングに関して統計物理学的な限界が無いという利点がある。
【０００３】
一般的に、ＰＲＡＭやＲＲＡＭは、ある閾値以上の電圧パルスが加わると抵抗値が変化する不揮発性の可変抵抗素子を備えて構成されており、トランジスタやダイオードといった選択素子をいっさい利用せずに、可変抵抗素子からなるメモリセルでメモリセルアレイを構成している。ここで、図２は、メモリセルアレイの一構成例を示す模式図であり、メモリセルアレイ１００は、可変抵抗素子１０３からなるメモリセルを行方向及び列方向に複数配列し、同一行に配列された各可変抵抗素子１０３の一端をワード線１０２に接続し、同一列に配列された可変抵抗素子１０３の一端をビット線１０１に接続して構成されている。可変抵抗素子１０３は、ビット線１０１とワード線１０２の電位差がある閾値ＶＴＨを越えると、抵抗値が変化する。
【０００４】
図１３は、選択素子を使わずに構成したメモリセルアレイ２００の一例を示している。このメモリセルアレイ２００は、下部電極２０１上に下部電極２０１と直交する可変抵抗体２０２と上部電極２０３が積層されたクロスポイント型メモリである。選択素子を使用しない分、メモリセルの占有面積を縮小させることができ、より大容量のメモリを実現できる。更に、このようなクロスポイント型メモリは、構造が簡素であることから、多層化が容易であり、より集積度の高いメモリを実現することができる。
【０００５】
【特許文献１】米国特許第６２０４１３９Ｂ１号明細書
【特許文献２】特開２００３‐３３８６０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
メモリセル内の可変抵抗素子は、印加される電圧によりその特性が大きく変化する。前述のＲＲＡＭに関して言えば、可変抵抗素子に加わる実効電圧が高いほど、抵抗値の変化が大きくなり、抵抗変化速度（パルス応答）も向上する。
【０００７】
ここで、図２に示すメモリセルアレイでは、メモリセルアレイ内での位置により、電源等から各メモリセルまでの配線長が異なるため、配線抵抗に差が生じる。このため、書き込み動作や消去動作（リセット動作）において、各メモリセル間で可変抵抗素子に印加される電圧パルスの値が異なることとなり、各可変抵抗素子の抵抗変化にばらつきが生じる可能性がある。特に、図１３のように、選択素子が無い場合、配線抵抗が占める割合が大きくなり、配線長の違いによる配線抵抗の差が抵抗変化に与える影響が、メモリセル間で大きくなる。更に、ＰＲＡＭやＲＲＡＭでは、書き込み動作中は溶解した状態にある等の理由で、可変抵抗素子の抵抗値が数十〜数百Ωまで低下し、ほぼ配線抵抗と同じオーダーまで下がっており、配線抵抗の違いが抵抗変化に与える影響は特に大きい。
【０００８】
図１４は、クロスポイント型メモリの概略構成を示している。各ビット線Ｂ０〜Ｂ７と各ワード線Ｗ０〜Ｗ７の交点夫々に可変抵抗素子が存在し、メモリセルを構成している。ここで、メモリセル内の可変抵抗素子の抵抗値をＲ、選択ワード線と選択ビット線の各端部から選択メモリセルに至る配線抵抗の抵抗値の合計をＲＬＩＮＥとすると、ビット線・ワード線間にかかる電圧ＶＢＷのうち可変抵抗素子にかかる実効電圧ＶＲは以下の数１で表される。
【０００９】
［数１］
ＶＲ＝Ｒ／（Ｒ＋ＲＬＩＮＥ）×ＶＢＷ
【００１０】
ここで、配線長をＬ、配線の単位長当たりの抵抗値を簡単のためビット線、ワード線ともにρとすると、ＲＬＩＮＥ＝ρＬとなる。そして、配線長Ｌは、図１４のＡ点であればＬ＝（ビット線）＋（ワード線）＝（ｌａ＋ｌｂ）＋（２ｌａ＋ｌｂ）＝３ｌａ＋２ｌｂとなり、Ｂ点であればＬ＝（６ｌａ＋ｌｂ）＋（４ｌａ＋ｌｂ）＝１０ｌａ＋２ｌｂとなる。従って、配線の長いＢ点の方が可変抵抗素子に加わる実効電圧が低くなるのは明らかである。尚、図１４において、ρ＝０．６Ω／μｍ、ｌａ＝１．５μｍ、ｌｂ＝１５μｍ、電源電圧ＶＤＤ＝４Ｖ、Ｒ＝１００Ωとすると、数１より、Ａ点での可変抵抗素子にかかる実効電圧ＶＲＡは３．３１Ｖ、Ｂ点での実効電圧ＶＲＢは３．１５Ｖとなる。
【００１１】
可変抵抗素子に加わる実効電圧の違いは、特に、抵抗変化速度（パルス応答）に大きな影響を及ぼす。図１５は、可変抵抗素子の抵抗値と印加電圧パルスのパルス幅の関係を示すグラフである。グラフからは、可変抵抗素子には抵抗値のピークが存在し、印加電圧パルスには抵抗変化を最大にする最適なパルス幅があることが分かる。このパルス幅が短いほど、可変抵抗素子の抵抗変化は速く、素子としてのパルス応答は速いと考えられる。
【００１２】
図１６は、可変抵抗素子の抵抗値がピークとなる際の印加電圧のパルス幅と可変抵抗素子に加わる実効電圧の関係を示すグラフである。図１６より、Ａ点での実効電圧ＶＲＡ＝３．３１Ｖ及びＢ点での実効電圧ＶＲＢ＝３．１５Ｖの場合、抵抗ピーク時のパルス幅は夫々１５４ｎｓ、２５３ｎｓとなる。わずかな電圧の差がパルス応答に大きな影響を及ぼし得ることが理解できる。
【００１３】
図１４に示すメモリセルアレイは、説明のため小規模なものであり、配線長の違いによる可変抵抗素子に加わる実効電圧の差は比較的小さいと言える。しかしながら、例えば、一般的な１６Ｋビットのメモリセルアレイの場合、数１より、上述した各パラメータを用いて計算すると、実効電圧は最大３．３４Ｖ、最小１．１５Ｖとなる。この結果、可変抵抗素子の抵抗値がピークとなるときの印加電圧パルスのパルス幅は夫々１４４ｎｓ、４．４６ｍｓとなり、３万倍以上の差が生じるという問題があった。
【００１４】
本発明は上記の問題に鑑みてなされたものであり、その目的は、メモリセルアレイ内での位置の違いに起因する配線長の違いによる可変抵抗素子に加わる実効電圧の不均一を是正し、メモリセル間の可変抵抗素子の抵抗変化特性のばらつきを抑制することができる半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明に係る半導体記憶装置は、電圧パルスの印加により電気抵抗が変化し、その電気抵抗の変化により情報を記憶可能な可変抵抗素子を有するメモリセルを行方向と列方向の少なくとも何れか１方向に複数配列し、同一行の前記メモリセル内の１つの端子を共通のワード線に接続し、同一列の前記メモリセル内の他の端子を共通のビット線に接続してなるメモリセルアレイを備えてなる半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルであって書き込みまたは消去対象となる選択メモリセルの前記可変抵抗素子に印加される電圧パルスの実効的な電圧振幅若しくはパルス幅によって、書き込みまたは消去後の前記可変抵抗素子の電気抵抗変化が前記メモリセルアレイ内の配置個所に関係なく一定範囲内に収まるように、前記ワード線の内の前記選択メモリセルと接続する選択ワード線と前記ビット線の内の前記選択メモリセルと接続する選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅若しくはパルス幅のうち少なくとも電圧パルスの電圧振幅、及び、前記ワード線の内の前記選択メモリセルと接続しない非選択ワード線と前記ビット線の内の前記選択メモリセルと接続しない非選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅若しくはパルス幅のうち少なくとも電圧パルスの電圧振幅が、前記選択メモリセルの前記メモリセルアレイ内の配置個所に基づいて調整されることを第１の特徴とする。
【００１６】
上記目的を達成するための本発明に係る半導体記憶装置は、電圧パルスの印加により電気抵抗が変化し、その電気抵抗の変化により情報を記憶可能な可変抵抗素子を有するメモリセルを行方向と列方向の少なくとも何れか１方向に複数配列し、同一行の前記メモリセル内の１つの端子を共通のワード線に接続し、同一列の前記メモリセル内の他の端子を共通のビット線に接続してなるメモリセルアレイを備えてなる半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルであって書き込み、消去または読み出し対象となる選択メモリセルの前記可変抵抗素子に印加される電圧パルスの実効的な電圧振幅が、前記メモリセルアレイ内の配置個所に関係なく一定範囲内に収まるように、前記ワード線の内の前記選択メモリセルと接続する選択ワード線と前記ビット線の内の前記選択メモリセルと接続する選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅、及び、前記ワード線の内の前記選択メモリセルと接続しない非選択ワード線と前記ビット線の内の前記選択メモリセルと接続しない非選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅が、前記選択メモリセルの前記メモリセルアレイ内の配置個所に基づいて調整されることを第２の特徴とする。
【００１７】
上記何れかの特徴の本発明に係る半導体記憶装置は、更に、前記選択ワード線と前記選択ビット線の各端部間の電圧差をＶＢＷとし、前記選択メモリセルの前記可変抵抗素子に印加される前記実効的な電圧振幅をＶＲとし、前記可変抵抗素子の電気抵抗値をＲとし、前記選択ワード線と前記選択ビット線の各端部から前記選択メモリセルに至る配線抵抗の合計をＲＬＩＮＥとした場合、ＶＲ＝Ｒ／（Ｒ＋ＲＬＩＮＥ）×ＶＢＷなる数式で与えられる前記実効的な電圧振幅ＶＲが一定となるように、前記電圧差ＶＢＷが調整されることを第３の特徴とする。
【００１８】
上記目的を達成するための本発明に係る半導体記憶装置は、電圧パルスの印加により電気抵抗が変化し、その電気抵抗の変化により情報を記憶可能な可変抵抗素子を有するメモリセルを行方向と列方向の少なくとも何れか１方向に複数配列し、同一行の前記メモリセル内の１つの端子を共通のワード線に接続し、同一列の前記メモリセル内の他の端子を共通のビット線に接続してなるメモリセルアレイを備えてなる半導体記憶装置であって、前記メモリセルアレイ内の前記メモリセルであって書き込みまたは消去対象となる選択メモリセルの前記可変抵抗素子に印加される電圧パルスの実効的な電圧振幅若しくはパルス幅によって、書き込みまたは消去後の前記可変抵抗素子の電気抵抗変化が前記メモリセルアレイ内の配置個所に関係なく一定範囲内に収まるように、前記ワード線の内の前記選択メモリセルと接続する選択ワード線と前記ビット線の内の前記選択メモリセルと接続する選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅若しくはパルス幅のうち少なくとも電圧パルスの電圧振幅が、前記選択メモリセルの前記メモリセルアレイ内の配置個所に基づいて調整され、前記選択ワード線と前記選択ビット線の各端部間の電圧差をＶＢＷとし、前記選択メモリセルの前記可変抵抗素子に印加される前記実効的な電圧振幅をＶＲとし、前記可変抵抗素子の電気抵抗値をＲとし、前記選択ワード線と前記選択ビット線の各端部から前記選択メモリセルに至る配線抵抗の合計をＲＬＩＮＥとした場合、ＶＲ＝Ｒ／（Ｒ＋ＲＬＩＮＥ）×ＶＢＷなる数式で与えられる前記実効的な電圧振幅ＶＲが一定となるように、前記電圧差ＶＢＷが調整されることを第４の特徴とする。
【００１９】
上記目的を達成するための本発明に係る半導体記憶装置は、電圧パルスの印加により電気抵抗が変化し、その電気抵抗の変化により情報を記憶可能な可変抵抗素子を有するメモリセルを行方向と列方向の少なくとも何れか１方向に複数配列し、同一行の前記メモリセル内の１つの端子を共通のワード線に接続し、同一列の前記メモリセル内の他の端子を共通のビット線に接続してなるメモリセルアレイを備えてなる半導体記憶装置であって、前記メモリセルアレイ内の前記メモリセルであって書き込み、消去または読み出し対象となる選択メモリセルの前記可変抵抗素子に印加される電圧パルスの実効的な電圧振幅が、前記メモリセルアレイ内の配置個所に関係なく一定範囲内に収まるように、前記ワード線の内の前記選択メモリセルと接続する選択ワード線と前記ビット線の内の前記選択メモリセルと接続する選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅が、前記選択メモリセルの前記メモリセルアレイ内の配置個所に基づいて調整され、前記選択ワード線と前記選択ビット線の各端部間の電圧差をＶＢＷとし、前記選択メモリセルの前記可変抵抗素子に印加される前記実効的な電圧振幅をＶＲとし、前記可変抵抗素子の電気抵抗値をＲとし、前記選択ワード線と前記選択ビット線の各端部から前記選択メモリセルに至る配線抵抗の合計をＲＬＩＮＥとした場合、ＶＲ＝Ｒ／（Ｒ＋ＲＬＩＮＥ）×ＶＢＷなる数式で与えられる前記実効的な電圧振幅ＶＲが一定となるように、前記電圧差ＶＢＷが調整されることを第５の特徴とする。
【００２０】
また、上記第３乃至第５の特徴の本発明に係る半導体記憶装置は、更に、電源電圧をＶＤＤとし、前記メモリセルアレイ内の全ての前記メモリセルに共通な定数をＸとした場合、ＶＢＷ＝Ｘ×（Ｒ＋ＲＬＩＮＥ）×ＶＤＤなる数式を満足するように、前記電圧差ＶＢＷが（Ｒ＋ＲＬＩＮＥ）に比例して調整されることを第６の特徴とする。
【００２１】
また、上記第３乃至第５の特徴の本発明に係る半導体記憶装置は、更に、前記選択ワード線と前記選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅を調整するための電圧調整回路を備え、前記電圧調整回路が、前記メモリセルアレイ内の前記メモリセルの総数以下の複数のスイッチ回路を備えてなり、前記選択ワード線と前記選択ビット線の少なくとも何れか一方を選択するデコード信号によって、前記複数のスイッチ回路がオンオフ制御されることを第７の特徴とする。
【００２２】
上記第６の特徴の本発明に係る半導体記憶装置は、前記選択ワード線と前記選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅を調整するための電圧調整回路を備え、前記電圧調整回路が、前記メモリセルアレイ内の前記メモリセルの総数以下の複数のスイッチ回路と増幅器を備えてなり、前記選択ワード線と前記選択ビット線の少なくとも何れか一方を選択するデコード信号によって、前記複数のスイッチ回路がオンオフ制御されオン状態に制御された前記スイッチ回路の出力電圧Ｖ１が、Ｙを所定の定数として、Ｖ１＝Ｙ×（Ｒ＋ＲＬＩＮＥ）×ＶＤＤなる数式を満足するように調整され、前記電圧差ＶＢＷが、前記増幅器が前記出力電圧Ｖ１を電圧増幅して得られることを第８の特徴とする。
【００２３】
上記何れかの特徴の本発明に係る半導体記憶装置は、更に、前記メモリセルアレイが、前記メモリセルを行方向と列方向に夫々複数配列して、同一行の前記メモリセル内の１つの端子である前記可変抵抗素子の一方端を共通の前記ワード線に接続し、同一列の前記メモリセル内の他の端子である前記可変抵抗素子の他方端を共通の前記ビット線に接続してなることを第９の特徴とする。
【発明の効果】
【００２４】
上記の特徴の本発明に係る半導体記憶装置は、印加する電圧パルスの電圧振幅を選択メモリセルのメモリセルアレイ内の配置個所に基づいて調整するように構成したので、各メモリセルの可変抵抗素子に加わる実効電圧を一定範囲内に収めることができ、各メモリセル間で可変抵抗素子の特性のばらつきが少ないメモリセルアレイを実現できる。これによって、各メモリセル間で特性のばらつきが少ない半導体メモリ装置を実現できる。
【００２５】
更に、本発明によれば、各メモリセルの可変抵抗素子に加わる実効電圧を一定範囲内に収めることができるため、各メモリセルにおいて、抵抗値がピークになる電圧パルスのパルス幅のばらつきを低減させることができる。また、本発明によれば、各メモリセルの可変抵抗素子に加わる実効電圧を一定範囲内に収めることができるため、各メモリセルの高抵抗状態及び低抵抗状態における抵抗値のばらつきを低減させることができる。
【００２６】
上記第１または第４の特徴の本発明に係る半導体記憶装置は、書き込みまたは消去時の実効電圧の違いを調整するために、印加する電圧パルスのパルス幅を選択メモリセルのメモリセルアレイ内の配置個所に基づいて調整するように構成したので、各メモリセルの可変抵抗素子に加わる実効電圧の違いによる書き込みまたは消去後の抵抗値の違いを一定範囲内に収めることができ、各メモリセル間で可変抵抗素子の特性のばらつきが少ないメモリセルアレイを実現できる。これによって、各メモリセル間で特性のばらつきが少ない半導体メモリ装置を実現できる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００２８】
〈第１実施形態〉
本発明装置の第１実施形態について、図１〜図５を基に説明する。ここで、図１は、本発明装置の構成を示す概略ブロック図である。図１に示すように、本発明装置１は、メモリセルアレイ１００、スイッチング回路群６０1、書き換え信号用のアドレスデコーダ６０２、カラムデコーダ６０５、ローデコーダ６０６及びローアドレスデコーダ６０８を備えて構成される。
【００２９】
メモリセルアレイ１００は、従来技術と同様の回路構成であり、図２に示すように、電圧パルスの印加により電気抵抗が変化し、その電気抵抗の変化により情報を記憶可能な可変抵抗素子１０３を有するメモリセルを行方向と列方向の少なくとも何れか１方向に複数配列し、同一行のメモリセル内の１つの端子を共通のワード線１０２に接続し、同一列のメモリセル内の他の端子を共通のビット線１０１に接続してなる。より詳細には、図２に示すように、メモリセルアレイ１００は、メモリセルを行方向と列方向に夫々複数配列して、同一行のメモリセル内の１つの端子である可変抵抗素子１０３の一方端を共通のワード線１０２に接続し、同一列のメモリセル内の他の端子である可変抵抗素子１０３の他方端を共通のビット線１０１に接続して構成されている。尚、ここでの可変抵抗素子１０３は、ビット線１０１とワード線１０２の電位差がある閾値ＶＴＨを越えると抵抗値が変化する。
【００３０】
スイッチング回路群６０１は、増幅器としての増幅回路６０３とともに、選択ワード線と選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅を調整するための電圧調整回路として機能し、メモリセルアレイ１００のメモリセル数以下のスイッチング回路ＳＷを備えて構成される。また、選択ワード線と選択ビット線の少なくとも何れか一方を選択するデコード信号によって、複数のスイッチング回路ＳＷがオンオフ制御される。本実施形態では、アドレスデコーダ６０２からの信号により選択されたスイッチング回路ＳＷがＯＮとなる。選択メモリセルに接続する選択ワード線と選択ビット線の各端部間の電圧差ＶＢＷは、スイッチング回路ＳＷの出力電圧Ｖ１を増幅回路６０３により電圧増幅して得られる。
【００３１】
以下、本発明装置１における電圧パルスの調整について図３〜図５を基に説明する。本発明装置１は、所定のメモリ動作時において、メモリセルアレイ１００内のメモリセルであって書き込みまたは消去対象となる選択メモリセルの可変抵抗素子１０３に印加される電圧パルスの実効的な電圧振幅が、メモリセルアレイ１００内の配置個所に関係なく一定範囲内に収まるように、ワード線１０２の内の選択メモリセルと接続する選択ワード線とビット線１０１の内の選択メモリセルと接続する選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅が、選択メモリセルのメモリセルアレイ１００内の配置個所に基づいて調整されるように構成されている。本実施形態の本発明装置１は、更に、メモリ動作時において、ワード線１０２の内の選択メモリセルと接続しない非選択ワード線の端部に印加する電圧と、ビット線１０１の内の選択メモリセルと接続しない非選択ビット線に印加する電圧の少なくとも何れか一方が、選択メモリセルのメモリセルアレイ１００内の配置個所に基づいて調整されるように構成されている。
【００３２】
尚、ここでの所定のメモリ動作は、可変抵抗素子１０３の電気抵抗を増大または減少させる書き込み動作、可変抵抗素子１０３の電気抵抗を書き込み動作前の状態に変化させるリセット動作、可変抵抗素子１０３の電気抵抗の状態に応じて記憶情報を読み出す読み出し動作の少なくとも何れか１つである。
【００３３】
先ず、書き込み動作及びリセット動作における電圧調整について図３及び図４を基に説明する。
【００３４】
数１より、異なる配線長Ｌに拘らず、選択メモリセルの可変抵抗素子１０３に印加される実効電圧ＶＲを一定範囲内とするためには、電圧差ＶＢＷを配線長Ｌに応じて変更すれば良いことが分かる。即ち、電圧差ＶＢＷ、選択ワード線と選択ビット線の各端部から選択メモリセルに至る配線抵抗の合計ＲＬＩＮＥ、及び、可変抵抗素子１０３の電気抵抗Ｒについて、ＶＢＷ∝（Ｒ＋Ｒｌｉｎｅ）の関係が成り立てば良い。ここで、全てのメモリセルに対し共通の値をとる重み付け因子Ｘを導入し、電源電圧をＶＤＤとすると、電圧差ＶＢＷは、以下の数２で表される。
【００３５】
［数２］
ＶＢＷ＝Ｘ（Ｒ＋ＲＬＩＮＥ）×ＶＤＤ
【００３６】
数１及び数２より、重み付け因子Ｘを適切に調整することで、実効電圧ＶＲを所望の値に調整できる。尚、重み付け因子Ｘとしては、例えば、配線抵抗の平均値ＲＡＶＧを用い、Ｘ＝Ｙ／（Ｒ＋ＲＡＶＧ）を満たすＹを設定しても良い。
【００３７】
従って、本実施形態のスイッチング回路ＳＷの出力Ｖ１は、数２より、Ｖ１＝Ｘ’（Ｒ＋ＲＬＩＮＥ）×ＶＤＤとなるように調整され、増幅回路６０３でＶＢＷに増幅される。本実施形態の増幅回路６０３は、ＶＢＷ＝２Ｖ１となるようにスイッチング回路ＳＷの出力Ｖ１を電圧増幅するように構成されており、Ｘ’＝Ｘ／２である。更に、増幅回路６０３の出力ＶＢＷは、アンプ６０４に入力される。アンプ６０４からはＶＢＷが出力され、カラムデコーダ６０５若しくはローデコーダ６０６を介して、選択ビット線若しくは選択ワード線の一方に入力される。また、アンプ６０７には、スイッチング回路群６０１からの出力Ｖ１が入力される。アンプ６０７からはＶＢＷ／２（＝Ｖ１）が出力され、カラムデコーダ６０５及びローデコーダ６０６を介して、非選択ビット線及び非選択ワード線に入力される。尚、本実施形態では、書き込み動作時及びリセット動作時、読み出し動作用のアンプ６０９は非活性状態でその出力はフローティング状態となっている。
【００３８】
ここで、図３は、書き込み動作時におけるメモリセル内の各ビット線及び各ワード線の電位の関係を示している。ここでは、アンプ６０４の出力がカラムデコーダ６０５を介して選択ビット線７０２に入力され、選択ビット線７０２の電位がＶＢＷとなる。また、選択ワード線７０３の電位が０Ｖとなるので、選択メモリセル７０１の電位差は電圧差ＶＢＷとなる。尚、ＶＢＷ＞ＶＴＨであれば、可変抵抗素子１０３の抵抗値が変化する。
【００３９】
更に、アンプ６０７の出力がカラムデコーダ６０５及びローデコーダ６０６を介して非選択ビット線及び非選択ワード線に印加され、選択ビット線７０２に接続された非選択メモリセルの電圧差はＶＢＷ／２＝Ｖ１となる。尚、ここでは、Ｖ１＜ＶＴＨとなるようにＶ１を調整し、選択ビット線７０２に接続された選択メモリセル７０１以外の非選択メモリセルの可変抵抗素子１０３の抵抗値が変化しないようにする。また、その他の非選択メモリセルについては、非選択ビット線と非選択ワード線の電位が同じであり、加わる電圧が０となるため、可変抵抗素子１０３の抵抗値は変化しない。
【００４０】
図４は、リセット動作時（消去動作時）におけるメモリセル内の各ビット線及び各ワード線の電位の関係を示している。図４に示すように、リセット動作時における各ビット線及び各ワード線の電位は、書き込み動作時とは選択ビット線７０２の電位と選択ワード線７０３の電位を逆にすれば良い。このとき、選択メモリセル７０１には書き込み動作時とは逆極性の電圧が加わる。尚、選択ビット線７０２及び選択ワード線７０３に接続された非選択メモリセルについても逆極性の電圧がかかることになるが、書き込み動作時と同様に、Ｖ１＜ＶＴＨであれば可変抵抗素子１０３の抵抗値は変化しない。その他の非選択メモリセルについては、非選択ビット線と非選択ワード線の電位が同じであり、書き込み動作時と同様に、各非選択メモリセルにかかる電圧が０となるため、可変抵抗素子１０３の抵抗値は変化しない。
【００４１】
従って、図３及び図４より、電圧差ＶＢＷを以下の数３を満たすように調整すれば、メモリセルのディスターブを防ぐことができると言える。
【００４２】
［数３］
ＶＢＷ／２＜ＶＴＨ＜ＶＢＷ
【００４３】
続いて、読み出し動作における電圧調整について図５を基に説明する。
【００４４】
読み出し動作では、読み出し用のローアドレスデコーダ６０８からの信号により、スイッチング回路群６０１の複数のスイッチング回路ＳＷがオンオフ制御される。スイッチング回路ＳＷの出力電圧ＶＲｅａｄは、以下の数４で現される。
【００４５】
［数４］
ＶＲｅａｄ＝Ｘ”（Ｒ＋ＲＬＩＮＥ）×ＶＤＤ
【００４６】
ここで、Ｘ”は重み付け因子である。スイッチング回路ＳＷの出力電圧ＶＲｅａｄは、読み出し用のアンプ６０９を介してローデコーダ６０６に入力される。尚、本実施形態では、読み出し動作時、書き込み動作及びリセット動作用のアンプ６０４及びアンプ６０７は非活性状態でその出力はフローティング状態となっている。
【００４７】
図５は、読み出し動作時におけるメモリセルアレイ１００内の各ビット線及びワード線の電位の関係を示している。ここでは、選択メモリセル１２０１に接続される選択ワード線１２０３の電位がＶＲｅａｄとなり、それ以外の非選択ワード線の電位は０である。また、選択メモリセル１２０１に接続される選択ビット線１２０２も含めて全てのビット線の電位が０に設定されている。選択ビット線１２０２を流れる電流は、選択メモリセル１２０１の可変抵抗素子１０３の抵抗値に応じて増減するため、選択ビット線１２０２に接続されたセンスアンプ１２０４によって電流が増幅され、データが読み出されることになる。
【００４８】
ここで、ＶＲｅａｄ＜ＶＴＨとなるように数４の重み付け因子Ｘ”を設定するか、若しくは、ＶＤＤを読み出し動作専用に設定すれば、メモリセルに対する非破壊読み出しが可能となり、読み出し後の再書き込みが不要となる。
【００４９】
尚、読み出し動作時においては、メモリセルアレイ１００内での位置による配線抵抗の違いは書き換え動作時及びリセット動作時ほど大きな影響を与えないことが予想される。この場合、例えば、図６に示すように、ローアドレスデコーダ６０８の出力を、一定値ＶＲｅａｄに設定して、スイッチング回路群６０１を介さずに、直接アンプ６０９に入力するように構成してもよい。
【００５０】
ここで、図７及び図８は、８本のビット線と８本のワード線を持ち、ビット線とワード線の交点にメモリセルが形成されている６４ビットのメモリセルアレイ１００における、可変抵抗素子１０３の抵抗値と印加電圧のパルス幅との関係を示している。従来技術では、図７に示すように、メモリセル間で可変抵抗素子１０３の抵抗値がピークとなるときのパルス幅にばらつきがみられる。これに対し、本発明装置１では、図８に示すように、メモリセル間で可変抵抗素子１０３の抵抗値がピークとなるときのパルス幅のばらつきを抑制できると言える。
【００５１】
また、図９は、８本のビット線と４本のワード線を持ち、ビット線とワード線の交点にメモリセルが形成されている３２ビットのメモリセルアレイ１００における、高抵抗状態と低抵抗状態とを分離できる上限のビット数と、印加電圧のパルス幅の関係を示している。図９に示すように、従来技術ではせいぜい数百ビット程度であり、パルス幅３μｓの電圧パルスの印加では、メモリセルの可変抵抗素子１０３に抵抗変化を起こすのに十分ではなかった。これに対し、本発明装置１では、パルス幅３μｓで５０００ビット近く改善されている。更に、パルス幅１０μｓの場合には、１Ｔビットを超える所まで改善されている。従って、本発明の適用により、各メモリセルの高抵抗状態及び低抵抗状態における抵抗値のばらつきを低減させることができ、これは、大規模なメモリセルアレイ１００を有する半導体記憶装置を実現できることを示している。
【００５２】
〈第２実施形態〉
本発明装置１の第２実施形態について図１０〜図１２を基に説明する。本実施形態では、上記第１実施形態とは、本発明装置１の書き込み動作及びリセット動作にかかる構成が異なる場合について説明する。尚、読み出し動作については、上記第１実施形態と同じであるため、本実施形態では説明を割愛する。
【００５３】
ここで、図１０は、本実施形態の本発明装置１の概略構成を示すブロック図である。本実施形態では、上記第１実施形態の構成に加え、増幅回路９０１を備えて構成される。より詳細には、本実施形態スイッチング回路ＳＷ及び増幅回路６０３は、ＶＢＷ＝３Ｖ１となるように構成されている。本実施形態のアンプ６０７の出力は２つに分岐し、一方は、Ｖ１のままカラムデコーダ６０５及びローデコーダ６０６に入力され、もう一方は、増幅回路９０１に入力される。増幅回路９０１は、アンプ６０７から出力されるＶ１を２Ｖ１に増幅し、カラムデコーダ６０５及びローデコーダ６０６に出力する。尚、本実施形態では、書き込み動作時及びリセット動作時、読み出し動作用のアンプ６０９は非活性状態でその出力はフローティング状態となっている。読み出し動作時には、書き込み動作及びリセット動作用のアンプ６０４及びアンプ６０７は、非活性状態でその出力はフローティング状態となっている。
【００５４】
図１１は、書き込み動作時におけるメモリセル内の各ビット線及び各ワード線の電位の関係を示している。ここでは、アンプ６０４からの出力ＶＢＷがカラムデコーダ６０５を介して選択ビット線１００２に印加され、選択ビット線１００２の電位が電圧差ＶＢＷ、選択ワード線１００３の電位が０Ｖであり、選択メモリセル１００１の電位差は、第１実施形態と同様に、ＶＢＷとなる。尚、ＶＢＷ＞ＶＴＨであれば可変抵抗素子１０３の抵抗値が変化する。
【００５５】
更に、アンプ６０７の出力が非選択ビット線に入力され、非選択ビット線の電位がＶＢＷ／３となり、増幅回路９０１の出力が非選択ワード線に入力され、非選択ワード線の電位が２ＶＢＷ／３となる。この結果、選択メモリセル１００１以外の非選択メモリセルの電位差はＶＢＷ／３＝Ｖ１となる。尚、Ｖ１＜ＶＴＨであれば可変抵抗素子１０３の抵抗値は変化しない。
【００５６】
図１２は、リセット動作時におけるメモリセル内の各ビット線及び各ワード線の電位の関係を示しており、書き込み動作時とは、選択ビット線と選択ビット線の電位が逆になり、非選択ビット線と非選択ワード線の電位が逆になるように設定されている。このため、選択メモリセルには、書き込み動作時とは逆極性の電圧が加わる。その他の非選択メモリセルについては、書き込み動作時とは逆極性の電圧が印加されるが、その電圧の大きさは同じＶＢＷ／３＝Ｖ１である。
【００５７】
以上より、本実施形態では、電圧差ＶＢＷを以下の数５を満たすように調整すれば、メモリセルのディスターブを防ぐことができると言える。
【００５８】
［数５］
ＶＢＷ／３＜ＶＴＨ＜ＶＢＷ
【００５９】
尚、数５は、第１実施形態の数３に比べると、メモリセルのディスターブを防ぐための条件が緩くなっており、数５は数３に比して満たし易い条件であると言える。このため、本実施形態の本発明装置１は、電圧条件の制約が厳しい場合に有用である。
【００６０】
〈第３実施形態〉
本発明装置の第３実施形態について、図１７及び図１８を基に説明する。ここで、図１７は、本発明装置の構成を示す概略ブロック図である。図１７に示すように、本実施形態の本発明装置１は、メモリセルアレイ１００、パルス幅調整回路６１０、書き換え信号用のアドレスデコーダ６０２、カラムデコーダ６０５、ローデコーダ６０６及びローアドレスデコーダ６０８を備えて構成される。尚、メモリセルアレイ１００の構成は上記各実施形態と同様であり、本実施形態ではその説明を割愛する。
【００６１】
パルス幅調整回路６１０は、選択ワード線と選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスのパルス幅を調整するように機能し、所定数のインバータが直列に接続してなる遅延回路、メモリセルアレイ１００のメモリセル数以下のスイッチング回路ＳＷ、ＮＡＮＤ回路６１４及びインバータ回路６１３を備えて構成される。ここでの遅延回路は、１対のインバータ回路によって構成される。また、上記各実施形態と同様に、選択ワード線と選択ビット線の少なくとも何れか一方を選択するデコード信号によって、複数のスイッチング回路ＳＷがオンオフ制御される。本実施形態では、アドレスデコーダ６０２からの信号により選択されたスイッチング回路ＳＷがＯＮとなる。選択メモリセルに印加される電圧パルスＷｒｉｔｅＰＷのパルス幅は、スイッチング回路群６０１の遅延回路の段数によって調整される。
【００６２】
ここで、図１８は、本実施形態のスイッチング回路群６１０の入力波形及び出力波形を示している。図１８に示すように、電圧パルスＷｒｉｔｅＰＷは、信号ＣＥの立ち上がりに応じて立ち上がり、信号ＣＥ＃Ｄの立ち下がりに応じて立ち下がるように構成されており、選択メモリセルの配置に応じて適切なパルス幅を持つ信号ＣＥ＃Ｄを選択することで、電圧パルスＷｒｉｔｅＰＷのパルス幅を調整する。
【００６３】
以下、本実施形態の本発明装置１における電圧パルスのパルス幅の調整について図３及び図４を基に説明する。本発明装置１は、所定のメモリ動作時において、メモリセルアレイ１００内のメモリセルであって書き込みまたは消去対象となる選択メモリセルの可変抵抗素子１０３に印加される電圧パルスの実効的な電圧振幅が違っても、書き込み後の抵抗値が所定の範囲内となる様にメモリセルアレイ１００内の配置個所に応じて電圧パルスのパルス幅を調整する。本実施形態の本発明装置１は、ワード線１０２の内の選択メモリセルと接続する選択ワード線とビット線１０１の内の選択メモリセルと接続する選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスのパルス幅が、選択メモリセルのメモリセルアレイ１００内の配置個所に基づいて調整されるように構成されている。
【００６４】
先ず、書き込み動作及びリセット動作におけるパルス幅調整について図３及び図４を基に説明する。
【００６５】
本実施形態では、電圧差ＶＢＷが一定の為、数１より、実際にメモリセルにかかる実効電圧ＶＲは、配線長Ｌの違いによりメモリセルの場所によって違ってくる。選択メモリセルの可変抵抗素子１０３に印加される実効電圧ＶＲが違っても書き込みまたは消去後の抵抗値を一定範囲内とする為には、図１６より、実効電圧ＶＲの値（配線長Ｌ）に応じて書き込みパルス幅を変えれば良いことが分かる。即ち、図１６の関係に基づいて、実効電圧ＶＲの値によって段階的にパルス幅を選択すれば良い。
【００６６】
続いて、図３を用いて、本実施形態の書き込み動作時におけるメモリセル内の各ビット線及び各ワード線の電位の関係を説明する。ここでは、インバータ回路６１３から出力される電圧パルスＷｒｉｔｅＰＷによって、カラムデコーダ６０５を介して選択ビット線７０２が選択され、電圧パルスＷｒｉｔｅＰＷのパルス幅の時間だけ書き込み電圧ＶＢＷが選択ビット線７０２に入力される。また、選択ワード線７０３の電位が０Ｖとなるので、選択メモリセル７０１の電位差は電圧差ＶＢＷとなる。尚、上記第１実施形態と同様に、ＶＢＷ＞ＶＴＨであれば、可変抵抗素子１０３の抵抗値が変化する。
【００６７】
更に、カラムデコーダ６０５及びローデコーダ６０６を介して非選択ビット線及び非選択ワード線に電圧ＶＢＷ／２が印加され、選択ビット線７０２に接続された非選択メモリセルの電位差はＶＢＷ／２＝Ｖ１となる。尚、ここでは、Ｖ１＜ＶＴＨとなるようにＶ１を調整し、選択ビット線７０２に接続された選択メモリセル７０１以外の非選択メモリセルの可変抵抗素子１０３の抵抗値が変化しないようにする。また、その他の非選択メモリセルについては、非選択ビット線と非選択ワード線の電位が同じであり、加わる電圧が０となるため、可変抵抗素子１０３の抵抗値は変化しない。
【００６８】
続いて、図４を用いて、本実施形態のリセット動作時（消去動作時）におけるメモリセル内の各ビット線及び各ワード線の電位の関係を説明する。図４に示すように、リセット動作時における各ビット線及び各ワード線の電位は、書き込み動作時とは選択ビット線７０２の電位と選択ワード線７０３の電位を逆にすれば良い。このとき、選択メモリセル７０１には書き込み動作時とは逆極性の電圧が電圧パルスＷｒｉｔｅＰＷのパルス幅の時間だけ加わる。尚、上記第１実施形態と同様に、選択ビット線７０２及び選択ワード線７０３に接続された非選択メモリセルについても逆極性の電圧がかかることになるが、書き込み動作時と同様に、Ｖ１＜ＶＴＨであれば可変抵抗素子１０３の抵抗値は変化しない。その他の非選択メモリセルについては、非選択ビット線と非選択ワード線の電位が同じであり、書き込み動作時と同様に、各非選択メモリセルにかかる電圧が０となるため、可変抵抗素子１０３の抵抗値は変化しない。
【００６９】
従って、第１実施形態と同様に、図３及び図４より、電圧差ＶＢＷを数３を満たすように調整すれば、メモリセルのディスターブを防ぐことができると言える。
【００７０】
〈第４実施形態〉
本発明装置１の第４実施形態について図１９及び図２０を基に説明する。本実施形態では、上記第３実施形態とは、本発明装置１の書き込み動作及びリセット動作にかかる構成が異なる場合について説明する。
【００７１】
具体的には、上記第３実施形態では配線長さの違いで起こる書き込み時の実効電圧の違いによる書き込み後の抵抗値のバラツキをパルス幅で調整したが、本実施形態では、一定のパルス幅を持つ電圧パルスのパルス数を変えることにより、パルス幅を調整する。
【００７２】
ここで、図１９は、本実施形態の本発明装置１の概略構成を示すブロック図である。図１９に示すように、本発明装置１は、メモリセルアレイ１００、パルス数調整回路６２０、書き換え信号用のアドレスデコーダ６０２、カラムデコーダ６０５、ローデコーダ６０６及びローアドレスデコーダ６０８を備えて構成される。尚、メモリセルアレイ１００の構成は上記各実施形態と同様であり、本実施形態ではその説明を割愛する。
【００７３】
パルス数調整回路６２０は、図１９に示すように、選択ワード線と選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスのパルス数を調整するように機能し、メモリセルアレイ１００のメモリセル数以下のスイッチング回路ＳＷ、カウンタ回路６１１及びパルス生成回路６１２を備えて構成される。尚、図１９では、説明の簡単のため、７種類の選択回路しか載せていない。また、上記各実施形態と同様に、選択ワード線と選択ビット線の少なくとも何れか一方を選択するデコード信号によって、複数のスイッチング回路ＳＷがオンオフ制御される。本実施形態では、アドレスデコーダ６０２からの信号により選択されたスイッチング回路ＳＷがＯＮとなる。選択メモリセルに印加される電圧パルスＲＰｕｌｓｅのパルス数は、カウンタ回路６１１とパルス生成回路６１２により調整される。
【００７４】
ここで、図２０は、本実施形態のスイッチング回路群６１０の入力波形及び出力波形を示している。より具体的には、スイッチング回路群６１０に入力する信号ＣＬ、カウンタ回路６１１からの信号Ｑ１〜Ｑ３、スイッチング回路群６１０から出力される信号ＲＰｕｌｓｅを示しており、選択メモリセルの配置に応じて適切なパルス数を持つ信号ＲＰｕｌｓｅを選択することで、選択メモリセルに印加される電圧パルスのパルス幅を調整する。
【００７５】
以下、本実施形態の本発明装置１における電圧パルスのパルス数の調整について図３及び図４を基に説明する。本発明装置１は、所定のメモリ動作時において、メモリセルアレイ１００内のメモリセルであって書き込みまたは消去対象となる選択メモリセルの可変抵抗素子１０３に印加される電圧パルスの実効的な電圧振幅が違っても、書き込み後の抵抗値が所定の範囲内となる様に、メモリセルアレイ１００内の配置個所に応じて電圧パルスのパルス数を調整する。本実施形態の本発明装置１は、ワード線１０２の内の選択メモリセルと接続する選択ワード線とビット線１０１の内の選択メモリセルと接続する選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスのパルス数が、選択メモリセルのメモリセルアレイ１００内の配置個所に基づいて調整されるように構成されている。
【００７６】
本実施形態では、上記第３実施形態と同様に、電圧差ＶＢＷが一定の為、数１より、実際にメモリセルにかかる実効電圧ＶＲは、配線長Ｌの違いによりメモリセルの場所によって違ってくる。選択メモリセルの可変抵抗素子１０３に印加される実効電圧ＶＲが違っても書き込みまたは消去後の抵抗値を一定範囲内とする為には、図１６より、実効電圧ＶＲの値（配線長Ｌ）に応じて合計の書き込みパルス幅を変えれば良いことが分かる。図１６の関係に基づいて、実効電圧ＶＲの値によって段階的にパルス幅を選択すれば良い。本実施形態では、一定のパルス幅をもつ電圧パルスのパルス数を実効電圧ＶＲの値に応じて選択することによって、パルス幅を調整する。
【００７７】
〈別実施形態〉
〈１〉上記各実施形態では、クロスポイント構造のメモリセルアレイを備える場合について説明したが、例えば、トランジスタやダイオード等の選択素子と可変抵抗素子とを直列に接続してなるメモリセルからなるメモリセルアレイを備える半導体記憶装置に対しても本発明を適用できる。この場合でも、メモリセルアレイ内での位置により、ビット線またはソース線の寄生抵抗が異なり、可変抵抗素子にかかる電圧が影響を受けると考えられるため、本発明を適用することで、各メモリセル間で可変抵抗素子の特性のばらつきが少ないメモリセルアレイを実現できる。
【００７８】
〈２〉上記各実施形態では、電圧振幅若しくはパルス幅の何れか一方を、選択メモリセルの配置に応じて調整したが、電圧振幅及びパルス幅の両方を調整するように構成しても構わない。
【図面の簡単な説明】
【００７９】
【図１】本発明に係る半導体記憶装置の第１実施形態の概略構成を示すブロック図
【図２】本発明に係る半導体記憶装置のメモリセルアレイの概略概要を示す説明図
【図３】本発明に係る半導体記憶装置の第１実施形態における書き込み動作時のメモリセルアレイ内の各ビット線及び各ワード線の電位の関係を示す概略回路図
【図４】本発明に係る半導体記憶装置の第１実施形態におけるリセット動作時のメモリセルアレイ内の各ビット線及び各ワード線の電位の関係を示す概略回路図
【図５】本発明に係る半導体記憶装置の読み出し動作におけるメモリセルアレイ内の各ビット線及び各ワード線の電位の関係を示す概略回路図
【図６】本発明に係る半導体記憶装置の他の概略構成例を示すブロック図
【図７】従来技術に係る半導体記憶装置の可変抵抗素子の抵抗値と印加電圧のパルス幅の関係を示すグラフ
【図８】本発明に係る半導体記憶装置の可変抵抗素子の抵抗値と印加電圧のパルス幅の関係を示すグラフ
【図９】本発明に係る半導体記憶装置及び従来技術に係る半導体記憶装置における、高抵抗状態と低抵抗状態とを分離できる上限のビット数と印加電圧のパルス幅の関係を示すグラフ
【図１０】本発明に係る半導体記憶装置の第２実施形態の概略構成を示すブロック図
【図１１】本発明に係る半導体記憶装置の第２実施形態における書き込み動作時のメモリセルアレイ内の各ビット線及び各ワード線の電位の関係を示す概略回路図
【図１２】本発明に係る半導体記憶装置の第２実施形態におけるリセット動作時のメモリセルアレイ内の各ビット線及び各ワード線の電位の関係を示す概略回路図
【図１３】従来技術に係るクロスポイント構造のメモリセルアレイの構成を示す概略ブロック図
【図１４】従来技術に係るクロスポイント構造のメモリセルアレイの構成を示す概略説明図
【図１５】可変抵抗素子の抵抗値と印加電圧のパルス幅の関係を示すグラフ
【図１６】可変抵抗素子の抵抗値がピークとなる際の印加電圧のパルス幅と可変抵抗素子に印加される実効電圧の関係を示すグラフ
【図１７】本発明に係る半導体記憶装置の第３実施形態の概略構成を示すブロック図
【図１８】本発明に係る半導体記憶装置の第３実施形態において生成する電圧パルスの波形図
【図１９】本発明に係る半導体記憶装置の第４実施形態の概略構成を示すブロック図
【図２０】本発明に係る半導体記憶装置の第４実施形態において生成する電圧パルスの波形図
【符号の説明】
【００８０】
１：      本発明に係る半導体記憶装置
１００：  メモリセルアレイ
１０１：  ビット線
１０２：  ワード線
１０３：  可変抵抗素子
２００：  メモリセルアレイ
２０１：  下部電極
２０２：  可変抵抗体
２０３：  上部電極
６０１：  スイッチング回路群
６０２：  アドレスデコーダ
６０３：  増幅回路
６０４：  アンプ
６０５：  カラムデコーダ
６０６：  ローデコーダ
６０７：  アンプ
６０８：  ローアドレスデコーダ
６０９：  アンプ
６１０：  パルス幅調整回路
６１１：  カウンタ回路
６１２：  パルス生成回路
６１３：  インバータ回路
６１４：  ＮＡＮＤ回路
６１０：  パルス幅調整回路
６２０：  パルス数調整回路
７０１：  選択メモリセル
７０２：  選択ビット線
７０３：  選択ワード線
９０１：  増幅回路
１００１：選択メモリセル
１００２：選択ビット線
１００３：選択ワード線
１２０１：選択メモリセル
１２０２：選択ビット線
１２０３：選択ワード線
１２０４：センスアンプ
【図１】
0004469319.tif 000002
【図２】
0004469319.tif 000003
【図３】
0004469319.tif 000004
【図４】
0004469319.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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