(57)【特許請求の範囲】
【請求項１】
トランジスタ素子と容量素子とを基板に形成した半導体装置であって、
前記トランジスタ素子は、該基板の上に形成されたゲート電極と、その上に成膜された絶縁膜と、その上に形成された半導体薄膜とから成る積層構造を有し、
前記容量素子は、該基板の上に容量線の一部として段差を伴って形成された下側電極と、その上に成膜された絶縁膜と、その上に形成された上側電極とから成る積層構造を有し、
前記上側電極及び下側電極は、一方向に延びる前記容量線の線幅より幅広に形成されており、
前記上側電極は、下側電極の段差を乗り越える様にして該トランジスタ素子から延設された半導体薄膜から成り、
該段差を乗り越える部分が、くびれ、且つ、下側電極の幅広に形成された部分の幅方向と平行な一辺に重なるパターンを、前記上側電極は有する半導体装置。
【請求項２】
前記段差を乗り越える部分のパターン寸法が５μｍ以下に設定されている請求項１に記載の半導体装置。
【請求項３】
前記段差を乗り越える部分のパターン寸法が、半導体薄膜をパターニングする場合の最小限界に設定されている請求項１に記載の半導体装置。
【請求項４】
前記容量素子の下側電極は、前記トランジスタ素子のゲート電極と同一の導電層をパターニングしたものである請求項１に記載の半導体装置。
【請求項５】
トランジスタ素子と容量素子とを基板に形成した半導体装置であって、
前記トランジスタ素子は、該基板の上に形成されたゲート電極と、その上に成膜された絶縁膜と、その上に形成された半導体薄膜とから成る積層構造を有し、
前記容量素子は、該基板の上に容量線の一部として段差を伴って形成された下側電極と、その上に成膜された絶縁膜と、その上に形成された上側電極とから成る積層構造を有し、
前記上側電極及び下側電極は、一方向に延びる前記容量線の線幅より幅広に形成されており、
前記上側電極は、下側電極の段差を乗り越える様にして該トランジスタ素子から前記容量線まで延設された半導体薄膜から成り、
該段差を乗り越える部分が、段差に沿って部分的に切り欠かれ、且つ、下側電極の幅広に形成された部分の幅方向と平行な一辺に重なるパターンを、前記上側電極は有する半導体装置。
【請求項６】
前記段差を乗り越える部分のパターン寸法が５μｍ以下に設定されている請求項５に記載の半導体装置。
【請求項７】
前記段差を乗り越える部分のパターン寸法が、半導体薄膜をパターニングする場合の最小限界に設定されている請求項５に記載の半導体装置。
【請求項８】
前記容量素子の下側電極は、前記トランジスタ素子のゲート電極と同一の導電層をパターニングしたものである請求項５に記載の半導体装置。
【請求項９】
トランジスタ素子と容量素子とを基板に形成した半導体装置であって、
前記トランジスタ素子は、該基板の上に形成されたゲート電極と、その上に成膜された絶縁膜と、その上に形成された半導体薄膜とから成る積層構造を有し、
前記容量素子は、該基板の上に容量線の一部として段差を伴って形成された下側電極と、その上に成膜された絶縁膜と、その上に形成された上側電極とから成る積層構造を有し、
前記上側電極及び下側電極は、一方向に延びる前記容量線の線幅より幅広に形成されており、
前記上側電極は、下側電極の段差を乗り越える様にして該トランジスタ素子から延設された半導体薄膜から成り、
該段差を乗り越える部分が、下側電極の幅広に形成された部分の幅方向と平行な一辺のみに重なるパターンを、前記上側電極は有する半導体装置。
【請求項１０】
前記段差を乗り越える部分のパターン寸法が５μｍ以下に設定されている請求項９に記載の半導体装置。
【請求項１１】
前記段差を乗り越える部分のパターン寸法が、半導体薄膜をパターニングする場合の最小限界に設定されている請求項９に記載の半導体装置。
【請求項１２】
前記容量素子の下側電極は、前記トランジスタ素子のゲート電極と同一の導電層をパターニングしたものである請求項９に記載の半導体装置。
【請求項１３】
前記半導体薄膜は、非晶質シリコンを成膜した後、レーザ光を照射して多結晶シリコンに転換したものである請求項１乃至請求項１２のいずれか１項に記載の半導体装置。
【請求項１４】
所定の間隙を介して互いに接合された一対の基板と、該間隙に保持された電気光学物質とから成り、一方の基板にはトランジスタ素子と容量素子と画素電極が形成され、他方の基板には対向電極が形成された表示装置であって、
前記トランジスタ素子は、該一方の基板の上に形成されたゲート電極と、その上に成膜された絶縁膜と、その上に形成された半導体薄膜とから成る積層構造を有し、
前記容量素子は、該一方の基板の上に容量線の一部として段差を伴って形成された下側電極と、その上に成膜された絶縁膜と、その上に形成された上側電極とから成る積層構造を有し、
前記上側電極及び下側電極は、一方向に延びる前記容量線の線幅より幅広に形成されており、
前記上側電極は、下側電極の段差を乗り越える様にして該トランジスタ素子から延設された半導体薄膜から成り、
該段差を乗り越える部分が、くびれ、且つ、下側電極の幅広に形成された部分の幅方向と平行な一辺に重なるパターンを、前記上側電極は有する表示装置。
【請求項１５】
前記段差を乗り越える部分のパターン寸法が５μｍ以下に設定されている請求項１４に記載の表示装置。
【請求項１６】
前記段差を乗り越える部分のパターン寸法が、半導体薄膜をパターニングする場合の最小限界に設定されている請求項１４に記載の表示装置。
【請求項１７】
前記容量素子の下側電極は、前記トランジスタ素子のゲート電極と同一の導電層をパターニングしたものである請求項１４に記載の表示装置。
【請求項１８】
所定の間隙を介して互いに接合された一対の基板と、該間隙に保持された電気光学物質とから成り、一方の基板にはトランジスタ素子と容量素子と画素電極が形成され、他方の基板には対向電極が形成された表示装置であって、
前記トランジスタ素子は、該一方の基板の上に形成されたゲート電極と、その上に成膜された絶縁膜と、その上に形成された半導体薄膜とから成る積層構造を有し、
前記容量素子は、該一方の基板の上に容量線の一部として段差を伴って形成された下側電極と、その上に成膜された絶縁膜と、その上に形成された上側電極とから成る積層構造を有し、
前記上側電極及び下側電極は、一方向に延びる前記容量線の線幅より幅広に形成されており、
前記上側電極は、下側電極の段差を乗り越える様にして該トランジスタ素子から前記容量線まで延設された半導体薄膜から成り、
該段差を乗り越える部分が、段差に沿って部分的に切り欠かれ、且つ、下側電極の幅広に形成された部分の幅方向と平行な一辺に重なるパターンを、前記上側電極は有する表示装置。
【請求項１９】
前記段差を乗り越える部分のパターン寸法が５μｍ以下に設定されている請求項１８に記載の表示装置。
【請求項２０】
前記段差を乗り越える部分のパターン寸法が、半導体薄膜をパターニングする場合の最小限界に設定されている請求項１８に記載の表示装置。
【請求項２１】
前記容量素子の下側電極は、前記トランジスタ素子のゲート電極と同一の導電層をパターニングしたものである請求項１８に記載の表示装置。
【請求項２２】
所定の間隙を介して互いに接合された一対の基板と、該間隙に保持された電気光学物質とから成り、一方の基板にはトランジスタ素子と容量素子と画素電極が形成され、他方の基板には対向電極が形成された表示装置であって、
前記トランジスタ素子は、該一方の基板の上に形成されたゲート電極と、その上に成膜された絶縁膜と、その上に形成された半導体薄膜とから成る積層構造を有し、
前記容量素子は、該一方の基板の上に容量線の一部として段差を伴って形成された下側電極と、その上に成膜された絶縁膜と、その上に形成された上側電極とから成る積層構造を有し、
前記上側電極及び下側電極は、一方向に延びる前記容量線の線幅より幅広に形成されており、
前記上側電極は、下側電極の段差を乗り越える様にして該トランジスタ素子から延設された半導体薄膜から成り、
該段差を乗り越える部分が、下側電極の幅広に形成された部分の幅方向と平行な一辺のみに重なるパターンを、前記上側電極は有する表示装置。
【請求項２３】
前記段差を乗り越える部分のパターン寸法が５μｍ以下に設定されている請求項２２に記載の表示装置。
【請求項２４】
前記段差を乗り越える部分のパターン寸法が、半導体薄膜をパターニングする場合の最小限界に設定されている請求項２２に記載の表示装置。
【請求項２５】
前記容量素子の下側電極は、前記トランジスタ素子のゲート電極と同一の導電層をパターニングしたものである請求項２２に記載の表示装置。
【請求項２６】
前記半導体薄膜は、非晶質シリコンを成膜した後、レーザ光を照射して多結晶シリコンに転換したものである請求項１４乃至請求項２５のいずれか１項に記載の表示装置。
【請求項２７】
前記トランジスタ素子及び前記容量素子を被覆する平坦化膜を有し、前記画素電極は前記平坦化膜の上に形成されている請求項２６に記載の表示装置。
【請求項２８】
前記画素電極は、パッド電極を介して前記半導体膜のドレイン領域および前記上側電極と電気的に接続されている請求項２７に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びこれを利用した表示装置に関する。より詳しくは、薄膜トランジスタと薄膜保持容量とを基板に集積形成した半導体装置に関する。更に詳しくは、薄膜保持容量の素子欠陥を抑制する技術に関する。
【０００２】
【従来の技術】
図７は、従来の薄膜半導体装置を基板に用いたアクティブマトリクス型の表示装置を示す模式的な部分断面図であり、一画素分のみを表わしている。図示する様に、表示装置は所定の間隙を介して互いに接合した一対の基板１，９と、この間隙に保持された電気光学物質１１とからなる。電気光学物質１１としては例えば液晶が用いられる。下側の基板１にはトランジスタ素子と容量素子と画素電極８が形成される。この例では、トランジスタ素子は薄膜トランジスタＴＦＴからなり、容量素子は同じく薄膜の保持容量Ｃｓからなる。保持容量Ｃｓは、液晶などからなる電気光学物質１１に蓄積される信号電荷を補助的に保持するものである。この様な薄膜トランジスタＴＦＴや保持容量Ｃｓが集積的に形成されたガラスなどからなる基板１を本明細書では半導体装置と呼んでいる。これに対し、他方の基板９には対向電極１０が形成されている。一方の基板１側に形成された各画素電極８と他方の基板９に形成された対向電極１０との間に個々の画素が規定される。
【０００３】
この例では、薄膜トランジスタＴＦＴは所謂ボトムゲート構造を有し、基板１の上に形成されたゲート電極Ｇと、その上に成膜された絶縁膜２と、その上に形成された半導体薄膜３とからなる積層構造になっている。半導体薄膜３は、ゲート電極Ｇと重なる部分がチャネル領域となり、その両側に不純物が高濃度で注入されたソース領域Ｓとドレイン領域Ｄが形成される。係る構成を有する薄膜トランジスタＴＦＴは層間絶縁膜４により被覆されている。層間絶縁膜の上には信号線Ｙがパタニング形成されており、層間絶縁膜４に形成されたコンタクトホールを介して薄膜トランジスタＴＦＴのソース領域Ｓに電気接続している。又、ドレイン領域Ｄ側に電気接続しているパッド電極６が、同じく層間絶縁膜４の上にパタニング形成されている。信号線Ｙ及びパッド電極６は平坦化膜７によって被覆されており、その上に前述した画素電極８がパタニング形成されている。これに対し、保持容量Ｃｓは基板１の上に段差を伴って形成された下側電極ＬＥと、その上に成膜された誘電体層と、その上に形成された上側電極ＵＥとからなる積層構造を有している。この例では、下側電極ＬＥはゲート電極Ｇと同層の金属膜をパタニングしたものであり、製造プロセス上必然的に段差ＳＴが形成されている。又、下側電極ＬＥと上側電極ＵＥの間に挟まれた誘電体層は、ゲート絶縁膜２と同層の絶縁膜である。又、上側電極ＵＥは下側電極ＬＥの段差ＳＴを乗り越える様にして薄膜トランジスタＴＦＴ側から延設された半導体薄膜３の部分（ドレイン領域Ｄと同電位）からなり、図では段差ＳＴを乗り越える部分を乗越部ＣＴとして表わしている。
【０００４】
【発明が解決しようとする課題】
保持容量Ｃｓは、上述した様に、薄膜トランジスタＴＦＴのドレイン領域Ｄと同電位にある上側電極ＵＥと、ゲート電極Ｇと同層の下側電極ＬＥと、両電極によって挟まれた絶縁膜２で形成される。この絶縁膜２は薄膜トランジスタＴＦＴのゲート絶縁膜と同層であり、二酸化珪素などをＣＶＤで成膜することにより容易に形成可能である。この保持容量Ｃｓの形成方法は、誘電体として利用する絶縁膜が非常に薄い層である為、誘電率が高く比較的小さい電極面積で大きな容量を作り込むことができる。透過型の表示装置等画素の開口率を大きく取る必要がある場合には、このゲート絶縁膜を誘電体に利用した保持容量Ｃｓが広く用いられている。
【０００５】
しかし、誘電体としてゲート絶縁膜を用いた場合、大きな容量を実現できる反面極めて膜厚が薄いことから誘電体の絶縁性が保てない場合がある。例えば、ＣＶＤ法により二酸化珪素を成膜して絶縁膜を形成した場合、成膜異常があった箇所では上側電極と下側電極との間が電気的に短絡してしまうことがある。保持容量に短絡欠陥があると画素の表示状態に異常が生じる。欠陥画素を含む表示装置は結果的に不良になる。
【０００６】
特に、誘電体の絶縁破壊による保持容量の短絡欠陥は、下側電極ＬＥの段差ＳＴに沿って発生し易い傾向がある。段差ＳＴに沿って成膜された絶縁膜２の部分は均一性に劣っており、又他の平坦な部分に成膜された膜に比べ薄くなっている。従って、耐圧が低く、静電気によって容易に絶縁破壊を起こし短絡欠陥の原因になる静電痕が発生し易い。
【０００７】
図８は、図７に示した表示装置の一画素分の等価回路図である。図示する様に、薄膜トランジスタＴＦＴのソース領域Ｓは信号線Ｙに接続し、ゲート電極Ｇは走査線Ｘから延設されており、ドレイン領域Ｄは電気光学素子及び保持容量Ｃｓに接続している。この例の場合、電気光学素子は液晶セルＣｌｃであり、等価的にコンデンサで表わしている。液晶セルＣｌｃは画素電極８と対向電極１０との間に保持された液晶１１からなる。画素電極８は薄膜トランジスタＴＦＴのドレイン領域Ｄに接続し、対向電極１０には一定の電位が印加されている。一方、保持容量Ｃｓの上側電極ＵＥは半導体薄膜３の一部からなりドレイン領域Ｄと同電位である。下側電極ＬＥは所定の電位が供給される容量線Ｘｓから延設されている。これらのＴＦＴ，Ｃｌｃ，Ｃｓは低抵抗化された半導体薄膜３によって互いに接続されている。前述した様に、保持容量Ｃｓには静電気による絶縁破壊などで短絡欠陥が発生することが多い。Ｃｓに短絡欠陥が発生すると、液晶セルＣｌｃの画素電極８に短絡したＣｓを介して容量線Ｘｓの電位が印加され、液晶セルＣｌｃの対向電極１０には一定の電位が印加される。従って、液晶セルＣｌｃには常時直流電圧が印加された状態になる。例えば、対向電極１０の電位と容量線Ｘｓの電位が同レベルであると、ノーマリホワイトモードの場合液晶セルＣｌｃは常時白レベルの輝度を表示することになり、画素欠陥が目立ってしまう。
【０００８】
【課題を解決する為の手段】
上述した従来の技術の課題を解決する為に以下の手段を講じた。即ち、トランジスタ素子と容量素子とを基板に形成した半導体装置であって、前記トランジスタ素子は、該基板の上に形成されたゲート電極と、その上に成膜された絶縁膜と、その上に形成された半導体薄膜とからなる積層構造を有し、前記容量素子は、該基板の上に容量線の一部として段差を伴って形成された下側電極と、その上に成膜された絶縁膜と、その上に形成された上側電極とからなる積層構造を有し、前記下側電極は、一方向に延びる前記容量線の線幅より部分的に幅広に形成されており、前記上側電極は、下側電極の段差を乗り越える様にして該トランジスタ素子から延設された半導体薄膜からなり、該段差を乗り越える部分がくびれたパタンを有することを特徴とする。好ましくは、前記くびれたパタンは、該段差を乗り越える部分のパタン寸法が５μｍ以下に設定されている。又前記半導体薄膜は、該段差を乗り越える部分のパタン寸法が、半導体薄膜をパタニングする場合の最小限界に設定されている。又、前記容量素子の下側電極は、前記トランジスタ素子のゲート電極と同一の導電層をパタニングしたものである。
【００１０】
本発明の他の態様として以下の手段を講じた。即ち、トランジスタ素子と容量素子とを基板に形成した半導体装置であって、前記トランジスタ素子は、該基板の上に形成されたゲート電極と、その上に成膜された絶縁膜と、その上に形成された半導体薄膜とからなる積層構造を有し、前記容量素子は、該基板の上に容量線の一部として段差を伴って形成された下側電極と、その上に成膜された絶縁膜と、その上に形成された上側電極とからなる積層構造を有し、前記下側電極は、一方向に延びる前記容量線の線幅より部分的に幅広に形成されており、前記上側電極は、下側電極の段差を乗り越える様にして該トランジスタ素子から延設された半導体薄膜からなり、該段差を乗り越える部分が段差に沿って部分的に切り欠かれたパタンを有することを特徴とする。
【００１１】
本発明の別の態様として以下の手段を講じた。即ち、トランジスタ素子と容量素子とを基板に形成した半導体装置であって、前記トランジスタ素子は、該基板の上に形成されたゲート電極と、その上に成膜された絶縁膜と、その上に形成された半導体薄膜とからなる積層構造を有し、前記容量素子は、該基板の上に容量線の一部として段差を伴って形成された下側電極と、その上に成膜された絶縁膜と、その上に形成された上側電極とからなる積層構造を有し、前記下側電極は、一方向に延びる前記容量線の線幅より部分的に幅広に形成されており、前記上側電極は、下側電極の段差を乗り越える様にして該トランジスタ素子から延設された半導体薄膜からなり、該段差を乗り越える部分が下側電極の一辺のみに重なるパタンを有することを特徴とする。好ましくは前記上側電極は、該段差を乗り越える部分が、下側電極の幅広に形成された部分の幅方向と平行な一辺のみに重なるパタンを有する。
【００１２】
本発明によれば、保持容量の上側電極は、下側電極の段差を乗り越える様にして薄膜トランジスタから延設された半導体薄膜からなり、段差を乗り越える部分のパタン寸法が５μｍ以下に設定されている。最適には、このパタン寸法は半導体薄膜をパタニングする場合のプロセス最小限界まで短縮化されている。この様に、段差を乗り越える部分の面積を極力小さくすることで、最も短絡欠陥が発生し易い部分を縮小化し、これにより欠陥発生率を物理的に抑制可能である。現実問題として、保持容量の短絡欠陥はほとんどが下側電極の段差に沿って発生している。この為、上側電極が下側電極を段差で乗り越える部分の面積を従来に比し１／１０に圧縮すると、これとほぼ比例して短絡欠陥発生率を１／１０にでき、その効果は絶大なものがある。
【００１３】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明に係る半導体装置及び表示装置の第一実施形態の一例を示す模式的な部分平面図である。本表示装置は、行状の走査線Ｘと、列状の信号線Ｙと、両者の交差部に配された行列状の画素ＰＸＬとを備えている。画素ＰＸＬはトランジスタ素子と容量素子と電気光学素子とを含んでいる。トランジスタ素子は薄膜トランジスタＴＦＴからなり、走査線Ｘによって選択された時信号線Ｙから電気信号を取り込む。容量素子は保持容量Ｃｓとして形成されており、取り込んだ電気信号を保持する。電気光学素子は保持された電気信号に応じて光学状態が変化する。図示しないが、この電気光学素子はコンタクトＣＯＮを介して薄膜トランジスタＴＦＴのドレイン領域Ｄに接続されている。
【００１４】
薄膜トランジスタＴＦＴは、基板（図示せず）の上に形成されたゲート電極Ｇと、その上に成膜された絶縁膜（図示せず）と、その上に形成された半導体薄膜３とからなる積層構造を有する。尚、薄膜トランジスタＴＦＴのゲート電極Ｇは走査線Ｘから延設されており、ソース領域ＳはコンタクトＣＯＮを介して信号線Ｙに接続されており、ドレイン領域Ｄは別のコンタクトＣＯＮを介して電気光学素子（例えば液晶セル）に接続している。保持容量Ｃｓは基板の上に段差ＳＴを伴って形成された下側電極ＬＥと、その上に成膜された絶縁膜（図示せず）と、その上に形成された上側電極ＵＥとからなる積層構造を有する。図では、下側電極ＬＥは走査線Ｘと平行に形成された容量線Ｘｓの一部からなる。一方、上側電極ＵＥは下側電極ＬＥの段差ＳＴを乗り越える様にして薄膜トランジスタＴＦＴのドレイン領域Ｄから延設された半導体薄膜３からなる。ここでは、段差ＳＴを乗り越える部分を乗越部ＣＴとして表わしている。
【００１５】
本発明の特徴事項として、半導体薄膜３の乗越部ＣＴの段差ＳＴに沿ったパタン寸法ＰＷが５μｍ以下に設定されている。好ましくは、半導体薄膜３は段差ＳＴを乗り越える部分ＣＴのパタン寸法ＰＷが、半導体薄膜３をパタニングする場合の最小限界に設定されている。一般に、半導体薄膜はフォトリソグラフィ及びエッチングによりパタニングされる。フォトリソグラフィでは半導体薄膜の上にフォトレジストを塗工した後、マスクを介して露光処理を行なう。この露光処理に用いる光線の回折現象や干渉現象により露光精度に限界が生じる。結局この露光限界が半導体薄膜のパタニングにおけるプロセス限界となり、例えば３．５μｍのオーダーである。前述した様に、保持容量Ｃｓの短絡欠陥は段差ＳＴに沿って多発する。本発明ではこの点に着目して、乗越部ＣＴの段差ＳＴに沿ったパタン幅ＰＷを可能な限り小さくしている。例えば、従来の点線で示した半導体薄膜３のパタン形状から、本実施形態の乗越部ＣＴの様にくびれたパタン形状とすることで、短絡欠陥は顕著に減少できる。例えば、乗越部ＣＴのパタン幅を従来に比べ１／７とすると、短絡欠陥発生率もほぼ１／７程度まで抑えることができる。
【００１６】
図２は、図１に示した（ａ）−（ｂ）−（ｃ）−（ｄ）−（ｅ）線に沿った断面形状を表わした展開断面図である。図示する様に、本表示装置は一対の基板１，９と両者の間に保持された液晶１１とで構成されている。上側の基板９の内表面には透明な対向電極１０が形成されている。一方、下側のガラス基板１の内表面には、薄膜トランジスタＴＦＴや保持容量Ｃｓが形成されている。ＴＦＴはボトムゲート構造を有し、ゲート電極Ｇの上にゲート絶縁膜２を介して半導体薄膜３が成膜されている。この半導体薄膜３は例えば多結晶シリコンからなり、所定の形状にパタニングされている。尚、本発明は多結晶シリコンに限られるものではなく、非晶質シリコンからなる半導体薄膜３を用いてもよい。又、一旦非晶質シリコンを成膜した後、レーザ光を照射して多結晶シリコンに転換した半導体薄膜３を用いることもできる。半導体薄膜３のゲート電極Ｇと対応する部分には上からストッパ５が形成されており、薄膜トランジスタＴＦＴのチャネル領域を保護している。係る構成を有する薄膜トランジスタＴＦＴは層間絶縁膜４により被覆されている。その上には信号線Ｙがパタニング形成されており、層間絶縁膜４に開口したコンタクトホールを介してＴＦＴのソース領域Ｓに電気接続している。
【００１７】
一方、保持容量Ｃｓは容量線の一部である下側電極ＬＥと半導体薄膜３の一部である上側電極ＵＥとの間に挟持された絶縁膜を誘電体層として形成されている。尚、下側電極ＬＥを含む容量線はゲート電極Ｇを含む走査線と同一材料である。又、誘電体層はゲート絶縁膜２と同一層である。係る構成を有する保持容量ＣｓはＴＦＴのドレイン領域Ｄに電気接続している。前述した様に、本発明の特徴事項として、下側電極ＬＥの段差ＳＴに沿った上側電極ＵＥの乗越部ＣＴは、くびれたパタン形状となっており、極力乗越部ＣＴの面積が少なくなる様に設計されている。
【００１８】
上述したＴＦＴ及びＣｓは層間絶縁膜４及び平坦化膜７により被覆されている。その上には画素電極８が形成されており、パッド電極６を介してＴＦＴのドレイン領域Ｄと電気接続している。この画素電極８と対向電極１０との間に保持された液晶１１とで、画素毎に液晶セルが構成される。本例の場合、画素電極８はＩＴＯなどの透明導電膜からなり、透過型の反射装置となっている。尚、本発明は透過型の表示装置に限られるものではなく、画素電極８を金属反射膜などで形成した反射型の表示装置にも適用可能であることは言うまでもない。
【００１９】
図３は、本発明に係る半導体装置の第二実施形態の一例を示す模式的な部分断面図である。図１に示した第一実施形態と対応する部分には対応する参照番号を付して理解を容易にしている。本実施形態でも、容量線Ｘｓの一部からなる下側電極ＬＥと、半導体薄膜３の一部からなる上側電極ＵＥとで保持容量Ｃｓが形成されている。本実施形態の特徴事項として、上側電極ＵＥの乗越部ＣＴが下側電極ＬＥの一辺のみに重なるパタンを有している。具体的には、乗越部ＣＴは下側電極ＬＥの段差ＳＴ１を乗り越えるのみであり、これと直交する段差ＳＴ２は乗り越えない様にパタニングされている。従って、乗越部ＣＴのパタン幅ＰＷは狭くなっており、その分短絡欠陥の発生する確率が低い。これに対し、点線は従来の上側電極ＵＥのパタン形状を表わしており、下側電極ＬＥの段差ＳＴ１とＳＴ２の両方を乗り越える様になっている。従って、段差に沿った保持容量Ｃｓの短絡欠陥の発生確率が高くなっている。尚、この実施形態では液晶セルとの電気的な接続を取るコンタクトホールＣＯＮが上側電極ＵＥの部分にある為、この部分と重ならない様に下側電極ＬＥが切り欠かれている。
【００２０】
図４は、本発明に係る半導体装置の第三実施形態の一例を示す模式的な部分平面図である。図１に示した第一実施形態と対応する部分には対応する参照番号を付して理解を容易にしている。本実施形態でも、保持容量Ｃｓは容量線Ｘｓの一部からなる下側電極ＬＥと、半導体薄膜３の一部からなる上側電極ＵＥとで形成されている。特徴事項として、本実施形態では上側電極ＵＥが下側電極ＬＥの段差ＳＴを乗り越える部分ＣＴが、切り欠かれた形状となっており、段差ＳＴに沿ったパタン幅ＰＷが先の実施形態と同様に短縮化されていることである。図示の様に、上側電極ＵＥのパタンを下側電極ＬＥの段差ＳＴに沿って一部切り欠くことで、パタン幅ＰＷを縮小化可能である。
【００２１】
図５は、本発明に係る半導体装置の第四実施形態の一例を示す模式的な部分断面図であり、図１に示した先の実施形態と対応する部分には対応する参照番号を付して理解を容易にしている。本実施形態でも、保持容量Ｃｓは容量線Ｘｓの一部からなる下側電極ＬＥと、半導体薄膜３から延設された上側電極ＵＥとの間で形成されている。この実施形態では、液晶セル（図示せず）との電気接続を取るコンタクトホールＣＯＮが、容量線Ｘｓを間にして薄膜トランジスタＴＦＴと反対側に位置している。この結果、上側電極ＵＥは下側電極ＬＥの互いに平行な段差ＳＴ１及びＳＴ２に沿って、一対の乗越部ＣＴ１及びＣＴ２を有している。この構造では、乗越部ＣＴ１及びＣＴ２のパタン幅ＰＷをプロセス限界（例えば３．５μｍ）まで小さくすることが、保持容量Ｃｓの短絡欠陥を抑制する上で効果的である。
【００２２】
図６は、本発明に係る半導体装置の第五実施形態の一例を示す模式的な部分平面図であり、図１に示した第一実施形態と対応する部分には対応する参照番号を付して理解を容易にしている。本実施形態では、保持容量Ｃｓの下側電極ＬＥが容量線から延設されたものではなく、前段の走査線Ｘ０の一部から延設されていることである。一方、保持容量Ｃｓの上側電極ＵＥは当段に属するＴＦＴの半導体薄膜３から延設されたものである。この構成でも、下側電極ＬＥの段差ＳＴに沿った上側電極ＵＥの乗越部ＣＴは、そのパタン幅ＰＷを極力狭くする為、段差ＳＴに沿って半導体薄膜３に切り欠きが形成されている。
【００２３】
【発明の効果】
以上説明したように、本発明によれば、上側電極は下側電極の段差を乗り越える様にして薄膜トランジスタから延設された半導体薄膜からなり、段差を乗り越える部分のパタン寸法が極力小さくなる様に設計されている。これにより、段差に沿って多発する保持容量の短絡欠陥を抑制することが可能となり、半導体装置及びこれを利用した表示装置の歩留りを大幅に改善することが可能である。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の第一実施形態を示す部分平面図である。
【図２】本発明に係る半導体装置の第一実施形態を示す部分断面図である。
【図３】本発明に係る半導体装置の第二実施形態を示す部分平面図である。
【図４】本発明に係る半導体装置の第三実施形態を示す部分平面図である。
【図５】本発明に係る半導体装置の第四実施形態を示す部分平面図である。
【図６】本発明に係る半導体装置の第五実施形態を示す部分平面図である。
【図７】従来の表示装置の一例を示す部分断面図である。
【図８】図７に示した表示装置の一画素分を示す等価回路図である。
【符号の説明】
１・・・基板、２・・・絶縁膜、３・・・半導体薄膜、４・・・層間絶縁膜、７・・・平坦化膜、８・・・画素電極、９・・・基板、１０・・・対向電極、１１・・・液晶、Ｘ・・・走査線、Ｙ・・・信号線、ＴＦＴ・・・薄膜トランジスタ、Ｃｓ・・・保持容量、ＰＸＬ・・・画素、ＬＥ・・・下側電極、ＵＥ・・・上側電極、ＳＴ・・・段差、ＣＴ・・・乗越部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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