(57)【特許請求の範囲】
【請求項１】
バーインストレスが印加される被テスト回路部と、
基準電圧を発生する定電圧発生回路と、前記被テスト回路に印加されるチップ印加電圧と前記基準電圧が入力され、前記チップ印加電圧と前記基準電圧の電圧差に応じた発振周波数を有する発振信号を生成し、前記被テスト回路の温度をモニターするオシレータと、前記基準電圧と前記チップ印加電圧が入力され、前記基準電圧と前記チップ印加電圧の差分をアナログデジタル変換したデジタル変換信号を生成するＡ／Ｄコンバータと、前記発振信号が入力され、前記発振周波数に応じてカウントアップをし、カウントアップ信号を生成する周波数カウンタと、前記デジタル変換信号と前記カウントアップ信号が入力され、周波数を制御する逓倍率信号を生成する周波数制御器と、前記発振信号と前記逓倍率信号が入力され、前記発振周波数を逓倍した逓倍周波数信号を生成するＰＬＬ回路と、前記逓倍周波数信号が入力され、前記逓倍周波数信号に基づいたキャリー信号を生成する分周回路と、前記キャリー信号が入力され、前記キャリー信号が入力される毎にカウントアップを行い、カウントアップ信号を出力する不揮発性カウンタとを有し、前記バーインストレスが被テスト回路部に印加されるときに、前記被テスト回路部に印加される電圧と前記被テスト回路の温度を把握し、前記バーインストレスをカウントアップして、前記被テスト回路部に印加される電圧、前記被テスト回路の温度、及びバーインストレス時間に対応したバーインストレス情報を出力するバーインカウンタと、
を具備し、前記被テスト回路部と前記バーインカウンタは同一チップに搭載されることを特徴とする半導体集積回路装置。
【請求項２】
前記不揮発性カウンタは、
前記キャリー信号が入力され、前記キャリー信号の立ち上がりエッジを検出し、前記立ち上がりエッジを“１”と記憶し、その情報を出力する不揮発性メモリと、
前記不揮発性メモリから出力される情報をプラス“１”加算する加算器と、
を具備し、前記不揮発性メモリは前記キャリー信号が入力され毎に前記加算器から出力されるカウントアップされた値を出力することを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の初期不良率を低減するために必要なバーイン技術に関するものである。
【背景技術】
【０００２】
メモリやロジックなどの半導体集積回路装置（ＬＳＩ）では、初期不良率（ＥＦＲ  Early  Failure  Rate）を低減させる一手法として、高温及び高電圧のもとでモールド樹脂封止されたサンプルにバーイン（バーンインとも呼称される）が行われている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるバーインでは、サンプルに印加されるバーインストレスを把握できず、余分なバーインストレスが印加されるという問題点がある。また、バーインボードやソケット等の専用部品を必要とするという問題点がある。
【特許文献１】特開平１１−８３９３９号公報（頁６、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、バーインストレスを把握でき、最適なバーインストレスをサンプルに印加できる半導体集積回路装置、半導体集積回路装置のテスト方法、バーインストレス＆Ｄ／Ｓに用いられるプローブカードを提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体集積回路装置は、バーインストレスが印加される被テスト回路部と、基準電圧を発生する定電圧発生回路と、前記被テスト回路に印加されるチップ印加電圧と前記基準電圧が入力され、前記チップ印加電圧と前記基準電圧の電圧差に応じた発振周波数を有する発振信号を生成し、前記被テスト回路の温度をモニターするオシレータと、前記基準電圧と前記チップ印加電圧が入力され、前記基準電圧と前記チップ印加電圧の差分をアナログデジタル変換したデジタル変換信号を生成するＡ／Ｄコンバータと、前記発振信号が入力され、前記発振周波数に応じてカウントアップをし、カウントアップ信号を生成する周波数カウンタと、前記デジタル変換信号と前記カウントアップ信号が入力され、周波数を制御する逓倍率信号を生成する周波数制御器と、前記発振信号と前記逓倍率信号が入力され、前記発振周波数を逓倍した逓倍周波数信号を生成するＰＬＬ回路と、前記逓倍周波数信号が入力され、前記逓倍周波数信号に基づいたキャリー信号を生成する分周回路と、前記キャリー信号が入力され、前記キャリー信号が入力される毎にカウントアップを行い、カウントアップ信号を出力する不揮発性カウンタとを有し、前記バーインストレスが被テスト回路部に印加されるときに、前記被テスト回路部に印加される電圧と前記被テスト回路の温度を把握し、前記バーインストレスをカウントアップして、前記被テスト回路部に印加される電圧、前記被テスト回路の温度、及びバーインストレス時間に対応したバーインストレス情報を出力するバーインカウンタとを具備し、前記被テスト回路部と前記バーインカウンタは同一チップに搭載されることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、バーインストレスを把握でき、最適なバーインストレスをサンプルに印加できる半導体集積回路装置、半導体集積回路装置のテスト方法、バーインストレス＆Ｄ／Ｓに用いられるプローブカードを提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る半導体集積回路装置について、図面を参照して説明する。図１は、半導体集積回路装置を示すブロック図、図２はバーインカウンタを示すブロック図、図３は不揮発性カウンタを示すブロック図である。本実施例では、半導体集積回路装置にバーインカウンタを搭載している。
【００１１】
図１に示すように、半導体集積回路装置５０には、バーインカウンタ１、制御部２、及び被テスト回路３が設けられる。半導体集積回路装置５０では、Ｄ／Ｓ前或いは樹脂封止後に初期不良率（ＥＦＲ  Early  Failure  Rate）を低減させるために（市場不良の発生を抑制する目的）バーインストレスが印加される。なお、バーインはバーンインとも呼称される。
【００１２】
バーインカウンタ１は、半導体集積回路装置５０にオンチップ化され、半導体記憶装置としての被テスト回路部３に印加されるバーインストレスを把握するために設けられたものである。バーインカウンタ１は、被テスト回路３に印加されるバーインストレス（印加温度及び印加電圧）を把握し、バーインストレスをカウントアップ（モニター）して、印加温度、印加電圧、バーインストレス時間に対応するバーインストレス情報を外部に出力する。このバーインストレス情報を用いることにより、被テスト回路３に印加されるバーインストレス時間を最適化でき、過剰なバーインストレスが被テスト回路３に印加されるのを防止することができる。制御部２は、バーインカウンタ１の動作を制御する制御信号Ｓｃｎをバーインカウンタ１に出力する。
【００１３】
被テスト回路部３は、例えば半導体記憶装置(メモリＬＳＩ)であり、ウェハ状態或いは樹脂封止後に、高温及び高電圧のもとでバーインストレスが印加される。ここで、高温とは、Ｔｊ（ジャンクション温度）が室温（２５℃）よりも高い温度である。高電圧とは、例えばウェハＤ／Ｓで被テスト回路部３に印加される電圧よりも高い電圧である。
【００１４】
図２に示すように、バーインカウンタ１には、定電圧発生回路１１、オシレータ１２、Ａ／Ｄコンバータ１３、周波数カウンタ１４、周波数制御器１５、ＰＬＬ回路１６、分周回路１７、及び不揮発性カウンタ１８が設けられる。
【００１５】
定電圧発生回路１１は、基準電圧Ｖｒｅｆを生成してオシレータ１２及びＡ／Ｄコンバータ１３に出力する。定電圧発生回路１１は、例えばバンドギャップリファレンス回路から構成される。基準電圧Ｖｒｅｆは、電圧係数及び温度係数が非常に小さい。このため、半導体集積回路装置５０の周囲温度が変化したり、定電圧発生回路１１に供給される電源電圧が変動した場合でも、基準電圧Ｖｒｅｆは常に一定な電圧値となる。
【００１６】
オシレータ１２は、定電圧発生回路１１と周波数カウンタ１４及びＰＬＬ回路１６の間に設けられ、基準電圧Ｖｒｅｆとチップ印加電圧Ｖｃｈｉｐが入力され、基準電圧Ｖｒｅｆとチップ印加電圧Ｖｃｈｉｐの電圧差に応じた発振周波数ｆａを有する発振信号Ｓｆａを生成して周波数カウンタ１４及びＰＬＬ回路１６に出力する。
【００１７】
ここで、チップ印加電圧Ｖｃｈｉｐとは、バーイン時に被テスト回路部３に印加される電圧である。オシレータ１２には、例えばＶＣＯ（電圧制御発振器）を用いている。ＶＣＯ（電圧制御発振器）は、周囲温度が上昇するにつれて発振周波数ｆａが減少し、基準電圧Ｖｒｅｆとチップ印加電圧Ｖｃｈｉｐの電圧差が大きくなるにつれて発振周波数ｆａが増加する。
【００１８】
このため、ＶＣＯ（電圧制御発振器）を用いたオシレータ１２の場合、オシレータ１２を温度センサとして使用することができる。即ち、チップ印加電圧Ｖｃｈｉｐ、基準電圧Ｖｒｅｆ、及び発振周波数ｆａの情報から半導体集積回路装置５０（被テスト回路部３）の温度（Ｔｊ（ジャンクション温度））を算出することができる。
【００１９】
なお、被テスト回路部３にバーインストレスが印加されると、被テスト回路部３は室温から徐々に昇温され、一定時間（ｔ１）経過後Ｔｊ（ジャンクション温度）に達する。オシレータ１２から出力される発振周波数ｆａは、バーインストレス開始時（室温）では比較的周波数が高く、一定時間（ｔ１）経過後のＴｊ（ジャンクション温度）では比較的周波数が低くなる。バーインカウンタ１から出力される出力信号Ｓｏｕｔは、この発振周波数ｆａにより変化する。このため、オシレータ１２に入力されるチップ印加電圧Ｖｃｈｉｐは、被テスト回路部３が昇温され、一定時間（ｔ１）経過後Ｔｊ（ジャンクション温度）に達した時点でオシレータ１２に供給するのが好ましい。
【００２０】
Ａ／Ｄコンバータ１３は、定電圧発生回路１１と周波数制御器１５の間に設けられ、定電圧発生回路１１から出力される基準電圧Ｖｒｅｆとチップ印加電圧Ｖｃｈｉｐとが入力され、基準電圧Ｖｒｅｆとチップ印加電圧Ｖｃｈｉｐの差分（電圧差）をアナログデジタル変換したデジタル変換信号Ｓｄを周波数制御器１５に出力する。
【００２１】
周波数カウンタ１４は、オシレータ１２と周波数制御器１５の間に設けられ、オシレータ１２から出力される発振信号Ｓｆａが入力され、発振周波数ｆａに応じてカウントアップを行い、カウントアップ信号Ｓｃｕを周波数制御器１５に出力する。
【００２２】
周波数制御器１５にはＲＯＭが設けられる。周波数制御器１５は、周波数カウンタ１４及びＡ／Ｄコンバータ１３とＰＬＬ回路１６の間に設けられ、周波数カウンタ１４から出力されるカウントアップ信号ＳｃｕとＡ／Ｄコンバータ１３から出力されるデジタル変換信号Ｓｄとが入力され、周波数を制御する逓倍率信号Ｓｎを生成してＰＬＬ回路１６に出力する。ここで、逓倍率信号Ｓｎは、被テスト回路部３に印加される温度／電圧レベルに対応する周波数指示値（逓倍率値）である。周波数制御器１５には、予め半導体集積回路装置５０の製品仕様に対応した温度／電圧に対応するバーイン加速係数情報が計算され、加速係数に応じた周波数指示値がＲＯＭアドレスに書き込まれている。
【００２３】
ＰＬＬ回路１６は、オシレータ１２及び周波数制御器制御器１５と分周回路１７の間に設けられ、オシレータ１２から出力される発振信号Ｓｆａと周波数制御器制御器１５から出力される逓倍率信号Ｓｎが入力され、発振周波数ｆａを逓倍した逓倍周波数ｆｎを有する逓倍周波数信号Ｓｆｎを生成して分周回路１７に出力する。
【００２４】
分周回路１７は、ＰＬＬ回路１６と不揮発性カウンタ１８の間に設けられ、ＰＬＬ回路１６から出力される逓倍周波数信号Ｓｆｎが入力され、逓倍周波数信号Ｓｆｎに基づいて生成されるキャリー信号Ｓｃａを不揮発性カウンタ１８に出力する。
【００２５】
不揮発性カウンタ１８は、分周回路１７と出力端子１９の間に設けられ、分周回路１７から出力されるキャリー信号Ｓｃａが入力され、キャリー信号Ｓｃａが入力される毎にカウントアップを行い、カウントアップ信号Ｓｃｕをバーインカウンタ１の外部に設けられた出力端子１９に出力する。カウントアップ信号Ｓｃｕは、出力端子１９を介して半導体集積回路装置５０の外部に出力さる。このカウントアップ信号Ｓｃｕを用いて、被テスト回路３に印加されるバーインストレス時間を最適化でき、過剰なバーインストレスが被テスト回路３に印加されるのを防止することができる。
【００２６】
図３に示すように、不揮発性カウンタ１８には、不揮発性メモリ２１と加算器２３が設けられる。不揮発性メモリ２１には、例えば入力される情報を不揮発に記憶するＥＥＰＲＯＭ（Electrically  Erasable  and  Programmable  Read  Only  Memory）を用いている。不揮発性メモリ２１には、プログラム部２２が設けられる。不揮発性メモリ２１は、プログラム部２２にキャリー信号Ｓｃａが入力され、例えばキャリー信号Ｓｃａの立ち上がりエッジを検出し、立ち上がりエッジ情報を“１”として記憶し、加算器２３にその情報を出力し、出力信号Ｓｏｕｔとして出力する。
【００２７】
加算器２３は、不揮発性メモリ２１から出力される立ち上がりエッジ情報の“１”を入力し、プラス“１”加算した“２”情報を不揮発性メモリ２１に戻す。
【００２８】
戻された“２”情報は不揮発性メモリ２１に記憶される。更に、不揮発性メモリ２１にキャリー信号Ｓｃａが入力されると、加算器２３から出力された“２”情報が不揮発性メモリ２１から出力される。出力された“２”情報は出力信号Ｓｏｕｔとして出力され、加算器２３でプラス“１”加算され“３”情報が不揮発性メモリ２１に戻される。これ以降、キャリー信号Ｓｃａが入力され毎に不揮発性メモリ２１からカウントアップした出力信号が不揮発性カウンタ１８から出力される。
【００２９】
上述したように、本実施例の半導体集積回路装置では、バーインカウンタ１、制御部２、及び被テスト回路部３が設けられる。被テスト回路部３にはバーインストレスが印加される。制御部２はバーインカウンタ１を制御する。バーインカウンタ１には、定電圧発生回路１１、オシレータ１２、Ａ／Ｄコンバータ１３、周波数カウンタ１４、周波数制御器１５、ＰＬＬ回路１６、分周回路１７、及び不揮発性カウンタ１８が設けられる。バーインカウンタ１は、半導体集積回路装置５０にオンチップ化され、半導体記憶装置としての被テスト回路部３に印加されるバーインストレスを把握するために設けられる。バーインカウンタ１は、被テスト回路３に印加されるバーインストレス情報（印加温度及び印加電圧）を把握し、バーインストレスをカウントアップ（モニター）して、印加温度、印加電圧、及びバーインストレス時間に対応したバーインストレス情報を外部に出力する。
【００３０】
このため、ウェハ状態或いは樹脂封止後に実行されるバーインストレスを把握することができ、過剰なバーインストレスが被テスト回路３に印加されるのを防止することができる。
【００３１】
なお、本実施例では、制御部２を半導体集積回路装置５０に設けているが、バーインカウンタ１や被テスト回路部３の内部に設けたり、或いは半導体集積回路装置５０の外部に設けてもよい。
【実施例２】
【００３２】
次に、本発明の実施例２に係る半導体集積回路装置及びそのテスト方法、バーインストレス＆Ｄ／Ｓに用いられるプローブカードについて図面を参照して説明する。図４は、バーインストレス＆Ｄ／Ｓテストの工程を示すフローチャート、図５はバーインストレス＆Ｄ／Ｓテストに用いられるプローブカードを示す模式図。図６はバーインストレス＆Ｄ／Ｓテストを示す模式図である。
【００３３】
本実施例では、プローブカードを用いて実施例１の半導体集積回路装置のバーインストレス印加とＤ／Ｓを同時に実行している。
【００３４】
図４に示すように、バーインカウンタ１を搭載した半導体集積回路装置５０の製造が完成したウェハに、バーインストレス及びＤ／Ｓ対応のプローブカード４０を用いてバーインストレス＆Ｄ／Ｓテストを別々に同時実行している。
【００３５】
ここで、バーインストレスは、Ｄ／Ｓのテスト時間内に収まる時間に設定し、且つ初期不良率（ＥＦＲ  Early  Failure  Rate）を所定の不良率まで低減させることができるチップ印加電圧Ｖｃｈｉｐに設定するのが好ましい。また、バーインストレス情報は各チップに内蔵されているバーインカウンタ１に記憶される。ここでは、ウェハの１列部分のバーインストレス＆Ｄ／Ｓテストを行っている。
【００３６】
まず、ウェハの１列部分の１番目チップ（Ｃｈｉｐ  Ａ）にプローブカード４０を用いてバーインストレス（図示せず）を印加する。ここでは、Ｄ／Ｓテストするチップはない。なを、図５に示すように、プローブカード４０には、プローブＰＡ１乃至１６とプローブＰＢ１乃至７が設けられる。プローブＰＡ１乃至１６はＤ／Ｓテストに対応するものであり、プローブＰＢ１乃至７はバーインストレスに対応するものである。プローブＰＡ１乃至１６は、半導体集積回路装置５０チップに設けられる全ての端子に対応できるようにレイアウト配置される。プローブＰＢ１乃至７はＤ／Ｓテストされるチップの右隣のチップに対応するようにレイアウトされる（ステップＳ１）。
【００３７】
次に、２番目チップ（Ｃｈｉｐ  Ｂ）にバーインストレスを印加し、同時にバーインストレスが印加された１番目チップ（Ｃｈｉｐ  Ａ）のＤ／Ｓを実行する。
【００３８】
具体的には、図６に示すように、Ｄ／Ｓが実行されるＣｈｉｐＡでは、例えば全ての端子にプローブが接触される。電源端子ＰＤＧ１にプローブＰＡ５が接触され、電源端子ＰＤＧ２にプローブＰＡ８が接触され、接地端子ＰＤＧ３にプローブＰＡ１３が接触され、接地端子ＰＤＧ４にプローブＰＡ１６が接触される。Ｉ／Ｏ端子ＰＩＯ１にはプローブＰＡ１が接触され、Ｉ／Ｏ端子ＰＩＯ２にはプローブＰＡ２が接触され、Ｉ／Ｏ端子ＰＩＯ３にはプローブＰＡ３が接触され、Ｉ／Ｏ端子ＰＩＯ４にはプローブＰＡ４が接触され、Ｉ／Ｏ端子ＰＩＯ５にはプローブＰＡ６が接触され、Ｉ／Ｏ端子ＰＩＯ６にはプローブＰＡ９が接触され、Ｉ／Ｏ端子ＰＩＯ７にはプローブＰＡ１０が接触され、Ｉ／Ｏ端子ＰＩＯ８にはプローブＰＡ１１が接触され、Ｉ／Ｏ端子ＰＩＯ９にはプローブＰＡ１２が接触される。バーイン対応端子ＰＢＩＯ１にプローブＰＡ７が接触され、バーイン対応端子ＰＢＩＯ２にプローブＰＡ１４が接触され、バーイン対応端子ＰＢＩＯ３にプローブＰＡ１５が接触される。
【００３９】
Ｄ／Ｓの条件は、製品の動作保証電圧、例えば１．６Ｖを電源電圧として電源端子に印加し、周囲環境を加温（例えば、ウェハステージを加温）し、Ｄ／ＳされるＣｈｉｐＡを最大ジャンクション温度（保証温度）、例えばＴｊ＝１２５℃になるように設定する。ここで、バーイン対応端子ＰＢＩＯ１乃至３にプローブを接触させているのは、バーイン対応端子ＰＢＩＯ１乃至３をフローティング状態にした場合、バーイン対応端子ＰＢＩＯ１乃至３に関連する回路が不安定になる可能性があるので、バーイン対応端子ＰＢＩＯ１乃至３を任意電位に設定させるためである。
【００４０】
バーインストレスが実行されるＣｈｉｐＢでは、バーインストレスに必要な端子（電源端子、接地端子、バーイン対応Ｉ／Ｏ端子）のみプローブが接触される。例えば、電源端子ＰＤＧ１にプローブＰＢ１が接触され、電源端子ＰＤＧ２にプローブＰＢ３が接触され、接地端子ＰＤＧ３にプローブＰＢ４が接触され、接地端子ＰＤＧ４にプローブＰＢ７が接触される。バーイン対応端子ＰＢＩＯ１にプローブＰＢ２が接触され、バーイン対応端子ＰＢＩＯ２にプローブＰＢ５が接触され、バーイン対応端子ＰＢＩＯ３にプローブＰＢ６が接触される。
【００４１】
バーインストレス条件は、製品の動作保証電圧よりも高い、例えば２．５Ｖをチップ印加電圧Ｖｃｈｉｐとして電源端子に印加する。この電圧設定により、バーインストレスが印加されるチップは、製品の最大ジャンクション温度（保証温度）よりも高い温度に設定される。バーインストレスが印加されるＣｈｉｐＢの温度は、バーインカウンタ１でモニターされる。ここで、必要最低限のプローブを用いてバーインストレスを実行しているので、Ｄ／Ｓ時よりも低消費電流化が図れる。また、余分なテスタチャネルを活用することができＤ／Ｓテスト時間及びＤ／Ｓテスト単価への影響がない（ステップＳ２）。
【００４２】
続いて、順次バーインストレス＆Ｄ／Ｓテストを別々に同時実行し、ウェハの１列部分の最後のＮ番目チップのバーインストレスと（Ｎ−１）番目チップのＤ／Ｓを実行する（ステップＳ３）。
【００４３】
そして、ウェハの１列部分の最後のＮ番目チップのＤ／Ｓを実行する。このときバーインストレスが印加されるチップはない（ステップＳ４）。
【００４４】
次に、ウェハの２列以降も同様なステップでバーインストレス＆Ｄ／Ｓテストを実行し、ウェハ或いは所定Ｌｏｔのバーインストレス＆Ｄ／Ｓテストを終了させる。ここでは、ウェハの列方向に順次バーインストレス＆Ｄ／Ｓテストを実行しているが、ウェハの行方向に順次バーインストレス＆Ｄ／Ｓテストを実行してもよい。
【００４５】
上述したように、本実施例の半導体集積回路装置及びそのテスト方法、プローブカード４０には、プローブＰＡ１乃至１６とプローブＰＢ１乃至７が設けられる。プローブＰＡ１乃至１６はＤ／Ｓテストに対応し、プローブＰＢ１乃至７はバーインストレスに対応する。バーインカウンタ１を搭載した半導体集積回路装置５０の製造が完成したウェハでは、バーインストレス及びＤ／Ｓ対応のプローブカード４０を用いてバーインストレス＆Ｄ／Ｓテストを別々に同時実行している。バーインカウンタ１は、バーインストレスが印加される被テスト回路部３のバーインストレス情報をモニターし外部に出力している。
【００４６】
このため、ウェハのチップに過剰なバーインストレスが印加されるのを防止することができる。更に、必要最低限のプローブを用いてバーインストレスを実行しているので、Ｄ／Ｓ時よりも低消費電流化が図れる。更に、余分なテスタチャネルを活用することができＤ／Ｓテスト時間及びＤ／Ｓテスト単価への影響がない。
【００４７】
なお、本実施例では、バーインストレス＆Ｄ／Ｓテストを同時に実行しているが、樹脂封止後でのバーイン試験ではバーインストレス条件（印加電圧）を変更してもよい。その理由は、チップが樹脂封止されているのでジャンクション温度が異なるからである。また、半導体集積回路装置５０にバーインカウンタ１を搭載し、バーインストレス＆Ｄ／Ｓテストを同時に実行しているが、バーインカウンタを削除し、バーインストレス＆Ｄ／Ｓテストを別々に同時実行してもよい。
【実施例３】
【００４８】
次に、本発明の実施例３に係る半導体集積回路装置について図面を参照して説明する。図７は、不揮発性カウンタを示すブロック図である。本実施例では、バーインストレスの状況を把握できるように、不揮発性カウンタ内に不揮発性メモリを複数設けている。
【００４９】
図７に示すように、バーインカウンタを構成する不揮発性カウンタ１８ａには、不揮発性メモリ２１１、不揮発性メモリ２１２、不揮発性メモリ２１３、不揮発性メモリ２１ｎ、及びマルチプレクサ３１が設けられる。不揮発性カウンタ１８ａは、ｎ個の不揮発性メモリを有する。不揮発性メモリ２１１乃至２１ｎは、例えば入力される情報を不揮発に記憶するＥＥＰＲＯＭ（Electrically  Erasable  and  Programmable  Read  Only  Memory）である。不揮発性メモリ２１１乃至２１ｎには、それぞれプログラム部２２が設けられ、初期値として“０（ゼロ）を有し、シフトレジスタ構造を構成する。ここで、不揮発性カウンタ１８ａが設けられるバーインカウンタは、不揮発性カウンタ１８ａ以外の構成は実施例１と同様な構成を有する。
【００５０】
不揮発性メモリ２１１は、入力ポート（ＩＮ）がチップ印加電圧Ｖｃｈｉｐに接続され、プログラム部２２にキャリー信号Ｓｃａが入力され、出力ポート（ＯＵＴ）から出力信号を不揮発性メモリ２１２の入力ポート（ＩＮ）とマルチプレクサ３１の入力ポート（Ｘ１）に出力する。
【００５１】
不揮発性メモリ２１２は、入力ポート（ＩＮ）が不揮発性メモリ２１１の出力ポート（ＯＵＴ）に接続され、プログラム部２２にキャリー信号Ｓｃａが入力され、出力ポート（ＯＵＴ）から出力信号を不揮発性メモリ２１３の入力ポート（ＩＮ）とマルチプレクサ３１の入力ポート（Ｘ２）に出力する。
【００５２】
不揮発性メモリ２１３は、入力ポート（ＩＮ）が不揮発性メモリ２１２の出力ポート（ＯＵＴ）に接続され、プログラム部２２にキャリー信号Ｓｃａが入力され、出力ポート（ＯＵＴ）から出力信号を図示しない４番目の不揮発性メモリの入力ポート（ＩＮ）とマルチプレクサ３１の入力ポート（Ｘ３）に出力する。
【００５３】
不揮発性メモリ２１ｎは、入力ポート（ＩＮ）が図示しない（ｎー１）番目の不揮発性メモリの出力ポート（ＯＵＴ）に接続され、プログラム部２２にキャリー信号Ｓｃａが入力され、出力ポート（ＯＵＴ）から出力信号をマルチプレクサ３１の入力ポート（Ｘｎ）に出力する。
【００５４】
マルチプレクサ３１は、不揮発性メモリ２１１乃至２１ｎから出力される信号が入力ポート（Ｘ１乃至ｎ）にそれぞれ入力され、アドレス情報が入力され、出力信号Ｓｏｕｔを出力する。
【００５５】
ここで、まず、キャリー信号Ｓｃａが入力されると、１番目の不揮発性メモリ２１１が、例えばキャリー信号Ｓｃａの立ち上がりエッジを検出し、立ち上がりエッジ情報を“１”として記憶し、その情報が不揮発性メモリ２１２の入力ポート（ＩＮ）とマルチプレクサ３１の入力ポート（Ｘ１）に出力される。
【００５６】
次に、キャリー信号Ｓｃａが入力されると、２番目の不揮発性メモリ２１２の出力データが“１”となり、その情報が３番目の不揮発性メモリ２１３の入力ポート（ＩＮ）とマルチプレクサ３１の入力ポート（Ｘ２）に出力される。このように、キャリー信号Ｓｃａが入力される毎に、“１”のデータを出力する不揮発性メモリが１つずつシフトすることとなる。この結果、最終的に上位ビットのどこまでが“１”に変化したかを確認することでバーインストレスを把握することができる。ここで、不揮発性カウンタ１８ａに設けられる不揮発性メモリの数は、バーインストレス条件に応じて適宜最適な数に設定するのが好ましい。
【００５７】
上述したように、本実施例の半導体集積回路装置では、バーインカウンタ、制御部、及び被テスト回路部が設けられる。バーインカウンタを構成する不揮発性カウンタ１８ａには、不揮発性メモリ２１１、不揮発性メモリ２１２、不揮発性メモリ２１３、不揮発性メモリ２１ｎ、及びマルチプレクサ３１が設けられる。不揮発性カウンタ１８ａは、シフトレジスタ構造を有し、上位ビットのどこまでが“１”に変化したかを確認することによりバーインストレスを把握している。
【００５８】
このため、ウェハ状態或いは樹脂封止後に実行されるバーインストレスを正確に把握することができ、過剰なバーインストレスが被テスト回路３に印加されるのを防止することができる。
【００５９】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。例えば、本実施例では、半導体記憶装置(メモリＬＳＩ)にバーインカウンタを搭載しているが、ロジックＬＳＩやＳｏＣ（System  on  a  Chip）などにバーインカウンタを搭載してもよい。
【００６０】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  プローブカードを用いて、バーインカウンタを内蔵する半導体集積回路装置の第１のチップをＤ／Ｓテストし、同時に前記半導体集積回路装置の第２のチップにバーインストレスを印加する半導体集積回路装置のテスト方法であって、既にバーインストレスが印加された前記第１のチップの端子に前記プローブカードのプローブを接触し、同時に前記第２のチップの電源端子、接地端子、及びバーイン対応Ｉ／Ｏ端子に前記プローブカードのプローブを接触する工程と、前記第１のチップの電源端子に電源電圧を印加してＤ／Ｓテストを実行し、同時に前記第２のチップの電源端子に前記電源電圧よりも高いチップ印加電圧を印加して前記第２のチップに前記バーインストレスを印加し、前記バーインカウンタに記憶されたバーインストレス情報を取り出す工程とを具備する半導体集積回路装置のテスト方法。
【００６１】
（付記２）  前記バーインカウンタは、基準電圧を発生する定電圧発生回路と、前記被テスト回路に印加されるチップ印加電圧と前記基準電圧が入力され、前記チップ印加電圧と前記基準電圧の電圧差に応じた発振周波数を有する発振信号を生成し、前記被テスト回路の温度をモニターするオシレータと、前記基準電圧と前記チップ印加電圧が入力され、前記基準電圧と前記チップ印加電圧の差分をアナログデジタル変換したデジタル変換信号を生成するＡ／Ｄコンバータと、前記発振信号が入力され、前記発振周波数に応じてカウントアップをしてカウントアップ信号を生成する周波数カウンタと、前記デジタル変換信号と前記カウントアップ信号が入力され、周波数を制御する逓倍率信号を生成する周波数制御器と、前記発振信号と前記逓倍率信号が入力され、前記発振周波数を逓倍した逓倍周波数信号を生成するＰＬＬ回路と、前記逓倍周波数信号が入力され、前記逓倍周波数信号に基づいたキャリー信号を生成する分周回路と、前記キャリー信号が入力され、前記キャリー信号が入力される毎にカウントアップを行い、カウントアップ信号を出力する不揮発性カウンタとを具備する付記１に記載の半導体集積回路装置のテスト方法。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施例１に係る半導体集積回路装置を示すブロック図。
【図２】本発明の実施例１に係るバーインカウンタを示すブロック図。
【図３】本発明の実施例１に係る不揮発性カウンタを示すブロック図。
【図４】本発明の実施例２に係るバーインストレス＆Ｄ／Ｓテストを示すフローチャート。
【図５】本発明の実施例２に係るバーインストレス＆Ｄ／Ｓテストに用いられるプローブカードを示す模式図。
【図６】本発明の実施例２に係るバーインストレス＆Ｄ／Ｓテストを示す模式図。
【図７】本発明の実施例３に係る不揮発性カウンタを示すブロック図。
【符号の説明】
【００６３】
１  バーインカウンタ
２  制御部
３  被テスト回路部
１１  定電圧発生回路
１２  オシレータ
１３  Ａ／Ｄコンバータ
１４  周波数カウンタ
１５  周波数制御器
１６  ＰＬＬ回路
１７  分周回路
１８、１８ａ  不揮発性カウンタ
１９  出力端子
２１、２１１、２１２、２１３、２１ｎ  不揮発性メモリ
２２  プログラム部
２３  加算器
３１  マルチプレクサ
４０  プローブカード
５０  半導体集積回路装置
ＰＡ１〜１６、ＰＢ１〜７  プローブ
ＰＢＩＯ１〜３  バーイン対応Ｉ／Ｏ端子
ＰＤＧ１、ＰＤＧ２  電源端子
ＰＤＧ３、ＰＤＧ４  接地端子
ＰＩＯ１〜９  Ｉ／Ｏ端子
ＰＤＧ１〜４  電源端子ｏｒ接地
Ｓｃａ  キャリー信号
Ｓｃｎ  制御信号
Ｓｃｕ  カウントアップ信号
Ｓｄ  デジタル変換信号
Ｓｆａ  発振信号
Ｓｆｎ  逓倍周波数信号
Ｓｎ  逓倍率信号
Ｓｏｕｔ  出力信号
Ｖｃｈｉｐ  チップ印加電圧
Ｖｒｅｆ  基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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