(57)【特許請求の範囲】
【請求項１】
入力信号をパルス幅変調して第１信号と第２信号とを生成するパルス幅変調手段と、
前記第２信号を遅延させて遅延第２信号を生成し、遅延時間を制御可能な遅延手段と、
前記第１信号および前記遅延第２信号に基づいて、外部に出力する第１出力パルス信号と第２出力パルス信号とを生成する出力パルス生成手段と、
前記第１出力パルス信号と第２出力パルス信号とのパルス幅が所定の幅となるように調整する調整手段と、
を備え、
前記調整手段は、
予め定められたＮ種（Ｎは２以上の整数）の遅延時間を所定の順序で繰り返し選択することによって、前記遅延手段の遅延時間を異ならしめるように制御する遅延時間制御手段を備える、
ことを特徴とするＤ級増幅回路。
【請求項２】
前記Ｎ種の遅延時間は、それぞれ相異なる長さｎ(１)，ｎ(２)，…，ｎ(Ｎ)（ｎ(１)＜ｎ(２)＜…＜ｎ(Ｎ)）をもつ遅延時間を含み、
前記遅延時間制御手段は、
前記ｎ(１)，ｎ(２)，…，ｎ(Ｎ)をもつ遅延時間を、ｎ(１)，ｎ(２)，…，ｎ(Ｎ)，ｎ(Ｎ−１)，ｎ(Ｎ−２)，…，ｎ(２)の順に遅延時間を選択し、この順序の選択を繰り返すことによって、前記遅延手段の遅延時間を制御することを特徴とする請求項１に記載のＤ級増幅回路。
【請求項３】
前記Ｎ種の遅延時間は、それぞれ相異なる長さｎ(１)，ｎ(２)，…，ｎ(Ｎ)（ｎ(１)＜ｎ(２)＜…＜ｎ(Ｎ)）をもつ遅延時間を含み、
前記遅延時間制御手段は、
前記ｎ(１)，ｎ(２)，…，ｎ(Ｎ)をもつ遅延時間を、ｎ(１)，ｎ(２)，…，ｎ(Ｎ)の順に遅延時間を選択し、この順序の選択を繰り返すことによって、前記遅延手段の遅延時間を制御することを特徴とする請求項１に記載のＤ級増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ級増幅回路に係り、特に、微小信号入力時における歪の低減を実現可能なＤ級増幅回路に関する。
【背景技術】
【０００２】
Ｄ級増幅回路は、入力信号を振幅が一定なパルス幅変調信号に変換して、パルス幅変調信号を電力増幅するものであり、例えばオーディオ信号の電力増幅に用いられる。Ｄ級増幅回路は、２値で動作するため、トランジスタの損失を大幅に下げることができるので、高効率を実現できるといった利点がある。
【０００３】
この種のＤ級増幅回路は、入力信号を積分する積分回路と、積分回路の出力信号と所定の三角波信号とを比較する比較回路と、比較回路の出力信号を増幅してパルス信号を出力するパルス幅増幅器とを備え、パルス幅増幅器の出力信号が、積分回路の入力側にフィードバックされる。そして、パルス幅増幅器の出力信号は、コイル及びコンデンサなどからなるローパスフィルタを通ってスピーカなどの負荷を駆動するアナログ信号となる。近年では、ローパスフィルタを省いたフィルタレスのＤ級増幅回路も実用化されている。
【０００４】
特許文献１に記載されているように、Ｄ級増幅回路では、無信号時の電力損失を回避するとともに微小信号時の歪みを防ぐために、差動入力方式と遅延回路とを用いて、無信号時における出力パルスのデューティ比を数パーセントにすることが行なわれている。図５は、そのようなＤ級増幅回路２００を示すブロック図である。便宜上、本図では要部のみを示し、フィードバック回路、積分回路等は省略している。Ｄ級増幅回路２００は、正入力端子の入力信号Vi+および負入力端子の入力信号Vi-のそれぞれを、三角波発生回路２０が出力する三角波と、コンパレータ１２ａ、１２ｂを用いて比較することにより、入力信号をパルス幅変調する。
【０００５】
ここで、無信号入力時には図６に示すように、コンパレータ１２ａの出力信号Ａと、コンパレータ１２ｂの出力信号Ｂとは、いずれもデューティ比５０％のパルスとなる。これらのパルスをインバータ１３ａ、１３ｂおよびＮＡＮＤ回路１４ａ、１４ｂで構成された回路により論理演算を行なうと、出力段回路４０を介した正出力端子の出力信号OutP、負出力端子の出力信号OutMはともに無信号入力時にはパルス出力がなくなる。これにより無信号入力時における電力損失を削減することができる。
【０００６】
しかしながら、一般的に、コンパレータ１２の精度や出力段階路４０の入出力特性等により、入力クロスオーバ付近に不感帯が生じるため、無信号時や微小信号入力時にパルス信号出力が無くなったり、歪が生じている。そこで、本例のＤ級増幅回路２００では、遅延量Ｗの遅延回路３０を用いることにより、信号Ｂｄを生成している。これにより図６に示すように、無信号時に出力信号OutP、OutMとして幅Ｗのパルスが出力されるため、微小信号入力時における変調幅を正確に反映でき、歪みを低減することができる。
【特許文献１】特開２００６−４２２９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述のように、無信号入力時に幅Ｗのパルスを出力することで、たしかに微小信号入力時における歪みを低減することができる。しかしながら、このような遅延回路３０の設置による対処のみでは、前述した入力クロスオーバ付近の不感帯等の影響を完全には排除できない。入力信号Ｖi+のレベルが振幅中心レベルより次第に上がっていく場合を想定して、具体的に説明する。
【０００８】
まず、図６に示すように、無信号、すなわち、入力信号Ｖi+のレベルが振幅中心レベルの場合には、出力信号OutP及び出力信号OutMとして幅Ｗのパルスが出力される。
次に、入力信号Ｖi+のレベルが振幅中心レベルより少しだけ上昇すると、図６の微小信号時に示されるように、出力信号OutMのパルス幅は若干大きくなる一方、出力信号OutPのパルス幅は若干小さくなる。
次に、入力信号Ｖi+のレベルがさらに上昇し、所定レベルに達すると、出力信号OutPのパルス幅がゼロとなってしまう。これは、出力段回路４０が入力容量が次第に大きくなる複数のインバータが直列に接続されて構成されるからである。すなわち、インバータの入力容量によって伝送波形は鈍るが、パルス幅が狭くなると、インバータの閾値電圧を越えることができず、パルス伝送が不能になる。伝送可能な最小のパルス幅を最小パルス幅Ｗｍｉｎとすると、ＮＡＮＤ回路１４ｂの出力信号のパルス幅がＷｍｉｎ以下になると、出力信号OutPは、常時、ローレベルとなる。
つまり、従来の技術によれば、微小信号時の不感帯は解消できても、出力段回路４０によって発生する所定レベル近辺の不感帯は解消できず、歪が発生するといった問題があった。
【０００９】
本発明は、このような状況を鑑みたものであり、Ｄ級増幅回路において不感帯に起因する歪を低減することを解決課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明に係るＤ級増幅回路は、入力信号をパルス幅変調して第１信号と第２信号とを生成するパルス幅変調手段と、前記第２信号を遅延させて遅延第２信号を生成し、遅延時間を制御可能な遅延手段と、前記第１信号および前記遅延第２信号に基づいて、外部に出力する第１出力パルス信号と第２出力パルス信号とを生成する出力パルス生成手段と、前記第１出力パルス信号と第２出力パルス信号とのパルス幅が所定の幅となるように調整する調整手段と、を備え、前記調整手段は、予め定められたＮ種（Ｎは２以上の整数）の遅延時間を所定の順序で繰り返し選択することによって、前記遅延手段の遅延時間を異ならしめるように制御する遅延時間制御手段を備える。
【００１１】
本発明によれば、Ｎ種の遅延時間が所定の順序で繰り返し選択されることによって遅延時間が制御され、その結果、パルス幅の調整がいわば網羅的に行われうるので、出力パルスが無くなるという状態の発生が極力抑制される。したがって、微小信号入力時における歪の低減が実現され得る。
【００１２】
より具体的には、前記Ｎ種の遅延時間は、それぞれ相異なる長さｎ(１)，ｎ(２)，…，ｎ(Ｎ)（ｎ(１)＜ｎ(２)＜…＜ｎ(Ｎ)）をもつ遅延時間を含み、前記遅延時間制御手段は、前記ｎ(１)，ｎ(２)，…，ｎ(Ｎ)をもつ遅延時間を、ｎ(１)，ｎ(２)，…，ｎ(Ｎ)，ｎ(Ｎ−１)，ｎ(Ｎ−２)，…，ｎ(２)の順に遅延時間を選択し、この順序の選択を繰り返すことによって、前記遅延手段の遅延時間を制御することが好ましい。
【００１５】
この場合、遅延時間の選択は、短いものから順次長いものへ、それに続いて順次短いものへという、いわば整序された順番で行われることから、遅延時間制御手段の具体的構成をより簡易にすることができる。
また、パルス幅の網羅的な調整が、より好適に行われることから、微小信号入力時における歪低減効果がより実効的に享受され得る。
【００１６】
また、前記Ｎ種の遅延時間は、それぞれ相異なる長さｎ(１)，ｎ(２)，…，ｎ(Ｎ)（ｎ(１)＜ｎ(２)＜…＜ｎ(Ｎ)）をもつ遅延時間を含み、前記遅延時間制御手段は、前記ｎ(１)，ｎ(２)，…，ｎ(Ｎ)をもつ遅延時間を、ｎ(１)，ｎ(２)，…，ｎ(Ｎ)の順に遅延時間を選択し、この順序の選択を繰り返すことによって、前記遅延手段の遅延時間を制御することが好ましい。
【００１７】
この場合、遅延時間の選択は、短いものから順次長いものへと至った後は、改めて短いものから順次長いものへという、いわば整序された順番で行われることから、遅延時間制御手段の具体的構成をより簡易にすることができる。
また、パルス幅の網羅的な調整は、より好適に行われることから、微小信号入力時における歪低減効果がより実効的に享受され得る。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態について図面を参照して説明する。図１は、本実施形態に係るＤ級増幅回路１００の構成を示すブロック図である。図５と同じ構成要素には同じ符号を付している。
本図に示すように、Ｄ級増幅回路１００は、正入力端子および負入力端子と正出力端子および負出力端子とを備える。正入力端子には入力信号Ｖin+が供給され、負入力端子には入力信号Ｖin-が供給される。また、正出力端子からパルス幅変調信号OutPが出力され、負出力端子からパルス幅変調信号OutMが出力される。すなわち、入力信号Ｖinは差動入力の形式で与えられる。パルス幅変調信号OutPおよびOutMは、図示しないスピーカ等の負荷に接続される。この結果、スピーカ等の負荷は、OutPとOutMとの差分信号により動作する。なお、本実施形態ではローパスフィルタを用いずに負荷を接続するフィルタレス型Ｄ級増幅回路とするが、ローパスフィルタを介して負荷を接続する一般的な構成としてもよい。
【００１９】
Ｄ級増幅回路１００は、抵抗Ｒ１〜Ｒ６、コンデンサＣ１〜Ｃ４、オペアンプ１１、コンパレータ１２ａ、１２ｂ、および三角波発生回路２０で構成されたＰＷＭ信号生成部Ｘ１、インバータ１３ａ、１３ｂおよびＮＡＮＤ回路１４ａ、１４ｂで構成された論理回路部Ｘ２、出力段回路４０、遅延量可変回路５０、ならびにアップ・ダウンカウンタ７０を含む調整部Ｘ３を備えている。
【００２０】
ＰＷＭ信号生成部Ｘ１において、オペアンプ１１の正入力端子には抵抗Ｒ１を介して入力信号Ｖin+が供給されると共に抵抗Ｒ３を介してフィードバック信号が供給される。一方、オペアンプ１１の負入力端子には抵抗Ｒ２を介して入力信号Ｖin-が供給されると共に抵抗Ｒ４を介してフィードバック信号が供給される。オペアンプ１１の正出力端子と負入力端子との間、および負出力端子と正入力端子との間には、Ｔ型の２次の微分回路が各々設けられている。オペアンプ１１の負出力端子と正入力端子との間の微分回路は、コンデンサＣ１およびＣ３、並びにそれらの接続点と接地との間に設けられた抵抗Ｒ５によって構成される。また、オペアンプ１１の正出力端子と負入力端子との間の微分回路は、コンデンサＣ２およびＣ４、並びにそれらの接続点と接地との間に設けられた抵抗Ｒ６によって構成される。各微分回路はオペアンプ１１のフィードバックループに設けられているので、演算増幅部は入力信号Ｖinとフィードバック信号とを合成し、これに２次の積分を施す積分回路として機能し、積分信号を出力する。
【００２１】
三角波発生回路２０は一定振幅の三角波信号を生成する。三角波信号の周波数は入力信号Ｖinの周波数より高く設定される。この例の入力信号Ｖinの最高周波数は２０ＫＨｚであり、三角波信号の周波数は２００ＫＨｚである。なお、不要電磁輻射を低減する観点から、三角波信号のスペクトラムを拡散させてもよい。
ＰＷＭ信号生成部Ｘ１は、三角波信号と積分信号とに基づいて、パルス幅変調された信号Ａおよび信号Ｂを生成する。ここで、コンパレータ１２ａ、１２ｂは、積分信号のレベルが三角波信号のレベルを上回るとハイレベルを出力し、積分信号のレベルが三角波信号のレベルを下回るとローレベルを出力する。
【００２２】
遅延量可変回路５０は、出力Ｂを遅延させて出力Ｂｄを生成する。遅延量可変回路５０は、アップ・ダウンカウンタ７０からの制御信号ＣＴＬにより遅延量を変化させることができる。
図２は、遅延量可変回路５０とアップ・ダウンカウンタ７０の構成の一例を示すブロック図である。アップ・ダウンカウンタ７０は、図示せぬクロック信号を計数し、アップ信号がアクティブになると計数値を増加させる一方、ダウン信号がアクティブになると計数値を減少させるカウンタである。また、アップ・ダウンカウンタ７０は、計数値を示すｎ（ｎは２以上の自然数）ビットの制御信号ＣＴＬを遅延量可変回路５０に出力する。
【００２３】
上にいうアップ信号及びダウン信号のそれぞれは、所定の基準に従って、相補的にアクティブになり、ノン・アクティブになる。ここで所定の基準とは、例えば次のようである。すなわち、最初、キャリア信号のＫ（Ｋは２以上の自然数）周期の期間は、アップ信号はアクティブとなり、ダウン信号はノン・アクティブとなるが、これに続くキャリア信号のＫ−１周期の間は、アップ信号はノン・アクティブとなり、ダウン信号はアクティブとなる。以後これら２つの状態が繰り返される。
このような切り替えによって、本実施形態に係るＤ級増幅回路１００がどのように動作するかは後に述べる。
【００２４】
遅延量可変回路５０は、ＴｒＰ１〜ＴｒＰ４およびＴｒＮ１〜ＴｒＮ３で構成されたインバータＩｎｖ１０、コンデンサＣ１１、インバータＩｎｖ１１、定電流回路５１および選択回路５２を備える。インバータＩｎｖ１０は、コンデンサＣ１１を充放電するが、その駆動電流の大きさは、トランジスタＴｒＰ１を流れる電流によって決定される。駆動電流が大きくなるとコンデンサＣ１１の充放電時間が短くなるので、遅延量可変回路５０の遅延時間は短くなる。一方、駆動電流が小さくなるとコンデンサＣ１１の充放電時間が長くなるので、遅延量可変回路５０の遅延時間は長くなる。
【００２５】
定電流回路５１と選択回路５２とは、トランジスタＴｒＰ１に流れる電流量を調整する機能がある。定電流回路５１はｎ個の定電流源５１-1、５１-2、…５１-nを備え、選択回路５２はｎ個のスイッチＳＷ１、ＳＷ２、…ＳＷｎを備える。ｎビットの制御信号ＣＴＬによって、ｎ個のスイッチＳＷ１〜ＳＷｎのオンオフが各々制御される。この例では、定電流源５１-1、５１-2、…５１-nの電流量は添字の数字が大きい程、大きくなるように設定されている。そして、アップ・ダウンカウンタ７０の計数値が大きいほど、定電流源５１-1〜５１-nから電流量の小さいものを選択し、アップ・ダウンカウンタ７０の計数値が小さいほど、定電流源５１-1〜５１-nから電流量の大きいものを選択するように、制御信号ＣＴＬはスイッチＳＷ１〜ＳＷｎを制御する。
なお、遅延量可変回路５０の構成は一例であり、本発明は、アップ・ダウンカウンタ７０の計数値により遅延量を切り替え可能な種々の構成による遅延量可変回路を用いることができる。
【００２６】
説明を図１に戻す。論理回路部Ｘ２には、出力Ａと、遅延量可変回路５０により出力Ｂを遅延させた出力Ｂｄとが入力され、出力Ａの反転信号と出力ＢｄとのＮＡＮＤ出力信号と、出力Ａと出力Ｂｄの反転信号とのＮＡＮＤ出力信号とを生成する。この出力信号の差分でスピーカ等の外部負荷を駆動する。出力段回路４０は、インバータバッファを多段に接続して構成される。
【００２７】
以上のような構成により、本実施形態では以下のような動作が行なわれる。なお、以下においては、説明を簡易・明瞭にするため、図２におけるｎが３の場合、即ち遅延量が、相対的に「小」、「中」及び「大」の３種の値をとり得る場合を前提とした説明を行うことにする。この場合、上述したＫは「３」となる。
【００２８】
まず、アップ・ダウンカウンタ７０は、キャリア信号の３周期の期間、アクティブなアップ信号の入力を受ける（この期間、ダウン信号はノン・アクティブである。）。したがって、この間、計数値は、アップ・ダウンカウンタ７０に入力されるクロック信号の数に応じて、段階的に増大を続ける。また、アップ・ダウンカウンタ７０は、遅延量可変回路５０における遅延量が大きくなるような信号を出力する。
これにより、遅延量は、段階的な増大を続け、また、パルス幅もまた段階的に増大し続けることになる。
この場合、出力パルスOutP、OutMは、例えば図３の前半部分に示すようになる。すなわち、遅延量は、小、中、大と次第に大きくなっていき、また、パルス幅も次第に大きくなっていく。
【００２９】
続いて、次のキャリア信号の２周期の期間、アップ・ダウンカウンタ７０は、アクティブなダウン信号の入力を受ける（この期間、アップ信号はノン・アクティブである。）。したがって、この間、計数値は段階的に減少を続ける。また、アップ・ダウンカウンタ７０は、遅延量可変回路５０における遅延量が小さくなるような信号を出力する。
これにより、遅延量は、段階的な減少を続け、また、パルス幅もまた段階的に減少し続けることになる。
この場合、出力パルスOutP、OutMは、例えば図３の後半部分に示すようになる。すなわち、遅延量は、前述の「大」の状態から、中、小と次第に小さくなっていき、また、パルス幅も次第に小さくなっていく。
【００３０】
後は、以上の２つの動作が繰り返される。すなわち、アップ・ダウンカウンタ７０は、時間間隔Ｔごとに、アクティブなアップ信号又はダウン信号を受け、それにより、遅延量は、図３に示すように、小、中、大、中、小、中、大、…という３種の値間の遷移を順次繰り返すことになる。これによって結局、パルス幅は、図３に示すように段階的に増大し又は減少する。
【００３１】
本実施形態に係るＤ級増幅回路１００では、以上のような動作が行われることにより、出力パルスOutP、OutMが無くなる時間を極力短くすることができ、微小入力信号時の歪みの発生を抑えることができる。
このことは、本実施形態と、遅延量が不変である場合との対比により、より明瞭となる。図４は、かかる場合における出力パルスOutP、OutMの例を示している。この場合、遅延量は全期間にわたってある一定の値をとり続けることになるが、出力段回路４０により所定レベル付近には不感帯があるため、入力信号が当該不感帯にあると、出力パルスが消滅してしまうのである。図４では、理論的には、幅がＷ１のパルスが出力されるはずであるところ、前記不感帯等の影響により、幅Ｗｍｉｎ以下の幅をもつパルスの出力が不可能であるため、結局、出力パルスが消滅してしまう例が示されている。
このようであると、所定レベルの付近で歪みの発生を抑えることはできない。
【００３２】
これに対して、本実施形態では、上に述べたように、このような不具合を被るおそれが極めて低減されているのである。例えば、図３における両端に示すパルスＰ１及びＰ２の幅が、仮に、前記のＷｍｉｎより小さいとすると、当該パルスＰ１及びＰ２はやはり出力されなくなるが、図３では、これら両パルスＰ１及びＰ２に挟まれた、遅延量のより大きい、即ちより幅の大きい３つのパルスが出力されるようになっているから、当該期間中、出力パルスが全く消滅してしまうということがないのである。
また、図３の幅の異なる５つのパルスを一まとまりのものとして考えると、この期間においては、これら５つのパルス幅の平均をとった幅（以下、「平均幅」という。）をもつパルスが出力されていると見ることができる。そして、この平均幅は一般に前記の最小値Ｗｍｉｎよりも小さくなり得る。つまり、このような観点からすると、本実施形態では、最小値Ｗｍｉｎの制限を越えた出力パルスを得ることもできる、ということができるのである。
このように、本実施形態では、出力パルスOutP、OutMが無くなる時間を極力短くすることができる。
【００３３】
なお、上記実施形態は、本発明に係るＤ級増幅回路の一例を示すに過ぎず、種々の変形が可能である。例えば、上記実施形態では、アップ・ダウンカウンタ７０の作用により、遅延量が、小、中、大、中、小、中、大、…を順次繰り返すようになっているが（図３参照）、本発明においては、これに代えて、小、中、大、小、中、大、小、…というように、遅延量が最大値に至った後は再び最小値に戻る、という動作を順次繰り返す形態を採用してもよい。この場合には、上記実施形態中の「ダウン信号」に代えて、アップ・ダウンカウンタ７０の計数値をリセットする「リセット信号」（不図示）を利用するとよい。これによると例えば、アップ・ダウンカウンタ７０の計数値は、一定時間だけアップ信号の入力によって段階的に増加した後、リセット信号の入力によって初期値に戻る、ということになる。
いずれにせよ、このように、一定程度整序された形で遅延量の増減が繰り返される場合においては、そうでない場合に比べて、遅延量可変回路５０及びアップ・ダウンカウンタ７０等の具体的構成をより簡易に構成することができるという利点が得られる。
ただし、場合によっては、遅延量がより乱雑に変移するような形態（例えば、小、大、中、小、大、中、…を繰り返す形態、また、正しく、ランダムに変移する形態等を含む。）もあり得てよい。本発明は、そのような形態もその範囲内におさめる。
【００３４】
また、上記実施形態では、図２におけるｎが“３”とされているが、本発明は、この点についても当然ながら限定されない。なお、当該のｎは２以上であればよいが、３以上である場合においては、遅延量の増大又は減少は、上述のように小さいものから順に大きくなっていく（又はその逆）、というかたちで行われることが好ましい。これによれば、パルス幅の調整がいわば網羅的に行われることとなり、出力パルスOutP、OutMが無くなる時間を極力短くするという効果をより実効的に得やすくなるからである。また、かかる形態によれば、制御も比較的容易である。
【図面の簡単な説明】
【００３５】
【図１】本実施形態に係るＤ級増幅回路１００の構成を示すブロック図である。
【図２】遅延量可変回路とアップ・ダウンカウンタの構成の一例を示すブロック図である。
【図３】本実施形態に係るＤ級増幅回路１００による出力パルスの例を示す図である。
【図４】図１のアップ・ダウンカウンタ７０が存在せず遅延量が不変である場合における出力パルスの例を示す図である。
【図５】遅延回路を用いた従来のＤ級増幅回路の構成を示すブロック図である。
【図６】無信号入力時と微小信号入力時おける出力パルスを示す図である。
【符号の説明】
【００３６】
１１…オペアンプ、１２ａ，１２ｂ…コンパレータ、２０…三角波発生回路、４０…出力段回路、５０…遅延量可変回路、７０…アップ・ダウンカウンタ、１００…Ｄ級増幅回路、Ｘ１…ＰＷＭ信号生成部、Ｘ２…論理回路部、Ｘ３…調整部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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