(57)【特許請求の範囲】
【請求項１】
相補的な二つの信号により駆動され差動回路構成を採る第１、第２のトランジスタと、
該第１、第２のトランジスタのそれぞれの出力と電源との間に接続された第１、第２の負荷素子と、を有し、
該第１、第２のトランジスタの出力は半導体レーザのアノード端子とカソード端子にそれぞれ接続されており、
該第１の負荷素子は、該電源と該第１のトランジスタの出力との結合を遮断する第１のスイッチと、該第１のスイッチに直列接続された第１の抵抗とを含み、該第２の負荷素子は、該電源と該第２のトランジスタの出力との結合を遮断する第２のスイッチと、該第２のスイッチに直列接続された第２の抵抗とを含み、
該第１のスイッチと該第２のスイッチは、同時にオンもしくはオフし、かつ、
該第１のスイッチのオン抵抗と該第１の抵抗が第１の終端抵抗を構成し、該第２のスイッチのオン抵抗と該第２の抵抗が第２の終端抵抗を構成する
ことを特徴とする半導体レーザ駆動回路。
【請求項２】
該第１、第２のスイッチはトランジスタにより構成されている、請求項１に記載の半導体レーザ駆動回路。
【請求項３】
相補的な二つの信号により駆動され差動回路構成を採る第１、第２のトランジスタと、
該第１、第２のトランジスタのそれぞれの出力と電源との間に接続された第１、第２の負荷素子と、を有し、
該第１、第２のトランジスタの出力は半導体レーザのアノード端子とカソード端子にそれぞれ接続されており、
該第１の負荷素子は、該電源と該第１のトランジスタの出力との結合を遮断する複数の第１のスイッチであって互いに並列に接続された該複数の第１のスイッチと、該複数の第１のスイッチに対して直列接続された第１の抵抗とを含み、該第２の負荷素子は、該電源と該第２のトランジスタの出力との結合を遮断する複数の第２のスイッチであって互いに並列に接続された該複数の第２のスイッチと、該複数の第２のスイッチに対して直列接続された第２の抵抗とを含み、
該複数の第１のスイッチと該複数の第２のスイッチにおける異なる一つの第１のスイッチと異なる一つの第２のスイッチからそれぞれなる複数の組のうちの少なくとも一組以上は、同時にオンもしくはオフし、かつ、
該複数の第１のスイッチのオン抵抗と該第１の抵抗が第１の終端抵抗を構成し、該複数の第２のスイッチのオン抵抗と該第２の抵抗が第２の終端抵抗を構成する
ことを特徴とする半導体レーザ駆動回路。
【請求項４】
該複数の第１のスイッチ及び該複数の第２のスイッチはトランジスタにより構成されており、
該複数の第１のスイッチと該複数の第２のスイッチにおける同時にオンもしくはオフする第１のスイッチと第２のスイッチからそれぞれなる複数の組は、それぞれ、異なるゲート幅を有する
請求項３に記載の半導体レーザ駆動回路。
【請求項５】
相補的な二つの信号により駆動され差動回路構成を採る第１、第２のトランジスタと、
該第１、第２のトランジスタのそれぞれの出力と電源との間に接続された第１、第２の負荷素子と、を有し、
該第１、第２のトランジスタの出力は半導体レーザのアノード端子とカソード端子にそれぞれ接続されており、
該第１の負荷素子は、互いに並列に接続された複数の第１のスイッチ回路を含み、該第２の負荷素子は、互いに並列に接続された複数の第２のスイッチ回路を含み、
該複数の第１のスイッチ回路のそれぞれは、該電源と該第１のトランジスタの出力との結合を遮断する第１のスイッチと、該第１のスイッチに直列接続された第１の抵抗とを含み、該複数の第２のスイッチ回路のそれぞれは、該電源と該第２のトランジスタの出力との結合を遮断する第２のスイッチと、該第２のスイッチに直列接続された第２の抵抗とを含み、
該複数の第１のスイッチ回路と該複数の第２のスイッチ回路における異なる一つの第１のスイッチと異なる一つの第２のスイッチからそれぞれなる複数の組のうちの少なくともいずれか一組は、同時にオンもしくはオフし、かつ、
該複数の第１のスイッチ回路における該第１のスイッチのオン抵抗と該第１の抵抗が第１の終端抵抗を構成し、該複数のスイッチ回路における該第２のスイッチのオン抵抗と該第２の抵抗が第２の終端抵抗を構成する
ことを特徴とする半導体レーザ駆動回路。
【請求項６】
該複数の第１のスイッチ回路と該複数の第２のスイッチ回路における同時にオンもしくはオフする第１のスイッチと第２のスイッチに直列接続された第１の抵抗と第２の抵抗からそれぞれなる複数の組は、それぞれ、異なる抵抗値を有する
請求項５に記載の半導体レーザ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザを駆動するための駆動回路に関するものである。
【背景技術】
【０００２】
インターネットの普及に伴い、莫大に増大した情報量を効率よく伝送するため光通信技術があらゆる場面で使用され始め、光送信機に要求される性能、機能も多様になってきている。例えば幹線やLANの通信網では大量の情報を転送するために高速変調特性が要求され、アクセス網では1:N通信に対応するためバースト信号伝送が要求される。そのため一般に、半導体レーザの駆動回路の構成は個々のアプリケーションに対して最適化されている。高速変調特性が要求されるアプリケーションでは半導体レーザと半導体レーザ駆動回路との間のインピーダンスミスマッチングによる信号波形劣化を避けるため、特許文献１および２に記載の半導体レーザ駆動回路にあるように、伝送線路と整合するための抵抗を相補出力端に設け、高周波信号の反射を低減している。ここでインピーダンス整合用の抵抗は半導体レーザ駆動回路出力トランジスタのコレクタ直近に接続する必要があり、特に高速変調が要求されるアプリケーションでは半導体レーザ駆動回路内に集積化することが望ましい。また、バースト信号伝送が要求されるアプリケーションでは、半導体レーザとレーザ駆動回路の間は直流接続する必要がある。加えて変調信号の速度が半導体レーザと半導体レーザ駆動回路間の反射による波形歪が問題にならない程度に遅い場合、無効電流の低減による回路の低消費電力化を実現するため相補出力端にインピーダンス整合用の抵抗を設けないことが多い。
【特許文献１】特開２００４−１９３４８９号公報
【特許文献２】特開２００４−０４７８３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
以上のように、半導体レーザ駆動回路出力端の最適構成はアプリケーションによって異なる。高速変調用途ではインピーダンス整合用の抵抗を内蔵する必要があり、低速変調、低消費電力用途あるいはバースト変調用途ではインピーダンス整合用抵抗はむしろ無い方が望ましい。そのため、従来、高速変調用の半導体レーザ駆動回路と低速変調用の半導体レーザ駆動回路とを別々に製造する必要があった。
【０００４】
本発明は、高速変調用の回路構成と低速変調・低消費電力用の回路構成とを選択することができる半導体レーザ駆動回路を提供することを目的としている。
【課題を解決するための手段】
【０００５】
本発明の第1の半導体レーザ駆動回路は、外部制御信号によりオン、オフ制御可能なスイッチと抵抗が直列接続された回路をコレクタ負荷とする差動トランジスタ対により構成される。相補入力信号は、差動トランジスタ対のコレクタ電流に変換され、前記差動トランジスタ対のコレクタ端に接続された半導体レーザを駆動する。
【０００６】
コレクタ負荷に接続されたスイッチがオンのとき、スイッチのオン抵抗とスイッチに直列接続された抵抗の和がインピーダンス整合用の終端抵抗となり、高周波変調動作時の反射歪を軽減する。前記差動トランジスタの片方のコレクタと半導体レーザを直流結合し、スイッチをオフとした場合、差動トランジスタの負荷は半導体レーザのみとなり、消費電流の低減を実現する。
【０００７】
前記コレクタ負荷に接続されたスイッチはトランジスタにより構成されることが望ましい。その場合、制御信号をアナログ的に加えることでオン-オフスイッチ機能に加えて、オン状態でのオン抵抗の値も制御することが可能となる。これにより本発明の半導体レーザ駆動回路を集積回路化した場合に、負荷抵抗値のプロセスばらつきを補償することも可能となる。
【０００８】
本発明の第２の半導体レーザ駆動回路は、さらにコレクタ負荷のスイッチが複数の並列接続されたスイッチ対により構成されていることを特徴とする。
【０００９】
この第2の半導体レーザ駆動回路ではコレクタ負荷となるスイッチはオン、オフによりディジタル制御される。
【００１０】
この構成において、スイッチとしてトランジスタを用い、各トランジスタのオン抵抗を適切に選ぶことにより、オンするトランジスタの数、組み合わせによってスイッチ対両端の抵抗値をディジタル的に変化させることが可能となる。これによりコレクタ負荷のインピーダンスをディジタル的に変化させることが可能となり、半導体レーザのインピーダンスが変化した場合や、回路を集積化した場合のプロセスばらつきに対してインピーダンスを調整することが可能となる。すべてのトランジスタをオフとすれば低速変調用途での低消費電力動作を実現する。
【００１１】
本発明の第３の半導体レーザ駆動回路は、前記差動トランジスタ対のコレクタ負荷が、外部制御信号によりオン、オフ可能なスイッチと抵抗が直列接続された回路が複数対並列接続されていることを特徴とする。
【００１２】
この構成においても、前記第2の半導体レーザ駆動回路同様、スイッチに直列接続された抵抗の値を適切に選ぶことにより、オンするトランジスタの数、組み合わせによって差動トランジスタ対のコレクタ負荷インピーダンスをディジタル的に制御することが可能となる。
【発明の効果】
【００１３】
本発明によれば、高速変調用の回路構成と低速変調・低消費電力用の回路構成とを外部信号により選択可能な半導体レーザ駆動回路が提供される。また、回路を集積化した場合のプロセスのばらつきに対して、インピーダンス整合用終端抵抗の値を一定に保つことが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
（第１の実施形態）
【００１５】
図１および図２は、本発明の第１の実施形態に係る半導体レーザ駆動回路を半導体レーザと共に示す回路図である。図１では、半導体レーザ駆動回路が半導体レーザに交流結合されており、図２では、半導体レーザ駆動回路が半導体レーザに直流結合されている。図１ではコレクタ負荷として接続されたトランジスタスイッチ18、20はオン状態となるが、図２ではオフ状態であっても良い。
【００１６】
図１を参照し、半導体レーザ駆動回路１０について説明する。半導体レーザ駆動回路１０は第1のトランジスタ１２、第2のトランジスタ１３、第1の抵抗１４、第２の抵抗１６、第1のスイッチ１８、第2のスイッチ２０を備えている。前記トランジスタ１２、１３のベース端子は各々相補入力端子２６ａ、２６ｂに、コレクタ端子は各々相補出力端子３０ａ、３０ｂに、エミッタ端子は変調電流源２２にそれぞれ接続される。スイッチ１８、２０の制御入力端子は調整端子２８に接続される。相補入力端子２６ａ、２６ｂにはそれぞれ相補のデータ信号が入力され、調整端子２８には制御信号が入力される。相補出力端子３０ａ、３０ｂは、それぞれ交流結合のための容量素子５２、５２ｘを介して、伝送線路５４、５４ｘの一端に接続されている。伝送線路５４、５４ｘの他端は、それぞれ直列整合抵抗５６、５６ｘの一端に接続されている。直列整合抵抗５６、５６ｘの他端は、それぞれ半導体レーザ５０のアノードとカソードとに接続されている。本実施の形態の半導体レーザ駆動回路１０は、半導体レーザ５０を差動駆動する。
【００１７】
半導体レーザ５０のアノード−カソード間のインピーダンスは、伝送線路５４、５４ｘの特性インピーダンスに比べて小さいので、本実施の形態では、これらのインピーダンス整合のために、半導体レーザ５０と伝送線路５４、５４ｘとの間には整合抵抗５６、５６ｘが設けられている。
【００１８】
半導体レーザ５０のアノードは、インダクタ５８を介して電源ライン（第１の電源）２４ａに接続されている。半導体レーザ５０のカソードは、インダクタ６０の一端に接続されており、インダクタ６０の他端と電源ライン（第２の電源：例えば接地ライン）２４ｂとの間には、バイアス電流源６２が設けられている。バイアス電流源６２は定電流源であり、半導体レーザ５０にバイアス電流を供給する。インダクタ５８、６０は、半導体レーザ５０に加えられる相補的な駆動信号が電源ライン２４ａまたはバイアス電流源６２に漏れるのを防ぐためのものである。
【００１９】
この構成において第１の抵抗１４の抵抗値は、半導体レーザ５０のインピーダンスの１／２と直列整合抵抗５６との合成インピーダンスに一致するよう設定されており、第２の抵抗１６の抵抗値は、半導体レーザ５０のインピーダンスの１／２と直列整合抵抗５６ｘとの合成インピーダンスに一致するよう設定されている。
【００２０】
なお、第１の抵抗１４の抵抗値、および、半導体レーザ５０のインピーダンスの１／２と直列整合抵抗５６との合成インピーダンスは、伝送線路５４の特性インピーダンスと同一であることが好ましく、第２の抵抗１６の抵抗値、および、半導体レーザ５０のインピーダンスの１／２と直列整合抵抗５６ｘとの合成インピーダンスは、伝送線路５４ｘの特性インピーダンスと同一であることが好ましい。
【００２１】
第１および第２のスイッチ１８、２０の各々はp型のＭＯＳトランジスタにより構成される。ＭＯＳトランジスタ１８、２０のドレイン（第１の端子）は、それぞれ第１および第２の抵抗１４、１６に接続されており、ソース（第２の端子）は電源ライン２４ａに接続されている。図１の構成ではＭＯＳトランジスタ１８、２０はオン状態で使用される。
【００２２】
図２に示した構成は、半導体レーザ駆動回路１０の相補出力端子３０ａ、３０ｂが、それぞれ容量素子５２、５２ｘを介さずに伝送線路５４、５４ｘに接続され、かつインダクタ５８が削除されている点において図１の構成と異なっている。抵抗14、16を介して差動トランジスタのコレクタに接続されているスイッチ18、20をオフ状態とすることでレーザ駆動に寄与しない無効電流を削減することが可能となる。
【００２３】
次に、第１の実施形態の半導体レーザ駆動回路１０の動作について説明する。図1において抵抗１４とスイッチ１８のオン抵抗との合成抵抗および抵抗１６とスイッチ２０のオン抵抗との合成抵抗をRB、抵抗５６、５６ｘをRD、半導体レーザ５０の直列抵抗をRLD、順方向電圧をVF、差動トランジスタ１２、１３のエミッタ側に接続される電流源２２の電流値をIM、半導体レーザ５０のバイアス電流源６２の電流値をIBとすると、トランジスタ１２がオン状態、トランジスタ１３がオフ状態で半導体レーザ５０に流れる順方向電流I1は、
【数１】
0004506640.tif 000002
で与えられる。また、トランジスタ１２がオフ状態、トランジスタ１３がオン状態では半導体レーザ５０に流れる順方向電流I2は、
【数２】
0004506640.tif 000003
で与えられる。よって相補入力端子２６ａ、２６ｂにそれぞれ相補のデータ信号が入力されると、
【数３】
0004506640.tif 000004
なるレーザ変調電流を生成する。
【００２４】
図２に示すように半導体レーザ駆動回路１０と半導体レーザ５０とを直流結合し、かつスイッチ１８、２０をオフとすると、半導体レーザ５０に流れる変調電流はIMとなるため、図１に示した交流結合型の半導体レーザ駆動回路と比べると、
【数４】
0004506640.tif 000005
倍だけ変調電流源２２の電流を少なくすることができ、低消費電力という観点で有利となる。
【００２５】
本実施形態の半導体レーザ駆動回路１０では、調整端子２８に、すなわち第１および第２のスイッチ１８、２０の制御端子にＬＯＷレベルの制御信号を外部から入力すれば、第１および第２のスイッチ１８、２０がオン状態となるので、相補出力がそれぞれ第１および第２の抵抗１４、１６と第１および第２のスイッチのオン抵抗との合成抵抗によって終端される。したがって、この半導体レーザ駆動回路１０では、半導体レーザ５０と交流結合した場合に、出力インピーダンス整合が可能な回路を構成することができる。また、この半導体レーザ駆動回路１０では、調整端子２８に、すなわち第１および第２のスイッチ１８、２０の制御端子にＨＩＧＨレベルの制御信号を外部から入力すれば、第１および第２のスイッチ１８、２０がオフ状態となるので、相補出力が終端されない。したがって、この半導体レーザ駆動回路１０では、半導体レーザ５０と直流結合した場合には、半導体レーザ５０に供給されない無効電流を減らすことが可能となる。このように、本実施形態の半導体レーザ駆動回路１０によれば、高速変調に適した交流結合用の回路構成と、低消費電力、バースト信号伝送に適した直流結合用の回路構成とを外部制御信号により選択することができる。
【００２６】
一般に、半導体レーザ駆動回路を集積化した場合、すなわち、半導体レーザ駆動回路を半導体ウエハ上に形成した場合、製造プロセスばらつき等によって、抵抗素子の抵抗値には±２０％程度の個体差が生じる。しかしながら、この半導体レーザ駆動回路１０において第１および第２のスイッチ１８、２０にＭＯＳトランジスタを用いれば、第１および第２の抵抗１４、１６の抵抗値に個体差があっても、制御信号をディジタル信号のＬＯＷレベルとＨＩＧＨレベルの間でアナログ的に与えることで第１および第２のスイッチのオン抵抗をアナログ的に変化させることができるため、相補出力の出力インピーダンスの値を所望の値に整合させることができる。したがって、この半導体レーザ駆動回路１０によれば、半導体レーザ駆動回路製造プロセスのばらつきが存在する場合でも半導体レーザ駆動回路１０と半導体レーザ５０との間におけるインピーダンスを整合することができ、半導体レーザ５０に供給される変調信号波形の劣化が低減される。
（第２の実施形態）
【００２７】
図３は、本発明の第２の実施形態に係る半導体レーザ駆動回路を示す回路図である。半導体レーザ駆動回路１０ａは、調整端子２８の代わりに調整端子２８ａ、２８ｂ、２８ｃを備えており、第１のスイッチ１８の代わりに３個の並列接続されたスイッチ１８ａ、１８ｂ、１８ｃを備えており、第２のスイッチ２０の代わりに３個の並列接続されたスイッチ２０ａ、２０ｂ、２０ｃを備えている構成において第１の実施形態と異なっている。半導体レーザ駆動回路１０ａの他の構成は、第１の実施形態と同様である。
【００２８】
半導体レーザ駆動回路１０ａと半導体レーザ５０とを直流結合する場合には、スイッチ１８ａ〜１８ｃ、２０ａ〜２０ｃはすべてオフ状態とする。一方、半導体レーザ駆動回路１０ａと半導体レーザ５０とを交流結合する場合には、第１、第２および第３の制御信号によりトランジスタ１２、１３の負荷インピーダンスを調整することが可能となる。
【００２９】
第１のスイッチ１８ａ〜１８ｃおよび第２のスイッチ２０ａ〜２０ｃの各々は、例えばトランジスタであり、本実施形態ではp型MOSトランジスタである。トランジスタ１８ａ〜１８ｃおよび２０ａ〜２０ｃのドレイン(第１の端子)はそれぞれ抵抗１４、抵抗１６の他端に接続され、トランジスタ１８ａ〜１８ｃおよび２０ａ〜２０ｃのソース(第２の端子)は電源ライン２４ａに接続されている。トランジスタ１８ａ、１８ｂ、１８ｃおよび２０ａ、２０ｂ、２０ｃのゲート（制御端子）にはそれぞれ、調整端子２８ａ、２８ｂ、２８ｃを介して、外部から第１、第２、第３の制御信号が入力される。
【００３０】
ＭＯＳトランジスタにはオン抵抗（ドレイン−ソース間抵抗）が存在するため、並列接続された複数のMOSトランジスタのうち、オン状態となるＭＯＳトランジスタの数によって抵抗１４との合成インピーダンスを変化させることが可能となる。またＭＯＳトランジスタのドレイン−ソース間抵抗はゲート幅によって調整することができる。例えば図３において１８ａ、１８ｂ、１８ｃのＭＯＳトランジスタがそれぞれ異なるゲート幅を持つとすると、オンさせるＭＯＳトランジスタの選択により抵抗１４との合成インピーダンスを調整することが可能となる。さらにオンさせるＭＯＳトランジスタの数とその組み合わせにより合成インピーダンスの調整範囲を増やし、調整精度を改善することが可能となる。
【００３１】
以上のように、本実施形態の半導体レーザ駆動回路１０ａは第１の実施形態の半導体レーザ駆動回路１０と同様の機能を有し、かつディジタル的に出力インピーダンスの値を調整することが可能となる。
（第３の実施形態）
【００３２】
図４は、本発明の第３の実施形態に係る半導体レーザ駆動回路を示す回路図である。半導体レーザ駆動回路１０ｂは、第１の抵抗１４の代わりに３つの第１の抵抗１４ａ、１４ｂ、１４ｃを備えており、第２の抵抗１６の代わりに３つの第２の抵抗１６ａ、１６ｂ、１６ｃを備えている構成において第２の実施形態と異なっている。半導体レーザ駆動回路１０ｂの他の構成は、第２の実施形態と同様である。
【００３３】
第１の抵抗１４ａ、１４ｂ、１４ｃの一端はノードＮ１に接続されており、第１の抵抗１４ａ、１４ｂ、１４ｃの他端は、それぞれ、第１のスイッチ１８ａ、１８ｂ、１８ｃに接続されている。
【００３４】
第１のスイッチ１８ａ、１８ｂ、１８ｃの各々は、例えばトランジスタであり、本実施形態ではｐ型ＭＯＳトランジスタである。トランジスタ１８ａ、１８ｂ、１８ｃのドレイン（第１の端子）は、それぞれ、抵抗１４ａ、１４ｂ、１４ｃの他端に接続されており、トランジスタ１８ａ〜１８ｃのソース（第２の端子）は電源ライン２４ａに接続されている。トランジスタ１８ａ〜１８ｃのゲート（制御端子）には、それぞれ調整端子２８ａ、２８ｂ、２８ｃを介して、外部から第２の実施形態と同様な第１の制御信号、第２の制御信号および第３の制御信号が入力される。
【００３５】
第２の抵抗１６ａ、１６ｂ、１６ｃの一端はノードＮ１に接続されており、第２の抵抗１６ａ、１６ｂ、１６ｃの他端は、それぞれ、第２のスイッチ２０ａ、２０ｂ、２０ｃに接続されている。
【００３６】
第２のスイッチ２０ａ、２０ｂ、２０ｃの各々は、例えばトランジスタであり、本実施形態ではｐ型ＭＯＳトランジスタである。トランジスタ２０ａ、２０ｂ、２０ｃのドレイン（第１の端子）は、それぞれ、抵抗１６ａ、１６ｂ、１６ｃの他端に接続されており、トランジスタ２０ａ〜２０ｃのソース（第２の端子）は電源ライン２４ａに接続されている。トランジスタ２０ａ〜２０ｃのゲート（制御端子）には、それぞれ調整端子２８ａ、２８ｂ、２８ｃを介して、外部から第２の実施形態と同様な第１の制御信号、第２の制御信号および第３の制御信号が入力される。
【００３７】
次に、半導体レーザ駆動回路１０ｂの動作について説明する。半導体レーザ駆動回路１０ｂを、図２と同様に半導体レーザ５０に直流結合させる場合、調整端子２８ａ、２８ｂ、２８ｃには外部からＨＩＧＨレベルの制御信号を入力する。これによりすべてのMOSトランジスタ１８ａ〜１８ｃ、２０ａ〜２０ｃがオフ状態となり、相補出力が半導体レーザ駆動回路１０ｂの内部では終端されない。したがって半導体レーザ５０に供給されない無効電流を削減することが可能となる。
【００３８】
半導体レーザ駆動回路１０ｂが、図１と同様に半導体レーザ５０に交流結合される場合、調整端子２８ａ、２８ｂ、２８ｃには外部からそれぞれ第１、第２および第３の制御信号が入力され、トランジスタ１８ａ〜１８ｃ、２０ａ〜２０ｃのオン状態が制御される。
【００３９】
本実施形態の半導体レーザ駆動回路１０ｂでは、調整端子２８ａ、２８ｂ、２８ｃのうち少なくともいずれか一つにＬＯＷレベルの信号を入力すれば、第１のスイッチ１８ａ、１８ｂ、１８ｃのうち少なくともいずれか一つ、および、第２のスイッチ２０ａ、２０ｂ、２０ｃのうち少なくともいずれか一つがオン状態となるので、相補出力がそれぞれ第１の抵抗１４ａ、１４ｂ、１４ｃのうちすくなくともいずれか一つ、および、第２の抵抗１６ａ、１６ｂ、１６ｃのうちすくなくともいずれか一つによって終端される。したがって、この半導体レーザ駆動回路１０ｂでも、半導体レーザ５０と交流結合された場合に、出力インピーダンス整合が可能な回路を構成することができる。
【００４０】
また、本実施形態の半導体レーザ駆動回路１０ｂでは、第１の抵抗１４ａおよび第１のスイッチ１８ａと、第１の抵抗１４ｂおよび第１のスイッチ１８ｂと、第１の抵抗１４ｃおよび第１のスイッチ１８ｃとが並列に接続されており、第２の抵抗１６ａおよび第２のスイッチ２０ａと、第２の抵抗１６ｂおよび第２のスイッチ２０ｂと、第２の抵抗１６ｃおよび第２のスイッチ２０ｃとが並列に接続されているので、第１の抵抗１４ａ、１４ｂ、１４ｃと第１のスイッチ１８ａ、１８ｂ、１８ｃとの合成インピーダンス、および、第２の抵抗１６ａ、１６ｂ、１６ｃと第２のスイッチ２０ａ、２０ｂ、２０ｃとの合成インピーダンスを調整することができる。
【００４１】
具体的には抵抗１４ａ〜１４ｃ、１６ａ〜１６ｃの抵抗値をそれぞれＲとし、トランジスタ１８ａ〜１８ｃ、２０ａ〜２０ｃのドレイン−ソース間のインピーダンスをそれぞれＲｄｓとすると、第１の抵抗１４ａ、１４ｂ、１４ｃと第１のスイッチ１８ａ、１８ｂ、１８ｃとの合成インピーダンス、および、第２の抵抗１６ａ、１６ｂ、１６ｃと第２のスイッチ２０ａ、２０ｂ、２０ｃとの合成インピーダンスは、それぞれ、トランジスタが１組オンの場合は（Ｒ＋Ｒｄｓ）となり、２組オンの場合は（Ｒ＋Ｒｄｓ）／２となり、３組オンの場合には（Ｒ＋Ｒｄｓ）／３となる。
【００４２】
このように、本実施形態の半導体レーザ駆動回路１０ｂでは、第１、第２および第３の制御信号のレベルの組み合わせを変更することによってトランジスタ１８ａ〜１８ｃ、２０ａ〜２０ｃのオン、オフを個々に制御し、第１の抵抗１４ａ、１４ｂ、１４ｃと第１のスイッチ１８ａ、１８ｂ、１８ｃとの合成インピーダンス、および、第２の抵抗１６ａ、１６ｂ、１６ｃと第２のスイッチ２０ａ、２０ｂ、２０ｃとの合成インピーダンスを調整することができる。したがって、この半導体レーザ駆動回路１０ｂによれば、半導体レーザと交流結合された場合に、第１の抵抗１４ａ〜１４ｃの抵抗値および第２の抵抗１６ａ〜１６ｃの抵抗値にプロセスばらつき等による個体差があっても、第１、第２および第３の制御信号のレベルの組み合わせを変更することによって相補出力の出力インピーダンスを所望の値に整合することができる。
【００４３】
したがって、本実施形態の半導体レーザ駆動回路１０ｂは、第２の実施形態の半導体レーザ駆動回路１０ａと同様の利点を有している。
（第４の実施形態）
【００４４】
図５は、本発明の第４の実施形態に係る半導体レーザ駆動回路を示す回路図である。半導体レーザ駆動回路１０ｃは、第１の実施形態の半導体レーザ駆動回路１０に加えて、温度モニタ部４０と制御部４２とを更に備える。
【００４５】
温度モニタ部４０は、感温素子を含んでいる。感温素子としては、例えばサーミスタが用いられる。温度モニタ部４０は、半導体レーザの温度に応じて温度信号を出力に生成する。温度モニタ部４０の出力は制御部４２の入力に接続されている。
【００４６】
制御部４２は、もう一つの入力４３を有している。この入力４３には、外部から制御信号が入力される。制御部４２は、これらの制御信号および温度信号に応じて出力信号を調整する。そのために、アナログ／ディジタル変換器（以下、ＡＤＣという）４４と、記憶部４６と、ディジタル／アナログ変換器（以下、ＤＡＣという）４８とを有している。
【００４７】
ＡＤＣ４４は、温度信号に応じた第１のディジタル信号を生成する。記憶部４６は、第１のディジタル信号に応答して第２のディジタル信号を出力する。記憶部４６は、半導体レーザの温度変動に応じて半導体レーザ駆動回路の出力インピーダンスを調整するための制御信号を生成するルックアップテーブルの役割を果たす。
【００４８】
ＤＡＣ４８の第１の入力には前記第２のディジタル信号が入力されている。第２の入力は制御部４２の入力４３に接続されており、この第２の入力には制御信号が入力される。本実施形態では、制御入力４３はＭＯＳトランジスタ１８、２０のオン、オフ選択に、第２のディジタル信号はオン状態でのＭＯＳトランジスタ１８、２０のオン抵抗制御に使用される。
【００４９】
図２に示されるように半導体レーザ駆動回路１０ｃと半導体レーザ５０とが直流結合された場合、制御部４２の入力４３には外部からＨＩＧＨレベルの制御信号が入力され、ＤＡＣ４８はこのＨＩＧＨレベルの制御信号に応じてＨＩＧＨレベルの出力信号を生成する。ＨＩＧＨレベルの信号が調整端子２８に入力されると、ＭＯＳトランジスタ１８、２０がオフ状態となる。その結果、半導体レーザ駆動回路１０ｃは、第１の実施形態と同様に半導体レーザ５０を駆動することができる。
【００５０】
一方、図１に示されるように半導体レーザ駆動回路１０ｃと半導体レーザ５０とが交流結合された場合、制御部４２の入力４３には外部からＬＯＷレベルの制御信号が入力され、ＤＡＣ４８は、このＬＯＷレベルの制御信号に応答して、第２のディジタル信号に応じたレベルのアナログ信号を生成する。この出力信号が調整端子２８に入力されると、トランジスタ１８、２０がオン状態となり、オン抵抗はアナログ的に制御することが可能となる。その結果、半導体レーザ駆動回路１０ｃは、第１の実施形態と同様に半導体レーザ５０を駆動することができる。また、半導体レーザ駆動回路１０ｃでは、この出力信号のレベルに応じてＭＯＳトランジスタ１８、２０のオン抵抗が変更される。
【００５１】
このようにして、本実施形態の半導体レーザ駆動回路１０ｃは、第１の実施形態の半導体レーザ駆動回路１０と同様な利点を有しており、更に以下の利点をも有している。本実施形態の半導体レーザ駆動回路１０ｃでは、半導体レーザ５０と交流結合された場合、トランジスタ１８、２０のインピーダンスを半導体レーザの温度変動に応じて制御することができるので、第１の抵抗１４と第１のスイッチ１８との合成インピーダンス、および、第２の抵抗１６と第２のスイッチ２０との合成インピーダンスを半導体レーザの温度変動に応じて調整することができる。したがって、この半導体レーザ駆動回路１０ｃによれば、半導体レーザのインピーダンスが温度変動によって変動しても、半導体レーザ駆動回路１０ｃの出力インピーダンスが半導体レーザのインピーダンスに自立的に整合される。故に、この半導体レーザ駆動回路１０ｃによれば、半導体レーザのインピーダンスが温度変動によって変動しても、半導体レーザに供給される変調信号波形が劣化することがない。
（第５の実施形態）
【００５２】
図６は、本発明の第５の実施形態に係る半導体レーザ駆動回路を示す回路図である。半導体レーザ駆動回路１０ｄは、第２の実施形態の半導体レーザ駆動回路１０ａに加えて、温度モニタ部４０と制御部４２ａとを更に備える。
【００５３】
本実施形態の半導体レーザ駆動回路と、図５に示した半導体レーザ駆動回路との違いは、図５では半導体レーザの動作温度に応じてアナログ的に相補出力のインピーダンスを制御しているのに対して、本実施形態ではディジタル的に相補出力のインピーダンスを制御している点である。そのため制御部４２ａはその出力部にＤＡＣを含まず、その代わりとしてＯＲ回路４８ａ、４８ｂ、４８ｃを備えている。
【００５４】
制御部４２ａの入力４３にＨＩＧＨ信号が入力された場合、ＯＲ回路４８ａ〜４８ｃの出力はすべてＨＩＧＨとなり、トランジスタ１８ａ〜１８ｃおよび２０ａ〜２０ｃはすべてオフ状態となり、図２に示した直流結合型の半導体レーザ駆動回路が構成される。半導体レーザ駆動回路１０ｄと半導体レーザ５０が交流結合された場合には入力４３にはＬＯＷレベルが入力され、トランジスタ１８ａ〜１８ｃ、２０ａ〜２０ｃは記憶部４６ａの出力信号に応じてオン、オフ制御される。このときかならず一組以上のトランジスタがオンするように記憶部４６のルックアップテーブルを作成すれば図１に示した回路構成が実現され、かつ半導体レーザのインピーダンスの温度変動に応じて相補出力のインピーダンスを制御することが可能となる。
【００５５】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態に係る半導体レーザ駆動回路を示す回路図である。（半導体レーザと交流結合された場合）。
【図２】本発明の第１の実施形態に係る半導体レーザ駆動回路を示す回路図である。（半導体レーザと直流結合された場合）。
【図３】本発明の第２の実施形態に係る半導体レーザ駆動回路を示す回路図である。
【図４】本発明の第３の実施形態に係る半導体レーザ駆動回路を示す回路図である。
【図５】本発明の第４の実施形態に係る半導体レーザ駆動回路を示す回路図である。
【図６】本発明の第５の実施形態に係る半導体レーザ駆動回路を示す回路図である。
【符号の説明】
【００５７】
１０…半導体レーザ駆動回路、１２、１３…トランジスタ、１４、１６…抵抗、１８、２０…スイッチ（トランジスタ）、２２…変調電流源、２４ａ、２４ｂ…電源ライン、２６ａ、２６ｂ…相補入力端子、２８…調整端子、３０ａ、３０ｂ…相補出力端子、５０…半導体レーザ、５２、５２ｘ…容量素子、５４、５４ｘ…伝送線路、５６、５６ｘ…直列整合抵抗、５８、６０…インダクタ、６２…バイアス電流源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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