(57)【特許請求の範囲】
【請求項１】
入力電源電圧に接続されたコイルと，前記コイルと接地電源との間に設けられた第１のスイッチング素子（LMOS）と，前記コイルと第１のスイッチング素子の接続点と出力端子との間に設けられた第２のスイッチング素子（HMOS）とをそれぞれ有し，前記出力端子が共通接続され，前記第１のスイッチング素子（LMOS）が導通開始後第１のタイミング（T1）で前記第１のスイッチング素子（LMOS）が非導通制御され，その後前記第２のスイッチング素子（HMOS）が導通開始後に前記コイルの電流がゼロになる第２のタイミング（T3）で前記第２のスイッチング素子（HMOS）が非導通制御され，その後第３のタイミング（T4）で前記第１のスイッチング素子（LMOS）が導通制御される第１及び第２のスイッチングレギュレータユニットと，
前記第１及び第２のスイッチングレギュレータユニットそれぞれに設けられ，互いに位相がずれた第１及び第２の制御パルス信号（PIN1，PIN2）をそれぞれ入力し，前記第３のタイミング（T4）が前記制御パルス信号の位相に同期するように，前記第１のスイッチング素子（LMOS）を非導通制御する第１のタイミング（T1）を制御する第１及び第２のＰＬＬ回路ユニットとを有し，
前記第１及び第２の制御パルス信号は，前記出力端子の昇圧レベルに応じた周波数に制御されていることを特徴とするスイッチングレギュレータ。
【請求項２】
請求項１において，
前記第１及び第２のＰＬＬ回路ユニットは，
前記制御パルス信号を基準パルスとして入力し，前記第１のタイミング（T1）に対応する信号を可変パルスとして入力し，前記基準パルスと可変パルスの位相差に応じた周波数のＰＬＬ出力パルスを生成するＰＬＬ回路と，前記ＰＬＬ出力パルスによりリセットされ前記第３のタイミング（T4）でセットされるフリップフロップとを有し，前記フリップフロップの出力信号により前記第１のスイッチング素子（LMOS）のスイッチング制御を行い，
前記フリップフロップのリセットのタイミングが前記第１のスイッチング素子（LMOS）を非導通制御する第１のタイミング（T1）であり，前記フリップフロップのセットのタイミングが前記第１のスイッチング素子（LMOS）を導通制御する第４のタイミング（T4）であることを特徴とするスイッチングレギュレータ。
【請求項３】
請求項２において，
さらに，前記フリップフロップの出力信号を入力して第１のスイッチング素子（LMOS）のゲート端子を駆動するバッファ回路を有し，
前記第１のスイッチング素子（LMOS）のゲート端子の信号（Gl）が，前記可変パルスとして前記ＰＬＬ回路の入力にフィードバックされることを特徴とするスイッチングレギュレータ。
【請求項４】
請求項２において，
さらに，前記フリップフロップの出力信号を入力して第１のスイッチング素子（LMOS）のゲート端子を駆動するバッファ回路とを有し，
前記フリップフロップの出力信号が，前記可変パルスとして前記ＰＬＬ回路の入力にフィードバックされることを特徴とするスイッチングレギュレータ。
【請求項５】
請求項２において，
さらに，前記フリップフロップの出力信号を入力して第１のスイッチング素子（LMOS）のゲート端子を駆動するバッファ回路とを有し，
前記フリップフロップのセット信号が，前記可変パルスとして前記ＰＬＬ回路の入力にフィードバックされることを特徴とするスイッチングレギュレータ。
【請求項６】
請求項２において，
前記第１及び第２のＰＬＬ回路ユニットは，
前記入力電源電圧が起動する電源起動時モード期間では，前記第１及び第２の制御パルス信号により前記第１のスイッチング素子のゲート端子を駆動し，
前記電源起動時モード期間後のソフトスイッチングモード期間では，前記フリップフロップの出力信号により前記第１のスイッチング素子のゲート端子を駆動してスイッチング制御を行うことを特徴とするスイッチングレギュレータ。
【請求項７】
請求項２において，
前記第１及び第２のＰＬＬ回路ユニットは，
前記入力電源電圧が起動する電源起動時モード期間では，前記ＰＬＬ回路のＰＬＬ出力パルスを前記可変パルスとして入力し，
前記電源起動時モード期間後のソフトスイッチングモード期間では，前記第１のタイミングに対応する信号を可変パルスとして入力することを特徴とするスイッチングレギュレータ。
【請求項８】
請求項２において，
前記第１及び第２のＰＬＬ回路ユニットは，
入力電源起動時の電源起動時モード期間後のソフトスイッチングモード期間では，前記制御パルス信号の第１のエッジの位相に前記第１のタイミングに対応する信号の第１のエッジの位相を同期させるよう動作し，
前記電源起動時モード期間では，前記制御パルス信号によって前記第１のスイッチング素子のゲート端子を駆動し，前記制御パルス信号の反転制御パルス信号を前記基準パルスとして入力し，前記ＰＬＬ回路のＰＬＬ出力パルスを前記可変パルスとして入力して，前記制御パルス信号の第２のエッジの位相にＰＬＬ出力パルスの第１のエッジの位相を同期させるように動作し，
前記電源起動時モード期間とソフトスイッチングモード期間とで，前記動作状態を切り替えるスイッチ手段を有することを特徴とするスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，自然転流方式のスイッチングレギュレータに関し，特に，複数のスイッチングレギュレータを並列に設けて平行して動作させるスイッチングレギュレータに関する。
【背景技術】
【０００２】
スイッチングレギュレータは，電源電圧を昇圧または降圧して昇圧電源または降圧電源を負荷に供給する。かかるスイッチングレギュレータは，入力電源電圧にコイル（インダクタ）を接続しコイルの電流を増加させてコイル内にエネルギーを蓄積させ，コイルを出力端子に接続し蓄積エネルギーにより電流を供給して出力端子に昇圧電源を生成する。例えば，車載用のスイッチングレギュレータでは，バッテリの電源電圧をスイッチングレギュレータで昇圧し，昇圧電源をエアバッグなどの負荷の駆動電圧として与えることが行われる。
【０００３】
従来のスイッチングレギュレータにおいて，スイッチング素子のスイッチング動作が，電圧印加状態または電流が流れている状態で行われるハードスイッチングの場合は，スイッチングによる損失が大きく，ヒートシンクを大型化する必要があり，小型化を阻害する要因となっている。
【０００４】
それに対して，スイッチング素子を電圧ゼロまたは電流ゼロの状態でスイッチング動作させるソフトスイッチングを実現するために，いわゆる，自然転流方式のスイッチングレギュレータが提案されている。例えば，特許文献１などである。
【０００５】
これによれば，ある制御された期間，電源電圧とグランド間にコイルを接続してコイルの電流を増加させエネルギーをコイルに蓄積し，その後コイルを出力端子に接続してコイルに蓄積されたエネルギーを出力端子に供給する。その時，コイルに流れる電流がＬＣ定数に応じて減少しやがて負電流に転流するが，このコイルに流れる電流がゼロになるタイミングでスイッチング素子を切り替える。
【特許文献１】特開２００４−２８２８３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように，自然転流方式のスイッチングレギュレータでは，コイルに流れる電流が正電流として増加し，ピーク電流から減少し負電流に切り替わる。ピーク電流の大きさによって昇圧エネルギーが異なるので，より高く昇圧するためには，ピーク電流をより大きくする必要がある。しかし，コイルのピーク電流をより大きくすると，コイルの損失が増大して，コイルサイズを大きくする必要がある。
【０００７】
そこで，複数のスイッチングレギュレータを並列に設け，各コイルのサイズを大きくすることなくより高い昇圧動作を可能にすると共に，位相をずらしてそれらを昇圧動作させることで，出力端子に一時的に大電流が流れることを防止してノイズの発生を抑えることも可能になる。
【０００８】
しかしながら，自然転流方式のソフトスイッチング動作のためのスイッチング素子の制御は複雑であり，特に，複数のスイッチングレギュレータを並列に接続して互いに位相をずらして昇圧動作させながら，出力電圧に応じてスイッチング動作させることは容易ではない。
【０００９】
そこで，本発明の目的は，並列に設けられた複数のスイッチングレギュレータを互いに位相をずらして昇圧動作させながら，出力電圧に応じてスイッチング動作させることができるスイッチングレギュレータを提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために，本発明の第１の側面によれば，
入力電源電圧に接続されたコイルと，前記コイルと接地電源との間に設けられた第１のスイッチング素子（LMOS）と，前記コイルと第１のスイッチング素子の接続点と出力端子との間に設けられた第２のスイッチング素子（HMOS）とをそれぞれ有し，前記出力端子が共通接続され，前記第１のスイッチング素子（LMOS）が導通開始後第１のタイミング（T1）で前記第１のスイッチング素子（LMOS）が非導通制御され，その後前記第２のスイッチング素子（HMOS）が導通開始後に前記コイルの電流がゼロになる第２のタイミング（T3）で前記第２のスイッチング素子（HMOS）が非導通制御され，その後第３のタイミング（T4）で前記第１のスイッチング素子（LMOS）が導通制御される第１及び第２のスイッチングレギュレータユニットと，
前記第１及び第２のスイッチングレギュレータユニットそれぞれに設けられ，互いに位相がずれた第１及び第２の制御パルス信号（PIN1，PIN2）をそれぞれ入力し，前記第３のタイミング（T4）が前記制御パルス信号の位相に同期するように，前記第１のスイッチング素子（LMOS）を非導通制御する第１のタイミング（T1）を制御する第１及び第２のＰＬＬ回路ユニットとを有し，
前記第１及び第２の制御パルス信号は，前記出力端子の昇圧レベルに応じた周波数に制御されていることを特徴とするスイッチングレギュレータが提供される。
【００１１】
上記第１の側面において好ましい態様によれば，前記第１及び第２のＰＬＬ回路ユニットは，
前記制御パルス信号を基準パルスとして入力し，前記第１のタイミング（T1）に対応する信号を可変パルスとして入力し，前記基準パルスと可変パルスの位相差に応じた周波数のＰＬＬ出力パルスを生成するＰＬＬ回路と，前記ＰＬＬ出力パルスによりリセットされ前記第３のタイミング（T4）でセットされるフリップフロップとを有し，前記フリップフロップの出力信号により前記第１のスイッチング素子（LMOS）のスイッチング制御を行い，
前記フリップフロップのリセットのタイミングが前記第１のスイッチング素子（LMOS）を非導通制御する第１のタイミング（T1）であり，前記フリップフロップのセットのタイミングが前記第１のスイッチング素子（LMOS）を導通制御する第４のタイミング（T4）であることを特徴とする。
【００１２】
上記の好ましい態様において，さらに，前記フリップフロップの出力信号を入力して第１のスイッチング素子（LMOS）のゲート端子を駆動するバッファ回路を有し，前記第１のスイッチング素子（LMOS）のゲート端子の信号（Gl）が，前記可変パルスとして前記ＰＬＬ回路の入力にフィードバックされることを特徴とする。
【００１３】
上記の好ましい態様において，さらに，前記フリップフロップの出力信号を入力して第１のスイッチング素子（LMOS）のゲート端子を駆動するバッファ回路とを有し，前記フリップフロップの出力信号が，前記可変パルスとして前記ＰＬＬ回路の入力にフィードバックされることを特徴とする。
【００１４】
上記の好ましい態様において，さらに，前記フリップフロップの出力信号を入力して第１のスイッチング素子（LMOS）のゲート端子を駆動するバッファ回路とを有し，前記フリップフロップのセット信号が，前記可変パルスとして前記ＰＬＬ回路の入力にフィードバックされることを特徴とする。
【００１５】
上記の好ましい態様において，さらに，前記第１及び第２のＰＬＬ回路ユニットは，前記入力電源電圧が起動する電源起動時モード期間では，前記第１及び第２の制御パルス信号により前記第１のスイッチング素子のゲート端子を駆動し，前記電源起動時モード期間後のソフトスイッチングモード期間では，前記フリップフロップの出力信号により前記第１のスイッチング素子のゲート端子を駆動してスイッチング制御を行う。
【００１６】
上記の好ましい態様において，さらに，前記第１及び第２のＰＬＬ回路ユニットは，前記入力電源電圧が起動する電源起動時モード期間では，前記ＰＬＬ回路のＰＬＬ出力パルスを前記可変パルスとして入力し，前記電源起動時モード期間後のソフトスイッチングモード期間では，前記第１のタイミングに対応する信号を可変パルスとして入力する。
【００１７】
上記の好ましい態様において，さらに，前記第１及び第２のＰＬＬ回路ユニットは，
入力電源起動時の電源起動時モード期間後のソフトスイッチングモード期間では，前記制御パルス信号の第１のエッジの位相に前記第１のタイミングに対応する信号の第１のエッジの位相を同期させるよう動作し，
前記電源起動時モード期間では，前記制御パルス信号によって前記第１のスイッチング素子のゲート端子を駆動し，前記制御パルス信号の反転制御パルス信号を前記基準パルスとして入力し，前記ＰＬＬ回路のＰＬＬ出力パルスを前記可変パルスとして入力して，前記制御パルス信号の第２のエッジの位相にＰＬＬ出力パルスの第１のエッジの位相を同期させるように動作し，
前記電源起動時モード期間とソフトスイッチングモード期間とで，前記動作状態を切り替えるスイッチ手段を有する。
【００１８】
上記の目的を達成するために，本発明の第２の側面によれば，
並列に設けられ出力が共通に接続され，供給される制御パルス信号に応答して前記共通出力を昇圧または降圧する第１，第２のスイッチングレギュレータと，
互いに位相がずれた第１，第２の制御パルス信号を生成する制御回路と，
前記第１，第２の制御パルス信号を供給され，当該制御パルス信号に位相同期した制御パルス信号を前記第１，第２のスイッチングレギュレータに供給する第１，第２のＰＬＬ回路ユニットとを有し，
前記制御回路は，前記第１，第２の制御パルス信号の位相ずれを維持しながら，前記スイッチングレギュレータの共通出力の電圧を監視し，当該監視電圧に応じて前記第１，第２の制御パルス信号の周波数を制御することを特徴とする。
【発明の効果】
【００１９】
ＰＬＬ回路ユニットを利用して制御パルス信号による動作制御を行うので，複数のスイッチングレギュレータの動作を互いに位相をずらして動作させながら，出力電圧Ｖｏｕｔに応じた制御パルス信号の周波数の可変制御を行うことができる。
【発明を実施するための最良の形態】
【００２０】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００２１】
図１は，自然転流方式のスイッチングレギュレータの回路及び動作波形を示す図である。入力電源Ｖｉｎ（例えば１２Ｖ）にコイル（インダクタ）Ｌが接続され，コイルＬとグランドとの間に第１のスイッチング素子としてＮ型ＭＯＳトランジスタＬＭＯＳが接続される。また，コイルＬとトランジスタＬＭＯＳとの接続点Ｖｄｓと出力端子Ｖｏｕｔとの間には第２のスイッチング素子としてＮ型ＭＯＳトランジスタＨＭＯＳが接続される。接続点Ｖｄｓには寄生容量が付随するが，それに加えて所定の容量のキャパシタＣが接続される。さらに，出力端子Ｖｏｕｔには平滑化コンデンサＣＬが設けられる。
【００２２】
図示しない制御回路は，出力電圧Ｖｏｕｔと接続点の電圧Ｖｄｓとを監視し，トランジスタＬＭＯＳ，ＨＭＯＳのゲート端子を駆動するゲート制御信号Ｇｌ，Ｇｈを生成する。図１（Ｂ）に示される動作波形には，ゲート制御信号Ｇｌ，Ｇｈと，接続点の電圧Ｖｄｓと，コイルＬに流れるコイル電流ＩＬとが示される。図１（Ｂ）には１周期分の動作波形が示され，実際の動作ではこれが繰り返される。図中，Ｔはタイミングを示し，ｔは期間または時間長を示す。
【００２３】
まず，ゲート制御信号ＧｌがＨレベルになりトランジスタＬＭＯＳが導通し（Ｔ４），コイルＬが入力電源Ｖｉｎとグランド間に接続される。その結果，コイルＬによる抵抗に対向してコイルＬを流れる電流ＩＬが徐々に上昇し，コイルＬにエネルギーが蓄積される（期間ｔ４＋ｔ０）。制御回路は，出力電圧Ｖｏｕｔに応じてトランジスタＬＭＯＳの導通期間ｔ４＋ｔ０を制御するため，トランジスタＬＭＯＳを非導通にするタイミングＴ１を制御する。つまり，タイミングＴ１でゲート制御信号ＧｌをＬレベルにしてトランジスタＬＭＯＳを非導通にする。その結果，接続点の電圧ＶｄｓがキャパシタＣの容量に応じた傾きで上昇する（期間ｔ１）。制御回路は，出力電圧Ｖｏｕｔが規定電圧，例えば４２Ｖより低いときは，タイミングＴ１を遅くするように制御し，規定電圧より高いときは，タイミングＴ１を早くするように制御する。それにより，トランジスタＬＭＯＳの導通期間（ｔ４＋ｔ０）が長くまたは短くなり，蓄積されるエネルギーが多くまたは少なくなり，コイル電流ＩＬのピーク値Ｉmaxが高くまたは低くなり，出力電圧Ｖｏｕｔは規定電圧に制御される。
【００２４】
接続点の電圧Ｖｄｓが出力電圧Ｖｏｕｔと同等の電位になるタイミングＴ２で，第２のスイッチング素子のトランジスタＨＭＯＳが導通される。その結果，コイルＬのエネルギーがトランジスタＨＭＯＳから出力端子側に放出され，出力電圧Ｖｏｕｔ側に電流が供給される（期間ｔ２）。コイルＬの電流ＩＬは，エネルギーの放出によりＬＣ定数に応じた曲線で低下する。制御回路は，タイミングＴ２からコイル電流ＩＬ＝０になるタイミングＴ３を演算で求め，そのタイミングＴ３でゲート制御信号ＧｈをＬレベルにしてトランジスタＨＭＯＳを非導通にする。
【００２５】
タイミングＴ３後の期間ｔ３では，コイル電流ＩＬが負となりコイルＬを電流ＩＬが逆流し，接続点の電圧Ｖｄｓは低下を開始する。つまり，キャパシタＣに蓄積された電荷が放電されて電圧Ｖｄｓが低下する。制御回路は，電圧Ｖｄｓを監視し，電圧Ｖｄｓ＝０になるタイミングＴ４でゲート制御信号ＧｌをＨレベルにしてトランジスタＬＭＯＳを導通させる。その結果，コイル電流ＩＬは反転して増加に向かい，期間ｔ４＋ｔ０でピーク電流Ｉmaxまで上昇する。
【００２６】
以上の動作を繰り返すことで，出力電圧Ｖｏｕｔが規定電圧の４２Ｖに制御される。そして，トランジスタＬＭＯＳを導通する期間ｔ４＋ｔ０を制御することで，コイル電流ＩＬの最大電流値Imaxを制御し，出力端子に供給するエネルギーを制御することができる。ただし，トランジスタＬＭＯＳがオフになるタイミングＴ１以降のタイミングＴ２，Ｔ３，Ｔ４は，回路定数や最大コイル電流ＩＬなどその時の回路状況により所定のタイミングになる。これらのタイミングは以下のように演算することができる。
【００２７】
コイル電流ＩＬ＝０でトランジスタＨＭＯＳがオフした後は，コイル電流ＩＬはコイルのインダクタンスＬとキャパシタの容量Ｃによる共振電流となるので，最低コイル電流Ｉminは，
Ｉmin＝（４２V-１２V）／√（Ｌ／Ｃ）
であり，コイル電流ＩＬがＩminになってから０になるまでの時間ｔ４は，
ｔ４＝Ｌ＊（Ｉmin＊０．９１６５）／１２V
となる。
【００２８】
また，期間ｔ０の間にコイル電流ＩＬが上昇し，ピーク電流Ｉmaxは，
Ｉmax＝１２V＊ｔ０／Ｌ
となり，接続点の電圧Ｖｄｓが０Ｖから４２Ｖまで上昇する時間ｔ１は，
ｔ１＝Ｃ＊４２Ｖ／Ｉmax
となる。そして，コイル電流ＩＬがピーク電流Ｉmaxから０になるまでの時間ｔ２は，
ｔ２＝Ｌ＊Ｉmax／（４２V−１２V）
となる。また，接続点の電圧Ｖｄｓが４２Ｖから０Ｖに下降する時間ｔ３は，Ｖｄｓ＝０を監視することにより検出可能である。
【００２９】
以上のように，時間ｔ１〜ｔ４は演算により求められ，時間ｔ０は出力電圧Ｖｏｕｔに応じて制御回路が決定する。そして，ＩＬ＝０のタイミングＴ３でトランジスタＨＭＯＳをオフにし，Ｖｄｓ＝０のタイミングＴ４でトランジスタＬＭＯＳをオンにするので，スイッチング時の損失を抑えることができる。
【００３０】
［マルチスイッチングレギュレータ］
次に，本実施の形態におけるスイッチングレギュレータについて説明する。図１のスイッチングレギュレータは，コイル電流ＩＬが正負に変化することを利用してソフトスイッチング動作を行う。そして，昇圧レベルを上げるためにはピーク電流Ｉmaxを高くする必要がある。しかし，それではコイルの損失が大きくなりコイルの大型化を招く。そこで，本実施の形態では，複数のスイッチングレギュレータを並列に設け，それぞれ位相をずらして動作させる。それにより，それぞれのコイルを小型化することができ，且つ出力電圧Ｖｏｕｔへの昇圧に伴うノイズを抑制することができる。
【００３１】
図２は，本実施の形態におけるマルチスイッチングレギュレータの構成図である。複数，この例では２つのスイッチングレギュレータＳＲ１，ＳＲが並列に設けられ，それらの出力が出力端子Ｖｏｕｔに共通に接続される。そして，それぞれのスイッチングレギュレータＳＲ１，ＳＲ２には，ＰＬＬ回路ユニットＰＵ１，ＰＵ２が設けられる。制御回路１００から互いに位相がずれた制御パルス信号ＰＩＮ１，ＰＩＮ２がＰＬＬ回路ユニットＰＵ１，ＰＵ２に供給され，ＰＬＬ回路ユニットＰＵ１，ＰＵ２は，それぞれの制御パルス信号ＰＩＮ１，ＰＩＮ２に位相同期して，それぞれのスイッチングレギュレータＳＲ１，ＳＲ２のトランジスタＬＭＯＳのゲート制御信号Ｇｌを制御する。
【００３２】
具体的には，制御パルス信号ＰＩＮ１，ＰＩＮ２の立ち上がりエッジとゲート制御信号Ｇｌの立ち上がりエッジの位相差に応じてトランジスタＬＭＯＳの非導通タイミングＴ１を制御し，電圧Ｖｄｓを監視してＶｄｓ＝０時のトランジスタＬＭＯＳの導通タイミングＴ４を制御する。これにより，２つのスイッチングレギュレータＳＲ１，ＳＲ２は，制御パルス信号ＰＩＮ１，ＰＩＮ２それぞれの位相に同期してスイッチング動作を行う。
【００３３】
さらに，制御回路１００は，出力電圧Ｖｏｕｔを監視し，出力電圧Ｖｏｕｔが高くなると制御パルス信号ＰＩＮ１，ＰＩＮ２の周波数を高くして，トランジスタＬＭＯＳの導通期間を短くしポンピングエネルギーを下げるように制御し，出力電圧Ｖｏｕｔが低くなると同周波数を低くしてトランジスタＬＭＯＳの導通期間を長くしポンピングエネルギーを上げるように制御する。ただし，ＰＬＬ回路ユニットＰＵ１，ＰＵ２を設けたことで，２つのスイッチングレギュレータＳＲ１，ＳＲ２の昇圧動作は，制御パルス信号ＰＩＮ１，ＰＩＮ２の位相に同期して，互いに位相が１８０度ずれた関係を維持する。
【００３４】
図３は，本実施の形態におけるＰＬＬ回路ユニットの動作を説明する図である。ＰＬＬ回路ユニットＰＵ１，ＰＵ２は，同じ構成であるので，図３にはＰＬＬ回路ユニットＰＵ１のみが示されている。ＰＬＬ回路ユニットＰＵ１は，ＰＬＬ回路ＰＬＬと，フリップフロップＦＦと，バッファ回路ＢＵＦと，シュミットトリガ回路ＳＴを有する。ＰＬＬ回路ユニットＰＵ１は，図示しないが，通常のＰＬＬと同様に，正負入力端子のパルスの位相を比較する位相比較器と，位相比較器の出力を積分するフィルタ回路と，積分された電圧値に応じた周波数のパルスを発生する電圧制御発振器ＶＣＯとを有する。フリップフロップＦＦは，リセット端子ＲがＨレベルになると出力ＱがＬレベルになり，セット端子ＳがＨレベルになると出力ＱがＨレベルになる。
【００３５】
まず，ＰＬＬ回路ＰＬＬでは，正負入力端子に，制御パルス信号ＰＩＮ１が基準パルスとし，ゲート制御信号Ｇｌが可変パルスとして入力され，両信号ＰＩＮ１，Ｇｌの位相差に応じた周波数のＰＬＬ出力ＰＬＬＯＵＴが出力される。したがって，パルス信号ＰＩＮ１とＧｌの立ち上がりエッジの位相が一致するようにＰＬＬ制御が行われる。
【００３６】
ＰＬＬ出力ＰＬＬＯＵＴは，フリップフロップＦＦのリセット端子に供給され，ＰＬＬＯＵＴの立ち上がりエッジで出力ＱがＬレベルにされる。出力Ｑは，バッファ回路ＢＵＦを介して，ゲート制御信号ＧｌとしてトランジスタＬＭＯＳのゲート端子に供給され，ゲート制御信号ＧｌがＬレベルになるタイミングＴ１で，トランジスタＬＭＯＳがオフにされる。
【００３７】
その後，スイッチングレギュレータ回路の状況に応じた時間ｔｆ（＝ｔ１＋ｔ２＋ｔ３）後に，電圧Ｖｄｓが０ＶになるタイミングＴ４で，シュミットトリガ回路ＳＴの出力がセット端子ＳをＨレベルにし，それに応答してフリップフロップ出力ＱがＨレベル，ゲート制御信号ＧｌがＨレベルになる。
【００３８】
以上のように，ＰＬＬ回路による位相同期制御により，制御パルス信号ＰＩＮ１の立ち上がりエッジとゲート制御信号Ｇｌの立ち上がりエッジの位相差に応じて，ＰＬＬ出力ＰＬＬＯＵＴが立ち上がり，トランジスタＬＭＯＳをオフにするタイミングＴ１を制御する。そして，タイミングＴ１からタイミングＴ４までの期間ｔｆは，回路の状況に応じた時間となる。即ち，スイッチングレギュレータＳＲ１の動作タイミングＴ１，Ｔ４は，制御パルス信号ＰＩＮ１の位相に同期して制御されることになる。
【００３９】
そして，制御回路１００は，出力電圧Ｖｏｕｔが高くなると，制御パルス信号ＰＩＮ１の周波数を上げて，立ち上がりエッジのタイミングＴ１４を早めようとする。それに応答して，ゲート制御信号Ｇｌの立ち上がりエッジのタイミングＴ４は遅れることになり，ＰＬＬ回路は出力ＰＬＬＯＵＴの立ち上がりエッジのタイミングＴ１を早めようと動作し，それによってゲート制御信号Ｇｌの立ち下がりエッジのタイミングＴ１が早まり，所定時間ｔｆ後のゲート制御信号Ｇｌの立ち上がりエッジのタイミングＴ４も早まり，制御パルス信号ＰＩＮ１の位相に追従しようとする。逆に，制御回路１００は，出力電圧Ｖｏｕｔが低くなると，制御パルス信号ＰＩＮ１の周波数を下げて，立ち上がりエッジのタイミングＴ１４を遅らせようとする。それに応答して，ゲート制御信号Ｇｌの立ち上がりエッジのタイミングＴ４は早まることになり，ＰＬＬ回路は出力ＰＬＬＯＵＴの立ち上がりエッジのタイミングＴ１を遅らせようと動作し，それによってゲート制御信号Ｇｌの立ち下がりエッジのタイミングＴ１が遅れ，所定時間ｔｆ後のゲート制御信号Ｇｌの立ち上がりエッジのタイミングＴ４も遅れ，制御パルス信号ＰＩＮ１の位相に追従しようとする。
【００４０】
上記のＰＬＬ回路の位相同期制御により，スイッチングレギュレータＳＲ１は，制御パルス信号ＰＩＮ１の周波数に追従して動作することになる。したがって，図２の制御回路１００が出力電圧Ｖｏｕｔに応じて制御パルス信号ＰＩＮ１，ＰＩＮ２の周波数を制御すると，それに追従して２つのスイッチングレギュレータＳＲ１，ＳＲ２が動作する。よって，制御パルス信号ＰＩＮ１，ＰＩＮ２の１８０度位相ずれを維持したまま，周波数を制御することにより，２つのスイッチングレギュレータＳＲ１，ＳＲ２の動作を位相を１８０度ずらした状態に維持しながら，それぞれで昇圧動作をさせて出力電圧Ｖｏｕｔを規定電圧４２Ｖに維持することができる。
【００４１】
なお，制御回路１００は，前述の演算に基づいて，トランジスタＨＭＯＳのゲート制御信号Ｇｈ１，Ｇｈ２の立ち上がりタイミングＴ２と立ち下がりタイミングＴ３を制御する。
【００４２】
図４は，制御パルス信号の変化を示す波形図である。制御回路１００は，制御パルス信号ＰＩＮ１，ＰＩＮ２の周波数を制御することで，立ち上がりエッジＴ１４から立ち下がりエッジＴ１１までの期間ｔｃに対応したトランジスタＬＭＯＳの導通期間を制御する。一方，立ち下がりエッジＴ１１から立ち上がりエッジＴ１４までの期間ｔｆは，前述の通り回路の状況により決まるので制御はされない。実線の状態から，周波数を上げると破線の状態になり，制御パルス信号ＰＩＮ１，ＰＩＮ２の立ち上がりエッジのタイミングＴ１４が早まることになる。ただし，両制御パルス信号の１８０度の位相ずれは維持される。逆に，破線の状態から周波数を下げると実線の状態になり，タイミングＴ１４は遅くなることになる。このように，制御回路１００は，制御パルス信号ＰＩＮ１，ＰＩＮ２の位相関係を維持しながら，周波数を出力電圧Ｖｏｕｔのレベルに応じて制御する。
【００４３】
以上のように，本実施の形態によれば，複数のスイッチングレギュレータの動作を，ＰＬＬ回路ユニットを利用してそれぞれの制御パルス信号により制御することで，複数のスイッチングレギュレータの動作の位相関係を制御パルス信号の位相関係に追従させることができるので，複数のスイッチングレギュレータの動作を所望の位相関係に維持することができる。そして，出力電圧Ｖｏｕｔを一定に維持する制御は，制御パルス信号の周波数を制御することで行うことができる。そして，それぞれのスイッチングレギュレータのピーク電流Ｉmaxを小さくしても，並列に設けた複数のスイッチングレギュレータにより一定以上の昇圧能力を得ることができる。
【００４４】
［変形例（電源起動モード）］
前述のスイッチングレギュレータは，複数のスイッチングレギュレータがそれぞれのＰＬＬ回路ユニットにより制御動作される。各スイッチングレギュレータは，コイル電流ＩＬを正，負に制御してソフトスイッチングを実現する。しかしながら，このソフトスイッチング動作を行うためには，出力電圧Ｖｏｕｔが入力電源電圧Ｖｉｎの約２倍より高い電位であることが前提条件である。したがって，電源起動時には，入力電源Ｖｉｎは１２Ｖとなるものの，出力電圧Ｖｏｕｔの昇圧動作が完了していない間は，上記の２Ｖｉｎ＜Ｖｏｕｔの前提条件を満たすことができない。そのため，電源起動時に前記前提条件が満たされていない期間，制御パルス信号ＰＩＮ１，ＰＩＮ２に基づくＰＬＬ回路ユニットによる動作制御は正常に動作しない。そこで，本実施の形態の変形例では，電源起動時モードでの動作制御を通常時のソフトスイッチングモードとは異ならせる。
【００４５】
図５は，本実施の形態の変形例におけるＰＬＬ回路ユニットの構成を示す図である。このＰＬＬ回路ユニットＰＵ１は，スイッチＳＷ１，ＳＷ２を追加している。そして，通常時のソフトスイッチングモードでは，図示された方向にスイッチＳＷ１，ＳＷ２を制御して，図３と同様の動作を実現する。そして，電源起動時モードでは，スイッチＳＷ１，ＳＷ２を図示された方向とは反対側に制御して，後述するアイドル動作を行う。
【００４６】
図６は，本実施の形態の変形例における動作波形を示す図である。横軸が時間を示している。電源起動されると，入力電源電圧Ｖｉｎは比較的短時間で立ち上がるが，出力電圧Ｖｏｕｔは徐々に立ち上がっていく。そこで，２Ｖｉｎ＜Ｖｏｕｔの前提条件を満たせない電源起動時モードでは，図５のスイッチＳＷ１，ＳＷ２は図示した方向と反対側に制御される。その結果，トランジスタＬＭＯＳのゲート制御信号Ｇｌは，制御パルス信号ＰＩＮ１と同じになる。よって，トランジスタＬＭＯＳのオン，オフのタイミングＴ４，Ｔ１は，制御パルス信号ＰＩＮ１の立ち上がりエッジＴ１４，立ち下がりエッジＴ１１と一致する。
【００４７】
さらに，ＰＬＬ回路ＰＬＬのフィードバックループは，ＰＬＬ回路出力ＰＬＬＯＵＴがそのまま可変パルスとして負入力端子に入力される。したがって，制御パルス信号ＰＩＮ１の立ち上がりエッジと出力ＰＬＬＯＵＴの立ち上がりエッジとがＰＬＬ制御により位相同期される。さらに，出力ＰＬＬＯＵＴはデューティ比５０％のパルス信号になる。そして，電源起動時モードでは，ＰＬＬ回路ＰＬＬがアイドリング動作してロック状態にされているので，ソフトスイッチングモードになってからＰＬＬ回路ＰＬＬを動作開始するよりも，モードの移行をスムーズに行うことができる。
【００４８】
次に，出力電圧Ｖｏｕｔが十分に立ち上がり２Ｖｉｎ＜Ｖｏｕｔの前提条件を満たすタイミングで，電源起動時モードからソフトスイッチングモードに切り替えられ，図５のスイッチＳＷ１，ＳＷ２は，図示した方向に制御され，前述の通常動作が行われる。ソフトスイッチングモードに切り替えられると，今度は，制御パルス信号ＰＩＮ１の立ち上がりエッジとゲート制御信号Ｇｌの立ち上がりエッジとが位相同期するよう制御される。それに伴って，ＰＬＬ回路の出力ＰＬＬＯＵＴの位相が，ＰＬＬ回路の位相同期制御により変動し，安定状態（ロック状態）では，出力ＰＬＬＯＵＴの立ち上がりエッジとゲート制御信号Ｇｌの立ち下がりエッジ（Ｔ１）とが位相同期し，且つ制御パルス信号ＰＩＮ１の立ち上がりエッジ（Ｔ１４）とゲート制御信号Ｇｌの立ち上がりエッジ（Ｔ４）とが位相同期する。
【００４９】
なお，図５の回路構成では，図６に示されるとおり，電源起動時モードからソフトスイッチングモードに遷移した時に，ＰＬＬ回路が一時的に不安定状態（アンロック状態）になる。すなわち，ソフトスイッチングモードに遷移すると，制御パルス信号ＰＩＮ１とゲート制御信号ＧｌとがＰＬＬ回路により位相同期制御される。これらの信号はモード遷移前は同じ信号だったため，モード遷移後の最初の立ち上がりエッジでは位相同期する。よって，それに応じて出力ＰＬＬＯＵＴがデューティ比５０％で立ち下がり，それに応答してゲート制御信号Ｇｌが立ち下がる（Ｔ１）。このタイミングＴ１はやや早いタイミングであり，コイルのピーク電流Ｉmaxも不十分になる。そして，次のゲート制御信号Ｇｌの立ち上がりタイミングＴ４（図示せず）は，回路状況に応じた時間ｔｆ後になるので，制御パルス信号ＰＩＮ１の立ち上がりエッジＴ１４と位相同期せず，アンロック状態になる。
【００５０】
所定の期間にわたるＰＬＬ回路の位相同期動作により，図６の安定状態に示すように出力ＰＬＬＯＵＴの位相が遅れるように制御されて，制御パルス信号ＰＩＮ１の立ち上がりエッジのタイミングＴ１４とゲート制御信号Ｇｌが立ち上がるタイミングＴ４とが位相同期して，ロック状態になる。
【００５１】
図７は，本実施の形態のさらなる変形例におけるＰＬＬ回路ユニットの構成を示す図である。また，図８は，その動作波形を示す図である。図７に示したＰＬＬ回路ユニットＰＵ１では，図５と同様にスイッチＳＷ１，ＳＷ２を設けると共に，インバータＶ１とスイッチＳＷ５を設けている。そして，通常動作時のソフトスイッチモードでは，スイッチＳＷ１，２，５は図示した方向に制御され，図３と同じ回路になる。一方，電源起動時モードでは，スイッチＳＷ１，２，５は図示した方向とは逆に制御され，アイドル動作を行う。
【００５２】
図８の動作波形にしたがって説明すると，電源起動時モードでは，スイッチＳＷ２，ＳＷ５により，ＰＬＬ回路ＰＬＬの正入力端子には基準パルスとして制御パルス信号ＰＩＮ１の反転信号／ＰＩＮ１が入力され，負入力端子には変動パルスとして出力ＰＬＬＯＵＴがそのまま入力される。また，スイッチＳＷ１により制御パルス信号ＰＩＮ１がゲート制御信号Ｇｌとして供給される。つまり，電源起動時モードのアイドル動作では，反転パルス／ＰＩＮ１の立ち上がりエッジ（Ｔ１１）と，出力ＰＬＬＯＵＴの立ち上がりエッジとが位相同期し，さらに，ＰＩＮ１＝Ｇｌであるので，両信号ＰＩＮ１，Ｇｌの立ち上がりエッジ，立ち下がりエッジはいずれも一致している（Ｔ１４＝Ｔ４，Ｔ１１＝Ｔ１）。その結果，アイドル動作では，ＰＬＬ回路がロック状態になり，且つ，出力ＰＬＬＯＵＴの立ち上がりエッジとゲート制御信号Ｇｌの立ち下がりエッジ（Ｔ１）とが位相同期した状態が維持される。
【００５３】
そこで，ソフトスイッチングモードに遷移すると，スイッチＳＷ１，ＳＷ２，ＳＷ５が反対側に切り替えられ，制御パルス信号ＰＩＮ１の立ち上がりエッジ（Ｔ１４）と，ゲート制御信号Ｇｌの立ち上がりエッジ（Ｔ４）とが位相同期制御されるように切り替えられるが，アイドル動作ではＰＩＮ１＝Ｇｌであったので，アイドル動作でのロック状態がそのまま維持される。しかも，アイドル動作で出力ＰＬＬＯＵＴの立ち上がりエッジとゲート制御信号Ｇｌの立ち下がりエッジ（Ｔ１）とが位相同期していたため，モード遷移後もその位相同期状態によって，ＰＬＬ回路のロック状態がはずれることはない。よって，図６で説明した，モード遷移時の短い期間においてＰＬＬ回路が一時的にアンロック状態になることが回避される。
【００５４】
［フィードバックループの変形例］
図９は，本実施の形態におけるＰＬＬ回路ユニットのフィードバックループの変形例を示す図である。図３では，ＰＬＬ回路ＰＬＬの負入力端子（可変パルス入力端子）にゲート制御信号Ｇｌをフィードバックした。ただし，このゲート制御信号Ｇ１はフリップフロップＦＦの出力Ｑと同位相であり，さらに接続点の電圧Ｖｄｓの反転信号（セット信号Ｓ）とも同位相である。そこで，図９（Ａ）の例では，フリップフロップＦＦの出力ＱがＰＬＬ回路の負入力端子にフィードバックされている。また，図９（Ｂ）の例では，電圧Ｖｄｓの反転信号（セット信号Ｓ）がＰＬＬ回路の負入力端子にフィードバックされている。３つのフィードバックループのいずれでも同様に動作可能である。
【００５５】
ただし，図３，図９（Ａ）の例よりも，図９（Ｂ）の例のほうがＰＬＬ回路のジッタが小さいことが判明している。この理由は必ずしも明らかではないが，次のように推察される。つまり，図３の例では，フィードバックパスが，トランジスタＬＭＯＳのゲート端子から経路に加えて，ゲート制御信号ＧｌによりトランジスタＬＭＯＳのオン，オフが制御されて，信号Ｇｌと位相が反転した接続点電圧Ｖｄｓが生成され，それが，シュミットトリガＳＴ，セット端子Ｓ，出力Ｑ，ゲート制御信号Ｇｌを経る経路も存在する。この２つのフィードバックパスによりジッタが大きくなるものと考えられる。
【００５６】
同様に，図９（Ａ）の例でも，フィードバックパスが，フリップフロップＦＦの出力Ｑから経路に加えて，ゲート制御信号ＧｌによりトランジスタＬＭＯＳのオン，オフが制御されて，位相が反転した接続点電圧Ｖｄｓが生成され，それが，シュミットトリガＳＴ，セット端子Ｓ，出力Ｑ，ゲート制御信号Ｇｌを経る経路も存在する。この２つのフィードバックパスによりジッタが大きくなるものと考えられる。
【００５７】
それに対して，図９（Ｂ）では，フィードバックパスが，ゲート制御信号ＧｌによりトランジスタＬＭＯＳのオン，オフが制御されて，信号Ｇｌと位相が反転した接続点電圧Ｖｄｓが生成され，それが，シュミットトリガＳＴ，セット端子Ｓ，出力Ｑ，ゲート制御信号Ｇｌを経る経路しか存在しない。そのため，ジッタが小さくなるものと考えられる。
【００５８】
以上説明したとおり，本実施の形態によれば，ＰＬＬ回路ユニットを利用して制御パルス信号による動作制御を行うので，複数のスイッチングレギュレータの動作を互いに位相をずらして動作させながら，出力電圧Ｖｏｕｔに応じた制御パルス信号の周波数の可変制御を行うことができる。
【００５９】
なお，上記の実施の形態では，２個のスイッチングレギュレータを例にしてい説明したが，３個またはそれ以上のスイッチングレギュレータであってもよい。その場合でも，制御パルス信号ＰＩＮは，互いに位相がずれた状態で周波数制御される。
【００６０】
さらに，スイッチングレギュレータは昇圧回路を例にして説明したが，降圧回路であっても同様にＰＬＬ回路ユニットを利用して制御パルス信号に同期して制御することができる。
【００６１】
なお，本実施の形態に示したスイッチングレギュレータ回路は，車載用の制御機器として，急速霜取り器，電気ブレーキ，LEDヘッドライト，電磁駆動バルブ，シートヒータ，電動エアコン，電動パワーステアリング，モータジェネレータなどに適用可能である。
【図面の簡単な説明】
【００６２】
【図１】自然転流方式のスイッチングレギュレータの回路及び動作波形を示す図である。
【図２】本実施の形態におけるマルチスイッチングレギュレータの構成図である。
【図３】本実施の形態におけるＰＬＬ回路ユニットの動作を説明する図である。
【図４】制御パルス信号の変化を示す波形図である。
【図５】本実施の形態の変形例におけるＰＬＬ回路ユニットの構成を示す図である。
【図６】本実施の形態の変形例における動作波形を示す図である。
【図７】本実施の形態さらなる変形例におけるＰＬＬ回路ユニットの構成を示す図である。
【図８】本実施の形態さらなる変形例における動作波形を示す図である。
【図９】本実施の形態におけるＰＬＬ回路ユニットのフィードバックループの変形例を示す図である。
【符号の説明】
【００６３】
ＳＲ１，ＳＲ２：第１，第２のスイッチングレギュレータ
ＰＵ１，ＰＵ２：ＰＬＬ回路ユニット
ＰＬＬ：ＰＬＬ回路                    ＦＦ：フリップフロップ
ＢＵＦ：バッファ回路                  ＳＴ：シュミットトリガ回路
ＬＭＯＳ：第１のスイッチング素子      ＨＭＯＳ：第２のスイッチング素子
Ｌ：コイル（インダクタ）              Ｃ：キャパシタ
ＣＬ：平滑化コンデンサ                Ｖｉｎ：入力電源
Ｖｏｕｔ：出力電圧                    ＩＬ：コイル電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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