(57)【特許請求の範囲】
【請求項１】
回路ブロックを１対の基板素体によって挟んでなるチップ本体と、上記各回路ブロック内に形成された回路パターンの端部であって且つ当該回路ブロックから露出した部分に接続された状態で、一方の上記基板素体の表面から他方の上記基板素体の表面に架けて形成された略コ字状の複数の外部電極とを備える電子部品であって、
所定誘電率の誘電体層を、上記回路パターンの露出部分を避けた状態で、上記各外部電極と上記チップ本体との間に介設し、
当該誘電体層の幅を、上記各外部電極の幅以上に設定して、当該各外部電極が当該誘電体膜上からはみ出さないようにし、
当該誘電体層が形成される上記１対の基板素体の表面の部位であって且つ上記回路パターンの露出部分の近傍に、当該露出部分の幅以上の長さの長溝を凹設した、
ことを特徴とする電子部品。
【請求項２】
請求項１に記載の電子部品において、
上記誘電体層の誘電率を、上記基板素体の誘電率よりも低く設定した、
ことを特徴とする電子部品。
【請求項３】
請求項２に記載の電子部品において、
上記誘電体層を、上記外部電極毎に分離形成して、空気層を隣り合う外部電極の間に介在させた、
ことを特徴とする電子部品。
【請求項４】
請求項１に記載の電子部品において、
上記誘電体層の誘電率を、上記基板素体の誘電率以上に設定した、
ことを特徴とする電子部品。
【請求項５】
請求項４に記載の電子部品において、
上記誘電体層を、隣り合う上記外部電極に亘って形成し、当該誘電体層を隣り合う外部電極の間にも介在させた、
ことを特徴とする電子部品。
【請求項６】
請求項１ないし請求項５のいずれかに記載の電子部品において、
上記電子部品は、コモンモードチョークコイルであり、
積層され且つ回路パターンとしてのコイルパターンをそれぞれ内部に有した上記回路ブロックとしての第１及び第２コイルブロックと、上記１対の基板素体としての１対の磁性体基板と、上記第１コイルブロックに形成されたコイルパターンの両端部にそれぞれ接続される第１外部電極及び第２外部電極と、上記第２コイルブロックに形成されたコイルパターンの両端部にそれぞれ接続される第３外部電極及び第４外部電極とを備える、
ことを特徴とする電子部品。
【請求項７】
請求項１ないし請求項６のいずれかに記載の電子部品を製造する電子部品製造方法であって、
上記チップ本体を形成する第１工程と、
上記誘電体層が形成される上記１対の基板素体の表面の部位であって且つ上記回路パターンの露出部分の近傍に、当該露出部分の幅以上の長さの長溝を凹設する第２工程と、
少なくとも上記回路パターンの露出部分を隠した状態で、所定粘性の誘電体ペーストを、一方の上記基板素体の表面から他方の上記基板素体の表面に架けて塗布することにより、上記誘電体層を形成する第３工程と、
上記外部電極を上記誘電体層上に形成する第４工程と
を具備することを特徴とする電子部品製造方法。
【請求項８】
請求項７に記載の電子部品製造方法において、
上記長溝の溝幅を、上記基板素体の厚さの１／２倍〜１／３倍に設定した、
ことを特徴とする電子部品製造方法。
【請求項９】
請求項７又は請求項８に記載の電子部品製造方法において、
１対の上記長溝を、上記回路パターンの露出部分の両側に凹設した、
ことを特徴とする電子部品製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、小型化及び高密度化が要求される電子回路に実装することができる電子部品及び電子部品製造方法に関するものである。
【背景技術】
【０００２】
従来、この種の電子部品としては、例えば特許文献１等に開示されたチップ型のコモンモードチョークコイルがある。コモンモードチョークコイルは、高速差動伝送路中のノイズを除去するために実装されるもので、ノーマルモード時に、差動信号を効率良く通し、コモンモード時に、侵入したノイズを除去する機能を有する。
近年の電子回路の小型化及び高密度化に伴い、このようなチップ型のコモンモードチョークコイルについても極小化が要求されてきている。しかし、部品の極小化は、外部電極間の狭小化を強いることとなり、外部電極間に浮遊容量を発生させる原因となる。この浮遊容量の発生は、外部電極付近における特性インピーダンスの不整合を生じさせるおそれがある。この特性インピーダンスの不整合は、ノーマルモード時における差動信号の伝送特性を低下させるだけでなく、差動信号をコモンモードノイズに変化させるという不具合を生じさせる。このような不具合を解決するために、外部電極自体を細形化する方法も考えられるが、外部電極の基板への固着力の低下が問題となる。
低誘電率誘電体を外部電極の下に敷いて、外部電極に生じる浮遊容量を抑制する技術が、例えば特許文献２等に開示されており、この技術を、チップ本体の端部に複数の外部電極が隣接するコモンモードチョークコイルのような電子部品に応用することが考えられる。【０００３】
【特許文献１】特開２０００−２７７３３５号公報
【特許文献２】特開平０８−０８３７３４号公報
【発明の開示】
【０００４】
しかし、上記特許文献２等に開示された技術を、コモンモードチョークコイルのような電子部品に適用すると、次のような問題が生じる。
図１４は、従来技術の問題点を説明するための部分概略断面図である。
上記技術を用いると、チップ本体の両端部で対向する外部電極間では、浮遊容量抑制効果を十分に発揮する。しかしながら、図１４に示すように、この技術は、高誘電率のチップ本体１００の一方端部に、低誘電率誘電体１１１，１１２を並設し、これら低誘電率誘電体１１１，１１２を覆うように外部電極１０１，１０２を形成することとなる。このため、低誘電率誘電体１１１，１１２の周縁部１０１ａ，１０２ａが高誘電率のチップ本体１００に接触した状態になる。このため、高誘電率のチップ本体１００を挟んだ状態で隣接する周縁部１０１ａ，１０２ａを電極としたコンデンサが形成されることとなり、図１４の破線で示すように、チップ本体１００の誘電率に対応した大きな浮遊容量Ｃが周縁部１０１ａ，１０２ａ間に生じることとなる。
【０００５】
この発明は、上述した課題を解決するためになされたもので、隣接した外部電極間に生じる浮遊容量の大きさを制御可能な電子部品及び電子部品製造方法を提供することを目的とする。
【０００６】
上記課題を解決するために、請求項１の発明は、回路ブロックを１対の基板素体によって挟んでなるチップ本体と、各回路ブロック内に形成された回路パターンの端部であって且つ回路ブロックから露出した部分に接続された状態で、一方の基板素体の表面から他方の基板素体の表面に架けて形成された略コ字状の複数の外部電極とを備える電子部品であって、所定誘電率の誘電体層を、回路パターンの露出部分を避けた状態で、各外部電極とチップ本体との間に介設し、誘電体層の幅を、各外部電極の幅以上に設定して、各外部電極が当該誘電体膜上からはみ出さないようにし、誘電体層が形成される１対の基板素体の表面の部位であって且つ回路パターンの露出部分の近傍に、この露出部分の幅以上の長さの長溝を凹設した構成とする。
かかる構成により、誘電体層が、各外部電極とチップ本体との間に介設され、しかも、各外部電極が当該誘電体膜上からはみ出していないので、電子部品の使用時に生じる外部電極間の浮遊容量の大きさは、誘電体層の誘電率に対応する。
【０００７】
請求項２の発明は、請求項１に記載の電子部品において、誘電体層の誘電率を、基板素体の誘電率よりも低く設定した構成とする。
かかる構成により、隣接した外部電極に生じる浮遊容量を抑制し、外部電極付近の特性インピーダンスの低下を防止することができる。
【０００８】
請求項３の発明は、請求項２に記載の電子部品において、誘電体層を、外部電極毎に分離形成して、空気層を隣り合う外部電極の間に介在させた構成とする。
かかる構成により、誘電率の最も低い空気層を外部電極間に介在させるので、隣接した外部電極に生じる浮遊容量のさらなる抑制を図ることができる。
【０００９】
請求項４の発明は、請求項１に記載の電子部品において、誘電体層の誘電率を、基板素体の誘電率以上に設定した構成とする。
かかる構成により、隣接した外部電極に生じる浮遊容量を増大させ、外部電極付近の特性インピーダンスを所望値まで低下させることができる。
【００１０】
請求項５の発明は、請求項４に記載の電子部品において、誘電体層を、隣り合う外部電極に亘って形成し、誘電体層を隣り合う外部電極の間にも介在させた構成とする。
かかる構成により、基板素体の誘電率以上の誘電率を有する誘電体層を隣接した外部電極間に介在させるので、特性インピーダンスをさらに低いレベルまで低下させることができる。
【００１１】
請求項６の発明は、請求項１ないし請求項５のいずれかに記載の電子部品において、電子部品は、コモンモードチョークコイルであり、積層され且つ回路パターンとしてのコイルパターンをそれぞれ内部に有した回路ブロックとしての第１及び第２コイルブロックと、１対の基板素体としての１対の磁性体基板と、第１コイルブロックに形成されたコイルパターンの両端部にそれぞれ接続される第１外部電極及び第２外部電極と、第２コイルブロックに形成されたコイルパターンの両端部にそれぞれ接続される第３外部電極及び第４外部電極とを備える構成とした。
【００１２】
請求項７の発明は、請求項１ないし請求項６のいずれかに記載の電子部品を製造する電子部品製造方法であって、チップ本体を形成する第１工程と、誘電体層が形成される１対の基板素体の表面の部位であって且つ回路パターンの露出部分の近傍に、露出部分の幅以上の長さの長溝を凹設する第２工程と、少なくとも回路パターンの露出部分を隠した状態で、所定粘性の誘電体ペーストを、一方の基板素体の表面から他方の基板素体の表面に架けて塗布することにより、誘電体層を形成する第３工程と、外部電極を誘電体層上に形成する第４工程とを具備する構成とした。
かかる構成により、第１工程において、チップ本体が形成され、第２工程において、回路パターンの露出部分の近傍に、露出部分の幅以上の長さの長溝が凹設される。そして、第３工程において、少なくとも回路パターンの露出部分が隠された状態で、所定粘性の誘電体ペーストが、一方の基板素体の表面から他方の基板素体の表面に架けて塗布される。このとき、誘電体ペーストが延びて、回路パターンの露出部分に侵入し、露出部分を覆って、外部電極との接続不良を発生させるおそれがある。しかし、この発明の電子部品製造方法では、第２工程において、長溝が回路パターンの露出部分の近傍に凹設されているので、誘電体ペーストは、露出部分側に延びず、この長溝内に収納される。しかも、その表面張力によって、誘電体ペーストが長溝内に引き込まれるので、誘電体ペーストが長溝から漏れ出ることはない。そして、第４工程において、外部電極がかかる誘電体層上に形成される。
【００１３】
請求項８の発明は、請求項７に記載の電子部品製造方法において、長溝の溝幅を、基板素体の厚さの１／２倍〜１／３倍に設定した構成とする。
【００１４】
請求項９の発明は、請求項７又は請求項８に記載の電子部品製造方法において、１対の長溝を、回路パターンの露出部分の両側に凹設した構成とする。
かかる構成により、誘電体ペーストの露出部分への侵入が、１対の長溝によって、完全に阻止される。
【００１５】
以上詳しく説明したように、この発明の電子部品によれば、電子部品の使用時に生じる外部電極間の浮遊容量の大きさが、誘電体層の誘電率に対応するので、部品の極小化に伴い、隣接した外部電極間の生じる浮遊容量の大きさを、誘電体層の誘電率によって自由に制御することができる。
特に、請求項２の発明に係る電子部品によれば、外部電極に生じる浮遊容量を抑制して、外部電極付近の特性インピーダンスの低下を防止するので、特性インピーダンス低下によるノイズの発生等を防止することができ、この結果、正常な動作特性を確保することができる。さらに、請求項３の発明に係る電子部品によれば、外部電極に生じる浮遊容量のさらなる抑制を図ることができるので、電子部品の動作特性をさらに向上させることができる。
【００１６】
また、請求項４及び請求項５の発明に係る電子部品によれば、外部電極付近の特性インピーダンスを所望値まで低下させることができるので、非常に便利である。
【００１７】
請求項７ないし請求項９の発明に係る電子部品製造方法によれば、第２工程において、長溝を回路パターンの露出部分の近傍に凹設し、第３工程のおける誘電体ペーストの露出部分側への延出を阻止するので、外部電極と回路パターンとの接続不良がない高性能の電子部品を製造することができる。
【図面の簡単な説明】
【００１８】
【図１】この発明の第１実施例に係る電子部品を示す外観図である。
【図２】図１の矢視Ａ−Ａ断面図である。
【図３】コイルパターンの露出部分を示す電子部品の正面図である。
【図４】電子部品の分解斜視図である。
【図５】第２工程を説明するためのチップ本体の正面図である。
【図６】チップ本体の側面図である。
【図７】不良な誘電体層を示す正面図である。
【図８】第３工程実行後のチップ本体を示す側面図である。
【図９】電子部品の作用及び効果を説明するための部分概略断面図である。
【図１０】誘電体層を有しない従来型のコモンモードチョークコイルの特性インピーダンスとこの実施例のコモンモードチョークコイルの特性インピーダンスとを示す線図である。
【図１１】この発明の第２実施例に係る電子部品の正面図である。
【図１２】第２実施例の作用及び効果を説明するための部分概略断面図である。
【図１３】製造方法の第３工程の一変形例を示す工程図である。
【図１４】従来技術の問題点を説明するための部分概略断面図である。
【符号の説明】
【００１９】
１…電子部品、  ２…チップ本体、  ３…第１コイルブロック、  ４…第２コイルブロック、  ５，６…磁性体基板、  ５ａ，６ａ…表面、  ５ｂ，６ｂ…側面、  ７−１〜７−４…外部電極、  ８，８′…誘電体層、  ９…長溝、  ３３，４１…コイルパターン、  ３３ａ１，３３ｃ１，４１ｂ１，４１ａ１…先端、  ８１…下誘電体層部、  ８２…上誘電体層部、  Ｂ…間隙、  Ｃ…浮遊容量、  Ｔ…厚さ、  Ｗ７，Ｗ８，ｄ１，ｄ２…幅。
【発明を実施するための最良の形態】
【００２０】
以下、この発明の最良の形態について図面を参照して説明する。
【実施例１】
【００２１】
図１は、この発明の第１実施例に係る電子部品を示す外観図であり、図２は、図１の矢視Ａ−Ａ断面図であり、図３は、コイルパターンの露出部分を示す電子部品の正面図であり、図４は、電子部品の分解斜視図である。
この実施例の電子部品１は、コモンモードチョークコイルであり、図１ないし図３に示すように、チップ本体２と第１ないし第４外部電極７−１〜７−４とで構成されている。【００２２】
チップ本体２は、回路ブロックとしての第１及び第２コイルブロック３，４を基板素体としての磁性体基板５，６によって上下から挟んでなる。【００２３】
第１コイルブロック３は、図４に示すように、磁性体基板５上に積層された絶縁層３１，３２とコイルパターン３３とで構成されている。
具体的には、磁性体基板５上に、絶縁層３１が積層されて、コイルパターン３３の一方端部３３ａがこの絶縁層３１上に形成されている。この一方端部３３ａの先端３３ａ１は絶縁層３１の縁に至り、第１コイルブロック３から露出している。そして、ビアホール３２ａを有した絶縁層３２が、一方端部３３ａの上から絶縁層３１上に積層され、コイルパターン３３がこの絶縁層３２上に形成されている。このコイルパターン３３の他方端部３３ｃの先端３３ｃ１は絶縁層３２の縁に至り、第１コイルブロック３から露出している。そして、コイルパターン３３の内側端部３３ｂと一方端部３３ａの後端３３ａ２とが、絶縁層３２に設けられたビアホール３２ａを通じて電気的に接続されている。
このようなコイルパターン３３は、平面型のスパイラル状コイルパターンであり、一方端部３３ａを除くコイルパターン３３の全ての部分が絶縁層３２の表面にパターン形成されている。【００２４】
一方、第２コイルブロック４は、第１コイルブロック３上に積層されたコイルパターン４１と絶縁層４０，４２，４３とで構成されている。
具体的には、絶縁層４０が第１コイルブロック３のコイルパターン３３上に積層され、コイルパターン４１がこの絶縁層４０上に形成されている。このコイルパターン４１の一方端部４１ａの先端４１ａ１は、絶縁層４０の縁に至り、第２コイルブロック４から露出している。そして、ビアホール４２ａを有した絶縁層４２が、コイルパターン４１の上から積層され、コイルパターン４１の他方端部４１ｂがこの絶縁層４２上に形成されている。この他方端部４１ｂの先端４１ｂ１は絶縁層４２の縁に至り、第２コイルブロック４から露出している。そして、コイルパターン４１の内側端部４１ｃと他方端部４１ｂの後端４１ｂ２とがビアホール４２ａを通じて電気的に接続されている。
このようなコイルパターン４１は、コイルパターン３３と同様に、平面型のスパイラル状コイルパターンであり、他方端部４１ｂを除くコイルパターン４１の全ての部分が絶縁層４０の表面にパターン形成されている。
そして、コイルパターン４１の他方端部４１ｂを覆うように、絶縁層４３が積層され、磁性体基板６が、図示しない接着剤によって絶縁層４３上に接着されている。【００２５】
また、図１ないし図４において、符号９は、長溝である。
この長溝９は、後述する製造時に、誘電体層８が、第１のコイルブロック３，第２のコイルブロック４側にはみ出て、コイルパターン３３，４１の露出部分である先端３３ａ１，３３ｃ１，４１ｂ１，４１ａ１にかかることを防止するための溝である。後述する電子部品１の製造方法の第２工程説明時において詳しく説明するが、図２に示すように、各長溝９は、誘電体層８が形成される磁性体基板５，６の側面５ｂ，６ｂにそれぞれ凹設され、しかも、上下の長溝９，９は、露出部分である先端３３ａ１（３３ｃ１），４１ｂ１（４１ａ１）の近傍に配設されている。そして、各長溝９は、、露出した各先端３３ａ１（３３ｃ１，４１ｂ１，４１ａ１）の幅以上の長さに設定されている。【００２６】
チップ本体２は、以上の如き構造をなし、第１ないし第４外部電極７−１〜７−４が、図１に示すように、このチップ本体２の外側に形成されている。
具体的には、図１ないし図３に示すように、第１外部電極７−１は、コイルパターン３３の一方端部３３ａの露出した先端３３ａ１に接続され、第２外部電極７−２は、コイルパターン３３の露出した先端３３ｃ１に接続されている。これにより、実装時に、差動信号等をコイルパターン３３に通すことができるようになっている。また、第３外部電極７−３は、コイルパターン４１の他方端部４１ｂの露出した先端４１ｂ１に接続され、第４外部電極７−４は、コイルパターン４１の露出した先端４１ａ１に接続されている。これにより、実装時に、差動信号等をコイルパターン４１に通すことができるようになっている。【００２７】
上記の如くコイルパターン３３，４１に接続された外部電極７−１〜７−４は、図１及び図２に示すように、上方の磁性体基板６の表面６ａから下方の磁性体基板５の表面５ａに架けて形成されており、その外形は略コ字状をなす。
しかし、この実施例の電子部品は、各外部電極７−１（７−２〜７−４）をチップ本体２に直接接触させていない。すなわち、誘電体層８がチップ本体２の外側に形成され、各外部電極７−１（７−２〜７−４）は、この誘電体層８の上に形成されている。
具体的には、誘電体層８は、各外部電極７−１（７−２〜７−４）に対応して分離形成されている。例えば、図１において、外部電極７−１に対応した誘電体層８は、隣接する外部電極７−３に対応した誘電体層８と分離しており、これにより、外部電極７−１，７−３との間に、空気層を介在させている。
また、各誘電体層８は、下誘電体層部８１と上誘電体層部８２とで構成され、これにより、誘電体層８は、コイルパターン３３，４１の露出部分３３ａ１，３３ｃ１，４１ａ１，４１ｂ１を避けた状態で、各外部電極７−１（７−２〜７−４）とチップ本体２との間に介在することとなる。すなわち、図２に示すように、各誘電体層８の下誘電体層部８１は、Ｌ字状をなして、磁性体基板５の表面５ａと側面５ｂに付着し、上誘電体層部８２も、Ｌ字状をなして、磁性体基板６の表面６ａと側面６ｂに付着している。これにより、図３に示すように、誘電体層８は、コイルパターン３３，４１の先端３３ａ１（３３ｃ１），４１ｂ１（４１ａ１）を覆わず、外部電極７−１，７−３（７−２，７−４）の中央部のみが先端３３ａ１（３３ｃ１），４１ｂ１（４１ａ１）を覆うようにして接続している。
また、図１に示すように、誘電体層８の幅即ち下誘電体層部８１及び上誘電体層部８２の幅Ｗ８は、外部電極７−１〜７−４の幅Ｗ７よりも広く設定され、各外部電極７−１（７−２〜７−４）が各誘電体層８からはみ出さないようにされている。そして、誘電体層８の誘電率は、磁性体基板５，６の誘電率よりも低く設定されている。【００２８】
ここで、この実施例の電子部品１を構成する部材の材料について述べておく。
磁性体基板５，６は、誘電率（比誘電率）が１０〜１５のフェライトを材料とした。また、第１及び第２コイルブロック３，４の絶縁層３１，３２及び絶縁層４０，４２，４３は、誘電率が３．２のポリイミド樹脂を材料としたが、エポキシ樹脂，ベンゾシクロブテン樹脂等の樹脂類やＳｉＯ2等のガラスやガラスセラミックス等も適用することができる。そして、コイルパターン３３，３３ａ及びコイルパターン４１，４１ｂは、Ａｇを材料とした。勿論、Ｐｂ，Ｃｕ，Ａｌ等の金属又はこれらの合金を用いることもできる。また、磁性体基板６接着用の接着剤は、熱硬化性のポリイミド樹脂を材料とした。そして、外部電極７−１〜７−４は、Ａｇ膜の上にＮｉを成膜したものであるが、Ａｂ−Ｐｄ，Ｃｕ，ＮｉＣｒ又はＮｉＣｕ等の材料を含む金属成膜の上に、Ｓｎ、Ｓｎ−Ｐｂ等の金属膜を成膜しても良い。
そして、誘電体層８は、絶縁層３１等と同じく、誘電率が３．２のポリイミド樹脂を材料としており、磁性体基板５，６よりも誘電率を低くしている。勿論、誘電率が３．２程度のエポキシ樹脂，ベンゾシクロブテン樹脂等の樹脂類やＳｉＯ2等のガラスやガラスセラミックス等も適用することができる。【００２９】
次いで、この実施例の電子部品１の製造方法について説明する。なお、この製造方法は、この発明の電子部品製造方法を具体的に実現するものでもある。
この実施例の製造方法は、第１工程ないし第４工程の４つの工程からなる。【００３０】
まず、第１工程を実行する。第１工程は、チップ本体２を形成する工程であり、図４に示すように、フォトリソグラフィ法によって、絶縁層３１，３２，４０，４２，４３とコイルパターン３３，３３ａ，４１，４１ｂとを、磁性体基板５上に順次積層した後、磁性体基板６を第２コイルブロック４上で加熱・加圧し、冷却して接着することにより、チップ本体２を形成する。この工程は周知の技術であるので、詳細な記載は省略する。【００３１】
次に、第２工程を実行する。第２工程は、長溝を凹設する工程である。
図５は、第２工程を説明するためのチップ本体の正面図であり、図６は、チップ本体の側面図である。
図５及び図６に示すように、第２工程においては、１対の長溝９，９を、コイルパターン３３，４１の露出部分即ち先端３３ａ１（３３ｃ１），４１ｂ１（４１ａ１）の上下方向両側に凹設する。
具体的には、一方の長溝９を磁性体基板５の側面５ｂの上側に形成すると共に、他方の長溝９を磁性体基板６の側面６ｂの下側に形成して、これら長溝９，９を先端３３ａ１（３３ｃ１），４１ｂ１（４１ａ１）の近傍に位置させる。これら長溝９，９の長さは、先端３３ａ１（３３ｃ１），４１ｂ１（４１ａ１）の幅ｄ１以上に設定する。この実施例では、図５に示すように、長溝９，９の長さを磁性体基板５，６の側面５ｂ，６ｂの幅一杯の長さに設定した。また、長溝９の溝幅ｄ２は、図６に示すように、磁性体基板５，６の厚さＴの１／２倍〜１／３倍に設定する。かかる長溝９は、周知のサンドブラスト法やレーザ等による切削工法によって行うことができる。【００３２】
そして、第３工程を実行する。第３工程は、誘電体層８を形成する工程である。
図７は、不良な誘電体層を示す正面図であり、図８は、第３工程実行後のチップ本体を示す側面図である。
第３工程では、コイルパターン３３，４１の先端３３ａ１（３３ｃ１），４１ｂ１（４１ａ１）が露出した面をマスクやスクリーンで覆った状態で、所定粘性の誘電体ペーストを、ローラー工法又はスクリーン印刷法等によって磁性体基板６の表面６ａから磁性体基板５の表面５ａに架けて塗布する。このとき、磁性体基板５，６の側面５ｂ，６ｂが平坦であると、例えば、図７に示すように、上誘電体層部８２を形成すべき上側の誘電体ペーストが必要以上に下方に延びて、上誘電体層部８２の延出部８２ａが先端３３ａ１を覆い、外部電極７−１とコイルパターン３３との接続不良を発生させるおそれがある。また、下側の誘電体ペーストが、下方に縮められ、例えば、外部電極７−３の下側に、十分な大きさの下誘電体層部８１を形成することができないという事態が生じるおそれもある。【００３３】
しかし、この実施例では、上記したように、第２工程において、長溝９，９を磁性体基板５，６の側面５ｂ，６ｂに形成して、これら長溝９，９を先端３３ａ１（３３ｃ１），４１ｂ１（４１ａ１）の近傍に位置させているので、余分な誘電体ペーストが長溝９，９内に収納される。例えば、図８の矢印で示すように、誘電体ペーストをチップ本体２の上から下に塗布する場合においては、磁性体基板６上の誘電体ペースト８２′は、磁性体基板６の側面６ｂから第１及び第２コイルブロック３，４側に延出しようとするが、余分な誘電体ペースト８２′は長溝９内に落ち込む。しかも、誘電体ペースト８２′が、その表面張力によって長溝９内に引き込まれるので、誘電体ペースト８２′が長溝９から漏れて、コイルパターン３３，４１の先端３３ａ１（３３ｃ１），４１ｂ１（４１ａ１）を覆うようなことはない。一方、磁性体基板５上の誘電体ペースト８１′は、磁性体基板５の側面５ｂの下方に縮まろうとするが、長溝９内に入り込んだ誘電体ペースト８１′が縮み力に抗するため、誘電体ペースト８１′は縮むことなく、所望の大きさに塗布される。【００３４】
最後に、第４工程を実行する。第４工程は、外部電極７−１〜７−４を第３工程で形成した誘電体層８上に形成する工程である。
すなわち、Ａｇを含む導電性ペーストを外部電極７−１〜７−４の形成位置に塗布したり、スパッタリングや蒸着等でＡｇ膜を成膜しする。そして、このＡｇ膜の上に、湿式電解メッキで、Ｎｉの金属膜をさらに形成することで、外部電極７−１〜７−４を形成する。【００３５】
次に、この実施例の電子部品が示す作用及び効果について説明する。
図９は、電子部品の作用及び効果を説明するための部分概略断面図である。
図１において、外部電極７−１〜７−４を図示しない伝送線路に接続すると、電子部品１はコモンモードチョークコイルとして機能し、ノーマルモード時に、差動信号を効率良く通し、コモンモード時に、侵入したノイズを除去する。
ところで、外部電極７−１，７−３（７−２，７−４）間が狭いと、その間に浮遊容量が生じる。しかし、この実施例の電子部品１では、上記したように、誘電体層８を各外部電極７−１（７−２〜７−４）と磁性体基板５，６との間に介設し、しかも、外部電極７−１，７−３（７−２，７−４）間に、空気層を介在させている。したがって、図９に示すように、外部電極７−１，７−３（７−２，７−４）間の間隙Ｂには、浮遊容量は生じない。浮遊容量Ｃは、破線で示すように、誘電率が高い磁性体基板５（６）の部位であって且つ外部電極７−１，７−３（７−２，７−４）間の部位に生じる。しかしながら、３．２という低誘電率の誘電体層８が外部電極７−１，７−３（７−２，７−４）と磁性体基板５（６）との間に介在し、しかも、外部電極７−１，７−３（７−２，７−４）が誘電体層８上からはみ出さない構造となっているので、浮遊容量Ｃを生じさせる電界は誘電体層８を必ず通ることとなり、誘電体層８によって減衰される。この結果、隣接した外部電極７−１，７−３（７−２，７−４）間に生じる浮遊容量Ｃが抑制され、外部電極７−１，７−３（７−２，７−４）付近の特性インピーダンスの低下が抑えられる。【００３６】
発明者等は、かかる特性インピーダンス低下抑制効果を確認すべく、誘電体層を有しない従来型のコモンモードチョークコイルにおける特性インピーダンスとこの実施例のコモンモードチョークコイルにおける特性インピーダンスとの比較測定を行った。
図１０は、誘電体層を有しない従来型のコモンモードチョークコイルの特性インピーダンスとこの実施例のコモンモードチョークコイルの特性インピーダンスとを示す線図である。
この測定では、特性インピーダンスが１００Ωの伝送線路にそれぞれのコモンモードチョークコイルを実装して、ＴＤＲ（Time Domain Reflectmetry）により各部位の特性インピーダンスを測定した。
図９において破線で示す曲線Ｓ１が誘電体層を有しない従来型のコモンモードチョークコイルの特性インピーダンスであり、実線で示す曲線Ｓ２がこの実施例のコモンモードチョークコイルの特性インピーダンスである。図９に示すように、０．４〜０．５（ｐｓｅｃ）の位置範囲が外部電極７−１〜７−４付近であり、曲線Ｓ１，Ｓ２が共に減衰している。しかし、曲線Ｓ１に示すように、従来型のコモンモードチョークコイルでは、この範囲において、８４Ωまで減衰しているのに対し、この実施例のコモンモードチョークコイルでは、８８Ωまでの減衰で済んでおり、伝送線路との整合をとることができることが判る。
【実施例２】
【００３７】
次に、この発明の第２実施例について説明する。
図１１は、この発明の第２実施例に係る電子部品の正面図であり、図１２は、第２実施例の作用及び効果を説明するための部分概略断面図である。
この実施例の電子部品は、外部電極７−１〜７−４付近の特性インピーダンスを低減させる構造とした点が、上記第１実施例と異なる。
具体的には、図１１に示すように、分離していない一層の誘電体層８′を、隣接した外部電極７−１，７−３（７−２，７−４）全体に亘って形成した。すなわち、コイルパターン３３，４１の先端３３ａ１（３３ｃ１），４１ｂ１（４１ａ１）の部分のみを回避して、一層の誘電体層８′を、外部電極７−１，７−３（７−２，７−４）の下側に形成し、隣接した外部電極７−１，７−３（７−２，７−４）の間にも誘電体層８′が介在するようにした。そして、この誘電体層８′の誘電率を、磁性体基板５，６の誘電率以上に設定した。【００３８】
上記したように、この実施例では、誘電体層８′を各外部電極７−１（７−２〜７−４）と磁性体基板５，６との間に介設し、しかも、外部電極７−１，７−３（７−２，７−４）間にも誘電体層８′を介在させている。したがって、図１２に示すように、外部電極７−１，７−３（７−２，７−４）間の間隙Ｂにも誘電体層８ｂ′が存在するので、この部分にも、浮遊容量が生じる。このため、浮遊容量Ｃは、破線で示すように、磁性体基板５（６）の部位だけでなく、誘電体層８′の存在する部分にも生じる。しかも、誘電体層８′の誘電率を１０〜１５以上に設定してあるので、非常に大きな浮遊容量Ｃが、隣接した外部電極７−１，７−３（７−２，７−４）間に生じ、外部電極７−１，７−３（７−２，７−４）付近の特性インピーダンスが大きく低下することとなる。
その他の構成、作用及び効果は、上記第１実施例と同様であるので、その記載は省略する。【００３９】
なお、この発明は、上記実施例に限定されるものではなく、発明の要旨の範囲内において種々の変形や変更が可能である。
例えば、上記実施例では、基板素体として磁性体基板５，６を適用したが、誘電体基板や絶縁体基板を基板素体として適用することもできる。
また、上記実施例では、製造方法の第２工程において、１対の長溝９，９を、磁性体基板５，６にそれぞれ凹設したが、１つの長溝９を、磁性体基板５，６のいずれか一方にのみ凹設するようにしても良い。【００４０】
また、上記実施例では、製造方法の第３工程において、誘電体ペーストを、ローラー工法又はスクリーン印刷法等によってチップ本体２の上から下へ塗布する例について説明したが、部分的ディップ法によって、誘電体ペーストをチップ本体２に塗布することもできる。すなわち、図１３の（ａ）に示すように、チップ本体２の磁性体基板５，６の間隔と略等しい間隔Ｄで形成された凹部２０１，２０２を上向きにしてマスク２００を配置すると共に、誘電体ペースト８１′，８２′を凹部２０１，２０２にそれぞれ溜めておく。そして、図１３の（ｂ）に示すように、凹部２０１，２０２の薄い底部をピン２１０，２１０を用いて突き上げて、誘電体ペースト８１′，８２′を盛り上げた状態で、チップ本体２をこの盛り上がった誘電体ペースト８１′，８２′の表面に向けて下降させる。そして、図１３の（ｃ）に示すように、チップ本体２が誘電体ペースト８１′，８２′表面に接触し時点で、チップ本体２を誘電体ペースト８１′，８５′表面に押しつけることにより、誘電体ペースト８１′，８２′が磁性体基板５，６の端面に付着する。しかる後、図１３の（ｄ）に示すように、チップ本体２を引き上げることで、磁性体基板５，６に付着した誘電体ペースト８１′，８２′が表面張力によって、チップ本体２の長溝９内に引き込まれる。この結果、誘電体ペースト８１′，８２′がコイルパターン３３，４１の先端３３ａ１（３３ｃ１），４１ｂ１（４１ａ１）を覆うことなく、磁性体基板５，６の所望箇所にのみ部分的にディップされることとなる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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