(57)【特許請求の範囲】
【請求項１】
容量性負荷を形成するトランスデューサの静電容量性素子の両極電位を変化させてその静電容量性素子を駆動制御する容量性素子駆動装置において、
前記容量性負荷の駆動状態、初期状態をそれぞれ設定するべく、前記トランスデューサの静電容量性素子の各電極に印加する電位を可変制御する電極電位制御手段を設け、
前記初期状態の設定のために前記各電極の電位が正方向および負方向のいずれか同一方向に同時に変化する間は高いハイインピーダンスで前記電極電位制御手段より各電極に印加する電位を制御し、前記駆動状態設定のために前記各電極間を充放電する間は前記ハイインピーダンスよりも低いローインピーダンスで前記電極電位制御手段より各電極に印加する電位を制御するインピーダンス制御を行うことを特徴とする容量性素子駆動装置。
【請求項２】
容量性負荷を形成するトランスデューサの静電容量性素子の両極電位を変化させてその静電容量性素子を駆動制御する容量性素子駆動装置において、
複数のスイッチ素子を有し、前記容量性負荷の駆動状態、初期状態をそれぞれ設定するべく、各スイッチ素子のオンオフのタイミングを制御することにより前記トランスデューサの静電容量性素子の電極に印加する電位を可変可能に構成した電極電位制御手段を設け、
前記初期状態の設定のために前記各電極の電位が正方向および負方向のいずれか同一方向に同時に変化する間は高いハイインピーダンスで前記電極電位制御手段より各電極に印加する電位を制御し、前記駆動状態設定のために前記各電極間を充放電する間は前記ハイインピーダンスよりも低いローインピーダンスで前記電極電位制御手段より各電極に印加する電位を制御するインピーダンス制御を行うことを特徴とする容量性素子駆動装置。
【請求項３】
容量性負荷を形成するトランスデューサの静電容量性素子の両極電位を変化させてその静電容量性素子を駆動制御する容量性素子駆動装置において、
複数のＭＯＳトランジスタを有し、前記容量性負荷の駆動状態、初期状態をそれぞれ設定するべく、各ＭＯＳトランジスタを異なるゲート電圧でオンオフ制御することにより前記トランスデューサの静電容量性素子の電極に印加する電位を可変可能に構成した電極電位制御手段を設け、
前記初期状態の設定のために前記各電極の電位が正方向および負方向のいずれか同一方向に同時に変化する間は低いゲート電圧で前記ＭＯＳトランジスタを駆動させて高いハイインピーダンスで前記電極電位制御手段より各電極に印加する電位を制御し、前記駆動状態設定のために前記各電極間を充放電する間は高いゲート電圧で前記ＭＯＳトランジスタを駆動させて前記ハイインピーダンスよりも低いローインピーダンスで前記電極電位制御手段より各電極に印加する電位を制御するインピーダンス制御を行うことを特徴とする容量性素子駆動装置。
【請求項４】
容量性負荷を形成するトランスデューサの静電容量性素子の両極電位を変化させてその静電容量性素子を駆動制御する容量性素子駆動装置において、
複数のバイポーラトランジスタを有し、前記容量性負荷の駆動状態、初期状態をそれぞれ設定するべく、各バイポーラトランジスタを異なるベース電流でオンオフ制御することにより前記トランスデューサの静電容量性素子の電極に印加する電位を可変可能に構成した電極電位制御手段を設け、
前記初期状態の設定のために前記各電極の電位が正方向および負方向のいずれか同一方向に同時に変化する間は低いベース電流で前記バイポーラトランジスタを駆動させて高いハイインピーダンスで前記電極電位制御手段より各電極に印加する電位を制御し、前記駆動状態設定のために前記各電極間を充放電する間は高いベース電流で前記バイポーラトランジスタを駆動させて前記ハイインピーダンスよりも低いローインピーダンスで前記電極電位制御手段より各電極に印加する電位を制御するインピーダンス制御を行うことを特徴とする容量性素子駆動装置。
【請求項５】
容量性負荷を形成するトランスデューサの静電容量性素子の両極電位を変化させてその静電容量性素子を駆動制御する容量性素子駆動装置において、
前記容量性負荷の駆動状態、初期状態をそれぞれ設定するべく前記トランスデューサの静電容量性素子の各電極に印加する電位を可変制御する電極電位制御手段を設けるとともに、前記各電極の電位の互いの変化を検知する隣接出力信号変化検知手段を設け、
前記初期状態の設定のために前記各電極の電位が正方向および負方向のいずれか同一方向に同時に変化して、それが前記隣接出力信号変化検知手段で検知されるとき、高いハイインピーダンスで前記電極電位制御手段より各電極に印加する電位を制御し、前記駆動状態設定のために前記各電極間を充放電する際の電位変化が前記隣接出力信号変化検知手段で検知されるとき、前記ハイインピーダンスよりも低いローインピーダンスで前記電極電位制御手段より各電極に印加する電位を制御するインピーダンス制御を行うことを特徴とする容量性素子駆動装置。
【請求項６】
前記電極電位制御手段によりハイインピーダンスで駆動するときの両方の電極を制御するインピーダンス比とローインピーダンスで駆動するときの両極の電極を制御するインピーダンス比とが同じになるように構成したことを特徴とする請求項５記載の容量性素子駆動装置。
【請求項７】
容量性負荷を形成するトランスデューサの静電容量性素子の両極電位を変化させてその静電容量性素子を駆動制御する容量性素子駆動装置において、
前記容量性負荷の駆動状態、初期状態をそれぞれ設定するべく前記トランスデューサの静電容量性素子の各電極に印加する電位を可変制御する電極電位制御手段を設けるとともに、前記各電極の電位の互いの変化を検出する検出手段を設け、
前記初期状態の設定のために前記各電極の電位が正方向および負方向のいずれか同一方向に同時に変化して、それが前記検出手段で検出される場合は高いハイインピーダンスで前記電極電位制御手段より各電極に印加する電位を制御し、前記駆動状態設定のために前記各電極間を充放電する際の電位変化が前記検出手段で検出される場合は前記ハイインピーダンスよりも低いローインピーダンスで前記電極電位制御手段より各電極に印加する電位を制御するインピーダンス制御を行うことを特徴とする容量性素子駆動装置。
【請求項８】
電極電位制御手段は、複数のスイッチ素子を有し、この各スイッチ素子をオンオフ制御することによりトランスデューサの静電容量素子の各電極に印加する電位を可変とし、
前記検出手段は、前記各スイッチ素子をオンオフ制御するための信号がハイレベルかローレベルかを検出する、
ことを特徴とする請求項７記載の容量性素子駆動装置。
【請求項９】
液室駆動用の容量性負荷を形成するトランスデューサの静電容量性素子の両極電位を変化させてその静電容量性素子を駆動制御する容量性素子駆動装置において、
前記液室の拡大、縮小、初期状態をそれぞれ設定するべく、前記トランスデューサの静電容量性素子の各電極に印加する電位を可変制御する電極電位制御手段を設け、
前記初期状態の設定のために前記各電極の電位が正方向および負方向のいずれか同一方向に同時に変化する間は高いハイインピーダンスで前記電極電位制御手段より各電極に印加する電位を制御し、前記拡大の設定および前記縮小の設定のために前記各電極間を充放電する間は前記ハイインピーダンスよりも低いローインピーダンスで前記電極電位制御手段より各電極に印加する電位を制御するインピーダンス制御を行うことを特徴とする容量性素子駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、圧電部材、液晶等の容量性素子を駆動する容量性素子駆動装置に関する。
【０００２】
【従来の技術】
この種の容量性素子駆動装置としては、圧電部材などの容量性素子に電極を接続して配置した複数のインク室を並べて設けたインクジェットヘッドを駆動する特開平７-１７８８９８号公報に開示されたヘッド駆動装置がある。このようなヘッド駆動装置で駆動するインクジェットヘッドとしては、図２７に示すように、各インク室１1、１2、…を各圧電部材２1、２2、…によって仕切って構成されたシェアモードのインクジェットヘッド３があり、このようなインクジェットヘッド３を駆動する従来のヘッド駆動装置４を図２８に示す。
【０００３】
このヘッド駆動装置４は、シリアル／パラレル変換器５、このシリアル／パラレル変換器５からの出力は、アンドゲート６及びイクスクルーシブオアゲート７を介して駆動回路８に接続し、この駆動回路８からの出力は、各出力端子９を介して各インク室１1、１2、…の隔壁に設けた圧電部材２1、２2、…の電極に接続している。
【０００４】
各駆動回路８は、図２９に示すように、入力端子Ｉ１、出力端子９、駆動電源１２、抵抗体Ｒ1〜Ｒ5、ハイポーラトランジスタＴr1〜Ｔr4を備える。この駆動回路８では、入力端子Ｉ1に入力される信号がハイレベルになると、ハイポーラトランジスタＴr1がオンして出力端子９に駆動電源電圧が出力され、入力される信号がローレベルになると、ハイポーラトランジスタＴr2がオンして出力端子９が接地電位になる。
【０００５】
このような駆動回路８を使用してインクジェットヘッド３を駆動制御する場合、例えば、インク室１3を駆動してインク吐出させる場合は、図３０に示すように、インク室１3と両側のインク室１2、１4との隔壁を形成する圧電部材にインク室１3側が両側のインク室１2、１4側に対して正電圧となる駆動波形をＴａ間印加してインク室１3を拡大させ、その後両隣のインク室１2、１4側がインク室１3側に対して正電圧となる駆動波形をＴｂ間印加してインク室１3を縮小させる動作を行っている。この駆動波形の印加により、インク室１3の両側の隔壁を形成する圧電部材の両面に印加する端子間電圧は図３１に示すように＋Ｖから−Ｖに急激に変化する電圧となり、これによりインク室１3のインク吐出口からインクが吐出される。
【０００６】
また、このヘッド駆動装置では、図３０に示すようにインク室１6からインクを吐出させない場合はこのインク室１6とこのインク室に隣接したインク室１5，１7に同じ駆動波形をＴｂ間印加してインク室１6の両側の隔壁を形成する圧電部材の両端間に電位差が生じないようにする。
【０００７】
【発明が解決しようとする課題】
ところで、一般に、バイポーラトランジスタを使用した回路などでは、消費電力低減等のため、このバイポーラトランジスタの代りにＭＯＳ（Metal Oxide Semiconductor）型トランジスタを使用することが行われており、図２９に示すような駆動回路８においても、バイポーラトランジスタＴrの代りにＭＯＳ型トランジスタを使用することが考えられる。
【０００８】
しかしながら、もしバイポーラトランジスタの代りにＰ−ＭＯＳ型トランジスタ、Ｎ−ＭＯＳ型トランジスタを使用して駆動回路を構成すれば、以下に示すような問題点が考えられる。
【０００９】
すなわち、上述した従来の駆動回路と同様に、駆動したいインク室の両隔壁の圧電部材に駆動電圧を与えてそのインク室のインク吐出口からインクを吐出させようとする場合、各ＭＯＳトランジスタ（低インピーダンス）がＯＮするときに、負荷である圧電部材とは無関係にまず低インピーダンス素子での接合容量、駆動回路の浮遊容量、保護ダイオードの容量分などの微少な容量分を充放電する。
【００１０】
このとき、圧電部材の両極は同一方向へ変化しようとするため、この圧電部材は負荷容量としては作用しない。従って、出力電圧は急峻に変化し、ピーク値が高く、立ち上がりの速い電流が流れる。その後、圧電部材の充放電の電流が駆動回路及び負荷に流れる。このようなピーク値が高く、立ち上がりの速い電流は、負荷の充放電する時間に対して十分速い時間で立ち上がる。
【００１１】
しかしながら、圧電部材の動作については充放電する時間が重要であるため、上述したような最初の速い電流の立ち上がり時間は圧電部材の動作に対して影響を与えない。つまり、上述したような最初の立ち上がりの速い電流は、駆動回路、ヘッドの配線、ＭＯＳトランジスタの寄生素子等の抵抗分に無駄に消費されることになり、駆動素子、ヘッドなどを余計に温度上昇させてしまう。
【００１２】
また、このピーク値が高く、急峻な電流により、ＭＯＳトランジスタの寄生素子が動作してしまい、駆動素子の信頼性を損ねてしまうおそれもある。
【００１３】
さらに、出力電圧が急峻に変化すると、浮遊容量などによる静電結合を介して、出力素子を駆動するためのプリバッファやロジック回路などにも影響を及ぼし、誤動作などの発生する可能性が高くなってしまう。
【００１４】
また、図２９に示すようにバイポーラトランジスタＴrを使用した場合でも、圧電部材の両極に電位差が生じないように、駆動するインク室の周辺インク室のみならず、インクを吐出しないインク室の全てに、図３０に示すようなＴｂ間がハイレベルとなるパルスを与えるようにすると、この時は、圧電部材（負荷）への充放電動作はなく、上述したような駆動回路の浮遊容量などの微少な容量への充放電動作が低インピーダンスのトランジスタで行われることになる。
【００１５】
つまり、ヘッド駆動回路には、時定数の小さい、立ち上がり立ち下がりの鋭い（ｄｉ/ｄｔの変化が大きい）電流が流れることになり、ヘッド駆動回路の配線のインダクタ成分によりＬ×ｄｉ/ｄｔという大きな電圧変動が発生し、それがノイズとなってしまう。また、出力電圧もその分速くスイッチするので、放射雑音も大きくなり、誤動作の発生し易くなってしまう。
【００１６】
そこで、本発明は、負荷とは別に回路中及び素子内に存在する微少な容量分を充放電する時のピーク電流、相手側出力に発生する誘導電圧の傾きなどを抑えることができ、その電圧変化及び電流変化による誤動作やノイズの発生を抑えることができるとともに負荷や駆動回路の発熱を抑えることができ、低消費電力で信頼性が高く、より安価な容量性素子駆動装置を提供しようとするものである。
【００１７】
【課題を解決するための手段】
請求項１に係る発明は、容量性負荷を形成するトランスデューサの静電容量性素子の両極電位を変化させてその静電容量性素子を駆動制御する容量性素子駆動装置において、前記容量性負荷の駆動状態、初期状態をそれぞれ設定するべく、前記トランスデューサの静電容量性素子の各電極に印加する電位を可変制御する電極電位制御手段を設け、前記初期状態の設定のために前記各電極の電位が正方向および負方向のいずれか同一方向に同時に変化する間は高いハイインピーダンスで電極電位制御手段より各電極に印加する電位を制御し、前記駆動状態設定のために前記各電極間を充放電する間はハイインピーダンスよりも低いローインピーダンスで電極電位制御手段より各電極に印加する電位を制御するインピーダンス制御を行う。
【００１８】
請求項２に係る発明は、容量性負荷を形成するトランスデューサの静電容量性素子の両極電位を変化させてその静電容量性素子を駆動制御する容量性素子駆動装置において、複数のスイッチ素子を有し、前記容量性負荷の駆動状態、初期状態をそれぞれ設定するべく、各スイッチ素子のオンオフのタイミングを制御することによりトランスデューサの静電容量性素子の電極に印加する電位を可変可能に構成した電極電位制御手段を設け、前記初期状態の設定のために前記各電極の電位が正方向および負方向のいずれか同一方向に同時に変化する間は高いハイインピーダンスで電極電位制御手段より各電極に印加する電位を制御し、前記駆動状態設定のために前記各電極間を充放電する間はハイインピーダンスよりも低いローインピーダンスで前記電極電位制御手段より各電極に印加する電位を制御するインピーダンス制御を行うことにある。
【００１９】
請求項３に係る発明は、容量性負荷を形成するトランスデューサの静電容量性素子の両極電位を変化させてその静電容量性素子を駆動制御する容量性素子駆動装置において、複数のＭＯＳトランジスタを有し、前記容量性負荷の駆動状態、初期状態をそれぞれ設定するべく、各ＭＯＳトランジスタを異なるゲート電圧でオンオフ制御することによりトランスデューサの静電容量性素子の電極に印加する電位を可変可能に構成した電極電位制御手段を設け、前記初期状態の設定のために前記各電極の電位が正方向および負方向のいずれか同一方向に同時に変化する間は低いゲート電圧でＭＯＳトランジスタを駆動させて高いハイインピーダンスで電極電位制御手段より各電極に印加する電位を制御し、前記駆動状態設定のために前記各電極間を充放電する間は高いゲート電圧でＭＯＳトランジスタを駆動させてハイインピーダンスよりも低いローインピーダンスで電極電位制御手段より各電極に印加する電位を制御するインピーダンス制御を行う。
【００２０】
請求項４に係る発明は、容量性負荷を形成するトランスデューサの静電容量性素子の両極電位を変化させてその静電容量性素子を駆動制御する容量性素子駆動装置において、複数のバイポーラトランジスタを有し、前記容量性負荷の駆動状態、初期状態をそれぞれ設定するべく、各バイポーラトランジスタを異なるベース電流でオンオフ制御することによりトランスデューサの静電容量性素子の電極に印加する電位を可変可能に構成した電極電位制御手段を設け、前記初期状態の設定のために前記各電極の電位が正方向および負方向のいずれか同一方向に同時に変化する間は低いベース電流でバイポーラトランジスタを駆動させて高いハイインピーダンスで電極電位制御手段より各電極に印加する電位を制御し、前記駆動状態設定のために前記各電極間を充放電する間は高いベース電流でバイポーラトランジスタを駆動させてハイインピーダンスよりも低いローインピーダンスで電極電位制御手段より各電極に印加する電位を制御するインピーダンス制御を行う。
【００２１】
請求項５に係る発明は、容量性負荷を形成するトランスデューサの静電容量性素子の両極電位を変化させてその静電容量性素子を駆動制御する容量性素子駆動装置において、前記容量性負荷の駆動状態、初期状態をそれぞれ設定するべくトランスデューサの静電容量性素子の各電極に印加する電位を可変制御する電極電位制御手段を設けるとともに、前記各電極の電位の互いの変化を検知する隣接出力信号変化検知手段を設け、前記初期状態の設定のために前記各電極の電位が正方向および負方向のいずれか同一方向に同時に変化して、それが前記隣接出力信号変化検知手段で検知されるとき、高いハイインピーダンスで電極電位制御手段より各電極に印加する電位を制御し、前記駆動状態設定のために前記各電極間を充放電する際の電位変化が前記隣接出力信号変化検知手段で検知されるとき、ハイインピーダンスよりも低いローインピーダンスで前記電極電位制御手段より各電極に印加する電位を制御するインピーダンス制御を行う。
【００２２】
請求項６記載の発明は、請求項５記載の容量性素子駆動装置において、電極電位制御手段によりハイインピーダンスで駆動するときの両方の電極を制御するインピーダンス比とローインピーダンスで駆動するときの両極の電極を制御するインピーダンス比とが同じになるように構成したことにある。
【００２３】
請求項７に係る発明は、容量性負荷を形成するトランスデューサの静電容量性素子の両極電位を変化させてその静電容量性素子を駆動制御する容量性素子駆動装置において、前記容量性負荷の駆動状態、初期状態をそれぞれ設定するべくトランスデューサの静電容量性素子の各電極に印加する電位を可変制御する電極電位制御手段を設けるとともに、前記各電極の電位の互いの変化を検出する検出手段を設け、前記初期状態の設定のために前記各電極の電位が正方向および負方向のいずれか同一方向に同時に変化して、それが前記検出手段で検出される場合は高いハイインピーダンスで電極電位制御手段より各電極に印加する電位を制御し、前記駆動状態設定のために前記各電極間を充放電する際の電位変化が前記検出手段で検出される場合はハイインピーダンスよりも低いローインピーダンスで電極電位制御手段より各電極に印加する電位を制御するインピーダンス制御を行う。
【００２４】
請求項８に係る発明は、請求項７に係る発明において、電極電位制御手段は、複数のスイッチ素子を有し、この各スイッチ素子をオンオフ制御することによりトランスデューサの静電容量素子の各電極に印加する電位を可変とし、前記検出手段は、前記各スイッチ素子をオンオフ制御するための信号がハイレベルかローレベルかを検出する。
さらに、請求項９に係る発明は、液室駆動用の容量性負荷を形成するトランスデューサの静電容量性素子の両極電位を変化させてその静電容量性素子を駆動制御する容量性素子駆動装置において、前記液室の拡大、縮小、初期状態をそれぞれ設定するべく、前記トランスデューサの静電容量性素子の各電極に印加する電位を可変制御する電極電位制御手段を設け、前記初期状態の設定のために前記各電極の電位が正方向および負方向のいずれか同一方向に同時に変化する間は高いハイインピーダンスで前記電極電位制御手段より各電極に印加する電位を制御し、前記拡大の設定および前記縮小の設定のために前記各電極間を充放電する間は前記ハイインピーダンスよりも低いローインピーダンスで前記電極電位制御手段より各電極に印加する電位を制御するインピーダンス制御を行う。
【００２５】
【発明の実施の形態】
以下、本発明に係る容量性素子駆動装置を、圧電部材を使用したカイザー型インクジェットヘッド駆動装置に適用した第１の実施の形態を図１ないし図６を参照して説明する。
【００２６】
図１は、本実施の形態に係る装置の構成を示す回路ブロック図で、図３に示すようなカイザー型インクジェットヘッドの１つのインク室を駆動する回路である。
【００２７】
この駆動回路は、１つのインク室を駆動する容量性負荷を形成するトランスデューサの静電容量性素子としての圧電部材（ＰＺＴ）２１の両極２１1，２１2に接続した電極電位制御手段としてのＡ出力回路２２，Ｂ出力回路２３、各出力回路２２，２３の出力端子ＯＵＴＡ，ＯＵＴＢに接続した同一方向検出回路２４から構成される。
【００２８】
この同一方向検出回路２４は、各出力回路２２，２３の出力に微分回路を接続し、その微分回路の出力を合成したもの（同一方向検出回路２４の出力）が各出力回路２２，２３にインピーダンス制御手段としてフィードバックするように構成される。
【００２９】
つまり、同一方向検出回路２４からは、圧電部材２１の両極２１1，２１2が共に＋方向に変化している間は正の微分波形が出力され、共に−方向に変化している間は負の微分波形が出力される。これにより、この正負の微分波形に基づいて出力回路２２，２３のインピーダンスがハイインピーダンスになるように制御される。
【００３０】
図２は、図１に示す回路ブロック図の具体的な回路構成を示す図である。Ａ出力回路２２は、圧電部材２１の一方の電極２１1に接続した出力端子ＯＵＴＡと駆動電圧ＶＡＡとの間にスイッチング素子であるＰ−ＭＯＳトランジスタＰ1をコンデンサＣb11と並列に接続し、出力端子ＯＵＴＡと接地電圧となっているＶＳＳの間にＮ−ＭＯＳトランジスタＮ1をコンデンサＣb12と並列に接続して構成される。
【００３１】
上記Ｐ−ＭＯＳトランジスタＰ1は、基板にドレイン、ソース、ゲートを固定し、その基板電位を駆動電圧ＶＡＡよりも高い高電圧ＶＣＣとしている。これは、相手側であるＢ出力回路２３の出力ＯＵＴＢが変化した際に、誘導を受けて駆動電圧ＶＡＡより高い電位になった時、上記Ｐ−ＭＯＳトランジスタＰ1の寄生ダイオードに電流が流れないようにするためである。但し、Ｐ−ＭＯＳトランジスタＰ1の寄生ダイオードに電流を流しても素子の信頼性が保たれるのであれば特に別電位にする必要はなく、Ｐ−ＭＯＳトランジスタＰ1の基板電位を駆動電圧ＶＡＡにしてもよい。上記Ｎ−ＭＯＳトランジスタＮ1は、基板にドレイン、ソース、ゲートを固定し、その基板電位を接地電圧ＶＳＳとしている。
【００３２】
上記Ｐ−ＭＯＳトランジスタＰ1、Ｎ−ＭＯＳトランジスタＮ1のゲートには、それぞれプリバッファ（ＰｒｅＢｕｆｆｅｒ）２５，２６からの出力端子ＷP11，ＷN11が接続されており、このプリバッファ２５，２６の出力によって上記Ｐ−ＭＯＳトランジスタＰ1、Ｎ−ＭＯＳトランジスタＮ1が駆動する。
【００３３】
また、これらプリバッファ２５，２６は、レベルシフタ（Ｌ／Ｓ）２７，２８で電圧変換されたロジック回路２９からのスイッチ制御信号により駆動する。
【００３４】
上記プリバッファ２５は、高電圧ＶＣＣと接地電圧ＶＳＳとの間にＰ−ＭＯＳトランジスタＰP1とＮ−ＭＯＳトランジスタＮP1とを直列に接続して構成される。また、プリバッファ２６は、高電圧ＶＣＣと接地電圧ＶＳＳとの間にＰ−ＭＯＳトランジスタＰN1とＮ−ＭＯＳトランジスタＮN1とを直列に接続して構成される。
【００３５】
また、出力端子ＯＵＴＡと高電圧ＶＣＣとの間に保護ダイオード３１を図示極性で接続し、出力端子ＯＵＴＡと接地電圧ＶＳＳの間に保護ダイオード３２を図示極性で接続している。
【００３６】
上記Ｂ出力回路２３は、Ｐ−ＭＯＳトランジスタＰ2、Ｎ−ＭＯＳトランジスタＮ2、Ｐ−ＭＯＳトランジスタＰP2とＮ−ＭＯＳトランジスタＮP2とで構成されるプリバッファ３５、Ｐ−ＭＯＳトランジスタＰN2とＮ−ＭＯＳトランジスタＮN2とで構成されるプリバッファ３６、レベルシフタ（Ｌ／Ｓ）３７，３８、ロジック回路３９、保護ダイオード４１，４２からなり、その構成は上記Ａ出力回路２２と同様である。
【００３７】
次に、上記同一方向検出回路２４は、上記Ａ出力回路２２のプリバッファ２５，２６にそれぞれ設けた抵抗ＲP1，ＲN1、上記Ｂ出力回路２３のプリバッファ３５，３６にそれぞれ設けた抵抗ＲP2，ＲN2、コンデンサＣa1〜Ｃa8から構成される。
【００３８】
上記Ａ出力回路２２のＰ−ＭＯＳトランジスタＰ1に対しては、コンデンサＣa1，Ｃa5と抵抗ＲP1による微分回路の出力ＷP12がそのゲートに供給され、Ａ出力回路２２のＮ−ＭＯＳトランジスタＮ1に対しては、コンデンサＣa2，Ｃa6と抵抗ＲN1による微分回路の出力ＷN12がそのゲートに供給される。
【００３９】
上記Ｂ出力回路２３のＰ−ＭＯＳトランジスタＰ2に対しては、コンデンサＣa3，Ｃa7と抵抗ＲP2による微分回路の出力ＷP22がそのゲートに供給され、Ｂ出力回路２３のＮ−ＭＯＳトランジスタＮ2に対しては、コンデンサＣa4，Ｃa8と抵抗ＲN2による微分回路の出力ＷN22がそのゲートに供給される。
【００４０】
このように４つのスイッチング素子で構成された駆動回路でカイザー型インクジェットヘッドにおける１つのインク室に対応して設けた圧電部材２１を駆動する。
【００４１】
このカイザー型インクジェットヘッドは、図３に示すように、インク室５１の上板を弾性板５２で構成して、その上面に、両面に電極２１1，２１2を形成した上記ヘッド駆動装置で駆動する圧電部材２１を設け、圧電部材２１により弾性板５２を上側に凸となるように撓ませることによりインク室５１を広げてインク供給口５５からインクを吸入し、この状態から勢いをつけて下側に凸となるように撓ませてインク室５１を縮めることによりインク吐出口５６からインクを吐出するようになっている。
【００４２】
このようなカイザー型インクジェットヘッドの動作原理を図４（ｃ）に示す圧電部材の端子間駆動波形を参照しながら説明する。
【００４３】
初期状態では、各出力回路２２，２３の出力ＯＵＴＡ，ＯＵＴＢは、駆動電圧に固定されていて電位差は生じていない状態である。そして、インク室を駆動する場合には、先ずＡ出力回路２２の出力ＯＵＴＡを接地電圧ＶＳＳに低下させる。このとき、圧電部材２１はインク室５１が広がる方向に歪むように予め分極されているので、インク室５１が広がる（図３（ｂ）に示す逆充電状態）。
【００４４】
そして、ある時間その状態を保ち、次にＡ出力回路２２の出力ＯＵＴＡを駆動電圧ＶＡＡに戻し、続いてＢ出力回路２３の出力ＯＵＴＢを接地電圧ＶＳＳに低下させる（図３（ｃ）に示す放電状態から充電状態）。この動作を高速に行うことにより、インク室５１は広がった状態から一気に縮小するので、その間にインクの吐出が開始する。
【００４５】
この状態をある時間保持した後、Ｂ出力回路２３の出力ＯＵＴＢを駆動電圧ＶＡＡに切替えて初期状態（図３（ｄ）に示す逆放電状態から初期状態）に戻し一連のインク吐出動作が完了する。
【００４６】
次に、上記インク室を駆動する場合の駆動回路における動作を図３、図４を参照しながら説明する。
初期状態では、各出力回路２２，２３は、Ｐ−ＭＯＳトランジスタＰ1，Ｐ2がＯＮしていて各出力ＯＵＴＡ，ＯＵＴＢは駆動電圧ＶＡＡになっている。そしてＡ出力回路２２のＰ−ＭＯＳトランジスタＰ1をＯＦＦした後、出力回路の貫通電流を防止するための時間（tk1）をおいて、Ｎ−ＭＯＳトランジスタＮ1をＯＮする。
【００４７】
このとき、スイッチ素子の接合容量や保護ダイオード３１，３２の容量分や回路中の浮遊容量などの微少な容量（コンデンサＣb11，Ｃb12など）を充電し、そのときの各出力回路２２，２３の出力ＯＵＴＡ，ＯＵＴＢは、負の方向に同時に変化する。
【００４８】
そして、コンデンサＣa2，Ｃa6とＡ出力回路２２の抵抗ＲN1とから構成される微分回路の出力ＷN12は、図４（ａ）、（ｃ）に示すように各出力回路２２，２３の出力ＯＵＴＡ，ＯＵＴＢが負の方向に同時に変化している間は、負の方向に変化しようとする微分波形となる。
【００４９】
一方、プリバッファ２６の出力ＷN11は、図４（ａ）に示すように高電圧ＶＣＣに急峻に変化しようとする。そして、このプリバッファ２６の出力ＷN11と微分回路の出力ＷN12とを合成した波形がＮ−ＭＯＳトランジスタＮ1のゲート電圧の波形となる。
【００５０】
従って、各出力回路２２，２３の出力ＯＵＴＡ，ＯＵＴＢが同時に変化している間は、微分回路の出力ＷN12である微分波形が働き、ゲート電圧を抑えてハイインピーダンスで駆動し（図４におけるＸ1部分）、その後はプリバッファ２６の出力ＷN11でゲートを深くバイアスしてハイインピーダンスよりも低いローインピーダンスで駆動する。
【００５１】
この状態をある時間保持した後、Ａ出力回路２２のＮ−ＭＯＳトランジスタＮ1をＯＦＦした後、出力回路の貫通電流を防止するための時間（tk2）をおいてＰ−ＭＯＳトランジスタＰ1をＯＮする。
【００５２】
このとき、上述した微少な容量（コンデンサＣb11，Ｃb12など）を放電し、そのとき各出力回路２２，２３の出力ＯＵＴＡ，ＯＵＴＢは、正の方向に同時に変化する。そして、コンデンサＣa1，Ｃa5とＡ出力回路２２の抵抗ＲP1からなる微分回路の出力ＷP12は、図４（ａ）、（ｃ）に示すように各出力回路２２，２３の出力ＯＵＴＡ，ＯＵＴＢが正の方向に同時に変化している間は、正の方向に変化しようとする微分波形となる。
【００５３】
一方、プリバッファ２５の出力ＷP11は、図４（ａ）に示すように接地電圧ＶＳＳに急峻に変化しようとする。そして、プリバッファ２５の出力ＷP11と微分回路の出力ＷP12とを合成した波形がＰ−ＭＯＳトランジスタＰ1のゲート電圧の波形となる。
【００５４】
従って、各出力回路２２，２３の出力ＯＵＴＡ，ＯＵＴＢが同時に変化している間は、微分回路の出力ＷP12である微分波形が働き、ゲート電圧を抑えてハイインピーダンスで駆動し（図４におけるＹ1部分）、その後はプリバッファ２５の出力ＷP11でゲートを深くバイアスしてローンピーダンスで駆動する。
【００５５】
ある程度Ａ出力回路２２の出力ＯＵＴＡが立ち上がり、放電動作がほぼ完了したところで、Ｂ出力回路２３のＰ−ＭＯＳトランジスタＰ2をＯＦＦし、出力回路の貫通電流を防止するための時間（tk3）をおいてＮ−ＭＯＳトランジスタＮ2をＯＮする。
【００５６】
このとき、スイッチ素子の接合容量や保護ダイオード４１，４２の容量分や回路中の浮遊容量などの微少な容量（コンデンサＣb21，Ｃb22など）を充電し、そのときの各出力回路２２，２３の出力ＯＵＴＡ，ＯＵＴＢは負の方向に同時に変化する。
【００５７】
そして、コンデンサＣa3，Ｃa7とＢ出力回路２３の抵抗ＲN2とから構成される微分回路の出力ＷN22は、図４（ｂ）、（ｃ）に示すように各出力回路２２，２３の出力ＯＵＴＡ，ＯＵＴＢが負の方向に同時に変化している間は負の方向に変化しようとする微分波形となる。
【００５８】
一方、プリバッファ３６の出力ＷN21は、図４の（ｂ）に示すように高電圧ＶＣＣに急峻に変化しようとする。そして、プリバッファ３６の出力ＷN21と微分回路の出力ＷN22とを合成した波形がＮ−ＭＯＳトランジスタＮ2のゲート電圧の波形となる。
【００５９】
従って、各出力回路２２，２３の出力ＯＵＴＡ，ＯＵＴＢが同時に変化している間は微分回路の出力ＷN22である微分波形が働き、ゲート電圧を抑えてハイインピーダンスで駆動し（図４におけるＸ2部分）、その後はプリバッファ３６の出力ＷN21でゲートを深くバイアスしてローインピーダンスで駆動する。
【００６０】
このような一連の動作で、圧電部材（ＰＺＴ）２１の両極２１1，２１2には、図４の（ｃ）に示すように−ＶＡＡからＶＡＡの変位が加わり、インク室５１は図３の（ｂ）から（ｃ）に示すように広がった状態から縮小状態に高速に変化するので、このときにインクの吐出が開始する。
【００６１】
そして、インク室５１が縮小した状態をしばらく保った後、Ｂ出力回路２３のＮ−ＭＯＳトランジスタＮ2をＯＦＦした後、出力回路の貫通電流を防止するための時間（tk4）をおいてＰ−ＭＯＳトランジスタＰ2をＯＮする。
【００６２】
このとき、上述した微少な容量（コンデンサＣb21，Ｃb22など）を放電し、そのとき各出力回路２２，２３の出力ＯＵＴＡ，ＯＵＴＢは、正の方向に同時に変化する。そして、コンデンサＣa4，Ｃa8とＡ出力回路の抵抗ＲP2からなる微分回路の出力ＷP22は、図４の（ｂ）、（ｃ）に示すように各出力回路２２，２３の出力ＯＵＴＡ，ＯＵＴＢが正の方向に同時に変化している間は正の方向に変化しようとする微分波形となる。
【００６３】
一方、プリバッファ３５の出力ＷP21は、図４（ｂ）に示すように接地電圧ＶＳＳに急峻に変化しようとする。そして、プリバッファ３５の出力ＷP21と微分回路の出力ＷP22とを合成した波形がＰ−ＭＯＳトランジスタＰ2のゲート電圧の波形となる。
【００６４】
従って、各出力回路２２，２３の出力ＯＵＴＡ，ＯＵＴＢが同時に変化している間は微分回路の出力ＷP22である微分波形が働き、ゲート電圧を抑えてハイインピーダンスで駆動し（図４におけるＹ2 部分）、その後はプリバッファ３５の出力ＷP21でゲートを深くバイアスしてローインピーダンスで駆動する。
【００６５】
こうして各出力回路２２，２３の出力ＯＵＴＡ，ＯＵＴＢを駆動電圧ＶＡＡに戻しインク室５１を図３の（ａ）の初期状態に戻して一連の駆動回路の動作を完了する。
【００６６】
このように、各出力回路２２，２３の出力ＯＵＴＡ，ＯＵＴＢに微分回路を接続し、その微分回路の出力を合成した同一方向検出回路２４の出力を各出力回路２２，２３にフィードバックさせることにより、各出力回路２２，２３の出力ＯＵＴＡ，ＯＵＴＢが変化する際の、負荷としての圧電部材（ＰＺＴ）２１以外の微少な容量を充放電するときはハイインピーダンスで駆動するインピーダンス制御を行うので、図４にＸ1，Ｘ2，Ｙ1，Ｙ2として示すようにそのときに流れる電流のピーク及び傾きを抑えることができる。
【００６７】
ところで、もし駆動装置を図５に示すように本実施の形態のような同一方向検出回路２４を有しない構成にした場合には、図６の（ｃ）にＺの部分として示すように、各出力回路２２，２３の出力ＯＵＴＡ，ＯＵＴＢは互いの出力電圧に誘導されて電圧の変化が鋭くなる。これでは、スイッチ素子などの寄生ダイオードに電流が流れるおそれがあり、これが繰返し行われると駆動回路自体の信頼性が低下する。
【００６８】
これに対して、本実施の形態では、同一方向検出回路２４を設けることにより、負荷としての圧電部材（ＰＺＴ）２１以外の微少な容量を充放電するときはハイインピーダンスで駆動してそのときに流れる電流のピーク及び傾きを抑えることができるので、図４にＸ3，Ｘ4，Ｙ3，Ｙ4として示すようにそれによって発生する出力ＯＵＴＡ，ＯＵＴＢの電圧の変化も鈍化できる。このため、駆動回路の信頼性を向上することができる。
【００６９】
次に、本発明に係る容量性素子駆動装置を、圧電部材を使用したカイザー型インクジェットヘッド駆動装置に適用した第２の実施の形態を図７ないし図１０を参照して説明する。なお、本実施の形態において前述した第１の実施の形態と同一部分は同一符号を付してその詳細な説明を省略する。
【００７０】
図７は、本実施の形態に係る装置の構成を示す回路ブロック図で、図３に示すようなカイザー型インクジェットヘッドの１つのインク室を駆動するものである。
【００７１】
本実施の形態に係る駆動回路は、図１に示すものと比較すると、同一方向検出回路２４を設ける代りにインピーダンス制御手段としてディレイ回路６３，６４を設け、この各ディレイ回路６３，６４を通して電極電位制御手段としてのＡ、Ｂの各出力回路６１，６２をＯＮすることにより、各出力回路６１，６２の出力ＯＵＴＡ，ＯＵＴＢが変化を開始するときは各出力回路６１，６２をハイインピーダンスで駆動し、その後負荷の充放電するときはローインピーダンスで駆動するようにした点が異なる。すなわち、本実施の形態では、ハイインピーダンス駆動を行う必要があるタイミングは、各出力回路６１，６２の出力ＯＵＴＡ，ＯＵＴＢが変化を開始するときであることに着目し、各出力回路６１，６２の出力ＯＵＴＡ，ＯＵＴＢが変化を開始するときは、ハイインピーダンス駆動を行って負荷である圧電部材２１以外の微少容量を充放電させ、その後ローインピーダンス駆動を行って負荷である圧電部材２１の充放電を行うものである。
【００７２】
図８は、図７に示す回路ブロック図の具体的な回路構成を示す図である。Ａ出力回路６１は、出力バッファを構成するＰ−ＭＯＳトランジスタＰ11，Ｐ12及びＮ−ＭＯＳトランジスタＮ11，Ｎ12並びにバッファＰP11，ＰP12を直列に接続して構成されるプリバッファ６５、バッファＰN11，ＰN12を直列に接続して構成されるプリバッファ６６、レベルシフタ（Ｌ／Ｓ）２７，２８、ロジック回路２９、保護ダイオード３１，３２からなり、その構成は図２に示すＡ出力回路２２とほぼ同様であるが、本実施の形態のＡ出力回路６１は、出力バッファが同じゲートサイズの２つのＰ−ＭＯＳトランジスタＰ11，Ｐ12並びにＮ−ＭＯＳトランジスタＮ11，Ｎ12をそれぞれ並列して接続した点で異なる。
【００７３】
すなわち、上記Ｐ−ＭＯＳトランジスタＰ12のゲートにはバッファＰP11の出力を接続しているので、Ｐ−ＭＯＳトランジスタＰ12はバッファＰP11の出力に基づいて駆動する。また、上記Ｐ−ＭＯＳトランジスタＰ11のゲートにはバッファＰP11の出力がバッファＰP12を介して入力しているので、Ｐ−ＭＯＳトランジスタＰ11はバッファＰP12の出力に基づいて、上記Ｐ−ＭＯＳトランジスタＰ12よりもバッファＰP12の分だけ遅延して駆動する。従って、Ｐ−ＭＯＳトランジスタＰ11についてバッファＰP12が図７に示すディレイ回路６３の機能を果す。
【００７４】
また、上記Ｎ−ＭＯＳトランジスタＮ12のゲートにはバッファＰN11の出力を接続しているので、Ｎ−ＭＯＳトランジスタＮ12はバッファＰN11の出力に基づいて駆動する。また、上記Ｎ−ＭＯＳトランジスタＮ11のゲートにはバッファＰN11の出力がバッファＰN12を介して入力しているので、Ｎ−ＭＯＳトランジスタＮ11はバッファＰN12の出力により上記Ｎ−ＭＯＳトランジスタＮ12よりもバッファＰN12の分だけ遅延して駆動する。従って、Ｎ−ＭＯＳトランジスタＮ11についてバッファＰN12が図７に示すディレイ回路６３の機能を果す。
【００７５】
上記Ｂ出力回路６２は、出力バッファを構成するＰ−ＭＯＳトランジスタＰ21，Ｐ22及びＮ−ＭＯＳトランジスタＮ21，Ｎ22並びにバッファＰP21，ＰP22を直列に接続して構成されるプリバッファ６７、バッファＰN21，ＰN22を直列に接続して構成されるプリバッファ６８、レベルシフタ（Ｌ／Ｓ）３７，３８、ロジック回路３９、保護ダイオード４１，４２からなり、その構成は上記Ａ出力回路６１と同様である。
【００７６】
従って、上記Ｐ−ＭＯＳトランジスタＰ21についてバッファＰP22が図７に示すディレイ回路６４の機能を果す。また、上記Ｎ−ＭＯＳトランジスタＮ21についてバッファＰN22が図７に示すディレイ回路６４の機能を果す。
【００７７】
また、各出力回路６１，６２のＰ−ＭＯＳトランジスタＰ11，Ｐ12、Ｐ21，Ｐ22の基板電位は、それぞれ駆動電圧ＶＡＡより高い高電圧ＶＣＣにしている。これにより、これらスイッチ素子のスイッチシーケンス中に出力が駆動電圧ＶＡＡより高く跳ね上がったとき（図６に示すＺ部分）に、各スイッチ素子の寄生ダイオードや保護ダイオードに電流が流れることを防止できる。
【００７８】
次に本実施の形態における駆動回路で図３に示すカイザー型インクジェットヘッドを駆動する場合の駆動回路の動作を図９に基づいて説明する。
【００７９】
初期状態では、各出力回路６１，６２の出力ＯＵＴＡ，ＯＵＴＢは、各Ｐ−ＭＯＳトランジスタＰ11，Ｐ12、Ｐ21，Ｐ22がＯＮした状態になっているので駆動電圧に固定されていて電位差は生じていない状態である。
【００８０】
そして、インク室５１を駆動する場合には、先ずＡ出力回路６１のＰ−ＭＯＳトランジスタＰ11，Ｐ12をＯＦＦするための信号が１本ロジック回路２９から出力されレベルシフタ（Ｌ／Ｓ）２７で電圧変換されて、プリバッファ６５の１段目のバッファＰP11に入力される。このバッファＰP11からの出力は、Ｐ−ＭＯＳトランジスタＰ12のゲートを駆動し、このＰ−ＭＯＳトランジスタＰ12をＯＦＦする。
【００８１】
また、１段目のバッファＰP11の出力は、２段目のバッファＰP12にも入力され、この２段目のバッファＰP12でゲート遅延された出力は、Ｐ−ＭＯＳトランジスタＰ11のゲートを駆動し、このＰ−ＭＯＳトランジスタＰ11をＯＦＦする。
【００８２】
次に、出力回路の貫通電流を防止する時間（tm1）をおいて、Ａ出力回路６１のＮ−ＭＯＳトランジスタＮ11，Ｎ12をＯＮさせるための信号が１本ロジック回路２９から出力され、レベルシフタ（Ｌ／Ｓ）２８で電圧変換されてプリバッファ６６の１段目のバッファＰN11に入力される。そして、このバッファＰN11からの出力は、Ｎ−ＭＯＳトランジスタＮ12のゲートを駆動し、このＮ−ＭＯＳトランジスタＮ12をＯＮする。
【００８３】
また、上記１段目のバッファＰN11の出力は、２段目のバッファＰN12にも入力され、この２段目のバッファＰN12でゲート遅延された出力は、Ｎ−ＭＯＳトランジスタＮ11のゲートを駆動し、このＮ−ＭＯＳトランジスタＮ11をＯＮする。
【００８４】
このように、２つのＮ−ＭＯＳトランジスタＮ11，Ｎ12を並列して接続し、直列接続した２段のバッファＰN11，ＰN12で時間をおいて、Ｎ−ＭＯＳトランジスタＮ11，Ｎ12を段階的にＯＮさせることにより、最初に素子の接合容量、保護ダイオード３１，３２の容量分、回路中に存在する浮遊容量などの微少な容量（コンデンサＣb11，Ｃb12など）の充電をＮ−ＭＯＳトランジスタＮ12のみで行うので、そのときの電流の変化を鈍化でき、出力電圧の立ち下がりも鈍化できる（図９に示すＸ5部分）。
【００８５】
これにより、出力電圧の変位によって回路中及び負荷を流れる電流のピークと変化のスピードが抑えられると共に、Ａ出力回路６１のＮ−ＭＯＳトランジスタＮ11，Ｎ12が段階的にＯＮしているときの抵抗とＢ出力回路６２のＰ−ＭＯＳトランジスタＰ21，Ｐ22のＯＮ抵抗の分圧比等で決まってくるＢ出力回路６２に現れる誘導電圧の立ち下がりスピードも抑えられる（図９に示すＸ5部分）。
【００８６】
こうして、出力ＯＵＴＡを接地電圧ＶＳＳに切替えることにより、圧電部材２１のインク室５１を広げる（図３の（ｂ）に示す逆充電状態）。そして、ある時間その状態を保ち、次にＡ出力回路６１のＮ−ＭＯＳトランジスタＮ11，Ｎ12が上記と同様に段階的にＮ−ＭＯＳトランジスタＮ12，Ｎ11の順にＯＦＦされる。
【００８７】
そして、出力回路の貫通電流を防止する時間（tm2）をおいて、Ａ出力回路６１のＰ−ＭＯＳトランジスタＰ1，Ｐ2をＯＮさせる信号が１本ロジック回路２９から出力され、レベルシフタ（Ｌ／Ｓ）２７で電圧変換されてプリバッファ６５の１段目のバッファＰP11に入力される。このバッファＰP11からの出力は、Ｐ−ＭＯＳトランジスタＰ12のゲートを駆動し、このＰ−ＭＯＳトランジスタＰ12をＯＮする。
【００８８】
また、上記１段目のバッファＰP11の出力は、２段目のバッファＰP12にも入力され、この２段目のバッファＰP12でゲート遅延された出力はＰ−ＭＯＳトランジスタＰ11のゲートを駆動し、このＰ−ＭＯＳトランジスタＰ11をＯＮする。
【００８９】
このように、２つのＰ−ＭＯＳトランジスタＰ11，Ｐ12を並列して接続し、直列接続した２段のバッファＰP11，ＰP12で時間をおいて、Ｐ−ＭＯＳトランジスタＰ11，Ｐ12を段階的にＯＮさせることにより、最初に素子の接合容量、保護ダイオード３１，３２の容量分、回路中に存在する浮遊容量などの微少な容量（コンデンサＣb11，Ｃb12など）の放電をＰ−ＭＯＳトランジスタＰ12のみで行うので、そのときの電流の変化を鈍化でき、出力電圧の立ち上がりも鈍化できる（図９に示すＹ5部分）。
【００９０】
これにより、出力電圧の変位によって回路中及び負荷を流れる電流のピークと変化のスピードが抑えられると共に、Ａ出力回路６１のＰ−ＭＯＳトランジスタＰ11，Ｐ12が段階的にＯＮしているときの抵抗とＢ出力回路６２のＰ−ＭＯＳトランジスタＰ21，Ｐ22のＯＮ抵抗の分圧比等で決まってくるＢ出力回路６２に現れる誘導電圧の立ち上がりスピードも抑えられる（図９に示すＹ5部分）。
【００９１】
ある程度Ａ出力回路６１の出力ＯＵＴＡが立ち上がり、放電動作がほぼ完了したところで、Ｂ出力回路６２のＰ−ＭＯＳトランジスタＰ21，Ｐ22を上記のように段階的にＰ−ＭＯＳトランジスタＰ22，Ｐ21の順にＯＦＦし、出力回路の貫通電流を防止する時間（tm3）をおいて、Ｂ出力回路６２のＮ−ＭＯＳトランジスタＮ21，Ｎ22を上記のように段階的にＮ−ＭＯＳトランジスタＮ22，Ｎ21の順でＯＮする。
【００９２】
この一連の動作で圧電部材の電極間には、図９の（ｃ）に示すように２倍の駆動電圧（−ＶＡＡ〜ＶＡＡ）の変位が発生し、インク室５１は広がった状態から縮小状態に高速に変化するので、インク室５１からインクの吐出が開始する。
【００９３】
その後、ある時間この状態を保ちＢ出力回路６２のＮ−ＭＯＳトランジスタＮ21，Ｎ22を上記のように段階的にＮ−ＭＯＳトランジスタＮ22，Ｎ21の順でＯＦＦする。そして、出力回路の貫通電流を防止する時間（tm4）をおいて、Ｂ出力回路６２のＰ−ＭＯＳトランジスタＰ21，Ｐ22を上記のように段階的にＰ−ＭＯＳトランジスタＰ22，Ｐ21の順にＯＮする。
【００９４】
ここでも、Ｂ出力回路６２のＰ−ＭＯＳトランジスタＰ21，Ｐ22を段階的にＯＮするので、最初に微少な容量分（コンデンサＣb21，Ｃb22など）の放電をＰ−ＭＯＳトランジスタＰ22のみで行うので、その時の電流の変化を鈍化でき、出力電圧の立ち上がりも鈍化できる（図９に示すＸ6の部分）。
【００９５】
これにより、その電圧変位によって回路中及び負荷を流れる電流のピークと変化のスピードが抑えられると共に、Ｂ出力回路６２のＰ−ＭＯＳトランジスタＰ21，Ｐ22が段階的にＯＮしているときの抵抗とＡ出力回路６１のＰ−ＭＯＳトランジスタＰ11，Ｐ12のＯＮ抵抗の分圧比等で決まってくるＡ出力回路６１に現れる誘導電圧立ち上がりスピードも抑えられる（図９に示すＹ6部分）。
【００９６】
こうして、圧電部材２１の両極間は同電位（初期状態）になり、図３の（ｄ）に示す逆放電状態から初期状態になって一連のインク吐出動作が完了する。
【００９７】
このように、一対のスイッチ素子を並列して接続し、これらを段階的に駆動する直列接続した２段のバッファを設け、各スイッチ素子をＯＮして出力を変化させるときに各スイッチ素子を、時間をおいて段階的にＯＮさせることにより、駆動回路に存在する負荷としての圧電部材２１とは別の容量（上記微少容量など）を充放電するときは、一方のスイッチ素子（Ｐ12，Ｎ12又はＰ22，Ｎ22）を駆動して高インピーダンスで駆動し、負荷としての圧電部材２１を充放電するときは、両方のスイッチ素子（Ｐ12，Ｎ12及びＰ11，Ｎ11、Ｐ22，Ｎ22及びＰ21，Ｎ21）を駆動して低インピーダンスで駆動するというインピーダンス制御を行うことができる。
【００９８】
これにより、前述した第１の実施の形態と同様に、駆動回路に存在する負荷とは別の容量を充放電するときの電圧及び電流変化が緩やかになる、すなわち、立ち上がり、立ち下がりが鈍化するように制御することができる。
【００９９】
従って、最初の立ち上がり、立ち下がりの電流が駆動回路、ヘッドの配線、ＭＯＳトランジスタの寄生素子等の抵抗分に無駄に消費されることを防止することができ、駆動素子、ヘッドなどを余計に温度上昇させることを防止できる。また、このような電流のピーク値を抑え、電流の変化を緩やかにすることにより、ＭＯＳトランジスタの寄生素子が動作することを防止でき、駆動素子の信頼性を向上させることができる。
【０１００】
また、圧電素子の負荷容量が数十から数百ＰＦ以上に対して、微少容量は数ＰＦ以下であり、この微少容量の充放電時間は、負荷容量を放電し充電してインクを吐出させる時間に対して十分短く、吐出特性に影響するものではない。
【０１０１】
例えば、図１０に示すように、電圧変化が緩やかとなるときの電圧Ｖ′は変化する側のＡ出力回路６１の高インピーダンスとその出力に影響を受けるＢ出力回路６２の低インピーダンスとの駆動電圧の分圧比分となる。
【０１０２】
なお、この第２の実施の形態においては、各スイッチ素子の構成は同じゲートサイズのＭＯＳトランジスタを並列接続した構成のものについて述べたが必ずしもこれに限定されるものではなく、最初に駆動させるスイッチ素子（Ｐ12，Ｎ12又はＰ22，Ｎ22）として更にゲート幅の小さいハイインピーダンスのものを使用するとともに、後から駆動させるスイッチ素子（Ｐ11，Ｎ11又はＰ21，Ｎ21）としてゲート幅の大きい十分にローインピーダンスのものを使用してもよい。これにより、誘導電圧や電流の傾斜をさらに緩やかに抑えることができる。
【０１０３】
図１１は、本実施の形態における駆動回路の変形例の構成を示す回路図で、図８に示す部分と同一部分には同一符号を付してその詳細な説明を量略する。
【０１０４】
この変形例に係るＡ出力回路６１において、図８に示すものと異なるのは、Ｐ−ＭＯＳトランジスタＰ11，Ｐ12の基板電位を駆動電圧ＶＡＡと同電位にした点である。また、Ｂ出力回路６２のＰ−ＭＯＳトランジスタＰ21，Ｐ22の基板電位もＡ出力回路６１の場合と同様に駆動電圧ＶＡＡと同電位にしている。
【０１０５】
これにより、図８の回路の場合は出力回路６１，６２の出力ＯＵＴＡ，ＯＵＴＢのうち一方の出力が立ち上がり始めるときに他方の出力が誘導を受けて駆動電圧ＶＡＡより跳ね上がってしまうが、この変形例では出力回路６１，６２の出力端と駆動電圧間に接続した保護ダイオード３１，４１やスイッチ素子の寄生ダイオードに電流が流れてもその電流の立ち上がりが鈍化したものになり、この寄生ダイオードをベースとした寄生トランジスタがスイッチ素子内に存在した場合でも動作し難い方向に働くため、信頼性の高い駆動回路を提供できる。
【０１０６】
次に、本発明に係る容量性素子駆動装置を、圧電部材を使用したカイザー型インクジェットヘッド駆動装置に適用した第３の実施の形態について図１２及び図１３を参照して説明する。なお、本実施の形態において前述した第２の実施の形態と同一部分には同一符号を付してその詳細な説明を省略する。
【０１０７】
図１２は、本実施の形態に係る装置の構成を示す部分回路図で、図３に示すようなカイザー型インクジェットヘッドの１つのインク室を駆動するものである。
【０１０８】
この駆動回路のＡ出力回路７１は、図８に示すものと比較すると、出力端子ＯＵＴＡと接地電圧ＶＳＳの間に１つのＮ−ＭＯＳトランジスタＮ1を接続した点、このＮ−ＭＯＳトランジスタＮ1を高電圧ＶＣＣで駆動させるためのプリバッファ７３をＰ−ＭＯＳトランジスタＰN1、Ｎ−ＭＯＳトランジスタＮN1、ダイオード７４で構成して構成した点、上記ダイオード７４を介して駆動電圧よりも低い所定電圧（ここでは５Ｖ）で上記Ｎ−ＭＯＳトランジスタＮ1を駆動させるためのＰ−ＭＯＳトランジスタＰ5V1、上記プリバッファ７３の出力を遅延させるディレイ回路（Ｄｅｌａｙ）７５を設けた点が異なる。
【０１０９】
具体的には、上記Ｐ−ＭＯＳトランジスタＰN1とＮ−ＭＯＳトランジスタＮN1は駆動電圧ＶＣＣと接地電圧ＶＳＳ間に直列に接続されており、Ｐ−ＭＯＳトランジスタＰN1とＮ−ＭＯＳトランジスタＮN1の接続点に上記Ｎ−ＭＯＳトランジスタＮ1のゲートが接続されている。
【０１１０】
また、上記Ｐ−ＭＯＳトランジスタＰN1とＮ−ＭＯＳトランジスタＮN1のゲートには、レベルシフタ（Ｌ／Ｓ）２８の出力が接続されており、このレベルシフタ２８の入力端子にはロジック回路２９からのスイッチ制御信号が上記ディレイ回路７５を介して入力されるようになっている。
【０１１１】
上記Ｐ−ＭＯＳトランジスタＰ5V1はドレインに５Ｖ電源端子が接続され、ソースは上記ダイオード７４を介してＮ−ＭＯＳトランジスタＮ1のゲートに接続されている。また、Ｐ−ＭＯＳトランジスタＰ5V1のゲートには上記ロジック回路２９からのスイッチ制御信号がそのまま入力されるようになっている。
【０１１２】
上記Ｂ出力回路７２は、図８に示すものと比較すると、出力端子ＯＵＴＢと接地電圧ＶＳＳの間に１つのＮ−ＭＯＳトランジスタＮ2を接続した点、このＮ−ＭＯＳトランジスタＮ2を高電圧ＶＣＣで駆動させるためのＰ−ＭＯＳトランジスタＰN2、Ｎ−ＭＯＳトランジスタＮN2、ダイオード７７からなるプリバッファ７６、上記ダイオード７７を介して駆動電圧よりも低い所定電圧（ここでは５Ｖ）で上記Ｎ−ＭＯＳトランジスタＮ2を駆動させるためのＰ−ＭＯＳトランジスタＰ5V2、上記プリバッファ７６の出力を遅延させるディレイ回路７８を設けた点で異なり、その具体的構成はＡ出力回路７１と同様である。
【０１１３】
次に、図３に示すカイザー型インクジェットヘッドのインク室５１を駆動する図１２の駆動回路における動作を図１３に基づいて説明する。インク室５１を図３の（ａ）に示す初期状態から同図（ｂ）に示す逆充電状態へ変化させる場合、図８の駆動回路においてはＮ−ＭＯＳトランジスタＮ11，Ｎ12の時間をずらしてＯＮしたが、ここではＡ出力回路７１においてＮ−ＭＯＳトランジスタＮ1を５Ｖで駆動してから時間をずらして高電圧ＶＣＣで駆動する点で異なる。
【０１１４】
すなわち、初期状態から逆充電状態へ移行する場合、先ずロジック回路２９からＰ−ＭＯＳトランジスタＰ5V1をＯＮさせる信号が出力され、Ｐ−ＭＯＳトランジスタＰ5V1がＯＮし、Ｎ−ＭＯＳトランジスタＮ1を５Ｖで駆動する。このとき、Ｎ−ＭＯＳトランジスタＮ1のゲートは十分にバイアスされないため、ハイインピーダンスでＯＮする。
【０１１５】
また、上記ロジック回路２９からのスイッチ制御信号は、ディレイ回路７５により遅延され、レベルシフタ２８で電圧変換されてプリバッファ７３のＰ−ＭＯＳトランジスタＰN1、Ｎ−ＭＯＳトランジスタＮN1のゲートに入力する。これにより、高電圧ＶＣＣで駆動されるＰ−ＭＯＳトランジスタＰN1、Ｎ−ＭＯＳトランジスタＮN1がＯＮしてＮ−ＭＯＳトランジスタＮ1を駆動する。このとき、Ｎ−ＭＯＳトランジスタＮ1のゲートには高電圧ＶＣＣがかかるので、Ｎ−ＭＯＳトランジスタＮ1はローインピーダンスでＯＮし圧電部材２１を駆動する。
【０１１６】
また、Ｎ−ＭＯＳトランジスタＮ1をＯＦＦするときは、Ｐ−ＭＯＳトランジスタＰ5V1をＯＦＦする信号がロジック回路２９から出力されてＮ−ＭＯＳトランジスタＮ1のゲートに入力された後、ロジック回路２９からのスイッチ制御信号はディレイ回路７５から遅延して出力され、レベルシフタ２８を介してＮ−ＭＯＳトランジスタＮ1のゲートに入力され、Ｎ−ＭＯＳトランジスタＮ1をＯＦＦする。なお、Ｂ出力回路７２においてＮ−ＭＯＳトランジスタＮ2をＯＮ、ＯＦＦする場合も同様に動作する。
【０１１７】
このように、ＭＯＳトランジスタのゲートを駆動電圧ＶＡＡよりも低い電圧（ここでは５Ｖ）で駆動した後に高電圧ＶＣＣで駆動することにより、Ｎ−ＭＯＳトランジスタＮ1，Ｎ2の出力は、まずハイインピーダンスでＯＮした後に低インピーダンスでＯＮするインピーダンス制御を行うことができるので、前述した第２の実施の形態と同様の効果が得られる。
【０１１８】
なお、本実施の形態では、１つのＮ−ＭＯＳトランジスタＮ1又はＮ2のゲート電圧を変えて駆動するものについて説明したが、必ずしもこれに限定されるものではなく、Ｎ−ＭＯＳトランジスタＮ1又はＮ2の代りに、第２の実施の形態のようなハイインピーダンスのＮ−ＭＯＳトランジスタとローインピーダンスのＮ−ＭＯＳトランジスタとを並列に接続して設け、ハイインピーダンスのＮ−ＭＯＳトランジスタを高電圧ＶＣＣよりも低い電圧（例えば５Ｖ）で駆動してローインピーダンスのＮ−ＭＯＳトランジスタを高電圧ＶＣＣで駆動するように構成してもよい。
【０１１９】
また、本実施の形態では、Ｎ−ＭＯＳトランジスタＮ1又はＮ2について異なる電源で時間をずらして駆動させるものについて述べたが、Ｐ−ＭＯＳトランジスタＰ11，Ｐ12又はＰ21，Ｐ22のゲートを高電圧ＶＣＣよりも低い電圧で駆動できるように別電源とゲート駆動回路を組めば、Ｐ−ＭＯＳトランジスタに関しても実現可能である。
【０１２０】
また、単純にゲートの波形を鈍らせて最初のスイッチングをソフトにする方法も考えられるが、最初を遅くした分最後までＣＲカーブとなって鈍った波形でＭＯＳトランジスタを駆動するため、充放電動作に影響が出てしまい、インク吐出動作に悪影響を及ぼしてしまう。このような場合と比べると、本実施の形態では、最後までＣＲカーブとなって鈍った波形となることもないので、インク吐出動作に影響を及ぼすこともない点で有利である。
【０１２１】
次に、本発明に係る容量性素子駆動装置を、圧電部材を使用したカイザー型インクジェットヘッド駆動装置に適用した第４の実施の形態について図１４ないし図１７を参照して説明する。なお、本実施の形態において前述した第２の実施の形態と同一部分は同一符号を付してその詳細な説明を省略する。
【０１２２】
図１４は、本実施の形態に係る装置の構成を示す部分回路図で、図３に示すようなカイザー型インクジェットヘッドの１つのインク室を駆動するものである。本実施の形態に係る駆動回路は、図７におけるディレイ回路６３，６４に代えて一方の出力回路のインピーダンス比を他方の出力回路に合わせるように制御するためのインピーダンス制御手段として信号変化検出回路８３を設け、この信号変化検出回路８３によって各出力回路８１，８２のインピーダンス制御を行う点が異なる。
【０１２３】
図１５は、図１４に示す回路ブロック図の具体的な回路構成を示す図である。この駆動回路のＡ出力回路８１は、図８に示すものと比較すると、Ｐ−ＭＯＳトランジスタＰ11（ローインピーダンス），Ｐ12（ハイインピーダンス）を駆動させるためのプリバッファ８４についてはバッファＰP11，ＰP12をそれぞれＰ−ＭＯＳトランジスタＰ11，Ｐ12のゲートに並列に接続して構成した点、Ｎ−ＭＯＳトランジスタＮ11，Ｎ12を駆動させるためのプリバッファ８５についてはバッファＰN11，ＰN12をそれぞれＮ−ＭＯＳトランジスタＮ11，Ｎ12のゲートに並列に接続して構成した点、上記プリバッファ８４，８５の各バッファＰP11，ＰP12、ＰN11，ＰN12に別々にロジック回路２９からのスイッチ制御信号を信号変化検出回路８３を介して入力するレベルシフタ（Ｌ／Ｓ）８６〜８９を設けた点が異なる。
【０１２４】
また、上記Ｂ出力回路８２は、図８に示すものと比較すると、Ｐ−ＭＯＳトランジスタＰ21，Ｐ22を駆動させるためのプリバッファ９４についてはバッファＰP21，ＰP22をそれぞれＰ−ＭＯＳトランジスタＰ21，Ｐ22のゲートに並列に接続して構成した点、Ｎ−ＭＯＳトランジスタＮ21，Ｎ22を駆動させるためのプリバッファ９５についてはバッファＰN21，ＰN22をそれぞれＮ−ＭＯＳトランジスタＮ21，Ｎ22のゲートに並列に接続して構成した点、上記プリバッファ９４，９５の各バッファＰP21，ＰP22、ＰN21，ＰN22に別々にロジック回路２９からのスイッチ制御信号を信号変化検出回路８３を介して入力するレベルシフタ（Ｌ／Ｓ）９６〜９９を設けた点が異なる。
【０１２５】
上記信号変化検出回路８３は、ディレイ回路（Ｄ）１０１，１０２、１１１，１１２、ＯＲゲート１０３、１１３、インバータ１０４、１１４、ＡＮＤゲート１０５、１１５から構成される。
【０１２６】
具体的には、上記信号変化検出回路８３は、上記Ｐ−ＭＯＳトランジスタＰ11，Ｐ12、Ｐ21，Ｐ22を駆動するためのロジック回路２９からのスイッチ制御信号をレベルシフタ８７、９７に入力するとともに、ディレイ回路１０１、１１１、ＯＲゲート１０３、１１３を介してレベルシフタ８６、９６に入力する。
【０１２７】
また、上記Ｎ−ＭＯＳトランジスタＮ11，Ｎ12、Ｎ21，Ｎ22を駆動するためのロジック回路２９からのスイッチ制御信号をレベルシフタ８９、９９に入力するとともに、ディレイ回路１０２、１１２を介してレベルシフタ８８、９８に入力する。
【０１２８】
さらに、上記ＯＲゲート１０３の入力端子にはＡＮＤゲート１１５の出力端子も接続されている。このＡＮＤゲート１１５の入力端子にはディレイ回路１１１からの出力が入力されるとともにディレイ回路１１２からの出力がインバータ１１４を介して入力される。
【０１２９】
また、上記ＯＲゲート１１３の入力端子にはＡＮＤゲート１０５の出力端子も接続されている。このＡＮＤゲート１０５の入力端子にはディレイ回路１０１からの出力が入力されるとともにディレイ回路１０２からの出力がインバータ１０４を介して入力される。
【０１３０】
次に、図３に示すカイザー型インクジェットヘッドのインク室５１を駆動する場合の上記駆動回路の動作を図１６に基づいて説明する。初期状態では、各出力回路８１，８２の出力ＯＵＴＡ，ＯＵＴＢは各Ｐ−ＭＯＳトランジスタＰ11，Ｐ12、Ｐ21，Ｐ22がＯＮした状態になっているので駆動電圧に固定されていて両者間に電位差は生じていない。
【０１３１】
この状態でインク室５１を駆動する場合には、先ずＡ出力回路８１のＰ−ＭＯＳトランジスタＰ11，Ｐ12をＯＦＦするための信号ＰＡが１本ロジック回路２９から出力されレベルシフタ８７で電圧変換されて、プリバッファ８４のバッファＰP12に入力される。これにより、ハイインピーダンスで駆動するＰ−ＭＯＳトランジスタＰ12がＯＦＦする。
【０１３２】
そして、上記ロジック回路２９からの信号ＰＡはディレイ回路１０１でディレイされて信号ＰＡＤとなる。一方、Ｂ出力回路８２のディレイ回路１１２からの出力ＮＢＤがインバータ１１４で反転された信号とディレイ回路１１１からの信号ＰＢＤとがＡＮＤゲート１１５で論理積される。（この場合、Ｂ出力回路８２に変化はないのでこの信号も変化しない）
そして、このＡＮＤゲート１１５からの出力と上記ディレイ回路１０１からの出力ＰＡＤとがＯＲゲート１０３に入力され、その論理和出力がレベルシフタ８６で電圧変換されてプリバッファ８４のバッファＰP11に入力される。これにより、ローインピーダンスで駆動するＰ−ＭＯＳトランジスタＰ11がＯＦＦする。
【０１３３】
また、このときディレイ回路１０２からの出力ＮＡＤがインバータ１０４で反転された信号とディレイ回路１０１からの出力ＰＡＤとがＡＮＤゲート１０５で論理積され、この論理積された信号とＢ出力回路８２のディレイ回路１１１からの出力信号ＰＢＤとがＯＲゲート１１３に入力され、その論理和出力がレベルシフタ９６で電圧変換されてプリバッファ９４のバッファＰP21に入力される。これにより、Ｂ出力回路８２のＰ−ＭＯＳトランジスタＰ21（ローインピーダンス）がＯＦＦする（ＰＡＤ信号の立ち上がり）。
【０１３４】
次に、出力回路の貫通電流を防止する時間（tn1）おいて、次にＡ出力回路８１のＮ−ＭＯＳトランジスタＮ11，Ｎ12をＯＮさせるための信号ＮＡがロジック回路２９から出力されレベルシフタ８９で電圧変換されて、プリバッファ８５のバッファＰN12に入力される。これにより、ハイインピーダンスで駆動するＮ−ＭＯＳトランジスタＮ12がＯＮする。
【０１３５】
このとき、Ｂ出力回路８２においてはハイインピーダンスで駆動するＰ−ＭＯＳトランジスタＰ22のみがＯＮになっているので、ハイインピーダンスで容量負荷である圧電部材２１以外の微少な容量（素子の接合容量、保護ダイオードの容量分、浮遊容量など）を充電する。このときのＢ出力回路８２の出力ＯＵＴＢはＮ−ＭＯＳトランジスタＮ22とＰ−ＭＯＳトランジスタＰ22の駆動電圧の分圧比分落ち込もうとする。
【０１３６】
そして、上記ロジック回路２９からの信号ＮＡは微少な容量の充電した後、ディレイ回路１０２でディレイされて出力ＮＡＤとなり、この出力ＮＡＤがレベルシフタ８８で電圧変換されてプリバッファ８５のバッファＰN11に入力される。これにより、ローインピーダンスで駆動するＮ−ＭＯＳトランジスタＮ11がＯＮする。
【０１３７】
また、このとき、ＮＡＤ信号の立ち上がり変化によってＢ出力回路８２のＰ−ＭＯＳトランジスタＰ21がＯＮして、各出力をローインピーダンスにして負荷である圧電部材２１を逆充電する。
【０１３８】
次に、ある時間その状態を保ち、次にＡ出力回路８１のＮ−ＭＯＳトランジスタＮ12をＯＦＦさせる信号ＮＡがロジック回路２９から出力され、これによりハイインピーダンスで駆動するＮ−ＭＯＳトランジスタＮ12がＯＦＦする。
【０１３９】
上記ロジック回路２９からの信号ＮＡは、ディレイ回路１０２によってディレイされた信号ＮＡＤによってＡ出力回路８１のローインピーダンスで駆動するＮ−ＭＯＳトランジスタＮ11がＯＦＦする。
【０１４０】
また、このディレイ回路１０２からの信号ＮＡＤの立ち下がり変化によってＢ出力回路８２のローインピーダンスで駆動するＰ−ＭＯＳトランジスタＰ21がＯＦＦされ、再びＢ出力回路８２をハイインピーダンスで駆動するＰ−ＭＯＳトランジスタＰ22のみをＯＮする状態にする。
【０１４１】
このとき、Ｂ出力回路８２のローインピーダンスで駆動するＰ−ＭＯＳトランジスタＰ21をＯＦＦしても逆充電動作は完了しているので負荷に影響を与えることはない。
【０１４２】
そして、出力回路の貫通電流を防止する時間（tn2）をおいて、ロジック回路２９からの信号ＰＡによりＡ出力回路８１のＰ−ＭＯＳトランジスタＰ12がＯＮされることによって、各出力回路８１，８２は共にＰ−ＭＯＳトランジスタＰ12，Ｐ22がＯＮとなり、ハイインピーダンスで微少な容量の放電をする。このとき、各出力回路８１，８２からの出力ＯＵＴＡ，ＯＵＴＢは同じハイインピーダンスのＭＯＳトランジスタＰ12，Ｐ22がＯＮするので駆動電圧の半分の電圧分跳ね上がろうとする。
【０１４３】
その後、上記ロジック回路２９からの信号ＰＡのディレイ回路１０１によるディレイ出力ＰＡＤの立ち下がり変化によって各出力回路８１，８２のＰ−ＭＯＳトランジスタＰ11，Ｐ21がＯＮされるので、ローインピーダンスで負荷である圧電部材２１を放電する。
【０１４４】
そして、ある程度負荷である圧電部材２１を放電した後、続いてロジック回路３９からの信号ＰＢによりＢ出力回路８２のＰ−ＭＯＳトランジスタＰ22がＯＦＦされ，この信号ＰＢのディレイ回路１１１によるディレイ出力ＰＢＤの立ち上がり変化によって各出力回路８１，８２のＰ−ＭＯＳトランジスタＰ11，Ｐ21がＯＦＦされる。
【０１４５】
その後、出力回路の貫通電流を防止する時間（tn3）をおいて、ロジック回路３９からの信号ＮＢによりＢ出力回路８２のＮ−ＭＯＳトランジスタＮ22がＯＮする。このとき、Ａ出力回路８１もハイインピーダンスで駆動するＰ−ＭＯＳトランジスタＰ12のみがＯＮしているので、ハイインピーダンスで容量負荷である圧電部材２１以外の微少な容量（素子の接合容量、保護ダイオードの容量分、浮遊容量など）を充電する。そして、Ａ出力回路８１の出力ＯＵＴＡはＮ−ＭＯＳトランジスタＮ12とＰ−ＭＯＳトランジスタＰ12の駆動電圧の分圧比分落ち込もうとする。
【０１４６】
この充電動作後、上記ロジック回路３９からの信号ＮＢのディレイ回路１１２によるディレイ出力ＮＢＤの立ち上がり変化によって、Ａ出力回路８１のＮ−ＭＯＳトランジスタＮ11とＢ出力回路８２のＰ−ＭＯＳトランジスタＰ21をＯＮして各出力をローインピーダンスにして負荷である圧電部材２１を充電する。
【０１４７】
この一連の動作で圧電部材２１の両極２１1，２１2には駆動電圧ＶＡＡの２倍の変位が加わり、インク室５１は広がった状態から高速に縮まるのでインクの吐出が開始する。
【０１４８】
このような負荷の充電完了後、所定時間この状態を保持した後、ロジック回路３９からの出力ＮＢにより、Ｂ出力回路８２のＮ−ＭＯＳトランジスタＮ22がＯＦＦされ、上記ロジック回路３９からの出力ＮＢのディレイ回路１１２によるディレイ出力ＮＢＤの立ち下がり変化によりＢ出力回路８２のＮ−ＭＯＳトランジスタＮ21とＡ出力回路８１のＰ−ＭＯＳトランジスタＰ11がＯＦＦされる。
【０１４９】
その後、出力回路の貫通電流を防止する時間（tn4）をおいて、ロジック回路３９からの信号ＰＢによりＢ出力回路８２のハイインピーダンスで駆動されるＰ−ＭＯＳトランジスタＰ22がＯＮされ、各出力回路８１，８２は共にＰ−ＭＯＳトランジスタＰ12，Ｐ22がＯＮとなり、ハイインピーダンスで微少な容量の放電をする。このとき、各出力回路８１，８２の出力ＯＵＴＡ，ＯＵＴＢは同じハイインピーダンスのＭＯＳトランジスタＰ12，Ｐ22がＯＮするので駆動電圧ＶＡＡの半分の電圧分跳ね上がろうとする。
【０１５０】
その後、ロジック回路３９からの信号ＰＢのディレイ回路１１１によるディレイ出力ＰＢＤの立ち下がりで、各出力回路８１，８２のＰ−ＭＯＳトランジスタＰ11，Ｐ21がＯＮされ、ローインピーダンスで負荷である圧電部材２１を放電して初期状態に戻る。
【０１５１】
このように、いずれかの出力回路８１，８２の出力ＯＵＴＡ，ＯＵＴＢが変化を開始するときに各出力回路８１，８２の出力ＯＵＴＡ，ＯＵＴＢをハイインピーダンスにするようなインピーダンス制御を行うことにより、微少容量の充放電動作がよりソフトになり電圧電流の変化が鈍化する。例えば、図１７に示すように、電圧変化が緩やかとなるときの電圧Ｖ″は変化する側のＡ出力回路８１のハイインピーダンスとその出力に影響を受けるＢ出力回路８２のハイインピーダンスとの駆動電圧の分圧比分となる。
【０１５２】
なお、Ａ出力回路８１のハイインピーダンスで駆動されるＰ−ＭＯＳトランジスタＰ12とＢ出力回路８２のハイインピーダンスで駆動されるＮ−ＭＯＳトランジスタＮ22とのインピーダンス比を、ＭＯＳトランジスタＮ22＋ローインピーダンスで駆動されるＭＯＳトランジスタＮ21とハイインピーダンスで駆動されるＭＯＳトランジスタＮ12＋ローインピーダンスで駆動されるＭＯＳトランジスタＮ11のインピーダンス比と同じに設定するとともに、Ｂ出力回路８２のハイインピーダンスで駆動されるＰ−ＭＯＳトランジスタＰ22とＡ出力回路８１のハイインピーダンスで駆動されるＮ−ＭＯＳトランジスタＮ12のインピーダンス比を、ハイインピーダンスで駆動されるＭＯＳトランジスタＮ12及びローインピーダンスで駆動されるＭＯＳトランジスタＮ11と、ハイインピーダンスで駆動されるＭＯＳトランジスタＮ22及びローインピーダンスで駆動されるＭＯＳトランジスタＮ21のインピーダンス比と同じに設定する。
【０１５３】
また、各出力回路８１，８２のＰ−ＭＯＳトランジスタのインピーダンスが、Ｐ12：Ｐ22＝（Ｐ11＋Ｐ12）：（Ｐ21＋Ｐ22）となるように設定する。これにより、低インピーダンスに切り替ったときの、出力ＯＵＴＡ，ＯＵＴＢの変動を抑えることができる。
【０１５４】
次に、本発明に係る容量性素子駆動装置を、圧電部材を使用したカイザー型インクジェットヘッド駆動装置に適用した第５の実施の形態について図１８及び図１９を参照して説明する。なお、本実施の形態において前述した第２の実施の形態と同一部分は同一符号を付してその詳細な説明を省略する。
【０１５５】
図１８は駆動回路の具体的回路構成を示すもので、この駆動回路は図１５に示す駆動回路に対して信号変化検出回路の構成を変えたものである。すなわち、この信号変化検出回路１３１は、４個のＤ型フリップフロップ１３２，１３３，１３４，１３５、２個のイネーブル端子付きＤ型フリップフロップ１３６，１３７、４個の２入力ＡＮＤゲート１３８，１３９，１４０，１４１、２個の２入力ＯＲゲート１４２，１４３、４個のインバータ１４４，１４５，１４６，１４７からなり、ロジック回路２９からの信号ＰＡをＤ型フリップフロップ１３２のＤ（データ）端子に入力するとともにＡＮＤゲート１３８の一方の入力端子に入力し、前記ロジック回路２９からの信号ＮＡをＤ型フリップフロップ１３３のＤ（データ）端子に入力するとともにインバータ１４４を介して前記ＡＮＤゲート１３８の他方の入力端子に入力している。
【０１５６】
また、ロジック回路３９からの信号ＰＢをＤ型フリップフロップ１３４のＤ（データ）端子に入力するとともにＡＮＤゲート１４０の一方の入力端子に入力し、前記ロジック回路３９からの信号ＮＢをＤ型フリップフロップ１３５のＤ（データ）端子に入力するとともにインバータ１４６を介して前記ＡＮＤゲート１４０の他方の入力端子に入力している。
【０１５７】
前記Ｄ型フリップフロップ１３２のＱ出力をＡ出力回路８１のレベルシフタ８６に入力するとともにＯＲゲート１４２の一方の入力端子に入力している。前記Ｄ型フリップフロップ１３３のＱ出力をＡ出力回路８１のレベルシフタ８８に入力するとともにＡＮＤゲート１３９の一方の入力端子に入力している。
【０１５８】
前記Ｄ型フリップフロップ１３４のＱ出力をＢ出力回路８２のレベルシフタ９６に入力するとともにＯＲゲート１４３の一方の入力端子に入力している。前記Ｄ型フリップフロップ１３５のＱ出力をＢ出力回路８２のレベルシフタ９８に入力するとともにＡＮＤゲート１４１の一方の入力端子に入力している。
【０１５９】
前記ＡＮＤゲート１３８の出力を前記イネーブル端子付きＤ型フリップフロップ１３６のイネーブル端子に入力するとともに前記イネーブル端子付きＤ型フリップフロップ１３７のＤ端子に入力している。前記ＡＮＤゲート１４０の出力を前記Ｄ型フリップフロップ１３７のイネーブル端子に入力するとともに前記Ｄ型フリップフロップ１３６のＤ端子に入力している。
【０１６０】
なお、前記各Ｄ型フリップフロップ１３２〜１３５及び１３６，１３７には外部からクロックＣＬＫが入力している。
前記イネーブル端子付きＤ型フリップフロップ１３６のＱ出力を前記ＯＲゲート１４２の他方の入力端子に入力するとともにインバータ１４５を介して前記ＡＮＤゲート１３９の他方の入力端子に入力している。前記イネーブル端子付きＤ型フリップフロップ１３７のＱ出力を前記ＯＲゲート１４３の他方の入力端子に入力するとともにインバータ１４７を介して前記ＡＮＤゲート１４１の他方の入力端子に入力している。
【０１６１】
そして、前記ＯＲゲート１４２の出力をＡ出力回路８１のレベルシフタ８７に入力し、前記ＡＮＤゲート１３９の出力をＡ出力回路８１のレベルシフタ８９に入力し、前記ＯＲゲート１４３の出力をＢ出力回路８２のレベルシフタ９７に入力し、前記ＡＮＤゲート１４１の出力をＢ出力回路８２のレベルシフタ９９に入力している。
【０１６２】
このような構成の駆動回路の動作を図１９に基づいて説明する。
先ず、Ａ出力回路８１の出力ＯＵＴＡをローレベルにするためにロジック回路２９からの信号ＰＡが立ち上がってＡ出力回路８１のＰ−ＭＯＳトランジスタＰ11，Ｐ12をＯＦＦする。そして、Ｐ−ＭＯＳトランジスタＰ11，Ｐ12、Ｎ−ＭＯＳトランジスタＮ11，Ｎ12が同時にＯＮしたときの貫通電流を防止するために１ＣＬＫだけ遅延したｔｋ時間後にＮ−ＭＯＳトランジスタＮ11，Ｎ12をＯＮにするための信号ＮＡが立ち上がり、Ａ出力回路８１の出力ＯＵＴＡがローレベルになる。
【０１６３】
この状態をある時間保持した後、今度は出力ＯＵＴＡをハイレベルにするために、先ず信号ＮＡが立ち下がりＡ出力回路８１のＮ−ＭＯＳトランジスタＮ11，Ｎ12をＯＦＦにする。そして、貫通電流防止時間ｔｋ経過後に信号ＰＡが立ち下がりＰ−ＭＯＳトランジスタＰ11，Ｐ12をＯＮにする。
【０１６４】
次に、Ｂ出力回路８２の出力ＯＵＴＢをローレベルにするためにロジック回路３９からの信号ＰＢが立ち上がってＢ出力回路８２のＰ−ＭＯＳトランジスタＰ21，Ｐ22をＯＦＦする。そして、Ｐ−ＭＯＳトランジスタＰ21，Ｐ22、Ｎ−ＭＯＳトランジスタＮ21，Ｎ22が同時にＯＮしたときの貫通電流を防止するために１ＣＬＫだけ遅延したｔｋ時間後にＮ−ＭＯＳトランジスタＮ21，Ｎ22をＯＮにするための信号ＮＢが立ち上がり、Ｂ出力回路８２の出力ＯＵＴＢがローレベルになる。
【０１６５】
この出力ＯＵＴＡの立ち上がり動作、出力ＯＵＴＢの立ち下がり動作を高速に行うことによりインクの吐出が開始する。そして、出力ＯＵＴＢがローレベルの状態をある時間保持した後、今度は出力ＯＵＴＢをハイレベルにするために、先ず信号ＮＢが立ち下がりＢ出力回路８２のＮ−ＭＯＳトランジスタＮ21，Ｎ22をＯＦＦにする。そして、貫通電流防止時間ｔｋ経過後に信号ＰＢが立ち下がりＰ−ＭＯＳトランジスタＰ21，Ｐ22をＯＮにする。こうして出力ＯＵＴＢがハイレベルとなり初期状態に戻る。このようにしてインクの吐出動作が行われる。
【０１６６】
また、インクの吐出動作を行わない場合は、インク吐出対象となるインク室の電極に印加するＡ出力回路８１の出力波形をこのインク室の両側のインク室の電極に印加するＢ出力回路８２の出力波形と同じ波形にする。これにより容量性負荷の両端には電位差が生じないためインクの吐出動作は行われない。
【０１６７】
次に、隣接出力の検知、すなわち、Ａ出力回路８１の出力に対するＢ出力回路８２の出力、及びＢ出力回路８２の出力に対するＡ出力回路８２の出力の出力変化検知について述べる。
【０１６８】
先ず、Ａ出力、Ｂ出力の各出力がハイインピーダンスになるｔｋ期間、ハイレベルとなる信号Ｔ1を作る。これはｔｋ期間の後は必ず出力変化があるので、出力変化開始を検知する信号になる。Ａ出力回路８１側のこの信号をＴ1(A)とし、Ｂ出力回路８２側のこの信号をＴ1(B)とする。
【０１６９】
そして、Ａ出力回路８１側においては信号Ｔ1(A)を前記イネーブル端子付きＤ型フリップフロップ１３６のイネーブル端子に入力し、信号Ｔ1(B)をこのＤ型フリップフロップ１３６のＤ端子に入力する。
【０１７０】
このようにすることにより、信号Ｔ1(A)がハイレベルのときに信号Ｔ1(B)がハイレベルであれば、Ａ出力回路８１の出力及びＢ出力回路８２の出力が同時に同一方向に変化するとみなし、ローインピーダンスのＭＯＳトランジスタＰ12、Ｎ12がＯＮしないように制御する。
【０１７１】
同様に、Ｂ出力回路８２側においては信号Ｔ1(B)を前記イネーブル端子付きＤ型フリップフロップ１３７のイネーブル端子に入力し、信号Ｔ1(A)をこのＤ型フリップフロップ１３７のＤ端子に入力する。
【０１７２】
このようにすることにより、信号Ｔ1(B)がハイレベルのときに信号Ｔ1(A)がハイレベルであれば、Ｂ出力回路８２の出力及びＡ出力回路８１の出力が同時に同一方向に変化するとみなし、ローインピーダンスのＭＯＳトランジスタＰ22、Ｎ22がＯＮしないように制御する。
【０１７３】
また、信号Ｔ1(A)がハイレベルのときに信号Ｔ1(B)がローレベルであれば、また、逆に信号Ｔ1(B)がハイレベルのときに信号Ｔ1(A)がローレベルであれば、充電あるいは放電動作とみなしてローインピーダンスのＭＯＳトランジスタＰ22、Ｎ22がＯＮするように制御する。
【０１７４】
また、各インク室を圧電部材の隔壁によって仕切ったシェアモードタイプのインクジェットヘッドの場合は、Ａ出力回路８１の出力をインク吐出を行う当該インク室に形成した電極に印加し、Ｂ出力回路８２の出力を当該インク室の両隣のインク室に形成した電極に印加し、Ａ出力回路８１の出力とＢ出力回路８２の出力との電位差で両側の隔壁を駆動することになるが、この場合はＡ出力回路８１の出力及びＢ出力回路８２の出力のすべてが同じ方向に変化する場合にハイインピーダンスで制御するようにする。
【０１７５】
具体的には両隣の出力がハイインピーダンスのときだけハイレベルになる信号の論理積を取った信号を当該出力のイネーブル端子付きフリップフロップのＤ端子に入力し、そのフリップフロップの出力がハイレベルであれば、すなわち、ハイインピーダンスのときだけハイレベルになる信号が当該、両隣の３出力とも同時にハイレベルになるとき、ハイインピーダンスのＭＯＳトランジスタのみでスイッチング動作するようにする。
【０１７６】
以上のように制御することにより、負荷を充放電するときはローインピーダンスのＭＯＳトランジスタで高速に駆動し、同時に同一方向に変化する場合はハイインピーダンスで緩やかに出力を変化させ出力変化時のノイズを低減する。
【０１７７】
次に、本発明に係る容量性素子駆動装置を、圧電部材を使用したシェアモードのインクジェットヘッド駆動装置に適用した第６の実施の形態を図２０ないし図２６を参照して説明する。なお、本実施の形態において前述した第２の実施の形態と同一部分は同一符号を付してその詳細な説明を省略する。
【０１７８】
図２０は、本実施の形態に係る装置の構成を示す部分回路図、図２１は、シェアモードのインクジェットヘッドの構成を示した部分断面図で、この図２０及び図２１において、１２１1、１２１2、１２１3、１２１4、１２１5、１２１6、…は複数のインク室を仕切っている壁を構成する圧電部材である。
【０１７９】
この各圧電部材１２１1、１２１2、１２１3、１２１4、１２１5…の面に例えば無電解ニッケルメッキにより電極を形成している。すなわち、圧電部材１２１1の一方の面に電極１２２1を形成し、同一インク室１２３2の内壁面である圧電部材１２１1の他方の面と圧電部材１２１2の一方の面に電極１２２2を形成し、同一インク室１２３3の内壁面である圧電部材１２１2の他方の面と圧電部材１２１3の一方の面に電極１２２3を形成し、同一インク室１２３4の内壁面である圧電部材１２１3の他方の面と圧電部材１２１4の一方の面に電極１２２4を形成し、同一インク室１２３5の内壁面である圧電部材１２１4の他方の面と圧電部材１２１5の一方の面に電極１２２5を形成し、同一インク室１２３6の内壁面である圧電部材１２１5の他方の面と圧電部材１２１6の一方の面に電極１２２6を形成している。図示はしないが他の圧電部材に対しても同様にして電極を形成している。
【０１８０】
複数のインク室を２つおきにまとめて３つのグループに分割している。すなわち、電極１２２2、１２２5、…を形成したインク室１２３2、１２３5、…をＢ群グループとし、電極１２２3、１２２6、…を形成したインク室１２３3、１２３6、…をＣ群グループとし、電極１２２4…を形成したインク室１２３4、１２３7…をＡ群グループとしている。また、各インク室１２３1、１２３2、１２３3、１２３4、１２３5…にはそれぞれインクのインク吐出口１２４1、１２４2、１２４3、１２４4、１２４5…が設けられている。
【０１８１】
そして、各電極１２１1、１２１2、１２１3、１２１4、１２１5…は、内部抵抗を介して端子Ｄ1、Ｄ2、Ｄ3、Ｄ4、Ｄ5、Ｄ6…（以下、Ｄ1〜ＤNとする）に接続している。この端子Ｄ1〜ＤN駆動電圧ＶＡＡとの間にはスイッチ素子であるバイポーラトランジスタとしてのＰＮＰ形トランジスタＰ1〜ＰNと図示極性のダイオードとの並列回路を接続し、各端子Ｄ1〜ＤNと接地電圧ＶＳＳの間にはスイッチ素子であるバイポーラトランジスタとしてのＮＰＮ形トランジスタＮ1〜ＮNと図示極性のダイオードとの並列回路を接続して構成される。
【０１８２】
図２２は、端子Ｄ1〜ＤNのうちの１つの端子ＤKの出力を制御する制御回路１２５を示すもので、このような制御回路が各端子Ｄ1〜ＤN毎にそれぞれ接続している。この制御回路１２５は、ＰＮＰ形トランジスタＰKを小さいベース電流でＯＮ、ＦＦさせるための信号ＣＴＮ１Ａ、ＰＮＰ形トランジスタＰKを大きいベース電流でＯＮ、ＯＦＦする信号ＣＴＮ２Ａ、ＮＰＮ形トランジスタＮKを小さいベース電流でＯＮ、ＯＦＦする信号ＣＴＮ１Ｂ、ＮＰＮ形トランジスタＮKを大きいベース電流でＯＮ、ＯＦＦする信号ＣＴＮ２Ｂを出力するロジック回路１２６、このロジック回路１２６からの上記信号に基づいて各バイポーラトランジスタＰK，ＮKを駆動制御するインピーダンス制御手段としてベース電流制御回路１２７を備える。
【０１８３】
次に、上記駆動回路の動作を図２３ないし図２５を参照しながら説明する。図２３の（ａ）に示す初期状態では、図２０に示すように各端子Ｄ1〜ＤNのトランジスタＰ1〜ＰNがオンしており、各端子Ｄ1〜ＤNは、駆動電圧ＶＡＡの同電位に保たれた状態になっている。
【０１８４】
例えば、Ｃ群グループであるインク室１２３3のインク吐出口１２４3からインクの吐出を行う場合は、端子Ｄ3に対応してロジック回路１２６からベース電流制御回路１２７に供給される信号ＣＮＴ１Ａ，ＣＮＴ２Ａ，ＣＮＴ１Ｂ，ＣＮＴ２Ｂ及びベース電流制御回路１２７からトランジスタＰ3，Ｎ3のベースに供給されるベース電流のタイミングは図２５の（ａ）に示すようになり、また、端子Ｄ2、Ｄ4に対応してロジック回路１２６からベース電流制御回路１２７に供給される信号ＣＮＴ１Ａ，ＣＮＴ２Ａ，ＣＮＴ１Ｂ，ＣＮＴ２Ｂ及びベース電流制御回路１２７からトランジスタＰ2，Ｐ4並びにＮ2，Ｎ4のベースに供給されるベース電流のタイミングは図２５の（ｂ）に示すようになる。
【０１８５】
従って、Ｃ群グループであるインク室１２３3、１２３６、…のインク吐出口１２４3、１２４６、…からインクの吐出を行う場合は、インク室１２３3、１２３６、…の端子Ｄ3、Ｄ6、…に接続されているトランジスタＰ3、Ｐ6、…をオフした後に、貫通電流を防止する時間をおいてトランジスタＮ3、Ｎ6、…をオンする。これにより、図２３の（ｂ）に示す逆充電動作が行われる。このとき、圧電部材の隔壁は、図２４の（ａ）に示すようにインク室１２３3、１２３６、…を広げる方向に歪む。
【０１８６】
そして、所定時間この状態を保持し、次にトランジスタＮ3、Ｎ6、…をオフした後に、貫通電流を防止する時間をおいてトランジスタＰ3、Ｐ6、…をオンし、端子Ｄ3、Ｄ6、…と両隣の端子Ｄ2，Ｄ4、Ｄ5，Ｄ7、…との電位差を小さくする。これにより、図２３の（ｃ）に示す放電動作が行われる。このとき、圧電部材の隔壁に係る電位差が小さくなるので、図２４（ｂ）に示すように圧電部材の隔壁は初期状態に戻ろうとする。また、トランジスタＰ3、Ｐ6、…をオンしたとき、両隣の端子Ｄ2，Ｄ4、Ｄ5，Ｄ7、…を駆動するトランジスタＰ2，Ｐ4、Ｐ5，Ｐ7、…のダイオードに電流が流れる。
【０１８７】
この放電動作に続いて両隣の端子Ｄ2，Ｄ4、Ｄ5，Ｄ7…に接続されているトランジスタＰ2，Ｐ4、Ｐ5，Ｐ7…をオフした後に、貫通電流を防止する時間をおいてトランジスタＮ2，Ｎ4、Ｎ5，Ｎ7…をオンする。これにより、図２３の（ｄ）に示す充電動作が行われる。このとき、圧電部材の隔壁は図２４の（ｃ）に示すようにインク室１２３3、１２３6…を縮める方向に歪む。
【０１８８】
このような逆充電、放電、充電の動作を高速に行うことにより、圧電部材の隔壁には図２５の（ｃ）に示すように駆動電圧ＶＡＡの２倍に相当する電圧の急激な変位が生じ、この変位によってインク室１２３3、１２３6、…からのインクの吐出が開始する。
【０１８９】
次に、インクの吐出が開始した後所定時間この状態を保持し、両隣の端子Ｄ2，Ｄ4、Ｄ5，Ｄ7、…に接続されているトランジスタＮ2，Ｎ4、Ｎ5，Ｎ7…をオフした後に貫通電流を防止する時間をおいてトランジスタＰ2，Ｐ4、Ｐ5，Ｐ7…をオンする。これにより、図２３の（ｅ）に示す逆放電動作が行われる。この動作で、圧電部材の隔壁は、図２４の（ｄ）に示す初期状態に戻り、インク室１２３3、１２３6、…のインクがインク吐出口１２４3、１２４6、…のオリフィス面から切り離され飛翔していく。そして、トランジスタＰ2，Ｐ4、Ｐ5，Ｐ7…をオンしたとき、両隣の端子Ｄ3，Ｄ6…を駆動するトランジスタＰ3，Ｐ6…のダイオードに電流が流れる。
【０１９０】
なお、この実施の形態では３分割駆動なので、Ｃ群グループのインク室１２３3、１２３6、…を駆動して印字した後、Ａ群グループのインク室１２３4、１２３7…を駆動して印字し、最後にＢ群グループのインク室１２３2、１２３5、…を印字して１ラインの印字が終了する。
【０１９１】
ところで、本実施の形態では各トランジスタをＯＮするときにロジック回路１２６からの信号をベース電流制御回路１２７を介して制御することにより、変化を開始する時は小さいベース電流でトランジスタをハイインピーダンスで駆動し、負荷である圧電部材を充放電する時はベース電流を大きくしてローインピーダンスで駆動する。
【０１９２】
具体的には図２５に示すように、トランジスタＰK又はＮKをＯＮして出力を変化させる時は、先ずロジック回路１２６から小さいベース電流をトランジスタＰK，Ｎkのベースに供給するための制御信号ＣＮＴ１Ａ，ＣＮＴ１Ｂをベース電流制御回路１２７に出力してトランジスタＰK，ＮKをハイインピーダンスでＯＮさせる。そして、所定時間経過した後ロジック回路１２６から大きいベース電流をトランジスタＰK，ＮKのベースに供給するための制御信号ＣＮＴ２Ａ，ＣＮＴ２Ｂをベース電流制御回路１２７に出力してトランジスタＰK，ＮKをローインピーダンスでＯＮして圧電部材１２１の充放電動作を行う。
【０１９３】
このように、各トランジスタＰK，ＮKをＯＮするときに、まずハイインピーダンスでＯＮし、その後ローインピーダンスで負荷である電圧部材１２１を駆動するようなインピーダンス制御を行うことにより、各出力Ｄ1〜ＤNを変化させる際に、負荷以外の微少容量を充放電動作するときの電流のピーク及び傾きを抑えることができ、駆動回路やヘッドの配線抵抗分の発熱を抑えられるとともに、駆動回路を駆動する場合に駆動電圧側のトランジスタＰ1〜ＰNのコレクタ−エミッタ間のダイオードに流れる電流のピーク及び傾きを図２５の（ｃ）にＶＦで示すように抑えることができる。これは、そのダイオードをベースとする寄生トランジスタが動作することを抑える方向に働く。
【０１９４】
また、吐出動作を行わない場合、図２６に示すように駆動しようとするインク室１２３3にもこれに隣接するインク室１２３2，１２３4と同じ波形が入力されるので、圧電部材１２１とは関係なく微少なトランジスタの接合容量や浮遊容量の充放電動作となる。これにより、出力のソフトなスイッチング動作が得られ、ノイズの少ない駆動装置が提供できる点で従来に比して効果が大きい。
【０１９５】
もし、このような動作を従来のようにローインピーダンスのトランジスタで行うと出力が高速にスイッチングすることになり、放射雑音に対して悪影響を及ぼし、また、スイッチング時の傾斜の厳しい電流と配線のインダクタ分によるノイズも大きいものになってしまう。
【０１９６】
また、図３０に示す従来の制御の場合、両極の出力を同時に逆向きに変化させるようになっているが、実際にはスイッチング素子やロジック回路のディレイ等により、多少スイッチングのタイミングがずれてトランジスタのコレクタ−エミッタ間のダイオードに電流が流れることは避けられない。この点本実施の形態ではダイオードに流れるピーク電流を抑えることができるため、信頼性の高い駆動装置が提供できる。この点でも従来に比して有利な効果を奏することができる。
【０１９７】
なお、上述した各実施の形態においては容量性素子として圧電部材を用いたインクジェットヘッドを使用し、このヘッドを駆動する場合について述べたが必ずしもこれに限定されるものではなく、容量性素子として圧電部材と同様に容量性素子である液晶素子を使用した装置やＥＬプリントヘッド等を使用し、これらを駆動する場合にも適用できるものである。
【０１９８】
【発明の効果】
以上詳述したように本発明によれば、高いインピーダンス（Ｈ）で負荷の各電極に印加する電位を制御することにより、圧電部材などの負荷とは別に回路中及び素子内に存在する微少な容量分を充放電し、その後低いインピーダンス（Ｌ）で負荷の各電極に印加する電位を制御することにより、圧電部材などの負荷自体を充放電することができる。これにより、上記微少な容量分を充放電するときのピーク電流や負荷の他方の電極を制御する出力に発生する誘導電圧の立ち上がり、立ち下がりの傾きなどを抑えることができ、その電圧及び電流変化による誤動作やノイズの発生を抑えることができる。さらに、上記負荷や駆動回路の発熱（消費電力）を抑えることができ、高信頼で低消費電力の容量性素子駆動装置を提供できる。
【０１９９】
バイポーラトランジスタを使用した場合でも、高いインピーダンス（Ｈ）で各電極に印加する電位を制御し、その後低いインピーダンス（Ｌ）で各電極に印加する電位を制御することにより、上記と同様の効果を得ることができる。しかも、従来のように低インピーダンスのトランジスタを使用した場合には負荷の各電極を制御する出力が高速にスイッチングすることになり、放射雑音に対して悪影響を及ぼし、また、スイッチング時の傾斜の厳しい電流と配線のインダクタ分によるノイズも大きいものになってしまうが、本発明のようにバイポーラトランジスタ制御することにより、上記のような場合にも負荷の各電極を制御する出力のソフトなスイッチング動作が得られ、ノイズの少ない駆動装置が提供できる。
【０２００】
また、電極電位制御手段により高いインピーダンス（Ｈ）で駆動するときの両方の電極を制御するインピーダンス比と低いインピーダンス（Ｌ）で駆動するときの両極の電極を制御するインピーダンス比とが同じになるように構成することにより、低インピーダンスに切り替ったときの、負荷の各電極を制御する出力の変動を抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるカイザー型インクジェットヘッドの駆動装置の構成を示すブロック図。
【図２】図１の具体的な回路構成を示す図。
【図３】同実施の形態に係るカイザー型インクジェットヘッドの各動作状態を示す図。
【図４】図２に示す回路の動作タイミング及び印加電圧波形を示す図。
【図５】同実施の形態において同一方向検出回路を除去した場合の具体的な回路構成を示す図。
【図６】図５に示す回路の動作タイミング及び印加電圧波形を示す図。
【図７】本発明の第２の実施の形態におけるカイザー型インクジェットヘッドの駆動装置の構成を示すブロック図。
【図８】図７の具体的な回路構成を示す図。
【図９】図８に示す回路の動作タイミング及び印加電圧波形を示す図。
【図１０】図９に示すα部分の部分拡大図。
【図１１】図７の具体的な回路構成の変形例を示す図。
【図１２】本発明の第３の実施の形態におけるカイザー型インクジェットヘッドの駆動装置の具体的な回路構成を示す図。
【図１３】図１２に示す回路の動作タイミング及び印加電圧波形を示す図。
【図１４】本発明の第４の実施の形態におけるカイザー型インクジェットヘッドの駆動装置の構成を示すブロック図。
【図１５】図１４の具体的な回路構成を示す図。
【図１６】図１５に示す回路の動作タイミング及び印加電圧波形を示す図。
【図１７】図１６に示すβ部分の部分拡大図。
【図１８】本発明の第５の実施の形態におけるカイザー型インクジェットヘッドの駆動装置の具体的な回路構成を示す図。
【図１９】図１８に示す回路の動作タイミング及び印加電圧波形を示す図。
【図２０】本発明の第６の実施の形態におけるシェアモード型インクジェットヘッドの駆動装置の具体的な回路構成を示す図。
【図２１】同実施の形態におけるインクジェットヘッドの構成を示す部分断面図。
【図２２】図２０に示す回路の１つの出力を制御する制御回路の構成を示す図。
【図２３】同実施の形態におけるインクジェットヘッドを３分割駆動する場合の回路の各動作状態における電流の流れを示す図。
【図２４】同実施の形態におけるインクジェットヘッドを３分割駆動する場合のヘッドの各動作状態を示す部分断面図。
【図２５】図２０の回路を図２２の制御回路で駆動制御する場合の動作タイミング及び印加電圧波形を示す図。
【図２６】吐出動作を行わない場合の当該インク室とこれに隣接する両側のインク室に印加する電圧波形を示す図。
【図２７】従来のシェアモード型インクジェットヘッドの構成を示す部分断面図。
【図２８】同従来例のヘッド駆動装置の構成を示す図。
【図２９】同従来例のヘッド駆動装置における駆動回路の具体的な回路図。
【図３０】同従来例のヘッド駆動装置における動作タイミングを示す図。
【図３１】同従来例のシェアモード型インクジェットヘッドにおける圧電部材に印加する端子間電圧波形を示す図。
【符号の説明】
２１…圧電部材（ＰＺＴ）
２２，６１，７１，８１…Ａ出力回路
２３，６２，７２，８２…Ｂ出力回路
２４…同一方向検出回路
６３，６４…ディレイ回路
８３…信号変化検出回路
１２７…ベース電流制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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