(57)【特許請求の範囲】
【請求項１】
電源電圧レベルのソースおよび基準電圧レベルに結合されたドライバ回路を含む集積回路装置であって、前記ドライバ回路は、
前記電源電圧レベルの前記ソースとパワーゲーティングされた電圧線との間に結合された第１のパワーゲーティングトランジスタと、
前記基準電圧レベルの前記ソースとパワーゲーティングされた基準線との間に結合された第２のパワーゲーティングトランジスタと、
前記電源電圧レベルよりも高いソースと前記パワーゲーティングされた電圧線との間に結合された追加パワーゲーティングトランジスタと、
前記基準電圧レベルよりも低いソースと前記パワーゲーティングされた基準線との間に結合された別のパワーゲーティングトランジスタと、
複数の直列結合インバータ段とを備え、前記複数のインバータ段の奇数番目のものは、前記パワーゲーティングされた電圧線と前記基準電圧レベルとの間に結合され、前記複数のインバータ段の偶数番目のものは、前記電源電圧レベルの前記ソースと前記パワーゲーティングされた基準線との間に結合される、集積回路装置。
【請求項２】
アクティブ状態では、前記パワーゲーティングされた電圧線は、実質的に前記電源電圧レベルにあり、前記パワーゲーティングされた基準線は、実質的に前記基準電圧レベルにある、請求項１に記載の集積回路装置。
【請求項３】
スリープ状態では、前記パワーゲーティングされた電圧線は、前記電源電圧レベルよりも高い電圧レベルにあり、前記パワーゲーティングされた基準線は、前記基準電圧レベルよりも低い電圧レベルにある、請求項１に記載の集積回路装置。
【請求項４】
前記複数の直列結合インバータ段はＣＭＯＳインバータを備える、請求項１に記載の集積回路装置。
【請求項５】
前記第１のパワーゲーティングトランジスタはＰチャネル装置を備え、前記第２のパワーゲーティングトランジスタはＮチャネル装置を備える、請求項１に記載の集積回路装置。
【請求項６】
前記追加パワーゲーティングトランジスタはＰチャネル装置を備え、前記別のパワーゲーティングトランジスタはＮチャネル装置を備える、請求項１に記載の集積回路装置。
【請求項７】
アクティブ状態では、前記第１のパワーゲーティングトランジスタのゲート端子は前記基準電圧レベルよりも低い電圧レベルにあり、前記第２のパワーゲーティングトランジスタのゲート端子は前記電源電圧レベルよりも高い電圧レベルにあり、前記追加パワーゲーティングトランジスタのゲート端子は前記電源電圧レベルよりも高いレベルにあり、前記別のパワーゲーティングトランジスタのゲート端子は前記基準電圧レベルよりも低いレベルにある、請求項１に記載の集積回路装置。
【請求項８】
スリープ状態では、前記第１のパワーゲーティングトランジスタのゲート端子は前記電源電圧レベルよりも高い電圧レベルにあり、前記第２のパワーゲーティングトランジスタのゲート端子は前記基準電圧レベルよりも低い電圧レベルにあり、前記追加パワーゲーティングトランジスタのゲート端子は実質的に前記基準電圧レベルのレベルにあり、前記別のパワーゲーティングトランジスタのゲート端子は実質的に前記電源電圧レベルのレベルにある、請求項１に記載の集積回路装置。
【請求項９】
前記第１のおよび追加パワーゲーティングトランジスタは高電圧Ｐチャネル装置を構成する、請求項１に記載の集積回路装置。
【請求項１０】
前記第２のおよび別のパワーゲーティングトランジスタは高電圧Ｎチャネル装置を構成する、請求項１に記載の集積回路装置。
【請求項１１】
前記第１のおよび追加パワーゲーティングトランジスタは高電圧Ｎチャネル装置を構成する、請求項１に記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連特許出願の相互参照
この発明は、２００４年２月１１日出願の米国特許出願連続番号第１０／７７６，１０１号「パワーゲーティング技術、回路および集積回路装置（High Speed Power-Gating Technique for Integrated Circuit Devices Incorporating a Sleep Mode of Operation）」の優先権を主張するとともに、その一部継続出願であり、これは、２００３年９月４日出願の米国仮特許出願連続番号第６０／５００，１２６号「０．６Ｖ、２０５ＭＨｚ、１９．５ｎｓｅｃ、ＴＲＣ １６Ｍｂ埋込ＤＲＡＭ（0.6V 205MHz 19.5nsec TRC 16Mb Embedded DRAM）」に関連し、かつその優先権を主張する。上記出願の開示は、本明細書中にこれら引用によりその全体が特定的に援用される。
【０００２】
本発明は、集積回路（ＩＣ）装置の分野に一般的に関する。より特定的には、本発明は、「スタンバイ」または「スリープモード」電流の最小化が設計要因である、集積回路装置のためのパワーゲーティングシステムおよび方法に関する。
【背景技術】
【０００３】
スリープモード電力を低減するため、さまざまな回路とともにパワーゲーティングが用いられている。従来、これは、ＶＣＣおよびＶＳＳ供給経路のトランジスタを回路に追加することによって達成される。これらのパワーゲートトランジスタは、動作のアクティブモードの間は「オン」され、スリープモードの間は「オフ」されて、トランジスタ「オフ」電流による合計静電流を低減する。典型的に、パワーゲートトランジスタのゲート端子は、強制的に（Ｐチャネル装置の場合は）ＶＣＣ電圧レベルよりも高くされ、または（Ｎチャネル装置の場合は）ＶＳＳ電圧レベルよりも低くされるため、それらのゲート−ソース間電圧（ＶGS）は負となる。これにより、これらのトランジスタの「オフ」電流が大幅に低減される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、これらのパワーゲートトランジスタにはしばしば多数の回路が結合されたり、これらの回路のすべてがほぼ同時にスイッチされ得たりするため、アクティブモード動作の間にパワーゲートトランジスタを通る電流サージが非常に大きくなってしまう。この電流サージはパワーゲートトランジスタに亘る電圧降下を引き起こし、これはＶＣＣのレベルの低減と同じ効果を有する傾向があるため、性能が劣化してしまう。さらに、これらのパワーゲートトランジスタは、回路速度を低下させすぎないようにするために、必然的に非常に大きく作製しなければならないため（それでも、少なくともある程度はそのような劣下が発生してしまう）、過剰な量のオンチップ面積を消費してしまう。
【０００５】
集積回路メモリアレイに関連の書込データドライバ回路において、この従来の方策は、同時にスイッチしない多数の回路がパワーゲートトランジスタを共有できれば効果的である。しかしながら、集積回路記憶装置および同時にスイッチする（たとえば２５６個までまたはそれ以上の）多数の書込データドライバが存在する埋込メモリを組入れる装置の場合は、パワーゲートトランジスタを通過する電流サージが非常に大きくなり得る。これはパワーゲートトランジスタに亘る電圧降下を生じ、これにより書込データドライバ回路の出力段のスイッチング速度が制限されてしまう。
【課題を解決するための手段】
【０００６】
発明の概要
本明細書中には、出力段がＶＣＣとＶＳＳとの間に直接に結合される、動作のスリープモードを組入れる集積回路装置のための高速パワーゲーティング技術が開示される。先行技術と同様にパワーゲートトランジスタを出力段と直列に接続する代わりに、最終インバータ段のＮチャネル出力トランジスタのゲートは、スリープモードではＶＳＳよりも下で駆動される（これに代えて、対応のＰチャネルトランジスタはスリープモードでＶＣＣより上で駆動され得る）。
【０００７】
動作において、全体的な効果は、ゲート−ソース間電圧（ＶGS）が負であるためにＮチャネル装置を通る「オフ」電流が大幅に低減されるという点で、従来のパワーゲーティング技術と同様である。しかしながら、アクティブモードでは、出力段のスイッチング速度は影響を受けず、（約３分の１から５分の１のオーダの大きさで）前段を出力段よりも小さくすることができるので、パワーゲートトランジスタを通る電流サージは、従来のパワーゲーティング方策で遭遇するものと比較して小さくなる。
【０００８】
特に本明細書には、電源電圧レベルのソースおよび基準電圧レベルを含む集積回路装置であって、電源電圧レベルのソースをパワーゲーティングされた電圧線に結合するパワーゲーティングトランジスタと、基準電圧レベルよりも低いスリープモード基準電圧レベルを有する基準電圧線と、パワーゲーティングされた電圧線と基準電圧線との間に結合された少なくとも１つのインバータ段と、少なくとも１つのインバータ段の出力に結合され、電源電圧レベルのソースと基準電圧レベルとの間に結合された出力インバータ段とを備える、集積回路装置が開示される。
【０００９】
本明細書にはさらに、電源電圧レベルのソースおよび基準電圧レベルを含む集積回路装置であって、基準電圧線をパワーゲーティングされた基準線に結合するパワーゲーティングトランジスタと、電源電圧レベルよりも高いスリープモード基準電圧レベルを有する電源電圧線と、パワーゲーティングされた基準線と電源電圧線との間に結合された少なくとも１つのインバータ段と、少なくとも１つのインバータ段の出力に結合され、かつ電源電圧レベルのソースと基準電圧レベルとの間に結合された出力インバータ段とを備える、集積回路装置が開示される。
【００１０】
またさらに本明細書には、電源電圧レベルのソースと、実質的に電源電圧レベルの論理レベル「ハイ」と実質的に０ボルトの論理レベル「ロー」との間の基準電圧線との間に結合されたインバータ段の出力で出力信号を駆動するための方法であって、インバータに０ボルト未満の入力信号レベルを与えて出力で論理レベル「ハイ」を発生するステップを備える、方法が開示される。またさらに本明細書には、電源電圧レベルのソースと、実質的に電源電圧レベルの論理レベル「ハイ」と実質的にゼロボルトの論理レベル「ロー」との間の基準電圧線との間に結合されたインバータ段の出力で出力信号を駆動するための方法であって、インバータに電源電圧レベルより高い入力信号レベルを与えて出力で論理レベル「ロー」を発生するステップを備える、方法が開示される。
【００１１】
さらに本明細書には、電源電圧レベルのソースおよび基準電圧レベルに結合されたドライバ回路を含む集積回路装置であって、ドライバ回路は、電源電圧レベルのソースとパワーゲーティングされた電圧線との間に結合されたパワーゲーティングトランジスタと、アクティブ状態およびスリープ状態を有する基準線と、複数の直列結合インバータ段とを備え、複数のインバータ段の奇数番目のものはパワーゲーティングされた電圧線と基準線との間に結合され、複数のインバータ段の偶数番目のものは電源電圧レベルのソースと基準電圧レベルとの間に結合される、集積回路装置が開示される。
【００１２】
さらに付加的に、電源電圧レベルのソースおよび基準電圧レベルに結合されたドライバ
回路を含む集積回路装置であって、ドライバ回路は、基準電圧レベルのソースとパワーゲーティングされた基準線との間に結合されたパワーゲーティングトランジスタと、アクティブ状態およびスリープ状態を有する電源電圧線と、複数の直列結合インバータ段とを備え、複数のインバータ段の奇数番目のものは電源電圧線とパワーゲーティングされた基準線との間に結合され、複数のインバータ段の偶数番目のものは電源電圧レベルのソースと基準電圧レベルとの間に結合される、集積回路装置が開示される。
【００１３】
さらに本明細書には、電源電圧レベルのソースおよび基準電圧レベルに結合されたドライバ回路を含む集積回路装置であって、ドライバ回路は、電源電圧レベルのソースとパワーゲーティングされた電圧線との間に結合された第１のパワーゲーティングトランジスタと、基準電圧レベルのソースとパワーゲーティングされた基準線との間に結合された第２のパワーゲーティングトランジスタと、複数の直列結合インバータ段とを備え、複数のインバータ段の奇数番目のものはパワーゲーティングされた電圧線と基準電圧レベルとの間に結合され、複数のインバータ段の偶数番目のものは電源電圧レベルのソースとパワーゲーティングされた基準線との間に結合される、集積回路装置が開示される。
【００１４】
添付の図面と関連した好ましい実施例の以下の記載を参照することにより、この発明の上述および他の特徴および目的、ならびにそれらを達成するための態様がより明らかになり、この発明自体が最もよく理解されるであろう。
【発明を実施するための最良の形態】
【００１５】
代表的な実施例の説明
ここで図１を参照すると、集積回路記憶装置または埋込メモリを組入れるその他の装置で用いるための、書込データドライバパワーゲーティング回路１００で用いられる従来のパワーゲーティング技術の概略図が示される。
【００１６】
回路１００は、ソースが電源電圧ＶＣＣに結合され、ドレインがパワーゲーティングされた電源電圧線１０４に結合されたＰチャネルトランジスタ１０２を備える。動作のアクティブモードの間は、トランジスタ１０２のゲート端子に−０．３Ｖの電圧が印加され、スリープモードの間はＶＣＣ＋０．３Ｖのレベルが印加される。同様に、示されるように、Ｎチャネルトランジスタ１０６のソースは回路接地の基準電圧（ＶＳＳ）に結合され、そのドレイン端子は対応してパワーゲーティングされた基準電圧線１０８に結合される。動作のアクティブモードの間はＶＣＣ＋０．３Ｖの電圧がトランジスタ１０６のゲート端子に印加され、スリープモードの間は−０．３Ｖのレベルが印加される。
【００１７】
スリープモードの間は論理レベル「ロー」にある線１１０上の入力信号は、ＶＣＣとパワーゲーティングされた基準電圧線１０８との間に結合される第１の相補金属酸化物半導体（ＣＭＯＳ）インバータ１１２の入力に印加される。次にインバータ１１２からの出力は、パワーゲーティングされた電源電圧線１０４と回路接地との間に結合される後続のインバータ１１４の入力に印加される。同様に、インバータ１１４の出力は、ここでもＶＣＣとパワーゲーティングされた基準電圧線１０８との間に結合される第３のインバータ１１６の入力に結合される。次にインバータ１１６からの出力は、パワーゲーティングされた電源電圧線１０４と回路接地との間に結合された第４のインバータ１１８の入力に結合される。回路１００の出力は、線１２０上で取入れられる。
【００１８】
わかるように、インバータ１１２と１１４との間およびインバータ１１６と１１８との間の信号レベルは、スリープモードではＶＣＣの論理レベル「ハイ」にある一方で、インバータ１１４と１１６との間および出力線１２０上の信号レベルは、０ボルトの論理レベル「ロー」にある。
【００１９】
図示されるように、集積回路装置におけるスリープモード電力を低減するために、従来のパワーゲーティング技術を適用することができる。示されかつ説明される従来の方法に従うと、パワーゲーティングされた回路（この場合、インバータ１１２から１１８を備える書込データドライバ）と電源電圧源（ＶＣＣ）および基準電圧レベル（ＶＳＳまたは回路接地）との間に大きなパワーゲーティングトランジスタ１０２および１０８が追加される。この方策は、同時にスイッチしない多数の回路がパワーゲートトランジスタ１０２、１０６を共有することができれば効果的である。しかしながら、同時にスイッチする多数の回路が存在する場合は、より優れたパワーゲーティング解決策が必要である。
【００２０】
単一の集積回路装置上で何度も（たとえば２５６回以上）インバータ１１２から１１８が繰返され得、かつ出力インバータ１１８がすべて同時にスイッチするような場合、パワーゲートトランジスタ１０２を通過する電流サージは非常に大きくなるであろう。これは、パワーゲートトランジスタ１０２に亘る実効的な電圧降下を生じ、これにより出力段のスイッチング速度が制限されてしまうであろう。したがって、パワーゲートトランジスタ１０２を非常に大きく作製する必要があり、回路１００のスイッチング速度はさらに低下するであろう。
【００２１】
さらに図２をここで参照すると、本発明のパワーゲーティングシステムおよび方法を実現する例示的なＩＣ回路２００の設計が示される。以後により十分に説明されるように、回路２００の中間ノードはＶＳＳよりも低いレベルに駆動され、これにより各段をパワーゲーティングする必要性が排除される。
【００２２】
回路２００は、関連の部分では、ソースがＶＣＣに結合され、そのゲート端子で−０．３Ｖのアクティブモード信号（この電圧は実質的に−０．２Ｖから−０．３Ｖの範囲にあり得る）とＶＣＣ＋０．３Ｖのスリープモード信号（この電圧は実質的にＶＣＣ＋０．２ＶからＶＣＣ＋０．３Ｖの範囲にあり得る）とを受けるＰチャネルパワーゲートトランジスタ２０２を備える。トランジスタ２０２のドレイン端子はパワーゲーティングされた電源電圧線２０４に結合される。対応の基準電圧線２０６は、動作のアクティブモードでは０Ｖのレベルにあり、スリープモードでは−０．３Ｖのレベルにある。
【００２３】
第１のインバータ２１０は、パワーゲーティングされた電源電圧線２０４と基準電圧線２０６との間に結合され、その入力線２０８上で論理レベル「ハイ」の信号を受ける。インバータ２１０の出力は、ＶＣＣと回路接地との間に結合される別のインバータ２１２の入力に結合される。線２０８上の信号がＶＣＣのレベルにある場合、インバータ２１２への入力は−０．３Ｖの論理「ロー」レベルにある。次に、インバータ２１２の出力は、ここでもパワーゲーティングされた電源電圧線２０４と基準電圧線２０６との間に結合される第３のインバータ２１４の入力に結合され、その入力で論理レベル「ハイ」の信号を受ける。同様に、−０．３Ｖの論理レベル「ロー」にあるインバータ２１４の出力は、ＶＣＣと回路接地との間に結合される第４のインバータ２１６の入力に結合される。次に線２１８上のインバータ２１６の出力はＶＣＣの論理レベル「ハイ」である。
【００２４】
ここでさらに図３を参照すると、本発明のパワーゲーティングシステムおよび方法を実現するさらなる例示的なＩＣ回路３００の設計が示される。回路３００の実施例では、中間ノードはＶＣＣよりも高いレベルに駆動され、これにより回路３００の各段をパワーゲーティングする必要性が排除される。
【００２５】
回路３００は、関連の部分では、そのソースがＶＳＳ（または回路接地）に結合され、そのゲート端子でＶＣＣ＋０．３Ｖのアクティブモード信号と−０．３Ｖのスリープモード信号とを受けるＮチャネルパワーゲートトランジスタ３０４を備える。トランジスタ３０４のドレイン端子はパワーゲーティングされた基準電圧線３０６に結合される。対応の
電源電圧線３０２は、動作のアクティブモードではＶＣＣのレベルにあり、スリープモードではＶＣＣ＋０．３Ｖのレベルにある。
【００２６】
第１のインバータ３１０は電源電圧線３０２とパワーゲーティングされた基準電圧線３０６との間に結合され、その入力線３０８上で０Ｖの論理レベル「ロー」の信号を受ける。インバータ３１０の出力は、ＶＣＣと回路接地との間に結合された別のインバータ３１２の入力に結合される。線３０８上の信号が０Ｖのレベルにある場合、インバータ３１２への入力はＶＣＣ＋０．３Ｖの論理「ハイ」レベルにある。次に、インバータ３１２の出力は、ここでも電源電圧線３０２とパワーゲーティングされた基準電圧線３０６との間に結合される第３のインバータ３１４の入力に結合され、その入力で論理レベル「ロー」の信号を受ける。同様に、ＶＣＣ＋０．３Ｖの論理レベル「ハイ」にあるインバータ３１４の出力は、ＶＣＣと回路接地との間に結合される第４のインバータ３１６の入力に結合される。次に線３１８上のインバータ３１６の出力は０Ｖの論理レベル「ロー」である。
【００２７】
ここでさらに図４を参照すると、先の図の回路４００の変形例を含む、本発明のパワーゲーティングシステムおよび方法を実現するさらなる例示的なＩＣ回路５００の設計が示される。
【００２８】
回路５００は、関連の部分で、そのソースがＶＣＣに結合され、そのゲート端子が結合されてアクティブモードでは−０．３Ｖの信号およびスリープモードではＶＣＣ＋０．３Ｖを受けるＰチャネルトランジスタ５０２を備える。トランジスタ５０２のドレイン端子はパワーゲーティングされた電源電圧線５０６（ＰＤＶＣＣ）に結合される。追加Ｐチャネルトランジスタ５０４のソースはＶＣＣ＋０．３Ｖのレベルに結合され、そのゲート端子は結合されてアクティブモードではＶＣＣ＋０．３Ｖの信号およびスリープモードでは０Ｖを受ける。トランジスタ５０４のドレイン端子はパワーゲーティングされた電源電圧線５０６にも結合される。トランジスタ５０２および５０４はともにパワーゲーティングされた電源電圧回路５０８を構成する。第１のインバータ５２０はパワーゲーティングされた電源電圧線５０６と回路接地との間に結合され、線５１８上のその入力で−０．３Ｖの論理レベル「ロー」の信号を受ける。
【００２９】
同様に、Ｎチャネルトランジスタ５１０のソースは回路接地（ＶＳＳ）に結合され、そのゲート端子は結合されてアクティブモードではＶＣＣ＋０．３Ｖの信号およびスリープモードでは−０．３Ｖを受ける。トランジスタ５１０のドレイン端子はパワーゲーティングされた基準電圧線５１４（ＰＤＶＳＳ）に結合される。追加Ｎチャネルトランジスタ５１２のソースは−０．３Ｖのレベルに結合され、そのゲート端子は結合されてアクティブモードでは−０．３Ｖの信号およびスリープモードではＶＣＣを受ける。トランジスタ５１０のドレイン端子はパワーゲーティングされた基準電圧線５１４にも結合される。トランジスタ５１０および５１２はともにパワーゲーティングされた基準電圧回路５１６を構成する。第２のインバータ５２２はＶＣＣとパワーゲーティングされた基準電圧線５１４との間に結合され、第１のインバータ５２０の出力から、その入力でＶＣＣ＋０．３Ｖの論理レベル「ハイ」の信号を受ける。第３のインバータ５２４は、インバータ５２２の出力に結合され、パワーゲーティングされた電源電圧線５０６と回路接地との間に結合され、インバータ５２２の出力から、その入力で−０．３Ｖの論理レベル「ロー」の信号を受ける。同様に、第４のインバータ５２６はＶＣＣとパワーゲーティングされた基準電圧線５１４との間に結合され、第３のインバータ５２４の出力から、その入力でＶＣＣ＋０．３Ｖの論理レベル「ハイ」の信号を受ける。第５のインバータ５２８はＶＣＣと回路接地との間に結合され、その入力で−０．３Ｖの論理レベル「ロー」の信号を受けて、線５３０上のその出力でＶＣＣの論理レベル「ハイ」の信号を発生する。
【００３０】
ここでさらに図５（Ａ）および図５（Ｂ）を参照すると、高電圧トランジスタを用いて
、パワーゲーティングされた電源電圧回路５０８およびパワーゲーティングされた基準電圧回路５１６をそれぞれ設けるための代替的な回路６００および６０６の設計が示される。
【００３１】
特に図５（Ａ）を参照すると、第１の高電圧Ｐチャネルトランジスタ６０２のソース端子はＶＣＣに結合され、そのドレイン端子はＰＤＶＣＣ線５０６に結合される。同様に、第２の高電圧Ｐチャネルトランジスタ６０４のソース端子はＶＣＣ＋０．３Ｖに結合され、そのドレイン端子は線５０６に結合される。トランジスタ６０２のゲートには０Ｖのアクティブモード信号が印加され、トランジスタ６０４のゲートには２．５Ｖが印加される。動作のスリープモードでは、トランジスタ６０２のゲート端子に２．５Ｖが印加される一方で、トランジスタ６０４のゲートに０Ｖが印加される。
【００３２】
図５（Ｂ）を参照すると、第１の高電圧Ｐチャネルトランジスタ６０８のソース端子は回路接地に結合され、そのドレイン端子はＰＤＶＳＳ線５１４に結合される。同様に、第２の高電圧Ｐチャネルトランジスタ６１０のソース端子は−０．３Ｖに結合され、そのドレイン端子は線５１４に結合される。トランジスタ６０８のゲートには２．５Ｖのアクティブモード信号が印加され、トランジスタ６１０のゲートには−０．３Ｖが印加される。動作のスリープモードでは、トランジスタ６０８のゲート端子に−０．３Ｖが印加される一方で、トランジスタ６１０のゲートに２．５Ｖが印加される。
【００３３】
ここでさらに図６（Ａ）および図６（Ｂ）を参照すると、パワーゲーティングされた電源電圧回路５０８を設け、かつ図４のＰＤＶＣＣバス５０６上の電圧をスイッチするためのさらなる代替的な回路７００および７０６が示される。
【００３４】
特に図６（Ａ）を参照すると、第１の高電圧Ｎチャネルトランジスタ７０２の１つの端子はＶＣＣに結合され、別の端子はＰＤＶＣＣ線５０６に結合される。同様に、第２の高電圧Ｎチャネルトランジスタ７０４の１つの端子はＶＣＣ＋０．３Ｖに結合され、別の端子は線５０６に結合される。トランジスタ７０２のゲートには２．５Ｖのアクティブモード信号が印加され、トランジスタ７０４のゲートには０Ｖが印加される。動作のスリープモードでは、トランジスタ７０２のゲート端子に０Ｖが印加される一方で、トランジスタ７０４のゲートに２．５Ｖが印加される。
【００３５】
図６（Ｂ）を参照すると、第１の高電圧Ｎチャネルトランジスタ７０８の１つの端子はＶＣＣに結合され、別の端子はＰＤＶＣＣ線５０６に結合される。同様に、第２の高電圧Ｎチャネルトランジスタ７１０の１つの端子はＶＣＣ＋０．３Ｖに結合され、別の端子は線５０６に結合される。トランジスタ７０８のゲートには２．５Ｖのアクティブモード信号が印加され、トランジスタ７１０のゲートにはＶＣＣが印加される。動作のスリープモードでは、トランジスタ７０８のゲート端子にＶＣＣが印加される一方で、トランジスタ７１０のゲートにＶＣＣ＋０．３Ｖが印加される。
【００３６】
以上、この発明のシステムおよび方法を実現する特定の回路との関連でこの発明の原理を説明したが、以上の説明は単に例としてなされたものであり、この発明の範囲に対する限定としてなされたものではないことを明確に理解されたい。特に、以上の開示の教示により当業者にその他の変形例が示唆されるであろうと認められる。このような変形例は、それ自体既に公知でありかつここに既に記載した特徴の代わりにまたはこれに加えて用いられ得る他の特徴を含み得る。本願においては、特許請求の範囲を特定の特徴の組合せについて作成したが、本明細書中の開示の範囲は、このようなものがいずれかの請求項でここに請求されるのと同じ発明に関するものであるか否か、およびこの発明が直面するのと同じ技術的課題のいずれかまたはすべてを軽減するか否かには拘らず、当業者に明らかとなるであろうような明示的もしくは黙示的に開示されたあらゆる新規の特徴もしくはあら
ゆる新規の特徴の組合せ、またはこれらを任意に普遍化もしくは変形したものを含むことを理解されたい。出願人は、本願またはその他本願から導出されるあらゆる出願の手続の間に、このような特徴および／またはこのような特徴の組合せについて新たな請求項を作成する権利をここに留保する。
【００３７】
本明細書中で用いられるように、「備える」、「備え」という用語、またはそのいずれの変形も非排他的な含有物を包含することを意図するものであるので、ある要素の記載を備える工程、方法、物品または装置は必ずしもそれらの要素のみを含むとは限らず、そのような工程、方法、物品または装置に固有のまたは明確に記載される他の要素を含み得る。本願の記載のいずれも、いずれかの特定の要素、ステップまたは機能も請求項の範囲に含むべき必須の要素であることを暗示すると解釈されるべきではなく、特許される主題の範囲は、許可時の請求項によってのみ規定される。さらに、添付の請求項のいずれも、「〜のための手段」というそのとおりの句を用い、かつその後に分詞を伴うのでなければ、米国特許法第１１２条第６項を引合いに出すことを意図するものではない。
【図面の簡単な説明】
【００３８】
【図１】出力段がパワーゲーティングされた電源電圧線に結合される、従来のパワーゲーティング技術を用いる集積回路メモリのための書込データドライバの形態の代表的な回路設計の図である。
【図２】中間ノードがＶＳＳよりも低いレベルに駆動され、これにより回路の各段をパワーゲーティングする必要性を排除する、本発明のパワーゲーティングシステムおよび方法を実現する例示的なＩＣ回路設計の図である。
【図３】中間ノードがＶＣＣよりも高いレベルに駆動され、これにより回路の各段をパワーゲーティングする必要性を排除する、本発明のパワーゲーティングシステムおよび方法を実現するさらに例示的なＩＣ回路設計の図である。
【図４】先の図の回路の変形を備える、本発明のパワーゲーティングシステムおよび方法を実現するさらなる例示的なＩＣ回路設計の図である。
【図５】（Ａ）は、高電圧トランジスタを用いて、先の図で図示されるバス上にパワーゲーティングされた電源電圧（ＰＤＶＣＣ）を与えるための代替的な回路設計の図であり、（Ｂ）は、高電圧トランジスタを用いて、先の図で図示されるバス上にパワーゲーティングされた基準電圧（ＰＤＶＳＳ）を与えるための代替的な回路設計の図である。
【図６】（Ａ）および（Ｂ）は、図４のＰＤＶＣＣバス上の電圧をスイッチするためのさらなる代替的な回路の図である。
【符号の説明】
【００３９】
２００  回路、２０２  トランジスタ、２０４  電源電圧線、２０６  基準電圧線。
【図１】
0004469798.tif 000002
【図２】
0004469798.tif 000003
【図３】
0004469798.tif 000004
【図４】
0004469798.tif 000005
【図５】
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【図６】
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