(57)【特許請求の範囲】
【請求項１】
外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置のリフレッシュ制御方法において、
前記リフレッシュ動作に優先して実行される前記外部アクセス動作の動作期間中に、前記リフレッシュ動作の開始要求の発生回数を監視し、前記発生回数が２回以上の場合、２回目以降の前記開始要求に対して、リフレッシュアドレスを発生するカウンタの動作を禁止することを特徴とする半導体記憶装置のリフレッシュ制御方法。
【請求項２】
外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置のリフレッシュ制御方法において、
外部からの設定により前記外部アクセス動作が優先して実行されるために前記リフレッシュ動作の実行が禁止されている期間中に、前記リフレッシュ動作の開始要求の発生回数を監視し、前記発生回数が２回以上の場合、２回目以降の前記開始要求に対して、リフレッシュアドレスを発生するカウンタの動作を禁止することを特徴とする半導体記憶装置のリフレッシュ制御方法。
【請求項３】
前記外部アクセス動作期間中又は前記リフレッシュ動作の実行禁止期間中に発生した前記リフレッシュアドレスに対する前記リフレッシュ動作は、前記外部アクセス動作期間の終了後又は前記リフレッシュ動作の実行禁止期間の終了後に実行されることを特徴とする請求項１または２に記載の半導体記憶装置のリフレッシュ制御方法。
【請求項４】
リフレッシュ動作期間において、
前記リフレッシュアドレスの発生動作は、前記開始要求毎に行なわれ、
前記リフレッシュ動作の実行は、前記リフレッシュアドレスの発生動作により生成されたリフレッシュアドレスに応じて決定されることを特徴とする請求項１または２に記載の半導体記憶装置のリフレッシュ制御方法。
【請求項５】
前記リフレッシュ動作の実行は、前記リフレッシュアドレスの発生動作により生成されたリフレッシュアドレスが所定アドレスである場合にのみ行なわれることを特徴とする請求項４に記載の半導体記憶装置のリフレッシュ制御方法。
【請求項６】
前記所定アドレスは、予め定められている所定アドレス、あるいは予め定められている所定アドレスであってデータ保持能力に応じたリフレッシュ周期に基づき前記リフレッシュ動作が制御される所定アドレスであることを特徴とする請求項５に記載の半導体記憶装置のリフレッシュ制御方法。
【請求項７】
外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置において、
前記外部アクセス動作及び前記リフレッシュ動作の動作状態を報知する動作状態報知部と、
リフレッシュ動作開始要求信号を出力するリフレッシュ動作開始要求生成部と、
前記動作状態報知部が前記外部アクセス動作の動作状態であることを報知している場合、前記リフレッシュ動作開始要求信号の発生回数を監視して、前記発生回数が２回以上の場合、２回目以降の前記開始要求信号に対して、リフレッシュアドレスを発生するカウンタの動作を禁止する監視部とを備えることを特徴とする半導体記憶装置。
【請求項８】
外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置において、
外部からの前記リフレッシュ動作の実行禁止設定に基づき、前記リフレッシュ動作の実行禁止状態を報知する禁止設定報知部と、
リフレッシュ動作開始要求信号を出力するリフレッシュ動作開始要求生成部と、
前記禁止設定報知部が前記リフレッシュ動作の実行禁止状態であることを報知している場合、前記リフレッシュ動作開始要求信号の発生回数を監視して、前記発生回数が２回以上の場合、２回目以降の前記開始要求信号に対して、リフレッシュアドレスを発生するカウンタの動作を禁止する監視部とを備えることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リフレッシュ動作の必要な半導体記憶装置及びリフレッシュ制御方法に関するものであり、特に、外部アクセス動作とは独立して、リフレッシュ動作を内部アクセス動作として行なう際に、好適なリフレッシュ動作の制御を行なうことができる半導体記憶装置及びリフレッシュ制御方法に関するものである。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ）に代表される揮発性の半導体記憶装置では、メモリセルに記憶されたデータを維持しておくために定期的にリフレッシュ動作を行なう必要がある。
【０００３】
図１０には、従来技術における一般的なリフレッシュ動作のうち、スタンバイ状態において所定周期毎に自動的にリフレッシュ動作が行なわれる、いわゆるセルフリフレッシュ動作についての動作波形を示している。図１０中（Ａ）は非同期式ＤＲＡＭの場合の制御を示しており、たとえば、ＣＡＳビフォアＲＡＳリフレッシュ動作でセルフリフレッシュ動作が行なわれる。外部制御信号／ＲＡＳ、／ＣＡＳについて、／ＲＡＳ信号の負論理レベル遷移に先立ち／ＣＡＳ信号を負論理レベルに遷移するという通常のアクセス動作とは逆の信号遷移シーケンスによりセルフリフレッシュ動作が制御されている。外部制御信号／ＲＡＳ、／ＣＡＳが共に負論理レベルの状態でセルフリフレッシュ動作の状態が維持される。また、図１０中（Ｂ）は同期式ＤＲＡＭ（以下、ＳＤＲＡＭ）の場合の制御を示しており、クロック信号ＣＬＫに同期したコマンド入力でセルフリフレッシュ動作が行なわれる。リフレッシュ動作の開始コマンドＲＥＦによりセルフリフレッシュ動作が開始され、以後セルフリフレッシュ状態となる。コマンドＥＸＩＴによりセルフリフレッシュ状態が終了する。
【０００４】
セルフリフレッシュ動作の期間中は、データの読み出し・書き込み等の外部アクセス動作が行なわれることはなく（図１０中、（Ｉ））、内部アクセス動作であるリフレッシュ動作が継続する。所定のリフレッシュ周期で出力されるリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に対して、リフレッシュアドレスカウンタのカウントアップ信号ＣＯＵＮＴが出力されリフレッシュアドレス信号Ａｄｄ（Ｃ）が順次インクリメントされていく。そして、リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に基づきリフレッシュ実行信号が出力されリフレッシュアドレス信号Ａｄｄ（Ｃ）が示すメモリセル領域（所定のワード線に接続されているメモリセル）に対して、順次リフレッシュ動作が行なわれる。
【０００５】
上記に示した従来技術における一般的なセルフリフレッシュ動作は、外部制御信号／ＲＡＳ、／ＣＡＳ、あるいは外部コマンドＲＥＦ、ＥＸＩＴで制御されており、データの読み出し・書き込み等の外部アクセス動作とは排他的に制御される。従って、セルフリフレッシュ動作期間中は、リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）、カウントアップ信号ＣＯＵＮＴ、リフレッシュアドレス信号Ａｄｄ（Ｃ）、及びリフレッシュ実行信号は、１対１に対応しており、リフレッシュ周期毎に順次インクリメントされるリフレッシュアドレス信号Ａｄｄ（Ｃ）により示されるアドレス領域が順番に選択されていく。
【０００６】
近年、携帯機器の普及に伴い機器に要求される機能が増大してきた結果、従来から搭載されていたスタティックランダムアクセスメモリ(以下、ＳＲＡＭ)に代えて、更に大容量のメモリが要求されるに至っている。これを限られたスペースに現実的な価格で実装する必要から、ＳＲＡＭメモリセルに代えて高集積でビット単価の安いＤＲＡＭのメモリセルを使用しながら、ＤＲＡＭ等のメモリセルに特有なリフレッシュ動作に関する制御を内蔵する、いわゆる擬似ＳＲＡＭといわれるリフレッシュ機能内蔵のＤＲＡＭが使用されてきている。また、今後の高速化要求に対して、同期型のＳＲＡＭ（以下、ＳＳＲＡＭ）をＳＤＲＡＭのメモリセルで実現する、いわゆる擬似ＳＳＲＡＭなる仕様も現実的なものになりつつある。
【０００７】
擬似ＳＲＡＭあるいは擬似ＳＳＲＡＭは、回路動作上ＳＲＡＭあるいはＳＳＲＡＭとの互換性を備えているため、必要に応じて随時自動的にリフレッシュ動作が行なわれる仕様となっている。そのため、内部アクセス動作であるリフレッシュ動作と外部アクセス動作である通常のデータ読み出し・書き込み動作とは、共に随時のタイミングで独立して動作する。
【０００８】
図１１に、従来技術における擬似ＳＲＡＭの外部アクセス動作とリフレッシュ動作との様子を示す。内部アクセス動作であるリフレッシュ動作は、外部アクセス動作である読み出し・書き込み動作とは独立して行なわれるので、両動作が重なった場合には調整が必要となる。図１１中（ＩＩ）は、単発のリフレッシュ動作と外部アクセス動作とが重なった場合である。リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に遅れて外部アクセス開始要求信号ＲＥＱ（Ｏ）が出力されている。単発の両動作が重なった場合には、何れか一方を優先して先に実行し他方をその後に引き続き実行するアクセス動作の調整（アービトレーション）が行なわれる。図１１では、リフレッシュアドレス＃１に対するリフレッシュ動作が優先されて実行され、この後、アドレス＃ｂに対して外部アクセス動作が行なわれる。リフレッシュ動作はリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に対して遅滞なく実行される。これに対して外部アクセス動作は外部アクセス開始要求信号ＲＥＱ（Ｏ）に対して遅れて実行される。
【０００９】
図１１中（ＩＩＩ）は、ページ動作等の外部連続アクセス動作がリフレッシュ動作を跨いで継続する場合である。連続する外部アクセス動作開始要求信号ＲＥＱ（Ｏ）の期間中にリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）が出力されている。一般に外部連続アクセス動作では、高速な連続アクセス動作が要求されるので、この連続動作が終了するまでリフレッシュ動作の実行が禁止状態となり、外部連続アクセス動作の終了後に引き続きリフレッシュ動作が実行される調整（アービトレーション）が行われる。アドレス＃ｃ乃至＃ｃ＋ｋに対する外部連続アクセス動作が優先されて実行され、この後、リフレッシュアドレス＃３に対してリフレッシュ動作が実行される。外部連続アクセス動作は外部アクセス動作開始要求信号ＲＥＱ（Ｏ）に対して遅滞なく実行される。これに対してリフレッシュ動作はリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に対して遅れを有して実行される。
【００１０】
また、携帯機器では携帯電話やデジタルカメラ等のスタンバイ状態に維持されている時間が長い用途が多く、バッテリー駆動時の連続使用時間特性を向上させるために、スタンバイ状態での消費電流を極限まで低減することが求められている。従って、ＤＲＡＭ等においては、スタンバイ時にも定期的に行なわれるセルフリフレッシュ動作等のリフレッシュ動作における消費電流の低減が必須となっている。リフレッシュ動作時における消費電流の低減方策としては、間引きリフレッシュ動作とパーシャルリフレッシュ動作との２つの方策が提案されている。
【００１１】
図１２に示すリフレッシュ動作時の動作波形が間引きリフレッシュ動作である。半導体記憶装置に搭載されているメモリセルは、その電気的な特性に一定の幅を有していることが一般的である。メモリセルに記憶されているデータの保持特性も一定の幅を有しており、リフレッシュ動作におけるリフレッシュ周期ｔＲＦはデータ保持特性の最悪値に対して設定されなければならない。これに対して、より良好なデータ保持特性を有するメモリセルについては、設定されたリフレッシュ周期ｔＲＦよりも長い周期でリフレッシュ動作をしてやれば充分である。そこで、良好なデータ保持特性を有するメモリセルに対してはリフレッシュ周期ｔＲＦの２周期以上毎に１回のリフレッシュ動作を行なうように設定する。これにより、所定時間あたりのリフレッシュ動作回数が減少しリフレッシュ動作時における消費電流を低減することができる。
【００１２】
図１２においては、リフレッシュアドレス＃１のメモリセルがこれにあたる。２周期に１回、リフレッシュ動作を禁止してリフレッシュ動作を間引く制御を行なっている。間引き制御は、予めデータ保持特性が良好なメモリセルのアドレスを内部の記憶手段に格納しておき、リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）毎にカウントアップされるリフレッシュアドレスカウンタからのリフレッシュアドレス信号Ａｄｄ（Ｃ）と比較してアドレスの一致・不一致を判定する必要がある。比較によりアドレスが一致する場合には、比較信号ＣＭＰを正論理レベルに反転しリフレッシュ動作を禁止する。従って、リフレッシュ実行信号の出力に先立ち、リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）の出力に伴うカウントアップ信号ＣＯＵＮＴにより、リフレッシュアドレスカウンタがカウントアップされる必要がある。
【００１３】
図１３に示すリフレッシュ動作時の動作波形がパーシャルリフレッシュ動作である。半導体記憶装置内の所定メモリセル領域についてはリフレッシュ動作を実行せず、データの保持が必要なメモリセル領域に対してのみリフレッシュ動作を行なう方法である。これにより、所定時間あたりのリフレッシュ動作回数が減少しリフレッシュ時における消費電流を低減することができる。
【００１４】
図１３においては、アドレス＃ｋ乃至＃ｋ＋２のメモリセル領域がこれにあたる。このアドレス領域についてリフレッシュ動作を禁止し、これ以外のアドレスについてのみリフレッシュ動作を行なっている。リフレッシュ動作の禁止制御は間引き制御と同様である。データを保持する必要がないメモリセル領域のアドレスを内部の記憶手段に格納しておき、リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）毎にカウントアップされるリフレッシュアドレスカウンタからのリフレッシュアドレス信号Ａｄｄ（Ｃ）と比較してアドレスの一致・不一致を判定する。比較によりアドレスが一致する場合には、比較信号ＣＭＰを正論理レベルに反転しリフレッシュ動作を禁止する。従って、リフレッシュ実行信号の出力に先立ち、リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）の出力に伴うカウントアップ信号ＣＯＵＮＴによりリフレッシュアドレスカウンタがカウントアップされる必要がある。
【００１５】
【発明が解決しようとする課題】
しかしながら、擬似ＳＲＡＭ、擬似ＳＳＲＡＭにおいて、間引きリフレッシュ動作やパーシャルリフレッシュ動作によるスタンバイ時の低消費電流化を実現しながら、互いに独立して外部アクセス動作とリフレッシュ動作と実行する際に、以下に示す２つの動作上の課題が発生するおそれがある。このため、携帯機器用途向けの半導体記憶装置として、ＤＲＡＭやＳＤＲＡＭ等のリフレッシュ動作が必要な半導体記憶装置を擬似ＳＲＡＭや擬似ＳＳＲＡＭ等のＳＲＡＭ等に互換の仕様で使用する際、間引きリフレッシュ動作やパーシャルリフレッシュ動作によるスタンバイ時の低消費電流性能と、リフレッシュ動作とは独立して行なわれる外部アクセス動作における大容量データのアクセス性能や高速なデータアクセス性能とを両立することができず問題である。
【００１６】
第１の課題を図１４に示す。システムの高機能化に伴い、大容量データの高速転送能力が要求され、またシステムのＩ／Ｏバスにおけるデータ占有率の向上が求められる場合、ランダムページ動作やバースト動作等の外部連続アクセス動作を長時間に渡り継続する場合がある。その継続期間は複数のリフレッシュ周期を越えて継続することも考えられる。
【００１７】
図１４では、所定の外部端子への設定信号の入力により（図１４中、（Ａ））又は所定コマンドの入力により（図１４中、（Ｂ））設定された外部連続アクセス動作の状態に対して、外部アドレスＡｄｄ（Ｏ）を順次切り替えながら３周期のリフレッシュ周期に渡り外部連続アクセス動作が継続する場合を例示している。この間はリフレッシュ動作が禁止されているにも関わらず、３回のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）の出力に対して、その都度カウントアップ信号ＣＯＵＮＴが出力されてリフレッシュアドレス信号Ａｄｄ（Ｃ）がインクリメントされる（アドレス＃１乃至＃３）。間引きリフレッシュ動作やパーシャルリフレッシュ動作が設定されているため、リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）と共にリフレッシュアドレスカウンタがインクリメントされるためである。
【００１８】
この場合、データの高速転送能力やＩ／Ｏバス占有率の向上が求められているため、外部連続アクセス動作の期間に発生したリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に伴うリフレッシュ動作は、外部連続アクセス動作の終了後に実行されるが、外部連続アクセス動作の期間が、上記のように３周期のリフレッシュ周期を超えて継続してしまうと、外部連続アクセス動作後に実行されるリフレッシュ動作のアドレスは３回のカウントアップにより設定されているリフレッシュアドレス＃３になる。これ以前のリフレッシュアドレス＃１、＃２についてはリフレッシュ動作は行なわれず、１リフレッシュサイクル経過後の次のリフレッシュ動作のタイミングまで待たなければならない。次のリフレッシュ動作のタイミングで外部連続アクセス動作が実行されてしまうと、更に次のリフレッシュ動作のタイミングまで先延ばしになってしまう場合もある。この間にデータが消失してしまうおそれがあり問題である。
【００１９】
第２の課題を図１５に示す。システムの高機能化に伴い高速なデータアクセス性能が要求される場合、リフレッシュ動作の影響を受けず外部アクセス動作が優先的に行なわれる設定が必要となることも考えられる。
【００２０】
図１５では、所定の外部端子への設定信号の入力又は所定コマンドの入力等により外部アクセス動作優先モードを設定する機能を有する擬似ＤＲＡＭ等の半導体記憶装置を想定している。外部アクセス動作優先モードが設定されリフレッシュ動作が禁止されているにも関わらず、２回のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）の出力に対して、その都度カウントアップ信号ＣＯＵＮＴが出力されてリフレッシュアドレス信号Ａｄｄ（Ｃ）がインクリメントされる（アドレス＃１、＃２）。間引きリフレッシュ動作やパーシャルリフレッシュ動作が設定されているためリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）と共にリフレッシュアドレスカウンタがインクリメントされるためである。
【００２１】
この場合、高速なデータアクセス性能が求められているため、外部アクセス動作優先モードの期間に発生したリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に伴うリフレッシュ動作は、外部アクセス動作優先モードの設定解除後に行なわれるが、外部アクセス動作優先モードの期間が、上記のように２周期のリフレッシュ周期を超えて継続してしまうと、外部アクセス動作優先モード解除後に実行されるリフレッシュ動作のアドレスは、その後のカウントアップにより設定されるリフレッシュアドレス＃３になる。これ以前のリフレッシュアドレス＃１、＃２についてはリフレッシュ動作は行なわれず、１リフレッシュサイクル経過後の次のリフレッシュ動作のタイミングまで待たなければならない。次のリフレッシュ動作のタイミングで外部アクセス動作優先モードが設定されてしまうと、更に次のリフレッシュ動作のタイミングまで先延ばしになってしまう場合もある。この間にデータが消失してしまうおそれがあり問題である。
【００２２】
本発明は前記従来技術の問題点を解消するためになされたものであり、リフレッシュ動作を外部アクセス動作とは独立して内部アクセス動作として行なう際に、低消費電流動作を実現しながら、外部アクセス動作との間で矛盾なく確実に動作するリフレッシュ動作を行なうことができる半導体記憶装置及びリフレッシュ制御方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体記憶装置のリフレッシュ制御方法は、外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置のリフレッシュ制御方法において、リフレッシュ動作に優先して実行される外部アクセス動作の動作期間中に、リフレッシュ動作の開始要求の発生回数を監視し、発生回数が２回以上の場合、２回目以降の開始要求に対して、リフレッシュアドレスを発生するカウンタの動作を禁止することを特徴とする。
【００２４】
また、請求項７に係る半導体記憶装置は、外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置において、外部アクセス動作及びリフレッシュ動作の動作状態を報知する動作状態報知部と、リフレッシュ動作開始要求信号を出力するリフレッシュ動作開始要求生成部と、動作状態報知部が外部アクセス動作の動作状態であることを報知している場合、リフレッシュ動作開始要求信号の発生回数を監視して、発生回数が２回以上の場合、２回目以降の開始要求信号に対して、リフレッシュアドレスを発生するカウンタの動作を禁止する監視部とを備えることを特徴とする。
【００２５】
請求項１の半導体記憶装置のリフレッシュ制御方法又は請求項７の半導体記憶装置では、リフレッシュ動作に優先して実行される外部アクセス動作の動作期間中に、リフレッシュ動作の開始要求であるリフレッシュ動作開始要求信号が発生しても、発生回数が２回以上の場合、２回目以降の開始要求に対して、リフレッシュアドレスを発生するカウンタの動作が禁止される。
【００２６】
これにより、リフレッシュ動作に優先して実行される外部アクセス動作の動作期間中においても、リフレッシュ動作に必要なリフレッシュアドレスの発生動作の禁止状態が必要に応じて保持され、その後のリフレッシュ動作を確実に行なうことができる。
【００２７】
また、請求項２に係る半導体記憶装置のリフレッシュ制御方法は、外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置のリフレッシュ制御方法において、外部からの設定により外部アクセス動作が優先して実行されるためにリフレッシュ動作の実行が禁止されている期間中に、リフレッシュ動作の開始要求の発生回数を監視し、発生回数が２回以上の場合、２回目以降の開始要求に対して、リフレッシュアドレスを発生するカウンタの動作を禁止することを特徴とする。
【００２８】
また、請求項８に係る半導体記憶装置は、外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置において、外部からのリフレッシュ動作の実行禁止設定に基づき、リフレッシュ動作の実行禁止状態を報知する禁止設定報知部と、リフレッシュ動作開始要求信号を出力するリフレッシュ動作開始要求生成部と、禁止設定報知部がリフレッシュ動作の実行禁止状態であることを報知している場合、リフレッシュ動作開始要求信号の発生回数を監視して、発生回数が２回以上の場合、２回目以降の開始要求信号に対して、リフレッシュアドレスを発生するカウンタの動作を禁止する監視部とを備えることを特徴とする。
【００２９】
請求項２の半導体記憶装置のリフレッシュ制御方法又は請求項８の半導体記憶装置では、外部からの設定によりリフレッシュ動作の実行が禁止されている期間中に、リフレッシュ動作の開始要求であるリフレッシュ動作開始要求信号が発生しても、発生回数が２回以上の場合、２回目以降の開始要求に対して、リフレッシュアドレスを発生するカウンタの動作が禁止される。
【００３０】
これにより、外部からの設定によりリフレッシュ動作の実行が禁止されている期間中においても、リフレッシュ動作に必要なリフレッシュアドレスの発生動作の禁止状態が必要に応じて保持され、その後のリフレッシュ動作が確実に行なわれる。
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
また、請求項３に係る半導体記憶装置のリフレッシュ制御方法は、請求項１または２に記載の半導体記憶装置のリフレッシュ制御方法において、外部アクセス動作期間中又はリフレッシュ動作の実行禁止期間中に発生したリフレッシュアドレスに対するリフレッシュ動作は、外部アクセス動作期間の終了後又はリフレッシュ動作の実行禁止期間の終了後に実行されることを特徴とする。
【００３６】
請求項３の半導体記憶装置のリフレッシュ制御方法では、外部アクセス動作期間後又はリフレッシュ動作の実行禁止期間後にリフレッシュアドレスの発生動作が再開され、外部アクセス動作期間中又はリフレッシュ動作の実行禁止期間中に発生したリフレッシュアドレスに対するリフレッシュ動作が実行される。
【００３７】
これにより、外部アクセス動作期間中又はリフレッシュ動作の実行禁止期間中に制御又は禁止されたリフレッシュ動作が、外部アクセス動作期間後又はリフレッシュ動作の実行禁止期間後に確実に実行される。
【００３８】
また、請求項４に係る半導体記憶装置のリフレッシュ制御方法は、請求項１または２に記載の半導体記憶装置のリフレッシュ制御方法において、リフレッシュ動作期間において、リフレッシュアドレスの発生動作は、開始要求毎に行なわれ、リフレッシュ動作の実行は、リフレッシュアドレスの発生動作により生成されたリフレッシュアドレスに応じて、決定されることを特徴とする。
【００３９】
請求項４の半導体記憶装置のリフレッシュ制御方法では、リフレッシュ動作の開始要求毎にリフレッシュアドレスの発生動作が行なわれ、生成されたリフレッシュアドレスに応じてリフレッシュ動作の実行の可否が決定される。
【００４０】
また、前記半導体記憶装置は、リフレッシュ動作期間において、リフレッシュ動作を禁止するリフレッシュ禁止アドレスを格納しておく禁止アドレス記憶部と、リフレッシュアドレスカウンタから出力されるリフレッシュアドレスとリフレッシュ禁止アドレスとを比較判定してリフレッシュ動作の実行を制御するリフレッシュアドレス調停回路とを備えることが好ましい。
【００４１】
上記の半導体記憶装置では、リフレッシュアドレス調停回路が、リフレッシュアドレスカウンタからのリフレッシュアドレスと、禁止アドレス記憶部に格納されているリフレッシュ禁止アドレスとの比較判定をすることにより、リフレッシュ動作の実行の可否が決定される。
【００４２】
これにより、リフレッシュ動作を行なうことが必要なリフレッシュアドレスに対してのみリフレッシュ動作を実行することができ、不要なリフレッシュ動作を禁止することができる。
【００４３】
また、請求項５に係る半導体記憶装置のリフレッシュ制御方法は、請求項４に記載の半導体記憶装置のリフレッシュ制御方法において、リフレッシュ動作の実行は、リフレッシュアドレスの発生動作により生成されたリフレッシュアドレスが所定アドレスである場合にのみ行なわれることを特徴とする。
【００４４】
請求項５の半導体記憶装置のリフレッシュ制御方法では、リフレッシュアドレスが所定アドレスである場合にのみリフレッシュ動作が実行される。
【００４５】
また、請求項６に係る半導体記憶装置のリフレッシュ制御方法は、請求項５に記載の半導体記憶装置のリフレッシュ制御方法において、所定アドレスは、予め定められている所定アドレス、あるいは予め定められている所定アドレスであってデータ保持能力に応じたリフレッシュ周期に基づきリフレッシュ動作が制御される所定アドレスであることを特徴とする。
【００４６】
また、前記半導体記憶装置は、リフレッシュアドレス調停回路は、リフレッシュアドレスがリフレッシュ禁止アドレスに一致する場合、又はリフレッシュアドレスがリフレッシュ禁止アドレスに一致し、リフレッシュアドレスにおけるデータ保持時間がデータ保持能力に応じて設定されているリフレッシュ周期に達していない場合に、リフレッシュ動作の実行を行なわないことが好ましい。
【００４７】
請求項６の半導体記憶装置のリフレッシュ制御方法又は上記の半導体記憶装置では、リフレッシュアドレスが、予め定められている所定アドレスあるいはリフレッシュ禁止アドレスに一致する場合、又は予め定められている所定アドレスあるいはリフレッシュ禁止アドレスであってデータ保持能力に応じたリフレッシュ周期に達していない場合に、リフレッシュ動作が実行される。
【００４８】
これにより、リフレッシュ動作を行なうことが必要なリフレッシュアドレスが、データ保持能力等の必要に応じて予め定められており、必要最小限のリフレッシュ動作で的確なデータのリフレッシュ動作を得ることができ、不要なリフレッシュ動作を禁止することができる。
【００４９】
図１に本発明の第１原理説明図を示す。第１原理説明図では、リフレッシュ動作に優先される外部アクセス動作が実行される場合を示している。制御端子への設定信号の入力又はコマンド入力等により外部アクセス動作開始要求（１）がされることに伴い、外部アクセス動作の実行が開始される（２）。外部アクセス動作とは、半導体記憶装置からのデータの読み出し動作や半導体記憶装置へのデータの書き込み動作に代表されるデータ入出力端子を介した半導体記憶装置の内部と外部とのデータの入出力を示している。データの読み出し・書き込み以外にも外部からの指定によるリフレッシュ動作等その他の制御指令を含んでもよい。また、外部アクセス動作は実行の開始（２）から実行の終了（４）までに所定時間の実行期間（３）を要するものが想定されており、ページ動作やバースト動作等の連続アクセス動作がその代表例である。
【００５０】
外部アクセス動作はリフレッシュ動作に優先して行なわれるので、外部アクセス動作の実行期間中（３）はリフレッシュ動作の実行は禁止された状態となる。しかしながら、半導体記憶装置内の内部制御は動作しているので、所定時間毎に行なわれるように設定されているリフレッシュ動作に対して、内部制御が所定時間間隔にリフレッシュ動作開始要求を出力することとなる。外部アクセス動作の実行期間（３）が内部制御されている所定時間間隔を超えて継続する場合には、所定時間毎にリフレッシュ動作開始要求（８）ないし（１０）が出力されることとなる。外部アクセス動作実行中（３）に出力される１回目のリフレッシュ動作開始要求（８）に対しては、リフレッシュ動作における内部動作を制御する（１１）が、２回目以降のリフレッシュ動作開始要求（９）、（１０）に対しては、リフレッシュ動作における内部動作の実行を禁止する。ここで、内部動作とはリフレッシュアドレスの発生動作である。これにより、外部アクセス動作の実行中（３）でありリフレッシュ動作の実行が禁止されている期間に半導体記憶装置の内部制御により出力されるリフレッシュ動作開始要求（８）ないし（１０）が先行して複数回出力されても、リフレッシュ動作におけるリフレッシュアドレスの発生動作のみが先行してしまうことはなく、外部アクセス動作実行終了（４）以後のリフレッシュ動作の実行を確実に行なうことができる。
【００５１】
図２に本発明の第２原理説明図を示す。第２原理説明図では、第１原理説明図における外部アクセス動作が実際に実行されている場合ではなく、外部アクセス動作優先モードが設定されている場合を示している。制御端子への設定信号の入力又はコマンド入力等により外部アクセス動作優先モードが設定されると（５）、制御端子への解除信号の入力又はコマンド入力等により外部アクセス動作優先モードが解除される（７）までの設定期間（６）は、内部アクセス動作であるリフレッシュ動作が禁止された状態となる。この設定期間（６）に外部から随時入力される外部アクセス動作に対して常に最優先の動作パフォーマンスを提供するために、外部アクセス動作に対して独立して行なわれるリフレッシュ動作を禁止して外部アクセス動作とリフレッシュ動作との干渉や動作間の調停といった調整時間を排除するためである。
【００５２】
外部アクセス動作優先モードの設定期間中（６）は、第１原理説明図における外部アクセス動作の実行期間中（３）と同様にリフレッシュ動作の実行は禁止された状態である。しかしながら、この場合も半導体記憶装置内の内部制御は動作しているので、所定時間毎に行なわれるように設定されているリフレッシュ動作に対して、内部制御が所定時間間隔でリフレッシュ動作開始要求を出力することとなる。従って、外部アクセス動作優先期間（６）が内部制御されている所定時間間隔を超えて継続する場合に、１回目のリフレッシュ動作開始要求（８）に対してはリフレッシュ動作における内部動作を制御し、２回目以降のリフレッシュ動作開始要求（９）、（１０）に対してはリフレッシュ動作における内部動作を禁止する。ここで、内部動作とはリフレッシュアドレスの発生動作である。これにより、リフレッシュ動作の実行が禁止される外部アクセス動作優先モードの設定中（６）に、内部制御により出力されるリフレッシュ動作開始要求（８）ないし（１０）が先行して複数回出力されても、リフレッシュ動作におけるリフレッシュアドレスの発生動作のみが先行してしまうことはなく、外部アクセス動作優先モードの解除（７）以後のリフレッシュ動作の実行を確実に行なうことができる。
【００５３】
【発明の実施の形態】
以下、本発明の半導体記憶装置のリフレッシュ制御方法、及びこの制御方法を有する半導体記憶装置について具体化した第１及び第２実施形態を図３乃至図９に基づき図面を参照しつつ詳細に説明する。
図１は、本発明の第１原理説明図である。図２は、本発明の第２原理説明図である。図３は、第１実施形態の回路ブロック図である。図４は、第２実施形態の回路ブロック図である。図５は、リフレッシュ動作開始要求生成回路の具体例を示す回路ブロック図である。図６は、カウントアップ監視回路の具体例を示す回路図である。図７は、具体例の回路動作を示すタイミングチャートである。図８は、第１実施形態の動作を示すタイミングチャートである。図９は、第２実施形態の動作を示すタイミングチャートである。
【００５４】
図３に示す第１実施形態は、図１の第１原理説明図に対応する実施形態である。リフレッシュ動作に優先される外部アクセス動作が実行されている場合のリフレッシュ制御方法に関する回路ブロック構成図を示している。
【００５５】
半導体記憶装置に入出力される制御信号や各種コマンド、アドレス信号、及びデータ等の各種信号は、各々、制御端子あるいはコマンド入力端子、アドレス端子、及びデータ入出力端子等を介して半導体記憶装置内のＩ／Ｏ系回路２１に入出力される。Ｉ／Ｏ系回路２１では、入力される各種信号は各々の入力バッファを介して信号レベルの検出や波形整形等が行なわれた後、必要に応じてデコード等が施され各内部制御回路に出力される。また、読み出しデータ等の出力信号は出力バッファ等を経て出力端子から外部に出力される。
【００５６】
制御端子あるいはコマンド入力端子から入力される制御信号や各種コマンドのうち、単独の所定制御信号あるいは単独の所定コマンド入力により、又は複数の所定制御信号あるいは複数の所定コマンド入力の組み合わせにより、外部アクセス動作開始要求信号ＲＥＱ（Ｏ）が生成されアクセスアービタ２３に出力される。
【００５７】
一方、内部アクセス動作として半導体記憶装置自身が所定周期毎に実行を制御しているリフレッシュ動作については、リフレッシュ動作開始要求生成回路２２から所定周期毎にリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）が出力されており、アクセスアービタ２３に入力されると共にカウントアップ監視回路２５に入力される。
【００５８】
アクセスアービタ２３は、外部アクセス動作とリフレッシュ動作との実行タイミングや実行優先順位等の調整を図っている。例えば、外部アクセス動作開始要求信号ＲＥＱ（Ｏ）とリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）とが同時に又は重なって入力された場合に、何れの動作を優先的に実行するかの決定や動作の実行を遅らせる場合のタイミングの調整等を行なう、いわゆる調停回路である。調停の結果は、アクセストリガ信号ＴＧとしてメモリコア制御回路２４に出力される。また、同時に外部アクセス動作及びリフレッシュ動作が実行状態にあることを示す外部アクセス状態信号ＳＴ（Ｏ）及びリフレッシュ状態信号ＳＴ（Ｉ）をカウントアップ監視回路２５に出力する。
【００５９】
カウントアップ監視回路２５には、外部アクセス状態信号ＳＴ（Ｏ）及びリフレッシュ状態信号ＳＴ（Ｉ）と共にリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）が入力されており、外部アクセス状態信号ＳＴ（Ｏ）及びリフレッシュ状態信号ＳＴ（Ｉ）によるアクセス動作状態に応じて、リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に対して後述のリフレッシュアドレスカウンタ２６に入力され、リフレッシュアドレスカウンタ２６のカウントアップを制御するカウントアップ信号ＣＯＵＮＴを出力する。即ち、外部アクセス動作が実行されており外部アクセス状態信号ＳＴ（Ｏ）がセットされている状態では、２回目以降のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に対してカウントアップ信号ＣＯＵＮＴの出力を行なわない制御をする。
【００６０】
リフレッシュアドレスカウンタ２６は、カウントアップ信号ＣＯＵＮＴにより順次カウントアップされてリフレッシュされるべきリフレッシュアドレス信号Ａｄｄ（Ｃ）を出力する。また、リフレッシュ禁止アドレス設定回路２７は、いわゆる間引きリフレッシュ動作やパーシャルリフレッシュ動作に際し、リフレッシュ動作を行なわないアドレスを予め設定しておく回路である。ヒューズ素子や不揮発性メモリ（ＲＯＭ）等の書き換え不可能な記憶手段に予め格納しておいたり、フラッシュメモリ、揮発性メモリ（ＲＡＭ）等の書き換え可能な記憶手段に必要の都度格納する構成とすることができる。このほかにもレジスタ等の情報を保持しておくことができる記憶手段であれば構成することができる。リフレッシュアドレスカウンタ２６から出力されるリフレッシュアドレス信号Ａｄｄ（Ｃ）とリフレッシュ禁止アドレス設定回路２７から出力されるリフレッシュ禁止アドレス信号Ａｄｄ（ＩＮＨ）とは、リフレッシュアドレスアービタ２８に入力される。更に、リフレッシュアドレス信号Ａｄｄ（Ｃ）は、メモリコア制御回路２４に入力される。
【００６１】
リフレッシュアドレスアービタ２８では、リフレッシュアドレス信号Ａｄｄ（Ｃ）とリフレッシュ禁止アドレス信号Ａｄｄ（ＩＮＨ）とが比較判定される。パーシャルリフレッシュ動作が設定されている場合においては、比較した両アドレス信号が一致する場合に、間引きリフレッシュ動作が設定されている場合には、両アドレス信号が一致し、更に設定されているリフレッシュアドレス信号Ａｄｄ（Ｃ）に対する前回のリフレッシュ動作からのデータ保持時間が所定時間に満たない場合に、比較信号ＣＭＰをメモリコア制御回路２４に出力する。
【００６２】
メモリコア制御回路２４には、Ｉ／Ｏ系回路２１から外部アクセス動作時のアドレス信号Ａｄｄ（Ｏ）が入力され、リフレッシュアドレスカウンタ２６から比較信号ＣＭＰと共にリフレッシュアドレス信号Ａｄｄ（Ｃ）が入力され、更に、アクセスアービタ２３からのアクセストリガ信号ＴＧの入力を受けて、メモリコア２９に内部アドレス信号Ａｄｄ（Ｉ）を制御信号ＣＮＴと共に供給する。これらの信号により、メモリコア２９とＩ／Ｏ系回路２１との間でデータＤａｔａの入出力が行なわれる。
【００６３】
外部アクセス動作がなくＩ／Ｏ系回路２１から外部アクセス動作開始要求信号ＲＥＱ（Ｏ）が出力されない場合には、リフレッシュ動作開始要求生成回路２２からのリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）がアクセスアービタ２３に入力されると、その調停機能によりリフレッシュ動作が実行される。即ち、リフレッシュ状態信号ＳＴ（Ｉ）がセットされると共に、リフレッシュ動作に対するアクセストリガ信号ＴＧがメモリコア制御回路２４に入力される。また、リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）は、リフレッシュ状態信号ＳＴ（Ｉ）と共にカウントアップ監視回路２５に入力される。カウントアップ監視回路２５はカウントアップ信号ＣＯＵＮＴを出力し、リフレッシュアドレスカウンタ２６がカウントアップされてリフレッシュアドレス信号Ａｄｄ（Ｃ）が更新される。
【００６４】
メモリコア制御回路２４では、リフレッシュ動作に対するアクセストリガ信号ＴＧに基づき、リフレッシュアドレスカウンタ２６からのリフレッシュアドレス信号Ａｄｄ（Ｃ）が内部アドレス信号Ａｄｄ（Ｉ）として設定される。そして、制御信号ＣＮＴによりメモリコア２９が制御される。これにより、リフレッシュ動作の制御が行なわれる。
【００６５】
外部アクセス動作が発生し、Ｉ／Ｏ系回路２１で外部アクセス動作開始要求信号ＲＥＱ（Ｏ）が生成される場合には、外部アクセス動作開始要求信号ＲＥＱ（Ｏ）がアクセスアービタ２３に入力されると、その調停機能により外部アクセス動作が優先的に実行される。即ち、リフレッシュ動作開始要求生成回路２２からのリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に関わらず、リフレッシュ状態信号ＳＴ（Ｉ）はセットされず外部アクセス状態信号ＳＴ（Ｏ）のみがセットされると共に、外部アクセス動作に対するアクセストリガ信号ＴＧがメモリコア制御回路２４に入力される。
【００６６】
メモリコア制御回路２４では、外部アクセス動作に対するアクセストリガ信号ＴＧに基づき、Ｉ／Ｏ系回路２１からの外部アクセス動作用のアドレス信号Ａｄｄ（Ｏ）が内部アドレス信号Ａｄｄ（Ｉ）として設定される。そして、制御信号ＣＮＴによりメモリコア２９が制御される。これにより、Ｉ／Ｏ系回路２１を介して外部とのデータＤａｔａの入出力制御が行なわれる。
【００６７】
一方、セットされた外部アクセス状態信号ＳＴ（Ｏ）は、カウントアップ監視回路２５に入力されて、リフレッシュアドレスカウンタ２６のカウントアップ制御が行なわれる。アクセスアービタ２３により外部アクセス動作の実行が優先されている場合には、アクセストリガ信号ＴＧによってメモリコア制御回路２４が制御されて外部アクセス動作のみが行なわれる設定となってはいるが、アクセスアービタ２３及びメモリコア制御回路２４からの制御を受けないリフレッシュ動作開始要求生成回路２２は、所定期間毎にリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）を出力する。このリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）はアクセスアービタ２３に入力されると共に、カウントアップ監視回路２５にも入力されている。
【００６８】
このとき、アクセスアービタ２３には外部アクセス動作開始要求信号ＲＥＱ（Ｏ）が入力されているため、リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に対するアクセストリガ信号ＴＧは出力されない。また、カウントアップ監視回路２５において外部アクセス状態信号ＳＴ（Ｏ）がセットされて入力されている状態では、１回目のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に対してのみカウントアップ信号ＣＯＵＮＴが出力されるものの、２回目以降のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に対しては、カウントアップ信号ＣＯＵＮＴが出力されることはない。従って、リフレッシュアドレスカウンタ２６には、外部アクセス動作が終了して外部アクセス動作開始要求信号ＲＥＱ（Ｏ）がリセットされて以後リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）がセットされる前に、アクセスアービタ２３から出力されるリフレッシュ動作に対するアクセストリガ信号ＴＧにより必要とされるリフレッシュアドレス信号Ａｄｄ（Ｃ）が維持されている。
【００６９】
ここで、外部アクセス動作が終了して外部アクセス動作開始要求信号ＲＥＱ（Ｏ）がリセットされるタイミングでリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）がセットされる場合に、カウントアップ監視回路２５からのカウントアップ信号ＣＯＵＮＴが出力されてしまうことも考えられる。この場合には、図示しないカウンタ制御回路等によりカウントアップ信号ＣＯＵＮＴの出力タイミングの調整等の制御を行いながら、アクセスアービタ２３からのリフレッシュ動作に対するアクセストリガ信号ＴＧにより、リフレッシュアドレス信号Ａｄｄ（Ｃ）を順次切り替えて連続する２サイクルのリフレッシュ動作を実行する等の制御を行なうことにより対応することができる。
【００７０】
リフレッシュ動作時の消費電流削減のために、間引きリフレッシュ動作やパーシャルリフレッシュ動作等の機能を備える半導体記憶装置においては、リフレッシュ動作が実行される段階で、リフレッシュアドレスカウンタ２６から出力されるリフレッシュアドレス信号Ａｄｄ（Ｃ）について、リフレッシュ動作が禁止されるべきリフレッシュ禁止アドレス信号Ａｄｄ（ＩＮＨ）と一致するか否かの比較判定が行なわれる。間引きリフレッシュ動作を備える場合には、更に、出力されているリフレッシュアドレス信号Ａｄｄ（Ｃ）に対するデータ保持特性に応じてリフレッシュ動作を間引くか否かの判定が行なわれる。比較判定の結果、リフレッシュ動作が禁止されるべき場合には、正論理レベルの比較信号ＣＭＰが出力され、メモリコア制御回路２４の制御が禁止されてメモリコア２９への制御信号ＣＮＴの出力が禁止される。リフレッシュ動作が禁止されるべきでない場合には、負論理レベルの比較信号ＣＭＰが出力され、メモリコア制御回路２４の制御によりメモリコア２９へ制御信号ＣＮＴが出力されてリフレッシュ動作が実行される。
【００７１】
図４に示す第２実施形態は、図２の第２原理説明図に対応する実施形態である。外部アクセス動作優先モードが設定されている場合のリフレッシュ制御方法に関する回路ブロック構成図を示している。第２実施形態では、第１実施形態におけるＩ／Ｏ形回路２１及びアクセスアービタ２３に代えて、Ｉ／Ｏ形回路３１及びアクセスアービタ３３が備えられており、Ｉ／Ｏ形回路３１からアクセスアービタ３３に向けてリフレッシュ動作実行禁止信号ＩＮＨ（Ｉ）が出力されている。
【００７２】
外部アクセス動作優先モードは、単独の所定制御信号あるいは単独の所定コマンド入力により、又は複数の所定制御信号あるいは複数の所定コマンド入力の組み合わせにより設定される。外部アクセス動作優先モードが設定されると、Ｉ／Ｏ系回路３１からリフレッシュ動作実行禁止信号ＩＮＨ（Ｉ）が出力されて、アクセスアービタ３３は、外部アクセス動作の有無に関わらず外部アクセス動作開始要求信号ＲＥＱ（Ｏ）が入力されてリフレッシュ動作が禁止されているのと同様の状態に設定される。
【００７３】
即ち、アクセスアービタ３３からは、リフレッシュ状態信号ＳＴ（Ｉ）はセットされず外部アクセス状態信号ＳＴ（Ｏ）のみがセットされている状態となり、第１実施形態における外部アクセス動作の実行中と同様に、１回目のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に対してのみカウントアップ信号ＣＯＵＮＴが出力されるものの、２回目以降のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に対しては、カウントアップ信号ＣＯＵＮＴが出力されることはない。アクセストリガ信号ＴＧについては、外部アクセス動作開始要求信号ＲＥＱ（Ｏ）に対してのみ出力されるため、外部アクセス動作を高速に行なうことができる。
【００７４】
第１実施形態における回路ブロック構成と同一の番号を付している回路ブロック構成については、第１実施形態と同等の作用を有すものであり、ここでの説明は省略する。
【００７５】
図５に示すリフレッシュ動作開始要求生成回路の具体例を示す回路図では、所定時間間隔毎にリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）を正論理レベルのパルス信号として出力する場合の回路例を示している。半導体記憶装置では、メモリセルのデータ保持特性に応じて必要とされるリフレッシュ周期毎にリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）を出力する必要がある。
【００７６】
リングオシレータ等で構成されるオシレータ４１の発振周波数出力は、分周期４２で分周されて、リフレッシュ周期と同等な所定時間の周期を有する分周発振周波数信号ＲＣＬＫが出力される。この分周発振周波数信号ＲＣＬＫは、ＮＯＲ論理ゲート４４の一方の入力端子に直接に入力されると共に、直列接続された３段のインバータ論理ゲートと、３段のインバータ論理ゲートに直列に接続されている抵抗素子及び容量素子で構成される１組のＣＲ遅延回路とで構成される遅延ユニット４３に入力されて、遅延信号としてＮＯＲ論理ゲートの他方の入力端子に入力される。遅延ユニット４３とＮＯＲ論理ゲート４４とでパルス生成回路４５が構成されており、分周発振周波数信号ＲＣＬＫの立下がりエッジから遅延ユニット４３で設定される遅延時間の時間幅を有する正論理レベルのパルス信号を出力する。このパルス信号がリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）として出力される。
【００７７】
ここで、遅延ユニット４３を構成するインバータ論理ゲートの接続数は、奇数段であれば３段に限定されるわけではなく、またＣＲ遅延回路についても２組以上を備える構成としてもよく逆に備えない構成を採ることもできる。遅延ユニット４３の出力信号が論理反転された遅延信号となる構成であれば、奇数段のインバータ接続数及びＣＲ遅延回路の接続数は自由に選択することができる。更に、インバータ論理ゲートとＣＲ遅延回路以外の構成とすることもできる。
【００７８】
図６に示すカウントアップ監視回路の具体例を示す回路図では、外部アクセス状態信号ＳＴ（Ｏ）とリフレッシュ状態信号ＳＴ（Ｉ）との信号のセット状態に応じて、リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に対するカウントアップ信号ＣＯＵＮＴの出力制御が行なわれる。図６の具体例は、外部アクセス状態信号ＳＴ（Ｏ）が外部アクセス動作の発生に伴う外部アクセス動作開始要求信号ＲＥＱ（Ｏ）によりアクセスアービタ２３から出力される信号であり、第１実施形態の具体例となっている。また、外部アクセス状態信号ＳＴ（Ｏ）が外部アクセス動作優先モードの設定に伴うリフレッシュ動作実行禁止信号ＩＮＨ（Ｉ）によりアクセスアービタ３３から出力される信号とすれば、第２実施形態の具体例としても同様に適用することができる。以下の説明では、説明の便宜上、第１実施形態の場合を想定して説明するが、アクセスアービタ２３との記載に代えてアクセスアービタ３３との記載とし、外部アクセス状態信号ＳＴ（Ｏ）の出力制御が、外部アクセス動作開始要求信号ＲＥＱ（Ｏ）により行なわれるとの記載に代えてリフレッシュ動作実行禁止信号ＩＮＨ（Ｉ）により行なわれるとの記載すれば、第２実施形態にも適用できることは言うまでもない。
【００７９】
リフレッシュ状態信号ＳＴ（Ｉ）は、２段のインバータ論理ゲートを介してパルス生成回路４５（図５、参照）と同様な構成を有するパルス生成回路５１に入力される。パルス生成回路５１の出力端子は、インバータ論理ゲートを介して端子Ｎ０３としてＮＡＮＤ論理ゲート５５の一方の入力端子に接続されている。従って、パルス生成回路５１から出力される正論理レベルのパルス信号は、端子Ｎ０３に負論理レベルのパルス信号として伝播され、ＮＡＮＤ論理ゲート５５の一方の入力端子に入力される。
【００８０】
外部アクセス状態信号ＳＴ（Ｏ）はインバータ論理ゲートを介して端子Ｎ０２に反転信号として伝播され、トランスファゲート５２とＮＡＮＤ論理ゲート５３とに入力される。トランスファゲート５２は、ＮＡＮＤ論理ゲート５５の他方の入力端子に接続されている。また、ＮＡＮＤ論理ゲート５３の出力端子は、インバータ論理ゲートを介してパルス生成回路４５（図５、参照）と同様な構成のパルス生成回路５４に接続されている。パルス生成回路５４の出力端子は、端子Ｎ０４としてトランスファゲート５２のうちＮＭＯＳトランジスタのゲート端子に直接に、またＰＭＯＳトランジスタのゲート端子にはインバータ論理ゲートを介して接続されている。トランスファゲート５２は、パルス生成回路５４からの正論理レベルのパルス信号によりオン・オフを制御される。
【００８１】
ＮＡＮＤ論理ゲート５５は、その出力信号をトランスファゲート５２が接続されている入力端子にフィードバックするインバータ論理ゲート５６と共にラッチ部を構成している。ラッチ部の出力端子であるＮＡＮＤ論理ゲート５５の出力端子は、２段のインバータ論理ゲートを介して端子Ｎ０５としてＮＡＮＤ論理ゲート５７の一方の入力端子に接続されている。ＮＡＮＤ論理ゲート５７の他方の出力端子にはリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）が入力される。ＮＡＮＤ論理ゲート５７からインバータ論理ゲートを介してカウントアップ信号ＣＯＵＮＴの出力制御が行なわれる。
【００８２】
次に、図７に示すタイミングチャートに基づきカウントアップ信号ＣＯＵＮＴの出力制御について説明する。図５に示すリフレッシュ動作開始要求生成回路において、分周発振周波数信号ＲＣＬＫの立下がりエッジから正論理レベルのパルス信号としてリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）が所定時間間隔毎に生成される。リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）が入力される図６のＮＡＮＤ論理ゲート５７では、負論理レベルでセット状態となる外部アクセス状態信号ＳＴ（Ｏ）と正論理レベルでセット状態となるリフレッシュ状態信号ＳＴ（Ｉ）とに制御されてカウントアップ信号ＣＯＵＮＴの出力制御が行なわれる。
【００８３】
外部アクセス動作及びリフレッシュ動作が共に実行されていない状態では、外部アクセス状態信号ＳＴ（Ｏ）が正論理レベルに、リフレッシュ状態信号ＳＴ（Ｉ）が負論理レベルにある状態である。この状態では、端子Ｎ０２は負論理レベルに、端子Ｎ０３は正論理レベルに、端子Ｎ０４は負論理レベルにある。従って、トランスファゲート５２がオフ状態に維持されて端子Ｎ０２からの信号伝播を遮断すると共に、ＮＡＮＤ論理ゲート５５は、入力端子がインバータ論理ゲート５６の出力端子に接続されている論理反転ゲートとなり、インバータ論理ゲート５６との間で出力信号のラッチ状態を維持する。具体的には、前回のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）により、端子Ｎ０３が負論理のパルスとなった履歴を維持しており、その結果、端子Ｎ０５は正論理レベルとなっている。
【００８４】
この状態では、ＮＡＮＤ論理ゲート５７が論理反転ゲートとして機能しているので、正論理パルスのリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）が入力されると、正論理レベルのカウントアップ信号ＣＯＵＮＴが出力される（図７中、（１））。これにより、リフレッシュアドレスカウンタ２６がカウントアップされる。この時、正論理レベルのカウントアップ信号ＣＯＵＮＴがＮＡＮＤ論理ゲート５３にフィードバックされるが、端子Ｎ０２が負論理レベルを維持しているため、ＮＡＮＤ論理ゲート５３の出力端子は正論理レベルに維持され、トランスファゲート５２のオフ状態は維持されたままである。その後、アクセスアービタ２３によりリフレッシュ動作に対するアクセストリガ信号ＴＧが出力されると共に正論理レベルのリフレッシュ状態信号ＳＴ（Ｉ）が出力される（図７中、（２））。リフレッシュ状態信号ＳＴ（Ｉ）の立下がりエッジで、端子Ｎ０３には負論理のパルス信号が出力されるが回路動作上状態が遷移することはない。
【００８５】
次に、負論理レベルの外部アクセス動作開始要求信号ＲＥＱ（Ｏ）が出力されると端子Ｎ０２が正論理レベルに反転し、カウントアップ監視回路は外部アクセス動作実行中（第２実施形態においては、外部アクセス動作優先モードの設定中）の状態に移行する（図７中、（３））。この間にリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）が出力される場合を説明する。１回目のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に対しては、トランスファゲート５２はオフ状態にあるので、端子Ｎ０５は正論理レベルを維持している。従って、通常のカウントアップ動作と同様に、正論理のパルス信号としてカウントアップ信号ＣＯＵＮＴが出力される（図７中、（４））。
【００８６】
この時、正論理レベルのカウントアップ信号ＣＯＵＮＴがＮＡＮＤ論理ゲート５３にフィードバックされ、正論理レベルの端子Ｎ０２とによりＮＡＮＤ論理ゲート５３の出力端子は反転する。インバータ論理ゲートとパルス生成回路５４とにより端子Ｎ０４に正論理レベルのパルス信号が出力される（図７中、（５））。これによりトランスファゲート５２がオン状態となり、ＮＡＮＤ論理ゲート５５とインバータ論理ゲート５６とで構成されているラッチ部が反転される。その結果端子Ｎ０５の信号レベルが負論理レベルに反転する（図７中、（６））。ＮＡＮＤ論理ゲート５７の一方の入力端子に負論理レベルにラッチされるので、カウントアップ信号ＣＯＵＮＴは負論理レベルに固定される。
【００８７】
従って、その後の２回目以降のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）が入力されて、ＮＡＮＤ論理ゲート５７の他方の入力端子に正論理レベルのパルス信号が印加されても、正論理レベルのカウントアップ信号ＣＯＵＮＴが出力されることはない（図７中、（７））。この状態は、負論理レベルの外部アクセス状態信号ＳＴ（Ｏ）が終了し（図７中、（８））、正論理レベルのリフレッシュ状態信号ＳＴ（Ｉ）が出力され、その立下がりエッジでラッチ部のラッチ信号が反転される（図７中、（９）〜（１１））まで継続する。リフレッシュ状態信号ＳＴ（Ｉ）の出力は、外部アクセス状態信号ＳＴ（Ｏ）の出力中にアクセスアービタ２３により止められていたリフレッシュ動作を、外部アクセス状態信号ＳＴ（Ｏ）の終了後に実行する際に出力される。また、外部アクセス状態信号ＳＴ（Ｏ）の出力中にリフレッシュ動作が禁止されなかった場合には、外部アクセス状態信号ＳＴ（Ｏ）の終了後に新たに出力されるリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に伴い出力される。
【００８８】
図７では、外部アクセス状態信号ＳＴ（Ｏ）が出力されている期間中にリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）が出力されるにも関わらずリフレッシュ動作が禁止させられている場合を示している。外部アクセス状態信号ＳＴ（Ｏ）の終了後に（図７中、（８））、アクセスアービタ２３によりリフレッシュ動作に対するアクセストリガ信号ＴＧが出力されてリフレッシュ動作が行なわれる。同時にリフレッシュ状態信号ＳＴ（Ｉ）が出力される（図７中、（９））。リフレッシュ状態信号ＳＴ（Ｉ）の立下がりエッジに端子Ｎ０３に出力される負論理レベルのパルス信号により（図７中、（１０））、ラッチ部のラッチ信号が反転されて端子Ｎ０５の論理レベルは正論理レベルに反転する（図７中、（１１））。これにより、ＮＡＮＤ論理ゲート５７はリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）を受け付けられるようになり、カウントアップ信号ＣＯＵＮＴが出力可能となる（図７中、（１２））。
【００８９】
次に、本実施形態における動作タイミングチャートを示す。図８は第１実施形態の動作タイミングチャートであり、外部連続アクセス動作中のリフレッシュ動作の制御を示している。図８では、従来技術における第１の課題について示した図１４と同様の条件での動作タイミングチャートである。
【００９０】
所定の外部端子への設定信号の入力により（図８中、（Ａ））又は所定コマンドの入力により（図８中、（Ｂ））設定される外部連続アクセス動作中に、３回のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）（〈１〉乃至〈３〉）が出力される。１回目のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）（図８中、〈１〉）に対しては、正論理レベルのカウントアップ信号ＣＯＵＮＴが出力されるので、リフレッシュアドレスカウンタ２６がカウントアップ動作を行ない、リフレッシュアドレス信号Ａｄｄ（Ｃ）が＃０から＃１にインクリメントされる。但し、外部連続アクセス動作中であるので、アクセスアービタ２３のアクセス制御は外部アクセスとなっており、外部アクセス動作に対するアクセストリガ信号ＴＧが出力されている。そのためリフレッシュ動作は実行されない。従って、リフレッシュアドレス＃１に対するリフレッシュ動作は禁止される。
【００９１】
また、アクセスアービタ２３から外部アクセス状態信号ＳＴ（Ｏ）がカウントアップ監視回路２５に入力されているので、２回目、３回目のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）（図８中、〈２〉、〈３〉）に対しては、カウントアップ信号ＣＯＵＮＴの出力は抑止される。従って、リフレッシュアドレスカウンタ２６はカウントアップ動作を行なわず、リフレッシュアドレス信号Ａｄｄ（Ｃ）は＃１に維持される。この状態は４回目以降のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）の出力に対しても維持され、外部連続アクセスの動作中の期間、リフレッシュアドレス信号Ａｄｄ（Ｃ）はアドレス＃１に維持される。
【００９２】
外部連続アクセス動作中に禁止されていたリフレッシュアドレス＃１に対するリフレッシュ動作は、外部連続アクセス動作の終了に伴い実行される。具体的には、外部アクセス動作開始要求信号ＲＥＱ（Ｏ）の終了を検出したアクセスアービタ２３がリフレッシュ動作に対するアクセストリガ信号ＴＧを出力することにより行なわれる。このときのリフレッシュアドレス信号Ａｄｄ（Ｃ）は、外部連続アクセス動作中に１回目のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）によって設定されたアドレス＃１であり、外部連続アクセス動作中に禁止されていたリフレッシュ動作が外部連続アクセス終了に伴い実行される。
【００９３】
図９は第２実施形態の動作タイミングチャートであり、外部アクセス動作優先モード設定中におけるリフレッシュ動作の制御を示している。図９では、従来技術における第２の課題について示した図１５と同様の条件での動作タイミングチャートである。
【００９４】
所定の外部端子又は所定コマンド等により設定される外部アクセス動作優先モードの設定中に、２回のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）（図９中、〈４〉、〈５〉）が出力される。１回目のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）（図９中、〈４〉）に対しては、正論理レベルのカウントアップ信号ＣＯＵＮＴが出力されるので、リフレッシュアドレスカウンタ２６がカウントアップ動作を行ない、リフレッシュアドレス信号Ａｄｄ（Ｃ）が＃０から＃１にインクリメントされる。但し、外部アクセス動作優先モードの設定期間中であるので、アクセスアービタ３３へはリフレッシュ動作実行禁止信号ＩＮＨ（Ｉ）が入力されておりリフレッシュ動作は禁止されている。従って、リフレッシュアドレス＃１に対するリフレッシュ動作は行なわれない。
【００９５】
また、リフレッシュ動作実行禁止信号ＩＮＨ（Ｉ）によりセットされる外部アクセス状態信号ＳＴ（Ｏ）がカウントアップ監視回路２５に入力されているので、２回目のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）（図９中、〈５〉）に対しては、カウントアップ信号ＣＯＵＮＴの出力は抑止される。従って、リフレッシュアドレスカウンタ２６はカウントアップ動作を行なわず、リフレッシュアドレス信号Ａｄｄ（Ｃ）は＃１に維持される。この状態は、３回目以降のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）の出力に対しても維持され、外部アクセス動作優先モードの設定期間中、リフレッシュアドレス信号Ａｄｄ（Ｃ）はアドレス＃１に維持される。
【００９６】
外部アクセス動作優先モード設定期間中に禁止されていたリフレッシュアドレス＃１に対するリフレッシュ動作は、外部連続アクセス動作の終了に伴い実行される。具体的には、リフレッシュ動作実行禁止信号ＩＮＨ（Ｉ）の終了を検出したアクセスアービタ３３がリフレッシュ動作に対するアクセストリガ信号ＴＧを出力することにより行なわれる。このときのリフレッシュアドレス信号Ａｄｄ（Ｃ）は、外部連続アクセス動作中の１回目のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）によって設定されたアドレス＃１であり、外部アクセス動作優先モードの設定期間中に禁止されていたリフレッシュ動作が外部アクセス動作優先モードの解除に伴い実行される。図９では、このタイミングで新たなリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）が出力される場合を示している。この場合には、アクセスアービタ３３等の制御により、リフレッシュアドレス＃１のリフレッシュ動作の実行に引き続いて、カウントアップ監視回路２５によるカウントアップ信号ＣＯＵＮＴの出力を行なう等の制御をして、リフレッシュアドレス＃２のリフレッシュ動作の実行を行なうように設定することができる。
【００９７】
以上詳細に説明したとおり、第１及び第２実施形態によれば、リフレッシュ動作に優先して実行される外部連続アクセス動作等の外部アクセス動作の動作期間中においても、また、外部からの設定によりリフレッシュ動作の実行が禁止されている外部アクセス動作優先モードの設定期間中においても、リフレッシュ動作に必要なリフレッシュアドレスカウンタ２６の内部動作の制御状態が必要に応じて保持され、その後のリフレッシュ動作が確実に行なわれる。
【００９８】
即ち、２回以上のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）が発生しても、２回目以降のリフレッシュ動作開始要求信号ＲＥＱ（Ｉ）によりカウントアップ信号ＣＯＵＮＴが出力されることはなく、リフレッシュアドレスカウンタ２６のリフレッシュアドレス信号Ａｄｄ（Ｃ）の値が置き換えられてしまうことはない。的確なカウントアップ信号ＣＯＵＮＴの出力により、外部アクセス動作の実行中や外部アクセス動作の優先モードの設定中に禁止されていたリフレッシュ動作は、外部アクセス動作の終了後や優先モードの解除後に確実に実行され、リフレッシュ動作が実行されないリフレッシュアドレス信号Ａｄｄ（Ｃ）はなく着実にリフレッシュ動作が実行される。
【００９９】
これらのリフレッシュ動作制御は、間引きリフレッシュ動作やパーシャルリフレッシュ動作といったリフレッシュ動作を行なわないリフレッシュアドレスを含むリフレッシュ動作仕様に対して、リフレッシュ動作を行なうことが必要なリフレッシュアドレスに対してのみリフレッシュ動作を実行することができ、不要なリフレッシュ動作を回避することができる。間引きリフレッシュ動作やパーシャルリフレッシュ動作では、リフレッシュ動作を行なうことが必要なリフレッシュアドレスが、データ保持能力等の必要に応じて予め定められており、必要最小限のリフレッシュ動作で的確なデータ保持能力を得ることができ、不要なリフレッシュ動作を回避することができる。
【０１００】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、リフレッシュ動作開始要求信号ＲＥＱ（Ｉ）に対して実際のリフレッシュ動作の実行に先立ち予め行なっておくべき内部動作としてリフレッシュアドレスカウンタ２６のカウントアップ動作を例に説明をし、カウントアップ用のカウントアップ信号ＣＯＵＮＴを制御する場合を説明したが、本発明はこれに限定されるものではなく、事前に行なうべき制御動作であれば同様に適用することができる。
【０１０１】
（付記１）  外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置のリフレッシュ制御方法において、
前記リフレッシュ動作に優先して実行される前記外部アクセス動作の動作期間中に、前記リフレッシュ動作の開始要求の発生回数を監視し、該発生回数に応じて前記リフレッシュ動作における内部動作を制御することを特徴とする半導体記憶装置のリフレッシュ制御方法。
（付記２）  外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置のリフレッシュ制御方法において、
外部からの設定により前記外部アクセス動作が優先して実行されるために前記リフレッシュ動作の実行が禁止されている期間中に、前記リフレッシュ動作の開始要求の発生回数を監視し、該発生回数に応じて前記リフレッシュ動作における内部動作を制御することを特徴とする半導体記憶装置のリフレッシュ制御方法。
（付記３）  前記発生回数が２回以上の場合、２回目以降の前記開始要求に対しては前記内部動作を実行しないことを特徴とする付記１又は２に記載の半導体記憶装置のリフレッシュ制御方法。
（付記４）  前記内部動作とは、前記リフレッシュ動作を行なうべきリフレッシュアドレスの発生動作であることを特徴とする付記１乃至３の少なくとも何れか１項に記載の半導体記憶装置のリフレッシュ制御方法。
（付記５）  前記外部アクセス動作期間中又は前記リフレッシュ動作の実行禁止期間中に発生した前記リフレッシュアドレスに対する前記リフレッシュ動作は、前記外部アクセス動作期間の終了後又は前記リフレッシュ動作の実行禁止期間の終了後に実行されることを特徴とする付記４に記載の半導体記憶装置のリフレッシュ制御方法。
（付記６）  リフレッシュ動作期間において、
前記リフレッシュアドレスの発生動作は、前記開始要求毎に行なわれ、
前記リフレッシュ動作の実行は、前記リフレッシュアドレスの発生動作により生成されたリフレッシュアドレスに応じて決定されることを特徴とする付記４に記載の半導体記憶装置のリフレッシュ制御方法。
（付記７）  前記リフレッシュ動作の実行は、前記リフレッシュアドレスの発生動作により生成されたリフレッシュアドレスが所定アドレスである場合にのみ行なわれることを特徴とする付記６に記載の半導体記憶装置のリフレッシュ制御方法。
（付記８）  前記所定アドレスは、予め定められている所定アドレス、あるいは予め定められている所定アドレスであってデータ保持能力に応じたリフレッシュ周期に基づき前記リフレッシュ動作が制御される所定アドレスであることを特徴とする付記７に記載の半導体記憶装置のリフレッシュ制御方法。
（付記９）  前記外部アクセス動作は、外部から複数のアクセス動作が連続して継続する外部連続アクセス動作を含むことを特徴とする付記１又は２に記載の半導体記憶装置のリフレッシュ制御方法。
（付記１０）  前記外部からの設定は、少なくとも１端子の所定制御端子への制御信号の入力、又は所定コマンドの入力により行なわれることを特徴とする付記２に記載の半導体記憶装置のリフレッシュ制御方法。
（付記１１）  外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置において、
前記外部アクセス動作及び前記リフレッシュ動作の動作状態を報知する動作状態報知部と、
リフレッシュ動作開始要求信号を出力するリフレッシュ動作開始要求生成部と、
前記動作状態報知部が前記外部アクセス動作の動作状態であることを報知している場合、前記リフレッシュ動作開始要求信号の発生回数を監視して、該発生回数に応じて前記リフレッシュ動作における内部動作を制御する監視部とを備えることを特徴とする半導体記憶装置。
（付記１２）  外部からの要求に基づき行なわれる外部アクセス動作と内部で自動的に行なわれるリフレッシュ動作とが実行される半導体記憶装置において、
外部からの前記リフレッシュ動作の実行禁止設定に基づき、前記リフレッシュ動作の実行禁止状態を報知する禁止設定報知部と、
リフレッシュ動作開始要求信号を出力するリフレッシュ動作開始要求生成部と、
前記禁止設定報知部が前記リフレッシュ動作の実行禁止状態であることを報知している場合、前記リフレッシュ動作開始要求信号の発生回数を監視して、該発生回数に応じて前記リフレッシュ動作における内部動作を制御する監視部とを備えることを特徴とする半導体記憶装置。
（付記１３）  前記禁止設定報知部に代えて、前記外部アクセス動作及び前記リフレッシュ動作の動作状態を報知する動作状態報知部を備え、
外部からの前記リフレッシュ動作の実行禁止設定に基づき、前記動作状態報知部が前記外部アクセス動作の動作状態であることを示す報知信号を出力することを特徴とする付記１２に記載の半導体記憶装置。
（付記１４）  前記監視部は、２回目以降の前記リフレッシュ動作開始要求信号に対して、前記リフレッシュ動作における内部動作を実行しないことを特徴とする付記１１又は１２に記載の半導体記憶装置。
（付記１５）  前記リフレッシュ動作においてリフレッシュアドレスを管理するリフレッシュアドレスカウンタを備え、
前記リフレッシュ動作における内部動作とは、前記リフレッシュアドレスカウンタへのカウントアップ動作の指示であることを特徴とする付記１１又は１２に記載の半導体記憶装置。
（付記１６）  リフレッシュ動作期間において、
前記リフレッシュ動作を禁止するリフレッシュ禁止アドレスを格納しておく禁止アドレス記憶部と、
前記リフレッシュアドレスカウンタから出力されるリフレッシュアドレスと前記リフレッシュ禁止アドレスとを比較判定して前記リフレッシュ動作の実行を制御するリフレッシュアドレス調停回路とを備えることを特徴とする付記１５に記載の半導体記憶装置。
（付記１７）  前記リフレッシュアドレス調停回路は、前記リフレッシュアドレスが前記リフレッシュ禁止アドレスに一致する場合、又は前記リフレッシュアドレスが前記リフレッシュ禁止アドレスに一致し、該リフレッシュアドレスにおけるデータ保持時間がデータ保持能力に応じて設定されているリフレッシュ周期に達していない場合に、前記リフレッシュ動作の実行を行なわないことを特徴とする付記１６に記載の半導体記憶装置。
（付記１８）  前記外部アクセス動作は、外部から複数のアクセス動作が連続して継続する外部連続アクセス動作を含むことを特徴とする付記１１又は１２に記載の半導体記憶装置。
（付記１９）  前記外部からの設定は、少なくとも１端子の所定制御端子への制御信号の入力、又は所定コマンドの入力により行なわれることを特徴とする付記１２に記載の半導体記憶装置。
【０１０２】
【発明の効果】
本発明によれば、リフレッシュ動作を、外部アクセス動作と別の内部アクセス動作として行なう際に、間引きリフレッシュ動作やパーシャルリフレッシュ動作等の低消費電流動作を実現しながら、外部アクセス動作との間で矛盾なく確実に動作するリフレッシュ動作を行なうことができる半導体記憶装置及びリフレッシュ制御方法を提供することが可能となる。
【図面の簡単な説明】
【図１】  本発明の第１原理説明図である。
【図２】  本発明の第２原理説明図である。
【図３】  第１実施形態の回路ブロック図である。
【図４】  第２実施形態の回路ブロック図である。
【図５】  リフレッシュ動作開始要求生成回路の具体例を示す回路ブロック図である。
【図６】  カウントアップ監視回路の具体例を示す回路図である。
【図７】  具体例の回路動作を示すタイミングチャートである。
【図８】  第１実施形態の動作を示すタイミングチャートである。
【図９】  第２実施形態の動作を示すタイミングチャートである。
【図１０】  従来技術のリフレッシュ動作（１）を示すタイミングチャートである。
【図１１】  従来技術のリフレッシュ動作（２）を示すタイミングチャートである。
【図１２】  間引きリフレッシュ動作を示すタイミングチャートである。
【図１３】  パーシャルリフレッシュ動作を示すタイミングチャートである。
【図１４】  外部アクセス動作時の課題を示すタイミングチャートである。
【図１５】  外部アクセス動作優先モード設定時の課題を示すタイミングチャートである。
【符号の説明】
１            外部アクセス動作開始要求
２            外部アクセス動作実行開始
３            外部アクセス動作実行中
４            外部アクセス動作実行終了
５            外部アクセス動作優先モード設定
６            外部アクセス動作優先モード設定中
７            外部アクセス動作優先モード解除
８            リフレッシュ動作開始要求（１回目）
９            リフレッシュ動作開始要求（２回目）
１０          リフレッシュ動作開始要求（３回目）
１１          内部動作の制御
１２、１３    リフレッシュ動作の実行禁止
２１、３１    Ｉ／Ｏ系回路
２２          リフレッシュ動作開始要求生成回路
２３、３３    アクセスアービタ
２４          メモリコア制御回路
２５          カウントアップ監視回路
２６          リフレッシュアドレスカウンタ
２７          リフレッシュ禁止アドレス設定回路
２８          リフレッシュアドレスアービタ
２９          メモリコア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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