(57)【特許請求の範囲】
【請求項１】
表示領域と非表示領域を有する基板を備える段階と；
前記非表示領域に位置する第１半導体層、第２半導体層と、前記表示領域に位置する第３半導体層、第４半導体層と、前記第４半導体層上に位置する第１ストレージ電極を第１マスク工程によって形成する段階と；
前記第１半導体層上に位置する第１ゲート電極と、前記第２半導体層、第３半導体層及び前記第１ストレージ電極を覆う第１金属パターン、第２金属パターンを第２マスク工程によって形成する段階と；
高濃度ｐ型の不純物ｐ＋を有して前記第１ゲート電極から露出された第１半導体層の両側領域をドーピングする段階と；
前記第２半導体層、第３半導体層の中央部に、第２ゲート電極、第３ゲート電極と、前記第１ストレージ電極の上部に、第２ストレージ電極を第３マスク工程によって形成する段階と；
高濃度ｎ型の不純物ｎ＋を有して第２ゲート電極から露出された第２半導体層の両側領域と、低濃度ｎ型の不純物ｎ-を有して前記第３ゲート電極から露出された前記第３半導体層の両側領域をドーピングする段階と；
前記第２ゲート電極、第３ゲート電極と、前記第１金属パターン上に位置して、前記第１ないし第３半導体層の各々のドーピング領域を露出する層間絶縁膜を第４マスク工程によって形成する段階と；
前記第１半導体層のドーピング領域に連結される第１ソース電極及び第１ドレイン電極と、前記第２半導体層のドーピング領域に連結される第２ソース電極及び第２ドレイン電極と、前記第３半導体層のドーピング領域に連結される第３ソース電極及び第３ドレイン電極と、前記第２ストレージキャパシタの上部に、第３ストレージキャパシタを第５マスク工程によって形成する段階と；
前記第１ないし第３ソース電極と前記第１ないし第３ドレイン電極上に位置して、前記第３ストレージ電極と前記第３ドレイン電極のいずれかを露出させるコンタクトホールを有する保護層を第６マスク工程によって形成する段階と；
前記保護層上に、前記コンタクトホールを通じて前記第３ストレージ電極と前記第３ドレイン電極のいずれかに連結される画素電極を第７マスク工程によって形成する段階とを含み、
前記第１マスク工程は、前記第１ないし第４半導体層上に、第１伝導性金属物質を蒸着する段階と；
前記第１伝導性金属物質上に、フォトレジスト物質をコーティングすることによってフォトレジスト層を形成する段階と；
前記フォトレジスト層の上部に透過部、遮断部、半透過部を含む第１マスクを配置する段階と；
前記第１マスクを通じて前記フォトレジスト層を光に露光する段階と；
前記フォトレジスト層を蒸着して、前記非表示領域に位置する第１フォトレジストパターン及び第２フォトレジストパターンと前記表示領域に位置する第４フォトレジストパターンを形成する段階と；
第１ないし第４フォトレジストパターンを、前記第４フォトレジストパターンの厚さが、前記第１ないし第３フォトレジストパターン各々の厚さより大きい値を有するように形成する段階と；
前記第１ないし第４フォトレジストパターンをエッチングマスクとして利用して前記第１伝導性金属層をエッチングし、前記第１ないし第４フォトレジストパターン各々に対応する第１ないし第４金属パターンを形成する段階と；
前記第１ないし第３フォトレジストパターンと前記第１ないし第３フォトレジストパターンから露出された前記第１ないし第３金属パターンを除去する段階とを含み、
前記第３マスク工程は、前記第１ゲート電極と前記第１金属パターン、第２金属パターン上に、フォトレジスト物質をコーティングしてフォトレジストパターンを形成する段階と；
前記第１半導体層に、アクティブ領域と、前記アクティブ領域の周辺に位置するオーミックコンタクト領域を定義して、前記第２半導体層、第３半導体層に、前記アクティブ領域と前記オーミックコンタクト領域と、前記アクティブ領域と前記オーミックコンタクト領域間に位置するＬＤＤ領域を各々定義する段階と；
前記フォトレジスト層を光に露光する段階と；
前記フォトレジスト層を現像して、前記第１半導体層上の第１フォトレジストパターンと、前記第２半導体層のアクティブ領域及びＬＤＤ領域上の第２フォトレジストパターンと、前記第３半導体層のアクティブ領域及びＬＤＤ領域上の第３フォトレジストパターンと、前記第４半導体層上に第４フォトレジストパターンを形成する段階と；
エッチングマスクとして前記第１ないし第４フォトレジストパターンを利用して金属パターンをエッチングし、前記第２フォトレジストパターンの下部に位置する前記第２ゲート電極、前記第３フォトレジストパターンの下部に位置する第３ゲート電極、前記第４フォトレジストパターンの下部に位置する第２ストレージ電極を形成する段階と；
高濃度ｎ型の不純物ｎ＋を有して前記第２半導体層、第３半導体層のオーミックコンタクト領域を各々ドーピングして、高濃度ｎ型の不純物ｎ＋を有して前記第１ストレージ電極から露出された前記第４半導体層の領域をドーピングする段階と；
前記第２半導体層、第３半導体層のＬＤＤ領域に対応する第２ゲート電極、第３ゲート電極の一部領域を露出させるために前記第２フォトレジストパターン、第３フォトレジストパターンの一部を除去する段階と；
前記第２ゲート電極、第３ゲート電極の露出された一部領域を除去する段階と；
低濃度ｎ型の不純物ｎ-を有して前記第２半導体層、第３半導体層のＬＤＤ領域をドーピングする段階とを含むことを特徴とする液晶表示装置用アレイ基板の製造方法。
【請求項２】
前記基板と前記第１ないし第４半導体層間に、バッファ層を形成する段階をさらに含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
【請求項３】
前記第２マスク工程は、前記第１ないし第４半導体層と前記第１ストレージ電極が形成された基板全面に位置する絶縁層と、第２伝導性金属層を連続的に形成して、前記第２伝導性金属層は、前記１金属パターン、第２金属パターンとしてパターニングされる段階を含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
【請求項４】
前記第２ソース電極、第３ソース電極各々は、各々のオーミックコンタクト領域のソース領域に連結されて、前記第２ドレイン電極、第３ドレイン電極各々は、各々のオーミックコンタクト領域のドレイン領域に連結されることを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
【請求項５】
前記第３半導体層、第４半導体層は、一体型に形成されることを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
【請求項６】
前記第３ドレイン電極と前記第３ストレージ電極は、一体型に形成されることを特徴とする請求項５に記載の液晶表示装置用アレイ基板の製造方法。
【請求項７】
前記画素電極は、前記第３ストレージ電極を通じて前記第３ドレイン電極に連結されることを特徴とする請求項６に記載の液晶表示装置用アレイ基板の製造方法。
【請求項８】
前記第１ないし第３ストレージ電極と、前記第１ストレージ電極、第２ストレージ電極間と前記第２ストレージ電極、第３ストレージ電極間に介された絶縁層は、ストレージキャパシタを構成することを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
【請求項９】
前記第４半導体層上に、前記第１ストレージ電極と前記第４半導体層間のオーミックコンタクト領域を得るために、高濃度ｎ型の不純物ｎ＋が前記第１ストレージ電極の下部に拡散されるように、前記基板を熱処理する段階をさらに含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係り、特に、駆動回路一体型の液晶表示装置とその製造方法に関する。
【背景技術】
【０００２】
一般的な液晶表示装置は、薄膜トランジスタＴＦＴを含むアレイ基板とカラーフィルター基板間に液晶を注入して、この液晶の異方性による光の屈折率の差を利用してイメージを得る表示装置である。
【０００３】
このような表示装置のスイッチング素子として使用される薄膜トランジスタは、アレイ部の設計によって多様な形態で構成できて、特に、アクティブ層として使用される半導体層には、非晶質シリコンまたは、多結晶シリコン(ポリシリコン)を使用する。
【０００４】
この時、一般的なスイッチング素子としては、水素化された非晶質シリコン(ａ-Ｓｉ：Ｈ)が主に利用されるが、これは、低温工程が可能であって、低価の絶縁基板が使用できるからである。
【０００５】
ところが、水素化された非晶質シリコンは、原子配列が無秩序であるために、弱い結合(weak Si-Si bond)及びダングリングボンド(dangling bond)が存在して、光の照射や電場の印加時、準安定状態に変化され、薄膜トランジスタ素子として活用時、安定性が問題になっており、電気的特性(低い電界効果の移動度：０１〜１０cm2/Ｖ・ｓ)が良くないので、駆動回路としては、使用し難い。
【０００６】
一方、ポリシリコンは、非晶質シリコンに比べて、電界効果と移動度が大きいので、基板上に、駆動回路が形成できて、ポリシリコンを利用して、基板に直接駆動回路を形成すると、実装が大変簡単になり、液晶パネルがさらにコンパクトに製作できる長所がある。
【０００７】
図１は、従来によるスイッチング素子と駆動回路が１つの基板に形成された一体型の液晶表示装置を概略的に示した図である。
図１に示したように、絶縁基板１０は、表示領域Ｄ１と非表示領域Ｄ２で定義されて、前記表示領域Ｄ１には、多数の画素領域Ｐがマトリックス状に位置して、各画素ごとにスイッチング素子Ｔ及びこれに連結された画素電極１７が構成される。
また、前記画素領域Ｐの一側に沿って延長されたゲート配線１２と、これとは垂直に交差するデータ配線１４が構成される。
【０００８】
前記非表示領域Ｄ２には、駆動回路部１６、１８が構成されるが、前記駆動回路部１６、１８は、基板１０の一側に位置して、前記ゲート配線１２に信号を印加するゲート駆動回路部１６と、これとは平行ではない基板１０の他側に位置して、前記データ配線１４に信号を印加するデータ駆動回路部１８を含む。
【０００９】
前記ゲート駆動回路部１６及びデータ駆動回路部１８は、外部から入力された信号を調節し、各々ゲート配線１２及びデータ配線１４を通じて画素部Ｐに、ディスプレーコントロール信号及びデータ信号を供給するための装置である。
【００１０】
従って、前記ゲート駆動回路部１６及びデータ駆動回路部１８は、入力される信号を適切に出力させるために、一般的には、インバータであるＣＭＯＳ(Complementary Metal-Oxide Semiconductor)構造の薄膜トランジスタで構成される。
【００１１】
前記ＣＭＯＳは、高速信号処理が要求される駆動回路部薄膜トランジスタに使用される半導体技術の一種であって、陰電気で充電された余分の電子等(ｎ型の半導体)と陽電気で充電された正孔等(ｐ型の半導体)を利用して１つの伝導体を形成し、相互補完的な方法として、前記２種類の半導体の効果的な電気制御に使用される。
【００１２】
このように、非表示領域の駆動回路部を構成するＣＭＯＳ素子は、ｎ型及びｐ型の多結晶薄膜トランジスタの組合で構成されて、前記表示領域のスイッチング素子は、ｎ型及びｐ型の多結晶薄膜トランジスタで構成される。
【００１３】
図２は、従来による液晶表示装置の表示領域を示した概略的な平面図である。
図２に示したように、基板３０の一面に、第１方向に、ゲート配線ＧＬが構成されて、前記ゲート配線ＧＬと交差して、画素領域Ｐを定義するデータ配線ＤＬが構成される。
【００１４】
前記ゲート配線ＧＬ及びデータ配線ＤＬの交差部には、ゲート電極５２とアクティブ層(３８、多結晶シリコン層)と、ソース電極７４ａとドレイン電極７４ｂとで構成された多結晶の薄膜トランジスタＴが構成されて、前記画素領域Ｐには、前記ドレイン電極７４ｂと接触する画素電極８２が構成される。
【００１５】
また、前記画素領域Ｐには、第１ストレージ電極４０、第２ストレージ電極５４、第３ストレージ電極７６で形成されたストレージキャパシタＣstが構成される。
【００１６】
前記のような構成は、液晶パネルの表示領域の一部を示しており、このような形状が連続され表示領域を構成する。
【００１７】
前述した表示装置の周辺に、駆動回路部(図示せず)を形成して、駆動回路部(図示せず)には、前記ゲート配線ＧＬ及びデータ配線ＤＬに信号を伝達するための駆動回路(図示せず)が形成される。
【００１８】
前記駆動回路(図示せず)は、多結晶薄膜トランジスタＴの組合によって構成されて、駆動の特性が速くて、漏洩電流を有しないようにするために、ｎ型の多結晶薄膜トランジスタＴも、前述したように、ＣＭＯＳ薄膜トランジスタの組合によって形成することができる。
【００１９】
以下、図３Ａ及び図３Ｂは、従来によるスイッチング素子と駆動回路が１つの基板に形成される一体型の液晶表示装置用アレイ基板を示した概略的な断面図である。
【００２０】
図３Ａは、駆動回路部を示した断面図であって、図３Ｂは、前記図２のＩＩＩ−ＩＩＩ線に沿って切断した断面図である。
図３Ａと図３Ｂに示したように、非表示領域Ｄ２に構成した駆動回路ＤＣは、ＣＭＯＳ薄膜トランジスタＴの組合によって構成されて、前記ＣＭＯＳ薄膜トランジスタＴは、ｎ型の薄膜トランジスタＴｎとｐ型の薄膜トランジスタＴｐの組合によって構成される。
【００２１】
表示領域Ｄ１に構成された単一画素領域Ｐは、スイッチング素子Ｔｓと、これと接触しながら画素領域Ｐ全面に形成された画素電極８２と、補助容量部であるストレージキャパシタＣstが形成される。
【００２２】
この時、前記表示領域Ｐに使用するスイッチング素子Ｔｓは、ｎ型または、ｐ型の多結晶薄膜トランジスタを使用するが、一般的には、ｎ型の多結晶薄膜トランジスタを使用する。
【００２３】
前記ストレージキャパシタＣstは、第１ストレージ電極４０、第２ストレージ電極５４、第３ストレージ電極７６で形成されて、等価回路的には、２つのキャパシタＣ１、Ｃ２が直列連結された状態である。
このような構成は、領域を拡大しなくても、補助容量がさらに確保できる長所がある。
【００２４】
前述したような構成の駆動回路一体型の液晶表示装置用アレイ基板は、一般的に、ストレージキャパシタＣstを形成するためのドーピング工程と、ｎ型の多結晶薄膜トランジスタＴｎを形成するためのｎ＋イオンドーピング工程と、ｐ型の多結晶薄膜トランジスタＴｐを形成するためのｐ＋イオンドーピング工程を含む９マスク工程を必要とする。
以下、工程図面を参照して、従来による駆動回路一体型の液晶表示装置用アレイ基板の製造方法を説明する。
【００２５】
図４Ａないし図４Ｉは、従来による液晶表示装置用アレイ基板の非表示領域での製造工程を示した概略的な断面図であって、図５Ａないし図５Ｉは、従来による液晶表示装置用アレイ基板の表示領域での製造工程を示した概略的な平面図であり、図６Ａないし図６Ｉは、各々図５Ａないし図５ＩのＶＩ-ＶＩ線に沿って切断した断面図である。
【００２６】
図４Ａと図５Ａと図６Ａは、第１マスク工程を示した図である。
図４Ａと図５Ａと図６Ａに示したように、基板３０に、表示領域Ｄ１と非表示領域Ｄ２を定義して、表示領域Ｄ１には、多数の画素領域Ｐを定義する。
この時、非表示領域Ｄ２に、第１領域Ａ１と第２領域Ａ２を定義して、前記画素領域Ｐに、第３領域Ａ３と第４領域Ａ４を定義する。
【００２７】
前述したように、第１ないし第４領域Ａ１、Ａ２、Ａ３、Ａ４が定義された基板３０の一面に、絶縁物質を蒸着してバッファ層３２を形成し、前記バッファ層３２の上部に非晶質シリコン(ａ−Ｓｉ：Ｈ)を蒸着した後、結晶化する工程を行う。一般的には、レーザーを利用して結晶化を行う。
【００２８】
結晶化工程によって結晶化された層をパターンし、前記第１領域Ａ１と第２領域Ａ２と第３領域Ａ３に、アクティブ層として機能する第１ないし第３多結晶半導体層３４、３６、３８を形成して、前記第４領域Ａ４に、第１ストレージ電極として機能する第４多結晶半導体層４０を形成する。
この時、第３多結晶半導体層３８と第４多結晶半導体層４０は、一体に形成することができる。
【００２９】
図４Ｂと図５Ｂと図６Ｂは、第２マスク工程を示しており、前記第４領域Ａ４の第４多結晶半導体層４０にイオンをドーピングする工程を示した図である。
図４Ｂと図５Ｂと図６Ｂに示したように、第１ないし第４多結晶半導体層３４、３６、３８、４０が形成された基板３０全面に、フォトレジストを塗布した後、第２マスク工程によってパターンし、前記第１領域Ａ１と第２領域Ａ２及び第３領域Ａ３を遮蔽する第１フォトレジストパターン４２を形成する。
【００３０】
前記第１フォトレジストパターン４２によって遮蔽されない第４領域Ａ４の第４多結晶半導体層４０の表面に、ｎ＋イオンをドーピングする工程を行う。
【００３１】
前記第４多結晶半導体層４０は、電極の役割をして、低い抵抗を有するために、イオン(ｎまたは、ｐ型のイオン)をドーピングする工程を行う。イオンドーピング工程が完了されると、前記第１フォトレジストパターン４２を除去する工程を行う。
【００３２】
図４Ｃと図５Ｃと図６Ｃは、第３マスク工程を示した断面図である。
図４Ｃと図５Ｃと図６Ｃに示したように、前記第４領域Ａ４の第４多結晶半導体層４０にイオンをドーピングして第１ストレージ電極を形成する工程後、前記第１ないし第４多結晶半導体層３４、３６、３８、４０が形成された基板３０全面にゲート絶縁膜４６を形成する。
【００３３】
前記ゲート絶縁膜４６は、窒化シリコンＳｉＮｘと酸化シリコン ＳｉＯ２を含む無機絶縁物質グループのうちから選択された１つ以上の物質を蒸着して形成する。
【００３４】
前記ゲート絶縁膜４６が形成された基板３０全面に、導電性金属を蒸着して第３マスク工程によってパターンし、前記第１ないし第３多結晶半導体層３４、３６、３８の中心に対応する上部に第１ないし第３ゲート電極４８、５０、５２を形成して、前記第４領域Ａ４の第４多結晶半導体層４０に対応する上部に第２ストレージ電極５４を形成すると同時に、前記第３領域Ａ３に構成したゲート電極５２から延長され、画素領域Ｐの一側に位置するようにゲート配線ＧＬを形成して、前記第２ストレージ電極５４から延長され画素領域Ｐを横切るストレージ配線ＳＬを形成する。
【００３５】
図４Ｄと図５Ｄと図６Ｄは、第４マスク工程を示しており、第２領域Ａ２と第３領域Ａ３の第２多結晶半導体層３６及び第３多結晶半導体層３８に、ｎ＋イオンをドーピングするための工程断面図である。
【００３６】
図４Ｄと図５Ｄと図６Ｄに示したように、第１ないし第３電極４８、５０、５２と第２ストレージ電極５４とゲート配線(図示せず)が形成された基板３０全面にフォトレジストを塗布した後、第４マスク工程によってパターンし、前記第１領域Ａ１を覆うフォトレジストパターン５６を形成する。
【００３７】
前記フォトレジストパターン５６間に露出された第２領域Ａ２と第３領域Ａ３にｎ＋イオンをドーピングする工程を行う。
【００３８】
前記第２領域Ａ２と第３領域Ａ３の第２半導体層３６と第３半導体層３８領域の前記第２ゲート電極５０と第３ゲート電極５２の周辺に露出された表面にｎ＋イオンがドーピングされて、イオンがドーピングされた領域は、抵抗性接触(ohmic contact)の特性を有する。
前述したような第４マスク工程が完了すると、前記フォトレジストパターン５６を除去する工程を行う。
【００３９】
図４Ｅと図５Ｅと図６Ｅは、第５マスク工程を示しており、第１領域Ａ１の半導体層にｐ＋イオンをドーピングするための工程断面図である。
図４Ｅと図５Ｅと図６Ｅに示したように、第１ないし第３ゲート電極４８、５０、５２と第２ストレージ電極５４が形成された基板３０にフォトレジストを塗布した後、第５マスク工程によってパターンし、第２領域Ａ２と第３領域Ａ３及び第４領域Ａ４を覆うフォトレジストパターン５８を形成する。
ここで、前記第４領域Ａ４は、もう第２ストレージ電極５４が形成された状態であるので、フォトレジストパターンを形成しなくても良い。
【００４０】
第１領域Ａ１の露出された第１半導体層３４のゲート電極４８の周辺に露出された表面にｐ＋イオンをドーピングする工程を行う。この時、イオンがドーピングされた領域は、前述したように、抵抗性接触(ohmic contact)の特性を有する。
【００４１】
図４Ｆと図５Ｆと図６Ｆは、第６マスク工程を示した工程断面図である。
前述したように、第１ないし第３半導体層３４、３６、３８にイオンをドーピングして抵抗性接触領域(以下、オーミックコンタクト領域と称する。)の形成工程が行われれた基板３０に、窒化シリコンＳｉＮｘと酸化シリコンＳｉＯ２を含む無機絶縁物質グループのうちから選択された１つを蒸着して層間絶縁膜６０を形成する。
【００４２】
前記層間絶縁膜６０とその下部のゲート絶縁膜４６を第６マスク工程によってパターンし、前記第１ないし第３半導体層３４、３６、３８のオーミックコンタクト領域(イオンドーピング領域)を露出するコンタクトホールを形成する。
【００４３】
詳しくは、前記第１ないし第３ゲート電極４８、５０、５２を中心に両側の半導体層３４、３６、３８、すなわち、オーミックコンタクト領域を各々露出する第１ないし第３コンタクトホール６２、６４、６６を形成する。前記第１ないし第３コンタクトホール６２、６４、６６は、第１ないし第３ソースコンタクトホール６２ａ、６４ａ、６６ａ及び第１ないし第３ドレインコンタクトホール６２ｂ、６４ｂ、６６ｂで構成される。
【００４４】
図４Ｇと図５Ｇと図６Ｇは、第７マスク工程を示した工程断面図である。
前記第１ないし第３半導体層３４、３６、３８のオーミックコンタクト領域(イオンドーピング領域)の一部を露出する層間絶縁膜６０が形成された基板３０全面に、クロムＣｒ、モリブデンＭｏ、タングステンＷ、銅Ｃｕ、アルミニウム合金ＡｌＮｄ等を含む導電性金属グループのうちから選択された１つを蒸着してパターンし、前記露出されたオーミックコンタクト領域と接触する第１ないし第３ソース電極７０ａ、７２ａ、７４ａと第１ないし第３ドレイン電極７０ｂ、７２ｂ、７４ｂを形成する。
【００４５】
この時、前記第３領域Ａ３に構成したドレイン電極７４ｂから第４領域Ａ４に延長された延長部をさらに形成して、これは、第３ストレージ電極７６としての役割をする。また、前記表示領域Ｄ１の第３領域Ａ３に形成したソース電極７４ａから延長され、前記ゲート配線ＧＬと交差して画素領域Ｐの一側に延長されたデータ配線ＤＬを形成する。
【００４６】
前述した第１ないし第７マスク工程によって、非表示領域Ｄ２には、ｐ型の多結晶薄膜トランジスタＴ(ｐ)とｎ型の多結晶薄膜トランジスタＴ(ｎ)の組合であるＣＭＯＳ素子が形成され、前記表示領域Ｄ１の第３領域Ａ３には、ｎ型の多結晶薄膜トランジスタで構成されたスイッチング薄膜トランジスタＴｓが形成され、前記第４領域Ａ４には、第１ストレージ電極４０、第２ストレージ電極５４、第３ストレージ電極(７６、ソース/ドレイン金属層)で構成された第１ストレージキャパシタＣ１及び第２ストレージキャパシタＣ２は、ストレージキャパシタＣｓｔを構成する。
【００４７】
図４Ｈと図５Ｈと図６Ｈは、第８マスク工程を示した工程断面図である。
図４Ｈと図５Ｈと図６Ｈに示したように、前記第１ないし第３領域Ａ１、Ａ２、Ａ３ごとに第１ないし第３ソース電極７０ａ、７２ａ、７４ａと第１ないし第３ドレイン電極７０ｂ、７２ｂ、７４ｂが形成された基板３０全面に、前述した絶縁物質グループのうちから選択された１つ以上の物質を蒸着して保護層７８を形成する。
【００４８】
前記保護層７８を第８マスク工程によってパターンし、前記第３領域Ａ３のドレイン電極７４ｂまたは、第３ストレージ電極７６を露出するドレインコンタクトホール８０を形成する。
【００４９】
図４Ｉと図５Ｉと図６Ｉは、第９マスク工程を示した工程断面図である。
図４Ｉと図５Ｉと図６Ｉに示したように、前記保護層７８が形成された基板３０全面に、インジウムースズーオキサイドＩＴＯとインジウムージンクーオキサイドＩＺＯを含む透明な導電性金属グループのうちから選択された１つを蒸着して、第９マスク工程によってパターンし、前記ドレイン電極７４ｂまたは、これに延長された前記第３ストレージ電極７６と接触しながら前記画素領域Ｐに位置する画素電極８２を形成する。
【００５０】
以上、前述したような第１ないし第９マスク工程によって、従来による駆動回路一体型の液晶パネルの薄膜トランジスタアレイ基板を製作することができる。
【００５１】
従って、従来には、多数の工程によって駆動回路一体型のアレイ基板を製作するために、工程時間の遅延と生産費用の増加により工程収率が低下される問題がある。また、多数の工程による不良発生率を高める短所がある。
【発明の開示】
【発明が解決しようとする課題】
【００５２】
本発明は、前述した問題を解決するために提案されており、工程数を減少させて工程時間を短縮し、工程費用を低下させると同時に、不良発生確率を低めて生産収率を高めることを目的とする。
【課題を解決するための手段】
【００５３】
前記目的を達成するために、本発明の第１特徴は、表示領域と非表示領域を有する基板を備える段階と；前記非表示領域に位置する第１半導体層、第２半導体層と、前記表示領域に位置する第３半導体層、第４半導体層と、前記第４半導体層上に位置する第１ストレージ電極を第１マスク工程によって形成する段階と；前記第１半導体層上に位置する第１ゲート電極と、前記第２半導体層、第３半導体層及び前記第１ストレージ電極を覆う第１金属パターン、第２金属パターンを第２マスク工程によって形成する段階と；高濃度ｐ型の不純物ｐ＋を有して前記第１ゲート電極から露出された第１半導体層の両側領域をドーピングする段階と；前記第２半導体層、第３半導体層の中央部に、第２ゲート電極、第３ゲート電極と、前記第１ストレージ電極の上部に、第２ストレージ電極を第３マスク工程によって形成する段階と；高濃度ｎ型の不純物ｎ＋を有して第２ゲート電極から露出された第２半導体層の両側領域と、低濃度ｎ型の不純物ｎ-を有して前記第３ゲート電極から露出された前記第３半導体層の両側領域をドーピングする段階と；前記第２ゲート電極、第３ゲート電極と、前記第１金属パターン上に位置して、前記第１ないし第３半導体層の各々のドーピング領域を露出する層間絶縁膜を第４マスク工程によって形成する段階と；前記第１半導体層のドーピング領域に連結される第１ソース電極及び第１ドレイン電極と、前記第２半導体層のドーピング領域に連結される第２ソース電極及び第２ドレイン電極と、前記第３半導体層のドーピング領域に連結される第３ソース電極及び第３ドレイン電極と、前記第２ストレージキャパシタの上部に、第３ストレージキャパシタを第５マスク工程によって形成する段階と；前記第１ないし第３ソース電極と前記第１ないし第３ドレイン電極上に位置して、前記第３ストレージ電極と前記第３ドレイン電極のいずれかを露出させるコンタクトホールを有する保護層を第６マスク工程によって形成する段階と；前記保護層上に、前記コンタクトホールを通じて前記第３ストレージ電極と前記第３ドレイン電極のいずれかに連結される画素電極を第７マスク工程によって形成する段階とを含む液晶表示装置用アレイ基板の製造方法を提供する。
【００５４】
前記第１マスク工程は、前記第１ないし第４半導体層上に、第１伝導性金属物質を蒸着する段階と；前記第１伝導性金属物質上に、フォトレジスト物質をコーティングすることによってフォトレジスト層を形成する段階と；前記フォトレジスト層の上部に透過部、遮断部、半透過部を含む第１マスクを配置する段階と；前記第１マスクを通じて前記フォトレジスト層を光に露光する段階と；前記フォトレジスト層を蒸着して、前記非表示領域に位置する第１フォトレジストパターン及び第２フォトレジストパターンと前記表示領域に位置する第４フォトレジストパターンを形成する段階と；第１ないし第４フォトレジストパターンを、前記第４フォトレジストパターンの厚さが、前記第１ないし第３フォトレジストパターン各々の厚さより大きい値を有するように形成する段階と；前記第１ないし第４フォトレジストパターンをエッチングマスクとして利用して前記第１伝導性金属層をエッチングし、前記第１ないし第４フォトレジストパターン各々に対応する第１ないし第４金属パターンを形成する段階と；前記第１ないし第３フォトレジストパターンと前記第１ないし第３フォトレジストパターンから露出された前記第１ないし第３金属パターンを除去する段階とを含む。
【００５５】
前記基板と前記第１ないし第４半導体層間に、バッファ層を形成する段階をさらに含む。
【００５６】
前記第２マスク工程は、前記第１ないし第４半導体層と前記第１ストレージ電極が形成された基板全面に位置する絶縁層と、第２伝導性金属層を連続的に形成して、前記第２伝導性金属層は、前記１金属パターン、第２金属パターンとしてパターニングされる段階を含む。
【００５７】
前記第３マスク工程は、前記第１ゲート電極と前記第１金属パターン、第２金属パターン上に、フォトレジスト物質をコーティングしてフォトレジストパターンを形成する段階と；前記第１半導体層に、アクティブ領域と、前記アクティブ領域の周辺に位置するオーミックコンタクト領域を定義して、前記第２半導体層、第３半導体層に、前記アクティブ領域と前記オーミックコンタクト領域と、前記アクティブ領域と前記オーミックコンタクト領域間に位置するＬＤＤ領域を各々定義する段階と；前記フォトレジスト層を光に露光する段階と；前記フォトレジスト層を現像して、前記第１半導体層上の第１フォトレジストパターンと、前記第２半導体層のアクティブ領域及びＬＤＤ領域上の第２フォトレジストパターンと、前記第３半導体層のアクティブ領域及びＬＤＤ領域上の第３フォトレジストパターンと、前記第４半導体層上に第４フォトレジストパターンを形成する段階と；エッチングマスクとして前記第１ないし第４フォトレジストパターンを利用して金属パターンをエッチングし、前記第２フォトレジストパターンの下部に位置する前記第２ゲート電極、前記第３フォトレジストパターンの下部に位置する第３ゲート電極、前記第４フォトレジストパターンの下部に位置する第２ストレージ電極を形成する段階と；高濃度ｎ型の不純物ｎ＋を有して前記第２半導体層、第３半導体層のオーミックコンタクト領域を各々ドーピングして、高濃度ｎ型の不純物ｎ＋を有して前記第１ストレージ電極から露出された前記第４半導体層の領域をドーピングする段階と；前記第２半導体層、第３半導体層のＬＤＤ領域に対応する第２ゲート電極、第３ゲート電極の一部領域を露出させるために前記第２フォトレジストパターン、第３フォトレジストパターンの一部を除去する段階と；前記第２ゲート電極、第３ゲート電極の露出された一部領域を除去する段階と；低濃度ｎ型の不純物ｎ-を有して前記第２半導体層、第３半導体層のＬＤＤ領域をドーピングする段階とを含む。
【００５８】
前記第２ソース電極、第３ソース電極各々は、各々のオーミックコンタクト領域のソース領域に連結されて、前記第２ドレイン電極、第３ドレイン電極各々は、各々のオーミックコンタクト領域のドレイン領域に連結される。
【００５９】
前記第３半導体層、第４半導体層は、一体型に形成され、前記第３ドレイン電極と前記第３ストレージ電極は、一体型に形成されて、前記画素電極は、前記第３ストレージ電極を通じて前記第３ドレイン電極に連結される。
【００６０】
前記第１ないし第３ストレージ電極と、前記第１ストレージ電極、第２ストレージ電極間と前記第２ストレージ電極、第３ストレージ電極間に介された絶縁層は、ストレージキャパシタを構成する。
【００６１】
前記第４半導体層上に、前記第１ストレージ電極と前記第４半導体層間のオーミックコンタクト領域を得るために、高濃度ｎ型の不純物ｎ＋が前記第１ストレージ電極の下部に拡散されるように、前記基板を熱処理する段階をさらに含む。  
【００６２】
本発明の第２特徴は、表示領域と非表示領域を含む基板と；前記非表示領域に位置するｎ型の駆動薄膜トランジスタ及びｐ型の駆動薄膜トランジスタと、前記表示領域に位置するスイッチング薄膜トランジスタと；前記表示領域に位置して、順に積層された第１ないし第３ストレージ電極と、その間に介された絶縁層を含み、前記第１ストレージ電極は、その下部に位置する第１半導体層と接触するストレージキャパシタと；前記表示領域に位置して、前記スイッチング薄膜トランジスタに連結された画素電極とを含む液晶表示装置用アレイ基板を提供する。
【００６３】
前記ｐ型の駆動薄膜トランジスタは、アクティブ領域と前記アクティブ領域の周辺に位置するオーミックコンタクト領域を含む第２半導体層と、第１ゲート電極と、第１ソース電極及び第１ドレイン電極を含み、前記ｐ型の駆動薄膜トランジスタのオーミックコンタクト領域は、高濃度ｐ型の不純物ｐ＋でドーピングされて、前記ｎ型の駆動薄膜トランジスタは、アクティブ領域と前記アクティブ領域の周辺に位置するオーミックコンタクト領域と、前記アクティブ領域と前記オーミックコンタクト領域間に位置するＬＤＤ領域を含む第３半導体層と、第２ゲート電極と、第２ソース電極及び第２ドレイン電極を含み、前記ｎ型の駆動薄膜トランジスタのオーミックコンタクト領域は、高濃度ｎ型の不純物ｎ＋でドーピングされて、前記ｎ型の駆動薄膜トランジスタのＬＤＤ領域は、低濃度ｎ型の不純物ｎ-でドーピングされる。
【００６４】
前記第１ないし第３半導体層は、ポリシリコン物質で構成される。
【００６５】
以下、本発明の実施例による駆動回路一体型の液晶表示装置用アレイ基板の製造方法を説明する。
【発明の効果】
【００６６】
本発明による駆動回路一体型の液晶表示装置用アレイ基板の製造方法(７マスク製造方法)は、従来に比べて、工程が単純化され工程費用を節減して、工程時間が短縮される。
また、工程が単純化されることによって、不良発生確率が低減され、生産収率が改善される。
【実施例】
【００６７】
図７は、本発明による液晶表示装置用アレイ基板の表示領域を概略的に示した平面図である。
図７に示したように、基板１００上に、一方向に延長されたゲート配線ＧＬと、前記ゲート配線ＧＬと垂直に交差して画素領域Ｐを定義するデータ配線ＤＬを構成する。
【００６８】
前記ゲート配線ＧＬとデータ配線ＤＬの交差地点には、スイッチング素子である多結晶薄膜トランジスタＴｓを構成して、前記画素領域Ｐには、画素電極１７２を構成する。
【００６９】
前記多結晶薄膜トランジスタＴｓは、多結晶シリコン層である第３半導体層１１６と、ゲート電極１４８とソース電極１６４ａドレイン電極１６４ｂを含み、前記画素電極１７２は、前記ドレイン電極１６４ｂと接触するように構成する。
【００７０】
前記画素領域Ｐの一部には、補助容量部であるストレージキャパシタＣｓｔを構成するが、前記ストレージキャパシタＣｓｔは、第１ストレージ電極１２４と、ストレージ配線ＳＬから前記第１ストレージ電極１２４の上部に延長された第２ストレージ電極１５０と、前記ドレイン電極１６４ｂから前記第２ストレージ電極１５０の上部に延長された第３ストレージ電極１６６で構成される。この時、前記第１ストレージ電極１２４とその下部の第４半導体層１１８は、オーミックコンタクトの特性を有するために、同一信号が流れるようにすることを特徴とする。
【００７１】
以下、断面構成を参照して、前述した構成を含む駆動回路一体型の液晶表示装置用アレイ基板の構成を察する。
【００７２】
図８Ａ及び図８Ｂは、本発明の一実施例によるスイッチング素子と駆動回路部が１つの基板に形成される液晶表示装置用アレイ基板を示した概略的な断面図であって、図８Ｂは、図７のＶＩＩＩ−ＶＩＩＩ線に沿って切断した概略的な断面図である。
【００７３】
図８Ａと図８Ｂに示したように、駆動回路一体型の液晶表示装置用アレイ基板１００は、表示領域Ｄ１と非表示領域Ｄ２に区分される。
前記非表示領域Ｄ２には、ｎ型の多結晶薄膜トランジスタＴ(ｎ)とｐ型の多結晶薄膜トランジスタＴ(ｐ)の組合であるＣＭＯＳで構成された駆動回路を形成する。
【００７４】
前記表示領域Ｄ１には、スイッチング素子Ｔｓと、第１ストレージ電極１２４と、第２ストレージ電極１５０と、第３ストレージ電極１８２を含むストレージキャパシタＣｓｔと、画素領域Ｐごとに前記スイッチング素子Ｔｓと接触する画素電極１７２を形成する。
【００７５】
前記スイッチング素子Ｔｓは、通常、ｎ型の多結晶薄膜トランジスタで構成されて、前記ストレージキャパシタＣｓｔは、第１ストレージ電極１２４及び第２ストレージ電極１５０で構成された第１ストレージキャパシタＣ１と、前記第２ストレージ電極１５０及び第３ストレージ電極１８２で構成された第２ストレージキャパシタＣ２を等価回路的に直列連結した構成である。
【００７６】
前述した構成は、前記駆動回路ＤＣ及びスイッチング素子Ｔｓで使用されるｎ型及びｐ型の多結晶薄膜トランジスタの半導体層(アクティブ層)と、前記ストレージキャパシタＣｓｔの半導体層１１８と、その上部の第１ストレージ電極１２４を単一マスク工程によって構成することを第１特徴とする。
【００７７】
また、ｎ型及びｐ型の多結晶薄膜トランジスタの第１ないし第３ゲート電極１３６、１４６、１４８と、前記ｎ型の多結晶薄膜トランジスタＴ(ｎ)の第２半導体層１１４と第３半導体層１１６の表面に、部分的にｎ＋イオンドーピングと、ｎ-イオンドーピングを行い、前記ｐ型の多結晶薄膜トランジスタの半導体層１１２に、ｐ＋イオンドーピング工程及び前記ストレージキャパシタＣｓｔの第２ストレージ電極１５０を形成する工程を、２度のマスク工程によって行うことを第２特徴とする。
【００７８】
本発明による駆動回路一体型の液晶表示装置用アレイ基板は、前述したマスク工程を含み、７マスク工程によって製作することができる。
【００７９】
以下、工程図面を参照して、本発明による駆動回路一体型の液晶表示装置用アレイ基板の製造工程を説明する。
【００８０】
図９Ａないし図９Ｏは、本発明の一実施例による液晶表示装置用アレイ基板の非表示領域での製造工程を示した概略的な断面図であって、図１０Ａないし図１０Ｏは、本発明の一実施例による液晶表示装置用アレイ基板の表示領域での製造工程を示した概略的な断面図であり、図１１Ａないし図１１Ｏは、各々図１０Ａないし図１０ＯのＸＩ−ＸＩ線に沿って切断した部分を示した断面図である。
【００８１】
以下、図９Ａないし図９Ｅと図１０Ａないし図１０Ｅと図１１Ａないし図１１Ｅは、第１マスク工程を示した図である。
図９Ａと図１０Ａと図１１Ａに示したように、基板１００を表示領域Ｄ１と非表示領域Ｄ２で定義して、前記表示領域Ｄ１は、多数の画素領域Ｐで定義する。また、前記非表示領域Ｄ２には、第１領域Ａ１と第２領域Ａ２を定義して、前記画素領域Ｐに、第３領域Ａ３と第４領域Ａ４を定義する。
【００８２】
この時、第１領域Ａ１は、ｐ型の多結晶薄膜トランジスタＴ(ｐ)が形成される領域であって、第２領域Ａ２は、ｎ型の多結晶薄膜トランジスタＴ(ｎ)が形成される領域である。さらに、前記第３領域Ａ３は、スイッチング素子でｎ型の多結晶薄膜トランジスタが形成される領域であって、前記第４領域Ａ４は、ストレージキャパシタＣｓｔが形成される領域である。
【００８３】
前述したように、多数の領域Ａ１、Ａ２、Ａ３、Ａ４が定義された基板１００全面に、バッファ層１０２と多結晶シリコン層１０４と第１伝導性金属層１０６を積層形成する。
【００８４】
前記バッファ層１０２は、窒化シリコンＳｉＮｘと酸化シリコンＳｉＮｘを含む無機絶縁物質グループのうちから選択された１つまたは、それ以上の物質を蒸着して形成する。
【００８５】
前記多結晶シリコン層１０４は、不純物を含まない純粋非晶質シリコン(ａ-Ｓｉ：Ｈ)を蒸着した後、脱水素工程及び結晶化工程を行って形成する。
【００８６】
前記第１伝導性金属層１０６は、タングステンＷ、モリブデンＭｏ、クロムＣｒ、モリブデンタングステンＭｏＷ等を含む導電性金属グループのうちから選択された１つを蒸着して形成する。
【００８７】
前記第１伝導性金属層１０６が形成された基板１００全面に、フォトレジストを塗布して感光層１０８を形成する。
【００８８】
前記感光層１０８と離隔された上部に、透過部Ｂ１と遮断部Ｂ２と半透過部Ｂ３で構成されたマスクＭを位置させる。前記遮断部Ｂ２は、第４領域Ａ４に対応するようにして、前記半透過部Ｂ３は、第１領域ないし第３領域Ａ１、Ａ２、Ａ３に対応するようにして、前記透過部Ｂ１は、その他の領域に対応するようにする。
【００８９】
この時、前記マスクＭは、前記感光層１０８の位置によって強度の異なる光を照射して、部分的に感光層を露光し、特に、前記半透過部Ｂ３は、光の回折による光強度の減少を利用して下部の感光層が表面から一部だけ露光されるようにすることを特徴とする。
【００９０】
従って、図９Ｂと図１０Ｂと図１１Ｂに示したように、前記マスクの上部に光を照射した後、現像すると、前記第１領域Ａ１と第２領域Ａ２には、一部除去され最初より低くなった第１厚さｔ１の第１フォトレジストパターン１１０ａと第２フォトレジストパターン１１０ｂが形成されて、前記第３領域Ａ３と第４領域Ａ４には、高さにその差を有する第１厚さｔ１と第２厚さｔ２を有する第３フォトレジストパターン１１０ｃが形成される。
【００９１】
すなわち、前記第３領域Ａ３と第４領域Ａ４にかけて第３フォトレジストパターン１１０ｃがパターンされるが、前記マスクの半透過部(図９Ａと図１１ＡのＢ３)が位置した前記第３領域Ａ３に対応する部分は、低い高さの第１厚さｔ１で形成される。
【００９２】
前記第１ないし第３フォトレジストパターン１１０ａ、１１０ｂ、１１０ｃの周辺に露出された前記第１伝導性金属層１０６及びその下部の多結晶シリコン層１０４を除去する工程を行う。
【００９３】
図９Ｃと図１０Ｃと図１１Ｃに示したように、前記第１ないし第３フォトレジストパターン１１０ａ、１１０ｂ、１１０ｃの下部には、第１ないし第４金属パターン１２０、１２２、１２３ａ、１２３ｂとその下部には、第１ないし第４半導体層１１２、１１４、１１６、１１８が残る。この時、前記第３半導体層１１６及び第４半導体層１１８は、一体にパターンされる。
【００９４】
前記第１ないし第３フォトレジストパターン１１０ａ、１１０ｂ、１１０ｃをアッシングする工程を行う。
【００９５】
図９Ｄと図１０Ｄと図１１Ｄに示したように、前記第１ないし第３フォトレジストパターン１１０ａ、１１０ｂ、１１０ｃで、前記第１領域Ａ１と第２領域Ａ２と第３領域Ａ３に対応する部分は、除去され、前記第４領域Ａ４に対応する前記第１ないし第３フォトレジストパターン１１０ａ、１１０ｂ、１１０ｃに対応する部分は、残れて、第４フォトレジストパターン１２６になる。
【００９６】
前記第１領域Ａ１と第２領域Ａ２と第３領域Ａ３に対応して露出された第１ないし第４金属パターン１２０、１２２、１２３ａ、１２３ｂを除去する工程を行う。
【００９７】
図９Ｅと図１０Ｅと図１１Ｅに示したように、第１ないし第３領域Ａ１、Ａ２、Ａ３には、第１ないし第３半導体層１１２、１１４、１１６が露出されて、前記第４領域の第４半導体層１１８の上部には、前記第３半導体層１１６に対応する部分がエッチングされた第３金属パターン(１２４、以下、第１ストレージ電極と称する。)が残る。
【００９８】
以上、前述した第１マスク工程によって、第１領域Ａ１と第２領域Ａ２と第３領域Ａ３に、第１ないし第３半導体層１１２、１１４、１１６が形成できて、前記第４領域Ａ４に、前記第３半導体層１１６と一体に構成された第４半導体層１１８と、第１ストレージ電極１２４を積層して形成することができる。この時、第１ストレージ電極１２４は、その下部に位置する第４半導体層１１８との電気的連結によって電極体としての役割をする。
【００９９】
前述した工程で、前記第４半導体層１１８に第１ストレージ電極１２４を形成することによって、前記第４半導体層１１８を電極として使用するための別途の不純物イオンドーピング工程が省略できる。
【０１００】
以下、図９Ｆないし図９Ｇと図１０Ｆないし図１０Ｇと図１１Ｆないし図１１Ｇは、第２マスク工程を示した図である。
【０１０１】
図９Ｆと図１０Ｆと図１１Ｆに示したように、前記第４領域Ａ４に、第１ストレージ電極１２４が形成された基板１００全面に、ゲート絶縁膜１２８と第２伝導性金属層１３０を積層して、前記第２伝導性金属層１３０上に、フォトレジストを塗布して感光層１３２を形成する。
第２マスクによって、前記感光層１３２を露光して現像する工程を行う。
【０１０２】
図９Ｇと図１０Ｇと図１１Ｇに示したように、第１領域Ａ１と第２領域Ａ２に残された第１フォトレジストパターン１３４ａ及び第２フォトレジストパターン１３４ｂと、前記第３領域Ａ３と前記第４領域Ａ４に残された第３フォトレジストパターン１３４ｃの周辺に露出された第２伝導性金属層(図９Ｆと図１１Ｆの１３０)を除去する工程を行う。
【０１０３】
前記第１領域Ａ１の第１フォトレジストパターン１３４ａの下部には、ゲート電極１３６が形成されて、前記第２領域Ａ２と前記第３領域Ａ３及び第４領域Ａ４には、第１金属パターン１３８と第２ａ金属パターン１４０ａ及び第２ｂ金属パターン１４０ｂが各々残される。
【０１０４】
この時、前記第１領域Ａ１の第１半導体層１１２をアクティブ領域ＡＲと、前記アクティブ領域ＡＲの両側のオーミックコンタクト領域ＯＣＲとで定義すると、前記ゲート電極１３６は、前記アクティブ領域ＡＲに対応するように形成する。
【０１０５】
前述した工程で、前記第２ａ金属パターン１４０ａ及び第２ｂ金属パターン１４０ｂの一側と他側に連結されたゲート配線ＧＬとストレージ配線ＳＬを形成する。
【０１０６】
前記第１ないし第３フォトレジストパターン１３４ａ、１３４ｂ、１３４ｃを除去する工程を行う。
【０１０７】
図９Ｈと図１０Ｈと図１１Ｈは、第１領域の第１半導体層に、ｐ＋イオンをドーピングする工程を示した図である。
図９Ｈと図１０Ｈと図１１Ｈに示したように、前記第１領域Ａ１に、ゲート電極１３６と、前記第２領域Ａ２に、第１金属パターン１３８と、前記第３領域Ａ３及び第４領域Ａ４に、前記第２ａ金属パターン１４０ａ及び第２ｂ金属パターン１４０ｂが形成された基板１００全面に、ｐ＋イオンドーピング工程を行う。
前記第１領域Ａ１に構成した第１半導体層１１２のオーミックコンタクト領域は、ｐ＋イオンドーピングされる。
【０１０８】
図９Ｉないし図９Ｋと図１０Ｉないし図１０Ｋと図１１Ｉないし図１１Ｋは、第３マスク工程を示した図である。
図９Ｉと図１０Ｉと図１１Ｉに示したように、前記ゲート電極１３６と第１金属パターン、第２ａ金属パターン及び第２ｂ金属パターン(図９Ｈと図１１Ｈの１３８、１４０ａ、１４０ｂ)が形成された基板１００全面に、感光層を形成し第３マスク工程によってパターンし、前記第１領域Ａ１には、これを覆う第１フォトレジストパターン１４２ａと、前記第２領域Ａ２には、第２フォトレジストパターン１４２ｂとその下部のゲート電極１４６と、前記第３領域Ａ３には、第３フォトレジストパターン１４２ｃとその下部のゲート電極１４８と、前記第４領域Ａ４には、第４フォトレジストパターン１４２ｄとその下部の第２ストレージ電極１５０を形成する。
【０１０９】
前記第３領域Ａ３のゲート電極１４８は、ゲート配線ＧＬから突出された形状であって、前記第２ストレージ電極１５０は、前記ストレージ配線ＳＬから突出延長された形状である。
【０１１０】
この時、前記第２領域Ａ２及び第３領域Ａ３の第２半導体層１１４及び第３半導体層１１６をアクティブ領域ＡＲと、アクティブ領域ＡＲの両側のオーミックコンタクト領域ＯＣＲと、前記オーミックコンタクト領域ＯＣＲとアクティブ領域ＡＲ間をＬＤＤ領域で定義すると、前記第２ゲート電極１４６及び第３ゲート電極１４８は、前記アクティブ領域ＡＲ及びＬＤＤ領域ＬＤＤに対応して位置するように形成する。
【０１１１】
前記第１ないし第４フォトレジストパターン１４２ａ、１４２ｂ、１４２ｃ、１４２ｄをそのまま置いた状態で、基板１００全面に、ｎ＋イオンドーピング工程を行う。
【０１１２】
前記第２フォトレジストパターン１４２ｂと第３フォトレジストパターン１４２ｃによって遮れない第２半導体層１１４及び第３半導体層１１６のオーミックコンタクト領域ＯＣＲがｎ＋イオンドーピングされる。
【０１１３】
この時、前記第１ストレージ電極１２４の周辺に露出された前記第４半導体層の表面領域ＳＰにも、ｎ＋イオンがドーピングされる。
【０１１４】
図９Ｊないし図９Ｋと図１０Ｊないし図１０Ｋと図１１Ｊないし図１１Ｋは、第２領域と第３領域の半導体層に低ドーピング領域であるＬＤＤ領域を形成するための工程である。
図９Ｊと図１０Ｊと図１１Ｊに示したように、前記第１ないし第４フォトレジストパターンをアッシング(ashing)した結果を示した図である。
【０１１５】
図９Ｊと図１０Ｊと図１１Ｊに示したように、前記第１ないし第４領域(Ａ１、Ａ２、Ａ３、Ａ４)に残された第１ないし第４フォトレジストパターン１４２ａ、１４２ｂ、１４２ｃ、１４２ｄをアッシング(ashing)する工程を行う。
【０１１６】
前記アッシング工程は、乾式エッチング工程と類似であって、前記第１ないし第４フォトレジストパターン１４２ａ、１４２ｂ、１４２ｃ、１４２ｄを完全に除去する目的よりは、周辺の一部だけを除去して下部金属層の一部を露出するためである。
【０１１７】
従って、本工程では、フォトレジストパターンのアッシングによって、第２半導体層１１４及び第３半導体層１１６のＬＤＤ領域ＬＤＤに対応する上部の第２ゲート電極１４６及び第３ゲート電極１４８を露出する。この時、前記第２ストレージ電極１５０及びゲート配線ＧＬとストレージ配線ＳＬの周辺も一部露出される。
【０１１８】
以後、前記第２ゲート電極１４６及び第３ゲート電極１４８の露出された部分を除去する工程を行う。
【０１１９】
図９Ｋと図１０Ｋと図１１Ｋは、ＬＤＤ領域を形成するためのｎ-イオンをドーピングする工程を示した図である。
【０１２０】
図９Ｋと図１０Ｋと図１１Ｋに示したように、前述した工程で、第２領域Ａ２と第３領域Ａ３に位置した第２ゲート電極１４６及び第３ゲート電極１４８の周辺一部が除去された部分に対応する第２半導体層１１４及び第３半導体層１１６のＬＤＤ領域ＬＤＤに ｎ-イオンをドーピングする工程を行う。
【０１２１】
前記ｎ-イオンドーピングされたＬＤＤ領域を形成する理由は、チャンネル(アクティブ領域)に近接した領域で、熱電子效果によって発生する漏洩電流特性を最小化するためである。
【０１２２】
前記第２半導体層１１４及び第３半導体層１１６にＬＤＤ領域を形成した後、前記第１ないし第４領域Ａ１、Ａ２、Ａ３、Ａ４の第１ないし第４フォトレジストパターン１４２ａ、１４２ｂ、１４２ｃ、１４２ｄを除去する工程を行う。
【０１２３】
以上、前述した第２ないし第３マスク工程によって、第１領域Ａ１の第１半導体層１１２の上部に第１ゲート電極１３６を形成して、前記第１ゲート電極１３６が位置してない第１半導体層１１２の表面に、ｐ＋イオンをドーピングしてオーミックコンタクト領域を形成し、前記第２領域Ａ２及び第３領域Ａ３の第２半導体層１１４及び第３半導体層１１６には、ｎ＋イオンとｎ-イオンを各々ドーピングして、オーミックコンタクト領域とＬＤＤ領域を実質的に定義すると同時に、各々第２ゲート電極１４６及び第３ゲート電極１４８を形成した。また、前記第４領域Ａ４には、第２ストレージ電極１５０を形成する工程を行う。
【０１２４】
図９Ｌと図１０Ｌと図１１Ｌは、第４マスク工程を示した図である。
図９Ｌと図１０Ｌと図１１Ｌに示したように、第１ないし第３領域Ａ１、Ａ２、Ａ３に、各々第１ないし第３ゲート電極１３６、１４６、１４８が形成されて、前記第４領域Ａ４に、第２ストレージ電極１５０が形成された基板１００全面に、酸化シリコンＳｉＯ２と窒化シリコンＳｉＮｘを含む無機絶縁物質グループのうちから選択された１つを蒸着して層間絶縁膜１５２を形成する。
【０１２５】
前記層間絶縁膜１５２が形成された基板１００全面に、フォトレジストを塗布した後、第４マスク工程によってパターンし、前記第１ないし第３半導体層１１２、１１４、１１６のオーミックコンタクト領域を各々露出する第１ないし第３コンタクトホール１５４、１５６、１５８を形成する。
【０１２６】
詳しくは、第１ないし第３領域Ａ１、Ａ２、Ａ３に形成した各々の第１ないし第３ゲート電極１３６、１４６、１４８を中心に、両側の第１ないし第３半導体層１１２、１１４、１１６、すなわち、オーミックコンタクト領域を各々露出するように、前記第１ないし第３コンタクトホール１５４、１５６、１５８は、第１ないし第３ソースコンタクトホール１５４ａ、１５６ａ、１５８ａと第１ないし第３ドレインコンタクトホール１５４ｂ、１５６ｂ、１５８ｂを含む。
【０１２７】
前記層間絶縁膜１５２が形成された基板１００を熱処理する工程を行うことができる。
【０１２８】
前記第１ストレージ電極１２４の周辺に露出された前記第４半導体層１１８の表面にドーピングされたイオン(ｎ＋イオン)が、前記第１ストレージ電極１２４の下部に拡散される現象が起きる。このことによって、前記第１ストレージ電極１２４とその下部の第４半導体層１１８は、オーミックコンタクトを構成して相互に信号が流れるようになる。
【０１２９】
さらに、前述した工程でコンタクトホールを形成しながら前記第３半導体層１１６の第３ドレインコンタクトホール１５８ｂの代わりに、前記第１ストレージ電極１２４の周辺に露出された第４半導体層１１８または、前記第１ストレージ電極１２４を露出してコンタクトホールを形成することもできる。
【０１３０】
これが可能な理由は、前記第３半導体層１１６と第４半導体層１１８が一体に形成され同一な信号が流れる構造で形成されたためである。
【０１３１】
図９Ｍと図１０Ｍと図１１Ｍは、第５マスク工程を示した図である。
図９Ｍと図１０Ｍと図１１Ｍに示したように、層間絶縁膜１５２全面に、前述した導電性金属物質グループのうちから選択された１つ以上の金属物質を蒸着してパターンし、第１ないし第３半導体層１１２、１１４、１１６の両側に各々接触する第１ないし第３ソース電極１６０ａ、１６２ａ、１６４ａと第１ないし第３ドレイン電極１６０ｂ、１６２ｂ、１６４ｂを形成する。
【０１３２】
この時、前記第３領域Ａ３に対応する第３ドレイン電極１６４ｂを前記第４領域Ａ４に拡張して、拡張された領域は、第３ストレージ電極として使用する。
【０１３３】
前記第１ないし第３ソース電極１６０ａ、１６２ａ、１６４ａ及び第１ないし第３ドレイン電極１６０ｂ、１６２ｂ、１６４ｂを形成すると同時に、第３領域Ａ３の第３ソース電極１６４ａから画素領域Ｐの一側に延長されるようにデータ配線ＤＬを形成する。
【０１３４】
図９Ｎと図１０Ｎと図１１Ｎは、第６マスク工程を示した図である。
図９Ｎと図１０Ｎと図１１Ｎに示したように、前記第１ないし第３ソース電極１６０ａ、１６２ａ、１６４ａ及び第１ないし第３ドレイン電極１６０ｂ、１６２ｂ、１６４ｂと第３ストレージ電極１６６が形成された基板１００全面に、窒化シリコンＳｉＮｘと酸化シリコン ＳｉＯ２を含む無機絶縁物質グループのうちから選択された１つまたは、それ以上の物質を蒸着して保護層１６８を形成する。
【０１３５】
前記保護層１６８を第６マスク工程によってパターンし、前記第３ドレイン電極１６４ｂまたは、第３ストレージ電極１６６の一部を露出するドレインコンタクトホール１７０を形成する。
【０１３６】
図９Ｏと図１０Ｏと図１１Ｏは、第７マスク工程を示した図である。
図９Ｏと図１０Ｏと図１１Ｏに示したように、前記保護層１６８が形成された基板１００全面に、インジウムースズーオキサイドＩＴＯとインジウムージンクーオキサイドＩＺＯを含む透明な物質グループのうちから選択された１つまたは、それ以上を蒸着して、第７マスク工程によってパターンし、前記露出された第３ドレイン電極１６４ｂまたは、第３ストレージ電極１６６と接触しながら前記画素領域Ｐ全面に位置するように画素電極１７２を形成する。
【０１３７】
前述したような７マスク工程によって、本発明による駆動回路一体型の液晶表示装置用アレイ基板を製作ができる。
【図面の簡単な説明】
【０１３８】
【図１】従来によるスイッチング素子と駆動回路が１つの基板に形成された一体型の液晶表示装置を概略的に示した図である。
【図２】従来による液晶表示装置の表示領域を示した概略的な平面図である。
【図３Ａ】従来によるスイッチング素子と駆動回路が１つの基板に形成される一体型の液晶表示装置用アレイ基板を示した概略的な断面図である。
【図３Ｂ】図２のＩＩＩ−ＩＩＩ線に沿って切断した断面図である。
【図４Ａ】従来による液晶表示装置用アレイ基板の非表示領域での製造工程を示した概略的な断面図である。
【図４Ｂ】図４Ａに続く製造工程を示す断面図である。
【図４Ｃ】図４Ｂに続く製造工程を示す断面図である。
【図４Ｄ】図４Ｃに続く製造工程を示す断面図である。
【図４Ｅ】図４Ｄに続く製造工程を示す断面図である。
【図４Ｆ】図４Ｅに続く製造工程を示す断面図である。
【図４Ｇ】図４Ｆに続く製造工程を示す断面図である。
【図４Ｈ】図４Ｇに続く製造工程を示す断面図である。
【図４Ｉ】図４Ｈに続く製造工程を示す断面図である。
【図５Ａ】従来による液晶表示装置用アレイ基板の表示領域での製造工程を示した概略的な平面図である。
【図５Ｂ】図５Ａに続く製造工程を示す平面図である。
【図５Ｃ】図５Ｂに続く製造工程を示す平面図である。
【図５Ｄ】図５Ｃに続く製造工程を示す平面図である。
【図５Ｅ】図５Ｄに続く製造工程を示す平面図である。
【図５Ｆ】図５Ｅに続く製造工程を示す平面図である。
【図５Ｇ】図５Ｆに続く製造工程を示す平面図である。
【図５Ｈ】図５Ｇに続く製造工程を示す平面図である。
【図５Ｉ】図５Ｈに続く製造工程を示す平面図である。
【図６Ａ】各々図５Ａないし図５ＩのＶＩ-ＶＩ線に沿って切断した部分の断面図である。
【図６Ｂ】図６Ａに続く製造工程を示す断面図である。
【図６Ｃ】図６Ｂに続く製造工程を示す断面図である。
【図６Ｄ】図６Ｃに続く製造工程を示す断面図である。
【図６Ｅ】図６Ｄに続く製造工程を示す断面図である。
【図６Ｆ】図６Ｅに続く製造工程を示す断面図である。
【図６Ｇ】図６Ｆに続く製造工程を示す断面図である。
【図６Ｈ】図６Ｇに続く製造工程を示す断面図である。
【図６Ｉ】図６Ｈに続く製造工程を示す断面図である。
【図７】本発明による液晶表示装置用アレイ基板の表示領域を概略的に示した平面図である。
【図８Ａ】本発明の一実施例によるスイッチング素子と駆動回路部が１つの基板に形成される液晶表示装置用アレイ基板を示した概略的な断面図である。
【図８Ｂ】図７のＶＩＩＩ−ＶＩＩＩ線に沿って切断した部分の概略的な断面図である。
【図９Ａ】本発明の一実施例による液晶表示装置用アレイ基板の非表示領域での製造工程を示した概略的な断面図である。
【図９Ｂ】図９Ａに続く製造工程を示す断面図である。
【図９Ｃ】図９Ｂに続く製造工程を示す断面図である。
【図９Ｄ】図９Ｃに続く製造工程を示す断面図である。
【図９Ｅ】図９Ｄに続く製造工程を示す断面図である。
【図９Ｆ】図９Ｅに続く製造工程を示す断面図である。
【図９Ｇ】図９Ｆに続く製造工程を示す断面図である。
【図９Ｈ】図９Ｇに続く製造工程を示す断面図である。
【図９Ｉ】図９Ｈに続く製造工程を示す断面図である。
【図９Ｊ】図９Ｉに続く製造工程を示す断面図である。
【図９Ｋ】図９Ｊに続く製造工程を示す断面図である。
【図９Ｌ】図９Ｋに続く製造工程を示す断面図である。
【図９Ｍ】図９Ｌに続く製造工程を示す断面図である。
【図９Ｎ】図９Ｍに続く製造工程を示す断面図である。
【図９Ｏ】図９Ｎに続く製造工程を示す断面図である。
【図１０Ａ】本発明の一実施例による液晶表示装置用アレイ基板の表示領域での製造工程を示した概略的な断面図である。
【図１０Ｂ】図１０Ａに続く製造工程を示す断面図である。
【図１０Ｃ】図１０Ｂに続く製造工程を示す断面図である。
【図１０Ｄ】図１０Ｃに続く製造工程を示す断面図である。
【図１０Ｅ】図１０Ｄに続く製造工程を示す断面図である。
【図１０Ｆ】図１０Ｅに続く製造工程を示す断面図である。
【図１０Ｇ】図１０Ｆに続く製造工程を示す断面図である。
【図１０Ｈ】図１０Ｇに続く製造工程を示す断面図である。
【図１０Ｉ】図１０Ｈに続く製造工程を示す断面図である。
【図１０Ｊ】図１０Ｉに続く製造工程を示す断面図である。
【図１０Ｋ】図１０Ｊに続く製造工程を示す断面図である。
【図１０Ｌ】図１０Ｋに続く製造工程を示す断面図である。
【図１０Ｍ】図１０Ｌに続く製造工程を示す断面図である。
【図１０Ｎ】図１０Ｍに続く製造工程を示す断面図である。
【図１０Ｏ】図１０Ｎに続く製造工程を示す断面図である。
【図１１Ａ】各々図１０Ａないし図１０ＯのＸＩ−ＸＩ線に沿って切断した部分を示した断面図である。
【図１１Ｂ】図１１Ａに続く製造工程を示す断面図である。
【図１１Ｃ】図１１Ｂに続く製造工程を示す断面図である。
【図１１Ｄ】図１１Ｃに続く製造工程を示す断面図である。
【図１１Ｅ】図１１Ｄに続く製造工程を示す断面図である。
【図１１Ｆ】図１１Ｅに続く製造工程を示す断面図である。
【図１１Ｇ】図１１Ｆに続く製造工程を示す断面図である。
【図１１Ｈ】図１１Ｇに続く製造工程を示す断面図である。
【図１１Ｉ】図１１Ｈに続く製造工程を示す断面図である。
【図１１Ｊ】図１１Ｉに続く製造工程を示す断面図である。
【図１１Ｋ】図１１Ｊに続く製造工程を示す断面図である。
【図１１Ｌ】図１１Ｋに続く製造工程を示す断面図である。
【図１１Ｍ】図１１Ｌに続く製造工程を示す断面図である。
【図１１Ｎ】図１１Ｍに続く製造工程を示す断面図である。
【図１１Ｏ】図１１Ｎに続く製造工程を示す断面図である。
【符号の説明】
【０１３９】
１１６：第３半導体層
１１８：第４半導体層
１２４：第１ストレージ電極
１４８：第３ゲート電極
１５０：第２ストレージ電極
１６４ａ：第３ソース電極
１６４ｂ：第３ドレイン電極
１６６：第３ストレージ電極
１７２：画素電極
ＧＬ：ゲート配線
ＤＬ：データ配線
ＳＬ：ストレージ配線
Ｐ：画素領域
【図１】
0004567635.tif 000002
【図２】
0004567635.tif 000003
【図３Ａ】
0004567635.tif 000004
【図３Ｂ】
0004567635.tif 000005
【図４Ａ】
0004567635.tif 000006
【図４Ｂ】
0004567635.tif 000007
【図４Ｃ】
0004567635.tif 000008
【図４Ｄ】
0004567635.tif 000009
【図４Ｅ】
0004567635.tif 000010
【図４Ｆ】
0004567635.tif 000011
【図４Ｇ】
0004567635.tif 000012
【図４Ｈ】
0004567635.tif 000013
【図４Ｉ】
0004567635.tif 000014
【図５Ａ】
0004567635.tif 000015
【図５Ｂ】
0004567635.tif 000016
【図５Ｃ】
0004567635.tif 000017
【図５Ｄ】
0004567635.tif 000018
【図５Ｅ】
0004567635.tif 000019
【図５Ｆ】
0004567635.tif 000020
【図５Ｇ】
0004567635.tif 000021
【図５Ｈ】
0004567635.tif 000022
【図５Ｉ】
0004567635.tif 000023
【図６Ａ】
0004567635.tif 000024
【図６Ｂ】
0004567635.tif 000025
【図６Ｃ】
0004567635.tif 000026
【図６Ｄ】
0004567635.tif 000027
【図６Ｅ】
0004567635.tif 000028
【図６Ｆ】
0004567635.tif 000029
【図６Ｇ】
0004567635.tif 000030
【図６Ｈ】
0004567635.tif 000031
【図６Ｉ】
0004567635.tif 000032
【図７】
0004567635.tif 000033
【図８Ａ】
0004567635.tif 000034
【図８Ｂ】
0004567635.tif 000035
【図９Ａ】
0004567635.tif 000036
【図９Ｂ】
0004567635.tif 000037
【図９Ｃ】
0004567635.tif 000038
【図９Ｄ】
0004567635.tif 000039
【図９Ｅ】
0004567635.tif 000040
【図９Ｆ】
0004567635.tif 000041
【図９Ｇ】
0004567635.tif 000042
【図９Ｈ】
0004567635.tif 000043
【図９Ｉ】
0004567635.tif 000044
【図９Ｊ】
0004567635.tif 000045
【図９Ｋ】
0004567635.tif 000046
【図９Ｌ】
0004567635.tif 000047
【図９Ｍ】
0004567635.tif 000048
【図９Ｎ】
0004567635.tif 000049
【図９Ｏ】
0004567635.tif 000050
【図１０Ａ】
0004567635.tif 000051
【図１０Ｂ】
0004567635.tif 000052
【図１０Ｃ】
0004567635.tif 000053
【図１０Ｄ】
0004567635.tif 000054
【図１０Ｅ】
0004567635.tif 000055
【図１０Ｆ】
0004567635.tif 000056
【図１０Ｇ】
0004567635.tif 000057
【図１０Ｈ】
0004567635.tif 000058
【図１０Ｉ】
0004567635.tif 000059
【図１０Ｊ】
0004567635.tif 000060
【図１０Ｋ】
0004567635.tif 000061
【図１０Ｌ】
0004567635.tif 000062
【図１０Ｍ】
0004567635.tif 000063
【図１０Ｎ】
0004567635.tif 000064
【図１０Ｏ】
0004567635.tif 000065
【図１１Ａ】
0004567635.tif 000066
【図１１Ｂ】
0004567635.tif 000067
【図１１Ｃ】
0004567635.tif 000068
【図１１Ｄ】
0004567635.tif 000069
【図１１Ｅ】
0004567635.tif 000070
【図１１Ｆ】
0004567635.tif 000071
【図１１Ｇ】
0004567635.tif 000072
【図１１Ｈ】
0004567635.tif 000073
【図１１Ｉ】
0004567635.tif 000074
【図１１Ｊ】
0004567635.tif 000075
【図１１Ｋ】
0004567635.tif 000076
【図１１Ｌ】
0004567635.tif 000077
【図１１Ｍ】
0004567635.tif 000078
【図１１Ｎ】
0004567635.tif 000079
【図１１Ｏ】
0004567635.tif 000080