(57)【特許請求の範囲】
【請求項１】
複数の半導体チップ回路形成領域内に複数のチップ端子が形成されてなる半導体ウエハーと、該半導体ウエハー上に形成されており、前記チップ端子を該チップ端子形成位置から異なる位置に引き出すと共に外部接続端子が形成されてなる再配線と、前記外部接続端子が外部に露出するよう、かつ、少なくとも前記再配線を被覆するよう形成された絶縁材と、
を具備するウエハーレベルパッケージにおいて、
前記チップ端子の内、試験実施時に用いられるチップ端子を前記再配線により前記半導体チップ回路形成領域の外部位置に引き出し、
前記半導体ウエハー上の前記半導体チップ回路形成領域の外部に試験専用回路を形成すると共に、該試験専用回路上或いは該試験専用回路から引き出された再配線に試験端子を形成し、
前記試験端子は、前記絶縁材から露出するよう構成され、前記引き出された前記再配線と接続され、
前記試験端子の配設位置に規則性を持たせることにより、前記試験端子の配設位置により前記半導体ウエハーの識別を行ないうるよう構成したことを特徴とするウエハーレベルパッケージ。
【請求項２】
複数の半導体チップ回路形成領域内に複数のチップ端子が形成されてなる半導体ウエハーと、該半導体ウエハー上に形成されており、前記チップ端子を該チップ端子形成位置から異なる位置に引き出すと共に外部接続端子が形成されてなる再配線と、前記外部接続端子が外部に露出するよう、かつ、少なくとも前記再配線を被覆するよう形成された絶縁材と、
を具備するウエハーレベルパッケージにおいて、
前記チップ端子の内、試験実施時に用いられるチップ端子を前記再配線により前記半導体チップ回路形成領域の外部位置に引き出し、
かつ、引き出された該再配線と接続するよう試験端子を設けると共に、該試験端子が前記絶縁材から露出するよう構成し、
前記半導体ウエハー上の前記半導体チップ回路形成領域の外部に、半導体チップ回路に対して試験を行なう試験用素子を配設する共に、前記再配線を前記試験用素子に接続し、
前記試験端子の配設位置に規則性を持たせることにより、前記試験端子の配設位置により前記半導体ウエハーの識別を行ないうるよう構成したことを特徴とするウエハーレベルパッケージ。
【請求項３】
請求項１または２記載のウエハーレベルパッケージにおいて、
前記チップ端子と前記試験端子との間に過剰給電を防止する素子を配設し、かつ、該素子の配設位置を前記半導体チップ回路形成領域の外部位置に設定したことを特徴とするウエハーレベルパッケージ。
【請求項４】
請求項１乃至３のいずれか一項に記載のウエハーレベルパッケージにおいて、
前記複数の半導体チップ回路形成領域に対応して複数形成された前記試験端子が、前記半導体チップ回路形成領域の外部位置に形成された共通配線により接続されていることを特徴とするウエハーレベルパッケージ。
【請求項５】
請求項１乃至３のいずれか一項に記載のウエハーレベルパッケージにおいて、
前記半導体チップ回路形成領域の外部位置に共通配線を形成すると共に、前記複数の半導体チップ回路形成領域から外部に引き出された前記再配線を前記共通配線に接続し、
かつ、前記共通配線の一部に試験パッドを前記絶縁材から露出するよう形成したことを特徴とするウエハーレベルパッケージ。
【請求項６】
請求項１乃至５のいずれか一項に記載のウエハーレベルパッケージにおいて、
前記半導体チップ回路形成領域内に機能の異なる複数のユニットを混載し、
かつ、単独の前記ユニットから、または複数組み合わされた前記ユニットから前記再配線を前記半導体チップ回路形成領域の外部に引き出し、該再配線に前記試験端子を形成したことを特徴とするウエハーレベルパッケージ。
【請求項７】
請求項１乃至６のいずれか一項に記載のウエハーレベルパッケージにおいて、
前記半導体ウエハー上の前記半導体チップ回路形成領域の外部に、前記再配線と接続された試験履歴を格納する試験履歴格納部を形成すると共に、
該試験履歴格納部に対して読み出し及び書き込みを行なう入出力端子を前記絶縁材から露出するよう形成したことを特徴とするウエハーレベルパッケージ。
【請求項８】
請求項１乃至７のいずれか一項に記載のウエハーレベルパッケージを製造するウエハーレベルパッケージ製造工程と、
前記試験端子を用いて前記ウエハーレベルパッケージに形成されている前記複数の半導体チップ回路に対して試験を行なう試験工程と、
前記試験工程が終了した後、前記ウエハーレベルパッケージの前記半導体チップ回路形成領域の外部位置を切断することにより、前記半導体チップ回路毎に個片化した半導体装置を製造する切断工程と、
を有することを特徴とするウエハーレベルパッケージを用いた半導体装置の製造方法。
【請求項９】
請求項８記載のウエハーレベルパッケージを用いた半導体装置の製造方法において、
前記ウエハーレベルパッケージ製造工程では、前記外部接続端子と前記試験端子が一括的に形成されることを特徴とするウエハーレベルパッケージを用いた半導体装置の製造方法。
【請求項１０】
請求項８または９記載のウエハーレベルパッケージを用いた半導体装置の製造方法において、
前記切断工程では、前記半導体チップ回路形成領域の外部位置に形成された構成物が一括的に除去されることを特徴とするウエハーレベルパッケージを用いた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法に係り、特に予備試験（Preliminary Test: 以下、ＰＴと略称する）及び最終試験（Final Test: 以下、ＦＴと略称する）が実施されるウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法に関する。
【０００２】
近年、半導体ウエハーをウエハー状態のままでフルテスト（ＰＴ，ＦＴを含む）を実施することで半導体装置の製造工程及び試験工程の効率化を求める要求がある。このように、半導体ウエハーをウエハー状態のままでフルテストする構成によれば、従来のように半導体ウエハーを切断処理し個片化した状態の半導体装置に対し個々試験を行なう構成に比べ、(a)ハンドリング効率がよい、(b)設備の共有化を図れる（ウエハーサイズが同じならハンドリング設備は共用可能）、(c)省スペース化が図れる（個片のＬＳＩはトレイ等の容器に収納するため、保管エリアや設備面積が大きくなる）等のメリットがある。
【０００３】
一方、高密度実装化を図るため、ＫＧＤ(Known Good Die:良品保障された半導体チップ),リアルチップサイズパッケージ（半導体チップと等しい大きさを有したパッケージ）の要求が高まっている。しかるに、ＫＧＤ，リアルチップサイズパッケージに対応していない従来の半導体装置のパッケージ構造では、パッケージの面積が半導体チップの面積より大きいため、どこかで個片に切り離す必要がある。このため、従来のパッケージ構造では、半導体ウエハーのまま製造から試験まで一貫して処理を行なうことができなかった。
【０００４】
しかるに、ＫＧＤ，リアルチップサイズパッケージでは、最終的なパッケージ形態が半導体チップの面積と一致するため、半導体ウエハーの形態のままで製造から試験まで一貫して処理を行なうことが可能であり、上記したメリットを享受することができる。
【背景技術】
【０００５】
近年、半導体ウエハーのまま製造から試験まで一貫して処理を行ないうるパッケージ構造としてウエハーレベルパッケージが注目されている。このウエハーレベルパッケージは、大略すると半導体ウエハー上にチップ端子が形成されてなる複数の半導体チップ回路、外部接続される外部接続端子、この外部接続端子とチップ端子を接続する再配線、及び半導体チップ回路及び再配線を保護するために形成された封止樹脂等の絶縁材を有した構成とされている（特許文献１参照。尚、絶縁材を配設しない構成のものもある）。
【０００６】
このウエハーレベルパッケージは、ウエハー状態のまま（即ち、切断を行なわない状態）で半導体装置として機能させる構成としてもよく、また各半導体チップ回路単位で切断し個片化することにより半導体装置として使用する構成としてもよい。ここで、上記構成とされたウエハーレベルパッケージに対する試験について考察する。ウエハーレベルパッケージにおいても、他のパッケージ形態の半導体装置と同様に、その製造工程内に試験工程を有する。この試験工程で実施する試験は、予備試験（ＰＴ）と最終試験（ＦＴ）に大別される。
【０００７】
ＰＴは絶縁材の配設前に実施される試験であり、配線の導通試験等の主として半導体チップ回路自体の動作を含まない概略的な試験である（一部、動作試験を行なう場合もある）。前記のように、ＰＴは絶縁材の配設前に実施される試験であるため、半導体チップ回路に形成されたチップ端子を用いて試験を行なうことができる。
【０００８】
このＰＴの実施は、特にＫＧＤ，リアルチップサイズパッケージに対応していない従来の半導体装置のパッケージ構造（以下、従来構造パッケージという）に適用した場合、その利益が大であった。即ち、従来構造パッケージの製造方法では、ＰＴ実施後に半導体ウエハーを個片化する切断処理（ダイシング処理）が実施され、ＰＴにおいて良品であると判断されたチップにのみ絶縁材の配設及びＦＴが実施されていた。このため、ＰＴにおいて不良であると判断されたチップに対しては絶縁材の配設及びＦＴは実施されず、よって製造効率の向上を図ることができる。
【０００９】
一方、ＦＴは絶縁材の配設後に実施される試験であり、半導体チップ回路の動作を含め実施される総合的な試験である。前記のように、ＦＴは絶縁材の配設後に実施される試験であるため、使用できる端子は絶縁材から露出した外部接続端子のみである。即ち、一般にユーザが使用する端子以外の端子（チップ端子はこの端子に相当する）は外部に出せない。よって、ＦＴを行なう際、絶縁材により封止されてしまうチップ端子については、これを用いてＦＴを行なうことはできない。
【００１０】
このため、従来のウエハーレベルパッケージに対する試験は、先ず絶縁材を配設する絶縁材配設工程を実施する前に、まだ絶縁材により覆われてないチップ端子を用いてＰＴを実施し、その後に絶縁材配設工程を実施し、その後に絶縁材から露出した外部接続端子を用いてＦＴを行なう構成とされていた。
【特許文献１】特開平０３−２６６４４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、従来の試験方法では、ＰＴを実施する目的が不良チップに対する絶縁材の配設及びＦＴの実施を削除し製造効率の向上を図る点にあったため、ＦＴを実施する前に予めＰＴを行なうことに意義があった。これに対し、不良チップも含めて全ての半導体チップ回路に対し絶縁材の配設及びＦＴの実施を行なうウエハーレベルパッケージの場合、ＦＴを実施する前にＰＴを行なうことの必然性は少ない。
【００１２】
また、上記したようにウエハーレベルパッケージは、半導体ウエハーのままの形態で製造から試験までを一貫して処理し製造工程の簡略化等を図ることを目的としているため、更なる製造工程の簡略化を図るため、従来では２工程に分けて実施されていたＰＴとＦＴを一つの試験工程にまとめることが考えられる。ＰＴとＦＴを一つの試験工程にまとめて実施する際、この試験工程を絶縁材の配設前に実施する場合（従来のＰＴを行なうタイミング）と、絶縁材の配設後に実施する場合（従来のＦＴを行なうタイミング）との二つの場合が考えられる。しかるに、絶縁材の配設前にＰＴ及びＦＴを一括的に行なう構成とすると、その後に実施される絶縁材の配設工程において半導体チップ回路に発生した異常については試験により発見することができない。よって、試験工程は、半導体装置の製造工程において、最後に近い工程として実施することが望ましい。
【００１３】
ところが、絶縁材の配設後にＰＴ及びＦＴを一括的に行なう構成では、試験装置（半導体テスター等）に接続しうる端子は、絶縁材から露出している外部接続端子のみである。即ち、チップ端子には、外部接続端子としては機能しないが、半導体チップ回路に対し試験を行なう際には使用したいチップ端子（以下、このチップ端子を試験チップ端子という）が存在する。ところが、試験用チップ端子は絶縁材を配設することにより覆われてしまうため、絶縁材を配設した後に試験用チップ端子を用いた試験を実施することはできない。
【００１４】
また、これを解決するために、半導体チップ回路領域に外部接続端子と同様に絶縁材から露出した構成を有すると共に、前記した試験用チップ端子と接続した構成の試験端子を設けることが考えられる。この試験端子を設けることにより、絶縁材を配設した後にＰＴ及びＦＴの全ての試験（フルテスト）を実施することが可能となる。
【００１５】
しかるに、試験端子は試験工程が終了した後は使用しないため、パッケージに無駄な端子となる。このように試験工程にのみ使用する端子を半導体チップ領域に形成した構成では、試験端子の占有面積分だけ半導体チップ領域が大型化し、近年半導体装置に求められている小型化の要求に答えることができない。また、半導体チップを機能させるために使用される外部接続端子と近接した位置に試験端子が存在すると、誤まってこの試験端子も実装基板に実装してしまうおそれがあり、この場合には誤動作が発生するおそれがある。よって、試験端子を絶縁材の配設後にまで残すことは避けざるをえない。
【００１６】
更に、ＰＴ自体を実施しない（即ち、全ての試験をＦＴにて実施する）構成とすることも考えられるが、前記のようにＦＴでは試験チップ端子の全てを用いることができないため、ＰＴのみで実施されていた試験は実施できない（例えば、ＲＡＭ回路とロジック回路が混載されている場合には、ＲＡＭ回路の単独試験はできない）。一方において、近年では半導体装置に対し高い信頼性が要求されており、よって製造工程の簡略化のみからＰＴを除去することはできない。
【００１７】
上記してきた各理由により、従来ではＰＴとＦＴを一括的に行なうことは行なわれてはおらず、絶縁材を配設する前に先ずＰＴを実施し、その後に絶縁材を配設し、更にその後にＦＴを実施することが行なわれていた。このため、ウエハーレベルパッケージの製造工程が複雑化し、製造効率が低下すると共に製造コストの上昇してしまうという問題点があった。
【００１８】
本発明は上記の点に鑑みてなさたれものであり、製造効率の向上及び製造コストの低減を図りうるウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００２０】
請求項１記載の発明は、
複数の半導体チップ回路形成領域内に複数のチップ端子が形成されてなる半導体ウエハーと、該半導体ウエハー上に形成されており、前記チップ端子を該チップ端子形成位置から異なる位置に引き出すと共に外部接続端子が形成されてなる再配線と、前記外部接続端子が外部に露出するよう、かつ、少なくとも前記再配線を被覆するよう形成された絶縁材と、
を具備するウエハーレベルパッケージにおいて、
前記チップ端子の内、試験実施時に用いられるチップ端子を前記再配線により前記半導体チップ回路形成領域の外部位置に引き出し、
前記半導体ウエハー上の前記半導体チップ回路形成領域の外部に試験専用回路を形成すると共に、該試験専用回路上或いは該試験専用回路から引き出された再配線に試験端子を形成し、
前記試験端子は、前記絶縁材から露出するよう構成され、前記引き出された前記再配線と接続され、
前記試験端子の配設位置に規則性を持たせることにより、前記試験端子の配設位置により前記半導体ウエハーの識別を行ないうるよう構成したことを特徴とするものである。
【００２１】
請求項２記載の発明は、
複数の半導体チップ回路形成領域内に複数のチップ端子が形成されてなる半導体ウエハーと、該半導体ウエハー上に形成されており、前記チップ端子を該チップ端子形成位置から異なる位置に引き出すと共に外部接続端子が形成されてなる再配線と、前記外部接続端子が外部に露出するよう、かつ、少なくとも前記再配線を被覆するよう形成された絶縁材と、
を具備するウエハーレベルパッケージにおいて、
前記チップ端子の内、試験実施時に用いられるチップ端子を前記再配線により前記半導体チップ回路形成領域の外部位置に引き出し、
かつ、引き出された該再配線と接続するよう試験端子を設けると共に、該試験端子が前記絶縁材から露出するよう構成し、
前記半導体ウエハー上の前記半導体チップ回路形成領域の外部に、半導体チップ回路に対して試験を行なう試験用素子を配設する共に、前記再配線を前記試験用素子に接続し、
前記試験端子の配設位置に規則性を持たせることにより、前記試験端子の配設位置により前記半導体ウエハーの識別を行ないうるよう構成したことを特徴とするものである。
【００２２】
また、請求項３記載の発明は、
請求項１または２記載のウエハーレベルパッケージにおいて、
前記チップ端子と前記試験端子との間に過剰給電を防止する素子を配設し、かつ、該素子の配設位置を前記半導体チップ回路形成領域の外部位置に設定したことを特徴とするものである。
【００２３】
また、請求項４記載の発明は、
請求項１乃至３のいずれか一項に記載のウエハーレベルパッケージにおいて、
前記複数の半導体チップ回路形成領域に対応して複数形成された前記試験端子が、前記半導体チップ回路形成領域の外部位置に形成された共通配線により接続されていることを特徴とするものである。
【００２４】
また、請求項５記載の発明は、
請求項１乃至３のいずれか一項に記載のウエハーレベルパッケージにおいて、
前記半導体チップ回路形成領域の外部位置に共通配線を形成すると共に、前記複数の半導体チップ回路形成領域から外部に引き出された前記再配線を前記共通配線に接続し、
かつ、前記共通配線の一部に試験パッドを前記絶縁材から露出するよう形成したことを特徴とするものである。
【００２５】
また、請求項６記載の発明は、
請求項１乃至５のいずれか一項に記載のウエハーレベルパッケージにおいて、
前記半導体チップ回路形成領域内に機能の異なる複数のユニットを混載し、
かつ、単独の前記ユニットから、または複数組み合わされた前記ユニットから前記再配線を前記半導体チップ回路形成領域の外部に引き出し、該再配線に前記試験端子を形成したことを特徴とするものである。
【００２７】
また、請求項７記載の発明は、
請求項１乃至６のいずれか一項に記載のウエハーレベルパッケージにおいて、
前記半導体ウエハー上の前記半導体チップ回路形成領域の外部に、前記再配線と接続された試験履歴を格納する試験履歴格納部を形成すると共に、
該試験履歴格納部に対して読み出し及び書き込みを行なう入出力端子を前記絶縁材から露出するよう形成したことを特徴とするものである。
【００２９】
また、請求項８記載の発明に係るウエハーレベルパッケージを用いた半導体装置の製造方法は、
請求項１乃至８のいずれか一項に記載のウエハーレベルパッケージを製造するウエハーレベルパッケージ製造工程と、
前記試験端子を用いて前記ウエハーレベルパッケージに形成されている前記複数の半導体チップ回路に対して試験を行なう試験工程と、
前記試験工程が終了した後、前記ウエハーレベルパッケージの前記半導体チップ回路形成領域の外部位置を切断することにより、前記半導体チップ回路毎に個片化した半導体装置を製造する切断工程とを有することを特徴とするものである。
【００３０】
また、請求項９記載の発明は、
請求項８記載のウエハーレベルパッケージを用いた半導体装置の製造方法において、
前記ウエハーレベルパッケージ製造工程では、前記外部接続端子と前記試験端子が一括的に形成されることを特徴とするものである。
【００３１】
また、請求項１０記載の発明は、
請求項８または９記載のウエハーレベルパッケージを用いた半導体装置の製造方法において、
前記切断工程では、前記半導体チップ回路形成領域の外部位置に形成された構成物が一括的に除去されることを特徴とするものである。
【発明の効果】
【００３２】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
【００３３】
請求項１記載の発明によれば、絶縁部材を配線した後においても試験端子を介して試験専用回路を用いることが可能となり、より信頼性の高い試験を行なうことができる。また、試験専用回路は半導体チップ回路形成領域の外部に設けられているため、ウエハーレベルパッケージに試験専用回路を設けても、個片化された半導体装置が大型化してしまうようなことはない。更に、試験専用回路及び試験端子は半導体装置を個片化する時に除去されるため、よって試験専用回路及び試験端子が個片化した状態の半導体装置の使用条件を妨げるようなことはない。
また、外観識別することが困難なウエハーレベルパッケージにおいても、この試験端子の位置によりウエハーレベルパッケージの識別を行なうことが可能となる。また、この識別機能を有した試験端子も半導体装置を個片化する時に除去されるため、識別機能を有した試験端子が個片化した状態の半導体装置の使用条件を妨げるようなことはない。
【００３４】
請求項２記載の発明によれば、半導体ウエハー上に試験素子が配設されるため、より高精度の試験を行なうことが可能となる。
また、外観識別することが困難なウエハーレベルパッケージにおいても、この試験端子の位置によりウエハーレベルパッケージの識別を行なうことが可能となる。また、この識別機能を有した試験端子も半導体装置を個片化する時に除去されるため、識別機能を有した試験端子が個片化した状態の半導体装置の使用条件を妨げるようなことはない。
【００３５】
また、請求項３記載の発明によれば、過剰給電があった場合はこの過剰給電を防止する素子により、テスト装置側のコンタクタの損傷或いは周辺チップの延焼（損傷）を防止することかできる。また、この素子は半導体チップ回路形成領域の外部位置に配設されているため、半導体装置が個片化された状態でこの素子が半導体装置に残存することはなく、よってこの素子を設けても個片化した状態の半導体装置の使用条件を妨げるようなことはない。
【００３６】
また、請求項４及び請求項５記載の発明によれば、配線数の削減を図ることができる。
【００３７】
また、請求項６記載の発明によれば、従来では単独で試験を行なえなかったユニットに対して試験を行なうことが可能となり、試験の信頼性を向上させることができる。また、再配線及び試験端子は、ウエハーレベルパッケージを切断し半導体装置を個片化した際に除去されるため、個片化した状態の半導体装置の使用条件を妨げるようなことはない。更に、テスト装置（特に、コンタクタ）の簡略化を図ることができる。
【００３８】
また、請求項７記載の発明によれば、試験履歴格納部に入出力端子を介してアクセスすることにより試験履歴情報を得ることが可能となり、試験効率及び試験精度の向上を図ることができる。また、試験履歴格納部は半導体チップ回路形成領域の外部に設けられており、半導体装置を個片化する時に除去されるため、試験履歴格納部が個片化した状態の半導体装置の使用条件を妨げるようなことはない。
【００４０】
また、請求項８記載の発明によれば、絶縁材（例えば封止樹脂）の配設後においても試験端子を用いることが可能となり、よって試験実施時には外部接続端子と共に試験端子を用いて試験を行なうことができるため、従来絶縁材の配設前に行っていた予備試験と、絶縁材の配設後に行っていた最終試験を一括的に行なうことができる（フルテストを行なうことができる）。これにより、従来では２工程に分けて実施していた試験工程を１回でまとめて実施できるため、試験工程の簡略化を図ることができる。
【００４１】
また、試験端子は再配線により半導体チップ回路形成領域の外部位置に形成されているため、試験端子を設けても半導体チップ回路形成領域が大きくなるようなことはない。更に、半導体装置が個片化された状態では、試験端子は半導体装置に残存することはなく、ウエハーレベルパッケージに試験端子を設けても、個片化した状態の半導体装置の使用条件を妨げるようなことはない。
【００４２】
更に、請求項９及び請求項１０記載の発明によれば、製造工程の簡略化を図ることができる。
【発明を実施するための最良の形態】
【００４３】
次に、本発明を実施するための最良の形態について図面と共に説明する。
【００４４】
図１乃至図３は、本発明の第１実施例であるウエハーレベルパッケージ１０Ａを示している。図１はウエハーレベルパッケージ１０Ａの部分拡大した平面図であり、図２はウエハーレベルパッケージ１０Ａの部分拡大した断面図であり、図３はウエハーレベルパッケージ１０Ａの全体平面図である。
【００４５】
このウエハーレベルパッケージは、ウエハー状態のままで半導体装置として機能させることも、また各半導体チップ回路単位で切断し個片化することにより半導体装置４０（図１９に個片化された半導体装置４０を示す）として使用することも可能なものである。図２に示すように、ウエハーレベルパッケージ１０Ａは、大略すると半導体ウエハー１１の上部に外部接続端子１４，再配線１５，試験用端子１６，及び絶縁層１７（絶縁材）等を配設した構成とされている。
【００４６】
半導体ウエハー１１は、例えばシリコン基板上に複数の半導体チップ回路形成領域１２（以下、回路領域という）が形成されている。この回路領域１２内には、半導体チップ回路と複数のチップ端子１３が形成されている。このチップ端子１３は半導体チップ回路と接続しており、よってチップ端子１３に信号及び電源の供給を行なうことにより、半導体チップ回路は動作する。
【００４７】
また、複数設けられているチップ端子１３は、大略すると二つの機能に分類される。その一つは、半導体チップ回路を動作させるのに直接寄与するチップ端子である。また、もう一つは、半導体チップ回路に対し試験を行なう時にのみ用いるチップ端子である。以下の説明では、特に後者（半導体チップ回路に対し試験を行なう時にのみ用いるチップ端子）を特定して述べる必要がある場合には試験用チップ端子１３Ａというものとし、試験用チップ端子１３Ａ以外の端子をチップ端子１３Ｂというものとする。
【００４８】
外部接続端子１４は、ウエハーレベルパッケージ１０Ａ或いは個片化された半導体装置４０を実装基板（図示せず）に実装する際に用いる端子である。本実施例では、外部接続端子１４はチップ端子１３Ｂ上に直接形成された構成とされている。
【００４９】
よって、本実施例では平面的に見た場合、外部接続端子１４の形成位置はチップ端子１３Ｂの形成位置と一致する。この外部接続端子１４は、後に詳述するように、スパッタリング法，蒸着法，或いはメッキ法等を用いて半導体ウエハー１１の上面より所定量突出するよう形成されている。
【００５０】
再配線１５は導電膜であり、半導体ウエハー１１の上面に所定のパターンで形成されている。この再配線１５は、その一端部がチップ端子１３（１３Ａ，１３Ｂ）に接続されると共に、他端部に外部接続端子１４或いは試験用端子１６が形成される。
【００５１】
このように、半導体ウエハー１１上に再配線１５を形成することにより、チップ端子１３を半導体ウエハー１１上の任意位置まで引き出し、この引き出し位置に外部接続端子１４或いは試験用端子１６を形成することが可能となる。よって、再配線１５を設けることにより、端子レイアウトの自由度を向上させることができる。
【００５２】
この際、再配線１５により各端子１４，１６の引き出し位置は、回路領域１２内に限定されるものではなく、回路領域１２の外部に引き出すこともできる（以下、回路領域１２の外部の領域を外部領域１８というものとする）。
【００５３】
尚、本実施例では、上記したように外部接続端子１４はチップ端子１３Ｂ上に直接形成された構成であるため、再配線１５は試験用チップ端子１３Ａからのみ引き出された構成となっている。また、図示しないが、回路領域１２の上部には絶縁薄膜が形成されており、再配線１５はこの絶縁薄膜上に形成されている。よって、回路領域１２に再配線１５を形成しても、再配線１５と半導体チップ回路が短絡してしまうことはない。
【００５４】
試験用端子１６は、回路領域内に形成された半導体チップ回路に対して試験を行なう際に用いられる端子であり、外部接続端子１４と同様にスパッタリング法，蒸着法，或いはメッキ法等を用いて半導体ウエハー１１の上面より所定量突出するよう形成されている。また、図２に示されるように、試験用端子１６の突出高さ及びその形状は外部接続端子１４と等しくなるよう構成されているため、試験用端子１６を外部接続端子１４と同等に扱うことができる。
【００５５】
この試験用端子１６は、前記した再配線１５により回路領域１２内の試験用チップ端子１３Ａに接続されている。よって、試験用端子１６は、ウエハーレベルパッケージ１０Ａに対し試験を行なう時にのみ使用される端子となる。
【００５６】
絶縁層１７は例えばＳｉＯ2等の絶縁材を所定の膜厚で形成したものであり、回路領域１２に形成されている半導体チップ回路，チップ端子１３，及び再配線１５等を保護する機能を奏するものである。本実施例では、この絶縁層１７は半導体ウエハー１１上の全面に形成されているが、前記した外部接続端子１４及び試験用端子１６は、この絶縁層１７を介してその外部に露出するよう（突出するよう）構成されている。よって、絶縁層１７を半導体ウエハー１１上に形成した後においても、外部接続端子１４及び試験用端子１６を用いて半導体チップ回路と電気的な導通を図ることができる構成となっている。
【００５７】
ここで、上記構成とされたウエハーレベルパッケージ１０Ａにおいて、試験用端子１６の配設位置に注目する。前記したように、試験用端子１６は再配線１５により試験用チップ端子１３Ａに接続されている。また、再配線１５の引き出し位置は回路領域１２内に限定されるものではなく、外部領域１８に引き出すこともできる。
【００５８】
そこで、本実施例では、再配線１５を回路領域１２の外部位置に引き出し、この外部領域１８に試験用端子１６の配設した構成としたことを特徴としている。また、ウエハーレベルパッケージ１０Ａを個片化し半導体装置４０として使用する場合には、ウエハーレベルパッケージ１０Ａに対して切断処理（スクライブ）が行なわれるが、試験用端子１６の形成位置はこのスクライブがされる位置（スクライブライン）上にあるよう構成されている。尚、図３に一点鎖線で示す位置がスクライブラインである。
【００５９】
上記のように本実施例に係るウエハーレベルパッケージ１０Ａでは、試験用チップ端子１３Ａを再配線１５により回路領域１２の外部位置（外部領域１８）に引き出し、この外部領域１８に引き出された再配線１５に絶縁層１７から露出した試験端子１６を設けた構成としている。これにより、絶縁層１７を配設した後においても試験端子１６を用いることが可能となる。
【００６０】
よって、試験実施時には外部接続端子１４と共に試験端子１６を用いて試験を行なうことができるため、従来では絶縁層１７を配設する前に行っていたＰＴ（予備試験）と、絶縁層１７の配設後に行っていたＦＴ（最終試験）を一括的に行なうことが可能となる。このように、一括的にフルテストを行なうことが可能となることにより、従来では２工程に分けて実施していた試験工程を１回でまとめて実施でき、よって試験工程（製造工程）の簡略化及び製造コストの低減を図ることができる。
【００６１】
また、試験端子１６は、再配線１５を配設することにより外部領域１８（回路領域１２の外部）に形成されている。従って、試験端子１６を設けても回路領域１２の面積が大きくなるようなことはない。よって、半導体装置４０として用いる場合には、半導体装置４０の小型化を図ることができる。
【００６２】
更に、試験端子１６が形成される外部領域１８は、ウエハーレベルパッケージ１０Ａが切断されて個々の半導体装置４０とされる際に除去される部分である。よって、半導体装置４０が個片化された状態では、試験端子１６は外部領域１８と共に除去され半導体装置４０に残存することはない。従って、ウエハーレベルパッケージ１０Ａに試験端子１６を設けても、個片化した状態の半導体装置４０の使用条件を妨げるようなことはない。
【００６３】
尚、上記した実施例では、試験端子１６をスクライブライン上に形成下構成を示したが（図３参照）、試験端子１６の形成位置は必ずしもスクライブライン上に限定されるものではなく、外部領域１８であればスクライブライン以外の位置（例えば、半導体ウエハー１１の外周位置等）に設けた構成としてもよい。続いて、本発明の第２実施例について説明する。
【００６４】
図４は、本発明の第２実施例であるウエハーレベルパッケージ１０Ｂを示している。尚、図４において、先に図１乃至図３を用いて説明した第１実施例に係るウエハーレベルパッケージ１０Ａの構成と対応する構成については同一符号を付してその説明を省略する。また、後に図５乃至図２０を用いて説明する各実施例についても同様とする。
【００６５】
本実施例に係るウエハーレベルパッケージ１０Ｂは、半導体ウエハー１１の上部に先ず再配線層１９を形成し、この再配線層１９の上部に外部接続端子１４，試験端子１６，及び封止樹脂２２（絶縁材）を配設した構成としている。再配線層１９は、再配線１５，絶縁膜２０，及びスルーホール２１等により構成されている。
【００６６】
絶縁膜２０は例えばＳｉＯ2 等の絶縁材よりなり、その上面に再配線１５が所定のパターンで形成されている。また、絶縁膜２０にはスルーホール２１が形成されており、回路領域１２に形成されたチップ端子１３と再配線１５は、このスルーホール２１により電気的に接続された構成となっている。
【００６７】
封止樹脂２２は例えばエポキシ系の樹脂であり、例えば金型を用いたモールド法により半導体ウエハー１１の全面に形成されている。また、前記した外部接続端子１４及び試験端子１６は、この封止樹脂２２を介してその上部に突出し、外部と電気的な接続を行ないうる構成となっている。上記構成とされたウエハーレベルパッケージ１０Ｂにおいても、先に説明した第１実施例に係るウエハーレベルパッケージ１０Ａと同等の作用効果を実現できる。
【００６８】
更に、本実施例では、半導体ウエハー１１の上部に、一般に樹脂パッケージ材料として用いられているエポキシ系樹脂よりなる封止樹脂２２を設けたため、半導体ウエハー１１（半導体チップ回路，配線層１５等）の保護をより確実に行なうことができ、ウエハーレベルパッケージ１０Ｂの信頼性の向上を図ることができる。尚、封止樹脂２２の材質はエポキシ系樹脂に限定されるものではなく、例えばポリイミド等の他の樹脂を用いることも可能である。
【００６９】
続いて、本発明の第３実施例について説明する。図５は、本発明の第３実施例であるウエハーレベルパッケージ１０Ｃを示している。
【００７０】
先に図１乃至図３を用いて説明した第１実施例に係るウエハーレベルパッケージ１０Ａでは、外部接続端子１４をチップ端子１３Ｂ上に直接形成した構成について説明した。これに対して本実施例では、回路領域１２の内部に内部用再配線２３を形成することにより、チップ端子１３Ｂの形成位置と外部接続端子１４の形成位置を異ならせたことを特徴とするものである。
【００７１】
このように、外部接続端子１４の形成位置は、必ずしもチップ端子１３Ｂの形成位置と一致させる必要はない。また、外部接続端子１４の形成位置とチップ端子１３Ｂの形成位置を異ならせることにより、回路領域１２内における半導体チップ回路の回路構成に自由度を持たせることができる。
【００７２】
続いて、本発明の第４実施例について説明する。図６は、本発明の第４実施例であるウエハーレベルパッケージ１０Ｄを示している。
【００７３】
本実施例に係るウエハーレベルパッケージ１０Ｄは、外部領域１８に引き出された再配線１５の途中位置にヒューズ２４を配設したことを特徴とするものである。このヒューズ２４は、試験用チップ端子１３Ａと試験端子１６との間に過剰給電が行なわれることを防止する機能を奏するものである。尚、試験用チップ端子１３Ａは電源供給端子であり、試験端子１６は給電配線４２に接続されている。
【００７４】
例えば、ウエハーレベルパッケージに対してバーンイン試験を行なう場合、個々の半導体チップ回路に独立して給電配線を設けることが難しい場合が多く、本実施例のように給電配線４２を複数の半導体チップ回路で共有すれば安価にバーンイン試験を実施することができる。
【００７５】
しかるに、給電配線４２を複数の半導体チップ回路で共有した場合、ＤＣ不良（電源ショート不良）の半導体チップ回路が含まれていると、他の正常な半導体チップ回路において焼損の危険がある。よって、試験用チップ端子１３Ａと試験端子１６との間に過剰給電を防止するヒューズ２４を設けることにより、不良半導体チップ回路の存在により過剰給電があったとしても、ヒューズ２４が切断されることにより正常な半導体チップ回路が損傷することを防止することが可能となる。
【００７６】
また、このヒューズ２４は外部領域１８に配設されているため、半導体装置４０が個片化される際にヒューズ２４は除去され、このヒューズ２４が半導体装置４０に残存することはない。よって、ヒューズ２４を設けても個片化した状態の半導体装置４０の使用条件を妨げるようなことはない。
【００７７】
続いて、本発明の第５実施例について説明する。図７は、本発明の第５実施例であるウエハーレベルパッケージ１０Ｅを示している。
【００７８】
本実施例に係るウエハーレベルパッケージ１０Ｅは、複数の回路領域１２毎に形成されている試験端子１６が、外部領域１８に形成された共通配線２５によりそれぞれ接続されていることを特徴としている。この構成とすることにより、一つの試験端子１６に試験信号を供給することにより、この共通配線２５を用いて複数の試験端子１６に同時に試験信号を供給することができるため、配線数の削減を図ることができる。また、個々の試験端子１６に試験信号を個別に供給する構成に比べ、試験効率の向上を図ることができる。
【００７９】
また、共通配線２５が形成される外部領域１８は、ウエハーレベルパッケージ１０Ｅが切断されて個々の半導体装置４０とされる際に除去される部分であるため、ウエハーレベルパッケージ１０Ｅに共通配線２５を設けても、個片化した状態の半導体装置４０の使用条件を妨げるようなことはない。
【００８０】
続いて、本発明の第６実施例について説明する。図８は、本発明の第６実施例であるウエハーレベルパッケージ１０Ｆを示している。
【００８１】
本実施例に係るウエハーレベルパッケージ１０Ｆは、半導体ウエハー１１上に複数形成されている半導体チップ回路に形成されているチップ端子１３間を連絡配線２６で接続したことを特徴とするものである。具体的には、図８に示す例では、回路領域１２Ａに形成されているチップ端子１３Ｃと、回路領域１２Ｂに形成されているチップ端子１３Ｄが、連絡配線２６により接続された構成を示している。
【００８２】
半導体チップ回路に形成されるチップ端子１３には、試験実施時には接続しておいた方が試験効率の向上及び配線数の低減を図れるものがある。よって、このようなチップ端子１３（１３Ｃ，１３Ｄ）を連絡配線２６を用いて接続しておくことにより、試験効率の向上及び配線数の低減を図ることができる。
【００８３】
また、連絡配線２６が形成される外部領域１８は、ウエハーレベルパッケージ１０Ｆが切断されて個々の半導体装置４０とされる際に除去される部分であるため、ウエハーレベルパッケージ１０Ｆに連絡配線２６を設けても、個片化した状態の半導体装置４０の使用条件を妨げるようなことはない。
【００８４】
続いて、本発明の第７実施例について説明する。図９は、本発明の第７実施例であるウエハーレベルパッケージ１０Ｇを示している。
【００８５】
本実施例に係るウエハーレベルパッケージ１０Ｇは、第６実施例と同様に外部領域１８に共通配線２５を形成すると共に、複数の回路領域１２から引き出された再配線１５をこの共通配線２５に接続した構成とされている。また、共通配線２５の一部に試験パッド２７を形成すると共に、この試験パッド２７が絶縁層１７（或いは、封止樹脂２２）から露出するよう形成したことを特徴とする。
【００８６】
この構成によれば、複数の回路領域１２に対応して複数形成された再配線１５が共通配線２５に接続された構成とされているため、試験パッド２７に試験信号を供給することにより、この共通配線２５を用いて複数の半導体チップ回路に同時に試験信号を供給することができるため、配線数の削減を図ることができる。また、個々の半導体チップ回路に試験端子１６を設ける必要がなくなるため、ウエハーレベルパッケージ１０Ｇの構造の簡単化及び製造工程の簡略化を図ることができる。
【００８７】
続いて、本発明の第８実施例について説明する。図１０は、本発明の第８実施例であるウエハーレベルパッケージ１０Ｈを示している。
【００８８】
本実施例に係るウエハーレベルパッケージ１０Ｈは、回路領域１２内に機能の異なる複数のユニット２８，２９を混載した構成とされている。そして、この複数のユニット２８，２９の中の単独のユニット、または複数組み合わされたユニットから再配線１５を外部領域１８に引き出し、この再配線１８に試験端子１６を形成した構成とされている。
【００８９】
具体的には、本実施例では回路領域１２内にロジック部(LOGIC部）２８とランダムアクセスメモリ部（ＲＡＭ部）２９を有した構成とされており、このLOGIC部２８とＲＡＭ部２９は内部配線３０により接続されている。また、LOGIC部２８にはチップ端子が形成されており、このチップ端子には外部接続端子１４が配設されている。
【００９０】
このＲＡＭ，ＬＯＧＩＣ等の性質、機能のことなるユニットが混載された半導体装置はシステムＬＳＩと称せられ、またこのシステムＬＳＩは半導体装置の高密度化，高性能化に伴い増加する傾向にある。しかるに、システムＬＳＩでは、内設されるユニットを個々に単独で試験することが難しい。
【００９１】
何故なら、これらのユニットは、同一の回路領域１２内で内部配線３０により結線されており、最終的には外部接続端子１４から直接アクセスできないユニットが存在するためである。例えば本実施例の構成では、 LOGIC部２８とＲＡＭ部２９が内部配線３０により接続されているため、外部接続端子１４は LOGIC部２８へのアクセス端子として機能し、外部接続端子１４によりＲＡＭ部２９に直接アクセスすることはできない。
【００９２】
このシステムＬＳＩ全体の機能としては、 LOGIC部２８は内部配線３０を経由してＲＡＭ部２９にアクセスし、ＲＡＭ部２９のデータを LOGIC部２８がもらいこれを処理し、その上で外部接続端子１４から外部に出力する。従って、従来構成のシステムＬＳＩでは、ＲＡＭ部２９に直接アクセスすることはできず、よってＲＡＭ部２９を単独で試験することはできなかった。
【００９３】
しかるに本実施例の構成によれば、従来では単独で試験することができなかったユニットであるＲＡＭ部２９から再配線１５を外部領域１８に引き出すと共に、この再配線１５に試験端子１６を形成したことにより、外部接続端子１４と直接接続されていないユニットであるＲＡＭ部２９に対して試験を行なうことが可能となる。
【００９４】
このように、従来では単独で試験を行なえなかったＲＡＭ部２９（ユニット）に対して試験を行なうことが可能となることにより、試験の信頼性を向上させることができる。また、再配線１５及び試験端子１６は、ウエハーレベルパッケージ１０Ｈを切断し半導体装置４０に個片化した際に除去されるため、個片化した状態の半導体装置４０の使用条件を妨げるようなことはない。
【００９５】
続いて、本発明の第９実施例について説明する。図１１は、本発明の第９実施例であるウエハーレベルパッケージ１０Ｉを示している。本実施例に係るウエハーレベルパッケージ１０Ｉは、回路領域１２内にバーンイン試験専用回路３２(Built In Self Test:以下、ＢＩＳＴという）を組み込むと共に、このＢＩＳＴ３２から再配線１５を外部領域１８に引き出し、この引き出し位置において再配線１５に試験端子１６を形成したことを特徴とするものである。
【００９６】
このＢＩＳＴ３２を組み込むことで、メイン回路部３１のテストをＢＩＳＴ３２が実施し、その結果だけを試験用チップ端子１３Ａから取り出す（読み出す）ことができる。しかし、このＢＩＳＴ３２の入出力端子となる試験用チップ端子１３Ａは、ウエハーパッケージ後の外部接続端子として残せないため、専らＰＴだけで使用されていた（ＦＴでは使用できなかった）。
【００９７】
これに対して本実施例では、ウエハーパッケージ後もＢＩＳＴ３２の入出力端子となる試験用チップ端子１３Ａに、試験端子１６及び再配線１５を介してアクセスできるため、ＦＴでＢＩＳＴ３２を使用した試験が可能となる。これにより、ＰＴの必要性は少なくなり、ＰＴをカットしてＦＴのみで試験（フルテスト）することが可能となる。
【００９８】
続いて、本発明の第１０実施例について説明する。図１２は、本発明の第１０実施例であるウエハーレベルパッケージ１０Ｊを示している。
【００９９】
本実施例に係るウエハーレベルパッケージ１０Ｊは、外部領域１８にバーンイン専用回路３２Ａ（以下、ＢＩ専用回路３２Ａという）を形成したことを特徴としている。具体的には、回路領域１２に形成された試験用チップ端子１３Ａから外部領域１８に向け再配線１５が形成されており、この再配線１５にＢＩ専用回路３２Ａが接続されている。
【０１００】
また、ＢＩ専用回路３２Ａから引き出された再配線１５には試験端子１６が形成されている。前記のように、ＢＩ専用回路３２Ａ及び再配線１５は外部領域１８に形成されている。尚、試験端子１６の形成位置は、ＢＩ専用回路３２Ａの上部に直接形成した構成としてもよい。
【０１０１】
ところで、ウエハーレベルパッケージ及び通常のウエハー（以下、ウエハーレベルパッケージと通常のウエハーを総称してウエハーという）は、ウエハー状態でのフルテストについては殆ど行なわれていなかった。この理由の一つには、特にウエハー状態ではバーンイン試験を実施するのが困難であることがある。
【０１０２】
即ち、現在のコンタクタ技術では、ウエハーに形成された各半導体チップ回路に形成されている多数の端子（外部接続端子１４，及び試験端子１６）に対し、その全てに一括的にコンタクトすることが難しい。これは、ウエハーに形成された端子数は数万と膨大な上、端子ピッチも狭いことによる。
【０１０３】
そこで、この問題点を解決するためにＢＩ専用回路３２Ａを回路領域１２内に組み込み、数端子（バーンイン専用回路にアクセスするバーンイン用端子）にコンタクトする方法の実施が進められている。しかるに、ＢＩ専用回路３２Ａを回路領域１２内に組み込んだ従来のウエハーレベルパッケージでは、バーンイン用端子が外部接続端子１４と共に半導体装置４０に残存してしまい、前記したと同様の問題点が生じる。
【０１０４】
これに対して本実施例の構成では、ＢＩ専用回路３２Ａから再配線１５を外部領域１８に引き出し、この引き出し位置において再配線１５に試験端子１６（バーンイン用端子として機能する）を形成したことにより、試験端子１６を介してＢＩ専用回路３２Ａにアクセスすることにより、絶縁層１７（封止樹脂２２）を配線した後においてもＢＩ専用回路３２Ａを用いることが可能となる。
【０１０５】
よって、ウエハーレベルパッケージ１０Ｉに対してバーンイン試験を行なうことが可能となり、より信頼性の高い試験を行なうことができる。また、試験端子１６は半導体装置４０に個片化する時に除去されるため、よって試験端子１６が個片化した状態の半導体装置４０の使用条件を妨げるようなことはない。続いて、本発明の第１１実施例について説明する。
【０１０６】
図１３は、本発明の第１１実施例であるウエハーレベルパッケージ１０Ｋを示している。
【０１０７】
本実施例に係るウエハーレベルパッケージ１０Ｋは、半導体ウエハー１１上の外部領域１８に、試験履歴記録部３３（試験履歴格納部）を形成したことを特徴とするものである。この試験履歴記録部３３は、外部領域１８に形成された記録用再配線３５により、半導体ウエハー１１上に形成されている全ての半導体チップ回路に接続されている。また、試験履歴記録部３３にはアクセス端子３４（入出力端子）が設けられている。
【０１０８】
このアクセス端子３４は半導体ウエハー１１上に形成された絶縁層１７（封止樹脂２２）の上部に突出した構成とされており、よって絶縁層１７（封止樹脂２２）を配設した後においてもアクセス端子３４により試験履歴記録部３３にアクセスすることができる。従って、試験履歴記録部３３にアクセスすると、試験履歴，不良半導体チップ回路の位置等の試験データを格納／取り出しを行なうことができる。
【０１０９】
ところで、絶縁層１７或いは封止樹脂２２を配設された状態のウエハーレベルパッケージ１０Ｋは、半導体ウエハー１１全体が樹脂（黒色樹脂が多い）よりなる絶縁層１７或いは封止樹脂２２に覆われているため、外観識別することが困難である。また、半導体チップ回路は半導体ウエハー１１上に高密度に配設されているため、膨大な量の試験履歴情報を文字，記号等によりウエハーレベルパッケージ１０Ｋの外周部分に印字，捺印等するのは困難である。
【０１１０】
しかるに、試験履歴記録部３３を設けることにより、ウエハーレベルパッケージ１０Ｋの試験履歴が膨大な量であっても、容易にこれを書き込み／読み出しすることができ、試験効率及び試験精度の向上を図ることができる。また、試験履歴記録部３３は外部領域１８に設けられているため半導体装置４０に個片化する時に除去される。よって、試験履歴記録部３３が個片化した状態の半導体装置４０の使用条件を妨げるようなことはない。
【０１１１】
続いて、本発明の第１２実施例について説明する。図１４は、本発明の第１２実施例であるウエハーレベルパッケージ１０Ｌを示している。
【０１１２】
本実施例に係るウエハーレベルパッケージ１０Ｌは、半導体ウエハー１１上の外部領域１８に、半導体チップ回路に対して試験を行なう試験サポート用素子３６を配設すると共に、各回路領域１２に形成された試験用チップ素子１３Ａに接続された再配線１５を共通配線２５を介して試験サポート用素子３６に接続した構成としている。
【０１１３】
試験サポート用素子３６は、例えば試験専用ＬＳＩや抵抗等の電気部品である。この試験サポート用素子３６を設けることにより、ウエハーレベル試験を効率化することができる。また、試験サポート用素子３６と試験用チップ素子１３Ａとの配線距離を短くできるため、特に高周波試験を行なう際に利益が大である。
【０１１４】
また、試験サポート用素子３６及び共通配線３５は外部領域１８に形成されているため、半導体装置４０に個片化する時に除去される。よって、試験サポート用素子３６及び共通配線３５が個片化した状態の半導体装置４０の使用条件を妨げるようなことはない。
【０１１５】
続いて、本発明の第１３実施例について説明する。図１５は、本発明の第１３実施例であるウエハーレベルパッケージ１０Ｍを示している。
【０１１６】
本実施例に係るウエハーレベルパッケージ１０Ｍは、識別エリア３７に試験端子１６及びダミー端子３８を所定の規則性を持たせて配設することにより、半導体ウエハー１１の識別を行ないうるよう構成したことを特徴とするものである。
【０１１７】
この識別エリア３７は半導体ウエハー１１の外部領域１８に形成されており、また試験端子１６は再配線１５により対応する各回路領域１２に接続されている。また、ダミー端子３８は、再配線１５に接続されていないが、その形状は試験端子１６と同等であり、絶縁層１７（封止樹脂２２）から外部に露出した構成となっている。
【０１１８】
前記したように、絶縁層１７或いは封止樹脂２２を配設された状態のウエハーレベルパッケージ１０Ｋは、外観識別することが困難である。しかるに、試験端子１６及びダミー端子３８は半導体ウエハー１１の特性（例えばインデックスマーク、品種記号、ロット判別）を示す所定の規則性を有して配置されており、かつ絶縁層１７（封止樹脂２２）から外部に露出した構成となっている。
【０１１９】
よって、この試験端子１６及びダミー端子３８の配置位置を見ることにより、半導体ウエハー１１を識別することが可能となり、外観識別が困難なウエハーレベルパッケージ１０Ｍであっても、識別処理を確実に行なうことができる。
【０１２０】
尚、この識別機能を有した試験端子１６及びダミー端子３８も半導体装置４０に個片化する時に除去されるため、試験端子１６及びダミー端子３８が個片化した状態の半導体装置４０の使用条件を妨げるようなことはない。また、試験端子１６の配置のみで識別が可能であれば、ダミー端子３８は必ずしも設ける必要はない。
【０１２１】
続いて、本発明の第１４実施例について説明する。図２０は、本発明の第１４実施例であるウエハーレベルパッケージ１０Ｎを示している。
【０１２２】
前記した各実施例に係るウエハーレベルパッケージ１０Ａ〜１０Ｍでは、再配線１５の上部に絶縁層１７或いは封止樹脂２２が配設される構成とされていた。これに対し、本実施例に係るウエハーレベルパッケージ１０Ｎは、再配線１５の上部に絶縁材（絶縁層１７，封止樹脂２２等）が配設されていないことを特徴とするものである（但し、半導体チップ回路と再配線１５との間には、絶縁用の薄膜が形成されている）。
【０１２３】
この構成では、再配線１５は常に外部に露出した状態となっている。従って、回路領域１２上に露出した再配線１５に試験端子１６を形成しておくことにより、ウエハーレベルパッケージ１０Ｎが製造された後でも各半導体チップ回路に対し試験を実施することができる。
【０１２４】
しかるに、前記したように、半導体チップ回路が形成された回路領域１２内にユーザが使用しない端子は配設したくない。そこで、試験端子１６に代えて、回路領域１２内に試験用コンタクト４１（図１８参照）が接続可能なフラットな接続パッドを形成することも考えられる。ところが、試験用コンタクト４１が適正に接続するためには接続パッドはある程度の面積を必要とするため、この構成では回路領域１２の面積が大きくなってしまう。
【０１２５】
これに対し本実施例に係るウエハーレベルパッケージ１０Ｎは、試験実施時に用いられるチップ端子１３を再配線１５により回路領域１２の外部位置に引き出し、かつ引き出された再配線１５に試験端子１６を設けたことにより、試験端子１６を設けても回路領域１２が大きくなるようなことはない。従って、回路領域１２に試験端子を設ける構成に比べ、回路領域１２の有効利用を図るこができ、また個片化した際には各半導体装置４０を小型化することができる。
【０１２６】
また、試験端子１６が形成される位置は、ウエハーレベルパッケージ１０Ｎが切断されて個々の半導体装置４０とされる際に除去される部位であるため、半導体装置４０が個片化された状態では、試験端子１６は半導体装置に残存することはない。よって、ウエハーレベルパッケージ１０Ｎに試験端子１６を設けても、個片化した状態の半導体装置４０の使用条件を妨げるようなことはない。
【０１２７】
続いて、本発明の一実施例であるウエハーレベルパッケージを用いた半導体装置の製造方法（以下、半導体装置製造方法という）について説明する。
【０１２８】
図１６乃至図１９は、半導体装置製造方法を説明するための図であり、図１６は半導体装置製造方法の工程図であり、図１７乃至図１９は具体的な製造方法を示す図である。尚、以下の製造方法の説明では、先に図４を用いて説明した第２実施例に係るウエハーレベルパッケージ１０Ｂから半導体装置４０を製造する方法を例に挙げて説明するものとする。
【０１２９】
図１６に示すように、本実施例に係る半導体装置製造方法は、大略するとパッケージ製造工程（ステップ１），試験工程（ステップ２），及び切断工程（ステップ３）を有している。パッケージ製造工程（ステップ１）は、図４に示した第２実施例に係るウエハーレベルパッケージ１０Ｂを製造する工程である。
【０１３０】
また、試験工程（ステップ２）は、試験端子１６及び外部接続端子１４を用いてウエハーレベルパッケージ１０Ｂに形成されている半導体チップ回路に対して試験を行なう工程である。更に、切断工程（ステップ３）は、試験工程の終了した後に、ウエハーレベルパッケージ１０Ｂの外部領域１８（スクライブライン）を切断することにより、個片化した半導体装置４０を製造する工程である。以下、各工程について詳述する。
【０１３１】
図７は、ウエハーレベルパッケージ１０Ｂを製造するパッケージ製造工程（ステップ１）を示している。ウエハーレベルパッケージ１０Ｂを製造するには、先ず図１７（Ａ）に示すように、回路領域１２が既に形成された半導体ウエハー１１を用意する。
【０１３２】
続いて、図１７（Ｂ）に示すように、半導体ウエハー１１の上部に絶縁膜２０（ＳｉＯ2膜）を所定の膜厚で形成すると共に、ホトリソグラフィ技術を利用してスルーホール２１となる小孔を形成する。次に、例えばメッキ法（スパッタリング法，蒸着法等の他の薄膜形成技術でも可能）を用いることにより絶縁膜２０上に導電膜を形成し、その後エッチング処理を行なうことにより、所定パターンを有した再配線１５を形成する。
【０１３３】
この際、前記の小孔内にも導電膜となる導電材は導入され、スルーホール２１が形成される。また、このスルーホール２１は、その下端が回路領域に形成されているチップ端子１３（１３Ａ，１３Ｂ）と電気的に接続されると共に、上端は再配線１５に電気的に接続される。これにより、半導体ウエハー１１の上部に再配線層１９が形成される。
【０１３４】
上記のように半導体ウエハー１１上に再配線層１９が形成されると、続いて図１７（Ｃ）に示されるように、外部接続端子１４及び試験端子１６の形成処理が行なわれる。前記したように、外部接続端子１４及び試験端子１６は同一形状を有しているため、一括的に形成することが可能である。このため、本実施例では外部接続端子１４と試験端子１６を一括的に形成している。
【０１３５】
具体的には、外部接続端子１４及び試験端子１６の形成位置に開口部を有するマスクを用いて、メッキ法（スパッタリング法，蒸着法等でも可能）を用いて外部接続端子１４及び試験端子１６を成長させる。各端子１４，１５の高さは、メッキ時間を制御することにより調整することが可能である。このように本実施例では、外部接続端子１４と試験端子１６を一括的に形成するため、各端子１４，１５を別個に形成する構成に比べて製造工程の簡略化を図ることが可能となる。
【０１３６】
尚、本実施例の場合、外部接続端子１４は半導体チップ回路に形成されたチップ端子１３Ｂ上に直接形成され、また試験端子１６は再配線１５の上部に形成される。また、試験端子１６の形成位置は、半導体チップ回路が形成された回路領域１２の外部位置、即ち外部領域１８に選定されている。
【０１３７】
上記のように、外部接続端子１４と試験端子１６が形成されると、続いて半導体ウエハー１１は図示しない金型に装着され、樹脂モールド処理が行なわれる。これにより、図１７（Ｄ）に示すように、半導体ウエハー１１の上部には封止樹脂２２が形成される。前記したように、この封止樹脂２２の材料としては、エポキシ系の樹脂を用いることが考えられる。
【０１３８】
この封止樹脂２２を形成する際、外部接続端子１４及び試験端子１６の上部所定範囲は封止樹脂２２から露出するようモールド処理が行なわれる。よって、封止樹脂２２（絶縁材）が配設された後においても、外部接続端子１４及び試験端子１６を用いて半導体チップ回路にアクセスすることは可能となる。以上説明した一連の処理を実施することにより、ウエハーレベルパッケージ１０Ｂは製造される。
【０１３９】
上記したパッケージ製造工程（ステップ１）が終了すると、続いて試験工程（ステップ２）が実施される。図１８は試験工程を示している。試験工程では、封止樹脂２２から露出している外部接続端子１４及び試験端子１６に対し、半導体装置テスター（図示せず）に接続された試験用コンタクタ４１を接触導通させる。そして、従来では２工程として行なわれていたＰＴ（予備試験）とＦＴ（最終試験）を一括的に実施する。
【０１４０】
即ち、本実施例によれば、封止樹脂２２（絶縁材）の形成後においても試験用チップ端子１３Ａに接続された試験端子１６を用いることが可能であり、よって試験実施時には外部接続端子１４と共に試験端子１６を用いて試験を行なうことができる。
【０１４１】
これにより、従来では封止樹脂２２を配設する前に行っていたＰＴと、封止樹脂２２の配設後に行っていたＦＴを一括的に行なうことができ（フルテストを行なうことができ）、試験工程の簡略化を図ることができる。また、ウエハーのまま行なっていたＰＴより外部接続端子１４の配設ピッチを大きくすることができる。よって、試験時に外部接続端子１４に接続されるコンタクタの精度を家訓和でき、用意にコンタクトすることが可能となる。
【０１４２】
尚、図１８に示す例では、外部接続端子１４及び試験端子１６に接続するコンタクタとしてプローブ状のものを示したが、メンブレンタイプのコンタクタを用いた構成としてもよい。また、上記試験により得られた情報は、先に図１３を用いて説明した第１１実施例に係るウエハーレベルパッケージ１０Ｋのように試験履歴記録部３３を設けている場合には、この試験履歴記録部３３に格納される。
【０１４３】
更に、ウエハーレベルパッケージ１０Ｂをウエハー状態で半導体装置として使用する場合には、後に説明する切断工程（ステップ３）を実施せず、ウエハー状態のままで実装基板等に対して実装処理等が行なわれる。上記したパッケージ製造工程（ステップ１）及び試験工程（ステップ２）が終了すると、続いて切断工程（ステップ３）が実施される。この切断工程では、図１９に示すように、外部領域１８をダイシングソー３９で切断除去することにより、個片化された半導体装置４０を形成する。
【０１４４】
このダイシングソー３９の切断位置（ダイシングライン）は、図３に一点鎖線で示したように外部領域１８とされている。また、ダイシングソー３９により切断処理を行なった時点で、半導体装置４０の平面視した状態に大きさは、回路領域１２の大きさと略等しくなるよう構成されている。即ち、製造される半導体装置４０は、リアルチップサイズパッケージとなっている。
【０１４５】
このように、ダイシングソー３９による切断位置は外部領域１８とされているため、切断工程を実施することにより外部領域１８に形成されている構成物（本実施例の場合は、再配線１５，試験端子１６）も一括的に除去される。よって、本実施例の構成によれば、この構成物１５，１６を除去するための工程を別個に設ける構成に比べて製造工程の簡略化を図ることが可能となる。
【０１４６】
また、再配線１５及び試験端子１６は、個片化された半導体装置４０には残存しないため、半導体装置４０の小型化を図ることができると共に、再配線１５及び試験端子１６が個片化した状態の半導体装置４０の使用条件を妨げるようなこともない。
【０１４７】
尚、本実施例に係る製造方法では、ウエハーレベルパッケージ１０Ｂの製造方法を例に挙げて説明したが、前記した第１及び第３乃至第１３実施例に係るウエハーレベルパッケージ１０Ａ，１０Ｃ〜１０Ｍも略同等の製造方法を利用して製造することができ、同等の作用効果を実現することができる。また、各実施例に係るウエハーレベルパッケージ１０Ａ，１０Ｃ〜１０Ｍにおいて、外部領域１８に形成された構成物は、切断工程において一括的に除去されるため、これらの構成物が個片化した状態の半導体装置４０の使用条件を妨げるようなことはない。
【図面の簡単な説明】
【０１４８】
【図１】本発明の第１実施例であるウエハーレベルパッケージの部分拡大した平面図である。
【図２】本発明の第１実施例であるウエハーレベルパッケージの部分拡大した断面図である。
【図３】本発明の第１実施例であるウエハーレベルパッケージの全体平面図である。
【図４】本発明の第２実施例であるウエハーレベルパッケージの部分拡大した断面図である。
【図５】本発明の第３実施例であるウエハーレベルパッケージの部分拡大した平面図である。
【図６】本発明の第４実施例であるウエハーレベルパッケージの部分拡大した平面図である。
【図７】本発明の第５実施例であるウエハーレベルパッケージの部分拡大した平面図である。
【図８】本発明の第６実施例であるウエハーレベルパッケージの部分拡大した平面図である。
【図９】本発明の第７実施例であるウエハーレベルパッケージの部分拡大した平面図である。
【図１０】本発明の第８実施例であるウエハーレベルパッケージの部分拡大した平面図である。
【図１１】本発明の第９実施例であるウエハーレベルパッケージの部分拡大した平面図である。
【図１２】本発明の第１０実施例であるウエハーレベルパッケージの部分拡大した平面図である。
【図１３】本発明の第１１実施例であるウエハーレベルパッケージの全体平面図である。
【図１４】本発明の第１２実施例であるウエハーレベルパッケージの部分拡大した平面図である。
【図１５】本発明の第１３実施例であるウエハーレベルパッケージの部分拡大した平面図である。
【図１６】本発明の一実施例であるウエハーレベルパッケージを用いた半導体装置の製造方法の工程図である。
【図１７】本発明の一実施例であるウエハーレベルパッケージを用いた半導体装置の製造方法を説明するための図である（パッケージ製造工程）。
【図１８】本発明の一実施例であるウエハーレベルパッケージを用いた半導体装置の製造方法を説明するための図である（試験工程）。
【図１９】本発明の一実施例であるウエハーレベルパッケージを用いた半導体装置の製造方法を説明するための図である（切断工程）。
【図２０】本発明の第１４実施例であるウエハーレベルパッケージの部分拡大した断面図である。
【符号の説明】
【０１４９】
１０Ａ〜１０Ｎ  ウエハーレベルパッケージ
１１  半導体ウエハー
１２，１２Ａ，１２Ｂ  回路領域
１３，１３Ｂ〜１３Ｄ  チップ端子
１３Ａ  試験用チップ端子
１４  外部接続端子
１５，１５Ａ，１５Ｂ  再配線
１６  試験端子
１７  絶縁層
１８  外部領域
１９  再配線層
２２  封止樹脂
２３  内部再配線
２４  ヒューズ
２５  共通配線
２６  連絡配線
２７  試験パッド
２８  ロジック部
２９  ＲＡＭ部
３０  内部配線
３１  メイン回路部
３２  ＢＩＳＴ
３２Ａ  ＢＩ専用回路
３３  試験履歴記録部
３４  アクセス端子
３５  記録用配線
３６  試験サポート素子
３７  識別エリア
３８  ダミー端子
３９  ダイシングソー
４０  半導体装置
４１  試験用コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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