(57)【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板に集積形成された不揮発性メモリセルを配列したメモリセルアレイ及びメモリセル以外の回路素子と、
このメモリセルアレイ及びメモリセル以外の回路素子の上に層間絶縁膜を介して形成され、前記メモリセルアレイの領域上にパターン形成された信号線の層数がｍ、メモリセル以外の回路素子の領域上にパターン形成された信号線の層数がｎ（但し、ｎ＞ｍ）である多層配線と、
前記メモリセルアレイの領域では前記ｍ層目の信号線を覆って形成されると共に前記メモリセル以外の回路素子の領域上ではその表面に前記第ｎ層目の信号線が形成され、前記メモリセルアレイの領域及び前記メモリセル以外の回路素子の領域において、前記ｍ層の信号線による段差を解消するように実質的に平坦化された層間絶縁膜と、
前記メモリセルアレイの領域上では前記層間絶縁膜上に平坦に形成され、メモリセル以外の回路素子の領域上では第ｎ層の信号線上に形成されたパシベーション膜と
を有することを特徴とする半導体装置。
【請求項２】
前記信号線は金属配線からなるものである
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記パシベーション膜は、少なくともその最上層がプラズマＣＶＤにより形成されたシリコン窒化膜である
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記パシベーション膜の下に、前記メモリセル以外の回路素子の領域における第ｍ層より上の少なくとも１層の信号線と同じ配線材料膜が前記メモリセルアレイの領域上一面を覆うプレート電極として残されており、
当該プレート電極は、外部からの不純物の前記メモリセルアレイへの侵入を遮断する
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記プレート電極は、前記半導体基板における前記メモリセルアレイの領域に設けられた端子に接続されている
ことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記メモリセルアレイは、データ記憶を行うメモリセルアレイ本体と、このメモリセルアレイ本体のメモリセルの基準しきい値を得るための基準メモリセルアレイとを有し、且つ
前記プレート電極は前記メモリセルアレイの領域の内前記メモリセルアレイ本体の領域上にのみ配設されている
ことを特徴とする請求項４記載の半導体装置。
【請求項７】
半導体基板に不揮発性メモリセルを配列したメモリセルアレイ及びメモリセル以外の回路素子を集積形成する工程と、
前記メモリセルアレイ及びメモリセル以外の回路素子の上に層間絶縁膜を介して、メモリセルアレイの領域上にパターン形成された信号線の層数がｍ、メモリセル以外の回路素子の領域上にパターン形成された信号線の層数がｎ（但し、ｎ＞ｍ）である多層配線を形成すると共に、前記メモリセルアレイの領域上では最上層配線層の段差を解消するように表面が実質的に平坦化されてなる層間絶縁膜を形成する工程と、
前記メモリセルアレイの領域上では前記層間絶縁膜上を平坦に覆い、メモリセル以外の回路素子の領域上では前記多層配線を覆うパシベーション膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記多層配線を形成する工程は、前記メモリセルアレイの領域及びメモリセル以外の回路素子の領域に第ｍ層までの信号線を形成した後、その上に層間絶縁膜を実質的に平坦な表面をもって堆積し、メモリセル以外の回路素子の領域における第ｍ層より上の少なくとも１層の信号線をパターン形成する工程で、その配線材料膜を前記メモリセルアレイの領域上一面を覆うプレート電極として残し、当該プレート電極により、外部からの不純物の前記メモリセルアレイへの侵入を遮断するようにしたことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
メモリセルアレイの領域及びメモリセル以外の回路素子の領域を有する半導体基板と、
前記メモリセルアレイの領域に設けられた、複数の不揮発性メモリセルを含むメモリセルアレイと、
前記メモリセル以外の回路素子の領域に設けられた、前記メモリセル以外の回路素子と、
前記メモリセルアレイの領域にパターン形成された前記メモリセルアレイの上に形成される、層数ｍの配線層を含む第１多層配線構造と、
前記メモリセル以外の回路素子の領域にパターン形成された前記メモリセル以外の回路素子の上に形成される、層数ｎの配線層を含む第２多層配線構造と、
前記メモリセルアレイの領域では前記ｍ層目の信号線を覆って形成されると共に前記メモリセル以外の回路素子の領域上ではその表面に前記第ｎ層目の信号線が形成され、前記メモリセルアレイの領域及び前記メモリセル以外の回路素子の領域において、前記ｍ層の信号線による段差を解消するように実質的に平坦化された層間絶縁膜と、
前記メモリセルアレイの領域上では前記層間絶縁膜上に平坦に形成され、メモリセル以外の回路素子の領域上では第ｎ層の信号線上に形成されたパシベーション膜と、を備え、
前記第１及び第２多層配線構造は、前記半導体基板に到達する少なくとも一つのコンタクトホールを含む絶縁膜上に形成されており、
ｎ＞ｍである
ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性メモリセルアレイと共に、ロジック回路等のメモリセル以外の回路素子を集積形成した半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリセルアレイを搭載した半導体装置においては通常、メモリセルアレイ領域と、ロジック回路やメモリセル駆動回路等のメモリセル以外の回路（以下、周辺回路という）の領域に同じ配線構造が用いられる。これまで実用化されている不揮発性メモリでは、メモリセルアレイ領域上には、１層又は２層の金属配線が形成されている。メモリセルアレイ領域の最上層配線は微細なデザインルールでパターン加工されるため、最上層配線の上に形成されるパシベーション膜のカバレージが悪くなる。
【０００３】
図９は、メモリセルアレイ領域及び周辺回路領域に二層配線構造を用いた場合の従来の断面構造を示す。シリコン基板１には、浮遊ゲートと制御ゲートを持つ不揮発性メモリセルＭＣを有するメモリセルアレイと通常のＭＯＳトランジスタＱを有する周辺回路が形成される。この上に層間絶縁膜２を介して第１層金属配線３が形成され、更に層間絶縁膜４を介して第２層金属配線５が形成される。第２層金属配線５の上にはパシベーション膜６が形成される。
【０００４】
パシベーション膜６には通常、水分や不純物を透過し難いプラズマＣＶＤによるシリコン窒化膜（以下、プラズマ窒化膜という）が用いられる。このプラズマ窒化膜は、層間絶縁膜４に用いられるＴＥＯＳ（tetraethyloxysilane ）膜やＳＯＧ（spin-on-glass ）膜に比べてステップカバレージが格段に悪い。このため、第２層配線５が微細ピッチで配設された場合、図９に示すように、膜厚の薄い部分７やボイド８等の欠陥が生じる。膜厚の薄い部分７は、パシベーション膜６の機能を損ない、外部からの可動イオンや水分の侵入をもたらして、メモリセルアレイの信頼性低下の原因となる。ボイド８は、工程中に不純物を取り込み易く、これもメモリセルアレイに悪影響を与える。これらの可動イオンや水分の侵入は、通常のＭＯＳトランジスタ回路では問題にならない量であっても、不揮発性メモリではデータ破壊の原因になる。
【０００５】
例えば、ＮＯＲ型フラッシュメモリの場合、メモリセルアレイ領域では、第１層金属配線がビット線、第２層金属配線がワード線の裏打ち配線として用いられる。ワード線の裏打ち配線は、各ワード線毎に配設する場合と、複数本のワード線に対して１本配設する場合とがあるが、特に前者の場合、裏打ち配線のピッチは微細になり、パシベーション膜の欠陥の影響が大きい。また配線ピッチがたとえ広くても、各配線の段差部分でカバレージが悪くなるから、可動イオンや水分の侵入が問題になる。
【０００６】
【発明が解決しようとする課題】
以上のように従来の不揮発性メモリでは、メモリセルアレイ領域と周辺回路領域とに同様の配線構造を用いるために、最上層のパシベーション膜の欠陥によりメモリセルアレイの信頼性が損なわれるという問題があった。これに対し、最上層配線を形成した後、更にその配線層上を絶縁膜で平坦化した上でパシベーション膜を平坦面に形成する方法も考えられるが、これは工程数の増大によりコスト増大を招く。
【０００７】
また、メモリセルアレイ領域の上に金属配線があると、紫外線照射によりメモリセルアレイを中性化する場合、紫外線は金属配線層を透過しないため、配線ピッチが密で層数が多い程、中性化に要する時間がかかるという問題もある。
【０００８】
更に、不揮発性メモリセルは通常、製造工程中にチャージングダメージを受けて劣化するという問題がある。これは主に配線工程中に生じるダメージであり、従ってメモリセルアレイ領域上の配線層が多くなると、それだけダメージが大きくなる。
【０００９】
この発明は、この様な事情を考慮してなされたもので、配線構造を改良してメモリセルアレイ領域の信頼性向上を図った半導体装置とその製造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板と、この半導体基板に集積形成された不揮発性メモリセルを配列したメモリセルアレイ及びメモリセル以外の回路素子と、このメモリセルアレイ及びメモリセル以外の回路素子の上に層間絶縁膜を介して形成され、前記メモリセルアレイの領域上にパターン形成された信号線の層数がｍ、メモリセル以外の回路素子の領域上にパターン形成された信号線の層数がｎ（但し、ｎ＞ｍ）である多層配線と、前記メモリセルアレイの領域では前記ｍ層目の信号線を覆って形成されると共に前記メモリセル以外の回路素子の領域上ではその表面に前記第ｎ層目の信号線が形成され、前記メモリセルアレイの領域及び前記メモリセル以外の回路素子の領域において、前記ｍ層の信号線による段差を解消するように実質的に平坦化された層間絶縁膜と、前記メモリセルアレイの領域上では前記層間絶縁膜上に平坦に形成され、メモリセル以外の回路素子の領域上では第ｎ層の信号線上に形成されたパシベーション膜とを有することを特徴とする。
【００１２】
この発明に係る半導体装置はさらに、メモリセルアレイ領域及びこの隣に位置する周辺回路領域を有する半導体基板と、前記メモリセルアレイ領域に設けられた、複数の不揮発性メモリセルを含むメモリセルアレイと、前記周辺回路領域に設けられた、前記不揮発性メモリセル以外の回路素子で形成される周辺回路と、前記メモリセルアレイ領域の前記メモリセルアレイの上に形成される、層数ｍの配線層を含む第１多層配線構造と、前記周辺回路領域の前記周辺回路の上に形成される、層数ｎの配線層を含む第２多層配線構造と、を備え、前記第１及び第２多層配線構造は、前記半導体基板に到達する少なくとも一つのコンタクトホールを含む絶縁膜上に形成されており、ｎ＞ｍであることを特徴とする。
この発明において信号線は、例えば金属配線である。またパシベーション膜には、例えば少なくともその最上層がプラズマＣＶＤにより形成されたシリコン窒化膜が用いられる。
【００１３】
またこの発明において好ましくは、パシベーション膜の下に、メモリセル以外の回路素子の領域における第ｍ層より上の少なくとも１層の信号線と同じ配線材料膜が前記メモリセルアレイの領域上一面を覆うプレート電極として残され、当該プレート電極は、外部からの不純物の前記メモリセルアレイへの侵入を遮断するものとする。更にこの場合好ましくは、プレート電極は、半導体基板におけるメモリセルアレイの領域に設けられた端子に接続される。
【００１４】
この発明において、メモリセルアレイが、データ記憶を行うメモリセルアレイ本体と、このメモリセルアレイ本体のメモリセルの基準しきい値を得るための基準メモリセルアレイとを有する場合に、プレート電極はメモリセルアレイの領域の内メモリセルアレイ本体の領域上にのみ配設されるものとする。
【００１５】
この発明による半導体装置の製造方法は、半導体基板に不揮発性メモリセルを配列したメモリセルアレイ及びメモリセル以外の回路素子を集積形成する工程と、前記メモリセルアレイ及びメモリセル以外の回路素子の上に層間絶縁膜を介して、メモリセルアレイの領域上における信号線の層数がｍ、メモリセル以外の回路素子の領域上における信号線の層数がｎ（但し、ｎ＞ｍ）である多層配線を形成する工程と、前記メモリセルアレイの領域上では最上層配線層の段差を解消するように表面が実質的に平坦化されてなる層間絶縁膜上に、前記多層配線を覆うパシベーション膜を形成する工程とを有することを特徴とする。
【００１６】
多層配線を形成する工程は、好ましくは、メモリセルアレイの領域及びメモリセル以外の回路素子の領域に第ｍ層までの信号線を形成した後、その上に層間絶縁膜を実質的に平坦な表面をもって堆積し、メモリセル以外の回路素子の領域における第ｍ層より上の少なくとも１層の信号線をパターン形成する工程で、その配線材料膜を前記メモリセルアレイの領域上一面を覆うプレート電極として残すようにする。
【００１７】
更に、プレート電極として残される配線材料膜の堆積前に、メモリセルアレイの領域に紫外線を照射してメモリセルアレイを中性化する工程を入れることが好ましい。
【００１８】
この発明においては、メモリセルアレイ領域の信号線の層数を周辺回路領域のそれより少なくしている。従って、周辺回路領域において最上層の信号線を形成するためにその下の層間絶縁膜を平坦化することにより、メモリセルアレイ領域では最上層の信号線の上が平坦化されるから、パシベーション膜は少なくともメモリセルアレイの領域では平坦面に堆積することができ、従ってボイド等の欠陥のない状態で厚く形成することができる。これにより、パシベーション膜にプラズマ窒化膜等のステップカバレージの悪い膜を用いたとしても、メモリセルアレイ領域上では欠陥のないパシベーション膜となり、メモリセルアレイの信頼性劣化を防止することが可能になる。また、メモリセルアレイ領域には最上層の信号線がなくなることから、紫外線照射によるメモリセルの初期化に要する時間も短縮される。
【００１９】
また、周辺回路領域の最上層の信号線を形成する工程で、その配線材料膜をメモリセルアレイ領域には配線状にパターニングされない状態のプレート電極として残すことにより、平坦なパシベーション膜の下で平坦なプレート電極がメモリセルアレイを覆うことになり、これにより外部からの汚染や水分等のメモリセルアレイへの侵入を一層効果的に遮断することができる。なお、プレート電極としてメモリセルアレイ領域に残す配線材料膜は、必ずしも周辺回路領域の最上層配線材料である必要はなく、メモリセルアレイ領域での最上層の信号線より上の配線材料であればよい。
【００２０】
メモリセルアレイ領域に上述のようにプレート電極を配設した場合には、紫外線照射によるメモリセルアレイの中性化（初期化）が、配線工程が終了した後では困難になる。しかし、メモリセルアレイが電気的書き換え可能なメモリセルである場合には、データ記憶を行うメモリセルアレイ本体と別に設けられる書き換えの基準しきい値を発生する基準メモリセルアレイに紫外線照射ができればよい。従ってこの場合には、プレート電極はメモリセルアレイ本体のみを覆い、基準メモリセルアレイの領域にはプレート電極を設けないようにすればよい。
【００２１】
更に、プレート電極を形成した後は紫外線照射が困難であるから、メモリセルアレイの初期化のためには、配線工程中のプレート電極として残す配線材料膜形成の直前に紫外線照射の工程を入れることが有効である。
【００２２】
また、メモリセルアレイ領域に残すプレート電極は、メモリセルが形成される基板或いはウェルにおける拡散層等からなる端子に電気的に接続することにより、その後の配線工程でのメモリセルに加わるチャージングダメージを回避することができる。
【００２３】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図１は、この発明の一実施例による半導体装置の要部断面図であり、スタックゲート構造の不揮発性メモリセルＭＣを配列したメモリセルアレイの領域と、ＭＯＳトランジスタＱを含む周辺回路の領域の断面を示している。メモリセルアレイ領域の金属配線は２層配線構造とし、周辺回路領域の金属配線は３層配線構造としている。
【００２４】
製造工程に従って説明すると、シリコン基板１０のメモリセルアレイ領域には、ゲート絶縁膜を介して積層された浮遊ゲート１１と制御ゲート１２、及びソース、ドレインとなるｎ＋型拡散層１３を有するメモリセルＭＣを集積形成し、周辺回路領域にはゲート絶縁膜を介して形成されたゲート電極１４及びソース，ドレインとなるｎ＋型拡散層１５を有するＮＭＯＳトランジスタＱ等を形成する。周辺回路がＣＭＯＳ回路であれば、図では省略しているが、ＰＭＯＳトランジスタも形成される。
【００２５】
素子形成された基板１０は、第１の層間絶縁膜１６を堆積形成し、平坦化する。この層間絶縁膜１６には拡散層やゲート電極に対する配線接続用のＷ等のコンタクト層１７を埋め込み形成する。第１の層間絶縁膜１６は例えばＢＰＳＧ膜である。この第１の層間絶縁膜１６上に、Ａｌ膜等の金属膜による第１層配線１８をメモリセルアレイ領域及び周辺回路領域に同時にパターン形成する。
【００２６】
次いで、第１層配線１８が形成された面に第２の層間絶縁膜２０を堆積形成する。第２の層間絶縁膜２０は例えば、ＳｉＨ4 を原料ガスとしたプラズマＣＶＤによる薄いシリコン酸化膜と、ＴＥＯＳ（tetraethyloxysilane ）等の有機シランガスを原料ガスとしたプラズマＣＶＤによる厚いシリコン酸化膜（ＴＥＯＳ酸化膜）の積層膜であり、堆積後にＣＭＰ（Chemical Mechanical Polishing ）処理により平坦化する。図示しないが、この第２の層間絶縁膜２０にも必要に応じてコンタクト層を埋め込む。
【００２７】
第２の層間絶縁膜２０上に、第１層配線１８と同様に、Ａｌ膜等の金属膜による第２層配線２１をメモリセルアレイ領域及び周辺回路領域に同時にパターン形成する。更にこの上に第２の層間絶縁膜２０と同様の材料，工程で、第３の層間絶縁膜３０を堆積形成し平坦化する。
【００２８】
第３の層間絶縁膜３０上には、Ａｌ膜等の金属膜により、周辺回路領域にのみ第３層配線３１をパターン形成する。最後に、基板全面にパシベーション膜４０を形成する。パシベーション膜４０は好ましくは、最上層にプラズマ窒化膜を有し、下地にＴＥＯＳ酸化膜を有する積層構造とする。
【００２９】
この実施例の配線構造によると、メモリセルアレイ領域では、第３層配線３１が形成されないから、平坦化された第３の層間絶縁膜３０の上にパシベーション膜５０が平坦に形成される。従って、パシベーション膜５０のステップカバレージの悪さに起因する欠陥は、少なくともメモリセルアレイ領域には生じることがなく、メモリセルアレイの信頼性劣化が防止される。
【００３０】
特に、図１に示した破線の位置が素子分離領域１９上にあるとして、平坦なパシベーション膜５０は実際にメモリセルが形成されている領域の外側まで平坦部が延在するように形成することにより、メモリセルアレイ領域の保護はより効果的になる。更にメモリセル駆動回路等がメモリセルアレイの領域に近接して配置される場合に、平坦なパシベーション膜がこの駆動回路の領域まで延在するようにしてもよい。
【００３１】
またこの実施例では、メモリセルアレイ領域の配線層数を少なくしているから、素子完成後の紫外線照射により不揮発性メモリセルを初期化する場合の時間を短縮することができる。
【００３２】
更にこの実施例では、メモリセルアレイ領域の配線層数を少なくすることによって、周辺回路領域の最上層配線のために平坦化した第３の層間絶縁膜３０がメモリセルアレイ領域の最上層配線上を平坦化したことになる。メモリセルアレイ領域及び周辺回路を同じ配線層数とした場合は、パシベーション膜を平坦にするためには、最上層配線の上に更に絶縁膜を堆積して平坦化する工程を追加することが必要になるが、この実施例ではこの様な工程の追加を必要とせず、メモリセルアレイ領域のパシベーション膜５０を平坦にすることができる。
【００３３】
図２は、メモリセルアレイ領域の配線を３層配線構造とし、周辺回路領域の配線を４層配線構造とした実施例である。なお、以下の実施例において、先行する実施例の図面と対応する部分には先行する実施例の図面と同じ符号を付して詳細な説明は省略する。
【００３４】
この実施例では、第３層配線３１までがメモリセルアレイ領域及び周辺回路領域に同時にパターン形成され、この上に第４の層間絶縁膜４０を介して、周辺回路領域のみに第４層配線４１がパターン形成されている。第４の層間絶縁膜４０は、第２，第３の層間絶縁膜２０，３０と同様の材料と工程により形成されて、ＣＭＰ処理により平坦化されている。
【００３５】
この実施例の場合も、パシベーション膜５０は、メモリセルアレイ領域を凹凸のない状態で覆っており、先の実施例と同様の効果が得られる。
図３は、図１の配線構造を基本として、メモリセルアレイ領域には、周辺回路領域の第３層配線３１と同じ金属配線材料膜をプレート電極３１ａとしてパターニングされない状態でパシベーション膜５０の下に残した実施例である。
【００３６】
図４は同様に、図２の配線構造を基本として、メモリセルアレイ領域には、周辺回路領域の第４層配線４１と同じ金属配線材料膜をプレート電極４１ａとしてパターニングされない状態でパシベーション膜５０の下に残した実施例である。
【００３７】
これらの図３及び図４の構造とすれば、メモリセルアレイ領域は、パシベーション膜５０が平坦になることに加えて、プレート電極３１ａ，４１ａで覆われるため、汚染や水分によるメモリセルアレイの信頼性劣化がより効果的に抑えられる。金属配線材料膜は、層間絶縁膜に比べて汚染イオンや水分，水素等の透過がより少ないからである。
【００３８】
図５は、メモリセルアレイ領域を２層配線構造、周辺回路領域を４層配線構造として、周辺回路領域の第３層配線３１と同じ配線材料膜をメモリセルアレイ領域にプレート電極３１ａとして残した実施例である。
【００３９】
図６は更に、メモリセルアレイ領域を２層配線構造、周辺回路領域を４層配線構造として、周辺回路領域の第３層配線３１及び第４層配線４１とそれぞれ同じ配線材料膜をメモリセルアレイ領域に２層のプレート電極３１ａ及び４１ａとして残した実施例である。
【００４０】
これらの図５及び図６の配線構造とすることにより、同様にメモリセルアレイの信頼性向上が図られる。図３〜図６の実施例の構造を一般的にまとめると、メモリセルアレイ領域をｍ層配線構造、周辺回路領域をｎ層配線構造（但し、ｎ＞ｍ）として、第ｍ層配線より上の少なくとも一つの配線層の材料膜を用いて、メモリセルアレイ領域にプレート電極を残せばよい。またプレート電極３１ａ，４１ａは、図３〜図６に示したように、メモリセルアレイ領域の外側にまで延在させるように残すことにより、メモリセルアレイの汚染防止効果はより大きくなる。
【００４１】
図３〜図６の実施例では、メモリセルアレイ領域を覆ってプレート電極３１ａ，４１ａ等を残しているため、素子完成後の紫外線照射によるメモリセルの初期化が困難となる。従ってこれらの配線構造とする場合には、プレート電極３１ａ，４１ａ等となる配線材料膜を形成する工程の前に、紫外線照射によりメモリセルを初期化する工程を入れる。プレート電極３１ａ，４１ａの形成工程は、配線工程の終盤であるから、その直前に初期化工程を入れれば、その後の工程でのメモリセルのチャージングによるしきい値変動は小さく抑えられる。
【００４２】
不揮発性メモリセルが電気的書き換え可能なＥＥＰＲＯＭセルである場合には、電気的書き換えの基準となる基準メモリセルアレイの領域のみ紫外線で初期化できればよい。しかも、基準メモリセルアレイは中性状態での読出動作のみが行われ、データの書き込みや消去は行われないから、水分や不純物の侵入に対して鈍感であることが許される。従ってこの場合には、データ記憶を行うメモリセルアレイ本体の領域のみにプレート電極を残せばよい。
【００４３】
その様な実施例の構造を図７に示す。これは、図３の構造を基本として、メモリセルアレイ本体の領域にはプレート電極３１ａを残し、メモリセルＭＣと同様の構造を持つ基準メモリセルＲＦを形成した基準メモリセルアレイの領域には、プレート電極がない状態で平坦化された第３の層間絶縁膜３０上に平坦にパシベーション膜５０を形成したものである。
【００４４】
この実施例の構造により、素子完成後に、紫外線照射によって基準メモリセルアレイの初期化を行うことができる。図４〜図６の配線構造に対しても、同様の構造を適用することができる。
【００４５】
図８は、図７の構造を基本として、メモリセルアレイ領域のプレート電極３１ａを基板１０（又は基板１０に形成されたメモリセルアレイ領域のｐ型ウェル）のｐ＋型拡散層６０に接続した実施例である。プレート電極３１ａは例えば、図示のように各層間絶縁膜１６，２０，３０に埋め込まれたコンタクト層１７，６１，６２及び、各配線層と同時に形成された中継電極１８ｂ，２１ｂを介して、基板１０における端子としてのｐ＋型拡散層６０に接続する。
【００４６】
不揮発性メモリセルは、浮遊ゲートを取り囲む絶縁膜に高い絶縁性が要求されるが、しばしば製造工程中にチャージングダメージを受け、絶縁膜が破壊されたり、セル特性が劣化したりする。このチャージングダメージは例えば、フォトレジストを剥離する際のアッシング工程での層間絶縁膜の帯電、或いは層間絶縁膜を堆積する工程で高密度のプラズマに曝されることによる帯電等により生じることが知られている。
【００４７】
図８の実施例のように、プレート電極３１ａを基板１０の端子に接続して基板１０と共に基準電位に設定すれば、このプレート電極３１ａによりメモリセルアレイの領域がシールドされて、その後の工程でのチャージングダメージを回避することができる。
同様の構造は、図３〜図６の配線構造にも適用することができる。
【００４８】
【発明の効果】
以上述べたようにこの発明によれば、メモリセルアレイ領域の信号線の層数を周辺回路領域のそれより少なくして、メモリセルアレイ領域では最上層の信号線の上を平坦化し、これによりパシベーション膜をメモリセルアレイの領域では平坦面に堆積することによって、パシベーション膜にプラズマ窒化膜等のステップカバレージの悪い膜を用いた場合にも欠陥のない状態として、メモリセルアレイの信頼性劣化を防止することができる。またメモリセルアレイの領域では最上層の信号線がなくなることから、紫外線照射によるメモリセルの初期化に要する時間も短縮される。
【００４９】
またこの発明によると、メモリセルアレイ領域での最上層の信号線より上の配線材料膜で周辺回路領域の信号線を形成する工程において、その配線材料膜をメモリセルアレイ領域にプレート電極として残すことにより、平坦なパシベーション膜の下で平坦なプレート電極でメモリセルアレイを覆うことができ、これにより外部からの汚染や水分等のメモリセルアレイへの侵入を一層効果的に遮断することができる。
【図面の簡単な説明】
【図１】この発明の一実施例による不揮発性メモリセルを有する半導体装置の断面構造を示す。
【図２】他の実施例による不揮発性メモリセルアレイを有する半導体装置の断面構造を示す。
【図３】更に他の実施例による不揮発性メモリセルアレイを有する半導体装置の断面構造を示す。
【図４】更に他の実施例による不揮発性メモリセルアレイを有する半導体装置の断面構造を示す。
【図５】更に他の実施例による不揮発性メモリセルアレイを有する半導体装置の断面構造を示す。
【図６】  更に他の実施例による不揮発性メモリセルアレイを有する半導体装置の断面構造を示す。
【図７】  更に他の実施例による不揮発性メモリセルアレイを有する半導体装置の断面構造を示す。
【図８】  更に他の実施例による不揮発性メモリセルアレイを有する半導体装置の断面構造を示す。
【図９】従来の不揮発性メモリセルアレイを有する半導体装置の断面構造を示す。
【符号の説明】
１０…シリコン基板、ＭＣ…メモリセル、Ｑ…トランジスタ、１６…第１の層間絶縁膜、１８…第１層配線、２０…第２の層間絶縁膜、２１…第２層配線、３０…第３の層間絶縁膜、３１…第３層配線、５０…パシベーション膜、４０…第４の層間絶縁膜、４１…第４層配線、３１ａ，４１ａ…プレート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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