(57)【特許請求の範囲】
【請求項１】
半導体基板に形成されたウェル領域に、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷を所定の読み出しタイミングで読み出す読み出し部とを設け、
前記光電変換素子は、半導体基板に２次元配列で形成された複数の画素の各画素毎に設けられ、
前記光電変換素子による信号電荷の蓄積期間中に、前記ウェル領域に印加した基板バイアス電圧を変化させる電圧制御手段を有し、
前記ウェル領域は、前記２次元配列の複数の画素の各行毎に電気的に分離されて形成され、各行毎に独立した基板バイアス電圧が印加される
ことを特徴とする固体撮像素子。
【請求項２】
前記ウェル領域は、ｐ型ウェル領域であり、前記基板バイアス電圧が負電圧であることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記画素毎に前記光電変換素子から読み出された信号電荷を電気信号に変換して信号線に出力する画素トランジスタを設けたＣＭＯＳ型固体撮像素子であることを特徴とする請求項１記載の固体撮像素子。
【請求項４】
複数の画素の光電変換素子で生成した信号電荷を取り込んで順次転送する電荷転送部と、前記電荷転送部によって順次転送されてきた信号電荷を電気信号に変換する共通の変換部とを有するＣＣＤ型固体撮像素子であることを特徴とする請求項１記載の固体撮像素子。
【請求項５】
半導体基板に形成されたウェル領域に、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷を所定の読み出しタイミングで読み出す読み出し部とを設けた固体撮像素子の駆動方法であって、
前記光電変換素子は、半導体基板に２次元配列で形成された複数の画素の各画素毎に設けられ、
前記ウェル領域は、前記２次元配列の複数の画素の各行毎に電気的に分離されて形成され、
前記光電変換素子による信号電荷の蓄積期間中に、前記ウェル領域の各行毎に独立して印加した基板バイアス電圧を変化させる、
ことを特徴とする固体撮像素子の駆動方法。
【請求項６】
前記ウェル領域は、ｐ型ウェル領域であり、前記基板バイアス電圧が負電圧であることを特徴とする請求項５記載の固体撮像素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＣＭＯＳ型イメージセンサやＣＣＤ型イメージセンサ等の固体撮像素子及びその駆動方法に関し、特に光電変換素子によって生成した信号電荷を読み出す際の低電圧化やダイナミックレンジの拡大を図ることが可能な構成に関するものである。
【背景技術】
【０００２】
図１０及び図１１は、従来のＣＭＯＳ型イメージセンサにおける画素構造の一例を示す図であり、図１０は画素回路の構成例を示す回路図、図１１は素子の構造を示す断面図である。
まず、図１０により画素回路の構成について説明する。
図示の構成は、各画素にフォトダイオード（ＰＤ）１０と転送、増幅、選択、リセットの４つの画素トランジスタ（Ｔｒ）１１、１２、１３、１４を設けたものである。
ＰＤ１０は、光電変換によって生成された電子を蓄積する。転送Ｔｒ１１は、ＰＤ１０の電子をフローティングディフュージョン（ＦＤ）１５に転送する。
増幅Ｔｒ１２は、ゲートがＦＤ１５とつながっており、ＦＤ１５の電位変動を電気信号に変換する。選択Ｔｒ１３は信号を読み出す画素を行単位で選択するものであり、この選択Ｔｒ１３がＯＮしたときには、増幅Ｔｒ１２と画素の外で垂直信号線１６につながっている定電流源１７とがソースフォロアを組むので、ＦＤ１５の電圧に連動する電圧が垂直信号線に出力される。
リセットＴｒ１４は、ＦＤ１５の電位をＶｄｄにリセットする。
【０００３】
また、図１１はＰＤ１０から転送Ｔｒ１１のゲート部を経てＦＤ１５に到る領域の断面構造を示している。
図示のように、シリコン基板２０に形成されたＰウェル領域２０Ａ内に、ＰＤ１０、転送Ｔｒ１１のゲート部１１Ａ、及びＦＤ１５が設けられ、シリコン基板２０上にはゲート酸化膜（ゲート絶縁膜）２１が形成され、ゲート酸化膜２１の一部にはＬＯＣＯＳによる素子分離部２２が形成されている。
また、ゲート酸化膜２１の上には、転送Ｔｒ１１の転送ゲート電極１１Ｂが形成されている。
【０００４】
ここで、ＰＤ１０としては、埋込み型のＰＤが公知である。埋込み型のＰＤとは、例えばＰウェル領域中に形成されるフォトダイオードの場合に、ゲート酸化膜２１の界面近傍をｐ＋層（電荷分離領域）１０Ａとし、その下に光電子を蓄積するｎ層（電荷蓄積領域）１０Ｂを形成し、基板２０の深部に電荷を蓄積する構造のものである。
このような埋込み型のＰＤでは、ｎ層１０Ｂの界面がｐ＋層１０Ａでカバーされているので、ｎ層１０Ｂの界面で発生する暗電流を防止できる。
また、転送Ｔｒ１１とＰＤ１０の設計を適切に行えば、ＰＤ１０の光電子を全てＦＤ１５に転送できるので、上述のような埋込み型のＰＤ１０は、ＣＣＤ型センサで広く使われている構造であり、例えば、いわゆるＨＡＤ（Hole Accumulation Diode ）構造と呼称されるものが提供されている。
【０００５】
また、トランジスタは通常のＣＭＯＳプロセスで作成されるので、転送ゲート電極１１Ｂにはスペーサとしての側壁１１Ｃがシリコン酸化膜等によって形成されている。
ＰＤ１０のｎ層１０Ｂは、転送ゲート電極１１Ｂの形成後、側壁１１Ｃの形成前に、転送ゲート電極１１Ｂを用いた自己整合によってイオン注入され、形成される。
また、ＰＤ１０のｐ＋層１０Ａは、その後、側壁１１Ｃを形成してから、側壁１１Ｃを用いたセルフアラインでイオン注入され、形成される。
このようにする理由は、ｐ＋層１０Ａとゲート電極１１Ｂとの距離を微小距離だけ確実に離して、ＰＤ１０の光電子を転送し易くすることである。
一方、ＦＤ１５側は通常のトランジスタと同じようにＬＤＤ構造をとっている。ＬＤＤ構造とは、転送ゲート部１１Ａの側壁１１Ｃの真下には不純物濃度の薄いｎ層（ＬＤＤ層）を形成し、転送ゲート部１１Ａから側壁１１Ｃの分だけ離して不純物濃度の濃いｎ＋層（ＮＳＤ層）を形成する構造である。
【０００６】
また、本件発明者等は、上述のような構造の固体撮像素子において、転送ゲート電極１１Ｂに−１Ｖ等の負電圧（ここでは転送バイアス電圧という）を加えることで、転送ゲート部１１Ａの下の界面からの暗電流（光が入射しなくてもＰＤに流れ込む電子を成分とする電流）を抑制することを提案している。
これは、転送ゲート電極１１Ｂを負電圧にバイアスすることにより、転送ゲート部１１Ａの下の酸化膜２１の界面にｐ型のチャネル１１Ｄが形成され、埋め込みＰＤ１０と同様に界面準位からの暗電流を防止するからである。
【０００７】
また、この種の固体撮像素子において、ダイナミックレンジを拡大する手法として、転送ゲートまたはリセットゲートの電圧を蓄積時間中に変化させる方法が知られている（例えば、特許文献１参照）。
【０００８】
【特許文献１】特開平１０−２４８０３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、上述のような図１０及び図１１に示す画素構成において、ＰＤ１０の光電子を転送するに必要なゲート電圧が一定以上下げられず、ＣＭＯＳセンサの低電圧化が難しいという問題がある。
すなわち、ＰＤ１０は要求される数の電子を貯められるように、完全空乏化電圧を例えば１．５Ｖ以上要求される。そして、このＰＤの電子を全て読み出すには、転送ゲートをＯＮしたときに、１．５Ｖ以上のポテンシャルを有するチャネルを、ＰＤのｎ層にスムーズにつながるように酸化膜２１の界面よりも深いところに作らなければならない。
【００１０】
これらのことから、完全転送のためには、例えばゲート電圧は２．７Ｖ以下にできないという問題があった。これは、同じゲート電圧では深い電圧までＰＤの光電子を転送することが難しく、飽和電子数が少ない、つまりダイナミックレンジが取れないという問題と表裏一体である。特にＣＭＯＳセンサでは、２．５Ｖあるいは１．８Ｖといった低電圧化が要請されているが、飽和電子数をいかに多くするかというのが常に課題となっている。
なお、これらの課題（転送ゲートの低電圧化、同じ電圧で転送できる電子数を増加させること）は、ＰＤが埋め込み型でない場合でも、あるいはＰＤでなくフォトゲートを採用した場合でも、電圧を入力してポテンシャルを制御する転送手段がある限り同様に存在するものである。
【００１１】
次に、特許文献１に開示される方法では、以下のような問題がある。
まず、転送ゲートの電圧を蓄積時間中に変化させる場合は、転送ゲートに高い電圧を入れると、光量が大きいときにＰＤとＦＤが導通してしまうので動作範囲に制約がある。
また、リセットゲートの電圧を蓄積時間中に変化させる場合は、ＦＤのようなコンタクトをもつノードに光電子を貯めることになるので、埋め込みフォトダイオードに貯める場合と違って暗電流が大きくなる。
【００１２】
そこで本発明の目的は、光電変換素子で生成した信号電荷を読み出す際の低電圧化を達成でき、また、ダイナミックレンジの拡大を図ることが可能な固体撮像素子及びその制御方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は前記目的を達成するため、半導体基板に形成されたウェル領域に、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷を所定の読み出しタイミングで読み出す読み出し部とを設け、前記光電変換素子は、半導体基板に２次元配列で形成された複数の画素の各画素毎に設けられ、前記光電変換素子による信号電荷の蓄積期間中に、前記ウェル領域に印加した基板バイアス電圧を変化させる電圧制御手段を有し、前記ウェル領域は、前記２次元配列の複数の画素の各行毎に電気的に分離されて形成され、各行毎に独立した基板バイアス電圧が印加されることを特徴とする。
【００１６】
また本発明は、半導体基板に形成されたウェル領域に、受光量に応じた信号電荷を生成する光電変換素子と、前記光電変換素子によって生成された信号電荷を所定の読み出しタイミングで読み出す読み出し部とを設けた固体撮像素子の駆動方法であって、前記光電変換素子は、半導体基板に２次元配列で形成された複数の画素の各画素毎に設けられ、前記ウェル領域は、前記２次元配列の複数の画素の各行毎に電気的に分離されて形成され、前記光電変換素子による信号電荷の蓄積期間中に、前記ウェル領域の各行毎に独立して印加した基板バイアス電圧を変化させることを特徴とする。
【発明の効果】
【００１８】
本発明の固体撮像素子及びその駆動方法では、光電変換素子による信号電荷の蓄積期間中に、ウェル領域の各行毎に独立して印加した基板バイアス電圧を変化させることにより、光電変換素子の飽和電子数を時間経過に伴って小から大に切り換えることにより、暗い領域での感度を落とさずに、明るい領域での飽和を回避することで、ダイナミックレンジを拡大することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明による固体撮像素子及びその製造方法の実施の形態例について説明する。
本発明の実施の形態例では、ＰＤ（光電変換素子）の信号電荷を転送ゲート（信号読み出し部）によってＦＤに転送する際の低電圧化を図るために、画素の下層に設けられるＰウェル領域に対し、電荷転送時に同期して基板バイアス電圧を印加するようにした。これによって読出し電圧を下げることが可能となる。
また、ＰＤの電荷蓄積期間中にＰウェル領域に印加している基板バイアス電圧を変化させることにより、ダイナミックレンジの拡大を図るようにした。
なお、これらの原理については、具体的な実施例を用いて後述する。
【００２０】
図１は、本発明の実施の形態例による固体撮像素子の全体構成例を示すブロック図であり、ＣＭＯＳ型イメージセンサの例を示している。
また、図２は、図１に示す固体撮像素子の１つの画素回路の構成例を示す回路図である。
図１に示すように、本例の固体撮像素子は、半導体素子基板１００上に画素部（撮像領域部）１１０、定電流部１２０、列信号処理部（カラム部）１３０、垂直（Ｖ）選択駆動手段１４０、水平（Ｈ）選択手段１５０、水平信号線１６０、出力処理部１７０、タイミングジェネレータ（ＴＧ）１８０等を設けたものである。
画素部１１０は、多数の画素を２次元マトリクス状に配置したものであり、各画素に図２に示すような画素回路が設けられている。この画素部１１０からの各画素の信号は、各画素列毎に垂直信号線（図１では省略）を通して列信号処理部１３０に出力される。
定電流部１２０には各画素にバイアス電流を供給するための定電流源（図１では省略）が各画素列毎に配置されている。
Ｖ選択駆動手段１４０は、画素部１１０の各画素を１行ずつ選択し、各画素のシャッタ動作や読み出し動作を駆動制御するものである。
【００２１】
列信号処理部１３０は、垂直信号線を通して得られる各画素の信号を１行分ずつ受け取り、列ごとに所定の信号処理を行い、その信号を一時保持する。例えばＣＤＳ（画素トランジスタの閾値のばらつきに起因する固定パターンノイズを除去する）処理、ＡＧＣ（オートゲインコントロール）処理、Ａ／Ｄ変換処理等を適宜行うものとする。
Ｈ選択手段１５０は、列信号処理部１３０の信号を１つずつ選択し、水平信号線１６０に導く。
出力処理部１７０は、水平信号線１６０からの信号に所定の処理を行い、外部に出力するものであり、例えばゲインコントロール回路や色処理回路を有している。なお、列信号処理部１３０でＡ／Ｄ変換を行う代わりに、出力処理部１７０で行うようにしてもよい。
タイミングジェネレータ１８０は、基準クロックに基づいて各部の動作に必要な各種のパルス信号等を供給する。
【００２２】
次に、図２を用いて本例の画素回路について説明する。
図示の構成は、各画素にフォトダイオード（ＰＤ）１１０と転送、増幅、選択、リセットの４つの画素トランジスタ（Ｔｒ）１１１、１１２、１１３、１１４を設けたものである。
ＰＤ１１９は、光電変換によって生成された電子を蓄積するものであり、転送Ｔｒ１１１をＯＮすることにより、ＰＤ１１９の電子をフローティングディフュージョン（ＦＤ）１１５に転送する。ＦＤ１１５には寄生容量があるので、ここに光電子が溜められる。
増幅Ｔｒ１１２は、ゲートがＦＤ１１５とつながっており、ＦＤ１１５の電位変動を電気信号に変換する。選択Ｔｒ１１３は信号を読み出す画素を行単位で選択するものであり、この選択Ｔｒ１１３がＯＮしたときには、増幅Ｔｒ１１２と画素の外で垂直信号線１１６につながっている定電流源１１７とがソースフォロアを組むので、ＦＤ１１５の電圧に連動する電圧が垂直信号線に出力される。
リセットＴｒ１１４は、ＦＤ１１５の電位をＶｄｄにリセットする。Ｖｄｄ配線は全画素共通となっている。
【００２３】
また、転送Ｔｒ１１１、選択Ｔｒ１１３、リセットＴｒ１１４の配線１１１Ａ、１１３Ａ、１１４Ａは、横方向（水平＝行方向）に延在し、同一行に含まれる画素を同時に駆動するようになっている。
また、各画素のトランジスタはＮＭＯＳであり、これらはＰウェル領域中に形成されている。そして、このＰウェル領域へのコンタクト１１８を取る配線１１８Ａが横方向（水平＝行方向）に延在している。
なお、このＰウェル領域へのコンタクト１１８を取る配線１１８Ａは、設けた方がより有効であるが、高速動作が要求されない場合などには、これが無くとも、Ｐウェル領域自体の電気伝導度を利用して画素部の周囲でのみコンタクトを取って駆動することもできる（なお、この場合の画素回路は従来例で示した図１０と同様になる）。
【００２４】
次に、このような本実施の形態例による固体撮像素子において、画素下のＰウェル領域に対し、電荷転送時に同期した基板バイアスを印加することにより、ＰＤからの読み出し電圧を下げることが可能となる原理について説明する。
図３は、上述のような固体撮像素子におけるＰＤ〜転送ゲート〜ＦＤ〜リセットゲート〜電源配線（Ｖｄｄ）にわたる領域のポテンシャルの構造を示す説明図であり、図３（ａ）は基板バイアスをかけない場合（従来の転送状態）のポテンシャル、図３（ｂ）は基板バイアスをかけた場合（本実施の形態例）のポテンシャルを示している。なお、下方向が電位の正の方向である。
【００２５】
図３（ａ）に示す従来の転送状態では、転送ゲート（転送Ｔｒ）１１１をＯＮしてＰＤ１１９の光電子をＦＤ１１５に転送しているが、転送ゲート１１１の電圧が足りず、ＰＤ１１９に転送残しが生じる。
これに対して図３（ｂ）に示す本例では、転送ゲート１１１をＯＮするとともに、Ｐウェル領域に負の基板バイアス（絶対値ＶＢ）をかけたものである。このとき、ＰＤ１１９は、Ｐウェル領域との容量結合が支配的であるので、ＰＤ１１９のポテンシャルは基板バイアスＶＢに近い値だけ負に振れる。
一方、転送ゲート１１１の下層のチャネルは、転送ゲート１１１と強く容量結合しているので、Ｐウェル領域との結合の割合は低く、基板バイアスＶＢよりも少ししか負に振れない。
【００２６】
また、ＦＤ１１５は、転送ゲート１１１及びリセットゲート（リセットＴｒ）１１４との容量結合や、増幅ゲート（増幅Ｔｒ）１１２を介した容量結合もあるので、Ｐウェル領域との結合の割合は低く、やはり基板バイアスＶＢよりも少ししか振れない。
リセットゲート１１４の下層のチャネルは、転送ゲート１１１の下層のチャネルと同様である。電源電圧Ｖｄｄのように固定電圧がかかっているノードは、ポテンシャルは動かない。
【００２７】
よって、図３（ｂ）のようなポテンシャル関係になり、ＰＤ１１９の光電子がＦＤ１１５に転送できるようになる。この効果により、転送ゲート１１１の電圧が低くてもＰＤ１１９の光電子を確実に転送できるようになる。または、同じ転送ゲート電圧でも、より深いポテンシャルまでＰＤ１１９の光電子を読み出せるので、取り扱い電荷量が増え、ダイナミックレンジが拡大する。
また、後述する第３実施例のように、Ｐウェル領域のバイアス電圧を蓄積期間に変化させることにより、光量の大きい部分の感度を落とす手法でダイナミックレンジを拡大することも可能となる。
【００２８】
以下、本実施の形態例をさらに具体化したいくつかの実施例について詳細に説明する。
（第１実施例）
まず、第１実施例として、上述した画素部下のＰウェル領域に基板バイアスを印加する具体例について説明する。
図４は、この第１実施例の画素部下のＰウェル領域の構成を示す平面図であり、斜線部分がＰウェル領域２００を示し、このＰウェル領域２００の内部に介在する空白部分がＰウェルの分離領域２１０を示している。また、Ｐウェル領域２００の正方形で区切った領域が１つの画素１１０Ａを示している。
すなわち、本例では、画素部１１０の各画素行毎にＰウェル領域２００を電気的に分離して設けた例である。
【００２９】
図５は、この第１実施例における画素回路の各駆動パルスを示すタイミングチャートである。
まず、このタイミングチャートにおける動作の前提として、Ｖ選択駆動手段１４０が画素信号を出力する行を選択し、その行に図５に示すような各パルスを供給するものとする。
また、２つのタイミングパルスＳＨＰ、ＳＨＤは、各画素回路ではなく列信号処理部１３０に入るパルスであり、画素の出力をサンプルホールドするためのパルスである。
なお、非選択行では、転送Ｔｒ１１１、リセットＴｒ１１４、選択Ｔｒ１１３がＯＦＦし、Ｐウェル領域２００が、０Ｖで保持されているものとする。
【００３０】
以下、選択行の動作を図５に沿って説明する。
（１）まず、選択ゲート１１３をＯＮする。これにより、その行の信号が垂直信号線１１６に出力されるようになる。
（２）次に、リセットゲート１１４にリセットパルスを入れてＦＤ１１５をリセットする。
（３）次に、サンプルホールドパルスＳＨＰで、そのときの垂直信号線１１６の電圧（リセットレベル）を列信号処理部１３０に取り込む。
（４）次に、Ｐウェル領域２００に負の基板バイアスをかけ、転送ゲート１１１をＯＮした後、Ｐウェル領域２００の電位を０Ｖに戻し、転送ゲート１１１をＯＦＦする。これによってＦＤ１１５に光電子が移される。
（５）次に、サンプルホールドパルスＳＨＤで、そのときの垂直信号線１１６の電圧（信号レベル）を列信号処理部１３０に取り込む。
（６）次に、選択ゲート１１３をＯＦＦし、その行を垂直信号線１１６から切り離す。
【００３１】
この後、列信号処理部１３０では、上述したＣＤＳ回路によってリセットレベルと信号レベルとの差をとり、その他の適切な処理を行い、水平信号線１６０を通して順に出力する。
以上のように本実施例では、上記（４）において、電荷転送時に基板バイアスをかけることにより、低電圧でも確実に転送することができる。
Ｖ選択駆動手段１４０は、列信号処理回路１３０が水平信号線１６０に信号を出力し終わってから、次の行を選択し、同様に駆動する。これを繰り返すことで、全画面の信号を出力する。
なお、本実施例において、列信号処理回路１３０はＳＨＰ、ＳＨＤのパルスで信号を取り込むものとしたが、同じタイミングで信号を取り込めば、これらのパルスを使わない方式の回路であっても良い。これは以下の各実施例でも同様である。
【００３２】
（第２実施例）
次に、第２実施例として、上述した画素部下のＰウェル領域に行単位でなく画素部全体として基板バイアスを印加する例について説明する。
図６は、この第２実施例の画素部下のＰウェル領域の構成を示す平面図であり、斜線部分がＰウェル領域２２０を示している。すなわち、本例では、画素部１１０の全体に電気的に導通したＰウェル領域２２０を設けた例である。
【００３３】
図７は、この第２実施例における画素回路の各駆動パルスを示すタイミングチャートである。
まず、全行の画素を同時に動作させ、ＦＤ１１５のリセットに次いで電荷の転送を行う。これは、まずリセットパルスを入れてＦＤ１１５をリセットする。その後、転送パルスを入れて、ＰＤ１１９の光電子をＦＤ１１５に転送する。
この転送パルスのタイミングでは、上記第１実施例と同様に、Ｐウェル領域２２０の電位を負に振って転送を助ける。これにより、全画素のＦＤ１１５にはリセット時の電圧から光電子分シフトした電圧が保持される。
【００３４】
次に、各画素の信号を１行ずつ読み出す。ここでは読出し行のみ動作する。
読出し行では、まず選択ゲート１１３をＯＮし、その状態での垂直信号線１１６の電圧（信号レベル）をＳＨＤで列信号処理回路１３０に取り込む。
次にリセットパルスを入れ、垂直信号線１１６の電圧（リセットレベル）をＳＨＰで列信号処理回路１３０に取り込む。それから選択ゲート１１３をＯＦＦする。
列信号処理回路１３０では、リセットレベルと信号レベルとの差をとり、適切な処理を行い、選択ゲート１１３をＯＦＦした後に、水平信号線１４０を通して順に出力する。
その後、読出し行が次の行に移り、同様の動作を繰り返し実行する。
【００３５】
そして、このように１行ずつ全行の信号を読出した後、１フレーム期間の終わりまでダミー信号の期間が続く。この間に感光時間を決めるためのＰＤのリセット動作を入れる。この動作は、全行の画素が同時に動作する。
なお、この動作は先ほどの全行ＦＤ同時リセット・転送と同じ動作で良く、やはりその転送時にＰウェル領域２２０に負の電位を入れて転送を助ける。この時点から、ＰＤに新たな光電子が蓄積され始め、最初から同様の動作を行う。
【００３６】
なお、以上の第１、第２実施例では、光電変換素子としてフォトダイオードを用いているが、フォトダイオードが埋め込み型であるかどうかは、これらの例では関係なく、あるいはフォトゲートを用いても、基板バイアスで転送が容易になるという同じ効果が得られるものである。
【００３７】
（第３実施例）
次に、第３実施例として、上述した画素部下のＰウェル領域のバイアス電圧を電荷蓄積期間の途中で動かすことによって、ダイナミックレンジを広くする例について説明する。
図８は、Ｐウェル領域のバイアス電圧を電荷蓄積期間の途中で変化させる場合の動作例を示すタイミングチャートであり、縦軸はＰウェル電圧、横軸は時間経過を示している。また、図９は、図８に示す動作に伴うＰＤの受光光量と蓄積電子数の関係を示す説明図である。
【００３８】
図８に示すように、ＰＤに光電子の蓄積を開始したときに、例えば−１Ｖにしておく。そして、蓄積時間の途中で、これを０Ｖにすると、図９に示すように、光量の少ないところではＰＤの蓄積電子数は光量に敏感で、光量の大きいところでは鈍感になる。
その理由は以下の通りである。すなわち、Ｐウェル領域が−１Ｖの時には、ＰＤの飽和が少なくなっており、ある電子数でＰＤが飽和して、それ以上はＦＤに流出してしまう。
【００３９】
ここでＰウェル領域を０Ｖにすると、ＰＤの飽和が増えるので、さらに光電子を蓄積することができる。
光量が少ないときには、ＰＤを飽和させること無く全蓄積期間の光電子が収集されるが、光量が大きい時には、Ｐウェル領域が−１Ｖの期間に飽和以上の電子が捨てられるので、その分感度が低下することになる。
これにより、図９に示すように、あるところで折れ曲がり点ａを持った感度曲線が得られ、暗いところの感度を犠牲にせずに、より大きな光量まで検出することができる。すなわち、ダイナミックレンジが広くなる。
【００４０】
なお、図８に示す例では、Ｐウェル電圧を−１Ｖと０Ｖの２値で駆動したが、−１Ｖ→０. ５Ｖ→０Ｖのように細かく刻みながら変化させると、感度曲線の折れ曲がり点を増やすことができ、電圧の変化時間を適当に設定することと合わせて、いろんな感度曲線を実現することができる。
また、Ｐウェル電圧を連続的に変化させると、図９のような折れ曲がりでなく、曲線状の感度曲線を得ることができる。
このような方法を用いることにより、上述した特許文献１に開示される転送ゲートの電圧を変化させる場合の動作範囲に制約が有るという問題も、リセットゲートの電圧を変化させる場合の暗電流が大きいという問題も解決することができる。
【００４１】
なお、第３実施例の方法は、上述した第１、第２実施例とは独立のものである。つまり、転送時に基板バイアスをかけることとは独立のものである。もちろん、第１、第２実施例の構成と共に実施することもできる。
また、ここでは光電変換素子としてフォトダイオードを用いているが、フォトゲートを用いても基板バイアスで飽和を減らし、同様の効果を得られる。
また、第３実施例ではＰＤと転送ゲートとＦＤとを有する画素回路の例としているが、例えば転送ゲートとＦＤが無く、フォトダイオードから直接増幅ゲートに接続している画素回路においても、転送ゲートではなくリセットゲートがＰＤの飽和を決め、基板バイアスでＰＤの飽和が減るので、効果は全く同様である。
【００４２】
なお、以上の実施の形態例では、電子をキャリアとし、ＮＭＯＳの画素トランジスタを基本にしたものであったが、ホールをキャリアとし、ＰＭＯＳを基本にしたものができることも自明である。また、これに応じて電圧の極性等は適宜に変わることになる。
また、画素トランジスタの構成としては、上述した例に限定されず、種々採用が可能である。
【００４３】
さらに、本発明は、ＣＭＯＳ型固体撮像素子に限らず、ＣＣＤ型固体撮像素子にも適用することが可能である。
すなわち、ＣＣＤ型固体撮像素子は、例えば２次元配列の各画素列毎に複数のＣＣＤ垂直転送レジスタを設けるとともに、各ＣＣＤ垂直転送レジスタの端部にＣＣＤ水平転送レジスタを設け、各画素で蓄積した信号電荷を各転送レジスタによって順次転送していき、ＣＣＤ水平転送レジスタの最終端に設けたフローティングデフュージョンで信号電荷を電気信号に変換して出力するものであり、このようなＣＣＤ型固体撮像素子のウェル領域に上述した基板バイアスを印加することにより、各画素のフォトダイオードから読み出しゲートを介してＣＣＤ垂直転送レジスタの各電荷蓄積部に読み出す際のゲート電圧を低電圧化することが可能となる。
【００４４】
以上説明したように本発明の固体撮像素子及びその駆動方法によれば、光電変換素子によって生成された信号電荷を読み出し部によって読み出す際に、ウェル領域に所定の基板バイアス電圧を印加することにより、ウェル領域のポテンシャル変動によって光電変換素子と読み出し部のポテンシャルも振れるが、読み出し用の駆動電極の存在によって読み出し部の振れ量は抑制され、光電変換素子の振れ量が大きくなることにより、低い読み出し電圧であっても光電変換素子の信号電荷を読み出し部側に効率的に転送でき、読み出し電圧の低電圧化を達成できる。または、同じ電圧であれば、より多くの電荷の読み出しが可能となり、取り扱い電荷量の増大やダイナミックレンジの拡大を実現できる。
【００４５】
また本発明の固体撮像素子及びその駆動方法では、光電変換素子による信号電荷の蓄積期間中に、ウェル領域に印加した基板バイアス電圧を変化させることにより、光電変換素子の飽和電子数を時間経過に伴って小から大に切り換えることにより、暗い領域での感度を落とさずに、明るい領域での飽和を回避することで、ダイナミックレンジを拡大することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態例による固体撮像素子の全体構成例を示すブロック図である。
【図２】図１に示す固体撮像素子における画素回路の構成例を示す回路図である。
【図３】図１に示す固体撮像素子におけるＰＤ〜転送ゲート〜ＦＤ〜リセットゲート〜電源配線（Ｖｄｄ）にわたる領域のポテンシャルの構造を従来例と対比して示す説明図である。
【図４】図１に示す固体撮像素子の第１実施例による画素部下のＰウェル領域の構成を示す平面図である。
【図５】図４に示す第１実施例における画素回路の各駆動パルスを示すタイミングチャートである。
【図６】図１に示す固体撮像素子の第２実施例による画素部下のＰウェル領域の構成を示す平面図である。
【図７】図６に示す第２実施例における画素回路の各駆動パルスを示すタイミングチャートである。
【図８】図１に示す固体撮像素子の第３実施例によるＰウェル領域のバイアス電圧変化の動作例を示すタイミングチャートである。
【図９】図８に示す動作に伴うＰＤの受光光量と蓄積電子数の関係を示す説明図である。
【図１０】従来の固体撮像素子における画素回路の一例を示す回路図である。
【図１１】図１０に示す固体撮像素子のフォトダイオード及びその周辺部の構造を示す断面図である。
【符号の説明】
【００４７】
１００……半導体素子基板、１１０……画素部、１１１……転送Ｔｒ、１１２……増幅Ｔｒ、１１３……選択Ｔｒ、１１４……リセットＴｒ、１１９……フォトダイオード（ＰＤ）、１２０……定電流部、１３０……列信号処理部、１４０……Ｖ選択駆動手段、１５０……Ｈ選択手段、１６０……水平信号線、１７０……出力処理部、１８０……タイミングジェネレータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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