(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に形成され、前記半導体基板中に形成された拡散領域を含むトランジスタと、前記半導体基板上に形成され、下部電極と強誘電体膜と上部電極とを順次積層した構造の強誘電体キャパシタとを有する半導体装置の製造方法であって、
（ａ）前記半導体基板上に、前記強誘電体キャパシタを覆うように絶縁膜を形成し、次いでＮ2プラズマ又はＮ2Ｏプラズマを用いて該絶縁膜を脱水する工程と、
（ｂ）前記絶縁膜中に、前記上部電極および前記下部電極を露出するように、第１および第２のコンタクトホールをそれぞれ形成する工程と、
（ｃ）前記強誘電体キャパシタを酸化雰囲気中において熱処理する工程と、
（ｄ）前記絶縁膜中に、前記拡散領域を露出するように第３のコンタクトホールを形成する工程と、
（ｅ）前記絶縁膜上に、前記第１〜第３のコンタクトホールを含むように、第１の導電性窒化膜を形成する工程と、
（ｆ）前記第１の導電性窒化膜上に導電層を、前記導電層が前記第１〜第３のコンタクトホールを充填するようにＣＶＤ法により形成する工程とを有し、
前記工程（ｃ）と工程（ｄ）との間に、
（ｃ１）前記絶縁膜上に、前記第１および第２のコンタクトホールを含むように、第２の導電性窒化膜を、前記第１のコンタクトホールにおいて、前記露出された上部電極と直接にコンタクトするように、また前記第２のコンタクトホールにおいて、前記露出された下部電極と直接にコンタクトするように堆積する工程と、
（ｃ２）前記第２の導電性窒化膜を、前記第１および第２のコンタクトホールを含む領域を除いて除去する工程とをさらに設けたことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の導電性窒化膜は、前記第１のコンタクトホールにおいて、前記露出された上部電極と前記第２の導電性窒化膜を介してコンタクトするように、また前記第２のコンタクトホールにおいて、前記露出された下部電極と前記第２の導電性窒化膜を介してコンタクトするように、また前記第３のコンタクトホールにおいて、前記拡散領域と直接にコンタクトするように形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程（ｅ）では、前記絶縁膜上に、前記第１〜第３のコンタクトホールを含むように、前記第１の導電性窒化膜の下に金属膜を形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
さらに前記導電層および前記第１の導電性窒化膜を前記絶縁膜の表面からＣＭＰ法による平坦化処理により除去する工程とを含むことを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。
【請求項５】
前記ＣＭＰ法による平坦化処理後、前記絶縁膜に対して、Ｎ2プラズマを用いた処理を行うことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に強誘電体膜を有する半導体装置に関する。
【０００２】
いわゆるＤＲＡＭあるいはＳＲＡＭ等の半導体記憶装置はコンピュータを始めとする情報処理装置において高速主記憶装置として広く使われているが、これらは揮発性の記憶装置であり、電源をオフにすると記憶された情報は失われてしまう。これに対し、従来よりプログラムやデータを格納する大容量補助記憶装置として不揮発性の磁気ディスク装置が使われている。
【０００３】
しかし、磁気ディスク装置は大型で機械的に脆弱であり、消費電力も大きく、さらに情報を読み書きする際のアクセス速度が遅い欠点を有している。これに対し、最近では不揮発性補助記憶装置として、フローティングゲート電極に情報を電荷の形で蓄積するＥＥＰＲＯＭあるいはフラッシュメモリが使われていることが多くなっている。特にフラッシュメモリはＤＲＡＭと同様なセル構成を有するため大きな集積密度に形成しやすく、磁気ディスク装置に匹敵する大容量記憶装置として期待されている。
【０００４】
一方、ＥＥＰＲＯＭやフラッシュメモリでは、情報の書き込みがトンネル絶縁膜を介してのフローティングゲート電極へのホットエレクトロンの注入によってなされるため、必然的に書き込みに時間がかかり、また情報の書き込みおよび消去を繰り返すとトンネル絶縁膜が劣化してしまう問題が生じていた。トンネル絶縁膜が劣化してしまうと書き込みあるいは消去動作が不安定になってしまう。
【０００５】
これに対し、情報を強誘電体膜の自発分極の形で記憶する強誘電体記憶装置（以下ＦｅＲＡＭと記す）が提案されている。かかるＦｅＲＡＭでは個々のメモリセルトランジスタがＤＲＡＭの場合と同様に単一のＭＯＳＦＥＴよりなり、メモリセルキャパシタ中の誘電体膜をＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）あるいはＰＬＺＴ（Ｐｂ（Ｚｒ，Ｔｉ，Ｌａ）Ｏ3）、さらにはＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ3）、ＳＢＴＮ（ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ3）等の強誘電体に置き換えた構成を有しており、高い集積密度での集積が可能である。また、ＦｅＲＡＭは電界の印加により強誘電体キャパシタの自発分極を制御するため、書き込みをホットエレクトロンの注入によって行なうＥＥＰＲＯＭやフラッシュメモリに比べて書き込み速度が１０００倍あるいはそれ以上速くなり、また消費電力が約１／１０に低減される有利な特徴を有している。さらにトンネル酸化膜を使う必要がないため寿命も長く、フラッシュメモリの１０万倍の書き換え回数を確保できると考えられる。
【背景技術】
【０００６】
図１は、特開２０００−１５６４７０号公報に記載のＦｅＲＡＭ１０の構成を示す。
【０００７】
図１を参照するに、ＦｅＲＡＭ１０はＳｉ基板１１上に素子分離絶縁膜１２により画成された活性領域に対応して形成されており、Ｓｉ基板１１上に図示を省略したゲート絶縁膜を介して形成されたゲート電極１３と、前記Ｓｉ基板１１中、前記ゲート電極１３の両側に形成された拡散領域１１Ａおよび１１Ｂを含む。
【０００８】
前記Ｓｉ基板１１上には前記ゲート電極１３を覆うように層間絶縁膜１４が形成されており、さらに前記層間絶縁膜１４上には、下部電極１５と強誘電体膜１６と上部電極１７とを順次積層した強誘電体キャパシタが形成されている。
【０００９】
前記強誘電体キャパシタは前記層間絶縁膜１４上に形成された別の層間絶縁膜１８により覆われ、前記層間絶縁膜１８中には、前記層間絶縁膜１４を貫通して前記拡散領域１１Ａおよび１１Ｂを露出するコンタクトホール１８Ａ，１８Ｂがそれぞれ形成されている。また前記層間絶縁膜１８中には、前記下部電極１５を露出するコンタクトホール１８Ｃおよび上部電極１７を露出するコンタクトホール１８Ｄが形成されている。
【００１０】
図１のＦｅＲＡＭ１０では、前記コンタクトホール１８Ａ〜１８Ｄを、ＴｉＮ膜，Ａｌ−Ｃｕ膜，ＴｉＮ膜およびＷＳｉ膜を順次積層した構造のコンタクトプラグ１９Ａ〜１９Ｄにより、それぞれ充填しており、前記層間絶縁膜１８上には、前記コンタクトプラグにコンタクトする配線パターンが形成されている。
【００１１】
特に最近では、ＦｅＲＡＭで使われる強誘電体キャパシタの上部電極として、ＩｒＯxやＳｒＲｕＯxなどの導電性酸化物が使われることが多い。このような導電性酸化物は、酸化物よりなる強誘電体膜と化学的および結晶学的性質が類似しており、強誘電体膜の電気的特性を最適化するのに好都合である。
【００１２】
図１のＦｅＲＡＭ１０では、前記コンタクトプラグ１９Ａ〜１９Ｄはスパッタリング法により形成される。しかし、スパッタリング法では半導体装置が微細化された場合、コンタクトホール１８Ａ〜１８Ｄにおけるステップカバレッジが不良になりやすく、これに伴って歩留りおよび信頼性に問題が生じる。
【００１３】
一般の半導体装置では、かかるコンタクトプラグはＷ層をＣＶＤ法により堆積し、さらに絶縁膜上のＷ層をＣＭＰ法により除去することにより形成されることが多い。ＣＶＤ法を使うことにより、アスペクト比の大きなコンタクトホールであっても、Ｗプラグにより確実に充填することが可能である。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、ＦｅＲＡＭのような強誘電体膜を有する半導体装置においては、Ｗ層をＣＶＤ法により堆積しようとすると、堆積時の雰囲気中に含まれるＨ2が強誘電体膜に作用し、これを還元してしまう問題が生じる。強誘電体膜が還元されてしまうと、所望のヒステリシスを特徴とする電気特性は失われてしまう。
【００１５】
一方、この問題を回避しようとして拡散領域へのＷプラグを先に形成し、その後で強誘電体キャパシタへのコンタクトプラグを形成することが考えられる。
【００１６】
例えば図１のＦｅＲＡＭ１０においてコンタクトホール１８Ａおよび１８Ｂを先に形成し、これをＷプラグ１９Ａ，１９Ｂにより充填した後でコンタクトホール１８Ｃ，１８Ｄを形成することが考えられる。このような工程によれば、Ｗプラグ１９Ａ，１９Ｂの形成工程においては、強誘電体膜１６は層間絶縁膜１８により封止されており、強誘電体膜の還元の問題を回避することができる。
【００１７】
しかし、このような方法では、後から強誘電体キャパシタにコンタクトホール１８Ｃおよび１８Ｄをドライエッチング法により形成する必要があり、このようなドライエッチングに伴って、特に上部電極１７を導電性酸化膜により形成している場合、上部電極１７およびその下の強誘電体膜１６が部分的に還元されてしまい、酸素欠損が発生する問題が生じる。
【００１８】
このため、このように後からコンタクトホール１８Ｃおよび１８Ｄを形成する工程では、酸素欠損を補償する酸素雰囲気中での熱処理が不可欠であるが、酸素雰囲気中において熱処理を行うと、先に形成されていたＷプラグ１９Ａ，１９Ｂが酸化してしまい、コンタクト抵抗が増大する問題が生じてしまう。
【００１９】
そこで、本発明は上記の課題を解決した新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
【００２０】
本発明のより具体的な課題は、強誘電体キャパシタを有する半導体装置の製造方法において、強誘電体キャパシタ中の強誘電体膜の還元を抑制しつつ、またＷ等の導体コンタクトプラグの酸化を生じることなく、強誘電体キャパシタの上部電極にコンタクトするコンタクトプラグをＣＶＤ法により形成できる製造方法、およびかかる製造方法により形成された半導体装置を提供することにある。
【課題を解決するための手段】
【００２１】
本発明はまた上記の課題を、半導体基板と、前記半導体基板上に形成され、前記半導体基板中に形成された拡散領域を含むトランジスタと、前記半導体基板上に形成され、下部電極と強誘電体膜と上部電極とを順次積層した構造の強誘電体キャパシタとを有する半導体装置の製造方法であって、（ａ）前記半導体基板上に、前記強誘電体キャパシタを覆うように絶縁膜を形成し、次いでＮ2プラズマ又はＮ2Ｏプラズマを用いて該絶縁膜を脱水する工程と、（ｂ）前記絶縁膜中に、前記上部電極および前記下部電極を露出するように、第１および第２のコンタクトホールをそれぞれ形成する工程と、（ｃ）前記強誘電体キャパシタを酸化雰囲気中において熱処理する工程と、（ｄ）前記絶縁膜中に、前記拡散領域を露出するように第３のコンタクトホールを形成する工程と、（ｅ）前記絶縁膜上に、前記第１〜第３のコンタクトホールを含むように、第１の導電性窒化膜を形成する工程と、（ｆ）前記第１の導電性窒化膜上に導電層を、前記導電層が前記第１〜第３のコンタクトホールを充填するようにＣＶＤ法により形成する工程とを有し、前記工程（ｃ）と工程（ｄ）との間に、（ｃ１）前記絶縁膜上に、前記第１および第２のコンタクトホールを含むように、第２の導電性窒化膜を、前記第１のコンタクトホールにおいて、前記露出された上部電極と直接にコンタクトするように、また前記第２のコンタクトホールにおいて、前記露出された下部電極と直接にコンタクトするように堆積する工程と、（ｃ２）前記第２の導電性窒化膜を、前記第１および第２のコンタクトホールを含む領域を除いて除去する工程とをさらに設けたことを特徴とする半導体装置の製造方法により、解決する。
［作用］
本発明の発明者は本発明の基礎となる研究において、導電性窒化膜が有効な水素バリアとして機能することを見出した。そこで本発明は、上記の発見に鑑み、強誘電体キャパシタの上下電極を露出するコンタクトホールに、コンタクトホール形成に伴う酸化雰囲気中での熱処理の後、導電性窒化膜を形成することを提案する。本発明によれば、このようにコンタクトホールに導電性窒化膜を形成しておくことにより、以後の水素雰囲気を使うＣＶＤ工程などの処理の際に、水素雰囲気が前記コンタクトホールを解して強誘電体キャパシタに作用し、その電気特性を劣化させる問題を回避できる。このため、前記コンタクトホールあるいは拡散領域を露出するコンタクトホールを充填する低抵抗金属プラグを、ステップカバレッジの優れたＣＶＤ法により形成することが可能になり、半導体装置を、特性の劣化を招くことなく微細化することが可能になる。
【発明の効果】
【００２２】
本発明によれば、微細な強誘電体キャパシタを有する半導体装置において、強誘電体キャパシタを上部電極にコンタクトホールを介してコンタクトするように形成された導電性窒化膜により覆っておくことにより、後処理工程で使われる水素雰囲気の強誘電体キャパシタ中への侵入が阻止される。このため微細なコンタクトホールをＣＶＤ法により形成されたＷ膜により充填し、Ｗプラグを形成することが可能になる。Ｗプラグを形成しても、強誘電体キャパシタに劣化は生じないため、Ｗプラグ形成後に酸化雰囲気で熱処理を行う必要はなく、Ｗプラグの酸化によるコンタクト抵抗の増大の問題も生じない。
【発明を実施するための最良の形態】
【００２３】
［第１実施例］
図２は、本発明の第１実施例によるＦｅＲＡＭ２０の構成を示す。
【００２４】
図２を参照するに、ＦｅＲＡＭ２０はフィールド絶縁膜２２により画成されたｐ型ウェル２１Ａとｎ型ウェル２１Ｂとを有するｐ型あるいはｎ型のＳｉ基板２１上に形成されており、前記ｐ型ウェル２１Ａ上にはポリサイド構造のゲート電極２４Ａが、ゲート絶縁膜２３Ａを介して形成されている。また前記ｎ型ウェル２１Ｂ上には、ポリサイド構造のゲート電極２４Ｂがゲート絶縁膜２３Ｂを介して形成されている。さらに前記ｐ型ウェル２１Ａ中には、前記ゲート電極２４Ａの両側にｎ型拡散領域２１ａ，２１ｂが形成されており、前記ｎ型ウェル２１Ｂ中には前記ゲート電極２４Ｂの両側にｐ型拡散領域２１ｃ，２１ｄが形成されている。前記ゲート電極２４Ａは活性領域の外ではフィールド酸化膜２２上を延在し、ＦｅＲＡＭのワード線（ＷＬ）の一部を構成する。
【００２５】
前記ゲート電極２４Ａ，２４Ｂの各々は側壁絶縁膜を有し、前記Ｓｉ基板２１上に前記フィールド絶縁膜２２を覆うようにＣＶＤ法により形成された厚さが約２００ｎｍのＳｉＯＮカバー膜２５により覆われている。
【００２６】
前記カバー膜２５は、さらにＴＥＯＳガスを原料としたＣＶＤ法により形成された厚さが約１μｍのＳｉＯ2層間絶縁膜２６により覆われており、前記層間絶縁膜２６の表面はＣＭＰ法により平坦化されている。
【００２７】
さらに前記層間絶縁膜２６の平坦化表面上には厚さが１０〜３０ｎｍ、好ましくは約２０ｎｍのＴｉ膜と、厚さが１００〜３００ｎｍ、好ましくは約１７５ｎｍのＰｔ膜とを順次積層した構造の下部電極２７と、厚さが１００〜３００ｎｍ、好ましくは約２４０ｎｍのＰＺＴ（（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）あるいはＰＺＬＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）よりなる強誘電体キャパシタ絶縁膜２８と、前記強誘電体キャパシタ絶縁膜２８上に形成された厚さが１００〜３００ｎｍ、好ましくは約２００ｎｍのＩｒＯxよりなる上部電極２９とを順次積層した構成の強誘電体キャパシタが形成されている。前記Ｔｉ膜およびＰｔ膜は、典型的にはスパッタリングにより形成され、一方、前記強誘電体キャパシタ絶縁膜２８は、典型的にはスパッタリングの後、酸素雰囲気中、７２５°Ｃで２０秒間、急速熱処理を行うことにより結晶化される。前記強誘電体膜２８は、ＣａとＳｒとを添加されているのが好ましく、スパッタリング以外にも、スピンオン法、ゾルゲル法、ＭＯＤ（metal organic deposition）法、あるいはＭＯＣＶＤ法により形成することができる。また、前記強誘電体キャパシタ絶縁膜２８としては、ＰＺＴあるいはＰＬＺＴ膜以外にも、ＳＢＴ（ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9）膜，ＢＴＯ（Ｂｉ4Ｔｉ2Ｏ12）膜などを使うことが可能である。また、前記強誘電体キャパシタ絶縁膜２８の代わりにＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3）膜やＳＴＯ（ＳｒＴｉＯ3）膜などの高誘電体膜を使うことにより、ＤＲＡＭを形成することも可能である。また、前記上部電極２９を構成するＩｒＯx膜は、典型的にはスパッタリングにより形成される。なお、前記上部電極２９としては、ＩｒＯx膜の代わりにＰｔ膜やＳＲＯ（ＳｒＲｕＯ3）膜を使うことも可能である。
【００２８】
このようにして形成された強誘電体キャパシタは、常温下におけるスパッタリング法により形成された厚さが約５０ｎｍのＡｌ2Ｏ3よりなるエンキャップ層３３０Ａにより覆われており、さらに前記エンキャップ層３３０Ａは、前記層間絶縁膜２６上にスパッタリンクにより約２０ｎｍの厚さに形成された別のＡｌ2Ｏ3エンキャップ層３３０により覆われている。
【００２９】
前記エンキャップ層３３０上には、ＳｉＯ2層間絶縁膜３０がＳｉＨ4、あるいはＳｉ2Ｆ6，Ｓｉ3Ｆ8，Ｓｉ2Ｆ3Ｃｌなどのポリシラン化合物、あるいはＳｉＦ4あるいはＴＥＯＳを原料としたＣＶＤ法、好ましくはプラズマＣＶＤ法により、前記上部電極２９から上で約４００ｎｍの厚さになるように形成されており、前記層間絶縁膜３０中には前記上部電極２９および下部電極２７をそれぞれ露出するコンタクトホール３０Ａ，３０Ｂが、また前記層間絶縁膜２６中に延在し、それぞれ前記拡散領域２１ａ，２１ｂ，２１ｃおよび２１ｄを露出するコンタクトホール３０Ｃ，３０Ｄ，３０Ｅおよび３０Ｆが形成されている。また、前記層間絶縁膜３０中には、前記素子分離膜２２上に形成されたワード線パターンＷＬを露出するコンタクトホール３０Ｇが形成されている。
【００３０】
本実施例では、前記コンタクトホール３０Ａおよび３０Ｂの各々において、それぞれのコンタクトホール内壁面に直接に接するように、また露出された上部電極２９あるいは下部電極２７の表面と直接に接するように、ＴｉＮなどの導電性窒化物よりなる密着膜３１Ａあるいは３１Ｂが約５０ｎｍの厚さに形成され、前記コンタクトホール３０Ａにおいては前記ＴｉＮ密着膜３１Ａ上に、Ｗよりなる導体プラグ３２Ａが、また前記コンタクトホール３０Ｂにおいては前記ＴｉＮ密着膜３１Ｂ上に、Ｗよりなる導体プラグ３２Ｂが、ＷＦ6，ＡｒおよびＨ2の混合ガスを使ったＣＶＤ法により形成されている
本実施例では同様に、前記コンタクトホール３０Ｃ〜３０Ｇのそれぞれの内壁面上にＴｉＮ密着層３１Ｃ〜３１Ｇが形成されており、前記ＴｉＮ密着層３１Ｃ〜３１Ｇの各々の上には、それぞれのコンタクトホールを充填するように、Ｗプラグ３２Ｃ〜３２Ｇが形成されている。
【００３１】
さらに前記層間絶縁膜３０上には、前記Ｗプラグ３２Ａ〜３２Ｇの各々に対応して、Ａｌよりなる配線パターン３３Ａ〜３３Ｆが形成されており、前記配線パターン３３Ａ〜３３Ｆは、プラズマＣＶＤ法により形成されたＳｉＯ2膜よりなる次の層間絶縁膜３４により覆われている。前記層間絶縁膜３０と同様に、層間絶縁膜３４はＳｉＨ4、あるいはＳｉ2Ｆ6やＳｉ3Ｆ8、Ｓｉ2Ｆ3Ｃｌなどよりなるポリシラン化合物、あるいはＴＥＯＳを原料として形成することができる。
【００３２】
さらに前記層間絶縁膜３４上にはＳｉＯ2よりなる保護絶縁膜３５を、プラズマＣＶＤ法により、１００ｎｍ以上の厚さに形成する。このようにして形成された保護絶縁膜３５は、層間絶縁膜３４の形成に続く平坦化工程（ＣＭＰ）により露出されたスリット（空洞）を覆う。
【００３３】
さらに前記保護絶縁膜３５中には前記層間絶縁膜３４を貫通して、前記配線パターン３３Ａおよび３３Ｆを露出するコンタクトホール３５Ａ，３５Ｂがそれぞれ形成され、前記コンタクトホール３５Ａ，３５Ｂの内壁面上には、ＴｉＮ密着層３６Ａ，３６Ｂをそれぞれ介してＷプラグ３７Ａ，３７Ｂが形成されている。
【００３４】
さらに前記保護絶縁膜３５上には、前記Ｗプラグ３７Ａ，３７ＢとコンタクトするＡｌあるいはＡｌ合金よりなる配線パターン３８Ａ，３８Ｂが形成される。その際、前記配線パターン３８Ａあるいは３８Ｂと前記保護絶縁膜３５との間には、前記コンタクトホール３５Ａ，３５Ｂの内壁面を覆うＴｉＮ密着膜３６Ａ，３６Ｂが延在する。
【００３５】
さらに前記配線パターン３８Ａ，３８Ｂは、前記層間絶縁膜３０あるいは３４と同様にして形成された層間絶縁膜３９により覆われ、さらに前記保護絶縁膜３５と同様な保護絶縁膜４０により覆われた後、前記保護絶縁膜４０上にビット線（ＢＬ）パターンを含む配線パターン４１Ａ〜４１Ｅが形成される。
【００３６】
本発明の発明者は、本発明の基礎となる実験において、前記コンタクトホール３０Ａ，３０ＢにＷプラグ３２Ａ，３２Ｂをそれぞれ形成する際に、前記コンタクトホール３０Ａ，３０Ｂの内壁面および底面を連続的にＴｉＮ膜３１Ａおよび３１Ｂにより覆っておくことにより、Ｗプラグ３２Ａ，３２Ｂを、ＷＦ6，ＡｒおよびＨ2の混合ガスを使ったＣＶＤ法により形成する場合に、水素の上部電極２９および強誘電体膜２８への侵入が効果的に抑制され、強誘電体膜２８の電気特性の劣化が効果的に抑制されるのを見出した。一方、このようなコンタクトホールの内壁面および底面を覆う密着膜として従来から使われているＴｉ膜とＴｉＮ膜とを積層した構造の膜を使うと、特に上部電極２９を露出するコンタクトホール３０Ａにおいて、コンタクト抵抗が著しく上昇する現象を発見した。これを以下の表１に示す。
【００３７】
【表１】
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表１を参照するに、厚さが２０ｎｍのＴｉ膜と厚さが５０ｎｍのＴｉＮ膜とを積層した構造の密着膜では、拡散領域２１ａ，２１ｂを露出するコンタクトホール３０Ｃあるいは３０Ｄではコンタクト抵抗は７．７Ω／ビアであったのに対し、上部電極２９を露出するコンタクトホール３０Ａではコンタクト抵抗は６１．１Ω／ビアに増大することがわかる。
【００３８】
これに対し、厚さが５０ｎｍのＴｉＮ膜を使った場合には、いずれのコンタクトホールでも、コンタクト抵抗は８．０〜８．３Ω／ビアであり、コンタクトホール３０Ａにおけるコンタクト抵抗の増大は見られない。
【００３９】
これは、おそらくＴｉ膜とＴｉＮ膜の積層膜を使った場合、ＩｒＯx上部電極２９とコンタクトするＴｉ膜との間に
Ｔｉ＋ＩｒＯx→ＴｉＯx＋Ｉｒ
の反応が起こり、形成されたＴｉＯx膜がコンタクト抵抗を増大させているものと考えられる。これに対し、ＴｉＮ膜のみを密着膜に使った場合には、このような反応は起こらず、従ってコンタクト抵抗の増大も生じない。
【００４０】
ＴｉＮ膜は、一般にはＴｉＮxで表される組成を有し、理想的にはＴｉ3Ｎ4で表される化学量論組成を有する。従って、前記ＴｉＮ密着膜の組成が前記化学量論組成に近ければ近いほど、コンタクト抵抗増大の抑制効果が顕著に表れると考えられる。また、前記ＴｉＮ密着膜の使用に伴うコンタクト抵抗増大の抑制効果は、前記上部電極２９がＩｒＯx膜である場合に限定されるものではなく、ＳｒＲｕＯx膜などの導電性酸化膜の場合にも有効であると考えられる。
［第２実施例］
次に図２のＦｅＲＡＭの製造工程を、本発明の第２実施例として、図３（Ａ）〜図６（Ｉ）を参照しながら説明する。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００４１】
図３（Ａ）を参照するに、拡散領域２１ａ〜２１ｄを形成されポリサイドゲート電極２４Ａ，２４Ｂを担持するＳｉ基板２１上には、前記ゲート電極２４Ａ，２４Ｂを覆うようにＳｉＯ2層間絶縁膜２６がＴＥＯＳを原料としたプラズマＣＶＤ法により約１μｍの厚さに形成されている。さらに前記層間絶縁膜２６をＣＭＰ法により平坦化した後、Ｔｉ膜とＰｔ膜とを順次、それぞれ２０ｎｍおよび１７５ｎｍの厚さに堆積し、その上にスパッタリングにより、先にも説明したように好ましくはＣａとＳｒとを添加されたＰＬＺＴなどの強誘電体膜を２４０ｎｍの厚さに形成する。このようにして形成されたＰＬＺＴ膜は、酸素雰囲気中、７２５°Ｃにて２０秒間、１２５°Ｃ／秒の昇温速度の急速熱処理工程により結晶化される。
【００４２】
さらに強誘電体膜の結晶化の後、前記強誘電体膜上にＩｒＯx膜をスパッタリング法により、２００ｎｍの厚さに形成する。
【００４３】
このようにして形成されたＩｒＯxをレジストプロセスによりパターニングすることにより、前記上部電極２９が形成される。前記レジストプロセスの後、前記強誘電体膜は、再び酸素雰囲気中、６５０°Ｃで６０分間熱処理され、ＩｒＯx膜のスパッタリング工程およびパターニング工程の際に強誘電体膜中に導入された欠陥が補償される。
【００４４】
次に、前記上部電極２９を含むようにレジストパターンを形成し、かかるレジストパターンをマスクに前記強誘電体膜をパターニングし、前記強誘電体キャパシタ絶縁膜膜２８を形成する。前記強誘電体キャパシタ絶縁膜２８の形成の後、さらに窒素雰囲気中において熱処理を行うことにより、前記層間絶縁膜２６中の脱水を行う。
【００４５】
さらに前記Ｐｔ／Ｔｉ層上に、前記強誘電体キャパシタ絶縁膜２８および上部電極２９を覆うようにＡｌ2Ｏ3膜を常温でスパッタリングすることにより、前記強誘電体キャパシタ絶縁膜２８をＨ2から保護するエンキャップ層３３０Ａを形成する。前記Ａｌ2Ｏ3膜の代わりに、エンキャップ層３３０ＡとしてＰＺＴ膜、ＰＬＺＴ膜あるいはＴｉＯx膜を堆積することも可能である。エンキャップ層３３０Ａの形成後、酸素雰囲気中、５５０°Ｃで６０分間の熱処理を行い、強エンキャップ層３３０Ａの膜質を向上させる。
【００４６】
さらにこのようにして形成されたエンキャップ層３３０Ａ上にレジストパターンを形成し、かかるレジストパターンをマスクに前記Ｐｔ／Ｔｉ層をパターニングし、下部電極２７を形成する。
【００４７】
さらに前記下部電極２７のパターニングの際に使ったレジストパターンを除去し、３５０°Ｃにて３０分間熱処理し、さらに前記層間絶縁膜２６上にＡｌ2Ｏ3膜をスパッタリングすることにより、エンキャップ層３３０を、エンキャップ層３３０がその下のエンキャップ層３３０Ａを覆うように形成する。
【００４８】
さらに図３（Ａ）の工程では、前記エンキャップ層３３０の形成の後、酸素雰囲気中、６５０°Ｃで３０分間の熱処理を行い、強誘電体キャパシタ絶縁膜２８中に導入されたダメージを解消する。さらに前記エンキャップ層３３０上に層間絶縁膜３０を、先にも説明したように、ＳｉＨ4、あるいはＳｉ2Ｆ6，Ｓｉ3Ｆ8やＳｉ2Ｆ3Ｃｌ等のポリシラン化合物、あるいはＳｉＦ4を原料としたプラズマＣＶＤ法により、約１２００ｎｍの厚さに形成する。前記層間絶縁膜３０は、ＴＥＯＳを原料として形成することも可能である。また、プラズマＣＶＤ法の他に、熱励起ＣＶＤ法やレーザ励起ＣＶＤ法を使うこともできる。前記層間絶縁膜３０は、形成された後、ＣＭＰ法により、上部電極２９の表面から測った厚さが約４００ｎｍになるまで研磨され、平坦化される。
【００４９】
次に図３（Ｂ）の工程において前記層間絶縁膜３０の脱水処理を、Ｎ2プラズマあるいはＮ2Ｏプラズマを使って行った後、ＣＨＦ3およびＣＦ4とＡｒの混合ガスを使ったレジストプロセスにより、前記層間絶縁膜３０中に、前記エンキャップ層３３０および３３０Ａを貫通して、それぞれ前記上部電極２９および下部電極２７を露出するようにコンタクトホール３０Ａおよび３０Ｂを形成する。
【００５０】
さらに図３（Ｂ）の工程では、このようにして形成された構造を酸素雰囲気中、５５０°Ｃで６０分間熱処理し、コンタクトホール３０Ａおよび３０Ｂの形成に伴って生じる強誘電体キャパシタ絶縁膜２８の膜質劣化を回復させる。
【００５１】
次に図４（Ｃ）の工程において図３（Ｂ）の構造上にコンタクトホール３０Ｃ〜３０Ｆに対応する開口部を有するレジストパターンＲを形成し、前記レジストパターンＲをマスクに前記層間絶縁膜３０および２６を、間に介在するエンキャップ層３３０も含めてパターニングし、拡散領域２１ａ〜２１ｄをそれぞれ露出するコンタクトホール３０Ｃ〜３０Ｆを形成する。図４（Ｃ）および以下の説明では、図２に示したコンタクトホール３０Ｇの形成は、簡単のため省略して示している。
【００５２】
次に図４（Ｄ）の工程において前記レジストパターンＲを除去し、Ａｒプラズマエッチングによる前処理を行った後、前記層間絶縁膜３０上にＴｉＮ膜３１をスパッタリングにより、約５０ｎｍの厚さに、前記ＴｉＮ膜３１が前記コンタクトホール３１Ａの内壁面および底面、また前記コンタクトホール３１Ｂの内壁面および底面を連続して覆うように形成する。このようにして形成されたＴｉＮ膜３１は、前記コンタクトホール３１Ａの底面において前記上部電極２９の露出部にコンタクトし、また前記コンタクトホール３１Ｂの底面において前記下部電極２７の露出部にコンタクトする。また前記ＴｉＮ膜３１は、コンタクトホール３０Ｃ〜３０Ｆにおいて、露出された拡散領域２１ａ〜２１ｄとコンタクトする。
【００５３】
次に図５（Ｅ）の工程において、図４（Ｄ）の構造上にＷＦ6とＡｒおよびＨ2を使ったＣＶＤ法により、Ｗ層３２を前記ＴｉＮ膜３１上に、前記コンタクトホール３０Ｃ〜３０Ｆの各々を充填するように堆積する。
【００５４】
図５（Ｅ）の工程では、Ｗ層のＣＶＤ工程においてＨ2が使われるが、図５（Ｅ）の構造では強誘電体膜２８を含む強誘電体キャパシタ全体がＴｉＮ膜３１により連続的に覆われているため、Ｈ2が強誘電体膜２８に到達することはなく、還元による強誘電体キャパシタの特性劣化の問題が回避される。
【００５５】
次に図５（Ｆ）の工程において、前記層間絶縁膜３０上のＷ層３２をＣＭＰ法により研磨・除去し、その結果、コンタクトホール３０Ａ〜３０Ｆ内に残留したＷ層部分により、Ｗプラグ３２Ａ〜３２Ｆがそれぞれ形成される。また、かかるＣＭＰ工程の結果、前記ＴｉＮ膜３１も平坦化され、各々のコンタクトホール３０Ａ〜３０Ｆに対応してＴｉＮパターン３１Ａ〜３１Ｆが形成される。
【００５６】
このようにして形成されたＷプラグ３２Ａ〜３２Ｆのうち、Ｗプラグ３２ＡはＩｒＯxよりなる上部電極２９とＴｉＮパターン３１Ａを介してコンタクトするが、先にも表１で説明したように、ＴｉＮパターン３１ＡはＩｒＯxなどの導電性酸化物と反応することがなく、このためコンタクト抵抗の増大は生じない。
【００５７】
次に図５（Ｇ）の工程において、前記層間絶縁膜３０に対してＮ2プラズマによる脱水処理および膜質改善処理を行い、さらにＲＦエッチングにより各々のコンタクトプラグ３２Ａ〜３２Ｆの表面をクリーニングした後、スパッタリング法により、前記層間絶縁膜３０上に厚さが５０ｎｍのＴｉＮ膜と厚さが５００ｎｍのＡｌ−Ｃｕ合金膜と厚さが５ｎｍのＴｉ膜と厚さが１００ｎｍのＴｉＮ膜とを積層した構造の導電層３３を形成する。
【００５８】
さらに図６（Ｈ）の工程で、このようにして形成された導電層３３をパターニングして配線パターン３３Ａ〜３３Ｅを、前記コンタクトプラグ３２Ａ〜３２Ｆに対応して形成する。
【００５９】
さらに図６（Ｉ）の工程では図６（Ｈ）の構造上に、スパッタリングにより、Ａｌ2Ｏ3などよりなるカバー膜３３ａを形成する。
【００６０】
さらに図６（Ｉ）の構造上に次の層間絶縁膜を形成し、図５（Ｇ）〜図６（Ｉ）の工程を繰り返すことにより、上層の配線層を形成することが可能になる。
【００６１】
本実施例では、Ｗ層３２が形成されてから後は、酸素雰囲気中での熱処理工程が行われることはなく、従ってＷプラグ３２Ａ〜３２Ｆの酸化によるコンタクト抵抗の増大の問題は生じない。
［第３実施例］
図７（Ａ）〜（Ｃ）は、本発明の第３実施例によるＦｅＲＡＭの製造方法を示す。ただし、図中、対応する部分には同一の参照符号を付し、説明を省略する。
【００６２】
本実施例は先の実施例の一変形例となっており、図７（Ａ）の工程は、図５（Ｅ）の工程に引き続いて行われる。
【００６３】
本実施例では、図７（Ａ）の工程において、前記層間絶縁膜３０上のＴｉＮ膜３１を覆うＷ層３１を、ドライエッチングを使ったエッチバックにより、選択的に除去する。図７（Ａ）の工程では、前記ＴｉＮ膜３１は前記層間絶縁膜３０上に、連続して延在する状態で残されるため、前記強誘電体キャパシタはＴｉＮ膜３１により覆われており、かかるエッチバック工程を行っても強誘電体キャパシタ中の強誘電体膜２８が劣化することはない。
【００６４】
さらに図７（Ｂ）の工程において、図７（Ａ）の構造上に導電層３３を、Ａｌ−Ｃｕ合金膜とＴｉ膜とＴｉＮ膜とをそれぞれ５００ｎｍ，５ｎｍおよび１００ｎｍの厚さに堆積することにより形成し、図７（Ｃ）の工程において、前記導電層３３をパターニングすることにより、配線パターン３３Ａ〜３３Ｅを形成する。前記配線パターン３３Ａ〜３３Ｅのパターンに伴い、図７（Ｃ）の工程では前記ＴｉＮ膜３１もパターニングされ、ＴｉＮパターン３１Ａ〜３１Ｅが前記配線パターン３３Ａ〜３３Ｅに対応して形成される。
【００６５】
本実施例においても、強誘電体キャパシタがＨ2を阻止するＴｉＮ膜により覆われているため、Ｗプラグ３２Ａ〜３２Ｆの形成後に劣化が生じることがない。また酸化雰囲気中での熱処理が行われることがなく、コンタクトプラグ抵抗が増大する問題も生じない。
［第４実施例］
図８（Ａ）〜図１１（Ｉ）は、本発明の第４実施例によるＦｅＲＡＭの製造方法を示す。ただし図中、先に説明した部分と同一の部分には同一の参照符号を付し、説明を省略する。
【００６６】
図８（Ａ），（Ｂ）は先の図３（Ａ），（Ｂ）の工程に対応し、層間絶縁膜２６上に形成された強誘電体キャパシタを層間絶縁膜３０により覆い、上部電極２９および下部電極２７を露出するコンタクトホール３０Ａ，３０Ｂを形成した後、酸素雰囲気中での熱処理により、強誘電体膜２８の膜質劣化を補償する。
【００６７】
次に図９（Ｃ）の工程において図８（Ｂ）の構造上にＴｉＮ膜３１をスパッタリングにより前記層間絶縁膜３０を連続的に覆うように形成し、図９（Ｄ）の工程において前記ＴｉＮ膜３１をパターニングし、前記強誘電体キャパシタ上にＴｉＮパターン３１ａを形成する。
【００６８】
さらに図９（Ｅ）の工程において前記層間絶縁膜３０中にそれぞれ拡散領域２１ａ〜２１ｄを露出するコンタクトホール３０Ｃ〜３０Ｆを形成し、図１０（Ｆ）の工程において図９（Ｅ）の構造上に前記コンタクトホール３０Ｃ〜３０Ｆを覆うように、また前記ＴｉＮパターン３１ａを覆うように厚さが２０ｎｍのＴｉ膜と厚さが５０ｎｍのＴｉＮ膜とを順次積層したＴｉ／ＴｉＮ膜３１ｂをスパッタリング法により、約７０ｎｍ（＝２０＋５０ｎｍ）の厚さに形成する。
【００６９】
さらに図１０（Ｇ）の工程において図１０（Ｆ）のＴｉ／ＴｉＮ膜３１ｂ上にＷ層３２をＣＶＤ法により、前記コンタクトホール３０Ａ〜３０Ｆを充填するように形成し、図１１（Ｈ）の工程においてＣＭＰ法により前記層間絶縁膜３０上のＷ層３２を除去することにより、前記コンタクトホール３０Ａ〜３０Ｆに対応してＷプラグ３２Ａ〜３２Ｆが形成される。その結果、前記Ｗプラグ３２Ａあるいは３２Ｂは、ＴｉＮ膜とＴｉ膜とＴｉＮ膜とＷ膜とを順次積層した層構造を有する。
【００７０】
一方、前記コンタクトホール３０Ｃ〜３０Ｆには、内壁面および底面にコンタクトするようにＴｉ／ＴｉＮパターン３１Ｃ'〜３１Ｆ'が形成され、前記Ｗプラグ３２Ｃ〜３２Ｆは対応する拡散領域２１ａから２１ｄにかかるＴｉ／ＴｉＮパターンを介してコンタクトする。すなわち、コンタクトホール３０Ｃ〜３０Ｆにおいては、コンタクトプラグはＴｉ／ＴｉＮ膜とＷ膜を積層した構造を有する。
【００７１】
このように、コンタクトホール３０Ｃ〜３０ＦにＴｉパターン３１Ａ'〜３１Ｆ'を形成することにより、コンタクトプラグ３２Ｃ〜３２Ｆの密着性が向上し、また表１よりわかるように多少コンタクト抵抗が低減される。
【００７２】
本実施例においても、Ｗ層３２が形成された以降、酸素雰囲気中での熱処理がなされることはなく、Ｗプラグの酸化によるコンタクト抵抗の増大の問題は生じない。
【００７３】
なお、図９（Ｄ）の工程では、前記ＴｉＮ膜３１を、図９（Ｅ）の工程においてコンタクトホール３０Ｃ〜３０Ｆをプラズマクリーニングする際に、プラズマ形成が容易になるようにパターニングしているが、このようなプラズマクリーニングが必要でない場合、あるいはクリーニングを別の方法で行う場合には、かかるＴｉＮ膜３１のパターニングは不必要である。この場合には、図１０（Ｆ），（Ｇ）に対応して、図１２（Ａ），（Ｂ）に示す構造が得られる。この場合でも、Ｗ層３２をＣＭＰ法により層間絶縁膜３０上から除去した場合には、図１１（Ｈ）と同じ構造が得られる。
【００７４】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００７５】
（付記１）
半導体基板と、
前記半導体基板上に形成され、前記半導体基板中に形成された拡散領域を含むトランジスタと、
前記半導体基板上に形成され、下部電極と強誘電体膜と上部電極とを順次積層した構造のキャパシタと、
前記半導体基板上に前記キャパシタを覆うように形成された絶縁膜と、
絶縁膜に、前記キャパシタの上部電極を露出するように形成された第１のコンタクトホールと、
絶縁膜に、前記拡散領域を露出するように形成された第２のコンタクトホールと、
前記第１のコンタクトホール中に形成された第１の導電プラグと、
前記第２のコンタクトホール中に形成された第２の導電プラグとよりなり、
前記第１の導電プラグと前記上部電極との間には導電性窒化膜が、前記第１のコンタクトホール内壁および前記上部電極表面に接するように形成されていることを特徴とする半導体装置。
（付記２）
前記第２のコンタクトホールには、前記第２の導電プラグと前記拡散領域との間に、前記第２のコンタクトホール内壁および前記拡散領域に接するように、別の導電性窒化膜が形成されていることを特徴とする請求項１記載の半導体装置。
（付記３）
前記導電性窒化膜および前記別の導電性窒化膜は、実質的に同一の組成を有することを特徴とする付記２記載の半導体装置。
（付記４）
前記第２のコンタクトホールには、前記第２の導電プラグと前記拡散領域との間に、前記第２のコンタクトホール内壁および前記拡散領域に接するように金属膜が形成されており、前記金属膜上には別の導電性窒化膜が形成されていることを特徴とする付記１記載の半導体装置。
（付記５）
さらに、前記第１のコンタクトホール中には、前記導電性窒化膜と前記第１の導電プラグとの間に、前記金属膜と同一組成の金属膜と、前記別の導電性窒化膜と同一組成の導電性窒化膜とを積層した構造が介在することを特徴とする付記４記載の半導体装置。
（付記６）
さらに前記第２の絶縁膜上には導電パターンが形成されており、前記導電パターンと前記第２の絶縁膜との間には、前記導電性窒化膜と実質的に同じ組成の導電性窒化膜が介在することを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置。
（付記７）
前記第１および第２の導電プラグは、Ｗを含むことを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置。
（付記８）
前記導電性窒化膜および前記別の導電性窒化膜は、窒化チタン膜よりなることを特徴とする付記１〜７のうち、いずれか一項記載の半導体装置。
（付記９）
前記上部電極は、導電性酸化物よりなることを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置。
（付記１０）
さらに前記絶縁膜中に前記下部電極を露出するように形成された第３のコンタクトホールと、前記第３のコンタクトホール中に形成された第３の導電プラグとを含み、前記第３のコンタクトホール中には、前記下部電極と前記第３の導電プラグとの間に、前記第３のコンタクトホール内壁および前記下部電極に接するように、前記導電性窒化膜と同一組成の導電性窒化膜が設けられたことを特徴とする付記１記載の半導体装置。
（付記１１）
半導体基板と、前記半導体基板上に形成され、前記半導体基板中に形成された拡散領域を含むトランジスタと、前記半導体基板上に形成され、下部電極と強誘電体膜と上部電極とを順次積層した構造の強誘電体キャパシタとを有する半導体装置の製造方法であって、
（ａ）前記半導体基板上に、前記強誘電体キャパシタを覆うように絶縁膜を形成する工程と、
（ｂ）前記絶縁膜中に、前記上部電極および前記下部電極を露出するように、第１および第２のコンタクトホールをそれぞれ形成する工程と、
（ｃ）前記強誘電体キャパシタを酸化雰囲気中において熱処理する工程と、
（ｄ）前記絶縁膜中に、前記拡散領域を露出するように第３のコンタクトホールを形成する工程と、
（ｅ）前記絶縁膜上に、前記第１〜第３のコンタクトホールを含むように、第１の導電性窒化膜を形成する工程と、
（ｆ）前記第１の導電性窒化膜上に導電層を、前記導電層が前記第１〜第３のコンタクトホールを充填するように形成する工程とを特徴とする半導体装置の製造方法。
（付記１２）
前記第１の導電性窒化膜は、前記第１のコンタクトホールにおいて、前記露出された上部電極と直接にコンタクトするように、また前記第２のコンタクトホールにおいて、前記露出された下部電極と直接にコンタクトするように、また前記第３のコンタクトホールにおいて、前記拡散領域と直接にコンタクトするように形成されることを特徴とする付記１１記載の半導体装置の製造方法。
（付記１３）
前記工程（ｃ）と工程（ｄ）との間に、
（ｃ１）前記絶縁膜上に、前記第１および第２のコンタクトホールを含むように第２の導電性窒化膜を、前記第２の導電性窒化膜が、前記第１のコンタクトホールにおいて、前記露出された上部電極と直接にコンタクトするように、また前記第２のコンタクトホールにおいて、前記露出された下部電極と直接にコンタクトするように堆積する工程と、
（ｃ２）前記第２の導電性窒化膜を、前記第１および第２のコンタクトホールを含む領域を除いて、除去する工程とを設けたことを特徴とする付記１２記載の半導体装置の製造方法。
（付記１４）
前記絶縁膜上に、前記第１〜第３のコンタクトホールを含むように、金属膜と別の導電性窒化膜とを順次堆積する工程をさらに含むことを特徴とする付記１２または１３記載の半導体装置の製造方法。
（付記１５）
さらに前記導電層および導電性窒化膜を、前記絶縁膜の表面から除去する工程とを含むことを特徴とする付記１１〜１４記載の半導体装置の製造方法。
（付記１６）
前記導電層および導電性窒化膜を除去する工程は、化学機械研磨法により実行されることを特徴とする付記１５記載の半導体装置の製造方法。
（付記１７）
前記導電層および導電性窒化膜を除去する工程は、ドライエッチングによることを特徴とする付記１５記載の半導体装置の製造方法。
（付記１８）
前記導電性窒化膜の除去工程は、前記導電性窒化膜上に形成された導体パターンを自己整合マスクとしてドライエッチングにより実行されることを特徴とする付記１７記載の半導体装置の製造方法。
（付記１９）
前記導電層を堆積する工程は、ＣＶＤ法により行われることを特徴とする付記１１〜１８のうち、いずれか一項記載の半導体装置の製造方法。
（付記２０）
前記導電性窒化膜を堆積する工程は、スパッタリング法により行われることを特徴とする請求項１１〜１９のうち、いずれか一項記載の半導体装置の製造方法。
【図面の簡単な説明】
【００７６】
【図１】従来のＦｅＲＡＭの構成を示す図である。
【図２】本発明の第１実施例によるＦｅＲＡＭの構成を示す図である。
【図３】（Ａ），（Ｂ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その１）である。
【図４】（Ｃ），（Ｄ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その２）である。
【図５】（Ｅ）〜（Ｇ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その３）である。
【図６】（Ｈ），（Ｉ）は、本発明の第２実施例によるＦｅＲＡＭの製造工程を示す図（その４）である。
【図７】（Ａ）〜（Ｃ）は、本発明の第３実施例によるＦｅＲＡＭの製造工程を示す図である。
【図８】（Ａ）〜（Ｂ）は、本発明の第４実施例によるＦｅＲＡＭの製造工程を示す図（その１）である。
【図９】（Ｃ）〜（Ｅ）は、本発明の第４実施例によるＦｅＲＡＭの製造工程を示す図（その２）である。
【図１０】（Ｆ），（Ｇ）は、本発明の第４実施例によるＦｅＲＡＭの製造工程を示す図（その３）である。
【図１１】（Ｈ）は、本発明の第４実施例によるＦｅＲＡＭの製造工程を示す図（その４）である。
【図１２】（Ａ），（Ｂ）は、本発明の第４実施例の一変形例を示す図である。
【符号の説明】
【００７７】
２１  基板
２１Ａ，２１Ｂ  ウェル
２１ａ〜２１ｄ  拡散領域
２２  素子分離膜
２３Ａ，２３Ｂ  ゲート絶縁膜
２４Ａ，２４Ｂ  ゲート電極
２５  ＳｉＯＮ膜
２６，３０，３４  層間絶縁膜
２７  下部電極
２８  強誘電体キャパシタ絶縁膜
２９  上部電極
３０Ａ〜３０Ｇ  コンタクトホール
３１  ＴｉＮ膜
３１Ａ〜３１Ｇ  ＴｉＮパターン
３２  Ｗ層
３２Ａ〜３２Ｇ  Ｗプラグ
３３Ａ〜３３Ｆ，３８Ａ，３８Ｂ，４１Ａ〜４１Ｅ  配線パターン
３３ａ  Ａｌ2Ｏ3保護膜
３５，４０  保護膜
３１Ｃ'〜３１Ｆ'，３６Ａ，３６Ｂ  Ｔｉ／ＴｉＮ密着層
３３０，３３０Ａ  エンキャップ層
【図１】
0004567026.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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