(57)【特許請求の範囲】
【請求項１】
基板上に、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタを具備し、
前記ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタの各ゲート電極はＴａとＣの合金で形成され、前記ゲート電極のＴａに対するＣのモル比（Ｃ／Ｔａ）が２以上４以下であることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、母相と析出相とに相分離しており、前記析出相のサイズは５ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極は、非晶質であることを特徴とする請求項１記載の半導体装置。
【請求項４】
基板上に形成されたｎ型半導体領域と、
前記基板上に前記ｎ型半導体領域とは絶縁分離して形成されたｐ型半導体領域と、
前記ｎ型半導体領域上に、ゲート絶縁膜を介してＴａとＣの合金からなる下部ゲート電極を形成し、前記下部ゲート電極上にシリコンを含む上層ゲート電極を形成して構成されたｐチャネルＭＩＳトランジスタと、
前記ｐ型半導体領域上に、ゲート絶縁膜を介してＴａとＣの合金からなる下部ゲート電極を形成し、前記下部ゲート電極上にシリコンを含む上層ゲート電極を形成して構成されたｎチャネルＭＩＳトランジスタと、
を具備し、
前記各トランジスタの下部ゲート電極のＴａに対するＣのモル比（Ｃ／Ｔａ）が２以上４以下であることを特徴とする半導体装置。
【請求項５】
前記各トランジスタの下部ゲート電極は、５ｎｍ以下のサイズで相分離していることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記各トランジスタの下部ゲート電極は、非晶質であることを特徴とする請求項４記載の半導体装置。
【請求項７】
前記各トランジスタの下部ゲート電極の膜厚は、５ｎｍより大であることを特徴とする請求項４〜６の何れかに記載の半導体装置。
【請求項８】
前記ｐチャネルＭＩＳトランジスタの上部ゲート電極は、ｐ+ 型シリコン又はシリコンゲルマニウムであり、前記ｎチャネルＭＩＳトランジスタの上部ゲート電極は、ｎ+ 型シリコン又はシリコンゲルマニウムであることを特徴とする請求項４〜７の何れかに記載の半導体装置。
【請求項９】
前記ｐチャネルＭＩＳトランジスタの上部ゲート電極及び前記ｎチャネルＭＩＳトランジスタの上部ゲート電極は、金属シリサイドであることを特徴とする請求項４〜７の何れかに記載の半導体装置。
【請求項１０】
半導体基板上にｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタを含む半導体装置の製造方法であって、
前記基板上に、ｎ型半導体領域とｐ型半導体領域を絶縁分離して形成する工程と、
前記各半導体領域上にゲート絶縁膜を形成する工程と、
前記ｎ型半導体領域及びｐ型半導体領域のそれぞれで、前記ゲート絶縁膜上に、スパッタ法により、ＴａとＣの合金からなりＴａに対するＣのモル比（Ｃ／Ｔａ）が２以上４以下のゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記ゲート電極を形成する工程として、ＴａとＣの２つのターゲットをＡｒ雰囲気でスパッタすることを特徴とする請求項１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一基板上にｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタを形成した半導体装置に係わり、特にゲート電極構造の改良をはかった半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、シリコンＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスにおいては、チタン，モリブデン，タングステン，タンタルなどの高融点金属、或いはこれらの窒化物をゲート電極として使用する試みがなされている。これは、いわゆるメタルゲート技術と称される。
【０００３】
メタルゲート技術では、ゲート電極内部には原理的に空乏層が発生しないので、シリコンゲートの場合のように空乏層によるＭＩＳトランジスタの電流駆動力の低下は発生しない。特に、単一のメタルゲート材料でｎチャネルＭＩＳトランジスタ、ｐチャネルＭＩＳトランジスタの双方のゲート電極を構成する、いわゆるシングルメタルゲート技術では、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタのゲート電極堆積及び加工を共通化できる。これにより、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタで異なるメタルゲートを用いる場合に問題となる工程複雑化、工程数の増加などの課題を解決できる。
【０００４】
これまで、シングルメタルゲート材料としてはＴｉＮ，ＴａＮなどの材料が提案されている。これらの材料は、その仕事関数が４．５〜４．７ｅＶの範囲にあるため、単一のメタルゲートでｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタのしきい値電圧を対称的な値に設定可能な材料である。
【０００５】
しかし、この種のシングルメタルゲート材料には、組成や成膜方法によらず、多結晶構造をとるという特徴がある。このことが、デバイス特性に大きな悪影響を与える。即ち、これら材料の仕事関数は結晶面方位に大きく左右されるため、多結晶薄膜では結晶粒サイズ程度のスケールで仕事関数が揺らいでいる。典型的な結晶粒サイズは数１０〜数１００ｎｍ程度であり、この寸法は将来のトランジスタのゲート長と同程度の値である。従って、多結晶ゲート電極を用いた場合、トランジスタ間でゲート電極の仕事関数が揺らぎ、しきい値電圧も揺らぎを持つことになる。トランジスタには均一な性能が要求されているため、この特性揺らぎは許容できない。
【０００６】
この問題を解決するためには、メタルゲートを単結晶にするか、デバイスの特徴的サイズ（ゲート長）よりもずっと小さい揺らぎしか持たない構造的特徴にするか、何れかが必要になる。後者の構造に関しては、非晶質ＴａＳｉＮメタルゲート電極が提案されている（例えば、非特許文献１参照）。非晶質であれば、構造的均質性は非常に高く、特性の揺らぎは顕在化しない。しかしながら、ＴａＳｉＮメタルゲートの仕事関数は４．４ｅＶ程度であり、シングルメタルゲートとして利用することはできなかった。
【０００７】
また、ｎチャネルＭＩＳトランジスタにＴａＣｘ電極を用いたＴａＣｘメタルゲート技術が提案されている（例えば、非特許文献２参照）。しかし、この技術では、ＴａＣｘ電極の仕事関数が４．１８ｅＶであるため、ｐチャネルＭＩＳトランジスタのゲート電極に用いたとしても、そのしきい値電圧は非常に高くなり、ＣＭＯＳの正常動作は不可能になる。
【非特許文献１】D. -G. Park et al.,“Rubust Ternary Metal Gate Electrodes for Dual Gate CMOS Devices”，2001 IEDM, p.p. 671-674.
【非特許文献２】J. K. Schaeffer et al.,“Challenges for the Integration of Metal Gate Electrodes”，2004 IEDM, p.p.287-209
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このように従来、トランジスタの電流駆動力を向上させ、処理速度の速いシリコンＣＭＯＳデバイスを実現するために、従来のシリコンゲートに替えてメタルゲート技術を導入することが必須である。しかし、デバイス特性揺らぎを防ぐのに適したシングルメタルゲート構造は実現できていないのが現状であった。
【０００９】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、シリコンＣＭＯＳデバイス等に用いるのに適したシングルメタルゲート構造を実現することができ、デバイス特性揺らぎの低減及び高信頼化をはかり得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１１】
即ち、本発明の一態様は、基板上に、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタを具備した半導体装置であって、前記ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタの各ゲート電極はＴａとＣの合金で形成され、前記ゲート電極のＣとＴａとの比（Ｃ／Ｔａ）が２以上４以下であることを特徴とする。
【００１２】
また、本発明の別の一態様は、基板上に形成されたｎ型半導体領域と、前記基板上に前記ｎ型半導体領域とは絶縁分離して形成されたｐ型半導体領域と、前記ｎ型半導体領域上に、ゲート絶縁膜を介してＴａとＣの合金からなる下部ゲート電極を形成し、該下部ゲート電極上にシリコンを含む上層ゲート電極を形成して構成されたｐチャネルＭＩＳトランジスタと、前記ｐ型半導体領域上に、ゲート絶縁膜を介してＴａとＣの合金からなる下部ゲート電極を形成し、該下部ゲート電極上にシリコンを含む上層ゲート電極を形成して構成されたｎチャネルＭＩＳトランジスタと、を具備した半導体装置であって、前記各トランジスタの下部ゲート電極のＣとＴａとの比（Ｃ／Ｔａ）が２以上４以下であることを特徴とする。
【００１３】
また、本発明の別の一態様は、半導体基板上にｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタを含む半導体装置の製造方法であって、前記基板上に、ｎ型半導体領域とｐ型半導体領域を絶縁分離して形成する工程と、前記各半導体領域上にゲート絶縁膜を形成する工程と、前記ｎ型半導体領域及びｐ型半導体領域のそれぞれで、前記ゲート絶縁膜上に、スパッタ法により、ＴａとＣの合金からなりＣとＴａとの比（Ｃ／Ｔａ）が２以上４以下のゲート電極を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、ゲート電極をＴａとＣの合金で形成し、ＣとＴａとの比（Ｃ／Ｔａ）を２以上４以下に設定することにより、シングルゲートメタルとして適正な仕事関数を得ることができ、ＣＭＯＳデバイス等における特性揺らぎの低減及び高信頼化をはかることができる。
【発明を実施するための最良の形態】
【００１５】
まず、実施形態を説明する前に、本発明の概要及び原理を説明する。
【００１６】
本発明の一実施形態は、図１に示すようなＣＭＯＳデバイスを備えた半導体装置であって、その最大の特徴は、ＴａＣｘをｐチャネルＭＩＳトランジスタ、ｎチャネルＭＩＳトランジスタの両方のゲート電極として有することである。
【００１７】
なお、図中の１０はＳＯＩ基板、１１はＳｉ基板、１２は埋め込み絶縁膜、１３はＳｉ層、２２はｎ型ウェル、２３はｐ型ウェル、２４は素子分離絶縁膜、２５はｐ型拡散層、２６はｐ型エクステンション層、２７はｎ型拡散層、２８はｎ型エクステンション層、３１はゲート絶縁膜、３２はＴａＣｘゲート電極、３３はゲート側壁絶縁膜、３４は層間絶縁膜、４１はｐチャネルＭＩＳトランジスタ、４２はｎチャネルＭＩＳトランジスタを示している。
【００１８】
ところで、ＴａＣｘメタルゲート技術については、前述した（非特許文献２）に記載されている。この従来技術と本発明が異なるのは、本発明ではＴａＣｘをｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタの双方に用いているのに対し、従来技術ではｎチャネルＭＩＳトランジスタにしかＴａＣｘ電極を用いていない点である。従来技術では、ＴａＣｘ電極の仕事関数が４．１８ｅＶであったため、このような制約が生じていた。仮に、従来技術のＴａＣｘをｐチャネルＭＩＳトランジスタのゲート電極に用いたとしても、そのしきい値電圧は非常に高くなり、ＣＭＯＳの正常動作は不可能になる。
【００１９】
これに対し本発明では、Ｔａに対するＣのモル比（Ｃ／Ｔａ）を最適に設定することにより、ＴａＣｘメタルゲートの仕事関数をｐチャネル及びｎチャネルの各ＭＩＳトランジスタのゲートとして適した値にすることを特徴とする。図２は、本発明者らの実験に基づく、ＴａＣｘ電極組成と仕事関数との関係を示す実験結果である。本発明者らは、ＴａとＣとの比（Ｃ／Ｔａ）を２〜４に設定することにより、ＴａＣｘメタルゲートの仕事関数を４．５〜４．７ｅＶの範囲にできることを、組成を系統的に変化させた実験を行うことにより見出した。これにより、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタの両方にＴａＣｘを用いても、トランジスタのしきい値電圧を低い値に設定することが可能となった。
【００２０】
また、本発明のもう一つの特徴は、ＴａＣｘゲート電極が非晶質、或いは５ｎｍ以下のサイズで相分離した特徴を有することである。本発明者らは、組成を系統的に変化させた実験から、このような構造的特徴は、（Ｃ／Ｔａ）が１．５以上の時に実現されることを発見した。図３は、その結果の一部を示す、ＴａＣｘ膜の結晶性を調べたＸＲＤ（X-ray diffractometory）スペクトルである。
【００２１】
（Ｃ／Ｔａ）〜０．７の時には、非常に強いＴａＣ結晶ピークが観測された。これに対し、（Ｃ／Ｔａ）〜１．３においてはＴａＣ結晶ピークは弱くなり、（Ｃ／Ｔａ）〜２．７ではＴａＣｘ膜からは何のピークも観測されなかった。組成をより細かく変化させた実験で、結晶ピークが観測されなくなる組成の臨界値は（Ｃ／Ｔａ）＝１．５であることが分かった。
【００２２】
図４は、（Ｃ／Ｔａ）〜２．７の場合のＴａＣｘ膜の断面ＴＥＭ像である。ＴａＣｘ膜は白黒のコントラストを示している。黒い箇所にはＴａが集積しており、白い箇所はカーボンがリッチになっている。Ｔａが集積している領域のサイズは、この組成では１ｎｍ以下であった。
【００２３】
図５は、本発明のＴａＣゲート電極の特徴を示した模式図である。ＣリッチなＴａＣｘ（２＜ｘ）母相の中に、直径５ｎｍ以下のＴａＣ析出相が形成されている。ＴａＣ析出相は結晶化していてもよく、非晶質状態であってもよい。ＴａＣｘ（２＜ｘ）母相は非晶質状態である。ＴａＣ析出相は、前記図４の実験結果では黒いコントラストで示されている。
【００２４】
本発明の組成範囲におけるＴａＣｘゲート電極は、従来のＬＳＩ製造工程を経てもその構造が殆ど変化しないことが判明した。図６は、（Ｃ／Ｔａ）〜２．７のＴａＣｘ薄膜を１０００℃，２０秒熱処理する前後のＸＲＤスペクトルである。１０００℃，２０秒は従来のＬＳＩ製造における十分な熱工程を示すものだが、この熱処理を経ても、ＸＲＤスペクトルには殆ど変化が観測されなかった。２θ〜４０°付近のＴａＣ結晶ピークの現れる位置に極微量な回折線が見られるが、その半値幅は極めて大きく、Ｘ線分析的には非晶質、或いは結晶サイズ１ｎｍ以下の相分離した構造と判断できる。
【００２５】
図７は、本発明のナノ相分離したＴａＣゲート電極のミクロスコピック原子結合状態を調べたＸＰＳ（X-ray Photoelectron emission Spectroscopy）によるＣ１ｓスペクトルである。ＴａＣ膜中には、その組成によらず、炭素から見た第１近接位置に炭素、或いはＴａが存在することが分かる。本発明の組成範囲（Ｃ／Ｔａ＝２〜４）では、炭素の第１近接は大部分が炭素であり、僅かなＴａ−Ｃ結合が存在していることが判明した（図７中のＣ／Ｔａ＝２．７）。Ｃ−Ｃ結合は主にＴａＣ電極の母相に存在するＣ−Ｃ結合起因であり、Ｃ−Ｔａ結合は主にＴａＣ析出相に起因している。
【００２６】
このように、ＴａＣｘ薄膜の物性的特徴を詳細に調べた結果として、Ｔａに対するＣのモル比（Ｃ／Ｔａ）の制御によって仕事関数と構造的特徴の双方を制御でき、さらにはこのような特性が１０００℃の熱処理に対しても安定であることを新たに発見した。本発明はこの新しい発見に基づいて行われたものであり、従来技術の範疇とは全く異なる構成、効果を有するものである。
【００２７】
なお、非晶質ゲート電極としては従来、（非特許文献１）に示されるＴａＳｉＮゲート電極が存在する。この技術を用いれば将来のゲート長１０ｎｍのトランジスタにおいてもしきい値電圧揺らぎは顕在化しない。しかしながら、ＴａＳｉＮの仕事関数は４．４ｅＶ程度であり、ｎチャネルＭＩＳトランジスタのしきい値電圧を設計するのには丁度良いが、ｐチャネルＭＩＳトランジスタのしきい値電圧は高くなりすぎて、ＣＭＯＳトランジスタの正常動作が不可能となる。
【００２８】
本発明のＴａＣｘ電極のＴａに対するＣのモル比（Ｃ／Ｔａ）は、図８に示すように、２以上４以下の範囲に限定される。ＴａＣｘの仕事関数がシングルメタルゲートに適した４．５〜４．７ｅＶとなるための（Ｃ／Ｔａ）の範囲は、２以上４以下である。一方、ＴａＣｘがしきい値電圧ばらつきを示さない非晶質或いは５ｎｍ以下の相分離した構造となるためには、（Ｃ／Ｔａ）が１．５以上である必要がある。本発明のＴａＣｘゲート電極は、仕事関数が４．５ｅＶ〜４．７ｅＶであり、かつその構造は非晶質或いは５ｎｍ以下の特徴的サイズに相分離した構造であることが要求される。これらの要求を満たす組成範囲は、（Ｃ／Ｔａ）が２以上４以下である。
【００２９】
以上その概要を述べたような構成により、特性ばらつきが非常に小さく、ゲート空乏化の無い高性能なメタルゲートＣＭＯＳデバイスを備えた半導体装置を、容易なプロセスによって提供することが可能となる。
【００３０】
以下、本発明の詳細を図示の実施形態によって説明する。
【００３１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の概略構成を示す素子構造断面図である。
【００３２】
Ｓｉ基板１１上に埋め込み絶縁膜１２を介してＳｉ層１３を形成することによりＳＯＩ基板１０が構成され、このＳＯＩ基板１０のＳｉ層１３には、ｎ型ウェル領域２２及びｐ型ウェル領域２３が設けられている。ｎ型ウェル領域２２とｐ型ウェル領域２３は、素子分離絶縁膜２４により分離されている。なお、本実施形態では基板としてＳＯＩ基板を用いたが、バルク基板を用いても良いのは勿論のことである。
【００３３】
ｎ型ウェル領域２２には、ｐチャネルＭＩＳトランジスタ４１が設けられる。ｐチャネルＭＩＳトランジスタ４１は、ｐ型拡散層２５と、ｐ型エクステンション層２６と、ゲート絶縁膜３１と、ＴａＣｘ電極３２とを備えている。ゲート絶縁膜３１はｎ型ウェル領域２２上に設けられ、このゲート絶縁膜３１上にＴａＣｘ電極３２が設けられている。なお、本実施形態においては、ゲート絶縁膜３１とＴａＣｘ電極３２の積層構造の両側部には、絶縁体からなるサイドウォール３３が設けられている。
【００３４】
また、ｐ型エクステンション層２６はゲート絶縁膜３１とＴａＣｘ電極３２の積層構造の両側のｎ型ウェル領域２２に設けられ、ｐ型拡散層２５はサイドウォール３３の両側のｎ型ウェル領域２２に設けられている。ｐ型拡散層２５は、ｐ型エクステンション層２６よりもｎ型ウェル領域２２との接合深さが深くなるように構成されている。そして、ｐ型拡散層２５及びｐ型エクステンション層２６がｐチャネルＭＩＳトランジスタ４１のソース・ドレイン領域となる。
【００３５】
一方、ｐ型ウェル領域２３には、ｎチャネルＭＩＳトランジスタ４２が設けられる。ｎチャネルＭＩＳトランジスタ４２は、ｎ型拡散層２７と、ｎ型エクステンション層２８と、ゲート絶縁膜３１と、ＴａＣｘ電極３２とを備えている。ゲート絶縁膜３１はｐ型ウェル領域２３上に設けられ、このゲート絶縁膜３１上にＴａＣｘ電極３２が設けられている。なお、本実施形態においては、ゲート絶縁膜３１とＴａＣｘ電極３２の積層構造の両側部には、絶縁体からなるサイドウォール３３が設けられている。
【００３６】
また、ｎ型エクステンション層２８はゲート絶縁膜３１とＴａＣｘ電極３２の積層構造の両側のｐ型ウェル領域２３に設けられ、ｎ型拡散層２７はサイドウォール３３の両側のｐ型ウェル領域２３に設けられている。ｎ型拡散層２７は、ｎ型エクステンション層２８よりもｐ型ウェル領域２３との接合深さが深くなるように構成されている。そして、ｎ型拡散層２７及びｎ型エクステンション層２８がｎチャネルＭＩＳトランジスタ４２のソース・ドレイン領域となる。
【００３７】
次に、本実施形態の半導体装置の製造方法を、図９〜図１１を参照して説明する。
【００３８】
まず、図９（ａ）に示すように、Ｓｉ基板１１上に埋め込み絶縁膜１２を介してＳｉ層１３を形成したＳＯＩ基板１０を用意し、ＳＯＩ層（Ｓｉ層１３）に、素子分離絶縁膜２４によって分離されたｎ型ウェル領域２２及びｐ型ウェル領域２３を形成する。引き続き、ウェハ上の全面にゲート絶縁材料膜３１、ＴａＣｘ電極３２を堆積する。
【００３９】
ゲート絶縁膜３１としては、ＳｉＯ2 ，ＳｉＯｘＮｙの他に、高誘電体（High-k ）絶縁膜を用いることができる。高誘電体絶縁膜としては、例えば、Ｔｉ・Ｈｆ・Ｚｒ及びＬａ等希土類元素の酸化物或いは混合酸化物、Ｔｉ・Ｈｆ・Ｚｒ及びＬａ等希土類元素のシリケート・アルミネート或いはこれらに窒素を添加した絶縁膜、Ｓｉ3 Ｎ4 ・Ａｌ2 Ｏ3 ・Ｔａ2 Ｏ5 ・ＴｉＯ2 ・Ｌａ2 Ｏ3 ・ＣｅＯ2 ・ＺｒＯ2 ・ＨｆＯ2 ・ＳｒＴｉＯ3 ・Ｐｒ2 Ｏ3 或いはこれらに窒素を添加した絶縁膜などが挙げられる。ここでは一例として、厚さ１．５ｎｍのＳｉＯＮを熱酸化及びプラズマ窒化により堆積した。 High-K ゲート絶縁膜の形成には、ＭＯＣＶＤ（Metal organic chemical vapor deposition）法、ＡＬＤ(Atomic layer deposition)法、ＭＢＥ（Molecular beam epitaxy）法、ＰＶＤ（Physical vapor deposition）法などを用いることができる。
【００４０】
ＴａＣｘ電極３２は、ＴａとＣの２つのターゲットを用いたＡｒ雰囲気によるスパッタリングにより形成した。膜厚は１００ｎｍであった。本実施形態においては、Ａｒ流量は１〜２０ｓｃｃｍ、Ｔａターゲット及びＣターゲットに印加する電力の比は約１：１０〜２０、堆積時の装置真空度は０．０１〜０．３Ｐａであった。このときのＴａに対するＣのモル比（Ｃ／Ｔａ）は２〜４まで変化させることができた。ここで、ＴａＣｘ電極３２の成膜を、（Ｃ／Ｔａ）が２〜４のＴａＣｘ化合物ターゲットを用いたＡｒスパッタリングで行うことも可能である。さらに、Ｔａターゲットのみを用い、Ａｒ／ＣＨ系ガスの反応性スパッタを用いても良い。また、スパッタ法でなく、ＣＶＤ法やＭＢＥ法、ＡＬＤ法なども用いることができる。
【００４１】
本実施形態のＴａＣｘ電極３２のＴａに対するＣのモル比（Ｃ／Ｔａ）は、前述の要請から２以上４以下の範囲に限定される。また、この工程の後に、ＴａＣｘ電極３２の表面を極薄く酸化する処理を施すと、後工程におけるＴａＣｘ電極の耐プロセス性が向上する。ここでは、１０００℃スパイクアニールを１％酸素雰囲気で行うことにより、ＴａＣｘ表面に膜厚１ｎｍ以下の酸化層を形成した。
【００４２】
次に、図９（ａ）の構造に対し通常のリソグラフィー技術とエッチング技術を用いて、ゲート電極用のレジストパターン３５を形成する。このレジストパターン３５をマスクとして、通常用いられるエッチングガスによってＴａＣｘ電極３２、ゲート絶縁膜３１をエッチングし、図９（ｂ）の構造を得る。
【００４３】
次に、図９（ｃ）に示すように、Ｏ2 アッシャー処理によりレジストパターン３５を除去する。この際、ＴａＣｘ電極３２の側面は若干酸化される。引き続き、硫酸と過酸化水素水の混合液によってＯ2 アッシャーで除去しきれなかったレジスト、残渣物などを化学的に除去する。この際、ＴａＣｘ電極３２は元来耐薬品性が強いが、これに加えてその表面が薄い酸化物で被覆されているため、硫酸と過酸化水素水の混合液に浸食されにくい。
【００４４】
次に、図１０（ｄ）に示すように、ｎ型ウェル領域２２の上部をレジスト（図示せず）で保護し、ｐ型ウェル領域２３の領域に、ｎ型の不純物、例えばリン，砒素，アンチモンなどをイオン注入する。そして、ｎ型ウェル領域２２上のレジストを除去した後、１０００℃以上のスパイクアニールにより、ｎ型エクステンション層２８を形成する。
【００４５】
次に、図１０（ｅ）に示すように、ｐ型ウェル領域２３の上部をレジスト（図示せず）で保護し、ｎ型ウェル領域２２の領域に、ｐ型の不純物、例えばボロン，インジウムなどをイオン注入し、ｐ型ウェル領域２３上のレジストを除去した後、１０００℃以上のスパイクアニールにより、ｐ型エクステンション層２６を形成する。
【００４６】
次に、図１０（ｆ）に示すように、通常のプロセスでゲート側壁絶縁膜３３を形成する。即ち、基板上の全面にＣＶＤ法等により酸化膜を堆積した後、ＴａＣｘ電極３２の上面が露出するまでＲＩＥ等でエッチバックする。
【００４７】
次に、図１１（ｇ）に示すように、ｎ型ウェル領域２２の上部をレジスト３６で保護し、ｐ型ウェル領域２３の領域に、ｎ型の不純物、例えばリン，砒素，アンチモンなどをイオン注入し、ｎ型注入領域３７を形成する。
【００４８】
次に、図１１（ｈ）に示すように、ｎ型ウェル領域２２の上部のレジスト３６を剥離した後に、ｐ型ウェル領域２３の上部をレジスト３９で保護し、ｎ型ウェル領域２２の領域に、ｐ型の不純物、例えばボロン，インジウムなどをイオン注入し、ｐ型注入領域３８を形成する。
【００４９】
次に、図１１（ｉ）に示すように、ｐ型ウェル領域２３の上部のレジスト３９を剥離した後に、９００℃以上の熱処理を行うことで、ｎ型拡散層２７、ｐ型拡散層２５を完全に活性化させた。
【００５０】
これ以降は、層間絶縁膜３４の形成、平坦化処理など通常の工程を経て、前記図１に示す構造を得ることができる。
【００５１】
図１２は、本実施形態におけるＴａＣｘ電極／ゲート絶縁膜／Ｓｉ−ＭＩＳ構造のデバイス完成時点での断面を示すＴＥＭ写真である。図中に示す通り、デバイス作成の高温熱処理を経た後においても、ＴａＣｘとＳｉＯ2 との反応は全く生じておらず、ＴａＣｘ電極の構造は堆積直後の状態（前記図４）と何ら変わっていない。
【００５２】
本実施形態のＴａＣｘ電極３２はミッドギャップ仕事関数を持つため、通常のプレーナ型バルクＣＭＯＳデバイスに適用するためには、低しきい値電圧化のためのチャネル領域へのカウンターイオン注入などが必須となり、高い電流駆動力を得ることは困難である。従って、本実施形態が最大限有効に活用されるためには、ＳＯＩデバイス、Ｆｉｎ−ＦＥＴデバイスなど、ゲート電極の仕事関数がミッドギャップであっても、しきい値電圧が低く設定できるデバイスとの組み合わせが最も望ましい。
【００５３】
また、本実施形態のゲート絶縁膜としては、非晶質構造をとるものが最も好ましい。本実施形態のＴａＣｘ電極は非晶質乃至はナノ相分離構造を有するが、その下部に形成されたゲート絶縁膜が多結晶構造を有したとき、その結晶粒界などが核形成中心となり、ＴａＣｘ電極を部分的に結晶化させる可能性があるためである。例えば、ＨｆＯ2 をゲート絶縁膜に用いた場合、ＨｆＯ2 結晶粒界の箇所で相分離したＴａＣｘ微結晶が容易に核発生し（これを不均一核発生と呼ぶ）、その後のＬＳＩ熱工程で５ｎｍ以上の粒子サイズまで核成長してしまう可能性が高くなる。既に説明したように、本実施形態のＴａＣｘ電極は本来的に非晶質乃至はナノ相分離の構造を有するが、ゲート絶縁膜との界面という特殊な場所においてはその本来の性質が覆されることが生じ得る。ここで、ゲート絶縁膜に非晶質材料を用いれば、ＴａＣｘ結晶の核発生中心が皆無なため、ＨｆＯ2 の例で述べたような不均一核発生は起きえず、本実施形態のＴａＣｘ本来の非晶質乃至はナノ相分離の構造を最大限有効に活用できる。
【００５４】
具体的なゲート絶縁膜材料としては、ＨｆＳｉＯＮを用いることが最も望ましい。その理由は、ＨｆＳｉＯＮが１０００℃以上の熱処理工程を経ても非晶質状態を保てる、現状で最も耐熱性に優れた材料であるためである。ＨｆＡｌＯ（Ｈｆ濃度２２％以下）なども優れた非晶質材料ではあるが、１０００℃以上の熱処理を経ると部分的にＨｆＯ2 結晶が生じてしまい、この結晶が先に述べたＴａＣｘ結晶の核発生中心として作用する恐れが高くなる。本実施形態ではＴａＣｘ電極形成後、必ず１０００℃以上の熱工程が施されるため、ゲート絶縁膜にＨｆＳｉＯＮを用いることは極めて重要なことである。勿論、非晶質材料としてはＳｉＯ2 やＳｉＯＮなどをあげることもできるが、これら材料はその誘電率が低く、本実施形態が適用されるであろう将来のＬＳＩのゲート絶縁膜としては十分な絶縁性を有さない。
【００５５】
以上説明したように本実施形態によれば、低抵抗で耐熱性を有し、空乏化しきい値電圧ばらつきといった問題もないゲート電極を有するＣＭＯＳデバイスを得ることができる。また、このＣＭＯＳデバイスを製造する際のステップ数が増加するのを防止できると共に、複雑なプロセスが必要でなくなる。
【００５６】
（第２の実施形態）
図１３は、本発明の第２の実施形態に係わる半導体装置の概略構成を示す素子構造断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５７】
本実施形態のＣＭＯＳデバイスの構造は、第１の実施形態の構造において、ＴａＣｘ電極３２の上部に、ｐチャネルＭＩＳトランジスタ４１においてはｐ+ シリコンゲート電極５１、ｎチャネルＭＩＳトランジスタ４２においてはｎ+ シリコンゲート電極５２を配した構造となっている。
【００５８】
即ち、ｐチャネルＭＩＳトランジスタ４１においては、ゲート電極が、ＴａＣｘ下部電極３２とｐ+ シリコン上部電極５１の２層構造となっている。ｎチャネルＭＩＳトランジスタ４２においては、ゲート電極が、ＴａＣｘ下部電極３２とｎ+ シリコン上部電極５２の２層構造となっている。
【００５９】
次に、本実施形態の半導体装置の製造方法を、図１４（ａ）〜（ｄ）を参照して説明する。
【００６０】
まず、図１４（ａ）に示すように、ＳＯＩ基板１０のＳｉ層１３に、素子分離絶縁膜２４によって分離されたｎ型ウェル領域２２及びｐ型ウェル領域２３を形成する。引き続き、ウェハ上の全面にゲート絶縁材料膜３１、ＴａＣｘ電極３２を堆積し、さらにその上部にノンドープシリコン５３を堆積する。ここで、ノンドープシリコン層５３にＧｅ／Ｇｅ＋Ｓｉ〜０．３程度のＧｅが添加されていても良い。
【００６１】
ゲート絶縁膜３１としては、ＳｉＯ2 ，ＳｉＯｘＮｙの他に、ＨｆＯ2 ，ＨｆＯｘＮｙ，ＨｆＳｉｘＯｙ，ＨｆＳｉｘＯｙＮｚ，ＨｆＡｌｘＯｙ，ＨｆＡｌｘＯｙＮｚ，ＬａＨｆｘＯｙ，Ａｌ2 Ｏ3 ，ＺｒＯ2 ，ＺｒＳｉｘＯｙ，ＺｒＳｉｘＯｙＮｚなどのHigh-kゲート絶縁膜を用いることができる。ここでは一例として、厚さ３ｎｍのＨｆＳｉＯＮ（Ｈｆ／Ｈｆ＋Ｓｉ〜０．５、窒素濃度２０原子％）をＭＯＣＶＤ法により堆積した。堆積法としては、ＡＬＤ法，ＭＢＥ法，ＰＶＤ法などを用いることができる。
【００６２】
ＴａＣｘ電極３２は、ＴａとＣの２つのターゲットを用いたＡｒ雰囲気によるスパッタリングにより形成した。Ｔａに対するＣのモル比（Ｃ／Ｔａ）は２．７、膜厚は１０ｎｍであった。ここで、ＴａＣｘ電極３２の成膜法はスパッタ法でなく、ＣＶＤ法やＭＢＥ法などであっても構わない。
【００６３】
本実施形態のＴａＣ電極１０のＴａに対するＣのモル比（Ｃ／Ｔａ）は、前述の要請から２以上４以下の範囲に限定される。また、その膜厚は後述の理由により５ｎｍ以上であることが必要である。ノンドープシリコン５３は、通常のＣＶＤ法等により堆積され、その膜厚は１００ｎｍであった。
【００６４】
次に、図１４（ａ）の構造に対し通常のリソグラフィー技術とエッチング技術を用いて、ゲート電極用レジストパターン３５を形成する。このレジストパターン３５をマスクとして、通常用いられるエッチングガスによってノンドープシリコン５３、ＴａＣｘ電極３２、ゲート絶縁膜３１をエッチングし、図１４（ｂ）の構造を得る。
【００６５】
その後、Ｏ2 アッシャー処理によりレジストパターン３５を除去する。この際、ＴａＣｘ電極３２の側面は若干酸化される。引き続き、硫酸と過酸化水素水の混合液によってＯ2 アッシャーで除去しきれなかったレジスト、残渣物などを化学的に除去する。
【００６６】
本実施形態では第１の実施形態と異なり、ＴａＣｘ電極３２の上部の殆どはノンドープシリコン５３で被覆されており、僅かに端面が露出しているのみである。その僅かに露出したＴａＣｘ電極３２の表面は薄い酸化物で被覆されている。これにより、本実施形態のゲート積層構造は、第１の実施形態にもまして硫酸と過酸化水素水の混合液に浸食されにくく、プロセス条件の余裕が大きい。例えば、残渣物をより徹底的に除去するための長時間処理などを施す場合には本実施形態の構造耐性が効果を発揮する。
【００６７】
引き続き、第１の実施形態と同様のプロセスで、ｎ型エクステンション層２８、ｐ型エクステンション層２６を形成し、図１４（ｃ）の構造を得た。なお、このプロセスの際にノンドープシリコン５３は、ｐチャネルＭＩＳトランジスタ４１においては、ｐ+ シリコンゲート電極５１となり、ｎチャネルＭＩＳトランジスタ４２においては、ｎ+ シリコンゲート電極５２となる。
【００６８】
さらに第１の実施形態と同様の工程でｎ型拡散層２７、ｐ型拡散層２５を形成し、図１４（ｄ）の構造を得た。引き続いて、層間絶縁膜３４の形成、平坦化処理など通常の工程を経て、前記図１３の構造を完成させた。
【００６９】
本実施形態の効果は、第１の実施形態と同様のデバイス特性ばらつき抑制の効果を、ＴａＣｘ層をシリコンゲートにより被覆することで格段に高いプロセス耐性を持って実現できる点である。このようなシリコンゲート積層によるプロセス耐性の向上は、従来のミッドギャップ材料ＴｉＮ，ＴａＮなどでも同様と思われる。
【００７０】
但し、これら従来のメタルゲートとシリコンゲートとの積層は、シリコンゲートに添加されるボロン，砒素，リンなどの不純物が、ＴｉＮ，ＴａＮなどに拡散、集積することにより、仕事関数を変調したり、或いはシリコンゲート自体の不純物濃度が低下し抵抗上昇する、などの弊害があった。
【００７１】
これに対し、本実施形態の構造では、下部のＴａＣｘ電極３２が非晶質であるため、シリコンゲートの不純物はその内部に侵入することが困難である。これにより、従来のＴｉＮ，ＴａＮにおける仕事関数変調やシリコンゲートの抵抗増加などの課題は完全に解消される。
【００７２】
ここで、本実施形態におけるＴａＣｘ電極３２の厚さは５ｎｍより大の必要がある。これは、ＴａＣｘ電極３２がこれより薄くなると、上記不純物侵入抑制効果が発揮されにくくなるためである。さらに、ＴａＣｘ膜厚は１０ｎｍ以下であることが望ましい。これは、ＴａＣｘが１０ｎｍ以上になるとゲートエッチング後の端面に露出するＴａＣｘの面積が増加し、上部をシリコンで被覆したことによるプロセス耐性向上効果が得られがたくなるためである。
【００７３】
（第３の実施形態）
図１５は、本発明の第３の実施形態に係わる半導体装置の概略構成を示す素子構造断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００７４】
本実施形態におけるＣＭＯＳデバイスの構造は、第１の実施形態の構造において、ＴａＣｘ電極３２の上部に、ｐチャネルＭＩＳトランジスタ、ｎチャネルＭＩＳトランジスタ共に、シリサイド電極５４を配した構造となっている。
【００７５】
次に、本実施形態の半導体装置の製造方法を、図１６及び図１７を参照して説明する。
【００７６】
まず、図１６（ａ）に示すように、ＳＯＩ基板１０のＳｉ層１３に、素子分離絶縁膜２４によって分離されたｎ型ウェル領域２２及びｐ型ウェル領域２３を形成する。引き続き、ウェハ上の全面にゲート絶縁材料膜３１、ＴａＣｘ電極３２を堆積し、さらにその上部にノンドープシリコン５３を堆積する。ここで、ノンドープシリコン層５３にＧｅ／Ｇｅ＋Ｓｉ〜０．３程度のＧｅが添加されていても良い。さらに、その上部にハードマスクＳｉＮ層５５を堆積した。
【００７７】
ゲート絶縁膜３１としては、ＳｉＯ2 ，ＳｉＯｘＮｙの他に、ＨｆＯ2 ，ＨｆＯｘＮｙ，ＨｆＳｉｘＯｙ，ＨｆＳｉｘＯｙＮｚ，ＨｆＡｌｘＯｙ，ＨｆＡｌｘＯｙＮｚ，ＬａＨｆｘＯｙ，Ａｌ2 Ｏ3 ，ＺｒＯ2 ，ＺｒＳｉｘＯｙ，ＺｒＳｉｘＯｙＮｚなどのHigh-kゲート絶縁膜を用いることができる。ここでは一例として、厚さ３ｎｍのＨｆＳｉＯＮ（Ｈｆ／Ｈｆ＋Ｓｉ〜０．５、窒素濃度２０原子％）をＭＯＣＶＤ法により堆積した。堆積法としては、ＡＬＤ法，ＭＢＥ法，ＰＶＤ法などを用いることができる。
【００７８】
ＴａＣｘ電極３２は、ＴａとＣの２つのターゲットを用いたＡｒ雰囲気によるスパッタリングにより形成した。Ｔａに対するＣのモル比（Ｃ／Ｔａ）は２．７、膜厚は１０ｎｍであった。ここで、ＴａＣｘ電極３２の成膜法はスパッタ法でなく、ＣＶＤ法やＭＢＥ法などであっても構わない。本実施形態のＴａＣ電極１０のＴａに対するＣのモル比（Ｃ／Ｔａ）は、前述の要請から２以上４以下の範囲に限定される。また、その膜厚は後述の理由により５ｎｍ以上であることが必要である。
【００７９】
ノンドープシリコン５３は、通常のＣＶＤ法等により堆積され、その膜厚は１００ｎｍであった。ハードマスクＳｉＮ層５５は、通常のＣＶＤ法により形成することができ、その膜厚は２０ｎｍであった。
【００８０】
引き続き、上記構造に対し通常のリソグラフィー技術とエッチング技術を用いて、ゲート電極用レジストパターン（図示せず）を形成し、これをマスクとして、通常用いられるエッチングガスによってハードマスクＳｉＮ層５５、ノンドープシリコン５３、ＴａＣｘ電極３２、ゲート絶縁膜３１をエッチングし、図１６（ａ）の構造を得る。
【００８１】
次いで、図１６（ａ）の構造に対し、ｎ型エクステンション層２８、ｐ型エクステンション層２６を形成し、図１６（ｂ）の構造を得た。この際、ノンドープシリコン５３はハードマスクＳｉＮ５５にその上部を被覆されているため、不純物によって低抵抗化されない。
【００８２】
引き続いて、図１６（ｃ）に示すように、ＳｉＮなどでゲート側壁絶縁膜３３を形成した後に、ｎ型拡散層２７及びｐ型拡散層２５を形成した。この際、エクステンション層形成時同様、ノンドープシリコン５３はハードマスクＳｉＮ５５にその上部を被覆されているため、不純物によって低抵抗化されない。
【００８３】
次に、図１６（ｃ）の構造に対し層間絶縁膜３４を堆積し、素子の表面を通常の工程で平坦化することで、図１７（ｄ）の構造を実現した。
【００８４】
この後、ホット燐酸などの溶液処理により、ハードマスクＳｉＮ層５５を除去した。さらに、ノンドープシリコン５３の表面に形成された自然酸化膜を希ＨＦ水溶液処理によって除去した後、直ちにウェハ全面に金属層５６、本実施形態ではＮｉを６０ｎｍ、スパッタリング法等により堆積し、図１７（ｅ）の構造を得た。Ｎｉ以外に、Ｃｏ，Ｔｉ，Ｐｔ，Ｅｒなどを用いることも可能である。
【００８５】
次いで、図１７（ｆ）に示すように、熱処理を行うことにより金属層５６とノンドープシリコン５３を固相反応させルことによって、金属シリサイド５４を形成した。本実施形態においては、４００℃，６０秒の窒素雰囲気での熱処理を行うことにより、ＮｉＳｉ（モノシリサイド）相を形成した。熱処理温度は３５０〜５５０℃の範囲で行うことが可能であり、熱処理時間は適宜変更して行うことができる。
【００８６】
ノンドープシリコン５３にゲルマニウムが含有されている場合でも、金属層５６との固相反応は同様のプロセスで完遂できる。この場合には、形成されるのは金属シリサイドではなく、金属ジャーマノシリサイド、本実施形態ではＮｉＳｉＧｅになる。
【００８７】
これ以降は、未反応の金属層５６を金属シリサイド５４に対し選択的に剥離する。本実施形態では、硫酸と過酸化水素水の混合溶液によってＮｉＳｉに対し選択的にＮｉを除去した。これにより、前記図１５の構造を完成した。
【００８８】
本実施形態は、第１の実施形態におけるＴａＣ電極のプロセス耐性における脆弱さを改良した第２の実施形態を、さらに改良するものである。第２の実施形態では、シリコンゲート電極とＴａＣｘ電極が積層構造になっていた。これにより、ゲート電極のシート抵抗が、第１の実施形態よりも原理的に高くなることを避け得なかった。これに対し本実施形態では、第２の実施形態におけるシリコンゲート電極を全て金属シリサイドに変換しているため、ゲート電極のシート抵抗を第１の実施形態とほぼ同様の水準まで低減することができる。
【００８９】
本実施形態では、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタのシリコン電極を同時プロセスで金属シリサイド化する。ここで、第２の実施形態のように、シリコン電極が不純物によってドーピングされていると、金属シリサイド形成速度が、不純物の種類によって大きく変わることが知られている。この場合には、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタの金属シリサイド化が不均等に進行するため、トランジスタ間の特性ばらつきが生じる可能性が高い。従って本実施形態では、シリコン電極が不純物によってドーピングされないようなプロセスを行うことが必須である。本実施形態では、ノンドープシリコン５３の上部をハードマスクＳｉＮ層５５で被覆することでそのプロセスを構築した。
【００９０】
本実施形態においては、ＴａＣｘ電極３２の厚さは５ｎｍより大でなくてはならない。仮にその厚みが５ｎｍ以下であった場合、本実施形態のゲート電極の仕事関数はＴａＣｘ電極３２ではなく上層の金属シリサイド５４の仕事関数で決定されてしまうためである。ここで例えば、ＮｉＳｉなどのシリサイドであれば、ＴａＣｘゲート電極同様のミッドギャップ仕事関数を示すため、ＴａＣｘ電極３２が５ｎｍ以下の厚みであっても、トランジスタのしきい値電圧としては適正な値を実現することは可能である。しかしながら、金属シリサイドは多結晶構造をとるため、本発明の本来の意図である、非晶質或いはナノ相分離構造によるしきい値電圧ばらつきの低減効果は得ることができなくなる。また、本実施形態におけるＴａＣｘ電極３２の厚さは、第２の実施形態と同様の要請により１０ｎｍ以下であることが望ましい。
【００９１】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００９２】
【図１】第１の実施形態に係わる半導体装置の概略構成を示す素子構造断面図。
【図２】ＴａＣｘ電極組成と仕事関数との関係を示す特性図。
【図３】ＴａＣｘ電極組成と結晶性の変化との関係を説明するためのもので、ＸＲＤスペクトルを示す図。
【図４】ＴａＣｘ電極の断面ＴＥＭ像を示す顕微鏡写真。
【図５】ナノ相分離ＴａＣｘ電極の特徴を説明するための模式図。
【図６】ＴａＣｘ電極の高温熱処理による構造変化を調べた実験結果を説明するためのもので、ＸＲＤスペクトルを示す図。
【図７】ナノ相分離ＴａＣｘ電極の微視的原子構造を解析したＸＰＳスペクトルを示す図。
【図８】Ｔａに対するＣのモル比（Ｃ／Ｔａ）規定の根拠を示す模式図。
【図９】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１２】第１の実施形態におけるデバイス完成時点でのＴａＣｘ電極の断面ＴＥＭ像を示す顕微鏡写真。
【図１３】第２の実施形態に係わる半導体装置の概略構成を示す素子構造断面図。
【図１４】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１５】第３の実施形態に係わる半導体装置の概略構成を示す素子構造断面図。
【図１６】第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１７】第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【符号の説明】
【００９３】
１０…ＳＯＩ基板
１１…Ｓｉ基板
１２…埋め込み酸化膜
１３…Ｓｉ層
２２…ｎ型ウェル領域
２３…ｐ型ウェル領域
２４…素子分離絶縁膜
２５…ｐ型拡散層
２６…ｐ型エクステンション層
２７…ｎ型拡散層
２８…ｎ型エクステンション層
３１…ゲート絶縁膜
３２…ＴａＣｘ電極
３３…ゲート側壁絶縁膜
３４…層間絶縁膜
３５…ゲート電極レジストパターン
３６，３９…レジスト
３７…ｎ型注入領域
３８…ｐ型注入領域
４１…ｐチャネルＭＩＳトランジスタ
４２…ｎチャネルＭＩＳトランジスタ
５１…ｐ+ 型シリコンゲート電極（上部ゲート電極）
５２…ｎ+ 型シリコンゲート電極（上部ゲート電極）
５３…ノンドープシリコン
５４…金属シリサイド
５５…ハードマスクＳｉＮ層
５６…金属層
【図１】
0004469782.tif 000002
【図２】
0004469782.tif 000003
【図３】
0004469782.tif 000004
【図４】
0004469782.tif 000005
【図５】
0004469782.tif 000006
【図６】
0004469782.tif 000007
【図７】
0004469782.tif 000008
【図８】
0004469782.tif 000009
【図９】
0004469782.tif 000010
【図１０】
0004469782.tif 000011
【図１１】
0004469782.tif 000012
【図１２】
0004469782.tif 000013
【図１３】
0004469782.tif 000014
【図１４】
0004469782.tif 000015
【図１５】
0004469782.tif 000016
【図１６】
0004469782.tif 000017
【図１７】
0004469782.tif 000018