(57)【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を形成する第１形成ステップと、
前記絶縁膜内に延びる配線溝を形成する第２形成ステップと、
前記配線溝の内面を覆い、かつ前記絶縁膜を覆うように第１導電膜を形成する第３形成ステップと、
前記配線溝を満たし、かつ前記第１導電膜を覆うように第２導電膜を形成する第４形成ステップと、
前記第２導電膜の途中まで、前記第２導電膜を、第１スラリーを用いてＣＭＰにより除去する第１研磨ステップと、
前記第１導電膜の表面が露出するまで、前記第２導電膜を、第２スラリーを用いてＣＭＰにより除去する第２研磨ステップと、
前記絶縁膜の表面が露出するまで、前記第１導電膜と前記第２導電膜を、第３スラリーを用いてＣＭＰにより除去する第３研磨ステップと、
を具備し、
前記第２研磨ステップにかかる時間は、前記第１研磨ステップ及び前記第３研磨ステップにかかる時間よりも長い
半導体装置の製造方法。
【請求項２】
半導体基板を、ＣＭＰを行なうプラテンを含む第１プラテン部に提供する提供ステップと、
前記半導体基板は、
絶縁膜と、
前記絶縁膜内に延びる配線溝と、
前記配線溝の内面を覆い、且つ前記絶縁膜を覆うような第１導電膜と、
前記配線溝を満たし、且つ前記第１導電膜を覆うような第２導電膜とを具備し、
前記第２導電膜の途中まで、前記第２導電膜を、第１スラリーを用いてＣＭＰにより除去する第１研磨ステップと、
前記半導体基板を、前記第１プラテン部からＣＭＰを行なうプラテンを含む第２プラテン部へ移動する第１移動ステップと、
前記第１導電膜の表面が露出するまで、前記第２導電膜を、第２スラリーを用いてＣＭＰにより除去する第２研磨ステップと、
前記半導体基板を、前記第２プラテン部からＣＭＰを行なうプラテンを含む第３プラテン部に移動する第２移動ステップと、
前記絶縁膜の表面が露出するまで、前記第１導電膜と前記第２導電膜を、第３スラリーを用いてＣＭＰにより除去する第３研磨ステップと、
を具備し、
前記第２研磨ステップにかかる時間は、前記第１研磨ステップ及び前記第３研磨ステップにかかる時間よりも長い
半導体装置の製造方法。
【請求項３】
前記第１プラテン部、前記第２プラテン部及び前記第３プラテン部は、同一装置内に設置されている、
請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１スラリーを用いてＣＭＰにより前記第２導電膜を研磨する研磨速度は、前記第２スラリーを用いてＣＭＰにより前記第２導電膜を研磨する研磨速度よりも速い、
請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１研磨ステップは、前記第２導電膜の２００ｎｍ以上を残す、
請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１スラリーを用いてＣＭＰにより前記第２導電膜を研磨する研磨速度は、０．８μｍ／ｍｉｎ．以上である、
請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第２スラリーを用いてＣＭＰにより前記第２導電膜を研磨する研磨速度は、０．８μｍ／ｍｉｎ．未満である、
請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第２スラリーは、前記第２導電膜の前記第１導電膜に対する研磨の選択比が５以上である、
請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第３スラリーを用いてＣＭＰにより前記第１導電膜を研磨する研磨速度は、０．１μｍ／ｍｉｎ．以下である、
請求項１乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第２導電体は、銅を含む、
請求項１乃至９のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に層間絶縁膜中の溝配線とその形成方法に関する。
【０００２】
【従来の技術】
半導体プロセスにおいては、各プロセスにおける単位時間あたりの処理（基板）枚数が、製品コストに影響する。従って、製品コストを低減しようとする場合、このスループットを向上し、基板１枚あたりの処理時間を短縮する必要がある。特に、化学機械研磨（ＣＭＰ）のプロセスにおいては、研磨に使用されるスラリーの消費量は、ＣＭＰの処理時間に比例する。そのため、スループットの向上は、研磨用のスラリーのコストの削減にもつながる重要な課題である。
【０００３】
従来の技術について、図面を参照して説明する。
第１の従来技術について説明する。図５には、２つのプラテン（パッド定盤）を備えたＣＭＰ装置におけるプロセスを示す。図５（ａ）は、ＣＭＰのプロセス前の半導体装置１１１の状態を示す。図の半導体装置１１１は、基板１０１、層間絶縁膜１０２、ハードマスク１０３、バリア膜１０４、金属配線膜１０５を有する。
基板１０１は、半導体素子、配線などを形成するための基板である。シリコンのような半導体基板そのものや、絶縁膜が形成された半導体基板、素子や配線を内部に含む絶縁膜で覆われた半導体基板等である。
層間絶縁膜１０２は、炭化水素系のポリマーのような有機系の材料を用いた絶縁膜である。二酸化シリコンのような無機系の絶縁膜と違い、誘電率が低い。例えば２．０〜３．０の比誘電率を有する。
ハードマスク１０３は、二酸化シリコンのような無機系の材料を用いた絶縁膜である。層間絶縁膜１０２と異なり、誘電率が高い。例えば、４．２前後の比誘電率を有する。配線溝を形成するフォトリソグラフィーのプロセスにおいて、層間絶縁膜１０２を保護するための膜である。また、化学機械研磨（ＣＭＰ）法を用いて、バリア膜１０４（後述）を研磨する際、ストッパーの機能を有する。
バリア膜１０４は、金属薄膜である。プロセス中に、層間絶縁膜１０２が、プラズマに曝されるのを防ぐと共に、金属配線膜１０５が層間絶縁膜１０２へ拡散するのを防止する。例えば、窒化チタンやタンタルなどである。
金属配線膜１０５は、抵抗率の低い金属で形成される配線用の膜である。絶縁膜中の配線溝に形成され、ダマシン配線となる。例えば、銅である。
【０００４】
次に、製造工程を説明する。
図５（ａ）において、基板１０１上に、層間絶縁膜１０２及びハードマスク１０３が形成される。そして、フォトリソグラフィーのプロセスにより、配線溝１０６が形成される。その後、バリア膜１０４及び金属配線膜１０５が、積層成膜され、半導体装置１１１が形成される。
図５（ｂ）において、半導体装置１１１は、ＣＭＰ装置の第１プラテン上にセッティングされる。そして、一次研磨用の低研磨速度スラリーを用いて、バリア膜１０４をストッパーとするＣＭＰの一次研磨により、金属配線膜１０５が研磨される。これにより、金属配線膜１０５の内、バリア膜１０４より上側の膜が除去される。
図５（ｃ）において、半導体装置１１１は、ＣＭＰ装置の第２プラテン上にセッティングされる。そして、二次研磨用のスラリーを用いて、ハードマスク１０３をストッパーとするＣＭＰのニ次研磨により、バリア膜１０４が研磨される。
これにより、バリア膜１０４及び金属配線膜１０５の内ハードマスク１０３より上側の膜が除去される。
【０００５】
２つのプラテンを備えたＣＭＰ装置を用いる上記の例では、膜厚の厚い金属配線膜１０５を除去するにあたり、一種類の低研磨速度（ただし高性能）の一次研磨用スラリーを使用している。そのため、１ウエハー当たりの金属配線膜１０５及びバリア膜１０４の処理速度は、この一次研磨（金属配線膜１０５の研磨）に律速される。すなわち、二次研磨（バリア膜１０４の研磨）の時間に影響されない。例えば、６００ｎｍ／ｍｉｎ．の研磨速度で、１．８μｍの金属配線膜１０５を研磨するには、３分を要する。一方、その後のバリア膜１０４の研磨時間は１分である。従って、一次研磨用スラリーの使用量は６００ｃｃ／枚（２００ｃｃ／ｍｉｎ．×３ｍｉｎ．）であり、スループットは１時間当たり２０枚となる（ただし、研磨時間のみの単純計算）。
【０００６】
次に、第２の従来技術について説明する。図６には、３つのプラテンを備えたＣＭＰ装置におけるプロセスを示す。図６（ａ）は、ＣＭＰのプロセス前の半導体装置１１１の状態を示す。図の半導体装置１１１は、基板１０１、層間絶縁膜１０２、ハードマスク１０３、バリア膜１０４、金属配線膜１０５を有する。各構成は、第１の従来技術と同様であるので、その説明を省略する。
【０００７】
次に、製造工程を説明する。
図６（ａ）において、基板１０１上に、層間絶縁膜１０２及びハードマスク１０３が形成される。そして、フォトリソグラフィーのプロセスにより、配線溝１０６が形成される。その後、バリア膜１０４及び金属配線膜１０５が、積層成膜され、半導体装置１１１が形成される。
図６（ｂ）において、半導体装置１１１は、ＣＭＰ装置の第１プラテン上にセッティングされる。そして、一次研磨用の低研磨速度スラリーを用いて、ＣＭＰの一次研磨により、金属配線膜１０５が研磨される。これにより、金属配線膜１０５の途中までの膜が除去される。
図６（ｃ）において、半導体装置１１１は、ＣＭＰ装置の第２プラテン上にセッティングされる。そして、図６（ｂ）の場合と同一の一次研磨用の低研磨速度スラリーを用いて、バリア膜１０４をストッパーとするＣＭＰの一次研磨により、金属配線膜１０５が研磨される。これにより、金属配線膜１０５の内、バリア膜１０４より上側の膜が除去される。
図６（ｄ）において、半導体装置１１１は、ＣＭＰ装置の第３プラテン上にセッティングされる。そして、二次研磨用のスラリーを用いて、ハードマスク１０３をストッパーとするＣＭＰのニ次研磨により、バリア膜１０４が研磨される。
これにより、バリア膜１０４及び金属配線膜１０５の内ハードマスク１０３より上側の膜が除去される。
【０００８】
３つのプラテンを備えたＣＭＰ装置を用いる上記の例では、膜厚の厚い金属配線膜１０５を除去するにあたり、一次研磨を２つのプラテンを用い、２つの研磨工程に分割している。しかし、その際、一種類の低研磨速度（ただし高性能）の一次研磨用スラリーを使用しているため、１ウエハー当たりの処理速度は、この一次研磨（金属配線膜１０５の研磨）に律速される。すなわち、二次研磨（バリア膜１０４の研磨）の時間に影響されない。例えば、６００ｎｍ／ｍｉｎ．の研磨速度で、１．８μｍの金属配線膜１０５を研磨するには、３分／２＝１．５分となる。一方、その後のバリア膜１０４の研磨時間は１分である。従って、一次研磨用スラリーの使用量は６００ｃｃ／枚（２００ｃｃ／ｍｉｎ．×１．５ｍｉｎ．×２）であり、スループットは１時間当たり４０枚となる（ただし、研磨時間のみの単純計算）。
【０００９】
上記２つの従来の技術では、スループットが低く、一次研磨用スラリーの使用量が高い。そのため、製造コストがかかるという欠点がある。
【００１０】
上記技術に関連して、特開２００１−８９７４７号公報に、研磨用組成物及び研磨方法の発明が開示されている。この発明は、銅配線を内部に含む半導体装置の銅配線形成のための研磨方法である。この研磨方法では、第１研磨は、バリア膜に達する直前で銅膜を僅かに残し研磨を終える。次いで、第２及び第３研磨は、残存した銅膜及びバリア膜を研磨する。その際、第２研磨は、過酸化水素水を含む研磨用組成物を用い、除去すべき銅膜を全て研磨して取り除く。次いで、第３研磨は、過酸化水素水を含まない研磨用組成物を用い、除去すべきバリア膜を全て研磨して取り除く。この発明は、銅腐食の低減と、ディッシングの抑制を目的としている。
【００１１】
特開２０００−３１５６６６号公報に、半導体集積回路装置の製造方法の発明が開示されている。この発明は、以下の工程を含む半導体集積回路装置の製造方法である。（ａ）半導体ウエハの第１の主面上の第１の絶縁膜上又はその中に、第１の導電層パターンを形成する工程、（ｂ）前期第１の導電層パターンおよび前記第１の絶縁膜上に、第１の溝及び前記第１の溝の底部に形成され、前期第１の導電層パターンに連結された第１のスルーホールを有する単一又は複数の膜からなる第２の絶縁膜を形成する工程、（ｃ）前記第２の絶縁膜の上面を覆い、前記第１の溝及び前記スルーホールの内面を埋め込むように第１の導電性バリア層を介して第１の金属膜を形成する工程、（ｄ）前記第１の溝の外部の前記第１の金属膜を、前記第１の金属膜の前記第１の導電性バリア層に対する選択比が５以上である第１の化学機械研磨によって除去する工程、（ｅ）前記（ｄ）工程の後、前記第２の絶縁膜上の前記第１の導電性バリア層の上面に局所的の残存する前記第１の金属膜を、前記第１の金属膜の前記第１の導電性バリア層に対する選択比が前記第１の化学機械研磨よりも低い第２の化学機械研磨によって除去する工程、（ｆ）前記（ｅ）工程の後、前記第２の絶縁膜の上面に残存する前記第１の導電性バリア層を、前記第１の導電性バリア層の前記第１の金属膜に対する選択比が５以上である第三の化学機械研磨によって除去する工程。この発明は、化学研磨におけるディッシングやエロージョンの発生の抑制を目的としている。
【００１２】
特開２０００−１２５４３号公報に、半導体集積回路装置の製造方法の発明が開示されている。この発明は、ダマシンプロセスによって配線を形成する半導体集積回路装置の製造方法であって、（ａ）半導体基板上に形成された層間絶縁膜に、配線が設けられる溝パターンを形成する工程と、（ｂ）前記層間絶縁膜の上層にバリア膜及び金属膜を順次堆積する工程と、（ｃ）前記金属膜の表面を第１のスラリを用いた化学機械研磨法によって研磨し、前記金属膜の堆積膜厚の７０〜９０％を切削する工程と、（ｄ）前記金属膜の表面及び前記バリア膜の露出した表面を第２のスラリを用いた化学機械研磨法によって研磨し、前記溝パターンに前記金属膜を埋め込む工程とを有する。この発明は、スループットを低下させず、製造歩留まりを向上することを目的としている。
【００１３】
特開平８−８３７８０号公報に、研磨剤及び研磨方法の発明が開示されている。この発明では、ＣＭＰを用いた配線形成のプロセスにおいて、使用温度により研磨具合が変化するスラリーを使用する。そして、第１の研磨を室温（高速）で行ない、第２の研磨を低温（室温−１０℃程度；低速）で行う。この発明は、ディシングを抑制し、高い研磨速度で信頼性の高い配線を形成することを目的としている。
【００１４】
特許第３０９９００２号公報に、２段階化学機械研磨方法の発明が開示されている。この発明は、被研磨物を提供するステップと、第１スラリーで前記被研磨物の約９０％を研磨除去するステップと、第２スラリーで残された前記被研磨物を研磨除去するステップとを具備する。そして、前記第１スラリーがフュームド研磨剤を含み、前記第２スラリーがコロイダルシリカ研磨剤を含み、前記第１スラリーによる研磨除去ステップと前記第二スラリーによる研磨除去ステップとでなる２段階の研磨とも同一硬度のポリッシングパッド上で行なう。この発明は、同一のポリッシングパッドを用い、研磨速度を向上しつつ、半導体構造への損傷を抑制することを目的としている。
【００１５】
【発明が解決しようとする課題】
従って、本発明の目的は、半導体装置の高精度な配線形成を維持しつつ、高いスループットを得ることが可能な半導体装置の製造方法を提供することである。
【００１６】
また、本発明の別の目的は、半導体装置の高精度な配線形成を維持しつつ、ＣＭＰに使用するスラリーの使用量を低減することが可能な半導体装置の製造方法を提供することである。
【００１７】
本発明の更に別の目的は、半導体装置の製造プロセスの律速段階を改善することとが可能な半導体装置の製造方法を提供することにある。
【００１８】
本発明の更に別の目的は、製造コストを低減することが可能な半導体装置の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
以下に、［発明の実施の形態]で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２０】
従って、上記課題を解決するために、本発明の半導体装置の製造方法は、半導体基板（１）上に絶縁膜（２＋３）を形成する第１形成ステップと、前記絶縁膜（２＋３）内に延びる配線溝（６）を形成する第２形成ステップと、前記配線溝（６）の内面を覆い、かつ前記絶縁膜（２＋３）を覆うように第１導電膜（４）を形成する第３形成ステップと、前記配線溝（６）を満たし、かつ前記第１導電膜（４）を覆うように第２導電膜（５）を形成する第４形成ステップとを具備する。そして、前記第２導電膜（５）の途中まで、前記第２導電膜（５）を、第１スラリーを用いてＣＭＰにより除去する第１研磨ステップと、前記第１導電膜（４）の表面が露出するまで、前記第２導電膜（５）を、第２スラリーを用いてＣＭＰにより除去する第２研磨ステップと、前記絶縁膜（２＋３）の表面が露出するまで、前記第１導電膜（４）と前記第２導電膜（５）を、第３スラリーを用いてＣＭＰにより除去する第３研磨ステップとを具備する。
【００２１】
また、本発明の半導体装置の製造方法は、半導体基板（１１）を、ＣＭＰを行なうプラテン（１４）を含む第１プラテン部（２１）に提供する提供ステップを具備する。ここで、前記半導体基板（１１）は、絶縁膜（２＋３）と、前記絶縁膜（２＋３）内に延びる配線溝（６）と、前記配線溝（６）の内面を覆い且つ前記絶縁膜（２、３）を覆うような第１導電膜（４）と、前記配線溝（６）を満たし且つ前記第１導電膜（４）を覆うような第２導電膜（５）とを具備する。そして、前記第２導電膜（５）の途中まで、前記第２導電膜（５）を、第１スラリーを用いてＣＭＰにより除去する第１研磨ステップと、前記半導体基板（１１）を、前記第１プラテン部（２１）からＣＭＰを行なうプラテン（１４）を含む第２プラテン部（２２）へ移動する第１移動ステップと、前記第１導電膜（４）の表面が露出するまで、前記第２導電膜（５）を、第２スラリーを用いてＣＭＰにより除去する第２研磨ステップと、前記半導体基板（１１）を、前記第２プラテン部（２２）からＣＭＰを行なうプラテン（１４）を含む第３プラテン部（２３）に移動する第２移動ステップと、前記絶縁膜（２＋３）の表面が露出するまで、前記第１導電膜（４）と前記第２導電膜（５）を、第３スラリーを用いてＣＭＰにより除去する第３研磨ステップとを具備する。
【００２２】
また、本発明の半導体装置の製造方法は、前記第１プラテン部（２１）、前記第２プラテン部（２２）及び前記第３プラテン部（２３）が、同一装置（２０）内に設置されている。
【００２３】
更に、本発明の半導体装置の製造方法は、前記第１スラリーを用いてＣＭＰにより前記第２導電膜（５）を研磨する研磨速度が、前記第２スラリーを用いてＣＭＰにより前記第２導電膜（５）を研磨する研磨速度よりも速い。
【００２４】
更に、本発明の半導体装置の製造方法は、前記第２研磨ステップにかかる時間が、前記第１研磨ステップ及び前記第３研磨ステップにかかる時間よりも長い。
【００２５】
更に、本発明の半導体装置の製造方法は、前記第１研磨ステップが、前記第２導電膜（５）の２００ｎｍ以上を残す。
【００２６】
更に、本発明の半導体装置の製造方法は、前記第１スラリーを用いてＣＭＰにより前記第２導電膜（５）を研磨する研磨速度が、０．８μｍ／ｍｉｎ．以上である。
【００２７】
更に、本発明の半導体装置の製造方法は、前記第２スラリーを用いてＣＭＰにより前記第２導電膜（５）を研磨する研磨速度が、０．８μｍ／ｍｉｎ．未満である。
【００２８】
更に、本発明の半導体装置の製造方法は、前記第２スラリーが、前記第２導電膜（５）の前記第１導電膜（４）に対する研磨の選択比が５以上である。
【００２９】
更に、本発明の半導体装置の製造方法は、前記第３スラリーを用いてＣＭＰにより前記第１導電膜（４）を研磨する研磨速度が、０．１μｍ／ｍｉｎ．以下である。
【００３０】
更に、本発明の半導体装置の製造方法は、前記第２導電体（５）が、銅を含む。
【００３１】
【発明の実施の形態】
以下、本発明である半導体装置及び半導体装置の製造方法の一実施の形態に関して、添付図面を参照して説明する。
本実施例において、一層分の層間絶縁膜と配線溝を有する半導体装置を例に示して説明する。しかし、本発明は、多層配線の構造を有する半導体装置においても、各層の層間絶縁膜及び配線溝に対して適用することが可能である。
【００３２】
図１は、本発明である半導体装置の製造方法における一実施の形態を示す断面図である。図１（ａ）から順番に、図１（ｄ）まで半導体装置の製造工程を示す。
図に示す半導体装置１１は、半導体装置の一断面を取り出して示している。基板１、層間絶縁膜２、ハードマスク３、バリア膜４、金属配線膜５、配線溝６を有する。
【００３３】
本発明では、ダマシン配線の形成における化学機械研磨（ＣＭＰ）方法が、従来の技術と異なる。まず、金属配線膜５を研磨しバリア膜４を露出させる工程（一次研磨）において、高研磨速度スラリーで金属配線膜５を途中まで高速かつ短時間で研磨する。続いて、低研磨速度スラリーで金属配線膜５の残りを低速かつ精密に研磨し、バリア膜４を露出させる。次に、二次研磨用スラリーでバリア膜４を研磨する。
このように、配線形成時の金属膜の除去を３段階（一次研磨２段階＋二次研磨１段階）で行なう新規なプロセスを導入することにより、高精度な配線形成と高いスループットを両立することができる。また、それに伴い、スラリー使用量が低減され、製造コストを低減することが可能となる。
【００３４】
一次研磨によるダマシン配線形状への影響はバリア膜４が露出する終点付近が支配的である。一次研磨用スラリーの性能は研磨速度とトレードオフの関係にあり、高性能と高研磨速度の両立は困難である。よって、加工精度を上げるためにはある程度以下の研磨速度でＣＭＰを行なわなければならず、特に厚膜になるほどスループットの低下が深刻となる。以上のような理由から、一次研磨を二段階に分け、それぞれに適したスラリーを用いることにより上記効果が得られる。
【００３５】
図１について説明する。
基板１は、半導体素子、配線などを形成するための基板である。シリコンのような半導体基板や、二酸化シリコンや窒化シリコンのような無機系の絶縁膜を形成された半導体基板でも良い。あるいは、複数の配線構造や素子が埋め込まれた絶縁膜の多層構造を有する半導体基板でも良い。
【００３６】
絶縁膜としての層間絶縁膜２は、基板１上に、ＣＶＤ法やスピンコート法などで形成された絶縁膜である。有機系の材料を用い、配線間や配線と素子、素子間を絶縁する。二酸化シリコン（比誘電率４．２）に代表される無機系の絶縁膜や、配線の寄生容量を低減するための有機ポリマー系の低誘電率（比誘電率２．０〜３．０）を用いた絶縁膜である。本実施例においては、末端が多環芳香族により修飾されたポリフェニレン（比誘電率２．７、例えば、ダウケミカル社製、ＳｉＬＫ（商品名））を用い膜厚は、３００ｎｍとする。
【００３７】
絶縁膜としてのハードマスク３は、層間絶縁膜２上に、ＣＶＤ法やスピンコート法などで形成された絶縁膜である（ただし、層間絶縁膜２に無機系の絶縁膜を用いた場合には、ハードマスク３は不必要である）。配線溝６を形成するフォトリソグラフィーのプロセスにおいて、層間絶縁膜２を保護する。また、ＣＭＰを用いて、バリア膜４（後述）を研磨する際、研磨のストッパーの機能を有する。
二酸化シリコンや窒化シリコンのような無機系の材料を用いる。また、有機物、有機基、水素、水酸基等を不純物としてドープした二酸化シリコンでも良い。比誘電率は、二酸化シリコンで、４．２程度、不純物ドープの二酸化シリコンで、３．０前後である。本実施例では、二酸化シリコンを用い、膜厚は、１００ｎｍとする。
【００３８】
配線溝６は、ダマシン配線を形成するための金属配線を形成する溝である。ハードマスク３を貫通し、層間絶縁膜２内に延びるように、フォトリソグラフィーの技術を用いて形成される。また、配線溝６の幅は、０．１〜２０μｍである。
本実施例では、０．２μｍである。深さは、金属配線膜５の成膜直後で、およそ４００ｎｍである。最終段階では、深さ４００ｎｍ×幅０．２μｍの配線断面となる。
【００３９】
第１導電膜としてのバリア膜４は、ハードマスク３上及び配線溝６の壁面（内面）に、スパッタ法や蒸着法、ＣＶＤ法などにより形成された金属薄膜である。
ダマシン配線形成のプロセス中に、層間絶縁膜２が、プラズマ等に曝されるのを防止する。また、金属配線膜５が層間絶縁膜２へ拡散するのを防止する。高融点金属あるいはその窒化物である。例えば、タンタルや窒化タンタル、窒化チタン、それらの積層膜などである。本実施例では、窒化タンタルを用い、膜厚は、３０ｎｍとする。ＣＭＰにおいては、二次研磨用スラリーにより研磨される。
【００４０】
第２導電膜としての金属配線膜５は、配線溝６を満たし、且つ、バリア膜４を覆うように、スパッタ法や蒸着法、メッキ法などにより形成された金属膜である。最終的には、配線溝６中に形成された部分が、ダマシン配線となる。配線用に、抵抗率の低い金属で形成される。例えば、銅、アルミニウム、タングステンなどである。本実施例では、銅を用いる。膜厚は、配線溝形成前の成膜直後は、配線溝６（ハードマスク３＋層間絶縁膜２）分の４００ｎｍ＋配線の上方の１８００ｎｍ＝２２００ｎｍである。ＣＭＰにおいては、高研磨速度スラリー（一次研磨用）により、膜の途中まで研磨され、残りを低研磨速度スラリー（二次研磨用）により研磨される。
【００４１】
次に、図２を参照して、化学機械研磨（ＣＭＰ）について説明する。
図２は、ＣＭＰを行なうＣＭＰ装置のパッド定盤１４（プラテン）及びその周辺の構成を示す断面図である。一種類のＣＭＰ研磨について、図２の構成を有するパッド定盤１４及びその周辺機器が１組用意される。基板１１、ポリッシングヘッド部１２、ポリッシングパッド１３、パッド定盤１４、スラリー供給機構１５、スラリー１６を具備する。
【００４２】
半導体装置１１は、図１（ａ）で示す半導体装置１１（基板１＋層間絶縁膜２＋ハードマスク３＋バリア膜４＋金属配線膜５）である。ＣＭＰを行なう研磨面を、ポリッシングパッド１３側へ向け、反対側をポリッシングヘッド部１２で保持する。
ポリッシングヘッド部１２は、半導体装置１１を保持しつつ、半導体装置１１をポリッシングパッド１３へ均一の圧力で押し付ける。また、加工の均一性を得るために、ポリッシングヘッド部１２は回転する他、揺動運動を行なう場合もある。
ポリッシングパッド１３は、パッド定盤１４の上部に取り付けられ、後述のスラリー１６を保持しつつ、半導体装置１１を研磨する。典型的には、発泡ポリウレタン製のパッドである。、
パッド定盤１４は、温度による変形を極力避けるために水冷により温度制御される。そして、剛性が強く、線膨張係数が小さい材料が用いられる。例えばアルミナセラミックスである。
スラリー供給機構１５は、スラリーの砥粒が乾燥したり、溶媒中で凝集しないようにすると共に、所望の供給速度を維持できるような機構を有する。また、溶媒の濃度も維持できるような機構を有する。
スラリー１６は、金属配線膜５、バリア膜４、ハードマスク３を化学的及び／又は機械的に研磨、除去するための砥粒を有する化学溶液である。金属配線膜５やバリア膜４のような導電膜のＣＭＰについては、アルミナあるいは酸化マンガンのような砥粒を有するスラリーが用いられる。ただし、金属配線膜５とバリア膜４とに同一のスラリーを用いる必要は無い。また、ＣＭＰで研磨・除去可能であれば、これらに限られるものでは無く、他のスラリー（例えば、他の砥粒や、砥粒を含まないスラリー）でも良い。
【００４３】
なお、本発明で用いられるＣＭＰ装置は、図２で説明したＣＭＰ装置に限定されるものでは無い。従来の技術において用いられる他の装置を用いることも可能である。
【００４４】
次に、図３を参照して、ＣＭＰ装置２０について説明する。図３は、ＣＭＰ装置２０の概略図である。ＣＭＰ装置２０は、第１プラテン部２１、第２プラテン部２２及び第３プラテン部２３を有する。
第１プラテン部２１〜第３プラテン部２３は、図２で示すＣＭＰ装置であり、図２で説明した動作を実行する。１装置について、一種類のＣＭＰを行なう。半導体装置製造プロセスにおいて、第１プラテン部２１は、前工程から図示しない搬送機構を介して、半導体装置（素子や配線等が施された半導体基板）を受け取る。そして、第１のＣＭＰのプロセスを行なう。続いて、第２プラテン部２２は、図示しない搬送機構を介して、半導体装置を受け取る。そして、第２のＣＭＰのプロセスを行なう。続いて更に、第３プラテン部２３は、図示しない搬送機構を介して、半導体装置を受け取る。そして、第３のＣＭＰのプロセスを行なう。
３つのＣＭＰのプロセスを終了した後、半導体装置は、図示しない搬送機構により後工程へ送られる。
【００４５】
本発明では、第１プラテン部２１は、高研磨速度スラリーを用いた一次研磨を行ない、第２プラテン部２２は、低研磨速度スラリーを用いた一次研磨を行ない、第３プラテン部２３は、二次研磨用スラリーを用いた二次研磨を行なう。
【００４６】
次に、本発明である半導体装置の製造方法について、図面を参照して説明する。
図１（ａ）において、基板１上に、層間絶縁膜２をスピンコート法により成膜する。続いて、層間絶縁膜２上に、ハードマスク３をプラズマＣＶＤ法により成膜する。そして、フォトリソグラフィーのプロセスにより、ハードマスク３を貫通して層間絶縁膜２へ延びる配線溝６を形成する。その際、ハードマスク３が、エッチングの損傷から層間絶縁膜２を防ぐ。その後、スパッタ法により、バリア膜４を配線溝６の内面を覆いかつハードマスク３上に成膜する。そして、スパッタ法により、金属配線膜５を配線溝６を満たし、かつ、バリア膜４を覆うように成膜し、半導体装置１１（素子や配線等が施された半導体基板）が形成される。
【００４７】
次に、図１（ａ）において形成された半導体装置１１は、図３における第１プラテン部２１に搬送され、第１プラテン部２１の第１プラテン上にセッティングされる。そして、高研磨速度スラリーを用いた、金属配線膜５のＣＭＰの最初の一次研磨が行なわれる。これにより、図１（ｂ）に示すように、金属配線膜１０５の途中までの膜が除去される。
【００４８】
高研磨速度スラリーを用いた最初の一次研磨の条件を以下に記す。
0004573479.tif 000002
【００４９】
金属配線膜５の研磨される膜厚が、１．８μｍ（１８００ｎｍ）の場合、研磨速度を１６００ｎｍ／ｍｉｎ．とすると、１分間で１．６０μｍ（研磨される膜厚の約９０％）の研磨が可能である。すなわち、短時間に高速に研磨を行うことが出来る。
【００５０】
高研磨速度スラリーによる研磨は、粗い研磨をしても良い部分を、高速で研磨する。スループットの向上を考慮すると、研磨される膜厚の８０％以上を研磨することが好ましい。より好ましくは９０％以上である。その一方で、配線形成の信頼性の面から、粗い研磨をする範囲として、２００ｎｍ以上の膜厚を残すまで研磨することがより好ましい。
【００５１】
低研磨速度スラリーでは、配線形成の信頼性の面から研磨速度は約８００ｎｍ／ｍｉｎ．未満（後述）である。従って、高研磨速度の効果を得るためには、研磨速度は、８００ｎｍ／ｍｉｎ．以上である必要がある。
研磨速度の上限は、研磨速度の増加による表面の荒れ状況や、ＣＭＰ装置２０の対応能力などに応じて決定される。実用上は、１５００〜２０００ｎｍ／ｍｉｎ．程度である。
【００５２】
次に、図１（ｂ）においてＣＭＰ処理された半導体装置１１は、図３における第２プラテン部２２に搬送され、第２プラテン部２２の第２プラテン上にセッティングされる。そして、バリア膜４をストッパーとし、低研磨速度スラリーを用いた、金属配線膜５のＣＭＰの最後の一次研磨が行なわれる。これにより、図１（ｃ）に示すように、金属配線膜１０５の内、バリア膜１０４より上側の膜が除去される。そして、バリア膜４の表面が露出する。
【００５３】
低研磨速度スラリーを用いた最後の一次研磨の条件を以下に記す。
0004573479.tif 000003
【００５４】
最初の一次研磨後に残った金属配線膜５の研磨される膜厚が、０．２０μｍ（２００ｎｍ）の場合、研磨速度を２００ｎｍ／ｍｉｎ．とすると、１分間で０．２μｍの研磨が可能である。すなわち、１分間で金属配線膜５を完全に除去することが出来る。
【００５５】
低研磨速度スラリーによる研磨では、短時間に低速で高精度の研磨を行なう。
ここでは、研磨の仕上げの精度に関わるため、遅い研磨速度である８００ｎｍ／ｍｉｎ．未満が望ましい。より好ましくは、６００ｎｍ／ｍｉｎ．以下である。
研磨速度の下限は、スループットとの関係から、１００ｎｍ／ｍｉｎ．程度である。
【００５６】
次に、図１（ｃ）においてＣＭＰ処理された半導体装置１１は、図３における第３プラテン部２３に搬送され、第３プラテン部２３の第３プラテン上にセッティングされる。そして、ハードマスク３をストッパーとした、二次研磨用スラリーを用いた、バリア膜４のＣＭＰの２次研磨が行なわれる。これにより、図１（ｄ）に示すように、バリア膜４及び配線溝６中の金属配線膜５の内、ハードマスク３より上側の膜が除去される。そして、ハードマスク３の表面が露出する。
【００５７】
二次研磨用スラリーを用いた二次研磨の条件を以下に記す。
0004573479.tif 000004
【００５８】
最後の一次研磨後に金属配線膜５が無くなり、バリア膜４だけとなっている場合、バリア膜の膜厚が、３０ｎｍの場合、研磨速度を３０ｎｍ／ｍｉｎ．とすると、１分間で３０ｎｍの研磨が可能である。すなわち、１分間でバリア膜４を完全に除去することが出来る。
【００５９】
一次研磨の低研磨速度スラリーと、二次研磨スラリーは、高性能のスラリーである。高性能のスラリーとは、研磨される膜と研磨のストッパーとなる膜との研磨の選択比が高い、スタティックエッチレートが低い、エロージョンやディッシングが起こり難い、などの特性を有するスラリーである。
研磨の終点を正確に制御するためには、研磨される膜と研磨のストッパーとなる膜との研磨の選択比は、５以上あることが望ましい。より好ましくは１０以上である。
【００６０】
上記３つのＣＭＰプロセスは、それぞれ１分づつで終了できるので、全プロセス時間は３分間（一次研磨２分（最初の一次研磨１分＋最後の一次研磨１分）＋二次研磨１分）となる。従って、一次研磨用スラリーの使用量は４００ｃｃ／枚（２００ｃｃ／ｍｉｎ．×１．０ｍｉｎ．×２）であり、従来の技術の２／３となる。すなわち、スラリー使用量が大幅に低減し、製造コストの削減につながる。
【００６１】
また、スループットは１時間当たり６０枚（ただし、研磨時間のみの単純計算）となり、従来の技術の３／２倍となる。すなわち、１枚あたりの製造時間が短縮され、製造にかかる固定費の削減や、製造納期の短縮につながる。
【００６２】
本実施例の上記３つのＣＭＰプロセスは、それぞれ１分づつで行なっているが、待機時間（半導体装置を受け取ってから処理を開始するまでの時間）や研磨速度の調整により、プロセスの時間を短くしたり、長くしたりすることが可能である。
【００６３】
なお、金属配線膜５は、多層配線においては、下層で膜厚が薄く、上層で膜厚が厚い構造である。その膜厚は、およそ５００〜３０００ｎｍの間で変わる。しかし、最初の一次研磨と最後の一次研磨の研磨速度は、それぞれ、８００〜２０００ｎｍ／ｍｉｎ．及び１００〜６００ｎｍ／ｍｉｎ．で調整可能である。従って、各層における各研磨時間は、概ね１．０〜１．５分以内に全て収めることが可能である。
【００６４】
また、バリア膜４も、金属配線膜５に対応して、およそ２０〜６０ｎｍの間で変わる。しかし、二次研磨の研磨速度は、２０〜１００ｎｍ／ｍｉｎ．で調整可能である。従って、各層における研磨時間は、１分以内に全て収めることが可能である。
【００６５】
３つのＣＭＰのプロセスを終了した後、半導体装置１１は、図示しない搬送機構により後工程（例えば、配線溝６を層間絶縁膜で覆うプロセスや、ＣＭＰでハードマスク３を研磨するプロセスなど）へ送られる。
【００６６】
ここで、図４を参照して、製造方法に関して更に説明する。
図４は、第１プラテン部２１〜第３プラテン部２３の半導体装置（１１）の処理スケジュールの概略図を示す。ｔは時刻を示し、図中左から右へ時刻の経過を示す。また、ハンチングを施した矩形は、ＣＭＰプロセスを行なっていることを示す。また、図中、第１プラテン部２１はＣＭＰ２１で、第２プラテン部２２はＣＭＰ２２で、第３プラテン部２３はＣＭＰ２３で示す。更に、図中の▲１▼、▲２▼、▲３▼は、処理する半導体装置（１１）の番号を示す。
【００６７】
第１プラテン部２１は、半導体装置▲１▼を前工程より時刻ｔ１１に受け取り、ＣＭＰプロセス（最初の一次研磨）を行ない、時刻ｔ１２に終了する。そして、時刻ｔ１３に、半導体装置▲１▼を第２プラテン部２２へ搬送する。
第２プラテン部２２は、半導体装置▲１▼を第１プラテン部２１より時刻ｔ２１に受け取り、ＣＭＰプロセス（最後の一次研磨）を行ない、時刻ｔ２２に終了する。そして、直ちに半導体装置▲１▼を第３プラテン部２３へ搬送する。
第３プラテン部２３は、半導体装置▲１▼を第２プラテン部２２より時刻ｔ３１に受け取り、ＣＭＰプロセス（二次研磨）を行ない、時刻ｔ３２に終了する。そして、直ちに半導体装置▲１▼を後工程へ搬送する。
【００６８】
また、第１プラテン部２１は、半導体装置▲１▼の処理を終了した後、半導体装置▲２▼の処理を行ない、更に半導体装置▲３▼の処理を行う。他のプラテン部も同様である。このように、各プラテン部は、ベルトコンベア方式で、流れ作業的に、次々に半導体装置の処理を行う。
【００６９】
上記ベルトコンベア方式の製造工程における、一次研磨のプロセス及び二次研磨のプロセスにおいて、金属膜の研磨を良好に終了するためには、最後の一次研磨終了後に直ちに二次研磨に取りかかることが望ましい。従って、最後の一次研磨にかかる時間が、二次研磨にかかる時間より長くなるようにすれば、その条件を満足することが出来る。加えて、スループットの関係から、最初の一次研磨時間は、最後の一次研磨時間よりも短い方が好ましい。そのためには、金属配線膜５やバリア膜４の研磨条件（既述の各研磨の条件）を微調整することで、対応することが可能である。
【００７０】
また、ＣＭＰ装置２０において、各プラテン部の研磨の処理時間が概ね等しい場合には、連続的に滞り無く半導体装置を処理することが出来る。すなわち、プロセス上の待ち時間が無くなるので、スループットの向上を図ることが出来る。
【００７１】
また、図１（ｂ）〜（ｄ）に示すように、一次次研磨からニ次研磨まで、連続的なＣＭＰのプロセスで行なわれる。すなわち、プラズマエッチングのような他のプロセスを用いないため、製造工程がスムーズに流れる。従って、ＣＭＰプロセスは１つ増えるものの、タクトタイムの増加はほとんど無く、スループットの低下がほとんど無いため、低コストで、最小加工寸法の微細化に伴う素子の多層化に有用な技術を得ることが出来る。
【００７２】
【発明の効果】
本発明により、半導体装置の高精度な配線を維持しつつ、高いスループットと少ないＣＭＰ用スラリーの使用量とすることができ、それに伴い製造コストを低減することが可能となる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）本発明である半導体装置の実施の形態における半導体装置の製造工程を示す断面図である。
【図２】本発明である半導体装置の実施の形態に関わるＣＭＰ装置を示す概略図である。
【図３】本発明である半導体装置の実施の形態に関わるＣＭＰ装置を示す概略図である。
【図４】本発明である半導体装置の実施の形態に関わる各プラテン部を処理スケジュールを示すフロー図である。
【図５】（ａ）〜（ｃ）従来の技術における半導体装置の製造工程を示す断面図である。
【図６】（ａ）〜（ｄ）他の従来の技術における半導体装置の製造工程を示す断面図である。
【符号の説明】
１    基板
２    層間絶縁膜
３    ハードマスク
４    バリア膜
５    金属配線膜
６    配線溝
１１    半導体基板
１２    ポリッシングヘッド部
１３    ポリッシングパッド
１４    パッド定盤
１５    スラリー供給機構
１６    スラリー
２０    ＣＭＰ装置
２１    第１プラテン部
２２    第２プラテン部
２３    第３プラテン部
１０１    基板
１０２    層間絶縁膜
１０３    ハードマスク
１０４    バリア膜
１０５    金属配線膜
１０６    配線溝
１１１    半導体基板
【図１】
0004573479.tif 000005
【図２】
0004573479.tif 000006
【図３】
0004573479.tif 000007
【図４】
0004573479.tif 000008
【図５】
0004573479.tif 000009
【図６】
0004573479.tif 000010