(57)【特許請求の範囲】
【請求項１】
複数のメモリセルと、
書込み信号に応じて、前記複数のメモリセルのうち選択されたアドレスのメモリセルに書き込むべきデータに応じた電圧をデータ線を介して供給する入出力制御回路と、
書込み信号が入力され、当該書込み信号を所定時間遅延させて出力する遅延回路と、
前記遅延回路によって遅延された書込み信号に基づいて、カウント動作を行うアドレスカウンタと、
前記アドレスカウンタのカウント値に基づいて、書込みを行うべきメモリセルのアドレスを順次更新するアドレスデコーダとを備え、
前記書込み信号が前記遅延回路で遅延されることで、前記所定時間の間、前記アドレスカウンタのカウント値に基づくアドレスの更新が抑止され、前記所定時間内に前記入出力制御回路が前記データ線を介して放電を行い、
前記入出力制御回路は、前記書込み信号に応じて電源電圧を昇圧させる昇圧回路と、前記昇圧回路で昇圧された電圧が一の電源として入力され、前記データに応じた電圧として前記昇圧された電圧を前記データ線に出力する論理回路と、を備え、前記書込み信号が入力されないときは、前記データ線を介して前記論理回路の他の電源として接続されたグランドに向けて前記放電を行うことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路を有し、前記メモリセルに少なくともインク残量を記憶することを特徴とするインクカートリッジ。
【請求項３】
請求項２に記載のインクカートリッジを有し、そのインクカートリッジから供給されるインクを用いて所望の画像情報をプリントすることを特徴とするインクジェット記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、この半導体集積回路を有するインクカートリッジ、及び、このインクカートリッジを装着したインクジェット記録装置に関し、特に、不揮発性メモリを内蔵し、昇圧した電圧をデータ書込み時に用いる半導体集積回路、この半導体集積回路を有するインクカートリッジ、及び、このインクカートリッジを装着したインクジェット記録装置に関する。
【発明が解決しようとする課題】
【０００２】
従来、このような半導体集積回路は、内蔵した不揮発性メモリにデータを書込む際、内部昇圧回路によって昇圧された電圧を用いて書込み動作を行っている。そして、書込み終了後には、書込み時に充電された信号線に蓄積された電荷を放電した後、次の書込み動作に移行している。この場合、放電は、半導体集積回路内の放電回路によって行われる。
【０００３】
第１３図は、従来の半導体集積回路における放電回路を示す回路図である。同図に示されているように、放電回路は、メモリセルアレイ５への信号線に付加されている寄生容量Ｃｘに蓄積されている電荷を放電するものである。この寄生容量Ｃｘは、以下のように充電される。すなわち、書込み信号ＷＲの入力に応答してアドレスカウンタ２がカウント動作を行うことにより、そのカウント値を入力とするアドレスデコーダ１０３が動作する。アドレスデコーダ１０３は、メモリセルアレイ５を構成するメモリセルの列を指定するためのコラムデコーダ４と、メモリセルの行を指定するためのロウデコーダ３とを含んで構成されている。メモリセルアレイ５は、ｎ行ｍ列に配設された複数のメモリセルによって構成されているものとする。
【０００４】
コラムデコーダ４の各出力すなわちデコード結果はスイッチング素子であるトランジスタＴｒ１，Ｔｒ２，…，Ｔｒｍのそれぞれのベース端子に入力されている。そして、各トランジスタのソース端子はデータ線ＤＷに接続され、各トランジスタのドレイン端子はメモリセルアレイ５のメモリセルの各列に対応する信号線に接続されている。したがって、コラムデコーダ４の出力すなわちデコード結果によって、トランジスタＴｒ１，Ｔｒ２，…，Ｔｒｍのいずれかをオン状態にすることによって、そのトランジスタを介して各列に対応する信号線がデータ線ＤＷの電圧によって充電されることになる。つまり、コラムデコーダ４によって指定された列に対応する信号線の寄生容量に電荷が蓄積される。例えば、トランジスタＴｒ１をオン状態にすれば、ノードＡを含む信号線に付加されている寄生容量に電荷が蓄積されることになる。
【０００５】
ここで、データ線ＤＷには、入出力制御回路８の出力が与えられている。この入出力制御回路８は、書込み信号ＷＲの入力に応答して電源ＶDDの電圧を昇圧する内部昇圧回路１０７と、書込み信号ＷＲの反転信号を生成するインバータ１０５と、このインバータ１０５の出力すなわち書込み信号ＷＲの反転信号がベース端子に与えられるスイッチングトランジスタ１０６と、昇圧出力ＶPPを電源としデータ入力Ｉ／Ｏの値に対応する電圧をデータ線ＤＷに与えるバッファ１０８とを含んで構成されている。かかる構成からなる放電回路１０１において、メモリセルへの書込み時には書込み信号ＷＲがハイレベルであり、トランジスタ１０６はオフ状態である。このとき、電源ＶDDが内部昇圧回路１０７に与えられ、その昇圧出力ＶPPは高電位（例えば、１５ボルト）になる。この電位が電源としてバッファ１０８に与えられる。これにより、データ入力Ｉ／Ｏの値に対応する電圧がバッファ１０８からデータ線ＤＷに与えられる。この状態において、トランジスタＴｒ１，Ｔｒ２，…のいずれかがオン状態になることにより、そのトランジスタを介して各列に対応する信号線がデータ線ＤＷの電圧によって充電される。この信号線が充電された状態（電荷が蓄積された状態）において、ロウデコーダ３の出力が順次変化することにより、メモリセルアレイ５内のメモリセル１つずつにデータが書込まれる。
【０００６】
一方、メモリセルへの読出し時やその他の時には書込み信号ＷＲがローレベルであり、トランジスタ１０６はオン状態になる。このとき、電源ＶDDが内部昇圧回路１０７に与えられず、その昇圧出力ＶPPは低電位（例えば、５ボルト）になる。この電位が電源として与えられたバッファ１０８は、データ入力Ｉ／Ｏの値にかかわらず、その出力がローレベルになる。したがって、バッファ１０８の出力が与えられているデータ線ＤＷを介して、上述した蓄積電荷が放電されることになる。例えば、図中のノードＡに付加されている寄生容量Ｃｘに蓄積されている電荷は、データ線ＤＷを介して、バッファ１０８に付加されているグランドに向かって放電される。
【０００７】
要するに、従来の放電回路１０１では、書込み終了と同時に、トランジスタ１０６をオン状態にすることで、蓄積電荷の放電を行っていたのである。しかしながら、このような放電回路を有する半導体集積回路においては、以下に述べるような問題点があった。
まず、蓄積された電荷を十分に放出するためには時間がかかる。このため、次のメモリセルに対する書込みを行うまでに時間を要するという欠点がある。
また、書込みが終了すると同時に、アドレスカウンタのカウント値が変化すると、寄生容量に高電圧の電荷が残留し、この残留電荷が誤書込みを引き起こす要因となる。この誤書込みについて第１４図を参照して説明する。
【０００８】
同図において、Ｘ１列のメモリセルについて書込みを行う場合、まずコラムデコーダ４によってトランジスタＴｒ１をオン状態にし、ノードＡに付加されている寄生容量Ｃｘを充電する。この充電状態において、ロウデコーダ３によってＹ１行，Ｙ２行の順に、Ｙｎ行まで書込みを行う。Ｙｎ行まで書込みが終了したら、寄生容量Ｃｘを上述したように放電する。この放電後、コラムデコーダ４によって次のＸ２列に対応するトランジスタＴｒ２をオン状態にし、次の寄生容量Ｃｘを充電する。この充電状態において、ロウデコーダ３によってＹ１行，Ｙ２行の順に、Ｙｎ行まで書込みを行う。以後同様に、信号線に対する充電と放電とが繰返し行われる。この動作により、Ｘ１列、Ｙ１行からＸｍ列、Ｙｎ行まで順に１ビットずつ指定され、メモリセルアレイ５を構成する全ビットに対する書込みが行われる。
【０００９】
以上の動作において、Ｘ１列、Ｙｎ行に対する書込みからＸ２列、Ｙ１行に対する書込みに遷移する際、Ｘ１列の信号線に対する放電が完了していない状態であるにもかかわらずＹ１行が指定されてしまうことがある。この場合、残留している電荷によって、誤書込みが行われるという欠点がある。
本発明は上述した従来技術の欠点を解決するためになされたものであり、その目的は、短時間に、かつ、確実に放電を行うことのできる放電回路を有する半導体集積回路、これを用いたインクカートリッジ、このカートリッジを有するインクジェット記録装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明による半導体集積回路は、ｎ行ｍ列（ｎ，ｍは自然数、以下同じ）に配設されたメモリセルの各ビットについて書込み指令の入力に応答して１行ずつその行に対応する信号線を充電し１行分の全ビットについての書込み完了後に次の行に対応する信号線を充電する充電手段を含み、前記充電手段により充電されている信号線に対応する１行分のビットそれぞれについて順次１ビットずつ書込みを行う半導体集積回路であって、少なくとも前記信号線についての放電時間に相当する時間だけ前記充電手段に対する前記書込み指令の入力を遅延させる遅延手段を含むことを特徴とする。
本発明による他の半導体集積回路は、ｎ行ｍ列に配設されたメモリセルの各ビットについて書込み指令の入力に応答して１行ずつその行に対応する信号線を充電し１行分の全ビットについての書込み完了後に次の行に対応する信号線を充電する充電手段を含み、前記充電手段により充電されている信号線に対応する１行分のビットそれぞれについて順次１ビットずつ書込みを行う半導体集積回路であって、１ビットについての書込み終了後の所定時間内は、書込み対象となるセルを示すアドレスの変化を抑止する抑止手段を含むことを特徴とする。この場合、前記抑止手段は、少なくとも前記信号線についての放電時間に相当する時間だけ前記充電手段に対する前記書込み指令の入力を遅延させる遅延回路であることを特徴とする。
【００１１】
本発明によるさらに他の半導体集積回路は、ｎ行ｍ列に配設されたメモリセルの各ビットについて書込み指令の入力に応答して１行ずつその行に対応する信号線を充電し１行分の全ビットについての書込み完了後に次の行に対応する信号線を充電する充電手段を含み、前記充電手段により充電されている信号線に対応する１行分のビットそれぞれについて順次１ビットずつ書込みを行う半導体集積回路であって、１ビットについての書込み終了タイミングと書込み対象となるセルを示すアドレスの変化タイミングとを、少なくとも前記信号線についての放電時間に相当する時間だけずらす遅延手段を含むことを特徴とする。
【００１２】
なお、上記充電手段は、前記書込み指令の入力に応答してカウント動作を開始するカウンタと、このカウンタのカウント値をデコードするコラムデコーダと、このデコーダのデコード結果に応じてオン状態になって前記信号線に所定電源を接続して前記信号線を充電するスイッチ素子と、前記スイッチ素子がオン状態になることによって充電された信号線に対応する１行分のビットを順次１ビットずつ指定するロウデコーダとを含むことを特徴とする。
【００１３】
また、本発明は、複数のメモリセルと、書込み信号に応じて、前記複数のメモリセルのうち選択されたアドレスのメモリセルに書き込むべきデータに応じた電圧をデータ線を介して供給する入出力制御回路と、書込み信号が入力され、当該書込み信号を所定時間遅延させて出力する遅延回路と、前記遅延回路によって遅延された書込み信号に基づいて、カウント動作を行うアドレスカウンタと、前記アドレスカウンタのカウント値に基づいて、書込みを行うべきメモリセルのアドレスを順次更新するアドレスデコーダとを備え、
前記書込み信号が前記遅延回路で遅延されることで、前記所定時間の間、前記アドレスカウンタのカウント値に基づくアドレスの更新が抑止され、前記所定時間内に前記入出力制御回路が前記データ線を介して放電を行うことを特徴とする半導体集積回路である。
【００１４】
また、前記入出力制御回路は、電源電圧を昇圧させる昇圧回路と、前記書込み信号の入力に応じて前記昇圧回路で昇圧された電圧が電源として入力され、前記データに応じた電圧として前記昇圧された電圧を前記データ線に出力する論理回路と、を備え、
前記書込み信号が入力されないときは、前記データ線を介して前記論理回路の電源に接続されたグランドに向けて前記放電が行われるようにしてもよい。
本発明によるインクカートリッジは、上記の半導体集積回路を有し、前記メモリセルに少なくともインク残量を記憶することを特徴とする。
本発明によるインクジェット記録装置は、上記のインクカートリッジを有し、そのインクカートリッジから供給されるインクを用いて所望の画像情報をプリントすることを特徴とする。
【発明を実施するための最良の形態】
【００１５】
次に、図面を参照して本発明の実施の形態について説明する。なお、以下の説明において参照する各図では、他の図と同等部分は同一符号によって示されている。
第１図は、本発明による半導体集積回路内の放電回路の構成例を示す回路図である。同図に示されている放電回路は、第１３図に示されている従来回路とは異なり、アドレスカウンタ２の前段位置に遅延回路１０が挿入されている。また、バッファ１０８の代わりにアンドゲート１０９が設けられている。
【００１６】
かかる構成において、本回路では、遅延回路１０によって、書込み信号ＷＲのアドレスカウンタ２への入力を遅延させることができる。すなわち、書込み終了後のアドレスの更新タイミングを遅らせることにより、ビット選択トランジスタからアンドゲート１０９を介して放電を行うように構成している。より具体的には、アンドゲート１０９内の出力段のトランジスタを介して放電を行うことになる。一般的に、この種の半導体集積回路では、書込み信号の立下り時にアドレス変更までのマージンをとっている。しかしながら、本回路のように、自動的にインクリメントするアドレスカウンタ２を内部に持っている場合、放電時間が充分とられていないと、前述したように電荷が残留する。このため、本回路では、書込み信号の遷移タイミングとアドレス更新タイミングとをずらしている。具体的には、書込み信号の遷移タイミングよりもアドレス更新タイミングを所定量遅延させることによって放電時間に余裕をもたせている。なお、放電スピードは、アンドゲート１０９の出力段に設けられているＮ型ＭＯＳトランジスタの駆動能力（等価抵抗）に依存し、遅延時間は等価抵抗Ｒと容量Ｃｘとの積、すなわち時定数によって求められる。また、回路規模をできるだけ小さくするため、遅延回路１０の挿入は１箇所にとどめるのが都合よい。このため、本実施例では、アドレスカウンタ２の前段位置（入力側）に設けている。
【００１７】
第２図は、第１図に示されている放電回路を利用した半導体集積回路の内部構造を説明するための機能ブロック図である。同図に示されているように、半導体集積回路１は、カウント動作を行うアドレスカウンタ２と、アドレスカウンタ２のカウント値をデコードしてアドレスを生成するロウデコーダ３及びコラムデコーダ４と、データを記憶するメモリセルアレイ５と、メモリセルアレイ５に対する書込み又は読出しに応じてラッチ回路７及びバッファＢを制御するライト／リード制御回路６と、ライト／リード制御回路６によってラッチ状態又はスルー状態に制御されるラッチ回路７と、メモリセルアレイ５へのデータの入出力を制御する入出力制御回路８と、アンドゲートＧ１〜Ｇ３と、書込み信号を遅延させる遅延回路１０とを含んで構成されている。また、半導体集積回路１には、外部端子Ｐ１〜Ｐ６が設けられている。
【００１８】
アドレスカウンタ２は、外部端子Ｐ１から入力されるチップセレクト入力信号ＣＳの反転信号に基づいてカウント値が所定値に初期化（リセット）される。また、このアドレスカウンタ２は、アンドゲートＧ１から入力される信号に基づいて更新されたアドレスデータを生成する。この生成されたアドレスデータは、ロウデコーダ３及びコラムデコーダ４に入力される。
【００１９】
コラムデコーダ４は、アドレスカウンタ２から入力されるアドレスデータに基づいて、メモリセルアレイ５中における所望の縦列メモリセルを選択するものである。同様に、ロウデコーダ３は、アドレスカウンタ２から入力されるアドレスデータに基づいて、メモリセルアレイ５中における所望の横列メモリセルを選択するものである。
【００２０】
メモリセルアレイ５は、複数のメモリセルを格子状に配設したものである。各メモリセルは、ロウデコーダ３からの選択信号によってオン状態となり、コラムデコーダ４からの選択信号により、メモリセルに記憶された情報の読み書きが可能な状態となる。なお、このメモリセルアレイ５は、不揮発性のメモリセルによって構成されているものとする。
ライト／リード制御回路６は、外部端子Ｐ１から入力されるチップセレクト制御信号ＣＳ、及びアンドゲートＧ２，Ｇ３から出力される信号に基づいて、メモリセルアレイ５に対して書込みを行うか、読出しを行うかを決定する。アンドゲートＧ２の出力は、書込み信号ＷＲとなる。
【００２１】
ラッチ回路７は、ライト／リード制御回路６からの制御信号に基づいて、入出力制御回路８から出力されるメモリセルアレイ５の読出しデータを所定時間保持した後に外部端子Ｐ６に出力するものである。このラッチ回路７は、ライト／リード制御回路６の出力に応じて、ラッチ動作及びスルー動作のいずれか一方を行う。ライト／リード制御回路６の出力がローレベルのときラッチ回路７はラッチ動作を行い、ライト／リード制御回路６の出力がハイレベルのときラッチ回路７はスルー動作を行う。ラッチ動作は出力状態を維持する動作である。スルー動作は入力信号をそのまま出力信号として送出する動作である。
【００２２】
入出力制御回路８は、外部端子Ｐ６から入力されたデータをメモリセルアレイ５に書込んだり、逆に、メモリセルアレイ５から読出したデータをラッチ回路７を介して外部端子Ｐ６に出力するためのものである。この入出力制御回路８は、書込み信号ＷＲによって動作する。書込み信号ＷＲは、遅延回路１０によって遅延された後、アドレスカウンタ２に入力される。遅延回路１０の遅延時間は、前述した寄生容量Ｃｘに蓄積された電荷を放電する時間にほぼ等しい時間であるものとする。以上の構成により、メモリセルアレイ５に対してデータ書込みが行われる。メモリセルアレイ５に書込まれるデータは、例えばインク残量である。インク残量を書込んでおくことにより、インク残量を常にモニタすることができる。
【００２３】
アンドゲートＧ１は、外部端子Ｐ１から入力されるチップセレクト制御信号ＣＳと外部端子Ｐ２から入力されるクロック入力信号ＣＫとの論理積となる信号をアドレスカウンタ２及びアンドゲートＧ２，Ｇ３に出力するものである。アンドゲートＧ２は、アンドゲートＧ１からの出力信号と外部端子Ｐ３からのライト／リード入力信号Ｗ／Ｒとの論理積となる信号を、ライト／リード制御回路６に出力するものである。一方、アンドゲートＧ３は、アンドゲートＧ１からの出力信号と外部端子Ｐ３からのライト／リード入力信号Ｗ／Ｒの反転信号との論理積となる信号を、ライト／リード制御回路６に出力するものである。具体的には、アンドゲートＧ１からの入力信号が“Ｌ”の場合、アンドゲートＧ２，Ｇ３の出力は共に“Ｌ”となる。一方、アンドゲートＧ１からの入力信号が“Ｈ”の場合、ライト／リード入力信号Ｗ／Ｒが“Ｈ”であれば、アンドゲートＧ２の出力は“Ｈ”となり、アンドゲートＧ３の出力は“Ｌ”となる。逆に、ライト／リード入力信号Ｗ／Ｒが“Ｌ”であれば、アンドゲートＧ２の出力は“Ｌ”となり、アンドゲートＧ３の出力は“Ｈ”となる。このように、アンドゲートＧ２，Ｇ３では、ライト／リード入力信号Ｗ／Ｒが変化しても、その出力が不定化しないようにしている。
【００２４】
外部端子Ｐ１は、同時に複数のデバイスが存在する場合における、特定のデバイスの選択及びアドレスカウンタ２の初期化及び動作モード移行のための制御信号ＳＴＢとなるチップセレクト入力信号ＣＳを入力するための端子である。すなわち、本実施例における外部端子Ｐ１は、アドレスカウンタの初期化用制御端子及び動作モード制御端子を兼用した端子となっている。外部端子Ｐ２は、半導体集積回路１が動作するための基準となるクロック入力信号ＣＫを入力するための端子である。外部端子Ｐ３は、半導体集積回路１に内蔵されたメモリセルアレイ５に対するアクセス動作を指定するライト／リード入力信号Ｗ／Ｒを入力するための端子である。外部端子Ｐ４，Ｐ５は、半導体集積回路１が動作するための高電位電圧レベルＶDD及び低電位電圧レベルＶSSの動作電圧を印加するための入力端子である。外部端子Ｐ６は、半導体集積回路１に内蔵されたメモリセルアレイ５に対し、実際に書込むべきデータを入力したり、メモリセルアレイ５から読出されたデータを出力するための入出力端子である。
【００２５】
次に、本実施形態による半導体集積回路の動作について第３図及び第４図を参照して説明する。第３図は、半導体集積回路への読出し動作を説明するためのタイミングチャートである。同図には、第１図中のチップセレクト制御信号ＣＳ、ライト／リード入力信号Ｗ／Ｒ、クロックＣＬＯＣＫ、アドレスカウンタ２のカウント値、外部端子Ｐ６における入出力信号Ｉ／Ｏが示されている。メモリセルアレイ５に対して読出しを行う場合、まず、外部端子Ｐ１に“Ｌ”を印加し、アドレスカウンタ２を初期化する。次に、外部端子Ｐ１に“Ｈ”を印加し、外部端子Ｐ２から目的の読出し開始アドレス分のクロックパルスを入力する。このクロックパルスの入力中は、外部端子Ｐ３からライト／リード入力信号Ｗ／Ｒとして、読出しを指定する“Ｌ”を印加する。
【００２６】
アドレスに応じたデータは、クロック入力信号ＣＫが“Ｌ”となる期間に出力され、外部端子Ｐ６から出力される。立上りではラッチ回路７内にラッチされるため、クロック入力信号ＣＫが“Ｈ”となる期間はその値を保持することになる。立下るとアドレスがインクリメントされ、次のアドレスのデータが外部端子Ｐ６から出力される。第４図は、半導体集積回路からの書込み動作等を説明するためのタイミングチャートである。同図には、チップセレクト制御信号ＣＳ、ライト／リード入力信号Ｗ／Ｒ、クロックＣＬＯＣＫ、アドレスカウンタ２のカウント値、外部端子Ｐ６における入出力信号Ｉ／Ｏが示されている。メモリセルアレイ５に対して書込みを行う場合、まず、読出しモード、すなわち、ライト／リード入力信号Ｗ／Ｒが“Ｌ”の状態で、外部端子Ｐ１に“Ｌ”を印加し、アドレスカウンタ２を初期化する。次に、外部端子Ｐ１に“Ｈ”を印加し、外部端子Ｐ２から目的の書込み開始アドレス分のクロックパルスを入力する。その後、書込み動作の間は、外部端子Ｐ３からライト／リード入力信号Ｗ／Ｒとして、書込みを指定する“Ｈ”を印加する。
【００２７】
次に、半導体集積回路１に対して、メモリ初期化及び動作モード移行を指示する場合の手順を説明する。前述したように、外部端子Ｐ１に“Ｌ”を印加すると、アドレスカウンタ２の初期化が行われる。これは、半導体集積回路１の初期化の際には絶対必要な手続きであり、メモリセルアレイ５以外のライト／リード制御回路６等においても同様である。このとき、外部端子Ｐ６がオープン（ハイインピーダンス状態）になるものとする。
また、外部端子Ｐ１に“Ｌ”が印加されると、動作モード移行のためのスタンバイ信号ＳＴＢも“Ｌ”となり、半導体集積回路１の動作モードがスタンバイモードとなる。半導体集積回路１の動作モードがスタンバイモードとなると、電流が定常的に流れている部分を停止させ、消費電流の低減化を図る。具体的には、例えば、入出力制御回路８内に設けられているセンスアンプは一般的には常に電流を流している必要がある。そこで、本回路においては、消費電力を抑えるため、スタンバイモードにあるときには、入出力制御回路８に供給する電源電圧をオフにする。
【００２８】
このように、本実施例では、チップセレクト入力信号ＣＳが“Ｌ”のとき、すなわち、外部端子Ｐ１が非選択状態の場合、アドレスカウンタ２が初期化されるとともに、半導体集積回路１がスタンバイモードとなる。これらの指示は、兼用端子となる外部端子Ｐ１からの入力で制御されるため、メモリ初期化機能とスタンバイモードへの移行機能とを備えつつ、外部端子の低減化を図ることができる。また、メモリ初期化用制御端子及び動作モード制御端子が兼用端子で一本化されたため、その制御も簡単になる。
なお、回路ブロックの初期化及び動作モード移行の機能は、外部端子Ｐ１からの入力とその他の端子からの入力との論理出力が非選択状態のときに、アドレスカウンタ２が初期化されるとともに、半導体集積回路１がスタンバイモードとなるように構成してもよい。
【００２９】
第５図は、書込み信号に対する従来回路におけるアドレスの変化タイミングと本回路におけるアドレスの変化タイミングとを示すタイミングチャートである。同図を参照すると、書込み信号ＷＲの立上り及び立下りタイミングに同期して、データ線ＤＷの電圧が変化する。本例では、０ボルトと１５ボルトとを交互に繰返す。従来回路においては、遅延回路１０が設けられていないため、データ線ＤＷの電圧波形の立下りに同期してアドレスＡＤＲＳ１の内容が変化する。このため、寄生容量に蓄積された電荷の放電が完了する以前にアドレスが変化して誤書込みが行われることがある。一方、本回路においては、遅延回路１０が設けられているため、アドレスＡＤＲＳ１の場合よりもわずかに遅れてアドレスＡＤＲＳ２の内容が変化する。このとき、遅延時間を、寄生容量に蓄積された電荷の放電が完了するのに充分な時間に設定しておけば、放電完了後にアドレスが変化することになる。よって、本回路においては、誤書込みが行われることがない。つまり、アドレスの変化を所定時間抑止することによって、誤書込みを防止するのである。
【００３０】
第６図には、従来回路における充放電波形と本回路における充放電波形とが示されている。データ線ＤＷの変化に対し、従来回路のノードＡにおいては、同図に示されているように、寄生容量に蓄積された電荷は緩やかに放電する。したがって、放電が完了する以前にアドレスが変化し、誤書込みが行われることがある。
一方、本回路では、データ線ＤＷの変化に対し、ノードＡ’において、寄生容量に蓄積された電荷は速やかに放電する。したがって、放電が完了した後にアドレスが変化することとなり、誤書込みが行われることはない。
【００３１】
以上説明したように、本回路では、遅延回路を設けているので、アドレスの変化を所定時間抑止することができる。これにより、寄生容量に充電されている電荷の放電時間を確保でき、放電が完了した後にアドレスが変化するため、誤書込みが行われることがないのである。
【００３２】
第７図（ａ）〜（ｅ）は、本実施例における半導体集積回路を実装した回路基板を示す図である。同図（ａ）に示されているように、回路基板１１は、その表面側に接点１２が形成されている。これらの接点１２は、前述した外部端子Ｐ１〜Ｐ６に接続されているものとする。また、同図（ｂ）に示されているように、回路基板１１の裏面側には半導体集積回路１が実装されている。同図（ｃ）に示されているように、回路基板１１は略長方形の平板形状である。この回路基板１１には、切欠部１１ａ及び孔部１１ｂが設けられている。これらは、後述するインクカートリッジへの実装の際に、回路基板１１の位置決めに用いられる。また、同図（ｄ）に示されているように、回路基板１１に設けられている各接点１２の表面に、凹部１２ａを設けてもよい。この凹部１２ａを設けることにより、同図（ｅ）に示されているように、後述するインクカートリッジに設けられている接点２９との電気的接続状態を良好にすることができる。
【００３３】
第８図（ａ），（ｂ）は、第４図に示されている回路基板をインクカートリッジに実装した状態を示す図である。同図（ａ）には、ブラックインクを収容したブラック用インクカートリッジ２０に、回路基板１１が実装された状態が示されている。ブラックインク用カートリッジ２０は、ほぼ直方体として形成された容器２１にブラックインクを含浸させた多孔質体（図示しない）を収容し、上面を蓋体２３により封止されている。容器２１の底面にはホルダに装着されたときにインク供給針に対向する位置にインク供給口２４が形成されている。また、インク供給口側の垂直壁２５の上端には、本体側のレバーの突起に係合する張出部２６が一体に形成されている。この張出部２６は、壁２５の両側に別個に形成されていると共にリブ２６ａを有している。さらに下面と壁２５との間に三角形状のリブ２７が形成されている。
【００３４】
垂直壁２５のインク供給口形成側に、回路基板１１が装着されている。回路基板１１は本体の接点と対向する面に複数の接点を有し、その裏面には記憶素子が実装されている。さらに、垂直壁２５には回路基板１１の位置決めをするための突起２５ａ、２５ｂ、張出部２５ｃ、２５ｄが形成されている。一方、同図（ｂ）には、カラーインクを収容したカラーインク用カートリッジ３０に、実装された回路基板１１が実装された状態が示されている。カラーインク用カートリッジ３０は、ほぼ直方体として形成された容器３１にインクを含浸させた多孔質体（図示しない）を収容し、上面を蓋体３３により封止されている。容器５１の内部には、５色のカラーインクをそれぞれ別個に収容する５つのインク収容部が区画形成されている。容器３１の底面にはホルダに装着されたときにインク供給針に対向する位置にインク供給口３４が各インク色に応じて形成されている。また、インク供給口側の垂直壁３５の上端には、本体側のレバーの突起に係合する張出部３６が一体に形成されている。この張出部３６は、壁３５の両側に別個に形成されていると共にリブ３６ａを有している。さらに下面と壁３５との間に三角形状のリブ３７が形成されている。また、容器３１は誤挿入防止用の凹部３９を有している。
垂直壁３５のインク供給口形成側には、それぞれのカートリッジ３０の幅方向の中心に位置するように凹部３８が形成され、ここに回路基板１１が装着されている。回路基板１１は本体の接点と対向する面に複数の接点を有し、その裏面には記憶素子が実装されている。さらに、垂直壁３５には回路基板１１の位置決めをするための突起３５ａ、３５ｂ、張出部３５ｃ、３５ｄが形成されている。
【００３５】
第９図は、第８図に示されているインクカートリッジを装着するインクジェットプリンタ（インクジェット記録装置）の概観を示す図である。同図において、タイミングベルト４１を介して駆動モータ４２に接続されたキャリッジ４３には、第８図（ａ）に示されているブラック用インクカートリッジ２０及び第８図（ｂ）に示されているカラーインク用カートリッジ３０をそれぞれ格納するホルダ４４が形成されている。また、キャリッジ４３の下面位置には各インクカートリッジ２０，３０からインクの供給を受ける記録ヘッド４５が設けられている。記録ヘッド４５に連通するインク供給針４６，４７は、装置の奥側、すなわち、タイミングベルト４１側に位置するように、キャリッジ４３の底面に垂直に立設されている。
【００３６】
第１０図は、第９図に示されているキャリッジの構造を示す図である。同図に示されているように、ホルダ４４を形成する垂直壁のうち、インク供給針４６，４７の近傍側で対向する垂直壁４８の上端には、支軸４９，５０を支点として回動自在にレバー５１，５２が取り付けられている。レバー５１，５２の自由端側に位置する壁５３は、底面側が斜めにカットされた斜面部分を有している。また、垂直壁４８には、接点機構５４，５５が設けられている。接点機構５４，５５は、インクカートリッジを装着した状態において、前述した回路基板１１に設けられている接点と電気的に接続される。これにより、インクカートリッジ内のインクを利用してインクジェット記録を行うことができる。
さらに、ホルダ４４の垂直壁４８には、基台５６が取り付けられている。そして、基台５６の背面には回路基板５７が取り付けられている。この回路基板５７は、接点機構５４，５５と電気的に接続されるので、インクカートリッジに設けられている回路基板１１と回路基板５７とが電気的に接続されることになる。
【００３７】
第１１図は、ホルダにインクカートリッジを装着する前の状態を示す図であり、第１２図（ａ）〜（ｃ）は、ホルダにインクカートリッジを装着する際の状態を示す図である。第１１図に示されているように、ホルダ４４にインクカートリッジ２０を挿入した状態で、レバー５１を閉じていくと、徐々にインクカートリッジ２０が矢印Ｙの方向に押し下げられてゆく。このとき、第１２図（ａ）に示されている状態から第１２図（ｃ）に示されている状態へと遷移し、インク供給針４６がインクカートリッジ２０内に挿入される。インク供給針４６がインクカートリッジ２０内に挿入され、インクカートリッジ２０がホルダ４４に対し、完全に装着された状態、すなわち第１２図（ｃ）に示されている状態において、インクカートリッジ２０からインクが供給されることになる。この第１２図（ｃ）に示されている状態においては、回路基板１１に設けられた接点１２と、ホルダ４４側に設けられた回路基板５７の接点２９とが電気的に接続される。これによって、インクジェットプリンタは、半導体集積回路１に対して自由にデータの読み書きを行うことができる。具体的には、プリンタの電源オン時には外部端子Ｐ１に“Ｌ”を印加し、読み書き動作を行いたいときには“Ｈ”を印加する。これによって、ロジックをよりシンプルにすることができ、かつ、チップサイズの低減に貢献することができる。
【００３８】
このように本実施例では、タイミングの遅れを電荷放電に必要な時間以上の時間に設定することで、残留電荷による誤書込みを防止することができるという効果がある。
一般に、８ビットや１６ビット等、複数ビットを１ワードとし、これを読み書きの単位とすることが多い。しかし、その場合、１ワードを一時格納するためのバッファが必要になる。このため、回路規模が大きくなり、インクカートリッジを搭載するのに適さない。そこで、本回路では、１ワードを１ビットずつに分割した後、１ビット単位で読み書きを行っている。したがって、本回路では、１ワードを保持するためのバッファが不要になり、回路規模を小さくすることができるので、インクカートリッジに搭載することが可能になる。さらに、本回路内の不揮発性メモリに、少なくともインクカートリッジのインク残量を記憶することにより、インク残量を常にモニタすることができる。
【図面の簡単な説明】
【図１】本発明による半導体集積回路内の放電回路の一例を示す回路図である。
【図２】第１図の放電回路を利用した半導体集積回路の内部構造を説明するための機能ブロック図である。
【図３】半導体集積回路への読み出し動作を説明するためのタイミングチャートである。
【図４】半導体集積回路からの書込み動作を説明するためのタイミングチャートである。
【図５】第１図中の各部の動作を示すタイミングチャートである。
【図６】寄生容量の充放電の様子を示す波形図である。
【図７】第１図に示されている半導体集積回路を実装した回路基板を示す図である。
【図８】第７図に示されている回路基板をインクカートリッジに実装した状態を示す図である。
【図９】第８図に示されているインクカートリッジを装着するインクジェットプリンタの概観を示す図である。
【図１０】第９図に示されているキャリッジの構造を示す図である。
【図１１】ホルダにインクカートリッジを装着する前の状態を示す図である。
【図１２】ホルダにインクカートリッジを装着する際の状態を示す図である。
【図１３】従来の放電回路の一例を示すブロック図である。
【図１４】第１３図に示されている放電回路の動作例を説明するための図である。
【図１】
0004469531.tif 000002
【図２】
0004469531.tif 000003
【図３】
0004469531.tif 000004
【図４】
0004469531.tif 000005
【図５】
0004469531.tif 000006
【図６】
0004469531.tif 000007
【図７】
0004469531.tif 000008
【図８】
0004469531.tif 000009
【図９】
0004469531.tif 000010
【図１０】
0004469531.tif 000011
【図１１】
0004469531.tif 000012
【図１２】
0004469531.tif 000013
【図１３】
0004469531.tif 000014
【図１４】
0004469531.tif 000015