(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成した電界効果型トランジスタのゲート部として、絶縁性薄膜、第一導電体薄膜、強誘電体薄膜、第二導電体薄膜を順次積層した構造を持つ強誘電体トランジスタ型不揮発性記憶素子において、
ソース領域およびドレイン領域を覆うシリコン酸化膜の内縁と前記絶縁性薄膜の外縁とが接合し、かつ前記第一導電体薄膜のチャネル長方向の長さが前記絶縁性薄膜より長く、前記第一導電体薄膜の端面が前記絶縁性薄膜の端面と接触しないように配置され、
前記シリコン酸化膜として、前記絶縁性薄膜より膜厚が厚い熱酸化膜が用いられ、
前記シリコン酸化膜は、前記絶縁性薄膜をマスクとして用いて前記半導体基板を熱酸化させることにより、前記シリコン酸化膜の内縁が前記絶縁性薄膜の外縁により規定されるように形成され、
前記第一導電体薄膜が前記シリコン酸化膜の上面及び前記絶縁性薄膜の上面に沿うように形成されている
ことを特徴とする強誘電体トランジスタ型不揮発性記憶素子。
【請求項２】
前記半導体基板として単結晶シリコン基板を使用することを特徴とする請求項１に記載の強誘電体トランジスタ型不揮発性記憶素子。
【請求項３】
前記絶縁性薄膜は、ＳｉＯＮ膜であることを特徴とする請求項１又は２に記載の強誘電体トランジスタ型不揮発性記憶素子。
【請求項４】
前記第一導電体薄膜、強誘電体薄膜、第二導電性薄膜からなる強誘電体容量の有効面積が、前記電界効果型トランジスタのチャネル領域の面積より小さい構造を持つことを特徴とする請求項１から３のいずれか１項に記載の強誘電体トランジスタ型不揮発性記憶素子。
【請求項５】
前記強誘電体材料としてＡＢＯ3型構造を持つ強誘電体（但しＡ，Ｂは金属元素、以下同じ）、Ａ2Ｂ2Ｏ7型構造を持つ強誘電体、あるいは層状ペロブスカイト型構造をもつ強誘電体材料を使用することを特徴とする請求項１から４のいずれか１項に記載の強誘電体トランジスタ型不揮発性記憶素子。
【請求項６】
前記強誘電体材料として、Ｓｒ2Ｎｂ2Ｏ7、あるいはＳｒ2Ｔａ2Ｏ7、あるいはＳｒ2（ＮｂＴａ）2Ｏ7、あるいはＳｒＢｉ2Ｔａ2Ｏ9を主体とする材料を用いることを特徴とする請求項１から４のいずれか１項に記載の強誘電体トランジスタ型不揮発性記憶素子。
【請求項７】
前記強誘電体材料として、比誘電率が５０以下の材料を使用することを特徴とする請求項１から６のいずれか１項に記載の強誘電体トランジスタ型不揮発性記憶素子。
【請求項８】
前記導電体薄膜として白金、イリジウム、酸化イリジウム、導電性多結晶シリコンの一つを主体とする薄膜またはこれらを２種以上積層した構造を使用することを特徴とする請求項１から７のいずれか１項に記載の強誘電体トランジスタ型不揮発性記憶素子。
【請求項９】
半導体基板上に形成した電界効果型トランジスタのゲート部として、絶縁性薄膜、第一導電体薄膜、強誘電体薄膜、第二導電体薄膜を順次積層した構造を持つ強誘電体トランジスタ型不揮発性記憶素子の製造方法において、
半導体基板としてシリコンを主体とする単結晶基板を用い、前記絶縁性薄膜を形成、加工し、前記絶縁性薄膜をマスクとしてソース領域およびドレイン領域を形成し、前記絶縁性薄膜をマスクとして前記半導体基板表面を熱酸化することによって、前記ソース領域およびドレイン領域を覆うシリコン酸化膜を形成する第１形成工程と、
前記第１形成工程後に、前記絶縁性薄膜上に第一導電体薄膜を形成し、前記第一導電体薄膜上に金属有機物の強誘電体薄膜を塗布焼成し、次に、第二導電体薄膜を形成する第２形成工程と
を有し、
前記第２形成工程において形成される前記第一導電体薄膜の外縁が前記シリコン酸化膜上に位置する
ことを特徴とする強誘電体トランジスタ型不揮発性記憶素子の製造方法。
【請求項１０】
前記第２形成工程後に、層間絶縁膜を形成し、前記層間絶縁膜の、前記第二導電体薄膜、前記ソース領域、前記ドレイン領域に対応する領域にホールをあけて、そのホールに電極を形成する工程をさらに有することを特徴とする請求項９に記載の強誘電体トランジスタ型不揮発性記憶素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性記憶素子に関し、特に、強誘電体を用いた不揮発性メモリの強誘電体トランジスタ型不揮発性記憶素子に関するものである。
【０００２】
【従来の技術】
最近、開発が進められている強誘電体を使用したＦｅＲＡＭ（Ferroe1ectric Random Access Memory）は、ＤＲＡＭのキャパシタを強誘電体キャパシタに置き換えた構成をしており（特開平２−１１３４９６号公報）、その動作は強誘電体キャパシタの分極が反転するときと、反転しないときの電荷量の差を検知することによって、記憶された情報が「１」であったか、「０」であったかを判断している。このため、情報を読み出す際に保持していた情報が破壊される、いわゆる破壊読出しとなるのは必然である。
【０００３】
さらに、この方法においては、分極の反転における電荷を電流として取り出して検出するために、キャパシタの面積が小さくなるとともに、電流値も小さくなり検出が困難になる。このことは、ＦｅＲＡＭのセル構造がスケーリング則に従わないがゆえに発生する基本的な問題である。
【０００４】
また、強誘電体キャパシタから排出される電荷量を比較するために、通常、参照セルを各セルに１対ずつ配置する必要があるために、１つのメモリセルを構成するのに、２トランジスタ２キャパシタが必要となる。そのため、メモリセル面積が同加工精度のＤＲＡＭに比較して、２倍以上大きくなる問題がある。
【０００５】
一方、強誘電体を電界効果型トランジスタ（ＦＥＴ；Field Effect Transistor）のゲート部に配置する強誘電体トランジスタは、単一のトランジスタでメモリセルを構成することが可能である。この素子は、強誘電体の分極がトランジスタのチャネルの電荷を誘起することによって、ソース、ドレイン間をオン、オフさせるもので、セル面積を比例縮小させても、ドレイン電流の変化率は変わらない。これは、強誘電体トランジスタのメモリセルがスケーリング則に従っている（電子情報通信学会誌77-9 p976, 1994）ことを意味し、微細化に際する原理的な限界は存在しない。
【０００６】
以上のことは、セル面積を小さくすることに関して有利であるばかりでなく、強誘電体の分極により、ＦＥＴのオン、オフを維持するため、読み出し動作により情報が破壊されない、いわゆる非破壊読出しすることも可能である。
【０００７】
さらに、強誘電体をゲート部分に配置する強誘電体トランジスタには、２つの種類に大別される。その１つはＭＦＩＳ（Metal-Ferroelectric-Insulator-Semiconductor）構造を持つ強誘電体トランジスタで、強誘電体がその分極によりゲート絶縁膜を介して、半導体基板表面に電荷を誘起するものであり、もう１つは、ＭＦＭＩＳ（Metal-Ferroelectric-Metal-Insulator-Semiconductor）構造を持つ強誘電体トランジスタで、ＭＦＩＳ構造の強誘電体層と絶縁層との間に金属電極層を挟み込んだものである。
【０００８】
図２は、これらの強誘電体トランジスタの構造を等価回路で表わしたものであるが、この図２から、上部電極２５一半導体基板２０間に電圧を印加して強誘電体２４を分極させるとき、強誘電体の分極が十分飽和するまで、電圧を印加することが、記憶保持特性の観点から必要であるが、ＣF（強誘電体層の容量）がＣ1（ゲート絶縁層の容量）に比較して小さくなるように設計することが重要である。この設計を可能にする１つの方法として、強誘電体容量の面積をゲート絶縁層の面積より小さくするすることが考えられるが、このためには、強誘電体容量の下部に等電位面が存在することが必要で、ＭＦＭＩＳ構造によって実現される。
【０００９】
ＭＦＭＩＳ構造を持つ強誘電体トランジスタの従来例（T.Nakamura et. al. Dig.Tech.Pap. of 1995 IEEE Int. Solid-State Circuits Conf. p.68 (1995)）では、図１２（Ａ）に示すように、半導体基板２０上にゲート絶縁酸化膜２１と、多結晶膜２２と、導電膜２３と、強誘電体膜２４と、白金等の電極２５と順次積層されて、不図示のソース、ドレインをセルフアライン法等により形成し、ソースとドレイン間の上部にゲート電極等を設けた強誘電体メモリセルが提案された。この図１２（Ａ）に示すように、ゲート絶縁膜としてシリコン熱酸化膜２１と多結晶シリコン２２のゲート電極からなるゲート構造を用いている。強誘電体容量とゲート部分を一括して加工すると、側壁におけるリーク電流が大きく実用にならない。
【００１０】
このため、シリコン熱酸化膜２１と多結晶シリコン２２のゲート部分を通常のセルフアライン法にて作製し、このトランジスタの上に層間絶縁膜にあけたコンタクト穴を介して強誘電体容量が接続する構造をとらざるを得ない（図１２（Ｂ））。図１２Ｂに示すように、強誘電体メモリセルは、半導体基板２０上にゲート絶縁酸化膜２１と、多結晶シリコン膜２２と、コンタクト穴を通して接続した導電膜２３と、強誘電体膜２４と、白金等の電極２５とが順次形成されて、セルフアライン法等により不図示のソース、ドレインを形成し、ソースとドレイン間の上部にゲート電極を設けている。
【００１１】
この構造では、トランジスタの多結晶シリコン電極２２とコンタクト穴の問に位置合わせ余裕が必要なため、多結晶シリコン電極幅（ゲート長に相当）を最小加工寸法まで短くできない。また、位置合わせ余裕が極めて小さくなると、図１２（Ｃ）のような不具合が発生し、歩留まりが急激に低下する。このように、ＭＦＭＩＳ構造を持つ強誘電体トランジスタは、ゲート長をＬＳＩの製造プロセスの最小加工寸法に設定することができない。
【００１２】
また、強誘電体トランジスタは、強誘電体の電流リーク、電荷の注入が起きると、強誘電体の残留分極を相殺する現象が起きるため、記憶保持時間が極端に短くなるという問題を抱えている。特に半導体基板側から電荷注入が起きるとＦＥＴのチャネルが消失し、短時間で情報を失う点はより深刻である。半導体基板上に形成されたゲート絶縁膜はきわめて薄い上に、ドライエッチングなどにより加工された端面では、電荷注入やリーク電流が発生しやすいと考えられる。
【００１３】
【発明が解決しようとする課題】
上記のように、ＭＦＭＩＳ構造の強誘電体トランジスタは、ゲート絶縁膜の面積より強誘電体容量の面積を小さくする必要がある。また、ゲート長をＬＳＩ製造プロセスの最小加工寸法まで縮めることができない問題がある。さらに、強誘電体トランジスタは、強誘電体のリーク電流、強誘電体への電荷注入により記憶保持時間が短くなる課題を有している。このリーク電流や電荷の注入は、ダメージを受けたゲート絶縁膜や強誘電体の端面において発生しやすくなると考えられる。
【００１４】
本発明は、このような従来の技術が有する未解決の課題を解決するべく行われたものであり、ゲート絶縁膜面積より強誘電体容量の面積を小さくすることを可能にし、ゲート長をＬＳＩ製造プロセスの最小加工寸法まで縮めることを可能にし、さらにダメージを受けたゲート絶縁膜や強誘電体の端面におけるリーク電流、電荷の注入を防ぎ、記憶保持上優れた強誘電体トランジスタ型不揮発性メモリ素子を提供するものである。
【００１５】
【課題を解決するための手段および作用】
本発明による強誘電体トランジスタ型不揮発性記憶素子は、半導体基板上に形成した電界効果型トランジスタのゲート部として、絶縁性薄膜、第一導電体薄膜、強誘電体薄膜、第二導電体薄膜を順次積層した構造を持つ強誘電体トランジスタ型不揮発性記憶素子において、ソース領域およびドレイン領域を覆うシリコン酸化膜の内縁と前記絶縁性薄膜の外縁とが接合し、かつ前記第一導電体薄膜のチャネル長方向の長さが前記絶縁性薄膜より長く、前記第一導電体薄膜の端面が前記絶縁性薄膜の端面と接触しないように配置され、前記シリコン酸化膜として、前記絶縁性薄膜より膜厚が厚い熱酸化膜が用いられ、前記シリコン酸化膜は、前記絶縁性薄膜をマスクとして用いて前記半導体基板を熱酸化させることにより、前記シリコン酸化膜の内縁が前記絶縁性薄膜の外縁により規定されるように形成され、前記第一導電体薄膜が前記シリコン酸化膜の上面及び前記絶縁性薄膜の上面に沿うように形成されていることを特徴とすることを特徴とする。
【００１６】
また、半導体基板上に形成した電界効果型トランジスタのゲート部として、絶縁性薄膜、第一導電体薄膜、強誘電体薄膜、第二導電体薄膜を順次積層した構造を持つ強誘電体トランジスタ型不揮発性記憶素子の製造方法において、半導体基板としてシリコンを主体とする単結晶基板を用い、前記絶縁性薄膜を形成、加工し、前記絶縁性薄膜をマスクとしてソース領域およびドレイン領域を形成し、前記絶縁性薄膜をマスクとして前記半導体基板表面を熱酸化することによって、前記ソース領域およびドレイン領域を覆うシリコン酸化膜を形成する第１形成工程と、前記第１形成工程後に、前記絶縁性薄膜上に第一導電体薄膜を形成し、前記第一導電体薄膜上に金属有機物の強誘電体薄膜を塗布焼成し、次に、第二導電体薄膜を形成する第２形成工程とを有し、前記第２形成工程において形成される前記第一導電体薄膜の外縁が前記シリコン酸化膜上に位置することを特徴とする。
【００１７】
本発明の概要を示す図１をもとに、その作用について説明する。半導体基板１の上に形成した電界効果型トランジスタは、一般にゲート絶縁膜５と、導電体電極６の積層構造を持つゲート部を持ち、この導電体電極６に電圧を印加してソース、ドレイン２間に流れる電流を制御し、オン、オフの動作をさせる。
【００１８】
本発明のゲート部においては、酸素の拡散を阻止する絶縁性薄膜５をゲート絶縁膜とし、その上に第一導電体薄膜６、強誘電体薄膜７、第二導電体薄膜８を順次積層した構造を持つ強誘電体キャパシタ（容量）を配置し、この強誘電体が発現する残留分極によって、ゲート部に電圧が印加されないときでも、電界効果型トランジスタをオン、オフ状態に固定することができるため、不揮発性メモリとして機能させることができる。
【００１９】
ここで、本発明の強誘電体トランジスタ型不揮発性記憶素子の書込み、消去、読み出しの各動作について、図１を参照して説明する。
【００２０】
図１において、一例として５Ｖ駆動のｐ型基板を用いたｎチャネル型ＦＥＴの場合について説明する。まず、書込み動作は、第二導電体薄膜８側に５Ｖ、基板１側に０Ｖを印加し、強誘電体薄膜７に下向きの分極を発生させる。この操作により、第二導電体薄膜８側を０Ｖとしても、ソース２、ドレイン２間が導通するＯＮ状態にすることができる。この状態を「１」と定義する。次に、消去動作について説明する。第二導電体薄膜８側に０Ｖ、基板１側に５Ｖを印加し、強誘電体薄膜７に下向きの分極を発生させる。この操作により、第二導電体薄膜側を０Ｖのときソース２、ドレイン２間が導通しないＯＦＦ状態にすることができる。この状態を「０」と定義する。次に、読み出し動作について説明する。第二導電体薄膜８側を０Ｖ、基板１側も０Ｖとした上でソース２を０Ｖとし、ドレイン２に２Ｖのパルスを印加する。このメモリセルが「１」か「０」かは、ドレイン電圧が直ちに低下するか否かで判定し、直ちに低下した場合はこのメモリセルがＯＮ状態であることを意味し、「１」が記憶されていたことになる。ドレイン電圧が直ちには低下しなかったときは反対に「０」が記憶されていたことになる。こうして、強誘電体の分極方向に応じた不揮発性の記憶素子として動作する。なお、上述の電圧設定は一例であり、基板１側を一定電位として、ゲートに該当する第二導電体薄膜８側をプラス・マイナス電位に振り分けてもよい。
【００２１】
本発明による強誘電体トランジスタ型記憶素子において、該酸素の拡散を阻止する絶縁性薄膜より膜厚の厚いソース部およびドレイン部を覆うシリコン酸化膜４を配置し、前述の酸素の拡散を阻止する絶縁性薄膜５の端面とシリコン酸化膜４とが接合するようにし、さらに第一導電体薄膜６のソース、ドレイン方向の長さが酸素の拡散を阻止する絶縁性薄膜５より長くした上で、第一導電体薄膜６の端面が絶縁性薄膜５の端面と接触しないように配置する。このような積層構造をとることにより、ゲート絶縁膜（絶縁性薄膜５）のエッチング工程と第一導電体薄膜６のエッチング工程とを分離した上で、ゲート絶縁膜５とソース、ドレインのセルフアライン法による加工が可能となり、このためにゲート部分の端面（第一導電体薄膜６および強誘電体薄膜７の端面）におけるリーク電流、電荷注入量を大きく抑制することができる。
【００２２】
また、ソース、ドレイン部をおおう該酸素の拡散を阻止する絶縁性薄膜５より膜厚の厚いシリコン酸化膜４を用いることにより、ゲート電極６の部分の寄生容量を減少させることができ、高速な動作を可能にする。
【００２３】
本発明の場合、絶縁性薄膜を形成、加工後に、該絶縁性薄膜をマスクとしてソース、ドレイン部を形成するために不純物注入を行ない、該絶縁性薄膜に覆われていない部分に膜厚の厚いシリコン酸化膜４を形成する。第一導電体薄膜６は、絶縁性薄膜５上にその端面が膜厚の厚いシリコン酸化膜４上にかかるように形成される。このことによって、絶縁性薄膜（ゲート絶縁膜）５との位置合わせ余裕を確保しながら、ゲート電極に対して実効的にセルフアラインプロセスにて強誘電体トランジスタを作製することができる。
【００２４】
本発明における絶縁性薄膜５は、ソース、ドレイン部をおおうシリコン酸化膜４を形成する際のマスクとして利用できるだけでなく、強誘電体を加熱、結晶化する際にゲート絶縁膜の膜厚が増加する不具合を回避することができる。酸素の拡散を阻止する絶縁性薄膜５は、好ましくはＳｉＯＮ膜である。
【００２５】
本発明における第一導電体薄膜６および第二導電体薄膜８として、好ましくは白金、イリジウム、酸化イリジウム、またはこれらの混合物、またはこれらの積層構造体を用いる。また、強誘電薄膜７としては、ＡＢＯ3型、Ａ2Ｂ2Ｏ7型の構造を持つ強誘電体、または層状ペロブスカイト型構造もつ強誘電体を用いることができる。
【００２６】
ここで、Ａ，Ｂは金属元素を表わす。また、該強誘電薄膜７として、比誘電率５０以下のものを用いることにより、記憶保持特性に優れた不揮発性記憶素子を得ることができる。特に、Ｓｒ2Ｔａ2Ｏ7、あるいはＳｒ2（ＮｂＴａ）2Ｏ7、あるいはＳｒＢｉ2Ｔａ2Ｏ9のように、より比誘電率が低い強誘電体材料を用いることがより好ましい。
【００２７】
また、強誘電体容量の有効面積を電界効果型トランジスタのチャネル領域の面積よりも小さくすることがより好ましい。その理由としては、ゲート部分の構造が、図２のように、強誘電体薄膜７とシリコン窒化物を主体とする絶縁性薄膜５が直列に接続されたキャパシタと等価な回路となるため、電圧を印加すると各薄膜に電圧が容量に反比例してかかるため、強誘電体の比誘電率が小さく、容量が小さくなるほうが印加電圧が高くなり、分極を十分飽和させることができ、記憶保持に有利となるからである。
【００２８】
また、本発明では、ソース部およびドレイン部を覆う該酸素の拡散を阻止する絶縁性薄膜５より膜厚の厚いシリコン酸化膜４を配置し、前述の酸素の拡散を阻止する絶縁性薄膜５の端面とが接合するように配置するため、ゲート絶縁膜（絶縁性薄膜５）と、第一導電体薄膜６との位置合わせ余裕を大きくとることができるため、ゲート長をリソグラフィーの最小加工寸法まで短くすることができる。
【００２９】
さらに、本発明では、該酸素の拡散を阻止する絶縁性薄膜５を加工した後、この絶縁性薄膜５をマスクとして、シリコン基板を熱酸化することによってソース部およびドレイン部をおおうシリコン酸化膜４を形成することができるため、きわめて簡便な方法で素子を製造することができる。
【００３０】
ここで、従来より検討された報告との比較を行なう。１９９８年藤森らが行なった報告（Jpn. Appl. Phys. vol.37 (1998) p.5207）では、Ｐｏ１ｙ−Ｓｉ／ＳｉＯ2／Ｓｉ積層構造を持つゲート電極上部にＰｔ／ＳＴＮ／ＩｒＯ2／Ｐｔ構造を持つ（ＳＴＮはＳｒ2（ＴａＮｂ）2Ｏ7をしめす）強誘電体容量を接続する構造をとっている。この場合、Ｐｏ１ｙ−Ｓｉ／ＳｉＯ2構造を形成、加工した後にソース部およびドレイン部をイオン注入により形成し、層間絶縁膜を形成し、強誘電体容量と接合するためのコンタクト穴を明けることになる。このため、リソグラフィーの位置合わせ余裕を見込む必要があり、ゲート電極部のＰＯｌｙ−Ｓｉ／ＳｉＯ2構造を最小加工寸法まで小さくすることはできず、デバイス面積が大きくなる難点がある。これに対し、本発明においては、前述のようにこの問題を克服することができる。
【００３１】
また、特開平５−１３５５７０号公報（発明者、中村孝）の発明では、電界効果型トランジスタのゲート電極端面と、強誘電体容量の電極、および強誘電体の端面が一致するように構成されているが、このような構造では、端面の加工ダメージを受けた部分を通じて、大量のリーク電流や電荷の注入が起こり、記憶保持時間が極端に短くなる。これに対し、本発明においては、リーク電流の削減、電荷の注入を防止し、このような問題を解決できる。
【００３２】
また、特開平５−１２１７５９号公報（発明者、鮫島克己）の発明では、Ｐｏ１ｙ−Ｓｉ／ＳｉＯ2構造を持つゲート電極を低誘電率の層間絶縁膜に埋め込み、本発明と似た効果を得ることができるが、この構造を実現するためには、犠牲ゲートを用い、ソース、ドレイン部を形成した後、低誘電率層間絶縁膜を形成し、ＣＭＰ（Chemical Mechanical Polishing）を用いて平坦化した後、犠牲ゲートを取り去った上で、新たにＰｏｌｙ−Ｓｉ／ＳｉＯ2積層構造を形成し、再びＣＭＰにて平坦化埋め込みを行なうという、きわめて複雑な製造プロセスを必要とする。本発明では、上記に述べたようなより短い製造工程により、同様の効果を得ることができる。
【００３３】
また、特開平１１−１４５４１１号公報（発明者、中村孝）の発明では、ゲート部分のＳｉＯ2ゲートエリア上に、該ＳｉＯ2の面積より小さな強誘電体キャパシタエリアを形成することを特徴としているが、セルフアラインプロセスにより、ソース部およびドレイン部を形成することが困難であるために、位置合わせ余裕を大きくとる必要があり、素子全体が大きくなる問題がある。また、同公報では、ゲート絶縁膜に酸素の拡散を阻止する材料を使用することを求めておらず、強誘電体の加熱、結晶化工程で、ゲート絶縁膜の膜厚が増加する不具合を回避できない。本発明においては、ゲート絶縁膜の膜厚を薄くでき、このような問題を解決できる。
【００３４】
本発明によれば、従来方法では困難であったソース、ドレイン間距離がＬＳＩ製造工程の最小加工寸法になっても、位置合わせ余裕を確保できるため、面積の小さい強誘電体トランジスタを製作することができ、さらにゲート絶縁膜の加工と強誘電体薄膜の加工を分離し、かつ強誘電体や電極において、エッチングダメージを受けた端面部分をゲート絶縁膜の端面と引き離すことにが可能となり、強誘電体薄膜におけるリーク電流の低減、強誘電体薄膜への電荷注入の低減に大きな効果を得ることができ、記憶保持時間を大幅に延ばすことができる。
【００３５】
さらに、シリコン基板を用いたうえで、シリコン窒化物を主体とする絶縁性薄膜５の形成、加工後にソース、ドレイン部をおおうシリコン酸化膜４をシリコン基板の熱酸化法により形成することによって、工程の簡略化を成すことができるばかりでなく、綴密なシリコン酸化膜４を得ることができる。
【００３６】
以上の説明のように、本発明によれば、従来の強誘電体トランジスタでは達成困難な課題を容易な構造、製造方法によって実現することができる。
【００３７】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しつつ詳細に説明する。
【００３８】
［実施形態１］
まず、図３に示すような、不揮発性記憶素子としての強誘電体トランジスタ（サンプルＡ）と、比較例として図４に示すような強誘電体トランジスタ（サンブルＢ）を試作した。双方の強誘電体トランジスタは、ｐ型シリコン（１００）単結晶基板１０を用い、フィールド酸化膜１２を熱酸化法にて成膜、フォトリソグラフィー、エッチングによりトランジスタを作製するべき活性化領域を開口した。
【００３９】
図３、図４において、半導体基板１０の上に形成した電界効果型トランジスタは、ゲート絶縁膜１４と、第一導電体電極１５の積層構造を持つゲート部を持ち、この第一導電体電極１５は強誘電体薄膜の容量を小さくして、図２に示すＣIに対するＣFへの印加電圧をある程度稼ぐためのものである。このゲート部１４、１５においては、酸素の拡散を阻止する絶縁性薄膜をゲート絶縁膜１４とし、その上に第一導電体薄膜１５、強誘電体薄膜１６、第二導電体薄膜１７を順次積層した構造を持ち、層間絶縁膜１９にホールを設けて電極１８を形成する。また、図３、図４共に、概念的には、ゲート部のゲート絶縁膜１４を形成した後、ゲート絶縁膜１４をマスクとして、ソース・ドレイン領域１１をイオン注入法により形成する。また、ソース・ドレイン領域１１を形成後、アニールにより熱酸化膜１３を形成する。このゲート部上の強誘電体薄膜１６が発現する残留分極によって、不揮発性記憶機能を発揮させる電界効果型トランジスタを形成している。
【００４０】
また、図３における強誘電体トランジスタ不揮発性記憶素子の動作は、図１の場合と同様であるが、再度説明する。本発明の強誘電体トランジスタ型不揮発性記憶素子の書込み、消去、読み出しの各動作について、図３を参照して説明する。
【００４１】
図３において、電圧印加の一例として、５Ｖ駆動のｐ型基板を用いたｎチャネル型ＦＥＴの場合について説明する。まず、書込み動作は、第二導電体薄膜１７側に５Ｖ、基板１０側に０Ｖを印加し、強誘電体薄膜１６に下向きの分極を発生させる。この操作により、第二導電体薄膜１７側を０Ｖとしてもソース１１、ドレイン１１間が導通するＯＮ状態にすることができる。この状態を「１」と定義する。次に、消去動作について説明する。第二導電体薄膜１７側に０Ｖ、基板１０側に５Ｖを印加し、強誘電体薄膜１６に下向きの分極を発生させる。この操作により、第二導電体薄膜１７側を０Ｖのときソース１１、ドレイン１１間が導通しないＯＦＦ状態にすることができる。この状態を「０」と定義する。
【００４２】
次に、読み出し動作について説明する。第二導電体薄膜１７側を０Ｖ、基板１０側も０Ｖとした上でソース１１を０Ｖとし、ドレイン１１に２Ｖのパルスを印加する。このメモリセルが「１」か「０」かは、ドレイン電圧が直ちに低下するか否かで判定し、直ちに低下した場合はこのメモリセルがＯＮ状態であることを意味し、「１」が記憶されていたことになる。ドレイン電圧が直ちには低下しなかったときは反対に「０」が記憶されていたことになる。こうして、強誘電体の分極方向に応じた不揮発性の記憶素子として動作する。なお、上述の電圧設定は一例であり、基板１０側を一定として、ゲートに該当する第二導電体薄膜１７側をプラス・マイナス電位に振り分けてもよい。また、この記憶素子をマトリクス状に配置して、ビット線、ワード線をゲート電極、ドレイン電極等と接続すれば、高集積した不揮発性半導体メモリができあがる。
【００４３】
（サンプルＡの製造方法）
図３に示すサンプルＡの場合、まずゲート絶縁膜としてＳｉＯＮ薄膜１４を作製する。あらかじめ窒素イオンを活性領域に約２０ｋｅＶのエネルギーでイオン注入し、後に酸素雰囲気中で８００℃にてアニールする。これによって、膜厚５ｎｍの絶縁膜が形成できる。次にレジストを塗布した上で、フォトリソグラフィー、ドライエッチングにより、ゲート絶縁膜１４の端面部分を加工する。次に、このサンプルに対して、リンイオンをイオン注入し、ソース、ドレイン領域１１を形成する。さらに、レジストを剥離後、酸素雰囲気中、約８００℃にてアニールすることによって、ソース、ドレイン領域１１をおおうようにシリコンの熱酸化膜１３を形成することができる。この時の熱酸化膜１３の膜厚は、約２０ｎｍ程度であった。ＳｉＯＮ膜は酸素の透過を阻止すため、ゲート領域には酸化膜はほとんど形成しない。８００℃の酸素雰囲気中、アニールにより、ソース、ドレイン領域の活性化アニールも兼ねて行なうことができる。この結果、図５に示すような構造となる。
【００４４】
次に、ゲート絶縁膜１４上に、第一導電体薄膜として、チタンと、白金との積層膜１５をスパッタリング法にて形成する。膜厚は白金、チタン合計で約２００ｎｍである。次に、強誘電体薄膜として、Ｓｒ（ＮｂＴａ）2Ｏ7膜１６を金属有機物を塗布焼成する方法によって形成する。膜厚は約３００ｎｍである。次に、第二導電体薄膜としてイリジウムをスパッタリング法にて成膜した。膜厚は約１５０ｎｍである。これを第二導電体薄膜、強誘電体薄膜、第一導電体薄膜の順に、順次フォトリソグラフィー、ドライエッチングによって加工した。さらに、層間絶縁膜１９としてプラズマＣＶＤ法にてシリコン酸化膜を形成、第二導電体薄膜と、ソース、ドレイン層上にコンタクトホールをあけて、アルミニウム電極１８を形成、加工して完成となる。完成した強誘電体トランジスタを上からみた図を、図７に示す。図７において、強誘電体トランジスタ（サンプルＡ）は、ゲート絶縁膜１４と、その上に幅広い第一導電体薄膜の導体積層膜１５と、強誘電体１６と、第二導電体薄膜のゲート電極１７とからゲート部は形成されており、ソース，ドレイン層１１と、熱酸化膜１３と、ソース、ドレイン電極２０とが形成されている。導体積層膜１５とゲート電極１７と間に形成される強誘電体１６の容量の有効面積が、ゲート絶縁膜１４の面積の約１／５となるように、強誘電体容量を小さくして、強誘電体膜のゲート絶縁膜１４の幅方向の長さをも考慮して設定した。
【００４５】
（サンプルＢの製造方法）
つぎに、比較例のサンプルＢの場合、図４に示すように、まずゲート絶縁膜としてＳｉＯＮ薄膜１４を作製する。あらかじめ窒素イオンを活性領域に約２０ｋｅＶのエネルギーでイオン注入し、後に酸素雰囲気中で８００℃にてアニールする。これによって、膜厚５ｎｍの絶縁膜１４が形成できる。次に第一導電体薄膜として、チタン、白金を順次積層した薄膜１５を形成する。次に、強誘電体薄膜として、Ｓｒ（ＮｂＴａ）2Ｏ7膜１６を金属有機物を塗布焼成する方法によって形成する。膜厚は約３００ｎｍである。次に、第二導電体薄膜１７としてイリジウムをスパッタリング法にて成膜した。膜厚は約１５０ｎｍである。さらに、レジストを塗布した上でフォトリソグラフィー、ドライエッチングにより、ゲート積層構造部分を一括して加工する。
【００４６】
次に、このサンプルに対して、リンイオンをイオン注入し、ソース、ドレイン領域１１を形成する。さらに、窒素雰囲気中約８００℃にてアニールすることによってソース、ドレイン領域１１を活性化する。この結果、図６に示すような構造となる。図６において、半導体基板１０上にゲート絶縁膜１４と、金属積層の薄膜１５と、強誘電体薄膜１６と、第二導電体薄膜１７とを形成している。
【００４７】
次に、プラズマＣＶＤ法により、層間絶縁膜１９としてシリコン酸化膜を形成し、コンタクトホールをあけて、アルミニウム電極１８を形成、加工して完成となる。
【００４８】
サンプルＡ、およびＢについて、第二導電体電極１７とシリコン単結晶基板１０間に電圧を印加し、電圧一電流特性を測定した。これによりゲート部分のリーク電流を測定することができる。この結果を図８に示す。サンブルＡは、３Ｖ印加時でも、リーク電流は１０-9アンペア／ｃｍ2台であるのに対し、サンプルＢは、１０-6アンペア／ｃｍ2台となり、サンプルＡの方がリーク電流が小さくなっていることは明らかである。これは、サンプルＢがゲート絶縁膜ＳｉＯＮ膜１４と第一導電体薄膜を一括加工し、かっ端面が一致しているために、エッチングダメージを受けた部分を通じて電流が流れるため、リーク電流が大きくなるものと考えられる。これに対し、サンプルＡの場合は、ダメージを受けた端面が一致していないため、リーク経路が遮断され、リーク特性が良好になると考えられる。
【００４９】
（サンプルＡとサンプルＢの評価）
次に、記憶保持特性を評価する。サンプルＡ、およびＢについて、第二導電体電極１７とシリコン単結晶基板１０間に電圧を印加し、強誘電体の分極を発生させて情報を書き込む。その後、ソース部を接地し、ドレイン部に１Ｖの電圧を印加し、書込み電圧を印加してから、ある時間保持した後のドレインに流れる電流値を観察した。その結果を図９に示す。図中、印加電圧Ｖｇを５Ｖから０Ｖに、及び−５Ｖから０Ｖとした場合のサンプルＡ，Ｂのそれぞれの測定結果である。サンプルＡ，Ｂともに時間１０6secの経過時間で測定した。この結果から明らかなように、サンプルＡの方がサンプルＢに比べて、記憶保持時間が長くなっていることが判る。これは、強誘電体に流れ込む電荷量を大きく抑制できたことによると考えられる。
【００５０】
［実施形態２］
本発明の実施形態２による強誘電体トランジスタ型不揮発性記憶素子について、説明する。
【００５１】
図１０に示すような、強誘電体トランジスタを試作した。図１０において、まず、ｐ型シリコン（１００）単結晶基板１０を用い、フィールド酸化膜１２を熱酸化法にて成膜、フォトリソグラフィー、エッチングによりトランジスタを作製するべき活性化領域を開口した。
【００５２】
次に、ゲート絶縁膜としてＳｉＯＮ薄膜１４、ゲート電極として多結晶シリコン膜２６を形成、加工した後、このゲート電極部をマスクとして、イオン注入を行ない、ソース、ドレイン領域１１を作製する。次に、レジストを剥離後、窒素雰囲気中約８００℃にてアニールすることによってソース、ドレイン領域１１を活性化した。さらに、層間絶縁膜として、酸化シリコン膜１３を形成した。この結果、図１１に示すような構造となる。
【００５３】
次に、酸化シリコン膜１３中のゲート電極部上部に、コンタクト穴を開口し、第一導電体膜１５として、チタン、白金膜をスパッタリング法にて形成した。さらに、強誘電体薄膜１６として（Ｓｒ（ＮｂＴａ）2Ｏ7膜）を金属有機物を塗布焼成する方法によって形成する。膜厚は約３００ｎｍである。次に、第二導電体薄膜１７として酸化イリジウムをスパッタリング法にて成膜した。膜厚は約１５０ｎｍである。これを第二導電体薄膜１７、強誘電体薄膜１６、第一導電体膜２６の順に、順次フォトリソグラフィー、ドライエッチングによって加工した。さらに、層間絶縁膜１９としてプラズマＣＶＤ法にてシリコン酸化膜を形成し、その後、コンタクトホールをあけて、アルミニウム電極１８をソース、ドレイン層１１と第二導電体薄膜１７上に形成、加工して完成となる。このサンプルの場合、実施形態１のサンプルＡと同様に良好な特性を得ることができるが、コンタクト穴を明ける際、ゲート電極部との位置合わせ余裕を見込む必要があるため、サンプルＡに比較して、ゲート長が０．７５μｍも長くなった。この結果、本実施形態の構造では、本発明の素子構造に比べかなり素子面積が大きくなってしまうことが明らかとなった。
【００５４】
上記実施形態においては、強誘電体トランジスタ型不揮発性記憶素子の一素子について説明したが、このように形成された素子をマトリクス状に多数形成し、原理的にはＤＲＡＭと同程度以上の密度で集積する記憶装置とすることができる。また、この強誘電体トランジスタ型不揮発性記憶装置をＩＣカードや携帯電話機等向けＬＳＩに作り込み、ドライブ機構のない信頼性の高い安定した記憶素子として提供できる。
【００５５】
また、ゲート電極をビット線、ソースをプレート線、ドレインをワード線として、各メモリセルを構成することにより、小さい駆動電圧で記憶機能のオン・オフを制御でき、信頼性の高い不揮発性記憶素子として確実に動作させることができる。
【００５６】
【発明の効果】
本発明によれば、強誘電体端面のダメージ層を通じて流れるリーク電流、電荷注入を劇的に減らすことができ、結果としてメモリデバイスとしての記憶保持時間を伸ばすことができる。
【図面の簡単な説明】
【図１】本発明における素子構造の一例を示す断面図である。
【図２】本発明による強誘電体トランジスタの等価回路を示す図である。
【図３】本発明による実施形態１におけるサンプルＡの構造を示す図である。
【図４】本発明による実施形態１におけるサンプルＢの構造を示す図である。
【図５】本発明による実施形態１ににおけるサンプルＡの製造過程で、ソース、ドレイン領域１１をおおうように酸化膜を形成した後の構造を示す図である。
【図６】本発明による実施形態１におけるサンプルＢの製造過程で、ソース、ドレイン領域１１を活性化した後の構造を示す図である。
【図７】本発明による実施形態１におけるサンプルＡを上から見た図である。
【図８】本発明による実施形態１におけるサンブルの電流一電圧特性の測定結果を示す図である。
【図９】本発明による実施形態１における試作サンプルの記憶保持特性の測定結果を示す図である。
【図１０】本発明による実施形態２におけるサンブルの構造を示す図である。
【図１１】本発明による実施形態２におけるサンブルの製造過程で、層間絶縁膜を形成した後の構造を示す図である。
【図１２】従来の技術によるＭＦＭＩＳ構造を持つ、強誘電体トランジスタを示す図である。
【符号の説明】
１  半導体基板
２  ソース、ドレイン領域
３  フィールド酸化膜
４  ソース、ドレイン部をおおうシリコン酸化膜
５  酸素の拡散を阻止する絶縁性薄膜
６  第一導電体薄膜
７  強誘電体薄膜
８  第二導電体薄膜
９  アルミニウム配線
１０  ｐ型シリコン単結晶基板
１１  ソース、ドレイン領域
１２  フィールド酸化膜
１３  ソース、ドレイン部をおおう熱酸化膜
１４  ＳｉＯＮ薄膜（絶縁性薄膜）
１５  白金／チタン薄膜（第一導電体薄膜）
１６  Ｓｒ（ＮｂＴａ）2Ｏ7薄膜（強誘電体薄膜）
１７  イリジウム薄膜（第二導電体薄膜）
１８  アルミニウム配線
１９  プラズマＣＶＤシリコン酸化膜
２０  シリコン多結晶基板
２１  熱酸化シリコン酸化膜
２２  多結晶シリコン電極
２３  イリジウム、酸化イリジウム積層電極
２４  強誘電体薄膜
２５  イリジウム、酸化イリジウム積層電極
２６  単結晶シリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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