(57)【特許請求の範囲】
【請求項１】
第１のメインビット線に対応する第１及び第２のローカルビット線と、
前記第１及び第２のローカルビット線のそれぞれと交差するワード線と、
前記第１及び第２のローカルビット線のそれぞれと、前記ワード線との交差位置に対応して設けられた、強誘電体キャパシタを用いた第１及び第２のメモリセルと、
前記第１及び第２のローカルビット線をそれぞれ前記第１のメインビット線に接続する第１及び第２の接続用トランジスタと、
前記第１及び第２のローカルビット線をそれぞれ接地する第１及び第２の接地用トランジスタと、
前記第１の接地用トランジスタ及び前記第２の接続用トランジスタの各ゲートに共通接続される第１のセレクト線と、
前記第１の接続用トランジスタ及び前記第２の接地用トランジスタの各ゲートに共通接続される第２のセレクト線と、
を含む、強誘電体記憶装置。
【請求項２】
請求項１記載の強誘電体記憶装置において、
前記第１のメインビット線に隣接する第２のメインビット線と、
前記第２のメインビット線に対応する第３及び第４のローカルビット線と、
前記第３及び第４のローカルビット線をそれぞれ前記第２のメインビット線に接続する第３及び第４の接続用トランジスタと、
前記第３及び第４のローカルビット線をそれぞれ接地する第３及び第４の接地用トランジスタと、
をさらに含み、
前記ワード線は、第３及び第４のローカルビット線のそれぞれと交差し、前記第３及び第４のローカルビット線のそれぞれと、前記ワード線との交差位置に対応して、強誘電体キャパシタを用いた第３及び第４のメモリセルが設けられ、
前記第３の接続用トランジスタ及び前記第４の接地用トランジスタの各ゲートは、前記第１のセレクト線によって共通接続され、
前記第３の接地用トランジスタ及び前記第４の接続用トランジスタの各ゲートは、前記第２のセレクト線によって共通接続される、強誘電体記憶装置。
【請求項３】
請求項２記載の強誘電体記憶装置において、
前記ワード線と交差して設けられるプレート線と、前記プレート線を駆動するプレート線駆動部と、をさらに含む、強誘電体記憶装置。
【請求項４】
請求項３記載の強誘電体記憶装置において、
前記プレート線駆動部は、前記第１〜第４のローカルビット線ごとにそれぞれ設けられる、強誘電体記憶装置。
【請求項５】
請求項３記載の強誘電体記憶装置において、
前記プレート線駆動部は、前記第２及び第３のローカルビット線で共有される、強誘電体記憶装置。
【請求項６】
請求項３記載の強誘電体記憶装置において、
前記プレート線駆動部は、少なくとも前記第１及び第４のローカルビット線で共有される第１のプレート線駆動部と、少なくとも前記第２及び第３のローカルビット線で共有される第２のプレート線駆動部と、を有する、強誘電体記憶装置。
【請求項７】
請求項２から請求項６のいずれかに記載の強誘電体記憶装置において、
前記第２及び第３のローカルビット線は、前記第１及び第２のセレクト線のいずれかのセレクト線に前記接地用又は接続用トランジスタのうち同じタイプのトランジスタが連続されるように配列される、強誘電体記憶装置。
【請求項８】
請求項２から請求項６のいずれかに記載の強誘電体記憶装置において、
所定の期間には第２のローカルビット線が第１のメインビット線に接続されると共に第３のローカルビット線が第２のメインビット線に接続される、強誘電体記憶装置。
【請求項９】
請求項２から請求項８のいずれかに記載の強誘電体記憶装置において、
前記第１〜第４のローカルビット線には、同一の前記ワード線が交差している、強誘電体記憶装置。
【請求項１０】
強誘電体キャパシタを含む複数のメモリセルと、
複数の読み出し回路と、
前記複数の読み出し回路のうちの第１の読み出し回路に電気的に接続可能な第１の配線及び第２の配線と、
複数のワード線と、
前記第１の配線を前記第１の読み出し回路に電気的に接続する第１のスイッチと、
前記第１の配線に所定の電位を供給する第２のスイッチと、
前記第２の配線を前記第１の読み出し回路に電気的に接続する第３のスイッチと、
前記第２の配線に前記所定の電位を供給する第４のスイッチと、
を含み、
前記複数のメモリセルのうちの第１のメモリセルは、前記第１の配線に電気的に接続可能であり、
前記複数のメモリセルのうちの第２のメモリセルは、前記第２の配線に電気的に接続可能であり、
前記第２のスイッチ及び前記第３のスイッチには、前記第２のスイッチ及び前記第３のスイッチをオン又はオフ制御する第１の制御線が電気的に接続され、
前記第１のスイッチ及び前記第４のスイッチには、前記第１のスイッチ及び前記第４のスイッチをオン又はオフ制御する第２の制御線が電気的に接続された、強誘電体記憶装置。
【請求項１１】
請求項１０記載の強誘電体記憶装置において、
前記複数の読み出し回路のうちの第２の読み出し回路に電気的に接続可能な第３の配線及び第４の配線と、
前記第３の配線を前記第２の読み出し回路に電気的に接続する第５のスイッチと、
前記第３の配線に所定の電位を供給する第６のスイッチと、
前記第４の配線を前記第２の読み出し回路に電気的に接続する第７のスイッチと、
前記第４の配線に前記所定の電位を供給する第８のスイッチと、
を含み、
前記複数のメモリセルのうちの第３のメモリセルは、前記第３の配線に電気的に接続可能であり、
前記複数のメモリセルのうちの第４のメモリセルは、前記第４の配線に電気的に接続可能であり、
前記第５のスイッチ及び前記第８のスイッチには、前記第１の制御線が電気的に接続され、当該第１の制御線は、前記第５のスイッチ及び前記第８のスイッチをオン又はオフ制御し、
前記第６のスイッチ及び前記第７のスイッチには、前記第２の制御線が電気的に接続され、当該第２の制御線は、前記第６のスイッチ及び前記第７のスイッチをオン又はオフ制御する、強誘電体記憶装置。
【請求項１２】
請求項１０または請求項１１に記載の強誘電体記憶装置において、
前記第１の読み出し回路は第５の配線に接続され、前記第５の配線は前記第１のスイッチ及び前記第３のスイッチに電気的に接続される、強誘電体記憶装置。
【請求項１３】
請求項１１、又は、請求項１１を引用する請求項１２のいずれかに記載の強誘電体記憶装置において、
前記第２の読み出し回路は第６の配線に接続され、前記第６の配線は前記第５のスイッチ及び前記第７のスイッチに電気的に接続される、強誘電体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体記憶装置に関する。
【背景技術】
【０００２】
強誘電体記憶装置では、通常読み出し時にビット線に現れる電位が強誘電体キャパシタとビット線容量で分圧された電位となる。したがって、ビット線の電位差を広げ、十分なセンスマージンを確保するには、ビット線容量を低減することが要求される。
【０００３】
ビット線容量を低減する手法として、例えば階層化ビット線方式が知られている（特許文献１参照）。この方式では、所定数のメモリセルが接続されたローカルビット線を複数本ずつ各メインビット線に対応付けておき、メインビット線及びローカルビット線を接続するトランスファゲートを制御することにより、選択されたメモリセルに対応するいずれかのローカルビット線をメインビット線に接続する。これによれば、メインビット線にかかるメモリセルのジャンクション容量を削減することができる。
【０００４】
しかしながら、従来の構成によれば、デバイス構造の微細化を追求した場合、隣同士のビット線の配線間容量がビット線容量として大きく影響してくるため、ビット線容量を十分に低減することができない場合がある。また、ノイズ干渉によるセンスマージンの劣化も懸念される。
【特許文献１】特開２００１−１６７５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、回路構成の簡易化及びビット線容量の削減に伴うセンスマージンの向上を図ることができる強誘電体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
（１）本発明の一実施形態に係る強誘電体記憶装置は、
メインビット線に対応するローカルビット線とワード線との交差位置に強誘電体キャパシタを用いたメモリセルが設けられる強誘電体記憶装置であって、
第１のメインビット線に対応する第１及び第２のローカルビット線と、
前記第１及び第２のローカルビット線をそれぞれ前記第１のメインビット線に接続する第１及び第２の接続用トランジスタと、
前記第１及び第２のローカルビット線をそれぞれ接地する第１及び第２の接地用トランジスタと、
前記第１の接地用トランジスタ及び前記第２の接続用トランジスタの各ゲートに共通接続される第１のセレクト線と、
前記第１の接続用トランジスタ及び前記第２の接地用トランジスタの各ゲートに共通接続される第２のセレクト線と、
を含む。
【０００７】
上記構成によれば、第１及び第２のセレクト線の一方に上記トランジスタをオンする電位が供給される場合、第１及び第２のローカルビット線の一方が第１のメインビット線に接続され、他方が接地される。すなわち、第１及び第２のローカルビット線において同一のワード線により選択される２つのメモリセルのうち、いずれか一方の情報は読み出され、他方の情報は保持される。これによると、１本のメインビット線に対して同一のワード線が対応する２つのメモリセルを同時に制御することができるので、メモリ容量を減らすことなくメインビット線の本数を減らすことができる。したがって、上記構成によれば、いわゆる階層化ビット線方式によりメモリセルのジャンクション容量を低減することができるのみならず、隣同士のメインビット線のピッチを広げてビット線間の配線容量を低減することができる。したがって、回路構成の簡易化を図るとともに、ビット線容量を十分に低減し、さらにビット線間のノイズ干渉も低減でき、センスマージンの向上及び高速化を図ることができる。
【０００８】
（２）この強誘電体記憶装置において、
前記第１のメインビット線に隣接する第２のメインビット線と、
前記第２のメインビット線に対応する第３及び第４のローカルビット線と、
前記第３及び第４のローカルビット線をそれぞれ前記第２のメインビット線に接続する第３及び第４の接続用トランジスタと、
前記第３及び第４のローカルビット線をそれぞれ接地する第３及び第４の接地用トランジスタと、
をさらに含み、
前記第３の接続用トランジスタ及び前記第４の接地用トランジスタの各ゲートは、前記第１のセレクト線によって共通接続され、
前記第３の接地用トランジスタ及び前記第４の接続用トランジスタの各ゲートは、前記第２のセレクト線によって共通接続されていてもよい。
【０００９】
（３）この強誘電体記憶装置において、
前記ワード線と交差して設けられるプレート線と、前記プレート線を駆動するプレート線駆動部と、をさらに含んでもよい。
【００１０】
（４）この強誘電体記憶装置において、
前記プレート線駆動部は、前記第１〜第４のローカルビット線ごとにそれぞれ設けられていてもよい。
【００１１】
（５）この強誘電体記憶装置において、
前記プレート線駆動部は、前記第２及び第３のローカルビット線で共有されていてもよい。
【００１２】
（６）この強誘電体記憶装置において、
前記プレート線駆動部は、少なくとも前記第１及び第４のローカルビット線で共有される第１のプレート線駆動部と、少なくとも前記第２及び第３のローカルビット線で共有される第２のプレート線駆動部と、を有していてもよい。
【００１３】
（７）この強誘電体記憶装置において、
前記第１〜第４のローカルビット線は、前記第１及び第２のセレクト線のそれぞれに基づいて制御される同一の動作状態がワード線方向において連続するように配列されていてもよい。
【００１４】
（８）この強誘電体記憶装置において、
前記第１〜第４のローカルビット線には、同一の前記ワード線が交差していてもよい。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して説明する。
【００１６】
１．強誘電体記憶装置の構成
図１は、本発明の実施の形態に係る強誘電体記憶装置の一例を示す回路図である。
【００１７】
強誘電体記憶装置（半導体記憶装置）１００は、メモリセルアレイ１０を含む。メモリセルアレイ１０は、強誘電体キャパシタを含む複数のメモリセルＭＣ１−１〜ｎ−４を含む。図１に示す例では、メモリセルＭＣ１−１は、強誘電体キャパシタＣｆｅ１と、トランジスタＴｒ１（例えばＮ型ＭＯＳトランジスタ）とを含む。強誘電体キャパシタＣｆｅ１の一端は、トランジスタＴｒ１のソース／ドレインの一方に接続され、他端はプレート線ＰＬ１に接続されている。また、トランジスタＴｒ１のゲートにはワード線ＷＬ１が接続され、ソース／ドレインの一方にはローカルビット線ＬＢＬ１−１が接続され、ソース／ドレインの他方には強誘電体キャパシタＣｆｅ１の一端が接続されている。なお、かかるメモリセルは図１に示す構成に限定されるものではなく、いわゆる１Ｔ１Ｃ（１ Transistor １ Capacitor）型のみならず、２Ｔ２Ｃ型やＦＥＴ型等にも適用することができる。
【００１８】
強誘電体記憶装置１００においては、複数のワード線ＷＬ１〜ｎと、複数のメインビット線ＭＢＬ１，２，…が相互に交差するように配置されている。各メインビット線にはセンスアンプＳＡが接続されている。また、本実施の形態においては、いわゆる階層化ビット線方式を採用しており、図１に示す例では、第１のメインビット線ＭＢＬ１には第１及び第２のローカルビット線ＬＢＬ１−１，１−２が対応し、第１のメインビット線ＭＢＬ１に隣接する第２のメインビット線ＭＢＬ２には第３及び第４のローカルビット線ＬＢＬ１−３，１−４が対応している。なお、図示していないが、各メインビット線ＭＢＬｍには、複数のローカルビット線ＬＢＬｘ−ｙが接続されている。また、ワード線方向に隣接して配置された第１〜第４のローカルビット線ＬＢＬ１−１〜１−４には、同一のワード線ＷＬ１〜ｎが交差している。なお、各メインビット線には、図示するローカルビット線以外の他のローカルビット線ＬＢＬｘ−ｙが対応していてもよい。この場合、当該他のローカルビット線には、図示しない他のワード線が交差しており、それらの交差位置に図示しない他のメモリセルが配置されている。
【００１９】
第１〜第４のローカルビット線ＬＢＬ１−１〜１−４と複数のワード線ＷＬ１〜ｎとの交差位置には、それぞれメモリセルＭＣ１−１〜ｎ−４が設けられている。例えば、メモリセルアレイ１０の第１行目で説明すると、第１〜第４のローカルビット線ＬＢＬ１−１〜１−４には、それぞれメモリセルＭＣ１−１〜１−４が接続され、各メモリセルのトランジスタＴｒ１〜４のゲートにはワード線ＷＬ１が共通接続されている。
【００２０】
また、第１〜第４のローカルビット線ＬＢＬ１−１〜１−４と各ローカルビット線が対応するメインビット線ＭＢＬ１，２との間には、第１〜第４の接続用トランジスタＢＬＴＲ１〜４（例えばＮ型ＭＯＳトランジスタ）が設けられている。第１〜第４の接続用トランジスタＢＬＴＲ１〜４は、それぞれ、ソース／ドレインの一方がローカルビット線ＬＢＬ１−１〜１−４に接続され、他方がメインビット線ＭＢＬ１，２に接続されている。すなわち、第１〜第４の接続用トランジスタＢＬＴＲ１〜４は、各ローカルビット線をメインビット線に接続するためのスイッチング素子として機能する。
【００２１】
さらに、第１〜第４のローカルビット線ＬＢＬ１−１〜１−４とグランド電位との間には、第１〜第４の接地用トランジスタＢＬＤＴＲ１〜４（例えばＮ型ＭＯＳトランジスタ）が設けられている。第１〜第４の接地用トランジスタＢＬＤＴＲ１〜４は、それぞれ、ソース／ドレインの一方がローカルビット線ＬＢＬ１−１〜１−４に接続され、他方が接地されている。第１〜第４の接地用トランジスタＢＬＤＴＲ１〜４は、各ローカルビット線をディスチャージするためのスイッチング素子として機能する。
【００２２】
第１のローカルビット線ＬＢＬ１−１に接続される第１の接続用トランジスタＢＬＴＲ１及び第１の接地用トランジスタＢＬＤＴＲ１と、第２のローカルビット線ＬＢＬ１−２に接続される第２の接続用トランジスタＢＬＴＲ２及び第２の接地用トランジスタＢＬＤＴＲ２とは、第１のメインビット線ＭＢＬ１上の図示しない仮想点を基準として点対称となる位置に配置されている。このことは、第３及び第４のローカルビット線ＬＢＬ１−３，１−４に関しても同様である。すなわち、各接続用、接地用トランジスタは、メインビット線方向において反対位置にそれぞれ設けられている。
【００２３】
第１〜第４のローカルビット線ＬＢＬ１−１〜１−４は、第１及び第２のセレクト線ＢＬＳＥＬ１，２に供給される信号に基づいてその電気的接続が制御される。なお、第１及び第２のセレクト線ＢＬＳＥＬ１，２は、図示しないセレクト線駆動部により制御され、アクセスするメモリセルに対応したセレクト線のみをＨレベル、それ以外のセレクト線にはＬレベルの信号を供給する。
【００２４】
図１に示すように、同一のメインビット線に対応する一対のローカルビット線において、一対の接続用トランジスタ（又は一対の接地用トランジスタ）の各ゲートは異なるセレクト線に接続されている。これにより、第１及び第２のセレクト線ＢＬＳＥＬ１，２の一方にＨレベルの電位（例えば電源電位ＶＤＤ）が供給される場合、同一のメインビット線に対して、一方のローカルビット線を当該メインビット線に接続し、他方のローカルビット線を接地させることができる。
【００２５】
具体的には、第１のメインビット線ＭＢＬ１に対応する第１及び第２のローカルビット線ＬＢＬ１−１，１−２において、第１の接続用トランジスタＢＬＴＲ１のゲートは第２のセレクト線ＢＬＳＥＬ２に接続され、第２の接続用トランジスタＢＬＴＲ２のゲートは第１のセレクト線ＢＬＳＥＬ１に接続されている。さらに、第１の接地用トランジスタＢＬＤＴＲ１のゲートは第１のセレクト線ＢＬＳＥＬ１に接続され、第２の接地用トランジスタＢＬＤＴＲ２のゲートは第２のセレクト線ＢＬＳＥＬ２に接続されている。これらを言い換えれば、第１のセレクト線ＢＬＳＥＬ１には、第１の接地用トランジスタＢＬＤＴＲ１及び第２の接続用トランジスタＢＬＴＲ２の各ゲートが共通接続され、第２のセレクト線ＢＬＳＥＬ２には、第１の接続用トランジスタＢＬＴＲ１及び第２の接地用トランジスタＢＬＤＴＲ２が共通接続されている。これにより、第１及び第２のセレクト線ＢＬＳＥＬ１，２の一方にＨレベルの電位（例えば電源電位ＶＤＤ）が供給される場合、第１及び第２のローカルビット線ＬＢＬ１−１，１−２の一方のみを第１のメインビット線ＭＢＬ１に接続し、他方を接地することができる。
【００２６】
また、第２のメインビット線ＭＢＬ２に対応する第３及び第４のローカルビット線ＬＢＬ１−３，１−４において、第３の接続用トランジスタＢＬＴＲ３のゲートは第１のセレクト線ＢＬＳＥＬ１に接続され、第４の接続用トランジスタＢＬＴＲ４のゲートは第２のセレクト線ＢＬＳＥＬ２に接続されている。さらに、第３の接地用トランジスタＢＬＤＴＲ３のゲートは第２のセレクト線ＢＬＳＥＬ２に接続され、第４の接地用トランジスタＢＬＤＴＲ４のゲートは第１のセレクト線ＢＬＳＥＬ１に接続されている。これらを言い換えれば、第１のセレクト線ＢＬＳＥＬ１には、第３の接続用トランジスタＢＬＴＲ３及び第４の接地用トランジスタＢＬＤＴＲ４の各ゲートが共通接続され、第２のセレクト線ＢＬＳＥＬ２には、第３の接地用トランジスタＢＬＤＴＲ３及び第４の接続用トランジスタＢＬＴＲ４が共通接続されている。これにより、第１及び第２のセレクト線ＢＬＳＥＬ１，２の一方に当該トランジスタをオンする電位が供給される場合、第３及び第４のローカルビット線ＬＢＬ１−３，１−４の一方のみを第２のメインビット線ＭＢＬ２に接続し、他方を接地することができる。
【００２７】
図１に示す例では、強誘電体記憶装置１００においては、複数のプレート線ＰＬ１，２，３，…が複数のワード線ＷＬ１〜ｎと交差して（言い換えれば第１〜第４のローカルビット線ＬＢＬ１−１〜１−４と平行して）設けられている。例えば、プレート線ＰＬ１は、ローカルビット線ＬＢＬ１−１と平行して設けられ、第１のローカルビット線ＬＢＬ１−１に接続される複数のメモリセルＭＣ１−１〜ｎ−１の各強誘電体キャパシタＣｆｅ１〜４に接続されている。また、複数のプレート線ＰＬ１，２，３，…は、プレート線駆動部ＰＬＤｒｖにより制御される。
【００２８】
プレート線駆動部ＰＬＤｒｖは、各ローカルビット線ごとにそれぞれ設けられていてもよいが、２本以上のローカルビット線で共有して設けられていてもよい。図１に示す例では、プレート線駆動部ＰＬＤｒｖが、第２及び第３のローカルビット線ＬＢＬ１−２，１−３で共有されている。第２及び第３のローカルビット線ＬＢＬ１−２，１−３においては、第１及び第２のセレクト線ＢＬＳＥＬ１，２のそれぞれに基づいて制御される動作状態が同一であるので、プレート線駆動部ＰＬＤｒｖからの制御信号を共有させることができる。
【００２９】
２．強誘電体記憶装置の動作
次に、図１に示す強誘電体記憶装置の動作の一例について説明する。図２は、データ読み出し時における各制御線（ワード線、ビット線等）の信号の波形を説明する図である。
【００３０】
まず、時刻ｔ１において、第１のセレクト線ＢＬＳＥＬ１にＨレベルの電位（例えば電源電位ＶＤＤ）を供給し、第２のセレクト線ＢＬＳＥＬ２をＬレベルの電位（例えば０Ｖ）のままにする。これにより、第１のメインビット線ＭＢＬ１には、第２の接続用トランジスタＢＬＴＲ２がオンすることにより第２のローカルビット線ＬＢＬ１−２が接続され、第２のメインビット線ＭＢＬ２には、第３の接続用トランジスタＢＬＴＲ３がオンすることにより第３のローカルビット線ＬＢＬ１−３が接続される。このとき、第１のローカルビット線ＬＢＬ１−１は、第１の接地用トランジスタＢＬＤＴＲ１がオンすることにより接地され、同様に第４のローカルビット線ＬＢＬ１−４も第４の接地用トランジスタＢＬＤＴＲ４がオンすることにより接地される。
【００３１】
次に、時刻ｔ２において、複数のワード線ＷＬ１〜ｎのいずれかを選択する。例えば、図２に示すようにワード線ＷＬ１を選択する。すなわち、ワード線ＷＬ１にＨレベルの電位を供給する。これにより、ワード線ＷＬ１に接続されている複数のメモリセルＭＣ１−１〜１−４の各トランジスタＴｒ１〜４がオンし、メモリセルＭＣ１−２の強誘電体キャパシタＣｆｅ２が接続用トランジスタＢＬＴＲ２を介して第１のメインビット線ＭＢＬ１に接続され、同様にメモリセルＭＣ１−３の強誘電体キャパシタＣｆｅ３が接続用トランジスタＢＬＴＲ３を介して第２のメインビット線ＭＢＬ２に接続される。
【００３２】
その後、時刻ｔ３において、メモリセルＭＣ１−２，１−３に接続されるプレート線ＰＬ２にＨレベルの電位を供給する。これにより、メモリセルＭＣ１−２，１−３の各強誘電体キャパシタＣｆｅ２，３から電荷が取り出され、あらかじめ記憶されているデータ“１”又は“０”に対応するビット電位が第１及び第２のメインビット線ＭＢＬ１，２にそれぞれ現れる。また、プレート線ＰＬ２にＨレベルの電位を供給する一方で、プレート線ＰＬ１，３にＬレベルの電位を供給する。これにより、メモリセルＭＣ１−１，１−４の各強誘電体キャパシタＣｆｅ１，４の両端はいずれも同電位（例えばグランド電位）となり電界が加えられないため、各強誘電体キャパシタＣｆｅ１，４にあらかじめ記憶されているデータは破壊されることなく保持される。
【００３３】
最後に、時刻ｔ４において、センスアンプＳＡをオンさせ、第１及び第２のメインビット線ＭＢＬ１，２のそれぞれに現れたビット電位を増幅させ、最終的に読み出し情報として外部に供給される。
【００３４】
以上のように、本実施の形態に係る強誘電体記憶装置においては、第１及び第２のセレクト線ＢＬＳＥＬ１，２の一方に上記トランジスタをオンする電位が供給される場合、第１及び第２のローカルビット線ＬＢＬ１−１，１−２の一方が第１のメインビット線ＭＢＬ１に接続され、他方が接地される。すなわち、第１及び第２のローカルビット線ＬＢＬ１−１，１−２において同一のワード線により選択される２つのメモリセルＭＣ１−１，１−２のうち、いずれか一方の情報は読み出され、他方の情報は保持される。これによると、１本のメインビット線に対して同一のワード線が対応する２つのメモリセルを同時に制御することができるので、メモリ容量を減らすことなくメインビット線の本数を減らすことができる。したがって、上記構成によれば、いわゆる階層化ビット線方式によりメモリセルのジャンクション容量を低減することができるのみならず、隣同士のメインビット線のピッチを広げてビット線間の配線容量を低減することができる。したがって、回路構成の簡易化を図るとともに、ビット線容量を十分に低減し、ビット線間のノイズ干渉を低減し、センスマージンの向上及び高速化を図ることができる。
【００３５】
また、上述した動作内容から導き出せるように、第１〜第４のローカルビット線ＬＢＬ１−１〜１−４は、第１及び第２のセレクト線ＢＬＳＥＬ１，２のそれぞれに基づいて制御される同一の動作状態がワード線方向において連続するように配列されている。図１に示す例では、第１のセレクト線ＢＬＳＥＬ１にＨレベルの電位が供給される場合に、第２及び第３のローカルビット線ＬＢＬ１−２，１−３は、いずれもメインビット線に接続されるというように同一の動作状態がワード線方向に連続して配列されている。かかる構成によれば、プレート線をローカルビット線と平行に設ける場合に、非常に簡易なレイアウトにより、第２及び第３のローカルビット線ＬＢＬ１−２，１−３を同一のプレート線ＰＬ２（すなわち同一のプレート線駆動部）に接続することができる。
【００３６】
あるいは、第１〜第４のローカルビット線は、第１及び第２のセレクト線のそれぞれに基づいて制御される動作状態がワード線方向に交互に繰り返し異なるように配列されていてもよい。すなわち、例えば第１のセレクト線にＨレベルの電位が供給される場合に、第１のローカルビット線が接地され、第２のローカルビット線が第１のメインビット線に接続され、第３のローカルビット線が接地され、第４のローカルビット線が第２のメインビット線に接続されるというように動作状態がワード線方向に交互に繰り返し異なるように配列されていてもよい。かかる構成によれば、情報の読み出し等の制御が行われている複数のローカルビット線のそれぞれの間に、グランド電位に接続されるローカルビット線が介在するので、耐ノイズ性の向上を図ることができる。なお、かかる構成は、図１に示される回路構成において、第３及び第４のローカルビット線及びそれに接続される構成を第２のメインビット線を基準として左右反転させ、かつプレート線及びプレート線駆動部を各ローカルビットごとにそれぞれ設けることにより達成することができる。
【００３７】
３．変形例
図３は、本発明の実施の形態の変形例に係る強誘電体記憶装置の一例を示す回路図である。この変形例に係る強誘電体記憶装置においては、第１及び第２のプレート線駆動部ＰＬＤｒｖ１，２が設けられ、メモリセルアレイ１０は当該第１及び第２のプレート線駆動部ＰＬＤｒｖ１，２によりプレート電位が制御される。第１及び第２のプレート線駆動部ＰＬＤｒｖ１，２に接続されるプレート線ＰＬ１，２は、複数のワード線ＷＬ１〜ｎと交差して設けられている。
【００３８】
なお、図３に示す回路図では、第１及び第２のメインビット線ＭＢＬ１，２等（ローカルビット線、接続用トランジスタ、接地用トランジスタ、ワード線、メモリセルを含む）の構成は、プレート線駆動部を除き図１に示す構成と同一である。また、第３及び第４のメインビット線ＭＢＬ３，４等の構成は、第１及び第２のメインビット線ＮＢＬ１，２等の構成と同一である。
【００３９】
図３に示す例では、第１のプレート線駆動部ＰＬＤｒｖ１は、第１のグループに属する複数のローカルビット線（例えば第１、第４、第５及び第８のローカルビット線ＬＢＬ１−１，１−４，１−５，１−８）で共有され、第２のプレート線駆動部ＰＬＤｒｖ２は、第２のグループに属する複数のローカルビット線（例えば第２、第３、第６及び第７のローカルビット線ＬＢＬ１−２，１−３，１−６，１−７）で共有されている。かかる構成によれば、プレート電位を生成する駆動回路の共有化が図れるため、強誘電体記憶装置の回路構成の簡易化及び回路領域の削減を図ることができる。
【００４０】
図４は、本発明の実施の形態の他の変形例に係る強誘電体記憶装置の一例を示す回路図である。この変形例に係る強誘電体記憶装置においては、複数のプレート線が複数のワード線と平行して（すなわち複数のローカルビット線と交差して）設けられている。
【００４１】
詳しくは、各ワード線ＷＬ１〜ｎごとにそれぞれ２本ずつのプレート線が設けられ、当該２本のプレート線のうち一方には第１のグループに属する複数のローカルビット線に接続されるメモリセルが接続され、他方には第２のグループに属する複数のローカルビット線に接続されるメモリセルが接続される。例えば、メモリセルアレイ１０の第１行目で説明すると、ワード線ＷＬ１と平行して第１及び第２のプレートＰＬ１，２が設けられ、第１のプレート線ＰＬ１には第１及び第４のローカルビット線ＬＢＬ１−１，１−４に対応するメモリセルＭＣ１−１，１−４が接続され、第２のプレート線ＰＬ２には第２及び第３のローカルビット線ＬＢＬ１−２，１−３に対応するメモリセルＭＣ１−２，１−３が接続される。
【００４２】
なお、第１及び第２のプレート線ＰＬ１，２は、それぞれ異なるプレート線駆動部（図示しない）により制御される。
【００４３】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００４４】
【図１】図１は、本発明の実施の形態に係る強誘電体記憶装置の一例を示す回路図である。
【図２】図２は、データ読み出し時における各制御線の信号の波形を説明する図である。
【図３】図３は、本発明の実施の形態の変形例に係る強誘電体記憶装置の一例を示す図である。
【図４】図４は、本発明の実施の形態の他の変形例に係る強誘電体記憶装置の一例を示す図である。
【符号の説明】
【００４５】
１０…メモリセルアレイ  １００…強誘電体記憶装置
【図１】
0004458285.tif 000002
【図２】
0004458285.tif 000003
【図３】
0004458285.tif 000004
【図４】
0004458285.tif 000005