(57)【特許請求の範囲】
【請求項１】
平行に配置された複数のワード線と、
前記ワード線に直交して配置された複数のビット線と、
前記各ワード線と前記各ビット線との各交叉箇所に設けられて該ビット線の方向に直列に接続されるとともに、該ワード線に与えられる選択信号によって選択された時に、予め書込まれた記憶内容に基づいて導通状態または非導通状態となり、該選択信号によって選択されない時には導通状態となって、前記各ビット線の一端に接続された共通の電源配線からその状態に対応する電流を該ビット線を通して出力する複数のメモリセルで構成される複数のメモリセル群と、
前記ワード線に直交して配置され、かつ前記ビット線に隣接して平行に配置されたダミービット線と、
前記各ワード線と前記ダミービット線との各交叉箇所に設けられて該ダミービット線の方向に直列に接続された、前記メモリセル群と同数の複数の比較メモリセルで構成され、前記ダミービット線の一端に接続された前記共通の電源配線から比較用の電流を供給する比較メモリセル群と、
前記複数のビット線の他端に接続され、該複数のビット線の中からアドレス信号によって指定されたビット線を選択する選択手段と、
前記選択手段で選択されたビット線に流れる電流を第１の抵抗値を通して出力する第１の抵抗手段と、
前記ダミービット線の他端に接続され、前記比較メモリセル群を流れる電流を第２の抵抗値を通して出力する第２の抵抗手段と、
前記第１及び第２の抵抗手段からそれぞれ出力される電流の大きさを比較して、その比較結果に基づいて前記選択信号によって選択されたメモリセルの記憶内容を出力する読出し手段とを、
備えたことを特徴とする読出し専用メモリ。
【請求項２】
前記比較メモリセル群は、前記複数の比較メモリセルの内の１個のみが選択された時に導通状態になるように予め記憶内容が書込まれるとともに常に選択された状態に設定され，残りの比較メモリセルが常に非選択の状態に設定された構成とし、
前記第２の抵抗手段は、前記比較メモリセル群を流れる電流を前記第１の抵抗値の２倍の抵抗値を通して出力する構成としたことを特徴とする請求項１記載の読出し専用メモリ。
【請求項３】
前記比較メモリセル群は、前記各比較メモリセルは選択された時に導通状態になるように予め記憶内容が書込まれるとともに、対応する前記ワード線によってそれぞれ選択される構成とし、
前記第２の抵抗手段は、前記比較メモリセル群を構成する比較メモリセルと同様の特性を有する抵抗用メモリセルを複数個直列に接続し、該複数の抵抗用メモリセルを選択または非選択の状態に設定することにより、該直列に接続された抵抗用メモリセルを流れる電流が設定される構成としたことを特徴とする請求項１記載の読出し専用メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、製造段階で記憶内容を書込んだ読出し専用メモリ（以下、「ＲＯＭ」という）、特に、記憶内容がマスクによってメモリセルに書込まれ、それらのメモリセルが直列に接続されたＮＡＮＤ型マスクＲＯＭ等の読出し技術に関するものである。
【０００２】
【従来の技術】
図２は、従来のＮＡＮＤ型マスクＲＯＭの一例を示す概略の構成図である。  このマスクＲＯＭは、平行に配置された複数のワード線ＷＬ０〜ＷＬ７と、これらのワード線ＷＬ０〜ＷＬ７に直交して、平行に配置された複数のビット線ＢＬ０〜ＢＬｎを有している。ワード線ＷＬ０〜ＷＬ７とビット線ＢＬ０〜ＢＬｎの各交叉箇所には、ＭＯＳトランジスタ（以下、単に「ＭＯＳ」という）１i,j （但し、ｉ＝０〜７，ｊ＝０〜ｎ）が配置されている。各ワード線ＷＬｉに沿って配置されたＭＯＳ１i,0 〜１i,n のゲートには、ワード線ＷＬｉが共通に接続されている。
一方、各ビット線ＢＬｊに沿って配置されたＭＯＳ１0、j 〜１7,j は、それぞれ直列に接続され、そのビット線ＢＬｊの一端が電源電圧ＶＣＣに接続され、他端がマルチプレクサ２の入力側に接続されている。マルチプレクサ２は、複数の入力側に接続されたビット線ＢＬ０〜ＢＬｎの内から、選択信号ＳＥＬに基づいて選択した１本のビット線ＢＬｊをその出力側に接続するものである。マルチプレクサ２の出力側は、センスアンプ３内の電流検出部３ａの第１の入力側に接続されている。
【０００３】
また、このマスクＲＯＭは、ビット線ＢＬｊと平行にダミービット線ＤＢＬを有しており、このダミービット線ＤＢＬとワード線ＷＬ０〜ＷＬ７との各交叉箇所には、ダミーセル群４を構成するＭＯＳ４０〜４７が配置されている。ＭＯＳ４０〜４７のゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続されるとともに、これらのＭＯＳ４０〜４７は直列に接続されている。そして、ダミービット線ＤＢＬの一端が電源電圧ＶＣＣに接続され、他端がノードＮ１に接続されている。
マスクＲＯＭは、更にＭＯＳ４０〜４７と同数のダミー用電流源セル群５を構成するＭＯＳ５０〜５７を有している。ＭＯＳ５０〜５７は直列に接続され、その一端が電源電圧ＶＣＣに、他端がノードＮ１に接続されている。そして、ＭＯＳ５０のゲートは接地電圧ＧＮＤに、その他のＭＯＳ５１〜５７のゲートは電源電圧ＶＣＣに接続されている。ノードＮ１は、前記センスアンプ３内の電流検出部３ａの第２の入力側に接続されている。センスアンプ３は、第１及び第２の入力側から入力される電流の値を比較するために、電圧の値に変換する電流検出部３ａと、変換された電圧の値の差を増幅する差動増幅部３ｂとで構成されている。そして、差動増幅部３ｂで増幅された比較結果が読出しデータＲＤとして出力されるようになっている。
【０００４】
このようなマスクＲＯＭの製造工程中において、マトリクス状に配置された各ＭＯＳ１i,j に対して、書込みデータに応じてイオン注入が行われる。即ち、データ“１”を書込むべきアドレスのワード線ＷＬｉとそのアドレス内のビットのビット線ＢＬｊの交叉箇所のＭＯＳ１i,j に、マスクに開けられた窓を通して、イオンが注入される。イオンの注入により、データ“１”に対応するＭＯＳ１i,j （例えば、ＭＯＳ１0、1 ，１1,2 等）は、ディプレッション形ＭＯＳ（以下、「ＤＭＯＳ」という）１i,j に変化する。ＤＭＯＳ１i,j は、イオン注入されているため、閾値電圧Ｖｔが負の電圧となり、そのゲート電圧がレベル“Ｌ”であっても、一定の電流が流れるようになる。一方、マスクによってイオン注入がされなかったデータ“０”に対応するＭＯＳ１i,j （例えば、ＭＯＳ１0、0 ，１1,0 等）は、いわゆるエンハンスメント形ＭＯＳ（以下、「ＥＭＯＳ」という）１i,j となる。ＥＭＯＳ１i,j の閾値電圧Ｖｔは正の電圧であり、ゲート電圧がレベル“Ｌ”のときには、完全にカットオフ状態となる。
また、ダミー用電流源セル群５のＭＯＳ５０にはイオン注入が行われ、ＤＭＯＳ５０が形成される。ダミー用電流源セル群５のその他のＭＯＳ５１〜５７、及びダミービット線ＤＢＬ上に配置されたＭＯＳ４０〜４７にはイオン注入は行われず、ＥＭＯＳ５１〜５７及びＥＭＯＳ４０〜４７が形成される。ダミービット線ＤＢＬ上のＥＭＯＳ４０〜４７は、平行に配置された他のビット線ＢＬｊと同等の配線抵抗値や静電容量値を加算するために設けられてたものである。
【０００５】
このようなマスクＲＯＭにおいて、ワード線ＷＬ０が選択されてレベル“Ｌ”になり、他のワード線ＷＬ１〜ＷＬ７がすべてレベル“Ｈ”になった場合、ワード線ＷＬ０上のＥＭＯＳ４０，１0,0 ，１0,2 はカットオフ状態となっているので、ダミービット線ＤＢＬ及びビット線ＢＬ０，ＢＬ２には電流が流れない。これに対して、ＤＭＯＳ１0,1 ，１0,n は、ゲート電圧が“Ｌ”でもカットオフ状態にはならない。従って、ビット線ＢＬ１がマルチプレクサ２で選択されたときには、例えば３０μＡ程度の電流ｉ１がセンスアンプ３内の電流検出部３ａの第１の入力側に流れ込む。また、ビット線ＢＬｎがマルチプレクサ２で選択されたときには、導通状態となっているその他のＤＭＯＳ１1,n 〜１7,n の影響で、１５０μＡ程度の電流ｉｎが電流検出部３ａの第１の入力側に流れ込む。
【０００６】
一方、ダミー用電流源セル群５を構成するＤＭＯＳ５０，ＥＭＯＳ５１〜５７の各ゲートには、ビット線ＢＬ１と同じ組合わせのゲート電圧が与えられているので、その導通状態はビット線ＢＬ１にほぼ等しくなる。このため、ダミー用電流源セル群５から３０μＡ程度の電流ｉｄｃが電流検出部３ａの第２の入力側に流れ込む。
電流検出部３ａは、ノードＮ１を通してダミー用電流源セル群５から第２の入力側に流れ込む電流ｉｄｃを基準にして、第１の入力側に流れ込むビット線ＢＬｉの電流の値を比較する。この比較を確実に行うために、電流検出部３ａの第１の入力側には見掛上の抵抗値２Ｒを有する電流検出回路が設けられ、第２の入力側には見掛上の抵抗値Ｒを有する電流検出回路が設けられている。このため、電流検出部３ａにおいて、ビット線ＢＬｉに流れる電流は、電流ダミー用電流源セル群５に流れる電流に比較して２倍以上の差を有する電圧値に変換され、差動増幅部３ｂに与えられる。
このように、ビット線ＢＬｊ上のＤＭＯＳi,j が１個だけのときにも、確実にデータを読出すことが可能になっている。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のマスクＲＯＭでは、次のような課題があった。
即ち、ダミー用電流源セル群５は、ビット線ＢＬｊとは別の箇所に配置されており、そのＤＭＯＳ５０に供給するための電源電圧ＶＣＣの配線も異なっている。このような配線経路の相違により、電源インピーダンスの相違が発生し、比較用の電流ｉｄｃの電流値が所定の値よりも小さくなるという状況が生じる。この結果、許容電源電圧ＶＣＣの範囲が狭くなり、アクセスタイムに遅延が生じたり、読出したデータに誤りが発生するというような誤動作の原因となっていた。
本発明は、前記従来技術が持っていた課題を解決し、正確な読出しが可能なＲＯＭを提供するものである。
【０００８】
【課題を解決するための手段】
前記課題を解決するため、本発明の内の第１の発明は、ＮＡＮＤ型マスクＲＯＭ等のＲＯＭにおいて、平行に配置された複数のワード線と、前記ワード線に直交して配置された複数のビット線と、前記各ワード線と前記各ビット線との各交叉箇所に設けられて該ビット線の方向に直列に接続されるとともに、該ワード線に与えられる選択信号によって選択された時に、予め書込まれた記憶内容に基づいて導通状態または非導通状態となり、該選択信号によって選択されない時には導通状態となって、前記各ビット線の一端に接続された共通の電源配線からその状態に対応する電流を該ビット線を通して出力する複数のメモリセルで構成される複数のメモリセル群と、前記ワード線に直交して配置され、かつ前記ビット線に隣接して平行に配置されたダミービット線と、前記各ワード線と前記ダミービット線との各交叉箇所に設けられて該ダミービット線の方向に直列に接続された、前記メモリセル群と同数の複数の比較メモリセルで構成され、前記ダミービット線の一端に接続された前記共通の電源配線から比較用の電流を供給する比較メモリセル群と、前記複数のビット線の他端に接続され、該複数のビット線の中からアドレス信号によって指定されたビット線を選択する選択手段と、前記選択手段で選択されたビット線に流れる電流を第１の抵抗値を通して出力する第１の抵抗手段と、前記ダミービット線の他端に接続され、前記比較メモリセル群を流れる電流を第２の抵抗値を通して出力する第２の抵抗手段と、前記第１及び第２の抵抗手段からそれぞれ出力される電流の大きさを比較して、その比較結果に基づいて前記選択信号によって選択されたメモリセルの記憶内容を出力する読出し手段とを、備えている。
【０００９】
第２の発明は、第１の発明のＲＯＭにおいて、前記比較メモリセル群は、前記複数の比較メモリセルの内の１個のみが選択された時に導通状態になるように予め記憶内容が書込まれるとともに常に選択された状態に設定され，残りの比較メモリセルが常に非選択の状態に設定された構成とし、前記第２の抵抗手段は、前記比較メモリセル群を流れる電流を前記第１の抵抗値の２倍の抵抗値を通して出力する構成にしている。
第３の発明は、第１の発明のＲＯＭにおいて、前記比較メモリセル群は、前記各比較メモリセルは選択された時に導通状態になるように予め記憶内容が書込まれるとともに、対応する前記ワード線によってそれぞれ選択される構成とし、前記第２の抵抗手段は、前記比較メモリセル群を構成する比較メモリセルと同様の特性を有する抵抗用メモリセルを複数個直列に接続し、該複数の抵抗用メモリセルを選択または非選択の状態に設定することにより、該直列に接続された抵抗用メモリセルを流れる電流が設定される構成にしている。
【００１０】
本発明によれば、以上のようにＲＯＭを構成したので、次のような作用が行われる。
複数のワード線の内の１本のワード線が選択信号によって選択されると、そのワード線に接続されたメモリセルから、予め書込まれた記憶内容に対応する電流がビット線に出力される。選択手段によって複数のビット線の内の１本のビット線が選択されて、そのビット線を流れる電流が第１の抵抗手段を介して読出し手段に出力される。一方、比較メモリセル群から出力された比較電流は、第２の抵抗手段を介して読出し手段に出力される。そして、この読出し手段によって２つの電流が比較されて、その比較結果に基づいてメモリセルの記憶内容が出力される。
【００１１】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示すマスクＲＯＭの概略の構成図である。
このマスクＲＯＭは、平行に配置された複数のワード線ＷＬ０〜ＷＬ７と、これらのワード線ＷＬ０〜ＷＬ７に直交して平行に配置された複数のビット線ＢＬ０〜ＢＬｎを有している。これらのワード線ＷＬ０〜ＷＬ７とビット線ＢＬ０〜ＢＬｎの各交叉箇所には、メモリセル（例えば、ＭＯＳ）１１i,j （但し、ｉ＝０〜７，ｊ＝０〜ｎ）が配置されている。各ワード線ＷＬｉに沿って配置されたＭＯＳ１１i,0 〜１i,n のゲートには、ワード線ＷＬｉが共通に接続されている。
一方、各ビット線ＢＬｊに沿って配置されたＭＯＳ１１0、j 〜１7,j は、それぞれ直列に接続され、そのビット線ＢＬｊの一端が電源電圧ＶＣＣに接続され、他端が選択手段（例えば、マルチプレクサ）１２の入力側に接続されている。マルチプレクサ１２は、複数の入力側に接続されたビット線ＢＬ０〜ＢＬｎの内から、選択信号ＳＥＬに基づいて選択した１本のビット線ＢＬｊをその出力側に接続するものである。マルチプレクサ１２の出力側は、抵抗値Ｒを有する第１の抵抗手段（例えば、抵抗器）１３を介して、読出し手段（例えば、センスアンプ）１４内の電流検出部１４ａの第１の入力側に接続されている。センスアンプ１４は、電流検出部１４ａ及び差動増幅部１４ｂで構成されている。電流検出部１４ａは、第１及び第２の入力側を有し、これらの２つの入力側から入力される電流の値を電圧の値に変換するものであり、差動増幅部１４ｂは、電流検出部１４ａで変換された電圧の値を増幅して比較し、その比較結果を読出しデータＲＤとして出力するものである。
【００１２】
また、このマスクＲＯＭは、ビット線ＢＬｊと平行に配置されたダミービット線ＤＢＬを有しており、このダミービット線ＤＢＬとワード線ＷＬ０〜ＷＬ７との各交叉箇所には、比較メモリセル群（例えば、ダミー用電流源セル群）１５を構成する比較用メモリセル（例えば、ＭＯＳ）１５０〜１５７が配置されている。これらのＭＯＳ１５０〜１５７は直列に接続されており、ダミービット線ＤＢＬの一端は電源電圧ＶＣＣに接続され、他端が抵抗値２Ｒを有する第２の抵抗手段（例えば、抵抗器）１６を介してセンスアンプ１４内の電流検出部１４ａの第２の入力側に接続されている。そして、ＭＯＳ１５０のゲートは接地電圧ＧＮＤに、ＭＯＳ１５１〜１５７のゲートは電源電圧ＶＣＣに、それぞれ接続されている。
このようなマスクＲＯＭの製造工程中において、マトリクス状に配置された各ＭＯＳ１i,j に対して、書込みデータに応じてイオン注入が行われる。即ち、データ“１”を書込むべきアドレスのワード線ＷＤｉとそのアドレス内のビットのビット線ＢＬｊの交叉箇所のＭＯＳ１１i,j に、マスクに開けられた窓を通してイオンが注入される。イオンの注入により、データ“１”に対応するＭＯＳ１１i,j （例えば、ＭＯＳ１１0、1 ，１１1,2 等）は、ＤＭＯＳ１１i,j に変化する。ＤＭＯＳ１１i,j は、イオンが注入されているため、閾値電圧Ｖｔが負の電圧となり、そのゲート電圧がレベル“Ｌ”であっても、一定の電流が流れるようになる。一方、マスクによってイオンが注入されなかったデータ“０”に対応するＭＯＳ１１i,j （例えば、ＭＯＳ１１0、0 ，１１1,0 等）は、ＥＭＯＳ１１i,j となる。ＥＭＯＳ１１i,j の閾値電圧Ｖｔは正の電圧であり、ゲート電圧がレベル“Ｌ”のときには、完全にカットオフ状態となる。
【００１３】
ダミー用電流源セル群１５のＭＯＳ１５０には、イオン注入が行われＤＭＯＳ１５０が形成される。その他のＭＯＳ１５１〜１５７にはイオン注入は行われず、ＥＭＯＳ１５１〜１５７が形成される。
このようなマスクＲＯＭにおいて、ワード線ＷＬ０が選択されてレベル“Ｌ”になり、他のワード線ＷＬ１〜ＷＬ７がすべてレベル“Ｈ”になった場合、ワード線ＷＬ０上のＥＭＯＳ１１0,0 ，１１0,2 はカットオフ状態となっているので、ビット線ＢＬ０，ＢＬ２には電流は流れない。
これに対して、ＤＭＯＳ１１0,1 ，１１0,n は、ゲート電圧が“Ｌ”でもカットオフ状態にはならない。従って、ビット線ＢＬ１がマルチプレクサ１２で選択されたときには、抵抗器１３を介して、例えば３０μＡ程度の電流ｉ１が電流検出部１４ａに流れ込む。また、ビット線ＢＬｎがマルチプレクサ１２で選択されたときには、導通状態となっている他のＤＭＯＳ１１1,n 〜１１7,n の影響で、１５０μＡ程度の電流ｉｎが電流検出部１４ａに流れ込む。
【００１４】
一方、ダミー用電流源セル群１５を構成するＤＭＯＳ１５０，ＥＭＯＳ１５１〜１５７の各ゲートには、ビット線ＢＬ１上のＭＯＳ１１0,1 〜１１7,1 と同じ組合わせのゲート電圧が与えられている。また、ダミー用電流源セル群１５は、ビット線ＢＬｊに隣接して平行に配置されているので、ビット線ＢＬｊと同等の配線抵抗値や静電容量値を有している。このため、ビット線ＢＬ１とダミービット線ＤＢＬの導通状態は、ほぼ等しくなる。従って、ダミー用電流源セル群１５から抵抗値２Ｒを有する抵抗器１６を介して、ビット線ＢＬ１に流れる電流ｉ１の１／２、即ち１５μＡの電流ｉｄｃが電流検出部１４ａに流れ込む。
このように、第１の実施形態のマスクＲＯＭでは、ビット線ＢＬｊに隣接するダミービット線ＤＢＬ上にダミー用電流源セル群１５を設けているので、図２の従来のマスクＲＯＭのように、ダミーセル群５と別にダミー電流源セル群６を設ける必要がない。また、図２中の電流検出部３ａのように見掛上の抵抗値を有する電流検出回路を必要とせず、抵抗器１３，１６を通った電流ｉｎ，ｉｄｃをそのまま電圧の値に変換するだけで良い。このため、電流検出部１４ａの変換比を１：１に設定できるので、回路の簡素化が可能になる。更に、ビット線ＢＬｊとダミービット線ＤＢＬのインピーダンスがほぼ同一の値になるので、正確な比較用の電流ｉｄｃを得ることができるという利点がある。
【００１５】
第２の実施形態
図３は、本発明の第２の実施形態を示すマスクＲＯＭの概略の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
この実施形態のマスクＲＯＭと、図１に示す第１の実施形態のマスクＲＯＭとの相違は、図１の抵抗器１６に代えて、これと構成の異なる抵抗手段１７を設けたことである。その他の構成は、第１の実施形態と同様である。
抵抗手段１７は、直列接続されたＤＭＯＳ１７０〜１７２で構成され、各ＤＭＯＳ１７０〜１７２のゲートには、抵抗値設定用の設定信号ＳＥＴが与えられている。そして、この設定信号ＳＥＴによって、ダミービット線ＤＢＬを流れる電流ｉｄｃがビット線ＢＬｊに流れる電流の最小値と等しい値になるように制御されるようになっている。
このように、この第２の実施形態のマスクＲＯＭでは、第１の実施形態と同様のダミー用電流源セル群１５を有しているので、第１の実施形態と同様の利点がある。
更に、設定信号ＳＥＴによって、ダミービット線ＤＢＬを流れる電流を制御することができる抵抗手段１８を設けたので、正確な比較用の電流ｉｄｃが得られ、誤り無くデータを読出すことができるという利点がある。
【００１６】
第３の実施形態
図４は、本発明の第３の実施形態を示すマスクＲＯＭの概略の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
この実施形態のマスクＲＯＭと、図１に示す第１の実施形態のマスクＲＯＭとの相違は、図１のダミー用電流源セル群１５に代えて接続と特性の異なるダミー用電流源セル群１８を設け、更に抵抗器１６に代えて抵抗値の異なる抵抗器１６Ａを設けたことである。その他の構成は、第１の実施形態と同様である。
ダミー用電流源セル群１８は、ビット線ＢＬｊに隣接し、これと平行に配置されたダミービット線ＤＢＬ上に設けられ，直列に接続されたＤＭＯＳ１８０〜１８７で構成されている。ＤＭＯＳ１８０は電源電圧ＶＣＣに接続され、ＤＭＯＳ１８７は抵抗器１６Ａを介して電流検出部１４ａの第２の入力側に接続されている。そして、これらのＤＭＯＳ８７０〜１８７のゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続されている。
【００１７】
また、抵抗器１６Ａは、ダミー用電流源セル群１８に流れる電流をビット線ＢＬｊに流れる電流の最小値の１／２に等しい値にするためのものである。
例えば、ワード線ＷＤ０が“Ｌ”の時に、ビット線ＢＬ０に３０μＡ、ビット線ＢＬｎに１５０μＡが流れるのであれば、ダミー用電流源セル群１８は、ビット線ＢＬｎと同様の構成になっているので、抵抗器１６Ａの抵抗値を１０Ｒにする。これによって、ダミー用電流源セル群１８から抵抗器１６Ａを介して電流検出部１４ａに流れ込む電流を１５μＡにすることができる。
このように、第３の実施形態のマスクＲＯＭでは、ビット線ＢＬｊに隣接するダミービット線ＤＢＬ上にダミー用電流源セル群１８を設けているので、第１の実施形態と同様の利点がある。更に、ダミー用電流源セル群１８を構成するＤＭＯＳ１８０〜１８７のゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続されているので、各ゲートへの配線が簡略化できるという利点がある。
【００１８】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｄ）のようなものがある。
（ａ）  第１〜第３の実施形態として、マスクＲＯＭについて説明したが、マスクＲＯＭに限定されず、例えば電気的に書込みを行うＰＲＯＭ（Ｐrogramable  ＲＯＭ）等のＲＯＭに対しても同様に適用可能である。
（ｂ）  ワード線ＷＬｉの数は８本に限定するものではない。
（ｃ）  抵抗器１６，１６Ａ、抵抗手段１７の抵抗値は、第１〜第３の実施形態で説明した値に限定されず、センスアンプ１４の条件に合わせて、確実に比較ができるようなダミー用の電流が得られる値にすればよい。
（ｄ）  抵抗手段１７を構成するＤＭＯＳ１７０〜１７２は、３個に限定されず、所定の抵抗値が得られるような数のＤＭＯＳ１７を用いればよい。
【００１９】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、比較メモリセル群は、メモリセル群に隣接して設けられているので、配線経路がほぼ同一となり、正確な比較電流を供給することが可能になり、読出しの誤りを防止することができる。
第２の発明によれば、比較メモリセル群の内の１個の比較メモリセルのみが選択されたときに導通状態になるように記憶内容が書込まれ、かつそのメモリセルが常に選択された状態に設定されている。このため、第１の発明の効果に加えて、常により正確な比較電流を提供することが可能になり、読出し誤りを更に少なくすることができる。
第３の発明によれば、すべての比較メモリセルが選択されたときに導通状態になるように記憶内容が書込まれ、かつ、それらの比較メモリセルは、それぞれ対応するワード線に接続されている。更に、比較メモリセル群から供給される比較電流を制限する第２の抵抗手段は、複数の抵抗用メモリセルで構成され、これらの抵抗用メモリセルを選択または非選択に設定することによって抵抗値を調整できるようになっている。このため、より正確な読出しが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すマスクＲＯＭの概略の構成図である。
【図２】従来のＮＡＮＤ型マスクＲＯＭの一例を示す概略の構成図である。
【図３】本発明の第２の実施形態を示すマスクＲＯＭの概略の構成図である。
【図４】本発明の第３の実施形態を示すマスクＲＯＭの概略の構成図である。
【符号の説明】
１１i,j ，１５ｉ                ＭＯＳ（ＤＭＯＳ，ＥＭＯＳ）
１２                            マルチプレクサ
１３，１６，１６Ａ              抵抗器
１４                            センスアンプ
１５，１８                      ダミー用電流源セル群
１７                            抵抗手段
１７ｉ，１８ｋ                  ＤＭＯＳ
ＢＬｊ                          ビット線
ＤＢＬ                          ダミービット線
ＷＬｉ                          ワード線
【図１】
0004491079.tif 000002
【図２】
0004491079.tif 000003
【図３】
0004491079.tif 000004
【図４】
0004491079.tif 000005