(57)【特許請求の範囲】
【請求項１】
基板表面をゲート絶縁膜で覆い、前記ゲート絶縁膜上に半導体領域を形成する工程と、前記半導体領域の両端に接触するソース・ドレイン電極を形成する工程と、前記ソース・ドレイン電極を覆って前記ゲート絶縁膜上に保護膜を堆積させる工程と、前記保護膜の一部を開口して前記ソース・ドレイン電極上にコンタクトホールを形成する工程と、前記コンタクトホールを覆い前記保護膜上に透明金属膜を堆積させてパターニングして画素電極を形成し、前記画素電極を前記ソース・ドレイン電極と前記コンタクトホールを通して接続させる工程とを備えるアクティブマトリクス基板の製造方法であって、前記ソース・ドレイン電極を形成する工程において、Ｃｒ膜を前記画素電極の形成される領域に形成し、前記コンタクトホールを形成する工程において、前記ソース・ドレイン電極の前記画素電極の形成される領域上の前記保護膜を開口して開口部を形成し、前記コンタクトホールを形成する工程と前記画素電極を形成する工程との間に、前記開口部に露出する前記Ｃｒ膜をその膜厚に渡って硝酸第２セリウムアンモニウム＋硝酸でウェットエッチングする工程を有することを特徴とするアクティブマトリクス基板の製造方法。
【請求項２】
前記ソース・ドレイン電極は遮光金属からなり、前記ウェットエッチングする工程において、前記開口部を覆う透明金属膜を堆積させた後、前記開口部に露出するソース・ドレイン電極のウェットエッチングが、前記透明金属膜をウェットエッチングし、さらにエッチングを続けることにより行われる請求項１記載のアクティブマトリクス基板の製造方法。
【請求項３】
前記ソース・ドレイン電極は下層がＣｒ膜による遮光金属、上層が透明金属の積層金属膜からなり、前記コンタクトホールを形成する工程において、前記開口部に露出するソース・ドレイン電極の除去が、前記開口部に露出するソース電極のうち上層の透明金属膜をウェットエッチングし、さらにエッチングを続けることにより行われる請求項１記載のアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタのシリコン残りを検出するためのアクティブマトリクス基板の構造及びその製造方法に関する。
【０００２】
【従来の技術】
アクティブマトリクス基板の製造において、薄膜トランジスタを構成するアモルファスシリコンのシリコン残りが液晶パネルにおける点欠陥の要因となっている。従って、アクティブマトリクス基板の製造におけるシリコン残りを減らすことが歩留まり向上のために要求されるが、同時に、点欠陥の要因を製造工程の早い段階、すなわち、付加価値の小さい段階で検出し、製造損失を小さくすることも求められる。点欠陥とは、光を液晶パネルに照射すると画素単位の保持容量が変化し、リークしている画素と正常な画素との間で輝度差が生じる現象を指す。
【０００３】
点欠陥の検出工程では、アクティブマトリクス基板の薄膜トランジスタ（ＴＦＴ）アレイに電圧を印加して画素の補助容量に電荷を蓄積させ、一定時間保持させた後、全ての画素について保持電圧を測定して電圧が保持できない画素を点欠陥として検出する。
【０００４】
一例として、図１０のような画素においてシリコン残りが１画素全体に渡り、隣接するドレイン配線間に渡って発生した場合を考える。ガラス基板１０１の上にゲート配線１０２、ゲート電極１１２が形成され、ゲート絶縁膜１０３で覆ってその上にＴＦＴのアモルファスシリコン領域（ａ−Ｓｉ領域１０４）、遮光性のＣｒからなるソース電極１１６、ドレイン電極１２６を形成する。ここで、透明金属で形成される画素電極１２７は、ソース電極１１６はゲート配線１０２とドレイン配線１３６とで囲まれた領域内に形成される。ソース電極１１６の上に形成されたパッシベーション膜１０８はソース電極１１６の上で一部除去されて、コンタクトスルーホール１０９が形成され、コンタクトスルーホール１０９部を通してソース電極１１６と画素電極１２７とが接続される。
【０００５】
上記の構成において、ａ−Ｓｉ領域１０４形成の際に、シリコン残り１２４がドレイン配線１３６間に渡って発生したとする。
【０００６】
【発明が解決しようとする課題】
この場合、シリコン残り１２４は、光を照射しないときには１０12〜１０13Ωと高い抵抗値を示すため、シリコン残りによるドレイン配線１３６間のショートの検出が困難である。光照射を行う、つまり表示を行ったときには、抵抗が１０5〜１０6Ωと小さくなるが、ＴＦＴ自体のリークとドレイン配線１３６間のショートとの判別が困難となり、シリコン残りによる不良を特定することが困難となる。従って、隣接するドレイン配線間のシリコン残り１２４によるショートとしては検出され難く、表示パネル完成後に不良とされ、製造損失増大の原因となっていた。
【０００７】
また、点欠陥の中でも明点欠陥は、表示画面内での表示が一部変わってしまうことを意味し、１画素でも明点欠陥が生じると表示パネルが不良になる。これに対して、黒表示となる黒点欠陥は発生しても表示時には周りの画素により補完されるためある程度のレベルの黒点欠陥は許容される。従って、シリコン残りがある程度の確率で発生する状態を前提とした場合、シリコン残りの面積の小さい明点欠陥を如何に確実に検出できるかが製造コスト上の解決すべき大きな課題となる。
【０００８】
本発明の目的は、アクティブマトリクス基板の製造工程中にシリコン残りが生じても、大面積のシリコン残りは黒点欠陥となり、小面積のシリコン残りは検出装置により確実に検出できるアクティブマトリクス基板及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明のアクティブマトリクス基板は、基板を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体領域と、前記半導体領域の両端に接触して形成されたソース・ドレイン電極と、前記ソース電極・ドレイン電極を覆って前記ゲート絶縁膜上に形成された保護膜と、前記保護膜の一部を開口して前記ソース・ドレイン電極上に形成されたコンタクトホールと、前記コンタクトホールを覆って前記保護膜上に形成された画素電極とを備えるアクティブマトリクス基板であって、前記ソース・ドレイン電極は前記画素電極の下に前記保護膜を介して枠状に形成され、前記コンタクトホールの形成と同時に枠状の前記ソース・ドレイン電極の内側と一致する開口部が前記保護膜に形成され、前記コンタクトホールを通して前記画素電極と前記ソース・ドレイン電極とが接続されることを特徴とする。
【００１０】
上記本発明のアクティブマトリクス基板において、前記ソース・ドレイン電極は遮光金属からなり、前記画素電極は透明金属からなる、或いは、前記ソース・ドレイン電極は下層が遮光金属、上層が透明金属の積層金属膜からなり、前記画素電極は透明金属からなる。
【００１１】
さらに、上記本発明のアクティブマトリクス基板において、前記枠状のソース・ドレイン電極は前記ゲート絶縁膜上にマトリクス状に形成され、かつ、前記ゲート絶縁膜上には前記ソース・ドレイン電極と同時に形成されたドレイン配線が、前記マトリクス状に形成された枠状のソース・ドレイン電極の間を一方向に配線され、前記ドレイン配線とその両側に位置するソース・ドレイン電極の枠状の部分とが前記基板の前記ソース・ドレイン電極の形成された側と反対の側から入射する光の一部を遮光する。
【００１２】
次に、本発明のアクティブマトリクス基板の製造方法は、基板表面をゲート絶縁膜で覆い、前記ゲート絶縁膜上に半導体領域を形成する工程と、前記半導体領域の両端に接触するソース・ドレイン電極を形成する工程と、前記ソース・ドレイン電極を覆って前記ゲート絶縁膜上に保護膜を堆積させる工程と、前記保護膜の一部を開口して前記ソース・ドレイン電極上にコンタクトホールを形成する工程と、前記コンタクトホールを覆い前記保護膜上に透明金属膜を堆積させてパターニングして画素電極を形成し、前記画素電極を前記ソース・ドレイン電極と前記コンタクトホールを通して接続させる工程とを備えるアクティブマトリクス基板の製造方法であって、前記ソース・ドレイン電極を形成する工程において、前記ソース・ドレイン電極を前記画素電極の形成される領域にも形成し、前記コンタクトホールを形成する工程において、前記ソース・ドレイン電極の前記画素電極の形成される領域上の前記保護膜を開口して開口部を形成し、前記コンタクトホールを形成する工程と前記画素電極を形成する工程との間に、前記開口部に露出するソース・ドレイン電極をその膜厚に渡ってウェットエッチングする工程を有することを特徴とする。
【００１３】
上記本発明のアクティブマトリクス基板の製造方法において、前記ソース・ドレイン電極は遮光金属からなり、前記ウェットエッチングする工程において、前記開口部を覆う透明金属膜を堆積させた後、前記開口部に露出するソース・ドレイン電極のウェットエッチングが、前記透明金属膜をウェットエッチングし、さらにエッチングを続けることにより行われる、或いは、前記ソース・ドレイン電極は下層が遮光金属、上層が透明金属の積層金属膜からなり、前記コンタクトホールを形成する工程において、前記開口部に露出するソース・ドレイン電極の除去が、前記開口部に露出するソース電極のうち上層の透明金属膜をウェットエッチングし、さらにエッチングを続けることにより行われる。
【００１４】
【発明の実施の形態】
本発明の実施形態について図１を参照して説明する。図１（ａ）は、本実施形態に係るアクティブマトリクス基板側の平面図であり、図１（ｂ）は、図１（ａ）における切断線Ａ−Ａ’に沿った断面図である。
【００１５】
本発明は、アクティブマトリクス基板の製造方法に特徴があり、その製造方法の結果、図１のような構造のアクティブマトリクス基板が得られる。アクティブマトリクス基板の構造としては、次のような特徴がある。
【００１６】
まず、ＴＦＴのソース電極１６とドレイン電極２６はＣｒ等の遮光性金属膜６とＩＴＯ膜７を順にａ−Ｓｉ領域４の上に積層させ、同一パターンにパターニングすることにより形成される。ここで、ソース電極１６はゲート配線２とドレイン配線３６とで囲まれた画素領域においてクロスハッチで示すように枠状に形成される。従って、枠の内部には金属がなく、ゲート絶縁膜３が露出する。また、ソース電極１６の上に形成されたパッシベーション膜８はソース電極１６の上で一部除去されて、コンタクトスルーホール９が形成され、コンタクトスルーホール９部のソース電極は上層のＩＴＯ膜７が除去されて遮光性金属膜６が露出する。
【００１７】
次に、本実施形態のアクティブマトリクス基板の製造方法について、図２〜５を参照して説明する。これらの図において、（ａ）は、平面図であり、（ｂ）は、（ａ）における切断線Ａ−Ａ’に沿った断面図である。
【００１８】
まず、ガラスなどの透明絶縁性基板１の上にＣｒを成膜し、パターニングしてゲート配線２及びゲート電極１２を形成する。ゲート配線２及びゲート電極１２は、窒化膜からなるゲート絶縁膜３で覆われる（図２）。
【００１９】
次に、アモルファスシリコンをゲート絶縁膜３の上に成膜してパターニングし、ａ−Ｓｉ領域４を形成する。ここでは、簡単のために、リンがドープされたオーミックコンタクト用のアモルファスシリコン領域はａ−Ｓｉ領域４に表面領域として含まれているものとする（図３）。
【００２０】
次に、ＣｒまたはＴｉからなる遮光金属膜６とＩＴＯ膜７を順に成膜する。ＩＴＯ膜７の上に電極及び配線形成用のレジストパターンを形成して、レジストパターンをマスクとしてＩＴＯ膜７及び遮光金属膜６を順にエッチング除去する。これにより、下層が遮光金属膜６で上層がＩＴＯ膜７のソース電極１６、ドレイン電極２６、ドレイン配線３６が形成される。このとき、ソース電極１６は後の工程で形成される画素電極とほぼ同じ形状及び面積に形成される。これら電極、配線を覆って窒化膜からなるパッシベーション膜８が成膜される（図４）。
【００２１】
次に、パッシベーション膜８の一部を除去してソース電極１６の上にコンタクトホール９を形成するが、このとき同時にソース電極１６の画素電極に対応する部分の中央部にも画素開口部１０が形成される（図５）。
【００２２】
続いて、コンタクトホール９および画素開口部１０に露出したＩＴＯ膜７のエッチングを行う。このときのエッチングは、
硝酸第２セリウムアンモニウム（ＮＨ4）2Ｃｅ（ＮＯ3）6＋硝酸ＨＮＯ3
を用い、次の反応を生じさせてエッチングを行う。
２Ｃｅ4+＋Ｃｒ→２Ｃｅ3+＋Ｃｒ2+
上記反応より、ＩＴＯ膜７と共にその下のＣｒもエッチングされる（図６（ａ））。しかし、Ｃｒの下にａ−Ｓｉ領域４が存在すると、セリウムの正電荷がａ−Ｓｉの電子と再結合してしまってＣｒに供給されず、Ｃｒをイオン化させる（溶かす）ことができないため、ａ−ＳｉがＣｒの下に残っているとａ−Ｓｉ領域４上のＣｒはエッチングされない。
【００２３】
最後に、ＩＴＯ膜を再度成膜、パターニングして、コンタクトホール９を通してソース電極１６と接続される画素電極２７を形成する（図６（ｂ））。
【００２４】
ここで得られた図６（ｂ）に示されるＴＦＴの断面図は、図１（ｂ）に示される断面図と同じであり、平面図は図１（ａ）に示される。図１（ａ）に示されるように、破線で囲まれた領域に位置するソース電極１６、隣接する画素のソース電極４６、ソース電極１６とソース電極４６との間に配線されたドレイン配線３６は、いずれも遮光性のＣｒ膜を含んでおり、透明絶縁性基板１のゲート電極１２の形成されている側と反対の側から入射する光を遮光する役割を果たす。特に、アクティブマトリクス基板に対向して配置される対向基板にカラーフィルタが形成され、さらにカラーフィルタ間を遮光するブラックマトリクスが形成されている場合には、対向基板のアクティブマトリクス基板に対する位置合わせずれにより生じるアクティブマトリクス基板裏面のバックライトからの光の光漏れを、上述のソース電極１６、ソース電極４６、ドレイン配線３６及びブラックマトリクスで防止することができる。
【００２５】
本実施形態では、図５、６に示されるように、ソース電極（及びドレイン電極）は遮光金属膜と透明金属膜の積層膜としたが、図７（ａ）に示すように、ソース電極１６（及びドレイン電極）を遮光金属膜のみの構成とすることもできる。この場合、ソース電極１６上にパッシベーション膜８を堆積させ、その後、上記実施形態と同様な形状の開口部１０を形成し、さらに開口部を覆うＩＴＯ膜７を堆積させ（図７（ｂ））、そのままＩＴＯ膜７を上記実施形態と同じエッチング液でウェットエッチングする（図７（ｃ））。上記実施形態と同様に、ａ−ＳｉがＣｒの下に残っているとＣｒが残り、ａ−ＳｉがＣｒの下に無ければＣｒはエッチング除去される。続いて、ＩＴＯ膜を再度成膜、パターニングして、コンタクトホール９を通してソース電極１６と接続される画素電極２７を形成する（図７（ｄ））。
【００２６】
次に、本発明の効果についてズ８、９を参照して説明する。これらの図において、（ａ）は、平面図であり、（ｂ）は、（ａ）における切断線に沿った断面図である。
【００２７】
図８のようにシリコン残り２４がパターン異常により小さい面積で発生した場合、このシリコン残り２４上のＣｒはエッチングされずに残るため、ソース電極１６とドレイン配線３６とがＣｒで接続される。従って、ＴＦＴのオン／オフに係わらず常にソース電極１６はドレイン配線３６と電位が同じとなり、画素の不良が容易に検出される。また、パターン異常が小さい面積であるため、シリコン残り２４及びその上のＣｒをレーザで切断して正常な画素とすることも可能である。
【００２８】
図９のようにシリコン残り４４がパターン異常により大きな面積で残っていた場合、このシリコン残り４４上のＣｒはエッチングされずに残るため、画素領域の大部分が大面積のＣｒにより表示時の光が遮光されて黒点欠陥となる。従って、シリコン残り４４が大きな面積で残った場合、Ｃｒも同じ形状で大きく残るため、画素不良が黒点欠陥となり、その不良が黒点欠陥として許容される範囲内の数であれば、不良とせずにそのままにしておいて製品とすることもできる。
【００２９】
【発明の効果】
以上に説明したように、本発明のアクティブマトリクス基板及びその製造方法では、画素で大面積を占める画素電極領域に予めＣｒ膜をソース・ドレイン電極の形成と同時にソース・ドレイン電極の一部として形成しておき、ソース・ドレイン電極の上に直接接するようにＩＴＯ膜を成膜して、ＩＴＯ膜のエッチングを硝酸第２セリウムアンモニウム（ＮＨ4）2Ｃｅ（ＮＯ3）6＋硝酸ＨＮＯ3を用いてウェットエッチングする。このとき、Ｃｒ膜の下に配線間にまたがってａ−Ｓｉが残っていた場合、ａ−Ｓｉ上のＣｒ膜はエッチング液の電池作用により残るため、配線間抵抗を低くし、配線間ショートの検出を容易にする。
【図面の簡単な説明】
【図１】本発明の実施形態を示す平面図及び断面図である。
【図２】本発明の実施形態を製造工程順に示す断面図である。
【図３】図２に続く製造工程を示す断面図である。
【図４】図３に続く製造工程を示す断面図である。
【図５】図４に続く製造工程を示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
【図７】本発明の実施形態の変形例の製造方法を製造工程順に示す断面図である。
【図８】本発明の実施形態を適用した場合のシリコン残りの様子を示す断面図である。
【図９】本発明の実施形態を適用した場合の他のシリコン残りの様子を示す断面図である。
【図１０】従来のアクティブマトリクス基板のシリコン残りの様子を示す断面図である。
【符号の説明】
１、１０１    透明絶縁性基板
２、１０２    ゲート配線
３、１０３    ゲート絶縁膜
４、１０４    ａ−Ｓｉ領域
６    遮光金属膜
７    ＩＴＯ膜
８、１０８    パッシベーション膜
９、１０９    コンタクトホール
１０    開口部
１２、１１２    ゲート配線
１６、４６、１１６    ソース電極
２４、４４、１２４    シリコン残り
２６、１２６    ドレイン電極
２７、１２７    画素電極
３６、１３６    ドレイン配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004472216.tif 000010
【図１０】
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