(57)【特許請求の範囲】
【請求項１】
集積論理回路のタイミング解析装置であって、
電源／グラウンド雑音に応答して、動作クロックにおける隣接クロックエッジ間のジッタ情報であるピリオドジッタ情報を生成するジッタ情報生成部と、
前記生成されたピリオドジッタ情報を格納するジッタ情報格納部と、
前記集積論理回路のネットリスト情報と遅延ライブラリ情報と前記格納されたピリオドジッタ情報とを取得し、前記ネットリスト情報と前記遅延ライブラリ情報とに基づいたセル内遅延時間と配線遅延時間とに対し、前記ピリオドジッタ情報によって補正を行い、遅延情報を生成する遅延情報生成部と、
前記生成された遅延情報を格納する遅延情報格納部と、
前記格納された遅延情報を取得し、前記遅延情報に基づいて前記集積論理回路のタイミング解析を行うタイミング解析部と、を有する、
タイミング解析装置。
【請求項２】
タイミング制約情報を取得し、前記タイミング制約情報に基づいて電源／グラウンド雑音に応答したジッタ応答情報を生成するジッタ応答情報生成部と、
前記生成されたジッタ応答情報を格納するジッタ応答情報格納部と、をさらに有し、
前記ジッタ情報生成部は、電源／グラウンド雑音波形情報と前記格納されたジッタ応答情報とを取得し、前記電源／グラウンド雑音波形情報と前記ジッタ応答情報とに基づいて前記ピリオドジッタ情報を生成する、
請求項１に記載のタイミング解析装置。
【請求項３】
前記取得されるタイミング制約情報は、動作クロックのクロックレイテンシとクロック周期である、
請求項２に記載のタイミング解析装置。
【請求項４】
前記生成されるジッタ応答情報は、電源／グラウンド雑音に対するピリオドジッタの周波数応答である、
請求項１乃至３のいずれか一つに記載のタイミング解析装置。
【請求項５】
前記ジッタ情報生成部は、
前記ジッタ応答情報を逆フーリエ変換する逆フーリエ変換部と、
前記逆フーリエ変換した結果と前記電源／グラウンド雑音波形情報とを畳み込み積算して前記ピリオドジッタ情報を生成する畳み込み積算部と、を有する、
請求項１乃至４のいずれか一つに記載のタイミング解析装置。
【請求項６】
前記ジッタ情報生成部は、
前記電源／グラウンド雑音波形情報をフーリエ変換するフーリエ変換部と、
前記ジッタ応答情報と前記フーリエ変換の結果とを畳み込み積算する畳み込み積算部と、
前記畳み込み積算の結果を逆フーリエ変換して前記ピリオドジッタ情報を生成する逆フーリエ変換部と、を有する、
請求項１乃至４のいずれか一つに記載のタイミング解析装置。
【請求項７】
前記タイミング解析部は、セル内遅延時間の最大値と配線遅延時間の最大値との合計、もしくは、セル内遅延時間の最小値と配線遅延時間の最小値との合計をパスの遅延時間として、タイミング解析を行う、
請求項１乃至６のいずれか一つに記載のタイミング解析装置。
【請求項８】
集積論理回路のタイミング解析処理をコンピュータが実行するタイミング解析方法であって、
前記コンピュータは、電源／グラウンド雑音に応答して、動作クロックにおける隣接クロックエッジ間のジッタ情報であるピリオドジッタ情報を生成し、
前記コンピュータは、前記生成されたピリオドジッタ情報をジッタ情報格納部に格納し、
前記コンピュータは、前記集積論理回路のネットリスト情報と遅延ライブラリ情報と前記格納されたピリオドジッタ情報とを取得し、前記ネットリスト情報と前記遅延ライブラリ情報とに基づいたセル内遅延時間と配線遅延時間とに対し、前記ピリオドジッタ情報によって補正を行い、遅延情報を生成し、
前記コンピュータは、前記生成された遅延情報を格納し、
前記コンピュータは、前記格納された遅延情報を取得し、前記遅延情報に基づいて前記集積論理回路のタイミング解析を行う、
タイミング解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミング解析装置及びタイミング解析手法に関し、特に、電源／グラウンドノイズの影響を考慮したタイミング解析装置及びタイミング解析手法に関する。
【背景技術】
【０００２】
論理回路の高速化設計において、電源／グラウンドノイズの影響が顕著になってきている。特に、論理回路に入力されるクロック信号のジッタ（以下、クロック信号のジッタを単にジッタという。）は、以前から電源／グラウンドノイズの影響の一つとして良く知られている。ＰＬＬ（Phase Locked Loop）やＤＬＬ（Delay Locked Loop）や、ＵＳＢ（Universal Serial Bus）、ＤＤＲ  Ｉ／Ｆ（Double Data Rate I/F）などの高速信号を発生する回路において、ジッタは重要な設計指標の１つとなっている。
【０００３】
従来より、電源／グラウンドノイズによって論理回路が誤動作することを防止するため、回路設計時のタイミング解析において、ジッタを考慮した解析・設計が行われてきた。しかし、近年、論理回路の高速化に伴い回路設計が複雑化しており、設計難易度が高くなるに従って、ジッタを考慮した上で設計指標を満たすように設計完了することは困難になってきているため、より適切なジッタの考慮方法が求められている。
【０００４】
一般に、論理回路へ供給されるクロック信号（動作クロック）に生じるジッタには、ピリオドジッタとタイミングジッタの２種類が知られている。図２２を用いて、ピリオドジッタとタイミングジッタについて説明する。図２２（ａ）は、クロック信号の基本周期を示し、図２２（ｂ）は、クロック信号のずれに対するピリオドジッタを示し、図２２（ｃ）は、クロック信号のずれに対するタイミングジッタを示している。
【０００５】
図２２（ｂ）に示すように、ピリオドジッタとは、隣接エッジ間もしくは一定間隔の２つのクロックエッジの間に発生するジッタであり、基本周期からのズレ量をエッジ毎に集計した最大値である。図２２（ｃ）に示すように、タイミングジッタとは、長時間に渡って発生するエッジのブレ幅をジッタとして表現するものである。
【０００６】
図２３は、従来のタイミング解析装置の構成を示している。この従来のタイミング解析装置では、電源／グラウンドノイズ波形が電源／グラウンドノイズ波形格納部９０１に格納され、電源電圧算出部９０２は、この電源／グラウンドノイズ波形に基づいて電源電圧情報を算出し、電源電圧情報格納部９０３へ格納する。また、ネットリストがネットリスト格納部９０４に格納され、遅延ライブラリが遅延ライブラリ格納部９０５に格納されて、遅延時間計算部９０６は、このネットリストと遅延ライブラリ、及び電源電圧情報に基づいて遅延情報を計算し、遅延情報格納部９０７へ格納する。さらに、タイミング制約情報がタイミング制約格納部９０８に格納されて、タイミング解析部９０９は、このタイミング制約と遅延情報に基づいてタイミング解析を行い、解析結果をタイミング解析結果格納部９１０へ格納する。
【０００７】
従来のタイミング解析装置では、電源／グラウンドノイズのタイミングへの影響考慮するために、タイミングジッタ値を用いている。また、この際にタイミングウィンドウ（不図示）を併用する場合もある。
【０００８】
電源電圧算出部９０２は、電源／グラウンドノイズ波形から、次の数１及び数２を用いて、電源（ＶＤＤ）−グラウンド（ＶＳＳ）間電圧の最大値ＶＭＡＸと最小値ＶＭＩＮを算出し、電源電圧情報を作成する。また、タイミングウィンドウを併用する場合、その時間範囲に応じて最大値ＶＭＡＸと最小値ＶＭＩＮを参照する時間範囲が制限される。
【数１】
0004554509.tif 000002
【数２】
0004554509.tif 000003
【０００９】
そして、遅延時間計算部９０６は、この電源電圧情報を参照し、次の数３及び数４を用いて、電源電圧値の最大値ＶＭＡＸおよび最小値ＶＭＩＮに応じた遅延時間の最大値ＴＭＡＸおよび最小値ＴＭＩＮを計算し、遅延情報を作成する。遅延情報の中には、論理セルおよびレジスタセルのセル内遅延時間、セル間(配線)遅延時間、レジスタセルのＳｅｔｕｐ時間やＨｏｌｄ時間などが含まれる。
【数３】
0004554509.tif 000004
【数４】
0004554509.tif 000005
【００１０】
さらに、タイミング解析部９０９は、遅延情報の中に含まれる遅延時間を用いてタイミング解析を実行する。この際、タイミング解析の結果が最悪ケース（ワーストケース）になるように遅延時間の最大値ＴＭＡＸと最小値ＴＭＩＮを組み合わせて使用することで、電源／グラウンドノイズの影響を考慮している。タイミング解析では、次のクロックよりも前に信号が届くことを解析するＳｅｔｕｐ解析と、現在のクロックよりも後に信号が届くことを解析するＨｏｌｄ解析が行われる。
【００１１】
図２４（ａ）はＳｅｔｕｐ解析の例を示し、図２４（ｂ）はＨｏｌｄ解析の例を示している。この例では、クロックパス３以降で２つのパスＰ９０１，Ｐ９０２に分岐し、２つのパスがレジスタ２に共通に入力されている。図２４（ａ）に示すように、Ｓｅｔｕｐ解析の場合は、分岐した２つのパスのうち、クロックパス１−レジスタ１−データパス１−レジスタ２を通るパスＰ９０１には遅延時間の最大値ＴＭＡＸを用い、クロックパス２−レジスタ２を通るパスＰ９０２には遅延時間の最小値ＴＭＩＮを用いる。また、図２４（ｂ）に示すように、Ｈｏｌｄ解析の場合は、Ｓｅｔｕｐ解析と逆に、パスＰ９０１には遅延時間の最小値ＴＭＩＮを用い、パスＰ９０２には遅延時間の最大値ＴＭＡＸを用いる。
【００１２】
尚、従来のタイミング解析装置として特許文献１，２が知られている。
【特許文献１】特開２００５−０９２８８５号公報
【特許文献２】特開２００５−１４１４３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
このように、従来、電源／グラウンドノイズの影響を考慮してタイミング検証を行う場合、上記の数１〜数４のように、電源／グラウンドノイズ波形からタイミングジッタを容易に算出することができるため、タイミングジッタのみが考慮されてきた。
【００１４】
しかしながら、論理回路のタイミング検証にタイミングジッタを用いると、タイミングの検証精度（解析精度）が悪く、論理回路の高速化の妨げになるという問題がある。すなわち、タイミング検証にタイミングジッタを用いると、長時間に渡る全体のクロックエッジのずれを考慮することから、本来タイミング違反ではない場合でもタイミング違反になることがあり、タイミング違反と判定し易い厳しい解析結果となってしまうため、論理回路の高速化が困難となってしまう。
【課題を解決するための手段】
【００１５】
本発明にかかるタイミング解析装置は、集積論理回路のタイミング解析装置であって、電源／グラウンド雑音に応答して、動作クロックにおける隣接クロックエッジ間のジッタ情報であるピリオドジッタ情報を生成するジッタ情報生成部と、前記生成されたピリオドジッタ情報を格納するジッタ情報格納部と、前記格納されたピリオドジッタ情報に基づいて、前記集積論理回路のタイミング解析を行うタイミング解析部と、を有するものである。このタイミング解析装置によれば、ピリオドジッタを考慮してタイミング解析を行うため、タイミングジッタを考慮したタイミング解析よりも、精度よく解析を行うことができ、論理回路の高速化を図ることができる。
【００１６】
本発明にかかるタイミング解析方法は、集積論理回路のタイミング解析処理をコンピュータが実行するタイミング解析方法であって、前記コンピュータは、電源／グラウンド雑音に応答して、動作クロックにおける隣接クロックエッジ間のジッタ情報であるピリオドジッタ情報を生成し、前記コンピュータは、前記生成されたピリオドジッタ情報をジッタ情報格納部に格納し、前記コンピュータは、前記格納されたピリオドジッタ情報に基づいて、前記集積論理回路のタイミング解析を行うものである。このタイミング解析方法によれば、ピリオドジッタを考慮してタイミング解析を行うため、タイミングジッタを考慮したタイミング解析よりも、精度よく解析を行うことができ、論理回路の高速化を図ることができる。
【発明の効果】
【００１７】
本発明によれば、タイミング検証の精度を向上できるとともに、論理回路の高速化を図ることができるタイミング解析装置及びタイミング解析方法を提供することができる。
【発明を実施するための最良の形態】
【００１８】
発明の実施の形態１．
まず、本発明の実施の形態１にかかるタイミング解析システムについて説明する。本実施形態にかかるタイミング解析システムは、電源／グラウンドジッタ応答（Power Supply Jitter Response：PSJR）によりピリオドジッタを算出し、ピリオドジッタに基づいてタイミング検証を行うことを特徴としている。
【００１９】
図１は、本実施形態にかかるタイミング解析システムの構成を示している。図に示されるように、このタイミング解析システム１００は、電源／グラウンドジッタに関する情報を処理する電源／グラウンドジッタ処理部１０、遅延情報の処理とタイミング解析を行う遅延情報・タイミング解析処理部２０、各情報を格納する格納部を備えている。格納部として、タイミング制約を格納するタイミング制約格納部３１、電源／グラウンドジッタ応答を格納する電源／グラウンドジッタ応答格納部３２、電源／グラウンドノイズ波形を格納する電源／グラウンドノイズ波形格納部３３、ジッタ情報を格納するジッタ情報格納部３４、ネットリストを格納するネットリスト格納部３５、遅延ライブラリを格納する遅延ライブラリ格納部３６、遅延情報を格納する遅延情報格納部３７、タイミング制約を格納するタイミング制約格納部３８、タイミング解析結果を格納するタイミング解析結果格納部３９を有している。
【００２０】
電源／グラウンドジッタ処理部１０は、ジッタ応答生成部１１とジッタ情報生成部１２を有している。
【００２１】
ジッタ応答生成部１１は、データ取得部１３と周波数感度計算部１４を有しており、タイミング制約を取得し、電源／グラウンドジッタ応答を生成する。すなわち、ジッタ応答生成部（ジッタ応答情報生成部）１１は、タイミング制約（タイミング制約情報）を取得し、タイミング制約に基づいて電源／グラウンドノイズに応答した電源／グラウンドジッタ応答（ジッタ応答情報）を生成する。
【００２２】
タイミング制約格納部３１には、あらかじめタイミング制約が格納されており、データ取得部（タイミング制約取得部）１３は、タイミング制約格納部３１からタイミング制約を取得する。このタイミング制約には、クロックレイテンシとクロック周期が含まれている。クロックレイテンシとは、タイミング検証の対象となるパイプライン構成のクロック同期順序回路において、遅延均等に配置配線されたＲｏｏｔ−Ｃｌｏｃｋ−Ｂｕｆｆｅｒ（ルートノード−クロック生成回路−バッファ回路）の前段の信号入出力を基点（時刻ゼロ点）とし、この基点となる信号入出力端からクロック同期順序回路までの遅延値である。また、クロックレイテンシを、Ｒｏｏｔ−Ｃｌｏｃｋ−Ｂｕｆｆｅｒからクロック同期順序回路までの遅延値としてもよい。
【００２３】
周波数感度計算部１４は、取得したタイミング制約に含まれているクロックドメイン毎に定義されるクロック周期およびクロックレイテンシを参照し、電源／グラウンドノイズによるピリオドジッタへの影響の度合いを電源／グラウンドジッタ応答（PSJR）として生成し、電源／グラウンドジッタ応答格納部３２に格納する。電源／グラウンドジッタ応答とは、電源／グラウンドノイズに対するピリオドジッタの感度（周波数応答）をあらわす曲線である。
【００２４】
ジッタ情報生成部１２は、データ取得部１５、ＦＦＴ（Fast Fourier Transform：高速フーリエ変換）計算部１６、逆ＦＦＴ計算部１７、畳み込み積算部１８を有しており、電源／グラウンドジッタ応答と電源／グラウンドノイズ波形を取得し、取得した電源／グラウンドジッタ応答と電源／グラウンドノイズ波形に基づいてジッタ情報を生成する。すなわち、ジッタ情報生成部１２は、電源／グラウンドノイズに応答して、隣接クロック間のジッタ情報（ピリオドジッタ情報）を生成する。
【００２５】
電源／グラウンドノイズ波形格納部３３には、あらかじめ電源／グラウンドノイズ波形が格納されており、ジッタ応答生成部１１により電源／グラウンドジッタ応答格納部３２に電源／グランドジッタ応答が格納されると、データ取得部（電源グラウンドジッタ応答・ノイズ波形取得部）１５は、電源／グラウンドノイズ波形格納部３３から電源／グラウンドノイズ波形を取得するともに、電源／グラウンドジッタ応答格納部３２から電源／グラウンドジッタ応答を取得する。
【００２６】
ＦＦＴ計算部（フーリエ変換部）１６は、時間ドメインの情報を周波数ドメインにフーリエ変換する。逆ＦＦＴ計算部（逆フーリエ変換部）１７は、周波数ドメインの情報を時間ドメインに逆フーリエ変換する。畳み込み積算部１８は、同じドメインの２つの情報を畳み込み積算する。
【００２７】
例えば、逆ＦＦＴ計算部１７は、取得した電源／グラウンドジッタ応答を時間ドメインに逆フーリエ変換し、畳み込み積算部１８は、逆フーリエ変換した時間ドメインの電源／グラウンドジッタ応答と、取得した時間ドメインの電源／グラウンドノイズ波形を、畳み込み積算してジッタ情報を生成し、ジッタ情報格納部３４に格納する。
【００２８】
また、例えば、ＦＦＴ計算部１６は、取得した電源／グラウンドノイズ波形を周波数ドメインにフーリエ変換し、畳み込み積算部１８は、取得した電源／グラウンドジッタ応答と、電源／グラウンドノイズ波形をフーリエ変換した結果を畳み込み積算し、逆ＦＦＴ計算部１７は、この畳み込み積算結果を逆フーリエ変換してジッタ情報を生成することも可能である。
【００２９】
遅延情報・タイミング解析処理部２０は、遅延情報生成部２１とタイミング解析部３０を有している。
【００３０】
遅延情報生成部２１は、データ取得部２３と遅延時間計算部２４を有しており、ネットリストと遅延ライブラリ、ジッタ情報を取得し、遅延情報を生成する。すなわち、遅延情報生成部２１は、ネットリスト（ネットリスト情報）と遅延ライブラリ（遅延ライブラリ情報）とジッタ情報（ピリオドジッタ情報）とを取得し、ネットリストと遅延ライブラリに基づいたセル内遅延時間と配線遅延時間に対し、ジッタ情報によって補正を行い遅延情報を生成する。例えば、図２３の従来の遅延時間計算部９０６に、ジッタ情報を参照して遅延時間計算を行い、もしくは遅延時間計算結果を補正する機能を追加して、本実施形態の遅延情報生成部２１とすることができる。
【００３１】
あらかじめ、ネットリスト格納部３５にはネットリストが格納され、遅延ライブラリ格納部３６には遅延ライブラリが格納されており、ジッタ情報生成部１２によりジッタ情報格納部３４にジッタ情報が格納されると、データ取得部（ネットリスト・遅延ライブラリ・ジッタ情報取得部）２３は、ネットリスト格納部３５からネットリストを取得し、遅延ライブラリ格納部３６から遅延ライブラリを取得し、ジッタ情報格納部３４からジッタ情報を格納する。
【００３２】
遅延時間計算部２４は、取得したネットリスト、遅延ライブラリ、及びジッタ情報を参照し、セル内遅延時間および配線遅延時間を計算して遅延情報を生成し、遅延情報格納部３７に格納する。
【００３３】
タイミング解析部２２は、データ取得部２５とタイミング計算部２６を有しており、遅延情報とタイミング制約を取得し、タイミング解析を行う。すなわち、ジッタ情報生成部１２の生成したジッタ情報（ピリオドジッタ情報）に基づいて、タイミング解析を行う。タイミング解析部２２は、セル内遅延時間の最大値と配線遅延時間の最大値の合計、もしくは、セル内遅延時間の最小値と配線遅延時間の最小値の合計をパスの遅延時間として、タイミング解析を行う。例えば、図２３の従来のタイミング解析部９０９を、本実施形態のタイミング解析部２２とすることができる。
【００３４】
タイミング制約格納部３８には、あらかじめタイミング制約が格納されており、遅延情報生成部２１により遅延情報格納部３７に遅延情報が格納されると、データ取得部（遅延情報・タイミング制約取得部）２５は、遅延情報格納部３７から遅延情報を取得するとともに、タイミング制約格納部３８からタイミング制約を取得する。
【００３５】
タイミング計算部２６は、取得した遅延情報及びタイミング制約を参照して、タイミング解析を行い、タイミング解析結果をタイミング解析結果格納部３９に格納する。
【００３６】
次に、本実施形態にかかるタイミング解析方法について説明する。図２は、図１のタイミング解析システム１によるタイミング解析方法を示している。
【００３７】
まず、ジッタ応答生成部１１は、データ取得部１３により、タイミング制約を取得し、周波数感度計算部１４により、取得したタイミング制約に基づいてジッタ応答を生成する（Ｓ１０１）。ここで、クロック周期ｔのシングルサイクル同期回路における電源／グラウンドジッタ応答の例を示す。
【００３８】
一例として、図３のような、クロックパス１，２、レジスタ１，２から構成される同期回路のＳｅｔｕｐ解析を考える。同期回路のノードＣ１，Ｃ２，Ｃ３の各々には、周期ｔのクロック波形が伝播され、等しい遅延のクロックパスが張られているとし、同期回路全体の電源(またはグラウンド)に周期Ｔのノイズが発生しているとする。
【００３９】
図４は、このノードＣ１〜Ｃ３のクロック波形と電源（もしくはグラウンド）のノイズ波形を示している。図４では、クロックレイテンシＴｃがノイズ周期Ｔ＝１／ｖの１．５倍の時を考える。このとき、レジスタ２は、レジスタ１よりも１周期だけ後のクロック信号を参照するため、図４のようにノードＣ１とノードＣ２の時間差はクロック周期ｔとなる。したがって、電源／グラウンドノイズによってクロック信号が受ける影響は、ノードＣ１とノードＣ２との差の斜線部分に発生することがわかる。この斜線部分の影響が、ピリオドジッタとして観測されることになる。斜線部分の面積Ｆ（Ｖ）は、次の数５で表現でき、これを電源／グランドジッタ応答と呼ぶ。図５は、この数５で表される電源／グラウンドジッタ応答の曲線を示している。
【数５】
0004554509.tif 000006
【００４０】
一方、図６のように、クロックレイテンシＴｃが有限でありノイズ周期の整数倍、つまりｎＴ(ｎは自然数)に等しい場合、ノードＣ１とノードＣ２の斜線部分は完全に一致するため、電源／グラウンドノイズを受けないことが分かる。図６は、クロックレイテンシＴｃ＝２×Ｔの例である。このＴｃ＝ｎＴの場合の効果を盛り込み、上記の数５を一般化すると電源／グラウンドジッタ応答は次の数６で表現できる。ジッタ応答生成部１１では、この数６を用いて、電源／グラウンドジッタ応答を算出する。
【数６】
0004554509.tif 000007
【００４１】
上記の数６で求めた、電源／グラウンドジッタ応答の具体例を図７〜図１０に示す。図７はクロックレイテンシＴｃ＝５ｎｓの場合、図８はクロックレイテンシＴｃ＝１０ｎｓの場合、図９はクロックレイテンシＴｃ＝２０ｎｓの場合、図１０はクロックレイテンシＴｃ＝５０ｎｓの場合における、電源／グラウンドジッタ応答の曲線を示している。
【００４２】
図２のＳ１０１に続いて、ジッタ情報生成部１２は、データ取得部１５により、電源／グラウンドジッタ応答を取得し、逆ＦＦＴ計算部１７により、取得した電源／グラウンドジッタ応答を逆フーリエ変換する（Ｓ１０２）。このときの逆フーリエ変換は、一般的な手法により行われる。例えば、上記の数６により求めた電源／グラウンドジッタ応答の逆フーリエ変換は、次の数７により求められる。ジッタ情報生成部１２では、この数７を用いて、電源／グラウンドジッタ応答を時間ドメインに変換する。
【数７】
0004554509.tif 000008
【００４３】
次いで、ジッタ情報生成部１２は、データ取得部１５により、電源／グラウンドノイズ波形を取得し、畳み込み積算部１８により、電源／グラウンドジッタ応答の時間ドメイン成分と電源／グラウンドノイズ波形とを畳み込み積算し、ジッタ情報を生成する（Ｓ１０３）。
【００４４】
このときの畳み込み積算は、一般的な手法により行われる。例えば、次の数８のように、電源／グラウンドジッタ応答を逆フーリエ変換した時間ドメイン成分（ｆ（ｔ））と取得した電源／グラウンドノイズ波形（Ｖ（ｔ））の畳み込み積算を行い、その最大値をピリオドジッタ値ＰＪとする。ジッタ情報生成部１２では、この数８を用いて、ピリオドジッタ値ＰＪを算出し、ジッタ情報として出力する。また、数８に限らず、積分値もしくは一般にピリオドジッタ値を求める関数を用いてもよい。
【数８】
0004554509.tif 000009
【００４５】
次いで、遅延情報生成部２１は、データ取得部２３により、ネットリスト、遅延ライブラリ、及びジッタ情報を取得し、遅延時間計算部２４により、取得した情報に基づいて遅延時間を計算する（Ｓ１０４）。
【００４６】
このとき、遅延情報生成部２１は、最初に、ネットリストおよび遅延ライブラリから、各セルのセル遅延値Ｔｃｅｌｌおよび、各セル間の配線遅延値Ｔｗｉｒｅを算出する。その後、上記の数８で算出したピリオドジッタ値ＰＪを用いて、次の数９〜数１２により各遅延値の最小値Ｔｍｉｎと最大値Ｔｍａｘを求める。遅延情報生成部２１は、数９によりセル遅延値の最小値Ｔｃｅｌｌｍｉｎを求め、数１０によりセル遅延値の最大値Ｔｃｅｌｌｍａｘを求め、数１１により配線遅延値の最小値Ｔｗｉｒｅｍｉｎを求め、数１２により配線遅延値の最大値Ｔｗｉｒｅｍａｘを求めて、これらを遅延情報として出力する。数９〜数１２のように、ＴｃｅｌｌもしくはＴｗｉｒｅを（１−（ＰＪ／Ｔｃ））倍したものを最小値とし、（１＋（ＰＪ／Ｔｃ））倍したものを最大値とする。
【数９】
0004554509.tif 000010
【数１０】
0004554509.tif 000011
【数１１】
0004554509.tif 000012
【数１２】
0004554509.tif 000013
【００４７】
次いで、タイミング解析部３０は、データ取得部２５により、遅延情報とタイミング制約を取得し、タイミング計算部２６により、取得した情報に基づきタイミング解析を行う（Ｓ１０５）。
【００４８】
このとき、タイミング解析部３０は、セルを通る各パスの遅延値Ｔｐａｓｓを求める。遅延値Ｔｐａｓｓは、該当セルが属するクロックパスの総遅延値である。一般に、１つのクロックドメインには複数のクロックパスが存在する。ここでは、一例として、各セル毎にクロックパス遅延値を算出する。一般に、ＣＴＳ（Clock Tree Synthesis）では、後段にパスの分岐が存在するので、全ての分岐を終点（Ｆ／Ｆ）までトレースした際の最小遅延値をＴｐａｓｓとする。
【００４９】
例えば、図１１のように、複数のセルにより回路が構成されているとき、セル（ｉ，ｊ）における遅延値Ｔｐａｓｓは、次の数１３により求められる。
【数１３】
0004554509.tif 000014
【００５０】
そして、タイミング解析部３０は、上記の数９〜数１２で求めたセル遅延値の最小値Ｔｃｅｌｌｍｉｎ，最大値Ｔｃｅｌｌｍａｘと、配線遅延値の最小値Ｔｗｉｒｅｍｉｎ，最大値Ｔｗｉｒｅｍａｘを用いて、ワーストケースのタイミング検証を行う。図１２は、Ｓｅｔｕｐ解析の例であり、図１３は、Ｈｏｌｄ解析の例である。この例では、セルＣ１０１からフリップフロップＦ１０２の間で２つのパスＰ１０１，Ｐ１０２が存在する。
【００５１】
図１２に示すように、Ｓｅｔｕｐ解析の場合は、Ｃ１０１−Ｃ１０２−Ｆ１０１−Ｆ１０２を通るパスＰ１０１には、Ｔｗｉｒｅｍａｘ，Ｔｃｅｌｌｍａｘを用い、Ｃ１０１−Ｃ１０３−Ｃ１０４−Ｆ１０２のパスＰ１０２には、Ｔｗｉｒｅｍｉｎ，Ｔｃｅｌｌｍｉｎを用いる。また、図１３に示すように、Ｈｏｌｄ解析の場合は、パスＰ１０１には、Ｔｗｉｒｅｍｉｎ，Ｔｃｅｌｌｍｉｎを用い、パスＰ１０２には、Ｔｗｉｒｅｍａｘ，Ｔｃｅｌｌｍａｘを用いる。
【００５２】
尚、図２のタイミング解析方法では、逆フーリエ変換と畳み込み積算によりジッタ情報を生成したが、これに限らず、図１４のように、フーリエ変換、畳み込み積算、逆フーリエ変換によりジッタ情報を生成してもよい。すなわち、ジッタ情報生成部１２は、ＦＦＴ計算部１６により電源／グラウンド波形をフーリエ変換し（Ｓ２０１）、畳み込み積算部１８により電源／グラウンドジッタ応答とＳ２０１のフーリエ変換結果とを畳み込み積算し（Ｓ２０２）、逆ＦＦＴ計算部１７によりＳ２０２の畳み込み積算結果を逆フーリエ変換してジッタ情報を生成する（Ｓ２０３）。その他の処理は、図２と同様である。
【００５３】
以上のように、本実施形態では、タイミング制約から生成する電源／グラウンドジッタ応答を求め、電源／グラウンドジッタ応答と電源／グラウンドノイズ波形からピリオドジッタを算出し、ピリオドジッタに基づいて遅延時間計算及びタイミング検証を行うようにした。
【００５４】
ピリオドジッタは、論理回路の動作周期と電源ノイズ周期との関係によって大きく変化するものである。このピリオドジッタを用いてタイミング検証を行うことにより、実際の検証で必要なジッタ成分のみ考慮することができ、従来のタイミングジッタを考慮したタイミング検証よりも厳密な値で検証できるため、検証精度を向上することができる。したがって、このタイミング検証結果を用いて回路設計をすることで、論理回路の高速化を図ることができる。
【００５５】
また、本実施形態のタイミング解析システムでは、遅延情報生成部やタイミング解析部の大部分を従来のシステムから変更せずにそのまま構成できるため、効率よくシステムの設計・構築が可能となる。
【００５６】
発明の実施の形態２．
次に、本発明の実施の形態２にかかるタイミング解析システムについて説明する。本実施形態にかかるタイミング解析システムは、遅延情報としてＳＤＦ（Standard Delay Format）ファイルを用いる構成において、実施の形態１と同様に、電源／グラウンドジッタ応答によりピリオドジッタを算出し、ピリオドジッタに基づいてタイミング検証を行うことを特徴としている。
【００５７】
図１５は、本実施形態にかかるタイミング解析システムの構成を示している。図１５において、図１と同一の符号を付されたものは同様の要素であり、それらの説明を適宜省略する。
【００５８】
図に示されるように、このタイミング解析システム２００は、電源／グラウンドジッタ処理部１０、遅延情報・タイミング解析処理部２０を有し、加えて、電源／グラウンドノイズ波形を生成する電源／グラウンドノイズ解析部４１、ＳＤＦファイルからタイミング解析を行うタイミング解析部４２を有している。
【００５９】
各情報を格納する格納部として、タイミング制約格納部３１、電源／グラウンドジッタ応答格納部３２、電源／グラウンドノイズ波形格納部３３、ネットリスト格納部３５、遅延ライブラリ格納部３６、遅延情報格納部３７、タイミング解析結果格納部３９を有し、加えて、ＳＤＦファイルを格納するＳＤＦ格納部４３、インクリメンタルＳＤＦファイルを格納するインクリメンタルＳＤＦ格納部４４、タイミング解析結果を格納するタイミング解析結果格納部４５を有している。
【００６０】
図１６は、図１５のタイミング解析システムによりタイミング解析方法を示している。
【００６１】
まず、遅延情報生成部２１は、ネットリスト格納部３５のネットリストと遅延ライブラリ格納部３６の遅延ライブラリを参照し、遅延情報としてＳＤＦファイルを生成する（Ｓ２０１）。遅延情報生成部２１は、生成したＳＤＦファイルをＳＤＦ格納部４３に格納する。
【００６２】
次いで、タイミング解析部２２は、ＳＤＦ格納部４３のＳＤＦファイルとタイミング制約格納部３１のタイミング制約を参照し、タイミング解析を行う（Ｓ２０２）。タイミング解析部２２は、タイミング解析結果をタイミング解析結果格納部３９に格納する。
【００６３】
次いで、ジッタ応答生成部１１は、タイミング解析結果格納部３９のタイミング解析結果を参照し、タイミング解析結果に含まれるクロック周期およびクロックレイテンシ情報を参照して、電源／グラウンドジッタ応答を生成する（Ｓ２０３）。ジッタ応答生成部１１は、生成した電源／グラウンドジッタ応答を電源／グラウンドジッタ応答格納部３２に格納する。
【００６４】
次いで、ジッタ情報生成部１２は、電源／グラウンドジッタ応答格納部３２の電源／グラウンドジッタ応答を参照し、逆フーリエ変換する（Ｓ２０５）。
【００６５】
一方、Ｓ２０２の後、電源／グラウンドノイズ解析部４１は、タイミング解析結果格納部３９のタイミング解析結果を参照し、電源／グラウンドノイズ波形を生成する（Ｓ２０４）。電源／グラウンドノイズ解析部４１は、生成した電源／グラウンドノイズ波形を電源／グラウンドノイズ波形格納部３３に格納する。
【００６６】
Ｓ２０５とＳ２０４に続いて、ジッタ情報生成部１２は、電源／グラウンドノイズ波形格納部３３の電源／グラウンドノイズ波形とＳ２０５の逆フーリエ変換とを畳み込み積算し、インクリメンタルＳＤＦファイルを生成する（Ｓ２０６）。ジッタ情報生成部１２は、生成したインクリメンタルＳＤＦファイルをインクリメンタルＳＤＦ格納部４４に格納する。
【００６７】
このとき、ジッタ情報生成部１２は、上記の数９〜数１２の右辺の第２項をインクリメンタルＳＤＦの文法に従って記述し、インクリメンタルＳＤＦファイルを生成する。すなわち、インクリメンタルＳＤＦファイルには、個々のセル内遅延時間および配線遅延時間の変動分が含まれており、本実施形態では、電源／グラウンドジッタ応答にも個々のセル内遅延時間および配線遅延時間に対するジッタが含まれている。
【００６８】
次いで、タイミング解析部４２は、タイミング制約格納部３１のタイミング制約、ＳＤＦ格納部４３のＳＤＦファイル、及びインクリメンタルＳＤＦ格納部３２のインクリメンタルＳＤＦファイルを参照し、タイミング解析を行う（Ｓ２０７）。タイミング解析部４２は、タイミング解析結果をタイミング解析結果格納部４５に格納する。
【００６９】
このように、ＳＤＦファイルを用いたタイミング解析システムにおいても、実施の形態１と同様に、ピリオドジッタに基づいてタイミング検証を行うことで、タイミング検証の精度を向上でき、論理回路の高速化を図ることができる。
【００７０】
発明の実施の形態３．
次に、本発明の実施の形態３にかかるタイミングドリブンレイアウトシステムについて説明する。本実施形態にかかるタイミングドリブンレイアウトシステムは、実施の形態１と同様に、電源／グラウンドジッタ応答によりピリオドジッタを算出し、ピリオドジッタに基づいてタイミング検証を行い、検証結果に基づいて回路の配置・配線を行うことを特徴としている。
【００７１】
図１７は、本実施形態にかかるタイミングドリブンレイアウトシステム（自動レイアウトシステム）の構成を示している。図１７において、図１及び図１５と同一の符号を付されたものは同様の要素であり、それらの説明を適宜省略する。
【００７２】
図に示されるように、このタイミングドリブンレイアウトシステム３００は、電源／グラウンドジッタ処理部１０、遅延情報・タイミング解析処理部２０、電源／グラウンドノイズ解析部４１を有し、加えて、回路の配置・配線を行うレイアウト処理部５０を有している。
【００７３】
各情報を格納する格納部として、電源／グラウンドジッタ応答格納部３２、電源／グラウンドノイズ波形格納部３３、ジッタ情報格納部３４、遅延情報格納部３７、タイミング解析結果格納部３９を有し、加えて、配置前のネットリストを格納する配置前ネットリスト格納部５６、配置・配線後のネットリストを格納する配置後ネットリスト格納部５７、ＥＣＯ（Engineering Change Order）情報を格納するＥＣＯ格納部５８、最終的なレイアウトデータを格納するレイアウトデータ格納部５９を有している。
【００７４】
レイアウト処理部５０は、フロアプランを決定するフロアプラン処理部５１、セルを配置する配置処理部５２、クロックツリーを合成するクロックツリー合成処理部５３、セル間を配線する配線処理部５４、レイアウト修正を行うレイアウト修正部５５を有している。
【００７５】
図１８は、図１７のタイミングドリブンレイアウトシステム３００によるタイミングドリブンレイアウト方法（自動レイアウト方法）を示している。この方法では、遅延情報の計算とタイミング解析が繰り返し実行され、ＥＣＯ情報が各配置・配線処理に対してフィードバックされる。
【００７６】
まず、フロアプラン処理部５１は、配置前ネットリスト格納部５６の配置前ネットリストを参照し、フロアプランを決定する（Ｓ３０１）。フロアプラン処理部５１は、決定したフロアプランを配置処理部５２に出力する。
【００７７】
次いで、配置処理部５２は、決定したフロアプランにしたがってセルを配置する（Ｓ３０２）。配置処理部５２は、セル配置後のネットリストを配置後ネットリスト格納部５７に格納する。
【００７８】
次いで、クロックツリー合成処理部５３は、配置後ネットリスト格納部５７のセル配置後のネットリストを参照し、クロックツリーを合成する（Ｓ３０３）。クロックツリー合成処理部５３は、合成したクロックツリーを含むネットリストを配置後ネットリスト格納部５７に格納する。
【００７９】
次いで、配線処理部５４は、配置後ネットリスト格納部５７のクロックツリー合成後のネットリストを参照し、セル間を配線する（Ｓ３０４）。配線処理部５４は、配線後のネットリストを配置後ネットリスト格納部５７に格納する。
【００８０】
次いで、遅延情報生成部２１は、配置後ネットリスト格納部５７の配置・配線後のネットリストを参照するとともに、後のＳ３１０で生成されるジッタ情報を参照し、遅延情報を生成する（Ｓ３０５）。遅延情報生成部２１は、生成した遅延情報を遅延情報格納部３７に格納する。
【００８１】
次いで、タイミング解析部２２は、遅延情報格納部３７の遅延情報を参照し、タイミング解析を行う（Ｓ３０６）。タイミング解析部２２は、タイミング解析結果をタイミング解析結果格納部３９に格納する。
【００８２】
次いで、ジッタ応答生成部１１は、タイミング解析結果格納部３９のタイミング解析結果を参照し、電源／グラウンドジッタ応答を生成する（Ｓ３０７）。ジッタ応答生成部１１は、生成した電源／グラウンドジッタ応答を電源／グラウンドジッタ応答格納部３２に格納する。
【００８３】
次いで、ジッタ情報生成部１２は、電源／グラウンドジッタ応答格納部３２の電源／グラウンドジッタ応答を参照し、逆フーリエ変換する（Ｓ３０９）。
【００８４】
また、Ｓ３０６の後、電源／グラウンドノイズ解析部４１は、タイミング解析結果格納部３９のタイミング解析結果を参照し、電源／グラウンドノイズ波形を生成する（Ｓ３０８）。電源／グラウンドノイズ解析部４１は、生成した電源／グラウンドノイズ波形を電源／グラウンドノイズ波形格納部３３に格納する。
【００８５】
Ｓ３０９とＳ３０８に続いて、ジッタ情報生成部１２は、電源／グラウンドノイズ波形格納部３３の電源／グラウンドノイズ波形とＳ３０９の逆フーリエ変換結果とを畳み込み積算し、ジッタ情報を生成する（Ｓ３１０）。ジッタ情報生成部１２は、生成したジッタ情報をジッタ情報格納部３４に格納し、このジッタ情報は、Ｓ３０５にフィードバックされて遅延情報生成に用いられる。
【００８６】
一方、Ｓ３０６の後、タイミング解析部２２は、タイミング解析結果に基づいて、ＥＣＯ情報を生成する（Ｓ３１１）。タイミング解析部２２は、生成したＥＣＯ情報をＥＣＯ格納部５８に格納する。
【００８７】
次いで、レイアウト修正部５５は、ＥＣＯ格納部３８のＥＣＯ情報を参照し、再レイアウトするかどうか判定する（Ｓ３１２）。再レイアウトする場合、再レイアウトに必要な情報をフロアプラン処理部５１、配置処理部５２、クロックツリー合成処理部５３、配線処理部５４に出力し、Ｓ３０１から再度、配置・配線処理を行う。再レイアウトしない場合、配線処理部５４は、レイアウトデータをレイアウトデータ格納部５９に格納する。
【００８８】
このように、タイミングドリブンレイアウトシステムにおいても、実施の形態１と同様に、ピリオドジッタに基づいてタイミング検証を行うことで、タイミング検証の精度を向上することができ、論理回路の高速化できる配置・配線が可能となる。
【００８９】
発明の実施の形態４．
次に、本発明の実施の形態４にかかる協調設計システムについて説明する。本実施形態にかかる協調設計システムは、実施の形態１と同様に、電源／グラウンドジッタ応答によりピリオドジッタを算出し、ピリオドジッタに基づいて、再度、協調設計を行うことを特徴としている。
【００９０】
図１９は、本実施形態にかかる協調設計システムの構成を示している。図１９において、図１及び図１５と同一の符号を付されたものは同様の要素であり、それらの説明を適宜省略する。
【００９１】
この協調設計システム４００は、ＬＳＩとパッケージ（Interposer）を協調設計（コ・デザイン）するシステムである。本来、電源／グラウンドノイズは、パッケージやＰＣＢボードを含む大規模な系をモデリングして解析すべき事象であるが、従来は解析に必要な情報処理装置の性能や解析の必要性が低かった為、あまり実施されていなかった。近年、ＬＳＩの動作周波数が高速化することによって解析の必要性が急速に高まっており、この協調設計システム４００は、パッケージによる電源／グラウンドノイズの考慮してタイミング解析を行うものである。
【００９２】
図に示されるように、この協調設計システム４００は、電源／グラウンドジッタ処理部１０を有し、加えて、パッケージの設計を行うパッケージ設計システム７１、ＬＳＩ／チップの設計を行うＬＳＩ設計システム７２、パッケージとＬＳＩの電源／グラウンドノイズを解析する電源／グラウンドノイズ解析システム６０、ジッタ情報を判定するジッタ情報判定部７３を有している。
【００９３】
各情報を格納する格納部として、タイミング制約格納部３１、電源／グラウンドジッタ応答格納部３２、電源／グラウンドノイズ波形格納部３３、ジッタ情報格納部３４に加えて、パッケージデータを格納するパッケージデータ格納部７４、パッケージモデルを格納するパッケージモデル格納部７５、ＬＳＩ／チップデータを格納するＬＳＩ／チップデータ格納部７６、ＬＳＩ／チップモデルを格納するＬＳＩ／チップモデル格納部７７を有している。
【００９４】
電源／グラウンドノイズ解析システム６０は、パッケージモデルを生成するパッケージ電磁界解析部（電磁界シミュレータ）６１、ＬＳＩ／チップモデルを生成するＬＳＩ電気モデル生成部、電源／グラウンドノイズを解析する電源／グラウンドノイズ解析部４１を有している。
【００９５】
図２０は、図１９の協調設計システム４００による協調設計方法を示している。
【００９６】
まず、パッケージ設計システム７１は、パッケージデータを生成しパッケージデータ格納部７４に格納するとともに（Ｓ４０１）、ＬＳＩ設計システム７２は、ＬＳＩ／チップデータを生成しＬＳＩチップデータ格納部７６に格納する（Ｓ４０３）。
【００９７】
Ｓ４０１に続いて、パッケージ電磁界解析部６１は、パッケージデータ格納部７４のパッケージデータを参照し、パッケージパッケージモデルを生成しパッケージモデル格納部７５に格納する（Ｓ４０２）。パッケージモデルのフォーマットには、Ｓパラメータ形式とＳｐｉｃｅネットリスト形式の２種類が存在し、このフォーマットに合わせてパッケージモデルを出力する。
【００９８】
Ｓ４０３に続いて、ＬＳＩ電気モデル生成部６２は、ＬＳＩ／チップデータ格納部７６のＬＳＩ／チップデータを参照し、ＬＳＩ／チップモデルを生成しＬＳＩ／チップモデル格納部７７に格納する（Ｓ４０４）。
【００９９】
Ｓ４０２，Ｓ４０４の後、電源／グラウンドノイズ解析部４１は、パッケージモデル格納部７５のパッケージモデルとＬＳＩ／チップモデル格納部７７のＬＳＩ／チップモデルを参照し、電源／グラウンドノイズを解析して電源／グランドノイズ波形を生成する（Ｓ４０５）。電源／グラウンドノイズ解析部４１は、生成した電源／グラウンドノイズ波形を電源／グラウンドノイズ波形格納部３３に格納する。
【０１００】
次いで、ジッタ応答生成部１１は、タイミング制約格納部３１のタイミング制約を参照し、電源／グラウンドジッタ応答を生成する（Ｓ４０６）。ジッタ応答生成部１１は、生成した電源／グラウンドジッタ応答を電源／グラウンドジッタ応答格納部３２に格納する。
【０１０１】
次いで、ジッタ情報生成部１２は、電源／グラウンドジッタ応答格納部３２の電源／グラウンドジッタ応答を参照し、逆フーリエ変換する（Ｓ４０７）。
【０１０２】
次いで、ジッタ情報生成部１２は、電源／グラウンドノイズ波形格納部３３の電源／グラウンドノイズ波形とＳ４０７の逆フーリエ変換結果とを畳み込み積算しジッタ情報を生成する（Ｓ４０８）。ジッタ情報生成部１２は、生成したジッタ情報をジッタ情報格納部３４に格納する。
【０１０３】
次いで、ジッタ情報判定部は、ジッタ情報格納部３４のジッタ情報を参照し、ピリオドジッタ値がタイミング違反かどうか判定する（Ｓ４０９）。ジッタ情報判定部７３は、ピリオドジッタ値を参照し、あらかじめ設計仕様として定義されたタイミングマージン値と大小関係を比較し、ピリオドジッタ値がタイミングマージン値以上であった場合は、タイミング違反として、Ｓ４０１，Ｓ４０３からパッケージ設計およびＬＳＩ設計を再度実施する。ピリオドジッタ値がタイミングマージン値より小さい場合、タイミング違反ではないので、協調設計を終了する。
【０１０４】
このように、ＬＳＩとパッケージの協調設計システムにおいても、実施の形態１と同様に、ピリオドジッタに基づいてタイミング検証を行うことで、タイミング検証の精度を向上することができ、論理回路の高速化できるパッケージ・ＬＳＩの協調設計が可能となる。
【０１０５】
その他の発明の実施の形態．
上述のタイミング解析システム１００，２００、タイミングドリブンレイアウトシステム３００、協調設計システム４００は、例えば、パーソナルコンピュータやサーバコンピュータ等のコンピュータにより構成されている。
【０１０６】
図２１は、これらのシステムを実現するためのハードウェア構成の例を示している。例えば、このシステムは、中央処理装置（ＣＰＵ）５０１とメモリ５０２とを含んでいる。ＣＰＵ５０１とメモリ５０２とは、バスを介して補助記憶装置としてのハードディスク装置（ＨＤＤ）５０３に接続される。このシステムは、典型的には、ユーザ・インターフェース・ハードウェアを備える。ユーザ・インターフェース・ハードウェアとしては、例えば、入力をするためのポインティング・デバイス（マウス、ジョイスティック等）やキーボード等の入力装置５０４や、視覚データをユーザに提示するための液晶ディスプレイなどの表示装置５０５がある。ハードディスク装置５０３等の記憶媒体にはオペレーティングシステムと共同してＣＰＵ５０１等に命令を与え、このシステムの各部の機能を実施するためのコンピュータ・プログラムを記憶することができる。すなわち、プログラムがメモリ５０２上に展開され、ＣＰＵ５０１がプログラムに従って処理を行い、他のハードウェア構成と協働することによって、図１、図１５、図１７、図１９のシステムの各ブロックが構成されている。図２、図１６、図１８、図２０の方法は、ＣＰＵ５０１において所定のプログラムが実行されることで実現されている。尚、これらのシステムは、単一のコンピュータでなくとも、複数のコンピュータによって構成することも可能である。
【０１０７】
尚、上述の実施の形態に限らず、このほか、本発明の要旨を逸脱しない範囲で種々の変形、実施が可能である。
【図面の簡単な説明】
【０１０８】
【図１】本発明にかかるタイミング解析システムの構成図である。
【図２】本発明にかかるタイミング解析方法を示すフローチャートである。
【図３】本発明にかかるタイミング解析方法を説明するための回路図である。
【図４】本発明にかかるタイミング解析方法を説明するためのタイミングチャートである。
【図５】本発明にかかるタイミング解析方法で用いられる電源／グランドジッタ応答の波形図である。
【図６】本発明にかかるタイミング解析方法を説明するためのタイミングチャートである。
【図７】本発明にかかるタイミング解析方法で用いられる電源／グランドジッタ応答の波形図である。
【図８】本発明にかかるタイミング解析方法で用いられる電源／グランドジッタ応答の波形図である。
【図９】本発明にかかるタイミング解析方法で用いられる電源／グランドジッタ応答の波形図である。
【図１０】本発明にかかるタイミング解析方法で用いられる電源／グランドジッタ応答の波形図である。
【図１１】本発明にかかるタイミング解析方法を説明するための回路図である。
【図１２】本発明にかかるタイミング解析方法を説明するための回路図である。
【図１３】本発明にかかるタイミング解析方法を説明するための回路図である。
【図１４】本発明にかかるタイミング解析方法を示すフローチャートである。
【図１５】本発明にかかるタイミング解析システムの構成図である。
【図１６】本発明にかかるタイミング解析方法を示すフローチャートである。
【図１７】本発明にかかるタイミングドリブンレイアウトシステムの構成図である。
【図１８】本発明にかかるタイミングドリブンレイアウト方法を示すフローチャートである。
【図１９】本発明にかかる協調設計システムの構成図である。
【図２０】本発明にかかる協調設計方法を示すフローチャートである。
【図２１】本発明にかかるシステムのハードウェア構成図である。
【図２２】ピリオドジッタとタイミングジッタを説明するための波形図である。
【図２３】従来のタイミング解析システムの構成図である。
【図２４】従来のタイミング解析方法を説明するための回路図である。
【符号の説明】
【０１０９】
１０  電源／グラウンドジッタ処理部
１１  ジッタ応答生成部
１２  ジッタ情報生成部
１３  データ取得部
１４  周波数感度計算部
１５  データ取得部
１６  ＦＦＴ計算部
１７  逆ＦＦＴ計算部
１８  畳み込み積算部
２０  遅延情報・タイミング解析処理部
２１  遅延情報生成部
２２  タイミング解析部
２３  データ取得部
２４  遅延時間計算部
２５  データ取得部
２６  タイミング計算部
３１  タイミング制約格納部
３２  電源／グラウンドジッタ応答格納部
３３  電源／グラウンドノイズ波形格納部
３４  ジッタ情報格納部
３５  ネットリスト格納部
３６  遅延ライブラリ格納部
３７  遅延情報格納部
３８  タイミング制約格納部
３９  タイミング解析結果格納部
４１  電源／グラウンドノイズ解析部
４２  タイミング解析部
４３  ＳＤＦ格納部
４４  インクリメンタルＳＤＦ格納部
４５  タイミング結果格納部
５０  レイアウト処理部
５１  フロアプラン処理部
５２  配置処理部
５３  クロックツリー合成部
５４  配線処理部
５５  レイアウト修正部
５６  配置前ネットリスト格納部
５７  配置後ネットリスト格納部
５８  ＥＣＯ格納部
５９  レイアウトデータ格納部
６０  電源／グラウンドノイズ解析システム
６１  パッケージ電磁界解析部
６２  ＬＳＩ電気モデル生成部
７１  パッケージ設計システム
７２  ＬＳＩ設計システム
７３  ジッタ情報判定部
７４  パッケージデータ格納部７４
７５  パッケージモデル格納部
７６  ＬＳＩ／チップデータ格納部
７７  ＬＳＩ／チップモデル格納部
１００，２００  タイミング解析システム
３００  タイミングドリブンレイアウトシステム
４００  協調設計システム
【図１】
0004554509.tif 000015
【図２】
0004554509.tif 000016
【図３】
0004554509.tif 000017
【図４】
0004554509.tif 000018
【図５】
0004554509.tif 000019
【図６】
0004554509.tif 000020
【図７】
0004554509.tif 000021
【図８】
0004554509.tif 000022
【図９】
0004554509.tif 000023
【図１０】
0004554509.tif 000024
【図１１】
0004554509.tif 000025
【図１２】
0004554509.tif 000026
【図１３】
0004554509.tif 000027
【図１４】
0004554509.tif 000028
【図１５】
0004554509.tif 000029
【図１６】
0004554509.tif 000030
【図１７】
0004554509.tif 000031
【図１８】
0004554509.tif 000032
【図１９】
0004554509.tif 000033
【図２０】
0004554509.tif 000034
【図２１】
0004554509.tif 000035
【図２２】
0004554509.tif 000036
【図２３】
0004554509.tif 000037
【図２４】
0004554509.tif 000038