(57)【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、
直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備え、
前記ＭＯＳトランジスタは、前記半導体基板の表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の表面に形成されたゲート電極と、該ゲート電極の両側において前記半導体基板の表面に形成された不純物拡散領域とを含み、
前記キャパシタは、前記半導体基板の表面に形成された不純物拡散領域と、該不純物拡散領域の表面に形成された絶縁膜と、該絶縁膜の表面に形成され、基準電位を受ける平板電極とを含み、
前記ロジック回路のＭＯＳトランジスタのゲート絶縁膜の膜厚と前記メモリセルのＭＯＳトランジスタのゲート絶縁膜の膜厚と前記キャパシタの絶縁膜の膜厚とは同じであり、かつ前記ロジック回路のＭＯＳトランジスタのゲート電極と前記メモリセルのＭＯＳトランジスタのゲート電極と前記キャパシタの平板電極とは、同一配線層で形成され、
前記メモリセルのＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタであり、
前記半導体記憶装置は、
さらに、前記ＮチャネルＭＯＳトランジスタのゲートに接続されたワード線、
それらのうちのいずれか一方が前記ＮチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線、
前記第１のビット線と第１のノードとの間に接続された第１のＰチャネルＭＯＳトランジスタ、
前記第２のビット線と第２のノードとの間に接続された第２のＰチャネルＭＯＳトランジスタ、および
前記メモリセルにデータ信号を書込むための書込回路を備え、
前記書込回路は、
前記第１および第２のＰチャネルＭＯＳトランジスタのゲートに接地電位を与えて前記第１および第２のＰチャネルＭＯＳトランジスタを導通させるステップ、
前記ワード線に電源電位よりも高い昇圧電位を与えて前記メモリセルのＮチャネルＭＯＳトランジスタを導通させるステップ、
外部から与えられた書込データ信号に従って、前記第１および第２のノードのうちのいずれか一方のノードを前記電源電位にするとともに他方のノードを前記接地電位にするステップ、および
前記第１および第２のＰチャネルＭＯＳトランジスタのゲートに前記接地電位よりも低い負電位を与えるとともに、前記ワード線に前記電源電位を与えるステップを実行する、半導体記憶装置。
【請求項２】
前記第１および第２のＰチャネルＭＯＳトランジスタの各々のしきい値電圧の絶対値は、前記昇圧電位と前記電源電位の差の電圧に略等しくなるように設定されている、請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
前記ワード線は２本設けられ、
２つのメモリセルのＮチャネルＭＯＳトランジスタのゲートは、それぞれ２本のワード線に接続され、
２つのメモリセルのＮチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
２つのメモリセルのＮチャネルＭＯＳトランジスタのゲートは、ともに前記ワード線に接続され、
２つのメモリセルのＮチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項１または請求項２に記載の半導体記憶装置。
【請求項５】
ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、
直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備え、
前記ＭＯＳトランジスタは、前記半導体基板の表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の表面に形成されたゲート電極と、該ゲート電極の両側において前記半導体基板の表面に形成された不純物拡散領域とを含み、
前記キャパシタは、前記半導体基板の表面に形成された不純物拡散領域と、該不純物拡散領域の表面に形成された絶縁膜と、該絶縁膜の表面に形成され、基準電位を受ける平板電極とを含み、
前記ロジック回路のＭＯＳトランジスタのゲート絶縁膜の膜厚と前記メモリセルのＭＯＳトランジスタのゲート絶縁膜の膜厚と前記キャパシタの絶縁膜の膜厚とは同じであり、かつ前記ロジック回路のＭＯＳトランジスタのゲート電極と前記メモリセルのＭＯＳトランジスタのゲート電極と前記キャパシタの平板電極とは、同一配線層で形成され、
前記メモリセルのＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであり、
前記半導体記憶装置は、
さらに、前記ＰチャネルＭＯＳトランジスタのゲートに接続されたワード線、
それらのうちのいずれか一方が前記ＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線、
前記第１のビット線と第１のノードとの間に接続された第１のＮチャネルＭＯＳトランジスタ、
前記第２のビット線と第２のノードとの間に接続された第２のＮチャネルＭＯＳトランジスタ、および
前記メモリセルにデータ信号を書込むための書込回路を備え、
前記書込回路は、
前記第１および第２のＮチャネルＭＯＳトランジスタのゲートに電源電位を与えて前記第１および第２のＮチャネルＭＯＳトランジスタを導通させるステップ、
前記ワード線に接地電位よりも低い負電位を与えて前記メモリセルのＰチャネルＭＯＳトランジスタを導通させるステップ、
外部から与えられた書込データ信号に従って、前記第１および第２のノードのうちのいずれか一方のノードを前記電源電位にするとともに他方のノードを前記接地電位にするステップ、および
前記第１および第２のＮチャネルＭＯＳトランジスタのゲートに前記電源電位よりも高い昇圧電位を与えるとともに、前記ワード線に前記接地電位を与えるステップを実行する、半導体記憶装置。
【請求項６】
前記第１および第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、前記接地電位と前記負電位の差の電圧に略等しくなるように設定されている、請求項５に記載の半導体記憶装置。
【請求項７】
前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
前記ワード線は２本設けられ、
２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートは、それぞれ２本のワード線に接続され、
２つのメモリセルのＰチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項５または請求項６に記載の半導体記憶装置。
【請求項８】
前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートは、ともに前記ワード線に接続され、
２つのメモリセルのＰチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項５または請求項６に記載の半導体記憶装置。
【請求項９】
ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、
直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備え、
前記ＭＯＳトランジスタは、前記半導体基板の表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の表面に形成されたゲート電極と、該ゲート電極の両側において前記半導体基板の表面に形成された不純物拡散領域とを含み、
前記キャパシタは、前記半導体基板の表面に形成された不純物拡散領域と、該不純物拡散領域の表面に形成された絶縁膜と、該絶縁膜の表面に形成され、基準電位を受ける平板電極とを含み、
前記ロジック回路のＭＯＳトランジスタのゲート絶縁膜の膜厚と前記メモリセルのＭＯＳトランジスタのゲート絶縁膜の膜厚と前記キャパシタの絶縁膜の膜厚とは同じであり、かつ前記ロジック回路のＭＯＳトランジスタのゲート電極と前記メモリセルのＭＯＳトランジスタのゲート電極と前記キャパシタの平板電極とは、同一配線層で形成され、
前記メモリセルのＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタであり、
前記半導体記憶装置は、
さらに、前記ＮチャネルＭＯＳトランジスタのゲートに接続されたワード線、
それらのうちのいずれか一方が前記ＮチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線、および
前記メモリセルにデータ信号を書込むための書込回路を備え、
前記書込回路は、
前記ワード線に電源電位よりも高い昇圧電位を与えて前記メモリセルのＮチャネルＭＯＳトランジスタを導通させるステップ、
前記第１および第２のビット線に前記電源電位を与えるステップ、
前記ワード線に前記電源電位を与えるステップ、および
外部から与えられた書込データ信号に従って、前記第１および第２のビット線のうちのいずれか一方のビット線を前記電源電位にするとともに他方のビット線を接地電位にするステップを実行する、半導体記憶装置。
【請求項１０】
前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
前記ワード線は２本設けられ、
２つのメモリセルのＮチャネルＭＯＳトランジスタのゲートは、それぞれ２本のワード線に接続され、
２つのメモリセルのＮチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項９に記載の半導体記憶装置。
【請求項１１】
前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
２つのメモリセルのＮチャネルＭＯＳトランジスタのゲートは、ともに前記ワード線に接続され、
２つのメモリセルのＮチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項９に記載の半導体記憶装置。
【請求項１２】
ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、
直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備え、
前記ＭＯＳトランジスタは、前記半導体基板の表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の表面に形成されたゲート電極と、該ゲート電極の両側において前記半導体基板の表面に形成された不純物拡散領域とを含み、
前記キャパシタは、前記半導体基板の表面に形成された不純物拡散領域と、該不純物拡散領域の表面に形成された絶縁膜と、該絶縁膜の表面に形成され、基準電位を受ける平板電極とを含み、
前記ロジック回路のＭＯＳトランジスタのゲート絶縁膜の膜厚と前記メモリセルのＭＯＳトランジスタのゲート絶縁膜の膜厚と前記キャパシタの絶縁膜の膜厚とは同じであり、かつ前記ロジック回路のＭＯＳトランジスタのゲート電極と前記メモリセルのＭＯＳトランジスタのゲート電極と前記キャパシタの平板電極とは、同一配線層で形成され、
前記メモリセルのＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであり、
前記半導体記憶装置は、
さらに、前記ＰチャネルＭＯＳトランジスタのゲートに接続されたワード線、
それらのうちのいずれか一方が前記ＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線、および
前記メモリセルにデータ信号を書込むための書込回路を備え、
前記書込回路は、
前記ワード線に接地電位よりも低い負電位を与えて前記メモリセルのＰチャネルＭＯＳトランジスタを導通させるステップ、
前記第１および第２のビット線に前記接地電位を与えるステップ、
前記ワード線に前記接地電位を与えるステップ、および
外部から与えられた書込データ信号に従って、前記第１および第２のビット線のうちのいずれか一方のビット線を電源電位にするとともに他方のビット線を前記接地電位にするステップを実行する、半導体記憶装置。
【請求項１３】
前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
前記ワード線は２本設けられ、
２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートは、それぞれ２本のワード線に接続され、
２つのメモリセルのＰチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項１２に記載の半導体記憶装置。
【請求項１４】
前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートは、ともに前記ワード線に接続され、
２つのメモリセルのＰチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項１２に記載の半導体記憶装置。
【請求項１５】
ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、
直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備え、
前記ＭＯＳトランジスタは、前記半導体基板の表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の表面に形成されたゲート電極と、該ゲート電極の両側において前記半導体基板の表面に形成された不純物拡散領域とを含み、
前記キャパシタは、前記半導体基板の表面に形成された不純物拡散領域と、該不純物拡散領域の表面に形成された絶縁膜と、該絶縁膜の表面に形成され、基準電位を受ける平板電極とを含み、
前記ロジック回路のＭＯＳトランジスタのゲート絶縁膜の膜厚と前記メモリセルのＭＯＳトランジスタのゲート絶縁膜の膜厚と前記キャパシタの絶縁膜の膜厚とは同じであり、かつ前記ロジック回路のＭＯＳトランジスタのゲート電極と前記メモリセルのＭＯＳトランジスタのゲート電極と前記キャパシタの平板電極とは、同一配線層で形成され、
前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
２つのメモリセルのうちの一方のメモリセルのＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであり、他方のメモリセルのＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであり、
前記半導体記憶装置は、
さらに、それぞれ前記ＮチャネルＭＯＳトランジスタのゲートおよび前記ＰチャネルＭＯＳトランジスタのゲートに接続された第１および第２のワード線、
それらのうちのいずれか一方が前記ＮチャネルＭＯＳトランジスタのソースおよび前記ＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線、および
前記２つのメモリセルにデータ信号を書込むための書込回路を備え、
前記書込回路は、
前記第１および第２のワード線にそれぞれ電源電位および接地電位を与えて前記ＮチャネルＭＯＳトランジスタおよび前記ＰチャネルＭＯＳトランジスタを導通させるステップ、および
外部から与えられた書込データ信号に従って、前記第１および第２のビット線のうちのいずれか一方のビット線を前記電源電位にするとともに他方のビット線を前記接地電位にするステップを実行する、半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、半導体基板上に形成された半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）では、高集積化が進められた結果、メモリセルのキャパシタは複雑な立体構造にされている。このようなＤＲＡＭをシステムＬＳＩに搭載するためには、通常のＣＭＯＳロジックプロセスに加え、ＤＲＡＭのメモリセルのキャパシタを形成するためのプロセスステップと、立体構造を持つキャパシタと周辺回路部との段差を低減するための平坦化ステップとが必要となる。このため、ＤＲＡＭをシステムＬＳＩに搭載すると、プロセスステップが大幅に増大し、チップコストが高くなるという問題があった。
【０００３】
一方、スタティックランダムアクセスメモリ（以下、ＳＲＡＭと称す）のメモリセルは、キャパシタを有しないので、ＣＭＯＳロジックプロセスのみで形成される。したがって、ＳＲＡＭをシステムＬＳＩに搭載すれば、ＤＲＡＭをシステムＬＳＩに搭載する場合の問題点は解消される。
【０００４】
【発明が解決しようとする課題】
しかし、ＳＲＡＭには、次のような問題点がある。すなわち、ＤＲＡＭでは微細加工技術の進展とともにメモリセルサイズの縮小化が進められ、たとえば０．１８μｍＤＲＡＭプロセスでは０．３平方μｍのメモリセルが実現されている。一方、ＳＲＡＭでは、メモリセルは２つのＰチャネルＭＯＳトランジスタと４つのＮチャネルＭＯＳトランジスタで構成されており、Ｐ型ウェルとＮ型ウェルの間の分離距離の制約などを受けるため、微細加工技術が進展してもＤＲＡＭほどにはメモリセルサイズの縮小化は進んでいない。たとえば０．１８μｍＣＭＯＳロジックプロセスを用いたＳＲＡＭメモリセルは７平方μｍ程度であり、ＤＲＡＭメモリセルの２０倍以上もある。したがって、ＳＲＡＭではメモリ容量が増大するとチップサイズが大幅に大きくなるため、メモリ容量が４Ｍビット以上のＳＲＡＭをシステムＬＳＩに搭載することが極めて困難となる。
【０００５】
このためＳＲＡＭは、従来、プロセッサに対するキャッシュメモリ、レジスタファイルメモリなどとして用いられてきたが、ＤＲＡＭに不可欠なデータのリフレッシュに係る複雑なメモリコントロールが不要であることから、携帯情報端末などではメインメモリとしても用いられている。
【０００６】
しかし、携帯情報端末においても、動画像が取扱われるようになって機能が大幅に向上してきており、大容量のメモリが必要になっている。
【０００７】
それゆえに、この発明の主たる目的は、低価格で大容量の半導体記憶装置を提供することである。
【０００８】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備える。ＭＯＳトランジスタは、半導体基板の表面に形成されたゲート絶縁膜と、そのゲート絶縁膜の表面に形成されたゲート電極と、そのゲート電極の両側において半導体基板の表面に形成された不純物拡散領域とを含む。キャパシタは、半導体基板の表面に形成された不純物拡散領域と、その不純物拡散領域の表面に形成された絶縁膜と、その絶縁膜の表面に形成され、基準電位を受ける平板電極とを含む。ここで、ロジック回路のＭＯＳトランジスタのゲート絶縁膜の膜厚とメモリセルのＭＯＳトランジスタのゲート絶縁膜の膜厚とキャパシタの絶縁膜の膜厚とは同じであり、かつロジック回路のＭＯＳトランジスタのゲート電極とメモリセルのＭＯＳトランジスタのゲート電極とキャパシタの平板電極とは、同一配線層で形成されている。
【００１０】
また、メモリセルのＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタである。半導体記憶装置は、さらに、ＮチャネルＭＯＳトランジスタのゲートに接続されたワード線と、それらのうちのいずれか一方がＮチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、第１のビット線と第１のノードとの間に接続された第１のＰチャネルＭＯＳトランジスタと、第２のビット線と第２のノードとの間に接続された第２のＰチャネルＭＯＳトランジスタと、メモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、第１および第２のＰチャネルＭＯＳトランジスタのゲートに接地電位を与えて第１および第２のＰチャネルＭＯＳトランジスタを導通させるステップと、ワード線に電源電位よりも高い昇圧電位を与えてメモリセルのＮチャネルＭＯＳトランジスタを導通させるステップと、外部から与えられた書込データ信号に従って、第１および第２のノードのうちのいずれか一方のノードを電源電位にするとともに他方のノードを接地電位にするステップと、第１および第２のＰチャネルＭＯＳトランジスタのゲートに接地電位よりも低い負電位を与えるとともに、ワード線に電源電位を与えるステップとを実行する。
【００１１】
また好ましくは、第１および第２のＰチャネルＭＯＳトランジスタの各々のしきい値電圧の絶対値は、昇圧電位と電源電位の差の電圧に略等しくなるように設定されている。
【００１２】
また好ましくは、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶する。ワード線は２本設けられ、２つのメモリセルのＮチャネルＭＯＳトランジスタのゲートはそれぞれ２本のワード線に接続され、２つのメモリセルのＮチャネルＭＯＳトランジスタのソースはそれぞれ第１および第２のビット線に接続されている。
【００１３】
また好ましくは、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶する。２つのメモリセルのＮチャネルＭＯＳトランジスタのゲートはともにワード線に接続され、２つのメモリセルのＮチャネルＭＯＳトランジスタのソースはそれぞれ第１および第２のビット線に接続されている。
【００１４】
また、この発明に係る他の半導体記憶装置は、ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備える。ＭＯＳトランジスタは、半導体基板の表面に形成されたゲート絶縁膜と、そのゲート絶縁膜の表面に形成されたゲート電極と、そのゲート電極の両側において半導体基板の表面に形成された不純物拡散領域とを含む。キャパシタは、半導体基板の表面に形成された不純物拡散領域と、その不純物拡散領域の表面に形成された絶縁膜と、その絶縁膜の表面に形成され、基準電位を受ける平板電極とを含む。ここで、ロジック回路のＭＯＳトランジスタのゲート絶縁膜の膜厚とメモリセルのＭＯＳトランジスタのゲート絶縁膜の膜厚とキャパシタの絶縁膜の膜厚とは同じであり、かつロジック回路のＭＯＳトランジスタのゲート電極とメモリセルのＭＯＳトランジスタのゲート電極とキャパシタの平板電極とは、同一配線層で形成されている。
また、メモリセルのＭＯＳトランジスタはＰチャネルＭＯＳトランジスタである。半導体記憶装置は、さらに、ＰチャネルＭＯＳトランジスタのゲートに接続されたワード線と、それらのうちのいずれか一方がＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、第１のビット線と第１のノードとの間に接続された第１のＮチャネルＭＯＳトランジスタと、第２のビット線と第２のノードとの間に接続された第２のＮチャネルＭＯＳトランジスタと、メモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、第１および第２のＮチャネルＭＯＳトランジスタのゲートに電源電位を与えて第１および第２のＮチャネルＭＯＳトランジスタを導通させるステップと、ワード線に接地電位よりも低い負電位を与えてメモリセルのＰチャネルＭＯＳトランジスタを導通させるステップと、外部から与えられた書込データ信号に従って、第１および第２のノードのうちのいずれか一方のノードを電源電位にするとともに他方のノードを接地電位にするステップと、第１および第２のＮチャネルＭＯＳトランジスタのゲートに電源電位よりも高い昇圧電位を与えるとともに、ワード線に接地電位を与えるステップとを実行する。
【００１５】
また好ましくは、第１および第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、接地電位と負電位の差の電圧に略等しくなるように設定されている。
【００１６】
また好ましくは、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶する。ワード線は２本設けられ、２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートはそれぞれ２本のワード線に接続され、２つのメモリセルのＰチャネルＭＯＳトランジスタのソースはそれぞれ第１および第２のビット線に接続されている。
【００１７】
また好ましくは、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶する。２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートはともにワード線に接続され、２つのメモリセルのＰチャネルＭＯＳトランジスタのソースはそれぞれ第１および第２のビット線に接続されている。
【００１８】
また、この発明に係るさらに他の半導体記憶装置は、ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備える。ＭＯＳトランジスタは、半導体基板の表面に形成されたゲート絶縁膜と、そのゲート絶縁膜の表面に形成されたゲート電極と、そのゲート電極の両側において半導体基板の表面に形成された不純物拡散領域とを含む。キャパシタは、半導体基板の表面に形成された不純物拡散領域と、その不純物拡散領域の表面に形成された絶縁膜と、その絶縁膜の表面に形成され、基準電位を受ける平板電極とを含む。ここで、ロジック回路のＭＯＳトランジスタのゲート絶縁膜の膜厚とメモリセルのＭＯＳトランジスタのゲート絶縁膜の膜厚とキャパシタの絶縁膜の膜厚とは同じであり、かつロジック回路のＭＯＳトランジスタのゲート電極とメモリセルのＭＯＳトランジスタのゲート電極とキャパシタの平板電極とは、同一配線層で形成されている。
また、メモリセルのＭＯＳトランジスタはＮチャネルＭＯＳトランジスタである。半導体記憶装置は、さらに、ＮチャネルＭＯＳトランジスタのゲートに接続されたワード線と、それらのうちのいずれか一方がＮチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、メモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、ワード線に電源電位よりも高い昇圧電位を与えてメモリセルのＮチャネルＭＯＳトランジスタを導通させるステップと、第１および第２のビット線に電源電位を与えるステップと、ワード線に電源電位を与えるステップと、外部から与えられた書込データ信号に従って、第１および第２のビット線のうちのいずれか一方のビット線を電源電位にするとともに他方のビット線を接地電位にするステップとを実行する。
【００１９】
また好ましくは、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶する。ワード線は２本設けられ、２つのメモリセルのＮチャネルＭＯＳトランジスタのゲートはそれぞれ２本のワード線に接続され、２つのメモリセルのＮチャネルＭＯＳトランジスタのソースはそれぞれ第１および第２のビット線に接続されている。
【００２０】
また好ましくは、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶する。２つのメモリセルのＮチャネルＭＯＳトランジスタのゲートはともにワード線に接続され、２つのメモリセルのＮチャネルＭＯＳトランジスタのソースはそれぞれ第１および第２のビット線に接続されている。
【００２１】
また、この発明に係るさらに他の半導体記憶装置は、ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備える。ＭＯＳトランジスタは、半導体基板の表面に形成されたゲート絶縁膜と、そのゲート絶縁膜の表面に形成されたゲート電極と、そのゲート電極の両側において半導体基板の表面に形成された不純物拡散領域とを含む。キャパシタは、半導体基板の表面に形成された不純物拡散領域と、その不純物拡散領域の表面に形成された絶縁膜と、その絶縁膜の表面に形成され、基準電位を受ける平板電極とを含む。ここで、ロジック回路のＭＯＳトランジスタのゲート絶縁膜の膜厚とメモリセルのＭＯＳトランジスタのゲート絶縁膜の膜厚とキャパシタの絶縁膜の膜厚とは同じであり、かつロジック回路のＭＯＳトランジスタのゲート電極とメモリセルのＭＯＳトランジスタのゲート電極とキャパシタの平板電極とは、同一配線層で形成されている。
また、メモリセルのＭＯＳトランジスタはＰチャネルＭＯＳトランジスタである。半導体記憶装置は、さらに、ＰチャネルＭＯＳトランジスタのゲートに接続されたワード線と、それらのうちのいずれか一方がＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、メモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、ワード線に接地電位よりも低い負電位を与えてメモリセルのＮチャネルＭＯＳトランジスタを導通させるステップと、第１および第２のビット線に接地電位を与えるステップと、ワード線に接地電位を与えるステップと、外部から与えられた書込データ信号に従って、第１および第２のビット線のうちのいずれか一方のビット線を電源電位にするとともに他方のビット線を接地電位にするステップとを実行する。
【００２２】
また好ましくは、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶する。ワード線は２本設けられ、２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートはそれぞれ２本のワード線に接続され、２つのメモリセルのＰチャネルＭＯＳトランジスタのソースはそれぞれ第１および第２のビット線に接続されている。
【００２３】
また好ましくは、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶する。２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートはともにワード線に接続され、２つのメモリセルのＰチャネルＭＯＳトランジスタのソースはそれぞれ第１および第２のビット線に接続されている。
【００２４】
また、この発明に係るさらに他の半導体記憶装置は、ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備える。ＭＯＳトランジスタは、半導体基板の表面に形成されたゲート絶縁膜と、そのゲート絶縁膜の表面に形成されたゲート電極と、そのゲート電極の両側において半導体基板の表面に形成された不純物拡散領域とを含む。キャパシタは、半導体基板の表面に形成された不純物拡散領域と、その不純物拡散領域の表面に形成された絶縁膜と、その絶縁膜の表面に形成され、基準電位を受ける平板電極とを含む。ここで、ロジック回路のＭＯＳトランジスタのゲート絶縁膜の膜厚とメモリセルのＭＯＳトランジスタのゲート絶縁膜の膜厚とキャパシタの絶縁膜の膜厚とは同じであり、かつロジック回路のＭＯＳトランジスタのゲート電極とメモリセルのＭＯＳトランジスタのゲート電極とキャパシタの平板電極とは、同一配線層で形成されている。
また、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶する。２つのメモリセルのうちの一方のメモリセルのＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであり、他方のメモリセルのＭＯＳトランジスタはＰチャネルＭＯＳトランジスタである。半導体記憶装置は、さらに、それぞれＮチャネルＭＯＳトランジスタのゲートおよびＰチャネルＭＯＳトランジスタのゲートに接続された第１および第２のワード線と、それらのうちのいずれか一方がＮチャネルＭＯＳトランジスタのソースおよびＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、２つのメモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、第１および第２のワード線にそれぞれ電源電位および接地電位を与えてＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを導通させるステップと、外部から与えられた書込データ信号に従って、第１および第２のビット線のうちのいずれか一方のビット線を電源電位にするとともに他方のビット線を接地電位にするステップとを実行する。
【００２５】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるシステムＬＳＩ１の構成を示すブロック図である。図１において、このシステムＬＳＩ１は、１枚のシリコン基板上に形成されたロジック回路部２およびメモリ回路部３を備える。
【００２６】
ロジック回路部２は、外部クロック信号ＣＬＫに同期して動作し、外部制御信号ＣＮＴ０〜ＣＮＴｍおよび外部データ信号Ｄ０〜Ｄｎ（ただし、ｍ，ｎは０以上の整数である）に従って所定の動作を行なう。メモリ回路部３は、ロジック回路部２によって制御され、ロジック回路部２から与えられたデータを記憶するとともに、読出したデータをロジック回路部２に与える。
【００２７】
図２は、図１に示したメモリ回路部３の構成を示すブロック図である。図２において、このメモリ回路部３は、シンクロナスＤＲＡＭで構成され、クロックバッファ４、制御信号バッファ５、アドレスバッファ６、制御回路８、４つのメモリアレイ９〜１２（バンク♯０〜♯３）、およびＩＯバッファ１３を備える。
【００２８】
クロックバッファ４は、ロジック回路部２からの制御信号ＣＫＥによって活性化され、外部クロック信号ＣＬＫを制御信号バッファ５、アドレスバッファ６および制御回路８に伝達させる。制御信号バッファ５は、クロックバッファ４からの外部クロック信号ＣＬＫに同期して、ロジック回路部２からの制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭをラッチし、制御回路８に与える。アドレスバッファ６は、クロックバッファ４からの外部クロック信号ＣＬＫに同期して、ロジック回路部２からのアドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数である）およびバンク選択信号ＢＡ０，ＢＡ１をラッチし、制御回路８に与える。
【００２９】
メモリアレイ９〜１２の各々は、行列状に配列され、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。複数のメモリセルは、予めｊ＋１個（ただし、ｊは０以上の整数である）ずつグループ化されている。
【００３０】
制御回路８は、クロックバッファ４、制御信号バッファ５およびアドレスバッファ６からの信号に従って種々の内部信号を生成し、メモリ回路部３全体を制御する。制御回路８は、書込動作時および読出動作時は、バンク選択信号ＢＡ０，ＢＡ１に従って４つのメモリアレイ９〜１２のうちのいずれかのメモリアレイを選択し、アドレス信号Ａ０〜Ａｉに従ってそのメモリアレイのうちのｊ＋１個のメモリセルを選択する。選択されたｊ＋１個のメモリセルは、活性化されてＩＯバッファ１３に結合される。
【００３１】
ＩＯバッファ１３は、書込動作時は外部から与えられたデータＤ０〜Ｄｊを選択されたｊ＋１個のメモリセルに与え、読出動作時はｊ＋１個のメモリセルの読出データＱ０〜Ｑｊを外部に出力する。
【００３２】
図３は、図２に示したメモリアレイ９とそれに関連する部分の構成を示すブロック図である。図３において、メモリアレイ９は複数のメモリアレイブロックＭＡ０〜ＭＡｋ（ただし、ｋは０以上の整数である）に分割され、複数のメモリアレイブロックＭＡ０〜ＭＡｋの両側および各間に複数のセンスアンプ帯ＳＡ０〜ＳＡｋ＋１が配置される。メモリアレイブロックＭＡ０〜ＭＡｋおよびセンスアンプ帯ＳＡ０〜ＳＡｋ＋１は、長方形のメモリマット１４を構成する。
【００３３】
メモリアレイブロックＭＡｋは、図４に示すように、行列状に配列された複数のメモリセルＭＣと、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを含む。このメモリセルＭＣは、２本のビット線ＢＬ，／ＢＬとこれと直交する１本のワード線ＷＬとの２つの交点のうちのいずれか一方の交点に配置される。
【００３４】
各メモリセルＭＣは、アクセス用のＮチャネルＭＯＳトランジスタＱと情報記憶用のキャパシタＣとを含む。ＮチャネルＭＯＳトランジスタＱおよびキャパシタＣは、対応のビット線ＢＬまたは／ＢＬとセル電位ＶＣＰのラインとの間に直列接続され、ＮチャネルＭＯＳトランジスタＱのゲートは対応のワード線ＷＬに接続される。ＮチャネルＭＯＳトランジスタＱとキャパシタＣとの間のノードは、ストレージノードＳＮと呼ばれる。
【００３５】
センスアンプ帯ＳＡｋは、図５に示すように、データ入出力線対ＩＯ，／ＩＯと、メモリアレイブロックＭＡｋの各奇数列に対応して設けられた列選択線ＣＳＬ、転送ゲート２１，３６、列選択ゲート２４、センスアンプ２７、およびイコライザ３２とを含む。メモリアレイブロックＭＡｋの各偶数列上の転送ゲート２１，３６、列選択ゲート２４、センスアンプ２７、およびイコライザ３２は、センスアンプ帯ＳＡｋ＋１に設けられる。
【００３６】
転送ゲート２１は、ＰチャネルＭＯＳトランジスタ２２，２３を含む。ＰチャネルＭＯＳトランジスタ２２，２３は、それぞれセンスアンプ２７の入出力ノードＮ１，Ｎ２とメモリアレイブロックＭＡｋ−１の対応のビット線対ＢＬ，／ＢＬとの間に接続され、そのゲートはブロック選択信号ＢＬＩＲを受ける。
【００３７】
転送ゲート３６は、ＰチャネルＭＯＳトランジスタ３７，３８を含む。ＰチャネルＭＯＳトランジスタ３７，３８は、それぞれ入出力ノードＮ１，Ｎ２とメモリアレイブロックＭＡｋの対応のビット線対ＢＬ，／ＢＬとの間に接続され、そのゲートはブロック選択信号ＢＬＩＬを受ける。
【００３８】
センスアンプ帯ＳＡｋ内の回路は、その両側の２つのメモリアレイブロックＭＡｋ−１，ＭＡｋで共用される。メモリアレイブロックＭＡｋが選択された場合は、信号ＢＬＩＲが「Ｈ」レベルにあって転送ゲート２１が遮断され、メモリアレイブロックＭＡｋ−１が選択された場合は、信号ＢＬＩＬが「Ｈ」レベルになって転送ゲート３６が遮断される。
【００３９】
列選択ゲート２４は、それぞれ入出力ノードＮ１，Ｎ２とデータ入出力線ＩＯ，／ＩＯとの間に接続されたＮチャネルＭＯＳトランジスタ２５，２６を含む。ＮチャネルＭＯＳトランジスタ２５，２６のゲートは、列選択線ＣＳＬに接続される。列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられるとＮチャネルＭＯＳトランジスタ２５，２６が導通し、入出力ノードＮ１，Ｎ２すなわちメモリアレイブロックＭＡｋ−１またはＭＡｋのビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとが結合される。データ入出力線対ＩＯ，／ＩＯの他方端は図示しないブロック選択スイッチを介してグローバルデータ入出力線対ＧＩＯ，／ＧＩＯの一端に接続される。グローバルデータ入出力線対ＧＩＯ，／ＧＩＯの他方端は、プリアンプ／ライトドライバおよびデータバスを介してＩＯバッファ１３に接続される。
【００４０】
センスアンプ２７は、それぞれ入出力ノードＮ１，Ｎ２とノードＮ３との間に接続されたＰチャネルＭＯＳトランジスタ２８，２９と、それぞれ入出力ノードＮ１，Ｎ２とノードＮ４との間に接続されたＮチャネルＭＯＳトランジスタ３０，３１とを含む。ＭＯＳトランジスタ２８，３０のゲートはともにノードＮ２に接続され、ＭＯＳトランジスタ２９，３１のゲートはともにノードＮ１に接続される。ノードＮ３，Ｎ４は、それぞれセンスアンプ活性化信号ＳＥ，／ＳＥを受ける。センスアンプ２７は、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになったことに応じて、ノードＮ１，Ｎ２間すなわちメモリアレイブロックＭＡｋ−１またはＭＡｋのビット線対ＢＬ，／ＢＬ間の微小電位差を電源電圧ＶＣＣに増幅する。
【００４１】
イコライザ３２は、入出力ノードＮ１とＮ２の間に接続されたＮチャネルＭＯＳトランジスタ３３と、それぞれ入出力ノードＮ１，Ｎ２とノードＮ６との間に接続されたＮチャネルＭＯＳトランジスタ３４，３５とを含む。ＮチャネルＭＯＳトランジスタ３３〜３５のゲートはともにノードＮ５に接続される。ノードＮ５はビット線イコライズ信号ＢＬＥＱを受け、ノードＮ６はビット線プリチャージ電位ＶＢＬ（＝ＶＣＣ／２）を受ける。イコライザ３２は、ビット線イコライズ信号ＢＬＥＱが活性化レベルの「Ｈ」レベルになったことに応じて、ノードＮ１とＮ２の電位差すなわちメモリアレイブロックＭＡｋ−１またはＭＡｋのビット線ＢＬと／ＢＬの電位差をビット線プリチャージ電位ＶＢＬにイコライズする。
【００４２】
図３に戻って、長方形のメモリマット１４の長辺に沿って行デコーダ１５が配置され、メモリマット１４の短辺に沿って列デコーダ１６が配置される。行デコーダ１５は、行アドレス信号ＲＡ０〜ＲＡｉ（信号／ＲＡＳが「Ｌ」レベルのときのアドレス信号Ａ０〜Ａｉ）に従って、複数のメモリアレイブロックＭＡ０〜ＭＡｋのうちのいずれかのメモリアレイブロック（たとえばＭＡｋ）と、そのメモリアレイブロックＭＡｋに属する複数のワード線ＷＬのうちのいずれかのワード線ＷＬとを選択し、そのワード線ＷＬを選択レベルの「Ｈ」レベルにして対応の各メモリセルＭＣを活性化させる。
【００４３】
列デコーダ１６は、列アドレス信号ＣＡ０〜ＣＡｉ′（信号／ＣＡＳが「Ｌ」レベルのときのアドレス信号Ａ０〜Ａｉ′）に従って、複数の列選択線ＣＳＬのうちのいずれかの列選択線ＣＳＬを選択し、その列選択線ＣＳＬを選択レベルの「Ｈ」レベルにして対応の各列選択ゲート２４を導通させる。但し、ｉ′は０以上でｉ以下の整数である。
【００４４】
次に、図２〜図５で示したメモリ回路部３の動作について説明する。スタンバイ時においては、信号ＢＬＩＲ，ＢＬＩＬはともに「Ｌ」レベルになり、信号ＢＬＥＱは「Ｈ」レベルになり、信号ＳＥ，／ＳＥはともに中間レベル（ＶＣＣ／２）となっており、ビット線ＢＬ，／ＢＬはビット線プリチャージ電位ＶＢＬにイコライズされている。また、ワード線ＷＬおよび列選択線ＣＳＬは、非選択レベルの「Ｌ」レベルになっている。
【００４５】
書込モード時においては、まずビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられて、ビット線ＢＬ，／ＢＬのイコライズが停止される。次いで、行デコーダ１５によって、行アドレス信号ＲＡ０〜ＲＡｉによって指定されたメモリアレイブロック（たとえばＭＡｋ）が選択され、信号ＢＬＩＲ，ＢＬＩＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、メモリアレイブロックＭＡｋとセンスアンプ帯ＳＡｋ，ＳＡｋ＋１とが結合される。また、行デコーダ１５によって、行アドレス信号ＲＡ０〜ＲＡｉに応じた行のワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられ、その行のメモリセルＭＣのＮチャネルＭＯＳトランジスタＱが導通する。
【００４６】
次いで、列デコーダ１６によって、列アドレス信号ＣＡ０〜ＣＡｉ′に応じた列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、その列の選択ゲート２４が導通する。ロジック回路部２から与えられた書込データ信号Ｄｉは、ＩＯバッファ１３、グローバルデータ入出力線対ＧＩＯ，／ＧＩＯおよびデータ入出力線対ＩＯ，／ＩＯを介して選択された列のビット線対ＢＬ，／ＢＬに与えられる。書込データ信号Ｄｊに従って、センスアンプ２７はビット線ＢＬ，／ＢＬの電位をフル振幅させる。選択されたメモリセルＭＣのキャパシタＣには、ビット線ＢＬまたは／ＢＬの電位（「Ｈ」レベル又は「Ｌ］レベル）に応じた量の電荷が蓄えられる。
【００４７】
読出モード時においては、まずビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられて、ビット線ＢＬ，／ＢＬのイコライズが停止される。次いで、行デコーダ１５によって、たとえばメモリアレイブロックＭＡｋが選択されて信号ＢＬＩＲ，ＢＬＩＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、メモリアレイブロックＭＡｋとセンスアンプ帯ＳＡｋ，ＳＡｋ＋１が結合されるとともに、行アドレス信号ＲＡ０〜ＲＡｉに対応する行のワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられる。これにより、ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのキャパシタＣの電荷量に応じて微小量だけ変化する。
【００４８】
次いで、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとなり、センスアンプ２７が活性化される。ビット線ＢＬの電位がビット線／ＢＬの電位よりも微小量だけ高いとき、ＭＯＳトランジスタ２８，３１の抵抗値がＭＯＳトランジスタ２９，３０の抵抗値よりも小さくなって、ビット線ＢＬの電位が「Ｈ」レベル（電源電位ＶＣＣ）まで引き上げられるとともに、ビット線／ＢＬの電位が「Ｌ」レベル（接地電位ＧＮＤ）まで引き下げられる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電位よりも微小量だけ高いとき、ＭＯＳトランジスタ２９，３０の抵抗値がＭＯＳトランジスタ２８，３０の抵抗値よりも小さくなって、ビット線／ＢＬの電位が「Ｈ」レベルまで引き上げられるとともにビット線ＢＬの電位が「Ｌ」レベルまで引き下げられる。
【００４９】
次いで列デコーダ１６によって、列アドレス信号ＣＡ０〜ＣＡｉに対応する列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、その列の列選択ゲート２４が導通する。選択された列のビット線対ＢＬ，／ＢＬのデータ信号Ｑｊは、列選択ゲート２１、データ入出力線対ＩＯ，／ＩＯ、グローバルデータ入出力線対ＧＩＯ，／ＧＩＯ、ＩＯバッファ１３を介してロジック回路部２に出力される。
【００５０】
以下、この発明の特徴となるメモリセルＭＣの構成およびデータの書込方法について詳細に説明する。図６（ａ）（ｂ）は、このメモリ回路部３のメモリセルＭＣの構成を示す図である。図６（ｂ）は図６（ａ）のＺ−Ｚ′線断面図であり、図６（ａ）ではビット線ＢＬは省略されている。
【００５１】
図６（ａ）（ｂ）において、結晶シリコン基板４０の両面にＰ型ウェル４１が形成され、Ｐ型ウェル４１の表面にＮチャネルＭＯＳトランジスタＱおよびキャパシタＣが形成される。ＮチャネルＭＯＳトランジスタＱは、Ｐ型ウェル４１の表面にゲート絶縁膜４２を介してゲート電極４３を形成し、その両側にソース領域４４およびドレイン領域４５を形成したものである。ゲート電極４３は、ワード線ＷＬの一部を構成している。ソース領域４４およびドレイン領域４５は、Ｎ型拡散層で構成される。キャパシタＣは、いわゆるプレーナ型キャパシタ構造になっており、Ｐ型ウェル４１の表面にＮ型拡散層（または反転層）４６（ストレージノードＳＮ）を形成し、その表面に絶縁層４７を介してセルプレート電極４８を形成したものである。
【００５２】
ここで、メモリセルＭＣのＮチャネルＭＯＳトランジスタＱのゲート電極４３（ワード線ＷＬ）とキャパシタＣのセルプレート電極４８とは、同一配線層で形成される。この配線層は、不純物が導入された多結晶シリコン（ドープトポリシリコン）で形成してもよいし、ＷＳｉｘ，ＣｏＳｉｘなどを用いたポリサイドで形成してもよいし、いわゆるサリサイド技術によって形成してもよい。この配線層は、ＣＭＯＳロジックプロセスにおけるＭＯＳトランジスタのゲート電極にも用いられる。
【００５３】
ＮチャネルＭＯＳトランジスタＱおよびキャパシタＣの上方には、絶縁層４９を介してビット線ＢＬが形成される。このような構造は、ＣＢＵ構造と呼ばれる。ビット線ＢＬは、第１メタル配線層で形成される。ＮチャネルＭＯＳトランジスタＱのソース領域４４は、コンタクトホール５０を介してビット線ＢＬに接続される。
【００５４】
なお、１本のビット線ＢＬに接続される複数のメモリセルＭＣは、２つずつグループ化されている。対をなす２つのメモリセルＭＣには、ＮチャネルＭＯＳトランジスタＱのソース領域４４およびコンタクトホール５０が共通に設けられる。このビット線ＢＬに接続されるメモリセルＭＣと、他のビット線／ＢＬに接続されるメモリセルＭＣとは、素子分離層５１によって分離される。
【００５５】
この実施の形態１では、第１に、プレーナ型のキャパシタＣを採用し、セルプレート電極４８とワード線ＷＬを同一配線層で形成するので、セルプレート電極、ストレージノードを形成するための配線層を別途設ける必要がなく、メモリアレイ９〜１２と周辺回路部の間に段差が生じることもない。したがって、システムＬＳＩ１をＣＭＯＳロジックプロセスのみで形成することができ、システムＬＳＩ１の低価格化を図ることができる。
【００５６】
ところで、メモリセルＭＣのストレージノードＳＮに「Ｈ」レベル（電源電位ＶＣＣ）のデータ信号を十分に書込む、あるいはメモリセルＭＣのストレージノードＳＮから「Ｈ」レベルのデータ信号を十分に読出すためには、電源電位ＶＣＣにメモリセルＭＣのＮチャネルＭＯＳトランジスタＱのしきい値電圧Ｖｔｎを加算した電位ＶＣＣ＋Ｖｔｎよりも十分に高い電位ＶＰＰをワード線ＷＬに印加する必要がある。図７に示すように、ワード線ＷＬに昇圧電位ＶＰＰが印加され、ビット線ＢＬがセンスアンプ２７によって接地電位ＧＮＤ（０Ｖ）にされると、ＮチャネルＭＯＳトランジスタＱのゲート絶縁膜にはＶｇｓ＝ＶＰＰが印加される。したがって、ＮチャネルＭＯＳトランジスタＱのゲート絶縁膜の膜厚は、高電圧ＶＰＰに耐えることができるように、厚く設定する必要がある。一方、キャパシタＣの絶縁膜は、大きなキャパシタンスが得られるように、薄く設定する必要がある。
【００５７】
このためには、膜厚の異なるゲート絶縁膜を混在させるデュアルゲート絶縁膜プロセスを採用し、図８に示すように、ＮチャネルＭＯＳトランジスタＱの領域Ａには厚い絶縁膜を形成し、キャパシタＣの領域には薄い絶縁膜を形成する必要がある。しかし、このような構造を採用すると、ワード線ＷＬとセルプレート電極４８との間の距離を長くする必要があり、メモリセルＭＣのサイズは増大してしまう。
【００５８】
そこで、この実施の形態１では、第２に、ＮチャネルＭＯＳトランジスタＱのゲート絶縁膜４２をキャパシタＣの絶縁膜４７と同じ薄い膜厚に設定してもＮチャネルＭＯＳトランジスタＱのゲート絶縁膜４２が絶縁破壊されないようなデータ書込方法を採用し、メモリセルＭＣのサイズの増大を防止する。
【００５９】
図９は、このメモリ回路部３のワードドライバ５５の構成を示す回路図である。ワードドライバ５５は、図３の行デコーダ１５に含まれる回路であり、各ワード線ＷＬに対応して設けられている。ワードドライバ５５は、レベルシフタ５６、切換回路５７およびインバータ５８を含む。
【００６０】
レベルシフタ５６は、「Ｈ」レベルが電源電位ＶＣＣで「Ｌ」レベルが接地電位ＧＮＤの信号Ｘａを、「Ｈ」レベルが昇圧電位ＶＰＰで「Ｌ」レベルが接地電位ＧＮＤの信号に変換し、さらに反転させるものである。信号Ｘａは、対応のワード線ＷＬを指定する行アドレス信号ＲＡ０〜ＲＡｉが入力された場合にプリデコードされて活性化される信号である。
【００６１】
すなわちレベルシフタ５６は、ＰチャネルＭＯＳトランジスタ５９，６０、ＮチャネルＭＯＳトランジスタ６４，６５およびインバータ６７を含む。ＰチャネルＭＯＳトランジスタ５９，６０は、それぞれ昇圧電位ＶＰＰのラインとノードＮ５９，Ｎ６０の間に接続され、それらのゲートはそれぞれノードＮ６０，Ｎ５９に接続される。ＮチャネルＭＯＳトランジスタ６４，６５は、それぞれノードＮ５９，Ｎ６０と接地電位ＧＮＤのラインとの間に接続される。信号Ｘａは、ＮチャネルＭＯＳトランジスタ６４のゲートに直接入力されるとともに、インバータ６７を介してＮチャネルＭＯＳトランジスタ６５のゲートに入力される。ノードＮ５９に現われる信号が、このレベルシフタ５６の出力信号φＰとなる。
【００６２】
信号Ｘａが非活性化レベルの「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ６４が非導通になるとともにＮチャネルＭＯＳトランジスタ６５が導通する。これにより、ノードＮ６０が「Ｌ」レベルになってＰチャネルＭＯＳトランジスタ５９が導通し、ノードＮ５９の電位すなわち信号φＰが昇圧電位ＶＰＰになってＰチャネルＭＯＳトランジスタ６０が非導通になる。
【００６３】
信号Ｘａが活性化レベルの「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ６４が導通するとともにＮチャネルＭＯＳトランジスタ６５が非導通になる。これにより、信号φＰが「Ｌ」レベルになってＰチャネルＭＯＳトランジスタ６０が導通し、ノードＮ６０が昇圧電位ＶＰＰになってＰチャネルＭＯＳトランジスタ５９が非導通になる。
【００６４】
切換回路５７は、ＰチャネルＭＯＳトランジスタ６１，６２およびインバータ６８を含む。ＰチャネルＭＯＳトランジスタ６１は、昇圧電位ＶＰＰのラインとインバータ５８の電源ノードＮ６３との間に接続される。ＰチャネルＭＯＳトランジスタ６２は、電源電位ＶＣＣのラインとインバータ５８の電源ノードＮ６３との間に接続される。信号φＡＣＴは、ＰチャネルＭＯＳトランジスタ６１のゲートに直接入力されるとともに、インバータ６８を介してＰチャネルＭＯＳトランジスタ６２のゲートに入力される。
【００６５】
信号φＡＣＴが「Ｈ」レベルの場合は、ＰチャネルＭＯＳトランジスタ６１が非導通になるとともにＰチャネルＭＯＳトランジスタ６２が導通し、電源電位ＶＣＣがインバータ５８の電源ノードＮ６３に与えられる。信号φＡＣＴが「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタ６１が導通するとともにＰチャネルＭＯＳトランジスタ６２が非導通になり、昇圧電位ＶＰＰがインバータ５８の電源ノードＮ６３に与えられる。
【００６６】
インバータ５８は、ＰチャネルＭＯＳトランジスタ６３およびＮチャネルＭＯＳトランジスタ６６を含む。ＰチャネルＭＯＳトランジスタ６３は、電源ノードＮ６３と対応のワード線ＷＬの間に接続され、そのゲートはレベルシフタ５６の出力信号φＰを受ける。ＮチャネルＭＯＳトランジスタ６６は、対応のワード線ＷＬと接地電位ＧＮＤのラインとの間に接続され、そのゲートは信号φＰを受ける。
【００６７】
信号φＰが「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタ６３が導通するとともにＮチャネルＭＯＳトランジスタ６６が非導通になり、電源ノードＮ６３の電位ＶＰＰまたはＶＣＣがワード線ＷＬに与えられる。信号φＰが「Ｈ」レベルの場合は、ＰチャネルＭＯＳトランジスタ６３が非導通になるとともにＮチャネルＭＯＳトランジスタ６６が導通し、接地電位ＧＮＤがワード線ＷＬに与えられる。
【００６８】
図１０は、図９に示したワードドライバ５５の動作を示すタイムチャートである。スタンバイ状態では、信号φＡＣＴが「Ｈ」レベルにされており、ＰチャネルＭＯＳトランジスタ６１が非導通になるとともにＰチャネルＭＯＳトランジスタ６２が導通し、インバータ５８の電源ノードＮ６３には電源電位ＶＣＣが与えられている。また、信号Ｘａが「Ｌ」レベルにされており、信号φＰが昇圧電位ＶＰＰになってＰチャネルＭＯＳトランジスタ６３が非導通になるとともにＮチャネルＭＯＳトランジスタ６６が導通し、ワード線ＷＬは接地電位ＧＮＤにされている。
【００６９】
ある時刻に、制御信号／ＲＡＳ，／ＣＡＳ，…によってアクティブコマンドＡＣＴが入力されると、選択されるメモリアレイブロック（たとえばＭＡｋ）において信号φＡＣＴが「Ｌ」レベルに立下げられる。これにより、ＰチャネルＭＯＳトランジスタ６１が導通するとともにＰチャネルＭＯＳトランジスタ６２が非導通になり、昇圧電位ＶＰＰがインバータ５８の電源ノードＮ６３に与えられる。
【００７０】
アクティブコマンドＡＣＴが入力されてから所定時間経過後に信号Ｘａが活性化レベルの「Ｈ」レベルに立上げられ、信号φＰが「Ｌ」レベルに立下げられる。これにより、ＮチャネルＭＯＳトランジスタ６６が非導通になるとともにＰチャネルＭＯＳトランジスタ６３が導通し、ワード線ＷＬが昇圧電位ＶＰＰにされる。
【００７１】
また、このメモリ回路部３では、図１１に示すように、各メモリアレイブロックＭＡに対応してローカル制御回路７０が設けられ、各センスアンプ帯ＳＡに対応して２つの信号発生回路７１，７２が設けられる。図１１では、メモリアレイブロックＭＡｋ−１，ＭＡｋに対応してそれぞれローカル制御回路７０．ｋ−１，７０．ｋが設けられ、センスアンプ帯ＳＡｋに対応して信号発生回路７１．ｋ，７２．ｋが設けられている状態が示されている。
【００７２】
ローカル制御回路７０．ｋ−１は、行アドレス信号ＲＡ０〜ＲＡｉによって対応のメモリアレイブロックＭＡｋ−１が選択されたことに応じて、信号φＥｋ−１，φＦｋ−１の各々を所定のタイミングで活性化レベルの「Ｈ」レベルにする。
【００７３】
ローカル制御回路７０．ｋは、行アドレス信号ＲＡ０〜ＲＡｉによって対応のメモリアレイブロックＭＡｋが選択されたことに応じて、信号φＥｋ，φＦｋの各々を所定のタイミングで活性化レベルの「Ｈ」レベルにする。
【００７４】
信号発生回路７１．ｋは、信号φＥｋ，φＦｋ−１が「Ｌ」レベルの場合は信号ＢＬＩＲを接地電位ＧＮＤにし、信号φＥｋが「Ｈ」レベルにされた場合は信号ＢＬＩＲを電源電位ＶＣＣにし、信号φＦｋ−１が「Ｈ」レベルにされた場合は信号ＢＬＩＲを負電位ＶＢＢにする。
【００７５】
信号発生回路７２．ｋは、信号φＥｋ−１，φＦｋが「Ｌ」レベルの場合は信号ＢＬＩＬを接地電位ＧＮＤにし、信号φＥｋ−１が「Ｈ」レベルにされた場合は信号ＢＬＩＬを電源電位ＶＣＣにし、信号φＦｋが「Ｈ」レベルにされた場合は信号ＢＬＩＬを負電位ＶＢＢにする。
【００７６】
図１２は、信号発生回路７１．ｋの構成を示す回路ブロック図である。図１２において、信号発生回路７１．ｋは、インバータ７３，７４、ＰチャネルＭＯＳトランジスタ７５、ＮチャネルＭＯＳトランジスタ７６〜７８およびレベルシフタ７９を含む。ＭＯＳトランジスタ７５〜７７は、電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ７８は、ＭＯＳトランジスタ７５，７６の間のノードＮ７８と負電位ＶＢＢのラインとの間に接続される。信号φＥｋは、インバータ７３を介してＭＯＳトランジスタ７５，７６のゲートに入力される。信号φＦｋ−１は、インバータ７４を介してＮチャネルＭＯＳトランジスタ７７のゲートに入力されるとともに、レベルシフタ７９を介してＮチャネルＭＯＳトランジスタ７８のゲートに入力される。なお、負電位ＶＢＢは、図６のＰ型ウェル４１に印加される電位と同じであってもよいし、違った電位レベルでもよい。
【００７７】
レベルシフタ７９は、「Ｈ」レベルが電源電位ＶＣＣで「Ｌ」レベルが接地電位ＧＮＤの信号φＦｋ−１を、「Ｈ」レベルが電源電位ＶＣＣで「Ｌ」レベルが負電位ＶＢＢの信号φ７９に変換するものである。
【００７８】
すなわちレベルシフタ７９は、図１３に示すように、ＰチャネルＭＯＳトランジスタ８０，８１、ＮチャネルＭＯＳトランジスタ８２，８３およびインバータ８４を含む。ＰチャネルＭＯＳトランジスタ８０，８１は、それぞれ電源電位ＶＣＣのラインとノードＮ８０，Ｎ８１との間に接続される。信号φＦｋ−１は、ＰチャネルＭＯＳトランジスタ８０のゲートに直接入力されるとともに、インバータ８４を介してＰチャネルＭＯＳトランジスタ８１のゲートに入力される。ＮチャネルＭＯＳトランジスタ８２，８３は、それぞれノードＮ８０，Ｎ８１と負電位ＶＢＢのラインとの間に接続され、それらのゲートはそれぞれノードＮ８１，Ｎ８０に接続される。ノードＮ８１に現われる信号が、そのレベルシフタ７９の出力信号φ７９となる。
【００７９】
信号φＦｋ−１が「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタ８０が導通するとともにＰチャネルＭＯＳトランジスタ８１が非導通となる。これにより、ノードＮ８０が「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ８３が導通し、ノードＮ８１が「Ｌ」レベル（負電位ＶＢＢ）になってＮチャネルＭＯＳトランジスタ８２が非導通になる。したがって、信号φ７９は負電位ＶＢＢになる。
【００８０】
信号φＦｋ−１が「Ｈ」レベルの場合は、ＰチャネルＭＯＳトランジスタ８０が非導通になるとともにＰチャネルＭＯＳトランジスタ８１が導通する。これにより、ノードＮ８１が「Ｈ」レベル（電源電位ＶＣＣ）になってＮチャネルＭＯＳトランジスタ８２が導通し、ノードＮ８０が「Ｌ」レベルになってＮチャネルＭＯＳトランジスタ８３が非導通になる。したがって、信号φ７９は電源電位ＶＣＣになる。
【００８１】
図１２に戻って、信号φＥｋ，φＦｋ−１がともに「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ７６，７７が導通するとともにＰチャネルＭＯＳトランジスタ７５およびＮチャネルＭＯＳトランジスタ７８が非導通になり、信号ＢＬＩＲは接地電位ＧＮＤになる。信号φＥｋ，φＦｋ−１がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタ７５およびＮチャネルＭＯＳトランジスタ７７が導通するとともにＮチャネルＭＯＳトランジスタ７６，７８が非導通になり、信号ＢＬＩＲは電源電位ＶＣＣになる。信号φＥｋ，φＦｋ−１がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ７６，７８が導通するとともにＰチャネルＭＯＳトランジスタ７５およびＮチャネルＭＯＳトランジスタ７７が非導通になり、信号ＢＬＩＲは負電位ＶＢＢになる。信号φＥｋ，φＦｋ−１がともに「Ｈ」レベルになる場合はない。
【００８２】
信号発生回路７２．ｋは、図１４に示すように、信号発生回路７１．ｋと同じ構成である。ただし、信号φＥｋ，φＦｋ−１の代わりにそれぞれ信号φＥｋ−１，φＦｋが入力され、信号ＢＬＩＲの代わりに信号ＢＬＩＬが出力される。信号φＥｋ−１，φＦｋがともに「Ｌ」レベルの場合は信号ＢＬＩＬは接地電位ＧＮＤになり、信号φＥｋ−１，φＦｋがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合は信号ＢＬＩＬは電源電位ＶＣＣとなり、信号φＥｋ−１，φＦｋがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は信号ＢＬＩＬは負電位ＶＢＢとなる。信号φＥｋ−１，φＦｋがともに「Ｈ」レベルになることはない。
【００８３】
図１５は、ローカル制御回路７０．ｋ−１，７０．ｋおよび信号発生回路７１．ｋ，７２．ｋの動作を示すタイムチャートである。行アドレス信号ＲＡ０〜ＲＡｉによってメモリアレイブロックＭＡｋが選択される場合について説明する。
【００８４】
スタンバイ状態では、信号φＥｋ−１，φＥｋ，φＦｋ−１，φＦｋはともに「Ｌ」レベルにされており、信号ＢＬＩＲ，ＢＬＩＬはともに接地電位ＧＮＤにされている。ある時刻にアクティブコマンドＡＣＴが入力され、メモリアレイブロックＭＡｋが選択されると、ローカル制御回路７０．ｋによって信号φＥｋが「Ｈ」レベルに立上げられ、信号発生回路７１．ｋによって信号ＢＬＩＲが電源電位ＶＣＣに立上げられる。次いで、プリチャージコマンドＰＲＥが入力されると、ローカル制御回路７０．ｋによって信号φＦｋが「Ｈ」レベルに立上げられ、信号発生回路７０．ｋによって信号ＢＬＩＬが負電位ＶＢＢに立下げられる。プリチャージコマンドＰＲＥが入力されてから所定時間が経過すると、信号φＥｋ，φＦｋがともに「Ｌ」レベルに立下げられ、信号ＢＬＩＲ，ＢＬＩＬがともに接地電位ＧＮＤになる。
【００８５】
図１６は、図１〜図１５で示したメモリ回路部３のデータ書込方法を示すタイムチャートである。図１６において、スタンバイ状態では、ワード線ＷＬは接地電位ＧＮＤにされ、メモリセルＭＣのＮチャネルＭＯＳトランジスタＱは非導通になっている。メモリセルＭＣのストレージノードＳＮには、電源電位ＶＣＣまたは接地電位ＧＮＤが保持されている。また、信号ＢＬＩＲ，ＢＬＩＬはともに接地電位ＧＮＤにされており、図５の転送ゲート２１，３６はともに導通している。また、信号ＢＬＥＱは「Ｈ」レベルにされており、図５のイコライザ３２によってビット線対ＢＬ，／ＢＬはビット線プリチャージ電位ＶＢＬ＝ＶＣＣ／２にイコライズされている。
【００８６】
ある時刻に、アクティブコマンドＡＣＴが入力され、たとえばメモリアレイブロックＭＡｋが選択されると、信号ＢＬＩＲが「Ｈ」レベルに立上げられて図５の転送ゲート２１が非導通になり、センスアンプ２７がメモリアレイブロックＭＡｋ−１から切り離される。また、信号ＢＬＥＱが「Ｌ」レベルにされて、ビット線ＢＬ，／ＢＬの電位のイコライズが停止される。
【００８７】
次に、行アドレス信号ＲＡ０〜ＲＡｉに応じた行のワード線ＷＬは昇圧電位ＶＰＰに立上げられる。これにより、そのワード線ＷＬに接続されたメモリセルＭＣのＮチャネルＭＯＳトランジスタＱが導通し、ビット線対ＢＬ，／ＢＬ間にメモリセルＭＣの記憶データに応じた微小電位差が発生する。このとき、たとえばビット線ＢＬの電位がビット線／ＢＬの電位よりも微小量だけ高いものとする。次いで、図５のセンスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされてセンスアンプ２７が活性化され、ノードＮ１，Ｎ２間の微小電位差が電源電圧ＶＣＣに増幅される。
【００８８】
このとき、ノードＮ１，Ｎ２はそれぞれ電源電位ＶＣＣおよび接地電位ＧＮＤにされるが、ビット線ＢＬ，／ＢＬはそれぞれ電源電位ＶＣＣおよびＰチャネルＭＯＳトランジスタ３８のしきい値電圧｜Ｖｔｐ｜となる。これは、ノードＮ１および信号ＢＬＩＬを接地電位ＧＮＤにしても、ビット線／ＢＬが｜Ｖｔｐ｜になるとＰチャネルＭＯＳトランジスタ３８が非導通になるからである。
【００８９】
このため、図１７（ａ）に示すように、メモリセルＭＣのＮチャネルＭＯＳトランジスタＱのゲート絶縁膜に印加される電圧Ｖｇｓは最大Ｖｇｓ＝ＶＰＰ−｜Ｖｔｐ｜に抑えられる。転送ゲート２１，３６のＰチャネルＭＯＳトランジスタ２２，２３，３７，３８のしきい値電圧｜Ｖｔｐ｜は、ＶＰＰ−｜Ｖｔｐ｜≒ＶＣＣになるように設定される。このため、メモリセルＭＣのＮチャネルＭＯＳトランジスタＱのゲート絶縁膜をキャパシタＣの絶縁膜と同じ薄い膜厚にしても信頼性上の問題はない。
【００９０】
次に、列アドレス信号ＣＡ０〜ＣＡｉに応じた列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、図５の列選択ゲート２４が導通する。次いで書込データ信号に従ってデータ入出力線対ＩＯ，／ＩＯのうちの１本のデータ入出力線（たとえば／ＩＯ）が「Ｈ」レベルにされ他方のデータ入出力線（この場合はＩＯ）が「Ｌ」レベルにされる。これに応じて、センスアンプ２７によってノードＮ２が電源電位ＶＣＣに立上げられ、ノードＮ１が接地電圧ＧＮＤに立下げられる。このときでも、ノードＮ１，Ｎ２はそれぞれ接地電圧ＧＮＤおよび電源電位ＶＣＣになるが、ビット線ＢＬ，／ＢＬはそれぞれＰチャネルＭＯＳトランジスタ３７のしきい値電圧｜Ｖｔｐ｜および電源電位ＶＣＣとなる。このため、メモリセルＭＣのＮチャネルＭＯＳトランジスタＱのゲート絶縁膜に印加される電圧Ｖｇｓは最大Ｖｇｓ＝ＶＰＰ−｜Ｖｔｐ｜に抑えられる。
【００９１】
この期間は、メモリセルＭＣのストレージノードＳＮに「Ｈ」レベルを書込む場合は、ストレージノードＳＮを電源電位ＶＣＣにすることができ、「Ｈ」レベルのデータを十分に書込むことができる。しかし、「Ｌ」レベルのデータを書込む場合は、ストレージノードＳＮを接地電位ＧＮＤにすることができず、データ書込は不十分となる。そこで、次に「Ｌ」レベルのリストアを行なう。
【００９２】
すなわち、プリチャージコマンドＰＲＥを入力してワード線ＷＬを昇圧電位ＶＰＰから電源電位ＶＣＣに立下げるとともに信号ＢＬＩＬを接地電位ＧＮＤから負電位ＶＢＢに立下げる。これにより、図５の転送ゲート３６のＰチャネルＭＯＳトランジスタ３７が再度導通してビット線ＢＬおよびストレージノードＳＮが接地電位ＧＮＤまで立下げられる。またこのとき、図１７（ｂ）に示すように、メモリセルＭＣのＮチャネルＭＯＳトランジスタＱのゲート絶縁膜に印加される電圧ＶｇｓはＶｇｓ＝ＶＣＣとなり、ゲート絶縁膜が絶縁破壊されるおそれはない。
【００９３】
「Ｌ」レベルをリストアする期間は、短くて済む。「Ｌ」レベルのリストアが終了すると、ワード線ＷＬは「Ｌ」レベルに立上げられてメモリセルＭＣのＮチャネルＭＯＳトランジスタＱは非導通になり、ストレージノードＳＮのレベルは保持される。また信号ＢＬＩＲ，ＢＬＩＬがともに接地電位ＧＮＤにされて転送ゲート２１，３６が導通し、信号ＳＥ，／ＳＥがともにビット線プリチャージ電位レベル（ＶＣＣ／２）にされてセンスアンプ２７が非活性化され、信号ＢＬＥＱが「Ｈ」レベルにされてビット線対ＢＬ，／ＢＬがビット線電位ＶＢＬにイコライズされる。
【００９４】
この実施の形態１では、ＶＰＰ−｜Ｖｔｐ｜≒ＶＣＣに設定するので、メモリセルＭＣのＮチャネルＭＯＳトランジスタＱのゲート絶縁膜をキャパシタＣの絶縁膜と同じ薄い膜厚にすることができ、サイズの小さなメモリセルＭＣを構成することができる。また、データ書込の後に「Ｌ」レベルのリストアを行なうので、メモリセルＭＣのストレージノードＳＮにデータ信号のレベルを十分に書込むことができる。
【００９５】
なお、この実施の形態１では、１本のワード線ＷＬに昇圧電位ＶＰＰを与え、１本のビット線ＢＬまたは／ＢＬに接続された１つのメモリセルＭＣに「Ｈ」レベルまたは「Ｌ」レベルを書込んで１ビットのデータを格納した。しかし、この発明は、図１８に示すように、２本のワード線ＷＬに昇圧電位ＶＰＰを与え、ビット線ＢＬ，／ＢＬにそれぞれ接続された２つのメモリセルＭＣのうちの一方のメモリセルＭＣに「Ｈ」レベルを書込み他方のメモリセルＭＣに「Ｌ」レベルを書込むことにより、１ビットのデータを格納するメモリにも適用可能であることは言うまでもない。また、図１９に示すように、１本のワード線ＷＬに昇圧電位ＶＰＰを与え、ビット線ＢＬ，／ＢＬにそれぞれ接続された２つのメモリセルＭＣのうちの一方のメモリセルＭＣに「Ｈ」レベルを書込み他方のメモリセルＭＣに「Ｌ」レベルを書込むことにより、１ビットのデータを格納するメモリにも適用可能である。
【００９６】
［実施の形態２］
図２０は、この発明の実施の形態２によるシステムＬＳＩのメモリ回路部の要部を示す回路図であって、図５と対比される図である。図２０を参照して、このメモリ回路部が図５のメモリ回路部と異なる点は、メモリセルＭＣがメモリセルＭＣ′で置換され、転送ゲート２１，３６は、転送ゲート９０，９３で置換されている点である。
【００９７】
メモリセルＭＣ′は、メモリセルＭＣのＮチャネルＭＯＳトランジスタＱをＰチャネルＭＯＳトランジスタＱ′で置換したものである。スタンバイ状態では、ワード線ＷＬは非選択レベルの「Ｈ」レベルに保持される。行アドレス信号ＲＡ０〜ＲＡｉが入力されると、それによって指定されたワード線ＷＬが選択レベルの「Ｌ」レベルに立下げられる。ワード線ＷＬが「Ｌ」レベルに立下げられると、そのワード線ＷＬに接続させたメモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′が導通し、そのメモリセルＭＣ′のストレージノードＳＮとビット線ＢＬまたは／ＢＬとが結合される。メモリセルＭＣ′の構造は、図６で示したメモリセルＭＣの構造と同じである。ただし、メモリセルＭＣ′はＮ型ウェルの表面に形成され、ＰチャネルＭＯＳトランジスタＱ′のソース領域およびドレイン領域とストレージノードＳＮはＰ型拡散層で形成される。
【００９８】
転送ゲート９０は、転送ゲート２１のＰチャネルＭＯＳトランジスタ２２，２３をＮチャネルＭＯＳトランジスタ９１，９２で置換したものである。スタンバイ状態では、信号ＢＬＩＲは「Ｈ」レベルに保持される。メモリアレイブロックＭＡｋが選択されると、信号ＢＬＩＲが「Ｌ」レベルに立下げられ、転送ゲート９０が非導通になってメモリアレイブロックＭＡｋ−１とセンスアンプ帯ＳＡｋが切離される。
【００９９】
転送ゲート９３は、転送ゲート３６のＰチャネルＭＯＳトランジスタ３７，３８をＮチャネルＭＯＳトランジスタ９４，９５で置換したものである。スタンバイ状態では、信号ＢＬＩＬは「Ｈ」レベルに保持される。メモリアレイブロックＭＡｋ−１が選択されると、信号ＢＬＩＬが「Ｌ」レベルに立下げられ、転送ゲート９３が非導通になってメモリアレイブロックＭＡｋとセンスアンプ帯ＳＡｋが切離される。
【０１００】
図２１は、図２０で説明したメモリ回路部のデータ書込方法を示すタイムチャートであって、図１６と対比される図である。図２１において、スタンバイ状態では、ワード線ＷＬは電源電位ＶＣＣにされ、メモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′は非導通になっている。メモリセルＭＣ′のストレージノードＳＮには、電源電位ＶＣＣまたは接地電位ＧＮＤが保持されている。また、信号ＢＬＩＲ，ＢＬＩＬはともに電源電位ＶＣＣにされており、転送ゲート９０，９３はともに導通している。また、信号ＢＬＥＱは「Ｈ」レベルにされており、イコライザ３２によってビット線対ＢＬ，／ＢＬがビット線電位ＶＢＬ＝ＶＣＣ／２にイコライズされている。
【０１０１】
ある時刻に、アクティブコマンドＡＣＴが入力され、たとえばメモリアレイブロックＭＡｋが選択されると、信号ＢＬＩＲが接地電位ＧＮＤに立上げられて転送ゲート９０が非導通になり、センスアンプ２７がメモリアレイブロックＭＡｋ−１から切離される。また、信号ＢＬＥＱが「Ｌ」レベルにされて、ビット線ＢＬ，／ＢＬの電位のイコライズが停止される。
【０１０２】
次に、行アドレス信号ＲＡ０〜ＲＡｉに応じた行のワード線ＷＬが負電位ＶＢＢに立下げられる。これにより、そのワード線ＷＬに接続されたメモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′が導通し、ビット線対ＢＬ，／ＢＬ間にメモリセルＭＣ′の記憶データに応じた微小電位差が発生する。このとき、たとえばビット線ＢＬの電位がビット線／ＢＬの電位よりも微小量だけ高いものとする。次いで、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされてセンスアンプ２７が活性化され、ノードＮ１，Ｎ２間の微小電位差が電源電位ＶＣＣに増幅される。
【０１０３】
このとき、ノードＮ１，Ｎ２はそれぞれ電源電位ＶＣＣおよび接地電位ＧＮＤにされるが、ビット線ＢＬ，／ＢＬはそれぞれＶＣＣ−Ｖｔｎ，ＧＮＤとなる。Ｖｔｎは、ＮチャネルＭＯＳトランジスタ９４のしきい値電圧である。これは、ノードＮ１および信号ＢＬＩＬを電源電位ＶＣＣにしても、ビット線ＢＬがＶＣＣ−ＶｔｎになるとＮチャネルＭＯＳトランジスタ９４が非導通になるからである。
【０１０４】
このため、メモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′のゲート絶縁膜に印加される電圧Ｖｇｓは最大Ｖｇｓ＝｜ＶＢＢ｜＋ＶＣＣ−Ｖｔｎに抑えられる。転送ゲート９０，９３のＮチャネルＭＯＳトランジスタ９１，９２，９４，９５のしきい値電圧Ｖｔｎは、｜ＶＢＢ｜＋ＶＣＣ−Ｖｔｎ≒ＶＣＣになるように設定される。このため、メモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′のゲート絶縁膜をキャパシタＣの絶縁膜と同じ薄い膜厚にしても信頼性上の問題はない。
【０１０５】
次に、列アドレス信号ＣＡ０〜ＣＡｉに応じた列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、列選択ゲート２４が導通する。次いで書込データ信号に従ってデータ入出力線対ＩＯ，／ＩＯのうちの一方のデータ入出力線（たとえば／ＩＯ）が「Ｈ」レベルにされ他方のデータ入出力線（この場合はＩＯ）が「Ｌ」レベルにされる。これに応じて、センスアンプ２７によってノードＮ２が電源電位ＶＣＣに立上げられ、ノードＮ１が接地電位ＧＮＤに立下げられる。このときでも、ノードＮ１，Ｎ２はそれぞれ接地電位ＧＮＤおよび電源電位ＶＣＣになるが、ビット線ＢＬ，／ＢＬはそれぞれＶＣＣ−Ｖｔｎ，ＧＮＤとなる。このため、メモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′のゲート絶縁膜に印加される電圧Ｖｇｓは最大Ｖｇｓ＝｜ＶＢＢ｜＋ＶＣＣ−Ｖｔｎに抑えられる。この期間は、メモリセルＭＣ′のストレージノードＳＮに「Ｌ」レベルを書込む場合は、ストレージノードＳＮを接地電位ＧＮＤにすることができ、「Ｌ」レベルのデータを十分に書込むことができる。しかし、「Ｈ」レベルのデータを書込む場合は、ストレージノードＳＮを電源電位ＶＣＣにすることができず、データ書込が不十分である。そこで、次に「Ｈ」レベルのリストアを行なう。
【０１０６】
すなわち、プリチャージコマンドＰＲＥを入力してワード線ＷＬを負電位ＶＢＢから接地電位ＧＮＤに立上げるとともに信号ＢＬＩＬを電源電位ＶＣＣから昇圧電位ＶＰＰに立上げる。これにより、転送ゲート９３のＮチャネルＭＯＳトランジスタ９４が再度導通してビット線ＢＬおよびストレージノードＳＮが電源電位ＶＣＣまで立上げられる。またこのとき、メモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′のゲート絶縁膜に印加される電圧ＶｇｓはＶｇｓ＝ＶＣＣとなり、ゲート絶縁膜が絶縁破壊されるおそれはない。
【０１０７】
「Ｈ」レベルをリストアする期間は、短くて済む。「Ｈ」レベルのリストアが終了すると、ワード線ＷＬは電源電位ＶＣＣに立上げられてメモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′は非導通になり、ストレージノードＳＮのレベルは保持される。また信号ＢＬＩＲ，ＢＬＩＬがともに電源電位ＶＣＣにされて転送ゲート９０，９３が導通し、信号ＳＥ，／ＳＥがともにビット線プリチャージ電位ＶＣＣ／２にされてセンスアンプ２７が非活性化され、信号ＢＬＥＱが「Ｈ」レベルにされてビット線対ＢＬ，／ＢＬがビット線電位ＶＢＬにイコライズされる。
【０１０８】
この実施の形態２では、｜ＶＢＢ｜＋ＶＣＣ−Ｖｔｎ≒ＶＣＣに設定するので、メモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′のゲート絶縁膜をキャパシタＣの絶縁膜と同じ薄い膜厚にすることができ、サイズの小さなメモリセルＭＣ′を構成することができる。また、データ書込の後に「Ｈ」レベルのリストアを行なうので、メモリセルＭＣ′のストレージノードＳＮにデータ信号のレベルを十分に書込むことができる。
【０１０９】
なお、この実施の形態２でも、図１８および図１９で説明したように、２つのメモリセルＭＣ′で１ビットのデータを記憶する方式に適用可能であることは言うまでもない。
【０１１０】
［実施の形態３］
図２２は、この発明の実施の形態３によるシステムＬＳＩのメモリ回路部の要部を示す回路ブロック図であって、図２０と対比される図である。図２２を参照して、このメモリ回路部は図２０のメモリ回路部と異なる点は、ワード線ＷＬとビット線対ＢＬ，／ＢＬとの交差部に２つのメモリセルＭＣが配置されている点と、イコライザ３２が除去され、２つのイコライザ１００，１０４が設けられている点である。
【０１１１】
２つのメモリセルＭＣのＮチャネルＭＯＳトランジスタＱのゲートは、ともに対応のワード線ＷＬに接続され、２つのメモリセルＭＣのＮチャネルＭＯＳトランジスタＱのソースは、それぞれ対応のビット線ＢＬ，／ＢＬに接続される。２つのメモリセルＭＣのうちの一方のメモリセルＭＣに「Ｈ」レベルが書込まれ、他方のメモリセルＭＣに「Ｌ」レベルが書込まれる。２つのメモリセルＭＣで１ビットのデータが記憶される。
【０１１２】
イコライザ１００は、３つのＰチャネルＭＯＳトランジスタ１０１〜１０３を含む。ＰチャネルＭＯＳトランジスタ１０１は、メモリアレイブロックＭＡｋ−１の対応のビット線ＢＬと／ＢＬの間に接続される。ＰチャネルＭＯＳトランジスタ１０２，１０３は、それぞれ対応のビット線ＢＬ，／ＢＬとノードＮ８との間に接続される。ＰチャネルＭＯＳトランジスタ１０１〜１０３のゲートはともにノードＮ７に接続される。ノードＮ７はビット線イコライズ信号ＢＬＥＱを受け、ノードＮ８はビット線プリチャージ電位ＶＢＬ＝ＶＣＣを受ける。信号ＢＬＥＱが活性化レベルの「Ｌ」レベルにされると、ＰチャネルＭＯＳトランジスタ１０１〜１０３が導通し、ビット線対ＢＬ，／ＢＬがビット線電位ＶＢＬにイコライズされる。
【０１１３】
イコライザ１０４は、３つのＰチャネルＭＯＳトランジスタ１０５〜１０７を含む。ＰチャネルＭＯＳトランジスタ１０５は、メモリアレイブロックＭＡｋの対応のビット線ＢＬと／ＢＬの間に接続される。ＰチャネルＭＯＳトランジスタ１０６，１０７は、それぞれ対応のビット線ＢＬ，／ＢＬとノードＮ１０との間に接続される。ＰチャネルＭＯＳトランジスタ１０５〜１０７のゲートはともにノードＮ９に接続される。ノードＮ９はビット線イコライズ信号ＢＬＥＱを受け、ノードＮ１０はビット線プリチャージ電位ＶＢＬ＝ＶＣＣを受ける。信号ＢＬＥＱが活性化レベルの「Ｌ」レベルにされると、ＰチャネルＭＯＳトランジスタ１０５〜１０７が導通し、ビット線対ＢＬ，／ＢＬがビット線プリチャージ電位ＶＢＬにイコライズされる。
【０１１４】
図２３は、図２２で説明したメモリ回路部のデータ書込方法を示すタイムチャートである。図２３において、スタンバイ状態では、ワード線ＷＬは接地電位ＧＮＤにされ、図２２の２つのメモリセルＭＣのＮチャネルＭＯＳトランジスタＱはともに非導通になっている。２つのメモリセルＭＣのうちの一方のメモリセルＭＣには電源電位ＶＣＣが書込まれ、他方のメモリセルＭＣには接地電位ＧＮＤが保持されている。また、信号ＢＬＩＲ、ＢＬＩＬはともに昇圧電位ＶＰＰにされており、転送ゲート９０，９３はともに導通している。また、信号ＢＬＥＱは「Ｌ」レベルにされており、イコライザ１００，１０４によってビット線対ＢＬ，／ＢＬはビット線プリチャージ電位ＶＢＬ＝ＶＣＣにイコライズされている。
【０１１５】
ある時刻に、アクティブコマンドＡＣＴが入力され、たとえばメモリアレイブロックＭＡｋが選択されると、信号ＢＬＩＲが接地電位ＧＮＤに立下げられて転送ゲート９０が非導通になり、センスアンプ２７はメモリアレイブロックＭＡｋ−１から切離される。また、信号ＢＬＥＱが「Ｈ」レベルにされて、ビット線ＢＬ，／ＢＬの電位のイコライズが停止される。
【０１１６】
次に、行アドレス信号ＲＡ０〜ＲＡｉに応じた行のワード線ＷＬが昇圧電位ＶＰＰに立上げられる。これにより、そのワード線ＷＬに接続された図２２の２つのメモリセルＭＣのＮチャネルＭＯＳトランジスタＱが導通し、ビット線対ＢＬ，／ＢＬ間に２つのメモリセルＭＣの記憶データに応じた微小電位差が発生する。このとき、たとえばビット線ＢＬの電位がビット線／ＢＬの電位よりも微小量だけ高いものとする。
【０１１７】
次いで、信号ＢＬＩＬ，ＢＬＩＲがともに接地電位ＧＮＤにされて転送ゲート９０，９３が非導通になり、センスアンプ２７と２つのメモリアレイブロックＭＡｋ−１，ＭＡｋとが切離される。また、信号ＢＬＥＱが「Ｌ」レベルに立下げられてイコライザ１００，１０４が活性化され、メモリアレイブロックＭＡｋ−１，ＭＡｋの各ビット線対ＢＬ，／ＢＬがビット線プリチャージ電位ＶＢＬ＝ＶＣＣにイコライズされる。このとき、イコライザ１００，１０４のＰチャネルＭＯＳトランジスタ１０１〜１０３，１０５〜１０７のゲートに接地電位ＧＮＤが与えられ、図２２のワード線ＷＬに昇圧電位ＶＰＰが印加されているので、２つのメモリセルＭＣのストレージノードＳＮには十分な「Ｈ」レベル（電源電位ＶＣＣ）が与えられる。
【０１１８】
また、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされてセンスアンプ２７が活性化され、ノードＮ１，Ｎ２間の微小電位差が電源電位ＶＣＣに増幅される。
【０１１９】
このとき、メモリセルＭＣのＮチャネルＭＯＳトランジスタＱのゲート絶縁膜に印加される電圧ＶｇｓはＶｇｓ＝ＶＰＰ−ＶＣＣになるので、メモリセルＭＣのＮチャネルＭＯＳトランジスタＱのゲート絶縁膜をキャパシタＣの絶縁膜と同じ薄い膜厚にしても信頼性上の問題はない。
【０１２０】
次に、列アドレス信号ＣＡ０〜ＣＡｉ′に応じた列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、列選択ゲート２４が導通する。次いで書込データ信号に従ってデータ入出力線対ＩＯ，／ＩＯのうちの一方のデータ入出力線（たとえば／ＩＯ）が「Ｈ」レベルにされ他方のデータ入出力線（この場合はＩＯ）が「Ｌ」レベルにされる。これに応じて、センスアンプ２７によってノードＮ２が電源電位ＶＣＣに立上げられ、ノードＮ１が接地電圧ＧＮＤに立下げられる。
【０１２１】
次に、プリチャージコマンドＰＲＥが入力されると、ワード線ＷＬが昇圧電位ＶＰＰから電源電位ＶＣＣに立下げられるとともに、信号ＢＬＥＱが「Ｈ」レベルに立上げられ、イコライザ１００，１０４が非活性化される。また、信号ＢＬＩＬが昇圧電位ＶＰＰに立上げられて転送ゲート９３が導通し、ノードＮ１，Ｎ２の電位ＧＮＤ，ＶＣＣがそれぞれメモリアレイブロックＭＡｋのビット線ＢＬ，／ＢＬに伝達され、２つのメモリセルＭＣのストレージノードＳＮに書込まれる。このとき、信号ＢＬＩＬが昇圧電位ＶＰＰにされているので、メモリセルＭＣのストレージノードＳＮには十分な「Ｌ」レベルが書込まれる。また、このとき、メモリセルＭＣのＮチャネルＭＯＳトランジスタＱのゲート絶縁膜に印加される電圧ＶｇｓはＶｇｓ＝ＶＣＣとなり、ゲート絶縁膜は絶縁破壊されるおそれはない。
【０１２２】
「Ｌ」レベルの書込が終了すると、ワード線ＷＬは接地電位ＧＮＤに立下げられてメモリセルＭＣのＮチャネルＭＯＳトランジスタＱは非導通になり、ストレージノードＳＮのレベルは保持される。また信号ＢＬＩＲ，ＢＬＩＬがともに昇圧電位ＶＰＰにされて転送ゲート９０，９３が導通し、信号ＳＥ，／ＳＥがＶＣＣ／２のビット線プリチャージ電位レベルにされてセンスアンプ２７が非活性化され、信号ＢＬＥＱが「Ｌ」レベルにされてビット線対ＢＬ，／ＢＬがビット線プリチャージ電位ＶＢＬにイコライズされる。
【０１２３】
この実施の形態３では、まずワード線ＷＬを昇圧電位ＶＰＰにして「Ｈ」レベルのデータを一方のメモリセルＭＣに書込み、次にワード線ＷＬを電源電位ＶＣＣにして「Ｌ」レベルのデータを他方のメモリセルＭＣに書込む。したがって、メモリセルＭＣのＮチャネルＭＯＳトランジスタＱのゲート絶縁膜に印加される電圧ＶｇｓをＶＣＣ以下にすることができ、メモリセルＭＣのＮチャネルＭＯＳトランジスタＱのゲート絶縁膜をキャパシタＣの絶縁膜と同じ薄い膜厚にすることができ、ひいてはサイズの小さなメモリセルＭＣを構成することができる。また、メモリセルＭＣのストレージノードＳＮに「Ｈ」レベルまたは「Ｌ」レベルを十分に書込むことができる。
【０１２４】
なお、この実施の形態３では、２つのメモリセルＭＣで１ビットのデータ信号を記憶し、２つのメモリセルＭＣを１本のワード線ＷＬに接続する方式に適用したが、このデータ書込方法は１つのメモリセルＭＣで１ビットのデータを記憶する方式にも適用可能であり、また、図８で示したように、２つのメモリセルＭＣで１ビットのデータ信号を記憶し、２つのメモリセルＭＣをそれぞれ２本のワード線ＷＬに接続する方式にも適用可能であることは言うまでもない。
【０１２５】
［実施の形態４］
図２４は、この発明の実施の形態４によるシステムＬＳＩのメモリ回路部の要部を示す回路ブロック図であって、図２２と対比される図である。図２４を参照して、このメモリ回路部が図２２のメモリ回路部と異なる点は、メモリセルＭＣがメモリセルＭＣ′で置換されている点と、イコライザ１００，１０４がイコライザ１１０，１１４で置換されている点である。
【０１２６】
２つのメモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′のゲートは、ともに対応のワード線ＷＬに接続され、２つのメモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′のソースは、それぞれ対応のビット線ＢＬ，／ＢＬに接続される。２つのメモリセルＭＣ′のうちの一方のメモリセルＭＣ′に「Ｈ」レベルが書込まれ、他方のメモリセルＭＣ′に「Ｌ」レベルが書込まれる。２つのメモリセルＭＣ′で１ビットのデータが記憶される。
【０１２７】
イコライザ１１０は、３つのＮチャネルＭＯＳトランジスタ１１１〜１１３を含む。ＮチャネルＭＯＳトランジスタ１１１は、メモリアレイブロックＭＡｋ−１の対応のビット線ＢＬと／ＢＬの間に接続される。ＮチャネルＭＯＳトランジスタ１１２，１１３は、それぞれ対応のビット線ＢＬ，／ＢＬとノードＮ８との間に接続される。ＮチャネルＭＯＳトランジスタ１１１〜１１３のゲートはともにノードＮ７に接続される。ノードＮ７はビット線イコライズ信号ＢＬＥＱを受け、ノードＮ８はビット線プリチャージ電位ＶＢＬ＝ＧＮＤを受ける。信号ＢＬＥＱが活性化レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ１１１〜１１３が導通し、ビット線対ＢＬ，／ＢＬがビット線電位ＶＢＬにイコライズされる。
【０１２８】
イコライザ１１４は、３つのＮチャネルＭＯＳトランジスタ１１５〜１１７を含む。ＮチャネルＭＯＳトランジスタ１１５は、メモリアレイブロックＭＡｋの対応のビット線ＢＬと／ＢＬの間に接続される。ＮチャネルＭＯＳトランジスタ１１６，１１７は、それぞれ対応のビット線ＢＬ，／ＢＬとノードＮ１０との間に接続される。ＮチャネルＭＯＳトランジスタ１１５〜１１７のゲートはともにノードＮ９に接続される。ノードＮ９はビット線イコライズ信号ＢＬＥＱを受け、ノードＮ１０はビット線プリチャージ電位ＶＢＬ＝ＧＮＤを受ける。信号ＢＬＥＱが活性化レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ１１５〜１１７が導通し、ビット線対ＢＬ，／ＢＬがビット線プリチャージ電位ＶＢＬにイコライズされる。
【０１２９】
図２５は、図２４で説明したメモリ回路部のデータ書込方法を示すタイムチャートである。図２５において、スタンバイ状態では、ワード線ＷＬは電源電位ＶＣＣにされ、図２４の２つのメモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′はともに非導通になっている。２つのメモリセルＭＣ′のうちの一方のメモリセルＭＣ′には電源電位ＶＣＣが書込まれ、他方のメモリセルＭＣ′には接地電位ＧＮＤが保持されている。また、信号ＢＬＩＲ、ＢＬＩＬはともに昇圧電位ＶＰＰにされており、転送ゲート９０，９３はともに導通している。また、信号ＢＬＥＱは「Ｈ」レベルにされており、イコライザ１１０，１１４によってビット線対ＢＬ，／ＢＬはビット線プリチャージ電位ＶＢＬ＝ＧＮＤにイコライズされている。
【０１３０】
ある時刻に、アクティブコマンドＡＣＴが入力され、たとえばメモリアレイブロックＭＡｋが選択されると、信号ＢＬＩＲが接地電位ＧＮＤに立下げられて転送ゲート９０が非導通になり、センスアンプ２７はメモリアレイブロックＭＡｋ−１から切離される。また、信号ＢＬＥＱが「Ｌ」レベルにされて、ビット線ＢＬ，／ＢＬの電位のイコライズが停止される。
【０１３１】
次に、行アドレス信号ＲＡ０〜ＲＡｉに応じた行のワード線ＷＬが負電位ＶＢＢに立下げられる。これにより、そのワード線ＷＬに接続された図２４の２つのメモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′が導通し、ビット線対ＢＬ，／ＢＬ間に２つのメモリセルＭＣ′の記憶データに応じた微小電位差が発生する。このとき、たとえばビット線ＢＬの電位がビット線／ＢＬの電位よりも微小量だけ高いものとする。
【０１３２】
次いで、信号ＢＬＩＬ，ＢＬＩＲがともに接地電位ＧＮＤにされて転送ゲート９０，９３が非導通になり、センスアンプ２７と２つのメモリアレイブロックＭＡｋ−１，ＭＡｋとが切離される。また、信号ＢＬＥＱが「Ｈ」レベルに立上げられてイコライザ１１０，１１４が活性化され、メモリアレイブロックＭＡｋ−１，ＭＡｋの各ビット線対ＢＬ，／ＢＬがビット線プリチャージ電位ＶＢＬ＝ＧＮＤにイコライズされる。このとき、イコライザ１１０，１１４のＮチャネルＭＯＳトランジスタ１１１〜１１３，１１５〜１１７のゲートに電源電位ＶＣＣが与えられ、図２４のワード線ＷＬに負電位ＶＢＢが印加されているので、２つのメモリセルＭＣ′のストレージノードＳＮには十分な「Ｌ」レベル（接地電位ＧＮＤ）が与えられる。
【０１３３】
また、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされてセンスアンプ２７が活性化され、ノードＮ１，Ｎ２間の微小電位差が電源電圧ＶＣＣに増幅される。
【０１３４】
このとき、メモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′のゲート絶縁膜に印加される電圧ＶｇｓはＶｇｓ＝ＶＢＢ−ＧＮＤになるので、メモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′のゲート絶縁膜をキャパシタＣの絶縁膜と同じ薄い膜厚にしても信頼性上の問題はない。
【０１３５】
次に、列アドレス信号ＣＡ０〜ＣＡｉ′に応じた列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、列選択ゲート２４が導通する。次いで書込データ信号に従ってデータ入出力線対ＩＯ，／ＩＯのうちの一方のデータ入出力線（たとえば／ＩＯ）が「Ｈ」レベルにされ他方のデータ入出力線（この場合はＩＯ）が「Ｌ」レベルにされる。これに応じて、センスアンプ２７によってノードＮ２が電源電位ＶＣＣに立上げられ、ノードＮ１が接地電位ＧＮＤに立下げられる。
【０１３６】
次に、プリチャージコマンドＰＲＥが入力されると、ワード線ＷＬが負電位ＶＢＢから接地電位ＧＮＤに立上げられるとともに、信号ＢＬＥＱが「Ｌ」レベルに立下げられ、イコライザ１１０，１１４が非活性化される。また、信号ＢＬＩＬが昇圧電位ＶＰＰに立上げられて転送ゲート９３が導通し、ノードＮ１，Ｎ２の電位ＧＮＤ，ＶＣＣがそれぞれメモリアレイブロックＭＡｋのビット線ＢＬ，／ＢＬに伝達され、２つのメモリセルＭＣ′のストレージノードＳＮに書込まれる。このとき、信号ＢＬＩＬが昇圧電位ＶＰＰにされているので、メモリセルＭＣ′のストレージノードＳＮには十分な「Ｈ」レベルが書込まれる。また、このとき、メモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′のゲート絶縁膜に印加される電圧ＶｇｓはＶｇｓ＝ＶＣＣとなり、ゲート絶縁膜は絶縁破壊されるおそれはない。
【０１３７】
「Ｈ」レベルの書込が終了すると、ワード線ＷＬは電源電位ＶＣＣに立上げられてメモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′は非導通になり、ストレージノードＳＮのレベルは保持される。また信号ＢＬＩＲ，ＢＬＩＬがともに昇圧電位ＶＰＰにされて転送ゲート９０，９３が導通し、信号ＳＥ，／ＳＥがＶＣＣ／２のビット線プリチャージ電位レベルにされてセンスアンプ２７が非活性化され、信号ＢＬＥＱが「Ｈ」レベルにされてビット線対ＢＬ，／ＢＬがビット線プリチャージ電位ＶＢＬにイコライズされる。
【０１３８】
この実施の形態４では、まずワード線ＷＬを負電位ＶＢＢにして「Ｌ」レベルのデータを一方のメモリセルＭＣ′に書込み、次にワード線ＷＬを接地電位ＧＮＤにして「Ｈ」レベルのデータを他方のメモリセルＭＣ′に書込む。したがって、メモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′のゲート絶縁膜に印加される電圧ＶｇｓをＶＣＣ以下にすることができ、メモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′のゲート絶縁膜をキャパシタＣの絶縁膜と同じ薄い膜厚にすることができ、ひいてはサイズの小さなメモリセルＭＣ′を構成することができる。また、メモリセルＭＣ′のストレージノードＳＮに「Ｈ」レベルまたは「Ｌ」レベルを十分に書込むことができる。
【０１３９】
なお、この実施の形態４では、２つのメモリセルＭＣ′で１ビットのデータ信号を記憶し、２つのメモリセルＭＣ′を１本のワード線ＷＬに接続する方式に適用したが、このデータ書込方法は１つのメモリセルＭＣ′で１ビットのデータを記憶する方式にも適用可能であり、また、図８で示したように、２つのメモリセルＭＣ′で１ビットのデータ信号を記憶し、２つのメモリセルＭＣ′をそれぞれ２本のワード線ＷＬに接続する方式にも適用可能であることは言うまでもない。
【０１４０】
［実施の形態５］
図２６は、この発明の実施の形態５によるシステムＬＳＩのメモリ回路部の要部を示す回路図であって、図５と対比される図である。図２６を参照して、このメモリ回路部は図５のメモリ回路部と異なる点は、メモリアレイブロックＭＡに隣接するメモリアレイブロックＭＡ′が追加されている点である。図２６では、メモリアレイブロックＭＡｋに隣接するメモリアレイブロックＭＡｋ′が示されている。
【０１４１】
メモリアレイブロックＭＡｋ′は、メモリアレイブロックＭＡｋと同数の行および列を有し、行列状に配列された複数のメモリセルＭＣ′と、各行に対応して設けられたワード線／ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを含む。メモリセルＭＣ′は、メモリセルＭＣのＮチャネルＭＯＳトランジスタＱをＰチャネルＭＯＳトランジスタＱ′で置換したものである。メモリアレイブロックＭＡｋ′の複数のワード線／ＷＬは、それぞれメモリアレイブロックＭＡｋの複数のワード線ＷＬに対応して設けられている。ワード線ＷＬとそれに対応するワード線／ＷＬは対をなしており、ワード線ＷＬが選択レベルの「Ｈ」レベル（電源電圧ＶＣＣ）にされるときは対応のワード線／ＷＬが選択レベルの「Ｌ」レベル（接地電位ＧＮＤ）にされる。メモリアレイブロックＭＡｋのビット線ＢＬ，／ＢＬとメモリアレイブロックＭＡｋ′のビット線ＢＬ，／ＢＬは、接続されている。信号ＢＬＩＲ，ＢＬＩＬの活性化レベルが負電位ＶＢＢであり、それらの非活性化レベルは電源電位ＶＣＣである。
【０１４２】
今、メモリアレイブロックＭＡｋ，ＭＡｋ′が選択され、信号ＢＬＩＬが活性化レベルの負電位ＶＢＢにされているものとする。書込モード時は、行アドレス信号ＲＡ０〜ＲＡｉによって指定された１対のワード線ＷＬ，／ＷＬがそれぞれ電源電位ＶＣＣおよび接地電位ＧＮＤにされ、それらのワード線ＷＬ，／ＷＬに対応するメモリセルＭＣのＮチャネルＭＯＳトランジスタＱおよびメモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′が導通する。次いで、書込データ信号に応じてビット線ＢＬ，／ＢＬのうちの一方が電源電位ＶＣＣにされ、他方が接地電位ＧＮＤにされる。
【０１４３】
ビット線ＢＬが電源電位ＶＣＣにされた場合は、メモリセルＭＣ′のストレージノードＳＮに十分な「Ｈ」レベル（電源電位ＶＣＣ）が書込まれる一方、メモリセルＭＣのストレージノードＳＮにはＶＣＣ−Ｖｔｎが書込まれる。ビット線ＢＬが接地電位ＧＮＤにされた場合は、メモリセルＭＣのストレージノードＳＮに十分な「Ｌ」レベル（接地電位ＧＮＤ）が書込まれる一方、メモリセルＭＣ′のストレージノードＳＮには｜Ｖｔｐ｜が書込まれる。
【０１４４】
読出モード時は、メモリセルＭＣ，ＭＣ′に「Ｈ」レベルが書込まれている場合は、ワード線ＷＬ，／ＷＬがそれぞれ電源電位ＶＣＣおよび接地電位ＧＮＤにされると、メモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′が十分に導通してメモリセルＭＣ′から「Ｈ」レベルのデータが十分に読出される一方、メモリセルＭＣのＮチャネルＭＯＳトランジスタＱは十分に導通せずメモリセルＭＣからは「Ｈ」レベルのデータは十分に読出されない。
【０１４５】
また、メモリセルＭＣ，ＭＣ′に「Ｌ」レベルが書込まれている場合は、ワード線ＷＬ，／ＷＬがそれぞれ電源電位ＶＣＣおよび接地電位ＧＮＤにされると、メモリセルＭＣのＮチャネルＭＯＳトランジスタＱは十分に導通してメモリセルＭＣから「Ｌ」レベルのデータが十分に読出される一方、メモリセルＭＣ′のＰチャネルＭＯＳトランジスタＱ′は十分に導通せずメモリセルＭＣ′からは「Ｌ」レベルのデータは十分に読出されない。
【０１４６】
この実施の形態５では、「Ｌ」レベルのデータの読出／書込はメモリセルＭＣで行ない、「Ｈ」レベルのデータの読出／書込はメモリセルＭＣ′で行なうので、ワード線ＷＬ，／ＷＬの振幅電圧を電源電圧ＶＣＣにしてもデータの読出／書込を十分に行なうことはできる。したがって、メモリセルＭＣ，ＭＣ′のＮチャネルＭＯＳトランジスタＱおよびＰチャネルＭＯＳトランジスタＱ′のゲート絶縁膜をキャパシタＣの絶縁膜と同じ薄い膜厚にすることができ、サイズの小さなメモリセルＭＣ，ＭＣ′を構成することができる。
【０１４７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４８】
【発明の効果】
以上のように、この発明に係る半導体記憶装置では、半導体記憶装置はＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成され、直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルが設けられ、ＭＯＳトランジスタは、半導体基板の表面に形成されたゲート絶縁膜と、そのゲート絶縁膜の表面に形成されたゲート電極と、そのゲート電極の両側において半導体基板の表面に形成された不純物拡散領域とを含み、キャパシタは、半導体基板の表面に形成された不純物拡散領域と、その不純物拡散領域の表面に形成された絶縁膜と、その絶縁膜の表面に形成され、基準電位を受ける平板電極とを含み、ロジック回路のＭＯＳトランジスタとメモリセルのＭＯＳトランジスタとキャパシタとは同一ＣＭＯＳプロセスで形成され、かつロジック回路のＭＯＳトランジスタのゲート電極とメモリセルのＭＯＳトランジスタのゲート電極とキャパシタの平板電極とは同一配線層で形成されている。したがって、ストレージノードやキャパシタの電極用の配線層を別途設ける必要がなく、半導体記憶装置およびロジック回路を含むシステムＬＳＩをＣＭＯＳロジックプロセスのみで作製できるので、チップコストの低価格化を図ることができる。また、ＭＯＳトランジスタのゲート絶縁膜とキャパシタの絶縁膜とを同じ膜厚にするので、ＭＯＳトランジスタとキャパシタの間の距離を短くすることができ、チップサイズの縮小化を図ることができる。また、ダイナミック型メモリセルを採用したので、スタティック型メモリセルを採用した場合に比べ、メモリ容量を大きくすることができる。
【０１５０】
また、メモリセルのＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタであり、半導体記憶装置は、さらに、ＮチャネルＭＯＳトランジスタのゲートに接続されたワード線と、そのうちのいずれか一方がＮチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、第１のビット線と第１のノードとの間に接続された第１のＰチャネルＭＯＳトランジスタと、第２のビット線と第２のノードとの間に接続された第２のＰチャネルＭＯＳトランジスタと、メモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、第１および第２のＰチャネルＭＯＳトランジスタのゲートに接地電位を与えて第１および第２のＰチャネルＭＯＳトランジスタを導通させるステップと、ワード線に電源電位よりも高い昇圧電位を与えてメモリセルのＮチャネルＭＯＳトランジスタを導通させるステップと、外部から与えられた書込データ信号に従って、第１および第２のノードのうちのいずれか一方のノードを電源電位にするとともに他方のノードを接地電位にするステップと、第１および第２のＰチャネルＭＯＳトランジスタのゲートに接地電位よりも低い負電位を与えるとともに、ワード線に電源電位を与えるステップとを実行する。これにより、メモリセルのＮチャネルＭＯＳトランジスタのゲート絶縁膜を破壊することなく、データをメモリセルに書込むことができる。
【０１５１】
また好ましくは、第１および第２のＰチャネルＭＯＳトランジスタの各々のしきい値電圧の絶対値は、昇圧電位と電源電位の差の電圧に略等しくなるように設定されている。この場合は、メモリセルのＮチャネルＭＯＳトランジスタのゲート絶縁膜に印加される電圧を電源電圧以下に制限しながら、メモリセルにデータ信号を十分に書込むことができる。
【０１５２】
また好ましくは、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、ワード線は２本設けられ、２つのメモリセルのＮチャネルＭＯＳトランジスタのゲートは、それぞれ２本のワード線に接続され、２つのメモリセルのＮチャネルＭＯＳトランジスタのソースは、それぞれ第１および第２のビット線に接続されている。この場合は、データ信号の書込／読出をより確実に行なうことができる。
【０１５３】
また好ましくは、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、２つのメモリセルのＮチャネルＭＯＳトランジスタのゲートはともにワード線に接続され、２つのメモリセルのＮチャネルＭＯＳトランジスタのソースはそれぞれ第１および第２のビット線に接続されている。この場合も、データ信号の書込／読出をより確実に行なうことができる。
【０１５４】
また、この発明に係る他の半導体記憶装置では、メモリセルのＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであり、半導体記憶装置は、さらに、ＰチャネルＭＯＳトランジスタのゲートに接続されたワード線と、それらのうちのいずれか一方がＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、第１のビット線と第１のノードとの間に接続された第１のＮチャネルＭＯＳトランジスタと、第２のビット線と第２のノードとの間に接続された第２のＮチャネルＭＯＳトランジスタと、メモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、第１および第２のＮチャネルＭＯＳトランジスタのゲートに電源電位を与えて第１および第２のＮチャネルＭＯＳトランジスタを導通させるステップと、ワード線に接地電位よりも低い負電位を与えてメモリセルのＰチャネルＭＯＳトランジスタを導通させるステップと、外部から与えられた書込データ信号に従って、第１および第２のノードのうちのいずれか一方のノードを電源電位にするとともに他方のノードを接地電位にするステップと、第１および第２のＮチャネルＭＯＳトランジスタのゲートに電源電位よりも高い昇圧電位を与えるとともに、ワード線に接地電位を与えるステップとを実行する。これにより、メモリセルのＰチャネルＭＯＳトランジスタのゲート絶縁膜を破壊することなく、データをメモリセルに書込むことができる。
【０１５５】
また好ましくは、第１および第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、接地電位と負電位の差の電圧に略等しくなるように設定されている。この場合は、メモリセルのＰチャネルＭＯＳトランジスタのゲート絶縁膜に印加される電圧を電源電圧以下に制限しながら、メモリセルにデータ信号を十分に書込むことができる。
【０１５６】
また好ましくは、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、ワード線は２本設けられ、２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートはそれぞれ２本のワード線に接続され、２つのメモリセルのＰチャネルＭＯＳトランジスタのソースは、それぞれ第１および第２のビット線に接続されている。この場合は、データ信号の書込／読出をより確実に行なうことができる。
【０１５７】
また好ましくは、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートはともにワード線に接続され、２つのメモリセルのＰチャネルＭＯＳトランジスタのソースはそれぞれ第１および第２のビット線に接続されている。この場合は、データ信号の書込／読出をより確実に行なうことができる。
【０１５８】
また、この発明に係るさらに他の半導体記憶装置では、メモリセルのＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであり、半導体記憶装置は、さらに、ＰチャネルＭＯＳトランジスタのゲートに接続されたワード線と、それらのうちのいずれか一方がＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、メモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、ワード線に接地電位よりも低い負電位を与えてメモリセルのＰチャネルＭＯＳトランジスタを導通させるステップと、第１および第２のビット線に接地電位を与えるステップと、ワード線に接地電位を与えるステップと、外部から与えられた書込データ信号に従って、第１および第２のビット線のうちのいずれか一方のビット線を電源電位にするとともに他方のビット線を接地電位にするステップとを実行する。これにより、メモリセルのＰチャネルＭＯＳトランジスタのゲート絶縁膜を破壊することなく、データをメモリセルに書込むことができる。
【０１５９】
また好ましくは、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、ワード線は２本設けられ、２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートはそれぞれ２本のワード線に接続され、２つのメモリセルのＰチャネルＭＯＳトランジスタのソースはそれぞれ第１および第２のビット線に接続されている。この場合は、データ信号の書込／読出をより確実に行なうことができる。
【０１６０】
また好ましくは、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートはともにワード線に接続され、２つのメモリセルのＰチャネルＭＯＳトランジスタのソースはそれぞれ第１および第２のビット線に接続されている。この場合も、データ信号の書込／読出をより確実に行なうことができる。
【０１６１】
また、この発明に係るさらに他の半導体記憶装置では、メモリセルのＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであり、半導体記憶装置は、さらに、ＰチャネルＭＯＳトランジスタのゲートに接続されたワード線と、それらのうちのいずれか一方がＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、メモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、ワード線に接地電位よりも低い負電位を与えてメモリセルのＰチャネルＭＯＳトランジスタを導通させるステップと、第１および第２のビット線に接地電位を与えるステップと、ワード線に接地電位を与えるステップと、外部から与えられた書込データ信号に従って、第１および第２のビット線のうちのいずれか一方のビット線を電源電位にするとともに他方のビット線を接地電位にするステップとを実行する。これにより、メモリセルのＰチャネルＭＯＳトランジスタのゲート絶縁膜を破壊することなく、データをメモリセルに書込むことができる。
【０１６２】
また好ましくは、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、ワード線は２本設けられ、２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートはそれぞれ２本のワード線に接続され、２つのメモリセルのＰチャネルＭＯＳトランジスタのソースはそれぞれ第１および第２のビット線に接続されている。この場合は、データ信号の書込／読出をより確実に行なうことができる。
【０１６３】
また好ましくは、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートはともにワード線に接続され、２つのメモリセルのＰチャネルＭＯＳトランジスタのソースはそれぞれ第１および第２のビット線に接続されている。この場合も、データ信号の書込／読出をより確実に行なうことができる。
【０１６４】
また、この発明に係るさらに他の半導体記憶装置では、メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、２つのメモリセルのうちの一方のメモリセルのＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであり、他方のメモリセルのＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであり、半導体記憶装置は、さらに、それぞれＮチャネルＭＯＳトランジスタのゲートおよびＰチャネルＭＯＳトランジスタのゲートに接続された第１および第２のワード線と、それらのうちのいずれか一方がＮチャネルＭＯＳトランジスタのソースおよびＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線と、２つのメモリセルにデータ信号を書込むための書込回路とを備える。この書込回路は、第１および第２のワード線にそれぞれ電源電位および接地電位を与えてＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを導通させるステップと、外部から与えられた書込データ信号に従って、第１および第２のビット線のうちのいずれか一方のビット線を電源電位にするとともに他方のビット線を接地電位にするステップとを実行する。これにより、メモリセルのＭＯＳトランジスタのゲート絶縁膜を破壊することなく、データをメモリセルに書込むことができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるシステムＬＳＩの構成を示すブロック図である。
【図２】  図１に示したメモリ回路部の構成を示すブロック図である。
【図３】  図２に示したメモリアレイおよびそれに関連する部分の構成を示すブロック図である。
【図４】  図３に示したメモリアレイブロックの構成を示す回路ブロック図である。
【図５】  図３に示したセンスアンプ帯の要部を示す回路図である。
【図６】  図４に示したメモリセルの構成を示す図である。
【図７】  図６に示したメモリセルの問題点を説明するための図である。
【図８】  図６に示したメモリセルの問題点を説明するための他の図である。
【図９】  図３に示した行デコーダに含まれるワードドライバの構成を示す回路図である。
【図１０】  図９に示したワードドライバの動作を示すタイムチャートである。
【図１１】  図３に示したセンスアンプ帯およびメモリアレイブロックに対応して設けられる信号発生回路およびローカル制御回路を示すブロック図である。
【図１２】  図１１に示した信号発生回路７１．ｋの構成を示す回路ブロック図である。
【図１３】  図１２に示したレベルシフタの構成を示す回路図である。
【図１４】  図１１に示した信号発生回路７２．ｋの構成を示す回路ブロック図である。
【図１５】  図１１〜図１４に示した信号発生回路およびローカル制御回路の動作を示すタイムチャートである。
【図１６】  図１〜図１５で示したメモリ回路部のデータ書込方法を示すタイムチャートである。
【図１７】  図１６に示したデータ書込方法の効果を説明するための図である。
【図１８】  実施の形態１の変更例を示すブロック図である。
【図１９】  実施の形態１の他の変更例を示すブロック図である。
【図２０】  この発明の実施の形態２によるシステムＬＳＩのメモリ回路部の要部を示す回路図である。
【図２１】  図２０に示したメモリ回路部のデータ書込方法を示すタイムチャートである。
【図２２】  この発明の実施の形態３によるシステムＬＳＩのメモリ回路部の要部を示す回路ブロック図である。
【図２３】  図２２に示したメモリ回路部のデータ書込方法を示すタイムチャートである。
【図２４】  この発明の実施の形態４によるシステムＬＳＩのメモリ回路部の要部を示す回路ブロック図である。
【図２５】  図２４に示したメモリ回路部のデータ書込方法を示すタイムチャートである。
【図２６】  この発明の実施の形態５によるシステムＬＳＩのメモリ回路部の要部を示す回路ブロック図である。
【符号の説明】
１  システムＬＳＩ、２  ロジック回路部、３  メモリ回路部、４  クロックバッファ、５  制御信号バッファ、６  アドレスバッファ、７  モードレジスタ、８  制御回路、９〜１２  メモリアレイ、１３  ＩＯバッファ、ＭＡ  メモリアレイブロック、ＳＡ  センスアンプ帯、１４  メモリマット、１５  行デコーダ、１６  列デコーダ、ＭＣ，ＭＣ′  メモリセル、ＷＬ，／ＷＬ  ワード線、ＢＬ，／ＢＬ  ビット線対、Ｃ  キャパシタ、ＳＮ  ストレージノード、Ｑ，２５，２６，３０，３１，３３〜３５，６４〜６６，７６〜７８，８２，８３  ＮチャネルＭＯＳトランジスタ、２１  列選択ゲート、Ｑ′，２２，２３，２８，２９，３７，３８，５９〜６３，７５，８０，８１，１０１〜１０３，１０５〜１０７  ＰチャネルＭＯＳトランジスタ、２４，３６，９０，９３  転送ゲート、２７  センスアンプ、３２，１００，１０４  イコライザ、４０  結晶シリコン基板、４１  Ｐ型ウェル、４２  ゲート絶縁膜、４３  ゲート電極、４４  ソース領域、４５  ドレイン領域、４６  Ｎ型拡散層又は反転層、４７  絶縁膜、４８  セルプレート電極、４９  絶縁層、５０  コンタクトホール、５１  素子分離膜、５５  ワードドライバ、５６，７９  レベルシフタ、５７  切換回路、５８，６７，６８，７３，７４，８４  インバータ、７０  ローカル制御回路、７１，７２  信号発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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