(57)【特許請求の範囲】
【請求項１】
所定の周期でメモリセルのデータ維持のためのリフレッシュ動作が必要なメモリを含む複数のメモリに接続されるメモリコントローラにおいて、
前記リフレッシュ動作が必要な一のメモリとは異なる他のメモリへのアクセスを要求するデバイスからのメモリ要求信号を認識する要求認識部と、
前記一のメモリのリフレッシュ動作周期を設定する動作周期設定部とを備え、
前記動作周期設定部は、
前記要求認識部が認識する前記メモリ要求信号が前記他のメモリへのアクセス要求信号である場合、前記アクセス要求信号の受信後の前記リフレッシュ動作周期である第２リフレッシュ動作周期を、前記アクセス要求信号の受信前の前記リフレッシュ動作周期である第１リフレッシュ動作周期よりも短くし、
前記要求認識部が認識する前記メモリ要求信号が前記他のメモリを非活性化するターミネート信号である場合、前記第２リフレッシュ動作周期を、前記第１リフレッシュ動作周期に戻すことを特徴とするメモリコントローラ。
【請求項２】
前記所定の周期から前記第２リフレッシュ動作周期に設定するまでの時間を調整する時間調整部を備えることを特徴とする請求項１に記載のメモリコントローラ。
【請求項３】
前記第２リフレッシュ動作周期を前記所定の周期に戻すまでの時間を調整する時間調整部を備え、前記時間調整部の出力信号であるターミネート信号が、前記動作周期設定部に入力されることを特徴とする請求項１に記載のメモリコントローラ。
【請求項４】
前記動作周期設定部には、前記要求認識部が認識する前記他のメモリへのアクセス要求信号と前記一のメモリへのアクセス要求信号が入力され、それらの信号に従って前記動作周期設定部の設定値を変更すること特徴とする請求項１ないし３のいずれか１項に記載のメモリコントローラ。
【請求項５】
前記メモリコントローラは、前記複数のメモリのうち少なくとも２つのメモリが同一パッケージに積層実装されたデバイスに接続されること特徴とする請求項１ないし４のいずれか１項に記載のメモリコントローラ。
【請求項６】
前記メモリコントローラは、前記デバイスが積層実装される複合デバイスに接続されること特徴とする請求項５に記載のメモリコントローラ。
【請求項７】
前記一のメモリと前記他のメモリのコマンド制御端子、アドレス端子、データ端子が、前記メモリコントローラに共通に接続され、
前記メモリコントローラが同一のコマンド体系で前記一のメモリと前記他のメモリを制御すること特徴とする請求項１ないし６のいずれか１項に記載のメモリコントローラ。
【請求項８】
所定の周期でメモリセルのデータ維持のためのリフレッシュ動作が必要なメモリを含む複数のメモリを有するメモリシステムにおいて、
前記リフレッシュ動作が必要な一のメモリへのアクセス要求と前記リフレッシュ動作が必要な一のメモリとは異なる他のメモリへのアクセス要求とを制御するメモリコントローラを備え、
前記メモリコントローラは、
前記他のメモリへのアクセス要求の受信後の前記リフレッシュ動作周期である第２リフレッシュ動作周期を、前記他のメモリへのアクセス要求の受信前の前記リフレッシュ動作周期である第１リフレッシュ動作周期よりも短くし、前記他のメモリのアクセス要求の非活性化に対応して前記第２リフレッシュ動作周期を前記第１リフレッシュ動作周期に戻すことを特徴とするメモリシステム。
【請求項９】
前記第１リフレッシュ動作周期から前記第２リフレッシュ動作周期に設定するまでの時間を調整する時間調整部を備えることを特徴とする請求項８に記載のメモリシステム。
【請求項１０】
前記第２リフレッシュ動作周期を前記第１リフレッシュ動作周期に戻すまでの時間を調整する時間調整部を備えることを特徴とする請求項８に記載のメモリシステム。
【請求項１１】
前記メモリシステムは、前記複数のメモリのうち少なくとも２つのメモリが同一パッケージに積層実装されたデバイスで構成されること特徴とする請求項８ないし１０のいずれか１項に記載のメモリシステム。
【請求項１２】
前記メモリシステムは、前記デバイスが積層実装される複合デバイスに接続されること特徴とする請求項１１に記載のメモリシステム。
【請求項１３】
前記一のメモリと前記他のメモリのコマンド制御端子、アドレス端子、データ端子が、前記メモリコントローラに共通に接続され、
前記メモリコントローラが同一のコマンド体系で前記一のメモリと前記他のメモリを制御すること特徴とする請求項８ないし１２のいずれか１項に記載のメモリシステム。
【請求項１４】
所定の周期でメモリセルのデータ維持のためのリフレッシュ動作が必要なメモリを含む複数のメモリに接続されるメモリコントローラのリフレッシュ動作制御方法において、
前記リフレッシュ動作が必要な一のメモリとは異なる他のメモリへのアクセスを要求するデバイスからのメモリ要求信号を認識するステップ１と、
前記一のメモリのリフレッシュ動作周期を変更するステップ２を備え、
前記ステップ２は、前記ステップ１で認識する前記メモリ要求信号が前記他のメモリへのアクセス要求信号である場合、前記アクセス要求信号の受信後の前記リフレッシュ動作周期である第２リフレッシュ動作周期を、前記アクセス要求信号の受信前の前記リフレッシュ動作周期である第１リフレッシュ動作周期よりも短くし、
前記ステップ１で認識する前記メモリ要求信号が前記他のメモリを非活性化する信号である場合、前記第２リフレッシュ動作周期を、前記第１リフレッシュ動作周期に戻すことを特徴とするメモリコントローラのリフレッシュ動作制御方法。
【請求項１５】
前記第１リフレッシュ動作周期を前記第２リフレッシュ動作周期に設定するまでの時間を調整する時間調整ステップを備えることを特徴とする請求項１４に記載のメモリコントローラのリフレッシュ動作制御方法。
【請求項１６】
前記第２リフレッシュ動作周期を前記第１リフレッシュ動作周期に戻すまでの時間を調整する時間調整ステップを備えることを特徴とする請求項１４に記載のメモリコントローラのリフレッシュ動作制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリセルのリフレッシュ動作が必要なメモリデバイスを含むメモリシステム、メモリセルのリフレッシュ動作が必要なメモリデバイスを制御するメモリコントローラ及びメモリセルのリフレッシュ動作が必要なメモリデバイスを制御するメモリコントローラのリフレッシュ動作制御方法に関する。
【背景技術】
【０００２】
例えば、特許文献１には、コンピュータシステムの状態に応じてメモリモジュールのリフレッシュレートを動的に調整する方法及び装置が開示されている。
【０００３】
特許文献１の装置は、複数のシステム状態を監視する手段と、監視するシステム状態のうちの少なくとも１つにおける変化を検出する手段と、監視するシステム状態のうちの少なくとも１つにおける変化の検出に応じて、コンピュータシステムの現在の状態における最適リフレッシュレートを判定する判定手段と、リフレッシュレートを判定された最適リフレッシュレートに設定する手段とを備えている。
【０００４】
特許文献１の装置によれば、リフレッシュレートを変更することができない場合とは異なり、リフレッシュレートを最適リフレッシュレートに設定することができる。これにより、特許文献１の装置によれば、例えば、コンピュータシステムがリブートすることを考慮して、冷却システムを過剰に設計することを要しない。そのため、特許文献１の装置では、コンピュータシステムに関係する環境設備（冷却システム等）の過剰設定に伴う高コスト化を回避することができる。
【特許文献１】特開２００６−１２０１４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、小型化や高性能化の要請に応えるため、近年のメモリにおいては、複数のメモリを実装したＭＣＰ（Ｍｕｌｔｉ−Ｃｈｉｐ−Ｐａｃｋａｇｅ）構造やＰＯＰ（Ｐａｃｋａｇｅ―Ｏｎ―Ｐａｃｋａｇｅ）構造が採用されている。
【０００６】
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）では、時間の経過とともに該ＤＲＡＭに書き込まれたメモリセルのデータが消え去ることを防ぐため、所定の周期でデータを保持するためのリフレッシュ動作が必要となる。
【０００７】
ところが、ＤＲＡＭでは、温度が上昇するにつれてデータ保持時間が短くなるため、温度が上昇するにつれて頻繁にリフレッシュ動作を行うことが求められる。
【０００８】
そこで、ＤＲＡＭと該ＤＲＡＭとは異なる他のメモリとを実装するＭＣＰ構造では、前記他のメモリが放出する熱によってＤＲＡＭの温度が上昇すると、ＤＲＡＭがデータを保持する時間が短くなる。このため、ＤＲＡＭの温度が上昇するにつれて、データが消え去ることを防ぐことが困難になり、ＤＲＡＭのリフレッシュ動作の性能が劣ることが考えられる。
【０００９】
また、前記特許文献１に開示される複数のシステム状態を監視する手段（温度検出素子等）は、ＭＣＰ（マルチチップパッケージ）デバイス内やＰＯＰ（ペッケージオンパッケージ）デバイス内には付加できない。複数のチップダイが一つに樹脂などで実装される（例えば積層される）デバイス構造では、前記監視手段を組み込むことは構造的に難しく、また前記実装デバイスの温度と消費電力が、前記監視手段自身の消費電力とその熱量により更に付加されるという悪循環となる。
【００１０】
この発明は、このような状況に鑑み提案されたものであって、複数のメモリの内の一のメモリとは異なる他のメモリが放出する熱の影響を受けて、一のメモリのリフレッシュ動作の性能が劣ることを防止することができるメモリシステム、メモリコントローラ及びメモリコントローラのリフレッシュ動作制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
請求項１の発明に係るメモリコントローラは、所定の周期でメモリセルのデータ維持のためのリフレッシュ動作が必要なメモリを含む複数のメモリに接続されるメモリコントローラにおいて、前記リフレッシュ動作が必要な一のメモリとは異なる他のメモリへのアクセスを要求するデバイスからのメモリ要求信号を認識する要求認識部と、前記一のメモリのリフレッシュ動作周期を設定する動作周期設定部とを備え、前記動作周期設定部は、前記要求認識部が出力認識する前記メモリ要求信号が前記他のメモリへのアクセス要求信号である場合、前記アクセス要求信号の受信後の前記リフレッシュ動作周期である第２リフレッシュ動作周期を、前記アクセス要求信号の受信前の前記リフレッシュ動作周期である第１リフレッシュ動作周期よりも短くし、前記要求認識部が認識する前記メモリ要求信号が前記他のメモリを非活性化するターミネート信号である場合、前記第２リフレッシュ動作周期を、前記第１リフレッシュ動作周期に戻すことを特徴とする。
【００１２】
請求項１の発明に係るメモリコントローラによれば、他のメモリへのアクセス要求に対応する動作を実行することにより、他のメモリが放出する熱量が増加することに対処するため、動作周期設定部によって、アクセス要求受信後のリフレッシュ動作周期を、アクセス要求受信前のリフレッシュ動作周期とは異なるものにすることができる。
そこで、請求項１の発明に係るメモリコントローラによれば、他のメモリが放出する熱量が増加して一のメモリが記憶内容を保持する時間が変化する場合であっても、アクセス要求受信後のリフレッシュ動作周期を、一のメモリが記憶内容を保持するために必要なリフレッシュ動作周期に設定することが可能となる。
したがって、請求項１の発明に係るメモリコントローラによれば、一のメモリが記憶内容を保持するために必要なリフレッシュ動作周期に設定することにより、一のメモリの記憶内容が消え去ることを防ぐことができる。このため、他のメモリが放出する熱の影響を受けて一のメモリのリフレッシュ動作の性能が劣ることを防止することができる。
【００１３】
請求項８の発明に係るメモリシステムは、所定の周期でメモリセルのデータ維持のためのリフレッシュ動作が必要なメモリを含む複数のメモリを有するメモリシステムにおいて、前記リフレッシュ動作が必要な一のメモリへのアクセス要求と前記リフレッシュ動作が必要な一のメモリとは異なる他のメモリへのアクセス要求とを制御するメモリコントローラを備え、前記メモリコントローラは、前記他のメモリへのアクセス要求の受信後の前記リフレッシュ動作周期である第２リフレッシュ動作周期を、前記他のメモリへのアクセス要求の受信前の前記リフレッシュ動作周期である第１リフレッシュ動作周期よりも短くし、前記他のメモリのアクセス要求の非活性化に対応して前記第２リフレッシュ動作周期を前記第１リフレッシュ動作周期に戻すことを特徴とする。
【００１４】
請求項８の発明に係るメモリシステムによれば、他のメモリへのアクセスコマンドに対応する動作を実行することにより、他のメモリが放出する熱量が増加することに対処するため、メモリコントローラの動作周期設定部によって、アクセス後のリフレッシュ動作周期を、アクセス前のリフレッシュ動作周期とは異なるものにすることができる。
そこで、請求項８の発明に係るメモリシステムによれば、他のメモリが放出する熱量が増加して一のメモリが記憶内容を保持する時間が変化する場合であっても、アクセス後のリフレッシュ動作周期を、一のメモリが記憶内容を保持するために必要なリフレッシュ動作周期に設定することが可能となる。
したがって、請求項８の発明に係るメモリシステムによれば、一のメモリが記憶内容を保持するために必要なリフレッシュ動作周期に設定することにより、一のメモリの記憶内容が消え去ることを防ぐことができる。このため、他のメモリが放出する熱の影響を受けて一のメモリのリフレッシュ動作の性能が劣ることを防止することができる。
【００１５】
請求項１４の発明に係るメモリコントローラのリフレッシュ動作制御方法は、所定の周期でメモリセルのデータ維持のためのリフレッシュ動作が必要なメモリを含む複数のメモリに接続されるメモリコントローラのリフレッシュ動作制御方法において、前記リフレッシュ動作が必要な一のメモリとは異なる他のメモリへのアクセスを要求するデバイスからのメモリ要求信号を認識するステップ１と、前記一のメモリのリフレッシュ動作周期を変更するステップ２を備え、前記ステップ２は、前記ステップ１で認識する前記メモリ要求信号が前記他のメモリへのアクセス要求信号である場合、前記アクセス要求信号の受信後の前記リフレッシュ動作周期である第２リフレッシュ動作周期を、前記アクセス要求信号の受信前の前記リフレッシュ動作周期である第１リフレッシュ動作周期よりも短くし、前記ステップ１で認識する前記メモリ要求信号が前記他のメモリを非活性化する信号である場合、前記第２リフレッシュ動作周期を、前記第１リフレッシュ動作周期に戻すことを特徴とする。
【００１６】
請求項１４の発明に係るメモリコントローラのリフレッシュ動作制御方法によれば、他のメモリへのアクセスに対応する動作を実行することにより、他のメモリが放出する熱量が増加することに対処するため、動作周期設定のステップ２によって、他のメモリへのアクセス後の一のメモリのリフレッシュ動作周期を、他のメモリへのアクセス前の一のメモリのリフレッシュ動作周期とは異なるものにすることができる。
そこで、請求項１４の発明に係るメモリコントローラのリフレッシュ動作制御方法によれば、他のメモリが放出する熱量が増加して一のメモリが記憶内容を保持する時間が変化する場合であっても、他のメモリへのアクセス後の一のメモリのリフレッシュ動作周期を、一のメモリが記憶内容を保持するために必要なリフレッシュ動作周期に設定することが可能となる。
したがって、請求項１４の発明に係るメモリコントローラのリフレッシュ動作制御方法によれば、一のメモリが記憶内容を保持するために必要なリフレッシュ動作周期に設定することにより、一のメモリの記憶内容が消え去ることを防ぐことができる。このため、他のメモリが放出する熱の影響を受けて一のメモリのリフレッシュ動作の性能が劣ることを防止することができる。
【発明の効果】
【００１７】
本発明のメモリシステム、メモリコントローラ及びメモリコントローラのリフレッシュ動作制御方法によれば、他のメモリが放出する熱の影響を受けて一のメモリのリフレッシュ動作の性能が劣ることを防止することができる。
【発明を実施するための最良の形態】
【００１８】
＜実施形態＞
本発明の実施形態を、図１ないし図１４を参照しつつ説明する。図１は、本実施形態のメモリシステム１の回路ブロック図である。メモリシステム１は、シンクロナスＤＲＡＭコントローラ１０（ＳＤＲＡＭコントローラ１０）と、シンクロナスＤＲＡＭ２０（ＳＤＲＡＭ２０）と、シンクロナスフラッシュメモリ３０（ＳＮＶＭ３０）とを備えている。
【００１９】
ＳＤＲＡＭ２０とＳＮＶＭ３０とが積層構造で組み合わされて樹脂などで封止された図１２に開示されるＭＣＰ（マルチチップパッケージ）デバイスで構成されている。更に、ＳＤＲＡＭコントローラ１０が、前記ＭＣＰのチップ２（他の機能チップダイ）として組み込まれる。一方、樹脂などで封止されたＳＤＲＡＭ２０（チップ１）部品１と、別の樹脂などで封止されたＳＮＶＭ３０（チップ３）とＳＤＲＡＭコントローラ１０（チップ２）とが積層構造で組み合わされて樹脂などで封止された部品２が、図１３に開示されるＰＯＰ（パッケージオンパッケージ）デバイスで構成されている。尚、能動部品としてのＳＤＲＡＭコントローラ１０、それぞれの受動部品としてのＳＤＲＡＭ２０とＳＮＶＭ３０の前記ＭＣＰ／前記ＰＯＰ内の配置場所（チップ１〜３への割付け）は、任意である。しかし、動作周波数の高い消費電力が大きなＳＤＲＡＭ２０とＳＮＶＭ３０は、他の機能チップ（チップ２）を介在して分散配置されることが望ましい。
【００２０】
メモリシステム１では、ＳＤＲＡＭ２０とＳＮＶＭ３０とがＳＤＲＡＭコントローラ１０に同一の制御線（ＣＬＫ、ＣＫＥ、ＲＡＳ＃、ＣＡＳ＃、ＷＥ＃、ＡＤ、ＤＱ）で接続され、同一のコマンド体系（リードやライトコマンド）でＳＤＲＡＭコントローラ１０から制御される。
【００２１】
メモリシステム１では、制御用の信号線によって、ＳＤＲＡＭコントローラ１０、ＳＤＲＡＭ２０及びシンクロナスフラッシュメモリ３０が低抵抗で高熱伝導率（５０〜４００Ｗ／ｍＫ）な金属系の材料で互いに共通に接続されている。ＳＤＲＡＭ２０及びシンクロナスフラッシュメモリ３０には、各種クロック信号、各種コマンド信号、アドレス信号及びデータ信号がそれぞれ共通に入出力される。
【００２２】
ＳＤＲＡＭ２０及びシンクロナスフラッシュメモリ３０には、クロック信号ＣＬＫ、イネーブルクロック信号ＣＫＥ、ロウアドレスセレクト信号ＲＡＳ＃、カラムアドレスセレクト信号ＣＡＳ＃、ライトイネーブル信号ＷＥ＃、アドレス信号ＡＤ及びデータ信号ＤＱが前記低抵抗で前記高熱伝導率な金属系の材料でそれぞれ共通に入出力される。
【００２３】
チップセレクト信号ＣＳ１＃は、ＳＤＲＡＭ２０に入力される。チップセレクト信号ＣＳ２＃は、シンクロナスフラッシュメモリ３０に入力される。
【００２４】
低抵抗で高熱伝導率な同一の制御線（ＣＬＫ、ＣＫＥ、ＲＡＳ＃、ＣＡＳ＃、ＷＥ＃、ＡＤ、ＤＱ）で接続されたＳＤＲＡＭ２０とＳＮＶＭ３０は、互いの動作による発熱を短時間で共有する。ＭＣＰデバイス（図１２）やＰＯＰデバイス（図１３）内で共有接続する前記同一の制御線を通じて、熱を共有するからである。ＳＤＲＡＭ２０のメモリセルのデータ保持特性が熱要素により依存する場合、ＳＤＲＡＭ２０が動作していなくとも（所定時間の周期によるリフレッシュ動作のみ）ＳＮＶＭ３０の高速な動作により短時間に熱を共有し、ＳＤＲＡＭ２０のメモリセルのデータ保持特性が劣化する。ＭＣＰデバイスやＰＯＰデバイス内の発熱量が最も大きなケースは、ＳＤＲＡＭ２０とＳＮＶＭ３０とが同時に動作する時であり、例えばＳＤＲＡＭコントローラ１０の指令によりＳＤＲＡＭ２０とＳＮＶＭ３０間でデータの通信を行う動作である。
【００２５】
図１のメモリシステム１では、ＳＤＲＡＭコントローラ１０内に、要求認識部１１、演算アルゴリズムプロセッサ１２、動作周期設定部１３を備える。要求認識部１１は、ＣＰＵからＳＤＲＡＭコントローラ１０が支配下に置くＳＤＲＡＭ２０とＳＮＶＭ３０のデータアクセスのためのメモリ要求信号を認識する機能を備える。要求認識部１１は、ＳＤＲＡＭ２０へのアクセスの場合ＳＤ要求信号を出力し、ＳＮＶＭ３０へのアクセスの場合ＳＮＶＭ要求信号を出力する。演算アルゴリズムプロセッサ１２は、各メモリとの通信を行うにあたっての仕様（コマンド種類、レイテンシ、バースト長、アドレス、データ等）に準じて所定のルーチンで通信規則を発行する。動作周期設定部１３は、ＳＤＲＡＭ２０のメモリセルのリフレッシュを管理する。具体的には、ＳＤＲＡＭコントローラ１０がＳＤＲＡＭ２０へ所定の周期でリフレッシュコマンドを発行する場合や、セルフリフレッシュ機能を備えるＳＤＲＡＭ２０へ前記所定の周期設定情報をモードレジスタ情報として発行する場合に、動作周期設定部１３がリフレッシュ管理情報を管理する。これらの管理情報として動作周期設定部１３は、演算アルゴリズムプロセッサ１２へリフレッシュ要求信号を出力する。
【００２６】
要求認識部１１のＳＤ／ＳＮＶＭ要求信号（ＳＤ要求信号、ＳＮＶＭ要求信号）は、演算アルゴリズムプロセッサ１２へ接続される。ＳＮＶＭ要求信号が、動作周期設定部１３へ入力される。動作周期設定部１３のリフレッシュ要求信号は、演算アルゴリズムプロセッサ１２へ入力される。演算アルゴリズムプロセッサ１２のターミネート信号は、動作周期設定部１３へ入力される。
これらの信号の作用を説明する。
要求認識部１１は、ＣＰＵからＳＮＶＭ３０へのメモリ要求信号を認識すると、演算アルゴリズムプロセッサ１２と動作周期設定部１３へＳＮＶＭ要求信号を出力する。ＳＤＲＡＭ２０のメモリセルのリフレッシュを管理する動作周期設定部１３は、現在のリフレッシュ管理情報を変更して、演算アルゴリズムプロセッサ１２へリフレッシュ要求信号を出力する。具体的には、近い将来ＳＮＶＭ３０のアクセスに伴い発生するＭＣＰ／ＰＯＰ内の発熱量増大に対応して、ＳＤＲＡＭ２０のリフレッシュ周期を、短周期に変更する。
前記短周期のリフレッシュにより、ＳＤＲＡＭ２０のメモリセルは、ＳＮＶＭ３０が発する熱によるパッケージデバイス内の熱増加によらず、データを高い信頼性で保持できる。
演算アルゴリズムプロセッサ１２は、前記仕様／前記通信規則に従ってＳＮＶＭ３０へのアクセスが終了する場合、動作周期設定部１３へターミネート信号を出力する。動作周期設定部１３は、ターミネート信号に従って前記短周期に変更されたＳＤＲＡＭ２０のリフレッシュ周期を元の周期に戻す処理を行う。
【００２７】
尚、ＳＤＲＡＭコントローラ１０は、必ずしもＳＮＶＭ３０へのアクセス（ステップＮ）に対してＳＤＲＡＭ２０のリフレッシュ周期変更のためのアクセス（ステップＮ−１またはステップＮ＋１）を直前／直後に設定する必要はない。この理由は、後述する時間調整により開示される。即ち、ＳＮＶＭ３０へのアクセスが発生次第、その前後ですみやかに（遅滞なく）ＳＤＲＡＭ２０の周波数変更の処理をすることが本願発明の開示することである。
【００２８】
図４〜図８は、ＳＤＲＡＭコントローラ１０の制御方法を示すタイミングチャートである。図４は、ＳＤＲＡＭコントローラ１０がＳＤＲＡＭ２０へ所定の周期でリフレッシュコマンドを発行する場合の制御方法を示すタイミングチャートである。
図５は、ＳＤＲＡＭコントローラ１０が、セルフリフレッシュ機能を備えるＳＤＲＡＭ２０へ前記所定の周期設定情報をモードレジスタ情報として発行する場合の制御方法を示すタイミングチャートである。
図６は、ＳＤＲＡＭコントローラ１０が、プリチャージ機能付きアクティブコマンド（Active with autoprecharge command）を備えるＳＤＲＡＭ２０へ前記所定の周期設定情報をモードレジスタ情報として発行する場合の制御方法を示すタイミングチャートである。
図７は、ＤＲＡＭコントローラ１０が、プリチャージコマンド（Precharge command）を備えるＳＤＲＡＭ２０へ前記所定の周期設定情報をモードレジスタ情報として発行する場合の制御方法を示すタイミングチャートである。
図８は、ＳＤＲＡＭコントローラ１０が、セルフリフレッシュ機能を備えるＳＤＲＡＭ２０へＳＮＶＭ３０の活性化状態を中断または終了させるコマンドであるターミネートコマンドに応じて、ＳＤＲＡＭ２０へ前記所定の周期設定情報をモードレジスタ情報として発行する場合の制御方法を示すタイミングチャートである。
図４のタイミングチャートを説明する。
電源投入後、ＳＤＲＡＭコントローラ１０は、所定のリフレッシュ動作周期（１６μｓ）でＳＤＲＡＭ２０のメモリセルのリフレッシュを管理する。１６μｓ毎にＳＤＲＡＭ２０へＳＤＲＡＭリフレッシュコマンドを発行する。ＣＰＵからの要求でＳＤＲＡＭアクセスコマンドがある場合、前記演算アルゴリズムプロセッサ１２がＳＤＲＡＭリフレッシュコマンドとの優先度を調整する。
ＣＰＵからの要求でＳＮＶＭ３０へアクセス要求がある場合、ＳＤＲＡＭコントローラ１０がＳＮＶＭ３０へシンクロナスフラッシュメモリアクセスコマンド（アクティブコマンド）を発行する。そして、この時からＳＤＲＡＭ２０のメモリセルのリフレッシュ管理は、変更される。所定のリフレッシュ動作周期（１６μｓ）から第２リフレッシュ動作周期（８μｓ）へと短い時間へ変更される。ＳＤＲＡＭコントローラ１０―ＳＮＶＭ３０間との通信中に、ＳＤＲＡＭ２０は第２リフレッシュ動作周期（８μｓ）が来るたびに、ＳＤＲＡＭコントローラ１０がＳＤＲＡＭリフレッシュコマンドを発行する。ＤＲＡＭコントローラ１０がＳＮＶＭ３０との通信を終了させるためのプリチャージコマンドを発行した場合、ＳＤＲＡＭ２０のメモリセルのリフレッシュ管理は、変更される。第２リフレッシュ動作周期（８μｓ）から所定のリフレッシュ動作周期（１６μｓ）へと長い時間へ変更される。
【００２９】
図５のタイミングチャートを説明する。図４と共通の部分は説明を省略する。
図５は、ＳＤＲＡＭコントローラ１０が、セルフリフレッシュ機能を備えるＳＤＲＡＭ２０へ前記所定の周期設定情報をモードレジスタ情報として発行する場合の制御方法を示すタイミングチャートである。
電源投入後、ＳＤＲＡＭコントローラ１０は、レイテンシ設定やモードレジスタ設定を行うＳＤＲＡＭ２０のイニシャライズシーケンス中にリフレッシュ動作周期の設定も行う。これは、リフレッシュ動作周期設定コマンドでＳＤＲＡＭ２０のモードレジスタに設定される。ＳＤＲＡＭ２０は、このレジスタ設定に従って自己のメモリのリフレッシュ制御を自己でバックグランド処理（所定のリフレッシュ動作周期（１６μｓ））する。ＳＤＲＡＭコントローラ１０は、レジスタ管理を行うのみである。
ＣＰＵからの要求でＳＮＶＭ３０へアクセス要求がある場合、ＳＤＲＡＭコントローラ１０は、リフレッシュ動作周期設定コマンドでＳＤＲＡＭ２０のモードレジスタ値を第２リフレッシュ動作周期（８μｓ）へ変更する。その後すみやかに、シンクロナスフラッシュメモリアクセスコマンド（アクティブコマンド）が発行される。ＳＤＲＡＭコントローラ１０―ＳＮＶＭ３０間との通信中に、ＳＤＲＡＭ２０は第２リフレッシュ動作周期（８μｓ）でセルフリフレッシュを行う。
ＳＤＲＡＭコントローラ１０がＳＮＶＭ３０との通信を終了させるためのプリチャージコマンドを発行した場合、その後すみやかに、リフレッシュ動作周期設定コマンドでＳＤＲＡＭ２０のモードレジスタ値を所定のリフレッシュ動作周期（１６μｓ）へ変更する。ＳＤＲＡＭ２０のメモリセルのリフレッシュ管理は、変更される。
【００３０】
尚、前記アクティブコマンドまたは前記プリチャージコマンドと前記リフレッシュ動作周期設定コマンド（モードレジスタ設定コマンド）は、その前後関係が逆であっても良い。演算アルゴリズムプロセッサ１２により、最適に前後関係が決定される。
具体的な例示として、ＳＤＲＡＭコントローラ１０がＳＮＶＭ３０のアクセスを優先する場合、ＳＮＶＭ３０のメモリバンクとワード線を活性する活性化コマンド（アクティブコマンド）を発行し、その後すみやかにＳＤＲＡＭ２０のリフレッシュ動作周期設定コマンド（モードレジスタ設定コマンド）が発行され、その後所定のレイテンシでＳＮＶＭ３０のコラム線を活性する活性化コマンド（リードコマンドまたはライトコマンド）が発行される。この場合、「所定のリフレッシュ動作周期（１６μｓ）から第２リフレッシュ動作周期（８μｓ）に設定されるまでの時間」であるアクティブコマンドからモードレジスタ設定コマンドが発行されるまでの時間が、所定の時間調整に相当する。
【００３１】
図６のタイミングチャートを説明する。図５と共通の部分は説明を省略する。
図６は、ＣＰＵからの要求でＳＮＶＭ３０へアクセス要求がある場合、ＳＤＲＡＭコントローラ１０が、プリチャージ機能付きアクティブコマンド（Active with autoprecharge command）を発行する。ＳＤＲＡＭコントローラ１０は、プリチャージ機能付きアクティブコマンドの発行前にすみやかに、リフレッシュ動作周期設定コマンドでＳＤＲＡＭ２０のモードレジスタ値を第２リフレッシュ動作周期（８μｓ）へ変更する。前記所定の時間調整は、ＣＰＵがＳＮＶＭ３０へアクセス要求したアドレス深さと前記演算アルゴリズムプロセッサ１２が、ＳＮＶＭ３０との通信を行うにあたっての仕様（レイテンシ、バースト長）に準じて決定される。
【００３２】
図７のタイミングチャートを説明する。図５と共通の部分は説明を省略する。
図７は、ＳＤＲＡＭコントローラ１０がＳＮＶＭ３０との通信を終了させるためのプリチャージコマンドを発行した後、所定の時間調整後にリフレッシュ動作周期設定コマンドでＳＤＲＡＭ２０のモードレジスタ値を所定のリフレッシュ動作周期（１６μｓ）へ変更する。前記所定の時間調整は、ＭＣＰ／ＰＯＰデバイスのヒードダウンまでの時間に準じて決定される。
【００３３】
図８のタイミングチャートを説明する。図５と共通の部分は説明を省略する。
図８は、ＳＤＲＡＭコントローラ１０がＳＮＶＭ３０との通信を終了させるためのプリチャージコマンド（図５）に代えて、ＳＮＶＭ３０の活性化状態を中断または終了させるコマンドであるターミネートコマンドに応じて、ＳＤＲＡＭ２０へ前記所定の周期設定情報をモードレジスタ情報として発行する場合の制御方法を示すタイミングチャートである。
ＳＤＲＡＭコントローラ１０が、ターミネートコマンドを発行した後、その後すみやかに、リフレッシュ動作周期設定コマンドでＳＤＲＡＭ２０のモードレジスタ値を所定のリフレッシュ動作周期（１６μｓ）へ変更する。ＳＤＲＡＭ２０のメモリセルのリフレッシュ管理は、変更される。前記中断は、ＳＮＶＭ３０のバーストリード／バーストライトの中断、ＳＮＶＭ３０のプログラム／イレース処理の中断（サスペンドコマンド）などである。尚、前記中断の後、再びＳＮＶＭ３０へ再活性コマンド（レジュームコマンド）がＳＤＲＡＭコントローラ１０から発行される場合、ＳＤＲＡＭコントローラ１０は、再活性コマンドの前後に速やかにリフレッシュ動作周期設定コマンドを発行し、ＳＤＲＡＭ２０のモードレジスタ値を第２リフレッシュ動作周期（８μｓ）へ変更する。
【００３４】
図９は、ＳＤＲＡＭコントローラ１０の回路ブロック図である。
具体的には、ＳＤＲＡＭコントローラ１０がＳＤＲＡＭ２０へ所定の周期でリフレッシュコマンドを発行する機能を備えたＳＤＲＡＭコントローラ１０の回路ブロック図である。
ＳＤＲＡＭコントローラ１０は、要求認識部１００、リフレッシュ管理部１０１、リフレッシュ管理部１０１内にタイマ１０２とタイマ設定値変更部（動作周期設定部）１１０、演算アルゴリズムプロセッサ１０３、コマンド発生部１０４、アドレス発生部１０５、データ発生部１０６、メモリインタフェース部１０７を備える。要求認識部１００は、ＣＰＵからＳＤＲＡＭコントローラ１０が支配下に置くＳＤＲＡＭ２０とＳＮＶＭ３０のデータアクセスのためのメモリ要求信号を認識する機能を備える。要求認識部１００は、ＳＤＲＡＭ２０へのアクセスの場合ＳＤ要求信号を出力し、ＳＮＶＭ３０へのアクセスの場合ＳＮＶＭ要求信号を出力する。演算アルゴリズムプロセッサ１０３は、各メモリとの通信を行うにあたっての仕様（コマンド種類、レイテンシ、バースト長、アドレス、データ等）に準じて所定のルーチンで通信規則を発行する。リフレッシュ管理部１０１は、ＳＤＲＡＭ２０のリフレッシュ動作周期を計測するタイマ１０２と、そのタイマの設定を行うタイマ設定値変更部（動作周期設定部）１１０を備え、所定のリフレッシュ動作周期（１６μｓ）毎に演算アルゴリズムプロセッサ１０３へリフレッシュ要求を行う。また、演算アルゴリズムプロセッサ１０３からの要求によりタイマ設定値変更部（動作周期設定部）１１０のタイマ１０２の設定値を変更する。コマンド発生部１０４、アドレス発生部１０５、データ発生部１０６は、演算アルゴリズムプロセッサ１０３からの指令に応じて所定のコマンド、アドレス、データを発生する。メモリインタフェース部１０７は、所定のコマンド、アドレス、データを、ＳＤＲＡＭ２０とＳＮＶＭ３０へ伝送する。尚、ＳＤＲＡＭ２０とＳＮＶＭ３０からのデータ等を受信し、ＣＰＵ側へ伝送する回路ブロックは図示されない。
【００３５】
要求認識部１００のＳＤ／ＳＮＶＭ要求信号（ＳＤ要求信号、ＳＮＶＭ要求信号）は、演算アルゴリズムプロセッサ１０３へ接続される。ＳＮＶＭ要求信号が、リフレッシュ管理部１０１内の動作周期設定部１１０へ入力される。動作周期設定部１１０はタイマ１０２へ接続される。リフレッシュ管理部１０１のリフレッシュ要求信号は、演算アルゴリズムプロセッサ１０３へ入力される。演算アルゴリズムプロセッサ１０３のターミネート信号は、リフレッシュ管理部１０１内の動作周期設定部１１０へ入力される。
これらの信号の作用を説明する。
要求認識部１００は、ＣＰＵからＳＮＶＭ３０へのメモリ要求信号を認識すると、演算アルゴリズムプロセッサ１０３とリフレッシュ管理部１０１内の動作周期設定部１１０へＳＮＶＭ要求信号を出力する。ＳＤＲＡＭ２０のメモリセルのリフレッシュを管理するリフレッシュ管理部１０１は、電源投入後から動作し続けるタイマ１０２の出力に対応してリフレッシュ管理情報を変更して、周期変更されたリフレッシュ動作周期（８μｓ）毎に演算アルゴリズムプロセッサ１２へリフレッシュ要求信号を出力する。演算アルゴリズムプロセッサ１２は、リフレッシュ要求信号に従ってコマンド発生部へリフレッシュコマンドを発生するように指令する。
【００３６】
図１０は、ＳＤＲＡＭコントローラ１０の回路ブロック図である。
具体的には、ＳＤＲＡＭコントローラ１０がセルフリフレッシュ機能を備えるＳＤＲＡＭ２０へ前記所定の周期設定情報をモードレジスタ情報として発行する機能を備えたＳＤＲＡＭコントローラ１０の回路ブロック図である。図９との違いを説明し、共通の部分は説明を省略する。
リフレッシュ管理部１０１に代えてモードレジスタ２０１、タイマ設定値変更部（動作周期設定部）１１０に代えてモードレジスタ値変更部（動作周期設定部）２１０、リフレッシュ要求信号に代えてモードレジスタ信号が開示される。尚、リフレッシュ管理部１０１とタイマ１０２は、後述するＳＤＲＡＭ２０側に備えられる。
ＳＮＶＭ要求信号が、モードレジスタ２０１内のモードレジスタ値変更部（動作周期設定部）２１０へ入力される。モードレジスタ２０１のモードレジスタ信号は、演算アルゴリズムプロセッサ１０３へ入力される。演算アルゴリズムプロセッサ１０３のターミネート信号は、モードレジスタ信号内のモードレジスタ値変更部（動作周期設定部）２１０へ入力される。
【００３７】
図１０は、ＳＤＲＡＭコントローラ１０の回路ブロック図である。
具体的には、ＳＤＲＡＭコントローラ１０がセルフリフレッシュ機能を備えるＳＤＲＡＭ２０へ前記所定の周期設定情報をモードレジスタ情報として発行する機能を備えたＳＤＲＡＭコントローラ１０の回路ブロック図である。図９との違いを説明し、共通の部分は説明を省略する。
リフレッシュ管理部１０１に代えてモードレジスタ２０１、タイマ設定値変更部（動作周期設定部）１１０に代えてモードレジスタ値変更部（動作周期設定部）２１０、リフレッシュ要求信号に代えてモードレジスタ信号が開示される。尚、リフレッシュ管理部１０１とタイマ１０２は、後述するＳＤＲＡＭ２０側に備えられる。
ＳＮＶＭ要求信号が、モードレジスタ２０１内のモードレジスタ値変更部（動作周期設定部）２１０へ入力される。モードレジスタ２０１のモードレジスタ信号は、演算アルゴリズムプロセッサ１０３へ入力される。演算アルゴリズムプロセッサ１０３のターミネート信号は、モードレジスタ信号内のモードレジスタ値変更部（動作周期設定部）２１０へ入力される。
これらの信号の作用を説明する。
要求認識部１００は、ＣＰＵからＳＮＶＭ３０へのメモリ要求信号を認識すると、演算アルゴリズムプロセッサ１０３とモードレジスタ２０１内のモードレジスタ値変更部（動作周期設定部）２１０へＳＮＶＭ要求信号を出力する。ＳＤＲＡＭ２０のメモリセルのリフレッシュを管理するモードレジスタ２０１は、電源投入後のＳＤＲＡＭ２０のイニシャライズシーケンス時に設定したリフレッシュ動作周期管理情報（１６μｓ）を変更して、変更されたリフレッシュ動作周期管理情報（８μｓ）をモードレジスタ信号として演算アルゴリズムプロセッサ１０３へ出力する。演算アルゴリズムプロセッサ１０３は、変更されたモードレジスタ信号に従ってコマンド発生部１０４へモードレジスタ設定コマンドを発生するように指令する。尚、変更されたリフレッシュ動作周期管理情報（８μｓ）を示すレジスタコードは、アドレス発生１０５またはデータ発生部１０６から発行される。
また、モードレジスタ２０１は、ターミネート信号に対応してリフレッシュ動作周期管理情報（８μｓ）を再変更する。リフレッシュ動作周期管理情報（８μｓ）を再変更して、再変更されたリフレッシュ動作周期管理情報（１６μｓ）をモードレジスタ信号として演算アルゴリズムプロセッサ１０３へ出力する。演算アルゴリズムプロセッサ１０３は、再変更されたモードレジスタ信号に従ってコマンド発生部１０４へモードレジスタ設定コマンドを発生するように指令する。尚、再変更されたリフレッシュ動作周期管理情報（１６μｓ）を示すレジスタコードは、アドレス発生１０５またはデータ発生部１０６から発行される。
【００３８】
図２は、図９（ＳＤＲＡＭコントローラ１０）、図４（ＳＤＲＡＭコントローラ１０がＳＤＲＡＭ２０へ所定の周期でリフレッシュコマンドを発行する場合の制御方法を示すタイミングチャート）に対応するＳＤＲＡＭ２０の回路ブロック図である。
図１及び図２に図示するように、ＳＤＲＡＭ２０は、コマンド判定回路２１、リフレッシュ制御回路２３、リフレッシュアドレスカウンタ２６とメモリセル２４を備えている。
【００３９】
コマンド判定回路２１は、コマンドデコーダ回路２１Ａを備えている。コマンドデコーダ回路２１Ａには、上記のクロック信号ＣＬＫ及び上記の各種信号ＳＩＧＮＡＬＳが入力される。各種信号ＳＩＧＮＡＬＳとは、イネーブルクロック信号ＣＫＥ、ロウアドレスセレクト信号ＲＡＳ＃、カラムアドレスセレクト信号ＣＡＳ＃、ライトイネーブル信号ＷＥ＃である。コマンド判定回路２１は、ＳＤＲＡＭコントローラ１０が発行するリフレッシュコマンドをコマンドデコーダ回路２１Ａで認識し、リフレッシュ要求信号をリフレッシュ制御回路２３へ出力する。
【００４０】
リフレッシュ制御回路２３は、リフレッシュ要求信号を入力し、リフレッシュ要求信号に対応してリフレッシュアドレスカウンタ２６でリフレッシュアドレスを生成する。また、リフレッシュ制御回路２３は、前記リフレッシュアドレスと共にメモリセル２４へメモリセル制御信号出力する。
【００４１】
メモリセル２４は、前記前記リフレッシュアドレスと前記メモリセル制御信号に従ってメモリセルのリフレッシュ（データ保持のための再電荷注入）を行う。
【００４２】
図１１は、図１０（ＳＤＲＡＭコントローラ１０）、図５〜図８（ＳＤＲＡＭコントローラ１０が、セルフリフレッシュ機能を備えるＳＤＲＡＭ２０へ前記所定の周期設定情報をモードレジスタ情報として発行する場合の制御方法を示すタイミングチャート）に対応するＳＤＲＡＭ２０の回路ブロック図である。図２との違いを説明し、共通の部分は説明を省略する。
図１１に図示するように、ＳＤＲＡＭ２０は、モードレジスタ２２、リフレッシュ管理部２７、タイマ２５を備えている。
【００４３】
コマンド判定回路２１は、コマンドデコーダ回路２１Ａを備えている。コマンドデコーダ回路２１Ａには、上記のクロック信号ＣＬＫ及び上記の各種信号ＳＩＧＮＡＬＳが入力される。各種信号ＳＩＧＮＡＬＳとは、イネーブルクロック信号ＣＫＥ、ロウアドレスセレクト信号ＲＡＳ＃、カラムアドレスセレクト信号ＣＡＳ＃、ライトイネーブル信号ＷＥ＃である。コマンド判定回路２１は、ＳＤＲＡＭコントローラ１０が発行するモードレジスタ設定コマンドをコマンドデコーダ回路２１Ａで認識し、モードレジスタ設定信号をモードレジスタ２２へ出力する。
【００４４】
モードレジスタ２２は、モードレジスタ設定信号によりコマンドデコーダ回路２１Ａに接続されている。また、モードレジスタ２２には、リフレッシュ動作周期管理情報であるレジスタコードを示すデータ信号ＤＱが入力される。
モードレジスタ２２は、モードレジスタ設定信号に従ってリフレッシュ動作周期管理情報を取り込み、リフレッシュ動作周期情報信号をリフレッシュ管理部２７へ出力する。
【００４５】
リフレッシュ管理部２７は、リフレッシュ動作周期情報信号によりモードレジスタ２２に接続されている。リフレッシュ管理部２７内には、メモリセル２４のリフレッシュ動作周期を計測するタイマ２５を備えている。リフレッシュ管理部２７は、電源投入後から動作し続けるタイマ２５の出力を、リフレッシュ動作周期情報に対応してリフレッシュ動作周期（８μｓまたは１６μｓ）毎にリフレッシュ制御回路２３へリフレッシュ要求信号を出力する。
【００４６】
リフレッシュ制御回路２３は、リフレッシュ要求信号を入力し、リフレッシュ要求信号に対応してリフレッシュアドレスカウンタ２６でリフレッシュアドレスを生成する。また、リフレッシュ制御回路２３は、前記リフレッシュアドレスと共にメモリセル２４へメモリセル制御信号出力する。
【００４７】
メモリセル２４は、前記前記リフレッシュアドレスと前記メモリセル制御信号に従ってメモリセルのリフレッシュ（データ保持のための再電荷注入）を行う。
【００４８】
次に、メモリシステム１の動作を説明する。図３には、リフレッシュ動作の周期変更を含むＳＤＲＡＭコントローラ１０からＳＤＲＡＭ２０及びシンクロナスフラッシュメモリ３０にアクセスする信号を送信する際のＳＤＲＡＭコントローラ１０の動作を示す。
【００４９】
ＳＴＡＲＴでは、電源投入後、所定のリフレッシュ動作周期である第１リフレッシュ動作周期（１６μｓ）でリフレッシュ周期の管理が行われる。具体的には、電源投入後、ＳＤＲＡＭコントローラ１０は、レイテンシ設定やモードレジスタ設定を行うＳＤＲＡＭ２０のイニシャライズシーケンス中にリフレッシュ動作周期（第１リフレッシュ動作周期（１６μｓ））の設定も行う。これは、リフレッシュ動作周期設定コマンド（モードレジスタ設定コマンド）でＳＤＲＡＭ２０のモードレジスタ２２に設定される。以後、ＳＤＲＡＭ２０は、このレジスタ設定に従って自己のメモリのリフレッシュ制御を自己でバックグランド処理（所定のリフレッシュ動作周期（１６μｓ））する。ＳＤＲＡＭコントローラ１０は、レジスタ管理を行うのみである。
【００５０】
ステップ１０（Ｓ１０）では、ＣＰＵからの要求でＳＮＶＭ３０へアクセス要求がある場合、ＳＤＲＡＭ２０への第２リフレッシュ動作周期（８μｓ）設定処理を実行する。第２リフレッシュ動作周期（８μｓ）設定処理では、ＳＤＲＡＭコントローラ１０が、ＳＤＲＡＭ２０のモードレジスタ２２に、モードレジスタ設定コマンドを出力する。モードレジスタ設定コマンドとリフレッシュ動作周期管理情報であるレジスタコードを示すデータ信号ＤＱは、リフレッシュ動作の周期を、初期設定値（１６μｓ）よりも短い周期（８μｓ）に設定することを命令する信号である。ＳＤＲＡＭ２０は、第２リフレッシュ動作周期（８μｓ）に従って、ワード線に接続されたメモリセル２４のコンデンサに電荷を注入し直すリフレッシュ動作を行う。これ以降のＳＤＲＡＭ２０のリフレッシュ動作の周期は、初期設定時（ＳＴＡＲＴ時）のリフレッシュ動作の周期よりも短縮されている。
【００５１】
ステップ２０（Ｓ２０）では、ＳＮＶＭ３０活性化コマンド発行処理を実行する。ＳＮＶＭ３０活性化コマンド発行処理では、上記のＳＮＶＭ３０に対するリードコマンドやライトコマンドを含む各種のアクセスコマンドを発行する。
ＳＮＶＭ３０活性化コマンドに従って、ＳＤＲＡＭコントローラ１０とＳＮＶＭ３０間で、データ通信が行われる。
【００５２】
ステップ３０（Ｓ３０）では、ＳＮＶＭ３０非活性化コマンド発行処理を実行する。ＳＮＶＭ３０非活性化コマンド発行処理では、上記のＳＮＶＭ３０に対するプリチャージコマンドや中断処理であるサスペンドコマンド、ターミネートコマンドを含む各種の非活性化コマンドを発行する。
ＳＮＶＭ３０非活性化コマンドに従って、ＳＤＲＡＭコントローラ１０とＳＮＶＭ３０間のデータ通信は、終了する。
【００５３】
ステップ４０（Ｓ４０）では、ＳＮＶＭ３０非活性化に対応して、ＳＤＲＡＭ２０への第１リフレッシュ動作周期（１６μｓ）設定処理を実行する。第１リフレッシュ動作周期（１６μｓ）設定処理では、ＳＤＲＡＭコントローラ１０が、のモードレジスタ２２に、モードレジスタ設定コマンドを出力する。モードレジスタ設定コマンドとリフレッシュ動作周期管理情報であるレジスタコードを示すデータ信号ＤＱは、リフレッシュ動作の周期を、初期設定値（１６μｓ）に戻す設定を命令する信号である。ＳＤＲＡＭ２０は、第１リフレッシュ動作周期（１６μｓ）に従って、前記リフレッシュ動作を行う。これ以降のＳＤＲＡＭ２０のリフレッシュ動作の周期は、ステップ１０（Ｓ１０）のリフレッシュ動作の周期（８μｓ）よりも延長されている。
【００５４】
次に、別のメモリシステム１の動作を説明する。図１４には、リフレッシュ動作の周期変更を含むＳＤＲＡＭコントローラ１０からＳＤＲＡＭ２０及びシンクロナスフラッシュメモリ３０にアクセスする信号を送信する際のＳＤＲＡＭコントローラ１０の動作を示す。
図３との違いを説明し、共通の部分は説明を省略する。
【００５５】
ステップ２００（Ｓ２００）では、ＳＮＶＭ３０プリチャージ機能付き活性化コマンド発行処理を実行する。プリチャージ機能付き活性化コマンドとは、「ＳＮＶＭ３０を活性化するアクセスのコマンドによりＳＮＶＭ３０を活性化する活性化処理時間の終了に続き自動的にＳＮＶＭ３０の非活性化処理を含む」プリチャージ機能付きアクティブコマンドである。具体的には、プリチャージ機能付き活性化コマンド発行処理では、上記のＳＮＶＭ３０に対するリードコマンドやライトコマンドを含む各種のアクセスコマンドを発行し、所定のバースト長やＣＰＵからのアドレス深さの要求に対応するデータ通信が終了次第、ＳＮＶＭ３０自身が自動的に非活性処理する機能が付加された前記アクセスコマンドである。
ＳＮＶＭ３０活性化コマンドに従って、ＳＤＲＡＭコントローラ１０とＳＮＶＭ３０間で、データ通信が行われる。そして所定のデータ量の通信が終了次第、ＳＮＶＭ３０は自動的に内部で非活性処理を開始する。
【００５６】
ステップ３００（Ｓ３００）では、ＳＤＲＡＭコントローラ１０が、リフレッシュ周期制御処理を実行する。リフレッシュ周期制御処理では、前記ＳＮＶＭ３０自身の自動的な非活性処理に対応してＳＤＲＡＭコントローラ１０が、所定の時間調整の後、ＳＤＲＡＭ２０への第１リフレッシュ動作周期（１６μｓ）設定処理を実行するまでを管理する。前記所定の時間は、リフレッシュ動作の周期を現在の設定値（８μｓ）から初期設定値（１６μｓ）に戻すまでの時間を定めている。具体的な時間設定は、前記プリチャージ機能付き活性化コマンドから前記非活性処理の開始時間まで、または、前記ＳＮＶＭ３０の活性動作による発熱がヒートダウンするまでの時間を更に加えた時間に設定しても良い。
【００５７】
ステップ４００（Ｓ４００）では、所定の時間調整の後、第１リフレッシュ動作周期（１６μｓ）設定処理を実行する。第１リフレッシュ動作周期（１６μｓ）設定処理では、ＳＤＲＡＭコントローラ１０が、ＳＤＲＡＭ２０のモードレジスタ２２に、モードレジスタ設定コマンドを出力する。モードレジスタ設定コマンドとリフレッシュ動作周期管理情報であるレジスタコードを示すデータ信号ＤＱは、リフレッシュ動作の周期を、初期設定値（１６μｓ）に戻す設定を命令する信号である。ＳＤＲＡＭ２０は、第１リフレッシュ動作周期（１６μｓ）に従って、前記リフレッシュ動作を行う。これ以降のＳＤＲＡＭ２０のリフレッシュ動作の周期は、ステップ１００（Ｓ１００）のリフレッシュ動作の周期（８μｓ）よりも延長されている。
【００５８】
尚、ステップ３００（Ｓ３００）をステップ１００（Ｓ１００）に付加することも可能である。この場合、ＳＤＲＡＭコントローラ１０が発行する各種コマンドは、ＳＮＶＭ３０のアクティブコマンド、ＳＤＲＡＭ２０のモードレジスタ設定変更コマンドの順となり、ＳＮＶＭ３０のアクティブコマンドとＳＤＲＡＭ２０のモードレジスタ設定変更コマンドまでの所定の時間調整は、ＳＮＶＭ３０が活性化してからパッケージ内の熱がヒートアップするまでの時間に設定される。前記ヒートアップまでの時間は、リフレッシュ動作周期を変更しなければＳＤＲＡＭ２０のメモリセルがデータ保持できない温度閾値に達するまでの時間である。つまり、ＳＮＶＭ３０の活性化コマンドに対応してＳＮＶＭ３０が活性し、その活性動作により前記所定の温度閾値に達するまでの前記所定の調整時間に対応して、ＳＤＲＡＭ２０のモードレジスタ設定変更コマンドが発行され、ＳＤＲＡＭ２０のメモリセルは、変更された第１リフレッシュ動作周期（１６μｓ）から短い第２リフレッシュ動作周期（８μｓ）でリフレッシュされる。
これを言い換えると、ＳＮＶＭ３０の活性化コマンドに対応してＳＮＶＭ３０が活性し、前記所定の調整時間に達しない前にＳＮＶＭ３０の非活性化コマンドまたは前記オートプリチャージ（自動的なＳＮＶＭ３０の非活性化処理）になる場合、ＤＲＡＭ２０のモードレジスタ設定変更コマンドは発行されない。ＭＣＰ／ＰＯＰ内のＳＤＲＡＭ２０温度が前記温度閾値に達しないからである。
【００５９】
本実施形態では、ＳＤＲＡＭ２０が、本発明の一のメモリに相当する。シンクロナスフラッシュメモリ３０は、本発明の他のメモリに相当する。
【００６０】
本実施形態では、上記の第２リフレッシュ動作周期（８μｓ）設定処理（Ｓ１０／Ｓ１００）によって、リフレッシュ動作の周期を、初期設定値（第１リフレッシュ動作周期（１６μｓ））よりも短い周期（８μｓ）に設定している。そこで、リフレッシュ動作の周期を設定する第２リフレッシュ動作周期（８μｓ）設定処理（Ｓ１０／Ｓ１００）は、本発明の動作周期設定部に相当する。また、ＳＤＲＡＭコントローラ１０内のタイマ設定値変更部１１０、モードレジスタ値変更部２１０が、本発明の動作周期設定部に相当する。
【００６１】
本実施形態では、上記の第２リフレッシュ動作周期（８μｓ）設定処理（Ｓ１０／Ｓ１００）によって、リフレッシュ動作の周期を、初期設定値（第１リフレッシュ動作周期（１６μｓ））よりも短い周期（８μｓ）に設定することが、本発明の動作周期設定のステップ２に相当する。
【００６２】
本実施形態では、上記の第１リフレッシュ動作周期（１６μｓ）設定処理（Ｓ４０／Ｓ４００）によって、リフレッシュ動作の周期（第２リフレッシュ動作周期（８μｓ））を、初期設定値（１６μｓ）に戻している。そこで、リフレッシュ動作の周期を設定する第１リフレッシュ動作周期（１６μｓ）設定処理（Ｓ４０／Ｓ４００）は、本発明の動作周期設定部に相当する。また、ＳＤＲＡＭコントローラ１０内のタイマ設定値変更部１１０、モードレジスタ値変更部２１０が、本発明の動作周期設定部に相当する。
【００６３】
本実施形態では、上記の第１リフレッシュ動作周期（１６μｓ）設定処理（Ｓ４０／Ｓ４００）によって、リフレッシュ動作の周期（第２リフレッシュ動作周期（８μｓ））を初期設定値（１６μｓ）に戻すことが、本発明の動作周期設定のステップ２に相当する。
【００６４】
本実施形態では、ＳＤＲＡＭコントローラ１０が活性化コマンド（アクティブコマンド）を発行し、その後すみやかにＳＤＲＡＭ２０のリフレッシュ動作周期設定コマンド（モードレジスタ設定コマンド）を発行し、その後所定のレイテンシでＳＮＶＭ３０の活性化コマンド（リードコマンドまたはライトコマンド）が発行される。前記アクティブコマンドから前記モードレジスタ設定コマンドが発行されるまでの時間が、所定の時間調整に相当する。
【００６５】
本実施形態では、ステップ３００（Ｓ３００）をステップ１００（Ｓ１００）に付加し、ＳＮＶＭ３０のアクティブコマンド、ＳＤＲＡＭ２０のモードレジスタ設定変更コマンドの順にすることが、所定の時間調整に相当する。
【００６６】
本実施形態では、リフレッシュ周期制御処理（Ｓ３００）によって、リフレッシュ動作の周期を現在の設定値（第２リフレッシュ動作周期（８μｓ））から初期設定値（第１リフレッシュ動作周期（１６μｓ））に戻すまでの時間を調整している。そこで、リフレッシュ動作の周期を初期設定値に戻すまでの時間を調整するリフレッシュ周期制御処理（Ｓ３００）は、本発明の演算アルゴリズムプロセッサ内の時間調整部に相当する。また、前記プリチャージコマンドまたは前記ターミネートコマンドまたは前記プリチャージ機能付きアクティブコマンド（Active with autoprecharge command）に対応して第１リフレッシュ動作周期（１６μｓ）に戻す信号がターミネート信号に相当する。
【００６７】
本実施形態では、リフレッシュ動作の周期を現在の設定値（第２リフレッシュ動作周期（８μｓ））から初期設定値（第１リフレッシュ動作周期（１６μｓ））に戻すまでの時間を調整することが、本発明の時間調整ステップに相当する。
【００６８】
＜実施形態の効果＞
本実施形態から主な効果を開示する。
本実施形態のメモリシステム１、ＳＤＲＡＭコントローラ１０及びそのリフレッシュ制御方法によれば、シンクロナスフラッシュメモリ３０に対するアクセス要求に対応した動作を実行することにより、シンクロナスフラッシュメモリ３０が放出する熱量が増加することに対処するため、ＳＤＲＡＭ２０のリフレッシュ動作の周期を前記アクセス要求前のリフレッシュ動作の周期から変更する。
そこで、本実施形態のメモリシステム１、ＳＤＲＡＭコントローラ１０及びそのリフレッシュ制御方法によれば、アクセス要求後のリフレッシュ動作周期を、メモリセル２４のコンデンサに電荷を蓄積するために必要なリフレッシュ動作の周期に設定することが可能となる。
したがって、本実施形態のメモリシステム１、ＳＤＲＡＭコントローラ１０及びそのリフレッシュ制御方法によれば、シンクロナスフラッシュメモリ３０が放出する熱量が増加して、ＳＤＲＡＭ２０のメモリセル２４のコンデンサに電荷を蓄積する維持時間が変化する場合であっても、メモリセル２４のコンデンサに電荷を再蓄積するために必要なリフレッシュ動作の周期を設定することにより、メモリセル２４のコンデンサから電荷が消え去ることを防ぐことができる。
このため、シンクロナスフラッシュメモリ３０が放出する熱量の影響を受けて、ＳＤＲＡＭ２０のリフレッシュ動作の性能が劣ることを防止することができる。
【００６９】
本実施形態のメモリシステム１、ＳＤＲＡＭコントローラ１０及びそのリフレッシュ制御方法によれば、フラッシュメモリアクセスコマンド発行処理（Ｓ２０／Ｓ２００）に伴い連動して処理されるＳＤＲＡＭ２０のリフレッシュ動作の周期は、第２リフレッシュ動作周期（８μｓ）設定処理（Ｓ１０／Ｓ１００）によって、前記アクセス要求前のリフレッシュ動作の周期（１６μｓ）から短く（８μｓ）することができる。
そこで、本実施形態のメモリシステム１、ＳＤＲＡＭコントローラ１０及びそのリフレッシュ制御方法によれば、アクセスアクセス要求後のリフレッシュ動作周期を、アクセスアクセス要求前のリフレッシュ動作周期（１６μｓ）よりも短くすることにより、アクセスアクセス要求後では、リフレッシュ動作を頻繁に行うことができる。
したがって、本実施形態のメモリシステム１、ＳＤＲＡＭコントローラ１０及びそのリフレッシュ制御方法によれば、シンクロナスフラッシュメモリ３０が放出する熱量が増加して、ＳＤＲＡＭ２０のメモリセル２４のコンデンサに電荷を蓄積する維持時間が短縮する場合であっても、リフレッシュ動作を頻繁に行うことにより、メモリセル２４のコンデンサから電荷が消え去ることを防ぐことができる。
【００７０】
本実施形態のメモリシステム１、ＳＤＲＡＭコントローラ１０及びそのリフレッシュ制御方法によれば、シンクロナスフラッシュメモリ３０の非活性化を示すターミネート信号により第２リフレッシュ動作周期（８μｓ）を、前記第１リフレッシュ動作周期（１６μｓ）に戻すことができる。
そこで、本実施形態のメモリシステム１、ＳＤＲＡＭコントローラ１０及びそのリフレッシュ制御方法によれば、シンクロナスフラッシュメモリ３０の非活性化に伴いＳＤＲＡＭ２０のリフレッシュ動作周期を、戻された第１リフレッシュ動作周期（１６μｓ）でリフレッシュ動作を行うことができる。
したがって、本実施形態のメモリシステム１、ＳＤＲＡＭコントローラ１０及びそのリフレッシュ制御方法によれば、シンクロナスフラッシュメモリ３０が放出する熱量が低下して、ＳＤＲＡＭ２０のメモリセル２４のコンデンサに電荷を蓄積する維持時間が延長する場合、リフレッシュ動作を戻された第１リフレッシュ動作周期（１６μｓ）で行うことにより、低消費電力でメモリセル２４のコンデンサから電荷が消え去ることを防ぐことができる。
【００７１】
本実施形態のメモリシステム１、ＳＤＲＡＭコントローラ１０及びそのリフレッシュ制御方法によれば、ＳＤＲＡＭコントローラ１０が、ＳＮＶＭ３０のアクティブコマンドを発行し、その後すみやかにＳＤＲＡＭ２０のリフレッシュ動作周期設定コマンド（モードレジスタ設定コマンド）が発行され、その後所定のレイテンシでＳＮＶＭ３０のリードコマンドまたはライトコマンドが発行される。  これにより、ＳＮＶＭ３０のアクセスの遅延なく、ＳＤＲＡＭ２０のリフレッシュ動作周期設定コマンド（モードレジスタ設定コマンド）を発行できる。
また、ステップ３００（Ｓ３００）をステップ１００（Ｓ１００）に付加することにより、ＳＮＶＭ３０の活性化コマンドに対応してＳＮＶＭ３０が活性し、前記所定の調整時間に達しない前にＳＮＶＭ３０の非活性化コマンドまたは前記オートプリチャージ（自動的なＳＮＶＭ３０の非活性化処理）になる場合、ＳＤＲＡＭ２０のモードレジスタ設定変更コマンドは発行されない。  これにより、ＭＣＰ／ＰＯＰ内のＳＤＲＡＭ２０温度が前記温度閾値に達しない場合、ＳＤＲＡＭ２０のリフレッシュ動作周期設定コマンド（モードレジスタ設定コマンド）の発行を抑止でき、フラッシュメモリ３０が放出する熱量に対応させて、アクセスコマンド発行後のリフレッシュ動作の周期を最適に制御することができる。
【００７２】
本実施形態のメモリシステム１、ＳＤＲＡＭコントローラ１０及びそのリフレッシュ制御方法によれば、シンクロナスフラッシュメモリ３０が非活性になるまでの時間または非活性後のヒートダウンまでの時間に対応し、リフレッシュ周期制御処理（Ｓ３００）により、アクセスコマンド発行後のリフレッシュ動作の周期を現在の設定値から初期設定値に戻すまでの時間を、適宜に調整することが可能となる。
そこで、本実施形態のメモリシステム１、ＳＤＲＡＭコントローラ１０及びそのリフレッシュ制御方法によれば、アクセスコマンド発行後のリフレッシュ動作の周期を現在の設定値から初期設定値に戻すまでの時間を適宜に調整することにより、シンクロナスフラッシュメモリ３０が放出する熱量に対応してＳＤＲＡＭ２０の温度が降下した後に、短く変更されたリフレッシュ動作の周期を初期設定値に戻すことができる。
したがって、本実施形態のメモリシステム１、ＳＤＲＡＭコントローラ１０及びそのリフレッシュ制御方法によれば、ＳＤＲＡＭ２０の温度低下に対応して、短く変更されたリフレッシュ動作の周期を初期設定値に戻す。
このため、ＳＤＲＡＭ２０のメモリセル２４のコンデンサに電荷を再蓄積するために必要でありＳＤＲＡＭ２０の温度に適合させたリフレッシュ動作の周期によって、最適な消費電力でリフレッシュ動作を継続することができる。
これにより、メモリセル２４のコンデンサから電荷が消え去ることを防ぐことができる。
【００７３】
本実施形態のメモリシステム１、ＳＤＲＡＭコントローラ１０及びそのリフレッシュ制御方法によれば、最も発熱量が最大になるＳＤＲＡＭ２０とシンクロナスフラッシュメモリ３０の同時活性（例えばＳＤＲＡＭ２０とシンクロナスフラッシュメモリ３０間のデータ転送）時に、ＳＤＲＡＭ２０のデータ保持は、最適なリフレッシュのための消費電流で保証される。
【００７４】
本実施形態のメモリシステム１、ＳＤＲＡＭコントローラ１０によれば、シンクロナスフラッシュメモリ３０の発熱量が同一パッケージ内に共有するＳＤＲＡＭ２０へ最も影響を与えるデバイス構造であり、この時に、ＳＤＲＡＭ２０のデータ保持は、最適な消費電流で保証される。
また、シンクロナスフラッシュメモリ３０とＳＤＲＡＭ２０が備える複数の端子について、シンクロナスフラッシュメモリ３０とＳＤＲＡＭ２０間で同一接続される端子数が多いほど、シンクロナスフラッシュメモリ３０の発熱量は、ＳＤＲＡＭ２０へ短い時間でその熱を伝達し、その総熱量をともに共有する。この時に、ＳＤＲＡＭ２０のデータ保持は、最適な消費電流で保証される。
【００７５】
本発明は、上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。例えば、上述したリフレッシュ周期制御処理（Ｓ３００）では、ＭＣＰ内の発熱が最大になると予想される条件を勘案した上で、リフレッシュ動作の周期を初期設定値から短い設定値に変更するまでの時間／現在の設定値から初期設定値に戻すまでの時間を定めてもよい。ＭＣＰの発熱が最大になると予想される条件の一例としては、ＭＣＰ内のシンクロナスフラッシュメモリから前記同一のＭＣＰ内のＳＤＲＡＭにデータを転送し、ＭＣＰに実装された両者のメモリがアクセス動作を実行する場合が想定される。
【００７６】
また、動作周期設定部１３に入力されるＳＮＶＭ要求信号に代えて、ＳＤＲＡＭ２０とＳＮＶＭ３０の両者が動作する条件に限定された信号に変更しても良い。ＭＣＰの発熱が最大になると予想される条件の一例であり、ＳＤＲＡＭ２０のメモリセル２４のリフレッシュ特性を考慮して、ＭＣＰ内の温度が最も厳しい条件となるに対応できる。
【００７７】
また、上述した実施形態とは異なり、図３に図示したリフレッシュ周期制御処理（Ｓ３０）を省略し、ＳＤＲＡＭコントローラ１０によって、アクセスコマンドの発行後に、リフレッシュ動作の周期を変更させてもよい。
【００７８】
また、ＭＣＰ内の前記ＳＤＲＡＭのリフレッシュに代えて前記同一ＭＣＰ内の不揮発性メモリのリフレッシュ周期を変更しても良い。  具体的には、前記不揮発性メモリは、不揮発性記憶部であるメモリセルの電荷保持特性（フローティングゲート構造やＮＲＯＭ構造のフラッシュメモリ）、抵抗保持特性（ＲｅＲＡＭ）、相変化特性（ＰＲＡＭ）や磁気特性（ＭＲＡＭ）を備え、それら保持特性を考慮して、ＭＣＰ内の前記不揮発性メモリのリフレッシュ周期は、前記同一ＭＣＰ内の他の機能チップダイの活性／非活性アクセスに対応して、前記不揮発性メモリと前記他の機能チップダイを一括制御するコントローラよって、前記機能チップダイへの活性／非活性アクセスコマンドの発行前後に、前記不揮発性メモリのリフレッシュ動作の周期が変更または延長される。
【００７９】
また、複数のＳＤＲＡＭのチップダイが１つにパッケージされたデバイスにも適用できる。
具体的には、第１ＳＤＲＡＭと第２ＳＤＲＡＭを一括制御するコントローラよって、前記第１ＳＤＲＡＭへの活性／非活性アクセスコマンドの発行前後に、前記第２ＳＤＲＡＭのリフレッシュ動作の周期が変更または延長される。
【００８０】
更に、ＭＣＰ構造のデバイスに代えて、ＰＯＰ構造のデバイスにも本発明が適用できる。
【００８１】
更に、第２リフレッシュ動作周期（８μｓ）設定処理（Ｓ１０／Ｓ１００）とフラッシュメモリアクセスコマンド発行処理（Ｓ２０／Ｓ２００）の間には、メモリコントローラが制御支配するその他のデバイスへとの通信処理またはメモリコントローラとＣＰＵ間の通信処理のステップを含む。
つまり、シンクロナスフラッシュメモリ３０へアクセスする処理（Ｓ２０／Ｓ２００）に対して、本願発明の前処理であるＳＤＲＡＭ２０へのリフレッシュ周期の設定変更処理（Ｓ１０／Ｓ１００）が、相対的に前処理ステップであれば良い。  同様に、第１リフレッシュ動作周期（１６μｓ）設定処理（Ｓ４０／Ｓ４００）とフラッシュメモリアクセスコマンド発行処理（Ｓ２０／Ｓ２００）の間には、メモリコントローラが制御支配するその他のデバイスへとの通信処理またはメモリコントローラとＣＰＵ間の通信処理のステップを含む。つまり、シンクロナスフラッシュメモリ３０へアクセスする処理（Ｓ２０／Ｓ２００）に対して、本願発明の後処理であるＳＤＲＡＭ２０へのリフレッシュ周期の設定変更処理（Ｓ４０／Ｓ４００）が、相対的に後処理ステップであれば良い。  
【図面の簡単な説明】
【００８２】
【図１】メモリシステムの回路ブロック図である。
【図２】メモリシステムが備えるＳＤＲＡＭの回路ブロック図である。
【図３】メモリシステムが備えるＳＤＲＡＭコントローラの動作を説明するフローチャートである。
【図４】ＳＤＲＡＭコントローラの動作を説明する第１タイムチャートである。
【図５】ＳＤＲＡＭコントローラの動作を説明する第２タイムチャートである。
【図６】ＳＤＲＡＭコントローラの動作を説明する第３タイムチャートである。
【図７】ＳＤＲＡＭコントローラの動作を説明する第４タイムチャートである。
【図８】ＳＤＲＡＭコントローラの動作を説明する第５タイムチャートである。
【図９】ＳＤＲＡＭコントローラの回路ブロック図である。
【図１０】ＳＤＲＡＭコントローラの他の回路ブロック図である。
【図１１】メモリシステムが備えるＳＤＲＡＭの他の回路ブロック図である。
【図１２】メモリシステムが備えるパッケージ構造を説明する図である。
【図１３】メモリシステムが備える他のパッケージ構造を説明する図である。
【図１４】メモリシステムが備えるＳＤＲＡＭコントローラの他の動作を説明するフローチャートである。
【符号の説明】
【００８３】
１    メモリシステム
１０  ＳＤＲＡＭコントローラ
２０  ＳＤＲＡＭ
３０  シンクロナスフラッシュメモリ
１１、１００  要求認識部
１２、１０２  演算アルゴリズムプロセッサ
１３、１１０、２１０  動作周期設定部
２２、２０１  モードレジスタ
２３  リフレッシュ制御回路
２４  メモリセル
２５、１０２  タイマ
２６  リフレッシュアドレスカウンタ
２７、１０１  リフレッシュ管理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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