(57)【特許請求の範囲】
【請求項１】
複数のＸ選択線のいずれかを選択するＸアドレスデコーダと、
複数のＹ選択線のいずれかを選択するＹアドレスデコーダと、
前記複数のＸ選択線と前記複数のＹ選択線との交差に対応して設けられた複数の画素ブロックと、を備え、
前記複数の画素ブロックは１以上の画素回路を含み、
前記画素回路の１列同士はビット線と相補ビット線とを共用し、
前記画素回路は、メモリ回路と、選択回路と、画素電極とを含み、
前記メモリ回路は、前記ビット線及び前記相補ビット線と前記メモリ回路との間にて、自身が属する画素ブロックに対応するＸ選択線およびＹ選択線が同時に選択されたときに導通状態となる複数のトランジスタを有し、前記複数のトランジスタが導通状態のときに対応するビット線に供給されたデータビットを保持するものであって、
ゲート電極が前記Ｙ選択線に接続されるとともに、ソース電極が前記ビット線に接続される第１のトランジスタと、
ゲート電極が前記Ｘ選択線に接続されるとともに、ソース電極が前記第１のトランジスタのドレイン電極に接続され、ドレイン電極がインバータ回路の一端と接続される第２のトランジスタと、
ゲート電極が前記Ｙ選択線に接続されるとともに、ソース電極が前記相補ビット線に接続される第３のトランジスタと、
ゲート電極が前記Ｘ選択線に接続されるとともに、ソース電極が前記第３のトランジスタのドレイン電極に接続され、ドレイン電極が前記インバータ回路の他端と接続される第４のトランジスタと、
を含み、
前記第２のトランジスタ及び前記第４のトランジスタのチャネル幅は、前記第１のトランジスタ及び前記第３のトランジスタのチャネル幅よりも狭く、
前記選択回路は、前記メモリ回路に保持されたデータビットに基づいて電気光学素子をオン状態またはオフ状態とする信号を選択して前記画素電極に供給する
ことを特徴とする電気光学装置。
【請求項２】
１列の画素ブロック同士が１本のＸ選択線を共用する
ことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
複数のＸ選択線のいずれかを選択するＸアドレスデコーダと、
複数のＹ選択線のいずれかを選択するＹアドレスデコーダと、
前記複数のＸ選択線と前記複数のＹ選択線との交差に対応して設けられた複数の画素ブロックと、を備え、
前記複数の画素ブロックは１以上の画素回路を含み、
前記画素回路の１列同士はビット線と相補ビット線とを共用し、
前記画素回路は、メモリ回路と、選択回路と、画素電極とを含み、
前記メモリ回路は、前記ビット線及び前記相補ビット線と前記メモリ回路との間にて、自身が属する画素ブロックに対応するＸ選択線およびＹ選択線が同時に選択されたときに導通状態となる複数のトランジスタを有し、前記複数のトランジスタが導通状態のときに対応するビット線に供給されたデータビットを保持し、
前記選択回路は、前記メモリ回路に保持されたデータビットに基づいて電気光学素子をオン状態またはオフ状態とする信号を選択して前記画素電極に供給し、
前記画素ブロックは、前記画素回路の複数個が一行に並んで配列され、
前記電気光学素子は、画素回路毎に個別の画素電極と、全画素回路に対して共通のコモン電極とを含む画素容量を有し、
前記画素ブロックにおける画素回路の配列方向に対して、前記画素電極の配列ピッチは、前記メモリ回路の配列ピッチよりも広く、
１列分の画素ブロックは複数のグループに分割されるとともに、各グループごとに１本のＸ選択線を共用する
ことを特徴とする電気光学装置。
【請求項４】
前記選択回路は、
入力端に前記電気光学素子をオン状態とする信号が供給されるとともに、出力端が前記画素電極に接続される第１のトランスミッションゲートと、
入力端が前記電気光学素子をオフ状態とする信号が供給されるとともに、出力端が前記画素電極に接続される第２のトランスミッションゲートと、
を含み、
前記データビットに基づいて前記第１のトランスミッションゲート及び前記第２のトランスミッションゲートを制御する
ことを特徴とする請求項１または３に記載の電気光学装置。
【請求項５】
請求項１乃至４のいずれかに記載の電気光学装置を備える
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素毎にメモリ回路を有する電気光学装置の低消費電力化の技術に関する。
【背景技術】
【０００２】
携帯可能な電子機器には、薄型化や軽量化などが要求されるので、電子機器の表示装置として用いる電気光学装置には、この要求に適した液晶素子や有機ＥＬ素子などの電気光学素子が用いられる。ここで、この種の電気光学装置は、表示内容に関係なく、１フレーム毎に各画素の状態を書き換える（リフレッシュする）ので、各画素を駆動する駆動回路やその制御回路などによって電力が消費されて、低消費電力化を阻害する。
そこで、画素毎に１ビットを記憶するスタティック型のメモリ回路を内蔵させるとともに、当該メモリ回路に記憶されたビットにしたがって画素をオンまたはオフさせる技術が提案された（特許文献１参照）。この技術では、メモリ回路のリフレッシュが不要となるので、静止画を表示するであれば、駆動回路等を動作させないで済み、その分、低消費電力化を図ることが可能となる。
なお、特許文献１に記載の技術では、データ線ドライバをアドレスデコーダ方式にして部分的な書換えができるようにしている。まず、走査線ドライバによりメモリ回路選択用のトランジスタを導通状態にする。これにより１ラインすべてのメモリ回路選択用のトランジスタが導通状態になる。同時にデータ線ドライバから、アドレスデコーダで選択された書き込みを行う画素に対応するデータビット線にＨレベルかＬレベルの表示用のデータ電圧を供給し、その一方で相補データビット線に反転レベルのデータ電圧を供給してデータ書換えを行う。書き換えを行わない画素に対応するデータ線および相補ビット線に対しては、データ線ドライバをハイ・インピーダンス状態にして、すでに書き込まれているメモリのデータを維持する。
【特許文献１】特開平８−２８６１７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、データ線は、一般的に大きな寄生容量を持ち、たとえデータ線からのデータ供給が無い場合であっても、前に供給された電位に充電されているためにメモリ回路選択トランジスタが導通状態になると、以前に書き込まれたデータを維持することは難しくデータ反転（誤書き換え）を起こす可能性が高い。
特許文献１に記載された技術において、このような誤書き換えを起こさないようにするためには、一般的に、データビット線と相補ビット線の双方をＨレベルにプリチャージすることが知られている。
ただし、データビット線と相補ビット線とをプリチャージすると、データの反転は起こらないものの、データビット線か相補データビット線の双方がＨレベルであるためメモリ回路の出力とどちらかがショート状態となり、大きな消費電流が発生してしまう。
また、近年の電子機器には、連続使用時間の拡大や、電池の小型化、機能の増大など様々な理由により、電気光学装置単体のさらなる低消費電力化も強く求められている。
本発明は上述した事情に鑑みてなされたもので、その目的とするところは、画素毎にメモリ回路を有する構成において、低消費電力で表示を可能とする電気光学装置および電子機器を提供することにある。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、本発明は、複数のＸ選択線のいずれかを選択するＸアドレスデコーダと、複数のＹ選択線のいずれかを選択するＹアドレスデコーダと、前記複数のＸ選択線と前記複数のＹ選択線との交差に対応して設けられた複数の画素ブロックと、を備え、前記複数の画素ブロックは１以上の画素回路を含み、前記画素回路の１列同士はビット線と相補ビット線とを共用し、前記画素回路は、メモリ回路と、選択回路と、画素電極とを含み、前記メモリ回路は、前記ビット線及び前記相補ビット線と前記メモリ回路との間にて、自身が属する画素ブロックに対応するＸ選択線およびＹ選択線が同時に選択されたときに導通状態となる複数のトランジスタを有し、前記複数のトランジスタが導通状態のときに対応するビット線に供給されたデータビットを保持するものであって、ゲート電極が前記Ｙ選択線に接続されるとともに、ソース電極が前記ビット線に接続される第１のトランジスタと、ゲート電極が前記Ｘ選択線に接続されるとともに、ソース電極が前記第１のトランジスタのドレイン電極に接続され、ドレイン電極がインバータ回路の一端と接続される第２のトランジスタと、ゲート電極が前記Ｙ選択線に接続されるとともに、ソース電極が前記相補ビット線に接続される第３のトランジスタと、ゲート電極が前記Ｘ選択線に接続されるとともに、ソース電極が前記第３のトランジスタのドレイン電極に接続され、ドレイン電極が前記インバータ回路の他端と接続される第４のトランジスタと、を含み、前記第２のトランジスタ及び前記第４のトランジスタのチャネル幅は、前記第１のトランジスタ及び前記第３のトランジスタのチャネル幅よりも狭く、前記選択回路は、前記メモリ回路に保持されたデータビットに基づいて電気光学素子をオン状態またはオフ状態とする信号を選択して前記画素電極に供給することを特徴とする。この構成によれば、表示内容が生じた画素ブロックだけを選択して、当該画素ブロックにおいて保持されるデータビットだけが書き換えられる。
【０００５】
本発明において、１列の画素ブロック同士が１本のＸ選択線を共用する構成としても良い。また、複数のＸ選択線のいずれかを選択するＸアドレスデコーダと、複数のＹ選択線のいずれかを選択するＹアドレスデコーダと、前記複数のＸ選択線と前記複数のＹ選択線との交差に対応して設けられた複数の画素ブロックと、を備え、前記複数の画素ブロックは１以上の画素回路を含み、前記画素回路の１列同士はビット線と相補ビット線とを共用し、前記画素回路は、メモリ回路と、選択回路と、画素電極とを含み、前記メモリ回路は、前記ビット線及び前記相補ビット線と前記メモリ回路との間にて、自身が属する画素ブロックに対応するＸ選択線およびＹ選択線が同時に選択されたときに導通状態となる複数のトランジスタを有し、前記複数のトランジスタが導通状態のときに対応するビット線に供給されたデータビットを保持し、前記選択回路は、前記メモリ回路に保持されたデータビットに基づいて電気光学素子をオン状態またはオフ状態とする信号を選択して前記画素電極に供給し、前記画素ブロックは、前記画素回路の複数個が一行に並んで配列され、前記電気光学素子は、画素回路毎に個別の画素電極と、全画素回路に対して共通のコモン電極とを含む画素容量を有し、前記画素ブロックにおける画素回路の配列方向に対して、前記画素電極の配列ピッチは、前記メモリ回路の配列ピッチよりも広く、１列分の画素ブロックは複数のグループに分割されるとともに、各グループごとに１本のＸ選択線を共用する構成としても良い。なお、本発明は、電気光学装置のみならず、当該電気光学装置を有する電子機器としても概念することが可能である。
【発明を実施するための最良の形態】
【０００６】
以下、本発明の実施の形態について図面を参照して説明する。
実施形態に係る電気光学装置は、電気光学素子として液晶素子を有する液晶装置であって、各種トランジスタや画素電極が形成された素子基板と、コモン電極が形成された対向基板とが互いに電極形成面が対向するように、一定の間隙を保って貼付され、この間隙にＴＮ（twisted nematic）型の液晶が挟持された構成となっている。
【０００７】
図１は、この電気光学装置１の電気的な構成を示すブロック図である。
この図に示されるように、電気光学装置１の表示領域１００では、２４０行のＹ選択線３１１が、それぞれ行（Ｘ）方向に延在する一方、１２０列のＸ選択線２１１が列（Ｙ）方向に延在するように設けられている。画素ブロック１０は、２４０行のＹ選択線３１１と１２０列のＸ選択線２１１との交差に対応して設けられる。このため、本実施形態において、画素ブロック１０は、表示領域１００において縦２４０行×横１２０列で配列することになる。
【０００８】
Ｙアドレスデコーダ３５０は、図示省略した上位制御回路から供給されるＹアドレスＡｄｙで指定された行のＹ選択線３１１に対し、Ｈレベルの行選択信号を排他的に出力するものである。なお便宜的に、表示領域１００において、上から数えて１、２、３、…、２４０行目のＹ選択線３１１に供給される行選択信号を、Ｙ１、Ｙ２、Ｙ３、…、Ｙ２４０とそれぞれ表記している。なお、行選択信号について特に行を特定しないで一般的に説明するときにはＹｉと表記する。ここで、ｉは１≦ｉ≦２４０を満たす整数である。
一方、Ｘアドレスデコーダ２４０は、上位制御回路から供給されるＸアドレスＡｄｘで指定された列のＸ選択線２１１に対し、Ｈレベルの列選択信号を排他的に出力するものである。なお便宜的に、表示領域１００において、左から数えて１、２、３、…、１２０列目のＸ選択線２１１に供給される列選択信号を、Ｘ１、Ｘ２、Ｘ３、…、Ｘ１２０とそれぞれ表記している。列選択信号について特に列を特定しないで一般的に説明するときにはＸｊと表記する。ここで、ｊは１≦ｊ≦１２０を満たす整数である。
【０００９】
次に、画素ブロック１０の詳細について説明する。各画素ブロック１０は、構成的には互いに同一である。そこで、画素ブロック１０については、１行目のＹ選択線３１１と１列目のＸ選択線２１１との交差に対応するもので代表させて説明する。図２は、その構成を示す回路図である。
図２に示されるように、１個の画素ブロック１０は、Ｘ方向に沿って配列する８個の画素回路２０から構成される。このため、本実施形態において画素回路２０は、表示領域１００において縦２４０行×横９６０列でマトリクス状に配列することになる。
【００１０】
図１では図示省略したが、マトリクス状に配列する画素回路２０においては、図２に示されるように、ビット線２１５および相補ビット線２１６が列（Ｙ）方向に延在するように、画素回路２０の列毎に対応して設けられている。上述したように、画素回路２０は、本実施形態では横９６０列であるので、ビット線２１５および相補ビット線２１６についても９６０組設けられる。
便宜的に、表示領域１００において、左から数えて１、２、３、…、９６０列目のビット線２１５に供給されるデータビットを、Ｄ１、Ｄ２、Ｄ３、…、Ｄ９６０とそれぞれ表記し、１、２、３、…、９６０列目の相補ビット線２１６に供給される反転データビットを、／Ｄ１、／Ｄ２、／Ｄ３、…、／Ｄ９６０とそれぞれ表記すると、ｊ列目の画素ブロック１０については、（８ｊ−７）列目から（８ｊ）列目までのビット線２１５および相補ビット線２１６の８組が対応することになる。
【００１１】
さて、各画素回路２０については、縦２４０行×横９６０列にわたって互いに同一である。このため、図２では、画素回路２０についても、１行１列目のもので代表させて示している。
【００１２】
図２に示されるように、画素回路２０は、スタティック型のメモリ回路３０、選択回路４０および液晶素子１５０を有する。
このうち、メモリ回路３０は、スイッチング素子として機能するｎチャネル型の薄膜トランジスタ（thin film transistor：以下単に「ＴＦＴ」と略称する）１２２、１２４、１２６、１２８と、ＮＯＴ（インバータ）回路１３２、１３４とを備える。
ＴＦＴ１２２については、そのソース電極がビット線２１５に接続され、そのドレイン電極がＴＦＴ１２４のソース電極に接続され、そのゲート電極がＹ選択線３１１に接続されている。ＴＦＴ１２４については、そのドレイン電極がＮＯＴ回路１３２の入力端に接続され、そのゲート電極がＸ選択線２１１に接続されている。ＮＯＴ回路１３２の出力端は、ＮＯＴ回路１３４の入力端に接続され、ＮＯＴ回路１３４の出力端は、ＮＯＴ回路１３２の入力端に帰還されている。
ここで、ＮＯＴ回路１３２の入力端（ＮＯＴ回路１３４の出力端）をメモリ回路３０の（正転）端子Ｑとし、ＮＯＴ回路１３４の入力端（ＮＯＴ回路１３２の出力端）をメモリ回路３０の（反転）端子／Ｑとする。
【００１３】
なお、メモリ回路３０は相補型であるので、ＴＦＴ１２６については、そのソース電極が相補ビット線２１６に接続され、そのドレイン電極がＴＦＴ１２８のソース電極に接続され、そのゲート電極がＹ選択線３１１に接続されている。また、ＴＦＴ１２８については、そのドレイン電極がＮＯＴ回路１３４の入力端に接続され、そのゲート電極がＸ選択線２１１に接続されている。
【００１４】
このようなメモリ回路３０は、Ｙ選択線３１１に供給された行選択信号がＨレベルになり、かつ、Ｘ選択線２１１に供給された列選択信号がＨレベルになったときに、ＴＦＴ１２２、１２４、１２６および１２８が同時にオンして、ビット線２１５に供給された後述するビットを端子Ｑにて保持する一方、当該ビットＸｊを論理反転した反転ビットを端子／Ｑにて、それぞれ保持する構成となっている。
【００１５】
選択回路４０は、トランスミッションゲート１４２、１４４を有する。ここで、トランスミッションゲート１４２の入力端には信号Ｖonが供給される一方、トランスミッションゲート１４４の入力端には信号Ｖoffが供給されて、トランスミッションゲート１４２、１４４の出力端は、画素毎に個別に形成された画素電極１１８に共通接続されている。また、トランスミッションゲート１４２の正転制御ゲートおよびトランスミッションゲート１４４の反転制御ゲートは、メモリ回路３０の端子Ｑに接続され、トランスミッションゲート１４２の反転制御ゲートおよびトランスミッションゲート１４４の正転制御ゲートは、メモリ回路３０の端子／Ｑに接続されている。ここで、信号Ｖonおよび信号Ｖoffは、それぞれ後述する液晶素子をオンまたはオフさせる信号であり、上位制御回路から各画素回路２０に対して共通に供給される。
【００１６】
トランスミッションゲート１４２、１４４は、正転制御ゲートがＨレベル（反転制御レベルがＬレベル）であるときに、入力端および出力端の間がオン（導通状態）となる。
したがって、メモリ回路３０の端子ＱがＨレベルである場合、トランスミッションゲート１４２、１４４はそれぞれオン、オフとなって、信号Ｖonが画素電極１１８に印加される一方、端子ＱがＬレベルである場合、トランスミッションゲート１４２、１４４はそれぞれオフ、オンとなって、信号Ｖoffが画素電極１１８に印加される構成となっている。
【００１７】
電気光学素子の一例である液晶素子１５０は、画素毎に個別の画素電極１１８と全画素にわたって共通のコモン電極１０８との間に、ＴＮ型の液晶１０５が挟持された構成となっている。
また、本実施形態において、コモン電極１０８には、図３に示されるように、１フレーム（１Ｆ：約１６．７ミリ秒）毎に極性反転する信号ＬＣcomが印加されている。信号ＬＣcomは、信号ＶonおよびＶoffと同様に、上位制御回路から各画素回路２０に対して共通に供給される。
なお、信号Ｖonは、当該信号ＬＣcomとは論理レベルを反転した関係にある一方、信号Ｖoffは、当該信号ＬＣcomとは論理レベルが同一の関係にある。
なお、信号Ｖon、Ｖoff、ＬＣcomは、Ｈレベルのときに電源電圧Ｖddをとり、Ｌレベルのときに接地電位Ｇndをとるものとする。
【００１８】
特に図示はしないが、両基板の各対向面には、液晶分子の長軸方向が両基板間で例えば約９０度連続的に捻れるようにラビング処理された配向膜がそれぞれ設けられる一方、配向方向に応じた偏光子が設けられる。このため、画素電極１１８とコモン電極１０８との間を通過する光は、両電極間の電圧実効値がゼロであれば、液晶分子の捻れに沿って約９０度旋光する一方、当該電圧実効値が大きくなるにつれて、液晶分子が電界方向に傾く結果、その旋光性が消失する。このため、当該電圧実効値がゼロに近ければ、光の反射率（透過率）が高くなる一方、電圧実効値が大きいと、透過率が低くなる（ノーマリーホワイトモード）。
【００１９】
説明を再び図１に戻すと、サンプル・ホールド回路２５０は、Ｘアドレスデコーダ２４０によって選択されたＸ選択線２１１に対応する８列のビット線２１５に、上位制御回路から供給される８個のデータビットＤbをサンプリングしてそれぞれ転送するとともに、当該データビットＤbをそれぞれ論理反転して、対応する８列の相補ビット線２１６に供給するものである。
なお、本実施形態において、Ｘアドレスデコーダ２４０や、サンプル・ホールド回路２５０、Ｙアドレスデコーダ３５０および画素ブロック１０における構成素子は、すべて低温ポリシリコンプロセスにより同時に形成することが可能である。
【００２０】
次に、本実施形態に係る電気光学装置の動作について説明する。
まず、電気光学装置１では、各画素回路２０のメモリ回路３０に、データビットが記憶された状態が前提となるので、このメモリ回路３０へのデータビットの記憶動作について説明する。
本実施形態では、メモリ回路３０に対するデータビットの記憶動作は、画素ブロック１０を単位として実行される。ここで例えばｉ行ｊ列の画素ブロック１０における８個の画素回路２０に対してデータビットを記憶させる場合、上位制御回路は、ｉ行目を指定するＹアドレスＡｄｙとともに、ｊ列目を指定するＸアドレスＡｄｘを出力し、さらに、当該画素ブロック１０に属する画素回路２０、すなわち、ｉ行目であって（８ｊ−７）列目から８ｊ列目までの画素回路２０に記憶させるべきデータビットＤbを８ビット分、出力する。
【００２１】
このＸアドレスＡｄｘによってＸアドレスデコーダ２４０は、列選択信号ＸｊをＨレベルとする。これにより、サンプル・ホールド回路２５０は、記憶させるべきデータビットＤbの８ビット分をサンプリングして、ｊ列目に対応する８組のビット線２１５に供給する。詳細には、サンプル・ホールド回路２５０は、データビットＤbの８ビット分を、ｉ行目であって（８ｊ−７）列目から８ｊ列目までの画素回路２０に記憶させるべきデータビットＤbを、それぞれ（８ｊ−７）列目から８ｊ列目までのビット線２１５に、ビットＸ（８ｊ−７）、Ｘ（８ｊ−６）、Ｘ（８ｊ−５）、…、Ｘ８ｊとして供給する。
さらに、サンプル・ホールド回路２５０は、記憶させるべきデータビットＤbを論理反転させて、（８ｊ−７）列目から８ｊ列目までの相補ビット線２１６に、ビット／Ｘ（８ｊ−７）、／Ｘ（８ｊ−６）、／Ｘ（８ｊ−５）、…、／Ｘ８ｊとして供給する。
なお、サンプル・ホールド回路２５０は、それ以外のビット線２１５および相補ビット線２１６についてはデータビットをなんら供給しない。
【００２２】
一方、ｉ行目を指定するＹアドレスＡｄｙによって、Ｙアドレスデコーダ３５０は、行選択信号ＹｉだけをＨレベルとする。
ｉ行ｊ列の画素ブロック１０に属する８個の画素回路２０では、行選択信号ＹｉがＨレベルとなるのでＴＦＴ１２２、１２６がオン状態となり、さらに、列選択信号ＸｊがＨレベルとなるのでＴＦＴ１２４、１２８がオン状態となるので、ビット線２１５に供給されたビットが端子Ｑに、相補ビット線２１６に供給されたビットが端子／Ｑに、それぞれ書き込まれる。
この状態において、行選択信号Ｙｉまたは列選択信号Ｘｊの一方、もしくは、双方がＬレベルになると、ｉ行ｊ列の画素ブロック１０に属する８個の画素回路２０では、それぞれＴＦＴ１２２、１２６または１２４、１２８がオフ、もしくは、いずれもがオフになる。このため、メモリ回路３０において、端子Ｑはビット線２１５から、端子／Ｑは相補ビット線２１６から、それぞれ電気的に切り離されるが、メモリ回路３０は、書き込んだビットを保持し続けることになる。
【００２３】
なお、列選択信号ＸｊがＨレベルであって、行選択信号ＹｉがＨレベルである場合、ｉ行ｊ列の画素ブロック１０以外の画素回路２０では、行選択信号または列選択信号のいずれかが、もしくは、行選択信号および列選択信号の双方が、Ｌレベルである。
したがって、これらの画素回路２０では、ＴＦＴ１２２、１２４（１２６、１２８）の一方または双方がオフになるので、メモリ回路３０の端子Ｑはビット線２１５から電気的に切り離され、同様に、端子／Ｑは相補ビット線２１６から電気的に切り離される。このため、ｉ行ｊ列の画素ブロック１０以外の画素回路２０におけるメモリ回路３０は、ビット線２１５、相補ビット線２１６の電圧変化の影響をなんら受けることはない。
すなわち、これらの画素回路２０のメモリ回路３０では、すでにデータビットが書き込まれていれば、ビット線２１５、相補ビット線２１６の電圧状態とは無関係に当該データビットを保持し続けることになる。
【００２４】
電源投入直後にあっては、このような書き込み動作が、すべての画素ブロック１０に対して実行され、これにより、すべての画素回路２０におけるメモリ回路３０において、ＨまたはＬレベルのいずれかのデータビットが保持される。
また、表示内容が変更されるときにも、変更後の表示内容を規定するデータビットＤbが８ビット分まとめて、ＸアドレスＡｄｘおよびＹアドレスＡｄｙとともに上位制御回路から供給されて、当該ＸアドレスＡｄｘおよびＹアドレスＡｄｙで指定された画素ブロック１０における８個のメモリ回路３０に保持されたデータビットがそれぞれ書き換えられる。
【００２５】
次に、このように各画素回路２０においてそれぞれデータビットが保持された場合に、液晶素子１５０がどうなるか、という観点で説明する。
まず、画素回路２０のメモリ回路３０において、端子ＱがＬレベルに保持された場合（すなわち、端子／ＱにＨレベルが保持された場合）、トランスミッションゲート１４２、１４４はそれぞれオフ、オンするので、当該画素の画素電極１１８には、図３に示されるように、コモン電極１０８と同一論理の関係にある信号Ｖoffが印加される。このため、液晶素子１５０に印加される電圧ＶＬＣ、ここでは、画素電極１１８の電位からコモン電極１０８の電位を差し引いた電圧がゼロとなるので、ノーマリーホワイトモードであれば、当該画素は、明るいオフ状態となる。
一方、画素回路２０のメモリ回路３０において、端子ＱがＨレベルに保持された場合（すなわち、端子／ＱにＬレベルが保持された場合）、トランスミッションゲート１４２、１４４はそれぞれオン、オフするので、当該画素の画素電極１１８には、図３に示されるように、コモン電極１０８と論理反転の関係にある信号Ｖonが印加される。このため、液晶素子１５０に印加される電圧ＶＬＣが絶対値でみてＶddとなるので、ノーマリーホワイトモードであれば、当該画素は、暗いオン状態となる。
このようなオンまたはオフのいずれかの表示が、メモリ回路３０の保持状態に応じて、各画素回路２０において実行されて、所定の画像が表示されることとなる。
【００２６】
このように本実施形態によれば、Ｘ選択線２１１およびＹ選択線３１１の交差に対応する画素ブロック１０を単位としてメモリ回路３０のＴＦＴ１２２，１２４，１２８，１２６を導通状態としてデータビットを書き換え、選択しない画素ブロック１０のメモリ回路３０のＴＦＴを導通状態にしないので、データ線ドライバがデータ線をハイ・インピーダンス状態にしてデータビットを書き換える構成と比較して、低消費電力化を図ることが可能となる。
また、本実施形態では、ＹアドレスＡｄｙで指定された行およびＸアドレスＡｄｘで指定された列の交差に位置する画素ブロック１０以外では、メモリ回路３０の端子Ｑ、／Ｑは、それぞれビット線２１５、相補ビット線２１６から電気的に切り離されるので、メモリ回路３０の保持内容がビット線２１５、相補ビット線２１６におけるノイズの影響を受けてしまう、ということを防止することも可能となる。
【００２７】
ところで、上述した実施形態において、１列のＸ選択線２１１は２４０個の画素ブロック１０に接続され、１個の画素ブロック１０は８個の画素回路２０を有し、さらに、１個の画素回路２０ではＴＦＴ１２４、１２８のゲートがＸ選択線２１１に接続される。このため、Ｘ選択線２１１の１列にゲートが接続されたＴＦＴの個数は、３８４０（＝２４０×８×２）個となる。一方、１行のＹ選択線３１１は１２０個の画素ブロック１０に接続されるから、Ｙ選択線３１１の１行にゲートが接続されたＴＦＴの個数は、１９２０（＝１２０×８×２）個となる。
このため、ＴＦＴ１２２（１２６）と、ＴＦＴ１２４（１２８）とのトランジスタサイズ（特にチャネル幅）が同一であると仮定すると、１列のＸ選択線２１１に付着するゲート容量は、１行のＹ選択線３１１におけるゲート容量よりも大きくなってしまう。
データビットを書き換える場合、画面を垂直および水平走査するのが通常であるので、Ｙ選択線３１１の選択回数よりもＸ選択線２１１の選択回数の方が大きくなる、と考えられる。低消費電力化を考慮すれば、Ｘ選択線２１１を１回選択する際の容量負荷が小さい方が良いはずである。
そこで例えば、配線容量を無視した場合に、ＴＦＴ１２４、１２８のチャネル幅を、ＴＦＴ１２２、１２６のチャネル幅よりも狭くして、例えば半分とすれば、Ｘ選択線２１１の１列におけるゲート容量と、Ｙ選択線３１１の１行におけるゲート容量とをほぼ同じとすることが可能となる。
【００２８】
ただし、例えば１行の画素回路２０において、すべてについてデータビットを書き換えるような場合、Ｙ選択線３１１の１回の選択に対し、Ｘ選択線２１１を順次１列ずつ選択する（すなわち、Ｘ選択線２１１については１２０回選択する）必要があるので、Ｘ選択線２１１に付着する容量負荷についてはさらに小さくしなければならないが、トランジスタのチャネル幅を狭くするにも限界がある。
そこで、１列分の画素ブロック１０の２４０個を１本のＸ選択線２１１で共用するのではなく、画素ブロック１０を複数個ずつグループ化するとともに、同一グループの画素ブロック１０に対して、１本のＸ選択線２１１を共用する構成としても良い。
図４は、１列分の画素ブロック１０において２個ずつグループ化して、各グループにおいて１本のＸ選択線２１１を共用する構成とした例である。
【００２９】
なお、この例では、１列分の画素ブロック１０が２４０個であるので、画素ブロック１０を２個ずつグループ化すると、１列において１２０個のグループが誕生する。このため、１列において、Ｘ選択線２１１は１２０本設けられることになり、これらのＸ選択線２１１について、１列目でいえば、それぞれ列選択信号Ｘ１−１、Ｘ１−２、Ｘ１−３、…、Ｘ１−１２０を、列を特定しないでｊ列目でいえば、それぞれ列選択信号Ｘｊ−１、Ｘｊ−２、Ｘｊ−３、…、Ｘｊ−１２０を、それぞれＸアドレスデコーダ２４０が供給する構成となる。
また、このような構成では、特に図示はしないが、Ｘアドレスデコーダ２４０には、ＸアドレスＡｄｘとともにＹアドレスＡｄｙも供給される。この構成によって、Ｘアドレスデコーダ２４０は、ＸアドレスＡｄｘで指定された列のうち、ＹアドレスＡｄｙで指定された行が属するグループの列選択信号を出力することが可能となる。例えば、図４に示される構成において、ＸアドレスＡｄｘで指定された列が左から数えて２列目であって、ＹアドレスＡｄｙで指定された行が上から数えて３列目であったならば、Ｘアドレスデコーダ２４０は、列選択信号Ｘ２−２だけをＨレベルとする。なお、この構成において、Ｙアドレスデコーダ３５０が行アドレスＡｄｙで指定された行に対応する行選択信号をＨレベルとする点は、図１に示した構成と同様である。
【００３０】
ところで、１列分の画素ブロック１０を複数個ずつグループ化すると、画素ブロック１０の１列当たりにおけるＸ選択線２１１の本数が飛躍的に増加する（図４の例では１から１２０本に増加する）。このため、Ｘ選択線２１１を設けるための配線領域を、画素ブロック１０の１列毎に（画素回路２０でいえば、８個毎に）設けることが必要となる。
一方、本実施形態のように、画素回路２０がマトリクス状に配列する場合、半導体の製造プロセス（特に露光時のマスクパターン）を考慮すれば、画素ブロック１０を単位とした繰り返しパターンとすることが望まれる。
このため、画素ブロック１０および画素回路２０については、図４に示すような平面的な配置することが考えられるが、この配置では、画素電極１１８が設けられる間隔（ピッチ）も異なってしまい、表示画面に違和感を与えてしまう。
【００３１】
そこで、図５に示されるように、画素回路２０のうち、メモリ回路３０および選択回路４０については、画素ブロック１０を単位として配置する一方、画素回路２０のうち、画素電極１１８については、画素ブロック１０の配置とは無関係に規則正しいピッチで配列させる構成が好ましい。
詳細には、表示領域１００を反射モードとする場合、素子基板において、メモリ回路３０および選択回路４０が、Ｙ方向に対してピッチＭｐで、Ｘ選択線２１１およびＹ選択線３１１とともに形成される一方、これらを覆うように、絶縁層を介して画素電極１１８がピッチＰｐで形成される。なお、図５では説明のために、画素電極１１８を、メモリ回路３０および選択回路４０に対して、Ｙ方向にズラした状態で図示しているが、実際には、画素電極１１８は、Ｘ選択線２１１や、メモリ回路３０および選択回路４０を覆うように（つまり、平面的にみれば、画素電極１１８は、メモリ回路３０および選択回路４０の上層に位置するように）、かつ、できるだけ隙間がないように配列する。このため、画素電極１１８の配列ピットＰｐは、メモリ回路３０や選択回路４０の配列ピッチＭｐよりも広くなる。また、この配列ピッチＰｐの８倍が、本実施形態では、画素ブロック１０の配列ピッチＢｐと等しくなる。
【００３２】
なお、実施形態にあっては、画素ブロック１０に含まれる画素回路２０の個数を８個としたが、これ以外の複数個数としても良いし、単数の１個としても良い。
また、実施形態にあっては、信号ＬＣcomを１フレームの周期でレベル反転したが、信号ＬＣcomをレベル反転する理由は、液晶素子１５０を交流駆動するために過ぎない。このため例えば、信号ＬＣcomを２フレーム以上の周期でレベル反転する構成としても良い。
さらに、液晶素子１５０はノーマリーホワイトモードとしたが、電圧無印加状態において暗い状態となるノーマリーブラックモードとしても良い。
また、実施形態では、説明の簡略化のためにオンオフの２値的な表示としたが、各画素回路２０は、例えばＸ方向に向かってＲＧＢＲＧＢ…の３原色に対応するようにして、それぞれの色についてオンオフさせる８色のカラー表示する構成としても良い。
また、実施形態では、各画素回路２０が、例えばＸ方向に向かってＲＧＢの３原色に対して色相の範囲を変化させた色にするとともに、更に１色（例えばシアン（Ｃ）系）を追加してＲＧＢＣＲＧＢＣ…の４色に対応するようにして色再現性を向上させる構成としてもよい。
【００３３】
くわえて、反射型に限られず、透過型や、両者の中間的な半透過半反射型であっても良い。さらに、ＴＮ型のほか、ＳＴＮ型など、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたゲストホスト型などの液晶を用いても良い。くわえて、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピック配向）の構成や、いわゆるＩＰＳ（面内スイッチング方式、ＦＳＳを含む）方式としても良い。
さらに、電気光学素子としては、液晶素子のほかに、ＥＬ（エレクトロルミネッセンス）素子や、電気泳動素子、電子放出素子、デジタルミラー素子などや、プラズマディスプレイなどにも適用可能である。すなわち、本発明は、オンまたはオフを指示する２値的なデータビットをメモリ回路に記憶する電気光学装置のすべてに適用可能である。
【００３４】
＜電子機器＞
次に、上述した実施形態に係る電気光学装置１を表示装置として有する電子機器について説明する。図６は、実施形態に係る電気光学装置１を用いた携帯電話１２００の構成を示す斜視図である。
この図に示されるように、携帯電話１２００は、複数の操作ボタン１２０２のほか、受話口１２０４、送話口１２０６とともに、上述した電気光学装置１の表示領域１００を備えるものである。なお、電気光学装置１のうち、表示領域１００以外の構成要素については外観としては現れない。
【００３５】
なお、電気光学装置１が適用される電子機器としては、図６に示される携帯電話の他にも、デジタルスチルカメラや、ノートパソコン、液晶テレビ、ビューファインダ型（またはモニタ直視型）のビデオレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示装置として、上述した電気光学装置１が適用可能であることは言うまでもない。そして、いずれの電子機器においても、電気光学装置１による低消費電力化の恩恵を受けることになる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施形態に係る電気光学装置の構成を示すブロック図である。
【図２】同電気光学装置における画素ブロック等の構成を示す図である。
【図３】同電気光学装置のメモリ回路に対する書込動作を示す図である。
【図４】同電気光学装置の応用例に係る画素ブロック等の構成を示す回路図である。
【図５】同電気光学装置の応用例に係る画素ブロック等の構成を示す平面図である。
【図６】実施形態に係る電気光学装置を適用した携帯電話の構成を示す図である。
【符号の説明】
【００３７】
１…電気光学装置、１０…画素ブロック、２０…画素回路、３０…メモリ回路、４０…選択回路、１０５…液晶、１０８…コモン電極、１１８…画素電極、１５０…液晶素子、２１１…Ｘ選択線、２１５…ビット線、２１６…相補ビット線、２４０…Ｘアドレスデコーダ、３１１…Ｙ選択線、３５０…Ｙアドレスデコーダ、１２００…携帯電話
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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