(57)【特許請求の範囲】
【請求項１】
アナログ階調電圧を出力する電圧バッファ増幅回路を備え、３つの表示色における同一表示色に関する隣り合うデータバスライン間では極性が逆になるように該アナログ階調電圧を該データバスラインに印加する液晶表示装置用データドライバにおいて、
該同一表示色に関する隣り合うデータバスライン間に間欠的に接続された短絡スイッチ素子と、
該電圧バッファ増幅回路の出力又は該電圧バッファ増幅回路と該データバスラインとの間がハイインピーダンス状態の時に該短絡スイッチ素子をオンにする制御回路と、
を有し、該短絡スイッチ素子を接続する第１行の配線と第２行の配線とが、該３つの表示色のうちいずれか１つに各々が対応する複数のデータバスラインに対して、交互に配置されていることを特徴とする液晶表示装置用データドライバ。
【請求項２】
上記短絡スイッチ素子は、上記第１行と上記第２行の各々について、隣り合う第１及び第２の短絡スイッチ素子の一端がそれぞれ隣り合う第１及び第２のデータバスラインに接続されていることを特徴とする請求項１に記載の液晶表示装置用データドライバ。
【請求項３】
上記短絡スイッチ素子は、上記データバスラインの１つおきにその一方側に形成されていることを特徴とする請求項２に記載の液晶表示装置用データドライバ。
【請求項４】
上記短絡スイッチ素子の各々は、第３行に形成されたＮＭＯＳトランジスタと第４行に形成されたＰＭＯＳトランジスタとが並列接続されたものであることを特徴とする請求項３に記載の液晶表示装置用データドライバ。
【請求項５】
上記第１及び第２行の配線は、上記第３及び第４行のトランジスタの間の領域であることを特徴とする請求項４に記載の液晶表示装置用データドライバ。
【請求項６】
複数のデータバスラインと複数の走査バスラインとを有する液晶表示パネルと、
該複数の走査バスラインに接続された走査駆動回路と、
アナログ階調電圧を出力する電圧バッファ増幅回路を備え、３つの表示色における同一表示色に関する隣り合うデータバスライン間では極性が逆になるように該アナログ階調電圧を該データバスラインに印加する液晶表示装置用データドライバと、
を有し、該液晶表示装置用データドライバはさらに、該同一表示色に関する隣り合うデータバスライン間に間欠的に接続された短絡スイッチ素子と、該電圧バッファ増幅回路の出力又は該電圧バッファ増幅回路と該データバスラインとの間がハイインピーダンス状態の時に該短絡スイッチ素子をオンにする制御回路とを備え、
該短絡スイッチ素子を接続する第１行の配線と第２行の配線とが、該３つの表示色のうちいずれか１つに各々が対応する複数のデータバスラインに対して、交互に配置されていることを特徴とする液晶表示装置。
【請求項７】
上記短絡スイッチ素子は、上記第１行と上記第２行の各々について、隣り合う第１及び第２の短絡スイッチ素子の一端がそれぞれ隣り合う第１及び第２のデータバスラインに接続されていることを特徴とする請求項６に記載の液晶表示装置。
【請求項８】
上記短絡スイッチ素子は、上記データバスラインの１つおきにその一方側に形成されていることを特徴とする請求項７に記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ階調電圧を出力する電圧バッファ増幅回路を備え、同一表示色に関する隣り合うデータバスライン間で極性が逆になるように該アナログ階調電圧を該データバスラインに印加する液晶表示装置用データドライバに係り、特にドット反転駆動方式の液晶表示装置に用いられるデータドライバに関する。
【０００２】
【従来の技術】
図８は、液晶表示パネルのデータバスラインに接続される従来のデータドライバ１０Ｘの出力段を示す。
【０００３】
データドライバ１０Ｘの電圧バッファアンプＢ１〜Ｂ１２は、電圧ホロアであり、これらの出力端はそれぞれ液晶表示パネルのデータバスラインＤ１〜Ｄ１２に接続されている。データドライバ１０Ｘは、ドットライン駆動方式である。すなわち、隣り合うデータバスライン間で極性が逆になり、かつ、各データバスラインについて１水平期間毎に極性が逆になるように、表示データに応じたアナログ階調電圧が電圧バッファアンプＢ１〜Ｂ１２から出力される。ドット反転駆動方式によれば、データバスラインと走査バスラインのクロス容量に起因する画素電極の電位変動が相殺され、また、対向電極のコモン電位が安定するので、フリッカが軽減される。
【０００４】
しかし、電圧バッファアンプＢ１〜Ｂ１２の充放電電流が大きいので、消費電力が増大する。
【０００５】
そこで、データバスラインに蓄積された電荷を有効利用して消費電力を低減するために、データバスラインＤ１〜Ｄ１２とコモンラインＣＬとの間にそれぞれ短絡スイッチ素子Ｓ１〜Ｓ１２が接続されている。水平ブランキング期間において電圧バッファアンプＢ１〜Ｂ１２の出力がハイインピーダンス状態にされ、この時、短絡スイッチ素子Ｓ１〜Ｓ１２が同時にオンにされる。これにより、データバスラインＤ１〜Ｄ１２の電位が、液晶表示パネルの対向べた電極のコモン電位にほぼ等しくなるので、電圧バッファアンプＢ１〜Ｂ１２の消費電流を半減することができる。
【０００６】
しかしながら、電圧バッファアンプの各々に短絡スイッチ素子を備える必要があるので、データドライバ１０Ｘの面積が増大し、データバスラインの高密度化が妨げられる。
【０００７】
図９は、特開平１０−２８２９４０に開示されたドット反転駆動方式のデータドライバ１０Ｙを示す。
【０００８】
この回路では、隣り合うバスライン間の１つおきに短絡スイッチ素子Ｓ１〜Ｓ９が接続されている。この回路によれば、短絡スイッチ素子の数が図８のそれの半分になるので、上記問題が解決される。
【０００９】
【発明が解決しようとする課題】
しかし、隣り合うバスラインには異なる色信号が供給されるので、相関がなく、データバスラインに蓄積された電荷の利用効率が良くない。例えば、ある水平期間においてデータバスラインＤ１〜Ｄ６の電位が図１０に示すようになり、次の水平ブランキング期間で短絡スイッチ素子Ｓ１、Ｓ３及びＳ５がオンになると、これらの電位は図１１に示す如くなって、対向電極のコモン電位ＶＣＯＭとの間に差が生じ、図８の場合よりもデータドライバ１０Ｙの消費電力が増大する。また、コモン電位ＶＣＯＭが変動してフリッカが生ずる原因となる。
【００１０】
本発明の目的は、上記問題点に鑑み、回路面積の増大を抑制することができると共に、消費電力を低減し且つフリッカを軽減することが可能な液晶表示装置用データドライバを提供することにある。
【００１１】
【課題を解決するための手段及びその作用効果】
本発明による液晶表示装置用データドライバの第１態様では、同一表示色に関する隣り合うデータバスライン間に間欠的に短絡スイッチ素子が接続され、電圧バッファ増幅回路の出力又は該電圧バッファ増幅回路と該データバスラインとの間がハイインピーダンス状態の時に該短絡スイッチ素子がオンにされる。
【００１２】
隣り合う同一色の画素データ信号は、逆極性であり、絶対値がほぼ同一である確率が高い。特に背景画像の領域でこの確率が高い。したがって、この液晶表示装置用データドライバによれば、短絡スイッチ素子のオンによりデータバスラインの電位が液晶表示パネルの対向電極のコモン電位にほぼ等しくなり、電圧バッファアンプの消費電流を、隣り合うデータバスライン間に間欠的に短絡スイッチ素子を接続した場合よりも低減することができる。
【００１３】
また、該コモン電位が安定するので、隣り合うデータバスライン間に間欠的に短絡スイッチ素子を接続した場合よりもフリッカが軽減して画質が向上する。
【００１４】
さらに、短絡スイッチ素子の数が、隣り合うデータバスライン間の全てに短絡スイッチ素子を接続した場合よりも少ないので、データドライバの回路面積を低減することができる。
【００１５】
本発明による液晶表示装置用データドライバの第２態様では、上記第１態様において、上記短絡スイッチ素子を接続する第１行の配線と第２行の配線とが交互に配置されている。
【００１６】
この液晶表示装置用データドライバによれば、短絡スイッチ素子及びその配線の密度がほぼ一様になるように配置されるので、データドライバの回路面積をさらに狭くし、且つ、データバスラインをより高密度化することができる。
【００１７】
本発明による液晶表示装置用データドライバの第３態様では、上記第２態様において、上記短絡スイッチ素子が上記データバスラインの１つおきにその一方側に形成されている。
【００１８】
この液晶表示装置用データドライバによれば、上記効果がさらに高められる。
【００１９】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００２１】
［第１実施形態］
図１は、本発明の第１実施形態の液晶表示装置の概略構成を示す。図１では簡単化のために、液晶表示パネル１１の画素配列が４行６列の場合を示している。
【００２２】
液晶表示パネル１１では、不図示の１対のガラス基板が対向して配置され、その間に液晶が封入されている。その一方のガラス基板上には、画素電極がマトリックス状に配列され、各画素について薄膜トランジスタが形成され、第１〜４行の薄膜トランジスタに対しそれぞれ走査バスライン（ゲートライン）Ｇ１〜Ｇ４が形成され、第１〜６列の薄膜トランジスタに対しそれぞれデータバスラインＤ１〜Ｄ６が形成され、走査バスラインＧ１〜Ｇ４とデータバスラインＤ１〜Ｄ６とが絶縁膜を介し交差している。他方のガラス基板上には、全画素に共通の透明べた電極が形成され、これにコモン電位ＶＣＯＭが印加される。例えば第１行第１列の液晶画素Ｃ１１については、その画素電極とデータバスラインＤ１との間に薄膜トランジスタＴ１１が接続され、薄膜トランジスタＴ１１のゲートが走査バスラインＧ１に接続され、液晶画素Ｃ１１の対向電極にコモン電位ＶＣＯＭが印加される。
【００２３】
液晶表示パネル１１のデータバスラインＤ１〜Ｄ６はデータドライバ１０の出力端子に接続され、液晶表示パネル１１の走査バスラインＧ１〜Ｇ４は走査ドライバ１２の出力端子に接続されている。
【００２４】
制御回路１３は、供給されるビデオ信号ＶＳ、ピクセルクロックＣＬＫ、水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣに基づき、タイミング信号を生成してデータドライバ１０及び走査ドライバ１２に供給すると共に、データドライバ１０にビデオ信号を供給する。
【００２５】
走査ドライバ１２により走査バスラインＧ１〜Ｇ４が線順次に活性化され、選択行の画素の信号電荷がデータドライバ１０により更新される。データドライバ１０は、データバスラインＤ１〜Ｄ６へ表示データ信号を同時に供給し、これを１水平期間毎に更新する。
【００２６】
データドライバ１０は、ドット反転駆動方式である。すなわち、隣り合うデータバスライン間で極性が逆になり、かつ、各データバスラインについて１水平期間毎に極性が逆になるように、表示データに応じたアナログ階調電圧がデータドライバ１０から出力される。図２（Ａ）及び図２（Ｂ）はそれぞれ、奇数フレーム及び偶数フレームの画素電圧極性分布を示す。
【００２７】
図３は、データドライバ１０の出力段の構成を示す。データバスラインの本数は実際には、例えば１０２４×３＝３０７２であり、図３ではそのうちデータバスラインＤ１〜Ｄ１２のみ示す。
【００２８】
液晶表示パネル１１上のデータバスラインＤ１〜Ｄ１２はそれぞれ、データドライバ１０の、電圧ホロアで構成された電圧バッファアンプＢ１〜Ｂ１２の出力端子に接続されている。赤（Ｒ）、緑（Ｇ）及び青（Ｂ）色信号のデータバスラインはいずれも、３つおきに配置されている。
【００２９】
短絡スイッチ素子Ｓ１は、同一表示色に関する隣合うデータバスライン間の１つおきに接続されている。すなわち、隣り合うＲのデータバスラインＤ１とＤ４との間に短絡スイッチ素子Ｓ１が接続され、その次に隣り合うＲのデータバスラインＤ４とＤ７との間には短絡スイッチ素子が接続されず、次に隣り合うＲのデータバスラインＤ７とＤ１０との間に短絡スイッチ素子Ｓ７が接続されている。同様に、隣り合うＧのデータバスラインＤ２とＤ５との間に短絡スイッチ素子Ｓ２が接続され、隣り合うＧのデータバスラインＤ８とＤ１１との間に短絡スイッチ素子Ｓ８が接続されている。また、隣り合うＢのデータバスラインＤ３とＤ６との間に短絡スイッチ素子Ｓ３が接続され、隣り合うＢのデータバスラインＤ９とＤ１２との間に短絡スイッチ素子Ｓ９が接続されている。
【００３０】
制御回路１３は、各水平ブランキング期間において、電圧バッファアンプＢ１〜Ｂ１２の出力をハイインピーダンス状態にし、この時、短絡スイッチ素子Ｓ１〜Ｓ３及びＳ７〜Ｓ９を同時にオンにする。
【００３１】
隣り合う同一色の画素データ信号は、逆極性であり、絶対値がほぼ同一である確率が高い。特に背景画像の領域でこの確率が高い。これにより、データバスラインＤ１〜Ｄ１２の電位がほぼコモン電位ＶＣＯＭとなるので、電圧バッファアンプＢ１〜Ｂ１２の消費電流を、短絡スイッチ素子が無い場合のほぼ半分に減ずることができる。また、対向電極のコモン電位ＶＣＯＭが安定して、フリッカが図９の場合よりも軽減する。さらに、短絡スイッチ素子の数が図８の場合の半分であるので、データドライバ１０の回路面積を低減することができる。
【００３２】
［第２実施形態］
図４は、本発明の第２実施形態のデータドライバ１０Ａの出力段構成を示す。
【００３３】
この回路では、短絡スイッチ素子を接続する第１行の配線Ｌ１〜Ｌ３と第２行の配線Ｌ４〜Ｌ６とが交互に配置されている。
【００３４】
また、第１行と第２行の各々について、隣り合う短絡スイッチ素子Ｓ１の一端がそれぞれ隣り合うデータバスラインに接続されている。すなわち、短絡スイッチ素子Ｓ１とＳ５の一端がそれぞれデータバスラインＤ４とＤ５に接続され、短絡スイッチ素子Ｓ５とＳ９の一端がそれぞれデータバスラインＤ８とＤ９に接続され、短絡スイッチ素子Ｓ３とＳ７の一端がそれぞれデータバスラインＤ６とＤ７に接続され、短絡スイッチ素子Ｓ７とＳ１１の一端がそれぞれデータバスラインＤ１０とＤ１１に接続されている。
【００３５】
短絡スイッチ素子Ｓ１、Ｓ３、Ｓ５、Ｓ７，Ｓ９及びＳ１１は、制御回路１３により上記第１実施形態と同様に制御される。
【００３６】
本第２実施形態によれば、上記第１実施形態と同じ効果が得られる。さらに、短絡スイッチ素子の配線が第１行と第２行のみに、配線密度がほぼ一様になるように配置され、短絡スイッチ素子の配置密度もほぼ一様であるので、データドライバ１０Ａの面積を図３の場合よりも狭くし、且つ、データバスラインＤ１〜Ｄ１２をより高密度化することができる。
【００３７】
［第３実施形態］
図５は、本発明の第３実施形態のデータドライバ１０Ｂの一部を示す。
【００３８】
正極性電圧バッファアンプＰＢ１〜ＰＢ３は、コモン電位ＶＣＯＭ（例えば５Ｖ）よりも高い（Ｈ側）電圧を出力するためのものであり、負極性電圧バッファアンプＮＢ１〜ＮＢ３はコモン電位ＶＣＯＭよりも低い（Ｌ側）電圧を出力するためのものである。このように電圧バッファアンプをＨ側用とＬ側用とに分けているのは、出力振幅を狭くしてその構成を簡単化するためである。
【００３９】
正極性電圧バッファアンプＰＢ１と負極性電圧バッファアンプＮＢ１の出力を水平期間（１Ｈ）毎に切り換えて出力端子Ｔ１とＴ２に供給するために、正極性電圧バッファアンプＰＢ１の出力端と出力端子Ｔ１及びＴ２との間にそれぞれ転送ゲートＰ１及びＰ２が接続され、負極性電圧バッファアンプＮＢ１の出力端と出力端子Ｔ１及びＴ２との間にそれぞれ転送ゲートＮ１及びＮ２が接続されている。転送ゲートＰ１、Ｐ２、Ｎ１及びＮ２が１組の切換スイッチを構成している。他の電圧バッファアンプと出力端子との間の切換スイッチについても同様である。これら切換スイッチと出力端子Ｔ１〜Ｔ６との間の配線には、図４の場合と同様に、短絡スイッチ素子Ｓ１、Ｓ４及びＳ５が接続されている。
【００４０】
図５中の点線より下側の回路２０のパターンを図６に示す。図６中の電極Ａ〜Ｆ、Ｉ〜Ｔ及びＵ〜Ｗは、図５中の同じ符号の位置に対応している。
【００４１】
図５中の各転送ゲートは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが並列接続された構成であり、ＰＭＯＳトランジスタは領域２１に形成され、ＮＭＯＳトランジスタは領域２２に形成されている。
【００４２】
例えば転送ゲートＰ１のＰＭＯＳトランジスタは、電極ＡとＩとその間の黒線で示すゲートとを有し、転送ゲートＮ１のＰＭＯＳトランジスタは、電極ＡとＪとその間の黒線で示すゲートとを有している。転送ゲートＰ１及びＮ１のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ領域２２のこれらに対応する部分を有する。
【００４３】
短絡スイッチ素子Ｓ１のＰＭＯＳトランジスタは、電極ＡとＵとその間の黒線で示すゲートとを有し、短絡スイッチ素子Ｓ３のＰＭＯＳトランジスタは、電極ＣとＶとその間の黒線で示すゲートとを有し、短絡スイッチ素子Ｓ５のＰＭＯＳトランジスタは、電極ＥとＷとその間の黒線で示すゲートとを有し、短絡スイッチ素子Ｓ１、Ｓ３及びＳ５のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ領域２２のこれらに対応する部分を有する。電極Ｕは、第１行の配線Ｌ１により、電極Ｄに接続され、電極Ｖは、第２行の配線Ｌ４により電極Ｆに接続され、電極Ｗは、第１行の配線Ｌ５に接続されている。
【００４４】
短絡スイッチ素子がデータバスラインの１つおきにその一方側に形成され、短絡スイッチ素子を接続する配線Ｌ１、Ｌ４及びＬ５が、ＰＭＯＳトランジスタ領域２１とＮＭＯＳトランジスタ領域２２の間の第１行と第２行のみに、配線密度がほぼ一様になるように配置されているので、回路２０の面積を狭くし且つデータバスラインの一部である出力端子Ｔ１〜Ｔ６を高密度化することができる。
【００４５】
図５に戻って、正極性電圧セレクタＰＳ１〜ＰＳ３はそれぞれ、レジスタＲ１、Ｒ３及びレジスタＲ５の出力値に応じて正極性階調電圧ＶＰ３１〜ＶＰ０の１つを選択し、正極性電圧バッファアンプＰＢ１〜ＰＢ３に供給する。同様に、負極性電圧セレクタＮＳ１〜ＮＳ３はそれぞれ、レジスタＲ２ 、Ｒ４及びレジスタＲ６の出力値に応じて負極性階調電圧ＶＮ３１〜ＶＮ０の１つを選択し、負極性電圧バッファアンプＮＢ１〜ＮＢ３に供給する。レジスタＲ１〜Ｒ６のクロック入力端には、ラッチ信号ＬＴが供給される。
【００４６】
図７は、図５の出力段の動作を示す波形図である。
【００４７】
ラッチ信号ＬＴは１Ｈ毎のパルスであり、このパルスの立ち上がりでレジスタＲ１〜Ｒ６に画素データがラッチされる。ラッチ信号ＬＴのパルス期間では、転送ゲートＰ１〜Ｐ６及びＮ１〜Ｎ６がオフであり、電圧バッファアンプと出力端子との間がハイインピーダンス状態になる。この時、短絡スイッチ素子Ｓ１、Ｓ３及びＳ５がオンになって、短絡スイッチ素子で接続された端子の電圧が平均化される。
【００４８】
なお、本発明には外にも種々の変形例が含まれる。例えば、電圧バッファアンプはソースホロア回路であってもよい。また、データドライバは、薄膜トランジスタを用いて液晶表示パネルと一体的に形成したものであってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態の液晶表示装置の概略構成を示す回路図である。
【図２】（Ａ）及び（Ｂ）はそれぞれ奇数フレーム及び偶数フレームの画素電圧極性分布を示す図である。
【図３】図１中のデータドライバの出力段を示す回路図である。
【図４】本発明の第２実施形態のデータドライバの出力段を示す回路図である。
【図５】本発明の第３実施形態のデータドライバの一部を示す回路図である。
【図６】図５中の点線より下側の回路のレイアウト図である。
【図７】図５の出力段の動作を示す波形図である。
【図８】液晶表示パネルのデータバスラインに接続される従来のデータドライバの出力段を示す回路図である。
【図９】従来の他のデータドライバの出力段を示す回路図である。
【図１０】ある水平期間における図９中のデータバスラインＤ１〜Ｄ６の電位説明図である。
【図１１】図１０の状態からデータバスライン間短絡スイッチ素子がオンになった後のデータバスラインＤ１〜Ｄ６の電位説明図である。
【符号の説明】
１０、１０Ａ、１０Ｂ、１０Ｘ、１０Ｙ  データドライバ
１１  液晶表示パネル
１２  走査ドライバ
１３  制御回路
２０  回路
２１  ＰＭＯＳトランジスタ領域
２２  ＮＭＯＳトランジスタ領域
Ｔ１１  薄膜トランジスタ
Ｃ１１  液晶画素
Ｄ１〜Ｄ６  データバスライン
Ｇ１〜Ｇ４  走査バスライン
ＶＣＯＭ  コモン電位
Ｂ１〜Ｂ９、Ｂ１０〜Ｂ１２  電圧バッファアンプ
Ｓ１〜Ｓ９、Ｓ１０〜Ｓ１２  短絡スイッチ素子
Ｒ１〜Ｒ６  レジスタ
ＰＳ１〜ＰＳ３  正極性電圧セレクタ
ＮＳ１〜ＮＳ３  負極性電圧セレクタ
ＰＢ１〜ＰＢ３  正極性電圧バッファアンプ
ＮＢ１〜ＮＢ３  負極性電圧バッファアンプ
Ｐ１〜Ｐ６、Ｎ１〜Ｎ６  転送ゲート
Ｔ１〜Ｔ６  出力端子
ＬＴ  ラッチ信号
ＶＰ３１、ＶＮ３１  階調電圧
Ａ〜Ｆ、Ｉ〜Ｔ、Ｕ〜Ｗ  電極
【図１】
0004472155.tif 000002
【図２】
0004472155.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004472155.tif 000008
【図８】
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【図９】
0004472155.tif 000010
【図１０】
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【図１１】
0004472155.tif 000012