(57)【特許請求の範囲】
【請求項１】
一端が接地される抵抗の他端に接続される入力端子、抵抗対応端子に接続される出力端子および制御端子を有する電流圧縮回路と、
この電流圧縮回路の入力端子に接続される第１の入力端子、前記電流圧縮回路の出力端子に接続される第２の入力端子および前記電流圧縮回路の制御端子に接続される出力端子を有する差動増幅器とを具備し、
前記電流圧縮回路は、カレントミラー回路および電流制御用トランジスタを含み、
前記カレントミラー回路は、前記電流制御用トランジスタに接続された入力端子および前記抵抗対応端子に接続された出力端子を備え、前記カレントミラー回路の出力端子は、前記カレントミラー回路の入力端子に流れる電流の１／Ｎ（Ｎ＞１）倍の電流を前記抵抗対応端子に出力し、
前記電流制御用トランジスタは、前記カレントミラー回路の入力端子と前記抵抗の他端との間に接続されるとともに、前記電流制御用トランジスタの制御電極は前記差動増幅器の出力端子に接続されることを特徴とする半導体集積回路。
【請求項２】
前記カレントミラー回路は、第１の入力端子およびこの第１の入力端子に流れる電流に対し１／Ｌ倍の電流を出力する第１の出力端子を有する第１のＰＮＰカレントミラー回路と、この第１の出力端子に接続される第２の入力端子およびこの第２の入力端子に流れる電流に対し１／Ｍ倍の電流を出力し前記抵抗対応端子に接続される第２の出力端子を有する第２のＮＰＮカレントミラー回路とを有することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記差動増幅器は、ベース電極が前記電流圧縮回路の入力端子に接続され、コレクタ電極が接地される第1のＰＮＰトランジスタと、
ベース電極が前記第1のＰＮＰトランジスタのエミッタ電極に接続され、コレクタ電極が接地される第２のＰＮＰトランジスタと、
エミッタ電極が前記第２のＰＮＰトランジスタのエミッタ電極に接続された第３のＰＮＰトランジスタと、
エミッタ電極が第３のＰＮＰトランジスタのベース電極に接続され、コレクタ電極が接地され、ベース電極が前記電流圧縮回路の出力端子に接続される第４のＰＮＰトランジスタと、
前記第２のＰＮＰトランジスタのエミッタ電極と前記第３のＰＮＰトランジスタのエミッタ電極に共通接続された第１の電流源と、
入力端子が前記第３のＰＮＰトランジスタのコレクタ電極に接続され、出力端子が前記電流制御用トランジスタのベース電極に接続される第３のＮＰＮカレントミラー回路と、
前記第３のＮＰＮカレントミラー回路の出力端子に接続される第２の電流源と、
を具備することを特徴とする請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、特に大抵抗特性を有する半導体集積回路に関する。
【０００２】
【従来の技術】
アナログ動作の各種検出回路において、一端が接地された抵抗は、検出感度の設定あるいは時定数の設定にコンデンサと並列して用いられる。
【０００３】
図５に、従来の平均値検波を利用した検出回路装置の構成を示す。検出回路１１で検出された検出電流は、一端が接地された負荷抵抗Ｒ１１とそれに並列に接続されたコンデンサＣ１１に流し込まれる。
【０００４】
負荷抵抗Ｒ１１およびコンデンサＣ１１に発生する電圧をコントロール回路１３で調整し、被調整回路１５を制御する。被調整回路１５が切り替え回路の場合は、コントロール回路１３はコンパレータである。
【０００５】
図５の構成において、負荷抵抗Ｒ１１およびコンデンサＣ１１は、検出回路１１からの検出電流を平均値検波する。そして、検出電流が流れ込み始める時の電圧の上がる時間は、検出電流量および負荷抵抗Ｒ１１の値とコンデンサＣ１１の容量値で決まる。
【０００６】
また、検出電流がなくなった時の電圧の下がる時間（放電時間）は、負荷抵抗Ｒ１１の値とコンデンサＣ１１の容量値の積、すなわち時定数で決まる。また、負荷抵抗Ｒ１１は、コントロール回路１３に送る平均値検波した電圧値を決めるため、検出感度の設定も決めている。
【０００７】
図６に、従来のピーク検波を利用した検出回路装置の構成を示す。検出回路１１で検出した電圧を、充電トランジスタＱ２１とコンデンサＣ１２でピーク検波し、その電圧をコントロール回路１３で調整して、被調整回路１５を制御する。コンデンサＣ１２には一端が接地された放電抵抗Ｒ１２が並列接続される。
【０００８】
【発明が解決しようとする課題】
図５の構成において、平均値検波の時定数は負荷抵抗Ｒ１１の値とコンデンサＣ１１の容量値との積の絶対値で決まる。各種検出回路で必要とされる時定数が大きい場合、半導体集積回路に内蔵する抵抗あるいはコンデンサを大きくする必要がある。しかし、単に時定数を大きくすることは、チップ面積が増大しコストの増大につながるか、実現困難である。
【０００９】
従来、これを解決するためにコンデンサを外付けにすることになるが、この外付けによりコストの増大につながる。また、コンデンサを外付けにする場合においても、基板面積の縮小やコストの削減から容量値を小さくする要求があり、半導体集積回路内蔵の抵抗（負荷抵抗）には、大抵抗値であることが要求される。
【００１０】
図６の構成においては、電圧が上がる時間は充電トランジスタＱ２１により検出回路１１の検出電圧で決まるが、電圧が下がるピーク保持時の時間は放電抵抗Ｒ１２の値とコンデンサＣ１２の容量値の積（時定数）で決まる。
【００１１】
従って、ピーク保持時の時間は、図５の平均値検波の場合と同様の問題があり、従来の放電抵抗を用いた場合、チップ面積の増大や、大容量の外付けコンデンサの必要性の問題があり、基板面積の縮小やコスト削減の障害となる。このため半導体集積回路内蔵の抵抗（放電抵抗）には、大抵抗値であることが要求される。
【００１２】
そこで本発明は、大抵抗特性を有する半導体集積回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の半導体集積回路は、一端が接地される抵抗の他端に接続される入力端子、抵抗対応端子に接続される出力端子および制御端子を有する電流圧縮回路と、この電流圧縮回路の入力端子に接続される第１の入力端子、前記電流圧縮回路の出力端子に接続される第２の入力端子および前記電流圧縮回路の制御端子に接続される出力端子を有する差動増幅器とを具備し、前記電流圧縮回路は、カレントミラー回路および電流制御用トランジスタを含み、前記カレントミラー回路は、前記電流制御用トランジスタに接続された入力端子および前記抵抗対応端子に接続された出力端子を備え、前記カレントミラー回路の出力端子は、前記カレントミラー回路の入力端子に流れる電流の１／Ｎ（Ｎ＞１）倍の電流を前記抵抗対応端子に出力し、前記電流制御用トランジスタは、前記カレントミラー回路の入力端子と前記抵抗の他端との間に接続されるとともに、前記電流制御用トランジスタの制御電極は前記差動増幅器の出力端子に接続されることを特徴とするものである。
【００１４】
【発明の実施の形態】
図１に、本発明の半導体集積回路の構成を示す。この構成において抵抗対応端子１は、図２に示す抵抗Ｒ０の一端１と同等特性を示す。
【００１５】
抵抗対応端子１には、差動増幅器５の正入力端と電流圧縮回路３の出力端が接続されている。
【００１６】
差動増幅器５の負入力端には、電流圧縮回路３の入力端と抵抗Ｒ１の一端が接続されている。差動増幅器５の出力端は、電流圧縮回路３の制御端子（図示せず）に接続されている。
【００１７】
電流圧縮回路３は、この回路３の入力端子から流れる電流を１／Ｎ倍に圧縮した電流を電流圧縮回路３の出力端子から引き込み、この電流量は電流制御用トランジスタのベース電極に供給される電圧または電流で制御される。抵抗Ｒ１の他端は、接地されている。
【００１８】
図１の構成において、差動増幅器５は、抵抗対応端子１での電圧と抵抗Ｒ１の一端に印加される電圧を等しくするように動作する。
【００１９】
すなわち、抵抗対応端子１の電圧を上げようとすると、そこに正入力端が接続された差動増幅器５は、電流圧縮回路３に含まれる電流制御用トランジスタのベース電極に供給する電圧または電流を増加させ、電流圧縮回路３の入力端子から流れ出る電流を増やそうとする。
【００２０】
すると、その電流が抵抗Ｒ１に流れ、抵抗Ｒ１の一端にかかる電圧を上げようとし、差動増幅器５の負入力端の電圧が上がり、正入力端と釣り合ったところで止まる。
【００２１】
逆に、抵抗対応端子１での電圧を下げようとすると、差動増幅器５は、電流圧縮回路３に含まれる電流制御用トランジスタのベース電極に供給する電圧または電流を減少させ、電流圧縮回路３から流れ出る電流の値を減らすように制御し、差動増幅器５の両方の入力端が釣り合ったところで止まる。
【００２２】
また、抵抗対応端子１に流れ込む電流を増（または減）した時においても、差動増幅器５の正入力端の入力インピーダンスにより、差動増幅器５の正入力端の電圧が上（または下）がろうとするため、抵抗対応端子１に電圧を印加した時と同様となり、抵抗対応端子１での電圧と抵抗Ｒ１の一端の電圧は等しくなる。
【００２３】
以上の動作により、抵抗対応端子１と抵抗Ｒ１にかかる電圧は等しくなり、また、抵抗Ｒ１に流れる電流が、電流圧縮回路３により１／Ｎに圧縮されて、抵抗対応端子１に流れる。従って、抵抗対応端子１から見れば、電圧と電流の関係が抵抗Ｒ１の抵抗値のＮ倍の抵抗と同じ特性となる。
【００２４】
電流圧縮回路３は、カレントミラー回路を組み合わせる等の構成で数百以上程のＮ値を実現できる。例えば抵抗Ｒ１を数ｋΩとした場合は、数百ｋΩ程度、数百ｋΩとした場合は数十ＭΩ程度の特性が実現できる。
【００２５】
以上本発明によれば、半導体チップの面積を大きくすることなく、大抵抗特性の半導体集積回路を実現可能である。
【００２６】
なお、差動増幅器５の負入力端を抵抗対応端子１に接続させ、これの正入力端を電流圧縮回路３の入力端に接続させても良い。次に、この場合の動作および条件を説明する。
【００２７】
抵抗対応端子１の電圧を上げようとすると、差動増幅器５の出力端が供給する電圧または電流は、減少する。しかし、電流圧縮回路３の入力端子から流れ出る電流が増加するように、電流圧縮回路３を構成する。
【００２８】
また抵抗対応端子１の電圧を下げようとすると、差動増幅器５の出力端が供給する電圧または電流は、増加する。しかし、電流圧縮回路３の入力端子から流れ出る電流が減少するように、電流圧縮回路３を構成する。
【００２９】
さらに抵抗対応端子１に流れ込む電流が増し（または減らし）た時、差動増幅器５の負入力端の電圧が上がろう（または下がろう）とする。このため差動増幅器５の出力端の電圧または電流が減少（または増加）しようとする。このとき、電流圧縮回路３の入力端子から流れでる電流が増加（または減少）するように、電流圧縮回路３を構成する。
【００３０】
図３に、図１の半導体集積回路の具体的な回路図を示す。
【００３１】
電流圧縮回路３は、ＮＰＮトランジスタＱ１のエミッタを入力端子とし、ＮＰＮカレントミラー回路（ＮＰＮトランジスタＱ９・Ｑ１１および抵抗Ｒ６・Ｒ７）の出力端子(ＮＰＮトランジスタＱ１１のコレクタ)を出力端子とする。電流圧縮回路３に含まれるＮＰＮトランジスタＱ１は電流制御用トランジスタであり、このトランジスタベース電極は、差動増幅器５の出力端子に接続される。
【００３２】
ＮＰＮトランジスタＱ１のコレクタは、電流を１／Ｌに圧縮するＰＮＰカレントミラー回路(ＰＮＰトランジスタＱ７・Ｑ８および抵抗Ｒ４・Ｒ５)の入力端子（ＰＮＰトランジスタＱ７のコレクタ・ベース共通接続点）に接続されている。このときＰＮＰトランジスタＱ７のエミッタ面積は、ＰＮＰトランジスタＱ８のエミッタ面積のＬ倍である。そして抵抗Ｒ５の抵抗値は、抵抗Ｒ４の抵抗値のＬ倍である。
【００３３】
ＰＮＰカレントミラー回路（ＰＮＰトランジスタＱ７・Ｑ８および抵抗Ｒ４・Ｒ５）の出力端子（ＰＮＰトランジスタＱ８のコレクタ）は、電流を１／Ｍに圧縮する前記ＮＰＮカレントミラー回路（ＮＰＮトランジスタＱ９・Ｑ１１および抵抗Ｒ６・Ｒ７）の入力端子（ＮＰＮトランジスタＱ９のコレクタ・ベース共通接続点）に接続される。このときＮＰＮトランジスタＱ９のエミッタ面積は、ＮＰＮトランジスタＱ１１のエミッタ面積のＭ倍である。そして抵抗Ｒ７の抵抗値は、抵抗Ｒ６の抵抗値のＭ倍である。
【００３４】
一方、差動増幅器５は、ＰＮＰトランジスタＱ１０のベースを正入力端とし、ＰＮＰトランジスタＱ４のベースを負入力端とする。出力端は、ＮＰＮカレントミラー回路（ＮＰＮトランジスタＱ２・Ｑ３および抵抗Ｒ２・Ｒ３）の出力端（ＮＰＮトランジスタＱ２のコレクタ）と電流源I１の共通接続点である。
【００３５】
入力の差動対は、ダーリントン構成のＰＮＰトランジスタ（Ｑ４・Ｑ５およびＱ６・Ｑ１０）で構成される。そして２つのＰＮＰトランジスタＱ５とＱ６のエミッタ同士の共通接続点には、電流源Ｉ２が接続されている。
【００３６】
差動対のＰＮＰトランジスタＱ６のコレクタは、前記ＮＰＮカレントミラー回路（ＮＰＮトランジスタＱ２・Ｑ３および抵抗Ｒ２・Ｒ３）の入力端（Ｑ３のコレクタ・ベース共通接続点）に接続されている。
【００３７】
以上の構成によれば、電流圧縮回路３の電流圧縮比は、前記ＰＮＰカレントミラー回路(ＰＮＰトランジスタＱ７・Ｑ８および抵抗Ｒ４・Ｒ５)の圧縮比と、前記ＮＰＮカレントミラー回路（ＮＰＮトランジスタＱ９・Ｑ１１および抵抗Ｒ６・Ｒ７）の圧縮比との積となるため、１／（Ｌ×Ｍ）（＝１／Ｎ）となる。
【００３８】
例えばＬおよびＭを、１０とすることにより、１００倍の圧縮比が実現可能である。
【００３９】
また、差動増幅器５の正および負入力端を、ＰＮＰトランジスタＱ６・Ｑ１０およびＱ４・Ｑ５のダーリントン構成としたため、抵抗対応端子１における電圧が接地電圧以上であれば、図３の回路は動作可能である。
【００４０】
さらに差動増幅器５の正および負入力端を、ＰＮＰトランジスタＱ６・Ｑ１０およびＱ４・Ｑ５のダーリントン構成としたため、差動増幅器５の正および負入力端であるＰＮＰトランジスタＱ１０およびＱ４のベースに流れる電流により、抵抗対応端子１および抵抗Ｒ１に流れる電流が影響を受けて、抵抗対応端子１における電圧と電流の関係が抵抗特性からずれるのを防止できる。
【００４１】
特に、正入力端(ＰＮＰトランジスタＱ１０のベース)の電流は、電流圧縮回路３を通して、抵抗Ｒ１においてＬ×Ｍ倍の電流となるため、抵抗対応端子１において電圧と電流の関係が抵抗特性からずれてしまいやすい。しかしながら、上述したように、差動増幅器５をダーリントン構成にすることにより、抵抗対応端子１において電圧と電流の関係が抵抗特性からずれるのを防止する。
【００４２】
図４に、本発明の半導体集積回路の応用例を示す。図４は、図５の従来の平均値検波を利用した検出回路装置において、負荷抵抗Ｒ１１を、本発明の半導体集積回路で置き換えたものである。
【００４３】
検出回路１１からの検出電流は、コンデンサＣ１１と、これに並列に接続された本発明の半導体集積回路に流し込まれる。そこに発生する電圧をコントロール回路１３で受けて、被調整回路１５を調整する。本発明の半導体集積回路は、抵抗Ｒ１のＮ倍の大きさの抵抗値を持つ電流入力電圧発生の抵抗等価回路として動作する。
【００４４】
本発明の半導体集積回路を用いることにより、従来半導体集積回路に内蔵困難であった時定数を、半導体集積回路に内蔵することが実現できる。またコンデンサを外付けとした場合であっても、本発明の半導体集積回路が大抵抗特性を持つため、容量値を削減することができ、コスト削減に寄与できる。
【００４５】
なお図４において、差動増幅器５により平均値検波電圧と抵抗Ｒ１に発生する電圧が等しくなるため、コントロール回路１３への電圧を抵抗Ｒ１から取ることが可能となっている。
【００４６】
図示しないが、図６のピーク検波を利用した検出回路装置において、放電抵抗Ｒ１２を、本発明の半導体集積回路で置き換えてもよい。
【００４７】
【発明の効果】
以上本発明によれば、大抵抗特性を有する半導体集積回路を得ることが出来る。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の構成を示すブロック図である。
【図２】図１と同等特性を示す図である。
【図３】図１の半導体集積回路の具体的な回路図である。
【図４】本発明の半導体集積回路の応用例を示す図である。
【図５】従来の平均値検波を利用した検出回路装置の構成を示す図である。
【図６】従来のピーク検波を利用した検出回路装置の構成を示す図である。
【符号の説明】
１・・抵抗対応端子、３・・電流圧縮回路、５・・差動増幅器、Ｒ１・・抵抗。
【図１】
0004427198.tif 000002
【図２】
0004427198.tif 000003
【図３】
0004427198.tif 000004
【図４】
0004427198.tif 000005
【図５】
0004427198.tif 000006
【図６】
0004427198.tif 000007