(57)【特許請求の範囲】
【請求項１】
外部より入力するデータおよびクロックの同期をとる遅延制御装置において、
前記クロックを順次遅延させる複数段の遅延回路部を備えた電圧制御遅延回路と、
前記電圧制御遅延回路の各遅延回路部より出力されるスロットを選択するスロット・セレクタと、
前記スロット・セレクタの出力により同一タイミングの複数のクロックを作成するクロック・ツリー部と、
前記クロック・ツリー部の出力クロックの遅延変動に応じて前記複数段の遅延回路部を位相制御する位相制御部と、
前記複数段の遅延回路部の全部もしくは一部および前記スロット・セレクタのオン・オフを制御するセンス手段とを有し、
前記センス手段は、
一端が第１の電源に接続され且つ前記電圧制御遅延回路および前記クロック・ツリー部の抵抗素子と同一形状に形成した抵抗素子手段と、
第２の電源および前記抵抗素子手段の他端間に接続した定電流源と、
前記抵抗素子手段および前記定電流源の接続点電位を一方の入力にするとともに、他方の入力には複数の基準電位のなるスレッシュホルド電圧を供給し、比較の結果で複数のセレクト信号を出力するシュミット回路と
からなるセレクト信号発生回路で形成した遅延制御装置。
【請求項２】
前記複数段の遅延回路部は、それぞれ複数個の遅延素子を直列に接続して形成した請求項１記載の遅延制御装置。
【請求項３】
前記位相制御部は、前記電圧制御遅延回路の前記複数段の遅延回路部を群単位で制御する請求項１記載の遅延制御装置。
【請求項４】
遅延ロックド・ループを形成する電圧制御遅延回路において、
抵抗負荷を主体とする差動回路の抵抗値のばらつきを予めセンスし、電源投入時に抵抗値のばらつきに応じて前記電圧制御遅延回路の基本段数を確定し且つ前記基本段数を電源遮断時まで固定保持してロック動作に移行することにより、データに同期させるクロックを所望の遅延時間にてロックすることを特徴とする遅延制御装置であり、
前記電圧制御遅延回路の遅延回路部と前記遅延回路部の出力に基づいて同一タイミングのクロックを作成するクロック・ツリー部は前記抵抗負荷を主体とする差動回路により構成される遅延制御装置。
【請求項５】
前記差動回路の抵抗値のばらつきをセンスするにあたっては、抵抗素子および定電流源の接続電位と複数の異なるスレッシュホルド電圧とをシュミット比較器を用いて比較し、その結果により前記電圧制御遅延回路の抵抗値または電流値を制御して、クロックを所望の遅延時間でロックする請求項４記載の遅延制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は遅延制御装置に関し、特に遅延ロックド・ループ回路（ＤＬＬ）を形成する電圧制御遅延回路（ＶＣＤＬ）に関する。
【０００２】
【従来の技術】
従来、高速データ通信の分野においては、入力されるデータとクロックの同期合わせが重要な技術となっている。
【０００３】
例えば、データ転送速度が２ギガビット／秒（Ｇｂｐｓ）を越える高速のデータ通信分野における同期方式では、クロック入力とデータ入力のエッジを揃える手段の一つとして、ＤＬＬを用いてチップ（ＩＣ）内部のクロックツリー回路（ＣＴ）などのバッファにおける伝播遅延時間をキャンセルすることが行われている。
【０００４】
図４はかかる従来の一例を示す遅延制御装置（ＤＬＬ）のブロック図である。図４に示すように、このＤＬＬは、クロック（ＣＬ）端子から入力する１．２５ＧＨｚのクロックを受信するクロック受信器１と、クロック受信器１より出力される受信クロック（Ａ）を入力して順次遅延させるために直列接続されたｎ個の遅延素子１６からなる遅延回路部１５と、この遅延回路部１５の出力に基づいて同一タイミングのクロック（Ｂ）を作成するクロックツリー（ＣＴ）部６と、受信クロック（Ａ）およびＣＴ６からのクロック（Ｂ）により位相制御を行って遅延回路部１５の各遅延素子１６をオン／オフ制御する位相制御部７と、データ入力端子（Ｄ０〜Ｄ１５）より入力される２．５Ｇｂｐｓのデータをそれぞれ受信するデータ受信器８，９と、各データ受信器８，９の受信出力（Ｃ）およびＣＴ部６からのクロック（Ｂ）によりカクデータを記憶するフリップ・フロップ（Ｆ／Ｆ）１０，１１とを備えている。ここで、位相制御部７は、一つのブロックで代表しているが、機能的にはフェーズディテクト，チャージポンプ，ローパスフィルタなどの機能を有しており、またデータ受信器８，９やＦ／Ｆ１０，１１は二つのみを示しているが、データ入力端子の数だけ当然ながら備えている。
【０００５】
かかるＤＬＬは、ＣＴ部６によるクロックの遅延変動を位相制御部７および遅延回路部１５によって補償し、クロック（Ｂ）をロックさせることにある。
【０００６】
図５は図４におけるデータおよびクロックの波形図である。図５に示すように、このデータ（Ｃ）に同期させるためのクロック（Ｂ）は、ＤＬＬ内の遅延回路部１５およびＣＴ部６を介し、受信クロック（Ａ）の１周期後の立ち上がりエッジをロックポイント（ＬＰ）とする。すなわち、クロック（Ｂ）の立ち上がりエッジでロックされる。この１．２５ＧＨｚのクロック（Ａ）は、クロック１周期で８００ピコ秒（ｐｓ）であるので、上述した遅延回路部１５とＣＴ部６の遅延時間の合計が８００ｐｓであることを意味している。
【０００７】
一方、データ（Ｃ）は、通常予めクロック（Ａ）に対し、位相が９０度のタイミング遅れた状態で伝播されるため、データ受信器８，９が同一構成（形状）で且つ同一性能であれば、図示のようなタイミングを保持される。このため、フリップ・フロップ（Ｆ／Ｆ）１０，１１は、データ（Ｃ）を同一タイミングのクロック（Ｂ）（すなわち、クロック０〜クロック１５）により、確実に受信することができる。
【０００８】
図６は図４に示す遅延回路部およびクロックツリー回路の構成図である。図６に示すように、この遅延回路部，ＣＴ部６の基本回路は、それぞれゲートにクロック入力ＩＮ，ＩＮ反転を供給される差動ＮＭＯＳトランジスタ２０，２１と、これらのＮＭＯＳ２０，２１および電源ＶＤＤ間に接続される負荷素子１７，１８と、ＮＭＯＳ２０，２１および接地ＧＮＤ間に接続される定電流源１９とで構成され、ＮＭＯＳトランジスタ２１，２０および負荷素子１８，１７の接続点からクロック出力ＯＵＴ，ＯＵＴ反転をそれぞれ取り出すように形成される。
【０００９】
この基本回路が遅延回路部１５の各遅延素子１６に用いられるときは、位相制御部７によって定電流源１９を可変制御するため、遅延回路部１５の遅延時間を変動させることができる。また、負荷素子１７，１８は、例えば遅延回路部１５の場合には、ＮＭＯＳトランジスタなどの能動負荷や高抵抗ポリシリコンからなる抵抗負荷を用い、クロック・ツリー（ＣＴ）部６の場合には、高抵抗ポリシリコンからなる抵抗負荷を利用する。
【００１０】
【発明が解決しようとする課題】
上述した従来の遅延制御装置の遅延時間、特にクロック・ツリー（ＣＴ）部の遅延時間は、抵抗負荷を形成する抵抗素子のばらつきに大きく依存している。
【００１１】
しかし、この抵抗素子のばらつきに対する遅延補充を遅延回路部の電流源の電流変化で生成される遅延変動幅だけで補償しようとすると、抵抗素子を同時に帰還制御しているため、十分な変動幅を補うことができず、この結果、ＣＴ部からデータ処理部側に出力するクロックをロックさせることができないという欠点がある。すなわち、データとクロックのロックポイントを確定できないことになる。
【００１２】
本発明の目的は、このような問題点を解決することにあり、クロック・ツリー（ＣＴ）部の遅延時間を遅延回路部の遅延素子による遅延変動幅だけで補償することのできる遅延制御装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の遅延制御装置は、外部より入力するデータおよびクロックの同期をとる遅延制御装置において、前記クロックを順次遅延させる複数段の遅延回路部を備えた電圧制御遅延回路と、前記電圧制御遅延回路の各遅延回路部より出力されるスロットを選択するスロット・セレクタと、前記スロット・セレクタの出力により同一タイミングの複数のクロックを作成するクロック・ツリー部と、前記クロック・ツリー部の出力クロックの遅延変動に応じて前記複数段の遅延回路部を位相制御する位相制御部と、前記複数段の遅延回路部の全部もしくは一部および前記スロット・セレクタのオン・オフを制御するセンス手段とを有し、前記センス手段は、一端が第１の電源に接続され且つ前記電圧制御遅延回路および前記クロック・ツリー部の抵抗素子と同一形状に形成した抵抗素子手段と、第２の電源および前記抵抗素子手段の他端間に接続した定電流源と、前記抵抗素子手段および前記定電流源の接続点電位を一方の入力にするとともに、他方の入力には複数の基準電位のなるスレッシュホルド電圧を供給し、比較の結果で複数のセレクト信号を出力するシュミット回路とからなるセレクト信号発生回路で形成し構成される。
【００１４】
また、前記複数の遅延回路部は、それぞれ複数個の遅延素子を直列に接続して形成することができる。
【００１５】
また、前記位相制御部は、前記電圧制御遅延回路の前記複数段の遅延回路部を群単位で制御することができる。
【００１７】
さらに、本発明の遅延制御装置は、遅延ロックド・ループを形成する電圧制御遅延回路において、抵抗負荷を主体とする差動回路の抵抗値のばらつきを予めセンスし、電源投入時に抵抗値のばらつきに応じて前記電圧制御遅延回路の基本段数を確定し且つ前記基本段数を電源遮断時まで固定保持してロック動作に移行することにより、データに同期させるクロックを所望の遅延時間にてロックすることを特徴とし、前記電圧制御遅延回路の遅延回路部と前記遅延回路部の出力に基づいて同一タイミングのクロックを作成するクロック・ツリー部は前記抵抗負荷を主体とする差動回路により構成される。
【００１８】
また、前記差動回路の抵抗値のばらつきをセンスするにあたっては、抵抗素子および定電流源の接続電位と複数の異なるスレッシュホルド電圧とをシュミット比較器を用いて比較し、その結果により前記電圧制御遅延回路の抵抗値または電流値を制御して、クロックを所望の遅延時間でロックすることができる。
【００１９】
【発明の実施の形態】
本発明の実施の形態は、遅延制御装置、特に遅延ロックド・ループ回路（ＤＬＬ）を形成する遅延回路部としての電圧制御遅延回路（ＶＣＤＬ）により、クロックツリー（ＣＴ）部の抵抗値のばらつきを補償する際、ＶＣＤＬを複数段設け、電源投入と同時にＣＴ部の抵抗値のばらつきに応じ、前記ＶＣＤＬの基本段数を確定してからＣＴ部のロック動作に移行し、所望の遅延時間にてクロックをロックするものである。すなわち、ＣＴ部における抵抗負荷を主体とした差動回路の抵抗値のばらつきを予めセンスし、ＶＣＤＬの基本段数を確定した後に、データ処理部に対するクロックのロック動作を行うことにより、ＶＣＤＬの遅延変動幅が小さいときにも、その変動範囲内でロックすることができるようにしている。
【００２０】
以下、本発明の実施の形態を図面を参照して説明する。図１は本発明の一実施の形態を説明するための遅延制御装置のブロック図である。図１に示すように、本実施の形態におけるＤＬＬは、クロック（ＣＬ）端子から入力する１．２５ＧＨｚのクロックを受信するクロック受信器１と、クロック受信器１より出力される受信クロック（Ａ）を入力して順次遅延させるために直列接続されたＬ個の遅延素子１２からなり、位相制御信号によりスロットＬを出力するる電圧制御遅延回路（ＶＣＤＬ）２と、このＶＣＤＬ２の出力、すなわちスロットＬを入力して順次遅延させるために直列接続されたＭ個の遅延素子１２からなるとともに、位相制御信号および後述するセレクト信号Ｓ２によってスロットＭを出力するＶＣＤＬ３と、このＶＣＤＬ３の出力、すなわちスロットＭを入力して順次遅延させるために直列接続されたＮ個の遅延素子１２からなるとともに、位相制御信号および後述するセレクト信号Ｓ１によってスロットＮを出力するＶＣＤＬ４と、これらのＶＣＤＬ２〜４より出力されるスロットＬ，Ｍ，Ｎを選択信号Ｓ１，Ｓ２によって選択し、クロックとして出力するスロット・セレクタ５と、このスロット・セレクタ５からのクロックにより同一タイミングのクロック（Ｂ）を作成するクロックツリー（ＣＴ）部６と、受信クロック（Ａ）およびＣＴ６からのクロック（Ｂ）により位相制御を行ってＶＣＬＤ２〜４の遅延素子１２を群（Ｌ，Ｍ，Ｎ）毎にオン／オフ制御する位相制御部７と、前述の図４で説明したデータ部回路としてのデータ受信器８，９と、フリップ・フロップ（Ｆ／Ｆ）１０，１１とを備えている。なお、本実施の形態でも、位相制御部７は、図４の従来例と同様に、一つのブロックで代表しているが、機能的にはフェーズディテクト，チャージポンプ，ローパスフィルタなどの機能を有しており、またデータ受信器８，９やＦ／Ｆ１０，１１は二つのみを示しているが、データ入力端子の数だけ当然ながら備えている。
【００２１】
本実施の形態におけるＤＬＬは、ＣＴ部６によるクロックの遅延変動を位相制御部７とＶＣＬＤ２〜４，スロット・セレクタ５およびセンス手段としてのセレクト信号Ｓ１，Ｓ２の発生手段によって補償し、クロック（Ｂ）をロックさせることにある。
【００２２】
すなわち、本実施の形態では、ＤＬＬを形成するＶＣＤＬ２〜４において、抵抗負荷を主体とするＶＣＤＬ２〜４やＣＴ部６の差動回路の抵抗値のばらつきを予めセンスし、電源投入と同時に抵抗値のばらつきに応じたＶＣＤＬ２〜４の基本段数を確定する。動作させるＶＣＤＬ２〜４の基本段数は、電源の遮断時まで固定保持させる。そのＶＣＤＬ２〜４の基本段数の保持の後、クロック（Ｂ）のロック動作に移行し、所望の遅延時間によるロックを行う。
【００２３】
図２は図１におけるデータおよびクロックの波形図である。図２に示すように、この場合も、前述した図５と同様に、クロック受信器１で受信したクロック（Ａ）の立ち上がりに対し、１周期（８００ピコ秒）遅れたクロック（Ｂ）を作成し、その時点をロックポイント（ＬＰ）とするものである。
【００２４】
図３（ａ），（ｂ）はそれぞれ図１におけるセレクト信号の発生回路図およびその電圧・抵抗特性図である。まず、図３（ａ）に示すように、このセレクト信号発生回路は、負荷抵抗（ＶＣＤＬ２〜４内の各遅延素子１２の負荷抵抗やＣＴ部６内の負荷抵抗、あるいは以下に説明する抵抗素子）のばらつきを予めセンスするセンス手段として用いるものであり、その構成は、負荷抵抗と同等の形状を持つ抵抗素子１３と、この抵抗素子１３に定電流（抵抗素子１３に依存しない一定の電流）を供給する定電流源１２と、これら抵抗素子１３および定電流源１２の接続点の電位ＶＣＯＮＴとそれぞれ値の異る基準電圧としてのスレッシュホルド電圧Ｖ１，Ｖ２，Ｖ３（Ｖ３〉Ｖ２〉Ｖ１）を比較し、セレクト信号Ｓ１，Ｓ２を出力するシュミット比較器１４とで形成される。
【００２５】
かかるセンス手段において、負荷抵抗と同等の形状を持つ抵抗素子１３に定電流を供給すると、シュミット比較器１４の入力の一端であるＶＣＯＮＴの電位は、抵抗素子１３の抵抗値に応じた電位にまで変化する。
【００２６】
まず、抵抗値が小さく製造された場合は、図３（ｂ）に示すように、ＶＣＯＮＴは基準スレッシュホルド電位Ｖ１とＶ２の間に位置するとともに、クロックツリー部６およびＶＣＬＤ２〜４の遅延時間は小さい値を示す。このとき、セレクト信号Ｓ１，Ｓ２は共にオン状態になり、ＶＣＤＬ２〜４が全て動作し、クロックをロック状態に移行させる。
【００２７】
ついで、抵抗値がセンター領域で製造された場合は、図３（ｂ）に示すように、ＶＣＯＮＴは基準スレッシュホルド電位Ｖ２とＶ３の間に位置するとともに、クロックツリー部６およびＶＣＬＤ２〜４の遅延時間はおよそセンターの値を示す。このとき、セレクト信号Ｓ１のみがオフ状態になり、ＶＣＤＬ２，３が動作し、クロックをロック状態に移行させる。
【００２８】
さらに、抵抗値が大きく製造された場合は、図３（ｂ）に示すように、ＶＣＯＮＴは基準スレッシュホルド電位Ｖ３以上に位置するとともに、クロックツリー部６およびＶＣＬＤ２〜４の遅延時間は大きい値を示す。このとき、セレクト信号Ｓ１，Ｓ２は共にオフ状態になり、ＶＣＤＬ２のみが動作し、クロックをロック状態に移行させる。
【００２９】
また、上述したシュミット比較器１４は、高速差動の共通モード論理（ＣＭＬ）回路に用いられるが、この高速差動ＣＭＬ回路で良く利用される高抵抗のポリシリコンは温度依存性が極めて小さく、一旦製造された後の抵抗素子の抵抗値は、動作時においてもほぼ一定の値を示す。本実施の形態では、このような抵抗素子を利用する場合、電位ＶＣＯＮＴの値がノイズなどの影響によりスレッショルド電圧Ｖ２，Ｖ３を越えないように、シュミット回路にする。すなわち、一旦電源が投入され、例えば電位ＶＣＯＮＴがスレッショルド電圧Ｖ３を越えた場合には、電位ＶＣＯＮＴがスレッショルド電圧Ｖ１より下回らない限り、セレクト信号Ｓ１，Ｓ２をオンしないように設定している。この結果、シュミット比較器１４を用いると、ノイズマージンを大きくすることができる。
【００３０】
【発明の効果】
以上説明したように、本発明の遅延制御装置は、複数個設けるＶＣＤＬの抵抗負荷の抵抗値ばらつきに依存した基本段数を電源投入と同時に予め決定することにより、ＶＣＤＬの遅延変動幅が小さいときにも、その変動範囲内でクロックツリー（ＣＴ）部のクロックをロックすることができるという効果がある。要するに、ＶＣＤＬの抵抗負荷の抵抗値ばらつきを予めセンスし、そのばらつきに応じたＶＣＤＬの基本段数を決定してからクロックをロック状態にするので、各ＶＣＤＬの遅延変動幅が小さい場合でも、誤動作なく対処できることになる。
【図面の簡単な説明】
【図１】本発明の一実施の形態を説明するための遅延制御装置のブロック図である。
【図２】図１におけるデータおよびクロックの波形図である。
【図３】図１におけるセレクト信号の発生回路およびその電圧・抵抗特性を表わす図である。
【図４】従来の一例を示す遅延制御装置のブロック図である。
【図５】図４におけるデータおよびクロックの波形図である。
【図６】図４に示すクロックツリー回路の構成図である。
【符号の説明】
１    クロック受信器
２〜４    電圧制御遅延回路（ＶＣＤＬ）
５    スロット・セレクタ
６    クロックツリー部（ＣＴ）
７    位相制御部
８，９    データ受信器
１０，１１    フリップ・フロップ（Ｆ／Ｆ）
１２    遅延素子
１３    抵抗素子
１４    シュミット比較器
Ｖ１〜Ｖ３    スレッシュホルド電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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