(57)【特許請求の範囲】
【請求項１】
素子隔離膜によって隔離されたＰウェルとＮウェルとを半導体基板の所定の部位に夫々形成するステップと、
前記Ｐウェル及びＮウェルの表面にゲート絶縁膜用酸化膜を形成するステップと、
前記Ｐウェルの上部のゲート絶縁膜用酸化膜上にＮ型不純物でドーピングされた第１ポリシリコン層を形成した後、前記Ｎウェルの上部のゲート絶縁膜用酸化膜上にＰ型不純物でドーピングされた第２ポリシリコン層を形成するステップと、
熱が加えられるとポリシリコンのグレーンサイズを成長させるイオンで前記第２ポリシリコン層のみを再ドーピングさせるステップと、
前記第１、第２ポリシリコン層及び前記ゲート絶縁膜用酸化膜をパターニングした残留の第１、第２ポリシリコン層及びゲート絶縁膜用酸化膜から成る第１、第２ゲートパターンを夫々形成するステップと、
前記第１、第２ゲートパターンの側面下端の前記半導体基板に一対の不純物拡散領域を互いに対応するように夫々形成し、前記第１、第２ゲートパターンの側面に絶縁体から側壁スペーサを形成して、前記Ｐウェルと前記Ｎウェルの領域にＮＭＯＳトランジスタとＰＭＯＳトランジスタとを夫々形成するステップと、
露出した前記第１、第２ゲートパターンの上部表面と前記不純物拡散領域の表面にシリサイド層形成用の金属層を所定の厚さに形成するステップと、
前記金属層と残留の前記第１、第２ポリシリコン層の一部と前記不純物拡散領域の半導体基板とを反応させて金属−シリコン化合物層及び金属−半導体化合物層を夫々形成して、サリサイド構造を有するゲート電極を形成するステップと、から成るシリサイド層の形成方法。
【請求項２】
前記グレーンサイズを成長させるイオンの前記再ドーピング時のドーピング濃度は、グレーンバウンダリーの外へ析出される臨界ドーピング濃度の範囲とすることを特徴とする請求項１記載のシリサイド層の形成方法。
【請求項３】
前記グレーンサイズを成長させるイオンとしてはＡｓイオンを使用し、前記再ドーピング時のＡｓイオンのドーピング濃度は１Ｅ１９〜５Ｅ２０ions／cm3の範囲とすることを特徴とする請求項１記載のシリサイド層の形成方法。
【請求項４】
前記シリサイド層形成用の金属層は、Ｔｉ、Ｗ、Ｍｏ、Ｃｏ、ＴａもしくはＰｔの高融点金属で形成することを特徴とする請求項１記載のシリサイド層の形成方法。
【請求項５】
前記第１、第２ポリシリコン層は、微細グレーンから成るように形成することを特徴とする請求項１記載のシリサイド層の形成方法。
【請求項６】
前記金属−シリコン化合物層及び金属−半導体化合物層は、前記半導体基板にアニーリング法で熱を加えて形成することを特徴とする請求項１記載のシリサイド層の形成方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は半導体装置のシリサイド（silicide：ケイ化物）層の形成方法に関し、特にＣＭＯＳ素子などで用いられる微細グレーンから成るデュアルゲートの中でＰ型でドーピングされたゲートを、ヒ素（Ａｓ）などのＮ型不純物のグレーン成長特性を利用して臨界濃度の範囲で再ドーピングさせてＰ型ゲートのグレーンサイズを成長させることにより、ゲートの優れた導電性を確保し、これと同時に後続の工程における熱的安定性を確保して、シート抵抗を減少させるようにした半導体装置のシリサイド層の形成方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化に伴い、ソース及びドレイン領域として利用される不純物領域とゲートの幅とが減少されつつある。これによって、半導体装置は、不純物領域の接触抵抗及びゲートのシート抵抗が増加し、動作速度が低下するという問題点が発生するようになってきた。
【０００３】
従って、半導体装置内の素子同士の電極をアルミニウム合金及びタングステンなどの低抵抗物質で構成するか、又はゲート電極をドーピングされたポリシリコンで構成する場合は、その上部にシリサイド層を形成して抵抗を減少させる。上記のようにポリシリコンで構成されたゲートにシリサイド層を形成するとき、該ゲートと不純物領域の表面とに同時にシリサイド層を形成して接触抵抗を減少させるサリサイド（salicide）構造を形成することができる。このサリサイド構造を形成する工程を、サリサイデーション（salicidation）という。
【０００４】
上記説明した如く、半導体素子の設計準則（design rule）がさらに厳しくなるに伴い、ゲートにおける相対的に高い抵抗は、素子の動作速度を低下させる主要原因となる。
【０００５】
これに対して、半導体集積回路において、回路の集積度を高め、動作速度の向上を図るために、配線のライン幅がサブミクロンに縮小されることが行われる。この場合、半導体集積回路の構成要素であるＭＯＳトランジスタにおいて、隣接ゲートライン同士の間の間隔が短くなる。従って、ゲートライン同士の間の寄生キャパシタンスが大いに増加し、回路の信号伝達速度が大いに低下するようになってきた。
【０００６】
また、半導体集積回路において、信号伝達速度は遅延時間によって影響を受けるが、この遅延時間はゲートラインのライン抵抗とゲートライン同士の間の寄生キャパシタンスによって決定される。
【０００７】
従って、回路の信号伝達速度の向上を図るためには、ゲートラインのライン抵抗を小さくするか、又はゲートライン同士の間の間隔を伸ばして寄生キャパシタンスを減少させるようにすればよい。
【０００８】
しかしながら、ゲートライン同士の間の間隔を伸ばすと回路の集積度を高くすることが出来ないので、ゲートラインのライン抵抗を小さくさせて信号の遅延時間を減少させるのがよい。一般に、ゲートラインのライン抵抗を小さくさせるために、ゲートを、不純物が高濃度にドーピングされた多結晶シリコン上にシリサイドを積層したポリサイド（polycide）構造で形成する。
【０００９】
従って、低抵抗のゲート電極の製造が素子の動作速度の改善に必要となる。このような抵抗改善のために、比抵抗値の低い耐熱金属で形成されたシリサイド（refractory metal silicide）を有するゲート電極を製造する。このような構造のゲート電極をポリサイド（polycide：silicide on doped polycrystalline silicon）形ゲート電極という。
【００１０】
上記ポリサイド構造の形成のためにもっとも広く用いられるのがタングステンシリサイド（ＷＳｉ2）であるが、半導体素子の集積度が増加して単位素子が占める面積の減少に応じて、さらに低い抵抗値を有するシリサイドの形成が求められている。このとき、ＷＳｉ2の比抵抗値は６０〜２００μΩcmである。このような要求に応ずるシリサイドの中で最も有力なものがコバルトシリサイド（ＣｏＳｉ2）とチタンシリサイド（ＴｉＳｉ2）であり、これらの比抵抗値は１５〜２０μΩcmである。
【００１１】
上記ポリサイド構造の形成方法は、以下の２つに大別される。
第１は、導電性を有するドーピングされたポリシリコン層上に金属層を蒸着したのち、これを熱処理して金属とシリコンとの反応によってシリサイドを形成する方法である。しかし、このときに形成される金属−シリコンのシリサイドは、厚く且つ均一な厚さのシリサイド層の形成が困難である。
【００１２】
一般に、純粋な金属とシリコンは非常に激しく反応し、シリサイドとシリコンとの界面におけるモフォロジー（morphology:形態）が粗くなって、以後ゲート電極を形成する工程で確かにパターニングしにくくなる。これについては、“J.S.Byun et al．J.electrochem. Soc. vol. 144. 3175(1997)”に詳しく説明されている。
【００１３】
また、十分なゲートドーピングのために微細サイズのグレーンから成るポリシリコンを用いる場合、相対的に広いグレーンバウンダリーを有するドーピングされたポリシリコンと金属とがさらに激しく反応し、また高濃度のドーパントの故に均一なシリサイドの形成が困難となる。
【００１４】
第２は、熱工程の代わりに、導電性を有するドーピングされたポリシリコン層上に直接シリサイド物質を蒸着する方法がある。一般に、スパッタリング法でドーピングされたポリシリコン層上に、シリサイドコンポジットターゲット（silicide composite target）を利用してシリサイド層を直接形成する。しかし、かかる方法はシリサイドの形成時にパーティクル（particle）を発生させ、半導体素子の集積度が増えるほど素子の信頼性の低下をもたらす。すなわち、金属とシリコンという二つの構成要素から成るコンポジットターゲットにおいて、それぞれの要素のスパッタリング比が異なるので、均一な組成のシリサイド蒸着が困難で且つパーティクルが発生する。
【００１５】
一方、ＣＭＯＳトランジスタの高集積化に伴い、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの夫々のサイズが小さくなるので、短チャンネル効果（short channel effect）及びホットキャリヤ（hot carrier）によって半導体素子の特性が低下する。これに対して、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース又はドレインのそれぞれをＬＤＤ（Lightly Doped Drain）構造で形成して、半導体素子の特性が低下することを防止した。ＣＭＯＳトランジスタは、ＰＭＯＳトランジスタのゲートに、ＮＭＯＳトランジスタのゲートと同様にＮ型の不純物が高濃度にドーピングされる。従って、ＰＭＯＳトランジスタは、チャンネルが基板の表面に形成されずにバルク（bulk）内に形成されて、突き抜け（punch through）現象によって降伏電圧（breakdown voltage）が低下する。
【００１６】
これにより、ＰＭＯＳトランジスタはＰ型の不純物が高濃度にドーピングされたゲートを持ち、ＮＭＯＳトランジスタはＮ型の不純物が高濃度にドーピングされたゲートを持つデュアルゲートＣＭＯＳトランジスタが開発された。このデュアルゲートＣＭＯＳトランジスタにおいて、ＰＭＯＳトランジスタは、チャンネルが基板の表面に形成されるので、突き抜け現象によって降伏電圧の低下が防止される。
【００１７】
デュアルゲートＣＭＯＳトランジスタも、ゲートを、不純物が高濃度にドーピングされた多結晶シリコンとシリサイドとから成るポリサイド構造で形成し、シート抵抗を減らして、集積度が高くなることによる信号伝達速度の低下を解決した。
【００１８】
また、半導体素子のサイズがさらに縮小されるのに応じて、ゲートとして用いられるポリシリコンの十分なドーピングのために微細なグレーンサイズのポリシリコンが求められるが、このようなポリシリコン構造が形成されるコバルトシリサイド（ＣｏＳｉx）などのシリサイドは熱的安定性が非常に脆弱となる。これは、コバルト（Ｃｏ）とともに直接サリサイデーション反応に加わるポリシリコンのグレーンサイズに起因する。即ち、相対的にグレーンサイズが大きい場合より、微細なグレーンから成るポリシリコンは、グレーンバウンダリー（grain boundary）の面積が増加して、サリサイデーションが急激に行われる。
【００１９】
そして、急激なサリサイデーションは、後続の熱工程によって金属の集塊現象（agglomeration）をもたらし、シート抵抗を急激に増加させる。
【００２０】
図６〜図９は従来技術による半導体装置のシリサイド層の形成方法の工程を示すもので、特にデュアルゲートを有するＣＭＯＳトランジスタの製造工程の断面図である。
【００２１】
まず、図６に示すように、半導体基板であるシリコン基板１０に、Ｐ型及びＮ型の不純物イオンを選択的にドーピングしてＮウェル１１及びＰウェル１２を形成する。
【００２２】
その後、上記Ｎウェル１１及びＰウェル１２の境界部分の上に、ＬＯＣＯＳ（Local Oxidation of Silicon）法或いはＳＴＩ（shallow trench isolation）法などの方法によって、単一素子同士の間を電気的に絶縁及び隔離するためのフィールド酸化膜１３を形成する。
【００２３】
そして、Ｎウェル１１及びＰウェル１２の表面を熱酸化し、ゲート絶縁膜用酸化膜１４を成長させて形成する。
【００２４】
次に、上記フィールド酸化膜１３及びゲート絶縁膜用酸化膜１４を含む基板１０上に、ドーピングされていないポリシリコン或いは非晶質シリコン（amorphous silicon）を化学気相蒸着（Chemical Vapor Deposition：以下、「ＣＶＤ」と略称する）法で蒸着して、シリコン層１５を形成する。この場合、ゲート形成用から非晶質シリコンを形成する場合には、これを熱処理して多結晶に変化させる工程を追加して進行する。このとき、多結晶から成るシリコン層１５は、後で形成されるゲート抵抗を減少させるための不純物ドーピングを容易にするために、微細グレーンポリシリコンとなるようにする。
【００２５】
次に、図７に示すように、シリコン層１５上にフォトレジストを塗布したのち、露光及び現像を施して、ＮＭＯＳ素子が形成されるＰウェル１２領域の上部のシリコン層１５を露出させた第１フォトレジストパターン１６を形成する。
【００２６】
そして、上記第１フォトレジストパターン１６をイオン注入マスクとして、ＡｓなどのＮ型不純物イオンを用いるイオン注入を、露出したＰウェル１２領域のシリコン層に選択的に行い、それにより、Ｎ型不純物でドーピングされた第１ポリシリコン層１５０を形成する。この第１ポリシリコン層１５０は、以後パターニングされてＮＭＯＳトランジスタのゲートとなる。
【００２７】
次に、図８に示すように、図７に示す第１フォトレジストパターン１６を酸素灰化（Ｏ2 ashing）などの方法で除去して、Ｎウェル１１領域の上部にてドーピングされていないシリコン層１５を露出させる。
【００２８】
そして、上記露出したシリコン層１５とＮ型不純物でドーピングされた第１ポリシリコン層１５０との表面にフォトレジストを塗布したのち、露光及び現像を施して、Ｎウェル１１の上部にてドーピングされていないシリコン層１５の表面を露出させた第２フォトレジストパターン１７を形成する。
【００２９】
その後、上記第２フォトレジストパターン１７をイオン注入マスクとして、ホウ素（Ｂ）、二フッ化ホウ素（ＢＦ2）などのＰ型不純物イオンを用いるイオン注入を、露出されたＮウェル１１領域のシリコン層に選択的に行い、それにより、Ｐ型不純物でドーピングされた第２ポリシリコン層１５１を形成する。この第２ポリシリコン層１５１は、以後パターニングされてＰＭＯＳトランジスタのゲートとなる。
【００３０】
次に、図８に示す第２フォトレジストパターン１７を酸素灰化などの方法で除去して、Ｐウェル１２領域の上部にてドーピングされた第１ポリシリコン層１５０を露出させる。
【００３１】
以後の工程としては、ゲート電極のみをポリサイド構造で形成するＣＭＯＳ製造工程と、ゲート電極のみならず不純物拡散領域にもシリサイド層を形成するサリサイド構造のＣＭＯＳ製造工程とについてそれぞれ説明する。
【００３２】
第１に、ゲート電極のみならず不純物拡散領域にもシリサイド層を形成するサリサイド構造のＣＭＯＳ製造工程は下記の通りである。
まず、図８に示すＮ型不純物でドーピングされた第１ポリシリコン層１５０とＰ型不純物でドーピングされた第２ポリシリコン層１５１とをフォトリソグラフィーでパターニングして、図９に示すように、Ｎ型不純物でドーピングされたポリシリコンから成るＮ型ゲート１５００とＰ型不純物からドーピングされたポリシリコンから成るＰ型ゲート１５１０とを形成する。このとき、図８に示すゲート絶縁膜用酸化膜１４も共にパターニングして、残留のゲート絶縁膜用酸化膜１４から成るゲート絶縁膜１４０、１４１をそれぞれのゲート１５００、１５１０に介在させる。
【００３３】
次に、一般的なＣＭＯＳトランジスタの製造工程において、ゲート側壁スペーサ１８とソース又はドレインとして用いられる不純物拡散領域１９を、Ｎ型ゲート１５００とＰ型ゲート１５１０とに対応するシリコン基板１０の所定部位に形成する。このとき、Ｎ型ゲート１５００の不純物拡散領域１９ａはＮ型不純物イオンで活性領域をドーピングさせて形成し、Ｐ型ゲート１５１０の不純物拡散領域１９ｂはＰ型不純物イオンで活性領域をドーピングさせて形成し、該不純物拡散領域１９ａ、１９ｂは低濃度ドーピング領域を有するＬＤＤ構造で形成することができる。
【００３４】
そして、シリコンから成る露出部位であるＮ型ゲート１５００及びＰ型ゲート１５１０の上部表面と不純物拡散領域１９の表面とに、シリサイド形成用金属としてコバルト（Ｃｏ）やチタニウム（Ｔｉ）をスパッターリングで蒸着して金属層（図示省略）を形成する。このとき、上記金属層の形成厚さは、各ゲート１５００、１５１０の厚さと合わせられ、全高が後で形成されるサリサイド構造の最終ゲート電極が求める高さに適するようにする。
【００３５】
その後、シリコン層と金属層に急速熱処理を施して金属とシリコンを反応させ、金属層が形成されたＮ型ゲート１５００、Ｐ型１５１０の上部と不純物拡散領域１９の上部に電極抵抗減少用のシリサイド層２０、２１をそれぞれ形成して、ポリサイド構造を有する最終ゲート電極を形成する。ここで、シリサイド層２０、２１がゲート１５００、１５１０電極と不純物拡散領域１９とに同時に形成される工程をサリサイデーションといい、その形成物質をサリサイドという。
【００３６】
第２に、ゲート電極のみをポリサイド構造で形成するCMＯＳ製造工程は、図８に示された工程に続いて次のように進行される。
【００３７】
まず、図８に示す第２フォトレジストパターン１７を酸素灰化などの方法で除去して、Ｐウェル１２領域の上部にてドーピングされた第１ポリシリコン層１５０を露出させたのち、図示されてはいないが、第１及び第２ポリシリコン層１５０、１５１上にコバルト、タングステンなどの高融点金属の金属層を蒸着する。
【００３８】
そして、シリコン基板１０をアニーリングなどで熱処理させ、シリコンと金属を反応させて、サリサイデーション反応に加わっていない第１ポリシリコン層１５０と第２ポリシリコン層１５１の上にシリサイド層を形成する。
【００３９】
次に、第１及び第２ポリシリコン層１５０、１５１とシリサイド層及びゲート絶縁膜用酸化膜１４の所定部位をフォトリソグラフィー法で除去して、図９に示すようにゲート１５００、１５１０をパターニングする。
【００４０】
そして、各ゲート１５００、１５１０をマスクとして、Ｐウェル１２にヒ素（Ａｓ）或いはリン（Ｐ）などのＮ型不純物を、Ｎウェル１１にホウ素（Ｂ）或いは二フッ化ホウ素（ＢＦ2）などのＰ型不純物を高濃度にそれぞれイオン注入して不純物領域を形成する。このとき、ゲート１５００、１５１０の側面にゲート側壁スペーサ１８を形成して、ＬＤＤ構造をもたせるように不純物拡散領域１９を形成することができる。
【００４１】
上述した如き、従来技術によるシリサイド層の形成方法は、０．２５μｍ以下の設計準則を有する半導体素子において、微細サイズのグレーンから成るポリシリコンをマトリックスとしてコバルトシリサイド（ＣｏＳｉx）を形成する場合、相対的に多いグレーンバウンダリー及び微細グレーンサイズのため急激なサリサイデーションによって形成されたシリサイド層と、反応に加わっていないポリシリコン層との界面におけるモフォロジー（形態）が不均一であり、このような不均一性は後続の熱工程で深化して、結果としてシリサイド層（ＣｏＳｉx）の金属の集塊現象をもたらし、シート抵抗を増加させるので、ゲートドーピング効率の優れた微細サイズのグレーンから成るポリシリコンを適用しにくいものであった。
【００４２】
つまり、Ｐ型不純物でドーピングされたゲートは、グレーンサイズの変化がないから、金属の集塊現象が発生して、ドーピングされていないポリシリコンの抵抗と類似したシート抵抗特性の低下が発生するので、微細グレーンから成るポリシリコンをゲート用として適用する場合、ゲートドーピングの側面では有利であるが、シリサイドの熱的安定性を低下させるという問題点がある。
【００４３】
【発明が解決しようとする課題】
そこで、本発明は、このような問題点に対処し、互いに異なる導電形不純物でドーピングされたデュアルゲートを形成するとき、Ｎ型ポリシリコン層とＰ型ポリシリコン層を形成した後、Ｐ型ポリシリコン層のみをＡｓなどのＮ型不純物イオンで臨界濃度（１Ｅ１９〜５Ｅ２０ions／cm3）だけ追加ドーピングさせて、Ｐ型ポリシリコンのグレーンサイズを成長させることにより、コバルトなどから成るシリサイドのシート抵抗と熱的安定性を改善するようにしたシリサイド層の形成方法を提供することを目的とする。
【００６７】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るシリサイド層の形成方法は、素子隔離膜によって隔離されたＰウェルとＮウェルとを半導体基板の所定の部位に夫々形成するステップと、前記Ｐウェル及びＮウェルの表面にゲート絶縁膜用酸化膜を形成するステップと、前記Ｐウェルの上部のゲート絶縁膜用酸化膜上にＮ型不純物でドーピングされた第１ポリシリコン層を形成した後、前記Ｎウェルの上部のゲート絶縁膜用酸化膜上にＰ型不純物でドーピングされた第２ポリシリコン層を形成するステップと、熱が加えられるとポリシリコンのグレーンサイズを成長させるイオンで前記第２ポリシリコン層のみを再ドーピングさせるステップと、前記第１、第２ポリシリコン層及び前記ゲート絶縁膜用酸化膜をパターニングした残留の第１、第２ポリシリコン層及びゲート絶縁膜用酸化膜から成る第１、第２ゲートパターンを夫々形成するステップと、前記第１、第２ゲートパターンの側面下端の前記半導体基板に一対の不純物拡散領域を互いに対応するように夫々形成し、前記第１、第２ゲートパターンの側面に絶縁体から側壁スペーサを形成して、前記Ｐウェルと前記Ｎウェルの領域にＮＭＯＳトランジスタとＰＭＯＳトランジスタとを夫々形成するステップと、露出した前記第１、第２ゲートパターンの上部表面と前記不純物拡散領域の表面にシリサイド層形成用の金属層を所定の厚さに形成するステップと、前記金属層と残留の前記第１、第２ポリシリコン層の一部と前記不純物拡散領域の半導体基板とを反応させて金属−シリコン化合物層及び金属−半導体化合物層を夫々形成して、サリサイド構造を有するゲート電極を形成するステップと、から成るものである。
【００６８】
そして、前記グレーンサイズを成長させるイオンの再ドーピング時のドーピング濃度は、グレーンバウンダリーの外へ析出される臨界ドーピング濃度の範囲とするものである。
【００６９】
また、前記グレーンサイズを成長させるイオンとしてはＡｓイオンを使用し、前記再ドーピング時のＡｓイオンのドーピング濃度は１Ｅ１９〜５Ｅ２０ions／cm3の範囲とするものである。
【００７０】
さらに、前記シリサイド層形成用の金属層は、Ｔｉ、Ｗ、Ｍｏ、Ｃｏ、ＴａもしくはＰｔの高融点金属で形成するものである。
【００７１】
さらにまた、前記第１、第２ポリシリコン層は、微細グレーンから成るように形成するものである。
【００７２】
また、前記金属−シリコン化合物層及び金属−半導体化合物層は、前記半導体基板にアニーリング法で熱を加えて形成するものである。
【００７３】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面に基づいて説明する。
本発明は、半導体装置においてコバルト（Ｃｏ）などを用いて形成するシリサイド層の形成方法に係り、サリサイデーション反応に加わるポリシリコンのグレーンサイズを制御する方法において、Ａｓイオンの臨界ドーピング濃度を利用して後続の熱工程に対して安定的なゲートを形成し、特にデュアルゲートを持つＣＭＯＳ素子のＰ型ゲートの特性を改善するものである。このとき、デュアルゲートを形成するために、Ｎ型不純物でドーピングされたポリシリコン層とＰ型不純物でドーピングされたポリシリコン層とをイオン注入によって形成し、Ｐ型ポリシリコン層を、Ａｓイオンの１Ｅ１９〜５Ｅ２０ions／cm3程度の臨界ドーピング濃度に再ドーピングさせて、一般的なＣＭＯＳ形電界効果トランジスタ（ＭＯＳＦＥＴ）を製造する。
【００７４】
ゲート電極のシート抵抗を減少させるためにドーピングされていないポリシリコンの十分なドーピングが求められ、このために微細なグレーンサイズを有するポリシリコンを用いる。
【００７５】
しかしながら、このようなポリシリコンを用いるサリサイデーションはグレーンバウンダリーが増加して金属イオンの拡散通路が増加するので、サリサイデーションが急激に起こり、後続の熱工程によって金属の集塊現象をもたらすなどの熱的安定性が低下して、形成されるゲートのシート抵抗を増加させるようになる。
【００７６】
ポリシリコンにおいて、グレーンサイズが小さくなると、イオン注入されたイオン同士がこのようなグレーンの界面の間へさらに拡散する確率が高まるようになる。しかし、グレーンサイズが大きければ、同一体積でイオン同士がグレーンの境界面に沿って拡散できる確率が著しく低下する。即ち、グレーンサイズが小さくなると、増加した境界面に沿って拡散しやすい反面、グレーンサイズが大きければ、イオン同士の拡散経路となる境界面自身の面積が減ってしまい、拡散作用が困難となってしまう。
【００７７】
従って、本発明は、Ａｓイオンがポリシリコン層に１Ｅ１９〜５Ｅ２０ions／cm3の臨界ドーピング濃度にドーピングされる場合、グレーンサイズを成長させるが、その濃度が５Ｅ２０ions／cm3以上の場合には、それぞれのグレーンバウンダリーに析出され、グレーンバウンダリーの変化を制限して、グレーン成長を抑える事実を適用する。
【００７８】
ゲートとして用いられるポリシリコンの電気的抵抗を減少させるためにポリシリコンの十分なドーピングが行われるべきであるので、微細グレーンで形成されたポリシリコン或いはカラム構造のポリシリコン（columnar polycilicon）などの多様なポリシリコン組織（scheme）に対し、グレーン成長の増減を制御するＡｓイオンなどをイオン注入してポリシリコングレーンの成長を図る。
【００７９】
従って、本発明は０．２５μｍ以下の設計準則で構成される半導体素子において、寄生抵抗を減らし、シート抵抗のライン独立性を改善し、コバルトなどから成るシリサイドの熱的安定性を改善することにより、安定的なシート抵抗特性を確保する。
【００８０】
上述した如き、ＣＭＯＳトランジスタにおいて、突き抜け現象によって降伏電圧が低下することを防止するために、ＰＭＯＳトランジスタはＰ型の不純物が高濃度にドーピングされたゲートを有し、ＮＭＯＳトランジスタはＮ型の不純物が高濃度にドーピングされたゲートを有するデュアルゲートＣＭＯＳトランジスタが開発された。デュアルゲートＣＭＯＳトランジスタにおけるＰＭＯＳトランジスタは、チャンネルが基板の表面に形成されるので、突き抜け現象によって降伏電圧が低下することが防止される。
【００８１】
また、集積度の向上による信号伝達速度の低下を解決するために、デュアルゲートＣＭＯＳトランジスタも、ゲートを不純物が高濃度にドーピングされた多結晶シリコンとシリサイドとから成るポリサイド構造で形成する。
【００８２】
Ａｓイオンの場合、ポリシリコンの単位体積当たりのドーピング濃度が１Ｅ１９〜５Ｅ２０ions／cm3の範囲であれば、反応が行うマトリックスのグレーンの成長を誘導するが、その濃度が５Ｅ２０ions／cm3を超えると、Ａｓイオン同士がグレーンバウンダリーに析出されてグレーン成長を抑える現象が発生する。
【００８３】
従って、ポリシリコンからデュアルゲートを形成する場合、ＡｓなどのＮ型不純物でドーピングされたＮ型ゲート用ポリシリコンではグレーンが成長するが、Ｂ、ＢＦ2などのＰ型不純物でドーピングされたＰ型ゲート用ポリシリコンではドーピング後の後続工程でグレーンサイズは殆ど変わらない。
【００８４】
このような理由で、コバルト−シリサイドの形成工程後のＰ型不純物でドーピングされたゲートのシート抵抗特性が低下するので、本発明では、Ｐ型不純物でドーピングされたゲートをＡｓの臨界ドーピング濃度にドーピングさせ、ポリシリコンのグレーン成長を伸ばして、コバルト−シリサイドの熱的安定性を図る。
【００８５】
その結果、微細グレーンから成るポリシリコンをドーピングさせてゲートを形成する場合、導電性確保のための不純物ドーピングが十分に行われ、同時にゲート電極のシート抵抗特性が大いに改善される。
【００８６】
以下、添付図面を参照しつつ、本発明の実施の形態について詳しく説明する。図１〜図５は本発明による半導体装置のシリサイド層の形成方法を示す工程図であり、特にチャンネルの長さ方向から見たデュアルゲートを有するＣＭＯＳトランジスタの製造工程の断面図である。
【００８７】
まず、図１に示すように、半導体基板であるシリコン基板３０に、Ｐ型及びＮ型の不純物イオンを選択的にドーピングしてＣＭＯＳトランジスタ素子の活性領域となるＰウェル３１及びＮウェル３２を夫々形成する。
【００８８】
その後、Ｐウェル３１及びＮウェル３２の境界部分の上に、ＬＯＣＯＳ法或いはＳＴＩ法などの方法によって、単一素子同士の間を電気的に絶縁及び隔離する素子隔離膜としてのフィールド酸化膜３３を形成する。
【００８９】
そして、Ｎウェル３１及びＰウェル３２の表面を熱酸化し、ゲート絶縁膜用酸化膜３４を成長させて形成する。
【００９０】
次に、上記フィールド酸化膜３３及びゲート絶縁膜用酸化膜３４を含む基板３０上に、ドーピングされていないポリシリコン或いは非晶質シリコンをＣＶＤ法で蒸着して、シリコン層３５を形成する。
【００９１】
このとき、ゲート形成用から非晶質シリコンを形成する場合には、これを熱処理して多結晶に変化させる工程を追加して進行する。
【００９２】
多結晶から成るシリコン層３５は、以後形成されるゲートの抵抗を減少させるための不純物ドーピングを容易にするために、微細グレーンポリシリコンとなるようにする。これは、ポリシリコングレーンサイズが小さくなると、イオン注入されたイオン同士がこのようなグレーン同士の界面の間へさらに拡散する確率が高まるためである。しかし、グレーンサイズが大きければ、同一体積におけるイオン同士がグレーンの境界面に沿って拡散しうる確率が著しく低下する。即ち、グレーンサイズが小さくなると、小さい境界面に沿って拡散しやすい反面、粒境界面が大きければイオン同士の拡散経路となる境界面自身の面積が減ってしまい、拡散作用が困難となってしまう。
【００９３】
次に、図２に示すように、シリコン層３５上にフォトレジストを塗布した後、Ｐウェル３１領域の上部を定める露光マスクを利用した露光及び現像を施して、ＮＭＯＳ素子が形成されるＰウェル３１領域の上部のシリコン層３５を露出させた第１フォトレジストパターン３６を形成する。
【００９４】
そして、上記第１フォトレジストパターン３６をイオン注入マスクとして、ＡｓなどのＮ型不純物イオンを用いるイオン注入を、露出したＰウェル３１領域のシリコン層に選択的に行い、それにより、Ｎ型不純物でドーピングされた第１ポリシリコン層３５０を形成する。このとき、 第１ポリシリコン層３５０のイオン注入ドーズは５Ｅ１５ions／cm2の程度とし、該第１ポリシリコン層３５０は、以後パターニングされてＮＭＯＳトランジスタのゲートとなる。
【００９５】
次に、図３に示すように、図２に示す第１フォトレジストパターン３６を酸素灰化などの方法で除去して、Ｎウェル３２領域の上部にてドーピングされていないシリコン層３５を露出させる。
【００９６】
そして、上記露出したシリコン層３５とＮ型不純物でドーピングされた第１ポリシリコン層３５０との表面にフォトレジストを塗布した後、 第１フォトレジストパターン形成用露光マスクのリバーストーン（reversed tone）を有する露光マスクで露光及び現像を施し、 それにより、Ｎウェル３２領域の上部にてドーピングされていないシリコン層３５の表面を露出させた第２フォトレジストパターン３７を形成する。
【００９７】
その後、 上記第２フォトレジストパターン３７をイオン注入マスクとして、Ｂ、ＢＦ2などのＰ型不純物イオンを用いるイオン注入を、露出したＮウェル３２領域のシリコン層に選択的に行い、 それにより、Ｐ型不純物でドーピングされた第２ポリシリコン層３５１を形成する。 このとき、 第２ポリシリコン層３５１のイオン注入ドーズは５Ｅ１５ions／cm2の程度とし、該第２ポリシリコン層３５１は、以後パターニングされてＰＭＯＳトランジスタのゲートとなる。
【００９８】
このように、形成されるトランジスタの導電形とポリシリコンドーピング用不純物の導電形とを一致させるのは、突き抜け現象によってトランジスタの降伏電圧が低下することを防止するためである。
【００９９】
次に、図３に示す第２フォトレジストパターン３７を再びイオン注入マスクとして、露出した第２ポリシリコン層３５１を、ポリシリコンのグレーンサイズを成長させることができるイオンで再ドーピングさせる。本発明の実施例では、このようなイオンとしてＡｓイオンを使用し、イオン注入時のドーピング濃度は臨界ドーピング濃度の範囲をもたせるようにする。ここで、臨界ドーピング濃度というのは、単位体積当たりにイオン注入されてその体積で飽和状態に達して析出されはじめる濃度ということである。
【０１００】
上記のように再ドーピングした結果、図４に示すように、Ｐ型不純物イオンとＮ型不純物イオンのＡｓイオンとで共にドーピングされた第３ポリシリコン層３５１０が形成される。 即ち、 この第３ポリシリコン層３５１０は、前記第２ポリシリコン層３５１が再び他の種類の不純物でドーピングされて形成される。
【０１０１】
このとき、 上記第３ポリシリコン層３５１０がドーピングされた濃度は、１Ｅ１９〜５Ｅ２０ions／cm3の程度を保つようにする。その理由は、Ａｓイオンの臨界ドーピング濃度による量として、Ａｓイオンがポリシリコン層に１Ｅ１９〜５Ｅ２０ions／cm3のドーピング濃度にドーピングされる場合には、グレーンサイズを成長させるが、その濃度が５Ｅ２０ions／cm3以上の場合には、 夫々のグレーンバウンダリーに析出され、グレーンバウンダリーの変化を制限して、グレーンの成長を抑えるためである。
【０１０２】
参考として、第３ポリシリコン層３５１０は、Ｐ型不純物イオン注入を、イオン注入ドーズが５Ｅ１５ions／cm2の程度として行っているので、Ａｓイオン注入濃度が１Ｅ１９〜５Ｅ２０ions／cm3であればＰ型不純物の濃度が大いに優勢である。従って、カウンタドーピング（counter doping）による逆効果は無視できる程度である。
【０１０３】
次に、図４に示す第２フォトレジストパターン３７を酸素灰化などの方法で除いて、Ｐウェル３１領域の上部にてＮ型不純物でドーピングされた第１ポリシリコン層３５０を露出させる。この第１ポリシリコン層３５０は、以後パターニングされてＮＭＯＳトランジスタ素子のゲートとなる。
【０１０４】
以後の工程としては、ゲート電極のみをポリサイド構造で形成するＣＭＯＳ製造工程と、ゲート電極のみならず不純物拡散領域にもシリサイド層を形成するサリサイド構造のＣＭＯＳ製造工程とについて夫々説明する。
【０１０５】
第１に、ゲート電極のみならず不純物拡散領域にもシリサイド層を形成するサリサイド構造のＣＭＯＳ製造工程は下記の通りである。
【０１０６】
まず、図４に示すＮ型不純物でドーピングされた第１ポリシリコン層３５０とＰ型不純物及びＡｓイオンでドーピングされた第３ポリシリコン層３５１０を、フォトリソグラフィーでパターニングして、図５に示すように、Ｎ型不純物でドーピングされたポリシリコンから成るＮ型ゲート３５００と、Ｐ型不純物及びＡｓイオンでドーピングされたポリシリコンから成るＰ型ゲート３５１１とを形成する。
【０１０７】
このとき、図４に示すゲート絶縁膜用酸化膜３４も共にパターニングして、残留のゲート絶縁膜用酸化膜３４から成るゲート絶縁膜３４０を、夫々のゲート３５００、３５１１と基板３０のＰウェル３１及びＮウェル３２との間に介在させる。
【０１０８】
次に、一般的なＣＭＯＳトランジスタの製造工程において、ゲート側壁スペーサ３８とソース又はドレインとして用いられる不純物拡散領域３９を、Ｎ型ゲート３５００とＰ型ゲート３５１１とに対応するシリコン基板３０の所定部位に一対ずつ形成する。このとき、Ｎ型ゲート３５００の不純物拡散領域３９ａは、ＡｓなどのＮ型不純物イオンで活性領域をドーピングさせて形成し、Ｐ型ゲート３５１１の不純物拡散領域３９ｂは、Ｂ、ＢＦ2などのＰ型不純物イオンで活性領域をドーピングさせて形成し、該不純物拡散領域３９ａ、３９ｂは、低濃度ドーピング領域を有するＬＤＤ構造で形成することができる。
【０１０９】
そして、シリコンから成る露出部位であるＮ型ゲート３５００及びＰ型ゲート３５１１の上部表面と不純物拡散領域３９の表面とに、シリサイド層形成用の金属層として、コバルト（Ｃｏ）やチタニウム（Ｔｉ）をスパッタリングで蒸着して金属層（図示省略）を選択的に形成する。このとき、上記金属層の形成厚さは、各ゲート３５００、３５１１の厚さと合わせられ、全高が後で形成されるポリサイド構造の最終ゲート電極が求める高さに適するようにする。なお、前記シリサイド層形成用の金属層としては、Ｗ、Ｍｏ、Ｔａ、Ｐｔなどを蒸着してもよい。
【０１１０】
その後、シリコン層と金属層に急速熱処理を施して金属とシリコンを反応させ、金属層が形成されたＮ型ゲート３５００、Ｐ型ゲート３５１１の上部と不純物拡散領域３９の上部にシート抵抗及びコンタクト抵抗減少用のシリサイド層４０、４１をそれぞれ形成して、ポリサイド構造を有する最終ゲート電極を形成する。ここで、シリサイド層４０、４１が、ゲート３５００、３５１１電極と不純物領域３９とに同時に形成される工程をサリサイデーションといい、その形成物質をサリサイドという。
【０１１１】
従って、上記シリサイド層４０、４１によってコンタクト抵抗とシート抵抗が同時に減少されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとから成るＣＭＯＳトランジスタが製造される。
【０１１２】
第２に、ゲート電極のみをポリサイド構造で形成するＣＭＯＳ製造工程は、図４に示された工程に続いて下記のように進行される。
【０１１３】
まず、図４に示す第２フォトレジストパターン３７を酸素灰化などの方法で除去して、Ｐウェル３１領域の上部にてドーピングされた第１ポリシリコン層３５０を露出させた上、図示していないが、第１及び第３ポリシリコン層３５０、３５１０上にコバルト、タングステンなどの高融点金属の金属層を蒸着する。
【０１１４】
そして、シリコン基板３０をアニーリングなどで熱処理させ、シリコンと金属を反応させて、サリサイデーション反応に参加していない第１ポリシリコン層３５０上と第３ポリシリコン層３５１０上にシリサイド層を形成する。このとき、ＮＭＯＳ素子のゲート形成用第１ポリシリコン層３５０は導電性を与えるためにＡｓイオンでドーピングされており、第３ポリシリコン層３５１０はＡｓイオンが臨界ドーピング濃度にドーピングされているので、サリサイデーションが起る第１及び第３ポリシリコン層３５０、３５１０のグレーンサイズが成長することから形成されるシリサイドの金属の集塊現象が防止され、ゲートの熱的安定性を改善する。
【０１１５】
その後、シリサイド層４０、４１と第１及び第３ポリシリコン層３５０、３５１０とゲート絶縁膜用酸化膜３４の所定部位をフォトリソグラフィー法でパターニングして、図５に示すように、ゲート絶縁膜３４０を基板３０との間に介在させたＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲート３５００、３５１１を形成する。
【０１１６】
そして、上記ゲート３５００、３５１１をイオン注入マスクとして露出したＰウェル３１にヒ素（Ａｓ）或いはリン（Ｐ）などのＮ型の不純物を、露出したＮウェル３２にホウ素（Ｂ）或いはＢ、ＢＦ2などのＰ型の不純物を高濃度に夫々イオン注入して不純物拡散領域３９を形成する。このとき、ゲート３５００、３５１１の側面にゲート側壁スペーサ３８を形成し、ＬＤＤ構造をもたせるように不純物拡散領域３９を形成することができる。なお、本発明の実施例では、Ｐ型不純物でドーピングされたポリシリコンのグレーンサイズを後続の熱工程で増加させるため、Ａｓイオンでポリシリコンを臨界ドーピング濃度にドーピングさせたが、コバルトシリサイドの熱的安定性の確保及びゲート用ポリシリコンのドーピング能力を改善し得る他の種類のイオンを使用することもできる。
【０１１７】
【発明の効果】
本発明は以上のように構成されたので、Ｂ、ＢＦ2などのＰ型不純物イオンでドーピングされたポリシリコンをＡｓイオンの臨界ドーピング濃度に再ドーピングさせてポリシリコンのグレーンサイズを増加させることにより、コバルトシリサイドの熱的安定性を確保してゲート電極のシート抵抗の特性を改善することができる。これは、Ａｓイオンのドーピング濃度が１Ｅ１９〜５Ｅ２０ions／cm3の範囲と限定されるとき、Ａｓイオンでドーピングされたポリシリコンのグレーン成長が誘導されるからである。
【０１１８】
また、本発明は、上述したＡｓイオンのドーピング特性を利用してゲート形成物質としてポリシリコンを用いる場合、導電性を与えるための不純物イオンで微細グレーンから成るポリシリコンを十分ドーピングさせることができ、且つ形成されたゲートのシート抵抗の特性を大いに改善することができるという効果がある。
【図面の簡単な説明】
【図１】  本発明による半導体装置のシリサイド層の形成方法を示す工程図であり、シリコン基板上にＣＭＯＳトランジスタ素子の活性領域となるＰウェル及びＮウェルを形成し、このＰウェル及びＮウェルの表面にフィールド酸化膜及びゲート絶縁膜用酸化膜を形成し、さらにこのフィールド酸化膜及びゲート絶縁膜用酸化膜の上面にＣＶＤ法によりシリコン層を形成する工程を示す断面図である。
【図２】  同じく本発明による半導体装置のシリサイド層の形成方法を示す工程図であり、Ｐウェル領域の上部のシリコン層を露出させた第１フォトレジストパターンを形成し、これをイオン注入マスクとしてＮ型不純物イオンを用いるイオン注入をＰウェル領域のシリコン層に選択的に行って、第１ポリシリコン層を形成する工程を示す断面図である。
【図３】  同じく本発明による半導体装置のシリサイド層の形成方法を示す工程図であり、Ｎウェル領域の上部にてドーピングされていないシリコン層の表面を露出させた第２フォトレジストパターンを形成し、これをイオン注入マスクとしてＰ型不純物イオンを用いるイオン注入をＮウェル領域のシリコン層に選択的に行って、第２ポリシリコン層を形成する工程を示す断面図である。
【図４】  同じく本発明による半導体装置のシリサイド層の形成方法を示す工程図であり、前記第２ポリシリコン層を他の種類の不純物で再ドーピングして第３ポリシリコン層を形成する工程を示す断面図である。
【図５】  同じく本発明による半導体装置のシリサイド層の形成方法を示す工程図であり、Ｎ型ゲートとＰ型ゲートのデュアルゲートを有するＣＭＯＳトランジスタを製造した状態を示す断面図である。
【図６】  従来の技術による半導体装置のシリサイド層の形成方法を示す工程図である。
【図７】  同じく従来の技術による半導体装置のシリサイド層の形成方法を示す工程図である。
【図８】  同じく従来の技術による半導体装置のシリサイド層の形成方法を示す工程図である。
【図９】  同じく従来の技術による半導体装置のシリサイド層の形成方法を示す工程図である。
【符号の説明】
３０…シリコン基板
３１…Ｐウェル
３２…Ｎウェル
３３…フィールド酸化膜
３４…ゲート絶縁膜用酸化膜
３４０…ゲート絶縁膜
３５…シリコン層
３５０…第１ポリシリコン層
３５１…第２ポリシリコン層
３５１０…第３ポリシリコン層
３６…第１フォトレジストパターン
３７…第２フォトレジストパターン
３８…ゲート側壁スペーサ
３９ａ，３９ｂ…不純物拡散領域
４０，４１…シリサイド層
３５００…Ｎ型ゲート
３５１１…Ｐ型ゲート
【図１】
0004458685.tif 000002
【図２】
0004458685.tif 000003
【図３】
0004458685.tif 000004
【図４】
0004458685.tif 000005
【図５】
0004458685.tif 000006
【図６】
0004458685.tif 000007
【図７】
0004458685.tif 000008
【図８】
0004458685.tif 000009
【図９】
0004458685.tif 000010