(57)【特許請求の範囲】
【請求項１】
入力信号に応じてそれぞれ所定の論理動作を行い、その論理動作に応じた信号を出力する複数の組み合わせ回路と、
前記組み合わせ回路に与える入力信号に対して設けられ、通常動作モード時にはデータ入力端子に与えられる該組み合わせ回路に対する入力信号を選択し、スキャン診断モード時にはスキャン入力端子に与えられる信号を選択して、クロック信号に同期して出力する複数のスキャン診断用フリップフロップと、
前記スキャン診断用フリップフロップの出力側をそれぞれ他のスキャン診断用フリップフロップのスキャン入力端子に接続することにより、スキャン診断モード時にこれらのスキャン診断用フリップフロップによるシフトレジスタを構成するスキャンパスとを備えたデバイス診断システムにおいて、
前記組み合わせ回路の出力側から前記スキャン診断用フリップフロップのデータ入力端子までの信号配線の内で、層間接続部を有する信号配線を１つの回路ブロックと見なして該回路ブロックの入力側に前記スキャン診断用フリップフロップと同様のスキャン診断用フリップフロップを挿入したことを特徴とするデバイス診断システム。
【請求項２】
入力信号に応じてそれぞれ所定の論理動作を行い、その論理動作に応じた信号を出力する複数の組み合わせ回路と、
前記組み合わせ回路の間で信号を転送するための複数の信号配線と、
前記信号配線の内で層間接続部を有する信号配線と前記組み合わせ回路に与える入力信号に対してそれぞれ設けられ、通常動作モード時にはデータ入力端子に与えられる該組み合わせ回路に対する入力信号を選択し、スキャン診断モード時にはスキャン入力端子に与えられる信号を選択して、クロック信号に同期して出力する複数のスキャン診断用フリップフロップと、
前記スキャン診断用フリップフロップの出力側をそれぞれ他のスキャン診断用フリップフロップのスキャン入力端子に接続することにより、スキャン診断モード時にこれらのスキャン診断用フリップフロップによるシフトレジスタを構成するスキャンパスとを、
備えたことを特徴とするデバイス診断システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に組み込んだデバイス診断システムに関するものである。
【背景技術】
【０００２】
【特許文献１】特開平５−５３８６２号公報
【特許文献２】特開平６−１４８２９３号公報
【０００３】
図２（ａ），（ｂ）は、従来のデバイス診断システムの構成図である。
図２（ａ）は、上記特許文献１に記載されたもので、スキャンパス長を意識せず、かつスキャンパス長の変更に対応することを目的としたスキャンパス診断システムである。このスキャンパス診断システムは、診断プロセッサ１と、これに接続された診断制御部３及びスキャンパスを備えた主プロセッサ２とで構成されている。診断制御部３は、ｎ個（ここでは、ｎ＝７）のフリップフロップ（以下、「ＦＦ」という）を直列に接続し、最前段のＦＦに診断プロセッサ１からスキャンパス信号Ｄinが入力される一時記憶手段３ａ、スキャンパス信号とｎ個のＦＦに保持された信号の内のいずれか１つの信号を選択してスキャンイン信号を主プロセッサに与える選択回路３ｃ、及びこの選択回路３ｃに対する選択信号ＳＥＬを保持する選択用ＦＦ３ｂで構成されている。
【０００４】
各ＦＦは、それぞれセット端子Ｓ、データ入力端子Ｄ及びデータ出力端子Ｑを備えており、セット端子Ｓに与えられる信号が“Ｈ”になったときに、図示しないクロック信号に同期してデータ入力端子Ｄの信号をセットするようになっている。
【０００５】
主プロセッサ２のスキャンパスの総ビット長が仮に７９５ビットであったとすると、総ビット数を８の整数倍にするためには５ビット不足する。そこで、診断プロセッサ１は選択用ＦＦ３ｂに値５をセットする。これにより、選択回路３ｃは、５番目のＦＦの出力信号を選択し、この５番目のＦＦの出力信号が主プロセッサ２のスキャンイン信号Ｓinとなる。スキャンパス信号Ｄinは、一時記憶手段３ａにおける５つのＦＦの内容を通すことにより、スキャンイン信号Ｓinは５ビット分が加えられたデータとなる。これにより、主プロセッサ２のスキャンパスの総ビット長は８の整数倍、即ち８００ビットとなって出力される。これにより、スキャンパス信号Ｄinの８ビット毎にパリティビットを付与して送信するような場合に、不足分のダミービット数を自由に調整できるとされている。
【０００６】
図２（ｂ）は、上記特許文献２に記載されたもので、特殊なテスト装置等を用いることなく、被試験回路の論理回路の最大動作周波数（遅延時間）及び最大遅延経路を容易に特定することを目的とした論理回路テスト回路である。この論理回路テスト回路は、テスト時の被試験回路６への入力信号Ｙ１〜ＹｉをＦＦ４に記憶し、これをスタートクロック信号ＣＫＳに同期してスタートゲート回路５から被試験回路６へ入力するようになっている。一方、被試験回路６の出力信号Ｗ１〜Ｗｊは、エンドクロック信号ＣＫＥに同期して出力側ＦＦ７に記憶されるようになっている。スタートクロック信号ＣＫＳとエンドクロック信号ＣＫＥは、クロック制御回路８で任意のタイミングで発生されるようになっており、スタートクロック信号ＣＫＳからエンドクロック信号ＣＫＥまでの時間に基づいて、被試験回路６の遅延時間等を特定することができるとされている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前記デバイス診断システムにおける診断対象の回路は、複数の論理ゲートを組み合わせた所謂組み合わせ回路である。しかしながら、集積回路が大規模化すると、組み合わせ回路間を接続する信号配線が長くなる箇所が発生する。このような場合、回路間の信号配線は同一配線層で行うことが困難になり、スルーホールやビアホール等の層間接続部を介して複数の配線層を使用して接続することになる。ところが、従来のデバイス診断システムでは、回路間の信号配線は、組み合わせ回路の一部とみなして診断用のＦＦを配置しているため、診断結果が不良とされたときに、組み合わせ回路に不良があるのか、回路間の信号配線に不良があるのかの判定ができないという課題があった。
【０００８】
特に、組み合わせ回路におけるトランジスタの配置や配線パターンは、さまざまな条件下で適用することを前提としてライブラリに登録されているので、比較的太い配線を用いたり複数のコンタクトを使用たりする等の信頼性を考慮した設計となっている。従って、組み合わせ回路における配線の故障率は極めて小さいと考えることができる。これに対し、組み合わせ回路間を接続する信号配線は、集積回路毎に設計するものであり、特に大規模な集積回路になると、この信号配線の占める面積が大きくなる。このため、信号配線に比較的細い配線パターンを用いたり、層間接続は１つのコンタクトで済ます等の設計が行われる。従って、信号配線の故障率は、組み合わせ回路内の配線に比べて比較的大きくなるものと想定される。
【０００９】
図３は、一般的な半導体装置のコンタクト部の断面図である。
この図に示すように、トランジスタが構成されたシリコン（Ｓｉ）基板上に絶縁膜を介して第１配線層が形成され、更に絶縁膜を介して第２配線層が形成される。そして、トランジスタと第１配線層の間、及び第１配線層と第２配線層の間は、絶縁膜に設けられたスルーホールを充填する第１コンタクト及び第２コンタクトでそれぞれ接続される。
【００１０】
コンタクトは、一般的にタングステン（Ｗ）等の熱ストレスに強い金属が用いられ、配線層には電気抵抗の低いアルミニウム（Ａｌ）や銅（Ｃｕ）等が用いられる。これらの配線に使用する導体は、熱ストレスの弱いものとなっている。
【００１１】
このため、シリコン基板上に最初に形成される第１コンタクトは、接合面の低抵抗化を行うための熱処理を最適な条件で行うことができるが、アルミニウムや銅の第１配線層を形成した後で形成される第２コンタクトでは、熱ストレスの弱い第１配線層への影響を避けるため、高温での熱処理を十分に行うことができないことが多い。従って、配線層間のコンタクトでは、接合面の低抵抗化が十分ではなく接続性が劣り、故障率が大きくなるという問題があった。
【００１２】
本発明は、組み合わせ回路だけでなく、回路間の信号配線の不良も検出することができるデバイス診断システムを目的としている。
【課題を解決するための手段】
【００１３】
本発明は、入力信号に応じてそれぞれ所定の論理動作を行い、その論理動作に応じた信号を出力する複数の組み合わせ回路と、前記組み合わせ回路に与える入力信号に対して設けられ、通常動作モード時にはデータ入力端子に与えられる該組み合わせ回路に対する入力信号を選択し、スキャン診断モード時にはスキャン入力端子に与えられる信号を選択して、クロック信号に同期して出力する複数のＳＦＦと、前記ＳＦＦの出力側をそれぞれ他のＳＦＦのスキャン入力端子に接続することにより、スキャン診断モード時にこれらのＳＦＦによるシフトレジスタを構成するスキャンパスとを備えたデバイス診断システムにおいて、前記組み合わせ回路の出力側から前記ＳＦＦのデータ入力端子までの信号配線の内で、層間接続部を有する信号配線を１つの回路ブロックと見なして該回路ブロックの入力側に前記ＳＦＦと同様のＳＦＦを挿入したことを特徴としている。
【発明の効果】
【００１４】
本発明では、層間接続部を有する信号配線を１つの回路ブロックと見なし、診断用のＳＦＦを挿入している。これにより、組み合わせ回路だけでなく、信号配線の不良も検出することができるという効果がある。
【発明を実施するための最良の形態】
【００１５】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１６】
図１は、本発明の実施例を示すデバイス診断システムの構成図である。
このデバイス診断システムは、入力信号に応じてそれぞれ所定の論理動作を行い、その論理動作に応じた信号を出力する組み合わせ回路１１，１２と、この組み合わせ回路１１，１２間を接続する層間接続部を含む信号配線１３の機能を診断し、不良があった場合にその不良箇所を特定するためのものである。
【００１７】
組み合わせ回路１１の入力側には、スキャン診断用ＦＦ（以下、「ＳＦＦ」という）２１が配置され、組み合わせ回路１１の出力側はＳＦＦ２２を介して信号配線１３に接続されている。更に、信号配線１３の終端は、ＳＦＦ２３を介して組み合わせ回路１２の入力側に接続され、この組み合わせ回路１２の出力側にはＳＦＦ２４が接続されている。
【００１８】
ＳＦＦ２１〜２４は、いずれも同じ機能を有しており、例えば、モード切替端子Ｍに与えられるモード信号ＭＯＤで通常動作モード（例えば、レベル“Ｌ”）が指定されたときには、データ入力端子Ｄに与えられる信号を選択して、クロック端子Ｃに与えられるクロック信号ＣＬＫの立上がりのタイミングで保持し、出力端子Ｑに出力するものである。また、ＳＦＦ２１〜２４は、モード信号ＭＯＤでスキャン診断モード（例えば、レベル“Ｈ”）が指定されたときには、スキャン入力端子Ｓに与えられる信号を選択して、クロック端子Ｃに与えられるクロック信号ＣＬＫの立上がりのタイミングで保持し、出力端子Ｑに出力するようになっている。
【００１９】
先頭のＳＦＦ２１のデータ入力端子Ｄには、組み合わせ回路１１に対する入力信号ＩＮが与えられ、スキャン入力端子Ｓには、図示しない診断装置等から診断用のスキャン入力信号ＳＩが与えられるようになっている。ＳＦＦ２１の出力端子Ｑは、組み合わせ回路１１の入力側に接続されると共に、スキャンパス３１を介してＳＦＦ２２のスキャン入力端子Ｓに接続されている。
【００２０】
ＳＦＦ２２のデータ入力端子Ｄは組み合わせ回路１１の出力側に接続され、このＳＦＦ２２の出力端子Ｑは、信号配線１３の一端に接続されると共に、スキャンパス３２を介してＳＦＦ２３のスキャン入力端子Ｓに接続されている。また、ＳＦＦ２３のデータ入力端子Ｄは信号配線１３の他端に接続され、このＳＦＦ２３の出力端子Ｑは、組み合わせ回路１２の入力側に接続されると共に、スキャンパス３３を介してＳＦＦ２４のスキャン入力端子Ｓに接続されている。更に、ＳＦＦ２４のデータ入力端子Ｄは組み合わせ回路１２の出力側に接続され、このＳＦＦ２４の出力端子Ｑからは、この組み合わせ回路１２の出力信号ＯＵＴが出力されると共に、診断装置等に対する診断用のスキャン出力信号ＳＯが出力されるようになっている。
【００２１】
また、ＳＦＦ２１〜２４のモード切替端子Ｍにはモード信号ＭＯＤが、クロック端子Ｃにはクロック信号ＣＬＫが、それぞれ共通に与えられるようになっている。
【００２２】
図４は、図１中のＳＦＦの一例を示す回路図である。
このＳＦＦは、図４に示すように、モード切替端子Ｍに与えられるモード信号ＭＯＤに従って、データ入力端子Ｄに与えられる信号、またはスキャン入力端子Ｓに与えられる信号を選択するセレクタ部と、このセレクタ部で選択された信号をクロック端子Ｃに与えられるクロック信号ＣＬＫに同期して保持して出力する一般的なリセット機能付きのフリップフロップ部で構成されている。そして、このフリップフロップ部の出力端子Ｑ，／Ｑから、相補的な出力信号が出力されるようになっている。
【００２３】
先頭のＳＦＦ２１のデータ入力端子Ｄには、組み合わせ回路１１に対する入力信号ＩＮが与えられ、スキャン入力端子Ｓには、図示しない診断装置等から診断用のスキャン入力信号ＳＩが与えられるようになっている。ＳＦＦ２１の出力端子Ｑは、組み合わせ回路１１の入力側に接続されると共に、スキャンパス３１を介してＳＦＦ２２のスキャン入力端子Ｓに接続されている。
【００２４】
ＳＦＦ２２のデータ入力端子Ｄは組み合わせ回路１１の出力側に接続され、このＳＦＦ２２の出力端子Ｑは、信号配線１３の一端に接続されると共に、スキャンパス３２を介してＳＦＦ２３のスキャン入力端子Ｓに接続されている。また、ＳＦＦ２３のデータ入力端子Ｄは信号配線１３の他端に接続され、このＳＦＦ２３の出力端子Ｑは、組み合わせ回路１２の入力側に接続されると共に、スキャンパス３３を介してＳＦＦ２４のスキャン入力端子Ｓに接続されている。更に、ＳＦＦ２４のデータ入力端子Ｄは組み合わせ回路１２の出力側に接続され、このＳＦＦ２４の出力端子Ｑからは、この組み合わせ回路１２の出力信号ＯＵＴが出力されると共に、診断装置等に対する診断用のスキャン出力信号ＳＯが出力されるようになっている。
【００２５】
また、ＳＦＦ２１〜２４のモード切替端子Ｍにはモード信号ＭＯＤが、クロック端子Ｃにはクロック信号ＣＬＫが、それぞれ共通に与えられるようになっている。
【００２６】
次に動作を説明する。
（１）  通常動作モード
モード信号ＭＯＤが“Ｌ”に設定されると、各ＳＦＦ２１〜２４でデータ入力端子Ｄが選択され、このデータ入力端子Ｄに与えられる信号が、クロック端子Ｃに与えられるクロック信号ＣＬＫの立上がりのタイミングで保持され、出力端子Ｑから出力される。これにより、組み合わせ回路１１、信号配線１３及び組み合わせ回路１２には、クロック信号ＣＬＫの立上がりに同期して、ＳＦＦ２１〜２３から信号が与えられる。一方、組み合わせ回路１１、信号配線１３及び組み合わせ回路１２から出力される信号は、クロック信号ＣＬＫの次の立上がりに同期してＳＦＦ２２，２３，２４にそれぞれ保持される。これにより、組み合わせ回路１１，１２によって、クロック信号ＣＬＫに同期した動作が行われる。即ち、ＳＦＦ２１〜２４は、通常のタイミング調整用のＦＦとして動作する。
【００２７】
（２）  スキャン診断モード
モード信号ＭＯＤが“Ｈ”に設定されると、各ＳＦＦ２１〜２４でスキャン入力端子Ｓが選択され、このスキャン入力端子Ｓに与えられる信号が、クロック端子Ｃに与えられるクロック信号ＣＬＫの立上がりのタイミングで保持されて、出力端子Ｑから出力される。従って、ＳＦＦ２１〜２４がスキャンパス３１〜３３で直列に接続され、スキャン入力信号ＳＩを入力とし、スキャン出力信号ＳＯを出力とする４段のシフトレジスタが構成される。そして、シフトレジスタの各段の出力が、それぞれ組み合わせ回路１１，１２や信号配線１３に与えられるようになる。
【００２８】
このようなデバイス診断システムを備えた集積回路の診断は、モード信号ＭＯＤによってスキャン診断モードと通常動作モードを適宜切り替えることにより、ＳＦＦ２１〜２４を診断用のデータの入出力バッファとして使用する従来通りの方法で行われる。ここでは詳細な説明は省略するが、概略の診断方法は次の通りである。
【００２９】
先ず、スキャン診断モードに設定し、クロック信号ＣＬＫに同期して直列にスキャン入力信号ＳＩを入力し、シフトレジスタを構成するＳＦＦ２１〜２３に診断用のデータを保持させる。これにより、ＳＦＦ２１〜２３に保持されたデータは、組み合わせ回路１１、信号配線１３及び組み合わせ回路１２にそれぞれ与えられる。そして、これらの組み合わせ回路１１、信号配線１３及び組み合わせ回路１２から論理動作の結果の信号が出力される。
【００３０】
次に、通常動作モードに切り替え、クロック信号ＣＬＫを１パルスだけ与える。これにより、組み合わせ回路１１、信号配線１３及び組み合わせ回路１２の出力信号が、ＳＦＦ２２，２３，２４にそれぞれ保持される。
【００３１】
更に、スキャン診断モードに戻し、クロック信号ＣＬＫを与える。これにより、ＳＦＦ２４〜２２にそれぞれ保持されていた組み合わせ回路１２、信号配線１３及び組み合わせ回路１１の出力信号が、クロック信号ＣＬＫに同期してスキャン出力信号ＳＯとして順次直列に出力される。
【００３２】
スキャン入力信号ＳＩに対応して組み合わせ回路１１、信号配線１３及び組み合わせ回路１２から出力されるべき期待値と、実際にスキャン出力信号ＳＯとして出力されたデータを比較する。これにより、デバイスを構成する組み合わせ回路１１，１２及び信号配線１３が、それぞれ期待通りの機能を有しているか否かを個別に診断することができる。
【００３３】
以上のように、この実施例のデバイス診断システムは、組み合わせ回路１１，１２のみならず、これらの組み合わせ回路１１，１２の間を接続する層間接続部を含む信号配線１３も１つの回路と見なしてＳＦＦ（この場合はＳＦＦ２２）を挿入している。これにより、組み合わせ回路だけでなく、回路間の信号配線の不良も検出することができるという利点がある。
【００３４】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  診断対象の組み合わせ回路や信号配線の数は、例示したものに限定されない。
（ｂ）  層間接続部を有する信号配線に限らず、細くて長い信号配線も診断対象にすることができる。更に、多数の層間接続部を有する信号配線を幾つかに分割して、それぞれを診断対象にすることもできる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例を示すデバイス診断システムの構成図である。
【図２】従来のデバイス診断システムの構成図である。
【図３】一般的な半導体装置のコンタクト部の断面図である。
【図４】図１中のＳＦＦの一例を示す回路図である。
【符号の説明】
【００３６】
１１，１２    組み合わせ回路
１３    信号配線
２１〜２４    ＳＦＦ（スキャン診断用フリップフロップ）
３１〜３３    スキャンパス
【図１】
0004469815.tif 000002
【図２】
0004469815.tif 000003
【図３】
0004469815.tif 000004
【図４】
0004469815.tif 000005