(57)【特許請求の範囲】
【請求項１】
第１導電形半導体基板の第１主面の表面層に選択的に形成される第２導電形ベース領域と、該ベース領域の表面層に選択的に形成される第１導電形エミッタ領域と、前記半導体基板と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域を取り囲むように、前記半導体基板の第１主面から第２主面に亘って形成された第２導電形領域と、前記エミッタ領域上と前記ベース領域上に選択的に形成されるエミッタ電極と、前記第１導電型半導体基板の第２主面上に形成されるコレクタ電極とを有する逆阻止型ＩＧＢＴにおいて、
前記半導体基板の第２主面側に第２導電形コレクタ領域を選択的に形成し、該コレクタ領域のピーク濃度が１×１０16ｃｍ-3以上で１×１０18ｃｍ-3以下で、厚みが０．１μｍ〜２μｍとし、該コレクタ領域が形成されない箇所の前記コレクタ電極と前記半導体基板とをショットキー接合とすることを特徴とする逆阻止型ＩＧＢＴ。
【請求項２】
第１導電形半導体基板の第１主面の表面層に選択的に形成される第２導電形ベース領域と、該ベース領域の表面からベース領域を貫通して前記半導体基板内に到達するように形成されたトレンチ溝と、該トレンチ溝にゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域の表面層に、前記トレンチ溝と接して、選択的に形成される第１導電形エミッタ領域と、前記ベース領域を取り囲むように、前記半導体基板の第１主面から第２主面に亘って形成された第２導電形領域と、前記エミッタ領域上と前記ベース領域上に選択的に形成されるエミッタ電極と、前記第１導電型半導体基板の第２主面上に形成されるコレクタ電極とを有する逆阻止型ＩＧＢＴにおいて、
前記半導体基板の第２主面側に第２導電形コレクタ領域を選択的に形成し、該コレクタ領域のピーク濃度が１×１０16ｃｍ-3以上で１×１０18ｃｍ-3以下で、厚みが０．１μｍ〜２μｍとし、該コレクタ領域が形成されない箇所の前記コレクタ電極と前記半導体基板とをショットキー接合とすることを特徴とする逆阻止型ＩＧＢＴ。
【請求項３】
前記第１主面側に形成された前記エミッタ領域の表面から、前記第２主面側に形成された前記コレクタ領域の表面までの距離が５０μｍ〜２００μｍであることを特徴とする請求項１または２に記載の逆阻止型ＩＧＢＴ。
【請求項４】
第１導電形半導体基板の第１主面の表面層に選択的に第２導電形ベース領域を形成し、該ベース領域の表面層に選択的に第１導電形エミッタ領域を形成し、前記半導体基板と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介してゲート電極を形成し、前記ベース領域を取り囲むように、前記半導体基板の第１主面から第２主面に亘って形成された第２導電形領域とを有する逆阻止型ＩＧＢＴの製造方法において、
前記ベース領域を取り囲みコレクタ領域の一部となる第２導電形領域を、前記ベース領域より深い深さで半導体基板の第１主面側から形成する工程と、該半導体基板の第２主面側を、前記第２導電形領域が露出するまで削除する工程と、該第２導電形領域が露出した第２主面の該第２導電形領域に取り囲まれた表面層に０．１μｍ〜２μｍの深さでピーク濃度が１×１０16ｃｍ-3以上で、１×１０18ｃｍ-3以下の第２導電形コレクタ領域を選択的に形成する工程と、コレクタ電極を第２主面に形成し、前記コレクタ領域が形成されない箇所の前記コレクタ電極と前記半導体基板とを直接接触させてショットキー接合を形成する工程とを有することを特徴とする逆阻止型ＩＧＢＴの製造方法。
【請求項５】
第１導電形半導体基板の第１主面の表面層に選択的に第２導電形ベース領域を形成し、該ベース領域の表面から該ベース領域を貫通して、前記半導体基板内に到達するトレンチ溝を形成し、該トレンチ溝にゲート絶縁膜を介してゲート電極を形成し、前記ベース領域の表面層に前記トレンチ溝と接して、第１導電形エミッタ領域を選択的に形成し、前記ベース領域を取り囲むように、前記半導体基板に形成された第２導電形領域を有する逆阻止型ＩＧＢＴの製造方法において、
前記ベース領域を取り囲みコレクタ領域の一部となる第２導電形領域を、前記ベース領域より深い深さで半導体基板の第１主面側から形成する工程と、該半導体基板の第２主面側を、前記第２導電形領域が露出するまで削除する工程と、該第２導電形領域が露出した第２主面の該第２導電形領域に取り囲まれた表面層に０．１μｍ〜２μｍの深さでピーク濃度が１×１０16ｃｍ-3以上で、１×１０18ｃｍ-3以下の第２導電形コレクタ領域を選択的に形成する工程と、コレクタ電極を第２主面に形成し、前記コレクタ領域が形成されない箇所の前記コレクタ電極と前記半導体基板とを直接接触させてショットキー接合を形成する工程とを有することを特徴とする逆阻止型ＩＧＢＴの製造方法。
【請求項６】
前記コレクタ領域が、第２導電形不純物をイオン注入し、３００℃〜５００℃で熱処理されて形成されることを特徴とする請求項４または５に記載の逆阻止型ＩＧＢＴの製造方法。
【請求項７】
前記コレクタ領域が、第２導電形不純物をイオン注入し、レーザーアニール処理で形成されることを特徴とする請求項４または５に記載の逆阻止型ＩＧＢＴの製造方法。
【請求項８】
前記第１主面側に形成された前記エミッタ領域の表面から、前記第２主面側に形成された前記コレクタ領域の表面までの距離が５０μｍ〜２００μｍとすることを特徴とする請求項４〜７のいずれか一項に記載の逆阻止型ＩＧＢＴの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電力変換装置などに用いられる逆阻止型ＩＧＢＴなどの半導体装置およびその製造方法に関する。ここでＩＧＢＴは絶縁ゲート型バイポーラトランジスタのことである。
【０００２】
【従来の技術】
図１１で示されるプレーナゲート型ＮＰＴ（ノンパンチスルー）−ＩＧＢＴは、ｎ形ＦＺ（フローティングゾーン）ウェハにｐベース領域５２、端部耐圧構造の１構成要素のチャネルストッパーであるｐ+領域６０、ゲート酸化膜５６、ゲート電極５４、ｎ+エミッタ領域５３およびエミッタ電極５８等の表面構造を形成した後に、裏面を所定の厚さに削り、１μｍ程度の厚さのｐ+コレクタ領域５５およびコレクタ電極５９を形成して製造される。裏面のｐ+コレクタ領域５５を形成するためのｐ形不純物の活性化処理温度は、表面に形成済みのアルミニウムのエミッタ電極５８が溶融しないように低温度で行う必要がある。また各耐圧クラスに応じて図示しない適切なエッジターミネーション構造（端部耐圧構造）が外周部に付加される。ここでは、ｐ+領域６０間の１セル（ｐベース領域５２）のみを図示してあるが、通常は複数のセル構造（ｐベース領域５２）がｐ+領域６０間に存在する。
【０００３】
コレクタ電極５９に正電圧を印加した状態で、ゲート電極に正電圧を印加すると、ゲート電極下のｐベース領域５２にチャネルが形成されてｎ-ドリフト領域５１中を電子電流が流れる。電子がｐ+コレクタ領域５５に到達するとホールがｎ-ドリフト領域５１に注入され、ｎ-ドリフト領域５１は高注入状態となり、伝導度変調を起こして、抵抗が激減する。このため低オン電圧が実現される。
【０００４】
コレクタ電極５９に正電圧を印加（順バイアス）し、ゲート電極５４に電圧を印加しない状態では、空乏領域がｐベース領域５２とｎ-ドリフト領域５１のｐｎ接合からｎ-ドリフト領域５１側に伸びる。また、空乏層はシリコン表面に形成される耐圧構造部で終端されるので、順方向電圧を確実に阻止できる。
一方、コレクタ電極５９に負電圧を印加（逆バイアス）すると、空乏領域がｐ+コレクタ領域５５とｎ-ドリフト領域５１のｐｎ接合から伸びるが、このｐｎ接合は、デバイスの側面に露出しており、空乏領域はむき出しのデバイス側面に沿っても形成されるため、発生電流（もれ電流）が極めて大きくなり、逆耐圧が低下する。
【０００５】
またデバイス側面はパッシベーション処理していないために、長期間デバイスを使用すると逆方向耐圧が変化するといった信頼性上の問題が存在する。従って図１１のような、従来のＩＧＢＴでは十分な逆方向耐圧が保証できない。つぎに、この逆方向耐圧を保証する従来の逆阻止型ＩＧＢＴについて説明する。
図１２で示されるプレーナゲート構造の逆阻止型ＩＧＢＴは、エピタキシャル成長基板（エピタキシャルウエハ）を用いて製作されたものである。数百μｍの厚みを有する高濃度ｐ形基板６５上にｎ-エピタキシャル領域６１ａを成長させ、活性領域を囲むように選択的に深いｐ+領域８５（分離拡散領域：側面のｐ+コレクタ領域となる）を形成し、ｐベース領域６２、ゲート酸化膜６６、ゲート電極６４、ｎ+エミッタ領域６３およびエミッタ電極６８等の表面構造を形成し、電子線等のライフタイムキラーを導入して製造される。デバイス側面が高濃度のｐ+領域８５と基板６５（裏面のｐ+コレクタ領域となる）で囲まれているので、逆電圧を印加した際にも空乏領域がデバイス側面に現れることはないため、十分な逆耐圧を得ることが可能となる。
【０００６】
この逆阻止形ＩＧＢＴを図１３のように逆並列に接続すると、双方向の電流を制御でき、双方向の印加電圧にも耐えられる、双方向デバイスとして機能する。尚、図中、Ｔ１、Ｔ２は主端子、Ｇ１、Ｇ２はゲート端子、Ｅ１、Ｅ２はエミッタ端子である。双方向デバイスを交流−交流変換器に応用すると、直接変換が可能になり、従来のコンバータ＋コンデンサ＋インバータで構成される変換回路と比べて装置のサイズが縮小化され、コストダウンが可能になる。また双方向デバイスを構成する逆阻止型ＩＧＢＴは、ＩＧＢＴとしての機能は勿論のこと、正のゲート電圧を印加しているときは、後述するようにダイオード（還流ダイオード）としての機能も有する。
【０００７】
図１４に示されるプレーナゲート構造の逆阻止型ＩＧＢＴは、ＦＺ基板（ＦＺウエハ）を用いて製作されたものである。ｎ形ＦＺウェハの表面および裏面から深いｐ+領域９５（分離拡散領域：側面のｐ+コレクタ領域となる）を形成し、同時に裏面から深いｐ+領域を拡散形成し裏面のｐ+コレクタ領域７５とし、その後表面にｐベース領域７２、ゲート酸化膜７６、ゲート電極７４、ｎ+エミッタ領域７３およびエミッタ電極７８等の表面構造を形成する。この素子に、電子線等のライフタイムキラーを導入しても、十分な逆方向耐圧を確保できる。
【０００８】
これらの逆阻止型ＩＧＢＴにおいて、エピタキシャルウエハを用いて裏面のｐ+コレクタ領域６５を形成する場合も、ＦＺウエハを用いて裏面のｐ+コレクタ領域７５を熱拡散で形成する場合も、裏面のｐ+コレクタ領域６５、７５の厚みは数十μｍから数百μｍとなる。このように裏面のｐ+コレクタ領域６５、７５が厚くなると、オン電流を流したとき、裏面のコレクタ領域内での電圧降下が大きくなるため、この電圧降下を低く抑えるために、裏面のｐ+コレクタ領域６５、７５の不純物ピーク濃度を１０18ｃｍ-3を超える濃度にして、裏面のｐ+コレクタ領域６５、７５内での電圧降下を極力小さくする必要がある。
【０００９】
【発明が解決しようとする課題】
しかし、裏面のｐ+コレクタ領域６５、７５の不純物濃度が高くなると、ｎ-ドリフト領域６１、７１への正孔のキャリア注入量が多くなり、この正孔を中和するように電子密度も増加する。この電子密度は、図１５の実線Ａで示すように、裏面のｐ+コレクタ領域６５、７５とｎ-ドリフト領域６１、７１のｐｎ接合付近のｎ-ドリフト領域で大きくなり、この箇所に過剰キャリアが蓄積する。これはダイオード動作時（ＦＷＤ動作時）のアノード側（ＩＧＢＴのコレクタ側）偏重のキャリア分布となることを意味する。このようなアノード側（コレクタ側）偏重のキャリア分布をしていると、ＩＧＢＴ動作時のターンオフ時には、空乏領域はｎ-ドリフト領域７１とｐベース領域７２の表面ｐｎ接合から伸びて蓄積キャリアを掃き出していくので、コレクタ側のキャリアは空乏領域が十分伸びた段階、すなわち高電圧が印加された状態で掃き出される。従ってコレクタ側の蓄積キャリアはエミッタ側のキャリアと比べてより大きなターンオフ損失を発生する。このためコレクタ側偏重のキャリア分布を有する従来の逆阻止型ＩＧＢＴは、ターンオフ損失が大きい。
【００１０】
また、ダイオード動作時の逆回復過程では、アノード側（ＩＧＢＴのコレクタ側）から伸びる空乏領域によって蓄積過剰キャリアが掃き出されるため、アノード側のキャリア量が多いと逆回復ピーク電流が大きくなり、ハードリカバリーになる。
つまり、この逆阻止型ＩＧＢＴは、ゲート電極に正電圧を印加し続けると、印加している期間は、ｐ+コレクタ領域６５、７５がアノードで、ｎ+エミッタ領域６３、７３がカソードのダイオード（還流ダイオード）として働く。前記のように、ｎ-ドリフト領域６１、７１のコレクタ領域側に過剰キャリアが蓄積していると、このダイオードの逆回復動作で、大きな逆回復電流が流れる。
【００１１】
この逆回復電流の大きさは、前記したように、ｎ-ドリフト領域６１、７１のコレクタ側での過剰キャリアの蓄積量が大きい程大きく、また、逆回復電流が大きい程、ハードリカバリー波形になる傾向が強い。逆回復電流の波形がハードリカバリーとなると、飛躍逆電圧が高くなり、この飛躍逆電圧が高く成りすぎると、素子の逆電圧定格を超えてしまい、素子を破壊する。
【００１２】
この発明の目的は、前記の課題を解決して、ＩＧＢＴ動作時およびダイオード順動作時のオン電圧が低く、また、ダイオード逆動作時の逆回復電流が小さく、ソフトリカバリー特性となる逆阻止型ＩＧＢＴおよびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
前記の目的を達成するために、第１導電形半導体基板の第１主面の表面層に選択的に形成される第２導電形ベース領域と、該ベース領域の表面層に選択的に形成される第１導電形エミッタ領域と、前記半導体基板と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域を取り囲むように、前記半導体基板の第１主面から第２主面に亘って形成された第２導電形領域と、前記エミッタ領域上と前記ベース領域上に選択的に形成されるエミッタ電極と、前記第１導電型半導体基板の第２主面上に形成されるコレクタ電極とを有する逆阻止型ＩＧＢＴにおいて、
前記半導体基板の第２主面側に第２導電形コレクタ領域を選択的に形成し、該コレクタ領域のピーク濃度が１×１０16ｃｍ-3以上で１×１０18ｃｍ-3以下で、厚みが０．１μｍ〜２μｍとし、該コレクタ領域が形成されない箇所の前記コレクタ電極と前記半導体基板とをショットキー接合とする構成とする。
また、前記第２主面側に形成された前記コレクタ領域の表面までの距離が５０μｍ〜２００μｍとするとよい。
【００１４】
第１導電形半導体基板の第１主面の表面層に選択的に形成される第２導電形ベース領域と、該ベース領域の表面からベース領域を貫通して前記半導体基板内に到達するように形成されたトレンチ溝と、該トレンチ溝にゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域の表面層に、前記トレンチ溝と接して、選択的に形成される第１導電形エミッタ領域と、前記ベース領域を取り囲むように、前記半導体基板の第１主面から第２主面に亘って形成された第２導電形領域と、前記エミッタ領域上と前記ベース領域上に選択的に形成されるエミッタ電極と、前記第１導電型半導体基板の第２主面上に形成されるコレクタ電極とを有する逆阻止型ＩＧＢＴにおいて、
前記半導体基板の第２主面側に第２導電形コレクタ領域を選択的に形成し、該コレクタ領域のピーク濃度が１×１０16ｃｍ-3以上で１×１０18ｃｍ-3以下で、厚みが０．１μｍ〜２μｍとし、該コレクタ領域が形成されない箇所の前記コレクタ電極と前記半導体基板とをショットキー接合とする構成とする。  また、前記第２主面側に形成された前記コレクタ領域の表面までの距離が５０μｍ〜２００μｍとするとよい。
【００１５】
第１導電形半導体基板の第１主面の表面層に選択的に第２導電形ベース領域を形成し、該ベース領域の表面層に選択的に第１導電形エミッタ領域を形成し、前記半導体基板と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介してゲート電極を形成し、前記ベース領域を取り囲むように、前記半導体基板の第１主面から第２主面に亘って形成された第２導電形領域とを有する逆阻止型ＩＧＢＴの製造方法において、
前記ベース領域を取り囲みコレクタ領域の一部となる第２導電形領域を、前記ベース領域より深い深さで半導体基板の第１主面側から形成する工程と、該半導体基板の第２主面側を、前記第２導電形領域が露出するまで削除する工程と、該第２導電形領域が露出した第２主面の該第２導電形領域に取り囲まれた表面層に０．１μｍ〜２μｍの深さでピーク濃度が１×１０16ｃｍ-3以上で、１×１０18ｃｍ-3以下の第２導電形コレクタ領域を選択的に形成する工程と、コレクタ電極を第２主面に形成し、前記コレクタ領域が形成されない箇所の前記コレクタ電極と前記半導体基板とを直接接触させてショットキー接合を形成する工程とを有する製造方法とする。
【００１６】
第１導電形半導体基板の第１主面の表面層に選択的に第２導電形ベース領域を形成し、該ベース領域の表面から該ベース領域を貫通して、前記半導体基板内に到達するトレンチ溝を形成し、該トレンチ溝にゲート絶縁膜を介してゲート電極を形成し、前記ベース領域の表面層に前記トレンチ溝と接して、第１導電形エミッタ領域を選択的に形成し、前記ベース領域を取り囲むように、前記半導体基板に形成された第２導電形領域を有する逆阻止型ＩＧＢＴの製造方法において、
前記ベース領域を取り囲みコレクタ領域の一部となる第２導電形領域を、前記ベース領域より深い深さで半導体基板の第１主面側から形成する工程と、該半導体基板の第２主面側を、前記第２導電形領域が露出するまで削除する工程と、該第２導電形領域が露出した第２主面の該第２導電形領域に取り囲まれた表面層に０．１μｍ〜２μｍの深さでピーク濃度が１×１０16ｃｍ-3以上で、１×１０18ｃｍ-3以下の第２導電形コレクタ領域を選択的に形成する工程と、コレクタ電極を第２主面に形成し、前記コレクタ領域が形成されない箇所の前記コレクタ電極と前記半導体基板とを直接接触させてショットキー接合を形成する工程とを有する製造方法とする。
【００１７】
前記コレクタ領域が、第２導電形不純物をイオン注入し、３００℃〜５００℃で熱処理されて形成されるとよい。
前記コレクタ領域が、第２導電形不純物をイオン注入し、レーザーアニール処理で形成されるとよい。
【００１８】
前記の製造方法において、第１主面側に形成された前記エミッタ領域の表面から、前記第２主面側に形成された前記コレクタ領域の表面までの距離が５０μｍ〜２００μｍとするとよい。前記のように、裏面に形成されたコレクタ領域が、従来の逆阻止型ＩＧＢＴのコレクタ領域に対して厚みを薄くすることで、低濃度にしても、オン電圧の上昇は抑制される。また、定常オン状態におけるエミッタ注入効率が低いため、ＩＧＢＴ動作時においてコレクタ側のキャリア濃度が制限されて、キャリア分布が改善されてターンオフ損失が低減される。また、ダイオード動作時においても、アノード側のキャリア濃度が制限され、逆回復ピーク電流が低減されるのでソフトリカバリー特性が得られる。
【００１９】
また、従来型構造と同様に、デバイス側面が高濃度ｐ+領域で囲まれているので、逆電圧を印加した際にも空乏領域がデバイス側面に現れることはなく、十分な逆耐圧を得ることが可能である。
また、コレクタ領域を形成する温度を低温度で行うことで、表面に形成済みのエミッタ電極が溶融しないようにできる。
【００２０】
また、コレクタ領域を複数個の独立した第２導電型領域とショットキー接合で形成することで、さらに前記の特性を改善できる。
【００２１】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の要部断面図である。半導体基板１００の表面層にｐベース領域２を形成し、このｐベース領域２の表面層にｎ+エミッタ領域３を形成する。この半導体基板１００の外周部と裏面側に、ｐベース領域２を取り囲むようにｐ+コレクタ領域５（側面に形成されるｐ+領域１５と裏面の複数個のｐ+コレクタ領域１９）が形成される。
【００２２】
裏面のｐ+コレクタ領域１９が形成されない箇所での、ｎ-ドリフト領域１とＡｌのコレクタ電極９の接合箇所とでショットキー接合２０を形成する。この裏面のコレクタ領域部２１はｐ+コレクタ領域１９とショットキー接合２０で構成されたＭＰＳ（Ｍｅｒｇｅｄ
Ｐｉｎ  Ｓｃｈｏｔｔｋｙ）構造とする。
裏面のｐ+コレクタ領域１９の厚さは１μｍ程度である。半導体基板で前記ｐベース領域２とｐ+コレクタ領域５が形成されない箇所がｎ-ドリフト領域１である。このｎ-ドリフト領域１とｎ+エミッタ領域３に挟まれたｐベース領域２上にゲート酸化膜６を介してゲート電極４が形成される。層間絶縁膜７でゲート電極と絶縁されてエミッタ電極８が形成され、ｐ+コレクタ領域５上にコレクタ電極９が形成される。尚、ｐ+領域１５に取り囲まれる領域には、前記ｐベース領域２が複数個形成され、それぞれのｐベース領域２内にｎ+エミッタ領域３が形成されるが、図１では、模式的に１個のｐベース領域２を示した。つぎに、図１の半導体装置の具体的な製造方法について説明する。
【００２３】
図２から図８は、この発明の第２実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
この半導体装置は６００Ｖ耐圧の逆阻止型ＩＧＢＴの例である。厚さ５２５μｍで不純物濃度が１．５×１０14ｃｍ-3のＦＺウェハ１０１の表面に、厚さ１．６μｍの初期酸化膜１１を形成し、後工程でｐベース領域２が形成される箇所の周辺部に幅１００μｍの開口部１２を選択的にエッチングして形成する（図２）。  つぎに、表面にボロンソースを塗布して熱処理することで、ボロンのデポジションを行い、ボロンデポジション領域１３を形成する（図３）。
【００２４】
つぎに、ボロンガラスエッチングを行いボロン含有の酸化膜を除去した後、１２００℃以上の温度において酸素雰囲気中で深さ１２０μｍまでボロンを拡散し、ｐ+コレクタ領域５の一部となるｐ+領域１５を形成する。このとき、酸化膜１４も形成される（図４）。
つぎに、ｐベース領域２、ゲート酸化膜６、ゲート電極４、ｎ+エミッタ領域３、およびエミッタ電極８等を通常のプレーナゲート型ＩＧＢＴと同様の方法で形成する（図５）。高速化を図るために、ライフタイムキラーとして電子線照射やヘリウム照射を行うこともある。
【００２５】
つぎに、裏面を削り、ＦＺウェハ１０１の厚さを１００μｍ程度（ＩＧＢＴの耐圧が１２００Ｖ程度の場合は１８０μｍ程度）にし、削り面１６にはｐ+領域１５を露出させる（図６）。
つぎに、裏面にレジスト１８を塗布し、パターニングを行い一部のレジスト１８のみを残す（図７）。
【００２６】
つぎに、レジスト１８をマスクとして、裏面に１×１０13ｃｍ-2のボロンをイオン注入して、レジスト１８の剥離後３５０℃で１時間のアニールを行い、ピーク濃度が１×１０17ｃｍ-3の複数個に独立したｐ+コレクタ領域１９を形成する。最後にＡｌでコレクタ電極９を形成すると、ｐ+コレクタ領域１９が形成されない箇所（この箇所もコレクタ領域である）は、半導体基板（ｎ-ドリフト領域１）とコレクタ電極９が直接接触して、ショットキー接合２０が形成される。その後、切断箇所１７で切断してＭＰＳ構造の逆阻止ＩＧＢＴが出来上がる（図８）。
【００２７】
尚、前記のアニール温度が３００℃未満では、不純物イオンの活性化率か低下し、所望のピーク濃度が得られない。一方、５００℃を超えるとエミッタ電極材料であるＡｌ−Ｓｉ合金中のシリコンがエミッタ電極８とｎ+エミッタ領域３の界面に析出して、ｎ+エミッタ領域３とエミッタ電極８とのコンタクト抵抗が増大するために、アニール温度は３００℃以上で、５００℃以下が望ましい。
【００２８】
また、前記の裏面のｐ+ コレクタ領域５ａのピーク濃度が１×１０16ｃｍ-3未満では、注入効率が低下して、オン電圧が上昇する。また、逆電圧印加時にｐ+ コレクタ領域５ａが完全に空乏化して逆耐圧が低下する。一方、１×１０18ｃｍ-3を超えると逆回復電流が増大するので、ピーク濃度は１×１０16ｃｍ-3以上で１×１０18ｃｍ-3以下が望ましい。
【００２９】
また、裏面のｐ+コレクタ領域１９の厚さが０．１μｍ未満では、空乏層がコレクタ電極９に達しやすくなり、逆耐圧が確保出来なくなる。一方、２μｍを超えるとボロンイオン注入時の必要エネルギーが１ＭｅＶを超えて、特殊なイオン注入装置が必要となるため、コレクタ領域１９の厚みは０．１μｍ以上で、２μｍ以下が望ましい。
【００３０】
また、この発明が有効なのは、シリコン厚が５０μｍ以上で２００μｍ以下である。シリコン厚が５０μｍ未満では、薄すぎてハンドリング（ウエハの取扱いでウエハが割れるおそれあり）が困難となり、２００μｍを超えると、表面からのｐ+領域１５の形成に長時間かかり、製造コストが上昇するため、前記の範囲が有効である。
【００３１】
また、裏面ボロンイオン注入後に、エネルギーが５００ｍＪから３Ｊのエキシマレーザーをパルス的に照射してｐ+コレクタ領域１９を活性化することもできる。このエネルギーが５００ｍＪ未満では、ボロン等の不純物が必要量活性化しない。一方、３Ｊを超えるとエミッタ電極を形成している金属が溶融する恐れがある。
【００３２】
前記したように、ＩＧＢＴの厚みを１００μｍ程度とし、裏面のｐ+コレクタ領域１９の厚みとピーク濃度を所定の値にして、コレクタ領域部２１をＭＰＳ構造とすることで、第１実施例より、コレクタ領域部２１による注入効率が低く、ＩＧＢＴ動作時において、オン電圧−ターンオフ損失のトレードオフが改善され、ダイオード動作時においては、逆回復ピーク電流が低減されるのでソフトリカバリー特性が得られる。
【００３３】
また、ＭＰＳ構造のダイオードに逆バイアスを印加した時と同様に、このＭＰＳ構造の逆阻止ＩＧＢＴにおいても、逆バイアスを印加した時には、ショットキー部の金属側にも負電荷が発生してｐ+層の総不純物量が少ないにもかかわらず、完全空乏化（パンチスルー）が起こらずに、十分な逆耐圧を得ることができる。
【００３４】
図９は、本発明の裏面ＭＰＳ構造低注入型６００Ｖ逆阻止ＩＧＢＴの、ＦＷＤ特性を示す図である。ＦＷＤ特性とは逆阻止ＩＧＢＴをダイオード動作させて用いたときの特性である。
順耐圧、逆耐圧は共に７１０Ｖであり、逆耐圧の低下無しに、逆回復ピーク電流を低減させることができる。
【００３５】
図１０は、本発明の裏面ＭＰＳ構造低注入型６００Ｖ逆阻止ＩＧＢＴのターンオフ損失とオン電圧のトレードオフ特性を示す図である。ＭＰＳ構造により、トレードオフの改善を図ることができる。
尚、前記の表面構造においては、前記の実施例のようなプレーナ―ゲートの代わりに、トレンチゲートを採用することも可能である。
【００３６】
【発明の効果】
この発明によると、半導体基板の厚みが５０から２００μｍで、コレクタ領域を０．１〜２μｍと薄く、コレクタ領域のピーク濃度を１×１０16ｃｍ-3〜１×１０18ｃｍ-3とすることで、ＩＧＢＴ動作時およびダイオード順動作時の過剰キャリアの蓄積量を抑制しながら、オン電圧を低減し、ＩＧＢＴのオン電圧とターンオフ損失のトレードオフを改善でき、また、ダイオード逆動作時の逆回復電流を低減し、ソフトリカバリー特性を得ることができる。
【００３７】
また、イオン注入し、３００℃から５００℃の低温アニール処理（レーザーアニールなど）をすることで、０．１μｍから２μｍの薄いコレクタ領域をエミッタ電極を溶融させずに形成することができる。
また、ｐベース領域の側面が高濃度ｐ+ 領域で囲まれているので、逆電圧を印加した際にも空乏領域がシリコン側面に現れることはなく、十分な逆耐圧を得ることができる。
【００３８】
また、裏面構造をＭＰＳ構造とすることで、コレクタ領域部からの注入効率を低くすることができて、ＩＧＢＴ動作時においてオン電圧−ターンオフ損失トレードオフを改善できる。
また、ダイオード動作時においては逆回復ピーク電流が低減されるのでソフトリカバリー特性とすることができる。
【図面の簡単な説明】
【図１】  この発明の第１実施例の半導体装置の要部断面図
【図２】  この発明の第２実施例の半導体装置の要部製造工程断面図
【図３】  図２に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図４】  図３に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図５】  図４に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図６】  図５に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図７】  図６に続く、この発明の第６実施例の半導体装置の要部製造工程断面図
【図８】  図７に続く、この発明の第６実施例の半導体装置の要部製造工程断面図
【図９】  本発明の裏面ＭＰＳ構造低注入型６００Ｖ逆阻止ＩＧＢＴの、ＦＷＤ特性を示す図
【図１０】  本発明の裏面ＭＰＳ構造低注入型６００Ｖ逆阻止ＩＧＢＴのターンオフ損失とオン電圧のトレードオフ特性を示す図
【図１１】  従来のプレーナゲート型ＩＧＢＴの要部断面図
【図１２】  エピタキシャル基板を使用した従来の逆阻止型ＩＧＢＴの要部断面図
【図１３】  双方向ＩＧＢＴの等価回路図
【図１４】  ＦＺ基板を使用し、熱拡散で形成した従来の逆阻止型ＩＧＢＴの要部断面図
【図１５】  キャリア分布図
【符号の説明】
１    ｎ-ドリフト領域
２    ｐベース領域
３    ｎ+エミッタ領域
４、２４  ゲート電極
５    ｐ+コレクタ領域
６、２６  ゲート酸化膜
７    層間絶縁膜
８    エミッタ電極
９    コレクタ電極
１１    初期酸化膜
１２    開口部
１３    ボロンデポジション領域
１４    酸化膜
１５    ｐ+領域（側面のｐ+コレクタ領域）
１６    削り面
１７    切断箇所
１８    レジスト
１９    ｐ+コレクタ領域（裏面側に形成され複数個独立している）
２０    ショットキー接合
２１    コレクタ領域部（１９と２０）
１００、２００  半導体基板
１０１    ＦＺウエハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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