(57)【特許請求の範囲】
【請求項１】
シリコン基板の表面部分に所定の間隔で形成された一対のソース・ドレイン領域と、
これらのソース・ドレイン領域に挟まれたチャネル領域と、
このチャネル領域の上方に、ゲート絶縁膜を介して形成された、ゲートと、
前記シリコン基板上に形成された一対のシリコンプラグであり、それぞれが前記一対のソース・ドレイン領域と電気的にコンタクトし、且つ、それぞれの上部が第１のサリサイドとされており、一方の前記シリコンプラグは前記第１のサリサイドを介してソース線と接続されている、一対のシリコンプラグと、
を有する、ＦＢＣ（Ｆｌｏａｔｉｎｇ−Ｂｏｄｙ  Ｃｅｌｌ）トランジスタ、
を備えることを特徴とする、半導体装置。
【請求項２】
前記半導体装置は、複数の第１のトランジスタを有するメモリセル部と、これらの第１のトランジスタを動作させるための第２のトランジスタを有する周辺回路部と、を備え、
前記第１のトランジスタを前記ＦＢＣトランジスタとした、
ことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記周辺回路部における前記第２のトランジスタのソース・ドレイン領域の表面部分としての前記シリコン基板の表面を第２のシリサイドとなし、この第２のサリサイドと前記第１のサリサイドの高さが互いに異なっている、請求項２に記載の半導体装置。
【請求項４】
前記第１のサリサイドのうちの所定のものに配線がコンタクトされている、請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記シリコン基板はＳＯＩ基板であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記第１及び第２のトランジスタのうちの少なくとも一方におけるゲートの上部をサリサイドとしたことを特徴とする、請求項２乃至５のいずれかに記載の半導体装置。
【請求項７】
前記第１のトランジスタのゲートの上部はサリサイドとせず、前記第２のトランジスタのゲートの上部をサリサイドとしたことを特徴とする請求項６に記載の半導体装置。
【請求項８】
シリコン基板に所定の間隔で一対のソース・ドレイン領域を形成し、これらに挟まれたチャネル領域上にゲート絶縁膜を介してゲートを形成し、前記シリコン基板上に、前記一対のソース・ドレイン領域とそれぞれ電気的にコンタクトする一対のシリコンプラグを形成し、これらの一対のシリコンプラグの上部をそれぞれサリサイドとし、一方の前記シリコンプラグを前記サリサイドを介してソース線と接続して、ＦＢＣ（Ｆｌｏａｔｉｎｇ−Ｂｏｄｙ  Ｃｅｌｌ）トランジスタを形成する、ことを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体装置に係り、特に、電荷蓄積境界にＰＮジャンクションが形成される半導体メモリにおいて、ジャンクションリークを防止しながら低配線抵抗を実現した、ＦＢＣ（Ｆｌｏａｔｉｎｇ−Ｂｏｄｙ  Ｃｅｌｌ）トランジスタを有する、半導体装置に関する。
【０００２】
【従来技術】
近年、半導体メモリの分野においては高集積化を実現するために、セル内に電荷蓄積領域を配置した構造のものが研究されている。
【０００３】
かかる半導体装置としては、ＦＢＣメモリが知られている。このＦＢＣとは、Ｆｌｏａｔｉｎｇ−Ｂｏｄｙ  Ｃｅｌｌの略であり、ＩＳＳＣＣ２００２（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ―Ｓｔａｔｅ  Ｃｉｒｃｕｉｔ  Ｃｏｎｆｅｒｅｎｃｅ  ２００２年：２００２年２月３日から７日にわたりサンフランシスコで開催）における講演で紹介された。その詳細は、講演番号９．１の「ＦＢＣ  Ｃｅｌｌ」によって明らかにされている。
【０００４】
このＦＢＣメモリはＳＯＩ（シリコンオンインシュレータ）に形成されたＭＯＳトランジスタからなるセル構造を有し、トランジスタの下に電荷を蓄える電荷蓄積領域を設けている。
【０００５】
このようなＦＢＣメモリで、特に電荷蓄積領域境界にＰＮジャンクションが形成される構造のものにおいては、ジャンクションリークを低減するために、ＰＮジャンクション上のプラグ及び配線としては、ポリシリコンプラグ等を用いることがある。しかしポリシリコンプラグでは、低配線抵抗を実現するのが難しい。
【０００６】
図７は、本発明者の知得する半導体装置として例示するＦＢＣメモリの平面図であり、図８は、図７のＡ−Ａ線断面図である。
【０００７】
各図において、ＵＣはＭＯＳトランジスタを構成するユニットセルを示す。図８に示すように、Ｐ型シリコンの支持基板１の上に、ｎ型のウェル１ａを介して、埋め込み酸化膜（絶縁層）２を配置し、その上にシリコン層３を形成することでＳＯＩ構造としている。シリコン層３には、ソース・ドレイン領域（拡散層領域）４，４とそれらに挟まれたチャネル領域５が形成されている。拡散層領域４の上方には、ソース線ＳＬあるいはビット線ＢＬが形成され、チャネル領域５の上には、ゲート絶縁膜７を介してワード線（ゲート）ＷＬが形成されている。
拡散層４（Ｄ）（ドレイン）とビット線ＢＬはコンタクトプラグＣＰで相互に接続される。コンタクトプラグＣＰとソース線ＳＬはポリシリコンで作られている。ソース線ＳＬはグランドに接続される。図中８は層間絶縁膜（ＢＰＳＧ）である。
【０００８】
以上のような構造を持つＦＢＣメモリおいては、拡散層領域４（Ｄ）からチャネル領域５を介して拡散層領域（Ｓ）（ソース）へ電流が流れると、チャネル領域５内にホットホールが発生する。このホットホールはこのチャネル領域５内に蓄積される。つまり、チャネル領域５を、データ（ホール）を蓄積するための容量、つまり電荷蓄積領域とすることでメモリ動作を行わせている。つまり電荷蓄積領域はＭＯＳ型トランジスタであるユニットセルＵＣにおけるゲート（ワード線ＷＬ）の下に配置されることとなる。ＦＢＣメモリには、回路面積を大幅に低減でき、高集積化を図ることができるという利点がある。
【０００９】
しかしＦＢＣには、データの蓄積時間が従来のＤＲＡＭにおけるキャパシタと比較して短い。この蓄積時間を延ばすためには、拡散層領域４部分のジャンクションリークを低減することが考えられる。同時に、電荷蓄積領域においてはホットホールを発生させる必要があるために、グランドに接続されるソース線ＳＬや、ビット線ＢＬを低抵抗にすることも考えられる。このため、ポリシリコンからなるソース線ＳＬと、ビット線ＢＬコンタクトプラグＣＰと、をサリサイドを介して接続することにより、低配線抵抗としたものの一例が図９、図１０に示される。これらの２つの図は１つの半導体装置のそれぞれ異なる部分の断面図である。特に、図９はＦＢＣ部分、図１０はＦＢＣ周辺回路部分を示す。これらの図において示すように、ポリシリコンで構成される電極に対してサリサイドプロセスを適用し、ビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬにおけるコンタクト部分及び電気的接続部分にサリサイド部１１を形成し、配線の低抵抗化を実現している。図中、１２，１３，１４はゲート側壁である。
【００１０】
しかし、このような構成によれば、図９からも明らかなように、シリコン（単結晶）層３の表面が直接的にサリサイド化されてしまう。このため、接合部分に界面反応や結晶欠陥部分が発生してしまい、結局ジャンクションリークの多い構造となってしまう。その結果、メモリ動作に重要な電荷の蓄積能力に問題を生じてしまう。
【００１１】
【非特許文献】
ISSCC 2002 / SESSION 9 / DRAM AND FERROELECTRIC MEMORIES / 9.1 Memory Design Using One Transistor Gain Cell on SOI / TAKASHI Ohsawa etal.
【００１２】
【発明が解決しようとする課題】
本発明者の知得する半導体装置は以上のように構成されていたので、ホットホールを蓄積する電荷蓄積領域における容量を増大するために配線抵抗を下げようとすると、結果としてジャンクションリークが増大し、電荷の蓄積能力を減殺してしまうという問題があった。
【００１３】
従って、本発明の目的は、上記のような従来技術の問題点を解消し、配線抵抗の低減と、電荷蓄積能力の向上を同時に達成可能な半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
本願発明の実施形態は、
シリコン基板の表面部分に所定の間隔で形成された一対のソース・ドレイン領域と、  これらのソース・ドレイン領域に挟まれたチャネル領域と、  このチャネル領域の上方に、ゲート絶縁膜を介して形成された、ゲートと、  前記シリコン基板上に形成された一対のシリコンプラグであり、それぞれが前記一対のソース・ドレイン領域と電気的にコンタクトし、且つ、それぞれの上部が第１のサリサイドとされており、一方の前記シリコンプラグは前記第１のサリサイドを介してソース線と接続されている、一対のシリコンプラグと、
を有する、ＦＢＣトランジスタ、
を備えることを特徴とする、ものとして構成される。
【００１５】
本発明の実施形態は、
シリコン基板に所定の間隔で一対のソース・ドレイン領域を形成し、これらに挟まれたチャネル領域上にゲート絶縁膜を介してゲートを形成し、前記シリコン基板上に、前記一対のソース・ドレイン領域とそれぞれ電気的にコンタクトする一対のシリコンプラグを形成し、これらの一対のシリコンプラグの上部をそれぞれサリサイドとし、一方の前記シリコンプラグを前記サリサイドを介してソース線と接続して、ＦＢＣトランジスタを形成する、ことを特徴とする
ものとして構成される。
【００１６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００１７】
実施形態１．
図１、図２は本発明の実施形態１の半導体装置の断面図である。特に、図１はＦＢＣメモリのセル部分の断面図であり、図２はＦＢＣメモリ周辺回路部分の断面図である。つまり、図１、図２は、１つの半導体装置のそれぞれ異なる断面図である。
【００１８】
図２は図１０と同一の構成のものとして表される。即ち、図２において示すように、ＦＢＣメモリ周辺回路部分においては、ゲート（ワード線ＷＬ）の上面と、ドレイン・ソース領域としての拡散層領域４（Ｄ）（ドレイン），４（Ｓ）（ソース）の上面（ビット線ＢＬとソース線ＳＬに接続される部分）は、従来のロジックＬＳＩ等の場合と同様に、サリサイド１１，１１，１１とされている。しかし図１は図７とは異なる構造として示される。即ち、図１に示すように、ＦＢＣメモリのセル部分においては、ワード線ＷＬの上面はそのままサリサイド１１とされているが、拡散層領域４（Ｄ），４（Ｓ）の上面（ビット線ＢＬコンタクト部とソース線ＳＬコンタクト部）部分はそのままサリサイド化されていない。その代わりに、拡散層領域４（Ｄ），４（Ｓ）の上にはＤＲＡＭ等で採用されているポリシリコンプラグ２１（Ｄ），２１（Ｓ）を形成し、その上部をサリサイド２１（Ｄ），２１（Ｓ）としている。図中、４ａは、拡散層領域４のうちの不純物濃度の薄い、いわゆる、ＬＤＤ部である。
【００１９】
以上のような構成により、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬの各配線の低抵抗化を実現すると共に各拡散層領域４（シリコン層３）の表面はサリサイド化していないため、接合部分の界面反応および結晶欠陥部分の発生を未然に防止でき、ジャンクションリークの悪化を防止することができる。
【００２０】
以上述べたように、実施形態１の半導体装置によれば、低抵抗配線と安定した電荷蓄積部分とを形成できるので、半導体メモリとしての性能を向上することができる。
【００２１】
実施形態２．
図３、図４は本発明の実施形態３の半導体装置の断面図である。図３はＦＢＣメモリのセル部分の断面図であり、図４はＦＢＣメモリ周辺回路部分の断面図である。この実施形態３は、先述の実施形態１にやや対応しており、実施形態１の図１、図２も参照しながら説明する。本実施形態３においては、図３、図４からわかるように、実施形態１の図１、図２とは異なり、ワード線（ゲート）ＷＬの上部は、従来のＤＲＡＭ等と同様に、サリサイド化することなく、そのままとしている。図３、図４におけるその他の構成は図１、図２と同様である。
【００２２】
以上のような構成により、ビット線ＢＬ及びソース線ＳＬの各配線の低抵抗化は実現される。これと共に拡散層領域４の表面はサリサイド化されない。このため、接合部分の界面反応および結晶欠陥部分の発生を未然に防止でき、ジャンクションリークの悪化を防止することができる。更に、ゲートの上面がサリサイド化されないため、セル部でのセルフアラインコンタクトが可能となる。
【００２３】
以上述べたように、実施形態２の半導体装置によれば、低抵抗配線の実現と、安定した電荷蓄積部分の形成がなされるので、半導体メモリとしての性能を向上することができるだけでなく、セルフアラインコンタクトの実現により生産性が向上する。
【００２４】
実施形態３．
図５、図６は本発明の実施形態３の半導体装置の断面図であり、特に、図５はＦＢＣメモリのセル部分の断面図であり、図６はＦＢＣメモリ周辺回路部分の断面図である。この実施形態５の図５、図６は、先述の実施形態１の図１、図２と対応している。本実施形態５は、実施形態１の図１において、ワード線（ゲート）ＷＬの上部をサリサイド化することなく、そのままとしたものである。図５、図６のその他の構成は、図１、図２と同じである。
【００２５】
本実施形態において、ＦＢＣメモリのセル部分においてはゲートの上面がサリサイド化されないため、セルフアラインコンタクトとなるが、周辺部ではゲートの上面がサイサイド化されるため、工程は複雑化する。なお、実施形態５と３の違いは以下の通りである。即ち、この周辺部のトランジスタのゲート（ＷＬ）の上面がサリサイド１１とされている。ところが、実施形態２の図４のトランジスタのゲート（ＷＬ）はサリサイドとされていない。
【００２６】
以上のような構成により、ビット線ＢＬ、ソース線ＳＬの各配線の低抵抗化を実現できる。これと共に拡散層領域４の表面はサリサイド化されないため、接合部分の界面反応および結晶欠陥部分の発生を未然に防止でき、ジャンクションリークの悪化を防止することができる。
【００２７】
以上述べたように、実施形態３の半導体装置によれば、低抵抗配線と安定した電荷蓄積部分を形成できるので、半導体メモリとしての性能を向上することができる。なお、本実施形態では、ＦＢＣメモリセル部ではゲート上面をサリサイド化せずセルフアラインコンタクトとし、図６からわかるように、周辺部では上述のようにゲート上面をサリサイド化したため、周辺部では、工程が複雑化するという問題点はあるが、ＦＢＣメモリの当面の応用が混載型の集積回路とされているため、ＤＲＡＭトランジスタと周辺トランジスタとして従来型のものが使用できるので、合わせ込みが容易になるというメリットがある。
【００２８】
【発明の効果】
以上述べたように、本発明の半導体装置の実施形態によれば、トランジスタのチャネル領域が電荷蓄積領域とされるトランジスタにおいて、ソース・ドレイン領域に対する配線抵抗とすることにより、電荷蓄積領域におけるホットホールの増大と、ジャンクション部分におけるリークを防止して、電荷保持能力を向上させることができる。
【図面の簡単な説明】
【図１】  本発明の実施形態１の半導体装置のセル部の断面図である。
【図２】  本発明の実施形態１の半導体装置のセル周辺部の断面図である。
【図３】  本発明の実施形態２の半導体装置のセル部の断面図である。
【図４】  本発明の実施形態２の半導体装置のセル周辺部の断面図である。
【図５】  本発明の実施形態３の半導体装置のセル部の断面図である。
【図６】  本発明の実施形態３の半導体装置のセル周辺部の断面図である。
【図７】  本発明者の知得する半導体装置の一例における平面図である。
【図８】  図１１のＡ−Ａ線断面図である。
【図９】  本発明者の知得する他の例におけるセル部の断面図である。
【図１０】  本発明者の知得する他の例におけるセル周辺部の断面図である。
【符号の説明】
１  支持基板
１ａ  ウェル
２  埋め込み酸化膜
３  シリコン層
４  拡散層領域
５  チャネル領域
７  ゲート絶縁膜
８  層間絶縁膜
１１  サリサイド部
１２，１３，１４  ゲート側壁
２１  ポリシリコンプラグ
２３  Ｎ型領域
ＵＣ  ユニットセル
ＷＬ  ワード線
ＳＬ  ソース線
ＢＬ  ビット線
ＣＰ  コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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