(57)【特許請求の範囲】
【請求項１】
互いに導電型が異なる２個のバイポーラトランジスタを有し当該２個のバイポーラトランジスタの一方トランジスタのベースが他方トランジスタのコレクタに接続され、前記一方トランジスタのコレクタが前記他方トランジスタのベースに接続された半導体制御整流器と、
前記一方トランジスタのコレクタとエミッタに、逆並列に接続されたダイオードと、
２個の抵抗素子と、を備え、
前記２個のバイポーラトランジスタの各々のベースとエミッタとが、前記２個の抵抗素子の一つを通じて接続されており、
前記２個のバイポーラトランジスタと前記２個の抵抗素子と前記ダイオードとが、ＳＯＩ基板のＳＯＩ層に形成されており、
前記ＳＯＩ層の主面に部分分離層が選択的に形成されており、前記２個の抵抗素子は、前記部分分離層と埋込絶縁膜とに挟まれた前記ＳＯＩ層の部分に形成されており、
前記部分分離層と前記埋込絶縁膜とに挟まれた前記ＳＯＩ層の別の部分に形成されている別の２個の抵抗素子を、さらに備え、
前記一方トランジスタのコレクタと前記２個の抵抗素子の一方との接続部と前記他方トランジスタのベースとの間、および前記他方トランジスタのコレクタと前記２個の抵抗素子の他方との接続部と前記一方トランジスタのベースとの間に、前記別の２個の抵抗素子の一方と他方とが個別に介挿されており、
前記ＳＯＩ層の前記部分の不純物濃度よりも前記ＳＯＩ層の前記別の部分の不純物濃度が高く、それによって、前記２個の抵抗素子の抵抗よりも前記別の２個の抵抗素子の抵抗が低く設定されている半導体装置。
【請求項２】
前記２個のバイポーラトランジスタの各々が、ＭＯＳＦＥＴのソースおよびドレインの一方および他方を、それぞれエミッタおよびコレクタとし、ボディをベースとする、請求項１記載の半導体装置。
【請求項３】
前記２個のＭＯＳＦＥＴの各々のゲートがソースに接続されている、請求項２に記載の半導体装置。
【請求項４】
前記２個のＭＯＳＦＥＴの各々が、ゲートとソースとの間に設けられたサイドウォール表面に形成され当該ゲートとソースとを接続する金属半導体化合物膜を有する、請求項３に記載の半導体装置。
【請求項５】
前記２個のＭＯＳＦＥＴの各々において、前記金属半導体化合物膜が、前記ボディの表面にも跨るように形成され、それによって前記ゲートと前記ソースと前記ボディとを接続する、請求項４に記載の半導体装置。
【請求項６】
前記２個のバイポーラトランジスタが、ｐｎｐｎの順序で互いに連結した半導体層によって等価的に形成されている、請求項５に記載の半導体装置。
【請求項７】
前記ダイオードが、ＢＣＧダイオード、すなわちゲートおよびボディがソースおよびドレインの一方側へ接続されたＭＯＳＦＥＴである、請求項１ないし請求項６いずれかに記載の半導体装置。
【請求項８】
前記ＢＣＧダイオードが、前記一方側の表面と前記ボディの前記ゲートに覆われない部分の表面とに跨るように形成され、これら前記一方側と前記ボディとを接続する金属半導体化合物膜を、有する、請求項７に記載の半導体装置。
【請求項９】
前記ＢＣＧダイオードが有する前記金属半導体化合物膜が、前記ＢＣＧダイオードの前記ゲートの表面にも跨るように形成されることにより、当該ゲートにも接続されている、請求項８に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、集積回路をＥＳＤ（ElectroStatic Discharge；静電放電）から保護する保護回路としての利用に好適な半導体装置に関し、特に、電流駆動能力を増強するとともにターンオン動作を促進するための改良に関する。
【０００２】
【従来の技術】
人体あるいは機械に蓄積された静電気などに起因する正あるいは負の高電圧が、オーバーシュートあるいはアンダーシュートの入力電圧として印加されることにより、半導体基板に形成された集積回路が破壊されることを防止するために、従来よりＥＳＤ保護回路が使用されてきた。半導体制御整流器（Semiconductor Controlled Rectifier；通常、ＳＣＲと略称される）はＥＳＤ保護回路の一種である。
【０００３】
図４２および図４３は、それぞれ、従来のＳＣＲの断面図および回路図である。このＳＣＲ２００は、支持基板２０１、埋込絶縁膜２０２、およびＳＯＩ（Semiconductor On Insulator）層２０３を有するＳＯＩ基板に形成され、集積回路である保護対象としての内部回路２１２を、ＥＳＤから保護する保護回路として用いられている。ＳＯＩ層２０３の主面には、埋込絶縁膜２０２に達しない部分分離層２０４としてのＳＴＩ（Shallow Trench Isolation)が選択的に形成されており、それによって複数の素子領域ＳＲ１００，ＳＲ１０１，ＳＲ１０２が互いに部分分離されている。
【０００４】
ＳＯＩ層２０３は、埋込絶縁膜２０２に隣接するｐ層２０５を備えている。ＳＯＩ層２０３の素子領域ＳＲ１００では、さらに、ｎ層２０６が主面に選択的に形成されており、ｐ層２０５の表面を覆うようにｎ+層２０７、ｐ+層２０８およびｎ+層２０９が同じく主面に選択的に形成されている。素子領域ＳＲ１０１では、ｎ+層２１０が主面に形成されている。また、素子領域ＳＲ１０２では、ｐ+層２１１が主面に形成されている。
【０００５】
ｐ+層２０８、ｎ層２０６およびｐ層２０５は、それぞれｐｎｐ型のバイポーラトランジスタＮＢ１００のコレクタ、ベースおよびエミッタを形成しており、ｎ層２０６、ｐ層２０５およびｎ+層２１０は、それぞれｎｐｎ型のバイポーラトランジスタＰＢ１００のコレクタ、ベースおよびエミッタを形成している。また、ｐ+層２０８は抵抗素子Ｒ１００を形成し、ｎ+層２１０は抵抗素子Ｒ１０１を形成している。
【０００６】
このように、ＳＣＲ２００は、導電型の異なる２個のバイポーラトランジスタＮＢ１００，ＰＢ１００を備えており、それらの一方のコレクタと他方のベースが接続され、一方のベースが他方のコレクタに接続されている。それによって、バイポーラトランジスタＮＢ１００，ＰＢ１００は、互いに正帰還回路を構成している。
【０００７】
ｎ+層２０７とｐ+層２０８は、ノード（配線の接続部）Ｎ１００を通じてアノードＡへ接続され、ｎ+層２１０とｐ+層２１１は、ノードＮ１０１を通じてカソードＣへ接続されている。また、アノードＡは、入力信号Ｔ１を内部回路２１２へ伝達する配線２１３に接続されている。
【０００８】
図４４は、ＳＣＲ２００の電流−電圧特性を模式的に示すグラフである。アノード−カソード間電圧（カソードＣを基準としたアノードＡの電位）ＶACを０から正方向に上昇させたとき、電圧ＶACがスイッチング電圧Ｖｓに達するまでは、ＳＣＲ２００は、電流Ｉ1が殆ど流れない高インピーダンス状態となっている。しかしながら、電圧ＶACがスイッチング電圧Ｖｓを超えて大きくなると、ＳＣＲ２００は、大きな電流が流れる低インピーダンス状態へと急速に遷移する。この低インピーダンス状態は、ＳＣＲ２００を流れる電流Ｉ1が保持電流ＩH以下にまで下げられない限り維持される。
【０００９】
したがって、入力信号Ｔ１（図４２）の電圧が、ＥＳＤによってオーバシュートし、電源電圧ＶDDよりも高いＶDD＋ΔＶDDになると、内部回路２１２が破壊される前に、ＳＣＲ２００のアノード−カソード間電圧ＶACがスイッチング電圧Ｖｓよりも高くなり、ＳＣＲ２００が高インピーダンス状態から低インピーダンス状態に遷移する。そして、保持電流ＩHより大きな電流がＳＣＲ２００へ流れ、オーバーシュート電圧ＶDD＋ΔＶDDが内部回路２１２に伝達される前に、入力信号Ｔ１の電圧が低下する。
【００１０】
ＥＳＤによるサージ電圧は高いが、その電荷量は有限であるために、ＳＣＲ２００を流れる電流は、やがて保持電流ＩH以下となる。その結果、ＳＣＲ２００は、低インピーダンス状態から初期状態である高インピーダンス状態へ復帰する。このようにして、ＳＣＲ２００は、ＥＳＤによる損傷から内部回路２１２を保護する。
【００１１】
また、米国特許第６，０１５，９９２号公報にはＳＯＩ基板に形成されたＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）を有するＳＣＲが開示されている。図４５は、この米国特許公報記載のＳＣＲを斜め上方から見た斜視図であり、図４６は、図４５のＳＣＲ３００のＺ１−Ｚ２切断線に沿った断面図である。さらに、図４７は、図４５のＳＣＲ３００の回路図である。
【００１２】
ＳＣＲ３００も、支持基板３０１、埋込絶縁膜３０２、およびＳＯＩ層３５０を有するＳＯＩ基板に形成されている。ＳＯＩ層３５０の主面には、埋込絶縁膜３０２に達する完全分離層３０３としてのＳＴＩが選択的に形成されており、それによって複数の素子領域ＳＲ２００，ＳＲ２０１，ＳＲ２０２，ＳＲ２０３が互いに完全分離されている。
【００１３】
素子領域ＳＲ２００には、ｐ+層３０８，３０９、およびｐ層３０４が形成されている。ｐ層３０４は、抵抗素子Ｒ２００を形成している。また、素子領域ＳＲ２０３には、ｎ+層３１６，３１７、およびｎ層３０７が形成されている。ｎ層３０７は、抵抗素子Ｒ２１０を形成している。
【００１４】
素子領域ＳＲ２０１には、ｐ層３０５、ｎ層３１８，３１９、ｎ+層３１０，３１１、およびｐ+層３１２が形成されている。ｎ層３１８およびｎ+層３１０は、ｎチャネル型ＭＯＳＦＥＴのソースを形成し、ｎ層３１９およびｎ+層３１１は、ドレインを形成している。特に、ｎ層３１８，３１９は、ソース・ドレイン（ソースとドレインの組を総称して、ソース・ドレインと記載する）の一部としてのエクステンションを形成している。
【００１５】
ｐ層３０５の一部には、ゲート絶縁膜３２２を介してゲート３２３が対向している。また、ゲート３２３の側面には絶縁体のサイドウォール３２４，３２５が形成されている。ｐ層３０５およびｐ+層３１２は、ｎチャネル型ＭＯＳＦＥＴのボディを形成する。ボディの中で、特にソース・ドレイン３１０，３１８，３１１，３１９に挟まれたｐ層３０５の部分であって、かつゲート３２３が対向する部分は、チャネルとして機能する。また、ボディの中で、特に配線との接続が行われる部分であるｐ+層３１２は、ボディコンタクト領域と称される。
【００１６】
ｎ+層３１０、ｐ層３０５（とｐ+層３１２）、およびｎ+層３１１は、それぞれｎｐｎ型のバイポーラトランジスタＰＢ２００のエミッタ、ベースおよびコレクタを形成している。すなわち、素子領域ＳＲ２０１には、ｎチャネル型のＭＯＳＦＥＴの寄生バイポーラトランジスタとして、バイポーラトランジスタＰＢ２００が形成されている。
【００１７】
素子領域ＳＲ２０２は、素子領域ＳＲ２０１とは導電型が対称となるように形成されている。すなわち、素子領域ＳＲ２０２には、ｎ層３０６、ｐ層３２０，３２１、ｐ+層３１３，３１４、およびｎ+３１５が形成されている。ｐ層３２０およびｐ+層３１３は、ｐチャネル型ＭＯＳＦＥＴのドレインを形成し、ｐ層３２１およびｐ+層３１４は、ソースを形成している。特に、ｐ層３２０，３２１は、ソース・ドレインの一部としてのエクステンションを形成している。
【００１８】
ｎ層３０６の一部には、ゲート絶縁膜３２６を介してゲート３２７が対向している。また、ゲート３２７の側面には絶縁体のサイドウォール３２８，３２９が形成されている。ｎ層３０６およびｎ+層３１５は、ｐチャネル型ＭＯＳＦＥＴのボディを形成する。ボディの中で、特にソース・ドレイン３１３，３２０，３１４，３２０に挟まれたｎ層３０６の部分であって、かつゲート３２７が対向する部分は、チャネルとして機能する。また、ボディの中で、特に配線との接続が行われる部分であるｎ+層３１５は、ボディコンタクト領域に相当する。
【００１９】
ｐ+層３１３、ｎ層３０６（とｎ+層３１５）、およびｐ+層３１４は、それぞれｐｎｐ型のバイポーラトランジスタＮＢ２００のコレクタ、ベースおよびエミッタを形成している。すなわち、素子領域ＳＲ２０２には、ｐチャネル型のＭＯＳＦＥＴの寄生バイポーラトランジスタとして、バイポーラトランジスタＮＢ２００が形成されている。
【００２０】
バイポーラトランジスタＰＢ２００のベースおよびコレクタは、バイポーラトランジスタＮＢ２００のコレクタおよびベースに、配線を通じて個別に接続されている。それによって、バイポーラトランジスタＮＢ２００，ＰＢ２００は、互いに正帰還回路を構成している。なお、図４５〜図４７において、ノードＮ２０１〜Ｎ２０５は、配線の接続部を表している。
【００２１】
また、バイポーラトランジスタＰＢ２００のエミッタとベースは配線を通じて互いに接続され、バイポーラトランジスタＮＢ２００のエミッタとベースも配線を通じて互いに接続されている。このことは、ｎチャネルＭＯＳＦＥＴのボディとしてのｐ層３０５がソースとしてのｎ+層３１０へ固定され、ｐチャネルＭＯＳＦＥＴのボディとしてのｎ層３０６がソースとしてのｐ+層３１４へ固定されていることと同等である。
【００２２】
さらに、ゲート３２３はソースとしてのｎ+層３１０へ配線を通じて接続され、ゲート３２７はソースとしてのｐ+層３１４へ配線を通じて接続されている。また、抵抗素子Ｒ２００の一端は配線を通じてアノードＡに接続され、抵抗素子Ｒ２１０の一端は配線を通じてカソードＣに接続されている。
【００２３】
ＳＣＲ３００は、以上のように構成されるので、ＳＣＲ２００と同様に、ＥＳＤによる損傷から内部回路を保護する保護回路として利用することができる。
【００２４】
【発明が解決しようとする課題】
ところで、保護回路として使用されるＳＣＲには、内部回路を破壊する入力信号Ｔ１（図４２）の電圧が立ち上がる前に、ＳＣＲがターンオンすることにより低インピーダンス状態となり、それによって電流を吸収し、配線を走行する入力信号Ｔ１の電圧を通常の電圧に戻す働きが要求される。したがって、ＳＣＲの動作速度は速い方が望ましい。
【００２５】
しかしながら、ＳＣＲ２００では、ＳＯＩ基板に形成されたバイポーラトランジスタＰＢ１００を、横方向（すなわち基板の主面に沿った方向）へ電流が流れるので、ＳＯＩ層２０３の厚さ、あるいは部分分離層２０４の直下のＳＯＩ層２０３の部分（すなわち、部分分離層２０４と埋込絶縁膜２０２とに挟まれたＳＯＩ層２０３の部分）の厚さに制限があるために、電流駆動能力が低く、ターンオン動作が遅いという問題点があった。
【００２６】
同様に、ＳＣＲ３００においても、ＳＯＩ基板に形成されたバイポーラトランジスタＰＢ２００，ＮＢ２００を、横方向へ電流が流れるので、ＳＯＩ層３５０の厚さにおける制限のために、電流駆動能力が低く、ターンオン動作が遅いという問題点があった。
【００２７】
この発明は、従来の技術における上記した問題点を解消するためになされたもので、電流駆動能力を増強するともにターンオン動作を促進することのできる半導体装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
第１の発明の装置は、半導体装置であって、互いに導電型が異なる２個のバイポーラトランジスタを有し当該２個のバイポーラトランジスタの一方トランジスタのベースが他方トランジスタのコレクタに接続され、前記一方トランジスタのコレクタが前記他方トランジスタのベースに接続された半導体制御整流器と、前記一方トランジスタのコレクタとエミッタに、逆並列に接続されたダイオードと、２個の抵抗素子と、を備え、前記２個のバイポーラトランジスタの各々のベースとエミッタとが、前記２個の抵抗素子の一つを通じて接続されており、前記２個のバイポーラトランジスタと前記２個の抵抗素子と前記ダイオードとが、ＳＯＩ基板のＳＯＩ層に形成されており、前記ＳＯＩ層の主面に部分分離層が選択的に形成されており、前記２個の抵抗素子は、前記部分分離層と埋込絶縁膜とに挟まれた前記ＳＯＩ層の部分に形成されており、前記部分分離層と前記埋込絶縁膜とに挟まれた前記ＳＯＩ層の別の部分に形成されている別の２個の抵抗素子を、さらに備え、前記一方トランジスタのコレクタと前記２個の抵抗素子の一方との接続部と前記他方トランジスタのベースとの間、および前記他方トランジスタのコレクタと前記２個の抵抗素子の他方との接続部と前記一方トランジスタのベースとの間に、前記別の２個の抵抗素子の一方と他方とが個別に介挿されており、前記ＳＯＩ層の前記部分の不純物濃度よりも前記ＳＯＩ層の前記別の部分の不純物濃度が高く、それによって、前記２個の抵抗素子の抵抗よりも前記別の２個の抵抗素子の抵抗が低く設定されている。
【００３４】
第２の発明の装置は、第１の発明の半導体装置において、前記２個のバイポーラトランジスタの各々が、ＭＯＳＦＥＴのソースおよびドレインの一方および他方を、それぞれエミッタおよびコレクタとし、ボディをベースとする。
【００３５】
第３の発明の装置では、第２の発明の半導体装置において、前記２個のＭＯＳＦＥＴの各々のゲートがソースに接続されている。
【００３６】
第４の発明の装置では、第３の発明の半導体装置において、前記２個のＭＯＳＦＥＴの各々が、ゲートとソースとの間に設けられたサイドウォール表面に形成され当該ゲートとソースとを接続する金属半導体化合物膜を有する。
【００３７】
第５の発明の装置では、第４の発明の半導体装置であって、前記２個のＭＯＳＦＥＴの各々において、前記金属半導体化合物膜が、前記ボディの表面にも跨るように形成され、それによって前記ゲートと前記ソースと前記ボディとを接続している。
【００３８】
第６の発明の装置では、第１の発明の半導体装置において、前記２個のバイポーラトランジスタが、ｐｎｐｎの順序で互いに連結した半導体層によって等価的に形成されている。
【００３９】
第７の発明の装置では、第１ないし第６のいずれかの発明の半導体装置において、前記ダイオードが、ＢＣＧダイオード、すなわちゲートおよびボディがソースおよびドレインの一方側へ接続されたＭＯＳＦＥＴである。
【００４０】
第８の発明の装置では、第７の発明の半導体装置において、前記ＢＣＧダイオードが、前記一方側の表面と前記ボディの前記ゲートに覆われない部分の表面とに跨るように形成され、これら前記一方側と前記ボディとを接続する金属半導体化合物膜を、有する。
【００４１】
第９の発明の装置では、第８発明の半導体装置において、前記ＢＣＧダイオードが有する前記金属半導体化合物膜が、前記ＢＣＧダイオードの前記ゲートの表面にも跨るように形成されることにより、当該ゲートにも接続されている。
【００４２】
【発明の実施の形態】
以下の各実施の形態による半導体装置では、ＳＣＲの構成要素である２個のバイポーラトランジスタの一つに、ダイオードが逆並列に接続される。それによって、ＳＣＲの正帰還作用が促進されるので、電流駆動能力が増強され、かつターンオン動作が促進される。
【００４３】
なお、本明細書において、「逆並列接続」とは、バイポーラトランジスタのコレクタとエミッタに、ダイオードのアノードとカソードの一方と他方が個別に接続される並列接続であって、しかも順電流が双方を還流し得る方向での接続を意味する。言い換えると、ｐｎｐバイポーラトランジスタとダイオードの逆並列接続とは、エミッタとカソードとが接続され、コレクタとアノードとが接続される接続形態を意味し、ｎｐｎバイポーラトランジスタとダイオードの逆並列接続とは、エミッタとアノードとが接続され、コレクタとカソードとが接続される接続形態を意味する。
【００４４】
また、以下の各実施の形態では、半導体装置が形成される半導体層（例えば、ＳＯＩ層）はシリコンを主成分とするが、本発明はこの形態に限定されるものではなく、シリコン以外を主成分とする半導体層へも適用可能である。
【００４５】
［1. 実施の形態１］
図１〜図４を参照しつつ、実施の形態１の半導体装置について詳細に説明する。
【００４６】
［1.1. 装置の構成］
図１は、本実施の形態の半導体装置を斜め上方から見た斜視図である。図２〜図４は、それぞれ、図１の半導体装置１のＸ１−Ｘ２切断線に沿った断面図、Ｙ１−Ｙ２切断線に沿った断面図、および回路図である。
【００４７】
半導体装置１は、支持基板２、埋込絶縁膜３、およびＳＯＩ層４０１を有するＳＯＩ基板に形成されている。シリコンを主成分とするＳＯＩ層４０１の主面には、埋込絶縁膜３に達する完全分離層４としてのＳＴＩが選択的に形成されており、それによって複数の素子領域ＳＲ１〜ＳＲ５が互いに完全分離されている。
【００４８】
素子領域ＳＲ１には、ｐ+層９，１０、およびｐ層５が形成されている。ｐ層５は、抵抗素子Ｒ２を形成している。また、素子領域ＳＲ５には、ｎ+層１７，１８、およびｎ層８が形成されている。ｎ層８は、抵抗素子Ｒ１を形成している。
【００４９】
素子領域ＳＲ２には、ｐ層６、ｎ層３５，３６、ｎ+層１１，１２、およびｐ+層１３が形成されている。ｎ層３５およびｎ+層１１は、ｎチャネル型ＭＯＳＦＥＴのソースを形成し、ｎ層３６およびｎ+層１２は、ドレインを形成している。特に、ｎ層３５，３６は、ソース・ドレインの一部としてのエクステンションを形成している。
【００５０】
ｐ層６の一部には、ゲート絶縁膜２２を介してゲート２３が対向している。また、ゲート２３の側面には絶縁体のサイドウォール２４，２５が形成されている。ｐ層６およびｐ+層１３は、ｎチャネル型ＭＯＳＦＥＴのボディを形成する。ボディの中で、特にソース・ドレイン１１，３５，１２，３６に挟まれたｐ層６の部分であって、かつゲート２３が対向する部分は、チャネルとして機能する。
また、ボディの中で、特に配線との接続が行われる部分であるｐ+層１３は、ボディコンタクト領域に相当する。
【００５１】
ｎ+層１１、ｐ層６（とｐ+層１３）、およびｎ+層１２は、それぞれｎｐｎ型のバイポーラトランジスタＰＢ１のエミッタ、ベースおよびコレクタを形成している。すなわち、素子領域ＳＲ２には、ｎチャネル型のＭＯＳＦＥＴの寄生バイポーラトランジスタとして、バイポーラトランジスタＰＢ１が形成されている。
【００５２】
素子領域ＳＲ３は、素子領域ＳＲ２とは導電型が対称となるように形成されている。すなわち、素子領域ＳＲ３には、ｎ層７、ｐ層３７，３８、ｐ+層１４，１５、およびｎ+１６が形成されている。ｐ層３７およびｐ+層１４は、ｐチャネル型ＭＯＳＦＥＴのドレインを形成し、ｐ層３８およびｐ+層１５は、ソースを形成している。特に、ｐ層３７，３８は、ソース・ドレインの一部としてのエクステンションを形成している。
【００５３】
ｎ層７の一部には、ゲート絶縁膜２６を介してゲート２７が対向している。また、ゲート２７の側面には絶縁体のサイドウォール２８，２９が形成されている。ｎ層７およびｎ+層１６は、ｐチャネル型ＭＯＳＦＥＴのボディを形成する。ボディの中で、特にソース・ドレイン１４，３７，１５，３８に挟まれたｎ層７の部分であって、かつゲート２７が対向する部分は、チャネルとして機能する。
また、ボディの中で、特に配線との接続が行われる部分であるｎ+層１６は、ボディコンタクト領域に相当する。
【００５４】
ｐ+層１４、ｎ層７（とｎ+層１６）、およびｐ+層１５は、それぞれｐｎｐ型のバイポーラトランジスタＮＢ１のコレクタ、ベースおよびエミッタを形成している。すなわち、素子領域ＳＲ３には、ｐチャネル型のＭＯＳＦＥＴの寄生バイポーラトランジスタとして、バイポーラトランジスタＮＢ１が形成されている。
【００５５】
バイポーラトランジスタＰＢ１のベースおよびコレクタは、バイポーラトランジスタＮＢ１のコレクタおよびベースに、配線を通じて個別に接続されている。
それによって、バイポーラトランジスタＮＢ１，ＰＢ１は、互いに正帰還回路を構成している。なお、図１〜図４において、ノードＮ１〜Ｎ１０は、配線の接続部を表している。
【００５６】
また、バイポーラトランジスタＰＢ１のエミッタとベースは配線と抵抗素子Ｒ２を介して互いに接続され、バイポーラトランジスタＮＢ１のエミッタとベースも配線と抵抗素子Ｒ１を介して互いに接続されている。このことは、ｎチャネルＭＯＳＦＥＴのボディとしてのｐ層６がソースとしてのｎ+層１１へ抵抗素子Ｒ２を介して固定され、ｐチャネルＭＯＳＦＥＴのボディとしてのｎ層７がソースとしてのｐ+層１５へ抵抗素子Ｒ１を介して固定されていることと同等である。
【００５７】
さらに、ゲート２３はソースとしてのｎ+１１へ配線を通じて接続され、ゲート２７はソースとしてのｐ+層１５へ配線を通じて接続されている。また、抵抗素子Ｒ１の一端は配線を通じてアノードＡに接続され、抵抗素子Ｒ２の一端は配線を通じてカソードＣに接続されている。すなわち、バイポーラトランジスタＰＢ１，ＮＢ１および抵抗素子Ｒ１，Ｒ２は、ＳＣＲ４００を形成している。
【００５８】
半導体装置１は、このＳＣＲ４００に加えて、ダイオードＱＮ１を素子領域ＳＲ４に備えている。素子領域ＳＲ４には、ｐ層３４、ｎ層３９，４０、ｎ+層１９，２０、およびｐ+層２１が形成されている。ｎ層３９およびｎ+層１９は、ｎチャネル型ＭＯＳＦＥＴのソース・ドレインの一方側（以下、ドレインとする）を形成し、ｎ層４０およびｎ+層２０は、ソース・ドレインの他方側（以下、ソースとする）を形成している。特に、ｎ層３９，４０は、ソース・ドレインの一部としてのエクステンションを形成している。
【００５９】
ｐ層３４の一部には、ゲート絶縁膜３０を介してゲート３１が対向している。
また、ゲート３１の側面には絶縁体のサイドウォール３２，３３が形成されている。ｐ層３４およびｐ+層２１は、ｎチャネル型ＭＯＳＦＥＴのボディを形成する。ボディの中で、特にソース・ドレイン１９，３９，２０，４０に挟まれたｐ層３４の部分であって、かつゲート３１が対向する部分は、チャネルとして機能する。また、ボディの中で、特に配線との接続が行われる部分であるｐ+層２１は、ボディコンタクト領域に相当する。
【００６０】
ｐ層３４（とｐ+層２１）、ｎ+層２０、およびゲート３１は、配線を通じて互いに接続されている。すなわち、素子領域ＳＲ４に形成されたｎチャネル型のＭＯＳＦＥＴでは、ボディ電位およびゲート電位がソース電位へ固定されている。
その結果、このＭＯＳＦＥＴは、ＢＣＧダイオード（Body Coupled Gate Diode）として機能する。すなわち、ダイオードＱＮ１は、ｐ／ｎ+型のＢＣＧダイオードとして形成されている。
【００６１】
ダイオードＱＮ１のアノードとして機能するｐ層３４（とｐ+層２１）は、配線を通じてトランジスタＰＢ１のエミッタに接続され、カソードとして機能するｎ+層１９は、配線を通じてトランジスタＰＢ１のコレクタに接続されている。すなわち、ダイオードＱＮ１はトランジスタＰＢ１に逆並列に接続されている。
【００６２】
［1.2. 装置の動作］
半導体装置１は、以上のように構成されるので、保護対象としての集積回路（図４２の内部回路２１２）をＥＳＤから保護する保護回路としての利用に適している。この場合、入力信号Ｔ１（図４２）の電圧がＥＳＤによってオーバシュートし、電源電圧ＶDDよりも高いＶDD＋ΔＶDDがアノードＡへ印加されると、トランジスタＰＢ１とトランジスタＮＢ１の双方がオンする。トランジスタＮＢ１のベースはトランジスタＰＢ１のコレクタに接続され、トランジスタＰＢ１のベースはトランジスタＮＢ１のコレクタに接続されているので、一方のベース電流が増加しコレクタ電流が増加すると、他方のベース電流も増加する。すなわちトランジスタＮＢ１とトランジスタＰＢ１は、互いに一方が他方に対する正帰還機能を果たす。その結果、ＥＳＤの印加によってＳＣＲ４００はスイッチオンの状態へ遷移する。
【００６３】
このとき、ノードＮ２の電位がノードＮ５の電位よりも高いと、正帰還が進行する。ダイオードＱＮ１が存在しない場合には、逆電流が流れることによりノードＮ２の電位がノードＮ５の電位よりも低くなると、トランジスタＰＢ１のコレクタ−エミッタ間電圧が負となり、トランジスタＰＢ１は遮断し、正帰還が進行しなくなる。ダイオードＱＮ１は、ノードＮ２の電位がノードＮ５の電位より低い場合に電流が流れるという整流作用を有する。そのため、トランジスタＰＢ１のコレクタ−エミッタ間電圧が負になることは無く、トランジスタＰＢ１が遮断することはない。すなわち、ダイオードＱＮ１は、ＳＣＲ４００の正帰還作用を促進する。その結果、ＳＣＲ４００の保持電圧ＶHも低減される。
【００６４】
すなわち、ダイオードＱＮ１は、ＳＣＲ４００の正帰還作用を促進し、それによりＳＣＲ４００の電流駆動能力を増強し、かつＳＣＲ４００のターンオン動作を促進する。それにより、半導体装置１は、保護回路としての使用に際して高い保護能力を発揮する。
【００６５】
また、半導体装置１では、バイポーラトランジスタＰＢ１，ＮＢ１が、ＭＯＳＦＥＴの寄生バイポーラトランジスタとして形成されるので、製造工程が容易であり、製造コストを節減することができるという利点が得られる。
【００６６】
さらに、半導体装置１では、バイポーラトランジスタＰＢ１，ＮＢ１の各々のベースとエミッタとが、抵抗素子Ｒ１，Ｒ２の一つを通じて接続されている。言い換えると、バイポーラトランジスタＰＢ１，ＮＢ１を寄生バイポーラトランジスタとするＭＯＳＦＥＴのボディがソースへ抵抗素子を通じて固定されている。
このため、ＭＯＳＦＥＴのｐｎ接合で発生したキャリアがボディに接続される端子を通じて吸収されるので、バイポーラトランジスタが動作履歴に依存することなく一定の動作を実現する。すなわち、ＳＣＲ４００の動作が安定するという利点が得られる。
【００６７】
また、バイポーラトランジスタＰＢ１，ＮＢ１を寄生バイポーラトランジスタとするＭＯＳＦＥＴの各々のゲートがソースに接続されている。このことも、ＳＣＲ４００の保持電圧ＶHの低減に寄与し、ＳＣＲ４００のターンオンをさらに促進する。
【００６８】
さらに、ダイオードＱＮ１を等価的に実現するＭＯＳＦＥＴでは、ボディ（チャネル）とゲートとが接続されているので、空乏層容量ＣDがゲート絶縁膜容量Ｃoxに比べて低いという利点がある。それにより、サブスレッショルド領域におけるサブスレッショルド係数（Subthreshold Swing)Ｓが小さくなり、ＭＯＳＦＥＴのオフ状態からオン状態への遷移、言い換えるとダイオードＱＮ１のオフ状態からオン状態への遷移が鋭くなる。その結果、ＳＣＲ４００の正帰還作用がさらに促進されるという利点が得られる。サブスレッショルド係数Ｓは、次の近似式で表現される。
【００６９】
【数１】
0004573963.tif 000002
【００７０】
ここで、ＶGはゲート電圧、ＩDはドレイン電流、ｑは電気素量、ｋはボルツマン定数、Ｔは絶対温度、ＣDは空乏層容量、そして、Ｃoxはゲート絶縁膜の容量を表す。サブスレッショルド係数Ｓが小さい程、スイッチング時の電流の立ち上がりが鋭く、スイッチング特性が良好となる。
【００７１】
また、半導体装置１は、ＳＯＩ基板のＳＯＩ層４０１に形成されているので、各素子ＰＢ１，ＮＢ１，ＱＮ１，Ｒ１，Ｒ２を、容易に完全分離することができる。また、ＳＣＲ４００がＳＯＩ層に形成されても、ダイオードＱＮ１による正帰還促進作用により、ＳＣＲ４００の電流駆動能力が増強され、かつターンオン動作が促進されるので、半導体装置１は保護回路としての機能を十分に発揮できる。
【００７２】
［1.3. 実施の形態１の変形例］
素子領域ＳＲ４に形成されるダイオードＱＮ１の代わりに、図５の断面図および図６の回路図に示すダイオードＱＰ１を用いることも可能である。ダイオードＱＰ１は、ダイオードＱＮ１とは導電型が対称となるように形成される。すなわち、図５の素子領域ＳＲ４には、ｎ層４１、ｐ層４９，５０、ｐ+層４２，４３、およびｎ+層４４が形成されている。ｐ層４９およびｐ+層４２は、ｐチャネル型ＭＯＳＦＥＴのソース・ドレインの一方側（以下、ドレインとする）を形成し、ｐ層５０およびｐ+層４３は、ソース・ドレインの他方側（以下、ソースとする）を形成している。特に、ｐ層４９，５０は、ソース・ドレインの一部としてのエクステンションを形成している。
【００７３】
ｎ層４１の一部には、ゲート絶縁膜４５を介してゲート４６が対向している。
また、ゲート４６の側面には絶縁体のサイドウォール４７，４８が形成されている。ｎ層４１およびｎ+層４４は、ｐチャネル型ＭＯＳＦＥＴのボディを形成する。ボディの中で、特にソース・ドレイン４２，４９，４３，５０に挟まれたｎ層４１の部分であって、かつゲート４６が対向する部分は、チャネルとして機能する。また、ボディの中で、特に配線との接続が行われる部分であるｎ+層４４は、ボディコンタクト領域に相当する。
【００７４】
ｎ層４１（とｎ+層４４）、ｐ+層４３、およびゲート４６は、配線を通じて互いに接続されている。すなわち、素子領域ＳＲ４に形成されたｐチャネル型のＭＯＳＦＥＴでは、ボディ電位およびゲート電位がソース電位へ固定されている。
その結果、このＭＯＳＦＥＴは、ＢＣＧダイオード（Body Coupled Gate Diode）として機能する。すなわち、ダイオードＱＰ１は、ｐ+／ｎ型のＢＣＧダイオードとして形成されている。
【００７５】
ダイオードＱＰ１のカソードとして機能するｎ層４１（とｎ+層４４）は、配線を通じてトランジスタＰＢ１のコレクタに接続され、アノードとして機能するｐ+層４２は、配線を通じてトランジスタＰＢ１のエミッタに接続されている。すなわち、ダイオードＱＰ１はトランジスタＰＢ１に逆並列に接続されている。
したがって、ダイオードＱＰ１は、ＳＣＲ４００に対して、ダイオードＱＮ１と同等の機能を果たす。
【００７６】
半導体装置１では、ダイオードＱＮ１がＢＣＧダイオードであり、バイポーラトランジスタＰＢ１，ＮＢ１が、ＭＯＳＦＥＴの寄生トランジスタとして形成されているが、本発明はこの例に限定されない。すなわち、ダイオードＱＮ１として一般のダイオードを使用し、バイポーラトランジスタＰＢ１，ＮＢ１として一般のバイポーラトランジスタを使用することも可能である。この一般の場合においても、ダイオードがＳＣＲの正帰還作用を促進する効果は、相応に得られる。
【００７７】
［2. 実施の形態２］
図７は、実施の形態２の半導体装置を斜め上方から見た斜視図である。図８は、図７の半導体装置６０の回路図である。なお、以下の図において、図１〜図６に示した実施の形態１の半導体装置１と同一部分または相当部分（同一の機能をもつ部分）については、同一符号を付してその詳細な説明を略する。
【００７８】
半導体装置６０は、ダイオードＱＮ１が、バイポーラトランジスタＰＢ１の代わりにバイポーラトランジスタＮＢ１に、逆並列に接続される点において、実施の形態１の半導体装置１とは特徴的に異なっている。したがって、図７は、図１とは配線のみが異なっている。図７および図８において、ノードＮ１１〜Ｎ１８は、配線の接続部を表している。
【００７９】
半導体装置６０においても、ＳＣＲ４００を構成する２個のバイポーラトランジスタＰＢ１，ＮＢ１の一方に、ダイオードＱＮ１が逆並列に接続されるので、実施の形態１の半導体装置１と同様の効果が得られる。
【００８０】
さらに、素子領域ＳＲ４に形成されるダイオードＱＮ１の代わりに、図９の斜視図および図１０の回路図に示すダイオードＱＰ１を用いることも可能である。
図９は、図７の中の素子領域ＳＲ４の付近を描いた半導体装置６０の斜視図である。図９は図５と配線のみが異なっており、図９および図１０のダイオードＱＰ１は、図５および図６のダイオードＱＰ１とは同等に形成される。したがって、図９および図１０のダイオードＱＰ１は、図７および図８のダイオードＱＮ１と同等の機能を果たす。
【００８１】
［3. 実施の形態３］
実施の形態１および２におけるｎ+／ｐ型のＢＣＧダイオードＱＮ１およびｐ+／ｎ型のＢＣＧダイオードＱＰ１は、いずれもソース（またはドレイン）とゲートとボディとが電気的に接続された構造を有する。そこで、実施の形態３の半導体装置では、ダイオードＱＮ１またはＱＰ１の各領域の表面に跨るように金属シリサイド膜（より一般には、金属半導体化合物膜）が形成され、それによりこれら各領域が低抵抗で安定的に短絡される。
【００８２】
［3.1. 構成］
図１１および図１２は、それぞれ実施の形態３によるｎ+／ｐ型ＢＣＧダイオードおよびｐ+／ｎ型ＢＣＧダイオードの断面図である。図１１が示すダイオードＱＮ２では、ゲート３１の一部、サイドウォール３３、ｎ+層２０、ｐ層３４、およびｐ+層２１の表面を覆うように、金属シリサイド膜６２が形成されている。これによって、ゲート３１、ｎ+層２０、ｐ層３４、およびｐ+層２１が、低抵抗で互いに接続される。
【００８３】
ゲート３１、ｎ+層２０、ｐ層３４、およびｐ+層２１に接続される配線は、金属シリサイド膜６２を介して、それらに接続されている。また、ｎ+層１９の表面を覆うように、金属シリサイド膜６１が形成されており、ｎ+層１９に接続される配線は、金属シリサイド膜６１を介して接続されている。これにより、配線と各半導体層との間も、低抵抗で接続されることとなる。
【００８４】
図１２が示すダイオードＱＰ２は、図１１のダイオードＱＮ２とは、導電型が対称に形成される。すなわち、図１２が示すダイオードＱＰ２では、ゲート４６の一部、サイドウォール４８、ｐ+層４３、ｎ層４１、およびｎ+層４４の表面を覆うように、金属シリサイド膜７２が形成されている。これによって、ゲート４６、ｐ+層４３、ｎ層４１、およびｎ+層４４が、低抵抗で互いに接続される。
【００８５】
ゲート４６、ｐ+層４３、ｎ層４１、およびｎ+層４４に接続される配線は、金属シリサイド膜７２を介して、それらに接続されている。また、ｐ+層４２の表面を覆うように、金属シリサイド膜７１が形成されており、ｐ+層４２に接続される配線は、金属シリサイド膜７１を介して接続されている。これにより、配線と各半導体層との間も、低抵抗で接続されることとなる。
【００８６】
上記した金属シリサイド膜６１，６２，７１，７２により、上記したｎ+／ｐ型ＢＣＧダイオードＱＮ２あるいはｐ+／ｎ型ＢＣＧダイオードＱＰ２の抵抗が低減される分だけ、ＢＣＧダイオードＱＮ１，ＱＰ１に流れる電流量が増加し、それらが接続されるＳＣＲ４００のスイッチング動作が高速化されるという効果が得られる。また、金属シリサイド膜６１，６２，７１，７２に覆われるｐｎ接合部に、順方向バイアスが常時印加されることが防止されるため、リーク電流が低減されるという利点も得られる。
【００８７】
［3.2. 製造方法：その１］
図１１および図１２のダイオードＱＮ２，ＱＰ２は、従来周知の半導体プロセスを組み合わせることによって、容易に製造可能である。以下において、図１３〜図２４の工程図を参照しつつ、図１１のダイオードＱＮ２の製造方法の３例を示す。同様の方法を実施することにより、図１２のダイオードＱＰ２を製造することも可能である。
【００８８】
図１３〜図１９は、製造方法の第１例を示す工程図である。はじめに、図１３のダイオードが素子領域ＳＲ４に形成される。このダイオードは、図３に示したダイオードＱＮ１と同等であってもよいが、好ましくは図１３が示すように、ゲート３１が、ゲート絶縁膜３０の上に形成されたポリシリコン膜１６０、バリアメタル膜１６１および金属膜１６２を含む３層構造を有する。ポリシリコン膜１６０には、高濃度に不純物元素が導入されている。バリアメタル膜１６１は、例えば、窒化タングステン（ＷＮｘ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、またはタングステンタンタル（ＴａＷ）を有し、ポリシリコン膜１６０と金属膜１６２との間で構成元素の拡散を防止するバリア機能を有する。金属膜１６２にはタングステンなどの高融点金属が使用される。
【００８９】
このようなゲート３１の上には、別のバリアメタル膜１６７を挟んで絶縁膜１６３が形成されている。またゲート３１の両側には、サイドウォールスペーサ３２，３３が形成されている。これらサイドウォールスペーサ３２，３３とゲート３１との間、およびサイドウォールスペーサ３２，３３と拡散領域を構成するＳＯＩ層４０１との間には、窒化膜などの中間層１６４，１６５が介在している。
【００９０】
つぎに、このダイオードの全表面上にコバルトなどのシリサイド化のための金属が堆積され、図１４に示すように金属膜１６８が形成される。
【００９１】
その後、例えば窒素ガス雰囲気の下でＲＴＡ（Rapid Thermal Annealing；短時間アニール）などの高温熱処理が実行される。その結果、金属膜１６８とシリコンとが反応することにより、金属シリサイドが形成される。他方、金属膜１６８がシリコンと接しないサイドウォールスペーサ３２，３３および絶縁膜１６３の上では金属シリサイドは形成されず、金属窒化膜が形成され、あるいは未反応の金属膜が残留する。これら金属窒化膜あるいは残留した金属膜をエッチングにより除去することにより、図１５に示すように、ＳＯＩ層４０１の露出面上に金属シリサイド膜１６９，１７０が自己整合的に形成される。
【００９２】
つぎに、図１５の工程後の中間構造体の全表面上に、絶縁層１７１を堆積した後、異方性エッチングを用いてパターニングを実行することにより、プラグ埋設用の溝１７２が形成される。この段階で、ゲート３１を構成する金属膜１６２の一部表面が露出する。その後、スパッタ装置あるいはＣＶＤ装置を用いることにより、溝１７２の内壁に沿って窒化チタン（ＴｉＮ）などの金属窒化膜を堆積した後、ＣＶＤ装置を用いてこの金属窒化膜上にポリシリコン膜を堆積することにより、金属窒化膜とポリシリコン膜とを有する二層膜１７３が形成される（図１６）。
【００９３】
つぎに、異方性エッチングを実行することにより、溝１７２の側壁１７２ａ，１７２ｂを覆うように成膜された部分を除いて、金属窒化膜／ポリシリコン膜１７３が除去する。但し、溝１７２の径が小さい場合は、二層膜１７３の一部がその底面に残留する場合があるが、それでも支障ない。
【００９４】
つぎに、シリサイド化のための金属膜１７４が、中間構造体の全表面上に堆積された後、窒素ガス雰囲気の下でＲＴＡなどを用いることにより、高温熱処理が実行される。その結果、二層膜１７３の上の金属膜１７４がシリコンと反応し、金属シリサイドを形成する（図１７）。
【００９５】
つづいて、シリコンと反応しなかった絶縁層１７１上の金属膜１７４および金属窒化膜を除去することにより、溝１７２の側壁１７２ａ，１７２ｂに、金属シリサイド膜１７５ａ，１７５ｂが形成される（図１８）。これにより、ｐ層３４と、ｎ+層２０と、ゲート３１とが電気的に接続される。
【００９６】
つぎに、溝１７２に金属シリサイド膜を介してＭｏ，ＡｌＣｕ，Ａｌ，Ｃｕ，Ｗ，Ａｇ，Ａｕなどの金属材料を埋設し、ＣＭＰ（chemical-mechanical polishing：化学的機械的研磨）装置で上面を平坦化することにより、図１９に示すようにプラグ１７６が形成される。ここで、溝１７２とプラグ１７６との間にバリアメタル膜（例えば、ＴｉＮ，ＴａＮ，ＴａＷ，ＷＮｘなど）を形成してもよい。また、上記したシリサイド化のための金属としては、Ｐｔ，Ｔｉ，Ｗ，Ｍｏ，Ｚｒ，Ｃｏ，Ｎｉなどを用いることができる。
【００９７】
［3.3. 製造方法：その２］
図２０〜図２２は、製造方法の第２例を示す工程図である。この方法では、はじめに図１３のダイオードが素子領域ＳＲ４に形成された後、図２０の工程が実行される。図２０の工程では、まず、図１３のダイオードの全表面上に絶縁層１８０が形成された後、異方性エッチングを用いてパターニングを実行することにより、プラグ埋設用の溝１８１，１８２が形成される。このとき、サイドウォールスペーサ３３およびゲート３１の上部がエッチングにより除去されることにより、ゲート３１の金属膜１６２の一部表面が露出する。
【００９８】
つぎに、溝１８１，１８２から露出しているＳＯＩ層４０１を種結晶（シード：seed）として、その表面にシリコンエピタキシャル層１８３，１８４が選択的に形成される。このとき、シリコンエピタキシャル層１８４は、ＳＯＩ層４０１からゲート３１の金属膜１６２に至る範囲を覆うように成膜される。その後、シリサイド化のためのコバルトなどの金属膜１８５が全表面上に成膜される。
【００９９】
つぎに、窒素ガス雰囲気の下でＲＴＡなどを用いて熱処理を実行することにより、シリコンエピタキシャル層１８３，１８４とその上に形成された金属膜１８５とが反応して金属シリサイドを形成する。その後、絶縁膜１８０上の未反応の金属シリサイド膜あるいは金属窒化膜をエッチングで除去することにより、溝１８１，１８２の底面に金属シリサイド膜１８６，１８７が形成される（図２１）。
【０１００】
つぎに、図２２に示すように、溝１８１，１８２の内壁に、ＴｉＮ，ＴａＮ，ＴａＷ、またはＷＮxなどのバリアメタル膜１８８，１８９を形成した後、タングステンなどの金属材料を埋設することにより、プラグ１９０，１９１が形成される。これにより、ゲート３１と、ｐ層３４と、ｎ+層２０とが金属シリサイド膜１８７を通じて電気的に接続される。
【０１０１】
［3.4. 製造方法：その３］
図２３および図２４は、製造方法の第３例を示す工程図である。この方法では、はじめに図１３〜図１５の工程が実行された後、図２３の工程が実行される。
図２３の工程では、まず、図１５の中間構造体の全表面上に絶縁膜を堆積した後、異方性エッチングを用いてパターニングを実行することにより、プラグ埋設用の溝１９３が形成される。このとき、ゲート３１およびサイドウォールスペーサ３３の上部が除去されることにより、ゲート３１の金属膜１６２の一部表面が露出する。その後、上記したバリアメタル膜１９４を全表面上に堆積し、溝１９３に金属材料を充填した後、上面をＣＭＰ装置で平坦化することにより、プラグ１９５が形成される（図２４）。その結果、ｐ層３４とｎ+層２０とが、金属シリサイド膜１６９を介して電気的に接続され、さらに、ゲート３１ともバリアメタル膜１９４を介して電気的に接続される。
【０１０２】
［3.5. バイポーラトランジスタへの適用例］
以上に述べた金属シリサイド膜を、バイポーラトランジスタＰＢ１，ＮＢ１へ適用することも可能である。図２５は、その例を示すための図１のＸ１−Ｘ２切断線に沿った断面図である。図２５が示すように、素子領域ＳＲ２および素子領域ＳＲ３のＳＯＩ層４０１の主面、およびゲートの一部を覆うように、金属シリサイド膜１９２が形成されている。すなわち、バイポーラトランジスタＰＢ１，ＮＢ１のいずれにおいても、ゲートとソースとが（さらにボディとも）金属シリサイド膜１９２によって電気的に接続されている。ゲートが低抵抗で安定的にソースに短絡されるので、保持電圧ＶHが安定的に低く抑えられる。
【０１０３】
［4. 実施の形態４］
図２６は、実施の形態４の半導体装置を斜め上方から見た斜視図である。図２７は、図２６の半導体装置８０のＤ１−Ｄ２切断線に沿った断面図、図２８は、Ｅ１−Ｅ２切断線に沿った断面図、そして図２９は、Ｆ１−Ｆ２切断線に沿った断面図である。また、図３０は、半導体装置８０の回路図である。この半導体装置８０は、一部の素子領域の間が部分分離層で素子分離され、抵抗素子が部分分離層と埋込絶縁膜とに挟まれたＳＯＩ層の部分に形成されている点において、実施の形態１の半導体装置１とは特徴的に異なっている。
【０１０４】
ＳＯＩ層４０１の主面には、素子分離層８１としてのＳＴＩが選択的に形成されており、それによって複数の素子領域ＳＲ１０〜ＳＲ１７が互いに素子分離されている。素子分離層８１は、半導体装置８０の一部（半導体装置８０の外周を含む）においては埋込絶縁膜３に達する完全分離層を有するとともに、別の一部においては埋込絶縁膜３に達しない部分分離層を有している。
【０１０５】
素子領域ＳＲ１５にはｐ+層８８が形成されており、素子領域ＳＲ１２にはｐ+層８７が形成されている。そして、これらのｐ+層８８およびｐ+層８７は、素子分離層８１の一部としての部分分離層８１ｂと埋込絶縁膜３との間のＳＯＩ層４０１の部分に形成されたｐ層９０によって連結されている。ｐ層９０は、抵抗素子Ｒ４を形成している。
【０１０６】
素子領域ＳＲ１７にはｎ+層１０５が形成されており、素子領域ＳＲ１３にはｎ+層９６が形成されている。そして、これらのｎ+層１０５およびｎ+層９６は、素子分離層８１の一部としての部分分離層８１ｆと埋込絶縁膜３とに挟まれたＳＯＩ層４０１の部分に形成されたｎ層１０６によって連結されている。ｎ層１０６は、抵抗素子Ｒ３を形成している。
【０１０７】
素子領域ＳＲ１０には、ｐ層８２およびｎ+層８３，８４が形成されている。ｎ+層８３は、ｎチャネル型ＭＯＳＦＥＴのソースを形成し、ｎ+層８４は、ドレインを形成している。ｐ層８２には、ゲート絶縁膜８５を介してゲート８６が対向している。ｐ層８２およびｐ+層８７は、素子分離層８１の一部としての部分分離層８１ａと埋込絶縁膜３との間のＳＯＩ層４０１の部分に形成されたｐ層８９によって連結されている。
【０１０８】
ｐ層８２、ｐ層８９、およびｐ+層８７は、ｎチャネル型ＭＯＳＦＥＴのボディを形成し、特に配線との接続が行われる部分であるｐ+層８７は、ボディコンタクト領域に相当する。また、ｐ層８９は抵抗素子Ｒ６を形成する。すなわち、素子領域ＳＲ１０に形成されたＭＯＳＦＥＴのボディの電位は、抵抗素子Ｒ６に相当するｐ層８９を介して固定されている。
【０１０９】
ｎ+層８３、ｐ層８２（とｐ層８９とｐ+層８７）、およびｎ+層８４は、それぞれｎｐｎ型のバイポーラトランジスタＰＢ２のエミッタ、ベースおよびコレクタを形成している。すなわち、素子領域ＳＲ１０（およびＳＲ１２）には、ｎチャネル型のＭＯＳＦＥＴの寄生バイポーラトランジスタとして、バイポーラトランジスタＰＢ２が形成されている。
【０１１０】
素子領域ＳＲ１１は、素子領域ＳＲ１０とは導電型が対称となるように形成されている。すなわち、素子領域ＳＲ１１には、ｎ層９１およびｐ+層９２，９３が形成されている。ｐ+層９３は、ｐチャネル型ＭＯＳＦＥＴのソースを形成し、ｐ+層９２は、ドレインを形成している。ｎ層９１には、ゲート絶縁膜９４を介してゲート９５が対向している。ｎ層９１およびｎ+層９６は、素子分離層８１の一部としての部分分離層８１ｃと埋込絶縁膜３との間のＳＯＩ層４０１の部分に形成されたｎ層１０２によって連結されている。
【０１１１】
ｎ層９１、ｎ層１０２、およびｎ+層９６は、ｐチャネル型ＭＯＳＦＥＴのボディを形成し、特に配線との接続が行われる部分であるｎ+層９６は、ボディコンタクト領域に相当する。また、ｎ層１０２は抵抗素子Ｒ５を形成する。すなわち、素子領域ＳＲ１１に形成されたＭＯＳＦＥＴのボディの電位は、抵抗素子Ｒ５に相当するｎ層１０２を介して固定されている。
【０１１２】
ｐ+層９３、ｎ層９１（とｎ層１０２とｎ+層９６）、およびｐ+層９２は、それぞれｐｎｐ型のバイポーラトランジスタＮＢ２のエミッタ、ベースおよびコレクタを形成している。すなわち、素子領域ＳＲ１１（およびＳＲ１３）には、ｐチャネル型のＭＯＳＦＥＴの寄生バイポーラトランジスタとして、バイポーラトランジスタＮＢ２が形成されている。
【０１１３】
バイポーラトランジスタＰＢ２のベースおよびコレクタは、バイポーラトランジスタＮＢ２のコレクタおよびベースに、抵抗素子Ｒ６およびＲ５を通じて個別に接続されている。それによって、バイポーラトランジスタＮＢ２，ＰＢ２は、互いに正帰還回路を構成している。なお、図２６〜図３０において、ノードＮ２０〜Ｎ２５は、配線の接続部を表している。
【０１１４】
また、バイポーラトランジスタＰＢ２のエミッタとベースは配線と抵抗素子Ｒ４，Ｒ６を介して互いに接続され、バイポーラトランジスタＮＢ２のエミッタとベースも配線と抵抗素子Ｒ３，Ｒ５を介して互いに接続されている。さらに、ゲート８６はソースとしてのｎ+層８３へ配線を通じて接続され、ゲート９５はソースとしてのｐ+層９３へ配線を通じて接続されている。また、抵抗素子Ｒ３の一端は配線を通じてアノードＡに接続され、抵抗素子Ｒ４の一端は配線を通じてカソードＣに接続されている。すなわち、バイポーラトランジスタＰＢ２，ＮＢ２および抵抗素子Ｒ３〜Ｒ６は、ＳＣＲ４０３を形成している。
【０１１５】
半導体装置８０は、このＳＣＲ４０３に加えて、ダイオードＱＮ３をさらに備えている。このダイオードＱＮ３は、素子領域ＳＲ１４およびＳＲ１６に形成されている。素子領域ＳＲ１４には、ｐ層９７およびｎ+層９８，９９が形成されている。ｎ+層９８は、ｎチャネル型ＭＯＳＦＥＴのソース・ドレインの一方側（以下、ソースとする）を形成し、ｎ+層９９は、ソース・ドレインの他方側（以下、ドレインとする）を形成している。ｐ層９７には、ゲート絶縁膜１００を介してゲート１０１が対向している。
【０１１６】
素子領域ＳＲ１６には、ｐ+層１０４が形成されている。そして、ｐ層９７およびｐ+層１０４は、素子分離層８１の一部としての部分分離層８１ｅと埋込絶縁膜３との間のＳＯＩ層４０１の部分に形成されたｐ層１０３によって連結されている。素子領域ＳＲ１３と素子領域ＳＲ１４の間は、素子分離層８１の一部としての完全分離層８１ｄによって、完全分離されている。
【０１１７】
ｐ層９７、ｐ層１０３、およびｐ+層１０４は、ｎチャネル型ＭＯＳＦＥＴのボディを形成し、特に配線との接続が行われる部分であるｐ+層１０４は、ボディコンタクト領域に相当する。また、ｐ層１０３は抵抗素子Ｒ７を形成する。すなわち、素子領域ＳＲ１４に形成されたＭＯＳＦＥＴのボディは、抵抗素子Ｒ７に相当するｐ層１０３を介して固定されている。
【０１１８】
ｐ層９７、ｐ層１０３、ｐ+層１０４、ｎ+層９８、およびゲート１０１は、配線を通じて互いに接続されている。すなわち、素子領域ＳＲ１４（およびＳＲ１６）に形成されたｎチャネル型のＭＯＳＦＥＴは、ＢＣＧダイオードとして機能する。すなわち、ダイオードＱＮ３は、ｐ／ｎ+型のＢＣＧダイオードとして形成されている。
【０１１９】
ダイオードＱＮ３のアノードとして機能するｐ層９７、ｐ層１０３、およびｐ+層１０４は、配線を通じてトランジスタＰＢ２のエミッタに接続され、カソードとして機能するｎ+層９９は、配線を通じてトランジスタＰＢ２のコレクタに接続されている。すなわち、ダイオードＱＮ３はトランジスタＰＢ２に逆並列に接続されている。したがって、半導体装置８０においても、実施の形態１の半導体装置１と同様の効果が得られる。
【０１２０】
また、抵抗素子Ｒ３，Ｒ４が、部分分離層８１ｂ，８１ｆと埋込絶縁膜３とに挟まれたＳＯＩ層４０１の部分に形成されているので、抵抗値を適度に大きく設定することが容易である。それにより、ＳＣＲ４０３の動作を安定させると同時に、ターンオン動作を促進することができる。また、抵抗素子Ｒ４が形成されるｐ層９０の幅（図２７における奥行き）、長さＬＬ１、厚さＴＴ１および不純物濃度、ならびに抵抗素子Ｒ３が形成されるｎ層１０６の幅（図２９における奥行き）、長さＬＬ４、厚さＴＴ４および不純物濃度を調整することにより、抵抗素子Ｒ３およびＲ４の抵抗値を所望の大きさに調整することも容易である。それにより、保持電圧ＶHを精密に調整することが可能となる。
【０１２１】
さらに、抵抗素子Ｒ５，Ｒ６が設けられるので、ＳＣＲ４０３の動作が安定する。また、抵抗素子Ｒ６が形成されるｐ層８９の幅（図２７における奥行き）、長さＬＬ２、厚さＴＴ２および不純物濃度、ならびに抵抗素子Ｒ５が形成されるｎ層１０２の幅（図２８における奥行き）、長さＬＬ３、厚さＴＴ３および不純物濃度を調整することにより、抵抗素子Ｒ５およびＲ６の抵抗値を所望の大きさに調整することも容易である。また、好ましくは、ｐ層９０およびｎ層１０６の不純物濃度は、ｐ層８９およびｎ層１０２の不純物濃度よりも低く設定され、それにより、抵抗素子Ｒ３，Ｒ４の抵抗は、抵抗素子Ｒ５，Ｒ６の抵抗よりも高く設定される。それにより、ＳＣＲ４０３の動作を安定させると同時に、ターンオン動作をさらに促進することができる。
【０１２２】
［5. 実施の形態５］
実施の形態５の半導体装置は、ＳＣＲを構成する２個のバイポーラトランジスタが、ｐｎｐｎの順序で互いに接合した半導体層によって等価的に形成されている点において、実施の形態１の半導体装置１とは特徴的に異なっている。この特徴によって、ＳＯＩ基板に占める半導体装置の面積を節減することができるという利点が得られる。
【０１２３】
［5.1. 装置の構成と動作］
図３１は、実施の形態５の半導体装置を斜め上方から見た斜視図である。図３２は、図３１の半導体装置１１０のＧ１−Ｇ２切断線に沿った断面図、図３３は、Ｈ１−Ｈ２切断線に沿った断面図、図３４は、Ｉ１−Ｉ２切断線に沿った断面図、そして図３５はＪ１−Ｊ２切断線に沿った断面図である。また、図３６は、半導体装置１１０の回路図である。なお、図３１〜図３６において、ノードＮ３０〜Ｎ３３は、配線の接続部を表している。図３１のバイポーラトランジスタＰＢ３，ＮＢ３およびダイオードＱＮ３を等価的に形成するＭＯＳＦＥＴの各々において、そのゲートの側面には、サイドウォールが形成されていても良い。
【０１２４】
ＳＯＩ層４０１の主面には、素子分離層１１１としてのＳＴＩが選択的に形成されており、それによって複数の素子領域ＳＲ２０〜ＳＲ２５が互いに素子分離されている。素子分離層１１１は、半導体装置１１０の一部（半導体装置１１０の外周を含む）においては埋込絶縁膜３に達する完全分離層を有するとともに、別の一部においては埋込絶縁膜３に達しない部分分離層を有している。
【０１２５】
素子領域ＳＲ２１には、図２６に示した素子領域ＳＲ１０およびＳＲ１１の要素がマージされている。すなわち、素子領域ＳＲ２１には、ｎ+層８３，ｐ層８２、ｎ+層８４、ｐ層１９６、およびｐ+層９３が、この順序で連結している。ｎ+層８３，ｐ層８２およびｎ+層８４は、それぞれ、ｎｐｎ型のバイポーラトランジスタＰＢ３のエミッタ、ベースおよびコレクタに相当する。また、ｐ層８２、ｎ+層８４およびｐ層１９６（とｐ+層９３）は、それぞれ、ｐｎｐ型のバイポーラトランジスタＮＢ３のコレクタ、ベースおよびエミッタに相当する。
【０１２６】
すなわち、半導体装置１１０では、バイポーラトランジスタＰＢ３のベースとバイポーラトランジスタＮＢ３のコレクタとが一体となっており、バイポーラトランジスタＰＢ３のコレクタとバイポーラトランジスタＮＢ３のベースとが一体となっている。それにより、ＳＣＲ４０４がＳＯＩ基板に占める面積が節減される。さらに、ゲート８６，９５を遮蔽体として用いて不純物元素を選択的に導入することにより、ｎ+層８３，ｎ+層８４およびｐ+層９３を自己整合的に形成できるという利点も得られる。
【０１２７】
素子領域ＳＲ２０にはｎ+層１１２が形成されている。素子領域ＳＲ２０のｎ+層１１２と素子領域ＳＲ２１のｎ+層８３は、素子分離層１１１の一部としての部分分離層１１１ｄと埋込絶縁膜３との間のＳＯＩ層４０１の部分に形成されたｎ層１３２によって連結されている。ｎ層１３２は、抵抗素子Ｒ９を形成している。抵抗素子Ｒ９の一端は、配線を通じてカソードＣに接続されている。
【０１２８】
素子領域ＳＲ２５にはｐ+層１２９が形成されている。素子領域ＳＲ２５のｐ+層１２９と素子領域ＳＲ２１のｐ+層９３は、素子分離層１１１の一部としての部分分離層１１１ｃと埋込絶縁膜３との間のＳＯＩ層４０１の部分に形成されたｐ層１３１によって連結されている。ｐ層１３１は、抵抗素子Ｒ８を形成している。抵抗素子Ｒ８の一端は、配線を通じてアノードＡに接続されている。
【０１２９】
素子領域ＳＲ２３およびＳＲ２４には、それぞれ、素子領域ＳＲ１４およびＳＲ１６（図２６）と同等に、ダイオードＱＮ３が形成される。素子領域ＳＲ２３と素子領域ＳＲ２１とは、素子分離層１１１の一部としての完全分離層１１１ａによって、完全分離されている。
【０１３０】
ダイオードＱＮ３のカソードに相当するｎ+層９８は、配線を通じて素子領域ＳＲ２１のｎ+層８４に接続されており、アノードに相当するｐ+層１０４は、配線を通じて素子領域ＳＲ２０のｎ+層１１２に接続されている。それによって、ダイオードＱＮ３は、バイポーラトランジスタＰＢ３に、抵抗素子Ｒ９を介して逆並列に接続されている。したがって、半導体装置１１０においても、実施の形態１の半導体装置１と同様の効果が得られる。
【０１３１】
また、素子領域ＳＲ２２には、素子領域ＳＲ１２（図２６）と同様に、ｐ+層８７が形成されている。ｐ層８２とｐ+層８７とは、素子分離層１１１の一部としての部分分離層１１１ｅと埋込絶縁膜３との間のＳＯＩ層４０１の部分に形成されたｐ層８９によって連結されている。ｐ+層８７に接続されるノードＮ３１は、浮遊状態であってもよく、また配線を通じて任意の電位が印加されてもよい。例えば、ノードＮ３１に電位を与えることにより、ｐ層８２に正のベース電流を流し、それによって保持電圧ＶHを低減させることも可能である。
【０１３２】
また、抵抗素子Ｒ８，Ｒ９が、部分分離層１１１ｃ，１１１ｄと埋込絶縁膜３とに挟まれたｐ層１３１およびｎ層１３２に形成されているので、これらのｐ層９０およびｎ層１０６の幅、長さ、および不純物濃度を調整することにより、抵抗素子Ｒ８，Ｒ９の抵抗値を所望の大きさに調整することも容易である。それにより、保持電圧ＶHを精密に調整することが可能となる。
【０１３３】
［5.2. 半導体装置１１０の変形例］
図３７は、実施の形態５の変形例による半導体装置を示す概略斜視図であり、図３８は、図３７の半導体装置１１０ａのＫ１−Ｋ２切断線に沿った断面図である。半導体装置１１０ａでは、ｐ+層１３３が形成された素子領域ＳＲ２６が設けられている。素子領域ＳＲ２６は、素子分離層１１１の一部としての完全分離層１１１ｇによって素子領域ＳＲ２３と完全分離され、素子分離層１１１の一部としての部分分離層１１１ｆによって素子領域ＳＲ２１と部分分離されている。
【０１３４】
素子領域ＳＲ２６のｐ+層１３３と素子領域ＳＲ２１のｐ層９１とは、部分分離層１１１ｆと埋込絶縁膜３とに挟まれたＳＯＩ層４０１の部分に形成されたｐ層１３４によって連結されている。また、ｐ+層１３３は、配線を通じて素子領域ＳＲ２１のｐ+層９３に接続されている。このように、ｐ層９１は、抵抗層としてのｐ層１３４を通じてｐ+層９３に接続されても良い。
【０１３５】
図３９は、実施の形態５の別の変形例による半導体装置を示す概略斜視図であり、図４０は、図３９の半導体装置１１０ｂのＬ１−Ｌ２切断線に沿った断面図であり、図４１は、Ｍ１−Ｍ２切断線に沿った断面図である。
【０１３６】
半導体装置１１０ｂの素子領域ＳＲ２１では、ｎ+層１１３，ｎ層１３６、ｐ+層１３７、ｎ層１３８、およびｐ+層１３９が、この順序で連結している。ｎ層１３６にはゲート絶縁膜１４０を挟んでゲート１４１が対向しており、ｎ層１３８にはゲート絶縁膜１４２を挟んでゲート１４３が対向している。
【０１３７】
ｎ+層１１３（とｎ層１３６）、ｐ+層１３７およびｎ層１３８は、それぞれ、ｎｐｎ型のバイポーラトランジスタＰＢ４のエミッタ、ベースおよびコレクタに相当する。また、ｐ+層１３７、ｎ層１３８、およびｐ+層１３９は、それぞれ、ｐｎｐ型のバイポーラトランジスタＮＢ４のコレクタ、ベースおよびエミッタに相当する。
【０１３８】
素子領域ＳＲ２６には、ｎ+層１４５が形成されている。このｎ+層１４５と素子領域ＳＲ２１のｎ層１３８とは、部分分離層１１１ｆと埋込絶縁膜３とに挟まれたＳＯＩ層４０１の部分に形成されたｎ層１４６によって連結されている。また、ｎ+層１４５は、配線を通じて素子領域ＳＲ２３のｎ+層９９に接続されている。
【０１３９】
素子領域ＳＲ２２には、ｎ+層１４４が形成されている。このｎ+層１４４と素子領域ＳＲ２１のｎ層１３６とは、部分分離層１１１ｅと埋込絶縁膜３とに挟まれたＳＯＩ層４０１の部分に形成されたｎ層１４７によって連結されている。また、ｎ+層１４４は、配線を通じて素子領域ＳＲ２１のｎ+層１１３に接続されている。
【０１４０】
ｐ+層１３７に接続されるノードＮ４０は、浮遊状態であってもよく、また配線を通じて任意の電位が印加されてもよい。例えば、ノードＮ４０に電位を与えることにより、ｐ+層１３７に正のベース電流を流し、それによって保持電圧ＶHを低減させることも可能である。
【０１４１】
【発明の効果】
第１の発明の装置では、半導体制御整流器の構成要素であるバイポーラトランジスタに、ダイオードが逆並列に接続されているので、半導体制御整流器の正帰還作用が促進され、それにより電流駆動能力が増強されるとともにターンオン動作が促進される。したがって、装置は保護回路としての使用に適し、高い保護能力を発揮する。また、２個のバイポーラトランジスタの各々のベースとエミッタとが、抵抗素子を通じて接続されることにより、ベースの電位が固定されるので、半導体制御整流器の動作が安定する。また、２個のバイポーラトランジスタと２個の抵抗素子とダイオードとが、ＳＯＩ基板のＳＯＩ層に形成されているので、各素子を容易に完全分離することができる。また、これらの素子がＳＯＩ層に形成されても、ダイオードによる正帰還促進作用により、半導体制御整流器の電流駆動能力が増強され、かつターンオン動作が促進されるので、装置は保護回路としての使用に十分に適する。また、２個の抵抗素子が部分分離層と埋込絶縁膜とに挟まれたＳＯＩ層の部分に形成されているので、抵抗値を適度に大きく設定することが容易である。それにより、半導体制御整流器の動作を安定させると同時に、ターンオン動作を促進することができる。また、抵抗素子が形成されるＳＯＩ層の部分の幅、長さ、および不純物濃度を調整することにより、抵抗値を所望の大きさに調整することも容易である。また、別の２個の抵抗素子が設けられるので、半導体制御整流器の動作が安定する。また、これら別の２個の抵抗素子が形成されるＳＯＩ層の部分の幅、長さ、および不純物濃度を調整することにより、抵抗値を所望の大きさに調整することも容易である。また、別の２個の抵抗素子の抵抗が２個の抵抗素子の抵抗よりも低く設定されているので、半導体制御整流器のターンオン動作が促進される。また、不純物濃度を異ならせることによって、抵抗値が容易に調整される。
【０１４７】
第２の発明の装置では、２個のバイポーラトランジスタの各々が、ＭＯＳＦＥＴの寄生バイポーラトランジスタとして形成されるので、製造工程が容易であり、製造コストを節減することができる。
【０１４８】
第３の発明の装置では、２個のＭＯＳＦＥＴの各々のゲートがソースに接続されているので、半導体制御整流器の保持電圧が低減され、ターンオンが促進される。
【０１４９】
第４の発明の装置では、２個のＭＯＳＦＥＴの各々が、ゲートとソースとを接続する金属半導体化合物膜を有するので、ゲートが低抵抗で安定的にソースに短絡される。
【０１５０】
第５の発明の装置では、２個のＭＯＳＦＥＴの各々において、ゲートとソースとを接続する金属半導体化合物膜が、ボディをも接続するので、ボディ電位が低抵抗で安定的にソース電位に固定される。
【０１５１】
第６の発明の装置では、２個のバイポーラトランジスタが、ｐｎｐｎの順序で互いに連結した半導体層によって等価的に形成されているので、装置の寸法を縮小することができる。
【０１５２】
第７の発明の装置では、ダイオードがＢＣＧダイオードであるので、オン状態とオフ状態との間の遷移において、電圧の変化に対する電流の変化の割合が高く、スイッチング特性に優れる。このため、半導体制御整流器の正帰還作用がさらに促進される。
【０１５３】
第８の発明の装置では、ＢＣＧダイオードが、ソースおよびドレインの一方側とボディとを接続する金属半導体化合物膜を有するので、上記一方側とボディとが低抵抗で安定的に短絡される。ダイオードの抵抗が低減される結果、電流が増加するので、半導体制御整流器のスイッチング動作が速くなる。
【０１５４】
第９の発明の装置では、ＢＣＧダイオードが有する金属半導体化合物膜が、ゲートにも接続されているので、上記一方側とボディとゲートとが低抵抗で安定的に短絡される。
【図面の簡単な説明】
【図１】実施の形態１による半導体装置の斜視図である。
【図２】図１の装置のＸ１−Ｘ２切断線に沿った断面図である。
【図３】図１の装置のＹ１−Ｙ２切断線に沿った断面図である。
【図４】図１の装置の回路図である。
【図５】実施の形態１による別の装置例の断面図である。
【図６】図５の装置の回路図である。
【図７】実施の形態２による半導体装置の斜視図である。
【図８】図７の装置の回路図である。
【図９】実施の形態２による別の装置例の一部の斜視図である。
【図１０】図９の装置の回路図である。
【図１１】実施の形態３によるダイオードの断面図である。
【図１２】実施の形態３によるダイオードの別の例の断面図である。
【図１３】図１１のダイオードの第１例の製造方法の工程図である。
【図１４】図１１のダイオードの第１例の製造方法の工程図である。
【図１５】図１１のダイオードの第１例の製造方法の工程図である。
【図１６】図１１のダイオードの第１例の製造方法の工程図である。
【図１７】図１１のダイオードの第１例の製造方法の工程図である。
【図１８】図１１のダイオードの第１例の製造方法の工程図である。
【図１９】図１１のダイオードの第１例の製造方法の工程図である。
【図２０】図１１のダイオードの第２例の製造方法の工程図である。
【図２１】図１１のダイオードの第２例の製造方法の工程図である。
【図２２】図１１のダイオードの第２例の製造方法の工程図である。
【図２３】図１１のダイオードの第３例の製造方法の工程図である。
【図２４】図１１のダイオードの第３例の製造方法の工程図である。
【図２５】実施の形態３によるバイポーラトランジスタの断面図である。
【図２６】実施の形態４による半導体装置の斜視図である。
【図２７】図２６の装置のＤ１−Ｄ２切断線に沿った断面図である。
【図２８】図２６の装置のＥ１−Ｅ２切断線に沿った断面図である。
【図２９】図２６の装置のＦ１−Ｆ２切断線に沿った断面図である。
【図３０】図２６の装置の回路図である。
【図３１】実施の形態５による半導体装置の斜視図である。
【図３２】図３１の装置のＧ１−Ｇ２切断線に沿った断面図である。
【図３３】図３１の装置のＨ１−Ｈ２切断線に沿った断面図である。
【図３４】図３１の装置のＩ１−Ｉ２切断線に沿った断面図である。
【図３５】図３１の装置のＪ１−Ｊ２切断線に沿った断面図である。
【図３６】図３１の装置の回路図である。
【図３７】実施の形態５による別の装置例の斜視図である。
【図３８】図３７の装置のＫ１−Ｋ２切断線に沿った断面図である。
【図３９】実施の形態５によるさらに別の装置例の斜視図である。
【図４０】図３７の装置のＬ１−Ｌ２切断線に沿った断面図である。
【図４１】図３７の装置のＭ１−Ｍ２切断線に沿った断面図である。
【図４２】従来の半導体装置の斜視図である。
【図４３】図４２の装置の回路図である。
【図４４】図４２の装置の動作説明図である。
【図４５】従来の別の半導体装置の斜視図である。
【図４６】図４５の装置のＺ１−Ｚ２切断線に沿った断面図である。
【図４７】図４５の装置の回路図である。
【符号の説明】
６  ｐ層（チャネル，ボディ）、１３  ｐ+層（ボディ）、７  ｎ層（チャネル，ボディ）、１６  ｎ+層（ボディ）、３４  ｐ層３４（チャネル，ボディ）、２１  ｐ+層（ボディ）、４１  ｎ層４１（チャネル，ボディ）、４４  ｎ+層（ボディ）、８２  ｐ層（チャネル，ボディ）、８９  ｐ層（ボディ）、８７  ｐ+層（ボディ）、９１  ｎ層（チャネル，ボディ）、１０２  ｎ層（ボディ）、９６  ｎ+層（ボディ）、９７  ｐ層（チャネル，ボディ）、１０３  ｐ層（ボディ）、１０４  ｐ+層（ボディ）、２３，２７，３１，４６，８６，９５，１０１  ゲート、３５  ｎ層（ソース）、１１  ｎ+層（ソース）、３８  ｐ層（ソース）、１５  ｐ+層（ソース）、４０  ｎ層（ソース）、２０  ｎ+層（ソース）、５０  ｐ層５０（ソース）、４３  ｐ+層（ソース）、８３  ｎ+層（ソース）、９３  ｐ+層（ソース）、９８  ｎ+層（ソース）、３６  ｎ層（ドレイン）、１２  ｎ+層（ドレイン）、３７  ｐ層（ドレイン）、１４  ｐ+層（ドレイン）、３９  ｎ層（ドレイン）、１９  ｎ+層（ドレイン）、４９  ｐ層（ドレイン）、４２  ｐ+層（ドレイン）、８４  ｎ+層（ドレイン）、９２  ｐ+層、９９  ｎ+層（ドレイン）、６１，６２，７１，７，１６９，１７０，１８６，１８７，１８９，１９０  金属シリサイド膜（金属半導体化合物膜）、８１ａ，８１ｂ，８１ｃ，８１ｅ，８１ｆ，１１１ｃ，１１１ｄ，１１１ｅ，１１１ｆ部分分離層、４００，４０３，４０４  ＳＣＲ（半導体制御整流器）、４０１ＳＯＩ層、ＰＢ１〜ＰＢ４，ＮＢ１〜ＮＢ４  バイポーラトランジスタ、ＱＮ１〜ＱＮ３，ＱＰ１，ＱＰ２  ダイオード、Ｒ１〜Ｒ８  抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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