(57)【特許請求の範囲】
【請求項１】
各々が入射光をアナログ電気信号に変換して出力する、行列状に配列された複数の画素と、
前記複数の画素の各列に設けられ、前記画素からのアナログ電気信号をデジタル信号に変換し、該デジタル信号を出力端子から出力するＡＤ変換器と、を有する固体撮像装置の駆動方法であって、
前記固体撮像装置は、前記複数の画素の各列に設けられたレジスタ回路と、
前記ＡＤ変換器の出力端子と、該ＡＤ変換器と同一の画素の列に設けられたレジスタ回路の入力端子とを接続する、および、前記ＡＤ変換器の出力端子と、該ＡＤ変換器とは異なる前記複数の画素の列に設けられた前記レジスタ回路の入力端子とを接続する、または、前記レジスタ回路の出力端子と、該レジスタ回路とは異なる前記複数の画素の列に設けられた前記レジスタ回路の入力端子とを接続する接続手段と、
複数の前記レジスタ回路の出力端子の各々から出力された前記デジタル信号に演算処理を施して出力しうる演算処理装置と、を有し、
前記レジスタ回路は、前記ＡＤ変換器の前記出力端子もしくは該レジスタ回路とは異なる前記複数の画素の列に設けられた前記レジスタ回路の出力端子からのデジタル信号を入力端子に受けて、該デジタル信号を保持し、
水平間引き動作において、前記画素から信号を読み出す前記画素の列に設けられた前記レジスタ回路と、前記画素から信号を読み出さない前記画素の列に設けられた前記レジスタ回路とは、前記画素から信号を読み出す画素の列の、互いに異なる行の画素に基づくデジタル信号を保持し、
前記複数の画素の第１の行の画素に基づくデジタル信号を前記レジスタ回路から出力させる動作を、前記複数の画素の第２の行の画素に基づくアナログ電気信号を前記ＡＤ変換器に入力するあるいは前記ＡＤ変換器により変換する動作と並行して行わせることを特徴とする固体撮像装置の駆動方法。
【請求項２】
前記固体撮像装置は、前記複数の画素の列に対応して設けられた保持容量と、
隣接する列の保持容量を電気的に接続しうるスイッチと、をさらに有し、
前記スイッチを導通させることで前記保持容量を電気的に接続させ、
該電気的に接続された複数の前記保持容量に保持された前記アナログ電気信号を前記ＡＤ変換器にデジタル信号に変換させること
を特徴とする請求項１に記載の固体撮像装置の駆動方法。
【請求項３】
複数の前記レジスタ回路の各々に保持された前記デジタル信号は、同一の前記行の複数の画素に基づくデジタル信号であることを特徴とする請求項２に記載の固体撮像装置の駆動方法。
【請求項４】
前記演算処理は、加算、減算、及び平均化の少なくとも一つを含むことを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に、列毎にＡＤ変換回路を有し、得られた複数のデジタル信号に演算処理を施すことを特徴とした固体撮像装置及び固体撮像装置の駆動方法に関する。
【背景技術】
【０００２】
従来の固体撮像装置においては、動画などの高速動作を必要とする用途では、行列状に配列された画素のうち、例えば各画素で入射光を変換したアナログ電気信号を１列おきに読み出す、いわゆる水平間引き読み出し（以下、水平間引き動作と同義）が知られている。
【０００３】
また、ＡＤ変換回路を画素の列毎に設け、デジタル化した信号を演算処理することが特許文献１に開示されている。具体的には、１画素列あたり２つのレジスタ回路を設け、同一画素の２つの異なる信号レベルを記憶した後、デジタル領域で両者の差分を演算するイメージセンサについての記載がある。
【特許文献１】特開２００６−０２５１８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述の特許文献１に開示されるような回路構成で水平間引き動作を行い、複数のレジスタ回路にそれぞれ保持される信号で演算を行うと、間引かれる、すなわち読み出されない列のＡＤ変換器及びレジスタ回路は動作に関与しない状態になる。これは、回路の利用効率の面で検討の余地がある。
【課題を解決するための手段】
【０００５】
上記課題を解決するための本発明は、各々が入射光をアナログ電気信号に変換して出力する、行列状に配列された複数の画素と、前記複数の画素の各列に設けられ、前記画素からのアナログ電気信号をデジタル信号に変換し、該デジタル信号を出力端子から出力するＡＤ変換器と、を有する固体撮像装置の駆動方法であって、前記固体撮像装置は、前記複数の画素の各列に設けられたレジスタ回路と、前記ＡＤ変換器の出力端子と、該ＡＤ変換器と同一の画素の列に設けられたレジスタ回路の入力端子とを接続する、および、前記ＡＤ変換器の出力端子と、該ＡＤ変換器とは異なる前記複数の画素の列に設けられた前記レジスタ回路の入力端子とを接続する、または、前記レジスタ回路の出力端子と、該レジスタ回路とは異なる前記複数の画素の列に設けられた前記レジスタ回路の入力端子とを接続する接続手段と、複数の前記レジスタ回路の出力端子の各々から出力された前記デジタル信号に演算処理を施して出力しうる演算処理装置と、を有し、前記レジスタ回路は、前記ＡＤ変換器の前記出力端子もしくは該レジスタ回路とは異なる前記複数の画素の列に設けられた前記レジスタ回路の出力端子からのデジタル信号を入力端子に受けて、該デジタル信号を保持し、水平間引き動作において、前記画素から信号を読み出す前記画素の列に設けられた前記レジスタ回路と、前記画素から信号を読み出さない前記画素の列に設けられた前記レジスタ回路とは、前記画素から信号を読み出す画素の列の、互いに異なる行の画素に基づくデジタル信号を保持し、前記複数の画素の第１の行の画素に基づくデジタル信号を前記レジスタ回路から出力させる動作を、前記複数の画素の第２の行の画素に基づくアナログ電気信号を前記ＡＤ変換器に入力するあるいは前記ＡＤ変換器により変換する動作と並行して行わせることを特徴とする固体撮像装置の駆動方法である。
【発明の効果】
【０００６】
本発明によれば、水平間引き動作を行い、複数のレジスタ回路に保持されるデジタル信号を用いて演算を行う場合でも、動作に関与しないレジスタ回路の数を低減でき、回路の利用効率を向上させることができる。
【発明を実施するための最良の形態】
【０００７】
以下では、本発明に係る実施の形態を説明する。
【実施例１】
【０００８】
最初に本発明の一実施形態に係る固体撮像装置の回路構成を説明する。次に、水平間引き動作において、読み出す列のレジスタ回路に保持されたデジタル信号を、読み出さない列のレジスタ回路に転送して、同列の異なる行の画素に基づく複数のデジタル信号に演算処理を施す動作を説明する。
【０００９】
図１は、本発明の一実施形態に係る固体撮像装置を表すブロック図である。画素部１００には、その各々が入射光を電荷に変換する光電変換素子を含み、アナログ電気信号として出力する画素１０３が行列状に水平６画素、垂直４画素で配列されている。一行を構成する画素１０３は行選択線１０４で共通に垂直走査回路１０１と接続されており、選択された行選択線１０４に接続された６画素が同時に選択される。行選択信号をＰｖ１からＰｖ４まで順次ハイにすることで１行目から４行目までの画素を順次選択する。
【００１０】
行選択線１０４によって選択された行の画素から出力されるアナログ電気信号は、一列の画素が共通に接続される垂直出力線１０５を介して、１列ごとに設けられたＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路１１４に入力される。ＣＤＳ回路１１４は、アナログ電気信号に含まれるノイズレベルと、信号レベルとの差分処理を行うことでノイズキャンセルを行う。図１では垂直出力線１０５が直接ＣＤＳ回路に接続されているが、画素部１００と、ＣＤＳ１１４との間に、画素からのアナログ電気信号を増幅するための増幅器を接続し、アナログ電気信号に重畳されるノイズ成分の影響を低減してもよい。ノイズキャンセルされた各列のアナログ電気信号は、１列毎に設けられているＡＤ変換器（ＡＤＣ）１０６に入力される。ＡＤＣ１０６に入力されたアナログ電気信号は、デジタル信号へと変換される。デジタル信号は、ＡＤ変換器の出力端子から出力され、画素の１列毎に設けられたレジスタ回路１０７はこれを入力端子に受けて保持する。
【００１１】
レジスタ回路１０７に保持されたデジタル信号は、水平走査回路１０２でレジスタ回路１０７を適宜選択することでレジスタ回路１０７の出力端子から水平出力線に出力される。例えば、水平走査回路１０２が列選択信号をＰｈ１４、Ｐｈ２４、・・・の順番でハイに遷移させると、各レジスタ回路に保持されているデジタル信号は、レジスタ回路１乃至レジスタ回路６から水平出力線１１２に順次出力される。水平出力線１１２に出力されたデジタル信号は、セレクタ１１０を介して出力される。
【００１２】
また、水平走査回路１０２は、列選択信号Ｐｈ１５、Ｐｈ２５、・・・の順番でハイにすることで、レジスタ回路１乃至６の各々に保持されたデジタル信号を順次水平出力線１１３に出力させる。水平出力線１１２及び１１３にデジタル信号を同時に出力すると、水平出力線１１２及び１１３が並列に接続されている演算処理装置である演算回路１０９において、両デジタル信号で加算、減算、平均化などの演算処理を施す。そして、その演算結果をセレクタ１１０を介して出力する。ここでは２本の水平出力線が演算回路１０９に接続されているが、３本以上の水平出力線を接続する、すなわち３以上のデジタル信号に対して演算を施す構成であっても良い。
【００１３】
本実施形態では、水平出力線１１２と水平出力線１１３とに読み出された２つのデジタル信号に演算処理を施して得られた信号と、水平出力線１１２に読み出された演算処理を施されていないデジタル信号と、をセレクタ１１０によって選択して出力している。
【００１４】
本実施形態では、水平６画素列を、３画素列毎に２つのブロックとしているが、ブロックあたりの画素列を増やしたり、３以上のブロックに分割したりしても、本発明の効果は変わらない。
【００１５】
図１に係る固体撮像装置の画素およびＣＤＳ回路のより具体的な構成例を図２に示すとともに、図３を用いてその動作を説明する。
【００１６】
画素は入射光に基づいて電荷を蓄積する、光電変換部であるフォトダイオードＰＤを持つ。フォトダイオードＰＤに蓄積された電荷は、転送スイッチＴＸを介してフローティングディフュージョン部ＦＤに転送される。フローティングディフュージョン部ＦＤは、増幅部ＳＦの入力端子と同じノードであり、このノードの電位はリセットスイッチＲＥＳが導通状態になると電源Ｖｃｃに基づいてリセットされる。ここでは、増幅部ＳＦはＭＯＳトランジスタであり、そのゲート端子が入力端子となる。選択スイッチＳＥＬが導通状態になると増幅部ＳＦのＭＯＳトランジスタと定電流源Ｉとでソースフォロワ回路を形成し、入力端子の電位に応じた電位が垂直出力線ＶＬに現れる。転送スイッチＴＸ、リセットスイッチＲＥＳ、および選択スイッチＳＥＬに供給される信号Ｐｔｘ、Ｐｒｅｓ、およびＰｓｅｌは、例えば垂直走査回路から供給されるもので、信号Ｐｓｅｌは図１における行選択信号Ｐｖｎ（ｎは自然数）に対応する。なお、転送スイッチＴＸ、リセットスイッチＲＥＳ、および選択スイッチＳＥＬの各スイッチは、増幅部ＳＦと同様にＭＯＳトランジスタで構成しても良い。
【００１７】
ＣＤＳ回路は、クランプ容量Ｃ０と、演算増幅器ＡＭＰとを含み、演算増幅器の反転入力端子と出力端子との間には帰還容量ＣｆとスイッチＰｃ０ｒとが並列に設けられている。
【００１８】
図３は、後述する水平ブランキング期間とＡＤ変換期間とを含む期間における動作を示すタイミング図であり、ここで説明する動作に先立って、フォトダイオードＰＤには入射光に基づいて発生した電荷が蓄積されているものとする。
【００１９】
時刻ｔ１に信号Ｐｒｅｓがハイレベルからローレベルに遷移することで、フローティングディフュージョン部のリセットが終了する。また、信号Ｐｃ０ｒがハイレベルに遷移し、演算増幅器ＡＭＰの反転入力端子と出力端子とがショートされる。これにより、帰還容量Ｃｆに保持された電圧がリセットされる。
【００２０】
続く時刻ｔ２に、信号Ｐｓｅｌがハイレベルとなると、選択スイッチＳＥＬが導通状態となり、画素からの信号が垂直出力線ＶＬに現れる状態、すなわち画素が選択状態となる。この時点では、フローティングディフュージョン部ＦＤをリセットした直後のＦＤの電位に応じた電位が信号線ＶＬに現れる。
【００２１】
時刻ｔ３に信号Ｐｃ０ｒがローレベルになると、フローティングディフュージョン部ＦＤをリセットしたことによるレベルがクランプ容量Ｃ０によりクランプされる。ここで、クランプ容量の、演算増幅器の反転入力端子に接続された側の端子は、演算増幅器の仮想接地によりＶｃ０ｒになる。
【００２２】
時刻ｔ４に信号Ｐｔｘがハイレベルとなると、フォトダイオードＰＤに蓄積された電荷がフローティングディフュージョン部ＦＤに転送され、これに応じて垂直出力線の電位が変動する。フローティングディフュージョン部ＦＤをリセットしたことによるレベルがクランプ容量Ｃ０によりクランプされているので、演算増幅器の反転入力端子には、垂直時刻ｔ３における垂直出力線ＶＬの電位からの変動分のみが入力される。これにより、フローティングディフュージョン部をリセットしたことによって生じた成分や、増幅部ＳＦが固有に持っている成分を含むノイズ成分を低減することができ、ＣＤＳ回路の後段に設けられたＡＤＣにはノイズ成分の少ない信号が伝達される。また、図２に示すＣＤＳ回路の構成によればクランプ容量Ｃ０と帰還容量Ｃｆの容量値の比で決まるゲインをかけることができるので、Ｓ／Ｎ比の向上にも有利である。
【００２３】
信号Ｐｔｘがローレベルに遷移した後の時刻ｔ５において信号Ｐｒｅｓが再びハイレベルになると、フローティングディフュージョンに蓄積された電荷が電源Ｖｃｃによってリセットされる。
【００２４】
時刻ｔ６に信号Ｐｔｘがハイレベルになると、フォトダイオードＰＤも電源Ｖｃｃによってリセットされる。そして、信号Ｐｔｘがローレベルに遷移するとフォトダイオードＰＤには入射光に応じた電荷が蓄積され始める。
【００２５】
時刻ｔ７に信号Ｐｓｅｌがローレベルになると、当該画素の選択状態が解除される。また、時刻ｔ６に行われるフォトダイオードＰＤをリセットする動作は、用途に応じて信号Ｐｓｅｌがローレベルに遷移した後に行っても良い。例えばフォトダイオードＰＤによる電荷の蓄積時間を短くしたいのであれば、信号Ｐｓｅｌがローレベルに遷移した後にすればよいし、逆に、蓄積時間を長くしたいのであれば、フォトダイオードＰＤのリセットのために信号Ｐｔｘをハイレベルにしなくても良い。
【００２６】
図２に示すＣＤＳ回路からは、時刻ｔ４から時刻ｔ５までの期間にのみ、ノイズ成分が低減された信号が出力される。したがってこの期間にＡＤ変換動作を行う必要がある。ただし、例えばＡＤＣがサンプルホールド回路を備えていれば、時刻ｔ４から時刻ｔ５までの期間に、ＣＤＳ回路の出力を保持することができるので、時刻ｔ７以降にＡＤ変換動作を行うことができる。
【００２７】
図４に示すタイミングチャートは、図１に示す固体撮像装置において、水平間引き動作を行いつつ、同一列の２画素の信号を加算する動作を表すものである。以下、図４に則して説明する。初期状態として、レジスタ回路１乃至レジスタ回路６に書き込まれているデータは０とする。
【００２８】
ここでは画素１１から画素４１が含まれる画素列に着目して説明する。まず、行選択信号Ｐｖ１がハイとなり、１行目の読み出し期間の動作が開始する。ステータスの水平ブランキング中には、画素１１からアナログ電気信号が垂直出力線１０５に出力され、ＣＤＳ１にてノイズキャンセルされる。ノイズキャンセルされた信号は、ＡＤ変換ステータスでＡＤＣ１によってＡＤ変換され、デジタル信号として出力される。ライトステータスでは、列選択信号Ｐｈ１１がハイレベルに遷移することでＡＤＣ１がレジスタ回路１と接続され、デジタル信号はレジスタ回路１に書き込まれる。
【００２９】
続いて、行選択信号Ｐｖ１のローレベルへの遷移と入れ替わりに行選択信号Ｐｖ２がハイレベルとなり、２行目の画素の読み出し動作が開始する。２行目の水平ブランキングステータスにおいては、２行目の画素の読み出しと並行して、レジスタ回路１からレジスタ回路２への転送動作が行われる。まず列選択信号Ｐｈ２３がハイになり、レジスタ回路２に保持されているデジタル信号（ここでは０）がレジスタ回路３へ転送される。次に、列選択信号Ｐｈ１３がハイとなり、レジスタ回路１に保持されていた画素１１に基づくデジタル信号がレジスタ回路２へ転送される。
【００３０】
水平ブランキングステータスにおいてＣＤＳ１でノイズキャンセルされた画素２１からのアナログ電気信号は、ＡＤ変換ステータスでデジタル信号に変換されてから、続くライトステータスで列選択信号Ｐｈ１１のハイへの遷移によりレジスタ回路１に書き込まれる。レジスタ１への書き込みが終了し、行選択信号Ｐｖ２がローレベルとなり、２行目の動作が終了する。
【００３１】
３行目の動作は行選択信号Ｐｖ３のハイレベルへの遷移によって開始し、水平ブランキングステータスで、レジスタ回路２に保持されたデジタル信号、すなわち画素１１に基づくデジタル信号がレジスタ３へ転送される。その後、列選択信号Ｐｈ１３のハイレベルへの遷移によりレジスタ回路１に保持されたデジタル信号、すなわち画素２１に基づくデジタル信号がレジスタ２へ転送される。同じく３行目の水平ブランキングステータスでは、画素３１からのアナログ電気信号が垂直出力線１０５に読み出され、ＣＤＳ１でノイズキャンセルされる。ノイズキャンセルされたアナログ電気信号はＡＤ変換ステータスにおいてＡＤＣ１でデジタル信号に変換されて出力され、ライトステータスでレジスタ回路１に書き込まれる。
【００３２】
続く水平転送のステータスでは、列選択信号Ｐｈ１４及びＰｈ３５が同時にハイになり、レジスタ回路１及び３に保持された信号、すなわち画素３１及び１１に基づくデジタル信号がそれぞれ水平出力線１１２及び１１３に出力される。演算回路１０９に並列に入力された２つのデジタル信号は演算回路１０９の内部で加算されて、セレクタ１１０を介して出力される。ここでセレクタ１１０から出力される信号を模式的に表したものが図４の出力信号で、例えば１１＋３１は、画素１１に基づくデジタル信号と画素３１に基づくデジタル信号を加算したものが出力されていることを表している。
【００３３】
４行目以降の動作においても３行目と同様の動作が繰り返され、同じ列の画素に基づくデジタル信号を１行おきに加算して出力する。このような１行おきの加算は、例えばベイヤー配列のように２×２の繰り返し単位を持つカラーフィルタが画素部の上に設けられている場合に、同じ色の画素からの信号同士を加算する場合に用いることができる。
【００３４】
上記では水平６画素のうち左側３列に着目して説明した。水平転送ステータスにおいてレジスタ回路４及び６に保持されたデジタル信号を水平出力線１１２及び１１３に出力させるタイミングが、左側のそれとは異なっている以外は、右側の３列も左側のブロックと同じタイミングで動作を行う。ここでは、加算を例にとって説明したが、演算回路１０９で行われる演算は、平均化処理や差分処理であっても良い。
【００３５】
次に、図１に示す固体撮像装置の駆動方法において、間引きも加算も行わずに出力する場合の動作を、図５を用いて説明する。この駆動方法は、静止画撮影等で、高い解像度が求められる場合に行う駆動方法である。
【００３６】
全ての画素から信号を読み出す本駆動方法においては、各行の読み出し期間中に水平転送動作が行われる。まず、１行目の水平ブランキング及びＡＤ変換ステータスでは、１行目の画素からのアナログ電気信号が、ＣＤＳでノイズキャンセルされ、ＡＤＣからノイズキャンセルされたデジタル信号として出力される。
【００３７】
次のライトステータスでは列選択信号Ｐｈ１１、Ｐｈ２１、・・・が同時にハイになり、各列のＡＤＣから出力されるデジタル信号が各列のレジスタ回路に保持される。
【００３８】
続く水平転送ステータスにおいて、列選択信号Ｐｈ１４、Ｐｈ２４、・・・が順番にハイとなり、各レジスタ回路に保持されたデジタル信号が水平出力線１１２へ順次出力される。水平出力線１１２に出力されたデジタル信号は、セレクタ１１０を介して固体撮像装置の外部へと出力される。
【００３９】
２行目以降についても同様に動作を行うことで、図１に示す固体撮像装置において全画素の信号を順次出力することができる。
【００４０】
一般に、動画のように高いフレームレートで画像を得ることが求められる用途においては、固体撮像装置からの出力を高速にすることが要求される。これに対して、以上で説明した駆動方法では、水平ブランキング期間、ＡＤ変換期間、ライト期間および水平転送期間は、互いに重なることなく時間的に連続して行っている。そのため、信号の出力を高速にするためには、各期間で行われる動作を高速に行うことも考えられるが、別の手法として、複数の動作を時間的に重ねて行うことが考えられる。
【００４１】
図６は、本実施例に係る固体撮像装置の概略構成を示すブロック図である。図１に示した概略構成から、ここで説明する動作に関与しない配線を省略しており、各レジスタ回路に保持されたデジタル信号は水平出力線を介してＯＵＴから出力される。図１の構成では、各レジスタ回路は２本の水平出力線に信号を出力し得たが、ここでは説明の簡略化のために省略している。また、演算回路も省略しており、図６に示すＯＵＴは、図１におけるセレクタを介して出力される経路に相当すると考えても良い。また、図１においてはＡＤ変換器と対応する列のレジスタ回路との接続を信号Ｐｎ１（ｎは１〜６）によりアクティブに制御していたが、説明を簡単にするために常に接続される構成にした。図１の構成において、信号Ｐｈｎ１を常時ハイレベルに保っても同様の状態になる。図１に示した構成との更なる相違点は、画素が４行×８列となっている点だが、本質的な相違ではなく画素数は任意に設定して構わない。
【００４２】
図６に係る固体撮像装置の駆動方法を、図７を用いて説明する。ここでは、偶数列の画素に基づく信号を用いないような、１列おきの水平間引き読み出し動作を説明する。
【００４３】
まず、行選択信号Ｐｖ１がハイレベルとなる期間のうち、水平ブランキング期間において、１行目の画素に基づく信号が、それぞれの画素に対応するＣＤＳ回路へと入力される。そして、続くＡＤ変換期間において、各ＣＤＳ回路で処理されたアナログ電気信号がそれぞれのＣＤＳ回路に対応するＡＤ変換器でデジタル信号に変換される。図６に示した構成では、ＡＤ変換器とそれに対応する列のレジスタ回路とは常に接続されているので、図４や５におけるライト期間は省略されている。ここでは水平間引き読み出しをしているので、例えば偶数列のＡＤ変換器が動作しないように電源を遮断したり、供給する電源をオフにしたりすることでＡＤ変換器がＡＤ変換動作を行わない非動作状態にして消費電力の低減を図ってもよい。供給する電源の制御は、制御部であるのタイミング制御回路部により行うことが考えられる。
【００４４】
レジスタ転送期間において、信号Ｐｈ１２、Ｐｈ３２、Ｐｈ５２、およびＰｈ７２がパルス状にハイレベルになると、奇数列のレジスタ回路に保持されたデジタル信号が、それぞれ偶数列のレジスタ回路へと転送される。
【００４５】
その後、水平転送期間に信号Ｐｈ２１、Ｐｈ４１、Ｐｈ６１およびＰｈ８１が順次ハイレベルとなることにより、偶数列のレジスタ回路に保持された１行目の画素に基づくデジタル信号が出力される水平出力線を介してＯＵＴから出力される。
【００４６】
図４に係る動作と異なるのは、１行目の画素に係るレジスタ転送期間および水平転送期間における動作が、２行目の画素に係る水平ブランキング期間およびＡＤ変換期間における動作と並行して行われる点である。つまり、第１の行である１行目の画素に基づくデジタル信号をレジスタ回路から出力する動作と、第２の行である２行目の画素に基づくアナログ電気信号をＡＤＣに入力する動作およびＡＤ変換する動作とを並行して行っている。水平ブランキング期間においてはＡＤ変換動作が行われないので、２行目の画素に係る水平ブランキング期間を１行目の画素に係るレジスタ転送期間及び水平転送期間と並行に行っても、レジスタ回路１に保持されたデジタル信号が上書きされることはない。そして、レジスタ回路１に保持されたデジタル信号をレジスタ回路３に転送した後であれば、２行目の画素に係るＡＤ変換動作を１行目の画素に係る水平転送期間中に行うことができる。
【００４７】
また、２行目および３行目の画素に係る動作も同様に一部が時間的に重複して行われる。図４に係る動作では、ある行の画素に基づくデジタル信号が出力されてから次の行の画素に基づくデジタル信号が出力されるまでに、信号が出力されない期間が存在していたが、図７に係る動作によれば、複数の行の画素に基づくデジタル信号が途切れなく出力される。したがって、図４に係る動作よりも高速に信号をえることができ、動画のように高いフレームレートでの撮影が求められる用途には特に好適に用いることができる。
【００４８】
以上で説明した本発明の一実施形態によれば、レジスタ回路の出力端子と、このレジスタ回路とは異なる画素の列に設けられたレジスタ回路の入力端子とを接続する接続手段を有する。そのため、水平間引き加算動作を行う場合に、従来と比較して動作に関与しないレジスタ回路の数を低減でき、回路の利用効率を向上させることができる。なお、本実施例において接続手段とは、図１において、ｎ列目の画素について、列選択信号Ｐｈｎ１、Ｐｈｎ２、またはＰｈｎ３がハイになった時に導通する経路を指し、図６においては列選択信号Ｐｈｎ２がハイレベルになることで導通する経路を指す。また、図５に示した駆動を行うことで、図１に示した固体撮像装置において、全画素の信号を読み出すことが可能となる。
【実施例２】
【００４９】
図８および図７を用いて本発明の別の実施例を説明する。図８は、本実施例に係る固体撮像装置の構成例を示す図であり、図９は、図８の構成に係る動作を説明するためのタイミング図である。
【００５０】
まず、図１に示した構成との相違点を説明する。図８の構成では、画素に対してカラーフィルタを設けており、その配列がベイヤー配列となっている。図中、Ｒ、Ｇ、Ｂで示したのは、それぞれ赤（Ｒｅｄ）、緑（Ｇｒｅｅｎ）、青（Ｂｌｕｅ）のカラーフィルタであることを示し、Ｃ色（ＣはＲ、Ｇ、Ｂのいずれか）のカラーフィルタが配された画素を便宜的にＣ画素と呼ぶ。ベイヤー配列のカラーフィルタでは、異なる配色パターンの列が交互に並んでいる。図８の構成においては、同じ配色パターンの画素に基づく信号は１つの出力経路から出力できるようになっている。つまり、Ｒ画素およびＧ画素からなる奇数列目の画素に基づく信号はＯＵＴ１から出力され、Ｇ画素およびＢ画素からなる偶数列目の画素に基づく信号はＯＵＴ２から出力される。さらに別の相違点として、ＣＤＳ回路とＡＤＣとの間に保持容量が設けられ、さらに、同じ出力経路に接続される列の保持容量であって、隣接する列の保持容量同士を接続するためのスイッチが設けられている。
【００５１】
次に、図９を参照しながら動作を説明する。ここでは説明の簡単のために、特に１列目と３列目の画素に着目して説明を勧める。
【００５２】
まず、行選択信号Ｐｖ１がハイレベルとなる期間では、１行目の画素が選択状態となり、その水平ブランキング期間においては、画素から出力されるアナログ電気信号がＣＤＳ回路にてノイズ成分を低減される。ＣＤＳ回路から出力された信号は、対応する列に設けられた保持容量に保持される。
【００５３】
続くＡＤ変換期間において信号ｈａｄｄ＿ｅｎがハイレベルとなると、１列目と３列目の画素に対応して設けられた保持容量が電気的に接続された状態となる。１列目と３列目の画素に対応して設けられた保持容量は互いに容量値が等しいので、信号ｈａｄｄ＿ｅｎがハイレベルになることで、２つの保持容量のそれぞれに蓄積されていた信号の平均のレベルが保持されることになる。この平均のレベルがＡＤＣ１によってＡＤ変換され、変換結果がデジタル信号としてレジスタ回路１に書き込まれる。
【００５４】
次に、レジスタ転送期間において、信号Ｐｈ１２がハイレベルに遷移するとレジスタ回路１に保持されたデジタル信号がレジスタ回路３へと転送される。そして、水平転送期間では、信号Ｐｈ３１がハイレベルとなることで、レジスタ回路３に保持されていた、Ｒ画素１１及びＲ画素１３に基づく信号の平均レベルに対応したデジタル信号がＯＵＴ１から出力される。
【００５５】
これ以降、任意のｎ行目及びｎ＋１行目の画素に係る動作も同様にして行うことで、図５に示す動作よりも高速に固体撮像装置から信号を読み出すことができる。
【００５６】
なお、信号ｈａｄｄ＿ｅｎは垂直走査回路や、後述するタイミング制御回路部から供給される。また、本実施例では１列目と３列目の画素に基づく信号を平均化する場合を例にとって説明したが、さらに５列目の画素や７列目の画素に基づく信号を平均化できるような構成にしてもよく、用途に応じて適宜定めればよい。この他、本実施例では例えばＡＤＣ３が動作に関与していないが、動作に関与しないＡＤＣについては、電源を遮断したり、供給する電源をオフにしたりすることでＡＤ変換器がＡＤ変換動作を行わない非動作状態にして消費電力の低減を図ってもよい。供給する電源の制御は、制御部であるのタイミング制御回路部により行うことが考えられる。
【００５７】
実施例１で説明した駆動方法では、水平間引き動作を行っているので、間引かれた画素に基づく情報は失われてしまう。これに対して、本実施例で説明した駆動方法では、信号を平均化しているので情報は失われず、得られる画像がより高画質になるという利点がある。本実施例において接続手段とは、図８において列選択信号Ｐｈｎ２がハイレベルになることで導通する経路を指す。
【実施例３】
【００５８】
本発明のさらに別の実施例を説明する。
【００５９】
図１０は本実施例に係る固体撮像装置の概略構成を示すブロック図である。図１に示した概略構成から、ここで説明する動作に関与しない配線を省略しており、各レジスタ回路に保持されたデジタル信号は水平出力線を介してＯＵＴ１及びＯＵＴ２から出力される。
【００６０】
実施例２と異なるのは、レジスタ回路から別のレジスタ回路へのデジタル信号の転送が行われずに、ＡＤＣから別の列のレジスタ回路にデジタル信号を書き込む構成になっている点である。また、ここでは同じ配色パターンの列であって、隣り合う３列の画素の信号を平均化する場合を例に取っている。
【００６１】
水平ブランキング期間における動作は実施例２と同様であるので説明を省略する。１行目の画素に着目すると、ＡＤ変換期間において信号ｈａｄｄ＿ｅｎがハイレベルになることで、１、３、５列目の画素に基づくアナログ電気信号の平均レベルが、対応する列の３つの保持容量に保持される。実施例２では、ＡＤＣ１でＡＤ変換した結果のデジタル信号を同じ列のレジスタ回路１に書き込んでいた。これに対して本実施例では、１行目の画素に係るＡＤ変換期間では信号Ｐｈ１２、Ｐｈ３２、及びＰｈ５１をハイレベルにすることでレジスタ回路５に書き込む。つまり、ＡＤ変換器とは異なる列の画素に対応して設けられたレジスタ回路にデジタル信号が保持される。
【００６２】
２行目の画素に係るＡＤ変換期間では、１行目の画素に係る水平転送期間の動作と並行して、２行目の３つの画素に基づくアナログ電気信号の平均レベルがＡＤＣ１によりＡＤ変換され、レジスタ回路２に保持される。そして、３行目の画素に係るＡＤ変換期間では、２行目の画素に係る水平転送期間の動作と並行して、３行目の３つの画素に基づくアナログ電気信号の平均レベルがＡＤＣ１によりＡＤ変換され、レジスタ回路１に保持される。
【００６３】
本実施例によれば、実施例２で設けていたレジスタ転送期間が不要になるので、さらなる高速化が実現できるという利点がある。
【００６４】
なお、ＡＤＣ３やＡＤＣ５などの動作に関与しないＡＤＣについては、電源を遮断したり、供給する電源をオフにしたりすることでＡＤ変換器がＡＤ変換動作を行わない非動作状態にして消費電力の低減を図ってもよい。供給する電源の制御は、制御部であるのタイミング制御回路部により行うことが考えられる。本実施例における接続手段とは、図１０において列選択信号Ｐｈｎ２がハイレベルになることで導通する経路を指す。
【実施例４】
【００６５】
本発明の実施例４に係る撮像システム２００の概略構成及び概略動作を、図１１を用いて説明する。図１１は、本実施例に係る撮像システム２００の構成図である。
【００６６】
撮像システム２００は、光学系１１０、固体撮像装置１２０、及び、信号処理部１８０を備える。信号処理部１８０は、信号処理回路部１３０、記録／通信部１４０、タイミング制御回路部１５０、システムコントロール回路部１６０、及び、再生／表示部１７０を含む。
【００６７】
光学系１１０は、固体撮像装置１２０の撮像面である画素配列へ被写体の像を形成する。
【００６８】
固体撮像装置１２０は、例えば実施例１に係る固体撮像装置である。固体撮像装置１２０は、画素配列に形成された被写体の像を画像信号に変換する。固体撮像装置１２０は、その画像信号を画素配列から読み出して信号処理回路部１３０へ出力する。
【００６９】
信号処理回路部１３０は、予め決められた方法にしたがって、固体撮像装置１２０から供給された画像信号に対して、例えば、画像データの圧縮処理のような信号処理を行う。信号処理回路部１３０は、信号処理された画像データを記録／通信部１４０及び再生／表示部１７０へ供給する。
【００７０】
記録／通信部１４０は、信号処理回路部１３０から供給された画像データを、不図示の記録媒体に記録したり、同じく不図示の外部装置へ送信したりする。あるいは、記録／通信部１４０は、記録媒体から画像データを読み出して再生／表示部１７０へ供給したり、不図示の入力部から所定の指示を受け取ってシステムコントロール回路部１６０へ供給したりする。
【００７１】
再生／表示部１７０は、信号処理回路部１３０又は記録／通信部１４０から供給された画像データを、表示デバイスに表示する。
【００７２】
制御部であるタイミング制御回路部１５０は、固体撮像装置１２０を駆動するタイミングを制御するための制御信号を供給するもので、モード切り換える手段としての役割を有する。例えば、第１の駆動モードとして水平間引き動作や水平加算動作を行うための信号を供給したり、第２の駆動モードとして、より多くの画素から信号を読み出するための信号を供給したりする。
【００７３】
システムコントロール回路部１６０は、所定の指示の情報を記録／通信部１４０から受け取る。システムコントロール回路部１６０は、所定の指示に応じて、光学系１１０、記録／通信部１４０、再生／表示部１７０、及びタイミング制御回路部１５０を制御する。例えば、全画素読み出しモードや間引き読み出しモードで、光学系１１０、記録／通信部１４０、再生／表示部１７０、及びタイミング制御回路部１５０をそれぞれのモードに応じて制御する。
【００７４】
操作部１９０は、例えばユーザーが操作するスイッチなどであり、ユーザーの操作に応じた信号がシステムコントロール回路部１６０に供給される。システムコントロール回路部１６０は操作部１９０からの信号を受けると、例えば予め記憶されたプログラムにしたがってどのような駆動モードで撮像装置を含む撮像システムを駆動するかを決定する。そして、システムコントロール回路部１６０は決定した駆動モードに対応する動作を行うようにタイミング制御回路部１５０、記録／通信部１４０、再生／表示部１７０に対して信号を出力する。この信号を受けてタイミング制御回路部１５０は、上述の各実施例で説明したような動作を行わせるための制御信号を出力する。
【００７５】
本実施例によれば、間引き動作時において、信号を読み出されない画素の列に設けられたレジスタ回路にデジタル信号を保持させることができる。これにより、水平間引き動作を行う場合に、動作に関与しないレジスタ回路の数を低減でき、回路の利用効率を向上させながら、加算、平均、減算（差分）といった演算処理を実現できる。
【００７６】
上述の実施例ではいずれも、固体撮像装置の内部に演算回路１０９及びセレクタ１１０とが含まれる構成を挙げてきたが、これらは必ずしも固体撮像装置１２０の内部に設ける必要はない。例えば、図１１において、信号処理回路部の中に設けられてもよい。この場合には、固体撮像装置１２０の半導体基板上の面積を低減でき、なおかつ、上述した効果が得られる。本発明において重要な点として、水平間引き動作を行う場合に、信号を読み出されない画素の列に設けられたレジスタ回路にデジタル信号を保持させることができる構成を有していることがある。本発明において重要であるもう一つの点としては、タイミング制御回路部１５０から出力される制御信号に基づいて、第１の駆動モードとしての動作と、第２の駆動モードとしての動作を行わせることができる点である。これにより、例えば高いフレームレートで画像を取得する用途においては第１の駆動モードにより、信号が読み出されない画素に対応する列のレジスタを有効に利用できるとともに、高解像度の画像を得られるような第２の駆動モードに切り換えることが可能となる。特に、第１の駆動モードで動画像を、第２の駆動モードで静止画像を好適に取得することができる。例えば第１の駆動モードとして、第１の行の画素に係る水平ブランキング期間やＡＤ変換期間における動作を、第２の行の画素に係る水平転送期間における動作と並行して行う動作を行えば、動画像のフレームレートを向上しうる。
【００７７】
ところで、画素から信号を読み出さない列のＡＤ変換器は動作に関与しない。そこで、水平間引き動作において、信号が読み出されない列のＡＤ変換器に供給される電源をオフにすることで、消費電力の低減が図れる。例えば、電源が供給される電源ラインとＡＤ変換器との間にスイッチを設け、当該列の画素から信号を読み出さない場合にはスイッチをオフにすることが考えられる。また、各ＡＤ変換器に供給する電源のレベルを個別に設定できるのであれば、信号を読み出さない列の電源から供給されるレベルを下げることもできる。言い換えると、信号を読み出す列のＡＤ変換器よりも信号を読み出さない列のＡＤ変換器の方が消費電力が小さくなるように設定することが重要である。
【００７８】
上述した実施例ではいずれも第１の行の画素に基づくデジタル信号をレジスタ回路から出力させる動作を行う期間を、第２の行の画素に基づくアナログ電気信号をＡＤ変換器に入力する期間及びＡＤ変換器にてＡＤ変換を行う期間とを重ねる動作を例示した。しかしながら、重ねる期間はどちらか一方、例えば第２の行の画素に基づくアナログ電気信号をＡＤ変換器に入力する動作を行う期間のみを、第１の行の画素に基づくデジタル信号をレジスタ回路から出力させる動作を行う期間と重ねるのでも良い。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施形態に係る固体撮像装置のブロック図
【図２】本発明の実施形態に係る画素及びＣＤＳ回路の等価回路図
【図３】本発明の実施形態に係る画素及びＣＤＳ回路の動作を示すタイミングチャート
【図４】本発明の第一の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャート図
【図５】本発明の第一の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャート図
【図６】本発明の第１の実施形態に係る固体撮像装置のブロック図
【図７】本発明の第１の実施形態に係る固体撮像装置の動作を示すタイミングチャート
【図８】本発明の第２の実施形態に係る固体撮像装置のブロック図
【図９】本発明の第２の実施形態に係る固体撮像装置の動作を示すタイミングチャート
【図１０】本発明の第３の実施形態に係る固体撮像装置のブロック図
【図１１】本発明の第四の実施形態に係る撮像システムのブロック図
【符号の説明】
【００８０】
１００  画素部
１０１  垂直走査回路
１０２  水平走査回路
１０３  画素
１０４  行選択線
１０５  垂直出力線
１０６  ＡＤ変換器
１０７  レジスタ回路
１０８  接続手段
１０９  演算回路
１１０  セレクタ
１１１  列選択信号
１１２、１１３  水平出力線
１１４  ＣＤＳ回路
１１０  光学系
１２０  固体撮像装置
１３０  信号処理回路部
１４０  記録／通信部
１５０  タイミング制御回路部
１６０  システムコントロール回路部
１７０  再生／表示部
１８０  信号処理部
２００  撮像システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004500862.tif 000009
【図９】
0004500862.tif 000010
【図１０】
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【図１１】
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