(57)【特許請求の範囲】
【請求項１】
ＤＤＳを使用したＤＰＬＬ回路のホールドオーバモードにおいて、ホールドオーバ検出時における固定のＤＤＳ制御値に、前記ＤＤＳの動作クロックを供給するスレーブ発振器の温度特性から算出した補正値を加算することで、前記ＤＤＳ制御値を前記温度特性に応じて可変にしたことを特徴とするホールドオーバ機能付きＤＰＬＬ回路。
【請求項２】
周囲温度を検出する温度センサと、
ＤＤＳの動作クロックを供給するスレーブ発振器の温度−周波数変動特性を保持する特性保持部と、
前記温度センサからの検出信号と前記特性保持部の保持情報に基づいて、ＤＤＳ制御補正値を与える補正値変換部と、
障害発生直前のＤＤＳ制御値を固定値として与えるホールドオーバ回路と、
前記補正値変換部からのＤＤＳ制御補正値と前記ホールドオーバ回路のＤＤＳ制御値を加算して出力する加算器と、
を有し、
ホールドオーバモードにおいて、前記加算器からの出力に基づいて前記ＤＤＳを制御することを特徴とするホールドオーバ機能付きＤＰＬＬ回路。
【請求項３】
前記特性保持部は、前記保持情報をテーブル情報として保持することを特徴とする請求項２記載のホールドオーバ機能付きＤＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタル網の同期装置に関し、特にホールドオーバ時において自走周波数制御のために温度補正を行った高精度な基準クロックを生成するホールドオーバ機能付きデジタルフェーズロックドループ（ＤＰＬＬ）回路に関するものである。
【背景技術】
【０００２】
ここでは、一般的なＤＰＬＬ回路について簡単に説明しておく。図１は、ＤＰＬＬ回路のブロック図を示したものである。図２は、ＤＰＤ (Digital phase Detector)１の動作例を示したものである。そして、図３は、ＤＤＳ(Direct Digital Synthesizer)３の動作例を示したものである。
【０００３】
図１において、ＤＰＬＬは、ＤＰＤ１、ＤＬＦ（Digital Loop Filter）２、スレーブ発振器５、位相カウントクロックを生成するアナログＰＬＬ（Analog ＰＬＬ）または逓倍回路６、出力周波数を入力周波数に変換する分周器４からなる。ＤＰＤ１は、図２に示すように、基準クロック（ＲＥＦ ＣＬＫ）とフィードバッククロック（ＦＢ ＣＬＫ）の立ち上りエッジ間を高速クロックによりカウントする。そして、目標収束点の位相カウント値との差分Δφ（図２の場合は１ｃｏｕｎｔ）を出力する。カウント用の高速クロックは図１に示すＡＰＬＬ（または逓倍回路）６で作り出す。
【０００４】
ＤＬＦ２は、ＤＰＤ１で検出した位相誤差値を平均化し、滑らかにする役割をもつ。
ＤＤＳ３は、固定発振器のクロックを源振として、出力する発振波形をチューニングワード（ＴＷ）と呼ばれるデジタルデータによって合成して作り出す回路であり、ＴＷにより出力周波数を制御できる。ＴＷは、ＶＣＯでいうと制御電圧に相当する。図３には、ＤＤＳ３の動作の詳細を示している。
【０００５】
図３に示すように、位相アキュームレータ（Phase Accumulator) はチューニングワードを入力クロック５の周期で順次加算していく。その加算値が位相アキュームレータのビット長Ｎ（＝３２ビット）で示される値２N（＝２π）を超えると、オーバーフローして０からの差分を加算し更新が繰り返される。位相アキュームレータの出力値は、メモリに格納された正弦波ルックアップテーブルに従って正弦波に変換される。さらにこのデジタル出力値をＤ／Ａ変換したものがＤＤＳ３の出力値となる。
【０００６】
これより、チューニングワードの値が大きければ、その累積加算値の傾斜は大きくなってオーバーフローするまでの時間は短くなる（周波数が高くなって位相は進む）。一方、チューニングワードの値が小さくなれば、その累積加算値の傾斜は小さくなってオーバーフローするまでの時間は長くなる（周波数が低くなって位相は遅れる）。分周器４は、入力周波数を１／Ｎ（例えば、８ＫＨｚ又は１２５ｎＳ）するもので、ＤＤＳ３の出力クロックを比較する周波数（ＲＥＦ ＣＬＫ）に一致するように分周する。
【０００７】
以下にＤＰＬＬの基本動作をまとめている。
（１）ＤＰＤ１で基準クロックとフィードバッククロックの位相を比較する。
（２）ＤＰＤ１から出力された誤差信号（値）ΔφをＤＬＦ２で平均化し、補正値としてＤＤＳ３のＴＷに加える。
（３）補正値によって基準クロック周波数（ＲＥＦ ＣＬＫ）に近づくようにＤＤＳ出力周波数Ｆout が制御される。
（１）〜（３）の動作が繰り返されて、最終的にはＤＤＳ３の出力周波数（偏差）は、基準クロックの周波数（偏差）に一致する（ロックする）。
【０００８】
上述したＤＤＳ３は、基準クロック周波数に基づいてチューニングワードと呼ばれる制御値（ＴＷ）に応じた周波数の出力クロックを生成するデバイスであり、その出力周波数（Ｆout）は下記式１で表される。
Ｆout＝Ｆosc×ＴＷ／２NA ---(式１)
ここで、Ｆout：出力周波数
Ｆosc：スレーブ発振器周波数
ＴＷ：チューニングワード
ＮＡ：ＤＤＳ位相アキュームレータのビット長
である。いま、Ｆosc とＮＡは固定値であるから、Ｆout はＴＷで制御されることが分かる。
【０００９】
ところで、「ホールドオーバ」は、基準クロック（ＲＥＦ ＣＬＫ）の障害発生時に障害発生直前の周波数偏差で自走を開始し、その後はスレーブ発振器の精度で動作する状態をいう。このため、一般的にスレーブ発振器には、周波数安定度の優れた恒温槽付水晶発振器（ＯＣＸＯ）が用いられる。しかしながら、Ｓｔｒａｔｕｍ３Ｅではホールドオーバ時の周波数安定度として温度特性±１０ppbと、ＯＣＸＯにとっても厳しい規格が要求されている。
【００１０】
従来から、デジタル同期網内の伝送装置（光伝送装置、移動通信装置など）には、デジタル網同期のために基準クロックを生成するＤＰＬＬ回路が用いられている。この場合、デジタル同期網の最上位には、基準となるクロック源があり、これには一般的に１次標準器であるセシウム原子発振器が使用されている。
【００１１】
同期網内の各伝送装置は、この基準クロック源から分配されるクロックを元に、装置内で使用するクロックを生成する同期（Ｓｙｎｃ）ユニットを備えている。この同期ユニットが生成するクロックの特性は、ＩＴＵ８１０、ＧＲ−１２４４（ベルコア）で同期網における従属階層レベル（Ｓｔｒａｔｕｍ）毎に細かく規定されている。この中には、ホールドオーバ時の周波数精度も規定されている。
【００１２】
ＤＰＬＬは、上述したように基準クロック（ＲＥＦ ＣＬＫ）とフィードバッククロック（ＦＢ ＣＬＫ）の位相誤差信号により、ＤＤＳ制御値（チューニングワード；ＴＷ）を補正することで“基準クロック周波数（偏差）”と“ＤＤＳの出力周波数偏差”を一致させている。従って、基準クロックに障害が発生した場合は、位相誤差信号が生成できずにＤＤＳ制御値（ＴＷ）を補正できなくなる。このため、ホールドオーバ回路によってＤＤＳ制御値を障害発生直前の制御値に固定することが一般的に行われてきた。
【００１３】
このように、従来技術ではホールドオーバ時においてＤＤＳ制御値を固定するが、この場合、ＤＤＳ３の出力周波数（Ｆout）は上記式１から明らかなように、スレーブ発振器５の周波数（Ｆosc）に依存する。そのため、ホールドオーバ時のＤＰＬＬ出力周波数は、スレーブ発振器５の周波数温度特性が諸に反映されたものになっていた。これを改善するために、例えばＰＬＬ回路の自走周波数制御時に温度補償部（可変遅延回路）を付加して高安定な自走周波数を得ることが行われていた（特許文献１参照）。
【００１４】
【特許文献１】特開平７−２４０６８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記例の場合は温度補償動作が基準クロックの入力断検出時に限られるという問題があった。ホールドオーバ動作は、上記の基準クロックの入力断検出時に限らず、ＤＰＤ１、ＤＬＦ２、分周器４等の回路障害やフィードバッククロックの入力断検出時にも必要となるからである。
【００１６】
そこで本発明の目的は、上記問題点に鑑み、上記種々の障害要因によりホールドオーバ処理が必要になったときにＤＤＳ制御値を障害検出直前の値に原則固定するホールドオーバ回路をＤＤＳ３の入力段に設け、さらにその制御値をスレーブ発振器の周波数温度特性を基に補正できるように構成したホールドオーバ機能付きＤＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【００１７】
本発明によれば、ＤＤＳを使用したＤＰＬＬ回路のホールドオーバモードにおいて、ホールドオーバ検出時における固定のＤＤＳ制御値にスレーブ発振器の温度特性から算出した補正値を加算することで、前記ＤＤＳ制御値を前記温度特性に応じて可変にするホールドオーバ機能付きＤＰＬＬ回路が提供される。
【００１８】
より具体的には、前記ホールドオーバ機能付きＤＰＬＬ回路は、周囲温度を検出する温度センサと、スレーブ発振器の温度−周波数変動特性を保持する特性保持部と、前記温度センサからの検出信号と前記特性保持部の保持情報に基づいてＤＤＳ制御補正値を与える補正値変換部と、障害発生直前のＤＤＳ制御値を固定値として与えるホールドオーバ回路と、前記補正値変換部からのＤＤＳ制御補正値と前記ホールドオーバ回路のＤＤＳ制御値を加算して出力する加算器と、前記加算器又はＤＬＦ出力のいずれか一方を選択して出力するセレクタと、を有し、ホールドオーバモードにおいて、前記セレクタが前記加算器の出力を選択してＤＤＳを制御する。
【発明の効果】
【００１９】
本発明によれば、サーミスタ等の温度センサから得た温度情報をスレーブ発振器の温度特性を元に、周波数温度変化を相殺する補正値を算出してホールドオーバ制御値に加算する。これにより、周囲温度変動による周波数変動を抑えることが可能となる。
【発明を実施するための最良の形態】
【００２０】
図４は、本発明によるホールドオーバ機能付きＤＰＬＬ回路の基本構成を示した図である。
図４において、ホールドオーバ回路１０は、ＤＬＦ２とＤＤＳ３との間に設けられ、ＤＤＳ３の設定値を加算器１４及びセレクタ１５を介してＤＤＳ３に入力する。ホールドオーバ回路１０は、種々の障害要因によりホールドオーバ処理が必要になったことを知らせるホールドオーバ情報を受けて、障害発生直前の設定値（ＴＷ等）をＤＤＳ３に固定値として与えることでＤＤＳ３をその時点での周波数偏差で自走させ、その後はスレーブ発振器５の精度で動作状態を維持する。
【００２１】
加算器１４は、前記固定値に、後述する周囲温度情報等による差分値を加える。セレクタ１５は、前記ホールドオーバ情報によりＤＬＦ２側の正常時の制御情報に代えて、ホールドオーバ回路１０及び加算回路１４側からの障害時の制御情報（固定値＋温度制御情報）を選択してＤＤＳ３にその設定値として与える。
【００２２】
従って、障害時のＤＤＳ３は、障害発生直前の設定値（固定値）とその温度制御情報（スレーブ発振器５の温度特性を相殺する可変値）に従って、動作状態を継続する。この場合の障害発生には、基準クロックの入力断、ＤＰＤ１、ＤＬＦ２、分周器４等の回路障害やフィードバッククロックの入力断等の種々の要因が含まれる。
【００２３】
なお、正常時（セレクタ１５がＤＬＦ２側を選択）のＤＤＳ３は、周囲温度情報等を含めた状態でフィードバック制御されているため、スレーブ発振器５の温度特性はマスクされている。しかしながら、ホールドオーバ時（障害検出時）には、フィードバック制御がきかなくなり諸にスレーブ発振器５の温度特性の影響を受けるようになる。
【００２４】
図５は、本発明の第１の実施例を示したものである。
図５において、サーミスタ等の温度センサ２２により周囲温度をモニタし、Ａ／Ｄ変換器２３でデジタルデータに変換する。この値と予め保持しているスレーブ発振器５の温度特性２１を元に補正値変換部２４で温度補正値を算出し、ホールドオーバ時の制御値（固定値）に加算１４してやる。この温度補正後の制御値を使ってＤＤＳ３を制御する。
【００２５】
図６は、本発明の第２の実施例を示したものである。
本例の構成は、図５の構成とほぼ同じであるが、補正値をメモリに蓄えたルックアップテーブル３１により変換している点が異なる。発振器の温度特性が２次や３次の曲線を描く場合に算出を簡易化する点で有効である。
【００２６】
図７には、スレーブ発振器５の温度特性の一例を示している。
図７に示すように簡易な直線や指数関数等で近似できる場合４１には、メモリ量の削減等により図５の構成が有利となる。一方、温度特性が２次や３次の曲線を描く場合４２には演算精度や高速化の点で図６の構成が有利となる。補正値変換部２４は、これらのいずれの場合にも周波数が温度変動しない図中に示すような補正値に変換する。
【図面の簡単な説明】
【００２７】
【図１】ＤＰＬＬ回路のブロック図を示した図である。
【図２】ＤＰＤの動作の一例を示した図である。
【図３】ＤＤＳの動作の一例を示した図である。
【図４】本発明によるホールドオーバ機能付きＤＰＬＬ回路の基本構成を示した図である。
【図５】本発明の第１の実施例を示した図である。
【図６】本発明の第２の実施例を示した図である。
【図７】スレーブ発振器の温度特性の一例を示した図である。
【符号の説明】
【００２８】
１    デジタル位相検出器
２    デジタルループフィルタ
３    ダイレクトデジタルシンセサイザ
６    アナログＰＬＬ
１０    ホールドオーバ回路
１４    加算器
１５    セレクタ
【図１】
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【図２】
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【図３】
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【図４】
0004459911.tif 000005
【図５】
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【図６】
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【図７】
0004459911.tif 000008