(57)【特許請求の範囲】
【請求項１】
外部から入力された入力クロック信号に基づいて内部クロック信号を生成して使用する半導体装置において、
前記入力クロック信号のデューティ比を調整して内部クロック信号として出力するためのデューティ比調整回路を備え、
前記デューティ比調整回路が、
前記入力クロック信号の立ち上がりエッジを検出してパルス信号を出力する第１のワンショットパルス発生回路と、
前記入力クロック信号の立ち下がりエッジを検出してパルス信号を出力する第２のワンショットパルス発生回路と、
前記入力クロック信号を設定された遅延時間だけ遅延させて出力する遅延回路と、
前記遅延回路からの出力信号の立ち上がりエッジを検出してパルス信号を出力する第３のワンショットパルス発生回路と、
前記遅延回路からの出力信号の立ち下がりエッジを検出してパルス信号を出力する第４のワンショットパルス発生回路と、
前記入力クロック信号のロウレベルの幅を広げる旨の指示を入力した場合には、前記第３のワンショットパルス発生回路から出力されたパルス信号をハイエッジ生成クロック信号として出力し、前記第２のワンショットパルス発生回路から出力されたパルス信号をロウエッジ生成クロック信号として出力し、前記入力クロック信号のハイレベルの幅を広げる旨の指示を入力した場合には、前記第１のワンショットパルス発生回路から出力されたパルス信号をハイエッジ生成クロック信号として出力し、前記第４のワンショットパルス発生回路から出力されたパルス信号をロウエッジ生成クロック信号として出力するセレクタ回路と、
前記セレクタ回路からハイエッジ生成クロック信号が出力されるタイミングと、前記セレクタ回路からロウエッジ生成クロック信号が出力されるタイミングの間だけハイレベルとなる信号を内部クロック信号として出力する波形合成回路とから構成されたことを特徴とする半導体装置。
【請求項２】
前記遅延回路は、外部からの遅延量調節信号により遅延量の設定が可能である請求項１記載の半導体装置。
【請求項３】
前記遅延回路は、外部からの遅延量調節信号により、立ち上がり時の遅延量と立ち下がり時の遅延量をそれぞれ独立して設定可能である請求項１記載の半導体装置。
【請求項４】
さらに、前記入力クロック信号と前記波形合成回路の出力信号との２つの信号がそれぞれ入力され、前記２つの信号のいずれか一方を選択的に出力する切替回路を有し、
前記切替回路は、テストモード信号によって、前記入力クロック信号から前記波形合成回路の出力信号に選択的に切り替える、請求項１乃至３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部から入力されたクロック信号に基づいて内部クロック信号を生成して使用する半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置では、外部から入力されたクロック信号をそのまま内部クロック信号として使用していた。そのため、外部入力信号のデューティ比が５０％である場合は、内部クロック信号のデューティ比も５０％となる。しかし、信号速度が高速になるにつれて、外部入力信号のデューティ比が５０％から変動しまう場合がある。しかし、このような場合でも半導体装置としては正しく動作することが要求される。そのため、外部から入力されるクロック信号の変動に対してマージンを確保するための各種半導体装置が提案されている（例えば、特許文献１、２参照。）。
【０００３】
このように入力されるクロック信号のデューティ比が変動した場合でも正常な動作を行うことが可能な半導体装置が要求されているため、半導体装置の動作試験を行う際には、入力するクロック信号のデューティ比を変更して試験する必要がある。
【０００４】
しかし、従来の半導体装置では、生成するクロック信号のデューティ比を変更する機能のない簡易測定機が使用された場合、半導体装置に外部から入力するクロック信号のデューティ比を変更して動作試験を実施することはできなかった。
【０００５】
このような場合には、従来の半導体装置では、デューティ比を変更して、例えばＰＬＬ（Phase-Locked Loop）のような波形整形機能を備えたモジュールで、ＰＬＬの動作マージンを試験したり、非同期回路の動作マージンの試験を行うことが不可能であった。
【特許文献１】特開平１０−１４４０７４号公報
【特許文献２】特開２００４−２０６８７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した従来の半導体装置では、供給するクロック信号のデューティ比を変更できる測定機を使用しなければ、デューティ比が変動した場合の動作マージンの試験を行うことができないという問題点を有していた。
【０００７】
本発明の目的は、外部から入力されるクロック信号のデューティ比を変更する必要なく、デューティ比が変動した場合の動作マージン試験を行うことができる半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の半導体装置は、外部から入力された入力クロック信号に基づいて内部クロック信号を生成して使用する半導体装置において、
前記入力クロック信号のデューティ比を調整して内部クロック信号として出力するためのデューティ比調整回路を備え、
前記デューティ比調整回路が、
前記入力クロック信号の立ち上がりエッジを検出してパルス信号を出力する第１のワンショットパルス発生回路と、
前記入力クロック信号の立ち下がりエッジを検出してパルス信号を出力する第２のワンショットパルス発生回路と、
前記入力クロック信号を設定された遅延時間だけ遅延させて出力する遅延回路と、
前記遅延回路からの出力信号の立ち上がりエッジを検出してパルス信号を出力する第３のワンショットパルス発生回路と、
前記遅延回路からの出力信号の立ち下がりエッジを検出してパルス信号を出力する第４のワンショットパルス発生回路と、
前記入力クロック信号のロウレベルの幅を広げる旨の指示を入力した場合には、前記第３のワンショットパルス発生回路から出力されたパルス信号をハイエッジ生成クロック信号として出力し、前記第２のワンショットパルス発生回路から出力されたパルス信号をロウエッジ生成クロック信号として出力し、前記入力クロック信号のハイレベルの幅を広げる旨の指示を入力した場合には、前記第１のワンショットパルス発生回路から出力されたパルス信号をハイエッジ生成クロック信号として出力し、前記第４のワンショットパルス発生回路から出力されたパルス信号をロウエッジ生成クロック信号として出力するセレクタ回路と、
前記セレクタ回路からハイエッジ生成クロック信号が出力されるタイミングと、前記セレクタ回路からロウエッジ生成クロック信号が出力されるタイミングの間だけハイレベルとなる信号を内部クロック信号として出力する波形合成回路とから構成されたことを特徴とする。
【０００９】
さらに、前記遅延回路を、外部からの遅延量調節信号により遅延量の設定可能としてもよいし、外部からの遅延量調節信号により、立ち上がり時の遅延量と立ち下がり時の遅延量をそれぞれ独立して設定可能としてもよい。
【００１０】
さらに、前記入力クロック信号と前記波形合成回路の出力信号との２つの信号がそれぞれ入力され、前記２つの信号のいずれか一方を選択的に出力する切替回路を有し、
前記切替回路は、テストモード信号によって、前記入力クロック信号から前記波形合成回路の出力信号に選択的に切り替えてもよい。
【００１１】
本発明によれば、入力されたクロック信号のデューティ比を変更するためのデューティ比調整回路が半導体装置に備えられているため、例えばＰＬＬ回路搭載モジュールのように波形がデューティ比５０％に自動整形される場合や、入力デューティ比が５０％から変更する機能のない簡易測定機を使用している場合であっても、デューティ比を変更する試験を実施することが可能となる。
【発明の効果】
【００１２】
以上説明したように、本発明によれば、例えばＰＬＬ回路搭載モジュールのように波形がデューティ比５０％に自動整形される場合や、入力デューティ比が５０％から変更する機能のない簡易測定機を使用している場合でも、デューティ比を変更する試験を実施することができ、これにより試験効率の改善や、試験の種類を増加させることが可能になるという効果が得られる。
【発明を実施するための最良の形態】
【００１３】
次に、本発明の実施の形態について図面を参照して詳細に説明する。本実施形態の半導体装置は、入力クロック信号のデューティ比を調整して内部クロック信号として出力するためのデューティ比調整回路を備えたことを特徴とする。
【００１４】
図１に本発明の一実施形態の半導体装置に設けられたデューティ比調整回路の構成を示す。本実施形態におけるデューティ比調整回路は、図１に示されるように、デバイス初段回路２と、遅延回路３と、ワンショットパルス発生回路（以下、パルス発生回路と称する。）４１、４２、５１、５２と、セレクタ回路６と、波形合成回路７と、切替回路８とから構成されている。
【００１５】
本実施形態のデューティ比調整回路は、入力された外部入力信号１に基づいて生成したクロック信号を内部クロック信号として出力する。
【００１６】
デバイス初段回路２は、外部入力信号１を一旦受信してから他の回路に出力する入力バッファとして機能する。
【００１７】
遅延回路３は、デバイス初段回路２を介して入力された外部入力信号１を設定された遅延時間だけ遅延させて出力する。尚、遅延回路３の遅延時間は、外部から入力される遅延量調節信号１０３により調節可能となっている。
【００１８】
パルス発生回路４１は、デバイス初段回路２を介して入力された外部入力信号１の立ち上がりエッジを検出して一定幅のパルス信号を出力する。パルス発生回路５１は、デバイス初段回路２を介して入力された外部入力信号１の立ち下がりエッジを検出して一定幅のパルス信号を出力する。
【００１９】
パルス発生回路４２は、遅延回路３からの出力信号の立ち上がりエッジを検出してパルス信号を出力する。パルス発生回路５２は、遅延回路３からの出力信号の立ち下がりエッジを検出してパルス信号を出力する。
【００２０】
このパルス発生回路４１、４２、５１、５２の具体的な回路構成例を図２に示す。
【００２１】
パルス発生回路４１（４２）は、図２（ａ）に示されるように、インバータ２１と、遅延回路２２と、ＮＯＲゲート回路２３とから構成されている。パルス発生回路４１は、入力された信号をインバータ２１により論理反転した信号と、入力された信号を遅延回路２２により遅延させた信号との間の論理和の反転を演算することにより、入力された信号の立ち上がり検出を行ってパルスを出力する。このパルス発生回路４１により生成されるパルスの幅は、遅延回路２２の遅延量により決定される。
【００２２】
また、パルス発生回路５１（５２）は、図２（ｂ）に示されるように、遅延回路２４と、インバータ２５と、ＮＯＲゲート回路２６とから構成される。パルス発生回路５１は、入力された信号をと、入力された信号を遅延回路２４により遅延させた後に論理反転させた信号との間の論理和の反転を演算することにより、入力された信号の立ち下がり検出を行ってパルスを出力する。このパルス発生回路５１により生成されるパルス幅は、遅延回路２４の遅延量により決定される。
【００２３】
セレクタ回路６は、ロウレベル（以下、ＬレベルまたはＬと称する。）幅を広げたいのか、ハイレベル（以下、ＨレベルまたはＨと称する。）幅を広げたいのかを選択することができるようにするための回路である。
【００２４】
セレクタ回路６は、切替信号１０２により入力クロック信号のＬ幅を広げる旨が指示された場合には、パルス発生回路４２から出力されたパルス信号をＨエッジ生成クロック信号として出力し、パルス発生回路５１から出力されたパルス信号をＬエッジ生成クロック信号として出力する。そして、セレクタ回路６は、切替信号１０２により入力クロック信号のＨ幅を広げる旨が指示された場合には、パルス発生回路４１から出力されたパルス信号をＨエッジ生成クロック信号として出力し、パルス発生回路５２から出力されたパルス信号をＬエッジ生成クロック信号として出力する。
【００２５】
波形合成回路７は、セレクタ回路６からＨエッジ生成クロック信号が出力されるタイミングと、セレクタ回路６からＬエッジ生成クロック信号が出力されるタイミングの間だけハイレベルとなる信号を新たに生成したクロック信号として出力する
この波形合成回路７の具体的な回路構成例を図３に示す。波形合成回路７は、図３に示されるように、ＮチャネルＭＯＳトランジスタ３１〜３４と、ＰチャネルＭＯＳトランジスタ３５、３６と、インバータ３７とから構成されている。セレクタ回路６からのＬエッジ生成クロック信号は、ＮチャネルＭＯＳトランジスタ３１のゲートに入力され、Ｈエッジ生成区クロック信号は、ＮチャネルＭＯＳトランジスタ３４のゲートに入力される。また、インバータ３７の出力は、デューティ比調整後のクロック信号として切替回路８に出力される。
【００２６】
Ｈエッジ生成クロック信号がＨレベルとなるとＮチャネルＭＯＳトランジスタ３４がオンし、インバータ３７の入力がＬレベルとなりインバータ３７の出力はＨレベルとなる。これと同時に、ＰチャネルＭＯＳトランジスタ３５もオンし、ＮチャネルＭＯＳトランジスタ３３のゲートがＨレベルとなる。そのため、ＮチャネルＭＯＳトランジスタ３３は、継続してオン状態となり、インバータ３７の入力をＬレベルとし続ける。このため、Ｈエッジ生成クロック信号がＬレベルとなっても切替回路８に出力されるインバータ３７の出力はＨレベルのままとなる。
【００２７】
この状態において、Ｌエッジ生成クロック信号がＨレベルになると、ＮチャネルＭＯＳトランジスタ３１がオンし、ＰチャネルＭＯＳトランジスタ３６がオン、ＮチャネルＭＯＳトランジスタ３３はオフとなる。そのため、インバータ３７の入力はＨレベルとなり、インターネット３７の出力はＬレベルとなる。これと同時に、ＮチャネルＭＯＳトランジスタ３２が継続してオン状態となり、インバータ３７の入力をＨレベルとし続ける。このため、Ｌエッジ生成クロック信号がＬレベルとなっても切替回路８に出力されるインバータ３７の出力はＬレベルのままとなる。
【００２８】
切替回路８は、テストモードと通常モードとを切り替えるための回路である。切替回路８は、テストモード信号１０１が通常モードを示している場合には、デバイス初段回路２からのクロック信号を内部クロック信号として選択し、テストモード信号１０１がテストモードを示している場合には、波形合成回路７からのクロック信号を内部クロック信号として選択して出力する。
【００２９】
次に、本実施形態におけるデューティ比調整回路の動作について図面を参照して詳細に説明する。ここでは、外部入力信号１はデューティ比５０％の信号であるものとして説明する。
【００３０】
外部から入力された外部入力信号１は、デバイス初段回路２を通過した後に、遅延回路３を通る信号と、通らない信号とに分配される。この遅延回路３に設定された遅延時間によりデューティ比の変動幅が決定されるため、遅延量調節信号１０３を用いて予め遅延量を調節することによりデューティ比の変動幅を試験を行いたい値に変更することが可能となっている。
【００３１】
その後、デバイス初段回路２を通過したクロック信号および遅延回路３により設定された遅延時間だけ遅延されたクロック信号は、それぞれ、パルス発生回路４１、４２、５１、５２によりパルス信号に変換される。このパルス発生回路４１、４２、５１、５２により生成されるパルス信号を図４に示す。この図４において、遅延回路３の遅延時間はＴdであるため、パルス発生回路４２から出力されるパルス信号は、パルス発生回路４１から出力されるパルス信号よりも時間Ｔdだけ遅延している。また、パルス発生回路５２から出力されるパルス信号は、パルス発生回路５１から出力されるパルス信号よりも時間Ｔdだけ遅延している。
【００３２】
そして、セレクタ回路６では、Ｈ幅を広げるのか、Ｌ幅を広げるのかが切替信号１０２により選択され、どのパルス信号をＨエッジ生成クロック信号とするか、Ｌエッジ生成クロック信号とするかが選択される。このようにして選択されたＨエッジ生成クロック信号と、Ｌエッジ生成クロック信号とは、波形合成回路７にて合成される。これにより、外部入力信号１からデューティ比が変更されたクロック信号が切替回路８に対して出力される。
【００３３】
例えば、セレクタ回路６においてＨ幅を広げるような指示がされている場合、パルス発生回路４１からのパルス信号とパルス発生回路５２からのパルス信号とが波形合成され、図４に示すようにデューティ比が大きくなる。また、セレクタ回路６においてＬ幅を広げるような指示がされている場合、パルス発生回路４２からのパルス信号とパルス発生回路５１からのパルス信号とが波形合成され、図４に示すようにデューティ比が小さくなる。
【００３４】
そして、切替回路８では、外部入力信号１をそのまま内部クロック信号として使用するか、デューティ比を変更して使用するかをテストモード信号により選択することができるようになっている。ここで、テストモード信号１０１がテストモードを選択している場合、波形合成回路７により生成されたクロック信号が、内部クロック信号として出力される。
【００３５】
なお、本実施形態におけるデューティ比調整回路では、Ｈ幅を広げる場合は立ち上がりエッジのタイミングは変わらないが、Ｈ幅を狭める場合は立ち上がりエッジのタイミングが本来のタイミングよりも遅れることとなる。半導体装置の動作として、Ｈエッジを基準に仕様を定めている場合が多く、立ち上がりエッジが遅れることは問題である。この問題を解決するには測定方法の変更が必要である。
【００３６】
最近の半導体装置は、外部クロック信号に同期して出力を出す必要があるためＤＬＬ（Delay-Locked Loop）回路が搭載されている。このＤＬＬ回路は入力波形をモニタして出力を入力波形に同期させるため、この機能を利用することで正確なデューティ比のズレ分を測定することができる。そして、その値を補正値として他の信号を調整することが可能である。出力波形のタイミングを調査することは大変ではないので、この問題の影響を最小限にすることができる。
【００３７】
また周波数が遅くＤＬＬが動作しない、もしくはデバイスに搭載されていない場合もあるが、この場合は周波数が遅いのでエッジのずれによる影響は無視できると考える。
【００３８】
本実施形態のデューティ比調整回路を半導体装置に備えるようにすることにより、例えばＰＬＬ回路搭載モジュールのように波形がデューティ比５０％に自動整形される場合や、入力デューティ比が５０％から変更する機能のない簡易測定機を使用している場合でも、デューティ比を変更する試験を実施することができ、これにより試験効率の改善や、試験の種類を増加させることが可能となる。
【００３９】
また、デバイスの入力部のみで完結する回路構成であるため、他の部分の回路動作を制限することはなく、評価に広く応用させることが可能である。
【００４０】
本実施形態では、遅延回路３の遅延量を立ち下がりと立ち上がりで同じ量とした場合を用いて説明しているが、本発明ではこのような場合に限定されず、立ち上がり時の遅延量と立ち下がり時の遅延量とがそれぞれ独立して設定することが可能な遅延回路を用いるようにしてもよい。
【００４１】
また、本発明の目的はデューティ比を変更することであるが、セレクタ回路６でパルス発生回路４２からのパルス信号と、パルス発生回路５２からのパルス信号を選択するようにすることで、両エッジを遅らせることも可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態の半導体装置におけるデューティ比調整回路の構成を示すブロック図である。
【図２】図１中のパルス発生回路４１、４２、５１、５２の回路例を示す図である。
【図３】図１中の波形合成回路７の回路例を示す図である。
【図４】本発明の一実施形態におけるデューティ比調整回路の動作を示すタイミングチャートである。
【符号の説明】
【００４３】
１    外部入力端子
２    デバイス初段回路
３    遅延回路
６    セレクタ回路
７    波形合成回路
８    切替回路
２１    インバータ
２２    遅延回路
２３    ＮＯＲゲート回路
２４    遅延回路
２５    インバータ
２６    ＮＯＲゲート回路
３１〜３４    ＮチャネルＭＯＳトランジスタ
３５、３６    ＰチャネルＭＯＳトランジスタ
３７    インバータ
４１、４２    ワンショットパルス発生回路
５１、５２    ワンショットパルス発生回路
１０１    テストモード信号
１０２    切替信号
１０３    遅延量調節信号
【図１】
0004560819.tif 000002
【図２】
0004560819.tif 000003
【図３】
0004560819.tif 000004
【図４】
0004560819.tif 000005