(57)【特許請求の範囲】
【請求項１】
演算増幅器の入力端に接続されるキャパシタ回路であって、
半導体基板により近く配置された第１の多結晶シリコンと前記半導体基板からより遠くに配置された第２の多結晶シリコンとを両電極としたキャパシタを直列に複数接続してなり、さらに、
互いに隣合うように接続された一方のキャパシタと他方のキャパシタとの接続は、前記一方のキャパシタの前記第１の多結晶シリコンと前記他方のキャパシタの前記第２の多結晶シリコンとを接続して行われることを特徴とするキャパシタ回路。
【請求項２】
スイッチトキャパシタフィルタであって、
半導体基板により近く配置された第１の多結晶シリコンと前記半導体基板からより遠くに配置された第２の多結晶シリコンとを両電極としたキャパシタを直列に複数接続したキャパシタ回路と、
このキャパシタ回路による電荷蓄積、電荷転送を行うようにスイッチング動作を行うスイッチング回路と、を備え、
前記キャパシタ回路において、互いに隣合うように接続された一方のキャパシタと他方のキャパシタとの接続は、前記一方のキャパシタの前記第１の多結晶シリコンと前記他方のキャパシタの前記第２の多結晶シリコンとを接続して行われることを特徴とするスイッチトキャパシタフィルタ。
【請求項３】
請求項２に記載のスイッチトキャパシタフィルタと、
複数ある参照信号のいずれかを第２のスイッチトキャパシタフィルタを介して出力するリファレンス回路と、
前記スイッチトキャパシタフィルタの出力と前記リファレンス回路の出力との積分出力を行う積分回路と、
この積分回路の出力を量子化する量子化回路と、を含んで成るＡ／Ｄ変換器。
【請求項４】
請求項３に記載のＡ／Ｄ変換器において、
前記積分回路は、演算増幅器とこの入出力端間を接続する第２のキャパシタ回路とを含んでなり、
前記第２のキャパシタ回路は、前記半導体基板により近く配置された第１の多結晶シリコンと前記半導体基板からより遠くに配置された第２の多結晶シリコンとを両電極としたキャパシタを直列に複数接続してなり、さらに、
互いに隣合うように接続された一方のキャパシタと他方のキャパシタとの接続は、前記一方のキャパシタの前記第１の多結晶シリコンと前記他方のキャパシタの前記第２の多結晶シリコンとを接続して行われることを特徴とするＡ／Ｄ変換器。
【請求項５】
演算増幅器の入力端に接続されるキャパシタ回路であって、
半導体基板により近く配置された第１の多結晶シリコンと前記半導体基板からより遠くに配置された第２の多結晶シリコンとを両電極としたキャパシタを直列に複数接続してなり、さらに、
互いに隣合うように接続された一方のキャパシタと他方のキャパシタとの接続は、前記一方のキャパシタの前記第１の多結晶シリコンと前記他方のキャパシタの前記第２の多結晶シリコンとを接続して行われ、かつ、いずれのキャパシタにおいても、前記第２の多結晶シリコンが前記入力端方向側に接続されるように構成されていることを特徴とするキャパシタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、両電極に印加される電圧に依存してその容量値が微小変化するキャパシタを用いたキャパシタ回路、およびこれを含むスイッチトキャパシタフィルタやＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】
２つの多結晶シリコンを電極として製造されたキャパシタを組み合わせた回路は、例えば米国特許５２０８５９７号に開示されている。図３は、これを用いた回路の一例であり、スイッチＳ１、Ｓ２、コンデンサ１ａ、１ｂ（容量Ｃ1 ）でなるスイッチトキャパシタフィルタと、入出力端間にコンデンサ３を接続した演算増幅器２とを有する回路である。
【０００３】
コンデンサ１ａ、１ｂは、半導体積層構造において、より基板に近いポリシリコン層とより基板から遠いポリシリコン層とを電極とし、その間に酸化層が設けられて構成されており（図中で曲率を有するようにして記載したものが、より基板に近いポリシリコン層を示す。以下同様）、２つのコンデンサは同一の、より基板から遠いポリシリコン層を用いて互いに接続されている。
【０００４】
そして、この回路では、サンプリング時にはスイッチＳ１が導通状態となり、その時の等価回路は、基板と基板に近いポリシリコン層との間の寄生容量をＣ2 とすると図４（ａ）のようになって、基板からのノイズ電圧ｖn の影響は無い。一方、積分時にはスイッチＳ２が導通状態となり、その時の等価回路は図４（ｂ）のようになるため、積分時のノイズは「Ｃ2 ・ｖn 」となる。この結果、サンプリング時と積分時での２乗平均ノイズは「Ｃ2 ・ｖn …式１」となる。
【０００５】
図５は、他の従来回路であり、スイッチＳ１、Ｓ２、コンデンサ１ｃ、１ｄ（容量Ｃ1 ）でなるスイッチトキャパシタフィルタと、入出力端間にコンデンサ３を接続した演算増幅器２とを有する回路である。
コンデンサ１ｃ、１ｄは、半導体積層構造において、より基板に近いポリシリコン層とより基板から遠いポリシリコン層とを電極とし、その間に酸化層が設けられて構成されており、２つのコンデンサは同一の、より基板に近いポリシリコン層を用いて互いに接続されている。
【０００６】
そして、この回路では、サンプリング時にはスイッチＳ１が導通状態となり、その時の等価回路は、基板と基板に近いポリシリコン層との間の寄生容量をＣ2とすると、図６（ａ）のようになる。
この時、点Ａでのノイズによる電圧差は、「（２Ｃ2 ／（２Ｃ1 ＋２Ｃ2 ））・ｖn 」となるので、チャージノイズは「（２Ｃ2 ／（２Ｃ1 ＋２Ｃ2 ））・ｖn ・Ｃ1 ＝（（Ｃ1 ・Ｃ2 ）／（Ｃ1 ＋Ｃ2））・ｖn 」となる。
【０００７】
一方、積分時にはスイッチＳ２が導通状態となり、その時の等価回路は図６（ｂ）のようになるため、点Ｂでのノイズによる電圧差も、「（２Ｃ2 ／（２Ｃ1＋２Ｃ2 ））・ｖn 」となり、チャージノイズは「（２Ｃ2 ／（２Ｃ1 ＋２Ｃ2））・ｖn ・Ｃ1 ＝（（Ｃ1 ・Ｃ2 ）／（Ｃ1 ＋Ｃ2 ））・ｖn 」となる。
この結果、ｖn が周波数的に一様に分布している、いわゆるホワイトノイズとすると、サンプリング時と積分時での２乗平均ノイズは「（（Ｃ1 ・Ｃ2 ）／（Ｃ1 ＋Ｃ2 ））・√２・ｖn …式２」となることが知られている。
【０００８】
【発明が解決しようとする課題】
ところで、このようなチャージノイズは極力低減することが望ましいため、従来よりこのようなノイズ低減を行うための回路の出現が望まれていた。
また、先に述べた米国特許５２０８５９７号では、２つの多結晶シリコンを電極として製造されたキャパシタを組み合わせた回路において、奇数次の電圧依存性を抑制するための回路が開示されているものの、容量値の非線形性の低減という観点から改良が必要であった
本発明は、かかる事情に鑑みてなされたもので、チャージノイズを低減しつつ容量値の非線形性を極力低減可能なキャパシタ回路を提供することを課題とする。
【０００９】
また、本発明の他の課題は、このキャパシタ回路を含んで構成されるスイッチトキャパシタフィルタやＡ／Ｄ変換器を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明は、演算増幅器の入力端に接続されるキャパシタ回路であって、半導体基板により近く配置された第１の多結晶シリコンと前記半導体基板からより遠くに配置された第２の多結晶シリコンとを両電極としたキャパシタを直列に複数接続してなり、さらに、互いに隣合うように接続された一方のキャパシタと他方のキャパシタとの接続は、前記一方のキャパシタの前記第１の多結晶シリコンと前記他方のキャパシタの前記第２の多結晶シリコンとを接続して行われることを特徴とするキャパシタ回路である。
【００１１】
また、請求項２に係る発明は、スイッチトキャパシタフィルタであって、半導体基板により近く配置された第１の多結晶シリコンと前記半導体基板からより遠くに配置された第２の多結晶シリコンとを両電極としたキャパシタを直列に複数接続したキャパシタ回路と、このキャパシタ回路による電荷蓄積、電荷転送を行うようにスイッチング動作を行うスイッチング回路と、を備え、前記キャパシタ回路において、互いに隣合うように接続された一方のキャパシタと他方のキャパシタとの接続は、前記一方のキャパシタの前記第１の多結晶シリコンと前記他方のキャパシタの前記第２の多結晶シリコンとを接続して行われることを特徴とするスイッチトキャパシタフィルタである。
【００１２】
また、請求項３に係る発明は、請求項２に記載のスイッチトキャパシタフィルタと、
複数ある参照信号のいずれかを第２のスイッチトキャパシタフィルタを介して出力するリファレンス回路と、
前記スイッチトキャパシタフィルタの出力と前記リファレンス回路の出力との積分出力を行う積分回路と、
この積分回路の出力を量子化する量子化回路と、を含んで成るＡ／Ｄ変換器である。
【００１３】
また、請求項４に係る発明は、請求項３に記載のＡ／Ｄ変換器において、前記積分回路は、演算増幅器とこの入出力端間を接続する第２のキャパシタ回路とを含んでなり、前記第２のキャパシタ回路は、前記半導体基板により近く配置された第１の多結晶シリコンと前記半導体基板からより遠くに配置された第２の多結晶シリコンとを両電極としたキャパシタを直列に複数接続してなり、さらに、互いに隣合うように接続された一方のキャパシタと他方のキャパシタとの接続は、前記一方のキャパシタの前記第１の多結晶シリコンと前記他方のキャパシタの前記第２の多結晶シリコンとを接続して行われることを特徴とする。
【００１４】
また、請求項５に係る発明は、演算増幅器の入力端に接続されるキャパシタ回路であって、半導体基板により近く配置された第１の多結晶シリコンと前記半導体基板からより遠くに配置された第２の多結晶シリコンとを両電極としたキャパシタを直列に複数接続してなり、さらに、互いに隣合うように接続された一方のキャパシタと他方のキャパシタとの接続は、前記一方のキャパシタの前記第１の多結晶シリコンと前記他方のキャパシタの前記第２の多結晶シリコンとを接続して行われ、かつ、いずれのキャパシタにおいても、前記第２の多結晶シリコンが前記入力端方向側に接続されるように構成されていることを特徴とするキャパシタ回路である。
【００１５】
ここで、入力端方向側に接続されるとは、直接または間接（例えば回路素子を介して）演算増幅器の入力端に接続されることを、含む意味である。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照しつつ説明する。
図１は、本発明の実施の形態であるスイッチトキャパシタフィルタとこれに接続された積分回路である。積分回路は、入出力端間にコンデンサ３０を接続した演算増幅器２０で構成され、演算増幅器２０の反転入力端子にコンデンサ１０ａ、１０ｂ（容量Ｃ1 ）を直列接続したものを接続すると共に、直列接続したコンデンサ１０ａ、１０ｂの両端の夫々にスイッチＳ１、Ｓ２を接続することによりスイッチトキャパシタフィルタを構成している。
【００１７】
コンデンサ１０ａ、１０ｂは夫々、半導体構造において、基板により近くに配置されている第１のポリシリコンと基板からより遠くに配置されている第２のポリシリコンとを両電極としその電極間に酸化層等を設けて構成している。そして、コンデンサ１０ａの第２のポリシリコン電極と、コンデンサ１０ｂの第１ポリシリコン電極とによって、両コンデンサが互いに接続されている。
【００１８】
図７の半導体構造の主要部のみを示した模式的平面図を用いて理解容易に説明すると、コンデンサ１０ａの一方の電極である第１ポリシリコン（下側電極）が入力端子側に接続されると共に、他方の電極である第２ポリシリコン（上側電極）が、隣合ったコンデンサ１０ｂの一方の電極である第１ポリシリコン（下側電極）と接続され、さらに、コンデンサ１０ｂの他方の電極である第２ポリシリコン（上側電極）が演算増幅器２０の反転入力端子方向側に接続されている。
【００１９】
かくして、両コンデンサの夫々にあっては、その第２ポリシリコン電極が演算増幅器２０の反転入力端子方向側に接続されると共に、その第１ポリシリコン電極が入力端子方向側に接続されて、さらに互いが異なるポリシリコンを用いて接続されている。そして、この回路では、サンプリング時にはスイッチＳ１が導通状態となり、その時の等価回路は、基板と基板に近い第１のポリシリコン層との間の寄生容量をＣ2 とすると、図２（ａ）のようになる。
この時、点Ｃでのノイズによる電圧差は、「（Ｃ2 ／（２Ｃ1 ＋Ｃ2 ））・ｖn 」となるので、チャージノイズは「（Ｃ2 ／（２Ｃ1 ＋Ｃ2 ））・ｖn ・Ｃ1 ＝（（Ｃ1 ・Ｃ2 ）／（２Ｃ1 ＋Ｃ2））・ｖn 」となる。
【００２０】
一方、積分時にはスイッチＳ２が導通状態となり、その時の等価回路は図２（ｂ）のようになるため、点Ｄでのノイズによる電圧差も、「（Ｃ2 ／（２Ｃ1 ＋Ｃ2 ））・ｖn 」となり、チャージノイズは「（Ｃ2 ／（２Ｃ1 ＋Ｃ2 ））・ｖn ・Ｃ1 ＝（（Ｃ1 ・Ｃ2 ）／（２Ｃ1 ＋Ｃ2 ））・ｖn 」となる。この結果、サンプリング時と積分時での２乗平均ノイズは「（（Ｃ1 ・Ｃ2 ）／（２Ｃ1 ＋Ｃ2 ））・√２・ｖn …式３」となる。
【００２１】
ここで、前述した式２と式３とを比較すると明らかに式３の方が分母が大きく、式３の値が式２の値より小さくなる。また、通常のＭＯＳＦＥＴでは、Ｃ1 はＣ2 の１０倍程度であるため、式３は「（（Ｃ1 ・Ｃ2 ）／（２Ｃ1 ＋Ｃ2 ））・√２・ｖn ＝（（１０Ｃ2 ・Ｃ2 ）／（２・１０Ｃ2 ＋Ｃ2 ））・√２・ｖn ＝（１０Ｃ2 ／２１）・√２・ｖn ＝０．６７Ｃ2 ・ｖn 」となるため、式３の値は前述の式１の値よりも小さくなり、従来よりも基板から受けるノイズが低減されることになる。
【００２２】
また、この構成によれば非線形性も低減されるのでこれについても説明する。
図８（ａ）のようなコンデンサの容量値の電圧依存性は、Ｃ0 を電圧無印加時の容量値とすると、「Ｃ＝Ｃ0 （１＋ｋ1 ・Ｖ＋ｋ2 ・Ｖ2 ＋ｋ3 ・Ｖ3 ＋ｋ4 ・Ｖ4 …」となる。本発明のようにコンデンサを２個直列に接続すると、容量値は２倍になると共に、通常動作に先立って、あるいは間欠的に図１１のように、コンデンサをショートして、コンデンサに蓄積されている電荷をゼロにすることで、通常動作時の印加電圧はＶ／２となる。
【００２３】
したがって、各コンデンサの容量は「Ｃ＝２Ｃ0 （１＋ｋ1 ・（Ｖ／２）＋ｋ2 ・（Ｖ／２）2 ＋ｋ3 ・（Ｖ／２）3 ＋ｋ4 ・（Ｖ／２）4 …）」となり、２つのコンデンサの合成容量Ｃtotal は、「Ｃtotal ＝Ｃ0 （１＋ｋ1 ・（Ｖ／２）＋ｋ2 ・（Ｖ／２）2 ＋ｋ3 ・（Ｖ／２）3 ＋ｋ4 ・（Ｖ／２）4 …）」となり、１次、２次、３次、…の係数は各々１／２、１／４、１／８…となるため非線形性を低減できる。
【００２４】
このように、演算増幅器２０の反転入力端子に、直列接続された複数のコンデンサ１０ａ、１０ｂを接続し、各々のコンデンサ１０ａ、１０ｂの両電極を基板により近いポリシリコンと基板からより遠いポリシリコンで構成し、さらに、互いの電極接続には異なるポリシリコン、即ち、コンデンサ１０ａの第２ポリシリコンとコンデンサ１０ｂの第１ポリシリコン、を用いて接続したので、チャージノイズを低減しつつ容量値の非線形性を低減したなキャパシタ回路を実現でき、これを含むスイッチトキャパシタフィルタも実現できる。
【００２５】
さらに、両コンデンサ１０ａ、１０ｂの夫々にあっては、その第２ポリシリコン電極が演算増幅器２０の反転入力端子方向側に接続されると共に、その第１ポリシリコン電極が入力端子方向側に接続され、さらに互いが異なるポリシリコンを用いて接続されているので、キャパシタ回路の基板からのノイズの影響が一層軽減される。
【００２６】
次に、本発明の他の実施の形態である、図１にて示したスイッチトキャパシタフィルタを用いたＡ／Ｄ変換器について図９、１０を参照して説明する。
このＡ／Ｄ変換器は、図１にて示したスイッチトキャパシタフィルタを用いた入力サンプリング回路１００と、２つのリファレンス信号ａおよびリファレンス信号ｂのうちのいずれかをスイッチトキャパシタフィルタでフィルタリングして出力するリファレンス回路４００と、入力サンプリング回路１００とリファレンス回路４００との出力の積分を行い積分結果を出力する積分回路２００と、出力された積分結果としきい値とを比較して１ビットの量子化信号を出力する量子化器３００と、この量子化信号をフィードバックして制御信号を生成する制御回路５００とを有している。
【００２７】
また、積分回路２００は、その入出力端子間に直列接続したコンデンサ３１ａ、３１ｂを接続した演算増幅器２０からなっており、コンデンサ３１ａ、３１ｂは、半導体構造において、基板により近くに配置されている第１のポリシリコンと基板からより遠くに配置されている第２のポリシリコンとを両電極としその電極間に酸化層等を設けて構成されている。そして、コンデンサ３１ａ、３１ｂの第２ポリシリコンが演算増幅器２０の出力端方向側に接続されている。
【００２８】
制御回路５００は、スイッチトキャパシタフイルタの電荷蓄積、転送動作を行うようにスイッチＳ１、Ｓ２（いずれもハイレベル信号供給時が導通状態）の制御信号を生成するように構成されている。また、制御回路５００は、量子化信号がハイレベルの時には、リファレンス信号ｂが選択出力されるように入力スイッチＳ４に制御信号を与え、一方、量子化信号がローレベルの時には、リファレンス信号ａが選択出力されるように入力スイッチＳ３にハイレベルの信号を与えるためにインバータゲート３１にローレベルの信号を供給するように構成されている。
【００２９】
次に、図１０を参照して動作を説明する。制御回路５００は、制御信号Ｓ１、Ｓ２を交互にハイレベルにして、スイッチＳ１とスイッチＳ２とを交互に導通状態とする。
まず、制御回路５００が、制御信号Ｓ１をハイレベルとしてスイッチＳ１が導通状態となった時には、入力サンプリング回路１００のスイッチトキャパシタフィルタのコンデンサ１０ａ、１０ｂがアナログ信号をサンプリングすると共に、リファレンス回路４００のスイッチトキャパシタフィルタのコンデンサ１１ａ、１１ｂが、その時選択されているリファレンス信号をサンプリングする。
【００３０】
次いで、制御回路５００が制御信号Ｓ２をハイレベルにするとコンデンサ１０ａ、１０ｂの蓄積電荷とコンデンサ１１ａ、１１ｂの蓄積電荷とが、積分回路２００へ転送され、積分回路２００は積分動作を行う。そして、量子化器３００は、この積分値と予め定めてある、しきい値とを比較しこれより積分値が大きな時には１ビット信号「１」を出力し、一方これ以外の時には１ビット信号「０」を出力してＡ／Ｄ変換動作を行う。
【００３１】
さらに、この量子化信号が制御回路５００に供給されると、制御回路５００は、この量子化信号が「１」であるときにはリファレンス信号ｂを選択するように制御信号を出力し、一方、量子化信号が「０」であるときにはリファレンス信号ａを選択するように制御信号を出力することによって、フィードバック制御しながらＡ／Ｄ変換動作を行う。
【００３２】
このＡ／Ｄ変換器において、コンデンサ１０ａ、１０ｂの組、コンデンサ１１ａ、１１ｂの組、さらには演算増幅器２０のフィードバックループ内のコンデンサ３１ａ、３１ｂの組には、本発明のコンデンサを適用しているため、チャージノイズを低減しつつ容量値の非線形性を極力低減可能なキャパシタ回路や積分回路を含むＡ／Ｄ変換器を実現できることができ、もって、変換誤差の少ないＡ／Ｄ変換器を実現できる。
【００３３】
【発明の効果】
以上説明したように、請求項１、５に係る発明によれば、チャージノイズを低減しつつ容量値の非線形性を極力低減可能なキャパシタ回路を実現できるという効果が得られる。
また、請求項２や３に係る発明によれば、このキャパシタ回路を含むスイッチトキャパシタフィルタやＡ／Ｄ変換器を実現でき、特に、請求項４に係る発明によれば、積分回路の積分結果に含まれる誤差を低減できるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態であるスイッチトキャパシタフィルタこれに接続された積分回路の回路図である。
【図２】図１に示すスイッチトキャパシタフィルタの等価回路図である
【図３】従来回路の回路図である。
【図４】従来回路の等価回路図である。
【図５】従来回路の回路図である。
【図６】従来回路の等価回路図である。
【図７】半導体構造の模式的平面図である。
【図８】非線形性低減の原理説明図である。
【図９】本発明の他の実施の形態であるＡ／Ｄ変換器の回路図である。
【図１０】Ａ／Ｄ変換器の動作タイミングチャートである。
【図１１】動作説明のための説明図である。
【符号の説明】
Ｓ１、Ｓ２  スイッチ
Ｓ３、Ｓ４  入力スイッチ
１０ａ、１０ｂ  コンデンサ
１１ａ、１１ｂ  コンデンサ
２０  演算増幅器
３０  コンデンサ
３１  インバータゲート
１００  入力サンプリング回路
２００  積分回路
３００  量子化器
４００  リファレンス回路
５００  制御回路
【図１】
0004393609.tif 000002
【図２】
0004393609.tif 000003
【図３】
0004393609.tif 000004
【図４】
0004393609.tif 000005
【図５】
0004393609.tif 000006
【図６】
0004393609.tif 000007
【図７】
0004393609.tif 000008
【図８】
0004393609.tif 000009
【図９】
0004393609.tif 000010
【図１０】
0004393609.tif 000011
【図１１】
0004393609.tif 000012