(57)【特許請求の範囲】
【請求項１】
化合物へテロ半導体の積層構造として、相対的に狭いエネルギバンドギャップの高移動度チャネル層と相対的に広いエネルギバンドギャップの低移動度チャネル層とが接合しているデュアルチャネル層を基板上に有すると共に、それぞれコンタクト層を介して上記高移動度チャネル層に電気的に導通する一方、互いには離間したソース、ドレイン電極と、該ソース、ドレイン電極の間に設けられ、絶縁層を介するかショットキ接合を介して上記デュアルチャネル層に臨むゲート電極とを有して成り、上記ドレイン電極に印加するドレイン電圧により上記高移動度チャネル層を走行するキャリアをホットキャリアとし、上記ゲート電極に印加する電圧によって上記高移動度チャネル層内の上記ホットキャリアを上記低移動度チャネル層に実空間遷移させ、もってドレイン電流に関し負性抵抗特性を発現させる負性抵抗電界効果トランジスタであって；
上記デュアルチャネル層にあって上記ホットキャリアの走行するチャネル長方向と直交する方向のチャネル幅が、少なくとも疑似量子細線と呼ばれる幅である200nm以下にまで細幅化されたものとなっていること；
を特徴とする負性抵抗電界効果トランジスタ。
【請求項２】
請求項１記載の負性抵抗電界効果トランジスタであって；
上記デュアルチャネル層のチャネル幅は100nm以下であること；
を特徴とする負性抵抗電界効果トランジスタ。
【請求項３】
請求項１記載の負性抵抗電界効果トランジスタであって；
上記デュアルチャネル層はリッジ形状の上記基板上に成長させられることで細幅化が果たされたものであること；
を特徴とする負性抵抗電界効果トランジスタ。
【請求項４】
請求項１記載の負性抵抗電界効果トランジスタであって；
上記低移動度チャネル層内には部分的に伝導帯エネルギを低めるデルタドーピング層が設けられていること；
を特徴とする負性抵抗電界効果トランジスタ。
【請求項５】
請求項１記載の負性抵抗電界効果トランジスタであって；
上記低移動度チャネル層は上記高移動度チャネル層から見て上記ゲート電極の側に位置していること；
を特徴とする負性抵抗電界効果トランジスタ。
【請求項６】
請求項１記載の負性抵抗電界効果トランジスタであって；
上記低移動度チャネル層は上記高移動度チャネル層から見て上記基板の側に位置していること；
を特徴とする負性抵抗電界効果トランジスタ。
【請求項７】
請求項１記載の負性抵抗電界効果トランジスタであって；
上記低移動度チャネル層は上記高移動度チャネル層から見て上記ゲート電極の側にも上記基板の側にも位置しており、上記デュアルチャネル層はこれら三層の接合構造となっていること；
を特徴とする負性抵抗電界効果トランジスタ。
【請求項８】
請求項１記載の負性抵抗電界効果トランジスタであって；
上記基板と上記デュアルチャネル層との間にはバッファ層が設けられていること；
を特徴とする負性抵抗電界効果トランジスタ。
【請求項９】
請求項１記載の負性抵抗電界効果トランジスタであって；
上記基板はリッジ形状の（100)面InP 基板、上記高移動度チャネル層は該リッジ形状基板の上に形成されたノンドープInGaAs層であり、上記低移動度チャネル層は該リッジ形状基板の上に形成され、その厚みの途中に n型シリコン一原子層によるデルタドーピング層を含むノンドープInAlAs層であること；
を特徴とする負性抵抗電界効果トランジスタ。
【請求項１０】
請求項９記載の負性抵抗電界効果トランジスタであって；
上記コンタクト層は n型InGaAs層と n型InAs層との接合構造を含むこと；
を特徴とする負性抵抗電界効果トランジスタ。
【請求項１１】
請求項９記載の負性抵抗電界効果トランジスタであって；
上記低移動度チャネル層と上記ゲート電極とがショットキ接合を形成していること；
を特徴とする負性抵抗電界効果トランジスタ。
【請求項１２】
請求項11記載の負性抵抗電界効果トランジスタであって；
上記高移動度チャネル層と上記基板との間にはノンドープInAlAs層によるバッファ層が介在していること；
を特徴とする負性抵抗電界効果トランジスタ。
【請求項１３】
請求項９記載の負性抵抗電界効果トランジスタであって；
上記デュアルチャネル層のチャネル幅は 200nm以下であり、上記ソース電極を上記高移動度チャネル層に電気的に導通を取らせれる上記コンタクト層と上記ドレイン電極を上記高移動度チャネル層に電気的に導通を取らせれる上記コンタクト層とは互いに近接し、上記ゲート電極下にあってそれらコンタクト層の近接距離により実効的に定められるチャネル長は 100nm以下であること；
を特徴とする負性抵抗電界効果トランジスタ。
【請求項１４】
請求項13記載の負性抵抗電界効果トランジスタであって；
上記チャネル長は50nm以下であること；
を特徴とする負性抵抗電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、負性抵抗特性（NDR:Negative Differential Resistance）を呈する電界効果トランジスタに関し、特に低消費電力、高周波特性の向上を図り、さらに望ましくは、負性抵抗特性を呈する直前のドレイン電流値と負性抵抗特性が起きた直後のドレイン電流値との比であって負性抵抗効果の大きさを測る目安となるピーク・バレー電流比（Peak-to-Valley Current Ratio：以下、PVCRと略す）を高めるための改良に関する。なお、負性抵抗特性を呈する電界効果トランジスタを、本書では一般的な呼び方に従い、単に負性抵抗電界効果トランジスタと呼ぶ。
【０００２】
【従来の技術】
半導体集積回路では負性抵抗特性を有する素子が要求される場合も多い。他の能動素子と同様、こうした負性抵抗素子でも、より低消費電力で動作し、高速動作可能な（高周波特性の良好な）素子である程に望ましいことはもちろんで、これまでにも種々の研究がなされてきた。
【０００３】
周知のガン効果による位相空間遷移を利用した素子や実空間遷移を利用した素子として、まずは制御端子を持たない、いわゆる二端子素子として、位相空間遷移を利用した素子がある。この素子では、電界による加速により、移動度の大きなΓバレイから移動度の小さいＸバレーやＬバレーに走行電子を遷移させ、バンド間の移動度の違いを利用して負性抵抗特性を得る、一方、実空間遷移を利用した二端子素子もあり、この素子では、ヘテロ多層構造における複数の導電チャネル層の間を実空間にて遷移させ、チャネル間の移動度の違いを利用して負性抵抗特性を得る。
【０００４】
確かに、こうした二端子素子は構造が単純で、通常の電界効果トランジスタに比しても素子の製造プロセス工程を簡単にし得る大きな利点があるものの、制御端子がないので外部からの制御に限界があり、論理素子への応用や集積化素子としてはなじまないことが多い。増幅機能等も当然に見込むことができない。
【０００５】
そこで、少なくとも三端子構造を有する素子が求められるが、例えばダブルバリアトンネルダイオードとホットエレクトロントランジスタとを組み合わせ、負性抵抗特性を利用しての高速動作性を生かしながら NORゲートの構成素子数を大きく低減するに成功した例(文献１：“A New Functional, Resonant-Tunneling Hot Electron Transistor ”,Naoki Yokoyama他,Jpn.Appl.Phys,Vol.24, No.11,November 1985,pp.L853-854)や、マイクロ波電圧制御発振器（VCO)を実現するため、RHET(Resonant-Tunneling Hot Electron Transistor)を用いることで発振器の構成素子数を減少させた例（文献２：“Quantum Functional Devices for in-creased functionality QMMICs”, N.El-Zein 他, Extended Abstract of 17th Symposium on Future Electron Devices, pp.29-34, Tokyo, 1998.）が報告されている。
【０００６】
しかし、これらの素子もまた、単体の能動三端子素子ではなく、用途に制限のあることや、必要な層を予めエピタキシャル成長させてから素子作製に移らねばならず、ダブルバリアトンネル素子の不要部分をエッチング工程により正確に除去してからホットエレクトロントランジスタやHEMTを構築する工程も簡単とは言えない。
【０００７】
これに対し、制御端子を有する単体の電界効果トランジスタ構造として、化合物へテロ接合構造を用い、エネルギバンドギャップが相対的に狭く、高移動度の層部分を電子の主たる走行チャネル層とし、これに接してその上部あるいは下部に、エネルギバンドギャップが相対的に広く、低移動度の層部分を第二のチャネル層として設けた構造の提案もある（文献４：“Enhanced Resonant Tunneling Real-Space Transfer in delta-Doped GaAs/InGaAs Gated Dual-Channel Tran- sistors Grown by MOCVD”Chang-Luen Wu 他, IEEE Transactions on Electron Devices vol.43 No.2.(1996) 207）。このようなデュアルチャネル層構造を有する低次元電界効果トランジスタでは、ドレイン電圧により加速されて両チャネル層間のポテンシャル障壁のエネルギレベルに達した走行電子を、ゲート電圧を正に印可することで、ゲートと主たるチャネル層とに挟まれた低移動度チャネル層に実空間遷移させる。低移動度チャネル層に遷移した電子は減速して走行するか停留し、その結果、高移動度チャネル層を走行する電子の面密度は、ゲート電圧により電荷中性条件を満たすため誘起される総電荷量から、低移動度チャネル層に停滞する電荷を減じたものになって、ゲートバイアスが負にバイアスされたのと同じ効果が生じ、高移動度チャネル層内の電子が減少することで実質的にドレイン電流が減少し、負性抵抗特性の発現となる。
【０００８】
【発明が解決しようとする課題】
しかし、提案されているこの電界効果トランジスタでは、ドレイン電圧に1V以上の電圧を要し、決して低消費電力素子とは言えない。低消費電力素子とするためにはこれを低めねばならない。また、高周波性能も高くする必要があり、その点でもこの従来素子は満足でない。さらに、望ましくはPVCRは高い方が良い。本発明はこうした目的意識の下に成されたものである。
【０００９】
【課題を解決するための手段】
本発明では上記目的を達成するため、化合物へテロ半導体の積層構造として、相対的に狭いエネルギバンドギャップの高移動度チャネル層と相対的に広いエネルギバンドギャップの低移動度チャネル層とが接合しているデュアルチャネル層を基板上に有すると共に、それぞれコンタクト層を介して高移動度チャネル層に電気的に導通する一方、互いには離間したソース、ドレイン電極と、これらソース、ドレイン電極の間に設けられ、絶縁層を介するかショットキ接合を介して上記のデュアルチャネル層に臨むゲート電極とを有して成り、ドレイン電極に印加するドレイン電圧により高移動度チャネル層を走行するキャリアをホットキャリアとし、ゲート電極に印加する電圧によって高移動度チャネル層内のホットキャリアを低移動度チャネル層に実空間遷移させ、もってドレイン電流に関し負性抵抗特性を発現させる負性抵抗電界効果トランジスタの改良として、チャネルを走行するキャリアに対し、量子細線の特質に基づく効果を与えることを提案する。すなわち、上記のデュアルチャネル層にあってホットキャリアの走行するチャネル長方向と直交する方向のチャネル幅を、少なくとも量子細線の特質の現れる幅にまで狭めることを提案する。
【００１０】
さらに望ましくは、デュアルチャネル層はリッジ形状の基板上に成長させられることで細幅化が果たされたものであることを提案する。というよりも、リッジ型の基板上に成長して行く層は幅狭になって行く傾向があるので、このことを有効に利用し、リッジ型基板上にデュアルチャネルを形成すれば、その膜厚に対応してチャネル幅を狭めることができる。
【００１１】
また、ホットキャリアが低移動度チャネル層に実空間遷移し易くし、遷移したキャリアが安定に当該低移動度チャネル層に停留するか走行するように図るためには、この低移動度チャネル層内に部分的（局所的）に伝導帯エネルギを低めるデルタドーピング層を設けると良い。この部分で伝導帯エネルギが低減し、エネルギバンドに凹みが生ずるからである。
【００１２】
なお、量子細線の特質に基づく効果とは、主としては高移動度チャネル層中を走行するキャリアに及ぼす影響として走行方向に直交する方向のエネルギ励起を生じさせ、また、バリスティックな走行を可能ならしめることであるが、デュアルチャネル層のチャネル幅が例えば 200nm以下であれば、そうした量子細線の特質が十分に発現する寸法領域にあると言える。つまり、100nm以下であれば完全に量子細線と呼べるが、100nm以上であっても200nm以下であれば、少なくとも擬似量子細線と呼べ（寧ろ 300nm程度までは十分、そう呼べる）、後述の実施形態にも認められるように、量子細線の特質に基づく効果を有効に発現させることができる。
【００１３】
逆に、デュアルチャネル層のチャネル幅をさらに広くし、300nm以上、500nm以下程度にまで広げても、チャネル長を十分短く取ることで、量子細線によるホットキャリアの散乱抑制効果を受け得るようになる。しかし、疑似量子細線と呼ぶにふさわしい幅を越え、このような寸法のチャネル幅になると、後述の所から明らかなように、ことPVCRに関しては大きな値を得ることができなくなる。
【００１４】
低移動度チャネル層は、高移動度チャネル層から見てゲート電極の側に位置するように構成する場合が多いが、高移動度チャネル層から見て基板の側に位置する構造としても良いし、高移動度チャネル層を挟む格好でその上下に共に位置する構造としても良い。最後の場合、積層構造としてデュアルチャネル層は物理的ないし機械的に見ると三層以上の複数層構造となるが、機能的な意味においては高移動度チャネル層と低移動度チャネル層とを有するデュアルチャネル層構造であることに変わりはない。
【００１５】
デュアルチャネル層は基本的には基板上に設けられていれば良く、基板との直接的な接触で良い場合もあるが、当該基板と当該デュアルチャネル層との間には主として結晶性を良くするために、一般的にはバッファ層が設けられているのが良い。
【００１６】
さらに本発明の下位態様における望ましい構成としては、基板はリッジ形状の（100)面InP 基板であり、高移動度チャネル層はリッジ形状基板の上に形成されたノンドープInGaAs層であり、低移動度チャネル層はリッジ形状基板の上に形成され、その厚みの途中に n型シリコン一原子層によるデルタドーピング層をむノンドープInAlAs層であるのが良い。
【００１７】
これに加え、コンタクト層は n型InGaAs層と n型InAs層との接合構造を含むと良く、低移動度チャネル層とゲート電極とがショットキ接合を形成していると良い。化合物ヘテロ半導体系では絶縁膜を介してのゲート電極はどちらかと言えば作り難いからである（排斥するものではない）。
【００１８】
さらに、高移動度チャネル層と基板との間にはノンドープInAlAs層によるバッファ層が介在していることが良いし、具体的な寸法に関しても、デュアルチャネル層のチャネル幅は 200nm以下であり、ソース電極を高移動度チャネル層に電気的に導通を取らせれるコンタクト層とドレイン電極を高移動度チャネル層に電気的に導通を取らせれるコンタクト層とは互いに近接し、ゲート電極下にあってそれらコンタクト層の近接距離により実効的に定められるチャネル長は 100nm以下であることが望ましく、50nm以下であれば極めて望ましい。
【００１９】
【発明の実施の形態】
図１には本発明に従って構成された負性抵抗電界効果トランジスタ10の望ましい一実施形態が示されており、図１中の2A−2A線に沿う断面図が図２(A)、2B−2B線に沿う断面図が図２(B) である。本実施形態では、電子の主たる走行チャネルである高移動度チャネル層13として、室温での電子移動度が十分に高いノンドープInGaAs層13を選択したため、これと格子定数が一致し、かつ相対的には十分低移動度となる低移動度チャネル層14としてノンドープInAlAs層14を選択した。なお、図中ではノンドープ層には接頭記号「i-」を付し、例えば「i-InAlAs」等と表記しており、本書でも以下ではこの表記を用いる。しかるに、この実施形態では、相対的にエネルギバンドギャップの狭い高移動度チャネル層13と相対的にエネルギバンドギャップの広い低移動度チャネル層14の積層構造がデュアルチャネル層を構成していることになり、低移動度チャネル層14はまた、後述のように、ゲート電極16とのショットキ障壁形成層ともなっている。
【００２０】
基板11もデュアルチャネル層(13,14) と整合性も良く、製作上も都合の良いものを選ぶということから、分子線結晶成長法(Molecular Beam Epitaxy:MBE)を用いてリッジ形状にエッチングした（100)面InP 基板11が選択されており、その上にi-InAlAsバッファ層12が厚み1000nmに亘って形成されている。その上にはさらに順次、積層関係で上述の高移動度チャネル層であるi-InGaAs層が10nm、低移動度チャネル層であるi-InAlAs層14が15nmの厚みに亘って成長させられている。
【００２１】
ただし、この低移動度チャネル層14は実は二層構造とも認められる。というのも、望ましくは図３のエネルギバンド図に示すように、当該低移動度チャネル層14内に伝導帯の凹みを作るため、その厚みの途中に、n型シリコン一原子層によるデルタドーピング層が含まれているからである。このデルタドーピング層は図１中に併記のように、δドーピング層との表記と共に太線で示してあり、他の図面でもそうなっている。
【００２２】
低移動度チャネル層14の成長後、後述のようにソース電極17、ドレイン電極18のそれぞれに関するコンタクト層20を形成するため、1nm厚のn-InAlAs層21、5nm厚のn-InGaAs層22、1nm厚のn-InAs層23をそれぞれの間にデルタドーピング層を挟んで積層形成している。コンタクト層20はこのように、この実施形態では三層構造（21＋22＋23）であるが、格子整合性が良く、導電性が良好であって、ソース電極17、ドレイン電極18とのオーミック接触を良好に取れるものであれば、積層層数や材質は問わない。
【００２３】
ただ、低移動度チャネル層14の成長に関しては、通常の成長法ではインジウムの拡散長がアルミニウムのそれに比べて大きいため、下層上部にはインジウム組成の多い層が成長し、組成ずれにより格子整合に不具合が出るので、本発明者等は、他の層の成長中にもインジウム分子線量は精密に制御したが、特に低移動度チャネル層の成長中にインジウム分子線量を極めて精密に制御し、組成を任意、希望のものとした。
【００２４】
結晶成長完了後、表面保護のための酸化シリコン膜24を堆積させ、さらにフォトリソグラフィおよび真空蒸着装置によってソース、ドレインの各電極17，18を蒸着し、さらにその後、電子線露光によりゲートパターンを転写し、エッチング工程と真空蒸着工程を経て低移動度チャネル層14にショットキ接合する適当な金属電極、例えばTi/Pt/Auゲート電極16を形成した。なお、図示の場合、ゲート電極作製のためのエッチングにより最終的に分離されたソース電極17、ドレイン電極18のそれぞれに関するコンタクト層20は、まずは低移動度チャネル層14に接触し、当該低移動度チャネル層14をさらに介して高移動度チャネル層13に導通するように構成されているが、コンタクト層20が直接に高移動度チャネル層13に接触するように作製してももちろん良い。
【００２５】
いずれにしても上記のように、本発明電界効果トランジスタはその作製自体に関し、精密制御を要する部分はあるとは言っても、基本的には通常の FETプロセスによって簡単に作製でき、集積化にも適している。
【００２６】
図２中に示されるチャネル幅Lwは、リッジ型基板上に各層を形成することで相当幅狭にでき、100nm程度にも十分できる。この幅であれば、例え図１に示すゲート長（実質的に殆どチャネル長に等しい）Lcがかなり長く、この種の素子においては非常に長いとも思える 2μm 程度であっても、後述のチャネル幅 200nmにおける実験例で得られる負性抵抗特性よりもさらに良好な負性抵抗特性が現れる。こうした幅のチャネル層は量子細線と完全に呼べる。
【００２７】
しかし、余りに細いと製造上の制約が増したり、厳密な管理が必要になったりするので、後述の実験例で実際に用いている寸法では、上記の通り、チャネル幅は 200nmとしたのである。しかし、この幅は通常、擬似量子細線と呼べる幅であるし、本発明にては結局の所、チャネル走行キャリアに対し量子細線の特質に基づく効果を及ぼし得れば良いため、チャネル長Lcを余り長くしなければ、十分に満足な機能を果たす。以下に述べる実験例では、チャネル長にほぼ等しいゲート長Lcを50nmとした。
【００２８】
明らかなように、ゲート電極16をコンタクト層20のエッチングにより形成していることは、ソース電極17とドレイン電極18の距離自体はかなり離れていても、実際にソース、ドレインとなるべき領域はこのそれぞれの電極に関するコンタクト層20，20の部分であるので、それらは十分に近接させることができる。図に示しているように、殆どゲート電極16の間近にまで近接させ得るため、ゲート長が殆どチャネル長Lcに等しい状況を作ることができる。
【００２９】
しかるに、本電界効果トランジスタ10のエネルギバンドは図３に示すようになり、ドレイン電圧で加速されてホットキャリアとなった高移動度チャネル層13内のキャリアは適当なる大きさのゲート電圧の印加により、高移動度チャネル層13と低移動度チャネル層14間のエネルギ障壁を越えて低移動度チャネル層14内に移り、そこを走行するか停留する。
【００３０】
そのため、既に述べた通り、実効的にゲート電圧が負方向に増したのと等しい状況が生起し、ドレイン電流が減少する負性抵抗特性が発現する。改めて言い直すなら、電荷中性条件により、一定のゲート電圧で蓄えられる電子の総量は一定であるから、低移動度チャネル層14に遷移した電子の分だけ高移動度チャネル層13の電子が減少し、そこのコンダクタンスが減少する。全ての電子が遷移したとすると、チャネル電流は、低移動度チャネル層14の移動度を高移動度チャネル層13の移動度で除した値になり、この実施形態の材料例の場合には約1/10となる。ここで、デュアルチャネル層14内に図示のようにデルタドーピング層が設けられていると、その部分を最深部とする凹みが伝導帯に生じ、トンネル遷移してきたキャリアの安定な捕捉、停留を保証する。しかし、原理的にはこのデルタドーピング層はなくても良く、既述したデュアルチャネル層構造が満足されていれば良い。
【００３１】
図４には図１，２の構成によりチャネル幅Lwを 200nm、チャネル長（ゲート長Lc）を50nmとした場合に得られた本発明負性抵抗電界効果トランジスタ10の特性図が示されており、ゲート電圧Vg=4.5V の時、ドレイン電圧Vds=0.3V近傍でドレイン電流Ids に明瞭かつ急峻で十分満足な負性抵抗特性が認められている。さらに、そのPVCRは最大で８にも達しており、極めて望ましい結果が得られている。谷の部分のドレイン電流は略々平らである。温度環境は60K である。
【００３２】
このように低いドレイン電圧で、しかも十分高いPVCRを持つ急峻な負性抵抗特性が得られたのは初めてであり、また、ゲート電圧Vgに関しては、これを0.5Vずつ低減していった各特性図からも分かる通り、ゲート電圧をかなり低くしても、従来得られていた特性を上回る性能が得られている。さらに、チャネル幅Lwがこの実験例におけるように 200nm程度にまで狭いと、チャネル長Lcを 100nm程度にまで増しても、PVCRの若干の低下はあるにしろ、殆ど変わりない負性抵抗特性が得られる。PVCRよりも低ドレイン電圧を重視するなら、さらにチャネル長は長くしても構わない。
【００３３】
図５は図４の特性を取ったときと同条件下における本発明負性抵抗特性電界効果トランジスタ10のヒステリシス特性を示していて、これから分かるように、余りヒステリシスは認められない。同図にはゲート電流も併示されているが、負性抵抗特性の発現と共に微小な電流オーダではあるがゲート電流が増加している。このことはつまり、生じている現象が、確かにホットキャリアの実空間遷移に起因することを証している。
【００３４】
図６は負性抵抗のPVCRにおける温度依存性を示している。負性抵抗のPVCRは温度上昇と共に減少し、200K付近にまで至ると負性抵抗特性は消失した。なお、本図には示していないが、負性抵抗特性の生ずるドレイン電圧はデバイス温度の上昇と共に低減する傾向にあった。これは、キャリア温度の上昇がキャリアの遷移すべき障壁層の高さの相対的な低下を招いたためと考えられる。
【００３５】
図７は、断面構造としては図１，２に示した構造と同様であるが、チャネル幅Lwを意図的に広め、500nmとし、ただしゲート長（チャネル長）Lcは十分短い50nmに留めた場合の実験例における特性を示している。明らかにPVCRは２程度と小さくなったが、負性抵抗特性の発現するドレイン電圧Vds は十分低く、ゲート電圧Vgに依存するものの、0.2-0.35V程度に留まっており、低消費電力素子としての応用を第一義と考えるならば、十分に満足な値を示している。もっとも、デバイス温度は相当低く、28Kである。
【００３６】
しかし、このような実験例は、最早、疑似量子細線としてすら、そう呼ぶにはふさわしくない幅のデュアルチャネル層を用いても、ゲート長に勘案すれば、少なくとも量子細線によるホットキャリア散乱抑制効果はいくらか認められることを示しているものの、やはりPVCRに関しては望ましい結果が得られるとは言えない。
【００３７】
先にも少し述べたとおり、低移動度チャネル層14は高移動度チャネル層13に対し、ゲート電極側ではなくて基板側に設けられていても、既述した所と同様のメカニズムによる負性抵抗特性が期待でき、場合によっては高移動度チャネル層13を挟み、その上下双方に設けられていても良い。実際、図示の実験素子においても、本来基板11との化学的、物理的整合性を採るために設けられているバッファ層12の側へのホットキャリア遷移が起きているのではないかとの兆候が認められる場合もあった。これはゲート電圧Vgを正に印加していてもそうである。ホットキャリアの振る舞いによるものであるがためである。また、これも既述したように、本発明の負性抵抗特性電界効果トランジスタでは、負性抵抗特性が現れるドレイン電圧Vds にゲート電圧依存性があることから、この負性抵抗特性は、ゲート電界型実空間遷移 (field-assisted real space transfer)によるものと言える。さらに、ゲート電極16は、図示の場合、ショットキ接合を構成しているが、化合物へテロ接合構造でも制作上の制約が緩和されるならば、通常の絶縁ゲート型であってもちろん良い。
【００３８】
【発明の効果】
以上、本発明の望ましい実施形態に即し説明したが、本発明の負性抵抗特性電界効果トランジスタは低ドレイン電圧で負性抵抗が得られること、ダブルバリア構造などが不要でデバイス構造が単純であること等、これまでにない利点、特長を有し、低消費電力での高周波発振器やメモリ等への応用が期待できる。ゲート長も一般に短くすればする程良いので、これは高周波化、高速動作化にとっても望ましい結果となる。
【００３９】
さらに、特定の実施形態ではPVCRも極めて大きくとることができ、応用デバイスの高性能化にも寄与し得る。
【図面の簡単な説明】
【図１】本発明の負性抵抗特性電界効果トランジスタの一実施形態における断面図である。
【図２】図１中の2A−2A線及び2B−2B線に沿う断面図である。
【図３】図１に示す素子のエネルギバンド図である。
【図４】図１の素子により得られた負性抵抗特性例の特性図である。
【図５】図１の素子により得られたヒステリシス特性とゲート電流の特性図である
【図６】図１の素子において負性抵抗特性の温度依存性を示す特性図である。
【図７】図１の素子の断面構造に従うがチャネル幅を広めた実施形態において得られた負性抵抗特性例の特性図である。
【符号の説明】
10  本発明負性抵抗電界効果トランジスタ
11  基板
12  バッファ層
13  高移動度チャネル層
14  低移動度チャネル層
16  ゲート電極
17  ソース電極
18  ドレイン電極
20  コンタクト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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