(57)【特許請求の範囲】
【請求項１】
入力端子と負荷回路とに結合された入力トランジスタと、出力端子に結合された出力トランジスタとを有する差動増幅器回路における回路であって、
コレクタ、対応する入力端子に結合されたベース、さらに第１抵抗対の抵抗を介して共通端子に結合されたエミッタをそれぞれ有する第１トランジスタの対と、
対応する入力トランジスタのコレクタに結合されたベース、電源端子に結合されたコレクタ、対応する出力トランジスタのベースに結合され、かつ第１トランジスタの対応するコレクタに結合されたエミッタをそれぞれ有する第２トランジスタの対と
を備える差動増幅器回路における回路。
【請求項２】
入力端子と出力端子とを有する差動増幅器コア回路であって、
対応する入力端子に結合されたベース、コレクタ、第１抵抗対の対応する抵抗を介して共通端子に結合されたエミッタをそれぞれ有する入力トランジスタの対と、
それぞれ入力トランジスタのコレクタと電源端子との間に結合された負荷回路対と、
入力トランジスタの対応するコレクタに結合されたベース、電源端子に結合されたコレクタ、エミッタをそれぞれ有する第２トランジスタの対と、
対応する入力端子に結合されたベース、第２トランジスタの対応するエミッタに結合されたコレクタ、第２抵抗対の対応する抵抗を介して共通端子に結合されたエミッタをそれぞれ有する第３トランジスタの対と、
第２トランジスタの対応するエミッタに結合されたベース、対応する出力端子に結合され、かつ第３抵抗対の対応する抵抗を介して電源端子に結合されたコレクタ、第４抵抗対の対応する抵抗を介して共通端子に結合されたエミッタをそれぞれ有する出力トランジスタの対と
を備える差動増幅器コア回路。
【請求項３】
差動増幅器回路であって、
対応する入力端子の１つに結合されたベース、対応する負荷回路の１つを介して電源端子に結合されたコレクタ、第２電源端子に結合されたエミッタをそれぞれ有する入力トランジスタの対を含む入力段と、
ベース、対応する出力端子の１つに結合され、かつ第１抵抗対の対応する１つを介して電源端子に結合されたコレクタ、第２抵抗対の対応する１つを介して第２電源端子に結合されたエミッタをそれぞれ有する出力トランジスタの対を含む出力段と、
入力段の入力トランジスタのコレクタと、出力段の出力トランジスタのベースとの間に結合されたバッファ段と、
対応する入力端子の１つに結合されたベースを有し、前記入力トランジスタ対とともに前記入力段を構成する第１トランジスタ対と
を備え、
前記第１トランジスタ対の各トランジスタから、前記バッファ段を構成するエミッタフォロワ・トランジスタ対の各トランジスタにそれぞれバイアス電流が供給される差動増幅器回路。
【請求項４】
第１端子と第２端子を有し、ベース、コレクタ、エミッタをそれぞれ有する第１、第２、第３トランジスタの対を有し、かつ入力端子に結合された入力トランジスタと、出力端子に結合された出力トランジスタとを有する差動増幅器回路の入出力特性を線形化する方法であって、
前記トランジスタの対の各トランジスタに対して、
第１トランジスタのベースとコレクタを纏めて第１端子に結合し、
第１トランジスタのエミッタを、第１抵抗対の対応する抵抗を介して、対応する入力トランジスタに結合し、
第２トランジスタのベースを対応する入力トランジスタに結合し、
第２トランジスタのコレクタを第１端子に結合し、
第２トランジスタのエミッタを対応する出力トランジスタと第３トランジスタのコレクタに結合し、
第３トランジスタのベースを対応する入力端子に結合し、
第３トランジスタのエミッタを、第２抵抗対の対応する抵抗を介して第２端子に結合する
ことを含む、差動増幅器回路の入出力特性を線形化する方法。
【発明の詳細な説明】
【０００１】
（発明の背景）
１．発明の分野
本発明は、一般にアナログ回路に関し、より詳細には、差動増幅器コアの出力を線形化するための回路に関する。
【０００２】
２．背景情報
図１は、従来技術による差動対増幅器回路の回路図を示したものである。差動増幅器回路は、トランジスタＱ１、Ｑ２、エミッタ・デジェネレーション抵抗ＲE1、ＲE2、負荷抵抗ＲC1、ＲC2、電流源Ｉを含んでいる。差動入力Ｖi+とＶi-が、トランジスタＱ１、Ｑ２のベースにそれぞれ印加され、差動出力Ｖo+とＶo-が、トランジスタＱ１、Ｑ２のコレクタにそれぞれ供給されている。抵抗ＲE1、ＲE2中を流れる電流ＩE1、ＩE2は、それぞれ
ＩE1＝（（Ｖi+−ＶＢＥ1）−ＶE）／ＲE1、
ＩE2＝（（Ｖi-−ＶＢＥ2）−ＶE）／ＲE2
となる。
ここで、ＶＢＥ1は、トランジスタＱ１のベース−エミッタ電圧であり、ＶＢＥ2は、トランジスタＱ２のベース−エミッタ電圧である。
【０００３】
Ｖi+＝Ｖi-であるコモンモードでは、電流Ｉの半分がトランジスタＱ１を流れ（ＩE1）、電流の半分がトランジスタＱ２を流れる（ＩE2）ように回路が平衡化される。Ｖi+とＶi-が異なる差動モードでは、電流に応じてＶＢＥ1とＶＢＥ2が非線形に変化するため、図１の増幅器回路は非線形になる。トランジスタＱ１、Ｑ２のベース−エミッタ電圧の差（ＶＢＥ1−ＶＢＥ2）はコレクタ電流の比に比例し、
ΔＶＢＥ＝（ＫＴ／ｇ）＊１ｎ（ＩC1／ＩC2）
となる。
ここで、
Ｋ＝ボルツマンの定数
Ｔ＝絶対温度
ｑ＝電子電荷
であり、
入力Ｖi+−Ｖi-の場合、デジェネレーション抵抗ＲE1、ＲE2の両端間の電圧ＶE1−ＶE2は
ＶE1−ＶE2＝（Ｖi+−ＶＢＥ1）−（Ｖi-−ＶＢＥ2）、すなわち
ＶE1−ＶE2＝（Ｖi+−Ｖi-）−ΔＶＢＥ
となる。
ＲE1＝ＲE2＝ＲE、ＲC1＝ＲC2＝ＲCの場合、出力Ｖo+−Ｖo-は
Ｖo+−Ｖo-＝−（ＲC／ＲE）（（Ｖi+−Ｖi-）−ΔＶＢＥ）
となる。
【０００４】
したがって、デジェネレーション抵抗ＲE1、ＲE2の両端間の信号が、Ｖi+−Ｖi-ではなく、（（Ｖi+−Ｖi-）−ΔＶＢＥ）であるため、出力は、（Ｖi+−Ｖi-）に対して非線形である。
【０００５】
図２は、図１の差動増幅器回路の特性を線形化するための、従来技術による技法を示したものである。図に示すように、ダイオード接続トランジスタＱ３、Ｑ４が、正の電源端子ＶＣＣと、負荷抵抗ＲC1、ＲC2との間の負荷回路にそれぞれ設けられている。ＲE1＝ＲC1＝ＲE2＝ＲC2（すなわち、利得が１）と仮定すると、ダイオード接続トランジスタＱ３、Ｑ４の効果は、差動入力トランジスタＱ１、Ｑ２による非線形性をオフセットすることである。したがって、Ｖi+−Ｖi-の変化による、ＲC1を流れる電流の変化、および関連するトランジスタＱ３のＶＢＥの変化が、ＲE1を流れる電流の変化、およびトランジスタＱ１のＶＢＥの変化と同じになり、それにより、出力電圧の非線形性を相殺している。この技法は、ダイオード線形化と呼ばれている。
【０００６】
図２に示すダイオード線形化技法には欠点がある。Ｘが１より大きい正の整数である利得Ｘ（すなわち、ＲC＝Ｘ＊ＲE）を必要とする場合、Ｘ個のダイオード接続トランジスタが負荷に必要である。これは、多数のＶＢＥを回路に付加し、出力部のヘッドルームを減少させる（すなわち、出力電圧の揺れを小さくする）。したがって、このような差動増幅器の特性を線形化する方法および装置のための技法が必要である。
【０００７】
（発明の概要）
本発明は、入力端子と出力端子を有する差動増幅器コア回路の入出力特性を線形化するための回路を含む。一実施態様では、その回路は、入力段、バッファ段、出力段を含んでいる。入力段は、共通エミッタ接地構成に接続され、かつ入力端子に結合された入力トランジスタを含んでいる。入力段はさらに、電源端子と入力トランジスタとの間に結合された負荷回路を含んでいる。入力段は、線形入出力特性をもたらしている。出力段は、共通エミッタ接地構成に接続された出力トランジスタを含んでおり、その出力端子が出力トランジスタに結合されている。出力段は、非線形入出力特性をもたらしている。バッファ段は、入力段と出力段との間に結合され、出力段の非線形性に等しく、かつ反対の非線形性をもたらしている。したがって、入力端子から出力端子への伝達曲線は線形である。
【０００８】
（詳細説明）
本発明は、差動増幅器コア回路の入出力特性を線形化するための回路を含む。差動増幅器コア回路は、入力段、バッファ段、出力段を備えている。入力段は、共通エミッタ接地構成に接続された入力トランジスタ対を含んでおり、その入力トランジスタのベースは、入力端子に結合されている。入力段はさらに負荷回路を含んでいる。負荷回路の各々は、ダイオード接続トランジスタ、対応する入力トランジスタのコレクタと第１電源端子との間に結合された直列抵抗を含んでいる。入力段は、出力特性に対して線形入力をもたらしている。出力段は、共通エミッタ接地構成に接続された出力トランジスタ対を含んでおり、その出力トランジスタのコレクタに出力端子が結合されている。一対の抵抗が、対応する出力トランジスタのコレクタと第１電源端子との間に結合されている。出力段は、その入力信号に対して、出力信号に非線形性をもたらしている。
【０００９】
出力段によってもたらされる非線形性を相殺するために、入力段と出力段の間にバッファ段が結合されている。バッファ段は、第１トランジスタ対を含んでいる。第１トランジスタ対のベースは、対応する入力トランジスタのコレクタにそれぞれ結合されており、また、第１トランジスタ対のコレクタは電源端子にそれぞれ接続され、そのエミッタは、対応する出力トランジスタのベースにそれぞれ結合されている。バッファ段はさらに、共通エミッタ接地構成に接続された第２トランジスタ対を含んでいる。第２トランジスタ対のベースは、対応する入力端子にそれぞれ結合されており、また、そのコレクタは、対応する第１トランジスタのエミッタにそれぞれ結合されている。第２トランジスタ対のエミッタは、抵抗対の対応する抵抗を介して共通端子に結合されている。
【００１０】
バッファ段の第１トランジスタ対を流れる差動電流は、出力トランジスタ対を流れる差動電流に等しくされ、それにより、出力段によってもたらされるあらゆる非線形性を相殺している。したがって、入力信号の変化として反応するバッファ段のΔＶＢＥの変化が出力段のΔＶＢＥの変化をオフセットしている。
【００１１】
図３は、本発明の一実施形態による差動増幅器コア回路の回路図を示したものである。図３を参照すると、増幅器コア回路は、入力段、出力段、バッファ段の３つの段を備えている。入力段は差動対トランジスタＱ１、Ｑ２を含んでいる。トランジスタＱ１は、エミッタ・デジェネレーション抵抗Ｒ１と、ダイオード接続トランジスタＱ３、抵抗Ｒ３からなる対応負荷を有し、トランジスタＱ２は、エミッタ・デジェネレーション抵抗Ｒ２および、ダイオード接続トランジスタＱ４、抵抗Ｒ４からなる対応負荷を有している。出力段は、差動トランジスタＱ９、Ｑ１０を含んでいる。トランジスタＱ９は、エミッタ・デジェネレーション抵抗Ｒ９と負荷抵抗Ｒ７を有し、トランジスタＱ１０は、エミッタ・デジェネレーション抵抗Ｒ１０と負荷抵抗Ｒ８を有している。
【００１２】
バッファ段は、入力段と出力段の間に結合されたエミッタフォロワ・トランジスタＱ７、Ｑ８、差動トランジスタＱ５、Ｑ６、エミッタ・デジェネレーション抵抗Ｒ５、Ｒ６を含んでいる。エミッタフォロワ・トランジスタＱ７、Ｑ８は、入力段と出力段の間をバッファリングし、差動トランジスタＱ５、Ｑ６は、トランジスタＱ７、Ｑ８にバイアス電流を供給している。差動入力トランジスタＱ１、Ｑ２のテール電流源はＩ１であり、差動対トランジスタＱ５、Ｑ６のテール電流源はＩ２である。また、差動出力トランジスタＱ９、Ｑ１０のテール電流源はＩ３である。差動入力電圧Ｖi+−Ｖi-は、トランジスタ対Ｑ１とＱ２、、Ｑ５とＱ６の各ベースに印加される。差動出力電圧（Ｖo+−Ｖo-）は、それぞれトランジスタＱ９、Ｑ１０のコレクタの両端間で測定される。
【００１３】
以下の考察では、トランジスタはすべて同じサイズであり、また、抵抗はすべて同じ抵抗の値Ｒ（ただし、Ｒ７、Ｒ８を除く）とする。抵抗Ｒ７、Ｒ８は、他の抵抗の値のＮ倍であるものとして任意の抵抗値を取ることができる。また、電流源Ｉ１、Ｉ２、Ｉ３はすべて同等である。本発明の説明を分かり易くするために、トランジスタのコレクタ電流ＩCがエミッタ電流ＩEに等しくなるように、ベース電流は無視されている。
【００１４】
Ｖi+＝Ｖi-の時、電流Ｉ１の半分が、それぞれトランジスタＱ１、Ｑ２を流れ、電流Ｉ２の半分が、それぞれトランジスタＱ５、Ｑ６を流れ、また、電流Ｉ３の半分が、それぞれトランジスタＱ９、Ｑ１０を流れるように、回路が平衡化される。
【００１５】
差動入力トランジスタＱ１、Ｑ２、ダイオード接続入力トランジスタＱ３、Ｑ４、エミッタデジェネレーション抵抗Ｒ1、Ｑ2、ならびに負荷抵抗Ｒ3、Ｒ4は、入力Ｖi+、Ｖi-から、エミッタ接地トランジスタＱ７、Ｑ８の対応するベースへの電圧利得が１（１８０゜位相外れ）になるように結合されている。説明したように、負荷回路（Ｑ３とＲ３、Ｑ４とＲ４）と、エミッタ回路（Ｑ１とＲ１、Ｑ２とＲ２）には同数のｐ−ｎ接合と同じ抵抗が存在するため、伝達特性は線形である。（図２とその説明参照）。したがって、トランジスタＱ７のベース（ノードＡ１）と、トランジスタＱ８のベース（ノードＡ２）との間の差動電圧（ＶA1−ＶA2）は
ＶA1−ＶA2＝−（Ｖi+−Ｖi-）
となる。
【００１６】
ノードＣ１、Ｃ２の電圧は
ＶC1＝ＶA1−ＶＢＥ7−ＶＢＥ9
ＶC2＝ＶA2−ＶＢＥ8−ＶＢＥ10
となる。
【００１７】
ノードＣ１とＣ２間の電圧差（ＶC1−ＶC2）は
ＶC1−ＶC2＝（ＶA1−ＶＢＥ7−ＶＢＥ9）−
（ＶA2−ＶＢＥ8−ＶＢＥ10）
すなわち
ＶC1−ＶC2＝（ＶA1−ＶA2）−（ＶＢＥ7−ＶＢＥ8）
＋（ＶＢＥ10−ＶＢＥ9）
となる。
しかし、
ＶA1−ＶA2＝−（Ｖi+−Ｖi-）
であるため、
ＶC1−ＶC2＝−（（Ｖi+−Ｖi-）＋（ＶＢＥ7−ＶＢＥ8）
−（ＶＢＥ10−ＶＢＥ9））
となる。
【００１８】
ＶＢＥ7＝ＶＢＥ8、かつＶＢＥ9＝ＶＢＥ10であれば、あるいは、（ＶＢＥ7−ＶＢＥ8）＝（ＶＢＥ10−ＶＢＥ9）であれば、
ＶC1−ＶC2＝−（Ｖi+−Ｖi-）
となる。
【００１９】
差動入力がゼロ（Ｖi+＝Ｖi-）の場合、トランジスタを流れる電流はすべて等しく、したがってＶＢＥもすべて等しくなる。この場合のＶＢＥを、以下ＶＢＥ0で表す。正の差動入力（Ｖi+＞Ｖi-）が増幅器コアに供給されると、トランジスタＱ１、Ｑ５、Ｑ７、Ｑ１０を流れる電流が増加し、トランジスタＱ２、Ｑ６、Ｑ８、Ｑ９を流れる電流が減少する。トランジスタＱ７のＶＢＥは、トランジスタＱ７を流れる電流が増加するため、大きくなり、したがってＶＢＥ7は
ＶＢＥ7＝ＶＢＥ0＋ΔＶＢＥ7
となる。
【００２０】
トランジスタＱ８のＶＢＥは、トランジスタＱ８を流れる電流が減少するため小さくなり、したがってＶＢＥ8は
ＶＢＥ8＝ＶＢＥ0−ΔＶＢＥ8
となる。
【００２１】
ノードＢ１とＢ２間の差動電圧（ＶB1−ＶB2）は
ＶB1−ＶB2＝ＶA1−（ＶＢＥ0−ΔＶＢＥ7）
−ＶA2＋（ＶＢＥ0−ΔＶＢＥ8）
すなわち
ＶB1−ＶB2＝−（Ｖi+−Ｖi-）−（ΔＶＢＥ7−ΔＶＢＥ8）
となる。
【００２２】
トランジスタＱ９のＶＢＥは、トランジスタＱ９を流れる電流が減少するため、小さくなり、したがってＶＢＥ9は
ＶＢＥ9＝ＶＢＥ0−ΔＶＢＥ9
となる。
【００２３】
トランジスタＱ１０のＶＢＥは、トランジスタＱ１０を流れる電流が増加するため、大きくなり、したがってＶＢＥ10は
ＶＢＥ10＝ＶＢＥ0−ΔＶＢＥ10
となる。
【００２４】
ノードＣ１とＣ２間の差動電圧（ＶC1−ＶC2）は
ＶC1−ＶC2＝ＶB1−（ＶＢＥ0−ΔＶＢＥ9）
−ＶB2＋（ＶＢＥ0−ΔＶＢＥ10）
すなわち
ＶC1−ＶC2＝−（Ｖi+−Ｖi-）−（ΔＶＢＥ7＋ΔＶＢＥ8）
＋（ΔＶＢＥ9＋ΔＶＢＥ10）
となる。
【００２５】
図３の差動増幅器回路の入出力特性を線形化するために、量（ΔＶＢＥ7＋ΔＶＢＥ8）が、量（ΔＶＢＥ9＋ΔＶＢＥ10）に等しくされる。これは、トランジスタＱ５、Ｑ６の電流（ＩＱ５−ＩＱ６）を、（Ｖi+-Ｖi-）を用いて、トランジスタＱ１０、Ｑ９の所望出力電流（ＩＱ１０−ＩＱ９）に等しくなるように設定することによって達成される。つまり、電流ＩＱ５、ＩＱ６が、エミッタフォロワ・トランジスタＱ８、Ｑ７をそれぞれバイアスするため、トランジスタＱ９、Ｑ１０におけるΔＶＢＥに等しく、かつ反対のΔＶＢＥが生成される。トランジスタＱ８、Ｑ７のエミッタの差動電圧は、ＶＩＮ＋ΔＶＢＥであり、トランジスタＱ１０、Ｑ９のエミッタの差動電圧は、（ＶＩＮ＋ΔＶＢＥ）−ΔＶＢＥ＝ＶＩＮである。この補正の効果は、トランジスタＱ９、Ｑ１０のエミッタの差動信号を、エミッタフォロワ・トランジスタＱ７、Ｑ８のベースの電圧に等しくし、それによりΔＶＢＥの非線形の影響を取り除くことである。
【００２６】
したがって、増幅器コア回路の出力
Ｖ0+−Ｖ0-＝Ｎ（Ｖi+−Ｖi-）＋（ΔＶＢＥ7＋ΔＶＢＥ8）
−（ΔＶＢＥ9＋ΔＶＢＥ10）
を
Ｖ0+−Ｖ0-＝Ｎ（Ｖi+−Ｖi-）
に低減させることができる。
ここで、Ｎは整数である必要はなく、単一Ｐ−Ｎ接合電圧降下があったとしても、増幅器出力のヘッドルームを制限することなく、実質的に１を超える所望の値を取ることができる。
【００２７】
本明細書における上述の実施形態では、トランジスタはすべて同じサイズであり、Ｒ７、Ｒ８を除くすべての抵抗も同じサイズであるが、本発明はそれに制限されない。例えば、トランジスタＱ９、Ｑ１０のサイズを、任意選択で、トランジスタＱ７、Ｑ８の２倍のサイズにし、かつ電流源Ｉ３に、電流源Ｉ１とＩ２の２倍の電流を供給させることにより、抵抗Ｒ９、Ｒ１０、Ｒ７、Ｒ８の抵抗の値を従来技術による実施形態の値の半分にし、それにより増幅器の出力インピーダンスを小さくすることができる。
【００２８】
高速信号および線形化補正信号は、トランジスタＱ７、Ｑ８のベースとエミッタに同時に到達するため、本発明による補正技法を用いた帯域幅の損失がない。
【００２９】
重要なことは、エミッタフォロワ・トランジスタＱ７、Ｑ８を、ベースの負の高速スリュー化信号にエミッタが追従できるように、十分なプルダウン電流でバイアスしなければならないことである。差動対トランジスタＱ５、Ｑ６は、より多くの電流をエミッタフォロワ・トランジスタに流し込んで電圧を降下させ（必要に応じて）、また、エミッタフォロワ・トランジスタを流れる電流を低減し、電圧を上昇させる。これにより、デジェネレートされた差動対トランジスタＱ５、Ｑ６のテール電流を固定プルダウン電流でエミッタフォロワ・トランジスタＱ７、Ｑ８をバイアスするために必要な総電流より少なくすることができるため、電流を著しく節約することができる。また、図３に示す差動増幅器コア回路は、ｎ−ｐ−ｎトランジスタを用いて示され、かつ説明されているが、ｐ−ｎ−ｐトランジスタを用いても同じ結果が得られることを指摘しておく。
【００３０】
特定の例示的実施形態について説明し、かつ添付の図面に示したが、これらの実施形態は、単に説明目的のためのものであり、広範な本発明を制限するものではないことを理解しなければならない。また、当分野の技術者には、他の様々な改変を加えることが可能であるため、本発明は、本明細書において示し、説明した特定の構造および配列に制限されないことを理解しなければならない。
【図面の簡単な説明】
【図１】  従来技術による差動対増幅器回路の回路図である。
【図２】  図１の差動対増幅器回路の特性を線形化するための、従来技術による技法を示す図である。
【図３】  本発明の一実施形態による差動増幅器コア回路の回路図である。
【図１】
0004523168.tif 000002
【図２】
0004523168.tif 000003
【図３】
0004523168.tif 000004