(57)【特許請求の範囲】
【請求項１】
走査信号を生成する複数の走査信号生成手段から構成される第１走査駆動部と、
発光制御信号を生成する複数の発光制御生成手段から構成される第２走査駆動部と、
を含み、
前記複数の走査信号生成手段は互いに直列に配列され、前記各走査信号生成手段は、入力信号または隣接する前記走査信号生成手段から生成される走査信号と、第１クロック信号および第２クロック信号と、の入力を受けて走査信号を生成し、
前記複数の発光制御信号生成手段は互いに直列に配列され、前記各発光制御信号生成手段は、前記２つの走査信号生成手段から順次に生成される２個の走査信号と、第１クロック信号および／または第２クロック信号と、の入力を受けて一つの発光制御信号を生成し、
前記各走査信号生成手段は、
前記入力信号または隣接する前記走査信号生成手段から生成される走査信号の入力を受けて、第１クロック端子にゲート端子が接続された第１トランジスタと、
前記第１トランジスタの出力端にゲート端子が接続されて、第２クロック端子及び出力ラインに接続された第２トランジスタと、
前記第１クロック端子にゲート端子が接続されて、第２電源及び第１ノードの間に接続された第３トランジスタと、
前記第１トランジスタの出力端にゲート端子が接続されて、第１クロック端子及び第１ノードの間に接続された第４トランジスタと、
前記第１ノードにゲート端子が接続されて、第１電源及び前記出力ラインの間に接続された第５トランジスタと、
前記第１トランジスタの出力端及び前記出力ラインの間に接続された第１キャパシタと、が含まれ、
前記各発光制御信号生成手段は、
第１電源と出力端との間に接続された第１スイッチング素子と、
出力端と第２電源との間に接続された第２スイッチング素子と、
第１電極が出力端に接続されて、第２電極が第２スイッチング素子のゲート電極に連結する第１ノードに接続された第２キャパシタと、
第１ノードと出力端及び第１スイッチング素子のゲート電極とに接続された第３スイッチング素子と、
第１ノードと第２電源との間に接続されてゲート電極がコンバーション部の出力端に接続された第４スイッチング素子と、が含まれ
前記各発光制御信号生成手段の前記コンバーション部は、
第１電源と第３ノードとの間に接続された第５スイッチング素子と、
第３ノードと第１入力端子との間に接続された第６スイッチング素子と、
コンバーション部の出力端と第２入力端子との間に接続されて、ゲート電極が第３ノードに接続された第７スイッチング素子と、
前記第３ノードとコンバーション部の出力端との間に接続された第３キャパシタと、
が含まれて構成されることを特徴とする走査駆動回路。
【請求項２】
前記走査信号生成手段および前記発光制御信号生成手段は、
前記第１クロック信号および前記第２クロック信号が入力される端子である第１クロック端子および第２クロック端子を具備し、
前記第１クロック信号および第２クロック信号は、位相が相違し、レベルが同一となる期間を有することを特徴とする請求項１に記載の走査駆動回路。
【請求項３】
前記複数の走査信号生成手段は、前記第１クロック信号が前記第１クロック端子に供給される第１走査信号生成手段と、前記第２クロック信号が前記第２クロック端子に供給される第２走査信号生成手段と、を含み、
前記第１走査信号生成手段と前記第２走査信号生成手段とが交互に配列されることを特徴とする請求項２に記載の走査駆動回路。
【請求項４】
前記第１クロック信号がローレベルに入力され、前記第２クロック信号がハイレベルに入力される期間にプリチャージが遂行されて、前記第１クロック信号がハイレベルで、前記第２クロック信号がローレベルに入力される期間に評価が遂行されることを特徴とする請求項３に記載の走査駆動回路。
【請求項５】
前記複数の走査信号生成手段は、前記第２クロック信号が前記第１クロック端子に供給される第１走査信号生成手段と、前記第１クロック信号が前記第２クロック端子に供給される第２走査信号生成手段と、を含み、
前記第１走査信号生成手段と前記第２走査信号生成手段とが交互に配列されることを特徴とする請求項２に記載の走査駆動回路。
【請求項６】
前記第１クロック信号がハイレベルに入力され、前記第２クロック信号がローレベルに入力される期間にプリチャージが遂行されて、前記第１クロック信号がローレベルで、前記第２クロック信号がハイレベルに入力される期間に評価が遂行されることを特徴とする請求項５に記載の走査駆動回路。
【請求項７】
前記プリチャージ期間にはハイレベルが出力されて、前記評価期間には前記プリチャージ期間に受けた入力にあたるレベルの信号が出力されて、
前記第１クロック信号、および２クロック信号が共にハイレベルである期間の前がプリチャージ期間なら以前の出力を維持して、評価期間ならハイレベルが出力されることを特徴とする請求項４または請求項６に記載の走査駆動回路。
【請求項８】
前記第１スイッチング素子及び第３スイッチング素子は、
それぞれ二つのトランジスタが結合して具現されるトランスミッションゲート構造を持つトランジスタであることを特徴とする請求項７に記載の走査駆動回路。
【請求項９】
第１電源とコンバーション部の出力端との間に接続された第８スイッチング素子がさらに含まれることを特徴とする請求項６に記載の走査駆動回路。
【請求項１０】
前記第８スイッチング素子のゲート電極は、
第２走査信号の入力ラインまたは第１クロック信号に接続されることを特徴とする請求項６に記載の走査駆動回路。
【請求項１１】
前記第５スイッチング素子のゲート電極は、
第１走査信号の入力ラインに接続されて、前記第６スイッチング素子のゲート電極は第２走査信号の入力ラインまたは第１クロック信号に接続されることを特徴とする請求項６に記載の走査駆動回路。
【請求項１２】
前記第１入力端子には第２走査信号または第１クロック信号が入力されて、第２入力端子には第２クロック信号が入力されることを特徴とする請求項６に記載の走査駆動回路。
【請求項１３】
走査線、データ線、および発光信号線に接続されるように位置される複数の画素を含む画素部と、
前記データ線にデータ信号を供給するデータ駆動回路と、
走査信号を生成する複数の走査信号生成手段から構成される第１走査駆動部と、発光制御信号を生成する複数の発光制御生成手段から構成される第２走査駆動部と、を含む走査駆動回路と、を含み
前記複数の走査信号生成手段は互いに直列に配列され、前記各走査信号生成手段は、入力信号または隣接する前記走査信号生成手段から生成される走査信号と、第１クロック信号および第２クロック信号と、の入力を受けて走査信号を生成し、
前記複数の発光制御信号生成手段は互いに直列に配列され、前記各発光制御信号生成手段は、前記２つの走査信号生成手段から順次に生成される２個の走査信号と、第１クロック信号および／または第２クロック信号と、の入力を受けて一つの発光制御信号を生成し、
前記各走査信号生成手段は、
前記入力信号または隣接する前記走査信号生成手段から生成される走査信号の入力を受けて、第１クロック端子にゲート端子が接続された第１トランジスタと、
前記第１トランジスタの出力端にゲート端子が接続されて、第２クロック端子及び出力ラインに接続された第２トランジスタと、
前記第１クロック端子にゲート端子が接続されて、第２電源及び第１ノードの間に接続された第３トランジスタと、
前記第１トランジスタの出力端にゲート端子が接続されて、第１クロック端子及び第１ノードの間に接続された第４トランジスタと、
前記第１ノードにゲート端子が接続されて、第１電源及び前記出力ラインの間に接続された第５トランジスタと、
前記第１トランジスタの出力端及び前記出力ラインの間に接続された第１キャパシタと、が含まれ、
前記各発光制御信号生成手段は、
第１電源と出力端との間に接続された第１スイッチング素子と、
出力端と第２電源との間に接続された第２スイッチング素子と、
第１電極が出力端に接続されて、第２電極が第２スイッチング素子のゲート電極に連結する第１ノードに接続された第２キャパシタと、
第１ノードと出力端及び第１スイッチング素子のゲート電極とに接続された第３スイッチング素子と、
第１ノードと第２電源との間に接続されてゲート電極がコンバーション部の出力端に接続された第４スイッチング素子と、が含まれ
前記各発光制御信号生成手段の前記コンバーション部は、
第１電源と第３ノードとの間に接続された第５スイッチング素子と、
第３ノードと第１入力端子との間に接続された第６スイッチング素子と、
コンバーション部の出力端と第２入力端子との間に接続されて、ゲート電極が第３ノードに接続された第７スイッチング素子と、
前記第３ノードとコンバーション部の出力端との間に接続された第３キャパシタと、
が含まれて構成されることを特徴とする有機電界発光表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は有機電界発光表示装置に関し、特に電流書込み型有機電界発光装置に利用される走査駆動回路に関する。
【背景技術】
【０００２】
最近、陰極線管（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）の短所である重さと体積を減らすことができる各種平板表示装置が開発されている。平板表示装置では液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）、電界放出表示装置（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）、プラズマ表示パネル（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、及び有機電界発光表示装置（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｓｐｌａｙ）などがある。
【０００３】
平板表示装置の中で有機電界発光表示装置は、電子と正孔との再結合によって光を発生する有機発光ダイオードを利用して映像を表示する。このような有機発光表示装置は早い応答速度を持つと同時に低い消費電力で駆動されるという長所がある。
【０００４】
一般的な有機発光表示装置は、画素ごとに形成されるトランジスタを利用してデータ信号に対応する電流を有機発光ダイオードに供給することで有機発光ダイオードから光が発生する。
【０００５】
このような従来の有機発光表示装置は、データ線にデータ信号を供給するためのデータ駆動部と、走査線に走査信号を順次に供給するための走査駆動部と、発光制御線に発光制御信号を供給するための発光制御駆動部と、データ線、走査線、及び発光制御線に接続される複数の画素を具備する画素部と、を具備する。
【０００６】
画素部に含まれた各画素は、走査線に走査信号が供給されたとき選択されてデータ線を介してデータ信号の供給を受ける。データ信号の供給を受けた画素は、データ信号に対応する所定輝度の光を生成しながら所定の映像を表示する。ここで、画素の発光時間は発光制御線を介して供給される発光制御信号によって制御される。
【０００７】
ここで、有機発光表示装置が大型パネルであるほど、サイズ、重さ、及び製造費用を低減するために走査駆動部または発光制御駆動部がパネルに実装されなければならない。
【０００８】
しかし、従来の走査駆動部または発光制御駆動部は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで構成されるため、パネルに実装されにくかった。そして、従来の発光制御駆動部は、クロック信号の一周期以上ごとに出力信号を生成するために高速で駆動しにくい。また、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで構成された従来の走査駆動部または発光制御駆動部は出力信号を生成するとき所定の静電流（Ｓｔａｔｉｃ  Ｃｕｒｒｅｎｔ）が流れるので、消費電力が大きくなるという問題点がある。
【特許文献１】大韓民国特許出願公開第１０−２００５−０１２１３５７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、本発明は、能動駆動方式の電流書込み型有機電界発光表示装置で、走査信号を提供する第１走査駆動部と、発光制御信号を提供する第２走査駆動部で構成された走査駆動回路において、トランジスタの閾値電圧を補償して輝度のバラつきを補償し、走査信号によって発光制御信号を生成して低電力を消費する前記第２走査駆動部を具備してスタティック電流（ｓｔａｔｉｃ  ｃｕｒｒｅｎｔ）が流れる経路を無くすことで、消費電力が小さい走査駆動回路とこれを利用した有機電界発光表示装置を提供することにその目的がある。
【課題を解決するための手段】
【００１０】
前記目的を果たすために本発明の第１側面は、走査信号を生成する複数の走査信号生成手段から構成される第１走査駆動部と、発光制御信号を生成する複数の発光制御生成手段から構成される第２走査駆動部と、を含み、前記複数の走査信号生成手段は互いに直列に配列され、前記各走査信号生成手段は、入力信号または隣接する前記走査信号生成手段から生成される走査信号と、第１クロック信号および第２クロック信号と、の入力を受けて走査信号を生成し、前記複数の発光制御信号生成手段は互いに直列に配列され、前記各発光制御信号生成手段は、前記２つの走査信号生成手段から順次に生成される２個の走査信号と、第１クロック信号および／または第２クロック信号と、の入力を受けて一つの発光制御信号を生成することを特徴とする
また、本発明の第２側面は走査線、データ線、および発光信号線に接続されるように位置される複数の画素を含む画素部と、前記データ線にデータ信号を供給するデータ駆動回路と、走査信号を生成する複数の走査信号生成手段から構成される第１走査駆動部と、発光制御信号を生成する複数の発光制御生成手段から構成される第２走査駆動部と、を含む走査駆動回路と、を含み前記複数の走査信号生成手段は互いに直列に配列され、前記各走査信号生成手段は、入力信号または隣接する前記走査信号生成手段から生成される走査信号と、第１クロック信号および第２クロック信号と、の入力を受けて走査信号を生成し、前記複数の発光制御信号生成手段は互いに直列に配列され、前記各発光制御信号生成手段は、前記２つの走査信号生成手段から順次に生成される２個の走査信号と、第１クロック信号および／または第２クロック信号と、の入力を受けて一つの発光制御信号を生成することを特徴とする。
【発明の効果】
【００１１】
このような本発明によれば、走査駆動回路においてトランジスタの閾値電圧を補償して輝度のバラつきを補償し、走査信号によって発光制御信号を生成して低電力を消費する第２走査駆動部を具備してスタティック電流が流れうる経路を無くすことで、消費電力を最小化することができるという長所がある。
【発明を実施するための最良の形態】
【００１２】
以下、添付された図面を参照して本発明の実施形態をより詳しく説明する。
【００１３】
図１は、本発明の実施形態による有機電界発光表示装置を示す構成図である。
【００１４】
図１を参照して説明すれば、本発明による有機電界発光表示装置は、画像を表現する画像表示部１００、データ信号を伝達するデータ駆動回路２００、走査信号及び発光制御信号を伝達する走査駆動回路３００を含む。
【００１５】
画像表示部１００は、列方向に延びている複数のデータ線Ｄ１−Ｄｎ、行方向に延びている複数の信号線（Ｓ１−Ｓｍ、Ｅ１−Ｅｍ）、及びマトリックス模様に形成された複数の画素回路１１０を含む。ここで、前記各信号線は、画素を選択するための走査信号を伝達する複数の走査信号線Ｓ１−Ｓｍ、及び有機ＥＬ素子の発光期間を制御するための発光制御信号を伝達する複数の発光制御信号線Ｅ１−Ｅｍを含む。
【００１６】
走査駆動回路３００は、前記走査信号を提供する第１走査駆動部と、前記発光制御信号を提供する第２走査駆動部とで構成される。そして、データ線Ｄ１−Ｄｎと、走査制御信号線Ｓ１−Ｓｍ及び発光制御信号線Ｅ１−Ｅｍと、によって定義される画素領域にそれぞれ画素回路１１０が形成されている。
【００１７】
データ駆動回路２００は、データ線Ｄ１−Ｄｎにデータ電流ＩＤＡＴＡを印加し、走査駆動回路３００の第１走査駆動部は、走査信号線Ｓ１−Ｓｍに画素回路を選択するための走査信号を順次に印加する。また、走査駆動回路３００の第２走査駆動部は、画素回路１１０の輝度を制御するための発光制御信号を発光制御信号線Ｅ１−Ｅｍに順次に印加する。
【００１８】
本発明の場合、走査駆動回路３００が走査信号を生成する第１走査駆動部及び前記走査信号の入力を受けて発光制御信号を生成する第２走査駆動部を含んで構成されることを特徴とし、前記第２走査駆動部は複数の発光制御信号生成手段ＣＣＵを含み、各発光制御信号生成手段ＣＣＵは２個の走査信号及び１個または２個のクロック信号の入力を受けて一つの発光制御信号を出力する。
【００１９】
図２は、図１に示された有機電界発光表示装置の各画素領域に具備される画素回路１１０の一実施形態を示す回路図である。
【００２０】
ただし、図２では説明の便宜上ｊ番目データ線Ｄｊとｉ番目信号線Ｓｉ、Ｅｉに連結された画素回路のみを示した。
【００２１】
図２に示されたように、本発明の一実施形態による画素回路１１０は、有機ＥＬ素子ＯＬＥＤ、トランジスタｍ１−ｍ４、及びキャパシタＣｓｔを含む。ここで、本実施形態では、トランジスタｍ１−ｍ４にはＰＭＯＳトランジスタが使用されたが、これに限定されない。
【００２２】
第１トランジスタｍ１は、電源ＶＤＤと有機ＥＬ素子ＯＬＥＤとの間に接続されて、有機ＥＬ素子ＯＬＥＤに流れる電流を制御する。具体的には、トランジスタｍ１のソースは電源ＶＤＤに接続されて、ドレインはトランジスタｍ３を通じて有機ＥＬ素子ＯＬＥＤのカソードに接続される。
【００２３】
また、第２トランジスタｍ２は、走査信号線Ｓｉからの走査信号に応答してデータ線Ｄｊからのデータ信号を第１トランジスタｍ１のゲートに伝達して、第４トランジスタｍ４は走査信号に応答して第１トランジスタｍ１をダイオード連結させる。
【００２４】
また、キャパシタＣｓｔは、第１トランジスタｍ１のゲート及びソースの間に接続されて、データ線Ｄｊからのデータ電流ＩＤＡＴＡにあたる電圧を充電して、第３トランジスタｍ３は発光制御信号線Ｅｉからの発光制御信号に応答して第１トランジスタｍ１に流れる電流を有機ＥＬ素子ＯＬＥＤに伝達する。
【００２５】
図３は、本発明の実施形態による走査駆動回路３００の構成を示すブロック図である。
【００２６】
図３を参照すれば、走査駆動回路３００は走査信号を出力する第１走査駆動部３１０と前記走査信号の入力を受けて発光制御信号を出力する第２走査駆動部３２０とを含む。
【００２７】
第１走査駆動部３１０は、画素回路に供給する走査信号を生成する複数の走査信号生成手段ＳＣＵを含み、複数の走査信号生成手段は互いに直列に配列され、一番目の走査信号生成手段ＳＣＵには最初に入力信号ＩＮが供給されて二番目以降の走査信号生成手段ＳＣＵの出力信号は、それぞれ後段の走査信号生成手段ＳＣＵに入力信号として供給される。
【００２８】
また、前記各走査信号生成手段ＳＣＵは、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２がそれぞれ供給される第１クロック端子ＣＬＫａおよび第２クロック端子ＣＬＫｂを具備する。第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２とは位相が１／２周期異なり、互いにハイレベルになる期間が存在する。望ましくは、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２とは位相が１／２周期異なる。また、奇数番目走査信号生成手段（第１走査信号生成手段）の第１クロック端子ＣＬＫａには第１クロック信号ＣＬＫ１が供給されて、第２クロック端子ＣＬＫｂには第２クロック信号ＣＬＫ２が供給される。
【００２９】
これとは反対に、偶数番目走査信号生成手段（第２走査信号生成手段）の第１クロック端子ＣＬＫａには第２クロック信号ＣＬＫ２が供給されて、第２クロック端子ＣＬＫｂには第１クロック信号ＣＬＫ１が供給される。
【００３０】
すなわち、最初に入力信号ＩＮまたは前段の走査信号生成手段の出力電圧と、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２との供給を受けた各走査信号生成手段は各走査信号生成手段の出力ラインを通じて順次ローレベルの信号を出力する。
【００３１】
一方、第２走査駆動部３２０は、画素回路に供給する発光制御信号を生成する複数の発光制御信号生成手段ＣＣＵを含み、各発光制御信号生成手段ＣＣＵは第１走査駆動部３１０から順次に出力される２個の走査信号及び前記第１クロック信号ＣＬＫ１及び／または第２クロック信号ＣＬＫ２の入力を受けて一つの発光制御信号を生成する。
【００３２】
このとき、各発光制御信号生成手段ＣＣＵは、位相が異なる第１クロック信号ＣＬＫ１及び／または第２クロック信号ＣＬＫ２がそれぞれ供給される第１クロック端子ＣＬＫａおよび第２クロック端子ＣＬＫｂを具備する。また、奇数番目発光制御信号生成手段の第１クロック端子ＣＬＫａには第１クロック信号ＣＬＫ１が供給されて、第２クロック端子ＣＬＫｂには第２クロック信号ＣＬＫ２が供給される。
【００３３】
これとは反対に、偶数番目発光制御信号生成手段の第１クロック端子ＣＬＫａには第２クロック信号ＣＬＫ２が供給されて、第２クロック端子ＣＬＫｂには第１クロック信号ＣＬＫ１が供給される。
【００３４】
一例で、第２走査駆動部３２０の第１発光制御信号生成手段ＣＣＵは、第１及び第２クロック信号と、第１走査駆動部３１０の一番目及び二番目の走査信号生成手段ＳＣＵから出力される走査信号Ｓ１，Ｓ２と、が入力される。
【００３５】
ただし、第１クロック信号、第２クロック信号は、第２走査駆動部３２０の各発光制御信号生成手段にそれぞれ入力されうるだけでなく、少なくとも一つ以上入力されればよい。
【００３６】
また、第２走査駆動部３２０の各発光制御信号生成手段ＣＣＵからの出力ラインには、図示されたように所定のキャパシタＣが具備されることが好ましい。
【００３７】
そして、第１走査駆動部３１０から出力される走査信号は、別途のラインを通じて第２走査駆動部３２０を経ることなく画像表示部１００に入力されるように構成することもできる。
【００３８】
すなわち、本発明による走査駆動回路３００は、第２走査駆動部３２０の出力のみを画像表示部１００に提供して発光制御信号を提供するように構成されるだけでなく、第１走査駆動部３１０から出力される走査信号を別途のラインを通じて画像表示部１００に入力されるように構成して走査信号及び発光制御信号を同時に提供することができる。
【００３９】
図４は、図３に示された第１走査駆動部３１０の任意の走査信号生成手段ＳＣＵに対する回路図で、一例として一番目走査信号生成手段の回路構成を示し、図５は本発明の実施形態による走査駆動部の入出力信号波形に対するタイミング図である。
【００４０】
図４及び図５を参照すれば、第１走査駆動部３１０を構成する走査信号生成手段ＳＣＵは、位相が異なる第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２が入力され、クロック信号が互いに出力信号のレベルが異なる第１期間の間には、入力信号としての前段の走査信号生成手段の出力電圧または入力信号ＩＮを保存するプリチャージ（ｐｒｅ−ｃｈａｒｇｅ）を遂行し、前記第１期間と反転された位相を持つ第２期間の間に評価を遂行する。結果的に第１走査駆動部３１０は、一定のパルス（たとえば、ローレベルのパルス）を、前記第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２のレベルが同一（たとえば、ハイレベル）となる時間間隔をおいて、順次に出力する。
【００４１】
すなわち、走査信号生成手段ＳＣＵは、前記プリチャージを遂行するプリチャージ期間（第１期間）ではハイレベルの信号を出力して、評価を遂行する評価期間（第２期間）には前記プリチャージ期間に受けた入力にあたる信号を出力する。
【００４２】
ただし、前記第１走査駆動部を構成する走査信号生成手段の場合、奇数番目走査信号生成手段の評価期間（プリチャージ）期間を偶数番目走査信号生成手段のプリチャージ期間（評価期間）と同じようにする。
【００４３】
以下、図４に示された第１走査駆動部の第１走査信号生成手段の回路構成を通じてより具体的に走査信号生成手段の動作を説明する。
【００４４】
ただし、以下では、走査信号生成手段に具備されるトランジスタはＰＭＯＳ薄膜トランジスタをその例として説明しているが、本発明の実施形態が必ずしもこれに限定されるものではない。
【００４５】
図４を参照すれば、本発明による第１走査駆動部の奇数番目走査信号生成手段としての一番目走査信号生成手段は、最初に入力信号ＩＮの入力を受けて、第１クロック端子にゲート端子が接続された第１ＰＭＯＳトランジスタＭ１と、第１ＰＭＯＳトランジスタＭ１の出力端にゲート端子が接続されて、第２クロック端子及び出力ラインＯＵＴに接続された第２ＰＯＭＳトランジスタＭ２と、前記第１クロック端子にゲート端子が接続されて、第２電源ＶＳＳ及び第１ノードＮ１の間に接続された第３ＰＭＯＳトランジスタＭ３と、第１ＰＭＯＳトランジスタＭ１の出力端にゲート端子が接続されて、第１クロック端子及び第１ノードの間Ｎ１に接続された第４ＰＯＭＳトランジスタＭ４と、第１ノードＮ１にゲート端子が接続されて、第１電源ＶＤＤ及び前記出力ラインＯＵＴの間に接続された第５ＰＭＯＳトランジスタＭ５と、が含まれて構成される。
【００４６】
また、第１ＰＭＯＳトランジスタＭ１の出力端及び出力ラインＯＵＴの間に接続された第１キャパシタＣ１がさらに含まれて構成される。
【００４７】
ここで、図４に示された走査信号生成手段が第１走査駆動部の奇数番目走査信号生成手段の場合には前記第１クロック端子に第１クロック信号ＣＬＫ１が供給されて、前記第２クロック端子に第２クロック信号ＣＬＫ２が供給される。
【００４８】
これとは反対に、図４に示された走査信号生成手段が偶数番目の場合には前記第１クロック端子には第２クロック信号ＣＬＫ２が供給されて、第２クロック端子には第１クロック信号ＣＬＫ１が供給される。
【００４９】
また、第２電源ＶＳＳには別途の負の電源が印加されうるが、図４に示されたように接地ＧＮＤされて構成することも可能である。本発明の実施形態では、第２電源ＶＳＳは、接地して具現している。
【００５０】
このような各走査信号生成手段は、大きく伝達部、反転部、およびバッファー部を含み、前記伝達部は第１ＰＭＯＳトランジスタＭ１、第２ＰＯＭＳトランジスタＭ２、及び第１キャパシタＣ１で構成されて、前記反転部は第１ＰＭＯＳトランジスタＭ１、第３ＰＭＯＳトランジスタＭ３、および第４ＰＭＯＳトランジスタＭ４で構成されて、前記バッファー部は第５ＰＭＯＳトランジスタＭ５で構成される。
【００５１】
このとき、第１クロック信号ＣＬＫ１がローレベル、および第２クロック信号ＣＬＫ２がハイレベルである期間がプリチャージ期間となって、第１クロック信号ＣＬＫ１がハイレベル、および第２クロック信号ＣＬＫ２がローレベルである期間が評価期間になる。
【００５２】
前記プリチャージ期間ではハイレベルの出力を出し、評価期間には前記プリチャージ期間に受けた入力にあたる信号を出力する。
【００５３】
ただし、本発明の実施形態の場合、各走査信号生成手段に入力される信号としての第１，第２クロック信号が、図５に示すように、それぞれハイレベルで所定部分オーバーラップされて提供される。
【００５４】
これは、前記各走査信号生成手段に入力される一対のクロック信号ＣＬＫ１、ＣＬＫ２が互いにハイレベルでオーバーラップされた時間間隔を置いて順次にローレベルの信号を出力するようにし、このように各走査信号生成手段の出力信号間に所定の時間間隔をおくようにするのは、クロック・スキュー（ｃｌｏｃｋ  ｓｋｅｗ）または遅延に対するマージンを確保するためである。
【００５５】
図４及び図５を参照して、第１走査駆動部の奇数番目走査信号生成手段に対する回路の動作をみれば、まず、プリチャージ期間、すなわち、第１クロック信号ＣＬＫ１がローレベル、および第２クロック信号ＣＬＫ２がハイレベルに入力される間にはＰＭＯＳトランジスタＭ１，Ｍ３がオン（ＯＮ）になって、入力信号ＩＮまたは前段の走査信号生成手段の出力電圧がそれぞれＰＭＯＳトランジスタＭ２，Ｍ４のゲート端子に伝達する。
【００５６】
したがって、前記プリチャージ期間には、第１キャパシタＣ１に入力信号としての前段の走査信号生成手段の出力電圧または入力信号ＩＮが保存されて、第１ノードＮ１には第２クロック信号ＣＬＫ２または第２電源ＶＳＳによってローレベルの信号が充電されるので、Ｍ５がオンされてハイレベルの第１電源ＶＤＤが出力端ＯＵＴを通じて出力される。すなわち、前記プリチャージ期間で前記走査信号生成手段のバッファー部の出力はハイレベルになる。
【００５７】
また、評価期間の間にはＭ１がオフされて入力信号ＩＮまたは前走査信号生成手段の出力電圧が遮断され、ＰＭＯＳトランジスタＭ３，Ｍ４もオフされる。
【００５８】
このとき、前記プリチャージ期間の間に入力を受けた信号、すなわち、前段の走査信号生成手段の出力電圧または入力信号ＩＮがハイレベルの場合には、前記プリチャージ期間の間にフリーチャージされた信号レベルが維持されるので、前記バッファー部は相変らずハイレベルを出力するようになる。
【００５９】
一方、前記プリチャージ期間の間に入力を受けた信号、すなわち、前段の走査信号生成手段の出力電圧または入力信号ＩＮがローレベルの場合には、第１キャパシタＣ１によって保存された前記ローレベル信号によってＰＭＯＳトランジスタＭ２がオンになるが、前記伝達部ではＰＭＯＳトランジスタＭ２がオンになることによってローレベルの値を有する第２クロック信号ＣＬＫ２が出力端ＯＵＴを通じて出力される。
【００６０】
すなわち、前記評価期間において前記走査信号生成手段は、事前のプリチャージ期間に入力を受けた信号、すなわち、前段の走査信号生成手段の出力電圧または入力信号ＩＮがローレベルの場合にはローレベルを出力し、ハイレベルの場合にはハイレベルを出力する動作を遂行する。
【００６１】
ただし、上述で説明したように、前記走査信号生成手段に入力される信号としての第１，第２クロック信号は、図５で示されたようにハイレベルで所定間隔オーバーラップされて提供される。
【００６２】
第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２がハイレベルであるとき、その状態になる前がプリチャージ期間なら第１クロック信号ＣＬＫ１によって制御されるＰＭＯＳトランジスタＭ１，Ｍ３がすべてオフになって、Ｃ１の電圧がそのまま維持されるので事前の状態の出力を維持する。
【００６３】
一方、その状態になる前が評価期間ならＰＭＯＳトランジスタＭ１，Ｍ３がオフになっており、ＰＭＯＳトランジスタＭ２は前の状態を維持するが、ＰＭＯＳトランジスタＭ２がオフされていればハイレベルの入力を受けたことになるので、結果的にＭ５によってハイレベル出力が維持される。
【００６４】
逆に、ＰＭＯＳトランジスタＭ３がオンになっていればローレベルの入力を受けたことになるので、Ｍ２のゲート端子がフローティングされているからＣ１の電圧がそのまま維持され、それによってＰＭＯＳトランジスタＭ２は引き続きオン状態を維持し、出力がハイレベルである第２クロック信号が出力されることで結果的にハイレベルが出力される。
【００６５】
このように第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２がハイレベルであるとき、前の状態がプリチャージ期間なら前の状態の出力を維持し、評価期間なら出力がハイレベルになるので、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２のハイレベルがオーバーラップされた間隔ほど、隣接した走査信号生成手段との出力パルスの間に時間間隔を与えることができる。
【００６６】
ただし、図５に示されたように第１走査駆動部の第１の走査信号生成手段に入力される入力信号ＩＮが、最初２回のフリーチャージが遂行される期間を含んで印加されるから、これによって前記走査信号生成手段ＳＣＵでは、示されたようにそれぞれの走査線または第２走査駆動部の各発光制御信号生成手段ＣＣＵに連続的な２回のローレベル走査信号を提供する。
【００６７】
図６は図３に示された第２走査駆動部の第１実施形態による任意発光制御信号生成手段ＣＣＵの回路図である。
【００６８】
ただし、図６は一例として第２走査駆動部の第１発光制御信号生成手段の回路構成を示しており、前記第２走査駆動部の第１発光制御信号生成手段ＣＣＵは、第１クロック信号及び／または第２クロック信号と第１走査駆動部の第１，第２走査信号生成手段から出力される走査信号Ｓ１，Ｓ２が入力される。
【００６９】
図５及び図６を参照すれば、前記第２走査駆動部を構成する発光制御信号生成手段ＣＣＵは、第１電源ＶＤＤと出力端Ｎ２との間に接続された第１スイッチング素子ＳＷ１と、出力端Ｎ２と第２電源ＶＳＳとの間に接続された第２スイッチング素子ＳＷ２と、第１電極が出力端Ｎ２に接続されて、第２電極が第２スイッチング素子ＳＷ２のゲート電極に連結された第１ノードＮ１に接続された第１キャパシタＣ１と、第１ノードＮ１と出力端Ｎ２及び第１スイッチング素子ＳＷ１のゲート電極に接続された第３スイッチング素子ＳＷ３と、第１ノードＮ１と第２電源ＶＳＳとの間に接続されてゲート電極がコンバーション部の出力端に接続された第４スイッチング素子ＳＷ４と、を具備する。ここで、第１電源ＶＤＤの電圧レベルは、第２電源ＶＳＳの電圧レベルより高い。
【００７０】
また、第１スイッチング素子ＳＷ１ないし第４スイッチング素子ＳＷ４は、ＰＭＯＳトランジスタである。また、第１スイッチング素子ＳＷ１及び第３スイッチング素子ＳＷ３はそれぞれ二つのトランジスタが結合されて具現されているトランスミッションゲート構造を持つトランジスタに具現されて、それぞれ一つのソースと一つのドレインと二つの第１ゲートおよび第２ゲートを具備する。そして、第２スイッチング素子ＳＷ２及び第４スイッチング素子ＳＷ４は、一つのトランジスタで具現される。
【００７１】
第１スイッチング素子ＳＷ１のソースは、第１電源ＶＤＤに接続されて、ドレインは出力端Ｎ２に接続される。第１スイッチング素子ＳＷ１の第１ゲート電極には前記第１走査駆動部から出力される第１走査信号Ｓ１が伝達され、第２ゲート電極には前記第１走査駆動部から第２走査信号Ｓ２が伝達される。このような、第１スイッチング素子ＳＷ１は、第１走査信号Ｓ１または第２走査信号Ｓ２によって第１電圧を出力端Ｎ２に供給する第１パスを形成する。
【００７２】
第２スイッチング素子ＳＷ２のゲートは、第１ノードＮ１に接続されて、ソースは出力端Ｎ２に接続されてドレインは第２電源ＶＳＳに接続される。このような、第２スイッチング素子ＳＷ２は、第１ノードＮ１、すなわちゲートの電圧によって第２電源ＶＳＳを出力端Ｎ２に供給する第２パスを形成する。このとき、第１電源ＶＤＤの電圧レベルは第２電源ＶＳＳの電圧レベルより高い。
【００７３】
第３スイッチング素子ＳＷ３のソースは出力端Ｎ２に接続されて、ドレインは第１ノードＮ１に接続されて第３スイッチング素子ＳＷ３の第１ゲートには第１走査信号Ｓ１が伝達されて、第２ゲートには第２走査信号Ｓ２が伝達される。このような、第３スイッチング素子ＳＷ３は、第１走査信号Ｓ１または第２走査信号Ｓ２によって第１スイッチング素子ＳＷ１を経由して供給される第１電源ＶＤＤを第１ノードＮ１に供給する。
【００７４】
これによって、第３スイッチング素子ＳＷ３はローレベルの第１走査信号Ｓ１または第２走査信号Ｓ２によってオン状態になって第２スイッチング素子ＳＷ２のゲートソース間の電圧を等しくして第２スイッチング素子ＳＷ２を通じて形成される第２パスを遮断する役目をする。
【００７５】
第４スイッチング素子ＳＷ４のソースは、第１ノードＮ１に接続されて、ドレインは第２電源ＶＳＳに接続されて、ゲートにはコンバーション部の出力端Ｎ４に接続される。
【００７６】
ここで、前記コンバーション部は、第１電源ＶＤＤと第３ノードＮ３との間に接続された第５スイッチング素子ＳＷ５と、第３ノードＮ３と第１入力端子との間に接続された第６スイッチング素子ＳＷ６と、コンバーション部出力端Ｎ４と第２入力端子との間に接続されて、ゲート電極が第３ノードＮ３に接続された第７スイッチング素子ＳＷ７と、第１電源ＶＤＤとコンバーション部出力端Ｎ４との間に接続された第８スイッチング素子ＳＷ８と、第３ノードＮ３とコンバーション部出力端Ｎ４との間に接続された第２キャパシタＣ２と、が含まれて構成される。
【００７７】
ここで、第５スイッチング素子ＳＷ５のゲート電極は、第１走査信号Ｓ１の入力ラインに接続されて、第６スイッチング素子ＳＷ６及び第８スイッチング素子ＳＷ８のゲート電極は、第２走査信号Ｓ２の入力ラインに接続される。また、前記第１入力端子には第２走査信号Ｓ２が入力されて、第２入力端子には第２クロック信号ＣＬＫ２が入力される。
【００７８】
すなわち、第４スイッチング素子ＳＷ４は前記コンバーション部の出力信号にオン−オフが制御される。
【００７９】
また、第１キャパシタＣ１は、出力端Ｎ２に接続される第１電極と第１ノードＮ１に接続される第２電極を持つ。このような、第１キャパシタＣ１は第４スイッチング素子ＳＷ４のスイッチング動作によって第２スイッチング素子ＳＷ２のゲートソース間の電圧を保存した後、第２スイッチング素子ＳＷ２のゲートソース間の電圧によって第２スイッチング素子ＳＷ２をスイッチングさせる役目を果たす。このような、第１キャパシタＣ１は第４スイッチング素子ＳＷ４のスイッチング動作によって第２スイッチング素子ＳＷ２のオン状態を維持させて、第２パスが持続的に維持されるようにする。
【００８０】
図５及び図６を参照して前記第２走査駆動部の第１発光制御信号生成手段の動作を説明する。
【００８１】
第１走査信号Ｓ１がローレベルに入力されて、第２走査信号Ｓ２がハイレベルに入力される第１区間Ｔ１及び第３区間Ｔ３と、第１走査信号Ｓ１ハイレベルに入力されて、第２走査信号Ｓ２がローレベルに入力される第２区間Ｔ２及び第４区間Ｔ４では、第１スイッチング素子ＳＷ１および第３スイッチング素子ＳＷ３はオン状態になって、コンバーション部の出力が前記区間でハイレベルなので第４スイッチング素子ＳＷ４はオフ状態になる。
【００８２】
したがって、第１電源ＶＤＤが第１スイッチング素子ＳＷ１を通じて出力端に伝達されて第１スイッチング素子ＳＷ１および第３スイッチング素子ＳＷ３を通じて第１ノードＮ１に伝達される。したがって、第１区間Ｔ１及び第３区間Ｔ３と、第２区間及び第４区間Ｔ４から出力端Ｎ２には第１電源ＶＤＤの電圧レベルが出力される。
【００８３】
また、第３スイッチング素子ＳＷ３によって第２スイッチング素子ＳＷ２にソースとゲートにそれぞれ第１電源ＶＤＤが伝達されて第２スイッチング素子ＳＷ２のゲートソース間の電圧差はゼロになって、第２スイッチング素子ＳＷ２のソースとドレインとの間のパスが遮られ、出力端Ｎ２および第２スイッチング素子ＳＷ２を通じて第２電源ＶＳＳに静電流（Ｓｔａｔｉｃ  Ｃｕｒｒｅｎｔ）が流れなくなる。
【００８４】
したがって、出力端Ｎ２で第１電源ＶＤＤの電圧レベルを出力するうちに第３スイッチング素子ＳＷ３を利用して第２スイッチング素子ＳＷ２のゲートソース間の電圧レベルの差をゼロにして静電流パスを遮断することで消費電力を減少させる。
【００８５】
また、第１走査信号Ｓ１及び第２走査信号Ｓ２がハイレベルに重畳されて印加される区間Ｔ’では、コンバーション部の出力はハイレベルに維持されるので、結果的に第１スイッチング素子ＳＷ１及び第３スイッチング素子ＳＷ３と第４スイッチング素子ＳＷ４はすべてオフ状態になって前の区間の出力が維持されるので、出力端Ｎ２には第１電源ＶＤＤの電圧レベルが出力される。
【００８６】
引き続いて、第１走査信号Ｓ１及び第２走査信号Ｓ２がハイレベルに印加されて、第２クロック信号ＣＬＫ２がローレベルに印加される第５区間Ｔ５では、コンバーション部の出力がローレベルなので第１スイッチング素子ＳＷ１及び第３スイッチング素子ＳＷ３はオフ状態になって第４スイッチング素子ＳＷ４はオン状態になる。
【００８７】
第４スイッチング素子ＳＷ４がオン状態になることによって、第１ノードＮ１の電圧が降下し、第１キャパシタＣの第２端子と第１端子との間、即ち、第２スイッチング素子ＳＷ２のソースとゲートとの間には第２スイッチング素子ＳＷ２の閾値電圧の絶対値（｜Ｖｔｈ｜）以上の電圧が印加される。このように動作して、第２スイッチング素子ＳＷ２はオン状態になる。
【００８８】
その後、第１ノードＮ１の電圧が引き続き降下して第４スイッチング素子ＳＷ４のソースとゲートとの間の電圧が第４スイッチング素子ＳＷ４の閾値電圧の絶対値以下になれば、第４スイッチング素子ＳＷ４はオフ状態になる。
【００８９】
第４スイッチング素子ＳＷ４がオフ状態になれば、キャパシタＣの第１端子は、フローティング（ｆｌｏａｔｉｎｇ）状態になって第１キャパシタＣ１に保存された電圧は一定に維持される。
【００９０】
したがって、第１キャパシタＣ１の第２端子と第１端子との間に保存された電圧は、第２スイッチング素子ＳＷ２の閾値電圧の絶対値（｜Ｖｔｈ｜）以上の電圧を維持するようになるので、出力端Ｎ２の電圧が第２電源ＶＳＳの電圧レベルに到逹するように第２スイッチング素子ＳＷ２がオン状態を維持するようにしてプルダウン（Ｐｕｌｌ−Ｄｏｗｎ）になるようにする。
【００９１】
すなわち、本発明の実施形態による第２走査駆動回路の発光制御信号生成手段は、第３スイッチング素子ＳＷ３を利用して第１電源ＶＤＤの電圧レベルを出力する間に第２スイッチング素子ＳＷ２の静電流パスを遮断して電流損失を減少させると同時に、第１キャパシタＣ１を利用して第２スイッチング素子ＳＷ２のオン状態を維持させてプルダウンされる第２電源ＶＳＳの電圧レベルを出力するようになる。
【００９２】
結果的に、これはフルスイング（Ｆｕｌｌ  Ｓｗｉｎｇ）される第１電源の電圧レベルと第２電源の電圧レベルの出力が可能と同時にＰＭＯＳトランジスタの静電流による電流損失を減らして消費電力が減少される。
【００９３】
また、これを通じて出力される発光制御信号は、第１電源の電圧レベルと第２電源の電圧レベルとの間をフルスイングするようになって画像表示部１００から発光制御信号の入力を受けて正確な動作ができるようになる。
【００９４】
図７Ａないし図７Ｅは、図３に示された第２走査駆動部の第２ないし第６実施形態による任意発光制御信号生成手段ＣＣＵの回路図である。
【００９５】
ただし、これは図６を通じて説明した発光制御信号生成手段と同じ構成に対しては同じ図面符号を使用し、具体的な構成及び動作の説明は前述と同様であるから略する。
【００９６】
図７Ａ〜図７Ｅに示された各実施形態はまず、図６に示された第２走査駆動部の発光制御信号生成手段回路構成の中でコンバーション部に入力される信号が異なる点以外にはその動作及び構成は同じである。
【００９７】
すなわち、前記コンバーション部は第１電源ＶＤＤと第３ノードＮ３との間に接続された第５スイッチング素子ＳＷ５と、第３ノードＮ３と第１入力端子との間に接続された第６スイッチング素子ＳＷ６と、コンバーション部出力端Ｎ４と第２入力端子との間に接続されて、ゲート電極が第３ノードＮ３に接続された第７スイッチング素子ＳＷ７と、第１電源ＶＤＤとコンバーション部出力端Ｎ４との間に接続された第８スイッチング素子ＳＷ８と、第３ノードＮ３とコンバーション部出力端Ｎ４との間に接続された第２キャパシタＣ２が含まれて構成される。
【００９８】
図７Ａの場合、第６スイッチング素子ＳＷ６及び第８スイッチング素子ＳＷ８のゲート電極が第２走査信号Ｓ２入力ラインではない第１クロック信号ＣＬＫ１入力ラインに接続される。
【００９９】
また、図７Ｂの場合、第６スイッチング素子ＳＷ６のゲート電極は第２走査信号Ｓ２入力ラインに接続されて第８スイッチング素子ＳＷ８のゲート電極は第１クロック信号ＣＬＫ１入力ラインに接続される。
【０１００】
また、図７Ｃの場合、第６スイッチング素子ＳＷ６及び第８スイッチング素子ＳＷ８のゲート電極が第１クロック信号ＣＬＫ１入力ラインに接続されて、第１入力端子に第２走査信号Ｓ２ではない第１クロック信号ＣＬＫ１が入力される。
【０１０１】
また、図７Ｄの場合、第６スイッチング素子ＳＷ６のゲート電極は第１クロック信号ＣＬＫ１の入力ラインに接続されて、第８スイッチング素子ＳＷ８のゲート電極は第２走査信号Ｓ２の入力ラインに接続されて、第１入力端子には第１クロック信号ＣＬＫ１が入力される。
【０１０２】
また、図７Ｅの場合のように第８スイッチング素子ＳＷ８が除去されて構成されうるし、このとき第６スイッチング素子のゲート電極、第１入力端子、および第２入力端子に入力される信号は、前述のように多様な信号が入力されうる。
【０１０３】
以上添付した図面を参照して本発明について詳細に説明したが、これは例示的なものに過ぎず、当該技術分野における通常の知識を有する者であれば、多様な変形及び均等な他の実施形態が可能であるということを理解することができる。
【図面の簡単な説明】
【０１０４】
【図１】本発明の実施形態による有機電界発光表示装置を示す構成図である。
【図２】図１に示された有機電界発光表示装置の各画素領域に具備される画素回路の一実施形態を示す回路図である。
【図３】本発明の実施形態による走査駆動回路の構成を示すブロック図である。
【図４】図３に示された第１走査駆動部の任意走査信号生成手段ＳＣＵに対する回路図である。
【図５】本発明の実施形態による走査駆動部の入出力信号波形に対するタイミング図である。
【図６】図３に示された第２走査駆動部の第１実施形態による任意発光制御信号生成手段ＣＣＵの回路図である。
【図７Ａ】図３に示された第２走査駆動部の第２ないし第６実施形態による任意発光制御信号生成手段ＣＣＵの回路図である。
【図７Ｂ】図３に示された第２走査駆動部の第２ないし第６実施形態による任意発光制御信号生成手段ＣＣＵの回路図である。
【図７Ｃ】図３に示された第２走査駆動部の第２ないし第６実施形態による任意発光制御信号生成手段ＣＣＵの回路図である。
【図７Ｄ】図３に示された第２走査駆動部の第２ないし第６実施形態による任意発光制御信号生成手段ＣＣＵの回路図である。
【図７Ｅ】図３に示された第２走査駆動部の第２ないし第６実施形態による任意発光制御信号生成手段ＣＣＵの回路図である。
【符号の説明】
【０１０５】
１００    画像表示部、
１１０    画素回路、
２００    データ駆動回路、
３００    走査駆動回路、
３１０    第１走査駆動部、
３２０    第２走査駆動部。
【図１】
0004533365.tif 000002
【図２】
0004533365.tif 000003
【図３】
0004533365.tif 000004
【図４】
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【図５】
0004533365.tif 000006
【図６】
0004533365.tif 000007
【図７Ａ】
0004533365.tif 000008
【図７Ｂ】
0004533365.tif 000009
【図７Ｃ】
0004533365.tif 000010
【図７Ｄ】
0004533365.tif 000011
【図７Ｅ】
0004533365.tif 000012