(57)【特許請求の範囲】
【請求項１】
フォワード等化器と、
第１及び第２の加算器と、
判定装置と、
帰還型等化器と、
前記帰還型等化器の実装遅延を補償するためのＮタップフィルタと、
を有する判定帰還型等化器であって、
前記フォワード等化器は前記第１の加算器の第１入力に接続され、
前記第２の加算器は前記第１の加算器の出力ポートに接続され、
前記第２の加算器の出力ポートは前記判定装置および前記判定帰還型等化器の出力に接続され、
前記判定装置の出力は前記帰還型等化器の入力ポートおよび前記Ｎタップフィルタの入力ポートに接続され、
前記帰還型等化器の出力は前記第１の加算器の第２入力に接続され、
前記Ｎタップフィルタの出力は前記第２の加算器の第２入力に接続される、
判定帰還型等化器。
【請求項２】
前記Ｎタップフィルタは高速ロジックにおいて実施される、請求項１に記載の判定帰還型等化器。
【請求項３】
フォワード等化器と、
判定装置と、
主チャネルに隣接するポストカーサのエコーを処理する第１のフィルタ係数に応答する第１の帰還信号を生成する第１のフィルタ手段と、
他の全てのポストカーサのエコーを処理する第２のフィルタ係数に応答する第２の帰還信号を生成し、前記第１のフィルタ手段の実装遅延を補償するための第２のフィルタ手段と、
前記第１及び第２の帰還信号を供給する第１及び第２の手段と、
を有する判定帰還型等化器であって、
前記フォワード等化器は前記第１の手段の第１入力に接続され、
前記第２の手段は前記第１の手段の出力ポートに接続され、
前記第２の手段の出力ポートは前記判定装置および前記判定帰還型等化器の出力に接続され、
前記判定装置の出力は前記第１のフィルタ手段の入力ポートおよび前記第２のフィルタ手段の入力ポートに接続され、
前記第１のフィルタ手段の出力は前記第１の手段の第２入力に接続され、
前記第２のフィルタ手段の出力は前記第２の手段の第２入力に接続される、
判定帰還型等化器。
【請求項４】
判定帰還型等化器を制御する方法であって、
フォワード等化器の出力を第１の加算器の第１入力に供給し、
前記第１の加算器の出力を第２の加算器の第１入力に供給し、
前記第２の加算器の出力を判定装置および前記判定帰還型等化器の出力に供給し、
前記判定装置の出力を帰還型等化器の入力およびＮタップフィルタの入力に供給し、
前記帰還型等化器の出力を前記第１の加算器の第２入力に供給し、
前記Ｎタップフィルタの出力を前記第２の加算器の第２入力に供給する、
方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的には判定帰還型等化器（ＤＦＥ）に関する。さらに詳細には、本発明はＤＦＥにおける帰還ループ遅延により引き起こされる性能損失を軽減する回路に関する。対応する方法も開示される。
【０００２】
【従来の技術】
デジタル伝送は、マルチパスフェージング（multipath fading）などに敏感であり、信号の質の劣化に帰着する伝送される信号の波形歪みを招く。この問題を最小化するために、トランスバーサルフィルタ（transversal filter）を利用した自動適応型等化器を使用することが現在の方法である。適応型等化器は線形型及び非線形型に分類され得る。線型の等化は、地上デジタルマイクロ波通信システムにおける広範な用途を見出してきた。しかしながら、深刻な又は激しいマルチパス歪みを効果的に最小化することができない。それ故、残りの符号間干渉（intersymbol interference）が不要に増加する。とりわけ、信号伝送率が高くなり信号の伝播距離が増加するにつれて、前記線型の等化はマルチパス遅延が伝送符号周期に渡って広がる激しい周波数選択性フェージング（frequency selective fading）を扱うのに十分ではなくなる。この問題を克服するため、判定帰還型等化器（ＤＦＥ）の形をとる非線形型等化器がしばしば使用される。言い換えるとＤＦＥは、チャネルによって引き起こされるマルチパス障害を減少するためにデジタル通信システムにおいて一般に利用される。
【０００３】
米国における地上波デジタルテレビのために、高精細度テレビシステム委員会（Advanced Television Systems Committee）によって、「ATSC Digital Television Standard」（文書Ａ５３、１９９５年９月１６日）という題の文書において発表されたＡＴＳＣ規格は、ＶＨＦ及びＵＨＦ搬送波周波数域において１０．７６ＭＨｚのシンボルレートで、６ＭＨｚのバンド幅に渡って１９．２８ＭｂｐｓのＭＰＥＧビットストリームの伝送を必要とする。利用される変調方式は、単一搬送波８レベル残留側波帯（ＶＳＢ）変調方式である。北米地上波デジタルテレビ（North American Terrestrial Digital TV）のようなシステムは、前記マルチパス障害を減少するためにＤＦＥに依存している。
【０００４】
Tsujimotoに与えられた米国特許第５，１１９，４０１号は、信号の参照点（reference point）がチャネル応答に依存してシフト可能な前段部を含む判定帰還型等化器を開示している。前記第５，１１９，４０１号特許において、図１は参照番号３０によって表された判定帰還型等化器（DFE）の形の非線型等化器を図示する。前記ＤＦＥはフォワード等化器（forward equalizer, ＦＥ）３２及びバックワード等化器（backward equalizer, ＢＥ）３４を含む。全体のＤＥＦ３０の中央タップｃ０は、図示されるように前記フォワード等化器の末端タップに位置される。フォワード等化器３２は連続して結合されたＮ−１個の遅延回路３６と、Ｎ個の乗算器３８と、加算器４０とを含む。一方バックワード等化器３４はＭ個の遅延回路４２と、Ｍ個の乗算器４４と、加算器４６とを備える。更に、ＤＦＥ３０は判定回路４８、２つの減算器５０、５２と、タップ制御信号生成器５４とを含む。
【０００５】
ＤＦＥ３０は、フォワード等化器３２におけるインパルス応答のプレカーサ（ｐｒｅｃｕｒｓｏｒ）によるあらゆる受信された信号中の符号間干渉（ＩＳＩ）を最小化し、同時にバックワード等化器３４におけるポストカーサ（ｐｏｓｔｃｕｒｓｏｒ）によって引き起こされるＩＳＩを最小化するように動作する。減算器５０において、フォワード等化器３２の出力はバックワード等化器３４の出力から減算される。（判定回路４８によって出力され、次いでバックワード等化器３４に送り戻される）判定信号ａｎは、符号間干渉及びノイズのないものになる。それ故、判定帰還技術を利用するバックワード等化器３４の等化能力は、フォワード等化器３２の等化能力よりも高い。このことは、バックワード等化器３４がインパルス応答のポストカーサ（即ち、最小の移相フェージング）によって引き起こされるＩＳＩを完全に除去することができることを意味している。ＤＦＥ３０はフォワード等化器３２のみが具備される場合よりも優れていることは理解される。
【０００６】
一方、プレカーサ（非最小移相フェージング）による符号間干渉は、フォワード等化器３２において等化される。従って、非最小移相フェージングによる前記ＩＳＩに関して、ＤＦＥ３０は単にフォワード等化器３２のものと同一の等化を実施する。これが、地上波デジタルマイクロ波通信システムにおいて、複雑なＤＦＥよりも容易に取り付けられた線型等化器３２が主に使用される理由であり、非最小相フェージングによる激しい歪みが頻繁に起こることを許している。
【０００７】
非最小移相フェージングによって引き起こされる符合間干渉を効果的に除去するための既知のアプローチは、判定帰還型等化器（ＤＦＥ）によって続かれる整合フィルタ（ＭＦ）を備えることである。図２はＭＦ／ＤＥＦ構成の一例を示すブロック図である。図１において示された構成と同一である判定帰還型等化器（ＤＦＥ）３０は整合フィルタ６０に先行され、該整合フィルタ６０は、それぞれＴ／２の符号間隔を持つ複数の遅延回路６２、複数の乗算器６４、及びタップ制御信号生成器６８を含む。よく知られているように整合フィルタは、平均ノイズパワーに対するピーク信号パワーの出力比を最大化する。前記ＭＦ／ＤＦＥ構成は、前記ＤＦＥだけが具備された場合と比較すると優れたプレカーサ歪み等化性能を示す。しかしながら前記ＭＦ／ＤＦＥは、前記ポストカーサ歪みの等化に関して前記ＤＦＥに劣っている。ＭＦ／ＤＦＥにおいて本質的なこの問題は、ＭＦ６０の具備によって生じさせられた新たな波形の歪みにより引き起こされる。
【０００８】
米国特許第５，１１９，４０１号は、中央タップが該等化器の最終段階の方向へ少なくとも１つの符号間隔だけ移動されたフォワード等化器を持つＤＦＥを備えることにより、前記判定帰還型等化器の性能を改善することを提案する。図３に示すようにＤＦＥ１００は、図１のＤＦＥが２つの減算器１０２及び１０４、２つの相関器１０６及び１０８、並びにタップ制御信号生成器１１０を含むように変更され、更に、前記の構成の中央タップｃ０が入力部の方向に１つのタップ分移動させられ、それ故最後のタップがｃ＋１で表されている点において、図１で示されたものとは異なる。
【０００９】
【発明が解決しようとする課題】
上述したような従来のＤＦＥは、前記チャネルに帰することができる前記マルチパス障害を除去するために、フォワード等化器（ＦＥ）及び帰還型等化器（ＦＢＥ）の両方において非常に長いタップ（例えばインパルスフィルタ）を必要とすることは認識されるであろう。設計の制約のため、かような長いフィルタはしばしばパイプライン構造を利用して実現される。かようなパイプライン構造はしばしば望ましくない遅延、即ち実装遅延（implementation delay）を生じさせる。さらに、前記等化器の帰還経路における遅延は性能の不利益に帰着することに留意されたい。前記等化器の性能は、この主経路に非常に近いポストカーサのエコーのために低下する。かようなエコーに関しては帰還フィルタによる援助はほとんどなく、前記フォワード等化器に殆どの等化を課すことになる。
【００１０】
前記主経路に近いポストカーサのエコーは地上波チャネルには一般的なものであるため、前記帰還経路が望まれない遅延なしに実現されれば非常に望ましいものとなる。従って必要とされるものは、ＤＦＥにおける帰還ループ遅延に関連する性能損失を軽減する方法及び対応する回路である。かくして改善される方法及び対応するＤＦＥ回路が、わずかの付加的なコストで又は付加的なコストなしに実装化できれば有益なものとなる。
【００１１】
以上に基づいて、現在この分野において、上述した欠点を克服する、判定帰還型等化器における帰還ループ遅延によって引き起こされる性能損失を軽減する方法及び対応する回路に対する必要性が存在することは認識され得る。本発明は、現在利用可能な技術の欠点及び短所を克服し、それによって本分野における前記必要性を満足するという要求によって動機付けられたものである。
【００１２】
【課題を解決するための手段】
一の態様によれば本発明は、判定帰還型等化器を制御する第１及び第２の帰還型等化信号を提供する。ここで前記第１の帰還型等化信号は実装遅延によって遅延され、前記第２の帰還型等化信号は前記実装遅延の影響を受けない。
【００１３】
他の態様によれば本発明は、フォワード等化器と、第１及び第２の加算器と、判定装置と、帰還型等化器と、Ｎタップフィルタとを含む判定帰還型等化器（ＤＦＥ）を提供する。好ましくは、前記第１及び第２の加算器と、前記判定装置と、前記帰還型等化器とは第１の帰還ループを構成し、前記第２の加算器と、前記判定装置と、前記Ｎタップフィルタとは第２の帰還ループを構成する。この場合、前記第２の帰還ループは、前記第１の帰還ループに関連する実装遅延の影響を受けない。模範的なＤＦＥにおいては、Ｎは正の整数である。必要ならば前記Ｎタップフィルタは高速ロジックに実装される。
【００１４】
他の態様によれば本発明は、直前に述べたような前記ＤＦＥを含むデジタルテレビジョン受信器を提供する。
【００１５】
更に他の態様によれば本発明は、フォワード等化器と、判定装置と、主チャネルに隣接するポストカーサのエコーを処理する第１のフィルタ係数（filter coefficient）に応答する第１の帰還信号を生成する回路、及び他の全てのポストカーサのエコーを処理する第２のフィルタ係数に応答する第２の帰還信号と、前記第１及び第２の帰還信号を、該信号によって前記ＤＦＥを制御するために供給する回路とを含む判定帰還型等化器（ＤＦＥ）を提供する。模範的な場合においては、前記第２のフィルタ係数の数は、前記第１のフィルタ係数の数よりも相当に大きい。
【００１６】
他の態様によれば本発明は、フォワード等化器及び判定装置を含む判定帰還型等化器（ＤＦＥ）を制御する方法を提供する。好ましくは前記方法は、前記主チャネルに隣接するポストカーサのエコーを処理する第１のフィルタ係数に応答する第１の帰還信号を生成するステップと、他の全てのポストカーサのエコーを処理する第２のフィルタ係数に応答する第２の帰還信号を生成するステップと、前記第１及び第２の帰還信号を、該信号によって前記ＤＦＥを制御するために供給する供給ステップとを含む。前記判定装置が第１及び第２の帰還ループに共通である模範的な場合においては、前記供給ステップは前記第１及び第２の帰還信号を、該信号によって前記ＤＦＥを制御するために、前記第１及び第２の帰還ループにそれぞれ供給するステップを含んでも良い。
【００１７】
本発明のこれらの及び種々の他の特徴及び態様は、添付する図と共に為される以下の詳細な説明に関連して容易に理解されるであろう。ここで同様の又は類似する番号は全体を通して利用される。
【００１８】
【発明の実施の形態】
以下の議論においては、議論の中での判定帰還型等化器（ＤＦＥ）はデジタルテレビジョン（ＤＴＶ）受信器などにおいて有利に実装化されることができる。しかしながら、改善されたＤＦＥは無数のデジタル受信器において使用されることができることは認識されるであろう。
【００１９】
図４は、本発明による判定帰還型等化器２００の第１の好適な実施例を示す。ここで該判定帰還型等化器２００は、第１の加算器２２０の第１の入力ポートに接続されたフォワード等化器２１０、及び第１の加算器２２０の出力ポートに結合された第２の加算器２３０を含む。第２の加算器２３０の出力ポートは判定装置２４０に接続されており、該判定装置２４０の出力部は帰還型等化器２５０の入力ポートとＮタップフィルタ２６０の入力ポートとの両方に接続されている。好ましくは、帰還型等化器２５０の出力は第１の加算器２２０の第２の入力ポートに供給され、一方Ｎタップフィルタ２６０の出力は第２の加算器２３０の第２の入力ポートに供給される。
【００２０】
図５は、本発明による判定帰還型等化器２００’の第２の好適な実施例を示す。ここで該判定帰還型等化器２００’は、第１の加算器２２０’の第１の入力ポートに接続されたフォワード等化器２１０’、及び第１の加算器２２０’の第２の入力ポートに結合された第２の加算器２３０’を含む。第１の加算器２２０’の出力ポートは判定装置２４０’に接続され、該判定装置２４０’の出力部は帰還型等化器２５０’の入力ポートと、Ｎタップフィルタ２６０’の入力ポートとの両方に接続されている。好ましくは、帰還型等化器２５０’とＮタップフィルタ２６０’との両方の出力は、それぞれ第２の加算器２３０’の入力ポートに供給される。
【００２１】
図４に示されたＤＦＥ２００及び図５に示されたＤＦＥ２００’を図１に示されたＤＦＥ３０と比較することにより、本発明による好適な実施例は、小さな遅延補償フィルタ、即ちＮタップフィルタを、帰還型等化器２５０及び２５０’と並列に含むことが認識されるであろう。帰還型等化器２５０と２５０’との両方は図１乃至３に示されたものと同様の有限インパルス応答（ＦＩＲ）フィルタとして実施化されることができることも認識されるであろう。
【００２２】
Ｎタップフィルタ２６０及び２６０’の長さは、前記帰還型等化器のループによって引き起こされる望ましくない符号遅延、即ち実装遅延の数と等しいことに留意されたい。例えば、前記帰還型等化器のループに関連する全ての実装遅延が３つの（Ｎ＋１個の）符号内で完結する場合、Ｎタップフィルタの長さは２個のタップとなる。
【００２３】
本発明による改善された判定帰還型等化器の動作は、２つの段階で実施化された、係数Ｃ１からＣ１００までがそれぞれ適用された１００個のタップを備える単一のＦＩＲフィルタとして前記帰還型等化器を概念化することによって、最も良く理解されるかも知れない。言い換えると、図４に関しては、前記帰還型等化器は、係数Ｃ３からＣ１００を実施化する第１段階帰還型等化器（等化器２５０）と、係数Ｃ１からＣ２を実施化する第２段階帰還型等化器（Ｎタップフィルタ２６０）とを含む。好ましくはＮタップフィルタ２６０は、実装遅延を最小化するために高速ロジックにおいて実施化される。かくして判定帰還型等化器２００は、帰還型等化器２５０によって規定される第１のループと、Ｎタップフィルタ２６０によって規定される第２のループとを含む。有利には、Ｎタップフィルタ２６０に実施化された前記係数は、前記主経路に非常に近いポストカーサのエコーの処理を最適化するために選択されることができる。
【００２４】
Ｎタップフィルタ２６０による前記ループは、１つの符号周期、即ち（タップの調節を含む）必要とされる最小の遅延内で完結されることができる。アルゴリズム的には、前記帰還経路における全体の望ましくない遅延は除去され、一方で帰還型等化器２５０の設計の制約もまた簡素なパイプラインの段階を許容するように緩和される。
【００２５】
図５に示される判定帰還型等化器２００’は、帰還型等化器２５０’の出力部と第１の加算器２２０’との間に配置される第２の加算器２３０’による、付加的な実装遅延を生じさせることに留意されたい。この実装遅延はＮタップフィルタ２６０’の変更、即ち、Ｎ＋１又はＮ−１タップフィルタを図５に示されたＮタップフィルタの代わりに実施化することによっては緩和されない。しかしながら、本発明による判定帰還型等化器が、例えばデジタル信号プロセッサを制御するソフトウェアとの組み合わせとして実施化された場合は、前記実装遅延は問題にならないものとみなされるようになるであろう。
【００２６】
図４及び５に示される判定帰還型等化器２００及び２００’の利点を説明するため、インパルス応答（１．０，０．８）のチャネルを利用してコンピュータシミュレーションが行われた。図６は、図１及び図４に示された回路について、信号ノイズ比（ＳＮＲ）対符号エラー率（ＳＥＲ）を用いて、前記シミュレーションの結果をプロットしている。図６に示されるように、本発明による方法は、帰還経路に遅延を持つ実用の等化器に比較して１．５ｄＢ以上の性能改善を提供する。
【００２７】
図４に示された判定帰還等化器（ＤＦＥ）に対しては、静的な性能の利点の他の利点があることに留意されたい。例えば判定帰還等化器２００は、前記主経路に接してかなりのポストカーサのエコーを含む動的なチャネルの、より速いコンバージェンス（convergence）及びより良いトラッキングを示す。
【００２８】
既知の技術に関しては、望ましくない待ち時間を除去するための率直な技術は、上述したＮタップフィルタの代わりに特別の加算器及び乗算器構造を利用する帰還部を設計することである。この構成要素の代替は、比較的少ないタップを備えるフィルタに対して特に有利になるが、比較的多いタップを備えるフィルタに対しては不適当になる。同時に、上述した加算器及び乗算器のような付加的な構成要素を含めることは、前記ＤＦＥの設計時間を増加することにも留意されたい。
【００２９】
好適な実施例の議論はＤＴＶ受信器を含む応用を扱ったが、本発明はかような応用に限定されない。かくして本発明の好適な実施例は目下ここで詳細に述べられたが、ここで教示した基本的な発明の概念の、当業者に明確である多くの変更や修正は、添付した請求項に定義されるように、本発明の精神及び範囲内のものとなることは明確に理解されるべきである。
【図面の簡単な説明】
【図１】フォワード等化器及びバックワード等化器を含む、従来の判定帰還型等化の構成を示すブロック図である。
【図２】図１に示された判定帰還型等化の構成の上流の信号フロー経路に整合フィルタを含む、従来の等化の構成を示すブロック図である。
【図３】シフトされた中央タップを持つ、他の従来の判定帰還型等化の構成を示すブロック図である。
【図４】本発明によるデジタルテレビジョン（ＤＴＶ）受信器において実装化された判定帰還型等化器の好適な実施例の高レベルのブロック図である。
【図５】本発明によるデジタルテレビジョン（ＤＴＶ）受信器において実施化された判定帰還型等化器の他の好適な実施例の高レベルのブロック図である。
【図６】図４によるＤＦＥの性能改善を従来のＤＦＥと共に示す曲線群を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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