(57)【特許請求の範囲】
【請求項１】
送信トリガ信号を受ける毎に、所定幅の短パルス波を空間へ放射する送信部と、
受信トリガ信号を受けて、前記短パルス波の反射波に対する受信検波処理を行う受信部と、
外部から指定される周波数データに対応した周波数の信号を出力するダイレクトデジタルシンセサイザを含み、前記周波数データに応じて周期が変化する可変周期パルスを発生する可変周期パルス発生器と、
前記可変周期パルス発生器によって発生される前記可変周期パルスを受けて、探査指示が入力されてから、前記可変周期パルスのレベルが最初に所定方向に遷移するタイミングを基準タイミングとし、該基準タイミングにレベルが所定方向に遷移する第１パルスを前記送信トリガ信号として出力する第１パルス発生回路と、
前記可変周期パルス発生器によって発生される前記可変周期パルスを受けて、前記基準タイミング後に、前記可変周期パルスのレベルが前記最初の所定方向と逆に遷移したタイミングにレベルが所定方向に遷移する第２パルスを前記受信トリガ信号として出力する第２パルス発生回路と、
前記可変周期パルス発生器と、前記第１パルス発生回路と、前記第２パルス発生回路とを含み、前記可変周期パルス発生器が前記探査指示を受ける毎に、前記第１パルス発生回路から前記送信部に対して前記送信トリガ信号を出力すると共に、送受信間の遅延時間を与えるために、該送信トリガ信号に対して任意の時間遅延した信号を前記第２パルス発生回路から前記受信トリガ信号として前記受信部に出力するトリガ信号発生部と、
予め、前記周波数データと前記送受信間の遅延時間との関係が計算式や計算結果のテーブル形式で記憶されているメモリを含み、該メモリに記憶されている前記周波数データと前記送受信間の遅延時間との関係に基づいて、前記可変周期パルス発生器の前記ダイレクトデジタルシンセサイザへの前記周波数データを可変することにより、前記送信トリガ信号に対する前記受信トリガ信号の遅延時間を任意に可変できるようにする周波数データ可変部と、
を具備する短パルスレーダ。
【請求項２】
前記第１パルス発生回路からの第１パルスに固定時間の遅延を与えて前記送信トリガ信号として出力する固定遅延回路を有し、
前記第２パルス発生回路は、前記可変周期パルス発生器によって発生される前記可変周期パルスを受けて、前記基準タイミングから、前記可変周期パルスの周期の１／２の整数倍に等しく、且つ前記固定時間よりも長い時間が経過したタイミングにおいて前記受信トリガ信号を出力することを特徴とする請求項１に記載の短パルスレーダ。
【請求項３】
前記送信部には、所定幅のパルス信号を発生するパルス発生器と、該パルス発生器からの前記パルス信号が入力されている期間だけ発振動作して前記短パルス波としての出力信号を出力し、前記パルス信号が入力されていない期間は発振動作を停止する発振器とが設けられていることを特徴とする請求項１に記載の短パルスレーダ。
【請求項４】
送信トリガ信号を受ける毎に、所定幅の短パルス波を空間へ放射する送信部と、
受信トリガ信号を受けて、前記短パルス波の反射波に対する受信検波処理を行う受信部と、
探査指示に基づいて、外部から指定される周波数データに対応した周波数の信号を出力するダイレクトデジタルシンセサイザを含み、前記周波数データに応じて周期が変化する可変周期パルスを発生する可変周期パルス発生器と、
前記可変周期パルス発生器によって発生される前記可変周期パルスを受けて、前記可変周期パルスの立ち上がりまたは立ち下がりのタイミングを基準タイミングとし、該基準タイミングから第１パルスを出力する第１パルス発生回路と、
前記第１パルス発生回路からの第１パルスに固定時間の遅延を与えて前記送信トリガ信号として出力する固定遅延回路と、
前記可変周期パルス発生器によって発生される前記可変周期パルスを受けて、前記基準タイミングから、前記可変周期パルスの周期の１／２の整数倍に等しく、且つ前記固定時間より長い時間が経過したタイミングに前記受信トリガ信号を出力する第２パルス発生回路と、
前記可変周期パルス発生器と、前記第１パルス発生回路と、前記固定遅延回路と、前記第２パルス発生回路とを含み、前記可変周期パルス発生器が前記探査指示を受ける毎に、前記固定遅延回路から前記送信部に対して前記送信トリガ信号を出力すると共に、送受信間の遅延時間を与えるために、該送信トリガ信号に対して任意の時間遅延した信号を前記第２パルス発生回路から前記受信トリガ信号として前記受信部に出力するトリガ信号発生部と、
予め、前記周波数データと前記送受信間の遅延時間との関係が計算式や計算結果のテーブル形式で記憶されているメモリを含み、該メモリに記憶されている前記周波数データと前記送受信間の遅延時間との関係に基づいて、前記可変周期パルス発生器の前記ダイレクトデジタルシンセサイザへの前記周波数データを可変することにより、前記送信トリガ信号に対する前記受信トリガ信号の遅延時間を任意に可変できるようにする周波数データ可変部と、
を具備する短パルスレーダ。
【請求項５】
前記第１パルス発生回路は、前記可変周期パルス発生器によって発生される前記可変周期パルスを受けて、前記基準タイミングからレベルが立ち上がる第１パルスを出力し、
前記第２パルス発生回路は、前記可変周期パルス発生器によって発生される前記可変周期パルスを受けて、前記基準タイミングから、前記可変周期パルスの周期の１／２の整数倍に等しく、且つ前記固定時間よりも長い時間が経過したタイミングにレベルが立ち上がる信号を前記受信トリガ信号として出力することを特徴とする請求項４に記載の短パルスレーダ。
【請求項６】
前記送信部には、所定幅のパルス信号を発生するパルス発生器と、該パルス発生器からの前記パルス信号が入力されている期間だけ発振動作して前記短パルス波としての出力信号を出力し、前記パルス信号が入力されていない期間は発振動作を停止する発振器とが設けられていることを特徴とする請求項４に記載の短パルスレーダ。
【請求項７】
送信部及び受信部を準備するステップと、
前記送信部によって、送信トリガ信号を受ける毎に、所定幅の短パルス波を空間へ放射するステップと、
前記受信部によって、受信トリガ信号を受けて、前記短パルス波の反射波に対する受信検波処理を行うステップと、
探査指示に基づいて、外部から指定される周波数データに対応した周波数の信号を出力するダイレクトデジタルシンセサイザを用いて、前記周波数データに応じて周期が変化する可変周期パルスを発生するステップと、
前記可変周期パルスのレベルが最初に所定方向に遷移するタイミングを基準タイミングとし、該基準タイミングにレベルが所定方向に遷移する第１パルスを前記送信トリガ信号として出力するステップと、
前記基準タイミング後、前記可変周期パルスのレベルが前記最初の所定方向と逆に遷移したタイミングにレベルが所定方向に遷移する第２パルスを前記受信トリガ信号として出力するステップと、
前記可変周期パルスを発生するステップと、前記第１パルスを前記送信トリガ信号として出力するステップと、前記第２パルスを前記受信トリガ信号として出力するステップとを含み、前記可変周期パルスを発生するステップにおいて前記探査指示を受ける毎に、前記第１パルスを前記送信トリガ信号として出力するステップにおいて前記送信部に対して前記送信トリガ信号を出力すると共に、送受信間の遅延時間を与えるために、該送信トリガ信号に対して任意の時間遅延した信号を前記第２パルスを前記受信トリガ信号として出力するステップにおいて前記受信トリガ信号として前記受信部に出力するステップと、
予め、前記周波数データと前記送受信間の遅延時間との関係を計算式や計算結果のテーブル形式でメモリに記憶するステップと、
前記メモリに記憶されている前記周波数データと前記送受信間の遅延時間との関係に基づいて、前記可変周期パルスを発生するステップで用いられる前記ダイレクトデジタルシンセサイザへの前記周波数データを可変することにより、前記送信トリガ信号に対する前記受信トリガ信号の遅延時間を任意に可変できるようにするステップと、
を具備する短パルスレーダの制御方法。
【請求項８】
前記第１パルスを前記送信トリガ信号として出力するステップは、固定遅延回路により前記第１パルスに固定時間の遅延を与えるステップを有し、
前記第２パルスを前記受信トリガ信号として出力するステップは、前記基準タイミングから、前記可変周期パルスの周期の１／２の整数倍に等しく、且つ前記固定時間よりも長い時間が経過したタイミングにおいて前記受信トリガ信号を出力することを特徴とする請求項７に記載の短パルスレーダの制御方法。
【請求項９】
前記送信部によって前記短パルス波を前記空間へ放射するステップは、
所定幅のパルス信号を発生するステップと、
前記パルス信号が入力されている期間だけ発振動作して前記短パルス波としての出力信号を出力するステップと、
前記パルス信号が入力されていない期間は発振動作を停止して前記短パルス波としての出力信号を出力しないようにするステップとを備えていることを特徴とする請求項１７に記載の短パルスレーダの制御方法。
【請求項１０】
送信部及び受信部を準備するステップと、
前記送信部によって、送信トリガ信号を受ける毎に、所定幅の短パルス波を空間へ放射するステップと、
前記受信部によって、受信トリガ信号を受けて、前記短パルス波の反射波に対する受信検波処理を行うステップと、
探査指示に基づいて、外部から指定される周波数データに対応した周波数の信号を出力するダイレクトデジタルシンセサイザを用いて、前記周波数データに応じて周期が変化する可変周期パルスを発生するステップと、
前記可変周期パルスの立ち上がりまたは立ち下がりのタイミングを基準タイミングとし、該基準タイミングから第１パルスを出力するステップと、
前記第１パルスに固定時間の遅延を与えて前記送信トリガ信号として出力するステップと、
前記基準タイミングから、前記可変周期パルスの周期の１／２の整数倍に等しく、且つ前記固定時間より長い時間が経過したタイミングにおいて前記受信トリガ信号を出力するステップと、
前記可変周期パルスを発生するステップと、前記第１パルスを出力するステップと、前記第１パルスに固定時間の遅延を与えて前記送信トリガ信号として出力するステップと、前記固定時間より長い時間が経過したタイミングにおいて前記受信トリガ信号として出力するステップとを含み、前記可変周期パルスを発生するステップにおいて前記探査指示を受ける毎に、前記前記第１パルスに固定時間の遅延を与えて前記送信トリガ信号として出力するステップにおいて前記送信部に対して前記送信トリガ信号を出力すると共に、送受信間の遅延時間を与えるために、該送信トリガ信号に対して任意の時間遅延した信号を前記固定時間より長い時間が経過したタイミングにおいて前記受信トリガ信号として出力するステップにおいて前記受信トリガ信号として前記受信部に出力するステップと、
予め、前記周波数データと前記送受信間の遅延時間との関係を計算式や計算結果のテーブル形式でメモリに記憶するステップと、
前記メモリに記憶されている前記周波数データと前記送受信間の遅延時間との関係に基づいて、前記可変周期パルスを発生するステップで用いられる前記ダイレクトデジタルシンセサイザへの前記周波数データを可変することにより、前記送信トリガ信号に対する前記受信トリガ信号の遅延時間を任意に可変できるようにするステップと、
を具備する短パルスレーダの制御方法。
【請求項１１】
前記第１パルスを発生するステップは、前記基準タイミングからレベルが立ち上がる第１パルスを出力し、
前記固定時間より長い時間が経過したタイミングにおいて前記受信トリガ信号を出力するステップは、前記基準タイミングから、前記可変周期パルスの周期の１／２の整数倍に等しく、且つ前記固定時間よりも長い時間が経過したタイミングにレベルが立ち上がる信号を前記受信トリガ信号として出力することを特徴とする請求項１０に記載の短パルスレーダの制御方法。
【請求項１２】
前記送信部によって前記短パルス波を前記空間へ放射するステップは、
所定幅のパルス信号を発生するステップと、
前記パルス信号が入力されている期間だけ発振動作して前記短パルス波としての出力信号を出力するステップと、
前記パルス信号が入力されていない期間は発振動作を停止して前記短パルス波としての出力信号を出力しないようにするステップとを備えていることを特徴とする請求項１０に記載の短パルスレーダの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は短パルスレーダ及びその制御方法に係り、特に、幅の狭いパルス波（短パルス波）を所定周期で空間に放射し、空間にある物体からの反射波を受信して検波し、その検波出力に基づいて空間にある物体の解析を行う短パルスレーダ（ｓｈｏｒｔ  ｒａｎｇｅ  ｒａｄａｒｓ）のうち、特に、車載用レーダ（ａｕｔｏｍｏｔｉｖｅ  ｒａｄａｒｓ）や視覚障害者の歩行支援用レーダ等のために割り当てられている２２〜２９ＧＨｚの準ミリ波帯（ＵＷＢ：Ｕｌｔｒａ−ｗｉｄｅｂａｎｄ）で用いる短パルスレーダを簡易な小型の構成で実現し、且つ、低消費電力化すると共に、距離分解能を高くするために送受信間の遅延時間を高い時間分解能で任意に可変できるようにする技術を採用した短パルスレーダ及びその制御方法に関する。
【背景技術】
【０００２】  従来より知られているパルス波を用いて空間の物体を探査するパルスレーダは、基本的に図１０に示すような構成を有している。【０００３】  すなわち、この図１０に示すパルスレーダ１０において、送信部１１は、後述する制御部１６から所定周期Ｔｇで出力されるトリガ信号Ｇを受けると、該トリガ信号Ｇに同期した所定幅及び所定のキャリア周波数を有するパルス波Ｐｔを生成して送信アンテナ１１ａを介して空間へ放射する。【０００４】  このパルス波Ｐｔは空間１にある物体１ａによって反射され、その反射波Ｐｒが、受信アンテナ１２ａで受信された後、受信部１２によって検波される。【０００５】  信号処理部１５は、例えば、送信部１１からパルス波が送出されたタイミングを基準タイミングとして、受信部１２から検波出力Ｄが出力されるタイミングや、その出力波形に基づいて、空間１に存在する物体１ａの解析を行う。【０００６】  制御部１６は、信号処理部１５の処理結果等に基づいて、送信部１１及び受信部１２に対する各種の制御を行う。【０００７】  なお、このようなパルスレーダ１０の基本的な構成は、次の特許文献１、２に開示されている。
【特許文献１】特開平７−０１２９２１号公報
【特許文献２】特開平８−３１３６１９号公報  このような基本構成を有するパルスレーダのうち、近年実用化されつつある車載用レーダとしては、次のような二つのタイプのパルスレーダが考えられている。
【０００８】  第１のタイプのパルスレーダは、ミリ波帯（７７ＧＨｚ）を用い、高出力で、遠距離の狭い角度範囲を探査して、自動車の衝突防止や走行制御等の高速走行時の支援を目的として開発が進められている。【０００９】  第２のタイプのパルスレーダは、準ミリ波（２２〜２９ＧＨｚ）を用い、低出力で近距離の広い角度範囲を探査し、自動車の死角補助、車庫入れ補助等、低速走行時の支援を目的として開発が進められている。【００１０】  この第２のタイプのパルスレーダに用いられる準ミリ波帯は、一般に、ＵＷＢ（Ｕｌｔｒａ−ｗｉｄｅｂａｎｄ）と呼ばれ、車載用レーダだけでなく、医療用レーダ、視覚障害者の歩行支援用レーダや近距離通信システム等にも使用されている。【００１１】  ＵＷＢは広帯域であるので、レーダシステムにおいては、幅１ｎｓ以下の短パルスを用いることができ、距離分解能が高い短パルスレーダを実現可能とすることが期待されている。
【発明の開示】
【００１２】  しかしながら、実際に、このＵＷＢを用いた距離分解能が高い短パルスレーダを実現するためには、後述するような解決すべき種々の問題がある。
【００１３】  その重要な課題の一つは、探査範囲全体のうち所望距離領域からの反射波を選択的に受信する動作モードで、高い距離分解能を得られるようにする必要がある。
【００１４】  すなわち、このような所望距離領域からの反射波を選択的に受信する動作モードを実現する場合、短パルスを空間に放射してから、空間に存在する物体からの反射波の受信を開始するまでの時間遅延を、少なくとも短パルス波の幅（例えば、１ｎｓ）の分解能で正確に生成する必要がある。
【００１５】  従来、このような高い時間分解能の遅延時間を任意に得るために、それぞれ、遅延時間が異なる多数の固定遅延線を組合せる手法が用いられている。
【００１６】  しかるに、このような多数の固定遅延線を組合せる手法は、短パルスレーダとしての装置構成が大型化してしまうので、各種車両への組み込みや携帯利用などを考慮する必要性があるＵＷＢを用いた短パルスレーダには適さないという問題がある。
【００１７】  また、遅延線はその遅延時間が長いものほど誤差が大きくなり、前記したように、複数の固定遅延線を組合せにより所望の遅延時間を得ようとしても、誤差が大きくなってしまうので、多数の固定遅延線を組合せる手法ではＵＷＢを用いた距離分解能が高い短パルスレーダを実現することができなくなってしまうという問題がある。
【００１８】  一方、電気的に任意の遅延時間を得る方法として、高速のクロック信号をカウンタで計数し、その計数値が予め設定した値に等しくなったタイミングにおいて、受信を開始する構成も可能である。
【００１９】  しかるに、電気的に任意の遅延時間を得る方法では、上記したように、１ｎｓの分解能で任意の遅延時間を得るためには、１ＧＨｚの多数桁カウンタが必要となるので、その消費電力が非常に大きくなってしまうという問題がある。
【００２０】  また、このようなカウンタを用いて電気的に任意の遅延時間を得る方法によって遅延時間の粗調整を行うと共に、上述したよう多数の固定遅延線を組合せる手法により微調整を行うようにする併用方法も考えられる。
【００２１】  しかるに、このような併用方法では、前記した多数の固定遅延線の切り換えの構成が短パルスレーダとしての装置構成の大型化を招いてしまうという問題がある。
【００２２】  本発明は、以上のような従来技術による問題を解決するためになされたものであり、簡単な構成、低消費電力で且つ送受信間の遅延時間を高い時間分解能で任意に可変できるようにした短パルスレーダ及びその制御方法を提供することを目的としている。
【００２３】  上記目的を達成するために、本発明の第１の態様によると、
送信トリガ信号（Ｇｔ）を受ける毎に、所定幅の短パルス波（Ｐｔ）を空間（１）へ放射する送信部（２１）と、
受信トリガ信号（Ｇｒ）を受けて、前記短パルス波（Ｐｔ）の反射波（Ｐｒ）に対する受信検波処理を行う受信部（３０）と、
外部から指定される周波数データ（Ｄｆ）に対応した周波数の信号を出力するダイレクトデジタルシンセサイザ（４１ａ）を含み、前記周波数データに応じて周期が変化する可変周期パルス（Ｐｄ，Ｐｄ′）を発生する可変周期パルス発生器（４１）と、
前記可変周期パルス発生器（４１）によって発生される前記可変周期パルス（Ｐｄ，Ｐｄ′）を受けて、探査指示が入力されてから、前記可変周期パルスのレベルが最初に所定方向に遷移するタイミングを基準タイミングとし、該基準タイミングにレベルが所定方向に遷移する第１パルスを前記送信トリガ信号（Ｇｔ）として出力する第１パルス発生回路（４２）と、
前記可変周期パルス発生器（４１）によって発生される前記可変周期パルス（Ｐｄ′）を受けて、前記基準タイミング後に、前記可変周期パルスのレベルが前記最初の所定方向と逆に遷移したタイミングにレベルが所定方向に遷移する第２パルスを前記受信トリガ信号（Ｇｒ）として出力する第２パルス発生回路（４４）と、
前記可変周期パルス発生器（４１）と、前記第１パルス発生回路（４２）と、前記第２パルス発生回路（４４）とを含み、前記可変周期パルス発生器（４１）が前記探査指示を受ける毎に、前記第１パルス発生回路（４２）から前記送信部（２１）に対して前記送信トリガ信号（Ｇｔ）を出力すると共に、送受信間の遅延時間（Ｔｒ）を与えるために、該送信トリガ信号（Ｇｔ）に対して任意の時間遅延した信号を前記第２パルス発生回路（４４）から前記受信トリガ信号（Ｇｒ）として前記受信部（３０）に出力するトリガ信号発生部（４０′）と、
予め、前記周波数データ（Ｄｆ）と前記送受信間の遅延時間（Ｔｒ）との関係が計算式や計算結果のテーブル形式で記憶されているメモリ（５３ａ）を含み、該メモリ（５３ａ）に記憶されている前記周波数データ（Ｄｆ）と前記送受信間の遅延時間（Ｔｒ）との関係に基づいて、前記可変周期パルス発生器（４１）の前記ダイレクトデジタルシンセサイザ（４１ａ）への前記周波数データ（Ｄｆ）を可変することにより、前記送信トリガ信号（Ｇｔ）に対する前記受信トリガ信号（Ｇｒ）の遅延時間を任意に可変できるようにする周波数データ可変部（５３）と、
を具備する短パルスレーダが提供される。
【００２４】  また、上記目的を達成するために、本発明の第２の態様によると、
前記第１パルス発生回路（４２）からの第１パルスに固定時間の遅延（Ｔｋ）を与えて前記送信トリガ信号（Ｇｔ）として出力する固定遅延回路（４３）をさらに具備し、
前記第２パルス発生回路（４４）は、前記可変周期パルス発生器によって発生される前記可変周期パルスを受けて、前記基準タイミングから、前記可変周期パルス発生器（４１）からの前記可変周期パルスの周期の１／２の整数倍に等しく、且つ前記固定時間よりも長い時間が経過したタイミングにおいて前記受信トリガ信号（Ｇｒ）を出力することを特徴とする第１の態様に従う短パルスレーダが提供される。
【００２５】  また、上記目的を達成するために、本発明の第３の態様によると、
前記受信部（３０）は、
前記送信部（２１）によって前記空間（１）に放射された前記短パルス波（Ｐｔ）の反射波（Ｐｒ）の信号（Ｒ′）を第１及び第２の信号（Ｖ１，Ｖ２）に同相分岐する分岐回路（３５）と、
前記分岐回路（３５）によって同相分岐された前記第１及び第２の信号（Ｖ１，Ｖ２）同士を線形乗算する線形乗算器（３６）と、
前記線形乗算器（３６）からの出力信号からベースバンド成分を抽出する低域通過フィルタ（３７）とによって構成されている検波回路（３４）を有し、
前記短パルスレーダは、
前記受信部（３０）からの出力に基づいて、前記空間（１）に存在する物体（１ａ）の解析処理を行う信号処理部（５１）と、
前記信号処理部（５１）からの解析結果に基づいて、前記送信部（２１）及び前記受信部（３０）の少なくとも一方に対して所定の制御を行う制御部（５２）と、
をさらに具備することを特徴とする第１の態様に従う短パルスレーダが提供される。
【００２６】  また、上記目的を達成するために、本発明の第４の態様によると、
前記検波回路（３４）の前記線形乗算器（３６）がギルバートミキサで構成されていることを特徴とする第３の態様に従う短パルスレーダが提供される。
【００２７】  また、上記目的を達成するために、本発明の第５の態様によると、
前記受信部（３０）は、前記検波回路（３４）の出力信号に対する積分を行い、その積分結果を保持出力するサンプルホールド回路（３８）を有していることを特徴とする第３の態様に従う短パルスレーダが提供される。
【００２８】  また、上記目的を達成するために、本発明の第６の態様によると、
前記制御部（５２）が、前記サンプルホールド回路（３８）の積分開始タイミング及び積分時間を前記信号処理部（５１）からの処理結果に基づいて可変制御することを特徴とする第５の態様に従う短パルスレーダが提供される。
【００２９】  また、上記目的を達成するために、本発明の第７の態様によると、
前記送信部（２１）には、前記短パルス波を増幅する電力増幅器（２５）が設けられていると共に、
前記受信部（３０）には、前記反射波（Ｐｒ）の信号（Ｒ）を増幅する低雑音増幅器（３２）が設けられており、
前記制御部（５２）は、前記前記受信部（３０）において、前記検波回路（３４）に入力される前記反射波（Ｐｒ）の信号（Ｒ′）のレベルが前記線形乗算器（３６）の線形動作範囲内となるように、前記送信部（２１）に設けられる前記電力増幅器（２５）と前記受信部（３０）に設けられる前記低雑音増幅器（３２）との少なくとも一方の利得を制御することを特徴とする第３の態様に従う短パルスレーダが提供される。
【００３０】  また、上記目的を達成するために、本発明の第８の態様によると、
前記送信部（２１）には、所定幅のパルス信号（Ｐａ）を発生するパルス発生器（２３）と、該パルス発生器（２３）からの前記パルス信号（Ｐａ）が入力されている期間だけ発振動作して前記短パルス波（Ｐｔ）としての出力信号（Ｐｂ）を出力し、前記パルス信号（Ｐａ）が入力されていない期間は発振動作を停止する発振器（２４）とが設けられていることを特徴とする第１の態様に従う短パルスレーダが提供される。
【００３１】  また、上記目的を達成するために、本発明の第９の態様によると、
送信トリガ信号（Ｇｔ）を受ける毎に、所定幅の短パルス波（Ｐｔ）を空間（１）へ放射する送信部（２１）と、
受信トリガ信号（Ｇｒ）を受けて前記短パルス波（Ｐｔ）の反射波（Ｐｒ）に対する受信検波処理を行う受信部（３０）と、
探査指示に基づいて、外部から指定される周波数データ（Ｄｆ）に対応した周波数の信号を出力するダイレクトデジタルシンセサイザ（４１ａ）を含み、前記周波数データ（Ｄｆ）に応じて周期が変化する可変周期パルスを発生する可変周期パルス発生器（４１）と、
前記可変周期パルス発生器（４１）によって発生される前記可変周期パルスを受けて、前記基準タイミングから、前記可変周期パルスの立ち上がりまたは立ち下がりのタイミングを基準タイミングとし、該基準タイミングから第１パルスを出力する第１パルス発生回路（４２）と、
前記第１パルス発生回路（４２）からの第１パルスに固定時間の遅延（Ｔｋ）を与えて前記送信トリガ信号（Ｇｔ）として出力する固定遅延回路（４３）と、
前記可変周期パルス発生器（４１）によって発生される前記可変周期パルスを受けて、前記基準タイミングから、前記可変周期パルスの周期の１／２の整数倍に等しく、且つ前記固定時間より長い時間が経過したタイミングに前記受信トリガ信号（Ｇｒ）を出力する第２パルス発生回路（４４）と、
前記可変周期パルス発生器（４１）と、前記第１パルス発生回路（４２）と、前記固定遅延回路（４３）と、前記第２パルス発生回路（４４）とを含み、前記可変周期パルス発生器（４１）が前記探査指示を受ける毎に、前記固定遅延回路（４３）から前記送信部（２１）に対して前記送信トリガ信号（Ｇｔ）を出力すると共に、送受信間の遅延時間（Ｔｒ）を与えるために、該送信トリガ信号（Ｇｔ）に対して任意の時間遅延した信号を前記第２パルス発生回路（４４）から前記受信トリガ信号（Ｇｒ）として前記受信部（３０）に出力するトリガ信号発生部（４０）と、
予め、前記周波数データ（Ｄｆ）と前記送受信間の遅延時間（Ｔｒ）との関係が計算式や計算結果のテーブル形式で記憶されているメモリ（５３ａ）を含み、該メモリ（５３ａ）に記憶されている前記周波数データ（Ｄｆ）と前記送受信間の遅延時間（Ｔｒ）との関係に基づいて、前記可変周期パルス発生器（４１）の前記ダイレクトデジタルシンセサイザ（４１ａ）への前記周波数データ（Ｄｆ）を可変することにより、前記送信トリガ信号（Ｇｔ）に対する前記受信トリガ信号（Ｇｒ）の遅延時間を任意に可変できるようにする周波数データ可変部（５３）と、
を具備する短パルスレーダが提供される。
【００３２】  また、上記目的を達成するために、本発明の第１０の態様によると、
前記第１パルス発生回路（４２）は、前記基準タイミングからレベルが立ち上がる第１パルスを出力し、
前記第２パルス発生回路（４４）は、前記可変周期パルス発生器（４１）によって発生される前記可変周期パルスを受けて、前記基準タイミングから、前記可変周期パルスの周期の１／２の整数倍に等しく、且つ前記固定時間よりも長い時間が経過したタイミングにレベルが立ち上がる信号を前記受信トリガ信号（Ｇｒ）として出力することを特徴とする第９の態様に従う短パルスレーダが提供される。
【００３３】  また、上記目的を達成するために、本発明の第１１の態様によると、
前記受信部（３０）は、
前記送信部（２１）によって前記空間（１）に放射された前記短パルス波（Ｐｔ）の前記反射波（Ｐｒ）の信号（Ｒ′）を第１及び第２の信号（Ｖ１，Ｖ２）に同相分岐する分岐回路（３５）と、
前記分岐回路（３５）によって同相分岐された前記第１及び第２の信号（Ｖ１，Ｖ２）同士を線形乗算する線形乗算器（３６）と、
前記線形乗算器（３６）からの出力信号からベースバンド成分を抽出する低域通過フィルタ（３７）とによって構成されている検波回路（３４）を有し、
前記短パルスレーダは、
前記受信部（３０）からの出力に基づいて、前記空間（１）に存在する物体（１ａ）の解析処理を行う信号処理部（５１）と、
前記信号処理部（５１）からの解析結果に基づいて、前記送信部（２１）及び前記受信部（３０）の少なくとも一方に対して所定の制御を行う制御部（５２）と、
をさらに具備することを特徴とする第９の態様に従う短パルスレーダが提供される。
【００３４】  また、上記目的を達成するために、本発明の第１２の態様によると、
前記検波回路（３４）の前記線形乗算器（３６）がギルバートミキサで構成されていることを特徴とする第１１の態様に従う短パルスレーダが提供される。
【００３５】  また、上記目的を達成するために、本発明の第１３の態様によると、
前記受信部（３０）は、前記検波回路（３４）の出力信号に対する積分を行い、その積分結果を保持出力するサンプルホールド回路（３８）を有していることを特徴とする第１１の態様に従う短パルスレーダが提供される。
【００３６】  また、上記目的を達成するために、本発明の第１４の態様によると、
前記制御部（５２）が、前記サンプルホールド回路（３８）の積分開始タイミング及び積分時間を前記信号処理部（５１）からの処理結果に基づいて可変制御することを特徴とする第１３の態様に従う短パルスレーダが提供される。
【００３７】  また、上記目的を達成するために、本発明の第１５の態様によると、
前記送信部（２１）には、前記短パルス波（Ｐｔ）を増幅する電力増幅器（２５）が設けられていると共に、
前記受信部（３０）には、前記反射波（Ｐｒ）の信号（Ｒ）を増幅する低雑音増幅器（３２）が設けられており、
前記制御部（５２）は、前記前記受信部（３０）において、前記検波回路（３４）に入力される前記反射波（Ｐｒ）の信号（Ｒ′）のレベルが前記線形乗算器（３６）の線形動作範囲内となるように、前記送信部（２１）に設けられる前記電力増幅器（２５）と前記受信部（３０）に設けられる前記低雑音増幅器（３２）との少なくとも一方の利得を制御することを特徴とする第１１の態様に従う短パルスレーダが提供される。
【００３８】  また、上記目的を達成するために、本発明の第１６の態様によると、
前記送信部（２１）には、所定幅のパルス信号（Ｐａ）を発生するパルス発生器（２３）と、該パルス発生器（２３）からの前記パルス信号（Ｐａ）が入力されている期間だけ発振動作して前記短パルス波（Ｐｔ）としての出力信号（Ｐｂ）を出力し、前記パルス信号（Ｐａ）が入力されていない期間は発振動作を停止する発振器（２４）とが設けられていることを特徴とする第９の態様に従う短パルスレーダが提供される。
【００３９】  また、上記目的を達成するために、本発明の第１７の態様によると、
送信部（２１）及び受信部（３０）を準備するステップと、
前記送信部（２１）によって、送信トリガ信号（Ｇｔ）を受ける毎に、所定幅の短パルス波（Ｐｔ）を空間（１）へ放射するステップと、
前記受信部（３０）によって、受信トリガ信号（Ｇｒ）を受けて、前記短パルス波（Ｐｔ）の反射波（Ｐｒ）に対する受信検波処理を行うステップと、
探査指示に基づいて、外部から指定される周波数データ（Ｄｆ）に対応した周波数の信号を出力するダイレクトデジタルシンセサイザ（４１ａ）を用いて、前記周波数データに応じて周期が変化する可変周期パルスを発生するステップと、
前記可変周期パルスのレベルが最初に所定方向に遷移するタイミングを基準タイミングとし、該基準タイミングにレベルが所定方向に遷移する第１パルスを前記送信トリガ信号（Ｇｔ）として出力するステップと、
前記基準タイミング後、前記可変周期パルスのレベルが前記最初の所定方向と逆に遷移したタイミングにレベルが所定方向に遷移する第２パルスを前記受信トリガ信号（Ｇｒ）として出力するステップと、
前記可変周期パルスを発生するステップと、前記第１パルスを前記送信トリガ信号（Ｇｔ）として出力するステップと、前記第２パルスを前記受信トリガ信号（Ｇｒ）として出力するステップとを含み、前記可変周期パルスを発生するステップにおいて前記探査指示を受ける毎に、前記第１パルスを前記送信トリガ信号として出力するステップにおいて前記送信部（２１）に対して前記送信トリガ信号（Ｇｔ）を出力すると共に、送受信間の遅延時間（Ｔｒ）を与えるために、該送信トリガ信号（Ｇｔ）に対して任意の時間遅延した信号を前記第２パルスを前記受信トリガ信号として出力するステップにおいて前記受信トリガ信号（Ｇｒ）として前記受信部（３０）に出力するステップと、
予め、前記周波数データ（Ｄｆ）と前記送受信間の遅延時間（Ｔｒ）との関係を計算式や計算結果のテーブル形式でメモリ（５３ａ）に記憶するステップと、
前記メモリ（５３ａ）に記憶されている前記周波数データ（Ｄｆ）と前記送受信間の遅延時間（Ｔｒ）との関係に基づいて、前記可変周期パルスを発生するステップで用いられる前記ダイレクトデジタルシンセサイザ（４１ａ）への前記周波数データ（Ｄｆ）を可変することにより、前記送信トリガ信号（Ｇｔ）に対する前記受信トリガ信号（Ｇｒ）の遅延時間を任意に可変できるようにするステップと、
を具備する短パルスレーダの制御方法が提供される。
【００４０】  また、上記目的を達成するために、本発明の第１８の態様によると、
前記第１パルスを前記送信トリガ信号（Ｇｔ）として出力するステップは、固定遅延回路（４３）により前記第１パルスに固定時間の遅延を与えるステップを有し、
前記第２パルスを前記受信トリガ信号（Ｇｒ）として出力するステップは、前記基準タイミングから、前記可変周期パルスの周期の１／２の整数倍に等しく、且つ前記固定時間よりも長い時間が経過したタイミングにおいて前記受信トリガ信号（Ｇｒ）を出力することを特徴とする第１７の態様に従う短パルスレーダが提供される。
【００４１】  また、上記目的を達成するために、本発明の第１９の態様によると、
前記受信検波処理を行うステップは、
前記空間（１）に放射された前記短パルス波（Ｐｔ）の前記反射波（Ｐｒ）を前記受信部（３０）によって受信し、該反射波（Ｐｒ）の信号（Ｒ′）を第１及び第２の信号（Ｖ１，Ｖ２）に同相分岐するステップと、
前記第１及び第２の信号（Ｖ１，Ｖ２）同士を線形乗算器（３６）によって線形乗算して線形乗算信号を出力するステップと、
前記線形乗算信号からベースバンド成分を抽出するステップと、
前記ベースバンド成分に基づいて、前記空間（１）に存在する物体（１ａ）の解析処理を行うステップと、
前記解析処理の結果に基づいて、前記送信部（２１）及び前記受信部（３０）の少なくも一方に対して所定の制御を行うステップと、
を具備することを特徴とする第１７の態様に従う短パルスレーダの制御方法が提供される。
【００４２】  また、上記目的を達成するために、本発明の第２０の態様によると、
前記線形乗算信号を出力するステップは、
前記線形乗算器（３６）としてギルバートミキサを用いて前記線形乗算信号を出力するための線形乗算を行うステップを備えていることを特徴とする第１９の態様に従う短パルスレーダの制御方法が提供される。
【００４３】  また、上記目的を達成するために、本発明の第２１の態様によると、
前記解析処理を行うステップの前で、前記ベースバンド成分に対する積分を行うと共に、その積分結果を保持出力するステップをさらに具備していることを特徴とする第１９の態様に従う短パルスレーダの制御方法が提供される。
【００４４】  また、上記目的を達成するために、本発明の第２２の態様によると、
前記ベースバンド成分に対する積分を行うステップは、
前記ベースバンド成分に対する積分の開始タイミング及び積分時間を前記解析処理の結果に基づいて可変制御するステップを備えていることを特徴とする第２１の態様に従う短パルスレーダの制御方法が提供される。
【００４５】  また、上記目的を達成するために、本発明の第２３の態様によると、
前記送信部（２１）には、前記短パルス波（Ｐｔ）を増幅する電力増幅器（２５）が設けられていると共に、
前記受信部（３０）には、前記反射波（Ｐｒ）の信号（Ｒ）を増幅する低雑音増幅器（３２）が設けられており、
前記所定の制御を行うステップは、
前記前記受信部（３０）において、前記反射波（Ｐｒ）の信号（Ｒ′）のレベルが前記線形乗算器（３６）の線形動作範囲内となるように、前記送信部（２１）に設けられている前記電力増幅器（２５）と前記受信部（３０）に設けられている前記低雑音増幅器（３２）との少なくとも一方の利得を制御するステップを備えていることを特徴とする第１９の態様に従う短パルスレーダの制御方法が提供される。
【００４６】  また、上記目的を達成するために、本発明の第２４の態様によると、
前記送信部（２１）によって前記短パルス波（Ｐｔ）を前記空間（１）へ放射するステップは、
所定幅のパルス信号（Ｐａ）を発生するステップと、
前記パルス信号（Ｐａ）が入力されている期間だけ発振動作して前記短パルス波（Ｐｔ）としての出力信号（Ｐｂ）を出力するステップと、
前記パルス信号（Ｐａ）が入力されていない期間は発振動作を停止して前記短パルス波（Ｐｔ）としての出力信号（Ｐｂ）を出力しないようにするステップとを備えていることを特徴とする第１７の態様に従う短パルスレーダの制御方法が提供される。
【００４７】  上記目的を達成するために、本発明の第２５の態様によると、
送信部（２１）及び受信部（３０）を準備するステップと、
前記送信部（２１）によって、送信トリガ信号（Ｇｔ）を受ける毎に、所定幅の短パルス波（Ｐｔ）を空間（１）へ放射するステップと、
前記受信部（３０）によって、受信トリガ信号（Ｇｒ）を受けて、前記短パルス波（Ｐｔ）の反射波（Ｐｒ）に対する受信検波処理を行うステップと、
探査指示に基づいて、外部から指定される周波数データ（Ｄｆ）に対応した周波数の信号を出力するダイレクトデジタルシンセサイザ（４１ａ）を用いて、前記周波数データに応じて周期が変化する可変周期パルスを発生するステップと、
前記可変周期パルスの立ち上がりまたは立ち下がりのタイミングを基準タイミングとし、該基準タイミングから第１パルスを出力するステップと、
前記第１パルスに固定時間の遅延を与えて前記送信トリガ信号（Ｇｔ）として出力するステップと、
前記基準タイミングから、前記可変周期パルスの周期の１／２の整数倍に等しく、且つ前記固定時間より長い時間が経過したタイミングにおいて前記受信トリガ信号（Ｇｒ）を出力するステップと、
前記可変周期パルスを発生するステップと、前記第１パルスを出力するステップと、前記第１パルスに固定時間の遅延を与えて前記送信トリガ信号（Ｇｔ）として出力するステップと、前記固定時間より長い時間が経過したタイミングにおいて前記受信トリガ信号（Ｇｒ）として出力するステップとを含み、前記可変周期パルスを発生するステップにおいて前記探査指示を受ける毎に、前記第１パルスに固定時間の遅延を与えて前記送信トリガ信号として出力するステップにおいて前記送信部（２１）に対して前記送信トリガ信号（Ｇｔ）を出力すると共に、送受信間の遅延時間（Ｔｒ）を与えるために、該送信トリガ信号（Ｇｔ）に対して任意の時間遅延した信号を前記固定時間より長い時間が経過したタイミングにおいて前記受信トリガ信号（Ｇｒ）として出力するステップにおいて前記受信トリガ信号（Ｇｒ）として前記受信部（３０）に出力するステップと、
予め、前記周波数データ（Ｄｆ）と前記送受信間の遅延時間（Ｔｒ）との関係を計算式や計算結果のテーブル形式でメモリ（５３ａ）に記憶するステップと、
前記メモリ（５３ａ）に記憶されている前記周波数データ（Ｄｆ）と前記送受信間の遅延時間（Ｔｒ）との関係に基づいて、前記可変周期パルスを発生するステップで用いられる前記ダイレクトデジタルシンセサイザ（４１ａ）への前記周波数データ（Ｄｆ）を可変することにより、前記送信トリガ信号（Ｇｔ）に対する前記受信トリガ信号（Ｇｒ）の遅延時間を任意に可変できるようにするステップと、
を具備する短パルスレーダの制御方法が提供される。
【００４８】  また、上記目的を達成するために、本発明の第２６の態様によると、
前記第１パルスを発生するステップは、前記基準タイミングからレベルが立ち上がる第１パルスを出力し、
前記固定時間より長い時間が経過したタイミングにおいて前記受信トリガ信号（Ｇｒ）を出力するステップは、前記基準タイミングから、前記可変周期パルスの周期の１／２の整数倍に等しく、且つ前記固定時間よりも長い時間が経過したタイミングにレベルが立ち上がる信号を前記受信トリガ信号（Ｇｒ）として出力することを特徴とする第２５の態様に従う短パルスレーダが提供される。
【００４９】  また、上記目的を達成するために、本発明の第２７の態様によると、
前記受信検波処理を行うステップは、
前記空間（１）に放射された前記短パルス波（Ｐｔ）の前記反射波（Ｐｒ）を前記受信部（３０）によって受信し、該反射波（Ｐｒ）の信号（Ｒ′）を第１及び第２の信号（Ｖ１，Ｖ２）に同相分岐するステップと、
前記第１及び第２の信号（Ｖ１，Ｖ２）同士を線形乗算器（３６）によって線形乗算して線形乗算信号を出力するステップと、
前記線形乗算信号からベースバンド成分を抽出するステップと、
前記ベースバンド成分に基づいて、前記空間（１）に存在する物体（１ａ）の解析処理を行うステップと、
前記解析処理の結果に基づいて、前記送信部（２１）及び受信部（３０）の少なくも一方に対して所定の制御を行うステップと、
を具備することを特徴とする第２５の態様に従う短パルスレーダの制御方法が提供される。
【００５０】  また、上記目的を達成するために、本発明の第２８の態様によると、
前記線形乗算信号を出力するステップは、
前記線形乗算器（３６）としてギルバートミキサを用いて前記線形乗算信号を出力するための線形乗算を行うステップを備えていることを特徴とする第２７の態様に従う短パルスレーダの制御方法が提供される。
【００５１】  また、上記目的を達成するために、本発明の第２９の態様によると、
前記解析処理を行うステップの前で、前記ベースバンド成分に対する積分を行うと共に、その積分結果を保持出力するステップをさらに具備していることを特徴とする第２７の態様に従う短パルスレーダの制御方法が提供される。
【００５２】  また、上記目的を達成するために、本発明の第３０の態様によると、
前記ベースバンド成分に対する積分を行うステップは、
前記ベースバンド成分に対する積分の開始タイミング及び積分時間を前記解析処理の結果に基づいて可変制御するステップを備えていることを特徴とする第２９の態様に従う短パルスレーダの制御方法が提供される。
【００５３】  また、上記目的を達成するために、本発明の第３１の態様によると、
前記送信部（２１）には、前記短パルス波を増幅する電力増幅器（２５）が設けられていると共に、
前記受信部（３０）には、前記反射波（Ｐｒ）の信号（Ｒ）を増幅する低雑音増幅器（３２）が設けられており、
前記所定の制御を行うステップは、
前記前記受信部（３０）において、前記反射波（Ｐｒ）の信号（Ｒ′）のレベルが前記線形乗算器（３６）の線形動作範囲内となるように、前記送信部（２１）に設けられている前記電力増幅器（２５）と前記受信部（３０）に設けられている前記低雑音増幅器（３２）との少なくとも一方の利得を制御するステップを備えていることを特徴とする第２７の態様に従う短パルスレーダの制御方法が提供される。
【００５４】  また、上記目的を達成するために、本発明の第３２の態様によると、
前記送信部（２１）によって前記短パルス波（Ｐｔ）を前記空間（１）へ放射するステップは、
所定幅のパルス信号（Ｐａ）を発生するステップと、
前記パルス信号（Ｐａ）が入力されている期間だけ発振動作して前記短パルス波（Ｐｔ）としての出力信号（Ｐｂ）を出力するステップと、
前記パルス信号（Ｐａ）が入力されていない期間は発振動作を停止して前記短パルス波（Ｐｔ）としての出力信号（Ｐｂ）を出力しないようにするステップとを備えていることを特徴とする第２５の態様に従う短パルスレーダの制御方法が提供される。
【００５５】  このように、本発明の短パルスレーダ及びその制御方法では、ダイレクトデジタルシンセサイザ（ＤＤＳ）を含む可変周期パルス発生器から出力される可変周期パルスが、探査指示を受けてから最初にレベル遷移したタイミングを基準タイミングとし、その基準タイミングまたはこの基準タイミングから固定時間分遅れてレベル遷移する信号を生成して送信トリガ信号として出力し、その出力タイミングから可変周期パルスの半周期分あるいはその整数倍遅延したタイミングにレベル遷移する信号を生成して受信トリガ信号として出力するように構成され、予め、メモリに記憶されている周波数データと送受信間の遅延時間との関係に基づいて、ＤＤＳの周波数データを可変することにより、送信トリガ信号と受信トリガ信号との間の遅延時間を可変できるようにしている。
【００５６】  このため、本発明の短パルスレーダ及びその制御方法によれば、簡単な構成で、低消費電力で且つ送受信間の遅延時間を高い時間分解能で任意に可変することができる。
【図面の簡単な説明】
【００５７】
【図１】図１は、本発明による短パルスレーダの第１の実施形態のシステム構成を示すブロック図である。
【図２】図２は、図１に示した第１の実施形態による短パルスレーダの送信部に用いられる発信器の一例を示すブロック図である。
【図３】図３は、図２に示した発信器の動作説明図として発信器に入力される周期Ｔｇのパルス信号Ｐａ及び発信器からバースト状に出力される矩形波の信号Ｐｂを示す図である。
【図４】図４は、図１に示した第１の実施形態による短パルスレーダの受信部に用いられる検波回路の線形乗算器の一例として採用されるギルバートミキサの基本タイプを示す回路構成図である。
【図５】図５は、図４に示したギルバートミキサの動作説明図としてギルバートミキサに同相でバースト状に入力される正弦状の信号Ｓ（ｔ）及びギルバートミキサから出力される２乗波Ｓ（ｔ）２とその包絡線（ベースバンド）Ｗを示す図である。
【図６】図６は、図１に示した第１の実施形態による短パルスレーダの受信部に用いられるサンプルホールド回路の原理的な構成を示す図である。
【図７】図７は、図１に示した第１の実施形態による短パルスレーダのトリが信号発生部の具体的な構成を示すブロック図である。
【図８】図８は、図７に示したトリが信号発生部の動作を説明するために示すタイミングチャートである。
【図９】図９は、図７に示したトリが信号発生部のダイレクトデジタルシンセサイザに供給する周波数データと送受信間の遅延時間との関係を示すグラフである。
【図１０】図１０は、従来のパルスレーダの基本的な構成を示すブロック図である。
【図１１】図１１は、図７に示したトリが信号発生部のダイレクトデジタルシンセサイザに供給する周波数データＤｆと可変周期パルスの周波数ｆｄ及びＴｄ周期と、送受信間の遅延時間Ｔｒとの関係を示すテーブルの一例である。
【図１２】図１２は、図７に示したトリが信号発生部のダイレクトデジタルシンセサイザに供給する周波数データＤｆを送受信間の遅延時間Ｔｒとの関係において２進数表示で示した図である。
【図１３】図１３は、本発明による短パルスレーダの第２の実施形態の要部の構成としてトリが信号発生部の具体的な構成を示すブロック図である。
【発明を実施するための最良の形態】
【００５８】  以下、本発明による短パルスレーダの幾つかの実施の形態について、図面を参照して説明する。【００５９】  （第１の実施の形態）
まず、本発明の第１の実施の形態に係る短パルスレーダの構成について説明する。【００６０】  図１は、本発明の第１の実施の形態に係る短パルスレーダ２０の構成を示すブロック図である。【００６１】  具体的には、この図１に示す短パルスレーダ２０は、送信部２１、受信部３０、トリガ信号発生部４０、アナログ／デジタル（Ａ／Ｄ）変換器５０、信号処理部５１及び制御部５２によって構成されている。【００６２】  送信部２１は、トリガ信号発生部４０から所定周期Ｔｇで出力されるトリガ信号Ｇｔを受ける毎に、後述するようにして生成される所定幅Ｔｐ（例えば、１ｎｓ）で所定のキャリア周波数Ｆｃ（例えば、２６ＧＨｚ）の短パルス波Ｐｔを送信アンテナ２２を介して空間１へ放射する。【００６３】  なお、送信アンテナ２２は、後述する受信部３０の受信アンテナ３１と共用される場合もある。【００６４】  この送信部２１は、図１に示しているように、トリガ信号発生部４０からの送信トリガ信号Ｇｔのレベルが所定方向（例えば、立ち上がり方向）に遷移するタイミングに同期して幅Ｔｐのパルス信号Ｐａを発生するパルス発生器２３と、このパルス発生器２３からパルス信号Ｐａを受けている期間Ｔｐだけキャリア周波数Ｆｃを有する信号を発振出力する発振器２４と、この発振器２４からの出力信号を増幅して送信アンテナ２２に供給する電力増幅器２５と、この電力増幅器２５からの出力信号に対して帯域外不要放射を抑圧するバンドリジェクションフィルタ（ＢＲＦ）２６とを有している。【００６５】  図２は、図１に示した第１の実施形態による短パルスレーダの送信部２１に用いられる発信器２４の一つの構成例を示すブロック図である。【００６６】  すなわち、この発振器２４は、図２に示すように、入力共通のＡＮＤ回路とＮＡＮＤ回路とが一体化された２入力、２出力型のゲート回路２４ａと、それぞれ、このゲート回路２４ａの入力部に接続されたエミッタフォロア型の第１及び第２の入力バッファ２４ｂ、２４ｃと、ゲート回路２４ａの出力部に接続された出力バッファ２４ｄ及びゲート回路２４ａの反転出力を所定の遅延時間だけ遅延して第１の入力バッファ２４ｂに入力する遅延回路２４ｅとを有している。【００６７】  ここで、発振器２４は、マイクロ波モノリシック集積回路（ＭＭＩＣ）により１チップ化されている。【００６８】  なお、遅延回路２４ｅは、例えば、ストリップライン等で構成されている。【００６９】  このように構成されている発振器２４からは、図３の（ａ）に示すように、周期Ｔｇのパルス信号Ｐａが入力バッファ２４ｃに入力されている間、図３の（ｂ）に示すように、所定の周波数（キャリア周波数）を有する矩形波の信号Ｐｂがバースト状に発振出力される。【００７０】  この発振器２４からの出力信号Ｐｂの周波数は、入力バッファ２４ｂ及びゲート回路２４ａの入出力間の遅延時間と、遅延回路２４ｅの遅延時間との合計で決まる。【００７１】  ここで、入力バッファ２４ｂ及びゲート回路２４ａの入出力間の遅延時間は、一般的に、回路素子に依存して決まる固定値である。【００７２】  したがって、ここでは、遅延回路２４ｅの定数の一部を可変できるように構成し、この定数を調整することにより、発振器２４の���力信号Ｐｂの発振周波数を前記ＵＷＢのほぼ中心周波数（例えば、２６ＧＨｚ）に設定している。【００７３】  この送信部２１は、上記のようにパルス信号Ｐａによって発振器２４の発振動作そのものを制御する構成であるので、原理的にキャリア漏れは発生しない。【００７４】  したがって、ＵＷＢの使用に際して規定されている電力密度の制限は、発振時に出力される短パルス波の瞬時パワーについてのみ考慮すればよく、規定されている電力を最大限有効に使用できる。【００７５】  なお、上記した図２に示す発振器２４の構成は一例であり、他の回路構成であってもよい。【００７６】  その場合でも、発振のための帰還ループをパルス信号Ｐａによって開閉したり、発振回路の電源（電流源等）をパルス信号Ｐａによりオンオフすることにより、上記のようなキャリア漏れのないバースト波を得ることができる。【００７７】  以上のようにして発振器２４から出力される信号Ｐｂは、電力増幅器２５により増幅された後、ＢＲＦ２６を介して所定のキャリア周波数Ｆｃ（例えば、２６ＧＨｚ）の短パルス波Ｐｔとして送信アンテナ２２に供給される。【００７８】  これにより、送信アンテナ２２からは前記した短パルス波Ｐｔが探査対象の空間１に放射される。【００７９】  なお、電力増幅器２５の利得は、制御部５２によって可変制御することができるようになっている。【００８０】  一方、受信部３０は、空間１の物体１ａからの反射波Ｐｒを受信アンテナ３１を介して受信し、その反射波Ｐｒの信号Ｒを低雑音増幅器（ＬＮＡ）３２により増幅した後、帯域幅２ＧＨｚ程度のバンドパスフィルタ（ＢＰＦ）３３により帯域制限された反射波Ｐｒの信号Ｒ′を検波回路３４によって検波する。【００８１】  なお、ＬＮＡ３２の利得は、制御部５２によって可変制御することができるようになっている。【００８２】  検波回路３４は、ＢＰＦ３３から出力される反射波Ｐｒの信号Ｒ′を同相（０°）で第１の信号Ｖ１と第２の信号Ｖ２とに２分岐する分岐回路３５と、その同相で２分岐された信号同士すなわち第１の信号Ｖ１と第２の信号Ｖ２とを線形乗算する線形乗算器３６と、この線形乗算器３６の出力信号からベースバンド成分Ｗを抽出する低域通過フィルタ（ＬＰＦ）３７とによって構成されている。【００８３】  線形乗算器３６には、二重平衡ミキサを用いる等いくつかの方式があるが、高速動作をするものとして、ギルバートミキサを用いて構成する方法が考えられる。【００８４】  このギルバートミキサは、図４に示すように、基本的には、第１乃至第３の差動増幅器３６ａ、３６ｂ、３６ｃからなる。【００８５】  そして、第１の差動増幅器３６ａに第１の信号Ｖ１を差動入力すると共に、この第１の差動増幅器３６ａの負荷側に接続された第２及び第３の差動増幅器３６ｂ、３６ｃに第２信号Ｖ２を差動入力することにより、第１の信号Ｖ１と第２の信号Ｖ２の積に等しい逆相の線形乗算信号成分−（Ｖ１×Ｖ２）及び正相の線形乗算信号成分（Ｖ１×Ｖ２）のみが第２及び第３の差動増幅器３６ｂ、３６ｃの共通負荷抵抗Ｒ３、Ｒ４から出力される。【００８６】  具体的には、このギルバートミキサにおいて、第１の差動増幅器３６ａは、それぞれ、各ベース入力端と各コレクタ出力端及びエミッタ共通電流通路とを有する第１及び第２のトランジスタＱ１，Ｑ２を備え、第１の信号源Ｖ１に前記第１及び第２のトランジスタＱ１，Ｑ２の各ベース入力端が接続されると共に、エミッタ共通電流通路が定電流源Ｉ１及び第１のバイアス電源Ｖｂ１を直列に介してアースラインに接続されている。【００８７】  なお、第１及び第２のトランジスタＱ１，Ｑ２のエミッタ共通電流通路は、各エミッタ抵抗Ｒ１，Ｒ２の接続中点から導出されていると共に、第２のトランジスタＱ１のベース入力端は、第２のバイアス電源Ｖｂ２を介してアースラインに接続されている。【００８８】  また、第２の差動増幅器３６ｂは、それぞれ、各ベース入力端と各コレクタ出力端及びエミッタ共通電流通路とを有する第３及び第４のトランジスタＱ３，Ｑ４を備え、第２の信号源Ｖ２に前記第３及び第４のトランジスタＱ３，Ｑ４の各ベース入力端が接続されると共に、第１の差動増幅器３６ａの第１のトランジスタＱ１のコレクタ出力端に第３及び第４のトランジスタＱ３，Ｑ４のエミッタ共通電流通路が接続されている。【００８９】  また、第３の差動増幅器３６ｃは、それぞれ、各ベース入力端と各コレクタ出力端及びエミッタ共通電流通路とを有する第５及び第６のトランジスタＱ５，Ｑ６を備え、第２の信号源Ｖ２に第５及び第６のトランジスタＱ５，Ｑ６の各ベース入力端が接続されると共に、第１の差動増幅器３６ａの前記第２のトランジスタＱ２のコレクタ出力端に第５及び第６のトランジスタＱ５，Ｑ６のエミッタ共通電流通路が接続されている。【００９０】  なお、第２の差動増幅器３６ｂの第４のトランジスタＱ４及び第３の差動増幅器３６ｃの第５のトランジスタＱ５の各ベース入力端は共通に接続されていると共に、第３のバイアス電源Ｖｂ３を介してアースラインに接続されている。【００９１】  また、第２の差動増幅器３６ｂの第３のトランジスタＱ３のコレクタ出力端と第３の差動増幅器３６ｃの第５のトランジスタＱ５のコレクタ出力端とが共通に負荷抵抗Ｒ３を介してアースラインに接続されていると共に、第１の出力端ＯＵＴ１に接続されている。【００９２】  また、第２の差動増幅器３６ｂの第４のトランジスタＱ４のコレクタ出力端と第３の差動増幅器３６ｃの第６のトランジスタＱ６のコレクタ出力端とが共通に負荷抵抗Ｒ４を介してアースラインに接続されていると共に、第２の出力端ＯＵＴ２に接続されている。【００９３】  これにより、第１及び第２の出力端ＯＵＴ１，ＯＵＴ２から第１及び第２の信号Ｖ１，Ｖ２の線形乗算出力−（Ｖ１×Ｖ２）または（Ｖ１×Ｖ２）の少なくとも一方を導出可能となされている。【００９４】  このように構成されるギルバートミキサによる線形乗算器３６に、第１及び第２の信号Ｖ１，Ｖ２として、例えば、図５の（ａ）に示すような正弦状の信号Ｓ（ｔ）を同相でバースト状に入力すると、その出力信号は、図５の（ｂ）に示すように、入力信号Ｓ（ｔ）を２乗した波形（Ｓ（ｔ）２）となり、その包絡線（ベースバンド）Ｗは、入力信号Ｓ（ｔ）の電力に比例している。【００９５】  このように検波回路３４に用いられる複数の差動増幅器からなるギルバートミキサによる線形乗算器３６は、マイクロ波モノリシック集積回��（ＭＭＩＣ）で極めて小型に構成することができ、しかも、従来の直交型の検波回路のようなローカル信号を供給する必要がないので、それだけ電力消費が少なくて済む。【００９６】  そして、以上のようにして検波回路３４で得られたベースバンド信号Ｗは、サンプルホールド回路３８に入力される。【００９７】  サンプルホールド回路３８は、図６にその原理図を示すように、抵抗３８ａとコンデンサ３８ｂによる積分回路にスイッチ３８ｃを介してベースバンド信号Ｗを入力する構成を有している。【００９８】  そして、パルス発生器３９からのパルス信号Ｐｃがハイレベル（ローレベルでもよい）の間、スイッチ３８ｃを閉じてベースバンド信号Ｗを積分し、パルス信号Ｐｃがローレベルになると、スイッチ３８ｃを開いてコンデンサ３８ｂにより積分結果を保持する。【００９９】  なお、パルス発生器３９は、トリガ信号発生部４０から出力される受信トリガ信号Ｇｒを受ける毎に所定幅Ｔｃのパルス信号Ｐｃを生成して、そのパルス信号Ｐｃをサンプルホールド回路３８に出力している。【０１００】  したがって、この受信部３０は、受信トリガ信号Ｇｒを受けてから所定時間Ｔｃが経過するまでの間に受信された反射波Ｐｒに対する検波処理を行っている。【０１０１】  なお、パルス発生器３９からのパルス信号Ｐｃの幅Ｔｃは、制御部５２によって可変できるようになっている。【０１０２】  サンプルホールド回路３８で積分されて保持された信号Ｈは、その保持直後にＡ／Ｄ変換器５０によってデジタル値に変換され、信号処理部５１に入力される。【０１０３】  信号処理部５１は、受信部３０で得られた信号Ｈに基づいて、空間１に存在する物体１ａについての解析を行い、その解析結果を図示しない出力機器（例えば、表示器、音声発生器）によって報知し、また制御に必要な情報を制御部５２に通知する。【０１０４】  制御部５２は、この短パルスレーダ２０について予め決められたスケジュールプログラムにしたがって、あるいは、信号処理部５１の処理結果に応じて、送信部２１及び受信部３０の少なくとも一方に対する各種制御を行う。【０１０５】  また、制御部５２は、トリガ信号発生部４０に対して、探査を指示する信号（探査指示）Ｓ、探査距離領域に応じた遅延時間Ｔｒを決定する情報（後述する周波数データＤｆ）を与えることにより、この短パルスレーダ２０に対して所望の距離領域の探査を行わせる。【０１０６】  トリガ信号発生部４０は、制御部１５２から探査を指示する信号Ｓと、送受信間の遅延時間Ｔｒに対応する周波数データＤｆとを受け、送信部２１のパルス発生器２３に対して送信トリガ信号Ｇｔを出力すると共に、その送信トリガ信号Ｇｔから遅延時間Ｔｒだけ経過した後に、受信トリガ信号Ｇｒを受信部３０のパルス発生器３９に出力する。【０１０７】  このトリガ信号発生部４０は、図７に示すように、可変周期パルス発生器４１、第１パルス発生回路４２、固定遅延回路４３および第２パルス発生回路４４を有している。【０１０８】  可変周期パルス発生器４１は、ダイレクトデジタルシンセサイザ（ＤＤＳ）４１ａと、低域通過フィルタ（ＬＰＦ）４１ｂと、波形整形回路４１ｃと、クロック発生器４１ｄとによって構成されている。【０１０９】  このＤＤＳ４１ａには、内部のクロック発生器４１ｄからの所定周波数ｆｓ（例えば，２００ＭＨｚ）のクロック信号Ｃと、制御部５２から遅延時間Ｔｒに対応した所定ビット数Ｌ（例えば、Ｌ＝３２）の周波数データＤｆとが供給される。【０１１０】  ＤＤＳ４１ａは、クロック信号Ｃと、周波数データＤｆとを受けると、予め正弦波１周期分の波形データを記憶しているアドレス長Ｌの内部ＲＯＭに対して、周波数データＤｆをクロック信号Ｃの周期で積算した値でアドレス指定して波形データを順次読み出す。【０１１１】  そして、ＤＤＳ４１ａは、内部ＲＯＭから順次読み出した波形データを内部のデジタル／アナログ（Ｄ／Ａ）変換器でアナログ信号に変換した後、クロック信号Ｃの周波数ｆｓ、アドレス長Ｌおよび周波数データＤｆで決まる周波数ｆｄを有する正弦波状（厳密には、正弦波に沿って階段状に変化する波形）の信号をＬＰＦ４１ｂに出力する。【０１１２】  ＬＰＦ４１ｂは、ＤＤＳ４１ａからのＤ／Ａ変換出力の高域成分（例えば、７１ＭＨ以上の成分）を除去して正弦波信号を生成し、その正弦波信号を波形整形回路４１ｃに出力する。【０１１３】  波形整形回路４１ｃは、正弦波信号に対する波形整形処理を行い、図８の（ａ）、（ｂ）に示すように、デューティ比５０で互いにレベルが反転した周波数ｆｄ（周期Ｔｄ）を有する２相の可変周期パルスＰｄ、Ｐｄ′を出力する。【０１１４】  なお、ここでは、可変周期パルス発生器４１が２相の可変周期パルスＰｄ、Ｐｄ′を出力する場合について説明するが、単相の可変周期パルスＰｄまたはＰｄ′を出力する構成であってもよい。【０１１５】  また、上記したＤＤＳ４１ａはＤ／Ａ変換器を内蔵しているが、市販のＤＤＳとしては、Ｄ／Ａ変換器を含まないものや、ＬＰＦ４１ｂ、波形整形回路４１ｃまで含むものがあり、本発明ではそのいずれの形式のＤＤＳであっても使用することができる。【０１１６】  可変周期パルスＰｄ、Ｐｄ′の周波数ｆｄは、クロック周波数ｆｓの１／２以下の範囲で、
ｆｄ＝Ｄｆ・ｆｓ／２Ｌ
となり、周期Ｔｄは、クロック周波数ｆｓの周期Ｔｓの２倍以上の範囲で、
Ｔｄ＝Ｔｓ・２Ｌ／Ｄｆ
となる。【０１１７】  ここで、周波数データＤｆの値がＡからＡ＋１に１ポイントだけ変化したときの周期Ｔｄの変化ΔＴ（時間分解能）は、次のように表すことができる。【０１１８】  ΔＴ＝（Ｔｓ・２Ｌ）｛（１／Ａ）−［１／（Ａ＋１）］｝
＝（Ｔｓ・２Ｌ）｛１／［Ａ（Ａ＋１）］｝
上記式でＡが１に比べて十分大きいとき、
ΔＴ＝（Ｔｓ・２Ｌ）（１／Ａ２）
となる。【０１１９】  例えば、Ｔｓ＝５ｎｓ、２Ｌ＝２３２を概略値４×１０９とし、Ａ＝１×１０６とすると、
ΔＴ＝２０／（１×１０１２）＝０．０２  （ｎｓ）
となる。【０１２０】  つまり、周波数データＤｆが１×１０６の近傍での時間分解能は０．０２ｎｓとなる。また、Ａ＝１０×１０６の場合には０．２ｐｓとなり、これらのデータ設定範囲においては、短パルスの幅（１ｎｓ）に比べて、十分に小さい時間分解能が得られ、ほぼ連続的に周期を可変することができる。【０１２１】  この可変周期パルスＰｄ、Ｐｄ′は、第１パルス発生回路４２及び第２パルス発生回路４４に出力される。【０１２２】  第１パルス発生回路４２は、可変周期パルスＰｄ、Ｐｄ′を受けるフリップフロップ回路などで構成されている。【０１２３】  この第１パルス発生回路４２では、図８の（ｃ）に示すように、探査を指示する信号Ｓが入力されてから、可変周期パルスＰｄのレベルが最初に所定方向（例えば立ち下がり方向）に遷移するタイミングを基準タイミングとする。【０１２４】  そして、第１パルス発生回路４２は、その基準タイミング（他方の可変周期パルスＰｄ′の立ち上がりタイミング）に同期して、図８の（ｄ）に示すように、レベルが所定方向（例えば、立ち上がり方向）に遷移する第１パルスＰ１を生成して、この第１パルスＰ１を固定遅延回路４３に出力する。【０１２５】  固定遅延回路４３は、例えば、遅延線で構成され、図８の（ｅ）に示すように、第１パルスＰ１に固定の遅延時間Ｔｋ（例えば、７ｎｓ）を与えることにより、この固定の遅延時間Ｔｋがあたえられたれ第１パルスＰ１を送信トリガ信号Ｇｔとして送信部２１に出力する。【０１２６】  第２パルス発生回路４４は、可変周期パルスＰｄを受けるフリップフロップ回路などで構成され、図８の（ｆ）に示すように、第１パルスＰ１が立ち上がる基準タイミングから、可変周期パルスの周期Ｔｄの１／２の整数倍Ｎに等しく且つ前記固定の遅延時間Ｔｋより長い時間Ｎ・Ｔｄ／２が経過したタイミングにおいてレベルが所定方向（例えば、立ち上がり方向）に遷移するパルスを受信トリガ信号Ｇｒとして出力する。【０１２７】  なお、図８はＮ＝１の例を示している。【０１２８】  したがって、送信トリガ信号Ｇｔの立ち上がりタイミングと、受信トリガ信号Ｇｒの立ち上がりタイミングとの時間差Ｔｒは、
Ｔｒ＝（Ｎ・Ｔｄ／２）−Ｔｋ
となる。【０１２９】  よって、図８の中央部分に示しているように、可変周期パルスＰｄ、Ｐｄ′の周期をＴｄ′のように長くすれば、時間差をＴｒ′のように長くすることができる。【０１３０】  逆に、図８の右端部分に示しているように、周期をＴｄ″のように短くすれば、時間差もＴｒ″のように短くすることができる。【０１３１】  図９は、Ｎ＝１の場合における周波数データＤｆと時間差Ｔｒとの関係を表す曲線図である。【０１３２】  図９中の曲線Ｐは、上記式のＮ＝１における右辺第１項Ｔｄ／２を示しており、これを周波数データＤｆを用いて表すと、以下のようになる。【０１３３】  Ｐ＝Ｔｄ／２＝Ｔｓ・２Ｌ−１／Ｄｆ
また、固定遅延の分はＱ＝−Ｔｋの直線で表され、両者の和（Ｐ＋Ｑ）を表す曲線Ｒが最終的な時間差Ｔｒの変化特性を表している。【０１３４】  図９において、曲線Ｒが表す時間差Ｔｒは、Ｐ＝Ｔｋとなる周波数データＤｆ（０）で０となり、周波数データＤｆが０に近づくにつれて単調に増加する。【０１３５】  ここで、前記したように、固定遅延時間Ｔｋを７ｎｓとすれば、Ｐ＝Ｔｋとなる周波数ｆｄはほぼ７１ＭＨｚ（この周波数はＬＰＦ４１ｂのカットオフ周波数に対応している）である。【０１３６】  そして、この周波数ｆｄを与える周波数データＤｆ（０）は、
Ｄｆ（０）＝（１０／７）×１０９
となる。【０１３７】  また、図９において、前記したように、周波数データＤｆが１×１０６より大きい範囲では、周波数データ１ポイント当たりの時間変化は０．０２ｎｓ以下でほぼ連続と見なせる程度に小さい。【０１３８】  また、図９において、周波数データＤｆが１×１０６のときの周期Ｔｄはほぼ２０μｓである。【０１３９】  したがって、図９で示しているように、周波数データＤｆの（１０／７）×１０９〜１×１０６の範囲Ｗで、時間差Ｔｒを０〜２０μｓの範囲でほぼ連続的に可変することができる。【０１４０】  なお、この周波数データＤｆと送受信間の遅延時間Ｔｒとの関係は、図７に示すように、周波数データ可変部５３（これは図１の制御部５２または信号処理部５１であってもよい）の内のメモリ５３ａに、計算式や計算結果のテーブルの形で予め記憶されているものとする。【０１４１】  すなわち、周波数データ可変部５３（制御部５２または信号処理部５１）は、探査が必要な距離領域に応じた遅延時間Ｔｒから周波数データＤｆを求めて可変周期パルス発生器４１のＤＤＳ４１ａに与える。【０１４２】  図１１は、図７に示した可変周期パルス発生器４１のＤＤＳ４１ａに供給する周波数データＤｆと可変周期パルスの周波数ｆｄ及びＴｄ周期と、送受信間の遅延時間Ｔｒとの関係を示すテーブルの一例である。【０１４３】  すなわち、送受信間の遅延時間Ｔｒが指定されると、上記したＴｒ＝（Ｔｄ／２）−Ｔｋ，Ｔｄ＝１／ｆｄ及びｆｄ＝Ｄｆ・ｆｓ／２Ｌの関係式及びＬ＝３２，Ｎ＝１，ｆｓ＝２００ＭＨｚ，Ｔｋ＝７ｎｓに基づいて、最終的に周波数データＤｆが求められる。【０１４４】  図１１では、Ｔｒが、それぞれ、０ｎｓ，９．９８２ｎｓ，１０μｓ，１０．０１ｎｓの場合についての例が示されている。【０１４５】  この場合、Ｔｄは、それぞれ、１３．９ｎｓ，３３．９６ｎｓ，２０μｓ，３４．０２ｎｓとなる。【０１４６】  また、ｆｄは、それぞれ、７１．８７５ＭＨｚ，２９．４４３ＭＨｚ，６０．３５ＫＨｚ，２９．３９５ＭＨｚ，となる。【０１４７】  また、Ｄｆは、それぞれ、ほぼ、１．５４×１０９，６．３２×１０８，１．０８×１０６，６．３１×１０８となる。【０１４８】  図１２は、図１１の例における周波数データＤｆが、それぞれ、１．５４×１０９，６．３２×１０８，１．０８×１０６，６．３１×１０８の場合に、ＤＤＳ４１ａに実際に供給される２進数表示を示した図である。【０１４９】  すなわち、Ｔｒ＝０ｎｓのとき、ＤＤＳ４１ａに実際に供給される周波数データＤｆ（１．５４×１０９）の２進数表示は０から３１までの３２ビットで表した場合、ＭＳＢ側からＬＳＢ側にかけて、０１０１１１００……０となる。【０１５０】  同様に、Ｔｒ＝９．９８２ｎｓのとき、ＤＤＳ４１ａに実際に供給される周波数データＤｆ（１．５４×１０９）の２進数表示は０から３１までの３２ビットで表した場合、ＭＳＢ側からＬＳＢ側にかけて、００１００１０１１０１１０……０となる。【０１５１】  同様に、Ｔｒ＝１０μｓｎｓのとき、ＤＤＳ４１ａに実際に供給される周波数データＤｆ（１．５４×１０９）の２進数表示は０から３１までの３２ビットで表した場合、ＭＳＢ側からＬＳＢ側にかけて、００００００００００��１００００１０……０となる。【０１５２】  同様に、Ｔｒ＝１０．０１ｎｓのとき、ＤＤＳ４１ａに実際に供給される周波数データＤｆ（１．５４×１０９）の２進数表示は０から３１までの３２ビットで表した場合、ＭＳＢ側からＬＳＢ側にかけて、００１００１０１０１０……０となる。【０１５３】  そして、可変周期パルス発生器４１のＤＤＳ４１ａは、上述したように、クロック信号Ｃと、周波数データＤｆとを受けると、予め，正弦波１周期分の波形データを記憶しているアドレス長Ｌの内部ＲＯＭに対して、周波数データＤｆをクロック信号Ｃの周期で積算した値でアドレス指定して波形データを順次読み出す。【０１５４】  ここで、可変周期パルス発生器４１のＤＤＳ４１ａが出力する信号の周波数は極めて安定であると共に、単一の固定遅延回路４３しか使用していないので、上記のような図７に示したトリガ信号発生部４０によって得られる時間差Ｔｒの精度も非常に高い。【０１５５】  したがって、図７に示したようなトリガ信号発生部４０を備えた短パルスレーダは距離分解能が極めて高くなるので、安定なＵＷＢ帯の短パルスレーダを実現することに寄与することができる。【０１５６】  そして、前述した図１の構成及び図７の構成とを合わせてなる本発明に係る短パルスレーダ２０は、基本的には、送信トリガ信号Ｇｔを受ける毎に、所定幅の短パルス波（Ｐｔ）を空間１へ放射する送信部２１と、受信トリガ信号Ｇｒを受けて前記短パルス波Ｐｔの反射波Ｐｒに対する受信検波処理を行う受信部３０と、探査指示に基づいて、外部から指定される周波数データＤｆに対応した周波数の信号を出力するダイレクトデジタルシンセサイザ４１ａを含み、前記周波数データＤｆに応じて周期が変化する可変周期パルスを発生する可変周期パルス発生器４１と、前記可変周期パルス発生器４１によって発生される前記可変周期パルスを受けて、前記可変周期パルスの立ち上がりまたは立ち下がりのタイミングを基準タイミングとし、該基準タイミングから第１パルスを出力する第１パルス発生回路４２と、前記第１パルス発生回路４２からの第１パルスに固定時間の遅延を与えて前記送信トリガ信号Ｇｔとして出力する固定遅延回路４３と、前記可変周期パルス発生器４１によって発生される前記可変周期パルスを受けて、前記基準タイミングから、前記可変周期パルスの周期の１／２の整数倍に等しく、且つ前記固定時間より長い時間が経過したタイミングに前記受信トリガ信号Ｇｒを出力する第２パルス発生回路４４と、前記可変周期パルス発生器４１と前記第１パルス発生回路４２と前記固定遅延回路４３と前記第２パルス発生回路４４とを含み、前記可変周期パルス発生器４１が前記探査指示を受ける毎に、前記固定遅延回路４３から前記送信部２１に対して前記送信トリガ信号Ｇｔを出力すると共に、送受信間の遅延時間Ｔｒを与えるために、該送信トリガ信号Ｇｔに対して任意の時間遅延した信号を前記第２パルス発生回路４４から前記受信トリガ信号Ｇｒとして前記受信部３０に出力するトリガ信号発生部４０と、予め、前記周波数データＤｆと前記送受信間の遅延時間Ｔｒとの関係が計算式や計算結果のテーブル形式で記憶されているメモリ５３ａを含み、該メモリ５３ａに記憶されて��る前記周波数データＤｆと前記送受信間の遅延時間Ｔｒとの関係に基づいて、前記可変周期パルス発生器４１の前記ダイレクトデジタルシンセサイザ４１ａへの前記周波数データＤｆを可変することにより、前記送信トリガ信号Ｇｔに対する前記受信トリガ信号Ｇｒの遅延時間を任意に可変できるようにする周波数データ可変部５３とを有している。【０１５７】  また、前述した図１の構成及び図７の構成とを合わせてなる本発明に係る短パルスレーダ２０の制御方法は、基本的には、送信部２１及び受信部３０を準備するステップと、前記送信部２１によって、送信トリガ信号Ｇｔを受ける毎に、所定幅の短パルス波Ｐｔを空間１へ放射するステップと、前記受信部３０によって、受信トリガ信号Ｇｒを受けて、前記短パルス波Ｐｔの反射波Ｐｒに対する受信検波処理を行うステップと、探査指示に基づいて、外部から指定される周波数データＤｆに対応した周波数の信号を出力するダイレクトデジタルシンセサイザ４１ａを用いて、前記周波数データに応じて周期が変化する可変周期パルスを発生するステップと、前記可変周期パルスの立ち上がりまたは立ち下がりのタイミングを基準タイミングとし、該基準タイミングから第１パルスを出力するステップと、前記第１パルスに固定時間の遅延を与えて前記送信トリガ信号Ｇｔとして出力するステップと、前記基準タイミングから、前記可変周期パルスの周期の１／２の整数倍に等しく、且つ前記固定時間より長い時間が経過したタイミングにおいて前記受信トリガ信号Ｇｒを出力するステップと、前記可変周期パルスを発生するステップと前記第１パルスを出力するステップと前記第１パルスに固定時間の遅延を与えて前記送信トリガ信号Ｇｔとして出力するステップと前記固定時間より長い時間が経過したタイミングにおいて前記受信トリガ信号Ｇｒとして出力するステップとを含み、前記可変周期パルスを発生するステップにおいて前記探査指示を受ける毎に、前記第１パルスに固定時間の遅延を与えて前記送信トリガ信号Ｇｔとして出力するステップにおいて前記送信部２１に対して前記送信トリガ信号Ｇｔを出力すると共に、送受信間の遅延時間Ｔｒを与えるために、該送信トリガ信号Ｇｔに対して任意の時間遅延した信号を前記固定時間より長い時間が経過したタイミングにおいて前記受信トリガ信号Ｇｒとして出力するステップ前記受信トリガ信号Ｇｒとして前記受信部３０に出力するステップと、予め、前記周波数データＤｆと前記送受信間の遅延時間Ｔｒとの関係を計算式や計算結果のテーブル形式でメモリ５３ａに記憶するステップと、前記メモリ５３ａに記憶されている前記周波数データと前記送受信間の遅延時間Ｔｒとの関係に基づいて、前記可変周期パルスを発生するステップで用いられる前記ダイレクトデジタルシンセサイザ４１ａへの前記周波数データＤｆを可変することにより、前記送信トリガ信号Ｇｔに対する前記受信トリガ信号Ｇｒの遅延時間を任意に可変できるようにするステップとを有している。【０１５８】  （第２の実施の形態）
図１３は、本発明による短パルスレーダの第２の実施形態の要部の構成としてトリが信号発生部４０′の具体的な構成を示すブロック図である。【０１５９】  図１３において、図７に示した第１の実施形態によるトリが信号発生部４０と同一の構成部分については、同一の参照符号を付してそれらの説明を省略するものとする。【０１６０】  上記第１の実施形態では、送信タイミングから受信タイミングまでの遅延時間の最小値を０にするために固定遅延回路４３を設けるようにしている。【０１６１】  しかるに、探査範囲のうちごく近距離の領域の探査が不要な場合、図１３に示すように、固定遅延回路４３を省略して、第１パルス発生回路４２から出力される第１パルスＰ１を送信トリガパルスＧｔとして用いることもできる。【０１６２】  このように固定遅延回路４３を省略すれば、固定遅延回路４３の温度依存性に起因して生じる遅延時間の誤差の影響を無くすことができるので、短パルスレーダとしてさらに高精度な探査が可能となる。【０１６３】  そして、前述した図１の構成と図１３の構成とを合わせてなる本発明に係る短パルスレーダ２０は、基本的には、送信トリガ信号Ｇｔを受ける毎に、所定幅の短パルス波Ｐｔを空間１へ放射する送信部２１と、受信トリガ信号Ｇｒを受けて、前記短パルス波Ｐｔの反射波Ｐｒに対する受信検波処理を行う受信部３０と、探査指示に基づいて外部から指定される周波数データＤｆに対応した周波数の信号を出力するダイレクトデジタルシンセサイザ４１ａを含み、前記周波数データＤｆに応じて周期が変化する可変周期パルスを発生する可変周期パルス発生器４１と、前記可変周期パルス発生器４１によって発生される前記可変周期パルスを受けて、前記可変周期パルスのレベルが最初に所定方向に遷移するタイミングを基準タイミングとし、該基準タイミングにレベルが所定方向に遷移する第１パルスを前記送信トリガ信号Ｇｔとして出力する第１パルス発生回路４２と、前記可変周期パルス発生器４１によって発生される前記可変周期パルスを受けて、前記基準タイミング後に、前記可変周期パルスのレベルが前記最初の所定方向と逆に遷移したタイミングにレベルが所定方向に遷移する第２パルスを前記受信トリガ信号Ｇｒとして出力する第２パルス発生回路４４と、前記可変周期パルス発生器４１と前記第１パルス発生回路４２と前記第２パルス発生回路４４とを含み、前記可変周期パルス発生器４１が前記探査指示を受ける毎に、前記第１パルス発生回路４２から前記送信部２１に対して前記送信トリガ信号Ｇｔを出力すると共に、送受信間の遅延時間Ｔｒを与えるために、該送信トリガ信号Ｇｔに対して任意の時間遅延した信号を前記第２パルス発生回路４４から前記受信トリガ信号Ｇｒとして前記受信部３０に出力するトリガ信号発生部４０′と、予め、前記周波数データＤｆと前記送受信間の遅延時間Ｔｒとの関係が計算式や計算結果のテーブル形式で記憶されているメモリ５３ａを含み、該メモリ５３ａに記憶されている前記周波数データＤｆと前記送受信間の遅延時間Ｔｒとの関係に基づいて、前記可変周期パルス発生器４１の前記ダイレクトデジタルシンセサイザ４１ａへの前記周波数データＤｆを可変することにより、前記送信トリガ信号Ｇ��に対する前記受信トリガ信号Ｇｒの遅延時間を任意に可変できるようにする周波数データ可変部５４とを有している。【０１６４】  また、前述した図１の構成と図１３の構成とを合わせてなる本発明に係る短パルスレーダの制御方法は、基本的には、送信部２１及び受信部３０を準備するステップと、前記送信部２１によって、送信トリガ信号Ｇｔを受ける毎に、所定幅の短パルス波Ｐｔを空間１へ放射するステップと、前記受信部３０によって、受信トリガ信号Ｇｒを受けて、前記短パルス波Ｐｔの反射波Ｐｒに対する受信検波処理を行うステップと、探査指示にもとづいて、外部から指定される周波数データＤｆに対応した周波数の信号を出力するダイレクトデジタルシンセサイザ４１ａを用いて、前記周波数データに応じて周期が変化する可変周期パルスを発生するステップと、前記可変周期パルスのレベルが最初に所定方向に遷移するタイミングを基準タイミングとし、該基準タイミングにレベルが所定方向に遷移する第１パルスを前記送信トリガ信号Ｇｔとして出力するステップと、前記基準タイミング後に、前記可変周期パルスのレベルが前記最初の所定方向と逆に遷移したタイミングにレベルが所定方向に遷移する第２パルスを前記受信トリガ信号Ｇｒとして出力するステップと、前記可変周期パルスを発生するステップと前記第１パルスを前記送信トリガ信号Ｇｔとして出力するステップと前記第２パルスを前記受信トリガ信号Ｇｒとして出力するステップとを含み、前記可変周期パルスを発生するステップにおいて前記探査指示を受ける毎に、前記第１パルスを前記送信トリガ信号Ｇｔとして出力するステップにおいて前記送信部２１に対して前記送信トリガ信号Ｇｔを出力すると共に、送受信間の遅延時間Ｔｒを与えるために、該送信トリガ信号Ｇｔに対して任意の時間遅延した信号を前記第２パルスを前記受信トリガ信号Ｇｒとして出力するステップにおいて前記受信トリガ信号Ｇｒとして前記受信部３０に出力するステップと、予め、前記周波数データＤｆと前記送受信間の遅延時間Ｔｒとの関係を計算式や計算結果のテーブル形式でメモリ５３ａに記憶するステップと、前記メモリ５３ａに記憶されている前記周波数データＤｆと前記送受信間の遅延時間Ｔｒとの関係に基づいて、前記可変周期パルスを発生するステップで用いられる前記ダイレクトデジタルシンセサイザ４１ａへの前記周波数データＤｆを可変することにより、前記送信トリガ信号Ｇｔに対する前記受信トリガ信号Ｇｒの遅延時間を任意に可変できるようにするステップとを有している。【０１６５】  したがって、以上のような本発明によれば、従来技術による問題点を解決して、ＵＷＢで使用可能な簡単な構成、低消費電力で且つ送受信間の遅延時間を高い時間分解能で任意に可変できるようにした短パルスレーダ及びその制御方法を提供することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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