(57)【特許請求の範囲】
【請求項１】
電源電圧を電位差で示す第１の電源電位と第２の電源電位との間に接続され，前記電源電圧が固有の閾値以上になったときに導通して電流路を形成し，第１のノードに検知電圧を示す電圧検知手段と，帰還電圧に基づきオンまたはオフし，オフ状態のとき前記電流路を遮断する遮断手段とを有し，前記遮断手段がオン状態のときに前記電源電圧の投入を検知する電源電圧検知回路と，
前記第１の電源電位と第２のノードとの間に接続され，前記検知電圧に基づき導通する導通手段と，前記第２のノードと前記第２の電源電位との間に接続され，前記導通手段を介して時定数に基づく充電を行う容量素子と，前記電源電圧が前記固有の閾値以下のときに導通して前記容量素子を放電させる放電手段とを有する容量素子充電時定数回路と，
前記容量素子充電時定数回路内の導通手段からのオフリーク電流による容量素子への充電を遮断する充電遮断手段を有するオフリーク電流容量素子充電遮断回路と，
前記電源電圧を駆動源とし，前記第２のノードの電圧を固有の閾値で判定し，判定結果に対応する論理レベルのワンショットパルスを出力する出力回路と，を備え，
前記第２のノードの電圧を前記帰還電圧として前記電源電圧検知回路内の遮断手段に与え，
前記電源電圧が前記固有の閾値電圧以下のときは，前記容量素子充電時定数回路内の導通手段からのオフリーク電流による容量素子への充電を，前記オフリーク電流容量素子充電遮断回路内の充電遮断手段にて遮断し，
前記電源電圧が前記固有の閾値電圧以上になったときに，前記容量素子充電時定数回路内の容量素子への充電を開始させることを特徴とする，パワーオンリセット回路。
【請求項２】
前記遮断手段，前記導通手段，及び，前記放電手段は，それぞれ第１導電型のトランジスタにより構成され，前記充電遮断手段は第２導電型のトランジスタにより構成されることを特徴とする，請求項１に記載のパワーオンリセット回路。
【請求項３】
電源電圧を電位差で示す第１の電源電位と第２の電源電位との間に接続され，前記電源電圧が固有の閾値以上になったときに導通して電流路を形成し，第１のノードに検知電圧を示す電圧検知手段と，帰還電圧に基づきオンまたはオフし，オフ状態のとき前記電流路を遮断する遮断手段とを有し，前記遮断手段がオン状態のときに前記電源電圧の投入を検知する電源電圧検知回路と，
前記第１の電源電位と第２のノードとの間に接続され，前記検知電圧に基づき導通する導通手段と，前記導通手段と前記第１の電源電位との間に挿入された整流素子と，前記第２のノードと前記第２の電源電位との間に接続され，前記導通手段を介して時定数に基づく充電を行う容量素子と，前記電源電圧が前記固有の閾値以下のときに導通して前記容量素子を放電させる放電手段とを有する容量素子充電時定数回路と，
前記容量素子充電時定数回路内の導通手段からのオフリーク電流による容量素子への充電を遮断する充電遮断手段を有するオフリーク電流容量素子充電遮断回路と，
前記電源電圧を駆動源とし，前記第２のノードの電圧を固有の閾値で判定し，判定結果に対応する論理レベルのワンショットパルスを出力する出力回路と，を備え，
前記第２のノードの電圧を前記帰還電圧として前記電源電圧検知回路内の遮断手段に与え，
前記電源電圧が前記固有の閾値電圧以下のときは，前記容量素子充電時定数回路内の導通手段からのオフリーク電流による容量素子への充電を，前記オフリーク電流容量素子充電遮断回路内の充電遮断手段にて遮断し，
前記電源電圧が前記固有の閾値電圧以上になったときに，前記容量素子充電時定数回路内の容量素子への充電を開始させることを特徴とする，パワーオンリセット回路。
【請求項４】
前記遮断手段，前記導通手段，及び，前記放電手段は，それぞれ第１導電型のトランジスタにより構成され，前記充電遮断手段は第２導電型のトランジスタにより構成されることを特徴とする，請求項３に記載のパワーオンリセット回路。
【請求項５】
電源電圧を電位差で示す第１の電源電位と第２の電源電位との間に接続され，前記電源電圧が固有の閾値以上になったときに導通して電流路を形成し，第１のノードに検知電圧を示す電圧検知手段と，帰還電圧に基づきオンまたはオフし，オフ状態のとき前記電流路を遮断する遮断手段とを有し，前記遮断手段がオン状態のときに前記電源電圧の投入を検知する電源電圧検知回路と，
前記第１の電源電位と第２のノードとの間に接続され，前記検知電圧に基づき導通する導通手段と，前記第２のノードと前記第２の電源電位との間に接続され，前記導通手段を介して時定数に基づく充電を行う容量素子と，前記電源電圧が前記固有の閾値以下のときに導通して前記容量素子を放電させる放電手段とを有する容量素子充電時定数回路と，
前記容量素子充電時定数回路内の導通手段からのオフリーク電流による容量素子への充電を遮断する充電遮断手段を有するオフリーク電流容量素子充電遮断回路と，
前記電源電圧を駆動源とし，前記第２のノードの電圧を固有の閾値で判定し，判定結果に対応する論理レベルのワンショットパルスを出力する出力回路と，
前記出力回路によるワンショットパルスの出力後に前記電源電圧検知回路の動作をクランプさせるためのワンショットパルス反転信号を出力するインバータ素子と，を備え，
前記第２のノードの電圧を前記帰還電圧として前記電源電圧検知回路内の遮断手段に与え，
前記電源電圧が前記固有の閾値電圧以下のときは，前記容量素子充電時定数回路内の導通手段からのオフリーク電流による容量素子への充電を，前記オフリーク電流容量素子充電遮断回路内の充電遮断手段にて遮断し，
前記電源電圧が前記固有の閾値電圧以上になったときに，前記容量素子充電時定数回路内の容量素子への充電を開始させることを特徴とする，パワーオンリセット回路。
【請求項６】
前記遮断手段，前記導通手段，及び，前記放電手段は，それぞれ第１導電型のトランジスタにより構成され，前記充電遮断手段は第２導電型のトランジスタにより構成されることを特徴とする，請求項５に記載のパワーオンリセット回路。
【請求項７】
電源電圧を電位差で示す第１の電源電位と第２の電源電位との間に接続され，前記電源電圧が固有の閾値以上になったときに導通して電流路を形成し，第１のノードに検知電圧を示す電圧検知手段と，帰還電圧に基づきオンまたはオフし，オフ状態のとき前記電流路を遮断する遮断手段とを有し，前記遮断手段がオン状態のときに前記電源電圧の投入を検知する電源電圧検知回路と，
前記第１の電源電位と第２のノードとの間に接続され，前記検知電圧に基づき導通する導通手段と，前記導通手段と前記第１の電源電位との間に挿入された整流素子と，前記第２のノードと前記第２の電源電位との間に接続され，前記導通手段を介して時定数に基づく充電を行う容量素子と，前記電源電圧が前記固有の閾値以下のときに導通して前記容量素子を放電させる放電手段とを有する容量素子充電時定数回路と，
前記容量素子充電時定数回路内の導通手段からのオフリーク電流による容量素子への充電を遮断する充電遮断手段を有するオフリーク電流容量素子充電遮断回路と，
前記電源電圧を駆動源とし，前記第２のノードの電圧を固有の閾値で判定し，判定結果に対応する論理レベルのワンショットパルスを出力する出力回路と，
前記出力回路によるワンショットパルスの出力後に前記電源電圧検知回路の動作をクランプさせるためのワンショットパルス反転信号を出力するインバータ素子と，を備え，
前記第２のノードの電圧を前記帰還電圧として前記電源電圧検知回路内の遮断手段に与え，
前記電源電圧が前記固有の閾値電圧以下のときは，前記容量素子充電時定数回路内の導通手段からのオフリーク電流による容量素子への充電を，前記オフリーク電流容量素子充電遮断回路内の充電遮断手段にて遮断し，
前記電源電圧が前記固有の閾値電圧以上になったときに，前記容量素子充電時定数回路内の容量素子への充電を開始させることを特徴とする，パワーオンリセット回路。
【請求項８】
前記遮断手段，前記導通手段，及び，前記放電手段は，それぞれ第１導電型のトランジスタにより構成され，前記充電遮断手段は第２導電型のトランジスタにより構成されることを特徴とする，請求項７に記載のパワーオンリセット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，半導体集積回路に設けられ，該半導体集積回路内の他の回路をリセットするために，電源投入時にワンショットのパワーオンリセットパルス（ワンショットパルス）を発生するパワーオンリセット回路に関するものである。
【０００２】
【従来の技術】
従来のパワーオンリセット回路は，充電用コンデンサ（キャパシタ）と抵抗もしくは定電流源とで構成されるコンデンサ充電時定数回路とを備え，電源投入時にワンショットパルスを発生する。ところが，このコンデンサ充電時定数回路のみからなるパワーオンリセット回路では，電源電圧の立ち上がりスピードが，コンデンサの充電時定数よりも遅い場合にワンショットパルスを発生しないという問題点があった。この問題に対処する技術としては，例えば次の文献１〜４に記載されたものがあった。
文献１；特開昭６３−２４６９１９号公報
文献２；特開平４−７２９１２号公報
文献３；特開平６−１９６９８９号公報
文献４；Ｕ．Ｓ．Ｐ．−５９３０１２９号
【０００３】
上記文献１のパワーオンリセット回路は，電源電圧の印加に応答してセットされフリップフロップと，電源電圧が所定の電源以上に上昇した時点から所定の遅延の後に，そのフリップフロッブを強制的にリセットする電源電圧検出回路とを備えている。
【０００４】
文献２のパワーオンリセット回路は，電源電圧が所定の電圧に上昇したことを検出する電源電圧検出回路と，電源電圧検出回路の出力信号の遅延を行う遅延回路と，該遅延回路の出力信号の波形整形を行う波形整形回路とを備えている。
【０００５】
文献３のパワーオンリセット回路は，電源電圧を入力電圧とし，それが予め設定された電圧以下のときにはこの入力電圧を出力する電圧制御手段と，その電圧制御手段の出力電圧とを入力し，電圧制御手段の入力電圧と予め設定された電圧との差が，所定の値に達したことに応答し，所定のパルスを出力するパルス発生回路とを備えている。
【０００６】
文献４のパワーオンリセット回路は，電圧検知手段及び遮断手段を有し，遮断手段がオン状態のときに電源電圧の投入を検知する電源電圧検知回路と，検知電圧に基づき導通する導通手段，該導通手段を介して時定数に基づく充電を行うコンデンサ，及び放電手段を有するコンデンサ充電時定数回路と，出力回路とを備えている。
【０００７】
【発明が解決しようとする課題】
しかしながら，半導体集積回路の近年のプロセス微細化進歩に伴いＭＯＳの（高温時）オフリーク電流が増加傾向にある微細ＭＯＳ素子を用いて前記従来のパワーオンリセット回路を構成する場合，従来のパワーオンリセット回路では，次のような課題が発生した。図２４〜図２７は，従来のパワーオンリセット回路の回路例を示す回路図であり，前記文献１〜４にそれぞれ示されたものである。
【０００８】
文献１に示されたパワーオンリセット回路は，図２４のように，２個のインバータ２ａ，２ｂで構成され，電源電圧の上昇を検出して保持するフリップフロップ２と該フリップフロップ２に接続されたコンデンサ３と，ＭＯＳトランジスタ４と，電源電圧検出回路１０とで構成されている。その電源電圧検出回路１０は，フリップフロップ２の出力端子に接続された２段のインバータ１１，１２と，複数のＭＯＳダイオード１３で構成されたＭＯＳダイオードアレイ１４とコンデンサ１５と，ＭＯＳトランジスタ１６とを備え，図２４のように接続されている。
【０００９】
このように，文献１に示されたパワーオンリセット回路は，コンデンサと抵抗（ＭＯＳダイオードアレイ）とインバータとからなる一般的なパワーオンリセット回路に，サポート的な回路を並列的に設けて強制的にフリッブフロップ２に対するリセット信号を生成する構成である。この回路構成でＭＯＳダイオードアレイにオフリーク電流が生じた場合，電源投入の電源電圧立ち上がり時において，ＭＯＳダイオードアレイの閾値電圧に電源電圧が達する前に，ＭＯＳダイオードアレイのオフリーク電流によってコンデンサ１５の充電が開始されてしまい，フリップフロップ２に対する強制的リセット信号が電源投入瞬時に生成されてしまうため，ワンショットパルス（パワーオンリセット信号）を確実に発生させることができないという問題点がある。
【００１０】
文献２に具体的に示されたパワーオンリセット回路は，図２５のように，電源電圧検出回路２０と遅延回路３０と波形成形回路４０とで構成される。
電源電圧検出回路２０は，電源電位Ｖｃｃとグランドとの間に直列に接続された抵抗２１及びＮチャネル型ＭＯＳダイオード２２と，該抵抗２１とＭＯＳダイオード２２との接続点Ｎ１に一端が接続された抵抗２４とを備えている。抵抗２３と抵抗２４の接続点Ｎ２には，電源電圧で動作するインバータ２５と，Ｎチャネル型ＭＯＳトランジスタ（以下，ＮＭＯＳという）２６のドレインとが接続されている。インバータ２５はＰチャネル型ＭＯＳトランジスタ（以下，ＰＭＯＳという）２５ａとＮＭＯＳ２５ｂとで構成されている。ＮＭＯＳ２６のゲートはインバータ２５の出力端子に接続され，該ＮＭＯＳ２６のソースがグランド◇こ接続されている。遅延回路３０は，インバータ２５の出力端子にソースが接続されるとともにゲートが電源電位Ｖｃｃに接続されたＮＭＯＳ３１と，ＮＭＯＳ３１のドレインとグランドとの間に接続されたコンデンサ３２とを備えている。波形整形回路４０は，ＮＭＯＳ３１とコンデンサ３２との接続点Ｎ３に入力端子が接続されたインバータ４１の出力端子にゲートが接続されたＰＭＯＳ４２とを備えている。
【００１１】
この文献２のパワーオンリセット回路では，電源電圧検出回路２０中の抵抗２１，２３，２４が電源電圧Ｖｃｃとグランドとの間の電圧を分割する構成であり，該抵抗２１，２３，２４には常に電流が流れるため，ワンショットパルスを発生した後も消費電流を０にできないという課題があった。
【００１２】
さらには，波形整形回路４０のＰＭＯＳ４２にオフリーク電流が生じた場合，電源投入の電源電圧立ち上がり時において，電源電圧検出回路２０にて検知される所定の電源電圧値に電源電圧が達する前に，ＰＭＯＳ４２のオフリーク電流でコンデンサ３２が充電されてしまい，インバータ４１の出力を反転させてＰＭＯＳ４２を強制的にオン状態にしてしまうと共に電源検出回路２０のＮＭＯＳ２６を強制的にオンさせてしまうため，ワンショットパルス（パワーオンリセット信号）を確実に発生させることができないという問題点がある。
【００１３】
文献３に具体的に示されたパワーオンリセット回路は，図２６のように，電源電位Ｖｄｄにソースが接続されたエンハンスメント型ＰＭＯＳ５１と，該ＰＭＯＳ５１のドレインとグランドとの間に接続された電圧制御回路５２とを備えている。電圧制御回路５２は，ドレインがＰＭＯＳ５１のソースに接続されたデプレッション型ＮＭＯＳ５２ａと，該ＮＭＯＳ５２ａのゲートとソースとが，ゲート及びドレインに接続されたエンハンスメント型ＮＭＯＳ５２ｂを有している。ＮＭＯＳ５２ｂのソースがグランドに接続されている。電圧制御部５２の出力端子には，エンハンスメント型ＮＭＯＳ５４のドレインとパルス生成部５３が接続されている。エンハンスメント型ＮＭＯＳ５４のソースは接地されている０パルス生成部５３は，電源電位Ｖｄｄにソースが接続されたエンハンスメント型ＰＭＯＳ５３ａと，該ＰＭＯＳ５３ａとグランドとの間の接続されたコンデンサ５３ｂと，該ＰＭＯＳ５３ａ及びコンデンサ５３ｂの接続点に入力端子が接続されたインバータ５３ｃとを備えている。パルス生成部５３のインバータ５３ｃの出力側が，出力端子に接続されるとともにインバータ５５に接続されている。インバータ５５の出力側が，ＰＭＯＳ５１のゲートとＮＭＯＳ５４のゲートに接続されている。
【００１４】
この文献３に示されたパワーオンリセット回路でパルス生成部５３のＰＭＯＳ５３ａにオフリーク電流が生じた場合，電源投入の電源電圧立ち上がり時において，電圧制御回路５２がパルス生成部５３のＰＭＯＳ５３ａをオンさせるＶｄｄとの差電圧を出力開始する電源電圧値に電源電圧が達する前に，ＰＭＯＳ５３ａのオフリーク電流でコンデンサ５３ｂが充電されてしまいインバータ５３ｃ及びインバータ５５の出力を反転させてＰＭＯＳ５１を強制的にオフ状態にしてしまうとともにパルス生成部５３のＰＭＯＳ５３ａを強制的にオンさせてしまうため，ワンショットパルス（パワーオンリセット信号）を確実に発生させることができないという問題点がある。
【００１５】
文献４に具体的に示されたパワーオンリセット回路は，図２７のように，電源電圧検知回路６０とコンデンサ充電時定数回路７０と出力回路７５とを備えている。電源電圧検知回路６０は，第１の電源電位Ｖｃｃにソースが接続された遮断手段である第１のトランジスタのＰＭＯＳ６１と，該ＰＭＯＳ６１のドレインと第２の電源電位であるグランドＧＮＤとの間に直列に接続された電圧検知手段である整流素子を形成するＰＭＯＳ６２及びＰＭＯＳ６３とを備えている。電位ＶｃｃとグランドＧＮＤとの電位差が，供給された電源電圧Ｖｃｃを示している。ＰＭＯＳ６１のドレインにＰＭＯＳ６２のソースに接続されるとともに該ＰＭＯＳ６２のゲートに接続されている。ＰＭＯＳ６１のドレインとＰＭＯＳ６２のソースとの第１の接続ノードＮ６０が，この電源電圧検知回路６０の出力端子になっている。コンデンサ充電時定数回路７０は，ノードＮ６０がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続された導通手段である第２のトランジスタのＰＭＯＳ７１と，ゲートが電源電位Ｖｃｃに接続された放電手段である第３のトランジスタのＰＭＯＳ７２とを備えている。ＰＭＯＳ７１のドレインにＰＭＯＳ７２のソースが接続されるとともに，コンデンサ７３の一方の電極に接続されている。ＰＭＯＳ７２のドレインとコンデンサ７３の他方の電極とは，グランドＧＮＤに共通に接続されている。ＰＭＯＳ７２のゲートは電源電位Ｖｃｃに接続されている。これらＰＭＯＳ７１のドレインとＰＭＯＳ７２のソースとコンデンサ７３の接続点が第２のノードＮ７０であり，コンデンサ充電時定数回路７０の出力端子になって該ＰＭＯＳ６１のゲートに接続されるとともにインバータ７５の入力端子に接続されている。インバータ７５は，電源電圧検知回路６０及びコンデンサ充電時定数回路７０と同様に，電源電圧Ｖｃｃで駆動され，該インバータ７５の出力端子から，ワンショットパルスが出力される構成になっている。
【００１６】
この文献４に示されたパワーオンリセット回路では，コンデンサ充電時定数回路７０のＰＭＯＳ７１にオフリーク電流が生じた場合，電源投入の電源電圧立ち上がり時において，電源電圧検知回路６０がコンデンサ充電時定数回路７０のＰＭＯＳ７１をオンさせるＶｄｄとの差電圧を出力開始する電源電圧値に電源電圧が達する前に，ＰＭＯＳ７１のオフリーク電流でコンデンサ７３が充電されてしまうため，ワンショットパルス（パワーオンリセット信号）を確実に発生させることができないという問題点がある。
【００１７】
以上のように電源電圧の立ち上がりスピードがコンデンサの充電時定数よりも遅い場合でもワンショットパルスを発生させる従来のパワーオンリセット回路は，ＭＯＳ能動素子にてコンデンサへの時定数充電電流を供給制御する回路構成であり，そのＭＯＳ素子リーク電流に対しての対策がなされていないため，近年のプロセス微細化進歩に伴いＭＯＳの（高温時）オフリーク電流が増加傾向にある微細ＭＯＳ素子を用いて前記従来のパワーオンリセット回路を構成する場合，ワンショットパルスを確実に発生させることが困難になった。
【００１８】
【課題を解決するための手段】
上記課題を解決するため，本発明の第１の観点によれば，電源電圧検知回路と，容量素子充電時定数回路と，オフリーク電流容量素子充電遮断回路と，出力回路とを備えるパワーオンリセット回路が提供される。ここで，電源電圧検知回路は，電源電圧を電位差で示す第１の電源電位と第２の電源電位との間に接続され，前記電源電圧が固有の閾値以上になったときに導通して電流路を形成し，第１のノードに検知電圧を示す電圧検知手段と，帰還電圧に基づきオンまたはオフし，オフ状態のとき前記電流路を遮断する遮断手段とを有し，前記遮断手段がオン状態のときに前記電源電圧の投入を検知することを特徴とする。
【００１９】
容量素子充電時定数回路は，前記第１の電源電位と第２のノードとの間に接続され，前記検知電圧に基づき導通する導通手段と，前記第２のノードと前記第２の電源電位との間に接続され，前記導通手段を介して時定数に基づく充電を行う容量素子と，前記電源電圧が前記固有の閾値以下のときに導通して前記容量素子を放電させる放電手段とを有することを特徴とする。
【００２０】
オフリーク電流容量素子充電遮断回路は，前記容量素子充電時定数回路内の導通手段からのオフリーク電流による容量素子への充電を遮断する充電遮断手段を有することを特徴とする。
【００２１】
出力回路は，前記電源電圧を駆動源とし，前記第２のノードの電圧を固有の閾値で判定し，判定結果に対応する論理レベルのワンショットパルスを出力することを特徴とする。
【００２２】
そして，前記第２のノードの電圧を前記帰還電圧として前記電源電圧検知回路内の遮断手段に与え，前記電源電圧が前記固有の閾値電圧以下のときは，前記容量素子充電時定数回路内の導通手段からのオフリーク電流による容量素子への充電を，前記オフリーク電流容量素子充電遮断回路内の充電遮断手段にて遮断し，前記電源電圧が前記固有の閾値電圧以上になったときに，前記容量素子充電時定数回路内の容量素子への充電を開始させることを特徴としている。
【００２３】
前記遮断手段，前記導通手段，及び，前記放電手段は，それぞれ第１導電型のトランジスタ（例えば，Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ））により構成され，前記充電遮断手段は第２導電型のトランジスタ（例えば，Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ））により構成される。
【００２４】
かかるパワーオンリセット回路によれば，ＭＯＳ（高温時）オフリーク電流が増加傾向にある微細ＭＯＳ素子を使用して前記コンデンサ充電時定数回路内の導通手段を構成した場合においても，電源電圧Ｖｃｃの立ち上がりが遅い場合でも出力インバータの出力が電源投入直後の“Ｈ”から始まり“Ｌ”になって終了するワンショットのパワーオンリセットパルスを発生し，パワーオンリセットパルス発生後に該電源電圧検知回路の遮断手段の動作によりパルス発生後の無駄な消費電流をなくすことが可能である。
【００２５】
なお，前記遮断手段，前記導通手段，及び，前記放電手段を，それぞれＮチャネル型ＭＯＳトランジスタ（ＰＭＯＳ））により構成し，前記充電遮断手段を，Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）により構成することが好ましい。電源投入直後に“Ｌ”から始まり“Ｈ”になって終了するワンショットパルスを発生することにより，“Ｌ”アクティブパワーオンリセット信号が必要な場合でも，インバータなどを設ける必要がない。
【００２６】
また，本発明の第２の観点によれば，電源電圧検知回路と，容量素子充電時定数回路と，オフリーク電流容量素子充電遮断回路と，出力回路とを備えるパワーオンリセット回路が提供される。ここで，電源電圧検知回路は，電源電圧を電位差で示す第１の電源電位と第２の電源電位との間に接続され，前記電源電圧が固有の閾値以上になったときに導通して電流路を形成し，第１のノードに検知電圧を示す電圧検知手段と，帰還電圧に基づきオンまたはオフし，オフ状態のとき前記電流路を遮断する遮断手段とを有し，前記遮断手段がオン状態のときに前記電源電圧の投入を検知することを特徴とする。
【００２７】
容量素子充電時定数回路は，前記第１の電源電位と第２のノードとの間に接続され，前記検知電圧に基づき導通する導通手段と，前記導通手段と前記第１の電源電位との間に挿入された整流素子と，前記第２のノードと前記第２の電源電位との間に接続され，前記導通手段を介して時定数に基づく充電を行う容量素子と，前記電源電圧が前記固有の閾値以下のときに導通して前記容量素子を放電させる放電手段とを有することを特徴とする。
【００２８】
オフリーク電流容量素子充電遮断回路は，前記容量素子充電時定数回路内の導通手段からのオフリーク電流による容量素子への充電を遮断する充電遮断手段を有することを特徴とする。
【００２９】
出力回路は，前記電源電圧を駆動源とし，前記第２のノードの電圧を固有の閾値で判定し，判定結果に対応する論理レベルのワンショットパルスを出力することを特徴とする。
【００３０】
そして，前記第２のノードの電圧を前記帰還電圧として前記電源電圧検知回路内の遮断手段に与え，前記電源電圧が前記固有の閾値電圧以下のときは，前記容量素子充電時定数回路内の導通手段からのオフリーク電流による容量素子への充電を，前記オフリーク電流容量素子充電遮断回路内の充電遮断手段にて遮断し，前記電源電圧が前記固有の閾値電圧以上になったときに，前記容量素子充電時定数回路内の容量素子への充電を開始させることを特徴としている。
【００３１】
前記遮断手段，前記導通手段，及び，前記放電手段は，それぞれ第１導電型のトランジスタ（例えば，Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ））により構成され，前記充電遮断手段は第２導電型のトランジスタ（例えば，Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ））により構成される。なお，前記遮断手段，前記導通手段，及び，前記放電手段を，それぞれＮチャネル型ＭＯＳトランジスタ（ＰＭＯＳ））により構成し，前記充電遮断手段を，Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）により構成することが好ましいのは，上記第１の観点の場合と同様である。
【００３２】
かかるパワーオンリセット回路によれば，ＭＯＳ（高温時）オフリーク電流が増加傾向にある微細ＭＯＳ素子を使用して前記コンデンサ充電時定数回路内の導通手段を構成した場合においても，電源電圧Ｖｃｃの立ち上がりが遅い場合でも出力，インバータの出力が電源投入直後の“Ｈ”から始まり“Ｌ”になって終了するワンショットのパワーオンリセットパルスを発生し，パワーオンリセットパルス発生後に該電源電圧検知回路の遮断手段の動作によりパルス発生後の無駄な消費電流をなくすことが可能である。さらに，容量素子の面積を増加させて容量値を大きくせずとも，長時間のワンショットパルスを発生させることが可能である。
【００３３】
また，本発明の第３の観点によれば，電源電圧検知回路と，容量素子充電時定数回路と，オフリーク電流容量素子充電遮断回路と，出力回路と，インバータ素子とを備えるパワーオンリセット回路が提供される。ここで，電源電圧検知回路は，電源電圧を電位差で示す第１の電源電位と第２の電源電位との間に接続され，前記電源電圧が固有の閾値以上になったときに導通して電流路を形成し，第１のノードに検知電圧を示す電圧検知手段と，帰還電圧に基づきオンまたはオフし，オフ状態のとき前記電流路を遮断する遮断手段とを有し，前記遮断手段がオン状態のときに前記電源電圧の投入を検知することを特徴とする。
【００３４】
容量素子充電時定数回路は，前記第１の電源電位と第２のノードとの間に接続され，前記検知電圧に基づき導通する導通手段と，前記第２のノードと前記第２の電源電位との間に接続され，前記導通手段を介して時定数に基づく充電を行う容量素子と，前記電源電圧が前記固有の閾値以下のときに導通して前記容量素子を放電させる放電手段とを有することを特徴とする。
【００３５】
オフリーク電流容量素子充電遮断回路は，前記容量素子充電時定数回路内の導通手段からのオフリーク電流による容量素子への充電を遮断する充電遮断手段を有することを特徴とする。
【００３６】
出力回路は，前記電源電圧を駆動源とし，前記第２のノードの電圧を固有の閾値で判定し，判定結果に対応する論理レベルのワンショットパルスを出力することを特徴とする。
【００３７】
インバータ素子は，前記出力回路によるワンショットパルスの出力後に前記電源電圧検知回路の動作をクランプさせるためのワンショットパルス反転信号を出力することを特徴とする。
【００３８】
そして，前記第２のノードの電圧を前記帰還電圧として前記電源電圧検知回路内の遮断手段に与え，前記電源電圧が前記固有の閾値電圧以下のときは，前記容量素子充電時定数回路内の導通手段からのオフリーク電流による容量素子への充電を，前記オフリーク電流容量素子充電遮断回路内の充電遮断手段にて遮断し，前記電源電圧が前記固有の閾値電圧以上になったときに，前記容量素子充電時定数回路内の容量素子への充電を開始させることを特徴としている。
【００３９】
前記遮断手段，前記導通手段，及び，前記放電手段は，それぞれ第１導電型のトランジスタ（例えば，Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ））により構成され，前記充電遮断手段は第２導電型のトランジスタ（例えば，Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ））により構成される。なお，前記遮断手段，前記導通手段，及び，前記放電手段を，それぞれＮチャネル型ＭＯＳトランジスタ（ＰＭＯＳ））により構成し，前記充電遮断手段を，Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）により構成することが好ましいのは，上記第１，第２の観点の場合と同様である。
【００４０】
かかるパワーオンリセット回路によれば，ＭＯＳ（高温時）オフリーク電流が増加傾向にある微細ＭＯＳ素子を使用して前記コンデンサ充電時定数回路内の普通手段を構成した場合においても，電源電圧Ｖｃｃの立ち上がりが遅い場合でも出力インバータの出力が電源投入直後の“Ｈ”から始まり“Ｌ”になって終了するワンショットのパワーオンリセットパルスを発生し，パワーオンリセットパルス発生後に該電源電圧検知回路の遮断手段の動作によりパルス発生後の無駄な消費電流をなくすことが可能である。さらに，パワーオンリセットパルス発生後に電源電圧検知回路の動作をクランプさせることにより著しい電源ノイズによるワンショットパルス出力後の無駄な消費電流をもなくすことが可能である。
【００４１】
また，本発明の第４の観点によれば，上記第２の観点及び第３の観点の特徴を併せ持つパワーオンリセット回路が提供される。すなわち，このパワーオンリセット回路は，電源電圧検知回路と，容量素子充電時定数回路と，オフリーク電流容量素子充電遮断回路と，出力回路と，インバータ素子とを備えている。そして，電源電圧検知回路は，電源電圧を電位差で示す第１の電源電位と第２の電源電位との間に接続され，前記電源電圧が固有の閾値以上になったときに導通して電流路を形成し，第１のノードに検知電圧を示す電圧検知手段と，帰還電圧に基づきオンまたはオフし，オフ状態のとき前記電流路を遮断する遮断手段とを有し，前記遮断手段がオン状態のときに前記電源電圧の投入を検知することを特徴とする。
【００４２】
容量素子充電時定数回路は，前記第１の電源電位と第２のノードとの間に接続され，前記検知電圧に基づき導通する導通手段と，前記導通手段と前記第１の電源電位との間に挿入された整流素子と，前記第２のノードと前記第２の電源電位との間に接続され，前記導通手段を介して時定数に基づく充電を行う容量素子と，前記電源電圧が前記固有の閾値以下のときに導通して前記容量素子を放電させる放電手段とを有することを特徴とする。
【００４３】
オフリーク電流容量素子充電遮断回路は，前記容量素子充電時定数回路内の導通手段からのオフリーク電流による容量素子への充電を遮断する充電遮断手段を有することを特徴とする。
【００４４】
出力回路は，前記電源電圧を駆動源とし，前記第２のノードの電圧を固有の閾値で判定し，判定結果に対応する論理レベルのワンショットパルスを出力することを特徴とする。
【００４５】
インバータ素子は，前記出力回路によるワンショットパルスの出力後に前記電源電圧検知回路の動作をクランプさせるためのワンショットパルス反転信号を出力することを特徴とする。
【００４６】
そして，前記第２のノードの電圧を前記帰還電圧として前記電源電圧検知回路内の遮断手段に与え，前記電源電圧が前記固有の閾値電圧以下のときは，前記容量素子充電時定数回路内の導通手段からのオフリーク電流による容量素子への充電を，前記オフリーク電流容量素子充電遮断回路内の充電遮断手段にて遮断し，前記電源電圧が前記固有の閾値電圧以上になったときに，前記容量素子充電時定数回路内の容量素子への充電を開始させることを特徴としている。
【００４７】
前記遮断手段，前記導通手段，及び，前記放電手段は，それぞれ第１導電型のトランジスタ（例えば，Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ））により構成され，前記充電遮断手段は第２導電型のトランジスタ（例えば，Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ））により構成される。なお，前記遮断手段，前記導通手段，及び，前記放電手段を，それぞれＮチャネル型ＭＯＳトランジスタ（ＰＭＯＳ））により構成し，前記充電遮断手段を，Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）により構成することが好ましいのは，上記第１〜第３の観点の場合と同様である。
【００４８】
かかるパワーオンリセット回路によれば，ＭＯＳ（高温時）オフリーク電流が増加傾向にある微細ＭＯＳ素子を使用して前記コンデンサ充電時定数回路内の導通手段を構成した場合においても，電源電圧Ｖｃｃの立ち上がりが遅い場合でも出力インバータの出力が電源投入直後の“Ｈ”から始まり“Ｌ”になって終了するワンショットのパワーオンリセットパルスを発生し，パワーオンリセットパルス発生後に該電源電圧検知回路の遮断手段の動作によりパルス発生後の無駄な消費電流をなくすことが可能である。さらに，パワーオンリセットパルス発生後に電源電圧検知回路の動作をクランプさせることにより著しい電源ノイズによるワンショットパルス出力後の無駄な消費電流をもなくすことが可能である。さらにまた，容量素子の面積を増加させて容量値を大きくせずとも，長時間のワンショットパルスを発生させることが可能である。
【００４９】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかるパワーオンリセット回路の好適な実施の形態について詳細に説明する。
【００５０】
（第１の実施の形態）
図１に，本発明の第１の実施の形態の回路図を示す。このパワーオンリセット回路は，電源電圧検知回路１０とオフリーク電流コンデンサ充電遮断回路２０とコンデンサ充電時定数回路３０と出力回路３５とを備えている。
【００５１】
電源電圧検知回路１０は，第１の電源電位Ｖｃｃにソースが接続された遮断手段であるＰＭＯＳ１１と，該ＰＭＯＳ１１のドレインと第２の電源電位であるグランドＧＮＤとの間に直列に接続された電圧検知手段である整流素子を形成するＰＭＯＳ１２及びＰＭＯＳ１３とを備えている。電位ＶｃｃとグランドＧＮＤとの電位差が，供給された電源電圧Ｖｃｃを示している。ＰＭＯＳ１１のドレインにＰＭＯＳ１２のソースに接続されるとともに該ＰＭＯＳ１２のゲートに接続されている。ＰＭＯＳ１１のドレインとＰＭＯＳ１２のソースとの接続ノードＮ１０が，この電源電圧検知回路１０の出力端子になっている。
【００５２】
コンデンサ充電時定数回路３０は，ノードＮ１０がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続された導通手段であるＰＭＯＳ３１と，ゲートが電源電位Ｖｃｃに接続された放電手段であるＰＭＯＳ３２とを備えている。ＰＭＯＳ３１のドレインにＰＭＯＳ３２のソースが接続されるとともに，ＭＯＳ容量コンデンサＮＭＯＳ３３のゲートに接続されている。ＰＭＯＳ３２のドレインとＮＭＯＳ３３のソース及びドレインとは，グランドＧＮＤに共通に接続されている。ＰＭＯＳ３２のゲートは電源電位Ｖｃｃに接続されている。これらＰＭＯＳ３１のドレインとＰＭＯＳ３２のソースとＮＭＯＳ３３のゲートの接続点がノードＮ３０であり，コンデンサ充電時定数回路３０の出力端子になって該ＰＭＯＳ３１のゲートに接続されるとともにインバータ３５の入力端子に接続されている。
【００５３】
オフリーク電流コンデンサ充電遮断回路２０は，ノードＮ１０がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続されたＰＭＯＳ２１と，ノードＮ１０がゲートに接続されるとともにソースがグランドＧＮＤに接続されたＮＭＯＳ２２と，ＰＭＯＳ２１のドレインとＮＭＯＳ２２のドレインとの接続点ノードＮ２０がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続されたＰＭＯＳ２３と，ノードＮ２０がゲートに接続されるとともにソースがグランドＧＮＤに接続されたＮＭＯＳ２４と，ＰＭＯＳ２３のドレインとＮＭＯＳ２４のドレインとの接続点ノードＮ２１がゲートに接続されるとともにソースがグランドＧＮＤに接続されるとともにドレインがノードＮ３０に接続されＰＭＯＳ３２のオフリーク電流によるＭＯＳ容量コンデンサＮＭＯＳ３３の充電を遮断するＮＭＯＳ２５とを備えている。
【００５４】
インバータ３５は，電源電圧検知回路１０，オフリーク電流コンデンサ充電遮断回路２０及びコンデンサ充電時定数回路３０と同様に，電源電圧Ｖｃｃで駆動され，該インバータ３５の出力端子から，ワンショットパルスが出力される構成になっている。
【００５５】
図９（ａ）〜（ｆ）は，図１の動作を示す波形図であり，この図９（ａ）〜（ｆ）を参照しつつ，図１のパワーオンリセット回路の動作を説明する。
【００５６】
電源電位Ｖｃｃが０Ｖのとき，ＰＭＯＳ３２はＭＯＳダイオード接続された状態になり，ＭＯＳ容量コンデンサＮＭＯＳ３３のゲートに充電されていた電荷が該ＰＭＯＳ３２を介して放電される。よって，ノードＮ３０の電圧は，ＰＭＯＳ３２の閾値電圧Ｖｔ３２以下になり，帰還電圧としてＰＭＯＳ１１のゲートに与えられている。この状態から，図９（ａ）のように電源電圧Ｖｃｃが上昇すると，インバータ３５は“Ｈ”レベルを出力するが，その電圧は，図９（ｃ）のように電源電位Ｖｃｃとともに上昇する。電源電位Ｖｃｃが閾値電圧Ｖｔ３２以上になると，ＰＭＯＳ３２はオフし，電源電位Ｖｃｃが閾値電圧Ｖｔ３２とＰＭＯＳ１１の閾値電圧Ｖｔ１１との合計（Ｖｔ３２＋Ｖｔ１１）以上になると，ＰＭＯＳ１１はオン可能状態になる。ここで，ＰＭＯＳ１２，１３の閾値電圧Ｖｔ１２，Ｖｔ１３の合計（Ｖｔ１２＋Ｖｔ１３）を合計（Ｖｔ３２＋Ｖｔ１１）より大きく設定しておけば，ＰＭＯＳ１１のドレインの電圧は，該ドレインに直列に接続された２個のＰＭＯＳ１２，１３の閾値電圧Ｖｔ１２，Ｖｔ１３で構成されるＭＯＳダイオード電圧（Ｖｔ１２＋Ｖｔ１３）によってクランプされた状態のままである。つまり，各ＰＭＯＳ１２，１３がオンせず，ノードＮ１０の電圧は，ほぼ電源電位Ｖｃｃの上昇に伴った電圧になる。この状態は，電源電圧Ｖｃｃが（Ｖｔ３２＋Ｖｔ１１）以上になってから（Ｖｔ１２＋Ｖｔ１３）以上になるまで続く。よって，ＰＭＯＳ３１のゲートの電位もほぼ電源電位Ｖｃｃと等しく，ＰＭＯＳ３１はオフのままである。
【００５７】
このＰＭＯＳ３１のゲートの電位がほぼ電源電位Ｖｃｃと等しくＰＭＯＳ３１がオフ状態時にＰＭＯＳ３１において例えオフリーク電流が流れたとしても，ノードＮ１０の電圧はほぼ電源電位Ｖｃｃの上昇に伴った電圧となっているため，図９（ｂ）のようにオフリーク電流コンデンサ充電遮断回路２０のノードＮ２０は“Ｌ”状態を維持しノードＮ２１は電源電位Ｖｃｃとともに上昇する“Ｈ”レベルを出力する。従ってＰＭＯＳ３１のオフリーク電流のＭＯＳ容量コンデンサＮＭＯＳ３３の充電を遮断するＮＭＯＳ２５はオン状態であるため，図９（ｅ）のように，ＰＭＯＳ３１のオフリーク電流はすべてＮＭＯＳ２５に流れ込み，ＭＯＳ容量コンデンサＮＭＯＳ３３のゲート電圧はＰＭＯＳ３１のオフリーク電流で充電されることなく図９（ｃ）のようにＮ３０はインバータ３５は“Ｈ”レベルを反転させない低電圧を維持しつづける。
【００５８】
電源電圧Ｖｃｃが上昇して電圧（Ｖｔ１２＋Ｖｔ１３）以上になると，ＰＭＯＳ１２，１３がオンしてＰＭＯＳ１１には電流が流れる。これにより，図９（ａ）のようにノードＮ１０は電圧（Ｖｔ１２＋Ｖｔ１３）のほぼ一定電圧にクランプされるため，ＰＭＯＳ３１のソース・ゲート間には電圧（Ｖｃｃ−（Ｖｔ１２＋Ｖｔ１３））が印加される。さらに，電源電圧Ｖｃｃが上昇し，その値が各閾値電圧Ｖｔ１２，Ｖｔ１３とＰＭＯＳ３１の閾値Ｖｔ３１の合計（Ｖｔ１２＋Ｖｔ１３＋Ｖｔ３１）以上になると，ＰＭＯＳ３１は完全にオンする。
【００５９】
その一方，ノードＮ１０電圧は（Ｖｔ１２＋Ｖｔ１３）のほぼ一定電圧にクランプされているため，電源電圧Ｖｃｃの上昇に伴いノードＮ１０電圧の電源電圧Ｖｃｃに対する相対値は下がり，ＮＭＯＳ２２をＯＮ状態からオフ状態にＰＭＯＳ２１をオフ状態からＯＮ状態に変化させるため，図１３の（ｂ）のようにオフリーク電流コンデンサ充電遮断回路２０のノードＮ２０の電位は電源電圧Ｖｃｃの上昇に伴い上昇を始め，ノードＮ２１の電位は電源電圧Ｖｃｃの上昇に伴い低下し始める。そのためＮＭＯＳ２５はオフし始め図９（ｅ）のようにＮＭＯＳ２５に流れる電流は減少し，電源電圧Ｖｃｃの上昇によってついにはＮＭＯＳ２５は完全にオフ状態になる。ＰＭＯＳ３１は図９（ｆ）のような電流を流し，ＮＭＯＳ２５が完全にオフした状態でＰＭＯＳ３１がオン状態にあると，ノードＮ３０の電圧はＭＯＳ容量コンデンサＮＭＯＳ３３のゲート容量で決まる時定数の早さで上昇する。ノードＮ３０の電圧が，インバータ３５の閾値に達すると，インバータ３５の出力値は，図９（ｃ）のように，“Ｈ”から“Ｌ”に変化し，該インバータ３５の出力値の“Ｈ”が上昇することで開始されたワンショットパルスの出力が，インバータ３５の出力値が“Ｌ”に変化することで終了する。ＭＯＳ容量コンデンサＮＭＯＳ３３のゲート容量の充電が進行してノードＮ３０の電圧がさらに上昇すると，ＰＭＯＳ１１のゲート電位が上昇してそのゲート・ソース間電圧が小さくなり，最終的にＰＭＯＳ１１は，図９（ｄ）のようにオフする。ＰＭＯＳ１１がオフすることで，ノードＮ１０の電圧も低下する。このノードＮ１０の電圧の低下に伴って，ＰＭＯＳ３１がオンし続け，ノードＮ３０のレベルは“Ｈ”レベルのまま維持される。
【００６０】
以上のように，この第１の実施の形態のパワーオンリセット回路は，電源電位ＶｃｃとグランドＧＮＤ間で直列に接続されたＰＭＯＳ１１〜ＰＭＯＳ１３を有する電源電圧検知回路１０とコンデンサ充電時定数回路３０とインバータ３５とを備え，電源電位Ｖｃｃが，電圧（Ｖｔ１２＋Ｖｔ１３＋Ｖｔ３１）以上になったときに該コンデンサ充電時定数回路３０内のＭＯＳ容量コンデンサＮＭＯＳ３３のゲートへの充電を開始させるようにしたので，電源電圧Ｖｃｃの立ち上がりが遅い場合でもインバータ３５の出力する電源投入直後の“Ｈ”から始まり“Ｌ”になって終了するワンショットのパワーオンリセットパルスを必ず発生できる。また，ＰＭＯＳ１１はパルスが発生した後に最終的にオフになるので，それ以降の無駄な消費電流はなくなる。その上，オフリーク電流コンデンサ充電遮断回路２０を設けてＰＭＯＳ３１のオフ時におけるＰＭＯＳ３１リーク電流によるＭＯＳ容量コンデンサＮＭＯＳ３３のゲートへの充電を遮断したため，ＭＯＳ（高温時）オフリーク電流が増加傾向にある微細ＭＯＳ素子使用によって生じるワンショットパルスを出力しないという問題点は発生しない。
【００６１】
（第２の実施の形態）
図２に，本発明の第２の実施の形態の回路図を示す。このパワーオンリセット回路は，第１の実施の形態とは異なる構成の電源電圧検知回路１０及びコンデンサ充電時定数回路３０とオフリーク電流コンデンサ充電遮断回路２０と出力回路３５とを備えている。
【００６２】
電源電圧検知回路１０は，電源電位Ｖｃｃにソースが接続された遮断手段であるＰＭＯＳ１１と，該ＰＭＯＳ１１のドレインとグランドＧＮＤとの間に接続された整流素子を形成するＰＭＯＳ１２とを備えている。ＰＭＯＳ１２のソースはＰＭＯＳ１１のドレインに接続され，該ＰＭＯＳ１２のドレイン及びゲートが，グランドＧＮＤに接続されている。ＰＭＯＳ１１のドレインとＰＭＯＳ１２のソースとの接続ノードＮ１０が，この電源電圧検知回路１０の出力端子になっている。
【００６３】
コンデンサ充電時定数回路３０は，電源電位Ｖｃｃにソースが接続された整流素子を形成するＰＭＯＳ３１と，該ＰＭＯＳ３１のドレイン及びゲートにソースが接続され，ノードＮ１０にゲートが接続された導通手段であるＰＭＯＳ３２と，ゲートが電源電位Ｖｃｃに接続された放電手段であるＰＭＯＳ３３とを備えている。ＰＭＯＳ３３のソースは，ＰＭＯＳ３２のドレインに接続され，該ＰＭＯＳ３３のドレインが，グランドＧＮＤに接続されている。ＰＭＯＳ３２のドレインとグランドＧＮＤとの間には，充電用ＭＯＳ容量コンデンサＮＭＯＳ３４が接続されている。ＰＭＯＳ３２のドレイン，ＰＭＯＳ３３のソース及びＭＯＳ容量コンデンサＮＭＯＳ３４のゲートの接続ノードＮ３０がこのコンデンサ充電時定数回路３０の出力端子となり，該ＰＭＯＳ１１のゲートに接続されるとともにインバータ３５の入力端子に接続されている。
【００６４】
オフリーク電流コンデンサ充電遮断回路２０は，ノードＮ１０がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続されたＰＭＯＳ２１と，メードＮ１０がゲートに接続されるとともにソースがグランドＧＮＤに接続されたＮＭＯＳ２２と，ＰＭＯＳ２１のドレインとＮＭＯＳ２２のドレインとの接続点ノードＮ２０がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続されたＰＭＯＳ２３と，ノードＮ２０がゲートに接続されるとともにソースがグランドＧＮＤに接続されたＮＭＯＳ２４と，ＰＭＯＳ２３のドレインとＮＭＯＳ２４のドレインとの接続点ノードＮ２１がゲートに接続されるとともにソースがグランドＧＮＤに接続されるとともにドレインがノードＮ３０に接続されＰＭＯＳ３２のオフリーク電流によるＭＯＳ容量コンデンサＮＭＯＳ３３の充電を遮断するＮＭＯＳ２５とを備えている。
【００６５】
インバータ３５は，電源電圧検知回路１０，オフリーク電流コンデンサ充電遮断回路２０及びコンデンサ充電時定数回路３０と同様に，電源電圧Ｖｃｃで駆動され，該インバータ３５の出力端子から，ワンショットパルスが出力される構成になっている。
【００６６】
図１０（ａ）〜（ｆ）は，図２の動作を示す波形図であり，この図１０（ａ）〜（ｆ）を参照しつつ，図２のパワーオンリセット回路の動作を説明する。
【００６７】
電源電位Ｖｃｃが０Ｖのとき，ＰＭＯＳ３３はＭＯＳダイオード接続された状態になり，ＭＯＳ容量コンデンサＮＭＯＳ３４のゲートに充電されていた電荷が該ＰＭＯＳ３３を介して放電される。よって，ノードＮ３０の電圧は，ＰＭＯＳ３３の閾値電圧Ｖｔ３２以下になり，帰還電圧としてＰＭＯＳ１１のゲートに与えられている。この状態から，図１０（ａ）のように電源電圧Ｖｃｃが上昇すると，インバータ３５は“Ｈ”レベルを出力するが，その電圧は，図１０（ｃ）のように電源電位Ｖｃｃとともに上昇する。電源電位Ｖｃｃが閾値電圧Ｖｔ３３とＰＭＯＳ１１の閾値電圧Ｖｔ１１との合計（Ｖｔ３３＋Ｖｔ１１）以上になると，ＰＭＯＳ３３はオフし，ＰＭＯＳ１１はオン可能状態になる。ここで，ＰＭＯＳ１２の閾値電圧Ｖｔ１２を合計（Ｖｔ３３＋Ｖｔ１１）より大きく設定しておけば，ＰＭＯＳ１１のドレインの電圧は，該ドレインに直列に接続されたＰＭＯＳ１２の閾値電圧Ｖｔ１２で構成されるＭＯＳダイオード電圧Ｖｔ１２によってクランプされた状態のままである。よって，ノードＮ１０の電圧は，ほぼ電源電位Ｖｃｃの上昇に伴った電圧になり，ＰＭＯＳ３２のゲートの電圧もほぼ電源電圧Ｖｃｃと等しく，該ＰＭＯＳ３２はオフのままである。
【００６８】
このＰＭＯＳ３２のゲートの電位がほぼ電源電位Ｖｃｃと等しくＰＭＯＳ３２がオフ状態時にＰＭＯＳ３２において例えオフリーク電流が流れたとしても，ノードＮ１０の電圧はほぼ電源電位Ｖｃｃの上昇に伴った電圧となっているため，図１０（ｂ）のようにオフリーク電流コンデンサ充電遮断回路２０のノードＮ２０は“Ｌ”状態を維持しノードＮ２１は電源電位Ｖｃｃとともに上昇する“Ｈ”レベルを出力する。従ってＰＭＯＳ３２のオフリーク電流のＭＯＳ容量コンデンサＮＭＯＳ３４の充電を遮断するＮＭＯＳ２５はオン状態であるため，図１０（ｅ）のように，ＰＭＯＳ３２のオフリーク電流はすべてＮＭＯＳ２５に流れ込み，ＭＯＳ容量コンデンサＮＭＯＳ３４のゲート電圧はＰＭＯＳ３２のオフリーク電流で充電されることなく図１０（ｃ）のようにＮ３０はインバータ３５は“Ｈ”レベルを反転させない低電圧を維持しつづける。
電源電圧Ｖｃｃが上昇して閾値電圧Ｖｔ１２とＰＭＯＳ３１の閾値電圧Ｖｔ３１の合計の電圧（Ｖｔ１２＋Ｖｔ３１）以上になると，ＰＭＯＳ３２のソース，ゲート間には電圧（Ｖｃｃ−Ｖｔ１２＋Ｖｔ３１）が印加される。さらに，電源電圧Ｖｃｃが上昇し，その値が各閾値電圧Ｖｔ１２，Ｖｔ３１とＰＭＯＳ３２の閾値Ｖｔ３２の合計（Ｖｔ１２＋Ｖｔ３１＋Ｖｔ３２）以上になると，ＰＭＯＳ３２は完全にオンする。
【００６９】
その一方，ノードＮ１０の電源電圧Ｖｃｃに対する相対値は電源電圧Ｖｃｃの上昇に伴い下がるため，図１０（ｂ）のようにオフリーク電流コンデンサ充電遮断回路２０のノードＮ２０の電位は電源電圧Ｖｃｃの上昇に伴い上昇を始め，ノードＮ２１の電位は低下し始める。そのためＮＭＯＳ２５はオフし始め図１０（ｅ）のようにＮＭＯＳ２５に流れる電流は減少し，電源電圧Ｖｃｃの上昇によってついにはＮＭＯＳ２５は完全にオフ状態になる。この状態で，ＰＭＯＳ３２がオンすると，ＰＭＯＳ３２が導通して図１０（ｆ）のような電流を流し，ＭＯＳ容量コンデンサＮＭＯＳ３４のゲート容量で決まる時定数の早さで上昇する。ノードＮ３０の電圧が，インバータ３５の閥値に達すると，インバータ３５の出力値は，図１０（ｃ）のように，“Ｈ”から“Ｌ”に変化し，該インバータ３５の出力値の“Ｈ”が上昇することで開始されたワンショットパルスの出力が，インバータ３５の出力値が“Ｌ”に変化することで終了する。ＭＯＳ容量コンデンサＮＭＯＳ３４のゲート容量の充電が進行してノードＮ３０の電圧がさらに上昇すると，ＰＭＯＳ１１のゲート電位が上昇してそのゲート・ソース間電圧が小さくなり，最終的にＰＭＯＳ１１は，図１０（ｄ）のようにオフする。ＰＭＯＳ１１がオフすることで，ノードＮ１０の電圧も低下する。このノードＮ１０の電圧の低下に伴って，ＰＭＯＳ３２がオンし続け，ノードＮ３０のレベルは“Ｈ”レベルのまま維持される。
【００７０】
以上のように，この第２の実施の形態のパワーオンリセット回路は，電源電位ＶｃｃとグランドＧＮＤ間で直列に接続されたＰＭＯＳ１１，ＰＭＯＳ１２を有する電源電圧検知回路１０とコンデンサ充電時定数回路３０とインバータ３５とを備え，電源電位Ｖｃｃが，電圧（Ｖｔ１２＋Ｖｔ３１＋Ｖｔ３２）以上になったときに該コンデンサ充電時定数回路３０内のＭＯＳ容量コンデンサＮＭＯＳ３４のゲートへの充電を開始させるようにしたので，電源電圧Ｖｃｃの立ち上がりが遅い場合でもインバータ３５の出力する電源投入直後の“Ｈ”から始まり“Ｌ”になって終了するワンショットのパワーオンリセットパルスを必ず発生できる。また，ＰＭＯＳ１１はパルスが発生した後に最終的にオフになるので，それ以降の無駄な消費電流はなくなる。その上，オフリーク電流コンデンサ充電遮断回路２０を設けてＰＭＯＳ３２のオフ時におけるＰＭＯＳ３２リーク電流によるＭＯＳ容量コンデンサＮＭＯＳ３４のゲートへの充電を遮断したため，ＭＯＳ（高温時）オフリーク電流が増加傾向にある微細ＭＯＳ素子使用によって生じるワンショットパルスを出力しないという問題点は発生しない。
【００７１】
さらに，この第２の実施の形態のパワーオンリセット回路は，第１の実施の形態よりも長時間のワンショットパルスを発生させたい場合に有効である。すなわち，ＰＭＯＳ３２と電源電位Ｖｃｃとの間にＰＭＯＳ３１を設けたので，ＭＯＳ容量コンデンサＮＭＯＳ３４のゲートへの充電が進んでノードＮ３０の電圧が上昇すると，ＰＭＯＳ３２の動作領域が飽和領域から非飽和領域へと変化し，該ＰＭＯＳ３２のドレインとソースに流れる電流が減少する。すなわちＭＯＳ容量コンデンサＮＭＯＳ３４のゲートへの充電スピードが低下する。よって，インバータ３５の閾値電圧を，ＰＭＯＳ３２が非飽和領域で動作する電圧よりも高く設定しておけばＮＭＯＳ容量コンデンサＮＭＯＳのゲート面積を大きくして容量値を大きくせずとも，長時間のワンショットパルスを発生させることができる。
【００７２】
（第３の実施の形態）
図３に，本発明の第３の実施の形態の回路図を示す。このパワーオンリセット回路は，電源電圧検知回路１０と，オフリーク電流コンデンサ充電遮断回路２０と，コンデンサ充電時定数回路３０と，出力回路３５と，ワンショットパルス出力後に電源電圧検知回路１０動作をクランプさせるための出力回路３５出力の反転信号を出力するインバータ３６とを備えている。
【００７３】
電源電圧検知回路１０は，電源電位Ｖｃｃにソースが接続された遮断手段であるＰＭＯＳ１１と，該ＰＭＯＳ１１のドレインとグランドＧＮＤとの間に直列に接続された電圧検知手段である整流素子を形成するＰＭＯＳ１２及びＰＭＯＳ１３と，該ＰＭＯＳ１１のドレインとグランドＧＮＤとの間にワンショットパルスが出力された後に電源電圧検知回路１０の出力をグランドＧＮＤレベル“Ｌ”に固定するためのＮＭＯＳ１４とを備えている。ＰＭＯＳ１１のドレインにＰＭＯＳ１２のソースに接続されるとともに該ＰＭＯＳ１２のゲートに接続されている。ＰＭＯＳ１１のドレインとＰＭＯＳ１２のソースとの接続ノードＮ１０が，この電源電圧検知回路１０の出力端子になっている。
【００７４】
コンデンサ充電時定数回路３０は，ノードＮ１０がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続された導通手段であるＰＭＯＳ３１と，ゲートが電源電位Ｖｃｃに接続された放電手段であるＰＭＯＳ３２とを備えている。ＰＭＯＳ３１のドレインにＰＭＯＳ３２のソースが接続されるとともに，ＭＯＳ容量コンデンサＮＭＯＳ３３のゲートに接続されている。ＰＭＯＳ３２のドレインとＮＭＯＳ３３のソース及びドレインとは，グランドＧＮＤに共通に接続されている。ＰＭＯＳ３２のゲートは電源電位Ｖｃｃに接続されている。これらＰＭＯＳ３１のドレインとＰＭＯＳ３２のソースとＮＭＯＳ３３のゲートの接続点がノードＮ３０であり，コンデンサ充電時定数回路３０の出力端子になって該ＰＭＯＳ３１のゲートに接続されるとともにインバータ３５の入力端子に接続されている。
【００７５】
オフリーク電流コンデンサ充電遮断回路２０は，ノードＮ１０がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続されたＰＭＯＳ２１と，ノードＮ１０がゲートに接続されるとともにソースがグランドＧＮＤに接続されたＮＭＯＳ２２と，ＰＭＯＳ２１のドレインとＮＭＯＳ２２のドレインとの接続点ノードＮ２０がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続されたＰＭＯＳ２３と，ノードＮ２０がゲートに接続されるとともにソースがグランドＧＮＤに接続されたＮＭＯＳ２４と，ＰＭＯＳ２３のドレインとＮＭＯＳ２４のドレインとの接続点ノードＮ２１がゲートに接続されるとともにソースがグランドＧＮＤに接続されるとともにドレインがノードＮ３０に接続されＰＭＯＳ３２のオフリーク電流によるＭＯＳ容量コンデンサＮＭＯＳ３３の充電を遮断するＮＭＯＳ２５とを備えている。
【００７６】
インバータ３５は，電源電圧検知回路１０，オフリーク電流コンデンサ充電遮断回路２０及びコンデンサ充電時定数回路３０と同様に，電源電圧Ｖｃｃで駆動され，該インバータ３５の出力端子から，ワンショットパルスが出力される構成になっている。
【００７７】
インバータ３６は，電源電圧検知回路１０，オフリーク電流コンデンサ充電遮断回路２０及びコンデンサ充電時定数回路３０と同様に，電源電圧Ｖｃｃで駆動され，該インバータ３５の出力反転信号を電源電圧検知回路１０内の該ＰＭＯＳ１１及びＮＭＯＳ１４のゲートに入力される構成になっている。
【００７８】
図１１（ａ）〜（ｆ）は，図３の動作を示す波形図であり，この図１１（ａ）〜（ｆ）を参照しつつ，図３のパワーオンリセット回路の動作を説明する。
【００７９】
電源電位Ｖｃｃが０Ｖのとき，ＰＭＯＳ３２はＭＯＳダイオード接続された状態になり，ＭＯＳ容量コンデンサＮＭＯＳ３３のゲートに充電されていた電荷が該ＰＭＯＳ３２を介して放電される。よって，ノードＮ３０の電圧は，ＰＭＯＳ３２の閾値電圧Ｖｔ３２以下になる。この状態から，図１１（ａ）のように電源電圧Ｖｃｃが上昇すると，インバータ３５は“Ｈ”レベルを出力するが，その電圧は，図１１（ｃ）のように電源電位Ｖｃｃとともに上昇する。インバータ３６は“Ｌ”レベルを出力して電源電圧検知回路１０内のＰＭＯＳ１１及びＮＭＯＳ１４のゲートへ入力している。よってＮＭＯＳ１４はオフしている。
【００８０】
電源電位Ｖｃｃが閾値電圧Ｖｔ３２とＰＭＯＳ１１の閾値電圧Ｖｔ１１との合計（Ｖｔ３２＋Ｖｔ１１）以上になると，ＰＭＯＳ３２はオフし，ＰＭＯＳ１１はオン可能状態になる。ここで，ＰＭＯＳ１２，１３の閾値電圧Ｖｔ１２，Ｖｔ１３の合計（Ｖｔ１２＋Ｖｔ１３）を合計（Ｖｔ３２＋Ｖｔ１１）より大きく設定しておけば，ＰＭＯＳ１１のドレインの電圧は，該ドレインに直列に接続された２個のＰＭＯＳ１２，１３の閾値電圧Ｖｔ１２，Ｖｔ１３で構成されるＭＯＳダイオード電圧（Ｖｔ１２＋Ｖｔ１３）によってクランプされた状態のままである。つまり，各ＰＭＯＳ１２，１３がオンせず，ノードＮ１０の電圧は，ほぼ電源電位Ｖｃｃの上昇に伴った電圧になる。この状態は，電源電圧Ｖｃｃが（Ｖｔ３２＋Ｖｔ１１）以上になってから（Ｖｔ１２＋Ｖｔ１３）以上になるまで続く。よって，ＰＭＯＳ３１のゲートの電位もほぼ電源電位Ｖｃｃと等しく，ＰＭＯＳ３１はオフのままである。
【００８１】
このＰＭＯＳ３１のゲートの電位がほぼ電源電位Ｖｃｃと等しくＰＭＯＳ３１がオフ状態時にＰＭＯＳ３１において例えオフリーク電流が流れたとしても，ノードＮ１０の電圧はほぼ電源電位Ｖｃｃの上昇に伴った電圧となっているため，図１１（ｂ）のようにオフリーク電流コンデンサ充電遮断回路２０のノードＮ２０は“Ｌ”状態を維持しノードＮ２１は電源電位Ｖｃｃとともに上昇する“Ｈ”レベルを出力する。従ってＰＭＯＳ３１のオフリーク電流のＭＯＳ容量コンデンサＮＭＯＳ３３の充電を遮断するＮＭＯＳ２５はオン状態であるため，図１１（ｅ）のように，ＰＭＯＳ３１のオフリーク電流はすべてＮＭＯＳ２５に流れ込み，ＭＯＳ容量コンデンサＮＭＯＳ３３のゲート電圧はＰＭＯＳ３１のオフリーク電流で充電されることなく図１１（ｃ）のようにＮ３０はインバータ３５は“Ｈ”レベルを反転させない低電圧を維持しつづける。
【００８２】
電源電圧Ｖｃｃが上昇して電圧（Ｖｔ１２＋Ｖｔ１３）以上になると，ＰＭＯＳ１２，１３がオンしてＰＭＯＳ１１には電流が流れる。これにより，図１１（ａ）のようにノードＮ１０は電圧（Ｖｔ１２＋Ｖｔ１３）のほぼ一定電圧にクランプされるため，ＰＭＯＳ３１のソース・ゲート間には電圧（Ｖｃｃ−（Ｖｔ１２＋Ｖｔ１３））が印加される。さらに，電源電圧Ｖｃｃが上昇し，その値が各閾値電圧Ｖｔ１２，Ｖｔ１３とＰＭＯＳ３１の閥値Ｖｔ３１の合計（Ｖｔ１２＋Ｖｔ１３＋Ｖｔ３１）以上になると，ＰＭＯＳ３１は完全にオンする。
【００８３】
その一方，ノードＮ１０の電源電圧Ｖｃｃに対する相対値は電源電圧Ｖｃｃの上昇に伴い下がるため，図１１（ｂ）のようにオフリーク電流コンデンサ充電遮断回路２０のノードＮ２０の電位は電源電圧Ｖｃｃの上昇に伴い上昇を始め，ノードＮ２１の電位は低下し始める。そのためＮＭＯＳ２５はオフし始め図１１（ｅ）のようにＮＭＯＳ２５に流れる電流は減少し，電源電圧Ｖｃｃの上昇によってついにはＮＭＯＳ２５は完全にオフ状態になる。この状態で，ＰＭＯＳ３１がオンすると，ＰＭＯＳ３１が導通して図１１（ｆ）のような電流を流し，ＭＯＳ容量コンデンサＮＭＯＳ３３のゲート容量で決まる時定数の早さで上昇する。ノードＮ３０の電圧が，インバータ３５の閾値に達すると，インバータ３５の出力値は，図１１（ｃ）のように，“Ｈ”から“Ｌ”に変化し，該インバータ３５の出力値の“Ｈ”が上昇することで開始されたワンショットパルスの出力が，インバータ３５の出力値が“Ｌ”に変化することで終了する。
【００８４】
インバータ３５の出力値が“Ｌ”に変化することによりインバータ３６の出力値が“Ｈ”に変化するため，ＰＭＯＳ１１がオフしＮＭＯＳ１４がオンする。ＮＭＯＳ１４がオンすることで，ノードＮ１０の電圧は“Ｌ”にクランプされる。このノードＮ１０の電圧が“Ｌ”にクランプされることにより，ＰＭＯＳ３１がオンし続け，ノードＮ３０のレベルは“Ｈ”レベルのまま維持される。
【００８５】
以上のように，この第３の実施の形態のパワーオンリセット回路は，電源電位ＶｃｃとグランドＧＮＤ間で直列に接続されたＰＭＯＳ１１〜ＰＭＯＳ１３を有する電源電圧検知回路１０とコンデンサ充電時定数回路３０とインバータ３５とワンショットパルス出力後に電源電圧検知回路１０動作をクランプさせるための出力回路３５出力の反転信号を出力するインバータ３６とを備え，電源電位Ｖｃｃが，電圧（Ｖｔ１２＋Ｖｔ１３＋Ｖｔ３１）以上になったときに該コンデンサ充電時定数回路３０内のＭＯＳ容量コンデンサＮＭＯＳ３３のゲートへの充電を開始させるようにしたので，電源電圧Ｖｃｃの立ち上がりが遅い場合でもインバータ３５の出力する電源投入直後の“Ｈ”から始まり“Ｌ”になって終了するワンショットのパワーオンリセットパルスを必ず発生できる。また，ＰＭＯＳ１１はパルスが発生した後にオフになるので，それ以降の無駄な消費電流はなくなる。その上，オフリーク電流コンデンサ充電遮断回路２０を設けてＰＭＯＳ３１のオフ時におけるＰＭＯＳ３１リーク電流によるＭＯＳ容量コンデンサＮＭＯＳ３３のゲートへの充電を遮断したため，ＭＯＳ（高温時）オフリーク電流が増加傾向にある微細ＭＯＳ素子使用によって生じるワンショットパルスを出力しないという問題点は発生しない。
【００８６】
さらに，この第３の実施の形態のパワーオンリセット回路は，第１の実施の形態よりも電源ノイズが著しい場合におけるワンショットパルス出力後の無駄な消費電流をなくしたい場合に有効である。すなわち，第１の実施の形態では電源ノイズが著しい場合は，その電源ノイズが電源電圧検知回路１０内のＰＭＯＳ１１のドレインに直接入力されるとともにコンデンサ充電時定数回路３０のＰＭＯＳ３１とＭＯＳ容量コンデンサＮＭＯＳ３３とで構成されてしまう１次ローパスフィルタを介した１次電源ノイズがＰＭＯＳ１１のゲートに入力される。そのため，ＰＭＯＳ１１のドレイン及びゲートに入力される電源ノイズは同相でなくなり位相差をもつために，高周波電源ノイズの場合にはＰＭＯＳ１１に電流が流れ無駄な消費電流が発生する恐れがある。しかし第３の実施の形態のパワーオンリセット回路では，ワンショットパルス出力後の電源電圧検知回路１０内のＰＭＯＳ１１のゲートはインバータ３６出力“Ｈ”電源電圧であるためＰＭＯＳ１１のドレイン及びゲートに入力される電源ノイズは同相を保つことができる。よって電源ノイズが著しい場合でもワンショットパルス出力後の無駄な消費電流をなくすことが可能となる。
【００８７】
（第４の実施の形態）
図４に，本発明の第４の実施の形態の回路図を示す。このパワーオンリセット回路は，第３の実施の形態とは異なる構成の電源電圧検知回路１０及びコンデンサ充電時定数回路３０と，オフリーク電流コンデンサ充電遮断回路２０と，出力回路３５と，ワンショットパルス出力後に電源電圧検知回路１０動作をクランプさせるための出力回路３５出力の反転信号を出力するインバータ３６とを備えている。
【００８８】
電源電圧検知回路１０は，電源電位Ｖｃｃにソースが接続された遮断手段であるＰＭＯＳ１１と，該ＰＭＯＳ１１のドレインとグランドＧＮＤとの間に接続された整流素子を形成するＰＭＯＳ１２と，該ＰＭＯＳ１１のドレインとグランドＧＮＤとの間にワンショットパルスが出力された後に電源電圧検知回路１０の出力をグランドＧＮＤレベル“Ｌ”に固定するためのＮＭＯＳ１４とを備えている。ＰＭＯＳ１２のソースはＰＭＯＳ１１のドレインに接続され，該ＰＭＯＳ１２のドレイン及びゲートが，グランドＧＮＤに接続されている。ＰＭＯＳ１１のドレインとＰＭＯＳ１２のソースとの接続ノードＮ１０が，この電源電圧検知回路１０の出力端子になっている。
【００８９】
コンデンサ充電時定数回路３０は，電源電位Ｖｃｃにソースが接続された整流素子を形成するＰＭＯＳ３１と，該ＰＭＯＳ３１のドレイン及びゲートにソースが接続され，ノードＮ１０にゲートが接続された導通手段であるＰＭＯＳ３２と，ゲートが電源電位Ｖｃｃに接続された放電手段であるＰＭＯＳ３３とを備えている。ＰＭＯＳ３３のソースは，ＰＭＯＳ３２のドレインに接続され，該ＰＭＯＳ３３のドレインが，グランドＧＮＤに接続されている。ＰＭＯＳ３２のドレインとグランドＧＮＤとの間には，充電用ＭＯＳ容量コンデンサＮＭＯＳ３４が接続されている。ＰＭＯＳ３２のドレイン，ＰＭＯＳ３３のソース及びＭＯＳ容量コンデンサＮＭＯＳ３４のゲートの接続ノードＮ３０がこのコンデンサ充電時定数回路３０の出力端子となり，インバータ３５の入力端子に接続されている。
【００９０】
オフリーク電流コンデンサ充電遮断回路２０は，ノードＮ１０がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続されたＰＭＯＳ２１と，ノードＮ１０がゲートに接続されるとともにソースがグランドＧＮＤに接続されたＮＭＯＳ２２と，ＰＭＯＳ２１のドレインとＮＭＯＳ２２のドレインとの接続点ノードＮ２０がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続されたＰＭＯＳ２３と，ノードＮ２０がゲートに接続されるとともにソースがグランドＧＮＤに接続されたＮＭＯＳ２４と，ＰＭＯＳ２３のドレインとＮＭＯＳ２４のドレインとの接続点ノードＮ２１がゲートに接続されるとともにソースがグランドＧＮＤに接続されるとともにドレインがノードＮ３０に接続されＰＭＯＳ３２のオフリーク電流によるＭＯＳ容量コンデンサＮＭＯＳ３３の充電を遮断するＮＭＯＳ２５とを備えている。
【００９１】
インバータ３５は，電源電圧検知回路１０，オフリーク電流コンデンサ充電遮断回路２０及びコンデンサ充電時定数回路３０と同様に，電源電圧Ｖｃｃで駆動され，該インバータ３５の出力端子から，ワンショットパルスが出力される構成になっている。
【００９２】
インバータ３６は，電源電圧検知回路１０，オフリーク電流コンデンサ充電遮断回路２０及びコンデンサ充電時定数回路３０と同様に，電源電圧Ｖｃｃで駆動され，該インバータ３５の出力反転信号を電源電圧検知回路１０内の該ＰＭＯＳ１１及びＮＭＯＳ１４のゲートに入力される構成になっている。
【００９３】
図１２（ａ）〜（ｆ）は，図４の動作を示す波形図であり，この図１２（ａ）〜（ｆ）を参照しつつ，図４のパワーオンリセット回路の動作を説明する。
電源電位Ｖｃｃが０Ｖのとき，ＰＭＯＳ３３はＭＯＳダイオード接続された状態になり，ＭＯＳ容量コンデンサＮＭＯＳ３４のゲートに充電されていた電荷が該ＰＭＯＳ３３を介して放電される。よって，ノードＮ３０の電圧は，ＰＭＯＳ３３の閾値電圧Ｖｔ３２以下になる。この状態から，図１２（ａ）のように電源電圧Ｖｃｃが上昇すると，インバータ３５は“Ｈ”レベルを出力するが，その電圧は，図１２（ｃ）のように電源電位Ｖｃｃとともに上昇する。インバータ３６は“Ｌ”レベルを出力して電源電圧検知回路１０内のＰＭＯＳ１１及びＮＭＯＳ１４のゲートへ入力している。よってＮＭＯＳ１４はオフしている。
【００９４】
電源電位Ｖｃｃが閾値電圧Ｖｔ３３とＰＭＯＳ１１の閾値電圧Ｖｔ１１との合計（Ｖｔ３３＋Ｖｔ１１）以上になると，ＰＭＯＳ３３はオフし，ＰＭＯＳ１１はオン可能状態になる。ここで，ＰＭＯＳ１２の閾値電圧Ｖｔ１２を合計（Ｖｔ３３＋Ｖｔ１ｌ）より大きく設定しておけば，ＰＭＯＳ１１のドレインの電圧は，該ドレインに直列に接続されたＰＭＯＳ１２の閾値電圧Ｖｔ１２で構成されるＭＯＳダイオード電圧Ｖｔ１２によってクランプされた状態のままである。よって，ノードＮ１０の電圧は，ほぼ電源電位Ｖｃｃの上昇に伴った電圧になり，ＰＭＯＳ３２のゲートの電圧もほぼ電源電圧Ｖｃｃと等しく，該ＰＭＯＳ３２はオフのままである。
【００９５】
このＰＭＯＳ３２のゲートの電位がほぼ電源電位Ｖｃｃと等しくＰＭＯＳ３２がオフ状態時にＰＭＯＳ３２において例えオフリーク電流が流れたとしても，ノードＮ１０の電圧はほぼ電源電位Ｖｃｃの上昇に伴った電圧となっているため，図１２（ｂ）のようにオフリーク電流コンデンサ充電遮断回路２０のノードＮ２０は“Ｌ”状態を維持しノードＮ２１は電源電位Ｖｃｃとともに上昇する“Ｈ”レベルを出力する。従ってＰＭＯＳ３２のオフリーク電流のＭＯＳ容量コンデンサＮＭＯＳ３４の充電を遮断するＮＭＯＳ２５はオン状態であるため，図１２（ｅ）のように，ＰＭＯＳ３２のオフリーク電流はすべてＮＭＯＳ２５に流れ込み，ＭＯＳ容量コンデンサＮＭＯＳ３４のゲート電圧はＰＭＯＳ３２のオフリーク電流で充電されることなく図１２（ｃ）のようにＮ３０はインバータ３５は“Ｈ”レベルを反転させない低電圧を維持しつづける。
【００９６】
電源電圧Ｖｃｃが上昇して閾値電圧Ｖｔ１２とＰＭＯＳ３１の閾値電圧Ｖｔ３１の合計の電圧（Ｖｔ１２＋Ｖｔ３１）以上になると，ＰＭＯＳ３２のソース，ゲート間には電圧（Ｖｃｃ−Ｖｔ１２＋Ｖｔ３１）が印加される。さらに，電源電圧Ｖｃｃが上昇し，その値が各閾値電圧Ｖｔ１２，Ｖｔ３１とＰＭＯＳ３２の閾値Ｖｔ３２の合計（Ｖｔ１２＋Ｖｔ３１＋Ｖｔ３２）以上になると，ＰＭＯＳ３２は完全にオンする。
【００９７】
その一方，ノードＮ１０の電源電圧Ｖｃｃに対する相対値は電源電圧Ｖｃｃの上昇に伴い下がるため，図１２（ｂ）のようにオフリーク電流コンデンサ充電遮断回路２０のノードＮ２０の電位は電源電圧Ｖｃｃの上昇に伴い上昇を始め，ノードＮ２１の電位は低下し始める。そのためＮＭＯＳ２５はオフし始め図１２（ｅ）のようにＮＭＯＳ２。５に流れる電流は減少し，電源電圧Ｖｃｃの上昇によってついにはＮＭＯＳ２５は完全にオフ状態になる。この状態で，ＰＭＯＳ３２がオンすると，ＰＭＯＳ３２が導通して図１２（ｆ）のような電流を流し，ＭＯＳ容量コンデンサＮＭＯＳ３４のゲート容量で決まる時定数の早さで上昇する。ノードＮ３０の電圧が，インバータ３５の閾値に達すると，インバータ３５の出力値は，図１２（ｃ）のように，“Ｈ”から“Ｌ”に変化し，該インバータ３５の出力値の“Ｈ”が上昇することで開始されたワンショットパルスの出力が，インバータ３５の出力値が“Ｌ”に変化することで終了する。
【００９８】
インバータ３５の出力値が“Ｌ”に変化することによりインバータ３６の出力値が“Ｈ”に変化するため，ＰＭＯＳ１１がオフしＮＭＯＳ１４がオンする。ＮＭＯＳ１４がオンすることで，ノードＮ１０の電圧は“Ｌ”にクランプされる。このノードＮ１０の電圧が“Ｌ”にクランプされることにより，ＰＭＯＳ３１がオンし続け，ノードＮ３０のレベルは“Ｈ”レベルのまま維持される。
【００９９】
以上のように，この第４の実施の形態のパワーオンリセット回路は，電源電位ＶｃｃとグランドＧＮＤ間で直列に接続されたＰＭＯＳ１１，ＰＭＯＳ１２を有する電源電圧検知回路１０とコンデンサ充電時定数回路３０とインバータ３５とワンショットパルス出力後に電源電圧検知回路１０動作をクランプさせるための出力回路３５出力の反転信号を出力するインバータ３６とを備え，電源電位Ｖｃｃが，電圧（Ｖｔ１２＋Ｖｔ３１＋Ｖｔ３２）以上になったときに該コンデンサ充電時定数回路３０内のＭＯＳ容量コンデンサＮＭＯＳ３４のゲートへの充電を開始させるようにしたので，電源電圧Ｖｃｃの立ち上がりが遅い場合でもインバータ３５の出力する電源投入直後の“Ｈ”から始まり“Ｌ”になって終了するワンショットのパワーオンリセットパルスを必ず発生できる。また，ＰＭＯＳ１１はパルスが発生した後にオフになるので，それ以降の無駄な消費電流はなくなる。その上，オフリーク電流コンデンサ充電遮断回路２０を設けてＰＭＯＳ３２のオフ時におけるＰＭＯＳ３２リーク電流によるＭＯＳ容量コンデンサＮＭＯＳ３４のゲートへの充電を遮断したため，ＭＯＳ（高温時）オフリーク電流が増加傾向にある微細ＭＯＳ素子使用によって生じるワンショットパルスを出力しないという問題点は発生しない。
【０１００】
さらに，この第４の実施の形態のパワーオンリセット回路は第２の実施の形態と同様に，第１の実施の形態及び第３の実施の形態よりも長時間のワンショットパルスを発生させたい場合に有効である。すなわち，ＰＭＯＳ３２と電源電位Ｖｃｃとの間にＰＭＯＳ３１を設けたので，ＭＯＳ容量コンデンサＮＭＯＳ３４のゲートへの充電が進んでノードＮ３０の電圧が上昇すると，ＰＭＯＳ３２の動作領域が飽和領域から非飽和領域へと変化し，該ＰＭＯＳ３２のドレインとソースに流れる電流が減少する。すなわちＭＯＳ容量コンデンサＮＭＯＳ３４のゲートへの充電スピードが低下する。よって，インバータ３５の閾値電圧を，ＰＭＯＳ３２が非飽和領域で動作する電圧よりも高く設定しておけば，ＭＯＳ容量コンデンサＮＭＯＳのゲート面積を大きくして容量値を大きくせずとも，長時間のワンショットパルスを発生させることができる。
【０１０１】
さらに，この第４の実施の形態のパワーオンリセット回路は第３の実施の形態と同様に，第２の実施の形態よりも電源ノイズが著しい場合におけるワンショットパルス出力後の無駄な消費電流をなくしたい場合に有効である。すなわち，第１の実施の形態では電源ノイズが著しい場合は，その電源ノイズが電源電圧検知回路１０内のＰＭＯＳ１１のドレインに直接入力されるとともにコンデンサ充電時定数回路３０のＰＭＯＳ３１及びＰＭＯＳ３２とＭＯＳ容量コンデンサＮＭＯＳ３４とで構成されてしまう１次ローパスフィルタを介した１次電源ノイズがＰＭＯＳ１１のゲートに入力される。そのため，ＰＭＯＳ１１のドレイン及びゲートに入力される電源ノイズは同相でなくなり位相差をもつために，高周波電源ノイズの場合にはＰＭＯＳ１１に電流が流れ無駄な消費電流が発生する恐れがある。しかし第３の実施の形態のパワーオンリセット回路では，ワンショットパルス出力後の電源電圧検知回路１０内のＰＭＯＳ１１のゲートはインバータ３６出力“Ｈ”電源電圧であるためＰＭＯＳ１１のドレイン及びゲートに入力される電源ノイズは同相を保つことができる。よって電源ノイズが著しい場合でもワンショットパルス出力後の無駄な消費電流をなくすことが可能となる。
【０１０２】
（第５の実施の形態）
図５に，本発明の第５の実施の形態の回路図を示す。このパワーオンリセット回路は，電源電圧検知回路１０とオフリーク電流コンデンサ充電遮断回路２０とコンデンサ充電１は定数回路３０と出力回路３５とを備えている。
電源電圧検知回路１０は，グランドＧＮＤにソースが接続された遮断手段であるＮＭＯＳ１１と，該ＮＭＯＳ１１のドレインと電源電位Ｖｃｃとの間に直列に接続された電圧検知手段である整流素子を形成するＮＭＯＳ１２及びＮＭＯＳ１３とを備えている。電位ＶｃｃとグランドＧＮＤとの電位差が，供給された電源電圧Ｖｃｃを示している。ＮＭＯＳ１２のドレインにＮＭＯＳ１３のソースに接続されるとともに該ＮＭＯＳ１２のゲートに接続されている。ＮＭＯＳ１１のドレインとＮＭＯＳ１２のソースとの接続ノードＮ１０が，この電源電圧検知回路１０の出力端子になっている。
【０１０３】
コンデンサ充電時定数回路３０は，ノードＮ１０がゲートに接続されるとともにソースがグランドＧＮＤに接続された導通手段であるＮＭＯＳ３１と，ゲートがグランドＧＮＤに接続された放電手段であるＮＭＯＳ３２とを備えている。ＮＭＯＳ３１のドレインにＮＭＯＳ３２のソースが接続されるとともに，ＭＯＳ容量コンデンサＰＭＯＳ３３のゲートに接続されている。ＮＭＯＳ３２のドレインとＰＭＯＳ３３のソース及びドレインとは，電源電位Ｖｃｃに共通に接続されている。ＮＭＯＳ３２のゲートはグランドＧＮＤに接続されている。これらＮＭＯＳ３１のドレインとＮＭＯＳ３２のソースとＰＭＯＳ３３のゲートの接続点がノードＮ３０であり，コンデンサ充電時定数回路３０の出力端子になって該ＮＭＯＳ１１のゲートに接続されるとともにインバータ３５の入力端子に接続されている。
【０１０４】
オフリーク電流コンデンサ充電遮断回路２０は，ノードＮ１０がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続されたＰＭＯＳ２１と，ノードＮ１０がゲートに接続されるとともにソースがグランドＧＮＤに接続されたＮＭＯＳ２２と，ＰＭＯＳ２１のドレインとＮＭＯＳ２２のドレインとの接続点ノードＮ２０がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続されたＰＭＯＳ２３と，ノードＮ２０がゲートに接続されるとともにソースがグランドＧＮＤに接続されたＮＭＯＳ２４と，ＰＭＯＳ２３のドレインとＮＭＯＳ２４のドレインとの接続点ノードＮ２１がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続されるとともにドレインがノードＮ３０に接続されＮＭＯＳ３１のオフリーク電流によるＭＯＳ容量コンデンサＰＭＯＳ３３の充電を遮断するＰＭＯＳ２５とを備えている。
【０１０５】
インバータ３５は，電源電圧検知回路１０，オフリーク電流コンデンサ充電遮断回路２０及びコンデンサ充電時定数回路３０と同様に，電源電圧Ｖｃｃで駆動され，該インバータ３５の出力端子から，ワンショットパルスが出力される構成になっている。
【０１０６】
図１３（ａ）〜（ｆ）は，図５の動作を示す波形図であり，この図１３（ａ）〜（ｆ）を参照しつつ，図５のパワーオンリセット回路の動作を説明する。
電源電位Ｖｃｃが０Ｖのとき，ＮＭＯＳ３２はＭＯＳダイオード接続された状態になり，ＭＯＳ容量コンデンサＰＭＯＳ３３のゲートに充電されていた電荷が該ＮＭＯＳ３２を介して放電される。よって，ノードＮ３０の電源電位Ｖｃｃに対する電圧差は，ＮＭＯＳ３２の閾値電圧Ｖｔ３２以下になり，帰還電圧としてＮＭＯＳ１１のゲートに与えられている。この状態から，図１３（ａ）のように電源電圧Ｖｃｃが上昇しても，インバータ３５は“Ｌ”レベルを出力したままである。電源電位Ｖｃｃが閾値電圧Ｖｔ３２とＮＭＯＳ１１の閾値電圧Ｖｔ１１との合計（Ｖｔ３２＋Ｖｔ１１）以上になると，ＮＭＯＳ３２はオフし，ＮＭＯＳ１１はオン可能状態になる。ここで，ＮＭＯＳ１２，１３の閾値電圧Ｖｔ１２，Ｖｔ１３の合計（Ｖｔ１２＋Ｖｔ１３）を合計（Ｖｔ３２＋Ｖｔ１１）より大きく設定しておけば，ＮＭＯＳ１１のドレインの電源電位Ｖｃｃに対する電圧差は，該ドレインに直列に接続された２個のＮＭＯＳ１２，１３の閾値電圧Ｖｔ１２，Ｖｔ１３で構成されるＭＯＳダイオード電圧（Ｖｔ１２＋Ｖｔ１３）によってクランプされた状態のままである。つまり，各ＮＭＯＳ１２，１３がオンせず，ノードＮ１０の電圧は，ほぼグランドＧＮＤ電圧になる。この状態は，電源電圧Ｖｃｃが（Ｖｔ３２＋Ｖｔｌ１）以上になってから（Ｖｔ１２＋Ｖｔ１３）以上になるまで続く。よって，ＮＭＯＳ３１のゲートの電位もほぼグランドＧＮＤと等しく，ＮＭＯＳ３１はオフのままである。
【０１０７】
このＮＭＯＳ３１のゲートの電位がほぼグランドＧＮＤと等しくＮＭＯＳ３１がオフ状態時にＮＭＯＳ３１において例えオフリーク電流が流れたとしても，ノードＮ１０の電圧はほぼグランドＧＮＤ電圧となっているため，図１３（ｂ）のようにオフリーク電流コンデンサ充電遮断回路２０のノードＮ２０は電源電位Ｖｃｃとともに上昇する“Ｈ”状態を維持しノードＮ２１はグランドＧＮＤ“Ｌ”レベルを出力する。従ってＮＭＯＳ３１のオフリーク電流のＭＯＳ容量コンデンサＰＭＯＳ３３の充電を遮断するＰＭＯＳ２５はオン状態であるため，図１３（ｅ）のように，ＮＭＯＳ３１のオフリーク電流はすべてＰＭＯＳ２５に流れ込み，ＭＯＳ容量コンデンサＰＭＯＳ３３のゲート電圧はＮＭＯＳ３１のオフリーク電流で充電されることなく図１３（ｃ）のようにＮ３０はインバータ３５は“Ｌ”レベルを反転させない電源電位Ｖｃｃとともに上昇する“Ｈ”状態を維持しつづける。
【０１０８】
電源電圧Ｖｃｃが上昇して電圧（Ｖｔ１２＋Ｖｔ１３）以上になると，ＮＭＯＳ１２，１３がオンしてＮＭＯＳ１１には電流が流れる。これにより，図１３（ａ）のようにノードＮ１０の電源電位Ｖｃｃとの差電圧は電圧（Ｖｔ１２＋Ｖｔ１３）のほぼ一定電圧にクランプされるため，ＮＭＯＳ３１のソース・ゲート間には電圧（Ｖｃｃ−（Ｖｔ１２＋Ｖｔ１３））が印加される。さらに，電源電圧Ｖｃｃが上昇し，その値が各閾値電圧Ｖｔ１２，Ｖｔ１３とＮＭＯＳ３１の閾値Ｖｔ３１の合計（Ｖｔ１２＋Ｖｔ１３＋Ｖｔ３１）以上になると，ＮＭＯＳ３１は完全にオンする。
【０１０９】
その一方，ノードＮ１０の電源電圧Ｖｃｃに対する相対値は電源電圧Ｖｃｃの上昇に伴い上がるため，図１３（ｂ）のようにオフリーク電流コンデンサ充電遮断回路２０のノードＮ２０の電位は電源電圧Ｖｃｃの上昇に伴い下降を始め，ノードＮ２１の電位は上昇し始める。そのためＰＭＯＳ２５はオフし始め図１３（ｅ）のようにＰＭＯＳ２５に流れる電流は減少し，電源電圧Ｖｃｃの上昇によってついにはＰＭＯＳ２５は完全にオフ状態になる。この状態で，ＮＭＯＳ３１がオンすると，ＮＭＯＳ３１が導通して図１３（ｆ）のような電流を流し，ＭＯＳ容量コンデンサＰＭＯＳ３３のゲート容量で決まる時定数の早さで下降する。ノードＮ３０の電圧が，インバータ３５の閾値に達すると，インバータ３５の出力値は，図１３（ｃ）のように，“Ｌ”から“Ｈ”に変化し，該インバータ３５の出力値の“Ｌ”で開始されたワンショットパルスの出力が，インバータ３５の出力値が“Ｈ”に変化することで終了する。ＭＯＳ容量コンデンサＰＭＯＳ３３のゲート容量の充電が進行してノードＮ３０の電圧がさらに下降すると，ＮＭＯＳ１１のゲート電位が下降してそのゲート・ソース間電圧が小さくなり，最終的にＮＭＯＳ１１は，図１３（ｄ）のようにオフする。ＮＭＯＳ１１がオフすることで，ノードＮ１０の電圧も上昇する。このノードＮ１０の電圧の上昇に伴って，ＮＭＯＳ３１がオンし続け，ノードＮ３０のレベルは“Ｌ”レベルのまま維持される。
【０１１０】
以上のように，この第５の実施の形態のパワーオンリセット回路は，電源電位ＶｃｃとグランドＧＮＤ間で直列に接続されたＮＭＯＳ１１〜ＮＭＯＳ１３を有する電源電圧検知回路１０とコンデンサ充電時定数回路３０とインバータ３５とを備え，電源電位Ｖｃｃが，電圧（Ｖｔ１２＋Ｖｔ１３＋Ｖｔ３１）以上になったときに該コンデンサ充電時定数回路３０内のＭＯＳ容量コンデンサＰＭＯＳ３３のゲートへの充電を開始させるようにしたので，電源電圧Ｖｃｃの立ち上がりが遅い場合でもインバータ３５の出力する電源投入直後の“Ｌ”から始まり“Ｈ”になって終了するワンショットのパワーオンリセットパルスを必ず発生できる。また，ＮＭＯＳ１１はパルスが発生した後に最終的にオフになるので，それ以降の無駄な消費電流はなくなる。その上，オフリーク電流コンデンサ充電遮断回路２０を設けてＮＭＯＳ３１のオフ時におけるＮＭＯＳ３１リーク電流によるＭＯＳ容量コンデンサＰＭＯＳ３３のゲートへの充電を遮断したため，ＭＯＳ（高温時）オフリーク電流が増加傾向にある微細ＭＯＳ素子使用によって生じるワンショットパルスを出力しないという問題点は発生しない。
【０１１１】
第１の実施の形態のパワーオンリセット回路は電源投入直後の“Ｈ”から始まり“Ｌ”になって終了するワンショットのパワーオンリセットパルスを発生したが，この第５の実施の形態のパワーオンリセット回路は電源投入直後の“Ｌ”から始まり“Ｈ”になって終了するワンショットのパワーオンリセットパルスを発生する。よって“Ｌ”アクティブパワーオンリセットパルスが必要な場合には，第１の実施の形態のパワーオンリセット回路出力にインバータを設ける必要があるが，この第５の実施の形態のパワーオンリセット回路ではその必要がなくなる効果がある。
【０１１２】
（第６の実施の形態）
図６に，本発明の第６の実施の形態の回路図を示す。このパワーオンリセット回路は，第５の実施の形態とは異なる構成の電源電圧検知回路１０及びコンデンサ充電時定数回路３０とオフリーク電流コンデンサ充電遮断回路２０と出力回路３５とを備えている。
【０１１３】
電源電圧検知回路１０は，グランドＧＮＤにソースが接続された遮断手段であるＮＭＯＳ１１と，該ＮＭＯＳ１１のドレインと電源電位Ｖｃｃとの間に接続された整流素子を形成するＮＭＯＳ１２とを備えている。ＮＭＯＳ１２のソースはＰＭＯＳ１１のドレインに接続され，該ＮＭＯＳ１２のドレイン及びゲートが，電源電位Ｖｃｃに接続されている。ＮＭＯＳ１１のドレインとＮＭＯＳ１２のソースとの接続ノードＮ１０が，この電源電圧検知回路１０の出力端子になっている。
【０１１４】
コンデンサ充電時定数回路３０は，グランドＧＮＤにソースが接続された整流素子を形成するＮＭＯＳ３１と，該ＮＭＯＳ３１のドレイン及びゲートにソースが接続され，ノードＮ１０にゲートが接続された導通手段であるＮＭＯＳ３２と，ゲートがグランドＧＮＤに接続された放電手段であるＮＭＯＳ３３とを備えている。ＮＭＯＳ３３のソースは，ＮＭＯＳ３２のドレインに接続され，該ＮＭＯＳ３３のドレインが，電源電位Ｖｃｃに接続されている。ＮＭＯＳ３２のドレインと電源電位Ｖｃｃとの間には，充電用ＭＯＳ容量コンデンサＰＭＯＳ３４が接続されている。ＮＭＯＳ３２のドレイン，ＮＭＯＳ３３のソース及びＭＯＳ容量コンデンサＰＭＯＳ３４のゲートの接続ノードＮ３０がこのコンデンサ充電時定数回路３０の出力端子となり，該ＮＭＯＳ１１のゲートに接続されるとともにインバータ３５の入力端子に接続されている。
【０１１５】
オフリーク電流コンデンサ充電遮断回路２０は，ノードＮ１０がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続されたＰＭＯＳ２１と，ノードＮ１０がゲートに接続されるとともにソースがグランドＧＮＤに接続されたＮＭＯＳ２２と，ＰＭＯＳ２１のドレインとＮＭＯＳ２２のドレインとの接続点ノードＮ２０がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続されたＰＭＯＳ２３と，ノードＮ２０がゲートに接続されるとともにソースがグランドＧＮＤに接続されたＮＭＯＳ２４と，ＰＭＯＳ２３のドレインとＮＭＯＳ２４のドレインとの接続点ノードＮ２１がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続されるとともにドレインがノードＮ３０に接続されＮＭＯＳ３１のオフリーク電流によるＭＯＳ容量コンデンサＰＭＯＳ３３の充電を遮断するＰＭＯＳ２５とを備えている。
【０１１６】
インバータ３５は，電源電圧検知回路１０，オフリーク電流コンデンサ充電遮断回路２０及びコンデンサ充電時定数回路３０と同様に，電源電圧Ｖｃｃで駆動され，該インバータ３５の出力端子から，ワンショットパルスが出力される構成になっている。
【０１１７】
図１４（ａ）〜（ｆ）は，図６の動作を示す波形図であり，この図１４（ａ）〜（ｆ）を参照しつつ，図６のパワーオンリセット回路の動作を説明する。
電源電位Ｖｃｃが０Ｖのとき，ＮＭＯＳ３３はＭＯＳダイオード接続された状態になり，ＭＯＳ容量コンデンサＰＭＯＳ３４のゲートに充電されていた電荷が該ＮＭＯＳ３３を介して放電される。よって，ノードＮ３０の電源電位Ｖｃｃに対する電圧は，ＮＭＯＳ３３の閾値電圧Ｖｔ３２以下になり，帰還電圧としてＮＭＯＳ１１のゲートに与えられている。この状態から，図１４（ａ）のように電源電圧Ｖｃｃが上昇しても，インバータ３５は“Ｌ”レベルを出力したままである。電源電位Ｖｃｃが閾値電圧Ｖｔ３３とＮＭＯＳ１１の閾値電圧Ｖｔ１１との合計（Ｖｔ３３＋Ｖｔ１１）以上になると，ＮＭＯＳ３３はオフし，ＮＭＯＳ１１はオン可能状態になる。ここで，ＮＭＯＳ１２の閾値電圧Ｖｔ１２を合計（Ｖｔ３３＋Ｖｔ１１）より大きく設定しておけば，ＮＭＯＳ１１のドレインの電源電位Ｖｃｃに対する差電圧は，該ドレインに直列に接続されたＮＭＯＳ１２の閾値電圧Ｖｔ１２で構成されるＭＯＳダイオード電圧Ｖｔ１２によってクランプされた状態のままである。よって，ノードＮ１０の電圧は，ほぼグランドＧＮＤ電圧になり，ＮＭＯＳ３２のゲートの電圧もほぼグランドＧＮＤと等しく，該ＮＭＯＳ３２はオフのままである。
【０１１８】
このＮＭＯＳ３２のゲートの電位がほぼグランドＧＮＤと等しくＮＭＯＳ３２がオフ状態時にＮＭＯＳ３２において例えオフリーク電流が流れたとしても，ノードＮ１０の電圧はほぼグランドＧＮＤ電圧となっているため，図１４（ｂ）のようにオフリーク電流コンデンサ充電遮断回路２０のノードＮ２０は電源電位Ｖｃｃとともに上昇する“Ｈ”状態を維持しノードＮ２１はグランドＧＮＤ“Ｌ”レベルを出力する。従ってＮＭＯＳ３２のオフリーク電流のＭＯＳ容量コンデンサＰＭＯＳ３４の充電を遮断するＰＭＯＳ２５はオン状態であるため，図１４（ｅ）のように，ＮＭＯＳ３２のオフリーク電流はすべてＰＭＯＳ２５に流れ込み，ＭＯＳ容量コンデンサＰＭＯＳ３４のゲート電圧はＮＭＯＳ３２のオフリーク電流で充電されることなく図１４（ｃ）のようにＮ３０はインバータ３５は“Ｌ”レベルを反転させない電源電位Ｖｃｃとともに上昇する“Ｈ”状態を維持しつづける。
【０１１９】
電源電圧Ｖｃｃが上昇して閾値電圧Ｖｔ１２とＮＭＯＳ３１の閾値電圧Ｖｔ３１の合計の電圧（Ｖｔ１２＋Ｖｔ３１）以上になると，ＮＭＯＳ３２のソース，ゲート間には電圧（Ｖｃｃ−Ｖｔ１２＋Ｖｔ３１）が印加される。さらに，電源電圧Ｖｃｃが上昇し，その値が各閾値電圧Ｖｔ１２，Ｖｔ３１とＰＭＯＳ３２の閾値Ｖｔ３２の合計（Ｖｔ１２＋Ｖｔ３１＋Ｖｔ３２）以上になると，ＮＭＯＳ３２は完全にオンする。
【０１２０】
その一方，ノードＮ１０の電源電圧Ｖｃｃに対する相対値は電源電圧Ｖｃｃの上昇に伴い上がるため，図１４（ｂ）のようにオフリーク電流コンデンサ充電遮断回路２０のノードＮ２０の電位は電源電圧Ｖｃｃの上昇に伴い下降を始め，ノードＮ２１の電位は上昇し始める。そのためＰＭＯＳ２５はオフし始め図１４（ｅ）のようにＰＭＯＳ２５に流れる電流は減少し，電源電圧Ｖｃｃの上昇によってついにはＰＭＯＳ２５は完全にオフ状態になる。この状態で，ＮＭＯＳ３２がオンすると，ＮＭＯＳ３２が導通して図１４（ｆ）のような電流を流し，ＭＯＳ容量コンデンサＰＭＯＳ３４のゲート容量で決まる時定数の早さで下降する。ノードＮ３０の電圧が，インバータ３５の閾値に達すると，インバータ３５の出力値は，図１４（ｃ）のように，“Ｌ”から“Ｈ”に変化し，該インバータ３５の出力値の“Ｌ”で開始されたワンショットパルスの出力が，インバータ３５の出力値が“Ｈ”に変化することで終了する。ＭＯＳ容量コンデンサＰＭＯＳ３４のゲート容量の充電が進行してノードＮ３０の電圧がさらに下降すると，ＮＭＯＳ１１のゲート電位が下降してそのゲート・ソース間電圧が小さくなり，最終的にＮＭＯＳ１１は，図１４（ｄ）のようにオフする。ＮＭＯＳ１１がオフすることで，ノードＮ１０の電圧は上昇する。このノードＮ１０の電圧の上昇に伴って，ＮＭＯＳ３２がオンし続け，ノードＮ３０のレベルは“Ｌ”レベルのまま維持される。
【０１２１】
以上のように，この第６の実施の形態のパワーオンリセット回路は，電源電位ＶｃｃとグランドＧＮＤ間で直列に接続されたＮＭＯＳ１１，ＮＭＯＳ１２を有する電源電圧検知回路１０とコンデンサ充電時定数回路３０とインバータ３５とを備え，電源電位Ｖｃｃが，電圧（Ｖｔ１２＋Ｖｔ３１＋Ｖｔ３２）以上になったときに該コンデンサ充電時定数回路３０内のＭＯＳ容量コンデンサＰＭＯＳ３４のゲートへの充電を開始させるようにしたので，電源電圧Ｖｃｃの立ち上がりが遅い場合でもインバータ３５の出力する電源投入直後の“Ｌ”から始まり“Ｈ”になって終了するワンショットのパワーオンリセットパルスを必ず発生できる。また，ＮＭＯＳ１１はパルスが発生した後に最終的にオフになるので，それ以降の無駄な消費電流はなくなる。その上，オフリーク電流コンデンサ充電遮断回路２０を設けてＮＭＯＳ３２のオフ時におけるＮＭＯＳ３２リーク電流によるＭＯＳ容量コンデンサＰＭＯＳ３４のゲートへの充電を遮断したため，ＭＯＳ（高温時）オフリーク電流が増加傾向にある微細ＭＯＳ素子使用によって生じるワンショットパルスを出力しないという問題点は発生しない。
【０１２２】
さらに，この第６の実施の形態のパワーオンリセット回路は，第５の実施の形態よりも長時間のワンショットパルスを発生させたい場合に有効である。すなわち，ＮＭＯＳ３２とグランドＧＮＤとの間にＮＭＯＳ３１を設けたので，ＭＯＳ容量コンデンサＰＭＯＳ３４のゲートへの充電が進んでノードＮ３０の電圧が低下すると，ＮＭＯＳ３２の動作領域が飽和領域から非飽和領域へと変化し，該ＮＭＯＳ３２のドレインとソースに流れる電流が減少する。すなわちＭＯＳ容量コンデンサＰＭＯＳ３４のゲートへの充電スピードが低下する。よって，インバ−タ３５の閾値電圧を，ＮＭＯＳ３２が非飽和領域で動作する電圧よりも高く設定しておけば，ＭＯＳ容量コンデンサＰＭＯＳのゲート面積を大きくして容量値を大きくせずとも，長時間のワンショットパルスを発生させることができる。
【０１２３】
第２の実施の形態のパワーオンリセット回路は電源投入直後の“Ｈ”から始まり“Ｌ”になって終了するワンショットのパワーオンリセットパルスを発生したが，この第６の実施の形態のパワーオンリセット回路は電源投入直後の“Ｌ”から始まり“Ｈ”になって終了するワンショットのパワーオンリセットパルスを発生する。よって“Ｌ”アクティブパワーオンリセットパルスが必要な場合には，第１の実施の形態のパワーオンリセット回路出力にインバータを設ける必要があるが，この第５の実施の形態のパワーオンリセット回路ではその必要がなくなる効果がある。
【０１２４】
（第７の実施の形態）
図７に，本発明の第７の実施の形態の回路図を示す。このパワーオンリセット回路は，電源電圧検知回路１０と，オフリーク電流コンデンサ充電遮断回路２０と，コンデンサ充電時定数回路３０と，出力回路３５と，ワンショットパルス出方後に電源電圧検知回路１０動作をクランプさせるための出力回路３５出力の反転信号を出力するインバータ３６とを備えている。
【０１２５】
電源電圧検知回路１０は，グランドＧＮＤにソースが接続された遮断手段であるＮＭＯＳ１１と，該ＮＭＯＳ１１のドレインと電源電位Ｖｃｃとの間に直列に接続された電圧検知手段である整流素子を形成するＮＭＯＳ１２及びＮＭＯＳ１３と，該ＮＭＯＳ１１のドレインと電源電位Ｖｃｃとの間にワンショットパルスが出力された後に電源電圧検知回路１０の出力を電源電位Ｖｃｃレベル“Ｈ”に固定するためのＰＭＯＳ１４とを備えている。ＮＭＯＳ１１のドレインにＮＭＯＳ１２のソースに接続されるとともに該ＮＭＯＳ１２のゲートに接続されている。ＮＭＯＳ１１のドレインとＮＭＯＳ１２のソースとの接続ノードＮ１０が，この電源電圧検知回路１０の出力端子になっている。
【０１２６】
コンデンサ充電時定数回路３０は，ノードＮ１０がゲートに接続されるとともにソースがグランドＧＮＤに接続された導通手段であるＮＭＯＳ３１と，ゲートがグランドＧＮＤに接続された放電手段であるＮＭＯＳ３２とを備えている。ＮＭＯＳ３１のドレインにＮＭＯＳ３２のソースが接続されるとともに，ＭＯＳ容量コンデンサＰＭＯＳ３３のゲートに接続されている。ＮＭＯＳ３２のドレインとＰＭＯＳ３３のソース及びドレインとは，電源電位Ｖｃｃに共通に接続されている。ＮＭＯＳ３２のゲートはグランドＧＮＤに接続されている。これらＮＭＯＳ３１のドレインとＮＭＯＳ３２のソースとＰＭＯＳ３３のゲートの接続点がノードＮ３０であり，コンデンサ充電時定数回路３０の出力端子になって該ＮＭＯＳ１１のゲートに接続されるとともにインバータ３５の入力端子に接続されている。
【０１２７】
オフリーク電流コンデンサ充電遮断回路２０は，ノードＮ１０がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続されたＰＭＯＳ２１と，ノードＮ１０がゲートに接続されるとともにソースがグランドＧＮＤに接続されたＮＭＯＳ２２と，ＰＭＯＳ２１のドレインとＮＭＯＳ２２のドレインとの接続点ノードＮ２０がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続されたＰＭＯＳ２３と，ノードＮ２０がゲートに接続されるとともにソースがグランドＧＮＤに接続されたＮＭＯＳ２４と，ＰＭＯＳ２３のドレインとＮＭＯＳ２４のドレインとの接続点ノードＮ２１がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続されるとともにドレインがノードＮ３０に接続されＮＭＯＳ３１のオフリーク電流によるＭＯＳ容量コンデンサＰＭＯＳ３３の充電を遮断するＰＭＯＳ２５とを備えている。
【０１２８】
インバータ３５は，電源電圧検知回路１０，オフリーク電流コンデンサ充電遮断回路２０及びコンデンサ充電時定数回路３０と同様に，電源電圧Ｖｃｃで駆動され，該インバータ３５の出力端子から，ワンショットパルスが出力される構成になっている。
【０１２９】
インバータ３６は，電源電圧検知回路１０，オフリーク電流コンデンサ充電遮断回路２０及びコンデンサ充電時定数回路３０と同様に，電源電圧Ｖｃｃで駆動され，該インバータ３５の出力反転信号を電源電圧検知回路１０内の該ＮＭＯＳ１１及びＰＭＯＳ１４のゲートに入力される構成になっている。
【０１３０】
図１５（ａ）〜（ｆ）は，図７の動作を示す波形図であり，この図１５（ａ）〜（ｆ）を参照しつつ，図７のパワーオンリセット回路の動作を説明する。
電源電位Ｖｃｃが０Ｖのとき，ＮＭＯＳ３２はＭＯＳダイオード接続された状態になり，ＭＯＳ容量コンデンサＰＭＯＳ３３のゲートに充電されていた電荷が該ＮＭＯＳ３２を介して放電される。よって，ノードＮ３０の電源電位Ｖｃｃに対する電圧差は，ＮＭＯＳ３２の閾値電圧Ｖｔ３２以下になる。この状態から，図１５（ａ）のように電源電圧Ｖｃｃが上昇しても，インバータ３５は“Ｌ”レベルを出力したままである。インバータ３６は電源電位Ｖｃｃとともに上昇する“Ｈ”レベルを出力して電源電圧検知回路１０内のＮＭＯＳ１１及びＰＭＯＳ１４のゲートへ入力している。よってＰＭＯＳ１４はオフしている電源電位Ｖｃｃが閾値電圧Ｖｔ３２とＮＭＯＳ１１の閾値電圧Ｖｔｌ１との合計（Ｖｔ３２＋Ｖｔ１１）以上になると，ＮＭＯＳ３２はオフし，ＮＭＯＳ１１はオン可能状態になる。ここで，ＮＭＯＳ１２，１３の閾値電圧Ｖｔ１２，Ｖｔ１３の合計（Ｖｔ１２＋Ｖｔ１３）を合計（Ｖｔ３２＋Ｖｔ１１）より大きく設定しておけば，ＮＭＯＳ１１のドレインの電源電位Ｖｃｃに対する電圧差は，該ドレインに直列に接続された２個のＮＭＯＳ１２，１３の閾値電圧Ｖｔ１２，Ｖｔ１３で構成されるＭＯＳダイオード電圧（Ｖｔ１２＋Ｖｔ１３）によってクランプされた状態のままである。つまり，各ＮＭＯＳ１２，１３がオンせず，ノードＮ１０の電圧は，ほぼグランドＧＮＤ電圧になる。この状態は，電源電圧Ｖｃｃが（Ｖｔ  ３２＋Ｖｔ１１）以上になってから（Ｖｔ１２＋Ｖｔ１３）以上になるまで続く。よって，ＮＭＯＳ３１のゲートの電位もほぼグランドＧＮＤと等しく，ＮＭＯＳ３１はオフのままである。
【０１３１】
このＮＭＯＳ３１のゲートの電位がほぼグランドＧＮＤと等しくＮＭＯＳ３１がオフ状態時にＮＭＯＳ３１において例えオフリーク電流が流れたとしても，ノードＮ１０の電圧はほぼグランドＧＮＤ電圧となっているため，図１５（ｂ）のようにオフリーク電流コンデンサ充電遮断回路２０のノードＮ２０は電源電位Ｖｃｃとともに上昇する“Ｈ”状態を維持しノードＮ２１はグランドＧＮＤ“Ｌ”レベルを出力する。従ってＮＭＯＳ３１のオフリーク電流のＭＯＳ容量コンデンサＰＭＯＳ３，３の充電を遮断するＰＭＯＳ２５はオン状態であるため，図１５（ｅ）のように，ＮＭＯＳ３１のオフリーク電流はすべてＰＭＯＳ２５に流れ込み，ＭＯＳ容量コンデンサＰＭＯＳ３３のゲート電圧はＮＭＯＳ３，１のオフリーク電流で充電されることなく図１５（ｃ）のようにＮ３０はインバータ３５は“Ｌ”レベルを反転させない電源電位Ｖｃｃとともに上昇する“Ｈ”状態を維持しつづける。
【０１３２】
電源電圧Ｖｃｃが上昇して電圧（Ｖｔ１２＋Ｖｔ１３）以上になると，ＮＭＯＳ１２，１３がオンしてＮＭＯＳ１１には電流が流れる。これにより，図１５（ａ）のようにノードＮ１０の電源電位Ｖｃｃとの差電圧は電圧（Ｖｔ１２＋Ｖｔ１３）のもまぼ一定電圧にクランプされるため，ＮＭＯＳ３１のソース，ゲート間には電圧（Ｖｃｃ−（Ｖｔ１２＋Ｖｔ１３））が印加される。さらに，電源電圧Ｖｃｃが上昇し，その値が各閾値電圧Ｖｔ１２，Ｖｔ１３とＮＭＯＳ３１の閾値Ｖｔ３１の合計（Ｖｔ１２＋Ｖｔ１３＋Ｖｔ３１）以上になると，ＮＭＯＳ３１は完全にオンする。
【０１３３】
その一方，ノードＮ１０の電源電圧Ｖｃｃに対する相対値は電源電圧Ｖｃｃの上昇に伴い上がるため，図１５（ｂ）のようにオフリーク電流コンデンサ充電遮断回路２０のノードＮ２０の電位は電源電圧Ｖｃｃの上昇に伴い下降を始め，ノードＮ２１の電位は上昇し始める。そのためＰＭＯＳ２５はオフし始め図１５（ｅ）のようにＰＭＯＳ２５に流れる電流は減少し，電源電圧Ｖｃｃの上昇によってついにはＰＭＯＳ２５は完全にオフ状態になる。この状態で，ＮＭＯＳ３１がオンすると，ＮＭＯＳ３１が導通して図１５（ｆ）のような電流を流し，ＭＯＳ容量コンデンサＰＭＯＳ３３のゲート容量で決まる時定数の早さで下降する。ノードＮ３０の電圧が，インバータ３５の閾値に達すると，インバータ３５の出力値は，図１５（ｃ）のように，“Ｌ”から“Ｈ”に変化し，該インバータ３５の出力値の“Ｌ”で開始されたワンショットパルスの出力が，インバータ３５の出力値が“Ｈ”に変化することで終了する。
【０１３４】
インバータ３５の出力値が“Ｈ”に変化することによりインバータ３６の出力値が“Ｌ”に変化するため，ＮＭＯＳ１１がオフしＰＭＯＳ１４がオンする。ＰＭＯＳ１４がオンすることで，ノードＮ１０の電圧は“Ｈ”にクランプされる。このノードＮ１０の電圧が“Ｈ”にクランプされることにより，ＮＭＯＳ３１がオンし続け，ノードＮ３０のレベルは“Ｌ”レベルのまま維持される。
【０１３５】
以上のように，この第７の実施の形態のパワーオンリセット回路は，電源電位ＶｃｃとグランドＧＮＤ間で直列に接続されたＮＭＯＳ１１〜ＮＭＯＳ１３を有する電源電圧検知回路１０とコンデンサ充電時定数回路３０とインバータ３５とワンショットパルス出力後に電源電圧検知回路１０動作をクランプさせるための出力回路３５出力の反転信号を出力するインバータ３６とを備え，電源電位Ｖｃｃが，電圧（Ｖｔ１２＋Ｖｔ１３＋Ｖｔ３１）以上になったときに該コンデンサ充電時定数回路３０内のＭＯＳ容量コンデンサＰＭＯＳ３３のゲートへの充電を開始させるようにしたので，電源電圧Ｖｃｃの立ち上がりが遅い場合でもインバータ３５の出力する電源投入直後の“Ｌ”から始まり“Ｈ”になって終了するワンショットのパワーオンリセットパルスを必ず発生できる。また，ＰＭＯＳ１１はパルスが発生した後にオフになるので，それ以降の無駄な消費電流はなくなる。その上，オフリーク電流コンデンサ充電遮断回路２０を設けてＮＭＯＳ３１のオフ時におけるＮＭＯＳ３１リーク電流によるＭＯＳ容量コンデンサＰＭＯＳ３３のゲートへの充電を遮断したため，ＭＯＳ（高温時）オフリーク電流が増加傾向にある微細ＭＯＳ素子使用によって生じるワンショットパルスを出力しない，という問題点は発生しない。
【０１３６】
さらに，この第７の実施の形態のパワーオンリセット回路は，第５の実施の形態よりもＧＮＤノイズが著しい場合におけるワンショットパルス出力後の無駄な消費電流をなくしたい場合に有効である。すなわち，第５の実施の形態ではＧＮＤノイズが著しい場合は，そのＧＮＤノイズが電源電圧検知回路１０内のＰＭＯＳ１１のソースに直接入力されるとともにコンデンサ充電時定数回路３０のＮＭＯＳ３１とＭＯＳ容量コンデンサＰＭＯＳ３３とで構成されてしまう１次ローパスフィルタを介した１次遅れＧＮＤノイズがＮＭＯＳ１１のゲートに入力される。そのため，ＮＭＯＳ１１のドレイン及びゲートに入力されるＧＮＤノイズは同相でなくなり位相差をもつために，高周波ＧＮＤノイズがある場合にはＮＭＯＳ１１に電流が流れ無駄な消費電流が発生する恐れがある。しかし第７の実施の形態のパワーオンリセット回路では，ワンショットパルス出力後の電源電圧検知回路１０内のＮＭＯＳ１１のゲートはインバータ３６出力“Ｌ”電源電圧であるためＮＭＯＳ１１のドレイン及びゲートに入力されるＧＮＤノイズは同相を保つことができる。よってＧＮＤノイズが著しい場合でもワンショットパルス出力後の無駄な消費電流をなくすことが可能となる。
【０１３７】
（第８の実施の形態）
図８に，本発明の第８の実施の形態の回路図を示す。このパワーオンリセット回路は，第７の実施の形態とは異なる構成の電源電圧検知回路１０及びコンデンサ充電時定数回路３０と，オフリーク電流コンデンサ充電遮断回路２０と，出力回路３５と，ワンショットパルス出力後に電級終電圧検知回路１０動作をクランプさせるための出力回路３５出力の反転信号を出力するインバータ３６とを備えている。
【０１３８】
電源電圧検知回路１０は，グランドＧＮＤにソースが接続された遮断手段であるＮＭＯＳ１１と，該ＮＭＯＳ１１のドレインと電減電位Ｖｃｃとの間に接続された整流素子を形成するＮＭＯＳ１２と，該ＮＭＯＳ１１のドレインとグランドＧＮＤとの間にワンショットパルスが出力された後に電源電圧検知回路１０の出力を電源電位Ｖｃｃレベル“Ｈ”に固定するためのＮＭＯＳ１４とを備えている。ＮＭＯＳ１２のソースはＰＭＯＳ１１のドレインに接続され，該ＮＭＯＳ１２のドレイン及びゲートが，電源電位Ｖｃｃに接続されている。ＮＭＯＳ１１のドレインとＮＭＯＳ１２のソースとの接続ノードＮ１０が，この電源電圧検知回路１０の出力端子になっている。
【０１３９】
コンデンサ充電時定数回路３０は，グランドＧＮＤにソースが接続された整流素子を形成するＮＭＯＳ３１と，該ＮＭＯＳ３１のドレイン及びゲートにソースが接続され，ノードＮ１０にゲートが接続された導通手段であるＮＭＯＳ３２と，ゲートがグランドＧＮＤに接続された放電手段であるＮＭＯＳ３３とを備えている。ＮＭＯＳ３３のソースは，ＮＭＯＳ３２のドレインに接続され，該ＮＭＯＳ３３のドレインが，電源電位Ｖｃｃに接続されている。ＮＭＯＳ３２のドレインと電源電位Ｖｃｃとの間には，充電用ＭＯＳ容量コンデンサＰＭＯＳ３４が接続されている。ＮＭＯＳ３２のドレイン，ＮＭＯＳ３３のソース及びＭＯＳ容量コンデンサＰＭＯＳ３４のゲートの接続ノードＮ３０がこのコンデンサ充電時定数回路３０の出力端子となり，該ＮＭＯＳ１１のゲートに接続されるとともにインバータ３５の入力端子に接続されている。
【０１４０】
オフリーク電流コンデンサ充電遮断回路２０は，ノードＮ１０がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続されたＰＭＯＳ２１と，ノードＮ１０がゲートに接続されるとともにソースがグランドＧＮＤに接続されたＮＭＯＳ２２とＰＭＯＳ２１のドレインとＮＭＯＳ２２のドレインとの接続点ノードＮ２０がゲートに接続されるとともにソースが電減電位Ｖｃｃに接続されたＰＭＯＳ２３と，ノードＮ２０がゲートに接続されるとともにソースがグランドＧＮＤに接続されたＮＭＯＳ２４と，ＰＭＯＳ２３のドレインとＮＭＯＳ２４のドレインとの接続点ノードＮ２１がゲートに接続されるとともにソースが電源電位Ｖｃｃに接続されるとともにドレインがノードＮ３０に接続されＮＭＯＳ３１のオフリーク電流によるＭＯＳ容量コンデンサＰＭＯＳ３３の充電を遮断するＰＭＯＳ２５とを備えている。
【０１４１】
インバータ３５は，電源電圧検知回路１０，オフリーク電流コンデンサ充電遮断回路２０及びコンデンサ充電時定数回路３０と同様に，電源電圧Ｖｃｃで駆動され，該インバータ３５の出力端子から，ワンショットパルスが出力される構成になっている。
【０１４２】
インバータ３６は，電源電圧検知回路１０，オフリーク電流コンデンサ充電遮断回路２０及びコンデンサ充電時定数回路３０と同様に，電源電圧Ｖｃｃで駆動され，該インバータ３５の出力反転信号を電源電圧検知回路１０内の該ＰＭＯＳ１１及びＮＭＯＳ１４のゲートに入力される構成になっている。
【０１４３】
図１６（ａ）〜（ｆ）は，図８の動作を示す波形図であり，この図１６（ａ）〜（ｆ）を参照しつつ，図８のパワーオンリセット回路の動作を説明する。
電源電位Ｖｃｃが０Ｖのとき，ＮＭＯＳ３３はＭＯＳダイオード接続された状態になり，ＭＯＳ容量コンデンサＰＭＯＳ３４のゲートに充電されていた電荷が該ＮＭＯＳ３３を介して放電される。よって，ノードＮ３０の電源電位Ｖｃｃに対する電圧は，ＮＭＯＳ３３の閾値電圧Ｖｔ３２以下になる。この状態から，図１６（ａ）のように電源電圧Ｖｃｃが上昇しても，インバータ３５は“Ｌ”レベルを出力したままである。インバータ３６は電源電位Ｖｃｃとともに上昇する“Ｈ”レベルを出力して電源電圧検知回路１０内のＮＭＯＳ１１及びＰＭＯＳ１４のゲートへ入力している。よってＰＭＯＳ１４はオフしている
【０１４４】
電源電位Ｖｃｃが閾値電圧Ｖｔ３３とＮＭＯＳ１１の閾値電圧Ｖｔ１１との合計（Ｖｔ３３＋Ｖｔ１１）以上になると，ＮＭＯＳ３３はオフし，ＮＭＯＳ１１はオン可能状態になる。ここで，ＮＭＯＳ１２の閾値電圧Ｖｔ１２を合計（Ｖｔ３３＋Ｖｔ１１）より大きく設定しておけば，ＮＭＯＳ１１のドレインの電源電位Ｖｃｃに対する差電庄は，該ドレインに直列に接続されたＮＭＯＳ１２の閾値電圧Ｖｔ１２で構成されるＭＯＳダイオード電圧Ｖｔ１２によってクランプされた状態のままである。よって，ノートＮ１０の電圧は，ほぼグランドＧＮＤ電圧になり，ＮＭＯＳ３２のゲートの電圧もほぼグランドＧＮＤと等しく，該ＮＭＯＳ３２はオフのままである。
【０１４５】
このＮＭＯＳ３２のゲートの電位がほぼグランドＧＮＤと等しくＮＭＯＳ３２がオフ状態時にＮＭＯＳ３２において例えオフリーク電流が流れたとしても，ノードＮ１０の電圧はほぼグランドＧＮＤ電圧となっているため，図１６（ｂ）のようにオフリーク電流コンデンサ充電遮断回路２０のノードＮ２０は電源電位Ｖｃｃとともに上昇する“Ｈ”状態を維持しノードＮ２１はグランドＧＮＤ“Ｌ”レベルを出力する。従ってＮＭＯＳ３２のオフリーク電流のＭＯＳ容量コンデンサＰＭＯＳ３４の充電を遮断するＰＭＯＳ２５はオン状態であるため，図１６（ｅ）のように，ＮＭＯＳ３２のオフリーク電流はすべてＰＭＯＳ２５に流れ込み，ＭＯＳ容量コンデンサＰＭＯＳ３４のゲート電圧はＮＭＯＳ３２のオフリーク電流で充電されることなく図１６（ｃ）のようにＮ３０はインバータ３５は“Ｌ”レベルを反転させない電源電位Ｖｃｃとともに上昇する“Ｈ”状態を維持しつづける。
【０１４６】
電源電圧Ｖｃｃが上昇して閾値電圧Ｖｔ１２とＮＭＯＳ３１の閾値電圧Ｖｔ３１の合計の電圧（Ｖｔ１２＋Ｖｔ３１）以上になると，ＮＭＯＳ３２のソース，ゲート間には電圧（Ｖｃｃ−Ｖｔ１２＋Ｖｔ３１）が印加される。さらに，電源電圧Ｖｃｃが上昇し，その値が各閾値電圧Ｖｔ１２，Ｖｔ３１とＰＭＯＳ３２の閾値Ｖｔ３２の合計（Ｖｔ１２＋Ｖｔ３１＋Ｖｔ３２）以上になると，ＮＭＯＳ３２は完全にオンする。
【０１４７】
その一方，ノードＮ１０の電源電圧Ｖｃｃに対する相対値は電源電圧Ｖｃｃの上昇に伴い上がるため，図１６（ｂ）のようにオフリーク電流コンデンサ充電遮断回路２０のノードＮ２０の電位は電源電圧Ｖｃｃの上昇に伴い下降を始め，ノードＮ２１の電位は上昇し始める。そのためＰＭＯＳ２５はオフし始め図１６（ｅ）のようにＰＭＯＳ２５に流れる電流は減少し，電源電圧Ｖｃｃの上昇によってついにはＰＭＯＳ２５は完全にオフ状態になる。この状態で，ＮＭＯＳ３２がオンすると，ＮＭＯＳ３２が導通して図１６（ｆ）のような電流を流し，ＭＯＳ容量コンデンサＰＭＯＳ３４のゲート容量で決まる時定数の早さで下降する。ノードＮ３０の電圧が，インバータ３５の閾値に達すると，インバータ３５の出力値は，図１６（ｃ）のように，“Ｌ”から“Ｈ”に変化し，該インバータ３５の出力値の“Ｌ”で開始されたワンショットパルスの出力が，インバータ３５の出力値が“Ｈ”に変化することで終了する。
【０１４８】
インバータ３５の出力値が“Ｈ”に変化することによりインバータ３６の出力値が“Ｌ”に変化するため，ＮＭＯＳ１１がオフしＰＭＯＳ１４がオンする。ＰＭＯＳ１４がオンすることで，ノードＮ１０の電圧は“Ｈ”にクランプされる。このノードＮ１０の電圧が“Ｈ”にクランプされることにより，ＮＭＯＳ３１がオンし続け，ノードＮ３０のレベルは“Ｌ”レベルのまま維持される。
【０１４９】
以上のように，この第８の実施の形態のパワーオンリセット回路は，電源電位ＶｃｃとグランドＧＮＤ間で直列に接続されたＮＭＯＳ１１〜ＮＭＯＳ１２を有する電源電圧検知回路１０とコンデンサ充電時定数回路３０とインバータ３５とワンショットパルス出力後に電源電圧検知回路１０動作をクランプさせるための出力回路３５出力の反転信号を出力するインバータ３６とを備え，電源電位Ｖｃｃが，電圧（Ｖｔ１２＋Ｖｔ３１＋Ｖｔ３２）以上になったときに該コンデンサ充電時定数回路３０内のＭＯＳ容量コンデンサＰＭＯＳ３４のゲートへの充電を開始させるようにしたので，電源電圧Ｖｃｃの立ち上がりが遅い場合でもインバータ３５の出力する電源投入直後の“Ｌ”から始まり“Ｈ”になって終了するワンショットのパワーオンリセットパルスを必ず発生できる。また，ＮＭＯＳ１１はパルスが発生した後にオフになるので，それ以降の無駄な消費電流はなくなる。その上，オフリーク電流コンデンサ充電遮断回路２０を設けてＮＭＯＳ３２のオフ時におけるＮＭＯＳ３２リーク電流によるＭＯＳ容量コンデンサＰＭＯＳ３４のゲートへの充電を遮断したため，ＭＯＳ（高温時）オフリーク電流が増加傾向にある微細ＭＯＳ素子使用によって生じるワンショットパルスを出力しないという問題点は発生しない。
【０１５０】
さらに，この第８の実施の形態のパワーオンリセット回路は第６の実施の形態と同様に，第５の実施の形態及び第７の実施の形態よりも長時間のワンショットパルスを発生させたい場合に有効である。すなわち，ＮＭＯＳ３２とグランドＧＮＤとの間にＮＭＯＳ３１を設けたので，ＭＯＳ容量コンデンサＰＭＯＳ３４のゲートへの充電が進んでノードＮ３０の電圧が低下すると，ＮＭＯＳ３２の動作領域が飽和領域から非飽和領域へと変化し，該ＮＭＯＳ３２のドレインとソースに流れる電流が減少する。すなわちＭＯＳ容量コンデンサＰＭＯＳ３４のゲートへの充電スピードが低下する。よって，インバータ３５の閾値電圧を，ＮＭＯＳ３２が非飽和領域で動作する電圧よりも高く設定しておけば，ＭＯＳ容量コンデンサＰＭＯＳのゲート面積を大きくして容量値を大きくせずとも，長時間のワンショットパルスを発生させることができる。
【０１５１】
さらに，この第８の実施の形態のパワーオンリセット回路は第７の実施の形態と同様に，第６の実施の形態よりもＧＮＤノイズが著しい場合におけるワンショットパルス出力後の無駄な消費電流をなくしたい場合に有効である。すなわち，第５の実施の形態ではＧＮＤノイズが著しい場合は，そのＧＮＤノイズが電源電圧検知回路１０内のＰＭＯＳ１１のソースに直接入力されるとともにコンデンサ充電時定数回路３０のＮＭＯＳ３１及びＮＭＯＳ３２とＭＯＳ容量コンデンサＰＭＯＳ３３とで構成されてしまう１次ローパスフィルタを介した１次遅れＧＮＤノイズがＮＭＯＳ１１のゲートに入力される。そのため，ＮＭＯＳ１１のドレイン及びゲートに入力されるＧＮＤノイズは同相でなくなり位相差をもつために，高周波ＧＮＤノイズがある場合にはＮＭＯＳ１１に電流が流れ無駄な消費電流が発生する恐れがある。しかし第８の実施の形態のパワーオンリセット回路では，ワンショットパルス出力後の電源電圧検知回路１０内のＮＭＯＳ１１のゲートはインバータ３６出力“Ｌ”電源電圧であるためＮＭＯＳ１１のドレイン及びゲートに入力されるＧＮＤノイズは同相を保つことができる。よってＧＮＤノイズが著しい場合でもワンショットパルス出力後の無駄な消費電流をなくすことが可能となる。
【０１５２】
以上，添付図面を参照しながら本発明にかかるパワーオンリセット回路の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。例えば，以下のような各種変形例についても当然に本発明の技術的範囲に属する。
【０１５３】
（第１の変形例）
図１７に，上記第１の実施の形態の第１の変形例の回路図を示す。
第１の実施の形態では，電源電圧検知回路１０の電圧検知手段である整流素子をＰＭＯＳダイオードのみにて構成したが，この第１の変形例はＰＭＯＳダイオードとＮＭＯＳダイオードとで構成した例である。
【０１５４】
（第２の変形例）
図１８に，上記第１の実施の形態の第２の変形例の回路図を示す。
第１の実施の形態では，電源電圧検知回路１０の電圧検知手段である整流素子をＰＭＯＳダイオード２段にて構成したが，この第２の変形例はＰＭＯＳダイオード１段で構成した例である。
【０１５５】
（第３の変形例）
図１９に，上記第１の実施の形態の第３の変形例の回路図を示す。
第１の実施の形態では，電源電圧検知回路１０の電圧検知手段である整流素子をＰＭＯＳダイオード２段にて構成したが，この第３の変形例はＮＭＯＳダイオード１段で構成した例である。
【０１５６】
（第４の変形例）
図２０に，上記第１の実施の形態の第４の変形例の回路図を示す。
第１の実施の形態では，電源電圧検知回路１０の電圧検知手段である整流素子をＰＭＯＳダイオード２段にて構成したが，この第４の変形例はＰＭＯＳダイオード１段とＮＭＯＳ飽和Ｖｄｓ電圧とで構成した例である。
【０１５７】
（第５の変形例）
図２１に，上記第１の実施の形態の第５の変形例の回路図を示す。
第１の実施の形態では，電源電圧検知回路１０の電圧検知手段である整流素子をＰＭＯＳダイオード２段にて構成したが，この第５の変形例はＮＭＯＳダイオード１段とＰＭＯＳ飽和Ｖｄｓ電圧とで構成した例である。
【０１５８】
（第６の変形例）
図２２に，上記第１の実施の形態の第６の変形例の回路図を示す。
第１の実施の形態では，コンデンサ充電時定数回路３０内の容量素子をＮＭＯＳゲート容量にて構成したが，この第６の変形例はＰＭＯＳゲート容量で構成した例である。
【０１５９】
（第７の変形例）
図２３に，上記第３の実施の形態の変形例の回路図を示す。
第３の実施の形態では，電源電圧検知回路１０の電圧検知手段である整流素子をＰＭＯＳダイオード２段にて構成したが，この変形例はＮＭＯＳダイオード１段とＮＭＯＳ飽和Ｖｄｓ電圧とで構成した例である。
【０１６０】
上記の変形例は第１の実施の形態や第３の実施の形態での変形例のみに限るものでなく第１〜８のすべての実施の形態において可能である。また，第１の変形例と第６の変形例による各変形例どおしの組合せも可能である。このような変形例を組合せることにより，本発明はワンショットのパワーオンリセットパルスを発生させる電源電位Ｖｃｃをその目的や適用プロセス特性に応じて固有の閾値電圧に設定することが可能であり，適用プロセスでのより有利な容量素子を選択して使用することが可能である。
【０１６１】
【発明の効果】
以上説明したように，本発明の主要な効果としては，ＭＯＳ（高温時）オフリーク電流が増加傾向にある微細ＭＯＳ素子を使用してコンデンサ充電時定数回路内の導通手段を構成した場合においても，電源電圧Ｖｃｃの立ち上がりが遅い場合でも出力インバータの出力が電源投入直後の“Ｈ”から始まり“Ｌ”になって終了するワンショットのパワーオンリセットパルスを発生し，パワーオンリセットパルス発生後に該電源電圧検知回路の遮断手段の動作によりパルス発生後の無駄な消費電流をなくすことが可能である。
【０１６２】
さらに，上述した各種実施の形態，各種変形例を採用することにより，上記本発明の主要な効果をさらに充実させることが可能である。
【図面の簡単な説明】
【図１】第１の実施の形態にかかるパワーオンリセット回路を示す説明図である。
【図２】第２の実施の形態にかかるパワーオンリセット回路を示す説明図である。
【図３】第３の実施の形態にかかるパワーオンリセット回路を示す説明図である。
【図４】第４の実施の形態にかかるパワーオンリセット回路を示す説明図である。
【図５】第５の実施の形態にかかるパワーオンリセット回路を示す説明図である。
【図６】第６の実施の形態にかかるパワーオンリセット回路を示す説明図である。
【図７】第７の実施の形態にかかるパワーオンリセット回路を示す説明図である。
【図８】第８の実施の形態にかかるパワーオンリセット回路を示す説明図である。
【図９】図１のパワーオンリセット回路の動作波形を示す説明図である。
【図１０】図２のパワーオンリセット回路の動作波形を示す説明図である。
【図１１】図３のパワーオンリセット回路の動作波形を示す説明図である。
【図１２】図４のパワーオンリセット回路の動作波形を示す説明図である。
【図１３】図５のパワーオンリセット回路の動作波形を示す説明図である。
【図１４】図６のパワーオンリセット回路の動作波形を示す説明図である。
【図１５】図７のパワーオンリセット回路の動作波形を示す説明図である。
【図１６】図８のパワーオンリセット回路の動作波形を示す説明図である。
【図１７】第１の実施の形態の第１の変形例を示す説明図である。
【図１８】第１の実施の形態の第２の変形例を示す説明図である。
【図１９】第１の実施の形態の第３の変形例を示す説明図である。
【図２０】第１の実施の形態の第４の変形例を示す説明図である。
【図２１】第１の実施の形態の第５の変形例を示す説明図である。
【図２２】第１の実施の形態の第６の変形例を示す説明図である。
【図２３】第３の実施の形態の変形例を示す説明図である。
【図２４】従来の第１のパワーオンリセット回路を示す説明図である。
【図２５】従来の第２のパワーオンリセット回路を示す説明図である。
【図２６】従来の第３のパワーオンリセット回路を示す説明図である。
【図２７】従来の第４のパワーオンリセット回路を示す説明図である。
【符号の説明】
１０  電源電圧検知回路
１１  ＰＭＯＳ（遮断手段）
１２，１３  ＰＭＯＳ（電圧検知手段）
２０  オフリーク電流コンデンサ充電遮断回路
２５  ＮＭＯＳ（充電遮断手段）
３０  コンデンサ充電時定数回路
３１  ＰＭＯＳ（導通手段）
３２  ＰＭＯＳ（放電手段）
３５  出力回路
【図１】
0004476501.tif 000002
【図２】
0004476501.tif 000003
【図３】
0004476501.tif 000004
【図４】
0004476501.tif 000005
【図５】
0004476501.tif 000006
【図６】
0004476501.tif 000007
【図７】
0004476501.tif 000008
【図８】
0004476501.tif 000009
【図９】
0004476501.tif 000010
【図１０】
0004476501.tif 000011
【図１１】
0004476501.tif 000012
【図１２】
0004476501.tif 000013
【図１３】
0004476501.tif 000014
【図１４】
0004476501.tif 000015
【図１５】
0004476501.tif 000016
【図１６】
0004476501.tif 000017
【図１７】
0004476501.tif 000018
【図１８】
0004476501.tif 000019
【図１９】
0004476501.tif 000020
【図２０】
0004476501.tif 000021
【図２１】
0004476501.tif 000022
【図２２】
0004476501.tif 000023
【図２３】
0004476501.tif 000024
【図２４】
0004476501.tif 000025
【図２５】
0004476501.tif 000026
【図２６】
0004476501.tif 000027
【図２７】
0004476501.tif 000028