(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成された、フローティングゲートとコントロールゲート該フローティングゲートと該コントロールゲートとの間に設けられたインターポリ絶縁膜とを有する不揮発性半導体記憶素子と、
前記半導体基板の主表面に形成された素子分離酸化膜と、
前記素子分離酸化膜の上に設けられた、前記フローティングゲートと同じ材質の、Ｐ型層とＮ型層とを有するポリダイオード素子と、
前記ポリダイオード素子を覆うように前記半導体基板の表面に設けられた層間絶縁膜と、
前記層間絶縁膜中に設けられた、前記Ｐ型層を露出させる第１のコンタクトホールと前記Ｎ型層を露出させる第２のコンタクトホールと、
前記第１のコンタクトホール内に設けられ、前記Ｐ型層に接続された第１の抵抗素子と、
前記第２のコンタクトホール内に設けられ、前記Ｎ型層に接続された第２の抵抗素子と、
前記第１の抵抗素子を介在させて、前記Ｐ型層に接続された第１の配線層と、
前記第２の抵抗素子を介在させて、前記Ｎ型層に接続された第２の配線層と、
前記ポリダイオード素子の少なくとも上部を覆う保護膜とを備え、
前記保護膜は、前記インターポリ絶縁膜と同じ材質で形成されている、半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の上に形成された、フローティングゲートとコントロールゲート該フローティングゲートと該コントロールゲートとの間に設けられたインターポリ絶縁膜とを有する不揮発性半導体記憶素子と、
前記半導体基板の主表面に形成された素子分離酸化膜と、
前記素子分離酸化膜の上に設けられた、前記フローティングゲートと同じ材質の、Ｐ型層とＮ型層とを有するポリダイオード素子とを備え、
前記Ｎ型層は、前記Ｐ型層に接続されたＮ+型層と、該Ｎ+型層に接続され、かつ前記Ｐ型層から一の長さの距離だけ離されたＮ++型層とからなり、さらに
前記Ｎ+型層上に設けられた、前記一の長さの幅を有するマスク材と、
前記ポリダイオード素子を覆うように前記半導体基板の表面に設けられた層間絶縁膜と、
前記層間絶縁膜中に設けられた、前記Ｐ型層を露出させる第１のコンタクトホールと前記Ｎ型層を露出させる第２のコンタクトホールと、
前記第１のコンタクトホール内に設けられ、前記Ｐ型層に接続された第１の抵抗素子と、
前記第２のコンタクトホール内に設けられ、前記Ｎ型層に接続された第２の抵抗素子と、
前記第１の抵抗素子を介在させて、前記Ｐ型層に接続された第１の配線層と、
前記第２の抵抗素子を介在させて、前記Ｎ型層に接続された第２の配線層と、を備えた半導体装置。
【請求項３】
コントロールゲートを有する不揮発性半導体記憶素子と、周辺回路用ＰＭＯＳトランジスタと、ポリダイオード素子とを有する半導体装置の製造方法であって、
半導体基板の表面に素子分離酸化膜を形成する工程と、
前記素子分離酸化膜の上に、Ｎ+型層からなり、前記ポリダイオード素子の母体となるポリシリコン層を形成する工程と、
前記コントロールゲートを形成すると同時に、前記母体の一方端部および他方端部を露出し、かつ前記一方端部および前記他方端部の間を覆うように、マスク材を形成する工程と、
前記マスク材を形成する工程の後に、前記一方端部を露出し、かつ前記他方端部を覆う第１レジストを形成する工程と、
前記ＰＭＯＳトランジスタのソース・ドレイン領域を形成するためのＰ+イオン注入と同時に、前記マスク材および前記第１レジストをマスクとして該Ｐ+イオンを前記一方端部中に注入し、それによって前記ポリダイオード素子のＰ型層を形成する工程と、
前記マスク材を形成する工程の後に、前記一方端部を覆い、かつ前記他方端部を露出する第２レジストを形成する工程と、
前記マスク材および前記第２レジストをマスクとしてＮ型イオンを前記他方端部中に注入することによって、前記ポリダイオード素子のＮ++型層を形成する工程とを備えた半導体装置の製造方法。
【請求項４】
コントロールゲートを有する不揮発性半導体記憶素子と、周辺回路用ＮＭＯＳトランジスタと、ポリダイオード素子とを有する半導体装置の製造方法であって、
半導体基板の表面に素子分離酸化膜を形成する工程と、
前記素子分離酸化膜の上に、Ｎ+型層からなり、前記ポリダイオード素子の母体となるポリシリコン層を形成する工程と、
前記コントロールゲートを形成すると同時に、前記母体の一方端部および他方端部を露出し、かつ前記一方端部および前記他方端部の間を覆うように、マスク材を形成する工程と、
前記マスク材を形成する工程の後に、前記一方端部を露出し、かつ前記他方端部を覆う第１レジストを形成する工程と、
前記ＮＭＯＳトランジスタのソース・ドレイン領域を形成するためのＮ+イオン注入と同時に、前記マスク材および前記第１レジストをマスクとして該Ｎ+イオンを前記一方端部中に注入し、それによって前記ポリダイオード素子のＮ++型層を形成する工程と、
前記マスク材を形成する工程の後に、前記一方端部を覆い、かつ前記他方端部を露出する第２レジストを形成する工程と、
前記マスク材および前記第２レジストをマスクとしてＰ型イオンを前記他方端部中に注入することによって、前記ポリダイオード素子のＰ型層を形成する工程とを備えた半導体装置の製造方法。
【請求項５】
コントロールゲートを有するＮＭＯＳ型メモリセルトランジスタと、ポリダイオード素子とを有する半導体装置の製造方法であって、
半導体基板の表面に素子分離酸化膜を形成する工程と、
前記素子分離酸化膜の上に、Ｎ+型層からなり、前記ポリダイオード素子の母体となるポリシリコン層を形成する工程と、
前記コントロールゲートを形成すると同時に、前記母体の一方端部および他方端部を露出し、かつ前記一方端部および前記他方端部の間を覆うように、マスク材を形成する工程と、
前記マスク材を形成する工程の後に、前記一方端部を露出し、かつ前記他方端部を覆う第１レジストを形成する工程と、
前記ＮＭＯＳ型メモリセルトランジスタのソース・ドレイン領域を形成するためのＮ+イオン注入と同時に、前記マスク材および前記第１レジストをマスクとして該Ｎ+イオンを前記一方端部中に注入し、それによって前記ポリダイオード素子のＮ++型層を形成する工程と、
前記マスク材を形成する工程の後に、前記一方端部を覆い、かつ前記他方端部を露出する第２レジストを形成する工程と、
前記マスク材および前記第２レジストをマスクとしてＰ型イオンを前記他方端部中に注入することによって、前記ポリダイオード素子のＰ型層を形成する工程とを備えた半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般に半導体装置に関するものであり、より特定的には、サージまたは汚染に強くなるように改良されたポリダイオード素子を有する半導体装置に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置においては、メモリセルの書込／消去動作に高電圧（一般に１０Ｖから２０Ｖ）を必要とするため、従来は、外部電源を２電源（Ｖpp／Ｖｃｃ、Ｖppとして高圧１２Ｖ程度）必要としていた。最近、他のデバイスとの共通化のため、Ｖｃｃ単一電源化が行なわれつつある。その場合は、チップ内にＶｃｃ電源電圧からＶｐｐ電圧に昇圧する回路が内蔵される。
【０００３】
チャージポンプ型昇圧回路は、ＬＳＩにおいて昇圧回路として用いられる一般的な回路であるが、以下に述べる問題点がある。すなわち、テキストブック「ＣＭＯＳ超ＬＳＩの設計」（培風館，第１９２頁〜１９３頁）に、チャージポンプ回路の一例とその原理、およびその問題点が記述されている。それによれば、チャージポンプ型昇圧回路は、ＭＯＳダイオードと容量を一単位としたユニットを直列に繋ぎ、２つのタイミングの異なるクロックにより、昇圧動作を行なう。しかし、整流素子がＭＯＳダイオードである。ＭＯＳダイオードのＶｔｈは、基板バイアス効果により、段数が多くなると段々大きくなるので、段数とともに、昇圧効率が悪化するという問題点があった。
【０００４】
論文IEEE International Solid-State Circuito Conference（1995）TA7.2 に開示されているチャージポンプ型昇圧回路は、ＭＯＳダイオードではなく、基板のトリプルウェル構造を用いて、基板にＰＮ接合型ダイオードを形成している。これは、基板バイアス効果による効率悪化を受けない。しかし、トリプルウェル構造を形成しなければならず、プロセスが複雑でコストがかかるという問題点がある。また、基板上に形成するため、Ｎウェル−基板間の容量が寄生容量として働き、効率を劣化させるという欠点があった。
【０００５】
一方、論文“Lateral polysilicon p-n diodes”（J. Electronchem Soc., 第１２５巻、第１６４８頁、１９７８年、１０月発行）は、図３８に示すような、ポリシリコンを用いたＰＮ接合型ダイオード（以下、ポリダイオード素子と略する）を使用したチャージポンプ型昇圧回路を備えたＥＥＰＲＯＭを開示する。このＥＥＰＲＯＭは、また、論文（IEEE J. Solid-State Circuits, vol. SC-16, 第１９５頁，１９８１年、６月）や論文（IEEE Trans. Electron Devices, vol. ED-27, 第１２１１頁、１９８０年、７月）に発表されている。
【０００６】
図３８を参照して、ＳｉＯ2 膜１の上にポリダイオード素子２が形成されている。ポリダイオード素子２を覆うようにＳｉＯ2 膜１の上に層間絶縁膜３が形成されている。層間絶縁膜３中に設けられたコンタクトホールを通って、ポリダイオード素子のＰ型層にアルミ配線４が接続され、Ｎ型層にアルミ配線４が接合されている。
【０００７】
【発明が解決しようとする課題】
図３８に示すようなポリダイオード素子を用いた場合、ＭＯＳダイオードを用いた場合や基板に形成されるＰＮダイオードを用いた場合に発生する問題、すなわち、基板バイアス効果や、寄生容量の問題はない。しかし、アルミ配線４が、ポリダイオード素子２と直接電気的接触しているため、よく知られているように、アルミ配線４とポリダイオード素子２の界面で反応が起こり、それによって、接触抵抗がばらつき、ひいては、ポリダイオード素子２の特性がばらつく、という欠点があった。また、従来のポリダイオード素子の他の欠点としては、サージ等の電気的ノイズに弱いという問題点があった。さらには、図３８に示す従来のポリダイオード素子は、汚染に弱いという欠点があった。
【０００８】
この発明は、上記のような問題点を解決するようになされたもので、高性能なポリダイオード素子（ＰＮ接合素子）を有する半導体装置を提供することにある。
【０００９】
この発明の他の目的は、そのようなポリダイオード素子を用いることにより、高性能なチャージポンプ型昇圧回路を提供することにある。
【００１０】
この発明のさらに他の目的は、そのような昇圧回路を用いた、高性能な不揮発性半導体記憶装置を提供することにある。
【００１１】
この発明のさらに他の目的は、そのようなポリダイオード素子を有する半導体装置を、新しい工程を追加することなく、かつ余分なコストをかけることなく、製造する方法を提供することにある。
【００２０】
【課題を解決するための手段】
請求項１に係る半導体装置は、不揮発性半導体記憶装置に関する。当該半導体装置は、半導体基板を備える。上記半導体基板の上に、フローティングゲートとコントロールゲート該フローティングゲートと該コントロールゲートとの間設けられたインターポリ絶縁膜（interpoly dielectric film ）を有する不揮発性半導体記憶素子が形成されている。上記半導体基板の表面に、素子分離酸化膜が形成されている。上記素子分離酸化膜の上に、上記フローティングゲートと同じ材質の、Ｐ型層とＮ型層とを有するポリダイオード素子が設けられている。上記ポリダイオード素子を覆うように上記半導体基板の上に層間絶縁膜が設けられている。上記層間絶縁膜中に、上記Ｐ型層を露出させる第１のコンタクトホールと上記Ｎ型層を露出させる第２のコンタクトホールが設けられている。上記第１のコンタクトホール内に、上記Ｐ型層に接続された第１の抵抗素子が設けられている。上記第２のコンタクトホール内に、上記Ｎ型層に接続された第２の抵抗素子が設けられている。上記第１の抵抗素子を介在させて、上記Ｐ型層に第１の配線層が接続されている。上記第２の抵抗素子を介在させて、上記Ｎ型層に第２の配線層が接続されている。
また、この半導体装置は、上記ポリダイオード素子の少なくとも上部を覆う保護膜をさらに備え、上記保護膜は、上記インターポリ絶縁膜と同じ材質で形成されている。
【００２１】
この発明によれば、第１の配線層が第１の抵抗素子を介在させてＰ型層に接続され、第２の配線層が第２の抵抗素子を介在させてＮ型層に接続されているので、サージ等の電気的ノイズに強い不揮発性半導体記憶装置が得られる。
また保護膜がインターポリ絶縁膜と同じ材質で形成されているので、新しい工程を追加することなしに、汚染に強い半導体装置が得られる。
請求項２に係る半導体装置は、不揮発性半導体記憶装置に関する。当該半導体装置は、半導体基板を備える。上記半導体基板の上に、フローティングゲートとコントロールゲート該フローティングゲートと該コントロールゲートとの間設けられたインターポリ絶縁膜（interpoly dielectric film ）を有する不揮発性半導体記憶素子が形成されている。上記半導体基板の表面に、素子分離酸化膜が形成されている。上記素子分離酸化膜の上に、上記フローティングゲートと同じ材質の、Ｐ型層とＮ型層とを有するポリダイオード素子が設けられている。上記ポリダイオード素子を覆うように上記半導体基板の上に層間絶縁膜が設けられている。上記層間絶縁膜中に、上記Ｐ型層を露出させる第１のコンタクトホールと上記Ｎ型層を露出させる第２のコンタクトホールが設けられている。上記第１のコンタクトホール内に、上記Ｐ型層に接続された第１の抵抗素子が設けられている。上記第２のコンタクトホール内に、上記Ｎ型層に接続された第２の抵抗素子が設けられている。上記第１の抵抗素子を介在させて、上記Ｐ型層に第１の配線層が接続されている。上記第２の抵抗素子を介在させて、上記Ｎ型層に第２の配線層が接続されている。
上記Ｎ型層は、上記Ｐ型層に接続されたＮ+型層と、該Ｎ+型層に接続され、かつ上記Ｐ型層から一の長さの距離だけ離されたＮ++型層とからなる。また、この半導体装置は、上記Ｎ+型層上に設けられた、上記一の長さの幅を有するマスク材をさらに備える。
この発明によれば、第１の配線層が第１の抵抗素子を介在させてＰ型層に接続され、第２の配線層が第２の抵抗素子を介在させてＮ型層に接続されているので、サージ等の電気的ノイズに強い不揮発性半導体記憶装置が得られる。
またＰＮダイオードの順方向の特性が向上する。
【００３２】
請求項３に係る半導体装置の製造方法は、コントロールゲートを有する不揮発性半導体記憶素子と、周辺回路用ＰＭＯＳトランジスタと、ポリダイオード素子とを有する半導体装置の製造方法に係る。まず、半導体基板の表面に素子分離酸化膜を形成する。上記素子分離酸化膜の上に、Ｎ+型層からなり、上記ポリダイオード素子の母体となるポリシリコン層を形成する。上記コントロールゲートを形成すると同時に、上記母体の一方端部および他方端部を露出し、かつ上記一方端部および上記他方端部の間を覆うように、マスク材を形成する。上記マスク材を形成した後に、上記一方端部を露出し、かつ上記他方端部を覆う第１レジストを形成する。上記ＰＭＯＳトランジスタのソース・ドレイン領域を形成するためのＰ+イオン注入と同時に、上記マスク材および上記第１レジストをマスクとして該Ｐ+イオンを上記一方端部中に注入し、それによって上記ポリダイオード素子のＰ型層を形成する。上記ポリダイオード素子のＮ型層を形成する。上記半導体基板の上にＰＭＯＳトランジスタを形成する。上記マスク材を形成した後に、上記一方端部を覆い、かつ上記他方端部を露出する第２レジストを形成する。上記マスク材および上記第２レジストをマスクとしてＮ型イオンを上記他方端部中に注入することによって、上記ポリダイオード素子のＮ++型層を形成する。
【００３３】
この発明によれば、ＰＭＯＳトランジスタのソース・ドレイン領域を形成するためのＰ+ イオン注入と同時に、該Ｐ+ イオンを上記ポリシリコン層中に注入し、それによってポリダイオード素子のＰ型層を形成するので、新しい工程を追加することなしに、ポリダイオード素子を形成することができる。
【００３４】
請求項４に係る半導体装置の製造方法は、コントロールゲートを有する不揮発性半導体記憶素子と、周辺回路用ＮＭＯＳトランジスタと、ポリダイオード素子とを有する半導体装置の製造方法に係る。まず、半導体基板の表面に素子分離酸化膜を形成する。上記素子分離酸化膜の上に、Ｎ+型層からなり、上記ポリダイオード素子の母体となるポリシリコン層を形成する。上記コントロールゲートを形成すると同時に、上記母体の一方端部および他方端部を露出し、かつ上記一方端部および上記他方端部の間を覆うように、マスク材を形成する。上記マスク材を形成した後に、上記一方端部を露出し、かつ上記他方端部を覆う第１レジストを形成する。上記ＮＭＯＳトランジスタのソース・ドレイン領域を形成するためのＮ+イオン注入と同時に、上記マスク材および上記第１レジストをマスクとして該Ｎ+イオンを上記一方端部中に注入し、それによって上記ポリダイオード素子のＮ++型層を形成する。上記マスク材を形成した後に、上記一方端部を覆い、かつ上記他方端部を露出する第２レジストを形成する。上記マスク材および上記第２レジストをマスクとしてＰ型イオンを上記他方端部中に注入することによって、上記ポリダイオード素子のＰ型層を形成する。
【００３５】
この発明によれば、ＮＭＯＳトランジスタのソース・ドレイン領域を形成するためのＮ+ イオン注入と同時に、該Ｎ+ イオンを上記ポリシリコン層中に注入し、それによって上記ポリダイオード素子のＮ型層を形成するので、新しい工程を追加することなしに、ポリダイオード素子を形成することができる。
【００３６】
請求項５に係る半導体装置の製造方法は、コントロールゲートを有するＮＭＯＳ型メモリセルトランジスタと、ポリダイオード素子とを有する半導体装置の製造方法に係る。まず、半導体基板の表面に素子分離酸化膜を形成する。上記素子分離酸化膜の上に、Ｎ+型層からなり、上記ポリダイオード素子の母体となるポリシリコン層を形成する。上記コントロールゲートを形成すると同時に、上記母体の一方端部および他方端部を露出し、かつ上記一方端部および上記他方端部の間を覆うように、マスク材を形成する。上記マスク材を形成した後に、上記一方端部を露出し、かつ上記他方端部を覆う第１レジストを形成する。上記ＮＭＯＳ型メモリセルトランジスタのソース・ドレイン領域を形成するためのＮ+イオン注入と同時に、上記マスク材および上記第１レジストをマスクとして該Ｎ+イオンを上記一方端部中に注入し、それによって上記ポリダイオード素子のＮ++型層を形成する。上記マスク材を形成した後に、上記一方端部を覆い、かつ上記他方端部を露出する第２レジストを形成する。上記マスク材および上記第２レジストをマスクとしてＰ型イオンを上記他方端部中に注入することによって、上記ポリダイオード素子のＰ型層を形成する。
【００３７】
この発明によれば、ＮＭＯＳ型メモリセルトランジスタのソース・ドレイン領域を形成するためのＮ+ イオン注入と同時に、該Ｎ+ イオンを上記ポリシリコン層中に注入し、それによって上記ポリダイオード素子のＮ型層を形成するので、新しい工程の追加なしに、ポリダイオード素子を形成することができる。
【００３８】
【発明の実施の形態】
まず、本発明が適用される不揮発性半導体記憶装置の１つであるＤＩＮＯＲ型フラッシュメモリのメモリセルの書込・消去動作を説明する。
【００３９】
図１を参照して、読出時はコントロールゲート５に電源電圧３．３Ｖを印加し、メモリセルがオンするかオフ状態かを検出することにより、“１”，“０”の判別を行なう。書込（プログラム）はコントロールゲート５に−１１Ｖ、ドレイン拡散層に５Ｖ〜９Ｖを印加し、フローティングゲート６に蓄積された電子を引抜くことにより行なわれる。書込を行なうとメモリセルのしきい値は低くなる。消去は、コントロールゲート５に１２Ｖ、Ｐウェルに−１１Ｖを印加し、フローティングゲート６に電子を注入することにより行なう。これによって、しきい値は高くなる。不揮発性半導体メモリセルの動作には、一般に、他の揮発性半導体メモリと大きく異なり、高電圧が必要である。
【００４０】
図２は、実施の形態に係る不揮発性半導体記憶装置の断面図である。半導体基板７の上に、不揮発性半導体記憶素子８とメモリセル用トランジスタ９と周辺ＰＭＯＳトランジスタ１０と周辺ＮＭＯＳトランジスタ１１とポリダイオード素子２とが設けられている（なお、図中、不揮発性半導体記憶素子８は、ワード線方向の断面図を表わしており、メモリセル用トランジスタ９は、ビット線方向の断面図を表わしている。以下の図においても同じである。）。不揮発性半導体記憶素子８は、Ｎ型ポリシリコンで形成されたフローティングゲート６と、フローティングゲート６を被覆するように半導体基板７の上に設けられた、酸化膜と窒化膜の多層膜からなるインターポリ絶縁膜１１と、インターポリ絶縁膜１１を介在させて、フローティングゲート６を覆うように設けられた、その下層がＮ型ポリシリコンであり、その上層がメタルシリサイドであるコントロールゲート５とを含む。ポリダイオード素子２は、半導体基板７の主表面に設けられた素子分離酸化膜１２を含む。素子分離酸化膜１２の上に、Ｐ型層とＮ型層を有するＰＮ接合用ポリシリコン層１３が設けられている。ＰＮ接合用ポリシリコン層１３を覆うように、半導体基板７の上に層間絶縁膜１４が設けられている。層間絶縁膜１４中に、Ｐ型層を露出させる第１のコンタクトホール１５と、Ｎ型層を露出させる第２のコンタクトホール１６とが設けられている。第１のコンタクトホール１５内に、Ｐ型層に接続された、バリアメタルおよびタングステンプラグからなる第１の抵抗素子１７が設けられている。第２のコンタクトホール１６内に、Ｎ型層に接続された、バリアメタルおよびタングステンプラグからなる第２の抵抗素子１８が設けられている。第１の抵抗素子１７を介在させて、Ｐ型層に配線層１９が接続されている。第２の抵抗素子１８を介在させて、Ｎ型層に配線層１９が接続されている。第１の抵抗素子１７および第２の抵抗素子１８の存在により、サージ等の電気的ノイズに強い、ポリダイオード素子となる。
【００４１】
次に、図２に示す不揮発性半導体記憶装置の製造方法について説明する。
図３を参照して、シリコン基板７の主表面に素子分離酸化膜１２とＰウェルとＮウェルを形成する。
【００４２】
図４を参照して、熱酸化法により、メモリセルのトンネル酸化膜２０を形成する。減圧ＣＶＤ法により、リン濃度が、およそ１×１０20ａｔｏｍｓ／ｃｍ3 程度（５×１０19ａｔｏｍｓ／ｃｍ3 〜２×１０20ａｔｏｍｓ／ｃｍ3 の範囲で使用できる）のリンドープＮ型多結晶ポリシリコンを、厚さ約１００ｎｍほど、堆積する（以下、これをフローティングゲート材という。）。写真製版を経て、フローティングゲート材のエッチングを行ない、、メモリセルアレイ内においてはフローティングゲート材をビット線方向にストライプ状に加工し、フローティングゲート６を得る。周辺回路部においては、フローティングゲート材を、ポリダイオード素子の母体部２１の形状に加工する。その他の部分のフローティングゲート材は、すべて除去する。
【００４３】
図５を参照して、フローティングゲート６を被覆するように、半導体基板７の上にインターポリ絶縁膜（酸化膜／窒化膜／酸化膜の３層構造，酸化膜換算膜厚で１５０〜２００ｎｍ程度）２２を形成する。その後、写真製版を経て、レジスト２３を用い、母体部２１を除く周辺回路部のインターポリ絶縁膜を除去する。
【００４４】
図５と図６を参照して、レジスト２３を除去後に、熱酸化により、周辺回路用ＭＯＳトランジスタ用のゲート酸化膜２４を形成する。その後、ポリダイオードの母体部２１においても、インターポリ絶縁膜を除去する。次に、コントロールゲート材（タングステンポリサイド：タングステンシリサイド／リンドープＮ型多結晶ポリシリコン＝１００ｎｍ／１００ｎｍ膜厚）を堆積し、写真製版を経て、エッチングを行ない、メモリセルアレイ内においてはコントロールゲート５を形成するとともに、周辺回路部においては周辺回路用ＭＯＳトランジスタゲート２５を形成する。ポリダイオード素子となる母体部２１の上にデポされたコントロールゲート材は、このとき除去される。
【００４５】
図６と図７を参照して、メモリセル内において、コントロールゲート５をマスクとして、インターポリ絶縁膜１１と、その下のフローティングゲート材６をエッチングする。その後、イオン注入により、メモリセルのソース・ドレイン領域２７を形成し、これによって、メモリセルを完成させる。メモリセルアレイ部とＮＭＯＳトランジスタ部を覆うレジストパターン２８を形成し、周辺回路用ＰＭＯＳトランジスタのＰ+ 拡散層形成のためのＰ+ 注入（ボロンまたはＢＦ2 ）時に、ポリダイオード素子となる母体部２１の一部領域にも、ＢＦ2 イオンを、２０ＫｅＶ，２〜４×１０15ａｔｏｍｓ／ｃｍ2 程度注入する。注入領域はＮ型からＰ型に反転し、ＰＮ接合が形成される。
【００４６】
レジストパターン２８を除去する。
図８を参照して、メモリセル部周辺ＰＭＯＳトランジスタ部およびポリダイオード素子となる母体部２１の一部を覆うレジストパターン２９を、シリコン基板７の上に形成する。レジストパターン２９をマスクにして、周辺回路用ＮＭＯＳトランジスタのＮ+ 拡散層形成のためのＮ+ 注入（ヒ素またはリン）時に、ポリダイオード素子となる母体部２１の一部領域に、Ａｓイオンを、５０ＫｅＶ，２〜４×１０15ａｔｏｍｓ／ｃｍ2 程度注入を行ない、Ｎ型領域の横方向の抵抗を下げる。
【００４７】
図９を参照して、シリコン基板７の上に層間絶縁膜１４を形成し、写真製版、エッチング技術を経て、層間絶縁膜１４中に、ＰＭＯＳトランジスタのソース・ドレインの表面およびＮＭＯＳトランジスタのソース・ドレイン領域の表面およびポリダイオード素子のＮ表面およびＰ表面を露出させるコンタクトホール３１を形成する。
【００４８】
図９と図１０を参照して、コンタクトホール３１の底面および側壁を被覆するように、ＴｉＳｉ2 ／ＴｉＮよりなるバリアメタル膜３２を形成する。シリコン基板７の上全面に、タングステン膜をＣＶＤ法により堆積する。得られたタングステン膜の全面をエッチングすることにより、タングステンプラグ３３をコンタクトホール３１内に埋込む。これにより、ポリダイオード素子２が完成する。続いて、アルミ配線材をシリコン基板１の上に堆積し、写真製版、エッチング工程を経てアルミ配線１９を形成すると、不揮発性半導体記憶装置が完成する。
【００４９】
なお、上記実施の形態では、ポリダイオード素子の材料として、フローティングゲート材を用いた。そして、ポリダイオード部のＰ+ 電極を形成するために、周辺ＰＭＯＳトランジスタのＰ+ イオン注入を用いた。また、ポリダイオードのＮ+ 電極部の抵抗を低減させるために、周辺ＮＭＯＳトランジスタのＮ+ 注入を用いた。したがって、ポリダイオード素子を形成するために、いかなる余分な工程も追加する必要がない。
【００５０】
また、この変形として、次のような実施例も可能である。ポリダイオード素子の材料として、フローティングゲート材を用いる。Ｐ+ 電極形成のために、周辺ＰＭＯＳトランジスタのＰ+ イオン注入を用いる。Ｎ+ 電極部の抵抗低減として、メモリセルのソース・ドレイン領域を形成するためのＮ+ イオン注入を用いる。このようにしても、ポリダイオード素子が形成できる。この実施の形態においても、ポリダイオード素子を形成するために、いかなる余分な工程も追加しないので、余分なコストがかからない。
【００５１】
また、ＮＭＯＳ型メモリセルトランジスタのソース・ドレイン領域を形成するためのＮ+ イオン注入と同時に、ポリダイオード素子のＮ+ 電極を形成してもよい。
【００５２】
［実施例］
上記実施の形態に係る方法によって形成される種々の構造を有するポリダイオード素子について、説明する。
【００５３】
実施例１
図１１は、実施例１に係るポリダイオード素子の基本構成を示す断面図である。ポリダイオード素子は、Ｐ+ 部分３５と、Ｐ+ 部分３５に接触するＮ+ 部分３６とＮ+ 部分３６よりも濃度の高いＮ+ 部分３７とを含む。バリアメタル膜３２とタングステンプラグ３３を介在させて、アルミ配線１９が、Ｐ+ 部分３５およびＮ+ 部分３７に接続されている。
【００５４】
実施例２
図１２は、実施例２に係るポリダイオード素子の断面図である。図１１に示すポリダイオード素子と図１２に示すポリダイオード素子との異なる点は、Ｐ+ 部分３５、Ｎ+ 部分３６およびＮ+ 部分３７の上に、インターポリ絶縁膜からなる保護膜２２が形成されている点である。このような保護膜２２を設けることにより、ポリダイオード素子が汚染されなくなるという効果を奏する。
【００５５】
次に、図１２に示すポリダイオード素子の製造方法について説明する。
図１３は、図４の工程の他の変形例を示す図である。すなわち、図１３を参照して、メモリセルの下地形成工程において、フローティングゲート材２６を堆積するところまでは、図４までの工程と同様である。図１３に示す工程と図４に示す工程とが異なる点は、写真パターンを変更し、セルアレイ内においてはフローティングゲート材２６をビット線方向にストライプ状に加工するが、周辺回路部においては、フローティングゲート材２６を図のように残す。
【００５６】
図１３（Ａ）を参照して、引続き、インターポリ絶縁膜２２を形成する。その後、図１３（Ｂ）を参照して、写真製版を経て、レジスト３７を用いて、周辺回路部において、ポリダイオード以外の部分のインターポリ絶縁膜およびその下のフローティングゲート材を除去する。レジスト３７を除去する。その後、熱酸化により、周辺回路用ＭＯＳトランジスタ用のゲート酸化膜を形成する。この後は、図６〜図１０と同様の工程を経て、不揮発性半導体記憶装置が完成する。このような製造方法により、インターポリ絶縁膜２２が保護膜としてポリダイオード素子の上に残したポリダイオード素子が得られる。
【００５７】
実施例３
図１４は実施例３に係る、ポリダイオード素子の断面図である。図１４に示すポリダイオード素子が図１１に示すポリダイオード素子と異なる点は、ＰＮ接合層の表面全体がインターポリ絶縁膜と同じ材料で形成された保護膜２２で覆われている点である。
【００５８】
このようなポリダイオード素子の製造方法について説明する。
まず、図１から図４までに示す処理が行なわれる。次に、図１５を参照して、フローティングゲート６およびポリダイオード素子の母体部２１を覆うように、シリコン基板７の上にインターポリ絶縁膜２２を形成する。次に、写真製版を経て、レジスト２３を用いて、不要な部分のインターポリ絶縁膜２２を除去する。その後は、図６〜図１０と同様の工程を経ることにより、図１４に示す不揮発性半導体記憶装置が完成する。
【００５９】
実施例４
図１６は、実施例４に係るポリダイオード素子の断面図である。図１６に示すポリダイオード素子は、以下の点を除いて、図１１に示すポリダイオード素子と同じであるので、同一または相当する部分には、同一の参照番号を付し、その説明を繰返さない。図１６に示すポリダイオード素子と図１１に示すポリダイオード素子の異なる点は、ＰＮ接合面（３５と３６の境界面）がコンタクト孔の近傍に形成されている点である。このようなポリダイオード素子は、図７に示す工程において、Ｐ+ イオン注入を行なわずに、図９に示す工程において、ポリダイオードのＰ型のコンタクト孔にＰ+ イオン注入を行なうことにより、形成される。
【００６０】
実施例５
図１７は、実施例５に係るポリダイオード素子の断面図である。図１７に示すポリダイオード素子は、母体部２１の側壁のみに、保護膜２２が形成されている点で、図１４に示すポリダイオード素子と異なる。このような構造を有するポリダイオード素子は、以下のようにして形成される。
【００６１】
まず、図１から図５までの工程を経由する。すなわち、ポリダイオード部にインターポリ絶縁膜を残す。その後、図６に示す工程を経る。
【００６２】
その後、図１８を参照して、ＣＶＤ酸化膜３８を、シリコン基板７の上に全面に堆積する。
【００６３】
図１８と図１９を参照して、ＣＶＤ酸化膜３８を全面的にエッチバックすることにより、サイドウォール３９が形成されるとともに、母体部２１の側壁にインターポリ絶縁膜２２が保護層として残る。なお、サイドウォールスペーサ３９を形成する目的は、周辺トランジスタにＬＤＤ構造を持たせるためである。
【００６４】
その後、図７〜図１０に示す工程と、同じ工程を経由することにより、図１７に示すポリダイオード素子が得られる。
なお、図１２に示すポリダイオード素子の製造工程において、周辺トランジスタにＬＤＤ構造を用いる場合には、サイドウォール形成を行なうフローにおいて、図１８に示すようにＣＶＤ酸化膜を全面堆積し、図１９のように酸化膜の全面エッチバックを行なうと、ＰＮ接合層の上に形成されたインターポリ絶縁膜が除去されてしまう。したがって、周辺トランジスタにＬＤＤ構造を用いる場合には、図２０に示すように、酸化膜エッチバック工程において、写真製版技術により、ダイオード部をレジスト４０でマスクし、保護膜であるインターポリ絶縁膜２２を守る必要がある。
【００６５】
一般に、フローティングゲート材は、Ｎ型ポリシリコンであるが、不揮発性記憶素子、たとえばフラッシュメモリのセル動作を考慮すると、空乏化しないこと、大規模集積化および高密度化の要求より、フローティングゲート材はできるだけ薄膜であることが望まれている。一般的なフラッシュメモリのフローティングゲート材は、リン濃度１×１０20／ｃｍ3 から６×１０20／ｃｍ3 、膜厚２００ｎｍ以下である。
【００６６】
上記発明の実施の形態では、１×１０20／ｃｍ3 、１００ｎｍ膜厚のフローティングゲート材を使用したが、本発明はこれに限定されるものではない。
【００６７】
さらに、図４に示す工程において用いるフローティングゲート材６は、減圧ＣＶＤ法によって形成したものでもよいし、ノンドープポリシリコンを堆積後、リンの熱拡散で所望のリン濃度にしたものでもよい。さらに、ノンドープポリシリコンを堆積後、リンのイオン注入により、所望のリン濃度にしたものでもよい。
【００６８】
実施例６
上記実施例では、抵抗素子として、バリアメタル＋タングステン柱を用いたが、本発明はこれに限定されるものではない。図２１は、実施例６に係るポリダイオード素子の断面図である。図２１に示すポリダイオード素子では、タングステン柱が用いられず、抵抗素子はバリアメタル膜３２のみで形成されている。抵抗素子をバリアメタルだけで形成すると、効果は小さくなるが、サージ対策としては十分に有効である。
【００６９】
上記実施例１〜６では、バリアメタルとしてＴｉＳｉ2 ／ＴｉＮを使用したが、この発明はこれに限られるものでなく、ＩＶ、Ｖ、ＶＩ族の遷移金属の窒化物、炭化物、硼化物、ならびにこれらの複合膜が、バリアメタルとして使用できる。
【００７０】
図２２は、実施例１〜６によって得られたポリダイオード素子の、等価回路図を示す。ＰＮダイオードの両側に抵抗Ｒを追加することにより、サージ等の電気ノイズが印加された場合でも、ダイオードの前後に設けられた抵抗Ｒによる電圧降下により、ダイオードに直接かかる電圧は軽減され、破壊されにくくなる。
【００７１】
実施例１〜６で得られたポリダイオード素子の特性を図２３および図２４に示す。図２３は、縦軸ｌｏｇスケールのＩ−Ｖ特性を示し、図２４は、縦軸リニアスケールのＩ−Ｖ特性を示す。
【００７２】
実施例７
実施例７以下はＮ型ポリシリコンをベースにしたポリダイオードの構造の種々の態様に係る。
【００７３】
図２５に、実施例７に係るポリダイオードの平面図と、Ａ−Ａ線に沿う断面図を示す。ポリダイオードの順方向の特性向上のため、Ｎ型ポリシリコンのＰ型イオン注入領域以外の領域に、さらにＮ++領域を形成するためのＮ型イオン注入を行なうものである。Ｐ+ 注入領域とＮ++注入領域の間には、逆方向の耐圧の確保のため、一定の距離を設けている。
【００７４】
実施例８
図２６に、実施例８に係るポリダイオードの平面図とＡ−Ａ線に沿う断面図を示す。Ｎ型ポリシリコンにＰ型イオン（ボロン、ＢＦ2 ）を注入する。注入エネルギが十分大きく、Ｐ+ 注入領域においては、ポリシリコン材の底部までＰ反転したタイプである。ＰＮダイオードの主たる接合面はＰ+ 注入領域の縁面に沿う縦方向の断面である。
【００７５】
実施例９
図２７に、実施例９に係るポリダイオードの平面図とＡ−Ａ線に沿う断面図を示す。
【００７６】
Ｎ型ポリシリコンにＰ型イオン（ボロン、ＢＦ2 ）を注入する。注入エネルギが小さく、ポリシリコン材のＰ+ 注入した領域の浅い層がＰ反転したタイプである。ポリダイオードの主たる接合面は、その浅いＰ+ 注入層の底部である。
【００７７】
実施例１０
図２８に、実施例１０に係るポリダイオードの平面図と、Ａ−Ａ線に沿う断面図を示す。
【００７８】
ポリダイオードの順方向の特性向上のため、Ｎ型ポリシリコンのＰ型イオン注入領域以外の領域にＮ型イオン注入を行なったタイプである。逆方向の耐圧を確保するため、Ｐ+ 注入領域とＮ+ 注入領域を一定距離重ねている。重なった領域はＮ- 層またはＰ- 層となる。
【００７９】
実施例１１
図２９に、実施例１１に係るポリダイオードの平面図と、Ａ−Ａ線に沿う断面図およびＢ−Ｂ線に沿う断面図を示す。
【００８０】
逆方向のリークを低減させるため、接合面を含む部分を一定の幅ｄ以下とし、そのダイオードの複数個を並列に繋いだタイプである。一定の幅ｄは、ポリシリコンのグレインサイズの数倍程度以下であって、１μｍ以下である。
【００８１】
実施例１２
図３０に、実施例１２に係るポリダイオード素子の平面図とＡ−Ａ線に沿う断面図を示す。
【００８２】
Ｎ++注入領域とＰ+ 注入領域の間の距離が、マスク材の幅Ｌｇとなるものである。
【００８３】
このようなポリダイオード素子は、次のようにして作られる。
図３１（（Ａ）は断面図を示し、（Ｂ）は平面図を示している）を参照して、フィールド酸化膜１２の上に、ポリダイオード素子の母体部２１を形成する。
【００８４】
図３２を参照して、コントロールゲートを形成する工程において、同時に母体部２１の上に、幅Ｌｇのマスク材６０を設ける。マスク材６０上にＰ+ 注入マスク用レジスト４１を形成する。Ｐ型イオンを注入すると、Ｐ型イオンはレジストおよびマスク材６０でマスクされた領域には、注入されない。
【００８５】
図３３を参照して、引続き、マスク材６０上に、Ｎ+ 注入マスクレジスト４２を形成する。Ｎ型イオンを注入する際、Ｎ型イオンはレジスト４２およびゲート６０でマスクされた領域には注入されない。
【００８６】
図３４を参照して、このような、イオン注入を行なうことにより、Ｐ型イオン注入領域とＮ型イオン注入領域が、一定の距離（Ｌｇ）離されたポリダイオード素子が得られる。
【００８７】
実施例１３
実施例１３以下は、ノンドープポリシリコンをベースにした、ポリダイオードの構造の態様を示す。
【００８８】
図３５に、実施例１３に係るポリダイオード素子の平面図とＡ−Ａ線に沿う断面図を示す。
【００８９】
ノンドープポリシリコンにＰ型イオン（ボロン、ＢＦ2 ）ならびにＮ型イオン（Ａｓ、リン）を注入する。注入エネルギが十分大きく、Ｎ+ 注入領域ならびにＰ+ 注入領域においては、ポリシリコン材の底部まで、Ｎ反転またはＰ反転したタイプである。
【００９０】
実施例１４
図３６に、実施例１４に係るポリダイオード素子の平面図とＡ−Ａ線に沿う断面図を示す。
【００９１】
逆方向の耐圧を確保するために、Ｎ+ 注入領域とＰ+ 注入領域が、一定距離重ねられているタイプである。
【００９２】
実施例１５
図３７に、実施例３に係るポリダイオード素子の平面図とＡ−Ａ線に沿う断面図を示す。
【００９３】
ノンドープポリシリコンにＮ型イオン（Ａｓ、リン）を全面注入する。注入エネルギが十分大きく、Ｎ+ 注入領域においては、ポリシリコン材の底部までＮ反転する。さらに、Ｐ型イオン（ボロン、ＢＦ2 ）を一部領域に注入する。Ｐ+ 注入領域においては、注入エネルギが小さく、浅い層がＰ反転したタイプである。ＰＮダイオードの主たる接合面は、その浅いＰ+ 注入層の底部である。なお、これと逆のタイプ（Ｎ+ とＰ+ が逆の場合）も同様の効果を奏する。
【００９９】
【発明の効果】
請求項１に係る半導体装置によれば、第１の配線層が第１の抵抗素子を介在させてＰ型層に接続され、第２の配線層が第２の抵抗素子を介在させてＮ型層に接続されているので、サージ等の電気的ノイズに強い不揮発性半導体記憶装置が得られるという効果を奏する。
【０１０２】
また保護膜がインターポリ絶縁膜と同じ材質で形成されているので、新しい工程を追加することなしに、汚染に強い半導体装置が得られるという効果を奏する。
【０１０５】
請求項３に係る半導体装置の製造方法によれば、ＰＭＯＳトランジスタのソース・ドレイン領域を形成するためのＰ+イオン注入と同時に、該Ｐ+イオンを上記ポリシリコン層中に注入し、それによってポリダイオード素子のＰ型層を形成するので、新しい工程を追加することなしに、ポリダイオード素子を形成することができるという効果を奏する。
【０１０６】
請求項４に係る半導体装置の製造方法によれば、ＮＭＯＳトランジスタのソース・ドレイン領域を形成するためのＮ+イオン注入と同時に、該Ｎ+イオンを上記ポリシリコン層中に注入し、それによってポリダイオード素子のＮ型層を形成するので、新しい工程を追加することなしに、ポリダイオード素子を形成することができるという効果を奏する。
【０１０７】
請求項５に係る半導体装置の製造方法によれば、ＮＭＯＳ型メモリセルトランジスタのソース・ドレイン領域を形成するためのＮ+イオン注入と同時に、該Ｎ+イオンをポリシリコン層中に注入し、それによってポリダイオード素子のＮ型層を形成するので、新しい工程の追加なしに、ポリダイオード素子を形成することができるという効果を奏する。
【図面の簡単な説明】
【図１】  本発明が適用される不揮発性半導体記憶装置の１つであるＤＩＮＯＲ型フラッシュメモリの、メモリセルの書込・消去動作を説明する図である。
【図２】  実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図３】  実施の形態に係る不揮発性半導体記憶装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図４】  実施の形態に係る不揮発性半導体記憶装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図５】  実施の形態に係る不揮発性半導体記憶装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図６】  実施の形態に係る不揮発性半導体記憶装置の製造方法の順序の第４の工程における半導体装置の断面図である。
【図７】  実施の形態に係る不揮発性半導体記憶装置の製造方法の順序の第５の工程における半導体装置の断面図である。
【図８】  実施の形態に係る不揮発性半導体記憶装置の製造方法の順序の第６の工程における半導体装置の断面図である。
【図９】  実施の形態に係る不揮発性半導体記憶装置の製造方法の順序の第７の工程における半導体装置の断面図である。
【図１０】  実施の形態に係る不揮発性半導体記憶装置の製造方法の順序の第８の工程における半導体装置の断面図である。
【図１１】  実施例１に係るポリダイオード素子の断面図である。
【図１２】  実施例２に係るポリダイオード素子の断面図である。
【図１３】  実施例２に係るポリダイオード素子の製造方法を示す半導体装置の断面図である。
【図１４】  実施例３に係るポリダイオード素子の断面図である。
【図１５】  実施例３に係るポリダイオード素子の製造方法の主要工程における半導体装置の断面図である。
【図１６】  実施例４に係るポリダイオード素子の断面図である。
【図１７】  実施例５に係るポリダイオード素子の断面図である。
【図１８】  実施例５に係るポリダイオード素子の製造方法の順序の第１の工程における半導体装置の断面図である。
【図１９】  実施例５に係るポリダイオード素子の製造方法の順序の第２の工程における半導体装置の断面図である。
【図２０】  実施例１〜５の変形例に係るポリダオード素子の製造方法の主要工程における半導体装置の断面図である。
【図２１】  実施例６に係るポリダイオード素子の断面図である。
【図２２】  実施例１〜６に係るポリダイオード素子の等価回路図である。
【図２３】  実施例１〜６で得られたポリダイオード素子の特性を示す図である。
【図２４】  実施例１〜６で得られたポリダイオード素子の特性を示す図である。
【図２５】  実施例７に係るポリダイオード素子の平面図と、Ａ−Ａ線に沿う断面図である。
【図２６】  実施例８に係るポリダイオード素子の平面図と、Ａ−Ａ線に沿う断面図である。
【図２７】  実施例９に係るポリダイオード素子の平面図と、Ａ−Ａ線に沿う断面図である。
【図２８】  実施例１０に係るポリダイオード素子の平面図と、Ａ−Ａ線に沿う断面図である。
【図２９】  実施例１１に係るポリダイオード素子の平面図と、Ａ−Ａ線に沿う断面図と、Ｂ−Ｂ線に沿う断面図である。
【図３０】  実施例１２に係るポリダイオード素子の平面図と、Ａ−Ａ線に沿う断面図である。
【図３１】  実施例１２に係るポリダイオード素子の製造方法の順序の第１の工程における半導体装置の断面図である。
【図３２】  実施例１２に係るポリダイオード素子の製造方法の順序の第２の工程における半導体装置の断面図である。
【図３３】  実施例１２に係るポリダイオード素子の製造方法の順序の第３の工程における半導体装置の断面図である。
【図３４】  実施例１２に係るポリダイオード素子の製造方法の順序の第４の工程における半導体装置の平面図である。
【図３５】  実施例１３に係るポリダイオード素子の平面図とＡ−Ａ線に沿う断面図である。
【図３６】  実施例１４に係るポリダイオード素子の平面図とＡ−Ａ線に沿う断面図である。
【図３７】  実施例１５に係るポリダイオード素子の平面図とＡ−Ａ線に沿う断面図である。
【図３８】  従来のポリダイオード素子の断面図である。
【符号の説明】
２  ポリダイオード素子、６  フローティングゲート、７  半導体基板、１２素子分離酸化膜、１４  層間絶縁膜、１５  第１のコンタクトホール、１６第２のコンタクトホール、１７  第１の抵抗素子、１８  第２の抵抗素子、１９配線層。
【図１】
0004392867.tif 000002
【図２】
0004392867.tif 000003
【図３】
0004392867.tif 000004
【図４】
0004392867.tif 000005
【図５】
0004392867.tif 000006
【図６】
0004392867.tif 000007
【図７】
0004392867.tif 000008
【図８】
0004392867.tif 000009
【図９】
0004392867.tif 000010
【図１０】
0004392867.tif 000011
【図１１】
0004392867.tif 000012
【図１２】
0004392867.tif 000013
【図１３】
0004392867.tif 000014
【図１４】
0004392867.tif 000015
【図１５】
0004392867.tif 000016
【図１６】
0004392867.tif 000017
【図１７】
0004392867.tif 000018
【図１８】
0004392867.tif 000019
【図１９】
0004392867.tif 000020
【図２０】
0004392867.tif 000021
【図２１】
0004392867.tif 000022
【図２２】
0004392867.tif 000023
【図２３】
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【図２４】
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【図２５】
0004392867.tif 000026
【図２６】
0004392867.tif 000027
【図２７】
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【図２８】
0004392867.tif 000029
【図２９】
0004392867.tif 000030
【図３０】
0004392867.tif 000031
【図３１】
0004392867.tif 000032
【図３２】
0004392867.tif 000033
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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