(57)【特許請求の範囲】
【請求項１】
相変化層をメモリセルの記憶素子として備えた半導体装置において、
ヒータ電極と、
前記ヒータ電極を覆う層間絶縁膜と、
前記ヒータ電極の上面に達するように前記層間絶縁膜に設けたコンタクトホールと、
前記コンタクトホール内において、前記コンタクトホールの側面に沿ってリング形状を有する前記相変化層と、
前記相変化層の内側面を覆い、前記コンタクトホール内を充填する埋め込み絶縁膜と、
前記相変化層の上面および前記埋め込み絶縁膜の上面を覆い、前記層間絶縁膜上に設けられた上部電極を備え、
前記コンタクトホール内において、前記相変化層の上面の位置は、前記層間絶縁膜及び前記埋め込み絶縁膜の上面の位置よりも低い位置に形成されていることを特徴とする半導体装置。
【請求項２】
前記埋め込み絶縁膜は窒化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
相変化層をメモリセルの記憶素子として備えた半導体装置において、
ヒータ電極と、
前記ヒータ電極を覆う層間絶縁膜と、
前記ヒータ電極の上面に達するように前記層間絶縁膜に設けたコンタクトホールと、
前記コンタクトホール内において、前記コンタクトホールの側面に沿ってリング形状を有する第1絶縁膜と、
前記第１絶縁膜の内側面を覆い、前記第１絶縁膜の内側面に沿ってリング形状を有する前記相変化層と、
前記相変化層の内側面を覆い、前記コンタクトホール内を充填する埋め込み絶縁膜と、
前記相変化層の上面と前記埋め込み絶縁膜の上面と前記第１絶縁膜の上面を覆い、前記層間絶縁膜上に設けられた上部電極を備え、
前記コンタクトホール内において、前記相変化層の上面の位置は、前記層間絶縁膜、前記埋め込み絶縁膜及び前記第１絶縁膜の上面の位置よりも低い位置に形成されていることを特徴とする半導体装置。
【請求項４】
前記第１絶縁膜は窒化膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記相変化層は、カルコゲナイド層であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
半導体基板上にヒータ電極を形成するヒータ電極形成工程と、
前記ヒータ電極上に層間絶縁膜を成膜し、該層間絶縁膜に前記ヒータ電極の上面に達するコンタクトホールを形成するコンタクト形成工程と、
前記コンタクトホールの内部を覆い、前記コンタクトホール内を完全には充填しない膜厚で相変化層を成膜する相変化層成膜工程と、
エッチバックを行って、前記層間絶縁膜上に成膜した前記相変化層を除去すると共に、前記コンタクトホール内に前記相変化層をサイドウォールとして形成する工程と、
前記コンタクトホール内を充填するように埋め込み絶縁膜を形成する埋め込み絶縁膜成膜工程と、
前記層間絶縁膜、前記埋め込み絶縁膜及び前記相変化層の表面を平坦化する平坦化工程と、
前記相変化層をエッチングし、前記相変化層の上面の位置を前記層間絶縁膜の上面の位置より低くするエッチング工程と、
前記相変化層及び前記埋め込み絶縁膜の上面に接触する上部電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項７】
前記相変化層成膜工程の前に、第１の絶縁膜を成膜する成膜工程と、前記第１の絶縁膜をエッチバックする絶縁膜エッチバック工程とをさらに備え、
前記エッチング工程において、前記相変化層の上面の位置を前記第１の絶縁膜の上面の位置よりも低くすることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記相変化層成膜工程は、カルコゲナイド材料を成膜することを特徴とする請求項６または７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にメモリセルの記憶素子として相変化材料を用いた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、相変化材料を用いた相変化メモリセルが知られている。相変化材料として、一般的にカルコゲナイド材料が用いられ、カルコゲナイド材料の結晶構造の変化にともなう抵抗値の変化を記憶情報としている。相変化メモリにおいては、一般的なDRAM（Dynamic  Random Access  Memory）の容量素子の代りに、記憶素子としてはカルコゲナイド材料を成膜したカルコゲナイド層が用いられている。カルコゲナイド層は加熱温度及び冷却時間により、その結晶構造が異なり、アモルファス状態では高抵抗値、結晶質状態では低抵抗値を示す。相変化メモリは、カルコゲナイド層の結晶状態を変化させ、変化した抵抗値を記憶情報として利用するメモリである。
【０００３】
カルコゲナイド層への情報書き込みには、以下の２つの動作がある。カルコゲナイド層に十分なジュール熱を供給し一旦溶融させ、これを急冷することにより、高抵抗層であるアモルファス状態を作り出す動作（リセット）と、これよりもやや少ないジュール熱を供給し徐冷することで低抵抗である面心立方構造を有する結晶状態を作り出す動作（セット）がある。供給する熱量及び冷却速度は、カルコゲナイド層に印加されるパルスの電流値及び長さ（印加時間）により制御される。このようにカルコゲナイド層を異なる結晶構造とし、抵抗値を変えることでメモリとしての読み出し、書き込み動作が行われる。
【０００４】
これらの相変化メモリにおけるカルコゲナイド層の基本構造を、図１２、図１３に示す。図１２においては、下部ヒータ電極１の上面に、カルコゲナイド層３と上部電極４とが積層され、板状に形成されている。また図１３においては、下部ヒータ電極１の上面に円柱状のカルコゲナイド層３が形成され、その上部に上部電極４が形成されている。このようにカルコゲナイド層の両端に下部ヒータ電極と上部電極とを備え、両電極間に電圧印加することで書き込み、読み出しが行われる。
【０００５】
また、これらの相変化メモリにおいては下記先行文献がある。特許文献１では下部ヒータ電極上に形成されたカルコゲナイド層を、上部電極によりパターニングすることで小さな径を有する円柱状のカルコゲナイド層を形成している。特許文献２ではロジック標準プロセスとの統合のために、１つのプラグ内に下部ヒータ電極とカルコゲナイド層を形成している。特許文献３では下部ヒータ電極の発熱量を大きくするために、下部ヒータ電極とカルコゲナイド層との接触面に酸化物を形成させている。
【０００６】
しかし、本願発明者は、上記した記憶素子の構造において書き換え回数を増加させると、リセット、セットの抵抗値が変動する問題を見出した。このようにリセット、セットの抵抗値が変動すると、書き換えに必要な電流（書き換えに必要なエネルギー）が多くなってしまう。すなわち、書き換え回数が増えてくると、設定された電流値で書き換えが出来なくなってしまい、書き換え回数が保証できなくなる不具合が発生する懸念がある。一方上記先行文献においては、書き換え回数依存性に対する認識がなく、またその解決方法も記載されていない。
【０００７】
【特許文献１】特開平０４−０４５５８５号公報
【特許文献２】特開２００５−０３２８５５号公報
【特許文献３】特開２００４−３４９７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記したように半導体装置の記憶素子であるカルコゲナイド層の構造においては、書き換え回数が増加するにしたがって、カルコゲナイド層の抵抗値が変動するという問題がある。カルコゲナイド層の抵抗値が変動すると、書き換えに必要な電流が多くなってしまう。すなわち、書き換え回数が増えてくると、設定された電流値で書き換えが出来なくなってしまい、書き換え回数が保証できなくなる不具合が発生する懸念がある。
【０００９】
これらの問題点について図１４、図１５、図１６を用いて説明する。図１４、図１５に記憶素子部の断面図、図１６にカルコゲナイド層の抵抗値の書き換え回数依存性を示す。図１６の横軸は書き換え回数（Number of Cycles）、縦軸は抵抗値（ＬｏｇＲ）を、それぞれ対数表示している。図１６によれば、書き換え回数が増加するにつれて、抵抗値Ｒは変動している。例えばリセット抵抗値（Ｒreset）は書き換え回数１０８回では初期値の約１０倍抵抗値が大きくなっている。セット抵抗値（Ｒset）は書き換え回数１０８回では初期値の約１／５〜１／１０に抵抗値が小さくなっている。
【００１０】
これらの理由を考察する。図１４、図１５は、これらを説明するためのメモリセルの記憶素子部の相変化領域を模式的に示す断面図である。図１４には初期における相変化領域、図１５には書き換え回数が増えた時における相変化領域を模式的に示す。ここで相変化領域とは、結晶構造が変化するカルコゲナイド層の領域である。ヒータ電極１と上部電極４間に書き換え電圧を印加し、カルコゲナイド層３の一部に書き換え電流を流す。この電流によりカルコゲナイド層が発熱し、結晶構造が変化し、電気抵抗が変化する。この結晶構造が変化するカルコゲナイド層の領域を層変化領域と定義する。
【００１１】
図１４には、書き換え回数が少ない初期状態におけるカルコゲナイド層３の相変化領域２を示す。書き換え回数が少ない場合の相変化領域２は図示されるように小さな領域であり、その体積は小さい。しかし書き換え回数が増えてくると、それぞれの書き換え時に流れる電流により、図１５に示すように相変化領域２の大きさ（体積）は大きくなる。このように相変化領域２の体積が変化することで、図１６に示すように抵抗値が変化し、書き換えるためには大きな電流が必要になってしまう。
【００１２】
書き換えの回数は、実用上では１０５回程度は必要となる。しかし、書き換え回数が増えていくと、徐々に相変化領域２の体積が変化して、大きくなるという不具合がある。このような状態になると、相変化させる体積が増えることで、書き換えには大きな電流が必要となってしまう。すなわち、設定された電流値では書き換えが出来なくなる不具合となる。このように、書き換え回数の初期においては相変化領域として作用しない余分なカルゴゲナイド層が悪影響を及ぼし、書き換え耐性が得られなくなってしまうという問題が発生する。
【００１３】
本発明の課題は，上記した問題に鑑み、カルコゲナイド層の体積を小さくし、書き換え回数が少ないときでも、カルコゲナイド層のすべてを相変化領域とするカルコゲナイド層の構造とする。カルコゲナイド層の体積を小さくし、最初から全てのカルコゲナイド層を相変化領域とすることで、書き換え回数が増えた場合にも相変化領域の体積を増加させなくする。相変化領域の体積が変化しないことで、書き換えに必要な電流値が変わらず、安定した書き換えが行えるメモリセルを備えた半導体装置、及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１５】
本発明の半導体装置は、相変化層をメモリセルの記憶素子として備え、ヒータ電極と、前記ヒータ電極を覆う層間絶縁膜と、前記ヒータ電極の上面に達するように前記層間絶縁膜に設けたコンタクトホールと、前記コンタクトホール内において、前記コンタクトホールの側面に沿ってリング形状を有する前記相変化層と、前記相変化層の内側面を覆い、前記コンタクトホール内を充填する埋め込み絶縁膜と、前記相変化層の上面および前記埋め込み絶縁膜の上面を覆い、前記層間絶縁膜上に設けられた上部電極を備え、前記コンタクトホール内において、前記相変化層の上面の位置は、前記層間絶縁膜及び前記埋め込み絶縁膜の上面の位置よりも低い位置に形成されていることを特徴とする。
【００１９】
本発明の半導体装置における前記埋め込み絶縁膜は、窒化膜であることを特徴とする。
【００２０】
本発明の半導体装置は、相変化層をメモリセルの記憶素子として備え、ヒータ電極と、前記ヒータ電極を覆う層間絶縁膜と、前記ヒータ電極の上面に達するように前記層間絶縁膜に設けたコンタクトホールと、前記コンタクトホール内において、前記コンタクトホールの側面に沿ってリング形状を有する第1絶縁膜と、前記第１絶縁膜の内側面を覆い、前記第１絶縁膜の内側面に沿ってリング形状を有する前記相変化層と、前記相変化層の内側面を覆い、前記コンタクトホール内を充填する埋め込み絶縁膜と、前記相変化層の上面と前記埋め込み絶縁膜の上面と前記第１絶縁膜の上面を覆い、前記層間絶縁膜上に設けられた上部電極を備え、前記コンタクトホール内において、前記相変化層の上面の位置は、前記層間絶縁膜、前記埋め込み絶縁膜及び前記第１絶縁膜の上面の位置よりも低い位置に形成されていることを特徴とする。
【００２１】
本発明の半導体装置における前記第１絶縁膜は、窒化膜であることを特徴とする。
【００２３】
本発明の半導体装置における前記相変化層は、カルコゲナイド層であることを特徴とする。
【００２４】
本発明の半導体装置の製造方法は、半導体基板上にヒータ電極を形成するヒータ電極形成工程と、前記ヒータ電極上に層間絶縁膜を成膜し、該層間絶縁膜に前記ヒータ電極の上面に達するコンタクトホールを形成するコンタクト形成工程と、前記コンタクトホールの内部を覆い、前記コンタクトホール内を完全には充填しない膜厚で相変化層を成膜する相変化層成膜工程と、エッチバックを行って、前記層間絶縁膜上に成膜した前記相変化層を除去すると共に、前記コンタクトホール内に前記相変化層をサイドウォールとして形成する工程と、前記コンタクトホール内を充填するように埋め込み絶縁膜を形成する埋め込み絶縁膜成膜工程と、前記層間絶縁膜、前記埋め込み絶縁膜及び前記相変化層の表面を平坦化する平坦化工程と、前記相変化層をエッチングし、前記相変化層の上面の位置を前記層間絶縁膜の上面の位置より低くするエッチング工程と、前記相変化層及び前記埋め込み絶縁膜の上面に接触する上部電極を形成する工程と、を備えたことを特徴とする。
【００２６】
本発明の半導体装置の製造方法においては、前記相変化層成膜工程の前に、第１の絶縁膜を成膜する成膜工程と、前記第１の絶縁膜をエッチバックする絶縁膜エッチバック工程とをさらに備え、前記エッチング工程において、前記相変化層の上面の位置を前記第１の絶縁膜の上面の位置よりも低くすることを特徴とする。
【００２８】
本発明の半導体装置の製造方法の前記相変化成膜工程は、カルコゲナイド材料を成膜することを特徴とする。
【発明の効果】
【００２９】
本発明においては、カルコゲナイド層をサイドウォールとして形成し、必要最小限の体積とし、書き換え回数の最初から全てのカルコゲナイド層を相変化領域とすることで、書き換え回数が増えた場合にも相変化領域の体積は増加しない。これらの構成とすることで、書き換えに必要な電流値を小さくでき、かつ一定の電流値により、安定した書き換えが行える効果が得られる。
【発明を実施するための最良の形態】
【００３０】
本発明の半導体装置について、図面を参照して説明する。
【実施例１】
【００３１】
実施例１として、図１〜図８を用いて説明する。図１は実施例１に係るメモリセルの記憶素子部の断面図、図２はその上面図を示し、図３はメモリセルの記憶素子部の相変化領域を示す断面図である。図４〜８には途中工程（１〜５）におけるメモリセルの記憶素子部の断面図を示す。図においては、本願に直接関係するカルコゲナイド層、ヒータ電極及び上部電極のみを図示し、その他一般的な半導体装置に含まれるトランジスタ、配線層は省略している。
【００３２】
図１に示すように実施例１のカルコゲナイド層３は、ヒータ電極１の上に開口された層間絶縁膜５のコンタクト側壁に沿ったサイドウォールとして、リング状に形成する。このカルコゲナイド層３で形成されたリングの中は埋め込み絶縁膜６で埋設し、ＣＭＰにより表面を平坦化し、上部電極４が形成される。これらの上面図を図２に示す。ヒータ電極１上に、埋め込み絶縁膜６を中心とし、その周りにリング状のカルコゲナイド層３が形成されている。
【００３３】
このカルコゲナイド層３の体積は、カルコゲナイド３の成膜膜厚と、層間絶縁膜５に開口されたコンタクトの直径と深さによって決定することが出来る。カルコゲナイド層３をサイドウォールとして形成することでその体積は小さくすることが出来る。カルコゲナイド層３の体積を小さくすることで、初期の書き換え時においても、図３に示すように全てのカルコゲナイド層３は相変化領域２となる。そのため書き換え回数が増えた場合にも、相変化領域２の体積が増加することがなく、最初の書き換え設定電流により安定的に書き換え動作が行える。
【００３４】
カルコゲナイド層３をサイドウォールとして形成することで、カルコゲナイド層の体積はカルコゲナイド３の成膜膜厚と、コンタクトホール直径と深さに依存することになる。このカルコゲナイド層３の体積は、メモリセルの記憶素子部の抵抗値の変化量がメモリセルの記憶情報として検出可能な範囲で選択決定できる。さらにカルコゲナイド層の体積を小さくすることで、書き換え電流を小さくでき、消費電流の小さな半導体装置が得られる。
【００３５】
次に、図４〜９を用いて実施例１の製造方法を工程順に説明する。図４に示すように、ヒータ電極１が形成された半導体基板（不図示）上に層間絶縁膜５を成膜し、層間絶縁膜５にヒータ電極１に達するコンタクト７を開口する。このコンタクト７の深さと直径に、相変化領域２の体積は依存する。その後表面にカルコゲナイド層３を成膜する（図５）。カルコゲナイド層３はＭＯＣＶＤ（metal organic chemical vapor deposition）などのカバレッジの良い方法が望ましいが、スパッタにて形成しても良い。
【００３６】
相変化領域２の体積は、コンタクト７の深さと直径、そしてカルコゲナイド層３の膜厚により決定される。これらは独立した寸法であり、カルコゲナイド層３の体積は自由に設定できる。コンタクト７の直径を小さくすればカルコゲナイド層３の体積は小さく出来る。また、逆にコンタクト７の直径をリソグラフィの最小寸法より大きくし、カルコゲナイド層の膜厚を薄くすることでもカルコゲナイド層３の体積を小さくできる。このように最小リソグラフィ寸法に制限されることなく、量産的に安定した小さな体積を有するカルコゲナイド層３を形成することができる。このようにカルコゲナイド層３の体積を小さく、全てのカルコゲナイド層を相変化領域とすることで、書き換えに必要な電流値を低減することが可能となる。
【００３７】
次に成膜したカルコゲナイド層３をドライエッチにてエッチバックし（図６）、層間絶縁膜５に開口されたコンタクト７の側壁にリング状のサイドウォールとして形成する。次にカルコゲナイド層のリングの中を埋設するための埋め込み絶縁膜６を堆積する（図７）。埋め込み絶縁膜６はカバレッジの良い絶縁膜が望ましい。しかし、仮に内部にボイドが発生したとしても後の平坦化のＣＭＰの時点で、これらのボイドが表面に現れないように形成できるのであれば、必ずしも完全に埋設されていなくても良い。また材質としては酸化膜でも窒化膜でもよいが、窒化膜がより好ましい。
【００３８】
次に図８に示すようにＣＭＰ（chemical mechanical polish ）を行い、表面を平坦化する。ＣＭＰは絶縁膜を研磨するとともにカルコゲナイド層３の上部のラウンドした部分も研磨して平坦化する。また、このときの研磨量でコンタクト７の最終的な深さが決定される。従って、このＣＭＰの研磨量でもカルコゲナイド層の体積を決定することが出来る。その後上部電極４を形成することで記憶素子部が完成する(図１)。
【００３９】
本実施例のメモリセルの記憶素子部は、カルコゲナイド層をサイドウォールとして形成することで、カルコゲナイド層の体積を小さくできる。このカルコゲナイド層の体積はカルコゲナイド層の厚さと、コンタクトの直径及び深さによって決定される。このようにカルコゲナイド層をサイドフォールとして形成することで、カルコゲナイド層の体積はリソグラフィの最小寸法を用いて形成されるカルコゲナイド層の体積よりも小さくできる。カルコゲナイド層の体積が小さいことから、書き換え回数が少ない場合においても全てのカルコゲナイド層が相変化領域となり、書き換え回数が増えることによる相変化領域の増加がなくなる。そのため相変化領域の変化による書き換え不良の不具合が発生することはない。さらにカルコゲナイド層の体積が小さいことから小さな書き換え電流によりメモリセルの書き換えができる。従って小さな書き換え電流で、安定した書き換え特性を有するメモリセル、およびこのメモリセルを備えた半導体装置が得られる。
【実施例２】
【００４０】
本発明の実施例２について、図９を用いて説明する。図９には本実施例２に係るメモリセルの記憶素子部の断面図を示す。本実施例は、実施例１のコンタクト内の層間絶縁膜５と、カルコゲナイド層３との間にさらに第１の絶縁膜６をサイドウォールとして設けた実施例である。実施例１と同一構成要素は同じ符号とし、その説明は省略する。
【００４１】
図９のメモリセルのカルコゲナイド層３は、層間絶縁膜５に設けられたコンタクト内にサイドウォールとして第１絶縁膜８を設け、その内部にカルコゲナイド層３と埋め込み絶縁膜６を設けた構成である。実施例２の構成においては、カルコゲナイド層３の上下面はヒータ電極１及び上部電極４と接し、その側面は第１絶縁膜８及び埋め込み絶縁膜６と接している。本実施例の構成においては、第１絶縁膜８及び埋め込み絶縁膜６の材質を自由に選択することができる利点がある。ここで第１絶縁膜８及び埋め込み絶縁膜６としては、カルコゲナイド層３と反応しにくい材質を選択することができる。カルコゲナイド層３は酸素と反応することがあるため第１絶縁膜８及び埋め込み絶縁膜６としては、窒化膜（ＳｉＮ）が好ましい。
【００４２】
実施例２の製造方法を、実施例１の製造工程におけるメモリセルの記憶素子部の断面図を参照して説明する。図４に示す層間絶縁膜５にコンタクト７を開口し、第１絶縁膜８として窒化膜（ＳｉＮ）を成膜する。成膜された第１絶縁膜８をエッチバックし、コンタクト７の側壁のみに第１絶縁膜８をサイドウォールとしてリング状に形成する。その後、図５以降の工程に準じ、カルコゲナイド層３の成膜、カルコゲナイド層３のエッチバック、埋め込み絶縁膜６として窒化膜（ＳｉＮ）の成膜、平坦化のためのＣＭＰ、上部電極４を形成する。本実施例においては、実施例１の製造工程として図４のコンタクト７の開口後に、第１絶縁膜８の成膜工程と、第１絶縁膜８のエッチバック工程が追加されている。また第１絶縁膜８及び埋め込み絶縁膜６としては、窒化膜（ＳｉＮ）を使用している。
【００４３】
本実施例のメモリセルは、第１絶縁膜とカルコゲナイド層をサイドウォールとして形成することで、カルコゲナイド層の体積をさらに小さくできる。このカルコゲナイド層の体積はカルコゲナイド層の厚さと、コンタクトの直径及び深さによって決定される。このように第１絶縁膜とカルコゲナイド層をサイドフォールとして形成することで、カルコゲナイド層の体積はリソグラフィの最小寸法を用いて形成されるカルコゲナイド層の体積よりも小さくできる。カルコゲナイド層の体積が小さいことから、書き換え回数が少ない場合においても全てのカルコゲナイド層が相変化領域となり、書き換え回数が増えることによる相変化領域の増加がなくなる。そのため相変化領域の変化による書き換え不良の不具合が発生することはない。またカルコゲナイド層の体積が小さいことから小さな書き換え電流によりメモリセルの書き換えができる。さらにカルコゲナイド層との接触面をカルコゲナイド層と反応しにくい第１絶縁膜及び埋め込み絶縁膜とすることで、カルコゲナイド層をより安定的にできる。従って小さな書き換え電流で、安定した書き換え特性を有するメモリセル、およびこのメモリセルを備えた半導体装置が得られる。
【実施例３】
【００４４】
本発明の実施例３について、図１０を用いて説明する。図１０には本実施例に係るメモリセルの記憶素子部の断面図を示す。本実施例は、実施例２のカルコゲナイド層をリセス構造とすることで、カルコゲナイド層の体積をさらに小さくする実施例である。図１０に示すようにカルコゲナイド層３は、平坦化された層間絶縁膜５、第１の絶縁膜８及び埋め込み絶縁膜６の面より低く、リセス構造とされる。このリセス部分を含めて上部電極４が配設される。またカルコゲナイド層の側面は、実施例２と同様に、第１絶縁膜及び埋め込み絶縁膜と接触している。実施例１と同一構成要素は同じ符号とし、その説明は省略する。
【００４５】
実施例３の製造方法を実施例１の製造工程におけるメモリセルの記憶素子部の断面図を参照して説明する。図４に示す層間絶縁膜５にコンタクト７を開口し、第１絶縁膜８として窒化膜（ＳｉＮ）を成膜する。成膜された第１絶縁膜８をエッチバックし、コンタクト７の側壁のみに第１絶縁膜８をサイドウォールとしてリング状に形成する。その後、図５以降の工程に準じ、カルコゲナイド層３の成膜、カルコゲナイド層３のエッチバック、埋め込み絶縁膜６として窒化膜（ＳｉＮ）の成膜、平坦化のためのＣＭＰを行う。さらにカルコゲナイド層３の一部をエッチングし、ＣＭＰにより平坦化された層間絶縁膜５、第１の絶縁膜８及び埋め込み絶縁膜６の面より窪ませ、カルコゲナイド層３の高さを低くする。このようにカルコゲナイド層３の高さを低く、リセス構造とした後、上部電極４を形成する。本実施例は実施例２の構成においてカルコゲナイド層３をリセス構造としたが、実施例１の構成にも適用できる。
【００４６】
本実施例のメモリセルは、カルコゲナイド層をサイドウォールとして形成し、さらに、平坦化された面から窪ませ、リセス構造とすることで、カルコゲナイド層の体積をより小さくできる。このようにカルコゲナイド層をリセス構造とすることで、カルコゲナイド層の体積は実施例２よりもリセス分だけ、さらに小さくできる。このようにカルコゲナイド層をサイドフォールとし、さらにリセス構造とすることで、カルコゲナイド層の体積はリソグラフィの最小寸法を用いて形成されるカルコゲナイド層の体積よりも小さくできる。カルコゲナイド層の体積が小さいことから、書き換え回数が少ない場合においても全てのカルコゲナイド層が相変化領域となり、書き換え回数が増えることによる相変化領域の増加がなくなる。そのため相変化領域の変化による書き換え不良の不具合が発生することはない。またカルコゲナイド層の体積が小さいことから小さな書き換え電流によりメモリセルの書き換えができる。さらにカルコゲナイド層との接触面を反応しにくい第１絶縁膜及び埋め込み絶縁膜とすることで、カルコゲナイド層をより安定的にできる。従って小さな書き換え電流で、安定した書き換え特性を有するメモリセル、およびこのメモリセルを備えた半導体装置が得られる。
【実施例４】
【００４７】
本発明の実施例４について、図１１を用いて説明する。図１１には本実施例に係るメモリセルの記憶素子部の断面図を示す。本実施例は、実施例１の製造工程を短縮し、カルコゲナイド層のエッチバック工程を省略した実施例である。本実施例のカルコゲナイド層は、サイドウォールとともにコンタクト内の底部にも形成されている。実施例１と同一構成要素は同じ符号とし、その説明は省略する。
【００４８】
実施例４の製造方法を実施例１の製造工程におけるメモリセルの記憶素子部の断面図を参照して説明する。図４に示す層間絶縁膜５にコンタクト７を開口し、図５に示すようにカルコゲナイド層３を成膜する。その後カルコゲナイド層３のエッチバックを行わないで、埋め込み絶縁膜６を成膜する。平坦化のためのＣＭＰにおいては層間絶縁膜５の上面のカルコゲナイド層も同時に研磨し、その後、上部電極４を形成する。
【００４９】
本実施例４は、図６のカルコゲナイド層３のエッチバックを省略し、製造工程を短縮した実施例である。そのため実施例１に比較してコンタクトの底部のカルコゲナイド層が増加しているが、カルコゲナイド層をサイドウォールとして形成することで、そのカルコゲナイド層の体積は小さくできる。このカルコゲナイド層の体積はカルコゲナイドの厚さと、コンタクトの直径及び深さによって決定される。カルコゲナイドの体積はカルコゲナイド層をサイドフォールとして形成することで、リソグラフィの最小寸法を用いて形成されるカルコゲナイド層の体積よりも小さくできる。また底部のカルコゲナイド層は直接ヒータ電極１に接触していることから、全てのカルコゲナイド層は書き換え回数によらず最初から相変化領域となる。従って、本実施例においても、書き換え回数が増加することによる相変化領域の増加は発生しない。製造工程を短縮して、カルコゲナイド層３のエッチバックを行わない場合にも、安定した書き換え動作が得られる。
【００５０】
本実施例のメモリセルのカルコゲナイド層は、コンタクト底部とコンタクト側壁のサイドウォールとして形成される。カルコゲナイド層をサイドウォールとして形成することで、カルコゲナイド層の体積はリソグラフィの最小寸法を用いて形成されるカルコゲナイド層の体積よりも小さくできる。カルコゲナイド層の体積を小さくすることで、カルコゲナイド層の全ては書き換え回数によらず最初から相変化領域となり、書き換え回数が増加することによる相変化領域の増加は発生しない。従って小さな書き換え電流で、安定した書き換え特性を有するメモリセル、およびこのメモリセルを備えた半導体装置が得られる。
【００５１】
以上、実施例につき詳述したが、本願は前記実施例に限定されるものではなく、種々変更して実施することが可能である。たとえば、本実施例においては相変化層としてカルコゲナイド層を用いたが、これに限定されるものではなく、相の変化に伴い抵抗値が変化する材料であれば適用可能である。さらに、実施例３においても、実施例４と同様にコンタクト底部のカルコゲナイド層を設けることもできる。このように、これらの組み合わせは任意に組み合わせて適用することも可能である。本発明の概念を超えない範囲で、種々変更して実施することが可能であり、これらが本願に含まれることはいうまでもない。
【図面の簡単な説明】
【００５２】
【図１】実施例１に係るメモリセルの記憶素子部の断面図である。
【図２】図１におけるメモリセルの記憶素子部の上面図である。
【図３】図１におけるメモリセルの記憶素子部の相変化領域を示す断面図である。
【図４】実施例１に係る途中工程（１）におけるメモリセルの記憶素子部の断面図である。
【図５】実施例１に係る途中工程（２）におけるメモリセルの記憶素子部の断面図である。
【図６】実施例１に係る途中工程（３）におけるメモリセルの記憶素子部の断面図である。
【図７】実施例１に係る途中工程（４）におけるメモリセルの記憶素子部の断面図である。
【図８】実施例１に係る途中工程（５）におけるメモリセルの記憶素子部の断面図である。
【図９】実施例２に係るメモリセルの記憶素子部の断面図である。
【図１０】実施例３に係るメモリセルの記憶素子部の断面図である。
【図１１】実施例４に係るメモリセルの記憶素子部の断面図である。
【図１２】従来例１に係るメモリセルの記憶素子部の断面図である。
【図１３】従来例２に係るメモリセルの記憶素子部の断面図である。
【図１４】課題を説明するための書き込み回数が少ない場合におけるメモリセルの記憶素子部の相変化領域を模式的に示す断面図である。
【図１５】課題を説明するための書き込み回数が多い場合におけるメモリセルの記憶素子部の相変化領域を模式的に示す断面図である。
【図１６】カルコゲナイドの抵抗値と書き換え回数の相関図である。
【符号の説明】
【００５３】
１    ヒータ電極
２    カルコゲナイド層の相変化領域
３    カルコゲナイド層
４    上部電極
５    層間絶縁膜
６    埋め込み絶縁膜
７    コンタクト
８    第１絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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