(57)【特許請求の範囲】
【請求項１】
第１の第1導電型半導体ウェル領域に形成されたｐｎ接合型のセンサ部及び該センサ部に接続されたスイッチングトランジスタを有する複数の画素と、
前記画素を分離するための選択酸化による素子分離層と、
前記素子分離層の下を含み素子分離層の周辺端部から離れて前記センサ部側へ一部延長し、且つ前記一部延長する部分が前記センサ部を構成する第２導電型半導体領域の深さ方向の全長にわたって端部と接するように形成された第２の第1導電型半導体ウェル領域と、
前記スイッチングトランジスタのゲート電極端に形成されたサイドウォールと、
前記センサ部を構成する第２導電型半導体領域の表面にあって、前記サイドウォール下又は／及び前記第２の第１導電型半導体ウェル領域側の端に選択的に形成された第１導電型半導体層と
を有するＭＯＳ型固体撮像素子。
【請求項２】
前記センサ部を構成する第２導電型半導体領域及び前記第1導電型半導体層の表面全域に形成された第1導電型半導体領域
を有する請求項１記載のＭＯＳ型固体撮像素子。
【請求項３】
第１の第1導電型半導体ウェル領域に形成されたｐｎ接合型のセンサ部及び該センサ部に接続されたスイッチングトランジスタを有する複数の画素と、
前記画素を分離するための選択酸化による素子分離層と、
前記素子分離層の下を含み素子分離層の周辺端部から離れて前記センサ部側へ一部延長し、且つ前記一部延長する部分が前記センサ部を構成する第２導電型半導体領域の深さ方向の全長にわたって端部と接するように形成された第２の第１導電型半導体ウェル領域と、
前記スイッチングトランジスタのゲート電極端に形成されたサイドウォールと、
前記センサ部を構成する第２導電型半導体領域の表面にあって、前記サイドウォール下から前記第２の第１導電型半導体ウェル領域に接する領域にわたって形成された第１導電
型半導体領域と
を有するＭＯＳ型固体撮像素子。
【請求項４】
前記第1導電型半導体領域が前記スイッチングトランジスタのゲート電極下の全域まで延長されている
請求項３記載のＭＯＳ型固体撮像素子。
【請求項５】
半導体基板に、センサ部を有する画素を分離する素子分離層を選択酸化で形成する工程と、
前記素子分離層の下を含んで前記画素が形成される領域の全面に第１の第１導電型半導体ウェル領域を形成する工程と、
前記素子分離層の下を含み素子分離層の周辺端部から離れて前記センサ部側へ一部延長する第２の第１導電型半導体ウェル領域を形成する工程と、
前記素子分離層で区画された前記第1の第1導電型半導体ウェル領域に、スイッチングトランジスタのゲート電極を挟んでソース・ドレインとなる第２導電型半導体領域と、端部が深さ方向の全長にわたって前記第２の第1導電型半導体ウェル領域に接するｐｎ接合型のセンサ部を構成する第２導電型半導体領域とを形成する工程と、
前記ゲート電極の端にサイドウォールを形成する工程と、
前記センサ部を構成する第２導電型半導体領域の表面にあって、前記サイドウォール下又は／及び前記第２の第1導電型半導体ウェル領域側の端に選択的に第1導電型半導体層を形成する工程と
を有するＭＯＳ型固体撮像素子の製造方法。
【請求項６】
前記センサ部を構成する第２導電型半導体領域を形成する工程の前に、該第２導電型半導体領域に対応する前記第1の第1導電型半導体ウェルの表面に第1導電型半導体領域を形成する工程
を有する請求項５記載のＭＯＳ型固体撮像素子の製造方法。
【請求項７】
半導体基板に、センサ部を有する画素を分離する素子分離層を選択酸化で形成する工程と、
前記素子分離層の下を含んで前記画素が形成される領域の全面に第１の第１導電型半導体ウェル領域を形成する工程と、
前記素子分離層の下を含み素子分離層の周辺端部から離れて前記センサ部側へ一部延長する第２の第１導電型半導体ウェル領域を形成する工程と、
前記素子分離層で区画され第1の第1導電型半導体ウェル領域の表面全面に第1導電型半導体領域を形成する工程と、
前記素子分離層で区画された第1の第1導電型半導体ウェル領域上にゲート絶縁膜を介したスイッチングトランジスタのゲート電極と、該ゲート電極の端のサイドウォールを形成する工程と、
前記素子分離層で区画された各第1の第1導電型半導体ウェル領域に、前記スイッチングトランジスタのゲート電極を挟んでソース・ドレインとなる第２導電型半導体領域と、端部が深さ方向の全長にわたって前記第２の第1導電型半導体ウェル領域に接するｐｎ接合型のセンサ部を構成する第２導電型半導体領域とを形成する工程と
を有するＭＯＳ型固体撮像素子の製造方法。
【請求項８】
半導体基板に、センサ部を有する画素を分離する素子分離層を選択酸化で形成する工程と、
前記素子分離層の下を含んで前記画素が形成される領域の全面に第１の第１導電型半導体ウェル領域を形成する工程と、
前記素子分離層の下を含み素子分離層の周辺端部から離れて前記センサ部側へ一部延長する第２の第１導電型半導体ウェル領域を形成する工程と、
前記素子分離層で区画された前記第1の第1導電型半導体ウェル領域に、スイッチングトランジスタのゲート電極を挟んでソース・ドレインとなる第２導電型半導体領域と、端部が深さ方向の全長にわたって前記第２の第1導電型半導体ウェル領域に接するｐｎ接合型のセンサ部を構成する第２導電型半導体領域とを形成する工程と、
前記ゲート電極の端にサイドウォールを形成する工程と
前記センサ部を構成する第２導電型半導体領域の表面に、前記サイドウォール下から前記第２の第１導電型半導体ウェル領域に接する領域にわたって第1導電型半導体領域を形成する工程と、
を有するＭＯＳ型固体撮像素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子及びその製造方法、特に、Ｃ−ＭＯＳ型などのＭＯＳ型の固体撮像素子及びその製造方法に関する。
【０００２】
【従来の技術】
近年の携帯型のパーソナルコンピュータや小型ビデオカメラの進展に伴い、益々低消費電力の固体撮像素子が必要になってきている。特に、画像処理を扱う装置は、ＣＣＤ固体撮像素子が主流で用いられているが、その動作特性上から低消費電力化は非常に困難である。ＣＣＤ固体撮像素子を駆動させるためには、少なくとも５Ｖ以上の電圧が必要である。携帯装置のデジタルＬＳＩは、近年、１．５Ｖ化の研究開発が主流であるが、これら携帯装置の低消費電力化において、ＣＣＤ固体撮像素子を用いると、電力消費が甚だしく、大きな問題を有している。
【０００３】
そこで、近年、画像入力素子としてＣ−ＭＯＳ型の固体撮像素子が注目されている。この固体撮像素子はＣ−ＭＯＳ技術を用いるため、低電圧の駆動が可能となり、特に近年の携帯端末との組み合わせには低消費電力化の観点で非常に有効な固体撮像素子と考えられる。
【０００４】
図２１は、Ｃ−ＭＯＳ型固体撮像素子の１画素の概略構成を示す。この固体撮像素子１は、シリコン基板の第１導電型、例えばｐ型の半導体領域２に各画素を区画する例えば選択酸化（ＬＯＣＯＳ）による素子分離層３が形成され、各区画されたｐ型半導体領域２にセンサ部となるフォトダイオード５を構成するｎ型半導体領域４が形成されると共に、このフォトダイオード５に接続されるスイッチング用ＭＯＳトランジスタ６が形成されて成る。スイッチング用ＭＯＳトランジスタ６は、フォトダイオード５のｎ型半導体領域４を一方のソース・ドレイン領域とし、このｎ型半導体領域４と他方のソース・ドレイン領域７との間のｐ型半導体領域２上に、ゲート絶縁膜８を介してゲート電極９を形成してなるトランスファゲート部１１を形成して構成される。このゲート電極９は図示せざるも垂直選択線に接続され、ソース・ドレイン領域７は垂直信号線に接続される。
【０００５】
このＣ−ＭＯＳ型固体撮像素子１では、入射光Ｌによってフォトダイオード５で光電変換された電子が、フォトダイオード５からスイッチング用ＭＯＳトランジスタ６のトランスファゲート部１１を介してソース・ドレイン領域７へ流入し、この電子が垂直信号線を通してＭＯＳトランジスタによるアンプ１０等によって増幅され、画像信号として出力される。
【０００６】
【発明が解決しようとする課題】
ところで、このＣ−ＭＯＳ型固体撮像素子１は、ＣＣＤ固体撮像素子と異なる駆動であるため、画像上に発生するノイズの観点から、ＣＣＤ固体撮像素子と比較して格段に劣化する欠点を有している。
【０００７】
Ｃ−ＭＯＳ型固体撮像素子の場合には、図２１に示すようにフォトダイオード５からソース・ドレイン領域７へ電子を転送させる際に、光電変換された電子、いわゆる信号成分Ｓのみを転送させることが重要であるが、暗電流に伴うノイズ成分Ｎの電子が加わり、これが結果としてＳ／Ｎ比の低下につながる。また、従来のＣ−ＭＯＳ型固体撮像素子は、フォトダイオード５のポテンシャルに溜まる電子も出来るだけ多い方がダイナミックレンジが大きくなるが、画素の微細化の為に設計上大きな構造的変化は困難であり、低いレベルのダイナミックレンジで用いられているのが現状である。
【０００８】
これらの問題点は、現状では明確化されてなく、決め手となる解決策も示されていない。
【０００９】
現状では、ＣＤＳ回路でノイズを除去させるのが主流であり、プロセス的見地で暗電流対策に積極的に発表されているものはない。
【００１０】
本発明は、上述の点に鑑み、本発明は、高い感度と低い暗電流を確保できるＭＯＳ型固体撮像素子及びその製造方法を提供するものである。
【００１１】
【課題を解決するための手段】
本発明に係るＭＯＳ型固体撮像素子は、第１の第1導電型半導体ウェル領域に形成されたｐｎ接合型のセンサ部及び該センサ部に接続されたスイッチングトランジスタを有する複数の画素と、画素を分離するための選択酸化による素子分離層と、素子分離層の下を含み素子分離層の周辺端部から離れてセンサ部側へ一部延長し、且つ一部延長する部分がセンサ部を構成する第２導電型半導体領域の深さ方向の全長にわたって端部と接するように形成された第２の第1導電型半導体ウェル領域と、スイッチングトランジスタのゲート電極端に形成されたサイドウォールと、センサ部を構成する第２導電型半導体領域の表面にあって、サイドウォール下又は／及び第２の第１導電型半導体ウェル領域側の端に選択的に形成された第１導電型半導体層とを有する。
本発明に係るＭＯＳ型固体撮像素子は、上記ＭＯＳ型固体撮像素子において、さらにセンサ部を構成する第２導電型半導体領域及び第1導電型半導体層の表面全域に形成された第1導電型半導体領域を有する。
【００１２】
本発明のＭＯＳ型固体撮像素子においては、素子分離層の下を含み素子分離層の周辺端部から離れてセンサ部側へ一部延長し、且つ一部延長する部分がセンサ部を構成する第２導電型半導体領域の深さ方向の全長にわたって端部と接するように形成された第２の第1導電型半導体ウェル領域を有するので、素子分離層端の付近で発生し易い結晶欠陥がこの第２の第1導電型半導体ウェル領域に取り込まれ、結晶欠陥から放出された不要電荷が第２の第１導電型半導体ウェル領域内で再結合されて消滅又は低減する。また、本発明では、センサ部を構成する第２導電型半導体領域の表面にあって、サイドウォール下又は／及び前記第２の第1導電型半導体ウェル領域側の端に選択的に形成された第1導電型半導体層を有するので、ゲート端の付近又は／及び素子分離層端の付近に生じ易い結晶欠陥が第１導電型半導体層に取り込まれ、結晶欠陥から放出された不要電荷がこの第１導電型半導体層内で再結合されて消滅又は低減する。従って、暗電流の増加が抑えられ、また、暗電流に伴うノイズ成分の不安電荷が減ってＳ／Ｎ比が向上する。
本発明のＭＯＳ型固体撮像素子においては、上記ＭＯＳ型固体撮像素子において、さらにセンサ部を構成する第２導電型半導体領域及び第1導電型半導体層の表面全域に形成された第1導電型半導体領域を有するときは、センサ部における半導体と絶縁膜との界面で発生する電荷がこの第1導電型半導体領域で再結合される。従って、より暗電流が低減し、Ｓ／Ｎ比が向上する。
【００１３】
本発明に係るＭＯＳ型固体撮像素子は、第１の第1導電型半導体ウェル領域に形成されたｐｎ接合型のセンサ部及び該センサ部に接続されたスイッチングトランジスタを有する複数の画素と、画素を分離するための選択酸化による素子分離層と、素子分離層の下を含み素子分離層の周辺端部から離れてセンサ部側へ一部延長し、且つ一部延長する部分がセンサ部を構成する第２導電型半導体領域の深さ方向の全長にわたって端部と接するように形成された第２の第１導電型半導体ウェル領域と、スイッチングトランジスタのゲート電極端に形成されたサイドウォールと、センサ部を構成する第２導電型半導体領域の表面にあって、サイドウォール下から第２の第１導電型半導体ウェル領域に接する領域にわたって形成された第１導電型半導体領域とを有する。
本発明に係るＭＯＳ型固体撮像素子は、上記ＭＯＳ型固体撮像素子において、第1導電型半導体領域がスイッチングトランジスタのゲート電極下の全域まで延長される。
【００１４】
本発明の固体撮像素子においては、素子分離層の下を含み素子分離層の周辺端部から離れてセンサ部側へ一部延長し、且つ一部延長する部分がセンサ部を構成する第２導電型半導体領域の深さ方向の全長にわたって端部と接するように形成された第２の第1導電型半導体ウェル領域を有するので、素子分離層端の付近で発生し易い結晶欠陥がこの第1の第1導電型半導体領域に取り込まれ、結晶欠陥から放出された不要電荷が第１導電型半導体層内で再結合されて消滅又は低減する。また、本発明では、センサ部を構成する第２導電型半導体領域の表面にあって、サイドウォール下から第２の第1導電型半導体ウェル領域に接する領域にわたって形成された第1導電型半導体領域を有するので、ゲート端の付近又は／及び素子分離層端の付近に生じ易い結晶欠陥が第１導電型半導体層に取り込まれると共に、センサ部における半導体と絶縁膜との界面で発生する電荷がこの第1導電型半導体領域で再結合される。従って、暗電流が低減し、Ｓ／Ｎ比が向上する。
本発明のＭＯＳ型固体撮像素子においては、上記ＭＯＳ型固体撮像素子において、第1導電型半導体領域がスイッチングトランジスタのゲート電極下の全域まで延長されるときは、ゲート下のチャネル部が埋め込みチャネル構造となり、さらに暗電流が低減し、Ｓ／Ｎ比が向上する。
【００１５】
本発明に係るＭＯＳ型固体撮像素子の製造方法は、半導体基板に、センサ部を有する画素を分離する素子分離層を選択酸化で形成する工程と、素子分離層の下を含んで画素が形成される領域の全面に第１の第１導電型半導体ウェル領域を形成する工程と、素子分離層の下を含み素子分離層の周辺端部から離れてセンサ部側へ一部延長する第２の第１導電型半導体ウェル領域を形成する工程と、素子分離層で区画された第1の第1導電型半導体ウェル領域に、スイッチングトランジスタのゲート電極を挟んでソース・ドレインとなる第２導電型半導体領域と、端部が深さ方向の全長にわたって第２の第1導電型半導体ウェル領域に接するｐｎ接合型のセンサ部を構成する第２導電型半導体領域とを形成する工程と、ゲート電極の端にサイドウォールを形成する工程と、センサ部を構成する第２導電型半導体領域の表面にあって、サイドウォール下又は／及び第２の第1導電型半導体ウェル領域側の端に選択的に第1導電型半導体層を形成する工程とを有する。
本発明に係るＭＯＳ型固体撮像素子の製造方法は、上記ＭＯＳ型固体撮像素子の製造方法において、センサ部を構成する第２導電型半導体領域を形成する工程の前に、該第2導電型半導体領域に対応する第1の第1導電型半導体ウェル領域の表面に第1導電型半導体領域を形成する工程を有する。
【００１６】
本発明のＭＯＳ型固体撮像素子の製造方法においては、センサ部を構成する第２導電型半導体領域の深さ方向の全長にわたって端部と接する第２の第1導電型半導体ウェルを形成するので、素子分離層端の付近に生じ易い結晶欠陥が第２の第1導電型半導体ウェル領域に取り込まれる。また、センサ部を構成する第２導電型半導体領域の表面にあって、サイドウォール下又は／及び第２の第1導電型半導体ウェル領域側の端に選択的に第1導電型半導体層を形成するので、スイッチングトランジスタのゲート端の付近又は／及び素子分離層端の付近に生じ易い結晶欠陥が第１導電型半導体層によって取り込まれる。従って、結晶欠陥から放出される不要電荷が減り、暗電流の低い、且つＳ／Ｎ比が向上した固体撮像素子の製造が可能になる。
本発明のＭＯＳ型固体撮像素子の製造方法では、上記ＭＯＳ型固体撮像素子の製造方法において、さらにセンサ部を構成する第２導電型半導体領域を形成する工程の前に、該第２導電型半導体領域に対応する第1の第1導電型半導体ウェル領域の表面に第２の第1導電型半導体領域を形成するときは、センサ部における半導体と絶縁膜との界面で発生する電荷がこの第1導電型半導体領域で再結合される。従って、より暗電流が低減し、Ｓ／Ｎ比が向上した固体撮像素子の製造が可能になる。
【００１７】
本発明に係るＭＯＳ型固体撮像素子の製造方法は、半導体基板に、センサ部を有する画素を分離する素子分離層を選択酸化で形成する工程と、素子分離層の下を含んで画素が形成される領域の全面に第１の第１導電型半導体ウェル領域を形成する工程と、素子分離層の下を含み素子分離層の周辺端部から離れてセンサ部側へ一部延長する第２の第１導電型半導体ウェル領域を形成する工程と、素子分離層で区画され第1の第1導電型半導体ウェル領域の表面全面に第1導電型半導体領域を形成する工程と、素子分離層で区画された第1の第1導電型半導体ウェル領域上にゲート絶縁膜を介したスイッチングトランジスタのゲート電極と、ゲート電極の端のサイドウォールを形成する工程と、素子分離層で区画された各第1の第1導電型半導体ウェル領域に、スイッチングトランジスタのゲート電極を挟んでソース・ドレインとなる第２導電型半導体領域と、端部が深さ方向の全長にわたって第２の第1導電型半導体ウェル領域に接するｐｎ接合型のセンサ部を構成する第２導電型半導体領域とを形成する工程とを有する。
【００１８】
本発明のＭＯＳ型固体撮像素子の製造方法においては、センサ部を構成する第２導電型半導体領域の深さ方向の全長にわたって端部と接する第２の第1導電型半導体ウェルを形成するので、素子分離層端の付近に生じ易い結晶欠陥が第２の第1導電型半導体ウェル領域に取り込まれる。また、スイッチングトランジスタのゲート電極、センサ部を構成する第２導電型半導体領域を形成する前に、素子分離層で区画された第1の第1導電型半導体ウェル領域の表面全面に第1導電型半導体領域を形成するので、スイッチングトランジスタのゲート下のチャネル部が埋め込みチャネル構造となる。同時に、その後に形成されるセンサ部において、半導体と絶縁膜との界面での電荷の発生を抑制できる。また、ゲート端の付近又は／及び素子分離層端の付近に生じ易い結晶欠陥を第１導電型半導体層に取り込むことができる。従って、さらに暗電流が低減し、Ｓ／Ｎ比が向上した固体撮像素子の製造が可能になる。
【００１９】
本発明に係るＭＯＳ型固体撮像素子の製造方法は、半導体基板に、センサ部を有する画素を分離する素子分離層を選択酸化で形成する工程と、素子分離層の下を含んで画素が形成される領域の全面に第１の第１導電型半導体ウェル領域を形成する工程と、素子分離層の下を含み素子分離層の周辺端部から離れてセンサ部側へ一部延長する第２の第１導電型半導体ウェル領域を形成する工程と、素子分離層で区画された第1の第1導電型半導体ウェル領域に、スイッチングトランジスタのゲート電極を挟んでソース・ドレインとなる第２導電型半導体領域と、端部が深さ方向の全長にわたって第２の第1導電型半導体ウェル領域に接するｐｎ接合型のセンサ部を構成する第２導電型半導体領域とを形成する工程と、ゲート電極の端にサイドウォールを形成する工程とセンサ部を構成する第２導電型半導体領域の表面に、サイドウォール下から第２の第１導電型半導体ウェル領域に接する領域にわたって第1導電型半導体領域を形成する工程とを有する。
【００２０】
本発明のＭＯＳ型固体撮像素子の製造方法においては、センサ部を構成する第２導電型半導体領域の深さ方向の全長にわたって端部と接する第２の第1導電型半導体ウェルを形成するので、素子分離層端の付近に生じ易い結晶欠陥が第２の第1導電型半導体ウェル領域に取り込まれる。また、センサ部を構成する第２導電型半導体領域の表面に第1導電型半導体領域を形成するので、ゲート端の付近又は／及び素子分離層端の付近に生じ易い結晶欠陥を第１導電型半導体層に取り込むと共に、センサ部における半導体と絶縁膜との界面で発生する電荷を抑制できる。従って、暗電流が低減し、Ｓ／Ｎ比が向上した固体撮像素子の製造が可能になる。
【００２１】
【発明の実施の形態】
先ず、固体撮像素子における暗電流発生のメカニズムについて述べ、次にその対策を施した本発明の実施の形態を説明する。
【００２２】
従来のＣＣＤ固体撮像素子では、画素となる複数の受光センサ部がマトリックス状に配列され、各受光センサ部列の一側にＣＣＤ構造の垂直転送レジスタが形成され、さらに、各垂直転送レジスタに接続するＣＣＤ構造の水平転送レジスタが形成され、各受光センサ部で発生した電荷（例えば電子）を垂直転送レジスタに読み出し、垂直転送レジスタより１水平ライン毎の電荷を水平転送レジスタへ転送した後、水平転送レジスタ内を出力部に向って順次転送するように構成される。
【００２３】
図２３は、ＣＣＤ固体撮像素子の２相駆動方式の水平転送レジスタの構成を示す。この水平転送レジスタ１５は、第１導電型、例えばｐ型の半導体領域１６に第２導電型、即ちｎ型の埋込み転送チャネル領域１７を形成し、この転送チャネル領域１２上にゲート絶縁膜１８を介して電荷転送方向に例えば２相ポリシリコン膜構造の転送電極１９を配列形成して構成される。そして、各隣り合う転送電極同士が接続されて２相の駆動パルスφ1 及びφ2 が印加される。接続された２つの転送電極のうちの一方の転送電極（いわゆるトランスファ転送電極）下のｎ型埋め込み転送チャネル領域１７にそのｎ型不純物濃度を薄めるためｐ型不純物２０が導入される。信号電荷は２相駆動パルスφ1 及びφ2 によって矢印ａ方向に転送される。
【００２４】
ＣＣＤ固体撮像素子では、構造が単純であるために、結晶欠陥が生じにくく、後述するような結晶欠陥による暗電流は生じにくい。
【００２５】
これに対し、Ｃ−ＭＯＳ型固体撮像素子においては、前述の図２１に示すように、各画素が隣の画素と素子分離層３によって分離され、ＭＯＳトランジスタ７への電荷（例えば電子）の転送をＣ−ＭＯＳプロセスで同時に作製したトランスファゲート部１１を介して行っている。トランスファゲート部１１の側部には絶縁膜によるサイドウォール１２が形成される。
【００２６】
ここで、典型的なＣ−ＭＯＳプロセスを示す。シリコン基板のｐ型半導体領域２に選択酸化（ＬＯＣＯＳ）による素子分離層３を形成した後、ゲート酸化膜８を形成する。その後、多結晶シリコン膜及びタングステンシリサイド膜を形成し、ドライエッチングによってパターニングしてゲート電極９を形成する。次に、フォトダイオード５以外のｐ型半導体基体２にゲート電極９をマスクにセルファラインで低濃度のＡｓイオン注入を行いＬＤＤ構造の低不純物濃度のｎ- 領域を形成する。
【００２７】
次に、全面にＳｉＯ2 膜を成膜し、ドライエッチングによるエッチバックでゲート電極９の側部に酸化膜のサイドウォール１２を形成する。次に、フォトダイオード５以外の上記ｎ- 領域に高濃度のＡｓイオン注入を行ってｎ+ 領域を形成し、ｎ- 領域とｎ+ 領域によるＬＤＤ構造のソース・ドレイン領域７を形成する。
【００２８】
その後、活性化のための熱処理を行う。この熱処理は、１０００℃以上の高温度で行うので、シリコン基板にかなりの熱ストレスを与えることになる。この結果、素子分離層３の周辺部及びゲート電極のサイドウォール１２の周辺部のシリコン基板に結晶欠陥が多数入る。
【００２９】
この製造プロセスによって、Ｃ−ＭＯＳ型固体撮像素子のフォトダイオード５を含む画素を形成すると、図２２に示すようにフォトダイオード５のｎ型半導体領域４に結晶欠陥１３が発生する。この結晶欠陥１３から暗電流の起因となる電子が放出することを見出した。従来構造では、フォトダイオードの信号電荷となる電子を溜めるポテンシャル内まで、この結晶欠陥１３が入り込むことによって暗電流が発生する。
【００３０】
図１は、本発明の実施の形態に係る例えばＣ−ＭＯＳ型の固体撮像素子の一例の構成を示す。
【００３１】
この固体撮像素子３０は、光電変換を行うフォトダイオード（即ちｐｎ接合型のセンサ部）３１と画素を選択する垂直選択用スイッチ素子（例えばＭＯＳトランジスタ）３３と読み出し用スイッチ素子（例えばＭＯＳトランジスタ）３２とによって構成された単位画素３４がマトリックス状に複数配列されて成る撮像領域と、各行毎に垂直選択用スイッチ素子３３の制御電極（いわゆるゲート電極）が共通に接続された垂直選択線３５に垂直走査パルスφＶ〔φＶ1 ，‥‥φＶm，‥‥φＶm+k ，‥‥〕を出力する垂直走査回路３６と、各列毎に読み出し用スイッチ素子３２の主電極が共通に接続された垂直信号線３７と、各列毎に垂直選択用スイッチ素子３３の主電極に接続された読み出しパルス線３８と、垂直信号線３７と水平信号線３９に主電極が接続された水平スイッチ素子（例えばＭＯＳトランジスタ）４０と、水平スイッチ素子４０の制御電極（いわゆるゲート電極）と読み出しパルス線３８に接続された水平走査回路４１と、水平信号線３９に接続されたアンプ４２により構成される。
【００３２】
各単位画素３４では、読み出し用スイッチ素子３２の一方の主電極がフォトダイオード３１に接続され、その他方の主電極が垂直信号線３７に接続される。また、垂直選択用スイッチ素子３３の一方の主電極が読み出し用スイッチ素子３２の制御電極（いわゆるゲート電極）に接続され、その他方の主電極が読み出しパルス線３８に接続され、その制御電極（いわゆるゲート電極）が垂直選択線３５に接続される。
【００３３】
水平走査回路４１から各水平スイッチ素子４０の制御電極（いわゆるゲート電極）に水平走査パルスφＨ〔φＨ1 ，‥‥φＨn ，φＨn+1 ，‥‥〕が供給されると共に、各読み出しパルス線３８に水平読み出しパルスφＨR 〔φＨR 1 ，‥‥φＨR n ，φＨR n+1 ‥‥〕が供給される。
【００３４】
この固体撮像素子３０の基本動作は次のようになる。垂直走査回路３６からの垂直走査パルスφＶm と、水平走査回路４１からの読み出しパルスφＨR n を受けた垂直選択用スイッチ素子３３が、それらのパルスφＶm ，φＨR n の積のパルスを作り、この積のパルスで読み出し用スイッチ素子３２の制御電極を制御して、フォトダイオード３１で光電変換された信号電荷を垂直信号線３７に読み出す。この信号電荷は、水平映像期間中に、水平走査回路４１からの水平走査パルスφＨn により制御された水平スイッチ素子４０を通して水平信号線３９に出て、これに接続されたアンプ４２により信号電圧に変換されて出力される。
【００３５】
尚、単位画素３４の構成としては、上例に限らず、例えば図２、図３、その他等の種々の構成を取り得る。図２では、単位画素３４が、フォトダイオード３１と之に接続された読み出し用ＭＯＳトランジスタ３２で構成され、読み出し用ＭＯＳトランジスタ３２の他方の主電極が垂直信号線３７に接続されると共に、そのゲート電極が垂直選択線に接続される。
【００３６】
図３では、単位画素３４が、フォトダイオード３１と、読み出し用ＭＯＳトランジスタ５１と、ＦＤ（フローティングディフージョン）アンプＭＯＳトランジスタ５２と、ＦＤリセットＭＯＳトランジスタ５３と、垂直選択用ＭＯＳトランジスタ５４で構成される。そして、読み出し用ＭＯＳトランジスタ５１の一方の主電極がフォトダイオード３１に接続されると共に他方の主電極がＦＤリセットＭＯＳトランジスタ５３の一方の主電極に接続される。ＦＤリセットＭＯＳトランジスタ５３の他方の主電極と垂直選択用ＭＯＳトランジスタ５４の一方の主電極間にＦＤアンプＭＯＳトランジスタ５２が接続され、ＦＤアンプＭＯＳトランジスタ５２のゲート電極が、読み出し用ＭＯＳトランジスタ５１とＦＤリセットＭＯＳトランジスタ５３の接続中点であるＦＤ（フローティングディフージョン）部に接続される。読み出し用ＭＯＳトランジスタ５１のゲート電極は垂直読み出し線５５に接続され、ＦＤリセットＭＯＳトランジスタ５３の他方の主電極が電源ＶＤＤに接続されると共にそのゲート電極が水平リセット線５８に接続され、垂直選択用ＭＯＳトランジスタ５４の他方の主電極が垂直信号線５６に接続され、そのゲート電極が垂直選択線５７に接続される。
【００３７】
図４は、本発明に係る単位画素３４、特にそのｐｎ接合型のセンサ部（フォトダイオード）３１（図１参照）の一実施の形態を示す。尚、以下の実施の形態のＣＭＯＳはすべてＮＭＯＳで構成された例である。ＰＭＯＳで構成された場合は、すべて逆の導電型のイオンが注入されることになる。
【００３８】
本実施の形態においては、第２導電型、例えばｎ型の半導体基板６１に第１導電型の例えばｐ型の第１の半導体ウエル領域６２を形成し、選択酸化による素子分離層６３により画素分離された第１のｐ型半導体ウエル領域６２の表面に、ｎ型半導体領域６４を形成し、第１のｐ型半導体ウエル領域６２とｎ型半導体領域６４との間でｐｎ接合ｊを形成してなるセンサ部（フォトダイオード）３１１が構成される。
【００３９】
画素分離された第１のｐ型半導体ウエル領域６２内の他部には、センサ部３１１のｎ型半導体領域６４と同時に形成されたｎ型半導体領域６４′内にｎ型の低不純物濃度領域６５と高不純物濃度領域６６からなるＬＤＤ構造のソース・ドレイン領域６７が形成され、このソース・ドレイン領域６７とセンサ部３１１のｎ型半導体領域６４間に対応するｐ型半導体ウエル領域６２上に、ゲート絶縁膜６８を介してゲート電極６９を形成してＮＭＯＳトランジスタからなる読み出し用スイッチ素子３２が形成される。なお、図示せざるも画素分離された第１のｐ型半導体ウエル領域６２内にはＬＤＤ構造のＮＭＯＳトランジスタからなる垂直選択用スイッチ素子３３が同様にして形成される。
【００４０】
そして、本実施の形態では、特に、素子分離層６３で区画された画素のアクティブ領域側の周辺部、即ち素子分離層６３に接する周辺部に第２のｐ型半導体ウエル領域７０の延長部７０ａが形成される。本例では画素分離するための素子分離層６３下よりセンサ部３１１の実質的な電荷蓄積領域となるｎ型半導体領域６４側に、即ち、素子分離層６３の端部付近に発生する結晶欠陥発生部を取り込むように延長する第２のｐ型半導体ウエル領域７０が形成される。
【００４１】
第２のｐ型半導体ウエル領域７０の終端は、素子分離層６３の端部から離れたセンサ部側に存するように形成され、センサ部３１１の電荷蓄積領域であるｎ型半導体領域６４の端部は、深さ方向の全長にわたって第２のｐ型半導体ウエル領域の延長部７０ａと接するようになされる。センサ部３１１のｐｎ接合ｊは、ｎ型半導体領域６４と第２のｐ型半導体ウエル領域の延長部７０ａとの間でも形成される。
【００４２】
さらに、本実施の形態では、センサ部の電荷蓄積領域となるｎ型半導体領域６４内に、他の結晶欠陥発生部分を取り込むように、ｐ型半導体層７１が形成される。本例ではｎ型半導体領域６４の、ゲート端付近、即ちゲート電極６９の絶縁膜によるサイドウォール７２下を含むゲート端付近と、素子分離層６３端付近、即ち、第２の半導体ウエル領域の延長部７０ａに接する端部付近に、ｐ型半導体層７１が形成される。
【００４３】
第２のｐ型半導体ウエル領域７０の延長部７０ａは、読み出し用スイッチ素子３２のソース・ドレイン領域６７側、及び垂直選択用スイッチ素子３３のソース・ドレイン領域側にも形成される。
【００４４】
図５及び図７は、センサ部３１１を有する画素部分の製造方法を示す。
先ず、図５Ａに示すように、ｎ型のシリコン半導体基板６１の表面に画素分離のための選択酸化による素子分離層６３を形成した後、素子分離層６３下を含んで単位画素を形成すべきアクティブ領域の全面にｐ型不純物をイオン注入して第１のｐ型半導体ウエル領域６２を形成する。この第１のｐ型半導体ウエル領域６２は、前述した第１導電型半導体基体に相当する。
【００４５】
さらに、基板表面にアクティブ領域を覆って素子分離層６３の周辺端部から離れたアクティブ領域側にレジスト端７５ａが存するように所定パターンのフォトレジスト層７５を形成し、このフォトレジスト層７５をマスクにｐ型不純物をイオン注入して第２のｐ型半導体ウエル領域７０を形成する。この第２のｐ型半導体ウエル領域７０は、その終端、即ち延長部７０ａの終端が素子分離層６３の端部より離れたアクティブ領域側に形成されることになる。つまり、第２のｐ型半導体ウエル領域７０の延長部７０ａはアクティブ領域側の素子分離層周辺部（つまり結晶欠陥が発生し易い部分）に延長形成される。
この第２のｐ型半導体ウエル領域７０は、その後、形成されるセンサ部の電荷蓄積領域となるｎ型半導体領域６４のイオン注入で相殺されない程度の不純物濃度、即ち、ｎ型半導体領域６４より高濃度をもって形成する。
【００４６】
次に、図５Ｂに示すように、アクティブ領域の第１のｐ型半導体ウエル領域６２上にゲート絶縁膜（例えばＳｉＯ2 膜）６８を形成し、次いで、多結晶シリコン膜及びタングステンシリサイド（ＷＳｉ）膜等を成膜し、之をドライエッチングによりパターニングして読み出し用スイッチ素子及び垂直選択用スイッチ素子のゲート電極（トランスファゲート）、即ちゲート配線６９を形成する。
【００４７】
ゲート配線３９の形成条件例を示す。
多結晶シリコン成膜条件：供給ガスＳｉＨ4 ／Ｈｅ／Ｎ2 ＝１００／４００／２００ｓｃｃｍ，圧力７０Ｐａ，基板濃度６１０℃。
タングステンシリサイド成膜条件：供給ガスＳｉＨ2 Ｃｌ2 ／ＷＦ6 ／Ａｒ＝３００／２．８／５０，圧力２０Ｐａ，基板温度５２０℃。
ゲート配線６９を形成した後、ゲート配線６９をマスクにセルファラインでスイッチ素子となるｎチャネルＭＯＳトランジスタのＬＤＤ構造のソース・ドレイン領域のうちの低不純物濃度領域６５をイオン注入で形成する。このｎ型低不純物濃度領域６５は、例えばヒ素（Ａｓ）を１０12ｃｍ-2オーダ以上程度のドーズ量でイオン注入して形成する。なお、スイッチ素子をｐチャネルＭＯＳトランジスタで形成するときは、ボロン（Ｂ）を１０12ｃｍ-2オーダ以上程度のドーズ量でイオン注入して形成することができる。
【００４８】
さらに、ゲート配線６９をマスクにセルファラインで第１のｐ型半導体ウエル領域６２のセンサ部３１１を形成すべき領域に、ｎ型不純物、例えばヒ素（Ａｓ）を１０10ｃｍ-2オーダ以上のドーズ量でイオン注入して電荷蓄積領域となるｎ型半導体領域６４を形成し、ここにｐｎ接合を有するセンサ部３１１を形成する。このｎ型半導体領域６４の形成時に同時にスイッチ素子のソース・ドレイン側にも同様のｎ型半導体領域６４′を形成する。
【００４９】
次いで、ゲート配線６９を含む全面に絶縁膜例えばＳｉＯ2 膜を形成し、その後エッチバックしてゲート配線６９の側壁にＳｉＯ2 によるサイドウォール７２を形成する。
【００５０】
次に、図６Ｃに示すように、サイドウォール６２をマスクにセルファラインでスイッチ素子のｎチャネルＭＯＳトランジスタにおけるソース・ドレイン領域の高不純物濃度領域６６をイオン注入で形成する。
このｎ型高不純物濃度領域６６は、例えばヒ素（Ａｓ）を１０15ｃｍ-2オーダ以上程度のドーズ量でイオン注入して形成する。なお、スイッチ素子をｐチャネルＭＯＳトランジスタで形成するときは、ＢＦ2 を１０15ｃｍ-2オーダ以上程度のドーズ量でイオン注入して形成することができる。
この低濃度不純物領域６５と高濃度不純物領域６６によって、ＬＤＤ構造のソース・ドレイン領域６７を形成する。
【００５１】
次に、図６Ｄに示すように、センサ部３１１のｎ型半導体領域６４において、その結晶欠陥が発生し易い部分、特にゲート配線６９の端部付近及び素子分離層６３の端部付近に、結晶欠陥部分を取り込むように選択的にｐ型半導体層７１をイオン注入で形成する。このｐ型半導体層７１は、例えばＢＦ2 を１０10ｃｍ-2オーダ以上のドーズ量でイオン注入して形成する。このｐ型半導体層７１はフォトレジストをパターニングしてこのフォトレジストをマスクにイオン注入で形成することができる。
【００５２】
次に、図７Ｅに示すように、層間絶縁膜７６を形成する。この層間絶縁膜７６は、例えばＴＥＯＳ〔tetraethoxysilane:（Ｃ2 Ｈ5 Ｏ)4Ｓｉ〕＝５０ｓｃｃｍ、温度７２０℃、圧力４２Ｐａ、膜厚０．５μｍの条件で成膜する。そして、例えば１０００℃、１０秒の短時間アニール（ＲＴＡ）で活性化処理を施す。次いで、層間絶縁膜７６にソース・ドレイン領域６７に接する接続孔７７を形成する。
【００５３】
次に、図７Ｆに示すように、接続孔７７の内面にＴｉ膜及びＴｉＮ膜を順次積層して密着層７８を形成した後、接続孔７７内にタングステン（Ｗ）プラグ７９を埋め込む。さらにタングステンプラグ７９に接続するように層間絶縁膜７６上に例えばアルミニウム（Ａｌ）等の導電材料にて配線８０を形成する。
【００５４】
この密着層７８、タングステンプラグ７９、配線８０の形成条件の一例を示す。
Ｔｉ膜形成条件例：スパッタパワー８ｋＷ，成膜温度１５０℃，ガスＡｒ＝１００ｓｃｃｍ，圧力０．４７Ｐａ。
ＴｉＮ膜形成条件例：スパッタパワー５ｋＷ，ガスＡｒ／Ｎ2 ＝４０／２０ｓｃｃｍ，圧力０．４７Ｐａ。  ＷのＣＶＤ成膜条件例：ガスＡｒ／Ｎ2 ／Ｈ2 ／ＷＦ6 ＝２２００／３００／５００／７５ｓｃｃｍ，温度４５０℃，圧力１０４０Ｐａ。
タングステンをエッチバックする。
ドライエッチ条件例：ガスＳＦ6 ＝５０ｓｃｃｍ，ＲＦパワー１５０Ｗ，圧力１．３３Ｐａ。
アルミニウム成膜条件例：スパッタパワー２２．５ｋＷ，成膜温度１５０℃，ガスＡｒ５０ｓｃｃｍ，圧力０．４７Ｐａ。
その後、レジストパターニング後ドライエッチングで配線５０を形成する。
ドライエッチング条件例：ガスＢＣｌ3 ／Ｃｌ2 ＝６０／９０ｓｃｃｍ，マイクロ波パワー１０００Ｗ，ＲＦパワー５０Ｗ，圧力０．０１６Ｐａ。
上述のセンサ部３１１を備えた固体撮像素子によれば、第２のｐ型半導体ウエル領域７０を素子分離層６３の端部よりセンサ側に延長して形成することにより、センサ部３１１を形成するフォトダイオードのｐｎ接合を、転位等の結晶欠陥が発生し易い素子分離層６３端の近傍の半導体領域から離すことができ、ｐｎ接合に逆バイアスをかけたときに、空乏層を素子分離層６３端から離れた位置に発生させることができる。
【００５５】
転位等の結晶欠陥が発生し易い素子分離層６３端が第２のｐ型半導体ウエル領域７０の延長部７０ａにより取り込まれるので、結晶欠陥から放出される電子が第２のｐ型半導体ウエル領域の延長部７０ａ内で再結合され消滅、乃至は低減される。
【００５６】
さらに、センサ部の電荷蓄積領域となるｎ型半導体領域６４において、ゲート配線６９端の付近及び素子分離層６３端の付近の結晶欠陥が発生し易い表面部分に選択的にｐ型半導体層７１を形成することにより、さらにここにおける結晶欠陥から放出される電子がｐ型半導体層７１内で再結合され、消滅、乃至低減される。従って、ノイズ成分となる電子の発生が抑制され、暗電流が低減する。この結果、Ｓ／Ｎ比が向上し、高い感度が得られる。
【００５７】
図８は、本発明に係る単位画素３４、特にそのセンサ部３１（図１参照）の他の実施の形態を示す。
本実施の形態においては、ｐｎ接合型のセンサ部の電荷蓄積領域となるｎ型半導体領域６４と表面の例えばＳｉＯ2 等の絶縁膜７６との界面に、サイドウォール７２下のゲート配線６９端にまで延長するように、高濃度のｐ型半導体領域８３を形成し、さらに、センサ部の高濃度ｐ型半導体領域８３下のｎ型半導体領域６４の、サイドウォール７２下を含む結晶欠陥が発生し易い部分（表面部分）及び素子分離層６３の端部付近の結晶欠陥が発生し易い部分（表面部分）に前述の図４と同様のｐ型半導体層７１を形成してセンサ部３１２が構成される。センサ部３１２は、ここでは、第１の半導体ウエル領域６２とｎ型半導体領域６４とｐ型半導体領域８３とによるいわゆるＨＡＤ（Hole Accumulaion Diode）センサとして構成される。
【００５８】
その他の構成は、図４と同様であるので、対応する部分には同一符号を付して重複説明を省略する。
【００５９】
図９〜図１１は、センサ部３１２を有する画素部分の製造方法を示す。先ず、図９Ａに示すように、ｎ型のシリコン半導体基板６１の表面に画素分離のための選択酸化による素子分離層６３を形成した後、素子分離層６３下を含んで単位画素を形成すべきアクティブ領域の全面にｐ型不純物をイオン注入して第１のｐ型半導体ウエル領域６２を形成する。
【００６０】
次いで、前述の図５Ａと同様に、基板表面にアクティブ領域を覆って素子分離層６３の周辺端部から離れたアクティブ領域側にレジスト端が存するようなフォトレジスト層（図５Ａ参照）を介してｐ型不純物をイオン注入して、素子分離層６３の周辺端部からアクティブ領域側に延長する延長部７０ａを有した第２のｐ型半導体ウエル領域７０を形成する。
【００６１】
次に、図９Ｂに示すように、アクティブ領域の第１のｐ型半導体ウエル領域６２上にゲート絶縁膜（例えばＳｉＯ2 膜）６８を形成し、この上に多結晶シリコン膜及びタングステンシリサイド（ＷＳｉ）膜等を成膜し、之をドライエッチングによりパターニングして読み出し用スイッチ素子及び垂直選択用スイッチ素子のゲート電極（トランスファゲート）、即ちゲート配線６９を形成する。ゲート配線６９の形成条件は、図５Ｂで説明したと同じ条件とすることができる。
【００６２】
次いで、ゲート配線６９をマスクに選択的にスイッチ素子となるｎチャネルＭＯＳトランジスタのＬＤＤ構造のソース・ドレイン領域のうちの低不純物濃度領域６５をイオン注入で形成する。このｎ型低不純物濃度領域６５は、例えばヒ素（Ａｓ）を１０12ｃｍ-2オーダ以上程度のドーズ量でイオン注入して形成する。なお、スイッチ素子をｐチャネルＭＯＳトランジスタで形成するときは、ボロン（Ｂ）を１０12ｃｍ-2オーダ以上程度のドーズ量でイオン注入して形成することができる。
さらに、センサ部を形成すべき領域のみに選択的にｐ型不純物、例えばＢＦ2を１０10ｃｍ-2オーダ以上程度のドーズ量でイオン注入を行い、絶縁膜８２と第１のｐ型半導体ウエル領域６２との界面にｐ型半導体領域８３を形成する。
【００６３】
次に、図１０Ｃに示すように、全面にＳｉＯ2 膜を堆積し、その後エッチバックを行って、ゲート配線６９の側壁にＳｉＯ2 によるサイドウォール７２を形成する。
【００６４】
さらに、センサ部を形成すべき領域に、電荷蓄積領域となるｎ型半導体領域６４を形成し、ここにｐｎ接合を有するフォトダイオードによるセンサ部（いわゆるＨＡＤセンサ）３１２を形成する。このｎ型半導体領域６４を形成する際に、ゲートのサイドウォール７２下にもイオン注入領域６４ａを形成するように、図１０Ｃの矢印に示すように斜め方向からイオン注入を施す。このイオン注入は、基板に対して法線方向からを測定して７°以上の傾斜角θ1 でイオン注入する。例えば４５°（＝θ1 ）傾斜してヒ素（Ａｓ）を例えば１０10ｃｍ-2オーダ以上程度のドーズ量でイオン注入する。
なお、ｎ型半導体領域の６４の形成時に、同時にスイッチ素子のソース・ドレイン側にも同様のｎ型半導体領域６４′が形成される。
【００６５】
さらに、次に、図１０Ｄに示すように、サイドウォール７２をマスクにソース・ドレイン領域を形成すべき領域のみに選択的にｎ型の高不純物濃度領域６６をイオン注入で形成する。この高不純物濃度領域６６は、前述と同様に例えばヒ素（Ａｓ）を１０15ｃｍ-2オーダ以上程度のドーズ量でイオン注入して形成する。なお、スイッチ素子をｐチャネルＭＯＳトランジスタで形成するときは、例えばＢＦ2 を１０15ｃｍ-2オーダ以上程度のドーズ量でイオン注入して形成することができる。
【００６６】
次に、図１１Ｅに示すように、センサ部３１２のｎ型半導体領域６４においてその結晶欠陥が発生し易い部分、特にゲート配線６９の端部付近及び素子分離層６３の端部付近に結晶欠陥部分を取り込むように選択的にｐ型半導体層７１をイオン注入で形成する。このｐ型半導体層７１は、上例（図６Ｄ）と同様に、フォトレジストをマスクに例えばＢＦ2 を１０10ｃｍ-2オーダ以上のドーズ量でイオン注入して形成することができる。
【００６７】
以後、上例（図７Ｅ，Ｆ）と同様にして、図１１Ｆに示すように、接続孔７７を有する層間絶縁膜７６を形成し、その接続孔７７内に密着層７８を介してソース・ドレイン領域６７に接続するタングステンプラグ７９を埋め込み、さらに、タングステンプラグ７９に接続する配線８０を形成する。
【００６８】
上述のセンサ部３１２を備えた固体撮像素子によれば、センサ部３１２が電荷蓄積領域となるｎ型半導体領域６４と表面の絶縁膜（例えばＳｉＯ2 ）７６との界面に、サイドウォール７２下にわたって高濃度のｐ型半導体領域７２を有するいわゆるＨＡＤセンサ構造とすることにより、半導体（Ｓｉ）−絶縁膜（ＳｉＯ2 ）界面で発生する電子は高濃度のｐ型半導体領域８３で再結合される。
また、第２のｐ型半導体ウエル領域７０の延長部７０ａ、センサ部のｎ型半導体領域６４の素子分離層６３端付近及びゲート配線６９端付近に形成したｐ型半導体層７１により、図４で説明したと同様に、ここでの結晶欠陥から発生した電子が再結合され、消滅、乃至低減する。従って、より暗電流が低減し、Ｓ／Ｎ比の向上が図られ、高い感度が得られる。
【００６９】
製造方法においても、工程数の増加はなく、斜め方向からのイオン注入でセンサ部３１２の特性が改善できる。本製造方法は、高画質の固体撮像素子が特別な工程を設けることなく、従来のＣＭＯＳプロセスで形成できるので、コスト面でも優れた製法である。
【００７０】
図１２は、本発明に係る単位画素３４、特にそのセンサ部３１（図１参照）の他の実施の形態を示す。
本実施の形態においては、センサ部の電荷蓄積領域となるｎ型半導体領域６４と表面の例えばＳｉＯ2 等による絶縁膜７６との界面に高濃度のｐ型半導体領域８３を形成すると共に、このｐ型半導体領域８３をゲート配線６９下まで延長形成してセンサ部３１３が構成される。
このｐ型半導体領域８３は、図４に示したセンサ部の電荷蓄積領域となるｎ型半導体領域６４内に形成したｐ型半導体層７１、即ちゲート配線端付近及び素子分離層端付近のｐ型半導体層７１を兼用する。
【００７１】
その他の構成は、図４と同様であるので、対応する部分には同一符号を付して重複説明を省略する。
【００７２】
図１３〜図１５は、センサ部３１３を有する画素部分の製造方法を示す。先ず、図１３Ａに示すように、前述と同様にして、ｎ型のシリコン半導体基板６１の表面に画素分離のための選択酸化による素子分離層６３を形成した後、第１のｐ型半導体ウエル領域６２及び素子分離層６３下よりアクティブ領域側に一部延長する第２のｐ型半導体ウエル領域７０を形成する。
【００７３】
さらに、単位画素内の第１のｐ型半導体ウエル領域６２の表面全面に、ｐ型不純物をイオン注入して高濃度のｐ型半導体領域８３を形成する。この高濃度のｐ型半導体領域８３は、例えばＢＦ2 を１０10ｃｍ-2オーダ以上のドーズ量でイオン注入して形成する。
【００７４】
次に、図１３Ｂに示すように、ゲート絶縁膜（例えばＳｉＯ2 ）６８を形成し、この上に多結晶シリコン膜及びタングステンシリサイド膜等を積層成膜し、之をドライエッチングによりパターニングしてスイッチ素子のゲート電極（トランスファゲート）、即ちゲート配線６９を形成する。ゲート配線６９の形成条件は、図５Ｂで説明したと同じ条件とすることができる。その後、ゲート配線６９をマスクに、ＬＤＤ構造のソース・ドレイン領域を構成するｎ型の低不純物濃度領域６５を選択的に構成する。
前述と同様に、ｎ型低不純物濃度領域６５は、例えばヒ素（Ａｓ）を１０12ｃｍ-2オーダ以上程度のドーズ量でイオン注入して形成する。なお、スイッチ素子をｐチャネルＭＯＳトランジスタで形成するときは、ボロン（Ｂ）を１０12ｃｍ-2オーダ以上程度のドーズ量で形成することができる。
【００７５】
次に、図１４Ｃに示すように、ゲート配線６９の側壁に例えばＳｉＯ2 によるサイドウォール７２を形成する。このサイドウォール７２をマスクに選択的にスイッチ素子のソース・ドレイン領域を構成するｎ型の高不純物濃度領域６６を形成し、ＬＤＤ構造のソース・ドレイン領域６７を形成する。前述と同様にｎ型高不純物濃度領域６６は、例えばヒ素（Ａｓ）を１０15ｃｍ-2オーダ以上程度のドーズ量でイオン注入して形成する。なお、スイッチ素子をｐチャネルＭＯＳトランジスタで形成するときは、例えばＢＦ2 を１０15オーダ以上程度のドーズ量でイオン注入して形成することができる。
【００７６】
次に、図１４Ｄに示すように、センサ部を形成すべき領域に、電荷蓄積領域となるｎ型半導体領域６４を形成し、ここにｐｎ接合を有するフォトダイオードによるセンサ部（いわゆるＨＡＤセンサ）３１３を形成する。
このｎ型半導体領域６４も前述と同時に７°以上の傾斜角θ2 をもって斜め方向からのイオン注入で形成する。例えば４５°（＝θ2 ）傾斜してヒ素（Ａｓ）を例えば１０10ｃｍ-2オーダ以上程度のドーズ量でイオン注入する。
ｎ型半導体領域６４の形成時、同時にスイッチ素子のソース・ドレイン側にも同様のｎ型半導体領域６４′が形成される。
【００７７】
以後、上例（図７Ｅ，Ｆ）と同様にして、図１５Ｅに示すように、接続孔７７を有する層間絶縁膜７６を形成し、その接続孔７７内に密着層７８を介してソース・ドレイン領域６７に接続するタングステンプラグ７９を埋め込み、さらに、タングステンプラグ７９に接続する配線８０を形成する。
【００７８】
上述のセンサ部３１３を備えた固体撮像素子によれば、ＨＡＤセンサ構造のセンサ部３１３の絶縁膜７６との界面に形成した高濃度のｐ型半導体領域８３が、センサ部のｎ型半導体領域６４の結晶欠陥部分を取り込む前述のｐ型半導体層７１を兼用していることにより、結晶欠陥から放出される電子はこのｐ型半導体領域８３内で再結合される。またゲート下にもｐ型半導体領域８３が延長されているので、ゲート下のチャネル部は、いわゆる埋め込みチャネル構造となる。従って、ノイズ成分となる暗電流の低減化が図られ、Ｓ／Ｎ比が向上し、また高い感度が得られる。
【００７９】
製造方法においても、工程数の増加はなく、斜め方向からのイオン注入等でセンサ部の特性が改善される。本製造方法でも、上例と同様に、高画質の固体撮像素子が特別な工数を設けることがなく、コスト面で優れた製法である。
【００８０】
図１６は、本発明に係る単位画素３４、特にそのセンサ部３１（図１参照）のさらに他の実施の形態を示す。
本実施の形態においては、そのセンサ部３１４が前述の図８のセンサ部３１２の構造から電荷蓄積領域となるｎ型半導体領域６４内のｐ型半導体層７１を省略した構造に構成される。
【００８１】
即ち、このセンサ部３１４は、センサ部の電荷蓄積領域となるｎ型半導体領域６４と例えばＳｉＯ2 からなるサイドウォール７２及び絶縁膜７６との界面に、高濃度のｐ型半導体領域８３を形成して構成される。
【００８２】
その他の構成は、図８と同様であるので対応する部分には同一符号を付して重複説明を省略する。
【００８３】
図１７及び図１８は、センサ部３１４を有する画素部分の製造方法の一例を示す。
先ず、図１７Ａに示すように、前述と同様にしてｎ型のシリコン半導体基板６１の表面に画素分離のための選択酸化による素子分離層６３を形成した後、第１のｐ型半導体ウエル領域６２及び素子分離層６３下よりアクティブ領域側に一部延長する第２のｐ型半導体ウエル領域７０を形成する。
【００８４】
そして、単位画素内の第１のｐ型半導体ウエル領域６２の表面上にゲート絶縁膜（例えばＳｉＯ2 膜）６８を形成し、この上に多結晶シリコン膜及びタングステンシリサイド（ＷＳｉ）膜等を積層成膜し、之をドライエッチングによりパターニングしてスイッチ素子のゲート電極、即ちゲート配線６９を前述と同様の条件で形成する。
【００８５】
そして、ゲート配線６９をマスクに、第１のｐ型半導体ウエル領域６２のセンサ部を形成すべき領域にセンサ部の蓄積領域となるｎ型半導体領域６４を選択的にイオン注入により形成する。同時に、スイッチ素子のソース・ドレイン領域を形成すべき領域と同様のｎ型半導体領域６４′を形成する。このｎ型半導体領域６４及び６４′は、上例と同様に、例えばヒ素（Ａｓ）を１０10ｃｍ-2オーダ以上のドーズ量でイオン注入して形成する。イオン注入は、図１７Ａに示すように、基板に対して垂直方向にイオン注入する。このとき、ｎ型半導体領域６４が、第２のｐ型半導体ウエル領域７０の延長部７０ａのｐ型不純物を相殺することはない。
【００８６】
次に、図１７Ｂに示すように、ゲート配線６９上でレジストパターニングを行うようにして、センサ部を形成すべき領域を除いて、レジストマスク８５を形成し、ｎ型半導体領域６４の表面に高濃度のｐ型半導体領域８３を形成する。
【００８７】
このｐ型半導体領域８３の形成に際しては、矢印に示すように、ｐ型不純物を斜めにイオン注入し、即ち、基板に対して法線方向から角度を測定して７°以上の傾斜角θ3 をもってイオン注入して形成する。このｐ型半導体領域８３は、上例と同様に、例えば１０10ｃｍ-2オーダ以上のドーズ量でイオン注入して形成する。
ここに、ＨＡＤセンサ構造によるセンサ部３１４が形成される。
【００８８】
次に、図１８Ｃに示すように、全面に絶縁膜、例えばＳｉＯ2 膜を形成した後、エッチバックしてゲート配線６９の側壁にＳｉＯ2 によるサイドウォール７２を形成する。さらにサイドウォール７２をマスクとしてセルファラインでスイッチ素子のソース・ドレイン領域を形成すべき領域にｎ型の高不純物濃度領域６６を形成してソース・ドレイン領域６７を形成する。ｎ型高不純物濃度領域６６は、上例と同様にヒ素（Ａｓ）を１０15ｃｍ-2オーダ以上のドーズ量でイオン注入して形成する。
【００８９】
以後、上例（図７Ｅ，Ｆ）と同様にして、図１８Ｄに示すように、接続孔７７を有する層間絶縁膜７６を形成し、その接続孔７７内に密着層７８を介してソース・ドレイン領域６７に接続するタングステンプラグ７９を埋め込み、さらにタングステンプラグ７９に接続する配線８０を形成する。
【００９０】
図１９及び２０は、センサ部３１４を有する画素部分の製造方法の他の例を示す。
先ず、図１９Ａに示すように、前述の図１７Ａと同様にして、ｎ型のシリコン半導体基板６２の表面に画素分離のための選択酸化による素子分離領域６３を形成した後、第１のｐ型半導体ウエル領域６２及び素子分離層６３下よりアクティブ領域側に一部延長する第２のｐ型半導体ウエル領域７０を形成する。
【００９１】
また、単位画素内の第１のｐ型半導体ウエル領域６２の表面上にゲート絶縁膜（例えばＳｉＯ2 膜）６８を形成し、その上に多結晶シリコン膜等を積層成膜し、之をドライエッチングによりパターニングしてスイッチ素子のゲート電極、即ちゲート配線６９を前述と同様の条件で形成する。そして、第１のｐ型半導体ウエル領域６３のセンサ部を形成すべき領域にセンサ部の蓄積領域となるｎ型半導体領域６４を選択的にイオン注入により形成する。同時に、スイッチ素子のソース・ドレイン領域を形成すべき領域に同様のｎ型半導体領域６４′を形成する。
ｎ型半導体領域６４は、上例と同様にヒ素（Ａｓ）を１０10ｃｍ-2オーダ以上のドーズ量でイオン注入して形成する。イオン注入は、ｎ型半導体領域６４が第２のｐ型半導体ウエル領域７０の延長部７０ａのｐ型不純物を相殺することはない。
【００９２】
次に、図１９Ｂに示すように、全面に絶縁膜、例えばＳｉＯ2 膜を形成した後、エッチバックしてゲート配線６９の側壁にＳｉＯ2 によるサイドウォール７２を形成する。さらに、サイドウォール７２をマスクとしてセルファラインでスイッチ素子のソース・ドレイン領域を形成すべき領域にｎ型の高不純物濃度領域６６を形成してソース・ドレイン領域６７を形成する。ｎ型高不純物濃度領域６６は上例と同様にヒ素（Ａｓ）を１０15ｃｍ-2オーダ以上のドーズ量でイオン注入して形成する。
【００９３】
次に、図２０Ｃに示すように、ゲート配線６９上でレジストパターニングを行うようにしてセンサ部を形成する領域を除いてレジストマスク８５を形成し、ｎ型半導体領域６４の表面に高濃度のｐ型半導体領域８３を形成する。
【００９４】
このｐ型半導体領域８３の形成に際しては、矢印に示すようにｐ型不純物を斜めにイオン注入し、即ち例えば基板に対して法線方法から角度を測定して７°以上の傾斜角θ4 をもってイオン注入して形成する。ｐ型半導体領域８３は、上例と同様に、ＢＦ2 を１０10ｃｍ-2オーダ以上のドーズ量でイオン注入して形成する。ここにＨＡＤセンサ構造によるセンサ部３１４が形成される。
【００９５】
以後、上例（図７Ｅ，Ｆ）と同様にして、図２０Ｄに示すように、接続孔７７を有する層間絶縁膜７６を形成し、その接続孔７７に密着層７８を介してソース・ドレイン領域６７に接続するタングステンプラグ７９を埋め込み、さらにタングステンプラグ７９に接続する配線８０を形成する。
【００９６】
上述のセンサ部３１４を備えた固体撮像素子においても、ＨＡＤセンサ構造のセンサ部３１４の絶縁膜７６との界面に形成した高濃度のｐ型半導体領域８３が、センサ部のｎ型半導体領域６４の結晶欠陥部分を取り込むｐ型半導体層を兼用していることにより、結晶欠陥から放出される電子はこのｐ型半導体領域８３内で再結合される。従って、ノイズ成分となる暗電流の低減化が図られ、Ｓ／Ｎ比が向上し、また高い感度が得られる。
【００９７】
製造方法においても、工程数の増加はなく、斜め方向からのイオン注入等でセンサ部の特性が改善される。本製造方法でも、上例と同様に、高画質の固体撮像素子が特別な工程を設けることがなく、コスト面で優れた製法である。
【００９８】
【発明の効果】
本発明に係るＭＯＳ型固体撮像素子によれば、高い感度と低い暗電流状態を確保することができる。また、ＣＣＤ固体撮像素子と異なり、単一の電源による低電圧、低消費電力の固体撮像素子が得られる。
【００９９】
本発明に係るＭＯＳ型固体撮像素子の製造方法によれば、工程数を増加することなく、センサ部の特性が改善された固体撮像素子を製造することができる。また、本発明に係る製法は、高画質の固体撮像素子を従来のＣＭＯＳプロセスで形成できるので、コスト増はなく、コスト面でも優れる。
【図面の簡単な説明】
【図１】  本発明に係る固体撮像素子の一実施の形態を示す構成図である。
【図２】  本発明の固体撮像素子に適用される単位画素の他の例を示す構成図である。
【図３】  本発明の固体撮像素子に適用される単位画素の他の例を示す構成図である。
【図４】  本発明に係る固体撮像素子の一実施の形態を示す画素部分の断面図である。
【図５】  Ａ〜Ｂ 図４の固体撮像素子の製造方法を示す製造工程図である。
【図６】  Ｃ〜Ｄ 図４の固体撮像素子の製造方法を示す製造工程図である。
【図７】  Ｅ〜Ｆ 図４の固体撮像素子の製造方法を示す製造工程図である。
【図８】  本発明に係る固体撮像素子の他の実施の形態を示す画素部分の断面図である。
【図９】  Ａ〜Ｂ 図８の固体撮像素子の製造方法を示す製造工程図である。
【図１０】  Ｃ〜Ｄ 図８の固体撮像素子の製造方法を示す製造工程図である。
【図１１】  Ｅ〜Ｆ 図８の固体撮像素子の製造方法を示す製造工程図である。
【図１２】  本発明に係る固体撮像素子の他の実施の形態を示す画素部分の断面図である。
【図１３】  Ａ〜Ｂ 図１２の固体撮像素子の製造方法を示す製造工程図である。
【図１４】  Ｃ〜Ｄ 図１２の固体撮像素子の製造方法を示す製造工程図である。
【図１５】  図１２の固体撮像素子の製造方法を示す製造工程図である。
【図１６】  本発明に係る固体撮像素子の他の実施の形態を示す画素部分の断面図である。
【図１７】  Ａ〜Ｂ 図１６の固体撮像素子の製造方法の一例を示す製造工程図である。
【図１８】  Ｃ〜Ｄ 図１６の固体撮像素子の製造方法の一例を示す製造工程図である。
【図１９】  Ａ〜Ｂ 図１６の固体撮像素子の製造方法の他の例を示す製造工程図である。
【図２０】  Ｃ〜Ｄ 図１６の固体撮像素子の製造方法の他の例を示す製造工程図である。
【図２１】  従来のＣＭＯＳ型固体撮像素子の画素部分の構成図である。
【図２２】  従来のＣＣＤ固体撮像素子の電荷転送レジスタの断面図である。
【図２３】  従来のＣＭＯＳ型固体撮像素子における暗電流発生のメカニズムの説明に供する説明図
である。
【符号の説明】
３０‥‥ＣＭＯＳ型固体撮像素子、３１〔３１１，３１２，３１３，３１４〕‥‥センサ部、３２，３３‥‥スイッチ素子、３４‥‥画素、６１‥‥ｎ型半導体基板、６２‥‥第１のｐ型半導体ウエル領域、６３‥‥素子分離層、６４‥‥ｎ型半導体領域、６５‥‥低不純物濃度領域、６６‥‥高不純物濃度領域、６７‥‥ソース・ドレイン領域、６９‥‥ゲート電極（ゲート配線）、７０‥‥第２の半導体ウエル領域、７１‥‥ｐ型半導体層、７６‥‥層間絶縁層、７９‥‥タングステンプラグ、８０‥‥配線、８３‥‥高濃度のｐ型半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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