(57)【特許請求の範囲】
【請求項１】
正側主電源線と負側主電源線との間に、抵抗と複数のトランジスタにより構成して参照電圧を出力する参照電圧発生回路と該参照電圧を入力する増幅器とを含み、前記正側及び負側主電源線から電源電圧の供給を受けて前記主電源線からの電圧とは異なる電圧を発生し、制御信号に基づいて出力電圧を調整可能な集積化レギュレータ回路に於いて、
前記制御信号に基づいて短絡又は開放される少なくとも１個のスイッチトランジスタと、前記参照電圧発生回路内の前記参照電圧を出力する点と前記負側主電源線との間に設ける第１のトランジスタに対して電気的に接続する第２のトランジスタと、を備え、
前記スイッチトランジスタと前記第２のトランジスタとで直列回路を形成し、
前記直列回路を、前記第１のトランジスタに対して並列に接続し、
前記調整は、前記スイッチトランジスタにより、前記参照電圧発生回路の前記第１のトランジスタと第２のトランジスタとの電気的接続状態を変化させて行うことを特徴とする集積化レギュレータ回路。
【請求項２】
請求項１に記載の集積化レギュレータ回路を有し、
前記集積化レギュレータ回路の出力から電源電圧の供給を受けて動作する発振回路と、
該発振回路の発振状態を検出して前記制御信号を出力する発振検出回路とを備え、
前記制御信号に基づいて前記発振回路の発振起動時と安定発振時とで前記集積化レギュレータ回路の出力電圧を変化させて調整することを特徴とする集積化発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、制御信号により出力電圧を複数の異なる値に切り換え可能な集積化レギュレータ回路と、これを用いた集積化回路に関するものである。
この種のレギュレータ回路は例えば発振用集積回路や時計用集積回路のように、特に低電力が重要視される用途に多用される。本発明のレギュレータ回路はこれらの用途に限定されるものではないが、以下の説明は特に発振回路を内蔵する時計回路の場合について行う。
【０００２】
【従来の技術】
従来技術について、時計回路を例として説明する。図９に一般的な時計回路の概略ブロック図を示す。図９に於いて時計回路は、レギュレータ回路７０、水晶発振回路７１、駆動信号形成回路７２、表示装置７３、および発振検出回路７４から構成される。これらの回路の正側電源線は共通に主電源（図示せず）の正側主電源線３１（Ｖｄｄ）に接続される。また前記レギュレータ回路７０、発振検出回路７４、表示装置７３、および場合によって駆動信号形成回路７２の一部の負側電源線は主電源の負側主電源線３２（Ｖｓｓ）に接続される。一方前記水晶発振回路７１と駆動信号形成回路７２の少なくとも一部の負側電源線は前記レギュレータ回路７０の出力端に接続され、Ｖｒｅｇなるレギュレータ電圧が供給される。
【０００３】
時計回路では、主電源として使用する電池のケース形状の関係で一般に前記正側主電源線３１が基準電位（ＧＮＤ）とされる。この場合Ｖｄｄ＝０とされるので、負側電源線が前記負側主電源線３２に接続された回路部分は｜Ｖｓｓ｜、負側電源線が前記レギュレータ回路７０の出力端に接続された回路部分は｜Ｖｒｅｇ｜の電源電圧で動作する事になる。ここで｜Ｖｒｅｇ｜＜｜Ｖｓｓ｜である。
【０００４】
水晶発振回路７１の出力信号は、分周回路、波形整形回路を含む駆動信号形成回路７２によって表示装置７３を駆動するための信号に変換される。該表示装置７３の代表的なものとしては、モーターを使用した運針表示装置や、液晶等を用いた電気光学的表示装置があげられる。
【０００５】
時計回路は、低消費電力化するため、通常動作時は前記レギュレータ電圧の絶対値｜Ｖｒｅｇ｜が、前記水晶発振回路７１が安定に発振を維持出来る程度の小さな値｜ＶｒｅｇＮ｜とする事が望ましい。しかし電池交換時等、前記水晶発振回路７１の発振が停止している状態から発振を起動する場合は、｜Ｖｒｅｇ｜＝｜ＶｒｅｇＮ｜とすると、安定発振状態となるまでに極端に長い時間を要したり、場合によっては発振起動が出来ない事がある。そこで、図９に示す前記発振検出回路７４で前記発振回路７１の発振状態を検出し、発振起動時には前記｜Ｖｒｅｇ｜を｜ＶｒｅｇＮ｜よりも大きい値｜ＶｒｅｇＳ｜とする方法が用いられる。該発振検出回路７４は一般的には前記駆動信号形成回路７２の一部の信号が正常に得られているかどうかを検出する事により、前記発振回路７１の発振状態を判断し、その結果を制御信号Ｓｃとして前記レギュレータ回路７０に供給する。
【０００６】
該制御信号Ｓｃに基づいて発振起動時に｜Ｖｒｅｇ｜の値を大きくする場合、｜ＶｒｅｇＳ｜＝｜Ｖｓｓ｜とすると、発振回路７１が通常の周波数と異なる高調波で発振する、いわゆる、オーバートーン発振の状態が生じ、回路全体の動作が正常でなくなる場合がある。そこで、発振起動時には、前記｜ＶｒｅｇＳ｜の値を、｜ＶｒｅｇＮ｜＜｜ＶｒｅｇＳ｜＜｜Ｖｓｓ｜なる適切な値に設定する方法が提案されている。
【０００７】
上記の目的を実現するために、特開平５−１５００５７号公報には本願図１０に示す構成のように、異なる電圧を発生する第１のレギュレータ回路２２Ａと第２のレギュレータ回路２２Ｂから出力される電圧を、制御信号Ｓｃで切り換える方法が開示されている。
【０００８】
しかし、図１０に示す従来例では、異なる電圧を出力するレギュレータ回路を２つ用意しておく必要があるため、回路を集積化する場合、集積回路の面積が大きくなってしまう欠点がある。
【０００９】
これに対し、特開平６−２６８４４３号公報の図５には本願図１１に示すように、参照電圧発生回路２３から出力された参照電圧Ｖｒｅｆを増幅器２７の正入力端に接続し、該増幅器２７の負入力端を、抵抗２４を介して接地するとともに、抵抗２５Ａ、２５Ｂを介して該増幅器２７の出力端に接続し、該抵抗２５Ｂに並列に、Ｎ型トランジスタ２６を接続し、該Ｎ型トランジスタ２６のゲートにラッチ回路２１からの制御信号Ｓｃを印加する方法が記載されている。
【００１０】
この回路は制御信号Ｓｃにより、増幅器２７の正入力端と出力端との間の帰還抵抗値を変えて該増幅器２７の増幅率を変える事により、レギュレータ電圧Ｖｒｅｇを切り換えるものである。この方法ではレギュレータ回路は１個で良く、前記図１０に示した従来例よりも集積化する上で都合が良いと言えるが、同時にいくつかの欠点もある。
【００１１】
【発明が解決しようとする課題】
前記特開平６−２６８４４３号公報の明細書段落「０００８」には、この回路の動作について、「発振起動時には抵抗２４の値（Ｒａ）と、抵抗２５Ａ＋２５Ｂの値が等しくなってＶｒｅｇ＝２＊Ｖｒｅｆとなり、発振が安定した後はＮ型トランジスタ２６がＯＮとなり抵抗２５Ｂは短絡され、残る抵抗２５Ａの値が抵抗２４の値の１／２（Ｒａ／２）になってＶｒｅｇ＝１．５＊Ｖｒｅｆとなる（表記変更）」旨の記載がある。
【００１２】
この記載によれば、開示された従来回路は、通常の安定発振状態においては前記Ｎ型トランジスタ２６をオンにして抵抗２５Ｂを短絡しておくのであるから、該抵抗２５Ｂは発振起動時にのみ必要な素子である。一方安定発振時に於いては前記抵抗２４、２５Ａおよび短絡状態の前記Ｎ型トランジスタ２６を介して、接地電位から前記増幅器２７の出力端子に電流が流れるため、低消費電力化するためには該抵抗２４の値（Ｒａ）と抵抗２５Ａの値（Ｒａ／２）を十分に大きくして於く必要がある。一般にこれらの大きな抵抗は集積回路中に於いて大きな面積を必要とする。その上更に発振起動時だけのために（Ｒａ／２）の値を有する抵抗２５Ｂを付加する事は集積化に於いて得策とは言えない。
【００１３】
更に開示された上記従来例は、通常の安定発振状態で前記帰還抵抗２５Ｂを前記Ｎ型トランジスタ２６で短絡しているが、この場合、該前記Ｎ型トランジスタ２６のソースの電位はＶｒｅｇなる中間電位となり、オン状態に於ける該Ｎ型トランジスタ２６のゲート−ソース間電圧は｜ＶｒｅｇＮ｜となる。
ここで通常の安定発振状態に於いて、発振回路７１の低電力化のために該｜ＶｒｅｇＮ｜を発振が維持出来る最小の値に設定した場合、そのような小さなゲート−ソース間電圧では前記Ｎ型トランジスタ２６は十分なオン状態となる事が出来ず、該Ｎ型トランジスタ２６のＷ／Ｌ（チャネル幅／チャンル長）が小さいと、その内部抵抗の値は増幅器の増幅率に影響を与える事になる。
【００１４】
この場合、トランジスタのスレッショルド電圧等の製造上のばらつきによる該Ｎ型トランジスタ２６の内部抵抗のばらつきにより、該｜ＶｒｅｇＮ｜の値もばらつく事になるので、｜ＶｒｅｇＮ｜の値にはある程度の余裕をもって大きめに設定せざるを得ず、低電力化が十分に行われない結果となる。
【００１５】
そこでこのような状態を避けるためには、前記Ｎ型トランジスタ２６のＷ／Ｌを十分に大きくしてオン状態に於ける内部抵抗が前記帰還抵抗２５Ｂの値に比して無視出来るようにしておく必要があり、結局大きなサイズのトランジスタを使用しなければならない事になる。
【００１６】
上記の説明で明らかなように、図１１に示した従来回路でも集積回路化した場合に大きなサイズの素子を追加して設けなければならないと言う問題がある。本発明の目的は、上記課題を解決して、面積をより小さく出来る集積回路を提供する事である。
【００１７】
【課題を解決するための手段】
上記課題を解決するために本発明は、以下に示す構成を採用する。
本発明の集積化レギュレータ回路は、正側主電源線と負側主電源線との間に、抵抗と複数のトランジスタにより構成して参照電圧を出力する参照電圧発生回路とこの参照電圧を入力する増幅器とを含み、正側及び負側主電源線から電源電圧の供給を受けてその主電源線からの電圧とは異なる電圧を発生し、制御信号に基づいて出力電圧を調整可能な集積化レギュレータ回路に於いて、制御信号に基づいて短絡又は開放される少なくとも１個のスイッチトランジスタと、参照電圧発生回路内の参照電圧を出力する点と負側主電源線との間に設ける第１のトランジスタに対して電気的に接続する第２のトランジスタと、を備え、スイッチトランジスタと第２のトランジスタとで直列回路を形成し、その直列回路を、第１のトランジスタに対して並列に接続し、その調整は、スイッチトランジスタにより、参照電圧発生回路の第１のトランジスタと第２のトランジスタとの電気的接続状態を変化させて行うことを特徴とする。
さらに、上述の集積化レギュレータ回路を有する集積化発振回路は、以下に示す構成を採用する。
本発明の集積化発振回路は、集積化レギュレータ回路の出力から電源電圧の供給を受けて動作する発振回路と、発振回路の発振状態を検出して制御信号を出力する発振検出回路とを備え、制御信号に基づいて発振回路の発振起動時と安定発振時とで集積化レギュレータ回路の出力電圧を変化させて調整することを特徴とする。
【００１８】
第１の手段は、前記調整を前記レギュレータ回路内の一部の抵抗の両端をスイッチトランジスタにより短絡または開放する事により行う場合に於いて、該短絡または開放する抵抗をその一端が前記主電源線の一方に接続されたものとする事である。
【００１９】
この第１の手段によれば、該スイッチトランジスタのソースは主電源線の一方に接続される事になるから、オン時のゲート−ソース間電圧を十分大きくとれ、比較的小さなサイズのトランジスタであっても、その内部抵抗を低くする事が出来る。従って極端に大きなトランジスタを使用する必要が無くなり、集積回路の面積を小さくする事が出来る。
【００２０】
第２の手段は、前記調整を前記レギュレータ回路内の一部の抵抗の両端をスイッチトランジスタにより短絡または開放する事により行う場合に於いて、該短絡を前記発振起動時にのみ行うように構成する事である。
【００２１】
この第２の手段によれば、発振起動時に抵抗の一部を短絡するのであるから発振起動時のために大きな抵抗を追加する必要がなくなり、また発振起動時に於ける前記レギュレータ電圧ＶｒｅｇＳは正常な発振が開始出来る程度の適当な範囲内にあれば良いので、前記スイッチトランジスタのオン抵抗の値はそれほど厳密である必要はなく、従って該スイッチトランジスタを極端に大きくする必要もなくなり、集積回路面積を小さく出来る。安定発振時には前記スイッチトランジスタはオフであり、その特性がレギュレータ電圧に影響を与える事がないので、安定したレギュレータ電圧が得られ、十分に低電力化した状態で安定発振が維持されるとともに、発振周波数の精度も向上する。この第２の手段は上記第１の手段とは独立して単独で実施する事が出来る。
【００２２】
第３の手段は、前記調整は前記制御信号に基づいて短絡または開放されるスイッチトランジスタにより、前記参照電圧発生回路の第１の構成要素（群）と第２の構成要素（群）からなる構成要素群の電気的接続状態を変化させるものとする事である。
【００２３】
第３の手段によれば、レギュレータ回路を構成する増幅器の増幅率を変化させる必要がないので、増幅率を変化させるために増幅器に追加の抵抗要素を付加する必要がなくなり、しかも参照電圧発生回路の構成要素群の電気的接続を変化させてレギュレータ電圧を調整する方法は、比較的サイズの小さいトランジスタの付加で行えるため、集積回路の面積を小さくする事が出来る。
【００２４】
第４の手段は、上記第３の手段の実施に於いて、前記増幅器の増幅率を１とする事である。この第４の手段によれば、該増幅器を単なるバッファアンプとして構成する事により、増幅率設定用の抵抗群を省略して集積回路の面積をより小さくする事が出来る。
【００２５】
第５の手段は、第３の手段の実施に於いて、前記構成要素群は、前記スイッチトランジスタと前記第２の構成要素（群）で形成する直列回路を、前記第１の構成要素（群）に並列に接続したものとする事である。
【００２６】
第６の手段は、第３の手段の実施に於いて、前記構成要素群は、前記スイッチトランジスタと前記第２の構成要素（群）で形成する並列回路を、前記第１の構成要素（群）に直列に接続したものとする事である。
【００２７】
第７の手段は、上記第５または第６の手段の実施に於いて、前記スイッチトランジスタはソースを前記主電源線の一方に接続したものとする事である。
【００２８】
第８の手段は、上記第５または第６の手段の実施に於いて、前記第１の構成要素（群）はドレインとゲートがそれぞれ異なる点に接続されたトランジスタを含むものとし、前記スイッチトランジスタは前記発振起動時にのみ短絡されるように構成する事である。
【００２９】
第９の手段は、上記第５または第６の手段の実施に於いて、前記第１の構成要素（群）はドレインとゲートが接続されたトランジスタを含むものとし、前記スイッチトランジスタは前記安定発振時にのみ短絡されるように構成する事である。
【００３０】
第１０の手段は、上記第５または第６の手段の実施に於いて、前記第１の構成要素（群）と前記第２の構成要素（群）はそれぞれ少なくとも１個のトランジスタを含み、該第１の構成要素（群）内の少なくとも１個のトランジスタのゲートと該第２の構成要素（群）内の少なくとも１個のトランジスタのゲートが接続されたものとする事である。
【００３１】
第１１の手段は、上記第３の手段の実施に於いて、前記構成要素群は、第１の構成要素（群）と、第２の構成要素（群）とを直列または並列に接続したものとし、該第２の構成要素（群）は少なくとも１個のトランジスタを含み、該トランジスタのゲート電位を前記制御信号に基づいて前記安定発振時と前記発振起動時とで相異なる第１および第２の電位に切り換える事である。
【００３２】
第１２の手段は、上記第１１の手段の実施に於いて、前記第１の構成要素（群）と前記第２の構成要素（群）を並列に接続した場合に於いて、前記第１の構成要素（群）は少なくとも１個のトランジスタを含むものとし、前記第１および第２の電位の一方は、前記第１の構成要素（群）内の前記トランジスタのゲート電位とし、他の一方は前記第２の構成要素（群）内の前記トランジスタがオフとなる電位とする事である。
【００３３】
第１３の手段は、上記第１２の手段の実施に於いて、前記第１の構成要素（群）はドレインとゲートがそれぞれ異なる点に接続されたトランジスタを含むものとし、前記第２の構成要素（群）内の前記トランジスタのゲート電位を、前記発振起動時にのみ前記第１の構成要素（群）内の前記トランジスタのゲート電位とする事である。
【００３４】
第１４の手段は、上記第１２の手段の実施に於いて、前記第１の構成要素（群）はドレインとゲートが接続されたトランジスタを含むものとし、前記第２の構成要素（群）内の前記トランジスタのゲート電位を、前記安定発振時にのみ前記第１の構成要素（群）内の前記トランジスタのゲート電位とする事である。
【００３５】
第１５の手段は、上記第１１の手段の実施に於いて、前記第１の構成要素（群）と前記第２の構成要素（群）を直列に接続した場合に於いて、前記第１の構成要素（群）は少なくとも１個のトランジスタを含むものとし、前記第１および第２の電位の一方は、前記第１の構成要素（群）内の前記トランジスタのゲート電位とし、他の一方は前記第２の構成要素（群）内の前記トランジスタの内部抵抗がより小さくなる電位とする事である。
【００３６】
第１６の手段は、上記第１５の手段の実施に於いて、前記第１の構成要素（群）はドレインとゲートがそれぞれ異なる点に接続されたトランジスタを含むものとし、前記第２の構成要素（群）内の前記トランジスタのゲート電位を、前記安定発振時にのみ前記第１の構成要素（群）内の前記トランジスタのゲート電位とする事である。
【００３７】
第１７の手段は、上記第１５の手段の実施に於いて、前記第１の構成要素（群）はドレインとゲートが接続されたトランジスタを含むものとし、前記第２の構成要素（群）内の前記トランジスタのゲート電位を、前記発振起動時にのみ前記第１の構成要素（群）内の前記トランジスタのゲート電位とする事である。
【００３８】
【発明の実施の形態】
以下本発明の実施の形態について説明するが、以下の説明に於いて、前記発振検出回路７４から出力される前記制御信号Ｓｃは、前記安定発振時には”Ｈ”（Ｈｉｇｈ）、発振起動時には”Ｌ”（Ｌｏｗ）となる信号であり、また該発振検出回路７４は必要に応じて該制御信号Ｓｃを反転した信号（以下、「反転Ｓｃ信号」と言う）が出力可能であるものとする。通常”Ｈ”の電位は前記主電源の正側電源線の電位（Ｖｄｄ）であり、”Ｌ”の電位は該主電源の負側電源線の電位（Ｖｓｓ）である。
【００３９】
図７は本発明の第１の実施形態を示すレギュレータ回路の回路図である。図７に於いて参照電圧発生回路１の出力電圧Ｖｒｅｆは、増幅器２０の正入力端子に印加される。該増幅器２０の出力端は抵抗１２５を介して該増幅器２０の負入力端子に接続されるとともに抵抗１２４Ｂを介して抵抗１２４Ａの一端とＰ型トランジスタ１２６のドレインに接続される。該抵抗１２４Ａの他の一端と該Ｐ型トランジスタ１２６のソースおよび基板は接地される。該Ｐ型トランジスタ１２６のゲートには前記発振検出回路７４から制御信号Ｓｃが印加される。
【００４０】
図７に示した前記参照電圧発生回路１はＣＭＯＳ構成によるもっとも基本的なものであり、４個のトランジスタと１個の抵抗から成る。基板を正側主電源線３１（ＧＮＤ）に接続し、ソースを点ｃに於いて抵抗１０の一端に接続したＰ型トランジスタ１１と、ソースおよび基板を該正側主電源線３１に接続したＰ型トランジスタ１２のゲートは点ａに於いて共通に接続される。ソースおよび基板を負主電源線３２（Ｖｓｓ）に接続したＮ型トランジスタ１３および１４のゲートは点ｂに於いて共通に接続される。前記Ｐ型トランジスタ１１と前記Ｎ型トランジスタ１３のドレインは前記点ｂに接続され、前記Ｐ型トランジスタ１２と前記Ｎ型トランジスタ１４のドレインは前記点ａに接続される。前記抵抗１０の他の一端は前記主電源線３１に接続され、前記点ａから参照電圧Ｖｒｅｆが得られる。
【００４１】
図７に示す回路に於いて、前記抵抗１２４Ａ、１２４Ｂ、１２５の値が全て等しい場合に於ける前記増幅器２０の出力Ｖｒｅｇの値は、安定発振時には前記Ｐ型トランジスタ１２６はオフであるから、ＶｒｅｇＮ＝１．５＊Ｖｒｅｆとなり、発振起動時には前記Ｐ型トランジスタ１２６はオンであるから、ＶｒｅｇＳ＝２＊Ｖｒｅｆとなる。すなわち前記図１１に示した従来例と同様の結果が得られる。
【００４２】
図７に示す実施形態では前記第１の手段と第２の手段の両方が適用されている。すなわち前記Ｐ型トランジスタ１２６によって両端間が短絡される抵抗１２４Ａの一端は主電源線３１に接続され（第１の手段）、かつ、該Ｐ型トランジスタ１２６は前記安定発振時にはオフ、前記発振起動時にオンとなる（第２の手段）。
【００４３】
この構成により、必要な抵抗値の総量は、安定発振時に必要な値となり、発振起動時のために新たな抵抗を付加する必要がないので集積回路の面積を小さくする事が出来る。また前記Ｐ型トランジスタ１２６のソースが主電源線３１に接続されているからオン時のゲート−ソース間電圧も十分に大きく採れるので、サイズが小さいトランジスタを用いる事が出来、やはり集積回路の面積を小さくする事が出来る。
【００４４】
以下、本発明の他の実施形態ついて述べるが、それらの参照電圧発生回路１は図７に示したものと同一の構成（以下「基本型」と言う）を基本として本発明を適用し、変形したものである。また以下の実施形態は前記Ｖｒｅｇの調整を該参照電圧発生回路１の出力電圧Ｖｒｅｆを変化させて行うので、前記増幅器の増幅率は固定で良い。この場合、該増幅率を決定するための抵抗群は集積回路の面積増大の要因であり、またこれらの抵抗群を流れる電流も低消費電力化の観点から望ましいものではない。従って該増幅率を１とする事が出来る場合は前記抵抗群を排除し、前記増幅器を単純なバッファアンプとして構成する事が極めて望ましい。
【００４５】
図８は本発明の第２の実施形態を示すレギュレータ回路の回路図である。図８に於いて、参照電圧発生回路１の出力Ｖｒｅｆは増幅器２０の正入力端子に印加され、該増幅器２０の出力端子は該増幅器２０の負入力端子に接続される。この場合、該増幅器２０は増幅率が１であるバッファアンプとして作用し、その出力電圧はＶｒｅｇは参照電圧発生回路１の出力電圧Ｖｒｅｆと等しくなる。
【００４６】
前記参照電圧発生回路１は図７に示した基本型に次のような変更を加える。前記抵抗１０を２個の抵抗１０Ａおよび１０Ｂに分割する。一端が主電源線３１に接続された抵抗１０Ｂの両端に、新たなＰ型トランジスタ５３を並列に接続し、該Ｐ型トランジスタ５３のゲートに前記制御信号Ｓｃを印加する。
【００４７】
該制御信号Ｓｃが”Ｈ”の時、すなわち安定発振時は、前記Ｐ型トランジスタ５３はオフであり、前記点ｂと主電源線３１間の抵抗値は前記抵抗１０Ａおよび１０Ｂの値の和となる。このとき参照電圧発生回路１の出力Ｖｒｅｆは、安定発振時に前記増幅器２０の正入力端に印加すべき電圧ＶｒｅｆＮとなる。前記増幅器２０の増幅率は１であるから、ＶｒｅｆＮ＝ＶｒｅｇＮとなるように前記抵抗１０Ａおよび１０Ｂの値の和が設定される。
【００４８】
前記制御信号Ｓｃが”Ｌ”の時、すなわち発振起動時は、前記Ｐ型トランジスタ５３はオンとなり、前記抵抗１０Ｂは短絡されて、前記点ｂと主電源線３１間の抵抗値は減少する。このとき参照電圧発生回路１の出力Ｖｒｅｆは、発振起動時に前記増幅器２０の正入力端に印加すべき電圧ＶｒｅｆＳとなる。前記増幅器２０の増幅率は１であるから、ＶｒｅｆＳ＝ＶｒｅｇＳとなるように前記抵抗１０Ｂの値が設定される。当然に｜ＶｒｅｇＳ｜＞｜ＶｒｅｇＮ｜である。
【００４９】
図８の構成は前記第１、第２、第３、第４の手段を用いている。すなわち前記抵抗１０Ａは第１の構成要素（群）を構成し、抵抗１０Ｂは第２の構成要素（群）を構成し、該第１、第２の構成要素（群）からなる構成要素群の電気的接続状態はスイッチトランジスタである前記Ｐ型トランジスタ５３の状態によって変化する（第３の手段）。該Ｐ型トランジスタ５３によって両端を短絡される抵抗１０Ａの一方の端子は主電源線３１に接続されており（第１の手段）、該Ｐ型トランジスタ５３は安定発振時にはオフとなる（第２の手段）。また前記増幅器２０の増幅率は１である（第４の手段）。
【００５０】
上記の説明は、前記増幅器２０の増幅率を１とし単純なバッファアンプとして使用する場合について行ったが、該増幅率を１以外の値にする場合には図８に点線で示したように、増幅率設定用の抵抗１２４、１２５を付加して必要な増幅率Ｋを設定し、ＶｒｅｇＮ＝Ｋ＊ＶｒｅｆＮ、ＶｒｅｇＳ＝Ｋ＊ＶｒｅｆＳとすれば良い。この点は以下に述べるその他の実施形態に於いて同様である。
【００５１】
図１は本発明の第３の実施形態を示すレギュレータ回路の回路図である。図１に於いて参照電圧発生回路１以外の部分は図８に示した実施形態と同一であるので説明を省略する（以下図２から図６に示す実施形態において同様とする）。
【００５２】
図１に於いて、前記参照電圧発生回路１は図７に示した前記基本型に次のような変更を加える。前記点ａに新たなＮ型トランジスタ１４Ｃのドレインを接続し、該Ｎ型トランジスタ１４ＣのソースはスイッチトランジスタとしてのＮ型トランジスタ５１のドレインに接続する。該Ｎ型トランジスタ１４Ｃ、５１の基板および該Ｎ型トランジスタ５１のソースは前記主電源線３２に接続される。前記Ｎ型トランジスタ１４Ｃのゲートは前記点ｂに接続され、前記Ｎ型トランジスタ５１のゲートには前記発振検出回路７４から、安定発振時には”Ｌ”、発振起動時には”Ｈ”となる前記反転Ｓｃ信号が印加される。
【００５３】
この構成によれば、安定発振状態では前記反転Ｓｃ信号は”Ｌ”であるから前記Ｎ型トランジスタ５１はオフである。この時、参照電圧発生回路１の出力Ｖｒｅｆが前記ＶｒｅｆＮとなるように各定数が設定される。
【００５４】
一方、発振起動時には前記制御信号Ｓｃは”Ｈ”であるから前記Ｎ型トランジスタ５１はオンとなり、従って前記Ｎ型トランジスタ１４に並列に前記Ｎ型トランジスタ１４Ｃが挿入される事になり、等価的に前記Ｎ型トランジスタ１４のＷ／Ｌが増加したように作用する。この時、参照電圧発生回路１の出力Ｖｒｅｆが前記ＶｒｅｆＳとなるように各定数が設定される。
【００５５】
図１の構成は前記第３、第４、第５、第７、第８、第１０の手段を用いている。すなわちスイッチトランジスタとしてのＮ型トランジスタ５１と第２の構成要素（群）である前記Ｎ型トランジスタ１４Ｃで形成する直列回路が第１の構成要素（群）である前記Ｎ型トランジスタ１４に並列に接続され（第５の手段）、該Ｎ型トランジスタ５１のソースは前記主電源線３２に接続され（第７の手段）、前記Ｎ型トランジスタ１４と前記Ｎ型トランジスタ１４Ｃのゲートは共通に接続され（第１０の手段）、前記Ｎ型トランジスタ１４のドレインとゲートはそれぞれ相異なる点ａ、ｂに接続され、該スイッチトランジスタ５１は前記発振起動時にのみオンとなり（第８の手段）、前記構成要素群の電気的接続状態は前記制御信号に基づいて短絡または開放される該スイッチトランジスタ５１により変化する（第３の手段）。また更に前記増幅器２０について、図１の実線で示した構成を行う場合は、該増幅器の増幅率は１である（第４の手段）。
【００５６】
図２（ａ）は本発明の第４の実施形態を示すレギュレータ回路の回路図である。図２（ａ）に於いて前記参照電圧発生回路１は前記基本型に次のような変更を加える。前記点ａに新たなＮ型トランジスタ１４Ｃのドレインを接続し、該Ｎ型トランジスタ１４Ｃのソースおよび基板は前記負側主電源線３２に接続し、ゲートは他のＮ型トランジスタ６０を介して前記負側主電源線３２に接続するとともに、更に他のＮ型トランジスタ６１を介して前記点ｂに接続する。
【００５７】
前記Ｎ型トランジスタ６０のゲートには前記発振検出回路７４から、安定発振時には”Ｈ”、発振起動時には”Ｌ”となる制御信号Ｓｃが印加され、前記Ｎ型トランジスタ６１のゲートには該制御信号Ｓｃを反転した反転Ｓｃ信号が印加される。
【００５８】
この構成によれば、安定発振状態では前記制御信号Ｓｃは”Ｈ”であるから前記Ｎ型トランジスタ６０はオンであり、また前記Ｎ型トランジスタ６１はオフである。従って前記Ｎ型トランジスタ１４Ｃのゲートは”Ｌ”であり、該Ｎ型トランジスタ１４Ｃはオフであるから、前記点ａと前記主電源線３２の間の電流特性は主として前記Ｎ型トランジスタ１４の特性によって決まる。この時前記Ｖｒｅｆの値が前記ＶｒｅｆＮとなるように該Ｎ型トランジスタ１４の特性が決定される。
【００５９】
一方、発振起動時には前記制御信号Ｓｃは”Ｌ”であるから前記Ｎ型トランジスタ６０はオフ、前記Ｎ型トランジスタ６１はオンである。従って前記Ｎ型トランジスタ１４Ｃのゲート電位は前記Ｎ型トランジスタ１４のゲート電位と等しくなり、該Ｎ型トランジスタ１４に並列に前記Ｎ型トランジスタ１４Ｃが挿入されて、等価的に前記Ｎ型トランジスタ１４のＷ／Ｌが増加したように作用する。この時、Ｖｒｅｆ＝ＶｒｅｆＳとなるように前記Ｎ型トランジスタ１４Ｃの特性が決定される。
【００６０】
図２（ａ）の構成は前記第３、第４、第１１、第１２、第１３の手段を用いている。すなわち第２の構成要素（群）を構成するＮ型トランジスタ１４Ｃのゲート電位は前記制御信号に基づいてスイッチトランジスタとしての前記Ｎ型トランジスタ６０、６１により電気的接続状態が変化し、異なる電位に切り換えられる構成となっており（第３、１１の手段）、該異なる電位の一方は前記Ｎ型トランジスタ１４Ｃと並列に接続された前記第１の構成要素（群）を構成する前記Ｎ型トランジスタ１４のゲート電位であり、他の一方は前記Ｎ型トランジスタ１４Ｃがオフとなる前記主電源線３２の電位であり（第１２の手段）、前記Ｎ型トランジスタ１４のドレインとソースはそれぞれ相異なる点ａ、ｂに接続されており、前記Ｎ型トランジスタ１４Ｃのゲート電位は発振起動時にのみ前記Ｎ型トランジスタ１４のゲート電位と等しい（第１３の手段）。更に前記増幅器２０について、図１の実線で示した構成を行う場合は、該増幅器の増幅率は１である（第４の手段）。
【００６１】
図２（ｂ）は本発明の第５の実施形態を示すレギュレータ回路の回路図であり、図１に示した実施形態に於いて、前記Ｎ型トランジスタ１４Ｃと前記スイッチトランジスタとしてのＮ型トランジスタ５１の位置を入れ替えたものである。この場合、前記反転Ｓｃ信号が”Ｈ”となった場合に該Ｎ型トランジスタ５１のソース電位は中間電位となり、ゲート−ソース間電圧の減少が懸念されるが、実際には前記Ｎ型トランジスタ１４Ｃは定電流回路として動作するため、該Ｎ型トランジスタ１４Ｃドレイン、従って該Ｎ型トランジスタ５１のソース電位は、該Ｎ型トランジスタ５１に該定電流が流れるように自動的に調整され、出力電圧に影響する事はなく、該Ｎ型トランジスタ５１のＷ／Ｌを極端に小さくしない限り問題はない。むしろ該Ｎ型トランジスタ５１の内部抵抗が出力に影響する図１に示す実施形態よりも望ましいと言える。図２（ｂ）の構成は前記第３、第４、第５、第８、第１０の手段を用いている。
【００６２】
図３（ａ）は本発明の第６の実施形態を示すレギュレータ回路の回路図である。前記基本型に於ける前記Ｎ型トランジスタ１４は、直列に接続した２個のＮ型トランジスタ１４Ａと１４Ｂに置き換えられ、該Ｎ型トランジスタ１４Ａのドレインが前記点ａに接続され、前記Ｎ型トランジスタ１４Ｂのソースが主電源線３２に接続される。またスイッチトランジスタとしてのＮ型トランジスタ５１が該Ｎ型トランジスタ１４Ｂと並列に設けられ、該Ｎ型トランジスタ５１のゲートには、安定発振時には”Ｌ”、発振起動時には”Ｈ”となる反転Ｓｃ信号が印加される。
【００６３】
発振起動時には該Ｎ型トランジスタ５１はオンであるため、前記点ａと前記主電源線３２の間の電流特性は主として前記Ｎ型トランジスタ１４Ａの特性によって決まる。この時、Ｖｒｅｆ＝ＶｒｅｆＳとなるように該Ｎ型トランジスタ１４Ａの特性が決定される。
【００６４】
また安定発振時には該Ｎ型トランジスタ５１はオフであるため、前記点ａと前記主電源線３２の間の電流特性は主として前記Ｎ型トランジスタ１４Ａと１４Ｂの特性の合成特性によって決まる。この時、Ｖｒｅｆ＝ＶｒｅｆＮとなるように該Ｎ型トランジスタ１４Ｂの特性が決定される。
【００６５】
この図３（ａ）に示す実施形態においては前記第３、第４、第６、第７、第８、第１０の手段を用いている。この場合に於いて、前記第１の構成要素（群）は前記Ｎ型トランジスタ１４Ａのみで構成され、前記第２の構成要素（群）は前記Ｎ型トランジスタ１４Ｂでのみ構成される。スイッチトランジスタは前記Ｎ型トランジスタ５１である。
【００６６】
図３（ａ）に於けるＮ型トランジスタ１４Ａと、前記Ｎ型トランジスタ５１と前記Ｎ型トランジスタ１４Ｂの並列回路との位置を入れ替える事が出来る事は前記図２（ｂ）の実施形態から容易に類推出来る。この場合は前記スイッチ回路としてのＮ型トランジスタ５１のソースは電源線に接続されないため、前記第７の手段は用いられず、前記第３、第４、第６、第８、第１０の手段のみを用いる事になる。また前記Ｎ型トランジスタ５１がオン状態である場合の作用については、前記図２（ｂ）に於いて述べたと同様である。
【００６７】
図３（ｂ）は本発明の第７の実施形態を示すレギュレータ回路の回路図であり前記第３、第４、第１１、第１５、第１６の手段を用いている。図３（ｂ）に於いては前記基本型に次のような変更を加える。前記点ａと前記主電源線３２の間にＮ型トランジスタ１４Ｂと１４Ａの直列回路を挿入する。該Ｎ型トランジスタ１４Ａのゲートは前記点ｂに接続し、該Ｎ型トランジスタ１４ＢのゲートはＮ型トランジスタ６５を介して前記点ｂに接続するとともに、Ｐ型トランジスタ６４を介して前記主電源線３１に接続される。該Ｐ型トランジスタ６４と前記Ｎ型トランジスタ６５のゲートに共通に前記制御信号Ｓｃが印加される。
【００６８】
この構成によれば、安定発振状態では前記制御信号Ｓｃは”Ｈ”であるから前記Ｎ型トランジスタ６５はオンであり、また前記Ｐ型トランジスタ６４はオフである。従って前記Ｎ型トランジスタ１４Ｂのゲートは前記Ｎ型トランジスタ１４Ａのゲート電位と等しくなり、等価的に前記Ｎ型トランジスタ１４ＡのＷ／Ｌが減少したように作用し、Ｖｒｅｆ＝ＶｒｅｆＮとなる。
【００６９】
一方、発振起動時には前記制御信号Ｓｃは”Ｌ”であるから前記Ｎ型トランジスタ６５はオフ、前記Ｐ型トランジスタ６４はオンである。従って前記Ｎ型トランジスタ１４Ｂのゲート電位は前記主電源線３１の電位と等しくなり、該Ｎ型トランジスタ１４Ｂは十分なオン状態となってその内部抵抗が小さくなるため、前記点ａと前記主電源線３２の間の電流特性は主として前記Ｎ型トランジスタ１４Ａの特性で決まる。この時、該Ｎ型トランジスタ１４Ｂの内部抵抗が十分に小さくない場合は、ドレイン−ソース間に電位差が生じるが、前述のようにＮ型トランジスタ１４Ａは定電流動作するため、該電位差は該Ｎ型トランジスタ１４Ａのドレイン電圧が変化する事によって吸収されるため、出力に影響しない。勿論前記Ｎ型トランジスタ１４ＡとＮ型トランジスタ１４Ｂの配置を入れ替えても良い。この場合はＮ型トランジスタ１４Ｂのオン抵抗の影響を考慮する必要があるが、実際には合理的なサイズのトランジスタの使用で実用上の問題は生じない。
【００７０】
上記の図１から図３に示した第３から第７の実施形態は、いずれも前記点ａと前記主電源線３２の間の構成要素群の電気的接続状態を、前記発振検出回路７４からの制御信号によって変化させるものであるが、類似の構成を他の２点間の構成要素群について適用する事が出来る。
【００７１】
図４は前記点ｂと前記主電源線３２との間の構成要素群の電気的接続状態を変化させる実施形態を示す回路図であり、前記基本型と変更のある箇所のみを示している。図４（ａ）は前記図２（ａ）に示した構成に類似した第８の実施形態を示す回路図で、前記第３、第４、第１１、第１２、第１４の手段を用いるものである。図４（ａ）に於いて、前記基本型の前記Ｎ型トランジスタ１３に換えてＮ型トランジスタ１３Ａと１３Ｂの並列回路が前記点ｂと前記主電源線３２との間に挿入される。該Ｎ型トランジスタ１３Ａのゲートは該点ｂに接続され、前記Ｎ型トランジスタ１３ＢのゲートはＮ型トランジスタ６０を介して前記主電源線３２に接続されるとともにＮ型トランジスタ６１を介して前記点ｂに接続される。該Ｎ型トランジスタ６１のゲートには前記制御信号Ｓｃが印加され、前記Ｎ型トランジスタ６０のゲートには前記反転Ｓｃ信号が印加される。
【００７２】
安定発振状態では前記制御信号Ｓｃは”Ｈ”であるから前記Ｎ型トランジスタ６１はオンとなり、前記Ｎ型トランジスタ６０はオフとなる。従って前記Ｎ型トランジスタ１３Ｂのゲート電位は前記Ｎ型トランジスタ１３Ａのゲート電位と等しくなり、実質的に該Ｎ型トランジスタ１３ＡのＷ／Ｌが大きくなったように作用し、Ｖｒｅｆ＝ＶｒｅｆＮとなる。
【００７３】
一方発振起動時では前記制御信号Ｓｃは”Ｌ”であるから前記Ｎ型トランジスタ６１はオフとなり、前記Ｎ型トランジスタ６０はオンとなる。従って前記Ｎ型トランジスタ１３Ｂのゲート−ソース間電圧は０となり、該Ｎ型トランジスタ１３Ｂはオフ状態となるため、前記点ｂと前記主電源線３２の間の電流特性は主として前記Ｎ型トランジスタ１３Ａの特性によって決まり、この時、Ｖｒｅｆ＝ＶｒｅｆＳとなる。
【００７４】
図４（ｂ）は前記図１に示した構成に類似した第９の実施形態を示す回路図である。図４（ｂ）に於いて、前記点ｂと前記主電源線３２の間に、Ｎ型トランジスタ１３ＢおよびＮ型トランジスタ５１からなる直列回路とＮ型トランジスタ１３Ａを並列にして挿入する。該Ｎ型トランジスタ１３Ａ、１３Ｂのゲートは前記点ｂに接続し、前記Ｎ型トランジスタ５１のゲートには制御信号Ｓｃが印加される。
【００７５】
前記発振起動時には前記制御信号Ｓｃは”Ｌ”であり、前記Ｎ型トランジスタ５１はオフとなり、この時Ｖｒｅｆ＝ＶｒｅｆＳになる。
前記安定発振時には前記制御信号Ｓｃは”Ｈ”であるから、前記Ｎ型トランジスタ５１はオンとなり、そのオン抵抗が前記Ｎ型トランジスタ１３Ｂの内部抵抗に比して十分小さければ、実質的に前記Ｎ型トランジスタ１３ＡのＷ／Ｌが増大したように作用し、この時Ｖｒｅｆ＝ＶｒｅｆＮとなる。
【００７６】
図４（ｃ）は前記図３（ａ）に類似した構成の第１０の実施形態を示す回路図である。図４（ｃ）に於いて、Ｎ型トランジスタ１３のソースと前記主電源線３２との間に、Ｎ型トランジスタ１３Ｃと５１の並列回路を挿入する。該Ｎ型トランジスタ１３Ｃのゲートは前記点ｂに接続し、該Ｎ型トランジスタ５１のゲートには前記制御信号Ｓｃを印加する。
【００７７】
制御信号Ｓｃが”Ｈ”の時、すなわち前記安定発振時には前記Ｎ型トランジスタ５１はオンであり、そのオン抵抗が十分に小さければ、前記点ｂと前記主電源線３２の間の電流特性は主として前記Ｎ型トランジスタ１３の特性によって決まり、この時、Ｖｒｅｆ＝ＶｒｅｆＮとなる。
制御信号Ｓｃが”Ｌ”の時、すなわち前記発振起動時には前記Ｎ型トランジスタ５１はオフであり、前記点ｂと前記主電源線３２の間の電流特性は主として前記Ｎ型トランジスタ１３の特性と前記Ｎ型トランジスタ１３Ｃの特性の合成特性によって決まり、実質的には該Ｎ型トランジスタ１３のＷ／Ｌが減少したように作用し、Ｖｒｅｆ＝ＶｒｅｆＳとなる。
【００７８】
図４（ｃ）に於いて、第１１の実施形態として前記Ｎ型トランジスタ１３Ｃのゲートを点線で示したように該Ｎ型トランジスタ１３Ｃのドレインに接続しても良い。この構成は、該Ｎ型トランジスタ１３Ｃがダイオードとして作用するため、前記ＶｒｅｆＮと前記ＶｒｅｆＳの差（以下ΔＶｒｅｆとする）を大きくしたい場合に有利である。この場合、該Ｎ型トランジスタ１３Ｃを、直列に接続した複数のダイオード構成のトランジスタで置き換える事も出来る。この時は前記第２の構成要素（群）はこれらの複数のダイオード構成のトランジスタで構成される事になる。
【００７９】
図４（ｄ）は第１２の実施形態を示す回路図で、前記図４（ａ）に示した実施形態に於いて、前記Ｎ型トランジスタ１３Ａに直列に更にダイオード構成のＮ型トランジスタ１３Ｄを挿入した構成を示している。この場合は、前記制御信号Ｓｃが”Ｈ”の時は前記Ｎ型トランジスタ１３Ｂ、１３Ａ、１３Ｄがそれぞれダイオードとして作用するため、電流は主として該Ｎ型トランジスタ１３Ｂに流れ、前記Ｎ型トランジスタ１３Ａ、１３Ｄにはほとんど流れない。従ってこの場合に於ける前記点ｂと前記主電源線３２の間の電流特性は、前記安定発振時には主として前記Ｎ型トランジスタ１３Ｂによって決まり、前記発振起動時には前記Ｎ型トランジスタ１３Ａと前記Ｎ型トランジスタ１３Ｄの合成特性によって決まる。
この実施形態においては前記第１の構成要素（群）は前記Ｎ型トランジスタ１３Ａと前記Ｎ型トランジスタ１３Ｄで構成される事となる。該Ｎ型トランジスタ１３Ｄを、直列接続した複数のダイオード構成のトランジスタで置き換える事も出来る。
【００８０】
図４（ｂ）の実施形態においては前記Ｎ型トランジスタ１３Ｂと前記Ｎ型トランジスタ５１の配置、また図４（ｃ）の実施形態においては前記Ｎ型トランジスタ１３と前記Ｎ型トランジスタ５１および前記Ｎ型トランジスタ１３Ｃの配置を入れ替える事が出来るが、この場合は該Ｎ型トランジスタ１３Ｂ、１３は定電圧動作であるので、前記図２（ｂ）の場合のようにＮ型トランジスタ５１の両端の電圧がＮ型トランジスタ１３Ｂ、１３ドレイン電圧に吸収されると言う事はない。従って該Ｎ型トランジスタ５１のオン抵抗の影響を考慮する必要があるが、実際には合理的なサイズのトランジスタの使用で実用上の問題は生じない。
【００８１】
図５は前記点ａと前記主電源線３１との間の構成要素群に関する本発明の実施形態を示す回路図である。図５（ａ）は前記図４（ａ）に示した構成に類似した第１３の実施形態を示し、図５（ｂ）は前記図４（ｃ）に示した構成に類似した第１４、１５（点線）を示している。すなわち図５（ａ）に於ける１２Ａ、１２Ｂ、６２、６３の符号は前記図４（ａ）に於ける１３Ａ、１３Ｂ、６０、６１に対応し、図５（ｂ）に於ける１２、１２Ｃ、５３の符号は前記図４（ｂ）に於ける１３、１３Ｃ、５１に対応する。
【００８２】
ただし図５（ｂ）では、図４（ｃ）に於ける前記Ｎ型トランジスタ１３、１３Ｃに対応するＰ型トランジスタ１２、１２Ｃの位置関係を図４（ｃ）の場合と逆にした実施形態を示している。また図５（ｂ）の点線で示した構成はＰ型トランジスタ１２のゲートを点ａではなく、自己のドレインに接続する場合を示している。図５に示す実施形態の構成、動作については対応する既述の実施形態の説明を読み替えれば良いので説明を省略する。
【００８３】
図６は前記点ｂと前記主電源線３１との間の抵抗成分に関する本発明の実施形態を示す回路図である。図６（ａ）は前記図１に示した構成に類似した第１６の実施形態であり、前記点ｂ、ｃ間に設けられた前記Ｐ型トランジスタ１１と並列に、ゲートが該点ａに接続されたＰ型トランジスタ１１Ｃとゲートに前記制御信号Ｓｃが印加されるＰ型トランジスタ５３との直列回路を挿入する。
【００８４】
前記制御信号Ｓｃが”Ｈ”の時は前記Ｐ型トランジスタ５３はオフであるから、前記点ｂ、ｃ間の電流特性は主として前記Ｐ型トランジスタ１１によって決まり、この時Ｖｒｅｆ＝ＶｒｅｆＮとなる。前記制御信号Ｓｃが”Ｌ”の時は前記Ｐ型トランジスタ５３はオンとなり、そのオン抵抗が小さければ実質的に前記Ｐ型トランジスタ１１のＷ／Ｌが増加する事になり、Ｖｒｅｆ＝ＶｒｅｆＳとなる。
【００８５】
前記Ｐ型トランジスタ５３のソースを前記点ｃではなく、前記抵抗１０の途中の点に接続しても良い（第１７の実施形態）。その場合は前記図８に示した実施形態に於ける効果が加味されて、｜ＶｒｅｆＳ｜の値がより大きくなる。
【００８６】
図６（ｂ）は前記図３（ａ）に示した構成に類似した第１８の実施形態であり、前記点ｂ、ｃ間に前記Ｐ型トランジスタ１１に換えてゲートが前記点ａに接続されたＰ型トランジスタ１１Ａと１１Ｂを直列に挿入し、該Ｐ型トランジスタ１１Ｂに並列に、ゲートに前記制御信号Ｓｃが印加されるＰ型トランジスタ５３を接続する。
【００８７】
前記制御信号Ｓｃが”Ｈ”の時は前記Ｐ型トランジスタ５３はオフであるから、前記点ｂ、ｃ間の電流特性は主として前記Ｐ型トランジスタ１１Ａと１１Ｂの直列合成特性によって決まり、この時Ｖｒｅｆ＝ＶｒｅｆＮとなる。前記制御信号Ｓｃが”Ｌ”の時は前記Ｐ型トランジスタ５３はオンであるから、前記Ｐ型トランジスタ１１Ｂは短絡され、点ｂ、ｃ間の電流特性は主として前記Ｐ型トランジスタ１１Ａによって決まり、この時Ｖｒｅｆ＝ＶｒｅｆＳとなる。
【００８８】
前記Ｐ型トランジスタ５３のソースを前記点ｃではなく、前記抵抗１０の途中の点に接続しても良く（第１９の実施形態）、その場合は｜ＶｒｅｆＳ｜の値がより大きくなる。
【００８９】
図６（ｃ）は前記図２に示した構成を前記基本型に於ける前記Ｐ型トランジスタ１１、１２の両方について適用した第２０の実施形態を示す。図６（ｃ）に於いて符号１２Ａ、１２Ｂ、６２Ｂ、６３Ｂは図５（ａ）の１２Ａ、１２Ｂ、６２、６３に対応する。また１１、１１Ｃ、６２Ａ、６３Ａは図２（ａ）の１４、１４Ｃ、６０、６１に対応する。この回路の動作については既述した実施形態と類似するので省略する。この実施形態から明らかなように、複数の既述の実施形態を同時に実施することも出来る。すなわち本発明に於ける前記構成要素群は複数で有っても良い。
【００９０】
上記した各実施の形態について若干追補すると、例えば図１と図３（ａ）は共に前記Ｎ型トランジスタ１４を第１の構成要素（群）とする実施形態であるが、この両者を比較した場合、実施状況により有利性に差がある。例えば前記発振回路に適用する場合について述べると、前記ＶｒｅｆＮとＶｒｅｆＳとを比較した場合、ＶｒｅｆＮは回路の低電力化のために発振が維持可能な最低の電圧が望まれるから、その精度は高い事が要求されるのに対し、ＶｒｅｆＳは発振起動時に異常な発振が生じない程度の大きな電圧であれば良いのでそれ程の精度は必要とされない。
【００９１】
従ってＶｒｅｆＮを決定するトランジスタの前記チャネル幅Ｗやチャネル長Ｌは製造上のばらつきを考慮して、製造上の限界まで小さくする事はせずに、ある程度の余裕をもって大きく設計するのが一般的である。一方ＶｒｅｆＳのみを決定するトランジスタの前記チャネル幅Ｗやチャネル長Ｌは製造上のばらつきが許容される限度まで小さくする事が出来る。
【００９２】
そこで図１と図３（ａ）の場合について検討すると、前記ＶｒｅｆＮは図１ではＮ型トランジスタ１４のみによって決まり、図３（ａ）ではＮ型トランジスタ１４Ａと、調整用トランジスタとしてのＮ型トランジスタ１４Ｂによって決まる。また前記ＶｒｅｆＳは図１では図３（ａ）ではＮ型トランジスタ１４と調整用トランジスタとしてのＮ型トランジスタ１４Ｃによって決まり、図３（ａ）ではＮ型トランジスタ１４Ａによって決まる。すなわち図１の場合は前記Ｎ型トランジスタ１４のみを精度良く作れば良いのに対し、図３（ａ）ではＮ型トランジスタ１４Ａ、１４Ｂの両方を精度良く作る必要がある。従ってこの場合は図１の方が有利であると言える。
【００９３】
しかしレギュレータの使用目的によってはＶｒｅｆＳに相当する電圧に精度が要求される場合もあり、その場合は図３（ａ）の方が有利となる。このような有利性の差はその他の実施形態においても言える事である。
【００９４】
また例えば図１と図４（ｂ）に示した実施形態の比較に於いては、前記スイッチトランジスタ５１は図１の場合は前記ＶｒｅｆＮの発生時にオフ、前記ＶｒｅｆＳ発生時にオンとなるのに対し、図４（ａ）の場合は前記ＶｒｅｆＮの発生時にオン、前記ＶｒｅｆＳ発生時にオフとなる。
すなわち、スイッチトランジスタ５１の内部抵抗が図１の場合はＶｒｅｆＳの値に影響するのに対し、図４（ｂ）の場合はＶｒｅｆＮの値に影響する事になる。従って前記発振回路に利用する場合について言えば図１実施形態の方が図４（ｂ）の実施形態よりも有利と言える。勿論前述のようにＶｒｅｆＳに相当する電圧に精度が要求される場合は図４（ｂ）の方が有利となる。このような有利性の差もその他の実施形態においても言える。
【００９５】
この点に於いて図２（ａ）、図４（ａ）、図４（ｄ）、図５（ａ）、図６（ｃ）に示した実施形態は、いずれの場合に於いてもスイッチトランジスタの内部抵抗が問題とならないと言う有利性を有している。これを図２（ａ）の実施形態について説明すると、スイッチトランジスタ６０、６１は単に前記Ｎ型トランジスタ１４Ｃのゲート電位を切り換えるだけのものであるから、その内部抵抗は参照電圧の値に全く影響を与えない。
【００９６】
従ってこれらのトランジスタは最小寸法サイズのもので良く、２個のトランジスタを合計しても他の実施形態に於ける１個のスイッチトランジスタよりも面積的に小さくできる可能性が高く極めて有利である。同時に前記したようにいずれの場合に於いてもスイッチトランジスタの内部抵抗が問題とならないから、切り換えによる出力電圧の精度は前記Ｎ型トランジスタ１４、１４Ｃの精度によってのみ決まるため、用途に合わせてこれらの精度を決定すれば良く、設計的にも極めて容易に対応する事が可能である。
【００９７】
【実施例】
以下にいくつかの実施例について図の符号とその値を示す。以下の実施例に於いて特に指定しない限り、共通の各定数の値は以下の通りとする。トランジスタについての値はＷ（μｍ）／Ｌ（μｍ）を表す。
Ｖｓｓ＝−３Ｖ、ＶｒｅｆＮ＝−０．４７Ｖ
１１＝８／１２、１２＝８／１２、１３＝８／３０、１４＝８／２２
５１＝１１／１、５３＝８／１、１０＝３Ｍオーム
（１）図１に示す実施形態に於ける実施例
ＶｒｅｆＳ＝−０．６３Ｖ  １４Ｃ＝３／２．９
ＶｒｅｆＳ＝−０．７７Ｖ  １４Ｃ＝８／３．５
（２）図４（ｃ）に示す実施形態（実線）に於ける実施例
ＶｒｅｆＳ＝−０．６３Ｖ  １３Ｃ＝１．６／９．４
ＶｒｅｆＳ＝−０．７７Ｖ  １４Ｃ＝１．６／２２．６
（３）図５（ｂ）に示す実施形態（実線）に於ける実施例
ＶｒｅｆＳ＝−０．６３Ｖ  １２Ｃ＝１．６／３．７
ＶｒｅｆＳ＝−０．７７Ｖ  １４Ｃ＝１．６／８．６
（４）図６（ａ）に示す実施形態（実線）に於ける実施例
ＶｒｅｆＳ＝−０．６３Ｖ  １１Ｃ＝６０／１
（５）図８に示す実施形態に於ける実施例
ＶｒｅｆＳ＝−０．６３Ｖ
１０Ａ＝２．７６Ｍオーム、抵抗１０Ｂ＝０．２４Ｍオーム
【００９８】
【発明の効果】
以上、詳述したように、本発明によれば、異なる値のレギュレータ電圧を発生させるために大きなサイズの抵抗あるいはトランジスタを付加する必要がなくなり、集積回路の面積を小さくする事が出来る。
特に増幅器を増幅率１のバッファアンプとし、参照電圧発生回路の出力電圧を切り換える構成にした場合は、該増幅器の増幅率設定用抵抗群を省略する事が出来るのでその効果は特に大きく、該抵抗群を流れる電流がなくなるので、回路全体の低消費電力化にも貢献する事が出来る。
更に図２（ａ）、図４（ａ）、図４（ｄ）、図５（ａ）、図６（ｃ）に示した実施形態の場合は、多少構成が複雑になるものの、参照電圧を決定するトランジスタに直列にスイッチトランジスタが挿入されないため、安定発振時にも発振起動時にもより正確な参照電圧を発生する事が出来る。
【図面の簡単な説明】
【図１】本発明の第３の実施の形態を示す回路図である。
【図２】本発明の第４、第５の実施の形態を示す回路図である。
【図３】本発明の第６、第７の実施の形態を示す回路図である。
【図４】本発明の第８から第１２の実施の形態を示す回路図である。
【図５】本発明の第１３から第１５の実施の形態を示す回路図である。
【図６】本発明の第１５から第２１の実施の形態を示す回路図である。
【図７】本発明の第１の実施の形態を示す回路図である。
【図８】本発明の第２の実施の形態を示す回路図である。
【図９】発振回路を用いる例としての時計回路を示すブロック図である。
【図１０】従来の技術を示す回路図である。
【図１１】従来の技術を示す回路図である。
【符号の説明】
１  参照電圧発生回路
３１  主電源線（正側）
３２  主電源線（負側）
２０  増幅器
７０  レギュレータ回路
７１  発振回路
７２  駆動信号形成回路
７４  発振検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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