(57)【特許請求の範囲】
【請求項１】
入力信号と所定の位相関係を有する位相同期信号を出力するＤＬＬ回路であって、
定電流源を備える機能ブロックとこの機能ブロックの定電流源を制御する定電流源用バイアス信号を発生するバイアス発生手段とを少なくとも含み、
前記バイアス発生手段が、前記入力信号の周波数に応じて前記バイアス信号を変化させるように、制御すると共に、前記周波数が所定周波数より低い場合には前記機能ブロックが正常動作する一律の前記バイアス信号を生成させるように、制御するバイアス制御手段を有することを特徴とするＤＬＬ回路。
【請求項２】
入力信号と所定の位相関係を有する位相同期信号を出力するＤＬＬ回路であって、
定電流源を備える機能ブロックと、この機能ブロックの定電流源を制御する定電流源用バイアス信号を発生するバイアス発生手段とを少なくとも含み、
前記バイアス発生手段が前記入力信号の周波数に応じて前記バイアス信号を変化させるバイアス制御手段を有し、
前記バイアス発生手段が、
所定の定電流に対応する１次バイアス信号を発生する第１のバイアス発生回路と、
前記１次バイアス信号と前記入力信号の周波数に応じて前記バイアス制御手段が出力するバイアス補正信号に基づいて内部バイアス信号を発生する第２のバイアス発生回路
を含む、ＤＬＬ回路。
【請求項３】
入力信号と所定の位相関係を有する位相同期信号を出力するＤＬＬ回路であって、
定電流源を備える機能ブロックと、この機能ブロックの定電流源を制御する定電流源用バイアス信号を発生するバイアス発生手段とを少なくとも含み、
前記バイアス発生手段が前記入力信号の周波数に応じて前記バイアス信号を変化させるバイアス制御手段を有し、
前記バイアス制御手段が、
前記入力信号の周波数を計測する計測手段と、
この計測手段の計測結果に基づいてバイアス補正信号を出力する補正信号発生手段
を含む、ＤＬＬ回路。
【請求項４】
入力信号と所定の位相関係を有する位相同期信号を出力するＤＬＬ回路であって、
定電流源を備える機能ブロックと、この機能ブロックの定電流源を制御する定電流源用バイアス信号を発生するバイアス発生手段とを少なくとも含み、
前記バイアス発生手段が前記入力信号の周波数に応じて前記バイアス信号を変化させるバイアス制御手段を有し、
前記バイアス制御手段が、
所定の外部信号に基づいて前記入力信号の計数開始を制御する第１の計数制御信号を出力する制御回路と、
前記第１の計数制御信号を入力し所定時間後に第２の計数制御信号を出力する計数制御手段と、
前記第１の計数制御信号と前記第２の計数制御信号により前記入力信号の計数のそれぞれ開始と終了を制御する計数手段と、
この計数手段の計数結果に基づいてバイアス補正信号を出力する補正信号発生手段
を含む、ＤＬＬ回路。
【請求項５】
前記バイアス制御手段が、
前記入力信号の周波数を計測する計測手段と、
この計測手段の計測結果に基づいてバイアス補正信号を出力する補正信号発生手段
を含む請求項２に記載のＤＬＬ回路。
【請求項６】
前記バイアス制御手段が、
所定の外部信号に基づいて前記入力信号の計数開始を制御する第１の計数制御信号を出力する制御回路と、
前記第１の計数制御信号を入力し所定時間後に第２の計数制御信号を出力する計数制御手段と、
前記第１の計数制御信号と前記第２の計数制御信号により前記入力信号の計数のそれぞれ開始と終了を制御する計数手段と、
この計数手段の計数結果に基づいてバイアス補正信号を出力する補正信号発生手段
を含む請求項２に記載のＤＬＬ回路。
【請求項７】
前記計数制御手段の出力信号が、前記１次バイアス信号により制御される請求項６に記載のＤＬＬ回路。
【請求項８】
前記計数制御手段は、
ＰＭＯＳ，第１のＮＭＯＳ，第２のＮＭＯＳ，容量素子及び比較回路を含み、前記ＰＭＯＳのソース電極端子は電源端子に接続され、前記ＰＭＯＳのドレイン電極端子は前記第１のＮＭＯＳのドレイン電極端子，前記容量素子の第１の電極端子及び前記比較回路の第１の入力端子と共通接続され、前記第１のＮＭＯＳのソース電極端子は前記第２のＮＭＯＳのドレイン電極端子と共通接続され、前記第２のＮＭＯＳのソース電極端子は前記容量素子の第２の電極端子と共に接地端子に接続され、前記ＰＭＯＳ及び前記第１のＮＭＯＳそれぞれのゲート電極端子は前記制御回路の第１の計数制御信号を出力する出力端子に共通接続され、前記第２のＮＭＯＳのゲート端子は前記第１のバイアス発生回路の１次バイアス出力端子に接続され、前記比較回路の第２の入力端子は所定の電位の参照信号端子に接続され、前記比較回路の出力端子から前記第２の計数制御信号を出力する
請求項６または７に記載のＤＬＬ回路。
【請求項９】
前記ＤＬＬ回路は、入力信号と所定の位相関係を有する位相同期信号を出力するＤＬＬ回路であって、
前記入力信号に基づいて互いに位相の異なるｍ（ｍは２以上の整数）個の移相処理信号を生成する移相手段と、
前記入力信号と前記位相同期信号の位相を比較して位相差を検出し、検出した前記位相差に基づいて位相制御信号を出力する位相比較手段と、
前記移相手段で生成された前記ｍ個の移相処理信号と前記位相制御信号に基づいて前記入力信号と所定の位相関係を有する位相補正済み信号を出力する位相合成手段と、
この位相補正済み信号のデューティを補正して前記位相同期信号を出力する第１のデューティ補正手段とを、
更に含む請求項２乃至４、５乃至８のいずれか１項に記載のＤＬＬ回路。
【請求項１０】
前記入力信号のデューティを補正し、デューティ補正済み信号を出力する第２のデューティ補正手段を更に含み、
前記デューティ補正済み信号を前記移相手段に入力するようにした請求項９に記載のＤＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号と所定の位相関係を有する位相同期信号を出力するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路（ディレイ・ロックド・ループ回路）に関し、特に入力信号の周波数が低周波になったとき、安定動作を維持しながら消費電力を効率よく低減できるＤＬＬ回路に関する。
【０００２】
【従来の技術】
図７は、特開平９−１７１７９号公報（以下、公知例１とする）に開示されたＤＬＬ回路の構成を示すブロック図である。
【０００３】
この公知例１に開示されたＤＬＬ回路は、周波数ｆの入力クロック６０１に対して、相互に９０度ずつ位相の異なる４相クロックを発生する４相基本クロック発生回路５４１と、入力クロック６０１と出力クロック６０３の位相関係を検出する位相検出回路５４２と、位相検出回路５４２より出力される制御信号６０８及び６０９の入力を受けて、これらの制御信号の入力レベルに対応して位相調整量が一定量ずつ増減される信号６１４及び６１５を出力する位相調整量決定回路５４４と、４相基本クロック発生回路５４１より出力される信号６１０〜６１３の入力を受けて、これらの信号をミキシングし、位相調整量決定回路５４４より出力される信号６１４及び６１５に応じて、位相シフトを実行する位相シフト回路５４３と、位相シフト回路５４３より出力される信号６１６及び６１７を入力して、周波数ｆの出力クロック６０３として出力する出力回路５４５とを備えて構成される。尚、位相検出回路５４２は、位相判定回路５１１と、位相判定回路５１１の出力信号のレベルを調整するレベルシフト回路５１３により構成されている。
【０００４】
また、図８は特表平９−５１２９６６号公報（以下、公知例２とする）に開示されているＤＬＬ回路の構成を示すブロック図である。
【０００５】
この公知例２に開示されているＤＬＬ回路は、入力された基準クロック信号のデューティ・サイクルを補正してデューティ・サイクル補正済み信号を出力するデューティ・サイクル補正増幅器７００と、このＤＬＬ回路の出力クロック信号の位相と基準クロック信号の位相を比較し、出力クロック信号の位相が基準クロック信号の位相よりも進んでいるか遅れているかを示す信号を生成し出力する位相検出器７１０と、位相検出器７００の出力信号により駆動されその出力信号に応じた出力電流を生成するチャージ・ポンプ７２０（好ましくは差動チャージ・ポンプ）と、デューティ・サイクル補正済み信号，位相検出器７１０からの出力信号及びチャージ・ポンプ７２０からの出力電流が入力され、デューティ・サイクル補正済み信号を位相検出器７１０の出力信号が示す方向へ移相し位相補正済み信号を出力するフェーズシフタ７３０と、このフェーズシフタ７３０から出力された位相補正済み信号と出力クロック信号を入力して出力クロック信号のデューティ・サイクルが所望の値になるように補正する第２のデューティ・サイクル補正増幅器７４０と出力クロック信号が所定の振幅になるように増幅するバッファ増幅器７５０を含み構成されている。
【０００６】
【発明が解決しようとする課題】
ＤＬＬ回路には、入力信号の遅延を調整してデジタル的に位相制御する方式によるものと、入力信号から発生させた互いに位相の異なるｍ個（ｍは２以上の整数）の信号を合成してアナログ的に位相制御する方式によるものとの２通りがある。
【０００７】
ＤＬＬ回路が使用される代表的なデバイスの例として、シンクロナスＤＲＡＭがある。シンクロナスＤＲＡＭのうち、特に相補クロック信号に同期して動作するダブルデータレート（ＤＤＲ）方式をとるデバイスの動作制御は、一定範囲のデューティをもつ信号で行われ、基準クロック信号の１サイクルあるいは半サイクル単位以外のタイミング信号も必要とする。
【０００８】
デジタル的に位相制御するＤＬＬ回路では、基準クロック信号を遅延して所望のタイミングを発生するため、基準クロック信号の１サイクルあるいは半サイクル単位以外のタイミング発生が難しい。
【０００９】
したがって、ＤＤＲ方式のシンクロナスＤＲＡＭのように、基準クロック信号の１サイクルあるいは半サイクル単位以外のタイミング信号も必要とするデバイスでは、上述の公知例１，２に示されるようなアナログ的に位相制御するＤＬＬ回路を使用するのが一般的である。
【００１０】
しかし、アナログ的に位相制御するＤＬＬ回路には、動作周波数を下げても消費電流が減らないという問題がある。
【００１１】
すなわち、デジタル的に位相制御する方式のＤＬＬ回路では、ＣＭＯＳトランジスタで回路を構成するため、動作周波数を下げると消費電流も下がる。
【００１２】
これに対し、アナログ的に位相制御する方式のＤＬＬ回路では、公知例２に開示されているように定電流源を備えた差動型増幅回路を用いて所望のタイミング信号を発生する。例えば、図９、図１０は、公知例２に開示されているＤＬＬ回路の主な構成要素である位相検出器とデューティ・サイクル補正増幅器の、より具体的な回路図である。また、図１１，１２は公知例２に開示されているＤＬＬ回路の他の構成要素であるフェーズ・シフタ及びこのフェーズ・シフタに含まれる位相補間器のブロック図である。図９〜図１２に示されるとおり、これらはいずれも定電流源を備えた差動型増幅回路が用いられている。
【００１３】
一般に、差動型増幅回路の定電流源の電流値は、高速動作を実現するために最高動作速度に見合う大きな値に固定される。したがって、動作周波数を下げても消費電流は減らない。
【００１４】
このような差動型増幅回路が多用されたＤＬＬ回路を最高動作速度に比べて十分低い速度で使用する場合、各差動型増幅回路の定電流源の電流値をかなり小さくしても動作可能であるが、従来のＤＬＬ回路は、内蔵する各差動型増幅回路の定電流源の電流値を、動作速度（ＤＬＬ回路への入力信号周波数）に応じて自動的に変化させる手段を備えていなかった。このため、高い入力信号周波数に対応できる従来のＤＬＬ回路を、低い入力信号周波数の場合にも共用しようとすると、無駄な消費電力が発生してしまうという問題があった。
【００１５】
本発明は、内蔵する各差動型増幅回路の定電流源の電流値を入力信号周波数に応じて自動的に変化させ、広い入力信号周波数に対応しながら、入力信号周波数に応じて消費電力を低減できるＤＬＬ回路を提供しようとするものである。
【００１６】
【課題を解決するための手段】
本発明の第１の態様によれば、入力信号と所定の位相関係を有する位相同期信号を出力するＤＬＬ回路であって、定電流源を備える機能ブロックとこの機能ブロックの定電流源を制御する定電流源用バイアス信号を発生するバイアス発生手段とを少なくとも含み、
前記バイアス発生手段が前記入力信号の周波数に応じて前記バイアス信号を変化させると共に、前記周波数が所定周波数より低い場合には前記機能ブロックが正常動作する値に前記バイアス信号を制御するバイアス制御手段を有することを特徴とするＤＬＬ回路が得られる。
【００１７】
本発明の第２の態様によれば、入力信号と所定の位相関係を有する位相同期信号を出力するＤＬＬ回路であって、定電流源を備える機能ブロックと、この機能ブロックの定電流源を制御する定電流源用バイアス信号を発生するバイアス発生手段とを少なくとも含み、前記バイアス発生手段が前記入力信号の周波数に応じて前記バイアス信号を変化させるバイアス制御手段を有し、前記バイアス発生手段が、所定の定電流に対応する１次バイアス信号を発生する第１のバイアス発生回路と、前記１次バイアス信号と前記入力信号の周波数に応じて前記バイアス制御手段が出力するバイアス補正信号に基づいて内部バイアス信号を発生する第２のバイアス発生回路を含む、ＤＬＬ回路が得られる。
【００１８】
本発明の第３の態様によれば、入力信号と所定の位相関係を有する位相同期信号を出力するＤＬＬ回路であって、定電流源を備える機能ブロックと、この機能ブロックの定電流源を制御する定電流源用バイアス信号を発生するバイアス発生手段とを少なくとも含み、前記バイアス発生手段が前記入力信号の周波数に応じて前記バイアス信号を変化させるバイアス制御手段を有し、前記バイアス制御手段が、前記入力信号の周波数を計測する計測手段と、この計測手段の計測結果に基づいてバイアス補正信号を出力する補正信号発生手段を含む、ＤＬＬ回路が得られる。
【００１９】
本発明の第４の態様によれば、入力信号と所定の位相関係を有する位相同期信号を出力するＤＬＬ回路であって、定電流源を備える機能ブロックと、この機能ブロックの定電流源を制御する定電流源用バイアス信号を発生するバイアス発生手段とを少なくとも含み、前記バイアス発生手段が前記入力信号の周波数に応じて前記バイアス信号を変化させるバイアス制御手段を有し、前記バイアス制御手段が、所定の外部信号に基づいて前記入力信号の計数開始を制御する第１の計数制御信号を出力する制御回路と、前記第１の計数制御信号を入力し所定時間後に第２の計数制御信号を出力する計数制御手段と、前記第１の計数制御信号と前記第２の計数制御信号により前記入力信号の計数のそれぞれ開始と終了を制御する計数手段と、この計数手段の計数結果に基づいてバイアス補正信号を出力する補正信号発生手段を含む、ＤＬＬ回路が得られる。
【００２１】
本発明の第５の態様によれば、前記バイアス制御手段が、前記入力信号の周波数を計測する計測手段と、この計測手段の計測結果に基づいてバイアス補正信号を出力する補正信号発生手段を含む第２の態様のＤＬＬ回路が得られる。
【００２２】
本発明の第６の態様によれば、前記バイアス制御手段が、所定の外部信号に基づいて前記入力信号の計数開始を制御する第１の計数制御信号を出力する制御回路と、前記第１の計数制御信号を入力し所定時間後に第２の計数制御信号を出力する計数制御手段と、前記第１の計数制御信号と前記第２の計数制御信号により前記入力信号の計数のそれぞれ開始と終了を制御する計数手段と、この計数手段の計数結果に基づいてバイアス補正信号を出力する補正信号発生手段を含む第２の態様のＤＬＬ回路が得られる。
【００２３】
【発明の実施の形態】
次に、本発明について、図を参照して説明する。
【００２４】
図１は、本発明の第１の実施形態のＤＬＬ回路を説明するための図で、（ａ）、（ｂ）はそれぞれＤＬＬ回路１００の概略構成と、このＤＬＬ回路１００に含まれるバイアス発生手段２００の概略構成を示すブロック図である。
【００２５】
図１を参照すると、本実施形態のＤＬＬ回路１００は、入力信号３００に基づいて、例えば等間隔の位相差（４５度）の８個の移相処理信号３１０を生成する移相手段１２０と、入力信号３００と出力からのフィードバック信号３３０の位相を比較して位相差を検出し、この検出した位相差に基づいて位相制御信号３４０を出力する位相比較手段１４０と、移相手段１２０で生成された８個の移相処理信号３１０と位相制御信号３４０に基づいて入力信号３００と所定の位相関係を有する位相補正済み信号３２０を出力する位相合成手段１６０と、この位相補正済み信号１６０のデューティを所定のデューティ（例えば、４９％〜５１％）になるように補正して位相同期信号４００を出力する第１のデューティ補正手段１７０を含み構成されている。
【００２６】
これらの各手段は、いずれも定電流源を備えた差動型増幅回路を有する機能ブロックからなり、ＤＬＬ回路３００はこれらの定電流源の電流値を制御するバイアス信号３９０を生成し各定電流源に供給するバイアス発生手段２００を更に備えている。
【００２７】
また、バイアス発生手段２００は、各差動型増幅回路の定電流源の電流値がこのＤＬＬ回路１００への入力信号３００の周波数が最大のとき各差動型増幅回路が正常に動作する所定の電流値Ｉs1になるような１次バイアス信号３９２を発生する第１のバイアス発生回路２５０と、入力信号３００の周波数に応じて１次バイアス信号３９２を補正するバイアス補正信号３８０を出力するバイアス制御手段２１０と、１次バイアス信号３９２とバイアス補正信号３８０に基づいて入力信号３００の周波数で各差動型増幅回路が動作可能な定電流源の電流値となる内部バイアス信号３９５を発生する第２のバイアス発生回路２７０を含み構成されている。
【００２８】
更に、バイアス制御手段２１０は、外部からのパワーオン信号やリセット信号等のトリガー信号３０２に基づいて第１の計数制御信号３０４，３０５，３０６を出力する制御回路２１２と、第１の計数制御信号３０４を入力し１次バイアス信号３９２に依存して定まる所定時間後に第２の計数制御信号３０８を出力する計数制御手段２２０と、第１の計数制御信号３０５により入力信号３００の計数を開始し、第２の計数制御信号３０８で入力信号３００の計数を終了して計数結果信号３７０を出力する計数回路２１４と、この計数結果信号３７０に基づいてバイアス補正信号３８０を出力する補正信号発生手段２１６とを含み構成されている。
【００２９】
次に、第１のバイアス発生回路２５０と第２のバイアス発生回路２７０について説明する。
【００３０】
図２は、図１（ｂ）の第１及び第２のバイアス発生回路２５０，２７０の具体的な回路の一例を示す回路図である。
【００３１】
図２を参照すると、本実施形態のＤＬＬ回路１００に含まれる第１のバイアス発生回路２５０は、例えば２個のＰＭＯＳ１１，１２と抵抗素子１とダイオード２とＮＭＯＳ５１で構成され、次のように接続されている。
【００３２】
ＰＭＯＳ１１，１２それぞれのソース電極端子はいずれも電源端子（以下、ＶＤＤとする）に接続され、ＰＭＯＳ１１，１２それぞれのゲート電極端子とＰＭＯＳ１１のドレイン電極端子及び抵抗素子１の第１の電極端子が共通接続され、抵抗素子１の第２の電極端子とダイオード２のアノード電極端子とが共通接続され、ダイオード２のカソード電極端子は接地端子（以下、ＧＮＤとする）に接続され、ＰＭＯＳ１２のドレイン電極端子と第１のバイアス発生回路２５０の出力端子８１とＮＭＯＳ５１のドレイン電極端子及びＮＭＯＳ５１のゲート電極端子とが共通接続され、ＮＭＯＳ５１のソース電極端子は接地端子に接続されている。尚、ＰＭＯＳ１１，１２でカレントミラーを構成し、ＰＭＯＳ１１，１２に所定の電流値Ｉs1の定電流が流れるように抵抗素子１の抵抗値が設定されている。この第１のバイアス発生回路２５０からは、電流値Ｉs1の定電流とＮＭＯＳ５１で定まる１次バイアス信号３９２が出力される。
【００３３】
次に、第２のバイアス発生回路２７０は、例えば８個のＰＭＯＳ１３〜２０と７個のＮＭＯＳ５２〜５８とで構成され、次のように接続されている。
【００３４】
６個のＰＭＯＳ１３〜１８からなる電流調整ＰＭＯＳ群の各ソース電極端子とＰＭＯＳ１９のドレイン電極端子とＰＭＯＳ１９，２０の各ゲート電極端子とが全て共通接続され、ＰＭＯＳ１９，２０の各ソース電極端子はいずれもＶＤＤに接続され、電流調整ＰＭＯＳ群の各ドレイン電極端子と６個のＮＭＯＳ５２〜５７からなる電流調整ＮＭＯＳ群の各ドレイン電極端子とがそれぞれＰＭＯＳ１３とＮＭＯＳ５２，ＰＭＯＳ１４とＮＭＯＳ５３，ＰＭＯＳ１５とＮＭＯＳ５４，ＰＭＯＳ１６とＮＭＯＳ５５，ＰＭＯＳ１７とＮＭＯＳ５６及びＰＭＯＳ１８とＮＭＯＳ５７の各組み合わせで共通接続され、電流調整ＮＭＯＳ群の各ゲート電極端子は第１のバイアス発生回路２５０の出力端子８１に接続され、電流調整ＮＭＯＳ群の各ソース電極端子は全てＧＮＤに接続され、ＰＭＯＳ２０のドレイン電極端子とＮＭＯＳ５８のドレイン電極端子及びゲート電極端子と第２のバイアス発生回路２７０の出力端子８２とが共通接続され、ＮＭＯＳ５８のソース電極端子はＧＮＤに接続されている。また、電流調整ＰＭＯＳ群の各ゲート電極端子１３Ｇ〜１８Ｇは、図１（ｂ）の補正信号発生手段２１６の対応する出力信号端子に接続され、それぞれバイアス補正信号３８１〜３８６が入力されるようになっている。
【００３５】
尚、６組のトランジスタ対群、ＰＭＯＳ１３とＮＭＯＳ５２，ＰＭＯＳ１４とＮＭＯＳ５３，ＰＭＯＳ１５とＮＭＯＳ５４，ＰＭＯＳ１６とＮＭＯＳ５５，ＰＭＯＳ１７とＮＭＯＳ５６及びＰＭＯＳ１８とＮＭＯＳ５７の各トランジスタのサイズは、電流調整ＮＭＯＳ群の各ゲート電極に１次バイアス信号３９２が印加されてそれぞれが導通状態となり、電流調整ＰＭＯＳ群の各ゲート電極に低レベル信号が印加されて導通状態になったとき、ＰＭＯＳ１３とＮＭＯＳ５２，ＰＭＯＳ１４とＮＭＯＳ５３，ＰＭＯＳ１５とＮＭＯＳ５４，ＰＭＯＳ１６とＮＭＯＳ５５，ＰＭＯＳ１７とＮＭＯＳ５６及びＰＭＯＳ１８とＮＭＯＳ５７の各組の経路を流れる電流値をそれぞれＩ１〜Ｉ６とすると、例えば
Ｉ１：Ｉ２：Ｉ３：Ｉ４：Ｉ５：Ｉ６＝１：２：４：８：１６：３２
且つＩ６＝Ｉs1となるように設定されている。具体的には、例えばＮＭＯＳ５１〜５７のゲート幅（Ｗ）をそれぞれＷn0，Ｗn1，Ｗn2，Ｗn3，Ｗn4，Ｗn5，Ｗn6とすると、Ｗn0＝Ｗn6且つ、
Ｉ１：Ｉ２：Ｉ３：Ｉ４：Ｉ５：Ｉ６＝Ｗn1：Ｗn2：Ｗn3：Ｗn4：Ｗn5：Ｗn6
と設定することで実現できる。
【００３６】
例えば、Ｗn0＝３２０μｍとすると、Ｗn0，Ｗn1，Ｗn2，Ｗn3，Ｗn4，Ｗn5，Ｗn6をそれぞれ１０，２０，４０，８０，１６０，３２０μｍとすればよい。
【００３７】
尚、このときＰＭＯＳ１３〜１８のゲート幅は、ＮＭＯＳ５１〜５７にそれぞれ設定された値の電流を流すだけの能力があればよいので、例えばＮＭＯＳ５１のゲート幅Ｗn0とほぼ同等にしておけばよい。
【００３８】
ＰＭＯＳ１９，２０でカレントミラーを構成し、ＰＭＯＳ１９，２０それぞれを流れる定電流の電流値Ｉs2は、上述の６組のトランジスタ対群の中で、補正信号発生手段２１６から低レベル信号が入力されたＰＭＯＳを含むトランジスタ対の電流値の和となる。第２のバイアス発生回路２７０からは、電流値Ｉs2の定電流とＮＭＯＳ５８で定まる内部バイアス信号３９５が出力される。
【００３９】
従って、１次バイアス信号３９２を出力する出力トランジスタとなっている第１のバイアス発生回路２５０のＮＭＯＳ５１及び内部バイアス信号３９５を出力する出力トランジスタとなっている第２のバイアス発生回路２７０のＮＭＯＳ５８とＤＬＬ回路１００に含まれる各定電流源トランジスタのサイズを同じにしておけば、１次バイアス信号３９２が入力された定電流源トランジスタには電流値Ｉs1の定電流を、内部バイアス信号３９５が入力された定電流源トランジスタには電流値Ｉs2の定電流を、それぞれ流すことができる。
【００４０】
次に、計数制御手段２２０の構成について説明する。
【００４１】
図３は計数制御手段２２０の具体的な回路の一例を示す回路図である。
【００４２】
図３を参照すると、計数制御手段２２０は、例えばＰＭＯＳ２１，第１のＮＭＯＳ６１，第２のＮＭＯＳ６２，容量素子５及び比較回路１０で構成され、次のように接続されている。
【００４３】
ＰＭＯＳ２１のソース電極端子はＶＤＤに接続され、ＰＭＯＳ２１のドレイン電極端子と第１のＮＭＯＳ６１のドレイン電極端子と比較回路１０の第１の入力端子８３と容量素子５の第１の電極端子とが共通接続点９１で共通接続され、ＰＭＯＳ２１と第１のＮＭＯＳ６１の各ゲート電極端子が共通接続点９２で共通接続され、第１のＮＭＯＳ６１のソース電極端子と第２のＮＭＯＳ６２のドレイン電極端子とが共通接続され、第２のＮＭＯＳ６２のソース電極端子と容量素子５の第２の電極端子とはＧＮＤに接続され、第２のＮＭＯＳ６２のゲート電極端子６２Ｇは第１のバイアス発生回路２５０の出力端子８１と接続され１次バイアス信号３９２が入力されるようになっている。また、ＰＭＯＳ２１と第１のＮＭＯＳ６１の各ゲート電極端子が共通接続されている共通接続点９２は、制御回路２１２の第１の計数制御信号３０４を出力する出力端子（図示せず）と接続されている。また、比較回路１０の第２の入力端子８４は、所定の電位Ｖref0（通常、１Ｖ程度）の参照信号端子（図示せず）と接続されている。
【００４４】
尚、図１３はこの計数制御手段２２０に関連する主な信号を説明する図で、（ａ），（ｂ），（ｃ）及び（ｄ）は、それぞれ第１の計数制御信号３０４，共通接続点９１の電位Ｖｃｔ，第２の計数制御信号３０８及び図１（ｂ）の計数結果信号３７０の模式的なタイミングチャートである。
【００４５】
次に、計数回路２１４と補正信号発生手段２１６について、概要を簡単に説明する。図４は、計数回路２１４と補正信号発生手段２１６を説明するための図で、（ａ），（ｂ）はそれぞれ概略ブロック図と、計数回路２１４の計数結果と第２のバイアス発生回路２７０のＰＭＯＳ１９を流れる電流値Ｉs2との関係の一例を示すグラフである。
【００４６】
尚、ここでは、計数回路２１４が６ビットカウンタで構成されており、ＤＬＬ回路１００に含まれる差動型増幅回路が正常動作できる最小電流値Ｉmin がＩs1／４であるとする。
【００４７】
図４を参照すると、本実施形態の計数回路２１４は、制御回路２１２から第１の計数制御信号３０５を受けて入力信号３００の計数を開始し、計数制御手段２２０から第２の計数制御信号３０８を受けて入力信号３００の計数を停止し、計数結果を６ビットの計数結果信号３７０として出力する。
【００４８】
次に、補正信号発生手段２１６は、この計数回路２１４から出力された計数結果信号３７０を受けて、所定の判定処理を行い、バイアス補正信号３８０を第２のバイアス発生回路２７０に出力する。補正信号発生手段２１６のバイアス補正信号３８０を出力する出力端子（図示せず）は、最下位ビット（ＬＳＢ）信号３８１〜最上位ビット（ＭＳＢ）信号３８６の各ビット信号を出力する端子がそれぞれ第２のバイアス発生回路２７０のゲート電極端子１３Ｇ〜１８Ｇと接続されており、ＰＭＯＳ１３〜ＰＭＯＳ１８の各ゲート電極にそれぞれ対応するバイアス補正信号が入力されて、ＰＭＯＳ１９を流れる電流値Ｉs2が補正される。
【００４９】
判定処理の具体的内容は、計数結果に基づいて補正した結果、ＰＭＯＳ１９を流れる電流値Ｉs2が、上述のＤＬＬ回路１００に含まれる差動型増幅回路が正常動作できる最小電流値Ｉmin 以上の場合は、計数結果信号３７０をそのままバイアス補正信号３８０として出力し、Ｉs2がＩmin を下回る場合は、計数結果と関わりなくＰＭＯＳ１９を流れる電流がＩmin 以上の最小値となるようなバイアス補正信号３８０を出力する。ここの例では、計数結果が“８”以上であれば計数結果信号３７０をそのままバイアス補正信号３８０として第２のバイアス発生回路２７０に出力し、計数結果が“８”未満の場合は、計数結果を一律に“８”としてバイアス補正信号３８０を発生し、第２のバイアス発生回路２７０に出力する。（本実施形態の例では、ビット信号３８４が低レベル信号で、他のビット信号３８１〜３８３，３８５，３８６は高レベル信号となる。）すなわち、計数回路２１４の計数結果と第２のバイアス発生回路２７０のＰＭＯＳ１９を流れる電流値Ｉs2の関係は、図４（ｂ）のグラフのようになる。
【００５０】
次に、図１〜図４及び図１３を参照して、本発明の特徴部分であるバイアス発生手段２００の動作について説明する。
【００５１】
まず、ＤＬＬ回路１００に電源が投入されると、制御回路２１２はその出力信号を受ける回路や手段の構成に応じた所定のレベルの信号を出力するようにしておく。本実施形態の場合、少なくとも第１の計数制御信号３０４を出力する端子からは低レベルの信号が出力される。これにより、計数制御手段２２０のＰＭＯＳ２１がオン、第１のＮＭＯＳ６１がオフし、容量素子５が電源電圧（Ｖｄｄ）まで充電される。
【００５２】
次に、制御回路２１２にリセット信号等の所定のトリガー信号３０２が入力されると第１の計数制御信号３０４，３０５，３０６が出力される。本実施形態では、少なくとも第１の計数制御信号３０４は高レベルの信号を出力する。
【００５３】
本実施形態の計数回路２１４は６ビットカウンタで構成されているものとし、第１の計数制御信号３０５を受けて入力信号３００の計数を開始する。また、補正信号発生手段２１６は、第１の計数制御信号３０６を受けて、内部バイアス信号３９５が１次バイアス信号３９２と等しくなるようなバイアス補正信号３８０を生成し、第２のバイアス発生回路２７０に送出する。ここでは、計数結果が“３２”に相当するバイアス補正信号３８０（ＭＳＢ信号３８６のみが低レベルで、他のビット信号３８１〜３８５は全て高レベル）が送出される。
【００５４】
計数制御手段２２０は、高レベルの第１の計数制御信号３０４を受けると、ＰＭＯＳ２１がオフし、第１のＮＭＯＳ６１がオンする。第２のＮＭＯＳ６２のゲート電極端子６２Ｇは第１のバイアス発生回路２５０の出力端子８１と接続されており、第２のＮＭＯＳ６２のゲート電極には１次バイアス信号３９２が印加されている。従って、容量素子５に充電されていた電荷は、第１，第２のＮＭＯＳ６１，６２を通じて放電され、比較回路１０の第１の入力端子８３が接続されている共通接続点９１の電位Ｖctが徐々に下がる。
【００５５】
電位Ｖctが、比較回路１０の第２の入力端子８４に入力されている電位Ｖref0より下がると、比較回路１０の出力端子８５の電位が反転し、第２の計数制御信号３０８が出力される。第１の計数制御信号３０４を受けてから第２の計数制御信号３０８を出力するまでの計数時間Ｔctは、容量素子５に充電された電荷の放電速度で定まり、この放電速度は１次バイアス信号３９２に依存して定まる。
【００５６】
比較回路１０から第２の計数制御信号３０８が出力されると、計数回路２１４は入力信号３００の計数を停止し、計数結果を６ビットの計数結果信号３７０として出力する。補正信号発生手段２１６は、第２の計数制御信号３０８を受けて、計数結果信号３７０を取り込み、上述した所定の判定処理を行い、バイアス補正信号３８０を出力する。
【００５７】
例えば、計数結果が“２０”の場合は、ビット信号３８３，３８５が低レベル信号となり、他のビット信号３８１，３８２，３８４，３８６はいずれも高レベル信号となる。すなわち、電流調整ＰＭＯＳ群の中で、ＰＭＯＳ１５，１７のみが導通状態となるので、Ｉs2＝Ｉ３＋Ｉ５＝（５Ｉs1／８）となり、この電流値Ｉs2とＮＭＯＳ５８で定まる内部バイアス信号３９５が、ＤＬＬ回路１００に含まれる各定電流源となるトランジスタのゲート電極に供給される。
【００５８】
本実施形態のバイアス発生手段２００に含まれるバイアス制御手段２１０は、第１のバイアス発生回路２５０で生成される１次バイアス信号３９２に依存して定まる時間だけ入力信号を計数し、計数結果に基づいてＤＬＬ回路１００に含まれる各定電流源に供給する内部バイアス信号３９５を第２のバイアス発生回路２７０で生成するようにしている。そして、第２のバイアス発生回路２７０が生成する内部バイアス信号３９５は、計数回路２１４の計数結果が小さくなると、定電流源の電流値が小さくなるように補正される。
【００５９】
上述の計数制御手段２２０の構成から分かるとおり計数時間Ｔctは入力信号３００と関わりなく一定であるので、入力信号３００の周波数が低いほど計数結果は小さくなり、ＤＬＬ回路１００に含まれる各定電流源の電流値を入力信号３００の周波数に応じて自動的に小さくできる。しかも、入力信号３００の周波数が大幅に低くなった場合でも、補正した内部バイアス信号３９５により各定電流源に流れる電流値Ｉs2が差動型増幅回路の正常動作に必要な最小電流値以下にならないように補正信号発生手段２１６で制御されており、動作電流不足で差動型増幅回路が動作不良になることもない。
【００６０】
また、計数時間Ｔctは、１次バイアス信号３９２に依存して定まる構成になっているので、第１のバイアス発生回路２５０の構成要素、特に抵抗素子１の抵抗値が設計値から例えば大きい方にずれてＩs1が小さくなると、１次バイアス信号３９２のレベルも下がり、図３の計数制御手段２２０に含まれる容量素子５の放電経路にあるＮＭＯＳ６２を流れる電流も小さくなるので、計数時間Ｔctは長くなる。従って、入力信号３００の周波数が同じでも、計数回路２１４の計数結果は大きくなる。逆に、抵抗素子１の抵抗値が小さい方にずれてＩs1が大きくなると、計数時間Ｔctは短くなり、計数回路２１４の計数結果は小さくなる。
【００６１】
すなわち、第２のバイアス発生回路２７０で生成される内部バイアス信号３９２は、１次バイアス信号３９２に設計値からのズレが多少生じても、そのズレに応じて計数時間Ｔctが自動的に修正され、１次バイアス信号３９２のズレを含めて適切なレベルに補正される。
【００６２】
次に、本発明の第２の実施形態のＤＬＬ回路について説明する。
【００６３】
図５は、本実施形態のＤＬＬ回路１１０のブロック図である。
【００６４】
図５を参照すると、本実施形態のＤＬＬ回路１１０は、入力信号３００のデューティを所定のデューティ（例えば４９％〜５１％）になるように補正してデューティ補正済み信号３０１を出力する第２のデューティ補正手段１８０と、デューティ補正済み信号３０１に基づいて位相の異なるｍ個の移相処理信号３１０を生成する移相手段１２０と、入力信号３００と出力からのフィードバック信号３３０の位相を比較して位相差を検出し、この検出した位相差に基づいて位相制御信号３４０を出力する位相比較手段１４０と、移相手段１２０で生成されたｍ個の移相処理信号３１０と位相制御信号３４０に基づいて入力信号３００と所定の位相関係を有する位相補正済み信号３２０を出力する位相合成手段１６０と、この位相補正済み信号１６０のデューティを所定のデューティになるように再度補正して位相同期信号４００を出力する第１のデューティ補正手段１７０を含んで構成され、更にこれらの各手段に含まれる差動型増幅回路の定電流源の電流値を制御するバイアス発生手段２００を備えている。
【００６５】
本実施形態のＤＬＬ回路１１０は移相手段１２０の前段に入力信号３００のデューティを所定のデューティになるように補正する第２のデューティ補正手段１８０を備えている点が、第１の実施形態のＤＬＬ回路１００と異なるだけであるので詳細な説明は省略する。本実施形態のＤＬＬ回路１１０は、入力信号３００のデューティを予め補正しておくことにより、更に精度の高い位相調整ができるという効果が得られる。
【００６６】
次に、本発明の第３の実施形態のＤＬＬ回路について説明する。
【００６７】
第１、第２の実施形態のＤＬＬ回路１００，１１０では、各差動型増幅回路の定電流源の電流値を、入力信号３００の周波数に応じてバイアス発生手段に２００により補正した内部バイアス信号３９５で定まる電流値Ｉs2になるようにしたが、本実施形態のＤＬＬ回路は、特定の差動型増幅回路の定電流源の電流値を、入力信号３００の周波数如何に関わらず一定の電流値となるようにしている。
【００６８】
すなわち、本実施形態のＤＬＬ回路は、その基本構成はバイアス発生手段２００の内部構成も含めて、第１、第２の実施形態のＤＬＬ回路１００，１１０と同じであるが、各機能ブロックの最終段差動型増幅回路部の定電流源に対しては１次バイアス信号３９２を供給するようにした点が異なっている。
【００６９】
例えば、図６は、ＤＬＬ回路１００，１１０に含まれる一機能ブロック１９０の最終段部分の模式的な回路図である。この機能ブロック１９０は、内部処理部１９１と、最終段差動型増幅回路部１９３と、レベル変換部１９５と、信号出力部１９７を含んで構成されているものとする。
【００７０】
このとき、内部処理部１９１に含まれる差動型増幅回路の定電流源となるＮＭＯＳ７１のゲート電極端子７１Ｇは、第２のバイアス発生回路２７０の出力端子８２と接続され、内部バイアス信号３９５が印加される。
【００７１】
また、最終段差動型増幅回路部１９３は、抵抗素子７，８とＮＭＯＳ６５，６６，７２で構成されており、抵抗素子７，８の各第１の端子はいずれもＶＤＤに接続され、抵抗素子７の第２の端子はＮＭＯＳ６５のドレイン電極端子とまた抵抗素子８の第２の端子はＮＭＯＳ６６のドレイン電極端子とそれぞれ共通接続され、ＮＭＯＳ６５，６６の各ソース電極端子はＮＭＯＳ７２のドレイン電極端子も含めて共通接続され、ＮＭＯＳ７２のソース電極端子はＧＮＤに接続されている。抵抗素子７，８とＮＭＯＳ６５，６６で差動型増幅部を構成し、ＮＭＯＳ７２が定電流源となっている。この定電流源となるＮＭＯＳ７２のゲート電極端子７２Ｇは、第１のバイアス発生回路２５０の出力端子８１と接続され、１次バイアス信号３９２が印加される。
【００７２】
すなわち、本実施形態のＤＬＬ回路に含まれる機能ブロックの最終段差動型増幅回路部１９３の定電流源となるＮＭＯＳ７２のゲート電極には、入力信号周波数に依存しない１次バイアス信号３９２が印加されるように構成されているので、低い入力信号周波数においても最終段差動型増幅回路部１９３を確実に動作させることができる。
【００７３】
次に、本発明の第４の実施形態のＤＬＬ回路について説明する。
【００７４】
本実施形態のＤＬＬ回路も、基本構成は第１，第２，第３の実施形態と同様であるが、少なくとも位相同期信号４００を出力する第１のデューティ補正手段１７０の信号出力部は、図６の構成を備えている。すなわち、本実施形態のＤＬＬ回路に含まれる第１のデューティ補正手段１７０は、内部処理部１９１と、最終段差動型増幅回路部１９３と、レベル変換部１９５と、信号出力部１９７を含み構成されている。尚、内部処理部１９１と最終段差動型増幅回路部１９３については第３の実施形態と同じであるので説明は省略する。
【００７５】
レベル変換部１９５は、第１のＰＭＯＳ３１と、第２のＰＭＯＳ３３と、第３のＮＭＯＳ６７と、第４のＮＭＯＳ６８を含んで構成される。第１のＰＭＯＳ３１と第２のＰＭＯＳ３３それぞれのソース電極端子はいずれもＶＤＤに接続され、第１のＰＭＯＳ３１のドレイン電極端子は第３のＮＭＯＳ６７と第４のＮＭＯＳ６８それぞれのゲート電極端子及び第３のＮＭＯＳ６７のドレイン電極端子と共通接続点９５で共通接続され、第２のＰＭＯＳ３３のドレイン電極端子は第４のＮＭＯＳ６８のドレイン電極端子と共通接続点９６で共通接続され、第３のＮＭＯＳ６７と第４のＮＭＯＳ６８それぞれのソース電極端子はいずれもＧＮＤに接続されており、第３のＮＭＯＳ６７と第４のＮＭＯＳ６８でカレントミラーを構成している。また、第１のＰＭＯＳ３１と第２のＰＭＯＳ３３の各ゲート電極には、最終段増幅回路部１９３から出力される差動信号が入力され、第２のＰＭＯＳ３３と第４のＮＭＯＳ６８の共通接続点９６からレベル変化信号が送出される。
【００７６】
信号出力部１９７は、第３のＰＭＯＳ３５と第４のＰＭＯＳ３７と第５のＮＭＯＳ６９と第６のＮＭＯＳ７３を含んで構成されている。第３のＰＭＯＳ３５のソース電極端子はＶＤＤに、また第６のＮＭＯＳ７３のソース電極端子はＧＮＤにそれぞれ接続されている。第３のＰＭＯＳ３５のドレイン電極端子は第４のＰＭＯＳ３７のソース電極端子と、第４のＰＭＯＳ３７のドレイン電極端子は第５のＮＭＯＳ６９のドレイン電極端子と共通接続点９８で、第５のＮＭＯＳ６９のソース電極端子は第６のＮＭＯＳ７３のドレイン電極端子とそれぞれ共通接続されている。また、第４のＰＭＯＳ３７と第５のＮＭＯＳ６９の各ゲート電極は共通接続点９７で共通接続され、この共通接続点９７はレベル変換部１９５の共通接続点９６と接続されている。更に、第４のＰＭＯＳ３７と第５のＮＭＯＳ６９のそれぞれのドレイン電極端子が共通接続された共通接続点９８から機能ブロック１９０の出力信号が出力される。
【００７７】
また、第３のＰＭＯＳ３５のゲート電極端子３５Ｇは第２のバイアス発生回路２７０の出力端子８２と接続され、第６のＮＭＯＳ７３のゲート電極端子７３Ｇは第１のバイアス発生回路２５０の出力端子８１と接続されて、それぞれのゲート電極に内部バイアス信号３９５と１次バイアス信号３９２が印加される。
【００７８】
本実施形態のＤＬＬ回路においては、少なくとも第１のデューティ補正手段１７０に含まれる信号出力部１９７を構成する第３のＰＭＯＳ３５のゲート電極に内部バイアス信号３９５が、また第６のＮＭＯＳ７３のゲート電極に１次バイアス信号３９２がそれぞれ印加されているので、内部バイアス信号３９５のレベルが下がると、信号出力部１９７の反転しきい値が実質的に上昇する。従って、ＤＬＬ回路への入力信号３００の周波数が低下して内部処理部１９１の定電流源の電流値が下がり、内部処理部１９１の差動型増幅回路の動作ポイント（信号波形の中心である、動作波形のクロスポイント）のレベルが上昇しても、信号出力部１９７の反転しきい値も同様に実質的に上昇するので信号出力部１９７は確実に動作して出力信号をＣＭＯＳレベルのフルスイング波形にでき、機能ブロック間での信号の受け渡しを安定して行うことができる。
【００７９】
尚、本発明は上述の実施形態の説明に限定されるものでなく、その要旨の範囲内で種々変更が可能であることは言うまでもないことである。例えば、移相手段１２０で何個の互いに位相の異なる移相処理信号を生成するか、計数回路２１４をどのように構成するか（カウンタのビット数等を含めて）、第２のバイアス発生回路２７０に含まれる電流調整トランジスタ群をどのように構成するか等は、必要に応じて適宜設計すればよい。
【００８０】
【発明の効果】
本発明のＤＬＬ回路は、入力信号の周波数に応じてＤＬＬ回路に含まれる差動型増幅回路の定電流源の電流値を自動的に適正な値に制御でき、広い入力信号周波数に対応しながら、安定動作を維持でき且つ入力信号周波数に応じてその消費電力を効率よく低減できるという効果が得られる。
【００８１】
また、少なくとも各機能ブロックの最終段差動型増幅回路部の定電流源のような特定の素子に対しては、入力信号周波数と関わりのない１次バイアス信号を供給することで、入力信号周波数と関わりなく各機能ブロックを確実に動作させることができる。
【００８２】
更に、信号出力部を内部バイアス信号で制御されるトランジスタと１次バイアス信号で制御されるトランジスタを含めて構成することで、出力信号を確実にＣＭＯＳレベルのフルスイング波形にでき、機能ブロック間での信号の受け渡しを安定して行うことができるという効果も得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のＤＬＬ回路を説明するための図で、（ａ）、（ｂ）は、それぞれＤＬＬ回路の概略構成と、このＤＬＬ回路に含まれるバイアス発生手段の概略構成を示すブロック図である。
【図２】図１（ｂ）の第１及び第２のバイアス発生回路２５０，２７０の具体的な回路の一例を示す回路図である。
【図３】図１（ｂ）の計数制御手段２２０の具体的な回路の一例を示す回路図である。
【図４】計数回路と補正信号発生手段を説明するための図で（ａ），（ｂ）はそれぞれ概略ブロック図と、計数回路の計数結果と第２のバイアス発生回路のＰＭＯＳ１９を流れる電流値Ｉs2との関係の一例を示すグラフである。
【図５】本発明の第２の実施形態のＤＬＬ回路のブロック図である。
【図６】本発明のＤＬＬ回路に含まれる一機能ブロックの最終段部分の模式的な回路図である。
【図７】特開平９−１７１７９号公報に開示されたＤＬＬ回路の構成を示すブロック図である。
【図８】特表平９−５１２９６６号公報に開示されているＤＬＬ回路の構成を示すブロック図である。
【図９】特表平９−５１２９６６号公報に開示されているＤＬＬ回路の主な構成要素の一つである位相検出器の回路図である。
【図１０】特表平９−５１２９６６号公報に開示されているＤＬＬ回路の主な構成要素の一つであるデューティ・サイクル補正増幅器の回路図である。
【図１１】特表平９−５１２９６６号公報に開示されているＤＬＬ回路の他の構成要素であるフェーズ・シフタのブロック図である。
【図１２】図１１のフェーズ・シフタに含まれる位相補間器のブロック図である。
【図１３】計数制御手段に関連する主な信号の模式的なタイミングチャートである。
【符号の説明】
１，７，８    抵抗素子
２    ダイオード
５    容量素子
１０    比較回路
１１〜２１    ＰＭＯＳ
５１〜５８，６５，６６，７１，７２    ＮＭＯＳ
６１    第１のＮＭＯＳ
６２    第２のＮＭＯＳ
８１，８２    出力端子
１００，１１０    ＤＬＬ回路
１２０    移相手段
１４０    位相比較手段
１６０    位相合成手段
１７０    第１のデューティ補正手段
１８０    第２のデューティ補正手段
２００    バイアス発生手段
２１０    バイアス制御手段
２１２    制御回路
２１４    計数回路
２１６    補正信号発生手段
２２０    計数制御手段
２５０    第１のバイアス発生回路
２７０    第２のバイアス発生回路
３００    入力信号
３０４，３０５，３０６    第１の計数制御信号
３０８    第２の計数制御信号
３１０    移相処理信号
３２０    位相補正済み信号
３４０    位相制御信号
３８０    バイアス補正信号
３９０    バイアス信号
３９２    １次バイアス信号
３９５    内部バイアス信号
４００    位相同期信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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