(57)【特許請求の範囲】
【請求項１】
電磁的エネルギーを受信するためのデジタルフエーズドアレー受信器に於いて、
電磁的エネルギーを受信することが出来る複数のアンテナ素子と、
該複数のアンテナ素子の各々に接続された受信モジュールとを具備しており、該受信モジュールは遅延回路に接続されたクロック回路により発生されるクロック信号により制御されるＡ−Ｄ変換器を備えており、そして
該各Ａ−Ｄ変換器からのデータを受信して出力クロック速度で出力するために該各Ａ−Ｄ変換器に接続された同期化回路を具備し、
各遅延回路は、該複数のアンテナ素子の受信方向が電子的に制御されるように、該クロック回路からの基本クロック信号を望まれる量だけ遅延させ、
各受信モジュールのため、該同期化回路用出力クロック速度は該Ａ−Ｄ変換器を制御する該クロック信号と整合することを特徴とする電磁的エネルギーを受信するためのデジタルフエーズドアレー受信器。
【請求項２】
電磁的エネルギーを送信するためのデジタルフエーズドアレー送信器に於いて、
電磁的エネルギーを送信することが出来る複数のアンテナ素子と、
該複数のアンテナ素子の各々に接続された送信モジュールとを具備しており、該送信モジュールは遅延回路に接続されたクロック回路により発生されるクロック信号により制御されるＤ−Ａ変換器を備えており、そして
データを受信して出力クロック速度で該Ｄ−Ａ変換器に出力するために該各Ｄ−Ａ変換器に接続された同期化回路を具備し、
各遅延回路は、該複数のアンテナ素子の送信方向が電子的に制御されるように、該クロック回路からの基本クロック信号を望まれる量だけ遅延させ、
各送信モジュールのため、該同期化回路用出力クロック速度は該Ｄ−Ａ変換器を制御する該クロック信号と整合することを特徴とする電磁的エネルギーを送信するためのデジタルフエーズドアレー送信器。
【請求項３】
デジタルフエーズドアレー送／受信モジュールに於いて、
受信された電磁的エネルギーを表すアナログ入力信号を有するＡ−Ｄ変換器と、
送信されるべき電磁的エネルギーを表すデジタル入力信号を有するＤ−Ａ変換器と、
クロック出力信号を有するクロック回路と、
該クロック出力信号に相対的遅延を供給するために該クロック出力信号に接続されたプログラム可能な時間遅延回路とを具備しており、該遅延されたクロック出力信号は、該Ａ−Ｄ変換器用サンプリング速度を制御するために該Ａ−Ｄ変換器に接続され、そして該Ｄ−Ａ変換器用動作速度を制御するために該Ｄ−Ａ変換器に接続され、
該Ａ−Ｄ変換器からのデータを受信して出力ロック速度で出力するために各Ａ−Ｄ変換器に接続された同期化回路を具備し、各送信モジュールのため、該同期化回路用出力ロック速度は該Ａ−Ｄ変換器を制御するクロック信号と整合し、そして
データを受信して出力ロック速度で該Ｄ−Ａ変換器に出力するために各Ｄ−Ａ変換器に接続された同期化回路を具備し、各送信モジュールのため、該同期化回路用出力ロック速度は該Ｄ−Ａ変換器を制御するクロック信号と整合することを特徴とするデジタルフエーズドアレー送信／受信モジュール。
【請求項４】
電磁的エネルギーを受信する方法に於いて、
複数のアンテナ素子を用いてアナログ電磁的エネルギーを受信する過程と、
該アンテナ素子に付随するＡ−Ｄ変換器を利用して該複数のアンテナ素子からのアナログ情報をデジタル情報に変換する過程と、
遅延回路に接続されたクロック回路により発生されるクロック信号を用いて各Ａ−Ｄ変換器を、該複数のアンテナ素子の受信方向が電子的に制御されるよう、各遅延回路が該クロック回路からの基本クロック信号を望まれる量だけ遅延させるように、制御する過程と、そして
データを受信して出力ロック速度で該Ｄ−Ａ変換器に該データを出力するために各Ｄ−Ａ変換器に接続された同期化回路を具備し、各送信モジュールのため、該同期化回路用出力クロック速度は該Ｄ−Ａ変換器を制御するクロック信号と整合する過程と、
を具備することを特徴とする電磁的エネルギーを受信する方法。
【請求項５】
電磁的エネルギーを送信する方法に於いて、
各送信モジュールのため、同期化回路用出力クロック速度が、Ｄ−Ａ変換器を制御するクロック信号と整合するように、データを受信して出力クロック速度でＤ−Ａ変換器に該データを出力するために複数のＤ−Ａ変換器に接続された同期化回路を利用する過程と、
複数のアンテナ素子に付随する複数の該Ｄ−Ａ変換器を利用してデジタル情報をアナログ情報に変換する過程と、
遅延回路に接続されたクロック回路により発生されたクロック信号を用いて各Ｄ−Ａ変換器を、該複数のアンテナ素子の送信方向が電子的に制御されるよう、各遅延回路が、該クロック回路からの基本クロック信号を望まれる量だけ遅延させるように、制御する過程と、そして
該送信方向に電磁的エネルギーを送信する過程と、
を具備することを特徴とする電磁的エネルギーを送信する方法。
【発明の詳細な説明】
【０００１】
【発明の技術分野】
本発明は電磁的エネルギーを送、受信するデジタルフエーズドアレー（digital phased arrays）に関する。特に、本発明は無線周波数（radio-frequency）｛アールエフ（RF）｝信号を送受信するデジタル的にプログラム可能なフエーズドアレー（digitally programmable phased arrays）に関する。
【０００２】
［背景］
フエーズドアレーは、無線周波数（アールエフ）信号の様な電磁的エネルギーが望まれる波頭（wave-front）方向に沿って送、受信されることを可能にする、アナログ移相器（analog phase shifters）と接続された多数アンテナ（multiple antennas）を有する。アンテナ素子のアレー（array of antenna elements）の有効な指向性パターン（directivity pattern）、すなわちビーム形状（beam shape）は各素子に到着する、又は各素子から放射されるコヒーレント（coherent）なアールエフエネルギーの相対的位相を変えることにより変更出来る。例えば、等間隔の同一素子の平面内素子の全てが同じアールエフ信号を供給されたならば、放射電磁的エネルギーの強度はこの平面に直角なラインに沿って最も大きい。代わって、もし該素子が逐次移相されたアールエフ信号（progressively phase-shifted RF signal）を各々が供給されれば、最大放射強度の方向は該法線の、又はブロードサイド（broadside）の方向から離れた或る角度にある。相対的素子位相の電子的移相（electronic shifting）を使用して素子アレーのビーム方向が操向（steered）されるアンテナシステムは電子的操向アンテナ（electronically steered antenna）｛イーエスエイ（ESA）｝と呼ばれることが多い。
【０００３】
アールエフエネルギー供給アンテナ素子アレーの相対的位相を制御するための多種類の移相器（phase shifters）が利用可能である。これらはフエライト（ferrites）、ダイオードスイッチド遅延ライン（diode-switched delay lines）そして微少電気機械的スイッチ（micro-electromechnical switches）｛エムイーエムエス（MEMS）｝を含む。これらの技術は全て、該素子の位相特性を調節するためにデジタルに重み付けされた制御信号を使用することによりデジタルにプログラム可能な位相遅延（phase delay）｛又は移相（shift）｝を各素子に供給するように配備される。しかしながら、これらの移相器回路は該エネルギー源（例えば、送信器）と該アンテナ素子の間のアナログアールエフ信号路（analog RF signal path）内に置かれねばならないので、幾らかのアールエフエネルギーが該移相器内で放散（dissipation）及び放射（radiation）に失われる場合が常である。典型的移相器は、例えば、移相制御のビット当たり０．５ｄＢの挿入損失（insertion loss）を招くかも知れない。多くのレーダーシステムで典型的な、５ビット移相器はそれにより、この様な装置を使用して最小２．５ｄＢの挿入損失をこうむるであろう。挿入損失は該アンテナ素子からの与えられた放射電力を達成するためにより高い送信器電力を要する。
【０００４】
送／受信フエーズドアレーシステムの受信路で使用される時、移相器損失はフエーズドアレー受信器の感度及び雑音指数を劣化させる。これは今度は高い増幅器利得を要し、使用可能帯域幅（usable bandwidth）の減少に帰着する。更に、多くの移相器は挿入損失を使用可能帯域幅と交換せねばならない。例えば、Ｘバンド（８−１２ＧＨｚ）に亘り有用な移相器は、もしそれが加えて２−３０ＧＨｚから動作させられねばならないなら過剰な損失をこうむることになるかも知れない。低損失移相器の移相特性は殆ど常に周波数依存的であるため、レーダーパルスの様な廣帯域幅信号はそれらが移相器を通過時位相歪みを受けるかも知れない。
【０００５】
要するに、プログラム可能な移相器はフエーズドアレーアンテナを電子的に操向するために有用であるが、それらはそれらが低損失か又は廣帯域幅動作か何れかの要求を充たさねばならない時問題がある。
【０００６】
移相器のフエーズドアレー性能への負のインパクトを最小化するための前の企ては、低損失及びより広い帯域幅の移相器技術の開発を含む。１つのこの様な技術は該移相器回路用に微少電気機械的スイッチ（エムイーエムエス）を使用することに焦点を当てている。エムイーエムエス装置は他の種類の移相器より少ない電力を要する電気制御の機械的スイッチを利用する。大きなアレー内で全体の移相を制御するためにエムイーエムエス移相器を使用することは面倒であるので、１つの信号チャンネルが得られるまで該アレーの多数セクションを位相組合せする（phase-combine multiple sections of the array）ために第２移相器が通常使用される。この組合せ技術はそれにより該エムイーエムエス移相器装置により要求される移相範囲を減じる。アナログ移相器の多数層の該シリーズ組合せにより該信号レベルとＳＮ比が劣化され得るので、この組合せ技術は、該信号をそれが該組合せネットワーク進行時再生するために多くのブロードバンド増幅器（broadband amplifiers）の追加的使用を要する。
【０００７】
又、最近、該フエーズドアレー産業はＡ−Ｄ及び／又はＤ−Ａ回路が各アンテナ素子に付随するフエーズドアレー受信器及び送信器を作ることが提案した。例えば、受信モードで、各別々の素子により集められたアールエフ信号をデジタル化するために別のＡ−Ｄ変換器｛エイデーシー（ADC）｝が使用され、これらの多くのデジタルデータストリームは該アンテナ全体により集められた多くの信号の特徴を示す１つの信号を提供するために電子的に組み合わされる。送信モードでは、Ｄ−Ａ変換器｛デーエイシー（DAC）｝が、デジタルデータストリームがアナログアールエフ信号にこのデーエイシーにより変換され得るように各アンテナ素子に置かれる。各デーエイシーから発生されたアールエフ信号は次いで増幅されその付随アンテナ素子へ供給される。該アンテナ素子と該フエーズドアレーシステムの残りとの間の全デジタル（all-digital）のインターフエースのために、このフエーズドアレー概念は”デジタル”アンテナと考えられてもよい。
【０００８】
図１（従来技術）はこの様なデジタルフエーズドアレー回路用の例示の実施例を描いている。アンテナ１４０はスイッチ１３６に接続され、該スイッチは今度は該受信路信号１３４か又は送信路信号１３２か何れかを該出力ライン１３８へ接続する。該受信路を見ると、該受信路信号１３４は、低雑音増幅器｛エルエヌエイ（LNA）｝１１４、次いで移相器１０２、そして究極的にＡ−Ｄ変換器｛エイデーシー（ADC）｝１０８に接続する。エイデーシー１０８は更に進んでビーム形成回路により使用されるＭビット受信データ信号１２８を提供する。該送信路を見ると、Ｄ−Ａ変換器｛デーエイシー（DAC）｝１１２はＭビット送信データ信号１３０を受信し、アナログ信号を移相器１０４に提供する。該移相器１０４の出力は電力増幅器｛ピーエイ（PA）｝１１６へそして次いで該送信路信号１３２へ接続する。該エイデーシー１０８と該デーエイシー１１２はクロック回路１１０により提供されるクロック信号｛エスシーエルケー（SCLK）｝１２４及び１２６により制御されるサンプリング速度（sampling rate）を有する。
【０００９】
該移相器１０２及び１０４はそれらの関係アナログ入力信号にプログラム可能な遅延を付加する。かくして、移相器１０２は信号１４０に対し信号１４２をプログラムされた量だけ遅延させ、移相器１０４は信号１４６に対し信号１４４をプログラムされた量だけ遅延させる。該遅延量は制御レジスター１０６により決定される。制御レジスター１０６により提供される遅延値１１８に基づき、該制御レジスター１０６は移相器１０２及び１０４にそれぞれＸビットデジタル制御ワード（X-bit digital control words）１２０及び１２２を供給する。これらの制御ワード１２０及び１２２は該移相器１０２及び１０４を通過するアナログ信号に付加される遅延量を決定する。
【００１０】
図１（従来技術）のアンテナ実施例はデジタルのインターフエースを提供するが、それは全体的アンテナパターンを精細操向（fine-steer）するために要する精細移相機能（fine phase shifting function）を提供するには該アンテナ素子と該エイデーシー又はデーエイシー間になおアナログ移相器を要する。換言すれば、該アンテナ素子近くにエイデーシー又はデーエイシーを含むことはアレー性能への移相器の負のインパクトを和らげない。
【００１１】
［発明の概要］
本発明に依れば、受、送信信号路内でアナログ移相器を使用する必要を無くしたデジタルフエーズドアレーアーキテクチャーと付随する方法が開示される。代わりに望まれた遅延は該受、送信信号路内のＡ−Ｄ変換器（エイデーシーエス）及びＤ−Ａ変換器（デーエイシーエス）へ送られるサンプリング信号のタイミングを調整することにより発生される。
【００１２】
１実施例では、本発明は電磁的エネルギーを受信出来る複数のアンテナ素子と、該複数のアンテナ素子の各々に接続された受信モジュールと、を有する電磁的エネルギー受信用デジタルフエーズドアレーである。各受信モジュールは遅延回路に接続されたクロック回路により発生されるクロック信号により制御されたＡ−Ｄ変換器を有し、各遅延回路は、該複数のアンテナ素子の受信方向が電子的に制御されるように該クロック回路からの基本クロック信号（base clock signal）を望まれる量だけ遅延させる。加えて、該複数のアンテナ素子はアンテナ素子の集合にグループ分けされ、該同じ集合内の各アンテナ素子は同じ量のプログラムされた遅延を有する。
【００１３】
もう１つの実施例では、本発明はデジタルフエーズドアレー受信路モジュール（digital phased array receive-path module）であり、該モジュールは、受信電磁的エネルギーを表すアナログ入力信号を有するＡ−Ｄ変換器と、クロック出力信号を有するクロック回路と、そして該クロック出力信号に相対遅延を供給するが、該遅延されたクロック出力信号が該Ａ−Ｄ変換器用サンプリング速度（sampling rate）を制御するよう該Ａ−Ｄ変換器に接続されるように、該供給するために該クロック出力回路に接続された時間遅延回路（time delay circuitry）と、を備える。加えて、データを受信し、次いで出力クロック速度で該Ａ−Ｄ変換器から出力するために同期化回路が該Ａ−Ｄ変換器に接続されてもよい。更に、該同期化回路用出力クロック速度は該Ａ−Ｄ変換器を制御するクロック信号と整合してもよい。
【００１４】
更に進んだ実施例では、本発明は、電磁的エネルギーを送信出来る複数のアンテナ素子と、該複数の送信アンテナの各々と接続された送信モジュール（transmit module）とを有する、電磁的エネルギー送信用デジタルフエーズドアレーである。各送信モジュールは遅延回路に接続されたクロック回路により発生されるクロック信号により制御されるＤ−Ａ変換器を有し、各遅延回路は該複数のアンテナ素子の送信方向が電子的に制御されるように該クロック回路からの基本クロック信号（base clock signal）を望まれる量だけ遅延させてもよい。加えて、該複数のアンテナ素子はアンテナ素子の集合（sets）にグループ分けされてもよく、そこでは該同じ集合内の各アンテナ素子は同じ量のプログラムされた遅延を有する。
【００１５】
なおもう更に進んだ実施例では、本発明はデジタルフエーズドアレー送信路モジュール（digital phased array transmit-path module）であり、該モジュールは送信されるべき電磁的エネルギーを表すデジタル入力信号を有するＡ−Ｄ変換器と、クロック出力信号を有するクロック回路と、該クロック出力信号に相対的遅延を供給するが、該遅延クロック出力信号が該Ｄ−Ａ変換器に該Ｄ−Ａ変換器用動作速度を制御するために接続されるように、該供給するために該クロック出力信号に接続されるプログラム可能な時間遅延回路と、を備える。加えて、データを受信し、次いで或る出力クロック速度で該Ｄ−Ａ変換器に出力するために同期化回路が該Ｄ−Ａ変換器に接続されてもよい。なお更に、該同期化回路用の該出力クロック速度は該Ｄ−Ａ変換器を制御するクロック信号と整合するのがよい。
【００１６】
もう１つの実施例では、本発明は、電磁的エネルギーを受、送信することが出来る複数のアンテナ素子と、該複数のアンテナ素子の各々に接続された受信モジュールと、そして該複数のアンテナ素子の各々に接続された送信モジュールとを有する、電磁的エネルギーを受、送信するためのデジタルフエーズドアレーである。各受信モジュールはプログラム可能な遅延回路に接続されたクロック回路により発生されるクロック信号により制御されるＡ−Ｄ変換器を有し、そこでは各プログラム可能な遅延回路は、該複数のアンテナ素子の受信方向が電子的に制御されるように該クロック回路からの基本クロック信号を望まれる量だけ遅延させる。各送信モジュールはプログラム可能な遅延回路に接続されたクロック回路により発生されるクロック信号により制御されるＤ−Ａ変換器を有してもよく、そこでは各プログラム可能な遅延回路は、該複数のアンテナ素子の送信方向が電子的に制御されるように該クロック回路からの基本クロック信号を望まれる量だけ遅延させる。
【００１７】
なお更に、本発明はデジタルフエーズドアレー送信／受信モジュールであるが、該モジュールは、受信された電磁的エネルギーを表すアナログ入力信号を有するＡ−Ｄ変換器と、送信されるべき電磁的エネルギーを表すデジタル入力信号を有するＤ−Ａ変換器と、クロック出力信号を有するクロック回路と、そして該クロック出力信号に相対的遅延を供給するが、該遅延したクロック出力信号が該Ａ−Ｄ変換器用サンプリング速度を制御するよう該Ａ−Ｄ変換器に接続され、該Ｄ−Ａ変換器用動作速度を制御するために該Ｄ−Ａ変換器に接続されるように、該供給するために該クロック出力信号に接続されたプログラム可能な時間遅延回路と、を備える。特に、該プログラム可能な遅延回路は該Ａ−Ｄ変換器用クロック出力を有する第１時間遅延回路と、該Ｄ−Ａ変換器用クロック出力を有する第２時間遅延回路と、を有する。又、該プログラム可能な遅延回路は該Ａ−Ｄ変換器及び該Ｄ−Ａ変換器の両者用に１つのクロック出力を有する１つの時間遅延回路を備えてもよい。
【００１８】
なおもう１つの実施例では、本発明は電磁的エネルギーを受信する方法であるが、該方法は、複数のアンテナ素子を用いてアナログ電磁的エネルギーを受信する過程と、該アンテナ素子に付随するＡ−Ｄ変換器を利用して該複数のアンテナ素子からのアナログ情報をデジタル情報に変換する過程と、そして遅延回路に接続されたクロック回路であるが、該複数のアンテナ素子の受信方向が電子的に制御されるように各遅延回路が該クロック回路からの基本クロック信号を望まれる量だけ遅延させるような該遅延回路に接続されるクロック回路により発生されるクロック信号を用いて各Ａ−Ｄ変換器を制御する過程とを具備している。
【００１９】
もう１つの実施例では、本発明は電磁的エネルギーを送信する方法であるが、該方法は、複数のアンテナ素子に付随する複数のＤ−Ａ変換器を利用してデジタル情報をアナログ情報に変換する過程と、遅延回路に接続されたクロック回路により発生されるクロック信号であるが、各遅延回路は該複数のアンテナ素子の送信方向が電子的に制御されるように該クロック回路からの基本クロック信号を望まれる量だけ遅延させるように該発生されるクロック信号を用いて各Ｄ−Ａ変換器を制御する過程と、そして該送信方向に電磁的エネルギーを送信する過程とを具備している。
【００２０】
［発明の詳細な記述］
図２を参照すると、本発明の、Ａ−Ｄ変換器（エイデーシー）及びＤ−Ａ変換器（デーエイシー）のサンプリング速度の時間遅延制御を有するデジタルフエーズドアレーモジュールのブロック図が示されている。該デジタルフエーズドアレーモジュール２００はスイッチ１３６，受信路回路２００Ａ、そして送信路回路２００Ｂを有する。該スイッチ１３６は外部アンテナ１４０に接続される。受信路回路２００Ａは受信信号路１３４を通して該スイッチ１３６に接続される。受信路回路２００Ａは又クロック信号１１１と、遅延値２０４を受信するが、該値は該受信路回路２００Ａを用いてエイデーシー回路用サンプリング速度を制御する。送信路回路２００Ｂは送信信号路１３２を通してスイッチ１３６に接続される。送信路回路２００Ｂも又クロック信号１１１と、遅延値３０４を受信するが、該値は該送信路回路２００Ｂを用いてデーエイシー用サンプリング速度を制御する。
【００２１】
図３Ａは本発明の、デジタルフエーズドアレーモジュール２００の該受信路回路２００Ａの実施例である。該受信信号路１３４は低雑音増幅器｛エルエヌエイ（LNA）｝１１４にそしてＡ−Ｄ変換器（エイデーシー）１０８に接続する。該エイデーシー１０８は該受信路信号をクロック信号２１０｛エスシーエルケー＋遅延（SCLK+DELAY）｝により決定される速度でサンプルする。クロック信号２１０｛エスシーエルケー＋遅延（SCLK+DELAY）｝はクロック回路１１０により提供されるクロック信号｛エスシーエルケー（SCLK）｝１２４プラス時間遅延回路２０８により付加されるプログラム可能な時間遅延により決定される。クロック回路１１０は又外部クロック信号１１１を受信する。該遅延回路２０８は今度は制御レジスター２０２からのＸビットデジタルワード（X-bit digital word）２０６により制御される。制御レジスター２０２は望まれる遅延値２０４をロードされてもよい。
【００２２】
該エイデーシー１０８の出力はＭビットデジタル値２１２で、それはレジスター２１４に供給される。レジスター２１４は多数の異なるアンテナ（図５参照）に接続されてもよい種々のモジュール２００から来るデジタルデータを同期化するため利用されてもよい。該同期化レジスター２１４は該クロック回路１１０からのクロック信号１２４｛エスシーエルケー（SCLK）｝により制御される。モジュール２００から来る該デジタル受信データ１２８は、従って、他のモジュール２００から来るデジタル受信データと時間整合（time aligned）される。
【００２３】
図３Ｂは本発明の、デジタルフエーズドアレーモジュール２００用送信路回路２００Ｂの実施例を描いている。該送信路信号１３２は電力増幅器｛ピーエイ（PA）｝１１６を通してＤ−Ａ変換器（デーエイシー）１１２に接続される。該デーエイシー１１２はクロック信号３１０（エスシーエルケー＋遅延）により決定される速度で変化するアナログ信号を提供する。クロック信号３１０（エスシーエルケー＋遅延）はクロック回路１１０により供給されるクロック信号（エスシーエルケー）１２６プラス時間遅延回路３０８により付加されるプログラム可能な時間遅延により決定される。クロック回路１１０は又外部クロック信号１１１を受信する。該遅延回路３０８は今度は制御レジスター３０２からのＸビットデジタルワード３０６により制御される。該制御レジスター３０２は望まれる遅延値３０４をロードされる。
【００２４】
該デーエイシー１１２の入力はＭビットデジタル値３１２で、それはレジスター３１４により供給される。レジスター３１４は該Ｍビットデジタル送信データ１３０を受信し、該クロック回路１１０からの該クロック信号１２６（エスシーエルケー）により制御される。該レジスター３１４は各モジュール２００への送信信号を同期化するため利用される。かくして、各モジュール２００内の該デーエイシー１１２へ行くデジタル値３１２は時間整合される。該レジスター３１４はデーエイシー１１２のサンプリング時間中送信されるデータ用の安定値を保持する傾向があり、それによりもしデーエイシー１１２がグローバルなデータ破壊ネットワークへ直接接続された場合導入される雑音と誤差を減じるのを助ける。
【００２５】
従って、図１（従来技術）と比較して、該アナログ信号路内に移相器は置かれず、寧ろ、該エイデーシー又はデーエイシー回路を制御するため使用される該クロック信号の通路内には遅延回路が置かれる。この時間遅延回路は該エイデーシー又はデーエイシーへの該クロック信号の到着を制御するプログラム可能な遅延を提供するため使用される。この方法で、例えば、該アンテナ素子信号は該モジュールへのマスターシステムクロックの到着から遅延した時刻にサンプル（又は発生）される。該クロック信号に対する遅延調整を通して、該クロック信号の３６０度までの相対的移相が望まれるどんな位相精度ででも可能にされる。
【００２６】
該時間遅延回路２０８と３０８は、該サンプリングクロック信号への望まれるタイミング遅延の導入出来るどんな望まれる回路で実施されてもよい。例えば、遅延回路は、デジタルにプログラム可能な微少電気機械的スイッチ（エムイーエムエス）移相器、デジタルにプログラム可能なピーアイエヌ（p-i-n）ダイオード移相器、そしてデジタルにプログラム可能な電界効果トランジスター｛エフイーテー（FET）｝スイッチング装置を使用して実施されてもよい。
【００２７】
もう１度受信路回路２００Ａを見ると、該エイデーシークロックが何時該アンテナ信号がデジタイズされるかを決定するので、この遅延は、移相器を使用して該エイデーシーへの該素子信号の到着を遅延させると丁度同じ電子的効果を提供する。加えて、該エイデーシーは普通固定クロック周波数を使用して動作するので、該クロック遅延回路はこの１つの周波数で動作するよう設計される必要があるのみである。この遅延素子での損失は重要でないが、それは該クロック信号の振幅は簡単なデジタル回路を使用して容易に回復出来るからである。該結果は複雑さの遙かに少ない遅延回路、そして厳しい帯域幅又は損失の要求を充たす必要がないものとなる。
【００２８】
もう１度送信路回路２００Ｂを見ると、該デーエイシークロックが該アンテナ素子へ供給されるアナログ信号が何時変わるかを決定するので、このクロック遅延は従来のアナログ移相器と丁度同じ電子的効果を提供する。しかしながら、該デーエイシーは普通固定クロック周波数を使用して動作するので、該クロック遅延回路はこの１つの周波数で動作するよう設計される必要があるのみである。この遅延素子の損失は重要でなく、それは該クロック信号の振幅は簡単なデジタル回路を使用して容易に回復されるからである。該結果は複雑さの遙かに少ない遅延回路、そして厳しい帯域幅又は損失の要求を充たす必要のないものとなる。
【００２９】
更に、本発明のデジタルアンテナアーキテクチャーは、該アンテナ素子により受信及び送信される信号について、移相より寧ろ、真の時間遅延（true time delay）を提供する追加的利点を有する。この方策では該アンテナ寸法又は帯域幅へ依存しない。精細な移相に粗い真の時間遅延を混合する多くの現在のシステムと異なり、本発明のデジタルアンテナ全体は全ての周波数で真の時間遅延に依り動作してもよく、それにより任意の寸法と任意の瞬時帯域幅のフエーズドアレーを作ることを可能にする。
【００３０】
該受信路回路２００Ａ及び送信路回路２００Ｂへのアーキテクチャー変型は望むように行えてそしてなお本発明のエイデーシー及びデーエイシーサンプリング時間制御を利用することが出来ることを注意しておく。
【００３１】
例えば、図３Ｃは、本発明のエイデーシー及びデーエイシーサンプリング速度の時間遅延制御を有するデジタルフエーズドアレーモジュールの送信路及び受信路回路の代わりの実施例のブロック図である。この実施例では、１つの制御レジスター３５０と共通の時間遅延回路３５６とが該エイデーシー１０８及びデーエイシー１１２の両者用に利用される。従って、該遅延値３５２は該エイデーシー１０８及び該デーエイシー１１２の両者に送られる該クロック信号３５８（エスシーエルケー＋遅延）を制御する。このクロック信号３５８（エスシーエルケー＋遅延）はクロック回路１１０により供給される該クロック信号（エスシーエルケー）３６０プラス時間遅延回路３５６により付加されるプログラム可能な時間遅延を含む。該クロック信号３５８（エスシーエルケー＋遅延）は又、該送信及び受信信号を同期化するため利用されるレジスター２１４及び３１４にも供給される。従って、このアーキテクチャーでは、該受信及び送信ビームが同じ形と主ローブ（main lobe）配向とを持つように該同じ時間遅延が該受信路エイデーシー及び該送信路デーエイシーに印加される。
【００３２】
今図４を見ると、デジタルフエーズドアレーモジュール２００Ａ／２００Ｂと共に利用されてもよいデータ変換回路４００のブロック回路が描かれている。このデータ変換回路４００は、該アンテナ素子から来るデータの伝送速度（transmission rate）を減じるために使用されてもよい回路の実施例を提供する。該入力データレジスター４０８は、該クロック回路（エスシーエルケー）１１０から該エスシーエルケークロック信号４０４により調時（timed）される入力クロック速度（input clock rate）で該Ｍビット受信データ信号１２８を受信する。該入力データレジスター４０８は該アンテナ素子から来る多数（Ｎ）ワードのデータを記憶する。該入力データレジスター４０８からの出力信号は次いでＮ×Ｍビット信号であるがそれは該クロック回路（エスシーエルケー／エヌ）４１４からのエスシーエルケー／エヌ（SCLK/N）クロック信号４１９により調時されたクロック速度で出力される。それをデジタルデータ入力／出力インターフエース４１６を通して進める前に望まれる様に該デジタル情報を処理するためにデジタルプロセサー４２０が含まれてもよい。該デジタルプロセサー４２０は又該クロック回路（エスシーエルケー／エヌ）４１４からエスシーエルケー／エヌクロック信号４１８を受信してもよい。エスシーエルケーからエスシーエルケー／エヌへのこのデータ速度変換（data rate conversion）は該下流デジタル処理回路がより低いクロック速度で動作することを可能にする。
【００３３】
該送信路はこの受信路と同様である。もし望むなら、デジタルデータが入力／出力インターフエース４１６を通してデジタルプロセサーから供給されてもよい。該出力データレジスター４０６への該入力信号４１０はＮ×Ｍビット信号であってもよい。該出力データレジスター４０６はこのＮ×Ｍビット信号４１０を、該クロック回路４１４からの該エスシーエルケー／エヌクロック信号４１７により調時されたクロック速度で受信する。該出力データレジスター４０６からの該送信データ信号１３０はＭビット信号であってもよい。該Ｍビット送信データ信号１３０は該クロック回路（エスシーエルケー）１１０からの該エスシーエルケークロック信号４０２により調時されたクロック速度で出力されてもよい。エスシーエルケー／エヌからエスシーエルケーへのこのデータ変換は該上流のデジタル処理回路がより低いクロック速度で動作することを可能にする。
【００３４】
図５はデジタルフエーズドアレーモジュール２００を利用するフエーズドアレー５００のブロック図であるが、該モジュールは本実施例では受信及び送信モジュール２００Ａ及び２００Ｂの組合せである。描かれる様に、該アンテナ素子１４０は４つのアンテナ素子のグループに分けられている。各デジタルフエーズドアレーモジュール２００はそれぞれのデータ変換回路４００に接続される。ビームフオーマー（beam former）５１２は全てのアンテナ素子から情報を受信し、到来情報を再構築するか又は出て行く情報を準備するために望まれる様に該データを処理する。該アンテナ素子数、それらのアンテナ素子を如何にグループ分けするか、そして利用される処理回路は、望まれる最終システムに依り望まれる様に選択されてもよい。
【００３５】
ライン５０２は該フエーズドアレー５００により受信又は送信される電磁的エネルギーの到来する又は出て行く波頭を表す。該ライン５０４，５０６，５０８．．．５１０は該アンテナ素子１４０に対する該波頭５０２の到着又は出発に付随する時間遅延を表す。特に、ライン５０４は該波頭５００と、モジュール及び処理回路５１４に付随する４つのアンテナ素子の第１グループと、の間の基本遅延量（base delay amount）（τ）を表す。ライン５０６は該波頭５００と、モジュール及び処理回路５１６に付随する４つのアンテナ素子の第２グループと、の間の２Ｘ遅延量（２τ）を表す。ライン５０８は該波頭５００と、モジュール及び処理回路５１８に付随する４つのアンテナ素子の第３グループと、の間の３Ｘ遅延量（３τ）を表す。ライン５１０は該波頭５００と、モジュール及び処理回路５２０に付随する４つのアンテナ素子の第Ｎグループと、の間のＮＸ遅延量（Ｎτ）を表す。
【００３６】
戻って図２及び３を参照すると、ライン５０２，５０４、５０６．．．５１０に付随する該遅延量は該受信路の時間遅延回路２０８と該送信路の時間遅延回路３０８によりプログラムされそして付加される遅延量に対応する。図５に示す該フエーズドアレー実施例５００では、該第１グループ５１４内の該デジタルフエーズドアレーモジュール２００の各は同じ遅延量を有してプログラムされる。該第２グループ５１６内の該デジタルフエーズドアレーモジュール２００の各は同じ遅延量を有してプログラムされ、以下同様である。各グループ５１４，５１６，５１８，．．．５２０はそれぞれのデータグループ５２４，５２６，５２８．．．５３０をビームフオーマー５１２に供給する。これは、例えば、各グループから来るデータがアンテナ素子のそのグループ用の組合せデジタル値を形成するよう加算されてもよい。本発明のデジタルフエーズドアレーモジュールをなお利用しながら、アンテナ素子の数とグループ分け、そして該データが究極的に如何に処理され、組み合わされるかは望まれる様に変型されてもよいことを再び注意する。
【００３７】
本発明の更に進んだ変型と代替えの実施例は本説明を見れば当業者に明らかである。従って、本説明は単に図解として解釈されるべきであり、本発明を実行する仕方を当業者に開示する目的のためである。ここで示され説明された本発明の形式は現在の好ましい実施例と取られるべきことは理解されるべきである。等価な要素又は材料がここで図解され説明されたそれらと交換されてもよく、本発明の或る特徴は他の特徴の使用から独立に利用されてもよいが、これら全ては本発明のこの説明の特典を有した後、当業者には明らかになったものである。
【００３８】
付属する図面は本発明の例示的実施例のみを図解するが、本発明は他の等しく有効な実施例を認めているので、従って、該付属図面は本発明の範囲を限定すると考えられるべきでないことを注意する。
【図面の簡単な説明】
【図１】  アンテナ及び移相器素子の近くに配置されたＡ−Ｄ変換器（エイデーシー）及びＤ−Ａ変換器（デーエイシー）を有する前に提案されたデジタルフエーズドアレーモジュールのブロック図である。
【図２】  本発明の、Ａ−Ｄ変換器（エイデーシー）及びＤ−Ａ変換器（デーエイシー）用のサンプリング速度の時間遅延制御を有するデジタルフエーズドアレーモジュールのブロック図である。
【図３Ａ】  本発明の、Ａ−Ｄ変換器（エイデーシー）用サンプリング速度の時間遅延制御を有するデジタルフエーズドアレーモジュールの受信路のブロック図である。
【図３Ｂ】  本発明の、Ｄ−Ａ変換器（デーエイシー）用サンプリング速度の時間遅延制御を有するデジタルフエーズドアレーモジュールの送信路のブロック図である。
【図３Ｃ】  本発明の、Ａ−Ｄ変換器（エイデーシー）用サンプリング速度の時間遅延制御を有するデジタルフエーズドアレーモジュールの送信路及び受信路用の代わりの実施例のブロック図である。
【図４】  本発明の、デジタルフエーズドアレーモジュールと共に利用されてもよいデータ変換回路のブロック図である。
【図５】  本発明の、デジタルフエーズドアレーモジュールを利用するフエーズドアレーのブロック図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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