(57)【特許請求の範囲】
【請求項１】
少なくとも１つの不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）と、
上記少なくとも１つの不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）内に記憶されたメモリ情報アイテムを読み出すための読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）と、
上記読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）へ供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）を供給できるスイッチングユニット（２４０；５１４、５２４、５３４）と、
上記少なくとも１つの不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）内に記憶された上記メモリ情報アイテムに応じて上記スイッチングユニット（２４０；５１４、５２４、５３４）を制御する機能を有する制御ユニット（２４１；５１５、５２５、５３５）と、を備え、
上記読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）によって上記少なくとも１つの不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）から読み出された上記メモリ情報アイテムをバッファ記憶するための揮発性信号メモリ（２１３、２２３、２３３；５１３、５２３、５３３）によって特徴付けられ、
上記スイッチングユニット（２４０；５１４、５２４、５３４）が、
上記読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）に上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）が印加されると、上記揮発性信号メモリ（２１３、２２３、２３３；５１３、５２３、５３３）にも同様に上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）が印加され、かつ上記読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）が上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）から絶縁されると、上記揮発性信号メモリ（２１３、２２３、２３３；５１３、５２３、５３３）も同様に上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）から絶縁されるような方法によって、上記揮発性信号メモリ（２１３、２２３、２３３；５１３、５２３、５３３）に接続されていることを特徴とする、メモリデバイス（２００；５００；６００）。
【請求項２】
上記制御ユニット（２４１；５１５、５２５、５３５）が、
上記少なくとも１つの不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）内に所定のメモリ情報アイテムが記憶されると、上記スイッチングユニット（２４０；５１４、５２４、５３４）が、上記読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）を上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）から絶縁させるように、上記スイッチングユニット（２４０；５１４、５２４、５３４）を制御する機能を有していることを特徴とする、請求項１に記載のメモリデバイス（２００；５００；６００）。
【請求項３】
上記読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）への上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）の印加とは関係なく、上記揮発性信号メモリ（２１３、２２３、２３３；５１３、５２３、５３３）へ上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）が印加されることを特徴とする、請求項１に記載のメモリデバイス（２００；５００；６００）。
【請求項４】
上記読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）の出力部、または、適切である場合は、
上記少なくとも１つの不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）内に記憶された上記メモリ情報アイテムが読み出される、上記揮発性信号メモリ（２１３、２２３、２３３；５１３、５２３、５３３）の出力部が、
上記制御ユニット（２４１；５１５、５２５、５３５）の制御入力部に接続されていることを特徴とする、請求項１ないし３のいずれかに記載のメモリデバイス（２００；５００；６００）。
【請求項５】
上記スイッチングユニット（２４０；５１４、５２４、５３４）が、
上記読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）と、上記供給電源電圧の正の電位（ＶＤＤ＿ｇｌｏｂａｌ）または負の電位（ＶＳＳ）または両方の電位（ＶＤＤ＿ｇｌｏｂａｌ、ＶＳＳ）と、の間に接続されていることを特徴とする、請求項１ないし４のいずれかに記載のメモリデバイス（２００；５００；６００）。
【請求項６】
上記メモリデバイス（２００；５００；６００）が、不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）を複数備えており、かつ
上記各不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）内に記憶された上記メモリ情報アイテムを読み出すための読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）が、上記各不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）に割り当てられていることを特徴とする、請求項１ないし５のいずれかに記載のメモリデバイス（２００；５００；６００）。
【請求項７】
上記スイッチングユニット（２４０）が、上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）を全ての読み出し回路（２１２、２２２、２３２）に同時に印加するか、あるいは上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）から上記読み出し回路を絶縁させることを特徴とする、請求項６に記載のメモリデバイス（２００；６００）。
【請求項８】
上記制御ユニット（２４１）が、上記スイッチングユニット（２４０）の制御中に、上記不揮発性メモリ素子（２１１、２２１、２３１）の一部に記憶された上記メモリ情報アイテムのみか、あるいは上記不揮発性メモリ素子（２１１、２２１、２３１）の１つに記憶された上記メモリ情報アイテムのみを考慮することを特徴とする、請求項６または７に記載のメモリデバイス（２００；６００）。
【請求項９】
上記少なくとも１つの不揮発性メモリ素子がヒューズメモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）であることを特徴とする、請求項１ないし８のいずれかに記載のメモリデバイス（６００）。
【請求項１０】
上記スイッチングユニット（２４０）が、上記メモリデバイス（６００）の別のユニット（６２０）の少なくとも１つに上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）を印加する機能を有していることを特徴とする、請求項１ないし９のいずれかに記載のメモリデバイス（６００）。
【請求項１１】
上記メモリデバイス（６００）が、メモリユニット（６１０）と、当該メモリユニット（６１０）の欠陥メモリセルを交換するための交換用メモリユニット（６２０）とを有していて、かつ
上記スイッチングユニット（２４０）が、上記交換用メモリユニット（６２０）へ上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）を印加する機能を有していることを特徴とする、請求項１０に記載のメモリデバイス（６００）。
【請求項１２】
上記制御ユニット（２４１）が、
上記交換用メモリユニット（６２０）によって、上記メモリユニット（６１０）のいずれのメモリセルも交換されなかった場合には、上記交換用メモリユニット（６２０）を上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）から絶縁させる機能を有していることを特徴とする、請求項１１に記載のメモリデバイス（６００）。
【請求項１３】
第１の入力部が上記メモリユニット（６１０）のデータ出力部に接続されていて、第２の入力部が上記交換用メモリユニット（６２０）のデータ出力部に接続されているマルチプレクサ（６３０）を上記メモリデバイス（６００）が備えており、かつ
上記制御ユニット（２４１）が、上記交換用メモリユニット（６２０）を上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）から絶縁させる際に、上記マルチプレクサ（６３０）の上記第１の入力部が上記マルチプレクサ（６３０）の出力部につながる（switch through to）ように上記マルチプレクサ（６３０）を制御することを特徴とする、請求項１１または１２に記載のメモリデバイス（６００）。
【請求項１４】
複数の不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）と、
上記各不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）内に記憶されたメモリ情報アイテムを読み出すために、上記各不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）に割り当てられた読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）と、
上記読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）へ供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）を供給できるスイッチングユニット（２４０；５１４、５２４、５３４）と、
上記各不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）内に記憶された上記メモリ情報アイテムに応じて上記スイッチングユニット（２４０；５１４、５２４、５３４）を制御する機能を有する制御ユニット（２４１；５１５、５２５、５３５）と、を備え、
上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）を上記読み出し回路（５１２、５２２、５３２）へ印加するための上記スイッチングユニット（５１４、５２４、５３４）が、上記各読み出し回路（５１２、５２２、５３２）へ割り当てられており、かつ
割り当てられた上記各不揮発性メモリ素子（５１１、５２１、５３１）内に記憶された上記メモリ情報アイテムに応じた方法によって、割り当てられたスイッチングユニット（５１４、５２４、５３４）を制御する機能を有する制御ユニット（５１５、５２５、５３５）が、上記各スイッチングユニット（５１４、５２４、５３４）に割り当てられていることを特徴とするメモリデバイス（５００）。
【請求項１５】
複数の不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）と、
上記各不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）内に記憶されたメモリ情報アイテムを読み出すために、上記各不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）に割り当てられた読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）と、
上記読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）へ供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）を供給できるスイッチングユニット（２４０；５１４、５２４、５３４）と、
上記各不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）内に記憶された上記メモリ情報アイテムに応じて上記スイッチングユニット（２４０；５１４、５２４、５３４）を制御する機能を有する制御ユニット（２４１；５１５、５２５、５３５）と、を備え、
上記各不揮発性メモリ素子（５１１、５２１、５３１）に割り当てられた上記読み出し回路（５１２、５２２、５３２）が上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）から絶縁されるのか、あるいは上記読み出し回路に上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）が印加されるのかという決定が、上記各不揮発性メモリ素子（２１１、２２１、２３１）内に記憶された上記メモリ情報アイテムに応じてなされることを特徴とするメモリデバイス（２００；５００；６００）。
【請求項１６】
少なくとも１つの不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）と、上記少なくとも１つの不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）内に記憶されたメモリ情報アイテムを読み出すための読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）と、を備えたメモリデバイス（２００；５００；６００）の動作方法であって、
（ａ）上記少なくとも１つの不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）内に記憶された上記メモリ情報アイテムを読み出す工程と、
（ｂ）上記少なくとも１つの不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）内に記憶された上記メモリ情報アイテムに応じて、上記読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）を供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）から絶縁させるか、あるいは上記読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）へ供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）を印加する工程と、を含んでいる方法であって、
上記メモリデバイス（２００；５００；６００）が、
上記読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）によって上記少なくとも１つの不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）から読み出された上記メモリ情報アイテムをバッファ記憶するための、揮発性信号メモリ（２１３、２２３、２３３；５１３、５２３、５３３）を備え、
上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）が上記読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）に印加されると、上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）が上記揮発性信号メモリ（２１３、２２３、２３３；５１３、５２３、５３３）にも同様に印加され、
上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）から上記読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）が絶縁されると、上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）から上記揮発性信号メモリ（２１３、２２３、２３３；５１３、５２３、５３３）も同様に絶縁されることを特徴とする方法。
【請求項１７】
上記工程（ｂ）において、上記少なくとも１つの不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）内に所定のメモリ情報アイテムが記憶された場合は、上記読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）が上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）から絶縁されることを特徴とする、請求項１６に記載の方法。
【請求項１８】
上記揮発性信号メモリ（２１３、２２３、２３３；５１３、５２３、５３３）への上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）の印加は、上記読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）への上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）の印加とは関係ないことを特徴とする、請求項１６に記載の方法。
【請求項１９】
上記メモリデバイス（２００；５００；６００）が、複数の不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）を備えており、かつ
上記各不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）内に記憶された上記メモリ情報アイテムを読み出すための読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）が、上記各不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）に割り当てられていることを特徴とする、請求項１６ないし１８のいずれかに記載の方法。
【請求項２０】
全ての上記読み出し回路（２１２、２２２、２３２）に上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）が同時に印加されるか、あるいは全ての上記読み出し回路（２１２、２２２、２３２が上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）から絶縁されることを特徴とする、請求項１９に記載の方法。
【請求項２１】
上記読み出し回路（２１２、２２２、２３２）が上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）から絶縁されるのか、あるいは上記読み出し回路（２１２、２２２、２３２）に上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）が印加されるのかという決定に関して、
上記不揮発性メモリ素子（２１１、２２１、２３１）の一部に記憶された上記メモリ情報アイテムのみ、あるいは上記不揮発性メモリ素子（２１１、２２１、２３１）の１つに記憶された上記メモリ情報アイテムのみが考慮されることを特徴とする、請求項１９または２０に記載の方法。
【請求項２２】
上記少なくとも１つの不揮発性メモリ素子がヒューズメモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）であることを特徴とする、請求項１６ないし２１のいずれかに記載の方法。
【請求項２３】
複数の不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）と、上記各不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）内に記憶されたメモリ情報アイテムを読み出すために、上記各不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）に割り当てられた読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）と、を備えたメモリデバイス（２００；５００；６００）の動作方法であって、
（ａ）上記各不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）内に記憶された上記メモリ情報アイテムを読み出す工程と、
（ｂ）上記各不揮発性メモリ素子（２１１、２２１、２３１；５１１、５２１、５３１）内に記憶された上記メモリ情報アイテムに応じて、上記読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）を供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）から絶縁させるか、あるいは上記読み出し回路（２１２、２２２、２３２；５１２、５２２、５３２）へ供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）を印加する工程と、を含み、
上記不揮発性メモリ素子（５１１、５２１、５３１）に割り当てられた上記読み出し回路（５１２、５２２、５３２）が上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）から絶縁されるのか、あるいは上記読み出し回路に上記供給電源電圧（ＶＤＤ＿ｇｌｏｂａｌ）が印加されるのかという決定が、上記各不揮発性メモリ素子（２１１、２２１、２３１）内に記憶された上記メモリ情報アイテムに応じてなされることを特徴とする方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、不揮発性メモリ素子と、このメモリ素子に記憶されたメモリ情報アイテムを読み出すための読み出し回路とを備えたメモリデバイスに関する。これらのメモリ素子は、特にヒューズメモリ素子として備えられる。本発明はさらに、このタイプのメモリデバイスを動作させる方法に関する。
【０００２】
いわゆるヒューズメモリ素子は、集積回路においてますます使用されるようになってきている。ヒューズメモリ素子は、基本的には金属間接続部（metal-metal connection）、または、例えば接触抵抗の低いポリシリコンなどの、他の電気的伝導接続部を備えている。金属間接続部は、実際の製造プロセス後に遮断可能であり、これによってヒューズメモリ素子の接触抵抗が上昇する。このようにヒューズメモリ素子は、プログラミング状態である「伝導」および「非伝導」、すなわち論理０または論理１を示す。
【０００３】
ヒューズメモリ素子を用いて、チップの特定の特性を特定する情報アイテムをチップ上に恒久的に記憶させることが可能である。上記情報アイテムは、例えばチップの識別番号、内部電圧の個別トリミングまたは調節設定、あるいはチップ特有の構成に関するものである。さらにヒューズメモリ素子は、例えば欠陥メモリ素子のメモリ情報アイテムを記憶するためにも用いられる。
【０００４】
ヒューズメモリ素子の金属間接続部は、電流の印加あるいはレーザビームの作用のいずれかに応じて遮断される。ヒューズメモリ素子は、その金属間接続部が遮断される方法に応じて、電気ヒューズメモリ素子またはレーザヒューズメモリ素子と称される。
【０００５】
さらに、いわゆるアンチヒューズメモリ素子が備えられている場合がある。この場合は、電気的接続部が遮断されることはなく、プログラミングをするための実際の製造プロセス後に上記のような接続が行われる。この後に、ヒューズメモリ素子とアンチヒューズメモリ素子とが区別されることはない。その代わり「ヒューズメモリ素子」は、両タイプのヒューズメモリ素子を意味する言葉として理解される。
【０００６】
ドイツ語専門家の文献では、ヒューズメモリ素子に対して、Schmelzbruecken （fusible links; ヒュージブルリンク）、auftrennbare Schmelzbruecken（interruptible fusible links; 遮断可能なヒュージブルリンク）、またはSicherungen（fuses; ヒューズ）が用いられる場合がある。しかしドイツ語専門家の文献においても、fuse; ヒューズという英語がより一般的であるため、以下ではヒューズメモリ素子を引用することとする。
【０００７】
ヒューズメモリ素子は、そのプログラミング状態を読み出してバッファ記憶するために特殊設計された回路に接続されている。このタイプの回路は、読み出し回路を備えている。上記読み出し回路は、ヒューズ抵抗を測定して、ヒューズメモリ素子内に記憶されたメモリ情報を上記ヒューズ抵抗から判別する。この場合、一般的には、遮断されたヒューズ接続部の高ヒューズ抵抗は論理１を示し、遮断されていないヒューズ接続部の低抵抗は論理０を示す。上記のように判別されたメモリ情報は、例えばラッチ信号メモリまたはフリップフロップなどの揮発性信号メモリ内に記憶される。
【０００８】
半導体チップは、ヒューズメモリ素子を１０００以上備えている場合が非常に多い。この場合、ヒューズメモリ素子用の読み出し回路および信号メモリは、チップのエネルギー消費に大きく寄与する。特に、例えば移動無線システムなどの無線アプリケーション用に設計されたシステムでは、ヒューズ回路の高い待機消費電力を低減する必要がある。
【０００９】
上記理由のため、ヒューズメモリ素子と、これらのヒューズメモリ素子に接続された回路とからなるグループ全体を供給電源電圧から絶縁させることのできるスイッチが、従来のシステム内に組み込まれている。関連するヒューズメモリ素子内に記憶されたデータがこの時点では不要であることが制御ユニットによって明らかにされるとすぐに、上記スイッチは開かれる。つまり上記スイッチに接続されたヒューズ回路が、供給電源電圧から絶縁される。
【００１０】
本発明は、従来のメモリデバイスに比べて消費エネルギーがさらに低減された不揮発性メモリ素子、特にヒューズメモリ素子を備えたメモリデバイスを提供することを目的とする。さらに、上記タイプのメモリデバイスの動作方法を特定することを目的とする。
【００１１】
本発明の基礎となっている上記目的は、独立請求項に記載の特徴によって達成される。本発明の有利な形態および改良点については、従属請求項に記載されている。
【００１２】
本発明によるメモリデバイスは、少なくとも１つの不揮発性メモリ素子と、このメモリ素子内に記憶されたメモリ情報アイテムを読み出すための読み出し回路と、スイッチング回路と、制御ユニットとを備えている。上記読み出し回路は、上記スイッチングユニットを用いて、その動作に必要な供給電源電圧を任意で印加するか、あるいは供給電源電圧から絶縁される。上記制御ユニットは、上記スイッチングユニットを制御する機能を有している。上記スイッチングユニットは、上記メモリ素子の少なくとも１つに記憶されたメモリ情報に応じて、少なくとも一時的に制御される。
【００１３】
スイッチングユニットの制御は、特定の時間区分においては、メモリ素子のプログラミング状態に応じていないことも考えられる。従って本発明による上記制御は、メモリ素子のプログラミング状態に応じてスイッチングユニットを制御する能力を有しているだけであり、上記制御ユニットの別の動作モードが備えられていてもよい。
【００１４】
本発明によるメモリデバイスの利点は、メモリ素子、およびこれらのメモリ素子に割り当てられた読み出し回路が完全に動作可能であるか否かの判定が、プログラミング状態に応じてなされる点にある。例えば、メモリ素子がプログラムされていない場合は、特定の状況下においては、メモリデバイスの動作は不要である。従って、関連する読み出し回路を供給電源電圧から絶縁させることができ、結果としてエネルギーを節減することができる。
【００１５】
半導体チップは、例えばヒューズメモリ素子などの不揮発性メモリ素子を多数備えていることが多く、またチップの動作を特殊な方法によって変える目的のために、一般的には上記メモリ素子の一部のみが用いられる。このため、チップ特有の情報アイテムを有するメモリ素子、およびその読み出し回路のみに供給電源電圧を印加すると有利である。例えば、内部電圧をトリミングするために供給されたデータは、上記メモリ素子内に記憶される。しかし、内部電圧をプリセットする精度が既に非常に高いことが多いため、電圧設定するためのビットをメモリ素子内に記憶させる必要がない。この場合、上記メモリ素子に関連した読み出し回路を、供給電源電圧から絶縁させることができる。
【００１６】
本発明によるメモリデバイスは、移動無線装置のベースバンドチップ内での使用に特に適している。
【００１７】
上記スイッチングユニットは、メモリ素子内に所定のメモリ情報アイテムが記憶された場合には、供給電源電圧から読み出し回路が絶縁されるような方法で、制御回路によって制御されることが好ましい。上記所定のプログラム状態は、例えば、メモリ素子がプログラムされていない状態、あるいはプログラムされた状態である。
【００１８】
さらに本発明によるメモリデバイスは、揮発性信号メモリを備えているため有利である。上記揮発性信号メモリは、読み出し回路の後段に接続されていると共に、読み出し回路によってメモリ素子から読み出されるメモリ情報をバッファ記憶する。上記揮発性信号メモリは、例えばラッチ信号メモリまたはフリップフロップとして実施される。
【００１９】
上記揮発性信号メモリを動作させるためには、この揮発性信号メモリへ供給電源電圧を同様に印加する必要がある。これは２通りの方法によって行うことができる。供給電源電圧と揮発性信号メモリとの間にスイッチングユニットを接続させるか、あるいは揮発性信号メモリを供給電源電圧に固定して接続させるかのいずれかの方法である。前者の場合では、揮発性信号メモリへ供給電源電圧が正確に印加される。これは読み出し回路の場合においても同様である。この結果、メモリ素子内に記憶されているメモリ情報が利用可能にしようとする場合は、揮発性信号メモリもまた、その機能に必要な動作状態に保たれる。メモリ素子のメモリ情報が不要である場合は、読み出し回路と同様の方法によって、揮発性信号メモリが供給電源電圧から絶縁される。これによってエネルギーが節減されるが、揮発性信号メモリの出力部の電位が正確に規定されないため、特定の状況においては、上記出力部の後段に接続された素子に問題が生じるという不都合点がある。この問題は、前述した第２の形態によって解決される。第２の形態では、揮発性信号メモリが常に供給電源電圧に接続されており、従ってその出力部には規定された電位が常に存在している。スイッチオフ（switched-off）揮発性信号メモリの場合において、変動する電位を抑制するための別の可能性として、揮発性信号メモリの後段の出力側に接続された素子分離用ゲート（isolation gate）が含まれる。
【００２０】
制御ユニットが、スイッチングユニットを制御する際に、メモリ素子のプログラミング状態を考慮できるようにするために、読み出し回路の出力部または揮発性信号メモリの出力部が、制御ユニットの制御入力部に接続されていることが好ましい。
【００２１】
スイッチングユニットを、読み出し回路、および適切であれば揮発性信号メモリと相互接続するためには、様々な可能性を利用できる。スイッチングユニットが、読み出し回路、および適切であれば揮発性信号メモリに対して、供給電源電圧の陽電位または陰電位のみを印加する。そして供給電源電圧の各電位が、読み出し、および適切であれば揮発性信号メモリに固定して接続される。あるいは、供給電源電圧の両電位をスイッチングユニットによってスイッチさせることも可能である。
【００２２】
スイッチングユニットが、供給電源電圧の陽電位と読み出し回路との間に接続されている場合は、このスイッチユニットはｐチャネルＦＥＴとして理解されるため好ましい。スイッチングユニットが、供給電源電圧の陰電位と読み出し回路との間に接続されている場合は、このスイッチユニットはｎチャネルＦＥＴとして実施されるため有利である。
【００２３】
本発明の好ましい一形態によると、メモリデバイスは、メモリ素子を１つだけではなく、同一タイプの多数のメモリ素子を備えている。各メモリ素子は、関連するメモリ素子内に記憶されたメモリ情報を読み出すための読み出し回路に割り当てられている。読み出し回路、および適切であれば、読み出し回路の後段に接続された揮発性信号メモリは、１つの読み出し回路と１つの揮発性信号メモリとを備えた１つのメモリ素子を例にして説明した方法と同様の方法によって構成してよい。
【００２４】
本発明の別の形態は、読み出し回路を供給電源電圧へ接続するための単一のスイッチングユニットを提供している。これにより、読み出し回路の全て、あるいは、適切である場合は揮発性信号メモリの全てに対して、どの時点においても供給電源電圧が印加される、あるいは供給電源電圧から絶縁される。
【００２５】
読み出し回路、および適切であれば揮発性信号メモリを供給電源電圧に接続させるか否かの決定において、全メモリ素子のプログラミング状態が考慮される必要は必ずしもない。上記決定に際して、特定のグループのメモリ素子のプログラミング状態のみ、あるいは単一のメモリ素子のプログラミング状態のみを用いることも可能であるため、好ましい。
【００２６】
単一のスイッチングユニットおよび単一の制御ユニットの代わりに、専用スイッチングユニットおよび専用制御ユニットを、各読み出し回路に割り当ててもよい。この場合、読み出し回路、および適切である場合は、割り当てられた揮発性信号メモリが、供給電源電圧から絶縁されるか否かの決定において、読み出し回路に割り当てられたメモリ素子のプログラミング状態のみが考慮され、その他のメモリ素子のプログラミング状態は考慮されない。
【００２７】
上記方法の利点は、一方では、それぞれのメモリ素子が後に必要となるか否かについて、各メモリ素子に対して個別に決定できる点にある。他方では、メモリデバイスの実装がより容易であるという点にある。これは、図５に示されているメモリデバイスに関連して以下に説明するように、メモリ素子、読み出し回路、スイッチングユニット、および制御ユニットをそれぞれ備えたメモリセルを複数有したチップの外部配線の複雑性が軽減されるためである。
【００２８】
本発明のさらに好ましい形態によると、不揮発性メモリ素子は、ヒューズメモリ素子として実施される。ヒューズメモリ素子の所定のプログラミング状態は、プログラムされていない状態、すなわち各ヒューズメモリ素子の製造中の状態、あるいはプログラムされた状態のいずれかである。
【００２９】
上記メモリデバイスは、本発明に従って読み出し回路に供給電源電圧が印加されるメモリ素子のみならず、従来の（つまり、スイッチングユニットの制御においてメモリ素子のプログラミング状態が重要でない）スイッチングユニットに読み出し回路が接続されたメモリ素子をさらに備えていてよい点について、本発明に関するこれまでの説明に補記しておく。
【００３０】
上記スイッチングユニットは、読み出し回路、および適切であれば揮発性信号メモリに対してだけでなく、メモリデバイスの別のユニットの少なくとも１つに対して、供給電源電圧を印加することが好ましい。この結果、上記ユニットは、読み出し回路と同じ時間区分において、供給電源電圧が印加されるか、あるいは供給電源電圧から絶縁される。本発明による上記改良点によって、さらなるエネルギーの節減が可能となる。
【００３１】
スイッチングユニットを介して供給電源電圧に別のユニットを接続させるための上記原理は、交換用メモリユニット（replacement memory unit）へ応用することができるため有利である。交換用メモリユニットは、メモリユニットの欠陥メモリ素子を交換する機能を有している。すなわち、実際にメモリユニット内に記憶されるメモリ情報アイテムは、関連するメモリセルに欠陥があるために、上記交換用メモリユニット内に記憶される。メモリユニットの欠陥メモリセルがアクセスされた場合は、交換用メモリユニットから対応するメモリ入力が読み出される。メモリユニットのメモリセルが欠陥品であるのか、およびどのメモリセルが欠陥品であるのかを確認するため、メモリユニットの動作前に試験アルゴリズムが行われる。典型的な交換用メモリユニットおよびその動作については、米国特許明細書ＵＳ  ６、５３６、００３  Ｂ１に詳述されている。
【００３２】
メモリユニットのメモリセルが交換されたか否かの情報は、メモリ素子内に記憶されることが好ましい。例えばメモリ素子がプログラムされていない場合は、これは、メモリユニットのいずれのメモリセルも交換用メモリユニットによって交換されていないことを意味する。この場合、メモリ素子の読み出し回路のみならず、交換用メモリユニットもが供給電源電圧から絶縁される。一般的には、半導体チップ上に配置されたメモリユニットには欠陥がないため、上記方法によって大幅にエネルギーを節減できる。
【００３３】
メモリユニットおよび交換用メモリユニットからメモリ入力を適切に読み出すために、これら２つのユニットの後段にマルチプレクサを接続してもよい。交換用メモリユニットが不要である場合、および交換用メモリユニットが供給電源電圧から絶縁されている場合は、マルチプレクサの出力部を、メモリユニットのデータ出力部に接続されたマルチプレクサの入力部に接続すると有利である。この方法によって、アクセス毎にメモリユニットからデータを出力することが可能になる。
【００３４】
本発明による上記方法では、少なくとも１つの不揮発性メモリ素子と、このメモリ素子内に記憶されたメモリ情報アイテムを読み出すための読み出し回路と、を備えたメモリデバイスを動作させる。この方法は以下の工程を含んでいる：
（ａ）上記少なくとも１つのメモリ素子内に記憶されたメモリ情報を読み出す工程、および、
（ｂ）上記少なくとも１つのメモリ素子内に記憶されたメモリ情報に応じた方法によって、供給電源電圧から読み出し回路を絶縁するか、あるいは読み出し回路に供給電源電圧を印加する工程。
【００３５】
本発明による上記方法は、本発明によるメモリデバイスと同一の目的のために用いられる従来の方法と同じ利点を有する。
【００３６】
本発明について、図面を参照しながら、典型例を用いて以下にさらに詳しく説明する。添付図面は次の通りである。
【００３７】
図１は、従来技術によるメモリデバイス１００を示すブロック図である。
【００３８】
図２は、本発明によるメモリデバイスの第１の典型的な実施形態としてのメモリデバイス２００を示すブロック図である。
【００３９】
図３は、図２に示されているメモリデバイス２００の機能を示す図である。
【００４０】
図４は、図２に示されているメモリデバイス２００の機能を示す別の図である。
【００４１】
図５は、本発明によるメモリデバイスの第２の典型的な実施形態としてのメモリデバイス５００を示すブロック図である。
【００４２】
図６は、本発明によるメモリデバイスの第３の典型的な実施形態としてのメモリシステム６００を示すブロック図である。
【００４３】
図１は、従来のメモリデバイス１００を示すブロック図である。メモリデバイス１００は、３つのヒューズメモリセル１１０、１２０、および１３０からなる。各ヒューズメモリセル１１０、１２０、および１３０は、ビットを記憶するためのヒューズメモリ素子１１１、１２１、および１３１をそれぞれ有している。ヒューズメモリ素子１１１、１２１、および１３１の端子の１つには、地電位ＶＳＳが印加される。ヒューズメモリ素子１１１、１２１、および１３１の上記以外の端子は、各プログラミング状態を読み出すための読み出し回路１１２、１２２、および１３２の読み出し端子にそれぞれ接続されている。揮発性信号メモリ１１３、１２３、および１３３は、読み出し回路１１２、１２２、および１３２の後段にそれぞれ接続されていて、ヒューズメモリ素子１１１、１２１、および１３１からそれぞれ読み出されたビットをバッファ記憶する機能を有している。揮発性信号メモリ１１３、１２３、および１３３の出力部はまた、ヒューズメモリセル１１０、１２０、および１３０の出力部Ｏｕｔ＿１、Ｏｕｔ＿２、およびＯｕｔ＿３を示している。揮発性信号メモリ１１３、１２３、および１３３の出力部からは、各ヒューズメモリ素子１１１、１２１、および１３１のプログラミング状態が出力される。
【００４４】
ヒューズメモリセルのさらなる詳細については、米国特許明細書ＵＳ  ６、５３６、００３  Ｂ１に記載されている。
【００４５】
読み出し回路１１２、１２２、１３２、ならびに揮発性信号メモリ１１３、１２３、１３３は双方とも、供給電源電圧の陽電位であるＶＤＤ＿ｇｌｏｂａｌが印加されるための端子を備えている。これらの端子は、供給電源電圧線であるＶＤＤ＿ｉｎｔｅｒｎａｌおよびスイッチ１４０を介して、供給電源電圧電位ＶＤＤ＿ｇｌｏｂａｌへ接続可能である。スイッチ１４０は、制御ユニット１４１によって、制御信号Ｉｓｏｌａｔｅを用いて制御される。
【００４６】
制御ユニット１４１は、供給電源電圧電位ＶＤＤからヒューズメモリセル１１０、１２０、および１３０が絶縁されるタイミングを決定する。供給電源電圧線ＶＤＤ＿ｉｎｔｅｒｎａｌと、供給電源電圧電位ＶＤＤ＿ｇｌｏｂａｌとの接続が遮断されるとすぐに、制御ユニット１４１は、対応する制御信号Ｉｓｏｌａｔｅを生成する。この制御信号Ｉｓｏｌａｔｅによってスイッチ１４０が開かれる。これによって、ヒューズメモリセル１１０、１２０、および１３０の電流消費が阻止される。
【００４７】
図２は、本発明によるメモリデバイスの第１の典型的な実施形態である、メモリデバイス２００のブロック図を示している。メモリデバイス２００は、３つのヒューズメモリセル２１０、２２０、および２３０を有している。これらのヒューズメモリセル２１０、２２０、および２３０は、図１に示されているメモリデバイス１００のヒューズメモリセル１１０、１２０、および１３０と全く同一の方法によって形成されている。従ってヒューズメモリセル２１０、２２０、および２３０は、素子として、ヒューズメモリ素子２１１、２２１、および２３１、読み出し回路２１２、２２２、２３２、ならびに揮発性信号メモリ２１３、２２３、および２３３を有している。揮発性信号メモリ２１３、２２３、および２３３は、例えばラッチ信号メモリまたはフリップフロップとして実施してよい。
【００４８】
さらにメモリデバイス２００は、スイッチ２４０に関して、メモリデバイス１００と類似している。スイッチ２４０によって、供給電源電圧線ＶＤＤ＿ｉｎｔｅｒｎａｌがヒューズメモリセル２１０、２２０、および２３０へ引かれている。メモリデバイス２００は、任意で供給電源電圧電位ＶＤＤ＿ｇｌｏｂａｌに接続することができ、あるいは供給電源電圧電位ＶＤＤ＿ｇｌｏｂａｌから絶縁することも可能である。スイッチ２４０は、一般的には大型ｐチャネルＦＥＴとして実施される。
【００４９】
本発明の典型的な一実施形態としてのメモリデバイス２００は、スイッチ２４０の駆動において従来のメモリデバイス１００とは異なる。スイッチ２４０は、制御信号Ｉｓｏｌａｔｅを用いて、制御ユニット２４１によって駆動される。制御信号Ｉｓｏｌａｔｅが生成されると、ヒューズメモリ素子２１１、２２１、および２３１のプログラミング状態が、特定の時点において考慮される。この目的のために、制御ユニット２４１の３つの制御入力部はそれぞれ、ヒューズメモリセル２１０、２２０、および２３０の出力部Ｏｕｔ＿１、Ｏｕｔ＿２、およびＯｕｔ＿３のいずれか１つに接続されている。制御ユニット２４１の上記以外の２つの制御入力部には、制御信号Ｓｙｓｔｅｍ＿ＩｓｏｌａｔｅおよびＳｙｓｔｅｍ＿Ｒｅｓｅｔがそれぞれ供給される。これらの制御信号Ｓｙｓｔｅｍ＿ＩｓｏｌａｔｅおよびＳｙｓｔｅｍ＿Ｒｅｓｅｔは、上位システムであるシステム制御ユニット２４２によって生成される。スイッチ２４０の制御機能については、図３および図４を参照しながら以下に説明する。
【００５０】
図３では、メモリデバイス２００の動作中に伝送または生成される様々な信号および電位が、時間にｔ対してプロットされている。図３には、具体的には、制御信号Ｓｙｓｔｅｍ＿Ｒｅｓｅｔ、Ｓｙｓｔｅｍ＿Ｉｓｏｌａｔｅ、およびＩｓｏｌａｔｅ、ならびに出力部Ｏｕｔ＿１、Ｏｕｔ＿２、Ｏｕｔ＿３、および供給電源電圧線ＶＤＤ＿ｉｎｔｅｒｎａｌの電位が示されている。各信号および各電位は、２つの状態を持つことができる。各瞬間（instant）ｔにおける状態は実線で示されており、他方の可能な状態は破線で示されている。
【００５１】
図３は、ヒューズメモリ素子２１１、２２１、および２３１のいずれもプログラムされていない場合を示している。従って、３つ全てのヒューズメモリ素子２１１、２２１、および２３１のヒューズ接続は全てそのままである。メモリデバイス２００を含むメモリシステムが作動または能動化されると、システム制御ユニット２４２は、制御ユニット２４１へ制御信号Ｓｙｓｔｅｍ＿Ｒｅｓｅｔを送信する。制御信号Ｓｙｓｔｅｍ＿Ｒｅｓｅｔによって、制御信号Ｉｓｏｌａｔｅが非能動化されて、開いていたスイッチ２４０が閉じられる。これは、図３の矢印３ａによって示されている。このため、供給電源電圧線ＶＤＤ＿ｉｎｔｅｒｎａｌの電位が、正の供給電源電圧電位ＶＤＤ＿ｇｌｏｂａｌに存在していた地電位ＶＳＳから生じる（矢印３ｂを参照）。この時点では、ヒューズメモリ素子２１１、２２１、および２３１のプログラミング状態を読み出すために必要な供給電源電圧は、ヒューズメモリセル２１０、２２０、および２３０に存在し、そして各メモリ情報アイテムは、出力部Ｏｕｔ＿１、Ｏｕｔ＿２、Ｏｕｔ＿３に示されている。ヒューズメモリ素子２１１、２２１、および２３１のいずれもプログラムされておらず、これらのヒューズ抵抗が低いため、ヒューズメモリセル２１０、２２０、および２３０の出力信号は低い状態のままである。これは、ヒューズメモリセル２１０、２２０、および２３０が、その製造中に既に有していたプリセット状態であり、ヒューズメモリセル２１０、２２０、および２３０内にチップ特有の情報は記憶されていないことを示している。制御ユニット２４１は、上記を確立（establish）することができる。なぜなら、ヒューズメモリセル２１０、２２０、および２３０の出力信号が制御ユニット２４１へ供給されるため、メモリシステムの別の動作中にはヒューズメモリセル２１０、２２０、および２３０が不要であるからである。この結果、ヒューズメモリセル２１０、２２０、および２３０を供給電源電圧から絶縁することによって、システムの全エネルギー消費を低減することができる。これは、制御信号Ｓｙｓｔｅｍ＿Ｒｅｓｅｔのパルスの終端（end of the pulse）においてなされる。制御信号Ｓｙｓｔｅｍ＿Ｒｅｓｅｔがリセットされるとすぐに、制御ユニット２４１は制御信号Ｉｓｏｌａｔｅを能動化する（矢印３ｃを参照）。この結果、スイッチ２４０が開かれ、供給電源電圧線ＶＤＤ＿ｉｎｔｅｒｎａｌの電位が地電位へ落ち（矢印３ｂを参照）、ヒューズメモリセル２１０、２２０、および２３０がスイッチオフされる。
【００５２】
スイッチ２４０は、制御信号Ｓｙｓｔｅｍ＿Ｉｓｏｌａｔｅによって制御することも可能である。システム制御ユニット２４２は、制御信号Ｓｙｓｔｅｍ＿Ｉｓｏｌａｔｅを用いて、ヒューズメモリセル２１０、２２０、および２３０が非能動化されることを決定することができる。正確には、システム制御ユニット２４２は、ヒューズメモリセル２１０、２２０、および２３０内に記憶されたメモリ情報アイテムとは無関係に、非能動化されることを決定することができる。制御信号Ｓｙｓｔｅｍ＿Ｉｓｏｌａｔｅの能動化についても同様に、図３に示されている。ヒューズメモリセル２１０、２２０、および２３０は、この時点において既に供給電源電圧から絶縁されているため、この場合は、制御信号Ｓｙｓｔｅｍ＿Ｉｓｏｌａｔｅの能動化が影響を及ぼすことはない。
【００５３】
図４は、ヒューズメモリ素子２１１、２２１、および２３１のプログラミング状態が異なる場合における、メモリデバイス２００の動作を示している。この典型的な実施形態では、ヒューズメモリ素子２１１および２３１はプログラムされており、従ってこれらのヒューズ接続は遮断されている。一方、ヒューズメモリ素子２２１のヒューズ接続は当初の状態のままである。
【００５４】
図３と同様に、図４では、制御信号Ｓｙｓｔｅｍ＿Ｒｅｓｅｔ、Ｓｙｓｔｅｍ＿Ｉｓｏｌａｔｅ、およびＩｓｏｌａｔｅ、ならびに出力部Ｏｕｔ＿１、Ｏｕｔ＿２、Ｏｕｔ＿３、および供給電源電圧線ＶＤＤ＿ｉｎｔｅｒｎａｌの電位が、時間ｔに対してプロットされている。システムが能動化されると、制御信号Ｓｙｓｔｅｍ＿Ｒｅｓｅｔが能動化され、これによって制御信号Ｉｓｏｌａｔｅが非能動化される（矢印４ａを参照）。これにより供給電源電圧線ＶＤＤ＿ｉｎｔｅｒｎａｌが、正の供給電源電圧電位ＶＤＤ＿ｇｌｏｂａｌを帯びる（矢印４ｂを参照）。ヒューズメモリセル２１０、２２０、および２３０に供給電源電圧が印加されるとすぐに、出力部Ｏｕｔ＿１およびＯｕｔ＿３から出力可能な電位は、その時点でのプログラミング状態によって高い状態へ変わり（矢印４ｃを参照）、出力部Ｏｕｔ＿２の電位は低い状態のままである。制御ユニット２４１は、ヒューズメモリセル２１０、２２０、および２３０の出力電圧を測定し、これに対応して、全てのヒューズメモリセル２１０、２２０、および２３０がプログラムされていない状態ではないことを確立する。従ってヒューズメモリセル２１０、２２０、および２３０は、システムの動作に必要なメモリ情報アイテムを有している。従って制御信号Ｉｓｏｌａｔｅは、制御信号Ｓｙｓｔｅｍ＿Ｒｅｓｅｔのパルスの終端において、制御ユニット２４１によって能動化されない。この結果、スイッチ２４０が閉じたままとなり、ヒューズメモリセル２１０、２２０、および２３０が能動化されたままとなる。
【００５５】
システム制御ユニット２４２が、ヒューズメモリセル２１０、２２０、および２３０をスイッチオフした場合に限り、制御信号Ｓｙｓｔｅｍ＿Ｒｅｓｅｔが能動化され、そして制御ユニット２４１によって制御信号Ｉｓｏｌａｔｅが高い状態へスイッチされる（矢印４ｄを参照）。これによってスイッチ２４０が開き、供給電源電圧線ＶＤＤ＿ｉｎｔｅｒｎａｌの電位が地電位ＶＳＳへ下がる（矢印４ｅを参照）。この結果、ヒューズメモリセル２１０、２２０、および２３０が、供給電源電圧から絶縁される（矢印４ｆを参照）。
【００５６】
ヒューズメモリセル２１０、２２０、および２３０のメモリ内容が後の時点で再び必要とされると、制御信号Ｓｙｓｔｅｍ＿Ｉｓｏｌａｔｅが非能動化される。この結果、さらに制御信号Ｉｓｏｌａｔｅが非能動化され（矢印４ｇを参照）、そして正の供給電源電圧電位ＶＤＤ＿ｇｌｏｂａｌが、ヒューズメモリセル２１０、２２０、および２３０へ印加される（矢印４ｈを参照）。この結果、ヒューズメモリセル２１０および２３０の出力電位が、そのプログラミング状態によって上がる（矢印４ｊを参照）。
【００５７】
メモリデバイス２００の機能に関する以上の説明は、システム起動のときに、全ヒューズメモリ素子２１１、２２１、および２３１がその製造時にプリセットされたプログラミング状態を有しているときはいつでも、つまりヒューズメモリ素子２１１、２２１、および２３１のヒューズ接続がそのままのときはいつでも、ヒューズメモリセル２１０、２２０、および２３０は、正の供給電源電圧電位ＶＤＤ＿ｇｌｏｂａｌから絶縁されるものと仮定している。しかし、システム起動の際におけるスイッチ２４０の制御もまた、別の条件（stipulation）に基づいている。例えば、制御ユニット２４１は、ヒューズメモリ素子２１１、２２１、および２３１のヒューズ接続の１つまたは複数が遮断されている場合にのみ、ヒューズメモリセル２１０、２２０、および２３０が供給電源電圧から絶縁するように設定してもよい。
【００５８】
メモリデバイス２００は、図２に示されているヒューズメモリセル２１０、２２０、および２３０以外のヒューズメモリセルをさらに有していてよい。また、供給電源電圧からヒューズメモリセルの全部が絶縁されるのか、あるいはヒューズメモリセルの１グループが絶縁されるのかの決定において、上記ヒューズメモリセルの特定数のみ、またはヒューズメモリセルのうち１つのみが考慮される。
【００５９】
メモリデバイス２００の変形例として、スイッチ２４０が、ヒューズメモリセル２１０、２２０、および２３０を地電位ＶＳＳへ接続するように設計してもよい。この場合、スイッチ２４０は、例えば大型ｎチャネルＦＥＴとして実施することができる。
【００６０】
メモリデバイス２００の別の構成として、いわゆる素子分離用ゲートを備えてもよい。上記素子分離用ゲートは、ヒューズメモリセル２１０、２２０、および２３０が供給電源電圧から絶縁されている場合において、出力部Ｏｕｔ＿１、Ｏｕｔ＿２、およびＯｕｔ＿３に定出力電位を生成する機能を有している。これによって、出力部Ｏｕｔ＿１、Ｏｕｔ＿２、およびＯｕｔ＿３の後段に接続された素子の動作を特定の状況下において妨げる可能性のある、出力電位の変動を防止することができる。素子分離用ゲートの代わりに、揮発性信号メモリ２１３、２２３、および２３３に対して、供給電源電圧を一定の方法によって印加するようにしてもよい。この結果、出力電位の変動が同様に防止される。
【００６１】
図５は、本発明によるメモリデバイスの第２の典型的な実施形態としての、メモリデバイス５００のブロック図を示している。メモリデバイス５００は、３つのヒューズメモリセル５１０、５２０、および５３０を有している。これらのヒューズメモリセル５１０、５２０、および５３０は、メモリデバイス２００のヒューズメモリセル２１０、２２０、および２３０と全く同じように、素子として、ヒューズメモリ素子５１１、５２１、および５３１、読み出し回路５１２、５２２、および５３２、ならびに揮発性信号メモリ５１３、５２３、および５３３を有している。メモリデバイス５００は、メモリデバイス２００とは対照的に、ヒューズメモリセル５１０、５２０、および５３０内にスイッチ５１４、５２４、および５３４が配置されている。これらのスイッチ５１４、５２４、および５３４によって、ヒューズメモリセル５１０、５２０、および５３０の素子が、正の供給電源電圧電位ＶＤＤ＿ｇｌｏｂａｌに接続される。ヒューズメモリセル５１０、５２０、および５３０内には、スイッチ５１４、５２４、および５３４を制御するための制御ユニット５１５、５２５、および５３５がさらに集積されている。
【００６２】
メモリデバイス５００は、システム制御ユニット５４０をさらに有している。このシステム制御ユニット５４０は、その機能面において、メモリデバイス２００のシステム制御ユニット２４２と類似している。システム制御ユニット５４０はまた、制御信号Ｓｙｓｔｅｍ＿ＩｓｏｌａｔｅおよびＳｙｓｔｅｍ＿Ｒｅｓｅｔを用いて、制御ユニット５１５、５２５、および５３５を制御する。さらに、各制御ユニット５１５、５２５、および５３５はそれぞれ、ヒューズメモリセル５１０、５２０、および５３０の出力部Ｏｕｔ＿１、Ｏｕｔ＿２、およびＯｕｔ＿３にそれぞれ接続された別の制御入力を有している。
【００６３】
メモリデバイス５００の機能は、メモリデバイス２００の機能と基本的には類似している。しかし、スイッチ５１４、５２４、および５３４を制御するための制御ユニット５１５、５２５、および５３５が、システム起動時において、ヒューズメモリ素子５１１、５２１、または５３１に割り当てられたプログラミング状態のみを考慮に入れる点については異なっている。プログラミング状態が、プリセットされたプログラミング状態または所定のプログラミング状態と一致した場合は、それぞれのヒューズメモリセル５１０、５２０、または５３０が、正の供給電源電圧電位ＶＤＤ＿ｇｌｏｂａｌから絶縁される。
【００６４】
メモリデバイス２００の可能な構成についてさらに説明してきたが、これらはメモリデバイス５００に関しても同様に適用される。
【００６５】
メモリデバイス５００は、図２に示されているメモリデバイス２００に対して、形態がより簡素であるという利点を有している。これは、メモリデバイス５００の場合では、正の供給電源電圧電位ＶＤＤ＿ｇｌｏｂａｌにヒューズメモリセル５１０、５２０、および５３０を直接接続できるためである。対照的に、メモリデバイス２００の実施に際しては、メモリデバイス５００の場合よりも、要する素子およびチップ領域が少ない。
【００６６】
図６は、本発明によるメモリデバイスの第３の典型的な実施形態としての、メモリシステム６００のブロック図を示している。メモリシステム６００は、図２に示されているメモリデバイス２００を有している。メモリシステム６００の機能をよりよく図示するために、図６では、システム制御ユニット２４２がメモリデバイス２００の外側に示されている。さらに、制御信号Ｉｓｏｌａｔｅは、メモリデバイス２００内の構造を制御するためのみならず、マルチプレクサ６３０およびスイッチ６４０を制御するためにも用いられる。
【００６７】
メモリシステム６００は、メモリユニット６１０および交換用メモリユニット６２０をさらに備えている。交換用メモリユニット６２０には、スイッチ６４０によって供給電源電圧が印加される。交換用メモリユニット６２０は、メモリユニット６１０の欠陥メモリセルを交換する機能を有している。つまり、欠陥メモリセルに対するデータは、交換用メモリユニット６２０内に記憶される。メモリユニット６１０がアドレス信号Ａｄｄｒによってアクセスされて、要求されたデータが交換用メモリユニット６２０内に記憶されると、上記データは交換用メモリユニット６２０によって出力される。この場合マルチプレクサ６３０は、交換用メモリユニット６２０が出力したデータが、出力部Ｄａｔａ＿Ｏｕｔに出力されるようにスイッチされる。
【００６８】
交換用メモリユニット６２０が実際に必要であるか否かに関する情報アイテムは、メモリデバイス２００のヒューズメモリ素子２１１、２２１、および２３１内に記憶される。上述したように、ヒューズメモリ素子２１１、２２１、および２３１がプログラムされていない場合は、これは、メモリユニット６１０は欠陥メモリセルを有しておらず、これに伴って交換用メモリユニット６２０内にもデータが記憶されていないことを意味している。さらに交換用メモリユニット６２０は、スイッチ６４０を介して正の供給電源電圧電位ＶＤＤ＿ｇｌｏｂａｌに接続されているため、制御信号Ｉｓｏｌａｔｅが能動化されると、メモリデバイス２００内に配置されたスイッチ２４０の他にも、メモリシステム６００のスイッチ６４０も開かれ、これによって交換用メモリユニット６２０が供給電源電圧から絶縁される。この結果、エネルギーがさらに節減される。
【００６９】
さらに制御信号Ｉｓｏｌａｔｅは、マルチプレクサ６３０の制御入力部へ供給される。これによって、交換用メモリユニット６２０が供給電源電圧から絶縁された場合には、メモリユニット６１０の出力部が、メモリシステム６００の出力Ｄａｔａ＿Ｏｕｔに常に接続されるようになる。
【００７０】
図６に示されているメモリシステム６００の実施形態の代わりに、メモリシステム６００内において、メモリデバイス２００と交換用メモリユニット６２０との両方に対して、共通のスイッチングユニット（６４０または２４０）を用いて供給電源電圧電位（ＶＤＤ＿ｇｌｏｂａｌ）を印加する形態も可能である。
【００７１】
図６に示されている本発明の構成は、いわゆるＳＲＡＭ（Static Random Access Memory; スタティックランダムアクセスメモリ）（米国特許明細書ＵＳ  ６、５３６、００３  Ｂ１を参照）の交換用メモリユニットに特に適している。実際には、ＳＲＡＭの修復に交換用メモリユニットが必要とされることがほぼないため、上述したさらなるエネルギーの節減が多くの場合に適用されるため有利である。
【図面の簡単な説明】
【００７２】
【図１】従来技術によるメモリデバイス１００を示すブロック図である。
【図２】本発明によるメモリデバイスの第１の典型的な実施形態としてのメモリデバイス２００を示すブロック図である。
【図３】図２に示されているメモリデバイス２００の機能を示す図である。
【図４】図２に示されているメモリデバイス２００の機能を示す別の図である。
【図５】本発明によるメモリデバイスの第２の典型的な実施形態としてのメモリデバイス５００を示すブロック図である。
【図６】本発明によるメモリデバイスの第３の典型的な実施形態としてのメモリシステム６００を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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