(57)【特許請求の範囲】
【請求項１】
第２導電型のシリコン単結晶ウェーハの主表面から厚さ方向にトレンチを形成して柱状の第２導電型領域を形成する工程と、
前記シリコン単結晶ウェーハのトレンチの側面部と底面部とに第１導電型のシリコンエピタキシャル層を形成し、前記シリコンエピタキシャル層の形成されたトレンチ内部を第１導電型の不純物がドープされたポリシリコンで埋め該シリコンエピタキシャル層と該ポリシリコンとからなる柱状の第１導電型領域を形成する工程と、
を含み、前記柱状の第１導電型領域と前記第２導電型領域の不純物量が等しく形成されることを特徴とするシリコンウェーハの製造方法。
【請求項２】
前記ポリシリコン形成後の前記シリコン単結晶ウェーハの主表面を研磨する工程と、
前記研磨されたシリコン単結晶ウェーハの主表面に、シリコン単結晶薄板を貼り合わせる工程と、
をさらに含むことを特徴とする請求項１に記載のシリコンウェーハの製造方法。
【請求項３】
内部に柱状の第１導電型領域および第２導電型領域が交互に形成されているシリコンウェーハにおいて、
前記第１導電型領域または前記第２導電型領域の一方は、シリコン単結晶ウェーハの主表面から厚さ方向にトレンチを形成することによって残された柱状の領域であり、
他方は、前記トレンチの側面部と底面部とに形成されたシリコンエピタキシャル層と、該シリコンエピタキシャル層に囲まれた領域を埋めるように形成されたポリシリコン部とからなり、
前記第１導電型領域と前記第２導電型領域の不純物量が等しいことを特徴とするシリコンウェーハ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パワーＭＯＳなどに使用される、柱状の断面形状の導電型領域が形成されたシリコンウェーハ、およびシリコンウェーハの製造方法に関する。
【０００２】
【従来の技術】
従来、高耐圧でありながらオン抵抗の低減化による電流容量の増大が可能な縦形ＭＯＳＦＥＴとして、図５に示すように、柱状のｎ型領域２０ａと柱状のｐ型領域２０ｂとが交互に配置された構造をドリフト領域２０に有するパワーＭＯＳＦＥＴ１００が開発されている。
パワーＭＯＳＦＥＴ１００は、ゲートＧと、該ゲートＧの下方に形成される柱状のｎ型領域２０ａと、ソースＳと、該ソースＳの下方であってｎ型領域２０ａの間に形成された柱状のｐ型領域２０ｂと、ゲートＧおよびソースＳから離間した位置に形成され、前記柱状領域群からなるドリフト領域２０に接続されたドレイン領域２０ｃとを有する。
【０００３】
上記構成を有するパワーＭＯＳＦＥＴ１００がＯＮ状態の時は、複数並列に配置したｎ型柱状領域２０ａを介してドレイン領域２０ｃにドリフト電流が流れる。また、パワーＭＯＳＦＥＴ１００がＯＦＦ状態の時は、ｐ型柱状領域２０ｂとｎ型柱状領域２０ａとの各ｐｎ接合からそれぞれに空乏層が広がることにより、高耐圧を実現できる。
【０００４】
このようなパワーＭＯＳＦＥＴ１００を製造するためのシリコンウェーハ１０１は、その内部に、所望の幅および高さの柱状の導電形領域を形成する必要がある。そのため、従来シリコンウェーハ１０１の製造は、図５（ｂ）に示すように、シリコン単結晶基板２１の主表面上に、ｐ型およびｎ型の不純物拡散領域が形成されたシリコンエピタキシャル層２２，２３，２４，２５を複数層積層することにより行われている。
すなわち、シリコン単結晶基板２１の主表面上にシリコンエピタキシャル層（以降、単にエピタキシャル層と記載する）２２を形成し、フォトリソグラフィーおよびイオン注入によってエピタキシャル層の所望の位置に所望の不純物を拡散させる。その後、エピタキシャル層２３，２４，２５についても同様の工程を繰り返すことにより、柱状のｐ型およびｎ型領域を形成するのである。
【０００５】
【発明が解決しようとする課題】
しかし、前述のように、エピタキシャル成長と、フォトリソグラフィー、およびイオン注入、等の工程を何度も繰り返す手法では、製造に大変なコストがかかる。特に、高耐圧のパワーＭＯＳ用基板の場合、ｐ型およびｎ型の柱状領域をより高くする必要があるため、製造工程がさらに増え、コストが益々増大することとなる。加えて、製造時に多くの工程を経ることにより、歩留まりが低下する恐れもある。
【０００６】
本発明の課題は、より少ない工程でパワーＭＯＳ用基板を製造できる、シリコンウェーハの製造方法、およびシリコンウェーハを提供することである。
【０００７】
【課題を解決するための手段】
以上の課題を解決するため、発明者等は、シリコン単結晶ウェーハの主表面から厚さ方向にトレンチ（溝）を形成したのち、シリコンエピタキシャル層を当該トレンチ内部に形成させる方法でのパワーＭＯＳ用シリコンウェーハの製造を試みた。しかし、エピタキシャル成長を施して、トレンチ内部をエピタキシャル層で埋めようとすると、トレンチの開口部でファセットが生じるなど、トレンチ内部より開口部でのエピタキシャル層の成長速度が速くなることがある。その結果、トレンチ内部に完全にエピタキシャル層が形成されないままトレンチ上部が塞がれ、トレンチ内部にスリット状あるいは泡状の空洞が形成されてしまうことがある。このように、柱状の導電型領域に空洞が形成されていると、耐圧特性に影響を及ぼしたり、空洞が原因となって基板に割れが生じることもあるため好ましくない。
一方、空洞なくトレンチ内部を埋めるために、トレンチ開口部のエピタキシャル層をエッチング等で除去しながら、トレンチ内部にエピタキシャル層を形成させる方法も試みられている。しかし、この場合もエピタキシャル層の形成と、エッチング等とを行う必要から、手間がかかってしまう。そこで、更なる検討が重ねられた結果、本発明に至った。
【０００８】
すなわち本発明による第１の手段は、第２導電型のシリコン単結晶ウェーハの主表面から厚さ方向にトレンチを形成して柱状の第２導電型領域を形成する工程と、前記シリコン単結晶ウェーハのトレンチの側面部と底面部とに第１導電型のシリコンエピタキシャル層を形成し、前記シリコンエピタキシャル層の形成されたトレンチ内部を第１導電型の不純物がドープされたポリシリコンで埋め該シリコンエピタキシャル層と該ポリシリコンとからなる柱状の第１導電型領域を形成する工程と、を含み、前記柱状の第１導電型領域と前記第２導電型領域の不純物量が等しく形成されることを特徴とするシリコンウェーハの製造方法である。
尚、第１の手段のシリコンウェーハの製造方法は、前記ポリシリコン形成後の前記シリコン単結晶ウェーハの主表面を研磨する工程と、当該研磨されたシリコン単結晶ウェーハの主表面上に、ソースやゲート等を形成するためのシリコン単結晶薄板を貼り合わせる工程とをさらに含んでもよい。
【０００９】
ここで、シリコン単結晶ウェーハとしては、シリコン単結晶のインゴットからスライスして形成した鏡面ウェーハでもよく、またはその主表面上にエピタキシャル層を形成させたものでもよい。
シリコン単結晶ウェーハにトレンチを形成するとは、例えばパワーＭＯＳ用など、主表面上に柱状のｎ型領域と柱状のｐ型領域とを設けたシリコンウェーハを製造する場合において、シリコン単結晶ウェーハの主表面上に、柱状のｐ型領域を形成させるためのトレンチを形成することである。従ってこの場合、トレンチは所望とするｐ型領域の幅、深さに形成される。
また、シリコン単結晶ウェーハの主面上に形成されたｐ型エピタキシャル層に、ｎ型の柱状領域を形成させる場合も同様であって、トレンチは所望とするｎ型領域の幅および深さに形成される。
また、トレンチ内周部表面にシリコンエピタキシャル層を形成するとは、トレンチ内部の側面部と底面部とに、エピタキシャル層を形成させるということである。さらにポリシリコンは、シリコンエピタキシャル層が形成されたトレンチ内部を埋めるように形成させる。
【００１０】
第１の手段によれば、第２導電型のシリコン単結晶ウェーハにトレンチを形成して柱状の第２導電型領域を形成し、当該トレンチの側面部と底面部とに第１導電型のエピタキシャル層を形成させた後、トレンチ内部を第１導電型の不純物がドープされたポリシリコンで埋めることにより、トレンチの内周部に沿ってエピタキシャル層が形成され、内部がポリシリコンで完全に埋められた柱状の第１導電型領域、つまり該シリコンエピタキシャル層と該ポリシリコンとからなる柱状の第１導電型領域を形成できる。
例えば、トレンチ周囲の領域がｎ型のエピタキシャル層とした場合、トレンチ内周部に形成させるエピタキシャル層をｐ型とすると、トレンチ周囲とトレンチ内周部との境界領域に空乏層を形成させることができる。そして、このような柱状の導電型領域をシリコン単結晶ウェーハ中に複数形成させれば、パワーＭＯＳ用として使用できるシリコンウェーハを製造することができる。
従って、従来の方法に比べ、より少ない工程で、内部に空洞のない柱状の導電型領域を形成することができるので、従来に比べて手間やコストを抑えることができ、また製品の歩留まりの低下を抑えることができる。
【００１１】
また第１の手段のシリコンウェーハの製造方法において、トレンチ内周部表面にエピタキシャル層を形成させた後、このシリコンエピタキシャル層が形成された領域の内側表面に酸化膜を形成し、その後、酸化膜の形成された領域内部をポリシリコンで埋め、そのポリシリコン形成後のシリコン単結晶ウェーハの主表面を研磨し、研磨されたシリコン単結晶ウェーハの主表面に、シリコン単結晶基板を貼り合わせるようにしてもよい。このように製造されるシリコンウェーハでは、シリコンエピタキシャル層と、ポリシリコンとの間に酸化膜が介在する。従って、パワーＭＯＳ用の基板として使用する際のソース−ドレイン間の絶縁性が良好なシリコンウェーハを製造できる。
【００１２】
本発明による第２の手段は、内部に柱状の第１導電型領域および第２導電型領域が交互に形成されているシリコンウェーハにおいて、前記第１導電型領域または前記第２導電型領域の一方は、シリコン単結晶ウェーハの主表面から厚さ方向にトレンチを形成することによって残された柱状の領域であり、他方は、前記トレンチの側面部と底面部とに形成されたシリコンエピタキシャル層と、該シリコンエピタキシャル層に囲まれた領域を埋めるように形成されたポリシリコン部とからなり、前記第１導電型領域と前記第２導電型領域の不純物量が等しいことを特徴とするシリコンウェーハである。
【００１３】
第２の手段のシリコンウェーハにおいては、シリコンエピタキシャル層に囲まれた領域を埋めるようにポリシリコンが形成されており、柱状導電型領域の内部は空洞を有しないので、パワーＭＯＳ用として利用される際の耐圧特性が良好であり、またシリコンウェーハの割れの発生も抑えられるので好適である。
【００１４】
また第２の手段のシリコンウェーハにおいては、ポリシリコン部に、シリコンエピタキシャル層にドープされるｎ型またはｐ型のいずれか一方の不純物と同型の不純物がドープされていてもよい。このように構成されるシリコンウェーハでは、ポリシリコン部にドープされる不純物量によってチャージバランスを制御できる。従って、不純物量の制御がより容易であるので、製造コストを削減でき、生産性を向上させることも可能となる。
【００１５】
また、第２の手段のシリコンウェーハにおいて、第１導電型領域または第２導電型領域の一方を、シリコン単結晶ウェーハの主表面から厚さ方向にトレンチを形成することによって残された柱状の領域で構成し、他方を、トレンチの側面部と底面部とに形成されたシリコンエピタキシャル層と、該シリコンエピタキシャル層に囲まれた領域を埋めるように形成されたポリシリコン部とから構成すると共に、酸化膜で囲まれた領域内のポリシリコン部を、不純物がドープされていないポリシリコンで構成することとしてもよい。このように構成されたシリコンウェーハは、シリコンエピタキシャル層とポリシリコン部との間に酸化膜が介在するので、パワーＭＯＳ用の基板として使用する際のソース−ドレイン間の絶縁性が良好となる。
さらに、第２の手段のシリコンウェーハにおいて、シリコンエピタキシャル層に囲まれた領域内のポリシリコン部を、不純物がドープされていないポリシリコンで構成することとしてもよい。
以上のように、ポリシリコン部を、不純物がドープされていないポリシリコンで構成すれば、当該シリコンウェーハがパワーＭＯＳＦＥＴとして使用される際、電圧の印加によって漏れ電流が発生することが抑えられるので好ましい。
【００１６】
【発明の実施の形態】
〔第１の参考形態〕
以下、図１を参照して本発明の参考例としての、第１の参考形態を説明する。第１の参考形態において製造されるシリコンウェーハは、例えばパワーＭＯＳ用として使用されるものである。
本参考形態においては、シリコンエピタキシャルウェーハのｎ型エピタキシャル層中に、ｐ型の柱状導電型領域を形成させる方法について説明する。
【００１７】
本第１の参考形態のシリコンウェーハの製造方法では、シリコン単結晶インゴットをスライスし、鏡面加工が施されたｎ型シリコン単結晶ウェーハ（以下、ウェーハ１と記載する）を用いる。このウェーハ１には、パワーＭＯＳとして使用される際にドレインが形成される。
【００１８】
このウェーハ１の主表面上に、所望の厚さのｎ型シリコンエピタキシャル層２を、気相成長によって形成させる。ｎ型エピタキシャル層２の厚さは、所望とする柱状ｐ型領域の高さとする。
【００１９】
次いで、ウェーハ１の主表面に形成させたｎ型エピタキシャル層２主表面の所望の位置（柱状のｐ型領域を形成させる位置）から厚さ方向に、幅等が所望の形状のトレンチＴを形成させる。トレンチの深さは、エピタキシャル層２の厚さに等しく、トレンチの底面部はウェーハ１の主表面に達するように形成させる。トレンチＴの形成は、例えばフォトリソグラフィーおよびエッチングによって行う。
尚、トレンチＴの平面形状（ウェーハ１を上方から見た場合の形状）や、トレンチの数は任意であって、所望のパワーＭＯＳ構造に応じて適宜設定する。図１（ａ）においては、トレンチＴを、３箇所に形成した時のウェーハ１の断面形状を示している。このように複数のトレンチＴを形成させる場合、トレンチＴの間隔は、所望とするパワーＭＯＳ構造に応じて適宜設定する。
【００２０】
トレンチＴを形成させたウェーハ１にシリコンエピタキシャル成長を施し、トレンチＴの側面部と底面部とに、ｐ型のエピタキシャル層３を形成させる。
ｐ型エピタキシャル層３の形成は、例えば枚葉式の気相成長装置によって行い、ウェーハ１を装置内の反応室に設置して加熱するとともに、ウェーハ１の主表面上に、モノシラン、ジクロロシラン、またはトリクロロシラン等のシリコン原料ガスと、ドーパントガスとを、キャリアガスとともに流通させる。ドーパントガスとしては、ｐ型半導体を形成するための不純物であればよく、例えばジボラン（B2H6）等とする。
【００２１】
ここで、ｐ型エピタキシャル層３を厚めに形成させると、トレンチＴ上部にファセットが形成されて、トレンチＴの内部に空洞ができた状態で上部が塞がれてしまうことがある。従って、トレンチＴの上部が塞がれることなくエピタキシャル層３を形成させるために、エピタキシャル成長時におけるウェーハ１の加熱温度を通常のエピタキシャル成長温度（約1000℃〜1200℃）より低め（約700℃〜1000℃）にし、且つ減圧下で成長する。すると、エピタキシャル成長の速度が遅くなり、トレンチＴの上部が塞がれることなくトレンチＴの側面部と底面部とに薄いエピタキシャル層３を形成させることができるので好ましい。
【００２２】
トレンチＴの側面部と底面部とにエピタキシャル層３を形成させたウェーハ１（図1（ｂ））において、トレンチＴの内部を埋めるように、不純物をドープせずに（以下、ノンドープとも記載する）ポリシリコンを形成させる（図1（ｃ））。ポリシリコンは、気相成長装置内において、ウェーハ１を約600℃に加熱して、シリコン原料ガスを流通させることにより形成させる。ポリシリコンは非晶性に成長することにより、トレンチ内部を隙間なく好適に埋めることが可能である。
エピタキシャル層３に囲まれたトレンチＴの内部に形成させたポリシリコンを、ポリシリコン部４とする。
【００２３】
トレンチＴ内部にポリシリコン部４を形成させた後、ｎ型エピタキシャル層２の主表面の研磨を行う。ｐ型エピタキシャル層３およびポリシリコン部４の形成後においては、トレンチＴ内部だけでなく、ｎ型エピタキシャル層２の主表面上にもｐ型エピタキシャル層やポリシリコンが堆積している。従って、研磨によって、ｎ型エピタキシャル層２の主表面上の余分なｐ型エピタキシャル層およびポリシリコンを除去するとともに、ｎ型エピタキシャル層２の主表面を平坦にする。
研磨は、例えばＣＭＰ（Chemical Mechanical Polishing）法により行う。
【００２４】
ｎ型エピタキシャル層２とｐ型エピタキシャル層３およびポリシリコン部４を形成させ、研磨した後のウェーハをシリコンウェーハ１０（図１（ｄ））とする。このように製造されたトレンチＴの領域は、トレンチＴの側面部と底面部とにｐ型エピタキシャル層３が形成され、また内部がポリシリコン部４で完全に埋められた、断面形状が柱状のｐ型領域６（第１導電型領域）となる。図１のように、トレンチＴによる柱状のｐ型領域６を複数（図では３個）形成させた場合、シリコンウェーハ１０の主表面上部は、トレンチＴに形成された柱状のｐ型領域６と、トレンチＴの間の柱状のｎ型領域７（第２導電型領域）とが、交互に配列された構成となる。
【００２５】
さらにシリコンウェーハ１０の主表面上に、シリコン単結晶の薄板５を貼り合わせる。
貼り合わせ方法は、薄板５と、シリコンウェーハ１０の主表面とを、異物を介在させることなく相互に密着させた後、約1000〜1200℃の温度で熱処理することにより結合させる。尚、貼り合わせた薄板５の主表面を、必要に応じて研磨し、所望の厚さにしてもよい。
【００２６】
尚、薄板５の貼り合わせは、水素イオン注入剥離法（スマートカット法とも呼ばれている）によって行ってもよい。この方法では、貼り合わせるためのシリコン単結晶基板の表面に酸化膜を形成させた後、その主表面側に水素イオンを所定の深さに打ち込む。そして、このシリコン単結晶基板の酸化膜を除去した後、裏面側をシリコンウェーハ１０の主表面上に密着させて熱処理を施す。この熱処理により、シリコン単結晶基板の主表面側の水素イオンが打ち込まれた領域が剥離して、所定の厚さの薄板５となる。
【００２７】
薄板５と貼り合わせられたシリコンウェーハ１０は、薄板５に、所望とするパワーＭＯＳ構造に応じたｐ型領域やｎ型領域或いは酸化膜等を適宜形成してソースＳおよびゲートＧを設け、シリコンウェーハ１０裏面側にドレインＤを設けるなどして利用される。
このように製造されるシリコンウェーハ１０は、トレンチＴに形成された柱状のｐ型領域６と、トレンチＴ間の柱状のｎ型領域７との境界領域で、空乏層を形成させることができ、パワーＭＯＳ構造を形成させることができる。
【００２８】
以上のシリコンウェーハ１０の製造方法によれば、ウェーハ１の主表面上にｎ型エピタキシャル層２を形成させた後、トレンチＴを形成する工程と、トレンチＴの内周部表面にエピタキシャル層３を形成させる工程と、エピタキシャル層３の形成されたトレンチＴ内部をポリシリコン部４で埋める工程とによって、柱状のｐ型領域６と、柱状のｎ型領域７とが配列したシリコンウェーハ１０を製造できる。そして、ポリシリコン部４形成後に表面を研磨したシリコンウェーハ１０に薄板５を貼り合わせて、パワーＭＯＳ構造を形成させることができる。
従って、エピタキシャル層形成と、フォトリソグラフィーおよびイオン注入の繰り返しによる従来の方法に比べ、より少ない工程でシリコンウェーハ１０を製造できるので、コストを削減でき、また歩留まりの低下を抑えることができる。さらに、トレンチ内部に空洞がない柱状導電型領域を形成できるので、製造されたシリコンウェーハ１０は耐圧特性が良好であって、また空洞が原因となる割れの発生が低減されるので好適である。
【００２９】
なお、本第１の参考形態は、上記の記載に限定されることはない。
例えば、ウェーハ上にｐ型のエピタキシャル層を形成させ、そのｐ型層にトレンチを形成した後、トレンチ内部にｎ型エピタキシャル層を形成させることにより、柱状のｎ型領域とトレンチ間の柱状ｐ型領域とを形成するようにしてもよい。
【００３０】
〔第１の実施の形態〕
以下、本発明における第１の実施の形態を説明する。本実施の形態におけるシリコンウェーハの製造方法は、上記第１の参考形態で説明したシリコンウェーハの製造方法のうち、トレンチＴ内部にエピタキシャル層３を形成する工程まで同様であるので、説明を省略する。
【００３１】
第１の実施の形態では、エピタキシャル層３を形成させたシリコンウェーハ１０のトレンチＴの内部にポリシリコン部４’を形成させる際、シリコン原料ガスとともにドーパントガスを流通させて、ポリシリコン部４’に不純物をドープさせる。不純物としては、ｐ型またはｎ型のうちエピタキシャル層３と同じタイプとする。上記第１の参考形態ではエピタキシャル層３がｐ型であるので、ｐ型不純物がドープされたポリシリコン部４’を形成する。
【００３２】
また、ポリシリコン部４’にドープさせる不純物の量としては、ｐ型エピタキシャル層３とｐ型ポリシリコン部４’のアクセプタ量の和が、ｎ型エピタキシャル層２のドナー量と等しくなるようにする。このように形成されたシリコンウェーハをパワーＭＯＳに用いると、ＭＯＳＦＥＴがオフ状態の時、空乏層がポリシリコン部４’の内部にまで広がる。
このようにして、ｐ型のポリシリコン部４’を形成させた後、上記第１の参考形態と同様に、ｎ型エピタキシャル層２の主表面の研磨を行ってシリコンウェーハ１１（図２に断面図で示す）を形成する。そしてシリコンウェーハ１１の主表面上に、シリコン単結晶の薄膜５を貼り合わせ、パワーＭＯＳ用の基板として用いる。
【００３３】
このように形成されたシリコンウェーハ１１においては、上記第１の参考形態におけるシリコンウェーハ１０のように、より少ない工程でパワーＭＯＳ用基板を製造できることに加え、ポリシリコン部４’にドープされる不純物量によってチャージバランスを制御できる。従って、チャージバランス不良による歩留まり低下等を低減できるので、製造コストを削減でき、また生産性を向上させることも可能となるので好ましい。
【００３４】
〔第２の参考形態〕
第２の参考形態においては、上記第１の参考形態で説明したシリコンウェーハの製造方法のうち、トレンチＴ内部にエピタキシャル層３を形成する工程まで同様であるので、説明を省略する。
第２の参考形態では、トレンチＴの内部にエピタキシャル層３を形成した後、エピタキシャル層３の内側表面に酸化膜４１を形成する。酸化膜４１の形成方法としては、熱酸化による方法や、ＣＶＤ法等で行うことができる。尚、この酸化膜４１は不純物をドープせずに形成する。
【００３５】
酸化膜４１の形成後、酸化膜４１で囲まれた領域内部を埋めるように、ポリシリコン部４を、不純物をドープせずに形成する。その後、第１の参考形態と同様に、ｎ型エピタキシャル層２の主表面の研磨を行ってシリコンウェーハ１２（図３に断面図で示す）を形成する。そしてシリコンウェーハ１２の主表面上に、シリコン単結晶の薄膜５を貼り合わせ、パワーＭＯＳ用の基板として用いる。
【００３６】
ポリシリコンは、界面準位が大きく、電界がかかることにより電子正孔対が発生しやすい。そのため、トレンチＴの内側に形成させたエピタキシャル層３の内部をノンドープのポリシリコン部４で埋めたり（図４）、また図２のように、ポリシリコン部４’に不純物がドープされている場合、パワーＭＯＳＦＥＴとして使用する際、電圧の印加で正孔電子対４０が発生し、漏れ電流が生じることも考えられる。
この第２の参考形態で製造されるシリコンウェーハ１２においては、エピタキシャル層３とノンドープのポリシリコン部４との間に酸化膜４１が介在し、絶縁膜として働くので、パワーＭＯＳに使用する際のソース−ドレイン間の絶縁性が良好となる。
従って、第２の参考形態によれば、従来より少ない工程でパワーＭＯＳ用基板を製造できることに加え、絶縁性の良好なシリコンウェーハ１２を製造できるので好ましい。
【００３７】
上記参考形態のシリコンウェーハの製造方法においては、所望とするパワーＭＯＳ基板の特性に応じて、ポリシリコンに不純物をドープさせるか否か、またトレンチＴの内部のエピタキシャル層とポリシリコン部との間に酸化膜を設けるかを適宜選択して、目的に応じたシリコンウェーハを製造すればよい。
【００３８】
【発明の効果】
本発明の第１の手段によれば、シリコン単結晶ウェーハの主表面から厚さ方向にトレンチを形成し、当該トレンチの側面部と底面部とにエピタキシャル層を形成させた後、トレンチ内部を埋めるようにポリシリコンを形成させることにより、シリコン単結晶ウェーハの内部に、柱状の導電型領域を形成できる。
従って、従来のエピタキシャル層形成と、フォトリソグラフィー、およびイオン注入の繰り返しによる方法に比べ、より少ない工程で、柱状の導電型領域を形成できるので、パワーＭＯＳ用シリコンウェーハの製造においてコストを削減でき、また歩留まりの低下を抑えることができる。さらに、トレンチ内部をポリシリコンで埋めることで、内部に空洞のない柱状導電型領域を形成できる。
【００３９】
第２の手段によれば、シリコンウェーハの内部に形成される第１導電型領域もしくは第２導電型領域のいずれか一方は、その側面部と底面部とにシリコンエピタキシャル層が形成されている。
そして、シリコンエピタキシャル層に囲まれた領域を埋めるようにポリシリコンが形成されているので、柱状導電型領域は内部に空洞を有しないため、耐圧特性が良好であり、基板の割れの発生も抑えられ好適である。
【図面の簡単な説明】
【図１】  第１の参考形態によるパワーＭＯＳ用シリコンウェーハの作成工程を示し、（ａ）はｎ型エピタキシャル層にトレンチを形成した様子、（ｂ）は（ａ）のトレンチの側面部及び底面部にｐ型エピタキシャル層を形成した様子、（ｃ）は（ｂ）のトレンチ内部をポリシリコンで埋めた様子、（ｄ）は（ｃ）のシリコンウェーハの主表面を研磨した様子、（ｅ）は（ｄ）のシリコンウェーハ主表面にシリコン単結晶薄板を貼り合わせた様子を示す断面図である。
【図２】  本発明の第１の実施の形態で製造されるシリコンウェーハを示す断面図である。
【図３】  第２の参考形態で製造されるシリコンウェーハを示す断面図である。
【図４】  第１の参考形態で製造されるシリコンウェーハにおいて、正孔電子対が発生する様子を示す断面図である。
【図５】  （ａ）はパワーＭＯＳ構造の一例を示す断面図であり、（ｂ）は従来の方法で製造されるパワーＭＯＳ用のシリコンウェーハの断面図である。
【符号の説明】
１    ウェーハ（シリコン単結晶ウェーハ）
２    ｎ型エピタキシャル層
３    ｐ型エピタキシャル層（シリコンエピタキシャル層）
４    ポリシリコン部
４１  酸化膜
５    薄板（シリコン単結晶薄板）
６    柱状のｐ型領域（第１導電型領域）
７    柱状のｎ型領域（第２導電型領域）
１０，１１，１２  シリコンウェーハ
Ｔ    トレンチ
【図１】
0004528997.tif 000002
【図２】
0004528997.tif 000003
【図３】
0004528997.tif 000004
【図４】
0004528997.tif 000005
【図５】
0004528997.tif 000006