(57)【特許請求の範囲】
【請求項１】
基板上にゲートラインを形成する段階、
ゲート絶縁膜を介して前記ゲートラインと交差するデータラインを形成する段階、
前記ゲートラインとデータラインとの交差部に薄膜トランジスタを形成する段階、
前記基板全面に保護膜を形成した後、コンタクトホール及び画素電極が形成される領域をオープンさせるための第１フォトレジストパターンを形成する段階、
前記第１フォトレジストパターンが形成された保護膜上に透明導電膜を全面蒸着させた後、前記コンタクトホール及び画素電極が形成される領域以外に形成された透明導電膜を露出させる第２フォトレジストパターンを形成する段階、
前記第２フォトレジストパターンにより露出された透明導電膜をエッチング処理した後、前記保護膜上に残留する第１及び第２フォトレジストパターンを除去して、コンタクトホールが形成された保護膜及び画素電極を形成する段階、
を含むことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項２】
前記ゲートラインと、前記ゲート絶縁膜及び保護膜を介してゲートラインと重畳される画素電極を含んで構成されるストレージキャパシタを更に含むことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項３】
前記ゲートラインに接続されたゲートパッド下部電極、前記保護膜及びゲート絶縁膜を貫通してゲートパッド下部電極を露出させるコンタクトホール、及び前記コンタクトホールを通じてゲートパッド下部電極と接続されたゲートパッド上部電極を含んで構成されるゲートパッドを形成する段階を更に含み、
前記ゲートパッド上部電極は、ゲートパッド上に突出した形状に形成されることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項４】
前記データラインに接続されたデータパッド下部電極、前記保護膜を貫通してデータパッド下部電極を露出させるコンタクトホール、及び前記コンタクトホールを通じてデータパッド下部電極と接続されたデータパッド上部電極を含むデータパッドを形成する段階を更に含み、
前記データパッド上部電極は、データパッド上に突出した形状に形成されることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項５】
前記第１フォトレジストパターンを形成する段階は、
前記ゲート絶縁膜上に保護膜を全面形成する段階、
前記保護膜上にフォトレジストを全面形成した後、マスクを用いるフォトリソグラフィ工程を通じてコンタクトホールが形成される保護膜領域のフォトレジストをオープンさせる段階、
前記マスクを用いるフォトリソグラフィ工程を通じて画素電極が形成される保護膜領域のフォトレジストを一部エッチングする段階、
前記フォトレジストをアッシングして、前記画素電極が形成される保護膜領域に一部エッチングされたフォトレジストを除去する段階、
を含むことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項６】
前記第２フォトレジストパターンを形成する段階は、
前記第１フォトレジストパターンが形成された保護膜上に透明導電膜を形成した後、前記保護膜上にフォトレジストを全面形成する段階、
前記フォトレジストをアッシングして、コンタクトホール及び画素電極が形成される保護膜領域以外に形成された透明導電膜を露出させる段階、
を含むことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項７】
前記保護膜上にフォトレジストを全面形成した後、前記第２フォトレジストパターンによって覆われている透明導電膜をポリ（ｐｏｌｙ）化するために熱処理を施す段階を更に含むことを特徴とする請求項６に記載の薄膜トランジスタ基板の製造方法。
【請求項８】
前記保護膜上にコンタクトホールを形成する段階は、
前記保護膜を貫通してドレイン電極を露出させる第１コンタクトホールを形成する段階、
前記保護膜及びゲート絶縁膜を貫通してゲートパッド下部電極を露出させる段階、
前記保護膜を貫通してドレインパッド下部電極を露出させる段階、
を含むことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項９】
基板上にゲートライン、前記ゲートラインに接続されたゲート電極及びゲートパッド下部電極を含む第１導電性パターンを形成する段階、
前記基板を覆うゲート絶縁膜上にチャンネルを形成するための半導体パターンと、データライン、前記データラインに接続されたソース電極、チャンネルを介してソース電極と対向するドレイン電極及びデータパッド下部電極を含む第２導電性パターンを形成する段階、
前記基板全面に保護膜を形成した後、コンタクトホール及び画素電極が形成される保護膜領域をオープン及び露出させるための第１フォトレジストパターンを形成する段階、
前記第１フォトレジストパターンが形成された保護膜上に透明導電膜を全面蒸着させた後、前記保護膜領域以外に形成された透明導電膜を露出させるための第２フォトレジストパターンを形成する段階、
前記第２フォトレジストパターンにより露出された透明導電膜を除去した後、保護膜上に残留する第１及び第２フォトレジストパターンを除去して、コンタクトホールが形成された保護膜、画素電極、ゲートパッド上部電極及びデータパッド上部電極を含む第３導電性パターンを形成する段階、
を含むことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項１０】
前記第１導電性パターンを形成する段階は、
基板上にゲート金属層を全面蒸着させる段階、
前記ゲート金属層上にフォトレジストを形成した後、第１マスクを用いるフォトリソグラフィ工程を通じてゲート金属層を露出させるフォトレジストパターンを形成する段階、
前記フォトレジストパターンにより露出されたゲート金属層をエッチングする段階、
前記エッチングされたゲート金属層上に残留するフォトレジストパターンをストリップ工程を通じて除去する段階、
を含むことを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
【請求項１１】
前記第２導電性パターンを形成する段階は、
前記第１導電性パターンが形成された基板上に、ゲート絶縁膜、チャンネルを形成する活性層とオーミック接触層に構成された半導体パターン及びデータ金属層を順次形成する段階、
前記データ金属層上にフォトレジストを全面形成した後、第２マスクを用いるフォトリソグラフィ工程を通じてチャンネル領域が部分エッチングされたフォトレジストパターンを形成する段階、
前記部分エッチングされたフォトレジストパターンにより露出されたデータ金属層、オーミック接触層及び活性層を順次エッチングする段階、
前記エッチングされたデータ金属層上に残留するフォトレジストパターンをストリップ工程を通じて除去する段階、
を含むことを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
【請求項１２】
前記保護膜上に第１フォトレジストパターンを形成する段階は、
前記第２導電性パターンが形成されたゲート絶縁膜上に保護膜を全面形成する段階、
前記保護膜上にフォトレジストを全面形成した後、第３マスクを用いるフォトリソグラフィ工程を通じてコンタクトホール及び画素電極が形成される保護膜領域のフォトレジストをオープン及び一部エッチングする段階、
前記フォトレジストをアッシングして、前記画素電極が形成される保護膜領域に一部エッチングされたフォトレジストを除去する段階、
を含むことを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
【請求項１３】
前記保護膜上にコンタクトホールを形成する段階は、
前記保護膜を貫通して薄膜トランジスタのドレイン電極を露出させる第１コンタクトホールを形成する段階、
前記保護膜及びゲート絶縁膜を貫通してゲートパッド下部電極を露出させる第２コンタクトホールを形成する段階、
前記保護膜を貫通してデータパッド下部電極を露出させる第３コンタクトホールを形成する段階、
を含むことを特徴とする請求項１２に記載の薄膜トランジスタ基板の製造方法。
【請求項１４】
前記第２フォトレジストパターンを形成する段階は、
前記第１フォトレジストパターンが形成された保護膜上に透明導電膜を全面形成する段階、
前記透明導電膜が形成された保護膜上にフォトレジストを全面形成する段階、
前記フォトレジストをアッシングして、コンタクトホール及び画素電極が形成される保護膜領域以外に形成された透明導電膜を露出させる段階、
を含むことを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
【請求項１５】
前記保護膜上にフォトレジストを全面形成した後、前記第２フォトレジストパターンによって覆われている透明導電膜をポリ（ｐｏｌｙ）化するために熱処理を施す段階を更に含むことを特徴とする請求項１２に記載の薄膜トランジスタ基板の製造方法。
【請求項１６】
前記保護膜及び第３導電性パターンを形成する段階は、
前記第２フォトレジストパターンにより露出された透明導電膜を除去する段階、
前記第１及び第２フォトレジストパターンを除去して、保護膜上にコンタクトホールを形成する段階、
前記コンタクトホールが形成された保護膜上に、画素電極、ゲートパッド上部電極及びデータパッド上部電極を形成する段階、
を含むことを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
【請求項１７】
前記保護膜上にコンタクトホールを形成する段階は、
前記保護膜を貫通して、薄膜トランジスタのドレイン電極と画素電極とを接触させる第１コンタクトホールを形成する段階、
前記保護膜及びゲート絶縁膜を貫通して、ゲートパッド下部電極とゲートパッド上部電極とを接触させる第２コンタクトホールを形成する段階、
前記保護膜を貫通して、データパッド下部電極とデータパッド上部電極とを接触させる第３コンタクトホールを形成する段階、
を含むことを特徴とする請求項１６に記載の薄膜トランジスタ基板の製造方法。
【請求項１８】
前記ゲートパッド上部電極はゲートパッドの上部に突出した形態に形成され、前記データパッド上部電極はデータパッドの上部に突出した形態に形成されることを特徴とする請求項１６に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ基板の製造方法に関し、特に、３マスク工程を通じて良好なパターンデザインを形成すると共に、段差を除去することのできる薄膜トランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、電界を用いて液晶の光透過率を調節することにより画像を示す。このような液晶表示装置は、上下部基板に対向して配置された画素電極と共通電極との間に形成される電界により液晶を駆動する。
【０００３】
液晶表示装置は、互いに対向して合着した薄膜トランジスタ基板及びカラーフィルター基板、両基板の間でセルギャップを一定に維持するためのスぺーサー及びそのセルギャップに満たされた液晶を備える。
【０００４】
薄膜トランジスタ基板は、複数の信号配線及び薄膜トランジスタと、それらの上に液晶配向のために塗布された配向膜を含んで構成される。カラーフィルターアレイ基板は、カラー具現のためのカラーフィルター、光漏れを防ぐためのブラックマトリクス及びそれらの上に液晶配向のために塗布された配向膜を含んで構成される。
【０００５】
このような液晶表示装置において、薄膜トランジスタアレイ基板は、半導体工程を含むと共に、複数のマスク工程を必要とすることによって、製造工程が複雑になり、液晶パネルの製造単価の上昇の主な原因となっている。
【０００６】
前述のような問題点を解決するため、薄膜トランジスタ基板はマスク工程数を減らす方向に発展しつつある。これは、１つのマスク工程が薄膜蒸着工程、洗浄工程、フォトリソグラフィ工程、エッチング工程、フォトレジスト剥離工程、検査工程等のような多くの工程を含んでいるためである。
【０００７】
従って、最近は薄膜トランジスタ基板の標準マスク工程であった５マスクまたは４マスク工程から１つのマスク工程を減らすことのできるリフトオフ方式、またはバッシレス（ｐａｓｓｉｌｅｓｓ）方式を用いる３マスク工程が注目を浴びている。
【０００８】
まず、図１及び図２を参照して、従来の３マスク工程を通じて製作された薄膜トランジスタ基板の構造及び動作を説明する。
【０００９】
図１及び図２を参照すると、従来の３マスク工程を通じて製作された薄膜トランジスタ基板は、基板１０上に形成されたゲートライン２０、ゲート絶縁膜２５を介してゲートライン２０と交差して画素領域６１を定義するデータライン３０、その交差部毎に形成された薄膜トランジスタ４０、薄膜トランジスタ４０に接続され、画素領域６１に形成された画素電極６０、ゲートライン２０とストレージ電極６５の重畳部に形成されたストレージキャパシタ７０、ゲートライン２０と接続されたゲートパッド８０及びデータライン３０と接続されたデータパッド９０を備える。
【００１０】
ここで、薄膜トランジスタ４０は、ゲートライン２０のゲート信号に応じてデータライン３０の画素信号を画素電極６０に充電させる役割を行うものとして、ゲートライン２０に接続されたゲート電極２２、データライン３０に接続されたソース電極３２、チャンネルを介してソース電極３２と対向すると共に、画素電極６０と側面接続されたドレイン電極３３を備える。
【００１１】
ここで、薄膜トランジスタ４０は、ゲート絶縁膜２５を介してゲート電極２２と重畳して形成され、ソース電極３２とドレイン電極３３との間にチャンネルを形成する活性層３４及びソース電極３２及びドレイン電極３３とのオーミック接触のために、チャンネル部を除いた活性層３４上に形成されたオーミック接触層３５を更に備える。
【００１２】
この際、活性層３４及びオーミック接触層３５は、データライン３０、データパッド下部電極９１及びストレージ電極６５とも重畳して形成される。
【００１３】
保護膜５０は、ゲート絶縁膜２５上に形成された薄膜トランジスタ４０を覆うと共に、チャンネルを形成する活性層３４を後続工程の際に発生する湿気やスクラッチ（ｓｃｒａｔｃｈ）から保護する役割を担う。
【００１４】
画素電極６０は、ゲートライン２０とデータライン３０とが交差して定義された画素領域６１の画素ホール６２に形成され、薄膜トランジスタ４０のドレイン電極３３と側面接触された状態で保護膜５０と境界を成して形成される。
【００１５】
更に具体的に説明すると、画素電極６０は、保護膜５０及びゲート絶縁膜２５を貫通する画素ホール６２の形成の際に部分エッチングされたドレイン電極３３と側面接続され、エッチングされたドレイン電極３３により露出された活性層３４の一部と重畳するか、またはゲート絶縁膜２５と側面接触した状態で形成される。
【００１６】
この際、薄膜トランジスタ４０を通じて画素信号が供給された画素電極６０と、基準電圧が供給された共通電極（未図示）との間には電界が形成される。
【００１７】
従って、画素電極６０と共通電極との間に形成された電界は、薄膜トランジスタ基板とカラーフィルター基板との間に充填された液晶分子を誘電異方性により回転させ、液晶分子の回転程度に従って画素領域６１を透過する光透過率を変化させることにより階調を具現する。
【００１８】
ストレージキャパシタ７０は、ゲートライン２０と、ゲートライン２０とゲート絶縁膜２５、活性層３４及びオーミック接触層３５を介して重畳されるストレージ電極６５を含んで構成される。ここで、ストレージ電極６５の側面には、画素ホール内で保護膜５０と境界を成して形成された画素電極６０が接続されている。このようなストレージキャパシタ７０は、画素電極６０に充電された画素信号が次の画素信号が充電されるまで安定的に維持させる。
【００１９】
ゲートパッド８０は、ゲートドライバ（未図示）と接続され、ゲートライン２０にゲート信号を供給する。このようなゲートパッド８０は、ゲートライン２０から延長されるゲートパッド下部電極８１と、ゲート絶縁膜２５及び保護膜５０を貫通する第１コンタクトホール５１の内面を通じてゲートパッド下部電極８１と接続されたゲートパッド上部電極８２に構成される。
【００２０】
データパッド９０は、データドライバ（未図示）と接続され、データライン３０にデータ信号を供給する。このようなデータパッド９０は、データライン３０から延長されるデータパッド下部電極９１と、保護膜５０を貫通する第２コンタクトホール５２の内面を通じてデータパッド下部電極９１と接続されたデータパッド上部電極９２に構成される
【００２１】
この際、データパッド上部電極９２は、第２コンタクトホール５２の形成の際、データパッド下部電極９１を構成するオーミック接触層３５及び活性層３４がエッチングされることにより、ゲート絶縁膜２５と接触されるか、残存する活性層３４と接触される。
【００２２】
以下、添付図面を参照して、従来の３マスク工程を通じる薄膜トランジスタ基板の製造方法について詳細に説明する。
【００２３】
まず、図３Ａに示すように、第１マスク工程を通じて、下部基板１０上にゲートライン２０、ゲート電極２２及びゲートパッド下部電極８１を含む第１導電性パターンを形成する。  
【００２４】
これを具体的に説明すると、下部基板１０上にスパッタリング方法等の蒸着方法を通じてゲート金属層を形成する。
【００２５】
次いで、ゲート金属層上にフォトレジストを全面塗布した後、第１マスクを用いるフォトリソグラフィ工程を施すことにより、下部基板１０上にゲートライン２０、ゲートライン２０に接続したゲート電極２２及びゲートパッド下部電極８１を含む第１導電性パターンを形成する。
【００２６】
前述のように、下部基板１０上に第１導電性パターンを形成した後、第２マスク工程を通じて、ゲート絶縁膜２５上にチャンネルを形成する半導体パターン及び第２導電性パターンを形成する。
【００２７】
これを具体的に説明すると、図３Ｂに示すように、第１導電性パターンが形成された下部基板１０上に、ＰＥＣＶＤ、スパッタリング等の蒸着方法を通じて、ゲート絶縁膜２５、非晶質シリコン層３４ａ、ｎ＋非晶質シリコン層３５ａ及びデータ金属層３０ａを順次形成する。
【００２８】
ここで、データ金属層３０ａを形成する金属としては、後続工程において保護膜５０のエッチングの際に露出された部分が共にエッチングされ得る金属、例えば、ドライエッチングされ得るＭｏ系列、Ｃｕ系列、Ａｌ系列、Ｃｒ系列等が用いられる。
【００２９】
次いで、データ金属層３０ａ上にフォトレジストを全面塗布した後、回折露光マスクである第２マスクを用いるフォトリソグラフィ工程を施すことにより、図３Ｃに示すように、データ金属層３０ａ上に段差を有するフォトレジストパターン（ＰＲ）を形成する。
【００３０】
この際、第２マスクとしては、薄膜トランジスタ４０のチャンネル領域に回折露光部が対応される回折露光マスク（Ｈａｌｆ  Ｔｏｎｅ  Ｍａｓｋ）を用いることにより、チャンネル領域に形成されたフォトレジストパターンは他の領域に形成されたフォトレジストパターンより低い高さで形成される。
【００３１】
前述のように、データ金属層３０ａ上に偏差を有するフォトレジストパターンを形成した後、図３Ｄに示すように、フォトレジストパターンにより露出されたデータ金属層３０ａをウェットエッチングを通じて除去する。
【００３２】
次いで、データ金属層３０ａがウェットエッチングを通じて除去されることによって、露出されたｎ＋非晶質シリコン層３５ａ及び非晶質シリコン層３４ａをドライエッチングを通じて順次除去する。
【００３３】
前述のように、ｎ＋非晶質シリコン層３５ａ及び非晶質シリコン層３４ａを順次除去した後、図３Ｅに示すように、酸素（Ｏ２）プラズマを用いるアッシング工程を通じてフォトレジストパターンを除去することにより、チャンネル領域に形成されたデータ金属層３０ａを露出させる。
【００３４】
この際、酸素プラズマを用いるアッシング工程により、回折露光マスクの遮断部に対応するフォトレジストパターンも除去されることによって、遮断領域に形成されたデータ金属層３０ａも露出される。
【００３５】
次いで、チャンネル領域及び遮断領域に露出されたデータ金属層３０ａをドライエッチングを通じて除去することにより、図３Ｆに示すように、データライン３０、データライン３０に接続したソース電極３２、ソース電極３２と分離されて相互対向するドレイン電極３３、データパッド下部電極９１及びストレージ電極６５を形成する。
【００３６】
このとき、ストレージ電極６５は、ゲート絶縁膜２５及び半導体パターンを介してゲートライン２０を重畳して形成され、ソース電極３２とドレイン電極３３が分離されることによってチャンネル領域に形成されたｎ＋非晶質シリコン層３５ａがオープンされる。
【００３７】
前述のように、チャンネル領域にオープンされたｎ＋非晶質シリコン層３５ａをドライエッチングを通じて除去することにより、図３Ｇに示すように、薄膜トランジスタ４０のチャンネルを形成するオーミック接触層３５及び活性層３４を順次形成する。
【００３８】
次いで、ゲート絶縁膜２５上に残留するフォトレジストパターンを除去することにより、図３Ｈに示すように、ゲート絶縁膜２５上に残留するフォトレジストパターンを除去することによりチャンネルを形成する活性層３４及びオーミック接触層３５に構成された半導体パターンと、データライン３０、データライン３０に接続されたソース電極３２及びチャンネルを介してソース電極３２と対応するドレイン電極３３、ストレージ電極６５及びデータパッド下部電極９１に構成された第２導電性パターンを形成する。
【００３９】
前述のように、ゲート絶縁膜２５上に半導体パターン及び第２導電性パターンを形成した後、第３マスクを用いるリフトオフ工程を通じて、ゲート絶縁膜２５上に保護膜５０及び第３導電性パターンを形成する。
【００４０】
これを具体的に説明すると、半導体パターン及び第２導電性パターンが形成されたゲート絶縁膜２５上に保護膜５０を全面蒸着させた後、第３マスクを用いるフォトリソグラフィ工程を施すことにより、図３Ｉに示すように、保護膜５０上に第１及び第２コンタクトホール５１、５２と画素ホール６２を形成させるためのフォトレジストパターンを形成する。
【００４１】
前述のように、保護膜５０上にフォトレジストパターンを形成した後、図３Ｊに示すように、フォトレジストパターンにより露出された保護膜５０及びゲート絶縁膜２５をドライエッチングを通じて順次除去することにより、第１及び第２コンタクトホール５１、５２と画素電極が蒸着される画素ホールを形成する。
【００４２】
このとき、第１コンタクトホール５１は、保護膜５０及びゲート絶縁膜２５を貫通してゲートパッド下部電極８１を露出させ、第２コンタクトホール５３は、保護膜２５を貫通してデータパッド下部電極９１を露出させる。
【００４３】
そして、画素ホール６２は、画素領域６０に形成された保護膜５０及びゲート絶縁膜２５を貫通して下部基板１０を露出させる。画素ホールを形成させるためのドライエッチングが施される際、露出されたドレイン電極３３の側面がエッチングされることにより、ドレイン電極３３に重畳されたオーミック接触層３５及び活性層３４も順次エッチングされる。
【００４４】
前述のように、保護膜５０上にフォトレジストパターンを用いて第１及び第２コンタクトホール５１、５２と画素ホール６２を形成した後、図３Ｋに示すように、スパッタリング方式等を用いてフォトレジストパターンが形成された下部基板１０上に透明導電膜６０ａを全面蒸着させる。
【００４５】
このとき、保護膜５０上に形成された透明導電膜６０ａと画素ホール６２に形成される透明導電膜６０ｂとの間にはアンダーカット領域（Ａ）が発生する。
【００４６】
次いで、アンダーカット領域（Ａ）を用いるエッチング工程を通じて、保護膜５０上に形成されたフォトレジストパターンを除去した後、リフトオフ工程を通じて、フォトレジストパターン上に形成された透明導電膜６０ａを除去することにより、図３Ｌに示すように、画素電極６０、ゲートパッド上部電極８２、データパッド上部電極９２を含む第３導電性パターンを形成する。
【００４７】
このとき、画素電極６０は、画素ホール６２内で保護膜５０と境界を成して形成され、ドレイン電極３３の側面に接続される。   
【００４８】
そして、ゲートパッド上部電極８２は、第１コンタクトホール５１内でパターニングされた保護膜５０及びゲート絶縁膜２５と側面境界を成してゲートパッド下部電極８１と接続される。
【００４９】
また、データパッド上部電極９２は、第２コンタクトホール５２内で保護膜５０と境界を成してデータパッド下部電極９１と側面接続される。
【００５０】
前述のような従来の第３マスクを用いるリフトオフ工程を通じて薄膜トランジスタ基板を製造する場合、図４に示すように、保護膜５０上に形成された透明導電膜６０ａと、画素ホールに形成される透明導電膜６０ｂとが相互短絡されることにより、アンダーカットが発生されない領域（Ｂ）が形成されるという問題点があった。   
【００５１】
また、保護膜５０上に形成された透明導電膜６０ａと画素ホールに形成された透明導電膜６０ｂとが相互短絡した状態で異物質が引き入られた場合、図５に示すように、フォトレジストパターンをストリップするためのエッチング液が異物質が引き入られた経路に従って浸透することにより、画素ホールに形成された透明導電膜６０ｂの一部が流失されてしまう領域（Ｃ）が発生されるという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００５２】
従って、本発明の目的は、３マスク工程を通じて良好なパターンデザイン及び段差を除去することのできる薄膜トランジスタ基板の製造方法を提供することにある。
【課題を解決するための手段】
【００５３】
前記目的の達成のため、本発明に係る薄膜トランジスタ基板の製造方法は、基板上にゲートラインを形成する段階、ゲート絶縁膜を介してゲートラインと交差するデータラインを形成する段階、ゲートラインとデータラインとの交差部に薄膜トランジスタを形成する段階、薄膜トランジスタが形成されたゲート絶縁膜を覆う保護膜上にコンタクトホール及び画素電極が形成される領域をオープンさせるための第１フォトレジストパターンを形成する段階、第１フォトレジストパターンが形成された保護膜上に透明導電膜を全面蒸着させた後、保護膜の中でコンタクトホール及び画素電極が形成される領域以外に形成された透明導電膜を露出させる第２フォトレジストパターンを形成する段階、第２フォトレジストパターンにより露出された透明導電膜をエッチング処理した後、保護膜上に残留する第１及び第２フォトレジストパターンを除去して、保護膜上にコンタクトホール及び画素電極を形成する段階を含むことを特徴とする。
【００５４】
また、本発明に係る薄膜トランジスタ基板の製造方法は、基板上にゲートライン、ゲートラインに接続されたゲート電極及びゲートパッド下部電極を含む第１導電性パターンを形成する段階、基板を覆うゲート絶縁膜上にチャンネルを形成するための半導体パターンと、データライン、データラインに接続されたソース電極、チャンネルを介してソース電極と対向するドレイン電極及びデータパッド下部電極を含む第２導電性パターンを形成する段階、ゲート絶縁膜上に保護膜を形成した後、保護膜の中でコンタクトホール及び画素電極が形成される領域をオープン及び露出させるための第１フォトレジストパターンを形成する段階、第１フォトレジストパターンが形成された保護膜上に透明導電膜を全面蒸着させた後、保護膜の中でコンタクトホール及び画素電極が形成される領域の以外に形成された透明導電膜を露出させる第２フォトレジストパターンを形成する段階、第２フォトレジストパターンにより露出された透明導電膜を除去した後、保護膜上に残留する第１及び第２フォトレジストパターンを除去して、コンタクトホールが形成された保護膜、画素電極、ゲートパッド上部電極及びデータパッド上部電極を含む第３導電性パターンを形成する段階を含むことを特徴とする。
【発明の効果】
【００５５】
前述のように、本発明に係る薄膜トランジスタ基板の製造方法は、３マスク工程を通じて良好なパターンデザインを形成すると共に、段差を除去することができるという効果を提供する。
【発明を実施するための最良の形態】
【００５６】
以下、添付図面を参照して、本発明に係る好ましい実施の形態について説明する。 
【００５７】
まず、図６及び図７を参照して、本発明に係る薄膜トランジスタ基板の構造及び動作について説明する。 
【００５８】
図６及び図７を参照すると、本発明に係る薄膜トランジスタ基板は、下部基板１１０上に形成されたゲートライン１２０、ゲート絶縁膜１２５を介してゲートライン１２０と交差するデータライン１３０、ゲートライン１２０及びデータライン１３０の交差部毎に形成された薄膜トランジスタ１４０、ゲート絶縁膜１２５上に形成された薄膜トランジスタを覆う保護膜１５０、保護膜１５０を貫通して薄膜トランジスタ１４０に接続される画素電極１６０及びゲートライン１２０と画素電極１６０の重畳部に形成されたストレージキャパシタ１７０を含む。
【００５９】
そして、本発明に係る薄膜トランジスタ１４０は、ゲートライン１２０に接続されたゲートパッド１８０と、データライン１３０に接続されたデータパッド１９０とを更に備える。
【００６０】
ここで、ゲートライン１２０は、ゲートパッド１８０に接続されるゲートドライバ（未図示）から供給されるゲート信号を薄膜トランジスタ１４０を構成するゲート電極１２２に伝達する。
【００６１】
データライン１３０は、データパッド１９０に接続されるデータドライバ（未図示）から供給されるデータ信号を、ゲート電極１２２のオン/オフに連動して薄膜トランジスタ１４０を構成するソース電極１３２及びドレイン電極１３３に伝達する役割を担う。  
【００６２】
薄膜トランジスタ１４０は、ゲートライン１２０のゲート信号に応じてデータライン１３０の画素信号を画素電極１６０に充電させる役割を担うものとして、ゲートライン１２０に接続されたゲート電極１２２、データライン１３０に接続されたソース電極１３２、チャンネルを介してソース電極１３２と対向すると共に、保護膜１５０を貫通する第１コンタクトホール１５１を通じて画素電極１６０に接続されたドレイン電極１３３を備える。
【００６３】
このとき、薄膜トランジスタ１４０は、ゲート絶縁膜１２５を介してゲート電極１２２と相互重畳されるように形成され、ソース電極１３２とドレイン電極１３３の間にチャンネルを形成する活性層１３４と、ソース電極１３２及びドレイン電極１３３とのオーミック接触のために、チャンネルを除いた活性層１３４上に形成されたオーミック接触層１３５とを更に備える。
【００６４】
活性層１３４及びオーミック接触層１３５は、データライン１３０及びデータパッド下部電極１９１とも重畳して形成される。
【００６５】
保護膜１５０は、ゲート絶縁膜１２５上に形成された薄膜トランジスタ１４０を覆うと共に、チャンネルを形成する活性層１３４及び画素領域１６１を後続工程の際に発生する湿気やスクラッチから保護する役割を担う。
【００６６】
ここで、保護膜１５０は、窒化シリコン等の無機絶縁物質、アクリル系有機化合物、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔａｎｅ）またはＰＦＣＢ（ｐｅｒｆｌｕｏｒｏｃｌｏｂｕｔａｎｅ）等の有機絶縁物質を用いるスパッタリングまたはＰＥＣＶＤ方式によりゲート絶縁膜１２５上に蒸着される。
【００６７】
このとき、保護膜１５０には、マスクを用いるフォトリソグラフィ工程を通じて第１ないし第３コンタクトホール１５１、１５２、１５３が形成される。ここで、第１コンタクトホール１５１は保護膜１５０を貫通してドレイン電極１３３を露出させ、第２コンタクトホール１５２は保護膜１５０及びゲート絶縁膜１２５を貫通してゲートパッド下部電極１８１を露出させ、第３コンタクトホール１５３は保護膜１５０を貫通してデータパッド下部電極１９１を露出させる。
【００６８】
画素電極１６０は、保護膜１５０を貫通する第１コンタクトホール１５１を通じて薄膜トランジスタ１４０のドレイン電極１３３と接続され、画素領域１６１の画素ホール１６２に形成される。このとき、薄膜トランジスタ１４０を通じて画素信号が供給された画素電極１６０と、基準電圧が供給された共通電極（未図示）との間には電界が形成される。
【００６９】
従って、画素電極１６０と共通電極との間に形成された電界により基板の間に充填された液晶分子が誘電異方性により回転するようになり、液晶分子の回転程度に従って画素領域１６１を透過する光透過率が変化されることによって階調を具現する。
【００７０】
ストレージキャパシタ１７０は、ゲートライン１２０と画素電極１６０がゲート絶縁膜１２５及び保護膜１５０を介して相互重畳された形状に構成されている。このようなストレージキャパシタ１７０は、画素電極１６０に充電された画素信号が次の画素信号が充電されるまで安定的に維持させる。
【００７１】
ゲートパッド１８０は、ゲートドライバ（未図示）と接続され、ゲートライン１２０にゲート信号を供給する。
【００７２】
このようなゲートパッド１８０は、ゲートライン１２０から延長されるゲートパッド下部電極１８１、ゲート絶縁膜１２５及び保護膜１５０を貫通する第２コンタクトホール１５２及び第２コンタクトホール１５２を通じてゲートパッド下部電極１８１と接続されたゲートパッド上部電極１８２を含んで構成される。
【００７３】
このとき、ゲートパッド上部電極１８２は、第２コンタクトホール１５２の内部及びゲートパッド１８０上に突出した形状に形成されることにより、ゲートパッド１８０上に実装される所定の駆動回路と良好な電気的接触を施すことができる。
【００７４】
データパッド１９０は、データドライバ（未図示）と接続され、データライン１３０にデータ信号を供給する。     
【００７５】
このようなデータパッド１９０は、データラインから延長されゲート絶縁膜１２５上に形成されたデータパッド下部電極１９１と、保護膜１５０を貫通する第３コンタクトホール１５３及び第３コンタクトホール１５３を通じてデータパッド下部電極１９１と接続されたデータパッド上部電極１９２を含んで構成される。  
【００７６】
このとき、データパッド上部電極１９２は、第３コンタクトホール１５３の内部及びデータパッド１９０上に突出した形状に形成されることにより、データパッド１９０上に実装される所定の駆動回路と良好な電気的接触を施すことができる。
【００７７】
以下、添付図面を参照して、本発明に係る薄膜トランジスタ基板の製造方法について詳細に説明する。  
【００７８】
まず、図８Ａ及び図８Ｂを参照して、本発明に係る薄膜トランジスタ基板の第１導電性パターンを形成する過程について説明する。 
【００７９】
図８Ａ及び図８Ｂを参照すると、第１マスク工程を用いて下部基板１１０上にゲートライン１２０、ゲート電極１２２及びゲートパッド下部電極１８１を含む第１導電性パターンを形成する。
【００８０】
これを具体的に説明すると、図９Ａに示すように、下部基板１１０上にスパッタリング等の蒸着方法を通じてゲート金属層１２０ａを形成する。ここで、ゲート金属層１２０ａとしては、アルミニウム（Ａｌ）系金属、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン等が使用される。
【００８１】
このとき、第１導電性パターンを形成するゲート金属層１２０ａが低抵抗配線であるアルミニウム（Ａｌ）系金属から形成された場合、第３導電性パターンを形成する透明導電膜（ＩＴＯ）との接触抵抗を向上させるため、ＡｌＮｄ/Ｍｏ等のように２重構造に形成されることもある。
【００８２】
次いで、ゲート金属層１２０ａにフォトレジストを塗布した後、第１マスク２００を用いるフォトリソグラフィ工程を行うことにより、図９Ｂに示すように、ゲート金属層１２０ａ上に所定のフォトレジストパターン２５０ａを形成する。
【００８３】
このとき、フォトレジストパターン２５０ａにより露出されたゲート金属層１２０ａに対してウェットエッチングを施すことにより、図９Ｃに示すように、下部基板１１０上にゲートライン１２０、ゲートライン１２０に接続されたゲート電極１２２及びゲートパッド下部電極１８１を含む第１導電性パターンを形成する。
【００８４】
前述のように、下部基板１１０上に第１導電性パターンを形成した後、図１０Ａ及び図１０Ｂに示すように、第２マスク工程を通じて第１導電性パターンが形成された下部基板１１０上にチャンネルを形成する活性層及びオーミック接触層に構成された半導体パターンと第２導電性パターンとを形成する。  
【００８５】
図１０Ａ及び図１０Ｂを参照すると、第１導電性パターンが形成された下部基板１１０上にゲート絶縁膜１２５を塗布した後、第２マスクを用いるフォトリソグラフィ工程を通じてチャンネルを形成する活性層１３４及びオーミック接触層１３５に構成された半導体パターン、データライン１３０、データライン１３０に接続されたソース電極１３２、チャンネルを介してソース電極１３２と対向するドレイン電極１３３及びデータパッド下部電極１９１を含む第２導電性パターンを形成する。  
【００８６】
これを具体的に説明すると、図１１Ａに示すように、第１導電性パターンが形成された下部基板１１０上に、ＰＥＣＶＤ、スパッタリング等の蒸着方法を通じてゲート絶縁膜１２５を全面蒸着させる。
【００８７】
ここで、ゲート絶縁膜１２５は、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）等の無機絶縁物質に構成される。
【００８８】
次いで、図１１Ｂに示すように、ゲート絶縁膜１２５上に、ＰＥＣＶＤ、スパッタリング等の蒸着方法を通じて、非晶質シリコン層１３４ａ、ｎ＋非晶質シリコン層１３５ａ及びデータ金属層１３０ａを順次蒸着させる。
【００８９】
ここで、データ金属層１３０ａは、モリブデン（Ｍｏ）、ティタニウム、タンタリウム及びモリブデン合金等により形成され、次いで、データ金属層１３０ａ上にフォトレジストを全面塗布した後、回折露光マスクである第３マスク３００を用いるフォトリソグラフィ工程を施すことにより、図１１Ｃに示すように、データ金属層１３０ａ上に段差を有するフォトレジストパターン３５０ａ、３５０ｂ、３５０ｃを形成する。
【００９０】
ここで、第３マスク３００は、薄膜トランジスタ１４０のチャンネルが形成される領域に対応して回折露光部（または半透過部）が形成された回折露光マスクである。
【００９１】
従って、フォトレジストパターン３５０ａのうち薄膜トランジスタ１４０のチャンネル領域に形成された部分は、データライン１３０が形成される領域に形成されたフォトレジストパターン３５０ｂまたはデータパッド下部電極１９１が形成される領域に形成されたフォトレジストパターン３５０ｃより低い高さで形成される。
【００９２】
前述のように、データ金属層１３０ａ上に段差が形成されたフォトレジストパターン３５０ａ、３５０ｂ、３５０ｃを形成した後、図１１Ｄに示すように、フォトレジストパターン３５０ａ、３５０ｂ、３５０ｃにより露出されたデータ金属層１３０ａをウェットエッチングを通じて除去する。
【００９３】
次いで、酸素（Ｏ２）プラズマを用いるアッシング工程を通じてフォトレジストパターン３５０ａのうちチャンネル領域を覆っている部分を除去することにより、図１１Ｅに示すように、薄膜トランジスタ１４０のチャンネル領域に形成されたデータ金属層１３０ａを露出させる。 
【００９４】
このとき、酸素（Ｏ２）プラズマを用いるアッシング工程によりデータライン１３０が形成される領域及びデータパッド下部電極１９１が形成される領域を覆っているフォトレジストパターン３５０ｂ、３５０ｃの一部も除去される。
【００９５】
次いで、アッシングされたフォトレジストパターン３５０ａ、３５０ｂ、３５０ｃにより露出されたデータ金属層１３０ａをドライエッチングを通じて除去することにより、図１１Ｆに示すように、データ金属層１３０ａをソース電極１３２とドレイン電極１３３に分離すると共に、チャンネル領域に形成されたｎ＋非晶質シリコン層１３５ａをオープンさせる。このとき、データパッド下部電極１９１が更に形成される。
【００９６】
前述のように、オープンされたｎ＋非晶質シリコン層１３５ａをドライエッチングを通じて除去して非晶質シリコン層１３４ａをオープンさせることにより、図１１Ｇに示すように、ソース電極１３２とドレイン電極１３３との間にチャンネルを設定するオーミック接触層１３５及び活性層１３４を形成する。
【００９７】
次いで、ストリップ工程を通じて残留するフォトレジストパターン３５０ａ、３５０ｂ、３５０ｃを除去することにより、図１１Ｈに示すように、薄膜トランジスタ１４０のチャンネルを形成する半導体パターンと、データライン１３０、データライン１３０に接続されたソース電極１３２、チャンネルを介してソース電極１３２と対向するドレイン電極１３３及びデータパッド下部電極１９１を含む第２導電性パターンを形成する。
【００９８】
前述のように、第２導電性パターンを形成した後、図１２Ａ及び図１２Ｂに示すように、第３マスク工程を通じて複数のコンタクトホールが形成された保護膜上に第３導電性パターンを形成する。  
【００９９】
図１２Ａ及び図１２Ｂを参照すると、第２導電性パターンが形成されたゲート絶縁膜１２５上に、第３マスクを用いるフォトリソグラフィ工程を通じて第１ないし第３コンタクトホール１５１、１５２、１５３が形成された保護膜１５０と、保護膜１５０上に形成された画素電極１６０、ゲートパッド上部電極１８２及びデータパッド上部電極１９２を含む第３導電性パターンを形成する。  
【０１００】
これを具体的に説明すると、図１３Ａに示すように、第２導電性パターンが形成されたゲート絶縁膜１２５上に保護膜１５０を全面蒸着させる。
【０１０１】
次いで、保護膜１５０上に第１フォトレジスト５００を全面蒸着させた後、回折露光マスクである第３マスク４００を用いるフォトリソグラフィ工程を施すことにより、図１３Ｂに示すように、保護膜１５０上に段差を有するフォトレジストパターン５５０を形成する。
【０１０２】
ここで、第３マスク４００は、画素電極１６０が形成される領域には回折露光部４１０（または半透過部）を、コンタクトホール１５１、１５２、１５３が形成される領域には透過部４２０を、その外の領域には遮断部を有した回折露光マスクである。
【０１０３】
従って、第３マスク４００を用いて第１フォトレジスト５００に対してフォトリソグラフィ工程が施されることにより、保護膜１５０上にコンタクトホール１５１、１５２、１５３を形成させるためのオープンホール５５０ａ、第３導電性パターンが形成される領域に形成されたフォトレジストパターン５５０ｂ及びその外の領域に形成されたフォトレジストパターン５５０ｃから構成されたフォトレジストパターン５５０が形成される。
【０１０４】
このとき、第３マスク４００の回折露光部４１０により第３導電性パターンが形成される領域に形成されたフォトレジストパターン５５０ｂは、その外の領域に形成されたフォトレジストパターン５５０ｃより低い高さで形成される。
【０１０５】
前述のように、保護膜１５０上に段差を有するフォトレジストパターン５５０を形成した後、図１３Ｃに示すように、フォトレジストパターン５５０ａにより露出された保護膜１５０に対してドライエッチングを施すことにより、第１ないし第３コンタクトホール１５１、１５２、１５３を形成する。
【０１０６】
ここで、第１コンタクトホール１５１は、保護膜１５０を貫通してドレイン電極１３３を露出させ、第２コンタクトホール１５２は、保護膜１５０及びゲート絶縁膜１２５を貫通してゲートパッド下部電極１８１を露出させ、第３コンタクトホール１５３は、保護膜１５０を貫通してデータパッド下部電極１９１を露出させる。
【０１０７】
このとき、図１３Ｄに示すように、保護膜１５０上に形成されたコンタクトホールにより露出されたドレイン電極１３３及びデータパッド下部電極１９１をエッチング処理する。
【０１０８】
次いで、酸素プラズマを用いてフォトレジストパターン５５０に対するアッシング工程を施した後、図１３Ｅに示すように、アッシング工程を通じて高さの低くなったフォトレジストパターン５５０及び露出された保護膜１５０上に画素電極１６０、ゲートパッド上部電極１８２及びデータパッド上部電極１９２を含む第３導電性パターンを形成するための透明導電膜（ＩＴＯ）を全面蒸着させる。
【０１０９】
前述のように、アッシングされたフォトレジストパターン５５０及び保護膜１５０上に透明導電膜（ＩＴＯ）を全面蒸着した後、図１３Ｆに示すように、透明導電膜（ＩＴＯ）が形成されたフォトレジストパターン５５０及び保護膜１５０上に第２フォトレジスト６００を全面蒸着した後、熱処理を施す。
【０１１０】
このとき、熱処理によりフォトレジストパターン５５０上に形成された透明導電膜（ＩＴＯ）はアモルファス構造を有する反面、第２フォトレジスト６００が塗布された透明導電膜（ＩＴＯ）はポリ構造に変化させられる。
【０１１１】
次いで、酸素（Ｏ２）プラズマを用いて第２フォトレジスト６００に対するアッシング工程を施すことにより、図１３Ｇに示すように、第１フォトレジスト５００により形成されたフォトレジストパターン５５０ｃ上に形成された透明導電膜（ＩＴＯ）を露出させる。
【０１１２】
前述のように、アッシングされたフォトレジストパターン５５０ｃ上に形成された透明導電膜（ＩＴＯ）を露出させた後、図１３Ｈに示すように、フォトレジストパターン５５０ｃ上に露出された透明導電膜（ＩＴＯ）をウェットエッチングを通じて除去する。
【０１１３】
このとき、第２フォトレジスト６００により覆われた第３導電性パターンを形成する透明導電膜（ＩＴＯ）は、フォトレジストパターン５５０ｃ上に形成されたアモルファス構造を有する透明導電膜（ＩＴＯ）とのエッチング選択比により除去されない。
【０１１４】
次いで、保護膜１５０上に残留するフォトレジストパターン５５０及び第２フォトレジスト６００をストリップ工程を通じて除去することにより、図１３Ｉに示すように、保護膜１５０上に画素電極１６０、ゲートパッド上部電極１８２及びデータパッド上部電極１９２を含む第３導電性パターンを形成する。
【０１１５】
ここで、画素電極１６０は、保護膜１５０を貫通する第１コンタクトホール１５１を通じて薄膜トランジスタ１４０のドレイン電極１３３に接続され、共通電極と共に液晶配向のための電界を形成する。このとき、画素電極１６０は、ゲート絶縁膜１２５及び保護膜１５０を介してゲートライン１２０と重畳されるように形成されることにより、ストレージキャパシタ１７０を更に形成する。
【０１１６】
ゲートパッド上部電極１８２は、保護膜１５０及びゲート絶縁膜１２５を貫通する第２コンタクトホール１５２を通じてゲートパッド上部電極１８２と接続される。ここで、ゲートパッド上部電極１８２はゲートパッド１８０上に突出した形状に形成される。
【０１１７】
そして、データパッド上部電極１９２は、保護膜１５０を貫通する第３コンタクトホール１５３を通じてデータパッド下部電極１９１と接続される。ここで、ゲートパッド上部電極１９２はゲートパッド１９０上に突出した形状に形成される。
【図面の簡単な説明】
【０１１８】
【図１】従来の液晶表示パネルを形成する薄膜トランジスタ基板の平面図である。
【図２】図１において、Ｉ−Ｉ’、II−II’、III−III’線に沿って切り取った薄膜トランジスタ基板の断面図である。
【図３Ａ】従来の３マスク工程を用いる薄膜トランジスタ基板の製造工程図である。
【図３Ｂ】従来の３マスク工程を用いる薄膜トランジスタ基板の製造工程図である。
【図３Ｃ】従来の３マスク工程を用いる薄膜トランジスタ基板の製造工程図である。
【図３Ｄ】従来の３マスク工程を用いる薄膜トランジスタ基板の製造工程図である。
【図３Ｅ】従来の３マスク工程を用いる薄膜トランジスタ基板の製造工程図である。
【図３Ｆ】従来の３マスク工程を用いる薄膜トランジスタ基板の製造工程図である。
【図３Ｇ】従来の３マスク工程を用いる薄膜トランジスタ基板の製造工程図である。
【図３Ｈ】従来の３マスク工程を用いる薄膜トランジスタ基板の製造工程図である。
【図３Ｉ】従来の３マスク工程を用いる薄膜トランジスタ基板の製造工程図である。
【図３Ｊ】従来の３マスク工程を用いる薄膜トランジスタ基板の製造工程図である。
【図３Ｋ】従来の３マスク工程を用いる薄膜トランジスタ基板の製造工程図である。
【図３Ｌ】従来の３マスク工程を用いる薄膜トランジスタ基板の製造工程図である。
【図４】従来の３マスク工程で発生されるパターンデザインの不良を説明するための図面である。
【図５】従来の３マスク工程で発生されるパターンデザインの不良を説明するための図面である。
【図６】本発明に係る液晶表示パネルを構成する薄膜トランジスタ基板の平面図である。
【図７】図６において、IV−IV’、Ｖ−Ｖ’、VI−VI’線に沿って切り取った薄膜トランジスタ基板の断面図である。
【図８Ａ】本発明に係る第１マスク工程を通じて第１導電性パターンが形成された薄膜トランジスタ基板の平面図である。
【図８Ｂ】本発明に係る第１マスク工程を通じて第１導電性パターンが形成された薄膜トランジスタ基板の断面図である。
【図９Ａ】本発明に係る第１導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【図９Ｂ】本発明に係る第１導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【図９Ｃ】本発明に係る第１導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【図１０Ａ】本発明に係る第２マスク工程を通じて半導体パターン及び第２導電性パターンが形成された薄膜トランジスタ基板の平面図である。
【図１０Ｂ】本発明に係る第２マスク工程を通じて半導体パターン及び第２導電性パターンが形成された薄膜トランジスタ基板の断面図である。
【図１１Ａ】本発明に係る半導体パターン及び第２導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【図１１Ｂ】本発明に係る半導体パターン及び第２導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【図１１Ｃ】本発明に係る半導体パターン及び第２導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【図１１Ｄ】本発明に係る半導体パターン及び第２導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【図１１Ｅ】本発明に係る半導体パターン及び第２導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【図１１Ｆ】本発明に係る半導体パターン及び第２導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【図１１Ｇ】本発明に係る半導体パターン及び第２導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【図１１Ｈ】本発明に係る半導体パターン及び第２導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【図１２Ａ】本発明に係る第３マスク工程を通じて複数のコンタクトホールが形成された保護膜及び第３導電性パターンが形成された薄膜トランジスタ基板の平面図である。
【図１２Ｂ】本発明に係る第３マスク工程を通じて複数のコンタクトホールが形成された保護膜及び第３導電性パターンが形成された薄膜トランジスタ基板の断面図である。
【図１３Ａ】本発明に係る保護膜及び第３導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【図１３Ｂ】本発明に係る保護膜及び第３導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【図１３Ｃ】本発明に係る保護膜及び第３導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【図１３Ｄ】本発明に係る保護膜及び第３導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【図１３Ｅ】本発明に係る保護膜及び第３導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【図１３Ｆ】本発明に係る保護膜及び第３導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【図１３Ｇ】本発明に係る保護膜及び第３導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【図１３Ｈ】本発明に係る保護膜及び第３導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【図１３Ｉ】本発明に係る保護膜及び第３導電性パターンが形成された薄膜トランジスタ基板の製造工程図である。
【符号の説明】
【０１１９】
１００：薄膜トランジスタ基板          
１１０：基板
１２０：ゲートライン                  
１２２：ゲート電極
１３０：データライン                  
１３２：ソース電極
１３３：ドレイン電極                  
１３４：活性層
１３５：オーミック接触層              
１４０：薄膜トランジスタ
１５０：保護膜                        
１５１：第１コンタクトホール
１５２：第２コンタクトホール          
１５３：第３コンタクトホール
１６０：画素電極                      
１６１：画素領域
１６２：画素ホール
１７０：ストレージキャパシタ          
１８０：ゲートパッド
１８１：ゲートパッド下部電極          
１８２：ゲートパッド上部電極
１９０：データパッド                  
１９１：データパッド下部電極
１９２：データパッド上部電極          
２００：第１マスク
３００：第２マスク                    
４００：第３マスク
５００：第１フォトレジスト            
６００：第２フォトレジスト
【図１】
0004495714.tif 000002
【図２】
0004495714.tif 000003
【図３Ａ】
0004495714.tif 000004
【図３Ｂ】
0004495714.tif 000005
【図３Ｃ】
0004495714.tif 000006
【図３Ｄ】
0004495714.tif 000007
【図３Ｅ】
0004495714.tif 000008
【図３Ｆ】
0004495714.tif 000009
【図３Ｇ】
0004495714.tif 000010
【図３Ｈ】
0004495714.tif 000011
【図３Ｉ】
0004495714.tif 000012
【図３Ｊ】
0004495714.tif 000013
【図３Ｋ】
0004495714.tif 000014
【図３Ｌ】
0004495714.tif 000015
【図４】
0004495714.tif 000016
【図５】
0004495714.tif 000017
【図６】
0004495714.tif 000018
【図７】
0004495714.tif 000019
【図８Ａ】
0004495714.tif 000020
【図８Ｂ】
0004495714.tif 000021
【図９Ａ】
0004495714.tif 000022
【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１１Ｇ】
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【図１１Ｈ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１３Ｆ】
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【図１３Ｇ】
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【図１３Ｈ】
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【図１３Ｉ】
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