(57)【特許請求の範囲】
【請求項１】
第１導電型半導体基板の表面内に形成される第２導電型ウェル領域と、
前記第２導電型ウェル領域内に形成される水平電荷伝送領域と、
前記水平電荷伝送領域の一定領域に、一定の間隔で両端にバーズビーク部分を形成させて前記水平電荷伝送領域の表面より高く形成した絶縁膜と、
前記絶縁膜を含む前記半導体基板の全面に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に互いに分離して繰り返し形成され、一方の端部が前記絶縁膜と重なるように形成される複数の第１ポリゲートと、
前記第１ポリゲートの前記絶縁膜と重なっていない端部と当該絶縁膜と隣接する絶縁膜との間の水平電荷伝送領域に形成される第１導電型不純物領域と、
前記第１ポリゲートを含む全面に形成される層間絶縁膜と、
前記第１導電型不純物領域および前記隣接する絶縁膜の上部並びに前記第１ポリゲートに両端部が重なるように、前記層間絶縁膜上に繰り返して形成される第２ポリゲートと
を含むことを特徴とする固体撮像素子。
【請求項２】
前記第１導電型不純物領域は前記水平電荷伝送領域より高濃度の不純物領域であることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記第１導電型不純物領域が絶縁膜のバーズビークの一方の下にも形成されることを特徴とする請求項１記載の固体撮像素子。
【請求項４】
第１導電型半導体基板内に第２導電型ウェルを形成する段階と、
前記第２導電型ウェル領域内に第１導電型不純物イオンを注入して水平電荷伝送領域を形成する段階と、
前記水平電荷伝送領域の一定領域にＬＯＣＯＳ工程で両側にバーズビークが形成されるように一定の間隔で絶縁膜を形成する段階と、
前記絶縁膜を含む前記半導体基板の全面にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にポリシリコンを蒸着し、互いに分離され繰り返して残るようにパターニングして一方の側が前記絶縁膜に重なるように第１ポリゲートを形成する段階と、
前記第１ポリゲートをマスクとして第１導電型不純物イオンを注入し、前記第１ポリゲートの前記絶縁膜と重なっていない端部と当該第１ポリゲートが重なっていない側の前記絶縁膜との間の前記水平電荷伝送領域に第１導電型不純物領域を形成する段階と、
前記第１ポリゲートを含む全面に層間絶縁膜を形成する段階と、
前記第１導電型不純物領域および前記第１ポリゲートが重なっていない側の前記絶縁膜の上部並びに前記第１ポリゲートに両端部が重なって繰り返されるように、前記層間絶縁膜上に第２ポリゲートを形成する段階と
を含むことを特徴とする固体撮像素子の製造方法。
【請求項５】
前記水平電荷伝送領域に注入される第１導電型不純物イオンより、第１導電型不純物領域に注入される第１導電型不純物イオンを高濃度で注入することを特徴とする請求項４記載の固体撮像素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は固体撮像素子に関するもので、特に水平電荷の伝送効率を向上させた固体撮像素子およびその製造方法に関するものである。
【０００２】
【従来の技術】
一般的に固体撮像素子は、光電変換素子と電荷結合素子を使用して被写体を撮像し、電気的な信号に変換して出力する装置をいう。
電荷結合素子は、光がマイクロレンズを通り、カラーフィールター層を経て光電変換素子（フォトダイオド）に入射して生成された信号電荷を基板内で電位の変動を利用して特定方向へ伝送する。固体撮像素子は複数の光電変換領域と、その光電変換領域の間に構成され、光電変換領域で生成された電荷を垂直方向へ伝送する垂直電荷伝送領域（ＶＣＣＤ）と、垂直電荷伝送領域で垂直方向へ運ばれてきた電荷を水平方向へ伝送する水平電荷伝送領域（ＨＣＣＤ）と、水平に伝送されてきた電荷をセンシングして増幅し、出力するフローティングディフュージョン領域とで構成されている。
【０００３】
以下、添付の図面に基づき従来の固体撮像素子の製造方法を説明する。
図１ａないし図１ｄは従来の水平電荷伝送素子の製造方法を示した工程断面図である。
図１ａに示したように、Ｎ型半導体基板１１の表面内にＰ-ウェル１２領域を形成し、そのＰ-ウェル１２領域内にＮ型埋め込みイオン注入を実施して水平方向に信号電荷を移動させるための電荷伝送チャンネルとして利用されるＢＣＣＤ１３領域を形成する。
【０００４】
図１ｂに示したように、ＢＣＣＤ１３領域が形成された半導体基板１１上にゲート絶縁膜１４を形成し、ゲート絶縁膜１４上に第１ポリシリコン層（図面に図示しない）を形成する。続いて、第１ポリシリコン層が互いに分離されて残るようにパターニングして第１ポリゲート１５を形成する。
【０００５】
図１ｃに示したように、以後の工程で形成される第２ポリゲートでのピンチオフレベルを低くするためにＰ型バリアイオンを注入して第１ポリゲート１５の両側の半導体基板１１の表面内にバリア領域１６を形成する。
【０００６】
図１ｄに示したように、第１ポリゲート１５を含む全面に層間絶縁膜１７を形成し、層間絶縁膜１７上に第２ポリシリコン層（図面に図示しない）を堆積し、選択的にエッチングしてバリア領域１６の上部および第１ポリゲート１５に一部分が重なるように第２ポリゲート１８を形成する。
【０００７】
図２は従来の水平電荷伝送素子のポテンシャルプロファイルである。
従来の水平電荷伝送素子の動作原理は図２のように、いずれか一つの第１、第２ポリゲート（１５、１８）に第１クロック信号（Ｈφ１）を加え、それと隣り合う第１、第２ポリゲート（１５、１８）に第２クロック信号（Ｈφ２）を加えて、光電変換された信号電荷を２位相クロックを利用して出力段に伝送する。すなわち、隣り合う第１、第２ポリゲート（１５、１８）に同一位相のクロック信号を加えても、バリア領域１６によって第１、第２ポリゲート（１５、１８）のポテンシャルレベルがそれぞれ異なる。したがって、階段的に電荷を転送することができる。
【０００８】
【発明が解決しようとする課題】
上述したような従来の固体撮像素子の製造方法においては次のような問題点がある。
すなわち、低速動作時は低い電位から高い電位に信号電荷が移動できる時間的余裕があるので、電荷伝送の効率面では大きな問題はない。しかし、高速動作時には信号電荷の移動時間が非常に短く、階段型の現構造では隣り合うゲートに信号電荷が完璧に移動しないことがあり、電荷伝送の効率が落ちる。したがって、水平電荷伝送素子の特性が低下する。
本発明は前記のような問題を解決するためになされたもので、低速および高速動作時に電荷伝送の効率を向上させ、水平電荷伝送特性を向上させた固体撮像素子およびその製造方法を提供することが目的である。
【０００９】
【課題を解決するための手段】
上記のような目的を達成するための本発明による固体撮像素子は、第１導電型半導体基板の表面内に形成される第２導電型ウェル領域と、前記第２導電型ウェル領域内に形成される水平電荷伝送領域と、前記水平電荷伝送領域の一定領域に、一定の間隔で両先にバーズビーク部分を持って前記水平電荷伝送領域の表面より高く形成される絶縁膜と、前記絶縁膜を含む全面に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に繰り返して分離形成され、一側の一部分が前記絶縁膜と重なるように形成される第１ポリゲートと、前記第１ポリゲート両側のＢＣＣＤ領域に形成される第１導電型不純物領域と、前記第１ポリゲートを含む全面に形成される層間絶縁膜と、前記第１ポリゲートと一部分が重なるように前記層間絶縁膜上に繰り返して形成される第２ポリゲートとを含むことを特徴とする。
【００１０】
また、前記のような目的を達成するための本発明による固体撮像素子の製造方法は、第１導電型基板内に第２導電型ウェルを形成する段階と、前記第２導電型ウェル領域内に第１導電型不純物イオンを注入して水平電荷伝送領域を形成する段階と、前記水平伝送領域の一定領域にＬＯＣＯＳ工程で絶縁膜を形成する段階と、前記基板の全面にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上にポリシリコンを蒸着し、互いに分離され繰り返して残るようにパターニングして第１ポリシリコンを形成する段階と、前記第１ポリゲートをマスクとして第１導電型不純物イオンを注入し、前記水平電荷伝送領域に第１導電型不純物領域を形成する段階と、前記第１ポリゲートを含む全面に層間絶縁膜を形成する段階と、前記第１ポリゲートに一部分が重なるように繰り返して第２ポリゲートを形成する段階とを含むことを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付の図面を参照して本発明実施形態による固体撮像素子およびその製造方法を詳細に説明する。
図３は本発明による水平電荷伝送素子を示した構造断面図である。
本発明の水平電荷伝送素子はバリアイオン注入の工程によるバリア領域を形成しないで、第１ポリゲートと第２ポリゲートが重なる第１導電型半導体である基板の表面にＬＯＣＯＳ工程で絶縁膜を形成し、基板の表面内に同じ導電型の不純物領域を形成して信号電荷の伝送を行わせるようにしたものである。すなわち、Ｎ型半導体基板２１に形成されたＰウェル２２領域内に埋め込みイオン注入工程で水平方向への電荷伝送チャンネルに利用されるＢＣＣＤ２３領域を形成する。そのＢＣＣＤ２３領域に、絶縁膜２４が、一定の間隔で両端にバーズビーク部分を持たせて表面がＢＣＣＤ２３領域の表面より高くなるように形成されている。絶縁膜２４を含む半導体基板２１の全面にはゲート絶縁膜２５が形成され、そのゲート絶縁膜２５上に第１ポリゲート２６が分離して繰り返し形成されている。その際、第１ポリゲート２６の一方の端部が絶縁膜２４の一方の端部と重なるように形成される。第１ポリゲート２６の絶縁膜２４と重ならない端部と絶縁膜２４の間のＢＣＣＤ２３領域にｎ+ 不純物領域２７が形成されている。この不純物領域２７は絶縁膜２４のバーズビークの下側にも形成される。層間絶縁膜２８が第１ポリゲート２６を含む半導体基板２１の全面に形成され、その上に、第１ポリゲート２６および絶縁膜２４と一部分が重なって繰り返されるように第２ポリゲート２９が形成されている。この第２ポリゲート２９はその両端が層間絶縁層２８を介して両側の第１ポリゲート２６にオーバラップされている。
ここで、ゲート絶縁膜２５はＯＮＯ層であり、層間絶縁膜２８は窒化膜またはＨＬＤ膜である。
また、ｎ+ 不純物領域２７はＢＣＣＤ２３領域より高濃度の不純物イオンであり、絶縁膜２４のバーズビーク部分の下部にもｎ+ 不純物領域２７が形成される。すなわち、ｎ+ 不純物領域２７は絶縁膜２４の間にあって、一方の絶縁膜２４に接触している。他方の絶縁膜２４からは離れている。
【００１２】
図４、５は前述した実施形態の固体撮像素子の製造方法を示した工程断面図である。
図４ａに示したように、Ｎ型半導体基板２１の表面内にＰ-ウェル)２２領域を形成し、そのＰウェル２２領域内にＮ型埋め込みイオン注入を実施して水平方向に信号電荷を移動させるための電荷伝送チャンネルとして利用されるＢＣＣＤ２３領域を形成する。
【００１３】
図４ｂに示したように、ＢＣＣＤ２３領域が形成された半導体基板２１にＬＯＣＯＳ工程を実施して絶縁膜２４を所定の間隔で形成する。ここで、ＬＯＣＯＳ（Local Oxidation of Silicon）工程は、図面では省略しているが、半導体基板上にパッド酸化膜と窒化膜を順番に形成し、フォト工程を実施して窒化膜をパターニングした後、パターニングされた窒化膜をマスクとして利用して全面にＬＯＣＯＳ工程を実施して絶縁膜２４を形成する。ＬＯＣＯＳ工程であるので図示のように絶縁膜２４の両側にはバーズビークが形成される。
【００１４】
図４ｃに示したように、ＬＯＣＯＳ工程で形成された絶縁膜２４を含む半導体基板２１の全面にゲート絶縁膜２５を形成し、ゲート絶縁膜２５上に第１ポリシリコン層（図面に図示しない）を形成する。ここで、ゲート絶縁膜２５はＯＮＯ層である。続いて、第１ポリシリコン層を互いに分離され繰り返して残るようにパターニングして第１ポリゲート２６を形成する。図示のようにこの第１ポリゲート２６は絶縁膜２４のバーズビークの部分にかかるように形成される。
【００１５】
図５ｄに示したように、第１ポリゲート２６より高い電位を持つように第１ポリゲート２６をマスクとして利用して高濃度のｎ+ 型不純物イオンを注入し、第１ポリゲート２６の一方の端部とそのポリゲートが重なっていない側の絶縁膜２４との間のＢＣＣＤ２３領域にｎ+ 不純物領域２７を形成する。その際、ＬＯＣＯＳ工程で形成された絶縁膜２４の第１ポリゲート２６で覆われていない側のバーズビークの下部にもｎ+ 不純物領域２７が形成される。
【００１６】
図５ｅに示したように、第１ポリゲート２６を含む半導体基板２１の全面に窒化膜またはＨＬＤ膜を使って層間絶縁膜２８を形成する。そして、層間絶縁膜２８上に第２ポリシリコン層（図面に図示しない）を堆積し選択的にエッチングして両側が第１ポリゲート２６に重なるように第２ポリゲート２９を形成する。ここで、第１ポリゲート２６と第２ポリゲート２９が重なる一方の側の下部に絶縁膜２４が形成されているのが分かるであろう。
【００１７】
図６は本実施形態による水平電荷伝送部のポテンシャルプロファイルである。
本実施形態による水平電荷伝送部は図５に示したように、第１ポリゲート２６と第２ポリゲート２９に第１クロック信号（ＨΦ１）を加え、その同じクロックが加えられる対とされた第１，第２ポリゲートと隣り合う第１ポリゲート２６と第２ポリゲート２９の対に同じ第２クロック信号（ＨΦ２）を印加する。したがって、第１、第２クロック信号（ＨΦ１）、（ＨΦ２）によって電荷が移動するが、第１ポリゲート２６と第２ポリゲート２９が重なる下部に形成される絶縁膜２４とｎ+ 不純物領域２７により信号電荷はピンチオフレベルが落ちる。すなわち、第１、第２ポリゲート（２６、２９）の対に同一のクロック信号が印加され、かつその同一のクロック信号が加えられる対と隣り合う第１、第２ポリゲート（２６、２９）の対に他の同一のクロック信号が印加され、絶縁膜２４とｎ+ 不純物領域２７にポテンシャルレベル差を付け、その差で電荷を伝送する。
【００１８】
【発明の効果】
上述したように、本発明による固体撮像素子およびその製造方法は次のような効果がある。
ＬＯＣＯＳ工程によってバーズビークが形成された絶縁膜とその絶縁膜と隣接するポリゲートとの間に第１導電型不純物領域を形成させたため、第１ポリゲート、第２ポリゲートをそれぞれ単一電源としてクロック信号を加えた際に、一つのゲート内に異なる電位が存在するようになり、ポテンシャルプロフィールが段階状から緩やかな傾斜を有するようになり、そのため、低電位から高電位までの電界特性がよく、電荷伝送の効率を極大化させることができる。
また、第１導電型不純物領域を水平電荷伝送領域より高濃度の不純物領域に形成すると、ポテンシャルレベルにそれぞれ差を持たして電荷を伝送することができる。
さらに、第２ポリゲートの下部に形成された絶縁膜のバーズビークの一側の下部にも第１導電型不純物領域を形成すると、第１導電型不純物イオンが形成されない領域に比べポテンシャルレベルを低くすることができ、その傾斜で電荷を伝送することができる。
【図面の簡単な説明】
【図１】  従来の水平電荷伝送部の製造方法を示した工程断面図である。
【図２】  従来の水平電荷伝送部のポテンシャルプロファイルである。
【図３】  本発明実施形態による水平電荷伝送素子を示した構造断面図である。
【図４】  本実施形態による水平電荷伝送部の製造方法を示した工程断面図である。
【図５】  本実施形態による水平電荷伝送部の製造方法を示した工程断面図である。
【図６】  本実施形態による水平電荷伝送部のポテンシャルプロファイルである。
【符号の説明】
２１：半導体基板                    ２２：Ｐ-ウェル
２３：ＢＣＣＤ                      ２４：絶縁膜
２５：ゲート絶縁膜                  ２６：第１ポリゲート
２７：ｎ+不純物領域                 ２８：層間絶縁膜
２９：第２ポリゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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