(57)【特許請求の範囲】
【請求項１】
外部との接続に一対の入力端子及び一対の出力端子を備えるサージ吸収回路であって、
前記一対の入力端子のうちの一方及び前記一対の出力端子のうちの一方を接続する第一の誘導素子と、
前記一対の入力端子のうちの他方及び前記一対の出力端子のうちの他方を接続する第二の誘導素子と、
前記一対の入力端子のうちの一方及び前記一対の出力端子のうちの他方を接続する第一のサージ吸収素子と、
前記一対の入力端子のうちの他方及び前記一対の出力端子のうちの一方を接続する第二のサージ吸収素子と、
を備えるサージ吸収回路。
【請求項２】
外部との接続に一対の入力端子及び一対の出力端子を備えるサージ吸収回路であって、
前記一対の入力端子のうちの一方及び前記一対の出力端子のうちの一方を接続する第一の誘導素子と、
前記一対の入力端子のうちの他方及び前記一対の出力端子のうちの他方を接続する第二の誘導素子と、
前記一対の入力端子のうちの一方及び前記一対の出力端子のうちの他方を直列に接続する第一のサージ吸収素子及び第一の抵抗素子、直列に接続する第一のサージ吸収素子及び第三の誘導素子又は直列に接続する第一のサージ吸収素子、第一の抵抗素子及び第三の誘導素子と、
前記一対の入力端子のうちの他方及び前記一対の出力端子のうちの一方を直列に接続する第二のサージ吸収素子及び第二の抵抗素子、直列に接続する第二のサージ吸収素子及び第四の誘導素子又は直列に接続する第二のサージ吸収素子、第二の抵抗素子及び第四の誘導素子と、
を備えるサージ吸収回路。
【請求項３】
第三の抵抗素子若しくは第一の容量素子又は並列に接続された第三の抵抗素子及び第一の容量素子が前記第一の誘導素子に並列に接続され、かつ第四の抵抗素子若しくは第二の容量素子又は並列に接続された第四の抵抗素子及び第二の容量素子が前記第二の誘導素子に並列に接続されていることを特徴とする請求項１又は２に記載のサージ吸収回路。
【請求項４】
前記一対の入力端子への同相信号の入力に対して磁束が強めあうように前記第一の誘導素子と前記第二の誘導素子とが誘導結合されていることを特徴とする請求項１から３のいずれかに記載のサージ吸収回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波特性を改善したサージ吸収回路に関するものである。
【背景技術】
【０００２】
ＩＣやＬＳＩ等の半導体デバイスは高圧の静電気によって破壊されたり、特性が劣化したりするため、静電気対策としてバリスタ等のサージ吸収素子が使用されている。バリスタを始めとするサージ吸収素子は浮遊容量成分や等価直列誘導成分を持つため、高速信号を扱う回路に適用すると信号を劣化させてしまう。
【０００３】
バリスタをサージ吸収回路に適用した例を図１に示す。図１において、１０１は入出力端子、１０２は共通端子、１０３はバリスタである。小振幅の入力信号が入出力端子１０１に入力しても、バリスタ１０３は高抵抗のままで、入力信号に影響を与えない。一方、
高圧サージが入出力端子１０１に入力すると、バリスタ１０３によって共通端子１０２に逃がされる。この結果、図１に示すサージ吸収回路を半導体デバイスの入出力端子に接続しておくと、半導体デバイスは高圧サージから保護されることになる。
【０００４】
従来のバリスタの等価回路を図２に示す。図２において、１０４は可変抵抗、１０５は浮遊容量である。通常は、可変抵抗１０４の抵抗値が大きく、高圧サージが印加されると抵抗値が小さくなり、半導体デバイスを高圧サージから保護する。しかし、浮遊容量１０５が存在するために、高速信号を扱う半導体デバイスの入出力側にバリスタを付加すると、高速信号の劣化の原因となる。
【０００５】
浮遊容量１０５の容量Ｃｚ＝１、３、５ｐＦのときの、図２に示す等価回路で表されるサージ吸収回路のＳパラメータＳ１１とＳ２１の計算結果を図３に示す。浮遊容量１０５が５ｐＦのときは、数１００ＭＨｚを超えるとＳ２１が劣化し始め、信号伝達ができなくなる。また、Ｓ１１も大きくなり、反射特性が劣化する。浮遊容量１０５が１ｐＦでも１ＧＨｚを超えると同様である。浮遊容量と制御電圧・エネルギー耐量はトレードオフの関係にあるため、高速信号用途に対して特性のよいサージ吸収素子を適用できないという課題があった。
【０００６】
浮遊容量１０５の容量Ｃｚ＝１、３、５ｐＦのときの、サージ吸収回路のＴＤＲ（Ｔｉｍｅ  Ｄｏｍａｉｎ  Ｒｅｆｌｅｃｔｏｍｅｔｒｙ）試験結果を図４に示す。立上がり立下り時間が２００ｐｓで信号振幅が１Ｖ０−ｐのパルス信号に対する入力インピーダンスは、浮遊容量１０５が５ｐＦのときは、定常状態である１００Ωに対して、４０Ω程度にまで劣化する。浮遊容量１０５が１ｐＦであっても、８０Ωまで劣化する。
【０００７】
このように、高速信号を扱う回路にサージ吸収回路を適用するためには、浮遊容量成分を小さくしなければ、高速信号の立ち上がり特性や遅延特性の劣化を避けられない。その一方で、サージ吸収素子の浮遊容量成分を小さくすると、サージ吸収素子の制御電圧の上昇やエネルギー耐量を減少させてしまう。
【０００８】
浮遊容量成分の影響を軽減するサージ吸収回路がすでに提案されている。例えば、誘導素子をサージ吸収素子に組み合わせることで、サージ吸収回路のインピーダンス整合を図ることができる。図５に２つの誘導素子をバリスタに組み合わせたサージ吸収回路の例を示す。入力端子１１１と出力端子１１２との間に２つの誘導素子１１４と１１５を直列に接続し、直列回路の中点と共通端子１１３の間にバリスタ１１６を接続したものである。
【０００９】
図６に誘導素子を２つのバリスタに組み合わせた他のサージ吸収回路の例を示す（例えば、特許文献１参照。）。入出力端子１２１と共通端子１２２との間にバリスタ１２４と誘導素子１２５の並列回路にバリスタ１２３を直列に接続したものである。
【特許文献１】特開２００１−６０８３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、図５に示す回路であっても十分な特性を実現することはできない。図５に示す回路の入力インピーダンスＺｉｎは下記の（１）式で表される。バリスタ１１６は、図２に示す等価回路で表され、小振幅の高速信号に対しては図２の浮遊容量１０５のみで近似した。
【数１】
0004449834.tif 000002
【００１１】
ここで、
【数２】
0004449834.tif 000003
のとき、（１）式の入力インピーダンスＺｉｎは、
【数３】
0004449834.tif 000004
となる。
【００１２】
よって、
【数４】
0004449834.tif 000005
となる誘導素子を用いれば、入力インピーダンスを信号ラインの特性インピーダンスに整合させることができる。なお、Ｚ０はサージ吸収回路を挿入する信号ラインの特性インピーダンスである。ただし、（２）式の条件があるため、高周波ではやはり特性インピーダンスに整合させることができなくなり、バリスタの浮遊容量を小さくする必要があることに変わりはない。
【００１３】
図６に示す回路であっても、バリスタ１２３の浮遊容量と誘導素子１２５でバンドパスフィルタを構成することになるため、広帯域にわたってインピーダンス整合をとることは困難である。従って、高速信号に対しては十分な特性を実現することができない。また図１、図５及び図６に示したサージ吸収回路は、一方の信号ラインが接地される所謂不平衡信号ラインにおいてサージを吸収する回路であり、差動信号が伝送される差動信号ラインには適用することはできない。
【００１４】
本願発明は、差動入力の高速差動信号に対してもインピーダンス整合に優れたサージ吸収回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本願第一の発明に係るサージ吸収回路は、誘導素子を利用してサージ吸収素子の浮遊容量成分の影響をキャンセルする。
【００１６】
具体的には、本願第一の発明は、外部との接続に一対の入力端子及び一対の出力端子を備えるサージ吸収回路であって、前記一対の入力端子のうちの一方及び前記一対の出力端子のうちの一方を接続する第一の誘導素子と、前記一対の入力端子のうちの他方及び前記一対の出力端子のうちの他方を接続する第二の誘導素子と、前記一対の入力端子のうちの一方及び前記一対の出力端子のうちの他方を接続する第一のサージ吸収素子と、前記一対の入力端子のうちの他方及び前記一対の出力端子のうちの一方を接続する第二のサージ吸収素子と、を備えるサージ吸収回路である。
【００１７】
サージ吸収素子が入力端子と出力端子との間で交差するように接続されているため、サージ吸収素子の浮遊容量成分に対して誘導素子の値を適切に設定すると、差動信号の場合に浮遊容量成分の影響をキャンセルして広帯域にわたって平坦な周波数特性を実現することができる。
【００１８】
従って、本願第一の発明は、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対してもインピーダンス整合に優れたサージ吸収回路を提供することができる。
【００１９】
上記目的を達成するために、本願第二の発明に係るサージ吸収回路は、本願第一の発明のサージ吸収回路のサージ吸収素子にさらに抵抗素子又は誘導素子を直列に接続して誘導素子の等価並列抵抗成分又は浮遊容量成分の影響をキャンセルする。
【００２０】
具体的には、本願第二の発明は、外部との接続に一対の入力端子及び一対の出力端子を備えるサージ吸収回路であって、前記一対の入力端子のうちの一方及び前記一対の出力端子のうちの一方を接続する第一の誘導素子と、前記一対の入力端子のうちの他方及び前記一対の出力端子のうちの他方を接続する第二の誘導素子と、前記一対の入力端子のうちの一方及び前記一対の出力端子のうちの他方を直列に接続する第一のサージ吸収素子及び第一の抵抗素子、直列に接続する第一のサージ吸収素子及び第三の誘導素子又は直列に接続する第一のサージ吸収素子、第一の抵抗素子及び第三の誘導素子と、前記一対の入力端子のうちの他方及び前記一対の出力端子のうちの一方を直列に接続する第二のサージ吸収素子及び第二の抵抗素子、直列に接続する第二のサージ吸収素子及び第四の誘導素子又は直列に接続する第二のサージ吸収素子、第二の抵抗素子及び第四の誘導素子と、を備えるサージ吸収回路である。
【００２１】
抵抗素子又は誘導素子をサージ吸収素子に直列に接続することによって、差動信号の場合に誘導素子の等価並列抵抗成分又は等価並列容量成分の影響をキャンセルして広帯域にわたって平坦な周波数特性を実現することができる。
【００２２】
本願第一発明又は本願第二発明において、本願第一発明又は本願第二発明のサージ吸収回路の誘導素子にさらに抵抗素子又は容量素子を並列に接続してもよい。
【００２３】
具体的には、本願第一発明又は本願第二発明において、第三の抵抗素子若しくは第一の容量素子又は並列に接続された第三の抵抗素子及び第一の容量素子が前記第一の誘導素子に並列に接続され、かつ第四の抵抗素子若しくは第二の容量素子又は並列に接続された第四の抵抗素子及び第二の容量素子が前記第二の誘導素子に並列に接続されていることを特徴とするサージ吸収回路である。
【００２４】
抵抗素子又は容量素子を誘導素子に並列に接続することによって、差動信号の場合にサージ吸収素子の等価直列抵抗成分又は等価直列誘導成分の影響をキャンセルして広帯域にわたって平坦な周波数特性を実現することができる。
【００２５】
前述した発明において、入力端子と出力端子とを接続する２つの誘導素子間で同相信号の入力に対して磁束が強めあうように誘導結合されていてもよい。
【００２６】
具体的には、前述した発明において、前記一対の入力端子への同相信号の入力に対して磁束が強めあうように前記第一の誘導素子と前記第二の誘導素子とが誘導結合されていることを特徴とするサージ吸収回路である。
【００２７】
誘導結合することにより、コモンモードノイズを除去することができ、かつ差動信号の場合に広帯域にわたって平坦な周波数特性を実現することができる。
【発明の効果】
【００２８】
本願発明によれば、半導体デバイス等を高圧の静電気から保護しつつ広帯域にわたって平坦な周波数特性のサージ吸収回路を提供することができる。
【発明を実施するための最良の形態】
【００２９】
添付の図面を参照して本願発明の実施の形態を説明する。以下に説明する実施の形態は本願発明の構成の例であり、本願発明は、以下の実施の形態に制限されるものではない。
【００３０】
以下の実施の形態では、サージ吸収素子としてバリスタを代表例として説明するが、当然にバリスタを他のサージ吸収素子に置き換えても同様の動作、作用を奏する。
【００３１】
（実施の形態１）
本願発明の実施の形態に係るサージ吸収回路の回路構成を図７に示す。図７において、１１は差動入力のうちの一方の入力端子、１２は差動入力のうちの他方の入力端子、１３は差動出力のうちの一方の出力端子、１４は差動出力のうちの他方の出力端子、２１は第一のサージ吸収素子、２２は第二のサージ吸収素子、２５は第一の誘導素子、２６は第二の誘導素子である。
【００３２】
図７では、サージ吸収回路は、外部との接続に一対の入力端子１１及び１２並びに一対の出力端子１３及び１４を備える。第一の誘導素子２５は入力端子１１と出力端子１３との間に接続され、第二の誘導素子２６は入力端子１２と出力端子１４との間に接続されている。第一のサージ吸収素子２１は入力端子１１と出力端子１４との間に接続され、第二のサージ吸収素子２２は入力端子１２と出力端子１３との間に接続されている。
【００３３】
第一のサージ吸収素子２１又は第二のサージ吸収素子２２には、ＺｎＯ等の金属酸化物を利用したバリスタ、Ｓｉ等の半導体を利用したＰＮ接合素子、モリブデンを利用したサージ吸収素子、電極間の放電を利用するギャップ式放電素子等が適用できる。
【００３４】
ここでは、一対の入力端子１１及び１２と一対の出力端子１３及び１４を区別しているが、入力側と出力側とが入れ替わってもよい。第一の誘導素子２５及び第二の誘導素子２６の誘導係数（インダクタンス）はＬｚである。
【００３５】
図７のサージ吸収回路の差動入力インピーダンスは、下記の（５）式で表される。ここで、第一のサージ吸収素子２１及び第二のサージ吸収素子２２は、図２に示す等価回路で表され、小振幅の高速差動信号に対しては図２の容量Ｃｚの浮遊容量１０５のみで近似した。
【数５】
0004449834.tif 000006
【００３６】
（５）式において、差動入力インピーダンスＺｄｉｎは周波数に依存せず一定になる。下記（６）式を満たせば、インピーダンスは整合することになる。但し、Ｚｄ０は、サージ吸収回路を挿入する信号ラインの差動特性インピーダンスである。
【数６】
0004449834.tif 000007
従って、本実施の形態のサージ吸収回路は、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対してもインピーダンス整合に優れたサージ吸収回路とすることができる。
【００３７】
次に、図７で説明したサージ吸収回路を、積層サージ吸収部品として実現する例を説明する。
【００３８】
図８は、図７で説明したサージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例である。図８において、１１は差動入力のうちの一方の入力端子、１２は差動入力のうちの他方の入力端子、１３は差動出力のうちの一方の出力端子、１４は差動出力のうちの他方の出力端子、２１ａ及び２１ｂは第一のサージ吸収素子パターン、２２ａ及び２２ｂは第二のサージ吸収素子パターン、２５ａは第一の誘導素子パターン、２６ａは第二の誘導素子パターン、４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅ及び４１ｆは平面状の絶縁層である。
【００３９】
図９は、図８で説明した積層サージ吸収部品の外形である。図９において、１６は一対の入力端子のうちの一方の入力端子１１が接続される第一の入力電極、１７は一対の入力端子のうちの他方の入力端子１２が接続される第二の入力電極、１８は一対の出力端子のうちの一方の出力端子１３が接続される第一の出力電極、１９は一対の出力端子のうちの他方の出力端子１４が接続される第二の出力電極である。第一の入力電極１６には、図８で説明した第一のサージ吸収素子パターン２１ｂ及び第一の誘導素子パターン２５ａが接続され、第二の入力電極１７には、図８で説明した第二の誘導素子パターン２６ａ及び第二のサージ吸収素子パターン２２ａが接続され、第一の出力電極１８には、図８で説明した第一の誘導素子パターン２５ａ及び第二のサージ吸収素子パターン２２ｂが接続され、第二の出力電極１９には、図８で説明した第一のサージ吸収素子パターン２１ａ及び第二の誘導素子パターン２６ａが接続される。ここでは、第一の入力電極１６及び第二の入力電極１７と第一の出力電極１８及び第二の出力電極１９とを区別しているが、入力側と出力側とが入れ替わってもよい。
【００４０】
積層サージ吸収部品を構成する各絶縁層の構造及び材料について説明する。図８において、絶縁層４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅ、４１ｆは表面の回路との間で絶縁性を高めた材料、例えば、ガラスエポキシ樹脂、フッ素樹脂、セラミック等の誘電体材料が使用できる。なお、第一のサージ吸収素子パターン２１ｂが形成される絶縁層４１ｅや第二のサージ吸収素子パターン２２ｂが形成される絶縁層４１ｂは、例えばＺｎＯを主成分とする半導体セラミック材料であってもよい。絶縁層の表面に形成される各素子パターンは金、白金、銀、銅、鉛、これらの合金等の導体を利用でき、印刷技術やエッチング技術で作製される。
【００４１】
図８において、絶縁層４１ａの表面には、第二のサージ吸収素子パターン２２ａが形成され、入力端子１２が図９で説明した積層サージ吸収部品の表面に設けられた第二の入力電極１７に接続される。絶縁層４１ｂの表面には、第二のサージ吸収素子パターン２２ｂが形成され、出力端子１３が図９で説明した積層サージ吸収部品の表面に設けられた第一の出力電極１８に接続される。絶縁層４１ｃの表面には、第一の誘導素子パターン２５ａ及び第二の誘導素子パターン２６ａが形成され、一対の入力端子１１及び１２並びに一対の出力端子１３及び１４がそれぞれ図９で説明した積層サージ吸収部品の表面に設けられた第一の入力電極１６及び第二の入力電極１７並びに第一の出力電極１８及び第二の出力電極１９に接続される。絶縁層４１ｄの表面には、第一のサージ吸収素子パターン２１ａが形成され、出力端子１４が図９で説明した積層サージ吸収部品の表面に設けられた第二の出力電極１９に接続される。絶縁層４１ｅの表面には、第一のサージ吸収素子パターン２１ｂが形成され、入力端子１１が図９で説明した積層サージ吸収部品の表面に設けられた第一の入力電極１６に接続される。絶縁層４１ｆは内部の素子パターンが外部と接触することを防止する。この例では、第一の誘導素子パターン２５ａ及び第二の誘導素子パターン２６ａは単層で形成しているが、複数の層で形成してもよい。複数の層で形成すると大きな誘導係数を実現することができる。
【００４２】
図８に示す複数の層を順に積層して圧着した後に、一体焼成することにより、図９に示すような積層体を作製する。積層体の表面には、第一の入力電極１６、第二の入力電極１７、第一の出力電極１８及び第二の出力電極１９を形成する。電極材料としては、金、白金、銀、銅、鉛、これらの合金等の導体が適用できる。
【００４３】
このようにして完成した積層サージ吸収部品は、誘導素子やサージ吸収素子が一体になって形成されているため、小型でかつ浮遊容量を小さくすることができる。また、前述したサージ吸収回路の回路構成であるため、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対してもインピーダンス整合に優れた積層サージ吸収部品とすることができる。
【００４４】
前述した積層サージ吸収部品のサージ試験を行った。このときのサージ試験器の回路を図１０に示す。図１０において、６１は直流電圧源、６２はスイッチ、６３は容量素子、６４は抵抗、６５はスイッチ、６６及び６７は出力端子である。
【００４５】
図９に示す積層サージ吸収部品の一方の入力電極１６が図１０に示すサージ試験器の出力端子６６に接続される。このとき、積層サージ吸収部品の他方の入力電極１７は開放状態に設定され、サージ試験器の出力端子６７は接地される。また積層サージ吸収部品の出力電極１８、１９はそれぞれ例えば５０Ωの抵抗で終端される。直流電圧源６１は２ｋＶの電圧を供給し、容量素子６３の容量は１５０ｐＦ、抵抗６４の抵抗値は３３０Ωである。
【００４６】
まず、スイッチ６５を開放状態にしたままで、スイッチ６２を閉じて直流電圧源６１から容量素子６３をチャージする。次に、スイッチ６２を開放し、スイッチ６５を閉じると容量素子６３にチャージされた電荷が抵抗６４を介して積層サージ吸収部品の入力電極１６に入力される。このときに積層サージ吸収部品の出力電極１８と１９との間の電圧を測定した。測定結果を図１１に示す。図１１は横軸を時間（ｎｓ）、縦軸を放電電圧（Ｖ）としたもので、積層サージ吸収部品の有無によって放電電圧を比較している。図１１から、本実施の形態の積層サージ吸収部品を付加することによって、サージが十分に吸収されていることが分かる。これによって積層サージ吸収部品を半導体デバイスの例えば入力端子間に接続すれば、サージによる電位差によって半導体デバイスが破壊されることを未然に防止することができる。
【００４７】
前述した積層サージ吸収部品のＴＤＲ試験を行った。このときのＴＤＲ試験系の構成を図１２に示す。図１２において、５０は測定対象である積層サージ吸収部品、５１ａ及び５１ｂはパルス発生器、５２ａ、５２ｂ、５２ｃ及び５２ｄはインピーダンス整合用の抵抗、５３ａ、５３ｂ、５３ｃ及び５３ｄは同軸線路である。
【００４８】
図９に示す積層サージ吸収部品の各電極を図１２の測定対象である積層サージ吸収部品のように４端子に接続した。同軸線路５３ａ、５３ｂ、５３ｃ及び５３ｄは５０オームとし、インピーダンス整合用の抵抗５２ａ、５２ｂ、５２ｃ及び５２ｄはそれぞれ５０Ωとした。
【００４９】
ＴＤＲ試験結果を図１３に示す。図１３は横軸を時間（ｎｓ）、縦軸を入力インピーダンス（オーム）としたものである。図１３から、本実施の形態の積層サージ吸収部品では入力インピーダンスが一定に保たれていることが分かる。
【００５０】
前述した積層サージ吸収部品のＳパラメータ試験を行った。このときのＳパラメータ試験系の構成を図１４に示す。図１４において、５０は測定対象である積層サージ吸収部品、５４は発振器、５５ａ及び５５ｂはインピーダンス整合用の抵抗、５６ａは不平衡−平衡変換用のトランス、５６ｂは平衡−不平衡変換用のトランスである。
【００５１】
図９に示す積層サージ吸収部品の各電極を図１４の測定対象である積層サージ吸収部品のように４端子に接続した。インピーダンス整合用の抵抗５５ａ及び５５ｂはそれぞれ１００Ωとした。
【００５２】
Ｓパラメータ試験結果を図１５に示す。図１５は横軸を周波数（ＭＨｚ）、縦軸を減衰量（ｄＢ）としたものである。図１５から、本実施の形態の積層サージ吸収部品では透過特性（Ｓ２１）及び反射特性（Ｓ１１）とも満足できる値で一定に保たれていることが分かる。
【００５３】
従って、本実施の形態のサージ吸収回路の構成を有する積層サージ吸収部品は、高性能なサージ吸収特性を持ちつつ、小型かつ高速差動信号に対してもインピーダンス整合に優れたものとすることができる。
【００５４】
（実施の形態２）
本願発明の実施の形態に係るサージ吸収回路の回路構成を図１６に示す。図１６において、１１は差動入力のうちの一方の入力端子、１２は差動入力のうちの他方の入力端子、１３は差動出力のうちの一方の出力端子、１４は差動出力のうちの他方の出力端子、２１は第一のサージ吸収素子、２２は第二のサージ吸収素子、２５は第一の誘導素子、２６は第二の誘導素子、３５は第三の抵抗素子、３６は第四の抵抗素子、３７は第一の容量素子、３８は第二の容量素子である。
【００５５】
図１６に示すサージ吸収回路は、実施の形態１の図７に示すサージ吸収回路に、入力端子１１と出力端子１３との間に並列接続される第三の抵抗素子３５及び第一の容量素子３７を追加し、入力端子１２と出力端子１４との間に並列接続される第四の抵抗素子３６及び第二の容量素子３８を追加した構成である。
【００５６】
ここでは、入力端子１１及び１２と出力端子１３及び１４とを区別しているが、入力側と出力側とが入れ替わってもよい。第一のサージ吸収素子２１及び第二のサージ吸収素子２２の浮遊容量はそれぞれＣｚ、第一の誘導素子２５及び第二の誘導素子２６の誘導係数（インダクタンス）はそれぞれＬｚ、第三の抵抗素子３５及び第四の抵抗素子３６の抵抗はＲｓ、第一の容量素子３７及び第二の容量素子３８の容量はＣｓである。
【００５７】
図１６に示す第一のサージ吸収素子２１及び第二のサージ吸収素子２２は、図１７に示す等価回路で表すことができる。図１７において、１０４は可変抵抗、１０５は浮遊容量、１０６は等価直列誘導成分、１０７は等価直列抵抗成分である。図１７において、浮遊容量１０５の容量をＣｚ、等価直列誘導成分のインダクタンスをＬｆ、等価直列抵抗成分の抵抗をＲｆとすると、下記式を満たすことで、入力インピーダンスは整合をとることができる。
【数７】
0004449834.tif 000008
【数８】
0004449834.tif 000009
【数９】
0004449834.tif 000010
【００５８】
第一のサージ吸収素子及び第二のサージ吸収素子において、等価直列誘導成分が無視できる程十分に小さい場合には、図１６において、第一の容量素子３７及び第二の容量素子３８を省略して、第三の抵抗素子３５及び第四の抵抗素子３６で第一のサージ吸収素子２１及び第二のサージ吸収素子２２の等価直列抵抗成分の影響をキャンセルすればよい。第一のサージ吸収素子及び第二のサージ吸収素子において、等価直列抵抗成分が無視できる程十分に小さい場合には、図１６において、第三の抵抗素子３５及び第四の抵抗素子３６を省略して、第一の容量素子３７及び第二の容量素子３８で第一のサージ吸収素子２１及び第二のサージ吸収素子２２の等価直列誘導成分の影響をキャンセルすればよい。
【００５９】
第一の誘導素子２５及び第二の誘導素子２６が等価並列抵抗成分や等価並列容量成分を持つときは、これらを利用して第一のサージ吸収素子２１及び第二のサージ吸収素子２２の等価直列抵抗成分や等価直列誘導成分の影響をキャンセルしてもよい。又は、第一の誘導素子２５の等価並列抵抗成分と第三の抵抗素子３５との並列和や第一の誘導素子２５の等価並列容量成分と第一の容量素子３７との並列和及び第二の誘導素子２６の等価並列抵抗成分と第四の抵抗素子３６との並列和や第二の誘導素子２６の等価並列容量成分と第二の容量素子３８との並列和で第一のサージ吸収素子２１及び第二のサージ吸収素子２２の等価直列抵抗成分や等価直列誘導成分の影響をキャンセルしてもよい。
【００６０】
従って、本実施の形態のサージ吸収回路は、サージ吸収素子に等価直列誘導成分や等価直列抵抗成分があっても、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対しても一層インピーダンス整合に優れたサージ吸収回路とすることができる。
【００６１】
次に、図１６で説明したサージ吸収回路を、積層サージ吸収部品として実現する例を説明する。
【００６２】
図１８は、図１６で説明したサージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例である。図１８において、１１は差動入力のうちの一方の入力端子、１２は差動入力のうちの他方の入力端子、１３は差動出力のうちの一方の出力端子、１４は差動出力のうちの他方の出力端子、２１ａ及び２１ｂは第一のサージ吸収素子パターン、２２ａ及び２２ｂは第二のサージ吸収素子パターン、２５ａは第一の誘導素子パターン、２６ａは第二の誘導素子パターン、３５ａは第三の抵抗素子パターン、３６ａは第四の抵抗素子パターン、３７ａ及び３７ｂは第一の容量素子パターン、３８ａ及び３８ｂは第二の容量素子パターン、４２ａ、４２ｂ、４２ｃ、４２ｄ、４２ｅ及び４２ｆは平面状の絶縁層である。
【００６３】
図１８に示す積層サージ吸収部品は、実施の形態１の図８で説明した積層サージ吸収部品に第三の抵抗素子パターン３５ａ、第四の抵抗素子パターン３６ａ、第一の容量素子パターン３７ａ及び３７ｂ、第二の容量素子パターン３８ａ及び３８ｂを追加したものである。図１８の積層サージ吸収部品を構成する各絶縁層の構造及び材料は、実施の形態１で説明した図８の積層サージ吸収部品と同様である。
【００６４】
図１８で説明した積層サージ吸収部品の外形は図９で説明したものと同様である。図９で示す第一の入力電極１６には図１８で説明した入力端子１１が接続され、第二の入力電極１７には図１８で説明した入力端子１２が接続され、第一の出力電極１８には図１８で説明した出力端子１３が接続され、第二の出力電極１９には図１８で説明した出力端子１４が接続される。ここでは、第一の入力電極１６及び第二の入力電極１７と第一の出力電極１８及び第二の出力電極１９とを区別しているが、入力側と出力側とが入れ替わってもよい。
【００６５】
このようにして完成した積層サージ吸収部品は、誘導素子やサージ吸収素子が一体になって形成されているため、小型でかつ浮遊容量を小さくすることができる。また、前述したサージ吸収回路の回路構成であるため、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対しても一層インピーダンス整合に優れた積層サージ吸収部品とすることができる。また、サージ試験結果も実施の形態１の積層サージ吸収部品と同様に良好であった。
【００６６】
（実施の形態３）
本願発明の実施の形態に係るサージ吸収回路の回路構成を図１９に示す。図１９において、１１は差動入力のうちの一方の入力端子、１２は差動入力のうちの他方の入力端子、１３は差動出力のうちの一方の出力端子、１４は差動出力のうちの他方の出力端子、２１は第一のサージ吸収素子、２２は第二のサージ吸収素子、２５は第一の誘導素子、２６は第二の誘導素子、３１は第一の抵抗素子、３２は第二の抵抗素子、３３は第三の誘導素子、３４は第四の誘導素子である。
【００６７】
図１９に示すサージ吸収回路は、実施の形態１の図７に示すサージ吸収回路に、入力端子１１と出力端子１４との間に第一のサージ吸収素子２１に加えて、第一の抵抗素子３１及び第三の誘導素子３３を直列に接続し、入力端子１２と出力端子１３との間に第二のサージ吸収素子２２に加えて、第二の抵抗素子３２及び第四の誘導素子３４を直列に接続した構成である。
【００６８】
ここでは、入力端子１１及び１２と出力端子１３及び１４を区別しているが、入力側と出力側とが入れ替わってもよい。第一のサージ吸収素子２１及び第二のサージ吸収素子２２の浮遊容量はそれぞれＣｚ、第一の誘導素子２５及び第二の誘導素子２６の誘導係数（インダクタンス）はそれぞれＬｚ、第一の抵抗素子３１及び第二の抵抗素子３２の抵抗はＲｐ、第三の誘導素子３３及び第四の誘導素子３４のインダクタンスはＬｐである。
【００６９】
図１９に示す第一の誘導素子２５及び第二の誘導素子２６は、図２０に示す等価回路で表すことができる。図２０において、１０３は誘導素子、１０８は等価並列容量成分、１０９は等価並列抵抗成分である。図２０において、誘導素子１０３のインダクタンスをＬｚ、等価並列容量成分１０８の容量をＣｅ、等価並列抵抗成分１０９の抵抗をＲｅとすると、下記式を満たすことで、入力インピーダンスは整合をとることができる。
【数１０】
0004449834.tif 000011
【数１１】
0004449834.tif 000012
【数１２】
0004449834.tif 000013
【００７０】
第一の誘導素子２５又は第二の誘導素子２６において、等価並列容量成分が無視できる程十分に小さい場合には、図１９において、第三の誘導素子３３及び第四の誘導素子３４を省略して、第一の抵抗素子３１及び第二の抵抗素子３２で第一の誘導素子２５及び第二の誘導素子２６の等価並列抵抗成分の影響をキャンセルすればよい。第一の誘導素子２５又は第二の誘導素子２６において、等価並列抵抗成分よりも等価並列容量成分が無視できる程十分に小さい場合には、図１９において、第一の抵抗素子３１及び第二の抵抗素子３２を省略して、第三の誘導素子３３及び第四の誘導素子３４で第一の誘導素子２５及び第二の誘導素子２６の等価並列容量成分の影響をキャンセルすればよい。
【００７１】
第一のサージ吸収素子２１及び第二のサージ吸収素子２２が等価直列抵抗成分や等価直列誘導成分を持つときは、これらを利用して第一の誘導素子２５及び第二の誘導素子２６の等価並列抵抗成分や等価並列容量成分の影響をキャンセルしてもよい。又は、第一のサージ吸収素子２１の等価直列抵抗成分と第一の抵抗素子３１との直列和や第一のサージ吸収素子２１の等価直列誘導成分と第三の誘導素子３３との直列和及び第二のサージ吸収素子２２の等価直列抵抗成分と第二の抵抗素子３２との直列和や第二のサージ吸収素子２２の等価直列誘導成分と第四の誘導素子３４との直列和で第一の誘導素子２５及び第二の誘導素子２６の等価並列抵抗成分や等価並列容量成分の影響をキャンセルしてもよい。
【００７２】
従って、本実施の形態のサージ吸収回路は、誘導素子に等価並列容量成分や等価並列抵抗成分があっても、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対しても一層インピーダンス整合に優れたサージ吸収回路とすることができる。
【００７３】
図１９で説明したサージ吸収回路を、積層サージ吸収部品として実現することは実施の形態１と同様である。図１９を基にした積層サージ吸収部品は、誘導素子やサージ吸収素子が一体になって形成されているため、小型でかつ浮遊容量を小さくすることができる。また、前述したサージ吸収回路の回路構成であるため、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対しても一層インピーダンス整合に優れた積層サージ吸収部品とすることができる。また、サージ試験結果も実施の形態１の積層サージ吸収部品と同様に良好であった。
【００７４】
（実施の形態４）
本願発明の実施の形態に係るサージ吸収回路の回路構成を図２１に示す。図２１において、１１は差動入力のうちの一方の入力端子、１２は差動入力のうちの他方の入力端子、１３は差動出力のうちの一方の出力端子、１４は差動出力のうちの他方の出力端子、２１は第一のサージ吸収素子、２２は第二のサージ吸収素子、２５は第一の誘導素子、２６は第二の誘導素子、３１は第一の抵抗素子、３２は第二の抵抗素子、３３は第三の誘導素子、３４は第四の誘導素子、３５は第三の抵抗素子、３６は第四の抵抗素子、３７は第一の容量素子、３８は第二の容量素子である。
【００７５】
図２１に示すサージ吸収回路は、実施の形態３の図１９に示すサージ吸収回路に、入力端子１１と出力端子１３との間に並列接続される第三の抵抗素子３５及び第一の容量素子３７を追加し、入力端子１２と出力端子１４との間に並列接続される第四の抵抗素子３６及び第二の容量素子３８を追加した構成である。
【００７６】
ここでは、入力端子１１及び１２と出力端子１３及び１４を区別しているが、入力側と出力側とが入れ替わってもよい。第一のサージ吸収素子２１及び第二のサージ吸収素子２２の浮遊容量はそれぞれＣｚ、第一の誘導素子２５及び第二の誘導素子２６の誘導係数（インダクタンス）はそれぞれＬｚ、第三の抵抗素子３５及び第四の抵抗素子３６の抵抗はＲｓ、第一の容量素子３７及び第二の容量素子３８の容量はＣｓ、第一の抵抗素子３１及び第二の抵抗素子３２の抵抗はＲｐ、第三の誘導素子３３及び第四の誘導素子３４のインダクタンスはＬｐである。
【００７７】
図２１に示す第一の誘導素子２５及び第二の誘導素子２６は、図２０に示す等価回路で表すことができ、図２１に示す第一のサージ吸収素子２１及び第二のサージ吸収素子２２は、図１７に示す等価回路で表すことができる。実施の形態２及び実施の形態３と同様に、式７から式１２までを満たすことで、入力インピーダンスは整合をとることができる。
【００７８】
第一の誘導素子２５又は第二の誘導素子２６において、等価並列容量成分が無視できる程十分に小さい場合には、図２１において、第三の誘導素子３３及び第四の誘導素子３４を省略して、第一の抵抗素子３１及び第二の抵抗素子３２で第一の誘導素子２５及び第二の誘導素子２６の等価並列抵抗成分の影響をキャンセルすればよい。第一の誘導素子２５又は第二の誘導素子２６において、等価並列抵抗成分よりも等価並列容量成分が無視できる程十分に小さい場合には、図２１において、第一の抵抗素子３１及び第二の抵抗素子３２を省略して、第三の誘導素子３３及び第四の誘導素子３４で第一の誘導素子２５及び第二の誘導素子２６の等価並列容量成分の影響をキャンセルすればよい。
【００７９】
第一のサージ吸収素子２１及び第二のサージ吸収素子２２において、等価直列誘導成分が無視できる程十分に小さい場合には、図２１において、第一の容量素子３７及び第二の容量素子３８を省略して、第三の抵抗素子３５及び第四の抵抗素子３６で第一のサージ吸収素子２１及び第二のサージ吸収素子２２の等価直列抵抗成分の影響をキャンセルすればよい。第一のサージ吸収素子２１及び第二のサージ吸収素子２２において、等価直列抵抗成分が無視できる程十分に小さい場合には、図２１において、第三の抵抗素子３５及び第四の抵抗素子３６を省略して、第一の容量素子３７及び第二の容量素子３８で第一のサージ吸収素子２１及び第二のサージ吸収素子２２の等価直列誘導成分の影響をキャンセルすればよい。
【００８０】
第一の誘導素子２５及び第二の誘導素子２６が等価並列抵抗成分や等価並列容量成分を持つときは、これらを利用して第一のサージ吸収素子２１及び第二のサージ吸収素子２２の等価直列抵抗成分や等価直列誘導成分の影響をキャンセルしてもよい。又は、第一の誘導素子２５の等価並列抵抗成分と第三の抵抗素子３５との並列和や第一の誘導素子２５の等価並列容量成分と第一の容量素子３７との並列和及び第二の誘導素子２６の等価並列抵抗成分と第四の抵抗素子３６との並列和や第二の誘導素子２６の等価並列容量成分と第二の容量素子３８との並列和で第一のサージ吸収素子２１及び第二のサージ吸収素子２２の等価直列抵抗成分や等価直列誘導成分の影響をキャンセルしてもよい。
【００８１】
第一のサージ吸収素子２１及び第二のサージ吸収素子２２が等価直列抵抗成分や等価直列誘導成分を持つときは、これらを利用して第一の誘導素子２５及び第二の誘導素子２６の等価並列抵抗成分や等価並列容量成分の影響をキャンセルしてもよい。又は、第一のサージ吸収素子２１の等価直列抵抗成分と第一の抵抗素子３１との直列和や第一のサージ吸収素子２１の等価直列誘導成分と第三の誘導素子３３との直列和及び第二のサージ吸収素子２２の等価直列抵抗成分と第二の抵抗素子３２との直列和や第二のサージ吸収素子２２の等価直列誘導成分と第四の誘導素子３４との直列和で第一の誘導素子２５及び第二の誘導素子２６の等価並列抵抗成分や等価並列容量成分の影響をキャンセルしてもよい。
【００８２】
従って、本実施の形態のサージ吸収回路は、誘導素子に等価並列容量成分や等価並列抵抗成分があっても、また、サージ吸収素子に等価直列誘導成分や等価直列抵抗成分があっても、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対しても一層インピーダンス整合に優れたサージ吸収回路とすることができる。
【００８３】
図２１で説明したサージ吸収回路を、積層サージ吸収部品として実現することは実施の形態１と同様である。図２１を基にした積層サージ吸収部品は、誘導素子やサージ吸収素子が一体になって形成されているため、小型でかつ浮遊容量を小さくすることができる。また、前述したサージ吸収回路の回路構成であるため、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対しても一層インピーダンス整合に優れた積層サージ吸収部品とすることができる。また、サージ試験結果も実施の形態１の積層サージ吸収部品と同様に良好であった。
【００８４】
（実施の形態５）
本願発明の実施の形態に係るサージ吸収回路は、実施の形態１から実施の形態４において、第一の誘導素子と第二の誘導素子との間を誘導結合させたものである。以下では、実施の形態１に係るサージ吸収回路の第一の誘導素子と第二の誘導素子との間を誘導結合させたものを例として説明する。
【００８５】
サージ吸収回路の回路構成を図２２に示す。図２２において、１１は差動入力のうちの一方の入力端子、１２は差動入力のうちの他方の入力端子、１３は差動出力のうちの一方の出力端子、１４は差動出力のうちの他方の出力端子、２１は第一のサージ吸収素子、２２は第二のサージ吸収素子、２５は第一の誘導素子、２６は第二の誘導素子である。
【００８６】
図２２では、サージ吸収回路は、外部との接続に一対の入力端子１１及び１２並びに一対の出力端子１３及び１４を備える。第一の誘導素子２５は入力端子１１と出力端子１３との間に接続され、第二の誘導素子２６は入力端子１２と出力端子１４との間に接続されている。第一のサージ吸収素子２１は入力端子１１と出力端子１４との間に接続され、第二のサージ吸収素子２２は入力端子１２と出力端子１３との間に接続されている。さらに、第一の誘導素子２５と第二の誘導素子２６との間を誘導結合させている。誘導結合は、一対の入力端子１１及び１２への同相信号の入力に対して、磁束が強めあうような方向である。
【００８７】
ここでは、一対の入力端子１１及び１２と一対の出力端子１３及び１４を区別しているが、入力側と出力側とが入れ替わってもよい。第一の誘導素子２５及び第二の誘導素子２６の誘導係数（インダクタンス）はＬｚである。第一の誘導素子２５と第二の誘導素子２６との結合係数はＫｚである。また、第一の誘導素子２５及び第二の誘導素子２６をコモンモードチョークコイルで構成してもよい。
【００８８】
図２２に示すサージ吸収回路は、（５）式及び（６）式に代えて、下記（１３）式を満たせば、差動モードのインピーダンス整合は保たれる。
【数１３】
0004449834.tif 000014
【００８９】
従って、本実施の形態のサージ吸収回路は、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対してもインピーダンス整合に優れたサージ吸収回路とすることができる。さらに、コモンモードノイズを除去することも可能となる。
【００９０】
次に、図２２で説明したサージ吸収回路を、積層サージ吸収部品として実現する例を説明する。
【００９１】
図２３は、図２２で説明したサージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例である。図２３において、１１は差動入力のうちの一方の入力端子、１２は差動入力のうちの他方の入力端子、１３は差動出力のうちの一方の出力端子、１４は差動出力のうちの他方の出力端子、２１ａ及び２１ｂは第一のサージ吸収素子パターン、２２ａ及び２２ｂは第二のサージ吸収素子パターン、２５ａ及び２５ｂは第一の誘導素子パターン、２６ａ及び２６ｂは第二の誘導素子パターン、４３ａ、４３ｂ、４３ｃ、４３ｄ、４３ｅ、４３ｆ、４３ｇ、４３ｈ及び４３ｉは平面状の絶縁層である。
【００９２】
図２３で説明した積層サージ吸収部品の外形は図９で説明したものと同様である。図９で示す第一の入力電極１６には図２３で説明した入力端子１１が接続され、第二の入力電極１７には図２３で説明した入力端子１２が接続され、第一の出力電極１８には図２３で説明した出力端子１３が接続され、第二の出力電極１９には図２３で説明した出力端子１４が接続される。ここでは、第一の入力電極１６及び第二の入力電極１７と第一の出力電極１８及び第二の出力電極１９とを区別しているが、入力側と出力側とが入れ替わってもよい。
【００９３】
図２３において、絶縁層４３ａの表面には、第二のサージ吸収素子パターン２２ａが形成され、入力端子１２が図９で説明した積層サージ吸収部品の表面に設けられた第二の入力電極１７に接続される。絶縁層４３ｂの表面には、第二のサージ吸収素子パターン２２ｂが形成され、出力端子１３が図９で説明した積層サージ吸収部品の表面に設けられた第一の出力電極１８に接続される。絶縁層４３ｃの表面には、第二の誘導素子パターン２６ａが形成され、一対の入力端子のうちの他方１２が図９で説明した積層サージ吸収部品の表面に設けられた第二の入力電極１７に接続される。絶縁層４３ｄの表面には、第二の誘導素子パターン２６ｂが形成され、一対の出力端子のうちの他方１４が図９で説明した積層サージ吸収部品の表面に設けられた第二の出力電極１９に接続される。絶縁層４３ｃの第二の誘導素子パターン２６ａと絶縁層４３ｄの表面の第二の誘導素子パターン２６ｂとはビアホールを介して接続されている。絶縁層４３ｅの表面には、第一の誘導素子パターン２５ａが形成され、一対の出力端子のうちの一方１３が図９で説明した積層サージ吸収部品の表面に設けられた第一の出力電極１８に接続される。絶縁層４３ｆの表面には、第一の誘導素子パターン２５ｂが形成され、一対の入力端子のうちの一方１１が図９で説明した積層サージ吸収部品の表面に設けられた第一の入力電極１６に接続される。絶縁層４３ｅの第一の誘導素子パターン２５ａと絶縁層４３ｆの表面の第一の誘導素子パターン２５ｂとはビアホールを介して接続されている。第一の誘導素子パターン２５ａ及び２５ｂと第二の誘導素子パターン２６ａ及び２６ｂとは結合係数Ｋｚで誘導結合されている。絶縁層４３ｇの表面には、第一のサージ吸収素子パターン２１ａが形成され、出力端子１４が図９で説明した積層サージ吸収部品の表面に設けられた第二の出力電極１９に接続される。絶縁層４３ｈの表面には、第一のサージ吸収素子パターン２１ｂが形成され、入力端子１１が図９で説明した積層サージ吸収部品の表面に設けられた第一の入力電極１６に接続される。絶縁層４３ｉは内部の素子パターンが外部と接触することを防止する。この例では、第一の誘導素子パターン２５ａ及び２５ｂ並びに第二の誘導素子パターン２６ａ及び２６ｂは複数の層で形成しているが、単層で形成してもよい。複数の層で形成すると大きな誘導係数を実現することができる。
【００９４】
図２３に示す積層サージ吸収部品は、誘導素子やサージ吸収素子が一体になって形成されているため、小型でかつ浮遊容量を小さくすることができる。また、前述したサージ吸収回路の回路構成であるため、半導体デバイス等を高圧の静電気から保護しつつ、高速差動信号に対しても一層インピーダンス整合に優れた積層サージ吸収部品とすることができる。また、サージ試験結果も実施の形態１の積層サージ吸収部品と同様に良好であった。
【００９５】
前述した積層サージ吸収部品のＳパラメータ試験を行った。図２３に示す積層サージ吸収部品の各電極を図１４の測定対象である積層サージ吸収部品のように４端子に接続した。インピーダンス整合用の抵抗５５ａ及び５５ｂはそれぞれ１００Ωとした。
【００９６】
結合係数ＫｚをパラメータとしたＳパラメータ試験結果を図２４に示す。図２４は横軸を周波数（ＭＨｚ）、縦軸を減衰量（ｄＢ）としたものである。図２４に示す透過特性（Ｓ２１）及び反射特性（Ｓ１１）から、本実施の形態の積層サージ吸収部品では、結合係数Ｋｚを選択すれば任意の周波数でコモンモードノイズを除去することができることが分かる。
【００９７】
従って、本実施の形態のサージ吸収回路の構成を有する積層サージ吸収部品は、高性能なサージ吸収特性を持ちつつ、小型かつ高速差動信号に対してもインピーダンス整合に優れたものとすることができる。また、コモンモードノイズの除去に威力を発揮する。
【００９８】
以上の説明では、実施の形態１に係るサージ吸収回路の第一の誘導素子と第二の誘導素子との間を結合させたものを例として説明したが、実施の形態２から実施の形態４に係るサージ吸収回路の第一の誘導素子と第二の誘導素子との間を結合させても同様にコモンモードノイズを除去することができる。
【産業上の利用可能性】
【００９９】
本願発明に係るサージ吸収回路は、半導体を搭載した高周波回路基板に適用することができる。
【図面の簡単な説明】
【０１００】
【図１】バリスタをサージ吸収回路に適用した従来例を示す図である。
【図２】バリスタの等価回路を示す図である。
【図３】従来のサージ吸収回路のＳパラメータを説明する図である。
【図４】従来のサージ吸収回路のＴＤＲ試験結果を示す図である。
【図５】２つの誘導素子をバリスタに組み合わせた従来のサージ吸収回路の例を示す図である。
【図６】誘導素子を２つのバリスタに組み合わせた従来のサージ吸収回路の例を示す図である。
【図７】本願発明の実施の形態に係るサージ吸収回路の回路構成を示す図である。
【図８】サージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例を示す図である。
【図９】積層サージ吸収部品の外形を示す図である。
【図１０】サージ試験器の回路を示す図である。
【図１１】積層サージ吸収部品及び負荷抵抗からなる負荷回路にかかる電圧を測定した結果を示す図である。
【図１２】ＴＤＲ試験系の構成を示す図である。
【図１３】本願発明のサージ吸収回路のＴＤＲ試験結果を示す図である。
【図１４】Ｓパラメータ試験系の構成を示す図である。
【図１５】本願発明のサージ吸収回路のＳパラメータ試験結果を示す図である。
【図１６】本願発明の実施の形態に係るサージ吸収回路の回路構成を示す図である。
【図１７】サージ吸収素子の等価回路を示す図である。
【図１８】サージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例を示す図である。
【図１９】本願発明の実施の形態に係るサージ吸収回路の回路構成を示す図である。
【図２０】誘導素子の等価回路を示す図である。
【図２１】本願発明の実施の形態に係るサージ吸収回路の回路構成を示す図である。
【図２２】本願発明の実施の形態に係るサージ吸収回路の回路構成を示す図である。
【図２３】サージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例を示す図である。
【図２４】本願発明のサージ吸収回路のＳパラメータ試験結果を示す図である。
【符号の説明】
【０１０１】
１１：入力端子、１２：入力端子、１３：出力端子、１４：出力端子、
１６：第一の入力電極、１７：第二の入力電極、
１８：第一の出力電極、１９：第二の出力電極
２１：第一のサージ吸収素子、２１ａ、２１ｂ：第一のサージ吸収素子パターン、
２２：第二のサージ吸収素子、２２ａ、２２ｂ：第二のサージ吸収素子パターン、
２５：第一の誘導素子、２５ａ、２５ｂ：第一の誘導素子パターン、
２６：第二の誘導素子、２６ａ、２６ｂ：第二の誘導素子パターン、
３１：第一の抵抗素子、３２：第二の抵抗素子、
３３：第三の誘導素子、３４：第四の誘導素子、
３５：第三の抵抗素子、３６：第四の抵抗素子、
３７：第一の容量素子、３８：第二の容量素子、
４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅ、４１ｆ：平面状の絶縁層、
４２ａ、４２ｂ、４２ｃ、４２ｄ、４２ｅ、４２ｆ：平面状の絶縁層、
４３ａ、４３ｂ、４３ｃ、４３ｄ、４３ｅ、４３ｆ、４３ｇ、４３ｈ、４３ｉ：平面状の絶縁層、
５０：測定対象である積層サージ吸収部品、
５１ａ、５１ｂ：パルス発生器、
５２ａ、５２ｂ、５２ｃ、５２ｄ：インピーダンス整合用の抵抗、
５３ａ、５３ｂ、５３ｃ、５３ｄ：同軸線路、
５４：発振器、５５ａ、５５ｂ：インピーダンス整合用の抵抗、
５６ａ：不平衡−平衡変換用のトランス、５６ｂ：平衡−不平衡変換用のトランス、
６１：直流電圧源、６２：スイッチ、６３：容量素子、６４：抵抗、６５：スイッチ、
６６、６７：出力端子、
１０１：入出力端子、１０２：共通端子、１０３：バリスタ、１０４：可変抵抗、１０５：浮遊容量、１０６：等価直列誘導成分、１０７：等価直列抵抗成分、１０８：等価並列容量成分、１０９：等価並列抵抗成分、１１１：入力端子、１１２：出力端子、１１３：共通端子、１１４、１１５：誘導素子、１１６：バリスタ
１２１：入出力端子、１２２：共通端子、
１２３、１２４：バリスタ、１２５：誘導素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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