(57)【特許請求の範囲】
【請求項１】
半導体デバイスを形成する方法であって、
上面を有するＰまたはＮドープ半導体基板を用意するステップと、
前記基板に、底面、それぞれ前記半導体基板の前記上面に対して垂直に形成された第１の側壁および反対側の第２の側壁を有するトレンチを形成するステップと、
前記トレンチの前記底面、前記第１の側壁および前記第２の側壁に、前記第１の側壁および前記第２の側壁からそれぞれ離間し、前記半導体基板の前記上面に対して垂直な外表面を有する調節層を形成するステップと、
前記トレンチの前記底面の下の前記基板中に前記トレンチの中央部よりも前記調整層側の位置から開始し、前記調節層の外表面の下で位置合せされたリーク・ストップ・インプラントを形成するステップと、
前記トレンチに絶縁体を充填するステップと、
前記第１の側壁に隣接した前記基板中に、前記第１の側壁と接触し、前記半導体基板とは反対にドープされたＮまたはＰウェルを形成するステップと
を含み、
前記Ｎウェルまたは前記Ｐウェルが前記トレンチの下に延び、前記リーク・ストップ・インプラントとともに、前記トレンチの下に接触し、かつ前記第１の側壁または前記第２の側壁から該トレンチの中央部に向けて延びる分離接合の上部を形成し、前記分離接合の前記上部が完全に前記トレンチの下に位置する方法。
【請求項２】
前記リーク・ストップ・インプラントが、前記トレンチの下で、前記トレンチの幅の１０％から４０％に等しい距離だけ前記第２の側壁から前記第１の側壁に向かって延びる、請求項１に記載の方法。
【請求項３】
前記第２の側壁の下方の、前記トレンチの底面と前記基板によって形成された界面から下に０．１ミクロンのところのＰドーパントの濃度が、１．０７Ｅ１７原子／ｃｍ３から１．１４Ｅ１７原子／ｃｍ３またはＮドーパントの濃度が、１．０Ｅ１７原子／ｃｍ３から１．５Ｅ１７原子／ｃｍ３である、請求項２に記載の方法。
【請求項４】
前記調節層が窒化シリコンであり、前記調節層の厚さが４０から１２０ｎｍである、請求項１に記載の方法。
【請求項５】
上面を有するＰまたはＮドープ半導体基板と、
前記基板に、底面、それぞれ前記半導体基板の前記上面に対して垂直に形成された第１の側壁および反対側の第２の側壁を有するトレンチと、
前記トレンチの前記底面、前記第１の側壁および前記第２の側壁に形成され、前記第１の側壁および前記第２の側壁からそれぞれ離間した外表面を有する調節層と、
前記トレンチの前記底面の下の前記基板中に前記トレンチの中央部よりも前記調節層側の位置から開始し、前記調節層の外表面の下で位置合せされたリーク・ストップ・インプラントと、
前記トレンチに充填された絶縁体と、
前記第１の側壁に隣接した前記基板中に形成された、前記第１の側壁と接触し、前記半導体基板とは反対にドープされたＮまたはＰウェルと
を含み、
前記ＮウェルまたはＰウェルが前記トレンチの下に延び、前記リーク・ストップ・インプラントとともに、前記トレンチの下に接触し、かつ前記第１の側壁または前記第２の側壁から該トレンチの中央部に向けて延びる分離接合の上部を形成し、前記分離接合の前記上部が完全に前記トレンチの下に位置する、半導体デバイス。
【請求項６】
前記リーク・ストップ・インプラントが、ＳＴＩの下で、前記ＳＴＩの幅の１０から４０％に等しい距離だけ前記第２の側壁から前記第１の側壁に向かって延びる、請求項５に記載の半導体デバイス。
【請求項７】
前記第２の側壁の下方の、前記トレンチの底面と前記基板によって形成された界面から下に約０．１ミクロンのところのＰドーパントの濃度が、１．０７Ｅ１７原子／ｃｍ３から１．１４Ｅ１７原子／ｃｍ３またはＮドーパントの濃度が、１．０Ｅ１７原子／ｃｍ３から１．５Ｅ１７原子／ｃｍ３である、請求項５に記載の半導体デバイス。
【請求項８】
前記調節層が窒化シリコンであり、前記ＳＴＩに、ＴＥＯＳまたはＨＤＰ酸化物が充てんされた、請求項５に記載の半導体デバイス。
【請求項９】
前記ＳＴＩの前記底面、第１の側壁および第２の側壁上にライナをさらに含み、前記ライナが、厚さ１０から３０ｎｍの熱酸化物である、請求項８に記載の半導体デバイス。
【請求項１０】
前記ＳＴＩの深さが０．０５から１ミクロン、幅が０．１から５ミクロンである、請求項５に記載の半導体デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路の分野に関し、詳細には、相補型金属酸化膜半導体（ＣＭＯＳ）技術において、浅いトレンチ分離（ＳＴＩ）を境界とするウェル間のリークを低減させるための構造、および前記構造を製造する方法に関する。
【０００２】
【従来の技術】
ＳＴＩを利用したバルクＣＭＯＳ技術は、ＳＴＩによって分離しようとするＮウェルまたはＰウェルと隣接する拡散領域または基板との間のリーク電流の影響を受けやすい。ＳＴＩは、基板表面から所定の深さまで基板中にトレンチをエッチングし、次いでこのトレンチに絶縁体を充てんすることによって形成される。
ウェル間リークは、性能に影響を与える接合容量などのパラメータが最適化される程度に影響を及ぼす設計上の重要な問題である。ウェル間リークが、ラッチアップ現象、高いスタンバイ電流および高い消費電力の原因となる可能性がある。
デバイス密度の増大に対応してＳＴＩの設計グラウンドルールが縮小するにつれ、ウェル間リークはますます重要になる。
【０００３】
図１を参照する。図１は、一般的なＣＭＯＳデバイス対の部分断面図である。
基板１００に、ＰＦＥＴ１０５およびＮＦＥＴ１１０が製造されている。ＰＦＥＴ１０５の境界には、第１のＳＴＩ１１５および第２のＳＴＩ１２０がある。ＮＦＥＴ１１０の境界には、第２のＳＴＩ１２０および第３のＳＴＩ１２５がある。ＰＦＥＴ１０５は、Ｎウェル１３０の中に製造されており、ソース／ドレイン１３５Ａ、１３５Ｂおよびゲート１４０を含む。ＮＦＥＴ１１０は、Ｐウェル１４５の中に製造されており、ソース／ドレイン１５０Ａ、１５０Ｂおよびゲート１５５を含む。Ｎウェル１３０とＰウェル１４５の間には分離接合１６０が形成されており、これは、第２のＳＴＩ１２０の底面１６５まで延びている。分離接合１６０と第２のＳＴＩ１２０は、ＰＦＥＴ１０５とＮＦＥＴ１１０を分離する。
【０００４】
図２および図３は、ＣＭＯＳ技術においてＮウェルおよびＰウェルを形成する一方法を示す部分断面図である。図２では、第２のＳＴＩ１２０が基板１００に形成されている。第２のＳＴＩ１２０は、底面１６５に加え、第１の側壁１７０および第２の側壁１７５を有する。第２のＳＴＩ１２０は、第１の側壁１７０と第２の側壁１７５から等距離にあって基板１００の上面１８２に対して垂直な基準面１８０によって二分されている。第１のレジスト・マスク１８５を注入マスクとして使用したＮドーパント原子の注入によってＮウェル１３０が形成されている。第１のレジスト・マスク１８５は、第２のＳＴＩ１２０上の基準面１８０と第２のＳＴＩの第１の側壁１７０との間に形成された側壁１８７を有する。インプラント後、Ｎウェル１３０の側壁１８８は、第２のＳＴＩ１２０の下の基準面１８０と第２のＳＴＩの第１の側壁１７０との間に位置する。
【０００５】
図３では、第２のレジスト・マスク１９０を注入マスクとして使用したＰドーパント原子の注入によって、Ｐウェル１４５が形成されている。第２のレジスト・マスク１９０は、第２のＳＴＩ１２０上の基準面１８０と第２のＳＴＩの第２の側壁１７５との間に形成された側壁１９７を有する。インプラント後、Ｐウェル１４５の側壁１９８は、第２のＳＴＩ１２０の下の基準面１８０と第２のＳＴＩの第２の側壁１７５との間に位置する。Ｎウェル１３０の側壁１８８は、Ｐウェル１４５の側壁１９８から距離「Ｄ」だけ離れている。後続のプロセス段階、特に熱サイクルの後、Ｎウェル１３０の側壁１８８とＰウェル１４５の側壁１９８はドーパントの拡散によって合体し、図１に示し先に説明した分離接合１６０を形成する。一般に、ＮウェルおよびＰウェルのインプラントは、基板１００の表面１８２に直接に実施されるとは限らず、介在層を通して実施されることもある。介在層には例えば、基板の表面に形成された酸化シリコン、窒化シリコンまたはこれらの組合せが含まれる。図２および図３に介在層は含まれていない。
【０００６】
図４は、Ｐウェル・デバイスとＮウェルの間のリーク経路を示す、一般的なＣＭＯＳデバイス対の部分断面図である。第１のレジスト・マスク１８５または第２のレジスト・マスク１９０、あるいは両方のマスクの位置合せが不完全または不良であると、分離接合１６０がＮＦＥＴ１１０の方へ移動し、その結果、ウェル間リークが増大する。リーク経路は、ＮＦＥＴ１１０の接地されたソース／ドレイン１５０ＡからＶNWに保たれたＮウェル１３０まで延びる。一例では、ＶNWが約０から２．５Ｖである。第２のＳＴＩ１２０の幅が狭くなるにつれて、位置合せの許容度が使用する第２のＳＴＩの全幅の割合は増大し、そのため、位置合せが許容範囲内であってもウェル間リークが許容できる範囲を超える可能性がある。第２のＳＴＩ１２０の深さが浅くなってもウェル間リークは増大する。
【０００７】
したがって、ＳＴＩの幅および深さのグラウンドルールが縮小したときにウェル間リークを制御する方法が求められている。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、ウェル間リークが低減された、ＣＭＯＳデバイスなどの半導体デバイス構造を提供することである。
【０００９】
【課題を解決するための手段】
本発明の第１の態様は、リーク制御性が向上した半導体デバイスを形成する方法であって、上面を有する半導体基板を用意する段階と、前記基板に、底面、第１の側壁および反対側の第２の側壁を有するトレンチを形成する段階と、前記トレンチの前記底面の下の前記基板中に、前記第２の側壁の下で位置合せされたリーク・ストップ・インプラントを形成する段階と、前記トレンチに絶縁体を充てんする段階と、前記第１の側壁に隣接した前記基板中に、前記第１の側壁と接触したＮウェルを形成する段階を含み、前記Ｎウェルが前記トレンチの下に延び、前記リーク・ストップ・インプラントとの分離接合の上部を形成し、前記分離接合の前記上部が完全に前記トレンチの下に位置する方法である。
【００１０】
本発明の第２の態様は、リーク制御性が向上した半導体デバイスを形成する方法であって、上面を有するＰドープ半導体基板を用意する段階と、前記基板に、底面、第１の側壁および反対側の第２の側壁を有するトレンチを形成する段階と、前記基板の前記上面、ならびに前記トレンチの前記底面、第１の側壁および第２の側壁に、共形（conformal）の調節層を形成する段階と、前記トレンチの前記底面の下の前記基板中に、前記第２の側壁の下で位置合せされたリーク・ストップ・インプラントを形成する段階と、前記トレンチに絶縁体を充てんする段階と、前記第１の側壁に隣接した前記基板中に、前記第１の側壁と接触したＮウェルを形成する段階を含み、前記Ｎウェルが前記トレンチの下に延び、前記リーク・ストップ・インプラントとの分離接合の上部を形成し、前記分離接合の前記上部が完全に前記トレンチの下に位置する方法である。
【００１１】
本発明の第３の態様は、リーク制御性が向上した半導体デバイスであって、上面を有するＰドープ半導体基板と、底面、第１の側壁および反対側の第２の側壁を有する前記基板中のＳＴＩと、前記ＳＴＩの前記底面の下の前記基板中にあって、前記第２の側壁の下で位置合せされたリーク・ストップ・インプラントと、前記第１の側壁に隣接した前記基板中にあって、前記第１の側壁と接触したＮウェルを備え、前記Ｎウェルが前記ＳＴＩの下に延び、前記リーク・ストップ・インプラントとの分離接合の上部を形成し、前記分離接合の前記上部が完全に前記ＳＴＩの下に位置した半導体デバイスである。
【００１２】
本発明の第４の態様は、リーク制御性が向上した半導体デバイスを形成する方法であって、上面を有する半導体基板を用意する段階と、前記基板に、底面、第１の側壁および反対側の第２の側壁を有するトレンチを形成する段階と、前記トレンチの前記底面の下の前記基板中に、前記第２の側壁の下で位置合せされたリーク・ストップ・インプラントを形成する段階と、前記トレンチに絶縁体を充てんする段階と、前記第１の側壁に隣接した前記基板中に、前記第１の側壁と接触したＰウェルを形成する段階を含み、前記Ｐウェルが前記トレンチの下に延び、前記リーク・ストップ・インプラントとの分離接合の上部を形成し、前記分離接合の前記上部が完全に前記トレンチの下に位置する方法である。
【００１３】
本発明の第５の態様は、リーク制御性が向上した半導体デバイスを形成する方法であって、上面を有するＮドープ半導体基板を用意する段階と、前記基板に、底面、第１の側壁および反対側の第２の側壁を有するトレンチを形成する段階と、前記基板の前記上面、ならびに前記トレンチの前記底面、第１の側壁および第２の側壁に、外表面を有する共形（conformal）の調節層を形成する段階と、前記トレンチの前記底面の下の前記基板中に、前記第２の側壁上の前記調整層の外表面の下で位置合せされたリーク・ストップ・インプラントを形成する段階と、前記トレンチに絶縁体を充てんする段階と、前記第１の側壁に隣接した前記基板中に、前記第１の側壁と接触したＰウェルを形成する段階を含み、前記Ｐウェルが前記トレンチの下に延び、前記リーク・ストップ・インプラントとの分離接合の上部を形成し、前記分離接合の前記上部が完全に前記トレンチの下に位置する方法である。
【００１４】
本発明の第６の態様は、リーク制御性が向上した半導体デバイスであって、上面を有するＮドープ半導体基板と、底面、第１の側壁および反対側の第２の側壁を有する前記基板中のＳＴＩと、前記ＳＴＩの前記底面の下の前記基板中にあって、前記第２の側壁の下で位置合せされたリーク・ストップ・インプラントと、前記第１の側壁に隣接した前記基板中にあって、前記第１の側壁と接触したＰウェルを備え、前記Ｐウェルが前記ＳＴＩの下に延び、前記リーク・ストップ・インプラントとの分離接合の上部を形成し、前記分離接合の前記上部が完全に前記ＳＴＩの下に位置した半導体デバイスである。
【００１５】
【発明の実施の形態】
本発明は、ウェル間リークを決定するＳＴＩの下の重要な領域に局所的なインプラントを導入する方法を記述する。このインプラントを制御して、ＮＦＥＴのソース／ドレインからＮウェルへのリークを低減しつつ、他のリーク経路が導入されないようにする。さらにこの方法は、過大な寄生容量を生み出さない。
【００１６】
図面を参照する。図５から図１４は、本発明に基づくＣＭＯＳデバイスの製造を示す部分断面図である。図５では、基板２００が上面２０５を有する。基板２００の上面２０５に第１の酸化層２１０が形成されている。第１の酸化層２１０の上に第１の窒化層２１５が形成されている。第１の酸化層２１０は、酸化または付着によって形成することができる。第１の窒化層２１５は、付着によって形成することができる。第１の窒化層２１５の上に第１のレジスト・マスク２２０が形成されている。
【００１７】
図６では、第１の窒化層２１５および第１の酸化層２１０がエッチングされ、基板２００にトレンチ２２５が形成されている。一例ではこのプロセス・シーケンスが、塩素ベースのケミストリ（chemistry）を使用して第１の窒化層２１５をプラズマ・エッチングし、次いで第１のレジスト層２２０を除去し、第１の酸化層１１０をウェット・エッチングまたはプラズマ・エッチングし、次いで、塩素ベースのケミストリを使用して基板２００をプラズマ・エッチングすることから成る。このシリコン・プラズマ・エッチング中に、第１の窒化層２１５をエッチ・バックさせる。トレンチ２２５は、底面２２７、第１の側壁２３０Ａおよび第２の側壁２３０Ｂを有する。第１の窒化層２１５は、後続の処理段階で化学機械研磨（ＣＭＰ）止めとして使用される。
【００１８】
図７では、トレンチ２２５の底面２２７、第１の側壁２３０Ａおよび第２の側壁２３０Ｂにライナ２４０が形成されている。トレンチ２２５は、第１の側壁２３０Ａと第２の側壁２３０Ｂから等距離にあって基板２００の上面２０５に対して垂直な基準面２４５によって二分される。一例では、基板２００が、Ｐドーパントで約１Ｅ１５原子／ｃｍ3から１Ｅ１６原子／ｃｍ3の濃度にドーピングされ、トレンチ２２５の深さが約０．２５から０．４μｍ、幅が約０．４から５μｍ、第１の酸化層２１０の厚さが約８から１２ｎｍ、第１の窒化層２１５の厚さが約５０から２００ｎｍであり、ライナ２４０が、厚さ約１０から３０ｎｍの熱酸化物である。第２の例では、トレンチ２２５の深さが約０．０５から１μｍ、幅が約０．１から５μｍである。
【００１９】
図８では、第１の窒化層２１５の上、第１の酸化層２１０の露出域、ならびにトレンチ２２５の底面２２７、第１の側壁２３０Ａおよび第２側壁２３０Ｂを覆うライナ２４０の上に、共形の第２の窒化層２５０が付着されている。第２の窒化層２５０は付着によって形成することができる。第２の窒化層２５０は外表面２５５を有する。一例では、第２の窒化層２５０の厚さが約４０から１２０ｎｍである。
【００２０】
図９では、第２のレジスト・マスク２６５を注入マスクとして使用したＰドーパント原子の注入によって、リーク・ストップ・インプラント（leakage stop implant）２６０が形成されている。第２のレジスト・マスク２６５は、トレンチ２１０内の第２の窒化層２５０上の基準面２４５と第２の窒化層２５０の外表面２５５との間に形成された側壁２７０を有する。トレンチ２２５のライナ２４０上の第２の窒化層２５０は、リーク・ストップ・インプラント２６０の深さおよびトレンチの第２の側壁からの距離を調節する働きをする。一例では、このリーク・ストップ注入段階で、約２．５Ｅ１２から約５Ｅ１２原子／ｃｍ2のドーズ量、約２０から４０Ｋｅｖのエネルギーでホウ素を注入して、トレンチ２２５の底面２２７からの最大深さが約８０から１２０ｎｍのインプラントを生み出す。
他の例では、このリーク・ストップ注入段階で、ドーズ量約２．５Ｅ１２から約５Ｅ１２原子／ｃｍ2、エネルギー約８０から１８０Ｋｅｖで二フッ化ホウ素を注入する。他の例では、このリーク・ストップ注入段階で、ドーズ量約２．５Ｅ１２から約５Ｅ１２原子／ｃｍ2、エネルギー約１６０から３４０ｋｅＶでインジウムを注入する。リーク・ストップ・インプラント２６０の幅は、トレンチの幅の約１０〜約４０％であり、第１の側２７２については第１のレジスト・マスク２６５の側壁２７０によって、第２の側２７４については第２の窒化層２５０の外表面２５５によって決定される。先に述べたとおり第２の窒化層は共形なので、リーク・ストップ・インプラント２６０は、トレンチ２２５の第２側壁２３０Ｂに対して有効に自己整合する。
【００２１】
図１０では、第２のレジスト・マスク２６５が除去され、第２の窒化層２５０が反応性イオン・エッチング（ＲＩＥ）によって、第１の窒化層２１５の上部およびトレンチ２２５の底面２２７から実質的に全ての第２の窒化層が除去されるまでエッチングされている。このＲＩＥ段階によって、トレンチ２２５の底面２２７のライナ２４０を露出させ、第１および第２の側壁２３０Ａおよび２３０Ｂ上の酸化物ライナを覆う窒化物スペーサ２５０Ａを形成する。第２の窒化層２５０を除去するのは、後続の処理段階、特にトレンチ充てん物のＣＭＰならびにＮウェルおよびＰウェルのインプラントが妨害されないようにするためである。
【００２２】
図１１では、テトラエチルオルトシリカート（ＴＥＯＳ）または高密度プラズマ（ＨＤＰ）酸化物を使用したプラズマＣＶＤによって形成された酸化シリコンなどの絶縁体がトレンチ２２５に充てんされ、ＳＴＩ２７５が形成されている。
トレンチの充てんは、絶縁体のブランケット付着およびそれに続くＣＭＰ段階によって達成する。次いで、第１の酸化層２１０および第１の窒化層２１５を除去し、第２の酸化層２７７を形成する。第２の酸化層２７７は、酸化または付着によって形成することができる。第２の酸化層は、後続の処理段階でのインプラント損傷および汚染から基板２００の上面２０５を保護する。一例では、第２の酸化層の厚さが約５から３０ｎｍである。
【００２３】
図１２では、第３のレジスト・マスク２８５を注入マスクとして使用したＮドーパント原子の注入によってＮウェル２８０が形成されている。第３のレジスト・マスク２８５は、ＳＴＩ２７５を覆う第２の酸化層２７７の上の基準面２４５と先に充てんしたトレンチ２２５の第１の側壁２３０Ａとの間に形成された側壁２９０を有する。インプラント後、Ｎウェル２８０の側壁２８２は、先に充てんしたトレンチ２２５の下の基準面２４５とトレンチの第１の側壁２３０Ａとの間に位置する。一例ではＮウェル２８０が、基板２００の上面２０５から下方に約０．８から１．０μｍ延びる。この注入段階の後、第３のレジスト・マスク２８５を除去する。
【００２４】
図１３に示したプロセス段階は任意選択だが、ＮＦＥＴデバイスのバルク・シリコン中のＰドーパント濃度の調整が必要な先進のＣＭＯＳデバイスの製造では一般にこの段階が必要である。図１３では、第４のレジスト・マスク３００を注入マスクとして使用したＰドーパント原子の注入によってＰウェル２９５が形成されている。第４のレジスト・マスク３００は、ＳＴＩ２７５を覆う第２の酸化層２７７上の基準面２４５と先に充てんしたトレンチ２２５の第２の側壁２３０Ｂとの間に形成された側壁３０５を有する。インプラント後、Ｐウェル２９５の側壁２９７は、先に充てんしたトレンチ２２５の下の基準面２４５とトレンチの第２の側壁２３０Ｂとの間に位置する。一例ではＰウェル２９５が、基板２００の上面２０５から下方に約０．８から１．０μｍ延びる。この注入段階の後、第４のレジスト・マスク３００を除去する。この例では、Ｎウェル２８０の側壁２８２が、Ｐウェル２９５の側壁２９７から距離「Ｄ」だけ離れている。ただし「Ｄ」は約０．１から０．２μｍである。しかし、第４のレジスト３００の位置合わせに応じて、Ｐウェル２９５の側壁２９７とＮウェル２８０の間の離隔距離を任意とすることができ、ＰウェルがＮウェルと重なってもよい。第２のレジスト・マスク２６５をパターニングするのに使用したのと同じフォトマスクを使用して、第４のレジスト・マスク３００をパターニングすることができる。
【００２５】
図１４に、後続のプロセス段階、特に熱サイクルの後の、Ｎウェル２８０の側壁２８２とＰウェル２９５の側壁２９７からの分離接合３１０の形成を示す。分離接合３１０が、先に充てんされたトレンチ２２５の下にあってこれと接触し、トレンチの第２の側壁２３０Ｂから基準面２４５に向かって延びるＰドーパントの突出部３１５を示すことに留意されたい。突出部３１５は、Ｐウェル３０５のＰドーパント濃度を増大させるリーク・ストップ・インプラント２６０に起因したものである。突出部３１５の効果は、ソース／ドレイン３２５からＮウェル２９０に至るリーク経路の長さを増大させることである。図１４にはさらに、Ｎウェル２９０に形成されたＰＦＥＴデバイスのソース／ドレイン３２０およびＰウェル３０５に形成されたＮＦＥＴデバイスのソース／ドレイン３２５も示されている。
【００２６】
図１５は、コンピュータでシミュレートした関連技術のＳＴＩの近くのＮおよびＰウェルのドーピング・プロファイルである。図１５では、Ｎウェルが図の左側にあり、Ｙ＝−１．６ミクロンの深さまで延びている。Ｐウェルは図１５の右側にある。ＳＴＩは、Ｘ＝１．０からＸ＝１．７ミクロンの間に見え（図４のＰＦＥＴソース／ドレイン１３５Ｂ−第２のＳＴＩ１２０−ＮＦＥＴソース／ドレイン１５０Ａ）、Ｙ＝−０．２ミクロンのところに底面がある。Ｎウェル・リークの確率を最大にするため、このシミュレーションでは、ＳＴＩの深さおよび幅に対して小さな値を使用した。Ｎウェル・リークは図１９に示されている。リーク・ストップ・インプラントはない。ＰウェルはＸ＝１．６５、すなわちＳＴＩの幅の約７％までしか延びていない。
【００２７】
図１６は、コンピュータでシミュレートした本発明に基づくＳＴＩの近くのＮウェルおよびＰウェルのドーピング・プロファイルである。図１６では、Ｎウェルが図の左側にあり、Ｙ＝−１．６ミクロンの深さまで延びている。Ｐウェルは図１６の右側にある。ＳＴＩは、Ｘ＝１．０からＸ＝１．７ミクロンの間に見え、その深さはＹ＝−０．２ミクロンである。Ｎウェル・リークの確率を最大にするため、シミュレーションでは、ＳＴＩの深さおよび幅に対して小さな値を使用した。Ｎウェル・リークは図１９に示されている。ＳＴＩの下に、ＰウェルからＸ＝１．４４まで、すなわちＳＴＩの幅の約３７％まで延びるリーク・ストップ・インプラントが見える。したがってＰドーパントは、リーク・ストップ・インプラントを実施したときのほうがリーク・ストップ・インプラントが無いときよりもＳＴＩの下に５倍長く延びている。このシミュレーションで使用したリーク・ストップ・インプラントは、３０Ｋｅｖで５Ｅ１２原子／ｃｍ2である。
【００２８】
図１７は、コンピュータでシミュレートした本発明に基づく図１６のＳＴＩの近くのＮウェルおよびＰウェルのドーピング・プロファイルの拡大図である。図１７では、シミュレートされた窒化物スペーサが、Ｘ＝１．０６からＸ＝１．０７５ミクロン（第１のスペーサ）、およびＸ＝１．６６からＸ＝１．６７５ミクロン（第２のスペーサ）のところに見える。リーク・ストップ・インプラントはＹ＝−０．３５ミクロンまで、すなわちＳＴＩの底面から下方に０．１５ミクロン延びている。
【００２９】
図１８は、本発明に基づいてコンピュータでシミュレートした、ＳＴＩよりも深い深さに対する正味の活性ドーパントのプロットである。ホウ素なし、ホウ素２．５Ｅ１２原子／ｃｍ2、ホウ素３．７５Ｅ１２原子／ｃｍ2およびホウ素５Ｅ１２原子／ｃｍ2のプロファイルが示されている。全てのインプラントは３０Ｋｅｖである。プロファイルは、図１７のＸ＝１．６５のところで計算した。シリコン／ＳＴＩ界面Ｘ＝０．２のところで、リーク・ストップ・インプラントのない場合のホウ素濃度は１．１Ｅ１６原子／ｃｍ3未満である。リーク・ストップ・インプラントがある場合、シリコン／ＳＴＩ界面のホウ素濃度は、ドーズ量２．５Ｅ１２原子／ｃｍ2での３Ｅ１６原子／ｃｍ3から、ドーズ量５Ｅ１２原子／ｃｍ2での１Ｅ１７原子／ｃｍ3弱の範囲にある。後者の場合のホウ素濃度は、リーク・インプラントなしの場合の表面ホウ素濃度の１０倍を超える。ＳＴＩから下に約０．１ミクロン（Ｘ＝０．３）のところで、リーク・ストップ・インプラントなしの場合のホウ素濃度は約１．３５Ｅ１６原子／ｃｍ3である。リーク・ストップ・インプラントがある場合、ＳＴＩから下に０．１ミクロンのところのホウ素濃度は、ドーズ量２．５Ｅ１２原子／ｃｍ2での約１．０７Ｅ１７原子／ｃｍ3から、ドーズ量５Ｅ１２原子／ｃｍ2での約１．１４Ｅ１７原子／ｃｍ3までの範囲にある。後者の場合のホウ素濃度は、リーク・インプラントなしの場合のホウ素濃度の８倍を超える。
【００３０】
図１５、１６、１７および１８から、リーク・ストップ・インプラントが、分離接合プロファイルおよびＳＴＩの下のＰウェル・ドーピング濃度に対して重大な効果を有することが明らかである。
【００３１】
図１９は、本発明に基づくリーク・ストップ・インプラント・ドーズによる、図１６および図１７に示した構造のＮウェル電圧に対するリーク電流のプロットである。電圧を０ボルトから２．５ボルトまで増大させて、幅１ミクロンの単位ＳＴＩあたりの全体電流をプロットした。０．１ｎＡ／μｍを超えるリークは許容範囲を超えるとみなす。リーク・ストップ・インプラントがない場合、約０．１ボルトで約９ｎＡ／ミクロンのリークが認められる。３０Ｋｅｖ、ホウ素ドーズ量２．５Ｅ１２原子／ｃｍ2では、約１ボルトまで、許容範囲を超えるリークが防止された。３０Ｋｅｖ、ホウ素ドーズ量３．７５Ｅ１２原子／ｃｍ2は、２．５ボルトまで有効であり、３０Ｋｅｖ、ホウ素ドーズ量５Ｅ１２原子／ｃｍ2では、測定可能なリークは事実上ない。したがって、リーク・ストップ・インプラントの使用は、ＳＴＩ構造が非常に幅狭く浅くても、Ｎウェル・リークを防ぐのに非常に有効である。
【００３２】
本発明を、Ｐウェル・デバイスとＮウェル（ＰＦＥＴソース／ドレインとＮウェル）の間のリークを制限する観点から説明してきたが、本発明は、Ｎウェル・デバイスとＰウェル（ＮＦＥＴソース／ドレインとＰウェル）の間のリークを制限することにも適用可能である。Ｎウェル・デバイスとＰウェルの間のリークを制限する場合、リーク・ストップ・インプラントは、ドーズ量約２．５Ｅ１２から５．０Ｅ１２原子／ｃｍ2、エネルギー約２０から６０Ｋｅｖで注入したリン、およびドーズ量約２．５Ｅ１２から５．０Ｅ１２原子／ｃｍ2、エネルギー約３０から７０Ｋｅｖで注入したヒ素から成るグループから選択される。前記トレンチの底面と前記基板によって形成される界面のＮドーパント濃度は、約３Ｅ１６原子／ｃｍ3から１Ｅ１７原子／ｃｍ3、第２の側壁の下方の、前記界面から約０．１ミクロンのところのＮドーパント濃度は、約１．０Ｅ１７原子／ｃｍ3から１．５Ｅ１７原子／ｃｍ3となる。
【００３３】
Ｐドープ基板またはＮドープ基板という用語を使用するとき、この用語が、ＰまたはＮドープ基板上に形成されたＮまたはＰドープ・エピタキシャル層、あるいはＰウェルまたはＮウェルが形成されたＮまたはＰドープ基板またはエピタキシャル層に形成されたＮまたはＰドープ領域を含むことを理解されたい。
【００３４】
以上の本発明の実施形態の説明は、本発明の理解のために与えたものである。
本発明は、本明細書に記載の特定の実施形態に限定されるものではなく、本発明には、本発明の範囲から逸脱することなしに、リセスト・オキシデーション（recessed oxidation：ＲＯＸ）などの他の分離方式に対する適用可能性、デバイスが、ＮＦＥＴおよびＰＦＥＴでなくダイオードである場合などの当業者には明白なさまざまな修正、再配置および置換が可能であることを理解されたい。したがって、冒頭の請求項は、本発明の真の趣旨および範囲に含まれるこのような修正および変更の全てをカバーするものである。
【００３５】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３６】
（１）半導体デバイスを形成する方法であって、
上面を有する半導体基板を用意するステップと、
前記基板に、底面、第１の側壁および反対側の第２の側壁を有するトレンチを形成するステップと、
前記トレンチの前記底面の下の前記基板中に、前記第２の側壁の下で位置合せされたリーク・ストップ・インプラントを形成するステップと、
前記トレンチに絶縁体を充てんするステップと、
前記第１の側壁に隣接した前記基板中に、前記第１の側壁と接触したＮウェルを形成するステップ
を含み、
前記Ｎウェルが前記トレンチの下に延び、前記リーク・ストップ・インプラントとの分離接合の上部を形成し、前記分離接合の前記上部が完全に前記トレンチの下に位置する
方法。
（２）前記第２の側壁に隣接した前記基板中に、前記第２の側壁と接触したＰウェルを形成するステップをさらに含み、前記Ｐウェルが前記上部に組み込まれ、前記Ｎウェルとの前記分離接合の下部を形成する、前記（１）に記載の方法。
（３）前記リーク・ストップ・インプラントが、前記トレンチの下で、前記トレンチの幅の１０から４０％に等しい距離だけ前記第２の側壁から前記第１の側壁に向かって延びる、前記（１）に記載の方法。
（４）前記リーク・ストップ・インプラントがＰドーパントを含み、前記トレンチの底面と前記基板によって形成された界面での前記Ｐドーパントの濃度が、３Ｅ１６原子／ｃｍ3から１Ｅ１７原子／ｃｍ3である、前記（１）に記載の方法。
（５）前記第２の側壁の下方の、前記界面から下に約０．１ミクロンのところのＰドーパントの濃度が、１．０Ｅ１７原子／ｃｍ3から１．５Ｅ１７原子／ｃｍ3である、前記（４）に記載の方法。
（６）前記リーク・ストップ・インプラントが、ドーズ量２．５Ｅ１２から５．０Ｅ１２原子／ｃｍ2、エネルギー２０から４０Ｋｅｖで注入されたホウ素である、前記（１）に記載の方法。
（７）前記ＮウェルにＰＦＥＴを、前記ＰウェルにＮＦＥＴを形成するステップをさらに含む、前記（２）に記載の方法。
（８）前記トレンチの前記第２の側壁に対する前記リーク・ストップ・インプラントの前記位置合せが自己整合である、前記（１）に記載の方法。
（９）半導体デバイスを形成する方法であって、
上面を有するＰドープ半導体基板を用意するステップと、
前記基板に、底面、第１の側壁および反対側の第２の側壁を有するトレンチを形成するステップと、
前記基板の前記上面、ならびに前記トレンチの前記底面、第１の側壁および第２の側壁に、外表面を有する共形の調節層を形成するステップと、
前記トレンチの前記底面の下の前記基板中に、前記第２の側壁上の前記調整層の外表面の下で位置合せされたリーク・ストップ・インプラントを形成するステップと、
前記トレンチに絶縁体を充てんするステップと、
前記第１の側壁に隣接した前記基板中に、前記第１の側壁と接触したＮウェルを形成するステップ
を含み、
前記Ｎウェルが前記トレンチの下に延び、前記リーク・ストップ・インプラントとの分離接合の上部を形成し、前記分離接合の前記上部が完全に前記トレンチの下に位置する
方法。
（１０）前記第２の側壁に隣接した前記基板中に、前記第２の側壁と接触したＰウェルを形成するステップをさらに含み、前記Ｐウェルが前記上部に組み込まれ、前記Ｎウェルとの前記分離接合の下部を形成する、前記（９）に記載の方法。
（１１）前記リーク・ストップ・インプラントが、前記トレンチの下で、前記トレンチの幅の１０から４０％に等しい距離だけ前記第２の側壁から前記第１の側壁に向かって延びる、前記（９）に記載の方法。
（１２）前記トレンチの底面と前記基板によって形成された界面でのＰドーパントの濃度が、３Ｅ１６原子／ｃｍ3から１Ｅ１７原子／ｃｍ3である、前記（９）に記載の方法。
（１３）前記第２の側壁の下方の、前記界面から下に約０．１ミクロンのところのＰドーパントの濃度が、１．０Ｅ１７原子／ｃｍ3から１．５Ｅ１７原子／ｃｍ3である、前記（１２）に記載の方法。
（１４）前記調節層が窒化シリコンである、前記（９）に記載の方法。
（１５）前記調節層の厚さが４０から８０ｎｍである、前記（１４）に記載の方法。
（１６）前記リーク・ストップ・インプラントが、ドーズ量２．５Ｅ１２から５．０Ｅ１２原子／ｃｍ2、エネルギー２０から４０Ｋｅｖで注入したホウ素、ドーズ量２．５Ｅ１２から５．０Ｅ１２原子／ｃｍ2、エネルギー８０から１８０Ｋｅｖで注入した二フッ化ホウ素、およびドーズ量２．５Ｅ１２から５．０Ｅ１２原子／ｃｍ2、エネルギ１６０から３４０Ｋｅｖで注入したインジウムから成るグループから選択される、前記（９）に記載の方法。
（１７）前記ＮウェルにＰＦＥＴを、前記ＰウェルにＮＦＥＴを形成するステップをさらに含む、前記（１０）に記載の方法。
（１８）半導体デバイスであって、
上面を有するＰドープ半導体基板と、
底面、第１の側壁および反対側の第２の側壁を有する前記基板中のＳＴＩと、前記ＳＴＩの前記底面の下の前記基板中にあって、前記第２の側壁の下で位置合せされたリーク・ストップ・インプラントと、
前記第１の側壁に隣接した前記基板中にあって、前記第１の側壁と接触したＮウェル
を備え、
前記Ｎウェルが前記ＳＴＩの下に延び、前記リーク・ストップ・インプラントとの分離接合の上部を形成し、前記分離接合の前記上部が完全に前記ＳＴＩの下に位置した
半導体デバイス。
（１９）前記第２の側壁に隣接した前記基板中にあって、前記第２の側壁と接触したＰウェルをさらに含み、前記Ｐウェルが前記上部に組み込まれ、前記Ｎウェルとの前記分離接合の下部を形成する、前記（１８）に記載の半導体デバイス。
（２０）前記リーク・ストップ・インプラントが、前記ＳＴＩの下で、前記ＳＴＩの幅の１０から４０％に等しい距離だけ前記第２の側壁から前記第１の側壁に向かって延びる、前記（１８）に記載の半導体デバイス。
（２１）前記ＳＴＩの底面と前記基板によって形成された界面でのＰドーパントの濃度が、３Ｅ１６原子／ｃｍ3から１Ｅ１７原子／ｃｍ3である、前記（１８）に記載の半導体デバイス。
（２２）前記第２の側壁の下方の、前記界面から下に約０．１ミクロンのところのＰドーパントの濃度が、１．０Ｅ１７原子／ｃｍ3から１．５Ｅ１７原子／ｃｍ3である、前記（２１）に記載の半導体デバイス。
（２３）前記ＳＴＩの前記第１および第２の側壁上にあって、前記ＳＴＩの内部に含まれたスペーサをさらに備えた、前記（１８）に記載の半導体デバイス。
（２４）前記スペーサが窒化シリコンである、前記（２３）に記載の半導体デバイス。
（２５）前記ＳＴＩに、ＴＥＯＳまたはＨＤＰ酸化物が充てんされた、前記（１８）に記載の半導体デバイス。
（２６）前記ＳＴＩの前記底面、第１の側壁および第２の側壁上にライナをさらに含む、前記（２５）に記載の半導体デバイス。
（２７）前記ライナが、厚さ１０から３０ｎｍの熱酸化物である、前記（２６）に記載の半導体デバイス。
（２８）前記ＳＴＩの前記第１および第２の側壁を覆う前記ライナ上にあって、前記ＳＴＩの内部に含まれたスペーサをさらに備えた、前記（２６）に記載の半導体デバイス。
（２９）前記ＳＴＩの深さが０．０５から１ミクロン、幅が０．１から５ミクロンである、前記（１９）に記載の半導体デバイス。
（３０）前記ＮウェルにＰＦＥＴ、前記ＰウェルにＮＦＥＴをさらに備える、前記（１９）に記載の半導体デバイス。
（３１）半導体デバイスを形成する方法であって、
上面を有する半導体基板を用意するステップと、
前記基板に、底面、第１の側壁および反対側の第２の側壁を有するトレンチを形成するステップと、
前記トレンチの前記底面の下の前記基板中に、前記第２の側壁の下で位置合せされたリーク・ストップ・インプラントを形成するステップと、
前記トレンチに絶縁体を充てんするステップと、
前記第１の側壁に隣接した前記基板中に、前記第１の側壁と接触したＰウェルを形成するステップ
を含み、
前記Ｐウェルが前記トレンチの下に延び、前記リーク・ストップ・インプラントとの分離接合の上部を形成し、前記分離接合の前記上部が完全に前記トレンチの下に位置する
方法。
（３２）前記第２の側壁に隣接した前記基板中に、前記第２の側壁と接触したＮウェルを形成するステップをさらに含み、前記Ｎウェルが前記上部に組み込まれ、前記Ｐウェルとの前記分離接合の下部を形成する、前記（３１）に記載の方法。
（３３）前記リーク・ストップ・インプラントが、前記トレンチの下で、前記トレンチの幅の１０から４０％に等しい距離だけ前記第２の側壁から前記第１の側壁に向かって延びる、前記（３１）に記載の方法。
（３４）前記リーク・ストップ・インプラントがＮドーパントを含み、前記トレンチの底面と前記基板によって形成された界面での前記Ｎドーパントの濃度が、３Ｅ１６原子／ｃｍ3から１Ｅ１７原子／ｃｍ3である、前記（３１）に記載の方法。
（３５）前記第２の側壁の下方の、前記界面から下に約０．１ミクロンのところのＮドーパントの濃度が、１．０Ｅ１７原子／ｃｍ3から１．５Ｅ１７原子／ｃｍ3である、前記（３４）に記載の方法。
（３６）前記リーク・ストップ・インプラントが、ドーズ量２．５Ｅ１２から５．０Ｅ１２原子／ｃｍ2、エネルギー約２０から６０Ｋｅｖで注入したリン、およびドーズ量２．５Ｅ１２から５．０Ｅ１２原子／ｃｍ2、エネルギー約３０から７０Ｋｅｖで注入したヒ素から成るグループから選択される、前記（３１）に記載の方法。
（３７）前記ＰウェルにＮＦＥＴを、前記ＮウェルにＰＦＥＴを形成するステップをさらに含む、前記（３２）に記載の方法。
（３８）前記トレンチの前記第２の側壁に対する前記リーク・ストップ・インプラントの前記位置合せが自己整合である、前記（３１）に記載の方法。
（３９）半導体デバイスを形成する方法であって、
上面を有するＮドープ半導体基板を用意するステップと、
前記基板に、底面、第１の側壁および反対側の第２の側壁を有するトレンチを形成するステップと、
前記基板の前記上面、ならびに前記トレンチの前記底面、第１の側壁および第２の側壁に、外表面を有する共形の調節層を形成するステップと、
前記トレンチの前記底面の下の前記基板中に、前記第２の側壁上の前記調整層の外表面の下で位置合せされたリーク・ストップ・インプラントを形成するステップと、
前記トレンチに絶縁体を充てんするステップと、
前記第１の側壁に隣接した前記基板中に、前記第１の側壁と接触したＰウェルを形成するステップ
を含み、
前記Ｐウェルが前記トレンチの下に延び、前記リーク・ストップ・インプラントとの分離接合の上部を形成し、前記分離接合の前記上部が完全に前記トレンチの下に位置する
方法。
（４０）前記第２の側壁に隣接した前記基板中に、前記第２の側壁と接触したＮウェルを形成するステップをさらに含み、前記Ｎウェルが前記上部に組み込まれ、前記Ｐウェルとの前記分離接合の下部を形成する、前記（３９）に記載の方法。
（４１）前記リーク・ストップ・インプラントが、前記トレンチの下で、前記トレンチの幅の１０から４０％に等しい距離だけ前記第２の側壁から前記第１の側壁に向かって延びる、前記（３９）に記載の方法。
（４２）前記トレンチの底面と前記基板によって形成された界面でのＮドーパントの濃度が、３Ｅ１６原子／ｃｍ3から１Ｅ１７原子／ｃｍ3である、前記（３９）に記載の方法。
（４３）前記第２の側壁の下方の、前記界面から下に約０．１ミクロンのところのＮドーパントの濃度が、１．０Ｅ１７原子／ｃｍ3から１．５Ｅ１７原子／ｃｍ3である、前記（４２）に記載の方法。
（４４）前記調節層が窒化シリコンである、前記（３９）に記載の方法。
（４５）前記調節層の厚さが４０から８０ｎｍである、前記（４４）に記載の方法。
（４６）前記リーク・ストップ・インプラントが、ドーズ量２．５Ｅ１２から５．０Ｅ１２原子／ｃｍ2、エネルギー約２０から６０Ｋｅｖで注入したリン、およびドーズ量２．５Ｅ１２から５．０Ｅ１２原子／ｃｍ2、エネルギー約３０から７０Ｋｅｖで注入したヒ素から成るグループから選択される、前記（３９）に記載の方法。
（４７）前記ＰウェルにＮＦＥＴを、前記ＮウェルにＰＦＥＴを形成するステップをさらに含む、前記（４０）に記載の方法。
（４８）半導体デバイスであって、
上面を有するＮドープ半導体基板と、
底面、第１の側壁および反対側の第２の側壁を有する前記基板中のＳＴＩと、前記ＳＴＩの前記底面の下の前記基板中にあって、前記第２の側壁の下で位置合せされたリーク・ストップ・インプラントと、
前記第１の側壁に隣接した前記基板中にあって、前記第１の側壁と接触したＰウェル
を備え、
前記Ｐウェルが前記ＳＴＩの下に延び、前記リーク・ストップ・インプラントとの分離接合の上部を形成し、前記分離接合の前記上部が完全に前記ＳＴＩの下に位置した
半導体デバイス。
（４９）前記第２の側壁に隣接した前記基板中にあって、前記第２の側壁と接触したＮウェルをさらに含み、前記Ｎウェルが前記上部に組み込まれ、前記Ｐウェルとの前記分離接合の下部を形成する、前記（４８）に記載の半導体デバイス。
（５０）前記リーク・ストップ・インプラントが、前記ＳＴＩの下で、前記ＳＴＩの幅の１０から４０％に等しい距離だけ前記第２の側壁から前記第１の側壁に向かって延びる、前記（４８）に記載の半導体デバイス。
（５１）前記ＳＴＩの底面と前記基板によって形成された界面でのＮドーパントの濃度が、３Ｅ１６原子／ｃｍ3から１Ｅ１７原子／ｃｍ3である、前記（４８）に記載の半導体デバイス。
（５２）前記第２の側壁の下方の、前記界面から下に約０．１ミクロンのところのＮドーパントの濃度が、１．０Ｅ１７原子／ｃｍ3から１．５Ｅ１７原子／ｃｍ3である、前記（５１）に記載の半導体デバイス。
（５３）前記ＳＴＩの前記第１および第２の側壁上にあって、前記ＳＴＩの内部に含まれたスペーサをさらに備えた、前記（４８）に記載の半導体デバイス。
（５４）前記スペーサが窒化シリコンである、前記（５３）に記載の半導体デバイス。
（５５）前記ＳＴＩに、ＴＥＯＳまたはＨＤＰ酸化物が充てんされた、前記（４８）に記載の半導体デバイス。
（５６）前記ＳＴＩの前記底面、第１の側壁および第２の側壁上にライナをさらに含む、前記（５５）に記載の半導体デバイス。
（５７）前記ライナが、厚さ１０から３０ｎｍの熱酸化物である、前記（５６）に記載の半導体デバイス。
（５８）前記ＳＴＩの前記第１および第２の側壁を覆う前記ライナ上にあって、前記ＳＴＩの内部に含まれたスペーサをさらに備えた、前記（５６）に記載の半導体デバイス。
（５９）前記ＳＴＩの深さが０．０５から１ミクロン、幅が０．１から５ミクロンである、前記（４９）に記載の半導体デバイス。
（６０）前記ＰウェルにＮＦＥＴ、前記ＮウェルにＰＦＥＴをさらに備える、前記（４９）に記載の半導体デバイス。
【図面の簡単な説明】
【図１】一般的なＣＭＯＳデバイス対の部分断面図である。
【図２】ＣＭＯＳ技術においてＮウェルおよびＰウェルを形成する一方法の一ステップを示す部分断面図である。
【図３】ＣＭＯＳ技術においてＮウェルおよびＰウェルを形成する方法の図２に続くステップを示す部分断面図である。
【図４】Ｐウェル・デバイスとＮウェルの間のリーク経路を示す、一般的なＣＭＯＳデバイス対の部分断面図である。
【図５】本発明に基づくＣＭＯＳデバイスの製造の一ステップを示す部分断面図である。
【図６】本発明に基づくＣＭＯＳデバイスの製造の図５に続くステップを示す部分断面図である。
【図７】本発明に基づくＣＭＯＳデバイスの製造の図６に続くステップを示す部分断面図である。
【図８】本発明に基づくＣＭＯＳデバイスの製造の図７に続くステップを示す部分断面図である。
【図９】本発明に基づくＣＭＯＳデバイスの製造の図８に続くステップを示す部分断面図である。
【図１０】本発明に基づくＣＭＯＳデバイスの製造の図９に続くステップを示す部分断面図である。
【図１１】本発明に基づくＣＭＯＳデバイスの製造の図１０に続くステップを示す部分断面図である。
【図１２】本発明に基づくＣＭＯＳデバイスの製造の図１１に続くステップを示す部分断面図である。
【図１３】本発明に基づくＣＭＯＳデバイスの製造の図１２に続くステップを示す部分断面図である。
【図１４】本発明に基づくＣＭＯＳデバイスの製造の図１３に続くステップを示す部分断面図である。
【図１５】コンピュータでシミュレートした関連技術のＳＴＩの近くのＮおよびＰウェルのドーピング・プロファイルを示す図である。
【図１６】コンピュータでシミュレートした本発明に基づくＳＴＩの近くのＮおよびＰウェルのドーピング・プロファイルを示す図である。
【図１７】コンピュータでシミュレートした本発明に基づく図１６のＳＴＩの近くのＮおよびＰウェルのドーピング・プロファイルを示す拡大図である。
【図１８】本発明に基づいてコンピュータでシミュレートした、ＳＴＩよりも深い深さに対する正味の活性ドーパントのプロットである。
【図１９】本発明に基づくリーク・ストップ・インプラント・ドーズによる、図１６および図１７に示した構造のＮウェル電圧に対するリーク電流のプロットである。
【符号の説明】
１００  基板
１０５  ＰＦＥＴ
１１０  ＮＦＥＴ
１１５  第１のＳＴＩ
１２０  第２のＳＴＩ
１２５  第３のＳＴＩ
１３０  Ｎウェル
１３５Ａ  ソース／ドレイン
１３５Ｂ  ソース／ドレイン
１４０  ゲート
１４５  Ｐウェル
１５０Ａ  ソース／ドレイン
１５０Ｂ  ソース／ドレイン
１５５  ゲート
１６０  分離接合
１６５  第２のＳＴＩ１２０の底面
１７０  第２のＳＴＩ１２０の第１の側壁
１７５  第２のＳＴＩ１２０上の第２の側壁
１８０  基準面
１８２  基板１００の上面
１８５  第１のレジスト・マスク
１８７  第１のレジスト・マスク１８５の側壁
１８８  Ｎウェル１３０の側壁
１９０  第２のレジスト・マスク
１９７  第２のレジスト・マスク１９０の側壁
１９８  Ｐウェル１４５の側壁
２００  基板
２０５  基板２００の上面
２１０  第１の酸化層
２１５  第１の窒化層
２２０  第１のレジスト・マスク
２２５  トレンチ
２２７  トレンチ２２５の底面２２７
２３０Ａ  トレンチ２２５の第１の側壁
２３０Ｂ  トレンチ２２５第２の側壁
２４０  ライナ
２４５  基準面
２５０  第２の窒化層
２５０Ａ  窒化物スペーサ
２５５  第２の窒化層２５０の外表面
２６０  リーク・ストップ・インプラント
２６５  第２のレジスト・マスク
２７０  第２のレジスト・マスク２６５の側壁
２７２  リーク・ストップ・インプラント２６０の第１の側面
２７４  リーク・ストップ・インプラント２６０の第２の側面
２７５  ＳＴＩ
２７７  第２の酸化層
２８０  Ｎウェル
２８２  Ｎウェル２８０の側壁
２８５  第３のレジスト・マスク
２９０  第３のレジスト・マスク２８５の側壁
２９５  Ｐウェル２９５
２９７  Ｐウェル２９５の側壁
３００  第４のレジスト・マスク
３０５  第４のレジスト・マスク３００の側壁
３１０  分離接合
３１５  Ｐドーパントの突出部
３２０  ＰＦＥＴデバイスのソース／ドレイン
３２５  ＮＦＥＴデバイスのソース／ドレイン
【図１】
0004542737.tif 000002
【図２】
0004542737.tif 000003
【図３】
0004542737.tif 000004
【図４】
0004542737.tif 000005
【図５】
0004542737.tif 000006
【図６】
0004542737.tif 000007
【図７】
0004542737.tif 000008
【図８】
0004542737.tif 000009
【図９】
0004542737.tif 000010
【図１０】
0004542737.tif 000011
【図１１】
0004542737.tif 000012
【図１２】
0004542737.tif 000013
【図１３】
0004542737.tif 000014
【図１４】
0004542737.tif 000015
【図１５】
0004542737.tif 000016
【図１６】
0004542737.tif 000017
【図１７】
0004542737.tif 000018
【図１８】
0004542737.tif 000019
【図１９】
0004542737.tif 000020