(57)【特許請求の範囲】
【請求項１】
第１シフトレジスタと、
第２シフトレジスタと、
前記第１シフトレジスタにシリアルデータまたはこれを分割した第１分割シリアルデータが入力される第１外部入力端子と、
前記第２シフトレジスタに前記シリアルデータを分割した第２分割シリアルデータが前記第１分割シリアルデータとは独立に入力される第２外部入力端子と、
第１または第２の選択信号が入力される第１選択信号入力端子と、
前記第１選択信号入力端子に前記第１の選択信号が入力されるとき前記第１シフトレジスタの出力を前記第２シフトレジスタに入力し前記第１外部入力端子から入力する前記シリアルデータを前記第１シフトレジスタおよび前記第２シフトレジスタに格納するとともに前記第２外部入力端子から前記第２シフトレジスタへの入力を切断し、前記第１選択信号入力端子に前記第２の選択信号が入力されるとき前記第１シフトレジスタの出力から前記第２シフトレジスタへの入力を切断するとともに前記第２外部入力端子からの入力を前記第２シフトレジスタに入力し前記第１外部入力端子から入力する前記第１分割シリアルデータおよび前記第２外部入力端子から入力する前記第２分割シリアルデータにより前記第１シフトレジスタおよび前記第２シフトレジスタに前記シリアルデータを格納する第１切換制御部と、
を有することを特徴とする半導体集積回路装置。
【請求項２】
第３シフトレジスタと、
前記第３シフトレジスタに前記シリアルデータを分割した第３分割シリアルデータが前記第１及び第２分割シリアルデータとは独立に入力される第３外部入力端子と、
前記第１または第２の選択信号が入力される第２選択信号入力端子と、
前記第２選択信号入力端子に前記第１の選択信号が入力されるとき前記第２シフトレジスタの出力を前記第３シフトレジスタに入力し前記第１外部入力端子から入力する前記シリアルデータを前記第１シフトレジスタ、前記第２シフトレジスタおよび前記第３シフトレジスタに格納するとともに前記第３外部入力端子から前記第３シフトレジスタへの入力を切断し、前記第２選択信号入力端子に前記第２の選択信号が入力されるとき前記第２シフトレジスタの出力から前記第３シフトレジスタへの入力を切断するとともに前記第３外部入力端子からの入力を前記第３シフトレジスタに入力し前記第１外部入力端子から入力する前記第１分割シリアルデータ、前記第２外部入力端子から入力する前記第２分割シリアルデータおよび前記第３外部入力端子から入力する前記第３分割シリアルデータにより前記第１シフトレジスタ、前記第２シフトレジスタおよび前記第３シフトレジスタに前記シリアルデータを格納する第２切換制御部と、
を有することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
第１シフトレジスタと、
第２シフトレジスタと、
前記第１シフトレジスタにシリアルデータまたはこれを分割した第１分割シリアルデータが入力される第１外部入力端子と、
前記第２シフトレジスタに前記シリアルデータを分割した第２分割シリアルデータが前記第１分割シリアルデータとは独立に入力される第２外部入力端子と、
前記第２外部入力端子が外部と接続されていない開放状態であるとき前記第１シフトレジスタの出力を前記第２シフトレジスタに入力し前記第１外部入力端子から入力する前記シリアルデータを前記第１シフトレジスタおよび前記第２シフトレジスタに格納するとともに前記第２外部入力端子から前記第２シフトレジスタへの入力を切断し、前記第２外部入力端子が外部と接続されて前記第２分割シリアルデータが入力されるとき前記第１シフトレジスタの出力から前記第２シフトレジスタへの入力を切断するとともに前記第２外部入力端子からの入力を前記第２シフトレジスタに入力し前記第１外部入力端子から入力する前記第１分割シリアルデータおよび前記第２外部入力端子から入力する前記第２分割シリアルデータにより前記第１シフトレジスタおよび前記第２シフトレジスタに前記シリアルデータを格納する第１切換制御部と、
を有することを特徴とする半導体集積回路装置。
【請求項４】
第３シフトレジスタと、
前記第３シフトレジスタに前記シリアルデータを分割した第３分割シリアルデータが前記第１及び第２分割シリアルデータとは独立に入力される第３外部入力端子と、
前記第３外部入力端子が外部と接続されていない開放状態であるとき前記第２シフトレジスタの出力を前記第３シフトレジスタに入力し前記第１外部入力端子から入力する前記シリアルデータを前記第１シフトレジスタ、前記第２シフトレジスタおよび前記第３シフトレジスタに格納するとともに前記第３外部入力端子から前記第３シフトレジスタへの入力を切断し、前記第３外部入力端子が外部と接続されて前記第３分割シリアルデータが入力されるとき前記第２シフトレジスタの出力から前記第３シフトレジスタへの入力を切断するとともに前記第３外部入力端子からの入力を前記第３シフトレジスタに入力し前記第１外部入力端子から入力する前記第１分割シリアルデータ、前記第２外部入力端子から入力する前記第２分割シリアルデータおよび前記第３外部入力端子から入力する前記第３分割シリアルデータにより前記第１シフトレジスタ、前記第２シフトレジスタおよび前記第３シフトレジスタに前記シリアルデータを格納する第２切換制御部と、
を有することを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
前記第１切換制御部は、前記第２シフトレジスタへの入力信号生成部を有し、前記第２外部入力端子が外部と接続されて前記第２分割シリアルデータが入力されるとき前記第２外部入力端子からの入力に基づいて前記入力信号生成部からの入力信号を前記第２シフトレジスタに入力することを特徴とする請求項３または４記載の半導体集積回路装置。
【請求項６】
前記第１切換制御部は、前記第１シフトレジスタの出力と前記第２シフトレジスタの入力との電気的な接離を行う第１スイッチと、前記第２シフトレジスタの入力と前記第２外部入力端子との電気的な接離を行う第２スイッチと、を有することを特徴とする請求項１から５のいずれかに記載の半導体集積回路装置。
【請求項７】
前記第１及び第２スイッチをトランジスタスイッチとすることを特徴とする請求項６記載の半導体集積回路装置。
【請求項８】
前記第２スイッチと前記第１切換制御部との間に、入力ドライバが設けられるとともに、前記第１シフトレジスタ内に入力ドライバが設けられることを特徴とする請求項６または７記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力されたシリアルデータをパラレルデータに変換するシフトレジスタを構成する半導体集積回路装置に関するもので、特に、複数のシフトレジスタを備えた半導体集積回路装置に関するものである。
【背景技術】
【０００２】
従来より、プリンタヘッドドライバなどにおいて、各ビット毎のデータがシリアルデータとして入力されて格納するシフトレジスタが設置される。このシフトレジスタでは、入力されたシリアルデータを各ビット毎に分割してパラレルデータに変換してラッチ回路に与える。そして、ラッチ回路に格納された各ビットのデータは、各ビット毎に設定された所定のタイミング毎にラッチ回路からドライブ回路に出力され、発熱抵抗や発光素子に電流供給を行う。
【０００３】
このような従来のプリンタヘッドドライバを備えた印字装置として、複数の発熱素子を複数のブロックに区分して、各ブロックの発熱素子数と同一ビット数の複数のシフトレジスタを備えた印字装置が提供されている（特許文献１参照）。この印字装置において、ブロック毎のデータを各シフトレジスタに格納し、各シフトレジスタの駆動タイミングを異なるタイミングとすることで、データ出力するシフトレジスタとデータ入力するシフトレジスタとを別のシフトレジスタとすることができ、印画動作の高速化を図ることができる。
【０００４】
このように、ブロック毎にシフトレジスタが設けられるとき、複数のシフトレジスタが半導体集積回路装置に構成される。即ち、図８のように、フリップフロップＦＦ１〜ＦＦ６４により構成される６４ビットのシフトレジスタＳＲＸと、フリップフロップＦＦ６５〜ＦＦ１２８により構成される６４ビットのシフトレジスタＳＲＹとが、１つの半導体集積回路装置１００内に構成される。このとき、半導体集積回路装置１００には、シフトレジスタＳＲＸへのシリアルデータが入力される入力端子ＳＩ１と、クロックが入力されるクロック入力端子ＣＬＫと、シフトレジスタＳＲＸからシリアルデータが出力される出力端子ＳＯ１と、シフトレジスタＳＲＹへのシリアルデータが入力される入力端子ＳＩ２と、を備える。又、シフトレジスタＳＲＸ，ＳＲＹそれぞれのフリップフロップＦＦ１，ＦＦ６５の入力側に入力ドライバＤｉｎが設けられるとともに、シフトレジスタＳＲＸのフリップフロップＦＦ６４の出力側に出力ドライバＤｏｕｔが設けられる。
【特許文献１】特開平５−２２９１５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図８のようにシフトレジスタＳＲＸ，ＳＲＹが構成される半導体集積回路装置１００において、シフトレジスタＳＲＸからシフトレジスタＳＲＹに対してシリアルデータを入力して１２８ビットのシフトレジスタを構成する場合、半導体集積回路装置１００の外部において、出力端子ＳＯ１と入力端子ＳＩ２とを外部基盤配線で接続する必要がある。そのため、シフトレジスタＳＲＸの出力バッファＤｏｕｔとシフトレジスタＳＲＹの入力バッファＤｉｎと外部基盤配線などの外部寄生負荷容量とによるデータ転送における遅延が発生してしまう。
【０００６】
このとき、クロック入力端子ＣＬＫから入力されるクロックと、フリップフロップＦＦ６４の入力ｓｉ６４及び出力ｓｏ６４と、フリップフロップＦＦ６５の入力ｓｉ６５及び出力ｓｏ６５との関係が、図９又は図１０のようになる。即ち、図９のようにクロックの周波数が低いとき、フリップフロップＦＦ６４は、図９（ａ）のように変化するクロックがハイに立ち上がってからセットアップ時間ｔが経過すると、図９（ｃ）のように、クロックがハイに立ち上がるときの図９（ｂ）のような入力ｓｉ６４の値に応じた値に、出力ｓｏ６４を変化させる。
【０００７】
又、図９（ｄ）のように、このフリップフロップＦＦ６４からの出力ｓｏ６４が時間ｔｄだけ遅延して、フリップフロップＦＦ６５の入力ｓｉ６５として入力される。そして、フリップフロップＦＦ６４と同様、クロックがハイに立ち上がってからセットアップ時間ｔが経過すると、図９（ｅ）のように、クロックがハイに立ち上がるときの図９（ｄ）のような入力ｓｉ６５の値に応じた値に、出力ｓｏ６５を変化させる。
【０００８】
この図９の例では、図９（ａ）のようにクロックの周波数が低く、その周期Ｔがセットアップ時間ｔと遅延時間ｔｄとの和（＝ｔ＋ｔｄ）以上となるため、フリップフロップＦＦ６５の出力ｓｏ６５をフリップフロップ６４の出力ｓｏ６４に応じたものとすることできる。よって、データを欠落させることなくシフトレジスタＳＲＸ，ＳＲＹを動作させることができる。
【０００９】
それに対して、図１０（ａ）のように、クロックの周波数を高くしてその周期Ｔがセットアップ時間ｔと遅延時間ｔｄとの和（＝ｔ＋ｔｄ）よりも短くなったとき、フリップフロップＦＦ６４では、その入力ｓｉ６４及び出力ｓｏ６４が図１０（ｂ）、（ｃ）のようになり、クロックに応じた動作を行うことができる。しかしながら、フリップフロップＦＦ６５への入力ｓｉ６５が図１０（ｄ）のようになり、クロックの立ち上がりの後に入力ｓｉ６５が変化する。そのため、図１０（ｅ）のように、フリップフロップＦＦ６５の出力ｓｏ６５がフリップフロップＦＦ６４からの出力ｓｏ６４に応じたものとならない。よって、フリップフロップＦＦ６５でデータが欠落してしまう。
【課題を解決するための手段】
【００１０】
このような問題を鑑みて、本発明は、複数のシフトレジスタが構成されて、そのシフトレジスタの出入力間を接続して動作させるとき、高周波についても誤動作なくシフトレジスタが駆動することができる半導体集積回路装置を提供することを目的とする。
【００１１】
上記目的を達成するために、本発明の半導体集積回路装置は、第１〜第ｎシフトレジスタと、該第１〜第ｎシフトレジスタそれぞれに与えられるデータが入力される第１〜第ｎ入力端子と、第ｋ（ｋは、１≦ｋ≦ｎ−１の整数）シフトレジスタの出力と第ｋ＋１シフトレジスタの入力との電気的な接離を行う第１スイッチと、前記第ｋ＋１シフトレジスタの入力と該第ｋ＋１シフトレジスタへのデータが入力される第ｋ＋１入力端子との電気的な接離を行う第２スイッチと、前記第１スイッチ及び前記第２スイッチのＯＮ／ＯＦＦを切り換えるための選択信号が入力される選択信号入力端子と、を備え、前記第ｋシフトレジスタと前記第ｋ＋１シフトレジスタを結合して使用する際は、前記選択信号によって、前記第１スイッチをＯＮとするとともに、前記第２スイッチをＯＦＦとし、又、前記第ｋシフトレジスタと前記第ｋ＋１シフトレジスタを分割して使用する際は、前記選択信号によって、前記第１スイッチをＯＦＦとするとともに、前記第２スイッチをＯＮとすることを特徴とする。
【００１２】
又、本発明の半導体集積回路装置は、第１〜第ｎシフトレジスタと、該第１〜第ｎシフトレジスタそれぞれに与えられるデータが入力される第１〜第ｎ入力端子と、第ｋ＋１（ｋは、１≦ｋ≦ｎ−１）シフトレジスタへのデータが入力される第ｋ＋１入力端子の外部との接続状態に応じて、前記第ｋシフトレジスタの出力と前記第ｋ＋１シフトレジスタの入力とを接続するか、又は、前記第ｋ＋１入力端子と前記第ｋ＋１シフトレジスタの入力とを接続するかを切換制御する切換制御部を備えるとともに、前記第ｋ＋１入力端子が外部と接続されていない開放状態であることを前記切換制御部が確認したとき、前記第ｋシフトレジスタの出力と前記第ｋ＋１シフトレジスタの入力とを接続するとともに、前記第ｋ＋１入力端子と前記第ｋ＋１シフトレジスタの入力との接続を切断し、前記第ｋ＋１入力端子が外部と接続されてデータが入力されていることを前記切換制御部が確認したとき、前記第ｋシフトレジスタの出力と前記第ｋ＋１シフトレジスタの入力との接続を切断するとともに、前記第ｋ＋１入力端子と前記第ｋ＋１シフトレジスタの入力とを接続することを特徴とする。
【発明の効果】
【００１３】
本発明によると、複数のシフトレジスタが構成され、隣接するシフトレジスタの出力と入力との間における接続を内部で行うことができるため、従来のように、外部基盤配線によって接続する必要がない。よって、従来のように外部の寄生負荷容量などの影響によるシフトレジスタ間での遅延を抑制することができるため、隣接するシフトレジスタを連結して駆動する場合においても、周波数の高いクロックによって動作させることができる。又、本発明によると、外部からの入力をそれぞれのシフトレジスタに与えるか又は外部からの信号数をシフトレジスタの数より少ないものとし各シフトレジスタの入出力の接続させるかを選択することができる。よって、半導体集積回路装置内のシフトレジスタを分割して使用するか、又は、連結して使用するかを選択することができる。
【００１４】
又、本発明によると、従来、各シフトレジスタからの出力を外部に出力するための出力端子を選択信号入力端子に変更して使用することができるため、従来の半導体集積回路装置と比較して、その端子数を増加させることなく実現することができる。更に、入力端子における外部との接続状態により切換を行えるものとすることで、選択信号を入力するための選択信号入力端子を削除することができ、その端子数を減らすことができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態のシフトレジスタを備えた半導体集積回路装置の内部構成を示すブロック回路図。
【図２】トランジスタスイッチの構成を示す回路図。
【図３】第１の実施形態のシフトレジスタを備えた半導体集積回路装置の別の内部構成を示すブロック回路図。
【図４】第２の実施形態のシフトレジスタを備えた半導体集積回路装置の内部構成を示すブロック回路図。
【図５】第２の実施形態のシフトレジスタを備えた半導体集積回路装置の別の内部構成を示すブロック回路図。
【図６】図５の半導体集積回路装置内部の抵抗をＭＯＳトランジスタで構成したときの構成を示す図。
【図７】第２の実施形態のシフトレジスタを備えた半導体集積回路装置の別の内部構成を示すブロック回路図。
【図８】従来のシフトレジスタを備えた半導体集積回路装置の内部構成を示すブロック回路図。
【図９】図８の半導体集積回路内の一部の動作を示すタイミングチャート。
【図１０】図８の半導体集積回路内の一部の動作を示すタイミングチャート。
【符号の説明】
【００１６】
１，１ａ，１ｂ    半導体集積回路装置
２，２０    切換制御部
【発明を実施するための最良の形態】
【００１７】
＜第１の実施形態＞
本発明の第１の実施形態について、図面を参照して説明する。図１は、本実施形態の半導体集積回路装置の内部構成を示すブロック回路図である。
【００１８】
図１の半導体集積回路装置１は、フリップフロップＦＦ１〜ＦＦ６４と入力ドライバＤｉｎ１とによって構成される６４ビットのシフトレジスタＳＲ１と、フリップフロップＦＦ６５〜ＦＦ１２８によって構成される６４ビットのシフトレジスタＳＲ２と、シフトレジスタＳＲ１へのシリアルデータが入力される入力端子ＳＩ１と、クロックが入力されるクロック入力端子ＣＬＫと、シフトレジスタＳＲ２へのシリアルデータが入力される入力端子ＳＩ２と、入力端子ＳＩ２からに接続された入力ドライバＤｉｎ２と、フリップフロップＦＦ６４の出力とフリップフロップＦＦ６５の入力との間の電気的な接離を行うトランジスタスイッチＳＷＡと、入力ドライバＤｉｎ２とフリップフロップＦＦ６５の入力との間の電気的な接離を行うトランジスタスイッチＳＷＢと、スイッチＳＷＡ，ＳＷＢのＯＮ／ＯＦＦを制御する選択信号が入力される選択信号入力端子ＳＥＬと、選択信号入力端子ＳＥＬに接続されたインバータＩｎｖと、を備える。
【００１９】
尚、トランジスタスイッチＳＷＡ，ＳＷＢは、図２のように、ＰチャネルのＭＯＳトランジスタＴｐとＮチャネルのＭＯＳトランジスタＴｎとが並列に接続されて構成される。そして、トランジスタスイッチＳＷＡにおいて、ＭＯＳトランジスタＴｐのゲートにインバータＩｎｖで反転された選択信号が入力されるとともに、ＭＯＳトランジスタＴｎのゲートに選択信号入力端子ＳＥＬを介して入力される選択信号が入力される。又、トランジスタスイッチＳＷＢにおいて、ＭＯＳトランジスタＴｎのゲートにインバータＩｎｖで反転された選択信号が入力されるとともに、ＭＯＳトランジスタＴｐのゲートに選択信号入力端子ＳＥＬを介して入力される選択信号が入力される。
【００２０】
このように接続されるとき、シフトレジスタＳＲ１，ＳＲ２によって１２８ビットのシフトレジスタを構成するとき、選択信号入力端子ＳＥＬより入力される選択信号がハイとされ、スイッチＳＷＡをＯＮとするとともに、スイッチＳＷＢをＯＦＦとする。よって、シフトレジスタＳＲ１のフリップフロップＦＦ６４から出力されるデータがスイッチＳＷＡを介してフリップフロップＦＦ６５の入力に入力される。
【００２１】
よって、半導体集積回路装置１内部で、フリップフロップＦＦ６４の出力とフリップフロップＦＦ６５の入力とが接続される。そのため、図８のような従来の構成と異なり、フリップフロップＦＦ６４の出力とフリップフロップＦＦ６５の入力との間の出力ドライバＤｏｕｔ及び入力ドライバＤｉｎが省かれるとともに、半導体集積回路装置外部で外部基盤配線を介して接続する必要がないため、フリップフロップＦＦ６４の出力とフリップフロップＦＦ６５の入力との間で発生する遅延を防ぐことができる。
【００２２】
又、シフトレジスタＳＲ１，ＳＲ２によって６４ビットの２つのシフトレジスタを構成し、シフトレジスタＳＲ１，ＳＲ２それぞれに対して、入力端子ＳＩ１，ＳＩ２よりデータを入力するとき、選択信号入力端子ＳＥＬより入力される選択信号がローとされ、スイッチＳＷＡをＯＦＦとするとともに、スイッチＳＷＢをＯＮとする。よって、入力端子ＳＩ２から入力されるデータが入力ドライバＤｉｎ２及びスイッチＳＷＢを介してフリップフロップＦＦ６５の入力に入力される。
【００２３】
このように構成することで、選択信号を切り換えることで、半導体集積回路装置１内に構成される複数のシフトレジスタを１つのシフトレジスタとして連結させて使用するとき、隣接するシフトレジスタの入出力間で発生するデータの遅延を抑制することができる。よって、クロックの周波数が高くしたときにおいても、隣接するするシフトレジスタの入出力間におけるデータの欠落を防ぐことができる。又、図８のような従来の構成において出力端子ＳＯ１として使用されていた端子を選択信号入力端子ＳＥＬに置換することができ、従来と同数の端子を用いて構成することができる。
【００２４】
尚、本実施形態において、２つの６４ビットのシフトレジスタが半導体集積回路装置１内に構成されるものとしたが、６４ビットのシフトレジスタと限定されるものでなく、ビット数の異なるシフトレジスタであっても構わない。又、トランジスタスイッチＳＷＡ，ＳＷＢについても、トランジスタスイッチに限らず、別の構成のスイッチとしても構わない。
【００２５】
又、図３のように、ｎ個のシフトレジスタＳＲ１〜ＳＲｎを備え、シフトレジスタＳＲ１〜ＳＲｎにおいて隣接するシフトレジスタの間に、ｎ−１個のスイッチＳＷＡ１〜ＳＷＡｎ−１及びｎ−１個のスイッチＳＷＢ１〜ＳＷＢｎ−１が設けられるものとしても構わない。このとき、ｎ−１個の選択信号入力端子ＳＥＬ１〜ＳＥＬｎ−１とｎ−１個のインバータＩｎｖ１〜Ｉｎｖｎ−１が構成され、それぞれを介して与えられる選択信号及び反転された選択信号がスイッチＳＷＡ１〜ＳＷＡｎ−１及びスイッチＳＷＢ１〜ＳＷＢｎ−１に入力される。
【００２６】
又、入力端子ＳＩ２〜ＳＩｎ及び入力ドライバＤｉｎ２〜ＤｉｎｎがシフトレジスタＳＲ２〜ＳＲｎに外部からデータ入力されるときに使用される。よって、スイッチＳＷＡ１〜ＳＷＡｎ−１及びスイッチＳＷＢ１〜ＳＷＢｎ−１のＯＮ／ＯＦＦを選択信号によって切り換えることで、シフトレジスタＳＲ１〜ＳＲｎを分割又は連結して、所望のビット数に応じたシフトレジスタを構成することができる。
【００２７】
更に、このとき、設置される選択信号入力端子の数をｎ−１よりも少ないものとして、選択信号入力端子に入力される選択信号のパルス数によりスイッチＳＷＡ１〜ＳＷＡｎ−１，ＳＷＢ１〜ＳＷＢｎ−１の切換を設定する切換制御部を備えるものとしても構わない。
【００２８】
＜第２の実施形態＞
本発明の第２の実施形態について、図面を参照して説明する。図４は、本実施形態の半導体集積回路装置の内部構成を示すブロック回路図である。尚、図４の半導体集積回路装置において、図１の半導体集積回路装置と同一の目的で使用する部分については、同一の符号を付してその詳細な説明は省略する。
【００２９】
図４の半導体集積回路装置１ａは、シフトレジスタＳＲ１，ＳＲ２と、入力端子ＳＩ１，ＳＩ２と、クロック入力端子ＣＬＫと、入力ドライバＤｉｎ２と、トランジスタスイッチＳＷＡ，トランジスタスイッチＳＷＢと、入力端子ＳＩ２の状態に応じてスイッチＳＷＡ，ＳＷＢのＯＮ／ＯＦＦを制御する選択信号を生成するとともに入力端子ＳＩ２に入力された信号を入力ドライバＤｉｎ２に送出する切換制御部２と、切換制御部２からの選択信号を反転するインバータＩｎｖｘと、を備える。又、切換制御部２からの選択信号がスイッチＳＷＡのＭＯＳトランジスタＴｐのゲート及びスイッチＳＷＢのＭＯＳトランジスタＴｎのゲートに入力されるとともに、インバータＩｎｖｘで反転された選択信号がスイッチＳＷＡのＭＯＳトランジスタＴｎのゲート及びスイッチＳＷＢのＭＯＳトランジスタＴｐのゲートに入力される。
【００３０】
このような構成の半導体集積回路装置１ａにおいて、切換制御部２は、次の３つの状態に応じて動作する。
（１）入力端子ＳＩ２が外部と接続されず、データが入力されていないとき（ハイインピーダンス状態）
（２）入力端子ＳＩ２に外部からハイとなるデータが入力されるとき（ハイ入力状態）
（３）入力端子ＳＩ２に外部からローとなるデータが入力されるとき（ロー入力状態）
【００３１】
（１）ハイインピーダンス状態のとき
切換制御部２からローとなる選択信号が出力されるため、スイッチＳＷＡがＯＮとなるとともにスイッチＳＷＢがＯＦＦとなる。よって、シフトレジスタＳＲ１のフリップフロップＦＦ６４から出力されるデータが、シフトレジスタＳＲ２のフリップフロップＦＦ６５の入力にスイッチＳＷＡを介して入力され、シフトレジスタＳＲ１，ＳＲ２が連結されて、１２８ビットのシフトレジスタが構成される。
【００３２】
（２）ハイ入力状態のとき
切換制御部２からハイとなる選択信号が出力されるため、スイッチＳＷＡがＯＦＦとなるとともにスイッチＳＷＢがＯＮとなり、更に、入力端子ＳＩ２からのハイとなるデータが、入力ドライバＤｉｎ２及びスイッチＳＷＢを介してシフトレジスタＳＲ２のフリップフロップＦＦ６５の入力に入力される。
【００３３】
（３）ロー入力状態の時
切換制御部２からハイとなる選択信号が出力されるため、スイッチＳＷＡがＯＦＦとなるとともにスイッチＳＷＢがＯＮとなり、更に、入力端子ＳＩ２からのローとなるデータが、入力ドライバＤｉｎ２及びスイッチＳＷＢを介してシフトレジスタＳＲ２のフリップフロップＦＦ６５の入力に入力される。
【００３４】
よって、（２）又は（３）のように入力端子ＳＩ２に外部からデータが入力されるとき、外部からのデータが、シフトレジスタＳＲ２のフリップフロップＦＦ６５の入力に切換制御部２及び入力ドライバＤｉｎ２及びスイッチＳＷＢを介して入力され、シフトレジスタＳＲ１，ＳＲ２が分割されて、６４ビットのシフトレジスタが２つ構成される。
【００３５】
このように構成することで、本実施形態の半導体集積回路装置１ａは、第１の実施形態の半導体集積回路装置１と比較したとき、選択信号が入力される選択信号入力端子ＳＥＬを削除することができる。尚、トランジスタスイッチＳＷＡ，ＳＷＢについて、トランジスタスイッチに限らず、別の構成のスイッチとしても構わない。
【００３６】
（本実施形態における別の構成例）
又、本実施形態の別の構成例として、図５のような構成とすることで、トランジスタスイッチＳＷＢを省略することができる。図５の半導体集積回路装置１ｂは、入力端子ＳＩ２に一端が接続された抵抗Ｒａ，Ｒｂと、抵抗Ｒａ，Ｒｂの接続ノードに入力側が接続されるインバータＩ１〜Ｉ３と、インバータＩ３の出力が入力されるインバータＩ４と、インバータＩ２，Ｉ４の出力が入力されるＥＸＯＲ回路ＥＸ１と、ＥＸＯＲ回路ＥＸ１の出力が入力されるインバータＩ５と、インバータＩ５からの出力がゲートに入力されるＮチャネルのＭＯＳトランジスタＴ１ａ及びＰチャネルのＭＯＳトランジスタＴ２ａと、ＥＸＯＲ回路ＥＸ１の出力がゲートに入力されるＰチャネルのＭＯＳトランジスタＴ１ｂ及びＮチャネルのＭＯＳトランジスタＴ２ｂと、インバータＩ１からの出力がゲートに入力されるＰチャネルのＭＯＳトランジスタＴ３ａ及びＮチャネルのＭＯＳトランジスタＴ３ｂと、を備える。
【００３７】
又、このように構成されるとき、抵抗Ｒａの他端に電源電圧ＶＤＤが印加されるとともに抵抗Ｒｂの他端が接地される。更に、インバータＩ２の出力がハイからローに切り替わる入力の閾値を３／４ＶＤＤとするとともに、インバータＩ３の出力がハイからローに切り替わる入力の閾値を１／４ＶＤＤとする。即ち、インバータＩ２への入力が０〜３／４ＶＤＤのとき出力がハイとなり、逆に入力が３／４ＶＤＤ〜ＶＤＤのとき出力がローとなる。又、インバータＩ３への入力が０〜１／４ＶＤＤのとき出力がハイとなり、逆に入力が１／４ＶＤＤ〜ＶＤＤのとき出力がローとなる。インバータＩ１，Ｉ４，Ｉ５については、入力に対する閾値が１／４ＶＤＤ又は３／４ＶＤＤのいずれでも構わない。
【００３８】
又、ＭＯＳトランジスタＴ１ａのドレイン及びＭＯＳトランジスタＴ１ｂのソースがシフトレジスタＳＲ１のフリップフロップＦＦ６４の出力に接続されるとともに、ＭＯＳトランジスタＴ１ａのソース及びＭＯＳトランジスタＴ１ｂのドレインがシフトレジスタＳＲ２のフリップフロップＦＦ６５の入力に接続される。又、ＭＯＳトランジスタＴ３ａのソースに直流電圧ＶＤＤが印加されるとともに、ＭＯＳトランジスタＴ３ａのドレインにＭＯＳトランジスタＴ２ａのソースが接続される。又、ＭＯＳトランジスタＴ３ｂのソースが接地されるとともに、ＭＯＳトランジスタＴ３ｂのドレインにＭＯＳトランジスタＴ２ｂのソースが接続される。そして、ＭＯＳトランジスタＴ２ａ，Ｔ２ｂのドレインが、シフトレジスタＳＲ２のフリップフロップＦＦ６５の入力に接続される。このとき、ＭＯＳトランジスタＴ１ａ，Ｔ１ｂによって、トランジスタスイッチが構成される。
【００３９】
（１）ハイインピーダンス状態のとき
このような構成において、入力端子ＳＩ２が外部からのデータが入力されないハイインピーダンス状態であるとき、抵抗Ｒａ，Ｒｂによって分圧された直流電圧ＶＤＤ／２がインバータＩ１〜Ｉ３に入力される。よって、インバータＩ２の出力がハイとなるとともに、インバータＩ３の出力がローとなる。そのため、インバータＩ３の出力が入力されるインバータＩ４の出力がハイとなって、インバータＩ２，Ｉ４の出力が入力されるＥＸＯＲ回路ＥＸ１の出力がローとなる。更に、ＥＸＯＲ回路ＥＸ１の出力が入力されるインバータＩ５の出力がハイとなる。
【００４０】
そして、ＭＯＳトランジスタＴ１ｂ，Ｔ２ｂのゲートには、ローとなるＥＸＯＲ回路ＥＸ１からの出力が入力されるため、ＭＯＳトランジスタＴ１ｂがＯＮとなるとともにＭＯＳトランジスタＴ２ｂがＯＦＦとなる。又、ＭＯＳトランジスタＴ１ａ，Ｔ２ａのゲートには、ハイとなるインバータＩ５からの出力が入力されるため、ＭＯＳトランジスタＴ１ａがＯＮとなるとともにＭＯＳトランジスタＴ２ａがＯＦＦとなる。よって、このとき、フリップフロップＦＦ６４から出力されるデータがＭＯＳトランジスタＴ１ａ，Ｔ１ｂによるトランジスタスイッチを介してフリップフロップＦＦ６５に入力される。
【００４１】
（２）ハイ入力状態のとき
又、入力端子ＳＩ２が外部からのハイとなるデータが入力されるとき、このハイ（ＶＤＤに相当）となるデータがインバータＩ１〜Ｉ３に入力される。よって、インバータＩ１〜Ｉ３それぞれの出力がローとなるとともに、インバータＩ３の出力が入力されるインバータＩ４の出力がハイとなって、インバータＩ２，Ｉ４の出力が入力されるＥＸＯＲ回路ＥＸ１の出力がハイとなる。更に、ＥＸＯＲ回路ＥＸ１の出力が入力されるインバータＩ５の出力がローとなる。
【００４２】
そして、ＭＯＳトランジスタＴ１ｂ，Ｔ２ｂのゲートには、ハイとなるＥＸＯＲ回路ＥＸ１からの出力が入力されるため、ＭＯＳトランジスタＴ１ｂがＯＦＦとなるとともにＭＯＳトランジスタＴ２ｂがＯＮとなる。又、ＭＯＳトランジスタＴ１ａ，Ｔ２ａのゲートには、ローとなるインバータＩ５からの出力が入力されるため、ＭＯＳトランジスタＴ１ａがＯＦＦとなるとともにＭＯＳトランジスタＴ２ａがＯＮとなる。
【００４３】
更に、ＭＯＳトランジスタＴ３ａ，Ｔ３ｂのゲートには、ローとなるインバータＩ１からの出力が入力されるため、ＭＯＳトランジスタＴ３ａがＯＮとなるとともにＭＯＳトランジスタＴ３ｂがＯＦＦとなる。よって、このとき、ＭＯＳトランジスタＴ２ａ，Ｔ３ａを介して電源電圧ＶＤＤ（ハイ）がフリップフロップＦＦ６５に入力される。
【００４４】
（３）ロー入力状態のとき
又、入力端子ＳＩ２が外部からのローとなるデータが入力されるとき、このロー（０に相当）となるデータがインバータＩ１〜Ｉ３に入力される。よって、インバータＩ１〜Ｉ３それぞれの出力がハイとなるとともに、インバータＩ３の出力が入力されるインバータＩ４の出力がローとなって、インバータＩ２，Ｉ４の出力が入力されるＥＸＯＲ回路ＥＸ１の出力がハイとなる。更に、ＥＸＯＲ回路ＥＸ１の出力が入力されるインバータＩ５の出力がローとなる。
【００４５】
そして、ＭＯＳトランジスタＴ１ｂ，Ｔ２ｂのゲートには、ハイとなるＥＸＯＲ回路ＥＸ１からの出力が入力されるため、ＭＯＳトランジスタＴ１ｂがＯＦＦとなるとともにＭＯＳトランジスタＴ２ｂがＯＮとなる。又、ＭＯＳトランジスタＴ１ａ，Ｔ２ａのゲートには、ローとなるインバータＩ５からの出力が入力されるため、ＭＯＳトランジスタＴ１ａがＯＦＦとなるとともにＭＯＳトランジスタＴ２ａがＯＮとなる。
【００４６】
更に、ＭＯＳトランジスタＴ３ａ，Ｔ３ｂのゲートには、ハイとなるインバータＩ１からの出力が入力されるため、ＭＯＳトランジスタＴ３ａがＯＦＦとなるとともにＭＯＳトランジスタＴ３ｂがＯＮとなる。よって、このとき、ＭＯＳトランジスタＴ２ｂ，Ｔ３ｂを介して接地電圧（ロー）がフリップフロップＦＦ６５に入力される。
【００４７】
よって、（２）又は（３）のように入力端子ＳＩ２に外部からデータが入力されるとき、ＭＯＳトランジスタＴ１ａ，Ｔ１ｂによるトランジスタスイッチがＯＦＦされるとともに、外部からのデータが、シフトレジスタＳＲ２のフリップフロップＦＦ６５の入力にインバータＩ１及びＭＯＳトランジスタＴ２ａ，Ｔ２ｂ，Ｔ３ａ，Ｔ３ｂを介して入力され、シフトレジスタＳＲ１，ＳＲ２が分割されて、６４ビットのシフトレジスタが２つ構成される。
【００４８】
このように構成されるとき、抵抗Ｒａ，Ｒｂをそれぞれ、図６のように、ゲートが接地されるとともにソースに電源電圧ＶＤＤが印加されたＰチャネルのＭＯＳトランジスタＴａと、ゲートに電源電圧ＶＤＤが印加されるとともにソースが接地されたＮチャネルのＭＯＳトランジスタＴｂとで構成されるようにしても構わない。このＭＯＳトランジスタＴａ，Ｔｂのドレインが接続されるとともに、この接続ノードがインバータＩ１〜Ｉ３の入力に接続される。
【００４９】
この図５のような構成によると、第１の実施形態の半導体集積回路装置１と比較したとき、選択信号が入力される選択信号入力端子ＳＥＬ及びトランジスタスイッチＳＷＢ及び入力ドライバＤｉｎ２を削除した構成とすることができる。
【００５０】
尚、本実施形態において、２つの６４ビットのシフトレジスタが半導体集積回路装置１内に構成されるものとしたが、６４ビットのシフトレジスタと限定されるものでなく、ビット数の異なるシフトレジスタであっても構わない。
【００５１】
又、図７のように、ｎ個のシフトレジスタＳＲ１〜ＳＲｎを備え、シフトレジスタＳＲ１〜ＳＲｎにおいて隣接するシフトレジスタの間に、ｎ−１個のスイッチＳＷＡ１〜ＳＷＡｎ−１及びｎ−１個のスイッチＳＷＢ１〜ＳＷＢｎ−１が設けられるものとしても構わない。又、入力端子ＳＩ２〜ＳＩｎ及び入力ドライバＤｉｎ２〜ＤｉｎｎがシフトレジスタＳＲ２〜ＳＲｎに外部からデータ入力されるときに使用される。
【００５２】
このとき、入力端子ＳＩ２〜ＳＩｎと接続された切換制御部２０と切換制御部２０からのｎ−１の選択信号それぞれが入力されるｎ−１個のインバータＩｎｖｘ１〜Ｉｎｖｘｎ−１が構成され、切換制御部２０から与えられる選択信号及びインバータＩｎｖｘ１〜Ｉｎｖｘｎ−１で反転された選択信号がスイッチＳＷＡ１〜ＳＷＡｎ−１及びスイッチＳＷＢ１〜ＳＷＢｎ−１に入力される。よって、スイッチＳＷＡ１〜ＳＷＡｎ−１及びスイッチＳＷＢ１〜ＳＷＢｎ−１のＯＮ／ＯＦＦを入力端子ＳＩ２−１〜ＳＩ２−ｎ−１の状態によって切り換えることで、シフトレジスタＳＲ１〜ＳＲｎを分割又は連結して、所望のビット数に応じたシフトレジスタを構成することができる。
【００５３】
更に、図５のようなインバータＩ１〜Ｉ５及びＥＸＯＲ回路ＥＸ１及びＭＯＳトランジスタＴ１ａ〜Ｔ３ａ，Ｔ１ｂ〜Ｔ３ｂによる論理回路を、ｎ個のシフトレジスタＳＲ１〜ＳＲｎの内の隣接するシフトレジスタの入出力毎にｎ−１個設けるとともに、この論理回路１つに対して１つの入力端子を設けるようにしても構わない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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