(57)【特許請求の範囲】
【請求項１】
強誘電体キャパシタと選択トランジスタを直列接続してなるメモリセルを配列してなるメモリセルアレイと、
前記強誘電体キャパシタの一端に接続され所定のプレート線電圧を印加されるプレート線と、
前記選択トランジスタの一端に接続されるビット線と、
前記ビット線の電圧を検知増幅するセンスアンプ回路と、
前記センスアンプにより検知された前記メモリセルの保持データの誤りを検出しこれを訂正する誤り訂正回路と、
前記誤り訂正回路による誤り訂正の有無に基づいて、前記プレート線の電位を第１電位からこれより低い第２電位に切り替えるタイミングを制御する制御回路と
を備え、
前記制御回路は、前記誤り訂正回路により誤りが無いことが検出された場合において、誤りがあると検出された場合に比べ、前記プレート線の電位を前記第１電位から前記第２電位に切り替えるタイミングを早くする制御を行うと共に、第１データが記憶されていた前記メモリセルへの再書き込み時間と、第２データが記憶されていた前記メモリセルへの再書き込み時間とが略等しくなるように前記タイミングを制御する
ことを特徴とする半導体記憶装置。
【請求項２】
前記センスアンプにより検知された前記メモリセルの保持データ、及び誤り訂正符号に基づいてシンドロームを生成するシンドローム生成回路を更に備え、
前記制御回路は、前記シンドロームに基づいて前記プレート線の電位を制御するように構成されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイに書き込むべき外部データに基づいてパリティデータを生成するパリティ計算回路を更に備え、
前記制御回路は、前記パリティデータが生成されたことを示す信号に基づいて前記プレート線の電位を切り替えるタイミングを制御するように構成された請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に誤り訂正機能を有する半導体記憶装置に関する。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ）は、強誘電体キャパシタのヒステリシス特性を利用して、強誘電体の異なる二つの分極の大きさによってデータを不揮発に記憶することを可能にした半導体記憶装置である。
【０００３】
従来の強誘電体メモリのメモリセルは一般に、ＤＲＡＭと同様のアーキテクチャを採用しており、常誘電体キャパシタが強誘電体キャパシタに置き換えられ、強誘電体キャパシタと選択トランジスタが直列接続して構成される（例えば、特許文献１参照）。これを複数個格子状に配置して、メモリセルアレイを構成する。データ読み出し等を行う場合には、読み出し等を行いたいメモリセルのワード線（選択線）を立ち上げ、選択トランジスタが導通することによりビット線にメモリセルを接続させる。
【０００４】
また、選択トランジスタと強誘電体メモリの並列接続により１つのメモリセルを構成し、このメモリセルを直列に接続して構成されるメモリセルブロックを備えた、いわゆるＴＣ並列ユニット直列接続型強誘電体メモリも知られている（例えば、特許文献２参照）。このＴＣ並列ユニット直列接続型強誘電体メモリでは、各メモリセルブロックはブロック選択線（選択線）がゲートに接続されたブロック選択トランジスタが導通することによりビット線に接続され得る。
【０００５】
ＤＲＡＭと同様の構造、ＴＣ並列ユニット直列接続型の構造のいずれの場合でも、強誘電体メモリでは２つのメモリセルを用いて相補的なデータを読み出す２トランジスタ−２セル方式（２Ｔ２Ｃ方式）と、１つのメモリセルを用いて読み出す１トランジスタ−１セル方式（１Ｔ１Ｃ方式）とが採用し得る。
【０００６】
ＤＲＡＭ類似の構造を有する場合を例に取って説明すると、２Ｔ２Ｃ方式においては、読み出したいメモリセルのワード線と、相補的なデータを保持する相補メモリセルのワード線を選択し、メモリセルとビット線、相補メモリセルと相補ビット線とを接続させる。その後、プレート線にプレート電圧を印加し、メモリセル、及び相補メモリセルを構成する強誘電体キャパシタの両端に電圧を印加する。メモリセルの強誘電体キャパシタからの電荷をビット線に読み出し、一方、相補メモリセルの強誘電体キャパシタからの電荷を相補ビット線に読み出し、このビット線対の電位をセンスアンプによって比較増幅する。
【０００７】
一方、１Ｔ１Ｃ方式においては、読み出したいセルに接続されたワード線を選択し、メモリセルとビット線とを接続させる。その後、メモリセルに接続されたプレート線にプレート電圧を印加し、メモリセルを構成する強誘電体キャパシタの両端に電圧を印加する。これにより、強誘電体キャパシタからの電荷をビット線に読み出す一方、ビット線対を構成する相補ビット線には参照電位が参照電位発生回路によって印加される。このビット線対の電位をセンスアンプによって比較増幅する。ＴＣ並列ユニット直列接続型の場合は、ブロック選択トランジスタによりメモリセルブロックを選択し、更にメモリセルをワード線により選択する点が異なるが、その他は同様である。
【０００８】
強誘電体メモリの読み出し動作は、強誘電体キャパシタの両端に電圧を印加して分極反転させることでデータを読み出すものであるので、破壊読出しである。従って、読み出し動作後は、読み出したデータを再びメモリセルに書き戻す動作が必要となる。従来の強誘電体メモリでは、例えば、センスアンプ回路でビット線対の電位を増幅した状態を維持することで“０”データの書き戻しを行なうことができ、続いてビット線対の電位を増幅した状態を維持したままプレート線の電位を接地電位に落とすことで“１”データの書き戻しを行なうことができる。
【０００９】
ところで、強誘電体メモリにおいても、メモリセルのデータの誤りを訂正するための誤り訂正回路（ＥＣＣ回路）が搭載され得る（例えば、特許文献１参照）。ＥＣＣ回路が搭載され、誤り検出および誤り訂正が実行される場合には、その実行の間、プレート線の電位、ビット線の電位を維持しておく必要がある。このため、“０”データ書き込み時間が、“１”データ書き込み時間に比して長くなり、いわゆるインプリント（強誘電体キャパシタのヒステリシス特性のシフトが生じること）が生じ、データの信頼性を悪化させる虞がある。
【特許文献１】特開２００１−２５０３７６号公報
【特許文献２】特開２００５−４８１１号公報
【特許文献３】特開２００２−１７５６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、誤り訂正回路を搭載した強誘電体メモリにおいて、データの信頼性を向上させることのできる半導体記憶装置を提供するものである。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る半導体記憶装置は、強誘電体キャパシタと選択トランジスタを直列接続してなるメモリセルを配列してなるメモリセルアレイと、前記強誘電体キャパシタの一端に接続され所定のプレート線電圧を印加されるプレート線と、前記選択トランジスタの一端に接続されるビット線と、前記ビット線の電圧を検知増幅するセンスアンプ回路と、前記センスアンプにより検知された前記メモリセルの保持データの誤りを検出しこれを訂正する誤り訂正回路と、前記誤り訂正回路による誤り訂正の有無に基づいて、前記プレート線の電位を第１電位からこれより低い第２電位に切り替えるタイミングを制御する制御回路とを備え、前記制御回路は、前記誤り訂正回路により誤りが無いことが検出された場合において、誤りがあると検出された場合に比べ、前記プレート線の電位を前記第１電位から前記第２電位に切り替えるタイミングを早くする制御を行うと共に、第１データが記憶されていた前記メモリセルへの再書き込み時間と、第２データが記憶されていた前記メモリセルへの再書き込み時間とが略等しくなるように前記タイミングを制御することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、誤り訂正回路を搭載した強誘電体メモリにおいて、データの信頼性を向上させることのできる半導体記憶装置を提供することが可能になる。
【発明を実施するための最良の形態】
【００１３】
以下にこの発明の実施の形態を図面を参照して詳細に説明する。
【００１４】
［基本原理］
はじめに、本発明の実施の形態に係る強誘電体メモリの基本原理を説明する。
【００１５】
この強誘電体メモリでは、図１に示すように、ビット線対ＢＬ、ＢＢＬに対し、強誘電体キャパシタＣと選択トランジスタＴとを直列接続してなるメモリセルＭＣ０、ＭＣ１が接続される。選択トランジスタＴの一端がビット線ＢＬ、ＢＢＬに接続され、強誘電体キャパシタＣの一端がプレート線ＰＬ０、ＰＬ１に接続される。プレート線ＰＬ０、ＰＬ１には、メモリセルＭＣ０，ＭＣ１からのデータ読み出し時、書き込み時において、プレート線電圧が印加される。ビット線ＢＬ、ＢＢＬには、図示しないセンスアンプが接続され、その電位が検知増幅される。
【００１６】
また、選択トランジスタＴのゲートには、ワード線ＷＬ０、ＷＬ１が接続されている。ワード線ＷＬ０、ＷＬ１は、プレート線ＰＬ０、ＰＬ１へのプレート線電圧の印加と同期して選択信号が与えられる。
【００１７】
この実施の形態では、一例としてメモリセルＭＣ０、ＭＣ１に対し相補データが格納されるものとする。たとえば前者にデータ“０”が記憶される場合、後者には“１”が記憶される。逆に、前者にデータ“０”が記憶される場合、後者には“１”が記憶される。すなわち、２つのメモリセルＭＣにより１つのデータが記憶される所謂２Ｔ２Ｃ方式が実行されるものとする。
【００１８】
そして、この実施の形態の強誘電体メモリは、図１では図示しない誤り訂正回路を備えており、この誤り訂正回路による誤りの検出、訂正されたデータの出力に加え、訂正されたデータをメモリセルに再書き込みする動作が実行される。
【００１９】
この実施の形態の強誘電体メモリにおける読み出し動作は、図２及び図３のように行われる。図２は、誤り訂正回路により誤りが検出されなかった場合の動作を示すタイミングチャートであり、図３は、誤り訂正回路により誤りが検出されなかった場合の動作を示すタイミングチャートである。
【００２０】
［誤りが検出された場合］
まず、誤りが検出された場合の動作を図２を参照して詳しく説明する。まず、時刻ｔ０において、プレート線ＰＬ０，ＰＬ１が“Ｌ”から“Ｈ”に立ち上がり、同時にワード線ＷＬ０、ＷＬ１が”Ｌ“から”Ｈ“に立ち上がると、ビット線ＢＬ、ＢＢＬには、メモリセルＭＣ０、ＭＣ１に書き込まれたデータに応じた電位が発生する。強誘電体メモリは破壊読み出しであり、この時点において、メモリセルＭＣ０及びＭＣ１のいずれか一方のデータは破壊される。
【００２１】
このビット線ＢＬ、ＢＢＬの電位の変化をたとえば時刻ｔ２においてセンスアンプ（図１では図示せず）を活性化させて検知増幅する。すると、ビット線ＢＬ、ＢＢＬの電位は、メモリセルＭＣ０、ＭＣ１のデータに応じて”Ｈ“、または”Ｌ“に変化する。メモリセルＭＣ０、ＭＣ１には相補データが保持されるため（２Ｔ２Ｃ方式）、ビット線ＢＬ及びＢＢＬのいずれか一方の電位が”Ｈ“であれば、他方は”Ｌ“となる。
【００２２】
誤り訂正回路（図１では図示せず）は、パリティデータに基づいて、読み出されたデータの誤りを検出してその誤りを訂正し、訂正したデータを外部に出力する。
【００２３】
誤り訂正回路により誤りが検出され、これが訂正された場合には、この訂正後のデータが、読み出し対象とされたメモリセルに対し再書き込みされる。すなわち、図２の時刻ｔ３において点線のグラフで示すように、ビット線ＢＬ、ＢＢＬの電位が誤り訂正前と比べ反転される。この電位の反転により、メモリセルＭＣ０及びＭＣ１のうち、誤り訂正後に保持データが“０”に変化した方に接続されたメモリセルに対するデータの再書き込みが時刻ｔ３とｔ４との間において実行される。この再書き込みにより、誤ってデータ“１”が書き込まれていたメモリセルには、“０”が再書き込みされる。
【００２４】
その後、書き込み動作を指示するライトイネーブル信号ＷＥの立ち下がりに従って、時刻ｔ５においてプレート線ＰＬ０及びＰＬ１の電位が“Ｈ”から“Ｌ”に切り替わると、今度はメモリセルＭＣ０及びＭＣ１のうち、誤り訂正後“１”に変化した方に接続されたメモリセルに対するデータの再書き込みが時刻ｔ５とｔ６との間において実行される。この再書き込みにより、誤ってデータ“０”が書き込まれていたメモリセルには、“１”が再書き込みされる。
【００２５】
［誤りが検出されなかった場合］
一方、図３に示すように、誤り訂正回路による誤り検出の結果、誤りが検出されなかった場合には、時刻ｔ５（図２）よりも早い時刻ｔ８に     おいてプレート線ＰＬ、／ＰＬの電位を“Ｈ”から“Ｌ”に引き下げる。
【００２６】
図２のように誤り訂正結果に基づくビット線ＢＬ、ＢＢＬの反転動作（図２の点線の動作）が無いため、データ“０”が記憶されていたメモリセルへのデータ“０”の再書き込み動作は、時刻ｔ２とｔ７との間で実行される。一方、データ“１”が記憶されていたメモリセルへのデータ“１”の再書き込み動作は、時刻ｔ８とｔ６の間で実行される。時刻ｔ２とｔ７の間の時間の長さと、時刻ｔ８とｔ６の間の時間の長さが略同じとなるよう、時刻ｔ４のタイミングが調整される。
【００２７】
これに対し、図４及び図５は、誤り訂正の有無に拘わらず、プレート線ＰＬ０、ＰＬ１が立ち下がるタイミングが時刻ｔ５で固定されている別の強誘電体メモリ（比較例）の動作を示している。図４が誤りが検出されその誤り訂正が実行される場合を示し（図２と同様）、図５は誤りが検出されず誤り訂正が実行されない場合を示している。この比較例では、いずれの場合にも、プレート線ＰＬの電圧がが立ち下がるタイミングは同じである。
【００２８】
この比較例の場合、誤り訂正が実行される場合（図４）には、データ“０”の再書き込み動作時間（時刻ｔ３〜ｔ４）と、データ“１”の再書き込み動作時間（時刻ｔ５〜ｔ６）が略同一である。しかし、誤りが検出されず誤り訂正が実行されない場合（図５）においては、データ“０”の再書き込み動作時間（時刻ｔ２〜ｔ４）が、データ“１”の再書き込み動作時間（時刻ｔ５〜ｔ６）よりも長くなってしまう。このように両者の間にアンバランスが生じると、いわゆるインプリント（ｉｍｐｒｉｎｔ）によりメモリセルが保持するデータの信頼性を悪化させる虞がある。
【００２９】
これに対し、本実施の形態によれば、誤り訂正の有無に基づき、プレート線ＰＬ、／ＰＬの電位が立ち下がるタイミングが制御されるので、データ“０”の再書き込み動作時間と、データ“１”の再書き込み動作時間とを、誤り検出及び訂正の有無に拘わらず略同一とすることができる。従って、インプリントの発生を防止して、メモリセルに保持されるデータの信頼性を向上させることができる。
【００３０】
［第１の実施の形態］  
図６は、第１の実施の形態による強誘電体メモリのブロック構成を示している。
【００３１】
メモリセルアレイ１は、強誘電体キャパシタＣと選択トランジスタＴとからなるメモリセルＭが配列されて構成される。メモリセルＭは、ワード線ＷＬ及びプレート線ＰＬとビット線ＢＬ又はＢＢＬの各交差部に配置される。このメモリセルアレイ１のワード線ＷＬを選択駆動するのがロウデコーダ２であり、プレート線ＰＬを選択駆動するのがプレート線デコーダ３である。
【００３２】
メモリセルＭからビット線ＢＬ、ＢＢＬに読み出される信号を検知増幅するためセンスアンプ４が設けられている。カラムゲート５は、読み出し対象とされるカラムをデータ線ＤＱ、ＢＤＱに選択的に接続する機能を有し、その選択はカラムデコーダ６により行われる。データバッファ７は、読み出されたデータＲＤ、及びパリティデータＲＰを一時保持する機能を有する。また、これら回路を制御するための回路として制御回路８が設けられている。
【００３３】
シンドローム生成回路１１は、読み出しデータＲＤ及びパリティデータＲＰに基づき、誤りの位置等を示すシンドロームＳｙを発生する。このシンドロームＳｙは、誤り訂正回路１２に出力される他、前述の図１〜図３で説明した動作のため、制御回路８にも出力される。誤り訂正回路１２は、シンドロームＳｙに基づいて読み出しデータＲＤを訂正して、誤り訂正後のデータＤＯを図示しないＩ／Ｏ回路を介して出力する。この誤り訂正後のデータＤＯは、前述の図１〜図３で説明した動作のため、制御回路８に対しても出力される。制御回路８は、このデータＤＯをデータバッファ７に転送し、カラムゲート７を介してセンスアンプ４に与える。これにより、前述の再書き込み動作（ビット線ＢＬ、ＢＢＬの電位を、誤り検出前と比べて反転させる動作）が実行され、メモリセルの誤りデータが訂正される。
【００３４】
メモリセルアレイ１は、１対の相補ビット線対ＢＬ、ＢＢＬについて示すと図７のように構成されている。ここでは、メモリセルＭｉ（ｉ＝０〜ｎ）が一つの選択トランジスタＴｉと一つの強誘電体キャパシタＣｉにより構成される１トランジスタ／１キャパシタ構成の例を示している。選択トランジスタＴｉの一端はビット線ＢＬ又はＢＢＬに接続され、ゲートはワード線ＷＬｉに接続される。強誘電体キャパシタＣｉの端子（プレート電極）はプレート線ＰＬｉに接続されている。
【００３５】
ワード線ＷＬｉを駆動するワード線制御回路２３は、前述のロウデコーダ２に含まれる。プレート線ＰＬｉを駆動するプレート線制御回路２４は、前述のプレート線デコーダ３に含まれる。ビット線ＢＬ、ＢＢＬは、セルアレイ内部とセンスアンプ４の領域の間で、選択ゲート２２のＮＭＯＳトランジスタＱＮ６、ＱＮ７により分離されている。選択ゲート２２は、ロウデコーダ２に含まれる選択ゲート制御回路２５からの選択信号によりオンオフ制御される。
【００３６】
選択ゲート２２の外のビット線ＢＬ、ＢＢＬにはビット線イコライズ回路２１、及びセンスアンプ回路４が設けられている。
【００３７】
イコライズ回路２１は、ビット線ＢＬ、ＢＢＬ間を短絡するイコライズ用ＮＭＯＳトランジスタＱＮ１０と、各ビット線ＢＬ、ＢＢＬに一端が接続されたプリチャージ用ＮＭＯＳトランジスタＱＮ１１、ＱＮ１２を有する。これらのトランジスタのゲートは共通にイコライズ信号ＥＱＬにより制御される。
【００３８】
また、ビット線ＢＬ、ＢＢＬは、カラムゲート５を構成するＮＭＯＳトランジスタＱＮ４、ＱＮ５を介してデータ線ＤＱ、ＢＤＱに接続される。カラムゲート５は、カラムデコーダ６により制御される。
【００３９】
読み出しデータは、図１に示したデータバッファ７を介してＩ／Ｏ端子に出力される。またＩ／Ｏ端子から入力される書き込みデータはデータバッファ７を介し、カラムゲート５により選択されたカラムに接続されたセンスアンプ回路４に転送されて、メモリセルアレイ１の選択メモリセルに書き込みがなされる。前述の誤り訂正後のデータも、同様にして書き込まれる。
【００４０】
制御回路８は、メモリセルアレイ１への書き込み、読み出しを制御する。たとえば、外部からロウアドレスを取り込んで、ロウデコーダ２やプレート線デコーダ３を制御する。また、外部からカラムアドレスを取り込んでカラムデコーダ６を制御する。そして、外部から入力データＤＩを取り込んでデータバッファ７に転送し、この入力データＤＩの書き込みを実行させる。入力データＤＩには、実効データの他、誤り訂正符号としてのパリティデータが含まれ得る。その他制御回路８は、ビット線イコライズ信号ＥＱＬ、センスアンプ活性化信号ＳＡＰ、ＢＳＡＮ等を所定のタイミングで発生させる。
【００４１】
また、制御回路８は、シンドロームＳｙ（Ｓｙ０、Ｓｙ１、・・・Ｓｙｎ）に基づき、読み出し対象とされたカラムから読み出されたデータに誤りがあるか否かを判定するための判定回路８１を含んでいる。図８は、この判定回路８１の構成の一例を示している。この回路８１は、ＮＯＲゲート８１１〜８１４、ＮＡＮＤゲート８１５〜８１６、及びＮＯＲゲート８１７を備えている。
【００４２】
ＮＯＲゲート８１１〜８１４は、それぞれシンドローム値Ｓｙ０〜Ｓｙｎのいずれか２つを入力され、その論理和の否定値を出力する。ＮＡＮＤゲート８１５、８１６は、これらＮＯＲゲート８１１〜８１４からの２つの出力信号の論理積の否定値を出力する。
【００４３】
ＮＯＲゲート８１７は、ＮＡＮＤゲート８１５、８１６の出力信号の論理和の否定値を出力する。この構成を有することで、判定回路８１は、シンドローム値Ｓｙ０〜ｎが全て“Ｌ”である場合、すなわち読み出しデータに誤りがない場合に限り、出力信号ｎｏ＿ｅｒｒを“Ｈ”にする。
【００４４】
図９は、前述のプレート線制御回路２４の構成例を示している。また、図１０はこのプレート線制御回路２４の動作を説明するタイミングチャートである。
【００４５】
この例において、プレート線制御回路２４は、インバータ２４１、ＮＡＮＤゲート２４２、ＮＯＲゲート２４３、インバータ２４４、ＰＭＯＳトランジスタ２４５、及びＮＭＯＳトランジスタ２４６を備えている。インバータ２４１は、前述の出力信号ｎｏ＿ｅｒｒの反転信号を出力する。
【００４６】
ＮＡＮＤゲート２４２は、このインバータ２４１の出力信号と、プレート線駆動信号ＰＬＥＰを出力する。このプレート線駆動信号ＰＬＥＰは、プレート線ＰＬに印加されるプレート線電圧を立ち上げる場合に“Ｈ”とされ、プレート線電圧を立ち下げる場合に“Ｌ”とされる。なお、プレート線駆動信号ＰＬＥＮは、プレート線電圧を立ち上げる場合に“Ｌ”とされ、プレート線電圧を立ち下げる場合に“Ｈ”とされる。
【００４７】
ＮＯＲゲート２４３は、プレート線駆動信号ＰＬＥＮと出力信号ｎｏ＿ｅｒｒの論理和の否定値を出力する。インバータ２４４は、ＮＯＲゲート２４３の出力信号の反転信号を出力する。
【００４８】
ＰＭＯＳトランジスタ２４５及びＮＭＯＳトランジスタ２４６は、プレート線電圧ＶＰＰと接地電位Ｖｓｓとの間に直列接続されている。また、ＰＭＯＳトランジスタ２４５及びＮＭＯＳトランジスタ２４６のゲートには、それぞれＮＡＮＤゲート２４２の出力信号、インバータ２４４の出力信号を印加されている。
【００４９】
図１０に示すように、プレート線駆動信号ＰＬＥＰが“Ｌ”から“Ｈ”に変わり、同時にプレート線駆動信号ＰＬＥＮが“Ｈ”から“Ｌ”に変わると、プレート線ＰＬの電圧は接地電位Ｖｓｓから電源電圧Ｖｐｐに切り替わる。
【００５０】
読み出されたデータに誤りがあると判定された場合には、判定回路８１から出力される出力信号ｎｏ＿ｅｒｒは“Ｌ”のままであり（図１０の破線）、従って、プレート線ＰＬの電圧は、誤り訂正を行うに必要なタイミングである時刻ｔ１１まで電源電圧Ｖｐｐに保たれる。
【００５１】
一方、読み出されたデータに誤りが無いと判定された場合には、判定回路８１から出力される出力信号ｎｏ＿ｅｒｒは“Ｈ”となり（図１０の実線）、これにより、プレート線ＰＬの電圧は、時刻ｔ１１より早いタイミングである時刻ｔ１２において接地電位Ｖｓｓに立ち下がる。これにより、図１〜図３で説明した動作が得られ、上述の効果が達成される。
【００５２】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係る強誘電体メモリを、図１１を参照して説明する。図１１は、本実施の形態に係る強誘電体メモリの全体構成を示すブロック図である。第１の実施の形態（図６）と同一の構成要素に関しては図６と同一の符号を付し、以下ではその詳細な説明は省略する。
【００５３】
この実施の形態では、外部から書き込みデータとして入力される入力データＤＩに基づいてパリティデータＲＰを生成するパリティデータ計算回路１３を備えている。生成されたパリティデータＲＰは、入力データＤＩと共にデータバッファ７に入力され、カラムゲート５を介してセンスアンプ４に与えられてメモリセルアレイ１に書き込まれる。なお、この実施の形態では、この書き込み時に一度に書き込まれるデータのデータサイズと、誤り訂正回路１２で一度に訂正され出力される読み出しデータのデータサイズとが等しいことを前提とする。
【００５４】
この実施の形態において、パリティデータ計算回路１３は、生成されたパリティデータＲＰがビット線ＢＬ、ＢＢＬに反映されたことを示す信号Ｐ＿ｃｏｍｐを出力するように構成されている。この信号Ｐ＿ｃｏｍｐは、プレート線制御回路２４Ａに出力される。プレート線制御回路２４Ａは、第１の実施の形態のプレート線制御回路２４と同様、データ読み出し動作においては、誤り訂正が無い場合とある場合とでプレート線ＰＬの電位の立ち下がりのタイミングを切り替えるように動作する。ただし、このプレート線制御回路２４Ａは、データ書き込み時の動作において、プレート線制御回路２４と異なっている。
【００５５】
すなわち、このプレート線制御回路２４Ａは、データの書き込み動作においては、判定回路８１Ａの出力信号ｎ＿ｅｒｒの如何に拘わらず、前述の信号Ｐ＿ｃｏｍｐに従って、プレート線ＰＬの電位を立ち下げるように構成されている。
前述のように、本実施の形態の強誘電体メモリは、書き込み時に一度に書き込まれるデータのデータサイズと、誤り訂正回路１２で一度に訂正され出力される読み出しデータのデータサイズとが等しくされている。この場合、仮に書き込み対象のメモリセルに書き込み済みのデータが誤っていたとしても、それらは全て新たなデータＤＩにより上書きされる。従って、本実施の形態においては、シンドローム生成回路１１、ひいては判定回路８１の判定に拘わらず、パリティデータＲＰの生成及びビット線への転送が完了し次第、読み出し動作の場合よりも早いタイミングでプレート線ＰＬの電位を接地電位Ｖｓｓに落とすようにしている。これにより、プレート線ＰＬの電位を早期に接地電位Ｖｓｓに落とすことができ、インプリントを防止し、セルのデータの信頼性を向上させることができる。
【００５６】
この実施の形態におけるプレート線制御回路２４Ａの構成例を、図１２を参照して説明する。プレート線制御回路２４と異なるのは、インバータ２４１に代えて、入力信号として信号ｎｏ＿ｅｒｒと信号Ｐ＿ｃｏｍｐを与えられたＮＯＲゲート２４７を備えている点である。ＮＯＲゲート２４７の出力端子は、ＮＡＮＤゲート２４２に与えられる。この構成によれば、パリティデータＲＰの生成等が完了して信号Ｐ＿ｃｏｍｐが“Ｈ”となることにより、プレート線ＰＬの電圧は早期にＶｓｓに下げることが可能になる（図１３参照）。
【００５７】
なお、データの読み出しの場合の動作は、第１の実施の形態の場合と同様である。
【００５８】
［第３の実施の形態］
次に、本発明の第３の実施の形態に係る強誘電体メモリを、図１４を参照して説明する。図１４は、本実施の形態に係る強誘電体メモリの全体構成を示すブロック図である。第２の実施の形態（図１１）と同一の構成要素に関しては図１１と同一の符号を付し、以下ではその詳細な説明は省略する。
【００５９】
この実施の形態では、実効データを記憶するためのメモリセルアレイ１（データ用）と、誤り訂正符号としてのパリティデータを記憶するためのメモリセルアレイ１０１（パリティ用）とが別個独立に設けられている点で、前述の実施の形態と異なっている。これに対応して、ロウデコーダ１０２、プレート線デコーダ１０３も、ロウデコーダ２、プレート線デコーダ３とは別個独立に設けられている。なお、この実施の形態では、この書き込み時に一度に書き込まれるデータのデータサイズと、誤り訂正回路１２で一度に訂正され出力される読み出しデータのデータサイズとが異なっていることを前提として説明する。
【００６０】
この場合、実効データを記憶するメモリセルアレイ１に対する読み出し、書き込みは、第２の実施の形態と同様にして実行することができる。すなわち、読み出し動作においては、誤り訂正が不要の場合において早期にプレート線ＰＬの電位を立ち下げ、書き込み動作においては、パリティデータの生成、書き込み準備完了後早期にプレート線ＰＬの電位を立ち下げる。パリティデータ用のメモリセルアレイ１０１に対する読み出し動作も、第２の実施の形態と同様に実行することができる。
【００６１】
一方、パリティデータ用のメモリセルアレイ１０１に対する書き込み動作は、第２の実施の形態とは異なる。すなわち、プレート線制御回路１２４は、ライトイネーブル信号ＷＥのみによって制御され、信号ｎｏ＿ｅｒｒや信号Ｐ＿ｃｏｍｐに影響されない。これは、上述のように、書き込み時に一度に書き込まれるデータのデータサイズと、誤り訂正回路１２で一度に訂正され出力される読み出しデータのデータサイズとが異なっていることによる。
【００６２】
［第４の実施の形態］
次に、本発明の第４の実施の形態に係る強誘電体メモリを、図１５を参照して説明する。図１５は、本実施の形態に係る強誘電体メモリの全体構成を示すブロック図である。第１の実施の形態（図６）と同一の構成要素に関しては同一の符号を付し、以下ではその詳細な説明は省略する。
【００６３】
この実施の形態では、メモリセルアレイ１に加え、メモリセルアレイ１Ｒが形成され、メモリセルアレイが複数のメモリマットから形成され、複数のメモリマットからデータが読み出される例を示している。メモリセルアレイ１Ｒは、シンドローム生成回路１１、誤り訂正回路１２をメモリセルアレイ１と共有するが、その他の構成要素は独立して有している。なお、図５において、対応する構成要素には符号Ｒを付して示している。
【００６４】
この構成によれば、プレート線の電位をメモリマット毎に独立して制御することが可能となる。たとえば、メモリセルアレイ１において誤りが検出され、メモリセルアレイ１Ｒでは誤りが検出されなかった場合を想定する。この場合、メモリセルアレイ１Ｒに供えられたプレート線制御回路２４Ｒにおいてはプレート線ＰＬの電位を早期に立ち下げる一方、プレート線制御回路２４においては、誤り訂正のためプレート線ＰＬの電位が“Ｈ”の時間を長く維持する。この方式によれば、プレート線電位をメモリマット毎に最適化し、データの信頼性の向上を図ることが可能である。
【００６５】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内で、様々な変更、追加、置換、削除等が可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態に係る強誘電体メモリの基本原理を説明している。
【図２】本発明の実施の形態に係る強誘電体メモリの基本原理に関する動作を説明するタイミングチャートである。
【図３】本発明の実施の形態に係る強誘電体メモリの基本原理に関する動作を説明するタイミングチャートである。
【図４】本発明の実施の形態に対する比較例の動作を説明するタイミングチャートである。
【図５】本発明の実施の形態に対する比較例の動作を説明するタイミングチャートである。
【図６】本発明の第１の実施の形態による強誘電体メモリの全体構成を示す回路図である。
【図７】第１の実施の形態のメモリセルアレイ１の構成を説明する回路図である。
【図８】制御回路８に含まれる判定回路８１の構成の一例を示す回路図である。
【図９】プレート線制御回路２４の構成例を示している。
【図１０】第１の実施の形態の動作を示すタイミングチャートである。
【図１１】本発明の第２の実施の形態による強誘電体メモリの全体構成を示す回路図である。
【図１２】プレート線制御回路２４の構成例を示している。
【図１３】第２の実施の形態の動作を示すタイミングチャートである。
【図１４】本発明の第３の実施の形態による強誘電体メモリの全体構成を示す回路図である。
【図１５】本発明の第４の実施の形態による強誘電体メモリの全体構成を示す回路図である。
【符号の説明】
【００６７】
１・・・メモリセルアレイ
２・・・ロウデコーダ
３・・・プレート線デコーダ
４・・・センスアンプ
５・・・カラムゲート
６・・・カラムデコーダ
７・・・データバッファ
８・・・制御回路
１１・・・シンドローム生成回路
１２・・・誤り訂正回路
１３・・・パリティ計算回路
２１・・・イコライズ回路
２２・・・選択ゲート
２３・・・ワード線制御回路
２４・・・プレート線制御回路
２５・・・選択ゲート制御回路
８１・・・判定回路    
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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