(57)【特許請求の範囲】
【請求項１】
活性領域が形成された基板と、
前記基板に形成され、前記活性領域を囲む素子分離領域と、
前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上から前記素子分離領域の上に亘って設けられたゲート電極と、
前記活性領域のうち前記ゲート電極の両側方に位置する領域に形成され、ｎ型を有する第１の不純物を含む不純物拡散領域とを備え、
前記ゲート電極は、前記素子分離領域上に位置する第１の部分と前記活性領域上に位置する第２の部分を有し、
前記ゲート電極の前記第１の部分は、前記ゲート電極の前記第２の部分に比べて大きなストレスを含んでおり、
前記ゲート電極の前記第１の部分は、前記ゲート電極の格子定数を大きくさせる第２の不純物を含んでいることを特徴とする半導体装置。
【請求項２】
前記第２の不純物は導電型を有さない不純物であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極はポリシリコンで構成されており、
前記第２の不純物はゲルマニウムであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記基板の上または上方に設けられ、前記不純物拡散領域の一方を挟んで前記ゲート電極に対向し、ポリシリコンからなる構成材料本来の格子定数を小さくさせる第３の不純物を含むダミーゲート電極をさらに備えていることを特徴とする請求項１〜３のうちいずれか１つに記載の半導体装置。
【請求項５】
前記第３の不純物は炭素であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
活性領域が形成された基板と、
前記基板に形成され、前記活性領域を囲む素子分離領域と、
前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上から前記素子分離領域の上に亘って設けられたゲート電極と、
前記活性領域のうち前記ゲート電極の両側方に位置する領域に形成され、ｐ型を有する第１の不純物を含む不純物拡散領域とを備え、
前記ゲート電極は、前記素子分離領域上に位置する第１の部分と前記活性領域上に位置する第２の部分を有し、
前記ゲート電極の前記第１の部分は、前記ゲート電極の前記第２の部分に比べて大きなストレスを含んでおり、
前記ゲート電極の前記第１の部分は、前記ゲート電極の格子定数を小さくさせる第２の不純物を含んでいることを特徴とする半導体装置。
【請求項７】
前記第２の不純物は導電型を有さない不純物であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ゲート電極はポリシリコンで構成されており、
前記第２の不純物は炭素であることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記基板の上または上方に設けられ、前記不純物拡散領域の一方を挟んで前記ゲート電極に対向し、ポリシリコンからなる構成材料本来の格子定数を大きくさせる第３の不純物を含むダミーゲート電極をさらに備えていることを特徴とする請求項６〜８のうちいずれか１つに記載の半導体装置。
【請求項１０】
前記第３の不純物はゲルマニウムまたはスズであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記不純物拡散領域のうち前記ダミーゲート電極の側下方に位置する領域に、前記第３の不純物が含まれていることを特徴とする請求項４、５、９、１０のうちいずれか１つに記載の半導体装置。
【請求項１２】
前記ダミーゲート電極は、前記素子分離領域および前記活性領域の上または上方に設けられていることを特徴とする請求項４、５、９、１０、１１のうちいずれか１つに記載の半導体装置。
【請求項１３】
前記ゲート電極の前記第２の部分は、前記ゲート電極の前記第１の部分よりも低濃度の前記第２の不純物を含んでいることを特徴とする請求項１〜１２のうちいずれか１つに記載の半導体装置。
【請求項１４】
活性領域が形成された基板と、
前記基板に形成され、前記活性領域を囲む素子分離領域と、
前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記活性領域のうち前記ゲート電極の両側方に位置する領域に形成され、ｎ型を有する第１の不純物を含む不純物拡散領域と、
前記基板の上または上方に設けられ、前記不純物拡散領域の一方を挟んで前記ゲート電極に対向し、ポリシリコンからなる構成材料本来の格子定数を小さくさせる第２の不純物を含むダミーゲート電極とを備えている半導体装置。
【請求項１５】
活性領域が形成された基板と、
前記基板に形成され、前記活性領域を囲む素子分離領域と、
前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記活性領域のうち前記ゲート電極の両側方に位置する領域に形成され、ｐ型を有する第１の不純物を含む不純物拡散領域と、
前記基板の上または上方に設けられ、前記不純物拡散領域の一方を挟んで前記ゲート電極に対向し、ポリシリコンからなる構成材料本来の格子定数を大きくさせる第２の不純物を含むダミーゲート電極とを備えている半導体装置。
【請求項１６】
基板に素子分離領域を形成する工程（ａ）と、
前記素子分離領域に囲まれた前記基板からなる活性領域上にゲート絶縁膜を形成する工程（ｂ）と、
前記ゲート絶縁膜の上から前記素子分離領域の上に亘ってゲート電極を形成する工程（ｃ）と、
前記ゲート電極のうち前記素子分離領域上に位置する第１の部分に、前記ゲート電極のうち前記活性領域上に位置する第２の部分に比べて大きなストレスを含有させる工程（ｄ）と、
前記活性領域のうち前記ゲート電極の両側方に位置する領域に、ｎ型を有する第１の不純物を含む不純物拡散領域を形成する工程（ｅ）とを備え、
前記工程（ｄ）では、前記ゲート電極の前記第１の部分に、前記ゲート電極の格子定数を大きくさせる第２の不純物を選択的に注入することによって、前記ゲート電極の前記第２の部分に比べて大きなストレスを含有させることを特徴とする半導体装置の製造方法。
【請求項１７】
基板に素子分離領域を形成する工程（ａ）と、
前記素子分離領域に囲まれた前記基板からなる活性領域上にゲート絶縁膜を形成する工程（ｂ）と、
前記ゲート絶縁膜の上から前記素子分離領域の上に亘ってゲート電極を形成する工程（ｃ）と、
前記ゲート電極のうち前記素子分離領域上に位置する第１の部分に、前記ゲート電極のうち前記活性領域上に位置する第２の部分に比べて大きなストレスを含有させる工程（ｄ）と、
前記活性領域のうち前記ゲート電極の両側方に位置する領域に、ｐ型を有する第１の不純物を含む不純物拡散領域を形成する工程（ｅ）とを備え、
前記工程（ｄ）では、前記ゲート電極の前記第１の部分に、前記ゲート電極の格子定数を小さくさせる第２の不純物を選択的に注入することによって、前記ゲート電極の前記第２の部分に比べて大きなストレスを含有させることを特徴とする半導体装置の製造方法。
【請求項１８】
前記工程（ｃ）において、パターニングされた前記ゲート電極には、前記工程（ｄ）で注入される前記第２の不純物のドーズ量よりも小さいドーズ量の前記第２の不純物が注入されていることを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
【請求項１９】
前記第２の不純物は、導電型を有さない不純物であることを特徴とする請求項１６〜１８のうちいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の構造およびその製造方法に関し、特にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の駆動力を向上させることができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ＭＩＳＦＥＴのチャネル領域に積極的にストレスを印加し移動度を向上する技術が提案されている。
【０００３】
図１１（ａ）は、Ｎチャネル型ＭＩＳＦＥＴにおけるキャリアの移動度を向上させるストレスの方向と種類を示す斜視図であり、図１１（ｂ）は、Ｐチャネル型ＭＩＳＦＥＴにおけるキャリアの移動度を向上させるストレスの方向と種類を示す斜視図である。
【０００４】
図１１（ａ）に示すＮチャネル型ＭＩＳＦＥＴは、＜１１０＞チャネル方位（チャネル方向が＜１１０＞方向であることを意味する）のＰ型半導体領域を有する基板２０１と、基板２０１上に形成されたゲート絶縁膜２０２と、ゲート絶縁膜２０２上に形成されたゲート電極２０３と、基板２０１のうちゲート電極２０３の両側方に位置する領域に形成されたＮ型ソース・ドレイン領域２０４とを有している。そして、同図に示すように、Ｎチャネル型ＭＩＳＦＥＴの移動度を向上させるのは、チャネル領域へのストレスのうち、チャネル方向に加わる伸張ストレス２０５、ゲート幅方向に加わる伸張ストレス２０６、および基板法線方向に加わる圧縮ストレス２０７である。
【０００５】
一方、図１１（ｂ）に示す＜１１０＞チャネル方位のＰチャネル型ＭＩＳＦＥＴは、Ｎ型半導体領域を有する基板３０１と、基板３０１上に形成されたゲート絶縁膜３０２と、ゲート絶縁膜３０２上に形成されたゲート電極３０３と、基板３０１のうちゲート電極３０３の両側方に位置する領域に形成されたＰ型ソース・ドレイン領域３０４とを有している。そして、同図に示すように、Ｐチャネル型ＭＩＳＦＥＴにおいてキャリアの移動度を向上させるのは、チャネル領域に加わるストレスのうち、チャネル方向に加わる圧縮ストレス３０５、ゲート幅方向に加わる伸張ストレス３０６、および基板法線方向に加わる伸張ストレス３０７である。なお、本明細書において「チャネル方向」とはチャネル領域でキャリアが走行する方向（ゲート長方向）を、「ゲート幅方向」とは、チャネル方向と直交し、ＭＩＳＦＥＴ内でゲート電極が延びる方向をそれぞれ意味するものとする。
【０００６】
これらのストレスの印加手法の１つとして、Ｎチャネル型ＭＩＳＦＥＴのチャネル層をエピタキシャル成長させたＳｉＧｅで構成することによって伸張させることで、Ｎチャネル型ＭＩＳＦＥＴのチャネル領域にチャネル方向及びゲート幅方向の伸張ストレスを印加する方法が知られている。しかし、この方法は、従来の製造プロセスに比べ工程が複雑になりすぎるという短所を有している(非特許文献１参照)。
【０００７】
なお、図１２は、＜１００＞チャネル方位（チャネル方向が＜１００＞方向であることを意味する）のＮチャネル型ＭＩＳＦＥＴを示す斜視図であり、当該シリコン基板を用いた場合に、ＭＩＳＦＥＴの移動度が向上するチャネルへのストレス方向も記載している。同図に示すように、＜１００＞チャネル方位のＮチャネル型ＭＩＳＦＥＴの場合、キャリアの移動度を向上させるのは、チャネルに対し、チャネル方向に加わる伸長ストレス、ゲート幅方向に加わる圧縮ストレス、および基板法線方向に加わる圧縮ストレスである。図１１に示す場合とは移動度を向上させるゲート幅方向のストレスの向きが異なっている。また、＜１００＞チャネル方位のＰチャネル型ＭＩＳＦＥＴではチャネルに加わるストレスはキャリアの移動度に大きな影響を与えない。
【０００８】
図１３は、従来のＮチャネル型ＭＩＳＦＥＴを示す図であり、（ａ）は上面図、（ｂ）は図１３（ａ）のＸ−Ｘ箇所における断面図である。
【０００９】
図１３に示すＮチャネル型ＭＩＳＦＥＴは、Ｐ型半導体領域を有する基板１０１と、基板１０１に形成されたＳＴＩ（Shallow Trench Isolation)１０３と、ＳＴＩ１０３に囲まれた基板１０１からなる活性領域１０２と、活性領域１０２上に形成されたゲート絶縁膜１０４と、ゲート絶縁膜１０４上に形成されたゲート電極１０５と、活性領域１０２のうちゲート電極１０５の両側方に位置する領域に形成されたＮ型ソース・ドレイン領域１０６とを有している。同図に示すように、ＳＴＩ１０３及び活性領域１０２の上に形成されているゲート電極１０５の全体に、キャリア生成に直接影響しない不純物を均一にドープするという比較的簡便な手法で、ゲート電極１０５全体に膜内圧縮ストレス１０７を含有させる。このゲート電極１０５に含有する膜内圧縮ストレス１０７は圧縮ストレスを開放しようとするため、外部に対して伸張作用が生じる。このため、ゲート絶縁膜１０４を介して基板１０１内のチャネル領域に対して基板法線方向の圧縮ストレス１０８を印加し、チャネル方向及びゲート幅方向には伸張ストレスを印加する方法が知られている(非特許文献２)。
【非特許文献１】Low Power Device Technology with SiGe Channel, HfSiON, and Poly-Si Gate, Howard C.-H. Wang et al, 2004 IEDM Tech. Dig.
【非特許文献２】Gate stack optimization for 65nm CMOS Low Power and High Performance platform, B.Duriez1 at al, 2004 IEDM Tech. Dig.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の製造方法は、キャリア生成に直接影響しない多量の不純物がチャネル領域上のゲート電極にドープされるためにゲート絶縁膜が劣化するという課題を有している。
【００１１】
そのため、本発明は、ゲート絶縁膜を劣化させることなくキャリアの移動度を向上させたＭＩＳＦＥＴを備えた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明に係る第１の半導体装置は、基板に形成された素子分離領域と、素子分離領域に囲まれた基板からなる活性領域と、活性領域上に形成されたゲート絶縁膜と、ゲート絶縁膜の上から素子分離領域の上に亘って設けられたゲート電極と、活性領域のうちゲート電極の両側方に位置する領域に形成され、導電型を有する第１の不純物を含む不純物拡散領域とを備え、ゲート電極は、素子分離領域上に位置する第１の部分と活性領域上に位置する第２の部分を有し、ゲート電極の第１の部分は、ゲート電極の第２の部分に比べて大きなストレスを含んでいる。
【００１３】
この構成により、ゲート電極のうち素子分離領域上に位置する第１の部分に圧縮ストレス又は伸張ストレスを任意に含有させることができ、ＭＩＳＦＥＴの導電型に応じてキャリアの移動度が向上する方向のストレスをチャネル領域に印加することが可能になる。また、ゲート電極の第１の部分は、素子分離領域上に位置するため、ゲート絶縁膜に影響を与えることなく、第１の部分のストレス強度を任意に設定することができる。
【００１４】
前記第１の半導体装置において、ゲート電極の第１の部分は、ゲート電極の格子定数を変化させる第２の不純物を含んでいる。
【００１５】
この構成では、ゲート電極の第１の部分は、素子分離領域上に位置するため、高濃度の第２の不純物を導入してもゲート絶縁膜が劣化しないので、品質の劣化を気にすることなくチャネルに強いストレスを印加することができる。
【００１６】
前記第１の半導体装置において、ゲート電極の第２の部分は、ゲート電極の第１の部分よりも低濃度の第２の不純物を含んでいる。
【００１７】
前記第１の半導体装置において、第２の不純物は導電型を有さない不純物である。
【００１８】
前記第１の半導体装置において、第１の不純物はｎ型の不純物であり、第２の不純物はゲート電極の格子定数を大きくさせる不純物である。
【００１９】
前記第１の半導体装置において、ゲート電極はポリシリコンで構成されており、第２の不純物はゲルマニウムである。
【００２０】
前記第１の半導体装置において、第１の不純物はｎ型の不純物であり、第２の不純物は第１の不純物と同じ導電型の不純物である。
【００２１】
前記第１の半導体装置において、第１の不純物はｐ型の不純物であり、第２の不純物はゲート電極の格子定数を小さくさせる不純物である。
【００２２】
前記第１の半導体装置において、ゲート電極はポリシリコンで構成されており、第２の不純物は炭素である。
【００２３】
本発明の第２の半導体装置は、活性領域が形成された基板と、前記基板に形成され、前記活性領域を囲む素子分離領域と、前記活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記活性領域のうち前記ゲート電極の両側方に位置する領域に形成され、導電型を有する第１の不純物を含む不純物拡散領域と、前記基板の上または上方に設けられ、前記不純物拡散領域の一方を挟んで前記ゲート電極に対向し、構成材料本来の格子定数を変化させる第２の不純物を含むダミーゲート電極とをさらに備えている。
【００２４】
この構成により、ダミーゲート電極に圧縮ストレス又は伸張ストレスを任意に含有させることができ、ＭＩＳＦＥＴの導電型に応じてキャリアの移動度が向上する方向のストレスをチャネル領域に印加することが可能になる。また、ダミーゲート電極はＭＩＳＦＥＴのゲート絶縁膜から離れて設けられているので、ゲート電極に不純物を導入する場合に比べて高濃度の第２の不純物をダミーゲート電極に導入することができる。そのため、ＭＩＳＦＥＴのチャネル領域により強いストレスを印加することが可能となり、キャリア移動度をさらに向上させることができる。
【００２５】
本発明の第１の半導体装置の製造方法は、基板に素子分離領域を形成する工程（ａ）と、素子分離領域に囲まれた基板からなる活性領域上にゲート絶縁膜を形成する工程（ｂ）と、ゲート絶縁膜の上から素子分離領域の上に亘ってゲート電極を形成する工程（ｃ）と、ゲート電極のうち素子分離領域上に位置する第１の部分に、ゲート電極のうち活性領域上に位置する第２の部分に比べて大きなストレスを含有させる工程（ｄ）と、活性領域のうちゲート電極の両側方に位置する領域に、導電型を有する第１の不純物を含む不純物拡散領域を形成する工程（ｅ）とを備えている。
【００２６】
この方法により、ゲート電極のうち素子分離領域上に位置する第１の部分に圧縮ストレス又は伸張ストレスを任意に含有させることができ、ＭＩＳＦＥＴの導電型に応じてキャリアの移動度が向上する方向のストレスがチャネル領域に印加されたＭＩＳＦＥＴ製造することができる。
【００２７】
前記第１の半導体装置の製造方法において、工程（ｄ）では、ゲート電極の第１の部分に、ゲート電極の格子定数を変化させる第２の不純物を選択的に注入することによって、ゲート電極の第２の部分に比べて大きなストレスを含有させる。
【００２８】
前記第１の半導体装置の製造方法において、工程（ｃ）において、パターニングされたゲート電極には、工程（ｄ）で注入される第２の不純物のドーズ量よりも小さいドーズ量の第２の不純物が注入されている。
【００２９】
前記第１の半導体装置の製造方法において、第２の不純物は、導電型を有さない不純物である。
【００３０】
前記第１の半導体装置の製造方法において、第１の不純物はｎ型の不純物であり、第２の不純物はゲート電極の格子定数を大きくさせる不純物である。
【００３１】
前記第１の半導体装置の製造方法において、第１の不純物はｐ型の不純物であり、第２の不純物はゲート電極の格子定数を小さくさせる不純物である。
【００３２】
本発明の第２の半導体装置の製造方法は、活性領域を有する基板に、前記活性領域を囲む素子分離領域を形成する工程（ａ）と、前記活性領域上にゲート絶縁膜およびゲート電極を形成する工程（ｂ）と、少なくとも前記活性領域の一部の上または上方であって前記ゲート電極の側方に、構成材料本来の格子定数を変化させる第１の不純物を含むダミーゲート電極を形成する工程（ｃ）と、前記活性領域のうち、前記ゲート電極と前記ダミーゲート電極の間の領域を含む前記ゲート電極の両側方に位置する領域に、導電型を有する第２の不純物を含む不純物拡散領域を形成する工程（ｄ）とを備えている。
【００３３】
この方法によれば、ダミーゲート電極に圧縮ストレス又は伸張ストレスを任意に含有させることができ、ＭＩＳＦＥＴの導電型に応じてキャリアの移動度が向上する方向のストレスをチャネル領域に印加することが可能になる。また、ダミーゲート電極はＭＩＳＦＥＴのゲート絶縁膜から離れて設けられているので、ゲート電極に不純物を導入する場合に比べて高濃度の第２の不純物をダミーゲート電極に導入することができる。
【発明の効果】
【００３４】
本発明に係る半導体装置およびその製造方法よると、ゲート絶縁膜の劣化を抑えて、キャリアの移動度が向上する方向のストレスをチャネル領域にを印加することができる。なお、キャリアの移動度が向上するストレスは、Ｎチャネル型ＭＩＳＦＥＴでは基板法線方向の圧縮ストレスであり、Ｐチャネル型ＭＩＳＦＥＴでは基板法線方向の伸張ストレスである。
【発明を実施するための最良の形態】
【００３５】
（第１の実施形態）
以下、本発明の第１の実施形態に係るＮチャネル型ＭＩＳＦＥＴを備えた半導体装置について、図面を参照しながら説明する。
【００３６】
図１は、本発明の第１の実施形態に係るＮチャネル型ＭＩＳＦＥＴを示す図であり、（ａ）は上面図、（ｂ）は図１（ａ）のＡ−Ａ箇所における断面図、（ｃ）は斜視図である。
【００３７】
図１に示すＮチャネル型ＭＩＳＦＥＴは、Ｐ型半導体領域（図示せず）を有する基板１と、基板１に形成されたＳＴＩからなる素子分離領域３と、素子分離領域３に囲まれた基板１からなる活性領域２と、活性領域２上に設けられたゲート絶縁膜４と、ゲート絶縁膜４の上から素子分離領域３の上に亘って設けられたゲート電極５と、活性領域２のうちゲート電極５の両側方に位置する領域に設けられ、ｎ型不純物を含む不純物拡散領域（ソース領域またはドレイン領域）６ａとを備えている。なお、不純物拡散領域６ａは、ＬＤＤ領域又はエクステンション領域であってもよい。
【００３８】
ゲート電極５は例えばｎ型不純物を含むポリシリコンで構成されている。また、基板１はシリコンなどの半導体から構成されている。ゲート電極５のうち、素子分離領域３上に設けられた部分２５ａには、ゲート電極５を構成する材料（シリコン）よりも格子定数が大きく、且つキャリアの生成に影響を与えないゲルマニウム（Ｇｅ）やスズ（Ｓｎ）などが導入されている。一方、ゲート電極５のうち、活性領域２上に設けられた部分２５ｂにはＧｅが導入されていない。
【００３９】
また、ゲート絶縁膜４はＳｉＯ2あるいはその他の絶縁体からなり、厚さは例えば２ｎｍ程度である。ゲート絶縁膜４は通常非常に薄いので、ゲート電極５から基板法線方向に加わるストレスをそのままチャネル領域に伝える。
【００４０】
本実施形態のＮチャネル型ＭＩＳＦＥＴでは、上述のようにゲート電極５のうち素子分離領域３上に位置する部分２５ａに格子定数を大きくさせる物質としてＧｅやＳｎが導入されている。そのため、図１（ｂ）、（ｃ）に示すように、ＧｅやＳｎが導入されたゲート電極５の部分２５ａ内には、膜内圧縮ストレス２７が発生する。この膜内圧縮ストレス２７を有する部分２５ａは、素子分離領域３やゲート電極５のうち活性領域２上に設けられた部分２５ｂ（格子定数を大きくさせる物質が導入されていない部分）などに対して圧縮ストレスを加える。ゲート電極５の部分２５ｂは両側の部分２５ａから圧縮ストレスを受けて歪み、チャネル領域に対して基板法線方向の圧縮ストレス２９を印加する。この圧縮ストレス２９によって、Ｎチャネル型である本実施形態のＭＩＳＦＥＴのキャリア移動度は大きく向上する。なお、上述のチャネル領域とは、基板１のうち２つの不純物拡散領域（ソース領域およびドレイン領域）６ａに挟まれるとともにゲート電極５の直下に位置する領域のことを意味する。
【００４１】
また、図１（ｃ）に示すように、圧縮ストレス２９がチャネル領域に印加されると、チャネル領域において、チャネル方向の伸張ストレス３１およびゲート幅方向の伸張ストレス３３が生じる。＜１１０＞チャネル方位のＭＩＳＦＥＴでは、この伸張ストレス３１、３３は、共にＮチャネル型ＭＩＳＦＥＴのキャリア移動度を向上させるので、本実施形態のＭＩＳＦＥＴでは、非常に大きな移動度が得られる。また、＜１００＞チャネル方位のＭＩＳＦＥＴでは伸張ストレス３１がキャリア移動度を向上させることができる。
【００４２】
加えて、本実施形態のＮチャネル型ＭＩＳＦＥＴでは、ゲート電極５のうちゲート絶縁膜４の直上に位置する部分２５ｂには格子定数を変化させるＧｅやＳｎなどの不純物が導入されていない。そのため、本実施形態のＮチャネル型ＭＩＳＦＥＴでは、図１３のようにゲート電極全体にＧｅを導入する場合に問題となるゲート絶縁膜の劣化を起こすことがない。また、ゲート絶縁膜４の劣化を気にすることなくゲート電極５のうち素子分離領域３上に位置する部分２５ａに含まれるＧｅやＳｎなどの不純物の濃度を高くすることができるので、チャネル領域により強い圧縮ストレス２９を印加することができる。
【００４３】
ＧｅやＳｎなどの不純物は例えばイオン注入によってゲート電極５のうち部分２５ａのみに選択的に導入することができる。ポリシリコンからなるゲート電極にＧｅを注入する場合のドーズ量は、例えば１×１０15ｃｍ-2以上とすることができる。
【００４４】
なお、ゲート電極５のうち部分２５ａに導入する不純物はＧｅやＳｎに限らず、ゲート電極５の格子定数を大きくし得る物質であればよい。特に、ゲート電極の材料と周期律表で同族の物質であればキャリアの生成に影響を与えないので好ましい。
【００４５】
（第２の実施形態）
図２は、本発明の第２の実施形態に係るＰチャネル型ＭＩＳＦＥＴを示す図であり、（ａ）は上面図、（ｂ）は図２（ａ）のＢ−Ｂ箇所における断面図、（ｃ）は斜視図である。
【００４６】
図２に示すＰチャネル型ＭＩＳＦＥＴは、Ｎ型半導体領域（図示せず）を有する基板１と、基板１に形成されたＳＴＩからなる素子分離領域３と、素子分離領域３に囲まれた基板１からなる活性領域２と、活性領域２上に設けられたゲート絶縁膜４と、ゲート絶縁膜４の上から素子分離領域３の上に亘って設けられたゲート電極５と、活性領域２のうちゲート電極５の両側方に位置する領域に設けられ、ｐ型不純物を含む不純物拡散領域（ソース領域またはドレイン領域）６ｂとを備えている。なお、不純物拡散領域６ｂは、ＬＤＤ領域であってもよいし、エクステンション領域であってもよい。
【００４７】
ゲート電極５は、例えばｐ型不純物を含むポリシリコンで構成されている。また、基板１はシリコンなどの半導体から構成されている。ゲート電極５のうち、素子分離領域３上に設けられた部分４１ａには、ゲート電極５を構成する材料（シリコン）よりも格子定数が小さく、且つキャリアの生成に影響を与えない炭素（Ｃ）などが導入されている。一方、ゲート電極５のうち、活性領域２上に設けられた部分４１ｂには炭素が導入されていない。
【００４８】
本実施形態のＰチャネル型ＭＩＳＦＥＴでは、上述のようにゲート電極５のうち素子分離領域３上に位置する部分４１ａに格子定数を小さくさせる物質として炭素が導入されている。そのため、図２（ｂ）、（ｃ）に示すように、ゲート電極５の部分４１ａ内には膜内伸張ストレス４３が発生する。この膜内伸張ストレス４３を有する部分４１ａは、素子分離領域３やゲート電極５のうち活性領域２上に設けられた部分４１ｂ（格子定数を小さくさせる物質が導入されていない部分）などに対して伸張ストレスを加える。ゲート電極５の部分４１ｂは両側の部分４１ａから伸張ストレスを受けて歪み、チャネル領域に対して基板法線方向の伸張ストレス４５を印加する。例えば＜１１０＞チャネル方位のＭＩＳＦＥＴでは、この伸張ストレス４５によってＰチャネル型である本実施形態のＭＩＳＦＥＴのキャリア移動度は大きく向上する。
【００４９】
また、図２（ｃ）に示すように、伸張ストレス４５がチャネル領域に印加されると、チャネル領域において、チャネル方向の圧縮ストレス４７およびゲート幅方向の圧縮ストレス４９が生じる。この二つの圧縮ストレスのうち、チャネル方向の圧縮ストレス４７は移動度の向上に寄与する。そのため、本実施形態のＰチャネル型ＭＩＳＦＥＴは、チャネル領域にストレスを加えない場合のＰチャネル型ＭＩＳＦＥＴに比べキャリアの移動度を大きく向上させることができる。
【００５０】
加えて、本実施形態のＰチャネル型ＭＩＳＦＥＴでは、ゲート電極５のうちゲート絶縁膜４の直上に位置する部分４１ｂには格子定数を変化させる炭素などの不純物が導入されていない。そのため、本実施形態のＰチャネル型ＭＩＳＦＥＴでは、ゲート電極全体に炭素を導入する場合に問題となるゲート絶縁膜の劣化を起こすことがない。また、ゲート絶縁膜４の劣化を気にすることなくゲート電極５のうち素子分離領域３上に位置する部分４１ａに含まれる炭素などの不純物の濃度を高くすることができるので、チャネル領域により強い伸張ストレス４５を印加することができる。
【００５１】
炭素などの不純物は、例えばイオン注入によってゲート電極５の部分４１ａのみに選択的に導入することができる。ポリシリコンからなるゲート電極に炭素を注入する場合のドーズ量は、例えば１×１０15ｃｍ-2以上とすることができる。
【００５２】
なお、ゲート電極５のうち部分４１ａに導入する不純物は炭素に限らず、ゲート電極５の格子定数を小さくし得る物質であればよい。特に、ゲート電極の材料と周期律表で同族の物質であればキャリアの生成に影響を与えないので好ましい。
【００５３】
（第３の実施形態）
図３は、本発明の第３の実施形態に係るＮチャネル型ＭＩＳＦＥＴを示す図であり、（ａ）は上面図、（ｂ）は図３（ａ）のＣ−Ｃ箇所における断面図、（ｃ）は斜視図である。
【００５４】
図３に示すように、本実施形態のＮチャネル型ＭＩＳＦＥＴは、Ｐ型半導体領域（図示せず）を有する基板１と、基板１に形成されたＳＴＩからなる素子分離領域３と、素子分離領域３に囲まれた基板１からなる活性領域２と、活性領域２上に設けられたゲート絶縁膜４と、ゲート絶縁膜４の上から素子分離領域３の上に亘って設けられたゲート電極５と、活性領域２のうちゲート電極５の両側方に位置する領域に設けられ、ｎ型不純物を含む不純物拡散領域６ａとを備えている。
【００５５】
ゲート電極５のうち素子分離領域３上に設けられた部分５１ａには、ゲート電極５を構成する材料（シリコン）よりも格子定数が大きく、且つキャリアの生成に影響を与えないＧｅやＳｎなどが導入されている。さらに、第１の実施形態のＮチャネル型ＭＩＳＦＥＴと異なり、ゲート電極５のうち、活性領域２上に設けられた部分５１ｂには部分５１ａよりも低濃度でＧｅやＳｎなどの不純物が導入されている。このため、ゲート電極５の部分５１ａ内では強い膜内圧縮ストレス５４が生じ、部分５１ｂ内では部分５１ａ内よりも弱い膜内圧縮ストレス５５が生じる。そのため、ゲート電極５の部分５１ａの膜内圧縮ストレス５４及び部分５１ｂの膜内圧縮ストレス５５によってチャネル領域に対して基板法線方向の圧縮ストレス２９が加わる。従って、図１に示す第１の実施形態の構成に比べて、本実施形態の構成では、ゲート電極５の部分５１ｂの膜内圧縮ストレス５５がさらに加わるため、大きな圧縮ストレス２９を印加することができる。そして、チャネル領域では、図３（ｃ）に示すように、圧縮ストレス２９によってチャネル方向の伸張ストレス３１およびゲート幅方向の伸張ストレス３３が生じる。圧縮ストレス２９、伸張ストレス３１、３３は＜１１０＞チャネル方位のＮチャネル型ＭＩＳＦＥＴでは、いずれもＮチャネル型ＭＩＳＦＥＴのキャリア移動度を向上させるストレスである。そのため、本実施形態のＮチャネル型ＭＩＳＦＥＴでは、チャネル領域にストレスが印加されない場合に比べてキャリアの移動度が非常に大きくなっている。
【００５６】
なお、ゲート電極５のうち活性領域２上に設けられた部分５１ｂには格子定数を大きくさせる不純物がゲート絶縁膜４を劣化させない程度だけ導入されている。イオン注入で部分５１ｂにＧｅを導入する場合、ドーズ量は約１×１０14ｃｍ-2以下とすることが好ましい。これに対し、ゲート電極５のうち素子分離領域３上に設けられた部分５１ａには部分５１ｂより１オーダー多い１×１０15ｃｍ-2程度のドーズ量でＧｅをイオン注入する。
【００５７】
ゲート電極の格子定数を変える不純物は、物質によって多少異なるものの１×１０15ｃｍ-2程度以下のドーズ量でイオン注入すればゲート絶縁膜を劣化させないと考えられる。本実施形態のＮチャネル型ＭＩＳＦＥＴは、Ｇｅなどのドーズ量を１×１０15ｃｍ-2以下にして作製されるので、キャリアの移動度を向上させつつゲート絶縁膜４の劣化が防がれている。
【００５８】
また、キャリアが基板のうちゲート絶縁膜との界面近傍を走行する表面チャネルトランジスタや、チャネルが基板内に埋め込まれた埋め込みチャネルトランジスタでは、ゲート電極に対して、それぞれ、ドナー（ｎ型不純物）あるいはアクセプター（ｐ型不純物）を導入させる必要がある。その際に、ドナーやアクセプターの混入量や種類を調整することでチャネル領域に加わるストレスの大きさを調整することができる。具体的には、ゲート電極５がｎ+Ｓｉからなる場合は、活性領域２上に設けられた部分５１ｂにはリン（Ｐ）濃度を大きくしてヒ素（Ａｓ）濃度を小さく抑える。ＡｓはＳｉに比べて格子定数が大きく、Ｇｅと同様にゲート電極５に導入することで導入部分の格子定数を大きくすることができる。これに対し、ゲート電極５のうち素子分離領域３上に設けられた部分５１ａでは、Ａｓ濃度を大きくしてＰ濃度を小さくするなどの手法が考えられる。このように、アクセプタあるいはドナーとして働く不純物の量や種類を調節する方法を、格子定数を大きくし得る元素を混入する手法とをあわせて用いてもよい。
【００５９】
（第４の実施形態）
本発明の第４の実施形態として、第１の実施形態に係るＮチャネル型ＭＩＳＦＥＴの製造方法を説明する。図４（ａ）〜（ｄ）は、第４の実施形態に係るＮチャネル型ＭＩＳＦＥＴの製造方法を示す断面図である。
【００６０】
まず、図４（ａ）に示すように、ｐ型半導体基板からなる基板１（または基板１上に設けられたｐ型半導体層）にボロン（Ｂ）などのｐ型不純物をイオン注入し、基板１内にｐ型ウェル７を形成する。この際には、注入エネルギーを３００ｋｅＶ、ドーズ量を１×１０13ｃｍ-2とする。次いで、ｐ型ウェル７の一部にｐ型不純物（Ｂなど）を注入エネルギー１５０ｋｅＶ、ドーズ量１×１０13ｃｍ-2でイオン注入してパンチスルーストッパを形成する。また、基板１のうちチャネル領域となる部分にｐ型不純物（Ｂなど）の注入を注入エネルギー２０ｋｅＶ、ドーズ量５×１０12ｃｍ-2行う。次いで、基板１（ｐ型ウェル７）に、基板１からなる活性領域２（図１（ａ）に示す活性領域２）を囲むＳＴＩからなる素子分離領域３を公知の方法で形成する。
【００６１】
次に、図４（ｂ）に示すように、熱酸化によって基板１（ｐ型ウェル７）上に厚さ２ｎｍのゲート絶縁膜４を形成した後、素子分離領域３及びゲート絶縁膜４上に厚さ１５０ｎｍのポリシリコン膜を形成する。そして、ポリシリコン膜に注入エネルギー１０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件でＰをイオン注入する。続いて、レジストを用いたエッチングによってポリシリコン膜のパターニングを行い、ゲート絶縁膜４上から素子分離領域３上に亘るゲート電極５を形成する。
【００６２】
次に、図４（ｃ）に示すように、ゲート電極５のうち素子分離領域３の直上に位置する部分２５ａ上に開口を有し、ゲート電極５のうち活性領域２の直上に位置する部分２５ｂを覆うレジスト２０を基板上に形成する。その後、レジスト２０を注入マスクにして、注入エネルギー２００ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件でゲート電極５の部分２５ａにＧｅを注入する。Ｇｅの注入に用いるレジスト２０を形成する際に、位置合わせのマージンを取るために活性領域端から素子分離領域３に多少入り込んだ部分までレジストで覆うことにより、レジストの位置合わせにズレが生じても活性領域２内にＧｅが注入されないようにすることができる。このようにすれば、Ｇｅを比較的高いエネルギーで注入できるようになる。
【００６３】
次に、図４（ｄ）に示すように、基板１の活性領域２のうちゲート電極５の両側方に位置する領域に、ｎ型不純物であるＡｓを、注入エネルギー３０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件で注入し、Ｎ型不純物拡散領域（図１（ａ）、（ｃ）に示すＮ型不純物拡散領域６ａ）を形成する。このＮ型不純物拡散領域は、ＬＤＤ領域、又は、エクステンション領域、あるいは、ソース領域及びドレイン領域となる。
【００６４】
以上の方法により、比較的簡単に第１の実施形態に係るＮチャネル型ＭＩＳＦＥＴを製造することができる。
【００６５】
なお、図４（ｃ）に示すイオン注入工程において、Ｇｅの不純物分布を部分２５ａ内で均一にするために複数のエネルギー条件でＧｅを複数回注入してもよい。また、Ｇｅに代えてＡｓあるいはＳｎを注入しても部分２５ａ内で膜内圧縮ストレス２７を生じさせることができる。このＡｓ注入とＧｅ注入とＳｎ注入のうち少なくとも２つを組み合わせてもよい。また、ゲート電極５の部分２５ａへのＧｅ注入は、ポリシリコン膜をパターニングした後に実施しているが、ポリシリコン膜をパターニングする前でも良く、例えばポリシリコン膜形成直後、又は、ポリシリコン膜にＰ注入した後に行ってもよい。
【００６６】
（第５の実施形態）
本発明の第５の実施形態として、第３の実施形態に係るＮチャネル型ＭＩＳＦＥＴの製造方法を説明する。図５（ａ）〜（ｄ）は、第５の実施形態に係るＮチャネル型ＭＩＳＦＥＴの製造方法を示す断面図である。
【００６７】
まず、図５（ａ）に示すように、第４の実施形態と同様の方法で、基板１にｐ型ウェル７、素子分離領域３およびパンチスルーストッパを形成した後、チャネル領域へのＢの注入を行う。
【００６８】
次に、図５（ｂ）に示すように、熱酸化によって基板１（ｐ型ウェル７）上に厚さ２ｎｍのゲート絶縁膜４を形成した後、素子分離領域３及びゲート絶縁膜４上に厚さ１５０ｎｍのポリシリコン膜を形成する。そして、ポリシリコン膜に注入エネルギー１０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件でＰをイオン注入する。続いて、注入エネルギー１００ｋｅＶ、ドーズ量１×１０14ｃｍ-2の条件でポリシリコン膜にＧｅを注入する。その後、レジストを用いたエッチングによってポリシリコン膜のパターニングを行い、ゲート電極５を形成する。
【００６９】
次に、図５（ｃ）に示すように、ゲート電極５のうち素子分離領域３の直上に位置する部分５１ａに開口を有し、ゲート電極５のうち活性領域２の直上に位置する部分５１ｂを覆うレジスト２０を基板上に形成する。その後、レジスト２０を注入マスクにして、注入エネルギー２００ｋｅＶ、１×１０15ｃｍ-2の条件でゲート電極５の部分５１ａにＧｅを注入する。これにより、低濃度のＧｅを含むゲート電極５の部分５１ｂでは小さい膜内圧縮ストレス５５が生じ、高濃度のＧｅを含むゲート電極５の部分５１ａでは大きい膜内圧縮ストレス５４が生じる。この膜内圧縮ストレス５５及び膜内圧縮ストレス５４の作用によって、チャネル領域に基板法線方向の圧縮ストレス２９が加わる。
【００７０】
次に、図５（ｄ）に示すように、基板１の活性領域２のうちゲート電極５の両側方に位置する領域に、ｎ型不純物であるＡｓを、注入エネルギー３０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件で注入し、Ｎ型不純物拡散領域（図３（ａ）、（ｃ）に示すＮ型不純物拡散領域６ａ）を形成する。このＮ型不純物拡散領域は、ＬＤＤ領域、又は、エクステンション領域、あるいは、ソース領域及びドレイン領域となる。
【００７１】
以上の方法により、比較的簡単に第３の実施形態に係るＮチャネル型ＭＩＳＦＥＴを製造することができる。
【００７２】
なお、図５（ｃ）に示す工程において、Ｇｅの代わりにＡｓまたはＳｎを注入してもよく、Ｇｅの注入とＡｓの注入とＳｎの注入のうち少なくとも２つを組み合わせてもよい。
【００７３】
また、ゲート電極５の部分５１ａへのＧｅ注入は、ポリシリコン膜をパターニングした後に実施しているが、ポリシリコン膜をパターニングする前でも良く、例えばポリシリコン膜を形成直後、又は、ポリシリコン膜にＰ注入した後に行ってもよい。
【００７４】
（第６の実施形態）
図６（ａ）は、第６の実施形態に係る半導体装置を示す斜視図であり、（ｂ）および（ｃ）は、本実施形態の半導体装置のうちダミートランジスタの上面図、およびＤ−Ｄ箇所における断面図である。本実施形態の半導体装置は、ゲート電極に対向し、格子定数を変化させる不純物を含んだダミーゲート電極を備えている。
【００７５】
図６（ａ）〜（ｃ）に示すように、本実施形態の半導体装置は、Ｎチャネル型のＭＩＳＦＥＴ９０と、このＭＩＳＦＥＴ９０に隣接して設けられたダミーゲート電極１５とを備えている。図６に示す例では、不純物拡散領域６ａを挟んでＭＩＳＦＥＴ９０のゲート電極５に対向するダミーゲート電極１５を有するダミートランジスタ９５が、ＭＩＳＦＥＴ９０の両側に配置されている。
【００７６】
すなわち、本実施形態の半導体装置は、Ｐ型半導体領域（図示せず）を有する基板１に形成されたＳＴＩからなる素子分離領域３と、素子分離領域３に囲まれた基板１からなる活性領域２と、活性領域２上に設けられたゲート絶縁膜４と、ゲート絶縁膜４の上から素子分離領域３の上に亘って設けられたゲート電極５と、活性領域２のうちゲート電極５の両側方に位置する領域に設けられ、ｎ型不純物を含む不純物拡散領域（ソース領域またはドレイン領域）６ａと、少なくとも一部が活性領域２上に設けられたダミーゲート絶縁膜４ａと、ダミーゲート絶縁膜４ａのそれぞれの上から素子分離領域３上に亘って設けられたダミーゲート電極１５とを備えている。
【００７７】
ゲート電極５およびダミーゲート電極１５は例えばｎ型不純物を含むポリシリコンで構成されている。また、シリコンなどの半導体から構成されている。
【００７８】
本実施形態の半導体装置の特徴は、ダミーゲート電極１５に、ダミーゲート電極１５を構成する材料の格子定数を小さくさせ、且つキャリアの生成に影響を与えない物質が導入されていることにある。一方、ゲート電極５には当該物質が導入されていない。ダミーゲート電極１５に導入される物質として、例えばカーボン（Ｃ）が好ましく用いられるが、上述の条件を満たせば他の物質を用いてもよい。なお、「ダミーゲート電極１５を構成する材料の格子定数を小さくさせる」とは、「ダミーゲート電極１５の格子定数を、不純物が導入されない場合より小さくさせる」ことを意味する。
【００７９】
本実施形態のＭＩＳＦＥＴでは、ダミーゲート電極１５に、その格子定数を小さくさせる物質が導入されている。そのため、図６（ａ）に示すように、ダミーゲート電極１５内に膜内伸張ストレス７０が発生し、基板１からダミーゲート電極１５に向かって基板法線方向の伸張ストレス４５が印加される。この伸張ストレス４５によって、基板１のうちダミーゲート電極１５の下方に位置する部分には圧縮ストレス７２が加わる。圧縮ストレス７２は、見方を変えればＭＩＳＦＥＴ９０のチャネルに印加されるチャネル方向の伸張ストレス７１である。従って、Ｎチャネル型であるＭＩＳＦＥＴ９０のキャリア移動度は大きく向上する。
【００８０】
さらに、本実施形態の半導体装置では、ＭＩＳＦＥＴ９０のゲート電極５には格子定数を変化させるＣなどの不純物が導入されていない。そのため、本実施形態の半導体装置では、ゲート電極に不純物を導入する場合に問題となるゲート絶縁膜の劣化を起こすことがない。また、ゲート電極５のうち素子分離領域３上に設けられた部分に不純物を導入する第１の実施形態と比べても導入する不純物のゲート絶縁膜４への影響を小さくすることができる。そのため、ゲート絶縁膜４の劣化を気にすることなくダミーゲート電極１５に含まれるＣなどの不純物の濃度を高くすることができ、チャネル領域により強いチャネル方向の伸張ストレス７１を印加することができる。
【００８１】
Ｃなどの不純物は例えばイオン注入でダミーゲート電極１５に導入することができる。ポリシリコンからなるダミーゲート電極１５にＣを注入する場合のドーズ量は、例えば１×１０15ｃｍ-2以上とすることができる。
【００８２】
なお、ダミーゲート電極１５に導入する不純物はＣに限らず、ダミーゲート電極１５の格子定数を小さくし得る物質であればよい。特に、ゲート電極の材料と周期律表で同族の物質であればＭＩＳＦＥＴ９０でのキャリアの生成に影響を与えないので好ましい。
【００８３】
また、ダミーゲート絶縁膜４ａおよびダミーゲート電極１５は少なくとも一部が活性領域２上に設けられていればよく、一部が素子分離領域３上に設けられ、不純物拡散領域６ａがダミーゲート電極１５の片側にのみ形成されている場合でもＭＩＳＦＥＴ９０のチャネルに伸張ストレス７１を印加することができる。
【００８４】
また、図６ではダミーゲート電極１５がＭＩＳＦＥＴ９０から見てチャネル方向（ゲート長方向）に対向するよう設けられている例を示したが、ＭＩＳＦＥＴ９０が見て片側のみに対向するダミーゲート電極１５が設けられていてもよい。
【００８５】
なお、本実施形態の半導体装置では、ＭＩＳＦＥＴ９０のチャネルに対してゲート長方向の伸長ストレスを加えるため、＜１１０＞チャネル方位、＜１００＞チャネル方位などのＭＩＳＦＥＴの移動度を向上させることができる。
【００８６】
本実施形態の半導体装置においては、Ｃなどの不純物をダミーゲート電極１５のみに導入してもよいが、ＭＩＳＦＥＴ９０の不純物拡散領域のうちダミーゲート電極１５の近傍に位置する部分にも不純物を導入してもよい。この際には、導電型を有さない不純物が用いられることが好ましい。この場合には、不純物が注入された部分に膜内伸張ストレスが発生し、ＭＩＳＦＥＴ９０のチャネルに対してチャネル方向の伸張ストレスを印加することになるのでキャリア移動度をさらに向上させることができる。このように、ダミーゲート電極１５へのＣの導入する際にはその近傍の不純物拡散領域にＣが導入されてもよいので、マスク合わせを厳密に行う必要がなくなり、製造が容易になっている。
【００８７】
なお、本実施形態の半導体装置においては、ゲート電極５のうち素子分離領域３上に設けられた部分にポリシリコンの格子定数を大きくさせるＧｅやＳｎなどの不純物をさらに導入してもよい。
【００８８】
（第７の実施形態）
本発明の第７の実施形態として、第６の実施形態に係る半導体装置の製造方法を説明する。図７（ａ）〜（ｅ）は、第７の実施形態に係るＭＩＳＦＥＴの製造方法を示す断面図である。
【００８９】
まず、図７（ａ）に示すように、ｐ型の基板１（または基板１上に設けられたｐ型半導体層）にボロン（Ｂ）などのｐ型不純物をイオン注入し、基板１内にｐ型ウェル７を形成する。この際には、注入エネルギーを例えば３００ｋｅＶ、ドーズ量を１×１０13ｃｍ-2とする。次いで、ｐ型ウェル７の一部にｐ型不純物を注入エネルギー１５０ｋｅＶ、ドーズ量１×１０13ｃｍ-2でイオン注入してパンチスルーストッパを形成するまた、基板１のうちチャネル領域となる部分にｐ型不純物（Ｂなど）の注入を注入エネルギー２０ｋｅＶ、ドーズ量５×１０12ｃｍ-2で行う。次いで、活性領域（図示せず）を囲む素子分離領域３を公知の方法で形成する。
【００９０】
次に、図７（ｂ）に示すように、熱酸化によって基板１（ｐ型ウェル７）上に厚さ２ｎｍのゲート絶縁膜４を形成した後、基板１上に厚さ１５０ｎｍのポリシリコン膜（ゲート材料膜）１８を形成する。そして、ポリシリコン膜１８に注入エネルギー１０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件でＰをイオン注入する。
【００９１】
続いて、図７（ｃ）に示すように、レジストを用いたエッチングによってポリシリコン膜１８およびゲート絶縁膜４のパターニングを行い、ゲート絶縁膜４上から素子分離領域３上に亘るゲート電極５と、ゲート電極５の両側方に配置されたダミーゲート電極１５を形成する。また、ゲート絶縁膜４のうちゲート電極５の下に位置する部分を残すとともに、ダミーゲート電極１５の下に位置する部分をダミーゲート絶縁膜４ａとして残す。
【００９２】
次いで、少なくともダミーゲート電極１５を開口するレジスト２０を基板上に形成した後、注入エネルギー２００ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件でダミートランジスタ９５のダミーゲート電極１５にＣを注入する。
【００９３】
次に、図７（ｄ）に示すように、注入エネルギー３０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件で基板１のうちゲート電極５の両側方に位置する領域にＡｓをイオン注入し、不純物拡散領域６ａを形成する。
【００９４】
以上の方法によれば、図７（ｅ）に示すように、ダミーゲート電極１５内に膜内伸張ストレス７０を発生させ、ダミーゲート電極１５に基板法線方向の伸張ストレス４５を印加することができる。その結果、ＭＩＳＦＥＴのチャネル領域にチャネル方向の伸張ストレスを印加することができる。このように、本実施形態の製造方法によれば、第６の実施形態で説明したＭＩＳＦＥＴを比較的容易に製造することができる。なお、ポリシリコン膜１８の格子定数を小さくするＣ以外の不純物を導入する場合も上述の方法と同様にすればよい。
【００９５】
なお、図７（ｃ）に示すイオン注入工程において、Ｃの分布をダミーゲート電極１５内で均一にするために複数の条件でＣを注入してもよい。また、本実施形態ではＣの注入を、ポリシリコン膜１８のパターニング後に実施しているが、ポリシリコン膜１８のパターニング前に行ってもよいし、ポリシリコン膜１８へのＰイオン注入の前に行ってもよい。
【００９６】
−本実施形態の第１の変形例−
本発明の第７の実施形態の第１の変形例として、パターニング前のポリシリコン膜１８にＣイオンを注入する方法を説明する。
【００９７】
図８（ａ）〜（ｅ）は、第７の実施形態の第１の変形例に係る半導体装置の製造方法を示す断面図である。
【００９８】
まず、図８（ａ）、（ｂ）に示すように、第７の実施形態と同様の方法によって基板１上にゲート絶縁膜４およびポリシリコン膜１８を順次し、ポリシリコン膜１８にＰをイオン注入する。
【００９９】
次いで、図８（ｃ）に示すように、少なくともポリシリコン膜１８のうち少なくともダミーゲート電極１５となる部分を開口するレジスト２０をポリシリコン膜１８上に形成した後、注入エネルギー２００ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件でポリシリコン膜１８の露出部にＣを注入する。この際に、レジスト２０の配置ズレなどを考慮して、レジスト２０に形成される開口はダミーゲート電極１５として形成される部分よりも大きめにしておくことが好ましい。
【０１００】
次に、図８（ｄ）に示すように、レジスト２０を除去した後に別のレジストをポリシリコン膜１８上に形成し、このレジストを用いてゲート電極５およびゲート絶縁膜４と、ゲート電極５の両側方に配置されたダミーゲート電極１５およびダミーゲート絶縁膜４ａとを形成する。次いで、ゲート電極５およびダミーゲート電極１５をマスクとしてＡｓをイオン注入し、不純物拡散領域６ａを形成する。
【０１０１】
以上のような手順によっても第６の実施形態に係る半導体装置を作製することができる。
【０１０２】
−本実施形態の第２の変形例−
図９（ａ）〜（ｅ）は、第７の実施形態の第２の変形例に係る半導体装置の製造方法を示す断面図である。本変形例では、ダミーゲート電極１５だけでなくＭＩＳＦＥＴの不純物拡散領域６ａの一部にもＣが導入された半導体装置の製造方法について説明する。
【０１０３】
まず、図９（ａ）、（ｂ）に示すように、第７の実施形態と同様の方法によって基板１上にゲート絶縁膜４およびポリシリコン膜１８を順次し、ポリシリコン膜１８にＰをイオン注入する。
【０１０４】
次に、図９（ｃ）に示すように、レジストを用いたエッチングによってポリシリコン膜１８およびゲート絶縁膜４のパターニングを行い、ゲート電極５と、所定の形状のゲート絶縁膜４と、ダミーゲート電極１５と、ダミーゲート絶縁膜４ａとを形成する。続いて、基板１上にダミーゲート電極１５と、基板１のうちゲート電極５とダミーゲート電極１５との間であってダミーゲート電極１５の近い部分とを開口するレジスト２０を基板１上に形成する。そして、レジスト２０を用いてＣのイオン注入を行い、ダミーゲート電極１５と、基板１のうちダミーゲート電極１５の近傍（側下方）に位置する領域とにＣを導入する。ここで、基板１のうちＣを含む部分をテンサイル（tensile)不純物領域６６と呼ぶ。
【０１０５】
次いで、図９（ｄ）に示すように、レジスト２０を除去した後、ゲート電極５をマスクとしてＡｓのイオン注入を行い、基板１のうちゲート電極５の両側方に位置する領域に不純物拡散領域６ａを形成する。なお、不純物拡散領域６ａのうちダミーゲート電極１５の側下方に設けられたテンサイル不純物領域６６は不純物拡散領域６ａの一部となっている。
【０１０６】
以上のようにして作製された半導体装置においては、図９（ｅ）に示すように、テンサイル不純物領域６６が、不純物の熱拡散後のＭＩＳＦＥＴのチャネル領域に伸張ストレスを印加している。そのため、本変形例に係る方法によれば、キャリア移動度が向上したＮチャネル型ＭＩＳＦＥＴを作製することができる。
【０１０７】
（第８の実施形態）
図１０（ａ）は、第８の実施形態に係る半導体装置を示す斜視図であり、（ｂ）および（ｃ）は、本実施形態の半導体装置のうちダミートランジスタの上面図、およびＥ−Ｅ箇所における断面図である。本実施形態の半導体装置は、Ｐチャネル型のＭＩＳＦＥＴ９０と、ＭＩＳＦＥＴ９０の両側方に配置され、ストレスを生じさせる不純物が導入されたダミーゲート電極を有するダミートランジスタとを備えている。
【０１０８】
Ｐチャネル型ＭＩＳＦＥＴ９０は、ゲート絶縁膜４と、ｐ型不純物を含むゲート電極５と、基板１のうちゲート電極５の両側方に位置する領域に形成されたｐ型不純物を含む不純物拡散領域６ｂとを有している。
【０１０９】
本実施形態の半導体装置は、基本的には第６の実施形態に係る半導体装置と同じ構成を有しているが、以下の特徴を有している。
【０１１０】
ダミートランジスタ９５およびＭＩＳＦＥＴ９０の基板１としては、＜１１０＞チャネル方位、＜１００＞チャネル方位などが用いられる。
【０１１１】
ダミートランジスタ９５は、少なくとも一部が活性領域２上に設けられたダミーゲート絶縁膜４ｂと、ダミーゲート絶縁膜４ｂの上に設けられたダミーゲート電極１５とを有している。そして、ダミーゲート電極１５には、ダミーゲート電極１５の材料（例えばポリシリコン）の格子定数を増加させ、且つＭＩＳＦＥＴ９０でのキャリア生成に影響を与えない物質が導入されている。ここで、ダミーゲート電極１５に導入される不純物としては、ＧｅまたはＳｎが特に好ましいが、ＡｓやＧａなどその他の物質が用いられてもよい。
【０１１２】
このため、ダミーゲート電極１５の内部では膜内圧縮ストレス８０が生じている。膜内圧縮ストレス８０は、基板１のうちダミーゲート電極１５の下方に位置する領域に基板法線方向の圧縮ストレス３９を生じさせ、ＭＩＳＦＥＴ９０のチャネル領域にチャネル方向の圧縮ストレス７３（ダミートランジスタ９５から見た場合の伸張ストレス７４と同じもの）を生じさせる。
【０１１３】
この圧縮ストレス７３は、基板１が例えば（１００）面以外の結晶面を主面とするシリコン基板である場合にはキャリア移動度を増加させる。従って、本実施形態の半導体装置では、ＭＩＳＦＥＴ９０においてキャリア移動度が向上し、性能が向上している。
【産業上の利用可能性】
【０１１４】
以上説明したように、本発明のＭＩＳＦＥＴは各種電子機器に用いられる。
【図面の簡単な説明】
【０１１５】
【図１】本発明の第１の実施形態に係るＮチャネル型ＭＩＳＦＥＴを示す図であり、（ａ）は上面図、（ｂ）は図１（ａ）のＡ−Ａ箇所における断面図、（ｃ）は斜視図である。
【図２】本発明の第２の実施形態に係るＰチャネル型ＭＩＳＦＥＴを示す図であり、（ａ）は上面図、（ｂ）は図２（ａ）のＢ−Ｂ箇所における断面図、（ｃ）は斜視図である。
【図３】本発明の第３の実施形態に係るＮチャネル型ＭＩＳＦＥＴを示す図であり、（ａ）は上面図、（ｂ）は図３（ａ）のＣ−Ｃ箇所における断面図、（ｃ）は斜視図である。
【図４】（ａ）〜（ｄ）は、本発明の第４の実施形態に係るＭＩＳＦＥＴの製造方法を示す断面図である。
【図５】（ａ）〜（ｄ）は、本発明の第５の実施形態に係るＭＩＳＦＥＴの製造方法を示す断面図である。
【図６】本発明の第６の実施形態に係る半導体装置を示す図であり、（ａ）は斜視図、（ｂ）は上面図、（ｃ）は、図６（ｂ）のＤ−Ｄ箇所における断面図である。
【図７】（ａ）〜（ｅ）は、本発明の第７の実施形態に係るＭＩＳＦＥＴの製造方法を示す断面図である。
【図８】（ａ）〜（ｅ）は、第７の実施形態の第１の変形例に係る半導体装置の製造方法を示す断面図である。
【図９】（ａ）〜（ｅ）は、第７の実施形態の第２の変形例に係る半導体装置の製造方法を示す断面図である。
【図１０】本発明の第８の実施形態に係る半導体装置を示す図であり、（ａ）は斜視図、（ｂ）は上面図、（ｃ）は、図１０（ｂ）のＥ−Ｅ箇所における断面図である。
【図１１】（ａ）はＮチャネル型ＭＩＳＦＥＴにおけるキャリアの移動度を向上させるストレスの方向と種類を示す斜視図であり、（ｂ）はＰチャネル型ＭＩＳＦＥＴにおけるキャリアの移動度を向上させるストレスの方向と種類を示す斜視図である。
【図１２】（１００）面を主面とするシリコン基板を用いて作製されたＮチャネル型ＭＩＳＦＥＴを示す斜視図である。
【図１３】従来のＮチャネル型ＭＩＳＦＥＴを示す図であり、（ａ）は上面図、（ｂ）は図１３（ａ）のＸ−Ｘ箇所における断面図である。
【符号の説明】
【０１１６】
１        基板
２        活性領域
３        素子分離領域
４        ゲート絶縁膜
４ａ、４ｂ  ダミーゲート絶縁膜
５        ゲート電極
６ａ      ｎ型不純物を含む不純物拡散領域
６ｂ      ｐ型不純物を含む不純物拡散領域
７        ｐ型ウェル
１５      ダミーゲート電極
１８      ポリシリコン膜
２０      レジスト
２５ａ、４１ａ、５１ａ      ゲート電極のうち素子分離領域上に位置する部分
２５ｂ、４１ｂ、５１ｂ      ゲート電極のうち活性領域上に位置する部分
２７、５４、５５      膜内圧縮ストレス
２９、３９、４７、４９、７１、７３      圧縮ストレス
３１、３３、４５、７４      伸張ストレス
４３、７０            膜内伸張ストレス
６６            テンサイル不純物領域
９０            ＭＩＳＦＥＴ
９５            ダミートランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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