(57)【特許請求の範囲】
【請求項１】
矩形波状のクロック信号を生成する発振回路であって、
容量素子を含み、前記クロック信号の電圧値に応じて該容量素子の充放電状態を切り換え、三角波信号を発生する三角波発生回路と、
前記三角波発生回路から出力された前記三角波信号を受けると共に第１の基準電圧および第２の基準電圧を受け、前記三角波信号の電圧値と該第１の基準電圧の値との比較および前記三角波信号の電圧値と該第２の基準電圧の値との比較に応じた電圧値を有する前記クロック信号を生成する比較回路と、
基準電流を出力する基準電流源に接続されると共に前記比較回路のための電源に接続され、該電源の電圧変化量に応じて該基準電流の値を変更した調整電流を生成する電流調整回路と、
前記電流調整回路から出力された前記調整電流の値に応じた電圧差を有する前記第１の基準電圧および前記第２の基準電圧を生成する基準電圧発生回路と、
を備え、
前記電流調整回路は、前記比較回路のための電源の電圧が上昇する場合に前記調整電流を増加し、該電源の電圧が低下する場合には前記調整電流を減少し、
前記基準電圧発生回路は、前記調整電流が増加する場合に前記第１の基準電圧と前記第２の基準電圧との電位差を大きくし、前記調整電流が減少する場合には前記第１の基準電圧と前記第２の基準電圧との電位差を小さくする、
発振回路。
【請求項２】
前記電流調整回路は、
前記基準電流が入力される第１のカレントミラー回路と、
前記第１のカレントミラー回路の出力電流が入力され、前記電源から電圧の供給を受ける第２のカレントミラー回路と、
を有し、前記第２のカレントミラー回路の出力電流を前記調整電流として出力することを特徴とする、
請求項１に記載の発振回路。
【請求項３】
前記基準電圧発生回路は、
前記調整電流が入力される第３のカレントミラー回路と、
前記第３のカレントミラー回路の出力電流が流れる分圧回路と、
を有し、
前記分圧回路は、互いに直列に接続された複数の抵抗素子を含み、該複数の抵抗素子のうちの少なくとも１つの抵抗素子の電圧降下量を電圧差とする前記第１の基準電圧および前記第２の基準電圧を生成する、
ことを特徴とする請求項１または２に記載の発振回路。
【請求項４】
前記電流調整回路の前記第１のカレントミラー回路は、
前記基準電流源に接続された第１の電流端子、前記電源の一方の電位に接続された第２の電流端子、および該第１の電流端子に接続された制御端子を有する第１のトランジスタと、
前記第１のトランジスタの制御端子に接続された制御端子、第１の電流端子、および前記電源の一方の電位に接続された第２の電流端子を有する第２のトランジスタと、
を有し、
前記電流調整回路の前記第２のカレントミラー回路は、
前記第２のトランジスタの第１の電流端子に接続された第１の電流端子、前記電源の他方の電位に接続された第２の電流端子、および該第１の電流端子に接続された制御端子を有する第３のトランジスタと、
前記第３のトランジスタの制御端子に接続された制御端子、第１の電流端子、および前記電源の他方の電位に接続された第２の電流端子を有する第４のトランジスタと、
を有する、
ことを特徴とする請求項２に記載の発振回路。
【請求項５】
前記基準電圧発生回路の前記第３のカレントミラー回路は、
前記電流調整回路に接続された第１の電流端子、前記電源の一方の電位に接続された第２の電流端子、および該第１の電流端子に接続された制御端子を有する第５のトランジスタと、
前記第５のトランジスタの制御端子に接続された制御端子、第１の電流端子、および前記電源の一方の電位に接続された第２の電流端子を有する第６のトランジスタと、
を有し、
前記基準電圧発生回路の前記分圧回路は、前記第６のトランジスタの第１の電流端子と前記電源の他方の電位との間に接続される、
ことを特徴とする請求項３に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路に関するものである。
【背景技術】
【０００２】
矩形波状のクロック信号を生成する発振回路が知られている。特許文献１に記載の発振回路は、容量素子の充放電動作を交互に切り換えることによって三角波信号を生成し、比較器によって三角波信号の電圧と２つの基準電圧との比較に基づいてクロック信号を生成する。この発振回路では、容量素子の充放電動作の切り換えは、比較器から出力されたクロック信号の電圧に応じて行われる。
【特許文献１】特開平１０−２３３６５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１に記載の発振回路では、容量素子および比較器を含む帰還ループ処理によって、クロック信号の周期、三角波信号の繰り返し周期、および容量素子の充放電繰り返し周期が一致するように、クロック信号の周波数が決定される。一般に、論理回路の応答遅延時間は電源電圧に依存するので、特許文献１に記載の比較器の応答遅延時間は、電源電圧の変動に応じて変動してしまう。その結果、比較器を含む帰還ループ処理によって、クロック信号の周波数が変動してしまう。
【０００４】
そこで、本発明は、電源電圧の変動に起因するクロック信号の周波数変動を低減することが可能な発振回路を提供することを目的としている。
【課題を解決するための手段】
【０００５】
本発明の発振回路は、矩形波状のクロック信号を生成する。この発振回路は、（ａ）容量素子を含み、クロック信号の電圧値に応じて該容量素子の充放電状態を切り換え、三角波信号を発生する三角波発生回路と、（ｂ）三角波発生回路から出力された三角波信号を受けると共に第１の基準電圧および第２の基準電圧を受け、三角波信号の電圧値と該第１の基準電圧の値との比較および三角波信号の電圧値と該第２の基準電圧の値との比較に応じた電圧値を有するクロック信号を生成する比較回路と、（ｃ）基準電流を出力する基準電流源に接続されると共に比較回路のための電源に接続され、該電源の電圧変化量に応じて該基準電流の値を変更した調整電流を生成する電流調整回路と、（ｄ）電流調整回路から出力された調整電流の値に応じた電圧差を有する第１の基準電圧および第２の基準電圧を生成する基準電圧発生回路とを備える。（ｅ）電流調整回路は、比較回路のための電源の電圧が上昇する場合に調整電流を増加し、該電源の電圧が低下する場合には調整電流を減少する。（ｆ）基準電圧発生回路は、調整電流が増加する場合に第１の基準電圧と第２の基準電圧との電位差を大きくし、調整電流が減少する場合には第１の基準電圧と第２の基準電圧との電位差を小さくする。
【０００６】
一般に、論理回路の応答遅延時間は、電源電圧が高くなるに従って短くなるので、比較回路の応答遅延時間は、電源電圧が高くなるに従って短くなってしまう。しかしながら、この発振回路によれば、比較回路の電源電圧が高くなると、電流調整回路によって調整電流の値が増加し、基準電圧発生回路によって第１の基準電圧と第２の基準電圧との電圧差が大きくなるので、容量素子における第１の基準電圧−第２の基準電圧間の充電時間および放電時間が長くなる。一方、比較回路の電源電圧が低くなると、電流調整回路によって調整電流の値が減少し、基準電圧発生回路によって第１の基準電圧と第２の基準電圧との電圧差が小さくなるので、容量素子における第１の基準電圧−第２の基準電圧間の充電時間および放電時間が短くなる。
【０００７】
したがって、この発振回路によれば、電源電圧の変動によって比較回路の応答遅延時間が変動しても、この比較回路の応答遅延時間の変化を相殺するように容量素子の充電時間および放電時間を変更する。故に、比較回路の電源電圧依存性に起因するクロック信号の周波数の変動を低減することができる。
【０００８】
上記した電流調整回路は、基準電流が入力される第１のカレントミラー回路と、第１のカレントミラー回路の出力電流が入力され、電源から電圧の供給を受ける第２のカレントミラー回路とを有し、第２のカレントミラー回路の出力電流を調整電流として出力することが好ましい。
【０００９】
この第１のカレントミラー回路は、（ａ）基準電流源に接続された第１の電流端子、電源の一方の電位に接続された第２の電流端子、および該第１の電流端子に接続された制御端子を有する第１のトランジスタと、（ｂ）第１のトランジスタの制御端子に接続された制御端子、第１の電流端子、および電源の一方の電位に接続された第２の電流端子を有する第２のトランジスタとを有することが好ましく、第２のカレントミラー回路は、（ｃ）第２のトランジスタの第１の電流端子に接続された第１の電流端子、電源の他方の電位に接続された第２の電流端子、および該第１の電流端子に接続された制御端子を有する第３のトランジスタと、（ｄ）第３のトランジスタの制御端子に接続された制御端子、第１の電流端子、および電源の他方の電位に接続された第２の電流端子を有する第４のトランジスタとを有することが好ましい。
【００１０】
この電流調整回路では、第１のトランジスタおよび第２のトランジスタからなる第１のカレントミラー回路と、第３のトランジスタおよび第４のトランジスタからなる第２のカレントミラー回路とが、比較回路と同一な電源を用いている。この電源電圧が高くなると、第２のトランジスタの２つの電流端子間の電圧が大きくなる。一般に、トランジスタでは、制御端子の電圧が一定であっても、２つの電流端子間の電圧（ＶｄｓまたはＶｃｅ）が大きくなるに従って、第１の電流端子（ドレインまたはコレクタ）に流れる電流が大きくなる。
【００１１】
そのため、電源電圧が大きくなると、基準電流源から供給される基準電流、すなわち第１のトランジスタに流れる電流が一定であっても、第２のトランジスタに流れる電流が増加し、それに応じて調整電流が増加する。一方、電源電圧が低くなると、第２のトランジスタに流れる電流が減少するので、調整電流が減少する。
【００１２】
上記した基準電圧発生回路は、調整電流が入力される第３のカレントミラー回路と、第３のカレントミラー回路の出力電流が流れる分圧回路とを有し、分圧回路は、互いに直列に接続された複数の抵抗素子を含み、該複数の抵抗素子のうちの少なくとも１つの抵抗素子の電圧降下量を電圧差とする第１の基準電圧および第２の基準電圧を生成することが好ましい。
【００１３】
この第３のカレントミラー回路は、（ｅ）第４のトランジスタの第１の電流端子に接続された第１の電流端子、電源の一方の電位に接続された第２の電流端子、および該第１の電流端子に接続された制御端子を有する第５のトランジスタと、（ｆ）第５のトランジスタの制御端子に接続された制御端子、第１の電流端子、および電源の一方の電位に接続された第２の電流端子を有する第６のトランジスタとを有することが好ましく、（ｇ）分圧回路は、第６のトランジスタの第１の電流端子と電源の他方の電位との間に接続されることが好ましい。
【００１４】
この基準電圧発生回路では、第５のトランジスタと第６のトランジスタとが第３のカレントミラー回路を構成しているので、調整電流が増加すると、分圧回路に流れる電流が増加し、分圧回路内の抵抗素子の電圧降下量が増加して、第１の基準電圧と第２の基準電圧との電圧差が大きくなる。一方、調整電流が減少すると、分圧回路に流れる電流が減少し、分圧回路内の抵抗素子の電圧降下量が減少して、第１の基準電圧と第２の基準電圧との電圧差が小さくなる。
【発明の効果】
【００１５】
本発明によれば、発振回路において、電源電圧の変動に起因するクロック信号の周波数変動を低減することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
【００１７】
図１は、本発明の実施形態に係る発振回路を示す回路図である。図１に示す発振回路１は、矩形波状の相補のクロック信号ＣＬＫ，ＸＣＬＫを生成する。発振回路１は、基準電流源１０、三角波発生回路２０、比較回路３０、電流調整回路４０、および基準電圧発生回路５０を備えている。なお、本実施形態では、発振回路１は１つの集積回路内に形成されており、基準電流源１０、三角波発生回路２０、比較回路３０、電流調整回路４０、および基準電圧発生回路５０には単一の電源電圧Ｖｄｄが供給されている。
【００１８】
基準電流源１０は、電源の高電位（他方の電位）５に接続されており、一定な電流値を有する基準電流Ｉｒｅｆ１を生成する。基準電流源１０は、基準電流Ｉｒｅｆ１を三角波発生回路２０および電流調整回路４０へ供給する。
【００１９】
三角波発生回路２０は、容量素子を有しており、基準電流Ｉｒｅｆ１を用いてこの容量素子を充放電し、三角波信号Ｖｏｓｃを生成する。三角波発生回路２０は、比較回路３０から出力されるクロック信号ＸＣＬＫを受けており、このクロック信号ＸＣＬＫの電圧値に応じて、容量素子の充放電動作を切り換える。三角波発生回路２０は、三角波信号Ｖｏｓｃを比較回路３０へ出力する。
【００２０】
比較回路３０には、基準電圧発生回路５０から出力される第１の基準電圧Ｖｒｅｆｈおよび第２の基準電圧Ｖｒｅｆｌも入力されている。比較回路３０は、三角波信号Ｖｏｓｃの電圧値と第１の基準電圧Ｖｒｅｆｈの値とを比較すると共に、三角波信号Ｖｏｓｃの電圧値と第２の基準電圧Ｖｒｅｆｌの値とを比較し、これらの比較結果に応じて論理を反転した相補の矩形波信号を生成する。比較回路３０は、これらの相補の矩形波信号をそれぞれクロック信号ＣＬＫ，ＸＣＬＫとして出力する。
【００２１】
電流調整回路４０は、基準電流源１０から出力される基準電流Ｉｒｅｆ１の値を電源電圧Ｖｄｄの値に応じて変更し、調整電流Ｉｒｅｆ３を生成する。電流調整回路４０は、調整電流Ｉｒｅｆ３を基準電圧発生回路５０へ供給する。
【００２２】
基準電圧発生回路５０は、調整電流Ｉｒｅｆ３に応じて第１の基準電圧Ｖｒｅｆｈおよび第２の基準電圧Ｖｒｅｆｌを生成する。第１の基準電圧Ｖｒｅｆｈと第２の基準電圧Ｖｒｅｆｌとの電圧差は、調整電流Ｉｒｅｆ３に応じて変更される。
【００２３】
図２は、図１に示す発振回路の詳細な回路図である。三角波発生回路２０は、トランジスタ２１，２２，２３，２４，２５，２６と容量素子２７とを有している。トランジスタ２１，２２，２５，２６は、それぞれＮ型ＭＯＳＦＥＴであり、トランジスタ２３，２４は、それぞれＰ型ＭＯＳＦＥＴである。
【００２４】
トランジスタ２１のドレインは基準電流源１０に接続されており、ソースは電源の低電位（一方の電位：例えば、接地電位）６に接続されている。トランジスタ２１のゲートは、自身のドレインおよびトランジスタ２２のゲートに接続されている。トランジスタ２２のソースは電源の低電位６に接続されており、ドレインはトランジスタ２３のドレインに接続されている。このように、トランジスタ２１，２２は、カレントミラー回路を構成しており、基準電流Ｉｒｅｆ１に比例した電流Ｉｒｅｆ５をトランジスタ２２のドレイン−ソース間に生成する。
【００２５】
トランジスタ２３のソースは電源の高電位５に接続されており、ゲートは自身のドレインおよびトランジスタ２４のゲートに接続されている。トランジスタ２４のソースは電源の高電位５に接続されており、ドレインはトランジスタ２６を介してトランジスタ２５のドレインに接続されている。このように、トランジスタ２３，２４は、カレントミラー回路を構成しており、電流Ｉｒｅｆ５に比例した電流Ｉｒｅｆ６をトランジスタ２４のドレイン−ソース間に生成する。
【００２６】
トランジスタ２５のソースは電源の低電位６に接続されており、ゲートはトランジスタ２１のゲートに接続されている。このように、トランジスタ２１，２５は、カレントミラー回路を構成しており、電流Ｉｒｅｆ１に比例した電流Ｉｒｅｆ７をトランジスタ２５のドレイン−ソース間に生成する。
【００２７】
本実施形態では、トランジスタ２１とトランジスタ２２のゲート長及びゲート幅は同一であり、トランジスタ２３とトランジスタ２４のゲート長及びゲート幅は同一であり、トランジスタ２５とトランジスタ２１のゲート長は同一であって、トランジスタ２５のゲート幅はトランジスタ２１の２倍である。したがって、電流Ｉｒｅｆ５，Ｉｒｅｆ６の値は電流Ｉｒｅｆ１の値とほぼ同一の値であり、電流Ｉｒｅｆ７の値は電流Ｉｒｅｆ１の約２倍である。
【００２８】
トランジスタ２４とトランジスタ２５との間には、トランジスタ２６が接続されている。トランジスタ２６のドレインはトランジスタ２４のドレインに接続されており、ソースはトランジスタ２５のドレインに接続されている。トランジスタ２６のゲートには、比較回路３０からクロック信号ＸＣＬＫが入力される。トランジスタ２６のドレインおよびトランジスタ２５のドレインと電源の高電位５との間には容量素子２７が接続されている。
【００２９】
容量素子２７は、トランジスタ２６がオン状態であるときに、電流Ｉｒｅｆ７と電流Ｉｒｅｆ６との差電流で充電され、トランジスタ２６がオフ状態であるときには、電流Ｉｒｅｆ６で放電される。このように、トランジスタ２６によって容量素子２７が繰り返し充放電動作することによって、三角波信号Ｖｏｓｃが比較回路３０へ供給される。
【００３０】
比較回路３０は、比較器３１，３２とＳＲ型ラッチ回路３３とを有している。比較器３１のプラス入力端子には基準電圧発生回路５０から出力される第１の基準電圧Ｖｒｅｆｈが入力され、マイナス入力端子には三角波発生回路２０から出力される三角波信号Ｖｏｓｃが入力される。一方、比較器３２のプラス入力端子には三角波発生回路２０から出力される三角波信号Ｖｏｓｃが入力され、マイナス入力端子には基準電圧発生回路５０から出力される第２の基準電圧Ｖｒｅｆｌが入力される。
【００３１】
比較器３１は、三角波信号Ｖｏｓｃの電圧値が第１の基準電圧Ｖｒｅｆｈの値より小さいときにハイレベルの電圧を出力し、三角波信号Ｖｏｓｃの電圧値が第１の基準電圧Ｖｒｅｆｈの値より大きいときにローレベルの電圧を出力する。同様に、比較器３２は、三角波信号Ｖｏｓｃの電圧値が第２の基準電圧Ｖｒｅｆｌの値より大きいときにハイレベルの電圧を出力し、三角波信号Ｖｏｓｃの電圧値が第２の基準電圧Ｖｒｅｆｌの値より小さいときにローレベルの電圧を出力する。比較器３１の出力電圧および比較器３２の出力電圧は、ＳＲ型ラッチ回路３３にそれぞれ入力される。
【００３２】
ＳＲ型ラッチ回路３３は、２つのＮＡＮＤ回路から構成されており、例えば、比較器３１の出力電圧および比較器３２の出力電圧をそれぞれセット信号、リセット信号として、相補のクロック信号ＣＬＫ，ＸＣＬＫを生成する。
【００３３】
電流調整回路４０は、第１のトランジスタ２１、第２のトランジスタ４２、第３のトランジスタ４３、および第４のトランジスタ４４を有している。第２のトランジスタ４２はＮ型ＭＯＳＦＥＴであり、第３のトランジスタ４３および第４のトランジスタ４４はＰ型ＭＯＳＦＥＴである。なお、電流調整回路４０は、第１のトランジスタ２１を三角波発生回路２０と共有している。
【００３４】
第２のトランジスタ４２のゲート（制御端子）は第１のトランジスタ２１のゲート（制御端子）に接続されており、ソース（第２の電流端子）は電源の低電位６に接続されている。第２のトランジスタ４２のドレイン（第１の電流端子）は第３のトランジスタ４３のドレイン（第１の電流端子）に接続されている。このように、第２のトランジスタ４２は、第１のトランジスタ２１と第１のカレントミラー回路を構成しており、第２のトランジスタ４２のドレイン−ソース間には、基準電流Ｉｒｅｆ１に比例した電流Ｉｒｅｆ２が流れる。
【００３５】
第３のトランジスタ４３のソース（第２の電流端子）は電源の高電位５に接続されており、ゲート（制御端子）は自身のドレインおよび第４のトランジスタ４４のゲート（制御端子）に接続されている。第４のトランジスタ４４のソース（第２の電流端子）は電源の高電位５に接続されており、ドレイン（第１の電流端子）は基準電圧発生回路５０に接続されている。このように、第３のトランジスタ４３と第４のトランジスタ４４とは、第２のカレントミラー回路を構成しており、電流Ｉｒｅｆ２に比例した調整電流Ｉｒｅｆ３を第４のトランジスタ４４のドレイン−ソース間に生成する。
【００３６】
本実施形態では、第１のトランジスタ２１と第２のトランジスタ４２のゲート長及びゲート幅は同一であり、第３のトランジスタ４３と第４のトランジスタ４４のゲート長及びゲート幅は同一である。
【００３７】
基準電圧発生回路５０は、第５のトランジスタ５１、第６のトランジスタ５２、および分圧回路５３を有している。第５のトランジスタ５１および第６のトランジスタ５２はＮ型ＭＯＳＦＥＴである。
【００３８】
第５のトランジスタ５１のドレイン（第１の電流端子）は電流調整回路４０の第４のトランジスタ４４のドレインに接続されており、ソース（第２の電流端子）は電源の低電位６に接続されている。第５のトランジスタ５１のゲート（制御端子）は、自身のドレインおよび第６のトランジスタ５２のゲート（制御端子）に接続されている。第６のトランジスタ５２のソース（第２の電流端子）は電源の低電位６に接続されている。第６のトランジスタ５２のドレイン（第１の電流端子）と電源の高電位５との間には、分圧回路５３が接続されている。このように、第５のトランジスタ５１と第６のトランジスタ５２とは、第３のカレントミラー回路を構成しており、調整電流Ｉｒｅｆ３に比例した電流Ｉｒｅｆ４を第６のトランジスタ５２のドレイン−ソース間に生成する。本実施形態では、これらのトランジスタ５１，５２のゲート長及びゲート幅は同一である。
【００３９】
分圧回路５３は、直列に接続された３つの抵抗素子５４，５５，５６から構成されている。抵抗素子５４と５５との間には第２の基準電圧Ｖｒｅｆｌが発生し、抵抗素子５５と５６との間には第１の基準電圧Ｖｒｅｆｈが発生する。したがって、第１の基準電圧Ｖｒｅｆｈと第２の基準電圧Ｖｒｅｆｌとの電位差は、抵抗素子５５の電圧降下量によって決定される。
【００４０】
次に、発振回路１の比較例を示す。図１０は、本発明の比較例に係る発振回路を示す回路図である。図１０に示す発振回路１Ｃは、発振回路１において電流調整回路４０を備えていない構成において本実施形態と異なっている。具体的には、基準電圧発生回路５０において、第５のトランジスタ５１の代わりに三角波発生回路２０のトランジスタ２１が用いられている。
【００４１】
以下では、発振回路１および１Ｃの動作を比較して説明する。図３は、図１および図１０に示す各信号波形を示す図である。クロック信号ＸＣＬＫがハイレベルであるときには、トランジスタ２６がオン状態となり、電流差Ｉｒｅｆ７−Ｉｒｅｆ６、すなわちＩｒｅｆ１相当の電流によって容量素子２７が充電され、三角波信号Ｖｏｓｃの電圧が除々に低下する。その後、三角波信号Ｖｏｓｃの電圧が第２の基準電圧Ｖｒｅｆｌに達すると、比較回路３０の応答遅延時間、すなわち比較器３１または３２の応答遅延時間とＳＲ型ラッチ回路３３の応答遅延時間との総和ｔｄ後に、クロック信号ＸＣＬＫがローレベルに切り換わる。
【００４２】
すると、トランジスタ２６がオフ状態となり、電流Ｉｒｅｆ６、すなわちＩｒｅｆ１相当の電流によって容量素子２７が放電され、三角波信号Ｖｏｓｃの電圧が除々に上昇する。その後、三角波信号Ｖｏｓｃの電圧が第１の基準電圧Ｖｒｅｆｈに達すると、比較回路３０の応答遅延時間ｔｄ後に、クロック信号ＸＣＬＫがハイレベルに切り換わる。すると、トランジスタ２６が再びオン状態となり、三角波信号Ｖｏｓｃの電圧が除々に低下する。
【００４３】
このように、三角波発生回路２０と比較回路３０との帰還ループ処理によって、容量素子２７の充放電動作が繰り返され、三角波信号Ｖｏｓｃおよびクロック信号ＣＬＫ，ＸＣＬＫが生成される。このクロック信号ＣＬＫは、比較回路３０のヒステリシス機能によって、三角波信号Ｖｏｓｃに対してヒステリシスを有する。図４に、三角波信号に対するクロック信号のヒステリシス特性を示す。
【００４４】
再び、図３を参照する。三角波発生回路２０と比較回路３０との帰還ループ処理によって、三角波信号Ｖｏｓｃの繰り返し周期とクロック信号ＣＬＫ，ＸＣＬＫの周期とがほぼ一致し、クロック信号ＣＬＫ，ＸＣＬＫの周波数ｆが下式（１）のように決定される。
ｆ＝１／（ｔｈｌ＋ｔｌｈ＋４ｔｄ）・・・（１）
ｔｈｌ：第１の基準電圧Ｖｒｅｆｈから第２の基準電圧Ｖｒｅｆｌまでの容量素子２７の充電時間
ｔｌｈ：第２の基準電圧Ｖｒｅｆｌから第１の基準電圧Ｖｒｅｆｈまでの容量素子２７の放電時間
ｔｄ：比較回路３０の応答遅延時間
【００４５】
一般に、論理回路の応答遅延時間は、電源電圧Ｖｄｄが高くなるに従って短くなる。図５は、論理回路を含む比較回路の電源電圧に対する応答遅延時間特性を示す図である。図５に示すように、電源電圧Ｖｄｄが高くなるに従って、比較器３１，３２の応答遅延時間およびＳＲ型ラッチ回路３３の応答遅延時間がそれぞれ短くなるので、これらの総和で定まる比較回路３０の応答遅延時間ｔｄは短くなる。その結果、図３および上記（１）式から明らかなように、比較例に係る発振回路１Ｃでは、三角波信号Ｖｏｓｃの繰り返し周期およびクロック信号ＣＬＫ，ＸＣＬＫの周期が短くなり、クロック信号ＣＬＫ，ＸＣＬＫの周波数ｆが高くなってしまう。
【００４６】
しかしながら、本実施形態の電流調整回路４０では、電源電圧Ｖｄｄが高くなるに従って、第２のトランジスタ４２のドレイン−ソース間電圧が大きくなる。一般に、トランジスタでは、ドレイン−ソース間電圧に応じてドレイン電流が変化する。図６は、トランジスタにおけるドレイン−ソース間電圧に対するドレイン電流特性を示す図である。図６に示すように、飽和領域で動作可能であるくらいゲート電圧Ｖｇｓが大きく、且つ一定であっても、ドレイン−ソース間電圧Ｖｄｓが大きくなるに従ってドレイン電流Ｉｄが増加することがわかる。なお、ドレイン−ソース間電圧Ｖｄｓに対するドレイン電流Ｉｄの増加量は、ゲート長を変更することによって調整可能である。
【００４７】
したがって、基準電流源からの電流Ｉｒｅｆ１が一定であっても、電源電圧Ｖｄｄが高くなると、第２のトランジスタ４２のドレイン−ソース間に流れる電流Ｉｒｅｆ２が増加し、それに応じて調整電流Ｉｒｅｆ３および基準電圧発生回路５０の分圧回路５３に流れる電流Ｉｒｅｆ４が増加する。その結果、抵抗素子５５の電圧降下量が増加し、第１の基準電圧Ｖｒｅｆｈと第２の基準電圧Ｖｒｅｆｌとの電圧差Ｖｒｅｆｈ−Ｖｒｅｆｌが大きくなる。一方、電源電圧Ｖｄｄが低くなると、第２のトランジスタ４２に流れる電流Ｉｒｅｆ２が減少することによって、調整電流Ｉｒｅｆ３および分圧回路５３に流れる電流Ｉｒｅｆ４が減少するので、抵抗素子５５の電圧降下量が減少し、第１の基準電圧Ｖｒｅｆｈと第２の基準電圧Ｖｒｅｆｌとの電圧差Ｖｒｅｆｈ−Ｖｒｅｆｌが小さくなる。
【００４８】
図７は、電源電圧に対する第１の基準電圧と第２の基準電圧との電圧差特性を示す図である。図７によれば、電源電圧Ｖｄｄが高くなるに従って、第１の基準電圧Ｖｒｅｆｈと第２の基準電圧Ｖｒｅｆｌとの電圧差Ｖｒｅｆｈ−Ｖｒｅｆｌが大きくなることがわかる。
【００４９】
電圧差Ｖｒｅｆｈ−Ｖｒｅｆｌが大きくなると、図３から明らかなように、容量素子２７の充電時間ｔｈｌおよび放電時間ｔｌｈが長くなる。一方、電圧差Ｖｒｅｆｈ−Ｖｒｅｆｌが小さくなると、容量素子２７の充電時間ｔｈｌおよび放電時間ｔｌｈが短くなる。
【００５０】
このように、本実施形態の発振回路１によれば、電源電圧Ｖｄｄが高くなり、比較回路３０の応答遅延時間ｔｄが短くなる場合には、電流調整回路４０によって調整電流Ｉｒｅｆ３の値が増加し、基準電圧発生回路５０によって第１の基準電圧Ｖｒｅｆｈと第２の基準電圧Ｖｒｅｆｌとの電圧差が大きくなるので、容量素子２７の充電時間ｔｈｌおよび放電時間ｔｌｈが長くなる。一方、電源電圧Ｖｄｄが低くなり、比較回路３０の応答遅延時間ｔｄが長くなる場合には、電流調整回路４０によって調整電流Ｉｒｅｆ３の値が減少し、基準電圧発生回路５０によって第１の基準電圧Ｖｒｅｆｈと第２の基準電圧Ｖｒｅｆｌとの電圧差が小さくなるので、容量素子２７の充電時間ｔｈｌおよび放電時間ｔｌｈが短くなる。したがって、この発振回路１によれば、電源電圧Ｖｄｄの変動によって比較回路３０の応答遅延時間ｔｄが変動しても、この応答遅延時間ｔｄの変化を相殺するように、容量素子２７の充電時間ｔｈｌおよび放電時間ｔｌｈを変化させることによって、クロック信号ＣＬＫの周期の変動を低減することができる。故に、比較回路３０の電源電圧依存性に起因するクロック信号ＣＬＫの周波数の変動を低減することができる。
【００５１】
また、本実施形態の発振回路１は、基準電流Ｉｒｅｆ１に対して依存性を有さない構成となっている。すなわち、発振回路１は、基準電流Ｉｒｅｆ１が変動しても、クロック信号ＣＬＫ，ＸＣＬＫの周波数を一定に保持することができる。容量素子２７の充電時間ｔｈｌおよび放電時間ｔｌｈは、下式（２）によって表される。
ｔｈｌ＝（Ｖｒｅｆｈ−Ｖｒｅｆｌ）×Ｃ／（Ｉｒｅｆ７−Ｉｒｅｆ６）
ｔｌｈ＝（Ｖｒｅｆｈ−Ｖｒｅｆｌ）×Ｃ／Ｉｒｅｆ６
ここで、電圧差（Ｖｒｅｆｈ−Ｖｒｅｆｌ）は、抵抗素子５５の電圧降下量であり、抵抗素子５５の抵抗値と電流Ｉｒｅｆ４の値とで定まる。電流Ｉｒｅｆ４、電流（Ｉｒｅｆ７−Ｉｒｅｆ６）および電流Ｉｒｅｆ６は、基準電流Ｉｒｅｆ１に比例する。したがって、基準電流Ｉｒｅｆ１の変動に起因する電流（Ｉｒｅｆ７−Ｉｒｅｆ６）および電流Ｉｒｅｆ６の変動を、基準電流Ｉｒｅｆ１の変動に起因する電流Ｉｒｅｆ４の変動によって打ち消すことができる。その結果、基準電流Ｉｒｅｆ１が変動しても、容量素子２７の充電時間ｔｈｌおよび放電時間ｔｌｈを一定に保持することができ、クロック信号ＣＬＫ，ＸＣＬＫの周波数を一定に保持することができる。
【００５２】
以上、比較回路３０の応答遅延時間ｔｄの電源電圧依存性の低減効果について説明したが、本実施形態の発振回路１によれば、比較回路３０の応答遅延時間ｔｄの温度依存性をも低減することが可能である。すなわち、論理回路の温度が上昇すれば一般に応答遅延時間ｔｄが長くなるが、電流調整回路４０のトランジスタは温度上昇により電流が減るため、電圧差Ｖｒｅｆｈ−Ｖｒｅｆｌが小さくなり、応答遅延時間ｔｄの変化を相殺するように容量素子２７の充電時間ｔｈｌおよび放電時間ｔｌｈが短くなる。例えば、予め実験やシミュレーションによって比較回路３０の応答遅延時間ｔｄの温度依存性を求め、この温度依存性を考慮して電流調整回路４０におけるトランジスタ４２，４３，４４のゲート長を調整し、調整電流Ｉｒｅｆ３の変化量を調整する。
【００５３】
また、本実施形態の発振回路１によれば、三角波発生回路２０の電源電圧依存性を低減することが可能である。三角波発生回路２０でも、トランジスタ２１，２２およびトランジスタ２１，２５がそれぞれカレントミラー回路を構成しており、電源電圧依存性を有する。そのため、電流Ｉｒｅｆ５および電流Ｉｒｅｆ６が変動すると共に電流Ｉｒｅｆ７が変動し、容量素子２７の充電時間ｔｈｌおよび放電時間ｔｌｈが変動して、クロック信号ＣＬＫ，ＸＣＬＫの周波数が変動してしまう。そこで、例えば、予め実験やシミュレーションによって三角波発生回路２０における容量素子２７の充電時間ｔｈｌおよび放電時間ｔｌｈの電源電圧依存性を求め、この電源電圧依存性を考慮して電流調整回路４０におけるトランジスタ４２，４３，４４のゲート長を調整し、調整電流Ｉｒｅｆ３の変化量を調整する。
【００５４】
近年の集積回路の微細化とともに回路の動作周波数は上昇する傾向にある。そのため、発振回路に求められる発振周波数も高くなる傾向にある。本実施形態のような簡易で安価な発振回路では、三角波信号の繰り返し周期は三角波発生回路内のアナログ電流量等の調整により比較的自由な調整が可能であるが、比較回路の応答遅延時間は一定以上短くすることが困難である。したがって、発振周波数が高くなるほど、発振周波数の電源電圧依存性における比較回路の応答遅延時間の電源電圧依存性の割合が大きくなる。本実施形態の発振回路１は、発振周波数を高くしても、発振周波数の電源電圧依存性を簡易な方法で低減することができる。
【００５５】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。
【００５６】
本実施形態では、電流調整回路４０は、第１のトランジスタ２１を三角波発生回路２０と共用したが、更に、第２のトランジスタおよび第３のトランジスタをも三角波発生回路２０と共用してもよい。図８は、本発明の変形例１に係る発振回路を示す回路図である。図８に示す発振回路１Ａは、発振回路１において電流調整回路４０に代えて電流調整回路４０Ａを備えている構成で発振回路１と異なっている。電流調整回路４０Ａは、電流調整回路４０において、第２のトランジスタ４２および第３のトランジスタ４３に代えて、それぞれトランジスタ２２、２３を第１のトランジスタ、第２のトランジスタとして備えている。すなわち、電流調整回路４０Ａは、第１のトランジスタ２１、第２のトランジスタ２２および第３のトランジスタ２３を三角波発生回路２０と共用している。このような変形例１の発振回路１Ａでも、発振回路１と同様の利点を得ることができ、さらに回路規模の削減と消費電力の削減を実現することができる。
【００５７】
本実施形態および変形例１では、N型ＭＯＳＦＥＴの代わりにＰ型ＭＯＳＦＥＴが用いられ、Ｐ型ＭＯＳＦＥの代わりにN型ＭＯＳＦＥＴが用いられてもよい。図９は、本発明の変形例２に係る発振回路を示す回路図である。図９に示す発振回路１Ｂは、発振回路１においてトランジスタ２１，２２，２５，４２，５１，５２がN型ＭＯＳＦＥＴからＰ型ＭＯＳＦＥＴに変更され、トランジスタ２３，２４，４３，４４がＰ型ＭＯＳＦＥＴからＮ型ＭＯＳＦＥＴに変更されている。
【００５８】
また、発振回路１では、電源の一方の電位６が低電位であり、他方の電位５が高電位であったが、発振回路１Ｂでは、電源の一方の電位６が高電位であり、他方の電位５が低電位である。また、発振回路１では、抵抗素子５５と抵抗素子５６との間に第１の基準電圧Ｖｒｅｆｈが発生し、抵抗素子５４と抵抗素子５５とに第２の基準電圧Ｖｒｅｆｌが発生していたが、発振回路１Ｂでは、抵抗素子５５と抵抗素子５６との間に第２の基準電圧Ｖｒｅｆｌが発生し、抵抗素子５４と抵抗素子５５とに第１の基準電圧Ｖｒｅｆｈが発生する。
【００５９】
発振回路１Ｂでは、発振回路１と異なり、図３における時間ｔｌｈが容量素子２７の充電時間となり、時間ｔｈｌが容量素子２７の放電時間となるが、その他の動作は発振回路１の動作と同様であり、発振回路１と同様の利点を得ることができる。
【００６０】
また、本実施形態および本変形例では、トランジスタとしてＭＯＳＦＥＴが用いられたが、バイポーラトランジスタであってもよい。
【００６１】
また、本実施形態および本変形例では、説明の簡単化のために、電流調整回路４０におけるトランジスタ２１，４２，４３，４４および基準電圧発生回路５０におけるトランジスタ５１とトランジスタ５２のゲート長及びゲート幅を同一であるとしたが、それぞれ異なっていてもよい。
【００６２】
同様に、本実施形態および本変形例では、説明の簡単化のために、三角波発生回路２０におけるトランジスタ２１とトランジスタ２２のゲート長及びゲート幅は同一であり、トランジスタ２３とトランジスタ２４のゲート長及びゲート幅は同一であり、トランジスタ２５とトランジスタ２１のゲート長は同一であって、トランジスタ２５のゲート幅はトランジスタ２１の２倍としたが、電流Ｉｒｅｆ６と電流Ｉｒｅｆ７との電流比が１：２であれば、トランジスタ２１，２２，２３，２４，２５は本実施形態のゲート長及びゲート幅と異なっていてもよい。
【００６３】
また、本実施形態および本変形例では、電流調整回路４０は、２段のカレントミラー回路から構成されたが、比較回路３０の応答遅延時間ｔｄの長さに応じて、２Ｎ段のカレントミラー回路（Ｎは１以上の整数）から構成されてもよい。２Ｎ段のカレントミラー回路で構成することにより、電源電圧の変化に対するＩｒｅｆ４の変化の大きさをＮ倍に拡大することができる。段数は、比較回路の電源電圧の変化に対する遅延時間の変化を相殺するように決められる。
【００６４】
また、本実施形態および本変形例では、集積回路を想定して発振回路１の全ての回路に単一の電源電圧が供給されたが、最低限、比較回路３０の電源電圧と電流調整回路４０の電源電圧とが同一であればよく、他の回路１０，２０，５０には異なる電源電圧が供給されても、発振回路１と同様の利点を得ることができる。
【００６５】
また、本実施形態および本変形例では、基準電圧発生回路５０の分圧回路５３が３つの抵抗素子５４，５５，５６で構成されたが、分圧回路５３は直列に接続された複数の抵抗素子から構成され、第１の基準電圧Ｖｒｅｆｈと第２の基準電圧Ｖｒｅｆｌとの間の電位差が複数の抵抗素子の電圧降下量の総和によって決定されてもよい。
【００６６】
また、本実施形態および本変形例では、基準電流源１０を備えたが、発振回路１，１Ａは、基準電流源１０を備えず、集積回路の外部に形成された基準電流源に接続されてもよい。
【００６７】
また、本実施形態では、容量素子２７がトランジスタ２４，２６のドレインと電源の高電位５との間に接続されたが、トランジスタ２４，２６のドレインと電源の低電位６との間に接続されてもよい。同様に、本変形例では、容量素子２７がトランジスタ２５，２６のドレインと電源の低電位５との間に接続されたが、トランジスタ２５，２６のドレインと電源の高電位６との間に接続されてもよい。
【００６８】
また、本実施形態では、トランジスタ２６がトランジスタ２５と容量素子２７との間に接続されたが、トランジスタ２４と容量素子２７との間に接続されてもよい。この場合、トランジスタ２６をＰ型ＭＯＳＦＥＴに変更し、電流Ｉｒｅｆ６が電流Ｉｒｅｆ７の２倍となるように、トランジスタ２１，２２，２３，２４，２５のゲート長及びゲート幅をそれぞれ変更すればよい。同様に、本変形例では、トランジスタ２６がトランジスタ２４と容量素子２７との間に接続されたが、トランジスタ２５と容量素子２７との間に接続されてもよい。この場合、トランジスタ２６をＰ型ＭＯＳＦＥＴに変更し、電流Ｉｒｅｆ６が電流Ｉｒｅｆ７の２倍となるように、トランジスタ２１，２２，２３，２４，２５のゲート長及びゲート幅をそれぞれ変更すればよい。
【００６９】
また、本実施形態では、比較回路３０からクロック信号ＸＣＬＫを受け、容量素子２７の充放電動作を切り換えるスイッチをＮ型ＭＯＳＦＥＴのトランジスタ２６により構成したが、このスイッチを直列に接続されたＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとにより構成してもよい。具体的には、トランジスタ２６とトランジスタ２４のドレインにソースが接続され、ドレインがトランジスタ２６のドレインと容量素子２７に接続され、ゲートにクロック信号ＸＣＬＫが入力されるＰ型ＭＯＳＦＥＴを本実施形態に付加することによりこの構成を実現する。スイッチを直列に接続されたＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴにより構成することにより、このスイッチを介して高電位５から低電位６へ流れる電流量を抑制でき、消費電力を削減することができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施形態に係る発振回路を示す回路図である。
【図２】図１に示す発振回路の詳細な回路図である。
【図３】図１に示す各信号波形を示す図である。
【図４】三角波信号に対するクロック信号のヒステリシス特性を示す図である。
【図５】比較回路の電源電圧に対する応答遅延時間特性を示す図である。
【図６】トランジスタにおけるドレイン−ソース間電圧に対するドレイン電流特性を示す図である。
【図７】電源電圧に対する第１の基準電圧と第２の基準電圧との電圧差特性を示す図である。
【図８】本発明の変形例１に係る発振回路を示す回路図である。
【図９】本発明の変形例２に係る発振回路を示す回路図である。
【図１０】本発明の比較例に係る発振回路を示す回路図である。
【符号の説明】
【００７１】
１…発振回路、５…電源の高電位（他方の電位）、６…電源の低電位（一方の電位）、１０…基準電流源、２０…三角波発生回路、２１…第１のトランジスタ、２７…容量素子、３０…比較回路、４０…電流調整回路、４２…第２のトランジスタ、４３…第３のトランジスタ、４４…第４のトランジスタ、５０…基準電圧発生回路、５１…第５のトランジスタ、５２…第６のトランジスタ、５３…分圧回路、５４，５５，５６…抵抗素子、ＣＬＫ，ＸＣＬＫ…クロック信号、Ｉｒｅｆ１…基準電流、Ｉｒｅｆ３…調整電流、Ｖｏｓｃ…三角波信号、Ｖｒｅｆｈ…第１の基準電圧、Ｖｒｅｆｌ…第２の基準電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004495695.tif 000008
【図８】
0004495695.tif 000009
【図９】
0004495695.tif 000010
【図１０】
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