(57)【特許請求の範囲】
【請求項１】
外部から与えられるアドレス信号をクロック信号に同期して保持し、その保持したアドレス信号を内部ノードに出力するシンクロナイズ部と、前記内部ノードに出力されたアドレス信号とそのアドレス信号を反転した反転アドレス信号をアドレス取込信号に基づいて保持し、その保持した相補的なアドレス信号を出力するアドレスラッチ部とを備えた同期型メモリのアドレスバッファ回路において、
前記アドレスラッチ部は、
取込許可信号と前記アドレス取込信号が与えられたときに、前記内部ノードのアドレス信号及びこのアドレス信号を反転して生成した反転アドレス信号の相補的な信号を出力する相補信号生成手段と、
前記相補信号生成手段から出力されるアドレス信号を保持して出力すると共に、クリア信号が与えられたときにその保持内容を消去する第１の保持手段と、
前記相補信号生成手段から出力される反転アドレス信号を保持して出力すると共に、前記クリア信号が与えられたときにその保持内容を消去する第２の保持手段と、
前記第１及び第２の保持手段の保持内容が共に消去されているときにのみ前記取込許可信号を出力する取込制御手段とを、
備えたことを特徴とする同期型メモリのアドレスバッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期型メモリにおいてクロック信号に同期してアドレス信号を保持するアドレスバッファ回路に関するものである。
【０００２】
【従来の技術】
図２（ａ），（ｂ）は、従来の同期型メモリの一例を示す概略の構成図であり、同図（ａ）は全体構成、及び同図（ｂ）は同図（ａ）中のアドレスバッファ回路を示している。
【０００３】
同期型メモリは、比較的高い周波数を持つシステムバスのクロック信号ＣＫと同期して動作することによって、メモリセルに格納されたデータを外部に読み出す速度、及び外部から与えられたデータをメモリセルに書き込む速度を速くしたものである。図２（ａ）に示すように、この同期型メモリは、外部から与えられるアドレス信号ＡＤをクロック信号ＣＫに同期して取り込むアドレスバッファ回路１，２と、外部から与えられるクロック信号ＣＫ、チップ選択信号ＣＳ、アドレス取込信号ＡＳ、及び読み書き制御信号ＲＷ等に基づいて、内部の制御信号を生成する制御回路３を有している。
【０００４】
制御回路３は、アドレスバッファ回路１，２の保持内容を消去するクリア信号ＣＬ、データの保持タイミングを指定するアドレス取込信号ＥＸ、後述するセンスアンプ７に書き込み動作を指定する書込制御信号ＷＥ、及び読み出し動作を指定する読出制御信号ＲＥ等を生成するものである。
【０００５】
アドレスバッファ回路２はアドレス信号ＡＤの内の下位ビットＡ0 〜Ａm を取り込み、アドレスバッファ回路１はアドレス信号ＡＤの内の上位ビットＡm+1 〜Ａn を取り込むようになっている。アドレスバッファ回路１の出力側には行デコーダ４が接続され、アドレスバッファ回路２の出力側には列デコーダ５が接続されている。行デコーダ４の出力側は、メモリコア６のワード線に接続されている。
【０００６】
メモリコア６は、交差して配置された複数のワード線（ＷＬ）とビット線（ＢＬ）の各交差箇所にデータを記憶するメモリセル（ＭＣ）が設けられたもので、行デコーダ４の出力信号で選択された１本のワード線に接続されたメモリセルが対応するビット線に接続されるようになったものである。各ビット線はセンスアンプ群７内の図示しない対応するセンスアンプに接続されている。各センスアンプは、列デコーダ５の出力信号で制御される図示しない転送ゲート（カラムスイッチ）を介して、データ線ＤＴに接続されるようになっている。
【０００７】
アドレスバッファ回路１，２は、図２（ｂ）に示すように、クロック信号ＣＫに同期してアドレス信号ＡＤを構成する各アドレス信号Ａｉを取り込むシンクロナイズ部１０と、取り込んだアドレス信号Ａｉを制御回路３から与えられるアドレス取込信号ＥＸのタイミングで保持するアドレスラッチ部２０で構成されている。
【０００８】
シンクロナイズ部１０は、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１１ａとＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１１ｂで構成されるトランスファゲート（以下、「ＴＧ」という）１１を有しており、このＴＧ１１の入力側にアドレス信号Ａｉが与えられるようになっている。ＴＧ１１の出力側は、インバータ１２ａ，１２ｂで構成されるラッチ１２に接続され、このラッチ１２の出力側がインバータ１３の入力側に接続されている。
【０００９】
インバータ１３の出力側は、ＰＭＯＳ１４ａとＮＭＯＳ１４ｂで構成されるＴＧ１４の入力側に接続され、このＴＧ１４の出力側がインバータ１５ａ，１５ｂで構成されるラッチ１５に接続されている。ラッチ１５の出力側は、インバータ１６を介してノードＮＡに接続されている。また、クロック信号ＣＫは、ＰＭＯＳ１１ｂ及びＮＭＯＳ１４ｂのゲートに与えられ、更にインバータ１７を介してＮＭＯＳ１１ａとＰＭＯＳ１４ａのゲートに与えられるようになっている。
【００１０】
アドレスラッチ部２０は、ノードＮＡに接続された２入力の否定的論理積ゲート（以下、「ＮＡＮＤ」という）２１とインバータ２２を有し、このインバータの出力側が、２入力のＮＡＮＤ２３の入力側に接続されている。ＮＡＮＤ２１，２３の第２の入力側には、アドレス取込信号ＥＸが与えられている。
【００１１】
ＮＡＮＤ２１の出力側は、２入力のＮＡＮＤ２４ａと３入力のＮＡＮＤ２４ｂで構成されるフリップフロップ（以下、「ＦＦ」という）２４におけるＮＡＮＤ２４ａの第１の入力側に接続されている。また、ＮＡＮＤ２３の出力側は、２入力のＮＡＮＤ２５ａと３入力のＮＡＮＤ２５ｂで構成されるＦＦ２５におけるＮＡＮＤ２５ａの第１の入力側に接続されている。
【００１２】
ＮＡＮＤ２４ａの出力側は、ＮＡＮＤ２４ｂの第２の入力側に接続されている。ＮＡＮＤ２４ｂの出力側は、ＮＡＮＤ２４ａの第２の入力側とＮＡＮＤ２５ｂの第１の入力側に接続されている。同様に、ＮＡＮＤ２５ａの出力側は、ＮＡＮＤ２５ｂの第２の入力側に接続されている。ＮＡＮＤ２５ｂの出力側は、ＮＡＮＤ２５ａの第２の入力側とＮＡＮＤ２４ｂの第１の入力側に接続されている。また、ＮＡＮＤ２４ｂ，２５ｂの第３の入力側には、クリア信号ＣＬが与えられるようになっている。
【００１３】
更に、ＮＡＮＤ２４ａ，２５ａの出力側には、それぞれバッファ２６，２７が接続され、これらのバッファ２６、２７から同期化された相補的なアドレス信号Ｘｉ，／Ｘｉ（ただし、「／」は反転を意味する）が出力されるようになっている。
【００１４】
図３は、図２（ｂ）のアドレスバッファ回路の動作の一例を示す信号波形図である。以下、従来のアドレスバッファ回路の動作を説明する。
【００１５】
図３の時刻ｔ１において、アドレス取込信号ＥＸがレベル“Ｌ”で、クリア信号ＣＬがレベル“Ｈ”から“Ｌ”に立ち下がると、アドレスラッチ部２０のＦＦ２４，２５はリセットされ、アドレス信号Ｘｉ，／Ｘｉは、共に“Ｌ”となる。その後、時刻ｔ２において、クリア信号ＣＬは“Ｌ”から“Ｈ”に立ち上がる。
【００１６】
時刻ｔ３、即ちクロック信号ＣＫが“Ｌ”で、“Ｈ”への立ち上がりの一定時間前に、アドレス信号Ａｉが確定される。クロック信号ＣＫは“Ｌ”であるので、ＴＧ１１は開き、ＴＧ１４は閉じられている。これにより、アドレス信号Ａｉ（例えば、“Ｈ”）はラッチ１２に保持され、インバータ１３の出力側には、保持された信号が出力される。
【００１７】
その後、時刻ｔ４において、クロック信号ＣＫが“Ｈ”に立ち上がる。これにより、ＴＧ１１が閉じられてＴＧ１４が開かれ、インバータ１３の出力信号はラッチ１５に保持され、インバータ１６を介してノードＮＡから信号ＳＡとして出力される。
【００１８】
時刻ｔ５において、アドレス取込信号ＥＸが“Ｌ”から“Ｈ”に変化すると、ＮＡＮＤ２１，２３が開かれ、ノードＮＡの信号ＳＡがＮＡＮＤ２１から出力される。また、ノードＮＡの信号ＳＡがインバータ２２で反転されてＮＡＮＤ２３から出力される。ＮＡＮＤ２１，２３の出力信号は、それぞれＦＦ２４，２５に保持され、バッファ２６，２７から同期化された相補的なアドレス信号Ｘｉ，／Ｘｉが出力される。
【００１９】
時刻ｔ６においてアドレス取込信号ＥＸが“Ｌ”になると、ＮＡＮＤ２１，２３は閉じられ、これらのＮＡＮＤ２１，２３の出力信号は共に“Ｈ”になる。これにより、ＦＦ２４，２５に保持されたアドレス信号Ｘｉ，／Ｘｉのレベルは、時刻ｔ７において“Ｌ”のクリア信号ＣＬがこれらのＦＦ２４，２５に与えられるまで保持される。
【００２０】
【発明が解決しようとする課題】
しかしながら、従来のアドレスバッファ回路では、次のような課題あった。
即ち、タイミングスペックを満足しない状態でアドレス信号が供給された場合に、ＦＦ２４及びＦＦ２５が“Ｈ”になることがあった。
【００２１】
ＦＦ２４，２５の両方に“Ｈ”が保持されると、アドレス信号Ｘｉ，／Ｘｉが共に“Ｈ”になる。一方、アドレス信号Ｘｉ，／Ｘｉは、相補的な信号として行デコーダ４等に与える必要がある。特に行デコーダ４は、相補的なアドレス信号Ｘｉ，／Ｘｉに基づいて、単一のワード線を選択するようになっており、相補的であるべきアドレス信号Ｘｉ，／Ｘｉが、共に“Ｈ”になると、複数のワード線が同時に選択されることになる。複数のワード線が同時に選択されると、複数のメモリセルがビット線を介して接続され、その記憶内容が破壊されてしまうという課題があった。
【００２２】
通常、タイミングスペックとして、アドレス信号Ａｉを入力してからクロック信号ＣＫを立ち上げる間でのセットアップタイムと、クロック信号ＣＫの立ち上げ後アドレス信号をそのまま保持するホールドタイムが規定されており、この規定が守られていれば上記のような不具合が生ずることははい。しかし、実際にデータの読み書きを行わないダミーサイクルにおいては、上記の規定に反するようなタイミング条件を有する回路が想定され、このような場合に上記の不具合が生ずるおそれがあった。
【００２３】
本発明は、前記従来技術が持っていた課題を解決し、ダミーサイクル等において、アドレス信号Ａｉのタイミングが変化しても、記憶内容の破壊につながる誤ったアドレス信号を保持しないアドレスバッファ回路を提供するものである。
【００２４】
【課題を解決するための手段】
前記課題を解決するために、本発明は、外部から与えられるアドレス信号をクロック信号に同期して保持し、その保持したアドレス信号を内部ノードに出力するシンクロナイズ部と、前記内部ノードに出力されたアドレス信号とそのアドレス信号を反転した反転アドレス信号をアドレス取込信号に基づいて保持し、その保持した相補的なアドレス信号を出力するアドレスラッチ部とを備えた同期型メモリのアドレスバッファ回路において、アドレスラッチ部を次のように構成している。
【００２５】
即ち、このアドレスラッチ部は、取込許可信号と前記アドレス取込信号が与えられたときに、前記内部ノードのアドレス信号及びこのアドレス信号を反転して生成した反転アドレス信号の相補的な信号を出力する相補信号生成手段と、前記相補信号生成手段から出力されるアドレス信号を保持して出力すると共に、クリア信号が与えられたときにその保持内容を消去する第１の保持手段と、前記相補信号生成手段から出力される反転アドレス信号を保持して出力すると共に、前記クリア信号が与えられたときにその保持内容を消去する第２の保持手段と、前記第１及び第２の保持手段の保持内容が共に消去されているときにのみ前記取込許可信号を出力する取込制御手段とを備えている。
【００２６】
本発明によれば、以上のように同期型メモリのアドレスバッファ回路を構成したので、次のような作用が行われる。
【００２７】
シンクロナイズ部において、外部から与えられたアドレス信号はクロック信号に同期して読み込まれて保持され、その保持したアドレス信号が内部ノードに出力される。内部ノードに出力されたアドレス信号は、相補信号生成手段に与えられる。
【００２８】
ここで、取込許可信号とアドレス取込信号が与えられると、相補信号生成手段で相補的なアドレス信号が生成されて出力され、第１及び第２の保持手段に保持される。第１及び第２の保持手段に相補的なアドレス信号が保持されると、取込制御手段からの取込許可信号が停止される。これにより、第１及び第２の保持手段の保持内容は固定される。
【００２９】
第１及び第２の保持手段にクリア信号が与えられると、これらの第１及び第２の保持手段の保持内容は消去され、取込制御手段から取込許可信号が出力される。更に、アドレス取込信号が与えられると、その時点で内部ノードに出力されているアドレス信号が第１及び第２の保持手段に保持される。これにより、新たな相補的なアドレス信号が、第１及び第２の保持手段に保持されて出力される。
【００３０】
【発明の実施の形態】
図１は、本発明の実施形態を示すアドレスバッファ回路の構成図である。
このアドレスバッファ回路は、図２（ｂ）のアドレスバッファ回路に代えて、同図（ａ）中のアドレスバッファ回路として設けられるもので、同図（ｂ）中の要素と共通の要素には共通の符号が付されている。
【００３１】
このアドレスバッファ回路は、クロック信号ＣＫに同期してアドレス信号ＡＤを構成する各アドレス信号Ａｉを取り込むシンクロナイズ部１０と、取り込んだアドレス信号Ａｉをアドレス取込信号ＥＸのタイミングで保持するアドレスラッチ部２０Ａで構成されている。
【００３２】
シンクロナイズ部１０は、図２（ｂ）中のシンクロナイズ部と同じであり、ＮＭＯＳ１１ａとＰＭＯＳ１１ｂで構成されるＴＧ１１を有し、このＴＧ１１の入力側にアドレス信号Ａｉが与えられるようになっている。ＴＧ１１の出力側には、インバータ１２ａ，１２ｂで構成されるラッチ１２が接続され、このラッチ１２の出力側がインバータ１３の入力側に接続されている。
【００３３】
インバータ１３の出力側は、ＰＭＯＳ１４ａとＮＭＯＳ１４ｂで構成されるＴＧ１４の入力側に接続され、このＴＧ１４の出力側がインバータ１５ａ，１５ｂで構成されるラッチ１５に接続されている。ラッチ１５の出力側は、インバータ１６を介してノードＮＡに接続されている。また、クロック信号ＣＫは、ＰＭＯＳ１１ｂ及びＮＭＯＳ１４ｂのゲートに与えられ、更にインバータ１７を介してＮＭＯＳ１１ａとＰＭＯＳ１４ａのゲートに与えられるようになっている。
【００３４】
アドレスラッチ部２０Ａは、相補信号生成手段（例えば、３入力のＮＡＮＤ２１Ａ，２３Ａとインバータ２２）を有している。ＮＡＮＤ２１Ａの第１の入力側とインバータ２２の入力側はノードＮＡに接続され、このインバータ２２の出力側がＮＡＮＤ２３Ａの第１の入力側に接続されている。ＮＡＮＤ２１Ａ，２３Ａの第２の入力側には、アドレス取込信号ＥＸが与えられるようになっている。また、ＮＡＮＤ２１Ａ，２３Ａの第３の入力側はノードＮＢに接続され、取込許可信号ＥＮが与えられるようになっている。
【００３５】
ＮＡＮＤ２１Ａの出力側は、２入力のＮＡＮＤ２４ａと３入力のＮＡＮＤ２４ｂで構成される第１の保持手段（例えば、ＦＦ）２４におけるＮＡＮＤ２４ａの第１の入力側に接続されている。また、ＮＡＮＤ２３の出力側は、２入力のＮＡＮＤ２５ａと３入力のＮＡＮＤ２５ｂで構成される第２の保持手段（例えば、ＦＦ）２５におけるＮＡＮＤ２５ａの第１の入力側に接続されている。
【００３６】
ＮＡＮＤ２４ａの出力側は、ＮＡＮＤ２４ｂの第２の入力側に接続されている。ＮＡＮＤ２４ｂの出力側は、ＮＡＮＤ２４ａの第２の入力側とＮＡＮＤ２５ｂの第１の入力側に接続されている。同様に、ＮＡＮＤ２５ａの出力側は、ＮＡＮＤ２５ｂの第２の入力側に接続されている。ＮＡＮＤ２５ｂの出力側は、ＮＡＮＤ２５ａの第２の入力側とＮＡＮＤ２４ｂの第１の入力側に接続されている。ＮＡＮＤ２４ｂ，２５ｂの第３の入力側には、クリア信号ＣＬが与えられるようになっている。
【００３７】
更に、ＮＡＮＤ２４ａ，２５ａの出力側には、それぞれバッファ２６，２７が接続され、これらのバッファ２６、２７から同期化された相補的なアドレス信号Ｘｉ，／Ｘｉが出力されるようになっている。また、アドレス信号Ｘｉ，／Ｘｉは、取込制御手段（例えば、２入力の否定的論理和ゲート、以下、「ＮＯＲ」という）２８の入力側に接続され、このＮＯＲ２８の出力側がノードＮＢに接続されている。そして、ＮＯＲ２８からノードＮＢに、取込許可信号ＥＮが出力されるようになっている。
【００３８】
図４は、図１のアドレスバッファ回路の動作を示す信号波形図である。以下、図４を参照しつつ、図１のアドレスバッファ回路の動作を説明する。
【００３９】
図４の時刻Ｔ１において、クリア信号ＣＬは“Ｈ”、取込許可信号ＥＮは“Ｌ”で、ＦＦ２４はリセットされ、ＦＦ２５はセットされているとする。これにより、アドレス信号Ｘｉ，／Ｘｉは、それぞれ“Ｌ”，“Ｈ”となっている。ここで、アドレス信号クロック信号ＣＫが“Ｌ”から“Ｈ”に立ち上がると、アドレス信号Ａｉ（ＡＤ１）がシンクロナイズ部１０のラッチ１５に保持されてノードＮＡから信号ＳＡとして出力される。この時、アドレスラッチ部２０ＡのＦＦ２４，２５の保持内容がそれぞれ“Ｌ”，“Ｈ”であるので、ノードＮＢの取込許可信号ＥＮは“Ｌ”で、ＮＡＮＤ２１Ａ，２３Ａの出力信号は共に“Ｈ”である。従って、ＦＦ２４，２５の保持内容は変化しない。
【００４０】
時刻Ｔ２においてクリア信号ＣＬが“Ｈ”から“Ｌ”に立ち下がると、ＦＦ２４，２５はリセットされ、アドレス信号Ｘｉ，／Ｘｉは、共に“Ｌ”となる。これにより、取込許可信号ＥＮは“Ｈ”となる。その後、時刻Ｔ３において、クリア信号ＣＬは“Ｌ”から“Ｈ”に立ち上がる。
【００４１】
時刻Ｔ４において、クロック信号ＣＫが“Ｌ”から“Ｈ”への立ち上がると、アドレス信号Ａｉ（ＡＤ２）がシンクロナイズ部１０のラッチ１５に保持されてノードＮＡに出力される。
【００４２】
時刻Ｔ５において、アドレス取込信号ＥＸが“Ｌ”から“Ｈ”に変化すると、ＮＡＮＤ２１Ａ，２３Ａが開かれ、ノードＮＡの信号ＳＡがＮＡＮＤ２１Ａから出力され、この信号ＳＡがインバータ２２で反転されてＮＡＮＤ２３Ａから出力される。ＮＡＮＤ２１Ａ，２３Ａの出力信号は、それぞれＦＦ２４，２５に与えられ、これらのＦＦ２４，２５に保持されて、バッファ２６，２７から同期化された相補的なアドレス信号Ｘｉ，／Ｘｉが出力される。
【００４３】
これにより、ノードＮＢは“Ｌ”となってＮＡＮＤ２１Ａ，２３は閉じられ、これらのＮＡＮＤ２１Ａ，２３Ａの出力信号は共に“Ｈ”になる。その後、アドレス取込信号ＥＸが“Ｈ”になっても、ＮＡＮＤ２１Ａ，２３Ａは開かれず、ＦＦ２４，２５に保持されたアドレス信号Ｘｉ，／Ｘｉのレベルは、“Ｌ”のクリア信号ＣＬが、これらのＦＦ２４，２５に与えられるまで保持される。
【００４４】
例えば、時刻Ｔ６において、クロック信号ＣＫの立ち上がりとほぼ同時に、アドレス信号Ａｉが変化した場合、シンクロナイズ部１０のラッチ１５に保持される信号は不確定となる。しかし、この時、アドレス取込信号ＥＸが“Ｈ”になっても、取込許可信号ＥＮは“Ｌ”となっているので、この不確定な信号がＦＦ２４，２５に取り込まれることはない。
【００４５】
このように、本実施形態のアドレスバッファ回路は、相補的なアドレス信号Ｘｉ，／Ｘｉが与えられている間、ＮＡＮＤ２１Ａ，２３Ａを閉じるために取込許可信号ＥＮを“Ｌ”にするＮＯＲ２８を有している。これにより、ＦＦ２４，２５の保持内容が不用意に書き替えられることが防止され、アドレス信号Ｘｉ，／Ｘｉが同時に“Ｈ”になるおそれがなくなる。従って、雑音等の影響によって複数のワード線の同時選択によるメモリセルの記憶内容の破壊が防止される。
【００４６】
更に、実際にメモリセルに対するアクセスが行われていないダミーサイクルにおいて、クロック信号ＣＫとアドレス信号ＡＤのタイミング条件を無視した信号が与えられた場合でも、ＦＦ２４，２５の保持内容が書き替えられるおそれがないという利点がある。
【００４７】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ），（ｂ）のようなものがある。
【００４８】
（ａ）  シンクロナイズ部１０の回路構成は、図１に示したものに限定されない。即ち、クロック信号ＣＫに同期してアドレス信号Ａｉを読み取って保持するものであればどのような回路でも適用可能である。
【００４９】
（ｂ）  アドレスラッチ部２０Ａの回路構成は、図１に示したものに限定されない。即ち、相補的なアドレス信号Ｘｉ，／Ｘｉを生成して出力する２個のＦＦ２４，２５と、これらのＦＦ２４，２５の出力信号に応じてアドレス取込動作を制御する回路を備えたものであれば、同様に適用可能である。
【００５０】
【発明の効果】
以上詳細に説明したように、本発明によれば、第１及び第２の保持手段から相補的なアドレス信号が出力されているときには、取込許可信号の出力を停止する取込制御手段と、この取込許可信号とアドレス取込信号が与えられたときに相補的なアドレス信号を生成して第１及び第２の保持手段に与える相補信号生成手段を有している。これにより、第１及び第２の保持手段からアドレス信号が同時に出力されるおそれがなくなり、複数のワード線の同時選択によるメモリセルの記憶内容の破壊が防止できる。
【図面の簡単な説明】
【図１】本発明の実施形態を示すアドレスバッファ回路の構成図である。
【図２】従来の同期型メモリの一例を示す概略の構成図である。
【図３】図２（ｂ）のアドレスバッファ回路の動作の一例を示す信号波形図である。
【図４】図１のアドレスバッファ回路の動作を示す信号波形図である。
【符号の説明】
１０    シンクロナイズ部
１１，１４    ＴＧ（トランスファゲート）
１２，１５    ラッチ
２０Ａ    アドレスラッチ部
２１Ａ，２３Ａ    ＮＡＮＤ（否定的論理積ゲート）
２２    インバータ
２４，２５    ＦＦ（フリップフロップ）
２８    ＮＯＲ（否定的論理和ゲート）
【図１】
0004560204.tif 000002
【図２】
0004560204.tif 000003
【図３】
0004560204.tif 000004
【図４】
0004560204.tif 000005