(57)【特許請求の範囲】
【請求項１】
平面的にセル部とセル部を取り囲む外周部との区分を有し、ＬＯＣＯＳ酸化により形状が確定したセル部のＵ字型溝と外周部のセル部を取り囲む外周溝とを形成した半導体本体と、半導体本体の最外周のＵ字型溝と外周溝とに挟まれた領域表面とＵ字型溝の内面および溝肩部とに設けた熱酸化膜であるゲート酸化膜と、ゲート酸化膜上に設けたポリシリコンからなるゲート電極と、外周溝に前記ＬＯＣＯＳ酸化により設けたフィールド酸化膜と、ゲート電極を構成するポリシリコンをフィールド酸化膜上に延在させて設けたゲートポリシリコン配線とを具備した絶縁ゲート型半導体装置において、前記最外周のＵ字型溝と外周溝とに挟まれた領域の表面層に高濃度ｎ型不純物領域を設けたことを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記半導体本体が低濃度ｎ型ドレイン領域と、前記セル部において、前記ドレイン領域の表面層で前記Ｕ字型溝に分離された領域に設けたｐ型ベース領域と、このベース領域の表面層に設けた高濃度ｎ型ソース領域と、前記外周部において、前記ドレイン領域の表面層に前記外周溝を取り囲むように前記最外周のＵ字型溝直下にまで設けたｐ型ウェル領域と、前記最外周のＵ字型溝と前記外周溝とに挟まれた領域に前記ベース領域と同時に設けたｐ型不純物領域とを含み、前記高濃度ｎ型不純物領域が前記ｐ型不純物領域の表面層に前記ソース領域と同時に設けられたことを特徴とする請求項１記載の絶縁ゲート型半導体装置。
【請求項３】
前記半導体本体が低濃度ｐ型ドレイン領域と、前記セル部において、前記ドレイン領域の表面層で前記Ｕ字型溝に分離された領域に設けたｎ型ベース領域と、このベース領域表面層に設けた高濃度ｐ型ソース領域と、前記外周部において、前記ドレイン領域の表面層に設けた前記外周溝を取り囲むように前記最外周のＵ字型溝直下にまで設けたｎ型ウェル領域と、前記最外周のＵ字型溝と前記外周溝とに挟まれた領域に前記ベース領域と同時に設けたｎ型不純物領域とを含み、前記高濃度ｎ型不純物領域が前記ｎ型不純物領域の表面層に含まれるように前記ベース領域に含まれる高濃度ｎ型コンタクトベース領域と同時に設けられたことを特徴とする請求項１記載の絶縁ゲート型半導体装置。
【請求項４】
前記半導体本体が半導体基板上に形成されたエピタキシャル層であることを特徴とする請求項２記載の絶縁ゲート型半導体装置。
【請求項５】
前記半導体本体が半導体基板上に形成されたエピタキシャル層であることを特徴とする請求項３記載の絶縁ゲート型半導体装置。
【請求項６】
前記半導体基板が高濃度ｎ型であることを特徴とする請求項４記載の絶縁ゲート型半導体装置。
【請求項７】
前記半導体基板が高濃度ｐ型であることを特徴とする請求項４記載の絶縁ゲート型半導体装置。
【請求項８】
前記半導体基板が高濃度ｐ型であることを特徴とする請求項５記載の絶縁ゲート型半導体装置。
【請求項９】
前記半導体基板が高濃度ｎ型であることを特徴とする請求項６記載の絶縁ゲート型半導体装置。
【請求項１０】
平面的にセル部とセル部を取り囲む外周部とに区分される半導体本体上にシリコン酸化膜とシリコン窒化膜を順次形成した後、エッチングにより半導体本体表面のセル部に初期溝と外周部にセル部を取り囲む外周初期溝とを形成する工程と、シリコン窒化膜をマスクに初期溝および外周溝の内面にＬＯＣＯＳ酸化膜を形成すると共に、ＬＯＣＯＳ酸化膜の形成により初期溝がＵ字型溝および外周初期溝が外周溝に形状変形される工程と、Ｕ字型溝のＬＯＣＯＳ酸化膜を除去すると共に外周溝のＬＯＣＯＳ酸化膜をフィールド酸化膜として残す工程と、半導体本体の最外周のＵ字型溝と外周溝とに挟まれた領域表面とＵ字型溝の内面および肩部に熱酸化法によりゲート酸化膜を形成した後、半導体本体表面をポリシリコン膜で被覆する工程と、ポリシリコン膜をエッチングしてＵ字型溝にゲート電極とフィールド酸化膜上にゲート電極から延在させたゲートポリシリコン配線を形成する工程とを含む絶縁ゲート型半導体装置の製造方法において、前記最外周のＵ字型溝と外周溝とに挟まれた領域の表面層に高濃度ｎ型不純物領域を形成する工程を有することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項１１】
前記半導体本体が半導体基板上に形成されたエピタキシャル層であり、前記エピタキシャル層を低濃度ｎ型ドレイン領域として、前記セル部において、このドレイン領域の表面層で前記Ｕ字型溝に分離された領域にｐ型ベース領域を形成すると共にこのベース領域の表面層に高濃度ｎ型ソース領域を形成し、前記外周部において、前記ドレイン領域の表面層に前記外周溝を取り囲むように前記最外周のＵ字型溝直下にまでｐ型ウェル領域を形成し、前記ドレイン領域の表面層で前記最外周のＵ字型溝と前記外周溝とに挟まれた領域に前記ベース領域と同時にｐ型不純物領域を形成し、前記高濃度ｎ型不純物領域が前記ｐ型不純物領域の表面層に前記ソース領域と同時に形成されることを特徴とする請求項１０記載の絶縁ゲート型半導体装置の製造方法。
【請求項１２】
前記半導体本体が半導体基板上に形成されたエピタキシャル層であり、前記エピタキシャル層を低濃度ｐ型ドレイン領域として、前記セル部において、このドレイン領域の表面層で前記Ｕ字型溝に分離された領域に高濃度ｎ型コンタクトベース領域を表面層に含むｎ型ベース領域を形成すると共にこのベース領域の表面層に高濃度ｐ型ソース領域を形成し、前記外周部において、前記ドレイン領域の表面層に前記外周溝を取り囲むように前記最外周のＵ字型溝直下にまでｎ型ウェル領域を形成し、前記ドレイン領域の表面層の前記最外周のＵ字型溝と前記外周溝とに挟まれた領域に前記ベース領域と同時にｎ型不純物領域を形成し、前記高濃度ｎ型不純物領域が前記ｎ型不純物領域の表面層に前記高濃度ｎ型コンタクトベース領域と同時に形成されることを特徴とする請求項１０記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲート電極を溝の内部に設けた縦型のＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等の絶縁ゲート型半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
この種の絶縁ゲート型半導体装置の代表例としての電力用のＭＯＳＦＥＴでは、トランジスタ機能を有する多数のユニットセルが並列接続された構造が一般的である。このＭＯＳＦＥＴはチャネルが半導体本体の溝方向に形成されており、チャネルが半導体本体の面方向に形成されるゲートプレーナ型のＭＯＳＦＥＴに比較してユニットセルの高集積化が可能であり、単位面積あたりのチャネル幅を大きくとれ、素子の低オン抵抗化に非常に有効であることが知られている。このＭＯＳＦＥＴの半導体本体の溝方向のチャネルは、半導体本体表面に形成されたＵ字型溝の内部にゲート酸化膜を介してポリシリコンからなるゲート電極が形成され、この半導体本体のＵ字型溝に分離された領域にゲート電極をマスクとして自己整合的にベース領域およびベース領域の表面層にベース領域を一部残してソース領域が形成され、半導体本体のベース領域の下層をドレイン領域として、ソース領域とドレイン領域間の溝側面に接するベース領域表面に形成される。ゲート電極を構成するポリシリコンは最外周のＵ字型溝からフィールド酸化膜上に延在してゲートポリシリコン配線として形成され、このゲートポリシリコン配線はアルミニウムからなるゲート金属配線を介して外部へ電気的接続するためのゲートパッドに接続されている。また、ソース領域およびベース領域にはソース電極がオーム接触で接続され、このソース電極はゲート電極と電気的に絶縁分離するためにゲート電極を被覆した層間絶縁膜上にも連続形成され、このソース電極の一部を外部への電気的接続のためのソースパッドとしているのが一般的である。また、ゲート電極をＵ字型溝の内部に形成するとき、溝形状を最適化するためにエッチングにより初期溝を形成した後、溝内部をＬＯＣＯＳ酸化して溝形状を確定する方法がとられている。この方法の場合、溝内部のＬＯＣＯＳ酸化をフィールド酸化膜の形成と別に行うと工程が増えるため、フィールド酸化膜を形成する領域もＵ字型溝用の初期溝を形成するとき同時にエッチングして外周初期溝を形成し、外周初期溝内部を初期溝内部と同時にＬＯＣＯＳ酸化するという方法がある。この方法は特開平８−２９８３２２に開示されている。
【０００３】
【発明が解決しようとする課題】
ところで特開平８−２９８３２２に開示されている上記方法によるとゲートポリシリコン配線はゲート電極を構成するポリシリコンを最外周のＵ字型溝からフィールド酸化膜上に延在して形成するときゲート酸化膜上にも形成しなければならない。特開平８−２９８３２２の図１（ｂ）に示されたＭＯＳＦＥＴの場合、ポリシリコン配線はＰ型ウェル上に形成されたゲート酸化膜上に配置されているが、このゲート酸化膜はＮ型ソース上に形成されているゲート酸化膜より薄く、また、ウェル形成時のイオン注入等での欠陥が完全に回復されていず、特に電界が集中する溝肩部は、Ｎ型ソース上に形成されているゲート酸化膜より薄いため、セルの溝肩部と比較してゲート耐量が低いという問題がある。
本発明は上記問題点を解決するためにゲートポリシリコン配線下のゲート酸化膜をセルの肩部と同一レベルに厚くして、製造工程および製品でゲートショート不良の発生を少なくした電界効果トランジスタおよびその製造方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】
本発明に係る請求項１記載の絶縁ゲート型半導体装置は、平面的にセル部とセル部を取り囲む外周部との区分を有し、ＬＯＣＯＳ酸化により形状が確定したセル部のＵ字型溝と外周部のセル部を取り囲む外周溝とを形成した半導体本体と、半導体本体の最外周のＵ字型溝と外周溝とに挟まれた領域表面とＵ字型溝の内面および溝肩部とに設けた熱酸化膜であるゲート酸化膜と、ゲート酸化膜上に設けたポリシリコンからなるゲート電極と、外周溝に前記ＬＯＣＯＳ酸化により設けたフィールド酸化膜と、ゲート電極を構成するポリシリコンをフィールド酸化膜上に延在させて設けたゲートポリシリコン配線とを具備した絶縁ゲート型半導体装置において、前記最外周のＵ字型溝と外周溝とに挟まれた領域の表面層に高濃度ｎ型不純物領域を設けたことを特徴とする。上記手段によれば、ゲートポリシリコン配線下のゲート酸化膜を高濃度ｎ型不純物領域上に形成することにより高濃度ｎ型不純物を含まない場合より３倍程度厚く増速酸化できる。本発明に係る請求項２記載の絶縁ゲート型半導体装置は、請求項１記載の絶縁ゲート型半導体装置において、前記半導体本体が低濃度ｎ型ドレイン領域と、前記セル部において、前記ドレイン領域の表面層で前記Ｕ字型溝に分離された領域に設けたｐ型ベース領域と、このベース領域の表面層に設けた高濃度ｎ型ソース領域と、前記外周部において、前記ドレイン領域の表面層に前記外周溝を取り囲むように前記最外周のＵ字型溝直下にまで設けたｐ型ウェル領域と、前記最外周のＵ字型溝と前記外周溝とに挟まれた領域に前記ベース領域と同時に設けたｐ型不純物領域とを含み、前記高濃度ｎ型不純物領域が前記ｐ型不純物領域の表面層に前記ソース領域と同時に設けられたことを特徴とする。上記手段によれば、ゲートポリシリコン配線下のゲート酸化膜をソース領域と同時に設けた高濃度ｎ型不純物領域上に形成することにより工程を新たに追加することなく高濃度ｎ型不純物を含まない場合より３倍程度厚く増速酸化できる。本発明に係る請求項３記載の絶縁ゲート型半導体装置は、請求項１記載の絶縁ゲート型半導体装置において、前記半導体本体が低濃度ｐ型ドレイン領域と、前記セル部において、前記ドレイン領域の表面層で前記Ｕ字型溝に分離された領域に設けたｎ型ベース領域と、このベース領域表面層に設けた高濃度ｐ型ソース領域と、前記外周部において、前記ドレイン領域の表面層に設けた前記外周溝を取り囲むように前記最外周のＵ字型溝直下にまで設けたｎ型ウェル領域と、前記最外周のＵ字型溝と前記外周溝とに挟まれた領域に前記ベース領域と同時に設けたｎ型不純物領域とを含み、前記高濃度ｎ型不純物領域が前記ｎ型不純物領域の表面層に含まれるように前記ベース領域に含まれる高濃度ｎ型コンタクトベース領域と同時に設けられたことを特徴とする。上記手段によれば、ゲートポリシリコン配線下のゲート酸化膜を高濃度ｎ型コンタクトベース領域と同時に設けた高濃度ｎ型不純物領域上に形成することにより工程を新たに追加することなく高濃度ｎ型不純物を含まない場合より３倍程度厚く増速酸化できる。本発明に係る請求項４記載の絶縁ゲート型半導体装置は、請求項２記載の絶縁ゲート型半導体装置において、前記半導体本体が半導体基板上に形成されたエピタキシャル層であることを特徴とする。本発明に係る請求項５記載の絶縁ゲート型半導体装置は、請求項３記載の絶縁ゲート型半導体装置において、前記半導体本体が半導体基板上に形成されたエピタキシャル層であることを特徴とする。本発明に係る請求項６記載の絶縁ゲート型半導体装置は、請求項４記載の絶縁ゲート型半導体装置において、エピタキシャル層が高濃度ｎ型半導体基板上に形成されており、具体的にはＭＯＳＦＥＴであることを特徴とする。本発明に係る請求項７記載の絶縁ゲート型半導体装置は、請求項４記載の絶縁ゲート型半導体装置において、エピタキシャル層が高濃度ｐ型半導体基板上に形成されており、具体的にはＩＧＢＴであることを特徴とする。本発明に係る請求項８記載の絶縁ゲート型半導体装置は、請求項５記載の絶縁ゲート型半導体装置において、エピタキシャル層が高濃度ｐ型半導体基板上に形成されており、具体的にはＭＯＳＦＥＴであることを特徴とする。本発明に係る請求項９記載の絶縁ゲート型半導体装置は、請求項５記載の絶縁ゲート型半導体装置において、エピタキシャル層が高濃度ｎ型半導体基板上に形成されており、具体的にはＩＧＢＴであることを特徴とする。本発明に係る請求項１０記載の絶縁ゲート型半導体装置の製造方法は、平面的にセル部とセル部を取り囲む外周部とに区分される半導体本体上にシリコン酸化膜とシリコン窒化膜を順次形成した後、エッチングにより半導体本体表面のセル部に初期溝と外周部にセル部を取り囲む外周初期溝とを形成する工程と、シリコン窒化膜をマスクに初期溝および外周溝の内面にＬＯＣＯＳ酸化膜を形成すると共に、ＬＯＣＯＳ酸化膜の形成により初期溝がＵ字型溝および外周初期溝が外周溝に形状変形される工程と、Ｕ字型溝のＬＯＣＯＳ酸化膜を除去すると共に外周溝のＬＯＣＯＳ酸化膜をフィールド酸化膜として残す工程と、半導体本体の最外周のＵ字型溝と外周溝とに挟まれた領域表面とＵ字型溝の内面および肩部に熱酸化法によりゲート酸化膜を形成した後、半導体本体表面をポリシリコン膜で被覆する工程と、ポリシリコン膜をエッチングしてＵ字型溝にゲート電極とフィールド酸化膜上にゲート電極から延在させたゲートポリシリコン配線を形成する工程とを含む絶縁ゲート型半導体装置の製造方法において、前記最外周のＵ字型溝と外周溝とに挟まれた領域の表面層に高濃度ｎ型不純物領域を形成する工程を有することを特徴とする。上記手段によれば、最外周のＵ字型溝と外周溝とに挟まれた領域の表面層に高濃度ｎ型不純物領域を形成し、この高濃度ｎ型不純物領域上にゲートポリシリコン配線下の熱酸化膜であるゲート酸化膜を形成することによりゲートポリシリコン配線下の熱酸化膜であるゲート酸化膜を高濃度ｎ型不純物を含まない場合より３倍程度厚く増速酸化できる。本発明に係る請求項１１記載の絶縁ゲート型半導体装置の製造方法は、請求項１０記載の絶縁ゲート型半導体装置の製造方法において、前記半導体本体が半導体基板上に形成されたエピタキシャル層であり、前記エピタキシャル層を低濃度ｎ型ドレイン領域として、前記セル部において、このドレイン領域の表面層で前記Ｕ字型溝に分離された領域にｐ型ベース領域を形成すると共にこのベース領域の表面層に高濃度ｎ型ソース領域を形成し、前記外周部において、前記ドレイン領域の表面層に前記外周溝を取り囲むように前記最外周のＵ字型溝直下にまでｐ型ウェル領域を形成し、前記ドレイン領域の表面層で前記最外周のＵ字型溝と前記外周溝とに挟まれた領域に前記ベース領域と同時にｐ型不純物領域を形成し、前記高濃度ｎ型不純物領域が前記ｐ型不純物領域の表面層に前記ソース領域と同時に形成されることを特徴とする。上記手段によれば、上記手段によれば、最外周のＵ字型溝と外周溝とに挟まれた領域の表面層にソース領域と同時に高濃度ｎ型不純物領域を形成し、この高濃度ｎ型不純物領域上にゲートポリシリコン配線下の熱酸化膜であるゲート酸化膜を形成することにより工程を新たに追加することなくゲートポリシリコン配線下の熱酸化膜であるゲート酸化膜を高濃度ｎ型不純物を含まない場合より３倍程度厚く増速酸化できる。本発明に係る請求項１２記載の絶縁ゲート型半導体装置の製造方法は、請求項１０記載の絶縁ゲート型半導体装置の製造方法において、前記半導体本体が半導体基板上に形成されたエピタキシャル層であり、前記エピタキシャル層を低濃度ｐ型ドレイン領域として、前記セル部において、このドレイン領域の表面層で前記Ｕ字型溝に分離された領域に高濃度ｎ型コンタクトベース領域を表面層に含むｎ型ベース領域を形成すると共にこのベース領域の表面層に高濃度ｐ型ソース領域を形成し、前記外周部において、前記ドレイン領域の表面層に前記外周溝を取り囲むように前記最外周のＵ字型溝直下にまでｎ型ウェル領域を形成し、前記ドレイン領域の表面層の前記最外周のＵ字型溝と前記外周溝とに挟まれた領域に前記ベース領域と同時にｎ型不純物領域を形成し、前記高濃度ｎ型不純物領域が前記ｎ型不純物領域の表面層に前記高濃度ｎ型コンタクトベース領域と同時に形成されることを特徴とする。上記手段によれば、上記手段によれば、最外周のＵ字型溝と外周溝とに挟まれた領域の表面層に高濃度ｎ型コンタクトベース領域と同時に高濃度ｎ型不純物領域を形成し、この高濃度ｎ型不純物領域上にゲートポリシリコン配線下の熱酸化膜であるゲート酸化膜を形成することにより工程を新たに追加することなくゲートポリシリコン配線下の熱酸化膜であるゲート酸化膜を高濃度ｎ型不純物を含まない場合より３倍程度厚く増速酸化できる。
【０００５】
【発明の実施の形態】
以下に、本発明に基づき第１実施例のＮチャネル型ＭＯＳＦＥＴおよびその製造方法を図１乃至図３を参照して説明する。
まず、構成を説明すると、図１において、１は半導体本体で、基板表面の結晶面が（１００）面の高濃度ｎ型であるｎ+ 型半導体基板２と、この半導体基板２上に設け表面にＵ字型溝３が格子状に形成されると共にこれらのＵ字型溝３を取り囲む外周溝４がリング状に形成されたエピタキシャル層５とを有している。エピタキシャル層５は平面方向でセル部Ａとセル部Ａを取り囲む外周部Ｂとに区分され、セル部Ａは最外周のＵ字型溝３の中央部分より内側で区分され、外周部Ｂはその外側で区分されている。まず、セル部Ａについて説明する。エピタキシャル層５表面に形成されたＵ字型溝３の内部にゲート酸化膜６を介してポリシリコンからなるゲート電極７が形成されている。エピタキシャル層５はエピタキシャル層５の初期層であり低濃度ｎ型であるｎ- 型ドレイン領域８と、このドレイン領域８表面層のＵ字型溝３により分離された領域にゲート電極７をマスクとして自己整合的にＵ字型溝３より浅く設けたｐ型ベース領域９と、ベース領域９の表面層にレジストパターンをマスクとすると共にゲート電極７を自己整合的なマスクとしてベース領域９を一部残して設けたｎ+ 型ソース領域１０とを含んでいる。エピタキシャル層５表面のＵ字型溝３により分離された各領域の平面的な構造は図３に示すように、ソース領域１０は全体が略正方形であり、且つ、所定の一定幅で離隔した非環状の略４等分に分割された３角形の４分割ソース領域１０ａであり、ベース領域９は４分割ソース領域１０ａ間の幅狭なソース分割ベース領域９ａである。エピタキシャル層５上にはゲート電極７を被覆するように層間絶縁膜１１を設け、更にその上にソース領域１０およびベース領域９表面とオーミック接触により電気的接続するソース電極１２を設けている。ソース電極１２はその一部を外部への電気的接続のためのソースパッドとしている。
【０００６】
次に、外周部Ｂについて説明する。エピタキシャル層５はセルＡと共通のドレイン領域８と、このドレイン領域８表面層に外周溝４を下から取り囲むようにして最外周のＵ字型溝３直下にまで設けたｐ型ウェル領域１３と、このｐ型ウェル領域１３表面層のＵ字型溝３と外周溝４に挟まれた領域に設けベース領域９と同時に形成されたｐ型不純物領域１４と、このｐ型不純物領域１４表面層に設けソース領域１０と同時に設けたｎ+ 型不純物領域１５とを含んでいる。溝３内面およびｎ+ 型不純物領域１５表面にセル部Ａと共通のゲート酸化膜６を設けると共に、外周溝４内面にフィールド酸化膜１６を設け、このゲート酸化膜６およびフィールド酸化膜１６上にはゲート電極７を構成するポリシリコンを延在させてゲートポリシリコン配線１７を設けている。エピタキシャル層５上にはゲートポリシリコン配線１７を被覆するようにセルＡと共通の層間絶縁膜１１を設け、更にその上にゲートポリシリコン配線１７とオーミック接触により電気的接続するアルミニウムからなるゲート金属配線１８を設けている。図示しないが、ゲート金属配線１８は外部への電気的接続のためのゲートパッドに接続されている。
【０００７】
上記構成によれば、最外周のＵ字型溝３と外周溝４に挟まれた領域の表面層にｎ+ 型不純物領域１５を設けているので、ｎ+ 型不純物領域１５表面のゲート酸化膜６はｐ型不純物領域１４に形成されるゲート酸化膜より増速酸化により約３倍厚くなり、ｎ+ 型不純物領域１５の溝肩部でのゲート酸化膜６へのゲート印加電圧の電界集中によるゲート酸化膜６の破壊が起こり難くなり、ゲートショートも少なくなる。
【０００８】
次に製造方法を図２（ａ）〜（ｅ）と図１を参照して説明する。
先ず、第１工程はこの工程の完了後の断面図を図２（ａ）に示すように、基板表面の結晶面が（１００）面でオリエーテーションフラットの結晶面が｛１００｝面のｎ+ 型半導体基板２上にｎ- 型のエピタキシャル初期層を形成した後、この初期層の表面に熱酸化法によりシリコン酸化膜５１を膜厚６０００Å程度に形成し、セル部Ａと外周部Ｂに区分される初期層の外周部Ｂのｐ型ウェル領域形成予定領域のシリコン酸化膜５１をフォトリソグラフィ法およびウェットエッチング法により開口して初期層表面を露出させる。この露出した初期層表面に熱酸化法によりシリコン酸化膜５２を膜厚１０００Å程度に形成し、シリコン酸化膜５１をマスクにシリコン酸化膜５２を介してｐ型ウェル領域形成予定領域にホウ素をイオン注入および熱拡散して外周部Ｂにｐ型ウェル領域３３を含むエピタキシャル層５ａを形成する。
【０００９】
次に、第２工程はこの工程の完了後の断面図を図２（ｂ）に示すように、第１工程の完了後に、エピタキシャル層５ａ表面の酸化膜を全面除去し、この表面にシリコン酸化膜５３を熱酸化法により膜厚５００Å程度に形成し、更にその上にシリコン窒化膜５４をＣＶＤ法により膜厚９００Å程度に成長させた後、フォトリソグラフィ法およびドライエッチ法により選択的に窒化膜５４、酸化膜５３およびエピタキシャル層をエッチングして初期溝５５が格子状に形成されると共に、初期溝５５全体を取り囲むように外周初期溝５６がリング状に形成されたエピタキシャル層５ｂを形成する。ここで、最外周の初期溝５５の中央部分より内側がセル部Ａ、外側が外周部Ｂに区分される。初期溝５５は側壁面の結晶面が｛１００｝面に対し０〜３０度の範囲内になるようにエッチングし、深さを例えば、１．３μｍねらいでエッチングして形成される。尚、初期溝５５の深さは１．３μｍねらい以外でもよい。酸化膜５３は後工程でのＬＯＣＯＳ酸化時の窒化膜５４による応力の緩衝膜として形成され、膜厚が厚いほうが応力が緩和されると同時に溝肩部の曲率半径も大きくなるので、曲率半径が適正値となるような膜厚としている。また、窒化膜５４は後工程でのＬＯＣＯＳ酸化時のマスクとして形成され、膜厚が薄いほうが窒化膜５４自身による応力を低減すると同時に溝肩部の曲率半径も大きくなるが、逆に膜厚が薄いことによる窒化膜５４の損傷や窒化膜５４を酸素が通り抜ける等の工程上の不具合が発生するので、工程上の不具合が発生せず曲率半径が適正値となるような膜厚としている。
【００１０】
次に、第３工程はこの工程の完了後の断面図を図２（ｃ）に示すように、第２工程完了後、窒化膜５４をマスクとして初期溝５５、５６の内面を酸化温度１１４０℃程度で熱酸化して膜厚７０００Å程度のＬＯＣＯＳ酸化膜５７を形成すると、初期溝５５がＵ字型溝３、外周初期溝５６が外周溝４に形状変形される。ＬＯＣＯＳ酸化膜５７の形成温度は酸化膜５７の粘性を高くして応力を低減するように設定している。溝肩部の曲率半径は適正値０．２〜０．７μｍとなる。Ｕ字型溝３の側壁面は結晶面が｛１００｝面に対して０〜３０度の範囲内で形成される。尚、ｐ型ウェル領域１３の境界が最外周のＵ字型溝３直下に来るようにパターン配置する。その後、窒化膜５４および酸化膜５３をウェットエッチ法により全面除去し、熱酸化法によりイオン注入のためのシリコン酸化膜５８を膜厚１００Å程度に形成して後、ＬＯＣＯＳ酸化膜５７をマスクにしてシリコン酸化膜５８を介してホウ素をイオン注入および熱拡散してＵ字型溝３の深さより浅く、Ｕ字型溝３により分離された領域にｐ型ベース領域９を形成すると共に最外周のＵ字型溝３と外周溝４に挟まれた領域にｐ型不純物領域１４を形成する。尚、この後、図示しないがフォトリソグラフィ法でのレジストパターンでマスクしてホウ素または弗化ホウ素をイオン注入しフォトレジスト膜除去後に熱拡散してベース領域２９表面層に含まれるｐ+ 型コンタクトベース領域を形成する。さらに、ＬＯＣＯＳ酸化膜５７をマスクにすると共にベース領域９上をフォトリソグラフィ法でのレジストパターンでマスクして砒素またはリンをイオン注入しフォトレジスト膜除去後に熱拡散してベース領域９表面層にｎ+ 型ソース領域１０を形成すると共にｐ型不純物領域１４表面層全面にｎ+ 型不純物領域１５を形成する。この結果、図２（ｂ）のエピタキシャル層５ｂは、表面に溝３，４が形成されエピタキシャル層の初期層であるｎ- 型ドレイン領域８と、ベース領域９と、ソース領域１０と、ｐ型不純物領域１４と、ｎ+ 型不純物領域１５とを含むエピタキシャル層５となる。
【００１１】
次に、第４工程はこの工程の完了後の断面図を図２（ｄ）に示すように、第３工程完了後、ｎ+ 型不純物領域１５の中央部分より外側の領域をフォトリソグラフィ法でのレジストパターン５９でマスクしウェットエッチ法により溝３内のＬＯＣＯＳ酸化膜５７およびｎ+ 型不純物領域１５の中央部分より内側の領域の酸化膜５８を除去することによりベース領域９およびソース領域１０の表面と溝３の内面を露出させ、外周溝４に形成されたＬＯＣＯＳ酸化膜５７をフィールド酸化膜１６として残す。
【００１２】
次に、第５工程はこの工程の完了後の断面図を図２（ｅ）に示すように、第４工程完了後、ベース領域９、ソース領域１０およびｎ+ 型不純物領域１５の表面と溝３の内面に熱酸化法によりゲート酸化膜６を形成する。ゲート酸化膜６の膜厚は、例えば、溝３の内面のベース領域９上で５００Å程度に形成した場合、ｎ+ 型不純物領域１５上には増速酸化により１５００Å程度とベース領域９上より３倍程度厚く形成される。以上の工程を経たエピタキシャル層５の表面をＣＶＤ法によりポリシリコン膜６０で被覆する。
【００１３】
続いて、第６工程はこの工程の完了後の断面図を図１に示すように、フォトリソグラフィ法およびドライエッチ法により、セル部Ａにおいてソース領域１０表面の一部および溝３のポリシリコン膜６０を残してゲート電極７を形成すると共に、外周部Ｂにおいてゲート電極７からフィールド酸化膜１６上に所定長さで延在させたポリシリコン膜６０を残してゲートポリシリコン配線１７を形成した後、以上の工程を経たエピタキシャル層５の表面をＣＶＤ法により層間絶縁膜１１で被覆する。その後セル部Ａにおいてソース領域１０表面の一部およびベース領域９表面と外周部Ｂにおいてゲートポリシリコン配線１７表面の一部とが露出するように層間絶縁膜１１およびゲート酸化膜６にコンタクト窓を形成した後、以上の工程を経たエピタキシャル層５の表面をスパッタ法によりアルミニウム膜で被覆し、このアルミニウム膜をフォトリソグラフィ法およびドライエッチ法により選択的に除去して、セル部Ａにおいてベース領域９およびソース領域１０とオーミック接触により電気的に接続するソース電極１２と外周部Ｂにおいてゲートポリシリコン配線１７とオーミック接触により電気的に接続するゲート金属配線１８を形成する。図示しないが、ソース電極１２から外部に電気的に接続するためのソースパッドと、ゲート金属配線１８から外部に電気的に接続するためのゲートパッドが同時形成される。
【００１４】
この製造方法によれば、ベース領域９表面層にｎ+ 型ソース領域１０を形成するとき同時にｐ型不純物領域１４表面層全面にｎ+ 型不純物領域１５を形成するので、工程を増加させることなく、ゲートポリシリコン配線１７直下に位置するｎ+ 型不純物領域１５上のゲート酸化膜６の膜厚をｐ型不純物領域１４上に形成した場合より増速酸化により３倍程度厚くでき、ｎ+ 型不純物領域１５の溝肩部でのゲート酸化膜６へのゲート印加電圧の電界集中によるゲート酸化膜６の破壊を原因とするゲートショートを防止できる。
【００１５】
次に、第２実施例のＰチャネル型ＭＯＳＦＥＴおよびその製造方法を図４乃至図６を参照して説明する。
まず、構成を説明すると、図４において、２１は半導体本体で、基板表面の結晶面が（１００）面の高濃度ｐ型であるｐ+ 型半導体基板２２と、この半導体基板２２上に設け表面にＵ字型溝２３が格子状に形成されると共にこれらのＵ字型溝２３を取り囲む外周溝２４がリング状に形成されたエピタキシャル層２５とを有している。エピタキシャル層２５は平面方向でセル部Ａとセル部Ａを取り囲む外周部Ｂとに区分され、セル部Ａは最外周のＵ字型溝２３の中央部分より内側で区分され、外周部Ｂはその外側で区分されている。まず、セル部Ａについて説明する。エピタキシャル層２５表面に形成されたＵ字型溝２３の内部にゲート酸化膜２６を介してポリシリコンからなるゲート電極２７が形成されている。エピタキシャル層２５はエピタキシャル層２５の初期層であり低濃度ｐ型であるｐ- 型ドレイン領域２８と、このドレイン領域２８表面層のＵ字型溝２３により分離された領域にゲート電極２７をマスクとして自己整合的にＵ字型溝２３より浅く設けたｎ型ベース領域２９と、ベース領域２９の表面層にレジストパターンをマスクとすると共にゲート電極２７を自己整合的なマスクとしてベース領域２９を一部残して設けたｐ+ 型ソース領域３０とを含んでいる。尚、ベース領域２９には表面層にレジストパターンをマスクに設けたｎ+ 型コンタクトベース領域２９ａを含んでいる。エピタキシャル層２５表面のＵ字型溝２３により分離された各領域の平面的な構造は図６に示すように、ソース領域３０は全体が略正方形であり、且つ、所定の一定幅で離隔した非環状の略４等分に分割された３角形の４分割ソース領域３０ａであり、ベース領域２９は４分割ソース領域３０ａ間の幅狭なソース分割ベース領域２９ｂである。エピタキシャル層２５上にはゲート電極２７を被覆するように層間絶縁膜３１を設け、更にその上にソース領域３０およびベース領域２９表面とオーミック接触により電気的接続するソース電極３２を設けている。ソース電極３２はその一部を外部への電気的接続のためのソースパッドとしている。
【００１６】
次に、外周部Ｂについて説明する。エピタキシャル層２５はセルＡと共通のドレイン領域２８と、このドレイン領域２８表面層に外周溝２４を取り囲むように最外周のＵ字型溝２３直下にまで設けたｎ型ウェル領域３３と、このｎ型ウェル領域３３上のＵ字型溝２３と外周溝２４に挟まれた領域に設けベース領域２９と同時に形成されたｎ型不純物領域３４とを含んでいる。また、ｎ型不純物領域３４には表面層にｎ+ 型コンタクトベース領域２９ａと同時に設けたｎ+ 型不純物領域３４ａを含んでいる。Ｕ字型溝２３内面およびｎ+ 型不純物領域３４ａ表面にセル部Ａと共通のゲート酸化膜２６を設けると共に、外周溝２４内面にフィールド酸化膜３６を設け、このゲート酸化膜２６およびフィールド酸化膜２６上にはゲート電極２７を構成するポリシリコンを延在させてゲートポリシリコン配線３７を設けている。エピタキシャル層２５上にはゲートポリシリコン配線３７を被覆するようにセルＡと共通の層間絶縁膜３１を設け、更にその上にゲートポリシリコン配線３７とオーミック接触により電気的接続するアルミニウムからなるゲート金属配線３８を設けている。図示しないが、ゲート金属配線３８はゲートパッドに接続されている。
【００１７】
上記構成によれば、最外周のＵ字型溝２３と外周溝２４に挟まれた領域の表面層にｎ+ 型不純物領域３４ａを設けているので、ｎ+ 型不純物領域３４ａ表面のゲート酸化膜２６はｎ型不純物領域３４に形成されるゲート酸化膜より増速酸化により約３倍厚くなり、ｎ+ 型不純物領域３４ａの溝肩部でのゲート酸化膜２６へのゲート印加電圧の電界集中によるゲート酸化膜２６の破壊が起こり難くなり、ゲートショートも少なくなる。
【００１８】
次に製造方法を図５（ａ）〜（ｅ）と図４を参照して説明する。
先ず、第１工程はこの工程の完了後の断面図を図５（ａ）に示すように、基板表面の結晶面が（１００）面でオリエーテーションフラットの結晶面が｛１００｝面のｐ+ 型半導体基板２２上にｐ- 型のエピタキシャル初期層を形成した後、この初期層の表面に熱酸化法によりシリコン酸化膜７１を膜厚６０００Å程度に形成し、セル部Ａと外周部Ｂに区分される初期層の外周部Ｂのｎ型ウェル領域形成予定領域のシリコン酸化膜７１をフォトリソグラフィ法およびウェットエッチング法により開口して初期層表面を露出させる。この露出した初期層表面に熱酸化法によりシリコン酸化膜７２を膜厚１０００Å程度に形成し、シリコン酸化膜７１をマスクにシリコン酸化膜７２を介してｎ型ウェル領域形成予定領域にリンをイオン注入および熱拡散して外周部Ｂにｎ型ウェル領域３３を含むエピタキシャル層２５ａを形成する。
【００１９】
次に、第２工程はこの工程の完了後の断面図を図５（ｂ）に示すように、第１工程の完了後に、エピタキシャル層２５ａ表面の酸化膜を全面除去し、この表面にシリコン酸化膜７３を熱酸化法により膜厚５００Å程度に形成し、更にその上にシリコン窒化膜７４をＣＶＤ法により膜厚９００Å程度に成長させた後、フォトリソグラフィ法およびドライエッチ法により選択的に窒化膜７４、酸化膜７３およびエピタキシャル層をエッチングして初期溝７５が格子状に形成されると共に、初期溝７５全体を取り囲むように外周初期溝７６がリング状に形成されたエピタキシャル層２５ｂを形成する。ここで、最外周の初期溝７５の中央部分より内側がセル部Ａ、外側が外周部Ｂに区分される。初期溝７５は側壁面の結晶面が｛１００｝面に対し０〜３０度の範囲内になるようにエッチングし、深さを例えば、１．３μｍねらいでエッチングして形成される。尚、初期溝７５の深さは１．３μｍねらい以外でもよい。酸化膜７３は後工程でのＬＯＣＯＳ酸化時の窒化膜７４による応力の緩衝膜として形成され、膜厚が厚いほうが応力が緩和されると同時に溝肩部の曲率半径も大きくなるので、曲率半径が適正値となるような膜厚としている。また、窒化膜７４は後工程でのＬＯＣＯＳ酸化時のマスクとして形成され、膜厚が薄いほうが窒化膜７４自身による応力を低減すると同時に溝肩部の曲率半径も大きくなるが、逆に膜厚が薄いことによる窒化膜７４の損傷や窒化膜７４を酸素が通り抜ける等の工程上の不具合が発生するので、工程上の不具合が発生せず曲率半径が適正値となるような膜厚としている。
【００２０】
次に、第３工程はこの工程の完了後の断面図を図５（ｃ）に示すように、第２工程完了後、窒化膜７４をマスクとして初期溝７５、７６の内面を酸化温度１１４０℃程度で熱酸化して膜厚７０００Å程度のＬＯＣＯＳ酸化膜７７を形成すると、初期溝７５がＵ字型溝２３、外周初期溝７６が外周溝２４に形状変形される。ＬＯＣＯＳ酸化膜７７の形成温度は酸化膜７７の粘性を高くして応力を低減するように設定している。溝肩部の曲率半径は適正値０．２〜０．７μｍとなる。Ｕ字型溝２３の側壁面は結晶面が｛１００｝面に対して０〜３０度の範囲内で形成される。尚、ｎ型ウェル領域３３の境界が最外周のＵ字型溝２３直下に来るようにパターン配置する。その後、窒化膜７４および酸化膜７３をウェットエッチ法により全面除去し、熱酸化法によりイオン注入のためのシリコン酸化膜７８を膜厚１００Å程度に形成して後、ＬＯＣＯＳ酸化膜７７をマスクにしてシリコン酸化膜７８を介して砒素またはリンをイオン注入および熱拡散してＵ字型溝２３の深さより浅く、Ｕ字型溝２３により分離された領域にｎ型ベース領域２９を形成すると共に最外周のＵ字型溝２３と外周溝２４に挟まれた領域にｎ型不純物領域３４を形成する。この後、フォトリソグラフィ法でのレジストパターンでマスクして砒素またはリンをイオン注入しフォトレジスト膜除去後に熱拡散してベース領域２９表面層に含まれるｎ+ 型コンタクトベース領域２９ａを形成すると共にｎ型不純物領域３４に含まれるｎ+ 型不純物領域３４ａを形成する。さらに、ＬＯＣＯＳ酸化膜７７をマスクにすると共にベース領域２９上をフォトリソグラフィ法でのレジストパターンでマスクしてホウ素または弗化ホウ素をイオン注入しフォトレジスト膜除去後に熱拡散してベース領域２９表面層にｐ+ 型ソース領域３０を形成する。この結果、図５（ｂ）のエピタキシャル層２５ｂは、表面に溝２３，２４が形成されエピタキシャル層の初期層であるｐ- 型ドレイン領域２８と、ベース領域２９と、ソース領域３０と、ｎ型不純物領域３４とを含むエピタキシャル層５となる。このときベース領域２９はその表面層にコンタクトベース領域２９ａを含むと共にｎ型不純物領域３４はその表面層にｎ+ 型不純物領域３４ａを含んでいる。
【００２１】
次に、第４工程はこの工程の完了後の断面図を図５（ｄ）に示すように、第３工程完了後、ｎ+ 型不純物領域３４ａの中央部分より外側の領域をフォトリソグラフィ法でのレジストパターン７９でマスクしウェットエッチ法により溝２３内のＬＯＣＯＳ酸化膜７７およびｎ+ 型不純物領域３４ａの中央部分より内側の領域の酸化膜７８を除去することによりベース領域２９およびソース領域３０の表面と溝２３の内面を露出させ、外周溝２４に形成されたＬＯＣＯＳ酸化膜７７をフィールド酸化膜３６として残す。
【００２２】
次に、第５工程はこの工程の完了後の断面図を図５（ｅ）に示すように、第４工程完了後、ベース領域２９、ソース領域３０およびｎ+ 型不純物領域３４ａの表面と溝２３の内面に熱酸化法によりゲート酸化膜２６を形成する。ゲート酸化膜２６の膜厚は、例えば、溝２３の内面のベース領域２９上で５００Å程度に形成した場合、ｎ+ 型不純物領域３４ａ上には増速酸化により１５００Å程度とベース領域２９上より３倍程度厚く形成される。以上の工程を経たエピタキシャル層２５の表面をＣＶＤ法によりポリシリコン膜８０で被覆する。
【００２３】
続いて、第６工程はこの工程の完了後の断面図を図４に示すように、フォトリソグラフィ法およびドライエッチ法により、セル部Ａにおいてソース領域３０表面の一部および溝２３のポリシリコン膜８０を残してゲート電極２７を形成すると共に、外周部Ｂにおいてゲート電極２７からフィールド酸化膜３６上に所定長さで延在させたポリシリコン膜８０を残してゲートポリシリコン配線３７を形成した後、以上の工程を経たエピタキシャル層２５の表面をＣＶＤ法により層間絶縁膜３１で被覆する。その後セル部Ａにおいてソース領域３０表面の一部およびベース領域２９表面と外周部Ｂにおいてゲートポリシリコン配線３７表面の一部とが露出するように層間絶縁膜３１およびゲート酸化膜２６にコンタクト窓を形成した後、以上の工程を経たエピタキシャル層２５の表面をスパッタ法によりアルミニウム膜で被覆し、このアルミニウム膜をフォトリソグラフィ法およびドライエッチ法により選択的に除去して、セル部Ａにおいてベース領域２９およびソース領域３０とオーミック接触により電気的に接続するソース電極３２と外周部Ｂにおいてゲートポリシリコン配線３７とオーミック接触により電気的に接続するゲート金属配線３８を形成する。図示しないが、ソース電極３２から外部に電気的に接続するためのソースパッドと、ゲート金属配線３８から外部に電気的に接続するためのゲートパッドが同時形成される。
【００２４】
この製造方法によれば、ベース領域２９表面層にｎ+ 型ベース領域２９ａを形成するとき同時にｎ型不純物領域３４表面層全面にｎ+ 型不純物領域３４ａを形成するので、工程を増加させることなく、ゲートポリシリコン配線３７直下に位置するｎ+ 型不純物領域３４ａ上のゲート酸化膜２６の膜厚をｎ型不純物領域３４上に形成した場合より増速酸化により３倍程度厚くでき、ｎ+ 型不純物領域３４ａの溝肩部でのゲート酸化膜２６へのゲート印加電圧の電界集中によるゲート酸化膜２６の破壊を原因とするゲートショートを防止できる。
【００２５】
上記第１および第２実施例において、エピタキシャル層表面の平面的な構造を図３および図６に示すソースが非環状パターンのもので説明したが、これに限定されることなく、他の非環状パターンやソース領域がベース領域を取り囲む環状パターンであってもよい。
また、Ｕ字型溝を格子状に形成されたもので説明したが、ストライプ状に形成されたものであってもよい。
また、半導体本体を半導体基板とエピタキシャル層からなるもので説明したが、エピタキシャル層を含まない半導体基板だけであってもよい。この場合、半導体基板の裏面を高濃度のｎ型不純物層またはｐ型不純物層とする。
また、第１実施例では半導体基板は高濃度ｎ型で説明したが、高濃度ｐ型であってもよい。この場合は、ＩＧＢＴに利用できる。、第２実施例では半導体基板は高濃度ｐ型で説明したが、高濃度ｎ型であってもよい。この場合も、ＩＧＢＴに利用できる。
【００２６】
【発明の効果】
本発明によれば、ゲートポリシリコン配線下のゲート酸化膜をｎ+ 型不純物領域上に形成することによりｎ+ 型不純物を含まない場合より３倍程度厚くして、製造工程および製品でゲートショート不良の発生を少ない絶縁ゲート型半導体装置を製造することができる。
【図面の簡単な説明】
【図１】  本発明の第１実施例である縦型パワーＭＯＳＦＥＴの要部断面図。
【図２】  図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す要部断面図。
【図３】  図１に示す縦型パワーＭＯＳＦＥＴのＵ字型溝で分離された半導体本体表面の１セル分の平面パターン図。
【図４】  本発明の第２実施例である縦型パワーＭＯＳＦＥＴの要部断面図。
【図５】  図５に示す縦型パワーＭＯＳＦＥＴの製造工程を示す要部断面図。
【図６】  図５に示す縦型パワーＭＯＳＦＥＴのＵ字型溝で分離された半導体本体表面の１セル分の平面パターン図。
【符号の説明】
１、２１  半導体本体
２、２２  半導体基板
３、２３  Ｕ字型溝
４、２４  外周溝
５、２５  エピタキシャル層
６、２６  ゲート酸化膜
７、２７  ゲート電極
８、２８  ドレイン領域
９、２９  ベース領域
２９ａ  コンタクトベース領域
１０、３０  ソース領域
１１、３１  層間絶縁膜
１２、３２  ソース電極
１３、３３  ウェル領域
１４  ｐ型不純物領域
３４  ｎ型不純物領域
１５、３４ａ  ｎ+ 型不純物領域
１６、３６  フィールド酸化膜
１７、３７  ゲートポリシリコン配線
１８、３８  ゲート金属配線
５３、７３  シリコン酸化膜
５４、７４  窒化膜
５５、７５  初期溝
５６、７６  外周初期溝
５７、７７  ＬＯＣＯＳ酸化膜
５８、７８  シリコン酸化膜
５９、７９  レジストパターン
６０、８０  ポリシリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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