(57)【特許請求の範囲】
【請求項１】
外部から入力されたクロックを利用し基準クロックを生成して提供する基準クロック生成手段と、
入力された内部クロックに対して単位遅延と多段遅延（ｍｕｌｔｉｐｌｅ  ｄｅｌａｙ）とを併行して実行しながら与え、前記入力された内部クロック、単位遅延された内部クロック及び多段遅延された内部クロックの各位相を前記基準クロック生成手段から提供される基準クロックの位相と比較する位相比較手段と、
前記位相比較手段から出力された比較結果に応じて内部クロックの遅延量を選択するシフトコントロール手段と、
ＮＡＮＤゲート及びインバータを含んで構成される遅延チェーン（ｄｅｌａｙ  ｃｈａｉｎ）を具備しており、前記シフトコントロール手段から出力される制御信号に応じて選択された遅延量だけ前記内部クロックを遅延させる遅延手段と、
前記遅延手段により遅延された現在のクロックに相応する遅延クロックモデルを前記位相比較手段に内部クロックとして提供する遅延クロックモデリング手段と、を含み、
前記位相比較手段は、
入力される前記基準クロック及び内部クロックをそのまま比較して比較結果をシフトコントロール手段に出力する第１位相比較器と、
前記入力される内部クロックに対して所定の単位遅延を与える単位遅延器と、
前記基準クロックと、前記単位遅延器により単位遅延された内部クロックとを比較して比較結果をシフトコントロール手段に出力する第２位相比較器と、
前記入力される内部クロックに対して多段遅延を与える多段遅延器と、
前記基準クロックと、前記多段遅延器により多段遅延された内部クロックとを比較して比較結果を出力する第３位相比較器と、
前記第３位相比較器の比較結果出力に応じて前記遅延手段で多段のシフトを発生可能に支援するバーストシフト制御ユニットとを備えた遅延固定ループ（ＤＬＬ）の初期ロックタイム短縮装置によって実行され、内部クロックを遅延させてスキューを除去するための遅延固定ループの初期ロックタイム短縮方法であって、
前記位相比較手段に基準クロックと内部クロックが各々入力されると（段階７１）、第１位相比較器は内部クロックが基準クロックより遅いか否かを比較し（段階７２）、
段階７２において内部クロックが基準クロックより遅ければ、シフトコントロール手段が前記遅延手段の遅延チェーンを一単位遅延だけ遅延量を減少（左シフト）させた後（段階７３）、段階７２に戻り、
段階７２において内部クロックが基準クロックより早ければ、前記単位遅延器が単位遅延時間だけ遅延されたクロックモデルを生成し単位遅延内部クロックとして第２位相比較器に提供し（段階７４）、
第２位相比較器は段階７４で生成され提供された前記単位遅延内部クロックが基準クロックより遅いか否かを比較して（段階７５）、前記単位遅延内部クロックが基準クロックより遅い場合にはＤＬＬの初期動作を終了し、
前記単位遅延内部クロックが基準クロックより早ければ前記多段遅延器がさらに多段遅延ｍ時間だけ遅延されたクロックモデルを生成し多段遅延ｍ内部クロックとして第３位相比較器に提供し（段階７６）、
第３位相比較器は段階７６で生成され提供された前記多段遅延ｍ内部クロックが基準クロックより遅いか否かを比較して（段階７７）、前記多段遅延ｍ内部クロックが基準クロックより遅い場合には、シフトコントロール手段が前記遅延手段の遅延チェーンを多段遅延時間ｍ＋１だけ遅延量を増加（右シフト）させた（段階７９）後、前記段階７２に戻り、
段階７７で前記多段遅延ｍ内部クロックが基準クロックより早い場合には、シフトコントロール手段が前記遅延手段の遅延チェーンを単位遅延時間だけ遅延量を増加（右シフト）させた（段階７８）後、前記段階７２に戻ることを特徴とする遅延固定ループの初期ロックタイム短縮方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明はＤＤＲ（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ）ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のように高速に動作するメモリデバイス等に用いられる遅延固定ループ（ｄｅｌａｙ  ｌｏｃｋｅｄ  ｌｏｏｐ以下簡単に"ＤＬＬ"という）に関し、特に遅延固定ループの初期ロックタイム（ｌｏｃｋ  ｔｉｍｅ）を効果的に減少させる短縮装置及び方法に関するものである。
【０００２】
【従来の技術】
一般に、ＤＬＬはある信号に対して時間上でスキュー（ｓｋｅｗ）が発生する場合にこれを補正するものであって、最近のＤＤＲ  ＳＤＲＡＭのような高速に動作するメモリデバイス（ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）分野で同期信号として使用するクロック（ｃｌｏｃｋ）のスキューなどの問題点を補完するために必要となる機能である。
【０００３】
従来は基準クロック（ｒｅｆｅｒｅｎｃｅ  ｅｘｔｅｒｎａｌ  ｃｌｏｃｋ）と比較しながら、スキューが発生した内部クロック（ｓｋｅｗｅｄ  ｉｎｔｅｒｎａｌ  ｃｌｏｃｋ）に対して一定の単位遅延（ｕｎｉｔ  ｄｅｌａｙ）のみを反復的に与えながら、前記基準クロックと内部クロックとの間のスキューが前記単位遅延量より小さくなるまで比較動作を反復し、遅延固定ループＤＬＬの初期動作を遂行した。
【０００４】
しかし、上述のような場合は、単位遅延素子（ｕｎｉｔ  ｄｅｌａｙ）を利用して反復的になんども遅延させながら、その都度補正された結果を確認する方法を取っていたため、必然的にその反復回数が多くなりＤＬＬの初期ロックタイム（ｉｎｉｔｉａｌ  ｌｏｃｋｔｉｍｅ）に長時間を要するという短所があった。例えば、０．２ｎｓｅｃの単位遅延素子を採用していると仮定する時、８クロックごとに前記遅延固定ループの位相比較部を作動させる既存のメカニズムで８ｎｓｅｃの遅延動作を遂行するためには、少なくとも４０回の反復動作、すなわち３２０クロック経過後にはじめてその動作を完了できることになる。
【０００５】
特に、上述のような従来技術は、高速で動作するデバイスではさらに致命的な悪影響を及ぼすことは明らかである。
【０００６】
【発明が解決しようとする課題】
したがって、本発明は、上述のような従来の諸問題を解決するために案出されたものであって、その目的は、発生したスキュー除去のために、基準クロックまたは対象内部クロックに対して単位遅延とともに、多段遅延を反復的に併行して実行しながら補正結果を確認して、短い時間内にＤＬＬの初期動作を完了することが可能な遅延固定ループの初期ロックタイム短縮方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記の目的を達成するため、本発明による遅延固定ループ（ＤＬＬ）の初期ロックタイム短縮方法は、外部から入力されたクロックを利用し基準クロックを生成して提供する基準クロック生成手段と、入力された内部クロックに対して単位遅延と多段遅延（ｍｕｌｔｉｐｌｅ  ｄｅｌａｙ）とを併行して実行しながら与え、前記入力された内部クロック、単位遅延された内部クロック及び多段遅延された内部クロックの各位相を前記基準クロック生成手段から提供される基準クロックの位相と比較する位相比較手段と、前記位相比較手段から出力された比較結果に応じて内部クロックの遅延量を選択するシフトコントロール手段と、ＮＡＮＤゲート及びインバータを含んで構成される遅延チェーン（ｄｅｌａｙ  ｃｈａｉｎ）を具備しており、前記シフトコントロール手段から出力される制御信号に応じて選択された遅延量だけ前記内部クロックを遅延させる遅延手段と、前記遅延手段により遅延された現在のクロックに相応する遅延クロックモデルを前記位相比較手段に内部クロックとして提供する遅延クロックモデリング手段と、を含む装置によって実行され、且つ次の構成を含んでなるものである。
【０００８】
即ち、前記位相比較手段は、入力される前記基準クロック及び内部クロックをそのまま比較して比較結果をシフトコントロール手段に出力する第１位相比較器と、前記入力される内部クロックに対して所定の単位遅延を与える単位遅延器と、前記基準クロックと、前記単位遅延器により単位遅延された内部クロックとを比較して比較結果をシフトコントロール手段に出力する第２位相比較器と、前記入力される内部クロックに対して多段遅延を与える多段遅延器と、前記基準クロックと、前記多段遅延器により多段遅延された内部クロックとを比較して比較結果を出力する第３位相比較器と、前記第３位相比較器の比較結果出力に応じて前記遅延手段で多段のシフトを発生可能に支援するバーストシフト制御ユニットとを備えた遅延固定ループ（ＤＬＬ）の初期ロックタイム短縮装置によって実行され、内部クロックを遅延させてスキューを除去するための遅延固定ループの初期ロックタイム短縮方法であって、さらに次の構成を備える。
【０００９】
即ち、前記位相比較手段に基準クロックと内部クロックが各々入力されると（段階７１）、第１位相比較器は内部クロックが基準クロックより遅いか否かを比較し（段階７２）、段階７２において内部クロックが基準クロックより遅ければ、シフトコントロール手段が前記遅延手段の遅延チェーンを一単位遅延だけ遅延量を減少（左シフト）させた後（段階７３）、段階７２に戻り、段階７２において内部クロックが基準クロックより早ければ、前記単位遅延器が単位遅延時間だけ遅延されたクロックモデルを生成し単位遅延内部クロックとして第２位相比較器に提供し（段階７４）、第２位相比較器は段階７４で生成され提供された前記単位遅延内部クロックが基準クロックより遅いか否かを比較して（段階７５）、前記単位遅延内部クロックが基準クロックより遅い場合にはＤＬＬの初期動作を終了し、前記単位遅延内部クロックが基準クロックより早ければ前記多段遅延器がさらに多段遅延ｍ時間だけ遅延されたクロックモデルを生成し多段遅延ｍ内部クロックとして第３位相比較器に提供し（段階７６）、第３位相比較器は段階７６で生成され提供された前記多段遅延ｍ内部クロックが基準クロックより遅いか否かを比較して（段階７７）、前記多段遅延ｍ内部クロックが基準クロックより遅い場合には、シフトコントロール手段が前記遅延手段の遅延チェーンを多段遅延時間ｍ＋１だけ遅延量を増加（右シフト）させた（段階７９）後、前記段階７２に戻り、段階７７で前記多段遅延ｍ内部クロックが基準クロックより早い場合には、シフトコントロール手段が前記遅延手段の遅延チェーンを単位遅延時間だけ遅延量を増加（右シフト）させた（段階７８）後、前記段階７２に戻ることを特徴とする。
【００１０】
【発明の実施の形態】
以下、添付した図面を参照して本発明の実施例を詳細に説明する。
【００１１】
図１は、本発明における遅延固定ループの初期ロックタイム短縮装置の構成を概略的に示したブロック図であり、符号１０はクロック生成部、２０は遅延クロックモデリング部、３０は位相比較部、４０はシフトコントロール部、５０は遅延部、６０は信号駆動部を各々示したものである。
【００１２】
本発明による遅延固定ループの初期ロックタイム短縮装置は、図１に示したように、外部から入力されたクロックを利用して基準クロックを提供するクロック生成部１０と、このクロック生成部１０から提供される基準クロックと、入力された内部クロックの位相を比較して基準クロックまたは内部クロックに対して単位遅延とともに、多段遅延を併行して実行しながら位相を比較する位相比較部３０と、この位相比較部３０の比較結果に応じて遅延量を選択するシフトコントロール部４０と、ＮＡＮＤゲート及びインバータ等により構成される遅延チェーン（ｄｅｌａｙ  ｃｈａｉｎ）を具備しており、前記シフトコントロール部４０から出力される制御信号に応じて選択された遅延量だけ遅延させる遅延部５０と、前記遅延部５０により遅延された現在のクロックに相応する遅延クロックモデルを前記位相比較部３０に提供する遅延クロックモデリング部２０と、前記遅延部５０から印加されるクロックを外部に出力するためのＤＬＬクロック駆動部６０とを含んで構成される。
【００１３】
また、図１の位相比較部についての細部構成一実施例を図２に示した。図面において、３１、３３、及び３５は位相比較器であり、３２は単位遅延器であり、３４は多段遅延器であり、３６はバーストシフト制御ユニットである。
【００１４】
図２を参照して説明すると、前記位相比較部３０は、入力される前記基準クロック及び内部クロックを直接比較して出力する第１位相比較器３１と、前記入力される内部クロックに対して所定の単位遅延を与える単位遅延器３２と、前記基準クロックと、単位遅延された内部クロックとを比較して出力する第２位相比較器３３と、前記入力される内部クロックに対して多段遅延を与える多段遅延器３４と、前記基準クロックと多段遅延された内部クロックとを比較して出力する第３位相比較器３５と、前記第３位相比較器の比較結果の出力に応じて前記遅延手段で多段のシフトを発生可能に支援するバーストシフト制御ユニット３６とにより構成される。
【００１５】
図４の（ａ）、（ｂ）及び（ｃ）を参照して本発明の初期ロックタイム短縮装置の動作を以下に説明する。
【００１６】
本発明における初期ロックタイム短縮装置は、基準クロックと入力された内部クロックのエッジを比較して２クロック間に存在するスキュー（図４の（ａ）における△ｔ１）を除去するものである。
【００１７】
すなわち、基準クロックまたは対象内部クロックに対して単位遅延と多段遅延をともに遂行しながら、直前の遅延動作が反映された内部クロック信号と前記基準クロックエッジとの間の時間差（以下"Δｔ２"と省略する、図４の（ｂ）参照）が前記２つの遅延動作による遅延量（以下"Δｔｓｕｍ"と省略する、Δｔｓｕｍ＝Δｔｕｎｉｔ + Δｔｍｕｌｔｉ)より大きければ前記Δｔｓｕｍだけ内部クロックをさらに遅延させて、もしΔｔ２がΔｔｓｕｍより小さければΔｔｕｎｉｔだけさらに遅延させる。そしてこのような動作が、直前遅延動作が反映された内部クロック信号と前記基準クロックのエッジとの間の時間差（以下簡単に"Δｔ３"とする、図４の（ｃ）参照）がΔｔｕｎｉｔよりも小さくなるまで繰り返すようにすることで、短時間の内にＤＬＬの初期動作を完了可能とする。
【００１８】
例えば、前記Δｔｓｕｍが４個の単位遅延素子遅延量（０.２ｎｓｅｃ×４）に該当すると仮定する時、８クロックごとに前記遅延固定ループの位相比較部を作動させるメカニズムで８ｎｓｅｃの遅延動作を遂行するためには、１０回の反復動作、すなわち８０クロック（従来のＤＬＬの初期動作時間と比較して１／４に短縮される）の内にその動作が完了されることになる。
【００１９】
次に、本発明における遅延固定ループ初期ロックタイム短縮方法について遂行過程の一実施例につき図３を参照して説明する。
【００２０】
まず、位相比較部３０に基準クロックと内部クロックが各々入力されると（段階７１）、内部クロックが基準クロックよりおそいか否かを比較する（段階７２）。
【００２１】
前記内部クロックと前記基準クロックとの比較の結果、内部クロックが基準クロックよりおそければ、すなわち遅延量が過多の場合、遅延部５０の遅延チェーンを直前より一単位遅延だけ左にシフトさせ、単位遅延量だけ遅延量を減少させた後（段階７３）、再度比較する（段階７２）。
【００２２】
また、前記内部クロックと前記基準クロックとの比較の結果、内部クロックが基準クロックより早ければ、すなわち遅延量が不足の場合、その時点より単位遅延時間だけさらに遅延されたクロックモデルを生成する（段階７４）。
【００２３】
その後、再度生成されたクロックモデルが前記基準クロックよりおそいか否かを確認して（段階７５）、それでも早ければ多段遅延時間ｍだけさらに遅延されたクロックモデルを生成した後（段階７６）に、再びそのクロックモデルが前記基準クロックよりおそいか否かを確認する（段階７７）。
【００２４】
もし、この時点においても提供されたクロックモデルがおそければ、すなわち遅延量が不足である場合、直前より多段遅延時間ｍ＋１だけ前記遅延部の遅延チェーンを右にシフトさせた（段階７９）後、前記内部遅延クロックが基準クロックより遅いか否かの比較過程（段階７２）に戻る。
【００２５】
これに対し、前記多段遅延時間ｍだけさらに遅延されたクロックモデルが基準クロックより早い場合、すなわち単位遅延量だけ付加されると、遅延量が不足し、多段遅延量だけ付加されると、遅延量が過多となる場合には、直前より単位遅延時間だけ前記遅延部の遅延チェーンを右にシフトさせた（段階７８）後、前記比較過程（段階７２）に戻って上述の動作が反復されることとなる。
【００２６】
このようにして、内部クロックが基準クロックより早く（すなわち、遅延量が不足して）、現在より単位遅延時間だけさらに遅延させたクロックモデルを生成した（段階７４）後に、これを基準クロックと比較すると（段階７５）、前記基準クロックより遅くなる場合に（すなわち、遅延量が過多であるとき）、ＤＬＬの初期動作が完了する。
【００２７】
上述した実施例では、基準クロックを固定させたまま、対象クロックを遅延させながら比較する場合についてのみ詳細に説明しているが、当該分野の通常の知識を有する者であれば、前記対象クロックを固定させてその代りに前記基準クロックを遅延させながら両クロック間のスキューを除去可能であることは容易に想到できる。また、前記多段遅延の遅延量も本発明が適用される回路環境及び設計者の意図によって適切に変更して設計可能であることを容易に想到できるものである。
【００２８】
本発明の技術思想については、上記好ましい実施例によって具体的に記述したが、上記実施例はその説明のためのものであって、これに限定されるものではなく、本発明の技術分野の通常の専門家であれば本発明の技術思想の範囲内で種々の形態にて実施が可能であり、本発明はこれらを含むものである。
【００２９】
【発明の効果】
上述のように本発明は、基準クロックと比較される対象クロックとの間のスキューを除去する補正において、その補正速度を加速化させることによって、ＤＬＬの初期動作を短時間内に完結可能にし、充分な初期動作マージンを確保するだけでなく、ＤＬＬ補正（ｃｏｒｒｅｃｔｉｏｎ）範囲が大きい場合にもこれを短時間内に安定的に遂行可能とすることで、本装置及び方法を採用するデバイス（ｄｅｖｉｃｅ）の高速動作性能を顕著に向上させる優れた効果がある。
【図面の簡単な説明】
【図１】本発明における遅延固定ループの初期ロックタイム短縮装置の構成を概略的に示したブロック図である。
【図２】図１における位相比較部の細部についての一実施例を示す構成図である。
【図３】本発明における遅延固定ループ初期ロックタイム短縮方法の一実施例を示す遂行フローチャートである。
【図４】（ａ）は本発明における初期ロックタイム短縮装置の動作を示すクロックタイミング図である。
（ｂ）は本発明における初期ロックタイム短縮装置の（（ａ）に続く）動作を示すクロックタイミング図である。
（ｃ）は本発明における初期ロックタイム短縮装置の（（ｂ）に続く）動作を示すクロックタイミング図である。
【符号の説明】
１０            クロック生成部
２０            遅延クロックモデリング部
３０            位相比較部
４０            シフトコントロール部
５０            遅延部
６０            駆動部
３１、３３、３５    位相比較器
３２            単位遅延器
３４            多段遅延器
３６            バーストシフト制御ユニット
【図１】
0004497436.tif 000002
【図２】
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【図３】
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【図４】
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