(57)【特許請求の範囲】
【請求項１】
Ｎ型半導体領域およびＰ型半導体領域上に、ＨｆおよびＺｒから選ばれる金属元素、Ｓｉ並びにＯを含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に真空仕事関数４．８ｅＶ以上の金属を有する金属膜を形成する工程と、
前記金属膜／ゲート絶縁膜／Ｎ型半導体領域および前記金属膜／ゲート絶縁膜／Ｐ型半導体領域の積層構造を還元雰囲気で熱処理する工程と、
その後、前記Ｐ型半導体領域上の前記金属膜および前記ゲート絶縁膜を第２酸素拡散防止膜で被覆する工程と、
その後、前記積層構造を酸素雰囲気で熱処理する工程と、
その後、前記Ｎ型半導体領域上の前記金属膜および前記ゲート絶縁膜を第１酸素拡散防止膜で被覆する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜は、前記金属元素としてＨｆを含み、Ｈｆ／（Ｈｆ＋Ｓｉ）比が０．３以上０．６以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１および第２酸素拡散防止膜は、シリコン窒化膜、アルミニウム酸化膜およびアルミニウム窒化膜のいずれかで形成されることを特徴とする１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート絶縁膜形成工程の前に、
前記Ｎ型およびＰ型半導体領域上に、ダミーゲートを形成する工程と、
前記ダミーゲートをゲート長方向に挟むゲート側壁を形成する工程と、
前記ダミーゲートをゲート長方向に挟む前記Ｎ型およびＰ型半導体領域にソース・ドレイン領域を形成する工程と、
その後、前記ダミーゲートを除去する工程と、を具備し、
前記真空仕事関数４．８ｅＶ以上の金属は、Ｐｔ・Ｒｕ・Ｐｄ・Ｉｒ・Ｒｈ・Ｎｉ・Ｗ・Ｃｏのいずれかから選ばれ、
前記還元雰囲気熱処理は、４００℃以上６００℃以下の温度で行われることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記金属膜形成工程の後でかつ第２酸素拡散防止膜被覆工程の前に、
前記金属膜を加工し、ゲート電極を形成する工程と、
前記ゲート絶縁膜およびゲート電極をゲート長方向に挟むゲート側壁を形成する工程と、
その後、前記ゲート電極をゲート長方向に挟む前記Ｎ型半導体領域およびＰ型半導体領域にソース・ドレイン領域を形成する工程と、を具備し、
前記真空仕事関数４．８ｅＶ以上の金属は、Ｒｕ・Ｗのいずれかから選ばれ、
前記還元雰囲気熱処理は、４００℃以上１０００℃以下の温度で行われることを特徴とすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記酸素雰囲気熱処理は、３００℃以上６００℃以下の温度で３０分以上行われることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記ソース・ドレイン領域を形成する工程の後でかつ前記ダミーゲートを除去する工程の前に、
前記ダミーゲートおよびゲート側壁をゲート長方向に挟む層間絶縁膜を形成する工程と、
を具備することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項８】
前記ソース・ドレイン領域を形成する工程の後に、
前記ゲート絶縁膜、ゲート電極、およびゲート側壁をゲート長方向に挟む層間絶縁膜を形成する工程と、
を具備することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるMOSFET（Metal-Oxide-Semiconductor  Field  Effect  Transistor），CMOSFET（Complementary  MOSFET）等の半導体素子の高性能化が必要である。素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化が困難な状況にある。
【０００３】
例えば、シリコンを用いたゲート電極について、素子動作速度の増加に伴うゲート寄生抵抗の顕在化、絶縁膜界面におけるキャリア空乏化による実効的絶縁膜容量低下、添加不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどの問題が指摘されている。これらの問題を解決するために、メタルゲート材料が提案されている。
【０００４】
しかしながら、メタルゲート技術では、従来のシリコンゲート技術のプロセスフローをそのまま踏襲してＣＭＯＳＦＥＴを形成することが極めて困難であった。
【０００５】
従来のシリコンゲート技術では、ＰチャネルＭＩＳトランジスタにｐ＋シリコン、ＮチャネルＭＩＳトランジスタにｎ＋シリコンを用い、両チャネルトランジスタのゲート電極を一括加工していた。これに対し、メタルゲート技術では、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタにそれぞれ最適な仕事関数を有する別々の金属を用いねばならない為（デュアルファイメタルゲート技術）、ゲート電極の加工は両チャネルトランジスタで個別に行う必要があり、プロセスが複雑化する。
【０００６】
一方、金属／ＨｆＯ２構造を還元熱処理することで仕事関数が低下し、酸素熱処理によって仕事関数が増加する技術が報告されている（非特許文献１および２参照。）。非特許文献１によれば、Ｐｔ／ＨｆＯ２構造について、還元熱処理後の仕事関数は４．６ｅＶ程度、酸素熱処理後の仕事関数は４．９ｅＶ程度である。すなわち、酸素および還元熱処理による仕事関数の変調幅は、０.３ｅＶ程度であった。また、非特許文献２によれば、Ｒｕ／ＨｆＯ２界面の実効仕事関数は、酸素および還元熱処理によって０．５ｅＶ程度の幅を持って変化する。
【非特許文献１】J. K. Schaeffer et al., “Contributions to the effective work function of platinum on hafnium dioxide”, Appl. Phys. Lett., 85(2004), p.p.1826-1828
【非特許文献２】R.Jha et al., “Dependence of PMOS Metal Work Functions on Surface Conditions of High-K Gate Dielectrics”, 2005 International Electron Devices Meeting TECHNICAL DIGEST, 2.6.1-2.6.4
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタとで同一のゲート電極材料を用いて異なる仕事関数を実現する技術があれば、デュアルファイメタルゲート技術のプロセス複雑化の問題は消失する。ここで、非特許文献１または２の技術を利用することが考えられる。しかし、０.３〜０.５ｅＶ程度の仕事関数の変調幅では、ＰチャネルおよびＮチャネルそれぞれのＭＩＳトランジスタのゲート電極に適用するのは不十分であり、しきい値電圧を低く設定できない。
【０００８】
本発明は、上記事情に鑑みて為されたものであり、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタ双方のしきい値電圧が低い半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、Ｎ型半導体領域およびＰ型半導体領域上に、ＨｆおよびＺｒから選ばれる金属元素、Ｓｉ並びにＯを含むゲート絶縁膜を形成する工程と、ゲート絶縁膜上に真空仕事関数４．８ｅＶ以上の金属を有する金属膜を形成する工程と、金属膜／ゲート絶縁膜／Ｎ型半導体領域および金属膜／ゲート絶縁膜／Ｐ型半導体領域の積層構造を還元雰囲気で熱処理する工程と、その後、Ｐ型半導体領域上の金属膜およびゲート絶縁膜を第２酸素拡散防止膜で被覆する工程と、その後、積層構造を酸素雰囲気で熱処理する工程と、その後、Ｎ型半導体領域上の金属膜およびゲート絶縁膜を第１酸素拡散防止膜で被覆する工程とを有することを特徴とする。
【００１０】
また、本発明の半導体装置は、基板と、前記基板に形成されたＮ型半導体領域と、前記Ｎ型半導体領域上に形成され、ＨｆおよびＺｒから選ばれる金属元素、Ｓｉ並びにＯを含む第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、真空仕事関数４．８ｅＶ以上の金属を有する第１ゲート電極と、前記第１ゲート絶縁膜および前記第１ゲート電極をゲート長方向に挟んで形成された第１ゲート側壁と、前記第１ゲート電極をゲート長方向に挟む前記Ｎ型半導体領域に形成された第１ソース・ドレイン領域と、を具備するＰチャネルＭＩＳトランジスタと、前記基板に形成されたＰ型半導体領域と、前記Ｐ型半導体領域上に形成され、前記第１ゲート絶縁膜と同じ元素を含む第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、前記第１ゲート電極と同じ金属を有する第２ゲート電極と、前記第２ゲート絶縁膜および前記第２ゲート電極をゲート長方向に挟んで形成された第２ゲート側壁と、前記第２ゲート電極をゲート長方向に挟む前記Ｐ型半導体領域に形成された第２ソース・ドレイン領域と、を具備するＮチャネルＭＩＳトランジスタと、前記基板上であって、かつ前記第１ゲート側壁と前記第２ゲート側壁との間に形成された層間絶縁膜と、前記第１ゲート電極、前記第１ゲート側壁、および前記層間絶縁膜を覆い、シリコン窒化膜、アルミニウム酸化膜およびアルミニウム窒化膜のいずれかで形成された第１酸素拡散防止膜と、前記第２ゲート電極、前記第２ゲート側壁、および前記層間絶縁膜を覆い、シリコン窒化膜、アルミニウム酸化膜およびアルミニウム窒化膜のいずれかで形成された第２酸素拡散防止膜と、を備えることを特徴とする。
【発明の効果】
【００１１】
本発明は、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタ双方のしきい値電圧が低い半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１３】
なお、各実施の形態においては、ＰチャネルＭＩＳトランジスタおよびＮチャネルＭＩＳトランジスタから構成されるＣＭＯＳＦＥＴデバイス単体について説明するが、無論これらが集積化したロジック回路にも適用できる。さらに、ロジック回路に加え、メモリ回路等が混載されたシステムＬＳＩ等も本発明の範囲内である。
【００１４】
（概要および原理）
まず、本発明の第１および第２実施形態を説明する前に、本発明の概要及び原理を図１乃至図８を用いて説明する。
【００１５】
図１は、本発明の半導体装置の製造方法の概要を示すフローチャートである。なお、ここではゲート絶縁膜としてＨｆＳｉＯＮを例に挙げ説明する。
【００１６】
まず、Ｎ型半導体領域およびＰ型半導体領域上に、ＨｆＳｉＯＮ膜を堆積させる。
【００１７】
次に、ＨｆＳｉＯＮ膜上にＰＭＯＳメタル、すなわちＰチャネルＭＩＳトランジスタに適した仕事関数（４．８ｅＶ以上）を有するメタルゲートを堆積させる。この工程で、ＰＭＯＳメタル／ＨｆＳｉＯＮ／Ｎ型半導体領域の積層構造（後に、ＰチャネルＭＩＳトランジスタを構成。）と、ＰＭＯＳメタル／ＨｆＳｉＯＮ／Ｐ型半導体領域の積層構造（後に、ＮチャネルＭＩＳトランジスタを構成。）と、が形成される。
【００１８】
次に、これらのＰＭＯＳメタル／ＨｆＳｉＯＮ積層構造に対し、還元アニ−ル、すなわち還元雰囲気で熱処理を施す。すると、双方の積層構造において、ＰＭＯＳメタル／ＨｆＳｉＯＮ界面の実効仕事関数がＮチャネルＭＩＳトランジスタのゲート電極に適した値にまで低下する。
【００１９】
この工程に続いて、ＮチャネルＭＩＳトランジスタを酸素拡散防止膜で被覆する。酸素拡散防止膜は、酸素バリア機能を有する。
【００２０】
その後、酸素アニール、すなわち酸素雰囲気で熱処理を施す。すると、ＰチャネルＭＩＳトランジスタにおいて、ＰＭＯＳメタル／ＨｆＳｉＯＮ界面に酸素が到達し、ＰチャネルＭＩＳトランジスタのゲート電極の仕事関数は、再びＰチャネルＭＩＳトランジスタのゲート電極に相応しい値にまで回復する。一方、ＮチャネルＭＩＳトランジスタにおいては、酸素拡散防止膜で被覆されているため、ＰＭＯＳメタル／ＨｆＳｉＯＮ界面に酸素が到達しない。したがって、その仕事関数は、ＮチャネルＭＩＳトランジスタのゲート電極に適した値のままである。この結果、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタとで同一のゲート電極材料を用いて異なる仕事関数を得ることが可能となる。
【００２１】
最後に、ＰチャネルＭＩＳトランジスタの上部には、ＬＳＩの後工程で酸素が逸脱し再び仕事関数が低下しないよう、酸素拡散防止膜を被覆する。
【００２２】
図２は、Ｐｔ／ＨｆＳｉＯＮ／Ｓｉ−キャパシタのフラットバンド電圧とＳｉＯ２換算膜厚（Ｔｅｆｆ）の関係から仕事関数を抽出した実験結果である。黒丸は、還元アニ−ル後酸素アニ−ル前の実験結果であり、白丸は酸素アニ−ル後の実験結果である。
【００２３】
図２に示すように、還元アニ−ルした直後のＰｔ／ＨｆＳｉＯＮ実効仕事関数は４．６ｅＶ程度であった。このサンプルに対し、酸化アニ−ルを行った処、Ｐｔ／ＨｆＳｉＯＮ実効仕事関数は、１ｅＶあまり増加し５．６ｅＶ程度となった。この値は、Ｐｔの真空仕事関数５.６５ｅＶに極めて近い値である。図示はしないが、ゲート絶縁膜がＳｉＯ２の場合には、ＨｆＳｉＯＮで現れたような仕事関数増加は観測されなかった。
【００２４】
図３は、Ｐｔ／ＨｆＳｉＯＮ／Ｓｉ積層構造のＣ−Ｖ曲線を示す図である。
【００２５】
図３に示すように、酸素アニールに起因して、界面準位の発生によるＣ−Ｖ曲線形状の変化、あるいはＳｉ基板の酸化を反映した容量値の変化などは一切観測されない。変化しているのはＣ−Ｖ曲線のフラットバンド電圧のみである。このことは、酸素アニールがまさにゲート電極／ゲート絶縁膜界面の実効仕事関数にのみ作用していることを示唆する。
【００２６】
以上の実験結果をもとに、Ｐｔ／ＨｆＳｉＯＮ実効仕事関数の変化の原理について、図４を参照して説明する。図４は、Ｐｔ／ＨｆＳｉＯＮ界面の微視的な原子結合状態を説明するための模式図である。図４に示すとおり、初期状態のＰｔ／ＨｆＳｉＯＮ界面は、ＨｆとＳｉを酸素が架橋した絶縁膜とＰｔ原子とが物理的に隣接した構造をとっていると推測される。Ｐｔは、酸素、Ｈｆとは結合を形成しにくく、Ｓｉとは結合形成しうるもののＳｉは絶縁膜中の酸素と強固に結合している為、このような微視的構造を推定できる。
【００２７】
この構造に還元アニ−ルを施すと、ＨｆとＳｉを架橋していた酸素が還元作用を受けて離脱し、その箇所に正電荷が発生する。その還元作用は、Ｐｔの触媒作用による増速作用を受けるため、絶縁膜のＰｔに隣接した箇所、すなわちＰｔ／ＨｆＳｉＯＮ界面領域で最も顕著に起きる。これにより、正電荷はＰｔ／ＨｆＳｉＯＮ界面領域に局在化する。この正電荷が、Ｐｔ／ＨｆＳｉＯＮ界面の実効仕事関数をＰｔ本来の値から１ｅＶあまり低下させる物理的起源である。
【００２８】
この後の酸素熱処理により、離脱したサイトの酸素が再補填されて、仕事関数は本来のＰｔ本来の値を示すようになる。
【００２９】
このように、本発明によれば、１ｅＶ程度の仕事関数の変調が可能である。１ｅＶ程度の仕事関数の変調幅があれば、ＰチャネルＭＩＳトランジスタ、ＮチャネルＭＩＳトランジスタ双方のしきい値電圧を充分に低く設定できる。この仕事関数の変調幅は、非特許文献１に開示された仕事関数の変調幅０.３〜０.５ｅＶ程度と大きく異なる。この差について、図５および図６を参照して説明する。
【００３０】
本発明と非特許文献１との違いは、絶縁膜を構成する元素に起因していると推定される。すなわち、本発明がＨｆ等のシリケートを用いるのに対し、非特許文献１はＨｆＯ２を用いており、Ｈｆ−Ｏ−Ｈｆ架橋構造が存在する。Ｈｆ−Ｏ結合は本来的にイオン結合性が強く、酸素欠損を生じやすい。これゆえ、酸素処理を施してもＨｆ−Ｏ−Ｈｆから失われた酸素欠損は完全に修復できず、正電荷が定常的に存在する為、Ｐｔ本来の仕事関数５.６５ｅＶが得られない。
【００３１】
図６は、非特許文献１に於けるＰｔ／ＨｆＯ２界面の微視的な原子結合状態の模式図である。図６の「初期状態」においては、既に隣接するＨｆ原子を架橋する酸素が逸脱しており、正の電荷（＋と表記）が形成されている。この酸素欠損に起因した正電荷はＰｔ／ＨｆＯ２界面の実効的な仕事関数を大きく低下させる作用を示す（図５の片矢印（２））。Ｈｆ−Ｏ結合は本来的にイオン結合性が強いため、Ｈｆ−Ｏ−Ｈｆ構造から逸脱した酸素原子はどのような処理によっても回復しにくい。このため、定常的な界面正電荷の作用により、Ｐｔ／ＨｆＯ２界面の実効仕事関数はＰｔの真空仕事関数よりも大幅に低い値を示す。典型的には、真空仕事関数５．６５ｅＶに対し、実効仕事関数４．９ｅＶ程度である。非特許文献１では、図６に示すように、Ｐｔ−Ｏ−Ｈｆの酸素欠損を還元・酸素アニールによって状態制御することにより、双極子の変化が起きる。これによる仕事関数の変調幅は、非特許文献１に示されているように０．３ｅＶ程度である（図５の両矢印（３））。これは、前述のＰｔ−Ｏ結合力の弱さの為、Ｐｔ−Ｏ−Ｈｆ結合連鎖の密度が低いことに所以している。
【００３２】
これに対し、本実施形態では、共有結合性の高いＳｉ−Ｏ結合の存在が酸素の離脱を抑制する。このため、非特許文献１のＨｆ−Ｏ−Ｈｆ酸素欠損のような定常的欠陥が生じない。これにより、本発明では、「酸素アニ−ル後」の仕事関数はＰｔの真空仕事関数に極めて近い値が得られる（図４、図５）。一方、還元、酸素アニールに対して酸素の出入りが大きいため、図５の両矢印（１）に示すような大きな仕事関数の変化が得られる。無論、Ｐｔ／ＨｆＳｉＯＮ界面にもＰｔ−Ｏ−Ｈｆ結合連鎖はある程度生じうるが、Ｐｔ−Ｏ結合の形成しにくさのゆえにその量は少ない。従って、仕事関数変化はＨｆＳｉＯＮ表面のＨｆ−Ｏ−Ｓｉ結合連鎖からの酸素出し入れが支配的である。
【００３３】
以上、非特許文献１を例に挙げ説明したが、非特許文献２に記載のＲｕ／ＨｆＯ２積層構造についても類似のことが言える。
【００３４】
このような微視的機構の違いにより、非特許文献１や２では、還元・酸素アニールによって、大きな仕事関数変化が実現できていなかった。しかるに、本実施形態では、ゲート絶縁膜の構成元素を変えることで、酸化処理による絶縁膜中酸素欠損修復作用を著しく向上可能であることを新たに発見した。本発明はこの新しい発見に基づくもので、従来技術の延長からは到達不可能な構成を有している。
【００３５】
ゲート絶縁膜は、Ｈｆを含み、Ｈｆ／（Ｈｆ＋Ｓｉ）比が０．３以上０．６以下であることが好ましい。
【００３６】
Ｈｆ／（Ｈｆ＋Ｓｉ）比が０．３未満だと、Ｈｆシリケート中のＨｆ−Ｏ−Ｓｉ結合連鎖の数が少なくなり、この結合連鎖からの酸素出し入れによる仕事関数変調範囲（図５の両矢印（１））が十分大きく取れなくなるおそれがある。これに対し、Ｈｆ／（Ｈｆ＋Ｓｉ）比が０．６より大だと、従来例のＨｆＯ２と同様にＨｆ−Ｏ−Ｈｆ結合連鎖の比率が高すぎて、この結合連鎖の酸素欠損による定常的な仕事関数低下（図５の片矢印（２））が顕在化し、酸素の出し入れによる仕事関数の変調範囲が充分得られなくなるおそれがある。
【００３７】
図７は、Ｈｆシリケート膜のＨｆ原子のＨｆ４ｆ軌道に関する原子結合状態を表すＸＰＳ測定結果である。参照のために、従来例のＨｆＯ２膜のＨｆ原子結合状態（実線）も示した。ＨｆＯ２膜ではＨｆの第１近接原子は必ず酸素、第２近接原子は必ずＨｆである。これに対し、Ｈｆシリケート膜では、Ｈｆの第１近接原子は必ず酸素だが、第２近接原子はＨｆ、あるいはＳｉである。第２近接原子がＳｉの場合、この注目しているＳｉから酸素への電子移動は、第２近接原子がＨｆの場合よりも小さくなる。すなわち、注目しているＨｆから第１近接酸素への電子移動量は、第２近接Ｓｉ＞第２近接Ｈｆとなる。この結果、図７に示すように、Ｈｆシリケート膜はＨｆＯ２膜に対し、Ｈｆの束縛エネルギーが高エネルギー側にシフトする（ケミカルシフト）。図７に示されたケミカルシフトは０．３ｅＶであり、ケミカルシフトは０．１ｅＶ以上であることが好ましい。
【００３８】
ＸＰＳスペクトルから測定することが可能なＨｆのケミカルシフトがＨｆＯ２と同程度となると、Ｈｆ−Ｏ−Ｈｆ結合連鎖の影響が顕在化するおそれがある。これに対応する組成範囲が、先だって説明したＨｆ／（Ｈｆ＋Ｓｉ）比０．６以下である。
【００３９】
本発明の製造方法では、ゲート電極／ゲート絶縁膜界面に対し、ゲート電極を通して酸素を供給することが必須である。この目的から、酸化熱処理工程のプロセスウィンドウを広げ、プロセス設計を容易にするために、ゲート電極は膜厚方向に連続した粒界があると好ましい。
【００４０】
図８は、本発明に相応しいゲート電極の結晶構造を説明する為の、Ｐｔ薄膜に関するＸＲＤ実験結果である。図中に示す（１１１）配向Ｐｔ膜では、膜厚方向にＰｔ粒界が連続していた為、酸素熱処理により外部の酸素が効率的に界面に供給され、大きな仕事関数の変化（図５の矢印（１））を得ることが出来た。しかし、図８の無配向Ｐｔ膜では、ゲート電極の膜厚方向に連続した粒界が存在しない為、酸素が界面に効率的に供給されず、（１１１）配向Ｐｔ膜ほど大きな仕事関数の変化が実現できなかった。
【００４１】
このときの酸素熱処理条件は、１気圧の酸素雰囲気、５００℃６０分である。したがって、酸化熱処理条件を激しいものにすれば、酸素が界面に供給されると考えられる。例えば、７００℃、６０分の処理であれば酸素が界面に供給される。
【００４２】
なお、本発明のゲート電極中の酸素移動は粒界拡散が支配的なので、その拡散スピードは大変速く、ゲート電極の膜厚は強い制約条件にはなりえない。
【００４３】
（第１実施形態）
第１実施形態の半導体装置について図９乃至図１５を参照して説明する。
【００４４】
第１実施形態の半導体装置は、リプレースメントゲートプロセスを用いて作製されたＣＭＯＳデバイスである。図９に、第１実施形態の半導体装置のゲート長方向の断面模式図を示す。
【００４５】
図９に示すように、半導体基板１内には、Ｎ型ウェル領域２及びＰ型ウェル領域３が設けられている。Ｎ型ウェル領域２とＰ型ウェル領域３は、ＳＴＩ(Shallow Trench Isolation)構造の素子分離層４により分離される。
【００４６】
Ｎ型ウェル領域２内には、ＰチャネルＭＩＳトランジスタ１７が設けられる。ＰチャネルＭＩＳトランジスタ１７は、Ｐ型拡散層５と、Ｐ型エクステンション層６と、ゲート絶縁膜９と、第１ゲート電極１０とを備えている。ゲート絶縁膜９はＮ型ウェル領域２上に設けられ、このゲート絶縁膜９上に第１ゲート電極１０が設けられている。また、第１ゲート電極１０上には、第１酸素拡散防止膜１６が設けられている。なお、第１実施形態においては、第１ゲート電極１０の側面にはゲート絶縁膜９と同じ材料からなる絶縁膜９ａが設けられている。そして、第１ゲート電極１０の両側部には、絶縁膜９ａを介して絶縁体からなるゲート側壁１３が設けられている。第１ゲート電極１０上に、第１ゲート電極１０および絶縁膜９ａを覆うように酸素拡散防止膜１６が形成されている。
【００４７】
また、Ｐ型エクステンション層６は第１ゲート電極１０の両側のＮ型ウェル領域２に設けられ、Ｐ型拡散層５はゲート側壁１３の両側のＮ型ウェル領域２に設けられている。そして、Ｐ型拡散層５はＰ型エクステンション層６よりもＮ型ウェル領域２との接合深さが深くなるように構成されている。そして、Ｐ型拡散層５およびＰ型エクステンション層６がＰチャネルＭＩＳトランジスタ１７のソース・ドレイン領域となる。
【００４８】
一方、Ｐ型ウェル領域３内には、ＮチャネルＭＩＳトランジスタ１８が設けられる。ＮチャネルＭＩＳトランジスタ１８は、Ｎ型拡散層７と、Ｎ型エクステンション層８と、ゲート絶縁膜９と、第２ゲート電極１１とを備えている。ＮチャネルＭＩＳトランジスタ１８のゲート絶縁膜９はＰ型ウェル領域３上に設けられ、このゲート絶縁膜９上に第２ゲート電極１１が設けられている。また、第２ゲート電極１１上には、第２酸素拡散防止膜１５が設けられている。なお、第１実施形態においては、第２ゲート電極１１の側面にはゲート絶縁膜９と同じ材料からなる絶縁膜９ａが設けられている。そして、第２ゲート電極１１の両側部には、絶縁膜９ａを介して絶縁体からなるゲート側壁１３が設けられている。第２ゲート電極１１上に、第２ゲート電極１１および絶縁膜９ａを覆うように酸素拡散防止膜１５が形成されている。
【００４９】
また、Ｎ型エクステンション層８は第２ゲート電極１１の両側のＰ型ウェル領域３に設けられ、Ｎ型拡散層７はゲート側壁１３の両側のＰ型ウェル領域３に設けられている。そして、Ｎ型拡散層７はＮ型エクステンション層８よりもＰ型ウェル領域３との接合深さが深くなるように構成されている。Ｎ型拡散層７およびＮ型エクステンション層８がＮチャネルＭＩＳトランジスタ１８のソース・ドレイン領域となる。
【００５０】
ＰチャネルＭＩＳトランジスタ１７およびＮチャネルＭＩＳトランジスタ１８の間の間隙には、層間絶縁膜１４が形成されている。
【００５１】
第１実施形態のＭＩＳトランジスタの上面構造について、ＰチャネルＭＩＳトランジスタを例に挙げ説明する。
【００５２】
図１０は、図９で説明したＰチャネルＭＩＳトランジスタ１７の上面透視模式図である。便宜上、酸素拡散防止膜１６に被覆される箇所（第１ゲート電極１０等）については、点線で示した。
【００５３】
図１０に示すように、酸素拡散防止膜１６は、第１ゲート電極１０のトランジスタ領域部分を被覆し、オーバーラップするように形成されているが、ゲートコンタクト領域上には形成されていない。
【００５４】
これにより、酸素拡散防止膜はゲート電極／絶縁膜界面との酸素のやり取りを禁じる作用を示しながら、ゲート電極への電気的コンタクトの障害となることはない。
【００５５】
ゲート絶縁膜９は、ＨｆおよびＺｒから選ばれる金属元素、Ｓｉ並びにＯを含む。すなわち、ゲート絶縁膜９は、ハフニウムシリケートあるいはジルコニウムシリケートで形成される。
【００５６】
ゲート絶縁膜９は、Ｈｆ、Ｓｉ並びにＯを含むハフニウムシリケートで形成される方が好ましい。ハフニウムシリケートについて、窒素が添加されたＨｆＳｉＯＮであっても良い。上述したように、Ｈｆ／（Ｈｆ＋Ｓｉ）比が０．３以上０．６以下であることが好ましい。
【００５７】
なお、ゲート絶縁膜９は、「ハフニウムシリケートもしくはジルコニウムシリケート／ＳｉＯ２等の所謂界面層」の積層構造でもかまわない。
【００５８】
また、半導体領域がＳｉのときは、ハフニウムシリケートが好ましく、半導体領域がＧｅのときは、ジルコニウムシリケートが好ましい。
【００５９】
第１ゲート電極１０、第２ゲート電極１１は、双方とも、真空仕事関数４．８ｅＶ以上の金属を用いる。仕事関数がＰチャネルＭＩＳトランジスタのしきい値電圧制御に適した値であるためである。第１ゲート電極１０および第２ゲート電極１１にて同一の材料を用いることにより、簡便なプロセスが可能となる。
【００６０】
真空仕事関数４．８ｅＶ以上の金属は、Ｐｔ・Ｒｕ・Ｐｄ・Ｉｒ・Ｒｈ・Ｎｉ・Ｗ・Ｃｏのいずれかが好ましい。これらの材料は酸素との結合力がさほど強くないためである。真空仕事関数４．８ｅＶ以上の金属は、Ｐｔ・Ｒｕ・Ｉｒ・Ｗから選ばれることがより好ましい。
【００６１】
最も好ましい真空仕事関数４．８ｅＶ以上の金属はＷであり、次に好ましいのはＲｕである。Ｗはゲート絶縁膜中の拡散係数が低く、ゲート絶縁膜の長期信頼性を劣化させにくいという特性を持つ為である。ＲｕはＷよりも拡散係数が大きいので、相対的な信頼性劣化の可能性が危惧されるものの、実用的にはほぼ問題ない水準に制御することが可能である。さらに、Ｗは、Ｒｕにはない「酸素分子を酸素原子に解離させる特性」を有する。このため、酸素をゲート電極／ゲート絶縁膜界面に効率よく導入することができ、酸素雰囲気熱処理での条件をより穏和にできる。
【００６２】
これらの材料のうち、Ｐｔ・Ｐｄ・Ｉｒ・Ｒｈ・Ｎｉ・Ｃｏは、エッチング等の加工がしにくい、という難点を有する。この観点から、第１実施形態においては、これら金属材料を第１、第２ゲート電極１０、１１に用いる場合のＣＭＯＳトランジスタの製造方法は、ゲートスタック構造の形成にエッチングプロセスを要さない、リプレースメントゲートプロセスを用いることが最も有効である。
【００６３】
なお、リプレースメントゲートプロセスを用いる場合、そのデバイス構造はリプレースメントゲートプロセス特有の構造を採る。具体的には、図９に例示したように、第１ゲート電極１０の側面にはゲート絶縁膜９と同じ材料からなる絶縁膜９ａが設けられた構造となる。
【００６４】
第１酸素拡散防止膜１６、第２酸素拡散防止膜１５は、シリコン窒化膜、アルミニウム酸化膜、アルミニウム窒化膜のいずれかで形成されることが望ましい。これらの材料は酸素透過能が著しく低く、第１、第２ゲート電極１０、１１への酸素の拡散を防止するという目的に相応しい性質を有している為である。その膜厚は、酸素を透過させない程度の膜厚以上であれば良く、上記の材料であれば３０ｎｍ以上であれば十分にその機能を発揮する。
【００６５】
また、第１酸素拡散防止膜１６と第２酸素拡散防止膜１５は、同じ材料であることが望ましい。形状加工プロセスが統一化でき、プロセス構築が容易になるためである。
【００６６】
Ｎ型ウェル領域２、Ｐ型ウェル領域３などの半導体領域は、ＳｉあるいはＧｅで形成される。
【００６７】
次に、第１実施形態の半導体装置の製造方法について、図１１乃至図１６を参照して説明する。
【００６８】
第１実施形態の半導体装置の製造方法は、トランジスタ製造にいわゆるリプレースメントゲートプロセスを用いる。なお、この製造方法は、第１、第２ゲート電極１０、１１にＷを使用した場合を例にとって説明する。
【００６９】
まず、図１１に示すように、半導体基板１に、ＳＴＩ構造の素子分離層４によって分離されたＮ型ウェル領域２およびＰ型ウェル領域３を形成する。続いて、Ｎ型ウェル領域２およびＰ型ウェル領域３にそれぞれダミーゲート（図示せず）を形成し、上記ダミーゲートをマスクとして、Ｎ型ウェル領域２にＰ型不純物を注入してＰ型エクステンション層６を形成し、Ｐ型ウェル領域３にＮ型不純物を注入してＮ型エクステンション層８を形成する。その後、上記ダミーゲートの側部にゲート側壁１３を形成する。そして、ダミーゲートおよびゲート側壁１３をマスクとしてＮ型ウェル領域２にＰ型不純物を注入してＰ型拡散層５を形成し、Ｐ型ウェル領域３にＮ型不純物を注入してＮ型拡散層７を形成する。続いて、層間絶縁膜１４を堆積し、この層間絶縁膜１４を平坦化する。その後、上記ダミーゲートを除去することにより図１１に示す構造を得る。図１１からわかるように、ダミーゲートが除去された箇所に形成されるのが、ダミーゲート溝１９である。なお、拡散層５、７上にサリサイド層が形成されていてもよい。
【００７０】
なお、ダミーゲートとしては、Ｓｉなどの材料を用いる。このとき、ダミーゲート除去には、アルカリ溶液によるウェットエッチングなどの手法を用いる。
【００７１】
次に、図１２に示すようにゲート絶縁膜９を堆積する。ここでは、ＡＬＤ(Atomic layer deposition)法によりハフニウムシリケートを３ｎｍ堆積した。堆積法は、ダミーゲートが除去された後の溝１９の底面および側面に沿って絶縁膜を形成することが可能であれば良く、ＣＶＤ(Chemical vapor deposition)法などでもかまわない。
【００７２】
ここで、本実施形態の仕事関数の変調作用を最も効率的に発揮させる為には、ハフニウムシリケートは、その微視的構造がＨｆ−Ｏ−Ｓｉ結合連鎖で構成されることが望ましい（図４参照。）。ハフニウムシリケートの製造方法によっては、Ｈｆ／（Ｈｆ＋Ｓｉ）比が同一であっても、局所的にＨｆ−Ｏ−Ｈｆ、Ｓｉ−Ｏ−Ｓｉの高濃度な部分が生じてしまう場合がある。本実施形態では、このような微視的な構造不均一性を避ける必要がある。このため、ＣＶＤ法を用いるのであれば、膜堆積のシーケンスとしてはＨｆ原料とＳｉ原料を同時供給することが最も良い。また、Ｈｆシリケート成膜後に窒素を添加する場合、窒素添加前の高温熱処理は極力低温で、少なくとも８００℃以下で行うことが望ましい。これ以上の温度になると、ハフニウムシリケート膜はＨｆＯ２とＳｉＯ２に化学的な相分離を生じてしまい、その後で窒素を添加したとしても、本発明に必須なＨｆ−Ｏ−Ｓｉ結合連鎖を得ることは非常に困難になる。
【００７３】
次に、図１３に示すように、ゲート絶縁膜９上にゲート電極材料膜（金属膜）２０を堆積する。ここでは、スパッタ法によりＷ膜を１００ｎｍ堆積した。前記のように、Ｗ電極膜厚方向に連続した粒界を有することが最も望ましい。この目的のためには、Ｗ堆積時の基板温度を２００〜４００℃程度に高温化することが望ましい。
【００７４】
次に、通常のＣＭＰ(Chemical mechanical polishing)プロセスによってデバイス構造を平坦化することにより、第１ゲート電極１０および第２ゲート電極１１を形成し、図１４に示す構造を得る。
【００７５】
引き続き、還元雰囲気の熱処理を行う。この工程で、ゲート絶縁膜９のゲート電極近傍は、図４に示す「初期状態」から「還元アニ−ル」の状態、すなわち酸素欠損に起因した正電荷が分布している状態へと移行する。ここでは、Ｎ２＋Ｈ２ガス（Ｈ２＝３％）、５５０℃、３０分の条件で熱処理を行った。これにより、Ｗの仕事関数は、ゲート絶縁膜表面正電荷の作用で５ｅＶから４ｅＶに低下した。
【００７６】
このときの雰囲気ガスは、機能的には水素１００％、水素ラジカル雰囲気などが最も相応しいが、プロセス管理の利便性を考慮すればＮ２＋Ｈ２ガスが最も好ましい。Ａｒ、Ｎ２などの希ガスのみでも一定の効果は得られるが、最大の仕事関数変化を得るためには微量でも水素を含むことが必要である。
【００７７】
また、ここでは、熱処理温度は４００℃以上６００℃以下の温度範囲で行うことが好ましい。４００℃より低い温度では、大きな仕事関数の低下が確認できなかった。６００℃より高い熱処理温度では、還元作用は効率的に行われると予測されるが、Ｐ型エクステンション層６およびＮ型エクステンション層８の不純物プロファイルが変化してしまう為、不適である。
【００７８】
引き続き、Ｐ型ウェル領域３上部にのみ第２酸素拡散防止膜１５を配した。第２酸素拡散防止膜１５は、次の酸素雰囲気での熱処理工程にて、第２ゲート電極１１への酸素拡散を避けるために配置する。このため、第２ゲート電極１１およびゲート絶縁膜９を覆うように形成することが好ましい。ここでは、第２酸素拡散防止膜１５としてシリコン窒化膜を用いた。
【００７９】
その後、酸素雰囲気で熱処理を行い、図１５の構造を得た。ここでは、５００℃、１気圧の酸素雰囲気、３０分の条件で熱処理を実施した。この処理により、Ｎ型ウェル領域２上部に形成されたＰチャネルＭＩＳトランジスタ１７の第１ゲート電極１０の実効仕事関数は、ゲート絶縁膜９表面の酸素欠損補償によりＷ本来の５ｅＶにまで回復した。
【００８０】
酸素熱処理の雰囲気に関しては、酸素が窒素で希釈されていてもよく、また大気圧でなく減圧環境であっても良い。また、熱処理温度は３００℃以上６００℃以下が好ましい。３００℃以上でないと酸素拡散が顕著にならない為、仕事関数を元に戻す作用が得られないおそれがある。一方、６００℃より高い温度では、ゲート電極が酸化され、膜のモフォロジーが劣化するなどの問題が生じるおそれがある。熱処理時間は、ＰチャネルＭＩＳトランジスタ１７のゲート絶縁膜９に酸素を十分いきわたらせる目的から、３０分以上の時間をかけて行うことが望ましい。
【００８１】
この後、ＰチャネルＭＩＳトランジスタ１７の上部に第１酸素拡散防止膜１６を堆積し、図９の構造を実現した。第１酸素拡散防止膜１６は、ゲート絶縁膜９のゲート電極近傍から酸素が逸脱し、実効仕事関数が低下しないようにするために配置する。このため、第１ゲート電極１０およびゲート絶縁膜９を覆うように形成することが好ましい。
【００８２】
（第２実施形態）
第２実施形態の半導体装置について、第１実施形態と異なる箇所について図１６乃至図２０を参照して説明する。
【００８３】
第２実施形態の半導体装置は、従来のシリコンゲート同様のセルフアラインプロセスを用いて作製されたＣＭＯＳデバイスである。
【００８４】
図１６に、第２実施形態の半導体装置のゲート長方向の断面模式図を示す。
【００８５】
図１６は、第１実施形態の半導体装置を示す図９とほぼ同様であって、第１、第２ゲート電極１０、１１側部のゲート絶縁膜９ａが無い点のみ、図９と異なる。
【００８６】
セルフアラインプロセスでは、ゲート電極のドライエッチング加工、さらにその後の１０００℃以上の高温熱処理工程を要する。この要請に耐えるために、第１ゲート電極１０、第２ゲート電極１１を形成する真空仕事関数４．８ｅＶ以上の金属としては、Ｒｕ・Ｗのいずれかの材料を用いる。
【００８７】
次に、第２実施形態の半導体装置の製造方法について、図１７乃至図２０を参照して説明する。
【００８８】
まず、半導体基板１に、ＳＴＩ構造の素子分離領域４によって分離されたＮ型ウェル領域２およびＰ型ウェル領域３を形成する。続いて、半導体基板１上にゲート絶縁膜９、ルテニウムで形成されたゲート電極膜２０を５０ｎｍ堆積し、図１７の構造を得る。ここでは、ゲート絶縁材料として、厚さ３ｎｍのＨｆＳｉＯＮ（組成比（＝Ｈｆ／（Ｈｆ＋Ｓｉ））が０．５程度、窒素濃度が２０原子％）をＣＶＤ法により堆積した。  ＲｕもしくはＷで形成されたゲート電極２０は、ＣＶＤ法、ＰＶＤ法などの通常プロセスで形成することができる。その構造については、粒界が膜厚方向に貫通している特徴を有する事がもっとも望ましい。
【００８９】
引き続き、還元雰囲気の熱処理を行う。この工程で、ゲート絶縁膜９のゲート電極近傍は、図４に示す「初期状態」から「還元アニ−ル」の状態、すなわち酸素欠損に起因した正電荷が分布している状態へと移行する。ここでは、Ｎ２＋Ｈ２ガス（Ｈ２＝３％）、１０００℃、３０秒の条件で熱処理を行った。これにより、ルテニウムで形成されたゲート電極膜２０の仕事関数は、ゲート絶縁膜表面正電荷の作用で５ｅＶから４ｅＶに低下した。
【００９０】
このときの雰囲気ガスは、機能的には水素１００％、水素ラジカル雰囲気などが最も相応しいが、プロセス管理の利便性を考慮すればＮ２＋Ｈ２ガスが最も好ましい。Ａｒ、Ｎ２などの希ガスのみでも一定の効果は得られるが、最大の仕事関数変化を得るためには微量でも水素を含むことが必要である。
【００９１】
また、ここでは、熱処理温度は４００℃以上１０００℃以下の温度範囲で行うことが好ましい。４００℃未満では還元作用が得られず、１０００℃より大ではチャネル領域の不純物分布が著しく変化してしまい、デバイス特性が劣化するためである。
【００９２】
次に、Ｎ型ウェル領域２上及びＰ型ウェル領域３上のゲート電極膜２０をパターニングする。ここでは、酸素ＲＩＥ（Reactive Ion Etching）によりパターニングし、第１ゲート電極１０、第２ゲート電極１１を形成した。引き続き、第１、第２ゲート電極１０、１１でマスクされていない部分のゲート絶縁膜９を、ウェットエッチング等を用いて除去する。ルテニウムは耐薬品性に優れており、例えばふっ酸水溶液を用いてＨｆＳｉＯＮからなるゲート絶縁膜９をエッチングしても、ルテニウムが薬品で侵されることはない。Ｗの耐薬品性はＲｕよりはやや劣るものの、ゲート絶縁膜をエッチングするプロセスに対しては安定を保つことが可能である。次に、Ｎ型ウェル領域２に第１ゲート電極１０をマスクとして自己整合的にＰ型不純物を注入してＰ型エクステンション層６を形成する。その後、Ｐ型ウェル領域３に第２ゲート電極１１をマスクとして自己整合的にＮ型不純物を注入してＮ型エクステンション層８を形成し、図１８の構造を得る。
【００９３】
次に図１９に示すように、第１、第２ゲート電極１０、１１の側部に絶縁材で形成されたゲート側壁１３を形成する。その後、第１、第２ゲート電極１０、１１およびゲート側壁１３をマスクとして、Ｎ型ウェル領域２およびＰ型ウェル領域３に別々にイオン注入することにより、Ｐ型拡散層５およびＮ型拡散層７を形成する。続いて、基板１の全面に層間絶縁膜１４を堆積し、平坦化のための研磨（例えば、ＣＭＰ）を行い、図１９に示す構造を得る。
【００９４】
この一連の工程を通して、ルテニウムは熱的、化学的に極めて安定であるが故に、ほとんどの工程を従来のシリコンゲートの場合と同様に進めることが可能である。ただし、ルテニウムは唯一酸素との反応性がやや高いという難点があり、例えば従来のシリコンゲート技術のおけるゲート加工後の後酸化工程は省略する必要がある。ルテニウムの代わりにタングステンを用いた場合にも同様のプロセスの制約が伴う。
【００９５】
引き続き、ＮチャネルＭＩＳトランジスタの上部領域にのみ、第２酸素拡散防止膜１５を堆積した。第２酸素拡散防止膜１５は、次の酸素雰囲気での熱処理工程にて、第２ゲート電極１１への酸素拡散を避けるために配置する。このため、第２ゲート電極１１およびゲート絶縁膜９を覆うように形成することが好ましい。ここでは、第２酸素拡散防止膜１５としてシリコン窒化膜を用いた。
【００９６】
引き続き、酸素雰囲気で熱処理を行い、図２０の構造を得た。ここでは、５００℃、１気圧の酸素雰囲気、３０分の条件で熱処理を行った。この処理により、Ｎ型ウェル領域２上部に形成されたＰチャネルＭＩＳトランジスタ１７の第１ゲート電極１０の実効仕事関数は、ゲート絶縁膜９表面の酸素欠損補償によりＲｕ本来の５ｅＶにまで回復した。酸素処理の熱処理条件に関しては、第１実施形態と同様である。
【００９７】
この後、ＰチャネルＭＩＳトランジスタ１７の上部に第１酸素拡散防止膜１６を堆積し、図１６の構造を実現した。第１酸素拡散防止膜１６は、ゲート絶縁膜９のゲート電極近傍から酸素が逸脱し、実効仕事関数が低下しないようにするために配置する。このため、第１ゲート電極１０およびゲート絶縁膜９を覆うように形成することが好ましい。
【００９８】
なお、ここでは、還元雰囲気熱処理工程の後に、ゲート電極の加工を行った。これは、ゲート電極の成膜と還元雰囲気熱処理を同一装置内で連続的に行うという、プロセスの利便性を得るためである。しかしながら、本発明の効果を得るという観点からは、ゲート電極の加工後に還元雰囲気熱処理工程を行ってもかまわない。
【００９９】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【０１００】
【図１】本発明の半導体装置の製造方法の概要を示すフローチャート
【図２】Ｐｔ／ＨｆＳｉＯＮ／Ｓｉ−キャパシタのフラットバンド電圧とＳｉＯ２換算膜厚（Ｔｅｆｆ）の関係から仕事関数を抽出した実験結果
【図３】Ｐｔ／ＨｆＳｉＯＮ／Ｓｉ積層構造のＣ−Ｖ曲線を示す図
【図４】Ｐｔ／ＨｆＳｉＯＮ界面の微視的な原子結合状態を説明するための模式図
【図５】本発明と非特許文献１との仕事関数変調幅の違いを説明するための模式図
【図６】Ｐｔ／ＨｆＯ２界面の微視的な原子結合状態を説明するための模式図
【図７】Ｈｆシリケート膜のＨｆ原子のＨｆ４ｆ軌道に関する原子結合状態を表すＸＰＳ測定結果
【図８】結晶配向性の異なるＰｔ薄膜のＸＲＤ結果を示す図
【図９】第１実施形態の半導体装置のゲート長方向の断面模式図
【図１０】図９で説明したＰチャネルＭＩＳトランジスタ１７の上面模式図
【図１１】第１実施形態の半導体装置の製造方法の一製造工程を説明するためのゲート長方向の断面模式図
【図１２】第１実施形態の半導体装置の製造方法の図１１の次の一製造工程を説明するためのゲート長方向の断面模式図
【図１３】第１実施形態の半導体装置の製造方法の図１２の次の一製造工程を説明するためのゲート長方向の断面模式図
【図１４】第１実施形態の半導体装置の製造方法の図１３の次の一製造工程を説明するためのゲート長方向の断面模式図
【図１５】第１実施形態の半導体装置の製造方法の図１４の次の一製造工程を説明するためのゲート長方向の断面模式図
【図１６】第２実施形態の半導体装置のゲート長方向の断面模式図
【図１７】第２実施形態の半導体装置の製造方法の一製造工程を説明するためのゲート長方向の断面模式図
【図１８】第２実施形態の半導体装置の製造方法の図１７の次の一製造工程を説明するためのゲート長方向の断面模式図
【図１９】第２実施形態の半導体装置の製造方法の図１８の次の一製造工程を説明するためのゲート長方向の断面模式図
【図２０】第２実施形態の半導体装置の製造方法の図１９の次の一製造工程を説明するためのゲート長方向の断面模式図
【符号の説明】
【０１０１】
１  半導体基板
２  Ｎ型ウェル領域
３  Ｐ型ウェル領域
４  素子分離層
５  Ｐ型拡散層
６  Ｐ型エクステンション層
７  Ｎ型拡散層
８  Ｎ型エクステンション層
９  ゲート絶縁膜
９ａ  ゲート絶縁膜
１０  第１ゲート電極
１１  第２ゲート電極
１３  ゲート側壁
１４  層間絶縁膜
１５  第２酸素拡散防止膜
１６  第１酸素拡散防止膜
１７  ＰチャネルＭＩＳトランジスタ
１８  ＮチャネルＭＩＳトランジスタ
１９  ダミーゲート溝
２０  ゲート電極材料膜
【図１】
0004528727.tif 000002
【図２】
0004528727.tif 000003
【図３】
0004528727.tif 000004
【図４】
0004528727.tif 000005
【図５】
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【図６】
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【図７】
0004528727.tif 000008
【図８】
0004528727.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
0004528727.tif 000015
【図１５】
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【図１６】
0004528727.tif 000017
【図１７】
0004528727.tif 000018
【図１８】
0004528727.tif 000019
【図１９】
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【図２０】
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