(57)【特許請求の範囲】
【請求項１】
半導体メモリ素子のパワー供給制御装置において、
内部回路にパワーを供給する第１電源ラインとデータ入出力端にパワーを供給する第２電源ラインとの間の連結を制御するスイッチイネーブル信号に応答して上記第１電源ラインと上記第２電源ラインとの連結を制御するスイッチ部と、
アクティブモードでバンク毎にイネーブル化される各バンク別ローアドレスストローブ信号、リフレッシュ動作モードでイネーブル化されるセルフリフレッシュ信号、上記第１電源ライン、及び上記第２電源ラインからの信号を入力信号として上記スイッチイネーブル信号を生成する制御部とを備え、
上記第１電源ラインと上記第２電源ラインとの間の電位差が所定の電位差以内で安定的に動作する場合、上記リフレッシュ動作モード時及びアクティブモードにおいて多数のバンクのいずれか一つのバンクのみアクティブである時、上記スイッチ部をイネーブル化して上記第１電源ラインと上記第２電源ラインとを連結する
ことを特徴とする半導体メモリ素子のパワー供給制御装置。
【請求項２】
上記第１電源ラインが、第１供給電圧を印加する第１電源供給ラインであって、
上記第２電源ラインが、第２供給電圧を印加する第２電源供給ラインである
ことを特徴とする請求項１記載の半導体メモリ素子のパワー供給制御装置。
【請求項３】
上記スイッチ部が、ゲートに上記スイッチイネーブル信号が入力されるとソースドレイン経路を介して上記第１電源供給ラインと上記第２電源供給ラインとを連結するPMOSトランジスタを備えている
ことを特徴とする請求項２記載の半導体メモリ素子のパワー供給制御装置。
【請求項４】
上記制御部が、
第１バンクの第１ローアドレスストローブ信号と第２バンクの第２ローアドレスストローブ信号とを比較して上記第１バンクと上記第２バンクとの動作状態を比較したバンク比較信号を生成するバンク比較部と、
上記第１電源供給ラインと上記第２電源供給ラインとからの信号を入力信号として上記第１電源供給ラインと上記第２電源供給ラインとからの電圧が上記所定の電位差以内で印加された場合、電源比較信号をイネーブル化させる電源比較部と、
上記バンク比較信号と上記電源比較信号と上記セルフリフレッシュ信号とを入力信号として上記スイッチイネーブル信号を生成するスイッチイネーブル信号生成部と
を備えていることを特徴とする請求項２記載の半導体メモリ素子のパワー供給制御装置。
【請求項５】
上記バンク比較部が、
上記第１ローアドレスストローブ信号と上記第２ローアドレスストローブ信号とを論理和する論理和手段と、
上記第１ローアドレスストローブ信号と上記第２ローアドレスストローブ信号とを否定論理積する否定論理積手段と、
上記論理和手段と上記否定論理積手段との出力信号を論理積して上記バンク比較信号を出力する論理積手段と
を備えていることを特徴とする請求項４記載の半導体メモリ素子のパワー供給制御装置。
【請求項６】
上記バンク比較信号が、上記第１ローアドレスストローブ信号と上記第２ローアドレスストローブ信号のいずれか一つがイネーブル化された場合、すなわち上記第１バンクまたは上記第２バンクがアクティブモードである場合にイネーブル化されるものである
ことを特徴とする請求項5 記載の半導体メモリ素子のパワー供給制御装置。
【請求項７】
上記電源比較部が、
上記第１電源供給ラインと上記第２電源供給ラインとの電位差を感知及び増幅して第１比較信号及び第２比較信号を出力する差動増幅部と、
上記差動増幅部からの上記第２比較信号と上記第１比較信号を反転させた信号とを論理積して上記電源比較信号を出力する手段と
を備えていることを特徴とする請求項４記載の半導体メモリ素子のパワー供給制御装置。
【請求項８】
上記差動増幅部が、
ゲートに上記差動増幅部への供給電圧が印加されるとソースドレイン経路を介して上記差動増幅部に電流を供給する第1NMOS トランジスタと、
ゲートに上記第１電源供給ライン信号が印加されると出力ノードをプルダウンする第2NMOS トランジスタと、
ゲートに上記第２電源供給ライン信号が印加されると上記第１比較信号をプルダウンするが、上記第2NMOS トランジスタに比べて駆動力が大きい第3NMOS トランジスタと、
ゲートに上記第２電源供給ライン信号が印加されると上記第２比較信号をプルダウンするが、上記第2NMOS トランジスタに比べて駆動力が小さい第4NMOS トランジスタと、
ゲートに上記出力ノード信号が印加されると上記出力ノードをプルアップする第1PMOS トランジスタと、
ゲートに上記出力ノード信号が印加されると上記第１比較信号をプルアップする第2PMOS トランジスタと、
ゲートに上記出力ノード信号が印加されると上記第２比較信号をプルアップする第3PMOS トランジスタと
を備えていることを特徴とする請求項7 記載の半導体メモリ素子のパワー供給制御装置。
【請求項９】
上記差動増幅部が、
上記第１電源供給ラインと上記第２電源供給ラインとが所定の電位差以内で印加された場合、上記第3NMOS トランジスタが、イネーブル化され、上記第4NMOS トランジスタが、ディスエイブル化されて上記電源比較信号がイネーブル化されるものである
ことを特徴とする請求項８記載の半導体メモリ素子のパワー供給制御装置。
【請求項１０】
上記スイッチイネーブル信号生成部が、
上記セルフリフレッシュ信号と上記バンク比較信号とを論理和する論理和手段と、
上記論理和手段からの出力信号と上記電源比較信号とを否定論理積して上記スイッチイネーブル信号を生成する否定論理積手段とを備えている
ことを特徴とする請求項４記載の半導体メモリ素子のパワー供給制御装置。
【請求項１１】
上記スイッチイネーブル信号が、上記電源比較信号がイネーブル化され、上記バンク比較信号または上記セルフリフレッシュ信号がイネーブル化された場合、イネーブル化されるものである
ことを特徴とする請求項10記載の半導体メモリ素子のパワー供給制御装置。
【請求項１２】
上記第１電源ラインが、第１接地電圧を印加する第１電源接地ラインであって、上記第２電源ラインが、第２接地電圧を印加する第２電源接地ラインである
ことを特徴とする請求項１記載の半導体メモリ素子のパワー供給制御装置。
【請求項１３】
上記スイッチ部が、ゲートに上記スイッチイネーブル信号が入力されるとソースドレイン経路を介して上記第１電源接地ラインと上記第２電源接地ラインとを連結するNMOSトランジスタを備えている
ことを特徴とする請求項12記載の半導体メモリ素子のパワー供給制御装置。
【請求項１４】
上記スイッチイネーブル信号が、待機モードでディスエイブル化され、リフレッシュ動作モードでイネーブル化され、多数のバンクのいずれか一つのバンクのみアクティブモードに動作する場合にイネーブル化されるものである
ことを特徴とする請求項13記載の半導体メモリ素子のパワー供給制御装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体メモリ素子のパワー供給制御装置に関し、特にチップを駆動する電源とデータ入出力に用いられる電源を動作モードに応じて共有して使用することによってノイズを減らし動作速度を速くした半導体メモリ素子のパワー供給制御装置に関する。
【０００２】
【従来の技術】
一般に、DRAMの場合には、半導体素子に供給される電源には、チップを駆動する電源と、データ入出力に用いられる電源とに区別がなく、いずれかひとつの電源がチップを駆動することに用いられると共にデータの入出力動作にも用いられている。
【０００３】
図１は、従来の電源供給ラインの連結方式を簡略化して示したブロックダイヤグラムである。
図１に示したように、従来の電源供給ラインは、DRAMの内部回路110 を駆動する第１電源供給ラインVcc と、データ入出力端150 を駆動する第２電源供給ラインとにより構成されている。
シンクロナス(synchronous)DRAM などの場合、データ入出力速度を速めながら、チップを動作させるのに用いられる第１電源供給ラインVcc と、データ入出力に用いられる第２電源供給ラインVccqとが分離されて用いられている。
【０００４】
【発明が解決しようとする課題】
しかしながら、こうした場合、リフレッシュ動作などではデータの入出力に用いられる第２電源供給ラインVccqからの電圧が印加されるにもかかわらず、動作に寄与することなく、チップの動作のみに関与する第１電源供給ラインのみが用いられるので、ノイズ(noise) が発生しやすく、これによってリフレッシュ時等の動作速度が落ちるといった課題があった。
【０００５】
本発明は、上記した課題に鑑みなされたものであって、動作モードに応じてチップを駆動する電源供給ラインとデータを入出力することに使用する電源供給ラインとを選択的に使用し、電源供給ラインで発生するノイズを最小化して動作速度を向上させることができる半導体メモリのパワー供給制御装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体メモリ素子のパワー供給制御装置は、内部回路にパワーを供給する第１電源ラインとデータ入出力端にパワーを供給する第２電源ラインとの間の連結を制御するスイッチイネーブル信号に応答して上記第１電源ラインと上記第２電源ラインとの連結を制御するスイッチ部と、アクティブモードでバンク毎にイネーブル化される各バンク別ローアドレスストローブ信号、リフレッシュ動作モードでイネーブル化されるセルフリフレッシュ信号、上記第１電源ライン、及び上記第２電源ラインからの信号を入力信号として上記スイッチイネーブル信号を生成する制御部とを備え、上記第１電源ラインと上記第２電源ラインとの間の電位差が所定の電位差以内で安定的に動作する場合、上記リフレッシュ動作モード時及びアクティブモードにおいて多数のバンクのいずれか一つのバンクのみアクティブである時、上記スイッチ部をイネーブル化して上記第１電源ラインと上記第２電源ラインとを連結することを特徴としている。
【０００７】
【発明の実施の形態】
以下、本発明に係る半導体メモリ素子のパワー供給制御装置の実施の形態を図面に基づいて説明する。
図２は、実施の形態にかかるパワー供給制御装置を示すブロックダイヤグラムである。
【０００８】
図中、210 は内部回路を示しており、この内部回路210 に接続された第１電源供給ラインVcc と、データ入出力端230 に接続された第２電源供給ラインVccqとの連結を制御するパワー供給制御装置は、上記第１電源供給ラインVcc と上記第２電源供給ラインVccqとの連結を制御するスイッチイネーブル信号/sw＿enに応答して内部動作モードに応じて上記第１電源供給ラインVcc と上記第２電源供給ラインVccqとの連結を制御するスイッチ部250 と、第１バンクのアクティブモードでイネーブル化される第１ローアドレスストローブ信号ras1、第２バンクのアクティブモードでイネーブル化される第２ローアドレスストローブ信号ras2、リフレッシュ動作モードでアクティブ化されるセルフリフレッシュ信号self＿ref、上記第１電源供給ラインVcc 、及び上記第２電源供給ラインVccqからの信号を入力信号として上記スイッチイネーブル信号/sw＿enを生成する制御部270 とにより構成されている。
【０００９】
上記スイッチ部250 は、ゲートに上記スイッチイネーブル信号/sw＿enが入力されるとソースドレイン経路を介して上記第１電源供給ラインVcc と上記第２電源供給ラインVccqとを連結するPMOSトランジスタPM25よりなる。
【００１０】
図３は、本発明の実施の形態にかかる制御部270 の詳細を示す回路図である。
この制御部270 は、上記第１ローアドレスストローブ信号ras1と上記第２ローアドレスストローブ信号ras2とを比較し、上記第１バンクと上記第２バンクとの動作状態を比較したバンク比較信号bank＿comを生成するバンク比較部330 と、上記第１電源供給ラインVcc と上記第２電源供給ラインVccqとからの信号を入力信号として上記第１電源供給ラインVcc と上記第２電源供給ラインVccqとから上記所定の電位差ΔV 以内で電圧が供給された場合、電源比較信号Vcc＿com をイネーブル化させる電源比較部310 と、上記バンク比較信号bank＿comと上記電源比較信号Vcc＿com と上記セルフリフレッシュ信号self＿refとを入力信号として上記スイッチイネーブル信号/sw＿enを生成するスイッチイネーブル信号生成部350 とを含んで構成されている。
【００１１】
上記バンク比較部330 は、上記第１ローアドレスストローブ信号ras1と上記第２ローアドレスストローブ信号ras2とを論理和するNOR ゲートNOR33 及びインバータINV33 と、上記第１ローアドレスストローブ信号と上記第２ローアドレスストローブ信号とを否定論理積するNANDゲートND33と、上記インバータINV33 と上記NANDゲートND33からの出力信号を論理積して上記バンク比較信号を出力するNANDゲートND34及びインバータINV34 よりなる。
【００１２】
上記電源比較部310 は、上記第１電源供給ラインVcc からの信号と上記第２電源供給ラインVccqからの信号との信号差を感知及び増幅して第１比較信号Vcc＿d1及び第２比較信号Vcc＿d2を出力する差動増幅部311 、及び上記差動増幅部311 からの上記第２比較信号Vcc＿d2と上記第１比較信号Vcc＿d1をインバータINV31 により反転させた信号とを論理積して上記電源比較信号Vcc＿com を出力するNANDゲートND31及びインバータINV32 よりなる。
【００１３】
上記差動増幅部311 は、ゲートに上記差動増幅部311 への供給電圧が印加されるとソースドレイン経路を介して上記差動増幅部311 に電流を供給するNMOSトランジスタNM34と、ゲートに上記第１電源供給ラインVcc 信号が印加されると出力ノードN31 をプルダウンするNMOSトランジスタNM31と、ゲートに上記第２電源供給ラインVccq信号が印加されると上記第１比較信号Vcc＿d1をプルダウンするが、上記NMOSトランジスタNM31に比べて駆動力が大きいNMOSトランジスタNM32と、ゲートに上記第２電源供給ラインVccq信号が印加されると上記第２比較信号Vcc＿d2をプルダウンするが、上記NMOSトランジスタNM31に比べて駆動力が小さいNMOSトランジスタNM33と、ゲートに上記出力ノードN31 信号が印加されると上記出力ノードN31 をプルアップするPMOSトランジスタPM31と、ゲートに上記出力ノードN31 信号が印加されると上記第１比較信号Vcc＿d1をプルアップするPMOSトランジスタPM32と、ゲートに上記出力ノードN31 信号が印加されると上記第２比較信号Vcc＿d2をプルアップするPMOSトランジスタPM33を含んで構成されている。
【００１４】
上記スイッチイネーブル信号生成部350 は、上記セルフリフレッシュ信号self＿refと上記バンク比較信号bank＿comとを論理和するNOR ゲートNOR35 及びインバータINV35 と、上記インバータINV35 からの出力信号と上記電源比較信号Vcc＿com とを入力信号として上記スイッチイネーブル信号/sw＿enを生成するNANDゲートND35よりなる。
【００１５】
上記構成を有する制御部270 の動作を以下に述べる。
まず、上記スイッチイネーブル信号/sw＿enの生成について述べると、このスイッチイネーブル信号/sw＿enは、上記セルフリフレッシュ信号self＿refと、上記第１ローアドレスストローブ信号ras1と、上記第２ローアドレスストローブ信号ras2と、上記第１電源供給ラインVcc 信号と、上記第２電源供給ラインVccq信号とによって制御されて上記第１電源供給ラインVcc と上記第２電源供給ラインVccqとの連結を制御している。
【００１６】
上記スイッチイネーブル信号/sw＿enは、リフレッシュ動作モードと、二つ以上のバンクが存在するメモリで一つのバンクのみアクティブモードに動作する動作モードとの２種類の場合のみにアクティブ化される信号である。
すなわち、互いに異なるバンクに入力されてバンクをアクティブ化する上記第１ローアドレスストローブ信号ras1と上記第２ローアドレスストローブ信号ras2とのいずれか一つが論理ハイにイネーブル化された場合や、セルフリフレッシュモードから論理ハイにイネーブル化される上記セルフリフレッシュ信号self＿refが論理ハイにイネーブル化された場合に上記スイッチイネーブル信号/sw＿enは、論理ローにアクティブ化される。
上記のような場合にPMOSトランジスタPM25がオンされるのでソースドレインに接続された第１電源供給ラインVcc と第２電源供給ラインVccqとが連結される。
【００１７】
上記リフレッシュ動作モードでは、データ入出力端230 に接続された上記第２電源供給ラインVccqの電源電圧が用いられないので、これをリフレッシュ動作を遂行する第１電源供給ラインVcc に連結して充分なパワーを内部回路210 へ供給することによって、ノイズの発生が少なくなり、安定的に動作し、セルに充分な電圧を印加できてリフレッシュタイムが増加する利点がある。
また、二つのバンクが同時に動作する場合と、セルフリフレッシュモードではない場合には、上記PMOSトランジスタPM25がオフされるので、上記第１電源供給ラインVcc と上記第２電源供給ラインVccqとが分離されてデータ入出力端230 に比較的ノイズの少ない第２電源供給ラインVccqを介して電源が供給されるので、安定的なデータ入出力を行なわせることができる。
【００１８】
次に、図３を参照して上記のような信号の論理を有する上記スイッチイネーブル信号/sw＿enの生成過程について述べる。
上記スイッチイネーブル信号/sw＿enは、上記電源比較信号Vcc＿com がアクティブ化された状態で上記セルフリフレッシュself＿ref信号、または上記バンク比較信号bank＿comがアクティブ化される場合にイネーブル化される。
【００１９】
まず、上記電源比較部310 における上記電源比較信号Vcc＿com の生成について述べると、上記電源比較信号Vcc＿com は、上記第１電源供給ラインVcc と上記第２電源供給ラインVccqとが一定の電位差ΔV 内にある場合にのみ" ハイ" にアクティブ化される信号である。これは上記第１電源供給ラインVcc と上記第２電源供給ラインVccqとの間に大きな電位差が発生している場合には、上記スイッチイネーブル信号/sw＿enをディスエイブル化させ、上記第１電源供給ラインVccと上記第２電源供給ラインVccqとの間で電流が流れる可能性を防止するためである。
【００２０】
上記第１電源供給ラインVcc と上記第２電源供給ラインVccqとの間の電位比較は、差動増幅部311 で行なわれる。上記差動増幅部311 は、上記第１電源供給ラインVcc に接続されたNMOSトランジスタNM31と、上記第２電源供給ラインVccqに接続されたNMOSトランジスタNM32、NM33とのサイズを異にして比較しており、上記NMOSトランジスタNM32は、上記NMOSトランジスタNM31に比べてサイズを大きくして駆動力を大きくしてあり、上記NMOSトランジスタNM33は、上記NMOSトランジスタNM31に比べてサイズを小さくして駆動力を小さくしてある。
【００２１】
したがって、上記第１電源供給ラインVcc で、ノイズによる所定の電圧変動ΔV を考慮した電圧であるVcc - ΔV が上記第２電源供給ラインVccqの電圧より大きい場合には、駆動力の差により上記第１比較信号Vcc＿d1は、" ハイ" にプルアップされて、上記電源比較信号Vcc＿com は、" ロー" に非アクティブ化されて上記PMOSトランジスタPM25をオフさせる。また、上記第１電源供給ラインVcc で、ノイズによる所定の電圧変動ΔV を考慮した電圧であるVcc + ΔV が上記第２電源供給ラインVccqの電圧に比べて小さい場合には、駆動力の差により上記第２比較信号Vcc＿d2は、" ロー" にプルダウンされて、上記電源比較信号Vcc＿com は、" ロー" に非アクティブ化されて上記PMOSトランジスタPM25をオフさせる。上記第１電源供給ラインVcc で、ノイズによる所定の電圧変動ΔV を考慮した電圧であるVcc ±ΔV と、第２電源供給ラインVccqの電圧との差がある一定の電圧レベル内にあるならば、駆動力の差により上記第１比較信号Vcc＿d1は、" ロー" にプルダウンされ、上記第２比較信号Vcc＿d2は、" ハイ" にプルアップされて上記電源比較信号Vcc＿com を論理" ハイ" にアクティブ化させる。
【００２２】
次に、上記バンク比較信号bank＿comについて述べると、上記バンク比較部330で、上記第１バンク及び上記第２バンクが全部アクティブモード状態で、上記第１ローアドレスストローブ信号ras1と上記第２ローアドレスストローブ信号ras2とが全部" ハイ" で印加されれば、上記NANDゲートND33からの出力が" ロー" になって、上記バンク比較信号bank＿comは、" ロー" にディスエイブル化される。上記第１バンクまたは上記第２バンクがアクティブモードである場合には、上記第１ローアドレスストローブ信号ras1、または上記第２ローアドレスストローブ信号ras2が" ハイ" で印加され、上記NANDゲートND33からの出力信号が全部" ハイ" になって上記バンク比較信号bank＿comは" ハイ" にアクティブ化される。
【００２３】
一方、上記第１バンク及び上記第２バンクが待機モードである場合には、上記第１ローアドレスストローブ信号ras1及び上記第２ローアドレスストローブ信号ras2が" ロー" で印加され、上記インバータINV33 からの出力信号が" ロー" となり、これに応答して上記バンク比較信号bank＿comは、" ロー" にディスエイブル化される。
【００２４】
このように具現される上記電源比較信号Vcc＿com と上記バンク比較信号bank＿com、または上記セルフリフレッシュ信号に応答して上記スイッチイネーブル信号/sw＿enが制御され、上記スイッチイネーブル信号/sw＿enは、上記スイッチ部250 のPMOSトランジスタPM25をオンオフさせ、上記第１電源供給ラインVcc と上記第２電源供給ラインVccqとを動作モードに応じて連結させてノイズを減らし、動作速度を向上させることができる。
【００２５】
また、本発明では、上記第１電源供給ラインVcc と上記第２電源供給ラインVccqだけでなく、上記内部回路210 の第１電源接地ラインと上記データ入出力端230 の第２電源接地ラインとを上記のような方法で共有して使用することもできる。
【００２６】
本発明の技術思想は、上記実施の形態によって具体的に記述されたが、上記した実施の形態は、その説明のためのものであって、その制限のためのものではない。また、本発明の技術分野における通常の知識を有する専門家であるならば、本発明の技術思想の範囲内で上記実施の形態以外の多様な実施の形態の考案が可能であることも理解されるべきである。
【００２７】
【発明の効果】
上述したとおり、本発明によれば、動作モードに応じてチップを駆動する電源供給ラインとデータを入出力することに使用する電源供給ラインとを選択的に使用し、電源供給ラインで発生するノイズを最小化して動作速度を向上させることができる。
【図面の簡単な説明】
【図１】  従来の電源供給ラインの連結方式を簡略化して示したブロックダイヤグラムである。
【図２】  本発明の実施の形態にかかるパワー供給制御装置を示すブロックダイヤグラムである。
【図３】  本発明の実施の形態にかかる制御部の詳細を示す回路図である。
【符号の説明】
310        電源比較部
311        差動増幅部
330        バンク比較部
350        スイッチイネーブル信号生成部
Vcc        第１電源供給ライン
Vccq       第２電源供給ライン
Vcc＿com   電源比較信号
bank＿com  バンク比較信号
self＿ref  セルフリフレッシュ信号
sw＿en     スイッチイネーブル信号
【図１】
0004441073.tif 000002
【図２】
0004441073.tif 000003
【図３】
0004441073.tif 000004