(57)【特許請求の範囲】
【請求項１】
半導体デバイスから出力されるアナログ信号をディジタル信号に変換するディジタイザ装置であって、
前記半導体デバイスから出力されるアナログ信号を、それぞれ異なるサンプリングタイミングでディジタル信号に順次変換するＮ（Ｎは２以上の整数）個のＡ／Ｄコンバータと、
前記ディジタル信号のそれぞれに、所定の補正係数を乗算する窓関数乗算部と、
前記所定の係数が乗算された前記ディジタル信号に、フーリエ変換（ＦＴ）処理を行うＦＴ処理部と
を備え、
前記窓関数乗算部は、前記ディジタル信号のそれぞれに対して、前記サンプリングタイミングに基づいた前記補正係数を乗算することを特徴とするディジタイザ装置。
【請求項２】
Ｎ個の前記Ａ／Ｄコンバータは、それぞれ実質的に同一の周波数で前記アナログ信号をサンプリングし、
Ｎ個の前記Ａ／Ｄコンバータが前記アナログ信号をサンプリングするサンプリングタイミングは、等時間間隔に配置された理想的なサンプリングタイミングと、位相誤差を有し、
前記窓関数乗算部は、前記ディジタル信号のそれぞれに対して、前記位相誤差に基づいた前記補正係数を乗算することを特徴とする請求項１に記載のディジタイザ装置。
【請求項３】
前記窓関数乗算部は、前記ディジタル信号に所定の補正係数を乗算するＮ個の係数乗算部を有し、
Ｎ個の前記係数乗算部は、それぞれＮ個の前記Ａ／Ｄコンバータに対応し、それぞれの前記Ａ／Ｄコンバータが変換した前記ディジタル信号に前記補正係数を乗算することを特徴とする請求項１又は２に記載のディジタイザ装置。
【請求項４】
前記窓関数乗算部は、予め複数の前記補正係数が格納された記憶部を有し、前記窓関数乗算部は、前記ディジタル信号のそれぞれに対して、複数の前記補正係数の１つを順次選択することを特徴とする請求項１から３のいずれかに記載のディジタイザ装置。
【請求項５】
前記窓関数乗算部は、前記サンプリングタイミングに基づいて、前記ディジタル信号のそれぞれに対して乗算する前記補正係数を算出し、前記窓関数乗算部は、算出した複数の前記補正係数を記憶する記憶部を有することを特徴とする請求項１から３のいずれかに記載のディジタイザ装置。
【請求項６】
前記窓関数乗算部は、Ｎ個の前記係数乗算部に対応した、Ｎ個の前記記憶部を有し、
Ｎ個の前記Ａ／Ｄコンバータは、等時間間隔に配置された理想的なサンプリングタイミングと位相誤差を有するサンプリングタイミングで前記アナログ信号をサンプリングし、
Ｎ個の前記記憶部には、Ｎ個の前記Ａ／Ｄコンバータのそれぞれの前記位相誤差に基づいた前記補正係数が格納されることを特徴とする請求項４又は５に記載のディジタイザ装置。
【請求項７】
前記窓関数乗算部は、所定の時間領域外でサンプリングされた前記ディジタル信号に対して、零を乗算することを特徴とする請求項１から６のいずれかに記載のディジタイザ装置。
【請求項８】
前記ＦＴ処理部は、前記補正係数が乗算された前記ディジタル信号を所定の順序に整列させた、データシーケンスを生成するインターリーブ部を有することを特徴とする請求項１から７のいずれかに記載のディジタイザ装置。
【請求項９】
前記ＦＴ処理部は、前記窓関数乗算部が零を乗算しなかった前記ディジタル信号を所定の順序に整列させた、データシーケンスを生成するインターリーブ部を有することを特徴とする請求項８に記載のディジタイザ装置。
【請求項１０】
前記ＦＴ処理部は、高速フーリエ変換（ＦＦＴ）処理を前記データシーケンスに対して行うことを特徴とする請求項８又は９に記載のディジタイザ装置。
【請求項１１】
前記ＦＴ処理部は、前記データシーケンス中の偶数番目データシーケンスにＦＦＴ処理を行う第１ＦＦＴ処理部と、前記データシーケンス中の奇数番目データシーケンスにＦＦＴ処理を行う第２ＦＦＴ処理部とを更に有し、
前記Ｎ個のＡ／Ｄコンバータが行うサンプリングタイミングと、等時間間隔に配置された理想的なサンプリングタイミングとは位相誤差を有し、
前記ＦＴ処理部は、前記位相誤差を補正する位相補正係数に基づいて、ＦＦＴ処理された前記ディジタル信号を補正するバタフライ演算を行う、バタフライ演算部を更に有することを特徴とする請求項１０に記載のディジタイザ装置。
【請求項１２】
前記バタフライ演算部は、前記第１ＦＦＴ処理部又は前記第２ＦＦＴ処理部のどちらか片方によりＦＦＴ処理された前記ディジタル信号に第１の位相補正係数を乗算することを特徴とする請求項１１に記載のディジタイザ装置。
【請求項１３】
前記ＦＴ処理部は、前記バタフライ演算部が演算したディジタル信号のそれぞれに、前記第１の位相補正係数に基づく第２及び第３の位相補正係数のいずれかを乗算することを特徴とする請求項１２に記載のディジタイザ装置。
【請求項１４】
４個の前記Ａ／Ｄコンバータを備え、
前記ＦＴ処理部は、それぞれの前記Ａ／Ｄコンバータが変換した前記ディジタルデータに対してそれぞれＦＦＴ処理を行う４個のＦＦＴ処理部を有し、
４個の前記Ａ／Ｄコンバータが行うそれぞれのサンプリングタイミングと理想的なサンプリングタイミングとは、それぞれ位相誤差（τ０、τ１、τ２、τ３）を有し、
前記ＦＴ処理部は、４個の前記位相誤差（τ０、τ１、τ２、τ３）を補正する位相補正係数に基づいて、ＦＦＴ処理された前記ディジタル信号を補正するバタフライ演算を行う２段のバタフライ演算部を有し、
第１段目の前記バタフライ演算部は、（τ２−τ０）及び（τ３−τ１）に対して前記バタフライ演算を行い、
第２段目の前記バタフライ演算部は、（τ１−τ０）に対して前記バタフライ演算を行うことを特徴とする請求項１から１３のいずれかに記載のディジタイザ装置。
【請求項１５】
８個の前記Ａ／Ｄコンバータを備え、
前記ＦＴ処理部は、それぞれの前記Ａ／Ｄコンバータが変換した前記ディジタルデータに対してそれぞれＦＦＴ処理を行う８個のＦＦＴ処理部を有し、
４個の前記Ａ／Ｄコンバータが行うそれぞれのサンプリングタイミングと理想的なサンプリングタイミングとは、それぞれ位相誤差（τ０、τ１、τ２、τ３、τ４、τ５、τ６、τ７）を有し、
前記ＦＴ処理部は、８個の前記位相誤差（τ０、τ１、τ２、τ３、τ４、τ５、τ６、τ７）を補正する位相補正係数に基づいて、ＦＦＴ処理された前記ディジタル信号を補正するバタフライ演算を行う３段のバタフライ演算部を有し、第１段目の前記バタフライ演算部は、（τ４−τ０）、（τ６−τ２）、（τ５−τ１）及び（τ７−τ３）に対して前記バタフライ演算を行い、
第２段目の前記バタフライ演算部は、（τ２−τ０）及び（τ３−τ１）に対して前記バタフライ演算を行い、
第３段目の前記バタフライ演算部は、（τ１−τ０）に対して前記バタフライ演算を行うことを特徴とする請求項１から１３のいずれかに記載のディジタイザ装置。
【請求項１６】
半導体デバイスを試験するための半導体試験装置であって、
パターン信号及び期待値信号を発生するパターン発生部と、
前記パターン発生器が発生する前記パターン信号の波形を整形する波形整形器と、
前記半導体デバイスが載置され、前記半導体デバイスに前記波形整形器によって整形された前記パターン信号を供給し、前記半導体デバイスから出力されるアナログ信号を受け取る半導体接触部と、
前記半導体デバイスから出力される前記アナログ信号をディジタル信号に変換するディジタイザ装置と、
前記パターン発生器から出力される前記期待値信号と前記ディジタイザ装置から出力される信号を比較して前記半導体デバイスの良否を判定する比較器と
を備え、
前記ディジタイザ装置は、
前記半導体デバイスから出力される前記アナログ信号を、それぞれ異なるサンプリングタイミングでディジタル信号に順次変換するＮ（Ｎは２以上の整数）個のＡ／Ｄコンバータと、
前記ディジタル信号のそれぞれに、所定の補正係数を乗算する窓関数乗算部と、
前記所定の係数が乗算された前記ディジタル信号に、フーリエ変換（ＦＴ）処理を行うＦＴ処理部と
を有し、
前記窓関数乗算部は、前記ディジタル信号のそれぞれに対して、前記サンプリングタイミングに基づいた前記補正係数を乗算することを特徴とする半導体試験装置。
【請求項１７】
前記ＦＴ処理部は、
前記補正係数が乗算された前記ディジタル信号を所定の順序に整列させた、データシーケンスを生成するインターリーブ部と、
前記データシーケンス中の偶数番目データシーケンスにＦＦＴ処理を行う第１ＦＦＴ処理部と、
前記データシーケンス中の奇数番目データシーケンスにＦＦＴ処理を行う第２ＦＦＴ処理部とを有し、
前記Ｎ個のＡ／Ｄコンバータが行うサンプリングタイミングと理想的なサンプリングタイミングとは位相誤差を有し、
前記ＦＴ処理部は、前記位相誤差を補正する位相補正係数に基づいて、ＦＦＴ処理された前記ディジタル信号を補正するバタフライ演算を行う、バタフライ演算部を更に有することを特徴とする請求項１６に記載の半導体試験装置。
【請求項１８】
前記バタフライ演算部は、前記第１ＦＦＴ処理部又は前記第２ＦＦＴ処理部のどちらか片方によりＦＦＴ処理された前記ディジタル信号に第１の位相補正係数を乗算することを特徴とする請求項１７に記載の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インターリーブＡＤ変換方式の波形ディジタイザ装置に関する。特に、インターリーブＡＤ変換時におけるサンプリングタイミングの位相誤差に伴う測定誤差を検出して補正する補正手段に関する。
【０００２】
【従来の技術】
Ｎ相（ｗａｙ）のインターリーブＡＤ変換方式の波形ディジタイザは、Ｎ個のＡＤコンバータを用いることで、見かけ上のサンプリングレートを高くすることが可能な技術であるが、一方でサンプリングするタイミングが正確であることが要求される。
【０００３】
本例においては、インターリーブの相数を２として以下説明する。また、時系列データの個数を、２のべき数１２とした４０９６個のデータとして説明する。
波形ディジタイザは、２個のＡＤコンバータと、窓関数乗算部と、ＦＴ処理部を備える。ＡＤコンバータは、アナログ信号を、一定のサンプリングレートで、ディジタル信号に変換する。２個のＡＤコンバータは、アナログ信号を交互にサンプリングすることにより、見かけ上のサンプリングレートを高くする。窓関数乗算部は、２個のＡＤコンバータが変換したディジタル信号のうち、所定の時間領域のデータを抜き出す。窓関数乗算部は、時間軸を含む所定の関数から、一定時間間隔で取得した値を、ディジタルデータに乗算する。このとき、所定の時間領域外では、ディジタルデータに零を乗算することにより、所定の時間領域のデータを抜き出す。本例において、窓関数乗算部が抜き出すデータを、４０９６個のデータ列とする。ＦＴ処理部は、窓関数乗算部が抜き出したディジタル信号に対して、フーリエ変換を行う。
【０００４】
ＦＴ処理部は、窓関数乗算部が抜きだした、ディジタル信号データ列を受けて、高速フーリエ変換（ＦＦＴ）処理した４０９６個の周波数スペクトラムデータを出力する。ＦＴ処理部は、第１ＦＦＴ部と、第２ＦＦＴ部と、バタフライ演算部とを有する。第１ＦＦＴ部と第２ＦＦＴ部は各々２０４８個の時系列データを受けてＦＦＴ処理した２０４８個の途中データ（複素データ）を各々出力する。バタフライ演算部は、ＦＦＴ処理で用いられる周知のバタフライ演算の最終段のバタフライ演算を行う。
【０００５】
バタフライ演算部は、第１及び第２ＦＦＴ部からのデータに対してバタフライ演算を行い、ＦＦＴ処理で適用される周知のバタフライ演算を行った結果の４０９６点の周波数スペクトラムデータを出力する。
【０００６】
半導体試験装置における波形ディジタイザ装置に係る構成例として、被試験デバイスからのアナログ信号が送られる第１ＡＤコンバータと、第２ＡＤコンバータと、整列部と、ＦＴ処理部とを有するディジタイザ装置がある。ここで、ＡＤコンバータは、ＡＤ変換するサンプリングタイミングの特性が、群遅延特性や、アパーチャ遅延特性を含んで、全く同一特性である。尚、通常は、両ＡＤコンバータがサンプリングしたサンプリングデータは、一旦バッファメモリを備えて格納し、その後にＦＴ処理部へ供給して演算処理する。
【０００７】
被試験デバイスから出力された被測定用のアナログ信号は、第１ＡＤコンバータと、第２ＡＤコンバータの両方の入力端へ供給され、第１ＡＤコンバータは、偶数データ列のサンプリングを行う。出力する偶数時系列データをＤ０、Ｄ２、Ｄ４，・・・とする。また第２ＡＤコンバータは、奇数時系列データのサンプリングを行う。出力する奇数時系列データをＤ１、Ｄ３、Ｄ５、・・・とする。整列部は、両時系列データを受けて、交互に整列変換した時系列データＤ０、Ｄ１，Ｄ２，Ｄ３、Ｄ４、Ｄ５、・・・を出力する。
【０００８】
２個のＡＤコンバータのサンプリングタイミングの位相間隔は、お互いが等間隔となるように位相調整されていなければならない。位相誤差が生じている場合においても、ＦＦＴ処理は、等間隔でサンプリングしたデータとして処理を行うため、正しい周波数スペクトルが得られない。また、窓関数乗算部においても、等間隔でサンプリングしたものとして、乗算する係数を定めているので、ＦＦＴ処理による周波数スペクトルに誤差が生じる。
【０００９】
【発明が解決しようとする課題】
上述したように従来技術においては、複数のＡＤコンバータ間におけるサンプリングタイミングの変動はなく、サンプリングクロックレートは一定、あるいは許容できる誤差範囲内でサンプリングレートを一定としていた。一方、ＡＤコンバータのサンプリング特性は、ＡＤコンバータ素子自身の部品ばらつきや、環境温度、経時変化、電源電圧変動により、目的とする等間隔でのサンプリングに変動を来す。また、サンプリングする周波数を大きく変えて測定する半導体試験装置等の利用形態では群遅延特性がクロック周波数の変更に伴って変わってくる。これら要因に伴って、理想状態のサンプリングタイミングからの変動を生じてくることになる。このことは、より精度良く入力信号の周波数スペクトラムを求めようとする場合においては、従来の装置は、好ましくなく実用上の難点である。
【００１０】
そこで、本発明が解決しようとする課題は、複数の複数のＡＤコンバータ間におけるサンプリング位相のずれを検出し、窓関数乗算部及びＦＴ処理部の演算処理の補正が可能なインターリーブＡＤ変換方式ディジタイザ装置及び半導体試験装置を提供することを目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態においては、半導体デバイスから出力されるアナログ信号をディジタル信号に変換するディジタイザ装置であって、半導体デバイスから出力されるアナログ信号を、それぞれ異なるサンプリングタイミングでディジタル信号に順次変換するＮ（Ｎは２以上の整数）個のＡ／Ｄコンバータと、ディジタル信号のそれぞれに、所定の補正係数を乗算する窓関数乗算部と、所定の係数が乗算されたディジタル信号に、フーリエ変換（ＦＴ）処理を行うＦＴ処理部とを備え、窓関数乗算部は、ディジタル信号のそれぞれに対して、サンプリングタイミングに基づいた補正係数を乗算することを特徴とするディジタイザ装置を提供する。
【００１２】
Ｎ個のＡ／Ｄコンバータは、それぞれ実質的に同一の周波数でアナログ信号をサンプリングし、Ｎ個のＡ／Ｄコンバータがアナログ信号をサンプリングするサンプリングタイミングは、等時間間隔に配置された理想的なサンプリングタイミングと位相誤差を有し、窓関数乗算部は、ディジタル信号のそれぞれに対して、位相誤差に基づいた補正係数を乗算してもよい。また、窓関数乗算部は、ディジタル信号に所定の補正係数を乗算するＮ個の係数乗算部を有し、Ｎ個の係数乗算部は、それぞれＮ個のＡ／Ｄコンバータに対応し、それぞれのＡ／Ｄコンバータが変換したディジタル信号に補正係数を乗算してもよい。
【００１３】
窓関数乗算部は、予め複数の補正係数が格納された記憶部を有し、窓関数乗算部は、ディジタル信号のそれぞれに対して、複数の補正係数の１つを順次選択してもよい。また、窓関数乗算部は、サンプリングタイミングに基づいて、ディジタル信号のそれぞれに対して乗算する補正係数を算出し、窓関数乗算部は、算出した複数の補正係数を記憶する記憶部を有してもよい。窓関数乗算部は、Ｎ個の係数乗算部に対応した、Ｎ個の記憶部を有し、Ｎ個のＡ／Ｄコンバータは、等時間間隔に配置された理想的なサンプリングタイミングと位相誤差を有するサンプリングタイミングでアナログ信号をサンプリングし、Ｎ個の記憶部には、Ｎ個のＡ／Ｄコンバータのそれぞれの位相誤差に基づいた補正係数が格納されてもよい。窓関数乗算部は、所定の時間領域外でサンプリングされたディジタル信号に対して、零を乗算することが好ましい。
【００１４】
ＦＴ処理部は、補正係数が乗算されたディジタル信号を所定の順序に整列させた、データシーケンスを生成するインターリーブ部を有してもよい。また、ＦＴ処理部は、窓関数乗算部が零を乗算しなかったディジタル信号を所定の順序に整列させた、データシーケンスを生成するインターリーブ部を有してもよい。ＦＴ処理部は、高速フーリエ変換（ＦＦＴ）処理をデータシーケンスに対して行うことが好ましい。ＦＴ処理部は、データシーケンス中の偶数番目データシーケンスにＦＦＴ処理を行う第１ＦＦＴ処理部と、データシーケンス中の奇数番目データシーケンスにＦＦＴ処理を行う第２ＦＦＴ処理部とを更に有し、Ｎ個のＡ／Ｄコンバータが行うサンプリングタイミングと、等時間間隔に配置された理想的なサンプリングタイミングとは位相誤差を有し、ＦＴ処理部は、位相誤差を補正する位相補正係数に基づいて、ＦＦＴ処理されたディジタル信号を補正するバタフライ演算を行う、バタフライ演算部を更に有してもよい。
【００１５】
バタフライ演算部は、第１ＦＦＴ処理部又は第２ＦＦＴ処理部のどちらか片方によりＦＦＴ処理されたディジタル信号に第１の位相補正係数を乗算してもよい。ＦＴ処理部は、バタフライ演算部が演算したディジタル信号のそれぞれに、第１の位相補正係数に基づく第２及び第３の位相補正係数のいずれかを乗算してもよい。
【００１６】
本発明に係るディジタイザ装置は、４個のＡ／Ｄコンバータを備え、ＦＴ処理部は、それぞれのＡ／Ｄコンバータが変換したディジタルデータに対してそれぞれＦＦＴ処理を行う４個のＦＦＴ処理部を有し、４個のＡ／Ｄコンバータが行うそれぞれのサンプリングタイミングと理想的なサンプリングタイミングとは、それぞれ位相誤差（τ０、τ１、τ２、τ３）を有し、ＦＴ処理部は、４個の位相誤差（τ０、τ１、τ２、τ３）を補正する位相補正係数に基づいて、ＦＦＴ処理されたディジタル信号を補正するバタフライ演算を行う２段のバタフライ演算部を有し、第１段目のバタフライ演算部は、（τ２−τ０）及び（τ３−τ１）に対してバタフライ演算を行い、第２段目のバタフライ演算部は、（τ１−τ０）に対してバタフライ演算を行ってもよい。
【００１７】
また、本発明に係るディジタイザ装置は、８個のＡ／Ｄコンバータを備え、ＦＴ処理部は、それぞれのＡ／Ｄコンバータが変換したディジタルデータに対してそれぞれＦＦＴ処理を行う８個のＦＦＴ処理部を有し、４個のＡ／Ｄコンバータが行うそれぞれのサンプリングタイミングと理想的なサンプリングタイミングとは、それぞれ位相誤差（τ０、τ１、τ２、τ３、τ４、τ５、τ６、τ７）を有し、ＦＴ処理部は、８個の位相誤差（τ０、τ１、τ２、τ３、τ４、τ５、τ６、τ７）を補正する位相補正係数に基づいて、ＦＦＴ処理されたディジタル信号を補正するバタフライ演算を行う３段のバタフライ演算部を有し、第１段目のバタフライ演算部は、（τ４−τ０）、（τ６−τ２）、（τ５−τ１）及び（τ７−τ３）に対してバタフライ演算を行い、第２段目のバタフライ演算部は、（τ２−τ０）及び（τ３−τ１）に対してバタフライ演算を行い、第３段目のバタフライ演算部は、（τ１−τ０）に対してバタフライ演算を行ってもよい。
【００１８】
本発明の第２の形態においては、半導体デバイスを試験するための半導体試験装置であって、パターン信号及び期待値信号を発生するパターン発生部と、パターン発生器が発生する前記パターン信号の波形を整形する波形整形器と、半導体デバイスが載置され、半導体デバイスに波形整形器によって整形されたパターン信号を供給し、半導体デバイスから出力されるアナログ信号を受け取る半導体接触部と、半導体デバイスから出力されるアナログ信号をディジタル信号に変換するディジタイザ装置と、パターン発生器から出力される期待値信号とディジタイザ装置から出力される信号を比較して半導体デバイスの良否を判定する比較器とを備え、ディジタイザ装置は、半導体デバイスから出力されるアナログ信号を、それぞれ異なるサンプリングタイミングでディジタル信号に順次変換するＮ（Ｎは２以上の整数）個のＡ／Ｄコンバータと、ディジタル信号のそれぞれに、所定の補正係数を乗算する窓関数乗算部と、所定の係数が乗算されたディジタル信号に、フーリエ変換（ＦＴ）処理を行うＦＴ処理部とを有し、窓関数乗算部は、ディジタル信号のそれぞれに対して、サンプリングタイミングに基づいた補正係数を乗算することを特徴とする半導体試験装置を提供する。
【００１９】
ＦＴ処理部は、補正係数が乗算されたディジタル信号を所定の順序に整列させた、データシーケンスを生成するインターリーブ部と、データシーケンス中の偶数番目データシーケンスにＦＦＴ処理を行う第１ＦＦＴ処理部と、データシーケンス中の奇数番目データシーケンスにＦＦＴ処理を行う第２ＦＦＴ処理部とを有し、Ｎ個のＡ／Ｄコンバータが行うサンプリングタイミングと理想的なサンプリングタイミングとは位相誤差を有し、ＦＴ処理部は、位相誤差を補正する位相補正係数に基づいて、ＦＦＴ処理されたディジタル信号を補正するバタフライ演算を行う、バタフライ演算部を更に有してもよい。バタフライ演算部は、第１ＦＦＴ処理部又は第２ＦＦＴ処理部のどちらか片方によりＦＦＴ処理されたディジタル信号に第１の位相補正係数を乗算してもよい。
【００２０】
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【００２１】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２２】
図１は、本発明に係る半導体試験装置１００の構成の一例を示す。半導体試験装置１００は、パターン発生器１０、波形整形器２０、半導体デバイス接触部３０、波形ディジタイザ５０、比較器４０を備える。試験されるべき半導体デバイス６０は、半導体デバイス接触部３０に載置される。パターン発生器９１は、半導体デバイス６０に供給する入力信号を生成する。入力信号は、波形整形器２０に供給される。波形整形器２０は、半導体デバイス６０の特性に応じて、入力信号の波形を整形する。整形された入力信号は、半導体デバイス接触部３０を介して、半導体デバイス６０に供給される。半導体デバイス６０は、入力された入力信号に基づいて、アナログ信号を半導体デバイス接触３０を介して、波形ディジタイザ５０に出力する。波形ディジタイザ５０は、受け取ったアナログ信号をディジタル信号に変換して、比較器４０に供給する。比較器４０は、ディジタル信号に基づいて半導体デバイス６０の良否を判定する。パターン発生器１０は、発生する入力信号に基づいて、期待値信号を生成し、比較器４０は、パターン発生器１０が生成した期待値信号と、波形ディジタイザから受け取った、ディジタル信号を比較して、半導体デバイス６０の良否を判定してよい。
【００２３】
図２は、本発明に係る波形ディジタイザ（ディジタイザ装置）５０の構成の一例を示す。波形ディジタイザ５０は、複数のＡＤコンバータ（ＡＤＣ）５２、窓関数乗算部５８、ＦＴ処理部７６を備える。本例において、波形ディジタイザ５０は、２個のＡＤコンバータを備える。
【００２４】
複数のＡＤコンバータ５２は、半導体デバイス６０から出力されるアナログ信号を、それぞれ異なるサンプリングタイミングでディジタル信号に順次変換する。複数のＡＤコンバータ５２は、それぞれ実質的に同一の周波数（ｆ）でアナログ信号をサンプリングする。本例において、ＡＤコンバータ５２ａ及び、ＡＤコンバータ５２ｂは、交互にアナログ信号をサンプリングすることにより、２個のＡＤコンバータによるサンプリング周波数は２ｆとなる。しかし、２個のＡＤコンバータで交互にサンプリングするため、サンプリングタイミングは、等時間間隔とならない場合がある。等時間間隔に並んだ理想的なサンプリングタイミングと、複数のＡＤコンバータによってサンプリングするサンプリングタイミングとは、位相誤差を有する。本例において、片方のＡＤコンバータ５２ａのサンプリングタイミングを基準とした場合、理想的には、ＡＤコンバータ５２ｂは、ＡＤコンバータ５２ａのサンプリングタイミングの中間でサンプリングすることが望ましいが、実際には、ＡＤコンバータ５２ｂのサンプリングタイミングは、位相誤差τを生じる場合がある。
【００２５】
窓関数乗算部５８は、一例として、係数乗算部５４及び記憶部５６を有する。
窓関数乗算部５８は、ＡＤコンバータ５２から出力されたディジタル信号に所定の補正係数を乗算し、半導体デバイス６０が出力するアナログ信号波形の所定の時間領域の波形を選択する。本発明において、窓関数乗算部５８は、ＡＤコンバータ５２のサンプリングタイミングに基づいた補正係数を乗算する。窓関数乗算部５８は、所定の時間領域外でサンプリングされたディジタル信号には、補正係数として零を乗算することが好ましい。
【００２６】
係数乗算部５４は、ディジタル信号に所定の補正係数を乗算する。また、窓関数乗算部５８は、複数のＡＤコンバータ５２にそれぞれ対応した、ＡＤコンバータと同数の係数乗算部５４を有してよい。複数の係数乗算部５４は、それぞれ対応するＡＤコンバータ５２が変換したディジタル信号に補正係数を乗算する。
【００２７】
窓関数乗算部５８は、予め複数の補正係数が格納された記憶部を有してよい。
窓関数乗算部５８は、ディジタル信号のそれぞれに対して、複数の補正係数の１つを順次選択してよい。また、窓関数乗算部５８は、サンプリングタイミングに基づいてディジタル信号のそれぞれに対して、乗算する補正係数を算出し、算出した補正係数を記憶する記憶部を有してよい。また、窓関数乗算部５８は、複数の係数乗算部にそれぞれ対応した、複数の記憶部を有してよく、このとき、複数のＡＤコンバータのサンプリングタイミングは、等時間間隔に配置された理想的なサンプリングタイミングと位相誤差を有し、複数の記憶部には、それぞれ対応する複数のＡＤコンバータのそれぞれの位相誤差に基づいた補正係数が格納されてよい。
【００２８】
ＦＴ変換部７６は、一例としてインターリーブ部６２、第１ＴＦＴ処理部６４、第２ＴＦＴ処理部６６及び、バタフライ演算部６８を有する。ＦＴ変換部７６は、窓関数乗算部５８によって補正係数が乗算されたディジタル信号に、フーリエ変換を行う。インターリーブ部６２は、補正係数が乗算されたディジタル信号を所定の順序に整列させたデータシーケンスを生成する。また、インターリーブ部６２は、窓関数乗算部５８が零を乗算しなかったディジタル信号を、所定の順序に整列させたデータシーケンスを生成してもよい。ＦＴ変換部７６は、インターリーブ部６２が生成したデータシーケンスに対して高速フーリエ変換を行う。
【００２９】
第１ＦＦＴ処理部６４は、データシーケンス中の偶数番目のディジタルデータに対して高速フーリエ変換を行い、第２ＦＦＴ処理部６６は、データシーケンス中の奇数番目のディジタルデータに対して高速フーリエ変換を行う。
【００３０】
バタフライ演算部６８は、複数のＡＤコンバータ５２が行うサンプリングタイミングと、理想的なサンプリングタイミングとの位相誤差に基づいて、高速フーリエ変換処理されたディジタル信号の位相誤差を補正する。つまり、バタフライ演算部６８は、位相誤差を補正する位相補正係数に基づいて、バタフライ演算を行う。第１ＦＦＴ処理部６４及び第２ＦＦＴ処理部６６は、高速フーリエ変換処理を行うが、高速フーリエ変換は一般にバタフライ演算を行う。本発明におけるバタフライ演算部６８を、第１及び第２ＦＦＴ処理部におけるバタフライ演算の最終段としてよい。
【００３１】
図３は、窓関数乗算部５８の機能についての説明図である。波形１２は、一例として、半導体デバイス６０が出力するアナログ信号波形を示し、波形１４は、一例として、窓関数乗算部５８における補正係数を算出するための関数を示す。また、一例として、波形１２上の丸印は、ＡＤコンバータ５２ａがサンプリングする点を示し、三角印は、ＡＤコンバータ５２ｂがサンプリングする点を示す。図３に示されるグラフの横軸は時間軸を示し、縦軸は信号の強度を示す。
【００３２】
ＡＤコンバータ５２が、アナログ信号１２をサンプリングする周期は、ＡＤコンバータ５２ａ及び５２ｂがサンプリングする周期を合成したものである。理想的には、サンプリングする周期は、一定間隔をとることが好ましいが、実際においては、複数のＡＤコンバータ５２がそれぞれサンプリングする周期を正確に制御することは困難である。そのため、ＡＤコンバータ５２のサンプリングタイミングと、理想的なサンプリングタイミングとは誤差を有する。理想的なサンプリングタイミングをＴ０、Ｔ１、Ｔ２、・・・、Ｔ１２、・・・とする。丸印で示されるＡＤコンバータ５２ａのサンプリングタイミングは、理想的なサンプリングタイミングＴ０、Ｔ２、・・・、Ｔ１２、・・・と同期しているとすると、三角印で示されるＡＤコンバータ５２ｂのサンプリングタイミングは、それぞれ、Ｔ１、Ｔ３、・・・、Ｔ１１、・・・と同期していることが好ましい。しかし、実際にはそれぞれのタイミングでΔＴの誤差を生じる。
【００３３】
しかし、従来のディジタイザ装置においては、理想的なサンプリングタイミングでサンプリングされたものとして、窓関数乗算部５８が乗算する補正係数が設定されているため、三角印で表される波形１２の値に、乗算されるべき補正係数と誤差を有する補正係数が乗算されてしまい、波形ディジタイザ５０の処理結果に誤差が生じてしまう。
【００３４】
本発明に係る波形ディジタイザ（ディジタイザ装置）の窓関数乗算部５８は、ＡＤコンバータ５２のサンプリングタイミングに基づいた補正係数を、ＡＤコンバータ５２が変換したディジタル信号に乗算する。つまり、図３に示される、波形１４上の補正係数を表す点ａ０、ａ１、ａ２、・・・、ａ１２、・・・が、ＡＤコンバータ５２ａ及び５２ｂのサンプリング周期と同期するような補正係数をディジタル信号に乗算する。補正係数を算出する関数と、ＡＤコンバータ５２のサンプリングタイミングが与えられれば、適正な補正係数を算出することは容易である。図２及び図３に関連して説明した窓関数乗算部５８は、ＡＤコンバータ５２が２個である場合について説明したが、ＡＤコンバータ５２が２個以上である場合についても同様である。
【００３５】
また、ＦＴ変換部７６が行う高速フーリエ変換処理においても、ＡＤコンバータ５２のサンプリングタイミングが理想的なサンプリングタイミングと位相誤差を有する場合、処理に誤差が生じる。本発明においては、バタフライ演算部６８において、補正手段を施すことにより当該誤差を除去する。
【００３６】
図４は、本発明に係るバタフライ演算部６８の機能を説明する図である。本例では、一例として、半導体デバイス６０から出力されるアナログ信号を８個のディジタル信号に変換する場合について説明する。図４において、時間波形データをｘ（ｋ）（ｋ＝０，１，２，・・・、７）とし、ＦＴ処理部７６から出力される周波数スペクトラムデータをＸ（ｋ）とする。
【００３７】
時間波形データｘ（ｋ）の中で偶数番目のデータは第１ＦＦＴ処理部６４に入力され、奇数番目のデータは第２ＦＦＴ処理部６６へ出力する。第１ＦＦＴ処理部６４及び第２ＦＦＴ処理部６６は、入力されたデータをそれぞれＦＦＴ処理する。第１ＦＦＴ処理部６４が出力するデータをＸeven（ｋ）とし、第２ＦＦＴ処理部６６の出力データをＸodd（ｋ）とする。上記データを受けて、最終段のバタフライ演算では下記計算式により、周波数スペクトラムデータＸ（ｋ）が出力される。
Ｘ（０）＝Ｘeven（０）＋Ｗ８０Ｘodd（０）
Ｘ（１）＝Ｘeven（１）＋Ｗ８１Ｘodd（１）
Ｘ（２）＝Ｘeven（２）＋Ｗ８２Ｘodd（２）
Ｘ（３）＝Ｘeven（３）＋Ｗ８３Ｘodd（３）
Ｘ（４）＝Ｘeven（４）＋Ｗ８４Ｘodd（４）
Ｘ（５）＝Ｘeven（５）＋Ｗ８５Ｘodd（５）
Ｘ（６）＝Ｘeven（６）＋Ｗ８６Ｘodd（６）
Ｘ（７）＝Ｘeven（７）＋Ｗ８７Ｘodd（７）
上述式で、Ｗ８＝exp[-j2π／8]＝cos[2π／8]-j sin[2π／8]＝1／√2-j(1／√2)とする。ｊは虚数単位とする。
【００３８】
次に本発明の実施態様について、通常のＦＦＴアルゴリズムと対応させながら説明する。理想的なサンプリングタイミング間隔をＴｓとし、ＡＤコンバータ５２のサンプリングタイミングとの位相誤差をτとする。本例においては、ＡＤコンバータ５２を２個とし、奇数番目のサンプリングタイミングが位相誤差τを有するとする。本発明では、位相誤差τを演算処理により補正する為に、図４の構成に示すように、ＦＴ処理部のバタフライ演算部６８を、高速フーリエ変換処理の最終段とし、バタフライ演算部６８で、位相補正付きバタフライ演算を行う。
この補正を含む最終段のバタフライ演算は下記計算式で示される。
Ｘ（０）＝β｛Ｘeven（０）＋α・＾Ｗ８０Ｘodd（０）｝
Ｘ（１）＝β｛Ｘeven（１）＋α・＾Ｗ８１Ｘodd（１）｝
Ｘ（２）＝β｛Ｘeven（２）＋α・＾Ｗ８２Ｘodd（２）｝
Ｘ（３）＝β｛Ｘeven（３）＋α・＾Ｗ８３Ｘodd（３）｝
Ｘ（４）＝β'｛Ｘeven（０）＋α・＾Ｗ８４Ｘodd（０）｝
Ｘ（５）＝β'｛Ｘeven（１）＋α・＾Ｗ８５Ｘodd（１）｝
Ｘ（６）＝β'｛Ｘeven（２）＋α・＾Ｗ８６Ｘodd（２）｝
Ｘ（７）＝β'｛Ｘeven（３）＋α・＾Ｗ８７Ｘodd（３）｝
・・・式１
【００３９】
上記式１で用いられる変数α、β、β'、＾Ｗ８は、位相誤差τ、及びサンプリング間隔Ｔｓから以下の式により計算される複素数である。
α＝exp[jπτ／Ts]＝cos[πτ／Ts]＋j sin[πτ／Ts]
β＝１／（１＋α）
β'＝α／（１＋α）
＾Ｗ８＝Ｗ８１＋τ／Ts
ここで、記号「＾」は直後の「Ｗ」文字に対する上線表現の代用表現であり式（Ｄ）が実際の表式である。
【００４０】
α＝exp[ｊπτ／Ｔｓ]    …式（Ａ）
β＝１／（１＋α）      …式（Ｂ）
β'＝α／（１＋α）      …式（Ｃ）
Ｗ８＝Ｗ８１＋τ／Ｔｓ        …式（Ｄ）
Ｗｎ＝Ｗｎ１＋τ／Ｔｓ        …式（Ｅ）
ｎを入力信号の数とし、８のかわりに代入すると、式（Ｄ）は以下の一般的な形に書ける。
＾Ｗｎ＝Ｗｎ（１＋τ／Ｔｓ）  …式（Ｅ）
上記式（Ｂ）及び式（Ｃ）より、以下のことが導ける。
β＋β’＝１  又は、  β’＝β−１、即ち、βとβ’は長さ１の線分を分割する点とも考えられる。
【００４１】
さらに、αに代表される第１位相誤差補正係数が一旦定義されれば、β及びβ’にそれぞれ代表される第２位相誤差補正係数及び第３位相誤差補正係数は、第１位相誤差補正係数に関係なく、β＋β’＝１を満たすように設定されてもよい。
【００４２】
偶数番目の入力データを基準とした時、奇数番目の入力データのサンプリング時間は全体的にずれを生じている。即ち、サンプリングパルスは位相誤差を含んでいる。従って本実施例では、αが乗ぜられて、位相がπτ／Ｔｓだけ回転している。一方、αはバタフライ演算中の全てのデータの位相をわずかシフトしているため、この位相のシフト分相殺する必要がある。そのために、βが乗ぜられる。β’は同様に出力データに乗算され、複素共役数を含むバタフライ演算がナイキスト周波数付近で行われる。
【００４３】
上記位相補正バタフライの演算処理により、位相誤差τの影響を相殺した周波数スペクトラムデータＸ（ｋ）が得られる利点が得られる。
上記実施例では８個の入力データとして説明したが、同様な位相誤差補正原理を２ｎ個の入力データの場合へと拡張できる。ここでｎは１以上の任意の整数である。
即ち、例えば、２ウェイ（２  ｗａｙ）のＡ／Ｄコンバータ（ＡＤＣ）をもつデジタイザ装置で、ｍ＝２ｎ個のデータ列を扱うとすると（ｎは１以上の任意の整数）、バタフライ演算部２２０は位相誤差τを以下の式に基づいて補正する。
Ｘ（ｋ）＝β｛Xeven(k)＋α・ＷｋｍＸodd（ｋ）｝
Ｘ（ｐ）＝β’｛Xeven(k)＋α・ＷｐｍＸodd（ｋ）｝
ここで、ｋは０から２ｎ−１  − 1  までの数字を取り、ｐは２ｎ−１  から２ｎ−１までの範囲の数字をとる。
また、上式において、
β＝１／（１＋α）、
β’＝α／（１＋α）
Ｗｍ＝Ｗｍ（１＋τ／Ｔｓ）
と定義する。
【００４４】
また、上式で、Xeven(k)は、図４に示す通り、前記インターリーブ部（整列部４０）から出力される偶数番目データシーケンスx(even)をＦＦＴ処理した値である。同様に、Xeven(p)は前記整列部４０から出力される奇数番目データシーケンスx(odd)をＦＦＴ処理した値であり、Ｘ（ｋ）及びＸ（ｐ）はバタフライ演算部２２０から出力されるデジタイザ装置の最終値である。
【００４５】
上記表式を用いて具体的に計算してみる。サンプリングクロックｃｌｋＡ、ｃｌｋＢを５０ＭＨｚとすると、インターリーブにより２倍の１００ＭＨｚでサンプリングされるからして、Ｔｓ＝１／１００ＭＨｚ＝１０ｎＳである。このとき、位相誤差τ＝２．５ｎＳと仮定すると、変数α、β、β'、＾Ｗ８の値は、
τ／Ｔｓ＝０．２５
α＝exp[ｊπτ／Ｔｓ]＝cos[πτ／Ｔｓ]＋j sin[πτ／Ｔｓ]0.707＋j0.707
β＝１／（１＋α）＝１／（1.707+J0.707）＝0.5-j0.207107
β’＝α／（１＋α）＝１−β＝0.5-j0.207107
＾Ｗ８＝Ｗ８（１＋τ／Ｔｓ）＝（0.707-j0.707）１．２５＝0.555-j0.831
の複素数値が得られる。これを上記Ｘ（０）〜Ｘ（７）の演算式に乗算適用して補正演算することで位相誤差τの影響を相殺した周波数スペクトラムデータＸ（ｋ）が得られる。＾Ｗ８は複素数であり、回転子又は回転因子と呼ばれる。また、サンプリングクロックｃｌｋＡは、本例においてはＡＤコンバータ５２ａのサンプリングクロックであり、ｃｌｋＢはＡＤコンバータ５２ｂのサンプリングクロックである。
【００４６】
尚、τの値は既知の単一周波数の正弦波信号を印加して、同様にしてＡＤＣでサンプリングし、得られた結果のデータ列を各々個別にＦＦＴ処理し、求めた周波数スペクトラム結果から容易に求められる。τを前もって測定しなくても、被測定信号の帯域外のところへ正弦波信号を入れておくことにより、測定は一度ですむ。
【００４７】
従って、αに代表される第１位相誤差補正係数を、第２ＦＦＴ処理部６４によってＦＦＴ処理されたデータシーケンスに乗じ、一方、β及びβ’に代表される第２位相補誤差補正係数及び第３位相誤差補正係数をさらに、第１及び第２ＦＦＴ処理部６４，６６によってＦＦＴ処理されたデータシーケンスに乗ずるようにバタフライ演算部６８を設けたことにより、サンプリングクロックｃｌｋＢの印加タイミングにτのタイミング誤差を有していても、このτに伴う誤差を相殺したＦＦＴ出力結果が得られる大きな利点が得られる。
【００４８】
尚、上述説明は２相インターリーブとした具体例で説明していたが、２以上のＮ相インターリーブ（Ｎは任意の正整数）構成の場合でも上述補正手段を適用することで実施可能である。
【００４９】
次に、式を示して位相誤差補正手段を段階的に説明する。ここで、式１０１〜式１１９を先に示した後、順次説明する。
【数１】
0004560187.tif 000002
【数２】
0004560187.tif 000003
【数３】
0004560187.tif 000004
【数４】
0004560187.tif 000005
【数５】
0004560187.tif 000006
【数６】
0004560187.tif 000007
【数７】
0004560187.tif 000008
【数８】
0004560187.tif 000009
【数９】
0004560187.tif 000010
【数１０】
0004560187.tif 000011
【数１１】
0004560187.tif 000012
【数１２】
0004560187.tif 000013
【数１３】
0004560187.tif 000014
【数１４】
0004560187.tif 000015
【数１５】
0004560187.tif 000016
【数１６】
0004560187.tif 000017
【数１７】
0004560187.tif 000018
【数１８】
0004560187.tif 000019
【数１９】
0004560187.tif 000020
【００５０】
文明細書中での説明において、例えば式１０１の左辺の表記方法を、符号「＾」を直前に付与した＾ｘ（ｔ）として、文章中では表記する。
式１０１において、＾ｘ（ｔ）、即ちｘ（ｔ）・ｐ（ｔ）はサンプリングされた信号波形である。ここでＴｓはサンプリング周期であり、δ（ｔ）はデルタ関数であり、ｐ（ｔ）はサンプリングパルス列であり、ｘ（ｔ）は測定対象となる信号波形であり、即ちＡＤＣへの入力信号である。
図５（ａ），５（ｂ），５（ｃ）はサンプリングされた波形の時間ドメインにおける波形（左側）と周波数ドメインにおける波形（右側）を示している。ところで、本実施例では第１ＡＤＣ３１と第２ＡＤＣ３２との２相インターリーブ構成を想定しているから、図５（a）、５（ｂ）に示すように、サンプリング周期は２Ｔｓにより交互にサンプリングされる。図５（a）は偶数側（even）のサンプリングを担当し、その表式は式１０２−１で表現される。図５（ｂ）は奇数側（odd）のサンプリングを担当し、その表式１０２−２で表現される。
上記において、両ＡＤＣのサンプリングクロック間における位相誤差を図３に示すようにτ時間遅れているものと仮定する。このとき偶数側のサンプリング式１０３−１で表現され、奇数側のサンプリングは式１０３−２で表現される。
ここで式１０２−２におけるτ項は、サンプリングシーケンスにおける位相誤差であり、τ＝０の場合は、Ｐ（ｔ）＝Peven(t)+Podd(t)の関係である。
【００５１】
次に、偶数側のサンプリング波形＾xeven（ｔ）と奇数側のサンプリング波形＾xodd(t)の有限個のデータによる表式は式１０３−１、式１０３−２で表現される。この式１０３で留意を要するのは、サンプリング周期が２Ｔｓとなり、データの個数がＮ／２となる点である。
【００５２】
まずτ＝０の場合で考察する。
時間軸上の＾xeven(t)、^xodd(t)と^x(t)との間の関係を周波数軸で考察する。そのフーリエ変換は、時間軸上での波形が積で表されるので、コンボリューション（convolution）となり、式１０１からして、そのフーリエ変換式は式１０４で表現される。
式１０４の表現において、星記号のアステリスク（＊）はコンボリューションを表し、フーリエ変換された波形は慣用的に大文字で表現する。同様にして偶数側のフーリエ変換＾Xeven(f)は式１０５−１で与えられ、奇数側のフーリエ変換^Xodd(f)は式１０５−２で与えられる。
＾Xeven(f)、^Xodd(f)と^X(f)との間の関係は図５（ａ），５（ｂ），５（ｃ）の周波数軸の図（右側）に示される。この図５（ｃ）からわかるように、式１０５の和におけるｋが奇数となる項は式１０５−１の和におけるｋが奇数となる項の符号が反転されている。従って、これら項は加算されると相殺される。
【００５３】
次に、位相誤差τ＝０ではなく、位相誤差が存在する場合を考察する。＾X(f)＝^Xeven(f)+^Xodd(f)の定義表現は式１０６で与えられる。
式１０６におけるスプリアス成分（ｓｐｕｒｉｏｕｓ  ｃｏｍｐｏｎｅｎｔ）として寄与するｋ＝１の項は、τ＝０でないときゼロとならない。式１０６から因子1/2（１―e-jπτ／Ｔｓ）は、Ｘ（ｆ）のスプリアス成分の信号成分に対する比率を与える。
【００５４】
次に、位相誤差補正の原理を説明する。
＾Ｘeven（ｆ）＋＾Ｘodd（ｆ）はエラーτに起因するスプリアス成分を含んでいる。τによって影響を受けない波形を生成する必要がある。因子１/2(1-e-jπτ/Ts)がエラーの影響にとって重要であることを念頭において代わりの波形として式１０７を示して検討する。
式１０７において、要素ejπτ/Tsは、スプリアス成分を相殺する為に^Xodd(f)の手前へ挿入される。^X'(f)をｋ＝０，１，２の項を含むように書き下すと、式１０８の表現となる。
【００５５】
ｋ＝１の項は、式１０８の表現では相殺されている。右辺の第２項はエリアシング成分として寄与している。^X'(f)が代わりに使用できるかを評価する為に、この表現について考察する必要がある。
式１０４と比較すると式１０８の第１項における余分な因子1/2(1+ejπτ/Ts)が存在するので、波形^X'(f)は、目的とする波形と異なっている。ここでの問題は、この因子及びエリアシング成分（ａｌｉａｓｉｎｇ  ｃｏｍｐｏｎｅｎｔ）に含まれる同様の因子を補正することである。もしも(X(f)=0、ここで|f|＞1/2Tsのとき)のサンプリング法則が満足するならば、X(f)の項とX(f-1/Ts)の項は、その周波数成分がナイキスト周波数1/2Tsの両サイドに分離される。従って、X'(f)の下側の半分（ナイキスト周波数以下）と上側の半分（ナイキスト周波数以上）をそれぞれ補正することが可能である。式１０９に示す波形はこれに対応する。
【００５６】
次に補正アルゴリズムの導出を説明する。
以下に説明する位相誤差補正アルゴリズムは、実際の測定データx(nTs)(n=0,1,…,N-1)から^X''(f)を計算する手法である。実用的な周波数軸への計算はＤＦＴ(Discrete  Fourier  Transform：離散フーリエ変換)である。ＤＦＴは周知のように、式１１１で表現される。
【００５７】
先ず、式１１１のＤＦＴ（ｋ）とＸ（ｆ）との関係を説明する。式１０１のフーリエ変換は式１１２となり、式１１１と式１１２とを比較すると式１１３の関係がわかる。
【００５８】
式１１３から、ＤＦＴは、ｋ／ＮＴｓの周波数ポイントでサンプリングした^X'(f)の計算値であることが理解できる。これから、インターリーブＡＤＣ方式で得られたデータを適用する。第１ＡＤＣで得たデータのＤＦＴをＤＦＴeven(k)、第２ＡＤＣで得たデータのＤＦＴをＤＦＴodd(k)と書くと、これらは式１１４で与えられる。
【００５９】
式１１４で注意すべきは、両ＤＦＴはそれぞれＮ／２データ数である。式１１４と式１０２のフーリエ変換とを比較すると、式１１５の関係が見出せる。
【００６０】
ＤＦＴeven(k)とＤＦＴodd(k)から、どのように^X''(f)を計算できるかが式１０８、式１０９、式１１５の関係から計算式として式１１６として得られる。
【００６１】
ここで、係数αをexp[jπτ／Ｔｓ]とし、回転因子^Wnをexp[ｊ２π(1+τ／Ｔｓ)／Ｎ]と定義する。従って、位相誤差を補正する方法は式１１６によって与えられる。この方程式１１６を吟味すると、ＦＦＴの拡張として表現されていることに注目する。τ＝０のときに、式１１１と式１１４式の関係から式１１７の方程式が成立する。
【００６２】
ここで、Wn=exp[ｊ２π／Ｎ]である。ＦＦＴアルゴリズムは式１１７を基礎としている。それは奇数データポイント、偶数データポイントそれぞれのＤＦＴから全データポイントのＤＦＴを計算する。この演算手順は、図４でＮ＝８の場合に信号の流れとして示す。
【００６３】
これは「バタフライ演算」と呼ばれる。ＦＦＴではＤＦＴ演算を実行する為に反復的なバタフライ演算を使用する。
式１１７と式１１６の比較から、式１１６の信号流れ図は、わずかな変更で導き出せることが理解できる。追加したのはゲイン要素のα、βとβ’である。ここでαは位相シフト係数（第１位相誤差補正係数）で、β及びβ’は第２位相誤差補正係数及び第３位相誤差補正係数として働き、αとは  β＝１／（１＋α）、β’＝α／（１＋α）であるように関連付けられるか、又は、αとは直接関係なく、βとβ’はβ＋β’＝１であるように設定さてもよく、改良された回転要素は^Wn=Wn1+τ／Tsであることが好ましい。このように、本実施例においては、新たなハードウェアの追加を必要としないため、コストパフォーマンスが大変よく、現在使用しているハードウェアへの僅かな改良ですむ。更に、本願の実施例では、半導体デバイス試験における精度が上がるため、製造歩留まりの向上に寄与する。上記アルゴリズムは、周波数軸上の補正された波形を生成する。そのアルゴリズムによって生成した波形への逆フーリエ変換（ＩＦＦＴ）の適用により、周波数軸上のデータからその時間軸上の波形データが得られる。
【００６４】
次に、時間配列エラーτの測定を説明する。
上述説明においては、時間位置エラーτの値は既知であると仮定した。よって位相誤差補正実行のときに利用できるとした。ここでは、どのようにしてこの値とその他の値とを測定するかを簡潔に説明し、電圧ゲインを含む複数ＡＤＣ間におけるミスマッチのキャリブレーションに使用できるようにする。
【００６５】
τの測定方法では、タイムインターリーブされた複数のＡＤＣの入力端へ正弦波のテスト信号を供給する。前記ＡＤＣからの出力はフーリエ変換処理する。テスト信号の周波数は、量子化ノイズの影響と窓関数による漏れを最小にするように、適切に選択する。
【００６６】
タイミングオフセットとＡＤＣゲインを考慮すると、それぞれのＡＤＣの出力波形は次の式のように表わされる。
Asin(2πf0t+Φ)
ここで、Ａはゲインであり、Φはサンプリングタイムオフセットに起因する位相である。ｆ0はテスト信号の周波数であって、fs=nf0（ここでｎは素数である）を満足するように選択する。
ＡとΦの値は、式１１８−１、式１１８−２に示すように、各々ＡＤＣのＤＦＴデータから得る。
ここで、｜ｚ｜は複素数ｚの絶対値を得る為の操作であり、arg[ｚ]はその位相角である。両ＡＤＣの出力値の間のエラーは、ゲインとタイミング不一致に起因して存在する。式１１８−１にから求められるＡ１／Ａ２の値は、予めゲイン不一致を補正する為に第２ＡＤＣ３２からのデータへ乗算される。τの値は式１１９の表式から得られる。
上記実施例に於ける位相誤差補正バタフライ演算部６８は２ｎ個のＡＤＣを使用した場合に適用してもよい。ここでｎは１以上の任意の正整数とする。
【００６７】
図６は、８相インターリーブ時の原理構成図である。図６（ａ）に示すように、第１相を基準タイミングとしたときの他の７相の位相ずれは各々τ１、τ２、τ３、τ４、τ５、τ６、τ７を含んでいるものと仮定する。尚、前記各位相ずれτ１〜τ７を取得する位相ずれ測定方法は、上述した２相インターリーブ時のτの測定方法と同様である。図６（ｂ）は、８個のＡＤＣからインターリーブされたデータを使い、まずデータがＦＦＴ処理され、次にＦＦＴ処理部のあとに３段からなる７つのバタフライ演算部７２をもつディジタイザ装置の例を示している。図６（ｂ）に示す窓関数乗算部は、図２及び図３に関連して説明した窓関数乗算部５８と同一又は同様の機能及び構成を有してよい。
【００６８】
８相インターリーブ時の位相補正バタフライ６８の内部構成は、図６（ｂ）に示すように、８相が２の３乗であるからして、最終段側の３段階に対して、本発明の位相補正付きバタフライ演算を適用する必要があり、ビットリバース部７０と７個の位相補正バタフライ演算部７２とで成る。従って本実施例によれば、一般に２ｍ個の入力データを２ｍ個のＡＤＣでインターリーブする場合、ｍ段の位相誤差補正バタフライ演算を行い、合計２ｍ−１＋２ｍ−２＋…＋２ｍ−（ｍ＋１）＋２ｍ−ｍ
即ち２ｍ−１＋２ｍ−２＋…＋２１＋２０（＝１）個の位相誤差補正バタフライ部２２０ｂを備える。例えば本実施例の様に、ｍ＝３の時は、合計２２＋２１＋１＝７個の位相誤差バタフライ演算部７２を具備する。
【００６９】
即ち、８チャンネルのＡＤＣからのＦＦＴ演算結果の各相出力データ（ＤＡＴＡ（０）〜ＤＡＴＡ（７））を受けて、２入力毎に各々バタフライ演算する。即ち、８チャンネルであるから、第１段階目では４個の位相補正バタフライ７２ａ、７２ｂ、７２ｃ、７２ｄを備えて、各々（τ4-τ0）、(τ6-τ2)、(τ5-τ1)、(τ7-τ3)、の位相補正付きバタフライ演算を実行する。第２段階目では２個の位相補正バタフライ７２ｅ、７２ｆを備え、前段の４個の位相補正バタフライ演算部７２からの演算結果を受けて、各々(τ2-τ0)、(τ3-τ1)、の位相補正付きバタフライ演算を実行する。第３段階目では１個の位相補正バタフライ演算部７２ｇを備え、前段の２個の位相補正バタフライ演算部７２からの演算結果を受けて、(τ1-τ0)、の位相補正付きバタフライ演算を実行する。この最終段の出力データが各インターリーブ相の位相ずれを補正したＦＦＴ出力データである。尚、ビットリバース部７０は通常のバタフライ演算と同様に、単に入力データ順の入れ替え操作を行うものである。尚、ここではτ0と明示的に示したが第１相を基準にしているので、τ0=0である。
【００７０】
個々の位相補正バタフライ演算部７２は上述した２相インターリーブの説明同様であり、補正量である時間位置エラーτに対する位相誤差補正付きバタフライ演算を行う。但し、各々の補正量は異なり、第１段目が（τ4-τ0）、(τ6-τ2)、(τ5-τ1)、(τ7-τ3)、により補正演算を行い、第２段目は(τ2-τ0)、（τ3-τ1）により補正演算を行い、第３段目は(τ1-τ0)により補正演算を行う。この最終段の出力データが各インターリーブ相の位相ずれτ１、τ２、τ３、τ４、τ５、τ６、τ７を補正したＦＦＴ出力データである。
【００７１】
図７は、４相インターリーブ時の原理構成図である。図７（ａ）に示すように、第１相を基準タイミングとしたときの他の３相の位相ずれは各々τ１、τ２、τ３を含んでいるものと仮定する。
【００７２】
４相インターリーブ時の位相誤差補正バタフライ演算部６８の内部構成は、図７（ｂ）に示すように、４相が２の２乗であるからして、最終段側の２段階に対して、本発明の実施形態による位相誤差補正付きバタフライ演算を適用する必要があり、ビットリバース部７０と、３個の位相補正バタフライ演算部７２とで成る。図７（ｂ）に示す窓関数乗算部は、図２及び図３に関連して説明した窓関数乗算部５８と同一又は同様の機能及び構成を有してよい。
【００７３】
即ち、４チャンネルのＡＤＣからのＦＦＴ演算結果（ＤＡＴＡ（０）〜ＤＡＴＡ（３））を受けて、２入力毎に各々バタフライ演算する。従って４チャンネルであるからして、第１段階目では２個の位相補正バタフライ７２ａ及び７２ｂを備えて、各々(τ2-τ0)、（τ３―τ1）、の位相補正付きバタフライ演算を実行する。第２段階目では１個の位相補正バタフライ７２ｃを備え、前段の２個の位相補正バタフライ７２からの演算結果を受けて、（τ１―τ0）、の位相補正付きバタフライ演算を実行する。この最終段の出力データが各インターリーブ相の位相ずれτ１、τ２、τ３を補正したＦＦＴ出力データである。上記実施例に於ては入力データ数を２３個及び２２個として説明したが、２ｎ個（ｎは任意の１以上の正整数）としてもよい。また、処理速度を問題にしなければ、ＦＦＴ処理の代わりに、インターリーブされたデータをフーリエ変換（ＦＴ）しても又は離散フーリエ変換（ＤＦＴ）してもよい。
【００７４】
【発明の効果】
上述説明から明らかなように、窓関数乗算部において乗算する補正係数を、サンプリングタイミングに基づいて定め、また、ＦＦＴ演算処理の最終段の位相補正バタフライ演算部７２のバタフライ演算においてα演算部と、β演算部と、β'演算部とを追加する位相補正付きバタフライ演算とすることにより、サンプリングタイミングの誤差を相殺したＦＦＴ出力結果が得られるという大きな利点が得られる。従って本発明の技術的効果は絶大であり、産業上の経済効果も絶大である。また、上記実施例に於て、位相誤差によるスプリアス要素が除かれるため、インターリーブされたＡ／Ｄコンバータのダイナミックレンジが改善される。
さらに、上記実施例に於ける位相誤差補正部及び位相誤差補正方式はハードウェアを追加する必要がなく、わずかな計算負荷がかかるだけである。それ故、ＬＳＩ技術が進みサンプリングレートが増加するに従って従来のＡ／Ｄコンバータ法がサンプリング時の位相誤差によって多大なダメージを受けることを考慮すると、本実施例による窓関数乗算部及びバタフライ演算部を含むＦＦＴ処理部及びその方法は、半導体産業全体において絶大な価値をもつものである。
【００７５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【図１】  半導体試験装置１００の構成を示す。
【図２】  波形ディジタイザ（ディジタイザ装置）５０の構成を示す。
【図３】  窓関数乗算部５８の機能を説明する図である。
【図４】  バタフライ演算部６８の機能を説明する図である。
【図５】  サンプリングされた波形の時間ドメインにおける波形（左側）と周波数ドメインにおける波形（右側）を示している。
【図６】  ８相インターリーブ時の原理構成図である。
【図７】  ４相インターリーブ時の原理構成図である。
【符号の説明】
１０・・・パターン発生器、２０・・・波形整形器
３０・・・半導体デバイス接触部、４０・・・比較器
５０・・・波形ディジタイザ（ディジタイザ装置）、５２・・・ＡＤコンバータ
５４・・・係数乗算部、５６・・・記憶部
５８・・・窓関数乗算部、６０・・・半導体デバイス
６２・・・インターリーブ部、６４・・・第１ＦＦＴ処理部
６６・・・第２ＦＦＴ処理部、６８・・・バタフライ演算部
７０・・・ビットリバース部、７２・・・位相補正バタフライ演算部
７６・・・ＦＴ処理部、１００・・・半導体試験装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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