(57)【特許請求の範囲】
【請求項１】
入力される第１の入力電圧、第２の入力電圧、及び（Ｎ−１）個（但し、Ｎ；２以上の整数）の第３の入力電圧の内、前記第２及び第３の入力電圧の平均値を出力電圧として出力する出力端子と、
第１の電源ノードと第１の共通ノードとの間に接続され、第１のバイアス電圧を入力して前記第１のバイアス電圧に基づき生成した定電流を前記第１の共通ノードに対して供給する第１の定電流源用トランジスタと、前記第１の共通ノードと第１の出力ノードとの間に接続され、前記第１の入力電圧を入力して前記第１の入力電圧により導通状態が制御される第１の入力トランジスタと、前記第１の共通ノードと第２の出力ノードとの間に接続され、前記出力電圧を入力して前記出力電圧により導通状態が制御される第２の入力トランジスタと、を有する第１の差動増幅回路と、
前記第１の電源ノードと第２の共通ノードとの間に接続され、前記第１のバイアス電圧を入力して前記第１のバイアス電圧に基づき生成した定電流を前記第２の共通ノードに対して供給する第２の定電流源用トランジスタと、前記第２の共通ノードと前記第１の出力ノードとの間に接続され、前記第２の入力電圧を入力して前記第２の入力電圧により導通状態が制御される第３の入力トランジスタと、前記第２の共通ノードと前記第２の出力ノードとの間に接続され、前記出力電圧を入力して前記出力電圧により導通状態が制御される第４の入力トランジスタと、を有する第２の差動増幅回路と、
前記第１の電源ノードと第３の共通ノードとの間に接続され、前記第１のバイアス電圧に対して重み付けされた第２のバイアス電圧を入力して前記第２のバイアス電圧に基づき生成した複数倍の定電流を前記第３の共通ノードに対して供給する第３の定電流源用トランジスタと、前記第３の共通ノードと前記第１の出力ノードとの間に接続され、前記第３の入力電圧を入力して前記第３の入力電圧により導通状態が制御される第５の入力トランジスタと、前記第３の共通ノードと前記第２の出力ノードとの間に接続され、前記出力電圧を入力して前記出力電圧により導通状態が制御される第６の入力トランジスタと、を有する（Ｎ−１）個の第３の差動増幅回路と、
前記第１及び第２の出力ノードと第２の電源ノードとの間に接続され、前記第１、第２及び第３の差動増幅回路における前記第１の出力ノードにそれぞれ流れる電流が加算された加算電流を制御電圧に変換する負荷回路と、
前記第２の電源ノードと前記出力端子との間に接続され、前記制御電圧により導通状態が制御される出力トランジスタとを備え、
前記第１及び第２の定電流源用トランジスタに対して、前記複数倍の定電流を流す前記第３の定電流源用トランジスタを、同数且つ同サイズのトランジスタで構成したことを特徴とする多入力演算増幅回路。
【請求項２】
請求項１記載の多入力演算増幅回路は、更に、
前記第２の電源ノードと第３及び第４の出力ノードとの間に接続された他の前記第１の差動増幅回路、他の前記第２の差動増幅回路、及び他の前記（Ｎ−１）個の第３の差動増幅回路と、
前記第３及び第４の出力ノードと前記第１の電源ノードとの間に接続された他の前記負荷回路と、
前記第１の電源ノードと前記出力端子との間に接続され、前記他の負荷回路により変換された他の前記制御電圧により導通状態が制御される他の前記出力トランジスタと、
を有するレール・ツー・レール型構成であることを特徴とする多入力演算増幅回路。
【請求項３】
複数の基準電圧を発生する基準電圧発生回路と、
前記複数の基準電圧を入力し、複数ビットのデジタルデータに基づき、前記複数の基準電圧から、前記第１、第２及び第３の入力電圧、又は、前記第２及び第３の入力電圧を選択する選択回路と、
前記第１、第２及び第３の入力電圧を入力し、前記第２及び第３の入力電圧の平均値を前記出力電圧として出力する請求項１又は２記載の多入力演算増幅回路と、
を備えたことを特徴とするデジタル／アナログ変換器。
【請求項４】
請求項３記載のデジタル／アナログ変換器を用いたことを特徴とする表示装置の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置（以下、液晶を「ＬＣ」、液晶表示装置を「ＬＣＤ」という。）の駆動回路（ドライバ）等に用いられる多入力演算増幅回路と、それを用いたデジタル／アナログ変換器（以下「Ｄ／Ａ変換器」という。）と、それを用いた表示装置の駆動回路に関し、例えば、ＬＣＤソースドライバ等において、表示の多階調化が求められた際に素子数、チップ面積、及びコストの増加を最小限に抑えることを目的とした多入力演算増幅回路、Ｄ／Ａ変換器、及び表示装置の駆動回路に関するものである。
【背景技術】
【０００２】
従来、例えば、ＬＣＤソースドライバ等において、パターン面積を増加させずに多階調出力を実現するには、下記の文献にも記載されているように、入力数に応じた差動増幅回路を持つ多入力演算増幅回路を用いたＤ／Ａ変換器を採用することが一般的であった。
【０００３】
【特許文献１】特開平９−６４７４６号公報
【特許文献２】特開２０００−１８３７４７号公報
【０００４】
ＬＣＤソースドライバに用いられるＤ／Ａ変換器は、例えば、特許文献２に記載されているように、デジタル信号からなる表示データを階調表示用のアナログ電圧に変換し、このアナログ電圧をソース信号ラインへ供給する。一方、ゲートドライバからゲート信号ラインへ走査信号が与えられ、このゲート信号ラインとソース信号ラインとの交差箇所に設けられたＬＣ表示素子による表示が行われる。
【０００５】
Ｄ／Ａ変換器は、複数の基準電圧を発生する基準電圧発生回路と、ｎビット（例えば、ｎ＝２）のデジタル信号からなる表示データに基づき、複数の基準電圧の内の１つを選択して第１及び第２の入力信号を出力する選択回路と、出力された第１及び第２の入力電圧をアナログ電圧に変換してソース信号ラインへ供給する２ビットデコードのボルテージフォロア回路からなる多入力演算増幅回路とにより構成されている。
【０００６】
多入力演算増幅回路は、演算増幅結果である出力電圧を出力する出力端子と、第１及び第２の差動増幅回路と、負荷回路と、出力トランジスタと、出力側電流源とにより構成されている。
【０００７】
第１及び第２の差動増幅回路は、定電流源と、差動対を形成する第１及び第２のトランジスタと、によりそれぞれ構成されている。定電流源は、電源ノードと共通ノードとの間に接続され、バイアス電圧を入力してこのバイアス電圧に基づき生成した定電流を共通ノードに対して供給する。第１の入力トランジスタは、共通ノードと第１の出力ノードとの間に接続され、選択回路で選択された第１及び第２の入力電圧の内の１つの入力電圧を入力してこの入力電圧により導通状態が制御される。第２の入力トランジスタは、共通ノードと第２の出力ノードとの間に接続され、出力端子から出力される出力電圧を入力してこの出力電圧により導通状態が制御される。
【０００８】
このような第１及び第２の差動増幅回路における第１及び第２の出力ノードとグランドとの間には、負荷回路が接続されている。負荷回路は、第１及び第２の差動増幅回路における第１の出力ノードにそれぞれ流れる電流が加算された加算電流を制御電圧に変換する。更に、出力端子とグランドとの間には、出力トランジスタが接続されると共に、電源ノードと出力端子との間にも、出力トランジスタに対して動作電流を供給するための出力側電流源が接続されている。出力トランジスタは、負荷回路で変換された制御電圧により導通状態が制御され、第１及び第２の入力電圧の平均値からなる出力電圧を出力端子から出力する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のＤ／Ａ変換器に用いられる多入力演算増幅回路がｎビットデコードの場合、多入力間の電圧（即ち、Ｎ個の入力電圧）を２のＮ乗個に均等に分割して、そのＮ個の入力電圧の平均値を出力電圧として出力するために、差動対用、及び定電流源用にそれぞれ２のＮ乗個のトランジスタが必要であり、チップ面積が大きくなるという課題があった。
【００１０】
特に、現在のドライバ等の開発において、高耐圧のトランジスタに関しては、１つでも少ないものが望まれており、又、要求される高い性能を実現しなければならない。
【００１１】
このような従来の課題を解決するために、本発明は、高精度且つ小面積で動作可能な多入力演算増幅回路、Ｄ／Ａ変換器、及び表示装置の駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の多入力演算増幅回路は、出力端子と、第１の差動増幅回路と、第２の差動増幅回路と、（Ｎ−１）個（但し、Ｎ；２以上の整数）の第３の差動増幅回路と、負荷回路と、出力トランジスタとを備えている。
【００１３】
前記出力端子は、入力される第１の入力電圧、第２の入力電圧、及び（Ｎ−１）個の第３の入力電圧の内、前記第２及び第３の入力電圧の平均値を出力電圧として出力する端子である。
前記第１の差動増幅回路は、第１の電源ノードと第１の共通ノードとの間に接続され、第１のバイアス電圧を入力して前記第１のバイアス電圧に基づき生成した定電流を前記第１の共通ノードに対して供給する第１の定電流源用トランジスタと、前記第１の共通ノードと第１の出力ノードとの間に接続され、前記第１の入力電圧を入力して前記第１の入力電圧により導通状態が制御される第１の入力トランジスタと、前記第１の共通ノードと第２の出力ノードとの間に接続され、前記出力電圧を入力して前記出力電圧により導通状態が制御される第２の入力トランジスタとを有している。
前記第２の差動増幅回路は、前記第１の電源ノードと第２の共通ノードとの間に接続され、前記第１のバイアス電圧を入力して前記第１のバイアス電圧に基づき生成した定電流を前記第２の共通ノードに対して供給する第２の定電流源用トランジスタと、前記第２の共通ノードと前記第１の出力ノードとの間に接続され、前記第２の入力電圧を入力して前記第２の入力電圧により導通状態が制御される第３の入力トランジスタと、前記第２の共通ノードと前記第２の出力ノードとの間に接続され、前記出力電圧を入力して前記出力電圧により導通状態が制御される第４の入力トランジスタとを有している。
前記（Ｎ−１）個の第３の差動増幅回路は、前記第１の電源ノードと第３の共通ノードとの間に接続され、前記第１のバイアス電圧に対して重み付けされた第２のバイアス電圧を入力して前記第２のバイアス電圧に基づき生成した複数倍の定電流を前記第３の共通ノードに対して供給する第３の定電流源用トランジスタと、前記第３の共通ノードと前記第１の出力ノードとの間に接続され、前記第３の入力電圧を入力して前記第３の入力電圧により導通状態が制御される第５の入力トランジスタと、前記第３の共通ノードと前記第２の出力ノードとの間に接続され、前記出力電圧を入力して前記出力電圧により導通状態が制御される第６の入力トランジスタとを有している。
前記負荷回路は、前記第１及び第２の出力ノードと第２の電源ノードとの間に接続され、前記第１、第２及び第３の差動増幅回路における前記第１の出力ノードにそれぞれ流れる電流が加算された加算電流を制御電圧に変換する回路である。
更に、前記出力トランジスタは、前記第２の電源ノードと前記出力端子との間に接続され、前記制御電圧により導通状態が制御されるトランジスタである。
そして、本発明の多入力演算増幅回路では、前記第１及び第２の定電流源用トランジスタに対して、前記複数倍の定電流を流す前記第３の定電流源用トランジスタを、同数且つ同サイズのトランジスタで構成している。
【００１４】
本発明のＤ／Ａ変換器は、複数の基準電圧を発生する基準電圧発生回路と、前記複数の基準電圧を入力し、複数ビットのデジタルデータに基づき、前記複数の基準電圧から、前記第１、第２及び第３の入力電圧、又は、前記第２及び第３の入力電圧を選択する選択回路と、前記第１、第２及び第３の入力電圧を入力し、前記第２及び第３の入力電圧の平均値を前記出力電圧として出力する前記発明の多入力演算増幅回路とを備えている。
【００１５】
本発明の表示装置の駆動回路は、前記発明のＤ／Ａ変換器を用いている。
【発明の効果】
【００１６】
本発明の多入力演算増幅回路によれば、第１及び第２のバイアス電圧を重み付けし、第１及び第２の定電流源用トランジスタに対して、複数倍の定電流を流す第３の定電流源用トランジスタを、同数且つ同サイズのトランジスタで構成したので、従来と同等な動作を実現しながら、チップ面積の増加を抑制できる。
【００１７】
又、このような効果を有する多入力演算増幅回路を用いることにより、高精度且つ小面積で動作可能なＤ／Ａ変換器、及び表示装置の駆動回路を実現できる。
【発明を実施するための最良の形態】
【００１８】
多入力演算増幅回路は、入力される第１の入力電圧、第２の入力電圧、及び（Ｎ−１）個（但し、Ｎ；２以上の整数）の第３の入力電圧の内、前記第２及び第３の入力電圧の平均値を出力電圧として出力する出力端子と、第１の差動増幅回路と、第２の差動増幅回路と、（Ｎ−１）個の第３の差動増幅回路と、負荷回路と、出力トランジスタとを備えている。
【００１９】
ここで、前記第１の差動増幅回路は、第１の電源ノードと第１の共通ノードとの間に接続され、第１のバイアス電圧を入力して前記第１のバイアス電圧に基づき生成した第１の定電流を前記第１の共通ノードに対して供給する第１の定電流源と、前記第１の共通ノードと第１の出力ノードとの間に接続され、前記第１の入力電圧を入力して前記第１の入力電圧により導通状態が制御される第１の入力トランジスタと、前記第１の共通ノードと第２の出力ノードとの間に接続され、前記出力電圧を入力して前記出力電圧により導通状態が制御される第２の入力トランジスタと、を有している。
【００２０】
前記第２の差動増幅回路は、前記第１の電源ノードと第２の共通ノードとの間に接続され、前記第１のバイアス電圧を入力して前記第１のバイアス電圧に基づき生成した第２の定電流を前記第２の共通ノードに対して供給する第２の定電流源と、前記第２の共通ノードと前記第１の出力ノードとの間に接続され、前記第２の入力電圧を入力して前記第２の入力電圧により導通状態が制御される第３の入力トランジスタと、前記第２の共通ノードと前記第２の出力ノードとの間に接続され、前記出力電圧を入力して前記出力電圧により導通状態が制御される第４の入力トランジスタと、を有している。
【００２１】
前記（Ｎ−１）個の第３の差動増幅回路は、前記第１の電源ノードと第３の共通ノードとの間に接続され、前記第１のバイアス電圧に対して重み付けされた第２のバイアス電圧を入力して前記第２のバイアス電圧に基づき生成した第３の定電流を前記第３の共通ノードに対して供給する第３の定電流源と、前記第３の共通ノードと前記第１の出力ノードとの間に接続され、前記第３の入力電圧を入力して前記第３の入力電圧により導通状態が制御される第５の入力トランジスタと、前記第３の共通ノードと前記第２の出力ノードとの間に接続され、前記出力電圧を入力して前記出力電圧により導通状態が制御される第６の入力トランジスタと、をそれぞれ有している。
【００２２】
前記負荷回路は、前記第１及び第２の出力ノードと第２の電源ノードとの間に接続された回路である。更に、前記出力トランジスタは、前記第２の電源ノードと前記出力端子との間に接続され、前記第１の出力ノード上の電圧により導通状態が制御されるトランジスタである。
【実施例１】
【００２３】
（実施例１の構成）
図２は、本発明の実施例１を示すＤ／Ａ変換器の概略の構成図である。
このＤ／Ａ変換器は、例えば、ＬＣＤソースドライバに用いられ、デジタル信号からなる表示データＤＡをアナログ表示電圧である出力電圧Ｖｏｕｔに変換してソース信号ラインへ供給する回路であり、基準電圧発生回路１０を有している。基準電圧発生回路１０は、デジタル信号の表示データＤＡに従って複数（Ｍ＋１）（例えば、Ｍは数百〜数千個）の基準電圧Ｖ０〜ＶＭを発生する回路であり、この出力側に、選択回路２０が接続されている。選択回路２０は、複数ビット（例えば、Ｄ０，Ｄ１，Ｄ２）のデジタル信号からなる表示データＤＡに基づき、（Ｍ＋１）通りの基準電圧Ｖ０〜ＶＭから複数の入力電圧Ｖ１，Ｖ２，Ｖ３を選択して出力する回路である。入力電圧Ｖ１，Ｖ２，Ｖ３は、例えば、基準電圧Ｖ０〜ＶＭのいずれか隣り合う２つのうちどちらかであり、Ｖ１はどちらかに固定されている。選択回路２０の出力側には、多入力演算増幅回路３０が接続されている。
【００２４】
多入力演算増幅回路３０は、複数（ｎ）ビットデコード（例えば、ｎは２ビット）のボルテージフォロア回路により構成され、“Ｌ”固定の入力電圧Ｖ１を入力する正相入力端子（＋）ＩＮ１、“Ｈ”又は“Ｌ”に変化する入力電圧Ｖ２，Ｖ３をそれぞれ入力する正相入力端子（＋）ＩＮ２，（＋）ＩＮ３と、これらの逆相入力端子（−）ＩＮ１，（−）ＩＮ２，（−）ＩＮ３とを有し、この逆相入力端子（−）ＩＮ１，（−）ＩＮ２，（−）ＩＮ３が出力端子ＯＵＴに接続されている。この多入力演算増幅回路３０は、２ビットの入力電圧Ｖ２，Ｖ３の平均値（Ｖ２＋Ｖ３）／２（＝Ｖｏｕｔ）を求め、このアナログ表示電圧である出力電圧Ｖｏｕｔを出力端子ＯＵＴから出力してソース信号ラインへ供給する機能を有している。
【００２５】
図３（Ａ）、（Ｂ）は、図２中の基準電圧発生回路１０及び選択回路２０の一例を示す概略の構成図である。
【００２６】
基準電圧発生回路１０は、複数個の抵抗素子１１，１２，１３，１４を有し、これらが直列に接続された抵抗分圧回路により構成され、その抵抗素子１１〜１４の両端及び接続点から電圧Ｖ０，Ｖ１，Ｖ２，Ｖ３，Ｖ４が出力される。
【００２７】
選択回路２０は、基準電圧発生回路１０の出力側に接続された第１の選択回路２０ａ，２０ｂと、この第１の選択回路２０ａ，２０ｂの出力側に接続された第２の選択回路２０ｃとにより構成されている。
【００２８】
第１の選択回路２０ａは、相補的なデータ２Ｄ，３Ｄ及び２ＤＢ，３ＤＢによりオン／オフ動作する複数個のスイッチ（例えば、Ｐチャネル型ＭＯＳトランジスタ、これを以下「ＰＭＯＳ」という。）２１−１〜２１−６により構成され、“Ｌ”電位Ｖｌである電圧Ｖｅｖｅｎを出力するようになっている。第１の選択回路２０ｂは、相補的なデータ３Ｄ，３ＤＢと固定電位“Ｌ”によりオン／オフ動作する複数個のスイッチ（例えば、ＰＭＯＳ）２２−１〜２２−４により構成され、“Ｈ”電位Ｖｈである電圧Ｖｏｄｄを出力するようになっている。第２の選択回路２０ｃは、複数個のスイッチ（例えば、ＰＭＯＳ）２３−１〜２３−６と、表示データＤＡを構成する複数ビットＤ０，Ｄ１，Ｄ２を反転する複数個のインバータ２４−１〜２４−３とにより構成され、複数ビットＤ０，Ｄ１，Ｄ２及びこの反転ビットとによりＰＭＯＳ２３−１〜２３−６をオン／オフ動作させて、電圧Ｖｅｖｅｎ及びＶｏｄｄから電圧Ｖ２，Ｖ３，Ｖ４を出力するようになっている。
【００２９】
図１は、本発明の実施例１の図２に示す多入力演算増幅回路３０の概略の構成図である。
【００３０】
この多入力演算増幅回路３０は、ｎビット（例えば、２ビット）デコードのボルテージフォロア回路により構成されるシンク（ｓｉｎｋ）用の回路であり、複数の差動段（例えば、第１、第２、第３の差動増幅回路）４０−１〜４０−３と、この第１、第２、第３の差動増幅回路４０−１〜４０−３に対して共通に接続された負荷回路５０と、これらの差動増幅回路４０−１〜４０−３及び負荷回路５０に接続された出力段（例えば、出力回路）６０とにより構成されている。
【００３１】
第１、第２、第３の差動増幅回路４０−１〜４０−３の内、第１の差動増幅回路４０−１は、第１の入力電圧（例えば、固定の“Ｌ”）を入力する正相入力端子（＋）ＩＮ１と、定電流ｉ×１（例えば、ｉ＝１ｍＡ）を流す第１の共通ノードＮ１と、制御電圧ＭＮＯＧを出力する第１の出力ノードＮ１１と、この第１の出力ノードＮ１１に対して相補的な第２の出力ノードＮ１２とを有している。第１の電源ノード（例えば、１５Ｖの電源電圧ＶＤＤが印加されるＶＤＤノード）には、定電流ｉ×１を供給する第１の定電流源を介して、第１の共通ノードＮ１が接続されている。第１の定電流源は、例えば、１つのＰＭＯＳ４１により構成され、このＰＭＯＳ４１のゲートに印加される第１のバイアス電圧ＰＢＳ１（例えば、１４Ｖ）により、ソース・ドレイン間に定電流ｉ×１を流すようになっている。
【００３２】
第１の共通ノードＮ１には、差動対を形成する第１の入力トランジスタ（例えば、１つのＰＭＯＳ）４２及び第２の入力トランジスタ（例えば、１つのＰＭＯＳ）４３とが分岐接続され、更に、そのＰＭＯＳ４２が第１の出力ノードＮ１１に接続されると共に、そのＰＭＯＳ４３が第２の出力ノードＮ１３に接続されている。ＰＭＯＳ４２は、正相入力端子（＋）ＩＮ１からゲートに入力される“Ｌ”固定の入力電圧Ｖ１により、常時、オン状態になっている。ＰＭＯＳ４３は、出力端子ＯＵＴからゲートに入力される出力電圧Ｖｏｕｔにより導通状態が制御される。
【００３３】
第２の差動増幅回路４０−２は、第２の入力電圧Ｖ２を入力する正相入力端子（＋）ＩＮ２と、定電流ｉ×１を流す第２の共通ノードＮ２とを有し、第１の差動増幅回路４０−１と同様に、定電流源用のＰＭＯＳ４１と差動対用のＰＭＯＳ４２，４３とにより構成されている。
【００３４】
即ち、第２の差動増幅回路４０−２において、ＶＤＤノードには、定電流ｉ×１を供給する電流源用のＰＭＯＳ４１を介して、第２の共通ノードＮ２が接続されている。定電流源用のＰＭＯＳ４１は、このゲートに印加される第１のバイアス電圧ＰＢＳ１により、ソース・ドレイン間に定電流ｉ×１を流す。第２の共通ノードＮ２には、差動対を形成するＰＭＯＳ４２及びＰＭＯＳ４３が分岐接続され、更に、そのＰＭＯＳ４２が第１の出力ノードＮ１１に接続されると共に、そのＰＭＯＳ４３が第２の出力ノードＮ１２に接続されている。ＰＭＯＳ４２は、正相入力端子（＋）ＩＮ２からゲートに入力される入力電圧Ｖ２により導通状態が制御される。更に、ＰＭＯＳ４３は、出力端子ＯＵＴからゲートに入力される出力電圧Ｖｏｕｔにより導通状態が制御される。
【００３５】
第３の差動増幅回路４０−３は、第３の入力電圧Ｖ３を入力する正相入力端子（＋）ＩＮ３と、２倍の定電流ｉ×２（例えば、２ｍＡ）を流す第３の共通ノードＮ３とを有し、第１、第２の差動増幅回路４０−１，４０−２と同様の１つの定電流源用のＰＭＯＳ４１と、第１、第２の差動増幅回路４０−１，４０−２とは異なる差動対用の２個並列接続されたＰＭＯＳ４２−１，４２−２と、同じく２個並列接続されたＰＭＯＳ４３−１，４３−２とにより構成されている。
【００３６】
即ち、第３の差動増幅回路４０−３において、ＶＤＤノードには、２倍の定電流ｉ×２を供給する電流源用ＰＭＯＳ４１を介して、第３の共通ノードＮ３が接続されている。定電流源用ＰＭＯＳ４１は、このゲートに印加される第２のバイアス電圧ＰＢＳ２（例えば、１３．５Ｖ）により、ソース・ドレイン間に２倍の定電流ｉ×２を流す。第３の共通ノードＮ３には、差動対を形成するための２個並列接続されたＰＭＯＳ４２−１，４２−２と２個並列接続されたＰＭＯＳ４３−１，４３−２とが分岐接続され、更に、そのＰＭＯＳ４２−１，４２−２が第１の出力ノードＮ１１に接続されると共に、そのＰＭＯＳ４３−１，４３−２が第２の出力ノードＮ１２に接続されている。ＰＭＯＳ４２−１及び４２−２は、正相入力端子（＋）ＩＮ３からゲートに入力される入力電圧Ｖ３により導通状態が制御される。更に、ＰＭＯＳ４３−１，４３−２は、出力端子ＯＵＴからゲートに入力される出力電圧Ｖｏｕｔにより導通状態が制御される。
【００３７】
第１及び第２の出力ノードＮ１１，Ｎ１２と第２の電源ノード（例えば、０ＶのグランドＧＮＤ）との間には、負荷回路５０が接続されている。負荷回路５０は、２つのトランジスタ（例えば、Ｎチャネル型ＭＯＳトランジスタ、これを以下「ＮＭＯＳ」という。）５１，５２を用いたカレントミラー回路により構成され、第１の出力ノードＮ１１に流れる電流を制御電圧ＭＮＯＧに変換して出力回路６０へ出力する機能を有している。ここで、ＮＭＯＳ５１のドレイン・ソースは、第１の出力ノードＮ１１及びグランドＧＮＤにそれぞれ接続されている。ＮＭＯＳ５２のドレイン・ソースは、第２の出力ノードＮ１２及びグランドＧＮＤにそれぞれ接続され、このＮＭＯＳ５２のゲート及びドレインがＮＭＯＳ５１のゲートに接続されている。第１の出力ノードＮ１１には、出力回路６０が接続されている。
【００３８】
出力回路６０は、定電流Ｉを供給するためのトランジスタ等で構成された定電流源６１と、出力電圧Ｖｏｕｔを出力する出力端子ＯＵＴと、出力トランジスタ（例えば、ＮＭＯＳ）６２とを有し、これらがＶＤＤノードとグランドＧＮＤとの間に接続されている。出力端子ＯＵＴは、差動増幅回路４０−１のＰＭＯＳ４３のゲートと、差動増幅回路４０−２のＰＭＯＳ４３のゲートと、差動増幅回路４０−３のＰＭＯＳ４３−１，４３−２のゲートとに共通に接続されている。ＮＭＯＳ６２は、第１の出力ノードＮ１１から出力される制御電圧ＭＮＯＧにより導通状態が制御され、増幅した出力電圧Ｖｏｕｔを出力端子ＯＵＴから出力するトランジスタである。
【００３９】
本実施例１の多入力演算増幅回路３０は、従来の回路に対して、定電流源用のバイアス電圧ＰＢＳ１，ＰＢＳ２を２種類持ち、第２のバイアス電圧ＰＢＳ２は第１のバイアス電圧ＰＢＳ１に対して２倍の定電流ｉ×２を流せる電位となる、という特徴を有している。言い換えれば、第２のバイアス電圧ＰＢＳ２は第１のバイアス電圧ＰＢＳ１より低い。この第１及び第２のバイアス電圧ＰＢＳ１，ＰＢＳ２と、これに対して相補的なバイアス電圧ＮＢＳ１，ＮＢＳ２とを生成するためのバイアス回路の一例を図４に示す。
【００４０】
図４は、図１のバイアス回路の一例を示す概略の構成図である。
このバイアス回路は、複数個のＰＭＯＳ３１，３２，３６，３７、複数個のＮＭＯＳ３４，３５，３８、及び負荷抵抗３３により構成され、相補的なバイアス電圧ＰＢＳ１，ＰＢＳ２及びＮＢＳ１，ＮＢＳ２を出力するようになっている。
【００４１】
（実施例１の動作）
図２のＤ／Ａ変換器における全体の動作を説明する。
先ず、数ビットのデジタル信号からなる表示データＤＡに従い、基準電圧発生回路１０から、（Ｍ＋１）通りの基準電圧Ｖ０〜ＶＭが発生して選択回路２０へ与えられる。選択回路２０では、表示データＤＡに基づき、（Ｍ＋１）通りの基準電圧Ｖ０〜ＶＭから複数の入力電圧Ｖ１，Ｖ２，Ｖ３を選択して多入力演算増幅回路３０へ出力する。すると、多入力演算増幅回路３０は、２ビットの入力電圧Ｖ２，Ｖ３の平均値（Ｖ２＋Ｖ３）／２（＝Ｖｏｕｔ）を求め、このアナログ表示電圧である出力電圧Ｖｏｕｔを出力端子ＯＵＴから出力し、図示しないソース信号ラインへ供給する。この際、図示しないゲートドライバからゲート信号ラインへ走査信号が与えられ、このゲート信号ラインとソース信号ラインとの交差箇所に設けられた図示しない表示装置中のＬＣ表示素子による表示が行われる。
【００４２】
次に、図１の多入力演算増幅回路３０における動作を説明する。
選択回路２０から出力された第１、第２、第３の入力電圧Ｖ１，Ｖ２，Ｖ３が第１、第２、第３の差動増幅回路４０−１，４０−２，４０−３の各正相入力端子（＋）ＩＮ１，（＋）ＩＮ２，（＋）ＩＮ３にそれぞれ与えられ、更に、第１のバイアス電圧ＰＢＳ１が第１の差動増幅回路４０−１内の電流源用ＰＭＯＳ４１のゲート及び第２の差動増幅回路４０−２内の電流源用ＰＭＯＳ４１のゲートに与えられると共に、第２のバイアス電圧ＰＢＳ２が第３の差動増幅回路４０−３内の電流源用ＰＭＯＳ４１のゲートに与えられる。すると、第１の差動増幅回路４０−１において、電流源用ＰＭＯＳ４１が活性化すると共に、入力用ＰＭＯＳ４２がオン状態になる。同時に、第２の差動増幅回路４０−２において、電流源用ＰＭＯＳ４１が活性化すると共に、入力用ＰＭＯＳ４２が入力電圧Ｖ２により導通状態が制御され、更に、第３の差動増幅回路４０−３において、電流源用ＰＭＯＳ４１が活性化すると共に、入力用ＰＭＯＳ４２−１，４２−２が入力電圧Ｖ３により導通状態が制御される。
【００４３】
負荷回路５０へ電流が流れると、この電流が制御電圧ＭＮＯＧに変換されて第１の出力ノードＮ１１上に現れる。この制御電圧ＭＮＯＧにより出力用ＮＭＯＳ６２の導通状態が制御され、このＮＭＯＳ６２に対して、定電流源６１から定電流Ｉが供給され、出力端子ＯＵＴに出力電圧Ｖｏｕｔが現れる。すると、第１の差動増幅回路４０−１内の入力用ＰＭＯＳ４３、第２の差動増幅回路４０−２内の入力用ＰＭＯＳ４３、及び第３の差動増幅回路４０−３内の入力用ＰＭＯＳ４３−１，４３−２の導通状態が制御される。
【００４４】
第１の差動増幅回路４０−１において、第１の入力電圧Ｖ１と出力電圧Ｖｏｕｔとの差が増幅されてこの出力電流が第１の出力ノードＮ１１へ流れ、第２の差動増幅回路４０−２において、第２の入力電圧Ｖ２と出力電圧Ｖｏｕｔとの差が増幅されてこの出力電流が第１の出力ノードＮ１１へ流れ、更に、第３の差動増幅回路４０−３において、第３の入力電圧Ｖ３と出力電圧Ｖｏｕｔとの差が増幅されてこの出力電流が第１の出力ノードＮ１１へ流れる。すると、第１、第２及び第３の差動増幅回路４０−１，４０−２，４０−３の各出力電流が第１の出力ノードＮ１１上において加算され、この加算電流が負荷回路５０により制御電圧ＭＮＯＧに変換され、この制御電圧ＭＮＯＧにより出力用ＮＭＯＳ６２の導通状態が制御される。これにより、第２の入力電圧Ｖ２と第３の入力電圧Ｖ３との平均値（Ｖ２＋Ｖ３）／２が出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力される。
【００４５】
（実施例１の効果）
本実施例１によれば、次の（ａ）〜（ｄ）のような効果がある。
【００４６】
（ａ）  本実施例１の多入力演算増幅回路３０によれば、２種類のバイアス電圧ＰＢＳ１，ＰＢＳ２を持つことにより、第１の差動増幅回路４０−１及び第２の差動増幅回路４０−２の定電流源に対して、２倍の定電流ｉ×２を流す第３の差動増幅回路４０−３の定電流源を、同数且つ同サイズのＰＭＯＳ４１を用いて実現している。そのため、従来の回路では、例えば、第３の差動増幅回路４０−３において、定電流源用ＰＭＯＳ４１を２個並列に接続する必要があり、第１及び第２の差動増幅回路４０−１，４０−２における２個の定電流源用ＰＭＯＳ４１と合わせて、合計４個のＰＭＯＳ４１が必要であった。これに対し、本実施例１では、同等な動作を３個の定電流源用ＰＭＯＳ４１で実現しているので、従来と同等な動作を実現しながら、チップ面積の増加を抑制できる。
【００４７】
（ｂ）  前記（ａ）の効果を有する多入力演算増幅回路３０を用いることにより、高精度且つ小面積で動作可能なＤ／Ａ変換器を実現できる。
【００４８】
（ｃ）  １つのドライバＩＣに対して１つのバイアス回路を設けることで、例えば、７２０ｃｈそれぞれで数個のトランジスタを削減することが可能となり、小面積なドライバＩＣを実現できる。
【００４９】
（ｄ）  第２の選択回路２０ｃを備えることで、下位ｎビットのデジタルデータに応じて、多入力演算増幅回路３０へ出力するＮ個の電圧を選択することが可能となる。又、定電流量が異なる差動増幅回路４０−１〜４０−３を並列に接続することを可能としている。
【実施例２】
【００５０】
（実施例２の構成）
図５は、本発明の実施例２を示す多入力演算増幅回路の概略の構成図である。
この多入力演算増幅回路は、実施例１の多入力演算増幅回路３０に対応しており、ｎビット（例えば、２ビット）デコードのボルテージフォロア回路により構成されるソース（ｓｏｕｒｃｅ）用の回路であって、実施例１とほぼ同様に、複数の差動段（例えば、第１、第２、第３の差動増幅回路）７０−１〜７０−３と、この第１、第２、第３の差動増幅回路７０−１〜７０−３に対して共通に接続された負荷回路８０と、これらの差動増幅回路７０−１〜７０−３及び負荷回路８０に接続された出力段（例えば、出力回路）９０とにより構成されている。
【００５１】
第１、第２、第３の差動増幅回路７０−１〜７０−３の内、第１の差動増幅回路７０−１は、実施例１とほぼ同様に、第１の入力電圧（例えば、固定の“Ｈ”）を入力する正相入力端子（＋）ＩＮ１と、定電流ｉ×１（例えば、ｉ＝１ｍＡ）を流す第１の共通ノードＮ２１と、制御電圧ＭＰＯＧを出力する第１の出力ノードＮ３１と、この第１の出力ノードＮ３１に対して相補的な第２の出力ノードＮ３２とを有している。第１の電源ノード（例えば、グランドＧＮＤ）には、定電流ｉ×１を供給する第１の定電流源（例えば、ＮＭＯＳ）７１を介して、第１の共通ノードＮ２１が接続されている。ＮＭＯＳ７１は、このゲートに印加される第１のバイアス電圧ＮＢＳ１により、ドレイン・ソース間に定電流ｉ×１を流すようになっている。
【００５２】
第１の共通ノードＮ２１には、差動対を形成する第１の入力トランジスタ（例えば、１つのＮＭＯＳ）７２及び第２の入力トランジスタ（例えば、１つのＮＭＯＳ）７３が分岐接続され、更に、そのＮＭＯＳ７２が第１の出力ノードＮ３１に接続されると共に、そのＮＯＳ７３が第２の出力ノードＮ３２に接続されている。ＮＭＯＳ７２は、正相入力端子（＋）ＩＮ１からゲートに入力される“Ｈ”固定の入力電圧Ｖ１により、常時、オン状態になっている。ＮＭＯＳ７３は、出力端子ＯＵＴからゲートに入力される出力電圧Ｖｏｕｔにより導通状態が制御される。
【００５３】
第２の差動増幅回路７０−２は、第２の入力電圧Ｖ２を入力する正相入力端子（＋）ＩＮ２と、定電流ｉ×１を流す第２の共通ノードＮ２２とを有し、第１の差動増幅回路７０−１と同様に、定電流源用ＮＭＯＳ７１と差動対用ＮＭＯＳ７２，７３とにより構成されている。
【００５４】
即ち、第２の差動増幅回路７０−２において、グランドＧＮＤには、定電流ｉ×１を供給する電流源用ＮＭＯＳ７１を介して、第２の共通ノードＮ２２が接続されている。定電流源用ＮＭＯＳ７１は、このゲートに印加される第１のバイアス電圧ＮＢＳ１により、ドレイン・ソース間に定電流ｉ×１を流す。第２の共通ノードＮ２２には、差動対を形成するＮＭＯＳ７２及びＮＭＯＳ７３が分岐接続され、更に、そのＮＭＯＳ７２が第１の出力ノードＮ３１に接続されると共に、そのＮＭＯＳ７３が第２の出力ノードＮ３２に接続されている。ＮＭＯＳ７２は、正相入力端子（＋）ＩＮ２からゲートに入力される入力電圧Ｖ２により導通状態が制御される。更に、ＮＭＯＳ７３は、出力端子ＯＵＴからゲートに入力される出力電圧Ｖｏｕｔにより導通状態が制御される。
【００５５】
第３の差動増幅回路７０−３は、第３の入力電圧Ｖ３を入力する正相入力端子（＋）ＩＮ３と、２倍の定電流ｉ×２（例えば、２ｍＡ）を流す第３の共通ノードＮ２３とを有し、第１、第２の差動増幅回路７０−１，７０−２と同様の１つの定電流源用ＮＭＯＳ７１と、第１、第２の差動増幅回路７０−１，７０−２とは異なる差動対用の２個並列接続されたＮＭＯＳ７２−１，７２−２と、同じく２個並列接続されたＮＭＯＳ７３−１，７３−２とにより構成されている。
【００５６】
即ち、第３の差動増幅回路７０−３において、グランドＧＮＤには、２倍の定電流ｉ×２を供給する電流源用ＮＭＯＳ７１を介して、第３の共通ノードＮ２３が接続されている。定電流源用ＮＭＯＳ７１は、このゲートに印加される第２のバイアス電圧ＮＢＳ２により、ドレイン・ソース間に２倍の定電流ｉ×２を流す。第３の共通ノードＮ２３には、差動対を形成するための２個並列接続されたＮＭＯＳ７２−１，７２−２と２個並列接続されたＮＭＯＳ７３−１，７３−２とが分岐接続され、更に、そのＮＭＯＳ７２−１，７２−２が第１の出力ノードＮ３１に接続されると共に、そのＮＭＯＳ７３−１，７３−２が第２の出力ノードＮ３２に接続されている。ＮＭＯＳ７２−１及び７２−２は、正相入力端子（＋）ＩＮ３からゲートに入力される入力電圧Ｖ３により導通状態が制御される。更に、ＮＭＯＳ７３−１，７３−２は、出力端子ＯＵＴからゲートに入力される出力電圧Ｖｏｕｔにより導通状態が制御される。
【００５７】
第１及び第２の出力ノードＮ３１，Ｎ３２と第２の電源ノード（例えば、ＶＤＤノード）との間には、負荷回路８０が接続されている。負荷回路８０は、２つのトランジスタ（例えば、ＰＭＯＳ）８１，８２を用いたカレントミラー回路により構成され、第１の出力ノードＮ３１に流れる電流を制御電圧ＭＰＯＧに変換して出力回路９０へ出力する機能を有している。ここで、ＰＭＯＳ８１のドレイン・ソースは、第１の出力ノードＮ３１及びＶＤＤノードにそれぞれ接続されている。ＰＭＯＳ８２のドレイン・ソースは、第２の出力ノードＮ３２及びＶＤＤノードにそれぞれ接続され、このＰＭＯＳ８２のゲート及びドレインがＰＭＯＳ８１のゲートに接続されている。第１の出力ノードＮ３１には、出力回路９０が接続されている。
【００５８】
出力回路９０は、定電流Ｉを供給するためのトランジスタ等で構成された定電流源９１と、出力電圧Ｖｏｕｔを出力する出力端子ＯＵＴと、出力トランジスタ（例えば、ＰＭＯＳ）９２とを有し、これらがグランドＧＮＤとＶＤＤノードとの間に接続されている。出力端子ＯＵＴは、差動増幅回路７０−１内のＮＭＯＳ７３のゲートと、差動増幅回路７０−２内のＮＭＯＳ７３のゲートと、差動増幅回路７０−３内のＮＭＯＳ７３−１，７３−２のゲートとに共通に接続されている。ＮＭＯＳ９２は、第１の出力ノードＮ３１から出力される制御電圧ＭＰＯＧにより導通状態が制御され、増幅した出力電圧Ｖｏｕｔを出力端子ＯＵＴから出力するトランジスタである。
【００５９】
本実施例２の多入力演算増幅回路は、実施例１とほぼ同様に、従来の回路に対して、定電流源用のバイアス電圧ＮＢＳ１，ＮＢＳ２を２種類持ち、第２のバイアス電圧ＮＢＳ２は第１のバイアス電圧ＮＢＳ１に対して２倍の定電流ｉ×２を流せる電位となる、という特徴を有している。言い換えれば、第２のバイアス電圧ＮＢＳ２は第１のバイアス電圧ＮＢＳ１より低い。この第１及び第２のバイアス電圧ＮＢＳ１，ＮＢＳ２は、図４のバイアス回路から供給される。
【００６０】
（実施例２の動作）
本実施例２の多入力演算増幅回路では、図２の選択回路２０から出力された第１、第２、第３の入力電圧Ｖ１，Ｖ２，Ｖ３が第１、第２、第３の差動増幅回路７０−１，７０−２，７０−３の各正相入力端子（＋）ＩＮ１，（＋）ＩＮ２，（＋）ＩＮ３にそれぞれ与えられ、更に、第１のバイアス電圧ＮＢＳ１が第１の差動増幅回路７０−１内の電流源用ＮＭＯＳ７１のゲート及び第２の差動増幅回路７０−２内の電流源用ＮＭＯＳ７１のゲートに与えられると共に、第２のバイアス電圧ＮＢＳ２が第３の差動増幅回路７０−３内の電流源用ＮＭＯＳ７１のゲートに与えられる。すると、第１の差動増幅回路７０−１において、電流源用ＮＭＯＳ７１が活性化すると共に、入力用ＮＭＯＳ７２がオン状態になる。同時に、第２の差動増幅回路７０−２において、電流源用ＮＭＯＳ７１が活性化すると共に、入力用ＮＭＯＳ７２が入力電圧Ｖ２により導通状態が制御され、更に、第３の差動増幅回路７０−３において、電流源用ＮＭＯＳ７１が活性化すると共に、入力用ＮＭＯＳ７２−１，７２−２が入力電圧Ｖ３により導通状態が制御される。
【００６１】
負荷回路８０へ電流が流れると、この電流が制御電圧ＭＰＯＧに変換されて第１の出力ノードＮ３１上に現れる。この制御電圧ＭＰＯＧにより出力用ＰＭＯＳ９２の導通状態が制御され、このＰＭＯＳ９２に対して、定電流源９１から定電流Ｉが供給され、出力端子ＯＵＴに出力電圧Ｖｏｕｔが現れる。すると、第１の差動増幅回路７０−１内の入力用ＮＭＯＳ７３、第２の差動増幅回路７０−２内の入力用ＮＭＯＳ７３、及び第３の差動増幅回路７０−３内の入力用ＮＭＯＳ７３−１，７３−２の導通状態が制御される。
【００６２】
第１の差動増幅回路７０−１において、第１の入力電圧Ｖ１と出力電圧Ｖｏｕｔとの差が増幅されてこの出力電流が第１の出力ノードＮ３１へ流れ、第２の差動増幅回路７０−２において、第２の入力電圧Ｖ２と出力電圧Ｖｏｕｔとの差が増幅されてこの出力電流が第１の出力ノードＮ３１へ流れ、更に、第３の差動増幅回路７０−３において、第３の入力電圧Ｖ３と出力電圧Ｖｏｕｔとの差が増幅されてこの出力電流が第１の出力ノードＮ３１へ流れる。すると、第１、第２及び第３の差動増幅回路７０−１，７０−２，７０−３の各出力電流が第１の出力ノードＮ３１上において加算され、この加算電流が負荷回路８０により制御電圧ＭＰＯＧに変換され、この制御電圧ＭＰＯＧにより出力用ＰＭＯＳ９２の導通状態が制御される。これにより、第２の入力電圧Ｖ２と第３の入力電圧Ｖ３との平均値（Ｖ２＋Ｖ３）／２が出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力される。
【００６３】
（実施例２の効果）
本実施例２によれば、実施例１の効果（ｃ）、（ｄ）とほぼ同様の効果を有する他に、次の（１）、（２）のような効果がある。
【００６４】
（１）  本実施例２の多入力演算増幅回路によれば、２種類のバイアス電圧ＮＢＳ１，ＮＢＳ２を持つことにより、第１の差動増幅回路７０−１及び第２の差動増幅回路７０−２の定電流源に対して、２倍の定電流ｉ×２を流す第３の差動増幅回路７０−３の定電流源を、同数且つ同サイズのＮＭＯＳ７１を用いて実現している。そのため、従来の回路では、例えば、第３の差動増幅回路７０−３において、定電流源用のＮＭＯＳ７１を２個並列に接続する必要があり、第１及び第２の差動増幅回路７０−１，７０−２における２個の定電流源用ＮＭＯＳ７１と合わせて、合計４個のＮＭＯＳ７１が必要であった。これに対し、本実施例２では、同等な動作を３個の定電流源用ＮＭＯＳ７１で実現しているので、従来と同等な動作を実現しながら、チップ面積の増加を抑制できる。
【００６５】
（２）  前記（１）の効果を有する多入力演算増幅回路を用いることにより、高精度且つ小面積で動作可能なＤ／Ａ変換器を実現できる。
【実施例３】
【００６６】
（実施例３の構成・動作）
図６は、本発明の実施例３を示す多入力演算増幅回路の概略の構成図であり、実施例１を示す図１、及び実施例２を示す図５中の要素と共通の要素には共通の符号が付されている。
【００６７】
この多入力演算増幅回路は、実施例１のシンク用の多入力演算増幅回路と実施例２のソース用の多入力演算増幅回路とを組み合わせたレール・ツー・レール（Ｒａｉｌ  ｔｏ  Ｒａｉｌ）型の回路であり、電源電圧ＶＤＤ（例えば、１５Ｖ）が印加されると、電圧範囲０Ｖ〜ＶＤＤの範囲において、入力電圧Ｖ２，Ｖ３の平均値（Ｖ２＋Ｖ３）／２（＝Ｖｏｕｔ）を求め、この出力電圧Ｖｏｕｔを出力端子ＯＵＴから出力する。
【００６８】
本実施例３の多入力演算増幅回路では、入力電圧Ｖ２，Ｖ３が電圧範囲０Ｖ〜ＶＤＤ／２の範囲において変化するときにはシンク用の多入力演算増幅回路が動作し、入力電圧Ｖ２，Ｖ３が電圧範囲ＶＤＤ／２〜ＶＤＤの範囲において変化するときにはソース用の多入力演算増幅回路が動作するので、演算精度が向上する。
【００６９】
（実施例３の効果）
本実施例３によれば、実施例１の効果（ｃ）、（ｄ）とほぼ同様の効果を有する他に、次の（ｉ）、（ｉｉ）のような効果がある。
【００７０】
（ｉ）  本実施例３の多入力演算増幅回路によれば、定電流源用ＰＭＯＳ４１／定電流源用ＮＭＯＳ７１のそれぞれが２種類のバイアス電圧ＰＢＳ１，ＰＢＳ２／ＮＢＳ１，ＮＢＳ２を持つことにより、２倍の定電流ｉ×２を流す第３の差動増幅回路４０−３，７０−３の定電流源を、同数且つ同サイズのＰＭＯＳ４１，ＮＭＯＳ７１を用いて実現している。そのため、従来の回路では、例えば、定電流源用トランジスタが８個（ＰＭＯＳが４個、ＮＭＯＳが４個）必要であったのに対し、本実施例３では、同等な動作を定電流源用トランジスタ６個（ＰＭＯＳ３個、ＮＭＯＳ３個）で実現しているので、従来と同等な動作を実現しながら、チップ面積の増加を抑制できる。
【００７１】
（ｉｉ）  前記（ｉ）の効果を有する多入力演算増幅回路を用いることにより、高精度且つ小面積で動作可能なＤ／Ａ変換器を実現できる。
【実施例４】
【００７２】
本実施例４は、表示装置の駆動回路に関するものであり、ｍ＋ｎビット（但し、ｎ；３以上の整数）のデジタルデータをアナログデータへ変換するＤ／Ａ変換器であって、ｍビット分に相当する階調電圧を生成する基準電圧発生回路（例えば、図３の基準電圧発生回路１０）と、ｍビットのデジタルデータに基づいて前記基準電圧発生回路から２つの階調電圧を選択する第１の選択回路（例えば、図３の第１の選択回路２０ａ，２０ｂ）と、ｎビットのデジタルデータに基づいて、前記第１の選択回路で選択された２つの階調電圧のうちいずれかをそれぞれｎ個の出力のアナログデータとして出力する第２の選択回路（例えば、図３の第２の選択回路２０ｃ）と、前記ｎ個のアナログデータを入力し、各ビットに応じて重み付けして平均値を出力する多入力演算増幅器（例えば、図１、図５或いは図６の多入力演算回路）とを備えている。
【００７３】
ｎビットデコード（ｎ；正の整数、例えば３）の多入力演算増幅回路を以下説明する。
【００７４】
（実施例４の構成・動作）
図７は、本発明の実施例４を示す多入力演算増幅回路の概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００７５】
この多入力演算増幅回路は、３ビットデコードのボルテージフォロア回路により構成されるシンク用の回路であり、第１、第２、第３、第４の差動増幅回路４０−１〜４０−４と、この第１、第２、第３、第４の差動増幅回路４０−１〜４０−４に対して共通に接続された負荷回路５０と、これらの差動増幅回路４０−１〜４０−４及び負荷回路５０に接続された出力回路６０とにより構成されている。第１、第２、第３の差動増幅回路４０−１〜４０−３は、実施例１と同様の回路である。
【００７６】
第４の差動増幅回路４０−４は、第４の入力電圧Ｖ４を入力する正相入力端子（＋）ＩＮ４と、４倍の定電流ｉ×４（例えば、４ｍＡ）を流す第４の共通ノードＮ４とを有し、第１、第２の差動増幅回路４０−１，４０−２とは異なる定電流源用の２個並列接続されたＰＭＯＳ４１−１，４１−２と、第１、第２の差動増幅回路４０−１，４０−２とは異なる差動対用の４個並列接続されたＰＭＯＳ４２−１〜４２−４と、同じく４個並列接続されたＰＭＯＳ４３−１〜４３−４とにより構成されている。
【００７７】
本実施例４の多入力演算増幅回路では、電源電圧ＶＤＤが印加されると、電圧範囲０Ｖ〜ＶＤＤ／２の範囲において、入力電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４の平均値（Ｖ１＋Ｖ２＋Ｖ３＋Ｖ４）／４（＝Ｖｏｕｔ）を求め、この出力電圧Ｖｏｕｔを出力端子ＯＵＴから出力する。
【００７８】
（実施例４の効果等）
本実施例４によれば、次の（Ａ）〜（Ｃ）のような効果等がある。
【００７９】
（Ａ）  ３ビットデコードの場合、従来は定電流源用ＰＭＯＳが８個必要であったのに対し、本実施例４では、同等な動作を定電流源用の５個のＰＭＯＳ４１，４１−１，４１−２で実現することができる。そのため、従来の回路と同等な動作を実現しながら、チップ面積の増加を抑制できる。
【００８０】
（Ｂ）  本実施例４のような３ビットデコードの構成は、実施例２のソース用の回路や、実施例３のレール・ツー・レール型の回路にも適用できる。３ビットデコードのレール・ツー・レール型の多入力演算増幅回路の場合、従来は定電流源用トランジスタが１６個（ＰＭＯＳ８個、ＮＭＯＳ８個）必要であったのに対し、同等な動作を定電流源用トランジスタ１０個（ＰＭＯＳ５個、ＮＭＯＳ５個）で実現することができ、チップ面積の増加を抑制できる。
【００８１】
（Ｃ）  図７を４ビットデコードの構成にする場合には、第４の差動増幅回路４０−４の横に第５の差動増幅回路を設ければよい。この第５の差動増幅回路は、例えば、第４の入力電圧を入力する正相入力端子と、８倍の定電流ｉ×８を流す第５の共通ノードとを有し、バイアス電圧ＰＢＳ２によりゲート制御される定電流源用の３個並列接続されたＰＭＯＳと、差動対の一方の８個並列接続されたＰＭＯＳと、差動対の他方の８個並列接続されたＰＭＯＳとにより構成すれば良い。
【実施例５】
【００８２】
前記実施例４で説明した多入力演算増幅器は、例えば、第１のバイアス電圧に基づいた第１定電流源及び第１の入力電圧に基づいて第１の電圧を出力する第１の差動増幅回路と、前記第１の差動増幅回路に並列に設けられると共に、第２のバイアス電圧に基づいた第２定電流源及び下位ｎビット中の最上位ビットに対応するアナログデータに基づいて第ｎ＋１の電圧を出力する第ｎ＋１差動増幅回路と、前記第１の差動増幅回路に並列に設けられると共に、前記第ｎ＋１定電流源とは異なる電流を出力する定電流源を備え、前記下位ｎ−１ビットそれぞれに対応するアナログデータに基づいて電圧を出力する複数の差動増幅回路からなる差動増幅回路群と、前記差動増幅回路それぞれに入力される電圧は、前記選択された２つの階調電圧のいずれかであり、前記差動増幅回路それぞれの出力電圧の平均値を出力するようになっている。この例を以下説明する。
【００８３】
図８は、本発明の実施例５を示す多入力演算増幅回路を示す構成図であり、実施例４を示す図７中の要素と共通の要素には共通の符号が付されている。
【００８４】
この多入力演算増幅回路では、下位ｎビットの最上位ビットに対応する差動増幅回路４０−４が、バイアス電圧ＰＢＳ１とは別のバイアス電圧ＰＢＳ２で実現されている。これにより、実施例４と同等の面積で実現することが可能となる。
【００８５】
（変形例）
本発明は、上記実施例１〜５に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（１）〜（３）のようなものがある。
【００８６】
（１）  図１、図５、図６、図７、図８の第１の差動増幅回路４０−１，７０−１において、固定の入力電圧Ｖ１ではなく、変化する入力電圧Ｖ１を第１の入力端子ＩＮ１に入力する構成にしても良い。これにより、実施例１〜５とほぼ同様の作用効果が得られる。
【００８７】
（２）  差動増幅回路４０−１〜４０−４，７０−１〜７０−３、負荷回路５０，８０、及び出力回路６０，９０を他のトランジスタで構成したり、負荷回路５０，８０を抵抗素子等で構成する等、種々の利用形態や変形が可能である。
【００８８】
（３）  実施例のＤ／Ａ変換器は、ＬＣＤ以外の他の表示装置や半導体装置等にも使用可能である。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施例１を示す多入力演算増幅回路３の概略の構成図である。
【図２】本発明の実施例１を示すＤ／Ａ変換器の概略の構成図である。
【図３】図２中の基準電圧発生回路及び選択回路の概略の構成図である。
【図４】図１中のバイアス回路の概略の構成図である。
【図５】本発明の実施例２を示す多入力演算増幅回路の概略の構成図である。
【図６】本発明の実施例３を示す多入力演算増幅回路の概略の構成図である。
【図７】本発明の実施例４を示す多入力演算増幅回路の概略の構成図である。
【図８】本発明の実施例５を示す多入力演算増幅回路の概略の構成図である。
【符号の説明】
【００９０】
１０      基準電圧発生回路
２０      選択回路
３０      多入力演算増幅回路
【図１】
0004528819.tif 000002
【図２】
0004528819.tif 000003
【図３】
0004528819.tif 000004
【図４】
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【図５】
0004528819.tif 000006
【図６】
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【図７】
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【図８】
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