(57)【特許請求の範囲】
【請求項１】
比較クロックのラインに設けられた遅延のオン／オフ制御が可能な第１の遅延素子、基準クロックのラインに設けられた遅延のオン／オフ制御が可能な第２の遅延素子、前記第１の遅延素子と前記第２の遅延素子の各出力に基づいて動作する第１のフリップフロップ回路を具備し、前記基準クロックの位相に対する前記比較クロックの位相のずれの検出結果を前記第１のフリップフロップ回路の出力から得る第１の位相比較部と、
前記比較クロックのラインに設けられた遅延のオン／オフ制御が可能な第３の遅延素子、前記基準クロックのラインに設けられた遅延のオン／オフ制御が可能な第４の遅延素子、前記第３の遅延素子と前記第４の遅延素子の各出力に基づいて動作する第２のフリップフロップ回路を具備し、遅延素子１つ分だけ遅延した状態または進んだ状態での両クロックの位相のずれの検出結果を前記第２のフリップフロップ回路の出力から得る第２の位相比較部と、
前記第１の位相比較部の出力と前記第２の位相比較部の出力との論理演算結果を位相ずれの検出結果として出力する論理演算部と、
を備えた位相検出装置。
【請求項２】
前記第１の位相比較部が前記第１の遅延素子および前記第２の遅延素子による遅延を共にオフさせた状態のときには、前記第２の位相比較部は前記第３の遅延素子による遅延をオンさせかつ前記第４の遅延素子による遅延をオフさせた状態とし、
前記第１の位相比較部が前記第１の遅延素子および前記第２の遅延素子による遅延を共にオンさせた状態のときには、前記第２の位相比較部は前記第３の遅延素子による遅延をオフさせかつ前記第４の遅延素子による遅延をオンさせた状態とする
請求項１に記載の位相検出装置。
【請求項３】
第１のクロックに対する第２のクロックの遅れ位相と進み位相の何れか一方を検出する第１の位相ずれ検出部と、前記遅れ位相と進み位相の他方を検出する第２の位相ずれ検出部とを備え、
前記第１の位相ずれ検出部は、
前記第１のクロックが入力される第１の比較クロックのラインに設けられた遅延のオン／オフ制御が可能な第１の遅延素子、前記第２のクロックが入力される第１の基準クロックのラインに設けられた遅延のオン／オフ制御が可能な第２の遅延素子、前記第１の遅延素子と前記第２の遅延素子の各出力に基づいて動作する第１のフリップフロップ回路を具備し、前記第１の基準クロックの位相に対する前記第１の比較クロックの位相のずれの検出結果を前記第１のフリップフロップ回路の出力から得る第１の位相比較部と、
前記第１のクロックが入力される前記第１の比較クロックのラインに設けられた遅延のオン／オフ制御が可能な第３の遅延素子、前記第２のクロックが入力される前記第１の基準クロックのラインに設けられた遅延のオン／オフ制御が可能な第４の遅延素子、前記第３の遅延素子と前記第４の遅延素子の各出力に基づいて動作する第２のフリップフロップ回路を具備し、遅延素子１つ分だけ遅延した状態または進んだ状態での前記第１の基準クロックの位相に対する前記第１の比較クロックの位相のずれの検出結果を前記第２のフリップフロップ回路の出力から得る第２の位相比較部と、
前記第１の位相比較部の出力と前記第２の位相比較部の出力との論理演算をとる第１の論理演算部と、
を有し、前記第１の論理演算部の出力に基づいて、前記第２のクロックの位相に対する前記第１のクロックの位相のずれを検出し、
前記第２の位相ずれ検出部は、
前記第２のクロックが入力される第２の比較クロックのラインに設けられた遅延のオン／オフ制御が可能な第５の遅延素子、前記第１のクロックが入力される第２の基準クロックのラインに設けられた遅延のオン／オフ制御が可能な第６の遅延素子、前記第５の遅延素子と前記第６の遅延素子の各出力に基づいて動作する第３のフリップフロップ回路を具備し、前記第２の基準クロックの位相に対する前記第２の比較クロックの位相のずれの検出結果を前記第３のフリップフロップ回路の出力から得る第３の位相比較部と、
前記第２のクロックが入力される前記第２の比較クロックのラインに設けられた遅延のオン／オフ制御が可能な第７の遅延素子、前記第１のクロックが入力される前記第２の基準クロックのラインに設けられた遅延のオン／オフ制御が可能な第８の遅延素子、前記第７の遅延素子と前記第８の遅延素子の各出力に基づいて動作する第４のフリップフロップ回路を具備し、遅延素子１つ分だけ遅延した状態または進んだ状態での前記第２の基準クロックの位相に対する前記第２の比較クロックの位相のずれの検出結果を前記第４のフリップフロップ回路の出力から得る第４の位相比較部と、
前記第３の位相比較部の出力と前記第４の位相比較部の出力との論理演算をとる第２の論理演算部と、
を有し、前記第２の論理演算部の出力に基づいて、前記第２のクロックの位相に対する前記第１のクロックの位相のずれを検出する
位相比較装置。
【請求項４】
前記第１の位相比較部が前記第１の遅延素子および前記第２の遅延素子による遅延を共にオフさせた状態のときには、前記第２の位相比較部は前記第３の遅延素子による遅延をオンさせかつ前記第４の遅延素子による遅延をオフさせた状態とし、前記第３の位相比較部は前記第５の遅延素子および前記第６の遅延素子による遅延を共にオフさせた状態とし、前記第４の位相比較部は前記第７の遅延素子による遅延をオンさせかつ前記第８の遅延素子による遅延をオフさせた状態とし、
前記第１の位相比較部が前記第１の遅延素子および前記第２の遅延素子による遅延を共にオンさせた状態のときには、前記第２の位相比較部は前記第３の遅延素子による遅延をオフさせかつ前記第４の遅延素子による遅延をオンさせた状態とし、前記第３の位相比較部は前記第５の遅延素子および前記第６の遅延素子による遅延を共にオンさせた状態とし、前記第４の位相比較部は前記第７の遅延素子による遅延をオフさせかつ前記第８の遅延素子による遅延をオンさせた状態とする
請求項３に記載の位相比較装置。
【請求項５】
比較クロックのラインに設けられた遅延のオン／オフ制御が可能な第１の遅延素子、基準クロックのラインに設けられた遅延のオン／オフ制御が可能な第２の遅延素子、前記第１の遅延素子と前記第２の遅延素子の各出力に基づいて動作する第１のフリップフロップ回路を具備し、前記基準クロックの位相に対する前記比較クロックの位相のずれを検出し、位相遅れと位相進みとで逆相の信号を前記第１のフリップフロップ回路の出力から得る第１の位相比較部と、
前記比較クロックのラインに設けられた遅延のオン／オフ制御が可能な第３の遅延素子、前記基準クロックのラインに設けられた遅延のオン／オフ制御が可能な第４の遅延素子、前記第３の遅延素子と前記第４の遅延素子の各出力に基づいて動作する第２のフリップフロップ回路を具備し、遅延素子１つ分だけ遅延した状態または進んだ状態での前記基準クロックの位相に対する前記比較クロックの位相のずれの検出結果を前記第２のフリップフロップ回路の出力から得る第２の位相比較部と、
前記比較クロックのラインに設けられた遅延のオン／オフ制御が可能な第５の遅延素子、前記基準クロックのラインに設けられた遅延のオン／オフ制御が可能な第６の遅延素子、前記第５の遅延素子と前記第６の遅延素子の各出力に基づいて動作する第３のフリップフロップ回路を具備し、遅延素子１つ分だけ遅延した状態または進んだ状態での前記基準クロックの位相に対する前記比較クロックの位相のずれの検出結果を前記第３のフリップフロップ回路の出力から得る第３の位相比較部と、
前記第１の位相比較部の第１の出力と前記第２の位相比較部の出力との論理演算結果を前記基準クロックの位相に対する前記比較クロックの第１の位相のずれの検出結果として出力する第１の論理演算部と、
前記第１の位相比較部の前記第１の出力に対する反転出力と前記第３の位相比較部の出力との論理演算結果を前記基準クロックの位相に対する前記比較クロックの第２の位相のずれの検出結果として出力する第２の論理演算部と、
を備えた位相比較装置。
【請求項６】
前記第１の位相比較部が前記第１の遅延素子および前記第２の遅延素子による遅延を共にオフさせた状態のときには、前記第２の位相比較部は前記第３の遅延素子による遅延をオンさせかつ前記第４の遅延素子による遅延をオフさせた状態とし、前記第３の位相比較部は前記第５の遅延素子による遅延をオフさせかつ前記第６の遅延素子による遅延をオンさせた状態とし、
前記第１の位相比較部が前記第１の遅延素子および前記第２の遅延素子による遅延を共にオンさせた状態のときには、前記第２の位相比較部は前記第３の遅延素子による遅延をオフさせかつ前記第４の遅延素子による遅延をオンさせた状態とし、前記第３の位相比較部は前記第５の遅延素子による遅延をオンさせかつ前記第６の遅延素子による遅延をオフさせた状態とする
請求項５に記載の位相比較装置。
【請求項７】
第１のクロックの位相と第２のクロックの位相との同期をとるクロック同期装置において、
前記第１のクロックに対する前記第２のクロックの遅れ位相と進み位相の何れか一方を検出す第１の位相ずれ検出部および前記遅れ位相と進み位相の他方を検出する第２の位相ずれ検出部を具備する位相比較器と、前記位相比較器からの検出結果に基づきカウント値を出力するアップ／ダウンカウンタと、前記アップ／ダウンカウンタから出力されるカウント値に基づき複数の遅延素子の介在量を調整し、前記第２のクロックの前記遅延素子の遅延量を調整する遅延ラインとを備えており、
前記第１の位相ずれ検出部は、
前記第１のクロックが入力される第１の比較クロックのラインに設けられた遅延のオン／オフ制御が可能な第１の遅延素子、前記第２のクロックが入力される第１の基準クロックのラインに設けられた遅延のオン／オフ制御が可能な第２の遅延素子、前記第１の遅延素子と前記第２の遅延素子の各出力に基づいて動作する第１のフリップフロップ回路を具備し、前記第１の基準クロックの位相に対する前記第１の比較クロックの位相のずれの検出結果を前記第１のフリップフロップ回路の出力から得る第１の位相比較部と、
前記第１のクロックが入力される前記第１の比較クロックのラインに設けられた遅延のオン／オフ制御が可能な第３の遅延素子、前記第２のクロックが入力される前記第１の基準クロックのラインに設けられた遅延のオン／オフ制御が可能な第４の遅延素子、前記第３の遅延素子と前記第４の遅延素子の各出力に基づいて動作する第２のフリップフロップ回路を具備し、遅延素子１つ分だけ遅延した状態または進んだ状態での前記第１の基準クロックの位相に対する前記第１の比較クロックの位相のずれの検出結果を前記第２のフリップフロップ回路の出力から得る第２の位相比較部と、
前記第１の位相比較部の出力と前記第２の位相比較部の出力との論理演算をとる第１の論理演算部と、
を有し、前記第１の論理演算部の出力に基づいて、前記第２のクロックの位相に対する前記第１のクロックの位相のずれを検出し、
前記第２の位相ずれ検出部は、
前記第２のクロックが入力される第２の比較クロックのラインに設けられた遅延のオン／オフ制御が可能な第５の遅延素子、前記第１のクロックが入力される第２の基準クロックのラインに設けられた遅延のオン／オフ制御が可能な第６の遅延素子、前記第５の遅延素子と前記第６の遅延素子の各出力に基づいて動作する第３のフリップフロップ回路を具備し、前記第２の基準クロックの位相に対する前記第２の比較クロックの位相のずれの検出結果を前記第３のフリップフロップ回路の出力から得る第３の位相比較部と、
前記第２のクロックが入力される前記第２の比較クロックのラインに設けられた遅延のオン／オフ制御が可能な第７の遅延素子、前記第１のクロックが入力される前記第２の基準クロックのラインに設けられた遅延のオン／オフ制御が可能な第８の遅延素子、前記第７の遅延素子と前記第８の遅延素子の各出力に基づいて動作する第４のフリップフロップ回路を具備し、遅延素子１つ分だけ遅延した状態または進んだ状態での前記第２の基準クロックの位相に対する前記第２の比較クロックの位相のずれの検出結果を前記第４のフリップフロップ回路の出力から得る第４の位相比較部と、
前記第３の位相比較部の出力と前記第４の位相比較部の出力との論理演算をとる第２の論理演算部と、
を有し、前記第２の論理演算部の出力に基づいて、前記第２のクロックの位相に対する前記第１のクロックの位相のずれを検出する
クロック同期装置。
【請求項８】
基準クロックの位相と比較クロックの位相との同期をとるクロック同期装置において、  前記基準クロックの位相に対する前記比較クロックの位相の遅れおよび進みを検出する位相比較器と、前記位相比較器からの検出結果に基づきカウント値を出力するアップ／ダウンカウンタと、前記アップ／ダウンカウンタから出力されるカウント値に基づき複数の遅延素子の介在量を調整し、前記比較クロックの前記遅延素子の遅延量を調整する遅延ラインとを備えており、
前記位相比較器が、
前記比較クロックのラインに設けられた遅延のオン／オフ制御が可能な第１の遅延素子、基準クロックのラインに設けられた遅延のオン／オフ制御が可能な第２の遅延素子、前記第１の遅延素子と前記第２の遅延素子の各出力に基づいて動作する第１のフリップフロップ回路を具備し、前記基準クロックの位相に対する前記比較クロックの位相のずれを検出し、位相遅れと位相進みとで逆相の信号を前記第１のフリップフロップ回路の出力から得る第１の位相比較部と、
前記比較クロックのラインに設けられた遅延のオン／オフ制御が可能な第３の遅延素子、前記基準クロックのラインに設けられた遅延のオン／オフ制御が可能な第４の遅延素子、前記第３の遅延素子と前記第４の遅延素子の各出力に基づいて動作する第２のフリップフロップ回路を具備し、遅延素子１つ分だけ遅延した状態または進んだ状態での前記基準クロックの位相に対する前記比較クロックの位相のずれの検出結果を前記第２のフリップフロップ回路の出力から得る第２の位相比較部と、
前記比較クロックのラインに設けられた遅延のオン／オフ制御が可能な第５の遅延素子、前記基準クロックのラインに設けられた遅延のオン／オフ制御が可能な第６の遅延素子、前記第５の遅延素子と前記第６の遅延素子の各出力に基づいて動作する第３のフリップフロップ回路を具備し、遅延素子１つ分だけ遅延した状態または進んだ状態での前記基準クロックの位相に対する前記比較クロックの位相のずれの検出結果を前記第３のフリップフロップ回路の出力から得る第３の位相比較部と、
前記第１の位相比較部の第１の出力と前記第２の位相比較部の出力との論理演算結果を前記基準クロックの位相に対する前記比較クロックの第１の位相のずれの検出結果として出力する第１の論理演算部と、
前記第１の位相比較部の前記第１の出力に対する反転出力と前記第３の位相比較部の出力との論理演算結果を前記基準クロックの位相に対する前記比較クロックの第２の位相のずれの検出結果として出力する第２の論理演算部と、
を備えたクロック同期装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準クロックの位相に対する比較クロックの位相のずれを検出する位相検出装置、および位相遅れ、位相進みを検出する位相比較装置ならびに両クロックの位相を同期させるクロック同期装置に関する。
【背景技術】
【０００２】
クロック同期システムにおいて、位相同期ループ（Phase Locked Loop、以下「ＰＬＬ」と言う。)や、遅延同期ループ（Delay Locked Loop、以下「ＤＬＬ」と言う。)等で代表されるクロックジェネレータは、外部データ（外部クロック）と内部クロックとの同期を保つために必要不可欠な要素回路であり、外部クロックと内部クロックとの位相関係をクロックジェネレータによって精度良く合わせ込むことが安定なクロック同期システムを構築する上で非常に重要となっている。
【０００３】
図８は、クロックジェネレータの例として、デジタル方式によるＤＬＬの構成を示すブロック図である。このＤＬＬでは、外部クロックＣＬＫEXTと内部クロックＣＬＫINTとの位相差を比較する位相比較器１、位相比較器１からの出力信号ＵＰおよびＤＮにより遅延時間を制御するアップ/ダウンカウンタ（以下、「カウンタ」と言う。）２、遅延時間の調整を行う遅延ライン３およびクロックドライバ４から構成されている。
【０００４】
図９は、遅延ラインを構成するDelay Unitの例を示す回路図で、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、スイッチＳＷ１、ＳＷ２、容量Ｃ１、Ｃ２によって構成されている。この遅延ラインでは、図８に示すカウンタ２からの出力信号n bitのレベルにより容量Ｃ１およびＣ２を遅延ラインに接続するかしないかの切り替えが行われ、これによって遅延量の調整を実現している。
【０００５】
図１０は、デジタル方式ＤＬＬのタイミングチャートである。このタイミングチャートをもとに位相調整の動作原理を説明する。すなわち、外部クロックＣＬＫEXTより内部クロックＣＬＫINTの方が遅れている場合（図１０に示す期間１）は、信号ＤＮが”Ｈ”レベルとなり、図８に示すカウンタ２はダウンカウントしていき、遅延調整用の容量（図９に示す容量Ｃ１およびＣ２）が次々と遅延ラインから切り離され、外部クロックＣＬＫEXTと内部クロックＣＬＫINTとの位相差は縮まっていく。
【０００６】
逆に、内部クロックＣＬＫINTが外部クロックＣＬＫEXTを追い越してしまった場合（図１０に示す期間２）は、信号ＵＰが”Ｈ”レベルとなり、図８に示すカウンタ２はアップウントしていき、遅延調整用の容量（図９に示す容量Ｃ１およびＣ２）が次々と遅延ラインに接続され、外部クロックＣＬＫEXTと内部クロックＣＬＫINTとの位相差は縮まっていくことになる。
【０００７】
以上のような構成/動作により、外部クロックＣＬＫEXTと内部クロックＣＬＫINTとの位相差を見かけ上ゼロに近づけていくことになるが、その精度は位相比較器１の精度に大きく左右されることになる。つまり、高精度なクロックジェネレータを設計するには外部クロックＣＬＫEXTと内部クロックＣＬＫINTとの位相差を高精度に検出することが可能な位相比較器１を設計することが必要となる。
【０００８】
図１１は、従来の位相比較器を説明する図、図１２は、従来の位相比較器の入出力波形を説明する図である。図１１に示すように、従来の位相比較器はＤ型フリップフロップ(以下、「ＤＦＦ」と言う。)を用いた構成であり、データ信号Ｄとして内部クロックＣＬＫINTを、クロック信号ＣＫとして外部クロックＣＬＫEXTをそれぞれ接続し、正相出力Ｑに信号ＵＰを、逆相出力Ｑｂに信号ＤＮを接続している。
【０００９】
図１２に示すように、外部クロックＣＬＫEXTより内部クロックＣＬＫINTの方が遅れている場合は信号ＤＮが”Ｈ”レベルとなり、外部クロックＣＬＫEXTより内部クロックＣＬＫINTの方が進んでいる場合は信号ＵＰが”Ｈ”レベルとため、位相比較器としての機能を実現していることがわかる。この構成では、ＤＦＦの不感帯を狭めることがそのまま位相差検出の高精度化につながるため、高速に応答し不感帯の狭いダイナミック型のＤＦＦを用いることで、位相検出の精度を高めることが可能となる。
【００１０】
図１３は、ダイナミック型ＤＦＦの一例を示す回路図である。この回路はTrue Signal Phase Clock(以下、「ＴＳＰＣ」と言う。)ＤＦＦであり、正相クロックのみで動作させることにより高速、狭不感帯を実現している。
【００１１】
ＤＦＦは、第１のｐチャネルトランジスタＰ１、第２のｐチャネルトランジスタＰ２および第１のｎチャネルトランジスタＮ１から構成される第１のラッチ回路Ｌ１、第３のｐチャネルトランジスタＰ３および第２のｎチャネルトランジスタＮ２、第３のｎチャネルトランジスタＮ３から構成される第２のラッチ回路Ｌ２、さらに第４のｐチャネルトランジスタＰ４および第４のｎチャネルトランジスタＮ４、第５のｎチャネルトランジスタＮ５から構成される第３のラッチ回路Ｌ３およびインバータＩＮＶ４から構成されている。
【００１２】
データ信号Ｄは、第１のｐチャネルトランジスタＰ１および第１のｎチャネルトランジスタＮ１のゲートに接続され、クロック信号ＣＫは第２のｐチャネルトランジスタＰ２、第３のｐチャネルトランジスタＰ３および第３のｎチャネルトランジスタＮ３、第４のｎチャネルトランジスタＮ４のゲートに接続されている。
【００１３】
また、第１のラッチ回路Ｌ１の出力信号ＮＣは第２のｎチャネルトランジスタＮ２のゲートに、第２のラッチ回路Ｌ２の出力信号Ｘは第４のｐチャネルトランジスタＰ４および第５のｎチャネルトランジスタＮ５のゲートへそれぞれ接続されている。
【００１４】
図１４は、ＤＦＦのデータ信号のＤの”Ｌ”レベルを取り込む際のタイミングチャートである。データ信号Ｄおよびクロック信号ＣＫが”Ｌ”レベルになると、内部ノードＮＣが”Ｈ”レベルになる。これをうけて第２のｎチャネルトランジスタＮ２がオンし、内部ノードＡも”Ｈ”レベルとなる。
【００１５】
次に、クロック信号ＣＫが”Ｈ”レベルになると、内部ノードＮＣはフローティング状態となる。このタイミングで第３のｎチャネルトランジスタＮ３がオンするため、内部ノードＡが”Ｌ”レベルに変化することになり、第２のｎチャネルトランジスタＮ２のゲート容量によるカップリングの影響をうけ、フローティングとなっている内部ノードＮＣはレベルが落ち込むことになる。このため、第２のｎチャネルトランジスタＮ２のｇｍ（相互コンダクタンス）が落ち、内部ノードＸの信号変化が遅くなり、クロック信号ＣＫの立ち上がりタイミングから”Ｌ”出力までに遅延が生じてしまう。
【００１６】
さらに、データ信号Ｄの立ち上がりを受けて内部ノードＮＣが”Ｌ”レベルとなり、第２のｎチャネルトランジスタＮ２がオフするまでの時間とクロック信号ＣＫの立ち上がりから内部ノードＸが”Ｌ”レベルまで変化するまでの時間との差がデータホールド時間のマージンと考えられるから、前述したようなクロック信号ＣＫの立ち上がりを受けて内部ノードＮＣが中間レベルに落ちこむことはデータホールド時間のマージンを損なうことになってしまう。つまり、内部にフローティングノードがあることにより高速性と狭不感帯の性能とを損なっていることになる。
【００１７】
従来、ＴＳＰＣ−ＤＦＦを改善した例として、内部ノードＮＣにプルダウン用のｎチャネルトランジスタを接続し、そのゲートレベルとしてクロック信号ＣＫを遅延させた信号で制御させる技術が開示されている（特許文献１参照）。
【００１８】
また、図１１に示すように、単純にＤＦＦ１個で位相比較器を実現した場合、ＤＦＦの不感帯幅が図９で示したようなDelay Unitでの制御可能な遅延時間より短くなると、カウントアップとカウントダウンとを繰り返し、ロックがかからない状況に陥ってしまうことから、必要以上にＤＦＦ自体の不感帯幅を狭めることができないという問題を含んでいる。このような観点から、図１５に示されるような位相比較器も用いられている。この位相比較器では、ＵＰ(またはＤＯＷＮ)が”Ｈ”となる期間が位相差に相当し、ＵＰとＤＯＷＮとが共に立ち上がった場合はフリップフロップにリセットがかかり、共に立ち下がるようになっている(図１６参照)。
【００１９】
【特許文献１】特開２００５−３１８４７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、この位相比較器はアナログタイプのＤＬＬで広く用いられており、そのままデジタルタイプのＤＬＬに適用した場合、ＵＰ(またはＤＯＷＮ)のパルスを取り込む次段回路であるカウンタの不感帯も狭める必要が生じてしまう。また、ＵＰとＤＯＷＮとが共に立ち上がった場合はフリップフロップにリセットがかかり、共に立ち下がるようになっているが、実際にはリセットがかかるまでに有限の時間を要するため両方の出力が過渡的に立ち上がる期間が存在するため次段回路であるカウンタが誤動作を起こすという問題も生じる。
【００２１】
本発明は、クロック同期システムに用いる位相比較器として、次段のカウンタに影響を与えることなく、クロックの同期がとれた際に確実にロックをかけることができる位相比較器を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明は、基準クロックの位相に対する比較クロックの位相のずれを検出する第１の位相比較部と、基準クロックおよび比較クロックのいずれか一方について所定時間遅延または進んだ状態での両クロックの位相のずれを検出する第２の位相比較部と、第１の位相比較部の出力と第２の位相比較部の出力との論理積を位相ずれの検出結果として出力する論理積部とを備える位相検出装置である。
【００２３】
このような本発明では、第１の位相比較部での位相のずれの検出結果に対して、第２の位相比較部での位相のずれの検出結果が所定時間遅延または進んだ状態での検出結果となるため、位相のずれが遅れから進み、もしくは進みから遅れに切り替わった段階で論理積部からの出力が”Ｌ”レベルとなり、位相ずれの検出結果を固定できるようになる。
【００２４】
また、本発明は、基準クロックの位相に対する比較クロックの位相の遅れを検出する遅れ位相検出部と、基準クロックの位相に対する比較クロックの位相の進みを検出する進み位相検出部とを備える位相比較装置において、遅れ位相検出部が、基準クロックの位相に対する比較クロックの位相の遅れを検出する第１の位相比較部と、基準クロックおよび比較クロックのいずれか一方について所定時間遅延または進んだ状態での基準クロックの位相に対する比較クロックの位相の遅れを検出する第２の位相比較部と、第１の位相比較部の出力と第２の位相比較部の出力との論理積を位相遅れの検出結果として出力する第１の論理積部とを備え、進み位相検出部が、基準クロックの位相に対する比較クロックの位相の進みを検出する第３の位相比較部と、基準クロックおよび比較クロックのいずれか一方について所定時間遅延または進んだ状態での基準クロックの位相に対する比較クロックの位相の進みを検出する第４の位相比較部と、第３の位相比較部の出力と第４の位相比較部の出力との論理積を位相進みの検出結果として出力する第２の論理積部とを備える位相比較装置である。
【００２５】
このような本発明では、遅れ位相検出部および進み位相検出部において、位相の遅れや進みを検出するにあたり、遅れ位相検出部では、第１の位相比較部での位相の遅れの検出結果に対して、第２の位相比較部での位相の遅れの検出結果が所定時間遅延または進んだ状態での検出結果となり、進み位相検出部では、第３の位相比較部での位相の進みの検出結果に対して、第４の位相比較部での位相の進みの検出結果が所定時間遅延または進んだ状態での検出結果となることから、位相のずれが遅れから進み、もしくは進みから遅れに切り替わった段階で第１の論理積部からの出力、もしくは第２の論理積部からの出力が”Ｌ”レベルとなり、位相ずれの検出結果を固定できるようになる。
【００２６】
また、本発明は、基準クロックの位相に対する比較クロックの位相のずれを検出し、位相遅れと位相進みとで逆相の信号を出力する第１の位相比較部と、基準クロックおよび比較クロックのいずれか一方について所定時間遅延または進んだ状態での基準クロックの位相に対する比較クロックの位相の遅れを検出する第２の位相比較部と、基準クロックおよび比較クロックのいずれか一方について所定時間遅延または進んだ状態での基準クロックの位相に対する比較クロックの位相の進みを検出する第３の位相比較部と、第１の位相比較部の位相遅れの出力と第２の位相比較部の出力との論理積を位相遅れの検出結果として出力する第１の論理積部と、第１の位相比較部の位相進みの出力と第３の位相比較部の出力との論理積を位相進みの検出結果として出力する第２の論理積部とを備える位相比較装置である。
【００２７】
このような本発明では、位相の遅れや進みを検出するにあたり、第１の位相比較部での位相の遅れの検出結果に対して、第２の位相比較部での位相の遅れの検出結果が所定時間遅延または進んだ状態での検出結果となり、第１の位相比較部での位相の進みの検出結果に対して、第３の位相比較部での位相の進みの検出結果が所定時間遅延または進んだ状態での検出結果となることから、位相のずれが遅れから進み、もしくは進みから遅れに切り替わった段階で第１の論理積部からの出力、もしくは第２の論理積部からの出力が”Ｌ”レベルとなり、位相ずれの検出結果を固定できるようになる。
【００２８】
また、本発明は、基準クロックの位相と比較クロックの位相との同期をとるクロック同期装置において、基準クロックの位相に対する比較クロックの位相の遅れおよび進みを検出する位相比較器と、位相比較器から検出結果に基づきカウント値を出力するアップ/ダウンカウンタと、アップ/ダウンカウンタから出力されるカウント値に基づき複数の遅延素子の介在量を調整し、比較クロックの遅延素子の遅延量を調整する遅延ラインとを備えており、位相比較器が、基準クロックの位相に対する比較クロックの位相の遅れを検出する第１の位相比較部と、基準クロックおよび比較クロックのいずれか一方について遅延素子の最小遅延時間だけ遅延または進んだ状態での基準クロックの位相に対する比較クロックの位相の遅れを検出する第２の位相比較部と、第１の位相比較部の出力と第２の位相比較部の出力との論理積を位相遅れの検出結果として出力する第１の論理積部とを備える遅れ位相検出部と、基準クロックの位相に対する比較クロックの位相の進みを検出する第３の位相比較部と、基準クロックおよび比較クロックのいずれか一方について遅延素子の最小遅延時間だけ遅延または進んだ状態での基準クロックの位相に対する比較クロックの位相の進みを検出する第４の位相比較部と、第３の位相比較部の出力と第４の位相比較部の出力との論理積を位相進みの検出結果として出力する第２の論理積部とを備える進み位相検出部とを備えているクロック同期装置である。
【００２９】
このような本発明では、基準クロックと比較クロックとの同期をとるにあたり、遅れ位相検出部では、第１の位相比較部での位相の遅れの検出結果に対して、第２の位相比較部での位相の遅れの検出結果が遅延素子の最小遅延時間だけ遅延または進んだ状態での検出結果となり、進み位相検出部では、第３の位相比較部での位相の進みの検出結果に対して、第４の位相比較部での位相の進みの検出結果が遅延素子の最小遅延時間だけ遅延または進んだ状態での検出結果となることから、位相のずれが遅れから進み、もしくは進みから遅れに切り替わった段階で第１の論理積部からの出力、もしくは第２の論理積部からの出力が”Ｌ”レベルとなり、位相ずれを遅延素子の最小遅延時間内に収めた状態で固定できるようになる。
【００３０】
また、本発明は、基準クロックの位相と比較クロックの位相との同期をとるクロック同期装置において、基準クロックの位相に対する比較クロックの位相の遅れおよび進みを検出する位相比較器と、位相比較器から検出結果に基づきカウント値を出力するアップ/ダウンカウンタと、アップ/ダウンカウンタから出力されるカウント値に基づき複数の遅延素子の介在量を調整し、比較クロックの遅延素子の遅延量を調整する遅延ラインとを備えており、位相比較器が、基準クロックの位相に対する比較クロックの位相のずれを検出し、位相遅れと位相進みとで逆相の信号を出力する第１の位相比較部と、基準クロックおよび比較クロックのいずれか一方について遅延素子の最小遅延時間だけ遅延または進んだ状態での基準クロックの位相に対する比較クロックの位相の遅れを検出する第２の位相比較部と、基準クロックおよび比較クロックのいずれか一方について遅延素子の最小遅延時間だけ遅延または進んだ状態での基準クロックの位相に対する比較クロックの位相の進みを検出する第３の位相比較部と、第１の位相比較部の位相遅れの出力と第２の位相比較部の出力との論理積を位相遅れの検出結果として出力する第１の論理積部と、第１の位相比較部の位相進みの出力と第３の位相比較部の出力との論理積を位相進みの検出結果として出力する第２の論理積部とを備えているクロック同期装置である。
【００３１】
このような本発明では、基準クロックと比較クロックとの同期をとるにあたり、第１の位相比較部での位相の遅れの検出結果に対して、第２の位相比較部での位相の遅れの検出結果が遅延素子の最小遅延時間だけ遅延または進んだ状態での検出結果となり、第１の位相比較部での位相の進みの検出結果に対して、第３の位相比較部での位相の進みの検出結果が遅延素子の最小遅延時間だけ遅延または進んだ状態での検出結果となることから、位相のずれが遅れから進み、もしくは進みから遅れに切り替わった段階で第１の論理積部からの出力、もしくは第２の論理積部からの出力が”Ｌ”レベルとなり、位相ずれを遅延素子の最小遅延時間内に収めた状態で固定できるようになる。
【発明の効果】
【００３２】
本発明によれば、クロック同期システムに用いる位相比較器として、次段のカウンタに影響を与えることなく、クロックの同期がとれた際に確実にロックをかけることができる位相比較器を提供することが可能となる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態を図に基づき説明する。
【００３４】
＜位相検出器＞
図１は、本実施形態に係る位相検出装置を説明する回路図である。すなわち、この位相検出装置Ｋ１は、基準クロックの位相に対する比較クロックの位相のずれを検出する第１の位相比較部Ｋ１ａと、基準クロックおよび比較クロックのいずれか一方について所定時間遅延した状態での両クロックの位相のずれを検出する第２の位相比較部Ｋ１ｂと、第１の位相比較部Ｋ１ａの出力と第２の位相比較部Ｋ１ｂの出力との論理積を位相ずれの検出結果として出力する論理積部ＡＮＤ１とを備える。
【００３５】
図１に示す位相検出装置Ｋ１では、基準クロックおよび比較クロックとして、入力クロックＣＬＫINTもしくは外部クロックＣＬＫEXTのいずれか一方を基準クロック、他方を比較クロックとして用いている。具体的には、後述するフリップフロップ回路であるＴＳＰＣＤＦＦ１およびＴＳＰＣＤＦＦ２のクロック信号ＣＫとして入力されるクロックが基準クロック、データ信号Ｄとして入力されるクロックが比較クロックとなる。
【００３６】
第１の位相比較部Ｋ１ａは、ＴＳＰＣ型ＤＦＦとしてＴＳＰＣＤＦＦ１を備えており、バッファＢＵＦ１、ＢＵＦ２、さらに図８で示したようなDelay Unitであるｄｅｌａｙｕｎｉｔ１、ｄｅｌａｙｕｎｉｔ２から構成されている。このうち、バッファＢＵＦ１およびｄｅｌａｙｕｎｉｔ１は比較クロックが入力されるＴＳＰＣＤＦＦ１のデータ信号Ｄのラインに接続され、バッファＢＵＦ２およびｄｅｌａｙｕｎｉｔ２は基準クロックが入力されるＴＳＰＣＤＦＦ１のクロック信号ＣＫのラインに接続されている。
【００３７】
第２の位相比較部Ｋ１ｂは、ＴＳＰＣ型ＤＦＦとしてＴＳＰＣＤＦＦ２を備えており、バッファＢＵＦ３、ＢＵＦ４、さらに図８で示したようなDelay Unitであるｄｅｌａｙｕｎｉｔ３、ｄｅｌａｙｕｎｉｔ４から構成されている。このうち、バッファＢＵＦ３およびｄｅｌａｙｕｎｉｔ３は比較クロックが入力されるＴＳＰＣＤＦＦ２のデータ信号Ｄのラインに接続され、バッファＢＵＦ４およびｄｅｌａｙｕｎｉｔ４は基準クロックが入力されるＴＳＰＣＤＦＦ２のクロック信号ＣＫのラインに接続されている。
【００３８】
このように、第１の位相比較部Ｋ１ａと第２の位相比較部Ｋ１ｂとは同じ構成となっているが、第１の位相比較部Ｋ１ａのｄｅｌａｙｕｎｉｔ１、ｄｅｌａｙｕｎｉｔ２はともにdelay offとなっているのに対し、第２の位相比較器Ｋ１ｂのｄｅｌａｙｕｎｉｔ３、ｄｅｌａｙｕｎｉｔ４は、ｄｅｌａｙｕｎｉｔ３がdelay on、ｄｅｌａｙｕｎｉｔ４がdelay offとなっている点で相違する。
【００３９】
したがって、第１の位相比較部Ｋ１ａでは、基準クロックと比較クロックとの位相のずれの検出結果として現時点での結果を得ることができ、第２の位相比較部Ｋ１ｂでは位相のずれの検出結果としてdelay unitの１つ分の遅延時間（最小遅延時間）だけ遅延した状態での結果を得ることができ、これらの検出結果が論理積部ＡＮＤ１に入力されることになる。
【００４０】
これにより、第１の位相比較部Ｋ１ａおよび第２の位相比較部Ｋ１ｂとも基準クロックと比較クロックとの位相の遅れもしくは進みを検出している場合には論理積部ＡＮＤ１から位相の遅れもしくは進みを検出していることを示す”Ｈ”レベルの信号が出力され、位相の遅れもしくは進みを検出していない場合には論理積部ＡＮＤ１から位相の遅れもしくは進みを検出していないことを示す”Ｌ”レベルの信号が出力される。
【００４１】
また、第１の位相比較部Ｋ１ａでの位相のずれの検出結果は現時点での結果であり、第２の位相比較部Ｋ１ｂでの位相のずれの検出結果はdelay unitの１つ分の遅延時間（最小遅延時間）だけ遅延した状態での結果であることから、基準クロックと比較クロックとの位相の遅れ/進みの関係が逆転しても、第１の位相比較部Ｋ１ａと第２の位相比較部Ｋ１ｂとの検出結果が即座に一致せず、delay unitの１つ分遅れることになる。
【００４２】
このため、基準クロックと比較クロックとの位相のずれが遅れから進み、もしくは進みから遅れに切り替わった段階でdelay unitの１つ分の遅延時間内では論理積部ＡＮＤ１からの出力が”Ｌ”レベルに固定される状態となる。したがって、例えば、基準クロックの位相と比較クロックの位相とが遅れ/進みを交互に繰り返す共振現象を抑制することが可能となる。
【００４３】
なお、図１に示す位相検出装置Ｋ１の構成例では、第１の位相比較部Ｋ１ａでの位相のずれの検出に対して第２の位相比較部Ｋ１ｂでの位相のずれの検出がdelay unitの１つ分遅延している構成を説明したが、第１の位相比較部Ｋ１ａでの位相のずれの検出に対して第２の位相比較部Ｋ１ｂでの位相のずれの検出がdelay unitの１つ分進んでいる構成であっても同様の効果を得ることができる。
【００４４】
この場合、第１の位相比較部Ｋ１ａのｄｅｌａｙｕｎｉｔ１、ｄｅｌａｙｕｎｉｔ２をともにdelay on、第２の位相比較器Ｋ１ｂのｄｅｌａｙｕｎｉｔ３、ｄｅｌａｙｕｎｉｔ４については、ｄｅｌａｙｕｎｉｔ３をdelay off、ｄｅｌａｙｕｎｉｔ４をdelay onにすればよい。
【００４５】
＜位相比較装置＞
図１に示す位相検出装置は、基準クロックと比較クロックとの位相の遅れを検出する遅れ位相検出部および進みを検出する進み位相検出部に適用することで、位相比較装置として利用することができる。
【００４６】
図２は、本実施形態の位相検出装置を用いた位相比較装置の構成例（その１）を説明する回路図である。この位相比較装置は、高速、狭不感帯な本実施形態のフリップフロップ回路（ＴＳＰＣ型のＤＦＦ）を用い、さらに現状の位相関係とカウンタを1ビット進めたあるいは遅らせた状態での位相関係を同時にモニタする手段を加えることにより確実にロックポイントを見つけることを可能にしている。
【００４７】
すなわち、この位相比較装置では、遅れ位相検出部Ｋ１と進み位相検出部Ｋ２とを備えた構成となっており、これら位相検出部Ｋ１、Ｋ２では外部クロックＣＬＫEXEと内部クロックＣＬＫINTとの接続先がそれぞれ逆に接続されている。
【００４８】
このうち、遅れ位相検出部Ｋ１は、現位相関係比較部Ｋ１１、１ウントダウン後位相関係比較部Ｋ１２およびＡＮＤ１から構成されている。また、進み位相検出部Ｋ２は、現位相関係比較部Ｋ２１、１カウントアップ後位相関係比較部Ｋ２２およびＡＮＤ２から構成されている。
【００４９】
現位相関係比較部Ｋ１１は、上記説明した本実施形態に係るフリップフロップ回路であるＴＳＰＣ型ＤＦＦとしてＴＳＰＣＤＦＦ１を備えており、バッファＢＵＦ１、ＢＵＦ２、さらに図８で示したようなDelay Unitであるｄｅｌａｙｕｎｉｔ１、ｄｅｌａｙｕｎｉｔ２から構成されている。
【００５０】
現位相関係比較部Ｋ１１では、内部クロックＣＬＫINTがｄｅｌａｙｕｎｉｔ１からバッファＢＵＦ１を介してＴＳＰＣＤＦＦ１のデータ信号Ｄに入力され、外部クロックＣＬＫEXEが、ｄｅｌａｙｕｎｉｔ２からバッファＢＵＦ２を介してＴＳＰＣＤＦＦ１のクロック信号に入力され、ＴＳＰＣＤＦＦ１のデータ出力ＱがＡＮＤ１の一方に接続されている。
【００５１】
１カウントダウン後位相関係比較部Ｋ１２も本実施形態に係るフリップフロップ回路であるＴＳＰＣ型ＤＦＦとしてＴＳＰＣＤＦＦ２を備えており、バッファＢＵＦ３、ＢＵＦ４、さらに図８で示したようなDelay Unitであるｄｅｌａｙｕｎｉｔ３、ｄｅｌａｙｕｎｉｔ４から構成されている。
【００５２】
１カウントダウン後位相関係比較部１２も現位相関係比較部Ｋ１１と基本的に同じ回路構成であり、内部クロックＣＬＫINTがｄｅｌａｙｕｎｉｔ３からバッファＢＵＦ３を介してＴＳＰＣＤＦＦ２のデータ信号Ｄに入力され、外部クロックＣＬＫEXEが、ｄｅｌａｙｕｎｉｔ４からバッファＢＵＦ４を介してＴＳＰＣＤＦＦ２のクロック信号に入力され、ＴＳＰＣＤＦＦ２のデータ出力ＱがＡＮＤ１の一方に接続されているが、ＴＳＰＣＤＦＦ２のデータ信号Ｄに接続されているラインのＤｅｌａｙＵｎｉｔ３がdelay onの状態である点が異なる。
【００５３】
現位相関係比較部Ｋ２１は、上記説明した本実施形態に係るフリップフロップ回路であるＴＳＰＣ型ＤＦＦとしてＴＳＰＣＤＦＦ１を備えており、バッファＢＵＦ５、ＢＵＦ６、さらに図８で示したようなDelay Unitであるｄｅｌａｙｕｎｉｔ５、ｄｅｌａｙｕｎｉｔ６から構成されている。
【００５４】
現位相関係比較部Ｋ２では、外部クロックＣＬＫEXEがｄｅｌａｙｕｎｉｔ５からバッファＢＵＦ５を介してＴＳＰＣＤＦＦ１のデータ信号Ｄに入力され、内部クロックＣＬＫINTが、ｄｅｌａｙｕｎｉｔ６からバッファＢＵＦ６を介してＴＳＰＣＤＦＦ１のクロック信号に入力され、ＴＳＰＣＤＦＦ１のデータ出力ＱがＡＮＤ２の一方に接続されている。
【００５５】
１カウントアップ後位相関係比較部Ｋ２２も本実施形態に係るフリップフロップ回路であるＴＳＰＣ型ＤＦＦとしてＴＳＰＣＤＦＦ２を備えており、バッファＢＵＦ７、ＢＵＦ８、さらに図８で示したようなDelay Unitであるｄｅｌａｙｕｎｉｔ７、ｄｅｌａｙｕｎｉｔ８から構成されている。
【００５６】
１カウントアップ後位相関係比較部Ｋ２２も現位相関係比較部Ｋ２１と基本的に同じ回路構成であり、外部クロックＣＬＫEXEがｄｅｌａｙｕｎｉｔ７からバッファＢＵＦ７を介してＴＳＰＣＤＦＦ２のデータ信号Ｄに入力され、内部生クロックＣＬＫINTが、ｄｅｌａｙｕｎｉｔ８からバッファＢＵＦ８を介してＴＳＰＣＤＦＦ２のクロック信号に入力され、ＴＳＰＣＤＦＦ２のデータ出力ＱがＡＮＤ２の一方に接続されているが、ＴＳＰＣＤＦＦ２のデータ入力側に接続されているラインのｄｅｌａｙｕｎｉｔ７がdelay onの状態である点が異なる。
【００５７】
ここで、delay onの状態とは図８で示す信号n bitが”Ｈ”レベルであり、容量が遅延ラインに接続された状態にあることを示す。
つまり、遅れ位相検出部Ｋ１であれば現位相関係比較部Ｋ１１に対して１カウントダウン後位相関係比較部Ｋ１２では内部クロックＣＬＫINTが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになる。
【００５８】
したがって、現状の位相関係とカウンタを１ビット遅らせた状態での位相関係とを同時にモニタしていることとなり、カウンタを１ビット遅らせた状態で位相が逆転する場合、つまり、１カウントダウン後位相関係比較部Ｋ１２の出力が”Ｌ”レベルになった場合はＡＮＤ１によりカウントダウン信号ＤＮを”Ｌ”レベルとし、カウンタ動作を停止させることができ、１カウントアップ後位相関係比較部Ｋ２２の出力が”Ｌ”レベルになった場合はＡＮＤ２によりカウントアップ信号ＵＰを”Ｌ”レベルとし、カウンタ動作を停止させることができる。
【００５９】
このことにより遅れ位相の場合、遅延ラインで調整可能な最小単位の遅延時間以内の位相ずれで確実にロックをかけることが可能となる。
【００６０】
一方、進み位相検出部Ｋ２であれば、現位相関係比較部Ｋ２１に対して１カウントアップ後位相関係比較部Ｋ２２では外部クロックＣＬＫEXTが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになる。
【００６１】
したがって、現状の位相関係とカウンタを１ビット進めた状態での位相関係を同時にモニタしていることとなり、現状よりカウンタを１ビット進めた状態で位相が逆転する場合、つまり１カウントアップ後位相関係比較部Ｋ２２の出力が”Ｌ”レベルになった場合はＡＮＤ２によりカウントアップ信号ＵＰを”Ｌ”レベルとし、カウンタ動作を停止させることができる。
【００６２】
このことにより、進み位相の場合も遅延ラインで調整可能な最小単位の遅延時間以内の位相ずれで確実にロックをかけることが可能となる。
【００６３】
図３は、本実施形態の位相検出装置を用いた位相比較装置の構成例（その２）を説明する回路図である。この位相比較装置は、基本的には図１３に示す位相比較装置と同様に、ＤＦＦ、バッファ、Delay Unitから構成される複数の位相比較部を備えた構成となっており、現位相関係比較部Ｋ１１０、１カウントダウン後の位相関係比較部Ｋ１２０、１カウントアップ後位相関係比較部Ｋ２２０を備えている。つまり、図２に示す位相比較装置に遅れ位相検出部Ｋ１の現位相関係比較部Ｋ１１と、進み位相検出部Ｋ２の現位相関係比較部Ｋ２１とを共通にして、１つの現位相関係比較部Ｋ１１０にした構成である。
【００６４】
図２に示す位相比較装置との相違点は、１カウントアップ後位相関係比較部Ｋ１２０においてクロック入力ライン上のDelay Unit、ｄｅｌａｙｕｎｉｔ１４をdelay onの状態とし、現位相関係比較部Ｋ１１０のＴＳＰＣＤＦＦ３の逆相出力Ｑｂと１カウントアップ後位相関係比較部Ｋ２２０の出力Ｑとを用いＡＮＤ４によりカウントアップ信号ＵＰを生成している点である。
【００６５】
具体的には、現位相関係比較部Ｋ１１０は、上記説明した本実施形態に係るフリップフロップ回路であるＴＳＰＣ型ＤＦＦとしてＴＳＰＣＤＦＦ３を備えており、バッファＢＵＦ９、ＢＵＦ１０、さらに図８で示したようなDelay Unitであるｄｅｌａｙｕｎｉｔ９、ｄｅｌａｙｕｎｉｔ１０から構成されている。
【００６６】
現位相関係比較部Ｋ１１０では、内部クロックＣＬＫINTがｄｅｌａｙｕｎｉｔ９からバッファＢＵＦ９を介してＴＳＰＣＤＦＦ３のデータ信号Ｄに入力され、外部クロックＣＬＫEXEが、ｄｅｌａｙｕｎｉｔ１０からバッファＢＵＦ１０を介してＴＳＰＣＤＦＦ３のクロック信号に入力され、ＴＳＰＣＤＦＦ３のデータ出力ＱがＡＮＤ３の一方に接続され、ＴＳＰＣＤＦＦ３の逆相出力ＱｂがＡＮＤ４の一方に接続されている。
【００６７】
１カウントダウン後位相関係比較部Ｋ１２０も本実施形態に係るフリップフロップ回路であるＴＳＰＣ型ＤＦＦとしてＴＳＰＣＤＦＦ４を備えており、バッファＢＵＦ１１、ＢＵＦ１２、さらに図８で示したようなDelay Unitであるｄｅｌａｙｕｎｉｔ１１、ｄｅｌａｙｕｎｉｔ１２から構成されている。
【００６８】
１カウントダウン後位相関係比較部１２も現位相関係比較部Ｋ１１０と基本的に同じ回路構成であり、内部クロックＣＬＫINTがｄｅｌａｙｕｎｉｔ１１からバッファＢＵＦ１１を介してＴＳＰＣＤＦＦ４のデータ信号Ｄに入力され、外部クロックＣＬＫEXEが、ｄｅｌａｙｕｎｉｔ１２からバッファＢＵＦ１２を介してＴＳＰＣＤＦＦ４のクロック信号に入力され、ＴＳＰＣＤＦＦ４のデータ出力ＱがＡＮＤ３の一方に接続されているが、ＴＳＰＣＤＦＦ４のデータ信号Ｄに接続されているラインのＤｅｌａｙＵｎｉｔ１１がdelay onの状態である点が異なる。
【００６９】
１カウントアップ後位相関係比較部Ｋ２２も本実施形態に係るフリップフロップ回路であるＴＳＰＣ型ＤＦＦとしてＴＳＰＣＤＦＦ２を備えており、バッファＢＵＦ７、ＢＵＦ８、さらに図８で示したようなDelay Unitであるｄｅｌａｙｕｎｉｔ７、ｄｅｌａｙｕｎｉｔ８から構成されている。
【００７０】
１カウントアップ後位相関係比較部Ｋ２２も現位相関係比較部Ｋ１１０と基本的に同じ回路構成であり、内部力クロックＣＬＫINTがｄｅｌａｙｕｎｉｔ１３からバッファＢＵＦ１３を介してＴＳＰＣＤＦＦ５のデータ信号Ｄに入力され、外部クロックＣＬＫEXEがｄｅｌａｙｕｎｉｔ１４からバッファＢＵＦ１４を介してＴＳＰＣＤＦＦ５のクロック信号に入力され、ＴＳＰＣＤＦＦ４のデータ出力ＱがＡＮＤ４の一方に接続されているが、ＴＳＰＣＤＦＦ５のクロック入力側に接続されているラインのｄｅｌａｙｕｎｉｔ１４がdelay onの状態である点が異なる。
【００７１】
ここで、delay onの状態とは図８で示す信号n bitが”Ｈ”レベルであり、容量が遅延ラインに接続された状態にあることを示す。つまり、現位相関係比較部Ｋ１１０に対して１カウントダウン後位相関係比較部Ｋ１２０では内部クロックＣＬＫINTが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになり、現位相関係比較部Ｋ１１０に対して１カウントアップ後位相関係比較部Ｋ２２０では外部クロックＣＬＫEXEが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになる。
【００７２】
したがって、現状の位相関係とカウンタを１ビット遅らせた状態での位相関係とを同時にモニタしていることとなり、カウンタを１ビット遅らせた状態で位相が逆転する場合、つまり、１カウントダウン後位相関係比較部Ｋ１２０の出力が”Ｌ”レベルになった場合はＡＮＤ３によりカウントダウン信号ＤＮを”Ｌ”レベルとし、カウンタ動作を停止させることができ、１カウントアップ後位相関係比較部Ｋ２２０の出力が”Ｌ”レベルになった場合はＡＮＤ４によりカウントアップ信号ＵＰを”Ｌ”レベルとし、カウンタ動作を停止させることができる。
【００７３】
図３に示す位相比較装置のような構成をとることで、図２に示す位相比較装置と同様の効果を維持しつつ、回路規模を２／３に縮小することが可能となる。
【００７４】
なお、図２、図３に示す位相検出装置の構成例では、現位相関係比較部Ｋ１１０、Ｋ２１０での位相のずれの検出に対して１カウントダウン後位相関係比較部Ｋ１２０および１カウントアップ後位相関係比較部Ｋ２２０での位相のずれの検出がdelay unitの１つ分遅延している構成を説明したが、反対にdelay unitの１つ分進んでいる構成であっても同様の効果を得ることができる。この場合、各位相関係比較部に用いられるｄｅｌａｙｕｎｉｔのdelay off/delay onの状態を反転させればよい。
【００７５】
＜フリップフロップ回路＞
本実施形態の位相検出装置および位相比較装置では、位相の遅れおよび進みを検出し、遅れと進みとが交互に繰り返す共振動作を抑制して確実にロックをかけることができるため、高速動作が可能であり、かつ狭不感帯のフリップフロップ回路を適用することができる。以下、本実施形態の位相検出装置および位相比較装置に用いて好適なフリップフロップ回路について説明する。
【００７６】
図４は、本実施形態の位相検出装置および位相比較装置に用いて好適なフリップフロップ回路を説明する回路図である。このフリップフロップ回路は、主としてＴＳＰＣ型ＤＦＦとなっている。すなわち、本実施形態のフリップフロップ回路は、データ信号Ｄと、クロック信号ＣＫの立ち上がりのみ遅延した立ち上がり遅延クロック信号ＣＫｄとを入力し、このデータ信号Ｄが立ち下がっている状態で立ち上がり遅延クロック信号ＣＫｄの立ち下がりによって第１のノードである内部ノードＮＣの信号を立ち上げ、立ち上がり遅延クロック信号ＣＫｄの立ち上がりによって内部ノードＮＣの信号を立ち下げる第１のラッチ回路Ｌ１と、内部ノードＮＣの信号とクロック信号ＣＫとを入力し、内部ノードＮＣの信号が立ち上がっている状態でクロック信号ＣＫが立ち下がるタイミングにより第２のノードである内部ノードＸの信号を立ち下げる第２のラッチ回路とＬ２、内部ノードＸの信号とクロック信号ＣＫとを入力し、クロック信号ＣＫが立ち上がっている状態でのデータ信号Ｄを保持する出力信号Ｑを生成するための第３のラッチ回路Ｌ３と、内部ノードＮＣの信号を立ち上がり遅延クロック信号ＣＫｄによってプルダウンさせるプルダウン回路ＰＤとを備えている。
【００７７】
ここで、立ち上がり遅延クロック信号ＣＫｄは、立ち上がり遅延回路ＤＣによって生成される。図５は、立ち上がり遅延回路の例を示す回路図であり、入力段はｐチャネルトランジスタＰ７のｇｍ（相互コンダクタンス）を大に、ｎチャネルトランジスタＮ９のｇｍを小さく設定し、次段はその逆に設定していくことで入力信号（ここではクロック信号）の立ち上がりエッジの伝播遅延を大きく、立ち下がりエッジの伝播遅延を小さく設定している。
【００７８】
本実施形態のフリップフロップ回路において、第１のラッチ回路Ｌ１は、第１のｐチャネルトランジスタＰ１と第２のｐチャネルトランジスタＰ２と第１のｎチャネルトランジスタＮ１とが直列に接続された構成を備え、第１のｐチャネルトランジスタＰ１および第１のｎチャネルトランジスタＮ１のゲートにデータ信号Ｄが入力され、第２のｐチャネルトランジスタＰ２のゲートに立ち上がり遅延クロック信号ＣＫｄが入力される。
【００７９】
また、第２のラッチ回路Ｌ２は、第３のｐチャネルトランジスタＰ３と第２のｎチャネルトランジスタＮ２と第３のｎチャネルトランジスタＮ３とが直列に接続された構成を備え、第３のｐチャネルトランジスタＰ３のゲートおよび第３のｎチャネルトランジスタＮ３のゲートにクロック信号ＣＫが入力され、第２のｎチャネルトランジスタＮ２のゲートに内部ノードＮＣの信号が入力される。
【００８０】
また、第３のラッチ回路Ｌ３は、第４のｐチャネルトランジスタＰ４と第４のｎチャネルトランジスタＮ４と第５のｎチャネルトランジスタＮ５とが直列に接続された構成を備え、第４のｐチャネルトランジスタＰ４のゲートおよび第５のｎチャネルトランジスタＮ５のゲートに内部ノードＸの信号が入力され、第４のｎチャネルトランジスタＮ４のゲートにクロック信号ＣＫが入力される。
【００８１】
また、プルダウン回路ＰＤは、第６のｎチャネルトランジスタＮ６を備えており、第６のｎチャネルトランジスタＮ６のゲートに立ち上がり遅延クロック信号ＣＫｄが入力され、第６のｎチャネルトランジスタＮ６のソースに内部ノードＮＣが接続される。
【００８２】
このプルダウン回路ＰＤが内部ノードＮＣに接続されることで、内部ノードＮＣが動作中にフローティングとなることを防止することができる。つまり、内部ノードＮＣにプルダウン用の第６のｎチャネルトランジスタＮ６を付加し、そのゲート電位およびラッチ回路Ｌ１を形成する第２のｐチャネルトランジスタＰ２のゲート電位を立ち上がり遅延クロック信号ＣＫｄで制御することで、内部ノードＮＣが動作期間中フローティングレベルになることを防いでいる。
【００８３】
また、本実施形態では、内部ノードＸにクロックドインバータ回路ＣＩＮＶが接続されている。クロックドインバータ回路ＣＩＮＶには、クロック信号ＣＫと内部ノードＮＣの信号とが入力され、クロック信号ＣＫの立ち上がりの際の内部ノードＮＣの信号によって内部ノードＸのフローティングを防止している。
【００８４】
具体的には、クロックドインバータ回路ＣＩＮＶは、第５のｐチャネルトランジスタＰ５と第６のｐチャネルトランジスタＰ６と第７のｎチャネルトランジスタＮ７と第８のｎチャネルトランジスタＮ８とが直列に接続された構成を備え、第５のｐチャネルトランジスタＰ５のゲートに内部ノードＮＣの信号が入力され、第６のｐチャネルトランジスタＰ６のゲートおよび第７のｎチャネルトランジスタＮ７のゲートに内部ノードＸの信号がインバータＩＮＶ３を介して入力され、第８のｎチャネルトランジスタＮ８のゲートにクロック信号ＣＫが入力される。
【００８５】
このクロックドインバータ回路ＣＩＮＶでは、第５のｐチャネルトランジスタＰ５のゲート電位の制御をクロック信号ＣＫではなく内部ノードＮＣで行うことにより、内部ノードＸの信号変化を妨げることなく動作期間中フローティングになることを防いでいる。
【００８６】
なお、上記説明した具体的な回路構成は一例であり、同じ動作をするものであれば必ずしも上記回路に限定されるものではない。
【００８７】
次に、このフリップフロップ回路の動作原理を説明する。図６は、フリップフロップ回路の動作原理を説明するタイミングチャートである。先ず、データ信号Ｄおよびクロック信号ＣＫが”Ｌ”レベルになると、立ち上がり遅延回路ＤＣを経由し、立ち上がり遅延クロック信号ＣＫｄも”Ｌ”レベルとなり、内部ノードＮＣは”Ｈ”レベルになる。このとき、立ち上がり遅延回路ＤＣにより立ち下がりの伝播遅延は極力抑えられていることから、内部ノードＮＣのプリチャージ時間のロスを抑制することができる。
【００８８】
次に、内部ノードＮＣの”Ｈ”レベルをうけて、第２のｎチャネルトランジスタＮ２がオンし、内部ノードＡも”Ｈ”レベルとなる。
【００８９】
次いで、クロック信号ＣＫが”Ｈ”レベルになると、内部ノードＡが”Ｌ”レベルに変化し、さらに内部ノードＸも”Ｌ”レベルとなる。このとき内部ノードＮＣは、立ち上がり遅延クロック信号ＣＫｄによって制御される第６のｎチャネルトランジスタＮ６によってプルダウンされており、”Ｈ”レベルに固定されている（フローティングになっていない）。これにより、内部ノードＸの変化は高速行われることになる。
【００９０】
次に、立ち上がり遅延回路ＤＣによりｔ３の時間経過後、立ち上がり遅延クロック信号ＣＫｄが”Ｈ”レベルに変化し、第６のｎチャネルトランジスタＮ６がオフとなる。遅延時間ｔ３は、内部ノードＸが変化しインバータＩＮＶ３が応答するために必要な時間分に設定されている。
【００９１】
これと同時に第５のｐチャネルトランジスタＰ５がオンするため、内部ノードＸはその状態が保持されることになる。
【００９２】
以上より、本実施形態のフリップフロップ回路では、動作期間中にフローティングとなるノードが存在せず、高速、狭不感帯といったＴＳＰＣ−ＤＦＦの特性を損なうことなく安定動作を可能としている。
【００９３】
＜ＤＬＬ＞
本実施形態に係る位相比較装置は、例えば、図８に示すデジタル方式のＤＬＬにおける位相比較器１として適用されるものである。すなわち、ＤＬＬでは、外部クロックＣＬＫEXTと内部クロックＣＬＫINTとの位相差を比較する位相比較器１、位相比較器１からの出力信号ＵＰおよびＤＮにより遅延時間を制御するカウンタ２２、遅延時間の調整を行う遅延ライン３およびクロックドライバ４から構成されている。
【００９４】
遅延ラインは図９に示すようなインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、スイッチＳＷ１、ＳＷ２、容量Ｃ１、Ｃ２よりなるDelay Unitによって構成され、図８に示すカウンタ２からの出力信号n bitのレベルにより容量Ｃ１およびＣ２を遅延ラインに接続するかしないかを切り替えることで遅延量の調整を実現している。
【００９５】
ＤＬＬでは、外部クロックＣＬＫEXTより内部クロックＣＬＫINTの方が遅れている場合は、信号ＤＮが”Ｈ”レベルとなり、カウンタ２はダウンカウントしていき、遅延調整用の容量（図８に示す容量Ｃ１およびＣ２）が次々と遅延ラインから切り離され、外部クロックＣＬＫEXTと内部クロックＣＬＫINTとの位相差は縮まっていく。
【００９６】
逆に、内部クロックＣＬＫINTが外部クロックＣＬＫEXTを追い越してしまった場合は、信号ＵＰが”Ｈ”レベルとなり、カウンタ２はアップウントしていき、遅延調整用の容量（図９に示す容量Ｃ１およびＣ２）が次々と遅延ラインに接続され、外部クロックＣＬＫEXTと内部クロックＣＬＫINTとの位相差は縮まっていくことになる。
【００９７】
図１１に示すように、ＤＬＬに用いられる位相比較器をＤＦＦで構成する場合、データ入力部（データ信号Ｄ）に内部クロックＣＬＫINTを、クロック入力部に外部クロックＣＬＫEXTをそれぞれ接続し、正相出力Ｑに信号ＵＰを、逆相出力Ｑｂに信号ＤＮを接続している。
【００９８】
本実施形態の位相比較装置をＤＬＬの位相比較器１に用いる場合、位相のずれが遅れから進み、もしくは進みから遅れに切り替わった段階で、遅延ライン３を構成する遅延素子の最小遅延時間内に収めた状態で位相ずれを固定できるようになり、位相比較器１からＵＰ/ＤＮの信号が交互に出力される共振現象を抑制することができる。
【００９９】
＜表示装置＞
図７は、本実施形態に係る位相比較装置を表示装置に適用した例を示すブロック図である。表示装置１００は、複数の画素が例えばマトリクス状に配列された表示エリア１０１を中心として、その周辺に垂直ドライバ１１１、水平ドライバ１１２、共通電極１１３、リファレンスドライバ１１４、インタフェース回路１１５、データ処理回路１１６、タイミング発生回路１１７、シリアルインタフェース回路１１８が構成されている。
【０１００】
この表示装置１００には、外部のデジタル信号処理回路２００からマスタークロック（Master CLK）、垂直同期信号（Vsync）、水平同期信号（Hsync）およびデジタルデータ（画像データ）が供給され、これらの信号に基づき周辺の各回路を駆動して表示エリア１１０に画像を表示する。
【０１０１】
本実施形態の位相比較装置は、例えばインタフェース回路１１５に組み込まれており、外部のデジタル信号処理回路２００から送られるマスタークロック（Master CLK）と、内部で発生するクロックとの位相ずれを補正している。つまり、マスタークロック（Master CLK）は、表示装置１００の内部でのレベルシフトやドライブによって内部クロックとの間で位相ずれが発生し、この位相ずれを本実施形態の位相比較装置によって比較して、その比較結果を用いてＤＬＬにより補正する。この補正されたクロックは、データ処理回路１１６に入力され、高精度でのデータサンプリングが行われることになる。
【０１０２】
＜実施効果＞
上記説明した本実施形態によれば、次のような実施効果を奏することができる。
【０１０３】
（１）位相比較装置として、高速、狭不感帯なＴＳＰＣ型のＤＦＦを用い、さらに現状の位相関係と遅延ラインで調整可能な最小単位の遅延時間位相を進めたあるいは遅らせた状態での位相関係を同時にモニタする手段を加えることにより、確実にロックポイントを見つけることが可能となる。
【０１０４】
（２）基準クロックと比較クロックとの２つのクロック信号の位相関係を検出する位相比較装置であって、遅れ位相検出部と進み位相検出部を別々に備え、それぞれの位相検出部はＴＳＰＣ型のＤＦＦ、バッファ、Delay Unitから構成される位相検出部２つから構成されており、一方の位相検出部は遅れ位相検出部であれば比較クロック信号側のDelay Unitを遅延状態とし、進み位相検出部であれば基準クロック側のDelay Unitを遅延状態とし、Delay Unitを遅延状態としない位相検出部の出力とそれぞれ論理をとることにより、上述した機能の実現を可能とする。
【０１０５】
（３）基準クロックと比較クロックとの２つのクロック信号の位相関係を検出する位相比較装置であって、ＴＳＰＣ型のＤＦＦ、バッファ、Delay Unitから構成される位相検出部３つから構成されており、１つ目の位相検出部はDelay Unitを遅延状態とせず、２つ目の位相検出部は基準クロック側のDelay Unitを遅延状態とし、３つ目の位相検出部は比較クロック信号側のDelay Unitを遅延状態とし、１つ目の位相検出部の正相出力と３つ目の位相検出部の正相出力との論理をとり、１つ目の位相検出部の逆相出力と２つ目の位相検出部の正相出力との論理をとることにより、回路規模を抑えながら上述した機能の実現を図ることが可能となる。
【０１０６】
（４）フリップフロップ回路において、内部ノードＮＣにプルダウン用の第６のｎチャネルトランジスタＮ６を付加し、そのゲート電位および第１のラッチ回路Ｌ１を形成する第２のｐチャネルトランジスタＰ２のゲート電位を、クロック信号ＣＫの立ち上がりを立ち上がり遅延回路ＤＣにより遅延させた立ち上がり遅延クロック信号ＣＫｄにより制御することで、動作期間中、内部ノードＮＣがフローティングレベルになることを防ぎ、高速動作および狭不感帯を実現することが可能となる。
【０１０７】
（５）フリップフロップ回路においてにおいて、内部ノードＸにインバータＩＮＶ３および第５のｐチャネルトランジスタＰ５、第６のｐチャネルトランジスタＰ６、第７のｎチャネルトランジスタＮ７、第８のｎチャネルトランジスタＮ８から構成されるクロックドインバータ回路ＣＩＮＶによるラッチ回路を付加し、さらに第５のｐチャネルトランジスタＰ５のゲート電位の制御をクロック信号ＣＫではなく内部ノードＮＣで行うことにより、内部ノードＸの信号変化を妨げることなく動作期間中フローティングになることを防ぎ、高速性を損なうことなく安定動作を実現することが可能となる。
【図面の簡単な説明】
【０１０８】
【図１】本実施形態に係る位相検出装置を説明する回路図である。
【図２】本実施形態の位相検出装置を用いた位相比較装置の構成例（その１）を説明する回路図である。
【図３】本実施形態の位相検出装置を用いた位相比較装置の構成例（その２）を説明する回路図である。
【図４】本実施形態の位相検出装置および位相比較装置に用いて好適なフリップフロップ回路を説明する回路図である。
【図５】立ち上がり遅延回路の例を示す回路図である。
【図６】フリップフロップ回路の動作原理を説明するタイミングチャートである。
【図７】本実施形態に係る位相比較装置を表示装置に適用した例を示すブロック図である。
【図８】クロックジェネレータの例として、デジタル方式によるＤＬＬの構成を示すブロック図である。
【図９】遅延ラインを構成するDelay Unitの例を示す回路図である。
【図１０】デジタル方式ＤＬＬのタイミングチャートである。
【図１１】従来の位相比較器を説明する図である。
【図１２】従来の位相比較器の入出力波形を説明する図である。
【図１３】ダイナミック型ＤＦＦの一例を示す回路図である。
【図１４】ＤＦＦのデータ信号のＤの”Ｌ”レベルを取り込む際のタイミングチャートである。
【図１５】従来の位相比較器の他の例を説明する図である。
【図１６】従来の位相比較器の他の例の入出力波形を示す図である。
【符号の説明】
【０１０９】
１…位相比較器、２…アップ/ダウンカウンタ、３…遅延ライン、４…クロックドライバ、１００…表示装置、２００…デジタル信号処理回路、ＡＮＤ１…論理積部、Ｋ１…位相検出装置、Ｋ１ａ…第１の位相比較部、Ｋ１ｂ…第２の位相比較部、Ｌ１…第１のラッチ回路、Ｌ２…第２のラッチ回路、Ｌ３…第３のラッチ回路、ＰＤ…プルダウン回路、ＣＩＮＶ…クロックドインバータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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