(57)【特許請求の範囲】
【請求項１】
電源オフ時にはハイインピーダンスとなる、第１及び第２の駆動出力を有する駆動回路に接続されるスイッチング回路であって、
第１及び第２の電極と、前記第１の駆動出力に接続される制御電極とを有する、ノーマリーオフ型の第１の電界効果トランジスタと、
前記第１の電界効果トランジスタの前記制御電極及び前記第１の電極にそれぞれ接続される第１及び第２の電極と、前記第２の駆動出力に接続される制御電極とを有する、ノーマリーオン型の第２の電界効果トランジスタと、
前記第２の電界効果トランジスタの、前記制御電極及び前記第２の電極の間に接続される抵抗とを含む、スイッチング回路。
【請求項２】
前記第２の電界効果トランジスタは、前記第１の電界効果トランジスタの前記制御電極及び前記第１の電極にそれぞれ接続される第１及び第２の電極と、前記第２の駆動出力に接続される制御電極とを有する、ノーマリーオン型のＮ型の電界効果トランジスタを含む、請求項１に記載のスイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大電力用の主電源のスイッチングの改善技術に関し、特に、低スレッシュホールド電圧のスイッチング素子の誤動作を防ぐ技術に関する。
【背景技術】
【０００２】
現在普及しているスイッチング素子は、Ｓｉによるトランジスタが主流である。しかし、近年、ＳｉＣやＧａＮなどのワイドバンドギャップ半導体によるものが注目されている。何故なら、ワイドバンドギャップ半導体はＳｉの物性値限界を超えたデバイス性能を実現するからである。
【０００３】
しかし、Ｓｉによるトランジスタをワイドバンドギャップ半導体によるトランジスタで置換るのは容易ではない。Ｓｉによるトランジスタがノーマリーオフ型であるのに対し、ワイドバンドギャップ半導体によるトランジスタの多くは、ノーマリーオン型だからである。制御電圧が０Ｖでも端子間に電流が流れるようなトランジスタをノーマリーオン型と呼び、制御電圧が０Ｖの場合、端子間に電流が流れないトランジスタをノーマリーオフ型と呼ぶ。
【０００４】
ＳｉによるパワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  金属−酸化物−半導体構造電界効果トランジスタ）を置換るために、ＧａＮなどにおいてもノーマリーオフ型のスイッチング用の電界効果トランジスタ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ。以下「ＦＥＴ」と呼ぶ。）が作られるようになってきた（例えば非特許文献１参照）。しかし、それらのスレッシュホールド電圧は０．２Ｖ程度と、あまり高くない。
【０００５】
スイッチング素子を太陽電池及びエアコン等のインバータ等の主電源のスイッチングに用いる場合、スイッチング素子がオン／オフする主電源は電圧５００Ｖ程度で５０Ａ程度の電流を供給することが多い。このように大電力の主電源のオン／オフを制御しようとする場合、スイッチングされる電流パスの途中にリレー、又は半導体等からなるスイッチを挿入することが難しい。これは、そのスイッチの抵抗が２０ｍΩ程度であっても、５０Ａという電流を流すと、そのスイッチでの消費電力が５０Ｗと大きくなり、放熱などの熱対策が必要となるためである。したがって、インバータ等において使用されるスイッチング素子には主電源による電圧がかかった状態となっていることが多い。
【特許文献１】特開２００４−２４２４７５号公報
【非特許文献１】川崎健他、「リセスゲートを用いた高パワー用ノーマリーオフＡｌＧａＮ／ＧａＮ  ＨＥＭＴ」、２００５年国際固体素子・材料コンファレンス予稿集、２００５年９月、ｐ．２０６−２０７（Ｔ．Ｋａｗａｓａｋｉ  ｅｔ  ａｌ．、“Ｎｏｒｍａｌｌｙ−ｏｆｆ  ＡｌＧａＮ／ＧａＮ  ＨＥＭＴ  ｗｉｔｈ  Ｒｅｃｅｓｓｅｄ  Ｇａｔｅ  ｆｏｒ  Ｈｉｇｈ  Ｐｏｗｅｒ  Ａｐｐｌｉｃａｔｉｏｎｓ”，Ｅｘｔ．Ａｂｓｔ．２００５  Ｉｎｔ．Ｃｏｎｆ．  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，Ｓｅｐ．２００５，  ｐ．２０６−２０７）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、現状では大電力用の主電源スイッチング素子として、非特許文献１の記載のＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ  高電子移動度トランジスタ）のようなノーマリーオフ型ワイドバンドギャップ半導体ＦＥＴを利用することは困難である。それは、上記したように、それらのスレッシュホールド電圧が低いためである。
【０００７】
スイッチング素子により制御される電源の電圧は、数１０Ｖから数１００Ｖ、場合によっては１０００Ｖを超える電圧となる。また、電流値も数Ａから数１０Ａ、又は１００Ａを超えるような値となる。このような高い電圧をオン／オフすることにより、主電源には電源電圧以上の雑音電圧が発生することがある。また、主電源と制御回路の間の容量あるいは電磁結合により、制御回路にも高いレベルの雑音電圧が発生する。スレッシュホールド電圧が低い場合、このような雑音電圧によってスイッチング素子が誤動作する危険性が高い。大電力用電源において、主電源には他のスイッチング回路等が並列に接続されている。これらの回路が前述のような高電圧及び高電流をオン／オフすることにより、主電源には雑音電圧が発生する場合がある。加えて、主電源と装置内の他の制御回路との間の容量又は電磁結合により、制御回路にも高いレベルの雑音電圧が発生する。
【０００８】
現状において、スレッシュホールド電圧が１Ｖ以下のノーマリーオフ型スイッチング素子等については、具体的なスイッチング用回路の検討がまだ進んでおらず、雑音電圧によるスイッチング素子の誤動作の問題は認識されていない。そこで、本願発明者は、ノーマリーオフ型のワイドバンドギャップ半導体によるスイッチング素子を含むスイッチング回路について、雑音による影響の検討を行なった。
【０００９】
図１に、雑音による誤動作の原理が比較的分かりやすい、従来のスイッチング素子を含む極性反転回路１０の回路図を示す。図１を参照して、この極性反転回路１０は、主電源電圧Ｖｄｄ（以下「Ｖｄｄ」と呼ぶ。）に接続されたドレイン電極を有する、ＧａＮ等による、スレッシュホールド電圧が比較的低いノーマリーオフ型の電界効果トランジスタ２０と、ＦＥＴ２０のソース電極及びゲート電極にそれぞれ接続された、ＦＥＴ２０を駆動するための駆動パルス生成回路２２とを含む。駆動パルス生成回路は、ＦＥＴ２０に対する駆動パルスの出力回路５０を含む。
【００１０】
ＦＥＴ２０のスレッシュホールド電圧Ｖｔｈは０．３Ｖである。駆動パルス生成回路２２は、回路動作用の電源電圧Ｖｄｄ２（以下「Ｖｄｄ２」と呼ぶ。）及び接地の間に接続されている。主電源電圧Ｖｄｄの電圧は５００Ｖ、電流は５０Ａである。Ｖｄｄ２は１０〜２０Ｖの比較的低い電圧であり、別の回路により、Ｖｄｄから生成されている。
【００１１】
回路１０は、さらに、ＦＥＴ２０のゲート電極及びソース電極の間に接続されたゲート電位安定用の抵抗２４を含む。抵抗２４としては、ＦＥＴ２０の駆動回路の出力インピーダンスが数Ωであるため、その数１０〜数１００倍の抵抗値のものが利用される。
【００１２】
回路１０は、さらに、ＦＥＴ２０のソース電極に接続されたカソード電極を有するダイオード２８と、ＦＥＴ２０のソース電極及びダイオード２８の接点と、接地との間に接続されたインダクタ２６と、ダイオード２８のカソード電極に接続された負荷３２と、ダイオード２８のカソード電極と接地との間に接続された平滑用の容量３０とを含む。ここでいう負荷とは、電源Ｖｄｄ及びＦＥＴ２０により与えられる電力で動作する回路のことをいう。
【００１３】
ＦＥＴ２０では、帰還容量と呼ばれる、ゲート／ドレイン間容量４２とゲート／ソース間容量４４と等からなる寄生容量成分が存在する。
【００１４】
図２に、図１に示す駆動パルス生成回路２２のうち、駆動パルスの出力回路５０の回路構成を示す。図２を参照して、出力回路５０は、互いに接続されたドレイン端子を有するノーマリーオフ型のＰ型ＭＯＳＦＥＴ５６及びＮ型ＭＯＳＦＥＴ５８と、これらのゲート端子に共通に接続された入力端子５２と、これらのドレイン端子に共通に接続された出力端子５４とを含む。Ｐ型ＭＯＳＦＥＴ５６のソース電極は電源Ｖｄｄ２に接続される。Ｎ型ＭＯＳＦＥＴ５８のソース電極はソース電位に接続される。
【００１５】
図１に示す極性反転回路１０において、Ｖｄｄへの電圧印加が常にある状態で、駆動パルス生成回路２２の電源がオフされた場合の動作を考える。図２を参照して、この場合、電源Ｖｄｄ２は高いインピーダンスとなる。そのため、駆動パルス生成回路２２のＭＯＳＦＥＴのソース及びゲートの電位がスイッチング素子のソース電位Ｖｓｓ２と等しくなる。それに伴い、駆動パルス生成回路２２の出力もＶｓｓ２と等しくなる。その結果、駆動パルス生成回路２２のＭＯＳＦＥＴのソース、ドレイン、ゲートの全ての電位が等しくなる。この状態では、Ｐ型ＭＯＳＦＥＴ５６及びＮ型ＭＯＳＦＥＴ５８の各ソース／ゲート間の電圧が０Ｖであるため、これらノーマリーオフ型トランジスタはオフ状態となり、出力のインピーダンスは高く保たれる。
【００１６】
図１を参照して、ＦＥＴ２０のゲート電極及びソース電極は抵抗２４により接続されている。このため、ＦＥＴ２０のゲート／ソース間電位は０Ｖとなり、ＦＥＴ２０はオフ状態となる。また、ＦＥＴ２０のソース電位は、インダクタ２６により接地されているため、０Ｖとなる。
【００１７】
ここで、Ｖｄｄにおいて、前述のように他のスイッチング動作により電源電圧以上の雑音信号が発生した場合を考える。その雑音信号の周波数が回路のスイッチング周波数より低い場合、インダクタ２６のインピーダンスは低くなる。インダクタ２６はインダクタンスとして働かない。雑音信号による雑音電圧は、ゲート／ドレイン間容量４２と、並列に接続されたゲート／ソース間容量４４、駆動パルス生成回路２２、及び抵抗２４との直列接続により分圧される。分圧された雑音電圧は、ＦＥＴ２０のゲート電極へ印加される。駆動パルス生成回路２２には電源が供給されないため、その出力インピーダンスは比較的高い。このことから、分圧において駆動パルス生成回路２２はほとんど無視することができる。
【００１８】
例えば、主電源電圧５００Ｖ、電流５０Ａの場合、そのような回路に用いるＦＥＴ２０のゲート／ドレイン間容量４２は数１０ｐＦ程度、ゲート／ソース間容量は数１００ｐＦ程度である。駆動パルス生成回路２２がＦＥＴ２０をオンする際には、駆動電流の一部が抵抗２４に流れるため、抵抗２４としてあまり小さな抵抗値のものを用いることはできない。そのため、通常は抵抗値として駆動回路動作時の出力インピーダンスの数１０から数１００倍のものが用いられる。したがって、抵抗２４の抵抗値は数１００Ωとなる。
【００１９】
例えば、ゲート／ドレイン間容量４２が５０ｐＦ、ゲート／ソース間容量４４が５００ｐＦ、抵抗２４の抵抗値が２００Ω、雑音信号の周波数が一般的なスイッチング周波数である１００ｋＨｚの半分の５０ｋＨｚであった場合、ゲート／ソース間容量４４及び抵抗２４の影響により雑音電圧の約１／３２０の電圧がゲート電極に印加される。雑音電圧が電源電圧と同じ５００Ｖとすると、ゲート電極に１．６Ｖの雑音が発生することになる。雑音のレベル、周波数、寄生容量成分などにより異なるが、雑音電圧は数Ｖ程度と考えられる。
【００２０】
ＦＥＴ２０のスレッシュホールド電圧は０．３Ｖであり、雑音電圧によりオンする可能性がある。一般的に、３００Ｖ以上の電源電圧を用いる際には、スレッシュホールド電圧が２Ｖ以下では、雑音による誤動作の可能性があると考えられている。これに対し、従来用いられてきた５００Ｖ程度の耐圧のシリコンのパワーＭＯＳＦＥＴでは、スレッシュホールド電圧が２〜５Ｖ程度である。したがってこのような雑音でスイッチング素子がオンすることはない。
【００２１】
極性反転回路１０において、実際の動作周波数より低い周波数でＦＥＴ２０がオンした場合、インダクタ２６がインダクタとして動作しない。このため、電源電圧Ｖｄｄはインダクタ２６を介して接地され、大きな電流がＦＥＴ２０を経由して流れることになる。このような誤動作は、ＦＥＴ２０の破壊、回路配線の発熱、及びＦＥＴ２０の過電流による過熱による火災などのリスクを高める。
【００２２】
従来のフルブリッジインバータ回路７０についても同様の問題が考えられる。図３に、従来のフルブリッジインバータ回路７０の回路図を示す。
【００２３】
図３を参照して、フルブリッジインバータ回路７０は、負荷９０に電力を与えるために、Ｖｄｄのスイッチングを行なうためのノーマリーオフ型ＦＥＴ８０、８２、８４、及び８６を含む。ノーマリーオフ型ＦＥＴ８０及び８４はいずれも、Ｖｄｄに接続されたドレイン電極を有する。ＦＥＴ８０のソース電極は負荷９０の一方端子に接続され、ＦＥＴ８４のソース電極は負荷９０の他方端子に接続される。ＦＥＴ８２は、ＦＥＴ８０のソース電極に接続されたドレイン電極と、接地されたソース電極とを有する。ＦＥＴ８６は、ＦＥＴ８４のソース電極に接続されたドレイン電極と、接地されたソース電極とを有する。
【００２４】
フルブリッジインバータ回路７０は、さらに、回路動作用電源電圧Ｖｄｄ２と接地との間に接続され、ＦＥＴ８０、８２、８４及び８６のゲート電極に対し駆動パルスを与えるための駆動パルス生成回路８８を含む。
【００２５】
図３を参照して、このフルブリッジインバータ回路７０において、雑音電圧により、例えばＦＥＴ８０及び８２が同時にオンすると、Ｖｄｄがノーマリーオフ型ＦＥＴ８０及び８２を経由して接地にショートされることになる。その結果、素子が破壊されたり、回路の発熱に起因して火災が発生したりする、等の問題が発生する危険性が有る。
【００２６】
以上のように、本願発明者の検討によれば、スレッシュホールド電圧が比較的低いノーマリーオフ型ＦＥＴをスイッチング素子として、極性反転回路１０、及びフルブリッジインバータ回路７０等に利用すると、誤動作による回路の破壊、及び回路の発熱による事故等の問題が懸念される。これは、ハーフブリッジ回路、及びチョッパー回路等についても同じである。
【００２７】
確実にスイッチング素子のオフを保つためには、特許文献１に開示されているように、負電圧生成回路を回路に追加し、かつ、主電源と同期して動作させるなどの制御が必要となる。しかしこの場合、負電圧はゲートのオン／オフを行なうために使用される。このため、負電圧生成回路は、ゲート容量を高速に駆動する、高い電流駆動力を有するものが必要とされる。
【００２８】
しかしそのように高出力な負電圧生成回路を追加し、かつ主電源と連動して動作するよう制御するためには、回路を大幅に複雑化する必要があり、製品のコスト増を招く。また、主電源と連動して制御回路にも電源を常に供給するため、動作していない場合も制御回路が電力を消費するという問題が発生する。さらに、これまで使用されてきたパワーＭＯＳＦＥＴと大幅に回路構成が異なることになり、新たな製品開発が必要となるという大きな問題が生ずる。
【００２９】
したがって、本発明の目的は、ワイドバンドギャップ半導体によるノーマリーオフ型スイッチング素子を含む、大電力用の主電源スイッチング回路において、誤作動の少ないスイッチングを実現するための雑音防止スイッチング回路及び雑音防止駆動回路を提供することである。
【００３０】
本発明の別の目的は、この雑音防止スイッチング回路及び雑音防止駆動回路により、大電力用主電源スイッチング回路のオン抵抗の低減、動作の高速化、及び省消費電力化を実現することである。
【課題を解決するための手段】
【００３１】
本発明の第１の局面に係るスイッチング回路は、第１及び第２の電極と、制御電極とを有する、ノーマリーオフ型の第１のＦＥＴと、第１のＦＥＴの制御電極及び第１の電極にそれぞれ接続される第１及び第２の電極と、制御電極とを有する、ノーマリーオン型の第２のＦＥＴとを含む。
【００３２】
第１のＦＥＴの制御電極及び第１の電極は、第２のＦＥＴの第１及び第２の電極にそれぞれ接続されている。このスイッチング回路は、第１のＦＥＴの制御電極にパルスを印加する駆動パルス生成回路により駆動される。このとき、第２のＦＥＴの制御電極には、第２のＦＥＴを安定的にオフさせるための電圧が駆動パルス生成回路から与えられるようにする。一方、駆動パルス生成回路に対する電源供給が無い場合には、駆動パルス生成回路と第２のＦＥＴの制御電極との接続部の電位と第２のＦＥＴの第１の電極の電位とが等しくなるように、第２のＦＥＴの第１の電極の接続先の電位を選ぶ。多くの場合これは接地電位である。
【００３３】
通常動作時には、駆動パルス生成回路からの電圧により第２のＦＥＴは安定的にオフしている。そのため、第２のＦＥＴは第１のＦＥＴの動作に影響を与えない。駆動パルス生成回路への電源供給が切断された場合、駆動パルス生成回路と第２のＦＥＴの制御電極との接続部の電位と、第２のＦＥＴの第１の電極の電位とは等しくなる。その結果、ノーマリーオン型である第２のＦＥＴはオン状態となる。第１のＦＥＴの制御電極及び第１の電極の間は、第２のＦＥＴにより低いインピーダンスでショートされる。したがって、第１のＦＥＴの制御電極と第１の電極との間の電位差は０Ｖとなる。その結果、ノーマリーオフ型である第１のＦＥＴは、第１のＦＥＴの両電極間に常に電源電圧が印加されている状況で雑音が発生しても、安定してオフ状態を保つことができる。第１のＦＥＴが、例えば、ワイドバンドギャップ半導体によるノーマリーオフ型のＦＥＴであり、そのスレッシュホールド電圧が２Ｖ以下であっても、雑音による第１のＦＥＴの誤作動を防止することができる。
【００３４】
好ましくは、スイッチング回路は、第２のＦＥＴの、制御電極及び第２の電極の間に接続される抵抗回路をさらに含む。
【００３５】
本スイッチング回路において、第２のＦＥＴの制御電極／第２の電極間は、抵抗回路により接続されている。このため、上記したような駆動パルス生成回路をこのスイッチング回路に接続したときで、かつ駆動パルス生成回路に対する電源供給が切断された場合、パルス生成回路の出力インピーダンスが高くなる場合がある。その場合でも、第２のＦＥＴの制御電極と第２の電極との間に接続された抵抗回路により、第２のＦＥＴの制御電極と第２の電極間との電位差はやがては０Ｖとなり、第２のＦＥＴはオン状態となる。その結果、第１のＦＥＴはオフ状態を保つことができる。本スイッチング回路においては、雑音電圧が発生した場合でも、第１のＦＥＴの誤作動を防ぐことができる。
【００３６】
好ましくは、抵抗回路は、第２のＦＥＴの、制御電極及び第２の電極の間に接続される抵抗を含む。
【００３７】
第２のＦＥＴの制御電極／第２の電極間が、抵抗により接続されている。このことから、上記したような駆動パルス生成回路をこのスイッチング回路に接続したときで、かつ駆動パルス生成回路に対する電源供給が切断されている場合でも、第２の制御電極／第２の電極間電圧を確実に０Ｖとすることができる。その結果、第１のＦＥＴのオフ状態を保ち、誤作動を防止することができる。
【００３８】
抵抗回路は、第２のＦＥＴの制御電極に共通に接続される制御電極及び第１の電極と、第２のＦＥＴの第２の電極に接続される第２の電極とを有する、第３のＦＥＴを含んでもよい。
【００３９】
このような抵抗回路を使用した場合でも、上記したような駆動パルス生成回路をこのスイッチング回路に接続したときで、かつ駆動パルス生成回路に対する電源供給が切断された場合には、第３のＦＥＴはオン状態を示す。このため、第３のＦＥＴの低いインピーダンスにより、第２のＦＥＴの制御電極／第２の電極間電圧を確実に０Ｖとすることができる。その結果、第１のＦＥＴのオフ状態を保ち、誤作動を防止することができる。
【００４０】
抵抗回路は、第２のＦＥＴの制御電極に接続される第１の電極と、第２のＦＥＴの第２の電極に共通に接続される制御電極及び第２の電極とを有する、第３のＦＥＴを含んでもよい。
【００４１】
このような抵抗回路を使用した場合も、抵抗回路として抵抗を代用した場合と同様の理由で、上記したような駆動パルス生成回路をこのスイッチング回路に接続したときで、かつ駆動パルス生成回路に対する電源供給がない場合には、第３のＦＥＴはオン状態となる。このため、第２のＦＥＴの制御電極／第２の電極間電圧を確実に０Ｖとすることができる。その結果、第１のＦＥＴのオフ状態を保ち、誤作動を防止することができる。
【００４２】
本発明の第２の局面に係る出力先の雑音による誤作動を防止するための出力回路は、入力端子と、出力端子と、入力端子に接続される制御電極、電源電位に接続される第１の電極、及び出力端子に接続される第２の電極を有する、ノーマリーオフ型のＰ型の第１のＦＥＴと、入力端子に接続される制御電極、接地電位に接続される第１の電極、及び出力端子に接続される第２の電極を有する、ノーマリーオン型のＮ型の第２のＦＥＴとを含む。
【００４３】
出力端子は、外部のノーマリーオフ型のスイッチング素子の制御端子に接続される。入力端子は入力信号に従い第１及び第２のＦＥＴの各制御電極に、スイッチング素子の制御端子に印加されるべきパルスを生成するための制御信号を与える。第１及び第２のＦＥＴは入力端子からの入力信号を受け、出力端子からスイッチング素子をオン／オフさせるためのパルス信号を出力する。本回路を駆動させるための電源電位からの電源供給が無い場合、第１及び第２のＦＥＴの各制御電極、第１の電極及び第２の電極の電位はすべて等しくなり、各々のＦＥＴの制御電極／第１の電極間の電位差は０Ｖとなる。第１のＦＥＴはオフ状態、第２のＦＥＴはオン状態となる。その結果、出力端子は低いインピーダンスで接地に接続される。出力端子がスイッチング素子の制御端子に接続され、スイッチング素子の一方の電極が接地電位に接続される場合を想定すると、本回路により、本回路への電源供給が切断されている場合には、スイッチング素子の制御電極と前記した一方の電極との間の電位差が０となる。その結果、スイッチング素子の両電極間に常に電源電圧が印加されている状況で雑音電圧が発生した場合でも、このスイッチング素子のオフ状態を安定して維持することができ、スイッチング素子の誤作動を防止できる。
【００４４】
好ましくは、回路は、第２のＦＥＴの制御電極及び第１の電極の間に接続される抵抗回路をさらに含む。
【００４５】
第２のＦＥＴの制御電極／第１の電極間が、抵抗回路により接続されている。このことから、本回路に対する電源供給が切断されている場合、第２のＦＥＴの制御電極／第１の電極間電圧を確実に０Ｖとすることができる。その結果、スイッチング素子の両電極間に常に電源電圧が印加されている状況で雑音が発生しても、スイッチング素子のオフ状態を安定して保つことができ、その誤作動を防止することができる。
【００４６】
本発明の第３の局面に係る回路は、スイッチング回路と、スイッチング回路に接続され、スイッチング回路を駆動するためのパルスを生成しスイッチング回路に与える駆動パルス生成回路とを含む回路である。スイッチング回路は、駆動パルス生成回路からパルスを受けるように接続される制御電極と、第１及び第２の電極とを有する、ノーマリーオフ型の第１のＦＥＴを含む。駆動パルス生成回路は、入力信号を受け、第１のＦＥＴを駆動するための駆動信号を生成し出力するための制御回路と、制御回路から駆動信号を受けるように接続され、駆動信号に応答して、所定の第１及び第２の電位の間で遷移するパルスを、第１のＦＥＴの制御電極に与えるための出力回路とを含む。出力回路は、制御回路の出力を受けるように接続される入力端子と、第１のＦＥＴの制御電極に接続される出力端子と、入力端子に接続される制御電極、電源電位に接続される第１の電極、及び出力端子に接続される第２の電極を有する、ノーマリーオフ型のＰ型の第２のＦＥＴと、入力端子に接続される制御電極、第１のＦＥＴの第１の電極に接続される第１の電極、及び出力端子に接続される第２の電極を有する、ノーマリーオン型のＮ型の第３のＦＥＴとを含む。
【００４７】
本回路において、スイッチング回路は、電源供給に対し第１のＦＥＴのオン／オフによりスイッチングを行なう。駆動パルス生成回路は、パルス信号を第１のＦＥＴの制御端子に与え、そのオン及びオフを制御する。この際、制御回路は入力信号に従い第１のＦＥＴを駆動するための駆動信号を生成し、出力回路に出力する。第２及び第３のＦＥＴからなる出力回路は、この駆動信号に応答して第１のＦＥＴを動作させるためのパルスを生成し、出力端子を介して第１のＦＥＴの制御電極に供給する。このパルスは、第１のＦＥＴがオンする電位と、オフする電位との間で遷移する。
【００４８】
第１のＦＥＴの制御電極／第１の電極間は、第３のＦＥＴの第２の電極及び第１の電極にそれぞれ接続されている。そのため、駆動パルス生成回路に対する電源供給がない場合、第３のＦＥＴの制御電極／第１の電極間電圧は０Ｖとなる。ノーマリーオン型である第３のＦＥＴはオン状態となる。その結果、第１のＦＥＴの制御電極／第１の電極間電圧は０Ｖとなる。第１のＦＥＴはノーマリーオフ型であるため、オフ状態を保つことができる。駆動パルス生成回路への電源供給が切断されている場合に、雑音電圧が発生しても、第１のＦＥＴがオン状態になってしまうおそれがない。その結果、第１のＦＥＴの第１及び第２の電極間に電源電圧が常に印加されている状況でも、スイッチング回路の誤作動を防止することができる。
【発明の効果】
【００４９】
以上のように、本発明により、スレッシュホールド電圧が２Ｖ以下のワイドバンドギャップ半導体によるノーマリーオフ型スイッチング素子を用い、誤作動の少ないスイッチングを実現することが可能である。そのため、ＤＣ／ＤＣコンバータ、並びに、太陽電池、エアコン、及びＩＨ（Ｉｎｄｕｃｔｉｖｅ  Ｈｅａｔｉｎｇ）のインバータ等に利用される、大電力用の主電源スイッチング素子として、従来のＳｉパワーＭＯＳＦＥＴをＧａＮなどによるワイドバンドギャップ半導体により作製されるスイッチング素子に置換ることができる。その結果として、本発明は大電力用主電源スイッチング回路のオン抵抗の低減、動作の高速化、及び省消費電力化を実現する。
【発明を実施するための最良の形態】
【００５０】
以下、本発明の実施の形態に係るスイッチング回路について説明する。以下の説明及び図面では、同一の部品には同一の参照符号及び名称を付してある。それらの機能も同一である。したがって、それらについての詳しい説明は繰返さない。
【００５１】
［第１の実施の形態］
−構成−
図４に、本発明の第１の実施の形態に係るスイッチング回路１００の基本的構成を示す。図４を参照して、スイッチング回路１００は、ドレイン電極１４２及びソース電極１４４を有する、ＧａＮ／ＡｌＧａＮの積層構造により形成されたＡｌＧａＮ／ＧａＮ  ＨＥＭＴによるノーマリーオフ型スイッチング素子１３０と、スイッチング素子１３０のゲート電極に接続され、スイッチング素子１３０の駆動用パルスを外部から受ける端子１４６とを含む。この実施の形態では、スイッチング素子１３０のスレッシュホールド電圧は０．３Ｖである。
【００５２】
スイッチング回路１００はさらに、スイッチング素子１３０のゲート電極とソース電極１４４とにそれぞれ接続されたドレイン電極及びソース電極を有するノーマリーオン型ＦＥＴ１３２と、ノーマリーオン型ＦＥＴ１３２のゲート電極に接続された端子１４８とを含む。端子１４８は、ノーマリーオン型ＦＥＴ１３２のゲート電位を安定化させるための信号を外部から受けるためのものである。この実施の形態では、ノーマリーオン型ＦＥＴ１３２のスレッシュホールド電圧は−２Ｖである。
【００５３】
図５に、スイッチング回路１００と、スイッチング回路１００を駆動させるための駆動パルス生成回路１１８とを含む基本回路の回路構成を示す。
【００５４】
図５を参照して、スイッチング素子１３０のドレイン電極１４２は図示しない電源電位Ｖｄｄに接続され、ソース電極１４４は接地される。駆動パルス生成回路１１８は、スイッチング素子１３０のゲート電極に接続され、スイッチング素子１３０を制御して所望のスイッチングを行なわせる制御電圧を与えるパルス駆動端子１１２と、ノーマリーオン型ＦＥＴ１３２のゲート電極に接続されるゲート電位安定化制御端子１１４と、ソース電極に接続されるソース接続端子１１６とを有する。
【００５５】
この基本回路はさらに、駆動パルス生成回路１１８の電源がオフした状態で確実にノーマリーオン型ＦＥＴ１３２をオンさせるための、ノーマリーオン型ＦＥＴ１３２のゲート電極とソース電極との間に接続された抵抗１２０を含む。
【００５６】
スイッチング素子１３０のソース電極１４４及び接地との間には図示しない負荷が接続される。負荷とは、図５に示す回路を含む装置において、その装置本来の機能を実現する制御回路を示す。すなわち、スイッチング回路１００は当該装置自体のオン／オフを制御するスイッチングを行なう。
【００５７】
駆動パルス生成回路１１８は、回路動作用の電源電位Ｖｄｄ２と接地との間に接続される。駆動パルス生成回路１１８とスイッチング素子１３０のソース電極１４４との接地電位は共有してもよい。駆動パルス生成回路１１８は図示しない負電圧生成回路を含み、この負電圧生成回路は、駆動パルス生成回路１１８の駆動時に、ゲート電位安定化制御端子１１４に、ノーマリーオン型ＦＥＴ１３２が充分にオフする程度の電圧を与える。本実施の形態では、この負電圧はソース電位を基準として−３Ｖ程度である。
【００５８】
−動作−
図５に示すスイッチング回路１００は以下のように動作する。
【００５９】
図５を参照して、回路駆動時には、駆動パルス生成回路１１８は、パルス駆動端子１１２及びゲート電位安定化制御端子１１４を介してスイッチング素子１３０のゲート電極及びノーマリーオン型ＦＥＴ１３２のゲート電極に、それぞれ制御電圧を印加する。ノーマリーオン型ＦＥＴ１３２のゲート電極に与えられる制御電圧は、ソース電位に対してノーマリーオン型ＦＥＴ１３２が十分にオフする電圧（−３Ｖ程度）である。この状態では、ノーマリーオン型ＦＥＴ１３２は完全にオフしており、ノーマリーオン型ＦＥＴ１３２はスイッチング素子１３０の動作に影響しない。
【００６０】
スイッチング素子１３０のソース電極１４４が接地されているため、既に述べたようにノーマリーオン型ＦＥＴ１３２のゲート電極に印加される−３Ｖ程度の負電圧を生成する負電圧生成回路が駆動パルス生成回路１１８の中に設けられる。しかし、ノーマリーオン型ＦＥＴ１３２はスイッチング動作をしないため、ゲート電流はほとんど流れず、電圧が一定電圧以下になっていればよいため、要求される電圧設定精度も高くない。したがって、電源電圧を容量とスイッチとで反転して生成する等、簡便な方法で負電圧を生成する負電圧生成回路でもスイッチング回路１００は問題なく動作する。
【００６１】
一方、Ｖｄｄ２により電源が供給されておらず、駆動パルス生成回路１１８が動作していない場合を考える。駆動パルス生成回路１１８のパルス駆動端子１１２での電圧は０Ｖとなるが、出力インピーダンスは高い状態となる。駆動パルス生成回路１１８内の図示しない負電圧生成回路は、駆動回路の電源電圧を容量及びスイッチ等で反転して負電圧を生成している。このため、駆動回路の電源電圧が０Ｖとなれば、やがては負電圧生成回路の生成する負電圧も０Ｖとなる。
【００６２】
このとき、ゲート電位安定化制御端子１１４の出力インピーダンス、及び、ノーマリーオン型ＦＥＴ１３２のゲート電極の入力インピーダンスはともに比較的高くなるため、抵抗１２０によってノーマリーオン型ＦＥＴ１３２のソース／ゲート間の電位差は０Ｖとなる。従って、ノーマリーオン型ＦＥＴ１３２はオン状態となる。スイッチング素子１３０のソース／ゲート間は低いインピーダンスでショートされ、スイッチング素子１３０のソース／ゲート間電圧は０Ｖとなる。スイッチング素子１３０はノーマリーオフ型であるため、スイッチング素子１３０はオフする。
【００６３】
このような状態で、Ｖｄｄからの雑音信号がスイッチング素子１３０のドレイン電極１４２に入り、スイッチング素子１３０のゲート／ドレイン間容量を介してスイッチング素子１３０のゲートに雑音信号が入ったものとする。このとき、ノーマリーオン型ＦＥＴ１３２は、前述の通りオン状態である。スイッチング素子１３０のゲート／ソース間は比較的低いインピーダンスでショートされている。その結果、スイッチング素子１３０のソース／ゲート間電圧は０Ｖとなり、スイッチング素子１３０がオンすることはない。
【００６４】
以上のとおり、本実施の形態に係るスイッチング回路１００によれば、スイッチング素子１３０のスレッシュホールド電圧が比較的低くても、雑音信号によりスイッチング素子１３０がオンすることがない。スイッチング素子１３０を介して電源電位Ｖｄｄと接地との間に大電流が流れたりするおそれがなく、回路の破損、火災の発生等の危険性を小さくすることができる。
【００６５】
なお、スイッチング回路１００は、抵抗１２０がなくても原理的には正常に動作する。しかし、抵抗１２０を設けることにより、ノーマリーオン型ＦＥＴ１３２のゲート／ソース間電圧を０Ｖとすることが保証できるため、安全性を高めることができるという効果がある。
【００６６】
［第２の実施の形態］
−構成−
図６に、本発明の第２の実施の形態に係るスイッチング回路１９０の回路図を示す。
【００６７】
図６を参照して、このスイッチング回路１９０は、図５に示すスイッチング回路１００とほぼ同様の構成を有するが、図５に示す抵抗１２０に代えて、ノーマリーオン型ＦＥＴ１３２のゲート電極に共通に接続されるドレイン電極及びゲート電極と、ノーマリーオン型ＦＥＴ１３２のソース電極に接続されるソース電極とを有するノーマリーオン型ＦＥＴ２００を含む点が、図５に示すスイッチング回路１００と異なる。
【００６８】
−動作−
図６に示すスイッチング回路１９０は以下のように動作する。
【００６９】
よく知られているように、ＦＥＴは、ソース／ドレイン間において非常に高い抵抗と同じような特性を示す。したがって、ノーマリーオン型ＦＥＴ２００は図５に示す抵抗１２０と同様に動作する。
【００７０】
図６を参照して、具体的には、回路駆動時、駆動パルス生成回路１１８は、ゲート電位安定化制御端子１１４を介して、ノーマリーオン型ＦＥＴ１３２及びノーマリーオン型ＦＥＴ２００に、ノーマリーオン型ＦＥＴ１３２が充分にオフし、ノーマリーオン型ＦＥＴ２００が充分にオンする程度の電圧を与える。
【００７１】
Ｖｄｄ２により電源が供給されておらず、駆動パルス生成回路１１８が動作していない場合を考える。ゲート電位安定化制御端子１１４からの印加電圧は０Ｖとなる。このため、ノーマリーオン型ＦＥＴ２００はオン状態となる。ノーマリーオン型ＦＥＴ２００のソース／ドレイン間のインピーダンスは、ゲート電位安定化制御端子１１４／ソース接続端子１１６間よりも低い。このことからノーマリーオン型ＦＥＴ２００は、ノーマリーオン型ＦＥＴ１３２のソース／ゲート電極間をショートし、ノーマリーオン型ＦＥＴ１３２のソース／ゲート電圧を０Ｖとすることができる。ノーマリーオン型ＦＥＴ１３２はオン状態となる。その結果、本実施の形態に係るスイッチング回路１９０によっても、第１の実施の形態と同様の効果を得ることができる。
【００７２】
なお、第１の実施の形態で使用した抵抗１２０は、既に述べたように本来はなくてもよいものであり、安全性を高めるために設けるものである。したがって、ノーマリーオン型ＦＥＴ２００のゲート幅は小さくてもよく、スイッチング素子１３０、ノーマリーオン型ＦＥＴ１３２とともに同一基板上に作製しても素子サイズにほとんど影響を与えない。
【００７３】
さらに、ノーマリーオン型ＦＥＴ２００のゲート長を長くしても良い。このことによりノーマリーオン型ＦＥＴ２００をより高抵抗にし、さらに確実にスイッチング素子１３０をオフ状態にすることができる。
【００７４】
［第３の実施の形態］
図７に、本発明の第３の実施の形態に係るスイッチング回路２３０の回路図を示す。
【００７５】
図７を参照して、本回路は、図５に示すスイッチング回路１００と同様の構成であるが、図５に示す抵抗１２０に代えて、ノーマリーオン型ＦＥＴ１３２のゲート電極に接続されるソース電極と、ノーマリーオン型ＦＥＴ１３２のソース電極に共通に接続されるドレイン電極及びゲート電極とを有するノーマリーオフ型ＦＥＴ２４０を含む点で、図５に示すスイッチング回路１００と異なる。
【００７６】
なお、一般的にＧａＮスイッチング素子のトランジスタでは、素子作製時のエッチング時間を調整することにより、そのスレッシュホールド電圧を自由に変えることができる。ノーマリーオフ型ＦＥＴ２４０は、そのスレッシュホールド電圧Ｖｔｈ３と、ノーマリーオン型ＦＥＴ１３２のスレッシュホールド電圧Ｖｔｈ２とが｜Ｖｔｈ３｜＜｜Ｖｔｈ２｜の関係となるよう調整されているものとする。この実施の形態では、Ｖｔｈ２＝−２Ｖ、Ｖｔｈ３＝１Ｖである。
【００７７】
このスイッチング回路２３０においても、ノーマリーオフ型ＦＥＴ２４０が図５に示す抵抗１２０と同様の機能を果たす。その結果、スイッチング回路２３０も第１の実施の形態に係るスイッチング回路１００、及び第２の実施の形態に係るスイッチング回路１９０と同様に動作し、同様の効果を得ることができる。
【００７８】
図６を参照して、具体的には、回路駆動時には、ゲート電位安定化制御端子１１４を介してノーマリーオン型ＦＥＴ１３２に、ソース接続端子１１６を介してノーマリーオフ型ＦＥＴ２４０に、それぞれ制御電圧が与えられる。以降、２つのＦＥＴのソース／ゲート間電圧を、ノーマリーオン型ＦＥＴ１３２ではＶＧＳ２、ノーマリーオフ型ＦＥＴ２４０ではＶＧＳ３と呼ぶ。ＶＧＳ２はノーマリーオン型ＦＥＴ１３２が十分オフする電圧（−３Ｖ程度）である。また、ＶＧＳ３はノーマリーオフ型ＦＥＴ２４０が十分オンする電圧（１．５Ｖ程度）である。本実施の形態では、｜ＶＧＳ３｜＜｜Ｖｔｈ２｜となるよう調整されているものとする。
【００７９】
Ｖｄｄ２による電源供給が何らかの理由で遮断され、駆動パルス生成回路１１８が動作していない場合を考える。遮断直後、ソース接続端子１１６／ゲート電位安定化制御端子１１４間には、寄生容量等により電圧が保持される。このため、ノーマリーオフ型ＦＥＴ２４０はオン状態を保持する。ところで、ノーマリーオン型ＦＥＴ１３２のソース／ゲート間電圧ＶＧＳ２は、ノーマリーオフ型ＦＥＴ２４０のゲート／ソース間電圧ＶＧＳ３の値の正負を逆にした値となる（ＶＧＳ２＝−ＶＧＳ３）。また、ノーマリーオフ型ＦＥＴ２４０がオン状態のため、そのゲート／ソース間電圧ＶＧＳ３が低下する。前述の２点の理由により、ノーマリーオン型ＦＥＴ１３２のゲート／ソース間電圧ＶＧＳ２はＶｔｈ２を超えることはない。このためノーマリーオン型ＦＥＴ１３２はオン状態となる。その結果、本実施の形態に係るスイッチング回路２３０によっても、第１の実施の形態と同様の効果を得ることができる。
【００８０】
［第４の実施の形態］
−構成−
図８に、本発明の第４の実施の形態に係るスイッチング回路２６０を含む基本回路の回路図を示す。
【００８１】
図８を参照して、この基本回路は、スイッチング素子１３０を含むスイッチング回路２６０と、スイッチング回路２６０を駆動するための、電源電位Ｖｄｄ２と接地との間に接続され、パルス駆動端子１１２及びソース接続端子１１６を有する駆動パルス生成回路２７０とを含む。
【００８２】
スイッチング回路２６０は、図５に示すスイッチング回路１００と同様の構成を有する。ただし、スイッチング回路２６０は、図５に示すノーマリーオン型ＦＥＴ１３２及び抵抗１２０を有していない。本実施の形態に係る回路は、図５に示すノーマリーオン型ＦＥＴ１３２に相当するＦＥＴが、駆動パルス生成回路２７０中のスイッチング素子１３０に対する駆動パルスの出力回路２９０内に設けられている点に特徴がある。
【００８３】
以下、図２及び図５を参照しながら、本実施の形態における駆動パルス生成回路２７０内のＦＥＴの構成について説明する。
【００８４】
図５に示すノーマリーオン型ＦＥＴ１３２のドレイン電極は、スイッチング素子１３０のゲート電極、及び駆動パルス生成回路１１８のパルス駆動端子１１２に接続されている。またソース電極はスイッチング素子１３０のソース電極１４４、及び駆動パルス生成回路１１８のソース接続端子１１６に接続されている。
【００８５】
一方、図２に示すように、駆動パルス生成回路１１８の出力回路５０に含まれるノーマリーオフ型Ｎ型ＭＯＳＦＥＴ５８のドレイン電極は端子５４に接続され、ソース電極はソース電位Ｖｓｓ２に接続される。端子５４は、図５に示すパルス駆動端子１１２に接続される。ソース電位Ｖｓｓ２は、スイッチング素子１３０のソース電極１４４と共通化されている。したがって、回路構成から見ると、ノーマリーオフ型Ｎ型ＭＯＳＦＥＴ５８をノーマリーオン型ＦＥＴで置換ると、図５に示すノーマリーオン型ＦＥＴ１３２と同じ機能が得られることが分かる。
【００８６】
したがって、本実施の形態では、駆動パルス生成回路２７０の出力回路２９０は以下のような構成を有する。図９に、出力回路２９０の回路図を示す。
【００８７】
図９を参照して、出力回路２９０は、図２に示す出力回路５０において、ノーマリーオフ型Ｎ型ＭＯＳＦＥＴ５８に代えてノーマリーオン型Ｎ型ＭＯＳＦＥＴ３０２を含む構成を有する。Ｐ型ＭＯＳＦＥＴ５６のソース電極は電源Ｖｄｄ２に接続される。ノーマリーオン型Ｎ型ＭＯＳＦＥＴ３０２のソース電極はソース電位Ｖｓｓ２に接続される。これらのドレイン電極は共通に出力端子５４に接続される。またゲート電極は共通に入力端子５２に接続される。
【００８８】
−動作−
この第４の実施の形態に係るスイッチング回路２６０及び駆動パルス生成回路２７０は以下のように動作する。
【００８９】
駆動パルス生成回路２７０が動作しているときには、ノーマリーオン型Ｎ型ＭＯＳＦＥＴ３０２は通常の出力回路と同様に動作する。
【００９０】
駆動パルス生成回路２７０への電源供給がない状態を考える。第１の実施の形態におけるノーマリーオン型ＦＥＴ１３２と同様、ノーマリーオン型Ｎ型ＭＯＳＦＥＴ３０２のソース電極、ドレイン電極、及びゲート電極の電位はいずれも等しくなる。ノーマリーオン型Ｎ型ＭＯＳＦＥＴ３０２はオン状態となる。ノーマリーオン型Ｎ型ＭＯＳＦＥＴ３０２がオン状態となることにより、スイッチング素子１３０のソース／ゲート間が比較的低いインピーダンスでショートされることになる。このためノーマリーオフ型ＦＥＴ１３０のゲート／ソース間電圧は０Ｖとなり、スイッチング素子１３０のドレインから雑音信号が加えられてもスイッチング素子１３０がオンすることはない。
【００９１】
［第５の実施の形態］
−構成−
図１０に、本発明の第５の実施の形態に係るスイッチング回路の駆動パルス生成回路で使用される出力回路３２０の構成を示す。この出力回路３２０は、第４の実施の形態に係る駆動パルス生成回路２７０の出力回路２９０に代えて使用することができる。
【００９２】
この出力回路３２０は、図９に示す第４の実施の形態に係る出力回路２９０の構成に加え、ノーマリーオン型Ｎ型ＭＯＳＦＥＴ３０２のゲート電極とソース電極との間に設けられた抵抗３３４をさらに含む。ノーマリーオン型Ｎ型ＭＯＳＦＥＴ３０２と抵抗３３４との関係は、ちょうど第１の実施の形態に係るスイッチング回路１００（図５参照）におけるノーマリーオン型ＦＥＴ１３２と抵抗１２０との関係と等しい。
【００９３】
−動作−
図１０に示す出力回路３２０の動作は、図９に示す出力回路２９０の動作と同様である。ただし、Ｖｄｄ２による電源供給が無い状態において、抵抗３３４によりノーマリーオン型Ｎ型ＭＯＳＦＥＴ３０２のオン状態をより確実にする点が異なる。このときの抵抗３３４の機能は第１の実施の形態における抵抗１２０の機能と同じである。
【００９４】
抵抗３３４により、ノーマリーオン型Ｎ型ＭＯＳＦＥＴ３０２のソース／ゲート電極間が接続される。このため、電源電圧Ｖｄｄ２による電圧印加が無い状態において、ノーマリーオン型Ｎ型ＭＯＳＦＥＴ３０２のソース／ゲート間電圧は０Ｖとなる。ノーマリーオン型Ｎ型ＭＯＳＦＥＴ３０２はオン状態となってスイッチング素子１３０のゲート／ソース間電圧を０Ｖにする。雑音信号がドレイン電極１４２からスイッチング素子１３０に加えられ、ゲート／ドレイン間の容量結合によってスイッチング素子１３０のゲートに加えられても、スイッチング素子１３０がオンすることはない。その結果、スイッチング素子１３０の誤作動を防止できる。
【００９５】
［変形例］
上記した実施の形態において、スイッチング素子１３０のソース電極は接地されている。しかし、スイッチング素子１３０によるスイッチングが可能であれば、ソース電位はこれに限定しない。
【００９６】
第２の実施の形態において、ノーマリーオン型ＦＥＴ２００に代えて、ノーマリーオフ型ＦＥＴを用いても良い。以降、当該ノーマリーオフ型ＦＥＴのスレッシュホールド電圧をＶｔｈ４、ソース／ドレイン間電圧をＶＧＳ４すると、この変形例では、｜Ｖｔｈ４｜＜｜Ｖｔｈ２｜及び｜ＶＧＳ４｜＜｜Ｖｔｈ２｜の関係となるよう調整される。
【００９７】
このスイッチング回路は以下のように動作する。回路駆動時には、前述のようにノーマリーオン型ＦＥＴ１３２はオフ、当該ノーマリーオフ型ＦＥＴはオン状態である。電源供給が切断された場合、第３の実施の形態と同様に、ソース接続端子１１６／ゲート電位安定化制御端子１１４間に電圧が保持されることにより、当該ノーマリーオフ型ＦＥＴはオン状態を保つ。ここでは第３の実施の形態とは異なり、ノーマリーオン型ＦＥＴ１３２及び当該ノーマリーオフ型ＦＥＴの各ソース／ゲート間電圧は同じとなる。｜ＶＧＳ４｜＜｜Ｖｔｈ２｜の関係により、ノーマリーオン型ＦＥＴ１３２のソース／ゲート間電圧はＶｔｈ２より小さい値となり、ノーマリーオン型ＦＥＴ１３２はオン状態となる。このことにより第１の実施の形態と同様の効果が得られる。
【００９８】
第３の実施の形態において、ノーマリーオフ型ＦＥＴ２４０に代えて、ノーマリーオン型ＦＥＴを用いても良い。このスイッチング回路は以下のように動作する。ゲート電位安定化制御端子１１４を介してノーマリーオン型ＦＥＴ１３２に、ソース接続端子１１６を介して当該ノーマリーオン型ＦＥＴに制御電圧が与えられる。本実施の形態では、ノーマリーオン型ＦＥＴ１３２はオフ、当該ノーマリーオン型ＦＥＴはオンとなるよう制御電圧が調整されている。電源供給が切断された場合、第２の実施の形態と同様、当該ノーマリーオン型ＦＥＴはオン状態であり、ノーマリーオン型ＦＥＴ１３２のソース／ゲート間をショートする。このことにより第１の実施の形態と同様の効果が得られる。
【００９９】
第１、第２、及び第３の実施の形態に係るスイッチング回路１００、１９０、及び２３０と、第４及び第５の実施の形態に係る出力回路２９０及び３２０とは、それぞれ、図５及び図８に示す回路１００及び２６０にその用途を限定しない。例えば、高調波抑圧（Ｐｏｗｅｒ  Ｆａｃｔｏｒ  Ｃｏｌｌｅｃｔｉｏｎ。ＰＦＣ。）回路に良く用いられる昇圧型のチョッパー回路がある。
【０１００】
［第１の応用例］
−構成−
図１１に、本発明の第１の実施の形態に係るスイッチング回路１００を含む、高調波抑圧回路（ＰＦＣ）によく用いられる昇圧型のチョッパー回路３４０の回路構成を示す。
【０１０１】
図１１を参照して、このチョッパー回路３４０は、ＡＣ１００Ｖの電源３５０に接続され、電源３５０からの交流電流を整流するためのダイオードブリッジ３５２と、一対の出力端子３６０及び３６２と、ダイオードブリッジ３５２の一方の出力端子と出力端子３６０との間に直列に接続されたチョークコイル（インダクタ）３５６及び整流用ダイオード３５８と、ダイオードブリッジ３５２の２つの出力端子の間に接続された数μＦ程度の比較的小さな容量３５４とを含む。整流用ダイオード３５８はチョークコイル３５６に接続されるアノードと、出力端子３６０に接続されるカソードとを有する。整流用ダイオード３５８は、以下に述べるように高速なオン／オフの繰返しを行なうことから、逆方向リカバリー損失が大きくなる。このため、整流用ダイオード３５８にはショットキーダイオード又はファーストリカバリーダイオードを用いる。容量３５４により、スイッチング周波数での電源のインピーダンスが下げられている。スイッチング周波数としては、６０ｋＨｚ程度が選ばれる。
【０１０２】
チョッパー回路３４０はさらに、整流用ダイオード３５８のアノードと出力端子３６２との間に接続されたスイッチング回路１００と、スイッチング回路１００とスイッチング素子１３０のソース電極１４４とに接続された、スイッチング回路１００の駆動パルスを生成してスイッチング回路１００に与えるための駆動パルス生成回路１１８とを含む。
【０１０３】
スイッチング回路１００は、図５を参照して既に述べたとおり、スイッチング素子１３０、ノーマリーオン型ＦＥＴ１３２、及び抵抗１２０を含む。ノーマリーオフ型ＦＥＴ１３０のソース電極は出力端子３６２を介して接地に接続され、ゲート電極はパルス駆動端子１１２を介して駆動パルス生成回路１１８に接続され、ドレイン電極は整流用ダイオード３５８のアノードに接続される。ノーマリーオン型ＦＥＴ１３２のゲート電極は駆動パルス生成回路１１８のゲート電位安定化制御端子１１４に接続され、ソース電極はスイッチング素子１３０のソース電極１４４に、ドレイン電極はスイッチング素子１３０のゲート電極に、それぞれ接続される。抵抗１２０は、ノーマリーオン型ＦＥＴ１３２のゲート電極と出力端子３６２（すなわち接地）との間に接続される。駆動パルス生成回路１１８のソース接続端子１１６は、出力端子３６２に接続される。
【０１０４】
−動作−
図１０を参照して、通常動作では、駆動パルス生成回路１１８よりノーマリーオン型ＦＥＴ１３２のゲート電極には、ノーマリーオン型ＦＥＴ１３２をオフするために十分な負の電圧が与えられている。このため、ノーマリーオン型ＦＥＴ１３２はオフ状態となっている。この状態において、ノーマリーオフ型ＦＥＴ１３０のゲート電極には駆動電圧が印加され、ノーマリーオフ型ＦＥＴ１３０による電源３５０からの電力のスイッチング動作が行われる。このとき、電源３５０より入力された電圧は、その電圧より高い電圧に昇圧されている。
【０１０５】
通常、電源３５０より先に駆動パルス生成回路１１８の駆動用の電源Ｖｄｄ２がオンするため、常にスイッチング動作が行われた状態で電源３５０がオンされる。
【０１０６】
ところが、駆動パルス生成回路１１８用の電源が正常に動作しない等の原因により、ノーマリーオフ型ＦＥＴ１３０及びノーマリーオン型ＦＥＴ１３２のゲート電極に駆動電圧が全く印加されない場合がある。この状態で主電源３５０が印加された場合を考える。この回路では、ノーマリーオン型ＦＥＴ１３２のゲート／ソース間は抵抗１２０により接続されている。このため、ノーマリーオン型ＦＥＴ１３２のゲート電極電位とソース電極電位とは同じに設定され、ノーマリーオン型ＦＥＴ１３２のゲート／ソース間電圧は０Ｖとなる。ノーマリーオン型ＦＥＴ１３２はオン状態となり、ノーマリーオン型ＦＥＴ１３２のソース／ドレイン間は、低いインピーダンスでショートされる。つまり、ノーマリーオフ型ＦＥＴ１３０のゲート／ソース間が低いインピーダンスで０Ｖに設定される。ノーマリーオフ型ＦＥＴ１３０のゲート／ソース間電圧は０Ｖとなり、オフ状態となる。この状態で、外部から誘導あるいは容量性の結合により、雑音信号が入力されても、ノーマリーオフ型ＦＥＴ１３０はオフ状態を保つことができる。
【０１０７】
なお、ノーマリーオフ型ＦＥＴ１３０のスレッシュホールド電圧は０．３Ｖ程度と比較的低く、ゲート／ソース間電圧が０Ｖのときに、若干のリーク電流が流れる場合がある。しかし、その値は極めて小さなものであり、チョッパー回路３４０および電源３５０に悪影響を与えることはない。
【０１０８】
［第２の応用例］
−構成−
図１２に、本発明の第２の応用例であるチョッパー回路３９０の回路構成を示す。図１２を参照して、チョッパー回路３９０は、図１１に示すチョッパー回路３４０と同様の構成を持つが、図１１に示すスイッチング回路１００及び駆動パルス生成回路１１８に代えて、図８に示すスイッチング回路２６０及び駆動パルス生成回路２７０を含む点で、図１１に示すチョッパー回路３４０と異なる。駆動パルス生成回路２７０は図９に示す出力回路２９０を含む。
【０１０９】
−動作−
第２の応用例に係る出力回路２９０及びチョッパー回路３９０の動作及び効果は、第４の実施の形態及び第１の応用例の動作及び効果と同様である。
【０１１０】
［可能な変形例］
上記した実施の形態において、スイッチング素子１３０とノーマリーオン型ＦＥＴ１３２とを別素子として作製してもよいし、同一基板に作製して一つの素子としても良い。
【０１１１】
非特許文献１に示されるように、スイッチング素子１３０を構成するＡｌＧａＮ／ＧａＮ  ＨＥＭＴのスレッシュホールド電圧は、プロセスにおけるエッチング時間により自由に制御することができる。つまり、ＡｌＧａＮ／ＧａＮ  ＨＥＭＴにおいて、エッチング時間を変えることにより、スレッシュホールド電圧の異なるトランジスタを同一基板上に形成することができる。スイッチング素子については、損失低減のためオン抵抗を小さくすることが不可欠である。そのため、ノーマリーオフ型ＦＥＴ１３０は比較的大きな素子サイズを必要とする。１Ａクラスの素子で、総ゲート幅としては数ｍｍ程度が必要となる。
【０１１２】
一方で、ノーマリーオン型ＦＥＴ１３２は、比較的小さい１００μｍ程度の素子サイズでも良い。このサイズでも、誘導あるいは容量性の結合により発生する雑音電圧を充分抑圧できるからである。
【０１１３】
以上のことから、スイッチング素子１３０とノーマリーオン型ＦＥＴ１３２とを同一基板に作製しても、素子サイズが大きく増加することはない。
【０１１４】
第２又は第３の実施の形態において、スイッチング素子１３０と、ノーマリーオン型ＦＥＴ１３２と、ノーマリーオン型ＦＥＴ２００又はノーマリーオフ型ＦＥＴ２４０とを、同一基板に作製しても良い。
【０１１５】
これらの素子を同一基板に作製することにより、スイッチング回路を小型化することができる。
【０１１６】
また、これらの素子を同一基板に形成することにより、各素子を異なる基板上に作製してスイッチング回路を構成した場合と比べ、ノーマリーオン型ＦＥＴ１３２のドレイン端子とスイッチング素子１３０のゲート端子との距離を非常に短くすることができ、更に雑音耐性が向上する。
【０１１７】
第４及び第５の実施の形態において、図９及び図１０に示すノーマリーオフ型Ｐ型ＭＯＳＦＥＴ５６及びノーマリーオン型Ｎ型ＭＯＳＦＥＴ３０２は、通常のＣ−ＭＯＳ型回路の作製プロセスを利用して作製しても良い。この場合、チャネル部へＮ型ドーパントのドーピングを行なうことにより、ノーマリーオン型Ｎ型ＭＯＳＦＥＴ３０２を作製することが可能である。
【０１１８】
第５の実施の形態において、Ｃ−ＭＯＳプロセスで作製されるＦＥＴのゲート電極への入力インピーダンスは極めて高い。そのため、ノーマリーオン型Ｎ型ＭＯＳＦＥＴ３０２に接続する抵抗３３４は、高抵抗のものを用いることができる。
【０１１９】
以上のように、本発明により、スレッシュホールド電圧が２Ｖ以下のワイドバンドギャップ半導体によるノーマリーオフ型スイッチング素子を用い、誤作動の少ないスイッチングを実現することが可能である。この結果、本発明は大電力用主電源スイッチング回路のオン抵抗の低減、動作の高速化、省消費電力化、及び小型化を実現する。
【０１２０】
今回開示された実施の形態は単に例示であって、本発明が上記した実施の形態のみに制限されるわけではない。本発明の範囲は、発明の詳細な説明の記載を参酌した上で、特許請求の範囲の各請求項によって示され、そこに記載された文言と均等の意味および範囲内でのすべての変更を含む。
【図面の簡単な説明】
【０１２１】
【図１】従来の極性反転回路１０を示す回路図である。
【図２】従来の駆動パルス生成回路２２に含まれる出力回路５０の回路図である。
【図３】従来のフルブリッジインバータ回路７０を示す回路図である。
【図４】本発明の第１の実施の形態に係るスイッチング回路１００の回路図である。
【図５】本発明の第１の実施の形態に係るスイッチング回路１００を含む回路の回路図である。
【図６】本発明の第２の実施の形態に係るスイッチング回路１９０を含む回路の回路図である。
【図７】本発明の第３の実施の形態に係るスイッチング回路２３０を含む回路の回路図である。
【図８】本発明の第４の実施の形態に係るスイッチング回路２６０及び駆動パルス生成回路２７０を含む回路の回路図である。
【図９】図８に示す駆動パルス生成回路２７０に含まれる出力回路２９０の回路図である。
【図１０】本発明の第５の実施の形態に係る出力回路３２０の回路図である。
【図１１】本発明の第１の応用例に係るチョッパー回路３４０の回路図である。
【図１２】本発明の第２の応用例に係るチョッパー回路３９０の回路図である。
【符号の説明】
【０１２２】
１０  極性反転回路
２０、５６、８０、８２、８４、８６、１３０、２４０  ノーマリーオフ型ＦＥＴ
２２、８８、１１８、２７０  駆動パルス生成回路
２４、１２０、３３４  抵抗
２６、３５６  インダクタ
２８、３５８  ダイオード
３０、４２、４４、３５４  容量
３２、９０  負荷
５０、２９０、３２０  出力回路
５２、５４、１１２、１１４、１１６、１４２、１４４、１４６、１４８、３６０、３６２  端子
７０  フルブリッジインバータ回路
１００、１９０、２３０、２６０  スイッチング回路
５８、１３２、３０２、  ノーマリーオン型ＦＥＴ
３４０、３９０  チョッパー回路
３５０  負荷電源
３５２  ダイオードブリッジ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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