(57)【特許請求の範囲】
【請求項１】
半導体材料からなる結晶基板の主表面上に、第１導電型の第１半導体層と、第２導電型の第２半導体層と、第１導電型の第３半導体層とを順次積層した積層構造を形成する工程と、
前記積層構造を選択的にエッチングして前記第１、第２および第３半導体層に側面を形成する工程と、
前記側面にエピタキシャル成長層を形成することにより結晶面を現出させる、結晶面現出処理を施す工程と、
前記結晶面が現出した前記側面を酸化して酸化物層を形成する工程と、
前記酸化物層が除去された後の前記結晶面現出処理により得られた平坦な側面形状が反映され、前記結晶面現出処理により現出された結晶面と平行な結晶面を有する前記積層構造の側面上に絶縁膜を介在してゲート電極を形成する工程と、
を備えた、半導体装置の製造方法。
【請求項２】
前記結晶面現出処理を、前記ゲート電極と対向する前記積層構造の側面に選択的に施す、請求項１記載の半導体装置の製造方法。
【請求項３】
前記結晶面現出処理を前記側面に選択的に施す工程は、
ＳｉＨ2終端処理により前記側面全面に結晶面の現出を抑制する第１処理を施す工程と、前記ＳｉＨ2終端処理後の前記側面から選択的に水素を脱離させることにより、前記第１処理の施された前記側面を選択的に変質させて前記結晶面の現出を選択的に許容する第２処理を施す工程とを含む、請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より特定的には、ゲート部分の界面が原子・分子レベルで平坦化された、縦方向に接合とチャネルとを有する縦型の電界効果型トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】
電子デバイスの高速化・微細化の進展は著しい速度で進んでいる。ユニポーラトランジスタはチャネルが横方向（基板結晶に対して水平方向）となる素子構造が主であったが、ゲート長を短くするために、あるいは素子抵抗を低減するために、チャネルを縦方向とする素子の検討がなされている。図９に、たとえばＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  ４３（９）  １４９５−１４９８（１９９６）に開示された従来の半導体装置を示す。
【０００３】
図９に示すように、ＭＯＳ（Metal Oxide Semiconductor ）トランジスタ１０は、ドレインとなるｎ型層１と、チャネルとなるｐ型層２と、ソースとなるｎ型層３と、ゲート絶縁膜７と、ゲート電極８とを備える。
【０００４】
次に、図１０を用いて、図９に示すＭＯＳトランジスタ１０の製造方法を説明する。図１０（ａ）〜（ｅ）は、図９に示すＭＯＳトランジスタ１０の製造工程の第１工程〜第５工程を示す部分断面図である。
【０００５】
まず図１０（ａ）に示すように、周知の方法で、ｎ型層１上にｐ型層２およびｎ型層３を形成する。次に、図１０（ｂ）に示すように、ｎ型層１，３およびｐ型層２を選択的にエッチングして側面４を形成する。通常、素子表面（ｎ型層３の上面）と側面４とのなす角度は、図１０（ｂ）に示すように直角ではない。
【０００６】
次に、図１０（ｃ）に示すように、側面４を酸化して酸化物層６を形成する。この酸化物層６を、図１０（ｄ）に示すように除去する。それにより、側面４ａが露出する。このように酸化物層６を除去することにより、エッチングの際のダメージ領域が除去される。
【０００７】
次に、図１０（ｅ）に示すように、側面４ａ上に、周知の方法で、ゲート絶縁膜７を形成する。このゲート絶縁膜７上に、ゲート電極８を形成することにより、図９に示すＭＯＳトランジスタ１０を作製することができる。
【０００８】
図９に示すＭＯＳトランジスタ１０の動作については、ゲート電極８にしきい値電圧以上の電圧を印加することにより、ｎ型層１，３間で電流を流すことができる。すなわち、ゲート電極８に印加する電圧により、ｎ型層１，３間で流れる電流を制御することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、ゲート長に対応する、ｐ型層２の厚さが極めて薄い素子では、ゲート絶縁膜７も薄くされ、ゲート電極８、ゲート絶縁膜７、ｐ型層２間の界面が原子・分子レベルで極めて平坦でないと、わずかな凹凸や厚みの不均一により電界集中が生じることが懸念される。
【００１０】
ここで、上述のＭＯＳトランジスタ１０では、側面４はエッチングにより形成されるため、原子・分子レベルでは必ずしも平坦ではない。この側面４を酸化して形成した酸化物層６を除去した後の側面４ａも、側面４の形状を反映したものとなり、原子・分子レベルでは必ずしも平坦とはならない。そのため、ゲート長やゲート絶縁膜厚が小さくなるにつれ（たとえばゲート絶縁膜厚１０ｎｍ程度以下）、上記の電界集中により本来の絶縁膜耐圧より低い電圧で電気的破壊が生じるという問題があった。
【００１１】
本発明は、上記のような課題を解決するためになされたものである。この発明の目的は、エッチング後の側面を原子・分子レベルで平坦とすることにより、半導体装置の信頼性を高めることにある。
【００１２】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、下記の各工程を備える。第１導電型の第１半導体層と、第２導電型の第２半導体層と、第１導電型の第３半導体層とを順次積層した積層構造を形成する。この積層構造を選択的にエッチングして第１、第２および第３半導体層に側面を形成する。この側面に結晶面を現出させる結晶面現出処理を施す。結晶面が現出した側面を酸化して酸化物層を形成する。酸化物層を除去した後の積層構造の側面上に絶縁膜を介在してゲート電極を形成する。
【００１３】
上記のようにエッチング後の積層構造の側面に結晶面現出処理を施すことにより、該側面の少なくとも一部に結晶面を現出させることができる。それにより、側面の少なくとも一部を原子・分子レベルで平坦化することができる。ここで、「原子・分子レベルで平坦」とは、原子数個分（より好ましくは３個分）程度の凹凸しかない状態のことを称する。このように平坦化された側面を酸化して形成された酸化物層を除去した後の側面も原子・分子レベルで平坦となり得る。この側面上に絶縁膜およびゲート電極が形成されるので、ゲート電極直下の絶縁膜と半導体層との界面を原子・分子レベルで平坦化することができるとともにゲート電極直下の絶縁膜の厚みをも均一化することができる。その結果、絶縁膜を極めて薄くした場合においても電界集中の発生を効果的に抑制することができる。
【００１４】
上記結晶面現出処理は、エピタキシャル成長法を含む。結晶面現出処理としてエピタキシャル成長法を挙げることができ、該エピタキシャル成長法を用いることにより、エッチング後の側面に結晶面を現出させることができる。
【００１５】
結晶面現出処理は、エッチング後の側面に選択的に施されてもよい。
このように結晶面現出処理を選択的に施すことにより、側面全面に施す場合と比べ、処理時間を短縮することができる。
【００１６】
結晶面現出処理を側面に選択的に施す工程は、側面全面に結晶面の現出を抑制する第１処理を施す工程と、第１処理の施された側面を選択的に変質させて結晶面の現出を選択的に許容する第２処理を施す工程とを含む。
【００１７】
上記の第１と第２処理を順次側面に施すことにより、側面に選択的に結晶面を現出させることができる。
【００１８】
上記第１処理は、ＳｉＨ2 終端処理を含み、第２処理は、ＳｉＨ2 終端処理後の側面から選択的に水素を脱離させる工程を含む。ここで、「ＳｉＨ2 終端」とは、シリコン原子に水素が２個結合して、ダングリングボンドがない状態とすることを称する。
【００１９】
上記のようにエッチング後の側面にＳｉＨ2 終端処理を施し、その後に選択的に水素を脱離させることにより、水素を脱離した側面のみを選択的に成長させることができる。それにより、側面に選択的に結晶面を現出させることができる。
【００２０】
上記結晶面現出処理は、好ましくは、ゲート電極と対向する積層構造の側面に施される。
【００２１】
このようにゲート電極と対向する積層構造の側面に結晶面現出処理を施すことにより、ゲート絶縁膜と半導体層との界面を原子・分子レベルで平坦化することができるとともに、ゲート絶縁膜の厚みをも均一化することができる。
【００２２】
上述のいずれかの手法により製造された半導体装置は、ゲート電極直下のゲート絶縁膜と半導体層との界面を原子・分子レベルで平坦化することができるとともにゲート絶縁膜の厚みをも均一化することができるので、ゲート絶縁膜の厚みが極めて薄くされた場合においても信頼性が高いものとなる。
【００２５】
【発明の実施の形態】
以下、図１〜図８を用いて、この発明の実施の形態について説明する。
【００２６】
（実施の形態１）
図１は、この発明の実施の形態１における縦型ＭＯＳトランジスタ１０を示す断面図である。図１に示すように、ＭＯＳトランジスタ１０は、ソース／ドレインとなるｎ型層１，３と、チャネル領域が形成されるｐ型層２と、たとえば１０ｎｍ程度以下の厚みのシリコン酸化膜等より構成されるゲート絶縁膜７と、ゲート電極８とを備える。
【００２７】
ｎ型層１，３およびｐ型層２は、たとえば単結晶シリコン等からなる半導体基板の主表面と垂直な方向に積層形成される。半導体基板の主表面は、基板結晶の１つの結晶面と平行である。チャネル領域とゲート絶縁膜７との界面９は、他の結晶面と平行とされる。それにより、界面９を原子・分子レベルで平坦化（具体的には、従来、原子数１００個分程度の凹凸があったものを原子数３個分程度以下に平坦化）することができ、それに伴いチャネル領域上に位置するゲート絶縁膜７の厚みも均一化することができる。その結果、ゲート絶縁膜７がたとえば１０ｎｍ程度以下と薄くされた場合においても、ＭＯＳトランジスタ１０の信頼性を向上させることができる。
【００２８】
次に、図２を用いて、図１に示すＭＯＳトランジスタ１０の製造方法について説明する。
【００２９】
まずｎ型層１上にｐ型層２とｎ型層３を形成する。形成方法としては、たとえば半導体基板の主表面をエピタキシャル成長させつつ不純物をドーピングする手法や、半導体基板の主表面にイオン注入を行なうことにより形成する手法を挙げることができる。なお、両者を併用してもよい。
【００３０】
このようにしてｎ型層１，３とｐ型層２との積層構造を形成した後、該積層構造を選択的にエッチングする。それにより、図２（ａ）に示すように、側面４を形成する。エッチングは、湿式あるいは乾式のいずれもよいが、通常側面４とｎ型層３の上面とのなす角度は必ずしも直角とはならない。
【００３１】
次に、図２（ｂ）に示すように、少なくともｐ型層２の側面をエピタキシャル成長させる。具体的には、たとえば、ＳｉＨ6 ガスを用いて、６００℃，供給量１０-2ｐａ程度の条件下でエピタキシャル成長させる。それにより、エピタキシャル成長層５を形成する。なお、エピタキシャル成長の条件を適当に選ぶことにより、エッチングにより形成された側面４へのエピタキシャル成長表面は、たとえばｎ型層３の上面（半導体基板の主表面と平行な水平面）が（１００）に対し、（１１０）、（０１０）、（１１１）等の結晶面となる。このように側面４に結晶面を現出させることにより、側面を原子・分子レベルで平坦化することができる。なお、エッチング後の側面４に結晶面を現出させることができる処理であれば、上記のエピタキシャル成長法以外の方法を採用することも可能である。
【００３２】
上記のようにエピタキシャル成長層５を形成した後、積層構造の側面を酸化する。それにより、所定の厚みの酸化物層６を積層構造の側面に形成する。この酸化物層６の水平方向の厚みは、側面４の角度および損傷深さ、平坦化しようとする領域の大きさにより決まり、エッチングが垂直に近く損傷が浅ければ０．０５μｍ程度でよく、場合によっては０．５μｍ程度以上となり得る。
【００３３】
次に、図２（ｄ）に示すように、酸化物層６を除去する。それにより、側面４を形成するためのエッチングの際のダメージ領域を除去することができる。また、上述のエピタキシャル成長により得られた平坦な側面形状を反映した側面４ａを形成することができる。よって、この側面４ａは、結晶面と平行であり、かつ原子・分子レベルで平坦化される。
【００３４】
次に、図２（ｅ）に示すように、熱酸化法あるいはＣＶＤ（Chemical Vapor Deposition ）法等を用いて、側面４ａ上にゲート絶縁膜７を形成する。その後、ゲート絶縁膜７上に導電層を堆積し、それを所定形状にパターニングする。それにより、ゲート電極８を形成する。なお、半導体基板にトレンチを形成してｎ型層１，３等を形成した場合には、トレンチに導電層を埋込むことによりゲート電極を形成できる。以上の工程を経て、図１に示すＭＯＳトランジスタ１０が形成される。
【００３５】
（実施の形態２）
次に、図３〜図６を用いて、この発明の実施の形態２とその変形例とについて説明する。上述の実施の形態１では、側面４全体に対しエピタキシャル成長を施しているが、必ずしも全体に施す必要はなく、ゲート電極８と対向する部分のみにエピタキシャル成長を施してもよい。それにより、平坦化する側面の領域を実施の形態１の場合よりも小さくすることができ、平坦化に要する時間を短縮することができる。そればかりでなく、酸化物層６の水平方向の厚みも薄くすることが可能となり、酸化時間や酸化膜除去の時間をも短縮することができる。
【００３６】
図３は、本実施の形態２におけるＭＯＳトランジスタ１０を示す断面図である。図３に示すように、ゲート電極８と対向する側面とその近傍のみが平坦化されている。それにより、上述のような効果が得られる。それ以外の構成に関しては図１と同様である。
【００３７】
次に、図４を用いて、本実施の形態２におけるＭＯＳトランジスタ１０の製造方法について説明する。
【００３８】
実施の形態１と同様の工程を経て図４（ａ）に示すように側面４を形成する。次に、図４（ｂ）に示すように、側面４に対して、シラン（ＳｉｍＨｎ：ｍ，ｎは整数）系ガスを供給して側面４をＳｉＨ2 終端させる。このＳｉＨ2 終端された表面は、さらなるシラン系ガスの吸着を停止する。この状態で、ウェハ温度（基板温度）を上昇させると４００℃付近で水素が表面から脱離し始めるが、その温度はｎ型層１，３の方が高い。したがって、徐々に温度を上げることにより、ｐ型層２の表面では水素が完全に脱離して変質し（ＳｉＨ0 状態）、ｎ型層１，３の表面には水素が残った状態（ＳｉＨ2 あるいはＳｉＨ1 状態）にすることができる。
【００３９】
図４（ｂ）に示す状態でエピタキシャル成長するとＳｉＨ2 終端されたｎ型層１，３では成長が生じず、ｐ型層２のみ選択的にエピタキシャル成長させることができる（図４（ｃ））。それにより、後の工程で形成されるゲート電極８と対向する部分のみに結晶面を現出させることができ、その部分を原子・分子レベルで平坦化することができる。
【００４０】
このように選択的に結晶面を現出させることによりエピタキシャル成長層５の厚みを小さくでき、処理時間を短縮できる。特に、１原子のステップ部を核として成長が生じるように条件を選べば、成長量を極めて小さくすることができ、処理時間を短縮できる。
【００４１】
それ以降は実施の形態１と同様の方法で、酸化物層６と側面４ａ、ゲート絶縁膜７およびゲート電極８を形成する。以上の工程を経て図３に示すＭＯＳトランジスタ１０が形成される。
【００４２】
なお、結晶面の現出を抑制可能な処理であればＳｉＨ2 終端処理以外の処理を採用できる。たとえば、ＦやＣｌ等のＨ以外の元素を用いた処理も考えられる。
【００４３】
次に、図５と図６とを用いて、本実施の形態２の変形例について説明する。図５は本変形例であるＭＯＳトランジスタ１０を示す断面図である。この図に示すＭＯＳトランジスタ１０は、積層構造の側面形状が図３に示すＭＯＳトランジスタ１０と若干異なるのみであり、図３に示す場合とほぼ同様の効果を期待できる。
【００４４】
次に、図６を用いて、図５に示すＭＯＳトランジスタ１０の製造方法について説明する。
【００４５】
図６（ａ）に示すように側面４を形成した後、上述の実施の形態２とは同様の方法で側面４をＳｉＨ2 終端させる。その後、ウェハの温度を上昇させて水素を脱離させ、ｎ型層１，３の表面をＳｉＨ1 の状態とし、ｐ型層２の表面をＳｉＨ0 の状態とする。
【００４６】
次に、実施の形態２と同様の方法でエピタキシャル成長させると、ｎ型層１，３表面がＳｉＨ1 の状態であるため、３次元的に成長し、側面４と平行に成長が進む。これに対し、水素が完全に脱離した状態のｐ型層２の表面では２次元的に成長が進む。よって、エピタキシャル成長の条件を適切に選択することにより、選択的に結晶面を現出させることができる。それ以降は上述の実施の形態２と同様の工程を経て図５に示すＭＯＳトランジスタ１０が形成される。
【００４７】
（実施の形態３）
次に、図７および図８を用いて、この発明の実施の形態３について説明する。本実施の形態３は、実施の形態２の思想をｐチャネルＭＯＳトランジスタ１０に適用したものである。よって、実施の形態２の場合と同様の効果を期待できる。
【００４８】
図７は、本実施の形態３におけるＭＯＳトランジスタ１０を示す断面図である。ＭＯＳトランジスタ１０は、ソース／ドレインとなるｐ型層１１，１３と、チャネル領域が形成されるｎ型層１２とを備える。それ以外の構成に関しては実施の形態２の場合と同様である。
【００４９】
次に、図８を用いて、本実施の形態３におけるＭＯＳトランジスタ１０の製造方法について説明する。実施の形態１と同様の方法でｐ型層１１，１３およびｎ型層１２を形成した後、エッチングにより側面４を形成する。この側面４をＳｉＨ2 終端させた後ウェハの温度を徐々に上げ、ｐ型層１１，１３表面の水素を脱離させてＳｉＨ1 状態とする。一方、ｎ型層１２の表面からは水素を脱離させず、ＳｉＨ2 終端が保たれた状態とする。
【００５０】
この状態でエピタキシャル成長させると、ＳｉＨ2 終端されたｎ型層１２部分には成長が生じず、ｐ型層１１，１３表面では３次元的に成長が生じる。それにより、図８（ｃ）に示すように、側面４と平行な表面を有するエピタキシャル成長層１４が形成される。
【００５１】
この状態でさらにウェハ温度を上昇させると、ｎ型層１２表面も水素が完全に脱離した状態となる。ここで、条件を適切に選んでエピタキシャル成長させることにより、図８（ｄ）に示すように、側面４に結晶面を現出させることができる。
【００５２】
それ以降は、実施の形態２と同様の方法で、酸化物層６、側面４ａ、ゲート絶縁膜７およびゲート電極８を形成する。以上の工程を経て図７に示すＭＯＳトランジスタ１０が形成される。
【００５３】
以上のように本発明の実施の形態について説明を行なったが、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５４】
【発明の効果】
以上説明したように、この発明によれば、ゲート電極と対向する半導体層の表面を原子・分子レベルで平坦化することができる。また、ゲート絶縁膜の厚みをゲート電極下において均一化することもできる。それにより、電界集中の発生を効果的に抑制することができ、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１における縦方向チャネルＭＯＳトランジスタを示す断面図である。
【図２】  （ａ）〜（ｅ）は、図１に示すＭＯＳトランジスタの製造工程の第１工程〜第５工程を示す部分断面図である。
【図３】  この発明の実施の形態２における縦方向チャネルＭＯＳトランジスタを示す断面図である。
【図４】  （ａ）〜（ｆ）は、図３に示すＭＯＳトランジスタの製造工程の第１工程〜第６工程を示す部分断面図である。
【図５】  この発明の実施の形態２の変形例における縦方向チャネルＭＯＳトランジスタを示す断面図である。
【図６】  （ａ）〜（ｆ）は、図５に示すＭＯＳトランジスタの製造工程の第１工程〜第６工程を示す部分断面図である。
【図７】  この発明の実施の形態３における縦方向チャネルＭＯＳトランジスタを示す断面図である。
【図８】  （ａ）〜（ｇ）は、図７に示すＭＯＳトランジスタの製造工程の第１工程〜第７工程を示す部分断面図である。
【図９】  従来の縦方向チャネルＭＯＳトランジスタの一例を示す断面図である。
【図１０】  （ａ）〜（ｅ）は、図９に示すＭＯＳトランジスタの製造工程の第１工程〜第５工程を示す部分断面図である。
【符号の説明】
１，３，１２  ｎ型層、２，１１，１３  ｐ型層、４，４ａ  側面、５，１４エピタキシャル成長層、６  酸化物層、７  ゲート絶縁膜、８  ゲート電極、９  界面、１０  ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004495267.tif 000009
【図９】
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【図１０】
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