(57)【特許請求の範囲】
【請求項１】
画像形成装置における潜像形成のためのレーザ駆動用クロックの制御装置であって、
主走査同期信号と原発クロックとに基づいて該主走査同期信号に同期した第１同期クロックを生成する第１同期クロック生成手段と、
前記レーザ駆動による潜像描画時の機械的なずれを補正するべく前記第１同期クロックを遅延する遅延手段と、
前記遅延手段で遅延された第１同期クロックに基づいて擬似同期信号を生成する擬似同期信号生成手段と、
前記擬似同期信号と前記原発クロックとに基づいて該擬似同期信号に同期した第２同期クロックを生成する第２同期クロック生成手段とを備えることを特徴とするクロック制御装置。
【請求項２】
前記擬似同期信号生成手段は、前記第１同期クロックを計数することによりワンショットパルスを出力すること特徴とする請求項１に記載のクロック制御装置。
【請求項３】
前記第１同期クロック生成手段と前記第２同期クロック生成手段は同一のクロック生成回路によって実現され、
前記第１同期クロックが前記クロック生成回路より出力される間は前記遅延手段に該第１同期クロックを出力し、前記第２同期クロックが出力される間は該第２同期クロックをレーザ駆動に用いるべく出力する切替手段を更に備えることを特徴とする請求項１に記載のクロック制御装置。
【請求項４】
前記切替手段は、前記主走査同期信号を入力してから前記擬似同期信号を入力するまでは前記生成回路の出力を前記遅延手段に提供し、前記擬似同期信号を入力してから次の主走査同期信号を入力するまでは前記生成回路の出力を前記レーザ駆動のための手段に提供することを特徴とする請求項３に記載のクロック制御装置。
【請求項５】
画像形成装置における潜像形成のためのレーザ駆動用クロックの制御方法であって、
主走査同期信号と原発クロックとに基づいて該主走査同期信号に同期した第１同期クロックを生成し、
前記レーザ駆動による潜像描画時の機械的なずれを補正するべく前記第１同期クロックを遅延し、
前記遅延手段で遅延された第１同期クロックに基づいて擬似同期信号を生成し、
前記擬似同期信号と前記原発クロックとに基づいて該擬似同期信号に同期した第２同期クロックを生成することを特徴とするクロック制御方法。
【請求項６】
前記擬似同期信号が、前記第１同期クロックを計数することによって出力されるワンショットパルスであること特徴とする請求項５に記載のクロック制御方法。
【請求項７】
前記第１同期クロックと前記第２同期クロックとが同一のクロック生成回路によって生成され、
前記第１同期クロックが前記クロック生成回路より出力される間は該第１同期クロックを前記擬似同期信号を生成するために遅延するべく出力先を決定し、前記第２同期クロックが前記クロック生成回路より出力される間は該第２同期クロックをレーザ駆動に用いるべく出力先を切り替えることを特徴とする請求項５に記載のクロック制御方法。
【請求項８】
前記第１及び第２同期クロックの出力先の切り替えは、前記主走査同期信号を入力してから前記擬似同期信号を入力するまでは前記生成回路の出力が前記遅延に使用され、前記擬似同期信号を入力してから次の主走査同期信号を入力するまでは前記生成回路の出力が前記レーザ駆動に使用されるように行われることを特徴とする請求項７に記載のクロック制御方法。
【請求項９】
請求項１乃至４のいずれか１項に記載のクロック制御装置と、
前記クロック制御装置より出力される前記第２同期クロックと形成すべき画像データとに基づいて潜像形成のためのレーザ駆動を行い、記録紙上へ可視画像を形成する像形成手段とを備えることを特徴とする画像形成装置。
【請求項１０】
前記像形成手段は、レーザ光源からの光変調されたレーザ光を像担持体上に導光して、画像情報を書き込み可視像化する手段を有し、その像を転写部材上に転写して画像を形成することを特徴とする請求項９に記載の画像形成装置。
【請求項１１】
前記像形成手段は、前記クロック制御装置から出力された前記第２同期クロックを用いてＰＷＭ変調を行うことを特徴とする請求項９に記載の画像形成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、レーザ光源からの光変調されたレーザ光を感光体や、静電記録媒体等の像担持面上に導光して、その面上に例えば静電潜像から成る画像情報を形成するようにした画像形成装置に関する。特に複数のドラムを有し、複数色画像を重ね合わせて出力するカラー画像形成装置に好適な、クロック制御装置及び方法とそれを用いた画像形成装置に関するものである。
【０００２】
【従来の技術】
従来より複数のドラムを有するカラー画像形成装置に於いては、複数のドラム間を記録紙が搬送されるために紙搬送方向と垂直方向である主走査方向の各色の位置ずれが発生してしまい、色ムラの原因になっていた。そこで、このような主走査方向の位置ずれを補正する（以下、位置補正という）ために、各色とも１画素の１／ｎ（ｎは整数）を単位とした主走査方向の位置補正を行なう構成が採用されている。
【０００３】
以下、図７〜図１２を用いて、一般的な位置補正に関する主走査同期制御技術を述べる。
【０００４】
図７に於いて、６０１は主走査同期検出回路、６０２は原発クロック発生回路である。６０３は主走査同期検出回路６０１から出力された主走査同期信号Ｓ６０１と原発クロック発生回路６０２が出力する原発クロックＳ６０２とを入力して主走査同期信号Ｓ６０１に同期した画素クロックＳ６０３を出力する主走査同期クロック生成ユニットである。６０４は主走査同期クロック生成ユニット６０３が出力した画素クロックＳ６０３を、不図示のＣＰＵから指示される位置補正量指定信号Ｓ６０６に従った遅延量（ｎ分の１画素単位の遅延）だけ遅延させる遅延ユニットである。６０５は遅延ユニット６０４から出力される遅延した画素クロックＳ６０４と不図示の画像処理部から入力される画像データＳ６０７と画素密度指示信号Ｓ６０８とから画素密度に応じたＰＷＭ信号を生成するＰＷＭ生成ユニットである。６０６はＰＷＭ生成ユニット６０５から出力されたＰＷＭ信号Ｓ６０５に従ってレーザ６０７を駆動するレーザ駆動ユニットである。
【０００５】
また遅延ユニット６０４は、例えば図８に示す回路構成を有する。本例では、画素の遅延量は４分の１画素単位とする。同図において、６１０〜６１２は画素クロックＳ６０３の４分の１の遅延量を持つ遅延素子、６１３はセレクタであり、画素クロックＳ６０３と、Ｓ６０３を遅延素子６１０で４分の１だけ遅延させたクロックＳ６１０と、更にＳ６１０を遅延素子６１１で４分の１だけ遅延させたクロックＳ６１１と、更にＳ６１１を遅延素子６１２で４分の１だけ遅延させたクロックＳ６１２の、４分の１クロックずつ位相がずれた４つのクロックを入力し、これらクロックの中から不図示のＣＰＵからの位置補正量指定信号Ｓ６０６に従って遅延画素クロックＳ６０４を選択出力するセレクタである。
【０００６】
図９のタイムチャートにおいて、上の５段（Ｓ６０３〜Ｓ６０４の５段）は、遅延素子６１０〜６１２が理想的な遅延素子の場合で、不図示のＣＰＵからの位置補正量指定信号Ｓ６０６によってセレクタのＣが選択された場合を示している。
【０００７】
次にこの遅延ユニット６０４が出力した位置補正量に応じたクロックＳ６０４を入力するＰＷＭ生成ユニット６０５の回路構成例を図１０に示す。
【０００８】
図１０において、６２０は不図示の画像処理部から入力される画像データＳ６０７をＤ／Ａ変換するＤ／Ａ変換器である。６２１は三角波発生器であり、積分器等で構成され、画素クロックＳ６０４によって駆動されて画素クロックＳ６０４と同周期の三角波を発生する。６２４は比較器であり、Ｄ／Ａ変換器６２０から出力された画像データに応じたアナログ信号Ｓ６２０と三角波発生器６２１から出力された三角波Ｓ６２１とを比較する。以上の三角波発生器６２１と比較器６２４により、高密度ＰＷＭ生成部Ｐ１が形成される。
【０００９】
６２２は分周器であり、画素クロックＳ６０４を２分の３分周する。分周器６２２は、例えば図１１に示すような回路構成を有する。図１１を参照して分周器６２２の動作を説明する。入力された画素クロックＳ６０４と、それを遅延素子６１０で４分の１だけ遅延させたクロックＳ６３０とを、論理素子６３０で排他的論理和演算することで画素クロックＳ６０４の２逓倍クロックＳ６３１を生成する。そして、この２逓倍クロックＳ６３１を３分周器６３１で３分周することで、２分の３分周クロックＳ６２２を生成する。
【００１０】
再び図１０において、６２３は三角波発生器であり、積分器等で構成され、２分の３分周器６２２から出力された２分の３分周クロックＳ６２２によって駆動されて２分の３分周クロックＳ６２２と同周期の三角波を発生する。６２５は比較器であり、Ｄ／Ａ変換器６２０から出力された画像データに応じたアナログ信号Ｓ６２０と三角波発生器６２３から出力された三角波Ｓ６２３とを比較する。以上の分周器６２２、三角波発生器６２３と比較器６２５により、低密度ＰＷＭ生成部Ｐ２が形成される。
【００１１】
６２６はセレクタであり、高密度ＰＷＭ生成部Ｐ１内の比較器６２４及び低密度ＰＷＭ生成部Ｐ２内の比較器６２５から出力された周期の異なるＰＷＭ波形Ｓ６２４とＳ６２５とを入力し、不図示の画像処理部からの画素密度指示信号Ｓ６０８に応じていずれか一方を選択し、ＰＷＭ信号Ｓ６０５として出力する。
【００１２】
カラー複写機では今まで説明してきた回路を、イエロー、マゼンタ、シアン、ブラックのそれぞれに１回路ずつ、計４回路搭載する。そして、それぞれの色の主走査方向の相対的なずれ量を不図示のＣＰＵが演算し、各色に応じた位置補正量を各色の遅延ユニット６０４に入力することで、各色の主走査方向のｎ分の１画素単位のずれを補正している。
【００１３】
【発明が解決しようとする課題】
しかしながら、位置補正に用いている遅延素子６１０〜６１２は理想的ではないため、遅延素子から出力される画素クロックの立ち上がりと立ち下がりで遅延量が若干違ってしまう。このため、次段のＰＷＭ生成ユニット６０５に入力されるクロックのデューティが５０％ではなくなってしまう。これが原因で、従来では、記録画素密度によってはＰＷＭ信号が均一にならず、画像品位を著しく低下させていた。これを図９、図１２及び図１３を用いて説明する。なお、以下の説明では、記録画素密度が低密度（２分の３分周）の場合にＰＷＭ信号が不均一となる場合を説明する。
【００１４】
まず図９において、遅延素子６１０〜６１２が理想的な場合は、前述したように、図９の上５段に示すように４分の１画素単位で立ち上がりも立ち下がりも同じ時間遅延される。ここで、図のＴは画素クロックＳ６０３の１周期を示し、１／４Ｔは１画素の４分の１周期を示す。
【００１５】
ところが実際には、立ち上がりは４分の１画素より更にαだけ遅延し、立ち下がりは４分の１画素より更にβ（一般にα＞βとなる）だけ遅延するため、画素クロックＳ６０３は遅延素子６１０によってＳ６１０’のように遅延されることになる。同様に、遅延素子６１１によってＳ６１１’、遅延素子６１２によってＳ６１２’のように遅延される。
【００１６】
従って、仮に不図示のＣＰＵからの位置補正量指定信号Ｓ６０６によってセレクタ６１３のＣが選択された場合、次段のＰＷＭ生成ユニット６０５へは、Ｈｉの区間が２×（α−β）だけ短いクロックＳ６０４’が入力されることになる。これは位置補正量に応じて画素クロックのデューティが変わることを示しており、例えば、４分の３画素遅延に相当するセレクタ６１３のＤを選択した場合は、Ｈｉの区間が３×（α−β）だけ短いクロックになる。
【００１７】
このデューティが若干小さくなったクロックＳ６０４’をＰＷＭ生成ユニット６０５に入力した場合、図１０の高密度ＰＷＭ生成部Ｐ１では図１３の８段目に示すようにほぼ均一な幅のＰＷＭ信号Ｓ６０５が得られる。しかしながら、図１０の低密度ＰＷＭ生成部Ｐ２では、図１２に示すように、デューティが若干小さくなったクロックＳ６０４’を更に遅延素子６１０で遅延させて２逓倍クロックを生成しているために、正確な２逓倍クロックＳ６３１が生成できない。このため、位置補正量によってもずれ方の違うＳ６３１’のようなクロックになってしまっていた。このＳ６３１’を３分周して、画素クロックの２分の３分周クロックを生成するとＳ６２２’のように周期が小・大・小・大…となり、図１３の最下段に示すように出力されるＰＷＭ信号Ｓ６０５も小・大・小・大…となってしまう。このような、低密度ＰＷＭを用いた際のＰＷＭ信号の不均一さは、均一な画像データを再生した場合にピッチムラとなって画像に現れ、画像品位を悪くする原因となっていた。
【００１８】
本発明は、上述した従来の問題に鑑みてなされたものであり、記録画素密度によらず均一なＰＷＭ信号を生成可能とし、高品位な画像形成を可能とすることを目的とする。
【００１９】
【課題を解決するための手段】
上記の目的を達成するための本発明の一態様によるクロック制御装置は例えば以下の構成を備える。即ち、
画像形成装置における潜像形成のためのレーザ駆動用クロックの制御装置であって、
主走査同期信号と原発クロックとに基づいて該主走査同期信号に同期した第１同期クロックを生成する第１同期クロック生成手段と、
前記レーザ駆動による潜像描画時の機械的なずれを補正するべく前記第１同期クロックを遅延する遅延手段と、
前記遅延手段で遅延された第１同期クロックに基づいて擬似同期信号を生成する擬似同期信号生成手段と、
前記擬似同期信号と前記原発クロックとに基づいて該擬似同期信号に同期した第２同期クロックを生成する第２同期クロック生成手段とを備える。
【００２０】
また、本発明の他の態様によれば、以下のクロック制御方法が提供される。すなわち、
画像形成装置における潜像形成のためのレーザ駆動用クロックの制御方法であって、
主走査同期信号と原発クロックとに基づいて該主走査同期信号に同期した第１同期クロックを生成し、
前記レーザ駆動による潜像描画時の機械的なずれを補正するべく前記第１同期クロックを遅延し、
前記遅延手段で遅延された第１同期クロックに基づいて擬似同期信号を生成し、
前記擬似同期信号と前記原発クロックとに基づいて該擬似同期信号に同期した第２同期クロックを生成するクロック制御方法である。
【００２１】
また、本発明によれば、上記クロック制御装置を用いた画像形成装置が提供される。
【００２２】
【発明の実施の形態】
以下、添付の図面を参照して、本発明の好適な実施形態について詳細に説明する。
【００２３】
図６は本実施形態によるカラー画像形成装置の概観図である。本装置は、カラー原稿を読み取り、更にデジタル編集処理等を行うカラーリーダー部３５１及び異なった像担持体を持ち、リーダーから送られる各色のデジタル画像信号に応じてカラー画像を再現するプリンター部３５２に分けられる。
【００２４】
図６において、３０１はレーザ光を感光ドラム上に走査させるポリゴンスキャナであり、３０２は初段のイエロー（Ｙ）の画像形成部であり、同様の構成でマゼンタ（Ｍ），シアン（Ｃ），ブラック（Ｋ）の各色についての画像形成部を３０３，３０４，３０５で示す。ポリゴンスキャナ３０１は、図示しないレーザ制御部によりＹＭＣＫ独立に駆動されるレーザ素子４個からのレーザビームを、各色の感光ドラム上に走査する。これらの走査されたレーザビームをそれぞれ検知する主走査同期検出回路４個で各色の主走査同期信号を生成する。本実施形態のように２枚のポリゴンミラーを同一軸上に配置し、１つのモータで回転させる場合は、例えば、Ｙ，ＭとＣ，Ｋのレーザビームでは主走査の走査方向が互いに逆方向になるため、通常、一方のＹ，Ｍ画像に対して、他方のＣ，Ｋ画像データは主走査方向に対して鏡像になるようにする。
【００２５】
画像形成部３０２において、３１８はレーザ光の露光により潜像形成する感光ドラムであり、３１３はドラム３１８上にトナー現像を行う現像器であり、現像器３１３内の３１４は現像バイアスを印加してトナー現像を行うスリーブであり、３１５は感光ドラム３１８を所望の電位に帯電させる１次帯電器であり、３１７は転写後のドラム３１８の表面を清掃するクリーナであり、３１６はクリーナ３１７で清掃されたドラム３１８の表面を除電し、１次帯電器３１５において良好な帯電を得られるようにする補助帯電器であり、３３０はドラム３１８上の残留電荷を消去する前露光ランプであり、３１９は転写ベルト３０６の背面から放電を行いドラム３１８上のトナー画像を、転写部材に転写する転写帯電器である。
【００２６】
３０９，３１０は転写部材を収納するカセットであり、３０８はカセット３０９，３１０から転写部材を供給する給紙部であり、３１１は給紙部により給紙された転写部材を転写ベルト３０６に吸着させる吸着帯電器であり、３１２は転写ベルト３０６の回転に用いられると同時に吸着帯電器と対になって転写ベルト３０６に転写部材を吸着帯電させる転写ベルトローラである。
【００２７】
３２４は転写部材を転写ベルト３０６から分離し易くするための除電帯電器であり、３２５は転写部材が転写ベルトから分離する際の剥離放電による画像乱れを防止する剥離帯電器であり、３２６，３２７は分離後の転写部材上のトナーの吸着力を補い、画像乱れを防止する定着前帯電器であり、３２２，３２３は転写ベルト３０６を除電し、静電的に初期化するための転写ベルト除電帯電器であり、３２８は転写ベルト３０６の汚れを除去するベルトクリーナである。
【００２８】
３０７は転写ベルト３０６から分離され、定着前帯電器３２６，３２７で再帯電された転写部材上のトナー画像を転写部材上に熱定着させる定着器である。３４０は定着器を通過する搬送路上の転写部材を検知する排紙センサである。３２９は給紙部３０８により転写ベルト上に給紙された転写部材の先端を検知する紙先端センサであり、紙先端センサからの検出信号はプリンタ部からリーダ部に送られ、リーダ部からプリンタ部にビデオ信号を送る際の副走査同期信号を生成するために用いられる。
【００２９】
本実施形態では、上記のようなカラー画像形成装置における、レーザの主走査同期制御回路について説明する。
【００３０】
さて、「従来の技術」の欄で上述した低密度の記録画素密度における２分の３分周クロックの周期誤差は、例えば、２分の１画素遅延に相当するセレクタ６１３のＣを選択した場合であれば、３／２Ｔ−２（α−β）、３／２Ｔ＋２（α−β）、３／２Ｔ−２（α−β）、…となる。このことから、ＰＷＭ生成ユニット６０５に入力する画素クロックを、遅延ユニットを通らない純粋なクロックにすればよいことがわかる。
【００３１】
図１は、本実施形態による主走査同期制御回路の構成を示したブロック図である。同図に於いて、６０１は主走査同期検出回路、６０２は原発クロック発生回路である。６０３は主走査同期クロック生成ユニットであり、後述する論理素子１０１から出力される主走査同期信号Ｓ１０１と原発クロック発生回路６０２が出力する原発クロックＳ６０２とを入力して、主走査同期信号Ｓ１０１に同期した画素クロックＳ１０２を出力する。
【００３２】
１０２はクロック切替ユニットであり、主走査同期検出回路６０１が主走査同期信号Ｓ６０１を出力してから後述する擬似主走査同期信号生成ユニット１０３が擬似主走査同期信号Ｓ１０５を出力するまでの間は主走査同期信号Ｓ６０１に同期した画素クロックＳ１０３を遅延ユニット６０４に出力し、擬似主走査同期信号生成ユニット１０３が擬似主走査同期信号Ｓ１０５を出力してから主走査同期検出回路６０１が次の走査ラインの主走査同期信号Ｓ６０１を出力するまでは擬似主走査同期信号Ｓ１０５に同期した画素クロックＳ１０６をＰＷＭ生成ユニット６０５に出力する。
【００３３】
６０４は遅延ユニットであり、クロック切替ユニット１０２が出力した画素クロックＳ１０３を、不図示のＣＰＵから指示される位置補正量指定信号Ｓ６０６に従った遅延量（ｎ分の１画素単位の遅延）だけ遅延させる。１０３は擬似主走査同期信号生成ユニットであり、遅延ユニット６０４が出力した遅延クロックＳ１０４からワンショットの擬似的な主走査同期信号Ｓ１０５を形成し出力する。
【００３４】
１０１は論理素子であり、主走査同期検出向路６０１が出力する主走査同期信号Ｓ６０１と擬似主走査同期信号生成ユニット１０３が出力する擬似主走査同期信号Ｓ１０５との論理和を出力する。また６０５はＰＷＭ生成ユニットであり、クロック切替ユニット１０２によって選択出力された、擬似主走査同期信号Ｓ１０５に同期した画素クロックＳ１０６を入力し、不図示の画像処理部から入力される画像データＳ６０７と画素密度指示信号Ｓ６０８とから画素密度に応じたＰＷＭ信号を生成する。６０６はＰＷＭ生成手段６０５から出力されたＰＷＭ信号Ｓ６０５に従ってレーザ６０７を駆動するレーザ駆動ユニットである。
【００３５】
ここで、クロック切替ユニット１０２及び擬似主走査同期信号生成ユニット１０３の動作を図２、図３及びそれぞれのタイムチャートを示す図４を用いて説明する。
【００３６】
図２はクロック切替ユニット１０２の構成例を示すブロック図である。同図において、１０５は主走査同期検出回路６０１からの主走査同期信号Ｓ６０１の立ち下がりでＨｉを出力し、後述する擬似主走査同期信号Ｓ１０５の立ち上がりでＬｏｗを出力するフリップフロップである。１０７は主走査同期検出回路６０１からの主走査同期信号Ｓ６０１の立ち上がりでＬｏｗを出力し、後述する擬似主走査同期信号Ｓ１０５の立ち上がりでＨｉを出力するフリップフロップである。
【００３７】
１０６はフリップフロップ１０５の出力がＨｉ区間の間、主走査同期クロック生成手段６０３が出力する画素クロックＳ１０２を遅延手段６０４に出力するＡＮＤ素子、１０８はフリップフロップ１０７の出力がＨｉ区間の間、主走査同期クロック生成ユニット６０３が出力する画素クロックＳ１０２をＰＷＭ生成ユニット６０５に出力するＡＮＤ素子である。従って、主走査同期検出回路６０１からの主走査同期信号Ｓ６０１が入力され、主走査同期信号Ｓ６０１に同期した画素クロックＳ１０２がクロック切替ユニット１０２に入力されている間は、図１の遅延ユニット６０４に画素クロックＳ１０３が出力されることになる。
【００３８】
遅延ユニット６０４は、この画素クロックＳ１０３を不図示のＣＰＵから指示される位置補正量指定信号Ｓ６０６に従った遅延量（ｎ分の１画素単位の遅延）だけ遅延し、画素クロックＳ１０４として擬似主走査同期信号出力ユニット１０３へ出力する。本例では、遅延ユニットは図８で説明した構成を有し、図４の下段のＳ１０３、Ｓ１０４に示されるように、２分の１画素遅延、すなわちセレクタ６１３（図８）のＣ選択とする。
【００３９】
次に、図３を参照して凝似主走査同期信号生成ユニット１０３の構成を図３を参照して説明する。図３において、１０９は４ｂｉｔカウンタであり、クロック切替ユニット１０２から入力されるゲート信号Ｓ１０８のＬｏｗ区間でクリアされ、遅延した画素クロックＳ１０４をカウントする。１１１は遅延素子であり、４ｂｉｔカウンタ１０９のｂｉｔ３出力Ｓ１１０を所定時間遅延させる。１１２はインバータであり、遅延素子１１１が遅延出力した信号Ｓ１１１を反転出力する。１１３はＡＮＤ素子であり、インバータ１１２が出力する信号Ｓ１１２とカウンタ１０９が出力する信号Ｓ１１０を入力し、両者の論理積を演算する。
【００４０】
以上の構成により、擬似主走査同期信号生成ユニット１０３は、遅延した画素クロックＳ１０４を所定数カウントした後、所定時間幅のワンショットパルスである擬似主走査同期信号Ｓ１０５を生成する。
【００４１】
次に、この擬似主走査同期信号Ｓ１０５が図１のＯＲ素子１０１を通って主走査同期クロック生成ユニット６０３に提供されることにより、主走査同期クロック生成ユニット６０３にて擬似主走査同期信号Ｓ１０５に同期した画素クロックＳ１０２が出力される。
【００４２】
このとき、クロック切替ユニット１０２では、ゲート信号Ｓ１０８はＬｏｗ、Ｓ１０９はＨｉであるため、擬似主走査同期信号Ｓ１０５に同期した画素クロックＳ１０２がＰＷＭ生成ユニット６０５にのみ出力されることになる。従って、ＰＷＭ生成ユニット６０５においては、遅延ユニット６０４を通らない純粋な画素クロックによりＰＷＭ波形が生成される。
【００４３】
以上説明した動作のタイムチャートを示したのが図５である。同図上段に示すように、位置補正用の遅延ユニット６０４を用いるのは、擬似主走査同期信号生成ユニット１０３が擬似主走査同期信号Ｓ１０５を出力するまでであり、その後のＰＷＭ形成に用いる画素クロックはデューティ５０％のクロックＳ１０６である。従って低密度ＰＷＭの生成においても、従来技術の欄で説明したような不具合（不均一なＰＷＭの生成）は生じない。
【００４４】
以下、低密度ＰＷＭ生成について説明する。クロックＳ１０６は、ＰＷＭ生成ユニット６０５内（図１０参照）で２分の３分周器６２２に入力される。２分の３分周器６２２では、図１１で説明した通り、遅延ユニット６１０で４分の１画素遅延された信号（ここではＳ６３０”とする）が出力される。
【００４５】
このＳ６３０”と画素クロックＳ１０６の排他的論理和により２逓倍クロックＳ６３１”が生成される。このとき、２逓倍クロックＳ６３１”の１周期は正確に１／２Ｔになるため、２逓倍クロックＳ６３１”を３分周器６３１で３分周することによって、均一な周期の２分の３分周クロックＳ６２２”が生成されることとなる。
【００４６】
以上のように、本実施形態によれば、ＰＷＭ生成ユニット６０５に入力する画索クロックのデューティを５０％にすることで、２分の３分周クロックＳ６２２”の周期が均一になり、これに従って、ＰＷＭ波形Ｓ１０７も均一になる。このため、記録画素密度によらず高品位な画像形成が可能になる。すなわち、ＰＷＭ生成ユニットに入力されるｎ分の１画素単位で位置補正された画素クロックは、遅延素子を通らない純粋なクロックになるため、記録画素密度によらず均一なＰＷＭ信号の生成が可能となり、高品位な画像形成が可能になるのである。
【００４７】
なお、本発明は、複数の機器（例えばホストコンピュータ、インタフェイス機器、リーダ、プリンタなど）から構成されるシステムに適用しても、一つの機器からなる装置（例えば、複写機、ファクシミリ装置など）に適用してもよい。
【００４８】
また、本発明の目的は、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体（または記録媒体）を、システムあるいは装置に供給し、そのシステムあるいは装置のコンピュータ（またはCPUやMPU）が記憶媒体に格納されたプログラムコードを読み出し実行することによっても、達成されることは言うまでもない。この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。また、コンピュータが読み出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているオペレーティングシステム(OS)などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００４９】
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張カードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張カードや機能拡張ユニットに備わるCPUなどが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、記録画素密度によらず均一なＰＷＭ信号を生成することが可能となるので、高品位な画像形成が可能となる。
【図面の簡単な説明】
【図１】本実施形態による画像形成装置のレーザ制御回路の構成を示すブロック図である。
【図２】本実施形態によるレーザ制御回路におけるクロック切替ユニットの構成を示すブロック図である。
【図３】本実施形態によるレーザ制御回路における擬似主走査同期信号生成ユニットの構成を示すブロック図である。
【図４】本実施形態によるレーザ制御回路のクロック切替ユニット及び擬似主走査同期信号生成ユニットの動作を説明するタイミングチャートである。
【図５】本実施形態によるレーザ制御回路の動作を説明するタイミングチャートである。
【図６】本実施形態によるカラー画像形成装置の断面図である。
【図７】画像形成装置の一般的なレーザ制御回路構成を示すブロック図である。
【図８】レーザ制御回路の位置補正のための遅延ユニットの構成を示すブロック図である。
【図９】位置補正用の遅延ユニットの動作タイミングを表すタイミングチャートである。
【図１０】レーザ制御回路におけるＰＷＭ生成ユニットの構成を示すブロック図である。
【図１１】レーザ制御回路における２分の３分周ユニットの構成を示すブロック図である。
【図１２】２分の３分周ユニットの動作を説明するタイミングチャートである。
【図１３】一般的なレーザ制御回路による問題点を説明するタイミングチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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