(57)【特許請求の範囲】
【請求項１】
不揮発プログラムメモリと、演算処理用ＲＡＭメモリと、可変周期で動作する開閉センサを包含した第一の入力センサ群が接続された第一の入力インタフェース回路と、可変周期で断続動作を行う負荷を包含した第一の電気負荷群が接続された第一の出力インタフェース回路と、前記不揮揮プログラムメモリに格納された制御プログラムの内容と前記第一の入力センサ群の動作状態に応動して、前記第一の電気負荷群を制御するマイクロプロセッサとを備えた主制御回路部と、
前記マイクロプロセッサに対して一対のシリアルインタフェース回路によって接続され、前記マイクロプロセッサに対する一部の入出力信号となる第二の入力センサ群と第二の電気負荷群との入出力信号の交信を行なうと共に、質問情報を定期的に前記主制御回路部へ順次送信する質問情報生成手段と、前記質問情報に対する正解情報を格納する正解情報格納メモリと、前記質問情報に基づく前記主制御回路部からの回答情報と前記正解情報格納メモリに格納されている前記正解情報とを比較して前記主回路制御回路部の異常の有無を判定する異常判定手段とを有する監視制御回路部と
を備えた車載電子制御装置であって
前記シリアルインタフェース回路は、前記主制御回路部と前記監視制御回路部との間に接続され、通信許可信号と通信同期信号とに基づいて、多数バイトの下り通信情報と上り通信情報とを同時に送受信する全二重通信を行う全二重ブロック通信回路を構成し、
前記監視制御回路部は、質問情報更新手段を備え、
前記下り通信情報は、前記主制御回路部から前記監視制御回路部への下り通信により送信されて、前記監視制御回路部に於いて必要とされる設定定数若しくは制御出力と、前回の上り通信情報で得られた前記質問情報に対する回答情報と符号点検情報とを包含し、
前記上り通信情報は、前記監視制御回路部から前記主制御回路部への上り通信により送信されて、前記監視制御回路部に対する入力信号情報、又は前記主制御回路部から得られた前記設定定数若しくは前記制御出力の記憶情報と、今回の質問情報と符号点検情報とを包含しており、
前記通信許可信号は、独立した制御信号線によって前記主制御回路部から前記監視制御回路部に対して定期的に送信され、前記監視制御回路部に対して前記全二重通信の開始を許可する信号であり、
前記通信同期信号は、独立した制御信号線によって、前記監視制御回路部から前記主制御回路部、又は前記主制御回路部から前記監視制御回路部に対して送信されて、少なくとも通信情報のビット数に応じた数のパルスを発生し、
前記質問情報更新手段は、前記上り通信情報に包含される質問情報が複数の通信回数に於いて同一の質問情報となるように反復送信し、所定期間以上の送信を行なってから新たな質問情報に更新し、
前記主制御回路部は、前記質問情報が更新変更されてから前記所定期間未満の時期までに当該質問情報に対する回答情報を生成することを特徴とする監視制御回路を有する車載電子制御装置。
【請求項２】
前記主制御回路部は、エンジンのクランク角センサの動作に応動した割込み制御が行なわれる燃料噴射制御機能、又は点火コイル制御機能を包含していると共に、前記シリアルインタフェース回路と前記演算処理用ＲＡＭメモリとの間に接続されたダイレクトメモリアクセスコントローラを備え、
前記通信許可信号は、略一定の周期で定期的に通信許可を与える信号であり、前記割込み制御が発生したときには現状の論理レベルを維持し、当該割込み制御が解除されたことによって動作状態を回復し、
前記通信同期信号は、前記割込み制御が発生したときにはパルス列の発生状態を持続するか、又は停止状態を持続し、
前記ダイレクトメモリアクセスコントローラは、前記シリアルインタフェース回路を構成する直並列変換回路の並列入出力バスと前記マイクロプロセッサのデータバスとの間に接続されて、前記マイクロプロセッサを経由しないで前記演算処理用ＲＡＭメモリとの間のデータの授受を行なうものであることを特徴とする請求項１に記載の監視制御回路を有する車載電子制御装置。
【請求項３】
前記上り通信情報のビット数は、前記下り通信情報のビット数よりも多く、
前記主制御回路部と前記監視制御回路部とは、中断情報処理手段を備えており、
前記中断情報処理手段は、前記通信許可信号が前記下り通信の完了前に中断されると、中断された下り通信情報と上り通信情報とを無効とし、前記通信許可信号が前記下り通信の完了後で上り通信の完了前に中断されると、下り通信情報を有効とするが中断された上り通信情報を無効とする手段であることを特徴とする請求項１に記載の監視制御回路を有する車載電子制御装置。
【請求項４】
前記通信許可信号は、通信許可時点で論理レベルが変化する交番信号であり、当該交番信号の論理レベルが変化する都度、新たな通信ブロックの送信開始が許可されるものであると共に、一定論理レベルが維持されているときには所定ビット数の通信が完了すると今回の通信は完了し、所定ビット数の通信が完了する前に論理レベルが反転すると通信データの中断処理が行なわれることを特徴とする請求項１乃至３のいずれか１項に記載の監視制御回路を有する車載電子制御装置。
【請求項５】
前記通信許可信号は、通信が許可されている期間で論理レベルが「Ｈ」又は「Ｌ」のうちの一方の論理レベルとなり、通信が不許可の期間では他方の論理レベルとなる論理信号であり、前記論理信号の論理レベルが前記一方の論理レベルに変化する都度、新たな通信ブロックの通信開始が許可されるものであると共に、一定論理レベルが維持されているときには所定ビット数の通信が完了すると今回の通信は完了し、所定ビット数の通信が完了する前に論理レベルが他方の論理レベルに反転すると通信データの中断処理が行なわれることを特徴とする請求項１乃至３のいずれか１項に記載の監視制御回路を有する車載電子制御装置。
【請求項６】
前記通信同期信号は、前記監視制御回路部が前記通信許可信号を受信してから所定の待機時間を於いて発生開始するか、又は前記主制御回路部が前記通信許可信号を発生してから所定の待機時間を於いて発生開始して、シリアル通信信号が歩進移動するパルス列信号であり、
更に前記通信同期信号は、送受信ビット数に対応した所定量のパルス数を発生してからパルス発生を停止するか、又は所定量のパルスを発生完了してもなおパルス発生を持続して、次回の通信許可信号の発生に伴ってパルス発生を一旦停止して前記待機時間を置いて再びパルス発生を開始するものであって、所定量のパルス発生が完了するまでに次回の通信許可信号が早期に発生した場合には残りのパルスの発生を省略し、前記待機時間を置いて再びパルス発生を開始することを特徴とする請求項１乃至３のいずれか１項に記載の監視制御回路を有する車載電子制御装置。
【請求項７】
前記監視制御回路部は、アナログセンサを含む第二の入力センサ群に対する第二の入力
インタフェース回路と多チャンネルＡＤ変換器とを備え、前記アナログ信号のデジタル変
換値を前記シリアルインタフェース回路を介して前記主制御回路部へ送信するように構成
されると共に、前記通信許可信号を受信したことによって前記多チャンネルＡＤ変換器に
対するＡＤ変換開始指令を発生し、
前記監視制御回路部又は前記主制御回路部は、前記多チャンネルＡＤ変換器からＡ
Ｄ変換完了信号を受信したこと又は全チャンネルのＡＤ変換所要時間を経過したこと又は
ＡＤ変換された入力信号を送信開始するまでにはＡＤ変換が完了している頃合の遅延時間
が経過していることを条件として、前記通信同期信号の発生を開始するものであることを
特徴とする請求項６に記載の監視制御回路を有する車載電子制御装置。
【請求項８】
前記上り通信情報は、第一のフラグ情報を包含し、
前記下り通信情報は、第二のフラグ情報を包含し、
前記第一のフラグ情報は、前記監視制御回路部に於いて前記質問情報の内容が更新変更された時点に於いて変化して、質問情報の変化を告知する１ビット又は複数ビットの識別信号となるものであって、
前記第二のフラグ情報は、前記質問情報の内容が更新変更されたことに伴って、前記主制御回路部が前記回答情報の内容を更新させた時点に於いて変化して、回答情報の更新を報知する１ビット又は複数ビットの識別信号となるものであることを特徴とする請求項１乃至３のいずれか１項に記載の監視制御回路を有する車載電子制御装置。
【請求項９】
前記監視制御回路部は、応答遅延判定手段を備えており、
前記応答遅延判定手段は、前記監視制御回路部が前記第一のフラグ情報の内容を変化させてから、前記第二のフラグ情報の受信データが変化するまでの時間が所定時間を超過していたときに前記主制御回路部の異常であると判定する手段であることを特徴とする請求項８に記載の監視制御回路を有する車載電子制御装置。
【請求項１０】
前記監視制御回路部は、符号誤り検出手段とリセット処理手段とを備え、
前記符号誤り検出手段は、前記下り通信情報の受信データに対するサムチェック、又はＣＲＣチェックで代表される符合点検手段を用いてビット情報の混入又は欠落の有無を検出し、
前記リセット処理手段は、前記異常判定手段が応答異常を判定したこと、又は前記応答遅延判定手段が応答遅延を判定したこと、又は前記符号誤り検出手段が下り通信情報の符号誤りを検出したこと、のうちの少なくともいずれかの監視集計結果に応動して前記主制御回路部を初期化、及び再起動することを特徴とする請求項９に記載の監視制御回路を有する車載電子制御装置。
【請求項１１】
前記監視制御回路部は、補助マイクロプロセッサと、前記補助マイクロプロセッサと協働する補助不揮発プログラムメモリと補助ＲＡＭメモリとを包含し、
前記補助不揮発プログラムメモリは、前記異常判定手段と、応答遅延判定手段と、前記下り通信情報に対する符号誤り判定手段と、リセット処理手段となる制御プログラムを包含すると共に、前記質問情報に対する正解情報が格納され、前記補助ＲＡＭメモリには前記監視集計結果が書込みされていることを特徴とする請求項１０に記載の監視制御回路を有する車載電子制御装置。
【請求項１２】
前記下り通信情報は、第一のタグ情報を包含し、
前記上り通信情報は、第二のタグ情報を包含し、
前記主制御回路部に設けられた前記不揮発プログラムメモリは、タグ異常判定手段となる制御プログラムを備え、
前記第一のタグ情報は、前記主制御回路部によって決定され、前記通信許可信号が発生する都度、内容が変化する数値データであり、
前記第二のタグ情報は、前記第一のタグ情報を受信した前記監視制御回路部が、次回の送信に於いて当該第一のタグ情報と同じ数値データを第二のタグ情報として返信するものであり、
前記タグ異常判定手段は、前記監視制御回路部から今回受信した第二のタグ情報と、前記主制御回路部が送信した前回の第一のタグ情報とが一致しているかどうかを前記主制御回路部が判定し、前記タグ情報が不一致であるか、又は所定時間以内に一致した第二のタグ情報が得られないときには前記監視制御回路部が異常であると判定する逆監視手段であることを特徴とする請求項１０又は請求項１１に記載の監視制御回路を有する車載電子制御装置。
【請求項１３】
前記主制御回路部に設けられた前記不揮発プログラムメモリは、更に、誤答送信手段と集計情報監視手段となる制御プログラムを備え、
前記上り通信情報は、前記監視制御回路部に於ける異常監視の集計情報を包含し、
前記誤答送信手段は、前記質問情報に対して意図的に不正解情報を回答情報として送信する手段であって、前記意図的に不正解情報を送信するタイミングは前記異常監視の集計値に余裕があって、１回の前記不正解情報の送信によっては前記監視制御回路部のリセット処理手段がリセット出力を発生しない時点に於いて実行され、
前記集計情報監視手段は、前記集計情報を監視することによって前記監視制御回路部が正常に動作していることを前記主制御回路部によって逆監視する手段であることを特徴とする請求項１２に記載の監視制御回路を有する車載電子制御装置。
【請求項１４】
前記主制御回路部に設けられた前記不揮発プログラムメモリは、更に、符号誤り検出手段又は記憶情報異常検出手段とリセット処理手段となる制御プログラムを包含し、
前記符号誤り検出手段は、前記上り通信情報の受信データに対するサムチェック、又はＣＲＣチェックで代表される符合点検手段を用いてビット情報の混入又は欠落の有無を検出し、
前記記憶情報異常検出手段は、前記下り通信情報の一部として前記監視制御回路部が受信記憶した設定及び出力情報の記憶状態を、前記上り通信情報の一部として返信受信した前記主制御回路部に於いて比較判定して異常の有無を検出し、
前記リセット処理手段は、前記符号誤り検出手段が前記上り通信情報の符号誤りを検出したこと、又は前記記憶情報異常検出手段が記憶情報の異常を検出したこと、又は前記タグ異常判定手段がタグ情報の不一致又は遅延判定を行なったこと、又は前記集計情報監視手段による前記異常監視の集計情報が異常であったこと、のうちの少なくともいずれかの逆監視集計結果に応動して、前記監視制御回路部を初期化及び再起動することを特徴とする請求項１３に記載の監視制御回路を有する車載電子制御装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、マイクロプロセッサを内蔵した車載電子制御装置、特に制御の安全性を向上するために当該マイクロプロセッサに対してシリアル接続された監視制御回路を有するエンジン制御装置などの車載電子制御装置の改良に関するものである。
【背景技術】
【０００２】
マイクロプロセッサを搭載した車載電子制御装置に於いて、当該マイクロプロセッサが正常に動作しているかどうかを常時監視するために監視制御回路部を設けて、当該監視制御回路部が主制御回路部となるマイクロプロセッサに対して質問情報を送信し、マイクロプロセッサがこの質問情報に対する回答情報を監視制御回路部へ返信し、監視制御回路部は返信された回答情報と予め提供されている正解情報とを比較して正常な回答が得られたかどうかを確認する、いわゆるＱ＆Ａ方式の異常判定手段を用いることは公知である。
【０００３】
例えば、複数のデータ処理装置が正常に動作しているか否かを相互に監視するための方法であって、複数の質問用コードを予め用意しておき、第１のデータ処理装置から第２のデータ処理装置に前記複数の質問用コードのうちのいずれか１つを送り、前記第２のデータ処理装置に於いて受け取った受信質問用コードに対応して予め定められている所定の演算を実行し、得られた実演算結果を前記第１のデータ処理装置に送り返し、前記第１のデータ処理装置に於いて所定の回答期間内に該実演算結果を受け取ることができたか否かの結果及び該実演算結果の内容と前記受信質問用コードに対応して予め用意されている正解演算結果との比較結果に従って前記第１及び第２のデータ処理装置の動作の監視を行うことを特徴とする複数データ処理装置間相互監視方法は、従来既に提案されている（例えば、特許文献１参照）。
【０００４】
特許文献１に示された従来の方法に於いて、前記質問用コードは質問番号であり、第２のデータ処理装置で実行されるべき演算は、質問番号をＮとすると、[Ｎ＋２５＋２７＋２９＋（Ｎ＊２１０）＋２１４＋２１５]と定められている。このように演算データとしてＮが含まれており、質問番号に対応した正解情報は、予め第１のデータ処理装置に於いて既知情報として格納されている。特許文献1に示された従来の装置は、前記実演算結果が前記所定の回答期間内に得られたか否か及び前記実演算結果が正解であったか否かに応じてエラーカウンタの値を増減させ、該エラーカウンタの値が所定の値を越えたときに所定の命令を出力するように構成されている。
【０００５】
又、別の従来の装置として、マイクロプロセッサを内蔵する電子制御装置に於いて、制御プログラムの一部を定期的に代替実行して運転中に動作点検を行うものであって、不揮発プログラムメモリの内容と入力センサ群の動作状態に応動して電気負荷群を制御するマイクロプロセッサに対して、監視制御回路部は照会パケットによって多数の質問事項を順次送信し、マイクロプロセッサからの応答内容と正解情報とを比較して異常判定を行い、マイクロプロセッサは照会パケットの受信間隔を診断して監視制御回路部の監視動作を逆監視するようにしたものが開示されている（例えば、特許文献２参照）。
【０００６】
特許文献２に示された従来の装置に於いて述べられたＱ＆Ａによる異常判定手段の概要は、図１４に示すとおりである。図１４に於いて、電子制御装置１はマイクロプロセッサ２aを包含した主制御回路部２と、この主制御回路部２に対してシリアル接続された監視制御回路部３によって構成されている。主制御回路部２は、入力信号Ａ、Ｂ、Ｃを含むその他の多数の入力信号の動作状態に応動して、出力信号Ｙを含むその他の多数の出力信号を発生して電気負荷を駆動制御するように構成されていて、その制御仕様はマイクロプロセッサ２aと協働するプログラムメモリ２bの内容によって決定されるように構成されている。
【０００７】
監視対象プログラム２cは、一例として入力信号Ａ、Ｂ、Ｃとプログラムメモリ２bに予め格納されている制御定数Ｋを基にして、[出力信号Ｙ＝Ｋ×（Ａ−Ｂ）＋Ｃ]を算出するように構成されている。プログラムメモリ２bには模擬演算用データ２ｆが格納されていて、当該模擬演算用データ２ｆのデータテーブル１、２、・・ｎを代表するテーブルｎは、制御定数Ｋと入力信号Ａ、Ｂ、Ｃに対応した模擬定数Ａn、Ｂn、Ｃnによって構成されているが、どのテーブル番号のものを模擬演算用として使用するのかは監視制御回路部３からの質問情報によってランダムに更新指定されるように構成されている。
【０００８】
入力情報選択切換え手段２dは、監視対象プログラム２cに対して入力信号Ａ、Ｂ、Ｃに代わってデータテーブルｎを定期的に指定し、その演算結果である[Ｙn＝Ｋ×（Ａn−Ｂn）＋Ｃn]は、出力先の選択切換え手段２eを介して回答情報として監視制御回路部３へ定期的に送信されるように構成されている。監視制御回路部３には質問情報（模擬演算用のデータテーブル番号）に対応した正解情報が正解情報格納メモリに予め格納されており、異常判定手段３aは主制御回路部２から得られた回答情報と当該正解情報とを比較して異常の有無を判定するように構成されている。尚、データテーブルを用いた模擬演算を行なうときの制御プログラムは、監視対象プログラム２cがそのまま使用されるか、又は当該監視対象プログラム２cをプログラムメモリ２bの異なるアドレス領域に書込んだコピープログラム２gを用いることもある。
【０００９】
【特許文献１】特開２００１−３５０７３５号公報
【特許文献２】特開２００５−３１８６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献１に示された従来の相互監視方法は、第１、第２の処理装置間のデータ通信のあり方を論及したものではない。又、模擬演算される演算算式は入出力制御に関連したものではないので、入出力制御のタイミングと通信のタイミングに関する配慮が示されていない。又、特許文献２に示された従来の電子制御装置に於ける監視制御回路部との通信は、数バイト単位で送受信される調歩同期方式が採用されていて、入出力監視情報とＱ＆Ａ情報とは適時に分割して送受信されるように構成されており、従って、入出力監視情報の送受信の周期とＱ＆Ａ情報の送受信の周期は自由に変更することができるが、送受信データとしてはデータの格納先を指定するためのアドレス情報と送受信データの内容を識別するためのコマンド情報が必要となって、送受信データ量が増大し、高速通信には適さないという問題点がある。
【００１１】
この発明の目的は、定期的に高頻度動作を行う入出力信号を扱う主制御回路部に対してシリアル接続された監視制御回路部を備え、当該監視制御回路部が単にＱ＆Ａ方式による異常診断を行うだけでなく、定期的な高頻度動作を行わない一部の入出力信号の交信を行なうものに於いて、当該入出力監視情報を比較的高頻度に定期交信することができるようにして、入出力の変化があれば速やかにこれを伝達することができるようにすると共に、過度な頻度でＱ＆Ａ情報を送受信することに伴う主制御回路部の演算制御負担を軽減することができる車載電子制御装置を提供することである。
【課題を解決するための手段】
【００１２】
この発明による監視制御回路を有する車載電子制御装置は、
不揮発プログラムメモリと、演算処理用ＲＡＭメモリと、可変周期で動作する開閉センサを包含した第一の入力センサ群が接続された第一の入力インタフェース回路と、可変周期で断続動作を行う負荷を包含した第一の電気負荷群が接続された第一の出力インタフェース回路と、前記不揮揮プログラムメモリに格納された制御プログラムの内容と前記第一の入力センサ群の動作状態に応動して、前記第一の電気負荷群を制御するマイクロプロセッサとを備えた主制御回路部と、
前記マイクロプロセッサに対して一対のシリアルインタフェース回路によって接続され、前記マイクロプロセッサに対する一部の入出力信号となる第二の入力センサ群と第二の電気負荷群との入出力信号の交信を行なうと共に、質問情報を定期的に前記主制御回路部へ順次送信する質問情報生成手段と、前記質問情報に対する正解情報を格納する正解情報格納メモリと、前記質問情報に基づく前記主制御回路部からの回答情報と前記正解情報格納メモリに格納されている前記正解情報とを比較して前記主回路制御回路部の異常の有無を判定する異常判定手段とを有する監視制御回路部と
を備えた車載電子制御装置であって
前記シリアルインタフェース回路は、前記主制御回路部と前記監視制御回路部との間に接続され、通信許可信号と通信同期信号とに基づいて、多数バイトの下り通信情報と上り通信情報とを同時に送受信する全二重通信を行う全二重ブロック通信回路を構成し、
前記監視制御回路部は、質問情報更新手段を備え、
前記下り通信情報は、前記主制御回路部から前記監視制御回路部への下り通信により送信されて、前記監視制御回路部に於いて必要とされる設定定数若しくは制御出力と、前回の上り通信情報で得られた前記質問情報に対する回答情報と符号点検情報とを包含し、
前記上り通信情報は、前記監視制御回路部から前記主制御回路部への上り通信により送信されて、前記監視制御回路部に対する入力信号情報、又は前記主制御回路部から得られた前記設定定数若しくは前記制御出力の記憶情報と、今回の質問情報と符号点検情報とを包含しており、
前記通信許可信号は、独立した制御信号線によって前記主制御回路部から前記監視制御回路部に対して定期的に送信され、前記監視制御回路部に対して前記全二重通信の開始を許可する信号であり、
前記通信同期信号は、独立した制御信号線によって、前記監視制御回路部から前記主制御回路部、又は前記主制御回路部から前記監視制御回路部に対して送信されて、少なくとも通信情報のビット数に応じた数のパルスを発生し、
前記質問情報更新手段は、前記上り通信情報に包含される質問情報が複数の通信回数に於いて同一の質問情報となるように反復送信し、所定期間以上の送信を行なってから新たな質問情報に更新し、
前記主制御回路部は、前記質問情報が更新変更されてから前記所定期間未満の時期までに当該質問情報に対する回答情報を生成する
ようにしたことを特徴とするものである。
【発明の効果】
【００１３】
この発明による監視制御回路を有する車載電子制御装置によれば、全二重ブロック通信回路によって相互に接続された主制御回路部と監視制御回路部を備え、主制御回路部は可変周期の入出力制御動作を行いながら、監視制御回路部との間では一部の入出力信号の定期交信と質問情報と回答情報である異常監視信号の定期交信を行なうように構成されているので、質問情報更新手段によって異常監視信号の実質周期を延長することができる。従がって、マイクロプロセッサは、比較的高頻度に一部の入出力信号の交信と一定の低頻度の異常監視を行なうことができると共に、過剰頻度の異常監視制御によるマイクロプロセッサの制御負担を軽減することができる効果がある。
【発明を実施するための最良の形態】
【００１４】
実施の形態１．
（１）実施の形態１による車載電子制御装置の構成
先ず、この発明の実施の形態１に係る車載電子制御装置の構成について詳細に説明する。図１は、この発明の実施の形態１に係る監視制御回路を有する車載電子制御装置の全体構成図である。図１に於いて、車載電子制御装置10Aは、マイクロプロセッサ20を主体として構成された主制御回路部20Aと、論理回路部30aを主体として構成された監視制御回路部30Aを備えており、車載バッテリである外部電源13から給電されて動作するように構成されている。
【００１５】
電子制御装置10Aの外部に接続されている第一の入力センサ群11aは、例えばエンジン回転センサやクランク角センサなどのエンジン回転と同期してＯＮ／ＯＦＦ動作する高速開閉信号や、アクセルペダルの踏込み度合を検出するアクセルポジションセンサ、吸気スロットルの弁開度を検出するスロットルポジションセンサ、エンジンに対する吸気量を検出するエアフローセンサ、排気ガスの酸素濃度を検出する排気ガスセンサなどのエンジンの駆動制御を行なうためのアナログセンサによって構成されている。
【００１６】
電子制御装置10Aによって駆動される第一の電気負荷群12aは、例えば燃料噴射用電磁弁、点火コイル（ガソリンエンジンの場合）、吸気弁開度制御用モータなど、エンジン回転と連動して動作したり、エンジンの駆動に直接関連する電気負荷によって構成されている。第二の入力センサ群11bは、例えば変速機用シフトレバーの選択スイッチ、アクセルペダルスイッチ、ブレーキペダルスイッチなどの操作スイッチ、或いはエンジンの冷却水温センサ、油圧センサ、気圧センサなどのアナログセンサによって構成されている。
【００１７】
第二の電気負荷群12bは、負荷給電用の電源リレー、エアコン駆動用の電磁クラッチ、変速段選択用電磁弁、警報・表示機器などのエンジンの駆動とは直接的に関係しない補機類の電気負荷によって構成されている。外部ツール19は、製品出荷時又は保守点検時に前記電子制御装置10Aに対して図示しない脱着コネクタを介して接続され、シリアルインタフェース回路29を介してマイクロプロセッサ20と交信することによって後述のプログラムメモリ25Aに制御プログラムや制御定数を転送書込みするためのものである。
【００１８】
次に、電子制御装置10Aの内部の構成として、主制御回路部20Aは、32ビットのマイクロプロセッサ20を主体として構成され、このマイクロプロセッサ20は、例えば不揮発フラッシュメモリであるプログラムメモリ25Aと演算処理用のＲＡＭメモリ24と協働するように構成されている。更に、主制御回路部20Aは、第一の入力センサ群11aの中のアナログセンサに対する多チャンネルＡＤ変換器26と、シリアル通信用のダイレクト・メモリアクセス・コントローラ（以下、ＤＭＡと称する）27bとを備えている。
【００１９】
第一の入力インタフェース回路21は、第一の入力センサ群11aとマイクロプロセッサ20の入力ポート間に接続され、信号電圧レベルの変換や信号ノイズを抑制するためのローパスフィルタによって構成されている。第一の出力インタフェース回路22は、第一の電気負荷群12aとマイクロプロセッサ20の出力ポート間に接続され、各種電気負荷を駆動するためのパワートランジスタによって構成されている。尚、プログラムメモリ25Aには、入出力制御プログラムに加えて、図４及び図７により後述する通信制御プログラムが格納されている。
【００２０】
監視制御回路部30Aは、例えばゲートアレーによって構成された論理回路部30aを主体として構成されており、この論理回路部30aは、演算処理用のＲＡＭメモリ34、不揮発ＥＥＰＲＯＭメモリ等によるデータメモリ35A、第二の入力センサ群11bの中のアナログセンサに対する多チャンネルＡＤ変換器36と協働するように構成されている。
【００２１】
第二の入力インタフェース回路31は、第二の入力センサ群11bと論理回路部30aの入力ポート間に接続され、信号電圧レベルの変換や信号ノイズを抑制するためのローパスフィルタにより構成されている。第二の出力インタフェース回路32は、第二の電気負荷群12bと論理回路部30aの出力ポート間に接続され、各種電気負荷を駆動するためのパワートランジスタによって構成されている。尚、論理回路部30aは、入出力信号の通信制御に加えて、図５及び図６により後述するフローチャートに対応した通信制御をハードウエアにより行なうものである。
【００２２】
電源回路33は、外部電源13から給電されて、ＤＣ５[Ｖ]、ＤＣ３．３[Ｖ]等の安定化電圧を生成し、主制御回路部20Aや監視制御回路部30A及び各入出力インタフェース回路に給電するように構成されている。
【００２３】
一対の直並列変換器によって構成されたシリアルインタフェース回路27a、37aは、全二重ブロック通信回路を構成し、主制御回路部20Aから監視制御回路部30Aに対する下り通信情報DNDと、監視制御回路部30Aから主制御回路部20Aに対する上り通信情報UPDとを同時に送受信することができるように構成されている。主制御回路部20Aが発生する通信許可信号ALTと、監視制御回路部30Aが発生する通信同期信号CLKについては図２により後述する。
【００２４】
ダイレクトメモリアクセスコントローラ27bは、シリアルインタフェース回路27aを構成する直並列変換回路の並列入出力バスとマイクロプロセッサ20のデータバス間に接続されて、マイクロプロセッサ20を経由しないで演算処理用ＲＡＭメモリ24との間のデータの授受を行なうためのものである。
【００２５】
上り通信格納情報28は、上り通信によってＲＡＭメモリ24に格納される受信データであり、Ｑ＆Ａ用の質問情報、第二の入力センサ群11bから得られた入力信号情報、後述の設定済情報、監視集計情報、フラグ／タグ情報、符号点検情報がある。下り通信格納情報38は、下り通信によってＲＡＭメモリ34に格納される受信データであり、Ｑ＆Ａ用の回答情報、監視制御回路部30Aで必要とされる制御定数などの設定情報、第二の電気負荷群12bに対する出力信号情報、後述のフラグ/タグ情報、符号点検情報がある。
【００２６】
尚、上り通信格納情報28の中の設定済情報とは、下り通信情報としてＲＡＭメモリ34に格納された前記設定情報と出力信号情報と同一の情報であり、この設定済情報によって、監視制御回路部30Aからの設定情報と出力信号情報とが正しく送信されているかどうかを、主制御回路部20A側で確認することができるように構成されている。又、監視制御回路部30Aのデータメモリ35Aには、質問情報に対応した正解情報が製品出荷段階で予め格納されていて、論理回路部30aはランダムに質問情報を主制御回路部20Aに送信し、マイクロプロセッサ20から返信された回答情報と、予め格納されている正解情報とを比較することによって、マイクロプロセッサ20の動作状態を監視する。又、主制御回路部20Aのマイクロプロセッサ20は、意図的な誤答を監視制御回路部30Aへ回答してみて、監視制御回路部30Aが適正な監視制御を行なっているかどうかを逆監視するように構成されている。
【００２７】
前述の動作の結果、監視制御回路部30Aが主制御回路部20Aの異常を検出すると、リセット出力RST2によって主制御回路部20Aを初期化して再起動し、主制御回路部20Aが監視制御回路部30Aの異常を検出するとリセット出力RST1によって監視制御回路部30Aを初期化して再起動するように構成されている。
【００２８】
ウォッチドッグタイマ40は、主制御回路部20Aのマイクロプロセッサ20が発生するパルス列であるウォッチドッグ信号WDを監視して、そのパルス幅が所定値を超過するとリセットパルスRSTを発生して主制御回路部20Aと監視制御回路部30Aを初期化して再起動するように構成されている。
【００２９】
尚、正解情報を格納しておくデータメモリ35Aは、EEPROMメモリに代えて、監視制御回路部30Aを構成する集積回路素子の中で、配線パターンによって決定されるROMメモリにより構成してもよい。この場合、質問情報によって指定される入力データテーブル内の実数値は、予め固定記憶された正解情報と合致する回答情報が得られるような値を逆算して於いて、この逆算値をプログラムメモリ25Aに格納しておけばよい。
【００３０】
次に、図１に示すこの発明の実施の形態１に係る車載電子制御装置に於けるシリアル通信について説明する。図２は、そのシリアル通信を説明するタイムチャートである。図２の（Ａ）に示す通信許可信号ALTは、独立した制御信号線によって主制御回路部20Aから監視制御回路部30Aに対して定期送信され、主制御回路部20Aが全二重ブロック通信の開始を許可するための信号である。この実施の形態１に於ける通信許可信号ALTは、通信許可時点で論理レベルが変化する交番信号となっている。
【００３１】
従って、交番信号ALTの論理レベルが変化する都度、新たな通信ブロックの送信開始が許可されることになるが、一定論理レベルが維持されているときには、所定ビット数の通信が完了すると今回の通信は完了し、所定ビット数の通信が完了する前に論理レベルが反転すると通信データの中断処理が行なわれるように構成されている。
【００３２】
図２の（Ｂ）に示す通信同期信号CLKは、独立した制御信号線によって監視制御回路部30Aから主制御回路部20Aに対して送信され、少なくとも通信情報のビット数に応じた数のパルスを発生するように構成されている。この通信同期信号CLKは、監視制御回路部30Aが通信許可信号ALTを受信してから所定の待機時間τの経過後に発生を開始して、シリアル通信信号が歩進移動するパルス列信号である。
【００３３】
この通信同期信号CLKは、送受信ビット数に対応した所定量のパルス数を発生してからパルス発生を停止するか、又は所定量のパルスの発生を完了しても尚パルス発生を持続して、次回の通信許可信号ALTの発生に伴ってパルス発生を一旦停止して前記待機時間τを置いて再びパルス発生を開始するものであって、所定量のパルス発生が完了するまでに次回の通信許可信号ALTが早期に発生した場合には残りのパルスの発生を省略し、前記待機時間τを置いて再びパルス発生を開始するように構成されている。
【００３４】
図２の（Ｃ）に示す上り通信情報UPDは、監視制御回路部30Aに対する入力信号情報、或いは主制御回路部20Aから得られた設定定数又は制御出力の記憶情報である報告情報と、今回の質問情報と符号点検情報とを包含しており、データ長としては例えば500ビットとなっている。
【００３５】
図２の（Ｄ）に示す下り通信情報DNDは、主制御回路部20Aから監視制御回路部30Aに送信されて、監視制御回路部30Aに於いて必要とされる設定定数或いは制御出力である指令情報と、前回の上り通信情報UPDで得られた質問情報に対する回答情報と符号点検情報とを包含していて、データ長としては例えば100ビットとなっている。
【００３６】
従って、全データの送受信を行なうためには、通信同期信号CLKは少なくとも500個のパルスを発生する必要がある。尚、通信許可信号ALTの通信許可周期Ｔ0は、例えば５[msec]であるのに対して、500ビットのデータを送受信するのに必要な時間は例えば0.5[msec]となっている。又、待機時間τは、数100[μsec]の時間であり、この待機時間τの間に多チャンネルＡＤ変換器36に対するＡＤ変換指令が発生し、全チャンネルのＡＤ変換が完了しているように構成されている。
【００３７】
次に、図１に示すこの発明の実施の形態１に係る車載電子制御装置に於ける、質問、回答情報について説明する。図３は、質問、回答情報の変遷を説明する説明図である。図３に於いて、上り通信情報UPDに含まれる質問情報Qn-1、Qn、Q1、・・・は、通信許可信号ALTが複数回の通信許可を行なう延長周期（質問更新周期）Tq（例えば40[msec]）の間に於いて同一質問情報が送信されるように構成されている。
【００３８】
質問情報がQn-1からQn、QnからQ1などに変化したときには、２ビット構成の第一フラグｆが０→１→２→３→0に変化する。下り通信情報DNDに含まれる回答情報An-2、An-1、An、・・・・は、質問情報が変化してから例えば通信許可周期T0の２回目で同一番号の回答が得られるように図示されているが、実際には数回分の遅れを置いてから質問情報Qnに適合した回答情報Ａnが送信されるように構成されている。回答情報がAn-2からAn-1、An-1からAnなどに変化したときには、２ビットの第二フラグＦが０→１→２→３→０に変化するように構成されている。
【００３９】
下り通信情報DNDには、8ビットの第一タグTとしてTm、T1、T2、・・Tk、Tk+1、Tk+2が付加されていて、これ等の第一タグＴに基づく第一のタグ情報は、０〜２５５の間で変化する連続番号又は乱数となっている。例えば、下り通信情報DUDに第一タグTmとして数値データ255が付加されていると、これを受信した監視制御回路部30Aは、次回の上り通信情報UPDの中に第二タグTmとして同じ数値データ255を付加するように構成されている。
【００４０】
尚、下り通信情報DNDや上り通信情報UPDの内容は高頻度の変化を示さないので、第一及び第二のタグ情報を付加しておかないと、主制御回路部20Aや監視制御回路部30Aは毎回の下り通信で同じ内容のデータを受信することになり、適正な受信が行なわれているかどうかが判別できないことになる。これに対し、第一、第二のタグ情報を付加しておくと、毎回の受信データに於いて少なくともタグ情報が変化していることによって新たなデータを受信したことを確認することができると共に、主制御回路部20Aとしては監視制御回路部30Aが適正なデータを受信していることを確認することができるように構成されている。
【００４１】
（２）実施の形態１による車載電子制御装置の動作
次に、この発明の実施の形態１に係る車載電子制御装置の動作について詳細に説明する。図１に於いて、図示しない電源スイッチを介して電子制御装置10Aに対して外部電源13が接続されると、マイクロプロセッサ20は、第一、第二の入力センサ群11a、11bの動作状態とプログラムメモリ25A内の制御プログラムの内容に応動して第一、第二の電気負荷群12a、12bの駆動制御を行なう。
【００４２】
特に、第一の入力センサ群11aや第一の電気負荷群12aは、エンジン回転と同期して開閉、断続動作を行うものであって、例えば４気筒・４サイクルのガソリンエンジンが６０００[rpm]で回転していると、５[msec]周期で点火制御や燃料噴射制御を行なうことになるが、エンジン回転速度が６００[rpm]であれば５０[msec]周期でこれ等の制御を行なえばよいことになる。
【００４３】
一方、第二の入力センサ群11bや第二の電気負荷群12bは、エンジン回転と同期した動作を行なうものではないので、高頻度な動作は行わないが、動作状態が変化すると速やかに信号交信を行なう必要があるので、エンジン回転速度とは無関係に比較的高頻度に一定周期の交信を行なうのが望ましいものとなっている。
【００４４】
次に、図１に示す主制御回路部20Aの送信動作を説明する。図４は、主制御回路部20Aの送信動作を説明するフロ−チャ−トである。図４に於いて、ステップ400は、マイクロプロセッサ20が監視制御回路部30Aに対する送信動作を開始するステップである。続くステップ401aに於いて、後述するステップ719（図７参照）に於いてリセット出力RST1が発生したかどうかを判定し、パルス信号であるリセット出力信号RST1が発生していればYESとなってステップ401bへ移行し、リセット出力信号RST1が発生していなければNOとなってステップ402aへ移行する。
【００４５】
ステップ401bでは、監視制御回路部30Aを初期化して再起動し、続くステップ401cでは、後述のステップ719による逆監視異常集計結果をリセットすることによってリセット出力信号RST1を停止してからステップ402aへ移行する。ステップ402aでは、後述のステップ712による前回の受信が完了しているかどうかを判定し、受信完了していなければNOとなってステップ402bへ移行し、受信完了していればYESとなってステップ403aへ移行する。
【００４６】
ステップ402bでは、受信中断を行なうのかどうかを判定して、受信中断を行なわないならばNOとなってステップ402aへ復帰し、受信中断するのであればYESとなってステップ405bへ移行する。ステップ403aでは、意図的な誤答送信のタイミングであるかどうかを判定し、誤答送信を行なうタイミングであるならばYESとなってステップ403bへ移行し、誤答送信を行うタイミングではないならばNOとなってステップ403cへ移行する。
【００４７】
尚、ステップ403aは、複数回の更新質問情報当たりで１回のYESの判定を行なうが、後述のステップ519（図５参照）による監視異常集計結果がリセットパルスRST2を発生する直前状態にあるときにはNOの判定を行なって、誤答送信によりリセットパルスRST2の発生が生じないように構成されている。
【００４８】
誤答送信手段となるステップ403bでは、今回の回答情報として意図的な誤答を選択決定し、ステップ403cでは既に受信している質問情報に対する回答情報の生成を継続する。ステップ404は、ステップ403b、403cに続いて実行され、ステップ403cによる回答生成が完了しているかどうか、或いはステップ403bによる誤答選択が決定されているかどうかを判定して、回答生成、誤答選択が完了していればYESとなってステップ405aへ移行し、回答生成、誤答選択が未完了であればNOとなってステップ405bへ移行する。
【００４９】
ステップ405aでは、今回の回答情報を決定すると共に、第一のタグ情報と第二のフラグ情報の内容を更新する。ステップ405bでは、今回の回答情報として前回の回答情報をそのまま援用し、第一のタグ情報Ｔは更新するが、第二のフラグ情報Ｆは更新しないように決定する。
【００５０】
次に、ステップ410aは待機ステップであって、ステップ405a又はステップ405bに続いて実行され、交番信号である通信許可信号ALTの論理反転を行なう時期であるかどうかを判定し、反転時期であればYESとなってステップ410bへ移行し、反転時期でなければNOとなってステップ410aへ復帰する。尚、ステップ410aは、例えば約５[msec]の周期で反転動作を行うが、マイクロプロセッサ20が入出力制御のための割込み制御動作を行うことによって、その周期は変動するように構成されている。
【００５１】
次に、ステップ410bでは、通信許可信号ALTの論理レベルを反転させてからステップ411aへ移行する。ステップ411aでは、監視制御回路部30Aが発生する通信同期信号CLKを受信したかどうかを判定し、未受信であればNOとなってステップ411bへ移行し、受信していればYESと判定しステップ412へ移行する。ステップ411bでは、監視制御回路部30Aへ送信する設定データや出力信号データを編集し、図２の待機時間τ以内にステップ411aへ復帰するように構成されている。
【００５２】
ステップ412では、ＤＭＡ27bと協働しながら、例えば８ビット単位で下り通信情報DNDの送信データをＲＡＭメモリ24からシリアルインタフェース回路27aへ順次転送する。続くステップ413では、図示しないクロックカウンタによって通信同期信号CLKの発生回数を計数して所定ビット数の送信が完了したかどうかを判定し、送信が未完了であればNOとなってステップ412へ復帰し、送信が完了していればYESとなって動作終了ステップ420へ移行する。
【００５３】
尚、ステップ412では、送信された全データに関して、CRCチェック又はサムチェックで代表される符合点検手段を用いて受信側に於いてビット情報の混入（論理「０」が誤って論理「１」に変化）又は欠落（論理「１」が誤って論理「０」に変化）の発生を検出するための符合点検情報が、最終情報として送信データに付加される。動作終了ステップ420では、他の制御動作を実行し、所定時間内には再度動作開始ステップ400へ循環移行するように構成されている。
【００５４】
次に、図１に示す監視制御回路部30Aの受信動作を説明する。図５は、監視制御回路部30Aの受信動作を説明するためのフロ−チャ−トである。図５に於いて、ステップ500に於いて監視制御回路部30Aの論理回路部30aの受信論理動作の開始を行う。続くステップ501aでは、後述のステップ519に於いてパルス信号であるリセット出力信号RST2が発生したかどうかを判定し、リセット出力信号RST2が発生していればYESとなってステップ501bへ移行し、リセット出力信号RST2が発生していなければNOとなってステップ510aへ移行する。
【００５５】
ステップ501bでは、マイクロプロセッサ20を初期化して再起動し、続くステップ501cでは後述のステップ519による監視異常集計結果をリセットすることによってリセット出力信号RST2を停止してからステップ510aへ移行する。ステップ510aは待機ステップであり、主制御回路部20Aから送信された交番信号である通信許可信号ALTが論理反転したかどうかを判定し、論理反転していればYESとなってステップ511へ移行し、論理反転していなければNOとなってステップ510aへ復帰する。
【００５６】
ステップ511は待機ステップとなっており、後述のステップ611c（図６参照）による通信同期信号CLKが発生開始したかどうかを判定し、発生を開始していればYESとなってステップ512へ移行し、発生を開始していない待機時間τ以内であればNOとなってステップ511へ復帰する。ステップ512では、例えば８ビット単位で下り通信情報DNDの受信データをシリアルインタフェース回路37aからＲＡＭメモリ34へ順次転送仮格納する。
【００５７】
続くステップ513に於いて、図示しないクロックカウンタによって通信同期信号CLKの発生回数を計数して所定ビット数の受信が完了したかどうかを判定し、受信未完了であればＮＯとなってステップ510bへ移行し、受信完了であればＹＥＳとなってステップ514へ移行する。ステップ510bでは、通信許可信号ALTが論理反転したかどうかを判定し、論理反転していなければNOとなってステップ512へ復帰して受信動作を継続し、論理反転していればYESとなってステップ515bへ移行する。
【００５８】
符号誤り検出手段となるステップ514では、前述のステップ412によって付加された符号点検情報を用いて、受信した下り通信情報DNDの中にビット情報の混入、欠落等の異常が発生していないかどうかをサムチェック又はＣＲＣチェックによって点検し、異常であればYESとなってステップ519へ移行し、異常が発見できなければNOとなってステップ515aへ移行する。ステップ515aでは、ステップ512で仮格納された受信データを有効データとして格納し、設定情報、出力信号情報として転送してからステップ516へ移行する。これに対し、中断情報処理手段となるステップ515bでは、ステップ512で仮格納された受信データを廃却して動作終了ステップ520へ移行する。
【００５９】
応答遅延判定手段となるステップ516では、後述のステップ605a（図６参照）に於いて質問情報が更新生成されてから、所定時間以内に当該質問情報に対応した回答情報がステップ515aで受信格納されたかどうか、つまり回答情報が遅延して受信格納されたかどうかを判定し、回答情報が遅延して受信格納されていればYESとなってステップ519へ移行し、回答情報が遅延して受信格納されていなければNOとなってステップ517へ移行する。
【００６０】
異常判定手段となるステップ517では、ステップ515aに格納された回答情報が、予めデータメモリ35Aに格納されている正解情報と合致しているかどうかを判定し、不一致であればYESとなってステップ519へ移行し、合致していればNOとなって動作終了ステップ520へ移行する。
【００６１】
リセット処理手段となるステップ519は、図示しないエラーカウンタによって構成されていて、当該エラーカウンタは、ステップ514、516、517に於いてYESとなる異常判定を行なう都度、現在値が例えば５カウント上昇し、ステップ514、516、517に於いてNOとなる正常判定を行なう都度に現在値が例えば１カウント減少し、エラーカウンタの現在値は０以下にはならないように減算規制されている。このように構成されたエラーカウンタの現在値は監視集計結果を示すものであり、この監視集計結果が例えば１１を超過するとリセット出力信号RST2が発生するように構成されている。ステップ519に続いて動作終了ステップ520へ移行すると、他の制御を行なってから動作開始ステップ500へ復帰する。
【００６２】
次に、図１に示す監視制御回路部30Aの送信動作について説明する。図６は、監視制御回路部３０Aの送信動作を説明するフロ−チャ−トである。図６に於いて、ステップ600は、監視制御回路部30Aの論理回路部30aの送信論理動作をフローチャートで表現した場合の動作開始ステップである。続くステップ601aでは、前述のステップ519に於いてリセット出力RST2が発生したかどうかを判定し、リセット出力RST2が発生していればYESとなってステップ601bへ移行し、リセット出力RST2が発生していなければNOとなってステップ602aへ移行する。
【００６３】
ステップ601bでは、マイクロプロセッサ20を初期化して再起動し、続くステップ601cでは前述のステップ519による監視異常集計結果をリセットすることによってリセット出力RST2を停止してからステップ602aへ移行する。
【００６４】
ステップ602aでは、前述のステップ512による前回の受信が完了しているかどうかを判定し、受信が完了していなければNOとなってステップ602bへ移行し、受信が完了していればYESとなってステップ604へ移行する。ステップ602bでは、通信許可信号ALTが論理反転したかどうかを判定し、論理反転していなければNOとなってステップ602aへ復帰して受信動作を継続し、論理反転していればYESとなってステップ605bへ移行する。
【００６５】
質問情報更新手段となるステップ604では、質問情報の内容を更新する時期であるかどうかを判定し、更新時期であればYESとなってステップ605aへ移行し、更新時期でなければNOとなってステップ605bへ移行する。当該ステップ604は、例えば質問更新周期Tqとして約４０[msec]毎に１回のYESの判定を行なうように構成されている。
【００６６】
質問情報生成手段となるステップ605aでは、今回の送信情報として前述のステップ515aで確定格納された設定情報や出力信号情報などの記憶情報と、今回の更新された質問情報と、前述のステップ519に於いて集計された監視異常集計値と、ステップ515aで確定格納された第一のタグ情報と同じ数値データである第二のタグ情報と、前回とは異なる値に変更された第一のフラグ情報の内容を定められた送信順序に編集する。
【００６７】
ステップ605bでは、今回の送信情報として前述のステップ515aで確定格納された設定情報や出力信号情報などの記憶情報と、前回の質問情報と、前述のステップ519に於いて集計された監視異常集計値と、ステップ515aで確定格納された第一のタグ情報と同じ数値データである第二のタグ情報と、前回と同じ第一のフラグ情報の内容を定められた送信順序に編集する。
【００６８】
ステップ605a又はステップ605bに続いて実行されるステップ610aでは、通信許可信号ALTが論理反転したかどうかを判定し、論理反転していないときにはNOとなってステップ610aへ復帰して送信待機し、論理反転した場合にはYESとなってステップ611aへ移行する。ステップ611aでは、通信同期信号CLKの発生時期であるかどうかを判定し、ステップ610aで通信許可信号ALTの論理が反転してから所定の待機時間τを経過していなければNOとなってステップ611bへ移行し、待機時間τを経過していればYESとなってステップ611cへ移行する。
【００６９】
ステップ611bでは、多チャンネルＡＤ変換器36に対してＡＤ変換指令を発生し、得られた最新のＡＤ変換情報を主制御回路部20Aへ送信する入力データとして編集開始し、図２の待機時間τ以内にステップ611aへ復帰するように構成されている。尚、多チャンネルＡＤ変換器36からＡＤ変換完了信号を受信したこと、又は全チャンネルのＡＤ変換所要時間を経過したこと、又はＡＤ変換された入力信号を送信開始するまでにはＡＤ変換が完了している頃合の遅延時間を於いて待機時間τが完了して、ステップ611cへ移行して監視制御回路部30Aが通信同期信号CLKの発生を開始するものである。
【００７０】
ステップ611cでは、通信同期信号CLKの発生を開始し、続くステップ612では上り通信情報UPDの送信データをＲＡＭメモリ34からシリアルインタフェース回路37aへ順次転送する。続くステップ613では、図示しないクロックカウンタによって通信同期信号CLKの発生回数を計数して所定ビット数の送信が完了したかどうかを判定し、送信未完了であればNOとなってステップ610bへ移行し、送信完了であればYESとなって動作終了ステップ620へ移行する。
【００７１】
ステップ610bでは、交番信号ALTが論理反転したかどうかを判定し、論理反転していないときにはNOとなってステップ611cへ復帰して送信を継続し、論理反転した場合には送信を中断してYESとなって動作終了ステップ620へ移行する。尚、ステップ612では、送信された全データに関して、ＣＲＣチェック又はサムチェックで代表される符合点検手段を用いて、受信側に於いてビット情報の混入（論理「０」が誤って論理「１」に変化）又は欠落（論理「１」が誤って論理「０」に変化）の発生を検出するための符合点検情報が最終情報として付加される。動作終了ステップ620では、他の制御動作を実行し、所定時間内には再度動作開始ステップ600へ循環移行するように構成されている。
【００７２】
次に、図１に示す主制御回路部20Aの受信動作について説明する。図７は、主制御回路部20Aの受信動作について説明するためのフロ−チャ−トである。図７に於いて、ステップ700は、マイクロプロセッサ20が監視制御回路部30Aからの受信動作を開始するステップである。続くステップ701aでは、後述のステップ719に於いてリセット出力信号RST1が発生したかどうかを判定し、リセット出力信号RST1が発生しておればYESとなってステップ701bへ移行し、リセット出力RST1が発生していなければNOとなってステップ710aへ復帰する。
【００７３】
ステップ701bでは、監視制御回路部30Aを初期化再起動し、続くステップ701cでは後述のステップ719による逆監視異常集計結果をリセットすることによってリセット出力RST1を停止してからステップ710aへ移行するように構成されている。ステップ710aは、前述のステップ410bによって通信許可信号ALTが論理反転したかどうかを判定し、論理反転すればYESとなってステップ711へ移行し、論理反転していなければNOとなってステップ710aへ復帰する待機ステップとなっている。
【００７４】
ステップ711は、前述のステップ611cによる通信同期信号CLKが発生開始したかどうかを判定し、発生を開始すればYESとなってステップ712へ移行し、発生が開始していない待機時間τ以内であればNOとなってステップ711へ復帰する待機ステップとなっている。ステップ712では、ＤＭＡ37bと協働しながら例えば８ビット単位で上り通信情報UPDの受信データをシリアルインタフェース回路27aからＲＡＭメモリ24へ順次転送仮格納する。
【００７５】
続くステップ713では、図示しないクロックカウンタによって通信同期信号CLKの発生回数を計数して所定ビット数の受信が完了したかどうかを判定し、受信が未完了であればNOとなってステップ710bへ移行し、受信が完了していればYESとなってステップ714へ移行する。ステップ710bでは、通信許可ALTが論理反転したかどうかを判定し、論理反転していないときにはNOとなってステップ712へ復帰して受信動作を継続し、論理反転した場合にはYESとなってステップ715bへ移行する。
【００７６】
符号誤り検出手段となるステップ714では、前述のステップ612によって付加された符号点検情報を用いて、受信した上り通信情報UPDの中にビット情報の混入、欠落異常が発生していないかどうかをサムチェック又はＣＲＣチェックによって点検し、異常であればYESとなってステップ719へ移行し、異常が発見できなければNOとなってステップ715aへ移行する。
【００７７】
ステップ715aでは、ステップ712で仮格納された受信データを有効データとして格納し、新たな入力信号情報としてからステップ718aへ移行する。これに対し、中断情報処理手段となるステップ715bでは、ステップ712で仮格納された受信データは廃却されて動作終了ステップ720へ移行する。
【００７８】
タグ異常判定手段となるステップ718aは、ステップ715aで受信した第二のタグ情報と、前述のステップ412で送信した第一のタグ情報とが一致しているかどうかを判定し、当該タグ情報が不一致であるか、又は所定時間以内に一致した第二のタグ情報が得られないときには監視制御回路部30Aが異常であると判定する逆監視手段であって、異常判定されるとYESとなってステップ719へ移行し、異常でなければNOとなってステップ718bへ移行する。
【００７９】
集計情報監視手段となるステップ718bは、前述のステップ412で送信された誤答情報に対応して、ステップ715aで受信した監視集計結果の変化を監視することによって監視制御回路部30Aが正常に動作していることを逆監視する手段であって、異常判定されるとYESとなってステップ719へ移行し、異常でなければNOとなってステップ718cへ移行する。
【００８０】
記憶情報異常検出手段となるステップ718cは、下り通信情報DNDの一部として監視制御回路部30Aがステップ515aで受信記憶した設定情報及び出力情報の記憶状態と、上り通信情報UPDの一部として主制御回路部20Aがステップ715aで受信した確認返信情報を比較して異常の有無を検出する手段であって、異常判定されるとYESとなってステップ719へ移行し、異常でなければNOとなって動作終了ステップ720へ移行する。尚、記憶情報の異常の有無を判定するためには、主制御回路部20Aに於いて前回の設定情報及び出力送信情報を記憶しておく必要があるので、ステップ718cでは一部の重要データについてのみ一致判定を行なうように構成されている。
【００８１】
リセット処理手段となるステップ719は、図示しないエラーカウンタによって構成されており、当該エラーカウンタは、ステップ714、718a、718b、718cがYESとなる異常判定を行なう都度、現在値が例えば５カウント上昇し、ステップ714、718a、718b、718cがNOとなる正常判定を行なう都度、現在値が例えば１カウント減少し、エラーカウンタの現在値は０以下にはならないように減算規制されている。このように構成されたエラーカウンタの現在値は、逆監視集計結果を示すものであり、この逆監視集計結果が例えば「１１」を超過するとリセット出力信号RST1が発生するように構成されている。
【００８２】
ステップ719に続いて動作終了ステップ720へ移行し、他の制御を行なってから動作開始ステップ700へ復帰するように構成されている。
【００８３】
（３）実施形態１による車載電子制御装置の要点と特徴
以上の説明で明らかなとおり、この発明の実施形態１による車載電子制御装置10Aは、不揮発プログラムメモリ25Aと、演算処理用ＲＡＭメモリ24と、可変周期で動作する開閉センサを包含した第一の入力センサ群11aが接続された第一の入力インタフェース回路21と、第一の電気負荷群12aが接続された第一の出力インタフェース回路22と、前記不揮揮プログラムメモリ25Aに格納された制御プログラムの内容と前記第一の入力センサ群11aの動作状態に応動して可変周期の断続動作負荷を包含した前記第一の電気負荷群12aを制御するマイクロプロセッサ20とを備えた主制御回路部20Aと、
前記マイクロプロセッサ20に対して一対のシリアルインタフェース回路27a、37aによって接続され、当該マイクロプロセッサ20に対するに対する一部の入出力信号となる第二の入力センサ群11bと第二の電気負荷群12bとの入出力信号の交信を行なうと共に、質問情報を定期的に順次送信する質問情報生成手段605aと、前記質問情報に対する正解情報を格納する正解情報格納メモリ35Aと、前記質問情報に基づく前記主制御回路部20Aからの回答情報と前記正解情報格納メモリ35Aに格納されている正解情報とを比較して異常の有無を判定する異常判定手段517とを有する監視制御回路部30Aとを備えた車載電子制御装置10Aであって、
前記シリアルインタフェース回路27a、37aは、前記主制御回路部20Aと監視制御回路部30Aとの間に接続されて、通信許可信号ALTと通信同期信号CLKによって多数バイトの下り通信情報DNDと上り通信情報UPDを同時に送受信する全二重ブロック通信回路を構成すると共に、前記監視制御回路部30Aは質問情報更新手段604を備えている。
【００８４】
前記下り通信情報DNDは、前記主制御回路部20Aから監視制御回路部30Aに送信されて、当該監視制御回路部に於いて必要とされる設定定数又は制御出力と、前回の上り通信情報UPDで得られた前記質問情報に対する回答情報と符号点検情報とを包含している。前記上り通信情報UPDは、前記監視制御回路部30Aに対する入力信号情報、或いは前記主制御回路部20Aから得られた前記設定定数又は前記制御出力の記憶情報と、今回の質問情報と符号点検情報とを包含している。前記通信許可信号ALTは、独立した制御信号線によって前記主制御回路部20Aから監視制御回路部30Aに対して定期送信され、主制御回路部20Aが前記全二重通信の開始を許可する信号である。前記通信同期信号CLKは、独立した制御信号線によって前記監視制御回路部30Aから主制御回路部20Aに対して送信されて、少なくとも通信情報のビット数に応じた数のパルスを発生する。前記質問情報更新手段604は、前記上り通信情報UPDに包含される質問情報が複数の通信回数に於いて同一質問情報となるように反復送信し、所定期間以上の送信を行なってから新たな質問情報に更新し、前記主制御回路部20Aは前記質問情報が更新変更されてから前記所定期間未満の時期までに当該質問情報に対する回答情報を生成するように構成されている。
【００８５】
前記主制御回路部20Aは、エンジンのクランク角センサの動作に応動した割込み制御が行なわれる燃料噴射制御機能又は点火コイル制御機能を包含していると共に、前記シリアルインタフェース回路27aと前記演算処理用RAMメモリ24との間に接続されたダイレクトメモリアクセスコントローラ27bを備えている。前記通信許可信号ALTは、略一定の周期で定期的に通信許可を与える信号であるが、前記割込み制御が発生したときには現状の論理レベルを維持し、当該割込み制御が解除されたことによって動作状態を回復する。前記通信同期信号CLKは、前記割込み制御が発生したときにはパルス列の発生状態を持続するか、又は停止状態を持続する。前記ダイレクトメモリアクセスコントローラ27bは、前記シリアルインタフェース回路27aを構成する直並列変換回路の並列入出力バスと前記マイクロプロセッサ20のデータバス間に接続されて、前記マイクロプロセッサ20を経由しないで前記演算処理用ＲＡＭメモリ24との間のデータの授受を行なうものである。
【００８６】
以上のとおり、実施の形態１による車載電子制御装置によれば、主制御回路部は、エンジンのクランク角センサの動作に応動した割込み制御が行なわれる燃料噴射制御機能又は点火コイル制御機能を包含していると共に、シリアル通信用のダイレクトメモリアクセスコントローラを備えている。従って、マイクロプロセッサに対する通信制御負担を軽減することができると共に、高速エンジン回転状態に於ける通信周期を基準にして、低速エンジン回転状態に於いても略同一の通信周期によるシリアル通信を行なうことができる特徴がある。
【００８７】
前記上り通信情報UPDのビット数は、前記下り通信情報DNDのビット数よりも多く、前記主制御回路部20Aと監視制御回路部30Aとは中断情報処理手段715b、515bを備えている。前記中断情報処理手段715b、515bは、前記通信許可信号ALTが前記下り通信の完了前に中断されると、中断された下り通信情報と上り通信情報は無効とし、前記通信許可信号ALTが前記下り通信の完了後で上り通信の完了前に中断されると、下り通信情報は有効となるが中断された上り通信情報は無効とする手段である。
【００８８】
以上のとおり、実施の形態１による車載電子制御装置によれば、上り通信情報のビット数は下り通信情報のビット数よりも多く、主制御回路部と監視制御回路部とは中断情報処理手段を備えている。従って、主制御回路部は上り通信が未完了であっても、上り通信の受信を中断して次回の下り通信を優先送信することができる特徴がある。
【００８９】
前記通信許可信号は、通信許可時点で論理レベルが変化する交番信号ALTであり、当該通信許可信号ALTの論理レベルが変化する都度、新たな通信ブロックの送信開始が許可されるものであると共に、一定論理レベルが維持されているときには所定ビット数の通信が完了すると今回の通信は完了し、所定ビット数の通信が完了する前に論理レベルが反転すると通信データの中断処理が行なわれる。
【００９０】
以上のとおり、実施の形態１による車載電子制御装置によれば、通信許可信号ALTは、通信許可時点で論理レベルが変化する交番信号となっている。従って、最低限度の制御信号線を用いて通信許可信号を供給することができると共に、通信完了に伴って通信許可信号を停止する処理が不要となる特徴がある。
【００９１】
前記通信同期信号CLKは、前記監視制御回路部30Aが通信許可信号ALTを受信してから所定の待機時間τを於いて発生開始して、シリアル通信信号が歩進移動するパルス列信号であり、当該通信同期信号CLKは送受信ビット数に対応した所定量のパルス数を発生してからパルス発生を停止するか、又は所定量のパルスを発生完了しても尚パルス発生を持続して、次回の通信許可信号ALTの発生に伴ってパルス発生を一旦停止して前記待機時間τを置いて再びパルス発生を開始するものであって、所定量のパルス発生が完了するまでに次回の通信許可信号ALTが早期に発生した場合には、残りのパルスの発生を省略し、前記待機時間τを置いて再びパルス発生を開始するように構成されている。
【００９２】
以上のとおり、実施の形態１による車載電子制御装置によれば、通信同期信号は、監視制御回路部が通信許可信号を受信してから所定の待機時間τを於いて発生開始するように構成されている。従って、待機時間の間に通信の初期化処理を行って送信開始準備が行なわれると共に、通信同期信号を監視制御回路部が発生するので、通信許可信号に対する受信確認応答信号としての役割を持つ特徴がある。
【００９３】
前記監視制御回路部30Aは、アナログセンサを含む第二の入力センサ群11bに対する第二の入力インタフェース回路31と多チャンネルＡＤ変換器36を備え、当該アナログ信号のデジタル変換値を前記シリアルインタフェース回路37a、27aを介して前記主制御回路部20Aへ送信するように構成されている。当該監視制御回路部30Aは、前記通信許可信号ALTを受信したことによって前記多チャンネルＡＤ変換器36に対するＡＤ変換開始指令を発生し、当該多チャンネルAD変換器36からAD変換完了信号を受信したこと、又は全チャンネルのAD変換所要時間を経過したこと、又はＡＤ変換された入力信号を送信開始するまでにはAD変換が完了している頃合の遅延時間を於いて監視制御回路部30Aが前記通信同期信号CLKの発生を開始するものである。
【００９４】
以上のとおり、実施の形態１による車載電子制御装置によれば、通信許可信号が発生してから通信同期信号が発生するまでの待機時間に於いて、監視制御回路部はアナログセンサに対するAD変換を行ない、少なくともAD変換情報を送信する時刻までにはAD変換が完了するように構成されている。従って、最新のAD変換情報を送信することができる特徴がある。
【００９５】
前記上り通信情報UPDは第一のフラグ情報を包含すると共に、前記下り通信情報DNDは第二のフラグ情報を包含している。前記第一のフラグ情報は、前記監視制御回路部30Aに於いて前記質問情報の内容が更新変更された時点に於いて変化して、質問情報の変化を告知する１ビット又は複数ビットの識別信号となるものである。前記第二のフラグ情報は、前記質問情報の内容が更新変更されたことに伴って、前記主制御回路部20Aが前記回答情報の内容を更新させた時点に於いて変化して、回答情報の更新を報知する１ビット又は複数ビットの識別信号となるものである。
【００９６】
以上のとおり、実施の形態１による車載電子制御装置によれば、質問情報の変化、又は回答情報の変化を知らせるための第一、第二のフラグ情報が送信されるように構成されている。従って、質問情報を受信した主制御回路部、又は回答情報を受信した監視制御回路部は、前回の質問情報や回答情報と今回の質問情報や回答情報を比較して変化を検出する必要がないので、フラグ変化のない質問情報や回答情報は無視することができる特徴がある。
【００９７】
前記監視制御回路部30Aは、更に、応答遅延判定手段516を備えている。当該応答遅延判定手段516は、前記監視制御回路部30Aが前記第一のフラグ情報の内容を変化させてから、第二のフラグ情報の受信データが変化するまでの時間が所定時間を超過していたときに前記主制御回路部20Aの異常であると判定する手段である。
【００９８】
以上のとおり、実施の形態１による車載電子制御装置によれば、質問情報に対する回答情報の遅延をフラグの変化によって検出するように構成されている。従って、回答情報の遅延を容易に判定することができる特徴がある。
【００９９】
前記監視制御回路部30Aは、更に、符号誤り検出手段514とリセット処理手段519とを備えている。前記符号誤り検出手段514は、前記下り通信情報DNDの受信データに対するサムチェック又はCRCチェックで代表される符合点検手段を用いてビット情報の混入又は欠落の有無を検出する。前記リセット処理手段519は、前記異常判定手段517が応答異常を判定したこと、又は前記応答遅延判定手段516が応答遅延を判定したこと、又は前記符号誤り検出手段514が下り通信情報の符号誤りを検出したことの監視集計結果に応動して前記主制御回路部20Aを初期化し再起動する。
【０１００】
以上のとおり、実施の形態１による車載電子制御装置によれば、異常判定手段と応答遅延判定手段と符号誤り検出手段による異常検出の監視集計結果に応動するリセット処理手段を備えている。従って、一時的なノイズ誤動作等による異常検出に応動せずに、多様な異常検出手段による継続的な異常検出に応動して主制御回路部を初期化、再起動することができる特徴がある。
【０１０１】
前記下り通信情報DNDは第一のタグ情報を包含し、前記上り通信情報UPDは第二のタグ情報を包含すると共に、前記プログラムメモリ25Aはタグ異常判定手段718aとなる制御プログラムを備えている。前記第一のタグ情報は、前記主制御回路部20Aによって決定され、前記通信許可信号ALTが発生する都度に内容が変化する数値データである。前記第二のタグ情報は、前記第一のタグ情報を受信した前記監視制御回路部30Aが、次回の送信に於いて当該第一のタグ情報と同じ数値データを第二のタグ情報として返信するものである。前記タグ異常判定手段718aは、前記監視制御回路部30Aから今回受信した第二のタグ情報と、前記主制御回路部20Aが送信した前回の第一のタグ情報とが一致しているかどうかを前記主制御回路部20Aが判定し、当該タグ情報が不一致であるか、又は所定時間以内に一致した第二のタグ情報が得られないときには前記監視制御回路部30Aが異常であると判定する逆監視手段である。
【０１０２】
以上のとおり、実施の形態１による車載電子制御装置によれば、下り通信情報は第一のタグ情報を包含し、上り通信情報は第二のタグ情報を包含すると共に、プログラムメモリはタグ異常判定手段となる制御プログラムを備えている。従って、定期交信される入出力信号や異常監視信号（質問情報と回答情報）の信号内容に変化がなかった場合に、正常な通信が行なわれているかどうかの確認が取れないことになるが、少なくともタグ情報を毎回変化させておくことによって正常通信が行なわれたかどうかの判定を行なうことができる特徴がある。
【０１０３】
前記プログラムメモリ25Aは、更に、誤答送信手段403bと集計情報監視手段718bとなる制御プログラムを備えると共に、前記上り通信情報UPDには前記監視制御回路部30Aに於ける異常監視の集計情報が包含されている。前記誤答送信手段403bは、前記質問情報に対して意図的に不正解情報を回答情報として送信する手段であって、当該誤答送信手段403bによって意図的に誤答送信するタイミングは、前記異常監視の集計値に余裕があって、１回の誤答応答によっては前記監視制御回路部30Aのリセット処理手段519がリセット出力を発生しない時点に於いて実行される。前記集計情報監視手段718bは、前記集計情報を監視することによって監視制御回路部30Aが正常に動作していることを主制御回路部20Aによって逆監視する手段である。
【０１０４】
以上のとおり、実施の形態１による車載電子制御装置によれば、プログラムメモリは更に、誤答送信手段と集計情報監視手段となる制御プログラムを備えると共に、上り通信情報には監視制御回路部に於ける異常監視の集計情報が包含されている。従って、意図的な誤答送信によって監視制御回路部の挙動を逆監視することができると共に、この誤答送信によって監視制御回路部がリセット信号を発生して主制御回路部が初期化されることがない特徴がある。
【０１０５】
前記プログラムメモリ25Aは、更に、符号誤り検出手段714又は記憶情報異常検出手段718cとリセット処理手段719となる制御プログラムを包含している。前記符号誤り検出手段714は前記上り通信情報UPDの受信データに対するサムチェック又はＣＲＣチェックで代表される符合点検手段を用いてビット情報の混入又は欠落の有無を検出する。前記記憶情報異常検出手段718cは、前記下り通信情報DNDの一部として監視制御回路部30Aが受信記憶した設定、出力情報の記憶状態を、上り通信情報UPDの一部として返信受信した前記主制御回路部20Aに於いて比較判定して異常の有無を検出する。前記リセット処理手段719は、前記符号誤り検出手段714が上り通信情報UPDの符号誤りを検出したこと、又は前記記憶情報異常検出手段718cが記憶情報の異常を検出したこと、又は前記タグ異常判定手段718aがタグ情報の不一致又は遅延判定を行なったこと、又は前記集計情報監視手段718bによる前記異常監視の集計情報が異常であったことの逆監視集計結果に応動して前記監視制御回路部30Aを初期化し再起動する。
【０１０６】
以上のとおり、実施の形態１による車載電子制御装置によれば、符号誤り検出手段と記憶情報異常検出手段とタグ異常判定手段と集計情報監視手段による逆監視異常検出による逆監視集計結果に応動するリセット処理手段を備えている。従って、一時的なノイズ誤動作等による異常検出に応動せずに、多様な逆監視異常検出手段による継続的な異常検出に応動して監視制御回路部を初期化・再起動することができる特徴がある。
【０１０７】
実施の形態２．
（１）実施の形態２による車載電子制御装置の構成
以下、実施の形態２による車載電子制御装置の構成について、実施の形態１による車載電子制御装置との相違点を中心にして詳細に説明する。図８は、この発明の実施の形態２による車載電子制御装置の全体構成図である。尚、図８に於いて、図１と同一符号は、夫々図１と同一又は相当部分を示している。
【０１０８】
図８に於いて、車載電子制御装置10Bは、プログラムメモリ25Bと協働するマイクロプロセッサ20を主体として構成された主制御回路部20Bと、補助プログラムメモリ35Bと協働する補助マイクロプロセッサ30bを主体として構成された監視制御回路部30Bを備えていて、車載バッテリである外部電源13から給電されて動作するように構成されている。
【０１０９】
電子制御装置10Bの外部には、図１と同様に第一、第二の入力センサ群11a、11b、第一、第二の電気負荷群12a、12b、及び外部ツール19が接続されている。電子制御装置10Bの内部には、図１と同様に第一、第二の入力インタフェース回路21、31、第一、第二の出力インタフェース回路22、32、シリアルインタフェース回路27a、37a、ツールインタフェース回路29、電源回路33、ウォッチドッグタイマ40が接続され、シリアルインタフェース回路37aを構成する直並列変換回路の並列入出力バスと補助マイクロプロセッサ30bのデータバス間にはダイレクトメモリアクセスコントローラ37bが接続され、補助マイクロプロセッサ30bを経由しないで演算処理用ＲＡＭメモリ34との間のデータの授受を行なうものである。
【０１１０】
同様に、ダイレクトメモリアクセスコントローラ27bは、シリアルインタフェース回路27aを構成する直並列変換回路の並列入出力バスとマイクロプロセッサ20のデータバス間に接続されて、マイクロプロセッサ20を経由しないで演算処理用ＲＡＭメモリ24との間のデータの授受を行なうものである。
【０１１１】
尚、プログラムメモリ25Bには入出力制御プログラムに加えて、図１０、図１３により後述する通信制御プログラムに相当する制御プログラムが格納されている。又、補助プログラムメモリ35Bには、入出力処理プログラムに加えて、図１１、図１２により後述する通信制御プログラムに相当する制御プログラムが格納されていると共に、Ｑ＆Ａ診断のための正解情報が格納されている。
【０１１２】
一対の直並列変換器によって構成されたシリアルインタフェース回路27a、37aは、全二重ブロック通信回路を構成し、主制御回路部20Bから監視制御回路部30Bに対する下り通信情報DNDと、監視制御回路部30Bから主制御回路部20Bに対する上り通信情報UPDとを同時に送受信することができるように構成されている。主制御回路部20Bが発生する通信許可信号PMTと、通信同期信号CLKについては図９により後述する。
【０１１３】
上り通信格納情報28は、上り通信によってＲＡＭメモリ24に格納される受信データであり、Ｑ＆Ａ用の質問情報、第二の入力センサ群11bから得られた入力信号情報、後述の設定済情報、監視集計情報、フラグ／タグ情報、符号点検情報を備えている。
【０１１４】
下り通信格納情報38は、下り通信によってＲＡＭメモリ34に格納される受信データであり、Ｑ＆Ａ用の回答情報、監視制御回路部30Aで必要とされる制御定数などの設定情報、第二の電気負荷群12bに対する出力信号情報、後述のフラグ/タグ情報、符号点検情報を備えている。
【０１１５】
図１の場合と同様に、上り通信格納情報28の中の設定済情報とは、下り通信情報としてＲＡＭメモリ34に格納された前記設定情報と出力信号情報であり、この設定済情報によって設定情報と出力信号情報が正しく送信されているかどうかを、主制御回路部20B側で確認することができるように構成されている。
【０１１６】
又、補助プログラムメモリ35Bには質問情報に対応した正解情報が製品出荷段階で予め格納されていて、補助マイクロプロセッサ30bはランダムに質問情報を送信し、マイクロプロセッサ20から返信された回答情報と正解情報とを比較することによってマイクロプロセッサ20の動作状態を監視すると共に、マイクロプロセッサ20は意図的な誤答を回答してみて、監視制御回路部30Bが適正な監視制御を行なっているかどうかを逆監視するように構成されている。
【０１１７】
その結果として、監視制御回路部30Bが主制御回路部20Bの異常を検出するとリセット出力RST2によって主制御回路部20Bを初期化、再起動し、主制御回路部20Bが監視制御回路部30Bの異常を検出するとリセット出力RST1によって監視制御回路部30Bを初期化、再起動するように構成されている。
【０１１８】
ウォッチドッグタイマ40は、マイクロプロセッサ20が発生するパルス列であるウォッチドッグ信号ＷＤを監視してそのパルス幅が所定値を超過するとリセットパルスRSTを発生して主制御回路部20Bと監視制御回路部30Bを初期化、再起動するように構成されている。尚、補助マイクロプロセッサ30bは図示しないウォッチドッグ信号を発生し、当該ウォッチドッグ信号はマイクロプロセッサ20によって監視され、パルス幅が所定値以上になるとマイクロプロセッサ20は図示しないリセットパルスを発生して、補助マイクロプロセッサ30bを初期化、再起動するように構成されている。
【０１１９】
次に、図８に示す実施の形態２による車載電子制御装置に於けるシリアル通信について説明する。図９は、そのシリアル通信を説明するタイムチャートである。図９の（Ａ）に於いて、通信許可信号PMTは、独立した制御信号線によって主制御回路部20Bから監視制御回路部30Bに対して定期送信され、主制御回路部20Bが全二重ブロック通信の開始を許可する信号であり、この実施の形態２に於ける通信許可信号PMTは、通信許可期間で論理レベルが「Ｈ」（又は「Ｌ」）となり、通信不許可期間で「Ｌ」（又は「Ｈ」）となる論理信号となっている。
【０１２０】
従って、論理信号PMTの論理レベルが「Ｌ」から「Ｈ」に有効反転する都度に新たな通信ブロックの送信開始が許可されることになるが、一定論理レベルが維持されているときには所定ビット数の通信が完了すると今回の通信は完了し、所定ビット数の通信が完了する前に論理レベルが反転すると通信データの中断処理が行なわれるように構成されている。
【０１２１】
図９の（Ｂ）に於いて、通信同期信号CLKは、独立した制御信号線によって主制御回路部20Bから監視制御回路部30Bに対して送信されて、少なくとも通信情報のビット数に応じた数のパルスを発生するように構成されている。通信同期信号CLKは、主制御回路部20Bが通信許可信号PMTを発生してから所定の待機時間τを於いて発生開始して、シリアル通信信号が歩進移動するパルス列信号である。
【０１２２】
この通信同期信号CLKは、送受信ビット数に対応した所定量のパルス数を発生してからパルス発生を停止するか、又は所定量のパルスを発生完了しても尚パルス発生を持続して、次回の通信許可信号PMTの発生に伴ってパルス発生を一旦停止して前記待機時間τを置いて再びパルス発生を開始するものであって、所定量のパルス発生が完了するまでに次回の通信許可信号PMTが早期に発生した場合には残りのパルスの発生を省略し、前記待機時間τを置いて再びパルス発生を開始するように構成されている。
【０１２３】
図９の（Ｃ）に於いて、上り通信情報UPDは監視制御回路部30Bに対する入力信号情報、或いは前記主制御回路部20Bから得られた設定定数又は制御出力の記憶情報である報告情報と、今回の質問情報と符号点検情報とを包含していて、データ長としては例えば500ビットとなっている。
【０１２４】
図９（Ｄ）に於いて、下り通信情報DNDは、主制御回路部20Bから監視制御回路部30Bに送信されて、監視制御回路部30Bに於いて必要とされる設定定数或いは制御出力である指令情報と、前回の上り通信情報UPDで得られた質問情報に対する回答情報と符号点検情報とを包含していて、データ長としては例えば１００ビットとなっている。従って、全データの送受信を行なうためには、通信同期信号CLKは少なくとも５００個のパルスを発生する必要がある。尚、通信許可信号PMTの通信許可周期Ｔ0は例えば５[msec]であるのに対して、５００ビットのデータを送受信するのに必要な時間は例えば０．５[msec]となっている。
【０１２５】
又、待機時間τは、数100[μsec]の時間であり、この待機時間τの間に多チャンネルＡＤ変換器36に対するＡＤ変換指令が発生し、全チャンネルのＡＤ変換が完了しているように構成されている。又、図８に示す実施の形態２に係る車載電子制御装置の質問、回答情報の変遷図は、図３に示したとおりであるが、図８の車載電子制御装置の場合には、通信許可信号ALTの代わりに論理信号PMTが用いられ、論理信号PMTの周期がＴ0となっている。
【０１２６】
（２）実施の形態２による車載電子制御装置の動作
以下、図８のとおり構成されたこの発明の実施の形態２による車載用電子制御装置の動作を詳細に説明する。図１０から図１３は、この発明の実施の形態２による車載用電子制御装置の動作を詳細に説明するためのフローチャートである。この実施の形態２の場合には、実施の形態１に対して通信許可信号PMTの形態と通信同期信号CLKの発生元が異なっているだけであり、前述の実施の形態１に於ける図４から図７に対して同一又は相当部分には同一符号を付してある。以下の説明では、図４から図７に対して異なる符合の一部のステップの補足説明を中心に行なう。
【０１２７】
先ず、図８に於いて、図示しない電源スイッチを介して電子制御装置10Bに対して外部電源13が接続されると、マイクロプロセッサ20は、第一、第二の入力センサ群11a、11bの動作状態とプログラムメモリ25B内の制御プログラムの内容に応動して第一、第二の電気負荷群12a、12bの駆動制御を行なう。
【０１２８】
特に、第一の入力センサ群11aや第一の電気負荷群12aはエンジン回転と同期して開閉、断続動作を行うものであって、例えば４気筒の４サイクルのガソリンエンジンが６０００[rpm]で回転していると、５[msec]周期で点火制御や燃料噴射制御を行なうことになるが、エンジン回転速度が６００[rpm]であれば５０[msec]周期でこれ等の制御を行なえばよいことになる。
【０１２９】
一方、第二の入力センサ群11bや第二の電気負荷群12bは、エンジン回転と同期した動作を行なうものではないので、高頻度な動作は行わないが、動作状態が変化すると速やかに信号交信を行なう必要があるので、エンジン回転速度とは無関係に比較的高頻度に一定周期の交信を行なうのが望ましいものとなっている。
【０１３０】
次に、図８に示す主制御回路部20Bの送信動作を説明する。図１０は、主制御回路部20Bの送信動作を説明するフロ−チャ−トである。図１０に於いて、ステップ400は、マイクロプロセッサ20が監視制御回路部30Bに対する送信動作を開始するステップである。ステップ1410aは待機ステップであって、通信許可信号である論理信号PMTの論理レベルを「Ｌ」から「Ｈ」に有効反転を行なう時期であるかどうかを判定し、有効反転時期であればYESとなってステップ1410bへ移行し、有効反転時期でなければNOとなってステップ1410aへ復帰する。尚、ステップ1410aは、例えば約５[msec]の周期で反転動作を行うが、マイクロプロセッサ20が入出力制御のための割込み制御動作を行うことによって、５[msec]の周期は変動するように構成されている。
【０１３１】
ステップ1410bでは、論理信号PMTの論理レベルを「Ｌ」から「Ｈ」に有効反転させてからステップ1411aへ移行する。ステップ1411aでは、通信同期信号CLKの発生時期であるかどうかを判定し、ステップ1410bによって論理信号PMTが有効反転してから所定の待機時間τが経過していなければNOとなってステップ411bへ移行し、待機時間τを経過していればYESとなってステップ1412へ移行する。ステップ1412では通信同期信号CLKを発生してステップ412へ移行する。尚、ステップ1410b、1412で発生した通信許可信号PMTと通信同期信号CLKは、後述のステップ1713a、1713b（図１３参照）に於いて停止されるようになっている。その他の動作は、実施の形態１に於ける図４のフローチャートの場合と同様である。
【０１３２】
次に、図８に示す監視制御回路部30Bの受信動作を説明する。図１１は、監視制御回路部30Bの受信動作を説明するためのフロ−チャ−トである。図１１に於いて、ステップ500は、補助マイクロプロセッサ30bが主制御回路部20Bからの受信動作を開始するステップである。ステップ1510aは待機ステップであって、主制御回路部20Bから送信された通信許可信号である論理信号PMTが論理レベル「Ｌ」から「Ｈ」に有効反転したかどうかを判定し、有効論理反転すればYESとなってステップ1511へ移行し、有効論理反転していなければNOとなってステップ1510aへ復帰する。
【０１３３】
ステップ1511は、前述のステップ1412による通信同期信号CLKを受信したかどうかを判定し、受信すればYESとなってステップ512へ移行し、受信していない待機時間τ以内であればNOとなってステップ1511へ復帰する待機ステップとなっている。ステップ1510bでは、論理信号ＰＭTが停止して論理レベル「Ｌ」に論理反転したかどうかを判定し、停止していないときにはNOとなってステップ512へ復帰して受信動作を継続し、停止した場合にはYESとなってステップ515bへ移行する。その他の動作は、実施の形態１に於ける図５のフローチャートの場合と同様である。
【０１３４】
次に、図８に示す監視制御回路部３０Bの送信動作について説明する。図１２は、監視制御回路部３０Bの送信動作を説明するためのフロ−チャ−トである。図１２に於いて、ステップ600は補助マイクロプロセッサ30bが主制御回路部20Bに対して送信動作を開始するステップである。ステップ1602bは、論理信号PMTが停止して、論理レベルが「Ｈ」から「Ｌ」に反転したかどうかを判定するステップであり、停止していなければＮＯとなってステップ602aへ復帰して受信動作を継続し、論理信号PMTが停止すればYESとなってステップ605bへ移行する。
【０１３５】
ステップ1610aでは、論理信号PMTが動作して、論理レベルが「Ｌ」から「Ｈ」に反転したかどうかを判定するステップであり、動作していなければＮＯとなってステップ1610aへ復帰して受信待機し、論理信号PMTが動作すればYESとなってステップ1611aへ移行する。ステップ1611aでは、主制御回路部20Bが発生する通信同期信号CLKを受信したかどうかを判定するステップであり、未受信であればステップ611bへ移行し、受信すればYESとなってステップ612へ移行する。
【０１３６】
ステップ1610bでは、論理信号PMTが停止して、論理レベルが「Ｈ」から「Ｌ」に反転したかどうかを判定するステップであり、停止していなければＮＯとなってステップ612へ復帰して送信動作を継続し、論理信号PMTが停止すればYESとなって動作終了ステップ620へ移行する。その他の動作は、実施の形態１に於ける図６のフローチャートの場合と同様である。
【０１３７】
次に、図８に示す主制御回路部20Bの受信動作について説明する。図１３は、主制御回路部20Bの受信動作について説明するためのフロ−チャ−トである。図１３に於いて、ステップ700は、マイクロプロセッサ20が監視制御回路部30Bからの受信動作を開始するステップである。ステップ1710aは、前述のステップ1410bによって論理信号PMTが論理レベル「Ｌ」から「Ｈ」に有効反転しているかどうかを判定し、有効論理反転していなければＮＯとなってステップ1710aへ復帰し、有効論理反転すればYESとなってステップ1711へ移行する待機ステップである。
【０１３８】
ステップ1711は、前述のステップ1412による通信同期信号CLKが継続発生中であるかどうか判定し、発生中であればYESとなってステップ712へ移行し、未発生であればNOとなってステップ1711へ復帰する待機ステップとなっている。
【０１３９】
ステップ1710bでは、論理信号PMTが停止して、論理レベルが「Ｈ」から「Ｌ」に反転したかどうかを判定し、停止していなければＮＯとなってステップ712へ復帰して受信動作を継続し、論理信号PMTが停止すればYESとなってステップ1713bへ移行する。ステップ1713aとステップ1713bでは、前述のステップ1410bで有効反転した論理信号PMTを停止して、論理レベルを「Ｈ」から「Ｌ」に反転すると共に、前述のステップ1412で発生開始した通信同期信号CLKを停止する。
【０１４０】
（３）実施形態２による車載電子制御装置の要点と特徴
以上の説明で明らかなとおり、この発明の実施の形態２による車載電子制御装置は、不揮発プログラムメモリ25Bと、演算処理用ＲＡＭメモリ24と、可変周期で動作する開閉センサを包含した第一の入力センサ群11aが接続された第一の入力インタフェース回路21と、第一の電気負荷群12aが接続された第一の出力インタフェース回路22と前記不揮揮プログラムメモリ25Bに格納された制御プログラムの内容と前記第一の入力センサ群11aの動作状態に応動して、可変周期の断続動作負荷を包含した前記第一の電気負荷群12aを制御するマイクロプロセッサ20とを備えた主制御回路部20Bと、
前記マイクロプロセッサ20に対して一対のシリアルインタフェース回路27a、37aによって接続され、当該マイクロプロセッサ20に対するに対する一部の入出力信号となる第二の入力センサ群11bと第二の電気負荷群12bとの入出力信号の交信を行なうと共に、質問情報を定期的に順次送信する質問情報生成手段605aと、前記質問情報に対する正解情報格納メモリ35Bと、前記質問情報に基づく前記主制御回路部20Bからの回答情報と前記正解情報格納メモリ35Bに格納されている正解情報とを比較して異常の有無を判定する異常判定手段517とを有する監視制御回路部30Bとを備えた車載電子制御装置10Bであって、
前記シリアルインタフェース回路27a、37aは、前記主制御回路部20Bと監視制御回路部30Bとの間に接続されて、通信許可信号PMTと通信同期信号CLKによって多数バイトの下り通信情報DNDと上り通信情報UPDを同時に送受信する全二重ブロック通信回路を構成すると共に、前記監視制御回路部30Bは質問情報更新手段604を備えている。
【０１４１】
前記下り通信情報DNDは、前記主制御回路部20Bから監視制御回路部30Bに送信されて、当該監視制御回路部に於いて必要とされる設定定数又は制御出力と、前回の上り通信情報UPDで得られた前記質問情報に対する回答情報と符号点検情報とを包含している。前記上り通信情報UPDは、前記監視制御回路部30Bに対する入力信号情報、或いは前記主制御回路部20Bから得られた前記設定定数又は前記制御出力の記憶情報と、今回の質問情報と符号点検情報とを包含している。前記通信許可信号PMTは、独立した制御信号線によって前記主制御回路部20Bから監視制御回路部30Bに対して定期送信され、主制御回路部20Bが前記全二重通信の開始を許可する信号である。
【０１４２】
前記通信同期信号CLKは、独立した制御信号線によって前記主制御回路部20Bから監視制御回路部30Bに対して送信されて、少なくとも通信情報のビット数に応じた数のパルスを発生する。前記質問情報更新手段604は、前記上り通信情報UPDに包含される質問情報が複数の通信回数に於いて同一質問情報となるように反復送信し、所定期間以上の送信を行なってから新たな質問情報に更新し、前記主制御回路部20Bは前記質問情報が更新変更されてから前記所定期間未満の時期までに当該質問情報に対する回答情報を生成するように構成されている。
【０１４３】
前記主制御回路部20Bは、エンジンのクランク角センサの動作に応動した割込み制御が行なわれる燃料噴射制御機能又は点火コイル制御機能を包含していると共に、前記シリアルインタフェース回路27aと前記演算処理用ＲＡＭメモリ24との間に接続されたダイレクトメモリアクセスコントローラ27bを備えている。前記通信許可信号PMTは、略一定の周期で定期的に通信許可を与える信号であるが、前記割込み制御が発生したときには現状の論理レベルを維持し、当該割込み制御が解除されたことによって動作状態を回復する。前記通信同期信号CLKは、前記割込み制御が発生したときにはパルス列の発生状態を持続するか、又は停止状態を持続する。前記ダイレクトメモリアクセスコントローラ27bは、前記シリアルインタフェース回路27aを構成する直並列変換回路の並列入出力バスと前記マイクロプロセッサ20のデータバス間に接続されて、前記マイクロプロセッサ20を経由しないで前記演算処理用ＲＡＭメモリ24との間のデータの授受を行なうものである。
【０１４４】
前記上り通信情報UPDのビット数は、前記下り通信情報DNDのビット数よりも多く、前記主制御回路部20Bと監視制御回路部30Bとは中断情報処理手段715b、515bを備えている。前記中断情報処理手段715b、515bは、前記通信許可信号PMTが前記下り通信の完了前に中断されると、中断された下り通信情報と上り通信情報は無効とし、前記通信許可信号PMTが前記下り通信の完了後で上り通信の完了前に中断されると、下り通信情報は有効となるが中断された上り通信情報は無効とする手段である。
【０１４５】
前記通信許可信号は、通信許可されている期間で論理レベルが「Ｈ」又は「Ｌ」の一方の論理レベルとなり、通信不許可期間では他方の論理レベルとなる論理信号PMTである。当該論理信号PMTの論理レベルが前記一方の論理レベルに変化する都度に新たな通信ブロックの通信開始が許可されるものであると共に、一定論理レベルが維持されているときには所定ビット数の通信が完了すると今回の通信は完了し、所定ビット数の通信が完了する前に論理レベルが他方の論理レベルに反転すると通信データの中断処理が行なわれる。
【０１４６】
以上のとおり、この発明の実施の形態２による車載電子制御装置によれば、通信許可信号は通信許可されている期間で論理レベルが例えば「Ｈ」となり、通信不許可期間では「Ｌ」となる論理信号となっている。従って、最低限度の制御信号線を用いて通信許可信号を供給することができると共に、通信完了に伴って通信許可信号が停止するので、マイクロプロセッサによって通信不許可時間を確定することができる特徴がある。
【０１４７】
前記通信同期信号CLKは、前記主制御回路部20Bが通信許可信号PMTを発生してから所定の待機時間τを於いて発生開始して、シリアル通信信号が歩進移動するパルス列信号である。当該通信同期信号CLKは、送受信ビット数に対応した所定量のパルス数を発生してからパルス発生を停止するか、又は所定量のパルスを発生完了しても尚パルス発生を持続して、次回の通信許可信号PMTの発生に伴ってパルス発生を一旦停止して前記待機時間τを置いて再びパルス発生を開始するものであって、所定量のパルス発生が完了するまでに次回の通信許可信号PMTが早期に発生した場合には残りのパルスの発生を省略し、前記待機時間τを置いて再びパルス発生を開始する。
【０１４８】
以上のとおり、この発明の実施の形態２による車載電子制御装置によれば、通信同期信号は主制御回路部が通信許可信号を発生してから所定の待機時間τを於いて発生開始するようになっている。従って、待機時間の間に通信の初期化処理を行って送信開始準備が行なうことができる。
【０１４９】
前記監視制御回路部30Bは、アナログセンサを含む第二の入力センサ群11bに対する第二の入力インタフェース回路31と多チャンネルＡＤ変換器36を備え、当該アナログ信号のデジタル変換値を前記シリアルインタフェース回路37a、27aを介して前記主制御回路部20Bへ送信するように構成されている。当該監視制御回路部30Bは、記通信許可信号PMTを受信したことによって前記多チャンネルＡＤ変換器36に対するＡＤ変換開始指令を発生し、全チャンネルのＡＤ変換所要時間を経過したこと、又はＡＤ変換された入力信号を送信開始するまでにはＡＤ変換が完了している頃合の遅延時間を於いて主制御回路部20Bが前記通信同期信号CLKの発生を開始するものである。
【０１５０】
前記上り通信情報UPDは第一のフラグ情報を包含すると共に、前記下り通信情報DNDは第二のフラグ情報を包含している。前記第一のフラグ情報は、記監視制御回路部30Bに於いて前記質問情報の内容が更新変更された時点に於いて変化して、質問情報の変化を告知する１ビット又は複数ビットの識別信号となるものである。前記第二のフラグ情報は、記質問情報の内容が更新変更されたことに伴って、前記主制御回路部20Bが前記回答情報の内容を更新させた時点に於いて変化して、回答情報の更新を報知する１ビット又は複数ビットの識別信号となるものである。
【０１５１】
前記監視制御回路部30Bは更に、応答遅延判定手段516を備えている。当該応答遅延判定手段516は前記監視制御回路部30Bが前記第一のフラグ情報の内容を変化させてから、第二のフラグ情報の受信データが変化するまでの時間が所定時間を超過していたときに前記主制御回路部20Bの異常であると判定する手段である。
【０１５２】
前記監視制御回路部30Bは更に、符号誤り検出手段514とリセット処理手段519とを備えている。前記符号誤り検出手段514は、記下り通信情報DNDの受信データに対するサムチェック又はＣＲＣチェックで代表される符合点検手段を用いてビット情報の混入又は欠落の有無を検出する。前記リセット処理手段519は、記異常判定手段517が応答異常を判定したこと、又は前記応答遅延判定手段516が応答遅延を判定したこと、又は前記符号誤り検出手段514が下り通信情報の符号誤りを検出したことの監視集計結果に応動して前記主制御回路部20Bを初期化し再起動する。
【０１５３】
前記監視制御回路部30Bは、補助マイクロプロセッサ30bと、当該補助マイクロプロセッサと協働する補助不揮発プログラムメモリ35Bと補助ＲＡＭメモリ34とを包含している。前記補助不揮発プログラムメモリ35Bは、記異常判定手段517、応答遅延判定手段516、下り通信情報に対する符号誤り判定手段514、リセット処理手段519となる制御プログラムを包含すると共に、前記質問情報に対する正解情報が格納される。前記補助ＲＡＭメモリ34には、記監視集計結果が書込みされている。
【０１５４】
以上のとおり、この発明の実施の形態２による車載電子制御装置によれば、監視制御回路部は補助マイクロプロセッサと、補助不揮発プログラムメモリと補助ＲＡＭメモリとを包含している。従って、異常監視制御の仕様を補助不揮発プログラムメモリに格納された制御プログラムによって手軽に変更することができる特徴がある。
【０１５５】
前記下り通信情報DNDは、第一のタグ情報を包含し、前記上り通信情報UPDは、第二のタグ情報を包含すると共に、前記プログラムメモリ25Bは、タグ異常判定手段718aとなる制御プログラムを備えている。前記第一のタグ情報は、前記主制御回路部20Bによって決定され、前記通信許可信号PMTが発生する都度に内容が変化する数値データである。前記第二のタグ情報は、前記第一のタグ情報を受信した前記監視制御回路部30Bが、次回の送信に於いて当該第一のタグ情報と同じ数値データを第二のタグ情報として返信するものである。前記タグ異常判定手段718aは、前記監視制御回路部30Bから今回受信した第二のタグ情報と、前記主制御回路部20Bが送信した前回の第一のタグ情報とが一致しているかどうかを前記主制御回路部20Bが判定し、当該タグ情報が不一致であるか、又は所定時間以内に一致した第二のタグ情報が得られないときには前記監視制御回路部30Bが異常であると判定する逆監視手段である。
【０１５６】
前記プログラムメモリ25Bは更に、誤答送信手段403bと集計情報監視手段718bとなる制御プログラムを備えると共に、前記上り通信情報UPDには前記監視制御回路部30Bに於ける異常監視の集計情報が包含されている。前記誤答送信手段403bは、前記質問情報に対して意図的に不正解情報を回答情報として送信する手段であって、当該誤答送信手段403bによって意図的に誤答送信するタイミングは、前記異常監視の集計値に余裕があって、１回の誤答応答によっては前記監視制御回路部30Bのリセット処理手段519がリセット出力を発生しない時点に於いて実行される。前記集計情報監視手段718bは、前記集計情報を監視することによって監視制御回路部30Bが正常に動作していることを主制御回路部20Bによって逆監視する手段である。
【０１５７】
前記プログラムメモリ25Bは更に、符号誤り検出手段714又は記憶情報異常検出手段718cとリセット処理手段719となる制御プログラムを包含している。前記符号誤り検出手段714は前記上り通信情報UPDの受信データに対するサムチェック又はＣＲＣチェックで代表される符合点検手段を用いてビット情報の混入又は欠落の有無を検出する。前記記憶情報異常検出手段718cは、前記下り通信情報DNDの一部として監視制御回路部30Bが受信記憶した設定、出力情報の記憶状態を、上り通信情報UPDの一部として返信受信した前記主制御回路部20Bに於いて比較判定して異常の有無を検出する。前記リセット処理手段719は、前記符号誤り検出手段714が上り通信情報UPDの符号誤りを検出したこと、又は前記記憶情報異常検出手段718cが記憶情報の異常を検出したこと、又は前記タグ異常判定手段718aがタグ情報の不一致又は遅延判定を行なったこと、又は前記集計情報監視手段718bによる前記異常監視の集計情報が異常であったことの逆監視集計結果に応動して前記監視制御回路部30Bを初期化、再起動する。
【０１５８】
実施の形態１、２についての補足
実施の形態1及び２に於けるブロック通信回路によれば、一回の通信に含まれるデータは対象となる全てのアドレスの情報を包含していて、その結果として送信先のアドレスが送信順序によって予め固定割付されていることによって送信データに対するアドレスデータが不要となり、交信データ量が大幅に削減されるものである。このように全データを一括送信する結果として、異常監視信号は比較的高頻度に交信される入出力信号と共に送信され、回答情報を生成するためのマイクロプロセッサの制御負担が増大する問題が発生するが、質問情報更新手段によって実質的な質問発生周期を延長することができるようになっている。従って、マイクロプロセッサは第一の入力センサ群と第一の電気負荷群に関する可変周期の入出力制御を行いながら、第二の入力センサと第二の電気負荷群に対する一定周期の入出力信号の交信と延長一定周期の異常監視信号の交信を行なうことによって、第一の入力センサ群の開閉周期の影響を受けずに比較的高頻度に一部の入出力信号の交信と一定低頻度の異常監視を行なうことができると共に、過剰頻度の異常監視制御によるマイクロプロセッサの制御負担を軽減することができる効果がある。又、第二の入力センサ群と第二の電気負荷群の動作頻度が緩慢であっても、比較的高頻度に入出力信号の交信を行なうことによって、変化が発生すれば速やかに相手側に伝達することができる効果がある。
【０１５９】
実施の形態１、２の変形例
図１に示す実施の形態１では、監視制御回路部30Aとして論理回路部30aを備え、通信許可信号は交番信号ALTとし、通信同期信号CLKは監視制御回路部30Aが発生するように構成されているが、論理回路部30aに替わって、図８に示す実施の形態２で示した補助マイクロプロセッサ30bを使用することもできる。補助マイクロプロセッサ30bを使用した場合には、データメモリ35Aの内容を変更することによって、比較的容易に監視制御回路部の動作仕様を変更することができる特徴がある。
【０１６０】
又、図８に示す実施の形態２では、監視制御回路部30Bとして補助マイクロプロセッサ30bを備え、通信許可信号は論理信号PMTとし、通信同期信号CLKは主制御回路部20Bが発生するように構成されているが、補助マイクロプロセッサ30bに替わって、図１に示す実施の形態１に於ける論理回路部30aを使用することもできる。論理回路部30aを用いた場合には、監視制御回路部としての制御仕様の変更を行うことが困難となるが、補助マイクロプロセッサ30bと補助プログラムメモリ35Bを使用しないで安価な集積回路素子を構成することができる特徴がある。
【０１６１】
又、以上の説明では、データメモリ35A又は補助プログラムメモリ35Bには、質問情報と当該質問情報とに対応した正解情報とが予め書込みされているものとしたが、前記質問情報と当該質問情報とに対応した正解情報とはプログラムメモリ25A、25Bに対して外部ツールから書込みされていて、当該プログラムメモリに書込みされた質問情報と正解情報とは前記下り通信情報の中の設定データとして前記監視制御回路部のＲＡＭメモリに送信されるようにしてもよい。
【０１６２】
又、以上の説明では、監視制御回路部30A、30Bが主制御回路部20A、20Bの異常を検出すると、主制御回路部20A、20Bが初期化、再起動されるように構成されているが、主制御回路部20A、20Bの初期化、再起動処理に代わってスロットル弁開度制御用モータに対する電源リレーを消勢し、所定のデフォルト弁開度による退避運転モードへ移行するようにすることも可能である。
【０１６３】
前記質問情報は、前記マイクロプロセッサ20に於いて適用される少なくとも１個の演算算式に対応した制御プログラム、又は当該制御プログラムと同じ内容のプログラムであって、前記プログラムメモリ25A、25Bの異なるアドレス領域に格納されているコピープログラムを被試験プログラムとして指定すると共に、当該被試験プログラムに於いて適用される入力データに対応した入力定数テーブル番号を指定するものである。当該入力定数テーブルは、前記プログラムメモリ25A、25Bに格納されており、前記主制御回路部20A、20Bは、前記質問情報によって指定された演算算式と入力定数に基づく演算結果を回答情報として前記監視制御回路部30A、30Bに送信するように構成することができる。
【０１６４】
前記入力センサは、少なくともアクセルペダルの踏込み度合を検出するアクセルポジションセンサと、エンジンの吸気量を測定するエアフローセンサとエンジン回転速度を算出するためのエンジン回転センサとを備えると共に、前記電気負荷群は少なくとも吸気スロットルの弁開度制御用モータを備えていて、前記被試験プログラムは前記入力センサによる検出信号に応動してスロットル弁開度を決定するための制御プログラムであり、上記入力定数テーブルは前記アクセルポジションセンサとエアフローセンサとエンジン回転速度に対応した固定定数の組合せであって、当該入力定数テーブルは複数種類の運転状態を想定した複数種類のものを前記プログラムメモリに格納しておくようにすることができる。
【図面の簡単な説明】
【０１６５】
【図１】この発明の実施の形態１による車載電子制御装置の全体構成図である。
【図２】この発明の実施の形態１による車載電子制御装置のシリアル通信を説明するタイムチャートである。
【図３】この発明の実施の形態１による車載電子制御装置の質問、回答情報を説明する変遷図である。
【図４】この発明の実施の形態１による車載電子制御装置の主制御回路部の送信動作を説明するためのフロ−チャ−トである。
【図５】この発明の実施の形態１による車載電子制御装置の監視制御回路部の受信動作を説明するためのフロ−チャ−トである。
【図６】この発明の実施の形態１による車載電子制御装置の監視制御回路部の送信動作を説明するためのフロ−チャ−トである。
【図７】この発明の実施の形態１による車載電子制御装置の主制御回路部の受信動作を説明するためのフロ−チャ−トである。
【図８】この発明の実施の形態２による車載電子制御装置の全体構成図である。
【図９】この発明の実施の形態２による車載電子制御装置のシリアル通信を説明するためのタイムチャートである。
【図１０】この発明の実施の形態２による車載電子制御装置の主制御回路部の送信動作を説明するためのフロ−チャ−トである。
【図１１】この発明の実施の形態２による車載電子制御装置の監視制御回路部の受信動作を説明するためのフロ−チャ−トである。
【図１２】この発明の実施の形態２による車載電子制御装置の監視制御回路部の送信動作を説明するためのフロ−チャ−トである。
【図１３】この発明の実施の形態２による車載電子制御装置の主制御回路部の受信動作を説明するためのフロ−チャ−トである。
【図１４】従来の装置のＱ＆Ａによる異常判定手段の概要を示す概念図である。
【符号の説明】
【０１６６】
10A、10B    電子制御装置                11a    第一の入力センサ群
11b    第二の入力センサ群                12a    第一の電気負荷群
12b    第二の電気負荷群                  13    外部電源
19    外部ツール                        20    マイクロプロセッサ
20A、20B    主制御回路部                21    第一の入力インタフェース回路
22    第一の出力インタフェース回路      24    RAMメモリ
25A、25B    プログラムメモリ            26、36    多チャンネルＡＤ変換器
27a、37a  シリアルインタフェース回路
27b、37b    ダイレクト・メモリアクセス・コントローラ（ＤＭＡ）
28    上り通信格納情報                  29    ツールインタフェース回路
30A、30B    監視制御回路部              30a    論理回路部
30b    補助マイクロプロセッサ          31    第二の入力インタフェース回路
32    第二の出力インタフェース回路      33    電源回路
34    補助RAMメモリ                  35A    データメモリ
35B    補助プログラムメモリ            38    下り通信格納情報
40    ウォッチドッグタイマ              403b    誤答送信手段
514    符号誤り検出手段（下り通信）      515b    中断情報処理手段
516    応答遅延判定手段                  517    異常判定手段
519    リセット処理手段                  604    質問情報更新手段
605a    質問情報生成手段                714    符号誤り検出手段（上り通信）
715b    中断情報処理手段                718a    タグ異常判定手段
718b    集計情報監視手段                718c    記憶情報異常検出手段
719    リセット処理手段                RST1、RST2    リセット出力信号
ALT    通信許可信号                    PMT    通信許可信号
CLK    クロック信号（通信同期信号）    WD    ウォッチドッグ信号
RST    リセットパルス                  UPD    上り通信情報
DND    下り通信情報
【図１】
0004476320.tif 000002
【図２】
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【図３】
0004476320.tif 000004
【図４】
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【図５】
0004476320.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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