(57)【特許請求の範囲】
【請求項１】
（ａ）複数のワード線が形成された半導体基板上に第１の絶縁膜を形成し、
（ｂ）ビット線マスク膜をマスクとして、前記第１の絶縁膜上に複数のビット線を形成し、
（ｃ）前記半導体基板の全面を覆う保護膜を形成し、
（ｄ）該保護膜上に前記ビット線の間を充填し、かつ、上面が平坦な第２の絶縁膜を形成し、
（ｅ）該第２の絶縁膜に、前記ビット線の間隔より大径で前記ビット線マスク膜に到達する第１の孔と、該第１の孔に連続し前記ビット線の間の前記第１の絶縁膜に到達する第２の孔とを形成し、
（ｆ）前記第１及び第２の孔を充填し、かつ、前記半導体基板の全面を覆う第３の絶縁膜を形成し、
（ｇ）該第３の絶縁膜に前記第１と第２の孔とを形成し、
（ｈ）前記第１の絶縁膜に、前記第２の孔に連続し、かつ、前記第２の孔と同径の半導体基板上に到達する第３の孔を形成し、
（ｉ）前記第２及び第３の孔を充填し、かつ、前記第１の孔の内壁を覆う導電層を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜が有機膜である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記保護膜の少なくとも上部が常圧ＣＶＤ法によって形成されたＳｉ3 Ｎ4 膜である請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＩＣ、ＬＳＩ等の半導体装置においては、高集積化が求められているため、回路の中にキャパシタ（容量）を有する半導体装置の場合、前記キャパシタを立体的に形成して、集積度を向上させるようになっている。
【０００３】
例えば、ＭＯＳＦＥＴによるメモリであるＤＲＡＭの場合、電荷を蓄積するキャパシタと該キャパシタに電荷の書き込み及び読み出しを行うためのトランジスタから成るメモリセルが、多数個集積されている。そして、該メモリセルは、前記キャパシタに“１”又は“０”に対応する電荷を蓄積し、該電荷がリーク電流により消失する前に、前記電荷を読み出し、リフレッシュを行うようになっているので、前記キャパシタの容量が大きくなければならない。この場合、前記キャパシタの容量が小さいと、ソフトエラーが発生したり、読み出し電荷量が減少したりして、誤動作が発生してしまう。
【０００４】
しかし、半導体装置の集積度を高めていくと、前記キャパシタが平面形状であるプレーナ型の構造であると、前記キャパシタの面積を確保することができず、前記キャパシタの容量を大きくすることができなくなってしまう。
【０００５】
そこで、半導体装置の集積度を高めても、前記キャパシタの面積を確保して、容量を大きくするために、基板に溝を形成してキャパシタを埋め込むトレンチ型、トランジスタの上にキャパシタを持ち上げて形成するスタック型等の３次元構造を有するキャパシタが提供されている。
【０００６】
ここで、前記３次元構造を有するキャパシタの製造方法の１例を説明する。なお、前記キャパシタの一方の電極であるストーレッジノード（蓄積電極）が略シリンダ（円筒）形状の場合について、図面を参照しながら説明する。
【０００７】
図２は従来の半導体装置の製造方法における工程断面図を示す第１の図、図３は従来の半導体装置の製造方法における工程断面図を示す第２の図であり、図２（ｃ）におけるＡ−Ａ矢視図、図４は従来の半導体装置の製造方法における工程断面図を示す第３の図、図５は図４におけるＢ−Ｂ矢視図、図６は従来の半導体装置の製造方法における工程断面図を示す第４の図、図７は従来の半導体装置の製造方法における工程断面図を示す第５の図である。
【０００８】
まず、図２（ａ）に示されるように、シリコン基板のような半導体基板５０上に図示されないｐ領域、ｎ領域、絶縁層等を形成した後、その上にポリシリコン、Ｗ（タングステン）等の導電層を形成し、該導電層をＳｉ3 Ｎ4 から成るマスク膜５２をマスクとしてエッチングして、ワード線５１を形成する。そして、前記半導体基板５０の全面を覆うＳｉ3 Ｎ4 膜を形成した後、エッチングにより前記Ｓｉ3 Ｎ4 膜を前記ワード線５１及びマスク膜５２の側面にのみ残留させて、Ｓｉ3 Ｎ4 から成るスペーサ膜５３を形成する。
【０００９】
次に、図２（ｂ）に示されるように、前記半導体基板５０の全面を覆う、ＢＰＳＧ（Ｂ及びＰを添加したシリケイトガラス）から成る層間絶縁膜５４を形成する。そして、図２（ｃ）に示されるように、前記層間絶縁膜５４の上にポリシリコン、Ｗ（タングステン）等の導電層を形成し、該導電層をＳｉ3 Ｎ4 から成るビット線マスク膜５６をマスクとしてエッチングして、ビット線５５を形成する。
【００１０】
次に、図３（ａ）に示されるように、前記層間絶縁膜５４、ビット線５５及びビット線マスク膜５６の全面を覆うＳｉ3 Ｎ4 から成る保護膜５７をＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法により形成する。なお、図３（ａ）以降に示される工程断面図は、図２（ｃ）においてＡ−Ａ方向から見た断面図である。
【００１１】
次に、前記保護膜５７の全面をエッチングして、前記保護膜５７を前記ビット線５５及びビット線マスク膜５６の側面にのみ残留させて、図３（ｂ）に示されるように、保護膜５７を形成する。
【００１２】
次に、前記層間絶縁膜５４、ビット線マスク膜５６及び保護膜５７の全面を覆うＮＳＧ（窒化シリケイトガラス）から成る層間絶縁膜５８をＨＤＰＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  ＣＶＤ）法により形成した後、図３（ｃ）に示されるように、前記層間絶縁膜５８の全面を覆うＳｉ3 Ｎ4 から成るストッパー膜５９を形成する。
【００１３】
次に、前記ストッパー膜５９の全面を覆う、ＢＰＳＧから成る層間絶縁膜６０を形成した後、該層間絶縁膜６０の全面にフォトレジスト膜６１を形成する。そして、フォトリソグラフィー技術によって前記フォトレジスト膜６１を所定のパターンにパターニングした後、パターニングされた前記フォトレジスト膜６１をマスクとして、前記層間絶縁膜６０をマグネトロンＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）エッチング法によってエッチングする。この場合、エッチングガスはＡｒ／Ｃ4 Ｆ8 ／Ｏ2 であり、エッチング条件は、条件（１）、すなわち、
Ａｒ／Ｃ4 Ｆ8 ／Ｏ2 ＝５００／２６／１２ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝５０ｍＴ
ＲＦ  Ｐｏｗｅｒ＝１５００Ｗ
である。
【００１４】
ここで、エッチング中はＥＰＤ（Ｅｔｃｈ  Ｐｉｔ  Ｄｅｎｓｉｔｙ）を測定し、図４に示されるように、エッチングホール６５が、前記ストッパー膜５９に到達したことが判定された時に、エッチングを停止する。なお、図４に示される状態をＢ−Ｂ方向、すなわち、前記半導体基板５０の上方から見ると、図５に示されるようになる。また、図４に示される状態は、図５におけるＣ−Ｃ断面である。
【００１５】
次に、ＣＨＦ3 ／ＣＯ、又は、Ａｒ／ＣＨＦ3 ／Ｏ2 をエッチングガスとして、前記ストッパー膜５９をマグネトロンＲＩＥエッチング法によりエッチングする。この場合、エッチング条件は、条件（２）、すなわち、
ＣＨＦ3 ／ＣＯ＝３０／１７０ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝３０ｍＴ
ＲＦ  Ｐｏｗｅｒ＝１５００Ｗ
又は、
Ａｒ／ＣＨＦ3 ／Ｏ2 ＝１７０／３０／５ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝２０ｍＴ
ＲＦ  Ｐｏｗｅｒ＝３００Ｗ
である。
【００１６】
この後、エッチングガスをＡｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 に変更して、マグネトロンＲＩＥエッチング法によるエッチングを続行する。ただし、エッチング条件は、条件（３）、すなわち、
Ａｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 ＝５００／７／４ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝４５ｍＴ
ＲＦ  Ｐｏｗｅｒ＝１５００Ｗ
である。
【００１７】
これにより、図６に示されるように、前記ビット線５５の間を通り、前記層間絶縁膜５４を貫通して前記半導体基板５０の上面に到達するコンタクトホール６２が、自己整合的に形成される。
【００１８】
次に、前記フォトレジスト膜６１を除去した後、ＣＶＤ法により、前記半導体基板５０、ビット線マスク膜５６、保護膜５７及び層間絶縁膜６０の全面にポリシリコン層６３を形成する。この場合、該ポリシリコン層６３が前記コンタクトホール６２に充満し、前記半導体基板５０の上面と十分に電気的接触を保持することができるようにする。その後、前記ポリシリコン層６３の全面に、図７（ａ）に示されるように、ＮＳＧから成る絶縁膜６４をＣＶＤ法によって形成する。
【００１９】
次に、全面をエッチングして、前記絶縁膜６４及びポリシリコン層６３の上部のみを除去した後、ＨＦ酸によるウェットエッチングにより、残存する前記絶縁膜６４及び層間絶縁膜６０を除去することによって、図７（ｂ）に示されるように、ポリシリコン層６３から成り、略シリンダ形状を有するシリンダ部分６６が形成される。
【００２０】
このようにして形成された該シリンダ部分６６が、３次元構造を有するキャパシタのストーレッジノードとなるので、狭い占有面積でありながら、電極の面積が広く容量の大きなキャパシタを有する集積度の高い半導体装置を製造することができる。
【００２１】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体装置の製造方法においては、形成されたシリンダ部分６６におけるストッパー膜５９より下の外側部分がキャパシタのストーレッジノードとして有効に機能しないので、キャパシタの容量が小さくなってしまう。
【００２２】
つまり、前記半導体装置においてキャパシタを形成するには、前述した工程の後、前記シリンダ部分６６の全面、すなわち、シリンダ壁の内面及び外面に、例えば、Ｔａ2 Ｏ5 膜のような絶縁膜を形成し、次に該絶縁膜の周囲に、前記キャパシタのプレート電極として機能するＷ、ＴｉＮ（窒化チタン）等から成るセルプレートを形成する。これにより、前記シリンダ部分６６の全面は、絶縁膜を挟んで、前記セルプレートと向かい合って、前記キャパシタの電極面として機能する。
【００２３】
しかし、前記シリンダ部分６６における前記ストッパー膜５９より下の外側部分は、前記ストッパー膜５９及び層間絶縁膜５８によって覆われているので、前記絶縁膜及びセルプレートを形成することができない。したがって、前記シリンダ部分６６における前記ストッパー膜５９より下の外側部分は、前記キャパシタの電極面として機能しなくなってしまうので、前記キャパシタの電極の面積が狭くなり容量が小さくなってしまう。
【００２４】
なお、前記シリンダ部分６６の高さを、前記ストッパー膜５９より下の部分の高さの分だけ高くすれば、前記キャパシタの電極の面積が狭くなることはないが、前記従来の半導体装置の製造方法において、前記シリンダ部分６６の高さを高くするためには、前記層間絶縁膜６０厚くする必要がある。しかし、前記層間絶縁膜６０厚くすると、前記フォトレジスト膜６１をマスクとして、前記層間絶縁膜６０をエッチングしてエッチングホール６５を形成したり、コンタクトホール６２を形成したりすることが困難となり、また、後の工程において、上層に形成されるメタル配線層と前記半導体基板５０とのコンタクトを形成することも困難になってしまう。
【００２５】
本発明は、前記従来の半導体装置の製造方法の問題点を解決して、前記シリンダ部分の高さを高くすることなく、キャパシタの電極面として機能する面積を増加させて、キャパシタの容量を大きくし集積度の高い半導体装置を得ることのできる半導体装置の製造方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
そのために、本発明の半導体装置の製造方法においては、複数のワード線が形成された半導体基板上に第１の絶縁膜を形成し、ビット線マスク膜をマスクとして、前記第１の絶縁膜上に複数のビット線を形成し、前記半導体基板の全面を覆う保護膜を形成し、該保護膜上に前記ビット線の間を充填（てん）し、かつ、上面が平坦な第２の絶縁膜を形成し、該第２の絶縁膜に、前記ビット線の間隔より大径で前記ビット線マスク膜に到達する第１の孔と、該第１の孔に連続し前記ビット線の間の前記第１の絶縁膜に到達する第２の孔とを形成し、前記第１及び第２の孔を充填し、かつ、前記半導体基板の全面を覆う第３の絶縁膜を形成し、該第３の絶縁膜に前記第１と第２の孔とを形成し、前記第１の絶縁膜に、前記第２の孔に連続し、かつ、前記第２の孔と同径の半導体基板上に到達する第３の孔を形成し、前記第２及び第３の孔を充填し、かつ、前記第１の孔の内壁を覆う導電層を形成する。
【００２７】
本発明の他の半導体装置の製造方法においては、さらに、前記第２の絶縁膜が有機膜である。
【００２８】
本発明の更に他の半導体装置の製造方法においては、さらに、前記保護膜の少なくとも上部が常圧ＣＶＤ法によって形成されたＳｉ3 Ｎ4 膜である。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００３０】
なお、本実施の形態において製造する半導体装置は、ＭＯＳＦＥＴによるメモリであるＤＲＡＭのような集積度の高いＩＣ、ＬＳＩ等である。ここで、例えば、ＭＯＳＦＥＴによるメモリであるＤＲＡＭの場合、電荷を蓄積するキャパシタ（容量）と該キャパシタに電荷の書き込み及び読み出しを行うためのトランジスタから成るメモリセルが、多数個集積されている。そして、前記メモリセルは、前記キャパシタに“１”又は“０”に対応する電荷を蓄積し、該電荷がリーク電流によって消失する前に、ワード線から入力される電荷情報にしたがって、ビット線を開閉して、前記電荷を読み出し、リフレッシュを行うようになっているので、前記キャパシタの容量が大きくなければならない。この場合、前記キャパシタの容量が小さいと、ソフトエラーが発生したり、読み出し電荷量が減少したりして、誤動作が発生してしまう。なお、前記ソフトエラーは、一般的に、パッケージ材料から放出されるα線がメモリセルに入射することによって、前記キャパシタに蓄積された電荷が減少するために生じる誤動作である。
【００３１】
しかし、半導体装置の集積度を高めていくと、前記キャパシタが平面形状であるプレーナ型の構造であると、前記キャパシタの占有する面積を確保することができない。したがって、前記キャパシタの絶縁体に誘電率の高い材料を使用しても、前記キャパシタの対向する電極の面積を大きくできないので、前記キャパシタの容量を大きくすることができなくなってしまう。
【００３２】
そこで、本実施の形態においては、前記キャパシタの占有する面積を小さくして、半導体装置の集積度を高めても、前記キャパシタの対向する電極の面積を確保して、前記キャパシタの容量を大きくするために、トランジスタの上にキャパシタを持ち上げて形成する３次元構造のキャパシタであって、キャパシタの一方の電極であるストーレッジノード（蓄積電極）がシリンダ（円筒）形状である半導体装置の製造方法を提供する。
【００３３】
図１は本発明の第１の実施の形態における半導体装置の製造方法により製造されたシリンダ部分を示す図、図８は本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第１の図、図９は本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第２の図であり、図８（ｃ）におけるＤ−Ｄ矢視図、図１０は図９（ｂ）におけるＥ−Ｅ矢視図、図１１は本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第３の図、図１２は図１１（ｂ）におけるＧ−Ｇ矢視図、図１３は本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第４の図、図１４は本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第５の図、図１５は本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第６の図である。
【００３４】
まず、図８（ａ）に示されるように、シリコン基板のような半導体基板１０上に図示されないｐ領域、ｎ領域、絶縁層等を形成した後、その上にポリシリコン、Ｗ（タングステン）等から成る導電層を形成し、該導電層をＳｉ3 Ｎ4 から成るワード線マスク膜１２をマスクとしてエッチングして、ワード線１１を形成する。次に、前記半導体基板１０及びワード線マスク膜１２の全面を覆うＳｉ3 Ｎ4 膜を形成した後、エッチングにより前記Ｓｉ3 Ｎ4 膜を前記ワード線１１及びワード線マスク膜１２の側面にのみ残留させて、Ｓｉ3 Ｎ4 から成るワード線スペーサ膜１３を形成する。
【００３５】
次に、図８（ｂ）に示されるように、前記半導体基板１０、ワード線マスク膜１２及びワード線スペーサ膜１３の全面を覆うＢＰＳＧ（Ｂ及びＰを添加したシリケイトガラス）から成る第１の絶縁膜としての層間絶縁膜１４を形成する。そして、図８（ｃ）に示されるように、前記層間絶縁膜１４の上にポリシリコン、Ｗ（タングステン）等の導電層を形成し、該導電層をＳｉ3 Ｎ4 から成るビット線マスク膜１６をマスクとしてエッチングして、ビット線１５を形成する。
【００３６】
次に、図９（ａ）に示されるように、前記層間絶縁膜１４、ビット線１５及びビット線マスク膜１６の全面を覆うＳｉ3 Ｎ4 から成る保護膜１７をＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法によって形成する。なお、図９（ａ）以降に示される工程断面図は、図８（ｃ）においてＤ−Ｄ方向から見た断面図である。
【００３７】
次に、前記ビット線１５の間を充填し、かつ、前記保護膜１７の全面を覆う第２の絶縁膜として、ＮＳＧ（窒化シリケイトガラス）から成る層間絶縁膜１８をＨＤＰＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  ＣＶＤ）法によって形成した後、前記層間絶縁膜１８の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって平坦化する。そして、平坦化された前記層間絶縁膜１８の全面にフォトレジスト膜２１を形成した後、フォトリソグラフィー技術によって、図９（ｂ）に示されるように、前記フォトレジスト膜２１を所定のパターンにパターニングする。
【００３８】
ここで、２５は前記フォトレジスト膜２１に形成されたパターニングホールである。なお、図９（ｂ）に示される状態をＥ−Ｅ方向、すなわち、前記半導体基板１０の上方から見ると、図１０に示されるようになる。また、図９（ｂ）に示される状態は、図１０におけるＦ−Ｆ断面である。
【００３９】
次に、パターニングされた前記フォトレジスト膜２１をマスクとして、前記層間絶縁膜１８をマグネトロンＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）エッチング法によりエッチングして、図１１（ａ）に示されるように、前記層間絶縁膜１８にパターニングホール２５を形成する。ここで、該パターニングホール２５は、前記ビット線１５の間隔より大径で前記ビット線マスク膜１６に到達する第１の孔と、該第１の孔に連続し前記ビット線の間の前記層間絶縁膜１４に到達する第２の孔とを有するものである。この場合、エッチングガスはＡｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 であり、エッチング条件は、条件（３）、すなわち、
Ａｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 ＝５００／７／４ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝４５ｍＴ
ＲＦ  Ｐｏｗｅｒ＝１５００Ｗ
である。
【００４０】
次に、エッチングガスをＣＨＦ3 ／ＣＯに変更して、マグネトロンＲＩＥエッチング法によるエッチングを続行して、図１１（ｂ）に示されるように、前記パターニングホール２５内の前記層間絶縁膜１４及びビット線マスク膜１６上の保護膜１７を除去し、前記ビット線１５及びビット線マスク膜１６の側面に、サイドウォール状の前記保護膜１７を残留させる。この場合、エッチング条件は、条件（２）、すなわち、
ＣＨＦ3 ／ＣＯ＝３０／１７０ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝３０ｍＴ
ＲＦ  Ｐｏｗｅｒ＝１５００Ｗ
である。
【００４１】
ここで、図１１（ｂ）に示される状態をＧ−Ｇ方向、すなわち、前記半導体基板１０の上方から見ると、図１２に示されるようになる。また、図１１（ｂ）に示される状態は、図１２におけるＨ−Ｈ断面である。
【００４２】
次に、前記第１及び第２の孔を充填し、かつ、前記第２の絶縁膜を覆う第３の絶縁膜として、前記層間絶縁膜１４、ビット線マスク膜１６、保護膜１７及び層間絶縁膜１８の全面を覆うようにＢＰＳＧから成る層間絶縁膜２２を形成する。その後、該層間絶縁膜２２の全面にフォトレジスト膜２３を形成する。そして、フォトリソグラフィー技術によって前記フォトレジスト膜２３を、前記フォトレジスト膜２１のパターンと同様のパターンにパターニングした後、パターニングされた前記フォトレジスト膜２３をマスクとして、前記層間絶縁膜２２をマグネトロンＲＩＥエッチング法によってエッチングする。これにより、図１３に示されるように、前記ビット線マスク膜１６の上面に到達するエッチングホール２６が形成される。
【００４３】
この場合、エッチングガスはＡｒ／Ｃ4 Ｆ8 ／Ｏ2 であり、エッチング条件は、条件（１）、すなわち、
Ａｒ／Ｃ4 Ｆ8 ／Ｏ2 ＝５００／２６／１２ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝５０ｍＴ
ＲＦ  Ｐｏｗｅｒ＝１５００Ｗ
である。
【００４４】
次に、エッチングガスをＡｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 に変更して、マグネトロンＲＩＥエッチング法によるエッチングを続行する。ただし、エッチング条件は、条件（３）、すなわち、
Ａｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 ＝５００／７／４ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝４５ｍＴ
ＲＦ  Ｐｏｗｅｒ＝１５００Ｗ
である。
【００４５】
これにより、図１４に示されるように、前記ビット線１５の両側のサイドウォール状の保護膜１７間を通り、前記層間絶縁膜１４を貫通して前記半導体基板１０の上面に到達する第３の孔としてのコンタクトホール２７が、自己整合的に形成される。
【００４６】
次に、前記フォトレジスト膜２３を除去した後、ＣＶＤ法により、前記半導体基板１０、ビット線マスク膜１６、保護膜１７及び層間絶縁膜２２の全面に導電層としてのポリシリコン層２８を形成する。この場合、該ポリシリコン層２８が前記コンタクトホール２７に充満し、前記半導体基板１０の上面と十分に電気的接触を保持することができるようにする。その後、前記ポリシリコン層２８の全面に、図１５に示されるように、ＮＳＧから成る絶縁膜２９をＣＶＤ法によって形成する。
【００４７】
次に、全面をエッチングして、前記絶縁膜２９及びポリシリコン層２８の上部のみを除去した後、ＨＦ酸によるウェットエッチングにより、残存する前記絶縁膜２９、層間絶縁膜２２及び層間絶縁膜１８を除去することによって、図１に示されるように、ポリシリコン層２８から成り、略シリンダ形状を有するシリンダ部分３０が形成される。
【００４８】
そして、前記シリンダ部分３０は、３次元構造を有するキャパシタのストーレッジノードとなるので、狭い占有面積でありながら、電極の面積が広く容量の大きなキャパシタを有する集積度の高い半導体装置を製造することができる。
【００４９】
このように、本実施の形態の半導体装置の製造方法においては、前記パターニングホール２５内の前記層間絶縁膜１４及びビット線マスク膜１６上の保護膜１７を除去し、図１１（ｂ）に示されるように、前記ビット線１５及びビット線マスク膜１６の側面に、サイドウォール状の前記保護膜１７を残留させるようにしたので、図１３に示されるように、前記ビット線マスク膜１６の上面に到達するエッチングホール２６を形成する際に、サイドウォール状の前記保護膜１７がエッチングストッパとして機能することができる。したがって、前記シリンダ部分３０のシリンダ壁の外面を下端近傍に至るまで露出させることができる。
【００５０】
そして、前記シリンダ部分３０のシリンダ壁の外面が上端から下端近傍に至るまで露出されているので、後の工程において、前記シリンダ部分３０のシリンダ壁の外面全体に、例えば、Ｔａ2 Ｏ5 膜のような絶縁膜を形成し、次いで該絶縁膜の周囲に、前記キャパシタのプレート電極として機能するＷ、ＴｉＮ（窒化チタン）等から成るセルプレートを形成することができる。
【００５１】
これにより、前記シリンダ部分３０の全面は、シリンダ壁の外面全体も含み、絶縁膜を挟んで、前記セルプレートと向かい合って、前記キャパシタの電極面として機能するので、前記シリンダ部分３０の高さを高くすることなく、キャパシタの電極面として機能する面積を増加させて、キャパシタの容量を大きくし集積度の高い半導体装置を得ることができる。
【００５２】
次に、本発明の第２の実施の形態について説明する。なお、前記第１の実施の形態と同じ構造を有するものについては、その説明を省略する。
【００５３】
図１６は本発明の第２の実施の形態における半導体装置の製造方法における工程断面図を示す第１の図、図１７は本発明の第２の実施の形態における半導体装置の製造方法における工程断面図を示す第２の図、図１８は本発明の第２の実施の形態における半導体装置の製造方法における工程断面図を示す第３の図、図１９は本発明の第２の実施の形態における半導体装置の製造方法によって製造されたシリンダ部分を示す図である。
【００５４】
まず、前記第１の実施の形態における工程と同様の工程により、図１６（ａ）に示されるように、層間絶縁膜１４、ビット線１５及びビット線マスク膜１６の全面を覆う保護膜１７を形成する。なお、図１６（ａ）は図９（ａ）と同一のものである。
【００５５】
次に、前記保護膜１７の全面を覆うＢＡＲＣ（Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ  Ｃｏａｔ）膜３１を塗布により形成した後、前記ＢＡＲＣ膜３１の上面を平坦化する。なお、前記ＢＡＲＣ膜３１はフォトリソグラフィー工程において、反射防止膜として機能する。そして、平坦化された前記ＢＡＲＣ膜３１の全面にフォトレジスト膜２１を形成した後、フォトリソグラフィー技術により、図１６（ｂ）に示されるように、前記フォトレジスト膜２１を所定のパターンにパターニングする。
【００５６】
次に、パターニングされた前記フォトレジスト膜２１をマスクとして、前記ＢＡＲＣ膜３１をＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング法によってエッチングして、図１７（ａ）に示されるように、前記ＢＡＲＣ膜３１にパターニングホール２５を形成する。この場合、エッチングガスはＣｌ2 ／Ｏ2 ／Ｈｅ又はＯ2 ／Ｈｅであり、エッチング条件は、条件（４）、すなわち、
Ｃｌ2 ／Ｏ2 ／Ｈｅ＝２０／２０／１００ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝５ｍＴ
Ｓｏｕｒｃｅ  Ｐｏｗｅｒ＝２５０Ｗ
Ｂｉａｓ  Ｐｏｗｅｒ＝３０Ｗ
又は、
Ｏ2 ／Ｈｅ＝１０／３０ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝５ｍＴ
Ｓｏｕｒｃｅ  Ｐｏｗｅｒ＝２５０Ｗ
Ｂｉａｓ  Ｐｏｗｅｒ＝２０Ｗ
である。
【００５７】
次に、前記保護膜１７をマグネトロンＲＩＥエッチング法によってエッチングして、図１７（ｂ）に示されるように、層間絶縁膜１４及びビット線マスク膜１６上の前記保護膜１７を除去し、前記ビット線１５及びビット線マスク膜１６の側面に、サイドウォール状の前記保護膜１７を残留させる。この場合、エッチングガスはＣＨＦ3 ／ＣＯであり、エッチング条件は、条件（２）、すなわち、
ＣＨＦ3 ／ＣＯ＝３０／１７０ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝３０ｍＴ
ＲＦ  Ｐｏｗｅｒ＝１５００Ｗ
である。
【００５８】
次に、残存する前記フォトレジスト膜２１及びＢＡＲＣ膜３１を除去した後、前記層間絶縁膜１４、ビット線マスク膜１６及び保護膜１７上の全面に層間絶縁膜３２を形成し、さらに該層間絶縁膜３２の全面にフォトレジスト膜２３を形成する。そして、フォトリソグラフィー技術により前記フォトレジスト膜２３を、図１８に示されるように、前記フォトレジスト膜２１のパターンと同様のパターンにパターニングする。
【００５９】
次に、パターニングされた前記フォトレジスト膜２３をマスクとして、前記層間絶縁膜３２をマグネトロンＲＩＥエッチング法によってエッチングして、前記層間絶縁膜３２にパターニングホールを形成する。この場合、エッチングガスはＡｒ／Ｃ4 Ｆ8 ／Ｏ2 であり、エッチング条件は、条件（１）、すなわち、
Ａｒ／Ｃ4 Ｆ8 ／Ｏ2 ＝５００／２６／１２ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝５０ｍＴ
ＲＦ  Ｐｏｗｅｒ＝１５００Ｗ
である。
【００６０】
そして、前記パターニングホールが前記ビット線マスク膜１６に到達した時に、エッチングガスをＡｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 に変更して、マグネトロンＲＩＥエッチング法によるエッチングを続行して、前記ビット線１５の両側のサイドウォール状の保護膜１７間を通り、前記層間絶縁膜１４を貫通して前記半導体基板１０の上面に到達するコンタクトホール２７を自己整合的に形成する。この場合、エッチング条件は、条件（３）、すなわち、
Ａｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 ＝５００／７／４ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝４５ｍＴ
ＲＦ  Ｐｏｗｅｒ＝１５００Ｗ
である。
【００６１】
以降は、前記第１の実施の形態における図１４〜図１５及び図１に対応する工程と同様の工程により、図１９に示されるように、ポリシリコン層２８から成り、略シリンダ形状を有するシリンダ部分３０が形成される。
【００６２】
このように、本実施の形態の半導体装置の製造方法においては、前記保護膜１７の全面を覆うＢＡＲＣ膜３１を形成した後、前記ＢＡＲＣ膜３１の上面を平坦化し、次いで、前記フォトレジスト膜２１をマスクとして、ＩＣＰエッチング法によってエッチングして、図１７（ａ）に示されるように、前記ＢＡＲＣ膜３１にパターニングホール２５を形成し、さらに、図１７（ｂ）に示されるように、層間絶縁膜１４及びビット線マスク膜１６上の前記保護膜１７を除去する。
【００６３】
したがって、前記第１の実施の形態におけるＨＤＰＣＶＤ法により層間絶縁膜１８の形成する工程、及び、該層間絶縁膜１８をＣＭＰ法により平坦化する工程を省略することができ、半導体装置の製造が容易となる。
【００６４】
次に、本発明の第３の実施の形態について説明する。なお、前記第１及び第２の実施の形態と同じ構造を有するものについては、その説明を省略する。
【００６５】
図２０は本発明の第３の実施の形態における半導体装置の製造方法における工程断面図を示す第１の図、図２１は本発明の第３の実施の形態における半導体装置の製造方法における工程断面図を示す第２の図、図２２は本発明の第３の実施の形態における半導体装置の製造方法における工程断面図を示す第３の図、図２３はパターニングホールが連続した矩形のライン型の例を示す図である。
【００６６】
まず、前記第１の実施の形態における工程と同様の工程により、層間絶縁膜１４の上に、ビット線１５及びビット線マスク膜１６を形成する。
【００６７】
次に、図２０（ａ）に示されるように、前記層間絶縁膜１４、ビット線１５及びビット線マスク膜１６の全面を覆うＳｉ3 Ｎ4 から成る保護膜３７を常圧ＣＶＤ法によって形成する。この場合、常圧ＣＶＤ法によって形成されたために、前記ビット線１５の間の層間絶縁膜１４上に形成される前記保護膜３７の膜圧は、前記ビット線マスク膜１６上に形成される前記保護膜３７の膜圧よりも薄くなる。なお、最初にＬＰＣＶＤ法によってある程度のＳｉ3 Ｎ4 膜を形成した上に、常圧ＣＶＤ法によって、さらにＳｉ3 Ｎ4 膜を形成することによって、前記保護膜３７を形成することもできる。
【００６８】
次に、前記保護膜３７を覆うように、前記第１の実施の形態と同様に、ＨＤＰＣＶＤ法によって層間絶縁膜１８を形成して平坦化した後、該層間絶縁膜１８の上面をＣＭＰ法によって平坦化する。そして、平坦化された前記層間絶縁膜１８の全面にフォトレジスト膜２１を形成した後、フォトリソグラフィー技術により、図２０（ｂ）に示されるように、前記フォトレジスト膜２１を所定のパターンにパターニングする。
【００６９】
次に、前記第１の実施の形態と同様に、パターニングされた前記フォトレジスト膜２１をマスクとして、前記層間絶縁膜１８をマグネトロンＲＩＥエッチング法によってエッチングして、図２１（ａ）に示されるように、前記層間絶縁膜１８にパターニングホール２５を形成する。この場合、エッチングガスはＡｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 であり、エッチング条件は、条件（３）、すなわち、
Ａｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 ＝５００／７／４ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝４５ｍＴ
ＲＦ  Ｐｏｗｅｒ＝１５００Ｗ
である。
【００７０】
そして、エッチングを続行し、図２１（ｂ）に示されるように、前記ビット線１５の間の層間絶縁膜１４上に形成された前記保護膜３７が除去された時点で、エッチングを停止する。この場合、前記ビット線マスク膜１６上に形成された前記保護膜３７は、膜圧が前記ビット線１５の間の層間絶縁膜１４上に形成された前記保護膜３７の膜圧よりも厚いので、前記ビット線マスク膜１６上に残留する。
【００７１】
次に、前記層間絶縁膜１４、保護Ｓｉ3 Ｎ4 膜３７及び層間絶縁膜１８の全面を覆うようにＢＰＳＧから成る層間絶縁膜２２を形成した後、該層間絶縁膜２２の全面にフォトレジスト膜２３を形成する。そして、フォトリソグラフィー技術によって前記フォトレジスト膜２３を、前記フォトレジスト膜２１のパターンと同様のパターンにパターニングした後、パターニングされた前記フォトレジスト膜２３をマスクとして、前記層間絶縁膜２２をマグネトロンＲＩＥエッチング法によってエッチングする。これにより、前記ビット線マスク膜１６上に残留する前記保護膜３７の上面に到達するエッチングホール２６が形成される。
【００７２】
この場合、エッチングガスはＡｒ／Ｃ4 Ｆ8 ／Ｏ2 であり、エッチング条件は、条件（１）、すなわち、
Ａｒ／Ｃ4 Ｆ8 ／Ｏ2 ＝５００／２６／１２ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝５０ｍＴ
ＲＦ  Ｐｏｗｅｒ＝１５００Ｗ
である。
【００７３】
次に、エッチングガスをＡｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 に変更して、マグネトロンＲＩＥエッチング法によるエッチングを続行する。ただし、エッチング条件は、条件（３）、すなわち、
Ａｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 ＝５００／７／４ｓｃｃｍ
Ｐｒｅｓｓｕｒｅ＝４５ｍＴ
ＲＦ  Ｐｏｗｅｒ＝１５００Ｗ
である。
【００７４】
これにより、図２２に示されるように、前記ビット線１５の両側のサイドウォール状の保護Ｓｉ3 Ｎ4 膜３７間を通り、前記層間絶縁膜１４を貫通して前記半導体基板１０の上面に到達するコンタクトホール２７が、自己整合的に形成される。
【００７５】
以降は、前記第１の実施の形態における図１５及び図１に対応する工程と同様の工程により、図１に示されるように、ポリシリコン層２８から成り、略シリンダ形状を有するシリンダ部分３０が形成される。
【００７６】
このように、本実施の形態の半導体装置の製造方法においては、常圧ＣＶＤ法によって形成したので、前記ビット線マスク膜１６上に形成される前記保護膜３７の膜圧は、前記ビット線１５の間の層間絶縁膜１４上に形成される前記保護膜３７の膜圧よりも厚くなる。
【００７７】
したがって、エッチングにより前記コンタクトホール２７を形成した後も前記ビット線マスク膜１６上に前記保護膜３７が残留するので、キャパシタのストーレッジノードとなる前記シリンダ部分３０と前記ビット線１５との耐圧マージンが増大する。
【００７８】
なお、前記第１〜第３の実施の形態において、フォトレジスト膜２１に形成されるパターニングホール２５は、図１０に示されるように、円形又は楕円形のホール型のものであるが、図２３に示されるように、連続した矩（く）形のライン型のものであってもよい。この場合、フォトリソグラフィー工程において、解像度のマージンが大きくなり、また、前記パターニングホール２５とビット線１５との位置合わせの余裕度も大きくなる。
【００７９】
なお、本発明は前記実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々変形させることが可能であり、それらを本発明の範囲から排除するものではない。
【００８０】
【発明の効果】
以上詳細に説明したように、本発明によれば、半導体装置の製造方法においては、複数のワード線が形成された半導体基板上に第１の絶縁膜を形成し、ビット線マスク膜をマスクとして、前記第１の絶縁膜上に複数のビット線を形成し、前記半導体基板の全面を覆う保護膜を形成し、該保護膜上に前記ビット線の間を充填し、かつ、上面が平坦な第２の絶縁膜を形成し、該第２の絶縁膜に、前記ビット線の間隔より大径で前記ビット線マスク膜に到達する第１の孔と、該第１の孔に連続し前記ビット線の間の前記第１の絶縁膜に到達する第２の孔とを形成し、前記第１及び第２の孔を充填し、かつ、前記半導体基板の全面を覆う第３の絶縁膜を形成し、該第３の絶縁膜に前記第１と第２の孔とを形成し、前記第１の絶縁膜に、前記第２の孔に連続し、かつ、前記第２の孔と同径の半導体基板上に到達する第３の孔を形成し、前記第２及び第３の孔を充填し、かつ、前記第１の孔の内壁を覆う導電層を形成する。
【００８１】
この場合、シリンダ外壁面の下端付近まで露出したストーレッジノードを形成することができるので、容量の大きいキャパシタを有する半導体装置を製造することができる。
【００８２】
他の半導体装置の製造方法においては、さらに、前記第２の絶縁膜が有機膜である。
【００８３】
この場合、さらに前記第２の絶縁膜の上面を容易に平坦化できる。
【００８４】
更に他の半導体装置の製造方法においては、さらに、前記保護膜の少なくとも上部が常圧ＣＶＤ法によって形成されたＳｉ3 Ｎ4 膜である。
【００８５】
この場合、前記ビット線マスク上に残留する保護膜が厚くなるので、ストーレッジノードとビット線との耐圧マージンの大きな半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の製造方法により製造されたシリンダ部分を示す図である。
【図２】従来の半導体装置の製造方法における工程断面図を示す第１の図である。
【図３】従来の半導体装置の製造方法における工程断面図を示す第２の図であり、図２（ｃ）におけるＡ−Ａ矢視図である。
【図４】従来の半導体装置の製造方法における工程断面図を示す第３の図である。
【図５】図４におけるＢ−Ｂ矢視図である。
【図６】従来の半導体装置の製造方法における工程断面図を示す第４の図である。
【図７】従来の半導体装置の製造方法における工程断面図を示す第５の図である。
【図８】本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第１の図である。
【図９】本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第２の図であり、図８（ｃ）におけるＤ−Ｄ矢視図である。
【図１０】図９（ｂ）におけるＥ−Ｅ矢視図である。
【図１１】本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第３の図である。
【図１２】図１１（ｂ）におけるＧ−Ｇ矢視図である。
【図１３】本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第４の図である。
【図１４】本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第５の図である。
【図１５】本発明の第１の実施の形態における半導体装置の製造方法における工程断面図を示す第６の図である。
【図１６】本発明の第２の実施の形態における半導体装置の製造方法における工程断面図を示す第１の図である。
【図１７】本発明の第２の実施の形態における半導体装置の製造方法における工程断面図を示す第２の図である。
【図１８】本発明の第２の実施の形態における半導体装置の製造方法における工程断面図を示す第３の図である。
【図１９】本発明の第２の実施の形態における半導体装置の製造方法によって製造されたシリンダ部分を示す図である。
【図２０】本発明の第３の実施の形態における半導体装置の製造方法における工程断面図を示す第１の図である。
【図２１】本発明の第３の実施の形態における半導体装置の製造方法における工程断面図を示す第２の図である。
【図２２】本発明の第３の実施の形態における半導体装置の製造方法における工程断面図を示す第３の図である。
【図２３】パターニングホールが連続した矩形のライン型の例を示す図である。
【符号の説明】
１０    半導体基板
１５    ビット線
１６    ビット線マスク膜
１７    保護膜
【図１】
0004392977.tif 000002
【図２】
0004392977.tif 000003
【図３】
0004392977.tif 000004
【図４】
0004392977.tif 000005
【図５】
0004392977.tif 000006
【図６】
0004392977.tif 000007
【図７】
0004392977.tif 000008
【図８】
0004392977.tif 000009
【図９】
0004392977.tif 000010
【図１０】
0004392977.tif 000011
【図１１】
0004392977.tif 000012
【図１２】
0004392977.tif 000013
【図１３】
0004392977.tif 000014
【図１４】
0004392977.tif 000015
【図１５】
0004392977.tif 000016
【図１６】
0004392977.tif 000017
【図１７】
0004392977.tif 000018
【図１８】
0004392977.tif 000019
【図１９】
0004392977.tif 000020
【図２０】
0004392977.tif 000021
【図２１】
0004392977.tif 000022
【図２２】
0004392977.tif 000023
【図２３】
0004392977.tif 000024