(57)【特許請求の範囲】
【請求項１】
フローティングゲート電極のパターンを形成する工程と、
前記フローティングゲート電極の表面を覆う電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に前記フローティングゲート電極の上部に凸部を有する下地層を形成する工程と、
前記下地層上に第１のマスク層を形成する工程と、
前記凸部を平坦化し、前記フローティングゲート電極の上部に第１の開口を有する前記第１のマスク層のパターンを自己整合的に形成する工程と、
前記第１のマスク層をマスクにして前記下地層を前記電極間絶縁膜が露出するまでエッチングして第２の開口を形成する工程と、
前記フローティング電極の上部及びチャネル長方向の側部を覆うことにより前記フローティングゲート電極の上部に凹部を有する導電膜を、前記第２の開口に露出した前記電極間絶縁膜上に形成する工程と、
前記導電膜上に第２のマスク層を形成する工程と、
前記第２のマスク層をエッチングして前記凹部内に前記第２のマスク層のパターンを自己整合的に形成する工程と、
前記第２のマスク層をマスクにして前記導電膜をエッチングしてコントロールゲート電極を形成する工程と、
を具備することを特徴とする不揮発性半導体メモリの製造方法。
【請求項２】
シリコン膜を前記コントロールゲート電極の側面上及び半導体基板上に形成する工程と、
前記シリコン膜を介して、前記コントロールゲート電極の側面上に、第３のマスク層を形成する工程と、
前記第３のマスク層をマスクにして前記シリコン膜をエッチングし、前記第３のマスク下方の前記半導体基板上に、セレクトトランジスタのゲート電極を形成する工程と、
をさらに具備することを特徴とする請求項１に記載の不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリの製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリとして、フローティングゲート電極とコントロールゲート電極を積層したスタックゲート構造のメモリセルトランジスタからなるＮＡＮＤ型或いはＮＯＲ型のフラッシュメモリが広く用いられている。
【０００３】
近年では、これらのフラッシュメモリと論理回路などを一つのチップ上に組み込むシステムオンチップと呼ばれる複数機能を混載したＬＳＩの需要も高まっている。
【０００４】
フラッシュメモリをＬＳＩに組み込むにあたり、ＬＳＩの高速動作のため、フラッシュメモリの書き込み／消去時間を短縮することが要求されている。
【０００５】
その方法の一つとして、メモリセルトランジスタのカップリング比を向上させることが考えられている（例えば、特許文献１を参照）。
【特許文献１】特開２００３−２２９４９９
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の例では、カップリング比を向上させることで書き込み／消去時間の短縮を図るメモリセルトランジスタを作製する技術について提案する。
【課題を解決するための手段】
【０００８】
本発明の例に関わる不揮発性半導体メモリの製造方法は、フローティングゲート電極のパターンを形成する工程と、前記フローティングゲート電極の表面を覆う電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に前記フローティングゲート電極の上部に凸部を有する下地層を形成する工程と、前記下地層上に第１のマスク層を形成する工程と、前記凸部を平坦化し、前記フローティングゲート電極の上部に第１の開口を有する前記第１のマスク層のパターンを自己整合的に形成する工程と、前記第１のマスク層をマスクにして前記下地層を前記電極間絶縁膜が露出するまでエッチングして第２の開口を形成する工程と、前記フローティング電極の上部及びチャネル長方向の側部を覆うことにより前記フローティングゲート電極の上部に凹部を有する導電膜を、前記第２の開口に露出した前記電極間絶縁膜上に形成する工程と、前記導電膜上に第２のマスク層を形成する工程と、前記第２のマスク層をエッチングして前記凹部内に前記第２のマスク層のパターンを自己整合的に形成する工程と、前記第２のマスク層をマスクにして前記導電膜をエッチングしてコントロールゲート電極を形成する工程と、を備える。
【発明の効果】
【００１１】
本発明の例によれば、カップリング比を向上させることで書き込み／消去時間の短縮を図るメモリセルトランジスタを作製できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１３】
１．  概要  
本発明の例における不揮発性半導体メモリは、コントロールゲート電極（ワード線）が延びる方向とは異なる方向、即ち、ビット線が延びる方向のフローティングゲート電極の側部がコントロールゲート電極に覆われている点に特徴を有する。
【００１４】
ここで、メモリセルトランジスタのチャネル長に平行となる方向をチャネル長方向と定義し、チャネル幅に平行となる方向をチャネル幅方向と定義する。
【００１５】
この場合、メモリセルトランジスタのコントロールゲート電極は、チャネル幅方向に延び、フローティングゲート電極のチャネル長方向の側部を覆う。
【００１６】
また、フローティングゲート電極とコントロールゲート電極との間の電極間絶縁膜に関して、ビット線が延びる方向のフローティングゲート電極の側部の全体を覆う構造を採用すれば、コントロールゲート電極は、ビット線が延びる方向のフローティングゲート電極の側部を最大限に覆うため、メモリセルトランジスタのカップリング比を大幅に向上できる。
【００１７】
また、本発明の例では、上記の不揮発性半導体メモリを自己整合的な手法により製造する製造方法を提案する。これにより、メモリセルトランジスタが微細化されてもアライメント精度を十分に確保することができ、製造歩留りの向上を図ることができる。
【００１８】
２．  実施の形態  
次に、最良と思われるいくつかの実施の形態について説明する。
【００１９】
メモリセルトランジスタのチャネル長方向及びチャネル幅方向の定義は、概要で説明した通りとする。
【００２０】
（１）構造  
図１乃至図６を用いて、メモリセルトランジスタの構造を説明する。
【００２１】
ここでは、チャネル長方向が、ビット線が延びる方向となり、チャネル幅方向が、コントロールゲート電極（ワード線）が延びる方向となるメモリセルトランジスタを例にとって説明する。
【００２２】
図１は、メモリセルトランジスタの平面図を示し、図２は、図１のＩＩ−ＩＩ線に沿う断面を示し、図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面を示す。
【００２３】
メモリセルトランジスタのフローティングゲート電極３は、半導体基板１表面のゲート絶縁膜（トンネル絶縁膜）２上に形成される。このフローティングゲート電極３の上部及びチャネル長Ａに平行となるチャネル長方向の側部の全体は、電極間絶縁膜５により覆われ、さらに、電極間絶縁膜５の上部及びチャネル長方向の側部は、コントロールゲート電極６に覆われる。電極間絶縁膜５は、ゲート絶縁膜２に接触する。また、半導体基板１表面には、浅い拡散層領域（ＬＤＤ領域）４と深い拡散層領域（ソース／ドレイン領域）７が形成される。
【００２４】
このような構造は、フローティングゲート電極３とコントロールゲート電極６とを別々に加工することにより実現できる。一般に、フローティングゲート電極３とコントロールゲート電極６とは同時に加工され、その場合、コントロールゲート電極６が延びる方向とは異なる方向、即ち、チャネル長方向のフローティングゲート電極３の側部は、必然的にコントロールゲート電極６により覆うことができないからである。但し、フローティングゲート電極３とコントロールゲート電極６とを別々に形成すると、プロセスが複雑になり、製造コストが増加するため、本実施の形態では、このような構造を自己整合的な手法により製造し、かかる問題を解決する。
【００２５】
このように、本実施の形態の構造によれば、フローティングゲート電極３のチャネル長方向の側部に対してもコントロールゲート電極６のオーバーラップ面積を確保できるため、カップリング比を向上させることができる。
【００２６】
なお、図３に示すように、フローティングゲート電極３のチャネル幅Ｂに平行となるチャネル幅方向の側部をコントロールゲート電極６により覆うことで、カップリング比をさらに向上できる。
【００２７】
また、図４乃至図６に示すように、フローティングゲート電極３の上端を素子分離絶縁層８の上端と一致させることで、メモリセルトランジスタの微細化に貢献できる。
【００２８】
以下に、このような構造を有する本発明の例によるメモリセルトランジスタの製造方法について説明する。
【００２９】
（２）製造方法  
（ｉ）第１の製造方法  
図７乃至図２０を用いて、図１乃至図６に示すメモリセルトランジスタの第１の製造方法について説明を行う。図７乃至図２０は、本実施の形態におけるメモリセルトランジスタのチャネル長方向断面の製造工程を示す図である。
【００３０】
はじめに、図７に示すように、ゲート絶縁膜（トンネル絶縁膜）２が、例えば、熱酸化法を用いて、半導体基板１上に形成され、その後に、フローティングゲート電極となる多結晶シリコン膜３Ａが、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてゲート絶縁膜２上に形成される。
【００３１】
次に、多結晶シリコン膜３Ａ上にレジストを塗布し、そのレジストに所望のチャネル長のフローティングゲート電極が得られるようなパターニングを施す。すると、図８に示すようなレジスト９によるマスクパターンが、多結晶シリコン膜３Ａ上に形成される。
【００３２】
続いて、レジスト９をマスクとして、多結晶シリコン膜３Ａを、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用いてエッチングした後、レジスト９を除去すると、図９に示すように、まず、フローティングゲート電極３が、ゲート絶縁膜２上に形成される。
【００３３】
続いて、図１０に示すように、浅い拡散層領域（ＬＤＤ領域）４が、例えば、イオン注入法を用いて、半導体基板１表面に自己整合的に形成される。その後、電極間絶縁膜５として、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の三層膜からなるＯＮＯ膜が、例えば、ＣＶＤ法を用いて、フローティングゲート電極３の上部及びチャネル長方向の側部の全体を覆うように形成される。なお、本実施の形態において、電極間絶縁膜５には、酸化物膜／窒化物膜／酸化物膜の三層膜からなるＯＮＯ膜を用いたが、酸化物又は窒化物の絶縁膜からなる単層膜、或いはＨｆＳｉＯＮ膜などの高誘電率膜を用いても良い。
【００３４】
次に、図１１に示すように、下地層となる多結晶シリコン層１０が、例えば、ＣＶＤ法を用いて、約１００ｎｍの膜厚で形成される。その後に、例えば、熱酸化法を行うと、図１２に示すように、第１のマスク層となるシリコン酸化膜１１が、多結晶シリコン層１０表面に形成される。このとき、ゲート電極領域の上部の多結晶シリコン層１０及びシリコン酸化膜１１は、フローティングゲート電極３の厚さに応じて盛り上がっており、凸状の形状となっている。
【００３５】
続いて、凸部がなくなるように、シリコン酸化膜１１及び多結晶シリコン層１０に対して、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法による表面の平坦化を行う。すると、図１３に示すように、多結晶シリコン層１０の表面の一部が露出し、シリコン酸化膜１１が多結晶シリコン層１０の露出部分の両脇に残る構造となる。よって、このシリコン酸化膜１１をマスクとして多結晶シリコン層１０を選択的にエッチングできる開口部が表面に自己整合的に形成される。この開口部の大きさは、シリコン酸化膜１１の膜厚により調整することができる。
【００３６】
次に、シリコン酸化膜１１をマスクとして、多結晶シリコン層１０を、例えば、ＲＩＥ法を用いてエッチングすると、図１４に示すように、多結晶シリコン層１０に開口部が形成される。
【００３７】
続いて、図１５に示すように、コントロールゲート電極となる多結晶シリコン膜６Ａが、例えば、ＣＶＤ法を用いて、フローティングゲート電極３の上部とチャネル長方向の側部を覆うように、全面に形成される。多結晶シリコン膜６Ａは、フローティングゲート電極３の上部に凹部を有するように形成される。さらに、図１６に示すように、第２のマスク層となるシリコン窒化膜１２が、例えば、ＣＶＤ法を用いて多結晶シリコン膜６Ａ上に形成される。
【００３８】
その後、シリコン窒化膜１２をエッチングすると、図１７に示すように、シリコン窒化膜１２からなるマスクがフローティングゲート電極３の上部の多結晶シリコン膜６Ａの凹部に自己整合的に形成される。
【００３９】
そして、シリコン窒化膜１２をマスクとして、多結晶シリコン膜６Ａ、シリコン酸化膜１１、多結晶シリコン層１０、電極間絶縁膜５、ゲート絶縁膜２を、例えば、ＲＩＥ法により順次エッチングすると、図１８に示すように、コントロールゲート電極６が自己整合的に形成される。
【００４０】
次に、図１９に示すように、深い拡散層領域（ソース／ドレイン領域）７が、例えば、イオン注入法により自己整合的に形成される。その後、シリコン窒化膜１２を除去すると、図２０に示すように、本実施の形態におけるメモリセルトランジスタが完成する。
【００４１】
以上の工程で作製したメモリセルトランジスタは、フローティングゲート電極３のチャネル長方向の上部及び側部に対してコントロールゲート電極６とのオーバーラップ面積を確保することができるので、フローティングゲート電極３とコントロールゲート電極６との間の結合容量は大きくなる。その結果、カップリング比が向上する。
【００４２】
したがって、本実施の形態で作製したメモリセルトランジスタは、書き込み／消去時間を短くすることができる。
【００４３】
また、本実施の形態の製造工程は、前述のような構造及び特性を有するメモリセルトランジスタを自己整合的な手法により簡単に製造できるので、製造歩留りの向上と製造コストの低下を図ることができる。
【００４４】
（ｉｉ）第２の製造方法  
図２１乃至図３３を用いて、図１に示すメモリセルトランジスタの第２の製造方法について説明を行う。図２１乃至図３３は、本実施の形態におけるメモリセルトランジスタのチャネル長方向断面の製造工程を示す図である。
【００４５】
はじめに、図２１に示すように、ゲート絶縁膜（トンネル絶縁膜）２が、例えば、熱酸化法を用いて、半導体基板１上に形成され、その後、フローティングゲート電極となる多結晶シリコン膜３Ａが、例えば、ＣＶＤ法を用いてゲート絶縁膜２上に形成される。
【００４６】
次に、多結晶シリコン膜３Ａ上にレジストを塗布し、そのレジストに所望のチャネル長のフローティングゲート電極が得られるようなパターニングを施す。すると、図２２に示すように、レジスト１３によるマスクパターンが、多結晶シリコン膜３Ａ上に形成される。
【００４７】
続いて、レジスト１３をマスクとして、多結晶シリコン膜３Ａを、例えば、ＲＩＥ法を用いてエッチングした後、レジスト１３を除去すると、図２３に示すように、まず、フローティングゲート電極３が形成される。
【００４８】
次に、図２４に示すように、浅い拡散層領域（ＬＤＤ領域）４が、例えば、イオン注入法を用いて、半導体基板１表面に自己整合的に形成された後、電極間絶縁膜５としてＯＮＯ膜が、例えば、ＣＶＤ法を用いて、フローティングゲート電極３の上部及びチャネル長方向の側部の全体を覆うように形成される。
【００４９】
次に、図２５に示すように、コントロールゲート電極となる多結晶シリコン膜６Ａが、電極間絶縁膜５の上部及びチャネル長方向の側部の全体を覆うように、例えば、ＣＶＤ法を用いて、全面に形成される。
【００５０】
続いて、図２６に示すように、下地層としてシリコン酸化層１４が、多結晶シリコン膜６Ａ上に、例えば、ＣＶＤ法を用いて形成される。さらに、第１のマスク層となるシリコン窒化膜１５が、シリコン酸化層１４上に、例えば、ＣＶＤ法を用いて形成される。このとき、フローティングゲート電極３の上部の多結晶シリコン膜６Ａ、シリコン酸化層１４及びシリコン窒化膜１５は、フローティングゲート電極３の厚さに応じて盛り上がり、凸状の形状となっている。
【００５１】
次に、凸部がなくなるように、シリコン窒化膜１５及びシリコン酸化層１４に対して、例えば、ＣＭＰ法による表面の平坦化を行う。すると、図２７に示すように、シリコン酸化層１４の表面の一部が露出し、シリコン窒化膜１５がシリコン酸化層１４の露出部分の両脇に残る構造となる。よって、このシリコン窒化膜１５をマスクとしてシリコン酸化層１４を選択的にエッチングできる開口部が表面に自己整合的に形成される。この開口部の大きさは、シリコン窒化膜１５の厚さにより、調整することができる。
【００５２】
続いて、シリコン窒化膜１５をマスクとして、シリコン酸化層１４を、例えば、ＲＩＥ法によりエッチングすると、図２８に示すように、シリコン酸化層１４に開口部が形成される。
【００５３】
その後、図２９に示すように、第２のマスク層となるシリコン窒化膜１６が、シリコン酸化層１４の開口部に露出した多結晶シリコン膜６Ａ上及びシリコン窒化膜１５上に、例えば、ＣＶＤ法を用いて形成される。
【００５４】
次に、ＣＭＰ法によりシリコン窒化膜１５、１６の除去を行うと、図３０に示すように、シリコン窒化膜１６からなるマスクがフローティングゲート電極３の上部のシリコン酸化層１４の開口部に自己整合的に残存する。
【００５５】
さらに、シリコン窒化膜１６をマスクとして、シリコン酸化膜１４、多結晶シリコン層６Ａ、電極間絶縁膜５、ゲート絶縁膜２を、例えば、ＲＩＥ法を用いて、順次エッチングすると、図３１に示すように、コントロールゲート電極６が自己整合的に形成される。
【００５６】
続いて、図３２に示すように、深い拡散層領域（ソース／ドレイン領域）７が、例えば，イオン注入法により、自己整合的に形成される。その後、シリコン窒化膜１６を除去すると、図３３に示すように、本実施の形態におけるメモリセルトランジスタが完成する。
【００５７】
以上の工程で作製したメモリセルトランジスタは、フローティングゲート電極３の上部及びチャネル長方向の側部に対してコントロールゲート電極６とのオーバーラップ面積を確保することができるので、フローティングゲート電極３とコントロールゲート電極６との間の結合容量は大きくなり、その結果、カップリング比が向上する。
【００５８】
したがって、本実施の形態で作製したメモリセルトランジスタは、書き込み／消去時間を短くすることができる。
【００５９】
また、本実施の形態の製造工程は、前述のような構造及び特性を有するメモリセルトランジスタを自己整合的な手法により簡単に製造できるので、製造歩留りの向上と製造コストの低下を図ることができる。
【００６０】
３．  適用例  
（１）ＮＡＮＤ型フラッシュメモリ  
本発明の例によるメモリセルトランジスタをＮＡＮＤ型フラッシュメモリに適用した場合について説明する。
【００６１】
（ｉ）構造  
図３４は、ＮＡＮＤ型フラッシュメモリのメモリセルユニットの等価回路を示す図である。
【００６２】
本発明の例による８個のメモリセルトランジスタＭＴ１〜ＭＴ８が直列接続され、その両端にセレクトトランジスタＳＴ１及びＳＴ２が接続される。
【００６３】
ビット線ＢＬは、セレクトトランジスタＳＴ１のソース／ドレイン領域に接続され、また、ソース線ＳＬはセレクトトランジスタＳＴ２のソース／ドレイン領域に接続される。
【００６４】
なお、本適用例では８個のメモリセルトランジスタを用いたメモリセルユニットの説明を行うが、直列接続されるメモリセルトランジスタの数には制限されない。
【００６５】
図３５（ａ）及び（ｂ）は、ＮＡＮＤ型フラッシュメモリのデバイス構造の平面図と、そのＸＸＸＶ−ＸＸＸＶ線に沿う断面図を示す。
【００６６】
半導体基板１１０の表面領域は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁層ＳＴＩと、それにより取り囲まれたアクティブ領域（素子領域）ＡＡから構成される。
【００６７】
メモリセルトランジスタＭＴ１〜ＭＴ８は、半導体基板１１０上のアクティブ領域（素子領域）ＡＡ内に形成される。そのゲート構造は、ゲート絶縁膜（トンネル絶縁膜）１２０Ａ上に形成されたフローティングゲート電極１３１〜１３８の上部及びチャネル長方向の側部が、電極間絶縁膜１５１〜１５８を介して、コントロールゲート電極１６１〜１６８にそれぞれ覆われている構造となる。
【００６８】
セレクトトランジスタＳＴ１及びＳＴ２は、メモリセルトランジスタＭＴ１〜ＭＴ８の両端に形成される。そのゲート構造は、ゲート絶縁膜１２０Ｂ上のゲート電極１８１及び１８２により構成される。
【００６９】
隣接する各トランジスタは、浅い拡散層領域（ＬＤＤ領域）１４０と深い拡散層領域（ソース／ドレイン領域）１７０を共有する。また、層間絶縁膜１９０が全面を覆うように形成され、隣接する各トランジスタ間の隙間には層間絶縁膜１９０が埋め込まれている。
【００７０】
ビット線ＢＬは、層間絶縁膜１９０上に形成され、ビット線コンタクト部ＢＣを経由して、セレクトトランジスタＳＴ１の拡散層領域に接続される。
【００７１】
（ｉｉ）製造方法  
図３６（ａ）及び（ｂ）乃至図４２（ａ）及び（ｂ）を用いて、本適用例におけるＮＡＮＤ型フラッシュメモリの製造方法について説明する。各図の（ａ）は平面図を示し、（ｂ）は（ａ）のチャネル長方向の断面図を示す。
【００７２】
はじめに、図３６（ａ）及び（ｂ）に示すように、８個のメモリセルトランジスタが、実施の形態に示す第１或いは第２の製造方法を用いて、半導体基板１１０上のアクティブ領域（素子領域）ＡＡ内に形成される。第１及び第２の製造方法では、この直後に、本適用例においてコントロールゲート電極１６１〜１６８上に形成されているシリコン窒化膜２０１〜２０８の除去及び深い拡散層領域（ソース／ドレイン領域）の形成を行ったが、本適用例ではまだ行わない。
【００７３】
次に、図３７（ａ）及び（ｂ）に示すように、セレクトトランジスタを形成する領域に、チャネルインプラを行った後、例えば、熱酸化法により、ゲート絶縁膜１２０Ｂが形成される。さらに、多結晶シリコン膜１８０が、例えば、ＣＶＤ法を用いて形成される。このとき、隣接するメモリセルトランジスタ間の隙間が、多結晶シリコン膜１８０により埋まるようにする。
【００７４】
続いて、シリコン酸化膜を、例えば、ＣＶＤ法により、多結晶シリコン膜１８０上の全面に堆積させた後、そのシリコン酸化膜にエッチバックを施す。すると、図３８（ａ）及び（ｂ）に示すように、シリコン酸化膜２１０が、メモリセルトランジスタの両端、つまり、セレクトトランジスタを形成する領域に残る構造となる。このシリコン酸化膜２１０が、セレクトトランジスタのゲート電極を形成する際のマスク層となる。
【００７５】
その後、シリコン酸化膜２１０をマスクとして、多結晶シリコン膜１８０とゲート絶縁膜１２０Ｂをエッチングする。すると、図３９（ａ）及び（ｂ）に示すように、シリコン酸化膜２１０の下部には、多結晶シリコン膜１８１及び１８２がエッチングされずに残る。
【００７６】
次に、シリコン酸化膜２１０を除去すると、図４０（ａ）及び（ｂ）に示す構造となり、多結晶シリコン１８１及び１８２からなるセレクトトランジスタのゲート電極が、メモリセルトランジスタの両端に形成される。
【００７７】
次に、全面に対してイオン注入を行い、シリコン窒化膜２０１〜２０８を除去すると、図４１（ａ）及び（ｂ）に示すように、深い拡散層領域（ソース／ドレイン領域）１７０が自己整合的に形成される。
【００７８】
続いて、図４２（ａ）及び（ｂ）に示すように、層間絶縁膜１９０が、メモリセルトランジスタＭＴ１〜ＭＴ８及びセレクトトランジスタＳＴ１及びＳＴ２の全面を覆うように、例えば、ＣＶＤ法を用いて形成される。その後、ビット線コンタクト部ＢＣが、セレクトトランジスタＳＴ１の外側の拡散層領域に達するように、層間絶縁膜１９０内に形成される。さらに、ビット線ＢＬが、ビット線コンタクト部ＢＣと電気的に導通するように、層間絶縁膜１９０上に形成される。すると、本適用例におけるＮＡＮＤ型フラッシュメモリのメモリセルユニットが完成する。
【００７９】
（ｉｉｉ）まとめ  
以上のように、本発明の例によるメモリセルトランジスタは、ＮＡＮＤ型フラッシュメモリに適用することができる。
【００８０】
また、上述の製造方法を用いることで、本発明の例によるメモリセルトランジスタを適用したＮＡＮＤ型フラッシュメモリを、自己整合的な手法により作製することができ、製造歩留りを向上させることが可能となる。
【００８１】
（２）２トランジスタ構造フラッシュメモリ  
本発明の例によるメモリセルトランジスタを２トランジスタ構造フラッシュメモリに適用した場合について説明する。
【００８２】
（ｉ）構造  
図４３は、２トランジスタ構造フラッシュメモリの等価回路を示す図である。
【００８３】
２トランジスタ構造フラッシュメモリは、１個のメモリセルトランジスタと１個のセレクトトランジスタから構成される。
【００８４】
２トランジスタ構造フラッシュメモリを直列接続する場合には、２つの２トランジスタ構造フラッシュメモリが左右対称の配置になるように接続される。つまり、２つのメモリセルトランジスタＭＴ１及びＭＴ２が直列に接続され、その両端にそれぞれのセレクトトランジスタＳＴ１及びＳＴ２が接続される。
【００８５】
ビット線ＢＬは、メモリセルトランジスタＭＴ１及びＭＴ２間に接続され、ソース線ＳＬは、セレクトトランジスタＳＴ１及びＳＴ２に接続される。
【００８６】
図４４（ａ）及び（ｂ）は、２トランジスタ構造フラッシュメモリのデバイス構造の平面図と、そのＸＬＩＶ−ＸＬＩＶ線に沿う断面図を示す。
【００８７】
半導体基板１１０の表面領域は、例えば、ＳＴＩ構造の素子分離絶縁層ＳＴＩと、それにより取り囲まれたアクティブ領域（素子領域）ＡＡから構成される。
【００８８】
メモリセルトランジスタＭＴ１及びＭＴ２は、半導体基板１１０上のアクティブ領域（素子領域）ＡＡ内に形成される。そのゲート構造は、ゲート絶縁膜（トンネル絶縁膜）１２０Ａ上に形成されたフローティングゲート電極１３１及び１３２の上部及びチャネル長方向の側部が、電極間絶縁膜１５１及び１５２を介して、コントロールゲート電極１６１及び１６２にそれぞれ覆われている構造となる。
【００８９】
セレクトトランジスタＳＴ１及びＳＴ２は、メモリセルトランジスタＭＴ１及びＭＴ２の外側に形成される。そのゲート構造は、ゲート絶縁膜１２０Ｂ上のゲート電極１８１及び１８２により構成される。
【００９０】
隣接するトランジスタは、浅い拡散層領域（ＬＤＤ領域）１４０と深い拡散層領域（ソース／ドレイン領域）１７０を共有する。また、層間絶縁膜１９０が全面を覆うように形成され、隣接する各トランジスタ間の隙間には層間絶縁膜１９０が埋め込まれている。
【００９１】
ビット線ＢＬは、層間絶縁膜１９０上に形成され、ビット線コンタクト部ＢＣを経由して、メモリセルトランジスタＭＴ１及びＭＴ２が共有している拡散層領域に接続される。
【００９２】
（ｉｉ）製造方法  
以下に、図４５（ａ）及び（ｂ）乃至図５３（ａ）及び（ｂ）を用いて、本適用例における２トランジスタ構造フラッシュメモリの製造方法について説明する。各図の（ａ）は平面図を示し、（ｂ）は（ａ）のチャネル長方向の断面図を示す。
【００９３】
はじめに、図４５（ａ）及び（ｂ）に示すように、２個のメモリセルトランジスタが、実施の形態に示す第１或いは第２の製造方法を用いて、半導体基板１１０上のアクティブ領域（素子領域）ＡＡ内に形成される。第１及び第２の製造方法では、この直後に、本適用例においてコントロールゲート電極１６１及び１６２上に形成されているシリコン窒化膜２０１及び２０２の除去と深い拡散層領域（ソース／ドレイン領域）の形成を行ったが、本適用例ではまだ行わない。
【００９４】
次に、図４６（ａ）及び（ｂ）に示すように、セレクトトランジスタを形成する領域にチャネルインプラを行った後、例えば、熱酸化法により、ゲート絶縁膜１２０Ｂが形成される。さらに、多結晶シリコン膜１８０が、例えば、ＣＶＤ法を用いて形成される。
【００９５】
続いて、シリコン酸化膜を、例えば、ＣＶＤ法を用いて、多結晶シリコン膜１８０上の全面に堆積させた後、そのシリコン酸化膜にエッチバックを施す。すると、図４７（ａ）及び（ｂ）に示すように、シリコン酸化膜２１０が、メモリセルトランジスタの両端の多結晶シリコン膜１８０上に残る構造となる。このシリコン酸化膜２１０が、セレクトトランジスタのゲート電極を形成する際のマスクとなる。
【００９６】
その後、シリコン酸化膜２１０をマスクとして、多結晶シリコン膜１８０とゲート絶縁膜１２０Ｂをエッチングすると、図４８（ａ）及び（ｂ）に示すように、多結晶シリコン膜１８１〜１８３がシリコン酸化膜２１０の下部に残る。
【００９７】
次に、シリコン酸化膜２１０を除去すると、図４９（ａ）及び（ｂ）に示す構造となる。
【００９８】
続いて、レジストを全面に塗布し、２つのメモリセルトランジスタの間に位置する多結晶シリコン膜１８３が露出するようにレジストにパターンニングを施した後、多結晶シリコン膜１８３をエッチングにより除去する。すると、図５０（ａ）及び（ｂ）に示すように、レジスト２２０がマスクとなっているメモリセルトランジスタの外側の領域に、多結晶シリコン膜１８１及び１８２が残る。
【００９９】
さらに、レジスト２２０を除去すると、図５１（ａ）及び（ｂ）に示すように、多結晶シリコン膜１８１及び１８２からなるセレクトトランジスタのゲート電極がメモリセルトランジスタに隣接した形で形成される。
【０１００】
その後、全面に対してイオン注入を行い、シリコン窒化膜２０１及び２０２を除去すると、図５２（ａ）及び（ｂ）に示すように、深い拡散層領域（ソース／ドレイン領域）１７０が自己整合的に形成される。
【０１０１】
次に、図５３（ａ）及び（ｂ）に示すように、層間絶縁膜１９０が、メモリセルトランジスタＭＴ１及びＭＴ２と、セレクトトランジスタＳＴ１及びＳＴ２の全面を覆うように形成される。続いて、ビット線コンタクト部ＢＣが、メモリセルトランジスタＭＴ１及びＭＴ２間の拡散層領域に達するように層間絶縁膜１９０内に形成される。その後、ビット線ＢＬが、ビット線コンタクト部ＢＣと電気的に導通するように、例えば、ＣＶＤ法を用いて、層間絶縁膜１９０上に形成される。すると、本適用例における２トランジスタ構造フラッシュメモリが完成する。
【０１０２】
（ｉｉｉ）まとめ  
以上のように、本発明の例によるメモリセルトランジスタは、２トランジスタ構造フラッシュメモリに適用することができる。
【０１０３】
また、上述の製造方法を用いることで、本発明の例によるメモリセルトランジスタを適用した２トランジスタ構造フラッシュメモリを自己整合的な手法により作製することができ、製造歩留りを向上させることが可能となる。
【０１０４】
３．  その他  
本発明の例によれば、メモリセルトランジスタのカップリング比を向上させることで、書き込み／消去時間の短縮ができる。
【０１０５】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１０６】
【図１】本発明の例における不揮発性半導体メモリの構造を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】本発明の例における不揮発性半導体メモリの構造を示す平面図。
【図５】図４のＶ−Ｖ線に沿う断面図。
【図６】図４のＶＩ−ＶＩ線に沿う断面図。
【図７】第１の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図８】第１の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図９】第１の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図１０】第１の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図１１】第１の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図１２】第１の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図１３】第１の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図１４】第１の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図１５】第１の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図１６】第１の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図１７】第１の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図１８】第１の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図１９】第１の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図２０】第１の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図２１】第２の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図２２】第２の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図２３】第２の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図２４】第２の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図２５】第２の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図２６】第２の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図２７】第２の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図２８】第２の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図２９】第２の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図３０】第２の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図３１】第２の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図３２】第２の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図３３】第２の製造方法による製造工程の一工程を示すチャネル長方向の断面図。
【図３４】第１の適用例であるＮＡＮＤ型フラッシュメモリを示す等価回路図。
【図３５】第１の適用例であるＮＡＮＤ型フラッシュメモリのデバイス構造を示す図。
【図３６】第１の適用例の製造工程の一工程を示す平面図及び断面図。
【図３７】第１の適用例の製造工程の一工程を示す平面図及び断面図。
【図３８】第１の適用例の製造工程の一工程を示す平面図及び断面図。
【図３９】第１の適用例の製造工程の一工程を示す平面図及び断面図。
【図４０】第１の適用例の製造工程の一工程を示す平面図及び断面図。
【図４１】第１の適用例の製造工程の一工程を示す平面図及び断面図
【図４２】第１の適用例の製造工程の一工程を示す平面図及び断面図
【図４３】第２の適用例である２トランジスタ構造フラッシュメモリを示す等価回路図。
【図４４】第２の適用例である２トランジスタ構造フラッシュメモリのデバイス構造を示す図。
【図４５】第２の適用例の製造工程の一工程を示す平面図及び断面図。
【図４６】第２の適用例の製造工程の一工程を示す平面図及び断面図。
【図４７】第２の適用例の製造工程の一工程を示す平面図及び断面図。
【図４８】第２の適用例の製造工程の一工程を示す平面図及び断面図。
【図４９】第２の適用例の製造工程の一工程を示す平面図及び断面図。
【図５０】第２の適用例の製造工程の一工程を示す平面図及び断面図。
【図５１】第２の適用例の製造工程の一工程を示す平面図及び断面図。
【図５２】第２の適用例の製造工程の一工程を示す平面図及び断面図。
【図５３】第２の適用例の製造工程の一工程を示す平面図及び断面図。
【符号の説明】
【０１０７】
１，１１０：半導体基板、２，１２０，１２０Ａ，１２０Ｂ：ゲート絶縁膜、３，１３１〜１３８：フローティングゲート電極、４，１４０：浅い拡散層領域（ＬＤＤ領域）、５，１５１〜１５８：電極間絶縁膜、６，１６１〜１６８：コントロールゲート電極、７，１７０：深い拡散層領域（ソース／ドレイン領域）、８，ＳＴＩ：素子分離絶縁層、３Ａ，６Ａ，１８０，１８３：多結晶シリコン膜、９，１３，２２０：レジスト、１０：多結晶シリコン層、１１，２１０：シリコン酸化膜、１２，１５，１６，２０１〜２０８：シリコン窒化膜、１４：シリコン酸化層、１８１，１８２：セレクトゲート電極、１９０：層間絶縁膜、ＭＴ１〜ＭＴ８：メモリセルトランジスタ、ＳＴ１，ＳＴ２：セレクトトランジスタ、ＷＬ１〜ＷＬ８：ワード線、ＳＧ１，ＳＧ２：セレクトゲート線、ＳＬ：ソース線、ＡＡ：アクティブ領域（素子領域）、ＢＬ：ビット線、ＢＣ：ビット線コンタクト部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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