(57)【特許請求の範囲】
【請求項１】
第１方向に沿って配置された複数の回路ブロックと、前記第１方向に沿って延在され、前記複数の回路ブロック間を電気的に接続する第１配線とを有し、
前記複数の回路ブロックの各々には、前記第１方向に交差する第２方向に沿って複数の信号用の端子が配置され、
前記複数の信号用の端子の各々は、前記第２方向に複数のチャネル分の空間が確保された構造となっており、
前記複数の信号用の端子の各々には、その上層の配線層に配置された前記第１配線が電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記複数の信号用の端子の各々を、前記第２方向に延在させたことを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、前記複数の信号用の端子の各々を、前記第１方向に沿って複数配置し、その第１方向に互いに隣接する信号用の端子の位置を、前記第２方向にずらして配置したことを特徴とする半導体装置。
【請求項４】
請求項１、２または３記載の半導体装置において、前記複数の信号用の端子の各々を、前記回路ブロックの枠内に配置したことを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、前記複数の信号用の端子の各々を、前記回路ブロック内の最上の配線層で構成したことを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、前記回路ブロックの枠内に、前記第２方向に延びる電源用の端子を設けたことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、前記電源用の端子を、前記回路ブロック内の最上の配線層で構成したことを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、前記回路ブロックはメモリ回路であり、前記第１配線はアドレス信号用の配線を構成し、前記第１配線は前記回路ブロックに共通に接続されることを特徴とする半導体装置。
【請求項９】
請求項１〜７のいずれか１項に記載の半導体装置において、前記回路ブロックはメモリ回路であり、前記第１配線はデータ入力用の配線であり、前記第１配線は前記回路ブロックに共通に接続されることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置において、前記回路ブロックは異なるクロック信号用の配線に接続されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置技術に関し、特に、半導体装置のレイアウト設計技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置のレイアウト設計では、半導体装置の種類等に応じて種々のレイアウト設計方式がある。本発明者らが検討したレイアウト設計方式は、例えばマクロセル（メガセル）方式である。この方式は、例えばマイクロプロセッサ、メモリ、Ｉ／Ｏ（Input／Output）およびカスタム回路等のようなシステムを１チップ化するときに有効な方式であり、大小様々な回路ブロックをチップ領域に配置し、それらの間を配線する方式である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、上記本発明者らが検討した技術においては、以下の課題があることを本発明者は見出した。
【０００４】
すなわち、回路ブロック間を接続するために必要とする配線領域が半導体チップ上の無駄な領域となり、チップサイズが増大する問題がある。図２０は、その様子の一例を示している。ここでは、信号端子５０および電源端子５１が、回路ブロック５２のセル枠上に配置されている。この回路ブロック５２を図２０の左右横方向（Ｘ方向）に複数並べると、回路ブロック５２間の信号接続のために隣接回路ブロック５２間に第２層配線５３ａや第３層配線５３ｂを配置するための配線領域５４を設ける必要がある。これが、チップサイズの増加を招く。
【０００５】
本発明の目的は、チップサイズを縮小することのできる技術を提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
すなわち、本発明は、第１方向に沿って配置された複数の回路ブロックと、前記第１方向に沿って延在され、前記複数の回路ブロック間を電気的に接続する第１配線とを有し、前記複数の回路ブロックの各々には、前記第１方向に交差する第２方向に沿って複数の信号用の端子が配置され、前記複数の信号用の端子の各々は、前記第２方向に複数のチャネル分の空間が確保された構造となっており、前記複数の信号用の端子の各々には、その上層の配線層に配置された前記第１配線が電気的に接続されているものである。
【０００９】
また、本願において開示される発明のうち、他のものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明は、回路ブロックの信号用の端子を、複数の回路ブロックが配置される第１方向に交差する第２方向に複数のチャネル分を確保可能な構造とし、前記信号用の端子の引き出しを、前記信号用の端子よりも上層の配線であって、前記第１方向に延在する第１配線で行うものである。
【００１１】
また、本発明は、前記信号用の端子を、前記第２方向に延在させたものである。
【００１２】
また、本発明は、前記信号用の端子を、前記第１方向にも配置し、その第１方向に互いに隣接する信号用の端子を、前記第２方向にずらして配置したものである。
【００１３】
また、本発明は、前記回路ブロックに、前記第２方向に延在する電源用の端子を配置したものである。
【００１４】
また、本発明は、回路ブロックの電源用の端子を、複数の回路ブロックが配置される第１方向に交差する第２方向に延在させ、前記電源用の端子の引き出しを、前記電源用の端子よりも上層の配線であって、前記第１方向に延在する第１配線で行うものである。
【００１５】
また、本発明は、前記回路ブロックにメモリ回路が形成されているものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
すなわち、第１方向に隣接する回路ブロックを隙間無く配置できるので、チップサイズを縮小することが可能となる。
【発明を実施するための最良の形態】
【００１８】
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
【００１９】
１．半導体装置または半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin-Film-Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
【００２０】
２．マクロセル(Macro Cell)とは、基本セルよりも高機能で、大規模な回路ブロックまたは機能ブロックを言う。マスクパターンが確定しているハードマクロと、ライブラリ情報はネットリスト表現までで、設計のたびにマスクパターンを生成するソフトマクロに分類される。マクロセルには、小規模な論理ゲートを表し高さ一定の標準セル（ポリセル）、規則的なレイアウト構造を持ちモジュールジェネレータにより入力パラメータに応じて自動生成されるＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory），ＰＬＡ(Programmable Logic Array)、乗算器、加算機またはデータパスなどのようなモジュールセル、ＣＰＵ（Central Processing Unit）やアナログセル、Ｉ／Ｏ(Input／Output)セル等がある。マクロセルは、マスクパターン情報以外に、自動配置配線のためのセル枠および端子情報、シミュレーションのための機能モデル、論理モデルおよび遅延パラメータ等のような情報がセルライブラリとして設計システム（コンピュータ等）に登録されており、シミュレーションのとき等、セルライブラリから簡単に呼び出して使用できる。ＲＡＭおよびＲＯＭはメモリ回路（メモリモジュール）であり、ＲＡＭの例としては、ＤＲＡＭ（Dynamic RAM）、ＳＲＡＭ（Static RAM）またはＦＲＡＭ（Ferroelectric RAM）等がある。また、ＲＯＭの例としては、マスクＲＯＭ（ＭＲＯＭ）、フラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable ROM）等がある。
【００２１】
３．セル内配線とは、主としてセル内の所望の回路（機能）を構成するための信号用および電源用の配線を言う。
【００２２】
４．セル外配線（回路ブロック外配線、第１配線）とは、主として複数のセル間を接続して全体的な回路を構成するための信号用および電源用の配線を言う。
【００２３】
５．インナー端子とは、マクロセルのセル枠内に配置された端子を言う。
【００２４】
６．ＩＰ（Intellectual Property）とは、既に設計され、動作が確認されている回路機能ブロックを、設計資産として再利用が可能な回路ブロックのことを言う。
【００２５】
７．ネットリストとは、集積回路等の接続関係を表した設計データのことを言う。ネットリストは、コンピュータが処理できる形式になっている。一般的には、データをコンパクトにするために、接続関係を階層的に記述している。
【００２６】
８．配線格子とは、配線を配置する経路（配線チャネル）を示す線であって、互いに直交する複数の配線格子線によって構成されている。なお、配線格子とマクロセルの境界とが一致するタイプと、一致しないタイプがある。前者は、マクロセルの境界に配線を配置できるので、配線容易性を向上できる。後者は、セルサイズを小さくできるので、半導体チップのサイズ縮小が可能となる。
【００２７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００３０】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３１】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００３２】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００３３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３４】
（実施の形態１）
図１は、本発明の一実施の形態である半導体装置を構成する回路ブロックであるマクロセルＭＣ１の平面図を示している。また、図２は、その図１に、配線格子（破線）およびセル外配線Ｌを付加したレイアウト平面図を示している。なお、半導体装置上において、互いに隣接する配線格子線の間隔は、例えば０．５μｍ程度である。
【００３５】
このマクロセルＭＣ１には、例えばセル枠内に配置された複数の集積回路素子を、セル内配線によって電気的に接続することで所定の回路機能が構成されている。セル内配線は、例えば第１、第２層配線で構成されている。図１には、マクロセルＭＣ１の入力回路Ａと出力回路Ｂとが例示されている。入力回路Ａは、例えばＣＭＩＳ（Complementary MIS）インバータ回路からなり、ｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１を有している。また、出力回路Ｂは、ｐＭＩＳＱｐ２およびｎＭＩＳＱｎ２を有している。なお、図２には、マクロセルＭＣ１のセル枠が配線格子の線上に配置される方式が例示されている。セル枠の配置の仕方は、これに限定されるものではなく、例えばセル枠を、隣接配線格子線間の半ピッチ分だけずらして配置する方式としても良い。
【００３６】
マクロセルＭＣ１は、信号用の複数の端子Ｔｓを有している。この端子Ｔｓは、マクロセルＭＣ１内に形成された回路と、そのマクロセルＭＣ１外の回路との信号の授受を行うための導体部であり、マクロセルＭＣ１内における最上配線層の配線で形成されている。ここでは、端子Ｔｓが、例えば第２層配線で構成されている。また、ここには、端子Ｔｓに、マクロセルＭＣ１内の入力回路Ａの入力および出力回路Ｂの出力が電気的に接続された状態が例示されている。入力回路ＡのｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１のゲート電極は、端子Ｔｓに電気的に接続され、出力回路ＢのｐＭＩＳＱｐ２およびｎＭＩＳＱｎ２のドレイン領域は、端子Ｔｓに電気的に接続される。ｐＭＩＳＱｐ１，ｐＭＩＳＱｐ２のソース領域には、電源電圧Ｖｄｄが供給され、ｎＭＩＳＱｎ１，ｎＭＩＳＱｎ２のソース領域には電源電圧Ｖｄｄよりも低い電位の電源電圧Ｖｓｓが供給される。なお、これらの電源電圧Ｖｄｄ，Ｖｓｓについては後述する。また、端子Ｔｓは、第２層配線、第２層配線よりも下層の配線層である第１層配線またはその両方の配線を用いて入力回路Ａ、出力回路Ｂに電気的に接続される。
【００３７】
また、端子Ｔｓは、マクロセルＭＣ１のセル枠内において、図１および図２の上下縦方向（Ｙ方向（第２方向））に沿う辺の近傍に、その辺に沿って一列に並んで配置されている。Ｙ方向に隣接する端子Ｔｓの間には、例えば図１および図２の左右横方向（Ｘ方向（第１方向））に延在する配線格子線が１本分だけ配置可能な間隔が置かれている。このように端子Ｔｓをセル枠内に配置することにより（すなわち、インナー端子とすることにより）、マクロセルＭＣ１の面積を縮小できる。また、マクロセルＭＣ１の面積を大きくすることなく、複数の端子Ｔｓを配置することができる。ただし、本発明は、これに限定されるものではなく、例えば端子Ｔｓがセル枠上に配置される構造のものにも適用できる。また、ここでは、この端子（インナー端子）Ｔｓが一列に並んで配置されている場合が例示されているが、複数列にしても良い。これについては後述する。
【００３８】
また、本実施の形態においては、その端子（インナー端子）Ｔｓが、上記Ｙ方向に延びる配線格子線に沿ってその線上に、図２に示すように、上記Ｙ方向に長い平面長方形状のパターンで形成されている。すなわち、端子Ｔｓは、Ｘ方向に延在する配線格子線が複数本通過可能なように、Ｙ方向に延びて形成されている。ここでは、端子ＴｓのＹ方向寸法が、例えばＸ方向の配線格子線を２本以上通過させることが可能なように設定されている。マクロセルＭＣ１の外部からの端子Ｔｓへの直接的な接続は、マクロセルＭＣ１の上空配線となるセル外配線Ｌで行われる。このセル外配線Ｌは、端子（インナー端子）Ｔｓよりも上層の配線層の配線、例えば第３層配線で構成されており、上記Ｘ方向に延びる配線格子線に沿ってその線上に配置されている。セル外配線Ｌは、スルーホールＴＨ（図２参照）を通じて端子Ｔｓと電気的に接続されている。なお、スルーホールＴＨは、主に、Ｘ方向に延びる配線格子線とＹ方向に延びる配線格子線との交点に配置される。このようなマクロセルＭＣ１の構造とすることにより、複数のマクロセルＭＣ１を隙間無く（セル間に配線領域を設けないでも）配置できる。また、端子Ｔｓを長方形状としたことにより、配置配線工程時における配線チャネル効率を向上させることができ、配線の自由度を向上させることができる。これらにより、半導体チップのサイズ（チップサイズ）を縮小することが可能となる。
【００３９】
図３および図４は、上記マクロセルＭＣ１をＸ方向にｍ個、Ｙ方向にｎ個配置することで構成したＲＡＭまたはＲＯＭ等のようなメモリ回路（モジュール）の一例を示している。図３は、データ入力を共通としたケース（アドレス空間の拡張）を例示し、図４は、アドレスを共通としたケース（ビット幅の拡張）を例示している。なお、図３および図４中の符号のＬＣはクロック信号用のセル外配線、ＬＡはアドレス信号用のセル外配線、ＬＤＩＮはデータ入力信号用のセル外配線およびＬＤＯＵＴはデータ出力信号用のセル外配線を示している。いずれもセル外配線Ｌを例示するものである。
【００４０】
図３および図４において、各マクロセルＭＣ１の構成は同一となっている。各マクロセルＭＣ１には、例えば所定のメモリ容量のＲＡＭが形成されている。図３においては、データ入力を共通とするマクロセルＭＣ１が、セル外配線ＬＣの延在方向（Ｘ方向）に沿って隙間無く配置されている。また、図４においては、アドレスを共通とするマクロセルＭＣ１が、セル外配線ＬＡの延在方向（Ｘ方向）に沿って隙間無く配置されている。アドレス信号用のセル外配線ＬＡ、データ入力信号用のセル外配線ＬＤＩＮおよびデータ出力用のセル外配線ＬＤＯＵＴは、各マクロセルＭＣ上をＸ方向に延在するように配置される。
【００４１】
すなわち、図３に示すように、アドレス信号用のセル外配線ＬＡおよびデータ出力信号用のセル外配線ＬＤＯＵＴは、各々異なるマクロセルＭＣ１に電気的に接続され、データ入力信号用のセル外配線ＬＤＩＮは各々、これらのマクロセルＭＣ１に共通に電気的に接続される。
【００４２】
また、図４に示すように、アドレス信号用のセル外配線ＬＡは各々、これらのマクロセルＭＣ１に共通に電気的に接続され、データ入力信号用のセル外配線ＬＤＩＮおよびデータ出力信号用のセル外配線ＬＤＯＵＴは各々異なるマクロセルＭＣ１に電気的に接続される。
【００４３】
このような本実施の形態によれば、図３および図４に示すように、各マクロセルＭＣ１の端子Ｔｓを、その上層の第３配線層のセル外配線Ｌによって引き出すことができるので、信号用の配線を配置するための配線領域をマクロセルＭＣ１間に設ける必要がない。このため、複数のマクロセルＭＣ１をＸ方向およびＹ方向のいずれにおいても隙間無く配置することができる。したがって、チップサイズを縮小することが可能となっている。
【００４４】
また、図３および図４においては、クロック信号用のセル外配線ＬＣをマクロセルＭＣ１毎に分けている。すなわち、クロック信号用のセル外配線ＬＣは、各々異なるマクロセルＭＣ１に電気的に接続される。これにより、必要なマクロセルＭＣ１のみを動作させて半導体装置全体の消費電力を抑えることができる。また、マクロセルＭＣ１毎に異なるクロック信号を入力することができる。
【００４５】
図５は、マクロセルＭＣ１の配置と、信号用の端子Ｔｓの長手方向寸法との関係を説明するための説明図である。ここでは、端子Ｔｓの長手方向寸法が、Ｘ方向に延びる配線格子線を４本分配置可能な寸法に設定されている場合を例示している。この場合、マクロセＭＣ１は、Ｘ方向に最大４個まで隙間無く配置することが可能である。これを越える場合は、セル外配線を配置できない。そこで、その場合は、マクロセルＭＣ１をＹ方向に展開する場合が例示されている。
【００４６】
（実施の形態２）
本実施の形態は、信号用の端子を複数列配置する場合の一例を説明するものである。図６および図７は、その一例を示している。図６は、本実施の形態の半導体装置を構成する回路ブロックであるマクロセルＭＣ２の平面図を示している。また、図７は、その図６に、配線格子（破線）およびセル外配線Ｌを付加した図を示している。
【００４７】
マクロセルＭＣ２において、端子Ｔｓの配置以外の構成は、前記実施の形態１のマクロセルＭＣ１で説明したのと同じである。本実施の形態においては、端子Ｔｓの列がＸ方向に複数列配置されている。そして、互いに隣接する端子列の端子Ｔｓの位置がＹ方向にずれて配置されている。これにより、配線チャネルの有効利用が可能となる。例えば図７に示すように、最上のセル外配線Ｌ１（Ｌ）は、最も左の端子列の最上の端子Ｔｓ１（Ｔｓ）とスルーホールＴＨを通じて電気的に接続される配線である。このセル外配線Ｌ１は、その端子Ｔｓ１上のみならず、Ｘ方向に延在されているため、上記のように端子Ｔｓの位置をＹ方向にずらさないとすると、最上のセル外配線Ｌ１の配置によって、左から２番目の端子列の端子Ｔｓ２ａ，Ｔａ２ｂの接続部（配線チャネルの一部）も潰されてしまう。本実施の形態では、左から２番目の端子列の端子Ｔｓの位置が、最も左の端子列の端子Ｔｓの位置に対してＹ方向にずらしてあるので、その左から２番目の端子列中においてＹ方向に隣接する端子Ｔｓ２ａ（Ｔｓ），Ｔｓ２ｂ（Ｔｓ）の間の配線格子線上にセル外配線Ｌ１を通過させることができる。このため、左から２番目の端子列では、そのセル外配線Ｌ１によって端子Ｔｓ２ａ，Ｔｓ２ｂ上の接続部分が潰されずに済む。したがって、端子Ｔｓ２ａ，Ｔａ２ｂの接続可能な部分を確保できるので、配線チャネルの有効利用が可能となる。このため、セル外配線Ｌの接続の自由度を確保できるので、チップサイズの縮小を推進することが可能となる。
【００４８】
図８は、上記マクロセルＭＣ１，ＭＣ２を複数配置することで構成したＲＡＭまたはＲＯＭ等のメモリ回路（モジュール）の一例を示している。ここでは、マクロセルＭＣ１，ＭＣ２のサイズが異なる場合の構成を例示している。また、ここでは、サイズの異なる複数のマクロセルＭＣ１，ＭＣ２のクロック信号用のセル外配線ＬＣを共通とした場合を例示している。もちろん、サイズが同じでもタイプの異なるマクロセルを複数配置することもできる。
【００４９】
（実施の形態３）
図９は、本発明の他の実施の形態である半導体装置を構成するマクロセルＭＣ３の平面図、図１０は、図９に配線格子（破線）を付加したレイアウト平面図、図１１は、図９の回路ブロックであるマクロセルＭＣ３の要部拡大平面図、図１２は、図９のＸ１−Ｘ１線の断面図をそれぞれ示している。
【００５０】
マクロセルＭＣ３には、上記ＲＡＭまたはＲＯＭ等のメモリ回路（モジュール）が形成されている。マクロセルＭＣ３のセル枠内には、メモリセルアレイＭＡ、Ｘデコーダ領域ＸＤＡ、ＹデコーダＹＤＡおよび入出力回路領域Ｉ／ＯＡが配置されている。メモリセルアレイＭＡには、例えばＤＲＡＭ、ＳＲＡＭまたはＦＲＡＭ等のようなメモリ回路が形成されている。すなわち、メモリセルアレイＭＡには、メモリセル、ワード線、データ線が形成されている。Ｘデコーダ領域ＸＤＡには、Ｘデコーダ回路が、また、Ｙデコーダ領域ＹＤＡには、Ｙデコーダ回路が形成されている。上記ワード線とデータ線との交点にメモリセルが配置され、ワード線はＸデコーダ回路に電気的に接続され、データ線はＹデコーダ回路と電気的に接続される。入出力回路領域Ｉ／ＯＡには、前記した入力回路および出力回路の他に、入出力双方向回路が配置されている。
【００５１】
信号用の端子Ｔｓの配置は、前記実施の形態２で説明したのと同じである。ここでは、その端子（インナー端子）Ｔｓが、入出力回路領域Ｉ／ＯＡ内に配置されている。すなわち、端子Ｔｓ（インナー端子）と入出力回路領域Ｉ／ＯＡ上に配置することで配線遅延を少なくすることができる。また、本実施の形態では、マクロセルＭＣ３のセル枠内の入出力回路領域Ｉ／ＯＡ内において、信号用の端子Ｔｓ群に隣接する位置に、電源用の端子Ｔｖｄｄ，Ｔｖｓｓが配置されている。電源用の端子Ｔｖｄｄ，Ｔｖｓｓは、マクロセルＭＣ３に電源電圧を供給するための端子であり、信号用の端子Ｔｓの長手方向（Ｙ方向）に沿ってセル枠の上下の端から端まで延在する帯状のパターンで形成されている。これにより、マクロセルＭＣ３の電源をＹ方向寸法内においてどこでも取ることができる。このため、電源用のセル外配線の引き回し自由度を向上させることが可能となる。また、マクロセルＭＣ３に応じて可能な限り有効な箇所または数で電源を取ることができるので、電源電位の安定性を向上させることが可能となる。電源用の端子Ｔｖｄｄは、相対的に高電位の電源電圧Ｖｄｄを供給するための端子であって、例えば１．８Ｖまたは３．３Ｖ程度に設定されている。また、電源用の端子Ｔｖｓｓは、半導体装置の基準電位（相対的に低電位の電源電圧Ｖｓｓ）を供給するための端子であって、例えば０Ｖ程度に設定されている。
【００５２】
図１１は、この電源用の端子Ｔｖｄｄ，Ｔｖｓｓと、電源用のセル内配線ＬＩｖｄｄ１，ＬＩｖｓｓ１および電源用のセル外配線Ｌｖｄｄ，Ｌｖｓｓとの接続状態を示している。電源用の端子Ｔｖｄｄ，Ｔｖｓｓは、例えば第２層配線で構成されている。この端子Ｔｖｄｄ，Ｔｖｓｓは、スルーホールＴＨ１を通じて、それぞれ第１層配線で構成された電源用のセル内配線ＬＩｖｄｄ１，ＬＩｖｓｓ１と電気的に接続されている。また、端子Ｔｖｄｄ，Ｔｖｓｓは、スルーホールＴＨ２を通じて、それぞれ第３層配線で構成された電源用のセル外配線Ｌｖｄｄ，Ｌｖｓｓと電気的に接続されている。なお、第３層配線で構成されるセル外配線Ｌの中には、この電源用の端子Ｔｖｄｄ，Ｔｖｓｓの上方を単に通過するものもある。また、電源用の端子Ｔｖｄｄ，Ｔｖｓｓは、図１０および図１１に示すように、Ｙ方向に延在する配線格子線上に配置されている。
【００５３】
このように、マクロセルＭＣ３上およびその外部上をＸ方向に延在する電源用のセル外配線Ｌｖｄｄ，Ｌｖｓｓを電源用の端子Ｔｖｄｄ，Ｔｖｓｓよりも上層の配線層で構成し、かつ、電源用の端子Ｔｖｄｄ，Ｔｖｓｓを介して、電源用の端子Ｔｖｄｄ，Ｔｖｓｓよりも下層の電源用のセル内配線ＬＩｖｄｄ，ＬＩｖｓｓに電気的に接続されるように構成している。電源用の端子Ｔｖｄｄ，ＴｖｓｓをマクロセルＭＣ３のセル枠の上端から下端にまで延在する帯状のパターンで形成することにより、電源用のセル外配線Ｌｖｄｄ，Ｌｖｓｓと、電源用の端子Ｔｖｄｄ，Ｔｖｓｓとの接続の自由度を高めるとともに、マクロセルＭＣ３上を延在する信号用のセル外配線の配置の自由度を高めることができる。すなわち、これにより、マクロセルＭＣ３上を通る電源用のセル外配線Ｌｖｄｄ，Ｌｖｓｓ、信号用のセル外配線の配置密度を高めることができ、高集積化することができる。また、電源用の端子Ｔｖｄｄ，Ｔｖｓｓと第１層配線で構成された電源用のセル内配線ＬＩｖｄｄ，ＬＩｖｓｓとの接続の自由度を向上させることができる。なお、第１層配線ＬＩｖｄｄ，ＬＩｖｓｓは、例えばマクロセルＭＣ３内の各回路を構成する集積回路素子に電気的に接続される。
【００５４】
次に、図１２を用いてマクロセルＭＣ３の一部の縦構造を説明する。なお、図１２には、集積回路素子として、例えば上記出力回路用のｎＭＩＳＱｎ２の断面が例示されている。ただし、集積回路素子は、これに限定されるものではなく種々あり、例えばｐＭＩＳ、ダイオード、バイポーラトランジスタ、抵抗またはキャパシタがある。
【００５５】
半導体チップを構成する半導体基板（以下、単に基板という）１Ｓは、例えばｐ型の単結晶シリコンからなる。この基板１Ｓの主面の分離領域には、例えば溝型の分離部２（トレンチアイソレーション）が形成されている。分離部２は、基板１Ｓの主面から所定の深さに掘られた溝内に、例えば酸化シリコン（ＳｉＯ２）等のような絶縁膜が埋め込まれることで形成されている。分離部２は、溝型に限定されるものではなく種々変更可能であり、例えばロコス（ＬＯＣＯＳ；Local Oxidization of Silicon）法によって形成された酸化シリコン等からなるフィールド絶縁膜としても良い。
【００５６】
また、この分離部２に囲まれた活性領域において、基板１Ｓの主面（デバイス面）から所定の深さに渡って、ｐウエルＰＷＬ１，ＰＷＬ２およびｎウエルＮＷＬ１と称する半導体領域が形成されている。このうち、ｐウエルＰＷＬ２は、ｎ型の埋め込み領域ＮＩＳＯと称する半導体領域に取り囲まれている。すなわち、ｐウエルＰＷＬ２は、基板１Ｓと電気的に分離されている。これにより、基板１Ｓを通じてｐウエルＰＷＬ２にノイズ等が伝搬するのを抑制または防止できる。また、ｐウエルＰＬＷ２の電位を基板１Ｓとは異なる電位に設定できる。
【００５７】
ｐウエルＰＷＬ１，ＰＷＬ２には、例えばホウ素（Ｂ）等のようなｐ型領域を形成する不純物が導入され、ｎウエルＮＷＬ１およびｎ型の埋め込みウエルＮＩＳＯには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型領域を形成する不純物が導入されている。ここでは、上記ｐウエルＰＷＬ２にｎＭＩＳＱｎ２が形成されている。ｎＭＩＳＱｎ２は、ソースおよびドレイン用の一対の半導体領域３と、ゲート絶縁膜４と、ゲート電極５Ａとを有している。このｎＭＩＳＱｎ２のチャネルは、例えば一対の半導体領域３の間の基板１Ｓにおいて、ゲート電極５Ａ下のゲート絶縁膜４と基板１Ｓとの界面部分に形成される（表面チャネル）。
【００５８】
ｎＭＩＳＱｎ２のソース、ドレイン用の半導体領域３は、例えばリンまたはヒ素が導入されてｎ型に設定されている。ゲート絶縁膜４は、例えば酸化シリコン膜からなる。また、ゲート絶縁膜４を酸窒化膜としても良い。これにより、ホットキャリア耐性を向上させることが可能となる。ゲート電極５Ａは、例えばｎ型の低抵抗ポリシリコンからなる。ゲート電極５Ａには、例えばリンまたはヒ素が導入されている。このゲート電極５Ａは、低抵抗ポリシリコンの単体膜に限定されるものではなく種々変更可能である。例えばｎ型の低抵抗ポリシリコン膜上に、コバルトシリサイド（ＣｏＳｉｘ）を形成した、いわゆるポリサイドゲート構造としても良い。このコバルトシリサイドに変えてチタンシリサイド（ＴｉＳｉｘ）やタングステンシリサイド（ＷＳｉｘ）を採用することもできるが、コバルトシリサイドの方が抵抗を低減できる。また、ｎ型の低抵抗ポリシリコン膜上に窒化チタン（ＷＮ）等のようなバリア膜を介してタングステン（Ｗ）膜を堆積した、いわゆるポリメタルゲート構造としても良い。この場合、ゲート電極５Ａの抵抗およびゲート電極５Ａと配線との接触抵抗を大幅に低減することができる。
【００５９】
この基板１Ｓの主面上には、例えば酸化シリコンからなる層間絶縁膜６ａ，６ｂが下層から順に堆積されている。層間絶縁膜６ａ上に第１配線層が形成され、層間絶縁膜６ｂ上に第２配線層が形成されている。上記信号用の端子Ｔｓおよび電源用の端子Ｔｖｄｄ，Ｔｖｓｓは、層間絶縁膜６ｂ上に形成されている。これら端子Ｔｓ，Ｔｖｄｄ，Ｔｖｓｓは、例えばアルミニウム（Ａｌ）またはアルミニウム−Ｓｉ−銅合金等からなり、同一のパターニング時にパターン形成されている。
【００６０】
端子Ｔｓは、層間絶縁膜６ｂに穿孔されたスルーホールＴＨを通じて、第１層配線で構成されるセル内配線ＬＩｓ１と電気的に接続されている。セル内配線ＬＩｓ１は、層間絶縁膜６ａに穿孔されたコンタクトホールＣＮＴ１を通じてｎＭＩＳＱｎ２の一方の半導体領域３と電気手的に接続されている。なお、セル内配線ＬＩｓ１は、端子Ｔｓ等と同じ材料からなる。
【００６１】
端子Ｔｖｓｓは、層間絶縁膜６ｂに穿孔されたスルーホールＴＨ１を通じて、第１層配線で構成されるセル内配線ＬＩｖｓｓ１と電気的に接続されている。セル内配線ＬＩｖｓｓ１は、層間絶縁膜６ａに穿孔されたコンタクトホールＣＮＴ２を通じてｐウエルＰＷＬ１のｐ＋型の半導体領域７と電気的に接続されている。なお、セル内配線ＬＩｖｓｓ１は、セル内配線ＬＩｓ１と同じ材料からなり、セル内配線ＬＩｓ１と同一のパターニング時にパターン形成されている。
【００６２】
次に、このような本実施の形態の技術思想を用いて作成した半導体チップ（以下、単にチップという）の平面図を図１３および図１４に示す。なお、図１４は、マクロセルを配置した段階であって、配線処理を行う前のチップ１Ｃの平面図を示している。
【００６３】
チップ１Ｃは、平面四角形状の基板１Ｓの小片からなり、このチップ１Ｃ内には、例えばコンピュータシステムが形成されている（ＳｏＣ；System On Chip）。ただし、本発明自体はＳｏＣに限定されるものではなく種々適用可能である。
【００６４】
チップ１Ｃの外周近傍には、複数の外部端子８がその外周辺に沿って配置されている。もちろん、外部端子８の配置は、これに限定されるものではなく、例えばチップ１Ｃの中央に配置される構成でも良い。この外部端子８の配置領域を含むチップ１Ｃの周辺領域は、チップ１Ｃの入出力回路領域、すなわち、Ｉ／Ｏセルが配置される領域となっている。なお、一般的に外部端子８は、それに直接接触された状態で接続されるボンディングワイヤやバンプ電極（突起電極）等を通じて、パッケージのリードと電気的に接続され、さらにそのパッケージを実装する配線基板上の配線を通じて上記チップ１Ｃの外部の外部装置（あるいは外部回路）の出力と電気的に接続されるようになっている。
【００６５】
チップ１Ｃの内部回路領域には、複数のマクロセルＭＣ３，ＭＣ４，ＭＣ５が配置されている。上記のようにＲＡＭが形成されたマクロセルＭＣ３は、互いの隣接間に隙間を生じることなく配置されている。また、マクロセルＭＣ４には、例えばＲＯＭが形成されている。このマクロセルＭＣ４も、互いに隣接間に隙間を生じることなく配置されている。したがって、無駄領域を低減または無くすことができるので、チップサイズを縮小することが可能となっている。Ｙ方向に隣接するマクロセルＭＣ３の電源用の端子Ｔｖｄｄ，Ｔｖｓｓは、互いに電気的に接続されている。また、Ｙ方向に隣接するマクロセルＭＣ４の電源用の端子Ｔｖｄｄ，Ｔｖｓｓも、互いに電気的に接続されている。
【００６６】
これらマクロセルＭＣ３，ＭＣ４の配置領域を除く領域は、コアセル領域またはカスタム領域とされている。このコアセル領域またはカスタム領域に配置されたマクロセルＭＣ５には、例えば所望のロジック回路が形成されている。このマクロセルＭＣ５にも本発明の技術思想を取り入れている。各マクロセルＭＣ３〜ＭＣ５の隣接間には、これらを接続するための配線領域が用意されている。この配線領域には、各マクロセルＭＣ３〜ＭＣ５を電気的に接続するためのセル外配線が配置されている。セル内配線およびセル外配線の構造は、前述したのと同じである。レイアウト設計に際しては、図１４に示すように、複数のマクロセルＭＣ３〜ＭＣ５を配置した後、これらマクロセルＭＣ３〜ＭＣ５を接続するセル外配線を配置することにより、全体的に所望の回路機能を有する半導体装置を設計する。
【００６７】
（実施の形態４）
本実施の形態の半導体装置における回路ブロックであるマクロセルの一例を図１５に示す。このマクロセルＭＣ６においては、信号用の端子Ｔｓが平面正方形状とされ、その信号用の端子Ｔｓの周囲（特にＹ方向）に、信号用の端子Ｔｓとセル外配線とを接続するための配線チャネル領域Ｃが配置されている。この配線チャネル領域Ｃ自体は、半導体装置の設計段階における配置配線の際にデータ上で設けられる仮想の領域である。この配線チャネル領域Ｃに配線が配置されるか否かはセル外配線との接続状態によって決まる。
【００６８】
このような本実施の形態によれば、信号用の端子Ｔｓを短くできるので、この端子Ｔｓによる配線容量を前記実施の形態１〜３の場合よりも低減できる。特に配線の信号速度が厳しい場合に、この技術思想適用することにより、配線遅延の低減に効果がある。このような本実施の形態の構造と、前記実施の形態１〜３の構造とを同一マクロセル内で実現しても良い。例えば特にクリティカルなパスが配置される個所では、本実施の形態のように信号用の端子を平面正方形状とし、それ以外の箇所では前記実施の形態１〜３のように信号用の端子Ｔｓを平面長方形状としても良い。これにより、チップサイズの縮小と、特性（信号速度）向上との両立が可能となる。また、端子列の１列目は、前記実施の形態１のようにし、端子列の２列目は、本実施の形態のようにする、あるいはその逆とする等、種々変更できる。この場合は、前記実施の形態２と同様の効果が得られる他、特性（信号速度）の向上を図ることができる。
【００６９】
図１６は、上記マクロセルＭＣ６を複数配置した場合に、セル外配線ＬＣ，ＬＡと信号用の端子Ｔｓとの接続方法の一例を示している。ここでは、２列目以降のマクロセルＭＣ６においては、セル外配線ＬＣ，ＬＡを一旦スルーホールＴＨを通じて、配線チャネル領域Ｃ内のセル内配線ＬＩｓ２に接続し、そのセル内配線ＬＩｓ２を通じて端子Ｔｓと電気的に接続する。
【００７０】
このようにして構成された半導体装置の要部平面図を図１７に示す。１列目のマクロセルＭＣ６においては、信号用の端子Ｔｓが、通常の平面正方形状の端子となっている。セル外配線ＬＣ，ＬＡは、スルーホールＴＨを通じて、一列目の端子Ｔｓと直接電気的に接続されている。２列目以降のマクロセルＭＣ６においては、セル外配線ＬＣ，ＬＡが、スルーホールＴＨを通じて第２層配線であるセル内配線ＬＩｓ２と電気的に接続されている。このセル内配線ＬＩｓ２は、図１７のＹ方向に延在されて端子Ｔｓと接続されている。すなわち、セル外配線ＬＣ，ＬＡは、セル内配線ＬＩｓ２を通じてそれと一体的に形成された端子Ｔｓと電気的に接続されている。３列目のマクロセルＭＣ６では、そのセル内配線ＬＩｓ２のＹ方向寸法が、２列目のマクロセルＭＣ６のセル内配線ＬＩｓ２よりも長くなっている。同じ長さにすると、セル外配線ＬＣ，ＬＡと、３列目のマクロセルＭＣ６の端子Ｔｓとを接続できないからである。この例では、チップサイズを縮小できる。また、配線容量を低減できるので、特性（信号速度等）を向上させることができる。
【００７１】
（実施の形態５）
前記実施の形態１〜４で説明した回路ブロックであるマクロセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ６（以下、マクロセルＭＣで代表する）は、集積回路の一部を構成するＩＰ部品として使用できる。このマクロセルＭＣを特定するためのデータ（以下、ＩＰモジュールデータという）は、磁気ディスク、フロッピー（登録商標）ディスク、ハードディスク、ＣＤ−ＲＯＭ、ＭＯ（マグネット−オプティカル・ディスク）等のような記憶媒体に、コンピュータにより読み取り可能な状態で記憶されている。
【００７２】
このＩＰモジュールデータは、１つのチップ１Ｃに形成されるべき集積回路をコンピュータを用いて設計するためのデータである。ＩＰモジュールデータは、チップ１Ｃに形成するための図形パターンを定める図形パターンデータと、マクロセルの機能を定める機能データとを有している。
【００７３】
図形パターンデータは、例えば半導体装置を製造する際に使用されるマスクパターンを形成するためのデータであり、例えばマスクパターンを形成するための描画データである。マスクパターンのデータは、チップ１Ｃ上の半導体領域（活性領域）、素子分離領域、ゲート電極、配線層、絶縁膜、接続孔（コンタクトホールやスルーホール）等のような回路形成層毎に、図形パターンを規定するデータであり、リソグラフィ技術におけるフォトマスクのパターンを生成することができるようなデータである。また、上記機能データは、例えばマクロセルの機能をＨＤＬ（Hardware Description Language）等のようなコンピュータ言語で機能記述したデータである。
【００７４】
図１８には、集積回路の設計に用いられるエンジニアリングワークステーション、パーソナルコンピュータ若しくは設計装置等のようなコンピュータ１０の一例が示されている。このコンピュータ１０は、プロセッサおよびメモリなどを実装したプロセッサボード、そして各種インターフェイスボードを搭載した本体１０ａに、ディスプレイ１０ｂ、キーボード１０ｃ、ディスクドライブ１０ｄ等のような代表的に示された周辺機器が接続されている。上記図形パターンデータおよび機能データを含むＩＰモジュールデータは、上記記憶媒体１１に格納されている。特に制限されないが、記憶媒体１１に記憶されているＩＰモジュールデータは、その記憶媒体１１を前記ディスクドライブ１０ｄに装着することで、コンピュータ１０の本体１０ａに読み込まれる。例えば読み込まれたＩＰモジュールデータが、ＨＤＬで記述された記述データであった場合、上記コンピュータ１０は、これを解読して処理を行う。解読して処理を行うために、上記コンピュータ１０は、特定のプログラムを実行する。コンピュータ１０は、分散処理システムであっても良い。例えばディスクアクセス、レイアウト演算、マンマシン・インターフェイスのそれぞれを個々のコンピュータを用いて処理させ、処理結果を連携して利用可能にしても良い。なお、ＩＰモジュールデータの容量が大きくなり、１個の記憶媒体１１に格納することが不可能となった場合には、複数の記憶媒体１１に渡って上記ＩＰモジュールデータが格納されるようにしても良い。もちろん、上記ＩＰモジュールデータを予め複数の記憶媒体１１に格納するように分割しておいて、複数の記憶媒体１１に格納しても良い。
【００７５】
マクロセルＭＣを採用する設計処理は、前記記憶媒体１１からＩＰモジュールデータをコンピュータ１０に読み込み、読み込んだＩＰモジュールデータに対応するマクロセルＭＣを１つの内蔵モジュールとして含むマイクロコンピュータのような半導体装置を設計する処理の一部に含まれる処理として位置付けることができる。
【００７６】
図１９には、前記ＩＰモジュールデータを用いて半導体装置を設計する処理の一例が全体的に示されている。設計処理の方法は、この方法により形成されたマスクパターンを用いて半導体装置が製造されることから、これを半導体装置の製造方法と見なすことができる。
【００７７】
まず、論理合成では、マクロセル間の接続などの処理を行う（工程１００）。ここでは高位レベルの設計データ（ハードウェア記述言語、論理式、真理値表等）から論理回路（論理図、ネットリスト等）を自動生成する。最終的なネットリストを生成するまでの論理合成工程では、例えば論理圧縮（LogicMinimization）、因数化（Factoring）および平坦化（Flatten）等のような走査を繰り返して、論理最適化を行う。
【００７８】
続く論理検証では、論理合成されたものを論理検証する（工程１０１）。ここでは、設計者が意図したとおりに論理回路が動作するか否かを検証する。例えば各論理ゲートの論理動作、立ち上がり／立ち下がり時間等と、ネットリストを入力し、テストベクトル（論理回路機能をテストするための一連の入力信号パターン）を印加して出力された信号知を期待値とし比較する等して検証する。
【００７９】
この論理検証後、集積回路全体のレイアウト設計が行われる（工程１０２）。ここでは、論理設計に従って、フォトマスクの原画となるマスクパターンレイアウトを作成する。半導体装置の論理回路（ネットリスト）に基づき、仕様機能を満足させるよう、トランジスタ、抵抗等のような集積回路素子の寸法を決めながら配置し、これら集積回路素子間を配線する。ここでは、プロセス側からのデザイン・ルールにも従わなければならない。電気的特性を考慮しながら配置配線の最適化を行い、できる限りチップサイズを小さくする。
【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８１】
例えば前記実施の形態１、２においては、マクロセルにおける全ての信号用の端子が平面長方形状の場合について説明したが、これに限定されるものではなく、例えば平面長方形状の端子と、平面正方形状の通常の端子とを配置するマクロセル構造としても良い。この平面正方形状の端子は、例えば複数のマクロセルで共通の信号用の端子とすることができる。これにより、この端子群全体の占有面積を縮小できる。
【００８２】
また、前記実施の形態１〜５の配線構造に代えて、層間絶縁膜に溝や孔を設けその中に導体膜（例えば銅（Ｃｕ）配線）を埋め込むことで配線を形成する、いわゆるダマシン配線構造を採用しても良い。
【００８３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳｏＣに適用した場合について説明したが、それに限定されるものではなく、例えばゲートアレイやスタンダードセルに代表されるＡＳＩＣ（Application Specific IC）等のような他の半導体装置にも適用できる。
【産業上の利用可能性】
【００８４】
本発明は、半導体装置の製造業に適用できる。
【図面の簡単な説明】
【００８５】
【図１】本発明の一実施の形態である半導体装置を構成するマクロセルの平面図である。
【図２】図１に配線格子およびセル外配線を付加したレイアウト平面の平面図である。
【図３】図１のマクロセルを複数個配置することで構成した半導体装置の要部平面の一例の説明図である。
【図４】図１のマクロセルを複数個配置することで構成した半導体装置の要部平面の一例の説明図である。
【図５】図１のマクロセルの配置と、信号用の端子の長手方向寸法との関係を説明するための説明図である。
【図６】本発明の他の実施の形態である半導体装置を構成するマクロセルの平面図である。
【図７】図６に配線格子およびセル外配線を付加したレイアウト平面の平面図である。
【図８】図１および図６のマクロセルを複数個配置することで構成した半導体装置の要部平面の一例の説明図である。
【図９】本発明の他の実施の形態である半導体装置を構成するマクロセルの一例の平面図である。
【図１０】図９に配線格子を付加したレイアウト平面の平面図である。
【図１１】図９のマクロセルの電源用の端子とセル内配線およびセル外配線との接続状態を示す要部拡大平面図である。
【図１２】図９のＸ１−Ｘ１線の断面図である。
【図１３】図９のマクロセルを用いた半導体装置を構成する半導体チップの一例の平面図である。
【図１４】図１３の配線を配置する前の半導体チップの平面図である。
【図１５】本発明のさらに他の実施の形態であるマクロセルの一例の平面図である。
【図１６】図１５のマクロセルを用いる場合の配線接続方法を説明するための半導体装置の要部平面図である。
【図１７】図１６で説明した配線接続方法で製造された半導体装置の要部平面図である。
【図１８】本発明の他の実施の形態である半導体装置の製造方法で用いるコンピュータの説明図である。
【図１９】図１８のコンピュータを用いて半導体装置を設計する際のフロー図である。
【図２０】本発明者らが検討した半導体装置のレイアウト設計の説明図である。
【符号の説明】
【００８６】
１Ｃ  半導体チップ
１Ｓ  半導体基板
２  分離部
３  半導体領域
４  ゲート絶縁膜
５Ａ  ゲート電極
６ａ，６ｂ  層間絶縁膜
７  半導体領域
８  外部端子
１０  コンピュータ
１０ａ  本体
１０ｂ  ディスプレイ
１０ｃ  キーボード
１０ｄ  ディスクドライブ
１１  記憶媒体
ＭＣ１〜ＭＣ６  マクロセル
Ｌ，Ｌ１  セル外配線
ＬＣ  セル外配線
ＬＡ  セル外配線
ＬＤＩＮ  セル外配線
ＬＤＯＵＴ  セル外配線
Ｌｖｄｄ，Ｌｖｓｓ  セル外配線
ＬＩｓ１，ＬＩｓ２  セル内配線
ＬＩｖｄｄ１，ＬＩｖｓｓ１  セル内配線
Ｔｓ，Ｔｓ１，Ｔｓ２ａ，Ｔｓ２ｂ  端子
Ｔｖｄｄ  端子
Ｔｖｓｓ  端子
ＴＨ，ＴＨ１，ＴＨ２  スルーホール
ＣＮＴ１，ＣＮＴ２  コンタクトホール
Ａ  入力回路
Ｂ  出力回路
Ｃ  配線チャネル領域
Ｑｐ１，Ｑｐ２  ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎ１，Ｑｎ２  ｎチャネル型のＭＩＳ・ＦＥＴ
ＮＩＳＯ  埋め込み領域
ＰＷＬ１，ＰＷＬ２  ｐウエル
ＮＷＬ１  ｎウエル
ＭＡ  メモリセルアレイ
Ｉ／ＯＡ  入出力回路領域
ＸＤＡ  Ｘデコーダ領域
ＹＤＡ  Ｙデコーダ領域
【図１】
0004441541.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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