(57)【特許請求の範囲】
【請求項１】
第１と第２の端部をもった、ｎ個の直列接続された抵抗列と、
第１、第２の電圧源、
前記第１の電圧源と前記第１の端部に接続された第１のスイッチと、前記第２の電圧源と前記第２の端部に接続された第２のスイッチ、前記第１の端部と前記第２の電圧源に接続された第３のスイッチ、及び前記第２の端部と前記第１の電圧源に接続された第４のスイッチと、
前記抵抗列の選択された位置に接続された第１のタップと、前記抵抗列の選択された位置で、前記第１、第２のスイッチにおける電圧の平均電圧について対称で反対の位置に接続された第２のタップと、
第１、第２のキャパシタと、非反転入力、反転入力及び出力をもった演算増幅器と、
前記第１と第２のスイッチが閉じているとき前記第１のキャパシタを前記第１のタップに接続し、前記第３と第４のスイッチが閉じているとき前記第２のキャパシタを前記第２のタップに接続し、前記第１、第２のキャパシタの電圧を平均化し、該平均電圧を前記演算増幅器の非反転入力に入力する回路と、
前記第１のキャパシタを充電するため前記第１、第２のスイッチを閉じ、ついで前記第２のキャパシタを充電するため、前記第１、第２のスイッチを開き前記第３、第４のスイッチを閉じる論理回路と、
を備えた、電位差計式デジタル−アナログ変換器。
【請求項２】
さらに、第５、第６、第７及び第８のスイッチを含み、
前記第１のキャパシタは第１側において前記第５のスイッチを介して前記第１のタップに、前記第６のスイッチを介して前記非反転入力に、また第２側において前記第２の電圧源に接続され、前記第２のキャパシタは第１側において前記第７のスイッチを介して前記第２のタップに、前記第８のスイッチを介して前記非反転入力に、また第２側において前記第２の電圧源に接続されており、
前記論理回路が前記第５のスイッチを前記第１、第２のスイッチと共に閉じて前記第１のキャパシタを充電し、ついで前記第５のスイッチを前記第１、第２のスイッチと共に開き、前記第７のスイッチを前記第３、第４のスイッチと共に閉じて前記第２のキャパシタを充電し、ついで前記第７のスイッチを前記第３、第４のスイッチと共に開き、前記第６、第８のスイッチを閉じて前記第１、第２のキャパシタの平均電圧を前記演算増幅器の非反転入力に入力する、
ようにした、請求項１に記載の電位差計式デジタル−アナログ変換器。
【請求項３】
さらに、前記演算増幅器の非反転入力と前記第２の電圧源の間に接続された第３のキャパシタを含む、請求項２に記載の電位差計式デジタル−アナログ変換器。
【請求項４】
前記第１、第３のスイッチと前記第２、第４のスイッチがそれぞれ単極、両投スイッチである、請求項１に記載の電位差計式デジタル−アナログ変換器。
【請求項５】
前記スイッチがＦＥＴである、請求項１に記載の電位差計式デジタル−アナログ変換器。
【請求項６】
前記ｎ個の直列接続の抵抗列が同じ値の抵抗である、請求項１に記載の電位差計式デジタル−アナログ変換器。
【請求項７】
第１、第２の端部をもち、同じ値の抵抗のｎ個の直列接続の抵抗列と、
第１、第２の電圧源と、
前記第１の電圧源と前記第１の端部に接続された第１のスイッチ、前記第２の電圧源と前記第２の端部に接続された第２のスイッチ、前記第１の端部と前記第２の電圧源に接続された第３のスイッチ、及び前記第２の端部と前記第１の電圧源に接続された第４のスイッチと、
前記抵抗列の選択された位置、ｎ／２−ｘに接続された第１のタップ、及び前記抵抗列の選択された位置、ｎ／２＋ｘに接続された第２のタップと、
第１、第２、第３のキャパシタ、第５、第６、第７、第８のスイッチ、及び非反転入力と反転入力をもった演算増幅器と、を含み、
前記第１のキャパシタが第１側において前記第５のスイッチを介して前記第１のタップに、前記第６のスイッチを介して前記非反転入力と前記第３のキャパシタの一方の側に接続され、また第２の側において前記第２の電圧源に接続され、前記第３のキャパシタの他の側が前記第２の電圧源に接続され、前記第２のキャパシタが第１側において前記第７のスイッチを介して前記第２のタップに、前記第８のスイッチを介して前記非反転入力に接続され、また第２側において前記第２の電圧源に接続され、
さらに、前記第１、第２、第５のスイッチを閉じて前記第１のキャシタを充電し、ついで前記第１、第２、第５のスイッチを開き、前記第３、第４、第７のスイッチを閉じて前記第２のキャパシタを充電し、ついで前記第３、第４、第７のスイッチを開き、前記第６、第８のスイッチを閉じて前記第１、第２のキャパシタ平均電圧を前記演算増幅器の非反転入力に入力する論理回路、
を含む、電位差計式デジタル−アナログ変換器。
【請求項８】
前記第１、第３のスイッチ、及び前記第２、第４のスイッチがそれぞれ単極、両投スイッチである、請求項７に記載の電位差計式デジタル−アナログ変換器。
【請求項９】
比率計式入力電圧の安定性をもった改良された電位差計式デジタル−アナログ変換器を得る方法にして、
第１の端部から第２の端部に延びる直列接続の抵抗列を設けること、
前記第１、第２の端部を第１、第２の電圧源にそれぞれ接続すること、
前記抵抗列の前記第１の端部から第２の端部までの全体の通常の抵抗値の選択された割合の部分抵抗をもった該抵抗列の選択された位置に第１のタップを設け、該第１のタップを第１のキャパシタに接続し、該キャパシタを充電して電荷を格納すること、
前記第１、第２の端部を前記第１、第２の電圧源から切り離し、該第１、第２の端部を前記第２、第１の電圧源にそれぞれ接続すること、
前記抵抗列の前記第２の端部から第１の端部までの全体の通常の抵抗値の同じ割合の選択された部分抵抗をもった該抵抗列の位置に第２のタップを設け、該第２のタップを第２のキャパシタに接続し、該キャパシタを充電して電荷を格納すること、
前記平均電圧を取り出し、電圧出力を得ること、
の各工程を備えた、電位差計式デジタル−アナログ変換器を得る方法。
【請求項１０】
前記抵抗列の抵抗が同じ抵抗値をもち、第１のタップが前記抵抗列のｎ／２−ｘに接続され、前記第２のタップが前記抵抗列のｎ／２＋ｘに接続されている、請求項９に記載の方法。
【請求項１１】
前記直列抵抗列の前記第１、第２の端部が直列抵抗を介して前記電圧源に接続されている、請求項９に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に電位差計式デジタル−アナログ変換器（ＤＡＣ）に関する。
【０００２】
【背景技術】
ＤＡＣは電子工業において広く使用されている。例として、多くの特定用途ＩＣ（ＡＳＩＣ’s）は１つまたはそれ以上の図１に示される形式のＤＡＣ、すなわち、２つの電圧源ＶDDとＶSSの間に接続された一連の直列抵抗列の選択された点、例えばＲDXにタップを設け、出力ＶOUTに２つの電圧源の間の範囲の部分電圧を与えるようにしたＤＡＣを使用している。この簡単な構成が１％のオーダの比較的安定した比率計式出力を与える。しかし、ある種の用途では正確度の要求が強く、このレベルの誤差はもはや許容できない。１０ビットＤＡＣの熱的または時間的ドリフトは１−２ＬＳＢ（最小ステップサイズ）ステップであると推定される。このドリフトの正規化された大きさ、すなわちＬＳＢステップの数は電源範囲の小部分に跨がるＤＡＣについては充分に大きい。温度の変化及び時間超過による不純物のドーピングまたは応力解放における僅か差異がドリフトを起こし、それがＤＡＣの出力を僅か変化させるであろう。
【０００３】
【発明の概要】
本発明の目的は改良された出力電圧の安定性をもった電位差計式ＤＡＣを提供することである。他の目的は、製造に原因する個々の抵抗値における熱的および時間的変化に対して強化された不感性をもった比率計式出力電圧の電位差計式ＤＡＣを提供することである。本発明の更に他の目的は前述の従来技術の制限のない電位差計式ＤＡＣを提供することである。
【０００４】
要するに、本発明の１実施例によれば、第１、第２の単極−両投スイッチが第１、第２の電圧電力源の間に接続された同様の抵抗のｎ個の直列接続の抵抗列の両端部分に接続される。第１、第２のＤＡＣのタップ位置は２つの供給電圧の平均値の上方及び下方に、前記供給電圧の差電圧の同一小部分だけ離れた位置に置かれる。これら２つのタップ位置はＤＡＣの中心位置について対称でも、非対称でも良い。第１のタップ位置は前記単極−両投スイッチの第１の接続において望ましい出力電圧を与える。同様に、第２のタップ位置は前記単極−両投スイッチの第２の接続構成に対して望ましい出力を与える。第１のタップ位置の出力電圧はスイッチを第１の単極−両投スイッチの接続の間閉じることにより第１のキャパシタの第１の極に接続される。同様に、第２のタップ位置の出力電圧は他のスイッチを第２の単極−両投スイッチの接続の間閉じることにより第２のキャパシタの第１の極に接続される。第１、第２のキャパシタの第１の極は、共通に起動されるスイッチを短期間閉じることにより、一緒に第３のキャパシタの第１の極に接続される。共通に起動される第３、第４のスイッチを開いた後に第３のキャパシタの第１の極に存在する電圧がＤＡＣの最終の出力電圧を表す。第３のキャパシタの第１の極はまた演算増幅器（またはオペ−アンプ（op-amp））の非反転入力に接続される。オペ−アンプの出力は反転入力に接続され、オペ−アンプの非反転入力にあるＤＡＣの出力電圧を一時格納する。全てのキャパシタの第２の極は固定の供給電圧に接続される。クロック回路が抵抗列の各端部にあるスイッチを閉じて抵抗列の第１、第２の端部をそれぞれ第１、第２の電圧源に接続して、第１のタップを第１のキャパシタに接続してキャパシタを充電し電荷を蓄えるのに用いられる。上記説明は同じ値の第１、第２のキャパシタを用い、平均供給電圧に対して対称的なタップ電圧をサンプルすることでなされたが、前述の量を適当に変更した均等な構成もまた有効である。好ましい実施例は、電荷の再分配に関連した電圧降下の問題を避けるため、同等の値の第１、第２のキャパシタと第１、第２のキャパシタの何れよりも実質的に小さな値の第３のキャパシタをもった回路を用いている。クロック回路が電圧源の端部の間のスイッチの第１の極を開放し、抵抗列の各端部のスイッチの第２の極を閉じて電圧源の抵抗列との接続を逆にする、すなわち抵抗列の第２、第１の端部を第１、第２の電圧源にそれぞれ接続するようにスイッチを閉じ、第２のタップを第２のキャパシタに接続してキャパシタを充電し、電荷を格納する。第２のタップと第２のキャパシタの間のスイッチが開放され、共通に作動されるスイッチが閉じられて２つのキャパシタの電荷を平均し、安定性の強化された電圧出力を与える。抵抗列は同じ値の抵抗により構成されるように示され記載されたが、異なる値の抵抗も、スイッチのタップが電圧源接続スイッチにおける電圧の平均電圧に対して対称である限り使用できる。抵抗が接続スイッチと電源の間に置かれても良いことに注意すべきである。この構成は、２つのタップ位置と接続スイッチの間の抵抗の安定性の利点を与え、同じ値の抵抗をもった１つ又は複数のＤＡＣの中心の周りのスイッチングを可能にする。
【０００５】
本発明のその他の目的及び利点は以下の説明に記載され、明らかにされるであろう。本発明の目的及び利点は添付の請求項に記載されている装置、結合、方法により実現され達成できる。
【０００６】
本明細書に組み込まれ、その一部を構成する添付の図面は本発明の好ましい実施例を図示し、明細書の開示と共に本発明の目的、利点および原理を理解するのに役立つであろう。
【０００７】
【好ましい実施例の詳細な説明】
従来技術により作られたＤＡＣを示す図１において、ｎケの抵抗ＲD1−ＲDnの列が電圧源ＶDDとＶSSの間にそれぞれ接続された抵抗Ｒ1，Ｒ2の間に接続されている。タップがＲDXのＶDD側に設けられ、ＦＥＴのようなスイッチｐｈｉを介してキャパシタＣ1に、ついでＶSSに接続される。演算増幅器ＯｐＡｍｐの非反転入力に接続され、演算増幅器は反転入力にフィードバックされる出力電圧ＶOUTを与える。この構成において、ＶOUTは次のように決められる。
【０００８】
【数１】
0004497705.tif 000002
【０００９】
前述のように、抵抗、例えばＲD1の値の例えば温度上昇による応力解放の僅かな違いによるドリフトが出力電圧の僅かな変化を発生した。従来のＤＡＣの精度の要求は、ドリフト等による出力電圧の僅かな変化は許容されるという程度であった。しかし現在は、精度の要求は非常に強くなり、そのようなドリフトが問題となっている。
【００１０】
本発明の好ましい実施例によれば、図２に示されるようにｎ個の同じ値の抵抗ＲD1−ＲDnの列が従来技術のＤＡＣにおけるようにＲ1とＲ2の間に接続されている。ＦＥＴのような第１、第２のスイッチＱ1，Ｑ2が正の供給電圧ＶDDと抵抗列の第１の端部の間、及び負の供給電圧ＶSSと抵抗列の第２の端部の間にそれぞれ接続されている。さらに、ＦＥＴのような第３、第４のスイッチＱ3、Ｑ4が負の供給電圧ＶSSと抵抗列の第１の端部の間、及び正の供給電圧ＶDDと抵抗列の第２の端部の間にそれぞれ接続されている。第１、第３のスイッチ及び第２、第４のスイッチは単極、両投スイッチとして形成しても良い。
【００１１】
第１のＤＡＣタップが望ましい比率計式の部分的出力電圧を与えるため選択された位置、例えばＲD(n/2-x)に接続され、さらにスイッチＱ5を介して第１のキャパシタＣ1に接続される。第２のＤＡＣタップが第１のタップに対して抵抗列の反対位置、すなわちＲD(n/2+x)に接続され、さらにスイッチＱ7を介して第２のキャパシタＣ2に接続される。キャパシタＣ1，Ｃ2の反対側は負の電圧源ＶSSに接続される。キャパシタＣ1，Ｃ2はそれぞれスイッチＱ6，Ｑ8を介して第３のキャパシタＣ3の１つの極と、演算増幅器ｏｐＡｍｐの非反転入力に接続される。第３のキャパシタＣ3の他の極は負の電圧源ＶSSに接続され、スイッチＱ6，Ｑ8は共通に作動され、すなわち同一の動作状態をとり、通常開放状態にある。
【００１２】
ＤＡＣの作動は図３に示される相論理クロック機構（phase logic clocking scheme）により制御され、該機構によりスイッチＱ1，Ｑ2を含む第１の電圧源スイッチ接続は信号ｐｈｉ１により閉じる。ついでスイッチＱ5が信号ｐｈｉ２により閉じて、ＶAで注記されるようにキャパシタＣ1を充電する。ついでスイッチＱ5がスイッチＱ1，Ｑ2と共に開放され、スイッチＱ3，Ｑ4を含む第２の電圧源スイッチ接続はｐｈｉ１により閉じられ、抵抗列への電力供給を反転する。スイッチＱ7がｐｈｉ３により閉じられ、ＶBで示されるようにキャパシタＣ2を充電し、その電荷は格納され、スイッチＱ7が開放される。ついで、スイッチＱ6，Ｑ8がｐｈｉ４により閉じられキャパシタＣ1，Ｃ2の電圧を平均化する。それが、強化された安定性をもった比率計式出力電圧となる。
【００１３】
このようにして、本発明により演算増幅器の非反転入力と電圧源ＶSSの間に接続されたキャパシタＣ3は電圧降下の問題を考慮して、好ましくはキャパシタＣ1，Ｃ2よりも小さい値をもつように選ばれる。もし、タップｎ／２−ｘとタップｎ／２＋ｘの間以外の抵抗列の特定の抵抗の値が変化すると、ＶA，ＶBの１つが増加し、ＶA，ＶBの他方が減少して、２つの平均は安定する。この点は次式により示される。
【００１４】
【数２】
0004497705.tif 000003
【００１５】
このようにして、本発明により作られたＤＡＣはＲ１，Ｒ２及びＤＡＣ抵抗のドリフトに不感な比率計式出力電圧をもつ。
【００１６】
上述の実施例において、第１、第２のキャパシタは抵抗列のように同じ値であるが、異なる値の抵抗が、タップのスイッチングが電源接続スイッチの電圧の平均電圧に対して対称である限り、使用できる。同様に、キャパシタＣ1，Ｃ2は同じ値である必要はない。さらに、抵抗は接続スイッチと電力源の間に置かれても良い。
【００１７】
ＡＳＩＣに使用されるとき、従来装置に比べて上述の実施例は、追加のＦＥＴスイッチ、キャパシタ、及びクロッキング機構のための最小の追加空間を必要とする。本発明により作られたＤＡＣは適当な空間と電力源をもった電位差計式の任意のＤＡＣに対して効果的である。
【００１８】
本発明の各種変形、修正がＤＡＣについて習熟した者には容易に明らかであろう。例えば、上述の技術以外の低電力の手段を電位差計式タップ電圧の平均化に使用できる。本発明は上記の特定実施例に限定されるべきでなく、請求項に記載のごとく解釈すべきである。
【図面の簡単な説明】
【図１】従来のＤＡＣの概略回路図面である。
【図２】本発明により作られたＤＡＣの同様の回路図面である。
【図３】相論理図面である。
【符号の説明】
Ｑ1  第１のスイッチ
Ｑ2  第２のスイッチ
Ｑ3  第３のスイッチ
Ｑ4  第４のスイッチ
Ｑ5  スイッチ
Ｑ6  スイッチ
Ｑ7  スイッチ
Ｑ8  スイッチ
【図１】
0004497705.tif 000004
【図２】
0004497705.tif 000005
【図３】
0004497705.tif 000006