(57)【特許請求の範囲】
【請求項１】
半導体基板の表面部分に形成された複数のＭＩＳトランジスタを含む半導体装置において、
各々の前記ＭＩＳトランジスタの素子領域を分離する素子分離領域が、
各々の前記ＭＩＳトランジスタのそれぞれの前記素子領域を囲むように形成された第１のトレンチ溝内に塗布型絶縁膜が埋め込まれて形成された第１の素子分離領域と、各々の前記第１の素子分離領域と所定間隔を空けて少なくとも一つの前記第１の素子分離領域を囲むように形成された第２のトレンチ溝内に前記塗布型絶縁膜が埋め込まれて形成された第２の素子分離領域を備え、前記第１の素子分離領域と前記第２の素子分離領域との間に、前記半導体基板が存在し、
前記第１の素子分離領域と前記第２の素子分離領域との間に存在する前記半導体基板の下部に、前記半導体基板と同一導電型の拡散層をさらに備えることを特徴とする半導体装置。
【請求項２】
前記第２の素子分離領域は、隣接する少なくとも２つの前記ＭＩＳトランジスタがそれぞれ有する前記第１の素子分離領域、あるいはアレイ状に配置された少なくとも４つの前記ＭＩＳトランジスタがそれぞれ有する前記第１の素子分離領域を囲むように形成されていることを特徴とする請求項１記載の半導体装置
【請求項３】
前記拡散層が、前記ＭＩＳトランジスタが形成された同一導電型のウェル、又は前記半導体基板に電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、微細化が進むメモリセルアレイ（以下、セルアレイと称する）における素子間を分離する材料として、例えば後述する特許文献１に記載されたように、ＳＴＩ（Shallow Trench Isolation）溝の埋め込み性が高いことから塗布型絶縁膜が幅広く用いられている。
【０００３】
また、セルアレイとセルアレイを制御する回路（以下、周辺回路と称する）とを同時に形成することで工程数を大幅に削減することができる。このことから、塗布型絶縁膜が全ての周辺回路におけるＳＴＩ溝の埋め込み材としても使用されている。
【０００４】
しかしながら、塗布型絶縁膜には一般に有機系の材料が使用され、塗布による埋め込みを行った後に高温の熱処理で固める必要があり、形成後には非常に強い引っ張り応力が発生する。
【０００５】
この応力の影響で、素子の密度が粗である周辺回路部分では、トランジスタ等の素子が形成された半導体基板に結晶欠陥のピットを発生させ、周辺回路を誤動作させる原因となっていた。
【０００６】
ＮＡＮＤ型フラッシュメモリでは、メモリセルに対し例えば１５〜３０Ｖという非常に高い電圧を印加してＦＮトンネル現象を発生させ、データの書き込みや消去を行う方式を採用している。このため、このような高電圧を制御する高耐圧ＭＩＳ（Metal-Insulator-Semiconductor）トランジスタを使用した周辺回路が必須になってくる。この高耐圧ＭＩＳトランジスタは、その高電圧を転送する特性から、チャネル不純物濃度を例えば１Ｅ１６ｃｍ−３程度というように薄い濃度で制御する必要がある。
【０００７】
ところが、塗布型絶縁膜には有機系の材料が用いられている。このため、膜の材料が原因となって汚染物であるカーボンを完全に除去することが不可能であり、残留カーボンが存在する。高耐圧ＭＩＳトランジスタの薄いチャネル濃度に対しては、フィールド酸化膜中のカーボンが高耐圧ＭＩＳトランジスタのチャネル近傍においてドナーイオンを打ち消す作用があり、閾値Ｖthのずれ等の影響をもたらしていた。
【０００８】
このように、微細化したセルアレイを製造するため使用される塗布型絶縁膜は、周辺回路の高耐圧ＭＩＳトランジスタへの悪影響が大きく、セルアレイや周辺回路の高耐圧ＭＩＳトランジスタを同時に素子分離することは極めて困難な状況にある。
【０００９】
これにより、高耐圧ＭＩＳトランジスタが存在する周辺回路の特性を安定させるためには、セルアレイとその周辺回路とを別工程で製造する必要があり、製造工程数が大幅に増加することとなっていた。
【００１０】
さらに、ＮＡＮＤ型フラッシュメモリにおいて、セルアレイを制御するための高耐圧が必要とされる周辺回路の一つとして、高耐圧ＭＩＳトランジスタをアレイ状に配置したローデコーダ回路が存在する。しかし、上述したように塗布型絶縁膜に含まれるカーボンの影響により、トランジスタの幅Ｗが小さくなると閾値Ｖthが低下する逆ナローチャネル効果が加速され、高耐圧ＭＩＳトランジスタのパンチスルーを悪化させることとなっていた。
【００１１】
また、ローデコーダ回路における素子分離では、高密度化することでチップ面積を小さくすることが可能である。しかし、高耐圧ＭＩＳトランジスタ間の距離を縮めると、塗布型絶縁膜の容積に影響して、ゲート電極に電圧を印加したトランジスタと印加していない隣接するトランジスタとの間において、フィールド反転効果が増大し高耐圧ＭＩＳトランジスタ間でリーク電流が増大する。このため、高耐圧ＭＩＳトランジスタ間の距離を伸ばす必要があり、半導体回路の面積を縮小することができなかった。
【００１２】
以下に、従来の塗布型絶縁膜を用いた半導体装置を開示した文献名を記載する。
【特許文献１】特開２００６−３３９４４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、低耐圧ＭＩＳトランジスタを含む場合は回路の誤動作を防止し、高耐圧ＭＩＳトランジスタを含む場合は回路の誤動作防止に加えて、閾値のずれの抑制が可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一態様による半導体装置は、半導体基板の表面部分に形成された複数のＭＩＳトランジスタを含む半導体装置において、各々の前記ＭＩＳトランジスタの素子領域を分離する素子分離領域が、各々の前記ＭＩＳトランジスタのそれぞれの前記素子領域を囲むように形成された第１のトレンチ溝内に塗布型絶縁膜が埋め込まれて形成された第１の素子分離領域と、各々の前記第１の素子分離領域と所定間隔を空けて少なくとも一つの前記第１の素子分離領域を囲むように形成された第２のトレンチ溝内に前記塗布型絶縁膜が埋め込まれて形成された第２の素子分離領域とを備え、前記第１の素子分離領域と前記第２の素子分離領域との間に、前記半導体基板が存在し、前記第１の素子分離領域と前記第２の素子分離領域との間に存在する前記半導体基板の下部に、前記半導体基板と同一導電型の拡散層をさらに備えることを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置によれば、塗布型絶縁膜の形成に伴うＭＩＳトランジスタが形成された半導体基板の結晶欠陥ピットを防止し、低耐圧ＭＩＳトランジスタを含む場合は回路の誤動作を防止し、高耐圧ＭＩＳトランジスタを含む場合は回路の誤動作防止に加えて閾値のずれの抑制が可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態による半導体装置ついて図面を参照して説明する。
【００１７】
実施の形態１
本発明の実施の形態１による半導体装置について、その低耐圧ＭＩＳトランジスタ群の平面構成を図１に示す。さらに図１におけるＡ−Ａ線に沿う縦断面を図２に、Ｂ−Ｂ線に沿う縦断面を図３に示す。ここで、低耐圧ＭＩＳトランジスタは、例えばＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置の周辺回路の一部である信号生成用ロジック回路、センスアンプ等において、例えば２．５Ｖというように低電圧で駆動されるトランジスタである。
【００１８】
図１、図２に示されたように、Ｐ型半導体基板１１の表面部分において、２つの低耐圧ＭＩＳトランジスタが配置されている。それぞれＮ−型拡散層２１内において、図中ほぼ中央に縦方向にゲート電極３５が設けられ、ゲート電極３５上にゲートコンタクト３６が設けられている。ゲート電極３５の左右の拡散層２１には、ソース、ドレインが配置され、それぞれの表面上にＮ＋型拡散層２２を介して拡散層コンタクト２３が設けられている。
【００１９】
それぞれのＭＩＳトランジスタの拡散層２１の周囲を囲むように、ＳＴＩ溝にポリシラザン膜等からなる塗布型絶縁膜が埋め込まれた素子分離領域１２ｂが形成されている。ＭＩＳトランジスタに対する素子分離領域１２ｂの外側には、素子分離領域１２ｂを囲むようにダミー素子領域が設けられている。ダミー素子領域上には後述する高誘電絶縁膜１５等が形成されている。さらに、ＭＩＳトランジスタに対するダミー素子領域の外側には、ダミー素子領域を囲むようにＳＴＩ溝にポリシラザン膜等からなる塗布型絶縁膜が埋め込まれた素子分離領域１２ａが設けられている。なお、隣接するＭＩＳトランジスタの拡散層２１間には素子分離領域１２ａは設けられておらず、素子分離領域１２ａは２つＭＩＳトランジスタを囲むように形成されている。
【００２０】
図２において、ゲート電極の領域には、半導体基板１１上にシリコン酸化膜等から成り例えば５〜８ｎｍの膜厚を有するトンネル絶縁膜（ゲート酸化膜）３１、多結晶シリコン等から成るフローティングゲート電極３２、高誘電絶縁膜等から成る電極間絶縁膜３３、シリサイド膜あるいは多結晶シリコン等から成るコントロールゲート電極３５、フローティングゲート電極３２とコントロールゲート電極３５とを短絡させるため、電極間絶縁膜３３中に開孔され多結晶シリコン等が埋め込まれたゲートコンタクト３４が形成されている。
【００２１】
さらに、上述した素子分離領域１２ｂと１２ａとの間のダミー素子領域において、半導体基板１１上に、トンネル絶縁膜３１と同様にシリコン酸化膜等から成る絶縁膜１３、フローティングゲート電極３２と同様に多結晶シリコン等から成る導電膜１４、電極間絶縁膜３３と同様に高誘電絶縁膜１５等が形成されたダミー素子が形成されている。
【００２２】
ここで、素子分離領域１２ｂと１２ａとの間には、半導体基板１１が存在していればよく、このような膜１３〜１５が必ずしも形成されている必要はない。しかし、ゲート電極を形成する工程と共用することで膜１３〜１５が形成されている。
【００２３】
図３において、ダミー素子領域における高誘電絶縁膜１５上には、導電膜４１が形成されている。このような膜４１は必ずしも必要ではないが、ゲート電極の製造工程と共通化することでコントロールゲート電極３５と同様な導電膜４１が形成されている。
【００２４】
このような素子分離構成とすることで、素子分離領域１２ａと１２ｂで囲まれた素子分離領域全体におけるＳＴＩ溝に埋め込まれた塗布型絶縁膜の体積を減少することができる。ＳＴＩ溝における塗布型絶縁膜には、例えばポリシラザンが用いられるが、体積を減らすことで引っ張り応力が減少する。これにより、塗布型絶縁膜を用いて素子分離領域を形成する際に、素子密度が低い周辺回路部分における半導体基板に対して、結晶欠陥のピットを発生させる引っ張り応力を緩和し、周辺回路の誤動作を防ぐことが可能である。また、トランジスタの特性に影響を与えることが防止され、セルアレイとその周辺回路とを別工程で加工する必要性が排除され、製造工程数の増加を防ぐことができる。
【００２５】
尚、本実施の形態１では隣接する２つのＭＩＳトランジスタにおいて、それぞれの拡散層２１を囲むように設けられた素子分離領域１２ｂを囲むように素子分離領域１２ａが設けられている。
【００２６】
しかし、必ずしもこのように２つのＭＩＳトランジスタを単位とする必要はなく、１個ずつ個別に素子分離領域１２ａを設けてもよく、あるいは３個以上のＭＩＳトランジスタを囲むように設けてもよい。
【００２７】
比較例１
比較例１による半導体装置について、その低耐圧ＭＩＳトランジスタ群の平面構成を図４に示す。さらに図４におけるＡ−Ａ線に沿う縦断面を図５に、Ｂ−Ｂ線に沿う縦断面を図６に示す。
【００２８】
上記実施の形態１と比較し、素子分離領域における構成が異なる。上記実施の形態１では、各トランジスタのＮ−型拡散層２１を囲む素子分離領域１２ｂの周囲に、ダミー素子領域を間に介してさらに素子分離領域１２ａが設けられている。
【００２９】
これに対し比較例１では、素子分離領域の全体にＳＴＩ溝が形成されポリシラザン膜等からなる塗布型絶縁膜が埋め込まれて一体となって素子分離領域１１２が設けられている。ここで、上記実施の形態１における素子分離領域１２ｂ、ダミー素子領域及び素子分離領域１２ａの体積（平面図における面積）と、比較例１における素子分離領域１１２の体積とは同一である。尚、他の同一の構成要素には同一の符号を付して説明を省略する。
【００３０】
比較例１では、ＳＴＩ溝の全てが素子分離領域１１２を構成する塗布型絶縁膜で埋め込まれており、上記実施の形態１よりも体積が大きくなっている。このため、熱収縮による引っ張り応力がより強く作用し、半導体基板に結晶欠陥のピットを発生させて回路の誤動作を招くこととなる。
【００３１】
実施の形態２
本発明の実施の形態２による半導体装置について、その高耐圧ＭＩＳトランジスタ群の平面構成を図７に示す。さらに図７におけるＡ−Ａ線に沿う縦断面を図８に、Ｂ−Ｂ線に沿う縦断面を図９に示す。ここで、高耐圧ＭＩＳトランジスタは、例えばＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置の周辺回路の一部であるローデコーダ回路等において、例えばプログラム電圧として３０Ｖというように高電圧で駆動されるトランジスタである。このようなＭＩＳトランジスタでは、上述したようにチャネル領域における不純物濃度を低耐圧ＭＩＳトランジスタよりも低くする必要がある。
【００３２】
図７、図８に示されたように、２つの高耐圧ＭＩＳトランジスタが配置され、それぞれＮ−型拡散層２１内においてほぼ中央に縦方向にゲート電極３５が設けられ、ゲート電極３５上にゲートコンタクト３６が設けられている。ゲート電極３５の左右の拡散層２１にソース、ドレイン拡散層が配置され、それぞれの表面上に拡散層コンタクト２３が設けられている。
【００３３】
それぞれのＭＩＳトランジスタの拡散層２１の周囲には、ＳＴＩ溝に埋め込まれたポリシラザン膜等からなる塗布型絶縁膜により素子分離領域１２ｂが拡散層２１を囲むように形成されている。さらに２つのＭＩＳトランジスタに対する素子分離領域１２ｂの外側に、ダミー素子領域が設けられている。このダミー素子上には高誘電体膜１５が形成されている。さらに、ＭＩＳトランジスタに対するダミー素子領域の外側には、ダミー素子領域を囲むようにＳＴＩ溝にポリシラザン膜等からなる塗布型絶縁膜が埋め込まれた素子分離領域１２ａが形成されている。
【００３４】
図８において、ゲート電極の領域には、半導体基板１１上に例えば１５〜４０ｎｍの膜厚を有するトンネル絶縁膜（ゲート酸化膜）３１、フローティングゲート電極３２、高誘電絶縁膜等からなる電極間絶縁膜３３、コントロールゲート電極３５、電極間絶縁膜３３に開口が形成されることにより設けられたゲートコンタクト３４が形成されている。
【００３５】
さらに素子分離領域１２ｂと１２ａとの間において、半導体基板１１上に絶縁膜１３、導電膜１４、高誘電絶縁膜１５が形成されたダミー素子領域が形成されている。
【００３６】
ここで、上記実施の形態１と同様に、素子分離領域１２ｂと１２ａとの間には半導体基板１１が存在していればよく、このような膜１３〜１５が必ずしも形成されている必要はない。同様に、図９においてダミー素子領域の絶縁膜１５上に導電膜４１が形成されているが、必ずしも必要ではない。
【００３７】
本実施の形態２では上記実施の形態１と異なり、ダミー素子領域において、素子分離領域１２ｂと１２ａとの間の底部において、例えば半導体基板１１と同一導電型のＰ型不純物が注入されたＰ−型拡散層３８が形成されている。これにより、素子分離領域が全て絶縁膜で埋め込まれておらず素子分離領域１２ｂと１２ａとで分割され体積が減少しているが、隣接するトランジスタ間でのリーク電流の発生を抑制することができる。
【００３８】
上記実施の形態１と同様に、素子分離領域を素子分離領域１２ａ、１２ｂに分割し、その間にダミー素子領域を設けた素子分離構成とすることで、ＳＴＩとしての素子分離領域全体における絶縁膜の体積を減少することができる。ＳＴＩ溝における塗布型絶縁膜には、例えばポリシラザンが用いられるが、体積を減らすことで引っ張り応力が減少する。これにより、引っ張り応力がもたらす半導体基板１１の結晶欠陥が抑制され、回路の誤動作が防止される。
【００３９】
また、塗布型絶縁膜の体積を減少させ残留カーボンの影響を減らすことで、高耐圧ＭＩＳトランジスタにおける不純物濃度の低いチャネル領域のドナーイオンを打ち消す作用を緩和し、閾値Ｖthのずれ等の影響を抑制することができる。
【００４０】
高耐圧ＭＩＳトランジスタの閾値Ｖthのずれが抑制されることにより、トランジスタの幅Ｗをより小さく形成した場合にも閾値Ｖthが低下する逆ナローチャネル効果が低減され、高耐圧ＭＩＳトランジスタにおけるパンチスルーが防止される。
【００４１】
ところで、高耐圧ＭＩＳトランジスタ間の距離を縮めると、ゲート電極に電圧を印加したトランジスタと印加していない隣接するトランジスタとの間において、塗布型絶縁膜の影響でフィールド反転効果が増大し高耐圧ＭＩＳトランジスタ間でリーク電流が増大するおそれがあった。
【００４２】
以下に、本実施の形態２の変形例による半導体装置について説明する。この半導体装置の平面構造は、上記実施の形態２における図７に示されたものと同一であり、説明を省略する。
【００４３】
この変形例では断面構造が上記実施の形態２によるものと異なり、図７におけるＡ−Ａ線に沿う縦断面を図１０に、Ｂ−Ｂ線に沿う縦断面を図１１に示す。上記実施の形態２では、素子分離領域におけるＰ型拡散層３８がフローティング状態にある。
【００４４】
これに対し本変形例では、Ｐ型拡散層３８がＰ型ウェル５１に電気的に接続されている。Ｐ型ウェル５１は接地電位を印加されている。これにより、Ｐ型拡散層３８がＰ型ウェル５１を介して接地電位と同電位になり、隣接するトランジスタ間におけるドレインリークやパンチスルーリークを防止することができる。この結果、高耐圧ＭＩＳトランジスタ間の間隔を空ける必要性が排除され、半導体回路の面積を縮小することが可能となる。ここで、Ｐ型ウェルの替わりに、接地電位が印加された半導体基板にＰ型拡散層３８を接続してもよい。
【００４５】
このように、微細化したセルアレイの製造用に用いられる塗布型絶縁膜がもたらしていた周辺回路の高耐圧ＭＩＳトランジスタへの悪影響を減少させることで、セルアレイと周辺回路における高耐圧ＭＩＳトランジスタとを同時に素子分離することが可能となる。この結果、製造工程数が減少しコスト低減が実現される。
【００４６】
尚、本実施の形態１では隣接する２つのＭＩＳトランジスタにおいて、それぞれの拡散層２１を囲むように設けられた素子分離領域１２ｂを囲むように素子分離領域１２ａが設けられている。
【００４７】
しかし、必ずしもこのように２つのＭＩＳトランジスタを単位とする必要はなく、１個ずつ個別に素子分離領域１２ａを設けてもよく、あるいは３個以上のＭＩＳトランジスタを囲むように設けてもよい。
【００４８】
比較例２
比較例２による半導体装置について、その低耐圧ＭＩＳトランジスタ群の平面構成を図１２に示す。さらに図１２におけるＡ−Ａ線に沿う縦断面を図１３に、Ｂ−Ｂ線に沿う縦断面を図１４に示す。
【００４９】
上記実施の形態２と異なり、比較例２では素子分離領域において素子分離領域１１２が一体に設けられている。上記実施の形態２と同一の構成要素には同一の符号を付して説明を省略する。
【００５０】
比較例２では、ＳＴＩ溝の全てが素子分離領域１１２を構成する塗布型絶縁膜で埋め込まれており、上記実施の形態１よりも体積が大きいため、熱収縮による引っ張り応力がより強く作用し、結晶欠陥が発生して回路の誤動作を招く。
【００５１】
また、塗布型絶縁膜の体積が大きく残留カーボンの影響がより強く受けるため、チャネル領域のドナーイオンを打ち消す作用が生じ、閾値Ｖthのずれがもたらされる。また、トランジスタの幅Ｗをより小さく形成すると閾値Ｖthが低下する逆ナローチャネル効果が発生し、パンチスルーを招くこととなる。
【００５２】
さらに、高耐圧ＭＩＳトランジスタ間の距離を縮めるとフィールド反転効果が増大してリーク電流の増加を招くため、トランジスタ間の距離を伸ばす必要が生じて回路面積が増加する。
【００５３】
このように、セルアレイ製造用の塗布型絶縁膜が周辺回路の高耐圧ＭＩＳトランジスタに悪影響をもたらすため、セルアレイと周辺回路における高耐圧ＭＩＳトランジスタとを別工程で素子分離を行う必要が生じてコストが増大する。
【００５４】
実施の形態３
本発明の実施の形態３による半導体装置について、そのローデコーダ回路に含まれる高耐圧ＭＩＳトランジスタ群の平面構成を図１５に示す。さらに図１５におけるＡ−Ａ線に沿う縦断面を図１６に、Ｂ−Ｂ線に沿う縦断面を図１７に、さらにＢ−Ｂ線に沿う縦断面を図１８にそれぞれ示す。ここで上記実施の形態２と同様に、高耐圧ＭＩＳトランジスタはチャネル領域における不純物濃度を低耐圧ＭＩＳトランジスタよりも低くする必要がある。
【００５５】
図１５、図１６に示されたように、４つの高耐圧ＭＩＳトランジスタが配置されている。それぞれＮ−型拡散層２１内において縦方向にゲート電極３５が設けられ、ゲート電極３５上にゲートコンタクト３６が設けられている。図中、縦方向に配置された２つのＭＩＳトランジスタはゲート電極３５が連続的に形成され接続されている。ゲート電極３５の左右の拡散層２１にはソース、ドレイン拡散層が配置され、それぞれの表面上に拡散層コンタクト２３が設けられている。
【００５６】
それぞれのＭＩＳトランジスタの拡散層２１の周囲には、ＳＴＩ溝を埋め込むポリシラザン膜等からなる塗布型絶縁膜により素子分離領域１２ｂが形成されている。さらに、４つのＭＩＳトランジスタに対する素子分離領域１２ｂの外側に、ダミー素子領域が形成されている。このダミー素子領域上には高誘電体膜１５が形成されている。さらに、ＭＩＳトランジスタに対するダミー素子領域の外側には、ダミー素子領域を囲むようにＳＴＩ溝を埋め込むポリシラザン膜等からなる塗布型絶縁膜により素子分離領域１２ａが形成されている。
【００５７】
図１６において、ゲート電極の領域には、半導体基板１１上に例えば１５〜４０ｎｍの膜厚を有するトンネル絶縁膜（ゲート酸化膜）３１、フローティングゲート電極３２、高誘電絶縁等からなる電極間絶縁膜３３、コントロールゲート電極３５、電極間絶縁膜３３に開口が形成されることにより設けられたゲートコンタクト３４が形成されている。
【００５８】
さらに、上述した素子分離領域１２ｂと１２ａとの間のダミー素子領域において半導体基板１１上に、絶縁膜１３、導電膜１４が形成されている。しかし、素子分離領域１２ｂと１２ａとの間には半導体基板１１が存在していればよく、このような膜１３〜１５が必ずしも形成されている必要はない。また、ダミー素子領域における高誘電絶縁膜１５上における導電膜４１も必ずしも必要ではない。
【００５９】
図１６〜図１８に示されたように本実施の形態３では、ダミー素子領域における素子分離領域１２ｂと１２ａとの間の底部において、半導体基板１１と同一導電型のＰ型不純物が注入されたＰ−型拡散層３８が形成されている。これにより、素子分離領域が全て絶縁膜で埋め込まれておらず素子分離領域１２ｂと１２ａとで分割され体積が減少しているが、隣接するトランジスタ間でのリーク電流の増大を防ぐことができる。
【００６０】
また上記実施の形態２において説明したように、素子分離領域において形成されたＰ−型拡散層３８を、Ｐ型ウェルあるいはＰ型半導体基板１１と電気的に接続して同電位に設定することにより、素子分離耐圧を向上させ隣接するトランジスタ間におけるドレインリークやパンチスルーリークを防止することができる。
【００６１】
上記実施の形態１と同様に、素子分離絶縁膜を素子分離領域１２ａ、１２ｂに分割し間にダミー素子領域を設けた素子分離構成とすることで、ＳＴＩとしての素子分離領域全体における絶縁膜の体積を減少することができる。ＳＴＩ溝における塗布型絶縁膜の体積を減らすことで引っ張り応力が減少し、半導体基板１１の結晶欠陥が抑制されて回路の誤動作が防止される。
【００６２】
また、塗布型絶縁膜の体積を減少させ残留カーボンの影響を減らすことで、閾値Ｖthのずれ等の影響を抑制することができる。
【００６３】
高耐圧ＭＩＳトランジスタの閾値Ｖthのずれが抑制されることにより、トランジスタの幅Ｗをより小さく形成した場合にも閾値Ｖthが低下する逆ナローチャネル効果が低減され、高耐圧ＭＩＳトランジスタにおけるパンチスルーが防止される。
【００６４】
これにより、高耐圧ＭＩＳトランジスタ間の距離を伸ばす必要性が排除され、半導体回路の面積を縮小することが可能となる。
【００６５】
このように、微細化したセルアレイの製造用に用いられる塗布型絶縁膜がもたらしていた周辺回路の高耐圧ＭＩＳトランジスタへの悪影響を減少させることで、セルアレイと周辺回路における高耐圧ＭＩＳトランジスタとを同時に素子分離することが可能となる。この結果、製造工程数が減少しコスト低減が実現される。
【００６６】
尚、本実施の形態３では４つのＭＩＳトランジスタにおいて、それぞれの拡散層２１を囲むように設けられた素子分離領域１２ｂを囲むように素子分離領域１２ａが設けられている。
【００６７】
しかし、必ずしもこのように２つのＭＩＳトランジスタを単位とする必要はなく、１個ずつ個別に素子分離領域１２ａを設けてもよく、あるいは３個以上のＭＩＳトランジスタを囲むように設けてもよい。
【００６８】
比較例３
比較例３による半導体装置について、そのデコーダ回路における高耐圧ＭＩＳトランジスタ群の平面構成を図１９に示し、図１９におけるＡ−Ａ線に沿う縦断面を図２０に、Ｂ−Ｂ線に沿う縦断面を図２１に、Ｃ−Ｃ線に沿う縦断面を図２２に示す。
【００６９】
上記実施の形態３と異なり、比較例３では素子分離領域において素子分離領域１１２が一体に設けられている。上記実施の形態２と同一の構成要素には同一の符号を付して説明を省略する。
【００７０】
比較例３では、ＳＴＩ溝の全てが素子分離領域１１２を構成する塗布型絶縁膜で埋め込まれており、上記実施の形態３よりも体積が大きいため、熱収縮による引っ張り応力がより強く作用する。この結果、結晶欠陥が発生して回路の誤動作を招く。
【００７１】
塗布型絶縁膜の体積が大きく残留カーボンの影響を強く受けることで、チャネル領域のドナーイオンを打ち消す作用が生じて閾値Ｖthのずれがもたらされる。また、トランジスタの幅Ｗをより小さく形成すると閾値Ｖthが低下する逆ナローチャネル効果が発生してパンチスルーを招く。
【００７２】
さらに高耐圧ＭＩＳトランジスタ間の距離を縮めると、フィールド反転効果が増大してリーク電流の増加を招くため、トランジスタ間の距離を伸ばす必要があり回路面積が増加する。
【００７３】
このようなセルアレイ製造用の塗布型絶縁膜が周辺回路の高耐圧ＭＩＳトランジスタにもたらす悪影響を排除するため、セルアレイと周辺回路における高耐圧ＭＩＳトランジスタとを別工程で素子分離を行う必要が生じコストが増大する。
【００７４】
上記実施の形態はいずれも一例であって、本発明の技術的範囲内において様々に変形することが可能である。例えば素子分離領域において用いられる絶縁材料はポリシラザンに限定されず、塗布型の絶縁膜として用いることが可能な材料であればよい。
【００７５】
上記実施の形態はいずれも一例であって、本発明の技術的範囲内において様々に変形することが可能である。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施の形態１による半導体装置における低耐圧ＭＩＳトランジスタ群の平面構成を示す平面図。
【図２】図１におけるＡ−Ａ線に沿う断面構造を示す縦断面図。
【図３】図１におけるＢ−Ｂ線に沿う断面構造を示す縦断面図。
【図４】比較例１による半導体装置における低耐圧ＭＩＳトランジスタ群の平面構成を示す平面図。
【図５】図４におけるＡ−Ａ線に沿う断面構造を示す縦断面図。
【図６】図４におけるＢ−Ｂ線に沿う断面構造を示す縦断面図。
【図７】本発明の実施の形態２による半導体装置における高耐圧ＭＩＳトランジスタ群の平面構成を示す平面図。
【図８】図７におけるＡ−Ａ線に沿う断面構造を示す縦断面図。
【図９】図７におけるＢ−Ｂ線に沿う断面構造を示す縦断面図。
【図１０】本発明の実施の形態２の変形例による半導体装置における高耐圧ＭＩＳトランジスタ群の断面構造である図７におけるＡ−Ａ線に沿う断面構造を示す縦断面図。
【図１１】同変形例による半導体装置における高耐圧ＭＩＳトランジスタ群の断面構造である図７におけるＢ−Ｂ線に沿う断面構造を示す縦断面図。
【図１２】比較例２による半導体装置における高耐圧ＭＩＳトランジスタ群の平面構成を示す平面図。
【図１３】図１２におけるＡ−Ａ線に沿う断面構造を示す縦断面図。
【図１４】図１２におけるＢ−Ｂ線に沿う断面構造を示す縦断面図。
【図１５】本発明の実施の形態３による半導体装置のローデコーダ回路における高耐圧ＭＩＳトランジスタ群の平面構成を示す平面図。
【図１６】図１５におけるＡ−Ａ線に沿う断面構造を示す縦断面図。
【図１７】図１５におけるＢ−Ｂ線に沿う断面構造を示す縦断面図。
【図１８】図１５におけるＣ−Ｃ線に沿う断面構造を示す縦断面図。
【図１９】比較例３による半導体装置のローデコーダ回路における高耐圧ＭＩＳトランジスタ群の平面構成を示す平面図。
【図２０】図１９におけるＡ−Ａ線に沿う断面構造を示す縦断面図。
【図２１】図１９におけるＢ−Ｂ線に沿う断面構造を示す縦断面図。
【図２２】図１９におけるＣ−Ｃ線に沿う断面構造を示す縦断面図。
【符号の説明】
【００７７】
１１  半導体基板
１２ａ、１２ｂ  素子分離領域
２１  Ｎ型拡散層
３５  ゲート電極
３８  Ｐ型拡散層
５１  Ｐ型ウェル
【図１】
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【図２】
0004560100.tif 000003
【図３】
0004560100.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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