(57)【特許請求の範囲】
【請求項１】
バッテリパック識別用抵抗と、
少なくとも外部との接続用の第１及び第２の入力端子を有してなる電子部品において、
前記第1の入力端子に一端が接続され、前記バッテリパック識別用抵抗に他端が接続された第1の配線パターンと、
前記第２の入力端子に一端が接続され、前記バッテリパック識別用抵抗の、前記第1の配線パターンが接続されていない側に他端が接続された第２の配線パターンと、
アースラインに接続された第３の配線パターンと
を有し、
前記第1及び第３の配線パターンの対向する部位、並びに前記第２及び第３の配線パターンの対向する部位が、ほぼ一定の間隔による放電ギャップを間に挟んで延長するように形成されたことを特徴とする電子部品。
【請求項２】
前記対向する部位が、所定の層間絶縁層を間に挟んでなることを特徴とする請求項１に記載の電子部品。
【請求項３】
前記第３の配線パターンは、前記第1及び第２の配線パターンに比して大面積により形成されたことを特徴とする請求項１に記載の電子部品。
【請求項４】
前記第３の配線パターンは、前記第1及び第２の配線パターンに比して比抵抗値の小さな導電性部材により形成されたことを特徴とする請求項１に記載の電子部品。
【請求項５】
所定の配線基板に電子部品を搭載して作成された電子装置において、
前記配線基板は、
少なくとも外部との接続用の第１及び第２の入力端子と、
前記第1の入力端子に一端が接続され、バッテリパック識別用抵抗に他端が接続された第1の配線パターンと、
前記第２の入力端子に一端が接続され、前記バッテリパック識別用抵抗の、前記第1の配線パターンが接続されていない側に他端が接続された第２の配線パターンと、
アースラインに接続された第３の配線パターンと
を有し、
前記第1及び第３の配線パターンの対向する部位、並びに前記第２及び第３の配線パターンの対向する部位が、ほぼ一定の間隔による放電ギャップを間に挟んで延長するように形成されたことを特徴とする電子装置。
【請求項６】
前記対向する部位が、所定の層間絶縁層を間に挟んでなることを特徴とする請求項５に記載の電子装置。
【請求項７】
前記第３の配線パターンは、前記第1及び第２の配線パターンに比して大面積により形成されたことを特徴とする請求項５に記載の電子装置。
【請求項８】
前記第３の配線パターンは、前記第1及び第２の配線パターンに比して比抵抗値の小さな導電性部材により形成されたことを特徴とする請求項５に記載の電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子部品及び電子装置に関し、例えばバッテリパックに適用することができる。本発明は、配線パターン間の対向する部位にほぼ一定の間隔による放電ギャップを形成することにより、簡易な構成により静電気による素子の劣化を防止することができるようにする。
【０００２】
【従来の技術】
従来、リチウムイオン電池によるバッテリパックにおいては、識別用の抵抗を外部機器より判定してバッテリパックの種類を識別できるようになされている。すなわちこの種のバッテリパックにおいては、充放電電流を入出力する充放電端子に加えて、識別用抵抗に接続された識別端子が配置され、この識別端子を介して例えば識別用抵抗に所定の電流を印加して識別用抵抗の端子電圧を判定することにより、バッテリパックの種類を判定できるようになされている。
【０００３】
【発明が解決しようとする課題】
ところでこの種のバッテリパックにおいては、このような端子を介して静電気による高電圧が印加される場合がある。すなわち例えば帯電した状態でユーザーがバッテリパックの充放電端子に触れると、１５〔ｋＶ〕程度の静電気がこの充放電端子に印加される。
【０００４】
この高電圧により識別用抵抗で静電気の放電が繰り返されると、バッテリパックにおいては、この識別用抵抗が劣化して抵抗値が徐々に変化し、ついには外部機器により正しく識別できなくなる恐れがある。またこの種のバッテリパックにおいては、電界効果型トランジスタの制御により充放電電流をオンオフ制御しており、静電気の高電圧による放電がこの電界効果型トランジスタで起こると、同様にこの電界効果型トランジスタの特性が劣化する恐れがある。またこの電界効果型トランジスタを制御する制御回路においても、同様に、放電により劣化する恐れがある。
【０００５】
これらの問題を解決する１つの方法として、抵抗等の回路素子を配置し、さらにはツエナーダイオード、バリスタ、コンデンサ等の過電圧防止素子を配置して静電気による素子の劣化を防止する方法が考えられる。しかしながら基板上におけるこれら素子の配置によっては、必ずしもこれら素子を有効に保護できない場合がある。
【０００６】
因みに、これらの保護素子においては、動作に一定の時間遅れを避け得ず、これによりこのような素子を配置したとしても、静電気による高電圧波形の立ち上がり時には、高電圧波形による電圧がそのまま識別抵抗等に印加され、これによっても素子の劣化を有効に保護できない場合がある。さらに静電気の繰り返しの印加により、これらの保護素子自体の特性が劣化し、これによっても識別抵抗等を有効に保持できない場合がある。
【０００７】
またこのように別途、保護用の素子を配置すると、その分構成が煩雑になる問題もある。
【０００８】
本発明は以上の点を考慮してなされたもので、簡易な構成により静電気による素子の劣化を防止することができる電子部品及び電子装置を提案しようとするものである。
【０００９】
【課題を解決するための手段】
かかる課題を解決するため請求項１の発明においては、電子部品に適用して、第1の入力端子に一端が接続され、バッテリパック識別用抵抗に他端が接続された第1の配線パターンと、第２の入力端子に一端が接続され、前記バッテリパック識別用抵抗の、前記第1の配線パターンが接続されていない側に他端が接続された第２の配線パターンと、アースラインに接続された第３の配線パターンとを有するようにし、前記第1及び第３の配線パターンの対向する部位、並びに前記第２及び第３の配線パターンの対向する部位が、ほぼ一定の間隔による放電ギャップを間に挟んで延長するように形成されてなるようにする。
【００１０】
また請求項５の発明においては、電子装置に適用して、この電子装置の配線基板において、少なくとも外部との接続用の第１及び第２の入力端子と、前記第1の入力端子に一端が接続され、バッテリパック識別用抵抗に他端が接続された第1の配線パターンと、前記第２の入力端子に一端が接続され、前記バッテリパック識別用抵抗の、前記第1の配線パターンが接続されていない側に他端が接続された第２の配線パターンと、アースラインに接続された第３の配線パターンとを有するようにし、前記第1及び第３の配線パターンの対向する部位、並びに前記第２及び第３の配線パターンの対向する部位が、ほぼ一定の間隔による放電ギャップを間に挟んで延長するように形成されてなるようにする。
【００１１】
請求項１の構成によれば、第1の入力端子に一端が接続され、バッテリパック識別用抵抗に他端が接続された第1の配線パターンと、第２の入力端子に一端が接続され、前記バッテリパック識別用抵抗の、前記第1の配線パターンが接続されていない側に他端が接続された第２の配線パターンと、アースラインに接続された第３の配線パターンとを有するようにし、前記第1及び第３の配線パターンの対向する部位、並びに前記第２及び第３の配線パターンの対向する部位が、ほぼ一定の間隔による放電ギャップを間に挟んで延長するように形成されてなることにより、静電気による高電圧が入力端子に印加された場合、この放電ギャップで放電させることができる。これにより他の素子、この電子部品の素子における放電を防止することができ、これらにより静電気による素子の劣化を防止することができる。
【００１２】
また請求項５の構成によれば、電子装置に適用して、この電子装置の配線基板において、少なくとも外部との接続用の第１及び第２の入力端子と、前記第1の入力端子に一端が接続され、バッテリパック識別用抵抗に他端が接続された第1の配線パターンと、前記第２の入力端子に一端が接続され、前記バッテリパック識別用抵抗の、前記第1の配線パターンが接続されていない側に他端が接続された第２の配線パターンと、アースラインに接続された第３の配線パターンとを有するようにし、前記第1及び第３の配線パターンの対向する部位、並びに前記第２及び第３の配線パターンの対向する部位が、ほぼ一定の間隔による放電ギャップを間に挟んで延長するように形成されてなることにより、この電子機器を構成する素子であって、この配線基板に搭載されて第１の配線パターンに接続される素子については、静電気による高電圧をこの放電ギャップで放電させ、印加される電圧を低くすることができ、これらにより静電気による素子の劣化を防止することができる。
【００１３】
【発明の実施の形態】
以下、適宜図面を参照しながら本発明の実施の形態を詳述する。
【００１４】
（１）第１の実施の形態
（１−１）第１の実施の形態の構成
図２は、本発明の第１の実施の形態に係るバッテリパックを示す接続図である。このバッテリパック１は、所定のケースに電池セル２、配線基板３を収納して作成され、このケースの側面にバッテリパック１を識別するための識別端子Ｔ２、充放電電流を入出力する充放電端子Ｔ１、Ｔ３が配置されるようになされている。
【００１５】
ここで配線基板３は、多層の配線基板であり、所定の接続端を介して電池セル２が接続され、また同様にして充放電端子Ｔ１、Ｔ３、識別端子Ｔ２が接続される。配線基板３は、所定の配線パターンにより、この充放電端子Ｔ１、Ｔ３のうちの負極側端子Ｔ３と識別端子Ｔ２との間に、識別用抵抗５が接続され、この配線パターンに静電破壊防止用の素子６が配置される。
【００１６】
また配線基板３は、制御用集積回路（制御用ＩＣ）７の制御により動作する電界効果型トランジスタ８及び９が負極側端子Ｔ３と電池セルの負極側端子との間に直列に配置され、バッテリパック１では、この電界効果型トランジスタ８、９のオンオフ制御により充放電電流をオンオフ制御するようになされている。配線基板３は、所定の配線パターンにより、制御用集積回路７から出力される制御信号が電界効果型トランジスタ８、９のゲートに入力され、これにより制御用集積回路７により電界効果型トランジスタ８、９をオンオフ制御できるように構成され、このゲートに接続される配線パターンの電界効果型トランジスタ８、９側に、それぞれ静電破壊防止用の素子１０及び１１が配置される。なお、電界効果型トランジスタ８、９においては、それぞれソースドレイン間にダイオード１２及び１３が配置されるようになされている。
【００１７】
さらに配線基板３は、電池セル２の電源を制御用集積回路７に供給するように配線パターンが形成され、この配線パターンの制御用集積回路７側に、静電破壊防止用の素子１５が配置されるようになされている。
【００１８】
図１は、識別用抵抗５に接続される静電破壊防止用の素子６を示す分解斜視図である。この静電破壊防止用の素子６は、配線基板３の配線パターンＰ１〜Ｐ３と層間絶縁層１７により構成される。
【００１９】
ここで配線パターンＰ１は、層間絶縁層１７上にて蛇行するように形成され、一端が識別端子Ｔ２に接続され、他端が識別用抵抗５に接続される。また配線パターンＰ２は、配線パターンＰ１と同一の層間絶縁層１７上にて蛇行するように形成され、一端が、識別用抵抗５の配線パターンＰ１が接続されていない側に接続される。また配線パターンＰ２は、他端が負極側充放電端子Ｔ３に接続される。
【００２０】
これに対して配線パターンＰ３は、配線パターンＰ１及びＰ２の層間絶縁層１７の下層に配置され、配線パターンＰ１及びＰ２の接続用端子ｔ２、ｔ３を避けて、これら配線パターンＰ１及びＰ２、識別用抵抗５が配置された部位にて、層間絶縁層のほぼ全面を覆うように作成される。この配線パターンＰ３は、配線パターンＰ２と接続されて負極側充放電端子Ｔ３に接続されるようになされている。またこの配線パターンＰ３は、電界効果型トランジスタ８、９を介して電池セル２の負極に接続され、これらによりこのバッテリパック１におけるアースラインを構成するようになされている。
【００２１】
これらにより配線基板３においては、識別用抵抗５に接続された配線パターンＰ１と、同様に識別用抵抗５に接続された配線パターンＰ３とが、層間絶縁層による一定の間隔を隔てて延長するように形成され、この一定の間隔により静電気を放電させる放電ギャップを形成するようになされている。
【００２２】
これに対して電界効果型トランジスタ８、９、制御用集積回路７に割り当てられる静電破壊防止用の素子１０、１１、１５は、この識別用抵抗５に割り当てられる静電破壊防止用の素子６と同様に構成される。
【００２３】
（１−２）第１の実施の形態の動作
以上の構成において、バッテリパック１は、充電装置に接続されると、識別端子Ｔ２と負極側充放電端子Ｔ３との間に接続された識別用抵抗５により、充電装置でこのバッテリパック１の容量、形式等が識別され、このバッテリパック１を充電可能な場合には、充放電端子Ｔ１、Ｔ３を介して充電用の電力が供給される。
【００２４】
バッテリパック１では、電界効果型トランジスタ８、９がオン状態に設定された状態で、制御用集積回路７の制御により過充電等を防止して、このようにして供給される電力により電池セル２が充電される。
【００２５】
これに対して携帯電話等の機器に接続されると、バッテリパック１では、電界効果型トランジスタ８、９がオン状態に設定され、電池セル２の電力が充放電端子Ｔ１、Ｔ３を介して接続された機器に供給される。このとき制御用集積回路７の制御により電界効果型トランジスタ８、９が制御され、これにより過放電等が防止される。このとき接続された機器側においては、必要に応じて識別端子Ｔ２を介して識別抵抗５の抵抗値が検出され、この検出結果によりこのバッテリパック１の容量、形式等が識別される。
【００２６】
バッテリパック１は、このように充電装置で充電した後に携帯機器等に装着するまでの間、またこれとは逆に携帯機器等にて電力を消費して充電装置に装着するまでの間、例えば携帯して運搬している場合等に、人体等に帯電した静電気による高電圧が充放電端子Ｔ１、Ｔ３、識別端子Ｔ２等を介してバッテリパック１を構成する各種電子部品に印加される。
【００２７】
バッテリパック１では、このような静電気による高電圧が識別端子Ｔ２に印加された場合、識別用抵抗５の両端に接続された静電破壊防止用の素子６において、この静電気による高電圧が放電し、これにより識別用抵抗５に印加される電圧が極めて小さな電圧となり、その分、識別用抵抗５の静電気による劣化が防止される。
【００２８】
すなわちバッテリパック１においては（図１）、アースラインを構成する配線パターンＰ３と、識別端子Ｔ２及び識別用抵抗５を接続する配線パターンＰ１とが、層間絶縁層１７による放電ギャップを間に挟んで対向するように配置されていることにより、さらに配線パターンＰ１が蛇行するように形成されて、このように放電ギャップを間に挟んで対向する部位が長い距離となるように形成されていることにより、静電気による高電圧が印加されると、この長い距離により延長する何れかの部位で放電し、これにより静電気による電圧が低下する。
【００２９】
特に、静電気による高電圧の印加は、伝送路の特性が著しく変化する過渡応答であると考えられることにより、このように配線パターンＰ１を蛇行させてインダクタンス成分を配線パターンＰ１に付加し、この配線パターンＰ１を長い距離延長させて配線パターンＰ３と対向させるようにすれば、何れかの部位で確実に静電気による高電圧を放電させて識別用抵抗５に印加される電圧を格段的に低い電圧にすることができ、これにより識別用抵抗５の劣化を防止することができる。
【００３０】
またこの実施の形態では、識別用抵抗５のアースライン側の配線パターンＰ２についても、この識別端子Ｔ２側の配線パターンＰ１と同様に、層間絶縁層による放電ギャップを間に挟んで配線パターンＰ３と対向するようにし、さらにこの対向する部位が長く延長するようにしたことにより、静電気の高電圧によって識別用抵抗５のアースライン側に高電圧が誘起された場合でも、この高電圧の識別用抵抗５への印加を防止することができ、これによっても識別用抵抗５の劣化を防止することができる。
【００３１】
かくするにつき図３及び図４に何らこのような静電破壊防止用の素子６を配置しない場合における識別用抵抗５の抵抗値の変化を示すように、実験した結果によれば、静電気による識別用抵抗の劣化を格段的に低減できることが判った。なお図３及び図４は、パルス状の高電圧を印加した場合における識別用抵抗の変化率を示すものであり、図３は、識別端子Ｔ２に試験装置の電極を直接接触させて高電圧を印加した場合であり（いわゆる接触放電による場合である）、図４は、識別端子Ｔ２に試験装置の電極を近接させて識別端子Ｔ２と電極との間の空気を介した放電により高電圧を印加した場合である（いわゆる気中放電の場合である）。
【００３２】
図３（Ａ）及び図４（Ａ）は、識別抵抗に９００〔Ω〕のチップ抵抗を使用した場合であり、図３（Ｂ）及び図４（Ｂ）は、識別抵抗に１８〔ｋΩ〕のチップ抵抗を使用した場合であり、符号Ｌ２及びＬ４により示す特性が従来の配線基板における特性の劣化を示すものであり、符号Ｌ１及びＬ３により示す特性がこの実施の形態に係る配線基板による特性の劣化を示すものである。なお各特性曲線図の横軸に付した数字は、印加したパルス状高電圧のピーク電圧であり、単位はｋＶである。この実験では、このようにパルス状高電圧の極性を交互に切り換えて、徐々に電圧を高くして特性の変化を観察した。何れの場合でも、この実施の形態によれば、抵抗値の変化が小さいことが判る。これにより静電破壊防止用の素子６の配置により、識別抵抗５に印加される高電圧波形が緩和されていることが判る。
【００３３】
これに対して充放電端子Ｔ１等に静電気による高電圧が印加された場合、バッテリパック１では、制御用集積回路７、電界効果型トランジスタ８、９に配置された同様の静電破壊防止用の素子１５、１０、１１において、この静電気による高電圧が放電し、これにより各素子に印加される電圧が極めて小さな電圧となり、その分各素子の静電気による劣化が防止される。
【００３４】
このときこれら静電破壊防止用の素子１５、１０、１１においては、対応する素子側に配置されていることにより、例えば端子Ｔ１に印加された高電圧により制御用ＩＣ７を介して電界効果型トランジスタ８、９のゲートラインに高電圧が印加された場合でも、静電破壊防止用の素子１０、１１によりこの高電圧を確実に放電させて、各素子には高電圧が印加されないようにすることができ、これによっても確実に静電気による電界効果型トランジスタ８、９の特性の劣化を防止することができる。
【００３５】
なおこのようにして放電ギャップにおける放電により高電圧の印加を防止する場合、例えばバリスタ等の過電圧防止素子を配置して高電圧の印加を防止する場合に比して、過電圧の印加に対して高速度で応答することができ、これにより確実に所望の素子を保護することが可能となる。
【００３６】
（１−３）第１の実施の形態の効果
以上の構成によれば、層間絶縁層による放電ギャップを間に挟んで、配線パターンを対向させるようにし、この放電ギャップにより静電気による高電圧を放電させることにより、簡易な構成で、静電気による素子の劣化を防止することができる。
【００３７】
さらにこのように対向させる部位を蛇行させたことにより、このように蛇行させた何れかの箇所で確実に静電気による高電圧を放電させることができ、さらに一段と確実に静電気による素子の劣化を防止することができる。
【００３８】
（２）第２の実施の形態
図５は、本発明の第２の実施の形態に係る静電破壊防止用の素子を示す平面図（図５（Ａ））及び側面図（図５（Ｂ））である。この静電破壊防止用の素子２１は、所望の機器において、入出力端子に接続される電子部品に配置されて、この電子部品の静電気による特性の劣化を防止する。
【００３９】
すなわち静電破壊防止用の素子２１は、配線パターンＰ１及びＰ２を対にして蛇行させ、これによりこれら配線パターンＰ１及びＰ２の対向する部位である配線パターンＰ１及びＰ２の側方のエッジが、ほぼ一定の間隔による放電ギャップを間に挟んで延長するように形成される。
【００４０】
静電破壊防止用の素子２１は、これら配線パターンＰ１及びＰ２の両端に電極が形成され、一端側の電極が信号入力端ＩＮ１、ＩＮ２に割り当てられ、他端側の電極が信号出力端ＯＵＴ1 、ＯＵＴ２に割り当てられる。これにより静電破壊防止用の素子２１は、各種電子機器に配置されて、例えば信号入力端ＩＮ１、ＩＮ２を機器の外部端子側に接続すると共に、信号出力端ＯＵＴ1 、ＯＵＴ２を種々の電子部品に接続して、この機器の外部端子に印加される静電気による高電圧を放電ギャップで放電させ、この静電気による高電圧を電子部品には印加しないようにする。
【００４１】
さらに静電破壊防止用の素子２１は、これら配線パターンＰ１及びＰ２が層間絶縁層の表面と裏面とを交互に上下するように形成される。これにより静電破壊防止用の素子２１は、図６に等化回路を示すように、配線パターンＰ１及びＰ２の上下により配線パターンＰ１及びＰ２によるインダクタンス成分Ｌ１、Ｌ２を増大させ、放電ギャップにより放電気させて残る電圧の立ち上がりをなまらせるようになされている。なおこの図６において、符号Ｃ１及びＣ２は、配線パターンＰ１及びＰ２間の静電容量、Ｒ１及びＲ２は、配線パターンＰ１及びＰ２の抵抗である。
【００４２】
図５に示す構成によれば、別部品により構成して、第１及び第２の配線パターンＰ１及びＰ２の対向する部位が、ほぼ一定の間隔による放電ギャップを間に挟んで延長するように形成するようにしても、この別部品の使用により、簡易な構成により静電気による素子の劣化を防止することができる。
【００４３】
またこのとき層間絶縁層の表面と裏面とを交互に上下させるようにして、これら配線パターンＰ１及びＰ２を作成することにより、さらに一段と静電気による素子の劣化を防止することができる。
【００４４】
（３）第３の実施の形態
図７は、本発明の第３の実施の形態に係る静電破壊防止用の素子を示す平面図である。この静電破壊防止用の素子３１は、第２の実施の形態に係る静電破壊防止用の素子２１に代えて使用され、配線パターンＰ１が配線基板の略中央部分にて矩形形状に作成されるのに対し、配線パターンＰ２が、この第１の配線パターンＰ１の３つの辺に沿って形成される。これにより静電破壊防止用の素子３１は、これら配線パターンＰ１及びＰ２の対向する部位である配線パターンＰ１及びＰ２の側方エッジが、ほぼ一定の間隔による直線状の放電ギャップを間に挟んで延長するように形成される。
【００４５】
静電破壊防止用の素子３１は、この矩形形状の配線パターンＰ１の一部に接地用の電極Ｔ５が作成されるのに対し、配線パターンＰ２の両端に信号入力端及び信号出力端が作成される。
【００４６】
さらに静電破壊防止用の素子３１は、この接地側である矩形形状の配線パターンＰ１が大面積により作成されるのに対し、配線パターンＰ２においては、幅狭い配線パターンにより形成され、これにより信号入力端を介して入力されるパルス状の高電圧に対して、この高電圧による電流が配線パターンＰ１側に向かって流れ易くなるようになされている。
【００４７】
図７に示すように、直線状の放電ギャップを間に挟んで延長するように配線パターンＰ１、Ｐ２を作成しても、簡易な構成により静電気による素子の劣化を防止することができる。
【００４８】
また接地側である矩形形状の配線パターンＰ１が大面積により作成したことにより、一段と確実に静電気による素子の劣化を防止することができる。
【００４９】
（４）第４の実施の形態
図８は、本発明の第４の実施の形態に係る静電破壊防止用の素子を示す平面図である。この静電破壊防止用の素子４１は、配線パターンＰ１Ａ及びＰ１Ｂが配線基板の両側面に沿って矩形形状に作成されるのに対し、配線パターンＰ２が、これら配線パターンＰ１Ａ及びＰ１Ｂ間に、配線パターンＰ１Ａ及びＰ１Ｂの側面に沿って形成される。これにより静電破壊防止用の素子４１は、配線パターンＰ１Ａ及びＰ２の側方エッジと、配線パターンＰ１Ｂ及びＰ２の側方エッジとが、それぞれほぼ一定の間隔による直線状の放電ギャップを間に挟んで延長するように形成される。
【００５０】
静電破壊防止用の素子４１は、この矩形形状の配線パターンＰ１Ａ及びＰ１Ｂの一部に接地用の電極Ｔ６及びＴ７が作成されるのに対し、配線パターンＰ２の両端に信号入力端及び信号出力端が作成される。なおこの実施の形態においても、接地側の配線パターンＰ１Ａ及びＰ１Ｂにおいては、大面積により形成され、これによりパルス状の高電圧に対して電流を流れ易くするようになされている。
【００５１】
図８に示すように、直線状の放電ギャップを間に挟んで配線パターンＰ１Ａ、Ｐ１Ｂ、Ｐ２を作成しても、簡易な構成により静電気による素子の劣化を防止することができる。
【００５２】
（５）第５の実施の形態
図９は、本発明の第５の実施の形態に係る静電破壊防止用の素子を示す平面図である。この静電破壊防止用の素子５１は、図７について上述した配線パターンＰ１及びＰ２の対向する部位が蛇行するように形成される点、信号ライン側の配線パターンの形状が異なる点を除いて、第３の実施の形態について上述した静電破壊防止用の素子３１と同一に構成される。
【００５３】
静電破壊防止用の素子５１は、配線パターンＰ１及びＰ２の対向する部位が蛇行するように形成される。これにより静電破壊防止用の素子５１は、第３の実施の形態について上述した静電破壊防止用の素子３１に比して、放電に供する部位が増大するように構成され、その分さらに一段と確実に静電気による素子の劣化を防止することができるようになされている。
【００５４】
また静電破壊防止用の素子５１は、信号伝達側の配線パターンＰ２について、対向する部位の蛇行に対応するように、配線パターン自体が蛇行するように形成される。これにより静電破壊防止用の素子５１は、パルス状の高電圧波形が印加された場合に、伝送に要する時間が長くなるようにし、これによっても一段と確実に静電気による素子の劣化を防止することができるようになされている。
【００５５】
また接地側の配線パターンＰ１においては、大面積により形成され、これに対して信号伝達側の配線パターンＰ２は、配線パターン自体が蛇行した分、幅狭く形成され、これによってもさらに一段とパルス状の高電圧に対して、接地側に電流を流れ易くするようになされている。
【００５６】
図９に示す構成によれば、配線パターンＰ１及びＰ２の対向する部位を蛇行させることにより、第３の実施の形態に比してさらに一段と確実に静電気による素子の劣化を防止することができる。
【００５７】
（６）第６の実施の形態
図１０（Ａ）は、本発明の第６の実施の形態に係る静電破壊防止用の素子を示す平面図であり、図１０（Ｂ）は、この図１０（Ａ）をＡ−Ａ線により切り取って示す断面図である。この静電破壊防止用の素子６１は、図８について上述した配線パターンＰ１Ａ及びＰ２の対向する部位、配線パターンＰ１Ｂ及びＰ２の対向する部位、配線パターンＰ２が蛇行するように形成される点を除いて、第４の実施の形態について上述した静電破壊防止用の素子４１と同一に構成される。
【００５８】
この静電破壊防止用の素子６１は、第４の実施の形態について上述した静電破壊防止用の素子４１に比して、放電に供する部位が増大するように構成され、また信号伝達用の配線パターンＰ２の距離を長くし、さらには信号伝達用の配線パターンＰ２を幅狭く形成すると共に、接地側配線パターンＰ１Ａ及びＰ１Ｂを大面積により形成される。これにより静電破壊防止用の素子６１は、さらに一段と確実に静電気による素子の劣化を防止することができるようになされている。
【００５９】
図１０に示す構成によれば、第４の実施の形態に比してさらに一段と確実に静電気による素子の劣化を防止することができる。
【００６０】
（７）第７の実施の形態
図１１は、本発明の第７の実施の形態に係る静電破壊防止用の素子を示す平面図である。この静電破壊防止用の素子７１は、図９について上述した配線パターンＰ１が信号入力用の配線パターンに割り当てられる。このためこの静電破壊防止用の素子７１は、配線パターンＰ１及びＰ２の一端に、それぞれ信号入力用の電極Ｔ６Ａ、Ｔ７Ａが設けられ、他端に、それぞれ信号出力用の電極Ｔ６Ｂ、Ｔ７Ｂが設けられるようになされ、さらにこれら配線パターンＰ１及びＰ２自体の蛇行により配線パターンＰ１及びＰ２の対向する部位が蛇行するようになされている。
【００６１】
これにより静電破壊防止用の素子７１は、４端子回路網として機器に配置されて、電子部品の静電気による特性の劣化を防止するようになされている。
【００６２】
図１１に示すように、入出力端子を配置しても、上述の実施の形態と同様の効果を得ることができる。
【００６３】
（８）第８の実施の形態
図１２は、本発明の第８の実施の形態に係る電子部品を示す平面図である。この電子部品８２は、所定の配線基板８３上に２端子回路素子による素子本体８４を配置して構成される。なおここで素子本体８４としては、例えば上述したような識別抵抗の他に、ダイオード、コンデンサ等を適用することができる。
【００６４】
配線基板８３は、外部入力端子Ｔ１及びＴ２が配置され、配線パターンＰ１及びＰ２を介して素子本体８４が外部入力端子Ｔ１及びＴ２に接続される。ここで配線パターンＰ１及びＰ２は、ほぼ直角に折れ曲がって配線基板８３上で蛇行するように作成される。さらに配線パターンＰ１及びＰ２は、この蛇行により、対向する部位が一定間隔による放電ギャップを間に挟んで蛇行するように形成される。
【００６５】
これにより電子部品８２は、外部入力端子Ｔ１及びＴ２に印加される静電気による高電圧をこれら配線パターンＰ１及びＰ２間における放電により素子本体８４に印加しないようにし、素子本体８４の劣化を防止するようになされている。また蛇行により放電ギャップを間に挟んで対向する部位の長さを長くし、これによっても静電気による高電圧を確実に放電させて、素子本体８４の劣化を防止するようになされている。
【００６６】
なおこのような配線パターンＰ１及びＰ２の蛇行としては、直角に折れ曲がった配置に代えて、コーナーを円弧形状とした折り曲げにより蛇行させる場合、全体をジグザグの形状として蛇行させる場合、らせん状のパターンの配置により蛇行させる場合等、種々のパターン形状を広く適用することができる。
【００６７】
なお十分な信頼性を確保し、かつ静電気による高電圧で容易に放電して種々の素子本体８４を保護する観点より、ファインピッチによる配線基板の場合、放電ギャップは、０．０１〜０．５〔ｍｍ〕程度が好ましく、また通常の配線基板の場合、放電ギャップは、０．１〜０．２〔ｍｍ〕程度が好ましい。また同様の観点より、配線パターンＰ１及びＰ２は、パターン幅を０．２〜０．３〔ｍｍ〕程度とすることが好ましく、パターン長は、１０〔ｍｍ〕以上とすることが好ましい。また配線パターンＰ１及びＰ２は、抵抗値を小さくすることが可能な銅、アルミニウム、金等を適用することが可能ではあるが、比抵抗値の大きな酸化金属、ニクロム、半導体等を適用することにより、配線パターンＰ１及びＰ２の抵抗値を数百〔ｋΩ〕程度の高い値に設定して配線パターンＰ１及びＰ２間における放電を容易とすることができ、これによりさらに一段と確実に素子本体８４を保護することができる。
【００６８】
図１２に示すように、回路素子と一体に保護素子を構成しても、上述の実施の形態と同様の効果を得ることができる。
【００６９】
（９）第９の実施の形態
図１３は、図１２との対比により本発明の第９の実施の形態に係る電子部品を示す平面図である。この電子部品９２において、配線基板９３は、外部入力端子Ｔ１及びＴ２に接続された配線パターンＰ１及びＰ２を囲むように、配線パターンＰ３が配置される。
【００７０】
ここでこの配線パターンＰ３は、内周側の部位が所定位置で飛び出すように形成され、これにより放電ギャップを間に挟んで配線パターンＰ１及びＰ２と対向するように形成される。また配線パターンＰ３は、外部端子Ｔ３を介して接地できるようになされている。
【００７１】
これによりこの電子部品９２においては、配線パターンＰ１と配線パターンＰ３との間の放電により、また配線パターンＰ２と配線パターンＰ３との間の放電により、静電気による高電圧が素子本体４に印加されないようになされている。
【００７２】
さらにこれら配線パターンＰ１及びＰ２は、第８の実施の形態について上述した条件により作成され、また配線パターンＰ１〜Ｐ３における放電ギャップについても、第８の実施の形態について上述した条件により作成される。
【００７３】
これに対して配線パターンＰ３においては、比抵抗値の低い銅、アルミニウム、金等の導電性材料により、大面積で、かつ幅広のパターンにより作成される。これにより電子部品９２においては、配線パターンＰ３の抵抗値を１〔ｍΩ〕程度に設定して、配線パターンＰ１と配線パターンＰ３との間の放電、配線パターンＰ２と配線パターンＰ３との間の放電をさらに一段と容易とし、さらに一段と確実に素子本体８４を保護するようになされている。
【００７４】
（１０）第１０の実施の形態
図１４は、図１１との対比により本発明の第１０の実施の形態に係る静電破壊保護素子を示す平面図である。この保護素子１０１において、配線基板１０３は、ほぼ直角に折れ曲がった配線パターンＰ１及びＰ２の蛇行により、配線パターンＰ１及びＰ２の対向する部位が一定間隔による放電ギャップを間に挟んで蛇行するように形成される。また配線パターンＰ１及びＰ２は、第８の実施の形態にについて上述した条件により作成される。
【００７５】
図１４に示すように、ほぼ直角に折れ曲がるように配線パターンＰ１及びＰ２を蛇行させるようにしても、上述の実施の形態と同様の効果を得ることができる。
【００７６】
（１１）第１１の実施の形態
図１５は、図１３との対比により本発明の第１１の実施の形態に係る静電破壊保護素子を示す平面図である。この静電破壊保護素子１１１において、配線基板１１３は、配線パターンＰ３が中央に配置され、この配線パターンＰ３が外部端子ＩＮ３を介してアースラインに接続される。またこの配線パターンＰ３の両側に、それぞれ外部入力端子ＩＮ１及びＩＮ２、外部出力端子ＯＵＴ１及びＯＵＴ２を結ぶ配線パターンＰ１及びＰ２が配置される。
【００７７】
配線パターンＰ１及びＰ２は、ほぼ直角に折れ曲がって蛇行するように形成され、配線パターンＰ３は、この配線パターンＰ１及びＰ２の蛇行に対応するようにパターン幅が変化し、これにより配線パターンＰ１及びＰ３の対向する部位、配線パターンＰ２及びＰ３の対向する部位がそれぞれ放電ギャップを間に挟んで対向するように形成され、さらにこの対向した部位の長さが配線基板１１３の大きさに比して長くなるように形成される。
【００７８】
なお配線パターンＰ１〜Ｐ３は、上述した第９の実施の形態と同様の条件により作成される。
【００７９】
図１５に示すように、アースラインに接続される配線パターンＰ３を中心に配置するようにしても、上述の実施の形態と同様の効果を得ることができる。
【００８０】
（１２）第１２の実施の形態
図１６は、図１との対比により本発明の第１２の実施の形態に係るバッテリパックに適用される配線基板を示す分解斜視図である。この図１６に示す構成におて、図１の配線基板と同一の構成は、対応する符号を付して示し、重複した説明は省略する。
【００８１】
この配線基板１２４は、配線パターンＰ１及びＰ２の上層に、第２の層間絶縁層１１７を介して第２のアースパターンＰ４を配置し、最上層に識別抵抗５、配線パターンＰ１及びＰ２の端子ｔ２及びｔ３を配置する。
【００８２】
図１６に示すように、配線パターンＰ１及びＰ２の上下にアースの配線パターンＰ１及びＰ４を対向させるように配置しても、上述の実施の形態と同様の効果を得ることができる。
【００８３】
（１３）第１３の実施の形態
図１７は、図１６との対比により本発明の第１３の実施の形態に係るバッテリパックに適用される配線基板を示す分解斜視図である。この図１７に示す構成において、図１６の配線基板と同一の構成は、対応する符号を付して示し、重複した説明は省略する。
【００８４】
この配線基板１３４は、さらに配線パターンＰ１及びＰ２をほぼ一定の間隔による放電ギャップを間に挟んで蛇行させるようにし、これにより配線パターンＰ１とアースパターンＰ３又はＰ４との間、配線パターンＰ２とアースパターンＰ３又はＰ４との間だけでなく、配線パターンＰ１及びＰ２間でも容易に放電するように構成される。
【００８５】
図１７に示す構成によれば、さらに配線パターンＰ１及びＰ２がほぼ一定の間隔による放電ギャップを間に挟んで蛇行することにより、さらに一段を確実に静電気による素子の劣化を防止することができる。
【００８６】
（１４）第１４の実施の形態
図１８は、図１７との対比により本発明の第１４の実施の形態に係るバッテリパックに適用される配線基板を示す分解斜視図である。この図１８に示す構成におて、図１６の配線基板と同一の構成は、対応する符号を付して示し、重複した説明は省略する。
【００８７】
この配線パターン１４４は、同一面上における配線パターンＰ１及びＰ２の対向した配置に代えて、層間絶縁層１１７を間に挟んで配線パターンＰ１及びＰ２を対向させる。
【００８８】
図１８に示すように、層間絶縁層１１７を間に挟んで配線パターンＰ１及びＰ２を対向させるようにしても、第１３の実施の形態と同様の効果を得ることができる。
【００８９】
（１５）他の実施の形態
なお上述の第２〜第７の実施の形態等においては、静電破壊防止用の素子を別部品により構成する場合について述べたが、本発明はこれに限らず、第１の実施の形態と同様に配線基板に作り込むようにしてもよい。
【００９０】
また上述の第１の実施の形態においては、配線基板に静電破壊防止用の素子を作り込む場合について述べたが、本発明はこれに限らず、第２〜第７の実施の形態等と同様に、別部品として構成してもよい。
【００９１】
また上述の第２〜第７の実施の形態等においては、配線基板の同一面に配線パターンを形成する場合について述べたが、本発明はこれに限らず、第１の実施の形態のように、層間絶縁層を間に挟んで別の層に配置するようにしてもよい。
【００９２】
また第２〜第７の実施の形態等においては、静電破壊防止用の素子を専用に構成する場合について述べたが、本発明はこれに限らず、例えば電界効果型トランジスタ等の素子の入力側に一体に構成するようにしてもよい。
【００９３】
また上述の第２〜第７の実施の形態等においては、何ら配線パターンを処理しない場合について述べたが、本発明はこれに限らず、例えば窒素、アルゴン等の不活性ガスにより配線パターン間の対向する部位を封止するようにしてもよい。このようにすれば放電する部位の劣化を防止することができる。
【００９４】
また上述の実施の形態においては、静電破壊防止素子として構成する場合には単に配線パターンを配置する場合、電子部品として構成する場合には、目的とする素子本体を配線パターンと共に配置する場合について述べたが、本発明はこれに限らず、コンデンサ、ツエナーダイオード、サイリスタ等の過大電圧の保護素子を配線パターン間に配置してもよい。このようにすればさらに一段と確実に各種素子を保護することができる。
【００９５】
また上述の実施の形態については、本発明をバッテリパックに適用する場合について述べたが、本発明はこれに限らず、種々の電子機器に広く適用することができる。
【００９６】
すなわちリレー、モータ等の高インダクタンスの素子を有する電子装置においては、これらインダクタンス素子の駆動により高電圧のサージ電圧が発生する場合があり、このようなサージ電圧が各種電子部品に印加される場合がある。またデータ通信に使用される電子装置等においては、電磁誘導、落雷による誘導等によりサージ電圧が発生して内部の素子に高電圧が印加される場合がある。
【００９７】
このような電子機器に上述した実施の形態に係る保護素子等を適用すれば、これらのサージ電圧による素子の特性劣化についても防止することができる。
【００９８】
【発明の効果】
上述のように本発明によれば、配線パターン間の対向する部位にほぼ一定の間隔による放電ギャップを形成することにより、簡易な構成により静電気による素子の劣化を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る静電破壊防止用の素子を示す分解斜視図である。
【図２】図１の静電破壊防止用の素子が適用されるバッテリパックを示す接続図である。
【図３】図１の静電破壊防止用の素子の動作の説明に供する特性曲線図である。
【図４】図３との対比により示す静電破壊防止用の素子の動作の説明に供する特性曲線図である。
【図５】本発明の第２の実施の形態に係る静電破壊防止用の素子を示す平面図及び側面である。
【図６】図５の静電破壊防止用の素子の等化回路を示す接続図である。
【図７】本発明の第３の実施の形態に係る静電破壊防止用の素子を示す平面図である。
【図８】本発明の第４の実施の形態に係る静電破壊防止用の素子を示す平面図である。
【図９】本発明の第５の実施の形態に係る静電破壊防止用の素子を示す平面図である。
【図１０】本発明の第６の実施の形態に係る静電破壊防止用の素子を示す平面図及び断面図である。
【図１１】本発明の第７の実施の形態に係る静電破壊防止用の素子を示す平面図である。
【図１２】本発明の第８の実施の形態に係る電子部品を示す平面図である。
【図１３】本発明の第９の実施の形態に係る電子部品を示す平面図である。
【図１４】本発明の第１０の実施の形態に係る静電破壊防止用の素子を示す平面図である。
【図１５】本発明の第１１の実施の形態に係る静電破壊防止用の素子を示す平面図である。
【図１６】本発明の第１２の実施の形態に係る配線基板を示す分解斜視図である。
【図１７】本発明の第１３の実施の形態に係る配線基板を示す分解斜視図である。
【図１８】本発明の第１４の実施の形態に係る配線基板を示す分解斜視図である。
【符号の説明】
１……バッテリパック、２……電池セル、３、８３、９３、１０３、１１３、１２３、１２４、１４４……配線基板、５……識別用抵抗、６、１０、１１、１５、２１、３１、４１、５１、６１、７１、１０１、１１１……静電破壊防止用の素子、７……制御用集積回路、８、９……電界効果型トランジスタ、８２、９２……電子部品、Ｐ１、Ｐ１Ａ、Ｐ１Ｂ、Ｐ２、Ｐ３、Ｐ４……配線パターン
【図１】
0004441969.tif 000002
【図２】
0004441969.tif 000003
【図３】
0004441969.tif 000004
【図４】
0004441969.tif 000005
【図５】
0004441969.tif 000006
【図６】
0004441969.tif 000007
【図７】
0004441969.tif 000008
【図８】
0004441969.tif 000009
【図９】
0004441969.tif 000010
【図１０】
0004441969.tif 000011
【図１１】
0004441969.tif 000012
【図１２】
0004441969.tif 000013
【図１３】
0004441969.tif 000014
【図１４】
0004441969.tif 000015
【図１５】
0004441969.tif 000016
【図１６】
0004441969.tif 000017
【図１７】
0004441969.tif 000018
【図１８】
0004441969.tif 000019