(57)【特許請求の範囲】
【請求項１】
複数のスイッチングレギュレータにおいてスイッチタイミングを制御し、少なくとも１つのスロープ補償波形を生成する制御回路であって、
該制御回路は、
該複数のスイッチングレギュレータのそれぞれに連結されたタイミング回路であって、該タイミング回路は、クロック信号から複数の位相信号を生成し、該複数の位相信号のそれぞれは、該複数のスイッチングレギュレータのうちの対応する１つのスイッチングレギュレータのスイッチタイミングを制御する、タイミング回路と、
該タイミング回路から該複数の位相信号のうちの少なくとも２つの位相信号を受信し、該複数のスイッチングレギュレータのうちの少なくとも１つのスイッチングレギュレータに対するスロープ補償波形を生成するスロープ補償波形発生回路であって、該少なくとも２つの位相信号は、該スロープ補償波形のサイクルを決定する、スロープ補償波形発生回路と
を備える、制御回路。
【請求項２】
前記タイミング回路は、複数のＤフリップフロップを備える、請求項１に記載の制御回路。
【請求項３】
前記タイミング回路は、周波数ディバイダを備え、該周波数ディバイダは、周波数クロック信号の周波数を分割することにより、前記クロック信号を提供する、請求項１に記載の制御回路。
【請求項４】
前記周波数ディバイダは、Ｔフリップフロップである、請求項３に記載の制御回路。
【請求項５】
前記タイミング回路は、直角位相出力回路をさらに備え、該直角位相出力回路は、前記複数の位相信号のうちの第１の位相信号と９０度位相が異なる直角位相出力信号を提供する、請求項１に記載の制御回路。
【請求項６】
前記直角位相出力回路は、
前記複数の位相信号のうちの前記第１の位相信号から入力位相信号を受信し、前記直角位相出力信号を提供するＤフリップフロップと、
前記クロック信号を反転することにより、反転されたクロック信号を該Ｄフリップフロップに提供するインバータと
を備える、請求項５に記載の制御回路。
【請求項７】
前記スロープ補償波形発生回路は、
クロック信号および前記少なくとも２つの位相信号を受信する復号化回路機構であって、複数のカウンタビット出力およびリセット信号を提供する復号化回路機構と、
該復号化回路機構により提供された該カウンタビット出力に応答して出力信号を生成するデジタル−アナログコンバータと、
該デジタル−アナログコンバータにより生成された該出力信号を合成することにより、前記スロープ補償波形を生成する合成器であって、該リセット信号によりリセットされる合成器と
を備える、請求項１に記載の制御回路。
【請求項８】
前記復号化回路機構は、
前記クロック信号をカウントすることにより前記カウンタビット出力を提供するカウンタであって、前記リセット信号によりリセットされるカウンタと、
論理的に出力位相信号を組合せることにより、該リセット信号を生成する論理デバイスと
を備える、請求項７に記載の制御回路。
【請求項９】
前記論理デバイスは、ＡＮＤゲートであり、該ＡＮＤゲートの１つの入力は、インバータ回路から出力される、請求項８に記載の制御回路。
【請求項１０】
前記デジタル−アナログコンバータは、複数の電流源を備え、該複数の電流源は、前記復号化回路機構の前記カウンタビット出力に応答して電流の流れを提供する、請求項７に記載の制御回路。
【請求項１１】
前記デジタル−アナログコンバータは、複数のスイッチをさらに備え、該複数のスイッチは、前記カウンタビット出力に応答し、該複数のスイッチは、該複数の電流源が前記復号化回路機構の該カウンタビット出力に応答して前記電流の流れを提供するときを制御する、請求項１０に記載の制御回路。
【請求項１２】
前記合成器は、
前記デジタル−アナログコンバータにより生成された前記出力信号に応答して電荷を蓄積するキャパシタと、
該キャパシタに蓄積された該電荷に応答してスロープ補償信号を生成する演算増幅器と、
前記リセット信号に応答して該キャパシタを放電するスイッチと
を備える、請求項７に記載の制御回路。
【請求項１３】
前記スロープ補償信号に応答してスロープ補償電流を提供する電圧制御された電流源をさらに備える、請求項７に記載の制御回路。
【請求項１４】
複数のスイッチングレギュレータのスイッチング信号のタイミングおよびスロープ補償波形を制御するための方法であって、
該方法は、
タイミング制御回路が、クロック源から入力クロック信号を受信することと、
該タイミング制御回路が、複数の出力位相信号を提供することであって、該複数の出力位相信号のそれぞれは、該複数のスイッチングレギュレータのうちの対応する１つのスイッチングレギュレータのスイッチタイミングを制御するために用いられる、ことと、
スロープ補償回路が、該複数の出力位相信号のうちの少なくとも２つの出力位相信号を用いて、該複数のスイッチングレギュレータのうちの少なくとも１つのスイッチングレギュレータに対する対応するスロープ補償波形を生成することと
を包含する、方法。
【請求項１５】
周波数ディバイダを用いてマスタクロック信号の周波数を低減することにより、前記入力クロック信号を提供することをさらに包含する、請求項１４に記載の方法。
【請求項１６】
前記複数の出力位相信号のうちの第１の出力位相信号と９０度位相が異なる直角位相出力信号を提供することをさらに包含する、請求項１４に記載の方法。
【請求項１７】
前記直角位相出力信号を提供することは、
前記複数の出力位相信号のうちの前記第１の出力位相信号から入力位相信号を受信することと、
前記入力クロック信号を反転することにより、反転された入力クロック信号を提供することと、
該直角位相出力信号が該反転された入力クロック信号の各立ち上がりエッジにおいて該入力位相信号と一致するように、該直角位相出力信号を生成することと
を包含する、請求項１６に記載の方法。
【請求項１８】
スイッチングレギュレータに対するスロープ補償信号を生成するための方法であって、
該方法は、
入力クロック信号および複数の位相入力信号を受信することと、
該複数の位相入力信号のレベルに従ってリセット信号を提供し、該入力クロック信号をカウントすることにより生成される複数のカウンタビット出力を提供することと、
該カウンタビット出力をアナログ信号に変換することにより、出力信号を生成することと、
該出力信号を合成することにより、該スロープ補償信号を生成することと、
該リセット信号に応答して該合成された出力信号をリセットすることにより、該スロープ補償信号を生成するために該出力信号を合成することを開始することと
を包含する、方法。
【請求項１９】
前記リセット信号を提供し、前記複数のカウンタビット出力を提供することは、
前記入力クロック信号をカウントすることにより該カウンタビット出力を提供することと、
該リセット信号に応答して該カウンタビット出力をリセットすることと、
前記複数の位相入力信号を論理的に組み合わせることにより、該リセット信号を生成することと
を包含する、請求項１８に記載の方法。
【請求項２０】
前記論理的に組み合わせることは、
前記複数の位相入力信号のうちの１つの位相入力信号を反転することにより、反転された信号を生成することと、
該反転された信号と該複数の位相入力信号のうちの別の１つの位相入力信号とを論理ＡＮＤすることと
を包含する、請求項１９に記載の方法。
【請求項２１】
前記出力信号を生成することは、前記カウンタビット出力に応答して電流の流れを提供することを包含する、請求項１８に記載の方法。
【請求項２２】
前記出力信号を生成することは、前記カウンタビット出力に応答する複数のスイッチを用いて前記電流の流れをスイッチングすることをさらに包含する、請求項２１に記載の方法。
【請求項２３】
前記出力信号を合成することにより、前記スロープ補償信号を生成することと、前記リセット信号に応答して前記合成された出力信号をリセットすることとは、
該出力信号に応答して電荷を蓄積することと、
該蓄積された電荷に応答して該スロープ補償信号を生成することと、
該リセット信号に応答して該蓄積された電荷を放電することと
を包含する、請求項１８に記載の方法。
【請求項２４】
前記スロープ補償信号に応答してスロープ補償電流を提供することをさらに包含する、請求項１８に記載の方法。
【発明の詳細な説明】
【発明の属する技術分野】
本発明は、スイッチングレギュレータ回路に関する。より詳細には、本発明はスイッチングレギュレータ回路におけるタイミングおよびスロープ補償を制御するための回路および方法に関する。
【従来の技術】
電圧レギュレータの目的は、所定の実質的に一定の出力電圧を、不十分に調節された、あるいは変動し得る電圧源からのロードに供給することである。典型的なリニア電圧レギュレータにおいて、レギュレータ出力における電圧は、電流の流れを制御することにより調節され、この電流はパス素子（例えば電力トランジスタ）を介して電圧源からロードへと通過する。
しかし、典型的なスイッチング電圧レギュレータにおいて、電圧源からロードへの電流の流れは安定しておらず、むしろ不連続の電流パルスである。これら不連続の電流パルスを安定したロード電流に変換するために、典型的なスイッチングレギュレータは誘電エネルギー蓄積素子を利用する。この不連続の電流パルスを生むために、典型的なスイッチングレギュレータはスイッチ（例えば電力トランジスタ）をもまた利用し、このスイッチは直列または並列のどちらかでロードと連結している。このスイッチの稼働サイクル（すなわち、スイッチングサイクルの合計期間に対して、スイッチがＯＮ状態である期間のパーセンテージ）を制御することにより、スイッチング電圧レギュレータは電圧をそのロードで調節し得る。現行型のスイッチング電圧レギュレータ（すなわち、レギュレータ内において電流信号により制御されるスイッチングレギュレータ）において、稼働サイクルが５０％を越える場合（すなわち、所定のスイッチング期間の５０％を越える間スイッチがＯＮの場合）、レギュレータは不安定になり得る。多くの場合、安定性は、このような現行型のスイッチング電圧レギュレータにおいて、スロープ補償信号でレギュレータを制御するために用いられる電流信号を調節することにより維持される。
スロープ補償信号を生成する１つの方法は、オシレータ信号の一部分を補償信号として用いることである。このようなオシレータ信号は、例えばレギュレータのスイッチングを制御するために用いられるクロック信号を発生させるためにもまた用いられる、ノコギリ波形であり得る。しかし、オシレータ信号が所望のノコギリ波形を有さないか、あるいは所望のスロープ補償信号の位相外にある場合に、オシレータ信号の一部分をスロープ補償信号として用いることは効果的であり得ない。例えば、オシレータ信号が方形波の場合、オシレータ信号をスロープ補償信号として用いることは効果的であり得ない。なぜなら、オシレータ信号の立ち上がりの際のスロープ補償信号において、思い切った変化をとること、および２レベルのスロープ補償信号のみを有することは不要であり得るからである。別の例として、オシレータ信号がノコギリ波形である場合、オシレータ信号をスロープ補償信号として用いることは、効果的であり得ない。なぜなら、スロープ補償信号において線形増加を有することは不要であり得るためである。また別の例として、いかなるタイプのオシレータ波形であっても、オシレータ信号をスロープ補償信号として用いることは効果的であり得ない。なぜなら、レギュレータのスイッチングはオシレータ信号の位相外であり得るためであり、よって、所望のスロープ補償信号もまた、オシレータ信号の位相外であり得る。
いくつかのスイッチングレギュレータにおいて、共通のクロック信号に同期であって、それぞれが異なる出力電圧を生成する複数のスイッチング出力ステージを、単一入力電源に接続することは一般的である。同じく、複数スイッチングレギュレータの出力ステージもまた、一般的に単一入力電源に並列に接続され、共通クロック信号に基づいて同期的に操作される。しかし、それら出力ステージ内のそれぞれのスイッチは、単一クロック信号に接続されていることから同時にＯＮ状態になり、極端なリップル電流が出力ステージの入力および出力電流内で誘電され得る。例えば、ピークの入力リップル電流は、すべてのピークのインダクタ電流を組合わせた値にほぼ等しい。この入力リップル電流が増加すると、電力損失は劇的に増す。なぜなら、入力電気容量の等価ソース（ｅｑｕｉｖａｌｅｎｔ  ｓｏｕｒｃｅ）抵抗（ＥＳＲ）内で失われた二乗平均（ＲＭＳ）電力が、入力電流の二乗に比例するためである。結果として、低等価連続（ｌｏｗ  ｅｑｕｉｖａｌｅｎｔ  ｓｅｒｉｅｓ）抵抗入力（出力）静電容量はこれら出力ステージにおいて頻繁に供給されなければならず、レギュレータをスイッチングして、これらリップル電流のために起こる損失を最小限に押さえる。
上記の点から、いかなるオシレータ信号の波形とも一致させる必要のない波形を有するスロープ補償信号を生成するスイッチングレギュレータ回路を設けることは望ましい。
また、オシレータ期間と同じである必要のない期間を有するスロープ補償信号を生成するスイッチングレギュレータ回路を設けることも望ましい。
さらに、複数の出力ステージの同時スイッチングにより誘電される振幅からの入力および出力リップル電流を削減するスイッチングレギュレータ回路を設けることもまた望ましい。
【発明が解決しようとする課題】
従って、本発明の目的は、いかなるオシレータ信号の波形とも一致させる必要のない波形を有するスロープ補償信号を生成するスイッチングレギュレータ回路を提供することである。
また、オシレータ期間と同じである必要のない期間を有するスロープ補償信号を生成するスイッチングレギュレータ回路を提供することも、本発明の目的である。
本発明のさらなる目的は、複数の出力ステージの同時スイッチングにより誘電される振幅からの入力および出力リップル電流を削減するスイッチングレギュレータ回路を提供することである。
【課題を解決するための手段】
本発明は、複数のスイッチングレギュレータ出力ステージにおいてスイッチタイミングを制御し、少なくとも１つのスロープ補償波形を発生する制御回路であって、該出力ステージのそれぞれに連結され、クロック信号からの複数の位相信号を発し、該位相信号のそれぞれが該出力ステージの異なる１つのスイッチタイミングを制御する、タイミング回路と、該タイミング回路からの少なくとも２つの該位相信号を受信し、少なくとも１つの該出力ステージ用にスロープ補償波形を発生する、スロープ補償波形発生回路とを備える制御回路である。
好適な実施形態においては、前記タイミング回路が複数のＤフリップフロップを備える制御回路である。
好適な実施形態においては、前記タイミング回路が周波数ディバイダを備え、該周波数ディバイダがより高い周波数クロック信号を分割し、該クロック信号を供給する制御回路である。
さらに好適な実施形態においては、前記周波数ディバイダがＴフリップフロップである制御回路である。
好適な実施形態においては、前記タイミング回路が直角位相出力回路をさらに備え、該直角位相出力回路が、前記位相信号の内の第１隣接信号の第１信号立ち上がり時間と、該位相信号の内の第２隣接信号の第２信号立ち上がり時間との間の時間において起こる立ち上がりエッジを有する、直角位相出力信号を供給する制御回路である。
さらに好適な実施形態においては、前記直角位相出力回路が、入力位相信号を、前記位相信号の内の前記第１隣接信号から受信し、該直角位相出力信号を供給する、Ｄフリップフロップと、前記クロック信号を変換し、変換したクロック信号を前記Ｄフリップフロップに供給する、インバータとを備える制御回路である。
好適な実施形態においては、前記スロープ補償波形発生回路が、クロック信号、および少なくとも２つの前記位相信号を受信し、複数のカウンタビット出力、およびリセット信号を供給する、復号化回路機構と、出力信号を、該復号化回路機構により供給される該カウンタビット出力に応答して生成する、デジタル−アナログコンバータと、該出力信号を、該デジタル−アナログコンバータにより生成し、前記スロープ補償波形を生成し、前記リセット信号によりリセットされる、合成器とを備える制御回路である。
さらに好適な実施形態においては、前記復号化回路機構が、前記クロック信号をカウントし、前記カウンタビット出力を供給し、前記リセット信号によりリセットされる、カウンタと、論理的に前記出力位相信号を組合せ、該リセット信号を生成する、論理デバイスとを備える制御回路である。
さらに好適な実施形態においては、前記論理デバイスが変換入力を備えるＡＮＤゲートである制御回路である。
さらに好適な実施形態においては、前記デジタル−アナログコンバータが複数の電流源を備え、該複数の電流源が電流の流れを、前記復号化回路機構の前記カウンタビット出力に応答して供給する制御回路である。
さらに好適な実施形態においては、前記デジタル−アナログコンバータが、複数のスイッチをさらに備え、該複数のスイッチが、前記カウンタビット出力と応答しており、かつ該複数の電流源が、前記電流の流れを前記復号化回路機構の該カウンタビット出力に応答して供給する場合において制御する制御回路である。
さらに好適な実施形態においては、前記合成器が、電荷を、前記デジタル−アナログコンバータにより生成する、前記出力信号に応答して蓄積する、キャパシタと、前記スロープ補償信号を、該キャパシタ内に蓄積された該電荷に応答して生成する、演算増幅器と、該キャパシタを前記リセット信号に応答して放電する、スイッチとを備える制御回路である。
さらに好適な実施形態においては、スロープ補償電流を前記スロープ補償信号に応答して供給する電圧制御された電流源をさらに備える制御回路である。
また本発明は、スイッチング信号のタイミング、および複数のスイッチングレギュレータ出力ステージのスロープ補償波形を制御するための方法であって、入力クロック信号をクロック源から受信する工程と、複数の出力位相信号のそれぞれが用いられ、該複数のスイッチングレギュレータ出力ステージの内、特有の該スイッチングを制御する、複数の出力位相信号を供給する工程と、少なくとも１つの該複数のスイッチングレギュレータ出力ステージ用に、少なくとも２つの該複数の出力位相信号を用いて、対応するスロープ補償波形を生成する工程とを備える方法である。
好適な実施形態においては、周波数ディバイダを用いて前記入力クロック信号を供給し、マスタクロック信号を減少する工程をさらに備える方法である。
好適な実施形態においては、前記複数出力位相信号の内の第１隣接信号の第１信号立ち上がり時間と、該複数の出力位相信号の内の第２隣接信号の第２信号立ち上がり時間との間の時間において起こる立ち上がりエッジを有する、直角位相出力信号を供給する工程をさらに備える方法である。
さらに好適な実施形態においては、前記直角位相出力信号を提供する工程が、入力位相信号を、前記複数の出力位相信号の内の前記第１隣接信号から受信する工程と、変換した入力クロック信号を供給するように前記入力クロック信号を変換する工程と、該直角位相出力信号が、該入力位相信号と該変換した入力クロック信号の各立ち上がりエッジにおいて一致するように、該直角位相出力信号を生成する工程とを備える方法である。
また本発明は、スイッチングレギュレータ出力ステージ用のスロープ補償信号を発生するための方法であって、入力クロック信号、および複数の位相入力信号を受信する工程と、複数のカウンタビット出力、およびリセット信号を供給する工程と、出力信号を、該カウンタビット出力に応答して生成する工程と、該出力信号を、該スロープ補償信号を生成するように、合成する工程と、該リセット信号に応答して該出力信号をリセットする工程とを備える方法である。
好適な実施形態においては、前記複数のカウンタビット出力、および前記リセット信号を供給する前記工程が、前記入力クロック信号を、該カウンタビット出力を供給するようにカウントする工程と、該カウンタビット出力を、該リセット信号に応答してリセットする工程と、前記複数の位相入力信号を、該リセット信号を生成するように論理的に組み合わせる工程とを備える方法である。
さらに好適な実施形態においては、論理的に組み合わせる前記工程が、前記複数の位相入力信号の１つを、変換した信号を生成するように変換する工程と、論理ＡＮＤを、該変換した信号、および該複数の位相入力信号の別の１つ上で遂行する工程とを備える方法である。
好適な実施形態においては、前記出力信号を、前記カウンタビット出力に応答して生成する前記工程が、電流の流れを該カウンタビット出力に応答して供給する工程を備える方法である。
さらに好適な実施形態においては、前記出力信号を、前記カウンタビット出力に応答して生成する前記工程が、前記電流の流れを、該カウンタビット出力に応答した複数のスイッチを用いてスイッチングする工程をさらに備える方法である。
好適な実施形態においては、前記出力信号を、前記スロープ補償信号を生成するように合成する前記工程、および該出力信号を前記リセット信号に応答してリセットする前記工程が、電荷を、該出力信号に応答して蓄積する工程と、該スロープ補償信号を、該蓄積された電荷に応答して生成する工程と、該蓄積された電荷を、該リセット信号に応答して放電する工程とを備える方法である。
好適な実施形態においては、スロープ補償電流を、前記スロープ補償信号に応答して供給する工程を備える方法である。
本発明の上記および他の目的に応じて、１つ以上のスイッチングレギュレータ出力ステージのスイッチングのタイミングを制御するタイミング制御回路を含み、そして均等な時間的間隔においてスイッチングが起こるような、スイッチングレギュレータ回路および方法が提供される。また、いかなるオシレータ信号の波形とも異なり得る波形を有するか、あるいはオシレータ信号とは異なる期間を有し得る波形を有する、スロープ補償信号を生成するスロープ補償回路が提供される。
タイミング制御は、等間隔のクロック位相信号（複数のスイッチングレギュレータ出力ステージのスイッチングを制御するために用いられる信号）の発生により、本発明のスイッチングレギュレータ内に提供される。これらのクロック位相信号は、Ｔフリップフロップを用いてマスタクロック信号を２分の１に分割することにより（合成信号が５０％の稼働サイクルを有することを保証するために）、そしてさらに、Ｄフリップフロップから形成される「ローリングクロック」（または「ジョンソンカウンタ」）を用いて合成信号を分割することにより生成される。ＮＤフリップフロップから形成される場合、ローリングクロックは、２Ｎクロック位相信号を供給し、マスタクロック周波数の（４Ｎ）分の１で伝わる。例えば、３つのＤフリップフロップを伴って、ローリングクロックは６クロック位相信号を供給し、マスタクロック周波数の１２分の１で伝わる。ローリングカウンタより供給されるいかなるクロック位相信号でも、別のＤフリップフロップ、および復号化されるクロック位相信号を伴う直角位相内にある（すなわち、１マスタクロック信号期間分だけ復号化されるクロック位相信号に遅れる）出力信号を生成するインバータを用いてさらに復号化され得る。
このような方法で、マスタクロック信号を分割および復号化することにより、スイッチングレギュレータタイミング制御回路は、スイッチングレギュレータが作動している周波数よりもかなり高い周波数において作動するマスタクロックオシレータを使用し得る。このような高周波数オシレータを用いる２つの利点は、それらが通常、低周波数オシレータよりも小さく、そしてより安価なことである。
これらの位相信号を用いることは、複数のスイッチングレギュレータ出力ステージのスイッチング回数が、単一レギュレータスイッチング期間の課程に渡って等間隔であり得、そしてＲＭＳ入力電流および誘電リップル電流は（スイッチングレギュレータ周波数および非オーバーラップにおける効果増大のため）最小化される。例えば、３つの出力ステージを伴い、位相１、位相３、および位相５が、出力ステージのスイッチの入る時間を、レギュレータスイッチング期間において１２０度離して間隔を空けるように用いられ得る。別の例として、４出力ステージを伴い、位相１、位相２を備える直角位相内の出力信号、位相４、および位相２を備える直角位相内の出力信号の逆向きが、出力ステージのスイッチング時間を、レギュレータスイッチング期間において９０度離して間隔を空けるように用いられ得る。
スロープ補償は、本発明のスイッチングレギュレータ内でスロープ補償信号を復号化論理、デジタル−アナログコンバータ（ＤＡＣ）、および合成器を使用して発生させることにより供給される。復号化論理は、半減クロック信号およびタイミング制御回路からの２つ以上の位相信号を受信し、そしてそれらを２つ以上のカウンタビットおよびリセットビットに復号化する。スイッチングレギュレータ期間の第１部分の間（例えば期間の最初の３分の１の間）、リセットビットは「高」であり、カウンタビットは「低」である。スイッチングレギュレータ期間の第２部分の間（例えば期間の次の３分の２の間）、リセットビットは「低」であり、カウンタビットは、半減クロック信号のそれぞれの目盛りのために、０からピークまで（カウンタビットの数に基づいて）カウントする。
これらのカウンタビットに応答して、ＤＡＣは２つ以上の並列電流源を用いて、合成器から電流を引き出す。例えば、２つのカウンタビットおよび３つの電流源を伴い、第１電流源は常に合成器から第１の電流量を引き出し得、第２の電流源は、最も重みの軽いカウンタビット（ＬＳＢ）が「高」の場合にのみ、合成器から第２の電流量を引き出し得、そして第３の電流源は、最も重みの重いカウンタビット（ＭＳＢ）が「高」の場合にのみ、合成器から第３の電流量を引き出し得る。このような方法で、４つの異なる電流量（第１電流量のみ、第１および第２電流量の合計、第１および第３電流量の合計、ならびに第１、第２、および第３電流量の合計）が、ＤＡＣにより合成器から引き出され得る。
ＤＡＣの電流源により引き出される電流は、合成器により一体化され、合成器出力電圧を生成する。スイッチングレギュレータ期間のそれぞれの始まりにおいて、合成器は復号化回路機構のリセットビットが「高」の場合はいつでもリセットされる。一度リセットビットが「低」になると、合成器内のキャパシタは、電流がキャパシタの負極端子から引き出される際、また電流が合成器内の演算増幅器によりキャパシタへ供給される際に充電する。このキャパシタを渡る電圧は、標準電圧によるオフセットとして、電流源に制御された電圧に供給され、この電流源は、スロープ補償信号の電圧形態として合成器の出力に接続される。そして電圧制御された電流源の出力は、合成器キャパシタ電圧に比例している電流を、スイッチングレギュレータの制御回路機構に供給する。
このような方法でスロープ補償信号を発生させることにより、スイッチングレギュレータ期間は、一定スロープ補正を提供する間、幅広い周波数に渡って多様化し得る。これは本発明において、異なるレベルをスロープ補償信号内で時間的期間（単純に所定の固定されたスイッチングレギュレータ期間）を渡り生成してというよりはむしろ、異なるレベルをスロープ補償信号内で所定のパーセンテージにおいて、スイッチングレギュレータ期間（それがどのような期間であろうとも）中に生成し、達成される。
【発明の実施の形態】
上記ならびに他の本発明の目的および利点は、以下の詳細な説明、そして付随の図面を組み合わせて考慮することにより明らかとなる。図面の中では、全体を通して同じ参照符号は同じ要素を言及する。
図１は、本発明によるタイミング制御回路１００のある実施形態の概略図を示す。そこで示されるように、タイミング制御回路１００は、Ｔフリップフロップ１０２、インバータ１０４、ならびにＤフリップフロップ１０６、１０８、１１０および１１２を組み込む。Ｔフリップフロップ１０２は、クロック入力信号Ｆｃをクロック入力端子１１４から受信する。Ｔフリップフロップ１０２は、信号Ｆｃの周波数を２分の１に分割し、半減クロック入力信号Ｆｃ／２を供給する。このようにクロック入力信号Ｆｃを２分の１に分割することにより、回路１００は、クロック入力信号Ｆｃはそうでないかもしれないが、合成信号は５０％の稼働サイクルを有することを保証する。そして信号Ｆｃ／２は、インバータ１０４ならびにＤフリップフロップ１０６、１０８、および１１０に供給される。インバータ１０４は、信号Ｆｃ／２を逆向きにし、逆向き信号Ｆｃ／２をＤフリップフロップ１１２に供給する。
Ｄフリップフロップ１０６、１０８および１１０は「ローリングクロック」（または「ジョンソンカウンタ」）を形成する。図示されるように、信号Ｆｃ／２はそれぞれのＤフリップフロップ１０６、１０８、および１１０のクロック入力端子に供給される。Ｄフリップフロップ１０６への入力は、Ｄフリップフロップ１０８の非逆向き出力により供給される。Ｄフリップフロップ１０８への入力は、Ｄフリップフロップ１１０の非逆向き出力により供給される。Ｄフリップフロップ１１０への入力は、Ｄフリップフロップ１０６の非逆向き出力により供給される。この構成を通して、ローリングクロックは、位相信号ＰＨ１、ＰＨ２、ＰＨ３、ＰＨ４、ＰＨ５、およびＰＨ６を、端子１１６、１２６、１２２、１１８、１２４、および１２０において、Ｄフリップフロップ１０６の非逆向き出力、Ｄフリップフロップ１１０の逆向き出力、Ｄフリップフロップ１０８の逆向き出力、Ｄフリップフロップ１０６の逆向き出力、Ｄフリップフロップ１１０の非逆向き出力、およびＤフリップフロップ１０８の非逆向き出力のそれぞれから供給する。位相信号ＰＨ１、ＰＨ２、ＰＨ３、ＰＨ４、ＰＨ５、およびＰＨ６のそれぞれは、方形波であり、これは信号Ｆｃ／２の連続した立ち上がりエッジ上で「高」になり、信号Ｆｃ／２の３期間の間「高」のままである。
３つのＤフリップフロップ１０６、１０８、および１１０が図１に示されるが、
任意の数のＤフリップフロップ、あるいは他の適切なデバイスまたはデバイスの組合せが、位相信号をタイミング制御回路から供給するために、本発明に従って使用され得る。同様に、１つのＴフリップフロップ１０２が図１に示されるが、任意の数のＴフリップフロップ、あるいは他の適切なデバイスが、クロック入力を適切な周波数に分割するために使用され得る。例えば、適切にプログラムされたマイクロプロセッサが、任意の、あるいはすべてのＤフリップフロップ１０６、１０８、および１１０、ならびにＴフリップフロップ１０２により供給される信号を供給するために使用され得る。タイミング制御回路により生成された位相信号は、等間隔の方形波であるが、他の所望の間隔および波形が本発明に従って使用され得る。
Ｄフリップフロップ１１２は、図１のタイミング制御回路１００内の直角位相出力を供給する。示されるように、Ｄフリップフロップ１１２は、逆向き信号Ｆｃ／２をインバータ１０４から受信する。Ｄフリップフロップ１１２への入力は、Ｄフリップフロップ１１０の逆向き出力から受信される。Ｄフリップフロップ１１２の出力は、直角位相出力信号を供給し、この出力信号は信号Ｆｃ／２の２分の１の期間だけ、Ｄフリップフロップ１１２の入力が接続される位相信号（この場合、ＰＨ２）から遅れているが、基本的にはＤフリップフロップ１１２の入力が接続される位相信号と同じ期間および稼働サイクルを備える。
単一の直角位相出力するＤフリップフロップ１１２のみが、位相信号ＰＨ２に接続されるように図１に示されているが、任意の数の直角位相出力するＤフリップフロップ（任意の１つ以上の位相信号に接続され得るもの）が、本発明に従って使用され得る。また、Ｄフリップフロップ１１２およびインバータ１０４が直角位相出力を供給するために使用されるように図１に示されるが、他の適切なデバイスまたはデバイスの組合せが、この出力を供給するために、本発明に従って使用され得る。例えば、適切にプログラムされたマイクロプロセッサが、Ｄフリップフロップ１１２およびインバータ１０４により供給される信号を供給するために使用され得る。
図２は、本発明によるスロープ補償回路２００を示す。示されるように、回路２００は復号化回路機構２０１、デジタル−アナログコンバータ（ＤＡＣ）２０２、合成器２０４および電圧制御された電流源２０６を備える。
復号化回路機構２０１は、２つのビットカウンタ２０８および論理デバイス２１０（これは単に１つの逆向き入力を備えたＡＮＤゲートである）から形成される。論理デバイス２１０への非逆向き入力は、タイミング制御回路１００の位相信号ＰＨ１から受信され、論理デバイス２１０への逆向き入力は、タイミング制御回路１００の位相信号ＰＨ３から受信される。論理デバイス２１０の出力はリセット信号であり、これはカウンタ２０８および合成器２０４をリセットするために、リセット信号が「高」になる場合に使用される。カウンタ２０８へのクロック入力は、タイミング制御回路１００の信号Ｆｃ／２により供給される。リセット信号が「低」の場合の信号Ｆｃ／２のそれぞれの立ち上がりエッジのために、出力ビットはカウンタ２０８の出力において増加する。これら出力ビットは、最も重みの重いビットとしてＭＳＢ、最も軽い重みのビットとしてＬＳＢと標識化され、００、０１、１０、および１１の順序でカウントする。ここで最初の数字がＭＳＢであり、次の数字がＬＳＢであり、またカウンタ２０８は、リセット入力が「高」になると、００にセットされる。
２つのビットカウンタ２０８および特定の論理デバイス２１０が、復号化回路機構２０１の部分として、図２に示されているが、他の適切な寸法のカウンタおよび他の適切な論理デバイスが、デジタルカウントおよびリセット信号を供給するために、本発明に従って使用され得る。
デジタル−アナログコンバータ（ＤＡＣ）２０２は、３つの電流源２１２、２１４、および２１８ならびに２つのフィールド効果トランジスタ（ＦＥＴ）２１６および２２０（これはＯＮ／ＯＦＦスイッチとして働く）から形成される。示されるように、ＤＡＣ２０２は合成器２０４から電流を電流源２１２、２１４、および２１８へ引き出す。電流源２１２は電流を合成器２０４から常に引き出し、電流源２１４は電流を合成器２０４からカウンタ２０８のＬＳＢが「高」の場合に引き出し、よってＦＥＴ２１６は電流を通す。電流源２１８は、電流を合成器２０４からカウンタ２０８のＭＳＢが「高」の場合に引き出し、よってＦＥＴ２２０は電流を通す。この構成において、カウンタ２０８の出力ビットにおけるカウンタが、００から１１まで増加するように、合成器２０４から引き出される電流の量もまた増加する。好ましくは、電流源２１２、２１４、および２１８は、電流源２１４が電流源２１２と等しくなり、電流源２１８が電流源２１４の２倍大きくなるように寸法決めされる。
ＤＡＣ２０２は３つの電流源２１２、２１４、および２１８を備えるように図示され、これらの内２つのみがスイッチングされるように示されているが、任意の数の電流源がデジタル−アナログコンバータ内で本発明に従って使用され得、また任意の数のそれら電流源が、本発明に従ってスイッチングされ得る。電流源２１２、２１４、および２１８は、当該分野において知られる任意の適切な電流源であり得る。ＦＥＴ２１６および２２０が、電流源２１４および２１８が電流を引き出す場合に制御するように図１に示されているが、当該分野において知られる他の適切なスイッチングデバイスもしくは回路が、本発明に従って使用され得る。
合成器２０４は、キャパシタ２２２、演算増幅器２２４、およびフィールド効果トランジスタ（ＦＥＴ）２２８から形成される。示されるように、キャパシタ２２２の負極端子は、演算増幅器２２４の負極入力、ＦＥＴ源２２８、およびＤＡＣ２０２の出力に接続される。キャパシタの正極端子２２２は、演算増幅器の出力２２４の出力、ＦＥＴのドレイン２２８、および電圧制御された電流源２０６の正極入力に接続される。演算増幅器２２４の正極入力および電圧制御された電流源２０６の負極入力の両方が、電圧標準（ＶＲＥＦ１）２２６に接続される。電圧制御された電流源２０６の出力は、スロープ補償信号をスイッチングレギュレータの出力ステージに供給する。これは、後の図３に関する説明にあるように行われる。
合成器２０４は、復号化回路機構２０１の論理デバイス２１０の出力により供給されたリセット信号が「高」になる場合はいつでも、まずリセットされ、このことによりＤＡＣ２０２から引き出された電流を合成する。この「高」リセット信号がＦＥＴ２２８のゲートにおいて受信される場合、ＦＥＴ２２８は、キャパシタ２２２をキャパシタ２２２の端子間で電流を流すことにより放電する。一度リセット信号が「低」になると、キャパシタ２２２は、電流が負極端子からＤＡＣ２０２により引き出されるように充電する。キャパシタ２２２の充電と同時に、演算増幅器２２４は電圧を、その出力においてキャパシタ（ＶＣ）２２２を渡る電圧に電圧標準（ＶＲＥＦ１）２２６を足したものと等しい量で維持する。
そして、この演算増幅器２２４での出力電圧は、電圧制御された電流源２０６に供給され、ここで標準電圧（ＶＲＥＦ１）２２６の電圧は演算増幅器出力電圧から減算され、そしてキャパシタ２２２を渡る電圧に比例したスロープ補償電流は、スイッチングレギュレータ出力ステージに供給される。
回路２００内のＤＡＣ２０２および合成器２０４は、ＤＡＣ２０２が電流を合成器２０４から引き出し、合成器２０４がこの引き出された電流を合成するように図示されているが、任意の適切なデジタル−アナログコンバータおよび合成器一式、またはデジタル−アナログコンバータが続くデジタル合成が、デジタルカウント出力およびリセット信号をスロープ補償信号に変換するために、本発明に従って使用され得る。また、回路２００によるスロープ補償信号出力は、電流ベース信号であるが、電圧ベース信号（例えば演算増幅器２２４の出力におけるもの）もまた、本発明に従って使用され得る。
図３は、出力ステージ３００の概略図を示し、これは本発明による図１のタイミング制御回路１００および図２のスロープ補償回路２００と連結され得る。図示されるように、出力ステージ３００は、出力回路機構３０２、制御回路３０４、エラー増幅器３０６、ワンショット（ｏｎｅ  ｓｈｏｔ）３１２、ラッチ３１４、インバータ３１６、およびフィルタ３０９（これはキャパシタ３０８およびレジスタ３１０から形成される）を含む。
出力回路機構３０２は、スイッチ３３４、ショットキーダイオード３３６、インダクタ３３８、電流−検出レジスタ３４０、キャパシタ３４２および電圧ディバイダ３４５（これはレジスタ３４４および３４６から形成される）から形成される。回路機構３０２において、スイッチ３３４は、電圧入力（ＶＩＮ）における電圧源から、電圧出力（ＶＯＵＴ）におけるロードまでの電流の流れを制御するために使用される。スイッチ３３４は、任意の適したスイッチングデバイス（例えばフィールド効果トランジスタ（ＦＥＴ））であり得、これは電圧源からの電流の流れを制御するために使用され得る。スイッチ３３４が開いている場合、ダイオード３３６は電流路（これを介して、インダクタ３３８がスイッチ３３４が閉じている時間中にインダクタ内に蓄積されたエネルギーを放電し得る）を設ける。ショットキーダイオードがこの電流路を設けるように示されているが、他のタイプのダイオードまたは他のデバイス（例えばスイッチおよびトランジスタ）が、ショットキーダイオードの代わりにこの電流路を供給するために使用され得る。インダクタ３３８は、電圧源から引き出された電流のパルスを、ロードにおける継続的な電流の流れへ変換するために使用される。電流−検出レジスタ３４０は機構を提供し、この機構を介してインダクタ３３８を通って流れる電流がスイッチ３３４の開閉のタイミングを制御するために測定され得る。キャパシタ３４２は、ＶＯＵＴにて供給される出力電圧を平均化し、そして電圧ディバイダ３４５は測定点を出力電圧フィードバックループ用に設ける。
作動中、スイッチングサイクルは、スイッチ３３４がまず「閉」である場合に始まり、電流はＶＩＮからスイッチ３３４、インダクタ３３８、および電流−検出レジスタ３４０を介してキャパシタ３４２、ディバイダ３４５、およびＶＯＵＴにおけるロードへ流れる。スイッチ３３４があらかじめ「閉」である時間から、スイッチ３３４、インダクタ３３８、および電流−検出レジスタ３４０を介した電流の流れは、エネルギーがインダクタ３３８内に蓄積されながら、徐々に増加する。この電流の流れは、電流−検出レジスタ３４０を渡る電圧を測定することにより監視される。それと同時に、電荷もまたキャパシタ３４２に蓄積され、そして出力電圧がＶＯＵＴにおいて供給される。この出力電圧は、電圧を電圧ディバイダ３４５において測定することにより監視される。ダイオード３３６は、スイッチ３３４が閉じている場合に逆バイアスがかかっているため、その間、ダイオード３３６を介して電流は全く流れない。
レジスタ３４０を介する電流の流れがあるレベルに達するか、あるいは電圧ディバイダ３４５における電圧があるレベルに達する場合（後に記載されるように）、スイッチ３３４は「開」となる。こうなる場合、電流はＶＩＮにおける電圧源から流れることを中断し、インダクタ３３８内に蓄積されたエネルギーは、電流をダイオード３３６、インダクタ３３８、および電流−検出レジスタ３４０を介してキャパシタ３４２、ディバイダ３４５、およびロードへ流す。インダクタ３３８に蓄積されたエネルギーが、スイッチが「開」の間放出するように、インダクタ３３８から流れる電流は徐々に低下し、従ってレジスタ３４０を渡る電圧が下がる。同様に、ロードにおける電圧は、電流をキャパシタ３４２から、インダクタ３３８からの低下電流を備えて引き出し、電圧ディバイダ３４５において測定される電圧もまた下がる。インダクタを介する電流の流れにおけるこの低下および、ＶＯＵＴにおける電圧の低下は、スイッチ３３４が再び「閉」となることを可能にし、スイッチングサイクルは自ら反復し得る。
スイッチ３３４を開く、そして閉じることは、ラッチ３１４およびインバータ３１６により制御される。「高」論理レベルがラッチ３１４のセット入力（Ｓ）において受信される場合、ラッチの出力（Ｑ）は「高」となる。この出力は、「高」論理レベルがラッチ３１４のリセット入力（Ｒ）において受信されるまで、「高」のままである。このケースがそうなり得るように、インバータ３１６は、ラッチ３１４の「高」または「低」出力を逆向きにし、そしてスイッチ３３４をドライブし、ラッチ出力が「高」である場合、スイッチは「閉」となり、ラッチ出力が「低」である場合、スイッチは「開」となる。
ラッチ３１４のセット入力は、ワンショット３１２によりドライブされ、これは図１のタイミング制御回路１００の位相信号によりドライブされる。ワンショット３１２は、出力パルスを生成することにより作動し、このパルスは、それぞれの入力位相信号の立ち上がりエッジ上において、所定の期間の間「高」となる。タイミング制御回路１００の位相信号が、所望の最長期間（スイッチ３３４は「閉」である期間）よりも長く「高」であり得ることから、ワンショット３１２はショートパルス（ラッチ３１４をセットする）を供給するために使用される。ラッチ３１４のリセット入力は、制御回路３０４によりドライブされる。制御回路３０４は、ラッチ３１４（これはスイッチ３３４を「開」にする）を、電圧ディバイダ３４５における電圧、図２のスロープ補償回路２００から受信されるスロープ補償信号、および電流−検出レジスタ３４０を介して流れる電流に応答してリセットする。
示されるように、制御回路３０４は、電流−検出コンパレータ３３２、レジスタ３２２および３３０、演算増幅器３２６、Ｎ−チャネルＦＥＴ３２８、および電圧ディバイダ３１９（これはレジスタ３１８および３２０から形成される）を含む。作動中、演算増幅器３２６は、電圧ディバイダ３１９における電圧を測定する。この電圧は、エラー増幅器３０６によりフィルタ３０９および電圧ディバイダ３１９へドライブされる電流により決定され、電圧ディバイダ３４５およびエラー増幅器３０６の正極入力に接続された標準電圧（ＶＲＥＦ２）における電圧間のエラーに比例している。
そして、演算増幅器３２６はＦＥＴ３２８をドライブし、レジスタ３３０を渡る電圧が電圧ディバイダ３１９における電圧と一致する。ＦＥＴ３２８が演算増幅器３２６によりドライブされるのと同じく、電流もまた図２のスロープ補償回路２００から与えられ、レジスタ３２２を介して引き出される。しかし、図２のスロープ補償回路２００が電流を全く引き起こさない場合、レジスタ３２２を介して引き出されるすべての電流は、ＦＥＴ３２８により生成される。
ＦＥＴ３２８により引き出される電流がレジスタ３２２を通過するのと同じく、電圧降下がレジスタ３２２を渡って生じる。同じく、電流がレジスタ３４０を通過するように、電圧降下がレジスタ３４０を渡って同様に生じる。コンパレータ３３２は、結果電圧（ｒｅｓｕｌｔｉｎｇ  ｖｏｌｔａｇｅ）を比較し、これらの電圧の差が正となる場合に、ラッチ３１４「高」のリセット入力をドライブする。このようにして、制御回路３０４は、スイッチ３３４が「開」の場合に制御し、従って、インダクタ３３８を介して流れる電流の量およびＶＯＵＴにおいて供給される電圧を制御する。
図４は、スイッチングレギュレータ回路４００を図示し、これは多数の調節された出力を有し、また本発明のタイミングおよびスロープ補償機能を利用する。示されるように、回路４００は、単一タイミング制御回路４０８（これは図１の回路１００と実質的に同一である）、３つのスロープ補償回路４１０、４１４、および４１８（これらはそれぞれ図２の回路２００と実質的に同一である）、ならびに３つの出力ステージ４１２、４１６、および４２０（これらはそれぞれ図３の回路３００と実質的に同一である）を組み込む。スイッチングレギュレータアプリケーション（本発明による多数の出力ステージを有するもの）において、各出力ステージ用に個別のスロープ補償回路を設け、電流モードフィードバックループ内で電流トリッピングレベルのサブハーモニック（ｓｕｂ−ｈａｒｍｏｎｉｃ）バリエーション（すなわち出力ステージ内のスイッチが「開」となるところにおける電流レベル）を防ぐことは望ましい。
クロック入力信号Ｆｃは、クロック入力端子１１４からタイミング制御回路４０８のＴフリップフロップ１０２へ供給される。そして、タイミング制御回路４０８は、半減クロック信号Ｆｃ／２をスロープ補償回路４１０、４１４、および４１８の各カウンタ２０８の入力に供給する。またタイミング制御回路４０８は、位相信号ＰＨ１およびＰＨ３をスロープ補償回路４１０へ、位相信号ＰＨ３およびＰＨ５をスロープ補償回路４１４へ、ならびに位相信号ＰＨ５およびＰＨ１をスロープ補償回路４１８へも供給する。そして、これら位相信号の各組における第１および第２位相信号は、回路４１０、４１４、および４１８内の各論理デバイス２１０の非逆向きおよび逆向き入力に、それぞれ接続される。タイミング制御回路４０８は、位相信号ＰＨ１、ＰＨ３、およびＰＨ５を、出力ステージ４１２、４１６、および４２０の各ワンショット３１２の入力にそれぞれ供給する。スロープ補償回路４１０、４１４、および４１８は、スロープ補償電流を電圧制御された電流源２０６から、出力ステージ４１２、４１６、および４２０のＦＥＴ３２８のドレインへそれぞれ供給する。最後に、各出力ステージ４１２、４１６、および４２０の電圧入力（ＶＩＮ）は、非調節電圧入力端子３１８に接続され、そして出力ステージ４１２、４１６、および４２０のそれぞれの電圧出力（ＶＯＵＴ）は、調節出力を端子４０２、４０４、および４０６においてそれぞれ供給する。
作動中、位相信号ＰＨ１、ＰＨ３、およびＰＨ５は、出力ステージ４１２、４１６、および４２０に供給され、そしてこれら出力ステージ内のスイッチ３３４は、１２０度離して「閉」となる。より詳細には、出力ステージ４１２内のスイッチ３３４は、位相信号ＰＨ１の立ち上がりエッジ上で「閉」であり、出力ステージ４１６内のスイッチ３３４は、位相信号ＰＨ３の立ち上がりエッジ上で「閉」であり、出力ステージ４２０内のスイッチ３３４は、位相信号ＰＨ５の立ち上がりエッジ上で「閉」である。このようにして、出力ステージ内のスイッチを閉じるタイミングは、出力ステージの入力および出力における誘電リップル電流を最小化するために、所定の時間内で可能な限り時間的に遠く離して保持される。
信号Ｆｃ／２および位相信号ＰＨ１、ＰＨ３、およびＰＨ５は、スロープ補償回路４１０、４１４、および４１８に供給され、そしてそれぞれがスロープ補償電流を発生し得、出力ステージ４１２、４１６、および４２０にそれぞれ供給される。上記に挙げられた位相信号の特定の組を各スロープ補償回路に供給することにより、スロープ補償信号の発生は、出力ステージ４１２、４１６、および４２０内のスイッチ３３４を閉じて、位相内において保持される。
図４の回路４００は、単一タイミング制御回路４０８、３つのスロープ補償回路４１０、４１４、および４１８、ならびに３つの出力ステージ４１２、４１６、および４２０を備えて図示されているが、他の数およびタイプのタイミング制御回路、スロープ補償回路、および出力ステージが、本発明によるスイッチングレギュレータ回路内で使用され得る。また、特定の位相信号接続が図４に示されているが、他の位相信号接続が、本発明によるスイッチングレギュレータ回路内の他のタイミング配置を達成するために使用され得る。
本発明による図１から４の回路１００、２００、３００、および４００内で発生し得る、信号の典型的な波形を図示するタイミング図５００が図５に示される。図からわかるように、マスタクロック信号Ｆｃ  ５０１（この稼働サイクルは５０％である必要はない）は、半減クロック信号Ｆｃ／２  ５０２（この稼働サイクルは５０％である）を発するために２分の１に分割される。各位相信号ＰＨ１  ５０４、ＰＨ２  ５０６、ＰＨ３  ５０８、ＰＨ４  ５１０、ＰＨ５  ５１２およびＰＨ６  ５１４は、半減クロック信号Ｆｃ／２  ５０２の連続した立ち上がりエッジ上で「高」となり、信号Ｆｃ／２  ５０２の３つの期間の間「高」に留まる。直角位相信号（または９０度位相信号）５１６は、位相信号ＰＨ２  ５０６に続き、信号Ｆｃ／２  ５０２の２分の１期間により、この位相信号ＰＨ２  ５０６から発する。リセット信号５１８は、示されるように、図２に図示されるような論理デバイス２１０および位相信号ＰＨ１およびＰＨ３を使用して発する。図からわかるように、リセット信号５１８が、信号Ｆｃ／２  ５０２の最初の２期間の間「高」となり、そして信号Ｆｃ／２  ５０２の次の４期間の間「低」となる。最初の２期間の間、回路２００のカウンタ２０８および合成器２０４はリセットされ、そして次の４期間の間、カウンタ２０８はＬＳＢ信号５２０およびＭＳＢ信号５２２において示されるようにそのカウントを増加し、また合成器２０４は、ＤＡＣ２０２により生成される電流を、合成器電流信号（ＩＩＮＴ）５２４およびキャパシタ電圧信号（ＶＣ）５２６内に示されるように合成する。
当業者は、記載された実施形態（これは図示を目的として提示しており、限定を目的とするものではない）以外においても本発明の原理は実施可能であるということを理解し、また本発明は、添付の請求項によってのみ限定されるものである。
【発明の効果】
本発明では、スイッチングレギュレータ回路および方法が提供され、１つ以上のスイッチングレギュレータ出力ステージのスイッチングのタイミングを制御するタイミング制御回路を含み、そして均等な時間的間隔においてスイッチングが起こる。また、スロープ補償信号を生成するスロープ補償回路が提供され、スロープ補償信号は、いかなるオシレータ信号の波形とも異なり得る波形を有するか、あるいはオシレータ信号とは異なる期間を有し得る波形を有する。
【図面の簡単な説明】
【図１】本発明の原理によるタイミング制御回路のある実施形態を示す概略図である。
【図２】本発明の原理によるスロープ補償回路のある実施形態を示す概略図である。
【図３】本発明の原理による出力ステージ（これはスイッチングレギュレータ内で、図１に示されるタイミング回路および図２に示されるスロープ補償回路に接続され得る）のある実施形態を示す概略図である。
【図４】本発明の原理によるスイッチングレギュレータ回路（これはタイミング制御  回路、３つのスロープ補償回路、および３つの出力ステージを備える）のある実施形態を示すブロック図である。
【図５】本発明の原理による波形（図１のタイミング制御回路および図２のスロープ補償回路により生成される）を示す一般図である。
【符号の説明】
１００  タイミング制御回路
１０２  Ｔフリップフロップ
１０４  インバータ
１０６  １０８  １１０  １１２  Ｄフリップフロップ
１１４  クロック入力端子
１１６  １１８  １２０  １２２  １２４  １２６  端子
【図１】
0004409673.tif 000002
【図２】
0004409673.tif 000003
【図３】
0004409673.tif 000004
【図４】
0004409673.tif 000005
【図５】
0004409673.tif 000006