(57)【特許請求の範囲】
【請求項１】
強誘電体からなる容量絶縁膜を有するキャパシタ及び該キャパシタを外部から選択的にアクセス可能とする第１のセル選択トランジスタを含む強誘電体メモリセルと、
互いに直列に接続され、その共通接続部をデータ保持ノードとする第１導電型の負荷トランジスタ及び第２導電型の駆動トランジスタ、並びに前記データ保持ノードを外部から選択的にアクセス可能とする第２のセル選択トランジスタを含むＳＲＡＭセルとを備え、
前記第１のセル選択トランジスタと前記第２のセル選択トランジスタとは、同一のビット線によりアクセスされ、
前記強誘電体メモリセルと前記ＳＲＡＭセルとは、互いに隣接するようにそれぞれ複数設けられ、
互いに隣接する前記誘電体メモリセル及びＳＲＡＭセルからなる一の対と、前記ビット線が延びる方向に隣接する他の対とは、隣接する領域の境界線に対して線対称となるように配置されていることを特徴とする半導体メモリ装置。
【請求項２】
前記キャパシタと前記データ保持ノードとは、外部からの制御信号により導通状態とされるデータ転送トランジスタを介して互いに接続されていることを特徴とする請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリセルとＳＲＡＭセルとを混載した半導体メモリ装置に関する。
【０００２】
【従来の技術】
近年、携帯端末機器やＩＣカード装置等が普及し、低電圧、低消費電力及び高速動作が可能な不揮発性メモリ装置の要望がますます高まっている。不揮発性メモリ装置として、まずフラッシュメモリが挙げられるが、より低消費電力、高速動作が可能な強誘電体メモリ装置が注目されてきている。強誘電体メモリ装置は容量絶縁膜として強誘電体を有しており、強誘電体の分極方向によって不揮発性データを記憶する構成であるため、データの書き換えには分極を反転させる程度の電界を印加するだけでよく、その結果、低電圧、低消費電力で且つ高速動作が可能となる。但し、現状の強誘電体メモリ装置は、高速動作が可能なＳＲＡＭ装置と比べるとアクセスタイムが遅く、その上、強誘電体キャパシタの微細加工が難しい。
【０００３】
ところで、非接触ＩＣカード装置等に組み込まれるシステムＬＳＩにおいては、低消費電力で動作する不揮発性メモリ装置である強誘電体メモリと、データを一時的に格納するＳＲＡＭとを混載する構成が有効である。そこで、従来は、ＳＲＡＭメモリコアと強誘電体メモリコアとを独立した形態で搭載している。
【０００４】
すなわち、従来の強誘電体メモリ及びＳＲＡＭの混載型半導体メモリ装置においては、強誘電体メモリ部とＳＲＡＭ部とはビット線、ワード線駆動回路及びセンスアンプ回路等がそれぞれ独立して構成されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体メモリ装置は、センスアンプ等の周辺回路を強誘電体メモリ部とＳＲＡＭ部とに個別に設ける必要があり、チップ全体としてレイアウト面積を縮小することが困難であるという問題がある。
【０００６】
本発明は、前記従来の問題を解決し、強誘電体メモリセルとＳＲＡＭセルとを混載する半導体メモリ装置のチップサイズの縮小化を図れるようにすることを目的とする。
【０００７】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、強誘電体メモリ及びＳＲＡＭ混載型半導体メモリ装置における強誘電体メモリ部とＳＲＡＭ部とが互いにビット線及びセンスアンプ回路を共有する構成とする。
【０００８】
具体的に、本発明に係る半導体メモリ装置は、強誘電体からなる容量絶縁膜を有するキャパシタ及び該キャパシタを外部から選択的にアクセス可能とする第１のセル選択トランジスタを含む強誘電体メモリセルと、互いに直列に接続され、その共通接続部をデータ保持ノードとする第１導電型の負荷トランジスタ及び第２導電型の駆動トランジスタ並びにデータ保持ノードを外部から選択的にアクセス可能とする第２のセル選択トランジスタを含むＳＲＡＭセルとを備え、第１のセル選択トランジスタと第２のセル選択トランジスタとは、同一のビット線によりアクセスされる。
【０００９】
本発明の半導体メモリ装置によると、強誘電体メモリセルにおける第１のセル選択トランジスタとＳＲＡＭセルにおける第２のセル選択トランジスタとは、同一のビット線によりアクセスされるため、センスアンプ回路等の周辺回路を共通化できるので、チップ面積の縮小を図れる。さらに、半導体装置を製造する際に、装置を形成する基板上において、強誘電体メモリセルの強誘電体キャパシタをＳＲＡＭセルを構成するトランジスタの上方に積層して形成できるので、レイアウト面積をさらに小さくできる。
【００１０】
本発明の半導体メモリ装置において、強誘電体メモリセルとＳＲＡＭセルとがそれぞれ複数設けられており、強誘電体メモリセル同士は互いに隣接して配置されていると共にＳＲＡＭセル同士は互いに隣接して配置されていることが好ましい。このようにすると、従来の強誘電体メモリセルアレイ及びＳＲＡＭセルアレイをそのまま使用できる。
【００１１】
本発明の半導体メモリ装置において、キャパシタとデータ保持ノードとが、外部からの制御信号により導通状態とされるデータ転送トランジスタを介して互いに接続されていることが好ましい。従来の混載型半導体メモリ装置は、強誘電体メモリセルとＳＲＡＭセルとが互いに独立して構成されているため、それぞれのメモリ間でデータの転送を行なう場合には各センスアンプ回路及び各ビット線を経由して転送しなければならず、これらのセンスアンプ回路及びビット線が所定の時間占有されてしまう。その上、データの転送時間も必要となり、高速動作の障害となるという問題をも生じる。しかしながら、本発明のように、強誘電体メモリセルのキャパシタとＳＲＡＭセルのデータ保持ノードとが選択的に活性化されるデータ転送トランジスタを介して互いに接続されているため、強誘電体メモリセルとＳＲＡＭセルとがそれぞれ独立したメモリセルとして機能すると共に、これらのメモリセル間でデータ転送が可能となる。
【００１２】
本発明の半導体メモリ装置において、強誘電体メモリセルとＳＲＡＭセルとが互いに隣接するようにそれぞれ複数設けられていることが好ましい。
【００１３】
また、この場合に、互いに隣接する誘電体メモリセル及びＳＲＡＭセルからなる一の対と、ビット線が延びる方向に隣接する他の対とが、隣接する領域の境界線に対して線対称となるように配置されているこことが好ましい。このようにすると、例えば、半導体チップ上において、ＳＲＡＭセル同士のＰチャネル型トランジスタを互いに対向するように配置できるため、レイアウト面積をさらに縮小できる。
【００１４】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００１５】
図１は本発明の第１の実施形態に係る半導体メモリ装置の部分的な回路構成を示している。図１に示すように、本実施形態に係る半導体メモリ装置は、第１のビット線ＢＬ０及び第２のビット線ＢＬ１とそれぞれ接続された強誘電体メモリセル１０及びＳＲＡＭセル２０と、第１及び第２のビット線ＢＬ０、ＢＬ１と接続され、強誘電体メモリセル１０又はＳＲＡＭセル２０に対してデータの読み出し又は書き込みを行なうセンスアンプ回路１５とを備えている。
【００１６】
強誘電体メモリセル１０は、一方の電極がセルプレート線ＦＣＰ０と接続され、他方の電極が第１のＦＲＡＭセル選択トランジスタＱ０のソースと接続された第１の強誘電体キャパシタＣ０と、一方の電極がセルプレート線ＦＣＰ０と接続され、他方の電極が第２のＦＲＡＭセル選択トランジスタＱ１のソースと接続された第２の強誘電体キャパシタＣ１とを有している。第１のＦＲＡＭセル選択トランジスタＱ０は、ゲートがＦＲＡＭ選択用ワード線ＦＷＬ０と接続され、ドレインが第１のビット線ＢＬ０と接続されている。第２のＦＲＡＭセル選択トランジスタＱ１は、ゲートがＦＲＡＭ選択用ワード線ＦＷＬ０と接続され、ドレインが第２のビット線ＢＬ１と接続されている。
【００１７】
ＳＲＡＭセル２０は、直列接続された共通接続部を第１のデータ保持ノード２５とする負荷トランジスタとしての第１のＰ型ＭＯＳトランジスタＱ２及び駆動トランジスタとしての第１のＮ型ＭＯＳトランジスタＱ３と、直列接続された共通接続部を第２のデータ保持ノード２６とする負荷トランジスタとしての第２のＰ型ＭＯＳトランジスタＱ４及び駆動トランジスタとしての第２のＮ型ＭＯＳトランジスタＱ５とを有している。また、第１のデータ保持ノード２５は、第２のＰ型ＭＯＳトランジスタＱ４及び第２のＮ型ＭＯＳトランジスタＱ５の各ゲートと接続され、第２のデータ保持ノード２６は、第１のＰ型ＭＯＳトランジスタＱ２及び第１のＮ型ＭＯＳトランジスタＱ３の各ゲートと接続されて、いわゆるクロスカップル型のラッチ回路を構成している。
【００１８】
第１のデータ保持ノード２５は、第１のＳＲＡＭセル選択トランジスタＱ６を介して第１のビット線ＢＬ０と接続され、第２のデータ保持ノード２６は、第２のＳＲＡＭセル選択トランジスタＱ７を介して第２のビット線ＢＬ１と接続されている。第１のＳＲＡＭセル選択トランジスタＱ６及び第２のＳＲＡＭセル選択トランジスタＱ７の各ゲートは、ＳＲＡＭ選択用ワード線ＳＷＬ０と接続されている。
【００１９】
このように、強誘電体メモリセル１０とＳＲＡＭセル２０とが、センスアンプ回路１５等の周辺回路を共有できるため、レイアウト面積を縮小できる。
【００２０】
また、図示はしていないが、基板上に実際のメモリ装置を形成する際には、強誘電体メモリセル１０を構成する第１及び第２の強誘電体キャパシタＣ０、Ｃ１を、ＳＲＡＭセル２０を構成するＭＯＳトランジスタＱ２〜Ｑ５の上方に積層して形成できるため、セル自体の面積の縮小を容易に図ることができる。
【００２１】
（第１の実施形態の変形例）
以下、第１の実施形態の一変形例を説明する。
【００２２】
図２は本実施形態の一変形例に係る半導体メモリ装置のメモリセルアレイの部分的な回路構成を示している。図２において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００２３】
図２に示すように、本変形例は、第１の実施形態の強誘電体メモリセル１０と同一構成の複数の強誘電体メモリセル１０Ａ〜１０Ｄからなる強誘電体メモリセル部１００と、第１の実施形態のＳＲＡＭセル２０と同一構成の複数のＳＲＡＭセル２０Ａ〜２０ＤからなるＳＲＡＭセル部２００とを備えている。
【００２４】
すなわち、複数の強誘電体メモリセル１０Ａ〜１０Ｄを有する強誘電体メモリセル部１００と、複数のＳＲＡＭセル２０Ａ〜２０Ｄを有するＳＲＡＭセル部２００とは、各ビット線ＢＬ０〜ＢＬ３を共有しながら互いに分離されてた構成である。
【００２５】
このような回路構成を採ると、第１の実施形態と同様の効果を得られる上に、従来の強誘電体メモリセルアレイやＳＲＡＭセルアレイを変更せずにそのまま使用することができる。
【００２６】
さらに、第１の実施形態の図１に示したように、１つの強誘電体メモリセル１０と１つのＳＲＡＭセル２０とを対とし、複数個の対を設けてアレイ状に配置してもよい。
【００２７】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００２８】
図３は本発明の第２の実施形態に係る半導体メモリ装置の部分的な回路構成を示している。図３において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００２９】
図３に示すように、強誘電体メモリセル１０における第１の強誘電体キャパシタＣ０と第１のＦＲＡＭセル選択トランジスタＱ０との間のノードと、ＳＲＡＭセル２０における第１のデータ保持ノード２５とが第１のデータ転送トランジスタＱ８を介して接続されている。同様に、強誘電体メモリセル１０における第２の強誘電体キャパシタＣ１と第２のＦＲＡＭセル選択トランジスタＱ１との間のノードと、ＳＲＡＭセル２０における第２のデータ保持ノード２６とが、第２のデータ転送トランジスタＱ９を介して接続されている。第１のデータ転送トランジスタＱ１及び第２のデータ転送トランジスタＱ２の各ゲートは、データ転送制御線ＳＦＣ０と接続されている。これにより、一体型メモリセル３０を形成している。
【００３０】
ここで、データ転送制御線ＳＦＣ０を論理電圧でハイレベルとして、第１及び第２のデータ転送トランジスタＱ８、Ｑ９をそれぞれ導通状態とすることによって、強誘電体メモリセル１０とＳＲＡＭセル２０との間でデータ転送が可能となる。
【００３１】
例えば、データ転送制御線ＳＦＣ０を論理値（電圧）でハイレベルとし、且つ、セルプレート線ＦＣＰ０を論理値（電圧）でハイレベルからローレベルに遷移させることにより、ＳＲＡＭセル２０のデータを強誘電体メモリセル１０に転送することができる。
【００３２】
一方、強誘電体メモリセル１０からＳＲＡＭセル１０へのデータ転送は、ＳＲＡＭセル１０をラッチ回路として構成しているため、第１又は第２のＦＲＡＭセル選択トランジスタＱ０、Ｑ１を介し、さらに第１又は第２のビット線ＢＬ０、ＢＬ１及びセンスアンプ回路１５を介してデータ転送を行なう。
【００３３】
なお、ＳＲＡＭセル２０の構成を、ラッチ状態が解除可能な構成とすれば、ラッチ状態を解除した状態で強誘電体メモリセル１０のセルプレート線ＦＣＰ０を論理値（電圧）でローレベルからハイレベルに遷移させることにより強誘電体メモリセル１０のデータの読み出し動作を行ない、その後ラッチ状態を保持することにより強誘電体メモリセル１０のデータをＳＲＡＭセル２０に転送することができる。
【００３４】
本実施形態によると、第１の実施形態と同様の効果を得られる上に、強誘電体メモリセル１０とＳＲＡＭセル２０との間で相互にデータ転送が可能となる。このため、不揮発性である強誘電体メモリセル１０と高速動作が可能なＳＲＡＭセル２０との各セルの特性を活かしたシステムの構築が可能である。
【００３５】
また、異種のメモリセルのデータ保持ノード同士を選択的に接続できるため、異種のメモリセル間のデータ転送を迅速に行なえる。
【００３６】
また、基板上に実際のメモリ装置を形成する際には、強誘電体メモリセル１０を構成する強誘電体キャパシタＣ０、Ｃ１を、ＳＲＡＭセル２０を構成するＭＯＳトランジスタＱ２〜Ｑ５の上方に積層して形成できるため、セル自体の面積の縮小を容易に図ることができる。
【００３７】
（第２の実施形態の第１変形例）
以下、第２の実施形態の第１変形例を説明する。
【００３８】
図４は本実施形態の第１変形例に係る半導体メモリ装置のメモリセルアレイの部分的な回路構成を示している。図４において、図３に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００３９】
本変形例は、図３に示す一体型メモリセル３０を複数個アレイ状に配置した構成を採る。これにより、各一体型メモリセル３０の内部において、異種のメモリセル間でデータ転送を行なえる。さらに、各ビット線ＢＬ０〜ＢＬ３を介することによって、一の一体型メモリセル３０と他の一体型メモリセル３０との間のデータ転送も可能となる。データ転送時には、各ビット線ＢＬを介するものの、センスアンプ回路１５以外の周辺回路とは独立してデータ転送が行なえる。
【００４０】
（第２の実施形態の第２変形例）
以下、第２の実施形態の第２変形例を説明する。
【００４１】
図５は本実施形態の第２変形例に係る半導体メモリ装置のメモリセルアレイの部分的な回路構成を示している。図５において、図４に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００４２】
本変形例は、第１の一体型メモリセル３０Ａと、該第１の一体型メモリセル３０Ａとビット線ＢＬが延びる方向に隣接する第２の一体型メモリセル３０Ｂとがビット線方向に対向するように配置されている。
【００４３】
第１の一体型メモリセル３０Ａは、第１変形例に示した強誘電体メモリセル１０とＳＲＡＭセル２０とから構成されており、第２の一体型メモリセルを構成する強誘電体メモリセル１１及びＳＲＡＭセル２１は、第１の一体型メモリセル３０Ａと第２の一体型メモリセル３０Ｂとが隣接する領域の境界線に対して線対称となるように配置されている。すなわち、第２の一体型メモリセル３０Ｂの強誘電体メモリセル１１及びＳＲＡＭセル２１は、第１の一体型メモリセル３０Ａを第２の一体型メモリセル３０Ｂとの境界を軸として折り返した配置を採る。
【００４４】
さらに、半導体装置を製造する際に、メモリ装置を形成する基板上において、互いに隣接する第１の一体型メモリセル３０ＡにおけるＳＲＡＭセル２０のＰ型ＭＯＳトランジスタＱ２、Ｑ４、及び第２の一体型メモリセル３０ＢにおけるＳＲＡＭセル２１のＰ型ＭＯＳトランジスタＱ２、Ｑ４が互いに対向するため、基板におけるＰ型ＭＯＳトランジスタＱ２、Ｑ４を形成するＮ型ウエル領域がこれらＰ型トランジスタＱ２、Ｑ４により共有されるレイアウト構成が可能となる。さらに、図５において、本変形例に係るメモリセルアレイは、便宜上、一対のビット線当たり、例えば第１のビット線ＢＬ０及び第２のビット線ＢＬ１に対して２つの一体型メモリセル３０Ａ、３０Ｂのみを図示しているが、一体型メモリセル３０Ａ、３０Ｂからなるセル対を２対以上配置すると、第１のＦＲＡＭセル選択トランジスタＱ０同士、及び第２のＦＲＡＭセル選択トランジスタＱ１同士が互いに対向するため、これらのＮ型トランジスタＱ０、Ｑ１を形成するＰ型基板領域がこれらのトランジスタＱ０、Ｑ１により共有されるレイアウト構成を採ることができる。その結果、半導体装置のレイアウト面積を小さくできる。
【００４５】
このように本変形例によると、第１及び第２の一体型メモリセル３０Ａ、３０Ｂの内部において、異種のメモリセル間でデータ転送を行なえる。さらに、各ビット線ＢＬ０〜ＢＬ３を介することによって、第１の一体型メモリセル３０Ａ同士の間、第２の一体型メモリセル３０Ｂ同士の間、又は第１の一体型メモリセル３０Ａ及び第２の一体型メモリセル３０Ｂとの間のデータ転送も可能となる。データ転送時には、各ビット線ＢＬを介するものの、センスアンプ回路１５以外の周辺回路とは独立してデータ転送が行なえる。
【００４６】
さらに、第１の一体型メモリセル３０Ａと第２の一体型メモリセル３０Ｂとが折り返してなるパターンの配置を採るため、実際のプロセスにおいて基板上にメモリ装置を形成する際には、ＳＲＡＭセル２０、２１同士のウエル領域を共有できるので、さらにレイアウト面積を削減できる。
【００４７】
なお、各実施形態においては、強誘電体キャパシタセル１０、１１は２Ｔ２Ｃ型として説明しているが、１Ｔ１Ｃ型であってもよい。
【００４８】
【発明の効果】
本発明に係る半導体メモリ装置によると、強誘電体メモリセルにおける第１のセル選択トランジスタと、ＳＲＡＭセルにおける第２のセル選択トランジスタとが、同一のビット線によりアクセスされるため、センスアンプ回路等の周辺回路を共通化できるので、チップ面積の縮小を図ることができる。また、半導体メモリ装置を製造する際に、該装置を形成する基板上においては、強誘電体メモリセルの強誘電体キャパシタをＳＲＡＭセルを構成するトランジスタの上方に積層して形成でき、レイアウト面積をさらに小さくできる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体メモリ装置を示す部分的な回路図である。
【図２】本発明の第１の実施形態の一変形例に係る半導体メモリ装置におけるメモリセルアレイを示す部分的な回路図である。
【図３】本発明の第２の実施形態に係る半導体メモリ装置を示す部分的な回路図である。
【図４】本発明の第２の実施形態の第１変形例に係る半導体メモリ装置におけるメモリセルアレイを示す部分的な回路図である。
【図５】本発明の第２の実施形態の第２変形例に係る半導体メモリ装置におけるメモリセルアレイを示す部分的な回路図である。
【符号の説明】
１０      強誘電体メモリセル
１１      強誘電体メモリセル
１５      センスアンプ回路
２０      ＳＲＡＭセル
２１      ＳＲＡＭセル
２５      第１のデータ保持ノード
２６      第２のデータ保持ノード
３０      一体型メモリセル
３０Ａ    第１の一体型メモリセル
３０Ｂ    第２の一体型メモリセル
Ｃ０      第１の強誘電体キャパシタ
Ｃ１      第２の強誘電体キャパシタ
Ｑ０      第１のＦＲＡＭセル選択トランジスタ
（第１のセル選択トランジスタ）
Ｑ１      第２のＦＲＡＭセル選択トランジスタ
Ｑ２      第１のＰ型ＭＯＳトランジスタ（負荷トランジスタ）
Ｑ３      第１のＮ型ＭＯＳトランジスタ（駆動トランジスタ）
Ｑ４      第２のＰ型ＭＯＳトランジスタ（負荷トランジスタ）
Ｑ５      第２のＮ型ＭＯＳトランジスタ（駆動トランジスタ）
Ｑ６      第１のＳＲＡＭセル選択トランジスタ
（第２のセル選択トランジスタ）
Ｑ７      第２のＳＲＡＭセル選択トランジスタ
Ｑ８      第１のデータ転送トランジスタ
Ｑ９      第２のデータ転送トランジスタ
１００    強誘電体メモリセル部
２００    ＳＲＡＭセル部
ＢＬ０    第１のビット線
ＢＬ１    第２のビット線
ＢＬ３    第３のビット線
ＢＬ４    第４のビット線
ＦＷＬ０  ＦＲＡＭ選択用ワード線
ＦＣＰ０  セルプレート線
ＳＷＬ０  ＳＲＡＭ選択用ワード線
ＳＦＣ０  データ転送制御線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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