(57)【特許請求の範囲】
【請求項１】
複数の両面実装回路基板ユニットが搭載された電子装置であって、
前記両面実装回路基板ユニットは、
半導体素子を実装する一方の面と、グランド層が露出した他方の面とを有する２つの回路基板と、
前記２つの回路基板の間に配置され、中心の電源層を挟んで２つの誘電体層が形成されると共に、前記誘電体層の外側に前記電源層から電気的に絶縁されたグランド層を更に有する板状キャパシタと
を備え、前記２つの回路基板と前記板状キャパシタとが、それぞれのグランド層を対向するように配置され、グランド層同士が電気的に接続されることを特徴とする電子装置。
【請求項２】
前記板状キャパシタは少なくともその一辺に、電源端子およびグランド端子を有することを特徴とする請求項１記載の電子装置。
【請求項３】
各回路基板のグランド層の接続端子部が、半導体素子を実装する面の反対側の面に露出させたグランド層のみであり、配線および電源の接続端子部が設けられた回路基板の端部には存在しないことを特徴とする請求項２記載の電子装置。
【請求項４】
前記板状キャパシタとして、電源層の両面に３層以上の誘電体層を有する積層型キャパシタを用いることを特徴とする請求項１乃至３のいずれか一項に記載の電子装置。
【請求項５】
前記２つの回路基板と前記板状キャパシタとの電気的接続に導電性ペーストを用いることを特徴とする請求項１乃至４のいずれか一項に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板を用いて半導体素子を高密度に電気接続したキャパシタ内蔵両面実装回路基板を有する電子装置に関する。
【背景技術】
【０００２】
従来、電子機器に半導体素子を高密度に実装する形態としては、パッケージ基板と呼ばれる小型の回路基板に半導体素子を実装し、その半導体素子を実装したパッケージ基板を、マザーボードと呼ばれる、より大きな回路基板にさらに実装するという、２段階の実装構造が用いられている。マザーボードには電子機器全体の回路が形成される。
【０００３】
これは、半導体素子とマザーボードの配線ルールが、形状、製造方法、要求特性の点で大きく異なるためである。半導体素子表面に形成される入出力用接続端子は、マザーボード表面に形成される入出力用接続端子より微細であるため、両者のインターフェースとして、半導体素子表面に形成された入出力用接続端子と、マザーボード表面に形成された入出力用接続端子の両方を有するパッケージ基板を用いている。
【０００４】
したがって、マザーボードにおける半導体素子の実装密度を上げる手段として様々な考案がなされている。例えば、特許文献１には、マザーボードにおける半導体素子の実装密度を上げる手段として、半導体素子を実装したフレキシブルプリント配線板を折りたたむことで、半導体素子を積み重ねる構造が提案されている。
【０００５】
一方、特許文献２には、実装面積の増加を少なくしながら、半導体素子近傍にキャパシタを配置するための電子部品の実装構造が提案されている。この構造においては、キャパシタを構成するように、誘電体層の両面に電極層を対向配置し、配線基板上に電子部品を実装し、その上に半導体素子を実装する。半導体素子と配線基板を貫通電極を介して接続するとともに、半導体素子又は配線基板を取り出し電極に接続する。
【特許文献１】特開２０００−３０７０５５号公報
【特許文献２】特開２０００−３０６７７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ネットワーク機器の高速化，大容量化にともない、半導体素子間の配線距離を短縮し，実装密度を上げることが要求されている。一方、電源スイッチング等による高周波ノイズを除去するには，半導体素子近傍にキャパシタを配設する必要がある。しかし、キャパシタの配設面積は半導体素子の高密度実装の障害となるため、キャパシタの近接配置と半導体素子の高密度実装を両立することが困難であった。
【０００７】
本発明は、上記の点に鑑みてなされたものであり、両面実装回路基板ユニットにおいて、半導体素子の実装密度を上げると共に、半導体素子近傍にキャパシタを配設することを可能とする実装構造を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明の両面実装回路基板ユニットを有する電子装置は、複数の両面実装回路基板ユニットが搭載された電子装置であって、前記両面実装回路基板ユニットが、半導体素子を実装する一方の面と、グランド層が露出した他方の面とを有する２つの回路基板と、前記２つの回路基板の間に配置され、中心の電源層を挟んで２つの誘電体層が形成されると共に、前記誘電体層の外側に前記電源層から電気的に絶縁されたグランド層を更に有する板状キャパシタとを備え、前記２つの回路基板と前記板状キャパシタとが、それぞれのグランド層を対向するように配置され、グランド層同士が電気的に接続されることを特徴とする。
【０００９】
上記の両面実装回路基板ユニットを有する電子装置は、前記板状キャパシタが少なくともその一辺に、電源端子およびグランド端子を有する構成としてもよい。
【００１０】
上記の両面実装回路基板ユニットを有する電子装置は、各回路基板のグランド層の接続端子部が半導体素子を実装する面の反対側の面に露出させたグランド層のみであり、配線および電源の接続端子部が設けられた回路基板の端部には存在しない構成としてもよい。
【００１１】
上記の両面実装回路基板ユニットを有する電子装置は、前記板状キャパシタとして、電源層の両面に３層以上の誘電体層を有する積層型キャパシタを用いる構成としてもよい。
【００１２】
上記の両面実装回路基板ユニットを有する電子装置は、前記２つの回路基板と前記板状キャパシタとの電気的接続に導電性ペーストを用いる構成としてもよい。
【００１３】
本発明の両面実装回路基板を有する電子装置においては、半導体素子を実装する面と、グランド層あるいは電源層が露出した面を有する回路基板２枚を、グランド層が露出した面を向かい合わせて配置し、２つの回路基板の間に、グランド層が露出したキャパシタフィルムを挿入して、２つの回路基板とその間に挿入されたキャパシタフィルムを電気的に接続するとともに、２つの回路基板とその間に挿入されたキャパシタフィルムを接着することにより、半導体素子が両面に実装された両面実装回路基板ユニットとすると共に、２つの回路基板の内部にキャパシタ層を内蔵することが可能となる。
【発明の効果】
【００１４】
本発明の両面実装回路基板ユニットは、片面実装回路基板を製造後、回路基板の一面に露出させた電源層あるいはグランド層２つでキャパシタフィルムを挟み込み、電気的に接続する構成を有する。このため、容易かつ低コストにキャパシタを２つの回路基板間に内蔵し、かつ、高密度実装に有効な両面実装回路基板ユニットを提供することが可能となる。
【００１５】
さらに、電源層とグランド層を有するキャパシタフィルムのグランド電極を各回路基板の半導体素子を実装していない面に設けたグランド電極と電気的に接続して、マザーボードのグランド電極と電気的に接続されたキャパシタフィルムのグランド電極をマザーボードにおけるグランド電極の延長とする構成を有する。このため、従来、半導体素子を実装した回路基板の入出力端子において、並列接続によるインダクタンス低減を目的に半数以上を占めていたグランド電極数を、キャパシタフィルムのグランド電極と電気的に接続するための１つにすることで、各回路基板の入出力端子数を半数以下に低減することができる。
【発明を実施するための最良の形態】
【００１６】
本発明を実施するための形態について図面と共に説明する。
【００１７】
まず、本発明者が特願２００５−０１２９３７号において提案した、両面実装回路基板ユニットの実装構造について、図１を用いて説明する。
【００１８】
図１の両面実装回路基板ユニット２０において、ＬＳＩ等の半導体素子２１が、回路基板２２の表面及び裏面にそれぞれ実装されている。図１の例では、２つの半導体素子２１が上下対称の位置に実装されている。しかし、必ずしも対称の位置に２つの半導体素子２１を配設する必要はない。また、各半導体素子２１の内部配線構造も、必ずしも対称である必要はない。
【００１９】
図２は、マザーボードに図１の両面実装回路基板ユニットを複数段スタックして積み重ねて構成した電子装置を示す。
【００２０】
図２に示すように、各両面実装回路基板ユニット２０の両端には、電気的接続用の端子（図示なし）が設けられており、コネクタ４と接続することにより、複数の両面実装回路基板ユニット２０間の電気的接続がなされる。
【００２１】
コネクタ４はマザーボード６と電気的に接続されており、半導体素子２１とマザーボード６上に実装される他の電子部品（図示なし）との間の電気的接続がなされる。
【００２２】
図２の電子装置１のスタック構造において、回路基板２２の両面に実装された半導体素子２１は、互いに向かい合う配置となる。この向かい合う半導体素子２１の間に生じる空間には、放熱板５が挿入されている。図２の例では、複数の放熱板５の各々が、向かい合う半導体素子２１の間に生じる空間に挿入されているが、これら複数の放熱板５は後方において一体化されるように形成され、放熱板アセンブリを構成している。
【００２３】
放熱板５の材質は、熱伝導率が高く、安価で、しかも機械加工が容易な材質であることが望ましい。例えば、放熱板５の材質として、アルミニウム、又はアルミニウム合金を用いるとよい。
【００２４】
電子装置１全体の小型化の観点から、この例における放熱板５の厚さは、１ｍｍ未満に設定されている。放熱板５の表面と半導体素子２１の表面との隙間を埋めるために、放熱用のグリースを予め、半導体素子２１上又は放熱板５の表面に塗布しておいてもよい。
【００２５】
図２の電子装置１は、実装された半導体素子の高さ方向に、両面実装回路基板ユニット２０が複数個、スタックして積み重ねられた実装構造を有するとともに、積み重ねられた複数の両面実装回路基板ユニット２０の少なくとも一辺側が開口するように配置され、かつ、両面実装回路基板ユニット２０の端部で、各両面実装回路基板ユニット２０間の電気的な接続を行なうコネクタ４と、スタック構造で互いに対向する半導体素子２１の間に設けられ、各半導体素子２１にそれぞれ接触する冷却構造（放熱板５）を有している。
【００２６】
図３は、図２の電子装置に用いられるコネクタの接続例を示す概略図である。
【００２７】
図３に示すように、マザーボード６の向かい合う２辺に沿って複数のコネクタピン２４が設けられている。
【００２８】
また、両面実装回路基板ユニット２０の回路基板２２には、その向かい合う２辺に沿って、電気的接続及び位置あわせのための貫通穴２７が形成されている。隣り合う２つの両面実装回路基板ユニット２０の間にそれぞれスペーサ２５が挿入されている。このスペーサ２５にも、回路基板２２の貫通穴２７の位置と対応する位置に、貫通穴２５ｈが形成されている。
【００２９】
スペーサ２５の材質は、例えばゴムなどの絶縁体である。スペーサ２５の厚さを調整することにより、隣り合う２つの両面実装回路基板ユニット２０間の距離を調整することができる。
【００３０】
回路基板２２の貫通穴２７と、スペーサ２５の貫通穴２５ｈとに、マザーボード６の導電性のコネクタピン２４を差し込むことにより、各両面実装回路基板ユニット２０が位置決めされると共に、両面実装回路基板ユニット２０とマザーボード６の間の電気的接続が行われる。
【００３１】
両面実装回路基板ユニット２０の回路基板２２に形成された複数の貫通穴２７は、選択的にその内壁に導電処理がなされている。すなわち、各両面実装回路基板ユニット２０は、その回路基板２２内に形成された配線パターン（図示なし）に応じて、導電処理がなされた貫通穴２７と、導電処理がなされない貫通穴２７とを有する。導電処理がなされた貫通穴２７は、その内壁に、例えばめっき処理等により形成される金属層を有する。回路基板２２の配線パターンとコネクタピン２４とが、導電処理のなされた貫通穴２７を介して導通され、各両面実装回路基板ユニット２０間の電気的な接続がなされている。導電処理がなされない貫通穴２７は、もっぱら位置合わせのために形成されている。
【００３２】
このように、両面実装回路基板ユニット２０の回路基板２２に形成された複数の貫通穴２７を選択的に導電処理することにより、複数の両面実装回路基板ユニット２０をスタックして積み重ねられた実装構造における所望の回路基板間の導通を実現することができる。
【００３３】
図４は、本発明の一実施形態に係るキャパシタ内蔵両面実装回路基板ユニットの構成を示す。図４（ａ）は２つの回路基板とキャパシタフィルムを張り合わせる前の状態を示し、図４（ｂ）は２つの回路基板とキャパシタフィルムを張り合わせてグランド電極間接続が完了した後の状態を示す。
【００３４】
図４（ａ）に示すように、ＬＳＩ等の半導体素子１１は、回路基板１２の片面に実装されている。回路基板１２は、半導体素子１１を実装した面と、半導体素子１１を実装していない反対側の面を有し、この反対側の面にグランド電極１４が露出されている。各々半導体素子１１を実装した２つの回路基板１２を、グランド電極１４が露出した面を向かい合わせて配置する。２つの回路基板１２の間に、グランド電極１４が両面に露出したキャパシタフィルム１３を配置する。
【００３５】
図４（ｂ）に示すように、キャパシタフィルム１３を２つの回路基板１２の間に挿入して、回路基板１２とキャパシタフィルム１３の向かい合うグランド電極１４間の電気的な接続を行なうと共に、２つの回路基板１２とキャパシタフィルム１３を接着することにより、キャパシタ内蔵の両面実装回路基板ユニット１０が作製されている。
【００３６】
前述したように、従来の実装構造は、個々のキャパシタを別々に回路基板内部に配設する構成や、回路基板内部の電源層・グランド層間をキャパシタとして利用する構成を用いている。個々のキャパシタを歩留まり良く回路基板内部に別々に配設することは困難である。また、キャパシタとして使用する材料が回路基板の製造プロセスに適合する必要があり、低コストでキャパシタ内蔵の回路基板を製造することは困難である。
【００３７】
これに対し、本実施形態では、キャパシタ内蔵両面実装回路基板ユニット１０を複数個マザーボード上にスタックして積み重ねる際の実装構造として、図２及び図３の実装構造を採用する。
【００３８】
この場合、図３の構成例と同様に、図４（ｂ）の両面実装回路基板ユニット１０において回路基板１２の両端には、電気的接続用の端子１２ａが設けられている。マザーボード６上に複数の両面実装回路基板ユニット１０をスタックして積み重ねた実装構造とした場合に、マザーボード６のコネクタピン２４と、各両面実装回路基板ユニット１０の電気的接続用の端子１２ａとの電気的接続を容易に行うことができる。
【００３９】
また、図３のコネクタの接続例と同様に、図４（ｂ）の両面実装回路基板ユニット１０において、回路基板１２には、その向かい合う２辺に沿って、電気的接続及び位置あわせのために複数の貫通穴（図示なし）を形成しておくとよい。隣り合う２つの両面実装回路基板ユニット１０の間にそれぞれスペーサ（図示なし）を挿入する。このスペーサにも、回路基板１２の貫通穴の位置と対応する位置に、貫通穴が形成されている。
【００４０】
回路基板１２の貫通穴と、スペーサの貫通穴とに、マザーボード６の導電性のコネクタピン２４を差し込むことにより、各両面実装回路基板ユニット１０が位置決めされると共に、両面実装回路基板ユニット１０とマザーボード６の間の電気的接続が行われる。さらに、図３のコネクタの接続例と同様に、図４（ｂ）の両面実装回路基板ユニット１０の回路基板１２に形成される複数の貫通穴は、選択的にその内壁に導電処理がなされている。
【００４１】
この実装構造を用いることにより、片面実装回路基板を製造後、２つの回路基板１２の一面に露出させた電源層又はグランド層にてキャパシタフィルム１３を挟み込み、電気的に接続する構成を有する。このため、容易かつ低コストに、キャパシタを半導体素子１１近傍の位置で回路基板１２間に内蔵し、かつ、高密度実装に有効な両面実装回路基板ユニットを提供することが可能となる。
【００４２】
図６は、本発明のキャパシタ内蔵両面実装回路基板ユニットに用いられる回路基板の構成例を示す平面図である。
【００４３】
図６に示すように、この回路基板１２において、ＬＳＩ等の半導体素子１１を実装する面の中央部には、複数のＬＳＩ実装用パッド３２が形成されている。回路基板１２のＬＳＩ実装用パッド３２と半導体素子１１との間の電気的な接続はバンプ等を介して行われる。
【００４４】
また、この回路基板１２には、その向かい合う２辺に沿って、上述した複数の貫通穴上に、複数の信号接続用パッド３４が形成されている。各信号接続用パッド３４は、回路基板１２上に形成された配線パターンにより、対応するＬＳＩ実装用パッド３２と接続されている。
【００４５】
図３の構成例と同様に、図６の回路基板１２の上述した複数の貫通穴の位置と対応する位置に、各信号接続用パッド３４を配置することで、回路基板１２とマザーボード６との間の電気的な接続を、コネクタピン２４を介して容易に行うことができる。
【００４６】
図７は、本発明のキャパシタ内蔵両面実装回路基板ユニットに用いられる積層型キャパシタの構成を示す。
【００４７】
図７の積層型キャパシタ１３は、くし形状の電源電極３６とくし形状のグランド電極３８とを互いに向かい合うように配置して、誘電体３７内に埋め込むことにより形成されている。この積層型キャパシタ１３において、片方の面に電源電極３６が露出されており、他方の面にグランド電極３８が露出されている。
【００４８】
上述した図４の実施形態と同様に、図７の積層型キャパシタ１３を２つの回路基板１２の間に挿入して、各回路基板１２と積層型キャパシタ１３の向かい合うグランド電極又は電源電極間の電気的な接続を行うと共に、２つの回路基板１２と積層型キャパシタ１３を接着することで、キャパシタ内蔵の両面実装回路基板ユニット１０を作成することができる。
【００４９】
図７の積層型キャパシタ１３を両面実装回路基板ユニット１０に内蔵することにより、容易かつ低コストに、キャパシタを回路基板に内蔵し、かつ、高密度実装に有効な両面実装回路基板ユニットを提供することが可能となる。
【００５０】
次に、図５は、本発明の他の実施形態に係るキャパシタ内蔵両面実装回路基板ユニットの構成を示す。
【００５１】
図５（ａ）は２つの回路基板とキャパシタフィルムを張り合わせる前の状態を示し、図５（ｂ）は２つの回路基板とキャパシタフィルムを張り合わせてグランド電極間接続が完了した後の状態を示す。
【００５２】
図５（ａ）に示すように、ＬＳＩ等の半導体素子１１が、回路基板１２の片面に実装されている。回路基板１２は、半導体素子１１を実装した面と、半導体素子１１を実装していない反対側の面を有し、この反対側の面にグランド電極１４が露出している。各々半導体素子１１を実装した２つの回路基板１２を、グランド電極１４が露出した面を向かい合わせて配置する。２つの回路基板１２の間に、グランド電極１４が両面に露出したキャパシタフィルム１３ａを配置する。
【００５３】
キャパシタフィルム１３ａは、表面及び裏面に露出させたグランド層１４と、高誘電率を有する樹脂にて形成した２つの樹脂層１５の間に挿入された、導電性金属にて形成した電源層１６とを含む、少なくとも５層の層構造を有している。各樹脂層１５の高誘電率を有する樹脂として、誘電率１０以上の材料（ε＞１０）が望ましい。
【００５４】
図５（ｂ）に示すように、キャパシタフィルム１３ａのグランド電極１４は、各回路基板１２のグランド電極１４と向かい合わせに配置されて、電気的接続が行なわれると共に、導電性接着剤１７によって、各回路基板１２とキャパシタフィルム１３ａとを接着することにより、キャパシタ内蔵の両面実装回路基板ユニット１０Ａが作製されている。
【００５５】
また、このキャパシタフィルム１３ａには、高誘電率を有する樹脂の代わりに、無機絶縁材料を用いても良い。導電性接着剤１７を用いた接着においては、回路基板１２、キャパシタフィルム１３ａともに、基板短部の接続端子部を除き、グランド電極以外の露出面は絶縁体であるため、工業的な製造において導電性接着剤１７を用いて、容易に電気的接続と接着を行なうことができる。
【００５６】
また、図３の構成例と同様に、図５（ｂ）の両面実装回路基板ユニット１０Ａにおいて回路基板１２の両端には、電気的接続用の端子１２ａが設けられている。マザーボード６上に複数の両面実装回路基板ユニット１０をスタックして積み重ねた実装構造とした場合に、マザーボード６のコネクタピン２４と、各両面実装回路基板ユニット１０Ａの電気的接続用の端子１２ａとの電気的接続を容易に行うことができる。
【００５７】
また、図３のコネクタの接続例と同様に、図５（ｂ）の両面実装回路基板ユニット１０Ａにおいて、回路基板１２には、その向かい合う２辺に沿って、電気的接続及び位置あわせのために複数の貫通穴（図示なし）を形成しておくとよい。隣り合う２つの両面実装回路基板ユニット１０Ａの間にそれぞれスペーサ（図示なし）を挿入する。このスペーサにも、回路基板１２の貫通穴の位置と対応する位置に、貫通穴が形成されている。
【００５８】
回路基板１２の貫通穴と、スペーサの貫通穴とに、マザーボード６の導電性のコネクタピン２４を差し込むことにより、各両面実装回路基板ユニット１０Ａが位置決めされると共に、両面実装回路基板ユニット１０Ａとマザーボード６の間の電気的接続が行われる。さらに、図３のコネクタの接続例と同様に、図５（ｂ）の両面実装回路基板ユニット１０Ａの回路基板１２に形成される複数の貫通穴は、選択的にその内壁に導電処理がなされている。
【００５９】
従って、図５の実施形態の両面実装回路基板ユニット１０Ａによれば、上述の図４の実施形態と同様の効果を得ることができる。
【００６０】
また、本実施形態の両面実装回路基板においては、電源層とグランド層を有するキャパシタフィルムのグランド電極を回路基板の半導体を実装していない面に設けたグランド電極と電気的に接続して、マザーボードのグランド電極と電気的に接続されたキャパシタフィルムのグランド電極をマザーボードにおけるグランド電極の延長とする構成を有する。このため、従来、半導体素子を実装した回路基板の入出力端子において、並列接続によるインダクタンス低減を目的に半数以上を占めていたグランド電極数を、キャパシタフィルムのグランド電極と電気的に接続するための一つにすることで、回路基板の入出力端子数を半数以下に低減することができる。
【００６１】
以上の如く、本明細書は以下の発明を開示する。
（付記１）
複数の両面実装回路基板ユニットが搭載された電子装置であって、
前記両面実装回路基板ユニットは、
半導体素子を実装する一方の面と、グランド層が露出した他方の面とを有する２つの回路基板と、
前記２つの回路基板の間に配置され、中心の電源層を挟んで２つの誘電体層が形成されると共に、前記誘電体層の外側に前記電源層から電気的に絶縁されたグランド層を更に有する板状キャパシタと
を備え、前記２つの回路基板と前記板状キャパシタとが、それぞれのグランド層を対向するように配置され、グランド層同士が電気的に接続されることを特徴とする電子装置。
（付記２）
前記板状キャパシタが少なくともその一辺に、電源端子およびグランド端子を有することを特徴とする付記１記載の電子装置。
（付記３）
各回路基板のグランド層の接続端子部が、半導体素子を実装する面の反対側の面に露出させたグランド層のみであり、配線および電源の接続端子部が設けられた回路基板の端部には存在しないことを特徴とする付記２記載の電子装置。
（付記４）
前記板状キャパシタとして、電源層の両面に３層以上の誘電体層を有する積層型キャパシタを用いることを特徴とする付記１記載の電子装置。
（付記５）
前記２つの回路基板と前記板状キャパシタとの電気的接続に導電性ペーストを用いることを特徴とする付記１記載の電子装置。
（付記６）
半導体素子を実装する一方の面と、グランド層が露出した他方の面とを有する２つの回路基板と、
前記２つの回路基板の間に配置され、中心の電源層を挟んで２つの誘電体層が形成されると共に、前記誘電体層の外側に前記電源層から電気的に絶縁されたグランド層を更に有する板状キャパシタと
を備え、前記２つの回路基板と前記板状キャパシタとが、それぞれのグランド層を対向するように配置され、グランド層同士が電気的に接続されることを特徴とする両面実装回路基板ユニット。
（付記７）
前記板状キャパシタが少なくともその一辺に、電源端子およびグランド端子を有することを特徴とする付記６記載の両面実装回路基板ユニット。
（付記８）
各回路基板のグランド層の接続端子部が、半導体素子を実装する面の反対側の面に露出させたグランド層のみであり、配線および電源の接続端子部が設けられた回路基板の端部には存在しないことを特徴とする付記７記載の両面実装回路基板ユニット。
（付記９）
前記板状キャパシタとして、電源層の両面に３層以上の誘電体層を有する積層型キャパシタを用いることを特徴とする付記６乃至８のいずれか一項に記載の両面実装回路基板ユニット。
（付記１０）
前記２つの回路基板と前記板状キャパシタとの電気的接続に導電性ペーストを用いることを特徴とする付記６乃至９のいずれか一項に記載の両面実装回路基板ユニット。
【図面の簡単な説明】
【００６２】
【図１】従来の両面実装回路基板の構成を示す側面図である。
【図２】マザーボードに図１の両面実装回路基板を複数段スタックして構成した電子装置の側面図である。
【図３】図２の電子装置に用いられるコネクタの接続例を示す概略図である。
【図４】本発明の一実施形態に係るキャパシタ内蔵両面実装回路基板ユニットの構成を示す図である。
【図５】本発明の他の実施形態に係るキャパシタ内蔵両面実装回路基板ユニットの構成を示す図である。
【図６】本発明のキャパシタ内蔵両面実装回路基板ユニットに用いられる回路基板の構成を示す平面図である。
【図７】本発明のキャパシタ内蔵両面実装回路基板ユニットに用いられる積層型キャパシタの構成を示す側面図である。
【符号の説明】
【００６３】
１  電子装置
４  コネクタ
５  放熱板
６  マザーボード
１０、１０Ａ  両面実装回路基板ユニット
１１  半導体素子
１２  回路基板
１２ａ  端子接続部
１３、１３ａ  キャパシタフィルム
１４  グランド電極
１５  樹脂層
１６  電源層
１７  導電性接着剤
２０  両面実装回路基板ユニット
２１  半導体素子
２２  回路基板
２４  コネクタピン
２５  スペーサ
２５ｈ  貫通穴
２７  貫通穴
【図１】
0004486553.tif 000002
【図２】
0004486553.tif 000003
【図３】
0004486553.tif 000004
【図４】
0004486553.tif 000005
【図５】
0004486553.tif 000006
【図６】
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【図７】
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