(57)【特許請求の範囲】
【請求項１】
複数の受信側半導体装置と、
該複数の受信側半導体装置の制御に関係する信号を出力する駆動側半導体装置とを備え、前記複数の受信側半導体装置と前記駆動側半導体装置は、クロックに同期して動作する半導体装置システムであって、
各受信側半導体装置は、前記駆動側半導体装置からの信号を取り込む入力回路と、該入力回路の取込みタイミングを調整する入力タイミング調整回路とを備える半導体装置システムにおいて、
前記受信側半導体装置は、前記複数の受信側半導体装置のうち、当該半導体装置がアクセス対象として選択されたことを示す選択信号が入力される端子を有し、
前記選択信号が入力された時には、当該半導体装置に入力される信号を取込んで内部回路で処理し、必要に応じて出力信号を出力し、
前記選択信号が入力されない時には、前記入力タイミング調整回路と該入力タイミング調整回路での処理を行うのに必要な回路は動作させるが、入力された信号は前記内部回路へ伝達しない半導体装置システム。
【請求項２】
クロックを受信するクロック入力回路と、
出力信号を前記クロックに同期して出力する出力回路と、
入力信号を取り込む入力回路と、
該入力回路の取込みタイミングを調整する入力タイミング調整回路と、
当該半導体装置がアクセス対象として選択されたことを示す選択信号が入力される端子と、を備え
前記選択信号が入力された時には、当該半導体装置に入力される信号を取込んで内部回路で処理し、必要に応じて出力信号を出力し、
前記選択信号が入力されない時には、前記入力タイミング調整回路と該入力タイミング調整回路での処理を行うのに必要な回路は動作させるが、入力された信号は前記内部回路へ伝達しないことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックに同期して動作する半導体装置で構成される半導体装置システム及びそのための半導体装置に関し、特にクロックのタイミングを調整して周囲温度や電源電圧の変動にかかわらず所定のタイミングで入力信号を取り込むようにした同期型メモリを使用する半導体メモリシステムに関する。
【背景技術】
【０００２】
半導体装置を使用したコンピュータ等の大規模な半導体装置システムでは、システムの各部分がクロックに同期して動作するように構成されており、データ信号やアドレス信号等の信号の入出力はクロック信号に同期して行われる。図１は、このような半導体装置システムの構成例を示す図である。図１に示すシステムは、複数のメモリ１２−Ａ、１２−Ｂ、１２−Ｃへのデータの入出力をコントローラ１１で制御するもので、特にメモリへのデータの書込みのための構成を示している。図１に示すように、コントローラ１１から延びるクロック信号線１３、クロックイネーブル、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥなどの制御信号バス１４、アドレス信号バス１５、及び書込みデータバス１６が並行に配置され、メモリ１２−Ａ、１２−Ｂ、１２−Ｃはこれらの信号線やバスに沿って配置され、メモリ１２−Ａ、１２−Ｂ、１２−Ｃの各端子は対応する配線に接続される。図では信号線やバスの上部にメモリ１２−Ａ、１２−Ｂ、１２−Ｃが配置されるように示してあるが、実際には各配線はメモリ１２−Ａ、１２−Ｂ、１２−Ｃの端子間を通るように設けられている。クロック源１０からはコントローラ１１に常時クロックが供給され、コントローラ１１はクロック信号線１３にクロックを印加する。従って、クロックはコントローラ１１から遠ざかる方向に伝達される。メモリにデータを書き込む時には、コントローラ１１から制御信号バス１４、アドレス信号バス１５、及びデータバス１６にクロックに同期して信号が出力され、各メモリはクロックを取り込んで内部クロックを生成し、／ＣＳ信号で選択されたメモリは生成した内部クロックに基づいて、制御信号バス１４、アドレス信号バス１５、及びデータバス１６の信号を取込み、必要な処理を行ってデータバスに出力された書込みデータを記憶する。また、メモリからデータを読み出す時には、同様にコントローラ１１から制御信号バス１４及びアドレス信号バス１５にクロックに同期して信号が出力され、選択されたメモリは生成した内部クロックに基づいて、制御信号バス１４及びアドレス信号バス１５の信号を取込み、必要な処理を行ってデータバスに読出データを出力する。コントローラ１１は、データバスに出力された読出データを取り込む。図１に示すようなメモリ１２−Ａ、１２−Ｂ、１２−Ｃは、外部から供給されるクロックに従って動作するのでシンクロナス型と呼ばれている。シンクロナス型のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）をＳＤＲＡＭと呼んでおり、本発明は、主として、ＳＤＲＡＭを対象としており、以下の説明ではＳＤＲＡＭを例として説明を行う。しかし、本発明はＳＤＲＡＭに限られるものではない。また、ＳＤＲＡＭの複数個のチップをパッケージに収容して容量の大きな半導体装置として使用できるＤＩＭＭと呼ばれる装置もあり、このような装置にも適用可能である。
【０００３】
近年、コンピュータ・システムにおけるＣＰＵのクロックの高速化、或いは、他の様々な電子回路の処理速度の高速化に伴って、各半導体装置を結ぶインターフェース部分も高速化する必要に迫られている。ＳＤＲＡＭは、このような高速化の要求に答えるための半導体装置であり、連続したアドレスにアクセスする場合には、非常な高速のアクセスが行える。そのため、非常に短い周期で変化するのはデータバスの信号であり、データバスの信号を高速に取り込める必要がある。
【０００４】
図２は、図１のメモリシステムにおける読出と書込動作におけるタイミングを示す図である。コントローラ１１は、クロックＣＬＫの立ち下がりに同期して制御信号バス１４及びアドレス信号バス１５に出力する信号を変化させ、書込データＤＱについては、クロックＣＬＫの立ち上がりと立ち下がりの両方のエッジからそれぞれ１／４周期ずれたタイミングでデータバスに出力する。このようなデータ信号以外の信号はクロックＣＬＫの１周期で変化するが、データ信号はクロックＣＬＫの半周期で変化する方式が、データ転送速度を向上させるために使用されるようになっており、ここでもこの方式を例として説明する。コントローラ１１から出力されるクロックとコマンド、アドレス信号及び書込データは平行に配置された信号線上を伝達するため、コントローラ１１から出力された時の各信号の位相関係は、メモリで受信する時にもそのまま維持されていると考えられる。従って、メモリでは受信したクロックに同期して他の信号を取り込めば正常なタイミングで取込みが行える。具体的には、図２であれば、クロックＣＬＫの立ち上がりと立ち下がりの両方のエッジからそれぞれ１／４周期ずれたタイミングでデータバスの信号を取り込む。
【０００５】
メモリに記憶されたデータを読み出す時には、メモリは上記のようにして取り込んだコマンドとアドレス信号に基づいて内部から読み出したデータを、クロックＣＬＫの立ち上がりと立ち下がりの両方のエッジに同期して出力する。しかし、この読出データとクロックＣＬＫの伝達方向は逆であり、コントローラ１１に到達した読出データとクロックＣＬＫの間にはずれが生じる。しかも、いずれのメモリからの読出データであるかにより、ずれの大きさが異なる。一般的には、メモリとコントローラの間を伝達する時間の２倍のずれが生じる。いずれにしろコントローラ１１は、バス上の読出データをクロックＣＬＫに同期して取り込むが、取込みのタイミングにずれが生じる。
【０００６】
なお、図２では、コントローラ１１は、クロックＣＬＫの立ち上がりと立ち下がりの両方のエッジから１／４周期ずれたタイミングで書込データを変化させるとしたが、他の位相で行うことも可能であり、本発明はこれに限られるものではない。
半導体装置が入力信号を取り込む場合、取り込むタイミングの前後で入力信号が確定している必要のある期間が定められている。取り込むタイミングの前に入力信号が確定している必要のある期間をセットアップ時間と呼び、取り込むタイミングの後で入力信号が確定している必要のある期間をホールド時間と呼んでいる。データの転送速度が遅く、データの変化周期が長い場合には、上記のようなずれがあってもセットアップ時間とホールド時間を十分な長さにできるため、あまり問題にならなかった。例えば、信号が１ｎｓで約３０ｃｍ進むとすると、コントローラとメモリの間の信号線が３０ｃｍの長さであるとすると、約２ｎｓのスキュー（ずれ）を生じる。クロックが５０ＭＨｚで、クロックの１周期でデータが変化したとすると、データの変化周期は２０ｎｓであり、２ｎｓ程度のずれであれば正常に取り込むことができる。しかし、データの変化周期が更に短くなると、このようなずれが無視できなくなる。図２に示すように、コマンド信号やアドレス信号はクロックの周期で変化するが、データはクロックの半周期で変化する場合には、データの変化周期が他の信号の変化周期の半分であり、特に問題になる。
【０００７】
そこで、本出願人は、特願平８−２１３８８２号で、図３に示すような構成の半導体装置システムを開示している。図示のように、このシステムは、クロック源１０をコントローラ１１から遠い側に配置し、クロック信号線１７上のクロックの伝達方向を、読出データのコントローラ１１への伝達方向と同じにするものである。これにより、コントローラ１１で読出データがずれるという問題は解決できる。しかし、図３の構成では、逆にコントローラ１１から出力される書込データが各メモリでクロックＣＬＫとずれるという問題が生じる。そこで、本出願人は、特願平８−２１３８８２号で、更に図４に示すような構成の半導体装置システムを開示している。図４のシステムは、図３と同様に、クロック源１０をコントローラ１１から遠い側に配置し、読出用クロック信号線１７上のクロックの伝達方向を、読出データのコントローラ１１への伝達方向と同じにして読出データのコントローラ１１への到達のずれをなくすと共に、別に書込クロックをコントローラ１１から遠ざかる方向に伝達する書込用クロック信号線１３を設け、コントローラ１１は受信した読出ＣＬＫから書込ＣＬＫを発生させて書込用クロック信号線１３に印加する。これにより、メモリからコントローラ１１に到達する読出データは読出用クロックと同期し、コントローラからメモリに到達する書込データや他の信号は書込用クロックと同期する。従って、コントローラ１１では読出用クロックに同期して読出データを取込み、メモリでは書込用クロックに同期して書込データを取り込めばずれを小さくでき、高速のデータ転送が可能になる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図４のシステムであれば、コントローラ１１における読出データの取込み及びメモリにおける書込データの取込みはそれぞれ良好なタイミングで行えるが、クロック信号線を書込用と読出用の２本設ける必要があり、コントローラを構成するチップセット及びメモリの端子が増加すると共に、配線のスペースが大きくなるという問題がある。
【０００９】
本発明は、このような問題を解決するためのもので、コントローラにおける読出データの取込み及びメモリにおける書込データの取込みはそれぞれ良好なタイミングで行える半導体装置システムを、クロックの種類を増加させることなしに実現することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を実現するため、本発明の半導体装置システムは、クロック源を図３に示したのと同様に、コントローラ（駆動側半導体装置）から遠い側に配置して、メモリ（受信側半導体装置）からの読出データがコントローラに到達した時にスキューが生じないようにして上で、コントローラからの書込データをメモリが取り込むタイミングについては各メモリに入力タイミング調整回路を設けて調整することで、メモリが最適なタイミングで書込データを取り込めるようにする。
【００１１】
すなわち、本発明の半導体装置システムは、クロックに同期して動作する複数の半導体装置で構成され、複数の半導体装置の１つは他の半導体装置（受信側半導体装置）に制御に関係する信号を出力する駆動側半導体装置として動作する半導体装置システムにおいて、クロックを各半導体装置に伝達するクロック信号線は他の信号線と並行に配置され、クロックはクロック信号線上を駆動側半導体装置に向かう方向に伝達され、駆動側半導体装置は、駆動側半導体装置を除く他の半導体装置からの信号をクロックに同期して取り込む入力回路と、出力信号をクロックに同期して出力する出力回路とを備え、駆動側半導体装置を除く他の半導体装置は、出力信号をクロックに同期して出力する出力回路と、駆動側半導体装置からの信号を取り込む入力回路と、入力回路の取込みタイミングを調整する入力タイミング調整回路とを備えることを特徴とする。
【００１２】
本出願人は、特願平８−２７００９０号で、クロックと入力信号の間にスキューがある場合にも、最適なタイミングで入力信号が取り込めるようにするために、入力回路の取込みタイミングを調整する入力タイミング調整回路を設ける構成を開示している。本発明では、この入力タイミング調整回路をメモリ（受信側半導体装置）に設け、メモリがコントローラからの書込データを取り込む時のタイミングが最適になるように調整できるようにする。これにより、コントローラにおける読出データの取込みとメモリにおける書込データの取込みの両方が最適なタイミングで行えるようになる。
【００１３】
入力タイミング調整回路は、例えば、特願平８−２７００９０号に開示されているように、受信したクロックに基づいて発生された内部クロックを遅延させて入力タイミングクロックとして出力し、遅延量が選択可能なディレイ回路と、入力タイミングクロックと入力信号の位相を判定する位相比較回路と、位相比較回路の判定結果に基づいて、入力タイミングクロックが入力信号に対して所定の位相になるようにディレイ回路の遅延量を変化させるディレイ制御回路とを備える。
【００１４】
また、入力タイミング調整回路でのタイミング調整が終了するまでは正常な書込データの取込みが行えないため、半導体装置システムの起動後の所定期間を、入力タイミング調整回路を調整するための受信タイミング調整モードとし、それ以後通常動作モードに入るようにすることが必要である。通常動作モードでの動作に伴って最適なタイミングが変化する可能性があるので、通常動作モードに入った後でも、入力タイミング調整回路の調整を行うことが望ましい。
【００１５】
また、入力信号が高速で変化する場合、信号パターンによって変化の様子が異なる。そこで、入力タイミング調整回路での調整は、同じ入力信号のパターンに対して行うことが望ましい。そこで、入力タイミング調整回路は、入力信号が所定のパターンであることを判定するパターン判定回路を備え、入力信号が所定のパターンである時に入力回路の取込みタイミングを調整する。上記のように、受信タイミング調整モードを設ける時には、調整が短時間に終了するように、コントローラ（駆動側半導体装置）は、受信タイミング調整モード時には、この所定のパターン信号を連続して出力する。
【００１６】
図１などに示したように、半導体装置システムでは、多数のメモリを１つのコントローラに接続して使用する。多数のメモリのうちのいずれのメモリがアクセスされるのかを指示するため、アドレス信号をデコードしてチップ選択信号を発生させ、それをアクセスするメモリのチップ選択（／ＣＳ）端子に印加している。チップ選択信号が入力されたメモリは、印加された制御信号やアドレス信号を取込み、書き込みの場合には更に書込データを取り込んで書き込み処理を行い、読み出しの場合にはそれに応じた処理を行って読出データを出力するが、チップ選択信号が入力されないメモリは何の処理も行わない。メモリに上記のような入力タイミング調整回路を設ける場合、従来はチップ選択信号が入力されない時には、入力タイミング調整回路における調整を行っていなかった。そのため、受信タイミング調整モード時には、各メモリを順に選択してそれぞれの入力タイミングを順に調整していたが、これでは調整に要する時間が長くなるという問題が生じる。また、通常動作モード時に、そのメモリが長時間アクセスされない時には、入力タイミングがずれる恐れがある。そこで、本発明では、選択信号が入力されない時も、入力タイミング調整回路と入力タイミング調整回路での処理を行うのに必要な回路は動作させる。しかし、入力された信号は前記内部回路へ伝達しないようにする。
【００１７】
上記の半導体システムを構成するメモリ（受信側半導体装置）は、クロックを受信するクロック入力回路と、出力信号をクロックに同期して出力する出力回路と、入力信号を取り込む入力回路と、入力回路の取込みタイミングを調整する入力タイミング調整回路とを備える必要がある。本出願人は、前述の特願平８−２７００９０号で、各入力信号毎に入力タイミング調整回路を設け、入力信号間にスキューがある場合もそれぞれ最適なタイミングで入力信号が取り込める構成を開示している。本発明でも、各入力信号毎に入力タイミング調整回路を設ける構成が適用可能である。ここで、受信タイミング調整モードを設け、調整終了後通常動作モードに入る構成の場合、受信タイミング調整モードではすべての入力タイミング調整回路を調整する必要があるが、調整終了後もそのまま入力タイミング調整回路を動作させると、消費電力が大きくなるという問題がある。入力信号間にスキューがある場合も、受信タイミング調整モードで一旦入力タイミングが調整された後の変化は、同じように変化すると考えられる。そこで、入力信号毎に入力タイミング調整回路を設ける場合、そのうちの一部には、ディレイ制御回路に供給する判定結果を、同じ入力タイミング調整回路の位相比較回路の出力する判定結果と、他の入力タイミング調整回路の位相比較回路の出力する判定結果との間で選択するスイッチを設け、受信タイミング調整モード時には、同じ入力タイミング調整回路の位相比較回路の出力する判定結果が、受信タイミング調整モード時以外の時には、他の入力タイミング調整回路の位相比較回路の出力する判定結果がディレイ制御回路に供給されるようにスイッチを切り換えるようにする。これにより、通常動作モード時には一部の位相比較回路は停止させることができ、消費電力を低減できる。
【発明を実施するための最良の形態】
【００１８】
図５は、本発明の実施例の半導体装置システムの全体構成を示す図である。図３と同様に、クロック源１０をコントローラ１１から遠い側に配置し、クロック信号線１７上のクロックの伝達方向を、メモリ１２−Ａ、１２−Ｂ、１２−Ｃからの読出データのコントローラ１１への伝達方向と同じにするものである。従って、各メモリがクロックＣＬＫに同期して読出データを出力すれば、コントローラ１１で読出データがずれるという問題は解決できる。本実施例では、更に、各メモリ１２−Ａ、１２−Ｂ、１２−Ｃが、入力タイミング調整回路を有する点が、図３の構成とは異なる。
【００１９】
まず、コントローラ１１の構成を説明する。図６は、本実施例のコントローラ１１の構成を示す図であり、通常はメモリシステム構築用のチップセットで実現される。図６に示すように、コントローラ１１は、内部回路２１と、クロック信号線１３から入力されるクロックＣＬＫを受信し、コントローラ内部で使用する内部クロックを発生させるクロック入力／内部クロック発生回路２２と、各メモリに書き込む書込データをデータ信号線１６に出力するデータ出力回路２３と、各メモリからデータ信号線１６に出力された読出データを取り込むデータ入力回路２４と、入力タイミング調整モード時に所定のダミーデータパターンを発生するダミーパターン発生回路２５と、調整モード時にはダミーパターン発生回路２５の出力する所定のダミーデータパターンがデータ出力回路２３から出力され、通常動作モード時には内部回路２１が出力する書込データがデータ出力回路２３から出力されるように切り換える出力切換回路２６とを有する。他に、コマンド信号やアドレス信号を出力する出力回路も設けられているが、データ信号を除く他の信号については入力タイミング調整を行わないため、ここでは省略してある。なお、データ出力回路２３とデータ入力回路２４の回路自体は、従来と同様のものが使用される。
【００２０】
図７はクロック入力／内部クロック発生回路２２の構成を示す図である。クロック入力／内部クロック発生回路２２は、入力されるクロックＣＬＫから正確に１／４周期ずつずれたクロックφ／４、φ／２、３φ／４、及びφを発生させる回路である。入力されるクロックＣＬＫと発生されるクロックφは同じ位相の信号である。クロック入力／内部クロック発生回路２２は、カレントミラー回路３１と、バッファ３２と、ディレイ回路−Ａ３３と、バッファ３４の組が、前段の出力が後段の入力になるようにして４段直列に接続されており（各段に順にＡ、Ｂ、Ｃ、Ｄを付して表している。）、各段の構成要素はすべて同一の構成を有する。各ディレイ回路は、ディレイ制御回路３８により同じ制御値が印加されるので、遅延量は同時に変化され、各ディレイ回路の遅延量は同一である。また、最終段のバッファ３４Ｄの出力は、カレントミラー回路３５とバッファ３６を介して位相比較回路３７に入力されるが、このカレントミラー回路３５とバッファ３６も、各段のカレントミラー回路３１とバッファ３２と同一の構成である。位相比較回路３７は、最初の段のバッファ３２Ａの出力とバッファ３６の出力の位相を比較する。ディレイ制御回路１０８はその比較結果に基づいて、これらの位相が一致するように、ディレイ回路の遅延量を変化させる。従って、これらの位相が一致した時には、各段の出力は１サイクルを正確に１／４ずつシフトした信号であり、正確に１／４周期ずつずれたクロックφ／４、φ／２、３φ／４、及びφが得られる。本実施例では、データ信号の変化周期はクロックの半周期であり、データ入力回路２４とデータ出力回路２３ではデータ信号をクロックの立ち上がり及び立ち下がりエッジの１／４周期ずらしたタイミングで取り込み及び変化させるため、１／４周期ずれた信号を発生させるが、他のタイミングの場合には、それに応じてクロック入力／内部クロック発生回路２２の段数を設定する必要がある。
【００２１】
次に各メモリの構成について説明する。
図８は、実施例におけるメモリの信号入出力部分の構成を示す図である。図示のように、受信したクロックＣＬＫから正確に１／４周期ずつずれたクロックφ／４、φ／２、３φ／４、及びφを発生させるクロック入力／内部クロック発生回路４１と、データ入力回路４２−０から４２−ｎと、入力タイミング調整回路４３−０から４３−ｎと、データ出力回路４４−０から４４−ｎと、内部回路４６と、／ＣＳ入力回路４７とが設けられている。実際には、他のコマンド信号やアドレス信号の入力回路が設けられているが、ここでは省略してある。クロック入力／内部クロック発生回路４１は、図７に示したのと同じ回路が使用できる。データ入力回路４２−０から４２−ｎと、入力タイミング調整回路４３−０から４３−ｎは対をなし、各入力タイミング調整回路により対応するデータ入力回路のデータ信号の入力タイミングが独立に調整されるようになっている。各データ出力回路４４−０から４４−ｎは、クロック入力／内部クロック発生回路４１から供給される正確に１／４周期ずつずれたクロックφ／２とφに同期してデータ信号を出力する。従って、各データ出力回路４４−０から４４−ｎの出力タイミングは同一である。
【００２２】
／ＣＳ入力回路４７は、チップ選択信号／ＣＳを取込む。チップ選択信号／ＣＳにより選択された場合には、コマンド信号やアドレス信号の入力回路がこれらの信号を取り込んで内部回路を動作させると共に、書込時にはデータ入力回路４２−０から４２−ｎで取り込んだ書込データを内部回路４６に入力させ、読出時には内部回路４６で生成した読出データをデータ出力回路４４−０から４４−ｎを介して出力する。チップ選択信号／ＣＳが非選択の場合には、コマンド信号やアドレス信号の入力回路がこれらの信号を取り込まないようにするか、取り込んでも内部回路に出力しないようにする。これにより内部回路は変化しない。また、データ出力回路４４−０から４４−ｎの出力をハイ・インピーダンス状態にする。以上は従来と同様である。しかし、クロック入力／内部クロック発生回路４１と、データ入力回路４２−０から４２−ｎと、入力タイミング調整回路４３−０から４３−ｎは、たとえチップ選択信号／ＣＳが非選択であってもそれらの信号端子にはコントローラ１１から信号が印加させているので、それらの信号に基づいて通常の動作を行う点が従来とは異なる。
【００２３】
図９は、データ入力回路と入力タイミング調整回路の組の構成を示す図である。図９において、カレントミラー回路５６と、バッファ５７と、「Ｈ」ラッチ５８と、「Ｌ」ラッチ５９がデータ入力回路に相当し、残りの部分が入力タイミング調整回路に相当する。これらの回路については従来と同様の構成を有するので、ここでは説明を省略する。なお、「Ｈ」ラッチ５８と「Ｌ」ラッチ５９は、ディレイ回路−Ｐ５１とディレイ回路−Ｑ５２の出力する遅延されたクロックＤφ／４とＤ３φ／４に同期して入力データを取り込む。
【００２４】
まず、入力タイミング調整回路での処理内容を説明する。入力タイミング調整回路は、クロック入力／内部クロック発生回路４１から供給されるクロックφとデータ信号の立ち上がりエッジの位相を比較し、その比較結果に基づいて、クロックφとデータ信号の立ち上がりエッジが一致するようにクロックφを遅延させる。この時、クロックφ／４及び３φ／４も同一の遅延量遅延させる。従って、クロックＤφとデータ信号の立ち上がりエッジが一致した状態では、遅延されたクロックＤφ／４及びＤ３φ／４の立ち上がりエッジはデータ信号が安定した状態の中間に位置することになり、信号の取込みには最適なタイミングといえる。クロックφの立ち上がりエッジがデータ信号の立ち上がりエッジに対して進んでいるか遅れているかの判定は、データ信号が所定のパターンで変化していることを検出した時に、実際にクロックＤφでデータ信号を取り込んでその値を判定することにより行う。
【００２５】
上記のような動作を行うため、入力タイミング調整回路は、クロックφ／４を遅延させるディレイ回路−Ｐ５１と、クロック３φ／４を遅延させるディレイ回路−Ｑ５２と、クロックφを遅延させるディレイ回路−Ｒ５３と、ディレイ制御回路５４と、パターン判定回路５５と、ダミーラッチ６０と、ラッチ６１とを有する。
図１０は、ディレイ回路−Ｐ５１、ディレイ回路−Ｑ５２、ディレイ回路−Ｒ５３及びディレイ制御回路５４の構成を示す図である。ディレイ回路−Ｐ５１、ディレイ回路−Ｑ５２及びディレイ回路−Ｒ５３は同一の構成を有し、ディレイ制御回路５４により同じ遅延量になるように制御される。図示のように、ディレイ回路は、複数のインバータを直列に接続したインバータ列６２と、入力の一方がインバータ列６２の２段毎の出力を受けるように設けられた複数のＡＮＤゲート６３−１、６３−２、…、６３−ｍで構成されるＡＮＤゲート列と、各ＡＮＤゲートの出力がゲートに印加され、ソースは接地され、ドレインが共通に接続されているＮ−チャンネルトランジスタ６４−１、６４−２、…、６４−ｍで構成されるトランジスタ列と、各Ｎ−チャンネルトランジスタのドレインが共通に接続される信号線と電源の高電位側の間に接続された抵抗６５と、入力がこの信号線に接続され遅延させたクロックを出力するバッファ６６とを備える。ディレイ制御回路５４は、ダミーラッチ６０の出力する判定結果に基づいてカウントアップとカウントダウンを切り換えるアップ・ダウンカウンタ６７と、アップ・ダウンカウンタ６７の出力をデコードするデコーダ６６とを備える。アップ・ダウンカウンタ６７がカウント動作を行うのは、パターン判定回路５５の出力するイネーブル信号が有効な時で、且つクロックφ／２が立ち上がる時であり、その時の比較結果の値に応じてカウントアップとカウントダウンのいずれかを行う。デコーダ６６は、アップ・ダウンカウンタ６７の出力に応じて、いずれか１つの出力を「Ｈ」にし、他の出力を「Ｌ」にする。アップ・ダウンカウンタ６７がカウントアップした場合には「Ｈ」にする出力位置を右にシフトし、カウントダウンする場合には「Ｈ」にする出力位置を左にシフトする。デコーダ６６の出力は、順に各ＡＮＤゲート６３−１、６３−２、…、６３−ｍのもう一方の入力に接続されており、デコーダ６６から「Ｈ」が入力されるＡＮＤゲートだけが活性化される。そして、インバータ列の出力のうち、活性化されたＡＮＤゲートに入力される信号が遅延されたクロックＤφ／４、Ｄ３φ／４、Ｄφとして出力されることになり、どのＡＮＤゲートを活性化するかにより、インバータ列を通過する段数が変化するので、内部クロックの遅延量を選択することができる。従って、遅延量制御の調整単位はインバータ２個分の遅延量である。なお、図７に示したディレイ回路とディレイ制御回路として図１０に示した構成のものが使用可能である。
【００２６】
ディレイ回路−Ｐ５１とディレイ回路−Ｑ５２に入力するクロックφ／４と３φ／４は、ディレイ回路−Ｒ５３に入力するクロックφに対して正確に１／４周期と３／４周期ずれた信号であり、ディレイ回路−Ｐ５１とディレイ回路−Ｑ５２とディレイ回路−Ｒ５３は同一の構成を有し、ディレイ制御回路５４により同一の遅延量になるように制御されるので、ディレイ回路−Ｐ５１とディレイ回路−Ｑ５２から出力されるクロックは、ディレイ回路−Ｒ５３から出力されるクロックに対して、それぞれ正確にφ／４と３φ／４位相がずれた信号である。
【００２７】
図１１は、パターン判定回路５５の構成を示す図である。前述のように、本実施例では、入力信号が所定のパターン、具体的には入力信号が「Ｌ」、「Ｌ」、「Ｈ」の順に変化し、しかも「Ｌ」から「Ｈ」への変化がクロックφの立ち上がりエッジに一致する時に位相の判定を行う。そのため、入力信号がこのパターンであるかを判定することが必要である。この判定には、データ入力回路の「Ｈ」ラッチ５８の出力Ｒ２と、「Ｌ」ラッチ５９の出力Ｒ１と、「Ｈ」ラッチ５８の出力を次のクロックサイクルの間保持するラッチ６１の出力Ｒ０を利用して行う。Ｒ０、Ｒ１及びＲ２が、「Ｌ」、「Ｌ」及び「Ｈ」であればこのようなパターンであると判定できる。従って、図１１に示すように、ＥＸＯＲ回路を使用して、Ｒ０、Ｒ１及びＲ２が、「Ｌ」、「Ｌ」及び「Ｈ」であるかを判定し、それらがすべて条件を満たす時にイネーブル信号を発生する。このように所定のパターンの時にのみ位相の比較と遅延量の調整を行うのは、次の理由による。データ信号は変化周期毎に変化する場合も、数変化周期の間同じ状態を維持する場合もある。クロックの周波数は非常に高い高速のシステムでは、入力データが変化周期毎に変化した場合と、同じ値が連続した後変化した場合とで、最適な取込みタイミングに差が生じ、いずれの場合に合わせるかで調整値に差が生じることになる。これでは調整値が変動するので好ましくないので、ここでは上記のように所定のパターンの時にのみ、位相の判定とディレイ回路の調整を行うようにしている。
【００２８】
図９に戻って、上記のイネーブル信号が発生された時には、クロックφの直前の立ち上がりエッジの前後で入力データが「Ｌ」から「Ｈ」に変化している。従って、ダミーラッチ６０でクロックφに同期して入力データを取り込んだ時、その値が「Ｌ」であればクロックφは入力データに対して遅れており、「Ｈ」であればクロックφは入力データに対して進んでいることになるので、ダミーラッチ６０の値が位相の比較結果となる。
【００２９】
図１２は、実施例におけるパターン判定と位相比較結果、及びそれに伴う調整動作を示すタイムチャートである。受信タイミング調整モードにおいては、コントローラ１１はダミーデータ発生回路２５で発生された、図示のような「Ｌ」、「Ｌ」、「Ｌ」、「Ｈ」のパターンで変化するデータを出力し、メモリはこのようなデータで入力タイミングを調整する。メモリにおいては、データ入力回路は、クロックφ／４と３φ／４の立ち上がりエッジで入力信号を取り込むので、入力データがφ又はφ／２の立ち上がりエッジで変化するように調整することが必要である。ここでは上記のパターンのデータの「Ｌ」から「Ｈ」への変化エッジが、φの立ち上がりエッジに一致するように調整する。図では入力データＤＱがφより若干進んでいるように示してある。Ｒ０、Ｒ１、Ｒ２は図示のように変化し、イネーブル信号が図示のように変化する。また、ダミーラッチの値である比較結果は図示のように変化する。ディレイ制御回路５４のアップ・ダウンカウンタ６７は、イネーブル信号が有効でクロックφ／２が立ち上がるエッジで、比較結果に応じて変化するので、図の矢印の位置で変化する。
【００３０】
受信タイミング調整モードが終了した後の通常動作モードにおいては、コントローラ１１はメモリに書き込むデータを出力するが、その書込データが上記のようなパターンになるとは限らない。しかし、多数のデータパターンを出力する間には、「Ｌ」、「Ｌ」、「Ｈ」の順で変化し、「Ｌ」から「Ｈ」への変化エッジがφの立ち上がりエッジ付近である場合も起こりえる。このような場合には、パターン判定回路５５から出力されるイネーブル信号が有効になり、ディレイ制御回路５４のアップ・ダウンカウンタ６７がダミーラッチ６０の比較結果に応じて変化される。
【００３１】
図１３は、入力タイミング調整回路４３−０から４３−ｎの全体構成を示す図である。各入力タイミング調整回路は、ほぼ同様の構成を有するが、最初の入力タイミング調整回路４３−０を除く入力タイミング調整回路４３−１から４３−ｎは、ディレイ制御回路５４−１に、それぞれの内部で発生させたイネーブル信号と比較結果を供給するか、入力タイミング調整回路４３−０で発生されたイネーブル信号と比較結果を供給するかを切り換えるスイッチ７０を備える。スイッチ７０は、受信タイミング調整モード時には内部で発生させたイネーブル信号と比較結果が、通常動作モード時には入力タイミング調整回路４３−０で発生されたイネーブル信号と比較結果が供給されるように切り換える。各データ信号線は完全に同じ配線長で同じ負荷が接続されるようにすることはできないので、各書込データ間には若干のスキューがある。そこで、調整モード時には、各ディレイ回路はそれぞれの入力データ毎のスキューに応じて最適なタイミングに調整される。通常動作モードにおいても入力タイミングの調整を行うのは、電源電圧や温度等の環境条件により最適な取込みタイミングが変化するためであるが、このような変動は各入力データ回路で同じ傾向であると予測される。そこで、通常動作モードにおいては、代表的な１つの入力データ回路とそれに対応する入力タイミング調整回路で位相判定を行い、他の回路はこの位相判定の結果を利用してディレイ回路の遅延量を調整する。このように構成することで、他の入力タイミング調整回路の位相判定回路を停止させることができるので、消費電力を低減できる。
【００３２】
図１４は、実施例における受信タイミング調整モードと通常動作モードにおける各回路の動作を示すタイムチャートである。専用の信号線と専用の端子を利用するか、又はコマンド信号を組み合わせて受信タイミング調整モードと通常動作モードのいずれかであるかが、コントローラ１１から各メモリに指示される。調整モードにおいては、各メモリには／ＣＳ信号は入力されない。図示のように、調整モードと通常動作モードにかかわらず、クロック入力回路は動作状態にある。データ入力回路−０と入力タイミング調整回路−０の全体も、調整モードと通常動作モードにかかわらず動作状態にあり、常時入力タイミングの調整が行われる。また、入力タイミング調整回路−０以外の入力タイミング調整回路の位相比較・パターン判定回路は、通常動作モードでは停止状態にされ、イネーブル信号や比較結果は出力されない。
【００３３】
調整モードにおいては、コントローラ１１は図１２に示したような所定のパターンを出力するので、各入力タイミング調整回路−０から−ｎは、位相比較とパターン判定を行い、イネーブル信号は１クロックサイクル毎に、有効と非有効の状態になる。従って、調整モードにおいては最小のサイクルで入力タイミングの調整が行われることになり、ランダムなパターンが入力される時に比べて、調整に要する時間を短くできる。調整モードの時間は、初期状態におけるクロックと入力データの位相ずれが最大でも一致するまで調整できるように時間が設定されている。
【００３４】
通常動作モードでは、コントローラ１１がデータバス上に出力する書込データが所定のパターンの時に、入力タイミング調整回路−０がイネーブル信号を発生する。従って、イネーブル信号はランダムに発生される。これは、そのメモリが選択されない時、すなわち、／ＣＳ信号が非選択の時でも行われる。入力タイミング調整回路−０が発生したイネーブル信号と比較結果は、ディレイ制御回路−０と共に、他の入力タイミング調整回路のディレイ制御回路−１から−ｎにも供給され、ディレイ回路の遅延量が調整される。
【００３５】
図１５は、本実施例におけるコントローラ１１とメモリにおける読出／書込動作を示すタイムチャートである。メモリに入力されるクロックＣＬＫは、ａで示すように、コントローラ１１までの伝達に要する時間分遅れてコントローラ１１に到達し取り込まれる。コントローラ１１からメモリへのコマンド信号は、コントローラ１１のクロックＣＬＫの立ち上がりエッジに同期して変化し、ｂで示すようにメモリに伝達される。コマンド信号のメモリに到達した時点における位相は、メモリが受信したクロックとは位相がずれており、しかもメモリの位置によりずれが異なることになる。しかし、図示のように、コマンド信号の変化周期はデータ信号にくらべて長く、このようなずれも問題にならない。メモリから読み出された読出データは、クロックの立ち上がり及び立ち下がりエッジに同期して出力される。読出データは、クロックと同じようにコントローラ１１に伝達されるので、コントローラ１１では読出データとクロックは同期しており、クロックφ／４と３φ／４で取り込めばよい。書込データは、コントローラ１１において、クロックφ／４と３φ／４のエッジで変化する。しかし、書込データの伝達方向はクロックと逆方向であり、メモリに到達した書込データはクロックとまったく同期していない。これをメモリ毎及びメモリ内でデータ信号毎に独立に調整する。従って、書込データを取り込むタイミングは、図示のようにメモリ毎及びメモリ内でもデータ信号毎に異なる。
【００３６】
以上説明したように、本発明によれば、クロックの種類及びそれに伴う配線数を増加させることなしに、読出と書込が良好なタイミングで行える半導体装置システムが実現される。
【図面の簡単な説明】
【００３７】
【図１】半導体装置システムの従来の構成例を示す図である。
【図２】従来例における読出／書込動作のタイミングを示すタイムチャートである。
【図３】半導体装置システムの別の従来例を示す図である。
【図４】半導体装置システムの別の従来例を示す図である。
【図５】実施例の半導体装置システムの全体構成を示す図である。
【図６】実施例のコントローラの構成を示す図である。
【図７】コントローラのクロック入力／内部クロック発生回路の構成を示す図である。
【図８】実施例のメモリの構成を示す図である。
【図９】メモリの入力タイミング調整回路とデータ入力回路の構成を示す図である。
【図１０】入力タイミング調整回路で使用するディレイ回路とディレイ制御回路の構成を示す図である。
【図１１】入力タイミング調整回路で使用するパターン判定回路の構成を示す図である。
【図１２】パターン判定動作と調整動作を示すタイムチャートである。
【図１３】複数の入力タイミング調整回路の関係を示す図である。
【図１４】実施例におけるモード毎の動作を示すタイムチャートである。
【図１５】実施例における読出／書き込む動作を示すタイムチャートである。
【符号の説明】
【００３８】
１０    クロック源
１１    コントローラ
１２    メモリ（ＳＤＲＡＭ）
１３    クロック信号線
１４    コマンド信号線
１５    アドレス信号線
１６    データ信号線
２２、４１    クロック入力／内部クロック発生回路
２３    データ出力回路
２４    データ入力回路
２５    ダミーパターン発生回路
２６    出力切換回路
４２−０〜４２−ｎ    データ入力回路
４３−０〜４３−ｎ    入力タイミング調整回路
４４−０〜４４−ｎ    データ出力回路
【図１】
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【図２】
0004536736.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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