(57)【特許請求の範囲】
【請求項１】
下磁性層、この下磁性層上に形成されたバリア膜、及びこのバリア膜上に複数個形成された上磁性層を具備する磁気トンネル抵抗素子と、
前記磁気トンネル抵抗素子の上面に接続された上部電極と、
前記磁気トンネル抵抗素子の下面に接続された下部電極と、
前記下磁性層と前記下部電極との間に形成されたＣｒ膜又はＦｅＣｏ単膜と、
を有することを特徴とする磁気抵抗ランダムアクセスメモリ。
【請求項２】
前記バリア膜と接する前記下磁性層は、Ｎｉ、Ｃｏ及びＦｅからなる群から選択された１種又は全部を含む組成であることを特徴とする請求項１に記載の磁気抵抗ランダムアクセスメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗ランダムアクセスメモリに関し、特に、磁気トンネル抵抗素子を使用した磁気抵抗ランダムアクセスメモリに関する。
【０００２】
【従来の技術】
磁気抵抗ランダムアクセスメモリ（以下、ＭＲＡＭという。）とは、情報の０又は１を磁性膜のスピンの向きで判断するメモリである。このメモリに使用される材料は、種々のものが提案されているが、中でも磁気トンネル材料は、磁気抵抗変化及び電気抵抗が共に、大きいので磁気トンネル抵抗素子の磁性膜の堆積方向に電流を流すタイプのＭＲＡＭアレイに使用する場合には有利である。
【０００３】
この磁気トンネル抵抗素子は、絶縁膜を２つの磁性膜で挟んだ構造を有している。この２つの磁性膜のスピンのなす角度により、これらの磁性膜の間に流れる磁気トンネル電流の大きさが変化することを利用して、これらの磁気トンネル抵抗素子に作用する磁界の大きさを検出するものである。
【０００４】
この磁気トンネル抵抗素子を使用して情報記録に使用する場合、１つの層は磁気トンネル抵抗素子の動作範囲内（印加磁場範囲内）で、そのスピンの向きが変化しないものである。他方の層は、その磁気スピンの向きが磁気トンネル抵抗素子に印加された磁場の向きに応じて変化できるようにしている。この結果得られる２つの磁性膜の磁気スピンの向きの平行及び反平行に応じた２つの磁性層間の抵抗の大きさを情報の０又は１に対応させるものである。
【０００５】
この磁気トンネル抵抗素子を使用して、高密度メモリを製作する場合、磁気トンネル抵抗素子を１μｍ前後の大きさまで加工することができるが、夫々の磁性層の磁気的な安定性を得るために、磁気トンネル抵抗素子の長辺と短辺との比（以下、アスペクト比という。）を３以上にすることが報告されている。このことは、特に、下磁性層を固定層（磁気スピンの向きが固定されている。）とした場合に、重要である。また、磁気トンネル抵抗素子の構造としては、ＩＢＭが提案しているように、２つの磁性層のうち、いずれかの磁性膜の大きさを変えた構造において、安定した磁気トンネル抵抗特性が得られることが報告されている。
【０００６】
【発明が解決しようとする課題】
しかし、上述の２つの磁性膜のうち、いずれかの磁性膜の大きさを変えた構造とする場合において、アスペクト比を十分にとると、単位面積あたりのビット密度が低下してしまうという問題点がある。
【０００７】
また、磁気トンネル抵抗素子の間隔を空ける必要があるためにアスペクト比を十分にとると、単位面積あたりのビット密度が低下してしまうという問題点もある。
【０００８】
本発明はかかる問題点に鑑みてなされたものであって、下部磁性層を２ビット以上の磁気トンネル抵抗素子に対して共通する構成とすることにより、高密度の磁気抵抗ランダムアクセスメモリを提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る磁気抵抗ランダムアクセスメモリは、
下磁性層、この下磁性層上に形成されたバリア膜、及びこのバリア膜上に複数個形成された上磁性層を具備する磁気トンネル抵抗素子と、
前記磁気トンネル抵抗素子の上面に接続された上部電極と、
前記磁気トンネル抵抗素子の下面に接続された下部電極と、
前記下磁性層と前記下部電極との間に形成されたＣｒ膜又はＦｅＣｏ単膜と、
を有することを特徴とする。
【００１２】
更に、本発明においては、前記バリア膜と接する前記下磁性層は、Ｎｉ、Ｃｏ及びＦｅからなる群から選択された１種又は全部を含む組成であることが好ましい。
【００１３】
本発明においては、複数の上磁性層を１個の下部磁性層に形成する構成にすることにより、磁気抵抗ランダムアクセスメモリのビット密度は上磁性層のパッキング密度だけで決定することができる。このために、従来の構造よりも大幅な密度増加を実現することができる。また、下磁性層は十分なアスペクト比とすることができるために、磁気的な安定性も密度増加と同時に得ることができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施例について添付の図面を参照して説明する。図１（ａ）は、本発明の実施例に係る磁気抵抗ランダムアクセスメモリの模式図である。（ｂ）は、図１（ａ）のＡ−Ａ線による模式的断面図である。図２は、本発明の実施例に係る磁気抵抗ランダムアクセスメモリの等価回路を示す回路図である。図３は、図１（ａ）のＢ−Ｂ線による断面図である。
【００１５】
本実施例のＭＲＡＭ１において、磁気トンネル抵抗素子２は夫々下部電極３の上に形成されている。また、磁気トンネル抵抗素子２には夫々ワードライン１９が設けられている。即ち、図２に示すように、１つの下部電極３に対して直列に接続されたダイオード１２と磁気トンネル抵抗素子２が４つ接続されている。そして、異なる下部電極３上の磁気トンネル抵抗素子２同士を上部電極４で接続する構成になっている。
【００１６】
次に、ＭＲＡＭ１の構成について詳細に説明する。図１（ｂ）及び図３に示すように、基板５の上に、例えば、Ｔｉからなる第１導電膜６と、例えば、Ｃｕからなる第２導電膜７とで構成される下部電極３が形成されている。この下部電極３の上には、例えば、ＲｈＭｎからなる反強磁性膜８が形成されている。この反強磁性膜８の上には、例えば、Ｃｏからなる下磁性層９が形成され、この下磁性層９の上に、例えば、Ａｌ膜を酸化処理することにより形成されたバリア膜１０が設けられている。また、このバリア膜１０の上には、例えば、ＮｉＦｅからなる上磁性層１１が形成されている。これらの反強磁性膜８、下磁性層９、バリア膜１０及び上磁性層１１により磁気トンネル抵抗素子２が形成されている。即ち、同一の下部電極３、下磁性層９及びバリア膜１０の上には、複数個の（図３の図示は２個）の磁気トンネル抵抗素子２が形成されている。
【００１７】
更に、上磁性層１１の上には、例えば、Ｐｔからなるショットキー膜１３が形成されている。このショットキー膜１３の上には、例えば、ＰがドープされたＳｉからなる半導体膜１４が形成されている。そして、この半導体膜１４の上には、例えば、Ｔｉからなるオーミック膜１５が半導体膜１４とオーミック結合するように形成されている。これらショットキー膜１３、半導体膜１４及びオーミック膜１５により、ダイオード１２が形成されている。
【００１８】
また、基板５、下部電極３、バリア膜１０及びダイオード１２を覆うように、例えば、ＳｉＯ2からなる層間絶縁膜１６が形成されている。この層間絶縁膜１６には、磁気トンネル抵抗素子２の上にコンタクトホール１７が開口されている。このコンタクトホール１７を埋設するように、例えば、Ｃｕからなる上部電極４が形成されている。このようにして、ＭＲＡＭ１が形成される。
【００１９】
上述のように、下部電極３、下磁性層９及びバリア膜１０の上に磁気トンネル抵抗素子２を複数個形成する構成とすることにより、即ち、複数個の磁気トンネル抵抗素子２で１つの下部電極３及び下磁性層９を兼用する構成とすることにより、下磁性層９は十分なアスペクト比とすることができる。このため、磁気的な安定性が得られると共に、ＭＲＡＭ１のビット密度は上磁性層１１のパッキング密度だけで決定するために、従来の構造よりも大幅な密度増加を実現することができる。
【００２０】
また、上述のように、反強磁性膜８を形成することにより、上磁性層１１が反転する印加磁場範囲内で下磁性層９が反転しないように、十分な保磁力と交換結合によって反転磁場を高磁場側にずらすことができる。
【００２１】
次に、本実施例のＭＲＡＭ１の製造方法について図３乃至図５に基づいて説明する。図４（ａ）乃至（ｄ）並びに図５（ａ）及び（ｂ）は、本発明の実施例に係る磁気抵抗ランダムアクセスメモリの製造方法を工程順に示す断面図である。
【００２２】
図４（ａ）に示すように、先ず、予め、洗浄した、例えば、シリコン基板からなる基板５をスパッタ装置にセットする。このスパッタ装置のチャンバを１×１０-7Ｔｏｒｒ以下まで排気する。そして、例えば、純度が９９．９９９９％のＡｒガスを圧力が４ｍＴｏｒｒになるまでチャンバ内に導入する。チャンバ内に装備されているスパッタガンに、例えば、２００Ｗの直流電力を印加して、ターゲットサイズの直径が１２６ｍｍのＴｉ及びＣｕのターゲットを使用して、成膜速度が１２ｎｍ／分で第１導電膜６として、膜厚が１５ｎｍのＴｉ膜を基板５の上に成膜する。この第１導電膜６の上に、例えば、成膜速度が２５ｎｍ／分で第２導電膜７として、膜厚が３００ｎｍのＣｕ膜を成膜する。
【００２３】
引き続き、例えば、４ｍＴｏｒｒのＡｒガス雰囲気下において、ターゲットサイズの直径が１２６ｍｍのスパッタガンに１００Ｗの直流電力を印加して、成膜速度が６．５ｎｍ／分で反強磁性膜８として、膜厚が５０ｎｍのＲｈＭｎ膜を成膜する。この反強磁性膜８の上に、例えば、ターゲットサイズの直径が１２６ｍｍのスパッタガンに１００Ｗの直流電力を印加して、成膜速度が６ｎｍ／分で下磁性層９として、膜厚が３０ｎｍのＣｏ膜を成膜する。
【００２４】
次に、下磁性層９の上に、例えば、ターゲットサイズの直径が１２６ｍｍのスパッタガンに２０Ｗの直流電力を印加し、成膜速度が２ｎｍ／分でＡｌを使用して膜厚が１．８ｎｍのＡｌ膜を成膜する。Ａｌ膜の成膜後、真空を破らずに、基板５を処理室に移動させて、例えば、純酸素をチャンバ内の圧力が１００Ｔｏｒｒになるまで導入し、２０分間放置することにより、Ａｌ膜の酸化処理を行う。これにより、酸化アルミニウムからなるバリア膜１０を得る。
【００２５】
次に、バリア膜１０の上に、例えば、ターゲットサイズの直径が１２６ｍｍのスパッタガンに１００Ｗの直流電力を印加し、成膜速度が６５ｎｍ／分で上磁性層１１として、膜厚が６５ｎｍのＮｉＦｅ膜を成膜する。
【００２６】
次に、このスパッタ装置のチャンバを、例えば、１×１０-7Ｔｏｒｒ以下まで排気する。そして、例えば、Ａｒガスを圧力が４ｍＴｏｒｒになるまでチャンバ内に導入する。チャンバ内に装備されているスパッタガンに、例えば、１００Ｗの直流電力を印加して、ターゲットサイズの直径が１２６ｍｍのＰｔのターゲットを使用して、成膜速度が９．８ｎｍ／分でショットキー膜１３として、膜厚が３０ｎｍのＰｔ膜を上磁性層１１の上に成膜する。
【００２７】
次に、例えば、原料ガスをＳｉＨ4＋ＰＨ3とし、基板温度を４２０℃として、ＣＶＤ法により、半導体膜１４として膜圧が５００ｎｍのＰをドープしたＳｉをショットキー膜１３の上に成膜する。そして、イオンプレーティング装置を使用して半導体膜１４にＰを５×１０15打ちこむ。次に、例えば、圧力が３．６ｍＴｏｒｒになるまでＡｒガスを真空チャンバ内に導入し、ターゲットサイズの直径が１２６ｍｍのスパッタガンに１００Ｗの直流電力を印加し、成膜速度が１１ｎｍ／分でオーミック膜１５として、膜厚が２００ｎｍのＴｉ膜を成膜する。
【００２８】
次に、図４（ｂ）に示すように、下部電極３の形状にレジストをパターニングする。そして、例えば、投入電力を５００Ｖ、４００ｍＡとし、ガス圧を０．２ｍＴｏｒｒとし、エッチング速度を７０ｎｍ／分として、イオンミリングにより、下部電極３をエッチングする。エッチング終了後にアセトンでレジストを除去する。
【００２９】
次に、図４（ｃ）に示すように、磁気トンネル抵抗素子２の形状にレジストをパターニングする。次に、エッチング条件を例えば、投入電力を５００Ｖ、４００ｍＡとし、ガス圧を０．２ｍＴｏｒｒとし、エッチング速度を２０ｎｍ／分とし、ビーム角度を０度として、イオンミリングにより磁気トンネル抵抗素子２をエッチングする。エッチングは、上磁性層１１をパターニングしたポイント、即ち、バリア膜１０を少し削ったところで停止する。次に、所定のエッチングをした後に、加工物の側壁に付着したいわゆる側壁デポを除去するために、ビーム角度を６０度とし、それ以外は磁気トンネル抵抗素子２と同一エッチング条件で、デポ物を削り取る。そして、エッチング終了後にアセトンでレジストを除去する。なお、磁気トンネル抵抗素子２の大きさは、短辺が２μｍであり、長辺が８μｍである。
【００３０】
次に、再度、エッチングが終了したものをスパッタ装置の真空チャンバ内に基板５を設置する。次に、例えば、真空チャンバ内を２×１０-6Ｔｏｒｒ以下に真空排気した後、５ｍＴｏｒｒのＡｒガスを導入する。図４（ｄ）に示すように、例えば、直径が１２６ｍｍのＳｉＯ2のターゲットに９００Ｗの電力と１３．５６ＭＨｚの周波数とを印加して、成膜速度が１３ｎｍ／分で層間絶縁膜１６として、膜厚が１０００ｎｍのＳｉＯ2膜を成膜する。
【００３１】
次に、図５（ａ）に示すように、成膜した層間絶縁膜１６の上にコンタクトホール１７加工用のパターニングを施し、エッチング条件として、例えば、投入電力を５００Ｖ、４００ｍＡとし、ガス圧を０．２ｍＴｏｒｒとし、エッチング速度を３０ｎｍ／分とし、ビーム角度を０度として、イオンミリングによりコンタクトホール１７を開口する。次に、イオンミリング終了後に例えば、アセトンを使用してレジストを除去する。
【００３２】
次に、コンタクトホール１７の形成が終了したものを、真空チャンバにセットして、例えば、真空チャンバ内を２×１０-6Ｔｏｒｒ以下まで真空排気した後に、５ｍＴｏｒｒのＡｒガスを導入する。そして、図５（ｂ）に示すように、例えば、直径が１２６ｍｍのＣｕのターゲットに２００Ｗの電力と１３．５６ＭＨｚの周波数とを印加して、成膜速度が３０ｎｍ／分で上部電極４として、膜厚が３００ｎｍのＣｕ膜を成膜する。
【００３３】
次に、上部電極４の形状にレジストでパターニングする。そして、例えば、投入電力を５００Ｖ、４００ｍＡ、ガス圧を０．２ｍＴｏｒｒ、エッチング速度を７０ｎｍ／分として、イオンミリングにより上部電極４をエッチングして、切欠部１８を形成する。次に、イオンミリング終了後に例えば、アセトンを使用してレジストを除去する。これにより、図１に示すＭＲＡＭ１が形成される。
【００３４】
この後に、エッチングが終了したものを真空チャンバにセットし、これを２×１０-6Ｔｏｒｒ以下まで排気する。次に、Ａｒガスを圧力が５ｍＴｏｒｒになるまで導入する。例えば、直径が１２６ｍｍのＳｉＯ2のターゲットに電力が９００Ｗの高周波を印加して、成膜速度が１３ｎｍ／分で第２層間絶縁膜（図示せず）として、膜厚が１００ｎｍのＳｉＯ2膜を上部電極４の上に成膜する。
【００３５】
次に、第２層間絶縁膜に第２のコンタクトホール（図示せず）を開口する。真空チャンバにセットし、これを２×１０-6Ｔｏｒｒ以下まで排気する。次に、Ａｒガスを圧力が５ｍＴｏｒｒになるまで導入する。例えば、直径が１２６ｍｍのＣｕのターゲットに２００Ｗの直流電力を印加して、成膜速度が３０ｎｍ／分でワードライン１９（図示せず）として、膜厚が３００ｎｍのＣｕ膜を第２のコンタクトホールを埋め込むように成膜する。このワードライン形成後に必要に応じて配線用のパッドを形成することもできる。
【００３６】
図６は、縦軸にセル電圧、横軸に印加磁場をとり、本発明の実施例に係る磁気抵抗ランダムアクセスメモリの磁気抵抗変化を示すグラフ図である。上述のような構成のＭＲＡＭ１は、電圧を０．２５Ｖ印加すると電流が発生する。また、図６に示すように、印加磁場の大きさ及び向きに応じて、セル電圧が変化する。
【００３７】
図７（ａ）及び（ｂ）はワードラインに印加する電流波形を示す模式図であり、図７（ｃ）は、縦軸にセル電圧、横軸にデータ書込繰返し数をとり、本発明の実施例に係る磁気抵抗ランダムアクセスメモリのデータ書込特性を示すグラフ図である。上述のような構成のＭＲＡＭ１の上部電極４及び下部電極３との間に１０ｍＡの電流を流しながら、図７（ａ）及び（ｂ）に示すように、ワードライン１９にピーク電流高が８０ｍＡのパルス電流を１０ｎｓｅｃ印加した場合、図７（ｃ）に示すように、パルスの向きに応じて、２．２ｍＶの応答パルスが上部電極４と下部電極３との間に発生する。これにより、情報を書き込むことができることがわかる。
【００３８】
本実施例においては、Ａｌ膜の酸化処理により、最終的な１素子の抵抗は、２０ｋΩ・μｍ2である。しかし、処理時間を延ばすことにより、２００ｋΩ・μｍ2程度まで抵抗を増大させることができる。また、Ａｌ膜の成膜後に真空チャンバ内に、酸素を１００ｍＴｏｒｒ導入し、周波数が１３．５６ＭＨｚの高周波により酸素プラズマを発生させ、Ａｌ膜を１分間酸素プラズマに曝すことにより最終的な１素子の抵抗を１ＭΩ・μｍ2まで大きくすることができる。
【００３９】
更に、バリア膜１０の作製方法は、純酸素を使用する方法を使用したが、本発明は、特にこれに限定されるものではなく、自然酸化法又は酸素プラズマに変えて酸素イオンビームをＡｌ膜に照射して酸化させる方法等を使用することができる。
【００４０】
また、本実施例においては、下部電極３としてＣｕを使用したが、本発明は、特にこれに限定されるものではなく、Ｗ、Ｔａ、Ａｕ、Ｍｏ及びＣｒ等の導電性非磁性金属又は合金を使用することができる。また、形成された２つの磁気トンネル抵抗素子２の間隔が短い場合には、この非磁性の下部電極３を使用することなく、下磁性層９の一部又は全部をこの２つの磁気トンネル抵抗素子２と接続する下部電極３として使用することができる。更に、下部電極３に換えて反強磁性膜８又は下磁性層９とＣｏとの積層膜を下部電極３として使用することができる。
【００４１】
更にまた、上磁性層１１の上に、コンタクトホール１７加工時の上磁性層１１保護用のダミー膜を成膜する構成とすることができる。この場合、ダミー膜の材料は、下部電極３に使用したような非磁性金属又は合金を使用することが好ましい。
【００４２】
また、本実施例においては、反強磁性膜８として、反磁性体であるＲｈＭｎを使用したが、本発明は、特にこれに限定されるものではなく、ＦｅＭｎ又はＰｔＭｎ等の他の反強磁性材料を使用することができる。また、反強磁性膜８の代わりにＣｒ膜又は、保磁力が十分に大きいＦｅＣｏ単膜を使用することもできる。
【００４３】
更に、本実施例においては、下磁性層はＮｉＦｅとしたが、本発明は、特にこれに限定されるものではなく、Ｎｉ、Ｃｏ及びＦｅからなる群から選択された１種又は全部を含む組成ものを使用することができる。
【００４４】
更にまた、本実施例においては、半導体膜１４及びこの半導体膜１４の上下に形成されたショットキー膜１３及びオーミック膜１５は、夫々Ｓｉ、Ｐｔ及びＴｉとしたが、本発明は、特にこれらに限定されるものではなく、半導体膜１４の上下にショットキー膜１３及びオーミック膜１５を形成することができればよい。また、半導体膜１４は、ＧａＡｓ等の他の半導体材料を使用することもできる。また、本発明においては、同一の下部電極３及び下磁性層９に対して、磁気トンネル抵抗素子２を２ビット以上直列に設ける構成とすればよく、本実施例に限定されるものではない。
【００４５】
【発明の効果】
以上詳述のように本発明においては、複数の上磁性層を、バリア膜及び下磁性層に形成する構成にすることにより、磁気抵抗ランダムアクセスメモリのビット密度は上磁性層のパッキング密度だけで決定することができる。このため、従来の構造よりも大幅な密度増加を実現することができる。また、下磁性層は十分なアスペクト比とすることができるために、下磁性層の磁気的な安定性も密度増加と同時に得ることができる。
【図面の簡単な説明】
【図１】  （ａ）は、本発明の実施例に係る磁気抵抗ランダムアクセスメモリの模式図である。（ｂ）は、図１（ａ）のＡ−Ａ線による模式的断面図である。
【図２】  本発明の実施例に係る磁気抵抗ランダムアクセスメモリの等価回路を示す回路図である。
【図３】  図１（ａ）のＢ−Ｂ線による断面図である。
【図４】  （ａ）乃至（ｄ）は本発明の実施例に係る磁気抵抗ランダムアクセスメモリの製造方法を工程順に示す断面図である。
【図５】  （ａ）及び（ｂ）は本発明の実施例に係る磁気抵抗ランダムアクセスメモリの製造方法を工程順に示す断面図である。
【図６】  縦軸にセル電圧、横軸に印加磁場をとり、本発明の実施例に係る磁気抵抗ランダムアクセスメモリの磁気抵抗変化を示すグラフ図である。
【図７】  （ａ）及び（ｂ）はワードラインに印加する電流波形を示す模式図であり、（ｃ）は、縦軸にセル電圧、横軸にデータ書込繰返し数をとり、本発明の実施例に係る磁気抵抗ランダムアクセスメモリのデータ書込特性を示すグラフ図である。
【符号の説明】
１；磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、  ２；磁気トンネル抵抗素子、  ３；下部電極、  ４；上部電極、  ５；基板、  ６；第１導電膜、  ７；第２導電膜、  ８；反強磁性膜、  ９；下磁性層、  １０；バリア膜、  １１；上磁性層、１２；ダイオード、  １３；ショットキー膜、  １４；半導体膜、  １５；オーミック膜、  １６；層間絶縁膜、  １７；コンタクトホール、  １８；切欠部、  １９；ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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