(57)【特許請求の範囲】
【請求項１】
複数の画素から構成され、なおかつ第１の遮蔽膜を含む画素マトリクス回路と、ソース信号線駆動回路と、ゲート信号線駆動回路と、一定の電位に保たれたコモン線に接続されたＩＴＯ配線と、誘電体とを有する第１の基板と、
第２の遮蔽膜が設けられた第２の基板と、を有し、
前記第１の遮蔽膜は金属薄膜料からなり、かつ、電気的にフローティング状態であり、
前記ソース信号線駆動回路の一部又は全部の上部には、前記第２の遮蔽膜の一部又は全部が設けられており、
前記ゲート信号線駆動回路の一部又は全部の上部には、前記第１の遮蔽膜の一部と、前記誘電体と、前記ＩＴＯ配線が順に積層されており、
前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一部が設けられていることを特徴とする液晶表示装置。
【請求項２】
複数の画素から構成され、なおかつ第１の遮蔽膜を含む画素マトリクス回路と、ソース信号線駆動回路と、ゲート信号線駆動回路と、一定の電位に保たれたコモン線に接続されたＩＴＯ配線と、誘電体とを有する第１の基板と、
第２の遮蔽膜が設けられた第２の基板と、を有し、
前記第１の遮蔽膜は金属薄膜からなり、かつ、電気的にフローティング状態であり、
前記ソース信号線駆動回路の一部又は全部の上部には、前記第２の遮蔽膜の一部又は全部が設けられており、
前記ゲート信号線駆動回路の一部又は全部の上部には、前記第１の遮蔽膜の一部と、前記誘電体と、前記ＩＴＯ配線が順に積層されており、
前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一部が設けられており、
前記画素マトリクス回路を構成する各々の画素には、前記第１の遮蔽膜と画素電極とが前記誘電体を介して重なった領域に保持容量が形成されていることを特徴とする液晶表示装置。
【請求項３】
請求項１又は請求項２において、
前記複数の画素は、複数のソース信号線を介して前記ソース信号線駆動回路に接続されており、
前記ソース信号線駆動回路から前記複数のソース信号線の各々には隣接するソース信号線とは異なる極性の信号が印加され、なおかつ前記複数のソース信号線の各々に印加される前記信号の極性を１フレーム期間ごとに反転させることを特徴とする液晶表示装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記ゲート信号線駆動回路の上部には、前記第１の遮蔽膜と前記ＩＴＯ配線とが前記誘電体を介して重なった領域に容量が形成されていることを特徴とする液晶表示装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第１の遮蔽膜又は前記第２の遮蔽膜は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）を有する膜であることを特徴とする液晶表示装置。
【請求項６】
請求項１乃至請求項４のいずれか一項において、
前記第２の遮蔽膜は、黒色顔料を分散させた樹脂を有する膜であることを特徴とする液晶表示装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記第１の遮蔽膜は１００〜３００ｎｍの厚さであることを特徴とする液晶表示装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記第２の遮蔽膜は１０００〜２０００Åの厚さであることを特徴とする液晶表示装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記第１の遮蔽膜一部の上部に前記第２の遮蔽膜が設けられている遮蔽部の幅は２０μｍ以上であることを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。特に本願発明は、画素マトリクス回路とその周辺に設けられる駆動回路を同一基板上に設けたアクティブマトリクス型液晶表示装置に代表される電気光学装置、および電気光学装置を搭載した電子機器に関する。尚、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器も半導体装置に含む。
【０００２】
【従来の技術】
【０００３】
最近、安価なガラス基板上に薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置の需要が高まったことにある。アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの各画素のそれぞれに薄膜トランジスタを配置し、各画素電極に出入りする電荷を薄膜トランジスタのスイッチング機能により制御するものである。
【０００４】
そして、各画素ＴＦＴは画素マトリクス回路の周辺に形成された駆動回路領域に配置される回路ＴＦＴによって制御される。回路ＴＦＴはその組み合わせによってアナログバッファ回路やインバータ回路などを構成している。
【０００５】
この様にアクティブマトリクス型液晶表示装置は、画素マトリクス回路にマトリクス状に配置される画素ＴＦＴと、駆動回路領域に配置される回路ＴＦＴとを全て同一基板上に集積化した集積化回路を有する。
【０００６】
ところで、アクティブマトリクス型液晶表示装置を駆動させて画像表示を行うに際して、可視光を透過させる必要のない配線とトランジスタとの上方には遮光性を有する遮蔽膜（ＢＭ）を配置するのが一般的である。
【０００７】
この事は、薄膜トランジスタの電気特性が活性層（半導体層）の光誘起現象により劣化することを防ぐ効果と、画素電極端部で電界が乱れた場合に生じる表示画像の乱れを視認させない様にする効果とを持つ。特に、100 万ルクス程度の光を照射されるプロジェクタ用のアクティブマトリクス型液晶表示装置は光誘起による劣化が大きな問題となっているため、遮蔽膜の配置が不可欠である。
【０００８】
遮蔽膜としてはチタン膜、クロム膜など遮光性を有する金属薄膜や、黒色顔料を分散させた樹脂材料を用いることができる。遮蔽膜はこれまで製造の簡便さから遮蔽膜を対向基板側へ設けることが多かった。
【０００９】
しかし、従来からセル組み工程において素子側基板（本明細書ではアクティブマトリクス基板と呼ぶ）と対向基板との貼り合わせ精度は悪く、大きめの位置合わせマージンをとって遮蔽膜を形成しないと所望の位置を遮光することが出来ない状況であった。
【００１０】
大きめの位置合わせマージンをとって遮蔽膜を形成するということは画素マトリクス回路の開口率を下げることに繋がり、好ましいことではない。
【００１１】
また、現状の貼り合わせ技術のままでは対向基板側に遮蔽膜を設けた場合に位置合わせマージンが大きすぎ、今後進められるデバイス素子の微細化に対応できない恐れが示唆されている。
【００１２】
そのため、近年ではアクティブマトリクス基板側に遮蔽膜を形成する「ＢＭ on ＴＦＴ」構造が主流となってきている。この場合、画素電極よりも上層または下層に層間絶縁膜を介して遮蔽膜を形成して所望の位置を遮光することができる。
【００１３】
上記「ＢＭ on ＴＦＴ」構造は遮蔽膜を形成する際の位置合わせマージンを必要最低限に抑えることが可能であり、開口率を向上させる上で非常に有効な手段となっている。
【００１４】
以上の様に、「ＢＭ on ＴＦＴ」構造は様々なメリットを有する技術であるがその効果を発揮するのは画素マトリクス回路においてのみであり、駆動回路領域ではかえってデメリットが生じてしまう。
【００１５】
駆動回路領域に配置される回路ＴＦＴは、その用途から画素ＴＦＴに比べて高速動作を要求される。ところが、駆動回路の上方に遮蔽膜が形成されると、遮蔽膜と回路ＴＦＴとの間に寄生容量が形成されて動作速度が低下するといった問題が生じる。特に駆動回路の中でも、ソース信号線駆動回路は、ゲート信号線に信号が入力されている期間内に、前記ゲート信号線に接続されている画素ＴＦＴ全てに順に信号を入力する必要がある。そのため、高速動作が要求されている。
【００１６】
回路ＴＦＴの動作速度が低下すると、画像表示スピードが遅くなり、表示画像のチラツキやフリッカなどの諸問題が発生する。即ち、アクティブマトリクス型液晶表示装置としての品質を著しく損ねることが問題となっている。
【００１７】
【発明が解決しようとする課題】
本明細書で開示する発明は、上記問題点を解決して高画質な画像表示を行うことのできるアクティブマトリクス型液晶表示装置を実現する技術を提供することを課題とする。
【００１８】
【課題を解決するための手段】
【００１９】
本願発明によって、ソース信号線駆動回路及び第１の遮蔽膜を有する第１の基板と、
第２の遮蔽膜を有する第２の基板と、
を有するアクティブマトリクス型液晶表示装置であって、
前記第２の遮蔽膜の一部又は全部の上部に、前記ソース信号線駆動回路の一部または全部が設けられており、
前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一部が設けられていることを特徴とするアクティブマトリクス型液晶表示装置が提供される。
【００２０】
本願発明によって、ソース信号線駆動回路、ゲート信号線駆動回路及び第１の遮蔽膜を有する第１の基板と、
第２の遮蔽膜を有する第２の基板と、
を有するアクティブマトリクス型液晶表示装置であって、
前記第２の遮蔽膜の一部又は全部の上部に、前記ソース信号線駆動回路の一部または全部が設けられており、
前記第２の遮蔽膜の一部又は全部の上部に、前記ゲート信号線駆動回路の一部または全部が設けられており、
前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一部が設けられていることを特徴とするアクティブマトリクス型液晶表示装置が提供される。
【００２１】
【発明の実施の形態】
【００２２】
以下に本願発明のアクティブマトリクス型液晶表示装置の実施の形態を説明する。ただし、本願発明のアクティブマトリクス型液晶表示装置は、以下の実施の形態に限定されるわけではない。
【００２３】
（実施の形態１）
本願発明によるアクティブマトリクス型液晶表示装置の上面の概略図を図１に示す。図１において、１０１はアクティブマトリクス基板であり、ソース信号線駆動回路１０２及びゲート信号線駆動回路１０３からなる駆動回路領域には回路ＴＦＴが配置され、画素マトリクス回路１０４には画素ＴＦＴがマトリクス状に配置されている。なお、アクティブマトリク基板１０１としては、ガラス基板などが用いられる。
【００２４】
ゲート信号線駆動回路１０３上に一定の電位（基準電位）に保たれたコモン線１０６に接続されたＩＴＯ配線１０７が設けられている。本明細書においてＩＴＯ配線とは、ＩＴＯ（酸化インジウム・スズ）でできている配線のことである。コモン線１０６はＦＰＣ１０９によって外部に接続され一定の電位（基準電位）に保たれており、コモン線１０６に接続されたＩＴＯ配線１０７も基準電位に保たれている。画素マトリクス回路１０４の上には、可視光を透過する必要のある画像表示領域（図示せず）のみを残して遮蔽膜１０５が形成されている。遮蔽膜１０５は図面では示していないが、実際にはマトリクス形状を有している。
【００２５】
遮蔽膜１０５はアルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）を有する膜が好ましい。また黒色顔料を分散させた樹脂材料を遮蔽膜に用いることもできる。遮蔽膜１０５はゲート信号線駆動回路１０３の一部を覆っているが、ゲート信号線駆動回路１０３の全てを覆うようにしても良い。遮蔽膜１０５はコモン線とは接続されていないフローティング（Ｆｌｏａｔｉｎｇ）の状態となっている。コモン線１０６に接続されたＩＴＯ配線１０７は、遮蔽膜１０５との間に誘電体（図示せず）を有しており、遮蔽膜１０５の上方にＩＴＯ配線１０７が設けられている部分にカップリング容量１０８を形成している。遮蔽膜１０５は図面では示さないが、実際にはマトリクス形状を有している。
【００２６】
また、アクティブマトリクス基板１０１と対向する様に対向基板が配置される。そして、対向基板においてソース信号線駆動回路１０２の上部に位置する領域には、ソース信号線駆動回路１０２が有する回路ＴＦＴを遮光するための対向遮蔽膜１１０が形成される。本実施の形態ではこの対向遮蔽膜１１０が、ソース信号線駆動回路１０２全体の上部に設けられている例を示しているが、ソース信号線駆動回路１０２が有するサンプリング回路の上部のみに設けるようにしても良い。サンプリング回路とは画像信号をサンプリングし、ソース信号線に入力する動作を行う回路を示す。
【００２７】
また、遮蔽膜１０５の上部に対向遮蔽膜１１０が設けられている領域を遮蔽部１１１とする。図２に図１のＡ−Ａ’における断面の概略図を示す。アクティブマトリクス基板１０１上に画素マトリクス回路１０４、層間絶縁膜１１４が順に積層されており、アクティブマトリクス基板１０１及び層間絶縁膜１１４の上に、遮蔽膜１０５、絶縁膜１１５が順に積層されている。対向基板１１３に接するように対向絶縁膜１１６が設けられており、対向絶縁膜１１６上に対向遮蔽膜１１０が設けられている。
【００２８】
アクティブマトリクス基板１０１と対向基板１１３はスペーサを挟んで、シール材（図示せず）により接着される。従って、スペーサの直径が基板間距離（セルギャップ）となる。また、シール材はアクティブマトリクス基板１０１と対向基板１１３との間に挟持される液晶層を封入する機能も持っている。従って、液晶注入前に予め注入口をシール材で形成しておき、液晶注入後にそこを封止材によって封止する。
【００２９】
遮蔽部１１１の幅Ｌ（位置合わせのマージン）は、２０μｍ以上であることが望ましい。遮蔽部１１１の幅Ｌを２０μｍ以上にすることによって、ソース信号線駆動回路１０２に光が入射し、ソース信号線駆動回路１０２の中の回路ＴＦＴのオフ電流が上がるのを防ぐことが可能になる。また遮蔽膜がアルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）等の金属を有する場合、電磁波が駆動回路に入り、ソース信号線駆動回路１０２が誤作動するのを防ぐことも可能になる。
【００３０】
本実施の形態のアクティブマトリクス型液晶表示装置の回路図の一例を図１１に示す。ソース信号線駆動回路７０１（図１で示すところの１０２）、ゲート信号線駆動回路７０２（図１で示すところの１０３）、画素マトリクス回路（図１で示すところの１０４）７０３、画素ＴＦＴ７０４、画素電極と対向電極との間に液晶を挟んだ液晶セル７０５、画素電極と遮蔽膜７１２の間に誘電体を挟んで形成される保持容量７０６、ソース信号線７０７、ゲート信号線７０８が図１１に示されるように設けられている。
【００３１】
またカップリング容量７１０（図１で示すところの１０８）がフローティングになっている遮蔽膜７１２（図１で示すところの１０５）とコモン線７１１（図１で示すところの１０６及び１０７）との間に設けられている。ソース信号線駆動回路７０１とゲート信号線駆動回路７０２は、一般に駆動回路と総称されている。
【００３２】
また、画素マトリクス回路７０３では、ソース信号線駆動回路７０１に接続されたソース信号線７０７と、ゲート信号線駆動回路７０２に接続されたゲート信号線７０８が交差している。そのソース信号線７０７とゲート信号線７０８とに囲まれた領域、画素部７０９に、画素の薄膜トランジスタ（画素ＴＦＴ）７０４と、液晶セル７０５と、保持容量７０６とが設けられている。
【００３３】
ソース信号線７０７に入力された画像信号は、画素ＴＦＴ７０４により選択され、所定の画素電極に書き込まれる。ソース信号線駆動回路７０１において、タイミング信号によりサンプリングされた画像信号が、ソース信号線７０７に供給される。画素ＴＦＴ７０４は、ゲート信号線駆動回路７０２からゲート信号線７０８を介して入力される選択信号により動作する。
【００３４】
本実施の形態においては、画素ＴＦＴ７０４に接続しているソース信号線７０７の１ラインごとに逆の極性の電圧を印加する、ソースライン反転で駆動させる。このソースライン反転とは、液晶に常に１つの向きの電界が印加されることによる液晶の劣化を防ぐために行われる。図８に示すように、ソース信号線１ラインごとに極性が逆の信号を印加し、１フレーム期間ごとに前記信号の極性を反転させることで、液晶に常に１つの向きの電界が印加されることによって液晶が劣化するのを防ぐ。１フレーム期間とは全ての画素が１つの画面を表示する期間を示す。
【００３５】
このソースライン反転を用いた場合、フローティングにした遮蔽膜１０５の電位の変動も平均化されてしまう。そのために、遮蔽膜を一定の電位（基準電位）に保たれたコモン線に接続しない状態（フローティング）にしても、遮蔽膜の電位は時間的に平均を取るとほぼ一定に保たれる。そのため、遮蔽膜と画素電極との間に誘電体を挟み込んだ構造の保持容量において、遮蔽膜をフローティングにしても、保持容量としての機能は十分果たすことが可能である。よって良好なコントラストを有する、より鮮明な画像表示を得ることができる。
【００３６】
遮蔽膜の電位の変動ΔＶは遮蔽膜とコモン線との間に形成されるカップリング容量の容量値Ｃと遮蔽膜にかかる電荷量Ｑによって、その値が決まる。しかし、電荷量Ｑは画素数、ソース信号線に入力される信号の電圧の値によって固定されてしまうので、実際には遮蔽膜の電位の変動ΔＶの値はカップリング容量の容量値Ｃによって決定されてしまう。このＣの値が大きければ大きいほどΔＶは小さくなり、遮蔽膜の電位をより一定に保つことが可能になる。カップリング容量の容量値は、ゲート信号線１ラインに画素ＴＦＴを介して接続されている全ての保持容量の容量値の合計の１０倍以上であれば良い。
【００３７】
また、遮蔽膜とコモン線とを接続する場合には、遮蔽膜とコモン線との間に設けられた層間絶縁膜にマスクを用いたフォトリソグラフィーによってコンタクトホールをあける必要があった。しかし、遮蔽膜をフローティングにして遮蔽膜とコモン線との間に大容量のカップリング容量を形成した場合、その必要はなくなり、アクティブマトリクス型液晶表示装置の作製工程を削減し、高い歩留まりを達成することが可能になり、またその作製コストを抑えることが可能になる。
【００３８】
以上の様な構成でなるアクティブマトリクス型液晶表示装置は、画素マトリクス回路は「ＢＭ on ＴＦＴ」構造が採用されているので、開口率を落とすことなく効率良く可視光を遮断することが可能である。本願発明者らが実際に作製したアクティブマトリクス型液晶表示装置の開口率は６０％を超えるものであった。
【００３９】
また、対向基板１１３側に対向遮蔽膜１１０を設けているので、対向遮蔽膜１１０と回路ＴＦＴとの間に寄生容量が形成されることによって、回路ＴＦＴの動作速度が落ちることはない。
【００４０】
また、対向遮蔽膜１１０はソース信号線駆動回路１０２全面または、ソース信号線駆動回路が有するサンプリング回路上を覆うことが出来れば良い。即ち、画素マトリクス回路に形成する遮蔽膜１０５の様な精密な精度で位置合わせを行う必要がなく、それが故に対向基板１１３側に対向遮蔽膜１１０を設けることができるのである。
【００４１】
また遮蔽部１１１の幅Ｌが２０μｍ以上になるように設けることによって、２組の遮蔽膜を用いる本願発明の様な構成であっても、ソース信号線駆動回路１０２に光が入射して回路ＴＦＴのオフ電流が上がるのを防ぐことが可能になる。
【００４２】
またそれに加えて、ソースライン反転で液晶を駆動させ、遮蔽膜をフローティングにして遮蔽膜とコモン線との間に大容量のカップリング容量を形成することによって、遮蔽膜の電位の変動ΔＶが小さくなる。カップリング容量の容量値が大きければ大きいほどΔＶは小さくなり、遮蔽膜の電位をより一定に保つことが可能になるため、良好なコントラストで且つ鮮明な画像を得ることができる。
【００４３】
（実施の形態２）
本願発明によるアクティブマトリクス型液晶表示装置の別の実施の形態の上面の概略図を図３に示す。図３において、２０１はアクティブマトリクス基板であり、ソース信号線駆動回路２０２及びゲート信号線駆動回路２０３からなる駆動回路領域には回路ＴＦＴが配置され、画素マトリクス回路２０４には画素ＴＦＴがマトリクス状に配置されている。なお、アクティブマトリク基板２０１としては、ガラス基板などが用いられる。
【００４４】
ゲート信号線駆動回路２０３上に一定の電位（基準電位）に保たれたコモン線２０６に接続されたＩＴＯ配線２０７が設けられている。コモン線２０６はＦＰＣ２０９によって外部に接続され一定の電位（基準電位）に保たれており、コモン線２０６に接続されたＩＴＯ配線２０７も基準電位に保たれている。画素マトリクス回路２０４の上には、可視光を透過する必要のある画像表示領域（図示せず）のみを残して遮蔽膜２０５が形成されている。遮蔽膜２０５は図面では示さないが、実際にはマトリクス形状を有している。
【００４５】
遮蔽膜２０５はアルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）を有する膜が好ましい。また黒色顔料を分散させた樹脂材料を遮蔽膜に用いることもできる。遮蔽膜２０５はゲート信号線駆動回路２０３の一部を覆っているが、ゲート信号線駆動回路２０３の全てを覆うようにしても良い。遮蔽膜２０５はコモン線とは接続されていないフローティング（Ｆｌｏａｔｉｎｇ）の状態となっている。コモン線２０６に接続されたＩＴＯ配線２０７は、遮蔽膜２０５との間に誘電体（図示せず）を有しており、遮蔽膜２０５の上部にＩＴＯ配線２０７が設けられている部分にカップリング容量２０８を形成している。
【００４６】
また、アクティブマトリクス基板２０１と対向する様に対向基板が配置される。そして、対向基板においてソース信号線駆動回路２０２及びゲート信号線駆動回路２０３の上部に、ソース信号線駆動回路２０２が有する回路ＴＦＴを遮光するための対向遮蔽膜２１０が形成される。この対向遮蔽膜２１０はソース信号線駆動回路２０２及びゲート信号線駆動回路２０３全体の上部に設けられている例を示しているが、ソース信号線駆動回路２０２が有するサンプリング回路及びゲート信号線駆動回路２０３全体の上部に設けるようにしても良い。
【００４７】
また、遮蔽膜２０５の上部に対向遮蔽膜２１０が設けられている領域を遮蔽部２１１とする。図４に図３のＡ−Ａ’における断面の概略図を示す。アクティブマトリクス基板２０１上に画素マトリクス回路２０４、層間絶縁膜２１４が順に積層されており、アクティブマトリクス基板２０１と層間絶縁膜２１４との上に、遮蔽膜２０５、絶縁膜２１５が順に積層されている。対向基板２１３に接するように対向絶縁膜２１６が設けられており、絶縁膜２１６上に対向遮蔽膜２１０が設けられている。
【００４８】
アクティブマトリクス基板２０１と対向基板２１３はスペーサを挟んで、シール材（図示せず）により接着される。従って、スペーサの直径が基板間距離（セルギャップ）となる。また、シール材はアクティブマトリクス基板２０１と対向基板２１３との間に挟持される液晶層を封入するための封止材としての機能も持っている。従って、液晶注入前に予め注入口をシール材に形成しておき、液晶注入後にそこを封止する。
【００４９】
遮蔽部２１１の幅Ｌは２０μｍ以上であることが望ましい。遮蔽部２１１の幅Ｌを２０μｍ以上にすることによって、ソース信号線駆動回路２０２に光が入射してソース信号線駆動回路の中の回路ＴＦＴのオフ電流が上がるのを防ぐことが可能になる。また遮蔽膜がアルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）等の金属を有する場合、電磁波が駆動回路に入り、駆動回路が誤作動するのを防ぐことも可能になる。
【００５０】
また実施の形態１と同様に、本実施の形態では、ソースライン反転で液晶を駆動させ、液晶に常に１つの向きの電界が印加されることによって液晶が劣化するのを防ぐ。
【００５１】
実施の形態１で上述したように、ソースライン反転で液晶を駆動させて、遮蔽膜をコモン線に接続せずにフローティングにすることで、遮蔽膜をコモン線に接続しなくても、遮蔽膜の電位が時間的に平均を取ると一定に保たれるので、遮蔽膜と画素電極との間に誘電体を挟み込んだ構造の保持容量を形成することが可能になる。よって遮蔽膜をパターニングによって形成した後に、遮蔽膜とコモン線を接続するために、遮蔽膜とコモン線との間に設けられた層間絶縁膜にマスクを用いたフォトリソグラフィーによるコンタクトホールをあける必要がない。このため作製工程を削減し、高い歩留まりを達成することが可能になり、またアクティブマトリクス型液晶表示装の作製コストを抑えることが可能になる。
【００５２】
またそれに加えて、遮蔽膜をフローティングにして遮蔽膜とコモン線との間に大容量のカップリング容量を形成することによって、遮蔽膜の電位の変動ΔＶが小さくなる。カップリング容量の容量値が大きければ大きいほどΔＶは小さくなり、遮蔽膜の電位をより一定に保つことが可能になるため、良好なコントラストで且つ鮮明な画像を得ることができる。
【００５３】
（実施の形態３）
実施の形態１及び実施の形態２では、遮蔽膜の一部の上部に、対向遮蔽膜の一部が設けられていて、なおかつ遮蔽膜がフローティングでカップリング容量を有するアクティブマトリクス型液晶表示装置の例について説明した。本実施の形態では、遮蔽膜の一部の上部に、対向遮蔽膜の一部が設けられていて、なおかつ▲１▼遮蔽膜がコモン線と接続して、カップリング容量を形成しない例、▲２▼遮蔽膜がフローティングで、カップリング容量を形成しない例、▲３▼遮蔽膜がコモン線と接続しカップリング容量を形成している例について説明する
【００５４】
本実施の形態の▲１▼について、アクティブマトリクス型液晶表示装置の回路図の一例を図９に示す。ソース信号線駆動回路５０１、ゲート信号線駆動回路５０２、画素マトリクス回路５０３、画素ＴＦＴ５０４、画素電極と対向電極との間に液晶を挟んだ液晶セル５０５、画素電極と遮蔽膜の間に誘電体を挟んで形成される保持容量５０６、ソース信号線５０７、ゲート信号線５０８が図９に示されるように設けられている。遮蔽膜はコモン線５１１に接続されている。
【００５５】
また、画素マトリクス回路５０３では、ソース信号線駆動回路５０１に接続されたソース信号線５０７と、ゲート信号線駆動回路５０２に接続されたゲート信号線５０８が交差している。そのソース信号線５０７とゲート信号線５０８に囲まれた領域、画素部５０９に、画素の薄膜トランジスタ（画素ＴＦＴ）５０４と、液晶セル５０５と、保持容量５０６が設けられている。
【００５６】
ソース信号線５０７に入力された画像信号は、画素ＴＦＴ５０４により選択され、所定の画素電極に書き込まれる。ソース信号線駆動回路５０１においてタイミング信号によりサンプリングされた画像信号が、ソース信号線５０７に供給される。画素ＴＦＴ５０４は、ゲート信号線駆動回路５０２からゲート信号線５０８を介して入力される選択信号により動作する。
【００５７】
本実施の形態の▲２▼について、アクティブマトリクス型液晶表示装置の回路図の一例を図１０に示す。ソース信号線駆動回路６０１、ゲート信号線駆動回路６０２、画素マトリクス回路６０３、画素ＴＦＴ６０４、画素電極と対向電極との間に液晶を挟んだ液晶セル６０５、画素電極と遮蔽膜の間に誘電体を挟んで形成される保持容量６０６、ソース信号線６０７、ゲート信号線６０８が図１０に示されるように設けられている。またフローティングになっている遮蔽膜６１２とコモン線６１１が図１０に示すように設けられている。
【００５８】
また、画素マトリクス回路６０３では、ソース信号線駆動回路６０１に接続されたソース信号線６０７と、ゲート信号線駆動回路６０２に接続されたゲート信号線６０８が交差している。そのソース信号線６０７とゲート信号線６０８に囲まれた領域、画素部６０９に、画素の薄膜トランジスタ（画素ＴＦＴ）６０４と、液晶セル６０５と、保持容量６０６が設けられている。
【００５９】
保持容量６０６は画素電極と遮蔽膜６１２の間に誘電体を挟んだ構成となっており、全ての遮蔽膜６１２はコモン線６１１とは接続されていないフローティング（Ｆｌｏａｔｉｎｇ）となっている。ソース信号線６０７に入力された画像信号は、画素ＴＦＴ６０４により選択され、所定の画素電極に書き込まれる。
【００６０】
ソース信号線駆動回路６０１においてタイミング信号によりサンプリングされた画像信号が、ソース信号線６０７に供給される。画素ＴＦＴ６０４は、ゲート信号線駆動回路６０２からゲート信号線６０８を介して入力される選択信号により動作する。
【００６１】
さらに、本実施の形態においては、ソースライン反転で液晶を駆動させる。このソースライン反転を用いた場合、遮蔽膜６１２の電位の変動も平均化されてしまう。そのために、遮蔽膜を一定の電位（基準電位）に保たれたコモン線に接続しないフローティングの状態にしても、遮蔽膜の電位は時間的に平均を取るとほぼ一定に保たれる。そのため、遮蔽膜と画素電極との間に誘電体を挟み込んだ構造の保持容量において、遮蔽膜をフローティングにしても、保持容量としての機能を十分果たすことが可能になる。よって良好なコントラストを有する、より鮮明な画像を得ることができる。
【００６２】
またこの場合遮蔽膜をパターニングによって形成した後に、遮蔽膜とコモン線を接続するために、遮蔽膜とコモン線との間に設けられた層間絶縁膜にマスクを用いたフォトリソグラフィーによるコンタクトホールをあける必要がなくなる。そのため作製工程を削減し、高い歩留まりを達成することが可能になり、またアクティブマトリクス型液晶表示装の作製コストを抑えることが可能になる。
【００６３】
本実施の形態の▲３▼について、アクティブマトリクス型液晶表示装置の回路図の一例を図１２に示す。ソース信号線駆動回路８０１、ゲート信号線駆動回路８０２、画素マトリクス回路８０３、画素ＴＦＴ８０４、画素電極と対向電極との間に液晶を挟んだ液晶セル８０５、画素電極と遮蔽膜の間に誘電体を挟んで形成される保持容量８０６、ソース信号線８０７、ゲート信号線８０８が図１２に示されるように設けられている。またカップリング容量８１０が遮蔽膜８１２とコモン線８１１とによって形成されており、遮蔽膜８１２とコモン線８１１は接続されている。
【００６４】
また、画素マトリクス回路８０３では、ソース信号線駆動回路８０１に接続されたソース信号線８０７と、ゲート信号線駆動回路８０２に接続されたゲート信号線８０８が交差している。そのソース信号線８０７とゲート信号線８０８に囲まれた領域、画素部８０９に、画素の薄膜トランジスタ（画素ＴＦＴ）８０４と、液晶セル８０５と、保持容量８０６が設けられている。
【００６５】
また遮蔽膜８１２とコモン線８１１で形成されるカップリング容量８１０の容量値は、ゲート信号線１ラインに画素ＴＦＴを介して接続されている全ての保持容量の容量値の合計の１０倍以上であれば良い。
【００６６】
ソース信号線８０７に入力された画像信号は、画素ＴＦＴ８０４により選択され、所定の画素電極に書き込まれる。ソース信号線駆動回路８０１においてタイミング信号によりサンプリングされた画像信号が、ソース信号線８０７に供給される。画素ＴＦＴ８０４は、ゲート信号線駆動回路８０２からゲート信号線８０８を介して入力される選択信号により動作する。
【００６７】
本実施の形態においては、遮蔽膜を一定の電位（基準電位）に保たれたコモン線に接続することで基準電位に保っている。さらにコモン線と遮蔽膜とによってカップリング容量を形成してやることで、コモン線が接続している電源からのノイズが直接液晶に印加されることによって画質が落ちるのを防いでいる。よって、良好なコントラストを有する、より鮮明な画像を得ることができる。
【００６８】
【実施例】
以下に、本願発明の実施例を説明する。
【００６９】
（実施例１）
本実施例では、本願発明のアクティブマトリクス型液晶表示装置の画素マトリクス回路とその周辺に設けられる駆動回路のＴＦＴを同時に作製する方法の一例について、図１３〜図１５を用いて説明する。なお、本実施例は本願発明のアクティブマトリクス型液晶表示装置の作製方法の一例であって、本願発明はこの作製方法に限られない。
【００７０】
〔島状半導体層、ゲート絶縁膜形成の工程：図１３（Ａ）〕
図１３（Ａ）において、アクティブマトリクス基板６００１には、無アルカリガラス基板や石英基板を使用することが望ましい。その他にもシリコン基板や金属基板の表面に絶縁膜を形成したものをアクティブマトリクス基板としても良い。
【００７１】
そして、アクティブマトリクス基板６００１のＴＦＴが形成される表面には、酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜からなる下地膜をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形成した。例えば下地膜として、窒化シリコン膜６００２を２５〜１００ｎｍ、ここでは５０ｎｍの厚さに、酸化シリコン膜６００３を５０〜３００ｎｍ、ここでは１５０ｎｍの厚さとした２層構造で形成すると良い。下地膜はアクティブマトリクス基板からの不純物汚染を防ぐために設けられるものであり、石英基板を用いた場合には必ずしも設けなくても良い。
【００７２】
次に下地膜の上に２０〜１００ｎｍの厚さの、非晶質シリコン膜を公知の成膜法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。ここでは、下地膜と非晶質シリコン膜とは、同じ成膜法で形成することが可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにすることで表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。
【００７３】
非晶質シリコン膜から結晶質シリコン膜を形成する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。また、シリコンの結晶化を助長する触媒元素を用いて熱結晶化の方法で結晶質シリコン膜を作製しても良い。その他に、微結晶シリコン膜を用いても良いし、結晶質シリコン膜を直接堆積成膜しても良い。さらに、単結晶シリコンを基板上に貼りあわせるＳＯＩ（Silicon  On  Insulators）の公知技術を使用して結晶質シリコン膜を形成しても良い。
【００７４】
こうして形成された結晶質シリコン膜の不要な部分をエッチング除去して、島状半導体層６００４〜６００６を形成した。結晶質シリコン膜のｎチャネル型ＴＦＴが作製される領域には、しきい値電圧を制御するため、あらかじめ１×１０15〜５×１０17ｃｍ-3程度の濃度でボロン（Ｂ）を添加しておいても良い。
【００７５】
次に、島状半導体層６００４〜６００６を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜６００７を形成した。ゲート絶縁膜６００７は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を７５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸の混合雰囲気中、８００〜１０００℃で熱酸化して１１５ｎｍのゲート絶縁膜としても良い。（図１３（Ａ））
【００７６】
〔ｎ-領域の形成：図１３（Ｂ）〕
島状半導体層６００４、６００６及び配線を形成する領域の全面と、島状半導体層６００５の一部（チャネル形成領域となる領域を含む）にレジストマスク６００８〜６０１１を形成し、ｎ型を付与する不純物元素を添加して低濃度不純物領域６０１２、６０１３を形成した。この低濃度不純物領域６０１２、６０１３は、後にＣＭＯＳ回路のｎチャネル型ＴＦＴに、ゲート絶縁膜を介してゲート電極と重なるＬＤＤ領域（本明細書中ではＬov領域という。なお、ovとはoverlapの意味である。）を形成するための不純物領域である。なお、ここで形成された低濃度不純物領域に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）で表すこととする。従って、本明細書中では低濃度不純物領域６０１２、６０１３をｎ-領域と言い換えることができる。
【００７７】
ここではフォスフィン（ＰＨ3）を質量分離しないでプラズマ励起したイオンドープ法でリンを添加した。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程では、ゲート絶縁膜６００７を通してその下の半導体層にリンを添加した。添加するリン濃度は、５×１０17〜５×１０18atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。
【００７８】
その後、レジストマスク６００８〜６０１１を除去し、窒素雰囲気中で４００〜９００℃、好ましくは５５０〜８００℃で１〜１２時間の熱処理を行ない、この工程で添加されたリンを活性化する工程を行なった。
【００７９】
〔ゲート電極用および配線用導電膜の形成：図１３（Ｃ）〕
第１の導電膜６０１４を、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素またはいずれかを主成分とする導電性材料で、１０〜１００ｎｍの厚さに形成した。第１の導電膜６０１４としては、例えば窒化タンタル（ＴａＮ）や窒化タングステン（ＷＮ）を用いることが望ましい。さらに、第１の導電膜６０１４上に第２の導電膜６０１５をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素またはいずれかを主成分とする導電性材料で、１００〜４００ｎｍの厚さに形成した。例えば、Ｔａを２００ｎｍの厚さに形成すれば良い。また、図示しないが、第１の導電膜６０１４の下に導電膜６０１４、６０１５（特に導電膜６０１５）の酸化防止のためにシリコン膜を２〜２０ｎｍ程度の厚さで形成しておくことは有効である。
【００８０】
〔ｐ−ｃｈゲート電極、配線電極の形成とｐ++領域の形成：図１４（Ａ）〕
レジストマスク６０１６〜６０１９を形成し、第１の導電膜と第２の導電膜（以下、積層膜として取り扱う）をエッチングして、ｐチャネル型ＴＦＴのゲート電極６０２０、ゲート信号線６０２１、６０２２を形成した。なお、ｎチャネル型ＴＦＴとなる領域の上には全面を覆うように導電膜６０２３、６０２４を残した。
【００８１】
そして、レジストマスク６０１６〜６０１９をそのまま残してマスクとし、ｐチャネル型ＴＦＴが形成される半導体層６００４の一部に、ｐ型を付与する不純物元素を添加する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法（勿論、イオンインプランテーション法でも良い）で添加した。ここでは５×１０20〜３×１０21atoms/cm3の濃度にボロンを添加した。なお、ここで形成された不純物領域に含まれるｐ型を付与する不純物元素の濃度を（ｐ++）で表すこととする。従って、本明細書中では不純物領域６０２５、６０２６をｐ++領域と言い換えることができる。
【００８２】
なお、この工程において、レジストマスク６０１６〜６０１９を使用してゲート絶縁膜６００７をエッチング除去して、島状半導体層６００４の一部を露出させた後、ｐ型を付与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため、島状半導体膜に与えるダメージも少ないし、スループットも向上する。
【００８３】
〔ｎ―ｃｈゲート電極の形成：図１４（Ｂ）〕
次に、レジストマスク６０１６〜６０１９を除去した後、レジストマスク６０２７〜６０３０を形成し、ｎチャネル型ＴＦＴのゲート電極６０３１、６０３２を形成した。このときゲート電極６０３１はｎ-領域６０１２、６０１３とゲート絶縁膜６００７を介して重なるように形成した。
【００８４】
〔ｎ+領域の形成：図１４（Ｃ）〕
次に、レジストマスク６０２７〜６０３０を除去し、レジストマスク６０３３〜６０３５を形成した。そして、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域を形成する工程を行なった。レジストマスク６０３５はｎチャネル型ＴＦＴのゲート電極６０３２を覆う形で形成した。これは、後の工程において画素マトリクス回路のｎチャネル型ＴＦＴに、ゲート電極と重ならないようにＬＤＤ領域を形成するためである。
【００８５】
そして、ｎ型を付与する不純物元素を添加して不純物領域６０３６〜６０４０を形成した。ここでも、フォスフィン（ＰＨ3）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3とした。なお、ここで形成された不純物領域６０３８〜６０４０に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）で表すこととする。従って、本明細書中では不純物領域６０３８〜６０４０をｎ+領域と言い換えることができる。また、不純物領域６０３６、６０３７は既にｎ-領域が形成されていたので、厳密には不純物領域６０３８〜６０４０よりも若干高い濃度でリンを含む。
【００８６】
なお、この工程において、レジストマスク６０３３〜６０３５およびゲート電極６０３１をマスクとしてゲート絶縁膜６００７をエッチングし、島状半導体膜６００５、６００６の一部を露出させた後、ｎ型を付与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため、島状半導体膜に与えるダメージも少ないし、スループットも向上する。
【００８７】
〔ｎ--領域の形成：図１５（Ａ）〕
次に、レジストマスク６０３３〜６０３５を除去し、画素マトリクス回路のｎチャネル型ＴＦＴとなる島状半導体層６００６にｎ型を付与する不純物元素を添加する工程を行った。こうして形成された不純物領域６０４１〜６０４４には前記ｎ-領域と同程度かそれより少ない濃度（具体的には５×１０16〜１×１０18atoms/cm3）のリンが添加されるようにした。なお、ここで形成された不純物領域６０４１〜６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）で表すこととする。従って、本明細書中では不純物領域６０４１〜６０４４をｎ--領域と言い換えることができる。また、この工程ではゲート電極で隠された不純物領域６０６８、６０６９を除いて全ての不純物領域にｎ??の濃度でリンが添加されているが、非常に低濃度であるため無視して差し支えない。
【００８８】
〔熱活性化の工程：図１５（Ｂ）〕
次に、後に第１の層間絶縁膜の一部となる保護絶縁膜６０４５を形成した。保護絶縁膜６０４５は窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は１００〜４００ｎｍとすれば良い。
【００８９】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において３００〜６５０℃、好ましくは４００〜５５０℃、ここでは４５０℃、２時間の熱処理を行った。
【００９０】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００９１】
〔層間絶縁膜、ソース／ドレイン電極、遮蔽膜、画素電極、保持容量の形成：図１５（Ｃ）〕
活性化工程を終えたら、保護絶縁膜６０４５の上に０．５〜１．５μm厚の層間絶縁膜６０４６を形成した。前記保護絶縁膜６０４５と層間絶縁膜６０４６とでなる積層膜を第１の層間絶縁膜とした。
【００９２】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールが形成され、ソース電極６０４７〜６０４９と、ドレイン電極６０５０、６０５１を形成した。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【００９３】
次に、パッシベーション膜６０５２として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成した。その後、この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン電極を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６０５２に開口部を形成しておいても良い。
【００９４】
その後、有機樹脂からなる第２の層間絶縁膜６０５３を約１μmの厚さに形成した。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもできる。ここでは、アクティブマトリクス基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【００９５】
次に、画素マトリクス回路となる領域において、第２の層間絶縁膜６０５３上に遮蔽膜６０５４を形成した。遮蔽膜６０５４はアルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）から選ばれた元素またはいずれかを主成分とする膜で１００〜３００ｎｍの厚さに形成した。そして、遮蔽膜６０５４の表面に陽極酸化法またはプラズマ酸化法により３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）の厚さの誘電体としての酸化膜６０５５を形成した。ここでは遮蔽膜６０５４としてアルミニウム膜またはアルミニウムを主成分とする膜を用い、酸化膜６０５５として酸化アルミニウム膜（アルミナ膜）を用いた。
【００９６】
なお、ここでは遮蔽膜の表面のみに酸化膜６０５５を設ける構成としたが、酸化膜６０５５をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても良い。その場合も膜厚は３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）とすることが好ましい。また、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ（Diamond  like  carbon）膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良い。
【００９７】
次に、第２の層間絶縁膜６０５３及びパッシベーション膜６０５２にドレイン電極６０５１に達するコンタクトホールを形成し、画素電極６０５６、６０５７，６０５８を形成した。なお、画素電極６０５７、６０５８はそれぞれ隣接する別の画素の画素電極である。画素電極６０５６〜６０５８は、透過型アクティブマトリクス型液晶表示装置とする場合には透明導電膜を用い、反射型のアクティブマトリクス型液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型のアクティブマトリクス型液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。
【００９８】
また、この時、画素電極６０５６と遮蔽膜６０５４とが酸化膜６０５５を介して重なった領域６０５９が保持容量を形成した。
【００９９】
こうして同一基板上に、ドライバー回路となるＣＭＯＳ回路と画素マトリクス回路とを有したアクティブマトリクス基板が完成した。なお、ドライバー回路となるＣＭＯＳ回路にはｐチャネル型ＴＦＴ６０８１、ｎチャネル型ＴＦＴ６０８２が形成され、画素マトリクス回路にはｎチャネル型ＴＦＴでなる画素ＴＦＴ６０８３が形成された。
【０１００】
ＣＭＯＳ回路のｐチャネル型ＴＦＴ６０８１には、チャネル形成領域６０６２、ソース領域６０６３、ドレイン領域６０６４がそれぞれｐ+領域で形成された。また、ｎチャネル型ＴＦＴ６０８２には、チャネル形成領域６０６５、ソース領域６０６６、ドレイン領域６０６７、ゲート絶縁膜を介してゲート電極と重なったＬＤＤ領域（以下、Ｌov領域という。なお、ovとはoverlapの意である。）６０６８、６０６９が形成された。この時、ソース領域６０６６、ドレイン領域６０６７はそれぞれ（ｎ-＋ｎ+）領域で形成され、Ｌov領域６０６８、６０６９はｎ-領域で形成された。
【０１０１】
また、画素ＴＦＴ６０８３には、チャネル形成領域６０７０、６０７１、ソース領域６０７２、ドレイン領域６０７３、ゲート絶縁膜６００７を介してゲート電極と重ならないＬＤＤ領域（以下、Ｌoff領域という。なお、offとはoffsetの意である。）６０７４〜６０７７、Ｌoff領域６０７５、６０７６に接したｎ+領域６０７８が形成された。この時、ソース領域６０７２、ドレイン領域６０７３はそれぞれｎ+領域で形成され、Ｌoff領域６０７４〜６０７７はｎ--領域で形成された。
【０１０２】
チャネル長３〜７μｍに対してＬov領域の長さ（幅）は０．５〜３．０μｍ、代表的には１．０〜１．５μｍとすれば良い。また、画素ＴＦＴ６０８３に設けられるＬoff領域６０７４〜６０７７の長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。
【０１０３】
図５〜図７に本実施例の作製方法で作製したアクティブマトリクス型液晶表示装置のアクティブマトリクス基板側の上面図及び断面図を示す。図５は上面図、図６及び図７は図５のＡ−Ａ’における断面図である。
【０１０４】
アクティブマトリクス基板３０１（図１３（Ａ）で示すところの６００１）ソース信号線駆動回路３０２、ゲート信号線駆動回路３０３、画素マトリクス回路３０４、遮蔽膜３０５（図１５（Ｃ）で示すところの６０５４）、ＩＴＯ配線３０７、コモン線３０６、ＦＰＣ３０９が図５に示すように設けられている。
【０１０５】
ＩＴＯ配線３０７とコモン線３０６とは接続されており、コモン線３０６はＦＰＣ３０９によって基板の外部に接続され、一定の電位（基準電位）に保たれている。コモン線３０６に接続されたＩＴＯ配線３０７が遮蔽膜３０５の上部に設けられている部分にカップリング容量３０８が形成されている。
【０１０６】
図６に、遮蔽膜をフローティングにし、カップリング容量を設けた場合における、図５のＡ−Ａ’の断面図を示す。アクティブマトリクス基板３０１、図１５（Ｃ）に示したｎチャネル型ＴＦＴを有するゲート信号線駆動回路３０３、遮蔽膜３０５、誘電体３１０（図１５（Ｃ）で示すところの６０５５）、ＩＴＯ配線３０７、コモン線３０６、フィラー３１３、樹脂３１４、ＦＰＣからの引き出し端子上に成膜されたＩＴＯ膜３１２、ＦＰＣからの引き出し端子３１１が図６に示すように設けられている。
【０１０７】
遮蔽膜３０５とＩＴＯ配線３０７と、その間に挟まれた誘電体３１０とによって、カップリング容量が形成されている。ＩＴＯ配線３０７は、ゲート信号線駆動回路３０３上に設けられており、コモン線３０６と接続している。ＦＰＣからの引き出し端子３１１上にはＦＰＣからの引き出し端子上に成膜されたＩＴＯ膜３１２が接するように形成されている。そしてＦＰＣからの引き出し端子３１１上のＩＴＯ膜３１２とコモン線３０６とは、フィラー３１３と樹脂３１４とによって接続されている。
【０１０８】
樹脂３１４は光硬化性の樹脂であっても、熱硬化性の樹脂であっても良く、また光硬化性の樹脂と熱硬化性の樹脂との混合物であっても良い。光硬化性の樹脂と熱硬化性の樹脂との混合物を用いた場合、光によって仮接着の後、熱を加えて圧着させることにより接続する。またフィラーは導電性の材料であることが必要である。大きさの異なるフィラーを２種類以上用いても良く、この場合、サイズの小さいフィラーはスペーサとして働くので導電性でなくても良く、サイズの大きい粒子は電気的に接続させる働きをするので導電性であることが必要である。
【０１０９】
図７に、遮蔽膜をコモン線に接続し、カップリング容量を設けた場合における、図５のＡ−Ａ’の断面図を示す。符号は、図５及び図６で示したものと同じ場合は、同じ番号で示している。
【０１１０】
遮蔽膜３０５とＩＴＯ配線３０７と、その間に挟まれた誘電体３１０とによって、カップリング容量が形成されている。ＩＴＯ配線３０７は、ゲート信号線駆動回路３０３上に設けられており、コモン線３０６と接続している。ＦＰＣからの引き出し端子３１１上にはＦＰＣからの引き出し端子上に成膜されたＩＴＯ膜３１２が接するように形成されており、ＦＰＣからの引き出し端子３１１上のＦＰＣからの引き出し端子上に成膜されたＩＴＯ膜３１２とコモン線３０６とは、フィラー３１３と樹脂３１４とによって接続されている。
【０１１１】
遮蔽膜３０５は、図に示すようにコンタクト部３１５によってＩＴＯ配線と接続され、コモン線３０６と同じ電位に保たれている。
【０１１２】
（実施例２）
画素マトリクス回路とその周辺に設けられる駆動回路のＴＦＴを同時に作製する方法を、実施例１に示した以外の方法で作製する例について、図１６〜図１８を用いて説明する。
【０１１３】
〔島状半導体層、ゲート絶縁膜形成の工程：図１６（Ａ）〕
図１６（Ａ）において、アクティブマトリクス基板７００１には、無アルカリガラス基板や石英基板を使用することが望ましい。その他にもシリコン基板や金属基板の表面に絶縁膜を形成したものをアクティブマトリクス基板としても良い。
【０１１４】
そして、アクティブマトリクス基板７００１のＴＦＴが形成される表面には、酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜からなる下地膜をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形成した。例えば下地膜として、窒化シリコン膜７００２を２５〜１００ｎｍ、ここでは５０ｎｍの厚さに、酸化シリコン膜７００３を５０〜３００ｎｍ、ここでは１５０ｎｍの厚さとした２層構造で形成すると良い。下地膜はアクティブマトリクス基板からの不純物汚染を防ぐために設けられるものであり、石英基板を用いた場合には必ずしも設けなくても良い。
【０１１５】
次に下地膜の上に２０〜１００ｎｍの厚さの、非晶質シリコン膜を公知の成膜法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。ここでは、下地膜と非晶質シリコン膜とは、同じ成膜法で形成することが可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにすることで表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。
【０１１６】
非晶質シリコン膜から結晶質シリコン膜を形成する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。また、シリコンの結晶化を助長する触媒元素を用いて熱結晶化の方法で結晶質シリコン膜を作製しても良い。その他に、微結晶シリコン膜を用いても良いし、結晶質シリコン膜を直接堆積成膜しても良い。さらに、単結晶シリコンを基板上に貼りあわせるＳＯＩ（Silicon  On  Insulators）の公知技術を使用して結晶質シリコン膜を形成しても良い。
【０１１７】
こうして形成された結晶質シリコン膜の不要な部分をエッチング除去して、島状半導体層７００４〜７００６を形成した。結晶質シリコン膜のｎチャネル型ＴＦＴが作製される領域には、しきい値電圧を制御するため、あらかじめ１×１０15〜５×１０17ｃｍ-3程度の濃度でボロン（Ｂ）を添加しておいても良い。
【０１１８】
次に、島状半導体層７００４〜７００６を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜７００７を形成した。ゲート絶縁膜７００７は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を７５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸の混合雰囲気中、８００〜１０００℃で熱酸化して１１５ｎｍのゲート絶縁膜としても良い。（図１６（Ａ））
【０１１９】
〔ｎ-領域の形成：図１６（Ｂ）〕
島状半導体層７００４、７００６及び配線を形成する領域の全面と、島状半導体層７００５の一部（チャネル形成領域となる領域を含む）にレジストマスク７００８〜７０１１を形成し、ｎ型を付与する不純物元素を添加して低濃度不純物領域７０１２を形成した。この低濃度不純物領域７０１２は、後にＣＭＯＳ回路のｎチャネル型ＴＦＴに、ゲート絶縁膜７００７を介してゲート電極と重なるＬＤＤ領域（本明細書中ではＬov領域という。なお、ovとはoverlapの意味である。）を形成するための不純物領域である。なお、ここで形成された低濃度不純物領域に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）で表すこととする。従って、本明細書中では低濃度不純物領域７０１２をｎ-領域と言い換えることができる。
【０１２０】
ここではフォスフィン（ＰＨ3）を質量分離しないでプラズマ励起したイオンドープ法でリンを添加した。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程では、ゲート絶縁膜７００７を通してその下の半導体層にリンを添加した。添加するリン濃度は、５×１０17〜５×１０18atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。
【０１２１】
その後、レジストマスク７００８〜７０１１を除去し、窒素雰囲気中で４００〜９００℃、好ましくは５５０〜８００℃で１〜１２時間の熱処理を行ない、この工程で添加されたリンを活性化する工程を行なった。
【０１２２】
〔ゲート電極用および配線用導電膜の形成：図１６（Ｃ）〕
第１の導電膜７０１３を、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素またはいずれかを主成分とする導電性材料で、１０〜１００ｎｍの厚さに形成した。第１の導電膜７０１３としては、例えば窒化タンタル（ＴａＮ）や窒化タングステン（ＷＮ）を用いることが望ましい。さらに、第１の導電膜７０１３上に第２の導電膜７０１４をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素またはいずれかを主成分とする導電性材料で、１００〜４００ｎｍの厚さに形成した。例えば、Ｔａを２００ｎｍの厚さに形成すれば良い。また、図示しないが、第１の導電膜７０１３の下に導電膜７０１３、７０１４（特に導電膜７０１４）の酸化防止のためにシリコン膜を２〜２０ｎｍ程度の厚さで形成しておくことは有効である。
【０１２３】
〔ｐ−ｃｈゲート電極、配線電極の形成とｐ+領域の形成：図１７（Ａ）〕
レジストマスク７０１５〜７０１８を形成し、第１の導電膜と第２の導電膜（以下、積層膜として取り扱う）をエッチングして、ｐチャネル型ＴＦＴのゲート電極７０１９、ゲート信号線７０２０、７０２１を形成した。なお、ｎチャネル型ＴＦＴとなる領域の上には全面を覆うように導電膜７０２２、７０２３を残した。
【０１２４】
そして、レジストマスク７０１５〜７０１８をそのまま残してマスクとし、ｐチャネル型ＴＦＴが形成される半導体層７００４の一部に、ｐ型を付与する不純物元素を添加する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法（勿論、イオンインプランテーション法でも良い）で添加した。ここでは５×１０20〜３×１０21atoms/cm3の濃度にボロンを添加した。なお、ここで形成された不純物領域に含まれるｐ型を付与する不純物元素の濃度を（ｐ++）で表すこととする。従って、本明細書中では不純物領域７０２４、７０２５をｐ++領域と言い換えることができる。
【０１２５】
なお、この工程において、レジストマスク７０１５〜７０１８を使用してゲート絶縁膜７００７をエッチング除去して、島状半導体層７００４の一部を露出させた後、ｐ型を付与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため、島状半導体膜に与えるダメージも少ないし、スループットも向上する。
【０１２６】
〔ｎ―ｃｈゲート電極の形成：図１７（Ｂ）〕
次に、レジストマスク７０１５〜７０１８を除去した後、レジストマスク７０２６〜７０２９を形成し、ｎチャネル型ＴＦＴのゲート電極７０３０、７０３１を形成した。このときゲート電極７０３０はｎ-領域７０１２とゲート絶縁膜７００７を介して重なるように形成した。
【０１２７】
〔ｎ+領域の形成：図１７（Ｃ）〕
次に、レジストマスク７０２６〜７０２９を除去し、レジストマスク７０３２〜７０３４を形成した。そして、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域を形成する工程を行なった。レジストマスク７０３４はｎチャネル型ＴＦＴのゲート電極７０３１を覆う形で形成した。これは、後の工程において画素マトリクス回路のｎチャネル型ＴＦＴに、ゲート電極と重ならないようにＬＤＤ領域を形成するためである。
【０１２８】
そして、ｎ型を付与する不純物元素を添加して不純物領域７０３５〜７０３９を形成した。ここでも、フォスフィン（ＰＨ3）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3とした。なお、ここで形成された不純物領域７０３７〜７０３９に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）で表すこととする。従って、本明細書中では不純物領域７０３７〜７０３９をｎ+領域と言い換えることができる。また、不純物領域７０３５、７０３６は既にｎ-領域が形成されていたので、厳密には不純物領域７０３７〜７０３９よりも若干高い濃度でリンを含む。
【０１２９】
なお、この工程において、レジストマスク７０３２〜７０３４およびゲート電極７０３０をマスクとしてゲート絶縁膜７００７をエッチングし、島状半導体膜７００５、７００６の一部を露出させた後、ｎ型を付与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため、島状半導体膜に与えるダメージも少ないし、スループットも向上する。
【０１３０】
〔ｎ--領域の形成：図１８（Ａ）〕
次に、レジストマスク７０３２〜７０３４を除去し、画素マトリクス回路のｎチャネル型ＴＦＴとなる島状半導体層７００６にｎ型を付与する不純物元素を添加する工程を行った。こうして形成された不純物領域７０４０〜７０４３には前記ｎ-領域と同程度かそれより少ない濃度（具体的には５×１０16〜１×１０18atoms/cm3）のリンが添加されるようにした。なお、ここで形成された不純物領域７０４０〜７０４３に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）で表すこととする。従って、本明細書中では不純物領域７０４０〜７０４３をｎ--領域と言い換えることができる。また、この工程ではゲート電極で隠された不純物領域７０６７を除いて全ての不純物領域にｎ??の濃度でリンが添加されているが、非常に低濃度であるため無視して差し支えない。
【０１３１】
〔熱活性化の工程：図１８（Ｂ）〕
次に、後に第１の層間絶縁膜の一部となる保護絶縁膜７０４４を形成した。保護絶縁膜７０４４は窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は１００〜４００ｎｍとすれば良い。
【０１３２】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において３００〜６５０℃、好ましくは４００〜５５０℃、ここでは４５０℃、２時間の熱処理を行った。
【０１３３】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１３４】
〔層間絶縁膜、ソース／ドレイン電極、遮蔽膜、画素電極、保持容量の形成：図１８（Ｃ）〕
活性化工程を終えたら、保護絶縁膜７０４４の上に０．５〜１．５μm厚の層間絶縁膜７０４５を形成した。前記保護絶縁膜７０４４と層間絶縁膜７０４５とでなる積層膜を第１の層間絶縁膜とした。
【０１３５】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールが形成され、ソース電極７０４６〜７０４８と、ドレイン電極７０４９、７０５０を形成した。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【０１３６】
次に、パッシベーション膜７０５１として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成した。その後、この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン電極を接続するためのコンタクトホールを形成する位置において、パッシベーション膜７０５１に開口部を形成しておいても良い。
【０１３７】
その後、有機樹脂からなる第２の層間絶縁膜７０５２を約１μmの厚さに形成した。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもできる。ここでは、アクティブマトリクス基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【０１３８】
次に、画素マトリクス回路となる領域において、第２の層間絶縁膜７０５２上に遮蔽膜７０５３を形成した。遮蔽膜７０５３はアルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）から選ばれた元素またはいずれかを主成分とする膜で１００〜３００ｎｍの厚さに形成した。そして、遮蔽膜７０５４の表面に陽極酸化法またはプラズマ酸化法により３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）の厚さの誘電体７０５４を形成した。ここでは遮蔽膜７０５３としてアルミニウム膜またはアルミニウムを主成分とする膜を用い、誘電体７０５４として酸化アルミニウム膜（アルミナ膜）を用いた。
【０１３９】
なお、ここでは遮蔽膜の表面のみに誘電体７０５４を設ける構成としたが、誘電体７０５４をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても良い。その場合も膜厚は３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）とすることが好ましい。また、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ（Diamond  like  carbon）膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良い。
【０１４０】
次に、第２の層間絶縁膜７０５２及びパッシベーション膜７０５１にドレイン電極７０５０に達するコンタクトホールを形成し、画素電極７０５５、７０５６、７０５７を形成した。なお、画素電極７０５６、７０５７はそれぞれ隣接する別の画素の画素電極である。画素電極７０５５〜７０５７は、透過型アクティブマトリクス型液晶表示装置とする場合には透明導電膜を用い、反射型のアクティブマトリクス型液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型のアクティブマトリクス型液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。
【０１４１】
また、この時、画素電極７０５５と遮蔽膜７０５３とが誘電体７０５４を介して重なった領域７０５８、言い換えると画素電極７０５５の上部に誘電体７０５４を介して遮蔽膜７０５３を設けた領域７０５８に保持容量を形成した。
【０１４２】
こうして同一基板上に、ドライバー回路となるＣＭＯＳ回路と画素マトリクス回路とを有したアクティブマトリクス基板が完成した。なお、ドライバー回路となるＣＭＯＳ回路にはｐチャネル型ＴＦＴ７０８１、ｎチャネル型ＴＦＴ７０８２が形成され、画素マトリクス回路にはｎチャネル型ＴＦＴでなる画素ＴＦＴ７０８３が形成された。
【０１４３】
ＣＭＯＳ回路のｐチャネル型ＴＦＴ７０８１には、チャネル形成領域７０６１、ソース領域７０６２、ドレイン領域７０６３がそれぞれｐ+領域で形成された。また、ｎチャネル型ＴＦＴ７０８２には、チャネル形成領域７０６４、ソース領域７０６５、ドレイン領域７０６６、ゲート絶縁膜７００７を介してゲート電極と重なったＬＤＤ領域（以下、Ｌov領域という。なお、ovとはoverlapの意である。）７０６７が形成された。この時、ソース領域７０６５、ドレイン領域７０６６はそれぞれ（ｎ-＋ｎ+）領域で形成され、Ｌov領域７０６７はｎ-領域で形成された。
【０１４４】
また、画素ＴＦＴ７０８３には、チャネル形成領域７０６８、７０６９、ソース領域７０７０、ドレイン領域７０７１、ゲート絶縁膜７００７を介してゲート電極と重ならないＬＤＤ領域（以下、Ｌoff領域という。なお、offとはoffsetの意である。）７０７２〜７０７５、Ｌoff領域７０７３、７０７４に接したｎ+領域７０７６が形成された。この時、ソース領域７０７０、ドレイン領域７０７１はそれぞれｎ+領域で形成され、Ｌoff領域７０７２〜７０７５はｎ--領域で形成された。
【０１４５】
また、チャネル長３〜７μｍに対してＬov領域の長さ（幅）は０．５〜３．０μｍ、代表的には１．０〜１．５μｍとすれば良い。また、画素ＴＦＴ７０８３に設けられるＬoff領域７０７２〜７０７５の長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。
【０１４６】
（実施例３）
本願発明の画素マトリクス回路とその周辺に設けられる駆動回路のＴＦＴを同時に作製する実施例１に示した以外の方法の一例について、図１９を用いて説明する。なお、本願発明はこの作製方法に限られない。本実施例は、実施例２にも適用可能である。
【０１４７】
実施例１の図１３（Ｃ）の工程まで同様に形成する。次にレジストマスクを用いて、第１の導電膜と第２の導電膜（以下、積層膜として取り扱う）をエッチングして、ｐチャネル型ＴＦＴのゲート電極８００１、ｎチャネル型ＴＦＴのゲート電極８００２、ゲート信号線８００３ａ、８００３ｂを形成した。このときゲート電極８００２はｎ-領域６０１２、６０１３とゲート絶縁膜を介して重なるようにした。（図１９（Ａ））
【０１４８】
そして、ｐチャネル型ＴＦＴのゲート電極８００１、ｎチャネル型ＴＦＴのゲート電極８００２、ゲート信号線８００３ａ、８００３ｂをそれぞれマスクとして、ｎ型を付与する不純物を添加した。こうして形成された不純物領域８００４、８００５、８００６、８００７、８００８には、図１４（Ｂ）で示した前記ｎ-領域と同程度かそれより少ない濃度（具体的には５×１０16〜１×１０18atoms／cm3）のリンが添加されるようにした。なお、ここで形成された不純物領域８００４〜８００８に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）で表すこととする。従って、本明細書中では不純物領域８００４〜８００８をｎ--領域と言い換えることができる。（図１９（Ｂ））
【０１４９】
次に、レジストマスク８０１１〜８０１４を形成した。そして、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域を形成する工程を行なった。レジストマスク８０１２はｎチャネル型ＴＦＴのゲート電極８００２を覆う形で形成した。これは、後の工程において画素マトリクス回路のｎチャネル型ＴＦＴに、ゲート電極と重ならないようにＬＤＤ領域を形成するためである。
【０１５０】
そして、ｎ型を付与する不純物元素を添加して不純物領域８０１６〜８０２２を形成した。ここでも、フォスフィン（ＰＨ3）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3とした。なお、ここで形成された不純物領域８０１８〜８０２２に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）で表すこととする。従って、本明細書中では不純物領域８０１８〜８０２２をｎ+領域と言い換えることができる。また、不純物領域８００９、８０１０は既にｎ-領域が形成されていたので、厳密には不純物領域８０２０〜８０２２よりも若干高い濃度でリンを含む。（図１９（Ｃ））
【０１５１】
なお、この工程において、レジストマスク８０１１〜８０１４をマスクとしてゲート絶縁膜６００７をエッチングし、島状半導体膜６００５、６００６の一部を露出させた後、ｎ型を付与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため、島状半導体膜に与えるダメージも少ないし、スループットも向上する。
【０１５２】
レジストマスク８０２４を、ｎチャネル型ＴＦＴとなる領域の上全面を覆うように形成した。そして、レジストマスク８０２４をマスクとし、ｐチャネル型ＴＦＴが形成される半導体層６００４の一部に、ｐ型を付与する不純物元素を添加する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法（勿論、イオンインプランテーション法でも良い）で添加した。ここでは５×１０20〜３×１０21atoms/cm3の濃度にボロンを添加した。なお、ここで形成された不純物領域に含まれるｐ型を付与する不純物元素の濃度を（ｐ+）で表すこととする。従って、本明細書中では不純物領域８０２５、８０２６をｐ+領域と言い換えることができる。（図１９（Ｄ））
【０１５３】
なお、この工程において、レジストマスク８０２４を使用してゲート絶縁膜６００７をエッチング除去して、島状半導体層６００４の一部を露出させた後、ｐ型を付与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため、島状半導体膜に与えるダメージも少ないし、スループットも向上する。
【０１５４】
次に、添加された不純物元素（リンまたはボロン）の活性化工程を行う。本実施例ではこの活性化工程をファーネスアニールまたはランプアニールによって行うことが好ましい。ファーネスアニールを用いる場合、４５０〜６５０℃、好ましくは５００〜５５０℃、ここでは５００℃、４時間の熱処理を行うことにする。（図１９（Ｅ））
【０１５５】
本実施例の場合、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの双方のソース領域またはドレイン領域に、必ずｎ+領域に相当する濃度のリンが含まれた領域を有する。そのため、熱活性化のための熱処理工程において、リンによるニッケルのゲッタリング効果を得ることができる。即ち、チャネル形成領域から矢印で示す方向へニッケルが移動し、ソース領域またはドレイン領域に含まれるリンの作用によってゲッタリングされる。
【０１５６】
このように本実施例を実施すると、島状半導体膜に添加された不純物元素の活性化工程と、結晶化に用いた触媒元素のゲッタリング工程とを兼ねることができ、工程の簡略化に有効である。
【０１５７】
そして実施例１で上述したように、図１５（Ｂ）に示したのと同様の工程で、画素マトリクス回路とその周辺に設けられる駆動回路のＴＦＴを完成する。なお、本実施例で示した作製工程は一例であり、作製工程の順序は本実施例の形態に限られない。
【０１５８】
（実施例４）
【０１５９】
上述の実施例１〜３で説明した本願発明のアクティブマトリクス型液晶表示装置は、図２０に示すような３板式のプロジェクタに用いることができる。
【０１６０】
図２０において、２４０１は白色光源、２４０２〜２４０５はダイクロイックミラー、２４０６ならびに２４０７は全反射ミラー、２４０８〜２４１０は本願発明のアクティブマトリクス型液晶表示装置、および２４１１は投影レンズである。
【０１６１】
（実施例５）
【０１６２】
また、上述の実施例１〜３で説明した本願発明のアクティブマトリクス型液晶表示装置は、図２１に示すような３板式のプロジェクタに用いることもできる。
【０１６３】
図２１において、２５０１は白色光源、２５０２ならびに２５０３はダイクロイックミラー、２５０４、２５０６は全反射ミラー、２５０７〜２５０９は本願発明のアクティブマトリクス型液晶表示装置、および２５１０はダイクロイックプリズム、および２５１１は投影レンズである。
【０１６４】
（実施例６）
【０１６５】
また、上述の実施例１〜３で説明した本願発明のアクティブマトリクス型液晶表示装置は、図２２に示すような単板式のプロジェクタに用いることもできる。
【０１６６】
図２２において、２６０１はランプとリフレクターとから成る白色光源である。２６０２、２６０３、および２６０４は、ダイクロイックミラーであり、それぞれ青、赤、緑の波長領域の光を選択的に反射する。２６０５はマイクロレンズアレイであり、複数のマイクロレンズによって構成されている。２６０６は本願発明のアクティブマトリクス型液晶表示装置である。２６０７は集光レンズ、２６０８は投射レンズ、２６０９はスクリーンである。
【０１６７】
（実施例７）
【０１６８】
上記実施例５〜７のプロジェクタは、その投影方法によってリアプロジェクタとフロントプロジェクタとがある。
【０１６９】
図２３（Ａ）はフロント型プロジェクタ−であり、本体１０００１、本願発明のアクティブマトリクス型液晶表示装置１０００２、光源１０００３、光学系１０００４、スクリーン１０００５で構成されている。なお、図２３（Ａ）には、アクティブマトリクス型液晶表示装置を１つ組み込んだフロントプロジェクタが示されているが、アクティブマトリクス型液晶表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込むことによって、より高解像度・高精細のフロント型プロジェクタを実現することができる。
【０１７０】
図２３（Ｂ）はリア型プロジェクタであり、１０００６は本体、１０００７はアクティブマトリクス型液晶表示装置であり、１０００８は光源であり、１０００９はリフレクター、１００１０はスクリーンである。なお、図２３（Ｂ）には、アクティブマトリクス型半導体表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んだリア型プロジェクタが示されている。
【０１７１】
（実施例８）
【０１７２】
本実施例では、本願発明のアクティブマトリクス型液晶表示装置をゴーグル型ディスプレイに用いた例を示す。
【０１７３】
図２４を参照する。２８０１はゴーグル型ディスプレイ本体である。２８０２−Ｒならびに２８０２−Ｌは本願発明のアクティブマトリクス型液晶表示装置であり、２８０３−Ｒならびに２８０３−ＬはＬＥＤバックライトであり、２８０４−Ｒならびに２８０４−Ｌは光学素子である。
【０１７４】
なお本実施例は、実施例１〜３と自由に組み合わせることが可能である。
【０１７５】
（実施例９）
【０１７６】
本願発明のアクティブマトリクス型液晶表示装置には他に様々な用途がある。本実施例では、本願発明のアクティブマトリクス型液晶表示装置を組み込んだ半導体装置について説明する。
【０１７７】
このような半導体装置には、ビデオカメラ、スチルカメラ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話など）などが挙げられる。それらの一例を図２５に示す。
【０１７８】
図２５（Ａ）は携帯電話であり、本体１１００１、音声出力部１１００２、音声入力部１１００３、本願発明のアクティブマトリクス型液晶表示装置１１００４、操作スイッチ１１００５、アンテナ１１００６で構成される。
【０１７９】
図２５（Ｂ）はビデオカメラであり、本体１２００１、本願発明のアクティブマトリクス型液晶表示装置１２００２、音声入力部１２００３、操作スイッチ１２００４、バッテリー１２００５、受像部１２００６で構成される。
【０１８０】
図２５（Ｃ）はモバイルコンピュータであり、本体１３００１、カメラ部１３００２、受像部１３００３、操作スイッチ１３００４、本願発明のアクティブマトリクス型液晶表示装置１３００５で構成される。
【０１８１】
図２５（Ｄ）は携帯書籍（電子書籍）であり、本体１４００１、本願発明のアクティブマトリクス型液晶表示装置１４００２、１４００３、記憶媒体１４００４、操作スイッチ１４００５、アンテナ１４００６で構成される。
【０１８２】
なお本実施例は、実施例１〜３と自由に組み合わせることが可能である。
【０１８３】
（実施例１０）
【０１８４】
本実施例においては、本願発明のアクティブマトリクス型液晶表示装置をノートブック型パーソナルコンピュータに用いた例を図２６に示す。
【０１８５】
３００１はノートブック型パーソナルコンピュータ本体であり、３００２は本願発明のアクティブマトリクス型液晶表示装置である。また、バックライトにはＬＥＤが用いられている。なお、バックライトに従来のように陰極管を用いても良い。
【０１８６】
なお本実施例は、実施例１〜３と自由に組み合わせることが可能である。
【０１８７】
（実施例１１）
【０１８８】
本実施例においては、対向基板に対向遮蔽膜を設ける作製工程についての詳細を図２７を用いて説明する。
【０１８９】
まず、図２７（Ａ）に示す様に、対向基板９１上にブラックマトリクス９２を1000〜2000Åの厚さに形成する。
【０１９０】
このブラックマトリクス９２は後にセル組みした際にアクティブマトリクス基板上の、駆動回路が設けられている駆動回路部と向かい合う領域にのみ配置する。ブラックマトリクス９２としては、前述の様にアルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）を有する膜、または、黒色顔料を分散させた樹脂を有する膜を用いる。
【０１９１】
次に、画像をカラー表示する必要がある場合はカラーフィルター９３を形成する。カラーフィルターは厚さが均一で平坦であること、耐熱性、耐薬品性に優れること等が要求される。（図２７（Ａ））
【０１９２】
カラーフィルター９３は公知の構成で形成する。即ち、アクティブマトリクス基板の個々の画素電極に対応する対向基板９１上の領域に、Ｒ（赤）、Ｇ（緑）、Ｂ（青）を規則的に配置した構成とする。また、カラーフィルターの膜厚は1.5 〜2.0 μｍとする。
【０１９３】
従って、図２７（Ａ）に示すカラーフィルター９３は単一の被膜のように記載してあるが、実際はＲ（赤）、Ｇ（緑）、Ｂ（青）に対応するカラーフィルターのパターンが集合したものである。
【０１９４】
次に、ブラックマトリクス９２およびカラーフィルター９３を覆って透光性樹脂材料でなる平坦化膜９４を2.0 〜3.0 μｍの厚さに成膜する。平坦化膜９４はカラーフィルターを保護する保護膜としての機能をも有する。（図２７（Ｂ））
【０１９５】
そして、平坦化膜９４上に透明導電性膜でなる対向電極９５を1000Åの厚さに成膜する。さらに、対向電極９５上に配向膜９６を800Åの厚さに成膜して図２７（Ｃ）に示す様な対向基板が完成する。
【０１９６】
なお本実施例は、実施例１〜１０と自由に組み合わせることが可能である。
【０１９７】
（実施例１２）
【０１９８】
アクティブマトリクス型液晶表示装置を完成させるセル組み工程についての概略を図２８を用いて説明する。
【０１９９】
実施例１〜実施例３及び実施例１１に上述した工程を経て、アクティブマトリクス基板および対向基板が完成したら、次に両基板に対してラビング処理を行い、配向膜に対して所望の配向性を持たせる。この工程により液晶材料の基板近傍における配向性が決定される。（図２８（Ａ））
【０２００】
ラビング処理が終了したら、駆動回路および画素マトリクス回路を囲む様にシール材４１をスクリーン印刷により形成する。シール材４１としてはエポキシ系樹脂とフェノール硬化剤をエチルセルソルブの溶媒に溶かしたものを用いることができる。また、後に液晶材料を注入するための開口部（液晶注入口）をシール材４１の一部に形成しておく。
【０２０１】
このシール材４１は基板同士を接着する効果だけでなく、画像表示領域周辺のみに液晶材料を封止して、注入した液晶材料が漏れない様にする効果も併せ持つ。
【０２０２】
次に、対向基板に対してスペーサ４２の散布を行う。スペーサ４２としてはポリマー系、ガラス系、シリカ系の球状微粒子を用い、ノズルから噴射してアクティブマトリクス基板の全面に散布する。（図２８（Ｂ））
【０２０３】
以上のシール材・スペーサ散布工程を対向基板側に行う利点としてはＴＦＴ回路の汚染および静電破壊の防止が挙げられる。特に、スペーサ散布工程は静電気の発生を伴うため、対向基板側へ行うのが望ましい。
【０２０４】
次に、アクティブマトリクス基板および対向基板の貼り合わせを行う。この貼り合わせの精度によって、図１（Ｂ）に示した様な確保すべき長さＬ（位置合わせのマージン）を決定すれば良い。また、貼り合わせの際、両基板間はスペーサ４２を挟持する形となり、スペーサ４２の直径によりセルギャップ（基板間の長さ）が決定される。セルギャップはスメチック液晶を用いる場合、１〜２μｍが好ましく、代表的には１．５μｍが良い。ネマチック液晶を用いる場合、３〜５μｍが好ましく、代表的には１．５μｍが良い。（図２８（Ｃ））
【０２０５】
アクティブマトリクス基板と対向基板との貼り合わせが終了したら、シール材４１に予め形成しておいた開口部から液晶材料を注入して、画素領域に液晶が保持された状態とする。液晶材料の注入は公知の真空注入法を用いれば良い。
【０２０６】
最後に、開口部を封止して液晶材料を封入し、図２８（Ｄ）に示すような液晶表示装置が完成する。この液晶表示装置に配置されるブラックマトリクスは、上述の様に画素領域ではアクティブマトリクス基板側に配置されており、駆動領域では対向基板側に配置されている。
【０２０７】
なお本実施例は、実施例１〜１１と自由に組み合わせることが可能である。
【０２０８】
（実施例１３）
本願発明の画素マトリクス回路とその周辺に設けられる駆動回路のＴＦＴを同時に作製する実施例１及び実施例２に示した以外の方法の一例について、図２９及び図３０を用いて説明する。なお、本願発明はこの作製方法に限られない。
【０２０９】
実施例１の図１３（Ｃ）及び実施例２の図１６（Ｃ）の工程まで同様に形成する。次にレジストマスク９００４〜９００６を用いて、第１の導電膜と第２の導電膜（以下、積層膜として取り扱う）をエッチングして、ｐチャネル型ＴＦＴのゲート電極９００１、ｎチャネル型ＴＦＴのゲート電極９００２ａ、９００２ｂ、ゲート信号線９００３ａ、９００３ｂを形成した。このときゲート電極９００２ａはｎ-領域９９０１と、ゲート電極９００２ｂはｎ-領域９９０２および９９０３とゲート絶縁膜を介してそれぞれ重なるようにした。（図２９（Ａ））
【０２１０】
そして、ｐチャネル型ＴＦＴのゲート電極９００１、ｎチャネル型ＴＦＴのゲート電極９００２ａ、９００２ｂ、ゲート信号線９００３ａ、９００３ｂ上にそれぞれ形成されたレジストマスク９００４〜９００６を用いて絶縁膜９００７をドライエッチングし、ゲート絶縁膜９００８〜９０１０を形成した。（図２９（Ｂ））
【０２１１】
レジストマスク９００４〜９００６を除去し、レジストマスク９０１１〜９０１３を図２９（Ｃ）に示すように形成した。そして、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域を形成する工程を行った。
【０２１２】
そして、ｎ型を付与する不純物元素を添加して不純物領域９０１４〜９０２２を形成した。ここでも、フォスフィン（ＰＨ3）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3とした。なお、ここで形成された不純物領域９０１４〜９０２２に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）で表すこととする。従って、本明細書中では不純物領域９０１４〜９０２２をｎ+領域と言い換えることができる。（図２９（Ｃ））
【０２１３】
レジストマスク９０１１〜９０１３を除去した後、レジストマスク９０２３を、ｎチャネル型ＴＦＴとなる領域の上全面を覆うように形成した。そして、レジストマスク９０２３をマスクとし、ｐチャネル型ＴＦＴが形成される半導体層の一部に、ｐ型を付与する不純物元素を添加する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法（勿論、イオンインプランテーション法でも良い）で添加した。ここでは５×１０20〜３×１０21atoms/cm3の濃度にボロンを添加した。なお、ここで形成された不純物領域に含まれるｐ型を付与する不純物元素の濃度を（ｐ+）で表すこととする。従って、本明細書中では不純物領域９０２５、９０２６をｐ+領域と言い換えることができる。（図３０（Ａ））
【０２１４】
レジストマスク９０２３を除去した後、パッシベーション膜９０２７を形成する。パッシベーション膜９０２７にはＳｉＮ、ＳｉＯＮまたはＳｉＯ2等が用いられる。厚さは１０ｎｍ〜１００ｎｍで好ましくは２０ｎｍ〜５０ｎｍである。
【０２１５】
そして、ゲート電極９００１〜９００３をそれぞれマスクとして、ｎ型を付与する不純物を添加した。こうして形成された不純物領域９０２８〜９０３６には、図１３（Ｂ）及び図１６（Ｂ）で示した前記ｎ-領域と同程度かそれより少ない濃度（具体的には５×１０16〜１×１０18atoms／cm3）のリンが添加されるようにした。特に９０３７及び９０３８はパッシベーション膜９０２７もマスクとして機能するので、ドーピングの際に不純物がゲート電極直下に回り込むことを防ぎ、ＴＦＴのオフ電流を低くすることが可能になる。なお、ここで形成された不純物領域９０２８〜９０３６に添加したｎ型を付与する不純物元素の濃度を（ｎ--）で表すこととする。（図３０（Ｂ））
【０２１６】
次に、添加された不純物元素（リンまたはボロン）の活性化工程を行う。本実施例ではこの活性化工程をファーネスアニールまたはランプアニールによって行うことが好ましい。ファーネスアニールを用いる場合、４５０〜６５０℃、好ましくは５００〜５５０℃、ここでは５００℃、４時間の熱処理を行うことにする。（図３０（Ｃ））
【０２１７】
本実施例の場合、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの双方のソース領域またはドレイン領域に、必ずｎ+領域に相当する濃度のリンが含まれた領域を有する。そのため、熱活性化のための熱処理工程において、リンによるニッケルのゲッタリング効果を得ることができる。即ち、チャネル形成領域から矢印で示す方向へニッケルが移動し、ソース領域またはドレイン領域に含まれるリンの作用によってゲッタリングされる。
【０２１８】
このように本実施例を実施すると、島状半導体膜に添加された不純物元素の活性化工程と、結晶化に用いた触媒元素のゲッタリング工程とを兼ねることができ、工程の簡略化に有効である。
【０２１９】
そして実施例１で上述したように、図１５（Ｂ）及び図１８（Ｂ）に示したのと同様の工程で、画素マトリクス回路とその周辺に設けられる駆動回路のＴＦＴを完成する。なお、本実施例で示した作製工程は一例であり、作製工程の順序は本実施例の形態に限られない。
【０２２０】
（実施例１４）
本実施例においては、本願発明のアクティブマトリクス型液晶表示装置を頭部取り付け型のディスプレイ、ＤＶＤに用いた例を図３１に示す。
【０２２１】
図３１（Ａ）はディスプレイであり、筐体２００１、支持台２００２、表示部２００３等を含む。本願発明は表示部２００３に適用することができる。
【０２２２】
図３１（Ｂ）は頭部取り付け型のディスプレイの一部（右片側）であり、本体２２０１、信号ケーブル２２０２、頭部固定バンド２２０３、投影部２２０４、光学系２２０５、表示部２２０６等を含む。本願発明は表示部２２０６に適用できる。
【０２２３】
図３１（Ｃ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２３０１、記録媒体（ＤＶＤ等）２３０２、操作スイッチ２３０３、表示部（ａ）２３０４、表示部（ｂ）２３０５等を含む。表示部（ａ）２３０４は主として画像情報を表示し、表示部（ｂ）２３０５は主として文字情報を表示するが、本願発明はこれら表示部（ａ）、（ｂ）２３０４、２３０５に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０２２４】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜３、１１〜１３のどのような組み合わせからなる構成を用いても実現することができる。
【０２２５】
【発明の効果】
本願発明のアクティブマトリクス型液晶表示装置は、画素マトリクス回路は「ＢＭ on ＴＦＴ」構造が採用されているので、開口率を落とすことなく効率良く可視光を遮断することが可能である。本願発明者らが実際に作製したアクティブマトリクス型液晶表示装置の開口率は６０％を超えるものであった。
【０２２６】
また、回路領域は対向遮蔽膜を設けているので回路ＴＦＴとの間に寄生容量を形成して回路ＴＦＴの動作速度を落とすことがない。
【０２２７】
対向遮蔽膜は、画素マトリクス回路に形成する遮蔽膜の様な精密な精度で位置合わせを行う必要がなく、それが故に対向基板側に対向遮蔽膜を設けることができるのである。
【０２２８】
またさらに、遮蔽膜と対向遮蔽膜との遮蔽部を、その幅Ｌが２０μｍ以上になるように設けることによって、２組の遮蔽膜を用いる本願発明の様な構成であっても、ソース信号線駆動回路に光が入射し、ソース信号線駆動回路の中の回路ＴＦＴのオフ電流が上がるのを防ぐことが可能になる。また遮蔽膜がアルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）等の金属を有する場合、電磁波が駆動回路に入り、駆動回路が誤作動するのを防ぐことも可能になる。
【０２２９】
さらにソースライン反転で液晶を駆動させて、遮蔽膜をコモン線に接続せずにフローティングとすることで、遮蔽膜をコモン線に接続しなくても、遮蔽膜の電位が時間的に平均を取ると一定に保たれるので、遮蔽膜と画素電極との間に誘電体を挟み込んだ構造の保持容量を形成することが可能になる。よって遮蔽膜をパターニングによって形成した後に、遮蔽膜とコモン線を接続するために、遮蔽膜とコモン線との間に設けられた層間絶縁膜にマスクを用いたフォトリソグラフィーによるコンタクトホールをあける必要がなくなる。このため作製工程を削減し、高い歩留まりを達成することが可能になり、またアクティブマトリクス型液晶表示装置の作製コストを抑えることが可能になる。
【０２３０】
またそれに加えて、遮蔽膜をフローティングにして遮蔽膜とコモン線との間に大容量のカップリング容量を形成した場合は、遮蔽膜の電位をさらに一定に保つことが可能になるため、良好なコントラストを得ることができる。
【図面の簡単な説明】
【図１】  本願発明によるアクティブマトリクス型液晶表示装置の上面の概略図。
【図２】  本願発明によるアクティブマトリクス型液晶表示装置の断面の概略図。
【図３】  本願発明によるアクティブマトリクス型液晶表示装置の上面の概略図。
【図４】  本願発明によるアクティブマトリクス型液晶表示装置の断面の概略図。
【図５】  本願発明によるアクティブマトリクス型液晶表示装置の上面の概略図。
【図６】  本願発明のアクティブマトリクス型液晶表示装置のアクティブマトリクス基板側の断面図。
【図７】  本願発明のアクティブマトリクス型液晶表示装置のアクティブマトリクス基板側の断面図。
【図８】  ソースライン反転の概念を示す図。
【図９】  本願発明のアクティブマトリクス型液晶表示装置の回路図。
【図１０】  本願発明のアクティブマトリクス型液晶表示装置の回路図。
【図１１】  本願発明のアクティブマトリクス型液晶表示装置の回路図。
【図１２】  本願発明のアクティブマトリクス型液晶表示装置の回路図。
【図１３】  本願発明のＴＦＴの作製工程を示す断面図。
【図１４】  本願発明のＴＦＴの作製工程を示す断面図。
【図１５】  本願発明のＴＦＴの作製工程を示す断面図。
【図１６】  本願発明のＴＦＴの作製工程を示す断面図。
【図１７】  本願発明のＴＦＴの作製工程を示す断面図。
【図１８】  本願発明のＴＦＴの作製工程を示す断面図。
【図１９】  本願発明のＴＦＴの作製工程を示す断面図。
【図２０】  本願発明のアクティブマトリクス型液晶表示装置を用いた３板式プロジェクタの概略構成図。
【図２１】  本願発明のアクティブマトリクス型液晶表示装置を用いた３板式プロジェクタの概略構成図。
【図２２】  本願発明のアクティブマトリクス型液晶表示装置を用いた単板式プロジェクタの概略構成図。
【図２３】  本願発明のアクティブマトリクス型液晶表示装置を用いたフロントプロジェクタおよびリアプロジェクタの概略構成図。
【図２４】  本願発明のアクティブマトリクス型液晶表示装置を用いたゴーグル型ディスプレイの概略構成図。
【図２５】  本願発明のアクティブマトリクス型液晶表示装置を用いた電子機器の例。
【図２６】  本願発明のアクティブマトリクス型液晶表示装置を用いたノートブック型パーソナルコンピュータの概略構成図。
【図２７】  対向基板の作製工程を示す図。
【図２８】  セル組み工程の概略を示す図。
【図２９】  本願発明のＴＦＴの作製工程を示す断面図。
【図３０】  本願発明のＴＦＴの作製工程を示す断面図。
【図３１】  本願発明のアクティブマトリクス型液晶表示装置を用いた電子機器の例。
【符号の説明】
１０１  アクティブマトリクス基板
１０２  ソース信号線駆動回路
１０３  ゲート信号線駆動回路
１０４  画素マトリクス回路
１０５  遮蔽膜
１０６  コモン線
１０７  ＩＴＯ配線
１０８  カップリング容量
１０９  ＦＰＣ
１１０  対向遮蔽膜
１１１  遮蔽部
１１３  対向基板
１１４  層間絶縁膜
１１５  絶縁膜
１１６  対向絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
0004536198.tif 000018
【図１８】
0004536198.tif 000019
【図１９】
0004536198.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
0004536198.tif 000028
【図２８】
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【図２９】
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【図３０】
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【図３１】
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