(57)【特許請求の範囲】
【請求項１】
画素周期Ｔｏ単位で入力されるＮ１ビットの画素データＤを、レーザーを制御するための１ビットの画素データ信号ＯＮに変換する画素変調回路において、
前記画素データＤを周期Ｔｏ単位でＮ２（＞Ｎ１）ビットに展開された画素データＤ１に変換する第１データ変換回路と、
３２ビットデータを８ビットデータに変換するために、前記画素データＤ１を周期Ｔｏ／ｍ単位でＮ２／ｍビットの画素データＤ２に変換する第２データ変換回路と、
前記レーザーの発光制御を行うために、前記画素データＤ２及びＴｏ／ｍ周期単位前の画素データＤ２である画素データＤｄ２の中からｎ個のデータを入力しｎ以下の所定数の論理和演算を行うことによって当該所定数に応じた追加データを含むＮ３ビットの画素データＤ３に変換する第３データ変換回路と、
前記画素変調回路を安定に高速動作させるために、前記画素データＤ３をＴｏ／ｍ周期で１ビットの画素データ信号ＯＮに変換する第４データ変換回路とを含むことを特徴とする画素変調回路。
【請求項２】
請求項１の画素変調回路において、
前記第１データ変換回路は、所望の画素変調方式に従って画素データを変調するためのデータを記憶したメモリ回路を含み、前記メモリ回路のアドレス線に前記画素データＤを入力し、前記メモリ回路のワード線から前記画素データＤ１を出力することを特徴とする画素変調回路。
【請求項３】
請求項１または２の画素変調回路において、
前記第２データ変換回路及び前記第４データ変換回路は所定ビットのシリアル変換回路を含み、前記シリアル変換回路はフリップフロップ回路を使用しない構成であることを特徴とする画素変調回路。
【請求項４】
画像情報を印画紙に再生するレーザー印画エンジンであって、請求項１、２または３の画素変調回路を含んでいることを特徴とするレーザー印画エンジン。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画素変調回路およびレーザー印画エンジンに関し、特にレーザ印画エンジンにおいて画素単位でレーザー発光制御するための高精度パルス幅変調を行うことができる画素変調回路およびレーザー印画エンジンに関するものである。
【０００２】
【従来の技術】
パルス幅変調を使用してレーザ光量制御を行っているものにレーザ印画エンジンがある。まずレーザ印画エンジンについてカラー機を例として簡単に説明する。
【０００３】
レーザー印画エンジンはカラー化の要望が強いが、一般にＹｅ（イエロー）、Ｃｙ（シアン）、Ｍｇ（マゼンタ）、Ｂｋ（ブラック）の４色トナーを用いた印画プロセスは白黒に比べてそのままでは４倍の印画時間を要してしまう。このため、使用される感光ドラムを各色に設けた４ドラム化と、レーザも一挙に２ライン書き込みできる２ビーム化とを併用する印画エンジンで対応することになる。図１８は、前述の４ドラム機の概略図であり、感光ドラム１８ａ〜１８ｄがインラインに配置されて４色ごとの専用になり、印画紙２６に順次各色トナーが転写されてカラー画像が再生される。各感光ドラムには図１７で示す静電潜像を形成するためのレーザビーム光量による画像書込み部が設けられる。図１７の動作を説明する。
【０００４】
＜画像書込み部の説明＞
レーザチップ２１はレーザーダイオードａ、ｂを有す２ビームタイプのものであり各バック光を受光するフォトダイオードｃも有している。
【０００５】
各レーザダイオードを発光制御する駆動電流Ｉｄ１，Ｉｄ２はＬＤドライバ２２より供給される。フォトダイオードからの発光量を検出したモニター電流ＩｍはＬＤドライバ２２に入力されレーザーダイオードａ、ｂの発光量のＡＰＣ（オートパワーコントロール）を行う。レーザチップ２１は、素子製造上、２つのレーザ発光点間隔を１画素間隔（６００ｄｐｉで約４２μｍ）にできない。このため、図１９に示す様に格子線で示される画素領域に対して、図示のようにレーザ走査方向に例えば１６画素離れた位置に２つのビームＡ，Ｂが発生する様に２つのレーザダイオードａ，ｂを斜め配置しておく。
【０００６】
レーザーチップ２１から発生した変調レーザービームは、モータ軸に固定されて図中矢印方向へ回転するポリゴンミラー１６によって偏光され感光ドラム１８上に変調レーザービームを走査する。ｆ−θレンズ１７は偏光された変調レーザビームを感光ドラム１８上に線速度一定に集光するためのものである。感光ドラム１８及び印画トナーに予め所定の静電帯電をしておくと、感光ドラム１８上における照射光量に応じて印画トナーの付着量が変わる為中間調画像の印画が可能になる。ＢＤミラー１９は感光ドラム１８と機械的に位置関係が固定されており、ＢＤミラー１９からの反射レーザビームは受光ダイオード２０に入力され、感光ドラム１８上の情報書き込み開始位置を検出するために使用される。受光ダイオード２０の出力は水平同期信号発生回路２４に入力されて水平同期信号ＢＤを発生する。
【０００７】
ＢＤ信号は画素変調回路２３に入力される。画素変調回路２３は水平同期信号ＢＤに同期した画素クロックまたはその係数倍クロックを発生する。この画素クロックをもとに画素データを読み取るためのリードクロックＲＫ１、ＲＫ２を画素データ発生部２５に入力する。画素データ発生部３０は画素変調回路２３に対して、画素データＤ１，Ｄ２及び各々のライトクロックＷＫ１、ＷＫ２を出力する。入力された画素データをもとに所望のレーザ光量変調を可能にする画素変調信号ＯＮ１、ＯＮ２をＬＤドライバ２２に出力する。画素変調信号ＯＮ１、ＯＮ２はレーザ照射時間によってレーザ光量を制御するパルス幅変調信号である。図１６ａ）は異なるパルス幅Ｐ１〜Ｐ４の画素変調信号の一例である。これらパルス幅に呼応してレーザダイオードが点灯すれば感光ドラム１８に対する所望の光量制御が実現できるわけである。画素変調回路２３は、大きく分けて２種類の方式がある。
【０００８】
＜デジタル画素変調＞
文字画像用として使用される画素変調回路は、例えば１画素（ｅｘ．６００ｄｐｉ）を画素４分割（２４００ｄｐｉ）処理するための４ビットのシリアル変調を使用する。
【０００９】
ビデオ画像用としてはディザ法や誤差拡散法を併用し画像の階調性再現を改善している。
【００１０】
＜アナログ画素変調＞
さらに高画質化を要求されるレーザ印画エンジンの画素変調回路は、入力画素データＤ１，Ｄ２をＤＡ変換しアナログ画素データ信号を発生し、所定画素周期の三角波信号を発生する三角波信号発生回路を設けて、この三角波信号と前記アナログ画素データ信号をレベル比較してパルス幅変調信号を発生するパルス幅変調回路を設けるのが一般的である。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来のレーザ印画エンジンにおいて使用していたデジタルおよびアナログ画素変調は以下に示す課題をもっている。
【００１２】
課題１）
入力画像は、文字およびビデオ画像が混在していることが一般的であり、このとき従来のデジタル画素変調では、画素分割数が十分確保されず所定のビデオ画像品質を確保できなかった。
【００１３】
課題２）
アナログ画素変調おいては、ＣＭＯＳ＿ＬＳＩ技術では安定な高速三角波信号発生回路を実現することが難しいためｂｉｐｏｌａｒ＿ＬＳＩ技術で実現していた。そのため、ビデオ用の画素変調回路は高価になっていた。
【００１４】
課題３）
図１６のａ）は異なるパルス幅Ｐ１〜Ｐ４の画素変調信号の一例である。これらパルス幅に呼応してレーザダイオードが点灯すれば感光ドラム１８に対する所望の光量制御が実現できるわけである。ところがレーザダイオオードは原理上、駆動電流Ｉｄが供給されても直ちに発光せず遅延時間Ｔｄを経過した後、発光する。一方、駆動電流Ｉｄが遮断されると短時間に発光停止する。このため図１６のｂ）に示すように画素変調信号ＯＮに比べて発光期間が発光遅延時間Ｔｄだけ短くなってしまう。画素変調パルスＰ２においては発光しなくなる。したがって従来のデジタル画素変調では、所望のレーザ発光制御が行われず印画品質を崩していた。
【００１５】
そこで本発明の目的は、以上のような問題を解消した画素変調回路およびレーザー印画エンジンを提供することにある。
【００１６】
【課題を解決するための手段】
請求項１の発明は、画素周期Ｔｏ単位で入力されるＮ１ビットの画素データＤを、レーザーを制御するための１ビットの画素データ信号ＯＮに変換する画素変調回路において、前記画素データＤを周期Ｔｏ単位でＮ２（＞Ｎ１）ビットに展開された画素データＤ１に変換する第１データ変換回路と、３２ビットデータを８ビットデータに変換するために、前記画素データＤ１を周期Ｔｏ／ｍ単位でＮ２／ｍビットの画素データＤ２に変換する第２データ変換回路と、前記レーザーの発光制御を行うために、前記画素データＤ２及びＴｏ／ｍ周期単位前の画素データＤ２である画素データＤｄ２の中からｎ個のデータを入力しｎ以下の所定数の論理和演算を行うことによって当該所定数に応じた追加データを含むＮ３ビットの画素データＤ３に変換する第３データ変換回路と、前記画素変調回路を安定に高速動作させるために、前記画素データＤ３をＴｏ／ｍ周期で１ビットの画素データ信号ＯＮに変換する第４データ変換回路とを含むことを特徴とする。
【００２０】
【発明の実施の形態】
図１は、Ｙｅ（イエロー）、Ｃｙ（シアン）、Ｍｇ（マゼンタ）、Ｂｋ（ブラック）の４色トナーを用いたカラープリンタのレーザー印画エンジンにおいて本発明を適用した画素変調回路の一例であり、４つのデータ変換回路１〜４で構成される。この画素変調回路は対象となるレーザ印画エンジンの個々のレーザビーム毎に設けるものである。他の構成は図１７のそれと同じである。
【００２１】
＜データ変換回路１の説明＞
画素データ発生部２５（図１７）より、各画素データＤ（ここでは６ビット）及び書き込みクロックＷＫが、６ビットデータを３２ビットデータに変換する６→３２ビットデータ変換回路１に入力され、画素データＤは３２ビット画素データＤ１に変換される。６→３２ビットデータ変換回路１は例えば、６４ワードのＲＡＭであり１ワードは３２ビットである。画素データＤはＲＡＭのアドレス線に接続され、画素データＤ１はワード線より読み出しクロックＣＫ１及びＣＫ２によってＤ１３１〜Ｄ１００として出力される。ＲＡＭは予めシリアル転送クロックＫＳ、転送シリアルデータＤＳ、転送データロード信号ＬＳからなるシリアル転送線で所望の各ワードデータに書き込んでおく。もちろんデータ変換回路１は、予め固定して書き込まれたＲＯＭでもよい。
【００２２】
＜データ変換回路２の説明＞
画素データＤ１は３２ビットデータを８ビットデータに変換する３２→８ビットデータ変換回路２に入力され、入力クロックＫ１によって８ビット画素データＤ２にシリアル変換される。データ変換回路２は図４に示すように８個の４ビットシリアル変換回路１１ａ〜１１ｈで構成される。ここでは、図５に示す高速動作に適したインバータと２入力インバータのみで構成した４ビットシリアル変換回路を使用するのが望ましい。クロック入力ｋ０〜ｋ３には、図１５にａで示すＴｏ／４（Ｔｏ＝画素周期）のクロック信号を４分周して得られる図１５のｄ〜ｇで示す４相クロックＫ１０〜Ｋ１３を各々入力する。Ｔｏ／４周期のクロックはＰＬＬ回路によって簡単に作成できる。
【００２３】
ｋ０とｋ１によって図１５で示される領域ｚ１においてデータｄ３がシリアルデータ出力ｐｓ４端子に出力され、ｋ１とｋ２によって領域ｚ２においてデータｄ２がシリアルデータ出力ｐｓ４端子に出力され、ｋ２とｋ３によって領域ｚ３においてデータｄ１がシリアルデータ出力ｐｓ４端子に出力され、ｋ３とｋ０によって領域ｚ２においてデータｄ２がシリアルデータ出力ｐｓ４端子に出力されることによって入力データｄ３〜ｄ０の４ビットシリアル変換を実現する。
【００２４】
図４に示す様にシリアル変換回路１１ａ〜１１ｈの入力データｄ３／ｄ２／ｄ１／ｄ０は、最上位ビットＤ２７に関してＤ１３１／Ｄ１２３／Ｄ１１５／Ｄ１０７を接続し、Ｄ２６に関してＤ１３０／Ｄ１２２／Ｄ１１４／Ｄ１０６を接続し、Ｄ２５に関してＤ１２９／Ｄ１２１／Ｄ１１３／Ｄ１０５を接続し、Ｄ２４に関してＤ１２８／Ｄ１２０／Ｄ１１２／Ｄ１０４を接続し、Ｄ２３に関してＤ１２７／Ｄ１１９／Ｄ１１１／Ｄ１０３を接続し、Ｄ２２に関してＤ１２６／Ｄ１１８／Ｄ１１０／Ｄ１０２を接続し、Ｄ２１に関してＤ１２５／Ｄ１１７／Ｄ１０９／Ｄ１０１を接続し、Ｄ２０に関してＤ１２４／Ｄ１１６／Ｄ１０８／Ｄ１００を接続する。
【００２５】
なおデータ変換回路２の動作を確実にするため、図１５にｂで示すクロックＣＫ１によって図１５にｈで示す様に画素データＤ１の上位Ｄ１３１〜Ｄ１１６を発生させ、図１５にｃで示すクロックＣＫ２によって図１５にｉで示す様に画素データＤ１の下位Ｄ１１５〜Ｄ１００を発生させるのが動作安定上において望ましい。
【００２６】
以上までのデータ変換動作を図１０を使用して説明する。図１０のａで示される周期Ｔｏで入力される６ビット画素データＤは、図１０のｂで示されるように周期Ｔｏの３２ビット画素データＤ１に展開され、図１０のｃで示される様にＴｏ／４の８ビット画素データＤ２に変換される。
【００２７】
＜データ変換回路３の説明＞
画素データＤ２７〜Ｄ２０はデータ変換回路３に入力される。データ変換回路３の構成を図３に示す。図３において画素データＤ２７〜Ｄ２０は、周期Ｔｏ／４の所定位相のクロックＣＫ３を使用してラッチ回路８ａ、８ｂにおいて各々Ｄａ７〜Ｄａ０とＴｏ／４遅れたＤｂ６〜Ｄｂ０を発生する。Ｄａ７〜Ｄａ０とＤｂ６〜Ｄｂ０は構成の同じ８つのデータ加算回路１０ａ〜１０ｈに入力され、各々のデータ加算回路から変換画素データＤ３７〜Ｄ３０を出力する。また各々のデータ加算回路には制御信号Ｓ１〜Ｓ７が入力されており、制御信号Ｓ１〜Ｓ７はパルス幅追加データＬ２〜Ｌ０を入力とするデコーダ９によって発生される。
【００２８】
データ加算回路の構成は図７に示される様に、８つのデータＤｉｎ、Ｄｘ１〜Ｄｘ７に対するＯＲ回路である。ただしデータＤｉｎが入力される２入力ＮＡＮＤの他端は電源Ｃに吊られているのでＤｉｎは常時出力され、Ｄｘ１〜Ｄｘ７は各々Ｓ１〜Ｓ７がＨレベルのときＤｉｎにＯＲ演算されデータＤｏｕｔを出力する。
【００２９】
データ加算回路１０ｈにおいては、Ｄｉｎ＝Ｄａ０、Ｄｘ１＝Ｄａ１、Ｄｘ２＝Ｄａ２、Ｄｘ３＝Ｄａ３、Ｄｘ４＝Ｄａ４、Ｄｘ５＝Ｄａ５、Ｄｘ６＝Ｄａ６、Ｄｘ７＝Ｄａ７に各々接続して変換データＤ３０を出力する。データ加算回路１０ｇにおいては、Ｄｉｎ＝Ｄａ１、Ｄｘ１＝Ｄａ２、Ｄｘ２＝Ｄａ３、Ｄｘ３＝Ｄａ４、Ｄｘ４＝Ｄａ５、Ｄｘ５＝Ｄａ６、Ｄｘ６＝Ｄａ７、Ｄｘ７＝Ｄｂ０に各々接続して変換データＤ３１を出力する。
【００３０】
データ加算回路１０ｆにおいては、Ｄｉｎ＝Ｄａ２、Ｄｘ１＝Ｄａ３、Ｄｘ２＝Ｄａ４、Ｄｘ３＝Ｄａ５、Ｄｘ４＝Ｄａ６、Ｄｘ５＝Ｄａ７、Ｄｘ６＝Ｄｂ０、Ｄｘ７＝Ｄｂ１に各々接続して変換データＤ３２を出力する。データ加算回路１０ｅにおいては、Ｄｉｎ＝Ｄａ３、Ｄｘ１＝Ｄａ４、Ｄｘ２＝Ｄａ５、Ｄｘ３＝Ｄａ６、Ｄｘ４＝Ｄａ７、Ｄｘ５＝Ｄｂ０、Ｄｘ６＝Ｄｂ１、Ｄｘ７＝Ｄｂ２に各々接続して変換データＤ３３を出力する。
【００３１】
データ加算回路１０ｄにおいては、Ｄｉｎ＝Ｄａ４、Ｄｘ１＝Ｄａ５、Ｄｘ２＝Ｄａ６、Ｄｘ３＝Ｄａ７、Ｄｘ４＝Ｄｂ０、Ｄｘ５＝Ｄｂ１、Ｄｘ６＝Ｄｂ２、Ｄｘ７＝Ｄｂ３に各々接続して変換データＤ３４を出力する。データ加算回路１０ｃにおいては、Ｄｉｎ＝Ｄａ５、Ｄｘ１＝Ｄａ６、Ｄｘ２＝Ｄａ７、Ｄｘ３＝Ｄｂ０、Ｄｘ４＝Ｄｂ１、Ｄｘ５＝Ｄｂ２、Ｄｘ６＝Ｄｂ３、Ｄｘ７＝Ｄｂ４に各々接続して変換データＤ３５を出力する。
【００３２】
データ加算回路１０ｂにおいては、Ｄｉｎ＝Ｄａ６、Ｄｘ１＝Ｄａ７、Ｄｘ２＝Ｄｂ０、Ｄｘ３＝Ｄｂ１、Ｄｘ４＝Ｄｂ２、Ｄｘ５＝Ｄｂ３、Ｄｘ６＝Ｄｂ４、Ｄｘ７＝Ｄｂ５に各々接続して変換データＤ３６を出力する。データ加算回路１０ａにおいては、Ｄｉｎ＝Ｄａ７、Ｄｘ１＝Ｄｂ０、Ｄｘ２＝Ｄｂ１、Ｄｘ３＝Ｄｂ２、Ｄｘ４＝Ｄｂ３、Ｄｘ５＝Ｄｂ４、Ｄｘ６＝Ｄｂ５、Ｄｘ７＝Ｄｂ６に各々接続して変換データＤ３７を出力する。
【００３３】
パルス幅追加データＬ２〜Ｌ０から制御信号Ｓ１〜Ｓ７を発生する為の論理真理表の例を図９に示す。このようにしておくとデータ加算回路１０ａ〜１０ｈはパルス幅追加データＬ値の増加に伴って、順次Ｄｘ１からＤｘ７を論理加算する。パルス幅追加データＬ＝０の時、データ変換回路３は画素データＤ２をそのまま画素データＤ３として出力する。制御信号Ｓ１〜Ｓ７の各論理式を下記する。
【００３４】
【数１】
0004497747.tif 000002
【００３５】
図８は各論理式のデコーダ９の回路構成を示すものである。
【００３６】
＜データ変換回路４の説明＞
８ビット画素データＤ３は（８ビット→１ビット）データ変換回路４に入力され、クロックＣＫ４と多相クロックＫ２によって１ビットのレーザ制御信号ＯＮに変換され出力される。多相クロックＫ２は図１３で示すＤＬＬ回路によって作成される。遅延回路１２ａにはＴｏ／４のクロックＫが入力される。遅延回路１２ａ〜１２ｉは、各々同じ構成であり遅延時間が制御信号Ｖｄによって可変することができる可変遅延回路であって、例えば図１４で示すようなＣＭＯＳ回路で構成しておく。図１４の構成は差動回路で構成しているため安定に高速動作が実現できる。
【００３７】
遅延回路１２ａと１２ｉの出力は位相比較回路１３に入力され、アップパルスＵとダウンパルスＤを出力する。アップパルスＵとダウンパルスＤはチャージポンプ回路１４に入力され誤差信号を発生し、制御信号発生回路１５によって制御信号Ｖｄに変換し、制御信号Ｖｄは各遅延回路１２ａ〜１２ｉに入力される。図１３のＤＬＬ回路は遅延回路１２ａと１２ｉの出力信号位相が一致するように制御される。したがって、出力クロックＫ２０〜Ｋ２７は、図１２のａ〜ｈで示されるＴｏ／３２づつ位相のずれた多相クロックになる。クロックＫ２０は、前述のデータ変換回路３のクロックＣＫ３としても使用される。
【００３８】
データ変換回路４の構成を図２に示す。画素データＤ３はＣＫ３（Ｋ２０）でラッチされるため図１２のｉで示す様になっている。画素データＤ３の下位４ビットＤ３３〜３０は、ラッチ回路７においてラッチされ、クロックＣＫ４としてクロックＫ２４を使用したとき出力データＤｃ３〜Ｄｃ０は図１２のｊの様になる。画素データＤ３の上位４ビットＤ３７〜Ｄ３４とデータＤｃ３〜Ｄｃ０及びクロックＫ２０〜Ｋ２７は２つのシリアル変換回路５ａ、５ｂと２逓倍クロック発生回路６に入力される。
【００３９】
シリアル変換回路５ａ、５ｂは図５の高速動作に適した構成にした方が望ましい。シリアル変換回路５ａと５ｂのｋ０〜ｋ７端子には、各々Ｋ２４、Ｋ２６、Ｋ２６、Ｋ２０、Ｋ２２、Ｋ２４、Ｋ２６、Ｋ２４が接続される。またシリアル変換回路５ａのｄ３〜ｄ０端子にはＤ３７，Ｄ３４、Ｄｃ３、Ｄｃ０が接続し、シリアル変換回路５ｂのｄ３〜ｄ０端子にはＤ３６，Ｄ３５、Ｄｃ２、Ｄｃ１を接続する。これにより、シリアル変換回路５ａ，５ｂの出力信号ＤＳ１及びＤＳ２は、各々図１２のｋ，ｌに示す様に、領域（ｚ１＋ｚ２）にＤ３７及びＤ３６、領域（ｚ３＋ｚ４）にＤ３４及びＤ３５、領域（ｚ５＋ｚ６）にＤ３３及びＤ３２、領域（ｚ７＋ｚ７）にＤ３０及びＤ３１になるようにデータがシリアル変換される。
【００４０】
２逓倍クロック発生回路６の構成は図５の構成のシリアル変換回路を使用した場合、図６の構成にするのが望ましい。２逓倍クロック発生回路６のｋ０〜ｋ７端子には、各々Ｋ２５、Ｋ２７、Ｋ２１、Ｋ２３、Ｋ２７、Ｋ２１、Ｋ２３、Ｋ２５を接続しておく。このとき２逓倍クロック×２ｋ１は、図１２のｍに示す様に領域（ｚ２＋ｚ３）及び領域（ｚ６＋ｚ７）のときＬレベルになり、領域（ｚ４＋ｚ５）及び領域（ｚ１＋ｚ８））のときＨレベルになる図１２のｍに示す信号として出力される。一方２逓倍クロック×２ｋ２は、図１２のｎに示す様に領域（ｚ１＋ｚ８）及び領域（ｚ４＋ｚ５）のときＬレベルになり、領域（ｚ２＋ｚ３）及び領域（ｚ６＋ｚ７））のときＨレベルになる図１２のｍに示す信号として出力される。シリアル変換データＤＳ１、ＤＳ２及び２逓倍クロックｘ２ｋ１、ｘ２ｋ２は３つの２入力ＮＡＮＤ回路からなる選択回路に入力され、図１２のｏに示す様に各Ｔｏ／３２期間の領域ｚ１〜ｚ８にデータＤ３７〜Ｄ３０がシリアルがシリアル変換されたレーザー制御信号ＯＮが出力される。
【００４１】
以上説明した図１に示す画素変調回路によってレーザー制御信号ＯＮは、図１０のｄに示す様に入力画素データＤから任意に展開された３２ビットデータＤ１を画素周期Ｔｏ内に従来に比べて非常に細かく３２分割シリアル変換できる。このため、レーザー印画エンジンおいてビデオ画像再生用に用いられる画素変調技術である中央ＰＷＭ、左成長ＰＷＭ、右成長ＰＷＭ及び、高精細文字の再生における輪郭処理等の画像処理もデータ変換回路１のメモリ内に当該処理を実行するためのデータを事前登録することによって簡単にすべて実現できる。
【００４２】
例えば、上記画像処理を達成するためにデータ変換回路１のメモリとして入力画素データＤ（6ビット）をアドレス入力として1ワード（32ビット）の６４ｗｏｒｄのメモリ（RAM）を用意する。このRAMに入力画素データD（アドレス）に対応する所望のデータ変換パターンデータ（32ビット）を事前に書き込み登録しておく。
【００４３】
この登録方法としてはシリアル転送によって行うのが望ましい。このためシリアル転送クロックKS及びシリアル転送データDS及びロード信号LSの3本の信号を一般的に使用する。シリアル転送データDSは入力画素データDに対応するアドレス信号と、所望のデータ変換パターンデータ（32ビット）及び該当RAMを書き込みモードにする信号を転送して含まれており、ロード信号LSを受信するとRAMへの書き込みを開始してRAMへのデータ書き込みが終了すると該当RAMは読み出しモードに切り換わる。  またレーザー制御信号ＯＮのパルス幅は、画素データＤ１によって規定されるパルス幅Ｔｗに対して、データ変換回路３に入力されるパルス幅追加データＬの値を０〜７にするにしたがってＴｗ〜（Ｔｗ＋７Ｔｏ／３２）にＴｏ／３２づつ増加させることができる。しかもこの動作はＯＮ信号の出力形態によって限定されない。これによって、図１１のａに示す従来のレーザー制御信号ＯＮ（パルス幅追加データＬ＝０ｈの状態）のパルスＰ１、Ｐ２、Ｐ３、Ｐ４各々に対して、所定のパルス幅をパルス幅追加データＬ値にとって追加した同図のｂに示されるレーザー制御信号ＯＮパルスを発生することが可能になり、レーザーダイオードの基本特性である発光遅延現象を等価的に打ち消し、同図のｃに示す様に所望の制御がされたレーザ発光信号が簡単に得られる。以上説明した画素変調回路はすべて高集積化が可能なピュアＣＭＯＳ半導体プロセスで実現できる。
【００４４】
【発明の効果】
本発明によれば、以下に示す効果がある。
効果１）レーザー印画エンジンに用いると、入力画素データを画素期間で精細に展開できるため、ビデオ画像及び文字画像等の多種の画像に適したレーザー制御信号を発生することが容易にできる。
効果２）入力画素データから所望するレーザ発光が得られるようにレーザ制御信号を発生するためのパルス幅追加機能を実現できるため、従来に無い正確なレーザー光量変調が可能になる。そのためレーザー印画エンジンを高画質化できる。効果３）本発明の画素変調回路は全てピュアＣＭＯＳプロセスで構成できるため低コストで実現でき、画素変調回路を複数必要とするマルチビーム／マルチドラム型レーザー印画エンジンにおいて有効なものとなる。
【図面の簡単な説明】
【図１】本発明を適用した画素変調回路のブロック図である。
【図２】同画素変調回路に使用されるデータ変換回路４のブロック図である。
【図３】同画素変調回路に使用されるデータ変換回路３のブロック図である。
【図４】同画素変調回路に使用されるデータ変換回路２のブロック図である。
【図５】データ変換回路２および４に使用される高精度４ビットシリアル変換回路のブロック図である。
【図６】データ変換回路４に使用される高精度２逓倍クロック発生回路を示す図である。
【図７】データ変換回路３に使用されるデータ加算回路を示す図である。
【図８】データ変換回路３に使用されるデコーダ回路を示す図である。
【図９】データ変換回路３に使用されるデコーダ回路の真理値表を示す図である。
【図１０】画素変調回路の動作を説明するタイムチャートを示す図である。
【図１１】画素変調回路の動作を説明するタイムチャートを示す図である。
【図１２】データ変換回路４の動作を説明するタイムチャートを示す図である。
【図１３】画素変調回路に使用されるＤＬＬ回路を示す図である。
【図１４】同ＤＬＬ回路に使用される制御遅延回路を示す図である。
【図１５】データ変換回路２の動作を説明するタイムチャートを示す図である。
【図１６】従来の画素変調回路の動作を説明するタイムチャートを示す図である。
【図１７】レーザー印画エンジンにおけるレーザー書き込み部を示す図である。
【図１８】４ドラム型のレーザー印画エンジンの概略図である。
【図１９】２つのレーザダイオードの配置関係を説明する図である。
【符号の説明】
１，２，３，４    データ変換回路
５ａ，５ｂ      シリアル変換回路
６    ２逓倍クロック発生回路
７，８ａ，８ｂ    ラッチ回路
９    デコーダ回路
１０ａ〜１０ｈ    データ加算回路
１１ａ〜１１ｈ    シリアル変換回路
１２ａ〜１２ｉ    制御遅延回路
１３    位相比較回路
１４    チャージポンプ回路
１５    制御信号発生回路
１６    ポリゴンミラー
１７    ｆ−θレンズ
１８    感光ドラム
１９    ＢＤミラー
２０    フォトディテクタ
２１    レーザチップ
２２    レーザードライバ
２３    画素変調回路
２４    水平同期信号発生回路
２５    画素データ発生回路
【図１】
0004497747.tif 000003
【図２】
0004497747.tif 000004
【図３】
0004497747.tif 000005
【図４】
0004497747.tif 000006
【図５】
0004497747.tif 000007
【図６】
0004497747.tif 000008
【図７】
0004497747.tif 000009
【図８】
0004497747.tif 000010
【図９】
0004497747.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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