(57)【特許請求の範囲】
【請求項１】
前記基板上に一方向に延びるゲート配線と、
前記ゲート配線と垂直に交差するデータ配線と、
前記ゲート配線とデータ配線とが垂直に交差する付近のゲート配線上に定義されて、中央部に開放部を有するゲート電極と、
前記ゲート電極を覆う第１絶縁層と、
前記ゲート電極上の第１絶縁膜層上に形成された半導体層と、
前記半導体層上に形成されて、前記ゲート配線の開放部上に対応し、ゲート電極と所定面積が重なるように形成されたドレーン電極と、
前記データ配線から延長されて、ドレーン電極と所定間隔離隔されて同じ層に形成され、前記ドレーン電極と前記ゲート電極の開放部とを半導体層の段差に沿って囲むソース電極と、
前記ゲート電極と、第１絶縁層と、半導体層と、ソース及びドレーン電極で構成されて、前記ゲート配線とデータ配線が交差する付近に位置する薄膜トランジスタと、
を含み、
前記ゲート配線とデータ配線が交差される一領域は、１つの画素領域で定義されて、前記１つの画素領域を基準に、前記ゲート電極の開放部には、前記１つのドレーン電極が位置することを特徴とする液晶表示装置用アレー基板。
【請求項２】
前記薄膜トランジスタ上部に形成され、ドレーン電極に連結されるドレーンコンタクトホールを含む第２絶縁層をさらに含むことを特徴とする請求項１に記載の液晶表示装置用アレー基板。
【請求項３】
前記ゲート配線とデータ配線とで定義される画素領域に形成されて、前記ドレーンコンタクトホールを通してドレーン電極と接触する画素電極をさらに含むことを特徴とする請求項１または２に記載の液晶表示装置用アレー基板。
【請求項４】
前記ゲート電極の開放部は、逆“Ｔ”字状に形成されたことを特徴とする請求項１に記載の液晶表示装置用アレー基板。
【請求項５】
前記開放部は、第１開放部と第２開放部とを含んでいることを特徴とする請求項４に記載の液晶表示装置用アレー基板。
【請求項６】
前記第１開放部は、ゲート配線が形成された方向と平行に形成されたことを特徴とする請求項５に記載の液晶表示装置用アレー基板。
【請求項７】
前記第２開放部は、前記第１開放部と垂直に形成されたことを特徴とする請求項５に記載の液晶表示装置用アレー基板。
【請求項８】
前記ドレーン電極は、逆“Ｔ”字状に形成されたことを特徴とする請求項１に記載の液晶表示装置用アレー基板。
【請求項９】
前記ドレーン電極は、第１電極部と第２電極部とで形成されたことを特徴とする請求項８に記載の液晶表示装置用アレー基板。
【請求項１０】
前記第１電極部は、ゲート配線が形成された方向と平行に形成されて、前記第１開放部と対応する位置に形成されたことを特徴とする請求項９に記載の液晶表示装置用アレー基板。
【請求項１１】
前記第２電極部は、前記第１電極部と垂直に形成されて、前記第２開放部と対応する位置に形成されたことを特徴とする請求項９に記載の液晶表示装置用アレー基板。
【請求項１２】
前記ゲート電極の開放部は、四角形にパターンされたことを特徴とする請求項１に記載の液晶表示装置用アレー基板。
【請求項１３】
前記ドレーン電極は、逆“Ｔ”字状に形成されて、第１及び第２電極部で形成されたことを特徴とする請求項１２に記載の液晶表示装置用アレー基板。
【請求項１４】
前記第１電極部の周辺部がゲート電極の開放部上でゲート電極と重なることを特徴とする請求項１３に記載の液晶表示装置用アレー基板。
【請求項１５】
前記第１電極部中第２電極部と連結された辺以外の３辺が前記ゲート電極と重なることを特徴とする請求項１４に記載の液晶表示装置用アレー基板。
【請求項１６】
前記第１電極部の周辺部中前記データ配線の延長方向と平行した両辺が前記ゲート配線と重なることを特徴とする請求項１４に記載の液晶表示装置用アレー基板。
【請求項１７】
基板と、
前記基板上に一方向に延長されて形成されて開放部を含むゲート配線と、
前記ゲート配線上部に形成された第１絶縁層と、
前記開放部の少なくとも一部分と重なって、第１絶縁層上に形成された半導体層と、
前記第１絶縁層上に形成されて、前記ゲート配線と垂直な一方向に延長されて形成されたデータ配線と、
前記半導体層上に形成されて、前記開放部の少なくとも一部分と重なるように形成されたドレーン電極と、
前記データ配線から延長されて、前記ドレーン電極と所定間隔離隔されて半導体層上にドレーン電極の周辺周りを包むように形成されたソース電極と、
を含み、
前記ゲート配線とデータ配線が交差される一領域は、１つの画素領域で定義されて、前記１つの画素領域を基準に、前記ゲート電極の開放部には、前記１つのドレーン電極が位置することを特徴とする液晶表示装置用アレー基板。
【請求項１８】
前記半導体層と、ソース電極と、ドレーン電極上部に形成されて、ドレーン電極の一部を露出させるドレーンコンタクトホールを含む第２絶縁膜をさらに含むことを特徴とする請求項１７に記載の液晶表示装置用アレー基板。
【請求項１９】
前記ゲート電極とドレーン電極の交差によって定義された画素領域に位置して、前記ドレーンコンタクトホールを通してドレーン電極と接触する画素電極をさらに含むことを特徴とする請求項１８に記載の液晶表示装置用アレー基板。
【請求項２０】
前記開放部は、“Ｔ”字状にゲート配線に形成されたことを特徴とする請求項１７に記載の液晶表示装置用アレー基板。
【請求項２１】
前記ドレーン電極は、“Ｔ”字状に形成されたことを特徴とする請求項１７に記載の液晶表示装置用アレー基板。
【請求項２２】
前記ドレーン電極は、開放部と重なる第１電極部とゲート配線と少なくとも両側面で重なる第２電極部を含むことを特徴とする請求項１７に記載の液晶表示装置用アレー基板。
【請求項２３】
基板を備える段階と、
前記基板上に一方向に延長されて開放部を含むゲート配線を形成する段階と、
前記ゲート配線上部に第１絶縁層を形成する段階と、
前記開放部の少なくとも一部分と重なるように第１絶縁層上に半導体層を形成する段階と、
前記第１絶縁層上に前記ゲート配線と垂直な一方向に延長されるデータ配線と、前記半導体層上に前記開放部の少なくとも一部分と重なるドレーン電極と、前記データ配線から延長されて前記ドレーン電極と所定間隔離隔されて半導体層上にドレーン電極の周辺周りを包むようにソース電極を形成する段階とを含み、
前記ゲート配線とデータ配線が交差される一領域は、１つの画素領域で定義されて、前記１つの画素領域を基準に、前記ゲート電極の開放部には、前記１つのドレーン電極が位置することを特徴とする液晶表示装置用アレー基板製造方法。
【請求項２４】
前記半導体層と、ソース電極と、ドレーン電極上部に形成されて、ドレーン電極の一部を露出させるドレーンコンタクトホールを有する第２絶縁膜を形成する段階をさらに含むことを特徴とする請求項２３に記載の液晶表示装置用アレー基板製造方法。
【請求項２５】
前記ゲート電極とドレーン電極の交差によって定義された画素領域に位置して、前記ドレーンコンタクトホールを通してドレーン電極と接触する画素電極を形成する段階をさらに含むことを特徴とする請求項２４に記載の液晶表示装置用アレー基板製造方法。
【請求項２６】
前記開放部は、“Ｔ”字状にゲート配線に形成されることを特徴とする請求項２３に記載の液晶表示装置用アレー基板製造方法。
【請求項２７】
前記ドレーン電極は、“Ｔ”字状に形成されることを特徴とする請求項２３に記載の液晶表示装置用アレー基板製造方法。
【請求項２８】
前記ドレーン電極は、開放部と重なる第１電極部とゲート配線と少なくとも両側面で重なる第２電極部を含むことを特徴とする請求項２３に記載の液晶表示装置用アレー基板製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置ＬＣＤ用アレー基板に関するものであり、特にアレー基板上に形成されたスイッチング素子に関し、前記スイッチング素子を構成するゲート電極とドレーン電極間に生じる寄生容量Ｃｇｄを減らして寄生容量の変動量を減らす方法に関するものである。
【０００２】
【従来の技術】
図１は、従来の一般的な液晶表示装置を概略的に示した分解斜視図である。
図示したように、一般的な液晶表示装置１１はブラックマトリックス６を含むカラーフィルタ７と前記カラーフィルタ上に透明な共通電極１８が形成された上部基板５と、画素領域Ｐと画素領域上に形成された画素電極１７とスイッチング素子Ｔとアレー配線が形成された下部基板２２で構成され、前記上部基板５と下部基板２２間には液晶１４が充填されている。
【０００３】
前記下部基板２２は、アレー基板とも称し、スイッチング素子である薄膜トランジスタＴがマトリックス状に配置され、このような多数の薄膜トランジスタを駆動するゲート配線１３とデータ配線１５とが形成される。前記上部基板５はカラーフィルタ基板とも称し、上部基板５に位置するカラーフィルタ７は各々赤（Ｒ）・緑（Ｇ）・青（Ｂ）色を含む。
【０００４】
前記画素Ｐ領域は、前記ゲート配線１３とデータ配線１５とが交差して定義される領域であり、前記画素領域上には前述したように、透明な画素電極１７が形成される。前記画素電極１７はインジウム−スズ−オキサイド（ＩＴＯ）のように光の透過率が比較的優れた透明導電性金属を用いる。
【０００５】
前述の構成を有する液晶パネルの作動は液晶の電気光学的効果に起因した作動特性による。詳細に説明すると、前記液晶層１４は自発分極特性を有する誘電異方性物質であり、電圧が印加されると自発分極により双極子を形成することによって電界の印加方向にしたがって分子の配列方向が変わる特性を有する。したがって、このような配列状態によって光学的特性が変わることによって電気的な光変調が生じる。このような液晶の光変調現像により、光を遮断または通過させる方法でイメージを表現する。
【０００６】
図２は、図１の構成中の一部の画素のみを図示した拡大平面図である。前述した構成中の前記の液晶層１４を駆動するために必要な要素は、信号を伝達するゲート配線１３とデータ配線１５と、前記ゲート配線１３とデータ配線１５とに各々連結されてこの二配線が交差する地点に位置するスイッチング素子である薄膜トランジスタＴと、前記薄膜トランジスタに連結された画素電極１７である。
【０００７】
前記薄膜トランジスタＴは、前記ゲート配線１３と連結されたゲート電極３１と、前記ゲート電極３１上部で前記ゲート電極３１と所定面積で重なりあうように形成されるソース電極３３及びドレーン電極３５で構成され、前記ソース電極とドレーン電極は半導体層３２を間に置いて離隔されて形成される。
【０００８】
前記半導体層３２は、一般に非晶質シリコン（ａ−Ｓｉ：Ｈ）を用いて形成して、場合によってはポリシリコンで形成することもある。
【０００９】
前記ソース電極３３は、前記ゲート配線１３と交差するデータ配線１５と連結されて形成されて、前記ドレーン電極３５は前記画素領域Ｐ上に位置する画素電極１７とドレーンコンタクトホール３６とを通して連結される。ここで、前記画素電極１７の一部は前記画素領域Ｐを定義するゲート配線１３の上部まで延長されて前記ゲート配線と一緒にストレージキャパシタＣを形成する。
【００１０】
前述した構成で、前記液晶パネルは前記ゲート配線１３に接続された薄膜トランジスタＴのゲート電極３１に走査パルスを印加してスイッチング素子をオン状態として、前記走査パルスに同期してドレーン電極から振幅変調された映像信号パルスが画素に伝達されると、前記伝えられた信号により前記画素電極上に分布した液晶（図１の１４）が分極して再配列する。もしも、ゲート配線が選択されないとオフ状態になって、薄膜トランジスタを通して画素に蓄積された電荷がオフ状態で薄膜トランジスタ及び液晶に前記データ電圧が続けて放電する。このような放電現像は前記薄膜トランジスタのオフ抵抗が大きな場合や分解能を上げるために画素の面積が小さくなっても画素に充電された電荷が速く放電できる。
【００１１】
このような現像を防止するために、前記ストレージキャパシタは前記画素電極に並列に連結して用いられ、前記ストレージキャパシタは放電された電荷を補充してデータ電圧を維持する役割をする。
【００１２】
この時、前記入力されたデータ電圧は前記薄膜トランジスタの端子間の寄生容量により影響を受けて変動する。このような変動はフリッカーや表示の不均一性を増大させる原因になる。
【００１３】
前記薄膜トランジスタＴの端子（ドレーン電極とゲート電極）間の寄生容量成分は前記ゲート電極３１とソース電極３３とが重なる部分と前記ゲート電極３１とドレーン電極３５とが重なる部分で生じて、特に、前記ゲート電極３１とソース電極３３間のキャパシタに測定される容量をＣｇｓまたはＣｓｇと称し、前記ゲート電極３１と前記ドレーン電極３５とが重なる部分で生じる寄生容量をＣｇｄまたはＣｇｄと称する。
【００１４】
前記Ｃｇｄ成分は前記半導体領域が飽和状態である時、前記パネルの電荷、すなわち、画素電極１７の電荷は前記ドレーン電極３５側に集中するために前記Ｃｇｄ成分がさらに大きくなる。このような寄生容量は前述したように、画素のちらつきや、残像、そして不安定なグレーレベルなどの原因になる。したがって、Ｃｇｄ成分を減らすために多様な方法が試みられてきた。
【００１５】
図２の構成は前記薄膜トランジスタの第１電極であるゲート電極３１が前記ゲート配線１３の一部から所定面積に突出延長して構成されて、前記ゲート電極３１の両側に各々ソース電極３３とドレーン電極３５とが重ねて形成された構造である。前記構成で、前記ゲート電極３１とドレーン電極３５とが重なる面積が即寄生容量面積またはドレーン容量面積になる。
【００１６】
ここで、前記薄膜トランジスタＴの構成は前記ソース電極３３及びドレーン電極３５が前記ゲート電極３１の両側に重なる形状でエッチングされる構成なので、エッチング工程時の工程誤差により前記ゲート電極３１と前記ドレーン電極３５間のミスアラインが生じる頻度が非常に高い。前記ミスアラインによる寄生容量面積が異なり、その結果、アレー基板に構成されたゲート電極３１とドレーン電極３５間に生じる寄生容量が変わることになる。
【００１７】
例えば、前記ドレーン電極３５の縦長さ対横長さの比が３０：５と仮定しよう（単位：μｍ）。
この時、前記ドレーン電極３５と前記ゲート電極３１とが重なる面積比を前記ドレーン電極を基準に３０：４とした場合、前記ドレーン電極３５とゲート電極３１とが重なることによって形成される寄生キャパシタの容量面積は３０μｍ×４μｍ＝１２０μｍ２の値を有することになる。
【００１８】
もしも、前記ゲート電極３１とドレーン電極の重なる部分が任意の方向に１μｍ程度さらに重なったり、重なりが小さくなる位置誤差が生じるならば、前記ドレーン電極３５とゲート電極３１が重なる部分の面積、すなわちドレーン容量面積は１５０μｍ２（３０μｍ×６μｍ）から９０μｍ２（３０μｍ×３μｍ）になる。したがって、１μｍミスアラインによって約２５％のドレーン容量変動が生じる。
【００１９】
このように寄生容量の変動が甚だしければデータ電圧に影響を及ぼし、前記データ電圧によって作動する液晶の作動特性に悪影響を及ぼす。また、前記液晶の不規則な作動特性により液晶パネルの画質低下をもたらす。したがって、このような問題点を改善した構成が以下図３と図４の構造である。
【００２０】
図３と図４は、各々従来の第２の実施例と第３の実施例とによる液晶表示装置用アレー基板の一部画素を図示した平面図である。
図示したように、従来の第２の実施例と第３の実施例とは前記第１の実施例とは異なるようにゲート電極４１を別にパターンせずに、ゲート配線４７の一部をゲート電極４１として用いており、前記ゲート配線４７上部にドレーン電極４５をパターンしたので、前記ドレーン電極の面積がちょうどドレーン容量Ｃｇｄ面積になる。
【００２１】
前記第３の実施例による構成は、前記ゲート電極４１の構造が前記第２の実施例とは同一であるが、前記ドレーン電極４５と前記ソース電極４３間に電荷が流れるチャネルをさらに確保するための構造であり、ソース電極４３は前記１方向に構成されたドレーン電極４５の周りにＵ字型で構成されている。
【００２２】
前記図３と図４のドレーン電極の構造は、図１の構成に比べてミスアラインによる寄生容量の変化はないが、寄生容量を減らすために前記ドレーン電極４５パターンを微細にすればするほど工程上の制御が難しいので工程中に少なくとも１μｍ程度の誤差が生じてこれによって工程上の不均一（CD loss：critical dimension loss）が生じる。
【００２３】
したがって、前記ドレーン電極４５の安定した大きさｄのために前記ドレーン電極４５は十分に大きな値を有するように設計しなければならない。しかし、このような場合には前記ゲート電極４１とドレーン電極４５間に生じる寄生容量Ｃｇｄが大きくなる問題点がある。
【００２４】
したがって、前記第１の実施例ないし第３の実施例によるゲート電極とドレーン電極の構成は前記ドレーン電極とゲート電極間に生じる寄生容量だけでなくこのような寄生容量変動量のために生じるちらつきやクロストークにより液晶パネルの画質が低下する短所がある。
【００２５】
【発明が解決しようとする課題】
このような問題点を解決するために、本発明は前記ゲート電極とドレーン電極の形状を新しい構造に設計して、前記ドレーン電極とゲート電極間の寄生容量を最少化して、前記寄生容量の変動量を最少化して高画質の液晶パネルを製作することにその目的がある。
【００２６】
【課題を解決するための手段】
前述の目的を達成するための本発明による液晶表示装置用アレー基板は、画素領域を有する基板と、前記基板上に一方向に延びるデータ配線と、前記データ配線と交差するゲート配線と、前記ゲート配線とデータ配線付近の前記画素領域に位置する画素電極と、前記画素電極と連結されて、前記データ配線と平行した方向に延びる第１電極部と、前記第１電極部の端から延びる四角状の第２電極部を有するドレーン電極と、前記データ配線から延長されて、前記ドレーン電極と所定間隔離隔されたソース電極と、前記ゲート配線上に位置して開放部を有しており、前記開放部周囲の一部が前記ドレーン電極と重なるゲート電極を含む。
【００２７】
前記開放部は、前記ドレーン電極の第１電極部と重ならない第１開放部と、前記第１開放部から延長されて、前記ドレーン電極の第２電極の内側に沿って形成された第２開放部を有することを特徴とする。
【００２８】
前記ドレーン電極の四角状の第２電極部中前記第１電極部と連結された辺を除外した第３辺が前記ゲート電極と重なることを特徴とする。
【００２９】
前記ドレーン電極の四角状の第２電極部中前記データ配線の延長方向と平行した辺が前記ゲート配線と重なることを特徴とする。
【００３０】
【発明の実施の形態】
以下、添付した図面を参照して本発明による望ましい実施例を説明する。
実施例
本発明は前記薄膜トランジスタのドレーン電極とゲート電極間に生じる寄生容量を減らすための方法で、前記ゲート電極とドレーン電極が重なる面積を最少化するために前記ドレーン電極下部のゲート電極をエッチングして薄膜トランジスタを構成した。
【００３１】
図５は、本発明の第１の実施例による液晶表示装置用アレー基板の一部平面図である。図示したように、本発明の第１の実施例による薄膜トランジスタＴは前記ゲート配線１１３の一部を用いるゲート電極１１５と、前記ゲート電極１１５の上部には逆“Ｔ”字形状のドレーン電極１１７と前記ドレーン電極１１７の周りに所定間隔離隔してソース電極１１９で構成される。前記ドレーン電極１１７は前記ゲート電極１１５の中央に位置する四角状のパターンである第１電極部１１７ａと前記四角状のパターンの上部に垂直に延長されてその端が画素電極２２５とコンタクトホール２２１とを通して接触する垂直パターンである第２電極部１１７ｂで構成される。このような構成で、前記ゲート電極１１５とドレーン電極１１７が重なる面積を減らすために、前記第１電極部１１７ａの下部に位置する一部ゲート電極１１５をエッチングする方式を用いた。すなわち、ゲート電極１１５の一部分に逆“Ｔ”字状の開放部１１４を形成した。
【００３２】
詳細には、前記ゲート電極１１５のエッチングされた部分中前記逆“Ｔ”字状のドレーン電極１１７の四角状パターンである第１電極部１１７ａの下部は前記ドレーン電極の第１電極部１１７ａの面積より小さくエッチングして、前記ドレーン電極１１７と前記ゲート電極１１５とが一部のみ重なるようにした。また、前記第２電極部１１７ｂの下部は前記ドレーン電極の第２電極部１１７ｂより大きくエッチングして、前記ドレーン電極１１７とゲート電極１１５とが重ならないようにした。
【００３３】
すなわち、前記第２電極部１１７ｂが延長される部分を除外した第１電極部１１７ａの周りが前記ゲート電極１１５と所定の面積だけ重なるようにして、前記ドレーン電極１１７中の第２電極部１１７ｂ下部のゲート電極１１５をすべてエッチングして前記ゲート電極１１５と重なる面積が無いようにした。
【００３４】
前述したような本発明の構造は、前記ドレーン電極１１７中前記第１電極部１１７ａの一部のみ前記ゲート電極１１５と重なるので、前記２つの電極間の重なり面積に比例して生じる寄生容量を最少化できる。
【００３５】
以下図６Ａないし図６Ｃの工程による平面図と、図６ＣのＩＸ−ＩＸに沿って切断した断面図である図９を参照して薄膜トランジスタの構成を説明する。
【００３６】
図６Ａと図９に図示したように、基板１１１上にアルミニウム（Ａｌ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）等が属する導電性金属グループ中選択された一つを蒸着して、第１導電性金属層（図示せず）を形成する。
【００３７】
前記第１導電性金属層をパターニングして、一方向に延びるゲート配線１１３を形成する。この時、前記ゲート配線中前記ゲート配線１１３と直交してデータ配線が形成される仮想線１１２との交差地点に近接した部分のゲート配線１１３の一部を所定形状でエッチングする。すなわち、逆“Ｔ”字状に形成された開放部１１４をゲート電極１１５に形成する。
【００３８】
すなわち、前記ゲート配線１１３と平行した方向に所定面積だけエッチングされた横方向の水平パターンである第１開放部１１４ａと、前記ゲート配線１１３の上部端から前記ゲート配線の中央部に形成された第１開放部１１４ａまで縦方向の垂直パターンでエッチングした第２開放部１１４ｂを含むゲート電極１１５を構成する。したがって、前記ゲート電極１１５は逆Ｔ字形態１１４でエッチングされた形状を含む。
【００３９】
図６Ａには図示しなかったが図９に図示したように、前記ゲート配線１１３が形成された基板の全面に窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯ２）等の無機絶縁物質と場合によっては、ベンゾシクロブテン（ＢＣＢ）、アクリル（Ａｃｒｙｌ）系樹脂（ｒｅｓｉｎ）のような有機絶縁物質を蒸着または塗布を通して第１絶縁層であるゲート絶縁層１１６を形成する。
【００４０】
前記ゲート絶縁層上に非晶質シリコン層と、前記非晶質シリコンの全面にｎ形またはｐ形の不純物をドーピングして、前記非晶質シリコン層の上部に不純物が含まれた非晶質シリコン層を形成する。
【００４１】
次に、図６Ｂと図９に図示したように、前記非晶質シリコン層をエッチングして前記ゲート電極中横方向にエッチングされた第１開放部１１４ａ上部にアイランド状に前記エッチングパターンより大きな半導体層１２３を形成する。
【００４２】
次に、前記半導体層１２３が形成された基板１１１の全面に前述した導電性金属を蒸着して第２導電性金属層を形成する。
【００４３】
前記第２導電性金属層をエッチングして、前記仮想線（図６Ａの１１２）に近接した位置で前記ゲート配線１１３と交差して画素領域Ｐを定義するデータ配線１２５を形成して、前記データ配線１２５から延長して形成されて前記ゲート電極１１５に形成された横方向の第１開放部１１４ａに所定間隔離隔されるようにして前記第１開放部１１４ａの周りにソース電極１１９を構成する。
【００４４】
同時に、平面的に前記ソース電極１１９の内側に構成されて前記ソース電極１１９と所定間隔離隔され、前記横方向の第１開放部１１４ａの上部に形成され前記ゲート電極１１５と所定面積を重ねて形成される前記ドレーン電極の第１電極部１１７ａと、前記四角状のパターンである第１電極部１１７ａから前記ゲート電極の第２開放部１１４ｂの中心に延長されて形成された第２電極部１１７ｂからなるドレーン電極１１７を構成する。
次に図９に図示するように、前記ドレーン電極などが形成された基板の上部に前述した絶縁物質を蒸着または塗布する方式で第２絶縁層１１８を形成する。前記第２絶縁層１１８をパターニングして、前記ゲート電極の第２開放部１１４ｂの中央に延びるドレーン電極の第２電極部１１７ｂの端上部にドレーンコンタクトホール２２１を形成する。
【００４５】
次に、図６Ｃに図示したように、前記ドレーンコンタクトホール２２１が形成された基板１１１の全面にインジウム−スズ−オキサイド（ＩＴＯ）とインジウム−酸化亜鉛（ＩＺＯ）等が含まれた透明導電性金属グループから選択された一つを蒸着して透明導電性金属層を形成する。また、前記透明導電性金属層をエッチングして、画素電極２２５を形成する。前記画素電極２２５は前記ドレーンコンタクトホール２２１を通して前記ドレーン電極１１７と接触するように構成する。
【００４６】
前述したような構成は、前記ドレーン電極１１７の一部のみが前記ゲート電極１１５と重なるので、既存の構成に比べて前記ドレーン電極１１７と前記ゲート電極１１５間に生じる寄生容量（Ｃｇｄ：ドレーン容量）を最小とすることができる。
【００４７】
また、ドレーン電極１１７の第１電極部１１７ａを拡大した図６Ｃの拡大図を参照して、工程上起きる場合があるドレーン電極とゲート電極間のミスアラインを補償する方法を説明する。
【００４８】
ドレーン電極１１７がゲート電極１１５の逆Ｔ字状の開放部１１４上に形成される時、図６Ｃの拡大図と同じようにドレーン電極１１７がゲート電極１１５と斜線影付けを施した領域が相互に重なる。この時、ドレーン電極１１７は垂直または水平方向にミスアラインされており場合があるが、斜線で影を付けた領域の左側部Ａ１が水平ミスアラインで減少すれば右側部Ａ２の面積が増加する。また、斜線で影を付けた領域の下端部Ｂ１が減少すれば、上端部Ｂ２の面積が増加する。このような方法で、ドレーン電極１１７とゲート電極１１５間の重なった面積はミスアラインにもかかわらず相互に補償するようになって一定に維持される。それゆえ、ゲート電極１１７とドレーン電極１１５間の寄生容量Ｃｇｄの変動は最小化される。
【００４９】
すなわち、前記ソース電極１１９対ドレーン電極１１７間の半導体層１２３のチャネル幅（ソース電極と対応するドレーン電極の長さ）をそのまま維持しながら、寄生容量の値を著しく減らすことができる構造である。
【００５０】
図７は、本発明の第２の実施例による液晶表示装置用アレー基板の一部平面図である。
図示したように、第２の実施例の構成は前記ゲート電極１１５の一部を大きな面積の四角状にエッチングして開放部２２９を形成して、逆“Ｔ”字状のドレーン電極１１７を前記ゲート電極１１５の開放部２２９上部に形成して、前記ゲート電極１１５と前記ドレーン電極１１７との重なりの面積が三方向に構成されるようにした構造である。このような構成も前述した第１の実施例と同様に前記ゲート電極とドレーン電極との重ね面積を最少化するために、前記ドレーン電極１１７下部の一部ゲート電極１１５をエッチングした構造である。
【００５１】
図７の拡大図で図示したように、前記第１の実施例と第２の実施例による構造は前記ドレーン電極１１７と前記ゲート電極１１５とが左／右方向にミスアラインになっても、二電極の重ね面積Ａ１、Ａ２が相互対称性を有するので、片側の面積が減ればその分他の側が増加するので全体的には寄生容量面積の変化がない。また、上／下方向（垂直方向）にミスアラインが生じて、下端部Ｂ１の面積が減少または増加しても、左・右側部Ａ１、Ａ２の面積が増加または減少するのでドレーン電極１１７とゲート電極１１５との重なり部分である斜線で影を付けた領域の面積は一定に維持される。したがって、寄生容量の変動が最小になるように設計した構造と言える。
【００５２】
図８は、本発明の第３の実施例による液晶表示装置用アレー基板の一部を図示した平面図である。
【００５３】
図示したように第３の実施例は、前記第２の実施例の構造を変形し、前記ドレーン電極１１７とゲート電極１１５との重なりの面積を三方向でない左／右両方向にして、前記ドレーン電極１１７とゲート電極１１５とにＸ軸またはＹ軸のミスアラインが生じても全体的な重なりの面積は全く変化がないので、寄生容量変動が０の値を得ることができる構造である。すなわち、図８の拡大図に図示したように、重なりの面積（斜線で影を付けた領域）の左側部Ａ１が左／右方向（水平方向）ミスアラインにより減少しても、右側部Ａ２の面積が増加するので重なりの面積は補償されて一定に維持される。それゆえ、本実施例でも寄生容量Ｃｇｄは一定に維持される。
【００５４】
このような構成で本発明による液晶表示装置用アレー基板を製作できる。
【００５５】
【発明の効果】
したがって、本発明による薄膜トランジスタの構造はゲート配線の一部をゲート電極に用いて前記ゲート電極中ドレーン電極と重なる面積の一部をエッチングすることによって、前記ドレーン電極とゲート電極の重なる面積を最小にして寄生容量を減らして、前記ドレーン電極と前記ゲート電極との重なりの面積を四方向、三方向または両方向に対称に構成して、工程上で端子間にミスアラインを生じても全体的な重なり部分の面積は変わらないために寄生容量の変動を最少化できる。
【００５６】
それゆえ、寄生容量による残像やフリッカを最少化した高画質の液晶表示装置を製作できる効果がある。
【図面の簡単な説明】
【図１】  一般的な液晶表示装置の分解斜視図である。
【図２】  従来の第１の実施例による液晶表示装置用アレー基板の一部画素を図示した平面図である。
【図３】  従来の第２の実施例による液晶表示装置用アレー基板の一部画素を図示した平面図である。
【図４】  従来の第３の実施例による液晶表示装置用アレー基板の一部画素を図示した平面図である。
【図５】  本発明の第１の実施例による液晶表示装置用アレー基板の一部画素を図示した平面図である。
【図６】  図６Ａないし６Ｃは、本発明の第１の実施例によって構成されたアレー基板の工程を順序とおり図示した一部平面図である。
【図７】  本発明の第２の実施例による液晶表示装置用アレー基板の一部画素を図示した平面図である。
【図８】  本発明の第３の実施例による液晶表示装置用アレー基板の一部画素を図示した平面図である。
【図９】  図６ＣのＩＸ−ＩＸに沿って切断した断面を示した断面図である。
【符号の説明】
１１３：ゲート配線
１１５：ゲート電極
１１７：ドレーン電極
１１９：ソース電極
１２３：半導体層
１２５：データ配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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