(57)【特許請求の範囲】
【請求項１】
基板上に、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタを具備し、
前記ｐチャネルＭＩＳトランジスタ及びｎチャネルＭＩＳトランジスタの各ゲート電極は結晶質のＴａ−Ｃ合金で形成され、
前記ｐチャネルＭＩＳトランジスタのゲート電極の膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］は８０％以上であり、且つ仕事関数が４．７５ｅＶ以上であり、
前記ｎチャネルＭＩＳトランジスタのゲート電極の膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］は６０％以下で有り、且つ仕事関数が４．４ｅＶ以下であることを特徴とする半導体装置。
【請求項２】
前記各ゲート電極のＴａに対するＣの組成比（Ｃ／Ｔａ）が０．５以上１．５以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
基板と、
前記基板上に形成されたｎ型半導体領域と、
前記基板上に前記ｎ型半導体領域とは絶縁分離して形成されたｐ型半導体領域と、
前記ｎ型半導体領域上にゲート絶縁膜を介して形成され、膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が８０％以上で、仕事関数が４．７５ｅＶ以上で、且つ膜厚が５ｎｍより大きい結晶質のＴａ−Ｃ合金で形成された第１下層ゲート電極と、該第１下層ゲート電極上に形成され、ＴａとＣとの組成比（Ｃ／Ｔａ）が１．５以上のＴａ−Ｃ合金で形成された第１中層ゲート電極と、該第１中層ゲート電極上に形成され、ｐ+ 型シリコン又はシリコンゲルマニウムで形成された第１上層ゲート電極と、を含んで構成されたｐチャネルＭＩＳトランジスタと、
前記ｐ型半導体領域上にゲート絶縁膜を介して、膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が６０％以下で、仕事関数が４．４ｅＶ以下で、且つ膜厚が５ｎｍより大きい結晶質のＴａ−Ｃ合金で形成された第２下層ゲート電極と、該第２下層ゲート電極上に形成され、ＴａとＣとの組成比（Ｃ／Ｔａ）が１．５以上のＴａ−Ｃ合金で形成された第２中層ゲート電極と、該第２中層ゲート電極上に形成され、ｎ+ 型シリコン又はシリコンゲルマニウムで形成された第２上層ゲート電極と、を含んで構成されたｎチャネルＭＩＳトランジスタと、
を具備したことを特徴とする半導体装置。
【請求項４】
前記第１下層ゲート電極及び第２下層ゲート電極のＴａとＣとの組成比（Ｃ／Ｔａ）は、０．５以上１．５以下であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１中層ゲート電極及び第２中層ゲート電極は、非晶質の母相とＴａＣが析出している相とに相分離している、又は非晶質であることを特徴とする請求項３記載の半導体装置。
【請求項６】
基板と、
前記基板上に形成されたｎ型半導体領域と、
前記基板上に前記ｎ型半導体領域とは絶縁分離して形成されたｐ型半導体領域と、
前記ｎ型半導体領域上に第１ゲート絶縁膜を介して形成され、膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が８０％以上で、且つ仕事関数が４．７５ｅＶ以上である結晶質のＴａ−Ｃ合金で形成された第１下層ゲート電極と、前記第１下層ゲート電極上に形成された、金属シリサイドからなる第１上層ゲート電極と、前記第１下層ゲート電極の前記第１ゲート絶縁膜との界面領域にボロン，アルミニウムの何れかを偏析して形成された１原子層以上３原子層以下の第１元素偏析層と、を含んで構成されたｐチャネルＭＩＳトランジスタと、
前記ｐ型半導体領域上に第２ゲート絶縁膜を介して形成され、膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が６０％以下で、且つ仕事関数が４．４ｅＶ以下である結晶質のＴａ−Ｃ合金で形成された第２下層ゲート電極と、前記第２下層ゲート電極上に形成された、金属シリサイドからなる第２上層ゲート電極と、前記第２下層ゲート電極の前記第２ゲート絶縁膜との界面領域にリン，砒素，アンチモンの何れかを偏析して形成された１原子層以上３原子層以下の第２元素偏析層と、を含んで構成されたｎチャネルＭＩＳトランジスタと、
を具備したことを特徴とする半導体装置。
【請求項７】
前記金属シリサイドは、Ｎｉを含有することを特徴とする請求項６記載の半導体装置。
【請求項８】
前記金属シリサイドは、更にゲルマニウムを含有することを特徴とする請求項７記載の半導体装置。
【請求項９】
互いに絶縁分離されたｎ型半導体領域及びｐ型半導体領域を有する基板を用意し、この基板の各領域上にゲート絶縁膜を形成する工程と、
前記ｎ型半導体領域上の前記ゲート絶縁膜上に、ｐチャネルＭＩＳトランジスタのゲート電極として、タンタル（Ｔａ）と炭素（Ｃ）を交互に供給することにより、膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が８０％以上で、且つ仕事関数が４．７５ｅＶ以上の結晶質のＴａ−Ｃ合金膜を形成する工程と、
前記ｐ型半導体領域上の前記ゲート絶縁膜上に、ｎチャネルＭＩＳトランジスタのゲート電極として、タンタル（Ｔａ）と炭素（Ｃ）を同時に供給することにより、膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が６０％以下で、且つ仕事関数が４．４ｅＶ以下の結晶質のＴａ−Ｃ合金膜を形成する工程と、
前記ｎ型半導体領域及びｐ型半導体領域上の各合金膜をゲート電極パターンに加工する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記ＴａとＣとの交互供給を、双方とも一原子層ずつ行うことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記ＴａとＣとの交互供給を、化学堆積原材料を用いた原子層堆積法（Atomic Layer Deposition）、又はスパッタリング法で行うことを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一基板上にｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタを形成した半導体装置に係わり、特にゲート電極構造の改良をはかった半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、シリコンＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスにおいては、チタン，モリブデン，タングステン，タンタルなどの高融点金属、或いはこれらの窒化物をゲート電極として使用する試みがなされている。これは、いわゆるメタルゲート技術と称される。
【０００３】
メタルゲート技術では、ゲート電極内部には原理的に空乏層が発生しないので、シリコンゲートの場合のように空乏層によるＭＩＳトランジスタの電流駆動力の低下は発生しない。ＴａＣｘメタルゲート技術については、例えば（非特許文献１）に記載されている。しかし、（非特許文献１）においては、ＴａＣｘ物性に関して仕事関数、比抵抗以外の物性値に関しては一切報告されていない。
【０００４】
ここで、ｎチャネルＭＩＳトランジスタにｎ+ シリコンと同じ仕事関数、ｐチャネルＭＩＳトランジスタにｐ+ シリコンと同じ仕事関数を有するメタルゲート電極を配する、いわゆるデュアルメタルゲート技術が存在する。デュアルメタルゲート技術では、従来のシリコンゲート技術と同じしきい値電圧の制御ができ、低いしきい値電圧を持つトランジスタの設計が可能となる。
【０００５】
しかし、デュアルメタルゲート技術では、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタのゲート電極材料が異なるため、ゲート電極の成膜を別々に行う必要が生じ、成膜プロセス工程増加、複雑化などの問題に加え、ゲート電極加工をｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタで独立に行う必要がある点が大きな問題であった。トランジスタ性能的には最も好ましいデュアルメタルゲート技術ではあるが、その実現のためには上記製造方法の複雑化の問題を解決する必要がある。
【非特許文献１】J. K. Schaeffer et al.,“Challenges for the Integration of Metal Gate Electrodes”, 2004 IEDM, p.p.287-290
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上のように、トランジスタの電流駆動力を向上させ、処理速度の速いシリコンＣＭＯＳデバイスを実現するために、従来のシリコンゲートに替えてメタルゲート技術を導入することが必須である。デュアルメタルゲート技術は、トランジスタのしきい値電圧を低く設定できるため高性能化に必須な技術だが、その製造方法の複雑化が実用化の大きな障壁となっていた。
【０００７】
本発明は、上記事情を考慮してなされたものであって、製造方法が容易なデュアルメタルゲート構造を実現することができ、ＣＭＯＳデバイス等の特性向上に寄与し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００９】
即ち、本発明の一態様は、基板上にｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタを具備した半導体装置であって、前記ｐチャネルＭＩＳトランジスタ及びｎチャネルＭＩＳトランジスタの各ゲート電極は結晶質のＴａ−Ｃ合金で形成され、前記ｐチャネルＭＩＳトランジスタのゲート電極の膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］は８０％以上であり、、且つ仕事関数が４．７５ｅＶ以上であり、前記ｎチャネルＭＩＳトランジスタのゲート電極の膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］は６０％以下であり、且つ仕事関数が４．４ｅＶ以下であることを特徴とする。
【００１０】
また、本発明の別の一態様は、基板上にｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタを具備した半導体装置であって、前記基板上に形成されたｎ型半導体領域と、前記基板上に前記ｎ型半導体領域とは絶縁分離して形成されたｐ型半導体領域と、前記ｎ型半導体領域上にゲート絶縁膜を介して形成され、膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が８０％以上で、仕事関数が４．７５ｅＶ以上で、且つ膜厚が５ｎｍより大きい結晶質のＴａ−Ｃ合金で形成された第１下層ゲート電極と、該第１下層ゲート電極上に形成され、ＴａとＣとの組成比（Ｃ／Ｔａ）が１．５以上のＴａ−Ｃ合金で形成された第１中層ゲート電極と、該第１中層ゲート電極上に形成され、ｐ+ 型シリコン又はシリコンゲルマニウムで形成された第１上層ゲート電極と、を含んで構成されたｐチャネルＭＩＳトランジスタと、前記ｐ型半導体領域上にゲート絶縁膜を介して、膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が６０％以下で、仕事関数が４．４ｅＶ以下で、且つ膜厚が５ｎｍより大きい結晶質のＴａ−Ｃ合金で形成された第２下層ゲート電極と、該第２下層ゲート電極上に形成され、ＴａとＣとの組成比（Ｃ／Ｔａ）が１．５以上のＴａ−Ｃ合金で形成された第２中層ゲート電極と、該第２中層ゲート電極上に形成され、ｎ+ 型シリコン又はシリコンゲルマニウムで形成された第２上層ゲート電極と、を含んで構成されたｎチャネルＭＩＳトランジスタと、を具備したことを特徴とする。
【００１１】
また、本発明の別の一態様は、基板上にｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタを具備した半導体装置であって、前記基板上に前記ｎ型半導体領域とは絶縁分離して形成されたｐ型半導体領域と、前記ｎ型半導体領域上に第１ゲート絶縁膜を介して形成され、膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が８０％以上で、且つ仕事関数が４．７５ｅＶ以上である結晶質のＴａ−Ｃ合金で形成された第１下層ゲート電極と、前記第１下層ゲート電極上に形成された、金属シリサイドからなる第１上層ゲート電極と、前記第１下層ゲート電極の前記第１ゲート絶縁膜との界面領域にボロン，アルミニウムの何れかを偏析して形成された１原子層以上３原子層以下の第１元素偏析層と、を含んで構成されたｐチャネルＭＩＳトランジスタと、前記ｐ型半導体領域上に第２ゲート絶縁膜を介して形成され、膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が６０％以下で、且つ仕事関数が４．４ｅＶ以下である結晶質のＴａ−Ｃ合金で形成された第２下層ゲート電極と、前記第２下層ゲート電極上に形成された、金属シリサイドからなる第２上層ゲート電極と、前記第２下層ゲート電極の前記第２ゲート絶縁膜との界面領域にリン，砒素，アンチモンの何れかを偏析して形成された１原子層以上３原子層以下の第２元素偏析層と、を含んで構成されたｎチャネルＭＩＳトランジスタと、を具備したことを特徴とする。
【００１２】
また、本発明の別の一態様は、基板上にｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタを具備した半導体装置の製造方法において、互いに絶縁分離されたｎ型半導体領域及びｐ型半導体領域を有する基板を用意し、この基板の各領域上にゲート絶縁膜を形成する工程と、前記ｎ型半導体領域上の前記ゲート絶縁膜上に、ｐチャネルＭＩＳトランジスタのゲート電極として、タンタル（Ｔａ）と炭素（Ｃ）を交互に供給することにより、膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が８０％以上で、且つ仕事関数が４．７５ｅＶ以上の結晶質のＴａ−Ｃ合金膜を形成する工程と、前記ｐ型半導体領域上の前記ゲート絶縁膜上に、ｎチャネルＭＩＳトランジスタのゲート電極として、タンタル（Ｔａ）と炭素（Ｃ）を同時に供給することにより、膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が６０％以下で、且つ仕事関数が４．４ｅＶ以下の結晶質のＴａ−Ｃ合金膜を形成する工程と、前記ｎ型半導体領域及びｐ型半導体領域上の各合金膜をゲート電極パターンに加工する工程と、を含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ｐチャネル及びｎチャネルの各ＭＩＳトランジスタのゲート電極のＴａＣ（１１１）面の結晶配向比率を最適に設定することにより、各々のチャネルに適した仕事関数を実現することができる。そしてこの場合、各ＭＩＳトランジスタのゲート電極は共に同じ材料系であることから、製造工程の簡略化をはかることができる。
【発明を実施するための最良の形態】
【００１４】
まず、実施形態を説明する前に、本発明の概要及び原理を説明する。
【００１５】
本発明の一実施形態は、図１に示すようなＣＭＯＳデバイスを備えた半導体装置であって、その最大の特徴は、結晶化したＴａＣｘをｐチャネルＭＩＳトランジスタ、ｎチャネルＭＩＳトランジスタの両方のゲート電極として有し、ｐチャネルＭＩＳトランジスタのＴａＣｘは（１１１）配向性が強く、ｎチャネルＭＩＳトランジスタは（２００）配向成分を増加させることにより、それぞれのゲート電極仕事関数をｐ+ シリコン、ｎ+ シリコンのそれに近づけ、単一材料ＴａＣｘによってデュアルメタルゲートを実現するものである。
【００１６】
なお、図中の１１はＳｉ基板、２２はｎ型ウェル、２３はｐ型ウェル、２４は素子分離絶縁膜、２５はｐ型拡散層、２６はｐ型エクステンション層、２７はｎ型拡散層、２８はｎ型エクステンション層、３１はゲート絶縁膜、３２はｐチャネル側のＴａＣｘゲート電極、３３はｎチャネル側のＴａＣｘゲート電極、３４はゲート側壁絶縁膜、３５は層間絶縁膜、５１はｐチャネルＭＩＳトランジスタ、５２はｎチャネルＭＩＳトランジスタを示している。
【００１７】
ところで、ＴａＣｘメタルゲート技術については、前述した（非特許文献１）に記載されている。この従来技術と本発明が異なるのは、本発明ではＴａＣｘをｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタの双方に用いているのに対し、従来技術ではｎチャネルＭＩＳトランジスタにしかＴａＣｘ電極を用いていない点である。従来技術では、ＴａＣｘ電極の仕事関数が４．１８ｅＶであったため、このような制約が生じていた。仮に、従来技術のＴａＣｘをｐチャネルＭＩＳトランジスタのゲート電極に用いたとしても、そのしきい値電圧は非常に高くなり、ＣＭＯＳの正常動作は不可能になる。ちなみに、（非特許文献１）においては、ＴａＣｘ物性に関して仕事関数、比抵抗以外の物性値に関しては一切報告されていない。
【００１８】
本発明では、ＴａとＣとの組成比（Ｃ／Ｔａ）を０．５〜１．５に設定し、ＴａＣｘを結晶化状態で用いた。さらに、本発明者らは、（１１１）配向性を強くすることで４．８ｅＶ程度のｐ+ シリコンに近い仕事関数が得られ、（１１１）配向に対し（２００）配向成分を増やすことでｎ+ シリコンに近い仕事関数が得られることを新たに見出し、これをＣＭＯＳトランジスタのデュアルメタルゲートに適用した。
【００１９】
図２はその発見を示す、膜厚１００ｎｍのＴａＣｘ薄膜の結晶性を調べた実験結果を示す図である。横軸は角度（２θ）、縦軸は強度を示している。また、ｐＭＯＳ用ＴａＣ電極とｎＭＯＳ用ＴａＣ電極のそれぞれの特性が区別できるように、縦軸方向にオフセットして示している。ＴａＣｘ膜の組成は共にＣ／Ｔａ〜１であるが、成膜法の違いによって、（１１１）回折ピークが最も強くなるものと、（２００）回折ピークが最も強くなるものに作り分けできることが示された。
【００２０】
上記では、ＴａＣ膜／ゲート絶縁膜／Ｓｉ基板の分析用試料を用いた結果を示した。このような実験はもちろん完成したトランジスタでも実施可能であり、その場合はトランジスタのゲート電極の部分をＴＥＭ観察などで用いられるピックアップ法で切り出し、ゲート電極の断面を電子線回折法で分析すれば、（１１１）配向と（２００）配向の割合を確認することが可能である。この場合、ＴＥＭ法の電子ビームを用いるので分析位置のポジショニング精度が高い。これにより、実際にしきい値電圧制御に強く関係する、ゲート絶縁膜と接した領域のＴａＣ膜の配向性を確認することが容易となる。
【００２１】
図３は、上記のようにして配向性を変化させたときの仕事関数の変化を示した図である。ＴａＣｘがｐ+ シリコン同等の４．７５ｅＶ以上の仕事関数を示すために、下記の（１）式で示す（１１１）面の結晶配向比率は８０％以上の必要があることが分かった。
【００２２】
TaC（111）ピーク強度
／｛TaC（111）ピーク強度＋TaC（200）ピーク強度｝×１００    …（１）
ここで、（１１１）面結晶配向比率は、図４のＸＲＤスペクトルにおいて、ＴａＣ（１１１）ピークとＴａＣ（２００）ピーク強度の絶対値を求め、式（１）から計算する。ここで、ピーク強度の代わりに、ピーク面積を用いても良い。また、（１１１）面結晶配向比率を求める際には、ゲート電極のゲート絶縁膜に隣接する面と垂直方向、即ちゲート電極の膜厚方向を基準にしている。
【００２３】
一方、ＴａＣｘがｎ+ シリコン同等の４．４ｅＶ以下の仕事関数を示すために、（１１１）結晶配向比率は６０％以下の必要があることを本発明者らは発見した。
【００２４】
なお、より望ましい（１１１）面結晶配向比率は、ｐチャネルＭＩＳトランジスタについて９０％以上であり、ｎチャネルＭＩＳトランジスタについて５％以下である。これにより、ｐチャネルＭＩＳトランジスタについて４．９ｅＶ以上、ｎチャネルＭＩＳトランジスタについて４．２ｅＶ以下という、バルク型ＣＭＯＳデバイスにとって充分しきい値電圧を、チャネル領域の不純物濃度設定などの手法に頼ることなく、低く設定できるメタルゲート電極を実現できる。
【００２５】
ちなみに、図２においてそれぞれの（１１１）面結晶配向比率を計算すると、上側のスペクトルは８４％、下側のスペクトルは１０％となった。このときのＴａＣ電極の仕事関数はそれぞれ４．８０ｅＶ、４．２５ｅＶとなり、バルクＣＭＯＳトランジスタのしきい値電圧を低く設定するのに充分な値を示している。
【００２６】
図４は、ＴａＣｘの組成比（Ｃ／Ｔａ）の変化に対する結晶性変化を示す実験結果である。この実験の薄膜形成は同一の手法を用いた。Ｃ／Ｔａを増すに従い膜の結晶回折強度が弱くなり、Ｃ／Ｔａが２．７では回折ピークが得られていない。本発明のＴａＣｘは結晶化していることが前提となる。組成をより細かく変化させた実験から、ＴａＣｘが結晶化するための要件としてのＣ／Ｔａは１．５以下である。
【００２７】
図５は、本発明のＣ／Ｔａの低濃度限界を決める、ＴａＣｘ／ＳｉＯ2 構造を１０００℃熱処理した後の断面観察結果である。Ｃ／Ｔａ〜１．０に対しては、ＴａＣｘ／ＳｉＯ2 界面は１０００℃熱処理後でも全く反応している様子を見せていない。これに対し、Ｃ／Ｔａ＜０．５の場合には、１０００℃熱処理によりＴａＣｘ／ＳｉＯ2 界面に厚さ２ｎｍ弱の界面反応層を生じていることが分かった。反応層は仕事関数変調、電気的トラップ形成などの性能劣化を引き起こすため、実用化できない。
【００２８】
以上の予備的実験を通して、本発明のデュアルメタルゲートＴａＣｘの組成的特徴は以下のように規定される。まず、本発明は結晶配向制御でデュアルメタルの機能を得るため、膜は結晶化していなくてはならないので、Ｃ／Ｔａは１．５以下となる。一方、＞１０００℃耐熱性維持の観点からは、Ｃ／Ｔａは０．５以上でなくてはならない。これにより、本発明のＴａＣｘは０．５≦Ｃ／Ｔａ≦１．５の範囲に規定される。本発明におけるＣ／Ｔａ比の限定範囲を模式的に図６に示した。
【００２９】
このように、本発明者らはＴａＣｘ薄膜の物性的特徴を詳細に調べた結果として、あるＣ／Ｔａ組成範囲でＴａＣｘ膜を結晶化させ、一方でその配向性を制御することでＴａＣｘ仕事関数をｎ+ シリコン寄り或いはｐ+ シリコン寄りに変調可能であることを見出した。本発明はこの新しい発見に基づいて行われたものであり、従来技術の範疇とは異なる構成、効果を有するものである。
【００３０】
本発明の構造では、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタのゲート電極は共にＴａＣｘであるため、ゲート電極加工を一括化できるという大きなメリットを有する。これにより、従来デュアルメタルゲートのように別材料を用いた場合と比較し、プロセス工程数が格段に減少し、さらにエッチングプロセス開発も短縮化される。これにより、デュアルメタルゲートの実用性が飛躍的に前進した。
【００３１】
以上その概要を述べたような構成により、しきい値電圧を低く設定可能で、かつゲート空乏化の無い高性能なメタルゲートＣＭＯＳデバイスを備えた半導体装置を、容易なプロセスによって提供することが可能となる。
【００３２】
以下、本発明の詳細を図示の実施形態によって説明する。
【００３３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の概略構成を示す素子構造断面図である。
【００３４】
Ｓｉ基板１１上に、ｎ型ウェル領域２２及びｐ型ウェル領域２３が設けられている。ｎ型ウェル領域２２とｐ型ウェル領域２３は、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜２４により分離されている。なお、本実施形態では基板としてバルク基板を用いたが、ＳＯＩ（Silicon On Insulator）基板を用いることも可能である。
【００３５】
ｎ型ウェル領域２２には、ｐチャネルＭＩＳトランジスタ５１が設けられる。ｐチャネルＭＩＳトランジスタ５１は、ｐ型拡散層２５と、ｐ型エクステンション層２６と、ゲート絶縁膜３１と、ｐＭＯＳ用のＴａＣｘ電極３２とを備えている。ゲート絶縁膜３１はｎ型ウェル領域２２上に設けられ、このゲート絶縁膜３１上にｐＭＯＳ用のＴａＣｘ電極３２が設けられている。なお、本実施形態においては、ゲート絶縁膜３１と、ｐＭＯＳ用ＴａＣｘ電極３２の積層構造の両側部には、シリコン窒化膜、シリコン酸化膜などの絶縁体からなるサイドウォール３４が設けられている。
【００３６】
また、ｐ型エクステンション層２６はゲート絶縁膜３１と、ｐＭＯＳ用ＴａＣｘ電極３２の積層構造の両側のｎ型ウェル領域２２に設けられ、ｐ型拡散層２５はサイドウォール３４の両側のｎ型ウェル領域２２に設けられている。そして、ｐ型拡散層２５はｐ型エクステンション層２６よりもｎ型ウェル領域２２との接合深さが深くなるように構成されている。そして、ｐ型拡散層２５及びｐ型エクステンション層２６がｐチャネルＭＩＳトランジスタ５１のソース・ドレイン領域となる。
【００３７】
一方、ｐ型ウェル領域２３内には、ｎチャネルＭＩＳトランジスタ５２が設けられる。ｎチャネルＭＩＳトランジスタ５２は、ｎ型拡散層２７と、ｎ型エクステンション層２８と、ゲート絶縁膜３１と、ｎＭＯＳ用のＴａＣｘ電極３３とを備えている。ゲート絶縁膜３１はｐ型ウェル領域２３上に設けられ、このゲート絶縁膜３１上にｎＭＯＳ用ＴａＣｘ電極３３が設けられている。なお、本実施形態においては、ゲート絶縁膜３１と、ｎＭＯＳ用ＴａＣｘ電極３３の積層構造の両側部には、絶縁体からなるサイドウォール３４が設けられている。
【００３８】
また、ｎ型エクステンション層２８はゲート絶縁膜３１と、ｎＭＯＳ用ＴａＣｘ電極３３の積層構造の両側のｐ型ウェル領域２３に設けられ、ｎ型拡散層２７はサイドウォール３４の両側のｐ型ウェル領域２３に設けられている。そして、ｎ型拡散層２７はｎ型エクステンション層２８よりもｐ型ウェル領域２３との接合深さが深くなるように構成されている。そして、ｎ型拡散層２７及びｎ型エクステンション層２８がｎチャネルＭＩＳトランジスタ５２のソース・ドレイン領域となる。
【００３９】
次に、本実施形態の半導体装置の製造方法を、図７〜図９を参照して説明する。
【００４０】
まず、図７（ａ）に示すように、Ｓｉ基板１１上に、素子分離絶縁膜２４によって分離されたｎ型ウェル領域２２及びｐ型ウェル領域２３を形成する。引き続き、ウェハ上の全面にゲート絶縁材料膜３１、ｐＭＯＳ用ＴａＣｘ電極３２を堆積する。
【００４１】
ゲート絶縁膜としては、例えば、Ｔｉ・Ｈｆ・Ｚｒ及びＬａ等希土類元素の酸化物或いは混合酸化物、Ｔｉ・Ｈｆ・Ｚｒ及びＬａ等希土類元素のシリケート・アルミネート或いはこれらに窒素を添加した絶縁膜、Ｓｉ3 Ｎ4 ・Ａｌ2 Ｏ3 ・Ｔａ2 Ｏ5 ・ＴｉＯ2 ・Ｌａ2 Ｏ3 ・ＣｅＯ2 ・ＺｒＯ2 ・ＨｆＯ2 ・ＳｒＴｉＯ3 ・Ｐｒ2 Ｏ3 或いはこれらに窒素を添加した絶縁膜などを用いることができる。ここでは一例として、厚さ１．５ｎｍのＳｉＯＮを熱酸化及びプラズマ窒化により堆積した。High-Kゲート絶縁膜の形成には、ＭＯＣＶＤ（Metal organic chemical vapor deposition）法、ＡＬＤ(Atomic layer deposition)法、ＭＢＥ（Molecular beam epitaxy）法、ＰＶＤ（Physical vapor deposition）法などを用いることができる。
【００４２】
ｐＭＯＳ用ＴａＣｘ電極３２は、ＴａとＣの組成比（Ｃ／Ｔａ）を０．５〜１．５の範囲に調整したＴａＣ化合物ターゲットを用いたＡｒ雰囲気によるスパッタリングにより形成した。本実施形態における組成比（Ｃ／Ｔａ）は１．０、膜厚は１００ｎｍであった。また、Ａｒ流量は１〜２０ｓｃｃｍ、ＴａＣターゲットに印加する電力は５０〜５００Ｗ、スパッタリング時の装置内真空度は０．０１〜０．４Ｐａの範囲で行うことが可能である。これにより、（１１１）面結晶配向比率が８０％以上のＴａＣ電極３２を形成することができる。上記の方法で形成されたＴａＣ層は膜内部にストレスを有しており、このストレスが（１１１）面の優先的に配向させるための駆動力となっている。
【００４３】
また、（１１１）面結晶配向比率８０％以上のｐＭＯＳ用ＴａＣ電極３２をより効率良く形成するためには、膜厚方向にＴａ層とＣ層を交互に存在させることが有効である。この成膜方法の原理を、図１０（ａ）〜（ｃ）に模式的に示す。ＴａＣは立方晶の結晶構造をとり、その（１１１）面は、Ｔａと層とＣ層が交互に積み重ねられた構造となっている。従って、成膜段階でＴａＣ（１１１）面と同様の原子配置を意図的に形成することで、より効率的に（１１１）面に配向したＴａＣ薄膜を得ることが可能になる。
【００４４】
このような製造方法は、ＡＬＤ的手法により実現することが可能である。即ち、Ｔａソースの供給とＣソースの供給を、図１０に示すように１層ずつ、交互に行えば良い。ここで、Ｔａソースとしてクロライド系、アミド系、イミド系などの比較的蒸気圧の高い原料を用いることができ、Ｃソースとしてはアセチレン、ＣＨ4 ，Ｃ2 Ｈ4 ，ＣＣｌ4 ，ＣＯなどを用いることが可能である。
【００４５】
また、スパッタ法を用いても、上記製造方法は実現可能である。この場合には、複数のカソードを有するマルチカソードスパッタリング装置を用い、ＴａターゲットとＣターゲットを装着する。Ｔａターゲット１層分のスパッタリングと、Ｃターゲット１層分のスパッタリングを交互に行うことにより、ｐＭＯＳ用ＴａＣ薄膜を成膜できる。
【００４６】
ここで、ゲート絶縁膜上に成膜する順序は、Ｃから始めてもＴａから始めても、（１１１）面配向性の良し悪しには大きな影響を与えない。但し、ゲート絶縁膜上にＣから成膜した場合には、ゲート絶縁膜上でＣがＴａと結合しない状態で存在することになるから、この成膜段階においてはゲート絶縁膜中への炭素の移動がより起こりやすい状況となる。ゲート絶縁膜中におけるＣは固定電荷の起源となりデバイス特性を劣化させることが知られているため、本実施形態における成膜の順序としては、Ｔａ層を先に堆積することがより望ましい。
【００４７】
また、この工程の後に、ｐＭＯＳ用ＴａＣｘ電極３２の表面を極薄く酸化する処理を施すと、後工程におけるＴａＣｘ電極の耐プロセス性が向上する。ここでは、１０００℃のスパイクアニールを、１％酸素雰囲気で行うことにより、ＴａＣｘ表面に膜厚１ｎｍ以下の酸化層を形成した。
【００４８】
次に、図７（ａ）の構造に対し全面にＳｉＮ層３６を堆積し、通常のリソグラフィー技術とエッチング技術を用いて、ｎ型ウェル領域２２上部のみＳｉＮ層３６で被覆する。このＳｉＮ層３６をマスクとして、通常のエッチングガスによって、ｐ型ウェル領域２３上のｐＭＯＳ用ＴａＣｘ電極３２を除去する。これにより、図７（ｂ）の構造を得る。
【００４９】
次に、図７（ｂ）の構造全面に、ｎＭＯＳ用ＴａＣｘ電極３３を堆積し、図７（ｃ）の構造を得る。（１１１）面結晶配向比率が６０％以下のｎＭＯＳ用ＴａＣｘ電極３３を形成するためには、先述のｐＭＯＳ用ＴａＣｘ電極３２の形成とは異なり、膜厚方向にＴａとＣが交互に存在しないように成膜することが重要である。この成膜原理の模式図を、図１１に示す。
【００５０】
ＣＶＤ法によりｎＭＯＳ用ＴａＣｘ電極３３を形成するためには、ＴａソースとＣソースを同時供給することが重要である。これにより、１層にＴａとＣは共存しながらＴａＣの成膜が進行するため、（１１１）面が形成されにくく、むしろ（２００）面が形成されやすくなる。ここで、ＴａソースとＣソースはｐＭＯＳ用ＴａＣｘ電極３２の形成に用いたものと同様でかまわない。
【００５１】
スパッタリング法を用いる場合、ＴａターゲットとＣターゲットの同時スパッタリングを用いることが望ましい。この場合、ｐＭＯＳ用ＴａＣｘ電極３２の形成法とは異なり、ＴａとＣを同時にスパッタリングすることで、（１１１）面が形成されにくく、（２００）面が形成されやすくなる。本実施形態においては、Ｃ／Ｔａ＝１．０のＴａＣｘ膜を、ＴａとＣの２ターゲットの同時スパッタリングにより１００ｎｍ堆積した。この膜の堆積はＣＶＤ法やＭＢＥ法などの手法を用いてもかまわない。
【００５２】
また、この工程の後に、ｎＭＯＳ用ＴａＣｘ電極３３の表面を極薄く酸化する処理を施すと、後工程におけるＴａＣｘ電極の耐プロセス性が向上する。ここでは、１０００℃のスパイクアニールを、１％酸素雰囲気で行うことにより、ＴａＣｘ表面に膜厚１ｎｍ以下の酸化層を形成した。
【００５３】
次に、図７（ｄ）に示すように、ＳｉＮ膜３６の除去により、ｎ型ウェル領域２２上部のｎＭＯＳ用ＴａＣｘ電極３３をリフトオフにより除去する。具体的には、例えば熱燐酸プロセスによってＳｉＮを溶解することができる。そしてこの場合、ＴａＣｘはその配向性によらず熱燐酸には溶解しないため、図７（ｄ）の構造を得ることが可能である。
【００５４】
次に、図８（ｅ）に示すように、通常のリソグラフィー技術とエッチング技術を用いて、ゲート電極レジストパターン３７を形成し、塩素系、臭素系などの通常のエッチングガスを用いてＴａＣｘ電極３２，３３及びゲート絶縁膜３１を加工した。このプロセスで、ｐＭＯＳ用ＴａＣｘ電極３２とｎＭＯＳ用ＴａＣｘ電極３３は、配向性は異なるものの組成が同一であり、エッチングレートは殆ど同一であるため、両トランジスタの一括加工が可能となる。
【００５５】
次に、図８（ｆ）に示すように、Ｏ2 アッシャー処理によりレジストパターン３７を除去する。この際、ｐＭＯＳ用ＴａＣｘ電極３２及びｎＭＯＳ用ＴａＣｘ電極３３の側面は若干酸化される。引き続き、硫酸と過酸化水素水の混合液によってＯ2 アッシャーで除去しきれなかったレジスト、残渣物などを化学的に除去する。この際、ｐＭＯＳ用ＴａＣｘ電極３２及びｎＭＯＳ用ＴａＣｘ電極３３は元来耐薬品性が強いが、これに加えてその表面（上面、側面とも）が薄い酸化物で被覆されているため、硫酸と過酸化水素水の混合液に浸食されにくい。
【００５６】
次に、図８（ｇ）に示すように、ｎ型ウェル領域２２の上部をレジスト（図示せず）で保護し、ｐ型ウェル領域２３の領域に、ｎ型の不純物、例えばリン，砒素，アンチモンなどをイオン注入する。そして、ｎ型ウェル領域２２上のレジストを除去した後、１０００℃以上のスパイクアニールにより、ｎ型エクステンション層２８を形成した。
【００５７】
次に、図８（ｈ）に示すように、ｐ型ウェル領域２２の上部をレジスト（図示せず）で保護し、ｎ型ウェル領域２２の領域に、ｐ型の不純物、例えばボロン，インジウムなどをイオン注入する。そして、ｐ型ウェル領域２２上のレジストを除去した後、１０００℃以上のスパイクアニールにより、ｐ型エクステンション層２６を形成した。
【００５８】
次に、図９（ｉ）に示すように、通常のプロセスでゲート側壁絶縁膜３４を形成した。即ち、基板上の全面にＣＶＤ法等により酸化膜などを堆積した後、ＴａＣｘ電極３２，３３の上面が露出するまでＲＩＥ等でエッチバックする。
【００５９】
次に、図９（ｊ）に示すように、ｎ型ウェル領域２２の上部をレジスト３８で保護し、ｐ型ウェル領域２３の領域に、ｎ型の不純物、例えばリン，砒素，アンチモンなどをイオン注入し、ｎ型注入領域２７ａを形成した。
【００６０】
次に、図９（ｋ）に示すように、ｎ型ウェル領域２２上のレジスト３８を剥離し、ｐ型ウェル領域２３の上部をレジスト３９で保護した後に、ｎ型ウェル領域２２に、ｐ型の不純物、例えばボロン，インジウムなどをイオン注入し、ｐ型注入領域２５ａを形成した。
【００６１】
次に、図９（ｌ）に示すように、ｐ型ウェル領域２３上のレジスト３９を剥離した後に、９００℃以上の熱処理を行うことで、ｎ型拡散層２７、ｐ型拡散層２５を完全に活性化させた。
【００６２】
これ以降は、層間絶縁膜３５の形成、平坦化処理など通常の工程を経て、前記図１の構造を得ることができた。
【００６３】
ところで、先述のＸＲＤを用いた実験では、ＴａＣｘ膜の配向性に関する平均的情報しか分からないため、膜厚方向に配向性の分布があった場合、膜の平均的な配向性とゲート絶縁膜近傍の配向性が異なる可能性もあった。ＭＩＳ構造の仕事関数を決定するのはゲート絶縁膜界面近傍のＴａＣｘ配向性なので、この深さ方向分布を確認する必要がある。
【００６４】
図１２は、本実施形態におけるｎＭＯＳ用ＴａＣｘ電極３３（（２００）配向成分が多い）／ＳｉＯ2 ／Ｓｉ−ＭＩＳ構造のデバイス完成時点での断面を示すＴＥＭ写真である。上図は通常の明視野ＴＥＭ像であり、下図はＴａＣｘ電極内部の結晶粒連続性を確認するための暗視野ＴＥＭ像の実験結果である。暗視野像において、白いコントラストで示される部分は特定の方位に配向したＴａＣ結晶粒を示す。
【００６５】
図１２の暗視野観察結果から、膜厚方向に連続した単一ＴａＣ粒子が形成されていることが分かった。即ちこの実施形態においては、厚さ１００ｎｍのＴａＣｘ膜のゲート絶縁膜に接する部分で（２００）配向の割合が高くなっていて、このことが低い仕事関数につながっていることが確認された。
【００６６】
以上説明したように本実施形態によれば、ｐチャネルＭＩＳトランジスタ５１のゲート電極３２及びｎチャネルＭＩＳトランジスタ５２の各ゲート電極３３を共にＴａ−Ｃ合金で形成し、各々のゲート電極３２，３３におけるＴａＣの結晶配向比率を最適に設定することにより、各々のＭＩＳトランジスタのしきい値電圧を低く設定でき、低抵抗で耐熱性を有し、空乏化の問題がないゲート電極を有するＣＭＯＳデバイスを得ることができる。また、各々のＭＩＳトランジスタのゲート電極は共に同じ材料系であることから、このＣＭＯＳデバイスを製造する際のステップ数が増加するのを防止できると共に、複雑なプロセスが必要でなくなる。
【００６７】
（第２の実施形態）
図１３は、本発明の第２の実施形態に係わる半導体装置の概略構成を示す素子構造断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００６８】
本実施形態におけるＣＭＯＳデバイスの構造は、第１の実施形態の構造において、ｐチャネルＭＩＳトランジスタ５１のｐＭＯＳ用ＴａＣｘ電極３２の上部にｎＭＯＳ用ＴａＣｘ電極３３を配した構造となっている。この構造は、ＴａＣｘ電極形成プロセス容易化の工夫をしたときの特徴であり、実施可能性の高い構造である。
【００６９】
本実施形態の半導体装置の製造方法を、図１４（ａ）〜（ｄ）を参照して説明する。
【００７０】
まず、図１４（ａ）に示すように、Ｓｉ基板１１上に、素子分離絶縁膜２４によって分離されたｎ型ウェル領域２２及びｐ型ウェル領域２３を形成する。引き続き、ウェハ上の全面にゲート絶縁材料膜３１を堆積する。ここで、ゲート絶縁膜としては、Ｔｉ・Ｈｆ・Ｚｒ及びＬａ等希土類元素の酸化物或いは混合酸化物、Ｔｉ・Ｈｆ・Ｚｒ及びＬａ等希土類元素のシリケート・アルミネート或いはこれらに窒素を添加した絶縁膜、Ｓｉ3 Ｎ4 ・Ａｌ2 Ｏ3 ・Ｔａ2 Ｏ5 ・ＴｉＯ2 ・Ｌａ2 Ｏ3 ・ＣｅＯ2 ・ＺｒＯ2 ・ＨｆＯ2 ・ＳｒＴｉＯ3 ・Ｐｒ2 Ｏ3 或いはこれらに窒素を添加した絶縁膜などを用いることができる。ここでは一例として、厚さ３ｎｍのＨｆＳｉＯＮ（Ｈｆ／Ｈｆ＋Ｓｉ〜０．５、窒素濃度２０原子％）をＭＯＣＶＤ法により堆積した。堆積法としては、ＡＬＤ法，ＭＢＥ法，ＰＶＤ法などを用いることができる。
【００７１】
引き続いて、ゲート絶縁膜３１上に通常のプロセスを用いてＳｉＮ層３６を堆積し、通常のリソグラフィー技術とウェットエッチング技術を用いて、ｎ型ウェル領域２２上のＳｉＮ膜３６のみを除去する。これに続いて、ウェハ全面にｐＭＯＳ用ＴａＣｘ電極３２を堆積し、図１４（ａ）の構造を得る。ここで、ＴａＣｘ電極の膜厚は１．５ｎｍ以上の必要がある。本実施形態では、ＴａＣｘ電極の膜厚は５ｎｍとした。
【００７２】
次に、図１４（ｂ）に示すように、熱燐酸エッチングなどによりＳｉＮ層３６を除去することによって、その上部に形成されたｐＭＯＳ用ＴａＣｘ電極３２をリフトオフにより除去した。第１の実施形態と比較し、ＴａＣｘ除去にドライエッチングでなくリフトオフ法を用いたことが本実施形態の特徴であり、これによりドライエッチングによるゲート絶縁膜へのダメージ導入、有限の選択比しか得られないことに起因するｐ型ウェル領域２３上部のゲート絶縁膜３１の薄膜化（オーバーエッチング）等の問題を回避可能となる。
【００７３】
次に、図１４（ｃ）に示すように、ウェハ上の全面にｎＭＯＳ用ＴａＣｘ電極３３を堆積した。
【００７４】
次に、図１４（ｄ）に示すように、通常のリソグラフィー技術とエッチング技術を用いて、ゲート電極レジストパターン３７を形成した後、通常のエッチングガスを用いてＴａＣｘ電極３３，３２及びゲート絶縁膜３１を加工した。このプロセスで、ｐＭＯＳ用ＴａＣｘ電極３２とｎＭＯＳ用ＴａＣｘ電極３３は配向性は異なるものの組成が同一であり、エッチングレートは殆ど同一であるため、両トランジスタの一括加工が可能となる。
【００７５】
この後、レジスト除去、ｎ型エクステンション層２８、ｐ型エクステンション層２６、ゲート側壁絶縁膜３４、ｎ型拡散層２７、ｐ型拡散層２５、層間絶縁膜３５の形成を経て、前記図１３の構造を完成させた。
【００７６】
このような構成であれば、先の第１の実施形態と同様の効果が得られるのは勿論のこと、ゲート絶縁膜３１に対するエッチングダメージの低減及びゲート絶縁膜の薄膜化を回避することができ、より高性能のＣＭＯＳデバイスを実現することが可能となる。
【００７７】
（第３の実施形態）
図１５は、本発明の第３の実施形態に係わる半導体装置の概略構成を示す素子構造断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００７８】
本実施形態におけるＣＭＯＳデバイスの構造は、第１の実施形態の構造において、ｐチャネルＭＩＳトランジスタ５１におけるｐＭＯＳ用ＴａＣｘ電極３２上に、シリコンゲート緩衝ＴａＣｘ層４１、その上部にｐ+ シリコンゲート電極４２を有し、ｎチャネルＭＩＳトランジスタ５２におけるｎＭＯＳ用ＴａＣｘ電極３３上に、シリコンゲート緩衝ＴａＣｘ層４１、ｎ+ シリコンゲート電極４３を有する構造である。
【００７９】
この構造は、ゲート電極の最上部にシリコンゲートを配することでプロセス整合性を高めた構造であり、実施可能性の高い構造である。
【００８０】
本実施形態の半導体装置の製造方法を、図１６及び図１７を参照して説明する。
【００８１】
まず、図１６（ａ）に示すように、Ｓｉ基板１１上に、素子分離絶縁膜２４によって分離されたｎ型ウェル領域２２及びｐ型ウェル領域２３を形成する。引き続き、ウェハ上の全面にゲート絶縁材料膜３１、ｐＭＯＳ用ＴａＣｘ電極３２、ＳｉＮ層３６を連続して堆積する。続いて、通常のリソグラフィー技術、エッチング技術によってｐ型ウェル領域２３上部のＳｉＮ層３６、ｐＭＯＳ用ＴａＣｘ電極３２を除去した後、レジストを剥離することで図１６（ａ）の構造を得る。
【００８２】
ここで、本実施形態ではゲート絶縁膜はいかなるものでもよいが、ここでは一例として、厚さ３ｎｍのＨｆＳｉＯＮ（Ｈｆ／Ｈｆ＋Ｓｉ〜０．５、窒素濃度２０原子％）をＭＯＣＶＤ法により堆積した。堆積法としては、ＡＬＤ法，ＭＢＥ法，ＰＶＤ法などを用いることができる。また、ｐＭＯＳ用ＴａＣｘ電極３２は６ｎｍの厚さで成膜し、ＳｉＮ層３６は５０ｎｍの厚さで堆積した。ｐＭＯＳ用ＴａＣｘ電極３２は、後述の理由により５ｎｍより大きい必要がある。
【００８３】
次に、図１６（ｂ）に示すように、ウェハ上の全面にｎＭＯＳ用ＴａＣｘ電極３３を堆積した。次に、図１６（ｃ）に示すように、熱燐酸処理によりＳｉＮ層１６を除去することによって、その上部を被覆していたｎＭＯＳ用ＴａＣｘ電極３３をリフトオフにより除去する。
【００８４】
次に、図１６（ｄ）に示すように、ウェハ上の全面にシリコンゲート緩衝用ＴａＣｘ層４１、ノンドープシリコン４４を連続して堆積した。シリコンゲート緩衝用ＴａＣｘ層４１の組成比（Ｃ／Ｔａ）は、後述の要請から１．５以上に限定される。また、その膜厚は後述の理由により５ｎｍ以上であることが必要である。本実施形態のシリコンゲート緩衝用ＴａＣｘ層４１はＣ／Ｔａ＝２．７、膜厚１０ｎｍであった。ここで、ノンドープシリコン層にＧｅ／Ｇｅ＋Ｓｉ〜０．３程度のＧｅが添加されていても良く、その膜厚は本実施例においては１００ｎｍであった。
【００８５】
次に、図１７（ｅ）に示すように、通常のリソグラフィー技術とエッチング技術を用いて、ゲート電極レジストパターン３７を形成する。このレジストパターン３７をマスクとして、通常用いられるエッチングガスによってノンドープシリコン４４、シリコンゲート緩衝用ＴａＣｘ層４１、ｐＭＯＳ用ＴａＣｘ電極３２及びｎＭＯＳ用ＴａＣｘ電極３３、ゲート絶縁膜３１を一括でエッチングした。
【００８６】
次に、図１７（ｆ）に示すように、Ｏ2 アッシャー処理によりレジストパターン３７を除去する。この際、シリコンゲート緩衝用ＴａＣｘ層４１、ｐＭＯＳ用ＴａＣｘ電極３２及びｎＭＯＳ用ＴａＣｘ電極３３の側面は若干酸化される。引き続き、硫酸と過酸化水素水の混合液によってＯ2 アッシャーで除去しきれなかったレジスト、残渣物などを化学的に除去する。
【００８７】
本実施形態は第１及び第２の実施形態とは異なり、ＴａＣｘ電極上部はノンドープシリコン４４で被覆されており、僅かに端面が露出しているのみである。その僅かに露出したＴａＣｘ電極の表面は薄い酸化物で被覆されている。これにより、本実施形態のゲート積層構造は、第１、２の実施形態にもまして硫酸と過酸化水素水の混合液に浸食されにくく、プロセス条件の余裕が大きい。例えば、残渣物をより徹底的に除去するための長時間処理などを施す場合には本実施形態の構造耐性が効果を発揮する。
【００８８】
次に、第１、２の実施形態と同様のプロセスで、図１７（ｇ）に示すように、ｎ型エクステンション層２８、ｐ型エクステンション層２６を形成した。さらに、第１、２の実施形態と同様の工程で、図１７（ｈ）に示すように、ゲート側壁絶縁膜３４を形成し、引き続いてｎ型拡散層２７、ｐ型拡散層２５を形成した。
【００８９】
これ以降は、層間絶縁膜３５の形成、平坦化処理など通常の工程を経て、前記図１５の構造を得ることができた。
【００９０】
本実施形態の特徴は、第１の実施形態と同様のデバイス特性を、ＴａＣｘ層をシリコンゲートにより被覆することで格段に高いプロセス耐性を持って実現できる点である。そして、本実施形態が特に優れているのは、仕事関数を制御するためのメタルゲートと全く同じ構成元素でシリコンゲートとの緩衝層を形成することで、非常に安定性の高いゲートスタック構造を提供できる点にある。
【００９１】
従来技術で、仕事関数を制御するメタルゲートの上部にシリコンゲートを積層させる際、シリコンを低抵抗化させるための不純物がメタルゲートに拡散し、メタルゲートの仕事関数変調、シリコンゲートの不純物濃度低下などの弊害を招いていた。これに対し、ＴａＳｉＮなどの非晶質的な構造を持つメタルゲートをシリコンとの緩衝層に利用すれば、上記弊害は回避される。
【００９２】
しかしながら、不純物の侵入を防ぐシリコンゲートとの緩衝層として適した非晶質メタル材料としては、従来ＴａＳｉＮ以外の材料が存在しなかった。一方、仕事関数を制御するためのデュアルメタルゲートはＴａＳｉＮ以外の材料で構成される。このような異種元素の積層構造では、熱処理によって相互拡散が起き易い。これにより、仕事関数を制御するためのデュアルメタルゲートの内部までＴａ，Ｓｉ，Ｎなどの元素が拡散し、仕事関数が意図しない値になる可能性が高かった。
【００９３】
本実施形態では、仕事関数を制御するためのメタルゲートは配向を変えたＴａＣｘ層、シリコンゲートとの緩衝層としてはＣ／Ｔａを１．５以上に高くしてその構造を非晶質的なものにしたＴａＣｘ層を用いている。仕事関数制御メタルゲートと緩衝層が同一元素で構成されるため、従来のＴａＳｉＮのような異種元素を用いるが故の弊害が完全に解決される。
【００９４】
本実施形態におけるｐＭＯＳ用ＴａＣｘ電極３２、ｎＭＯＳ用ＴａＣｘ電極３３のＣ／Ｔａは、それが結晶化するための制約として前記図４及び図６から、０．５以上で１．５以下でなくてはならない。
【００９５】
また、本実施形態における仕事関数制御のためのｐＭＯＳ用ＴａＣｘ電極３２、ｎＭＯＳ用ＴａＣｘ電極３３の厚さは５ｎｍより大きい必要である。これ以下の膜厚だと、シリコンゲート緩衝用ＴａＣｘ層４１の仕事関数が機能してしまい、下層電極の仕事関数でしきい値電圧を制御できなくなるためである。
【００９６】
また、本実施形態におけるシリコンゲート緩衝用ＴａＣｘ層４１の組成はこの層が非晶質、或いは母相と５ｎｍ以下のサイズの析出相とに相分離した構造を持つために、Ｃ／Ｔａが１．５以上であることが必要である（図４、図６参照）。これにより、シリコンゲートからの不純物拡散を効率的に抑制できる。
【００９７】
図２３は、（Ｃ／Ｔａ）〜２．７の場合のＴａＣｘ膜の断面ＴＥＭ像である。ＴａＣｘ膜は白黒のコントラストを示している。黒い箇所にはＴａが集積しており、白い箇所はカーボンがリッチになっている。Ｔａが集積している領域のサイズは、この組成では１ｎｍ以下であった。
【００９８】
図２４は、本発明のＴａＣゲート電極の特徴を示した模式図である。ＣリッチなＴａＣｘ（２＜ｘ）母相の中に、直径５ｎｍ以下のＴａＣ析出相が形成されている。ＴａＣ析出相は結晶化していてもよく、非晶質状態であってもよい。ＴａＣｘ（２＜ｘ）母相は非晶質状態である。ＴａＣ析出相は、前記図２３の実験結果では黒いコントラストで示されている。
【００９９】
また、シリコンゲート緩衝用ＴａＣｘ層４１の厚さは５ｎｍ以上の必要がある。これは、ＴａＣｘ電極層がこれより薄くなると、上記不純物侵入抑制効果が発揮されなくなるためである。
【０１００】
（第４実施形態）
図１８は、本発明の第４の実施形態に係わる半導体装置の概略構成を示す素子構造断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１０１】
本実施形態におけるＣＭＯＳデバイスの構造は、ｐチャネルＭＩＳトランジスタ５１のゲート絶縁膜３１の上部に第１元素偏析層４６を配し、そのさらに上部にｐＭＯＳ用ＴａＣｘ電極３２、金属シリサイド４５がこの順に積層されたゲート積層構造を有し、ｎチャネルＭＩＳトランジスタ５２におけるゲート絶縁膜３１の上部に第２元素偏析層４７を配し、そのさらに上部にｎＭＯＳ用ＴａＣｘ電極３３、金属シリサイド４５がこの順に積層されたゲート積層構造を有する構造である。
【０１０２】
本実施形態の構造は、ｐ（ｎ）チャネルＭＩＳトランジスタのｐ（ｎ）ＭＯＳ用ＴａＣｘ電極のゲート絶縁膜との界面に元素偏析層を配することで、第１〜第３の実施形態で説明したよりも、ｐＭＯＳ用には更に仕事関数を高く、ｎＭＯＳ用には更に仕事関数を低くすることができ、しきい値電圧を更に低くした高性能なＣＭＯＳデバイスを可能とするものである。
【０１０３】
本実施形態の半導体装置の製造方法を、図１９〜図２１を参照して説明する。
【０１０４】
まず、第３の実施形態と同様の工程を行って、前記図１６（ｃ）と同様の図１９（ａ）の構造を得る。ここで、ｎ型ウェル領域２２上にはｐＭＯＳ用ＴａＣｘ電極３２、ｐ型ウェル領域２３上にはｎＭＯＳ用ＴａＣｘ電極３３が形成されている。
【０１０５】
次に、図１９（ａ）のウェハ上の全面にノンドープシリコン４４、ＳｉＮ膜３６をこの順序で堆積し、図１９（ｂ）の構造を得た。ノンドープシリコン４４、ＳｉＮ膜３６とも、通常用いられるＣＶＤなどの堆積手法により成膜することができる。また、ノンドープシリコン４４には、３０原子％程度までのゲルマニウムが含まれていても良い。
【０１０６】
次に、通常のＬＳＩ工程で用いられるフォトリソグラフィー技術によりゲート電極パターンをレジストにより形成し、ＳｉＮ膜３６をゲート電極形状に加工する。引き続いて、ＳｉＮ膜３６をマスクとして、ノンドープシリコン４４、ｐＭＯＳ用ＴａＣｘ電極３２、ｎＭＯＳ用ＴａＣｘ電極３３、ゲート絶縁膜３１を一括加工して図１９（ｃ）の構造を得る。このプロセスは、塩素を含むエッチングガスなどを用いた反応性イオンエッチングによって行うことができる。
【０１０７】
引き続き、先の実施形態と同様にエクステンション形成、ゲート側壁形成、拡散層の形成を行い、層間絶縁膜の堆積と平坦化を行うことにより、図２０（ｄ）の構造を得た。ここで、エクステンション及び拡散層形成プロセスにおいては、ノンドープシリコン４４はその上部をＳｉＮで被覆されているため不純物は導入されていない。
【０１０８】
次に、図２０（ｅ）に示すように、図２０（ｄ）の構造全面に金属層４８、ここでは一例としてＮｉを１００ｎｍ堆積した。
【０１０９】
続いて、比較的低温でウェハを熱処理することで、金属層４８とノンドープシリコン４４を固相反応させ、全てのノンドープシリコンを金属シリサイド４５へと変化させる。その熱処理条件は、３５０〜６００℃の範囲で、６０秒程度の時間、窒素雰囲気で行うことができる。熱処理時間は適宜変更することができ、熱処理雰囲気はアルゴン、水素などの不活性ガスを用いても良い。このような実験条件のもとで、Ｎｉを用いた場合には、ＮｉＳｉ（モノシリサイド）層４５が形成される。ＮｉＳｉ層４５の上部には未反応のＮｉ層４４が残されるが、これは硫酸と過酸化水素水の混合溶液に浸すことにより、Ｎｉ層４４のみを溶解し、ＮｉＳｉ層４５をウェハ上に残すことが可能である。これにより、図２０（ｆ）の構造を得ることができた。
【０１１０】
ノンドープシリコンにＧｅが含まれていたときには、上記のプロセスと全く同様の工程によって金属ジャーマノシリサイド、本実施形態の場合にはＮｉＳｉＧｅが形成される。未反応Ｎｉの選択エッチングは、ＮｉＳｉ同様に実施することができる。
【０１１１】
次に、図２１（ｇ）に示すように、ｐチャネルＭＩＳトランジスタ領域の上部をマスク材６１で被覆して、ｎチャネルＭＩＳトランジスタ領域のみ開口し、ｎチャネルＭＩＳトランジスタ５２のＮｉＳｉ層４５に対し不純物をイオン注入した。この場合、不純物の種類はリン，砒素，アンチモンなどを用い、注入量はおよそ１０15〜１０16ｃｍ-2、加速エネルギーは不純物の質量に応じて、ＮｉＳｉ層４５内部にとどまるような条件で行う。
【０１１２】
さらに、図２１（ｇ）の構造を熱処理することで、注入したリンなどの不純物をゲート絶縁膜３１とｎＭＯＳ用ＴａＣｘ電極３３の界面に偏析させ、第２元素偏析層４７を形成し、図２１（ｈ）の構造を得た。熱処理条件は４００℃〜６００℃の間で、６０秒程度の時間、窒素などの不活性雰囲気で行えば良い。
【０１１３】
次に、図２１（ｉ）に示すように、ｎチャネルＭＩＳトランジスタ領域の上部をマスク材６２で被覆し、ｐチャネルＭＩＳトランジスタ領域のＮｉＳｉ層４５に対し不純物をイオン注入した。この場合、不純物の種類はボロン，ＢＦ2 ，アルミニウムなどを用い、注入量はおよそ１０15〜１０16ｃｍ-2、加速エネルギーは不純物の質量に応じて、ＮｉＳｉ層４５の内部にとどまるような条件で行う。
【０１１４】
引き続き熱処理を行い、注入したボロンなどの不純物をゲート絶縁膜３１とｐＭＯＳ用ＴａＣｘ電極３２の界面領域に偏析させ、第１元素偏析層４６を形成した。熱処理条件は４００℃〜６００℃の間で、６０秒程度の時間、窒素などの不活性雰囲気で行えば良い。この後、マスク材６２を除去することにより、前記図１８の構造を実現した。第１元素偏析層４６の厚さは、１原子層以上５原子層以下となる。１原子層あれば、しきい値電圧を制御するのに充分安定した仕事関数の変化が得られるが、これ以下では図２２のような不純物変調による仕事関数変化は得られがたい。５原子層以上だと、偏析不純物そのものが有する仕事関数が作用しはじめる。この場合、図２２に示したようなＴａＣ配向と不純物偏析による変調の足し合わせによる仕事関数とは全く異なる仕事関数が示されるので、本発明の効果が得られない。
【０１１５】
不純物偏析層の厚さは、さらに好ましくは、１原子層以上３原子層以下である。原理的には、不純物偏析層は１原子層あれば本発明の効果が得られるが、不純物が界面以外の箇所に拡散する可能性、不純物偏析層が空間的に不均一に形成される可能性などを考慮すれば、余裕を見てある程度厚めの不純物偏析層を形成することにより、確実な効果を期待できる。５原子層までは本発明の効果が得られるが、厚い極限としては３原子層程度が最適である。
【０１１６】
これは、本発明が電極形成後のイオン注入により不純物を添加していることが関係している。典型的には、３原子層は１×１０16ｃｍ-2で実現できるが、４原子層を作るためには２×１０16ｃｍ-2必要である。４原子層作るために注入するイオンは機能的には無駄である。かたや１０16ｃｍ-2台のイオン注入には大電流、長時間のイオン注入が必要で、このオーダーとなると少しでも注入量を下げることがコスト的に求められる。以上のように、３原子層以下の制約は、製造コスト上の課題から決まる制約である。
【０１１７】
ここで、第１元素偏析層４６ないし第２元素偏析層４７を別々の熱処理で形成するプロセスを説明したが、両元素偏析層を同一の熱処理で形成させることも可能である。これは、金属シリサイド／ＴａＣｘ積層ゲート電極中の拡散係数が同程度の不純物元素を用いる場合に可能となることであり、例えばｎチャネルＭＩＳトランジスタに対してリン、ｐチャネルＭＩＳトランジスタに対してボロンといった組み合わせの不純物元素を用いるときにはこのプロセスが実現できる。これにより、製造プロセスが簡略化する。
【０１１８】
本実施形態は、金属シリサイド／ＴａＣｘ電極積層ゲート電極を形成後、金属シリサイドに対し元素注入を行い、それを熱拡散させゲート絶縁膜とＴａＣｘ電極界面に偏析させる、というやや複雑な工程をとる。本実施形態においては、金属シリサイド、ＴａＣｘとも多結晶構造であり、その結晶粒界は不純物拡散にとっての高速拡散路として作用する。従って、金属シリサイドに導入された不純物元素は比較的容易に電極中を拡散し、ゲート絶縁膜との界面に偏析する。金属ゲート中の拡散は６００℃以下の低温で高速に生じるため、この拡散プロセスによりゲート絶縁膜３１中へ不純物が浸透しデバイス特性を劣化させる恐れは全く無い。
【０１１９】
図２２は、本実施形態の効果を説明するための図である。第１〜第３の実施形態においては、ほぼ理想的な仕事関数がＴａＣｘ電極の配向制御により実現されていたものの、更にトランジスタのしきい値電圧を下げるためには、ｎチャネルＭＩＳトランジスタ５２に対し４ｅＶ、ｐチャネルＭＩＳトランジスタ５１に対し５ｅＶ程度の仕事関数がそれぞれ必要であった。本実施形態では、ＴａＣｘの配向制御による仕事関数制御に、元素偏析による仕事関数変調作用を組み合わせることにより、この理想的仕事関数を達成することが可能となった。これにより、理想に近い低しきい値電圧のＣＭＯＳデバイスを実現することができた。
【０１２０】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１２１】
【図１】第１の実施形態に係わる半導体装置の概略構成を示す素子構造断面図。
【図２】成膜法の違いによるＴａＣｘ電極の配向性変化を示す特性図。
【図３】ＴａＣｘ電極配向性と仕事関数との関係を示す特性図。
【図４】ＴａＣｘ電極組成と結晶性の変化との関係を示す特性図。
【図５】ＴａＣｘの組成比（Ｃ／Ｔａ）の変化に対するＭＩＳ構造の耐熱性能変化を説明するためのもので、ＴａＣｘ電極の断面ＴＥＭ像を示す顕微鏡写真。
【図６】ＴａとＣとの混合比（Ｃ／Ｔａ）規定の根拠を示す模式図。
【図７】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】ｐＭＯＳ用ＴａＣｘ電極の形成方法を説明するための模式図。
【図１１】ｎＭＯＳ用ＴａＣｘ電極の形成方法を説明するための模式図。
【図１２】第１の実施形態におけるｎＭＯＳ用ＴａＣｘ電極／ＳｉＯ2 ／Ｓｉ構造のデバイス完成時点での断面ＴＥＭ像を示す顕微鏡写真。
【図１３】第２の実施形態に係わる半導体装置の概略構成を示す素子構造断面図。
【図１４】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１５】第３の実施形態に係わる半導体装置の概略構成を示す素子構造断面図。
【図１６】第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１７】第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１８】第４の実施形態に係わる半導体装置の概略構成を示す素子構造断面図。
【図１９】第４の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２０】第４の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２１】第４の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２２】第４の実施形態に係わる半導体装置の仕事関数機能の改良を説明するための図。
【図２３】Ｃ／Ｔａ〜２．７の場合のＴａＣｘ膜の断面ＴＥＭ像を示す顕微鏡写真。
【図２４】ＴａＣｘ電極の特徴を説明するための模式図。
【符号の説明】
【０１２２】
１１…Ｓｉ基板
２２…ｎ型ウェル領域
２３…ｐ型ウェル領域
２４…素子分離絶縁膜
２５…ｐ型拡散層
２５ａ…ｐ型注入領域
２６…ｐ型エクステンション層
２７…ｎ型拡散層
２７ａ…ｎ型注入領域
２８…ｎ型エクステンション層
３１…ゲート絶縁膜
３２…ｐＭＯＳ用ＴａＣｘ電極
３３…ｎＭＯＳ用ＴａＣｘ電極
３４…ゲート側壁絶縁膜
３５…層間絶縁膜
５１…ｐチャネルＭＩＳトランジスタ
５２…ｎチャネルＭＩＳトランジスタ
３６…ＳｉＮ層
３７…ゲート電極レジストパターン
３８，３９…レジスト
４１…シリコンゲート緩衝用ＴａＣｘ層
４２…ｐ+ シリコンゲート電極
４３…ｎ+ シリコンゲート電極
４４…ノンドープシリコン
４５…金属シリサイド
４６…第１元素偏析層
４７…第２元素偏析層
４８…金属層
６１，６２…マスク材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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