(57)【特許請求の範囲】
【請求項１】
比較値を格納する第１の比較値レジスタと、この第１の比較値レジスタの内容とＣＰＵの出力するアドレス値とを比較する第１の比較器と、この第１の比較器からの比較結果信号とＣＰＵに対するひとつの入力信号のどちらか一方を選択し選択した方をＣＰＵの入力信号とする第１の選択器と、この第１の選択器の選択内容を記憶する第１の選択レジスタと、前記比較結果信号が条件一致状態になったときのみＣＰＵ内部のクロックに同期させて所定の数サイクルの間条件一致状態を維持し、所定のサイクル経過後はふたたび条件一致状態になるまで条件不一致の状態を維持するために前記比較結果信号を加工した信号を作成する第１の一致条件維持装置と、前記第１の一致条件維持装置に何サイクルの条件一致状態維持を行うか設定するデータを格納する第１の一致条件維持サイクル選択レジスタと、を備え、前記第１の一致条件維持サイクル選択レジスタから与えられる信号に基づき、前記第１の一致条件維持装置は何サイクルの条件一致状態維持を行うかが設定され、前記第１の選択レジスタの内容に基づき前記第１の選択器が切り替わるとともに、前記第１の一致条件維持装置によって維持される条件一致状態あるいは条件不一致状態を前記第１の選択器の一方の選択されるべき入力信号とすることを特徴とする中央演算処理装置のテスト回路装置。
【請求項２】
前記第１の比較器が比較する対象としてアドレス以外にバスのリードライト状態を示す信号を含み、第１の比較値レジスタ内に対応する比較値を持つことを特徴とする請求項１に記載の中央演算処理装置のテスト回路装置。
【請求項３】
前記第１の比較器が比較する対象としてアドレス以外にバスのプログラムフェッチまたはデータアクセス状態を示す信号を含み、第１の比較値レジスタ内に対応する比較値を持つことを特徴とする請求項１に記載の中央演算処理装置のテスト回路装置。
【請求項４】
前記第１の比較器が比較する対象としてアドレス以外にバスのアクセスするデータサイズを示す信号を含み、前記第１の比較値レジスタ内に対応する比較値を持つことを特徴とする請求項１または３に記載の中央演算処理装置のテスト回路装置。
【請求項５】
ＣＰＵに対するひとつの入力信号として定義される信号が、ＣＰＵのリセット信号であることを特徴とする請求項１のいずれかに記載の中央演算処理装置のテスト回路装置。
【請求項６】
ＣＰＵに対するひとつの入力信号として定義される信号が、ＣＰＵの割込み要求信号であることを特徴とする請求項１に記載の中央演算処理装置のテスト回路装置。
【請求項７】
ＣＰＵに対するひとつの入力信号として定義される信号が、ＣＰＵのブート信号であることを特徴とする請求項１に記載の中央演算処理装置のテスト回路装置。
【請求項８】
ＣＰＵに対するひとつの入力信号として定義される信号が、ＣＰＵのウエイト信号であることを特徴とする請求項１に記載の中央演算処理装置のテスト回路装置。
【請求項９】
ＣＰＵに対するひとつの入力信号として定義される信号が、ＣＰＵのウエイク信号であることを特徴とする請求項１に記載の中央演算処理装置のテスト回路装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、中央演算処理装置（以下、ＣＰＵという。）のテスト回路装置に関し、ＣＰＵ単体あるいはＣＰＵを組み込んだマイクロコンピュータのテスト回路装置に関するものである。
【０００２】
【従来技術】
近年、ＣＰＵの動作速度の向上は目覚しいものがあり、チップ外から入力される基本入力クロックに対してＰＬＬという技術を用いて周波数を上げたものを、ＣＰＵの動作クロックとする場合が増えている。例えば、チップ外部のシステムは２５ＭＨｚの基本クロックに同期して動作するのに対して、ＣＰＵのチップ内部ではＰＬＬによって２５ＭＨｚの４倍の１００ＭＨｚのクロックを作り出し、これを動作クロックとしてＣＰＵが動作しているといった具合である。
【０００３】
ＣＰＵに対する入力信号のテストにおいては、チップの内部の動作クロックで動作するＣＰＵに対して、入力信号の入力タイミングをチップ外部から完全に同期させることは困難である。チップ外部からの入力信号は、チップの入力セルなどによってＣＰＵに到達するまでにいくらか遅延してしまい、同期化をさらに困難にする。ＣＰＵの動作クロックの周波数を十分に遅くすれば、上記の問題点も克服できる可能性があるが、それではＣＰＵの実力に見合うテストにならない。
【０００４】
そこで、これらの問題を解決しようと、ＣＰＵと同一チップ上に入力信号テスト専用の回路を導入している例もある。
【０００５】
例えば、特開平７−１８２１９８号公報には、テストモードの場合だけ入力信号を無効にして、擬似的な入力信号をＣＰＵの動作クロックに同期する回路から入力してテストとするマイクロコンピュータのテスト回路が提案されている。この疑似入力信号の生成法としては、ＣＰＵに書き換えるレジスタの値を直接使う方法や、動作クロックに同期するタイマーのオーバーフローを用いる方法や、動作クロックに同期するシフタのキャリーアウトを使う方法などが提案されている。
【０００６】
【発明が解決しようする課題】
上記した方法は、一般的なテストでは有効な手段であるが、細かい条件によって入力信号の制御を行いたいときには有効ではない。例えば、ＣＰＵがあるアドレス空間をアクセスするときだけ入力したい入力信号といった設定ができない。条件を可変にできれば、より実態に近いプログラムを実行しているＣＰＵに対して、入力信号のテストを実施できる。
【０００７】
また、これまでに提案されてきた方法では、新たに回路の追加が必要なものばかりであるが、製造コストのことを考慮すると、追加される回路は最小限のものが望まれる。
【０００８】
この発明は、上述した事実に鑑みなされたものにして、実体に近いプログラム処理のテストが行える回路を提供することを目的とする。
【０００９】
【問題を解決するための手段】
この発明は、比較値を格納する第１の比較値レジスタと、この第１の比較値レジスタの内容とＣＰＵの出力するアドレス値とを比較する第１の比較器と、この第１の比較器からの比較結果信号とＣＰＵに対するひとつの入力信号のどちらか一方を選択し選択した方をＣＰＵの入力信号とする第１の選択器と、この第１の選択器の選択内容を記憶する第１の選択レジスタと、前記比較結果信号が条件一致状態になったときのみＣＰＵ内部のクロックに同期させて所定の数サイクルの間条件一致状態を維持し、所定のサイクル経過後はふたたび条件一致状態になるまで条件不一致の状態を維持するために前記比較結果信号を加工した信号を作成する第１の一致条件維持装置と、前記第１の一致条件維持装置に何サイクルの条件一致状態維持を行うか設定するデータを格納する第１の一致条件維持サイクル選択レジスタと、を備え、前記第１の一致条件維持サイクル選択レジスタから与えられる信号に基づき、前記第１の一致条件維持装置は何サイクルの条件一致状態維持を行うかが設定され、前記第１の選択レジスタの内容に基づき前記第１の選択器が切り替わるとともに、前記第１の一致条件維持装置によって維持される条件一致状態あるいは条件不一致状態を前記第１の選択器の一方の選択されるべき入力信号とすることを特徴とする。
【００１６】
この発明によれば、複数サイクルにわたる入力信号を生成することができ、より高度なタイミングテストが可能となる。そして、複数サイクルにわたる入力信号の生成について、そのサイクル数が可変であることで、より高度なタイミングテストが可能となる。
【００２１】
この発明の請求項２に記載の発明は、請求項１の記載に加え、さらに、前記第１の比較器が比較する対象としてアドレス以外にバスのリードライト状態を示す信号を含み、第１の比較値レジスタ内に対応する比較値を持つことを特徴とする。
【００２２】
請求項２に記載の発明によれば、比較条件にリードライト信号を加えることで、テスト入力信号の発生条件にライトサイクル限定、あるいはリードサイクル限定などのより細かい制御ができる。
【００２３】
この発明の請求項３に記載の発明は、請求項１の記載に加え、さらに、前記第１の比較器が比較する対象としてアドレス以外にバスのプログラムフェッチまたはデータアクセス状態を示す信号を含み、第１の比較値レジスタ内に対応する比較値を持つことを特徴とする。
【００２４】
請求項３に記載の発明によれば、比較条件にプログラムフェッチ／データアクセス信号を加えることで、テスト入力信号の発生条件にプログラムフェッチサイクル限定、あるいはデータアクセスサイクル限定などのより細かい制御ができる。
【００２５】
この発明の請求項４に記載の発明は、請求項１の記載に加え、さらに、前記第１の比較器が比較する対象としてアドレス以外にバスのアクセスするデータサイズを示す信号を含み、第１の比較値レジスタ内に対応する比較値を持つことを特徴とする。
【００２６】
請求項４に記載の発明によれば、比較条件にデータサイズ信号を加えることで、テスト入力信号の発生条件にワードデータアクセスサイクル限定、あるいはバイトデータアクセスサイクル限定などのより細かい制御ができる。
【００２７】
この発明の請求項５に記載の発明は、請求項１の記載に加え、さらに、ＣＰＵに対するひとつの入力信号として定義される信号が、ＣＰＵのリセット信号であることを特徴とする。
【００２８】
請求項５に記載の発明によれば、リセット入力信号のテストが可能となる。
【００２９】
この発明の請求項６に記載の発明は、請求項１の記載に加え、さらに、ＣＰＵに対するひとつの入力信号として定義される信号が、ＣＰＵの割込み要求信号であることを特徴とする。
【００３０】
請求項６に記載の発明によれば、割込み要求入力信号のテストが可能となる。
【００３１】
この発明の請求項７に記載の発明は、請求項１の記載に加え、さらに、ＣＰＵに対するひとつの入力信号として定義される信号が、ＣＰＵのブート信号であることを特徴とする。
【００３２】
請求項７に記載の発明によれば、ブート入力信号のテストが可能となる。
【００３３】
この発明の請求項８に記載の発明は、請求項１の記載に加え、さらに、ＣＰＵに対するひとつの入力信号として定義される信号が、ＣＰＵのウエイト信号であることを特徴とする。
【００３４】
請求項８に記載の発明によれば、ウエイト入力信号のテストが可能となる。
【００３５】
この発明の請求項９に記載の発明は、請求項１の記載に加え、さらに、ＣＰＵに対するひとつの入力信号として定義される信号が、ＣＰＵのウエイク信号であることを特徴とする。
【００３６】
請求項９に記載の発明によれば、ウエイク入力信号のテストが可能となる。
【００３７】
【発明の実施の形態】
以下、この発明の実施の形態につき図面を参照して説明する。
【００３８】
図１は、この発明の前提となるＣＰＵのテスト回路を示すブロック図である。
【００３９】
ＣＰＵ本体１には、アドレスバス１０１と入力信号線路１０２とを備えている。この発明におけるＣＰＵ本体１には、テストする条件等に応じた比較値が格納される比較値レジスタ１１を有し、この比較値レジスタ１１は内容の変更が可能に構成されている。
【００４０】
そして、比較値レジスタ１１に格納されている内容は、比較値信号２１として比較器１２に伝えられる。一方、比較器１２には、アドレスバス１０１からのアドレスが与えられる。この比較器１２は、比較値レジスタ２１の内容とアドレスバス１０１からのアドレスが一致したときに、ＣＰＵ本体１の入力信号を擬似的に発生するものであり、比較値信号２１とアドレスバス１０１との比較を行い、その結果を比較結果信号２２として出力する。
【００４１】
比較結果信号２２は、選択器１３に入力される。また。選択器１３の選択内容が選択レジスタ１４に格納されており、選択レジスタ１４の内容が選択信号２３を経て、選択器１３に伝えられる。そして、選択器１３は選択信号２３の指示に従い、比較結果信号２２か前述の入力信号１０２のうちどちらか一方を選択し、有効な入力信号１０２’としてＣＰＵ本体のロジック１００に入力するように選択する。
【００４２】
次に動作について、図２及び図３を参照して説明する。図２と図３の動作条件の相違点は、選択レジスタ１４の内容である。ここでは、選択レジスタ１４の内容、すなわち選択信号２３が“Ｈ”のときに、選択器１３は比較結果信号２２を選択し、選択信号２３が“Ｌ”のときに入力信号１０２を選択するように動作する。図２は選択信号２３が“Ｈ”の場合を示し、図３は選択信号２３は、“Ｌ”の場合を示す。
【００４３】
図２及び図３において、この実施形態においては、比較値レジスタ１１の内容は、“１２３４ｈ”に設定されているものとする。比較器１２は、比較値信号２１で伝えられる比較値レジスタ１１に格納された比較値“１２３４ｈ”とアドレスバス１０１の値を常に比較している。比較器１２は、両値が一致の検出時には比較結果信号２２を“Ｈ”とし、不一致の検出時は比較結果信号２２を“Ｌ”として出力する。図２と図３では、比較結果信号２２の動作までは共通である。
【００４４】
選択信号２２が“Ｌ”である図３の例では、入力信号１０２と有効な入力信号１０２’は論理的に等しく動作するため、本来の入力信号としての機能をそのまま実現する。この使用方法は、通常の使用方法である。
【００４５】
一方、選択信号２２が“Ｈ”である図２の例では、比較結果信号２２が有効な入力信号１０２’と論理的に等しくなる。これで、ＣＰＵ本体には入力信号１０２と無関係に、アドレスバス１０１の内容が“１２３４ｈ”のときのみ有効な入力信号１０２’が“Ｈ”となる信号が実現する。これは、入力信号を内部的に発生させるテストモードとなる。
【００４６】
このようにして、選択レジスタ１４の内容と比較値レジスタ１１に格納する内容により、入力信号を内部的な発生させるテストモードと通常の使用方法とが切り替えられる。
【００４７】
図４は、この発明の前提となる形態を示すブロック図である。この図４に示すものは、比較器１２からの比較結果信号２２をそのままブレーク信号（Ｂｒｅａｋ）として用いるものである。その他の構成は図１と同じである。この図４に示す実施形態は、上記の比較器１２が検出した条件一致状態の信号を、ＣＰＵ本体１のブレーク信号として使うものである。
【００４８】
図４に示す形態において、ブレーク信号（Ｂｒｅａｋ）は、比較結果信号２２と論理的に等しい。プログラムデバッグなどで使用されるブレーク機能を実現するためには、アドレスバス、あるいはその他の信号を監視する装置と、ブレーク条件を設定する装置が必要であるが、この発明においては、それらの必要な装置は揃っている。すなわち、ブレーク条件の設定は比較値レジスタ１１で行い、アドレスバスの監視は比較器１２で行うことができる。このため、ブレーク条件を比較値レジスタ１１に設定すると、比較結果信号２２はブレーク信号として使用することができる。
【００４９】
このように、比較結果信号をブレーク信号と共通とすることで、比較値レジスタ１１や比較器１２がブレーク条件検出回路としても使用可能になる。また、ブレーク条件検出回路を備えている場合は、ブレーク条件検出回路と、上記の比較器１２、比較値レジスタ１１を共通のものとすることができ、追加される回路が削減でき、コスト面で有利となる。
【００５０】
図５は、この発明の前提となる形態を示すブロック図である。この図５に示す形態は、インサーキットエミュレータ（ＩＣＥ）などのデバック装置（ＩＣＥ）２と接続されるポートを備える。そして、比較値レジスタ１１と選択レジスタ１４が、デバック装置（ＩＣＥ）２と接続される。ＩＣＥ２からのコントロールで比較値レジスタ１１及び選択レジスタ１４の内容が変更可能に構成されている。他の構成は図４に示すものと同じであり、説明の重複を避けるために、同じ部分には同じ符号を付し、その説明は割愛する。
【００５１】
上記したように、図５に示す実施形態においては、ＩＣＥ２から比較値レジスタ１１に対してコントロール可能である。これによって、ＩＣＥ２から比較値を設定可能となる。比較結果をブレーク信号として使用する場合は、比較値レジスタ１１にブレーク条件を設定するが、これもＩＣＥ２から設定可能となる。同様に、選択レジスタ１４についてもコントロール可能である。これによってＩＣＥ２から入力信号のテストモードか通常のモードかを設定可能となる。
【００５２】
このように、比較値レジスタ１１および選択レジスタ１４の制御をＩＣＥ２から行うことで、ＩＣＥ２の操作により入力信号のテストが可能になる。また、上記のように、比較器１２によりブレーク機能と共有している場合は、すでにＩＣＥ２から比較値レジスタ１１および選択レジスタ１４のコントロールが可能になっているため、新たな回路の追加は必要がなく、コスト面で有利となる。
【００５３】
図６は、この発明の前提となる形態を示すブロック図である。この図６に示す形態は、条件一致維持装置１５を設け、比較器１２からの出力を条件一致装置１５に入力するように構成したものである。すなわち、比較器１２からの比較結果信号２２は、条件一致維持装置１５に入力される。そして、条件一致維持装置１５は、比較結果信号２２から加工された比較結果信号２５を作り出し、選択器１３へ送出するものである。これ以外の構成は図１に示した形態と同じであり、説明の重複を避けるために、同じ部分には同じ符号を付し、その説明は割愛する。
【００５４】
上記したように、比較結果信号２２を条件一致維持装置１５によって加工し、加工された比較結果信号２５として選択器１３に送出している。この条件一致維持装置１５は、一旦比較結果信号２２が“Ｈ”になった後、数サイクルの間この状態を維持した信号を作り、これを加工された比較結果信号２５とする。
【００５５】
図７にこの図６に示す形態の動作例を示す。ここでは、３サイクルの間“Ｈ”を維持する例である。アドレスバスに“１２３４ｈ”が出力されたサイクルで、比較結果信号２２が“Ｈ”となり、加工された比較結果信号２５も“Ｈ”となるが、次のサイクルでアドレスバスが“１２３６ｈ”となり、比較値と不一致なので、比較結果信号２２が“Ｌ”なるが、加工された比較結果信号２５は“Ｈ”状態を維持している。“Ｈ”状態の維持は３サイクルで終了し、その後は再び比較結果信号２２の“Ｌ”状態を反映した加工された比較結果信号２５“Ｌ”状態となる。
【００５６】
上記したように、この図６に示す形態によれば、複数サイクルにわたる入力信号を生成することができ、より高度なタイミングテストが可能となる。
【００５７】
図８は、この発明の実施形態を示すブロック図である。この実施形態においては、条件一致維持サイクル選択レジスタ１６を更に備えたものである。条件一致維持サイクル選択レジスタ１６の内容は、条件一致維持サイクル選択信号２４として条件一致維持装置１５に伝えられる。条件一致維持装置１５は、条件一致維持サイクル選択信号２４に従って、加工された比較結果信号２５を作り出し、選択器１３へ送出する。これ以外の構成は図６に示した形態と同じであり、説明の重複を避けるために、同じ部分には同じ符号を付し、その説明は割愛する。
【００５８】
図８に示す装置においては、条件一致維持装置１５で何サイクルの条件一致状態維持を行うかを、条件一致維持サイクル選択レジスタ１６で設定する。条件一致維持サイクル選択レジスタ１６に設定された内容は、条件一致維持サイクル選択信号２４を経て条件一致維持装置１５に伝えられる。
【００５９】
上記したように、この実施形態によれば、複数サイクルにわたる入力信号の生成について、そのサイクル数が可変であることで、より高度なタイミングテストが可能となる。
【００６０】
図９は、この発明の他の実施形態を示すブロック図である。この実施形態は、第２の比較値レジスタ１１’と第２の比較器１２’を更に備え、それぞれ第１の比較値レジスタ１１と第１の比較器１２と同様に接続されている。すなわち、この比較値レジスタ１１’は比較値レジスタ１１と同様に内容の変更が可能に構成されている。比較値レジスタ１１’に格納されている内容は、比較値信号２１’として比較器１２’に伝えられる。比較器１２’には、アドレスバス１０１からのアドレスが与えられる。
【００６１】
第２の比較器１２’は、第２の比較値信号２１’とアドレスバス１０１との比較を行い、結果を第２の比較結果信号２２’として出力する。
【００６２】
第１の比較結果信号２２と第２の比較結果信号２２’は、第２の条件一致維持装置１５’に入力される。第２の条件一致維持装置１５’は、有効な第１の比較結果信号２２を受信すると、加工された比較結果信号２５を「条件一致状態」とし、有効な第２の比較結果信号２２’を受信すると、加工された比較結果信号２５を「条件不一致状態」として、選択器１３へ送出する。これ以外は図１と同じで構成であり、同じ構成には同じ符号を付し、説明の重複を避けるために、ここではその説明を割愛する。
【００６３】
図９に示す形態における動作例を図１０に示す。
【００６４】
第１の比較値レジスタ２１に設定された内容にしたがって、第１の比較器１２が第１の比較結果信号２２を出力する。この実施形態の例では、第１の比較値レジスタ２１に“１２３４ｈ”が格納されているものとする。アドレスバス１０１に“１２３４ｈ”が出力されているときに、第１の比較結果信号２２は一致を表す“Ｈ”となっている。第２の比較値レジスタ２１’に設定された内容にしたがって、第２の比較器１２’が第２の比較結果信号２２’を出力する。第２の比較値レジスタ２１’に“１２３８ｈ”が格納されているものとする。アドレスバス１０１に“１２３８ｈ”が出力されているときに、第２の比較結果信号２２’は一致を表す“Ｈ”となっている。
【００６５】
第２の条件一致維持装置１５’は、第１の比較結果信号２２と第２の比較結果信号２２’を入力とし、第１の比較結果信号２２の“Ｈ”入力によって出力する加工された比較結果信号２５を“Ｈ”とする。また、第２の条件一致維持装置１５’は、第２の比較結果信号２２’の“Ｈ”入力によって出力する加工された比較結果信号２５を“Ｌ”とする。すなわち、アドレスバス１０１の内容が“１２３４ｈ”になったときに、比較結果信号２５を“Ｈ”となり、アドレスバス１０１の内容が“１２３８ｈ”になったときに、比較結果信号２５を“Ｌ”となるように動作する。
【００６６】
上記したように、この図９の形態によれば、入力信号の開始条件と入力信号の終了条件を、それぞれ独自に設定可能とすることで、より高度なタイミングテストが可能となる。
【００６７】
図１１は、この発明の他の実施形態を示すブロック図である。この実施の形態は、図１に示す構成に加え、比較対象としてＣＰＵ本体１のリードライト信号１０３も、比較器１２に入力するように構成したものである。図中に明示されてはいないが、比較値レジスタ１１に格納されている内容、および比較値信号２１、および比較器１２においても、リードライト信号１０３に対応する部分が拡張されている。
【００６８】
図１１では、バスのリード／ライト状態を表す信号であるリードライト信号１０３もアドレスバス１０１と同時に比較対象となる。比較値レジスタ１１には、リードライト信号１０３に対応する比較値も格納され、比較器１２では、アドレスバス１０１とリードライト信号１０３の両方が比較値信号２１と一致しているときのみ、比較結果信号２２が一致を示す“Ｈ”となる。
【００６９】
図１２は、図１１に示す実施形態における動作例を示す。
【００７０】
アドレスバス用の比較値として“１２３４ｈ”、リードライト用の比較値として“０”が比較値レジスタ１１に設定されているものとする。図１２に示すようにアドレスバスのみやリードライトのみが一致しているサイクルでは、比較結果信号２２は不一致を示す“Ｌ”となり、アドレスバスとリードライトの両方が同時に比較値と一致したサイクルのみ比較結果信号２２が一致を示す“Ｈ”となる。
【００７１】
上記したように、図１１に示す実施形態によれば、比較条件にリードライト信号を加えることで、テスト入力信号の発生条件にライトサイクル限定、あるいはリードサイクル限定などのより細かい制御ができる。
【００７２】
図１３は、この発明の異なる実施形態を示すブロック図である。この図１３に示す実施形態は、図１の構成に加え、比較対象としてＣＰＵ本体のプログラムフェッチ／データアクセス信号１０４も、比較器１２に入力するように構成したものである。図中に明示されてはいないが、比較値レジスタ１１に格納されている内容、および比較値信号２１、および比較器１２においても、プログラムフェッチ／データアクセス信号１０４に対応する部分が拡張されている。
【００７３】
図１３では、バスのプログラムフェッチ／データアクセス状態を表す信号であるプログラムフェッチ／データアクセス信号１０４もアドレスバス１０１と同時に比較対象となる。比較値レジスタ１１には、プログラムフェッチ／データアクセス信号１０４に対応する比較値も格納され、比較器１２では、アドレスバス１０１とプログラムフェッチ／データアクセス信号１０４の両方が比較値信号２１と一致しているときのみ、比較結果信号２２が一致を示す“Ｈ”となる。
【００７４】
図１４は、図１３に示す実施形態における動作例を示す。
【００７５】
アドレスバス用の比較値として“１２３４ｈ”、プログラムフェッチ／データアクセス用の比較値として“０”が比較値レジスタ１１に設定されているものとする。図１４に示すようにアドレスバスのみやプログラムフェッチ／データアクセスのみが一致しているサイクルでは、比較結果信号２２は不一致を示す“Ｌ”となり、アドレスバスとプログラムフェッチ／データアクセスの両方が同時に比較値と一致したサイクルのみ比較結果信号２２が一致を示す“Ｈ”となる。
【００７６】
上記したように、この図１３に示す実施形態によれば、比較条件にプログラムフェッチ／データアクセス信号を加えることで、テスト入力信号の発生条件にプログラムフェッチサイクル限定、あるいはデータアクセスサイクル限定などのより細かい制御ができる。
【００７７】
図１５は、この発明の異なる実施形態を示すブロック図である。図１５に示す実施形態は、図１の構成に加え、比較対象として、ＣＰＵ本体１のデータサイズ信号１０５も、比較器１２に入力するように構成したものである。
【００７８】
図中に明示されてはいないが、比較値レジスタ１１に格納されている内容、および比較値信号２１、および比較器１２においてもデータサイズ信号１０５に対応する部分が拡張されている。
【００７９】
図１５では、バスのアクセスデータサイズを表す信号であるデータサイズ信号１０５もアドレスバス１０１と同時に比較対象となる。比較値レジスタ１１には、データサイズ信号１０５に対応する比較値も格納され、比較器１２では、アドレスバス１０１とデータサイズ信号１０５の両方が比較値信号２１と一致しているときのみ、比較結果信号２２が一致を示す“Ｈ”となる。
【００８０】
図１６は、図１５に示す実施形態における動作例を示す。
【００８１】
アドレスバス用の比較値として“１２３４ｈ”、データサイズ用の比較値として“０”が比較値レジスタ１１に設定されているものとする。図２１に示すようにアドレスバスのみやデータサイズのみが一致しているサイクルでは、比較結果信号２２は不一致を示す“Ｌ”となり、アドレスバスとデータサイズの両方が同時に比較値と一致したサイクルのみ比較結果信号２２が一致を示す“Ｈ”となる。
【００８２】
上記したように、図１５に示す実施形態によれば、比較条件にデータサイズ信号を加えることで、テスト入力信号の発生条件にワードデータアクセスサイクル限定、あるいはバイトデータアクセスサイクル限定などのより細かい制御ができる。
【００８３】
図１７は、この発明のさらに他の実施形態を示すブロック図である。この実施形態は、図１の構成に加え、入力信号がリセット信号１０６となり、選択器１３に入力され、選択信号１４の指示に従い、比較結果信号２２かリセット入力信号１０６のうち一方を選択し、有効なリセット入力信号１０６’としてＣＰＵ本体１のロジックに入力される。
【００８４】
図１７においては、図１と同じ構成で、入力信号がリセット信号１０６として定義しただけものであるため、図１の動作例と同様に動作する。有効な入力信号に相当するものは有効なリセット信号１０６’である。
【００８５】
上記した図１７に示す実施形態によれば、リセット入力信号のテストが可能となる。
【００８６】
図１８は、この発明のさらに異なる実施形態を示すブロック図である。図１１の実施形態は、図１の構成に加え、入力信号が割込み要求信号１０７となり、選択器１３に入力され、選択信号１４の指示に従い、比較結果信号２２か割込み要求信号１０７のうち一方を選択し、有効な割込み要求信号１０７’としてＣＰＵ本体１のロジックに入力される。
【００８７】
図１８においては、図１と同じ構成で、入力信号が割込み要求信号１０７として定義し
ただけものであるため、図１の動作例と同様に動作する。有効な入力信号に相当するもの
は有効な割込み要求信号１０７’である。
【００８８】
上記した図１８に示す実施形態によれば、割込み要求入力信号のテストが可能となる。
【００８９】
図１９は、この発明のさらに異なる実施形態を示すブロック図である。この実施形態は、図１の構成に加え、入力信号がブート信号１０８となり、選択器１３に入力され、選択信号１４の指示に従い、比較結果信号２２かブート信号１０８とのうち一方を選択し、有効なブート信号１０８と’としてＣＰＵ本体１のロジックに入力されるように構成したものである。
【００９０】
図１９においては、図１と同じ構成で、入力信号がブート信号１０８として定義しただけものであるため、図１の動作例と同様に動作する。有効な入力信号に相当するものは有効なブート信号１０８’である。
【００９１】
上記した図１９に示す実施形態によれば、ブート入力信号のテストが可能となる。
【００９２】
図２０は、この発明のさらに異なる実施形態を示すブロック図である。この実施形態は、図１の構成に加え、入力信号がウエイト信号１０９となり、選択器１３に入力され、選択信号１４の指示に従い、比較結果信号２２かウエイト信号１０９のうち一方を選択し、有効なウエイト信号１０９’としてＣＰＵ本体のロジックに入力されるように構成したものである。
【００９３】
図２０においては、図１と同じ構成で、入力信号がウエイト信号１０９として定義しただけものであるため、図１の動作例と同様に動作する。有効な入力信号に相当するものは有効なウエイト信号１０９’である。
【００９４】
上記した図２０に示す実施形態によれば、ウエイト入力信号のテストが可能となる。
【００９５】
図２１は、この発明の他の実施形態を示すブロック図である。この実施形態は、図１の構成に加え、入力信号がウエイク信号１１０となり、選択器１３に入力され、選択信号１４の指示に従い、比較結果信号２２かウエイク信号１１０のうち一方を選択し、有効なウエイク信号１１０’としてＣＰＵ本体１のロジックに入力されるように構成したものである。
【００９６】
図２１においては、図１と同じ構成で、入力信号がウエイク信号１１０として定義しただけものであるため、図１の動作例と同様に動作する。有効な入力信号に相当するものは有効なウエイク信号１１０’である。
【００９７】
上記した図１２に示す実施形態によれば、ウエイク入力信号のテストが可能となる。
【００９８】
上記した各実施形態における比較器、比較値レジスタには、データの幅すなわちビット数については明記していないが、比較の対象となる分だけ存在すればよい。これは必ずしもアドレスバスの全ビットが比較の対象にならなくてもいいことを示す。
【００９９】
また、上記した実施形態の説明では、説明の簡素化のため図１を基本にし、個別に実施形態を示したが、個々の実施形態は排他的ではなく、２つ以上の実施形態を同時に満たす場合も考えられる。
【０１００】
【発明の効果】
この発明によれば、ＣＰＵが、１回の条件一致で複数サイクルの擬似的な入力信号を入力するように構成することで、複数サイクルにわたる入力信号を生成することができ、より高度なタイミングテストが可能となる。そして、ＣＰＵにおけるサイクル数を可変とすることで、複数サイクルにわたる入力信号の生成について、そのサイクル数が可変にでき、より高度なタイミングテストが可能となる。
【図面の簡単な説明】
【図１】  この発明の実施形態の前提を示すブロック図である。
【図２】  この発明の実施形態の前提における動作を説明するためのタイミング図である。
【図３】  この発明の実施形態の前提における動作を説明するためのタイミング図である。
【図４】  この発明の実施形態を示すブロック図である。
【図５】  この発明の実施形態を示すブロック図である。
【図６】  この発明の実施形態の前提を示すブロック図である。
【図７】  図６に示す実施形態における動作を説明するためのタイミング図である。
【図８】  この発明の実施形態を示すブロック図である。
【図９】  この発明の他の実施形態を示すブロック図である。
【図１０】  この発明の他の実施形態における動作を説明するためのタイミング図である。
【図１１】  この発明の他の実施形態を示すブロック図である。
【図１２】  図１１に示す実施形態における動作を説明するためのタイミング図である。
【図１３】  この発明の他の実施形態を示すブロック図である。
【図１４】  図１３に示す実施形態における動作を説明するためのタイミング図である。
【図１５】  この発明の他の実施形態を示すブロック図である。
【図１６】  図１５に示す実施形態における動作を説明するためのタイミング図である。
【図１７】  この発明の他の実施形態を示すブロック図である。
【図１８】  この発明の他の実施形態を示すブロック図である。
【図１９】  この発明の他の実施形態を示すブロック図である。
【図２０】  この発明の他の実施形態を示すブロック図である。
【図２１】  この発明の他の実施形態を示すブロック図である。
【符号の説明】
１  ＣＰＵ本体
２  ＩＣＥ
１１  第１の比較値レジスタ
１１’第２の比較値レジスタ
１２  第１の比較器
１２’第２の比較器
１３  第１の選択器
１４  第１の選択レジスタ
１５  第１の条件一致維持装置
１５’  第２の条件一致維持装置
１６  条件一致維持サイクル選択レジスタ
２１    第１の比較値
２１’  第２の比較値
２１  第１の比較結果信号
２２’第２の比較結果信号
２３  第１の選択信号
２４  第１の条件一致維持サイクル選択信号
２５  加工された比較結果信号
１０１  アドレスバス
１０２  入力信号
１０２’  有効な入力信号
１０３  リード／ライト信号
１０４  プログラムフェッチ／データアクセス信号
１０５  データサイズ信号
１０６  リセット入力信号
１０６’有効なリセット入力信号
１０７  割込み要求入力信号
１０７’有効な割込み要求入力信号
１０８  ブート入力信号
１０８’有効なブート信号
１０９  ウエイト入力信号
１０９’有効なウエイト入力信号
１１０  ウエイク入力信号
１１０’有効なウエイク入力信号
Ｂｒｅａｋ  ブレーク信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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