(57)【特許請求の範囲】
【請求項１】
再帰的最小２乗法を用いてアレーの最適ウェイトを計算するアダプティブアレーアンテナ装置に用いられ、複素数演算を行う内部セルを規則正しく接続することで並列パイプライン処理を行うシストリックアルゴリズムを用いて構成されたＲＬＳシストリックアレー回路であって、
上記内部セルは、
当該内部セルの機能を複数の加算回路、減算回路および乗算回路で構成した場合の原回路ブロックを略同一の構成部分に分割した一の回路ブロックと、
当該回路ブロックの入力および出力の信号の接続先を選択するセレクタ回路とを備えたことを特徴とするＲＬＳシストリックアレー回路。
【請求項２】
請求項１に記載のＲＬＳシストリックアレー回路において、
２入力１出力のセレクタ回路を複数個用いることによって、入力データが更新される度に上記回路ブロックの全ての乗算回路が２回ずつ使われることを特徴とするＲＬＳシストリックアレー回路。
【請求項３】
請求項１に記載のＲＬＳシストリックアレー回路において、
２入力１出力のセレクタ回路と４入力１出力のセレクタ回路とを複数個用いることによって、入力データが更新される度に上記回路ブロックの全ての乗算回路が４回ずつ使われることを特徴とするＲＬＳシストリックアレー回路。
【請求項４】
請求項１乃至３のいずれか一項に記載のＲＬＳシストリックアレー回路を用いて構成されることを特徴とするアンテナ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＭＳＥ（Minimum Mean Square Error）アダプティブアレーアンテナ装置において、アレーの最適ウェイトを再帰的最小２乗法で近似計算するＲＬＳ（Recursive Least-Squares）アルゴリズムの計算を並列パイプライン処理で高速に実行するＲＬＳシストリックアレー回路およびこれを用いたアンテナ装置に関する。
【背景技術】
【０００２】
電波が建物等によって反射・回折・散乱され、複数の伝搬路を通って対象に到達するようなマルチパス環境下において高速かつ高品質な無線通信を実現するための手段として、近年、干渉波や遅延波の除去を目的としたアダプティブアレーアンテナの研究が盛んに行われている。その中でも、最小２乗誤差法に基づくＭＭＳＥアダプティブアレーアンテナは、構成の簡単さに比べ演算速度が高いことから、移動体通信等への適用例が多数報告されている。
【０００３】
ＭＭＳＥアダプティブアレーアンテナ装置において最適なウェイト（個々のアンテナの振幅および位相の調整量）を近似計算するためのアルゴリズムとしては、最急降下法に基づくＬＭＳ（Least Mean Square）アルゴリズムと、再帰的最小２乗法のＲＬＳアルゴリズムの２つが良く用いられる。ＬＭＳアルゴリズムは、計算されたウェイトが最適値に収束するまでの速度は遅いものの、計算負荷が非常に少なく簡単な演算のみで実現できることから、実装するハードウェアの規模が小さい場合には有効である。これに対してＲＬＳアルゴリズムは、複数の行列演算を伴い計算負荷が高くなるが、収束が極めて速いことで知られている（例えば、非特許文献１参照。）。
【０００４】
このような特徴を持つＲＬＳアルゴリズムを用いる場合、伝搬路の状態が時間的に変動するような通信環境下においてリアルタイムなアダプティブ信号処理を実現するためには、ＲＬＳアルゴリズムにおける行列演算の並列処理による計算時間の軽減が望ましい。このような観点から、ＦＰＧＡ（Field Programmable Gate Array）等に代表されるＬＳＩ（Large-Scale Integration）において、並列パイプライン処理を行うシストリックアレーを実装することによって、ＲＬＳアルゴリズムを高速に処理することを可能にし、ＭＭＳＥアダプティブアレーアンテナのリアルタイム処理の実現が可能となる旨が報告されている（例えば、非特許文献２参照。）。
【０００５】
シストリックアレーは、単純計算を行う回路（セル）を規則正しく配列し、計算に要するデータをパイプライン的に流し込むことによって並列計算を行うものであり、並列計算によって処理速度を大幅に向上させることが可能であり、構造が一様であるため拡張性に優れている。また、セルは主として隣接するセルとのみ直接接続され、データのやり取りが局所的であるため大規模ＬＳＩ化に適しているといった利点がある。
【０００６】
図１（ａ）はＲＬＳシストリックアレーの構成例を示す図であり、アンテナの素子数を４とした場合の例である。ｘ１（ｉ）、ｘ２（ｉ）、ｘ３（ｉ）、ｘ４（ｉ）はそれぞれの素子における信号のｉ番目のサンプリングデータ、ｙ（ｉ）は所望信号を識別するための参照信号のｉ番目のサンプリングデータを表している。シストリックアレーを構成するセルは大きく分けて丸い記号で示した境界セルと四角い記号で示した内部セルの２種類がある。図１（ｂ）には境界セルの入出力信号を、図１（ｃ）には内部セルの入出力信号をそれぞれ示している。セルで扱うデータは複素数であり、内部セルに着目した場合、その処理は図２に示すように、「Ｘｏｕｔ＝Ｘｉｎ−Ｚｒ」における「Ｚｒ」と、「ｒ＝ｒ＋Ｓ＊Ｘｏｕｔ」における「Ｓ＊Ｘｏｕｔ」の２回の複素数乗算が含まれている。なお、Ｓの右上の「＊」は複素共役を示している。複素数の乗算は実数成分と虚数成分に分けて考えることで実数の計算に帰着させることができる。Ｉを虚数単位とした場合、複素数ａ＋ｂＩと複素数ｃ＋ｄＩとの乗算は（ａｃ−ｂｄ）＋（ａｄ＋ｂｃ）Ｉとなる。
【０００７】
図２に示す１個の内部セルを加算回路、減算回路および乗算回路で具体的に構成したものが図３である。ｆｐａｄｄ、ｆｐｓｕｂ、ｆｐｍｕｌはそれぞれ加算回路、減算回路、乗算回路を表しており、乗算回路１０１、１０２、減算回路１０３、１０４がＸｏｕｔの実数成分（Re）を計算する部分であり、乗算回路１０５、１０６、加算回路１０７、減算回路１０８がＸｏｕｔの虚数成分（Im）を計算する部分である。また、乗算回路１０９、１１０、減算回路１１１、加算回路１１２がｒの虚数成分を計算する部分であり、乗算回路１１３、１１４、加算回路１１５、１１６がｒの実数成分を計算する部分である。
【非特許文献１】菊間信良、「アレーアンテナによる適応信号処理」、科学技術出版、１９９９年
【非特許文献２】T. Asai, T. Matsumoto, “A Systolic Array RLS Processor”, IEICE Trans. Commun, vol.E84-B, No.5, pp.1356-1361, MAY 2001.
【非特許文献３】高木直史、「算術演算回路のアルゴリズム--１．加算回路のアルゴリズム」、情報処理、Vol.37、No.1、pp80-85、１９９６年１月
【非特許文献４】高木直史、「算術演算回路のアルゴリズム--２．乗算回路のアルゴリズム」、情報処理、Vol.37、No.2、pp174-180，１９９６年２月
【非特許文献５】高木直史、「算術演算回路のアルゴリズム--３．除算回路のアルゴリズム」、情報処理、Vol.37、No.3、pp280-286，１９９６年２月
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、デジタル回路によって算術計算を実行する場合、基本となる回路は加算回路であり、減算回路は符号を変えて（ビットを反転させて）加算すれば良い。しかし、乗算回路や除算回路は、一般に扱うデータの桁数（ビット数）の２乗に比例する数の加算回路を用いて構成されるため、加算や減算と比較して非常に規模が大きなものとなる。一般的にデジタル回路の面積（回路規模）において、乗算回路や除算回路の占める割合は非常に大きく、回路規模を小さくするということは、如何にして乗算回路や除算回路を少なくするかということにかかってきている（例えば、非特許文献３〜５参照。）。
【０００９】
また、アンテナの素子数をＭとした場合、内部セルの数は図１から分かるように、
Ｍ（Ｍ＋１）／２
となることから、素子数Ｍの２乗のオーダーで増加することとなり、特に内部セルが回路全体に占める割合が大きくなる。従って、シストリックアレーの実装においては、素子数が多くなった場合、非常に大規模な回路が必要になることに注意しなければならない。並列計算によって処理が高速化される反面、必要とされる回路規模も大きくなることから装置コストが増大するとともに回路の寸法や消費電力も大きくなり、ＲＬＳシストリックアレーの適用領域も大きく制約をうけることになる。
【００１０】
このように、ＲＬＳシストリックアレーを適用した従来のＭＭＳＥアダプティブアレーアンテナ装置は、大規模な回路が必要になるため、装置コストが増大するとともに、回路の寸法や消費電力も大きくなり、ＲＬＳシストリックアレーの適用領域も制約を受けるという問題があった。
【００１１】
本発明は上記の従来の問題点に鑑み提案されたものであり、その目的とするところは、回路規模を縮小することのできるＲＬＳシストリックアレー回路およびこれを用いたアンテナ装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記の課題を解決するため、本発明にあっては、請求項１に記載されるように、再帰的最小２乗法を用いてアレーの最適ウェイトを計算するアダプティブアレーアンテナ装置に用いられ、複素数演算を行う内部セルを規則正しく接続することで並列パイプライン処理を行うシストリックアルゴリズムを用いて構成されたＲＬＳシストリックアレー回路であって、上記内部セルは、当該内部セルの機能を複数の加算回路、減算回路および乗算回路で構成した場合の原回路ブロックを略同一の構成部分に分割した一の回路ブロックと、当該回路ブロックの入力および出力の信号の接続先を選択するセレクタ回路とを備えたＲＬＳシストリックアレー回路を要旨としている。
【００１３】
また、請求項２に記載されるように、請求項１に記載のＲＬＳシストリックアレー回路において、２入力１出力のセレクタ回路を複数個用いることによって、入力データが更新される度に上記回路ブロックの全ての乗算回路が２回ずつ使われるものとすることができる。
【００１４】
また、請求項３に記載されるように、請求項１に記載のＲＬＳシストリックアレー回路において、２入力１出力のセレクタ回路と４入力１出力のセレクタ回路とを複数個用いることによって、入力データが更新される度に上記回路ブロックの全ての乗算回路が４回ずつ使われるものとすることができる。
【００１５】
また、請求項４に記載されるように、請求項１乃至３のいずれか一項に記載のＲＬＳシストリックアレー回路を用いて構成されるアンテナ装置として構成することができる。
【発明の効果】
【００１６】
本発明のＲＬＳシストリックアレー回路およびこれを用いたアンテナ装置にあっては、ＲＬＳシストリックアレー回路を構成するセルの乗算回路の数を削減することが可能であり、ＲＬＳシストリックアレー回路全体の回路規模を縮小することが可能となる。本発明により回路規模が縮小されるのは内部セルであるが、内部セルがＲＬＳシストリックアレー回路に占める割合はアンテナ素子数が大きい場合ほど大きくなるため、素子数が大きい場合ほど本発明の効果が大きく、素子数が多くなった場合において回路規模が大きくなりすぎるというＲＬＳシストリックアレー回路の欠点を回避することができる。また、回路規模の縮小に伴い、装置の低コスト化、小型・軽量化、低消費電力化が可能となり、コスト、寸法、重量、消費電力等の観点から従来適用が困難であったアンテナ装置にＲＬＳシストリックアレー回路を用いた高速動作可能なアダプティブアレーアンテナが導入可能となることで、移動体通信における通信品質の改善およびユーザ収容数の増大が可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の好適な実施形態につき詳細に説明する。
【００１８】
＜第１の実施形態＞
図４は本発明の第１の実施形態で見直しの対象となる部分を説明する図であり、再帰的最小２乗法を用いてアレーの最適ウェイトを計算するアダプティブアレーアンテナ装置に適用されるＲＬＳシストリックアレー回路の内部セルを構成する回路（特に乗算回路）を如何にして削減するかを説明するものである。図４の回路構成は図３に示したものを前提としており、ｆｐａｄｄ、ｆｐｓｕｂ、ｆｐｍｕｌはそれぞれ加算回路、減算回路、乗算回路を表している。
【００１９】
図４において、内部セルを処理の前半部分（左半分）と処理の後半部分（右半分）の回路ブロックに分けて考えた場合、入力されるデータが違うものの殆ど同じ構成になっていることが分かる。すなわち、構成要素としては、前半部分の減算回路１０４の位置が後半部分では加算回路１１２になっている点と、前半部分の減算回路１０８の位置が後半部分では加算回路１１６になっている点とが異なるのみである。なお、減算回路は符号を反転させたデータを入力することで加算回路を用いることが可能である。従って、セレクタ回路によって入力データを適切に選択するように構成することで、内部セルの回路規模を約半分に縮小することができる。すなわち、図４において×印を付した部分の構成要素を除去し、破線で囲んだ部分の構成要素を前半部分と後半部分とで共通に利用するものである。
【００２０】
図５は本発明の第１の実施形態にかかる内部セルの回路構成を示す図であり、セレクタ回路によって乗算回路を含む回路ブロックを再利用した内部セルの構成である。図５から分かるように、デジタル回路で大きな面積を占める乗算回路（１０９、１１０、１１３、１１４）の数が図４と比べて半分（８個→４個）になっている。
【００２１】
図５において、入力側にはＲｅ（Ｘｉｎ）とＩｍ（ｒ）とを選択するセレクタ回路２０１と、Ｉｍ（Ｘｉｎ）とＲｅ（ｒ）とを選択するセレクタ回路２０６とが設けられ、セレクタ回路２０１の出力端は加算回路１１２の一方の入力端に、セレクタ回路２０６の出力端は加算回路１１６の一方の入力端に接続されている。また、Ｒｅ（Ｚ）とＲｅ（Ｓ）とを選択するセレクタ回路２０２と、Ｒｅ（ｒ）とＩｍ（Ｘｏｕｔ）とを選択するセレクタ回路２０３とが設けられ、セレクタ回路２０２の出力端は乗算回路１０９および乗算回路１１３の一方の入力端に接続され、セレクタ回路２０３の出力端は乗算回路１０９および乗算回路１１４の一方の入力端に接続されている。同様に、Ｉｍ（Ｚ）とＩｍ（Ｓ）とを選択するセレクタ回路２０４と、Ｉｍ（ｒ）とＲｅ（Ｘｏｕｔ）とを選択するセレクタ回路２０５とが設けられ、セレクタ回路２０４の出力端は乗算回路１１０および乗算回路１１４の他方の入力端に接続され、セレクタ回路２０５の出力端は乗算回路１１０および乗算回路１１４の他方の入力端に接続されている。
【００２２】
また、乗算回路１０９、１１０の出力端に接続される減算回路１１１の出力端は、ＮＯＴゲート（入力データのビットを反転して出力する論理ゲート）２０７を介したものと直接によるものとがセレクタ回路２０８に接続され、セレクタ回路２０８の出力端は加算回路１１２の他方の入力端に接続されている。同様に、乗算回路１１３、１１４の出力端に接続される加算回路１１５の出力端は、ＮＯＴゲート２０９を介したものと直接によるものとがセレクタ回路２１０に接続され、セレクタ回路２１０の出力端は加算回路１１６の他方の入力端に接続されている。また、加算回路１１２の出力端は、Ｒｅ（Ｘｏｕｔ）を保持するレジスタ（データを記憶する回路素子）２１１と、Ｉｍ（ｒ’）を保持するレジスタ２１２に接続され、レジスタ２１１の保持値はセレクタ回路２０５の一方の入力値となる。同様に、加算回路１１６の出力端は、Ｒｅ（ｒ’）を保持するレジスタ２１３と、Ｉｍ（Ｘｏｕｔ）を保持するレジスタ２１４に接続され、レジスタ２１４の保持値はセレクタ回路２０３の一方の入力値となる。
【００２３】
図６Ａおよび図６Ｂは図５に示した内部セルにおける信号の流れを示す図であり、各セレクタ回路における選択の状態を矢印で示している。信号の流れを辿れば明らかなように、図６Ａは図４における前半部分と同じ処理を実現しており、図６Ｂは図４における後半部分と同じ処理を実現している。従って、各セレクタ回路を適宜に切り替え、２回に分けて同じ回路を再利用することで図４とほぼ同じ動作を行わせることができる。なお、回路演算において大きな処理時間（遅延）を要するものは乗算回路であり、内部セルの前半部分と後半部分は順次処理が行われるため、本実施形態のように２回に分けて同じ回路を再利用する場合、演算速度の大幅な劣化を招くこと無く回路規模を約半分に縮小できるというメリットがある。
【００２４】
＜第２の実施形態＞
図７は本発明の第２の実施形態で見直しの対象となる部分を説明する図であり、第１の実施形態で得られた内部セルの構造をもとにして、再帰的最小２乗法を用いてアレーの最適ウェイトを計算するアダプティブアレーアンテナ装置に適用されるＲＬＳシストリックアレー回路の内部セルを構成する回路（特に乗算回路）を更に削減する方法を説明するものである。図７の回路構成は図５に示したものを前提としており、ｆｐａｄｄ、ｆｐｓｕｂ、ｆｐｍｕｌはそれぞれ加算回路、減算回路、乗算回路を表している。
【００２５】
図７において、内部セルを上半分と下半分の回路ブロックに分けて考えた場合、入力されるデータが違うものの殆ど同じ構成になっていることが分かる。すなわち、構成要素としては、上半分の減算回路１１１の位置が加算回路１１５になっている点が異なるのみである。なお、加算回路と減算回路の違いは符号を反転させたデータを入力することで解決することが可能である。従って、第１の実施形態と同様にセレクタ回路によって入力データを適切に選択するように構成することで、内部セルの回路規模を更に半分にすることができる。すなわち、図７において×印を付した部分の構成要素を除去し、破線で囲んだ部分の構成要素を上半分と下半分とで共通に利用するものである。なお、今回は同一の乗算回路を４回使うことになるため、セレクタ回路は必要に応じて４入力１出力のものと２入力１出力のものを用いている。
【００２６】
図８は本発明の第２の実施形態にかかる内部セルの回路構成を示す図であり、セレクタ回路によって乗算回路を含む回路ブロックを再利用した内部セルの構成である。図８から分かるように、デジタル回路で大きな面積を占める乗算回路（１１３、１１４）の数が更に半分（８個→４個→２個）になっている。
【００２７】
図８において、入力側にはＲｅ（Ｘｉｎ）とＩｍ（Ｘｉｎ）とＩｍ（ｒ）とＲｅ（ｒ）とを選択するセレクタ回路３０１が設けられ、セレクタ回路３０１の出力端は加算回路１１６の一方の入力端に接続されている。Ｒｅ（Ｚ）とＲｅ（Ｓ）とを選択するセレクタ回路２０２と、Ｉｍ（Ｚ）とＩｍ（Ｓ）とを選択するセレクタ回路２０４の出力端は、それぞれ乗算回路１１３、１１４の一方の入力端に接続されている。また、Ｒｅ（ｒ）とＩｍ（ｒ）とＩｍ（Ｘｏｕｔ）とＲｅ（Ｘｏｕｔ）とを選択するセレクタ回路３０２が設けられ、セレクタ回路３０２の出力端は乗算回路１１３の他方の入力端に接続されている。同様に、Ｉｍ（ｒ）とＲｅ（ｒ）とＲｅ（Ｘｏｕｔ）とＩｍ（Ｘｏｕｔ）とを選択するセレクタ回路３０３が設けられ、セレクタ回路３０３の出力端は乗算回路１１４の他方の入力端に接続されている。
【００２８】
乗算回路１１３の出力端は加算回路１１５の一方の入力端に接続されており、乗算回路１１４の出力端はＮＯＴゲート３０４を介したものと直接によるものとがセレクタ回路３０５に接続され、乗算回路１１３の出力端は加算回路１１５の一方の入力端に接続され、セレクタ回路３０５の出力端は加算回路１１５の他方の入力端に接続されている。加算回路１１５の出力端は、ＮＯＴゲート２０９を介したものと直接によるものとがセレクタ回路２１０に接続され、セレクタ回路２１０の出力端は加算回路１１６の他方の入力端に接続されている。そして、加算回路１１６の出力端は、Ｒｅ（Ｘｏｕｔ）を保持するレジスタ２１１と、Ｉｍ（ｒ’）を保持するレジスタ２１２と、Ｒｅ（ｒ’）を保持するレジスタ２１３と、Ｉｍ（Ｘｏｕｔ）を保持するレジスタ２１４とに接続され、レジスタ２１１の保持値はセレクタ回路３０３の一つの入力値となり、レジスタ２１４の保持値はセレクタ回路３０２の一つの入力値となる。
【００２９】
図９Ａ〜図９Ｄは第２の実施形態における信号の流れを示す図であり、各セレクタ回路における選択の状態を矢印で示している。信号の流れを辿れば明らかなように、図９Ａの処理は図７における上半分の１回目の処理（図６Ａにおける上半分）と等価であり、図９Ｂの処理は図７における下半分の１回目の処理（図６Ａにおける下半分）と等価であり、図９Ｃの処理は図７における上半分の２回目の処理（図６Ｂにおける上半分）と等価であり、図９Ｄの処理は図７における下半分の２回目の処理（図６Ｂにおける下半分）と等価である。従って、各セレクタ回路を適宜に切り替え、４回に分けて同じ回路を再利用することで図７とほぼ同じ動作を行わせることができる。なお、図７で並列処理していた上半分と下半分とが順次の処理となるため、処理速度は半分程度に劣化するものではあるが、回路規模の削減の効果は前述の通り大きい。
【００３０】
以上、本発明の好適な実施の形態により本発明を説明した。ここでは特定の具体例を示して本発明を説明したが、特許請求の範囲に定義された本発明の広範な趣旨および範囲から逸脱することなく、これら具体例に様々な修正および変更を加えることができることは明らかである。すなわち、具体例の詳細および添付の図面により本発明が限定されるものと解釈してはならない。
【図面の簡単な説明】
【００３１】
【図１】ＲＬＳシストリックアレーの構成例を示す図である。
【図２】ＲＬＳシストリックアレーの内部セルで行われる演算処理を示す図である。
【図３】内部セルの回路構成を示す図である。
【図４】本発明の第１の実施形態で見直しの対象となる部分を説明する図である。
【図５】本発明の第１の実施形態にかかる内部セルの回路構成を示す図である。
【図６Ａ】第１の実施形態における信号の流れを示す図（その１）である。
【図６Ｂ】第１の実施形態における信号の流れを示す図（その２）である。
【図７】本発明の第２の実施形態で見直しの対象となる部分を説明する図である。
【図８】本発明の第２の実施形態にかかる内部セルの回路構成を示す図である。
【図９Ａ】第２の実施形態における信号の流れを示す図（その１）である。
【図９Ｂ】第２の実施形態における信号の流れを示す図（その２）である。
【図９Ｃ】第２の実施形態における信号の流れを示す図（その３）である。
【図９Ｄ】第２の実施形態における信号の流れを示す図（その４）である。
【符号の説明】
【００３２】
１０１    乗算回路
１０２    乗算回路
１０３    減算回路
１０４    減算回路
１０５    乗算回路
１０６    乗算回路
１０７    加算回路
１０８    減算回路
１０９    乗算回路
１１０    乗算回路
１１１    減算回路
１１２    加算回路
１１３    乗算回路
１１４    乗算回路
１１５    加算回路
１１６    加算回路
２０１    セレクタ回路
２０２    セレクタ回路
２０３    セレクタ回路
２０４    セレクタ回路
２０５    セレクタ回路
２０６    セレクタ回路
２０７    ＮＯＴゲート
２０８    セレクタ回路
２０９    ＮＯＴゲート
２１０    セレクタ回路
２１１    レジスタ
２１２    レジスタ
２１３    レジスタ
２１４    レジスタ
３０１    セレクタ回路
３０２    セレクタ回路
３０３    セレクタ回路
３０４    ＮＯＴゲート
３０５    セレクタ回路
【図１】
0004482815.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
0004482815.tif 000012
【図９Ｃ】
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【図９Ｄ】
0004482815.tif 000014