(57)【特許請求の範囲】
【請求項１】
被試験デバイス（ＤＵＴ）にテスト信号を与え、該ＤＵＴからの応答信号を第１端子で受けて、該応答信号とハイレベル基準電圧とを比較するハイレベル電圧比較器（ＣＰ１）と、該応答信号とローレベル基準電圧とを比較するローレベル電圧比較器（ＣＰ２）とで電圧を比較し、電圧比較器の出力論理信号をパターン比較器に与えて、ストローブパルスのタイミングをずらしながら期待値と比較することで、該応答信号の変化点のタイミングを測定する半導体試験装置において、
第２端子と、該第２端子と該ハイレベル電圧比較器（ＣＰ１）及び該ローレベル電圧比較器（ＣＰ２）のいずれか一方の電圧比較器の基準電圧入力端子との間に挿入したスイッチ（ＳＷ１）と、該一方の電圧比較器の基準電圧入力端子と基準電圧発生器との間に挿入したターミネーション・バッファアンプとから成る差動出力用測定回路を設け、
該第１端子から該一方の電圧比較器の応答信号入力端子まで、該第２端子から該一方の電圧比較器の基準電圧入力端子までの、それぞれの伝送路の電気長が等しく設計されていることを特徴とする半導体試験装置。
【請求項２】
差動ペア信号のクロスポイントのタイミング測定時には、前記スイッチ（ＳＷ１）をオンし、差動出力信号Ｑ及び／Ｑのいずれか一方の出力を前記第１端子から、もう一方の出力を前記第２端子から前記一方の電圧比較器に供給し、前記ターミネーション・バッファアンプはターミネータとして動作させることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
差動ペア信号を入力しないときは、前記スイッチ（ＳＷ１）をオフして差動信号を遮断し、前記ターミネーション・バッファアンプは基準電圧を前記一方の電圧比較器に供給することを特徴とする請求項１又は２記載の半導体試験装置。
【請求項４】
前記第２端子と前記スイッチ（ＳＷ１）との間から分岐して、ＤＣテストユニットに接続するスイッチ（ＳＷ３）を設けたことを特徴とする請求項１から３のいずれかに記載の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えばＥＣＬ（ Emitter-Coupled Logic）タイプのデバイスに多く見られる様な、差動出力を有するデバイスの諸特性、特に差動ペア信号のクロスポイントのタイミング測定を、汎用性を保ちながらピンリソースを有効に使用して高精度に測定する半導体試験装置に関する。
【０００２】
【従来の技術】
始めに、従来の半導体試験装置の概略について説明する。図３に半導体試験装置の基本的な構成図を示す。
テストプロセッサ１は装置全体の制御を行う。
パターン発生器２は被試験デバイス（ Device Under Test：以後、「ＤＵＴ」という）１０に与える印加パターンと、パターン比較器７に与える期待値パターンを生成する。
【０００３】
タイミング発生器３は装置全体の同期をとるためにタイミングパルス信号を発生して、パターン発生器２、波形整形器４やパターン比較器７等に与え、コンパレータ６にストローブパルスを与える。
波形整形器４はパターン発生器２からの印加パターンとタイミング発生器３からのタイミングパルスを受けて、テスト信号波形に整形しドライバ５に与える。ドライバ５は印加電圧の設定とターミネーション・バッファアンプとで構成されており、所定の印加電圧としたテスト信号波形をＤＵＴ１０の入力端子に与える。
【０００４】
ＤＵＴ１０の出力端子からの応答信号はコンパレータ６に与えられる。
コンパレータ６は応答信号をハイレベルの基準電圧ＶＯＨとローレベルの基準電圧ＶＯＬとで電圧比較するために、２つの電圧比較器ＣＰ１とＣＰ２とで構成される。電圧比較結果の論理信号は、パターン比較器７に与えられる。電圧比較のタイミングは、タイミング発生器からのストローブパルスの時点である。よって、ストローブパルスのタイミングをずらしながら応答信号の良否を観察することにより応答信号の変化点のタイミングを測定することができる。
【０００５】
パターン比較器７はコンパレータ６からの試験結果の論理パターンと、パターン発生器２からの期待値パターンとを論理比較して一致・不一致を検出し、ＤＵＴ１０の良否判定を行う。上述したように、タイミング測定時にも利用される。不良の場合にはフェイルメモリ８に情報を与え、パターン発生器２からの情報と共に記憶させ、後に不良解析が行われる。
【０００６】
ＤＣテストユニット９はＤＵＴ１０のＤＣ特性を測定するためのユニットである。スイッチＳＷ５あるいはＳＷ７は、ＤＣテストを行うかファンクショナルテストを行うかによって切り換える。
この発明はファンクショナルテスト時の発明であるので、ＤＣテストユニット９の説明は省略する。スイッチはＳＷ５がオンされＳＷ７はオフされている。
【０００７】
ところでＤＵＴ１０内部の出力回路構成は、単一出力信号とは限らず、例えばＥＣＬデバイスの差動出力回路のように、出力信号として、“Ｑ”信号と“／Ｑ”信号とのペア信号を出力しているのもある。
【０００８】
図４に、従来の半導体装置を用いて差動出力を有するＤＵＴ１０を試験する場合のピンエレクトロニクスのブロック図を示す。ここでピンエレクトロニクスとは、ＤＵＴの各ピンと接続されたそのピン専用の計測用回路をいう。
図４に示しているように、ＤＵＴ１０の“Ｑ”信号とその差動信号“／Ｑ”信号とは、それぞれ１チャンネル分の受信チャンネルを用いて測定している。
【０００９】
つまり、ＤＵＴ１０の“Ｑ”出力信号は、ＯＵＴ１からケーブルを経由してＣＨ１に入力している。ピンエレクトロニクスではスイッチＳＷ５がオンされており、“Ｑ”信号はコンパレータ６に導かれている。コンパレータ６は２つの電圧比較器ＣＰ１とＣＰ２で構成され、この２つの電圧比較器の他方の入力端子にはハイレベル基準電圧ＶＯＨあるいはローレベル基準電圧ＶＯＬが各々与えられている。
【００１０】
即ち、ハイレベル用基準電圧発生器ＤＡＣ１はハイレベル基準電圧ＶＯＨを生成してＣＰ１に与え、ローレベル用基準電圧発生器ＤＡＣ２はローレベル基準電圧ＶＯＬを生成してＣＰ２に与えている。“Ｑ”信号は電圧比較器ＣＰ１とＣＰ２とでそれぞれの基準電圧と電圧比較されて、その出力信号はパターン比較器７に伝送される。
同様に、“／Ｑ”信号も別のチャンネルＣＨ２に入力されて、コンパレータ６で電圧比較されて、その出力信号はパターン比較器７に伝送されている。
ここで、ＤＵＴ１０の“Ｑ”出力端子からピンエレクトロニクスの入力端子までの電気長と“／Ｑ”信号端子からピンエレクトロニクスの入力端子までの電気長とは等しくなるように設計されている。
【００１１】
ＤＵＴ１０の検査にはタイミング測定がある。差動出力するデバイスでは差動ペア信号“Ｑ”と“／Ｑ”とのクロスポイントのタイミング測定も必要である。
図５を用いて説明する。
図５（Ａ）は、差動出力回路の一例の表示図である。出力信号としては差動ペア信号の“Ｑ”と“／Ｑ”とである。
【００１２】
図５（Ｂ）にクロスポイントＰの説明図を示す。差動出力回路の１対のそれぞれの回路の立ち上がり時間Ｔｒと立ち下がり時間Ｔｆとが、理想的に同一の場合であって、この場合の“Ｑ”信号と“／Ｑ”信号とのクロスポイントＰは丁度それぞれの中点になる。クロスポイントＰのタイミングはｔ１である。
【００１３】
図５（Ｃ）は、“Ｑ”信号側のＴｆが遅く、“／Ｑ”信号側のＴｒが速い場合である。この場合のクロスポイントＰは中点より上位になり、このときのタイミングｔ２はｔ１より小さくなる。逆に、“Ｑ”信号側のＴｆが速く、“／Ｑ”信号側のＴｒが遅い場合には、図示していないが、クロスポイントは中点より下位になり、このときのクロスポイントのタイミングはｔ１より大きくなる。
【００１４】
【発明が解決しようとする課題】
図４に示す従来の半導体試験装置でのこのクロスポイントのタイミング測定は、図５（Ｄ）の（ａ）及び（ｂ）に示すように、差動のペア信号を個別に測定せざるを得ないので、一義的に結果が得られず難しい。
図５（Ｄ）（ａ）は、“Ｑ”信号の電圧レベルであり、反転時の中点のタイミングはｔ５である。図５（Ｄ）（ｂ）は、差動出力“／Ｑ”信号の電圧レベルであり、反転時の中点のタイミングはｔ６である。ところで、ｔ５とｔ６とが一致することはほとんど無い。それは、前述したＴｒ／Ｔｆの差や、デバイスのバラツキ等による微妙な振幅変動やノイズ等が、直接タイミング測定に影響してしまい結果として、振幅の中点のタイミングが、必ずしもクロスポイントのタイミングに一致しなくなる為である。
【００１５】
そこで測定者は、図４におけるＣＨ１とＣＨ２とのコンパレータ６のスレショールド電圧を、差動出力のクロスポイントの電圧レベルと同じになるように設定し測定している。つまり、チャンネルの基準電圧発生器ＤＡＣ１及びＤＡＣ２を調整してクロスポイントのタイミングを測定している。このため、測定時間を多く必要とし、高精度のタイミング測定は困難である。
【００１６】
そこで、これらの問題点を改善するために、図６に示すような差動出力測定専用のピンエレクトロニクスの使用が考えられる。
図６の構成は、“Ｑ”信号とその差動出力“／Ｑ”信号との電圧レベルを、１つの電圧比較器１２で電圧比較するので、電圧比較器１２の出力電圧はクロスポイントで反転する。つまり、反転時点がクロスポイントのタイミングとなる。
従って、図５（Ｂ）の場合も、図５（Ｃ）の場合も、クロスポイントのタイミングが自動的に測定できるので、容易に測定でき測定者によるバラツキも無い。しかしながら図６に示す構成は差動出力以外のＤＵＴ測定には使用できない。つまり、汎用性に欠け、ＤＵＴによってはピンリソースが無駄になってしまう。
【００１７】
この発明は、従来の半導体試験装置のピンエレクトロニクスに差動出力用測定回路を付加して差動ペア信号のクロスポイントのタイミング測定を容易に行えるようにし、更に差動出力用測定回路内部のスイッチを切り換えることにより差動出力ＤＵＴであっても単一出力ＤＵＴであっても共通に測定でき、汎用性があって、差動波形クロスポイントのタイミング測定を高精度に測定できる半導体試験装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、この発明は、従来の半導体試験装置のコンパレータ６の構成において、通常はＤＵＴの応答信号をハイレベル基準電圧との比較はハイレベル電圧比較器ＣＰ１で、ローレベル基準信号との比較はローレベル電圧比較器ＣＰ２とでそれぞれ電圧比較し、それぞれの出力信号をパターン比較器に伝送する。
【００１９】
一方、差動出力ＤＵＴのクロスポイント測定の場合には、２つの電圧比較器のいずれか一方の電圧比較器で“Ｑ”信号とその差動出力“／Ｑ”信号との電圧比較をして、クロスポイントのタイミング測定をする。つまり、図６と同じ試験を行う。そのために、差動出力用測定回路を付加する。
【００２０】
差動出力用測定回路は、差動信号を入力する入力端子と、入力端子から電圧比較器の基準電圧入力側にスイッチを介して伝送する伝送路と、基準電圧発生器と電圧比較器との間に設けたターミネーション・バッハアンプとから成る。ターミネーション・バッファアンプは、後述するが、例えば利得が１で出力インピーダンスが５０オームの回路である。
次に、この発明の構成について述べる。
【００２１】
第１発明は基本的な発明である。つまり、被試験デバイスにテスト信号を与えてその応答信号の電圧を受け、その応答信号とハイレベル基準電圧とを比較するハイレベル電圧比較器と、応答信号とローレベル基準電圧とを比較するローレベル電圧比較器とでもって、ストローブパルス時に電圧比較し、それぞれの電圧比較器の出力論理信号をパターン比較器に与えて論理信号と期待値とをパターン比較し、論理信号の良否判定とタイミングを試験する半導体試験装置であって、
差動出力する被試験デバイスの差動出力信号を、いずれかの上記電圧比較器の基準電圧入力端子側に供給して差動ペア信号のクロスポイントのタイミング測定をする差動出力用測定回路を具備している半導体試験装置である。
【００２２】
第２発明は、第１発明の差動出力用測定回路に適した発明である。つまり第１発明の差動出力用測定回路は、差動出力信号用の入力端子と、該入力端子と電圧比較器との間に挿入したスイッチＳＷ１と、電圧比較器と基準電圧発生器との間に挿入したターミネーション・バッファアンプとから成り、クロスポイントのタイミング測定時には該スイッチをオンにして差動出力信号を該入力端子から電圧比較器に供給し該ターミネーション・バッファアンプはターミネータとして動作させ、クロスポイントのタイミング測定時以外には該スイッチをオフにして差動信号を遮断し該ターミネーション・バッファアンプは基準電圧を電圧比較器に供給させる半導体試験装置である。
【００２３】
第３発明は、本発明の差動出力用測定回路からでも差動出力端子のＤＣテストができるようにしたものである。つまり、第２発明における差動出力用測定回路の入力端子とスイッチＳＷ１との間から分岐して、ＤＣテストユニットに接続するスイッチＳＷ３を設けた半導体試験装置である。
【００２４】
第４発明は、本発明でクロスポイントのタイミング測定が正確に行えるように伝送路の電気長、つまり遅延量を等しくすることを明記したものである。つまり、第１発明、第２発明及び第３発明において、クロスポイントのタイミング測定を行う差動ペア信号“Ｑ”信号及び“／Ｑ”信号の入力端子から電圧比較器までのそれぞれの伝送路の電気長は、等しく設計されている半導体試験装置である。
【００２５】
【発明の実施の形態】
発明の実施の形態を実施例に基づき図面を参照して説明する。図１に本発明の一実施例の構成図を、図２に本発明に用いるターミネーション・バッファアンプの概略構成図を示す。先ず、図１について説明する。
【００２６】
図１は、図４の従来測定法の構成図と同様にＤＵＴ１０の応答信号を受信する２チャンネル分で本発明の構成例を示している。図４と比較すると、チャンネルＣＨ１で１つ目のＤＵＴをＣＨ２で２つ目のＤＵＴを試験しており、ピンリソースを従来の半分にして有効に利用しており、かつ高精度に測定できる構成になっている。チャンネルＣＨ１について説明する。
【００２７】
チャンネルＣＨ１を２つに分けてＣＨＩ-AとＣＨ１-Bとし、ＣＨ１-Aには、例えばＤＵＴ１０の“Ｑ”信号を、ＣＨ１-Bには差動出力の“／Ｑ”信号を入力している。ＣＨ１-Aは従来構成の図４のＣＨ１と同じ構成である。ＣＨ１-Bは差動ペア信号のクロスポイントタイミング測定のための本発明による差動出力用測定回路２０である。差動出力用測定回路２０は、差動出力用入力端子とスイッチＳＷ１とターミネーション・バッファアンプ２５とで構成され、ＤＣテスト用としてＤＣテストユニット９に接続するスイッチＳＷ３を設けている。
【００２８】
図１では差動出力用測定回路２０をローレベル基準電圧側に設けている。ハイレベル基準電圧側に設けてもよい。図１においてＤＵＴ１０の差動出力“／Ｑ”信号は、差動出力用測定回路２０の入力端子に接続され、スイッチＳＷ１を介してローレベル電圧比較器ＣＰ２のローレベル基準電圧用入力端子に接続される。ローレベル基準電圧発生器からの基準電圧ＶＯＬはターミネーション・バッファアンプ２５を介してＣＰ２の基準電圧用入力端子に接続される。
【００２９】
差動ペア信号“Ｑ”及び“／Ｑ”のクロスポイントのタイミング測定時には、スイッチＳＷ１をオンにして差動出力“／Ｑ”信号を電圧比較器ＣＰ２に与え、ターミネーション・バッファアンプ２５は、ＤＡＣ２を所定の電位、例えば接地電位に切換して、ターミネータとして動作させる。電位の切換は、ＤＡＣ２の電位を変更してもよいし、スイッチを追加してスイッチで切り換えても良い。
よって、クロスポイントのタイミング測定時には、ローレベル電圧比較器ＣＰ２では“Ｑ”信号の電圧と“／Ｑ”信号の電圧とを比較することになり、ストローブパルスを変化させながらＣＰ２の出力信号を観察することにより、クロスポイントのタイミングを高精度に測定することができる。
【００３０】
つまり、図６と全く同一の構成となり同一の効果が得られる。ここで注意を要することは、ＣＨ１-Aの入力端子から電圧比較器ＣＰ２までの電気長とＣＨ１-Bの入力端子から電圧比較器ＣＰ２までの電気長とを等しく設計することである。つまり、ＤＵＴ１０の“Ｑ”信号及び“／Ｑ”信号の出力端子から電圧比較器ＣＰ２までの電気長を等しく設計すること、換言すると、伝送路の遅延時間が同一になるように設計することである。等しくないと、その分ずれることになり、不正確となる。
【００３１】
クロスポイントのタイミング測定以外のときは、スイッチＳＷ１をオフにして“／Ｑ”信号を遮断し、ＤＡＣ２の電位をＶＯＬにしターミネーション・バッファアンプ２５を介して電圧比較器ＣＰ２に与える。よって、従来の構成と同一になり、汎用的に使用できる。
【００３２】
図１において、ＤＵＴ１０の差動ペア出力“Ｑ”信号及び“／Ｑ”信号のクロスポイントのタイミング測定がＣＨ１の１チャンネル分で測定できている。従って、従来測定法で使用していたＣＨ２のチャンネルは、他のＤＵＴの測定に、あるいは他の出力ピンの測定に使用している。つまり、従来測定法に比べて、ピンリソースの活用が倍増した。消費電力の低減や小型化につながる。
【００３３】
図２は、この発明に用いるターミネーション・バッファアンプ２５の概略構成図である。公知なので動作説明は省略する。ターミネーション・バッファアンプ２５は、例えば利得が１、出力インピーダンスは伝送線路の特性インピーダンスに合わせるが、５０オームとする。そして、ローレベル用基準電圧発生器ＤＡＣ２とローレベル電圧比較器ＣＰ２の基準電圧用入力端子間に挿入されている。
【００３４】
【発明の効果】
以上詳細に説明したように、従来のピンエレクトロニクスで、ＤＵＴ１０が差動ペア出力の信号であるクロスポイントのタイミングを測定するのに、受信チャンネルを２チャンネル分使用して複雑な調整を行って測定していた。しかも、高精度のタイミング測定は困難であった。
【００３５】
この発明によると、差動出力用測定回路２０を付加してスイッチＳＷ１及びＳＷ９を切り換えることにより、受信チャンネルを１チャンネル分のみの使用で、高精度に、容易にタイミング測定ができるようになった。しかも、スイッチを切り換えることにより、従来の測定、つまり差動出力以外のＤＵＴ測定もでき、ピンリソースを有効に利用でき、汎用性に富む。ピンリソースの削減によって、消費電力の削減、更に、ダウンサイジングにもなる。
この発明の技術的効果及び経済的効果は大きい。
【図面の簡単な説明】
【図１】本発明の一実施例の構成図である。
【図２】本発明に用いるターミネーション・バッファアンプの概略構成図である。
【図３】半導体試験装置の概略構成ブロック図である。
【図４】差動出力のデバイスを測定する際の従来測定法の構成図である。
【図５】差動出力のデバイスを測定する際の説明図である。図５（Ａ）は差動出力回路の一例の表示図であり、図５（Ｂ）及び（Ｃ）は差動出力のクロスポイントにおけるタイミングの説明図であり、図５（Ｄ）は従来測定法の説明図である。
【図６】差動出力のデバイスを測定する際の考えられる改善測定法の構成図である。
【符号の説明】
１    テストプロセッサ２    パターン発生器３    タイミング発生器４    波形整形器５    ドライバ６    コンパレータ７    パターン比較器８    フェイルメモリ９    ＤＣテストユニット１０    ＤＵＴ（被試験デバイス）１２    コンパレータ（ＣＰ）２０    差動出力用測定回路２５    ターミネーション・バッファアンプＳＷ    スイッチＣＰ１、ＣＰ２    電圧比較器ＤＡＣ１    ハイレベル用基準電圧発生器ＤＡＣ２    ローレベル用基準電圧発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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