(57)【特許請求の範囲】
【請求項１】
半導体記憶装置において外部クロック信号を入力されて内部クロック信号を生成するためのＤＬＬ回路のクロック分周器であって、
外部クロック信号と同じ周期を有するクロック信号を分周して第１クロック信号を生成するための第１分周手段と、
前記第１クロック信号を分周して第２クロック信号及び第３クロック信号を生成するための第２分周手段と、
複数の制御信号によって外部クロック信号の周波数に応じた選択信号を生成するための選択信号発生手段と、
前記選択信号に応じて前記第２クロック信号または前記第３クロック信号を選択的に出力するクロック信号選択手段と
を備えてなり、
前記第１クロック信号の１周期は、前記クロック信号の２周期に相当し、
前記第２クロック信号は、その１周期が前記クロック信号の４周期に相当し、前記クロック信号の１周期の間は第１ロジックレベルを、前記クロック信号の残り３周期の間は第２ロジックレベルを維持する１周期基準分周の分周クロック信号であり、
前記第３クロック信号は、その１周期が前記クロック信号の４周期に相当し、前記クロック信号の２周期の間は第１ロジックレベルを、前記クロック信号の残り２周期の間は第２ロジックレベルを維持する２周期基準分周の分周クロック信号であり、
前記複数の制御信号は、高周波クロック信号が前記ＤＬＬ回路に印加されたときに生成されるロングロッキング信号、前記ＤＬＬ回路がイネーブルされるときに生成されるＤＬＬイネーブル信号及び前記ＤＬＬ回路がターンオンされた後に初期４サイクルにのみロジックハイレベルになる分周クロック信号選択イネーブル信号を含み、
前記選択信号は、高周波クロック信号に対しては第２ロジックレベルにイネーブルされ、低周波クロック信号に対しては第１ロジックレベルにディスエーブルされ、
前記クロック選択手段は、前記第２ロジックレベルの選択信号に応答して前記第２クロック信号を出力し、前記第１ロジックレベルの選択信号に応答して前記第３クロック信号を出力する
ことを特徴とするＤＬＬ回路のクロック分周器。
【請求項２】
半導体記憶装置において外部クロック信号を入力されて内部クロック信号を生成するためのＤＬＬ回路でクロック信号を分周する方法であって、
前記外部クロック信号と同じ周期を有するクロック信号を分周して第１クロック信号を生成するステップと、
前記第１クロック信号を分周して第２クロック信号及び第３クロック信号を生成するステップと、
高周波クロック信号が前記ＤＬＬ回路に印加されたときに生成されるロングロックキング信号、前記ＤＬＬ回路がイネーブルされるときに生成されるＤＬＬイネーブル信号及び前記ＤＬＬ回路がターンオンされた後に初期４サイクルにのみロジックハイレベルになる分周クロック信号選択イネーブル信号を入力されて外部クロック信号の周波数に応じた選択信号を生成するステップと、
前記選択信号に応答して高周波クロック信号に対しては第２クロック信号を、低周波クロック信号に対しては前記第３クロック信号を選択的に出力するステップと
を含んでなり、
前記第１クロック信号の１周期は、前記クロック信号の２周期に相当し、
前記第２クロック信号は、その１周期が前記クロック信号の４周期に相当し、前記クロック信号の１周期の間は第１ロジックレベルを、前記クロック信号の残り３周期の間は第２ロジックレベルを維持する１周期基準分周の分周クロック信号であり、
前記第３クロック信号は、その１周期が前記クロック信号の４周期に相当し、前記クロック信号の２周期の間は第１ロジックレベルを、前記クロック信号の残り２周期の間は第２ロジックレベルを維持する２周期基準分周の分周クロック信号である
ことを特徴とするＤＬＬ回路におけるクロック信号分周方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置におけるレジスタ制御型ディレイロックループ(Register Controlled DLL)に関し、より詳しくは、外部クロックの周波数帯域の高低を自動的に認識して、ディレイロックループ内の分周クロックのパルス幅を最適に調整できる、ディレイロックループにおけるクロック分周器及びクロック分周方法に関する。
【０００２】
【従来の技術】
一般に、システムや回路においてクロックは、動作タイミングを合せるためのレファレンスに用いられており、エラー(error)なしにより速い動作を保証するために用いられることもある。外部から入力されるクロックが内部で用いられるときに、内部回路による時間遅延（クロックスキュー：clock skew）が発生するが、そのような時間遅延を補償して内部クロックが外部クロックと同じ位相を有するようにするため、ディレイロックループ（ＤＬＬ）が用いられている。
【０００３】
ＤＬＬが備えるべき重要な要素としては、面積が小さいこと、ジッタが少ないこと、そしてロックキング時間が速いことなどがある。これは、低電圧化して行き、高速動作化している今後の半導体記憶装置においても、依然として要求される性能である。このＤＬＬは、既存のフェイズロックループ(Phase Locked Loop:PLL)に比べて雑音の影響をあまり受けないという長所があり、ＤＤＲ−ＳＤＲＡＭ(Double Data Rate Synchronous DRAM)を初めとする同期式半導体メモリで広く用いられており、その中でもレジスタ制御型ＤＬＬが最も広く用いられている。以下、これを例に挙げて、従来の技術の問題点を具体的に述べる。
【０００４】
図７は、一般的なＤＤＲ−ＳＤＲＡＭで用いられるレジスタ制御型ＤＬＬのブロック図である。
【０００５】
一般的なＤＤＲ−ＳＤＲＡＭにおけるレジスタ制御型ＤＬＬは、入力される高周波の外部クロック信号CLKと外部クロック反転信号CLKBの振幅電圧レベルを電源電圧レベルVDDと接地電圧レベルVSSに変換して同じ高周波の入力クロックCLKDを形成するクロックバッファ１１０と、高周波の入力クロック信号CLKDを１／ｎ（ｎは、正の整数であり、通常ｎ＝４）に分周して低周波の基準クロックrefを出力する第１クロック分周器１３０と、高周波の入力クロック信号CLKDが内部に設置されたシフトレジスタで決定される遅延量だけ遅延されるように、一連の単位遅延器を通過させて出力する遅延回路１５０と、遅延回路１５０から出力される遅延クロックを出力ＤＬＬクロックOUTPUT_DLL_CLKとしてＤＬＬ外部に出力するとともに、第２クロック分周器１９０にも供給するクロックマルチプレクサ１７０と、遅延回路１５０を経た高周波の遅延された外部クロック信号を１／ｎ（ｎは、正の整数であり、通常ｎ＝４）に分周して出力する第２クロック分周器１９０と、フィードバッククロックfeedbackが実際のクロック信号伝達経路と同じ遅延条件を経るように構成された遅延モデル２１０と、遅延モデル２１０の出力であるフィードバッククロックfeedbackと上記第１クロック分周器１３０からの基準クロックrefの位相を比較するための位相比較器２３０と、位相比較器２３０から出力された制御信号に応答して遅延回路１５０内のシフトレジスタのシフト方向を制御するためのシフト制御信号SR、SL及びディレイロック(delay locking)がなされたことを表すディレイロック信号dll_lockbを出力する遅延制御器２５０とを備える。
【０００６】
ここで、遅延モデル２１０は、実際のＤＤＲ−ＳＤＲＡＭなどにおけるクロックの経路で発生する遅延時間と同じ遅延時間を有するようにするため、ダミークロックバッファ、ダミー出力バッファ、及びダミーロードを含み、レプリカ回路(replica circuit)ともいう。そして、遅延回路１５０、遅延制御器２５０及び位相比較器２３０は、外部クロック信号CLKと同位相の入力クロック信号CLKDを必要なだけ遅延させるので、遅延制御部という。この遅延モデル２１０は、ダミークロックバッファ、ダミー出力バッファ及びダミーロードを含むことにより、実際のクロックがクロックバッファ、出力バッファ及びロード等によって遅延される時間を模擬的に実現し、この場合、内部クロック信号は、外部クロック信号CLKと必ずしも同期していないので、内部クロック信号が外部クロック信号CLKと同期（正数周期ずれての位相同期を含む）するようにするための残りの遅延は、遅延回路１５０で遅延量が調整される。すなわち、位相ロッキングが起きるためには、遅延モデル２１０における遅延量の方は変化させることができないことから、遅延回路１５０における遅延量の方を変化させなければならず、位相ロッキングが起きるための条件は、次のとおりである。
【０００７】
【数１】
DD ＋ RR ＝ｍＴ
ここで、DDは、遅延回路の遅延量、
RRは、遅延モデルの遅延量、
Ｔは、外部クロックの周期、
ｍは、整数であって、通例、１又は２である。したがって、
【０００８】
【数２】
DD ＝ｍＴ− RR
【０００９】
出力ＤＬＬクロックOUTPUT_DLL_CLKは、遅延回路の遅延量であるDDだけ遅延されて出力される訳であるが、この出力ＤＬＬクロックOUTPUT_DLL_CLKは、上記式［数２］に示されるように、外部クロックCLKに比べて遅延モデルの遅延量RRだけ位相が先んじる（つまり、ｍＴだけ後の位相から見て先行する）ネガティブ遅延を呈する。
【００１０】
図８は、低周波帯域の外部クロックCLKの場合に使用可能な１周期基準による位相ロックの場合の分周動作における波形タイミング図であり、図９は、高周波帯域の外部クロックCLKの場合に使用可能な２周期基準による位相ロックの場合の分周動作における波形タイミング図である。
【００１１】
外部クロック信号の周波数が低周波帯域にある場合には、図８に示すように、比較されるフィードバッククロックfeedbackの立上りエッジ(rising edge)が入力クロックCLKDを１／２分周して得る基準クロックrefの立上りエッジより早いため、遅延回路１５０の遅延量DDを増加させることによって、位相ロック(phase locking)が可能であり、この場合、分周されたクロックのパルス幅が外部クロックCLKの１周期（１Ｔ）に相当するので、１周期基準分周(1T-based frequency division)という。
【００１２】
他方、外部クロック信号の周波数が高周波帯域にある場合には、図９から分かるように、もし入力クロックCLKDを第１クロック分周器１３０で１／２分周してパルス幅が外部クロックCLKの１周期分に相当する基準クロックrefを得ると、基準クロックrefの立上りエッジの方が比較されるフィードバッククロックfeedbackの立上りエッジより早くなってしまうため、遅延回路１５０の遅延量DDを増加させることによっては位相ロックが不可能なので、入力クロックCLKDを第１クロック分周器１３０で１／４分周して分周された基準クロックrefのパルス幅を外部クロックCLKの２周期分にすることによって、基準クロックrefの立上りエッジを比較されるフィードバッククロックfeedbackの立上りエッジより遅くすれば、遅延回路１５０の遅延量DDを増加させることによって位相ロックが可能となる。したがって、この高周波帯域の場合には、分周された基準クロックrefのパルス幅が外部クロックCLKの２周期（２Ｔ）に相当するので、２周期基準分周(2T-based frequency division)という。
【００１３】
以上の説明から分かるように、外部クロック信号の周波数が低周波帯域にあるか高周波帯域にあるかという区分は、外部クロック信号の周波数の絶対値による区分ではなく、遅延回路１５０及び遅延モデル２１０によるフィードバッククロックfeedbackの立上り位相に対して、外部クロックCLKの１周期（１Ｔ）分の幅の位相位置が後になるか前になるかによって呼び分ける相対的な区分である。
【００１４】
図１０は、従来の技術に係るクロック分周器内に含まれるパルス幅調整が不可能な１周期基準分周用の１／４分周回路図であり、これは、図７の第１クロック分周器１３０及び第２クロック分周器１９０で用いられる。図１０の回路において、クロックバッファ１１０を通過した入力クロックCLKDがＤＬＬイネーブル信号DLL_ENABLEに応じて第１分周段３１０に入力されると、図１０の下部の波形図に示すように、入力クロックCLKDが１／２分周された信号DIVIDE_2が出力され、その１／２分周された信号DIVIDE_2が第２分周段３３０に入力されると、入力クロックCLKDの１周期（１Ｔ）に相当する区間の間のみ「Ｈ」状態を維持し、残りの３周期（３Ｔ）に相当する区間の間は「Ｌ」状態を維持する信号DIVIDE_4が出力される。
【００１５】
図１１は、従来の技術に係るクロック分周器内に含まれるパルス幅調整が不可能な２周期基準分周用の１／４分周回路図であり、これも、図７の第１クロック分周器１３０及び第２クロック分周器１９０で用いられる。図１１の回路において、クロックバッファ１１０を通過した入力クロックCLKDがＤＬＬイネーブル信号DLL_ENABLEに応じて第１分周段３１０に入力されると、図１１の下部の波形図に示すように、入力クロックCLKDが１／２分周された信号DIVIDE_2が出力され、その１／２分周された信号DIVIDE_2が第３分周段３５０に入力されると、１／２分周された信号DIVIDE_2がさらに１／２分周されることによって、入力クロックCLKDの２周期（２Ｔ）に相当する区間の間は「Ｈ」状態を、残りの２周期（２Ｔ）に相当する区間の間は「Ｌ」状態を維持する信号DIVIDE_4が出力される。
【００１６】
しかし、いずれにしても、図１０及び図１１の分周回路では、各タイミング波形図にも示すように、分周された信号のパルス幅を入力クロックの周波数帯域に応じて変化させることはできない。そのため、従来は、入力クロックが高周波である場合に高周波領域での動作を保証するため、高周波帯域でも低周波帯域でも同じ２周期基準分周をしてきたが、２周期基準分周をする場合に、高周波領域では動作を良好に行なうが、低周波領域では深刻な雑音を引き起こし、それによって半導体記憶装置が誤動作をする場合が頻繁に発生した。
【００１７】
また、雑音を減らすため、１周期基準分周をする場合には、ＤＬＬの動作周波数を１００−１３３ＭＨｚ以上にすることが非常に困難であるだけでなく、遅延回路の段数が多くなって、雑音の発生とともに半導体記憶装置の面積が大きくなる問題点があった（例えば、特許文献１参照）。
【００１８】
【特許文献１】
アメリカ特許出願公開公報ＵＳ２００１／００２８２６６
【００１９】
【発明が解決しようとする課題】
そこで、この発明は、上記従来の技術における問題点に鑑みてなされたものであって、目的とするところは、入力される外部クロックの周波数帯域が低周波帯域であるか高周波帯域であるかを自動的に区分して、最適の動作を行わせることができるディレイロックループにおけるクロック分周器及びクロック分周方法を提供することである。
【００２０】
【課題を解決するための手段】
上記目的を達成するため、この発明は、半導体記憶装置において外部クロック信号を入力されて内部クロック信号を生成するためのＤＬＬ回路のクロック分周器であって、外部クロック信号と同じ周期を有するクロック信号を分周して第１クロック信号を生成するための第１分周手段と、前記第１クロック信号を分周して第２クロック信号及び第３クロック信号を生成するための第２分周手段と、複数の制御信号によって外部クロック信号の周波数に応じた選択信号を生成するための選択信号発生手段と、前記選択信号に応じて前記第２クロック信号または前記第３クロック信号を選択的に出力するクロック信号選択手段とを備えてなり、前記第１クロック信号の１周期は、前記クロック信号の２周期に相当し、前記第２クロック信号は、その１周期が前記クロック信号の４周期に相当し、前記クロック信号の１周期の間は第１ロジックレベルを、前記クロック信号の残り３周期の間は第２ロジックレベルを維持する１周期基準分周の分周クロック信号であり、前記第３クロック信号は、その１周期が前記クロック信号の４周期に相当し、前記クロック信号の２周期の間は第１ロジックレベルを、前記クロック信号の残り２周期の間は第２ロジックレベルを維持する２周期基準分周の分周クロック信号であり、前記複数の制御信号は、高周波クロック信号が前記ＤＬＬ回路に印加されたときに生成されるロングロッキング信号、前記ＤＬＬ回路がイネーブルされるときに生成されるＤＬＬイネーブル信号及び前記ＤＬＬ回路がターンオンされた後に初期４サイクルにのみロジックハイレベルになる分周クロック信号選択イネーブル信号を含み、前記選択信号は、高周波クロック信号に対しては第２ロジックレベルにイネーブルされ、低周波クロック信号に対しては第１ロジックレベルにディスエーブルされ、前記クロック選択手段は、前記第２ロジックレベルの選択信号に応答して前記第２クロック信号を出力し、前記第１ロジックレベルの選択信号に応答して前記第３クロック信号を出力することを特徴とするＤＬＬ回路のクロック分周器を提供する。
【００２１】
また、上記目的を達成するため、この発明は、半導体記憶装置において外部クロック信号を入力されて内部クロック信号を生成するためのＤＬＬ回路でクロック信号を分周する方法であって、前記外部クロック信号と同じ周期を有するクロック信号を分周して第１クロック信号を生成するステップと、前記第１クロック信号を分周して第２クロック信号及び第３クロック信号を生成するステップと、高周波クロック信号が前記ＤＬＬ回路に印加されたときに生成されるロングロックキング信号、前記ＤＬＬ回路がイネーブルされるときに生成されるＤＬＬイネーブル信号及び前記ＤＬＬ回路がターンオンされた後に初期４サイクルにのみロジックハイレベルになる分周クロック信号選択イネーブル信号を入力されて外部クロック信号の周波数に応じた選択信号を生成するステップと、前記選択信号に応答して高周波クロック信号に対しては第２クロック信号を、低周波クロック信号に対しては前記第３クロック信号を選択的に出力するステップとを含んでなり、前記第１クロック信号の１周期は、前記クロック信号の２周期に相当し、前記第２クロック信号は、その１周期が前記クロック信号の４周期に相当し、前記クロック信号の１周期の間は第１ロジックレベルを、前記クロック信号の残り３周期の間は第２ロジックレベルを維持する１周期基準分周の分周クロック信号であり、前記第３クロック信号は、その１周期が前記クロック信号の４周期に相当し、前記クロック信号の２周期の間は第１ロジックレベルを、前記クロック信号の残り２周期の間は第２ロジックレベルを維持する２周期基準分周の分周クロック信号であることを特徴とするＤＬＬ回路におけるクロック信号分周方法を提供する。
【００２２】
【発明の実施の形態】
以下、この発明の最も好ましい実施例を添付の図面を参照しながら説明する。
【００２３】
図１は、この発明に係るパルス幅調整が可能な１／４分周回路のブロック構成図である。この発明に係るパルス幅調整が可能な１／４分周回路は、１／２分周の第１分周クロックを発生する第１分周段５１０と、第１分周段５１０から出力された第１分周クロックを入力されてパルス幅が互いに異なる１／４分周の第２分周クロック及び第３分周クロックを生成する第２分周段５３０と、選択信号を生成するための選択信号発生部５５０と、前記選択信号に応答して第２分周段５３０から生成された前記第２分周クロック及び第３分周クロックの中の一つを選択して出力する分周クロック選択部５７０とを含んで構成されている。
【００２４】
ここで、この発明に係るパルス幅調整可能な１／４分周回路は、図７の第１クロック分周器１３０及び第２クロック分周器１９０の両者に使用可能であるが、ここでは、その中の第１クロック分周器１３０に適用される場合を例に挙げて説明する。また、その構成により半導体記憶装置のディレイロックループ内のクロック分周器でクロックを分周する場合の分周方法についても以下に説明する。
【００２５】
第１分周段５１０は、外部クロックと同じ周期のクロックCLKDを入力されて、その１／２分周クロックを発生する１／２分周回路で構成される。第２分周段５３０は、第１分周段５１０からの１／２分周クロックを入力されて、外部クロックの１周期に相当する区間の間は第１論理レベルを維持し、残りの３周期に相当する区間は第２論理レベルを維持する、１周期基準分周による分周クロックである第２クロックと、外部クロックの２周期に相当する区間の間は第１論理レベルを維持し、残りの２周期に相当する区間は第２論理レベルを維持する、２周期基準分周による分周クロックである第３クロックとを生成する。
【００２６】
選択信号発生部５５０では、ロングロックキング信号LONG_LOCKとディレイロックループイネーブル信号DLL_ENABLE、そして分周クロック選択イネーブル信号TCK_SET_ENABLEを入力されて、外部クロックの周波数の高低に応じて上述の１周期基準分周の第２分周クロックと２周期基準分周の第３分周クロックの中のいずれか一方を選択するための選択信号を発生させる選択信号を生成する。その選択信号に応じて、分周クロック選択部５７０では、１周期基準分周の第２分周クロックと２周期基準分周の第３分周クロックの中のいずれか一方を選択する分周クロック選択ステップを行なう。なお、クロック周波数の高低は、設計される回路の動作具合に応じて適宜に設定される所定の周波数より高いか低いかで判定すればよい。
【００２７】
図２は、図１に示すこの発明に係るパルス幅調整可能な１／４分周回路の具体内部回路の回路図であって、図３は、当該パルス幅調整可能な１／４分周回路の動作を示すタイミング波形図である。第２分周段５３０から出力される１周期基準分周の低周波帯域用分周クロックと、２周期基準分周の高周波帯域用分周クロックの中の一つを選択信号発生部５５０から出力される選択信号TCK_CTRLに応じて分周クロック選択部５７０が選択して、１／４分周クロックDIVIDE_4として出力する。
【００２８】
分周クロック選択信号TCK_CTRLが「Ｈ」レベルであると、１周期基準分周をして、出力信号DIVIDE_4は、図３のタイミング波形図の中の３番目の波形を呈し、「Ｌ」レベルであると、２周期基準分周をして、出力信号DIVIDE_4は、図３のタイミング波形図の中の４番目の波形を呈する。
【００２９】
ここで、分周クロック選択信号TCK_CTRLは、図４のこの発明に係る位相比較方式決定回路から出力される信号である。分周クロック選択信号TCK_CTRLは、ロングロックキング信号LONG_LOCKと、ＤＬＬイネーブル信号DLL_ENBALEそして分周クロック選択イネーブル信号TCK_SET ENABLEを用いて作られるが、ロングロックキング信号LONG_LOCKは、前記式［数１］の遅延量（DD＋RR）が外部クロックの１周期を越えると、位相比較器２３０から出力されるノンアクティブレベルの信号であり、ＤＬＬイネーブル信号DLL_ENBALEは、ＤＬＬがイネーブルされる時発生する信号であり、分周クロック選択イネーブル信号TCK_SET ENABLEは、ＤＬＬがオンされた後初期４サイクル程度でのみ「Ｈ」レベルを維持する信号である。一方、分周クロック選択イネーブル信号TCK_SET ENABLEは、Ｄフリップフロップとラッチを使用してＤＬＬ内部や外部で簡単に生成させることができる信号であるので、別途の回路を提示しないことにする。
【００３０】
ここで、分周クロック選択イネーブル信号TCK_SET ENABLEが「Ｈ」レベルである場合、分周クロック選択信号発生回路５５０は、分周クロック選択信号TCK_CTRLが「Ｈ」レベルであるか「Ｌ」レベルであるかを決定するようになるが、これをさらに具体的に説明すると、以下のとおりである。
【００３１】
外部クロック信号の周波数が高周波帯域にある場合には、前記式［数１］の遅延量（DD＋RR）が外部クロックの１周期を越え、したがって、位相比較器２３０でロングロックキング信号LONG_LOCKが生成される。これを利用してロングロックキング信号LONG_LOCKが「Ｌ」レベルになると、ＮＡＮＤゲートＮＤ１の出力NET2が「Ｈ」レベルになり、分周クロック選択イネーブル信号TCK_SET ENABLEが「Ｈ」レベルであるので、ＮＡＮＤゲートＮＤ３の出力NET4が「Ｌ」レベルになる。同様に、ＮＡＮＤゲートＮＤ２の出力NET3とＮＡＮＤゲートＮＤ４の出力NET5は、それぞれ「Ｌ」レベルと「Ｈ」レベルに遷移して、結局、分周クロック選択信号TCK_CTRLは、「Ｌ」レベルに遷移する。
【００３２】
外部クロック信号の周波数が低周波帯域にある場合には、前記式［数１］の遅延量（DD＋RR）が外部クロックの１周期より小さいため、位相比較器２３０でロングロックキング信号LONG_LOCKが生成されない。これを利用してロングロックキング信号LONG_LOCKが「Ｈ」レベルになると、ＮＡＮＤゲートＮＤ１の出力NET2が「Ｌ」レベルになり、分周クロック選択イネーブル信号TCK_SET ENABLEが「Ｈ」レベルであるので、ＮＡＮＤゲートＮＤ３の出力NET4が「Ｈ」レベルになる。同様に、ＮＡＮＤゲートＮＤ２の出力NET3とＮＡＮＤゲートＮＤ４の出力NET5は、それぞれ「Ｈ」レベルと「Ｌ」レベルに遷移して、結局、分周クロック選択信号TCK_CTRLは、「Ｈ」レベルを維持する。
【００３３】
次に、このような構成により半導体記憶装置のディレイロックループ内のクロック分周器でクロックを分周する方法について説明すると、次のとおりである。第１分周段５１０では、外部クロックと同じ周期のクロックを入力されて２分周されたクロックを出力する第１分周ステップを行なう。第２分周段５３０では、２分周されたクロックを入力されて外部クロックの１周期に相当する区間の間は第１論理レベルを維持し、残りの３周期分の区間は第２論理レベルを維持する１周期基準分周の分周クロックを出力するか、前記外部クロックの２周期に相当する区間の間は第１論理レベルを維持し、残りの２周期分の区間は第２論理レベルを維持する２周期基準分周の分周クロックを出力する第２分周ステップを行なう。
【００３４】
選択信号発生部５５０では、ロングロックキング信号LONG_LOCKとディレイロックループイネーブル信号DLL_ENABLEそして分周クロック選択イネーブル信号TCK_SET ENABLEを入力されて、外部クロックの周波数の高低に応じて１周期基準分周の分周クロックと２周期基準分周の分周クロックの中いずれか一つを選択するための選択信号TCK_CTRLを発生させる選択信号発生ステップを行なう。分周クロック選択部５７０では、選択信号TCK_CTRLに応じて１周期基準分周の分周クロックと２周期基準分周の分周クロックの中いずれか一つを選択する分周クロック選択ステップを行なう。
【００３５】
図５及び図６は、この発明に係るＤＬＬ動作のシミュレーション波形図であり、図５は、外部クロックが高周波である場合であり、図６は、外部クロックが低周波である場合である。ここで、図５及び図６の基準クロックrefは、それぞれ図２の最終出力である分周クロックDIVIDE_4の反転されたクロックであることが分かる。
【００３６】
前記のような構成によって非常に小さい量の遅延回路を使用しながらも外部クロックが低周波である場合だけでなく、高周波である場合にも外部電源電圧の雑音による遅延量の変化を最小化できる。
【００３７】
【発明の効果】
上述したようになされるこの発明によると、非常に小さい量の遅延回路を使用しながらもＤＬＬに入力される外部クロックの広い周波数帯域で外部電源電圧の雑音に強くてジッタが２／３程度に減少し、遅延回路の面積も１／２程度に減る優れた効果がある。
【００３８】
【付言】
なお、この発明は、上述の実施例に限られるものではない。この発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【図１】  この発明に係るパルス幅調整が可能な１／４分周回の構成を示すブロック図である。
【図２】  図１の１／４分周回路の具体的な回路構成を示す回路図である。
【図３】  図２の１／４分周回路の動作を示すタイミング波形図である。
【図４】  図１における選択信号発生部の具体的な回路構成を示す回路図である。
【図５】  この発明に係る分周回路において外部クロックが高周波である場合のシミュレーション波形図である。
【図６】  この発明に係る分周回路において外部クロックが低周波である場合のシミュレーション波形図である。
【図７】  一般的なＤＤＲ−ＳＤＲＡＭにおけるレジスタ制御型ＤＬＬの構成を示すブロック図である。
【図８】  低周波帯域で使用可能な１周期基準分周の動作におけるタイミング波形図である。
【図９】  高周波帯域で使用可能な２周期基準分周の動作におけるタイミング波形図である。
【図１０】  従来の技術に係るクロック分周器内に使われるパルス幅調整が不可能な１周期基準分周用の１／４分周回路図である。
【図１１】  従来の技術に係るクロック分周器内に使われるパルス幅調整が不可能な２周期基準分周用の１／４分周回路図である。
【符号の説明】
５１０…第１分周段、５３０…第２分周段、５５０…選択信号発生部、５７０…分周クロック選択部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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