(57)【特許請求の範囲】
【請求項１】
映像信号を画像表示装置の所望の信号形態に変換するものであって、アナログの映像信号をデジタルに変換するＡＤ変換手段と、垂直同期信号の周波数を変換するＶレート変換手段と、マトリックス構造の画像表示装置の画素数に対応した映像信号に変換する画素変換手段と、上記ＡＤ変換手段と上記Ｖレート変換手段の入力側へクロックを供給する第１のＰＬＬ回路と、上記Ｖレート変換手段の出力側と上記画素変換手段の入力側へクロックを供給する第２のＰＬＬ回路と、上記画素変換手段の出力側とその後段のパネル信号処理手段へクロックを供給する第３のＰＬＬ回路とを備えたことを特徴とする画像表示装置。
【請求項２】
映像信号を画像表示装置の所望の信号形態に変換するものであって、アナログの映像信号をデジタルに変換するＡＤ変換手段と、映像信号を表示画面上の左右毎の信号に分割する左右分割手段と、垂直同期信号の周波数を変換するＶレート変換手段と、マトリックス構造の画像表示装置の画素数に対応した映像信号に変換する画素変換手段と、上記ＡＤ変換手段と上記左右分割手段の入力側へクロックを供給する第１のＰＬＬ回路と、上記第１のＰＬＬ回路からのクロックを分周し、上記左右分割手段の出力側と上記Ｖレート変換手段の入力側へクロックを供給する分周手段と、上記Ｖレート変換手段の出力側と上記画素変換手段の入力側へクロックを供給する第２のＰＬＬ回路と、上記画素変換手段の出力側とその後段のパネル信号処理手段へクロックを供給する第３のＰＬＬ回路とを備えたことを特徴とする画像表示装置。
【請求項３】
映像信号を画像表示装置の所望の信号形態に変換するものであって、アナログの映像信号をデジタルに変換するＡＤ変換手段と、映像信号を表示画面上の左右毎の信号に分割する左右分割手段と、垂直同期信号の周波数を変換するＶレート変換手段と、マトリックス構造の画像表示装置の画素数に対応した映像信号に変換する画素変換手段と、上記ＡＤ変換手段と上記左右分割手段の入力側へクロックを供給する第１のＰＬＬ回路と、上記左右分割手段の出力側と上記Ｖレート変換手段と上記画素変換手段の入力側へクロックを供給する第２の__ＰＬＬ回路と、上記画素変換手段の出力側とその後段のパネル信号処理手段へクロックを供給する第３のＰＬＬ回路とを備えたことを特徴とする画像表示装置。
【請求項４】
映像信号を画像表示装置の所望の信号形態に変換するものであって、アナログの映像信号をデジタルに変換するＡＤ変換手段と、映像信号を表示画面上の左右毎の信号に分割する左右分割手段と、垂直同期信号の周波数を変換するＶレート変換手段と、マトリックス構造の画像表示装置の画素数に対応した映像信号に変換する画素変換手段と、上記ＡＤ変換手段と上記左右分割手段の入力側へクロックを供給する第１のＰＬＬ回路と、上記左右分割手段の出力側と上記Ｖレート変換手段の入力側へクロックを供給する第２のＰＬＬ回路と、上記Ｖレート変換手段の出力側と上記画素変換手段の入力側へクロックを供給する第３のＰＬＬ回路と、上記画素変換手段の出力側とその後段のパネル信号処理手段へクロックを供給する第４のＰＬＬ回路とを備えたことを特徴とする画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶やプラズマディスプレイパネルといったマトリックス構造を持つディスプレイパネルに、所望の信号を与えるＰＬＬ回路を用いた画像表示装置に関するものである。
【０００２】
【従来の技術】
従来の技術については、例えば特開平６−２９１６５２号公報に示されている。図１２と図１３は、上記従来例について簡単に説明するものである。
【０００３】
まず、ＰＬＬ回路１１０について図１３を用いて説明する。ＰＬＬ回路１１０は電圧制御発振器（以下ＶＣＯ）１１２によって発振したクロックを分周器１１３によって分周したフィードバックパルスと、入力基準パルスとを位相比較器１１１によって位相比較するというフィードバックを繰り返すことにより、安定したクロックを発生させるものである。つまり、分周器１１３の分周比率を任意に設定することで、入力される基準パルスを分周比率によって分周したクロックが得られることになる。映像信号処理の場合、入力基準パルスとして水平同期信号が入力され、出力としてクロックと出力パルスが得られるのが一般的である。
【０００４】
このＰＬＬ１１０と同じ構成のものが、第１のＰＬＬ回路１０１と第２のＰＬＬ回路１０２である。上記従来例によれば、ＡＤ変換回路１０４へ入力された映像信号を一旦フレームメモリ１０８に取り込み、パネル信号処理回路１０７へ出力する構成となっており、フレームメモリ１０８の前後で二つのＰＬＬを持たせ、独立した周波数のクロックによって、フレームメモリ１０８への書き込み、読み出しを行うことによって、マトリクス構造を持つ液晶ディスプレイにおいてもマルチスキャン方式の表示装置が可能であるとしている。
【０００５】
この従来例のように二つのＰＬＬを用いた例について、図１４〜図１６に詳細に説明する。まず、図１４は図１２を少し発展させた例である。上記従来例の場合はフレームメモリでの具体的な処理に関しては、全く触れていなかったが、ここでは、マトリクス構造を持つディスプレイに所望の信号を入力するために行う処理について、Ｖレート変換と画素変換とを仮定する。
【０００６】
図１４中のＡＤ変換手段１０４’、パネル信号処理手段１０７’、第１のＰＬＬ回路１０１’、第２のＰＬＬ回路１０２’は、図１２と機能的には全く同じである。クロックの流れは、ＰＬＬ１１０１’からＡＤ変換手段１０４’、Ｖレート変換手段１０５、画素変換手段１０６の入力段へそれぞれ入力され、第２のＰＬＬ回路１０２’から画素変換手段１０６の出力段、およびパネル信号処理手段１０７’へそれぞれ入力される。Ｖレート変換手段１０５とは、垂直同期信号の周波数を変換するものであり、様々な垂直周波数で入力される信号に対して、例えば６０Ｈｚといった均一の垂直周波数に変換し、後段の信号処理やパネル駆動を容易にするためのものである。この変換を実現するためには、１垂直期間内の全信号を記憶し、異なる周波数で読み書きが可能なデュアルポートＲＡＭ等が必要となる。
【０００７】
また、画素変換手段１０６は、例えばＸＧＡ（水平１０２４×垂直７６８）のパネルに、ＶＧＡ（水平６４０×垂直４８０）の信号を入力した場合、パネルの画素にあうように信号を変換しなければならない。この場合は、図１５に示すように垂直方向の５画素に対して変換処理を行い、８画素分のデータを作成する５→８変換を行えば良い。この働きを担うのが、画素変換手段１０６である。これを実現するためには、数ライン分のラインメモリを用意し、フィルタをかけ、変換していく必要があり、変換比率と同じ比率の周波数を持つクロックで、書き込み、読み出しを行う。なお、垂直方向の画素数の変換は上述のように何らかのメモリ手段が必要となるが、水平方向の画素変換に関しては、上記画素変換手段１０６で垂直方向と同様の変換を行っても良いし、ＡＤ変換手段１０４’でのサンプリング周波数をパネル画素にあうように設定しても良い。
【０００８】
次に、図１４の具体例について、図１６において説明する。図１６中、図１４と同じ番号のものは全く同じ働きをするものである。二つのＰＬＬ中の位相比較器（図中ではＰＤと記す）１２１および１２４、ＶＣＯ１２２および１２５、分周器１２３および１２６は、図１３で説明した通りのものである。ここで、分周器１２３および分周期１２６の枠内の数字は分周比を表すものである。ＰＬＬ回路外の分周器１２７および分周器１２８は、それぞれクロックをカウントし、水平同期信号を作成するもの、水平同期信号をカウントし、垂直同期信号を作り出すものであり、枠内の数字は分周比である。パネル１３３をＸＧＡパネルとし、このシステムにＶＧＡの７５Ｈｚの信号（水平３７．５ｋＨｚ、垂直７５Ｈｚ）が入力された場合を考える。
【０００９】
まず、ＰＬＬ回路１０１’内の分周器１２３の分周比は水平１０２４画素のパネルに対応するため、また、有効表示画素と１水平期間内の全画素数との比率を考慮して、１３４４とする。よって、ＡＤ変換手段１０４’およびＶレート変換手段１０５の入力段へ入力されるクロックの周波数は５０．４ＭＨｚ、水平同期信号はもともとの水平同期信号と同じ周波数である３７．５ｋＨｚとなる。Ｖレート変換手段１０５の出力段および画素変換手段１０６の入力段へ入力されるクロックおよび水平同期周波数も、この場合は同じであるのが妥当である。パネル１３３への垂直周期は６０Ｈｚでなければならないことを仮定すると、このＶレート変換手段１０５で７５Ｈｚから６０Ｈｚに変換する必要がある。
【００１０】
次に画素変換手段１０６では図１５で示したように５→８変換を行う必要があるので、水平の全ライン数８／５倍とならなければならない。よって、分周器１２６と１２７の比率は８：５にしなければならない。パネルの画素数等を考慮して、満足する分周比の設定を行うと、画素変換手段１０６の出力段およびパネル信号処理手段１０７’へ入力されるクロックおよび水平周波数は、それぞれ６３ＭＨｚ、６０ｋＨｚとなる。これらの分周器の設定方法に関しての詳細は、後述する。なお、前提として、ＰＬＬ回路によって発生したクロックを用いたシステムの場合、そのシステムで用いる水平同期信号は、上記のクロックを分周したものを用いるべきである。これは、ジッタ等の映像品位に関わる問題であり、以後の説明もこれを前提とする。
【００１１】
【発明が解決しようとする課題】
しかしながら上記従来の技術では、図１６中のＰＬＬ回路１０２’のクロックおよび水平周波数が大きくなりすぎ、画素変換手段１０６やパネル信号処理手段１０７’に高速で動作するものが必要となってしまうという課題がある。
【００１２】
また、水平の画素数が大きい場合には、映像信号を表示画面上の左右の信号に分割し、それぞれ並列に処理する場合がある。この場合にも、上記従来の技術のように二つのＰＬＬを用いたシステムでは、画素変換手段１０６やパネル信号処理手段１０７’に高速で動作するものが必要となってしまうという課題がある。
【００１３】
また、１６：９のワイドパネルを用い、さらに上記の左右分割を行うシステムにおいて、４：３の画面表示をする場合、画面が切れたり、左右の無画部がうまく設定できないという課題も存在する。
【００１４】
さらに、上記のように４：３表示をする場合にも、画素変換手段やパネル信号処理部へ行くクロックや水平周波数が大きくなり、高速動作が求められるという課題も存在する。
【００１５】
【課題を解決するための手段】
上記課題を解決するために本発明は、ＰＬＬを３つ用いたものであり、ＡＤ変換手段とＶレート変換手段の入力段へは第１のＰＬＬ回路１から、Ｖレート変換手段の出力段と画素変換手段の入力段へは第２のＰＬＬ回路２から、画素変換手段の出力段以降へは第３のＰＬＬ回路３からクロックおよび水平同期信号を供給することにより、動作周波数を落とすことができる。
【００１６】
また、本発明は、左右の映像を分割する左右分割手段を導入したシステムにおいて、ＰＬＬを３つ用いたものであり、ＡＤ変換手段と左右分割手段の入力段へは第１のＰＬＬ回路１から、左右分割手段の出力段とＶレート変換手段の入力段へは第１のＰＬＬ回路１のクロックを２分周する分周器から、Ｖレート変換手段の出力段と画素変換手段の入力段へは第２のＰＬＬ回路２から、画素変換手段の出力段以降へは第３のＰＬＬ回路３からクロックおよび水平同期信号を供給することにより、動作周波数を落とすことができる。
【００１７】
また、本発明は、１６：９パネルを用いて、左右分割を行うシステムにおいて、ＰＬＬを３つ用いたものであり、ＡＤ変換手段と左右分割手段の入力段へは第１のＰＬＬ回路１から、左右分割手段の出力段とＶレート変換手段と画素変換手段の入力段へは第２のＰＬＬ回路２から、画素変換手段の出力段以降へは第３のＰＬＬ回路３からクロックおよび水平同期信号を供給することにより、４：３表示を可能にするものである。
【００１８】
また、本発明は、１６：９パネルを用いて、左右分割を行い、さらに４：３表示をするシステムにおいて、ＰＬＬを４つ用いたものであり、ＡＤ変換手段と左右分割手段の入力段へは第１のＰＬＬ回路１から、左右分割手段の出力段とＶレート変換手段の入力段へは第２のＰＬＬ２から、Ｖレート変換手段の出力段と画素変換手段の入力段へは第３のＰＬＬ回路３から、画素変換手段の出力段以降へは第４のＰＬＬ回路４からクロックおよび水平同期信号を供給することにより、動作周波数を落とすことができる。
【００１９】
【発明の実施の形態】
請求項１に記載の発明は、映像信号を画像表示装置の所望の信号形態に変換するものであって、アナログの映像信号をデジタルに変換するＡＤ変換手段と、垂直同期信号の周波数を変換するＶレート変換手段と、マトリックス構造の画像表示装置の画素数に対応した映像信号に変換する画素変換手段と、上記ＡＤ変換手段と上記Ｖレート変換手段の入力側へクロックを供給する第１のＰＬＬ回路と、上記Ｖレート変換手段の出力側と上記画素変換手段の入力側へクロックを供給する第２のＰＬＬ回路と、上記画素変換手段の出力側とその後段のパネル信号処理手段へクロックを供給する第３のＰＬＬ回路とを備えたことを特徴とするＰＬＬ回路を用いた画像表示装置に関してのものであり、画素変換手段以降の信号処理の動作周波数を低減することができる。
【００２０】
請求項２に記載の発明は、映像信号を画像表示装置の所望の信号形態に変換するものであって、アナログの映像信号をデジタルに変換するＡＤ変換手段と、映像信号を表示画面上の左右毎の信号に分割する左右分割手段と、垂直同期信号の周波数を変換するＶレート変換手段と、マトリックス構造の画像表示装置の画素数に対応した映像信号に変換する画素変換手段と、上記ＡＤ変換手段と上記左右分割手段の入力側へクロックを供給する第１のＰＬＬ回路と、上記第１のＰＬＬ回路からのクロックを分周し、上記左右分割手段の出力側と上記Ｖレート変換手段の入力側へクロックを供給する分周手段と、上記Ｖレート変換手段の出力側と上記画素変換手段の入力側へクロックを供給する第２のＰＬＬ回路と、上記画素変換手段の出力側とその後段のパネル信号処理手段へクロックを供給する第３のＰＬＬ回路とを備えたことを特徴とするＰＬＬ回路を用いた画像表示装置に関するものであり、左右分割を行うシステムにおいても、画素変換手段以降の信号処理の動作周波数を低減することができる。
【００２１】
請求項３に記載の発明は、映像信号を画像表示装置の所望の信号形態に変換するものであって、アナログの映像信号をデジタルに変換するＡＤ変換手段と、映像信号を表示画面上の左右毎の信号に分割する左右分割手段と、垂直同期信号の周波数を変換するＶレート変換手段と、マトリックス構造の画像表示装置の画素数に対応した映像信号に変換する画素変換手段と、上記ＡＤ変換手段と上記左右分割手段の入力側へクロックを供給する第１のＰＬＬ回路と、上記左右分割手段の出力側と上記Ｖレート変換手段と上記画素変換手段の入力側へクロックを供給する第２のＰＬＬ回路と、上記画素変換手段の出力側とその後段のパネル信号処理手段へクロックを供給する第３のＰＬＬ回路とを備えたことを特徴とするＰＬＬ回路を用いた画像表示装置に関するものであり、１６：９パネルを用い、左右分割を行うシステムにおいても、４：３表示を可能にする。
【００２２】
請求項４に記載の発明は、映像信号を画像表示装置の所望の信号形態に変換するものであって、アナログの映像信号をデジタルに変換するＡＤ変換手段と、映像信号を表示画面上の左右毎の信号に分割する左右分割手段と、垂直同期信号の周波数を変換するＶレート変換手段と、マトリックス構造の画像表示装置の画素数に対応した映像信号に変換する画素変換手段と、上記ＡＤ変換手段と上記左右分割手段の入力側へクロックを供給する第１のＰＬＬ回路と、上記左右分割手段の出力側と上記Ｖレート変換手段の入力側へクロックを供給する第２のＰＬＬ回路と、上記Ｖレート変換手段の出力側と上記画素変換手段の入力側へクロックを供給する第３のＰＬＬ回路と、上記画素変換手段の出力側とその後段のパネル信号処理手段へクロックを供給する第４のＰＬＬ回路とを備えたことを特徴とするＰＬＬ回路を用いた画像表示装置に関するものであり、１６：９パネルを用いて、左右分割を行い、さらに４：３表示をするシステムにおいても、画素変換手段以降の信号処理の動作周波数を低減することができる。
【００２３】
（実施の形態１）
本発明の画像表示装置の第１の実施の形態について図１〜図３を用いて説明する。
【００２４】
まず、図１に構成図を示す。１４ａはＡＤ変換手段、１５ａはＶレート変換手段、１６ａは画素変換手段、１７ａはパネル信号処理手段であり、従来例の名前が同じブロックと同じ働きをするので、その動きに関して詳細は割愛する。１１ａ、１２ａ、１３ａはＰＬＬ回路であり、第１のＰＬＬ回路１１ａからＡＤ変換手段１４ａとＶレート変換手段１５ａの入力段へ、第２のＰＬＬ回路１２ａからＶレート変換手段１５ａの出力段と画素変換手段１６ａの入力段へ、第３のＰＬＬ回路１３ａから画素変換手段１６ａの出力段とパネル信号処理１７ａへクロックおよび水平同期信号を供給する。また、１４ａ〜１７ａまでの矢印は映像信号の流れであり、ＰＬＬ回路間の矢印は基準となるパルスの流れである。
【００２５】
図１の詳細例を図２に示す。三つのＰＬＬ回路内部の２１ａ、２４ａ、２９ａは位相比較器（以下ＰＤ）、２２ａ、２５ａ、３０ａは電圧制御発信器（以下ＶＣＯ）、２３ａ、２６ａ、３１ａは分周器であり、図１３と同様のものである。また、２７ａ、３２ａはクロック（図中ＣＬＫ）から水平同期信号（図中Ｈ）を作る分周器、２８ａは水平同期信号から垂直同期信号（図中Ｖ）を作る分周器である。
【００２６】
パネルをＸＧＡ（１０２４×７６８）と仮定し、７５ＨｚのＶＧＡ信号が入力されたときを考える。入力される信号のスペックは、
全エリア      水平８４０、垂直５２５
有効エリア    水平６４０、垂直４８０
周波数        水平３７．５ｋＨｚ、垂直７５Ｈｚ
である。ここで、各分周器の分周比を設定していくことを考える。
【００２７】
水平方向の拡大は、ＡＤ変換手段１４ａでのサンプリングで行うとすると、分周器２３ａは、
（水平パネル有効画素）×（水平全エリア）／（水平有効エリア）  ・・・（１）
＝１０２４×８４０／６４０＝１３４４
となる。
【００２８】
次に、分周器２８ａには、垂直有効ライン数（４８０）よりも大きな５００を設定し、分周器２９ａには、ＡＤ変換後の水平有効画素数（１０２４）よりも大きな１０５０を設定する。Ｖレート変換後の垂直周波数を６０Ｈｚとすると、分周器２６ａは
（Ｖレート後の垂直周波数）×（分周器２８ａの設定）×（分周器２９ａの設定）／（ＰＬＬ回路２１２ａへ入力される基準パルスの周波数）        ・・・（２）
＝６０×５００×１０５０／３７．５ｋ＝８４０
となる。
【００２９】
また、図１５に示すように、画素変換手段１６ａでは、垂直方向の５→８変換を行う。分周器３２ａと３１ａの設定値の比は、５：８でなければならない。そこで、分周器３２ａの設定値として、５で割り切れ、かつＡＤ変換後の水平方向の有効画素数（１０２４）よりも大きな１０５０を設定すると、分周器３１ａは、
（分周器３２ａの設定値）×（垂直方向の変換比）            ・・・（３）
＝１０５０×８／５＝１６８０
となる。
【００３０】
以上の分周器の設定によって、図２に示されるようなクロック、水平同期信号、垂直同期信号が各ブロックへ供給される。この結果と従来例となる図１６とを比較すると、Ｖレート変換後のクロックおよび水平同期信号の周波数を小さくできることがわかる。
【００３１】
入力信号が安定している場合は良いが、例えばビデオの早送りや巻き戻しといった特殊再生のときは、垂直同期周波数が不安定となる。図２の場合、不安定な垂直周波数の影響をＶレート変換後も受けてしまう。これを防ぐために、図３のような例が考えられる。図３中のアポストロフィ（’）のついた番号は、図２と同じであるので、詳細は省略する。ここで、注目すべき点は、ＰＬＬ回路１１ａ’とＰＬＬ回路１２ａ’の間を完全な非同期とし、水晶発振子３４とＰＬＬ回路１２ａ’への基準パルスを作る分周器３５とを挿入した点である。これにより、入力の垂直周波数がふらついたとしても、Ｖレート変換後の垂直周波数を６０Ｈｚとすることができるため、安定した動作が可能となる。なお、図３の例の場合、水晶発振子３４を２０ＭＨｚとし、分周器３５の設定値を６６７としている。このＰＬＬ回路１１ａ’とＰＬＬ回路１２ａ’の間を完全な非同期とした場合も、３つのＰＬＬ回路から、図２と同様にクロックおよび水平周波数を供給しているため、請求項１の範囲を逸脱しない。
【００３２】
また、従来例の図１２では、各ＰＬＬ回路へ入力される基準パルスは、同一のものを用いている。本発明の（第１の実施の形態）の場合、各ＰＬＬ回路から出力されるパルスを次段のＰＬＬ回路の基準パルスとしている図を描いている。これは、ディレイ量等の設定時にこの方が都合が良い場合が多いためだけであり、従来例のように、同一のパルスを基準パルスとして用いても、全く問題はない。このとき、各分周比は再設定が必要となるが、本発明の範囲を逸脱するものではない。
【００３３】
（実施の形態２）
次に本発明の画像表示装置の第２の実施の形態について図４〜図６を用いて述べる。
【００３４】
まず、図４に画像表示装置の構成図を示す。１４ｂはＡＤ変換手段、１８ｂは左右分割手段、１５ｂはＶレート変換手段、１６ｂは画素変換手段、１７ｂはパネル信号処理手段であり、従来例の名前が同じブロックと同じ働きをするので、その動きに関して詳細は割愛する。１１ｂ、１２ｂ、１３ｂはＰＬＬ回路であり、ＰＬＬ回路１１ｂからＡＤ変換手段１４ｂと左右分割手段１８ｂの入力段へ、ＰＬＬ回路１１ｂを分周器１９によって分周したクロックが左右分割手段１８ｂの出力段とＶレート変換手段１５ｂの入力段へ、ＰＬＬ回路１２ｂからＶレート変換手段１５ｂの出力段と画素変換手段１６ｂの入力段へ、ＰＬＬ回路１３ｂから画素変換手段１６ｂの出力段とパネル信号処理１７ｂへクロックおよび水平同期信号を供給する。また、１４ｂ〜１７ｂまでの矢印は映像信号の流れであり、ＰＬＬ回路間の矢印は基準となるパルスの流れである。
【００３５】
表示パネルの画素数が大きくなると、信号処理のスピード等がついていかず、何らかの形で並列処理を行う必要が出てくる。その中で表示画面上を左右に２分割する左右分割処理を行うことも有効な手段である。左右分割手段１８ｂに関して図５に説明する。水平期間内の画素数が２０であった場合、その全画素を一度ラインメモリ等の記憶手段へ取り込み、１〜１０までを左画面用に、１１〜２０までを右画面用に取り出せば左右分割は成立する。このとき最も簡単に書き込み、読み出しを実現するためには、書き込みクロックの半分のクロックで読み出せば良いことになる。よって、分周器１９の設定値は２であれば良い。
【００３６】
次に図６に図４の詳細例を示す。三つのＰＬＬ回路内部の２１ｂ、２４ｂ、２９ｂは位相比較器（以下ＰＤ）、２２ｂ、２５ｂ、３０ｂは電圧制御発信器（以下ＶＣＯ）、２３ｂ、２６ｂ、３１ｂは分周器であり、図１３と同様のものである。また、２７ｂ、３２ｂはクロック（図中ＣＬＫ）から水平同期信号（図中Ｈ）を作る分周器、２８ｂは水平同期信号から垂直同期信号（図中Ｖ）を作る分周器である。ここで具体例として、パネル３３ｂに図２よりも水平画素数の大きなワイドＸＧＡ（１３６６×７６８）を仮定し、入力信号として７５ＨｚのＶＧＡ信号を全面に表示する場合を考える。左右別々に信号処理するので、左右分割後の水平有効画素は１３６６／２＝６８３となるが、後段の信号処理の都合上７６８として、第１の実施の形態と同様に各分周比の設定をしていく。まず、分周器２３ｂの設定は（１）式より、
１３６６×８４０／６４０＝１７９２．８７５
となるが、一番近い偶数として、１７９２を選択する。分周器２７ｂ、２８ｂの設定をそれぞれ８２０および５００とすると、分周器２６ｂの設定は、（２）式より、
６０×５００×８２０／３７．５ｋ＝６５６
となる。次に、分周器３２ｂの設定を８２０とすると、分周器３１ｂの設定は（３）式より、
８２０×８／５＝１３１２
となる。
【００３７】
以上の分周器の設定によって、図６に示されるようなクロック、水平同期信号、垂直同期信号が各ブロックへ供給される。このように左右分割を行うシステムにおいても、クロックや水平同期信号が従来例のように大きくなることはなく、低く抑えられる。なお、図３に示すようにＰＬＬ回路１１１ｂとＰＬＬ回路２１２ｂの間が非同期であっても、従来例に示すように各ＰＬＬ回路への基準パルスに同一のものを用いても良いことは言うまでもない。
【００３８】
（実施の形態３）
本発明の画像表示装置の第３の実施の形態について図７〜図９を用いて説明する。
【００３９】
まず、（実施の形態２）の構成では、左右分割手段１８ｂの入力（書き込み）と出力（読み出し）のクロック周波数の比は２：１であった。この場合、ワイド（１６：９）パネルにそのまま１６：９の信号を出力する場合は問題ないが、１６：９の画面上、左端と右端が無画部となる信号となるような４：３信号を映す場合、不都合が生じる。その理由を図８を用いて説明する。
【００４０】
図８のように１水平期間内に１８個のデータが左右分割手段へ入力されたと仮定する。４：３信号の場合は左側映像の左端に、また右側映像の右端にブランキング期間を作らなければならない。よって、書き込みの半分の周波数で読み出し、映像期間のデータを間引くことなく出力しようとすると、（ａ）の網掛け部分のように、表示できない期間が発生してしまう。これを避けるためには、（ｂ）に示すように、書き込みの半分の周波数で読み出すのではなく、それ以上の周波数で読み出さなければ、ブランキング期間を設け、かつ映像信号を間引くことなく出力するのは不可能である。つまり、左右分割の入出力は、別々のＰＬＬ回路で発生させたクロックを用いる必要がある。
【００４１】
上記の課題を解決するための本発明の画像表示装置の３番目の実施例に関して図７にその構成図を示す。１４ｃはＡＤ変換手段、１８ｃは左右分割手段、１５ｃはＶレート変換手段、１６ｃは画素変換手段、１７ｃはパネル信号処理手段であり、従来例の名前が同じブロックと同じ働きをするので、その動きに関して詳細は割愛する。１１ｃ、１２ｃ、１３ｃはＰＬＬ回路であり、ＰＬＬ回路１１ｃからＡＤ変換手段１４ｃと左右分割手段１８ｃの入力段へ、ＰＬＬ回路１２ｂから左右分割手段１８ｃの出力段とＶレート変換手段１５ｃと画素変換手段１６ｃの入力段へ、ＰＬＬ回路１３ｃから画素変換手段１６ｃの出力段とパネル信号処理１７ｃへクロックおよび水平同期信号を供給する。また、１４ｃ〜１７ｃまでの矢印は映像信号の流れであり、ＰＬＬ回路間の矢印は基準となるパルスの流れである。このように、左右分割手段１８ｃの入出力で別々のＰＬＬ回路からのクロックおよび水平同期信号を用いている。
【００４２】
この図７の詳細例を図９に示す。三つのＰＬＬ回路内部の２１ｃ、２４ｃ、２９ｃは位相比較器（以下ＰＤ）、２２ｃ、２５ｃ、３０ｃは電圧制御発信器（以下ＶＣＯ）、２３ｃ、２６ｃ、３１ｃは分周器であり、図１３と同様のものである。また、２７ｃ、３２ｃはクロック（図中ＣＬＫ）から水平同期信号（図中Ｈ）を作る分周器、２８ｃは水平同期信号から垂直同期信号（図中Ｖ）を作る分周器である。ここで具体例として、ワイドＸＧＡ（１３６６×７６８）パネル３３ｃに、入力信号として７５ＨｚのＶＧＡ信号を左橋と右端とに無画部を設けた４：３表示で表示する場合を仮定する。実施の形態２の場合と同様に、左右別々に信号処理するので、左右分割後の水平有効画素は６８３となるが、後段の信号処理の都合上７６８として、各分周比の設定をしていく。有効水平画素数は、４：３表示であるので、１３６６をフルに使用するのではなく、真円率を保った１０２４となる。よって、（１）式より、分周器２３ｃの設定は、
１０２４×８４０／６４０＝１３４４
となる。左右分割手段では、１水平ラインずつ図８に示すような処理を行うので、クロックは異なる周波数であっても問題はないが、水平同期信号の周波数は入出力で同じにしなければならない。つまり、ＰＬＬ回路１１ｃから出力される水平同期信号とＰＬＬ回路１２ｃのクロックを分周して出力される水平同期信号は、全く同じ周波数であることが要求される。よって、Ｖレート変換後の垂直周波数を６０Ｈｚとすると、分周器２８ｃの設定は、
（システムへ入力される水平周波数）／（Ｖレート後の垂直周波数）・・（４）＝３７．５ｋ／６０＝６２５
となる。
【００４３】
分周器２７ｃの設定は水平画素数よりも大きな８２０とすると、分周器２６ｃの設定は、（２）式より、
６０×６２５×８２０／３７．５ｋ＝８２０
となる。ここで、分周器２６ｃおよび２７ｃの設定が同じであるので、この場合は分周器２７ｃを削除し、ＰＬＬ回路１２ｃ中のＰＤへ入力されるフィードバックパルスをそのまま水平同期信号として使用しても良い。
【００４４】
次に、分周器３２ｃの設定を８２０とすると、分周器３１ｃの設定は（３）式より、
８２０×８／５＝１３１２
となる。
【００４５】
以上の分周器の設定によって、図９に示されるようなクロック、水平同期信号、垂直同期信号が各ブロックへ供給される。このように左右分割を行うシステムにおいても、３ＰＬＬ回路のシステムのまま、４：３表示を行うことを可能にしている。なお、従来例に示すように各ＰＬＬ回路への基準パルスに同一のものを用いても良いことは言うまでもない。
【００４６】
（実施の形態４）
次に本発明の画像表示装置の第４の実施の形態について図１０と図１１を用いて説明する。
【００４７】
まず、（実施の形態３）において、図９の構成の場合、ＡＤ変換手段１４ｃから画素変換手段１６ｃの入力まで水平同期信号の周波数が同じであるため、従来例の図１６と同様のクロックおよび水平同期周波数が高くなりすぎるという課題が発生してしまう。これを解決するためには、Ｖレート変換手段の前後でクロックおよび水平周波数を落とす必要がある。よって、１６：９パネルへ４：３表示を行う時、上記の課題解決を実現するためには、４つのＰＬＬ回路を用いれば良い。
【００４８】
図１０に本発明の画像表示装置の（第４の実施の形態）の構成図を示す。１４ｄはＡＤ変換手段、１８ｄは左右分割手段、１５ｄはＶレート変換手段、１６ｄは画素変換手段、１７ｄはパネル信号処理手段であり、従来例の名前が同じブロックと同じ働きをするので、その動きに関して詳細は割愛する。１１ｄ、１２ｄ、１３ｄ、２０ｄはＰＬＬ回路であり、ＰＬＬ回路１１ｄからＡＤ変換手段１４ｄと左右分割手段１８ｄの入力段へ、ＰＬＬ回路１２ｄから左右分割手段１８ｄの出力段とＶレート変換手段１５ｄの入力段へ、ＰＬＬ回路１３ｂからＶレート変換手段１５ｄの出力段と画素変換手段１６ｄの入力段へ、ＰＬＬ回路２０ｄから画素変換手段１６ｄの出力段とパネル信号処理１７ｄへクロックおよび水平同期信号を供給する。また、１４ｄ〜１７ｄまでの矢印は映像信号の流れであり、ＰＬＬ回路間の矢印は基準となるパルスの流れである。
【００４９】
次に図１１に図１０の詳細例を示す。四つのＰＬＬ回路内部の２１ｄ、２４ｄ、２９ｄ、３６ｄは位相比較器（以下ＰＤ）、２２ｄ、２５ｄ、３０ｄ、３７ｄは電圧制御発信器（以下ＶＣＯ）、２３ｄ、２６ｄ、３１ｄ、３８ｄは分周器であり、図１３と同様のものである。また、２７ｄ、３２ｄはクロック（図中ＣＬＫ）から水平同期信号（図中Ｈ）を作る分周器、２８ｄは水平同期信号から垂直同期信号（図中Ｖ）を作る分周器である。ここで具体例として、ワイドＸＧＡ（１３６６×７６８）パネル３３ｄに、入力信号として７５ＨｚのＶＧＡ信号を左橋と右端とに無画部を設けた４：３表示で表示する場合を仮定する。左右別々に信号処理するので、左右分割後の水平有効画素は６８３となるが、後段の信号処理の都合上７６８として、第１の実施の形態と同様に各分周比の設定をしていく。有効水平画素数は、４：３表示であるので、１３６６をフルに使用するのではなく、真円率を保った１０２４となる。よって、（１）式より、分周器２３ｄの設定は、
１０２４×８４０／６４０＝１３４４
となる。次に、分周器２６ｄの設定を水平の有効画素数よりも大きな８２０とする。また、Ｖレート返還後の垂直周波数が６０Ｈｚであるとすると、分周器２７ｄおよび２８ｄは、それぞれ水平有効画素、垂直有効画素よりもおおきな８２０および５００とすることができる。よって、分周器３１ｄの設定は、（２）式より、
６０×５００×８２０／３７．５ｋ＝６５６
となる。
【００５０】
次に、分周器３２ｂの設定を同様に８２０とすると、分周器３８ｄの設定は（３）式より、
８２０×８／５＝１３１２
となる。
【００５１】
以上の分周器の設定によって、図１１に示されるようなクロック、水平同期信号、垂直同期信号が各ブロックへ供給される。このように左右分割を行い、かつ１６：９パネルへ４：３表示を行うシステムにおいても、クロックや水平同期信号が従来例のように大きくなることはなく、低く抑えられる。なお、図３に示すようにＰＬＬ回路１１１ｄとＰＬＬ回路２１２ｄの間が非同期であっても、従来例に示すように各ＰＬＬ回路への基準パルスに同一のものを用いても良いことは言うまでもない。
【００５２】
【発明の効果】
以上のように本発明の第１の実施の形態によれば、ＰＬＬ回路三つを有効に用いることによって、後段の回路のクロックおよび水平同期信号を落とすことができ、比較的安価に回路を構成することが可能になるため、その実用的効果は大きい。
【００５３】
また、本発明の第２の実施例によれば、左右の映像を分割する左右分割手段を導入したシステムにおいても、ＰＬＬ回路三つを有効に用いることによって、後段の回路のクロックおよび水平同期信号を落とすことができ、比較的安価に回路を構成することが可能になるため、その実用的効果は大きい。
【００５４】
また、本発明の第３の実施例によれば、１６：９パネルを用いて、左右分割を行うシステムにおいて、ＰＬＬ回路三つを有効に用いることによって、左端と右端に無画部のある真円率を保った４：３表示を可能にするものであり、その実用的効果は大きい。
【００５５】
また、本発明の第４の実施の形態によれば、１６：９パネルを用いて、左右分割を行い、さらに４：３表示をするシステムにおいて、ＰＬＬ回路四つを有効に用いることによって、後段の回路のクロックおよび水平同期信号を落とすことができ、比較的安価に回路を構成することが可能になるため、その実用的効果は大きい。
【図面の簡単な説明】
【図１】本発明の画像表示装置の第１の実施の形態を示す構成図
【図２】本発明の画像表示装置の第１の実施の形態の具体例を示す構成図
【図３】本発明の画像表示装置の第１の実施の形態の別の具体例を示す構成図
【図４】本発明の画像表示装置の第２の実施の形態を示す構成図
【図５】本発明の画像表示装置において左右分割手段の働きを説明するための図
【図６】本発明の画像表示装置の第２の実施の形態の具体例を示す構成図
【図７】本発明の画像表示装置の第３の実施の形態を示す構成図
【図８】画像表示装置の働きを説明するための４：３表示時の課題説明図
【図９】本発明の画像表示装置の第３の実施の形態の具体例を示す構成図
【図１０】本発明の画像表示装置の第４の実施の形態を示す構成図
【図１１】本発明の画像表示装置の第４の実施の形態の具体例を示す構成図
【図１２】従来の画像表示装置の第１の例を示す構成図
【図１３】ＰＬＬ回路の具体的構成図
【図１４】従来の画像表示装置の第２の例を示す構成図
【図１５】画素変換手段の働きを示す図
【図１６】従来の画像表示装置の第２の例の具体例を示す構成図
【符号の説明】
１１ａ  第１のＰＬＬ回路
１２ａ  第２のＰＬＬ回路
１３ａ  第３のＰＬＬ回路
１４ａ  ＡＤ変換手段
１５ａ  Ｖレート変換手段
１６ａ  画素変換手段
１７ａ  パネル信号処理手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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