(57)【特許請求の範囲】
【請求項１】
出力抵抗制御信号を発生する出力抵抗制御信号発生回路と、
各々が出力パッドに信号を出力する実動作出力バッファを有し、前記出力抵抗制御信号に基づき各々の前記実動作出力バッファの出力抵抗値が制御可能な複数の出力抵抗制御出力バッファ回路とを備えた半導体集積回路であって、
前記複数の出力抵抗制御出力バッファ回路は、第１の方向に隣接して形成された複数のバッファ回路領域内にそれぞれ形成され、
前記複数の前記バッファ回路領域はそれぞれ
外部との信号の入出力を行う入出力ピンを有する信号入出力領域と、
前記入出力信号領域から与えられる信号をもとに制御信号を生成する制御回路が形成される制御回路領域と、
前記出力パッドと前記実動作出力バッファとが形成される出力段領域とを有し、
前記出力抵抗制御信号発生回路は前記複数のバッファ回路領域の外部に形成され、
前記複数のバッファ領域それぞれにおいて、前記第１の方向と交差する第２の方向に、前記信号入出力領域、前記制御回路領域、前記出力段領域の順にこれらの領域が形成され、
前記出力抵抗制御信号伝達用の信号線が形成される信号線領域を前記制御回路領域と前記出力段領域との間の領域上に、前記第１の方向にそって形成した、
半導体集積回路。
【請求項２】
前記複数の出力抵抗制御出力バッファ回路はそれぞれ、前記出力段領域と前記信号線領域との間の領域に、前記出力抵抗制御信号をラッチするラッチ部をさらに有し、
前記ラッチ部は、前記出力抵抗制御信号伝達用の信号線を介して前記出力抵抗制御信号が入力される、
請求項１記載の半導体集積回路。
【請求項３】
前記複数のバッファ回路領域間の空き領域に出力抵抗制御信号の入力領域を確保して形成され、前記出力抵抗制御信号をラッチするラッチ部をさらに備え、
前記ラッチ部のラッチ内容伝達用の信号線を、前記出力抵抗制御信号伝達用の信号線として、前記複数のバッファ回路領域それぞれの領域上に前記第１の方向にそって形成した、
請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、出力バッファ回路の出力抵抗を所定の値に制御する機能を有する半導体集積回路に関するものである。
【背景技術】
【０００２】
半導体集積回路に用いられる出力バッファの出力抵抗は、出力バッファ最終段のＭＯＳトランジスタ（以下、単に「トランジスタ」と略す場合あり）の製造時のばらつき、動作温度、電源電圧といった要因で変動する。ＬＳＩ動作時に、出力バッファの出力抵抗を所定の値に制御するためには、出力バッファ最終段のトランジスタの電流量を可変制御できる構成（例えば、トランジスタのチャネル長やチャネル幅を変化させられる構成）にして、前述の変動要因に対し電流量を適当に補正することのできる回路構成をとる必要がある。
【０００３】
図３８は、出力バッファのプルダウン出力抵抗制御およびプルアップ出力抵抗制御を実現するための従来構成例を示す説明図である。同図に示すように、出力抵抗制御信号発生回路１０１より出力されたｎビットのプルアップ出力抵抗制御信号ＳＵ及びｎビットのプルダウン出力抵抗制御信号ＳＤがそれぞれプルアップ出力抵抗制御信号線群１０３及びプルダウン出力抵抗制御信号線群１０４を介して少なくとも１つ以上の出力抵抗制御出力バッファ１０２の制御回路１１４及び１１５にそれぞれ入力する。これら出力抵抗制御信号ＳＵ及びＳＤによって、出力バッファの最終段トランジスタ１０７及び１０８の電流量を変化させ、出力抵抗を制御する。
【０００４】
図３９は、図３８で示した出力抵抗制御出力バッファ回路１０２の詳細を示す回路図である。同図に示すように、出力バッファの最終段は、プルアップ側が互いに並列接続されたＮＭＯＳトランジスタ群ＱＵoff，ＱＵ０〜ＱＵ３により構成され、これらプルアップ側のトランジスタ群ＱＵoff，ＱＵ０〜ＱＵ３のドレインが共通に電源（ＶDDQ）に接続され、ソースが共通に出力パッド２０に接続される。一方、プルダウン側が互いに並列接続されたＮＭＯＳトランジスタＱＤoff，ＱＤ０〜ＱＤ３より構成され、これらプルダウン側のトランジスタ群ＱＤoff，ＱＤ０〜ＱＤ３のソースが共通に接地され、ドレインが共通に出力パッド２０に接続される。
【０００５】
出力バッファの最終段トランジスタのプルダウン側及びプルアップ側の電流量、すなわち出力抵抗はそれぞれトランジスタＱＤ０〜ＱＤ３、ＱＵ０〜ＱＵ３のゲートに入力する４ビットのバイナリー信号で制御する構成となっている。
【０００６】
トランジスタＱＤ０〜ＱＤ３において、チャネル長はすべて等しく、また、チャネル幅Ｗは「８×Ｗ（ＱＤ０）＝４×Ｗ（ＱＤ１）＝２×Ｗ（ＱＤ２）＝Ｗ（ＱＤ３）」の関係を満たしている。同様に、トランジスタＱＵ０〜ＱＵ３において、チャネル長はすべて等しく、また、チャネル幅Ｗは「８×Ｗ（ＱＵ０）＝４×Ｗ（ＱＵ１）＝２×Ｗ（ＱＵ２）＝Ｗ（ＱＵ３）」の関係を満たしている。
【０００７】
トランジスタＱＤoff、ＱＵoffはそれぞれ、トランジスタＱＵ０〜ＱＵ３、ＱＤ０〜ＱＤ３がすべてオフになったとき、出力パッドがハイインピーダンス状態にならないように、オフセットとして設けてある。
【０００８】
出力抵抗制御信号発生回路より出力された４ビットのプルダウン出力抵抗制御信号ＳＤ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）、同じく４ビットのプルアップ出力抵抗制御信号ＳＵ（Ｕ３，Ｕ２，Ｕ１，Ｕ０）はプルダウン側及びプルアップ側の出力抵抗を制御する制御回路１１４及び１１５に入力される。
【０００９】
プルアップ出力抵抗制御信号線群１０３を介して得られるプルアップ出力抵抗制御信号ＳＵのプルアップビット制御信号Ｕ０〜Ｕ３はそれぞれＮＡＮＤゲート７０〜７３の一方入力に付与され、ＮＡＮＤゲート７０〜７３の出力はそれぞれインバータ８０〜８３の入力に接続され、インバータ８０〜８３の出力がトランジスタＱＵ０〜ＱＵ３のゲートにそれぞれ付与される。
【００１０】
一方、プルダウン出力抵抗制御信号線群１０４を介して得られるプルダウン出力抵抗制御信号ＳＤのプルダウンビット制御信号Ｄ０〜Ｄ３はそれぞれＮＡＮＤゲート７５〜７８の一方入力に付与され、ＮＡＮＤゲート７５〜７８の出力はそれぞれインバータ８５〜８８の入力に接続され、インバータ８５〜８８の出力がトランジスタＱＤ０〜ＱＤ３のゲートにそれぞれ付与される。
【００１１】
また、データ入力ＤＩがバッファ５７に付与され、バッファ５７の出力がインバータ５８に接続される。そして、バッファ５７の出力がＮＡＮＤゲート７０〜７３の他方入力に共通に接続されるとともに、トランジスタＱＵoffのゲートに接続される。また、インバータ５８の出力がＮＡＮＤゲート７５〜７８の他方入力に共通に接続されるとともに、トランジスタＱＤoffのゲートに接続される。
【００１２】
このように構成することにより、プルダウン出力抵抗制御信号ＳＤ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）とプルアップ出力抵抗制御信号ＳＵ（Ｕ３，Ｕ２，Ｕ１，Ｕ０）により、出力バッファの最終段トランジスタＱＵ０〜ＱＵ３及びＱＤ０〜ＱＤ３のオンする組み合わせが変わり、出力抵抗を変化させることができる。
【００１３】
図４０は、図３８で示した出力抵抗制御信号発生回路１０１の詳細を示す回路図である。同図に示すように、プルダウン出力制御用トランジスタ群は、ＮＭＯＳトランジスタＱ′Ｄ０〜Ｑ′Ｄ３、Ｑ′Ｄoffから成り、トランジスタサイズ（チャネル長、チャネル幅）において、出力抵抗制御出力バッファの出力最終段プルダウン側で用いられたＱＤ０〜ＱＤ３、ＱＤoffとそれぞれ等しく、また、接続構成も出力抵抗制御出力バッファの出力最終段プルダウン側と同一で、４ビットのバイナリー信号でオン抵抗を制御する構成となっている。これらプルダウン側の制御用トランジスタ群Ｑ′Ｄoff，Ｑ′Ｄ０〜Ｑ′Ｄ３のソースは接地され、ドレインが共通にパッド２５に接続される。パッド２５は抵抗Ｒrefdを介して電源（ＶDDQ）に接続される。
【００１４】
同様に、プルアップ出力制御用トランジスタ群は、トランジスタＱ′Ｕ０〜Ｑ′Ｕ３、Ｑ′Ｕoffから成り、それらのトランジスタサイズ（チャネル長、チャネル幅）において、出力抵抗制御出力バッファの出力最終段プルアップ側で用いられたＱＵ０〜ＱＵ３、ＱＵoffとそれぞれ等しく、また、構成も出力抵抗制御出力バッファの出力最終段プルアップ側と同一で、４ビットのバイナリー信号でオン抵抗を制御する構成となっている。これらプルアップ側の制御用トランジスタ群Ｑ′Ｕoff，Ｑ′Ｕ０〜Ｑ′Ｕ３のドレインが電源（ＶDDQ）に接続され、ソースが共通にパッド２４に接続される。パッド２４は抵抗Ｒrefuを介して接地される。
【００１５】
カウンタ１１６は、クロックＣＬＫに同期して７ビット（Ｑ０〜Ｑ６）のカウント値を出力する。ＡＮＤゲート１４１〜１４４はそれぞれ一方入力にカウントビットＱ１〜Ｑ４を受け、ＡＮＤゲート１４５は一方入力及び他方入力にカウントビットＱ５及びＱ６を受け、ＡＮＤゲート１４５の出力が共通にＡＮＤゲート１４１〜１４４の他方入力に接続される。ＡＮＤゲート１３１〜１３４はそれぞれ一方入力にカウントビットＱ１〜Ｑ４を受け、ＡＮＤゲート１３５は一方入力及び他方入力にカウントビットＱ５及びＱ６を受け、ＡＮＤゲート１３５の出力が共通にＡＮＤゲート１３１〜１３４の他方入力に接続される。
【００１６】
カウンタ１１６から出力される７ビットのカウント値Ｑ０〜Ｑ６を発生させて、ＡＮＤゲート１３１〜１３４及びＡＮＤゲート１４１〜１４４の出力によって、トランジスタＱ′Ｄ０〜Ｑ′Ｄ３、トランジスタＱ′Ｕ０〜Ｑ′Ｕ３のオン、オフを制御し、トランジスタのオン抵抗を変化させる。
【００１７】
カウント値Ｑ０〜Ｑ６のうち、上位２ビット（Ｑ６、Ｑ５）は、プルダウン出力抵抗を制御するモードか、プルアップ出力抵抗を制御するモードか、動作を休止するモードかを指示する。すなわち、カウントビットＱ５，Ｑ６がともに“Ｈ”レベルの時はＡＮＤゲート１４１〜１４４によってプルダウン出力抵抗制御信号を制御し、カウントビットＱ５，Ｑ６がともに“Ｌ”レベルの時はＡＮＤゲート１３１〜１３４によってプルアップ出力抵抗制御信号を制御し、カウントビットＱ６が“Ｈ”、Ｑ５が“Ｌ”の場合と、Ｑ６が“Ｌ”、Ｑ５が“Ｈ”の場合は動作を休止する様な回路構成になっている。
【００１８】
カウントビットＱ５及びＱ６がプルダウンあるいはプルアップ出力抵抗を制御するモードを指示するとき、カウント値Ｑ０〜Ｑ６のうち下位２ビット目から５ビット目のカウントビットＱ１〜Ｑ４の値に従って、トランジスタＱ′Ｕ０〜Ｑ′Ｕ３あるいはトランジスタＱ′Ｄ０〜Ｑ′Ｄ３のオン抵抗が変化する。
【００１９】
カウント値Ｑ０〜Ｑ６のうち下位1ビット（Ｑ０）は出力抵抗制御信号発生回路１０１のタイミングクロックに使用する。
【００２０】
以下、カウンタ１１６は図４１に示すように、ｍ（＞７）ビットのカウント機能を有し、ｍビットのうち上位７ビットをカウント値Ｑ０〜Ｑ６として出力することによりクロックＣＬＫを分周した周波数でカウント動作を行う。このように、カウンタ１１６のカウント値Ｑ０〜Ｑ６が変化する周波数をクロックＣＬＫの周波数より遅くするのは、外乱による環境変化に過度に応答することを避けるためである。したがって、出力抵抗制御信号は数Ｈｚから数十Ｈｚのような低い周波数で変化させることができる。
【００２１】
また、パッド２４より得られる電圧ＰＡＤupはコンパレータ５５の正入力に付与され、パッド２５より得られる電圧ＰＡＤdnはコンパレータ５６の負入力に付与され、パッド３０より得られる参照電圧Ｖrefd（Ｖrefu；ＶrefdとＶrefuとは同一の値）がコンパレータ５５の負入力及びコンパレータ５６の正入力に付与される。
【００２２】
コンパレータ５５の出力信号Ｓ５５はフリップフロップ１２３のＤ入力に付与され、コンパレータ５６の出力信号Ｓ５６はフリップフロップ１２４のＤ入力に付与される。フリップフロップ１２３はクロック入力にカウントビットＱ０を受け、そのＱ出力が４ビットフリップフロップ１２１のクロック入力に接続される。フリップフロップ１２４はクロック入力にカウントビットＱ０を受け、そのＱ出力が４ビットフリップフロップ１２２のクロック入力に接続される。
【００２３】
４ビットフリップフロップ１２１は、Ｄ入力にカウントビットＱ１〜Ｑ４を受け、Ｑ出力から４ビットのプルアップ出力抵抗制御信号ＳＵ（プルアップビット制御信号Ｕ０〜Ｕ３）を出力する。４ビットフリップフロップ１２２は、Ｄ入力にカウントビットＱ１〜Ｑ４を受け、Ｑ出力から４ビットのプルダウン出力抵抗制御信号ＳＤ（プルダウンビット制御信号Ｄ０〜Ｄ３）を出力する。
【００２４】
このような構成において、プルダウン出力制御用トランジスタ群トランジスタＱ′Ｄ０〜Ｑ′Ｄ３及びＱ′Ｄoffに注目すると、トランジスタＱ６，Ｑ５がともに“Ｈ”レベルの時にトランジスタＱ′Ｄ０〜Ｑ′Ｄ３のオン，オフを制御してその全体のオン抵抗値Ｒdnを変化させることができる。
【００２５】
例えば、カウントビットＱ４〜Ｑ１が全て“Ｌ”レベルの時はオフセット用のトランジスタＱ′Ｄoff以外は全てオフするため、プルダウン出力制御用トランジスタ群のオン抵抗値Ｒdnは最大値となり、電源に接続された抵抗Ｒrefdとで分圧されてパッド２５より得られる、プルダウン出力制御用トランジスタ回路のソース−ドレイン間電圧ＰＡＤdnは最大値となる。また、カウント値Ｑ０〜Ｑ６がカウントアップして、Ｑ４〜Ｑ１が全て“Ｈ”レベルになった時はオフセット用のトランジスタＱ′Ｄoffも含めて全てのプルダウン側のトランジスタがオンするので、プルダウン出力制御用トランジスタ群のオン抵抗値Ｒdnは最小値となり、電源に接続された抵抗Ｒrefdとで分圧されてパッド２５より得られる、プルダウン出力制御用トランジスタ回路のソース−ドレイン間電圧ＰＡＤdnは最小値となる。
【００２６】
カウントビットＱ４〜Ｑ１が全て“Ｌ”の状態から全て“Ｈ”の状態になるまでのパッド２５より得られる電圧ＰＡＤdnの接地レベルに対する電圧の変化を図４２及び図４３に示す。図４２及び図４３に示すように電圧ＰＡＤdnは階段状に電圧が下降していき、あるＱ４〜Ｑ１の値でコンパレータ５６に入力している参照電圧Ｖrefdを下回る。
【００２７】
参照電圧Ｖrefdは、プルダウン出力制御用トランジスタ群のオン抵抗値Ｒdnが所定の出力抵抗値になった時に電圧ＰＡＤdnと等しくなるように予め設定されているため、電圧ＰＡＤdnが参照電圧Ｖrefdを初めて下回った時のカウントビットＱ４〜Ｑ１の値を出力抵抗制御出力バッファ１０２に付与すればよいことになる。プルダウン側のコンパレータ５６は、電圧ＰＡＤdnと参照電圧Ｖrefdとを比較して前者が後者よりも低くなった時に信号Ｓ５６が“Ｌ”から“Ｈ”レベルに変化する。この信号Ｓ５６はフリップフロップ１２４を１段経由した後、出力抵抗制御出力バッファ１０２にプルダウン出力抵抗制御信号ＳＤを出力する４ビットフリップフロップ１２２のクロック入力に付与される。
【００２８】
信号Ｓ５６に基づく信号が４ビットフリップフロップ１２２のクロック入力に付与されると、電圧ＰＡＤdnが参照電圧Ｖrefdを下回った時のカウントビットＱ４〜Ｑ１の値が４ビットフリップフロップ１２２にラッチされ、４ビットフリップフロップ１２２のＱ出力からプルダウン出力抵抗制御信号ＳＤが出力される。
【００２９】
このときのプルダウン側トランジスタ群のオン抵抗値Ｒdnは、参照抵抗Ｒrefdの参照抵抗値をＲＤ、参照抵抗Ｒrefdに接続している電源レベルがＶDDQ、参照電圧をＶrefdとすると、下記(I)式で決定する。
【００３０】
Ｒdn＝ＲＤ・Ｖrefd／（ＶDDQ−Ｖrefd）−Δrd…(I)
なお、オン抵抗値Ｒdnは、図４３に示すようにＰＡＤdnの電位が参照電圧Ｖrefdを初めて下回ったときのオン抵抗なので、参照電圧Ｖrefdに対して電圧ＰＡＤdnの電位が下回った分だけ参照抵抗値ＲＤより小さくなる。その分を(I)式においてΔrdで表した。例えば、ＲＤ＝５０（Ω）、ＶDDQ＝１．５（Ｖ）、Ｖrefd＝０．７５（Ｖ）とすると、Ｒdn＝５０−Δrd（Ω）となる。
【００３１】
次にプルアップ出力制御用トランジスタ群に注目すると、カウントビットＱ６，Ｑ５が共に“Ｌ”レベルの時にトランジスタＱ′Ｕ０〜Ｑ′Ｕ３のオン，オフを制御して、全体のオン抵抗値Ｒupを変化させることができる。
【００３２】
例えば、カウントビットＱ４〜Ｑ１が全て“Ｌ”レベルの時はオフセット用のＮＭＯＳトランジスタＱ′Ｕoff以外は全てオフしているので、プルアップ出力制御用トランジスタ群のオン抵抗値Ｒupは最大値となり、接地レベルに接続された抵抗Ｒrefuとで分圧されてパッド２４より得られる、プルアップ出力制御用トランジスタ群のドレイン−接地間電圧ＰＡＤupは最小値となる。また、カウンタ１１６がカウントアップして、Ｑ４〜Ｑ１が全て“Ｈ”レベルになった時はオフセット用のトランジスタＱ′Ｕoffも含めて全てのプルアップ側のＭＯＳトランジスタがオンするので、プルアップ出力制御用トランジスタ群のオン抵抗値Ｒupは最小値となり、接地レベルに接続された抵抗Ｒrefuとで分圧されてパッド２４より得られる、プルアップ出力制御用トランジスタ群のドレイン−接地間電圧ＰＡＤupは最大値となる。
【００３３】
カウントビットＱ４〜Ｑ１が全て“Ｌ”の状態から全て“Ｈ”の状態になるまでのパッド２４の電圧ＰＡＤupの接地レベルに対する電圧の変化を図４４及び図４５に示す。図４４及び図４５に示すように、電圧ＰＡＤupが階段状に上昇していき、あるＱ４〜Ｑ１の値でコンパレータ５５に入力している参照電圧Ｖrefuを上回る。参照電圧Ｖrefuは、プルアップ出力制御用トランジスタ群のオン抵抗値Ｒupが所定の出力抵抗値になった時、電圧ＰＡＤupと等しくなるように予め設定されているため、参照電圧Ｖrefuを初めて上回った時のカウントビットＱ４〜Ｑ１の値を出力抵抗制御出力バッファ１０２に付与すればよいことになる。プルアップ側のコンパレータ５５の出力信号Ｓ５５は、電圧ＰＡＤupと参照電圧Ｖrefuとを比較し、前者が後者よりも高くなった時に“Ｌ”レベルから“Ｈ”レベルに変換する。この信号Ｓ５５の信号変化はフリップフロップ１２３を１段経由した後、プルアップ出力抵抗制御信号ＳＵを出力する４ビットフリップフロップ１２１のクロック入力に付与される。
【００３４】
信号Ｓ５５に基づく信号が４ビットフリップフロップ１２１のクロック入力に付与されると、電圧ＰＡＤupが参照電圧Ｖrefuを上回った時のカウントビットＱ４〜Ｑ１の値が４ビットフリップフロップ１２１でラッチされて、４ビットフリップフロップ１２１のＱ出力よりプルアップ出力抵抗制御信号ＳＵが出力抵抗制御出力バッファ１０２に付与される。
【００３５】
このときのオン抵抗値Ｒupは、参照抵抗Ｒrefuの抵抗値をＲＵ、プルアップ出力制御用トランジスタ群のドレイン側に接続している電源レベルがＶDDQ、参照電圧をＶrefuとすると、下記(II)式で決定する。
【００３６】
Ｒup＝ＲＵ・（ＶDDQ−Ｖrefu）／Ｖrefu−Δru…(II)
オン抵抗値Ｒupは、図４５に示すように、電圧ＰＡＤupが参照電圧Ｖrefuを初めて上回ったときのオン抵抗値であるため、参照電圧Ｖrefuに対して電圧ＰＡＤupが上回った分だけ参照抵抗値ＲＵより小さくなる。その分を上式においてΔruで表した。例えば、Ｒrefu＝５０（Ω）、ＶDDQ＝１．５（Ｖ）、Ｖrefu＝０．７５（Ｖ）とすると、Ｒup＝５０−Δru（Ω）となる。
【００３７】
従来の半導体集積回路は、上記構成の出力抵抗制御信号発生回路１０１及び出力抵抗制御出力バッファ１０２を用いることにより、トランジスタの製造上のばらつき、動作温度、電源電圧の変動に対し、出力バッファの出力抵抗が常に所定の値を維持するように制御することができる。
【発明の開示】
【発明が解決しようとする課題】
【００３８】
しかしながら、出力抵抗制御信号発生回路１０１より出力された複数ビットのプルアップ出力抵抗制御信号ＳＵ及びプルダウン出力抵抗制御信号ＳＤは、プルアップ出力抵抗制御信号線群１０３及びプルダウン出力抵抗制御信号線群１０４を駆動しているドライバーの性能、各信号線に付く容量、抵抗により、ビット間でスキューが発生する事が予想される。
【００３９】
図４６のように、出力抵抗制御出力バッファ１０２内のプルダウン側出力抵抗制御出力バッファ１０２Ｐが、伝送線路１１０上の終端抵抗Ｒ３と出力抵抗制御出力バッファの最終段トランジスタのプルダウン側の出力抵抗（オン抵抗値Ｒdn）との分圧で出力の“Ｌ”レベルを決定しているような伝送系におけるビット間スキューの問題について考える。
【００４０】
例えば、４ビットのプルダウン出力抵抗制御信号ＳＤ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）が、（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（１，０，０，０，）から（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，１，１，１，）に変化した際に図４７のようにビット間スキューＢＳが発生した場合、ビット間スキューＢＳが生じた期間において（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，０，０，）となる。このような出力抵抗制御信号Ｄ０〜Ｄ３が図４６で示したプルダウン側出力抵抗制御出力バッファ１０２Ｐの制御回路１１５に入力すると、出力パッド２０より得られるデータ出力ＤＯには、図４７のようなグリッチＧが発生する。このグリッチＧが伝送線路１１０を伝わり、伝送品質を落とすことになる。
【００４１】
また、同様に図４６で示した伝送系において、前述のような出力抵抗制御信号のビット間スキューは発生しないと仮定しても、例えば図４８に示すように、４ビットのプルダウン出力抵抗制御信号ＳＤ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）が、（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（１，０，０，０，）から（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，１，１，）のように大きく変化した場合、出力バッファ最終段のプルダウン側トランジスタ群を流れる電流量が急激に変化し、ＬＳＩのパッケージなどに起因するインダクタンス成分により、出力パッド２０のデータ出力ＤＯにグリッチＧが発生し、また、出力パッド２０のＤＣ的な電位変動ΔＶも大きく、それらが伝送系の伝送品質を落とすことになる。
【００４２】
また、これまで説明してきたように、出力バッファの出力抵抗を制御するためには出力抵抗制御信号発生回路１０１から出力される複数ビットの制御信号ＳＤ，ＳＵが必要である。より細かな制御をおこなうためには、より多いビット数の制御信号必要となるが、後述するように、出力バッファを構成するための物理的なパターンレイアウトが困難になり、制御信号数を必要以上に多くすることはできない。
【００４３】
また、ＬＳＩのテスト項目に含まれている出力バッファのＤＣテスト時において、出力抵抗制御出力バッファの出力抵抗値が、複数ビットの出力抵抗制御信号に応じて変動し、適当な出力抵抗値が得られているかどうかテストする必要がある。従来例に示される回路構成では、外部から任意の出力抵抗制御信号ＳＤ，ＳＵを各々の出力バッファ回路に付与することはできないという問題点があった。
【００４４】
上記問題を解消すべく、複数ビットの出力抵抗制御信号ＳＤ，ＳＵのビット数分、外部から入力する回路構成をとるにしても、その本数分の入力ピンがＬＳＩに必要となり、ＬＳＩ全体の入出力ピンの増加につながり実用的でない。
【００４５】
また、従来の構成を用いて上記テストを行う場合、通常動作と同じようにクロックＣＬＫを入力し続けなければならない。出力抵抗制御信号発生回路１０１は、外乱による環境変動に過度に応答しないように、出力抵抗制御信号ＳＤ，ＳＵは数Ｈｚ〜数十Ｈｚというような低い周波数でカウンタ１１６をカウント動作させるため、ファンクションテスト等のテスト時には長大なクロック入力パターンが必要になる。このことは、テスタのパターンメモリの容量以上になった時に問題となり、また、テスト時間が増大するなど多大な悪影響を与えることになる。
【００４６】
次に従来例の回路構成における、複数ビットの出力抵抗制御信号を各々の出力バッファへ分配するための物理的なパターンレイアウトについて考える。出力抵抗制御信号発生回路１０１及び出力抵抗制御出力バッファ１０２は、入力バッファ回路と出力バッファ回路を同一領域内に配置した双方向バッファ回路の出力バッファ部にも適用することができる。
【００４７】
ＬＳＩ内部の論理回路で使用されているクロックとの同期回路などのクロック系制御回路領域１５３を含むような双方向バッファ回路領域ＢＡは図４９に示すレイアウト構成をとることが一般的に考えられる。
【００４８】
複数の双方向バッファ回路領域ＢＡの隣接配置により双方向バッファ回路領域群ＢＡＧ３が設けられる。なお、複数の双方向バッファ回路領域ＢＡそれぞれの入出力パッド１５０は配列ピッチＰＩＴＣＨ間隔で設けられる。
【００４９】
データ入力、クロック系の制御信号等の信号入力部から構成される信号ピン領域１５４から信号がクロック系制御回路領域１５３に得られる。クロック系制御回路領域１５３はクロックとの同期回路（主としてフリップフロップ）等を含む制御回路が形成されており、複雑な配線構造となっている。
【００５０】
クロック系制御回路領域１５３からドライバ回路領域１５１にハイインピーダンス制御信号（入出力パッド１５０をハイインピーダンスにするか否かを制御する信号）等の信号をドライバ回路領域１５１に与える。
【００５１】
ドライバ回路領域１５１は、出力抵抗制御出力バッファ１０２の制御回路１１４，１１５（図３９参照）と等価な回路を有し、クロック系制御回路領域１５３から得られる信号等に基づき、最終段トランジスタ領域１６０に制御信号を出力する。
【００５２】
最終段トランジスタ領域１６０内のプルアップトランジスタ群１０７及びプルダウントランジスタ群１０８は、ドライバ回路領域１５１から出力される制御信号によって出力抵抗を変化させて、入出力パッド１５０から信号を外部に出力する。
【００５３】
また、入力回路領域１５２は入出力パッド１５０から得られる信号に基づき制御信号をクロック系制御回路領域１５３に与える。
【００５４】
このような構成の双方向バッファ回路領域ＢＡに対して、出力抵抗制御信号発生回路１０１のプルアップ出力抵抗制御信号ＳＵ及びプルダウン出力抵抗制御信号ＳＤを、内部のドライバ回路領域１５１に与える場合、信号ピン領域１５４から与えるのが一般的である。
【００５５】
しかしながら、クロック系制御回路領域１５３は内部で複雑な配線がなされているため、クロック系制御回路領域１５３の回路に悪影響を与えることなく、プルアップ出力抵抗制御信号ＳＵ、プルダウン出力抵抗制御信号ＳＤ伝達用の内部配線を双方向バッファ回路領域ＢＡ内に形成することは、回路パターン設計上大変困難である。さらに、その困難度合いは、配列ピッチＰＩＴＣＨが小さくなったり、出力抵抗制御信号のビット数が多くなれば増すことになる。
【００５６】
このように、双方向バッファ回路領域ＢＡの信号ピン領域１５４から出力抵抗制御信号を供給することが困難であるという問題点があった。
【００５７】
この発明は上記問題点を解決するためになされたもので、データ伝送品質を落とさず、出力バッファ回路の出力抵抗値を常に所定の値になるように制御すること、出力抵抗制御信号のビット数を必要最小限に抑えること、テスト時において任意の出力抵抗制御信号の付与を実現すること、ファンクションテスト時間の短縮を図ること及びそれを実現するための物理的なパターンレイアウトを与えることのうち、少なくとも１つが可能な構成の半導体集積回路を得ることを目的とする。
【課題を解決するための手段】
【００５８】
この発明にかかる請求項１記載の半導体集積回路は、出力抵抗制御信号を発生する出力抵抗制御信号発生回路と、各々が出力パッドに信号を出力する実動作出力バッファを有し、前記出力抵抗制御信号に基づき各々の前記実動作出力バッファの出力抵抗値が制御可能な複数の出力抵抗制御出力バッファ回路とを備えた半導体集積回路であって、前記複数の出力抵抗制御出力バッファ回路は、第１の方向に隣接して形成された複数のバッファ回路領域内にそれぞれ形成され、前記複数の前記バッファ回路領域はそれぞれ外部との信号の入出力を行う入出力ピンを有する信号入出力領域と、前記入出力信号領域から与えられる信号をもとに制御信号を生成する制御回路が形成される制御回路領域と、前記出力パッドと前記実動作出力バッファとが形成される出力段領域とを有し、前記出力抵抗制御信号発生回路は前記複数のバッファ回路領域の外部に形成され、前記複数のバッファ領域それぞれにおいて、前記第１の方向と交差する第２の方向に、前記信号入出力領域、前記制御回路領域、前記出力段領域の順にこれらの領域が形成され、前記出力抵抗制御信号伝達用の信号線が形成される信号線領域を前記制御回路領域と前記出力段領域との間の領域上に、前記第１の方向にそって形成している。
さらに、請求項２記載の半導体集積回路において、前記複数の出力抵抗制御出力バッファ回路はそれぞれ、前記出力段領域と前記信号線領域との間の領域に、前記出力抵抗制御信号をラッチするラッチ部をさらに有し、前記ラッチ部は、前記出力抵抗制御信号伝達用の信号線を介して前記出力抵抗制御信号が入力される。
【００５９】
また、請求項３記載の半導体集積回路において、前記複数のバッファ回路領域間の空き領域に出力抵抗制御信号の入力領域を確保して形成され、前記出力抵抗制御信号をラッチするラッチ部をさらに備え、前記ラッチ部のラッチ内容伝達用の信号線を、前記出力抵抗制御信号伝達用の信号線として、前記複数のバッファ回路領域それぞれの領域上に前記第１の方向にそって形成している。
【発明の効果】
【００６０】
以上説明したように、請求項１及び請求項２記載の半導体集積回路において、出力抵抗制御信号伝達用の信号線を複数のバッファ回路領域それぞれの制御回路領域と出力段領域との間の領域上に、複数のバッファ回路領域の配列方向である第１の方向にそって形成しており、複数のバッファ回路領域の信号入出力領域及び信号入出力領域を介して信号の授受を行う制御回路等の複雑な配線を要する領域に影響を与えることがないため、出力抵抗制御信号伝達用の信号線を回路パターン設計上の困難を伴うことなく形成することができる。
【００６１】
請求項３記載の半導体集積回路は、複数のバッファ回路領域間の空き領域に出力抵抗制御信号の入力領域を確保して形成され、出力抵抗制御信号をラッチするラッチ部をさらに備えたため、ラッチ部を複数の出力抵抗制御出力バッファ回路で共有することにより、回路全体の集積度の向上を図ることができる。
【発明を実施するための最良の形態】
【００６２】
＜＜実施の形態１＞＞
図１及び図２はこの発明の実施の形態１の半導体集積回路の構成を示す回路図であり、図１及び図２は切断線Ａ１により分離された出力抵抗制御信号発生回路１及び出力抵抗制御出力バッファ回路２をそれぞれ示している。なお、図５０は図１と図２との組合せ関係を示す説明図である。
【００６３】
図２に示すように、出力パッド２０に信号を出力する出力抵抗制御出力バッファ（実動作出力バッファ）は、プルアップ側（電源側）のトランジスタＱＵ０〜ＱＵ３、ＱＵoffとプルダウン側のトランジスタＱＤ０〜ＱＤ３及びＱＤoffとから構成される。
【００６４】
上記出力抵抗制御出力バッファのプルダウン側及びプルアップ側の出力抵抗（値）は、４ビットのプルダウン出力抵抗制御信号（Ｄ３，Ｄ２，Ｄ１，Ｄ０）と、４ビットのプルアップ出力抵抗制御信号（Ｕ３，Ｕ２，Ｕ１，Ｕ０）及び出力抵抗制御トリガ信号ＳＴＲＢにより制御される。実施の形態１では、出力バッファの最終段トランジスタのプルダウン側及びプルアップ側の電流量、すなわち出力抵抗はそれぞれトランジスタＱＤ０〜ＱＤ３及びＱＵ０〜ＱＵ３のゲートに入力する４ビットのバイナリー信号で制御する構成となっている。
【００６５】
トランジスタＱＤ０〜ＱＤ３において、チャネル長はすべて等しく、また、チャネル幅Ｗは８×Ｗ（ＱＤ０）＝４×Ｗ（ＱＤ１）＝２×Ｗ（ＱＤ２）＝Ｗ（ＱＤ３）の関係を満たしている。また、トランジスタＱＵ０〜ＱＵ３において、チャネル長はすべて等しく、また、チャネル幅Ｗは８×Ｗ（ＱＵ０）＝４×Ｗ（ＱＵ１）＝２×Ｗ（ＱＵ２）＝Ｗ（ＱＵ３）の関係を満たしている。トランジスタＱＤoff、ＱＵoffはそれぞれ、トランジスタＱＤ０〜ＱＤ３、ＱＵ０〜ＱＵ３がすべてオフになったとき、出力パッド２０がハイインピーダンス状態にならないように、オフセットとして設けられている。
【００６６】
プルアップ側のトランジスタＱＵ０〜ＱＵ３、ＱＵoffのドレインは電源（ＶDDQ）に接続されている。また、出力パッド２０は伝送線（図２では図示せず）を介して終端抵抗（図２では図示せず）によって所定の終端電位Ｖｔが終端となっている。
【００６７】
図２に示すように、出力抵抗制御信号発生回路１より出力された４ビットのプルダウン出力抵抗制御信号（Ｄ３，Ｄ２，Ｄ１，Ｄ０）、同じく４ビットのプルアップ出力抵抗制御信号（Ｕ３，Ｕ２，Ｕ１，Ｕ０）は、出力抵抗制御出力バッファ回路２内に設けられたラッチ回路部１７及び１６に入力し、その出力信号（Ｄ３Ｌ，Ｄ２Ｌ，Ｄ１Ｌ，Ｄ０Ｌ）、（Ｕ３Ｌ，Ｕ２Ｌ，Ｕ１Ｌ，Ｕ０Ｌ）がそれぞれプルダウン側及びプルアップ側の出力抵抗を制御する制御回路１９及び１８を経て、トランジスタＱＤ０〜ＱＤ３、ＱＵ０〜ＱＵ３のゲートに入力する。また、出力抵抗制御トリガ信号ＳＴＲＢはラッチ回路部１６及び１７に共通に入力される。
【００６８】
ラッチ回路部１６のＤラッチ６０〜６３はＴ（トグル）入力に出力抵抗制御トリガ信号ＳＴＲＢを共通に受け、それぞれのＤ入力にプルアップビット制御信号Ｕ０〜Ｕ３を受ける。そして、Ｄラッチ６０〜６３それぞれのＱ出力より得られる制御信号Ｕ０Ｌ〜Ｕ３Ｌとなる。
【００６９】
ラッチ回路部１７のＤラッチ６５〜６８はＴ入力に出力抵抗制御トリガ信号ＳＴＲＢを共通に受け、それぞれのＤ入力にプルダウンビット制御信号Ｄ０〜Ｄ３を受ける。そして、Ｄラッチ６５〜６８それぞれのＱ出力より得られる制御信号Ｄ０Ｌ〜Ｄ３Ｌとなる。
【００７０】
制御回路１８のＮＡＮＤゲート７０〜７３は一方入力に制御信号Ｕ０Ｌ〜Ｕ３Ｌをそれぞれ受け、出力がそれぞれインバータ８０〜８３の入力に接続される。インバータ８０〜８３の出力がトランジスタＱＵ０〜ＱＵ３のゲートにそれぞれ接続される。
【００７１】
制御回路１９のＮＡＮＤゲート７５〜７８は一方入力に制御信号Ｄ０Ｌ〜Ｄ３Ｌをそれぞれ受け、出力がそれぞれインバータ８５〜８８の入力に接続される。インバータ８５〜８８の出力がトランジスタＱＤ０〜ＱＤ３のゲートにそれぞれ接続される。
【００７２】
データ入力ＤＩがバッファ５７の入力に付与され、バッファ５７の出力がインバータ５８の入力に接続される。そして、バッファ５７の出力がＮＡＮＤゲート７０〜７３の他方入力及びトランジスタＱＵoffのゲートに共通に接続されるとともに、インバータ５８の出力がＮＡＮＤゲート７５〜７８の他方入力及びトランジスタＱＤoffのゲートに共通に接続される。
【００７３】
一方、図１に示すように、出力抵抗制御信号発生回路１内の、プルダウン側の制御用出力バッファは、プルダウン出力制御用トランジスタ群トランジスタＱ′Ｄ０〜Ｑ′Ｄ３、Ｑ′Ｄoffから成り、トランジスタサイズ（チャネル長、チャネル幅）において、出力抵抗制御出力バッファのトランジスタＱＤ０〜ＱＤ３、ＱＤoffとそれぞれ等しく、また、構成も出力抵抗制御出力バッファのプルダウン側のものと同一で、４ビットのバイナリー信号でオン抵抗を制御する構成となっている。これらプルダウン側の制御用トランジスタ群Ｑ′Ｄoff，Ｑ′Ｄ０〜Ｑ′Ｄ３のソースは接地され、ドレインが共通にパッド２５に接続される。パッド２５は抵抗Ｒrefdを介して電源（ＶDDQ）に接続される。
【００７４】
同様に、プルアップ側の制御用出力バッファは、プルアップ出力制御用トランジスタ群Ｑ′Ｕ０〜Ｑ′Ｕ３、Ｑ′Ｕoffから成り、トランジスタサイズ（チャネル長、チャネル幅）において、出力抵抗制御出力バッファのプルアップ側で用いられたトランジスタＱＵ０〜ＱＵ３、ＱＵoffとそれぞれ等しく、また、構成も出力抵抗制御出力バッファのプルアップ側のものと同一で、４ビットのバイナリー信号でオン抵抗を制御する構成となっている。これらプルアップ側の制御用トランジスタ群Ｑ′Ｕoff，Ｑ′Ｕ０〜Ｑ′Ｕ３のドレインが電源（ＶDDQ）に接続され、ソースが共通にパッド２４に接続される。パッド２４は抵抗Ｒrefuを介して接地される。
【００７５】
カウンタ１５から出力される６ビットのカウント値Ｑ０〜Ｑ５を発生させて、ＡＮＤゲート５１〜５４の出力によって、トランジスタＱ′Ｄ０〜Ｑ′Ｄ３、トランジスタＱ′Ｕ０〜Ｑ′Ｕ３のオン、オフを制御し、トランジスタのオン抵抗を変化させる。
【００７６】
カウント値Ｑ０〜Ｑ５のうち上位１ビットであるカウントビットＱ５は、プルアップ及びプルダウン出力抵抗を制御するモードか、動作を休止するモードかを指示する。すなわち、カウントビットＱ５が“Ｌ”レベルの時はＡＮＤゲート５１〜５４によってプルアップビット制御信号Ｕ０〜Ｕ３及びプルダウンビット制御信号Ｄ０〜Ｄ３を制御し、Ｑ５が“Ｈ”の場合は動作を休止する様な回路構成になっている。
【００７７】
カウントビットＱ５が制御用出力バッファのプルダウン及びプルアップ出力抵抗を制御するモードを指示するとき、カウント値Ｑ０〜Ｑ４のうち下位２ビット目から５ビット目のカウントビットＱ１〜Ｑ４の値に従って、トランジスタＱ′Ｕ０〜Ｑ′Ｕ３及びトランジスタＱ′Ｄ０〜Ｑ′Ｄ３のオン抵抗が変化する。
【００７８】
カウント値Ｑ０〜Ｑ５のうち下位１ビット（Ｑ０）は出力抵抗制御信号発生回路１のタイミングクロックに使用する。
【００７９】
また、プルアップ側のパッド２４より得られる電圧ＰＡＤupはコンパレータ５５の正入力に付与され、プルダウン側のパッド２５より得られる電圧ＰＡＤdnはコンパレータ５６の負入力に付与され、パッド３０より得られる参照電圧Ｖrefd（Ｖrefu；ＶrefdとＶrefuとは同一の値）がコンパレータ５５の負入力及びコンパレータ５６の正入力に付与される。
【００８０】
コンパレータ５５の出力信号Ｓ５５（第１の判定信号）はフリップフロップ１３のＤ入力に付与され、コンパレータ５６の出力信号Ｓ５６（第２の判定信号）はフリップフロップ１４のＤ入力に付与される。フリップフロップ１３はクロック入力にカウントビットＱ０を受け、そのＱ出力が４ビットフリップフロップ１１のクロック入力に接続される。フリップフロップ１４はクロック入力にカウントビットＱ０を受け、そのＱ出力が４ビットフリップフロップ１２のクロック入力に接続される。
【００８１】
４ビットフリップフロップ１１は、Ｄ入力にカウントビットＱ１〜Ｑ４を受け、Ｑ出力から４ビットのプルアップ出力抵抗制御信号ＳＵ（プルアップビット制御信号Ｕ０〜Ｕ３）を出力する。すなわち、プルアップビット制御信号Ｕ０〜Ｕ３がプルアップ出力抵抗制御信号線群Ｌ２を介してラッチ回路部１６のＤラッチ６０〜６３のＤ入力に付与される。
【００８２】
４ビットフリップフロップ１２は、Ｄ入力にカウントビットＱ１〜Ｑ４を受け、Ｑ出力から４ビットのプルダウン出力抵抗制御信号ＳＤ（プルダウンビット制御信号Ｄ０〜Ｄ３）を出力する。すなわち、プルダウンビット制御信号Ｄ０〜Ｄ３がプルダウン出力抵抗制御信号線群Ｌ１を介してラッチ回路部１７内のＤラッチ６５〜６８のＤ入力に付与される。
【００８３】
カウンタ１５はクロックＣＬＫに同期してカウント値Ｑ０〜Ｑ５をアップカウントする。デコーダ１０はカウント値Ｑ０〜Ｑ５に基づき出力抵抗制御トリガ信号ＳＴＲＢを出力する。
【００８４】
図３はデコーダ１０の内部構成を示す回路図である。図３に示すように、インバータ９１〜９３の入力にカウントビットＱ１〜Ｑ３をそれぞれ受け、６入力のＡＮＤゲート５９はカウントビットＱ０，Ｑ４及びＱ５並びにインバータ９１〜９３の出力を受け、これら６入力信号のＡＮＤ演算を行って出力抵抗制御トリガ信号ＳＴＲＢを出力する。
【００８５】
このような構成のデコーダ１０は、カウント値Ｑ０〜Ｑ５が（Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５）＝（１，０，０，０，１，１）となるとき“Ｈ”の出力抵抗制御トリガ信号ＳＴＲＢを出力し、それ以外のときは“Ｌ”の出力抵抗制御トリガ信号ＳＴＲＢを出力する。この出力抵抗制御トリガ信号ＳＴＲＢは出力抵抗制御トリガ信号線Ｌ３を介してラッチ回路部１６及び１７のＤラッチ６０〜６３及び６５〜６８のＴ入力に共通に付与される。
【００８６】
このような構成において、プルダウン出力制御用トランジスタ群トランジスタＱ′Ｄ０〜Ｑ′Ｄ３及びＱ′Ｄoffに注目すると、カウントビットＱ５が“Ｌ”レベルの時にトランジスタＱ′Ｄ０〜Ｑ′Ｄ３（トランジスタＱ′Ｕ０〜Ｑ′Ｕ３）のオン，オフを制御してその全体のオン抵抗値Ｒdn（Ｒup）を変化させることができる。
【００８７】
例えば、カウントビットＱ４〜Ｑ１が全て“Ｌ”レベルの時はオフセット用のトランジスタＱ′Ｄoff以外は全てオフするため、プルダウン出力制御用トランジスタ群のオン抵抗値Ｒdnは最大値となり、電源に接続された抵抗Ｒrefdとで分圧されてパッド２５より得られる、プルダウン出力制御用トランジスタ回路のソース−ドレイン間電圧ＰＡＤdnは最大値となる。また、カウント値Ｑ０〜Ｑ５がカウントアップして、Ｑ４〜Ｑ１が全て“Ｈ”レベルになった時はオフセット用のトランジスタＱ′Ｄoffも含めて全てのプルダウン側のトランジスタがオンするので、プルダウン出力制御用トランジスタ群のオン抵抗値Ｒdnは最小値となり、電源に接続された抵抗Ｒrefdとで分圧されてパッド２５より得られる電圧ＰＡＤdnは最小値となる。
【００８８】
カウントビットＱ４〜Ｑ１が全て“Ｌ”の状態から全て“Ｈ”の状態になるまでのパッド２５より得られる電圧ＰＡＤdnの接地レベルに対する電圧の変化等を図４及び図５（切断線Ａ２によって分離）に示す。なお、図５１は図４と図５との組合せ関係を示す説明図である。
【００８９】
図４及び図５に示すように、クロックＣＬＫの０番目の周期から１５番目の周期までの出力抵抗制御信号決定期間において、電圧ＰＡＤdnは階段状に電圧が下降していき、あるＱ４〜Ｑ１の値（図４では“５”）でコンパレータ５６に入力している参照電圧Ｖrefdを下回る。
【００９０】
参照電圧Ｖrefdは、プルダウン出力制御用トランジスタ群のオン抵抗値Ｒdnが所定の出力抵抗値になった時に電圧ＰＡＤdnと等しくなるように予め設定されているため、参照電圧Ｖrefdを電圧ＰＡＤdnが初めて下回った時のカウントビットＱ４〜Ｑ１の値を出力抵抗制御出力バッファ回路２に付与すればよいことになる。プルダウン側のコンパレータ５６は、電圧ＰＡＤdnと参照電圧Ｖrefdとを比較して前者が後者よりも低くなった時に信号Ｓ５６が“Ｌ”から“Ｈ”レベルに変化する。この信号Ｓ５６はフリップフロップ１４を１段経由した後、出力抵抗制御出力バッファ回路２にプルダウン出力抵抗制御信号ＳＤを出力する４ビットフリップフロップ１２のクロック入力に付与される。
【００９１】
プルダウン側の出力抵抗判定信号である信号Ｓ５６に基づく信号が４ビットフリップフロップ１２のクロック入力に付与されると、電圧ＰＡＤdnが参照電圧Ｖrefdを下回った時のカウントビットＱ４〜Ｑ１の値が４ビットフリップフロップ１２にラッチされ、４ビットフリップフロップ１２のＱ出力からプルダウン出力抵抗制御信号ＳＤが付与される。
【００９２】
デコーダ１０から出力抵抗制御トリガ信号ＳＴＲＢは、図５に示すように、Ｑ４〜Ｑ１のレベルがラッチされてから十分に安定する時刻ｔ１（２４番目のクロックＣＬＫの立ち上がり時）で“Ｌ”レベルから“Ｈ”レベルに変化する。この時刻ｔ１は、カウントビットＱ５が“Ｈ”となって出力抵抗制御信号発生回路１の制御動作が休止した期間の中間付近であるため、４ビットフリップフロップ１２でカウントビットＱ１〜Ｑ４がプルダウンビット制御信号Ｄ０〜Ｄ３としてラッチされる出力抵抗制御信号決定期間後に十分な時間が経過し、次の出力抵抗制御信号を制御するまでに十分な余裕があるため、出力抵抗制御出力バッファ回路２内のラッチ回路部１７のＤラッチ６５〜６８内にプルダウンビット制御信号Ｄ０〜Ｄ３が正確にラッチされる。
【００９３】
このときのプルダウン側トランジスタ群のオン抵抗値Ｒdnは、参照抵抗Ｒrefdの参照抵抗値をＲＤ、参照抵抗Ｒrefdに接続している電源レベルがＶDDQ、参照電圧をＶrefdとすると、下記(I)式（再掲）で決定する。
【００９４】
Ｒdn＝ＲＤ・Ｖrefd／（ＶDDQ−Ｖrefd）−Δrd…(I)
なお、オン抵抗値Ｒdnは、図４に示すように、ＰＡＤdnの電位が参照電圧Ｖrefdを初めて下回ったときのオン抵抗値のため、参照電圧Ｖrefdに対して電圧ＰＡＤdnの電位が下回った分だけ参照抵抗値ＲＤより小さくなる。その分を(I)式においてΔrdで表している。例えば、ＲＤ＝５０（Ω）、ＶDDQ＝１．５（Ｖ）、Ｖrefd＝０．７５（Ｖ）とすると、Ｒdn＝５０−Δrd（Ω）となる。
【００９５】
次にプルアップ出力制御用トランジスタ群に注目すると、カウントビットＱ５が“Ｌ”レベルの時にトランジスタＱ′Ｕ０〜Ｑ′Ｕ３のオン，オフを制御して、全体のオン抵抗値Ｒupを変化させることができる。
【００９６】
例えば、カウントビットＱ４〜Ｑ１が全て“Ｌ”レベルの時はオフセット用のＮＭＯＳトランジスタＱ′Ｕoff以外は全てオフしているので、プルアップ出力制御用トランジスタ群のオン抵抗値Ｒupは最大値となり、接地レベルに接続された抵抗Ｒrefuとで分圧されてパッド２４より得られる、プルアップ出力制御用トランジスタ群のドレイン−接地間電圧ＰＡＤupは最小値となる。また、カウンタ１１５がカウントアップして、Ｑ４〜Ｑ１が全て“Ｈ”レベルになった時はオフセット用のトランジスタＱ′Ｕoffも含めて全てのプルアップ側のＭＯＳトランジスタがオンするので、プルアップ出力制御用トランジスタ群のオン抵抗値Ｒupは最小値となり、パッド２４より得られる電圧ＰＡＤupは最大値となる。
【００９７】
カウントビットＱ４〜Ｑ１が全て“Ｌ”の状態から全て“Ｈ”の状態になるまでのパッド２４の電圧ＰＡＤupの接地レベルに対する電圧の変化を図４及び図５に示す。図４及び図５に示すように、クロックＣＬＫの０番目の周期から１５番目の周期までの出力抵抗制御信号決定期間において、電圧ＰＡＤupが階段状に上昇していき、あるＱ４〜Ｑ１の値（図４では“７”）でコンパレータ５５に入力している参照電圧Ｖrefuを上回る。
【００９８】
参照電圧Ｖrefuは、プルアップ出力制御用トランジスタ群のオン抵抗値Ｒupが所定の出力抵抗値になった時、電圧ＰＡＤupと等しくなるように予め設定されているため、参照電圧Ｖrefuを初めて上回った時のカウントビットＱ４〜Ｑ１の値を出力抵抗制御出力バッファ回路２に付与すればよいことになる。プルアップ側のコンパレータ５５の出力信号Ｓ５５は、電圧ＰＡＤupと参照電圧Ｖrefuとを比較し、前者が後者よりも高くなった時に“Ｌ”レベルから“Ｈ”レベルに変換する。この信号Ｓ５５の信号変化はフリップフロップ１３を１段経由した後、プルアップ出力抵抗制御信号ＳＵを出力する４ビットフリップフロップ１１のクロック入力に付与される。
【００９９】
プルアップ側の出力抵抗の判定信号である信号Ｓ５５に基づく信号が４ビットフリップフロップ１１のクロック入力に付与されると、電圧ＰＡＤupが参照電圧Ｖrefuを上回った時のカウントビットＱ４〜Ｑ１の値が４ビットフリップフロップ１１でラッチされて、４ビットフリップフロップ１１のＱ出力よりプルアップ出力抵抗制御信号ＳＵが出力抵抗制御出力バッファ回路２に付与される。
【０１００】
デコーダ１０から出力される出力抵抗制御トリガ信号ＳＴＲＢは、図５に示すように、プルダウン側と同様、Ｑ４〜Ｑ１のレベルがラッチされてプルアップビット制御信号Ｕ０〜Ｕ３が十分に安定する時刻ｔ１で“Ｌ”レベルから“Ｈ”レベルに変化するため、出力抵抗制御出力バッファ回路２内のラッチ回路部１６のＤラッチ６０〜６３内にプルアップビット制御信号Ｕ０〜Ｕ３が正確にラッチされる。
【０１０１】
このときのオン抵抗値Ｒupは、参照抵抗Ｒrefuの抵抗値をＲＵ、プルアップ出力制御用トランジスタ群ソース側に接続している電源レベルがＶDDQ、参照電圧をＶrefuとすると、下記(II)式（再掲）で決定する。
【０１０２】
Ｒup＝ＲＵ・（ＶDDQ−Ｖrefu）／Ｖrefu−Δru…(II)
オン抵抗値Ｒupは、図４に示すように、電圧ＰＡＤupが参照電圧Ｖrefuを初めて上回ったときのオン抵抗値であるため、参照電圧Ｖrefuに対して電圧ＰＡＤupが上回った分だけ参照抵抗値ＲＵより小さくなる。その分を上式においてΔruで表した。例えば、Ｒrefu＝５０（Ω）、ＶDDQ＝１．５（Ｖ）、Ｖrefu＝０．７５（Ｖ）とすると、Ｒup＝５０−Δru（Ω）となる。
【０１０３】
上記した動作を行う実施の形態１の半導体集積回路は、プルダウン出力抵抗制御信号（Ｄ３，Ｄ２，Ｄ１，Ｄ０）及びプルアップ出力抵抗制御信号（Ｕ３，Ｕ２，Ｕ１，Ｕ０）において発生するビット間スキューを吸収することができる。
【０１０４】
例えば、図６に示すように、出力抵抗制御出力バッファ回路２内のプルダウン側出力抵抗制御出力バッファ回路２Ｐが、伝送線路２３上の終端抵抗Ｒ３と出力抵抗制御出力バッファの最終段トランジスタのプルダウン側の出力抵抗（オン抵抗値Ｒdn）との分圧で出力の“Ｌ”レベルを決定しているような伝送系におけるビット間スキューの問題について考える。
【０１０５】
図７に示すように、出力抵抗制御信号発生回路１から出力されたプルダウン出力抵抗制御信号（Ｄ３，Ｄ２，Ｄ１，Ｄ０）は、信号線を駆動しているドライバーの性能、信号線に付く容量、抵抗により、ビット間でスキューＢＳが発生する事が予想される。
【０１０６】
しかし、実施の形態１の半導体集積回路において、出力抵抗制御信号決定期間経過後のプルダウンビット制御信号Ｄ０〜Ｄ３が十分に安定する時刻ｔ１において出力抵抗制御トリガ信号ＳＴＲＢが“Ｈ”に立ち上がる。
【０１０７】
したがって、ラッチ回路部１７内のＤラッチ６５〜６８内に時刻ｔ１のプルダウンビット制御信号Ｄ０〜Ｄ３がラッチされるため、ラッチ回路部１７のＤラッチ６５〜６８の出力Ｄ０Ｌ〜Ｄ３Ｌにおけるビット間スキューが吸収され、データ出力ＤＯのグリッチＧも無視できるレベルに抑えることができる。
【０１０８】
このように、実施の形態１の半導体集積回路は、伝送品質を落とすことなく、トランジスタＱＵ０〜ＱＵ３、ＱＤ０〜ＱＤ３、ＱＵoff及びＱＤoffからなる出力バッファの出力抵抗値を制御することができる。
【０１０９】
＜＜実施の形態２＞＞
図８及び図９はこの発明の実施の形態２の半導体集積回路の構成を示す図であり、図８及び図９は切断線Ａ３により分離された出力抵抗制御信号発生回路３及び出力抵抗制御出力バッファ回路４をそれぞれ示している。なお、図５２は図８と図９との組合せ関係を示す説明図である。
【０１１０】
図９で示す出力抵抗制御出力バッファ回路４における出力抵抗制御出力バッファの出力抵抗はプルダウン側、プルアップ側はそれぞれ、３ビットのプルダウン出力抵抗制御信号（Ｄ３，Ｄ２，Ｄ１）と、３ビットのプルアップ出力抵抗制御信号（Ｕ３，Ｕ２，Ｕ１）及び出力抵抗制御トリガ信号ＳＴＲＢにより制御される。実施の形態２では、出力抵抗制御出力バッファのプルダウン側、プルアップ側のトランジスタの供給電流量、すなわち出力抵抗はそれぞれトランジスタＱＤ１〜ＱＤ３、ＱＵ１〜ＱＵ３のゲートに入力する３ビットのバイナリー信号で制御する構成となっている。
【０１１１】
トランジスタＱＤ１〜ＱＤ３において、チャネル長はすべて等しく、また、チャネル幅Ｗは４×Ｗ（ＱＤ１）＝２×Ｗ（ＱＤ２）＝Ｗ（ＱＤ３）の関係を満たしている。また、トランジスタＱＵ１〜ＱＵ３において、チャネル長はすべて等しく、また、チャネル幅Ｗは４×Ｗ（ＱＵ１）＝２×Ｗ（ＱＵ２）＝Ｗ（ＱＵ３）の関係を満たしている。トランジスタＱＤoff、ＱＵoffはそれぞれ、トランジスタＱＤ１〜ＱＤ３、ＱＵ１〜ＱＵ３がすべてオフになったとき、出力パッドがハイインピーダンス状態にならないように、オフセットとして設けてある。
【０１１２】
プルアップ側のトランジスタＱＵ１〜ＱＵ３、ＱＵoffのドレインは電源（ＶDDQ）に接続されている。また、出力パッド２０は伝送線（図９では図示せず）を介して終端抵抗（図９では図示せず）によって所定の終端電位Ｖｔが終端となっている。
【０１１３】
図９に示すように、出力抵抗制御信号発生回路３より出力された３ビットのプルダウン出力抵抗制御信号（Ｄ３，Ｄ２，Ｄ１）、同じく３ビットのプルアップ出力抵抗制御信号（Ｕ３，Ｕ２，Ｕ１）は、プルダウン出力抵抗制御信号線群Ｌ４及びプルアップ出力抵抗制御信号線群Ｌ５を介して出力抵抗制御出力バッファ回路４内に設けられたラッチ回路部２７及び２６に入力し、その出力信号（Ｄ３Ｌ，Ｄ２Ｌ，Ｄ１Ｌ）、（Ｕ３Ｌ，Ｕ２Ｌ，Ｕ１Ｌ）がそれぞれプルダウン側及びプルアップ側の出力抵抗を制御する制御回路２９及び２８を経て、トランジスタＱＤ１〜ＱＤ３、ＱＵ１〜ＱＵ３のゲートに入力する。また、出力抵抗制御トリガ信号ＳＴＲＢはラッチ回路部２６及び２７に共通に入力される。
【０１１４】
ラッチ回路部２６のＤラッチ６１〜６３はＴ入力に出力抵抗制御トリガ信号ＳＴＲＢを共通に受け、それぞれのＤ入力にプルアップビット制御信号Ｕ１〜Ｕ３を受ける。そして、Ｄラッチ６１〜６３それぞれのＱ出力より得られる制御信号Ｕ１Ｌ〜Ｕ３Ｌとなる。
【０１１５】
ラッチ回路部２７のＤラッチ６６〜６８はＴ（トグル）入力に出力抵抗制御トリガ信号ＳＴＲＢを共通に受け、それぞれのＤ入力にプルダウンビット制御信号Ｄ１〜Ｄ３を受ける。そして、Ｄラッチ６６〜６８それぞれのＱ出力より得られる制御信号Ｄ１Ｌ〜Ｄ３Ｌとなる。
【０１１６】
制御回路２８のＮＡＮＤゲート７１〜７３は一方入力に制御信号Ｕ１Ｌ〜Ｕ３Ｌをそれぞれ受け、出力がそれぞれインバータ８１〜８３の入力に接続される。インバータ８１〜８３の出力がトランジスタＱＵ１〜ＱＵ３のゲートにそれぞれ接続される。
【０１１７】
制御回路２９のＮＡＮＤゲート７６〜７８は一方入力に制御信号Ｄ１Ｌ〜Ｄ３Ｌをそれぞれ受け、出力がそれぞれインバータ８６〜８８の入力に接続される。インバータ８６〜８８の出力がトランジスタＱＤ１〜ＱＤ３のゲートにそれぞれ接続される。
【０１１８】
データ入力ＤＩがバッファ５７の入力に付与され、バッファ５７の出力がインバータ５８の入力に接続される。そして、バッファ５７の出力がＮＡＮＤゲート７１〜７３の他方入力及びトランジスタＱＵoffのゲートに共通に接続されるとともに、インバータ５８の出力がＮＡＮＤゲート７６〜７８の他方入力及びトランジスタＱＤoffのゲートに共通に接続される。
【０１１９】
図８で示す出力抵抗制御信号発生回路３の構成は図１で示した実施の形態１の出力抵抗制御信号発生回路１とほぼ同様である。以下では出力抵抗制御信号発生回路１と異なる点のみを述べる。
【０１２０】
４ビットフリップフロップ１１及び１２に置き換わって３ビットフリップフロップ２１及び２２が設けられる。３ビットフリップフロップ２１はクロック入力にフリップフロップ１３のＱ出力を受け、Ｄ入力にカウントビットＱ２〜Ｑ４を受ける。そして３ビットフリップフロップ２１のＱ出力より３ビットのプルアップビット制御信号Ｕ１〜Ｕ３を出力する。
【０１２１】
３ビットフリップフロップ２２はクロック入力にフリップフロップ１４のＱ出力を受け、Ｄ入力にカウントビットＱ２〜Ｑ４を受ける。そして、３ビットフリップフロップ２２のＱ出力より３ビットのプルダウンビット制御信号Ｄ１〜Ｄ３を出力する。
【０１２２】
実施の形態１の出力抵抗制御信号発生回路１では、それぞれ４ビットのプルアップビット制御信号Ｕ０〜Ｕ３及びプルダウンビット制御信号Ｄ０〜Ｄ３を出力抵抗制御出力バッファ回路２に出力したが、実施の形態２の出力抵抗制御信号発生回路３は、それぞれ３ビットのプルアップビット制御信号Ｕ１〜Ｕ３及びプルダウンビット制御信号Ｄ１〜Ｄ３を出力抵抗制御出力バッファ回路４に出力している。
【０１２３】
すなわち、実施の形態２の出力抵抗制御出力バッファ回路４は実施の形態１より１ビット少ない３ビット制御で行う仕組みを図８及び図９を用いて、プルダウン側を例として説明する。
【０１２４】
前述したように、出力抵抗制御信号発生回路３のプルダウン側と、出力抵抗制御出力バッファ回路４のプルダウン側は図８及び図９のような構成となっている。図８及び図９中のトランジスタにおいて、チャネル長Ｌはすべて等しく、また、チャネル幅Ｗの関係は８×Ｗ（Ｑ′Ｄ０）＝４×Ｗ（Ｑ′Ｄ１）＝２×Ｗ（Ｑ′Ｄ２）＝Ｗ（Ｑ′Ｄ３）＝４×Ｗ（ＱＤ１）＝２×Ｗ（ＱＤ２）＝Ｗ（ＱＤ３）、及びＷ（Ｑ′Ｄoff）＝Ｗ（ＱＤoff）を満足している。
【０１２５】
プルダウン出力制御用トランジスタ群のパッド２５は参照抵抗Ｒrefdに接続され、その抵抗Ｒrefdの他端は電源（ＶDDQ）に接続されている。ここで、仮にコンパレータ５６の正入力に与える参照電圧Ｖrefd＝ＶDDQ／２と仮定する。すなわち、出力バッファのプルダウン側のオン抵抗値Ｒdnが抵抗Ｒrefdになるように制御される機能を有する回路である。
【０１２６】
カウンタ１５により、（Ｑ４，Ｑ３，Ｑ２，Ｑ１）が（０，０，０，０）から順に（１，１，１，１）にカウントアップしていくと、電圧ＰＡＤdnは図１０に示すように徐々に下がっていき、カウント値“ａ”の状態のとき初めて参照電圧Ｖrefdを下回り、コンパレータ５６の信号Ｓ５６“Ｌ”から“Ｈ”へ反転する。
【０１２７】
図１１に示すように、カウント値“ａ”ときの真のオン抵抗値Ｒdn＝Ｒ２となる。しかしながら、３ビットフリップフロップ２２は、カウントビットＱ１を無視したカウントビットＱ２〜Ｑ４をラッチして、プルダウンビット制御信号Ｄ１〜Ｄ３を出力しているため、（Ｑ４，Ｑ３，Ｑ２，Ｑ１）は最下位ビットＱ１が“０”か“１”の２通りが取り得ることになる。
【０１２８】
まず、最下位ビットＱ１が“０”となった場合を考える。図１１より、出力抵抗制御信号発生回路３側のオン抵抗値はＲ２となる。（Ｑ４，Ｑ３，Ｑ２，Ｑ１）の最下位ビットＱ１が“０”なので、このときトランジスタＱ′Ｄ０はオフの状態である。したがって、トランジスタＱＤ０を省略したトランジスタＱＤ１〜ＱＤ３による出力抵抗制御出力バッファ回路４側のオン抵抗値Ｒdn＝Ｒ２となり、何ら問題はない。
【０１２９】
一方、最下位ビットＱ１が“１”となった場合、このときの出力抵抗制御信号発生回路３側のオン抵抗値も同様にＲ２（＝Ｒrefd−Δｒ２）となる。（Ｑ４，Ｑ３，Ｑ２，Ｑ１）の最下位ビットＱ１が“１”なので、このときトランジスタＱ′Ｄ０はオンの状態である。したがって、トランジスタＱＤ０を省略したトランジスタＱＤ１〜ＱＤ３による出力抵抗制御出力バッファ回路４側のオン抵抗値Ｒdnは、カウント値“ａ”よりも１つ前のカウント値“ａ−１”（最下位ビットＱ１＝“０”）のときの抵抗値Ｒ１（＝Ｒrefd＋Δｒ１）となる。
【０１３０】
ここで、出力バッファの出力抵抗の仕様がＲｏｕｔ＝Ｒrefd±ｒの許容範囲をとるとき、Ｒ１−Ｒ２＝Δｒ１＋Δｒ２＜ｒとなるように設計されていれば、カウント値“ａ”の最下位ビットＱ１が“１”の時は、１つ前のカウント値“ａ−１”の状態の（Ｑ４，Ｑ３，Ｑ２，Ｑ１）をプルダウンビット制御信号Ｄ１〜Ｄ３として出力抵抗制御出力バッファ回路４に出力しても、仕様上全く問題とはならない。
【０１３１】
したがって、カウント値“ａ”における最下位ビットＱ１の“０”，“１”に関係なく、少なくとも１つの出力抵抗制御出力バッファ回路４に分配するプルダウン出力制御信号として、４ビット（Ｑ４，Ｑ３，Ｑ２，Ｑ１）のうち、上位３（＝４−１）ビット（Ｑ４，Ｑ３，Ｑ２）に基づくプルダウンビット制御信号Ｄ１〜Ｄ３を出力すればよい。
【０１３２】
その結果、実施の形態２の出力抵抗制御出力バッファ回路４の出力バッファの最終段トランジスタにおいては最下位ビットに対応したトランジスタＱＤ０を省くことができ、プルダウン出力抵抗制御信号線群Ｌ４の本数を１本削減することができる。勿論、プルアップ側についても同様にすることができ、プルアップ出力抵抗制御信号線群Ｌ５の本数を１本削減することができる。
【０１３３】
上記構成の実施の形態２の半導体集積回路は、実施の形態１同様、プルダウン出力抵抗制御信号Ｄ１〜Ｄ３及びプルアップビット制御信号Ｕ１〜Ｕ３のビット間スキューが出力抵抗制御出力バッファ回路４内のラッチ回路部２７及び２６でそれぞれ吸収され、出力パッド２０より得られるデータ出力ＤＯに現れるグリッチを抑えることができる。
【０１３４】
さらに、実施の形態２の半導体集積回路は、出力抵抗制御信号発生回路３，出力抵抗制御出力バッファ回路４間のプルダウン出力抵抗制御信号線群Ｌ１及びプルアップ出力抵抗制御信号線群Ｌ２の本数を削減して回路構成の簡略化を図ることができる。
【０１３５】
＜＜実施の形態３＞＞
図１２及び図１３はこの発明の実施の形態３の半導体集積回路の構成を示す回路図であり、図１２及び図１３は切断線Ａ４により分離された出力抵抗制御信号発生回路１Ｄ及び出力抵抗制御出力バッファ回路２Ｄをそれぞれ示している。なお、図５３は図１２と図１３との組合せ関係を示す説明図である。
【０１３６】
実施の形態１がプルダウン側、プルアップ側両方の出力抵抗を制御に本発明を適用したものであるのに対し、本実施の形態３はプルダウン側のみの出力抵抗制御用に本発明を適用したものである。
【０１３７】
回路構成上の実施の形態１との基本的な相違点は、図１２及び図１３に示すように、出力抵抗制御信号発生回路１Ｄ及び出力抵抗制御出力バッファ回路２Ｄそれぞれにおいて、プルアップ側に関わる回路構成（４ビットフリップフロップ１１、フリップフロップ１３、トランジスタＱ′Ｕ０〜Ｑ′Ｕ３、トランジスタＱ′Ｕoff、抵抗Ｒrefu、パッド２４、コンパレータ５５、ラッチ回路部１６、制御回路１８、トランジスタＱＵ０〜ＱＵ３、トランジスタＱＵoff、プルアップ出力抵抗制御信号線群Ｌ２等）が削除されている。
【０１３８】
したがって、出力抵抗制御信号発生回路１Ｄからは４ビットのプルダウンビット制御信号Ｄ０〜Ｄ３及び出力抵抗制御トリガ信号ＳＴＲＢがそれぞれプルダウン出力抵抗制御信号線群Ｌ１及び出力抵抗制御トリガ信号線Ｌ３を介して、少なくとも１つの出力抵抗制御出力バッファ回路２Ｄのラッチ回路部１７に分配される。
【０１３９】
この回路構成により、実施の形態３の半導体集積回路は、実施の形態１と同様、プルダウン出力抵抗制御信号Ｄ０〜Ｄ３のビット間スキューが出力抵抗制御出力バッファ回路２Ｄ内のラッチ回路部１７で吸収され、従来例で説明した出力パッド２０に現れるデータ出力ＤＯのグリッチを抑えることができる。
【０１４０】
実施の形態３のような構成は、プルアップ機能のないプルダウン機能のみを有するバッファに適している。そのようなバッファとして例えばオープンドレインバッファがある。
【０１４１】
＜＜実施の形態４＞＞
図１４及び図１５はこの発明の実施の形態４の半導体集積回路の構成を示す回路図であり、図１４及び図１５は切断線Ａ５により分離された出力抵抗制御信号発生回路３Ｄ及び出力抵抗制御出力バッファ回路４Ｄをそれぞれ示している。なお、図５４は図１４と図１５との組合せ関係を示す説明図である。
【０１４２】
実施の形態２がプルダウン側、プルアップ側両方の出力抵抗を制御に本発明を適用したものであるのに対し、本実施の形態４はプルダウン側のみの出力抵抗制御用に本発明を適用したものである。
【０１４３】
回路構成上の実施の形態２との基本的な相違点は、図１４及び図１５に示すように、出力抵抗制御信号発生回路３Ｄ及び出力抵抗制御出力バッファ回路４Ｄそれぞれにおいて、プルアップ側に関わる回路構成（３ビットフリップフロップ２１、フリップフロップ１３、トランジスタＱ′Ｕ０〜Ｑ′Ｕ３、トランジスタＱ′Ｕoff、抵抗Ｒrefu、パッド２４、コンパレータ５５、ラッチ回路部２６、制御回路２８、トランジスタＱＵ１〜ＱＵ３、トランジスタＱＵoff、プルアップ出力抵抗制御信号線群Ｌ５等）が削除されている。
【０１４４】
したがって、出力抵抗制御信号発生回路３Ｄからは３ビットのプルダウンビット制御信号Ｄ１〜Ｄ３及び出力抵抗制御トリガ信号ＳＴＲＢがそれぞれプルダウン出力抵抗制御信号線群Ｌ４及び出力抵抗制御トリガ信号線Ｌ３を介して、少なくとも１つの出力抵抗制御出力バッファ回路４Ｄのラッチ回路部２７に分配される。
【０１４５】
この回路構成により、実施の形態４の半導体集積回路は、実施の形態１同様、プルダウン出力抵抗制御信号Ｄ１〜Ｄ３のビット間スキューが出力抵抗制御出力バッファ回路４Ｄ内のラッチ回路部２７で吸収され、出力パッド２０より得られるデータ出力ＤＯに現れるグリッチを抑えることができる。
【０１４６】
さらに、実施の形態４の半導体集積回路は、実施の形態２同様、プルダウン出力抵抗制御信号線群Ｌ４の信号線数をプルダウン出力抵抗制御信号線群Ｌ１よりも１本削減することができる。
【０１４７】
実施の形態４のような構成は、プルアップ機能のないプルダウン機能のみを有するバッファに適している。そのようなバッファとして例えばオープンドレインバッファがある。
【０１４８】
＜＜実施の形態５＞＞
図１６及び図１７はこの発明の実施の形態５の半導体集積回路の構成を示す回路図であり、図１６及び図１７は切断線Ａ６により分離された出力抵抗制御信号発生回路１Ｕ及び出力抵抗制御出力バッファ回路２Ｕをそれぞれ示している。なお、図５５は図１６と図１７との組合せ関係を示す説明図である。
【０１４９】
実施の形態１がプルダウン側、プルアップ側両方の出力抵抗を制御に本発明を適用したものであるのに対し、本実施の形態５はプルアップ側のみの出力抵抗制御用に本発明を適用したものである。
【０１５０】
回路構成上の実施の形態１との基本的な相違点は、図１６及び図１７に示すように、出力抵抗制御信号発生回路１Ｕ及び出力抵抗制御出力バッファ回路２Ｕそれぞれにおいて、プルダウン側に関わる回路構成（４ビットフリップフロップ１２、フリップフロップ１４、トランジスタＱ′Ｄ０〜Ｑ′Ｄ３、トランジスタＱ′Ｄoff、抵抗Ｒrefd、パッド２５、コンパレータ５６、ラッチ回路部１７、制御回路１９、トランジスタＱＤ０〜ＱＤ３、トランジスタＱＤoff、プルダウン出力抵抗制御信号線群Ｌ１等）が削除されている。
【０１５１】
したがって、出力抵抗制御信号発生回路１Ｕからは４ビットのプルアップビット制御信号Ｕ０〜Ｕ３及び出力抵抗制御トリガ信号ＳＴＲＢがそれぞれプルアップ出力抵抗制御信号線群Ｌ２及び出力抵抗制御トリガ信号線Ｌ３を介して、少なくとも１つの出力抵抗制御出力バッファ回路２Ｕのラッチ回路部１６に分配される。
【０１５２】
この回路構成により、実施の形態５の半導体集積回路は、実施の形態１と同様、プルアップ出力抵抗制御信号Ｕ０〜Ｕ３のビット間スキューが出力抵抗制御出力バッファ回路２Ｕ内のラッチ回路部１６で吸収され、従来例で説明した出力パッド２０に現れるデータ出力ＤＯのグリッチを抑えることができる。
【０１５３】
実施の形態５のような構成は、プルダウン機能のないプルアップ機能のみを有する出力バッファに適している。
【０１５４】
＜＜実施の形態６＞＞
図１８及び図１９はこの発明の実施の形態６の半導体集積回路の構成を示す回路図であり、図１８及び図１９は切断線Ａ７により分離された出力抵抗制御信号発生回路３Ｕ及び出力抵抗制御出力バッファ回路４Ｕをそれぞれ示している。なお、図５６は図１８と図１９との組合せ関係を示す説明図である。
【０１５５】
実施の形態２がプルダウン側、プルアップ側両方の出力抵抗を制御に本発明を適用したものであるのに対し、本実施の形態６はプルアップ側のみの出力抵抗制御用に本発明を適用したものである。
【０１５６】
回路構成上の実施の形態２との基本的な相違点は、図１８及び図１９に示すように、出力抵抗制御信号発生回路３Ｕ及び出力抵抗制御出力バッファ回路４Ｕそれぞれにおいて、プルダウン側に関わる回路構成（３ビットフリップフロップ２２、フリップフロップ１４、トランジスタＱ′Ｄ０〜Ｑ′Ｄ３、トランジスタＱ′Ｄoff、抵抗Ｒrefd、パッド２５、コンパレータ５６、ラッチ回路部２７、制御回路２９、トランジスタＱＤ１〜ＱＤ３、トランジスタＱＤoff、プルダウン出力抵抗制御信号線群Ｌ４等）が削除されている。
【０１５７】
したがって、出力抵抗制御信号発生回路３Ｕからは３ビットのプルアップビット制御信号Ｕ１〜Ｕ３及び出力抵抗制御トリガ信号ＳＴＲＢがそれぞれプルアップ出力抵抗制御信号線群Ｌ５及び出力抵抗制御トリガ信号線Ｌ３を介して、少なくとも１つの出力抵抗制御出力バッファ回路４Ｕのラッチ回路部２６に分配される。
【０１５８】
この回路構成により、実施の形態６の半導体集積回路は、実施の形態１同様、プルアップ出力抵抗制御信号Ｕ１〜Ｕ３のビット間スキューが出力抵抗制御出力バッファ回路４Ｕ内のラッチ回路部２６で吸収され、出力パッド２０より得られるデータ出力ＤＯに現れるグリッチを抑えることができる。
【０１５９】
さらに、実施の形態６の半導体集積回路は、実施の形態２同様、プルアップ出力抵抗制御信号線群Ｌ５の信号線数をプルアップ出力抵抗制御信号線群Ｌ１よりも１本削減することができる。
【０１６０】
実施の形態６のような構成は、プルダウン機能のないプルアップ機能のみ有する出力バッファに適している。
【０１６１】
＜＜実施の形態７＞＞
図２０及び図２１はこの発明の実施の形態７の半導体集積回路の構成を示す回路図であり、図２０及び図２１は切断線Ａ８により分離された出力抵抗制御信号発生回路１Ｃ及び出力抵抗制御出力バッファ回路２Ｃをそれぞれ示している。なお、図５７は図２０と図２１との組合せ関係を示す説明図である。
【０１６２】
図２１に示すように、出力抵抗制御出力バッファ回路２Ｃ内に設けられているラッチ回路部１６及び１７は、実施の形態１では１つの出力抵抗制御トリガ信号ＳＴＲＢによって内部のフリップフロップのラッチタイミングが制御されていたが、本実施の形態７では、図２１のようにプルダウン側のラッチ回路部１７はプルダウン出力抵抗制御トリガ信号ＳＴＲＢＤによってラッチタイミングが制御され、プルアップ側のラッチ回路部１６はプルアップ出力抵抗制御トリガ信号ＳＴＲＢＵによってラッチタイミングが制御される。
【０１６３】
また、実施の形態１ではプルダウン出力抵抗制御はプルダウンビット制御信号Ｄ０〜Ｄ３によって、プルアップ出力抵抗制御はプルアップビット制御信号Ｕ０〜Ｕ３によってそれぞれ４ビット制御されたが、実施の形態７では、プルダウン側とプルアップ側との兼用の選択ビット制御信号Ｃ０〜Ｃ３が選択出力抵抗制御信号線群Ｌ７を介してラッチ回路部１６及びラッチ回路部１７に共通に与えられる。すなわち、実施の形態１における制御信号Ｄ３，Ｕ３がＣ３に、同じく制御信号Ｄ２，Ｕ２がＣ２に、同じく制御信号Ｄ１，Ｕ１がＣ１に、同じく制御信号Ｄ０，Ｕ０がＣ０に置き換えられた形態をとる。
【０１６４】
図２０で示す出力抵抗制御信号発生回路１Ｃにおいては、実施の形態１の出力抵抗制御信号発生回路１と同様、プルアップ側、プルダウン側を４ビットのバイナリー信号で制御する構成としている。実施の形態１では、プルダウン出力抵抗制御信号Ｄ０〜Ｄ３とプルアップ出力抵抗制御信号Ｕ０〜Ｕ３がそれぞれ独立に出力されていたが、本実施の形態７では、セレクタ３１の選択ビット制御信号Ｃ０〜Ｃ３が出力される。セレクタ３１は、制御信号ＳＳに基づき、プルダウンビット制御信号Ｄ０〜Ｄ３及びプルアップビット制御信号Ｕ０〜Ｕ３のうち、一方を選択ビット制御信号Ｃ０〜Ｃ３として出力する。
【０１６５】
デコーダ１０Ｄはカウント値Ｑ０〜Ｑ５に基づきプルダウン出力抵抗制御トリガ信号ＳＴＲＢＤを出力する。図２２はデコーダ１０Ｄの内部構成を示す回路図である。図２２に示すように、インバータ９３，９４の入力にカウントビットＱ３，Ｑ４をそれぞれ受け、６入力のＡＮＤゲート６４はカウントビットＱ０〜Ｑ２及びＱ５並びにインバータ９３，９４の出力を受け、これら６入力信号のＡＮＤ演算を行って出力抵抗制御トリガ信号ＳＴＲＢＤを出力する。
【０１６６】
このような構成のデコーダ１０Ｄは、カウント値Ｑ０〜Ｑ５が（Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５）＝（１，１，１，０，０，１）となるとき“Ｈ”の出力抵抗制御トリガ信号ＳＴＲＢＤを出力し、それ以外のときは“Ｌ”の出力抵抗制御トリガ信号ＳＴＲＢＤを出力する。この出力抵抗制御トリガ信号ＳＴＲＢＤ出力抵抗制御トリガ信号線群Ｌ８を介してラッチ回路部１７のＤラッチ６５〜６８のＴ入力に共通に付与される。
【０１６７】
デコーダ１０Ｕはカウント値Ｑ０〜Ｑ５に基づきプルアップ出力抵抗制御トリガ信号ＳＴＲＢＵを出力する。図２３はデコーダ１０Ｕの内部構成を示す回路図である。図２３に示すように、インバータ９３の入力にカウントビットＱ３を受け、６入力のＡＮＤゲート６９はカウントビットＱ０〜Ｑ２及びＱ４，Ｑ５並びにインバータ９３の出力を受け、これら６入力信号のＡＮＤ演算を行って出力抵抗制御トリガ信号ＳＴＲＢＵを出力する。
【０１６８】
このような構成のデコーダ１０Ｕは、カウント値Ｑ０〜Ｑ５が（Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５）＝（１，１，１，０，１，１）となるとき“Ｈ”の出力抵抗制御トリガ信号ＳＴＲＢＵを出力し、それ以外のときは“Ｌ”の出力抵抗制御トリガ信号ＳＴＲＢＵを出力する。この出力抵抗制御トリガ信号ＳＴＲＢＵ出力抵抗制御トリガ信号線群Ｌ８を介してラッチ回路部１６のＤラッチ６０〜６３のＴ入力に共通に付与される。
【０１６９】
デコーダ１０Ｃはカウント値Ｑ０〜Ｑ５に基づき制御信号ＳＳをセレクタ３１の制御入力に出力する。制御信号ＳＳは、動作を休止している期間（カウントビットＱ５＝“１”）の前半がプルダウンビット制御信号Ｄ０〜Ｄ３の選択を指示し、後半がプルアップビット制御信号Ｕ０〜Ｕ３の選択を指示するように出力される。なお、他の構成は図１で示した実施の形態１の出力抵抗制御信号発生回路１と同様である。
【０１７０】
図２４及び図２５は実施の形態７の半導体集積回路の動作を示すタイミング図（切断線Ａ９によって分離）である。なお、図５８は図２４と図２５との組合せ関係を示す説明図である。
【０１７１】
図２４及び図２５に示すように、０番〜３１番周期を１サイクルとして、０番（＝３２番）〜２３番周期のクロックＣＬＫの期間は“Ｈ”（“１”）の制御信号ＳＳを出力し、２４番〜３１番周期のクロックＣＬＫの期間は“Ｌ”（“０”）の制御信号ＳＳを出力する。
【０１７２】
プルダウン出力抵抗制御トリガ信号ＳＴＲＢＤは１９番周期のカウントビットＱ０の立ち上がりをトリガとして“Ｈ”に立ち上がる。このとき、制御信号ＳＳは“Ｈ”のため、プルダウンビット制御信号Ｄ０〜Ｄ３が選択ビット制御信号Ｃ０〜Ｃ３として出力される。したがって、ラッチ回路部１７のＤラッチ６５〜６８は安定状態のプルダウンビット制御信号Ｄ０〜Ｄ３をラッチすることができる。
【０１７３】
プルアップ出力抵抗制御トリガ信号ＳＴＲＢＵは２７番周期のカウントビットＱ０の立ち上がりをトリガとして“Ｈ”に立ち上がる。このとき、制御信号ＳＳは“Ｌ”のため、プルアップビット制御信号Ｕ０〜Ｕ３が選択ビット制御信号Ｃ０〜Ｃ３として出力される。したがって、ラッチ回路部１６のＤラッチ６０〜６３は安定状態のプルアップビット制御信号Ｕ０〜Ｕ３をラッチすることができる。
【０１７４】
上記構成の実施の形態７の半導体集積回路は、実施の形態１同様、選択ビット制御信号Ｃ０〜Ｃ３として得られるプルダウン出力抵抗制御信号Ｄ０〜Ｄ３及びプルアップビット制御信号Ｕ０〜Ｕ３のビット間スキューが出力抵抗制御出力バッファ回路２Ｃ内のラッチ回路部１７及び１６でそれぞれ吸収され、出力パッド２０より得られるデータ出力ＤＯに現れるグリッチを抑えることができる。
【０１７５】
さらに、実施の形態７の半導体集積回路は、選択出力抵抗制御信号線群Ｌ７の信号線数を、実施の形態１のプルダウン出力抵抗制御信号線群Ｌ１及びプルアップ出力抵抗制御信号線群Ｌ２の総信号線数の半数に削減することができ、回路構成の大幅な簡略化を図ることができる。
【０１７６】
＜＜実施の形態８＞＞
図２６及び図２７はこの発明の実施の形態８の半導体集積回路の構成を示す回路図であり、図２６及び図２７は切断線Ａ１０により分離された出力抵抗制御信号発生回路３Ｃ及び出力抵抗制御出力バッファ回路４Ｃをそれぞれ示している。なお、図５９は図２６と図２７との組合せ関係を示す説明図である。
【０１７７】
図２７に示すように、出力抵抗制御出力バッファ回路４Ｃ内に設けられているラッチ回路部２６及び２７は、実施の形態２では１つの出力抵抗制御トリガ信号ＳＴＲＢによって内部のフリップフロップのラッチタイミングが制御されていたが、本実施の形態８では、図２７のようにプルダウン側のラッチ回路部２７はプルダウン出力抵抗制御トリガ信号ＳＴＲＢＤによってラッチタイミングが制御され、プルアップ側のラッチ回路部２６はプルアップ出力抵抗制御トリガ信号ＳＴＲＢＵによってラッチタイミングが制御される。
【０１７８】
また、実施の形態２ではプルダウン出力抵抗制御はプルダウンビット制御信号Ｄ１〜Ｄ３によって、プルアップ出力抵抗制御はプルアップビット制御信号Ｕ１〜Ｕ３によってそれぞれ３ビット制御されたが、実施の形態８では、プルダウン側とプルアップ側との兼用の選択ビット制御信号Ｃ１〜Ｃ３が選択出力抵抗制御信号線群Ｌ９を介してラッチ回路部２６及びラッチ回路部２７に共通に与えられる。すなわち、実施の形態２における制御信号Ｄ３，Ｕ３がＣ３に、同じく制御信号Ｄ２，Ｕ２がＣ２に、同じく制御信号Ｄ１，Ｕ１がＣ１に置き換えられた形態をとる。
【０１７９】
図２６で示す出力抵抗制御信号発生回路３Ｃにおいては、実施の形態２の出力抵抗制御信号発生回路３と同様、プルアップ側、プルダウン側を３ビットのバイナリー信号で制御する構成としている。実施の形態２では、プルダウン出力抵抗制御信号Ｄ１〜Ｄ３とプルアップ出力抵抗制御信号Ｕ１〜Ｕ３がそれぞれ独立に出力されていたが、本実施の形態８では、セレクタ４７の選択ビット制御信号Ｃ１〜Ｃ３が出力される。セレクタ４７は、制御信号ＳＳに基づき、プルダウンビット制御信号Ｄ１〜Ｄ３及びプルアップビット制御信号Ｕ１〜Ｕ３のうち、一方を選択ビット制御信号Ｃ１〜Ｃ３として出力する。
【０１８０】
デコーダ１０Ｄは、実施の形態７と同様、カウント値Ｑ０〜Ｑ５に基づきプルダウン出力抵抗制御トリガ信号ＳＴＲＢＤを出力する。デコーダ１０Ｕは、実施の形態７と同様、カウント値Ｑ０〜Ｑ５に基づきプルアップ出力抵抗制御トリガ信号ＳＴＲＢＵを出力する。
【０１８１】
デコーダ１０Ｃも、実施の形態７と同様、カウント値Ｑ０〜Ｑ５に基づき制御信号ＳＳをセレクタ４７の制御入力に出力する。制御信号ＳＳは、動作を休止している期間（カウントビットＱ５＝“１”）の前半がプルダウンビット制御信号Ｄ１〜Ｄ３の選択を指示し、後半がプルアップビット制御信号Ｕ１〜Ｕ３の選択を指示するように出力される。
【０１８２】
なお、他の構成は図８で示した実施の形態２の出力抵抗制御信号発生回路３と同様である。
【０１８３】
上記構成の実施の形態８の半導体集積回路は、実施の形態１同様、選択ビット制御信号Ｃ１〜Ｃ３として得られるプルダウン出力抵抗制御信号Ｄ１〜Ｄ３及びプルアップビット制御信号Ｕ１〜Ｕ３のビット間スキューが出力抵抗制御出力バッファ回路４Ｃ内のラッチ回路部２７及び２６でそれぞれ吸収され、出力パッド２０より得られるデータ出力ＤＯに現れるグリッチを抑えることができる。
【０１８４】
さらに、実施の形態８の半導体集積回路は、実施の形態７と同様、選択出力抵抗制御信号線群Ｌ９の信号線数を、実施の形態２のプルダウン出力抵抗制御信号線群Ｌ４及びプルアップ出力抵抗制御信号線群Ｌ５の総信号線数の半数に削減することができ、回路構成の大幅な簡略化を図ることができる。
【０１８５】
＜＜実施の形態９＞＞
図２８及び図２９はこの発明の実施の形態９の半導体集積回路の構成を示す回路図であり、図２８及び図２９は切断線Ａ１１により分離された出力抵抗制御信号発生回路５及び出力抵抗制御出力バッファ回路２をそれぞれ示している。なお、図６０は図２８と図２９との組合せ関係を示す説明図である。
【０１８６】
図２８及び図２９に示すように、実施の形態９の半導体集積回路は、実施の形態１と同様、プルアップ側、プルダウン側を４ビットのバイナリー信号で制御する構成としている。実施の形態１の出力抵抗制御信号発生回路１（図１参照）のデコーダ１０、４ビットフリップフロップ１１，１２、フリップフロップ１３，１４及びカウンタ１５に置き換わって、実施の形態９の出力抵抗制御信号発生回路５内にデコーダ３２〜３５、セレクタ３６，３７、フリップフロップ３８、アップ・ダウンカウンタ３９、アップラッチ回路４０、ダウンラッチ回路４１、４ビット比較回路（ＭＡＧＣＭＰ（マグニチュードコンパレータ））４２及びカウンタ４８が設けられている。
【０１８７】
カウンタ４８はクロックＣＬＫに同期してカウント値Ｑ０〜Ｑ６を出力する。デコーダ３２はカウント値Ｑ０〜Ｑ５に基づき出力抵抗制御トリガ信号ＳＴＲＢを出力する。デコーダ３３はカウント値Ｑ０〜Ｑ５に基づきトリガ信号Ｓ３３（“Ｈ”イネーブル）を出力する。デコーダ３４はカウント値Ｑ０〜Ｑ５に基づきトリガ信号Ｓ３４（“Ｈ”イネーブル）を出力する。デコーダ３５はカウント値Ｑ０〜Ｑ５に基づきロード信号ｌｏａｄ（“Ｈ”イネーブル）を出力する。出力抵抗制御トリガ信号ＳＴＲＢ、トリガ信号Ｓ３３，Ｓ３４及びロード信号ｌｏａｄは通常は“Ｌ”レベルでそれぞれ固有のタイミングで“Ｈ”レベルとなる。
【０１８８】
セレクタ３６は“０”入力にプルダウンビット制御信号Ｄ０〜Ｄ３、“１”入力にプルアップビット制御信号Ｕ０〜Ｕ３、制御入力にカウントビットＱ６を受け、カウントビットＱ６に基づき、プルダウンビット制御信号Ｄ０〜Ｄ３あるいはプルアップビット制御信号Ｕ０〜Ｕ３を出力する。
【０１８９】
セレクタ３７はコンパレータ５５の信号Ｓ５５を“０”入力に受け、コンパレータ５６の信号Ｓ５６を“１”入力に受け、カウントビットＱ６を制御入力に受け、カウントビットＱ６に基づき、信号Ｓ５５あるいは信号Ｓ５６を出力する。
【０１９０】
フリップフロップ３８のＤ入力はセレクタ３７の出力に接続され、クロック入力にカウントビットＱ０を受ける。
【０１９１】
アップ・ダウンカウンタ３９はクロック入力にフリップフロップ３８のＱ出力信号Ｓ３８を受け、アップダウン入力部ｕｐ／ｄｏｗｎ及びディセーブル入力部ｄｉｓａｂｌｅにそれぞれ４ビットコンパレータ４２からのアップダウン制御信号及びディセーブル制御信号を受け、これらの制御信号に基づきロードしたロード値カウントアップ（＋１）、カウントダウン（−１）、現状維持（±０）等の処理を行ってカウントビットＱ′１〜Ｑ′４を出力する。また、アップ・ダウンカウンタ３９はロード信号ｌｏａｄを受け、ロード信号ｌｏａｄが“Ｈ”の時にセレクタ３６の出力をロード値として取り込む。
【０１９２】
例えば、アップ・ダウンカウンタ３９のロード値が（Ｑ′４，Ｑ′３，Ｑ′２，Ｑ′１）＝（０，１，１，１）の状態で、アップダウン入力部ｕｐ／ｄｏｗｎにアップを指示するアップダウン制御信号が入った場合は（１，０，０，０）となり、ダウンを指示するアップダウン制御信号が入った場合は（０，１，１，０）となり、ディセーブル状態を指示するディセーブル制御信号が入った場合は（０，１，１，１）となる。
【０１９３】
アップラッチ回路４０はトリガ信号Ｓ３３が“Ｈ”のときカウントビットＱ′１〜Ｑ′４をラッチし、ラッチしたデータをプルアップビット制御信号Ｕ０〜Ｕ３として出力する。ダウンラッチ回路４１はトリガ信号Ｓ３４が“Ｈ”のときカウントビットＱ′１〜Ｑ′４をラッチし、ラッチしたデータをプルダウンビット制御信号Ｄ０〜Ｄ３として出力する。
【０１９４】
４ビットコンパレータ４２は、（Ｑ４，Ｑ３，Ｑ２，Ｑ１）が（Ｑ′４，Ｑ′３，Ｑ′２，Ｑ′１）よりも大きかった場合は、アップダウンカウンタ３９のアップダウン入力部ｕｐ／ｄｏｗｎにアップを指示する“Ｈ”のアップダウン制御信号を出力し、逆に（Ｑ４，Ｑ３，Ｑ２，Ｑ１）が（Ｑ′４，Ｑ′３，Ｑ′２，Ｑ′１）よりも小さかった場合は、カウントダウンを指示する“Ｌ”アップダウン制御信号を出力する。
【０１９５】
また、４ビットコンパレータ４２は、（Ｑ４，Ｑ３，Ｑ２，Ｑ１）と（Ｑ′４，Ｑ′３，Ｑ′２，Ｑ′１）が同じ場合は、アップダウンカウンタのディセーブル状態を指示する“Ｈ”のディセーブル信号をアップダウンカウンタのディセーブル入力部ｄｉｓａｂｌｅに出力する。
【０１９６】
図３０は、実施の形態９の半導体集積回路の動作を示すタイミング図である。なお、以降の説明においてカウント値Ｑ０〜Ｑ６の表記を（Ｑ６，Ｑ５，Ｑ４，Ｑ３，Ｑ２，Ｑ１，Ｑ０）であらわされる値を十進数表記で示す。例えば、（１，０，０，０，０，０，０）は“６４”として扱う。
【０１９７】
カウント値Ｑ０〜Ｑ６が“０”のとき、アップ・ダウンカウンタ３９は、１つ前のサイクルでロードしたロード値ＵＰ０をそのままカウントビットＱ′１〜Ｑ′４として出力している。
【０１９８】
カウント値Ｑ０〜Ｑ６が“０”〜“６３”までの期間Ｔ１において、カウントビットＱ６が“０”のため、セレクタ３６はプルダウンビット制御信号Ｄ０〜Ｄ３を選択し、セレクタ３７はプルアップ側のコンパレータ５５の信号Ｓ５５を選択している。
【０１９９】
期間Ｔ１中に信号Ｓ５５が“Ｈ”に立ち上がると、カウントビットＱ０の立ち上がり時刻ｔ１１に、アップ・ダウンカウンタ３９はアップダウン制御信号及びディセーブル制御信号に基づきＵＰ０に対するアップダウンカウント動作を行いカウントビットＱ′１〜Ｑ′４をＵＰ１に更新して出力する。
【０２００】
すなわち、時刻ｔ１１におけるカウントビットＱ１〜Ｑ４とカウントビットＱ′１〜Ｑ′４（ＵＰ０）との４ビットコンパレータ４２による比較結果（アップダウン制御信号及びディセーブル制御信号）に基づき、新たなカウントビットＱ′１〜Ｑ′４（ＵＰ１）がアップ・ダウンカウンタ３９より出力される。
【０２０１】
例えば、時刻ｔ１１におけるカウントビットＱ１〜Ｑ４がカウントビットＱ′１〜Ｑ′４より大きい場合、アップダウン制御信号は“Ｈ”、ディセーブル制御信号は“Ｌ”となり、カウントビットＱ′１〜Ｑ′４はカウントアップされる。
【０２０２】
カウント値Ｑ０〜Ｑ６が“３９”のとき、デコーダ３３のトリガ信号Ｓ３３が“Ｈ”に立ち上がり、アップラッチ回路４０は、時刻ｔ１２でカウントビットＱ′１〜Ｑ′４（ＵＰ１）をプルアップビット制御信号Ｕ０〜Ｕ３として出力する。
【０２０３】
その後、カウント値Ｑ０〜Ｑ６が“４７”のときに、ロード信号ｌｏａｄが“Ｈ”に立ち上がり、アップ・ダウンカウンタ３９は、時刻ｔ１３で前のサイクルで決定したプルダウンビット制御信号Ｄ０〜Ｄ３（ＤＮ０）をロード値として取り込み、カウントビットＱ′１〜Ｑ′４が更新される。
【０２０４】
期間Ｔ１が終了すると、カウント値Ｑ０〜Ｑ６が“６４”〜“１２７”までの期間Ｔ２に移る。期間Ｔ２おいて、カウントビットＱ６が“１”のため、セレクタ３６はプルアップビット制御信号Ｕ０〜Ｕ３を選択し、セレクタ３７はプルダウン側のコンパレータ５６の信号Ｓ５６を選択している。
【０２０５】
期間Ｔ２中に信号Ｓ５６が“Ｈ”の立ち上がると、カウントビットＱ０の立ち上がり時刻ｔ１４に、アップ・ダウンカウンタ３９はアップダウン制御信号及びディセーブル制御信号に基づきＤＮ０に対するアップダウンカウント動作を行いカウントビットＱ′１〜Ｑ′４をＤＮ１に更新して出力する。
【０２０６】
すなわち、時刻ｔ１４におけるカウントビットＱ１〜Ｑ４とカウントビットＱ′１〜Ｑ′４（ＤＮ０）との４ビットコンパレータ４２による結果（アップダウン制御信号及びディセーブル制御信号）に基づき、新たなカウントビットＱ′１〜Ｑ′４（ＤＮ１）がアップ・ダウンカウンタ３９より出力される。
【０２０７】
例えば、時刻ｔ１４におけるカウントビットＱ１〜Ｑ４がカウントビットＱ′１〜Ｑ′４より小さい場合、アップダウン制御信号は“Ｌ”、ディセーブル制御信号は“Ｌ”となり、カウントビットＱ′１〜Ｑ′４はカウントダウンされる。
【０２０８】
カウント値Ｑ０〜Ｑ６が“１０３”のとき、デコーダ３４のトリガ信号Ｓ３４が“Ｈ”に立ち上がり、ダウンラッチ回路４１は、時刻ｔ１５でカウントビットＱ′１〜Ｑ′４（ＤＮ１）をプルダウンビット制御信号Ｄ０〜Ｄ３として出力する。
【０２０９】
その後、カウント値Ｑ０〜Ｑ６が“１１１”のときに、ロード信号ｌｏａｄが“Ｈ”に立ち上がり、アップ・ダウンカウンタ３９は、時刻ｔ１６で期間Ｔ１で決定したプルアップビット制御信号Ｕ０〜Ｕ３（ＵＰ１）をロード値として取り込み、カウントビットＱ′１〜Ｑ′４が更新される。
【０２１０】
以降、カウント値Ｑ０〜Ｑ６の“０”〜“１２７”の動作が繰り返し行われる。一方、デコーダ３２はカウント値Ｑ０〜Ｑ６が“８”〜“１５”の期間、“７２”〜“７９”の期間に、出力抵抗制御トリガ信号ＳＴＲＢを“Ｈ”にする。出力抵抗制御トリガ信号ＳＴＲＢが“Ｈ”の期間に、出力抵抗制御出力バッファ回路２のラッチ回路部１６及びラッチ回路部１７はプルアップビット制御信号Ｕ０〜Ｕ３及びプルダウンビット制御信号Ｄ０〜Ｄ３をそれぞれラッチする。
【０２１１】
このような回路構成にすることにより、実施の形態９の半導体集積回路は、何らかの原因でカウントビットＱ１〜Ｑ４の値が、１つ前のサイクルに出力したプルアップビット制御信号Ｕ０〜Ｕ３あるいはプルダウンビット制御信号Ｄ０〜Ｄ３に対して、大きく変化したときでも、１ずつしか変化させないようにしている。
【０２１２】
その結果、１サイクル毎に更新させるプルアップビット制御信号Ｕ０〜Ｕ３あるいはプルダウンビット制御信号Ｄ０〜Ｄ３の大幅な変動は抑えられるため、プルアップ側あるいはプルダウン側トランジスタ群を流れる電流量が急激に変化し、出力パッド２０のデータ出力ＤＯにグリッチが発生したり、出力パッド２０のＤＣ的な電位変動が大きくなる等の不具合を確実に回避して、伝送系の伝送品質を高めることができる。
【０２１３】
なお、実施の形態９では、実施の形態１に対応した構成を示したが、実施の形態２〜実施の形態８に対応した構成も同様に実現することができる。また、出力抵抗制御トリガ信号ＳＴＲＢ、ロード信号ｌｏａｄ、トリガ信号Ｓ３３，Ｓ３４の“Ｈ”立ち上がり時刻をカウント値Ｑ０〜Ｑ６に対応づけて具体的に示したが、これに限定されるものでないのは勿論である。
【０２１４】
＜＜実施の形態１０＞＞
図３１〜図３３はこの発明の実施の形態１０の半導体集積回路の構成を示す回路図であり、図３１は切断線Ａ１２及びＡ１３により分離された出力抵抗制御信号発生回路６の一部を示しており、図３２は切断線Ａ１２及びＡ１３により分離された出力抵抗制御信号発生回路６の他の一部を示しており、図３３は切断線Ａ１２により分離された出力抵抗制御出力バッファ回路２を示している。なお、図６１は図３１、図３２及び図３３の組合せ関係を示す説明図である。
【０２１５】
図３１〜図３３に示すように、実施の形態１０半導体集積回路は、実施の形態９と同様に、プルアップ側、プルダウン側を４ビットのバイナリー信号で制御し、１つ前のサイクルに出力したプルアップビット制御信号Ｕ０〜Ｕ３あるいはプルダウンビット制御信号Ｄ０〜Ｄ３に対して１づつしか変化させないようにしている。ただし、実施の形態９（図２８，図２９参照）に対し、本実施の形態１０では出力抵抗制御信号発生回路６内にスキャンパスを構成するスキャンフリップフロップＳＦ０〜ＳＦ９とセレクタＳＬ０〜ＳＬ９とがさらに設けられている。
【０２１６】
図３１及び図３２に示すように、スキャンフリップフロップＳＦ０〜ＳＦ９は、ＳＦ０からＳＦ９にかけて直列に接続されスキャンパスを構成する。すなわち、スキャンフリップフロップＳＦ０のシリアル入力部ＳＩが外部よりスキャンイン信号ＳＳＩを受け、スキャンフリップフロップＳＦｉ（ｉ＝１〜９）のシリアル入力部ＳＩがスキャンフリップフロップＳＦ（ｉ−１）のＱ出力に接続され、スキャンフリップフロップＳＦ９のＱ出力がスキャンアウト信号ＳＳＯとして外部に出力される。なお、スキャンフリップフロップＳＦ７，ＳＦ８は４ビット構成であり、他のスキャンフリップフロップＳＦ０〜ＳＦ６、ＳＦ９は１ビット構成である。
【０２１７】
また、全スキャンフリップフロップＳＦ０〜ＳＦ９のシフトモード入力部ＳＭにスキャンモード信号ＳＳＭを共通に受け、クロック入力部にスキャンクロックＳＣＬＫを共通に受ける。
【０２１８】
スキャンフリップフロップＳＦ０のＤ入力はインバータ５０の出力に接続され、スキャンフリップフロップＳＦ１〜ＳＦ４のＤ入力はＡＮＤゲート５１〜５４にそれぞれ接続される。スキャンフリップフロップＳＦ５，ＳＦ６のＤ入力はそれぞれ信号Ｓ５６，Ｓ５５を受け、スキャンフリップフロップＳＦ７のＤ入力はダウンラッチ回路４１のＱ出力に接続され、スキャンフリップフロップＳＦ８のＤ入力はアップラッチ回路４０のＱ出力に接続され、スキャンフリップフロップＳＦ９のＤ入力は出力抵抗制御トリガ信号ＳＴＲＢを受ける。
【０２１９】
一方、セレクタＳＬ０〜ＳＬ９は制御入力にテストモード信号ＴＭを共通に受ける。そして、セレクタＳＬ０〜ＳＬ９の“１”入力がスキャンフリップフロップＳＦ０〜ＳＦ９の出力にそれぞれ接続される。
【０２２０】
セレクタＳＬ０の“０”入力はインバータ５０の出力に接続され、セレクタＳＬ１〜ＳＬ４の“０”入力はＡＮＤゲート５１〜５４にそれぞれ接続される。セレクタＳＬ５，ＳＬ６の“０”入力はそれぞれ信号Ｓ５６，Ｓ５５を受け、セレクタＳＬ７の“０”入力はダウンラッチ回路４１のＱ出力に接続され、セレクタＳＬ８の“０”入力はアップラッチ回路４０のＱ出力に接続され、セレクタＳＬ９の“０”入力は出力抵抗制御トリガ信号ＳＴＲＢを受ける。
【０２２１】
このような構成にすることにより、実施の形態１０の半導体集積回路は、以下の動作が可能となる。まず、スキャンフリップフロップＳＦ０〜ＳＦ９がそれぞれシリアル入力部ＳＩより得られる信号をＱ出力から出力するスキャンモード（ＳＭ＝“１”）にして、外部よりスキャンイン信号ＳＳＩを順次与えてスキャンフリップフロップＳＦ０〜ＳＦ４に所望の値を書き込む。
【０２２２】
その後、スキャンフリップフロップＳＦ０〜ＳＦ９がそれぞれＤ入力より得られる信号をＱ出力から出力するテストモード（ＴＭ＝１，ＳＭ＝０）にして、スキャンフリップフロップＳＦ０〜ＳＦ４のＱ出力をプルダウン出力制御用トランジスタ群（Ｑ′Ｄ０〜Ｑ′Ｄ３，Ｑ′Ｄoff）及びプルアップ出力制御用トランジスタ群（Ｑ′Ｕ０〜Ｑ′Ｕ３，Ｑ′Ｕoff）に与える。その結果、カウント値Ｑ０〜Ｑ５に置き換えて、所望の値の信号を外部から出力制御用トランジスタ群に与えることができる。
【０２２３】
さらに、コンパレータ５５，５６の信号Ｓ５５及びＳ５６をスキャンフリップフロップＳＦ６，ＳＦ５でラッチした後、スキャンモードにすれば、コンパレータ５５，５６の信号Ｓ５５，Ｓ５６をスキャンアウト信号ＳＳＯとして外部に読み出すことができる。
【０２２４】
その結果、外部から所望の値で出力制御用トランジスタ群の出力抵抗値を変化させた時の信号Ｓ５５，Ｓ５６を外部から観察することができる。
【０２２５】
また、以下の動作も可能となる。まず、スキャンモードにして、スキャンイン信号ＳＳＩを順次与えてスキャンフリップフロップＳＦ７，ＳＦ８に所望の値を書き込むとともにスキャンフリップフロップＳＦ９に“Ｈ”を書き込む。その後、テストモードにして、スキャンフリップフロップＳＦ７，ＳＦ８の４ビットＱ出力をプルアップビット制御信号Ｕ０〜Ｕ３及びプルダウンビット制御信号Ｄ０〜Ｄ３として出力する。その結果、アップ・ダウンカウンタ３９のカウントビットＱ′１〜Ｑ′４に置き換えて、プルアップビット制御信号Ｕ０〜Ｕ３及びプルダウンビット制御信号Ｄ０〜Ｄ３を任意の値に設定することができ、出力抵抗制御出力バッファ回路２のＤＣテストを容易に行うことができる。
【０２２６】
また、テストモード信号ＴＭを“０”にすれば、実施の形態１０の半導体集積回路は実施の形態９の半導体集積回路と等価な回路として動作させることもできる。
【０２２７】
＜＜実施の形態１１＞＞
図３４はこの発明の実施の形態１１である半導体集積回路の出力抵抗制御信号発生回路を示す回路図である。同図において、出力抵抗制御信号発生回路９のカウンタ４３はカウントモード信号ＡＭに基づきクロックＣＬＫを分周した周波数でカウント動作を行ってカウント値Ｑ０〜Ｑ６を出力する。なお、他の構成は、図４０で示した出力抵抗制御信号発生回路１０１と同様である。
【０２２８】
図３５はカウンタ４３の内部構成を示すブロック図である。同図に示すように、カウンタ４４はクロックＣＬＫに同期してｋビットのカウント値を順次カウントアップする。
【０２２９】
セレクタ４５は、“０”入力にｋビットのカウント値の最上位ビットＭＳＢを受け、“１”入力にクロックＣＬＫを直接受ける。そして、カウントモード信号ＡＭが“０”のとき最上位ビットＭＳＢを選択し、“１”のときクロックＣＬＫを選択する。
【０２３０】
カウンタ４６はセレクタ４５の出力に同期して（ｍ−ｋ）ビットのカウント値のうち、上位７ビットをカウント値Ｑ０〜Ｑ６として出力する。なお、ｍ，ｋはそれぞれ｛ｍ−ｋ≧７｝を満足するように設定される。
【０２３１】
このような構成のカウンタ４６はカウントモード信号ＡＭが“０”のときは、カウンタ４４とカウンタ４６とからなるｍビットのカウント値の上位７ビットをカウント値Ｑ０〜Ｑ６として出力するため、クロックＣＬＫに対する分周比は大きくなり比較的低い周波数でカウント動作を行うことができる。
【０２３２】
一方、カウントモード信号ＡＭが“１”のときはカウンタ４６のみからなる（ｍ−ｋ）ビットのカウント値の上位７ビットをカウント値Ｑ０〜Ｑ６として出力するため、クロックＣＬＫに対する分周比は小さくなり比較的高い周波数でカウント動作を行うことができる。
【０２３３】
したがって、実施の形態１１の半導体集積回路において、出力抵抗制御信号を決定する際には、外乱による環境変化に過度に応答することを避けるため、カウントモード信号ＡＭを“０”にして、出力抵抗制御信号を数Ｈｚから数十Ｈｚのような低い周波数で変化させることができる。
【０２３４】
そして、ファンクションテスト等のテスト時に長大なクロック入力パターンを必要とする際には、カウントモード信号ＡＭを“１”にして、比較的高い周波数でテストを行うことにより、テスト時間の短縮を図ることができる。
【０２３５】
なお、実施の形態１１では、従来構成にカウンタ４３を設けた構成を示したが、実施の形態１〜実施の形態１０それぞれのカウンタ１５あるいはカウンタ４８に置き換えて、図３５で示すように、カウントモード信号ＡＭに基づきカウント周波数が変化するカウンタを用いても、実施の形態１１と同様な効果を得ることは勿論である。
【０２３６】
ただし、カウンタ１５に置き換わるカウンタは、（ｍ−ｋ）ビットのカウント値のうち、上位６ビットをカウント値Ｑ０〜Ｑ５として出力し、ｍ，ｋはそれぞれ｛ｍ−ｋ≧６｝を満足するように設定される。
【０２３７】
＜＜実施の形態１２＞＞
図３６は、この発明の実施の形態１２である半導体集積回路における双方向バッファ回路領域群のレイアウト構成を示す平面図である。同図に示すように、双方向バッファ回路領域群ＢＡＧ１内において複数の双方向バッファ回路領域ＢＡは図３６の横方向に隣接して形成される。
【０２３８】
一方、出力抵抗制御信号発生回路１６１は双方向バッファ回路領域群ＢＡＧ１の外部に形成される。出力抵抗制御信号発生回路１６１としては、実施の形態１の出力抵抗制御信号発生回路１を想定してる。
【０２３９】
出力抵抗制御信号発生回路１６１から出力されるプルダウンビット制御信号Ｄ０〜Ｄ３、プルアップビット制御信号Ｕ０〜Ｕ３及び出力抵抗制御トリガ信号ＳＴＲＢは、バッファ回路内プルダウン出力抵抗制御信号線群Ｌ１１、バッファ回路内プルアップ出力抵抗制御信号線群Ｌ１２及びバッファ回路内出力抵抗制御トリガ信号線Ｌ１３によって、双方向バッファ回路領域群ＢＡＧ１内の全ての双方向バッファ回路領域ＢＡに伝達される。
【０２４０】
信号線群Ｌ１１〜Ｌ１３は複数の双方向バッファ回路領域ＢＡの中央領域上を横断するように形成され、各双方向バッファ回路領域ＢＡ内において、入力回路領域１５２と出力抵抗制御回路領域１６５との間の空き領域に形成される。
【０２４１】
出力抵抗制御回路領域１６５は、ラッチ回路部１６２、制御回路１６３及び制御回路１６４から構成され、ラッチ回路部１６２は例えば実施の形態１の出力抵抗制御出力バッファ回路２のラッチ回路部１６及び１７（図１参照）に相当し、信号線群Ｌ１１〜Ｌ１３からプルダウンビット制御信号Ｄ０〜Ｄ３、プルアップビット制御信号Ｕ０〜Ｕ３及び出力抵抗制御トリガ信号ＳＴＲＢを受ける。
【０２４２】
制御回路１６３，１６４はそれぞれ例えば実施の形態１の出力抵抗制御出力バッファ回路２の制御回路１８，１９に相当し、ラッチ回路部１６２の出力に基づき、最終段トランジスタ領域１６０の出力抵抗制御出力バッファのプルアップトランジスタ群１０７，プルダウントランジスタ群１０８の出力抵抗を制御する。なお、他の構成は、図４９で示した双方向バッファ回路領域群ＢＡＧ３と同様である。
【０２４３】
このように、実施の形態１２の双方向バッファ回路領域群ＢＡＧ１は、出力抵抗制御信号発生回路１６１からの制御信号（Ｄ０〜Ｄ３，Ｕ０〜Ｕ３，ＳＴＲＢ等）を信号ピン領域１５４から与えることなく、複数の双方向バッファ回路領域ＢＡの中央領域上を横断し、各双方向バッファ回路領域ＢＡの空き領域に設けられた信号線群Ｌ１１〜Ｌ１３を介して行うようにレイアウト構成したため、信号ピン領域１５４及びクロック系制御回路領域１５３に何ら影響を与えることないため、制御信号の出力抵抗制御回路領域１６５への供給が回路パターン設計上の困難を伴うことなく実現できる。
【０２４４】
なお、実施の形態１２では、４ビットの出力抵抗制御信号を例に説明したが、４ビット以外でも勿論適用可能である。また、双方向バッファ回路で説明したが、出力バッファ回路でも同様に適用できる。
【０２４５】
また、実施の形態１２では、実施の形態１で示した出力抵抗制御信号発生回路１から４ビットのプルダウン抵抗制御信号Ｄ０〜Ｄ３、４ビットのプルアップ抵抗制御信号Ｕ０〜Ｕ３及び１つの出力抵抗制御トリガ信号ＳＴＲＢが出力される場合を示しているが、実施の形態２〜１１の出力抵抗制御信号発生回路１Ｄ，１Ｕ，１Ｃ，３，３Ｄ，３Ｕ，３Ｃ，５，６及び９から同様な制御信号を供給する場合でも適用可能である。この場合、出力抵抗制御回路領域１６５の回路構成も実施の形態２〜１１に併せて変更する必要があるのは勿論である。
【０２４６】
＜＜実施の形態１３＞＞
図３７は、この発明の実施の形態１３である半導体集積回路における双方向バッファ回路領域群のレイアウト構成を示す平面図である。同図に示すように、双方向バッファ回路領域群ＢＡＧ２内において複数の双方向バッファ回路領域ＢＡは図３７の横方向に隣接して形成される。そして、複数の双方向バッファ回路領域ＢＡ間の所定の空き領域に出力抵抗制御領域ＳＡを設けている。出力抵抗制御領域ＳＡは双方向バッファ回路領域ＢＡの信号ピン領域１５４と同様の向きに制御信号ピン領域１５５を確保している。
【０２４７】
一方、出力抵抗制御信号発生回路１６１は双方向バッファ回路領域群ＢＡＧ２の外部に形成される。出力抵抗制御信号発生回路１６１としては、実施の形態１の出力抵抗制御信号発生回路１を想定してる。
【０２４８】
出力抵抗制御信号発生回路１６１から出力されるプルダウンビット制御信号Ｄ０〜Ｄ３、プルアップビット制御信号Ｕ０〜Ｕ３及び出力抵抗制御トリガ信号ＳＴＲＢは、プルダウン出力抵抗制御信号線群Ｌ１、プルアップ出力抵抗制御信号線群Ｌ２及び出力抵抗制御トリガ信号線Ｌ３を介して、出力抵抗制御領域ＳＡの制御信号ピン領域１５５に入力される。
【０２４９】
ラッチ回路部１６２のプルアップ系ラッチ回路１６２Ｕ及びプルダウン系ラッチ回路部１６２Ｄはそれぞれ、例えば実施の形態１の出力抵抗制御出力バッファ回路２のラッチ回路部１６及び１７（図１参照）に相当し、制御信号ピン領域１５５からプルダウンビット制御信号Ｄ０〜Ｄ３、プルアップビット制御信号Ｕ０〜Ｕ３及び出力抵抗制御トリガ信号ＳＴＲＢを受け、これらの信号に基づき、制御信号Ｄ０Ｌ〜Ｄ３Ｌ及び制御信号Ｕ０Ｌ〜Ｕ３Ｌを出力する。
【０２５０】
制御信号Ｄ０Ｌ〜Ｄ３Ｌ及び制御信号Ｕ０Ｌ〜Ｕ３Ｌはそれぞれバッファ回路内プルダウン出力抵抗制御信号線群Ｌ２１及びバッファ回路内プルアップ出力抵抗制御信号線群Ｌ２２によって、双方向バッファ回路領域群ＢＡＧ２内の全ての双方向バッファ回路領域ＢＡに伝達される。
【０２５１】
信号線群Ｌ２１，Ｌ２２は複数の双方向バッファ回路領域ＢＡの中央領域上を横断するように形成され、各双方向バッファ回路領域ＢＡ内において、入力回路領域１５２と出力抵抗制御回路領域１６７との間の空き領域に形成される。
【０２５２】
なお、双方向バッファ回路領域群ＢＡＧ２を構成する双方向バッファ回路領域ＢＡの数は、制御信号Ｕ０Ｌ〜Ｕ３Ｌ及びＤ０Ｌ〜Ｄ３Ｌにビット間スキューによる入出力パッド１５０の電位のグリッチが問題にならない程度の適当な数に設定する。
【０２５３】
出力抵抗制御回路領域１６７は制御回路１６３及び制御回路１６４から構成され、制御回路１６３，１６４はそれぞれ例えば実施の形態１の出力抵抗制御出力バッファ回路２の制御回路１８，１９に相当し、信号線群Ｌ２２，Ｌ２１を介して得られる制御信号Ｕ０Ｌ〜Ｕ３Ｌ及び制御信号Ｄ０Ｌ〜Ｄ３Ｌ基づき、最終段トランジスタ領域１６０の出力抵抗制御出力バッファのプルアップトランジスタ群１０７，プルダウントランジスタ群１０８の出力抵抗を制御する。なお、他の構成は、図４９で示した双方向バッファ回路領域群ＢＡＧ３と同様である。
【０２５４】
このように、実施の形態１３の双方向バッファ回路領域群ＢＡＧ２は、出力抵抗制御信号発生回路１６１からの制御信号（Ｄ０〜Ｄ３，Ｕ０〜Ｕ３，ＳＴＲＢ等）を出力抵抗制御領域ＳＡの制御信号ピン領域１５５から供給し、さらに、ラッチ回路部１６２からの制御信号（Ｄ０Ｌ〜Ｄ３Ｌ，Ｕ０Ｌ〜Ｕ３Ｌ）を、複数の双方向バッファ回路領域ＢＡの中央領域上を横断し各双方向バッファ回路領域ＢＡの空き領域に設けられた信号線群Ｌ２１，Ｌ２２を介して行うようにレイアウト構成することにより、信号ピン領域１５４及びクロック系制御回路領域１５３に何ら影響を与えることないため、制御信号の出力抵抗制御回路領域１６７への供給が回路パターン設計上の困難を伴うことなく実現できる。
【０２５５】
加えて、ラッチ回路部１６２を複数の出力抵抗制御回路領域１６７で共有することになるため、回路全体の集積度の向上を図ることができる。
【０２５６】
なお、実施の形態１３では、４ビットの出力抵抗制御信号を例に説明したが、４ビット以外でも勿論適用可能である。また、双方向バッファ回路で説明したが、出力バッファ回路でも同様に適用できる。
【０２５７】
また、実施の形態１３では、実施の形態１で示した出力抵抗制御信号発生回路１から４ビットのプルダウン抵抗制御信号Ｄ０〜Ｄ３、４ビットのプルアップ抵抗制御信号Ｕ０〜Ｕ３及び１つの出力抵抗制御トリガ信号ＳＴＲＢが出力される場合を示しているが、実施の形態２〜１１の出力抵抗制御信号発生回路１Ｄ，１Ｕ，１Ｃ，３，３Ｄ，３Ｕ，３Ｃ，５，６及び９から同様な制御信号を供給する場合でも適用可能である。この場合、ラッチ回路部１６２及び出力抵抗制御回路領域１６７の回路構成も実施の形態２〜１１に併せて変更する必要があるのは勿論である。
【図面の簡単な説明】
【０２５８】
【図１】この発明の実施の形態１の半導体集積回路の出力抵抗制御信号発生回路の構成を示す回路図である。
【図２】この発明の実施の形態１の半導体集積回路の出力抵抗制御出力バッファの構成を示す回路図である。
【図３】実施の形態１のデコーダの内部構成を示す回路図である。
【図４】実施の形態１の半導体集積回路の動作を示すタイミング図（その１）である。
【図５】実施の形態１の半導体集積回路の動作を示すタイミング図（その２）である。
【図６】実施の形態１の出力抵抗制御出力バッファの一部を示す回路図である。
【図７】実施の形態１の効果説明用のタイミング図である。
【図８】この発明の実施の形態２の半導体集積回路の出力抵抗制御信号発生回路の構成を示す回路図である。
【図９】この発明の実施の形態２の半導体集積回路の出力抵抗制御出力バッファの構成を示す回路図である。
【図１０】実施の形態２の動作内容説明用のパッド電圧変化を示すグラフである。
【図１１】実施の形態２の動作内容説明用のオン抵抗値変化を示すグラフである。
【図１２】この発明の実施の形態３の半導体集積回路の出力抵抗制御信号発生回路の構成を示す回路図である。
【図１３】この発明の実施の形態３の半導体集積回路の出力抵抗制御出力バッファの構成を示す回路図である。
【図１４】この発明の実施の形態４の半導体集積回路の出力抵抗制御信号発生回路の構成を示す回路図である。
【図１５】この発明の実施の形態４の半導体集積回路の出力抵抗制御出力バッファの構成を示す回路図である。
【図１６】この発明の実施の形態５の半導体集積回路の出力抵抗制御信号発生回路の構成を示す回路図である。
【図１７】この発明の実施の形態５の半導体集積回路の出力抵抗制御出力バッファの構成を示す回路図である。
【図１８】この発明の実施の形態６の半導体集積回路の出力抵抗制御信号発生回路の構成を示す回路図である。
【図１９】この発明の実施の形態６の半導体集積回路の出力抵抗制御出力バッファの構成を示す回路図である。
【図２０】この発明の実施の形態７の半導体集積回路の出力抵抗制御信号発生回路の構成を示す回路図である。
【図２１】この発明の実施の形態７の半導体集積回路の出力抵抗制御出力バッファの構成を示す回路図である。
【図２２】実施の形態７のプルダウン系のデコーダの内部構成を示す回路図である。
【図２３】実施の形態７のプルアップ系のデコーダの内部構成を示す回路図である。
【図２４】実施の形態７の半導体集積回路の動作を示すタイミング図（その１）である。
【図２５】実施の形態７の半導体集積回路の動作を示すタイミング図（その２）である。
【図２６】この発明の実施の形態８の半導体集積回路の出力抵抗制御信号発生回路の構成を示す回路図である。
【図２７】この発明の実施の形態８の半導体集積回路の出力抵抗制御出力バッファの構成を示す回路図である。
【図２８】この発明の実施の形態９の半導体集積回路の出力抵抗制御信号発生回路の構成を示す回路図である。
【図２９】この発明の実施の形態９の半導体集積回路の出力抵抗制御出力バッファの構成を示す回路図である。
【図３０】実施の形態９の半導体集積回路の動作を示すタイミング図である。
【図３１】この発明の実施の形態１０の半導体集積回路の出力抵抗制御信号発生回路の構成の一部を示す回路図である。
【図３２】この発明の実施の形態１０の半導体集積回路の出力抵抗制御信号発生回路の構成の一部を示す回路図である。
【図３３】この発明の実施の形態１０の半導体集積回路の出力抵抗制御出力バッファの構成を示す回路図である。
【図３４】この発明の実施の形態１１の半導体集積回路の出力抵抗制御信号発生回路の構成を示す回路図である。
【図３５】実施の形態１１のカウンタの内部構成を示すブロック図である。
【図３６】この発明の実施の形態１２の半導体集積回路における双方向バッファ回路領域群のレイアウト構成を示す平面図である。
【図３７】この発明の実施の形態１３の半導体集積回路における双方向バッファ回路領域群のレイアウト構成を示す平面図である。
【図３８】従来の半導体集積回路における出力抵抗制御信号発生回路及び出力抵抗制御出力バッファを示すブロック図である。
【図３９】従来の出力抵抗制御出力バッファの構成を示す回路図である。
【図４０】従来の出力抵抗制御信号発生回路の構成を示す回路図である。
【図４１】図４０のカウンタの構成を示す説明図である。
【図４２】出力抵抗制御信号発生回路のプルダウン制御信号発生動作を示すタイミング図（その１）である。
【図４３】出力抵抗制御信号発生回路のプルダウン制御信号発生動作を示すタイミング図（その２）である。
【図４４】出力抵抗制御信号発生回路のプルアップ制御信号発生動作を示すタイミング図（その１）である。
【図４５】出力抵抗制御信号発生回路のプルアップ制御信号発生動作を示すタイミング図（その２）である。
【図４６】図３９で示した出力抵抗制御出力バッファの一部を示す回路図である。
【図４７】従来の問題点説明用のタイミング図である。
【図４８】従来の問題点説明用のタイミング図である。
【図４９】従来の双方向バッファ回路領域群のレイアウト構成を示す平面図である。
【図５０】図１と図２との組合せ関係を示す説明図である。
【図５１】図４と図５との組合せ関係を示す説明図である。
【図５２】図８と図９との組合せ関係を示す説明図である。
【図５３】図１２と図１３との組合せ関係を示す説明図である。
【図５４】図１４と図１５との組合せ関係を示す説明図である。
【図５５】図１６と図１７との組合せ関係を示す説明図である。
【図５６】図１８と図１９との組合せ関係を示す説明図である。
【図５７】図２０と図２１との組合せ関係を示す説明図である。
【図５８】図２４と図２５との組合せ関係を示す説明図である。
【図５９】図２６と図２７との組合せ関係を示す説明図である。
【図６０】図２８と図２９との組合せ関係を示す説明図である。
【図６１】図３１、図３２及び図３３の組合せ関係を示す説明図である。
【符号の説明】
【０２５９】
１，１Ｃ，１Ｄ，１Ｕ，３，３Ｃ，３Ｄ，３Ｕ，５，６，９  出力抵抗制御信号発生回路、２，２Ｃ，２Ｄ，２Ｕ，４，４Ｃ，４Ｄ，４Ｕ  出力抵抗制御出力バッファ回路、１０，１０Ｄ，１０Ｕ，３２〜３４  デコーダ、１５，４３  ４８  カウンタ、３９  アップ・ダウンカウンタ、４２  ４ビットコンパレータ（ＭＡＧＣＭＰ）、１５３  クロック系制御回路領域、１６０  最終段トランジスタ領域、１６１  出力抵抗制御信号発生回路、１６２  ラッチ回路部、１６３，１６４  制御回路、１６５  出力抵抗制御回路領域、Ｌ１１，Ｌ２１  バッファ回路内プルダウン出力抵抗制御信号線群、Ｌ１２，Ｌ２２  バッファ回路内プルアップ出力抵抗制御信号線群、Ｌ１３  バッファ回路内出力抵抗制御トリガ信号線、ＳＡ  出力抵抗制御領域、ＳＦ０〜ＳＦ９  スキャンフリップフロップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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