(57)【特許請求の範囲】
【請求項１】
入力信号が供給される第１の入力端子と、
所定信号が供給される第２の入力端子と、
第１および第２のＣＭＯＳインバータ回路を含み、第１のＣＭＯＳインバータ回路の入力および第２のＣＭＯＳインバータ回路の出力が互いに接続されるとともに、上記第１のＣＭＯＳインバータ回路の出力および第２のＣＭＯＳインバータ回路の入力が互いに接続されたクロスカップルドインバータ回路と、
第１の電源並びに上記第１および第２の入力端子に接続し、上記入力信号および所定信号に基づいて上記第１および第２のＣＭＯＳインバータ回路に電流を流す電流制御回路と、を備え、
上記第１のＣＭＯＳインバータ回路の入力が上記第１の入力端子に接続可能であって第２のＣＭＯＳインバータ回路の入力が上記第２の入力端子に接続可能であるか、もしくは、上記第１のＣＭＯＳインバータ回路の入力が第２の電源に接続可能であって第２のＣＭＯＳインバータ回路の入力も上記第２の電源に接続可能であるか、または、上記第１のＣＭＯＳインバータ回路の入力と第２のＣＭＯＳインバータ回路の入力とが互いに接続可能であるかのいずれかの構成を有し、
上記第１のＣＭＯＳインバータ回路の出力または上記第２のＣＭＯＳインバータ回路の出力に、出力信号が生成されることを特徴とする信号処理回路。
【請求項２】
上記電流制御回路は、スイッチトランジスタ、第１の電流制御トランジスタ、および第２の電流制御トランジスタを備え、
第１の電流制御トランジスタの制御端子が第１の入力端子に接続されるとともに、第２の電流制御トランジスタの制御端子が第２の入力端子に接続され、
上記スイッチトランジスタがＯＮのときに、第１および第２の電流制御トランジスタの一導電端子が上記第１の電源に接続されることを特徴とする請求項１記載の信号処理回路。
【請求項３】
第１および第２のリセットスイッチを備え、
第１のリセットスイッチがＯＮのときに、上記第１のＣＭＯＳインバータ回路の入力と、上記第１の入力端子あるいは第２の電源とが接続され、
第２のリセットスイッチがＯＮのときに、上記第２のＣＭＯＳインバータ回路の入力と、上記第２の入力端子あるいは第２の電源とが接続され、
上記スイッチトランジスタがＯＦＦのときに、上記第１および第２のリセットスイッチがＯＮされることを特徴とする請求項２記載の信号処理回路。
【請求項４】
上記所定信号は、第２の電源の電位に等しい定電位信号であることを特徴とする請求項１記載の信号処理回路。
【請求項５】
上記所定信号は、入力信号の反転信号であることを特徴とする請求項１記載の信号処理回路。
【請求項６】
上記所定信号は、グラウンド電位より大きくＮチャネルＭＯＳトランジスタの閾値電位より小さな定電位信号であることを特徴とする請求項１記載の信号処理回路。
【請求項７】
上記所定信号は、グラウンド電位より大きく入力信号の最大電位より小さな定電位信号であることを特徴とする請求項１記載の信号処理回路。
【請求項８】
上記第１の電源は高電位側電源、第２の電源は低電位側電源であり、
第１および第２の電流制御トランジスタ並びにスイッチングトランジスタがＰチャネルのＭＯＳトランジスタで構成され、
第１および第２のリセットスイッチがＮチャネルのＭＯＳトランジスタで構成されていることを特徴とする請求項３記載の信号処理回路。
【請求項９】
上記第１の電源は低電位側電源、第２の電源は高電位側電源であり、
第１および第２の電流制御トランジスタ並びにスイッチングトランジスタがＮチャネルのＭＯＳトランジスタで構成され、
第１および第２のリセットスイッチがＰチャネルのＭＯＳトランジスタで構成されていることを特徴とする請求項３記載の信号処理回路。
【請求項１０】
入力信号が供給される第１の入力端子と、
所定信号が供給される第２の入力端子と、
第１および第２のＣＭＯＳインバータ回路を含み、第１のＣＭＯＳインバータ回路の入力および第２のＣＭＯＳインバータ回路の出力が互いに接続されるとともに、上記第１のＣＭＯＳインバータ回路の出力および第２のＣＭＯＳインバータ回路の入力が互いに接続されたクロスカップルドインバータ回路と、
第１の電源並びに上記第１および第２の入力端子に接続し、タイミング信号並びに上記入力信号および所定信号に基づいて上記第１および第２のＣＭＯＳインバータ回路に電流を流す電流制御回路と、
上記第１のＣＭＯＳインバータ回路の出力あるいは上記第２のＣＭＯＳインバータ回路の出力に接続し、出力信号が取り出される出力端子と、
上記タイミング信号に基づいて出力信号をリセットするリセット回路と、を備えることを特徴とする信号処理回路。
【請求項１１】
上記電流制御回路は、スイッチトランジスタ、第１の電流制御トランジスタ、および第２の電流制御トランジスタを備え、
上記スイッチトランジスタの制御端子に上記タイミング信号が入力され、
第１の電流制御トランジスタの制御端子が第１の入力端子に接続されるとともに、第２の電流制御トランジスタの制御端子が第２の入力端子に接続され、
第１のＣＭＯＳインバータ回路は、上記第１の電流制御トランジスタと第２の電源とに接続され、
第２のＣＭＯＳインバータ回路は、上記第２の電流制御トランジスタと上記第２の電源とに接続され、
上記タイミング信号によってスイッチトランジスタがＯＮしたときに、第１および第２の電流制御トランジスタの一導通端子が上記第１の電源に接続されることを特徴とする請求項１０記載の信号処理回路。
【請求項１２】
上記リセット回路は、上記スイッチトランジスタがＯＦＦのときに、第１のＣＭＯＳインバータ回路の入力を上記第１の入力端子に接続するとともに上記第２のＣＭＯＳインバータ回路の入力を上記第２の入力端子に接続することを特徴とする請求項１１記載の信号処理回路。
【請求項１３】
上記リセット回路は、上記スイッチトランジスタがＯＦＦのときに、上記第１のＣＭＯＳインバータ回路の入力および第２のＣＭＯＳインバータ回路の入力を上記第２の電源に接続することを特徴とする請求項１１記載の信号処理回路。
【請求項１４】
上記リセット回路は、上記スイッチトランジスタがＯＦＦのときに、上記第１のＣＭＯＳインバータ回路の入力と第２のＣＭＯＳインバータ回路の入力とを互いに接続することを特徴とする請求項１１記載の信号処理回路。
【請求項１５】
上記所定信号は、入力信号の反転信号であることを特徴とする請求項１０記載の信号処理回路。
【請求項１６】
上記所定信号は、定電位信号であることを特徴とする請求項１０記載の信号処理回路。
【請求項１７】
上記入力信号は、その最小電位が上記第２の電源の電位に等しく、その最大電位がＮチャネルＭＯＳトランジスタの閾値電位より小さいことを特徴とする請求項１１記載の信号処理回路。
【請求項１８】
上記所定信号は、入力信号の反転信号であるか、または第２の電源の電位より大きくＮチャネルＭＯＳトランジスタの閾値電位より小さな定電位信号であることを特徴とする請求項１２記載の信号処理回路。
【請求項１９】
上記所定信号は、入力信号の反転信号であるか、または第２の電源の電位より大きく入力信号の最大電位より小さな定電位信号であることを特徴とする請求項１３記載の信号処理回路。
【請求項２０】
第１の電流制御トランジスタのチャネルサイズと第２の電流制御トランジスタのチャネルサイズとが異なるとともに、上記第１のＣＭＯＳインバータ回路の論理閾値と第２のＣＭＯＳインバータ回路の論理閾値とが異なり、
上記所定信号は、第２の電源の電位に等しい定電位信号であることを特徴とする請求項１２または１３記載の信号処理回路。
【請求項２１】
請求項１〜２０のいずれか１項に記載の信号処理回路を備えることを特徴とするレベルシフタ。
【請求項２２】
請求項２１記載のレベルシフタを備えることを特徴とする表示パネル駆動回路。
【請求項２３】
表示パネルと、請求項２２記載の表示パネル駆動回路とを備えることを特徴とする表示装置。
【請求項２４】
上記表示パネルと表示パネル駆動回路とがモノリシックに形成されていることを特徴とする請求項２３記載の表示装置。
【請求項２５】
請求項１または１０記載の信号処理回路を用いることで、入力信号をレベルシフトし、かつラッチすることを特徴とする信号処理方法。
【請求項２６】
レベルシフト前には入力信号をそのまま出力信号としておき、レベルシフト時には、この入力信号のレベルからレベルシフトを行うことを特徴とする請求項２５記載の信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置のドライバ等に用いられる信号処理回路（例えば、レベルシフタ）に関する。
【背景技術】
【０００２】
表示パネルのドライバ（ソースドライバ）等には、表示パネル外から供給される信号の振幅を大きくするレベルシフタが用いられている。レベルシフタの構成を開示した公知文献として、特許文献１・２を挙げることができる。【０００３】
図２２（ａ）は、特許文献１に開示されたレベルシフタの構成を示す回路図である。同図に示すレベルシフタ１１０は、入力信号ＩＮが供給されるＩＮ端子と、入力信号の反転信号ＩＮＢが供給されるＩＮＢ端子と、出力信号ＯＵＴが出力されるＯＵＴ端子と、出力信号の反転信号ＯＵＴＢが供給されるＯＵＴＢ端子と、ＰチャネルＭＯＳトランジスタ１０３（負荷トランジスタ）およびＮチャネルＭＯＳトランジスタ１０４（ドライバトランジスタ）からなるＣＭＯＳインバータ回路１０１と、ＰチャネルＭＯＳトランジスタ１０５（負荷トランジスタ）およびＮチャネルＭＯＳトランジスタ１０６（ドライバトランジスタ）からなるＣＭＯＳインバータ回路１０２と、２つのＰチャネルＭＯＳトランジスタ１０７・１０８と、を備える。【０００４】
ここで、ＭＯＳトランジスタ１０７は、そのソースが高電位側電源（Ｖｄｄ）に接続され、そのドレインがＭＯＳトランジスタ１０３のソースに接続され、そのゲートがＣＭＯＳインバータ回路１０２の出力に接続される。【０００５】
また、ＭＯＳトランジスタ１０８は、そのソースが高電位側電源（Ｖｄｄ）に接続され、そのドレインがＭＯＳトランジスタ１０２のソースに接続され、そのゲートがＣＭＯＳインバータ回路１０１の出力に接続される。【０００６】
なお、ＭＯＳトランジスタ１０４のソースおよびＭＯＳトランジスタ１０６のソースは低電位側電源（Ｖｓｓ）に接続され、ＣＭＯＳインバータ回路１０１の入力とＩＮ端子とが接続され、ＣＭＯＳインバータ回路１０１の出力とＯＵＴＢ端子とが接続され、ＣＭＯＳインバータ回路１０２の入力とＩＮＢ端子とが接続され、ＣＭＯＳインバータ回路１０２の出力とＯＵＴ端子とが接続される。【０００７】
上記レベルシフタ１１０において、入力信号ＩＮが例えば「Ｈ」（Ｖｃｃ）、入力反転信号ＩＮＢが例えば「Ｌ」（Ｖｓｓ）であれば、ＣＭＯＳインバータ回路１０１のＰチャネルＭＯＳトランジスタ１０３の電流供給能力は第２のＣＭＯＳインバータ回路のＰチャネルＭＯＳトランジスタ１０５に比べて弱く、かつ、ＣＭＯＳインバータ回路１０１のＮチャネルＭＯＳトランジスタ１０４が「ＯＮ」、ＣＭＯＳインバータ回路１０２のＮチャネルトランジスタ１０６が「ＯＦＦ」となるため、ＯＵＴＢ端子の電位はＯＵＴ端子よりも低くなる。その結果、ＰチャネルＭＯＳトランジスタ１０７が供給する電流はＰチャネルＭＯＳトランジスタ１０８が供給する電流量よりも少なく、ＯＵＴＢ端子の電位はさらに低下し、最終的にＶｓｓとなる。したがって、ＰチャネルＭＯＳトランジスタ１０８が「ＯＮ」となる一方、ＰチャネルＭＯＳトランジスタ１０７が「ＯＦＦ」となり、ＯＵＴ端子がＶｄｄとなる。【０００８】
このように、入力信号が「Ｈ」（Ｖｃｃ）の場合、これがレベルシフトされてＶｄｄの信号が出力される（図２２（ｂ）（ｃ）参照）。【０００９】
しかしながら、上記のように入力信号「Ｈ」（Ｖｃｃ）でＣＭＯＳインバータ回路１０１のＮチャネルＭＯＳトランジスタ１０４を「ＯＮ」するためには、ＶｃｃがＮチャネルＭＯＳトランジスタの閾値電位（Ｖｓｓ＋ＮチャネルＭＯＳトランジスタの閾値電圧）以上でなければならない。すなわち、特許文献１に開示されたレベルシフタでは、ＮチャネルＭＯＳトランジスタの閾値電位以下の小さな（小振幅の）入力信号をレベルシフトすることができないことになる。【００１０】
ここで、ＮチャネルＭＯＳトランジスタの閾値電位以下の小さな入力信号をレベルシフトすることができる構成が特許文献２に開示されている。特許文献２に開示されたレベルシフタは、定電流源によって小振幅の入力信号をバイアスし、これによって該入力信号のレベルシフトを行うものである。
【特許文献１】日本国公開特許公報「特開昭５０−１５１４３３（公開日：１９７５年１２月５日）」
【特許文献２】日本国公開特許公報「特開平１１−３０８０９１号（公開日：１９９９年１１月５日）」
【発明の開示】
【００１１】
しかしながら、特許文献２記載の構成では、定電流源によって定常電流が発生し、消費電力が大きくなるという問題がある。
【００１２】
また、表示装置のドライバ回路等では、信号のレベルシフトに加えてラッチ動作が行われるが、特許文献１・２記載のレベルシフタをこのようなドライバ回路に用いた場合、ラッチ回路を別途用意しなければならない。
【００１３】
本発明は、上記課題に鑑みてなされたものであり、その目的は、小振幅の信号をレベルシフトおよびラッチして出力信号を生成できる低消費電力の信号処理回路を提供する点にある。
【００１４】
本発明の信号処理回路は、上記課題解決するために、入力信号が供給される第１の入力端子と、所定信号が供給される第２の入力端子と、第１および第２のＣＭＯＳインバータ回路を含み、第１のＣＭＯＳインバータ回路の入力および第２のＣＭＯＳインバータ回路の出力が互いに接続されるとともに、上記第１のＣＭＯＳインバータ回路の出力および第２のＣＭＯＳインバータ回路の入力が互いに接続されたクロスカップルドインバータ回路と、第１の電源並びに上記第１および第２の入力端子に接続し、上記入力信号および所定信号に基づいて上記第１および第２のＣＭＯＳインバータ回路に電流を流す電流制御回路とを備え、上記第１のＣＭＯＳインバータ回路の入力が上記第１の入力端子に接続可能で第２のＣＭＯＳインバータ回路の入力が上記第２の入力端子に接続可能であるか、もしくは、上記第１のＣＭＯＳインバータ回路の入力が第２の電源に接続可能で第２のＣＭＯＳインバータ回路の入力も上記第２の電源に接続可能であるか、または、上記第１のＣＭＯＳインバータ回路の入力と第２のＣＭＯＳインバータ回路の入力とが互いに接続可能であり、上記第１のＣＭＯＳインバータ回路の出力または上記第２のＣＭＯＳインバータ回路の出力に、出力信号が生成されることを特徴とする。
【００１５】
本信号処理回路によれば、以下のようにして、低消費電力で、クロスカップルドインバータ回路のＮチャネルＭＯＳトランジスタの閾値電位より小さい入力信号をレベルシフトし、かつラッチすることができる。
【００１６】
一例として、第１の電源が高電位側電源（ＶＤＤ）、第２の電源が低電位側電源（ＶＳＳ）である場合を説明する。なお、第１のＣＭＯＳインバータ回路の負荷トランジスタをトランジスタ３、第１のＣＭＯＳインバータ回路のドライバトランジスタをトランジスタ５、第２のＣＭＯＳインバータ回路の負荷トランジスタをトランジスタ４、第２のＣＭＯＳインバータ回路のドライバトランジスタをトランジスタ６と記載する。
【００１７】
ここでは、前状態として、第１のＣＭＯＳインバータ回路の入力が、第１の入力端子もしくは低電位側電源（ＶＳＳ）または第２のＣＭＯＳインバータ回路の入力に接続され、第２のＣＭＯＳインバータ回路の入力が、第２の入力端子もしくは低電位側電源（ＶＳＳ）または第１のＣＭＯＳインバータ回路の入力に接続され、これによって、トランジスタ３は電流を流し難く、トランジスタ５は電流を流し易く、トランジスタ４は電流を流し易く、トランジスタ６は電流を流し難くなっている場合を考える。
【００１８】
この状態において、第１のＣＭＯＳインバータ回路の入力を第１の入力端子もしくは低電位側電源（ＶＳＳ）または第２のＣＭＯＳインバータ回路の入力から切り離すとともに、第２のＣＭＯＳインバータ回路の入力を第２の入力端子もしくは低電位側電源（ＶＳＳ）または第１のＣＭＯＳインバータ回路の入力から切り離し、入力信号および所定信号に基づいて上記第１および第２のＣＭＯＳインバータ回路に電流を流す。例えば、入力信号が「Ｈ」（ＶＣＣ）、所定信号が「Ｌ」（ＶＳＳ）であれば、トランジスタ４の導通端子に大きな電流を供給し、トランジスタ３の導通端子に小さな電流を供給する。
【００１９】
そうすると、トランジスタ４は電流を流し易く、トランジスタ６は電流を流し難くなっているため、第２のＣＭＯＳインバータ回路の出力（ＯＵＴ端子）の電位は上昇する。一方、トランジスタ３は電流を流し難くなっているため、第１のＣＭＯＳインバータ回路の出力に接続するトランジスタ４の制御端子（ゲート）の電位はトランジスタ３の制御端子（ゲート）の電位の上昇と比較して緩やかに上昇する。このため、第２のＣＭＯＳインバータ回路の出力（ＯＵＴ端子）およびこれに接続するトランジスタ３の制御端子（ゲート）の電位がどんどん上昇し、トランジスタ３はトランジスタ４よりも先に電流が流れなくなる。
【００２０】
この結果、高電位側電源（ＶＤＤ）からの電流はすべてトランジスタ４に流れることになり、第２のＣＭＯＳインバータ回路の出力（ＯＵＴ端子）に、高電位側電源（ＶＤＤ）の電位と等しい信号（出力信号ＯＵＴ）が出力される。すなわち、ＮチャネルＭＯＳトランジスタの閾値電位より小さい入力信号「Ｈ」（ＶＣＣ）を、高電位側電源（ＶＤＤ）の電位までフルスイングでレベルシフトすることができる。さらに、この状態において、入力信号が「Ｈ」（ＶＣＣ）から「Ｌ」（ＶＳＳ）になっても、第１のＣＭＯＳインバータ回路のトランジスタ３はＯＦＦしているため、第２のＣＭＯＳインバータ回路の出力（ＯＵＴ端子）およびこれに接続するトランジスタ３の制御端子（ゲート）の電位は変化しない。すなわち、レベルシフトされた高電位側電源（ＶＤＤ）の電位と等しい信号が維持（ラッチ）されることになる。
【００２１】
また、レベルシフトを行う（ＶＣＣをＶＤＤに変化させる）ときにのみ高電位側電源（ＶＤＤ）からクロスカップルドインバータ回路に電流を流すため、消費電力の抑制も可能である。
【００２２】
本信号処理回路においては、上記電流制御回路は、スイッチトランジスタ、第１の電流制御トランジスタ、および第２の電流制御トランジスタを備え、第１の電流制御トランジスタの制御端子が第１の入力端子に接続されるとともに、第２の電流制御トランジスタの制御端子が第２の入力端子に接続され、上記スイッチトランジスタがＯＮのときに、第１および第２の電流制御トランジスタの一導電端子が上記第１の電源に接続されても良い。
【００２３】
本信号処理回路においては、第１および第２のリセットスイッチを備え、第１のリセットスイッチがＯＮのときに、上記第１のＣＭＯＳインバータ回路の入力と、上記第１の入力端子あるいは第２の電源とが接続され、第２のリセットスイッチがＯＮのときに、上記第２のＣＭＯＳインバータ回路の入力と、上記第２の入力端子あるいは第２の電源とが接続され、上記スイッチトランジスタがＯＦＦのときに、上記第１および第２のリセットスイッチがＯＮされても良い。
【００２４】
本信号処理回路においては、上記所定信号は、第２の電源の電位に等しい定電位信号であっても良い。また、上記所定信号は、入力信号の反転信号であっても良い。また、上記所定信号は、グラウンド電位より大きくＮチャネルＭＯＳトランジスタの閾値電位より小さな（グラウンド電位とＮチャネルＭＯＳトランジスタの閾値電位との間にある）定電位信号であっても良い。また、上記所定信号は、グラウンド電位より大きく入力信号の最大電位より小さな定電位信号であっても良い。
【００２５】
本信号処理回路においては、上記第１の電源は高電位側電源、第２の電源は低電位側電源であり、第１および第２の電流制御トランジスタ並びにスイッチングトランジスタがＰチャネルのＭＯＳトランジスタで構成され、第１および第２のリセットスイッチがＮチャネルのＭＯＳトランジスタで構成されていても良い。
【００２６】
本信号処理回路においては、上記第１の電源は低電位側電源、第２の電源は高電位側電源であり、第１および第２の電流制御トランジスタ並びにスイッチングトランジスタがＮチャネルのＭＯＳトランジスタで構成され、第１および第２のリセットスイッチがＰチャネルのＭＯＳトランジスタで構成されていても良い。
【００２７】
本発明の信号処理回路は、入力信号が供給される第１の入力端子と、所定信号が供給される第２の入力端子と、第１および第２のＣＭＯＳインバータ回路を含み、第１のＣＭＯＳインバータ回路の入力および第２のＣＭＯＳインバータ回路の出力が互いに接続されるとともに、上記第１のＣＭＯＳインバータ回路の出力および第２のＣＭＯＳインバータ回路の入力が互いに接続されたクロスカップルドインバータ回路と、第１の電源並びに上記第１および第２の入力端子に接続し、タイミング信号並びに上記入力信号および所定信号に基づいて上記第１および第２のＣＭＯＳインバータ回路に電流を流す電流制御回路と、上記第１のＣＭＯＳインバータ回路の出力あるいは上記第２のＣＭＯＳインバータ回路の出力に接続し、出力信号が取り出される出力端子と、上記タイミング信号に基づいて出力信号をリセットするリセット回路と、を備えることを特徴とする。
【００２８】
本信号処理回路においては、上記電流制御回路は、スイッチトランジスタ、第１の電流制御トランジスタ、および第２の電流制御トランジスタを備え、上記スイッチトランジスタの制御端子に上記タイミング信号が入力され、第１の電流制御トランジスタの制御端子が第１の入力端子に接続されるとともに、第２の電流制御トランジスタの制御端子が第２の入力端子に接続され、第１のＣＭＯＳインバータ回路は、上記第１の電流制御トランジスタと第２の電源とに接続され、第２のＣＭＯＳインバータ回路は、上記第２の電流制御トランジスタと上記第２の電源とに接続され、上記タイミング信号によってスイッチトランジスタがＯＮしたときに、第１および第２の電流制御トランジスタの一導通端子が上記第１の電源に接続されていても良い。
【００２９】
本信号処理回路においては、上記所定信号は、入力信号の反転信号であっても良い。また、上記所定信号は、定電位信号であっても良い。
【００３０】
さらに、本信号処理回路は、上記入力信号の最小電位が上記第２の電源の電位に等しく、該入力信号の最大電位がＮチャネルＭＯＳトランジスタの閾値電位より小さい場合に好適である。
【００３１】
本信号処理回路においては、上記リセット回路は、上記スイッチトランジスタがＯＦＦのときに、第１のＣＭＯＳインバータ回路の入力を上記第１の入力端子に接続するとともに上記第２のＣＭＯＳインバータ回路の入力を上記第２の入力端子に接続する構成とすることができる。この場合、上記所定信号は、入力信号の反転信号であるか、または第２の電源の電位より大きくＮチャネルＭＯＳトランジスタの閾値電位より小さな（第２の電源の電位とＮチャネルＭＯＳトランジスタの閾値電位との間の）定電位信号とすることができる。またこの場合、第１の電流制御トランジスタのチャネルサイズと第２の電流制御トランジスタのチャネルサイズとが異なるとともに、上記第１のＣＭＯＳインバータ回路の論理閾値と第２のＣＭＯＳインバータ回路の論理閾値とが異なり、かつ上記所定信号は第２の電源の電位に等しい定電位信号である構成とすることもできる。
【００３２】
本信号処理回路においては、上記リセット回路は、上記スイッチトランジスタがＯＦＦのときに、上記第１のＣＭＯＳインバータ回路の入力および第２のＣＭＯＳインバータ回路の入力を上記第２の電源に接続しても良い。この場合、上記所定信号は、入力信号の反転信号であるか、または第２の電源の電位より大きく入力信号の最大電位より小さな定電位信号とすることができる。またこの場合、第１の電流制御トランジスタのチャネルサイズと第２の電流制御トランジスタのチャネルサイズとが異なるとともに、上記第１のＣＭＯＳインバータ回路の論理閾値と第２のＣＭＯＳインバータ回路の論理閾値とが異なり、かつ上記所定信号は第２の電源の電位に等しい定電位信号である構成とすることもできる。
【００３３】
本信号処理回路においては、上記リセット回路は、上記スイッチトランジスタがＯＦＦのときに、上記第１のＣＭＯＳインバータ回路の入力と第２のＣＭＯＳインバータ回路の入力とを互いに接続しても良い。
【００３４】
本発明のレベルシフタは、上記信号処理回路を備えることを特徴とする。
【００３５】
本発明の表示装置は、表示パネルと、上記表示パネル駆動回路とを備えることを特徴とする。この場合、上記表示パネルと表示パネル駆動回路とがモノリシックに形成されていても良い。
【００３６】
本発明の信号処理方法は、上記信号処理回路を用いることで、入力信号をレベルシフトし、かつラッチすることを特徴とする。この場合、レベルシフト前には入力信号をそのまま出力信号とし、レベルシフト時には、この入力信号のレベルからレベルシフトを行っても構わない。
【００３７】
以上のように、本発明の信号処理回路によれば、低消費電力で、ＮチャネルＭＯＳトランジスタの閾値電位より小さい入力信号をレベルシフトし、かつラッチすることができる。
【図面の簡単な説明】
【００３８】
【図１】本実施の形態に係るレベルシフタラッチ回路の一構成を示す回路図である。
【図２】本レベルシフタラッチ回路の他の構成を示す回路図である。
【図３】本レベルシフタラッチ回路の他の構成を示す回路図である。
【図４】本レベルシフタラッチ回路の他の構成を示す回路図である。
【図５】本レベルシフタラッチ回路の他の構成を示す回路図である。
【図６】本レベルシフタラッチ回路の他の構成を示す回路図である。
【図７】本レベルシフタラッチ回路の他の構成を示す回路図である。
【図８】本レベルシフタラッチ回路の他の構成を示す回路図である。
【図９】図１のレベルシフタラッチ回路の動作を説明するタイミングチャートである。
【図１０】図３のレベルシフタラッチ回路の動作を説明するタイミングチャートである。
【図１１】図４のレベルシフタラッチ回路の動作を説明するタイミングチャートである。
【図１２】図６のレベルシフタラッチ回路の動作を説明するタイミングチャートである。
【図１３】図２のレベルシフタラッチ回路の動作を説明するタイミングチャートである。
【図１４】図７のレベルシフタラッチ回路の動作を説明するタイミングチャートである。
【図１５】本液晶表示装置の構成を示す模式図である。
【図１６】本デジタルドライバの構成を示す回路図である。
【図１７】本デジタルドライバの構成を示す回路図である。
【図１８】本デジタルドライバが備える一信号処理ブロックの構成を示す回路図である。
【図１９】本デジタルドライバの動作を説明するタイミングチャートである。
【図２０】本レベルシフタラッチ回路の動作を説明するタイミングチャートである。
【図２１（ａ）】ＣＭＯＳインバータ回路の構成を示す回路図である。
【図２１（ｂ）】図２１（ａ）に示すＣＭＯＳインバータ回路の論理閾値を説明するためのグラフである。
【図２２（ａ）】従来のレベルシフタの構成を示す回路図である。
【図２２（ｂ）】図２２（ａ）に示す従来のレベルシフタの動作（入力）を説明するタイミングチャートである。
【図２２（ｃ）】図２２（ａ）に示す従来のレベルシフタの動作（出力）を説明するタイミングチャートである。
【符号の説明】
【００３９】
１０    液晶表示装置
３０    表示部
４０    ゲートドライバ
７０    レベルシフタラッチ回路（信号処理回路）
８０    電流制御回路
８１    クロスカップルドインバータ回路
８２    リセット回路
９０    ソースドライバ（表示パネル駆動回路）
【発明を実施するための最良の形態】
【００４０】
本実施の形態を図１〜図２０に基づいて説明すれば、以下のとおりである。図１５は本実施の形態にかかる液晶表示装置の構成を示すブロック図である。同図に示すように、本液晶表示装置１０は、表示部３０、ゲートドライバ４０、およびソースドライバ９０を備える。ここで、表示部３０並びにゲートドライバ４０およびソースドライバ９０は同一の基板上に形成され、いわゆるシステムオンパネルを構成する。ソースドライバ９０には入力信号（映像データ）と各種の制御信号が供給される。なお、表示部３０には、行（横）方向に伸びる複数の走査信号線と列（縦）方向に伸びる複数のデータ信号線との交点近傍に画素が設けられる。【００４１】
図１６は、本液晶表示装置のソースドライバの構成を示す回路図である。本ソースドライバ９０は、パネル外から入力されるデジタル入力信号（例えば６ビット）からアナログの信号電位を生成し、これを表示部３０の各データ信号線に供給するデジタルドライバである。【００４２】
図１６に示すように、デジタルドライバ９０は、複数の信号処理ブロック（図示せず）と、３本の入力信号線ＤＲ・ＤＧ・ＤＢと、３本のスイッチ制御線ＰＲ・ＰＧ・ＰＢと、１本のラッチパルス線Ｙ１とを備える。【００４３】
各信号処理ブロックは、（シフトレジスタ内の）１つのフリップフロップＦと、１つの回路ブロックｇと、１つのＤＡＣと、１つの時分割スイッチブロックＷとを備え、各信号処理ブロックに、表示部の３本のデータ信号線ＳＲ・ＳＧ・ＳＢが対応している。なお、各時分割スイッチブロックＷは３つのアナログスイッチＥＲ・ＥＧ・ＥＢを有する。【００４４】
各回路ブロックｇは、列方向に並ぶ３つの前段ラッチブロックＢＲ・ＢＧ・ＢＢと、列方向に並ぶ３つの後段ラッチブロックＣＲ・ＣＧ・ＣＢと、１つの選択スイッチブロックＫとを備える。【００４５】
ここで、図示しないが、各前段ラッチブロックは６つの１ｓｔラッチ回路（信号処理回路）を備え、各後段ラッチブロックは６つの２ｎｄラッチ回路を備える。また、図１６に示すように、選択スイッチブロックＫは３つのスイッチ回路ＪＲ・ＪＧ・ＪＢを備える。なお、選択スイッチ回路ＪＲ・ＪＧ・ＪＢはそれぞれ、後段ラッチブロックＣＲ・ＣＧ・ＣＢに対応する６ビット分のスイッチング素子を含み、選択スイッチブロックＫは１８ビット分のスイッチング素子を有している。【００４６】
例えば、１番目の信号処理ブロックは、フリップフロップＦ１、回路ブロックｇ１、ＤＡＣ１、および時分割スイッチブロックＷ１を備え、３本のデータ信号線ＳＲ１・ＳＧ１・ＳＢ１に対応している。なお、時分割スイッチブロックＷ１は、３つのアナログスイッチＥＲ１・ＥＧ１・ＥＢ１を備える。ここで、回路ブロックｇ１は、３つの前段ラッチブロックＢＲ１・ＢＧ１・ＢＢ１、３つの後段ラッチブロックＣＲ１・ＣＧ１・ＣＢ１、および選択スイッチブロックＫ１を有している。なお、選択スイッチブロックＫ１は、３つのスイッチ回路ＪＲ１・ＪＧ１・ＪＢ１を備える。【００４７】
また、図１６に示されるように、各前段ラッチブロックは、対応するフリップフロップと、対応する入力信号線と、対応する後段ラッチブロックとに接続される。また、各後段ラッチブロックは、対応するスイッチ回路を介してＤＡＣに接続されるとともに、同一のラッチパルス線Ｙ１に接続される。前段ラッチブロックＢＲ１およびこれに対応する後段ラッチブロックＣＲ１の接続関係を図１８に示す。【００４８】
図１８に示すように、前段ラッチブロックＢＲ１に属する６つの１ｓｔラッチ回路ＬＲ１〜ＬＲ６は全て、シフトレジスタ内の対応するフリップフロップＦ１に接続される。また、１ｓｔラッチ回路ＬＲ１〜ＬＲ６はそれぞれ、入力信号線ＤＲ（６ビット配線）内の対応する配線（１ビット配線）に接続される。さらに、１ｓｔラッチ回路ＬＲ１〜ＬＲ６はそれぞれ、後段ラッチブロックＣＲ１内の対応する２ｎｄラッチ回路に接続される。例えば、１ｓｔラッチ回路ＬＲ１は２ｎｄラッチ回路Ｌｒ１に接続され、１ｓｔラッチ回路ＬＲ６は２ｎｄラッチ回路Ｌｒ６に接続される。一方、２ｎｄラッチ回路Ｌｒ１〜Ｌｒ６は全て、ラッチパルス線Ｙ１に接続されるとともに、対応するスイッチ回路ＪＲ１を介して、ＤＡＣ１に接続されている。【００４９】
また、選択スイッチブロックＫが有する３つのスイッチ回路（ＪＲ・ＪＧ・ＪＢ）はそれぞれ、対応するスイッチ制御線（ＰＲ・ＰＧ・ＰＢ）に接続される。例えば、選択スイッチブロックＫ１のスイッチ回路ＪＲ１はスイッチ制御線ＰＲに接続され、スイッチ回路ＪＧ１はスイッチ制御線ＰＧに接続され、スイッチ回路ＪＢ１はスイッチ制御線ＰＢに接続される。【００５０】
また、各ＤＡＣは対応する時分割スイッチブロックＷを介して３本のデータ信号線に接続される。例えば、ＤＡＣ１は時分割スイッチブロックＷ１を介してデータ信号線ＳＲ１・ＳＧ１・ＳＢ１に接続される。【００５１】
さらに、各時分割スイッチブロックＷが有する３つのアナログスイッチ（ＥＲ・ＥＧ・ＥＢ）はそれぞれ、対応するスイッチ制御線（ＰＲ・ＰＧ・ＰＢ）に接続されるとともに、対応するデータ信号線（ＳＲ・ＳＧ・ＳＢ）に接続される。【００５２】
例えば、時分割スイッチブロックＷ１のアナログスイッチＥＲ１はスイッチ制御線ＰＲに接続されるとともにデータ信号線ＳＲ１に接続され、アナログスイッチＥＧ１はスイッチ制御線ＰＧに接続されるとともにデータ信号線ＳＧ１に接続され、アナログスイッチＥＢ１はスイッチ制御線ＰＢに接続されるとともにデータ信号線ＳＢ１に接続される。【００５３】
このように、例えば赤（Ｒ）の信号の処理は、赤の入力信号線ＤＲに接続する前段ラッチブロックＢＲ、後段ラッチブロックＣＲ１、スイッチ回路ＪＲ、ＤＡＣ、およびアナログスイッチＥＲが担当し、処理後のアナログ信号は赤のデータ信号線ＳＲに出力される。緑（Ｇ）および青（Ｂ）の信号の処理についても同様である。なお、各ＤＡＣは３色の信号の処理を時分割で担当する。【００５４】
デジタルドライバ９０における信号処理の流れを、図１９のタイミングチャートに示す。ここでは、Ｒ１〜Ｒ６４０をデータ信号線ＳＲ１〜ＳＲ６４０に対応する６ビットの入力信号データとし、Ｇ１〜Ｇ６４０をデータ信号線ＳＧ１〜ＳＧ６４０に対応する６ビットの入力信号データとし、Ｂ１〜Ｂ６４０をデータ信号線ＳＢ１〜ＳＢ６４０に対応する６ビットの入力信号データとする。また、前段ラッチブロックの出力信号をＬＩ、後段ラッチブロックの出力信号をＬＯ、選択スイッチ回路の出力信号をＳＯとする。【００５５】
Ｆ１の出力パルス（ＳＭＰ）がＨｉｇｈ→Ｌｏｗ（アクティブ）になるタイミングで、前段ラッチブロックＢＲ１が入力信号Ｒ１を、前段ラッチブロックＢＧ１が入力信号Ｇ１を、前段ラッチブロックＢＢ１が入力信号Ｂ１を、ラッチ（＆レベルシフト）する。同様に、Ｆ２・・・Ｆ６４０の出力パルスが順次Ｈｉｇｈ→Ｌｏｗになるのに伴って、（Ｒ２，Ｇ２，Ｂ２）・・・（Ｒ６４０，Ｇ６４０，Ｂ６４０）が順次ラッチ（＆レベルシフト）される。なお、各前段ラッチブロックが有するラッチおよびレベルシフト機能については後に詳述する。【００５６】
そして、入力信号（Ｒ２，Ｇ２，Ｂ２）・・・（Ｒ６４０，Ｇ６４０，Ｂ６４０）全てがラッチ（＆レベルシフト）された後に、ラッチパルス線Ｙ１の出力パルスがＨｉｇｈになる。これにより、各前段ラッチブロックにラッチされていた入力信号（Ｒ２，Ｇ２，Ｂ２）・・・（Ｒ６４０，Ｇ６４０，Ｂ６４０）は全て同時に対応する後段ラッチブロックにラッチされる。【００５７】
ついで、スイッチ制御線ＰＲの出力パルスがＨｉｇｈになるタイミングで、スイッチ制御線ＰＲに繋がる全てのスイッチ回路（ＪＲ１・・・）が同時にＯＮとなり、入力信号（Ｒ１・・・）が対応するＤＡＣ（１・・・）に入力される。これにより、入力信号（Ｒ１・・・Ｒ６４０）がそれぞれ、アナログの信号電位（Ｒａ１・・・Ｒａ６４０）に変換される。ここで、スイッチ制御線ＰＲは対応するアナログスイッチにも接続されており、スイッチ制御線ＰＲの出力パルスがＨｉｇｈになるタイミングでスイッチ制御線ＰＲに繋がる全てのアナログスイッチ（ＥＲ１・・・）が同時にＯＮとなるため、信号電位（Ｒａ１・・・Ｒａ６４０）がそれぞれ、ＯＮとなったアナログスイッチを介して対応するデータ信号線（ＳＲ１・・・ＳＲ６４０）に供給される。【００５８】
ついで、スイッチ制御線ＰＧの出力パルスがＨｉｇｈになるタイミングで、スイッチ制御線ＰＧに繋がる全てのスイッチ回路（ＪＧ１・・・）が同時にＯＮとなり、入力信号（Ｇ１・・・）が対応するＤＡＣ（１・・・）に入力される。これにより、入力信号（Ｇ１・・・Ｇ６４０）がそれぞれ、アナログの信号電位（Ｇａ１・・・Ｇａ６４０）に変換される。ここで、スイッチ制御線ＰＧは対応するアナログスイッチにも接続されており、スイッチ制御線ＰＧの出力パルスがＨｉｇｈになるタイミングでスイッチ制御線ＰＧに繋がる全てのアナログスイッチ（ＥＧ１・・・）が同時にＯＮとなるため、信号電位（Ｇａ１・・・Ｇａ６４０）がそれぞれ、ＯＮとなったアナログスイッチを介して対応するデータ信号線（ＳＧ１・・・ＳＧ６４０）に供給される。【００５９】
ついで、スイッチ制御線ＰＢの出力パルスがＨｉｇｈになるタイミングで、スイッチ制御線ＰＢに繋がる全てのスイッチ回路（ＪＢ１・・・）が同時にＯＮとなり、入力信号（Ｂ１・・・）が対応するＤＡＣ（１・・・）に入力される。これにより、入力信号（Ｂ１・・・Ｂ６４０）がそれぞれ、アナログの信号電位（Ｂａ１・・・Ｂａ６４０）に変換される。ここで、スイッチ制御線ＰＢは対応するアナログスイッチにも接続されており、スイッチ制御線ＰＢの出力パルスがＨｉｇｈになるタイミングでスイッチ制御線ＰＢに繋がる全てのアナログスイッチ（ＥＢ１・・・）が同時にＯＮとなるため、信号電位（Ｂａ１・・・Ｂａ６４０）がそれぞれ、ＯＮとなったアナログスイッチを介して対応するデータ信号線（ＳＢ１・・・ＳＢ６４０）に供給される。【００６０】
なお、デジタルドライバ９０を図１７のように構成することもできる。すなわち、図１６に示す構成から、時分割スイッチ回路（Ｗ１・・・Ｗ６４０）と、３本のスイッチ制御線ＰＲ・ＰＧ・ＰＢとを除く一方、各信号処理ブロック（ｇ１・・・ｇ６４０）に３つのＤＡＣを設けた構成である。【００６１】
図１７の構成では、１つの信号処理ブロックに、１つのフリップフロップ、１つの選択スイッチ回路、３つのＤＡＣ、さらには、表示部３０の３本のデータ信号線が対応している。例えば、信号処理ブロックｇ１に、フリップフロップＦ１、選択スイッチ回路Ｋ１、ＤＡＣ１ｒ・ＤＡＣ１ｇ・ＤＡＣ１ｂ、さらには、３本のデータ信号線ＳＲ１・ＳＧ１・ＳＢ１が対応している。信号処理ブロックｇ１は、前段ラッチブロックＢＲ１・ＢＧ１・ＢＢ１と、後段ラッチブロックＣＲ１・ＣＧ１・ＣＢ１とを備え、選択スイッチ回路Ｋ１は、スイッチ回路ＪＲ１・ＪＧ１・ＪＢ１を備える。【００６２】
そして、後段ラッチブロックＣＲ１がスイッチ回路ＪＲ１を介してＤＡＣ１ｒに接続され、後段ラッチブロックＣＧ１がスイッチ回路ＪＧ１を介してＤＡＣ１ｇに接続され、後段ラッチブロックＣＢ１がスイッチ回路ＪＢ１を介してＤＡＣ１ｂに接続される。【００６３】
なお、後段ラッチブロックＣＲ１・ＣＧ１・ＣＢ１およびスイッチ回路ＪＲ１・ＪＧ１・ＪＢ１は同一のラッチパルス線Ｙ１に接続される。なお、図１７に示すデジタルドライバの信号処理の流れは、図２０のタイミングチャートに示すとおりである。【００６４】
本実施の形態では、前段ラッチブロックの１ｓｔラッチ回路（以下、レベルシフタラッチ回路と称する）を図１〜図８のように構成することで、ＮチャネルＭＯＳトランジスタの閾値電位より小さい入力信号を低消費電力にてレベルシフトし、かつラッチすることを可能にしている。これについて以下に説明する。【００６５】
図１は、本実施の形態に係るレベルシフタラッチ回路の一構成例を示す回路図である。同図に示されるように、本レベルシフタラッチ回路７０は、第１の入力端子Ｘ１と、第２の入力端子Ｘ２と、第１の出力端子Ｙ１と、第２の出力端子Ｙ２と、電流制御回路８０と、クロスカップルドインバータ回路８１と、リセット回路８２とを備える。【００６６】
電流制御回路８０は、３つのＰチャネルＭＯＳトランジスタ２０〜２２を備える。クロスカップルドインバータ回路８１は、２つのＰチャネルＭＯＳトランジスタ２３・２４と、２つのＮチャネルＭＯＳトランジスタ２５・２６とを備える。リセット回路８２は、２つのＮチャネルＭＯＳトランジスタ２７・２８を備える。【００６７】
クロスカップルドインバータ回路８１は、トランジスタ２３・２５からなる第１のＣＭＯＳインバータ回路８１ａと、トランジスタ２４・２６からなる第２のＣＭＯＳインバータ回路８１ｂとを含み、第１のＣＭＯＳインバータ回路８１ａの入力および第２のＣＭＯＳインバータ回路８１ｂの出力が互いに接続されるとともに、第１のＣＭＯＳインバータ回路８１ａの出力および第２のＣＭＯＳインバータ回路８１ｂの入力が互いに接続された構成をもつ。すなわち、トランジスタ２５・２６の各ソースがＶＳＳに接続され、トランジスタ２３・２５のドレイン同士がノードｎ１で接続されるとともにトランジスタ２３・２５のゲート同士がノードｎ２で接続され、トランジスタ２４・２６のドレイン同士がノードｎ３で接続されるとともにトランジスタ２４・２６のゲート同士がノードｎ４で接続され、さらに、ノードｎ１とノードｎ４と第２の出力端子Ｙ２とが接続されるとともにノードｎ２とノードｎ３と第１の出力端子Ｙ１とが接続されている。【００６８】
電流制御回路８０においては、トランジスタ２０のゲートがフリップフロップの出力に接続され、トランジスタ２１のゲートが第１の入力端子Ｘ１に接続され、トランジスタ２２のゲートが第２の入力端子Ｘ２に接続され、トランジスタ２０のソースがＶＤＤに接続され、トランジスタ２０のドレインとトランジスタ２１・２２の各ソースとが接続される。また、トランジスタ２１のドレインはトランジスタ２３のソースに接続され、トランジスタ２２のドレインはトランジスタ２４のソースに接続される。上記構成によって、電流制御回路８０は、フリップフロップの出力（ＳＭＰ）と第１の入力端子Ｘ１に入力される信号と第２の入力端子Ｘ２に入力される信号とに基づいて、第１および第２のＣＭＯＳインバータ回路８１ａ・８１ｂに流れる電流を制御する。【００６９】
リセット回路８２においては、トランジスタ２７・２８の各ゲートとフリップフロップの出力とが接続され、トランジスタ２７の２つの導通端子が第１の入力端子Ｘ１および第１の出力端子Ｙ１に接続され、トランジスタ２８の２つの導通端子が第２の入力端子Ｘ２および第２の出力端子Ｙ２に接続される。【００７０】
ここで、第１の入力端子Ｘ１および第２の入力端子Ｘ２それぞれに、図９に示すＩＮ（第１の入力信号）およびＩＮＢ（第２の入力信号  ＩＮの反転信号）を供給した場合、第１の出力端子Ｙ１および第２の出力端子Ｙ２にはそれぞれ、図９のＯＵＴおよびＯＵＴＢで示される信号が生成される。これについて以下に説明する。【００７１】
例えば、図９のＳＭＰが非アクティブ「Ｈ（ＶＤＤ）」で、図９のＩＮが「Ｈ（ＶＣＣ）」、ＩＮＢが「Ｌ（ＶＳＳ）」の状態では、トランジスタ２０はＯＦＦし、トランジスタ２７・２８はＯＮする。したがって、トランジスタ２１・２３・２５のゲートにはＸ１を介してＶＣＣが与えられ、トランジスタ２２・２４・２６のゲートにはＸ２を介してＶＳＳが与えられ、トランジスタ２１・２３は電流を流し難く、トランジスタ２５は電流を流し易く、トランジスタ２２・２４は電流を流し易く、トランジスタ２６は電流を流し難くなっている。【００７２】
ここで、図９のＳＭＰがアクティブ「Ｌ」になると、トランジスタ２０がＯＮし、トランジスタ２７・２８がＯＦＦする。そして、上記のように、トランジスタ２１は電流を流し易く、トランジスタ２２は電流を流し易くなっているため、高電位側電源ＶＤＤから、第１のＣＭＯＳインバータ回路８１ａには小さな電流が、第２のＣＭＯＳインバータ回路８１ｂには大きな電流が供給される。【００７３】
さらに、各ＣＭＯＳインバータ回路においては、トランジスタ２３は電流を流し難く、トランジスタ２５は電流を流し易く、トランジスタ２４は電流を流し易く、トランジスタ２６は電流を流し難くなっているため、第２のＣＭＯＳインバータ回路８１ｂの出力（ｎ３）の電位が速やかに上昇する一方、第１のＣＭＯＳインバータ回路８１ａの出力（ｎ１）に接続するトランジスタ２４のゲートの電位は、トランジスタ２３のゲートの電位と比較して緩やかに上昇する。これにより、トランジスタ２４に電流が流れ続ける一方でトランジスタ２３は次第にＯＦＦ状態となり、第１のＣＭＯＳインバータ回路８１ａには電流が流れなくなる。【００７４】
この結果、第２のＣＭＯＳインバータ回路８１ｂの出力（ｎ３）は、高電位側電源（ＶＤＤ）の電位に等しくなり、第１の出力端子Ｙ１に「ＶＤＤ」が出力される（図９参照）。すなわち、ＮチャネルＭＯＳトランジスタの閾値電位より小さい入力信号「Ｈ（ＶＣＣ）」を、高電位側電源（ＶＤＤ）の電位までフルスイングでレベルシフトすることができる。さらに、この状態において、入力信号が「Ｈ（ＶＣＣ）」から「Ｌ（ＶＳＳ）」になっても、第１のＣＭＯＳインバータ回路８１ａのトランジスタ２３がＯＦＦしているため、図９に示すように、第２のＣＭＯＳインバータ回路８１ｂの出力（ｎ３）およびこれに接続するトランジスタ２３のゲートの電位は変化しない。すなわち、レベルシフトされた高電位側電源（ＶＤＤ）の電位と等しい信号が維持（ラッチ）されることになる。【００７５】
また、図９に示すように、クロスカップルドインバータ回路８１には、レベルシフトの開始・終了時（ＳＭＰの「Ｈ」／「Ｌ」が変化するとき）にのみ電流が流れるため、消費電力の抑制も可能である。【００７６】
さらに、図９に示すように、ＳＭＰが非アクティブとなっている場合は入力信号がそのまま出力されるため、入力信号「Ｈ」をレベルシフトする際、ＶＣＣからＶＤＤまでのレベルシフトとなるため、レベルシフト動作の高速化が可能である。【００７７】
また、上記レベルシフタラッチ回路（図１参照）の第２の入力端子Ｘ２には、第２の入力信号として定電位信号ＶＲＥＦ１を与えることも可能である（図２参照）。この場合、ＶＲＥＦ１はＮチャネルＭＯＳトランジスタの閾値電位より小さい正の電位とする。これにより、第１の出力端子Ｙ１および第２の出力端子Ｙ２には図１３のＯＵＴおよびＯＵＴＢに示す出力信号が生成され、入力信号をレベルシフトチおよびラッチすることができる。また、同図に示すように、レベルシフトの開始・終了時（ＳＭＰの「Ｈ」／「Ｌ」が変化するとき）にのみ電流が流れるため、消費電力の抑制も可能である。【００７８】
また、図１に示すレベルシフタラッチ回路の第２の入力端子Ｘ２に、第２の入力信号として固定信号ＶＳＳを与えることも可能である（図３参照）。この場合、トランジスタ２１のチャネル幅／チャネル長（チャネル幅のチャネル長に対する比）を、トランジスタ２２のチャネル幅／チャネル長（チャネル幅のチャネル長に対する比）より大きくし、かつ第１のＣＭＯＳインバータ回路８１ａの論理閾値を、第２のＣＭＯＳインバータ回路８１ｂの論理閾値より大きくする。これにより、第１の出力端子Ｙ１および第２の出力端子Ｙ２には、図１０のＯＵＴおよびＯＵＴＢに示す出力信号が生成され、入力信号をレベルシフトチおよびラッチすることができる。また、同図に示すように、レベルシフトの開始・終了時（ＳＭＰの「Ｈ」／「Ｌ」が変化するとき）にのみ電流が流れるため、消費電力の抑制も可能である。なお、図３の構成において、トランジスタ２１のチャネル幅／チャネル長（チャネル幅のチャネル長に対する比）がトランジスタ２２のチャネル幅／チャネル長（チャネル幅のチャネル長に対する比）のα倍、Ｘ１がｖのときにトランジスタ２１に流れる電流をｉ２１（ｖ）、Ｘ２がｖのときにトランジスタ２２に流れる電流をｉ２２（ｖ）とした場合に、ｉ２１（ＶＣＣ）＝α×ｉ２２（ＶＣＣ）＜ｉ２２（ＶＳＳ）  かつ  Ｉ２１（ＶＳＳ）＝α×ｉ２２（ＶＳＳ）＞ｉ２２（ＶＳＳ）となる（つまり、１＜α＜ｉ２２（ＶＳＳ）／ｉ２２（ＶＣＣ）となる）ようにαの値を設定すれば良い。【００７９】
また、論理閾値は、ＣＭＯＳインバータ回路の入出力（入力Ｖｉｎおよび出力Ｖｏｕｔ）の関係を表す曲線とＶｉｎ＝Ｖｏｕｔの直線とが交差する点の入力の値である。なお、図２１（ｂ）は、図２１（ａ）に示すＣＭＯＳインバータ回路（ＩＮ端子に入力された論理の反転をＯＵＴに出力する論理ゲート）における、ＩＮ端子に入力される電圧ＶｉｎとＯＵＴ端子に出力される電圧Ｖｏｕｔとの関係を示している。ＶｉｎがＶＳＳのとき、ＴＲｐがＯＮでＴＲｎがＯＦＦであるため、ＶｏｕｔはＶＤＤとなる。また、ＶｉｎがＴＲｎの閾値より高くなるとＴＲｎがＯＮし、Ｖｏｕｔは徐々に下がり始め、やがてＶＳＳとなる。一般に、図２１（ｂ）に示すＣＭＯＳインバータ回路の入出力関係を表す曲線とＶｉｎ＝Ｖｏｕｔの直線とが交差する点の入力（＝出力）を論理閾値と呼ぶ。【００８０】
本レベルシフタラッチ回路は、図４のように構成することもできる。すなわち、リセット回路８２において、トランジスタ２７の２つの導通端子をＶＳＳおよび第１の出力端子Ｙ１に接続し、トランジスタ２８の２つの導通端子をＶＳＳおよび第２の出力端子Ｙ２に接続する。他の構成は図１と同様である。そして、第２の入力端子Ｘ２に定電位信号ＶＲＥＦ２を与える。この場合、ＶＲＥＦ２は、ＶＣＣより小さい正の電位とする。これにより、第１の出力端子Ｙ１および第２の出力端子Ｙ２には、図１１のＯＵＴおよびＯＵＴＢに示す出力信号が生成され、入力信号をレベルシフトおよびラッチすることができる。また、同図に示すように、レベルシフトの開始・終了時（ＳＭＰの「Ｈ」／「Ｌ」が変化するとき）にのみ電流が流れるため、消費電力の抑制も可能である。さらに、図１１に示すように、図４の構成によれば、ＳＭＰが非アクティブとなっている場合（リセット時）に出力信号をＶＳＳに固定することができる。【００８１】
本レベルシフタラッチ回路は、図７のように構成しても良い。すなわち、リセット回路８２を１つのＮチャネルＭＯＳトランジスタ２９で構成し、該トランジスタ２９の２つの導通端子をそれぞれノードｎ２およびノードｎ４に接続し、制御端子（ゲート）をフリップフロップの出力（ＳＭＰ）に接続する。なお、図８に示すように、リセット回路８２を、ＮチャネルＭＯＳトランジスタ３８およびＰチャネルＭＯＳトランジスタ３９で構成し、該トランジスタ３８の２つの導通端子をそれぞれノードｎ２およびノードｎ４に接続し、制御端子（ゲート）をフリップフロップの出力（ＳＭＰ）に接続するとともに、トランジスタ３９の２つの導通端子をそれぞれノードｎ２およびノードｎ４に接続し、制御端子（ゲート）をフリップフロップの反転出力（ＳＭＰＢ）に接続しても良い。他の構成は図１と同様である。こうすれば、第１および第２のＣＭＯＳインバータ回路８１ａ・８１ｂの入力同士（ｎ２・ｎ４）を短絡させてリセットを行うことが可能となる。この場合、第１の入力端子Ｘ１および第２の入力端子Ｘ２に供給する信号は、図２あるいは図３の場合と同様である。例えば、図１４に示すＩＮ（第１の入力信号）およびＩＮＢ（第２の入力信号）を供給した場合、第１の出力端子Ｙ１および第２の出力端子Ｙ２には、図１４のＯＵＴおよびＯＵＴＢに示す出力信号が生成され、入力信号をレベルシフトチおよびラッチすることができる。また、同図に示すように、レベルシフトの開始・終了時（ＳＭＰの「Ｈ」／「Ｌ」が変化するとき）にのみ電流が流れるため、消費電力の抑制も可能である。【００８２】
本レベルシフタラッチ回路は、図５のように構成することもできる。すなわち、電流制御回路８０において、トランジスタ２１のソースをＶＤＤに接続し、トランジスタ２１のドレインをトランジスタ２０ａ（Ｐチャネル）のソースに接続し、トランジスタ２０ａのドレインをトランジスタ２３のソースに接続し、トランジスタ２２のソースをＶＤＤに接続し、トランジスタ２１のドレインをトランジスタ２０ｂ（Ｐチャネル）のソースに接続し、トランジスタ２０ｂのドレインをトランジスタ２４のソースに接続する。なお、トランジスタ２０ａ・２０ｂのゲートはフリップフロップの出力に接続し、他の構成は図１と同様である。なお、リセット回路８２を図４あるいは図７のように構成しても良い。【００８３】
本レベルシフタラッチ回路は、図６のように構成することもできる。すなわち、電流制御回路８０を、３つのＮチャネルＭＯＳトランジスタ２０〜２２で構成し、クロスカップルドインバータ回路８１を、２つのＮチャネルＭＯＳトランジスタ２３・２４と、２つのＰチャネルＭＯＳトランジスタ２５・２６とで構成し、リセット回路８２を、２つのＰチャネルＭＯＳトランジスタ２７・２８で構成する。なお、トランジスタ２０のソースをＶＳＳに接続し、トランジスタ２５・２６のドレインをＶＤＤに接続し、他の接続関係は図１の説明のとおりである。これにより、例えば、第１の入力端子Ｘ１および第２の入力端子Ｘ２それぞれに図１２に示すＩＮ（第１の入力信号）およびＩＮＢ（第２の入力信号）を供給した場合、第１の出力端子Ｙ１および第２の出力端子Ｙ２にはそれぞれ、図１２のＯＵＴおよびＯＵＴＢで示される信号が生成され、入力信号をレベルシフトおよびラッチすることができる。また、同図に示すように、レベルシフトの開始・終了時（ＳＭＰの「Ｈ」／「Ｌ」が変化するとき）にのみ電流が流れるため、消費電力の抑制も可能である。なお、リセット回路８２を、図４のように構成しても良いし（ただし、トランジスタ２７・２８はＰチャネルとし、これらをＶＤＤに接続する）、図７のように構成しても良い（ただし、トランジスタ２９はＰチャネルとする）。
【産業上の利用可能性】
【００８４】
本発明の信号処理回路およびレベルシフタは、液晶表示装置等のソースドライバ（特に、デジタルドライバ）に好適である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１（ａ）】
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【図２１（ｂ）】
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【図２２（ａ）】
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【図２２（ｂ）】
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【図２２（ｃ）】
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