(57)【特許請求の範囲】
【請求項１】
第１の主面と該第１の主面に対向する第２の主面を有する半導体薄膜と、該半導体薄膜第１主面上に設けられた第１のゲート絶縁膜と、該第１のゲート絶縁膜上に設けられた第１の導電ゲートと、該第１の導電ゲートを挟んで離間され該第１の導電ゲートから絶縁され前記半導体薄膜と接して設けられた互いに対向して離間する第１の導電形の第１の半導体領域と第２の半導体領域と、前記半導体薄膜と接して設けられ逆導電形の第３の半導体領域とを有し、さらに、前記半導体薄膜は第１の導電ゲート下の第１および第２の半導体領域の間で前記第１の主面と前記第２の主面間のキャリアが空乏する第１の導電ゲート電位が存在する膜厚と不純物濃度関係を有し、前記半導体薄膜は突起状の形状を有し、基板上に接続されている絶縁ゲート薄膜トランジスタであって、
前記逆導電形の第３の半導体領域を、前記第１の半導体領域または前記第２の半導体領域に対して順方向バイアスして後、前記第１の導電ゲートへ第１の電位を加えて、前記第１の半導体領域と前記第２の半導体領域とに挟まれる前記半導体薄膜表面に第１の導電形のチャネルを誘起することを特徴とする、絶縁ゲート薄膜トランジスタ。
【請求項２】
前記半導体薄膜が前記第１の半導体領域と前記第２の半導体領域とで挟まれる部分から逆導電形のキャリアの拡散距離以内に前記半導体薄膜が接する前記第３の半導体領域の端部を設けた、ことを特徴とする請求項１記載の絶縁ゲート薄膜トランジスタ。
【請求項３】
前記半導体薄膜が前記第１の半導体領域と前記第２の半導体領域とで挟まれる部分と前記逆導電形の第３の半導体領域の間に前記半導体薄膜は延在しており、前記半導体薄膜の該延在部分上に更に第２のゲート絶縁膜とその上に設けられた第２の導電ゲートを設けた、ことを特徴とする請求項１記載の絶縁ゲート薄膜トランジスタ。
【請求項４】
前記第１の導電ゲートと第２の導電ゲートは連続していることを特徴とする請求項３記載の絶縁ゲート薄膜トランジスタ。
【請求項５】
前記第３の半導体領域は、前記半導体薄膜が前記第１の半導体領域と前記第２の半導体領域とで挟まれる部分と接しており、前記第２のゲート絶縁膜および第２の導電ゲートは前記第１のゲート絶縁膜および前記第１の導電ゲートと共通となっていること、を特徴とする請求項４記載の絶縁ゲート薄膜トランジスタ。
【請求項６】
前記第２の半導体領域は前記第１の半導体領域と対向して複数個設けられており、前記第３の半導体領域は該複数個の第２の半導体領域間に設けられている、ことを特徴とする請求項4記載の絶縁ゲート薄膜トランジスタ。
【請求項７】
前記半導体薄膜が前記第１の半導体領域と前記第２の半導体領域とで挟まれる部分で、前記第２の主面に設けられた第３のゲート絶縁膜と、該ゲート絶縁膜に接して設けられた第３の導電ゲートと、から更に構成された請求項１記載の絶縁ゲート薄膜トランジスタ。
【請求項８】
前記半導体薄膜は絶縁基板上に設けられていることを特徴とする請求項１〜７のいずれか１項に記載の絶縁ゲート薄膜トランジスタ。
【請求項９】
前記第１の導電ゲートが逆導電形のシリコンで形成されたことを特徴とする請求項１〜８の何れか１項に記載の絶縁ゲート薄膜トランジスタ。
【請求項１０】
前記第２の導電ゲートが逆導電形のシリコンで形成されたことを特徴とする請求項１〜９のいずれか１項に記載の絶縁ゲート薄膜トランジスタ。
【請求項１１】
前記第３の導電ゲートが逆導電形のシリコンで形成されたことを特徴とする請求項１〜１０のいずれか１項に記載の絶縁ゲート薄膜トランジスタ。
【請求項１２】
前記導電ゲートが逆導電形のシリコンゲルマニュウムで形成されたことを特徴とする請求項１〜１１のいずれか１項に記載の絶縁ゲート薄膜トランジスタ。
【請求項１３】
前記第１及び第２の導電ゲートが平均して４５〜６０％のゲルマニュウムを含むｐ形シリコンゲルマニュウムで形成された事を特徴とする請求項１〜１２のいずれか１項に記載の絶縁ゲート薄膜トランジスタ。
【請求項１４】
前記第１及び第２の導電ゲートが平均して４５〜６０％のゲルマニュウムを含むｐ形シリコンゲルマニュウム層とシリコン層の多層膜で形成された事を特徴とする請求項１〜１２のいずれか１項に記載の絶縁ゲート薄膜トランジスタ。
【請求項１５】
前記逆導電形の第３の半導体領域への前記半導体薄膜の該延在部分に、前記半導体薄膜が前記第１の半導体領域と前記第２の半導体領域とで挟まれる部分より高不純物濃度部分を設けることを特徴とする請求項３〜６のいずれか１項に記載の絶縁ゲート薄膜トランジスタ。
【請求項１６】
前記半導体薄膜に逆導電形の不純物が添加されており、前記逆導電形の第３の半導体領域への前記半導体薄膜の該延在部分に第１の導電形不純物添加部分を設けることを特徴とする請求項３〜６のいずれか１項に記載の絶縁ゲート薄膜トランジスタ。
【請求項１７】
第１の主面と該第１の主面に対向する第２の主面を有する半導体薄膜と、該半導体薄膜第１主面上に設けられた第１のゲート絶縁膜と、該第１のゲート絶縁膜上に設けられた第１の導電ゲートと、該第１の導電ゲートを挟んで離間され該第１の導電ゲートから絶縁され前記半導体薄膜と接して設けられた互いに対向して離間する第１の導電形の第１の半導体領域と第２の半導体領域と、前記半導体薄膜と接して設けられ逆導電形の第３の半導体領域とを有し、さらに、前記半導体薄膜は第１の導電ゲート下の第１および第２の半導体領域の間で前記第１の主面と前記第２の主面間のキャリアが空乏する第１の導電ゲート電位が存在する膜厚と不純物濃度関係を有し、前記半導体薄膜の両端または前記第1の半導体領域および前記第２の半導体領域の端部が基板に支持されている絶縁ゲート薄膜トランジスタであって、
前記逆導電形の第３の半導体領域を、前記第１の半導体領域または前記第２の半導体領域に対して順方向バイアスして後、前記第１の導電ゲートへ第１の電位を加えて、前記第１の半導体領域と前記第２の半導体領域とに挟まれる前記半導体薄膜表面に第１の導電形のチャネルを誘起することを特徴とする、絶縁ゲート薄膜トランジスタ。
【請求項１８】
前記半導体薄膜が前記第１の半導体領域と前記第２の半導体領域とで挟まれる部分から逆導電形のキャリアの拡散距離以内に前記半導体薄膜が接する前記第３の半導体領域の端部を設けた、ことを特徴とする請求項１７の絶縁ゲート薄膜トランジスタ。
【請求項１９】
前記半導体薄膜が前記第１の半導体領域と前記第２の半導体領域とで挟まれる部分と前記逆導電形の第３の半導体領域の間に前記半導体薄膜は延在しており、前記半導体薄膜の該延在部分上に更に第２のゲート絶縁膜とその上に設けられた第２の導電ゲートを設けた、ことを特徴とする請求項１７記載の絶縁ゲート薄膜トランジスタ。
【請求項２０】
前記第１の導電ゲートと第２の導電ゲートは連続していることを特徴とする請求項１９記載の絶縁ゲート薄膜トランジスタ。
【請求項２１】
前記第３の半導体領域は、前記半導体薄膜が前記第１の半導体領域と前記第２の半導体領域とで挟まれる部分と接しており、前記第２のゲート絶縁膜および第２の導電ゲートは前記第１のゲート絶縁膜および前記第１の導電ゲートと共通となっていること、を特徴とする請求項２０記載の絶縁ゲート薄膜トランジスタ。
【請求項２２】
前記第２の半導体領域は前記第１の半導体領域と対向して複数個設けられており、前記第３の半導体領域は該複数個の第２の半導体領域間に設けられている、ことを特徴とする請求項２０記載の絶縁ゲート薄膜トランジスタ。
【請求項２３】
前記半導体薄膜が前記第１の半導体領域と前記第２の半導体領域とで挟まれる部分で、前記第２の主面に設けられた第３のゲート絶縁膜と、該ゲート絶縁膜に接して設けられた第３の導電ゲートと、から更に構成された請求項１７記載の絶縁ゲート薄膜トランジスタ。
【請求項２４】
前記半導体薄膜は絶縁基板上に設けられていることを特徴とする請求項１７〜２３のいずれか１項に記載の絶縁ゲート薄膜トランジスタ。
【請求項２５】
前記第１の導電ゲートが逆導電形のシリコンで形成されたことを特徴とする請求項１７〜２４のいずれか１項に記載の絶縁ゲート薄膜トランジスタ。
【請求項２６】
前記第２の導電ゲートが逆導電形のシリコンで形成されたことを特徴とする請求項１７〜２５のいずれか１項に記載の絶縁ゲート薄膜トランジスタ。
【請求項２７】
前記第３の導電ゲートが逆導電形のシリコンで形成されたことを特徴とする請求項１７〜２６のいずれか１項に記載の絶縁ゲート薄膜トランジスタ。
【請求項２８】
前記導電ゲートが逆導電形のシリコンゲルマニュウムで形成されたことを特徴とする請求項１７〜２７のいずれか１項に記載の絶縁ゲート薄膜トランジスタ。
【請求項２９】
前記第１及び第２の導電ゲートが平均して４５〜６０％のゲルマニュウムを含むｐ形シリコンゲルマニュウムで形成された事を特徴とする請求項１７〜２８のいずれか１項に記載の絶縁ゲート薄膜トランジスタ。
【請求項３０】
前記第１及び第２の導電ゲートが平均して４５〜６０％のゲルマニュウムを含むｐ形シリコンゲルマニュウム層とシリコン層の多層膜で形成された事を特徴とする請求項１７〜２８のいずれか１項に記載の絶縁ゲート薄膜トランジスタ。
【請求項３１】
前記逆導電形の第３の半導体領域への前記半導体薄膜の該延在部分に、前記半導体薄膜が前記第１の半導体領域と前記第２の半導体領域とで挟まれる部分より高不純物濃度部分を設けることを特徴とする請求項１９〜２２のいずれか１項に記載の絶縁ゲート薄膜トランジスタ。
【請求項３２】
前記半導体薄膜に逆導電形の不純物が添加されており、前記逆導電形の第３の半導体領域への前記半導体薄膜の該延在部分に第１の導電形不純物添加部分を設けることを特徴とする請求項１９〜２２のいずれか１項に記載の絶縁ゲート薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
絶縁ゲート型電界効果トランジスタおよびその集積回路、特にＳＯＩ（Semiconductor On Insulator）、ＳＯＮ（Semiconductor On Nothing）等の半導体薄膜をチャネル形成領域として有する絶縁ゲート型電界効果トランジスタおよびその集積回路に関する。前記半導体薄膜は絶縁基板の上に形成されている場合（ＳＯＩ）、中空状態でその両端を基板で保持されている場合（ＳＯＮ）、基板に一端が接続されている突起状の形状を有する場合（ｆｉｎＦＥＴ等）等がある（非特許文献４を参照）。
【背景技術】
【０００２】
非動作時にゲート閾値電圧の絶対値を大きく保ち、トランジスタの漏洩電流を抑制し、動作時にゲート閾値電圧の絶対値を小さく制御することによって高速、低スタンバイ消費電力を実現する方法としてダイナミック閾値電圧制御法と呼ばれる方法が提案されている。
【０００３】
このダイナミック閾値電圧制御法は、半導体基板に形成されたバルクＭＯＳトランジスタの場合はウエルとゲート電極を接続、部分空乏ＳＯＩＭＯＳトランジスタの場合にはボディ（ｂｏｄｙ）とゲート電極を接続して信号の入力端子することによって実現している(非特許文献１を参照)。
【０００４】
なお、部分空乏ＳＯＩとは、空乏層が半導体薄膜の厚さ方向に部分的にしか広がらない、中性領域を有するＳＯＩを呼び、ＰＤ（Partially Depleted）ＳＯＩと略記する。また、ボディはチャネルが形成される上記半導体薄膜を簡略化した呼び名である。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】F. Assadeargi、他、著、"A Dynamic Threshold Voltage MOSFET (DTMOS) for Very Low Voltage Operation （超低電圧動作のためのダイナミック閾値電圧ＭＯＳ型電界効果トランジスタ（ＤＴＭＯＳ）" IEEE Electron Device Letters、Vol. 15、No.12、p.510-512、December、1994（１９９４年１２月発行、アメリカ電気電子学会電子装置レター誌、１５巻１２号、５１０〜５１２頁）
【非特許文献２】T.Sekigawa、Y.Hayashi、K.Ishii、S.Fujita著 "MOS Transistor for a 3D-IC" A 17th Conference on Solid State Devices and Materials, Tokyo, 1985、Final Program and Late News Abstract、C-3-9 LN、p.14-16
【非特許文献３】林  豊著、「０．０２５・μm時代にも対応できるデバイス設計の指針」日経マイクロデバイス１９８８年７月号、ｐ．１２１〜１２５
【非特許文献４】D.Hashimoto, et al., "FinFET -A self-Aligned Double Gate MOSFET Scalable to 20nm", p. 2320〜2325, IEEE Transaction on Electron Devices Vol. 47, No. 12, December, 2000
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一方、空乏層が半導体薄膜の厚み方向全体に広がるほどの厚みと不純物濃度の組み合わせを有するＳＯＩはＦＤ（Fully Depleted）ＳＯＩと呼ばれる。このＦＤＳＯＩでは、あるゲート電圧範囲ではゲート下のｂｏｄｙが厚み方向全体に空乏し、中性領域が存在しない為にボディとゲート接続してオン信号を入力しても、バルクＭＯＳないしＰＤＳＯＩＭＯＳの様にはトランジスタの閾値電圧の絶対値は制御され難い。これはボディが空乏しているとソースとチャネルが形成される部分のボディとが順バイアスされ難いからである。
【０００７】
２つの導電ゲートで半導体を、ゲート絶縁膜を介して挟み込む構造の絶縁ゲートトランジスタは１９３５年にO. Heilが英国特許を取得している。しかしこの構造のトランジスタが微小チャネルトランジスタとして有利であることは示唆さえされていなかった。
【０００８】
これに対して、近年実用されて来た片側ゲートのＭＯＳトランスタ微細化の限界を破るトランジスタ構造として、空乏する（ＦＤ）半導体薄膜を、ゲート絶縁膜を介して第１の導電ゲートと第３の導電ゲートで挟み込む構造のトランジスタが、ＸＭＯＳトランジスタという呼称で始めて発明者の１人から提案された（非特許文献２および非特許文献３を参照）。最近はダブルゲートＭＯＳトランジスタという呼称で微細化に対する開発成果が数多く発表されている。
【０００９】
この構造のトランジスタは第３の導電ゲートの電位で、第１のゲートから見たゲート閾値電圧を可変とすることができることが知られているが、第３の導電ゲートの電位を固定するとsub-threshold slope が大きくなり、オン、オフの遷移電圧が大きくなり、スイッチ効率が悪くなるという欠点がある。またこの第３の導電ゲート電位だけで閾値電圧の制御をする方法は閾値電圧変化の範囲に限界があるという欠点がある。またこの方法はＳＯＩ構造などでは第３の導電ゲートが半導体薄膜の裏側に位置する為に、個々のトランジスタの第３の導電ゲートから電気接続配線を取り出す部分の面積と工程が余分に必要であると問題視されていた。
【００１０】
本発明はＦＤＳＯＩでも非動作時と動作時でゲート閾値電圧を電子的に制御して変化させる技術とそれを実現するトランジスタを提供する。さらに本発明では、ダブルゲートＭＯＳトランジスタに代表される、第１の導電ゲートと第３の導電ゲートで空乏する半導体薄膜を、ゲート絶縁膜を介して挟み込む構造の絶縁ゲートトランジスタにおいて、第３の導電ゲートの電位を変化させなくともゲート閾値電圧を電子制御することのできる技術とトランジスタを提供する。
【課題を解決するための手段】
【００１１】
この為に本発明では、図１に断面の１例を示すように、第１の主面１０１と該第１の主面に対向する第２の主面１０２を有する半導体薄膜１００と、該半導体薄膜第１主面上に設けられた第１のゲート絶縁膜２１０と、該第１のゲート絶縁膜上に設けられた第１の導電ゲート３１０と、該第１の導電ゲートを挟んで離間され該第１の導電ゲートから絶縁され前記半導体薄膜１００と接して設けられた互いに対向して離間する第１の導電形の第１の半導体領域１１０と第２の半導体領域１２０と、前記半導体薄膜と接して設けられ逆導電形の第３の半導体領域（図示せず）とを有する。
【００１２】
さらに、前記半導体薄膜１００は第１の導電ゲート下の第１および第２の半導体領域の間で前記第１の主面１０１と前記第２の主面１０２間のキャリアが空乏する第１の導電ゲート電位が存在する絶縁ゲート薄膜トランジスタにおいて、第３の導電形の領域から、前記薄膜へ逆導電形のキャリア２を注入して後、前記導電ゲートへ第１の電位を加えて、前記第１の半導体領域と前記第２の半導体領域とに挟まれる前記半導体薄膜表面に第１の導電形のチャネル１を誘起する方法をとる。
【００１３】
以後、本発明では前記第１の主面前記第２の主面間の距離を前記半導体薄膜の厚さと呼ぶ。
【００１４】
なお、図１では第３の半導体領域は図示されていないが、たとえば半導体薄膜１００は紙面に垂直方向へ延在し、その延在部分に接触して第３の半導体領域が設けられる。図１では半導体薄膜１００は絶縁層２０を表面に設けた基板１０に支持されている。通常基板１０はシリコン、絶縁層２０はシリコン酸化膜が多い。この表面に絶縁層を設けた支持基板は絶縁基板と呼ばれている。支持基板は石英基板のような全部が絶縁材料でできている絶縁基板も可能となっている。また半導体薄膜の１端、または第１の半導体領域ないしは第２の半導体領域ないしは第３の半導体領域の１端が基板に支持された構造でも実施可能である。
【００１５】
一方本発明の第２の方法では、前記半導体薄膜が前記第１の半導体領域と前記第２の半導体領域とに挟まれる部分に逆導電形のキャリアを前記逆導電形の第３の半導体領域から供給または第３の半導体領域へ吸収して、前記半導体薄膜に蓄積される逆導電形のキャリアの量を一定時間制御して第１の導電ゲートから見たゲート閾値電圧を制御する。この方法は第１の導電ゲートと第３の導電ゲートで空乏する半導体薄膜を、ゲート絶縁膜を介して挟み込む構造の絶縁ゲートトランジスタに適用して好適である。
【００１６】
上記逆導電形のキャリアが注入された半導体薄膜に第１の導電形のチャネルを誘起する為に必要なゲート電圧は、前記注入された逆導電形キャリア数または電荷に対応するゲート電圧分だけ少なくて済む。即ち、等価的にゲート閾値電圧がデプレッション側にシフトしたことになる。ゲート閾値電圧がエンハンスメント形の範囲で変化する時は、ゲート閾値電圧の絶対値が減少したことになる。
【００１７】
本発明では前記逆導電形キャリアを前記半導体薄膜へ注入するために、ないしは前記逆導電形キャリアを前記半導体薄膜から引き出す為に、半導体薄膜へ該半導体薄膜より不純物濃度の高い逆導電形の第３の半導体領域を設ける。この第３の半導体領域を第１ないしは第２の半導体領域に対して順方向バイアスすると半導体薄膜へ逆導電形のキャリアが注入される。この逆導電形キャリアは注入後前記半導体薄膜へ蓄積されるが、連続的に供給されなければキャリアのライフタイム経過後蓄積量は減少しやがて消滅する。
【００１８】
一方、半導体薄膜には、その表面電位によっては、熱発生した逆導電形キャリア、高電界領域での雪崩増倍などで発生した逆導電形キャリアが蓄積して、第１の導電ゲートから見たゲート閾値電圧を変えてしまうことがある。この意図しないのに蓄積する逆導電形キャリアを第３の半導体領域へ引き抜くことにより、ゲート閾値電圧を意図する値に制御する事ができる。この為にはこの第３の半導体領域と第１ないしは第２の半導体領域間をほぼゼロバイアスないしは逆バイアスする。
【００１９】
さらに本発明の方法および絶縁ゲートトランジスタによれば、第３の半導体領域の電位で前記ゲート閾値電圧を制御することもできる。この方法は第１の導電ゲートと第３の導電ゲートでゲート絶縁膜を介して空乏する半導体薄膜を挟み込む構造の絶縁ゲートトランジスタに適用すると、第３の導電ゲートの電位に対する第３の半導体領域の電位の相対的な関係で逆導電形キャリアの半導体薄膜内への蓄積量を制御することにより、第１の導電ゲートから見たゲート閾値電圧を定常的に制御することが可能である。
【発明の効果】
【００２０】
本発明はＰＤＳＯＩにも適用することができるが、ＦＤＳＯＩに適用してＦＤＳＯＩでは従来実現が困難であった効果を享受できる。
【００２１】
本発明によれば、ＰＤＳＯＩおよびバルク絶縁ゲートトランジスタだけでなく、ＦＤＳＯＩ、ＦＤＳＯＮ絶縁ゲートトランジスタのVthの電子制御が可能となる。
【００２２】
さらに、従来型ＭＯＳトランジスタの微細化限界より更に微細化可能な、いわゆるニ重ゲート絶縁ゲートトランジスタのゲート閾値電子制御範囲を拡大できる。ニ重ゲート絶縁ゲートトランジスタの第３の導電ゲートが下部に位置している場合には、第３の導電ゲートから個々のトランジスタに対する接続を取らずに、第３の半導体領域の電位を変化させるだけで、ゲート閾値電圧の制御が可能である。ＦＤＳＯＩはチャネルが誘起される半導体薄膜の不純物濃度をＰＤＳＯＩより少なく設定できるので、より大きなチャネル移動度のトランジスタのVth電子制御を本発明により実現できる。
【００２３】
本発明によれば、逆導電形キャリアの注入時にのみ第３の半導体領域から電流が流れ、定常的にはキャリア再結合電流程度の電流しか必要としない。
【００２４】
本発明の逆導電形半導体の導電ゲートを用いれば、スタンバイ時のゲート閾値電圧をエンハンスメンと側に大きく実現可能であるので、完全空乏形ＳＯＩの絶縁ゲートトランジスタでもオン電流が大きくかつオフ電流の小さい条件の両立したトランジスタが実現できる。
【図面の簡単な説明】
【００２５】
【図１】本発明の絶縁ゲート薄膜トランジスタのゲート閾値電圧制御方法の原理を示す断面図である。
【図２】ＳＯＩ基板に形成された本発明の１実施例の絶縁ゲート薄膜トランジスタ。（ａ）平面図および（ｂ）断面図である。
【図３】第３の半導体領域が複数の第２の半導体領域の間に挟まれ、第２の導電ゲートが第１の導電ゲートと連続となっている本発明の１実施例の平面図である。
【図４】第３の半導体領域が第１及び第２の半導体領域に挟まれる部分の半導体薄膜に接しており、第２の導電ゲートが第１の導電ゲートと連続でかつ第２のゲート絶縁膜が第１のゲート絶縁膜と共通である、本発明の１実施例の平面図である。
【図５】第１の主面側に第１の導電ゲート、第２の主面側に第３の導電ゲートを有する、絶縁ゲートトランジスタに本発明を適用した場合の（a）平面図、（ｂ）断面図である。
【図６】本発明をＣＭＯＳインバータへ適用した１実施例の等価回路図である。
【図７】（ａ）は図６のインバータの平面図、（ｂ）は（ａ）の平面図でＸ−Ｘ’ 線で切断した場合の断面図である。
【図８】（ａ）〜（ｇ）は図７に示した実施例の製造工程例を示す。
【発明を実施するための形態】
【００２６】
本発明を有効に実施する為の一形態として、前記第３の半導体領域から前記半導体薄膜のチャネルが形成される部位まで逆導電形のキャリアが到達するないしは該部位から前記第３の半導体領域までキャリアを引き抜くために、前記半導体薄膜が前記第１の半導体領域と前記第２の半導体領域とに挟まれる部分から逆導電形のキャリアの拡散距離以内に第３の半導体領域の端部を設ける。
【００２７】
本発明を有効に実施するトランジスタの更に他の形態として、図２に示す様に、前記第１の半導体領域１１０と前記第２の半導体領域１２０とで挟まれる前記半導体薄膜部分１０３と前記逆導電形の第３の半導体領域１３０の間に前記半導体薄膜は延在しており、前記半導体薄膜の該延在部分上１０４に、第２のゲート絶縁膜２２０とその上に第２の導電ゲート３２０を設けた絶縁ゲートトランジスタとする。
【００２８】
図２（ａ）は本発明の前記実施例の平面図、図２（ｂ）は平面図の２Ｂ−２Ｂに沿った断面図である。図において１０は支持基板、２０は支持基板１０と半導体薄膜を絶縁する絶縁膜、１１３、１２３、１３３はそれぞれ前記第１、第２、第３半導体領域への配線用コンタクト、２１０は第１のゲート絶縁膜、４００は配線下に設けられるいわゆるフィールド絶縁膜、４１０は第１の導電ゲート上に設けられた絶縁膜、４２１は第１の導電ゲートと第２の導電ゲートとを絶縁するゲート間絶縁膜、４１３は第３の半導体領域等の上に設けられた絶縁膜、３１３、３２３はそれぞれ第１、第２の導電ゲートへの配線用コンタクトである。
【００２９】
以下、第１の導電形がｎ形、逆導電形がｐ形とした場合で動作を説明する。第１の導電形がｐ形の場合は、符号変化方向が逆になるが原理、効果は変らない。第１の導電ゲートへゼロ近傍の低電位から第１の正電位へ遷移するオン電圧が加えられる前に、第３のｐ形半導体領域を第２の正電位とし第２の導電ゲートはゼロ近傍の低電位または負電位として第２の導電ゲート下の半導体薄膜へpチャネルを誘起して第１の導電ゲート下の半導体薄膜内へ該ｐチャネルを介して逆導電形キャリアである正孔を注入する。
【００３０】
ここで、第２の正電位は第２の導電ゲートの電位との差分が第２導電ゲートの逆導電形キャリアにたいする（この例ではｐチャネル）閾値電圧Vthrの絶対値より大きくなるよう設定する。第１の導電ゲートの電位がゼロ近傍の低電位であれば、第１および第２の半導体領域の間の半導体薄膜にも、第１の導電ゲート下で、正孔が注入され広がる。正孔はnチャネルのドレイン領域、ソース領域となる第１および第２の半導体領域を結ぶ方向と直角方向へ広がる。ｎチャネルのチャネル幅が広いトランジスタで正孔注入時間を短縮する為には、例えば、図３に示す様に、第２の半導体領域を分割して、その間に第３の半導体領域を配置することができる。またこの配置を図の横方向に繰り返して第３の半導体領域を複数個設けることができる。
【００３１】
なお、図３では前記第１の導電ゲートと第２の導電ゲートが連続している例を示したが、図２の構造においても前記第１の導電ゲートと第２の導電ゲートが連続して入力端子の数およびトランジスタの占有面積を減少することも可能である。ただし、第１の導電ゲートと第２の導電ゲートが連続している時は、逆導電形キャリア注入のための第３領域の電位範囲および連続ゲートの電位範囲は分離されているときと比較して限定される。更に第１のゲート絶縁膜と第２のゲート絶縁膜を共通として製造工程の短縮を図ることもできる。
【００３２】
図２では第３の半導体領域は延在した半導体薄膜に接していたが、図４に示す様に、第１及び第２の半導体領域に挟まれる部分の半導体薄膜に接していても本発明の方法を実施することができる。この場合は第３の領域は第１ないしは第２の半導体領域と接触する確率が大きくなり接合容量が大きくなる欠点はある。
【００３３】
前記半導体薄膜の該延在部分１０４の第３の半導体領域からの逆導電形キャリアの通路に第１の導電形の不純物添加部分（前記半導体薄膜へすでに逆導電形不純物が添加されている場合）または第１導電形の不純物の高不純物濃度部分を形成して逆導電形キャリアが第３の半導体領域への逆流を防ぐ障壁を形成することが出来る。これにより第２の導電ゲートからみた逆導電形キャリア通路のゲート閾値電圧がエンハンスメント側へシフトする。
【００３４】
本発明を有効に実施するトランジスタの更に他の形態として、図５に示す様に、第１の主面１０１と該第１の主面に対向する第２の主面１０２を有する半導体薄膜１０３＋１０４と、該半導体薄膜第１主面上に設けられた第１のゲート絶縁膜２１０と、該第１ゲート絶縁膜上に設けられた第１の導電ゲート３１０と、該第１の導電ゲートを挟んで離間され該第１の導電ゲートから絶縁され前記半導体薄膜と接して設けられた互いに対向して離間する第１の導電形の第１の半導体領域１１０と第２の半導体領域１２０と、前記半導体薄膜と接して設けられた逆導電形の第３の半導体領域１３０と、前記第１の半導体領域と前記第２の半導体領域とで挟まれる前記半導体薄膜部分１０３の前記第２の主面に更に設けられた第３のゲート絶縁膜２３０と該ゲート絶縁膜に接して設けられた第３の導電ゲート３３０とから少なくとも構成されたことを特徴とする絶縁ゲートトランジスタが好都合である。
【００３５】
図５（ａ）は前記実施例の絶縁ゲートトランジスタの平面図、図５（ｂ）は平面図５Ｂ−５Ｂ に沿った断面図。図において１０は支持基板、２０は支持基板１０表面の絶縁膜、１１３、１２３はそれぞれ第１、第２の半導体領域への配線用コンタクト、１３３は該第３の半導体領域への配線用コンタクト、４００は配線下に設けられるいわゆるフィールド絶縁膜、４３１は第１の導電ゲート上に設けられた絶縁膜、４１３は第３の半導体領域等の上に設けられた絶縁膜、４３３は第３のゲート導電膜上に設けられた絶縁膜、３１３は第１の導電ゲートへの配線用コンタクト、３３３は必要に応じて設けられる第３の導電ゲートへの配線用コンタクトである。図５では第３の導電ゲート３３０が第３の半導体領域１３０まで第３のゲート絶縁膜２３０を介して延在する場合の具体例が示されているが、第３の導電ゲートはそこまで延在する必要は必ずしもない。
【００３６】
本発明の上記実施形態をより効果的に実施する為には、前記半導体薄膜が前記第１の半導体領域と前記第２の半導体領域とに挟まれる部分から逆導電形のキャリアの拡散距離以内に第３の半導体領域の端部を設け、第１及び第２の半導体領域の間の半導体薄膜のチャネルが形成される部位に逆導電形のキャリアの到達を確実とする。
【００３７】
または、前記第３の導電ゲートは第３のゲート絶縁膜を介して、前記第３の半導体領域まで延在することができる。第３のゲート下に誘起されたチャネルまたは空乏層を通して第３の半導体領域から逆導電形のキャリアは第１及び第２の半導体領域の間の半導体薄膜中に供給されるし、該部分の半導体薄膜中から逆導電形キャリアは第３の半導体領域へ引き抜くことが可能である。
【００３８】
以下、第１の導電形がｎ形、逆導電形がｐ形とした場合で動作を説明する。第１の導電形がｐ形の場合は、符号変化方向が逆になるが原理、効果は変らない。第２の半導体領域の電位が０Ｖ、第３の半導体領域の電位が０Ｖの時に第１の導電ゲートの閾値電圧はVth10、第３の導電ゲートの逆導電形キャリアにたいする閾値電圧はVthr30とする（第１、第３の導電ゲートが共に丁度閾値電圧となるようなバイアス条件の時）。
【００３９】
たとえば第３の導電ゲートをVthr30−１Ｖにバイアスし、第３の半導体領域の電圧V3を−１Ｖにバイアスしたとき、第１の導電ゲートのゲート閾値電圧Vth1は増加してVth1_-1となる。このあと、第３の半導体領域の電圧Ｖ３を０Ｖないしは大きな電流が流れない程度の第２の半導体領域に対する順方向電圧の範囲で変化させたとき、第１の導電ゲートのゲート閾値電圧Vth1のVth1_-1からの変化分ΔVth1はΔV3*(k3*t1/(k1*t3)*(1+α*d/t1))となる。
【００４０】
ここで、t１、k１はそれぞれ第１のゲート絶縁膜の厚さおよび誘電率、t３、k３はそれぞれ第３のゲート絶縁膜の厚さ及び誘電率、d、αはそれぞれ半導体薄膜の厚さおよびｋ１を該半導体薄膜の誘電率で割った値であり、ΔＶ３はＶ３の変化分、*は積、/は商を表す。このように、第３の導電ゲートの電圧を変化させなくとも、第３の半導体領域の電位で第１の導電ゲートのゲート閾値電圧は変化させる事ができる。
【００４１】
従来のトランジスタでは第３の導電ゲートの電圧がVthr30を超えて、逆導電形のキャリアを更に半導体薄膜に誘起する方向（逆導電形がｐ形の場合は負の方向）にバイアスしても、第１の導電ゲートからみたゲート閾値電圧は殆ど変化しなかったが、本発明の逆導電形の第３の半導体領域の電位により更に変化の範囲を広げることができる。
【００４２】
また第３の導電ゲートが上記Vthr30近傍ないしはVthr30を超えて、逆導電形のキャリアを更に半導体薄膜に誘起する方向にバイアスされている場合は、第１の導電ゲートと第３の半導体領域を接続して信号をゲートへ入力しても、Vth制御は可能である。
【００４３】
上記の実施の形態を示す例で、第３導電ゲートが逆導電形の半導体である時は、半導体薄膜の第2の主面表面へ逆導電形のキャリアが誘起される方向の組み込み電圧を有するので、第３の導電ゲートをバイアスする必要がなくなる。また、第３の導電ゲートが無い場合は、完全空乏形のＳＯＩ、ＳＯＮは半導体薄膜の不純物濃度が小さくかつ膜厚がちいさいので、ゲート閾値電圧を従来の様に、ゲートを第１の導電形の半導体とし、チャネルを形成する半導体を逆導電形としてその不純物濃度でエンハンスメント側に設定するのは難しい。
【００４４】
この場合、第１の導電ゲートを逆導電形の半導体とすればエンハンスメント形とする事が容易である。また、第２の導電ゲートを逆導電形とした時は、第２の導電ゲートに電源電圧と逆極性の電圧を印加しなくてもその下の半導体薄膜に逆導電形のキャリアはとおりやすくなり、本発明の方法を確実に実現し易くなる。これらの導電ゲートに使用する半導体はシリコン、またはシリコンゲルマニュウムが好適である。特にｐ形シリコンゲルマニュウムはシリコンｎチャネル絶縁ゲートトランジスタの好適な閾値電圧を実現する。
【実施例】
【００４５】
図６は本発明の１実施例のＣＭＯＳインバータの等価回路図である。１１３ｎおよび１１３ｐ、１２３ｎおよび１２３ｐ、１３３ｎおよび１３３ｐ、３１３ｎおよび３１３ｐはそれぞれｎチャネルMOSトランジスタおよびｐチャネルＭＯＳトランジスタのドレイン端子、ソース端子、制御端子、第１のゲート端子、第２のゲート端子である。該制御端子はそれぞれ、ｎチャネルＭＯＳトランジスタ、pチャネルＭＯＳトランジスタの第３の半導体領域に接続されている。なお、図においてＩＮは入力端子、ＯＵＴは出力端子、Ctrl_nおよびCtrl_pはｎチャネルおよびｐチャネルトランジスタのVth制御端子であり、Vddは電源電圧端子、Vssは低いほうの電源電圧端子で、ディジタル回路では、通常接地電位とする。
【００４６】
図７は図６の回路を半導体集積回路とした例で、図７（ａ）はその平面図、図７（ｂ）は（ａ）の鎖線Ｘ−Ｘ’で切断した時の断面図である。
【００４７】
１０は支持基板で、この場合はｎ形シリコン（１００）面高抵抗ウエファーである。２０は１００nm厚のシリコン酸化膜、１０３ｎおよび１０３ｐ、１０４ｎおよび１０４ｐ、１１０ｎおよび１１０ｐ、１２０ｎおよび１２０ｐ、１３０ｎおよび１３０ｐ、２１０ｎおよび２１０ｐ、２２０ｎおよび２２０ｐ、３１０ｎおよび３１０ｐ、３２０ｎおよび３２０ｐはそれぞれｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのチャネルが形成される約３０ｎｍ厚の半導体薄膜部分、逆導電形のキャリアの通路となる該半導体薄膜の延在部、ドレイン（第１の半導体領域）、ソース（第２の半導体領域）、逆導電形の第3の半導体領域、２．７ｎｍ厚の第１のゲート窒化酸化膜、第２のゲート窒化酸化膜、第１の導電ゲートおよびそれと連続した第２の導電ゲートである。第１導電ゲートの長さは１００ｎｍであり、本実施例ではシリコン薄膜とシリコンゲルマニュウム薄膜の多層膜で構成される。第１、第２、第３の半導体領域は半導体薄膜の上にエピタキシャル成長した半導体膜も含んで構成されている。
【００４８】
以下に本実施例の製造工程を、図８（ａ）〜（ｇ）、図７（ｂ）の断面図を用いて示す。
（ａ）高抵抗シリコンウエファーを支持基板１０としその上に約１００ｎｍ厚のシリコン酸化膜２０とｎ形不純物濃度約4ｘ１０17原子／ｃｃ程度で約３５ｎｍ厚のシリコン薄膜１００を積層したＳＯＩ基板を用意する。
（ｂ）このＳＯＩ上に熱酸化により約７ｎｍの酸化膜４１を成長させ、更に約５０ｎｍのシリコン窒化膜４２をＣＶＤにより堆積させる。その後、公知のフォトリソグラフィによりトランジスタ部分のシリコン薄膜を残す為のフォトレジストパターン５１を形成する。
（ｃ）上記フォトレジストパターン５１をマスクとして、対シリコン酸化膜選択比を持ったエッチング条件でシリコン窒化膜をエッチングする。フォトレジストを除去、基板表面をクリーニングして、シリコン窒化膜が除去された部分のシリコン酸化膜露出面に更に約６０ｎｍのシリコン酸化膜４０１が成長するまでパイロジェニック酸化により酸化する。この工程により、個々のトランジスタ単位にシリコン薄膜１００が分離される。このシリコン薄膜の分離には公知のＳＴＩ（shallow trench isolation）技術を用いることもできる。
【００４９】
熱燐酸系のエッチング液でシリコン窒化膜４２を除去し、緩衝弗酸系のエッチング液でシリコン酸化膜４１を除去してシリコン薄膜１００の表面を露出する。シリコン薄膜１００の表面に熱酸化により２．７ｎｍ厚のシリコン酸化膜２００を形成する。その後、ＥＣＲ（電子サイクロトロン共鳴：Electron Cyclotron Resonance）、ＩＣＰ（誘導結合プラズマ：Inductively Coupled Plasma）などの高密度プラズマ装置を用いて、窒素ガスと水素ガスまたはキセノンガスとのプラズマから窒素ラディカルを基板表面へ導き基板温度４００℃にて窒化率５〜７％の表面窒化を行う。その後高純度窒素ガス雰囲気搬送を行い８００℃窒素中で熱処理を行い、表面欠陥をアニールする。この窒化したシリコン酸化膜が第１及び第２のゲート酸化膜として使われる。
（ｄ）次に導電ゲート薄膜３００を堆積する。初期の約１０ｎｍは純シリコン薄膜３０１の堆積を行い、ついで平均して４５〜６０％ゲルマニュウムを含む硼素ドープシリコンゲルマニュウム薄膜３０２の堆積を２００ｎｍ行なう。更に約５０ｎｍの硼素ドープシリコン薄膜３０３の堆積を行う。原料ガスとしてはモノシラン（mono-silane：SiH4）、水素化ゲルマニュウム（germane：GeH4）、ジボラン（di-borane：B2H6）を使う。更にその上に約１００ｎｍのシリコン窒化膜４３を堆積する。
【００５０】
上記初期の純シリコン薄膜の堆積は事後のシリコンゲルマニュウム薄膜の組成均一化、ミクロ膜厚分布の平坦化の為に行われる。この後の製造工程の温度と時間でゲルマニュウム、硼素が拡散するのでゲート導電膜としての電気特性は硼素ドープシリコンゲルマニュウムとして扱うことができる。
【００５１】
ＡｒＦリソグラフィ、電子ビームリソグラフィ等の公知技術により上記シリコン窒化膜／導電ゲート薄膜上にゲート長約１００ｎｍのゲート長を有する導電ゲートのフォトレジストパターンを形成し、それをマスクとしてシリコン窒化膜、シリコン、シリコンゲルマニュウム、シリコンの順番にＲＩＥ技術によりエッチングを行う。
【００５２】
フォトリソグラフィにより形状加工されたフォトレジストとシリコン窒化膜／導電ゲート薄膜とを選択マスクとして用いて、それぞれ、ｎ形ドレインのエクステンション領域（１１４ｎ）、ソースのエクステンション領域（１２４ｎ）、ｎ形第３の領域のエクステンション領域（１３４ｐ）およびｐ形ドレインのエクステンション領域（１１４ｐ）、ソースのエクステンション領域（１２４ｐ）、ｐ形第３の領域のエクステンション領域（１３４ｎ）を選択的に低加速（硼素約４ＫｅＶ、砒素約１５ＫｅＶ）イオン注入により形成する。注入ドーズは不純物濃度が約１０19原子／ｃｃとなる値を選択する（約３ｘ１０13／ｃｍ2）。
（ｅ）公知のゲートサイドウオール絶縁膜プロセスにより第１、第２ゲートの側面に約４０ｎｍ厚の絶縁膜サイドウール４０３を形成する。ソース、ドレイン部分の表面の酸化膜をウエットエッチして、シリコン薄膜表面を水素終端面とする。その後選択エピタキシャル技術により、ドレイン（１１０ｎ、１１０ｐ）、ソース（１２０ｎ、１２０ｐ）、第3の半導体領域（１３０ｐ、１３０ｎ）となる半導体薄膜１００の部分へ約７０ｎｍの結晶シリコン層１０５を選択成長する。
（ｆ）フォトリソグラフィにより形状加工されたフォトレジストおよび前記絶縁膜サイドウオール４０３をマスクとして用いて、それぞれ、ｎチャネルのドレイン（１１０ｎ）、ソース（１２０ｎ）、ｐチャネル第３の半導体領域（ｎ形）（１３０ｐ）、およびｐチャネルのドレイン（１１０ｐ）、ソース（１２０ｐ）、ｎチャネル第３の半導体領域（ｐ形）（１３０ｎ）、を形成する砒素、硼素のイオン注入を行う。不純物イオンは選択エピタキシャルされた結晶シリコン層だけでなく、下地のＳＯＩ半導体薄膜の各部分へも導入され、注入ドーズは不純物濃度が砒素で約１０21原子／ｃｃ、硼素で約１０20原子／ｃｃとなる値を選択する。
（ｇ）導電ゲート薄膜（３００）上のシリコン窒化膜４３を熱燐酸等でウエットエッチして、洗浄後、ニッケルを約２０ｎｍ蒸着し、シンターを行い、絶縁膜上の未反応のニッケルを酸でエッチして、ニッケルシリサイド層を残し、更に高温でシンターしてドレイン上に１１０ｎｓ、１１０ｐｓ、ソース上に１２０ｎｓ、１２０ｐｓ、第３の半導体領域上に１３０ｎｓ、１３０ｐｓのシリサイド層、ゲート上にシリサイド層３１０ｎｓ、３２０ｎｓ、３１０ｐｓ、３２０ｐｓを形成する。
【００５３】
配線用層間絶縁膜４４０をシリコン酸化膜のＣＶＤにより表面に形成し、必要な部分にコンタクホールを開け、窒化チタン、タングステン等によりコンタクトプラグ５００を形成、アルミニュウム薄膜を蒸着、フォトリソグラフィとＲＩＥ（reactive ion etching）により配線パターンを形成して第１層配線６００を得る（図７（ｂ）の状態まで形成される）。その後、必要に応じて更に層間絶縁膜形成、銅配線形成などによる多層配線を形成し、最後にパッシベーション膜を形成する。
【００５４】
上記のように形成したＣＭＯＳ回路でｎチャネルトランジスタのゲート閾値電圧は第３の半導体領域の電圧が０Vの場合は約０．２３V、pチャネルトランジスタのゲート閾値電圧は約−０．２Vとなる。
【００５５】
上記インバータ回路の場合は、入力信号が０ＶからVddまで変化する１０ピコ秒のオーダー以上前にｎチャネルトランジスタの第３の半導体領域に０．４Ｖ以上Vddまでの電圧を与えておけば、ｎチャネルトランジスタのVthは約０Ｖとなり、Vddが０．４Ｖ程度でも充分に大きな駆動能力を有する。
【００５６】
逆に入力信号がVddから０Ｖまで変化するときは、その１０ピコ秒のオーダー以上前にpチャネルトランジスタの第３の半導体領域にVdd−０．４Ｖ程度以下０Ｖまでの電圧を与えておけば、pチャネルトランジスタのVthは約０Ｖとなり、充分に大きな駆動能力を有する。
【００５７】
前記半導体薄膜の該延在部分１０４の第３の半導体領域からの逆導電形キャリアの通路に第１の導電形の不純物添加部分（前記半導体薄膜へすでに逆導電形不純物が添加されている場合）または不純物の高不純物濃度部分を形成して逆導電形キャリアが第３の半導体領域への逆流を防ぐ障壁を形成することができる。これにより第２の導電ゲートからみた逆導電形キャリア通路のゲート閾値電圧がエンハンスメント側へシフトする。
【００５８】
上記実施例では、ｐ形第３の領域のエクステンション領域１３４ｎの代わりに、約３ｘ１０12個／ｃｍ2ドーズの砒素を注入すれば、ｎチャネルＭＯＳトランジスタの半導体薄膜延在部分の正孔の通路に不純物濃度の異なる（この場合は高不純物濃度）部分が形成されるので正孔に対するゲート閾値電圧は約−０．４Ｖとなり第１のチャネル形成半導体薄膜部分の正孔に対するゲート閾値電圧よりエンハンスメント側にシフトする為、第１のチャネル形成半導体薄膜部分に注入された正孔に対するバリアとなり、ｎチャネルを誘起する第１の導電ゲートの電圧により、正孔が第３の半導体領域１３０ｐへ押し戻され難くなる。
【００５９】
上記の実施例において、ｎチャネルＭＯＳトランジスタの導電ゲートをｐ形シリコン、第１のチャネル形成半導体薄膜部分をｎ形とし不純物濃度を４ｘ１０17個／ｃｃ、ｐチャネルＭＯＳトランジスタの導電ゲートをｎ形シリコン、第１のチャネル形成半導体薄膜部分をｐ形とし不純物濃度を４ｘ１０17個／ｃｃとすることにより第３の半導体領域の電位が０Vの時のゲート閾値電圧はｎチャネル０．４８Ｖ、pチャネル−０．４８Ｖとなり、第３の半導体領域へｎチャネル０．４Ｖ以上、ｐチャネルVdd−０．４Ｖ以下の電圧をゲート信号入力前に加えることにより絶対値にして０．１Ｖ程度のゲート閾値電圧となるので、電源電圧０．６Ｖ程度でも高速でかつリーク電流の非常に小さいＣＭＯＳＬＳＩが得られる。
【００６０】
一方、図５において第１の導電ゲートをｎ形シリコンとし、第３の導電ゲートをｐ形シリコンとすると、ｎチャネルトランジスタのVthは約０．２５Ｖとなり、ｐチャネルトランジスタのVthは約−０．２５Ｖとなる。第１の導電ゲートをｐ形シリコンとし、第３の導電ゲートをｎ形シリコンとしても、ｎチャネルトランジスタのVthは約０．２５Ｖとなり、ｐチャネルトランジスタのVthは約−０．２５Ｖとなる。この様に設計する事で、半導体薄膜中の逆導電形のキャリア濃度を第３の半導体領域の電位で定常的に制御可能である。
【００６１】
第３の半導体領域のソースに対する電位が０Ｖの時はVthの絶対値はほぼ０．２５Ｖであり、０．４Ｖの時は０．０５Ｖである。また第３の半導体領域に印加する制御信号の時間間隔に関係なく電子制御可能である。半導体薄膜の不純物濃度はゼロが望ましく、厚さはゲート長の約１／３以下がパンチスルーを避ける為に望ましい。２０ｎｍ長のゲートであれば半導体薄膜の厚さは７ｎｍまたはそれ以下が望ましい。ゲート絶縁膜は第１のゲート絶縁膜も第３のゲート絶縁膜も表面窒化した約２ｎｍ厚のシリコン酸化膜が望ましい。この実施例のトランジスタでインバータ、ＮＡＮＤ、ＮＯＲ回路を構成すれば、スタンバイ電流が小さくかつ駆動電流の大きい回路が０．４Ｖの電源電圧でも動作する。
【００６２】
上記実施例での第３の半導体領域への制御信号は、２段前のインバータ、ＮＯＲ、またはＮＡＮＤの出力で駆動する事ができる。このときはpチャネル、ｎチャネルトランジスタ両方の第３の半導体領域からの配線を接続して１つの制御信号でインバータなどのVth制御が可能である。
【００６３】
複数個のトランジスタで構成される回路グループのグループ制御を行う時はグループ内のｎチャネルトランジスタ、pチャネルトランジスタそれぞれの第３半導体領域からの配線をｎチャネル毎、pチャネルごとに接続して制御信号を与える事により、スタンバイ電力および回路のスイッチ速度を制御する事ができる。
【００６４】
なお本発明では、半導体薄膜はシリコン単結晶薄膜の他にシリコンゲルマニュウム単結晶薄膜、歪シリコン／シリコンゲルマニュウムの多層膜の場合、ゲート絶縁膜はシリコン酸化膜の他に、シリコン窒化酸化膜、シリコン窒化膜、アルミナ、ハフニュウム酸化膜およびそのシリコン混合物、ジルコニウム酸化物およびそのシリコン混合物等の場合、導電ゲートはポリシリコンないしシリコンゲルマニウム以外のタングステン、窒化チタン、チタン／窒化チタン多層膜などの場合、第１、第２,第3の半導体領域が半導体薄膜内部だけでなく、その上に積み上げられている構造の場合、更に金属シリサイドまたは金属薄膜が積層されている場合など、当業者が容易に変形できる範囲で本発明は実施可能である。
【００６５】
また第１、第２、第３の半導体領域は半導体薄膜に「接する」と記載されているが、該半導体薄膜中に不純物原子を導入して形成しても、該半導体薄膜上に堆積して形成しても結果として接する状態が形成されていればよい。
【符号の説明】
【００６６】
１    第１の導電形のチャネルのキャリア
２    逆導電形のキャリア
１０  支持基板
２０  支持基板上の絶縁層
１００、１０３、１０４  半導体薄膜
１０５  選択エピタキシャル成長した結晶シリコン層
１０１  第１の主面
１０２  第２の主面
１１０  第１の半導体領域
１２０  第２の半導体領域
１３０  逆導電形の第３の半導体領域
２１０  第１のゲート絶縁膜
２２０  第２のゲート絶縁膜
２３０  第３のゲート絶縁膜
３１０  第１の導電ゲート
３２０  第２の導電ゲート
３３０  第３の導電ゲート
１１０ｎｓ、１１０ｐｓ、１２０ｎｓ、１２０ｐｓ、１３０ｎｓ、１３０ｐｓ、
３１０ｎｓ、３１０ｐｓ、３２０ｎｓ、３１０ｐｓ  シリサイド層
４００、４０１、４３１、４１３、４３３  絶縁膜
４０３  絶縁サイドウオール・ゲートスペーサー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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