(57)【特許請求の範囲】
【請求項１】
データプロセッサと、
一連の命令語を内部に貯蔵するマスタメモリ装置と、を備え、
前記データプロセッサによる前記一連の命令語の実行は、前記データプロセッサをして仲裁器に伝送される一連の必須不可欠な命令の発生の制御と前記一連の必須不可欠な命令の中から一つの必須不可欠な命令と共に前記仲裁器に伝送されるアクセスのための要請信号の発生の制御を行わせて、
前記一つの必須不可欠な命令と前記要請信号は等しい両方向ピンに入出力されて、
前記アクセスの承認あるいは拒絶を指示するために前記仲裁器から発生した認識信号を受信することを特徴とする共有メモリ装置のアクセスを仲裁するマスタ。
【請求項２】
前記一つの必須不可欠な命令は、前記一連の必須不可欠な命令の中から周期的に発生するオートリフレッシュ命令であることを特徴とする請求項１に記載のマスタ。
【請求項３】
前記アクセスのための要請信号と前記一つの必須不可欠な命令と前記認識信号は、マスタクロック信号と同期されることを特徴とする請求項１に記載のマスタ。
【請求項４】
前記マスタは、
前記必須不可欠な命令を指示するために設定された多数の制御信号を伝送するための多数の制御ピンと、
前記アクセスのための要請信号を伝送するためのデータピンまたはアドレスピンと、
前記認識信号を受信するためのさらなるデータピンあるいはアドレスピンをさらに備えることを特徴とする請求項１に記載のマスタ。
【請求項５】
前記共有メモリ装置は、SDRAMであることを特徴とする請求項１に記載のマスタ。
【請求項６】
前記マスタが前記アクセスの承認を得た時、前記共有メモリ装置のメモリコアに接続されるためのインターフェースをさらに備えることを特徴とする請求項１に記載のマスタ。
【請求項７】
仲裁器と、
前記仲裁器に出力される一連の必須不可欠な命令を規則的に発生させるマスタと、を備え、
前記マスタは、前記一連の必須不可欠な命令の中から一つの必須不可欠な命令と共に前記仲裁器に伝送されるアクセスを得るための要請信号を発生させて、
前記一つの必須不可欠な命令と前記要請信号は等しい両方向ピンに入出力されて、
前記アクセスの承認あるいは拒絶を指示するために前記仲裁器から発生した認識信号を受信することを特徴とする多数のマスタの間でメモリ装置へのアクセスを仲裁するためのシステム。
【請求項８】
前記一つの必須不可欠な命令は、前記マスタによる前記一連の必須不可欠な命令の中から周期的に発生するオートリフレッシュ命令であることを特徴とする請求項７に記載のシステム。
【請求項９】
前記仲裁器は、
各々の命令検出信号を発生させるために前記マスタに接続された各々の命令検出器と、
前記各々の検出命令信号が活性化される度に、前記アクセスのための前記要請信号をラッチする各々のラッチと、
前記各々のラッチによってラッチされた前記アクセスのための前記要請信号と優先順位方法に依存して、前記アクセスの承認を許与するかを決定するための優先順位決定ユニットと、を備えることを特徴とする請求項７に記載のシステム。
【請求項１０】
前記マスタは、マスタクロック信号を発生させ、前記アクセスのための前記要請信号と前記一つの必須不可欠な命令と前記認識信号は、前記マスタクロック信号に同期されることを特徴とする請求項７に記載の多数のシステム。
【請求項１１】
前記必須不可欠な命令を構成する多数の制御信号を伝送するための前記マスタの多数の制御ピンと、
前記アクセスのための前記要請信号を伝送するための前記マスタのデータピンあるいはアドレスピンと、
前記認識信号を受信するための前記マスタのさらなるデータピンあるいはアドレスピンをさらに備えることを特徴とする請求項７に記載のシステム。
【請求項１２】
前記メモリ装置は、SDRAMであることを特徴とする請求項７に記載のシステム。
【請求項１３】
前記マスタが前記アクセスの承認を受ける時、前記メモリ装置のメモリコアから他のマスタの各々のインターフェースの連結を解除して、前記メモリ装置の前記メモリコアと接続される前記マスタの各々のインターフェースを選択するための選択器をさらに備えることを特徴とする請求項７に記載のシステム。
【請求項１４】
前記仲裁器は、各ポートが各々のマスタに接続された多数のポートを備える前記メモリ装置の一部として製作されうることを特徴とする請求項７に記載のシステム。
【請求項１５】
前記仲裁器は、一つのポートを備える前記メモリ装置からオフチップの形態として具現され、前記仲裁器は、各々のポートが各々のマスタに接続されている多数のポートを備えることを特徴とする請求項７に記載のシステム。
【請求項１６】
マスタが仲裁器に伝送される一連の必須不可欠な命令を発生させる段階と、
前記マスタが前記一連の必須不可欠な命令の中から一つの必須不可欠な命令と共に前記仲裁器に伝送されるアクセスのための要請信号を発生させる段階と、を備えて、
前記一つの必須不可欠な命令と前記要請信号は等しい両方向ピンに入出力されて、
前記アクセスの承認あるいは拒絶を指示するために前記仲裁器から発生した認識信号を受信することを特徴とする多数のマスタの間でメモリ装置へのアクセスを仲裁する方法。
【請求項１７】
前記一つの必須不可欠な命令は、前記マスタによる前記一連の必須不可欠な命令の中から周期的に発生するオートリフレッシュ命令であることを特徴とする請求項１６に記載の方法。
【請求項１８】
前記仲裁器は、優先順位方法によって一回にただ一つのマスタにのみ前記アクセスの承認を許与することを特徴とする請求項２０に記載の方法。
【請求項１９】
前記アクセスのための要請信号と前記一つの必須不可欠な命令と前記認識信号は、マスタクロック信号に同期されることを特徴とする請求項１６に記載の方法。
【請求項２０】
前記一連の必須不可欠な命令は、前記マスタの多数の制御ピンから多数の制御信号として出力され、前記アクセスのための前記要請信号は前記マスタのデータピンあるいはアドレスピンから出力され、前記認識信号は前記マスタの他のデータピンあるいはアドレスピンに受信されることを特徴とする請求項１６に記載の方法。
【請求項２１】
前記メモリ装置は、SDRAMであることを特徴とする請求項１６に記載の方法。
【請求項２２】
前記一連の必須不可欠な命令は、前記マスタの多数の制御ピンから多数の制御信号として出力され、前記アクセスのための前記要請信号は前記マスタのデータピンあるいはアドレスピンから出力されることを特徴とする請求項１６に記載の方法。
【請求項２３】
前記マスタが前記アクセスの承認を受ける時、前記メモリ装置のメモリコアから他のマスタの各々のインターフェースの連結が解除される間に、前記メモリ装置の前記メモリコアに連結される前記マスタの各々のインターフェースを選択する段階をさらに備えることを特徴とする請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、共有メモリ装置についての仲裁に係り、より詳細には、SDRAM(synchronous dynamic random access memory)のような共有メモリ装置にアクセスを要請する時、多数のマスタによってオートリフレッシュ(auto-refresh)命令のような一連の必須不可欠な命令を用いる仲裁に関する。
【背景技術】
【０００２】
図１は、メモリ装置にアクセスを共有する多数のマスタを備える電子システム１００のブロック図である。図１を参照すれば、第1マスタ１０２、第2マスタ１０４、及び第3マスタ１０６を含む多数のマスタは、マルチポートSDRAMとして実現可能なマルチポートメモリ(multi-port memory)装置１０８にアクセスを共有する。
【０００３】
メモリ装置が属する技術分野で通常を知識を有する者は、マスタから出力されたクロック(clock)信号と同期して動作するSDRAMについて周知である。一般的にSDRAMは、多数の制御信号の論理状態によって設定される或る命令を出力するマスタの制御下で動作する命令基盤のメモリ(command-based memory)装置である。
【０００４】
SDRAM１０８は、第1ポート１１２、第2ポート１１４、及び第3ポート１１６を含む多数のポートを備えているので、SDRAM１０８はマルチポートとして見なされる。第1ポートないし第3ポート１１２、１１４、及び１１６の各々は、各々のマスタ１０２、１０４、及び１０６に内蔵した各々のコントローラ１２２、１２４、及び１２６と通信するために指定された各々の信号インターフェース(interface)(SIF1、SIF2、及びSIF3)を備える。
【０００５】
信号インターフェース(SIF1、SIF2、及びSIF3)の各々は、各々のマスタ１０２、１０４、または１０６とSDRAM１０８との間で制御信号とデータの通信のために使われる。
【０００６】
従来技術で、仲裁器１１８は、多数のマスタ１０２、１０４、及び１０６の中から何れか一つのマスタがSDRAM１０８にアクセスすることを調整または仲裁する。SDRAM１０８から読出(read)あるいはSDRAM１０８に書込み(write)をするためにSDRAM１０８にアクセスが要求される時、各々のコントローラ１２２、１２４、及び１２６はアクセスのための各々の要請信号(REQ1、REQ2、またはREQ3)を仲裁器１１８に伝送する。そして、仲裁器１１８は、各々の認識信号(ACK1、ACK2、またはACK3)を各々のコントローラ１２２、１２４、及び１２６に伝送する。
【０００７】
一般的に、仲裁器１１８によってマスタ１０２、１０４、及び１０６の中から何れか一つのマスタにSDRAM１０８から読出、またはSDRAM１０８に書込みのためのアクセスが許容される。例えば、認識信号(ACK1、ACK2、及びACK3)の中から何れか一つは、マスタ１０２、１０４、及び１０６の中でアクセスが許与した相応する一つのマスタを指示するために活性化される。図１の従来の仲裁スキーム(scheme)は、各々のマスタ１０２、１０４、及び１０６とSDRAM１０８の各々のポート１１２、１１４、及び１１６との間にアクセスのための要請信号と認識信号のための各々二つの付加的な入出力ピンを必要とする。
【０００８】
図２は、マルチプルポート(multiple ports)１７２、１７４、及び１７６を備えるSDRAM １７０にアクセスすることを共有する各々のコントローラ１６２、１６４、及び１６６を備える各々のマスタ１５２、１５４、及び１５６を備える電子システム１５０を表わす。各々のマスタ１５２、１５４、及び１５６は、SDRAM１７０の各々のポート１７２、１７４、及び１７６と制御信号とデータを交換するための各々のインターフェース(SF1、SF2、またはSF3)を備える。
【０００９】
図２に示したシステム１５０は、アクセスのための要請信号と認識信号のための二つの追加的なピンを必要せず、各々のマスタ１５２、１５４、及び１５６の内部のソフトウェア(software)が、SDRAM１７０へのアクセスを仲裁する。マスタ１５２、１５４、及び１５６は、UART(universal asynchronous receiver/Transmitter)インターフェース１８２、及び１８４を介して前記マスタ１５２、１５４、及び１５６の間で仲裁のような通信をする。
【００１０】
図２に示した従来の仲裁スキームは、マスタ１５２、１５４、及び１５６の間に不要な追加的なUARTインターフェース１８２及び１８４を必要とする。また、マスタ１５２、１５４、及び１５６の間でアクセスのための要請信号と認識情報の交換は、システム１５０で信号処理のために不用の時間遅延を発生させる。さらに、マスタの数が増加するに従ってソフトウェアの複雑度も増加する。
【００１１】
したがって、多数のマスタの間で共有メモリ装置についてのアクセスを仲裁するための追加の入出力ピンを必要としない、さらに效果的なメカニズムが要求される。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明が果たそうとする技術的課題は、オートリフレッシュ命令が出力される間に、メモリ装置にアクセスをするための仲裁スキームを実行することの出来る装置と方法とを提供することである。
【００１３】
本発明が果たそうとする技術的課題は、メモリ装置のアクセスを共有する多数のマスタを備えるシステムで必須不可欠な命令が伝送される間、アクセスのための要請信号と認識信号を既存のピンを介して送ることの出来る装置と方法とを提供することである。
【課題を解決するための手段】
【００１４】
本発明によれば、メモリ装置へのアクセスを共有する多数のマスタを備えるシステムでアクセスのための要請信号と認識信号は、必須不可欠な命令が伝送される間、既存のピンを介して出力される。
【００１５】
共有メモリ装置のアクセスを仲裁するマスタは、データプロセッサと、一連の命令語を内部に貯蔵するマスタメモリ装置と、を備える。データプロセッサによる一連の命令語の実行は、データプロセッサをして仲裁器に伝送される一連の必須不可欠な命令の発生の制御と一連の必須不可欠な命令の中から一つの必須不可欠な命令と共に仲裁器に伝送されるアクセスのための要請信号の発生の制御を実行する。
【００１６】
一つの必須不可欠な命令は、一連の必須不可欠な命令の中から周期的に発生するオートリフレッシュ命令である。マスタは、アクセスの承認あるいは拒絶を指示するために仲裁器から発生した認識信号を受信する。アクセスのための要請信号と一つの必須不可欠な命令と前記認識信号は、マスタクロック信号と同期される。
【００１７】
前記マスタは、必須不可欠な命令を指示するために設定された多数の制御信号を伝送するための多数の制御ピンと、アクセスのための要請信号を伝送するためのデータピンまたはアドレスピンと、認識信号を受信するためのさらなるデータピンあるいはアドレスピンをさらに備える。共有メモリ装置はSDRAMである。マスタがアクセスの承認を得た時、共有メモリ装置のメモリコアに接続されるためのインターフェースをさらに備える。
【００１８】
本発明によるシステムは、仲裁器と、仲裁器に出力される一連の必須不可欠な命令を規則的に発生させるマスタと、を備え、マスタは、一連の必須不可欠な命令の中から一つの必須不可欠な命令と共に仲裁器に伝送されるアクセスを得るための要請信号を発生させる。一つの必須不可欠な命令は、マスタによる一連の必須不可欠な命令の中から周期的に発生するオートリフレッシュ命令である。仲裁器は、アクセスのための要請信号を受信した後に、アクセスの承認または拒絶を指示するためにマスタに伝送される認識信号を発生させる。仲裁器は、各々の命令検出信号を発生させるためにマスタに接続された各々の命令検出器と、各々の検出命令信号が活性化される度に、アクセスのための要請信号をラッチする各々のラッチと、各々のラッチによってラッチされたアクセスのための要請信号と優先順位方法に依存して、アクセスの承認を許与するかを決定するための優先順位決定ユニットと、を備える。マスタは、マスタクロック信号を発生させ、アクセスのための要請信号と一つの必須不可欠な命令と認識信号は、マスタクロック信号に同期される。
【００１９】
システムは、必須不可欠な命令を構成する多数の制御信号を伝送するためのマスタの多数の制御ピンと、アクセスのための要請信号を伝送するためのマスタのデータピンあるいはアドレスピンと、認識信号を受信するためのマスタのさらなるデータピンあるいはアドレスピンと、をさらに備える。マスタがアクセスの承認を受ける時、メモリ装置のメモリコアから他のマスタの各々のインターフェースの連結を解除して、メモリ装置のメモリコアと接続されるマスタの各々のインターフェースを選択するための選択器をさらに備える。仲裁器は、各ポートが各々のマスタに接続された多数のポートを備えるメモリ装置の一部として製作することが出来る。
【００２０】
仲裁器は、一つのポートを備えるメモリ装置からオフチップの形態として実現され、仲裁器は、各々のポートが各々のマスタに接続されている多数のポートを備える。
【００２１】
本発明による多数のマスタの間でメモリ装置へのアクセスを仲裁する方法は、マスタが仲裁器に伝送される一連の必須不可欠な命令を発生させる段階と、マスタが一連の必須不可欠な命令の中から一つの必須不可欠な命令と共に仲裁器に伝送されるアクセスのための要請信号を発生させる段階と、を備える。一つの必須不可欠な命令は、マスタによる一連の必須不可欠な命令の中から周期的に発生するオートリフレッシュ命令である。仲裁器は、アクセスのための要請信号を受信した後に、アクセスの承認または拒絶を指示するためにマスタに伝送される認識信号を発生させる段階をさらに備える。仲裁器は、優先順位方法によって一回にただ一つのマスタにのみアクセスの承認を許与する。アクセスのための要請信号と一つの必須不可欠な命令と認識信号は、マスタクロック信号に同期される。一連の必須不可欠な命令は、マスタの多数の制御ピンから多数の制御信号として出力され、アクセスのための要請信号は、マスタのデータピンあるいはアドレスピンから出力され、認識信号はマスタの他のデータピンあるいはアドレスピンに受信される。メモリ装置はSDRAMである。
【００２２】
一連の必須不可欠な命令は、マスタの多数の制御ピンから多数の制御信号として出力され、アクセスのための前記要請信号は、前記マスタのデータピンあるいはアドレスピンから出力される。マスタがアクセスの承認を受ける時、メモリ装置のメモリコアから他のマスタの各々のインターフェースの連結が解除される間に、前記メモリ装置のメモリコアに連結されるマスタの各々のインターフェースを選択する段階をさらに備える。
【発明の効果】
【００２３】
本発明によるオートリフレッシュ動作を実行する共有メモリ装置を制御するための装置は、オートリフレッシュ命令と共に既存の両方向のデータ入出力ピンを介して要請信号を出力するので、本発明による装置は、要請信号を出力するための別途のピンを備える必要がない。
【００２４】
本発明による仲裁器を備えるマルチポートSDRAMは、仲裁のための要請信号を既存の第1両方向のデータ入出力ピンを介して受信し、要請信号に相応する認識信号を既存の第2両方向のデータ入出力ピンを介して出力するので、要請信号を受信して認識信号を出力するための別途の入出力ピンを備える必要がない。
【００２５】
また、マルチポートSDRAMは、オートリフレッシュ命令と共に入力される要請信号を受信して、要請信号を受信した時間から認識信号を出力する時間の間に遅延がほとんどない。
【００２６】
本発明によるシステムは、要請信号と認識信号を入出力するための別途の入出力ピンの追加が必要ではなく、マスタの間で仲裁のための別途のインターフェースも必要ではなく、オートリフレッシュ命令を活用することによって、システムの構成が簡単である。
【００２７】
また、所定のインターフェースを用いてマスタの間で仲裁を実行しないので、マスタの数が増加する場合でも仲裁のためのプロセッサの複雑性が増加しない。
【発明を実施するための最良の形態】
【００２８】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同一の参照符号は、同一の部材を表わす。
【００２９】
図３は、本発明の実施形態による仲裁スキームを有するメモリ装置にアクセスを共有する多数のマスタを備える電子システムのブロック図を表わす。
【００３０】
図３を参照すれば、第1マスタ２０２、第2マスタ２０４、及び第3マスタ２０６を備える多数のマスタは、マルチポートSDRAM(synchronous dynamic random access memory)として実現可能なマルチポートメモリ装置２０８に対するアクセスを共有する。
【００３１】
メモリ装置が属する技術分野で通常を知識を有する者は、マスタから出力されたクロック信号と同期して動作するSDRAMについて周知である。一般的にSDRAMは、多数の制御信号の論理状態によって設定される或る命令を出力するマスタの制御下で動作する命令基盤のメモリ(command-based memory)装置である。
【００３２】
SDRAM２０８は、第1ポート２１２、第2ポート２１４、及び第3ポート２１６を含むので、SDRAM２０８は、マルチポートとして見なされる。第1ポート２１２、第2ポート２１４、及び第3ポート２１６の各々は、各々のマスタ２０２、２０４、または２０６に内蔵された各々のコントローラ２２２、２２４、または２２６と通信をするための各々の信号インターフェース(SIF1、SIF2、またはSIF3)を備える。各々の信号インターフェース(SIF1、SIF2、及びSIF3)は、各々のマスタ２０２、２０４、または２０６とSDRAM２０８との間で制御信号とデータの通信のために使われる。
【００３３】
各々のマスタ２０２、２０４、及び２０６は、各々のデータプロセッサ２３２、２３４、または２３６を備え、データプロセッサ２３２、２３４、または２３６は、共有SDRAM２０８にアクセスを要請する時、各々のコントローラ２２２、２２４、または２２６と通信する。
【００３４】
共有SDRAM２０８をアクセスするための要請または要請信号は、オートリフレッシュ命令のように周期的に発生する必須不可欠な命令と共に指定された各々のインターフェース(SIF1、SIF2、及びSIF3)を介して共有SDRAM２０８に伝送される。
【００３５】
すなわち、第1マスタ２０２の第1コントローラ２２２は、第1信号インターフェース(SIF1)を介してオートリフレッシュ命令(AREF1)と共にアクセスのための要請信号(REQ1)を伝送する。第2マスタ２０４の第2コントローラ２２４は、第2信号インターフェース(SIF2)を介してオートリフレッシュ命令(AREF2)と共にアクセスのための要請信号(REQ2)を伝送する。また、第3マスタ２０６の第3コントローラ２２６は、第3信号インターフェース(SIF3)を介してオートリフレッシュ命令(AREF3)と共にアクセスのための要請信号(REQ3)を伝送する。
【００３６】
SDRAM２０８の仲裁器２４０は、要請信号(REQ1、REQ2、及びREQ3)を受信して、SDRAM２０８に対するアクセスの承認または拒絶を指示する各々の認識信号(ACK1、ACK2、及びACK3)を出力する。本発明の一実施形態によって、仲裁器２４０は、一回にマスタ２０２、２０４、または２０６の中から何れか一つにのみアクセスの承認を許与する。
【００３７】
データプロセッサ２３２、２３４、及び２３６の各々は、一連の命令語(sequences of instructions)を内部に貯蔵している各々のマスタメモリ装置(図３には図示せず、図４の242)に接続されており、データプロセッサによる一連の命令語の実行は、データプロセッサをして本明細書で説明される動作段階を行わせる。
【００３８】
図４は、マスタメモリ装置２４２、データプロセッサ２３２、及びコントローラ２２２を備える第1マスタのようなマスタの例を表わすブロック図である。他のマスタ２０４、及び２０６の各々は、図４に示したマスタと同一または類似して実現可能である。
【００３９】
図４を参照すれば、第1マスタ２０２が共有SDRAM２０８にアクセスすることを願う時、データプロセッサ２３２は、活性化されたアクセス要請信号(ACC_REQ)をコントローラ２２２に出力する。コントローラ２２２は、活性化されたアクセス要請信号(ACC_REQ)を受信するやいなや、要請(REQ)を活性化させる信号処理ユニット２４４を備える。コントローラ２２２の内部の命令処理ユニット２４６は、信号処理ユニット２４４から活性化された要請(REQ)を受信する。
【００４０】
命令処理ユニット２４６は、コントローラ２２２の内部のインターフェースユニット２４８を制御する。また、命令処理ユニット２４６は、データプロセッサー２３２から出力される所定の関連したデータを含む命令を受信し、受信された命令に応答して制御信号(CTRL)、アドレス信号(ADD)、及びデータ信号(DOUT)をインターフェースユニット２４８に伝送する。また、命令処理ユニット２４６は、信号処理ユニット２４４から出力された要請(REQ)に応答して制御信号(CTRL)、アドレス信号(ADD)、及び/またはデータ信号(DOUT)を調整する。
【００４１】
インターフェースユニット２４８は、命令処理ユニット２４６から出力された制御信号(CTRL)に応答して、マスタクロック信号(CLK)と多数の制御信号とを発生させる。多数の制御信号は、クロックイネーブル信号(clock enable signal)CKE、チップ選択信号(chip select signal)/CS、書込みイネーブル信号(write enable signal)/WE、ローアドレスストローブ信号(row address strobe signal)/RAS、カラムアドレスストローブ信号(column address strobe signal)/CAS、及び出力イネーブル信号(output enable signal)DQMを含む。マスタクロック信号(CLK)は、マスタ２０２のピン(P1)を介して出力され、制御信号(CKE、/CS、/WE、/RAS、/CAS、及びDQM)の各々は、マスタ２０２の各々のピン(P2、P3、P4、P5、P6、及びP7)を介して出力される。
【００４２】
一般的に制御信号(CKE、/CS、/WE、/RAS、/CAS、及びDQM)は、SDRAM 設計分野で通常の知識を有する者によく知られている。制御信号の各々の論理状態は、特定命令を SDRAMに指示するためにマスタによって設定され、SDRAMはマスタから出力されたマスタクロック信号(CLK)と同期して動作する。
【００４３】
また、インターフェースユニット２４８は、命令処理ユニット２４６から出力されるアドレス信号(ADD)に応答して、バンクアドレス(bank address)信号(BA)とロー及びカラムアドレス(row and column address)信号(A)を発生させる。バンクアドレス信号(BA)は、マスタ２０２のアドレスピン(P8)を介して出力され、ロー及びカラムアドレス信号(A)は、マスタ２０２のアドレスピン(P9)を介して出力される。
【００４４】
マスタ２０２は、命令処理ユニット２４６から出力されたデータ信号(DOUT)に応答して、インターフェースユニット２４８によって発生したN個のデータ信号(DQ1、DQ2、...、DQN)の各々を出力するためにN個のデータピン(P10、P11、... 、P12)を含む。N個のデータピン(P10、P11、... 、P12)の各々は、SDRAM２０８と信号を取り交わすための両方向性の入出力ピンである。
【００４５】
SDRAM２０８にアクセスを要請するマスタ２０２の動作を、図５のタイミング図を参照して説明する。SDRAM２０８にアクセスを要請する他のマスタ２０４と２０６の動作は、マスタ２０２の動作と類似している。
【００４６】
図４と図５を参照すれば、マスタ２０２は、クロック信号(CLK)によって動作し、クロック信号(CLK)に同期した一連のオートリフレッシュ命令を周期的に発生させる。
【００４７】
マスタ２０２のデータプロセッサ２３２は、マスタ２０２がSDRAM２０８へのアクセスを願うという指示をするために信号処理ユニット２４４に活性化されたアクセス要請信号(ACC_REQ)を出力する。そして、信号処理ユニット２４４は、マスタ２０２がSDRAM２０８へのアクセスを願うということを指示するために命令処理ユニット２４６に活性化された要請(REQ)を出力する。
【００４８】
命令処理ユニット２４６は、制御信号(CKE、/CS、/WE、及びRAS)の論理状態を適切に設定することによって、一連のオートリフレッシュ命令を周期的に発生させるためにインターフェースユニット２４８を制御する。例えば、CKEの論理状態が論理ハイ(logic high)( “1”)状態、/CSの論理状態が論理ロー(logic low)( “0”)状態、/WEの論理状態が論理ハイ(“1”)状態、/RASの論理状態が論理ロー(“0”)状態、及び/CASの論理状態が論理ロー(“0”)に各々設定された時、SDRAM２０８は、制御信号(CKE、/CS、/WE、及びRAS)の論理状態に基づいてオートリフレッシュ命令を認識する。
【００４９】
アクセスが許与されたマスタからオートリフレッシュ命令を受信するやいなや、SDRAM２０８は、オートリフレッシュ動作(図５に矢印で表示された時点で)を実行できる。オートリフレッシュ動作は、一般的にSDRAMが属する技術分野で通常の知識を有する者によく知られている。
【００５０】
本発明によれば、命令処理ユニット２４６は、信号処理ユニット２４４から活性化された要請(REQ)を受信するやいなや、オートリフレッシュ命令を発生させる間に、アクセスのための要請信号(REQ1)を活性化させるようにインターフェースユニット２４８を制御する。
【００５１】
オートリフレッシュ命令が発生する間、データはデータピン(P10、P11、及び P12)を介して出力されないために、インターフェースユニット２４８はDQ1データピン(P10)を介してアクセスのための要請信号(REQ1)をSDRAM２０８に伝送する。
【００５２】
もし、要請(REQ)が活性化されない場合、すなわち、マスタ２０２がSDRAM２０８に対するアクセスを願わない場合、SDRAM２０８をアクセスするための要請信号(REQ1)は非活性化される。
【００５３】
図５は、一連の三つのオートリフレッシュ命令２５２、２５４、及び２５６が周期的に発生する例を表わす。図４と図５を参照すれば、マスタ２０２のインターフェースユニット２４８は、クロック信号(CLK)に同期して周期的な一連のオートリフレッシュ命令を連続的に発生させる。図５には、三つのオートリフレッシュ命令２５２、２５４、及び２５６が示される。
【００５４】
図５で、要請信号(REQ1)は、第1オートリフレッシュ命令と第3オートリフレッシュ命令とが発生する間に活性化されるが、要請信号(REQ1)は、第2オートリフレッシュ命令が発生する間、非活性化される。要請信号(REQ1)は、クロック信号(CLK)に同期する。SDRAM２０８の仲裁器２４０は、アクセスをした要請信号(REQ1)を受信して、SDRAM２０８に対するアクセスを承認するか、または拒絶するかに対する決定をする。
【００５５】
仲裁器２４０は、決定の結果として認識信号(ACK1)を発生させる。認識信号(ACK1)は、他のDQ2データピン(P11)を介してマスタ２０２のインターフェースユニット２４８に入力される。認識信号(ACK1)は、要請信号(REQ1)の承認を指示するために活性化され、要請信号(REQ1)の拒絶を指示するために非活性化される。仲裁器２４０は、クロック信号(CLK)を受信して、クロック信号(CLK)に同期された認識信号(ACK1)を出力する。
【００５６】
図５の例で、第1オートリフレッシュ命令２５２と共に出力された要請信号(REQ1)が活性化された直後に、認識信号(ACK1)はアクセスの承認を指示するために活性化される。一方、第3オートリフレッシュ命令２５６と共に出力された要請信号(REQ1)が活性化された直後に、認識信号(ACK1)はアクセスの拒絶を指示するために非活性化される。
【００５７】
第2オートリフレッシュ命令２５４が出力される間、アクセスのための要請信号(REQ1)が出力されないので、認識信号(ACK1)の論理状態は、ドント-ケア(don't care) 状態にある。二つのオートリフレッシュ命令の間でDQ1データピン(P10)とDQ2 データピン(P11)とは、ハイ-インピーダンス(high-impedance)出力(high-Z)を有する。
【００５８】
図３、図４、及び図５を参照すれば、他のマスタ２０４、及び２０６の各々も相応する一連のオートリフレッシュ命令を発生させることによって、マスタ２０２と類似して動作する。そして、前記各々の他のマスタ２０４及び２０６は、アクセスのための各々の要請信号(REQ2、及びREQ3)を発生させる。仲裁器２４０は、各々のマスタ２０４及び ２０６に対して相応する各々の認識信号(ACK2、及びACK3)を出力することによって、マスタ２０２と類似して応答する。
【００５９】
仲裁器２４０は、アクセスのための要請信号(REQ1、REQ2、及びREQ3)をすべて受信して、一回にマスタ２０２、２０４、及び２０６の中から何れか一つのマスタがSDRAM２０８をアクセスできるように選択する。仲裁器２４０は、各々の認識信号(ACK1、ACK2、及びACK3)を介して各々のマスタ２０２、２０４、及び２０６に選択を指示する。
【００６０】
図６は、第1マスタ２０２と第2マスタ２０４との間でアクセスのための仲裁の一例を表わすタイミング(timing)図である。図６を参照すれば、第1リフレッシュ命令(Ref2-1)の間、第2マスタ２０４はアクセスの承認を許与される。すなわち、次の第1オートリフレッシュ命令(Ref1-1)の間に、第1マスタ２０２がアクセスを要請する時、第1マスタ２０２はアクセスの拒絶を受信する。
【００６１】
しかし、第1マスタ２０２が第2オートリフレッシュ命令(Ref1-2)の間、アクセスの要請を維持する場合、第1マスタ２０２は、第2マスタ２０４がこれ以上アクセスしない時、アクセスの承認を許与される。第2マスタ２０４が第2 及び第3オートリフレッシュ命令(Ref2-2及びRef2-3)の間に、アクセスを要請する場合、前記第1マスタ２０２がすでにアクセスしているので、第2マスタ２０４はアクセスの拒絶を受信する。第2マスタ２０４が第4オートリフレッシュ命令(Ref2-4)の間、アクセスの要請を維持する場合、第2マスタ２０４は第1マスタ２０２がこれ以上アクセスしない時、アクセスの承認を許与される。
【００６２】
第1マスタ２０２は、第3オートリフレッシュ命令(Ref1-3)の間に、アクセスのための何らの要請信号も発生させない。第1マスタ２０２は、第4オートリフレッシュ命令(Ref1-4)の間に、アクセスのための要請信号を発生させるが、第2マスタ２０４にすでにアクセスの承認がなされているので、第1マスタ２０２はアクセスの拒絶を受信する。
【００６３】
仲裁器２４０は、優先順位方法(policy)によってマスタ２０２、２０４、及び２０６の中から何れか一つのマスタがアクセスの承認を許与するかを決定する。図６は、一実施形態として回転優先順位方法(rotating priority policy)を表わす。しかし、本発明は、固定優先順位方法(fixed priority policy)、またはラウンド-ロビン方法(round-robin priority policy)のような他の種類の優先順位方法によって実施することもできる。
【００６４】
図７は、本発明の実施形態によるSDRAM２０８のブロック図を表わす。仲裁器２４０は、第１ラッチ２７２（あるいは、Ｄフリップ−フロップとして実現可能である。）に接続された第1オートリフレッシュ命令検出器２６２、第２ラッチ２７４（あるいは、Ｄフリップ−フロップとして実現可能である。）に接続された第2オートリフレッシュ命令検出器２６４、及び第３ラッチ２７６（あるいは、Ｄフリップ−フロップとして実現可能である。）に接続された第3オートリフレッシュ命令検出器２６６を備える。ラッチ２７２、２７４、及び２７６の出力は、優先順位決定ユニット２７８に接続される。
【００６５】
第1オートリフレッシュ命令検出器２６２は、第1マスタ２０２から出力されたクロック信号(CLK1)と制御信号(CKE1、/CS1、/WE1、/RAS1、及び/CAS1)とを受信する。第1オートリフレッシュ命令検出器２６２は、制御信号(CKE1、/CS1、/WE1、/RAS1、及び/CAS1)からオートリフレッシュ命令を検出して、第1命令検出信号(DET1)を活性化させる。第１ラッチ２７２（あるいは、Ｄフリップ−フロップとして実現可能である。）は、第1命令検出信号(DET1)の活性化によって第1マスタ２０２から出力されたアクセスのための第1要請信号(REQ1)をラッチする。
【００６６】
類似の方法で、第2オートリフレッシュ命令検出器２６４は、第2マスタ２０４から出力されたクロック信号(CLK2)と制御信号(CKE2、/CS2、/WE2、/RAS2、及び/CAS2)とを受信する。第2オートリフレッシュ命令検出器２６４は、前記制御信号(CKE2、/CS2、/WE2、/RAS2、及び/CAS2)からオートリフレッシュ命令を検出して、第2命令検出信号(DET2)を活性化させる。第２ラッチ２７４（あるいは、Ｄフリップ−フロップとして実現可能である。）は、第2命令検出信号(DET2)の活性化によって第2マスタ２０４から出力されたアクセスのための第2要請信号(REQ2)をラッチする。
【００６７】
また、第3オートリフレッシュ命令検出器２６６は、第3マスタ２０６から出力されたクロック信号(CLK3)と制御信号(CKE3、/CS3、/WE3、/RAS3、及び/CAS3)とを受信する。第3オートリフレッシュ命令検出器２６４は、制御信号(CKE3、/CS3、/WE3、/RAS3、及び/CAS3)からオートリフレッシュ命令を検出して、第3命令検出信号(DET3)を活性化させる。第３ラッチ２７６（あるいは、Ｄフリップ−フロップとして実現可能である。）は、第3命令検出信号(DET3)の活性化によって第3マスタ２０６から出力されたアクセスのための第3要請信号(REQ3)をラッチする。
【００６８】
このようなアクセスのためにラッチされた信号(REQ1、REQ2、及 REQ3)は、優先順位決定ユニット２７８に伝送される。優先順位決定ユニット２７８は、優先順位方法によってアクセスのための要請信号(REQ1、REQ2、及びREQ3)を出力したマスタ２０２、２０４、及び２０６の中から一つのマスタを選択する。優先順位決定ユニット２７８は、或るマスタがアクセスの承認を許与されたかによって、各々のマスタ２０２、２０４、及び２０６に伝送される各々の認識信号(ACK1、ACK2、及びACK3)を発生させる。
【００６９】
また、優先順位決定ユニット２７８は、インターフェース選択器２８０を制御するための制御信号(S1、S2、及びS3)を出力する。選択器２８０は、SDRAM２０８のメモリコア２８２に接続させるために第1マスタ２０２の第1信号インターフェース(SIF1)、第2マスタ２０４の第2信号インターフェース(SIF2)、及び第3マスタ２０６の第3信号インターフェース(SIF3)の中から一つのインターフェースを選択するためのマルチプレクサ (multiplexer)として実現可能である。
【００７０】
もし、第1マスタ２０２のアクセスが許容されれば、選択器２８０から出力された制御信号(S1、S2、及びS3)は、第1信号インターフェース(SIF1)がメモリコア２８２に接続されるために選択されたと指示する。もし、第2マスタ２０４のアクセスが許容されれば、選択器２８０から出力された制御信号(S1、S2、及びS3)は、第2信号インターフェース(SIF2)がメモリコア２８２に接続されるために選択されたと指示する。
【００７１】
もし、第3マスタ２０６のアクセスが許容されれば、選択器２８０から出力された制御信号(S1、S2、及びS3)は、第3信号インターフェース(SIF3)がメモリコア２８２に接続されるために選択されたと指示する。
【００７２】
したがって、SDRAM２０８は、SDRAM２０８へのアクセスを許与された多数のマスタ２０２、２０４、及び２０６の中から何れか一つのマスタから出力された所定の命令によって動作する。
【００７３】
図８は、一つのポートを有するSDRAM 装置にアクセスするための仲裁が必要な多数のマスタ２０２、２０４、及び２０６を備える電子システム３００を表わす。
【００７４】
システム３００は、第1ポート３１２、第2ポート３１４、及び第3ポート３１６を含む多数のポートを有する仲裁器３０４を備える。第1ポート３１２、第2ポート３１４、及び第3ポート３１６は、第1マスタ２０２、第2マスタ２０４、及び第3マスタ２０６に対応する各々のインターフェース(SIF1、SIF2、及びSIF3)を備える。
【００７５】
また、システム３００は、仲裁器３０４から出力された制御信号(S1、S2、及び S3)によって多数のインターフェース(SIF1、SIF2、及びSIF3)の中から何れか一つと共有SDRAM３０２を連結させるためのインターフェース選択器３２０を備える。図８に示した構成要素の各々は、本明細書で説明したように、図３、及び図７に示した同一の名称と同一の部材番号を有する構成要素の各々と同一または類似の動作をする。
【００７６】
しかし、図８に示した仲裁器３０４と選択器３２０は、従来の一つのポート SDRAMのようなSDRAM３０２から分離してオフチップの形態に製造可能である。したがって、マルチポート３１２、３１４、及び３１６は、図８のSDRAM３０２の代りに仲裁器３０４の一部として形成される。
【００７７】
本発明の実施形態のように、決まったインターフェース(SIF1、SIF2、及びSIF3)のピンは、アクセスのための要請信号と認識信号とを伝送するのに使われる。したがって、追加的なピンは、共有SDRAMに対するアクセスを仲裁するために必要ではない。さらに、信号、例えば要請信号と認識信号は周期的な一連のオートリフレッシュ命令の伝送と共に交換されるので、アクセスのための仲裁は追加的な時間遅延を発生させない。
【００７８】
本発明は一実施形態によって説明されたが、本発明に制限されない。したがって、本明細書で示されて説明された所定の構成要素は実施形態に過ぎない。また、本発明は、共有SDRAMについて説明したが、他の種類の共有メモリ装置に対しても実現可能である。
【００７９】
さらに、本発明は、周期的な一連のオートリフレッシュ命令の伝送と共に交換されるアクセスをするための要請信号と認識信号とを有して説明した。しかし、本発明は、また各々のマスタから連続的に発生する命令のように或る必須不可欠な命令を有して実行することもできる。本発明は、時間的に周期的にまたは非周期的に発生する一連の必須不可欠な命令を有しても実行可能である。
【００８０】
また、本発明によるアクセスのための要請信号と認識信号は、必須不可欠なオートリフレッシュ命令の伝送に使われないDQ1データピン(P10)とDQ2データピン(P11)とを除いた他のピンを介して伝送することもできる。
【００８１】
図４を参照すれば、もし、バンクアドレス信号(BA)のためのピン(P8)とロー及びカラムアドレス信号(A)のためのピン(P9)とは、必須不可欠な命令の伝送に使われず、ピン(P8とP9)が両方向ピンとして実現されたなら、ピン(P8とP9)はアクセスのための要請信号と認識信号との伝送に使用可能である。
【００８２】
本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。
【産業上の利用可能性】
【００８３】
本発明は、多数のマスタと共有メモリとを含み、共有メモリへのアクセスの仲裁を要求する半導体装置またはシステムの技術分野に適用可能である。
【図面の簡単な説明】
【００８４】
【図１】従来の追加的なピンを介して仲裁を実行するメモリ装置にアクセスすることを共有する多数のマスタを備える電子システムを表わす。
【図２】従来の多数のマスタの間でソフトウェア仲裁を実行するメモリ装置にアクセスすることを共有する多数のマスタを備える電子システムを表わす。
【図３】本発明の実施形態による必須不可欠な命令を通じる仲裁スキームを実行する電子システムを表わす。
【図４】本発明の実施形態によって図３に示したマスタの一例の構成要素のブロック図を表わす。
【図５】本発明の実施形態によって図４に示した前記マスタが動作する間の信号のタイミング図を表わす。
【図６】本発明の実施形態によって図３に示した共有メモリ装置をアクセスするために仲裁する間、多数のマスタから出力された信号のタイミング図を表わす。
【図７】本発明の実施形態によって図３に示した共有メモリ装置内の仲裁器とインターフェース選択器とを含む構成要素のブロック図を表わす。
【図８】本発明の他の実施形態による共有メモリ装置からオフチップ形態に作製された仲裁器とインターフェース選択器とを備えるシステムのブロック図である。
【符号の説明】
【００８５】
102、104、及び106：マスタ
108：マルチポートメモリ装置
118：仲裁器
162、164、及び166：コントローラ
152、154、及び156：マスタ
170：マルチポートメモリ装置
172、174、及び176：ポート
202、204、及び206：マスタ
232、234、及び236：データプロセッサ
222、224、及び226：コントローラ
212、214、及び216：ポート
242：マスタメモリ装置
232：プロセッサ
244：信号処理ユニット
246：命令処理ユニット
248：インターフェースユニット
262、264、及び266：命令検出器
272、274、及び276：ラッチ
278：優先順位決定ユニット
280：選択器
282：メモリコア
304：仲裁器
320：選択器
302：SDRAM
【図１】
0004560498.tif 000002
【図２】
0004560498.tif 000003
【図３】
0004560498.tif 000004
【図４】
0004560498.tif 000005
【図５】
0004560498.tif 000006
【図６】
0004560498.tif 000007
【図７】
0004560498.tif 000008
【図８】
0004560498.tif 000009