(57)【特許請求の範囲】
【請求項１】
各々が直列に信号を入出力するための複数の入出力ノードと、
データ信号を記憶するためのメモリコア部とを備え、
前記メモリコア部は、
行列状に配置される複数のメモリセルと、
各々が前記データ信号を伝達する複数のデータ線とを有し、
前記複数の入出力ノードに対応してそれぞれ設けられる複数の内部ノードと前記複数の入出力ノードとの間にそれぞれ配置される複数のデータ変換回路をさらに備え、
各前記データ変換回路は、前記複数の内部ノードのうちの対応する１つに並列に伝達されるＭ個（Ｍ：２以上の自然数）の信号を受けて、対応する前記複数の入出力ノードのうちの対応する１つに対して直列に伝達し、
前記複数の内部ノードと前記メモリコア部との間に配置されるテストモード回路をさらに備え、
前記テストモード回路は、各々がＮ本（Ｎ：２以上の自然数）のデータ線ごとに配置される複数のデータ圧縮回路を含み、
各前記データ圧縮回路は、テストモード時において、前記Ｎ本のデータ線によって伝達されるＮ個のデータ信号に応じて、Ｋ個（Ｋ：Ｎより小さい自然数）のテスト結果信号を生成し、
前記テストモード回路は、前記テストモード時において、前記複数の内部ノードのうちの一部のそれぞれに対して、前記複数のデータ圧縮回路が生成する複数の前記テスト結果信号をＭ個ずつ並列に伝達する、半導体記憶装置。
【請求項２】
前記テスト結果信号は、前記Ｎ本のデータ線によって伝達されるＮ個のデータ信号の圧縮信号を含む、請求項１記載の半導体記憶装置。
【請求項３】
前記Ｋは１であり、
各前記複数のデータ圧縮回路は、前記Ｎ本のデータ線によって伝達されるＮ個のデータ信号間における一致比較結果を前記圧縮信号として生成する論理ゲートを有する、請求項２記載の半導体記憶装置。
【請求項４】
前記テスト結果信号は、
前記Ｎ本のデータ線によって伝達されるＮ個のデータ信号のうちの１つと、
前記Ｎ本のデータ線によって伝達されるＮ個のデータ信号の圧縮信号とを含む、請求項１記載の半導体記憶装置。
【請求項５】
前記Ｋは２であり、
各前記複数のデータ圧縮回路は、前記Ｎ本のデータ線によって伝達されるＮ個のデータ信号間における一致比較結果を前記圧縮信号として生成する論理ゲートを有する、請求項４記載の半導体記憶装置。
【請求項６】
前記テストモード回路は、
各々が、前記Ｎ本のデータ線ごとに、前記メモリコア部と前記複数の内部ノードのうちの１つとの間に配置される複数のマルチプレクサをさらに含み、
各前記マルチプレクサは、通常の読出動作時においては、前記Ｎ本のデータ線によって伝達されるＮ個のデータ信号を対応する前記内部ノードに伝達し、
前記複数の内部ノードのうちの前記一部に対応する前記複数のマルチプレクサの一部の各々は、前記テストモード時において、複数の前記データ圧縮回路から出力された前記テスト結果信号を対応する前記内部ノードに伝達し、
前記複数のマルチプレクサの残りの各々は、前記テストモード時において、所定の固定電位レベルを対応する前記内部ノードに伝達する、請求項１記載の半導体記憶装置。
【請求項７】
前記メモリコア部は、欠陥が生じた前記メモリセルを置換救済するためのスペアアレイ部をさらに備え、
前記スペアアレイ部は、各々が１回のアクセス動作時における前記置換救済の対象となる複数の置換単位を含み、
前記Ｎは、前記置換単位に対応して定められる、請求項１記載の半導体記憶装置。
【請求項８】
前記テストモード時において、同一周波数に基づく複数の制御信号を生成するテスト制御回路をさらに備え、
前記メモリコア部および前記データ変換回路は、前記テストモード時において、前記複数の制御信号に応答して動作する、請求項１記載の半導体記憶装置。
【請求項９】
前記メモリコア部は、前記複数のメモリセルのうちの欠陥が生じたメモリセルを所定の単位毎に救済するためのスペアアレイ部をさらに備え、
前記スペアアレイ部は、前記所定の単位に対応する置換救済の単位となる冗長ユニットを複数含み、
前記Ｎは、各前記冗長ユニットに対応する前記データ線の数と等しい、請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、データのパラレル／シリアル変換を用いて、高周波数のデータ入出力を行なう半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、マイクロプロセッサの動作周波数の高速化等に対応して、半導体記憶装置のデータバンド幅を上げることが求められている。そこで、データバンド幅を上げるために、データバス幅を倍増させたり、同期型半導体記憶装置のクロック周波数を上げるといった技術が発表されている。データ入出力を高速化する技術としては、データの入出力をクロック信号の立上がりと立下がりとの両エッジに同期して行なう同期型半導体記憶装置が提案されている。
【０００３】
しかし、データ入出力周波数の高周波化は、記憶装置であるＤＲＡＭ（Dynamic Random Access Memory）に対するアクセス時間によって律速される。この問題点を解決するために、データのパラレル／シリアル変換（以下、データ直並列変換ともいう）を用いて、外部との間で入出力データの授受を行なう同期クロック信号の周波数を、ＤＲＡＭの内部動作周波数よりも高めるインターフェイス技術が発表されている。
【０００４】
図１４は、データ直並列変換を用いてインタフェースの高速化を可能とした従来の技術の半導体記憶装置５００の構成を示す概略ブロック図である。
【０００５】
図１４を参照して、半導体記憶装置５００は、クロック信号ＣＬＫを受けるクロック端子５と、半導体記憶装置５００の動作を制御するための制御信号を受ける制御信号ノードＮｃｃと、メモリコア部２０と、データ入出力制御部４０とを備える。
【０００６】
半導体記憶装置５００は、さらに、制御信号ノードＮｃｃから受ける制御信号ＲＱとクロック信号ＣＬＫとに基づいて、メモリコア部２０およびデータ入出力制御部４０の動作を制御するコントロール回路１０を備える。
【０００７】
メモリコア部２０は、コントロール回路１０によって生成されるアドレス信号およびコマンド制御信号に応じて動作する。メモリコア部２０は、複数のメモリマットＭＴ０〜ＭＴｎ（ｎ：自然数）を含む。メモリマットＭＴ０〜ＭＴｎの各々に対しては、並列にｍ個（ｍ：自然数）のデータの読出および書込が可能である。図１４においては、ｍ＝８の場合を示している。
【０００８】
データ入出力制御部４０は、各メモリマットに対して入出力される８個の並列データと、各データノードＮｄ０〜Ｎｄｎによって授受される１個の直列データの間におけるデータ直並列変換を実行する。データ入出力制御部４０は、コントロール回路１０によって生成されるデータＩ／Ｏ制御信号に基いて動作する。データノードＮｄ０〜Ｎｄｎは、他の回路装置や外部との間でデータ授受が可能である。
【０００９】
データ入出力制御部４０は、メモリマットＭＴ０〜ＭＴｎにそれぞれ対応して設けられるデータ変換回路５０−０〜５０−ｎおよび入出力バッファ６０−０〜６０−ｎを含む。
【００１０】
データ出力時において、データ変換回路５０−０〜５０−ｎは、各メモリマットから出力される８個の並列データを直列データに変換する。出力バッファ６０−０〜６０−ｎは、データ変換回路５０−０〜５０−ｎからそれぞれ伝達される直列データをデータＤＱ０〜ＤＱｎとして、データノードＮｄ０〜Ｎｄｎからそれぞれ出力する。
【００１１】
なお、データ入出力制御部４０については、データ出力（読出）に関する動作のみを詳細に説明するが、データ入力（書込）に関しても、各データノードＮｄ０〜Ｎｄｎから入力される直列の入力データを入出力バッファ６０−０〜６０−ｎを介してデータ変換回路５０−０〜５０−ｎに伝達し、直列に入力されたデータを各データ変換回路によって並列データに変換して、対応するメモリマットに対する並列なデータ書込を実行することが可能である。
【００１２】
コントロール回路１０によって生成される、メモリコア部２０を制御するためのコマンド制御信号と、データ入出力制御部４０を制御するために生成されるデータＩ／Ｏ制御信号とは、異なる周波数に基づく信号である。メモリコア部の周波数は、ＤＲＡＭとして安定動作できるように低く抑えられており、メモリコア部に対する１回のデータ読出／書込動作は複数個のデータについて並列に実行される。
【００１３】
これに対して、メモリコア部との間で並列に読出／書込される複数個のデータを、高周波動作可能なデータ入出力制御部によって直列データに変換して順に入出力する。これにより、半導体記憶装置全体としての高速動作を達成することが可能となる。
【００１４】
図１５は、データ出力時における半導体記憶装置５００のデータ直並列変換を説明する概念図である。
【００１５】
図１５を参照して、メモリマットＭＴ０からは、１回の読出動作によって、８個のデータＤＴ０〈０〉〜ＤＴ０〈７〉が並列に出力される。以下においては、同時に並列処理される複数個のデータを、複数ビットのひとまとまりの信号としても表記する。たとえば、ＤＴ０〈０〉〜ＤＴ０〈７〉を、ＤＴ０〈０：７〉とも表記する。同様に、第ｎ番目のメモリマットＭＴｎからは、ＤＴｎ〈０：７〉が並列に出力される。
【００１６】
一例として、メモリマットＭＴ０からのデータ出力を説明すると、メモリマットＭＴ０から同時並列に読出された８個のデータＤＴ０〈０：７〉は、データ変換回路５０−０に並列に入力される。
【００１７】
データ変換回路５０−０は、コントロール回路１０の生成するデータＩ／Ｏ制御信号のうちの１つであるデータ入出力制御クロックＣＬＫＩＯに応じて、並列データを１個ずつ直列に入出力バッファ６０−０に出力する。出力バッファ６０−０は、データ変換回路５０から出力された信号レベルに応じてデータＤＱ０をデータノードＮｄ０に出力する。
【００１８】
その他のメモリマットについても、同様にデータ変換回路５０−１〜５０−ｎおよび出力バッファ６０−１〜６０−ｎによって同様にデータ直並列変換を行ない、メモリコア部の動作周波数よりも高い周波数の下でデータノードＮｄ１〜Ｎｄｎによってデータを出力することができる。
【００１９】
図１６は、半導体記憶装置５００のデータ出力を説明するタイミングチャートである。
【００２０】
図１６を参照して、データノードＮｄ０〜Ｎｄｎにおけるデータ入出力は、データ入出力制御クロックＣＬＫＩＯの立上がり／立下がりの両エッジに応答して実行される。
【００２１】
半導体記憶装置５００においては、メモリマットＭＴ０〜ＭＴｎに対応してデータノードＮｄ０〜Ｎｄｎがそれぞれ設けられているので、データノードＮｄ０〜Ｎｄｎの各々は、対応するメモリマットに対して並列に入出力されるデータを取扱う。たとえば、データノードＮｄ０によって授受されるデータＤＱ０は、メモリマットＭＴ０に関するデータである。
【００２２】
データ出力時においては、時刻Ｔ０のクロック活性化タイミング以前に各メモリマットから並列に読出されたＤＴ０〈０：７〉〜ＤＴｎ〈０：７〉のデータが、時刻Ｔ０〜Ｔ７の各クロック活性化エッジにおいて各データノードから直列に出力される。
【００２３】
このように、ＤＲＡＭを構成するメモリコア部に対する１回あたりの読出／書込動作を複数のデータについて並列に実行し、外部との間におけるデータ入出力をデータ直並列変換を介して実行することによって、メモリコア部の動作周波数よりも高い周波数で、データ入出力を実行することが可能となる。これにより、メモリコア部を形成するＤＲＡＭのアクセス時間によって律速されていたデータ入出力周期をより短縮して、１回の読出／書込動作においてメモリコア部に対して並列に入出力されるデータ数を増加させることによって、半導体記憶装置全体としての高周波動作化が可能となる。
【００２４】
【発明が解決しようとする課題】
しかしながら、半導体記憶装置の高周波動作化を図っていくと、この半導体記憶装置自体をテストする装置（以下、単にメモリテスタとも称する）についても、高周波対応を可能とする高性能化が要求される。これにより、使用するメモリテスタが高価なものとなってしまう。したがって、このようなデータ直並列変換を用いて高周波動作を行なう半導体記憶装置においては、動作テスト時のコストの削減が重要な課題となる。
【００２５】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、データ直並列変換機能に基づく高周波動作が可能であるとともに、動作テストを効率的に実行することが可能な半導体記憶装置の構成を提供することである。
【００２６】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、各々が直列に信号を入出力するための複数の入出力ノードと、データ信号を記憶するためのメモリコア部とを備え、メモリコア部は、行列状に配置される複数のメモリセルと、各々がデータ信号を伝達する複数のデータ線とを有し、複数の入出力ノードに対応してそれぞれ設けられる複数の内部ノードと複数の入出力ノードとの間にそれぞれ配置される複数のデータ変換回路をさらに備え、各データ変換回路は、複数の内部ノードのうちの対応する１つに並列に伝達されるＭ個（Ｍ：２以上の自然数）の信号を受けて、対応する複数の入出力ノードのうちの対応する１つに対して直列に伝達し、複数の内部ノードとメモリコア部との間に配置されるテストモード回路をさらに備え、テストモード回路は、各々がＮ本（Ｎ：２以上の自然数）のデータ線ごとに配置される複数のデータ圧縮回路を含み、各データ圧縮回路は、テストモード時において、Ｎ本のデータ線によって伝達されるＮ個のデータ信号に応じて、Ｋ個（Ｋ：Ｎより小さい自然数）のテスト結果信号を生成し、テストモード回路は、テストモード時において、複数の内部ノードのうちの一部のそれぞれに対して、複数のデータ圧縮回路が生成する複数のテスト結果信号をＭ個ずつ並列に伝達する。
【００２９】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置であって、テスト結果信号は、Ｎ本のデータ線によって伝達されるＮ個のデータ信号の圧縮信号を含む。
【００３０】
請求項３記載の半導体記憶装置は、請求項２記載の半導体記憶装置であって、Ｋは１であり、各複数のデータ圧縮回路は、Ｎ本のデータ線によって伝達されるＮ個のデータ信号間における一致比較結果を圧縮信号として生成する論理ゲートを有する。
【００３１】
請求項４記載の半導体記憶装置は、請求項１記載の半導体記憶装置であって、テスト結果信号は、Ｎ本のデータ線によって伝達されるＮ個のデータ信号のうちの１つと、Ｎ本のデータ線によって伝達されるＮ個のデータ信号の圧縮信号とを含む。
【００３２】
請求項５記載の半導体記憶装置は、請求項４記載の半導体記憶装置であって、Ｋは２であり、各複数のデータ圧縮回路は、Ｎ本のデータ線によって伝達されるＮ個のデータ信号間における一致比較結果を圧縮信号として生成する論理ゲートを有する。
【００３３】
請求項６記載の半導体記憶装置は、請求項１記載の半導体記憶装置であって、テストモード回路は、各々が、Ｎ本のデータ線ごとに、メモリコア部と複数の内部ノードのうちの１つとの間に配置される複数のマルチプレクサをさらに含み、各マルチプレクサは、通常の読出動作時においては、Ｎ本のデータ線によって伝達されるＮ個のデータ信号を対応する内部ノードに伝達し、複数の内部ノードのうちの一部に対応する複数のマルチプレクサの一部の各々は、テストモード時において、複数のデータ圧縮回路から出力されたテスト結果信号を対応する内部ノードに伝達し、複数のマルチプレクサの残りの各々は、テストモード時において、所定の固定電位レベルを対応する内部ノードに伝達する。
【００３４】
請求項７記載の半導体記憶装置は、請求項１記載の半導体記憶装置であって、メモリコア部は、欠陥が生じたメモリセルを置換救済するためのスペアアレイ部をさらに備え、スペアアレイ部は、各々が１回のアクセス動作時における置換救済の対象となる複数の置換単位を含み、Ｎは、置換単位に対応して定められる。
【００３５】
請求項８記載の半導体記憶装置は、請求項１記載の半導体記憶装置であって、テストモード時において、同一周波数に基づく複数の制御信号を生成するテスト制御回路をさらに備え、メモリコア部およびデータ変換回路は、テストモード時において、複数の制御信号に応答して動作する。
【００３６】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は同一または相当部分を示す。
【００３７】
［テスト結果データの圧縮について］
半導体記憶装置の動作テスト時（以下、テストモード時とも称する）においては、制御信号ノードおよびデータノードを介して、テストに使用するデータや制御信号がメモリテスタとの間で授受される。したがって、半導体記憶装置のテストコストを削減する方法としては、動作テスト時に使用するＩ／Ｏピン数の削減、すなわち、テスト結果データの出力対象となるデータノードの数を通常動作時よりも減らすことによって、１個のメモリテスタによって同時にテストできる被試験対象の数（以下、テスト同測数とも称する）を増加させることが考えられる。
【００３８】
また、半導体記憶装置５００のように、低速で動作するメモリコア部と高速で動作するデータ入出力制御部とを有する構成であれば、メモリコア部の動作テストは低周波数の比較的安価なメモリテスタで行ない、データ入出力制御部に対する動作テストのみを高速対応可能な高価なメモリテスタによって行なうことで、テストコストを削減する方法も考えられる。このような方法は、データ制御入出力部を介さずに直接にメモリコア部にアクセスして動作テストを実行するもので、ダイレクトメモリアクセスモードとも呼ばれる。
【００３９】
ただし、ダイレクトメモリアクセスモードにおいても、データ入出力データの流れは、図１５および図１６で説明したような通常動作時と同様であるので、動作テスト時に使用するＩ／Ｏピンの削減により、動作テストのコスト削減が図れるという点では同様である。
【００４０】
図１は、このような目的のために使用される、動作テスト結果データを圧縮して出力することが可能な半導体記憶装置１００の構成を示す概略ブロック図である。
【００４１】
図１を参照して、半導体記憶装置１００は、図１４で説明した半導体記憶装置５００と同様に、メモリコア部２０とデータ入出力制御部４１とを備える。
【００４２】
データ入出力制御部４１は、データ変換回路５０−０〜５０−ｎおよび入出力バッファ６０−０〜６０−ｎに加えて、判定データ圧縮回路７０および出力切換回路７５を有する点で、図１４で説明したデータ入出力制御回路４０と異なる。
【００４３】
図２は、判定データ圧縮回路７０の構成例を示す図である。
図２を参照して、判定データ圧縮回路７０は、たとえば、メモリコア部２０から並列に読出されるすべてのデータＤＴ０〈０〉，ＤＴ０〈１〉〜ＤＴｎ〈７〉のすべてを入力とする一致比較（排他的ＯＲ）ゲートＬＧ７０を有する。論理ゲートＬＧ７０は、動作テストの判定結果を示す信号ＲＳＬＴを出力する。
【００４４】
動作テスト時においては、１回当たりのテスト対象となるメモリセル群に同一レベルの信号を書込むこととすれば、出力されるデータ間の一致比較の実行によって、対応する領域における欠陥の有／無が確認できる。
【００４５】
図２の例では、動作テスト結果が正常である場合、すなわちメモリコア部２０から１回に読出された全データが一致する場合においては、判定結果信号ＲＳＬＴは、活性化（Ｌレベルへ）される。一方、メモリコア部２０に欠陥が生じている場合には、ＤＴ０〈０〉〜ＤＴｎ〈７〉が完全に一致しないため、判定結果信号ＲＳＬＴは非活性化（Ｈレベルへ）される。これによりメモリコア部２０の異常が検知できる。
【００４６】
再び図１を参照して、データノードＮｄ０に対応して、出力切換回路７５が設けられる。出力切換回路７５は、コントロール回路１０の生成するテスト実行フラグＴＦＬＧに応じて、データ変換回路５０−０の出力および判定データ圧縮回路７０の出力信号ＲＳＬＴのいずれか一方を入出力バッファ６０−０に出力する。
【００４７】
テストフラグＴＦＬＧは、テストモード時においては活性化され、これに応じて判定結果信号ＲＳＬＴがデータ変換回路５０−０の出力に代わって入出力バッファ６０−０に出力される。一方、通常動作時においては、テストフラグＴＦＬＧは非活性化され、これに応じてメモリコア部２０からの読出データを出力するために出力切換回路７５は、データ変換回路５０−０の出力データを入出力バッファ６０−０に伝達する。
【００４８】
このような構成とすることにより、テストモード時における動作テスト結果を圧縮して、１つのデータノードＮｄ０のみによって外部に出力できる。これにより、テストモード時に使用されるデータノード数を削減して、テスト同測数を増加することができる。
【００４９】
しかしながら、半導体記憶装置１００の構成では、動作テストによってメモリコア部２０内における欠陥の有／無については情報を得ることができるものの、欠陥の発生個所に関する情報を得ることはできない。
【００５０】
特に、歩留まりを確保するために設けられるスペアアレイ部２５は、置換救済の単位となる冗長ユニットＳＭＵに分割され、冗長ユニットＳＭＵごとに置換救済が実行される。したがって、動作テストの判定結果を冗長ユニット単位を超えて圧縮すると、救済が必要な個所が特定できず、メモリコア部２０に欠陥があることが判明した場合には、さらに詳細なテストを実行する必要が生じるため、トータルとしては動作テストのコスト削減を図ることができない。
【００５１】
［実施の形態１］
図３は、本発明の実施の形態１に従う半導体記憶装置１１０の構成を示すブロック図である。
【００５２】
図３を参照して、半導体記憶装置１１０は、メモリコア部２０と、メモリコア部２０から出力されたデータを内部ノードＮ０〜Ｎｎに伝達するテストモード制御回路２００と、内部ノードＮ０〜Ｎｎに各々入出力される複数個のデータをデータノードＮｄ０〜Ｎｄｎのそれぞれにおいてシリアルに入出力するためのデータ入出力制御回路４０と、半導体記憶装置１１０全体の動作を制御するための信号を生成するコントロール回路１０とを備える。
【００５３】
メモリコア部２０は、ＤＲＡＭに代表される一般的なランダムアクセスメモリの構成を有し、コントロール回路１０によって生成されるアドレス信号ＡＤＤおよび複数のコマンド制御信号ＣＳＭｓに応じて動作する。メモリコア部２０は、複数のメモリマットＭＴ０〜ＭＴｎ（ｎ：自然数）と、スペアアレイ部２５とを含む。
【００５４】
メモリマットＭＴ０〜ＭＴｎの各々に対しては、並列にｍ個（ｍ：自然数）のデータの読出および書込が可能である。図３においては、ｍ＝８の場合を例示している。すなわち、各メモリマット内には、８本のデータＩ／Ｏ線ＤＩＯが配置され、コントロール回路１０によって生成されるアドレス信号およびコマンド制御信号に応じて、各メモリマットとの間で、ｍ＝８個のデータが入出力される。
【００５５】
スペアアレイ部２５は、各々が置換救済の単位となる複数の冗長ユニットＳＭＵを有する。アドレス信号ＡＤＤによって選択されたアドレスが、予めプログラムされる欠陥アドレスと一致する場合には、冗長ユニットＳＭＵを単位とする置換救済が実行される。半導体記憶装置１１０においては、データＩ／Ｏ線４本分を一単位として、１個の冗長ユニットＳＭＵによる置換救済が実行されることとする。
【００５６】
なお、図３においては、各メモリマットに対応してスペアアレイ部２５を配置する構成を示したが、スペアアレイ部２５は、複数個のメモリマットで共有する構成とすることも可能である。
【００５７】
テストモード制御回路２００の構成については後程詳細に説明するが、テストモード制御回路２００は、通常の読出動作時であるか、テストモード時であるかに応じて、内部ノードＮ０〜Ｎｎに伝達される信号を制御する。
【００５８】
テストモード制御回路２００は、通常の読出動作時においては、メモリコア部２０から出力されたデータを内部ノードＮ０〜Ｎｎにそのまま伝達し、テストモード時においては、メモリコア部２０から出力されたデータに圧縮を加えて、内部ノードＮ０〜Ｎｎに伝達する。
【００５９】
データ入出力制御部４０は、図１４で説明したデータ入出力制御部と同様の構成を有し、内部ノードＮ０〜Ｎｎの各々に伝達される８個の並列データと、各データノードＮｄ０〜Ｎｄｎによって授受される１個の直列データとの間におけるデータ直並列変換を実行する。データ読出時においては、対応するメモリマットから読出された８個の並列データが、テストモード制御回路２００を介して内部ノードＮ０〜Ｎｎの各々に伝達される。
【００６０】
データ入出力制御部４０は、内部ノードＮ０〜Ｎｎにそれぞれ対応して設けられるデータ変換回路５０−０〜５０−ｎと、データ変換回路５０−０〜５０−ｎとデータノードＮｄ０〜Ｎｄｎとの間にそれぞれ設けられる入出力バッファ６０−０〜６０−ｎとを含む。
【００６１】
データ出力時において、データ変換回路５０−０〜５０−ｎは、各メモリマットから出力される８個の並列データを直列データに変換する。出力バッファ６０−０〜６０−ｎは、データ変換回路５０−０〜５０−ｎからそれぞれ伝達される直列データをデータＤＱ０〜ＤＱｎとして、データノードＮｄ０〜Ｎｄｎからそれぞれ出力する。
【００６２】
データノードＮｄ０〜Ｎｄｎは、たとえば混載ＤＲＡＭのように、ロジック回路と同一のチップ上に搭載される場合には、ロジック回路との間に共有されるデータバスと接続される。あるいは、各データノードごとに、外部との間でデータ授受が直接可能なデータ入出力端子を設けることによって、単独の半導体記憶装置の構成とすることも可能である。制御信号ＲＱについても同様に、混載ＤＲＡＭ上に設けられるシステムバスと接続する構成とすることも、外部から制御信号が直接入力できる端子を設ける構成とすることも可能である。
【００６３】
なお、本発明の実施の形態においては、データ入出力制御部４０の動作について、データ出力（読出）に関する動作のみを詳細に説明するが、データ入力（書込）に関しても、同様に、データ直並列変換に基づいた動作が可能である。この場合には、各データノードＮｄ０〜Ｎｄｎから入力される直列の入力データを入出力バッファ６０−０〜６０−ｎを介してデータ変換回路５０−０〜５０−ｎに伝達し、直列に入力されたデータを各データ変換回路によって並列データに変換し、テストモード制御回路２００を介さずに、対応するメモリマットに対して並列なデータ書込を実行する。
【００６４】
コントロール回路１０は、クロック端子５に入力されるクロック信号ＣＬＫおよび制御信号ノードＮｃｃに入力される制御信号ＲＱに応じて、メモリコア部２０に対して、アドレス信号ＡＤＤおよびメモリコア部２０に対するアクセスを制御するためのコマンド制御信号ＣＳＭｓを生成する。コントロール回路１０は、さらに、データ入出力制御回路４０に対して、データ直並列変換およびデータ入出力タイミングを制御するためのデータ入出力制御信号ＣＳＤｓを生成する。
【００６５】
また、コントロール回路１０は、テストモード制御回路に対しては、現在の動作モードが通常動作モードであるか、動作テスト実行時に対応するテストモードであるかどうかを指定するテストフラグＴＦＬＧを出力する。
【００６６】
コントロール回路１０は、これらの制御信号によって、メモリコア部２０をＤＲＡＭとして安定動作が可能な比較的低周波数で動作させ、メモリコア部との間で並列に入出力した複数のデータに対して、高周波数で動作するデータ入出力制御回路４０によってデータ直並列変換を行ない、各データノードにおいて直列に入出力することによって、高速動作化を可能にするものである。
【００６７】
図４は、コントロール回路１０の構成を示すブロック図である。
図４を参照して、コントロール回路１０は、ダイレクトメモリアクセス制御部１２と、通常モード制御部１５とを含む。ダイレクトメモリアクセス制御部１２および通常モード制御部１５の各々は、クロック端子５に入力されるクロック信号ＣＬＫおよび制御信号ＲＱに応じて、メモリコア部２０、テストモード制御回路２００およびデータ入出力制御部４０に対するアドレス信号および制御信号を生成することができる。
【００６８】
制御信号ＲＱによってダイレクトメモリアクセスが指示さた場合には、ダイレクトメモリアクセス制御部１２によって、アドレス信号ＡＤＤおよびコマンド制御信号ＣＳＭｓが生成される。一方、この場合には、通常モード制御部１５は、動作の停止を指示されて、これらの信号の生成を中止する。
【００６９】
図４においては、ダイレクトメモリアクセスモード時におけるアドレス信号ＡＤＤおよび制御信号ＣＳＭｓ，ＴＦＬＧ，ＣＳＤｓの供給を実線で示し、通常モード時におけるこれらの信号の供給を点線で示している。
【００７０】
このような構成とすることにより、ダイレクトメモリアクセスモード時においていは、低速のメモリテスタによってクロック端子５に供給されるクロック信号ＣＬＫに応じて、メモリコア部２０を動作させて、動作テスト結果を示す信号をテストモード制御用回路２００およびデータ入出力制御部４０を介して、データノードＮｄ０〜Ｎｄｎから出力することが可能である。
【００７１】
図５は、テストモード制御回路２００の構成を示す回路図である。図５においては、テストモード制御回路２００全体のうち、メモリマットＭＴ０〜ＭＴ３に対応する部分が代表的に示されているが、他のメモリマットに対しても、同様の構成が配置される。
【００７２】
図５を参照して、テストモード制御回路２００は、４個の出力データごとにそれぞれ配置されるデータ圧縮回路２０１−０ａ〜２０１−３ｂおよび、マルチプレクサＭＸ０ａ〜ＭＸ３ｂを含む。データ圧縮回路は、半導体記憶装置１１０における１個の冗長ユニットＳＭＵによる置換救済単位と対応付けて、４個の出力データごとに配置される。データ圧縮回路２０１−０ａ〜２０１−３ｂは、図５の例においては、一致比較ゲート（排他的ＯＲゲート）ＬＧ０ａ〜ＬＧ３ｂをそれぞれ有する。
【００７３】
一例として、メモリマットＭＴ０およびＭＴ１から読出されるデータの出力について説明する。
【００７４】
データＤＴ０〈０：３〉，ＤＴ０〈４：７〉，ＤＴ１〈０：３〉およびＤＴ１〈４：７〉に対応して、データ圧縮回路２０１−０ａ，２０１−０ｂ，２０１−１ａおよび２０１−１ｂがそれぞれ設けられる。
【００７５】
データ圧縮回路２０１−０ａは、対応する４個のデータＤＴ０〈０：３〉間において信号レベルが一致する場合には圧縮判定信号ＤＧ０ａを活性化（Ｌレベル，“０”）する。一方、４個のデータＤＴ０〈０：３〉間において信号レベルが一致しない場合においては、データ圧縮回路２０１−０ａは、圧縮判定信号ＤＧ０ａを非活性化（Ｈレベル，“１”）する。
【００７６】
データ圧縮回路２０１−０ｂ，２０１−１ａ，２０１−１ｂも同様に、対応する４個の読出データの信号レベルが一致するか否かに応じて、圧縮判定信号ＤＧ０ｂ，ＤＧ１ａ，ＤＧ１ｂをそれぞれ出力する。
【００７７】
データ圧縮回路２０１−０ａ〜２０１−１ｂによって生成される４個の圧縮判定信号は、マルチプレクサＭＸ０ａに伝達される。マルチプレクサＭＸ０ａは、テストフラグＴＦＬＧに応じて動作する。
【００７８】
テストフラグＴＦＬＧが非活性化（Ｌレベル，“０”）されている場合、すなわち通常モード時においては、“０”側に入力されるメモリマットから読出されたデータＤＴ０〈０：３〉がそのまま内部ノードＮ０に伝達される。
【００７９】
一方、テストフラグＴＦＬＧが活性化（Ｈレベル，“１”）されている場合、すなわちテストモード時には、“１”側に入力される４個の圧縮判定信号が内部ノードＮ０に伝達される。
【００８０】
メモリマットＭＴ２およびＭＴ３に対しても、同様にデータ圧縮回路およびマルチプレクサが設けられる。
【００８１】
したがって、通常の読出動作時においては、各マルチプレクサが“０”側のデータを出力することによって、各メモリマットから出力された並列データが内部ノードＮ０〜Ｎ３に伝達され、データ変換回路５０−０〜５０−３を介してデータノードＮｄ０〜Ｎｄ３から出力される。
【００８２】
テストモード時においては、メモリマットＭＴ２およびＭＴ３から出力される動作テスト結果を示すデータ信号は、データ圧縮回路２０１−２ａ，２０１−２ｂ，２０１−３ａ，２０１−３ｂによって圧縮されて、マルチプレクサＭＸ０ｂに入力される。このようにして、メモリマットＭＴ０〜ＭＴ３に関連する動作テストの結果は、８個の信号に圧縮されて、データ変換回路５０−０によって、１個のデータノードＮｄ０から出力される。
【００８３】
したがって、テストモード時においては、データノードＮｄ０から出力されるデータＤＱ０をチェックすることによって、メモリマットＭＴ０〜ＭＴ３に関する欠陥の有／無をチェックすることができる。これにより、テストモード時における使用Ｉ／Ｏピン数を通常動作時の１／４に削減することができ、テスト同測数を４倍に向上させることができる。
【００８４】
また、テストモード時に出力されるデータを置換救済単位ごとに圧縮する構成としているため、冗長救済単位ごとについての欠陥の有／無についても確認できる。すなわち、データＤＱ０をチェックすることによって、メモリコア部２０全体における欠陥の有／無のみならず、欠陥が存在する置換救済単位の特定も可能である。
【００８５】
したがって、１回の動作テストによって、欠陥の有／無と置換救済に必要なデータとの両方の取得が可能であるため、効率的な動作テストを実行することができる。
【００８６】
さらに、通常の読出動作時およびテストモード時のいずれにおいても、データ変換回路５０−０〜５０−ｎ以降の回路に必要とされる機能は、対応する内部ノードＮ０〜Ｎｎに伝達される８個の並列データを１個ずつの直列データとして対応するデータノードＮｄ０〜Ｎｄｎに伝達することであるから、従来の技術で説明したデータ入出力制御部４０と同一の構成を採用することができる。すなわち、実施の形態１に従う半導体記憶装置によれば、高周波動作を行なうデータ入出力制御部４０に変更を加えることなく、テスト同測数の増加による動作テストのコスト改善が可能である。
【００８７】
また、テストモード時においては、データノードＮｄ１〜Ｎｄ３は、データ出力には使用されないため、これらのデータノードに対応して設けられるマルチプレクサＭＸ１ａ，ＭＸ１ｂ，ＭＸ２ａ，ＭＸ２ｂ，ＭＸ３ａ，ＭＸ３ｂの“１”側には、出力レベルを固定するための電源ノード９１が結合される。
【００８８】
電源ノード９１には、データのＬレベルおよびＨレベルにそれぞれ対応する接地電位ＧＮＤおよび電源電位ＶＤＤのいずれか一方が供給される。これにより、テストモード時において、データ出力に使用されないデータノードの電位レベルが不定となることを回避できる。
【００８９】
図６は、テストモード時におけるテストモード制御回路２００のデータ出力を説明するブロック図である。図６においては、テストモード制御回路２００全体のうち、メモリマットＭＴ０〜ＭＴ５に対応する部分が代表的に示されている。
【００９０】
図６を参照して、テストモード時においては、各メモリマットから並列に読出されたデータは、４個ずつ対応するデータ圧縮回路に入力される。データ圧縮回路は、対応する置換救済単位中における欠陥の有／無を示す圧縮判定信号をそれぞれ出力する。
【００９１】
８個の圧縮判定信号ＤＧ０ａ〜ＤＧ３ｂは、内部ノードＮｄ０に伝達され、データ入出力制御クロックＣＬＫＩＯに応じて動作するデータ変換回路５０−０によって、１個ずつ入出力バッファ６０−０を介してデータノードＮｄ０から直列に出力される。このような構成とすることにより、テストモード時においては、メモリマットＭＴ０〜ＭＴ３に関する判定データを、置換救済単位ごとに圧縮して、１個のデータノードＮｄ０によって取出すことが可能となり、テスト同測数の増加が可能となる。
【００９２】
メモリマットＭＴ４以降についても、４個のメモリマットについての置換救済単位ごとに圧縮された判定結果を、１個のデータノードによって出力することができる。
【００９３】
図７は、半導体記憶装置１１０のテストモード時におけるデータ出力を説明するタイミングチャートである。
【００９４】
図７を参照して、データノードにおけるデータ入出力は、データ入出力制御クロックＣＬＫＩＯの立上がり／立下がりの両エッジに応答して実行される。
【００９５】
テストモード時においては、時刻Ｔ０以前に各メモリマットから並列に読出される動作テストの結果を示すデータは、置換救済単位ごとに圧縮された圧縮判定信号となって、各データ圧縮回路から出力される。メモリマットＭＴ０〜ＭＴ３に関連する圧縮データＤＧ０ａ〜ＤＧ３ｂは、データノードＮｄ０からデータＤＱ０として、各クロックエッジの時刻Ｔ０〜Ｔ７において、直列に１個ずつ出力される。
【００９６】
同様に、メモリマットＭＴ４〜ＭＴ７に関する動作テストの結果を示すデータは、置換救済単位ごとに圧縮された圧縮判定信号となって、各クロックエッジの時刻Ｔ０〜Ｔ７において、データＤＱ４として入出力ノードＮｄ４から１個ずつ直列に出力される。
【００９７】
その間のデータノードＮｄ１〜Ｎｄ３には、図５に示す電源ノード９１によって固定された電位レベルが出力される。
【００９８】
［実施の形態２］
実施の形態２においては、実施の形態１に比較して、判定結果のデータ圧縮の信頼性をより向上することが可能な構成について説明する。
【００９９】
実施の形態２においては、図３に記載した半導体記憶装置１１０の構成に比較して、テストモード制御回路の構成が異なる点が特徴である。その他の回路構成および動作については半導体記憶装置１１０の場合と同様であるので説明は繰返さない。
【０１００】
図８は、実施の形態２に従うテストモード制御回路２１０のテストモード時におけるデータ出力を説明するための図である。
【０１０１】
実施の形態１においては、データ圧縮を排他的ＯＲゲートを用いた一致比較によって実施したため、圧縮の対象となる４個のデータのすべてに対応して欠陥が存在する場合においても、圧縮判定信号は「良好」の判定結果を示してしまうという問題点が存在する。実施の形態２においては、この点を考慮して、データ圧縮における信頼性をより向上することを目的とする。
【０１０２】
図８においては、テストモード制御回路２１０全体のうち、メモリマットＭＴ０〜ＭＴ５に対応する部分が代表的に示されているが、他のメモリマットに対しても、同様の構成が配置される。
【０１０３】
図８を参照して、テストモード制御回路２１０においては、データ圧縮回路の各々は、対応する一致比較ゲートがそれぞれ出力する圧縮判定信号に加えて、圧縮前の４個のデータのうちのいずれか１個をさらに出力することを特徴とする。
【０１０４】
たとえば、テストモード時において、メモリマットＭＴ０に関連する出力データとしては、既に説明した圧縮判定信号ＤＧ０ａおよびＤＧ０ｂに加えて、圧縮前のデータＤＴ０〈０〉およびＤＴ０〈４〉を内部ノードＮ０に伝達する。なお、ここで出力の対象とする圧縮前のデータは、任意に選ぶことができ、ＤＴ０〈０〉およびＤＴ０〈４〉を対象としたのは例示にすぎない。
【０１０５】
メモリマットＭＴ１についても、同様に圧縮判定信号ＤＧ１ａおよびＤＧ１ｂに加えて、圧縮前のデータの一部であるＤＴ１〈０〉およびＤＴ１〈４〉が内部ノードＮ１に伝達される。
【０１０６】
これにより、データ変換回路５０−０は、テストモード時において、それぞれの圧縮判定信号に対応する圧縮前のデータのうちの１個を出力することができる。これにより、圧縮前のデータと圧縮判定信号との両方をチェックすることによって、各置換救済単位ごとの欠陥の有／無をより確実に検出することができる。
【０１０７】
すなわち、図８に示されるように、メモリマットＭＴ０およびＭＴ１からのテスト結果は出力データＤＱ０として出力することができ、メモリマットＭＴ２およびＭＴ３からのテスト結果はデータＤＱ２として出力することができる。この結果、テストモード時におけるデータノードの使用数は、通常モード時の１／２となる。
【０１０８】
したがって、実施の形態２においては、テストモード時において、各置換単位に対応して出力されるデータ数は実施の形態１の場合の２倍となるので、テスト同測数は実施の形態１の場合の１／２となる。
【０１０９】
図９は、テストモード制御回路２１０によるテストモード時のデータ出力を説明するためのタイミングチャートである。
【０１１０】
図９を参照して、データノードＮｄ０は、テストモード時において、メモリマットＭＴ０およびＭＴ１に対応する動作テストの結果を、データＤＱ０として出力する。同様に、データノードＮｄ２は、メモリマットＭＴ２およびＭＴ３に対応する動作テストの結果を、データＤＱ２として出力する。データノードＮｄ４は、メモリマットＭＴ４およびＭＴ５に対応する動作テストの結果を、データＤＱ４として出力する。
【０１１１】
通常の読出動作時において、メモリマットＭＴ１およびＭＴ３に対応するデータの入出力を実行するデータノードＮｄ１およびＮｄ３の信号レベルはテストモード時においては固定される。
【０１１２】
時刻Ｔ０以前において、動作テストの結果を示すデータが各メモリマットから並列に読出され、各内部ノードに対して、４個の圧縮判定信号および４個の圧縮前のデータが伝達される。
【０１１３】
データノードＮｄ０は、データ入出力制御クロックＣＬＫＩＯの各クロックエッジである時刻Ｔ０〜Ｔ３にそれぞれ対応して、圧縮前データＤＴ０〈０〉，圧縮判定信号ＤＧ０ａ，圧縮前データＤＴ０〈４〉，圧縮判定信号ＤＧ０ｂを１個ずつ直列に、データＤＱ０として出力する。時刻Ｔ４〜Ｔ７のクロックエッジに関しても同様に、メモリマットＭＴ１に対応する圧縮前データおよび圧縮判定信号であるＤＴ１〈０〉，ＤＧ１ａ，ＤＴ１〈４〉，ＤＧ１ｂがそれぞれ出力される。
【０１１４】
同様に、データノードＮｄ２およびＮｄ４は、メモリマットＭＴ３，ＭＴ４およびメモリマットＭＴ５，ＭＴ６にそれぞれ対応する、４個の圧縮判定信号および４個の圧縮前のデータを、時刻Ｔ０〜Ｔ７の各クロックエッジにおいて、１個ずつ直列に出力する。
【０１１５】
［実施の形態３］
図１０は、実施の形態３に従うテストモード制御回路２２０のテストモード時におけるデータ出力を説明する図である。図１０においては、テストモード制御回路２２０全体のうち、メモリマットＭＴ０〜ＭＴ７に対応する部分が代表的に示されているが、他のメモリマットに対しても、同様の構成が配置される。
【０１１６】
テストモード制御回路２２０は、図６に示したテストモード制御回路２００と比較して、データレジスタＲＧおよびデータ切換スイッチＳＷをさらに備える点で異なる。
【０１１７】
実施の形態３においては、内部ノードＮ０〜ＮｎをＬ個（Ｌ：２以上の自然数）ずつのグループに分割する。各グループを形成するＬ個の内部ノードのうちの１個に対応してデータ切換スイッチＳＷが配置され、残りの（Ｌ−１）個の内部ノードに対応してデータレジスタＲＧが配置される。図１０においては、一例としてＬ＝２の場合を記載している。
【０１１８】
テストモード制御回路２２０におけるデータ圧縮は、実施の形態１で説明したテストモード制御回路２００と同様であるので説明は繰返さない。すなわち、各データ圧縮回路によって、置換救済単位に相当する４個の読出データごとにデータ圧縮が実行され、各データ圧縮回路は、圧縮判定信号を出力する。
【０１１９】
メモリマットＭＴ０〜ＭＴ３に対応する８個の圧縮判定信号ＤＧ０ａ〜ＤＧ３ｂは、内部ノードＮ０に伝達される。一方、内部ノードＮ１に伝達されるメモリマットＭＴ４〜ＭＴ７に対応する８個の圧縮判定信号ＤＧ４ａ〜ＤＧ７ｂは、データレジスタＲＧに格納されてノードＮ１′に出力される。
【０１２０】
データ切換スイッチＳＷは、内部ノードＮ０およびノードＮ１′のいずれか一方を、制御信号ＳＬＴに応じて、データ変換回路５０−０の入力ノードに相当するＮ０′と接続する。
【０１２１】
データレジスタＲＧは、制御信号ＳＬＴに応じて、内部ノードＮ１に並列に伝達されている信号を取り込んで保持するとともに、ノードＮ１′に出力する。
【０１２２】
制御信号ＳＬＴは、Ｌ＝２であることに対応して、データ入出力制御クロックＣＬＫＩＯの１／４の周波数を有する。したがって、クロックＣＬＫＩＯの４周期ごとに、制御信号ＳＬＴの信号レベルは変化する。これに応じて、データレジスタＲＧの格納データが更新されるとともに、データ切換スイッチＳＷの接続方向が変更される。これにより、データ入出力制御クロックＣＬＫＩＯの４周期ごとに、内部ノードＮ０に伝達されるメモリマットＭＴ０〜ＭＴ３に対応する８個の圧縮判定信号および、内部ノードＮ１を介してノードＮ１′に伝達されるＭＴ４〜ＭＴ７に対応する８個の圧縮判定信号が、順にデータ変換回路５０−０に伝達される。
【０１２３】
これにより、テストモード時において、メモリマットＭＴ０〜ＭＴ７に関連するテストデータをデータノードＮｄ０のみで出力することが可能となり、テストモード時においては、データノードＤＱ１〜ＤＱ７によるデータ出力が不要となる。この結果、データノードの使用数は、通常動作時の１／８となり、実施の形態１に比較してテスト同測数をさらに増やすことが可能となる。
【０１２４】
図１１は、テストモード制御回路２２０によるテストモード時のデータ出力を説明するタイミングチャートである。
【０１２５】
図１１を参照して、データ入出力制御クロックＣＬＫＩＯの活性化エッジである時刻Ｔ０に先立って、各メモリマットから並列に読出される動作テストの結果を示すデータは、置換救済単位ごとに圧縮された圧縮判定信号となって、各データ圧縮回路から出力される。
【０１２６】
これにより、内部ノードＮ０およびＮ１にメモリマットＭＴ０〜ＭＴ３およびＭＴ４〜ＭＴ７に対応する圧縮テストデータがそれぞれ伝達される。
【０１２７】
時刻Ｔ０〜Ｔ７の各クロックエッジにおいては、メモリマットＭＴ０〜ＭＴ３に対応する圧縮判定信号が、ＤＧ０ａ，ＤＧ０ｂ，…，ＤＧ３ｂの順に１個ずつ直列にデータＤＱ０として出力される。
【０１２８】
時刻Ｔ８のクロック活性化エッジに先立って、制御信号ＳＬＴの信号レベルが反転され、内部ノードＮ１に伝達されるメモリマットＭＴ４〜ＭＴ７に対応する圧縮判定信号は、データレジスタＲＧに保持されて、ノードＮ１′に出力される。また、データ切換スイッチＳＷは、接続方向を切換えて、内部ノードＮ０とノードＮ１′とを接続する。これにより、データレジスタＲＧに保持されていた圧縮判定信号ＤＧ４ａ〜ＤＧ７ｂがデータ変換回路５０−０に伝達される。
【０１２９】
以降、時刻Ｔ８からＴ１５までの各クロックエッジにおいて、圧縮判定信号ＤＧ４ａ，ＤＧ４ｂ，…，ＤＧ７ｂが１個ずつ直列にデータＤＱ０として出力される。また、時刻Ｔ８において、各メモリマットに対応する次の圧縮判定信号が並列に出力され、内部ノードＮ０およびＮ１に伝達される。しかし、このタイミングにおいては、内部ノードＮ０とノードＮ０′とは接続されていないこと、およびデータレジスタＲＧ０は内部ノードＮ１に伝達される信号を取込まないことから、時刻Ｔ８〜Ｔ１５においては、時刻Ｔ０以前に出力されたメモリマットＭＴ４〜ＭＴ７に対応する圧縮判定信号を正常に出力することができる。
【０１３０】
［実施の形態４］
実施の形態４においては、実施の形態２および実施の形態３で説明した構成を組合せることによって、データ圧縮の信頼性を向上させ、かつテスト同測数の増加を図る。
【０１３１】
図１２は、本発明の実施の形態４に従うテストモード制御回路２３０のテストモード時におけるデータ出力を説明する図である。図１２においては、テストモード制御回路２３０全体のうち、メモリマットＭＴ０〜ＭＴ３に対応する部分が代表的に示されているが、他のメモリマットに対しても、同様の構成が配置される。
【０１３２】
図１２を参照して、テストモード制御回路２３０は、図８に示したテストモード制御回路２１０の構成に加えて、データレジスタＲＧおよびデータ切換スイッチＳＷをさらに含む。
【０１３３】
データレジスタＲＧおよびデータ切換スイッチＳＷの配置および動作については、実施の形態３で説明のと同様であるので説明は繰り返さない。図１２においても、Ｌ＝２の場合について記載している。
【０１３４】
また、テストモード制御回路２３０におけるデータ圧縮は、実施の形態２で説明したのと同様であるので説明は繰返さない。すなわち、各データ圧縮回路から、置換救済単位に相当する４個の読出データごとに圧縮された圧縮判定信号に加えて、圧縮前のデータのうちの１個が出力される。
【０１３５】
このような構成とすることにより、実施の形態２で説明したようにデータ圧縮に関する信頼性の向上するとともに、テストモード時に必要なデータノードの個数を削減してテスト同測数の増加を図ることが可能となる。
【０１３６】
図１３は、テストモード制御回路２３０によるテストモード時のデータ出力を説明するタイミングチャートである。
【０１３７】
図１３を参照して、データ入出力制御クロックＣＬＫＩＯの活性化エッジである時刻Ｔ０に先立って、動作テストの結果を示すデータが各メモリマットから並列に読出され、各内部ノードに対して、４個の圧縮判定信号および４個の圧縮前のデータが伝達される。
【０１３８】
データノードＮｄ０は、データ入出力制御クロックＣＬＫＩＯの各クロックエッジである時刻Ｔ０〜Ｔ８にそれぞれ対応して、内部ノードＮ０に伝達される、メモリマットＭＴ０およびＭＴ１に対応する圧縮前データＤＴ０〈０〉，圧縮判定信号ＤＧ０ａ，圧縮前データＤＴ０〈４〉，圧縮判定信号ＤＧ０ｂ，圧縮前データＤＴ１〈０〉，圧縮判定信号ＤＧ１ａ，圧縮前データＤＴ１〈４〉，圧縮判定信号ＤＧ１ｂを１個ずつ直列にデータＤＱ０として出力する。
【０１３９】
時刻Ｔ８のクロック活性化エッジに先立って、制御信号ＳＬＴの信号レベルが反転される。これに応じて、内部ノードＮ１に伝達されるメモリマットＭＴ２およびＭＴ３に対応する圧縮前データおよび圧縮判定信号が、データ変換回路５０−０に伝達され、時刻Ｔ８からＴ１５までのクロックエッジにそれぞれ対応して、データノードＮｄ０は、圧縮前データＤＴ２〈０〉，圧縮判定信号ＤＧ２ａ，圧縮前データＤＴ２〈４〉，圧縮判定信号ＤＧ２ｂ，圧縮前データＤＴ３〈０〉，圧縮判定信号ＤＧ３ａ，圧縮前データＤＴ３〈４〉，圧縮判定信号ＤＧ３ｂを１個ずつ直列にデータＤＱ０として出力する。
【０１４０】
以上、実施の形態１から４においては、テストモード時におけるテストデータの出力を説明したが、このようなテストモードは、ダイレクトメモリアクセスモードによって低速テスタからクロック信号ＣＬＫおよび制御信号ＲＱを入力して、メモリコア部およびデータ入出力制御部をいずれも低速テスタによってテストする場合に対しても、通常モードに従って、データ入出力制御部４０をメモリコア部２０よりも高周波で動作させる場合に対しても適用することが可能である。
【０１４１】
また、実施の形態１から実施の形態４においては、テストモード時におけるデータ圧縮の単位を、置換救済単位と揃えることとしたが、これは冗長救済のための欠陥有無データを効率的に得るために適した構成として例示したものにすぎない。すなわち、テストモード時におけるデータ圧縮単位を、所望の解析データを得ることを目的として、置換救済単位と異なるものとすることも可能である。
【０１４２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４３】
【発明の効果】
請求項１、２および６に記載の半導体記憶装置は、テストモード時において、Ｎ本のデータ線によって伝達されるＮ個のデータ信号を圧縮したテスト結果信号を、データ変換回路によって直並列変換してデータノードから読出すことができる。したがって、Ｎ本のデータ線と対応する所定単位ごとのテスト結果を、通常動作時よりも少ないデータノードを用いて読出すことができる。
【０１４５】
請求項３記載の半導体記憶装置は、テスト結果信号として、Ｎ個のデータ信号の圧縮信号と、圧縮前のＮ個のデータ信号のうちの１個を読出すことができる。したがって、請求項１記載の半導体記憶装置が奏する効果に加えて、データ圧縮の信頼性を向上することができる。
【０１４６】
請求項４および５に記載の半導体記憶装置は、Ｎ個のデータ信号を圧縮して得られる信号として、Ｎ個のデータ信号間での一致比較結果を示す信号を出力するので、各データ圧縮回路を一致比較ゲートで構成できる。
【０１４７】
請求項７記載の半導体記憶装置は、テスト結果信号の圧縮単位をスペアアレイ部による置換救済時の置換単位を対応付けて定めるので、請求項１記載の半導体記憶装置が奏する効果に加えて、置換救済の実行に必要な情報を得ることができる。
【０１４８】
請求項８記載の半導体記憶装置は、テストモード時において、メモリコア部と前記データ変換回路とを同一周波数に基づいて動作させるための複数の制御信号を生成するテスト制御回路をさらに備えるので、請求項１記載の半導体記憶装置が奏する効果に加えて、いわゆるダイレクトメモリアクセスモードの下で、メモリコア部のテストを比較的低速のテスタによって実行することができる。
【図面の簡単な説明】
【図１】  動作テスト結果データを圧縮して出力することが可能な半導体記憶装置１００の構成を示す概略ブロック図である。
【図２】  判定データ圧縮回路７０の構成例を示す図である。
【図３】  本発明の実施の形態１に従う半導体記憶装置１１０の構成を示すブロック図である。
【図４】  コントロール回路１０の構成を示すブロック図である。
【図５】  テストモード制御回路２００の構成を示す回路図である。
【図６】  テストモード時におけるテストモード制御回路２００のデータ出力を説明するブロック図である。
【図７】  半導体記憶装置１１０のテストモード時におけるデータ出力を説明するタイミングチャートである。
【図８】  実施の形態２に従うテストモード制御回路２１０のテストモード時におけるデータ出力を説明するための図である。
【図９】  テストモード制御回路２１０によるテストモード時のデータ出力を説明するためのタイミングチャートである。
【図１０】  実施の形態３に従うテストモード制御回路２２０のテストモード時におけるデータ出力を説明する図である。
【図１１】  テストモード制御回路２２０によるテストモード時のデータ出力を説明するタイミングチャートである。
【図１２】  本発明の実施の形態４に従うテストモード制御回路２３０のテストモード時におけるデータ出力を説明する図である。
【図１３】  テストモード制御回路２３０によるテストモード時のデータ出力を説明するタイミングチャートである。
【図１４】  データ直並列変換を用いてインタフェースの高速化を可能とした従来の技術の半導体記憶装置５００の構成を示す概略ブロック図である。
【図１５】  データ出力時における半導体記憶装置５００のデータ直並列変換を説明する概念図である。
【図１６】  半導体記憶装置５００のデータ出力を説明するタイミングチャートである。
【符号の説明】
２０  メモリコア部、４０，４１  データ入出力制御部、５０−０〜５０−ｎデータ変換回路、６０−０〜６０−ｎ  入出力バッファ、２００，２１０，２２０，２３０  テストモード制御回路、Ｎｄ０〜Ｎｄｎ  データノード、ＭＴ０〜ＭＴｎ  メモリマット、Ｎ０〜Ｎｎ  内部ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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