(57)【特許請求の範囲】
【請求項１】
シリコン含有材料の層を堆積する方法において、
ガス抜き可能なチャンバの中に基板を準備するステップであって、前記基板は、ガラス板を含む、前記ステップと、
前記基板から間隔を置いてあるチャンバの中に、半導体シリコンを備えるターゲットを準備するステップと、
ガス・プラズマで前記ターゲットをスパッタリングするステップと、
前記ガス・プラズマの荷電粒子による損傷から前記基板を分け隔てると共に、前記基板の表面上にシリコン含有材料の膜を形成するアスペクト比を有する接地された導電コリメータを使用して、スパッタリングされた粒子の軌道を前記基板の表面に視準するステップと、
を備え、
前記スパッタリングするステップでは、前記膜を、１８．１〜８０パーセントの結晶度を有する半導体シリコン材料として２００〜４００℃で堆積する、前記方法。
【請求項２】
シリコン含有材料の層を堆積する方法において、
ガス抜き可能なチャンバの中に基板を準備するステップと、
前記基板から間隔を置いてある前記チャンバの中に、半導体シリコンを備えるターゲットを準備するステップと、
ガス・プラズマで前記ターゲットをスパッタリングするステップと、
前記ガス・プラズマの荷電粒子による損傷から前記基板を分け隔てると共に、前記基板表面上にシリコン含有材料の膜を形成するアスペクト比を有する接地された導電コリメータを使用して、スパッタリングされた粒子の軌道を前記基板の表面に視準するステップと、
スパッタリングされた材料の近傍にドーパントのガス供給を提供するステップと、
を備え、
前記スパッタリングするステップでは、前記膜を、１８．１〜８０パーセントの結晶度を有する半導体シリコン材料として２００〜４００℃で堆積する、前記方法。
【請求項３】
シリコン含有材料の層を堆積する方法において、
ガス抜き可能なチャンバ内に基板を準備するステップと、
前記基板から間隔を置いてチャンバの中に、半導体シリコンを備えるターゲットを準備するステップであって、前記ターゲットがドーパントを含む半導体シリコンベースの材料である、ステップと、
ガス・プラズマで前記ターゲットにスパッタリングするステップと、
前記ガス・プラズマの荷電粒子による損傷から前記基板を分け隔てると共に、前記基板の表面上にシリコン含有材料の膜を形成するアスペクト比を有する接地された導電コリメータを使用して、スパッタリングされた粒子の軌道を前記基板の表面に視準するステップと、
を備え、
前記スパッタリングするステップでは、前記膜を、１８．１〜８０パーセントの結晶度を有する半導体シリコン材料として２００〜４００℃で堆積する、前記方法。
【請求項４】
トランジスタを製造する方法において、
ガス・プラズマで半導体シリコンのターゲットをスパッタリングするステップと、
前記ガス・プラズマの荷電粒子による損傷から前記基板を分け隔てると共に、半導体材料の層を形成する第１アスペクト比を有する接地された導電第１コリメータを使用して基板に、スパッタリングされた半導体材料粒子の軌道を視準するステップと、
視準スパッタリングを使用して前記半導体層に隣接して誘電体層を形成するステップと、
を備え、
前記スパッタリングするステップでは、前記膜を、１８．１〜８０パーセントの結晶度を有する半導体シリコン材料として２００〜４００℃で堆積し、
前記半導体層と誘電体層との間のインターフェイスが、前記トランジスタの電気的に活性である接合を形成する、前記方法。
【請求項５】
前記誘電体層を形成するステップは、
ガス・プラズマでターゲット材料をスパッタリングする工程と、
前記スパッタリングされたターゲット材料の近傍で反応ガスを提供する工程と、
誘電体材料を前記基板の表面に形成する第２アスペクト比を有する第２コリメータを使用して、前記基板の表面に、スパッタリングされた材料粒子の軌道を視準する工程と、
を含む、請求項４に記載の方法。
【請求項６】
視準されたスパッタリングを使用して前記トランジスタの為に、ドープされた半導体ソース領域とドレイン領域を形成するステップを更に含む、請求項４に記載の方法。
【請求項７】
電気的に活性である電子装置を製造する方法において、第１導電型のドープされた半導体層と真性半導体層を垂直構造内に形成するステップであって、前記真性の層とドープされた層のうち少なくとも一つは、視準スパッタリングを使用して形成され、前記真性の層とドープされた層は、互いに垂直に隣接して配置され、これらの間に電気的に活性である接合を形成するステップを備え、ドープされた半導体層を形成するステップは、
ガス・プラズマで、ドープされた半導体シリコンのターゲットをスパッタリングする工程と、
前記ガス・プラズマの荷電粒子による損傷から前記基板を分け隔てると共に、前記ドープされた半導体材料の膜を形成するアスペクト比を有する接地された導電コリメータを使用して基板に、スパッタリングされたドープされた半導体材料粒子の軌道を視準する工程と、
を含み、
前記スパッタリングするステップでは、前記膜を、１８．１〜８０パーセントの結晶度を有する半導体シリコン材料として２００〜４００℃で堆積する、前記方法。
【請求項８】
電気的に活性である電子装置を製造する方法において、第１導電型のドープされた半導体層と真性半導体層を垂直構造内に形成するステップであって、前記真性の層とドープされた層のうち少なくとも一つは、視準スパッタリングを使用して形成され、前記真性の層とドープされた層は、互いに垂直に隣接して配置され、これらの間に電気的に活性である接合を形成するステップを備え、ドープされた半導体層を形成するステップは、
ガス・プラズマで、ドープされた半導体シリコンのターゲットをスパッタリングする工程と、
前記スパッタリングされた半導体材料の近傍でドーパントのガス供給を提供する工程と、
前記ガス・プラズマの荷電粒子による損傷から前記基板を分け隔てると共に、前記ドープされた半導体材料の膜を形成するアスペクト比を有する接地された導電コリメータを使用して基板に、スパッタリングされた半導体材料粒子の軌道を視準する工程と、
を含み、
前記スパッタリングする工程では、前記膜を、１８．１〜８０パーセントの結晶度を有する半導体シリコン材料として２００〜４００℃で堆積する、前記方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的には半導体とその他の薄膜の形成に関する。本発明はとくに、視準スパッタリング技術に使用するそうした薄膜の形成に関する。
【０００２】
【従来の技術】
スパッタリングは、例えば、さまざまな金属およびガラスあるいは半導体ウエハなどの基板上の材料の薄膜の堆積に関して半導体産業において通常使用されている技術である。一般的には、アルゴン（Ar）などのイオン化不活性ガスのガスプラズマを産生するステップが物理気相堆積（PVD）スパッタリング技術には含まれる。イオンガスの粒子はガス抜き可能なチャンバのなかで適用した電界により「ターゲット」材料に引き付けられる。イオン粒子はそのターゲットと衝突する。衝突の結果として、遊離原子あるいはターゲット材の原子のグループはターゲットの表面から放出され、基本的には、ターゲット材を遊離原子あるいは分子を含む気相に変換する。低圧力範囲では、Ar圧力の1ミリトル（mTorr）近くで、基板の方向にターゲット表面を逃れる遊離粒子のほとんどは、Arガスとの介在衝突をせずに基板に衝突し、また処理される基板の表面上に薄膜を形成する。
【０００３】
1つの通常のスパッタリング技術は、ターゲットスパッタリングが高速で、また低いプロセス圧力で起こるように、磁場の領域でスパッタリング動作を集中させるのに使用されるマグネトロンスパッタリングである。基板とチャンバに関して電気的にバイアスをかけられているターゲットは、陰極として機能する。
【０００４】
電位を有するターゲットを供給する直流（DC）技術は、金属あるいは導電性ターゲット材に関しては効果的であるが、DCマグネトロンスパッタリングは一般的には、市販されている電子装置用の半導体薄膜の製造には採用されてはこなかった。それよりも、高周波交流（AC）電力が通常は真性シリコン（Si）などの絶縁性ターゲット材に電位を供給するのに利用される。しかし高周波電位は、薄膜の堆積と成長の間にプラズマの荷電粒子とその薄膜を衝突させるよう、プラズマ効果を生成し、それによりその薄膜に損傷を生じさせる。
【０００５】
Siの電子および他の特性は、その材料の結晶度の程度にかなり依存している（図1参照）。とくに、電子および光学的な特性に影響を与える因子には、結晶度の程度、粒子の大きさと分布、粒子の配向が含まれる。Si薄膜の特性に影響を与える他の因子には、薄膜成長のはじめに貧弱な核生成により引き起こされる、ボイドあるいはピンホールなどの物理的欠陥だけでなく、粒子における、粒子境界上における、また間隙相における欠陥分布が含まれる。こうした因子は、とりわけ、薄膜の最終的な濃度などの特性、屈折の薄膜指標、光を吸収するその能力、キャリアの伝導性に影響を与える。
【０００６】
例えば、スパッタリングされるシリコンの薄膜は、低い温度でスパッタリングすることにより真空のなかで堆積されるときは、一般的に非晶質のものである。非晶質薄膜は「アルファ」あるいは「a」型薄膜と呼ばれ、また結晶組成の低い屈折率を有する。非晶質シリコン（a−Si）スパッタリング薄膜はまた、一般的にはそれらの性能を制限する高い欠陥分布も有する。そうした欠陥は、トランジスタと太陽電池などの装置における電子およびホールのフラックスを有意に減少させる。
【０００７】
a−Siの電子移動度は一般的には、TFTフラットパネル液晶ディスプレイ（TFT−LCD）などの薄膜トランジスタ（TFT）適用には十分であるが、少数キャリア移動度と寿命は捕獲電荷と他の粒子境界関連欠陥により厳しく制限される。同様に、水素中の反応性スパッタリングSiは電子スピン共鳴を有するので、禁制帯幅と移動度が太陽電池あるいは他の光学的検出装置には有用ではない。したがって、欠陥分布と低い結晶度のため、スパッタリングa−Si薄膜は一般的には高度堆積シート抵抗率を有し、また高い導電性を要求される電子適用には有用ではない。当然の帰結として、スパッタリングa−Si薄膜はTFT LCDsあるいは薄型太陽ボルタフイルムなどの市販適用では使用されない。
【０００８】
多結晶性シリコン（ポリ−Si）もまた、TFT−LCD装置の製造を含めて多くの電子装置のなかで使用されている。結晶度、結晶のサイズと配向、欠陥の類と結晶およびその境界におけるそれらの分布により、ポリ−Si薄膜は、集積マイクロエレクトロニクス装置に使用するための非常に高いキャリア移動度と良好なトランジスタ特性を有することが可能である。シランおよびジシランプラズマ化学気相堆積法（PECVD）などの以前に開発された技術は、電子移動度などの所望される電子特性を提供することができるが、しかし、摂氏およそ550度あるいはそれよりも高い、比較的高い基板温度が必要になる。同様に、a−Si前駆体薄膜からポリ−Siを形成するのに使用されるアニーリングプロセスもまた、数日間程度でアニーリングするのに約650℃、数時間程度で850℃近くの基板温度を必要とする。こうした高温により、LCD適用あるいは低コストプラスチック基板で使用されるガラス基板のような低い温度の基板にこうした技術を使用することが妨げられている。
【０００９】
ポリSiの使用は多くの適用において望ましいが、前述の化学気相堆積（CVD）技術及びPVD技術は、有用な堆積速度の組み合わせ、均一な広範な面積の基板能力、市販適用向けの有用な結晶度を提供してこなかった。例えば、約550 mm x 650 mm、およびそれより大きい程度の面積を有する大きなガラス基板上に高度に均一な薄膜を提供することは困難である。
【００１０】
こうしたポリSiあるいは微結晶性Siを堆積するためには、数々の困難を克服しなければならない。そうした困難とは、結晶核生成に対するエネルギーおよび運動障壁があることであり、言い換えると、結晶成長を開始する際、とくに堆積される材料のアニーリング温度以下の温度においては困難なのである。アニーリングに使用される時間と温度の条件によっては、初期粒子の直径が50〜100Åの高品質粒子ではなくて、数百オングストローム（Å）の直径で、貧弱な品質と高い欠陥密度を有するという結果にもなる。
【００１１】
多くの半導体装置にはまた、1つあるいはそれ以上の誘電体層が含まれる。例えば、金属酸化物半導体（MOS）トランジスタには、金属ゲート、酸化物あるいはその他の誘電体層、Siなどの高い移動度半導体層が含まれる。トランジスタ接合の性能は、部分的には、誘電体インターフェイスに対する半導体の品質に拠る。インターフェイスにおける欠陥であって、またインターフェイスの数百Å内にある欠陥は、トランジスタのスイッチング性能を低下させる原因となりうる。さらに、誘導体のブレークダウン閾値はゲート誘電体の最小の厚さを制限する。トランジスタのコンダクタンスがゲートコンダクタンスに比例しているため、誘電体の厚さとは反比例する。誘導体層が薄ければ薄いだけ、電流は大きくなる。TFT−LCDsの誘電体層として使用されてきた典型的な窒化ケイ素の厚さは、約1500〜2000Åの範囲にある。しかし、誘電体ブレークダウンのために、より薄い誘導体薄膜の作製は、アニーリングなしの低い温度では可能なことではなかった。
【００１２】
【発明が解決しようとする課題】
アブレーションの閾値が空格子点、捕獲電荷濃度、ピンホールやボイドなどの物理的欠陥に依存しているため、スパッタリングはまた一般的には、レーザー鏡被膜などの光学薄膜の製造には使用されてこなかった。こうした欠陥は光を散乱させて光信号を低下させ、低光あるいは高解像度適用においてはとくに問題である。
【００１３】
【課題を解決するための手段】
一般的には、1つの態様によると、前もって選択された結晶度を有する半導体材料の層を堆積させる方法には、ガス抜き可能なチャンバにおける基板を供給するステップと、基板から間隔を置いたチャンバのなかの半導体材料のソースを供給するステップとが含まれる。半導体材料のソースはガスプラズマによりスパッタリングされる。スパッタリングされた半導体粒子の軌道は、前もって選択された結晶度を有する半導体材料の薄膜を基板表面上に形成するように選択アスペクト比を有するコリメータを使用してその基板の表面に視準される。
【００１４】
もう1つの様態によると、前もって選択された結晶度と前もって選択された強度（センチメーター当りのボルト）を有する誘電体材料の層を堆積する方法には、ガス抜き可能なチャンバに基板を供給するステップと、また基板から間隔を置いてチャンバ内にターゲット材を供給するステップとが含まれる。ターゲット材はガスプラズマによりスパッタリングされ、また反応性ガスがスパッタリングされたターゲット材の近傍に供給される。スパッタリングされた粒子の軌道は、基板表面上に、前もって選択された結晶度あるいは前もって選択された強度を有する誘電体材料を形成するように選択されたアスペクト比を有するコリメータを使用して基板の表面に視準される。
【００１５】
もう1つの態様によると、電気的に活性な接合を有する電子装置を製造する方法には、半導体層を形成するステップと誘電体層を形成するステップとが含まれ、少なくともその半導体層と誘電体層の1つが視準されたスパッタリングにより形成され、またその半導体と誘導体層が電気的に活性な接合を形成するように互いに隣り合って配置される。
【００１６】
さらにその上1つの態様では、電気的に活性な接合を有する電子装置を製造する方法には、真性半導体層と第1導電性型のドープト層が視準されたスパッタリングを使用して形成され、また真性層とドープト層が電気的に活性な接合を形成するように互いに隣接して配置される。
【００１７】
以下にさらに詳細に説明されているように、視準されたスパッタリングは、例えば、トランジスタ、フラットパネルディスプレイ、とりわけ発光あるいは光の検出のための装置を含めた集積電子装置のさまざまな半導体と誘導体層の形成に使用することができる。視準されたスパッタリングは、例えば、半導体層と誘電体層の間の整流接合、あるいは真性とドープト半導体材料の間の抵抗接合などの電気的に活性なインターフェイスを形成する1つあるいはそれ以上の層を堆積するのに使用することができる。視準されたスパッタリングはまた、例えば、精密あるいは高倍率光学で使用される光学的薄膜を形成するのに使用することができる。
【００１８】
いくつかの実施例では、スパッタリングされる材料がその上で堆積される基板は、荷電プラズマ粒子から電気的に分離される。例えば、コリメータは荷電プラズマ粒子が基板に到達するのを防ぐように接地あるいは電気的にバイアスをかけることができる。代替的には、スパッタリング粒子の視準が必要ではない場合は、例えば、0.5未満のアスペクト比といった小さなアスペクト比を有する導電性グリットを、ターゲット材と基板の間に取り付けることができ、また荷電プラズマ粒子から基板を分離するために接地あるいは電気的にバイアスをかけることができる。
【００１９】
本発明のさまざまな実施例には、以下の利点の1つあるいはそれ以上が含まれる。より大きな可撓性が、比較的低い温度でさまざまな結晶度の半導体および誘電体材料の層を形成する際にもたらされる。とくに、非晶質材料から多結晶性材料までの前もって選択された結晶度はスパッタリングプロセスの間に使用されるコリメータの適当なアスペクト比を選択することにより得ることができる。一般的には、コリメータを介してのスパッタリング材料の伝導速度はアスペクト比が増加するにつれて減少するが、大きなアスペクト比がスパッタリングされた材料の核生成と結晶化には好ましい。
【００２０】
さらに、任意の温度で、結晶度は、視準をせずに形成された薄膜に比較すると、視準されたスパッタリングにより2〜10倍まで促進することができる。代替的には、視準を使用することにより、非視準プロセスに比較して、低温度で任意の結晶度を提供することができる。温度が減少される場合には、視準されたプロセスは最終的には結晶性薄膜を核生成するために停止することであろう。にもかかわらず、そうした非常に低い温度で、視準プロセスにより堆積される薄膜はより高い密度を有することができ、またより高い音響インピーダンスとより高い誘電性ブレークダウン強度を示すことができる。
【００２１】
堆積薄膜の結晶配向はまた、コリメータアスペクト比を選択することにより拵えることができる。例えば、吸収された材料が、基板に対して直交するもっとも濃密な結晶軸によりそれ自体の配向を決めるその程度は、一般的には、大きなアスペクト比を有するコリメータが使用される場合には、増加する。Siなどの立方晶結晶性材料に関しては、＜111＞軸は薄膜の平面に直交して形成する傾向がある。こうした結晶配向は、薄膜に対して重要な電気的、熱性、光学的輸送特性を伝達する。
【００２２】
さらに、スパッタリング視準は、スパッタリング材料のアニーリング温度よりも有意に低い温度で高度な結晶性薄膜が形成可能である。したがって、それに続くアニーリングあるいは再融解ステップは、いくつか存在するプロセスから除外することができ、それによって必要な製造ステップの数を減らし、またシステムのスループットが増加する。さらに、低い温度を使用することにより、ガラスやその他の低い温度基板上に製造される実質的に大きな結晶度とキャリア移動度を有する薄膜が作製可能になる。例えば、不変で正面向きのマグネトロンを備えた視準スパッタリングは材料の堆積層の均一性を改善することができる。約2パーセントの不均一性が、約550 mm x 650 mm、650 mm x 830 mmおよびそれ以上の程度の面積を有するガラス基板上に堆積された層には存在する。
【００２３】
さらに、半導体および誘電体薄膜は、数を減らしたボイドと空格子点を備えたものを、低い温度で形成することができる。捕獲電荷欠陥もまた、コリメータを接地させ、あるいは荷電プラズマ粒子と、その上にスパッタリング層が形成される基板との間に電気的絶縁体を供給するグリッドを導電することにより減らすことができる。したがって、例えば、数百Åほどの厚さを有する誘電体薄膜が、高いブレークダウン強度を備えた高度なトランスコンダクタンス装置を製造するよう形成することができる。さらに、装置は、半導体層と誘電体層の間の整流接合、あるいは真性とドープト半導体材料の間の抵抗接合などの改善された電気的に活性なインターフェイスにより製造することができる。
【００２４】
他の特徴と利点は詳細な説明、添付の図面と特許請求の範囲から明らかになることであろう。
【００２５】
【発明の実施の形態】
図2を参照して、ガス抜きスパタリングチャンバ10には、実質的に平面ターゲットあるいはソース14を保持するターゲットマウント12と、プロセスされる基板16を保持する支持体26とが含まれる。基板16は、例えば、ガラス板あるいは半導体ウエハから成る可能性がある。典型的には、異なる材料の脱脂あるいは前堆積などの基板の製法が、核生成とスパッタリング薄膜の成長を促進するために実施される。したがって、基板16にはまた、ガラス板あるいは半導体ウエハ上に配置される他の材料で出来ている1つあるいはそれ以上の以前に形成された層が含まれる。
【００２６】
ターゲットマウント12は、接地されたチャンバ10とマウント12上のターゲット14の間の電圧電位を確定する電源24に接続される。すなわち、電源24の負極は、ターゲットマウント12に接続され、また電源の正極は、チャンバ10に対して接地される。ターゲットの容量性荷電を提供するように選択された周波数を有するAC電力量が、適用DC電力に加えられる。AC電力の付加は、スパッタリングプロセスにDC電力を移す効果を有している。活性プラズマの場合には、適用AC電量の1つあるいはそれ以上の周波数を有するプラズマモードでは電力を蓄積する。振動プラズマ電力などがスパッタリング作用を生成するのを助けている。
【００２７】
チャンバ10にはまた、チャンバ10のなかへのガスフローを制御するためにガス供給とフロー制御18と、基板16のプロセスの間にチャンバ10のなかに真空を作り出すための排気真空ポンプ20が含まれる。シールド22は、スパッタリング材料がチャンバ壁上で堆積されることを防ぐために基板16を取り囲んでいる。
【００２８】
スパッタリングの間、支持体26上に位置を占めている基板16はプロセス位置へ上方に移動される。チャンバのなかでガスから生成されるプラズマの陽イオンは、基板16に向かって加速されるターゲット材料の粒子を排除あるいはスパッタリングする、負に荷電されたターゲット14に向かって引き付けられ、またそれに衝突する。
【００２９】
チャンバ10のいくつかの実施例のなかに含められていることがあるさまざまな追加された特徴の詳細は、例えば、全体として本出願に参考文献として掲載されている以下の米国特許の1つあるいはそれ以上のなかに見出すことができる。すなわち、米国特許第5,565,071号、第5,518,593号、第5,676,803号、第5,433,835号、第5,595,337号、第5,487,822号である。
【００３０】
基板製法に加えて、物理スパッタリング入射角が、結晶核生成と成長においては鍵となる役割を果している。基板表面上のスパタリング原子の吸収は、吸収された原子から弾性エネルギーと運動量が喪失した結果として起こる。スパッタリングされた原子の平行移動エネルギーは一般的に、固体表面と熱性平衡である静止薄膜原子の熱エネルギーより約１オーダー大きい。しかし、吸収に引き続いて、平行移動エネルギーの緩和あるいは喪失が起こるため、スパッタリングされた原子が同様の原子から構成される表面上に局在化される。
【００３１】
過度あるいは喪失エネルギーと平衡は、直交および横行成分のなかに分解することができる。横行エネルギーと平衡成分は他の静止表面原子の同様の成分に移される。同様に、直交成分は静止表面原子に移される。直交エネルギーと平衡成分は、基板あるいは薄膜をさらに濃密にするように現存する基板あるいは成長する薄膜を締め固めることができる。例えば、直交するエネルギーと平衡成分は現存する原子を空格子点あるいは格子部位のなかに散乱させることができ、また結晶格子のもっとも高い密度の方向に沿って秩序立った構造のなかに材料を締め固めるために表面の下の多くの単層に影響を与えることができる。こうした散乱はさらに、エネルギーと平衡の範囲が、固体のエネルギーよりも大きいが、しかし、基板あるいは薄膜表面に深刻な損傷を引き起こすであろうエネルギーよりも小さいときに起こりやすい。この散乱はまた、薄膜表面に関して、上記の直交方向にさらに起こりやすい。
【００３２】
対照的に、横行エネルギーと平衡成分は、表面原子の再スパッタリングを引き起こし、また充填率での減少を引き起こすことができる。薄膜に対する横行エネルギーを喪失した後に、低い角度のスパッタリング粒子が、低密度薄膜の成長における増加に寄与することがない低い残留直交エネルギーを有する。さらに、吸収相における横行移動度によって、表面拡散により成長する構造、および高密度と高結晶度薄膜の形成を妨げる構造につながる。結果として、低角度入射スパッタリング粒子は薄膜密度、結晶度、結晶成長速度、とくに自己拡散と成長の熱性活性化以下の温度で、表面配向に関してより高い密度の平面の成長の方向について、感知可能な効果を有することができる。
【００３３】
結晶成長は、スパッタリング粒子の付加的な平行移動エネルギーが高密度結晶軸に直交するときに、促進され、また利用可能な熱性移動よりも大きくなるため、移動に対する障壁を越えられる。こうした条件下で、結晶密度はその軸に沿ってあるいはスパッタリング材料の方向に対して直行する結晶面で増加する。したがって、スパッタリング材料の角度制御の効果は、吸収される材料のアニーリング温度よりも低い温度で最大になる。格子上に移動するのに障壁を乗り越えるエネルギーが不足するため、こうした温度でということであり、表面薄膜はそれ以外の状況では蒸気相から締固めの間に結晶化に向かうこともないであろう。
【００３４】
典型的なスパッタリング条件であれば、自然に余弦となる入射軌道の分布をもたらす。言い換えれば、等しい立体角については、基板の表面にスパッタリング原子が到達する等しい確率がある。したがって、気相粒子の2/3以上の軌道は基板の平面に関しては、45°よりも小さい角度を形成する。当然の結果として、スパッタリング粒子の軌道の大半は薄膜密度あるいは結晶度を促進しない。
【００３５】
前述の説明は、物理スパッタリング気相粒子の入射角がなぜ結晶核生成と成長に影響を与えるのかについての本発明者の現在の理解を反映している。しかし本発明は、できる限り完全な青写真を提供しようという試みとして単純に意図されている、その理論の正確性、あるいは完全性に依存しているわけではない。
【００３６】
堆積薄膜の結晶度を制御するために、平行アパーチュア32の実質的に均一な分布を有するコリメータ30は、例えば、通常のものに対して45°よりも大きな角度を有する原子がコリメータのベーンあるいは側板34上に集められる。コリメータ30はターゲット14と基板16の間に取り付けられ、他の金属もまた、特定の適用には適している場合もあるが、アルミニウム、銅、ステンレス鋼あるいはチタンなどの金属から形成することができる。一般的には、コリメータはターゲット14の寸法とほぼ同じサイズの総体的な長さと幅を有することができる。例えば、550 mm x 650 mmおよびそれ以上の大きさの程度のガラス基板上の層を堆積するときに、コリメータの長さと幅は約30〜50 mm分、基板の幅と長さを超える必要がある。
【００３７】
図3Aと3Bは、コリメータ30として使用することができる例示的なコリメータ30Aと30Bを図示説明している。コリメータ30Aは直径Wを有する円形ホール32Aとその高さがHである側板34Aを有する。コリメータ30Aはしたがって、HをWで割るというアスペクト比を有する。コリメータ30Bは、幅Wを有する蜂の巣形状アパーチュア32と、その高さがHであるベーン34Bとを有する。コリメータ30Bのアスペクト比はまたHをWで割ったものである。代替的な実施例では、コリメータ30のアパーチュア32の形状は四角形あるいは六角形であるうる。他の形状もまた可能である。
【００３８】
図4を参照すると、線矢印36、38により、スパッタリング粒子が基板16に向かってターゲット14から移動する際の、スパッタリング粒子による進行の潜在的な軌道が描かれている。線矢印36の経路は基板16に対してターゲット14から直接直交経路（通常のものに対して90°）であり、またコリメータ30の存在によっては直接には影響を受けない。線矢印36の軌道沿いに進行するスパッタリング粒子は、基板16にコリメータ30のアパーチュア32の1つを通って通過する。同様に、線矢印38の軌道沿いに進行するスパッタリング粒子は、基板16にコリメータ30のアパーチュア32の1つを通って通過する。線矢印40、42の軌道沿いに進行するスパッタリング粒子は、しかし、コリメータ30により基板16の表面に到達するのを妨げられる。
【００３９】
通常のものからの伝送の最大角θが約18°である場合に、例えば、アスペクト比約1（言い換えると、HがWに等しい）を有するコリメータを使用すると、スパッタリング粒子のおよそ1/3は、基板16に向かってコリメータ30を通って伝送される（図5A）。代替的には、通常のものからの伝送の最大角θが約18°である場合には、約3のアスペクト比（言い換えると、Hは3Wに等しい）を有するコリメータを使用すると、基板16に向かってコリメータ30を通ってスパッタリング材料の10パーセントが伝送される（図5B）。
【００４０】
コリメータ30の寸法を選択することにより、そのアスペクト比、スパッタリングにより堆積された薄膜の結晶度などを制御することができる。言い換えると、スパッタリングプロセスにより堆積される、前もって選択された薄膜の結晶度は適切な寸法を有するコリメータをターゲットと基板の間に位置決めすることにより、達成することができる。したがって、1に等しいかそれ未満、1と3の間、あるいは3に等しいかそれより大きいアスペクト比を有するコリメータはさまざまなスパッタリング適用で使用することができる。一般的には、コリメータ30のアスペクト比が大きければ大きいほど、基板16上に堆積される薄膜の結晶度は大きくなる。しかし、実際的な制約がコリメータ30の最大アスペクト比を制限する。例えば、大きなアスペクト比が一般的には、スパッタリング材料の核生成と結晶成長では好ましく、コリメータを通したスパッタリング材料の伝送速度は、増加するアスペクト比につれて減少する。したがって、高度な結晶性薄膜を供給する必要条件と薄膜堆積システムのスループットの間で1つの均衡状態を見つけ出す必要がある。
【００４１】
さらに、アパーチュア32の幅Wよりも少なくとも約4〜6倍以上大きく基板16からの距離にコリメータ30を置くことが一般的には望ましい。こうした条件は、「遠視野」条件と呼ぶことができ、また、基板16上の各点がコリメータ30の複数アパーチュア32を通してターゲット14の視野を有することを確保することにより、堆積薄膜におけるシャドウイングあるいはコリメータ形状の印刷を妨げる助けとなる。
【００４２】
吸収された原子の軌道に対する角度の範囲を選択するための技術を提供することに付け加えて、コリメータ30は電子およびイオンなどの電気的に荷電された粒子の衝撃により引き起こされる損傷から基板16を分離するように構築される。図2に図示説明されているように、コリメータ30は接地され、あるいはプラズマから荷電された粒子を集めるために、電気的にバイアスをかけられる。いくつかの実施例では、コリメータ30は、例えば、1未満あるいはさらに小さく0.5未満といった非常に小さなアスペクト比を有する導電性スクリーンあるいはグリッドとして形成される。こうしたコリメータは、環状分布あるいはスパッタリング粒子のフラックス上に最小の衝撃を有することがあるが、それにもかかわらず、荷電プラズマ粒子による損傷からは基板16を分け隔てている。
【００４３】
現在のスパッタリング技術を使用すると、スパッタリングSi薄膜は典型的には、200℃より上の温度では非常に高いシート抵抗性と低い結晶度パーセンテージを有する。200℃では、堆積条件に対する視準の付加は、シート抵抗性における大きさの減少の程度にまで、例えば、約1.5のアスペクト比を有するコリメータを使用してDCスパッタリングSi薄膜に関してはおよそ20％の結晶度と同じくらいのものを供給する。温度400℃近くでは、80％あるいはそれより大きな結晶度が、例えば、約3のアスペクト比を有するコリメータを使用してガラスあるいは酸化物被膜基板上で達成することができる。結果的には、高いキャリア移動度と低い欠陥密度を有する電気的に活性なa−Si薄膜は、視準スパッタリングを使用して得ることができる。こうしたプロセスの間に存在する水素ガスの付加と制御により、結晶性Si（1.2 eV）から完全に水素化されたa−Si：H（1.85 eV）の広範な範囲にわたる、設計製作される堆積薄膜の禁制域幅が可能になる。105あるいはそれより大きい暗電流の写真を得ることができる。
【００４４】
さらに、スパッタリングプロセス間の視準を使用すると、堆積薄膜について非晶質の結晶性への遷移が起こる基板温度を実質的に低くすることができる。ポリSi薄膜を得るために、約550℃およびそれよりも高い温度を一般的に必要とする以前のジシランPECVD技術とは対照的に、視準を使用すると、例えば、400〜500℃あるいはそれよりも低い範囲で、アニーリング温度よりも有意に低い基板温度で数十cm2/ボルト−秒としいう電子移動度を有する薄ポリSi薄膜の製造が可能になる。
【００４５】
1つの実験的テストでは、例えば、約415Åの厚さを有するSi層が標準的なDC PVDプロセスを使用して、約1 mmの厚さを有する第1ガラス基板上に堆積された。標準的DC PVDプロセスは約385℃でコリメータと単結晶性Siターゲットがない場合に実施された。約25Åの厚さを有する天然二酸化ケイ素（SiO2）層がSi層上に形成された。標準PVDプロセスは、約9.3パーセントの結晶度を有するSi層を産出した。
【００４６】
第2ガラス基板が視準PVDプロセスを使用して処理された。約517Åの厚さを有するSi層は、約1 mmの厚さを有するガラス基板上で視準PVDプロセスにより堆積された。視準PVDプロセスは、約200℃でコリメータと、単層Siターゲットを使用して実施された。コリメータは約1.5のアスペクト比の蜂の巣形状アパーチュアを有しており、またステンレス鋼で形成されていた。約33Åの厚さを有するSiO2の天然酸化物層がSi層上に形成された。視準PVDプロセスは、約18.1パーセントの結晶度を有するSi層を産生した。言い換えると、視準PVDプロセスは有意に低い温度でほぼ2倍の結晶度のSi層を生じる結果となった。アスペクト比が約3.0に増加し、また温度が約385℃にまで高くなる場合は、視準PVDプロセスは60〜70パーセントの高さの結晶度を有するSi層を産生することができる。
【００４７】
前記されているように、低い温度でポリSi薄膜を製造する能力は複数チップモジュール上のディスプレイシステムあるいは活性装置などの適用に関して低い価格の基板と互換性があるため、利点がある。さらに、非常に低い水素内容と高い結晶度とを有する薄膜が低い温度で形成することができる。こうした薄膜はエキシマーレーザー（ELA）アニーリング法とともに使用することが好ましい。高い結晶度と非常に低い不純度と水素内容のため、これらの薄膜は完全融解閾値に等価であるレーザー出力を必要としないが、部分的に固相再結晶化を受ける。
【００４８】
基板がさらに高い温度での処理により損傷を受けない場合であっても、視準スパッタリングプロセスを使用したポリSi薄膜の堆積は、堆積a−Si薄膜を再結晶化するのに、さもなければ必要になる付加的なアニーリングの諸ステップを除外することができる。代替的には、視準スパッタリングにより堆積されるa−Si薄膜は、例えば、堆積薄膜を再結晶化させることになるエキシマーレーザーあるいは他のアニーリングプロセスに対する前駆体として、役に立つ。視準スパッタリングプロセスにより堆積されるa−Si薄膜は、より大きな結晶度と、より少ない欠陥を伴って作製することができ、引き続いてアニーリングされた薄膜は、視準が行われない場合に得られるであろう結晶度よりももっと大きな結晶度を有することになるであろう。
【００４９】
前もって選択された結晶度を有する薄いシリコンあるいは他の半導体薄膜を形成するための技術を提供することに加えて、視準PVDスパッタリング技術もまた、低いピンホール密度、高い結晶度、高いブレークダウン強度を有する誘電体薄膜を形成するのに使用することができる。例えば、視準反応性PVDスパッタリング技術は、高品質のSiO2の誘電体薄膜あるいは窒化ケイ素（SiN）を形成するのに使用することができる。ターゲット14には、シリコンが含まれるが、また酸素（O2）あるいは窒素（N2）などの反応性ガスを、基板16あるいはスパッタリング粒子の近傍にガス供給18からチャンバ10に供給することができる。現存するスパッタリングあるいはPECVD技術により作製される約1500〜2000Åの誘電体薄膜とは対照的に、視準スパッタリングプロセスは、1000Åよりも小さな、例えば、500Åの厚さと、5 x 106 V/cmよりも有意に大きな誘電体強度、例えば、1 x 107 V/cmおよびそれよりも大きな誘電体強度とを有する高品質の誘電体薄膜を製造するのに使用することができる。こうした誘電体薄膜は、トランジスタゲート誘電体として使用される場合には、トランスコンダクタンスにおいて3あるいは4倍増にまで供給することができる。一般的には、大きなアスペクト比を有するコリメータは、高い結晶度、大きな強度、高いブレークダウン電圧を有する。したがって、前もって選択された結晶度、前もって選択された強度あるいは前もって選択されたブレークダウン電圧を有する誘電体層は、視準スパッタリングにより形成することができる。
【００５０】
さらに、荷電プラズマ粒子から基板を分離するためにコリメータ30を接地することにより、堆積された堆積誘電体薄膜は、約1 x 1011／cm2よりも小さい捕獲荷電欠陥密度をもって形成することができる。小さな捕獲電荷欠陥密度を有する誘電体層は、トランジスタあるいは他のスイッチング装置の改善スイッチング特性を供給するのに使用することができる。さらに、高温アニーリング諸ステップを除外することができる。したがって、視準スパッタリングは、高いトランスコンダクタンスと数少ない欠陥を有する大きな強度の誘電体薄膜を比較的低い温度で製造するのに使用することができる。SiO2とSiN以外の誘導体薄膜はもう1つの材料のターゲット14を使用して、および／または異なる反応性ガスをチャンバ10に供給することにより、視準スパッタリングにより堆積させることができる。
【００５１】
1つの実験的なテストでは、約500Åの厚さを有するSiNx薄膜は、p型Siウエハ上に視準PVDプロセスを使用して形成された。コリメータは、約3.0のアスペクト比を有する蜂の巣形状のアパーチュアを有するが、ステンレス鋼で作製され、また荷電プラズマ粒子から電気的にウエハを分け隔てておくために、接地される。約2 mmの半径を有するアルミニウムドットが、電流−電圧（I−V）測定およびキャパシタンス−電圧（C−V）測定を行うことができるように、SiNx層上に形成された。電圧として観察された誘電体ブレークダウンでは、0から100ボルトに増加されたものはなかった。視準PVDプロセスにより形成された誘電体はこのように約20 x 106 V/cmの少なくとも高さの強度を示した。その値は、電気的に活性である装置においてしばしば使用されている約1500〜2000Åの厚さを有する誘電体に関して一般的に観察される誘電体の強度よりも数倍大きなものである。大きな強度の誘電体層は、さらに厚い誘電体層に比較してトランスコンダクタンスで増加するだけではなく、キャパシタンスも増加して供給することができる。さらに、全欠陥密度（Nss）は約3.2 x 1010/cm2のみであった。
【００５２】
視準スパッタリングは、トランジスタなどの集積電子装置におけるさまざまなシリコンあるいは誘電体層を形成するのに使用することができる。図6に図示説明されているように、例示的なボトムゲートNMOS薄膜トランジスタ（TFT）50には、基板54上に形成される金属ゲート52が含まれる。ゲート52は、例えば、アルミニウム(A1)で形成することができ、またゲートをわたっているモリブデン(Mo)層56が含まれる。真性シリコン58の各層と誘電体60は、ゲート52とMo層56にわたって配置される。真性Si層58と誘電体60の間のインターフェイスは、整流接合を形成する。N＋型シリコン領域62が、トランジスタソースとドレインのために形成され、また金属被覆層64が、N＋ドープトSiソースとドレイン領域のための接点を提供する。ゲート誘電体層66は金属被覆層64の上に形成され、パッシベーション窒化物層68が、装置50の表面の上に形成される。インジウムスズ酸化物（ITO）層70は、図6に示されるように形成され、またパッシベーション窒化物層を通ってバイアあるいはホールの底を覆う。
【００５３】
トランジスタ50のさまざまな層が、真性Si層58の1つあるいはそれよりも多くを形成するために視準スパッタリングを使用して公知の技術により製造することができるが、誘電体層60とN＋Si層62は、改善された特性を有する装置を提供することができる。例えば、真性Si層58に対して前もって選択される結晶度は、適切なアスペクト比を有するコリメータを使用することにより供給することができる。誘電体層60には、例えば、SiNxあるいはSiO2が含まれ、また大きなブレークダウン強度と小さな欠陥密度を有することができる。他の誘電体薄膜はまた、視準スパッタリングを使用して形成することができる。
【００５４】
いくつかの実施例では、例えば、視準スパッタリングは、約400〜500Åの厚さを有する非晶質マイクロ−Si、あるいはポリ−Siのいずれかおよび約1500〜2000Åの厚さを有する誘電体層60の真性Si層58を形成するのに使用することができる。代替的には、高いトランスコンダクタンス装置に関しては、視準スパッタリングは、例えば、約400〜500Åの厚さを有するマイクロ−Siあるいはポリ−Siおよび1000Åよりも薄い厚さ、例えば約500Åを有する誘電体層60の真性Si層58を形成するのに使用することができる。
【００５５】
N＋ドープトソースとドレイン領域62を形成するために、n型ドーパントを含有するSiターゲット14は視準を使用してスパッタリングすることができる。代替的には、真性Siターゲット14は、使用することができ、またアルシンなどのガスを、n型ドーパントを供給するためにチャンバ10の内部に流れ込ませることができる。同様に、P＋ドープト領域あるいは層が、トランジスタあるいは他の装置において、ｐ型ドーパントを含有するSiターゲットを供給することにより、あるいはホスフィンなどのガスの流れを伴う真性Siターゲットを使用することにより、形成することができる。ドーパントのガス供給はガス供給18から供給することができる。
【００５６】
視準スパッタリングは、したがって、高い電子移動度、高いトランスコンダクタンス、低い欠陥整流接合を有するトランジスタを製造するのに使用することができる。さらに、こうした特性はスパッタリング材料のアニーリング温度よりも有意に低い温度で達成することができる。その結果、こうした装置はガラスあるいは他の低い温度基板上に形成することができる。
【００５７】
ガラス基板は、例えば、アクティブマトリックステレビジョンやコンピュータディスプレイなどのフラットパネルディスプレイ適用に使用されている。各ガラス基板には、それぞれにメモリー装置、例えば、TFT 50などのTFTから形作られる数百万画素が含まれる複数ディスプレイモニターを含めることができる。視準スパッタリングは、したがって、こうした装置用にTFTを製造するのに使用することができる。
【００５８】
視準スパッタリングを使用することにより、高いトランスコンダクタンス領域72と、単一ガラス基板76上に作る画素あるいはメモリー領域74も許容される。例えば、視準スパッタリングは、小さな欠陥密度を有し、また、ガラス基板54の上部表面の上にわたっている、例えば、500Åの厚さを有する第1の誘電体層を形成するのに使用することができる。約1500〜2000Åの厚さを有する第2の誘電体層は、シャドウマスクを使用して、画素あるいはメモリー領域74を形成するために視準スパッタリングにより第1誘電体層の選択領域上に形成することができる。画素領域74における誘電体が厚くなればなるほど、これらの領域のための荷電必要条件を減少させる助けになる。第2誘電体がその上には供給されない第1誘電体層は、高いトランスコンダクタンスあるいは非画素領域72を形成する。高いトランスコンダクタンス領域72は、とりわけ、高速アナログスイッチ、カラムドライブ、シフトレジスタ、比較器、アナログ−デジタル変換器、デジタル−アナログ変換器、電力装置、論理機構などの高いトランスコンダクタンス電子装置73を形成するのに使用することができる。TFT 50などのメモリー装置75は、画素あるいはメモリー領域74上に形成することができる。したがって、単一ガラス基板には、誘電体層を備えた画素領域だけではなく、高いトランスコンダクタンス装置のための領域も含めることができるが、その誘導体層は誘電体のアニーリング温度によりも有意に下の温度で視準スパッタリングにより形成される療法の領域のためのものである。代替的には、第2誘電体層は、高堆積速度が向上した誘電体強度を上回って好まれる場合には、標準的なスパッタリングプロセスにより形成することができる。視準スパッタリングはまた、上述のように、TFTの他の層あるいは他のメモリー装置を形成するのに使用することができる。
【００５９】
さらに、視準スパッタリングは、トップゲートNMOS TFTと相補型MOS(CMOS)タイプの装置を含めた、他のタイプのトランジスタにおけるさまざまな半導体および／または誘電体層を形成するのに使用することができる。視準スパッタリングは、半導体材料と誘電体の間の整流接合を形成する薄膜層を製造するためにはとくに利点がある可能性がある。多くのpドープトSi層は、高い結晶度したがって、高いキャリア移動度から恩恵を受けている。ショットキーあるいは金属−Si接点はまた、高いキャリア移動度と、低い温度適用のための低い欠陥密度とから恩恵を受けている。
【００６０】
半導体材料と誘電体の間の整流接合を有する集積電子装置に加えて、視準スパッタリングは、ドープト半導体層と真性半導体層の間の抵抗インターフェイスあるいは接合を有する集積装置の製造に使用することができる。
【００６１】
図8を参照すると、例示的な光電池あるいは太陽電池80には、ガラス基板82が含まれる。第1透明電極84は、基板82上に形成され、また例えば、酸化スズ（SnOx）あるいはインジウム酸化スズ（InySnxOz）で形成することができる。第1導電型のシリコン層86、例えば、p型は、電極84上に配置される。非晶質シリコンなどの真性Si層88は、p型Si層86の上に形成される。p型層86と真性層88の間のインターフェイスは、第1電気的に活性な、あるいは抵抗接合を形成する。第1導電型の反対側の第2導電型（n型）シリコン層90は、真性層88の上に形成される。真性層88とn型層90の間のインターフェイスは、第2電気的に活性な、あるいは抵抗接合を形成する。金属電極92は、n型シリコン層90上に形成される。フォトン（図8のhυで示す）が真性層88により吸収されるときに、電子ホール対が生成され、また電流を生じるように、電圧は2つの電極84、92にわたって適用することができる。
【００６２】
光起電力装置80のさまざまな層を製造することができるが、視準スパッタリングを使用すると、p型Si層86、真性Si層88とn−型Si層90の1つあるいはそれよりも多くを形成することによって、改善した特性を備えた装置を供給することができる。例えば、大きなアスペクト比を有するコリメータ30は、数百Åの厚さと、1.2 eVの透過禁制域幅を有するp型ポリSiあるいは微結晶性Si層86を形成するのに使用することができる。コリメータ30を接地することにより、捕獲電荷欠陥を減らすあるいは除外するよう、電気的分離がもたらされる。同様に、大きなアスペクト比を有するコリメータはまた、n型多結晶性あるいは微結晶性層90を形成するのに使用することができる。
【００６３】
一方、低いアスペクト比を有するコリメータ30は、例えば、約1000〜2000Åの厚さを有する非晶質性真性Si：H層88を形成するために、水素ガスの供給に関して使用することができる。視準を付け加えることによりもたらされる角度制御により、低いシート抵抗と、暗電流に対する光電流の高い比率を有する緻密なa−Si：H薄膜を形成するため、ボイド欠陥を減らすことができる。さらに、コリメータ30を接地することによりもたらされる電気的分離によって、真性a−Si薄膜における捕獲電荷欠陥を減らすあるいは除外することができる。反応性スパッタリングは、太陽光の効率的な吸収のために必要である1.85の禁制域幅を達成するために、十分な水素を伴うこうしたa−Si薄膜を供給することが示されてきた。視準された、スパッタリングa−Si：Hは、したがって、少数キャリア（ホール）移動度と少数キャリア寿命用の大きな値を結果的に生じうる。さらに、太陽電池を製造するために使用されるDCグロー放電などのほかのプロセスに比較すると、視準スパッタリングプロセスは、DCグロー放電により形成される同様の厚さの薄膜よりもさらに速く形成することができるため、システムのスループットを増加することができる。さらに、真性半導体材料とドープト半導体材料の間の電気的に活性な接合を含む他の光感知装置だけではなく、光電池80における半導体層86、90は、400〜500℃あるいはそれよりも低い温度の範囲などで、半導体材料のアニーリング温度よりも有意に低い温度で製造することができる。
【００６４】
視準スパッタリングはまた、PINダイオードなどの発光装置におけるさまざまな薄膜層を形成するのに使用することができる。図9を参照すると、例示的な発光装置100には、第1電極102が含まれる。p型ゲルマニウム（Ge）などの第1導電型の半導体層104が電極102上に配置されている。Geなどの真性半導体層106はp型層104上に形成される。代替的には、Ge合金あるいはゲルマニウム−シリコン−窒化物（GeSiNx）は層106に使用することができる。装置100の真性層106は典型的には図8の光起電力装置80の真性層88よりも薄い。Pp型層104と層106の間のインターフェイスは第1抵抗接合を形成する。n型Geなどの第2導電型の半導体層108は真性層106上に配置されており、また透明電極110はn型層108上に形成される。層106とn型層108の間のインターフェイスは、第2抵抗接合を形成する。電圧が装置100にわたって適用される場合には、ホールはp型層104から真性層106のなかに導入され、電子はn型層108から真性層106のなかに導入される。導入されたホールと電子は、透明電極110を通じてフォトン（図9にhυで示す）を放出するために再結合することができる。
【００６５】
公知の技術を、発光装置100のさまざまな層を製造するのに使用することができるが、p型半導体層104、真性半導体層106、n型半導体層108の1つあるいはそれよりも多く形成するために視準スパッタリングを使用することにより、特性を改善した装置を供給することができる。図8の光起電力装置におけるように、真性層106を形成するために視準スパッタリングを使用することにより、薄膜のボイドと空格子点を減らす助けとなることができる。捕獲電荷欠陥もまた、荷電プラズマ粒子と、スパッタリングされる層がその上に形成されるはずの基板の間の電気的分離をもたらすために、コリメータ30を接地することにより、減少させることができる。p型とn型層104、108の結晶度は、コリメータ30のアスペクト比を選択することにより、制御することができる。さらに、禁制域幅と、したがって、n型層108の透明性は、スパッタリング視準を使用することにより、さらに注意深く設計製作することができる。前述のように、PINダイオード100のような発光装置の半導体層は、半導体材のアニーリング温度よりも有意に低い温度で製造することができる。
【００６６】
シリコンとゲルマニウム以外の半導体材料もまた、前述の視準スパッタリング技術の利点から恩恵を受けることができる。例えば、立方晶窒化アルミニウム薄膜（AlN）、立方晶炭化ケイ素（SiC）、窒化ホウ素（BN）などの広範な禁制帯幅を有する屈折材料の薄膜は視準スパッタリングにより形成することができる。こうした層に対して前もって選択された結晶度が、そのコリメータのアスペクト比を含む適切な寸法を有するコリメータ30を使用することにより、達成することができる。前に論議されているように、一般的には、大きなアスペクト比は、より高い結晶度をもたらす。同様に、ダイアモンド薄膜は、上述の視準スパッタリング技術を使用して形成することができる。視準スパッタリングはまた、低い温度で高速核生成と、他の結晶性および非晶質半導体材料の成長とを得るのに使用することができる。したがって、吸収原子の軌道角度の範囲を制御することと、荷電プラズマ粒子からの電気的な分離をもたらすことにより、高密度、低欠陥薄膜を作り出すことが可能になる。
【００６７】
さらに、視準スパッタリングは、光学誘導体薄膜などの改善した光学薄膜を形成するのに使用することができる。いくつかの適用では、結晶性薄膜の粒界が、散乱部位として作用するあるいはその薄膜のブレークダウンを引き起こすため、非晶質光学薄膜が望ましい。こうした適用では、比較的低い温度での視準スパッタリングは、低いレベルの捕獲電荷欠陥を有する緻密な非晶質薄膜を供給することができる。
【００６８】
結晶性光学薄膜が望ましい適用に関しては、視準スパッタリングは、視準により非晶質薄膜を堆積するための温度よりも高い温度ではあるが、しかし視準されていない結晶性薄膜を堆積するための温度よりも低い温度で使用することができる。光学薄膜を堆積するために視準スパッタリングを使用することにより、より大きな結晶度と小さな粒子サイズ分布を得ることができる。例えば、視準スパッタリングは、微結晶性薄膜あるいは視準されずに得られた結晶度の少なくとも2倍の結晶度を生じる結果を伴い、数百Åの粒子を有する薄膜を供給することができる。さらに、視準スパッタリングは、直径で数十〜数百Åの範囲にある粒子とともに、表面拡散をせずに、気相から直接的に結晶性薄膜の形成に好ましい条件をもたらす。こうしたナノ結晶性粒子は、例えば、回析散乱の減少をもたらすよう、光学的波長を粒子のサイズよりも大きくする光学的適用で使用することができる。こうした粒子はまた量子井戸構造でも使用することができる。
【００６９】
複数PVDチャンバを有するクラスターツールあるいは線形ツールを含む基板プロセス装置は、半導体、誘電体と他の薄膜のさまざまな層を堆積するのに使用することができ、上述の技術を使用して同様な装置だけではなく、上に論議されている装置を製造するための連続的な諸ステップである。一般的には、各層あるいは薄膜は、チャンバ間で基板を搬送するロボットなどの基板操作装置を伴う装置の異なるチャンバのなかで形成することができる。
【００７０】
他の実施例は特許請求の範囲の範囲内にある。
【図面の簡単な説明】
【図１】  非晶質シリコンと単結晶性シリコンの物理定数を示す表である。
【図２】  本発明による視準スパッタリングプロセスを実施するためのチャンバの断面図である。
【図３Ａ】  図2のチャンバのなかで使用される例示的なコリメータの部分的な斜視図である。
【図３Ｂ】  図2のチャンバのなかで使用される例示的なコリメータの部分的な斜視図である。
【図４】  本発明によるコリメータの機能を図示説明する断面図である。
【図５Ａ】  異なるアスペクト比を備えたコリメータを図示説明する断面図である。
【図５Ｂ】  異なるアスペクト比を備えたコリメータを図示説明する断面図である。
【図６】  例示的なボトムゲートn型MOS薄膜トランジスタ画素の断面図である。
【図７】  その上に形成される、異なる厚さの誘電体層を有する複数領域を備えた基板を図示説明している。
【図８】  例示的な光電池の断面図である。
【図９】  例示的な光検出ダイオードの断面図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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