(57)【特許請求の範囲】
【請求項１】
伝送パスを有し、電源電圧の供給を受けて動作する半導体回路と、
上記半導体回路のクリティカルパスと等価な電源電圧−遅延特性を有し、基準信号を伝播して上記半導体回路のクリティカルパスの遅延時間をモニターするレプリカ回路と、
上記レプリカ回路による遅延信号および上記基準信号を受けて、基準信号に対する遅延信号の位相差を検出するための遅延時間モニターゲージを有し、検出結果を位相差情報として出力する位相差検出回路と、
上記位相差検出回路による位相差情報に基づいた値の電源電圧を発生して上記半導体回路およびレプリカ回路に供給する電圧制御回路と、
上記レプリカ回路の基準信号の入力側または上記遅延信号の出力側のいずれかに配置され、クリティカルパスとの遅延誤差を補正可能な遅延誤差補正回路と
を有する電源電圧制御装置。
【請求項２】
上記半導体回路のクロックを基に数サイクルごとに当該クロックの１サイクルと等しい長さのパルスを発生して上記基準信号として出力するパルス発生回路
を有する請求項１記載の電源電圧制御装置。
【請求項３】
上記遅延時間モニターゲージは、複数の遅延素子を直列に接続した遅延素子チェーンを有し、
上記位相差検出回路は、上記位相差情報を遅延素子段数で示す
請求項１記載の電源電圧制御装置。
【請求項４】
上記遅延時間モニターゲージは、複数の遅延素子を直列に接続した遅延素子チェーンを有し、
上記位相差検出回路は、上記位相差情報を遅延素子段数で示す
請求項２記載の電源電圧制御装置。
【請求項５】
上記電圧制御回路は、上記位相差検出回路の遅延素子チェーンを遅延マージンとし、上記位相差情報を受けて当該遅延マージンを制御する
請求項３記載の電源電圧制御装置。
【請求項６】
上記電圧制御回路は、上記位相差検出回路の遅延素子チェーンを遅延マージンとし、上記位相差情報を受けて当該遅延マージンを制御する
請求項４記載の電源電圧制御装置。
【請求項７】
上記位相差検出回路は、上記レプリカ回路のクロックサイクルに対して、あらかじめ決められた遅延時間より長いまたは短い、過少電圧または過大電圧に相当する遅延時間のうち少なくとも一方の遅延時間を検出する検出手段
を有する請求項２記載の電源電圧制御装置。
【請求項８】
上記位相差検出回路は、上記レプリカ回路のクロックサイクルに対して、あらかじめ決められた遅延時間より長いまたは短い、過少電圧または過大電圧に相当する遅延時間のうち少なくとも一方の遅延時間を検出する検出手段
を有する請求項４記載の電源電圧制御装置。
【請求項９】
上記位相差検出回路は、上記レプリカ回路のクロックサイクルに対して、あらかじめ決められた遅延時間より長いまたは短い、過少電圧または過大電圧に相当する遅延時間のうち少なくとも一方の遅延時間を検出する検出手段
を有する請求項６記載の電源電圧制御装置。
【請求項１０】
上記位相差検出回路は、上記遅延素子チェーンに対してさらに遅延ゲートが接続されており、
上記検出手段は、上記遅延ゲートの出力に基づいてあらかじめ決められた遅延時間より長い遅延時間を検出し、上記レプリカ回路の信号伝播路の途中のノードにおける信号に基づいてあらかじめ決められた遅延時間より短い遅延時間を検出する
請求項８記載の電源電圧制御装置。
【請求項１１】
上記パルス発生回路は、半導体回路のクロックに対して位相の進んだクロックおよび位相の遅れたクロックを少なくとも一つ生成し、
上記検出手段は、上記位相の進んだクロックに基づいてあらかじめ決められた遅延時間より長い遅延時間を検出し、上記位相の遅れたクロックに基づいてあらかじめ決められた遅延時間より短い遅延時間を検出する
請求項８記載の電源電圧制御装置。
【請求項１２】
複数の伝送パスを有し、電源電圧の供給を受けて動作する半導体回路と、
それぞれ上記半導体回路のクリティカルパスと等価な電源電圧−遅延特性を有し、基準信号を伝播して上記半導体回路のクリティカルパスの遅延時間をモニターする複数のレプリカ回路と、
上記複数のレプリカ回路の出力からより遅延量の大きいレプリカ回路の出力信号を遅延信号として選択する選択手段と、
上記選択手段による遅延信号および上記基準信号を受けて、基準信号に対する遅延信号の位相差を検出するための遅延時間モニターゲージを有し、検出結果を位相差情報として出力する位相差検出回路と、
上記位相差検出回路による位相差情報に基づいた値の電源電圧を発生して上記半導体回路およびレプリカ回路に供給する電圧制御回路と、
上記レプリカ回路の基準信号の入力側または上記遅延信号の出力側のいずれかに配置され、クリティカルパスとの遅延誤差を補正可能な遅延誤差補正回路と
を有する電源電圧制御装置。
【請求項１３】
上記半導体回路のクロックを基に数サイクルごとに当該クロックの１サイクルと等しい長さのパルスを発生して上記基準信号として出力するパルス発生回路
を有する請求項１２記載の電源電圧制御装置。
【請求項１４】
伝送パスを有し、電源電圧の供給を受けて複数の異なるクロック周波数で動作する半導体回路と、
上記半導体回路の各動作周波数ごとのクリティカルパスと等価な電源電圧−遅延特性を有し、基準信号を伝播して上記半導体回路のクリティカルパスの遅延時間をモニターする複数のレプリカ回路と、
上記各レプリカ回路による遅延信号および上記基準信号を受けて、各周波数ごとのレプリカ回路のうち、クロックサイクルに対する遅延時間比率が最も大きい回路を検出する検出部と、
上記検出部の検出結果に基づいた値の電源電圧を発生して上記半導体回路およびレプリカ回路に供給する電圧制御回路と、
上記各レプリカ回路の基準信号の入力側または上記遅延信号の出力側のいずれかに配置され、クリティカルパスとの遅延誤差を補正可能な複数の遅延誤差補正回路と
を有する電源電圧制御装置。
【請求項１５】
上記検出部は、上記各レプリカ回路による遅延信号および上記基準信号を受けて、基準信号に対する遅延信号の位相差を検出するための遅延時間モニターゲージを有し、検出結果を位相差情報として出力する各周波数系に対応した複数の位相差検出回路と、上記複数の位相差検出回路の出力に基づいて上記複数のレプリカ回路のうちクロックサイクルに対する遅延比率の最も大きい回路を選択する選択手段と
を有する請求項１４記載の電源電圧制御装置。
【請求項１６】
各周波数系におけるモニターゲージの遅延時間調整ステップ幅が、各周波数の比率に対応したステップ幅で構成されている
請求項１５記載の電源電圧制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体回路のクリティカルパス遅延をモニターするためのレプリカ回路を有する電源電圧制御装置に関するものである。
【０００２】
【従来の技術】
近年、半導体回路では、低電力化のために、電源電圧ＶDDを下げる方法が一般的に取られている。
これは、半導体回路（ＬＳＩ）の消費電力のＡＣ成分は電源電圧の２乗に比例するため、ＬＳＩの低電力化には電源電圧を下げることがもっとも効果的であるからである。
【０００３】
このような観点から、近年、ＬＳＩの動作周波数やプロセスばらつき等に対して電源電圧をダイナミックに制御し、常にＬＳＩが正常に動作できる最低限度の電圧を供給する方法が報告されている。
【０００４】
このようないわゆる可変電源電圧制御方式を採用した電源電圧制御装置では、ＬＳＩのクリティカルパスの遅延時間をモニターするために、クリティカルパスと同じ電源電圧−遅延特性を持ったレプリカ回路を設け、このレプリカ回路が正常に動作できるかを判定しながら電源電圧の制御を行う。
この可変電源電圧制御方式を用いたＬＳＩは、ＬＳＩの消費電力を削減する上で極めて有効である。
【０００５】
【発明が解決しようとする課題】
ところで、レプリカ回路には配置配線による配線の影響等を、実際のクリティカルパスと全く同じに再現することは極めて難しいため、レプリカ回路にある程度のマージンを持たせて動作させる必要がある。
しかしながら、レプリカ回路への遅延マージンの追加は動作電源電圧の上昇につながり、過剰なマージンは電源電圧制御方式の効果を薄める結果となる。
【０００６】
また、レプリカ回路を用いた電源電圧制御装置では、そのレプリカ回路の遅延が動作周波数の１周期以上にならないように、レプリカ回路を伝播させたクロック信号と伝播前の元クロック信号との位相比較を行い、位相比較結果に応じてアップまたはダウン信号で電源電圧の制御を行う位相比較方式が採用される。
【０００７】
ところが、この位相比較方式では、位相が進んでいるか、遅れているかの情報しか得られず、どの程度の位相差があるかという情報を得ることはできない。
したがって、どんなに位相差があろうとも変化させ得る電源電圧ステップは一定の値に決まってしまう。
電源電圧の最小ステップは、収束時の電源電圧の変動幅となるため、ステップ幅を小さくすればするほど収束時の電源電圧変動は小さくなるが、その反面収束するまでの時間が長くなる。
したがって、電源電圧制御方式をより効率良く使用するためには、レプリカ回路への最適なマージン設定方法および小さな電源電圧変動と短い収束時間を両立する装置が求められている。
【０００８】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、レプリカ回路への最適なマージンを設定でき、また電源電圧が最適値に収束するまでの時間を短縮でき、電源電圧制御方式をより効率良く使用することができる電源電圧制御装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の電源電圧制御装置は、伝送パスを有し、電源電圧の供給を受けて動作する半導体回路と、上記半導体回路のクリティカルパスと等価な電源電圧−遅延特性を有し、基準信号を伝播して上記半導体回路のクリティカルパスの遅延時間をモニターするレプリカ回路と、上記レプリカ回路による遅延信号および上記基準信号を受けて、基準信号に対する遅延信号の位相差を検出するための遅延時間モニターゲージを有し、検出結果を位相差情報として出力する位相差検出回路と、上記位相差検出回路による位相差情報に基づいた値の電源電圧を発生して上記半導体回路およびレプリカ回路に供給する電圧制御回路と、上記レプリカ回路の基準信号の入力側または上記遅延信号の出力側のいずれかに配置され、クリティカルパスとの遅延誤差を補正可能な遅延誤差補正回路とを有する。
【００１１】
また、本発明では、上記半導体回路のクロックを基に数サイクルごとに当該クロックの１サイクルと等しい長さのパルスを発生して上記基準信号として出力するパルス発生回路を有する。
【００１２】
また、本発明では、上記遅延時間モニターゲージは、複数の遅延素子を直列に接続した遅延素子チェーンを有し、上記位相差検出回路は、上記位相差情報を遅延素子段数で示す。
【００１３】
また、本発明では、上記電圧制御回路は、上記位相差検出回路の遅延素子チェーンを遅延マージンとし、上記位相差情報を受けて当該遅延マージンを制御する。
【００１４】
また、本発明では、上記位相差検出回路は、上記レプリカ回路の上記クロックサイクルに対して、あらかじめ決められた遅延時間より長いまたは短い、過少電圧または過大電圧に相当する遅延時間のうち少なくとも一方の遅延時間を検出する検出手段を有する。
【００１５】
また、本発明では、上記位相差検出回路は、上記遅延素子チェーンに対してさらに遅延ゲートが接続されており、上記検出手段は、上記遅延ゲートの出力に基づいてあらかじめ決められた遅延時間より長い遅延時間を検出し、上記レプリカ回路の信号伝播路の途中のノードにおける信号に基づいてあらかじめ決められた遅延時間より短い遅延時間を検出する。
【００１６】
また、本発明では、上記パルス発生回路は、半導体回路のクロックに対して位相の進んだクロックおよび位相の遅れたクロックを少なくとも一つ生成し、上記検出手段は、上記位相の進んだクロックに基づいてあらかじめ決められた遅延時間より長い遅延時間を検出し、上記位相の遅れたクロックに基づいてあらかじめ決められた遅延時間より短い遅延時間を検出する。
【００１８】
また、本発明の電源電圧制御装置は、複数の伝送パスを有し、電源電圧の供給を受けて動作する半導体回路と、それぞれ上記半導体回路のクリティカルパスと等価な電源電圧−遅延特性を有し、基準信号を伝播して上記半導体回路のクリティカルパスの遅延時間をモニターする複数のレプリカ回路と、上記複数のレプリカ回路の出力からより遅延量の大きいレプリカ回路の出力信号を遅延信号として選択する選択手段と、上記選択手段による遅延信号および上記基準信号を受けて、基準信号に対する遅延信号の位相差を検出するための遅延時間モニターゲージを有し、検出結果を位相差情報として出力する位相差検出回路と、上記位相差検出回路による位相差情報に基づいた値の電源電圧を発生して上記半導体回路およびレプリカ回路に供給する電圧制御回路と、上記レプリカ回路の基準信号の入力側または上記遅延信号の出力側のいずれかに配置され、クリティカルパスとの遅延誤差を補正可能な遅延誤差補正回路とを有する。
【００２０】
また、本発明の電源電圧制御装置は、伝送パスを有し、電源電圧の供給を受けて複数の異なるクロック周波数で動作する半導体回路と、上記半導体回路の各動作周波数ごとのクリティカルパスと等価な電源電圧−遅延特性を有し、基準信号を伝播して上記半導体回路のクリティカルパスの遅延時間をモニターする複数のレプリカ回路と、上記各レプリカ回路による遅延信号および上記基準信号を受けて、各周波数ごとのレプリカ回路のうち、クロックサイクルに対する遅延時間比率が最も大きい回路を検出する検出部と、上記検出部の検出結果に基づいた値の電源電圧を発生して上記半導体回路およびレプリカ回路に供給する電圧制御回路と、上記各レプリカ回路の基準信号の入力側または上記遅延信号の出力側のいずれかに配置され、クリティカルパスとの遅延誤差を補正可能な複数の遅延誤差補正回路とを有する。
【００２１】
また、本発明では、上記検出部は、上記各レプリカ回路による遅延信号および上記基準信号を受けて、基準信号に対する遅延信号の位相差を検出するための遅延時間モニターゲージを有し、検出結果を位相差情報として出力する各周波数系に対応した複数の位相差検出回路と、上記複数の位相差検出回路の出力に基づいて上記複数のレプリカ回路のうちクロックサイクルに対する遅延比率の最も大きい回路を選択する選択手段とを有する。
【００２２】
また、本発明では、各周波数系におけるモニターゲージの遅延時間調整ステップ幅が、各周波数の比率に対応したステップ幅で構成されている。
【００２３】
本発明によれば、たとえばパルス発生回路において、半導体回路（ＬＳＩ）のクロックを基に数サイクル毎にクロックの１サイクルと等しい長さのパルス信号が生成され、基準信号として、レプリカ回路に直接あるいは遅延誤差補正回路を通して供給されるとともに、位相差検出回路に供給される。
レプリカ回路または／および遅延誤差補正回路を伝播された基準信号は供給されている電源電圧値に応じた遅延量をもって遅延作用を受けて、遅延信号として位相差比較回路に出力される。
位相差検出回路では、レプリカ回路による遅延信号および基準信号を受けて、遅延時間モニターゲージを用いて基準信号に対する遅延信号の位相差が検出され、検出結果が位相差情報として電圧制御回路に出力される。
そして、電圧制御回路では、位相差検出回路による位相差情報に基づいた値の電源電圧が発生されて半導体回路およびレプリカ回路に供給される。
【００２４】
また、本発明によれば、複数のクリティカルパスに対応したレプリカ回路を有する構成においては、選択手段によって複数のレプリカ回路の出力からより遅延量の大きいレプリカ回路の出力信号が遅延信号として選択されて位相差検出回路に供給される。
【００２５】
また、本発明によれば、複数の異なるクロック周波数で動作する半導体回路において、たとえば各周波数の比率に応じた遅延時間調整ステップで遅延素子チェーン型位相差検出回路が構成される。これにより、異なる周波数間の位相差が周波数に関係なく比較可能となる。
【００２６】
【発明の実施の形態】
第１実施形態
図１は、本発明に係るレプリカ回路を採用した電源電圧制御装置の第１の実施形態を示すブロック図である。
【００２７】
本電源電圧制御装置１０は、制御された電源電圧ＶDDが供給される半導体回路（ＬＳＩ）１１、パルス発生回路（パルスジェネレータ）１２、遅延誤差補正回路１３、クリティカルパスレプリカ回路１４、遅延素子チェーン型位相差検出回路１５、エンコーダ１６、制御回路１７、および電源電圧発生回路１８により構成されている。
そして、半導体回路（ＬＳＩ）１１内に、パルス発生回路（パルスジェネレータ）１２、遅延誤差補正回路１３、クリティカルパスレプリカ回路１４、位相差検出回路１５、およびエンコーダ１６が集積化されている。
また、制御回路１７および電源電圧発生回路１８により電圧制御回路が構成されている。
【００２８】
半導体回路１１は、電源電圧発生回路１８により電源電圧ＶDDが供給され、図示しない複数の伝送パスを有する。
各伝送パスには、たとえばゲート素子が配置され、各ゲート素子は、たとえば絶縁ゲート型電界効果トランジスタ、すなわちＭＩＳ( Metal Insulator Semiconductor)系回路を用いて構成される。
【００２９】
パルス発生回路１２は、たとえば半導体回路１１のシステムクロックＣＬＫを受けて、クロックＣＬＫを基に数サイクル毎にクロックの１サイクルと等しい長さの基準信号としてのパルス信号ＤＴを発生する。
以下に、パルスをクロック数サイクルに１回発生させている理由を述べる。
【００３０】
クリティカルパスレプリカ回路１４は、電源電圧ＶDDによってその遅延時間が大きく変化する。
電源電圧ＶDDが低く、クリティカルパスレプリカ回路１４の遅延時間が非常に大きい場合に、位相差検出回路１５が２サイクルあるいはそれ以上遅れたクロックのエッジと位相差検出を行い、その遅延時間で位相を一致させるように電源電圧ＶDDが制御されるおそれがある。
これを防止するために、電源電圧ＶDDが低い場合のクリティカルパスレプリカ回路１４の遅延時間よりも十分長い期間をおいて位相差検出を行うように、パルス発生回路１２のパルス発生サイクルを設定している。
【００３１】
遅延誤差補正回路１３は、クリティカルパスとクリティカルパスレプリカ回路１４との遅延誤差を補正するための回路であって、レプリカ回路１４の遅延誤差補正とマージンのいわゆるゼロ点調整を行う回路である。
この遅延誤差補正回路１３は、以下の理由により設けられる。
【００３２】
すなわち、クリティカルパスレプリカ回路は、配置配線による配線等の影響まで実際のクリティカルパスと全く同じ遅延特性に再現することは極めて難しい。したがって、作製したレプリカ回路が、実際のクリティカルパスに比べて遅延時間が短すぎたり、電圧−遅延特性がずれるといった問題が発生する可能性がある。
ある程度の誤差は位相差検出回路１５に設けられるマージン設定用遅延素子（ゲート）チェーンで対応できるが、後述するようにゲートチェーンは位相差検出としても使用しているため、レプリカ回路の誤差補正にゲートチェーンを使用してしまうと、位相差検出のダイナミックレンジが狭くなってしまう。
そこで、遅延誤差補正回路１３を設けて、レプリカ回路の遅延誤差補正とマージンのゼロ点調整を行う。
【００３３】
遅延誤差補正回路１３は、たとえば直列接続された複数のゲートＧＴ１〜ＧＴｍ、およびセレクタ１３１により構成されている。
セレクタ１３１は、各ゲートＧＴ１〜ＧＴｍの出力端子、並びにパルス発生回路１２の出力信号ＤＴが入力されるゲートＧＴ１の入力端子が並列に接続されており、制御回路１７の補正信号Ｓ１７ａによって、遅延量が異なるゲートの出力信号または元信号ＤＴを選択し、信号Ｓ１３としてレプリカ回路１４に出力する。
このように遅延誤差補正回路１３は、制御回路１７の補正信号Ｓ１７ａによってその遅延量を任意に変更可能である。
この遅延誤差補正回路１３とゲートチェーン型位相差検出回路１５の併用により、位相差検出における広いダイナミックレンジの確保と、レプリカ回路の遅延時間チューニングが可能となる。
【００３４】
レプリカ回路１４は、半導体回路１１で、クリティカルパスとして選定されたパス構成と等価な電源電圧−遅延特性をもつ回路として構成されており、電源電圧発生回路１８による電源電圧ＶDDの供給を受けて動作し、遅延誤差補正回路１３の出力信号Ｓ１３を入力してゲート処理等して伝播させ、遅延信号Ｓ１４として位相差検出回路１５に出力する。
【００３５】
レプリカ回路１４は、たとえば図１中の破線で囲ったように、インバータＩＮＶ１，ＩＮＶ２、ＮＡＮＤゲートＮＡ１，ＮＡ２、およびＮＯＲゲートＮＲ１を含む半導体回路１１における伝送パスと等価な回路として構成され、インバータＩＮＶ１の入力端子に遅延誤差補正回路１３の出力信号Ｓ１３が入力される。
【００３６】
遅延素子チェーン型位相差検出回路１５は、基準信号としてのパルス信号ＤＴをインバータＩＮＶ１１で反転させた信号ｘＤＴとレプリカ回路１４２の出力遅延信号Ｓ１４との位相差を検出し、検出結果に応じたｎビットの信号を生成してエンコーダ１６に出力する。
換言すれば、位相差検出回路１５は、クロックサイクルとクリティカルパスレプリカ回路１４との遅延時間を比較し、かつクリティカルパスレプリカ回路１４の遅延マージンを設定する。
【００３７】
位相差検出回路１５は、たとえば遅延時間モニター用のゲージとなる遅延素子チェーン１５１と、ｎ個のＤ型フリップフロップＦＦ１〜ＦＦｎにより構成される。
【００３８】
遅延素子チェーン１５１は、たとえばインバータ２段からなるバッファＢＦ１〜ＢＦn-1 を複数段（本実施形態ではｎ−１個）直列に接続したゲートチェーンで構成されている。
なお、遅延素子チェーンの構成としては、ゲートチェーンに限定されるものではなく、またゲートチェーンを構成するゲートもインバータ２段からなるバッファに限定されるものではない。
【００３９】
そして、遅延素子チェーン１５１を構成する各バッファＢＦ１〜ＢＦn-1 の出力ノードＮＤ２〜ＮＤｎがそれぞれフリップフロップＦＦ２〜ＦＦｎの入力端子Ｄに接続され、かつ初段のバッファＢＦ１の入力ノードＮＤ１がフリップフロップＦＦ１の入力端子Ｄに接続されている。
各フリップフロップＦＦ１〜ＦＦｎのＣＫ端子には、パルス発生回路１２で生成されたパルス信号ＤＴの反転信号ｘＤＴが並列的に供給されている。
これらのフリップフロップＦＦ１〜ＦＦｎで、クリティカルパスレプリカ回路１４にデータを入力して１クロックサイクルの期間で、どのゲート段まで信号が到達しているかを検出する。
【００４０】
図２は、位相差検出回路１５の動作波形を示すタイミングチャートであって、位相差検出回路１５の各バッファ（各ゲート）段から出力される信号とフリップフロップＦＦ１〜ＦＦｎのＣＫ端子へのパルス信号ＤＴの反転信号ｘＤＴとの関係を示す図である。
【００４１】
この例では、ノードＮＤ１〜ノードＮＤ３までは、信号ｘＤＴの立ち上がりエッジ（フリップフロップＦＦのＣＫ信号）よりも先にハイレベル（Ｈ）となっているのに対して、ノードＮＤ４以降は、信号ｘＤＴよりも後にハイレベルになっている。
したがって、フリップフロップＦＦ１〜ＦＦ３までの出力がハイレベル、フリップフロップＦＦ４以降の出力はローレベル（Ｌ）となる。
すなわち、各フリップフロップＦＦ１〜ＦＦｎの出力は、クロック信号ＤＴの遅延が１サイクル以内ならばハイレベルとなる。
この結果から、現在の電源電圧では、クリティカルパスレプリカ回路１４と遅延素子チェーン３段目までの遅延時間がクロック１サイクルに等しいことがわかる。
【００４２】
エンコーダ１６は、フリップフロップＦＦ１〜ＦＦｎの出力信号である位相差の検出結果を、バイナリデータに変換して、位相差情報信号Ｓ１６として制御回路１７に出力する。
【００４３】
制御回路１７は、最適なレプリカマージンのゲート段数が設定されており、この設定値とエンコーダ１６から送られてきた位相差情報信号Ｓ１６が示すゲート段数の比較を行って電源電圧の変化量を決定し、変化させたい電源電圧に対応した信号Ｓ１７ｂを電源電圧発生回路１８に出力する。また、制御回路１７は、補正信号Ｓ１７ａを遅延誤差補正回路１３に出力し、
具体的には、制御回路１７に設定されているゲート段数との差が大きい場合には電源電圧変化量が大きく、差が小さい場合には変化量を小さくするような処理を行う。
なお、制御回路１７としてプロセッサを使用することで、レプリカマージンとしての最適ゲート段数や位相差に応じた電源電圧変化量は、全てプロセッサのプログラムよって設定することができる。
【００４４】
電源電圧発生回路１８は、制御回路１７の出力信号Ｓ１７ｂに応じた電源電圧ＶDDを生成して、レプリカ回路１４を含む半導体回路１１に供給する。
なお、電源電圧発生回路１８をＤＣ−ＤＣコンバータで構成すると、プログラムによってレプリカマージン等の設定が可能となる。
【００４５】
次に、上記構成による動作を説明する。
パルス発生回路１２において、半導体回路（ＬＳＩ）１１のクロックを基に数サイクル毎にクロックの１サイクルと等しい長さのパルス信号ＤＴが発生され、遅延誤差補正回路１３に供給されるとともに、インバータＩＮＶ１１で反転され、信号ｘＤＴとして遅延素子チェーン型位相差検出回路１５に供給される。
【００４６】
遅延誤差補正回路１３では、制御回路１７の補正信号Ｓ１７ａによって、遅延量が異なるゲートの出力信号または元パルス信号ＤＴが選択され、信号Ｓ１３としてレプリカ回路１４に出力される。
レプリカ回路１４では、電源電圧発生回路１８による電源電圧ＶDDの供給を受けて動作し、入力された遅延誤差補正回路１３の出力信号Ｓ１３がゲート処理等され伝播され、遅延信号Ｓ１４として位相差検出回路１５に出力される。
【００４７】
位相差検出回路１５に供給された遅延信号Ｓ１４は、遅延時間モニター用のゲージとなる遅延素子チェーン１５１に入力される。
そして、遅延素子チェーン１５１を構成する各バッファＢＦ１〜ＢＦn-1 の出力ノードＮＤ２〜ＮＤｎの現れた信号がそれぞれ対応するフリップフロップＦＦ２〜ＦＦｎの入力端子Ｄに供給され、また初段のバッファＢＦ１の入力ノードＮＤ１の供給された遅延信号Ｓ１４がフリップフロップＦＦ１の入力端子Ｄに供給される。
各フリップフロップＦＦ１〜ＦＦｎのＣＫ端子には、パルス発生回路で生成された検出クロック信号ＤＴの反転信号ｘＤＴが並列的に供給されている。
これにより、フリップフロップＦＦ１〜ＦＦｎにおいて、クリティカルパスレプリカ回路１４にデータを入力して１クロックサイクルの期間で、どのゲート段まで信号が到達しているかが検出される。
【００４８】
すなわち、遅延素子チェーン型位相差検出回路１５においては、基準信号としてのパルス信号ＤＴをインバータＩＮＶ１１で反転させた信号ｘＤＴとレプリカ回路１４２の出力遅延信号Ｓ１４との位相差が検出される。換言すれば、クロックサイクルとクリティカルパスレプリカ回路１４との遅延時間が比較され、その結果に応じたｎビットの信号が生成されてエンコーダ１６に出力される。
【００４９】
エンコーダ１６では、フリップフロップＦＦ１〜ＦＦｎの出力信号である位相差の検出結果が、バイナリデータに変換され遅延素子（ゲート）段数を示す位相差情報信号Ｓ１６として制御回路１７に出力される。
【００５０】
制御回路１７においては、最適なレプリカマージンのゲート段数が設定されており、この設定値とエンコーダ１６から送られてきた位相差情報信号Ｓ１６が示すゲート段数の比較が行われて電源電圧の変化量が決定される。
具体的には、制御回路１７に設定されているゲート段数との差が大きい場合には電源電圧変化量が大きく、差が小さい場合には変化量を小さくするような処理が行われる。
これに伴い、変化させたい電源電圧に対応した信号Ｓ１７ｂが電源電圧発生回路１８に出力される。
【００５１】
電源電圧発生回路１８では、制御回路１７の出力信号Ｓ１７ｂに応じた電源電圧ＶDDが生成されて、レプリカ回路１４を含む半導体回路１１に供給される。
【００５２】
また、遅延誤差補正回路１３においては、制御回路１７の補正信号Ｓ１７ａによって、遅延量が異なるゲートの出力信号または元パルス信号ＤＴが選択され、クリティカルパスとクリティカルパスレプリカ回路１４との遅延誤差が補正される。すなわち、レプリカ回路１４の遅延誤差補正とマージンのゼロ点調整が行われる。
【００５３】
以上のように、本第１の実施形態によれば、クリティカルパスのレプリカ回路１４と１クロックサイクルの遅延時間の比較を遅延素子チェーン１５１を利用した位相差検出回路１５で行うことにより、遅延素子１段分の遅延時間相当、すなわちゲート段分の遅延時間ステップでの位相差まで検出が可能となる。
【００５４】
また、位相差検出回路１５に使用する遅延素子チェーン１５１を、クリティカルパスのレプリカ回路１４のマージン設定用遅延素子チェーンと兼用できるため、レイアウト面積を削減することができる。
【００５５】
さらにまた、制御回路１７に設定されているゲート段数との差が大きい場合には電源電圧変化量が大きく、差が小さい場合には変化量を小さくするといった処理が行えることから、電源電圧ＶDDが最適値に収束するまでの時間を大幅に短縮でき、かつ収束後の電源電圧の変動分は小さく抑えることが可能となる。
【００５６】
また、プロセッサのプログラムにより最適遅延素子段数、すなわち最適レプリカマージンと、レプリカ遅延誤差補正を行えるため、ＬＳＩ製造後のテストを通して最適値を見つけ出し、柔軟にその設定値を変更することが可能である。
【００５７】
また、遅延素子チェーン型位相差検出回路１５とレプリカ遅延誤差補正回路１３を併用することで、位相差検出回路１５の広いダイナミックレンジの確保とレプリカ回路の遅延時間チューニングが可能となる利点がある。
【００５８】
なお、本第１の実施形態においては、位相差検出結果をエンコーダによりバイナリデータに変換しているが、位相差検出結果のビット列をそのまま使用してもよいし、これらの構成例に限定されるものでないことはいうまでもない。
【００５９】
また、本第１の実施形態では、パルス発生回路１２の出力を遅延誤差補正回路１３に入力させた後、クリティカルパスレプリカ回路１４に入力するように構成したが、パルス発生回路１２の出力をクリティカルパスレプリカ回路１４に入力させた後、遅延誤差補正回路１３に入力させ、その出力を遅延素子チェーンに入力するように構成することも可能であることはいうまでもない。
【００６０】
第２実施形態
図３は、本発明に係るレプリカ回路を採用した電源電圧制御装置の第２の実施形態を示すブロック図である。
なお、図３においては、図１に示す制御回路および電源電圧発生回路は省略してある。また、遅延誤差補正回路も図１の回路と同様であるため、ここではその詳細な回路構成は省略している。
【００６１】
本第２の実施形態が上述した第１の実施形態と異なる点は、遅延素子チェーン型位相差検出回路の構成にある。
具体的には、検出手段としてクリティカルパスレプリカ回路の遅延時間が非常に大きい場合または小さい場合に、それを検出するためにゲートチェーンに遅延量の大きいゲート１５２を加え、かつ過大電圧検出ビット用フリップフロップＦＦn+1 および過少電圧検出ビット用フリップフロップＦＦ０を設け、またレプリカ回路１４の途中のノード（本例の場合ＮＡＮＤゲートＮＡ１の出力ノード）からも信号を取り出す構成としたことにある。
【００６２】
そして、ゲート１５２の出力ノードが過大電圧検出ビット用フリップフロップＦＦn+1 の入力端子Ｄに接続され、レプリカ回路ＮＡ１の途中のノードが過少電圧検出ビット用フリップフロップＦＦ０の入力端子Ｄに接続されている。
【００６３】
このような構成によれば、遅延量の大きなゲート１５１によって電源電圧ＶDD（たとえば１Ｖ）が極めて高い場合（たとえば１．５Ｖ）の検出が可能となり、一方、レプリカ回路の途中のノードの信号により電源電圧ＶDDが極めて低い場合（たとえば０．５Ｖ）の検出が可能になる。
【００６４】
本第２の実施形態によれば、検出ビット値をもとに電源電圧の変化量を大きくするといった処理が可能になることから、さらなる収束時間の短縮を図ることが可能となる。
その他の構成および作用効果は、上述した第１の実施形態と同様である。
【００６５】
第３実施形態
図４は、本発明に係るレプリカ回路を採用した電源電圧制御装置の第３の実施形態を示すブロック図である。
なお、図４においては、図３と同様に、図１に示す制御回路および電源電圧発生回路は省略してある。また、遅延誤差補正回路も図１の回路と同様であるため、ここではその詳細な回路構成は省略している。
【００６６】
本第３の実施形態と上述した第２の実施形態と異なる点は、電源電圧ＶDDが極めて高い場合および極めて低い場合を検出するために、遅延素子チェーン型位相差検出回路１５ｂに、検出手段としてゲートチェーンに遅延量の大きいゲート１５２を設け、またレプリカ回路１４の途中のノードから信号を取り出す構成とする代わりに、過大電圧検出ビット用フリップフロップＦＦn+1 および過少電圧検出ビット用フリップフロップＦＦ０、ＦＦ-1を位相差検出回路１５に設け、かつパルス発生回路１２ａにおいて検出用のクロックＣＫに対して位相のずれた検出クロックを生成し、これらの検出クロックを位相差検出回路に供給するようにしたことにある。
【００６７】
具体的には、パルス発生回路１２ａにおいて、検出クロックＣＫに対して、１／２サイクル位相が進んだクロック０．５ＣＫ、１／２サイクル位相が遅れたクロック１．５ＣＫ、１サイクル位相が遅れたクロック２ＣＫを生成する。
そして、クロック０．５ＣＫが位相差検出回路１５ｂの過大電圧検出ビット用フリップフロップＦＦn+1 のＣＫ端子に供給され、クロック１．５ＣＫが過少電圧検出ビット用フリップフロップＦＦ０のＣＫ端子に供給され、クロック２ＣＫが過少電圧検出ビット用フリップフロップＦＦ-1のＣＫ端子に供給される。
また、過大電圧検出ビット用フリップフロップＦＦn+1 および過少電圧検出ビット用フリップフロップＦＦ０，ＦＦ-1の入力端子Ｄは、遅延信号Ｓ１４の入力ノードであるノードＮＤ１に共通に接続されている。
【００６８】
図５は、パルス発生回路の具体的は構成例を示す回路図である。
このパルス発生回路は、図５に示すように、フリップフロップＦＦ101 〜ＦＦ106 、インバータＩＮＶ101 〜110 、および３入力ＡＮＤゲートＡＤ101 により構成されている。
【００６９】
図５において、インバータＩＮＶ101 とＩＮＶ102 、ＩＮＶ106 とＩＮＶ107 、ＩＮＶ108 とＩＮＶ109 がそれぞれ直列に接続されている。
ＩＮＶ101 の入力端子にクロックＣＬＫが供給され、インバータＩＮＶ101 の出力端子がフリップフロップＦＦ105 のＣＫ端子に接続されている。
ＩＮＶ102 の出力端子がフリップフロップＦＦ101 ，ＦＦ104 、およびＦＦ106 のＣＫ端子に接続されている。
フリップフロップＦＦ101 の出力端子ＱがフリップフロップＦＦ102 のＣＫ端子、ＡＮＤゲート101 の第１の入力端子に接続されているとともに、インバータＩＮＶ103 を介して自身の入力端子Ｄに接続されている。
フリップフロップＦＦ102 の出力端子ＱがフリップフロップＦＦ103 のＣＫ端子、ＡＮＤゲート101 の第２の入力端子に接続されているとともに、インバータＩＮＶ104 を介して自身の入力端子Ｄに接続されている。
また、フリップフロップＦＦ103 の出力端子ＱがＡＮＤゲート101 の第３の入力端子に接続されているとともに、インバータＩＮＶ105 を介して自身の入力端子Ｄに接続されている。
ＡＮＤゲートＡＤ101 の出力端子がフリップフロップＦＦ104 の入力端子Ｄに接続され、フリップフロップＦＦ104 の出力端子ＱがフリップフロップＦＦ105 およびＦＦ106 の入力端子Ｄに接続されている。
フリップフロップＦＦ104 の出力端子ＱはインバータＩＮＶ106 の入力端子に接続され、フリップフロップＦＦ105 の出力端子ＱがインバータＩＮＶ108 の入力端子に接続され、フリップフロップＦＦ106 の出力端子ＱがインバータＩＮＶ110 の入力端子に接続されている。
【００７０】
そして、インバータＩＮＶ107 の出力端子からクロック信号ＤＴが出力され、インバータＩＮＶ106 の出力端子からクロック信号ｘＤＴが出力され、インバータＩＮＶ109 の出力端子からクロック信号０．５ＣＫが出力され、インバータＩＮＶ108 の出力端子からクロック信号１．５ＣＫが出力され、インバータＩＮＶ110 の出力端子からクロック信号２ＣＫが出力される。
この回路においては、８サイクルに１回パルスを発生する。
【００７１】
図６は、図４の回路の動作を説明するためのタイミングチャートである。
【００７２】
図６に示すように、図４の回路において、電源電圧ＶDDが極めて高い場合は、検出クロック信号ＣＫ（ＤＴ）に対して１／２サイクル位相が進んだクロック０．５ＣＫが供給されているフリップフロップＦＦn+1 からハイレベルの信号が出力されるため、全てのフリップフロップＦＦ-1〜ＦＦｎの出力がハイレベルとなる。
【００７３】
一方、電源電圧ＶDDが極めて低い場合は、フリップフロップＦＦ１〜ＦＦn+1 および検出クロックＣＫに対して１／２サイクル位相が遅れたクロック１．５ＣＫが供給されるフリップフロップＦＦ０の出力信号がローレベルとなり、検出クロックＣＫに対して１サイクル位相が遅れたクロック２ＣＫが供給されるフリップフロップＦＦ-1の出力信号のみがハイレベルとなる。
そして、さらに電源電圧ＶDDが低い場合には、検出クロックＣＫに対して１サイクル位相が遅れたクロック２ＣＫが供給されるフリップフロップＦＦ-1の出力信号もローレベルとなる。
【００７４】
本第３の実施形態によれば、検出ビット値をもとに電源電圧の変化量を大きくするといった処理が可能になることから、さらなる収束時間の短縮を図ることが可能となる。
その他の構成および作用効果は、上述した第１の実施形態と同様である。
【００７５】
なお、本第３の実施形態では、１サイクル位相が遅れたクロック（２ＣＫ）まで使用しているが、さらに遅れたクロック、すなわち２サイクル遅れのクロック、３サイクル遅れのクロック等を用いることによって、より広い検出範囲を実現することも可能である。
【００７６】
第４実施形態
図７は、本発明に係るレプリカ回路を採用した電源電圧制御装置の第４の実施形態を示すブロック図である。
【００７７】
本第４の実施形態が上述した第１の実施形態と異なる点は、クリティカルパスとなり得る複数（たとえばｐ個）のパスをそれぞれレプリカ回路として採用して、遅延誤差補正回路の出力に対して並列に接続し、これらｐ個のレプリカ回路１４ｃ−１〜１４ｃ−ｐの出力を選択手段としてのｐ入力ＡＮＤゲートＡＤ１１において論理積（ＡＮＤ）をとり、より遅延の大きい方と位相差検出回路１５で位相差を検出するようにしたことにある。
また、本第４の実施形態では、たとえば配線抵抗Ｒおよび配線容量Ｃに基づく、いわゆるＲＣ遅延を含むクリティカルパスのレプリカ回路も採用する。
【００７８】
このように複数のレプリカ回路を採用するのは、以下の理由による。
ＬＳＩのクリティカルパスは、動作電圧の変動や処理内容によって入れ替わる可能性がある。レプリカ回路として採用していないパスがクリティカルパスとなった場合、ＬＳＩが正常に動作できなくなるおそれがある。
このような課題に対してレプリカマージンで対応する方法もあるが、過剰マージンとなる可能性が高いために、好ましい対処方法とはいえない。
そのため、本第４の実施形態では、複数のパスをレプリカ回路に採用して、これらを並列に接続した構成としている。
【００７９】
このような構成においては、特性の異なる複数のレプリカ回路１４ｃ−１〜１４ｃ−ｐの出力がＡＮＤゲートＡＤ１１で論理積がとられた後、その結果が位相差検出回路１５に入力される。
このとき、位相差検出回路１５への入力信号の立ち上がりエッジは、全てのレプリカ回路１４ｃ−１〜１４ｃ−ｐのうち最も遅延の大きいパスの立ち上がりエッジと等しくなるため、このエッジをタイミングを使用することにより、常に最悪遅延パスでの位相差検出が行われる。
【００８０】
本第４の実施形態によれば、特性の異なる複数のクリティカルパスのレプリカ回路を用いて位相差の検出を行うので、電源電圧変化や処理内容によるクリティカルパスの入れ替わりに対応でき、ＬＳＩのより確実な動作を保証することができる。
【００８１】
第５実施形態
図８は、本発明に係るレプリカ回路を採用した電源電圧制御装置の第５の実施形態を示すブロック図である。
【００８２】
本第５の実施形態では、複数の異なる周波数で動作するＬＳＩにおいて、各周波数の比率に応じた遅延時間調整ステップで遅延素子チェーン型位相差検出回路を構成し、異なる周波数間の位相差を周波数に関係なく比較するように構成している。
【００８３】
周波数の異なるパス間の遅延比較は、クロックサイクルに対するパスの遅延の割合で行わなければならない。
本第５の実施形態では、各周波数系ごとに遅延誤差補正回路１３ｄ−１，１３ｄ−２，１３ｄ−３、クリティカルパスレプリカ回路１４ｄ−ｄ，１４ｄ−２，１４ｄ−３、および位相差検出回路１５ｄ−１，１５ｄ−２，１５ｄ−３を設けている。
各系統の位相差検出回路１５ｄ−１，１５ｄ−２，１５ｄ−３の遅延素子チェーン１５１−１，１５１−２，１５１−３の１段当たりの遅延時間は、各周波数の比率に従って設定される。
そして、位相差検出回路１５ｄ−１，１５ｄ−２，１５ｄ−３、選択手段としてのＡＮＤゲートＡＤ１２−１〜ＡＤ１２−ｎ、およびエンコーダ１６ｄにより検出部が構成される。
【００８４】
図８に示すように、本第５の実施形態では、１００ＭＨｚ、５０ＭＨｚ、２５ＭＨｚの３種類のクロックで動作するＬＳＩを例に採用している。
この場合、位相差検出用遅延素子チェーンの１段当たりの遅延時間（１遅延ステップ）は、１００ＭＨｚ系を１とすると、５０ＭＨｚ系は２、２５ＭＨｚ系は４となる。
すなわち、１００ＭＨｚ系の１遅延ステップをバッファ１段で構成した場合、５０ＭＨｚ系はバッファ２段で、２５ＭＨｚ系はバッファ４段で構成される。
したがって、各周波数系の位相差検出回路１５ｄ−１，１５ｄ−２，１５ｄ−３の検出結果の出力の論理積をＡＮＤゲートＡＤ１２−１〜ＡＤ１２−ｎでとることで、全てのレプリカ回路１４ｄ−ｄ，１４ｄ−２，１４ｄ−３のうち、クロックサイクルに対する遅延比率の最も大きいパスの遅延情報が、ゲート段数として出力されることになる。
【００８５】
本第５の実施形態によれば、複数の異なる周波数を持つＬＳＩにおいて、各周波数の比率に応じた遅延時間調整ステップで遅延素子チェーン型位相差検出回路を構成することで、異なる周波数間の位相差を周波数に関係なく比較することができる利点がある。
【００８６】
【発明の効果】
以上説明したように、本発明によれば、クリティカルパスのレプリカ回路と１クロックサイクルの遅延時間の比較を遅延素子チェーンを利用した位相差検出回路で行うことにより、遅延素子１段分の遅延時間相当の位相差まで検出が可能となる。
【００８７】
また、位相差検出回路に使用する遅延素子チェーンを、クリティカルパスのレプリカ回路のマージン設定用遅延素子チェーンと兼用できるため、レイアウト面積を削減することができる。
【００８８】
また、位相差情報を遅延素子段数で示すことにより、所望の遅延素子段数との差に応じた電源電圧値の変化量を設定することができることから、最適電源電圧値までの収束時間を短縮することができる。
【００８９】
また、プロセッサのプログラムにより最適遅延素子段数、すなわち最適レプリカマージンと、レプリカ遅延誤差補正を行えるため、ＬＳＩ製造後のテスト結果に応じて最適値の設定を行うことができる。
【００９０】
また、遅延素子チェーン型位相差検出回路とレプリカ遅延誤差補正回路を併用することで、位相差検出回路の広いダイナミックレンジの確保とレプリカ回路の遅延時間チューニングが可能となる。
【００９１】
また、レプリカ回路のクロックサイクルに対して、あらかじめ決められた遅延時間より長いまたは短い、過少電圧または過大電圧に相当する遅延時間のうち少なくとも一方の遅延時間を検出する検出手段を設けることで、電源電圧が最適電源電圧から大きく外れている場合の収束時間を短縮することができる。
【００９２】
また、特性の異なる複数のクリティカルパスのレプリカを用いて位相差の検出を行うことで、電源電圧変化や処理内容によるクリティカルパスの入れ替わりに対応でき、ＬＳＩのより確実な動作を保証することができる。
【００９３】
また、複数の異なる周波数を持つＬＳＩにおいて、各周波数の比率に応じた遅延時間調整ステップで遅延素子チェーン型位相差検出回路を構成することで、異なる周波数間の位相差を周波数に関係なく比較することができる。
【図面の簡単な説明】
【図１】本発明に係るレプリカ回路を採用した電源電圧制御装置の第１の実施形態を示す回路図である。
【図２】図１の位相差検出回路の動作波形を示すタイミングチャートである。
【図３】本発明に係るレプリカ回路を採用した電源電圧制御装置の第２の実施形態を示す回路図である。
【図４】本発明に係るレプリカ回路を採用した電源電圧制御装置の第３の実施形態を示す回路図である。
【図５】第３の実施形態に係るパルス発生回路の構成例を示す回路図である。
【図６】第３の実施形態に係る位相差検出回路の動作波形を示すタイミングチャートである。
【図７】本発明に係るレプリカ回路を採用した電源電圧制御装置の第４の実施形態を示す回路図である。
【図８】本発明に係るレプリカ回路を採用した電源電圧制御装置の第５の実施形態を示す回路図である。
【符号の説明】
１０，１０ａ〜１０ｄ…電源電圧制御装置、１１…半導体回路、１２，１２ａ，１２ｄ−１，１２ｄ−２，１２ｄ−３…パルス発生回路（パルスジェネレータ）、１３，１３ｄ−１，１３ｄ−２，１３ｄ−３…遅延誤差補正回路、１４，１４ｃ−１〜１４ｃ−ｐ，１４ｄ−１，１４ｄ−２，１４ｄ−３…クリティカルパスレプリカ回路、１５，１５ａ，１５ｂ，１５ｄ−１，１５ｄ−２，１５ｄ−３…位相差検出回路、１６，１６ａ〜１６ｄ…エンコーダ、１７…制御回路、１８…電源電圧発生回路，１５１，１５１−１，１５１−２，１５１−２…遅延素子チェーン、１５２…遅延量の大きなゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004457423.tif 000008
【図８】
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