(57)【特許請求の範囲】
【請求項１】
互いに独立した情報を記憶し得る一対の記憶部を有する複数のメモリセルの上記一対の記憶部の記憶状態を互いに逆向きの第１及び第２の電流経路を使って読み出す半導体記憶装置の読出方法であって、
上記各メモリセルを流れる電流は、上記各電流経路でそれぞれ、両方の記憶部がプログラム状態であるとき最小値をとり、上記電流の向きに応じた一方の記憶部がプログラム状態で他方の記憶部が消去状態であるとき上記最小値よりも大きい第１中間値をとり、上記一方の記憶部が消去状態で上記他方の記憶部がプログラム状態であるとき上記第１中間値よりも大きい第２中間値をとり、上記両方の記憶部が消去状態であるとき上記第２中間値よりも大きい最大値をとるようになっており、
上記複数のメモリセルに関して共通に、上記最小値よりも大きくかつ上記第２中間値よりも小さい第１のリファレンス電流レベルと、上記第１中間値よりも大きくかつ上記最大値よりも小さい第２のリファレンス電流レベルとを定め、
上記第１の電流経路を設定して、上記メモリセルに流れる電流と上記第１、第２のリファレンス電流レベルとをそれぞれ比較するとともに、上記メモリセルに流れる電流に応じた電荷を第１の蓄積部に蓄え、
上記第２の電流経路を設定して、上記メモリセルに流れる電流と上記第１、第２のリファレンス電流レベルとをそれぞれ比較するとともに、上記メモリセルに流れる電流に応じた電荷を第２の蓄積部に蓄え、
上記第１の蓄積部に蓄えた電荷量と上記第２の蓄積部に蓄えた電荷量とを比較することを特徴とする半導体記憶装置の読出方法。
【請求項２】
互いに独立した情報を記憶し得る一対の記憶部を有し、上記一対の記憶部の記憶状態は互いに逆向きの第１及び第２の電流経路を使って読み出されるようになっている複数のメモリセルを備え、
上記各メモリセルを流れる電流は、上記各電流経路でそれぞれ、両方の記憶部がプログラム状態であるとき最小値をとり、上記電流の向きに応じた一方の記憶部がプログラム状態で他方の記憶部が消去状態であるとき上記最小値よりも大きい第１中間値をとり、上記一方の記憶部が消去状態で上記他方の記憶部がプログラム状態であるとき上記第１中間値よりも大きい第２中間値をとり、上記両方の記憶部が消去状態であるとき上記第２中間値よりも大きい最大値をとるようになっており、
上記複数のメモリセルに関して共通に、上記最小値よりも大きくかつ上記第２中間値よりも小さい第１のリファレンス電流レベルと、上記第１中間値よりも大きくかつ上記最大値よりも小さい第２のリファレンス電流レベルとが定められ、
上記各電流経路を順次設定する電流経路設定部と、
上記各電流経路が設定されているとき、上記メモリセルに流れる電流と上記第１のリファレンス電流レベルとを比較する第１の判定回路と、
上記各電流経路が設定されているとき、上記メモリセルに流れる電流と上記第２のリファレンス電流レベルとを比較する第２の判定回路と、
上記第１の電流経路が設定されているとき、上記メモリセルに流れる電流に応じた電荷を蓄える第１の蓄積部と、
上記第２の電流経路が設定されているとき、上記メモリセルに流れる電流に応じた電荷を蓄える第２の蓄積部と、
上記第１の蓄積部に蓄えられた電荷量と上記第２の蓄積部に蓄えられた電荷量とを比較する第３の判定回路とを備えたことを特徴とする半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
上記電流経路設定部は、上記メモリセルの２つの端子にそれぞれ接続された第１、第２のビット線と、上記第１及び第２のビット線にカラムセレクタを介して接続されたグローバルビット線とを含み、
上記第１及び第２の判定回路は、上記グローバルビット線に接続された第１の入力端子と、上記第１又は第２のリファレンス電流レベルが与えられる第２の入力端子とを有し、
上記グローバルビット線にそれぞれ第１、第２のセレクタを介して上記第１、第２の蓄積部が接続され、
上記第３の判定回路は、上記第１の蓄積部に第３のセレクタを介して接続された第１の入力端子と、上記第２の蓄積部に第４のセレクタを介して接続された第２の入力端子とを有することを特徴とする半導体記憶装置。
【請求項４】
請求項２に記載の半導体記憶装置において、
上記電流経路設定部は、上記メモリセルの２つの端子にそれぞれ接続された第１、第２のビット線と、上記第１及び第２のビット線にカラムセレクタを介して接続されたグローバルビット線とを含み、
上記第１、第２及び第３の判定回路は互いに共通の一つの判定回路として構成され、この判定回路は、上記グローバルビット線にそれぞれ第１、第２のセレクタを介して接続された第１、第２の入力端子を有し、
上記判定回路の第１の入力端子に第３のセレクタを介して上記第１の蓄積部が接続され、
上記判定回路の第２の入力端子に第４のセレクタを介して上記第２の蓄積部が接続され、
上記判定回路の第１、第２の入力端子にそれぞれ第５、第６のセレクタを介して上記第１又は第２のリファレンス電流レベルが与えられるようになっていることを特徴とする半導体記憶装置。
【請求項５】
請求項２に記載の半導体記憶装置において、
上記電流経路設定部は、上記メモリセルの２つの端子にそれぞれ接続された第１、第２のビット線と、上記第１及び第２のビット線にカラムセレクタを介して接続されたグローバルビット線とを含み、
上記第１及び第２の判定回路は互いに共通の一つの判定回路として構成され、この判定回路は、上記グローバルビット線に接続された第１の入力端子と、上記第１又は第２のリファレンス電流レベルが与えられる第２の入力端子とを有し、
上記第３の判定回路は、上記グローバルビット線にそれぞれ第１、第２のセレクタを介して接続された第１、第２の入力端子を有し、
上記第３の判定回路の第１の入力端子に第３のセレクタを介して上記第１の蓄積部が接続され、
上記第３の判定回路の第２の入力端子に第４のセレクタを介して上記第２の蓄積部が接続されていることを特徴とする半導体記憶装置。
【請求項６】
請求項２に記載の半導体記憶装置において、
上記メモリセルは、
半導体層と、
この半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域と、
上記各拡散領域上に上記ゲート電極の対応する側面に接するように設けられ、それぞれ電荷または分極を保持する機能を有する一対のメモリ機能体とを備え、
上記メモリセルの上記一対の拡散領域はそれぞれビット線に接続される端子をなしていることを特徴とする半導体記憶装置。
【請求項７】
請求項２に記載の半導体記憶装置において、
上記メモリセルは、
半導体層と、
この半導体層上に形成されたゲート電極と、
上記半導体層とゲート電極との間に挟まれた第１、第２及び第３の絶縁膜の積層からなる複合ゲート絶縁膜と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域とを備え、
上記複合ゲート絶縁膜の上記第１及び第３の絶縁膜に挟まれた第２の絶縁膜は、上記各拡散領域に対応する端部にそれぞれ電荷または分極を保持する機能を有する一対の記憶領域を備え、
上記メモリセルの上記一対の拡散領域はそれぞれビット線に接続される端子をなしていることを特徴とする半導体記憶装置。
【請求項８】
請求項２に記載の半導体記憶装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置及びその読出方法に関し、より具体的には、各メモリセルに２ビットの情報を記憶させることができる不揮発性半導体記憶装置、及び上記各メモリセルから２ビットの情報を読み出すための方法に関する。また、この発明は、そのような半導体記憶装置を備えた電子機器に関する。
【背景技術】
【０００２】
従来から、各メモリセルに２ビットの情報を記憶させることができる不揮発性メモリとして、図９に示すようなフラッシュメモリが知られている。図９は、直列に接続されたメモリセル１３６ａ〜１３６ｄと、それらのメモリセルに記憶された情報を読み出すための回路を示している。各メモリセル１３６ａ〜１３６ｄの有するフローティングゲートには、それぞれ２ビットのデータが記憶されている。
【０００３】
例えば、メモリセル１３６ｂに記憶された情報を読み出す場合、まず、ワード線１３７に４Ｖを印加し、ビット線１３８ａ及び１３８ｂを接地し、ビット線１３８ｃ〜１３８ｄには１Ｖを印加する。このとき、メモリセル１３６ｂのフローティングゲートに蓄えられた電荷に対応する電流がビット線１３８ｃより流れ、その電流量に応じてビット線の電位も変化する。一方、制御線１３４ｃに電圧を印加することによってカラムセレクタ１３５ｃをオン状態とし、これ以外のカラムセレクタ１３５ａ、１３５ｂ、１３５ｄ及び１３５ｅをオフ状態とすることによって、ビット線１３８ｃとグローバルビット線１３９とが電気的に接続される。これにより、メモリセルの読出電流がグローバルビット線１３９に伝えられる。
【０００４】
ここで、メモリセルアレイを構成するメモリセルの特性には一般的にばらつきがあるため、メモリセル１３８ａ〜１３８ｄに記憶された各記憶状態「００」「０１」「１０」「１１」に対応して得られる読出電流は、図１０中に示すような分布１４４〜１４７を示す。このため、それぞれの記憶状態を判定するための基準としてリファレンス１４１〜１４３を設ける。
【０００５】
そして、図９中の入力１３３にリファレンス１４１〜１４３を順次入力し、判定回路１３２において、入力１３３より供給されるリファレンスに対する電流とメモリセルの読出電流とを比較して、両者の大小を判定する。このようにして、メモリセルに記憶された情報を読み出す（例えば、特許文献１（米国特許第５６０８６６９号明細書）参照。）。
【０００６】
また、近年、図１Ａまたは図２Ａに示すように、１つのメモリセルに２つの記憶部１２ａ，１２ｂ；２７ａ，２７ｂを備え、それぞれの記憶部に１ビットの情報を記憶することによって、１つのメモリセル当たり２ビットの情報を記憶するメモリ素子が提案されている（例えば、特許文献２（特表２００１−５１２２９０号公報）、特許文献３（特開２００４−２２１５４６号公報）参照。）。これらの構成では、１つの記憶部について１ビットの情報を記憶すればよく、図９に示す構成と比較して、１つのメモリセル当たり２ビットの記憶を行うことが比較的容易である。
【特許文献１】米国特許第５６０８６６９号明細書
【特許文献２】特表２００１−５１２２９０号公報
【特許文献３】特開２００４−２２１５４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、近年の微細加工技術の進展に伴い、メモリセルアレイに含まれるメモリセルの特性のばらつきが顕著になってきた。その結果、例えば図９に示したフラッシュメモリでは、図１０中に示す４つの記憶状態に対応した電流分布１４４〜１４７のうち隣り合うもの同士が重なる場合が生じている。このため、１つの固定したリファレンスレベルを設け、このリファレンスレベルと比較した電流の大小を比較する方法によって情報を読み出すことが困難になってきている。
【０００８】
さらに、図１Ａまたは図２Ａに示したメモリセルについても、微細加工技術の進展に伴い、メモリセルの特性ばらつきが増大する傾向にある。特に、信頼性を考慮してトランジスタの線形領域の電圧条件で読み出しを行った場合、読出電流の値が、読み出す記憶部と反対側の記憶部の記憶状態の影響を受けて変化するという現象が生じて、ばらつきがさらに増大している。このため、１つの記憶部に記憶された１ビットの情報を読み出す際に、１つの固定したリファレンスによって読み出すことが困難になってきている。
【０００９】
そこで、この発明の課題は、互いに独立した情報を記憶し得る２つの記憶部を有するメモリセルから２ビットの情報を読み出す場合に、信頼性の高い安定した読出動作を行える半導体記憶装置及びその読み出し方法を提供することにある。
【００１０】
また、この発明の課題は、そのような半導体記憶装置を備えた電子機器に関する。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、この発明の半導体記憶装置の読出方法は、
互いに独立した情報を記憶し得る一対の記憶部を有する複数のメモリセルの上記一対の記憶部の記憶状態を互いに逆向きの第１及び第２の電流経路を使って読み出す半導体記憶装置の読出方法であって、
上記各メモリセルを流れる電流は、上記各電流経路でそれぞれ、両方の記憶部がプログラム状態であるとき最小値をとり、上記電流の向きに応じた一方の記憶部がプログラム状態で他方の記憶部が消去状態であるとき上記最小値よりも大きい第１中間値をとり、上記一方の記憶部が消去状態で上記他方の記憶部がプログラム状態であるとき上記第１中間値よりも大きい第２中間値をとり、上記両方の記憶部が消去状態であるとき上記第２中間値よりも大きい最大値をとるようになっており、
上記複数のメモリセルに関して共通に、上記最小値よりも大きくかつ上記第２中間値よりも小さい第１のリファレンス電流レベルと、上記第１中間値よりも大きくかつ上記最大値よりも小さい第２のリファレンス電流レベルとを定め、
上記第１の電流経路を設定して、上記メモリセルに流れる電流と上記第１、第２のリファレンス電流レベルとをそれぞれ比較するとともに、上記メモリセルに流れる電流に応じた電荷を第１の蓄積部に蓄え、
上記第２の電流経路を設定して、上記メモリセルに流れる電流と上記第１、第２のリファレンス電流レベルとをそれぞれ比較するとともに、上記メモリセルに流れる電流に応じた電荷を第２の蓄積部に蓄え、
上記第１の蓄積部に蓄えた電荷量と上記第２の蓄積部に蓄えた電荷量とを比較することを特徴とする。
【００１２】
ここで、記憶状態の一つである「プログラム状態」とは情報が書き込まれた状態を意味し、「消去状態」とは情報が消去された状態を意味する。例えば「プログラム状態」は論理０、「消去状態」は論理１にそれぞれ対応し得る。
【００１３】
一般に、半導体記憶装置に含まれるメモリセル全体で見た場合、メモリセルの特性ばらつきのせいで、上記第１中間値の分布と第２中間値の分布とが互いに一部重なっていて、１つのリファレンス電流レベルを用いるだけでは、判定回路において各記憶部の記憶状態を正確に判定するための十分な電流マージンがない場合がある。そこで、この発明の半導体記憶装置の読出方法では、上記複数のメモリセルに関して共通に、上記最小値よりも大きくかつ上記第２中間値よりも小さい第１のリファレンス電流レベルと、上記第１中間値よりも大きくかつ上記最大値よりも小さい第２のリファレンス電流レベルとを定める。上記第１のリファレンス電流レベルは、上記最小値の分布と上記第２中間値の分布との間にマージンをもって設定できる。また、上記第２のリファレンス電流レベルは、上記第１中間値の分布と上記最大値の分布との間にマージンをもって設定できる。そして、上記各電流経路を設定しているとき、上記メモリセルに流れる電流と上記第１、第２のリファレンス電流レベルとをそれぞれ比較する。これにより、両方の記憶部がプログラム状態であるとき、または両方の記憶部が消去状態であるときは、そのことを正確に判定できる。また、いずれか一方の記憶部がプログラム状態で他方の記憶部が消去状態であるときは、さらに上記第１の蓄積部に蓄えた電荷量と上記第２の蓄積部に蓄えた電荷量とを比較した結果に基づいて、正確に判定できる。したがって、従来技術と比較して、より信頼性の高い安定した読出動作を行うことが可能となる。
【００１４】
この発明の半導体記憶装置は、
互いに独立した情報を記憶し得る一対の記憶部を有し、上記一対の記憶部の記憶状態は互いに逆向きの第１及び第２の電流経路を使って読み出されるようになっている複数のメモリセルを備え、
上記各メモリセルを流れる電流は、上記各電流経路でそれぞれ、両方の記憶部がプログラム状態であるとき最小値をとり、上記電流の向きに応じた一方の記憶部がプログラム状態で他方の記憶部が消去状態であるとき上記最小値よりも大きい第１中間値をとり、上記一方の記憶部が消去状態で上記他方の記憶部がプログラム状態であるとき上記第１中間値よりも大きい第２中間値をとり、上記両方の記憶部が消去状態であるとき上記第２中間値よりも大きい最大値をとるようになっており、
上記複数のメモリセルに関して共通に、上記最小値よりも大きくかつ上記第２中間値よりも小さい第１のリファレンス電流レベルと、上記第１中間値よりも大きくかつ上記最大値よりも小さい第２のリファレンス電流レベルとが定められ、
上記各電流経路を順次設定する電流経路設定部と、
上記各電流経路が設定されているとき、上記メモリセルに流れる電流と上記第１のリファレンス電流レベルとを比較する第１の判定回路と、
上記各電流経路が設定されているとき、上記メモリセルに流れる電流と上記第２のリファレンス電流レベルとを比較する第２の判定回路と、
上記第１の電流経路が設定されているとき、上記メモリセルに流れる電流に応じた電荷を蓄える第１の蓄積部と、
上記第２の電流経路が設定されているとき、上記メモリセルに流れる電流に応じた電荷を蓄える第２の蓄積部と、
上記第１の蓄積部に蓄えられた電荷量と上記第２の蓄積部に蓄えられた電荷量とを比較する第３の判定回路とを備えたことを特徴とする。
【００１５】
この発明の半導体記憶装置では、上記各電流経路が設定されているとき、上記第１、第２の判定回路が上記メモリセルに流れる電流と上記第１、第２のリファレンス電流レベルとをそれぞれ比較する。これにより、両方の記憶部がプログラム状態であるとき、または両方の記憶部が消去状態であるときは、そのことを正確に判定できる。また、いずれか一方の記憶部がプログラム状態で他方の記憶部が消去状態であるときは、そのことをさらに上記第３の判定回路が上記第１の蓄積部に蓄えた電荷量と上記第２の蓄積部に蓄えた電荷量とを比較した結果に基づいて、正確に判定できる。したがって、従来技術と比較して、より信頼性の高い安定した読出動作を行うことが可能となる。
【００１６】
一実施形態の半導体記憶装置では、
上記電流経路設定部は、上記メモリセルの２つの端子にそれぞれ接続された第１、第２のビット線と、上記第１及び第２のビット線にカラムセレクタを介して接続されたグローバルビット線とを含み、
上記第１及び第２の判定回路は、上記グローバルビット線に接続された第１の入力端子と、上記第１又は第２のリファレンス電流レベルが与えられる第２の入力端子とを有し、
上記グローバルビット線にそれぞれ第１、第２のセレクタを介して上記第１、第２の蓄積部が接続され、
上記第３の判定回路は、上記第１の蓄積部に第３のセレクタを介して接続された第１の入力端子と、上記第２の蓄積部に第４のセレクタを介して接続された第２の入力端子とを有することを特徴とする。
【００１７】
この一実施形態の半導体記憶装置では、上記カラムセレクタおよび第１乃至第４のセレクタのオン、オフを切り替えることによって、上記一対の記憶部の記憶状態を読み出すことができる。
【００１８】
一実施形態の半導体記憶装置では、
上記電流経路設定部は、上記メモリセルの２つの端子にそれぞれ接続された第１、第２のビット線と、上記第１及び第２のビット線にカラムセレクタを介して接続されたグローバルビット線とを含み、
上記第１、第２及び第３の判定回路は互いに共通の一つの判定回路として構成され、この判定回路は、上記グローバルビット線にそれぞれ第１、第２のセレクタを介して接続された第１、第２の入力端子を有し、
上記判定回路の第１の入力端子に第３のセレクタを介して上記第１の蓄積部が接続され、
上記判定回路の第２の入力端子に第４のセレクタを介して上記第２の蓄積部が接続され、
上記判定回路の第１、第２の入力端子にそれぞれ第５、第６のセレクタを介して上記第１又は第２のリファレンス電流レベルが与えられるようになっていることを特徴とする。
【００１９】
この一実施形態の半導体記憶装置では、上記カラムセレクタおよび第１乃至第６のセレクタのオン、オフを切り替えることによって、上記一対の記憶部の記憶状態を読み出すことができる。しかも、上記第１、第２及び第３の判定回路が占める面積を１つ分に削減することができるため、半導体記憶装置の面積を削減することが可能となる。
【００２０】
一実施形態の半導体記憶装置では、
上記電流経路設定部は、上記メモリセルの２つの端子にそれぞれ接続された第１、第２のビット線と、上記第１及び第２のビット線にカラムセレクタを介して接続されたグローバルビット線とを含み、
上記第１及び第２の判定回路は互いに共通の一つの判定回路として構成され、この判定回路は、上記グローバルビット線に接続された第１の入力端子と、上記第１又は第２のリファレンス電流レベルが与えられる第２の入力端子とを有し、
上記第３の判定回路は、上記グローバルビット線にそれぞれ第１、第２のセレクタを介して接続された第１、第２の入力端子を有し、
上記第３の判定回路の第１の入力端子に第３のセレクタを介して上記第１の蓄積部が接続され、
上記第３の判定回路の第２の入力端子に第４のセレクタを介して上記第２の蓄積部が接続されていることを特徴とする。
【００２１】
この一実施形態の半導体記憶装置では、上記カラムセレクタおよび第１乃至第４のセレクタのオン、オフを切り替えることによって、上記一対の記憶部の記憶状態を読み出すことができる。しかも、上記第１、第２及び第３の判定回路が占める面積を２つ分に削減することができるため、半導体記憶装置の面積を削減することが可能となる。
【００２２】
一実施形態の半導体記憶装置では、
上記メモリセルは、
半導体層と、
この半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域と、
上記各拡散領域上に上記ゲート電極の対応する側面に接するように設けられ、それぞれ電荷または分極を保持する機能を有する一対のメモリ機能体とを備え、
上記メモリセルの上記一対の拡散領域はそれぞれビット線に接続される端子をなしていることを特徴とする。
【００２３】
この一実施形態の半導体記憶装置では、一対の拡散領域に対する印加電圧を入れ替えることによって各メモリ機能体の情報の書き込み、消去および読み出しを行うことができる。つまり、上記一対のメモリ機能体が上記一対の記憶部として働く。したがって、１つのメモリセル当たり２ビットの記憶および読み出しが可能となる。また、上記メモリセルは、代表的な不揮発性メモリであるＥＰＲＯＭやフラッシュメモリのものと比較して、一般的に論理回路に用いられるトランジスタ素子と構造が類似している。したがって、簡易な製造プロセスでもって、メモリ部と論理回路部とを同一の半導体基板上に容易に混載することができる。
【００２４】
一実施形態の半導体記憶装置では、
上記メモリセルは、
半導体層と、
この半導体層上に形成されたゲート電極と、
上記半導体層とゲート電極との間に挟まれた第１、第２及び第３の絶縁膜の積層からなる複合ゲート絶縁膜と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域とを備え、
上記複合ゲート絶縁膜の上記第１及び第３の絶縁膜に挟まれた第２の絶縁膜は、上記各拡散領域に対応する端部にそれぞれ電荷または分極を保持する機能を有する一対の記憶領域を備え、
上記メモリセルの上記一対の拡散領域はそれぞれビット線に接続される端子をなしていることを特徴とする。
【００２５】
この一実施形態の半導体記憶装置では、一対の拡散領域に対する印加電圧を入れ替えることによって上記第２の絶縁膜の各記憶領域の情報の書き込み、消去および読み出しを行うことができる。つまり、上記一対の記憶領域が上記一対の記憶部として働く。したがって、１つのメモリセル当たり２ビットの記憶および読み出しが可能となる。また、各記憶領域がチャネル領域のすぐ上に形成されているため、記憶領域に蓄えられた電荷の多寡よる電流差が大きく、かつ、書き込み・消去の速度も速い。また、記憶領域が形成される第２の絶縁膜の形状がシンプルであり、この第２の絶縁膜の製造ばらつきに起因する素子特性のばらつきも少ない。
【００２６】
この発明の電子機器は、上記半導体記憶装置を備えたことを特徴とする。
【００２７】
この発明の電子機器では、上記半導体記憶装置の読出動作が従来に比して信頼性の高い安定したものとなるので、信頼性が高まる。
【発明を実施するための最良の形態】
【００２８】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２９】
図１Ａに本発明の半導体記憶装置に含まれるメモリセルの断面構造を例示する。半導体層としての半導体基板１０の表面にチャネル領域をなすＰ型ウェル領域１４が形成されている。このメモリセルは、Ｐ型ウェル領域１４上にゲート絶縁膜１３を介して形成されたゲート電極１１を備えている。Ｐ型ウェル領域１４のうちゲート電極１１の両側に相当する領域に、それぞれソース領域又はドレイン領域として機能する一対のＮ型の拡散領域１５ａ及び１５ｂが形成されている。拡散領域１５ａ及び１５ｂはゲート電極１１の直下の領域には達しておらず、ゲート電極１１と拡散領域１５ａ及び１５ｂとの間にはチャネル方向（図における横方向）に隙間（オフセット領域）が設けられている。つまり、オフセット構造が形成されている。拡散領域１５ａ、１５ｂ上に、それぞれ上記オフセット領域を覆うとともにゲート電１１の対応する側面に接するように一対のメモリ機能体１２ａ及び１２ｂが記憶部として設けられている。
【００３０】
メモリ機能体１２ａ及び１２ｂは、それぞれ電荷または分極を保持する機能を有する。このメモリ機能体１２ａ及び１２ｂにおいて電荷もしくは分極を保持する機能を有する膜として、シリコン窒化膜や強誘電膜などを用いることができる。なお、メモリ機能体の構成としては、電荷もしくは分極をより長期間保持するように、上記電荷もしくは分極を保持する膜の上下がシリコン酸化膜を代表とする絶縁膜で覆われていてもよい。例えば、電荷を保持する機能を有する膜としてシリコン窒化膜を用いた場合、メモリ機能体１２ａ及び１２ｂは、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の三層構造であってもよい。
【００３１】
また、メモリ機能体１２ａ及び１２ｂの別の構成例として、ナノメートルサイズの導電体又は半導体からなる微粒子が絶縁膜中に散点状に分布する構造を有していてもよい。
【００３２】
なお、メモリ機能体は、上記構成に拘るものではなく、電荷もしくは分極を保持する機能を有していれば、他の構成でも構わない。
【００３３】
次に、図１Ａに示すメモリセルのプログラム（書き込み）動作について説明する。なお、ここではメモリ機能体１２ａ及び１２ｂ全体が電荷を保持する機能を有する場合について説明する。また、プログラム（書き込み）とは、この例のようにメモリセルがＮチャネル型である場合にはメモリ機能体１２ａ、１２ｂに電子を注入することを指す。以後、メモリセルはＮチャネル型であるとして説明する。
【００３４】
メモリ機能体１２ｂに電子を注入してプログラムするためには、Ｎ型の拡散領域１５ａをソース領域、Ｎ型の拡散領域１５ｂをドレイン領域として扱う。例えば、拡散領域１５ａ及びＰ型ウェル領域１４に０Ｖ、拡散領域１５ｂに＋５Ｖ、ゲート電極１１に＋５Ｖを印加する。
【００３５】
このような電圧条件によれば、反転層が、拡散領域１５ａ（ソース領域）から伸びるが、拡散領域１５ｂ（ドレイン領域）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から拡散領域１５ｂ（ドレイン領域）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンがメモリ機能体１２ｂに注入されることにより書き込みが行なわれる。なお、メモリ機能体１２ａ近傍では、ホットエレクトロンが発生しないため、書き込みは行なわれない。
【００３６】
一方、メモリ機能体１２ａに電子を注入してプログラムするためには、拡散領域１５ｂをソース領域、拡散領域１５ａをドレイン領域として扱う。例えば、拡散領域１５ｂ及びＰ型ウェル領域１４に０Ｖ、拡散領域１５ａに＋５Ｖ、ゲート電極１１に＋５Ｖを印加する。
【００３７】
このように、メモリ機能体１２ｂに電子を注入する場合に対して拡散領域（ソース／ドレイン領域）１５ａ、１５ｂに対する印加電圧を入れ替えることにより、メモリ機能体１２ａに電子を注入して、プログラムを行なうことができる。
【００３８】
次に、消去動作について説明する。
【００３９】
メモリ機能体１２ａに記憶された情報を消去するためには、拡散領域１５ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１４に０Ｖを印加して、拡散領域１５ａとＰ型ウェル領域１４とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１１に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１１付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１４側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１１方向に引きこまれ、その結果、メモリ機能体１２ａにホール注入が行なわれる。このようにして、メモリ機能体１２ａの消去が行なわれる。このとき拡散領域１５ｂには０Ｖを印加すればよい。
【００４０】
メモリ機能体１２ｂに記憶された情報を消去する場合は、上記において拡散領域１５ａと拡散領域１５ｂとの電位を入れ替えればよい。
【００４１】
上述のようにして記憶された情報を読み出す方法について、次に説明する。
【００４２】
メモリ機能体１２ａに記憶された情報を読み出す場合は、図１Ａにおいて左向きの電流経路を第１の電流経路として設定し、拡散領域１５ａをソース領域、拡散領域１５ｂをドレイン領域として扱う。例えば、拡散領域１５ａ及びＰ型ウェル領域１４に０Ｖ、拡散領域１５ｂに＋１Ｖ、ゲート電極１１に＋３Ｖを印加する。この際、メモリ機能体１２ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１２ａに電子が蓄積している場合は、メモリ機能体１２ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、メモリ機能体１２ａの記憶情報を読み出すことができる。
【００４３】
メモリ機能体１２ｂに記憶された情報を読み出す場合、図１Ａにおいて右向きの電流経路を第２の電流経路として設定し、拡散領域１５ｂをソース領域、拡散領域１５ａをドレイン領域として扱う。例えば、拡散領域１５ｂ及びＰ型ウェル領域１４に０Ｖ、拡散領域１５ａに＋１Ｖ、ゲート電極１１に＋３Ｖを印加すればよい。
【００４４】
このように、メモリ機能体１２ａに記憶された情報を読み出す場合に対して拡散領域（ソース／ドレイン領域）１５ａ、１５ｂに対する印加電圧を入れ替えることにより、メモリ機能体１２ｂに記憶された情報の読み出しを行なうことができる。
【００４５】
上述のように、一対の拡散領域１５ａ、１５ｂに対する印加電圧を入れ替えることによって１つのメモリセル当り２ビットの記憶及び読み出しが可能である。
【００４６】
図１Ａに示すメモリセルは、代表的な不揮発性メモリである従来のＥＰＲＯＭやフラッシュメモリと比較して、一般的に論理回路に用いられるトランジスタ素子と構造が類似している。したがって、簡易な製造プロセスでもって、メモリ部と論理回路部とを同一半導体基板上に混載することができる。
【００４７】
また、ゲート絶縁膜の薄膜化が容易であり、微細化が容易であるという利点も有している。
【００４８】
なお、図１Ａに示すメモリセルを表すために、後述する回路図では図１Ｂに示す回路記号を用いる。
【００４９】
図７は、複数のメモリセル（図１Ａに示したもの）の各メモリ機能体１２ａ、１２ｂにそれぞれ１ビットが記憶されている場合の電流レベルの分布を例示している。図７において、横軸は電流を表し、縦軸は読み出し時にその電流が流れる素子数を表している。ここで、「００」は、読み出す側のメモリ機能体及び読み出す側と反対側のメモリ機能体が共にプログラム状態であること、「０１」は、読み出す側のメモリ機能体がプログラム状態であり、かつ、読み出す側と反対側のメモリ機能体が消去状態であること、「１０」は、読み出す側のメモリ機能体が消去状態であり、かつ、読み出す側と反対側のメモリ機能体がプログラム状態であること、「１１」は、読み出す側のメモリ機能体及び読み出す側と反対側のメモリ機能体が共にプログラム状態が共に消去状態であることをそれぞれ示している。
【００５０】
例えば左向きの電流経路が設定されているときは、上記メモリセルを流れる電流は、両方のメモリ機能体１２ａ、１２ｂが共にプログラム状態（「００」に相当）であるとき最小値１０３をとり、電流の向きに応じた左側のメモリ機能体１２ａがプログラム状態で右側のメモリ機能体１２ｂが消去状態（「０１」に相当）であるとき上記最小値１０３よりも大きい第１中間値１０４をとり、左側のメモリ機能体１２ａが消去状態で右側のメモリ機能体１２ｂがプログラム状態（「１０」に相当）であるとき上記第１中間値１０４よりも大きい第２中間値１０５をとり、上記両方のメモリ機能体１２ａ、１２ｂが消去状態（「１１」に相当）であるとき上記第２中間値１０５よりも大きい最大値１０６をとるようになっている。
【００５１】
逆に、右向きの電流経路が設定されているときは、上記メモリセルを流れる電流は、両方のメモリ機能体１２ａ、１２ｂが共にプログラム状態（「００」に相当）であるとき最小値１０３をとり、電流の向きに応じた右側のメモリ機能体１２ｂがプログラム状態で左側のメモリ機能体１２ａが消去状態（「０１」に相当）であるとき上記最小値１０３よりも大きい第１中間値１０４をとり、右側のメモリ機能体１２ｂ１２ａが消去状態で左側のメモリ機能体１２ａがプログラム状態（「１０」に相当）であるとき上記第１中間値１０４よりも大きい第２中間値１０５をとり、上記両方のメモリ機能体１２ａ、１２ｂが消去状態（「１１」に相当）であるとき上記第２中間値１０５よりも大きい最大値１０６をとるようになっている。
【００５２】
特に、メモリ素子となるトランジスタの線形領域におけるドレイン電流を読出電流とする場合は、読み出す側のメモリ機能体と反対側のメモリ機能体の記憶状態によって、読出電流が影響を受ける。
【００５３】
図７中に示すように第１中間値１０４の分布と第２中間値１０５の分布との間に重なりが無ければ、その分布同士の隙間にリファレンスとなる電流レベル１０１を設定する。そして、メモリセルの読出電流とリファレンス電流レベル１０１との大小を比較することによって、読み出すべきメモリ機能体に記憶された情報を読み出す。
【００５４】
しかしながら、半導体記憶装置に含まれるメモリセル全体で見た場合、図６に示すように、メモリセルの特性ばらつきのせいで、第１中間値９４の分布と第２中間値の分布とが互いに一部重なっていて、１つのリファレンス電流レベルを用いるだけでは、判定回路において各メモリ機能体１２ａ、１２ｂの記憶状態を正確に判定するための十分な電流マージンがない場合がある。そこで、この発明では、複数のメモリセルに関して共通に、最小値９３よりも大きくかつ第２中間値９５よりも小さい第１のリファレンス電流レベル９１と、第１中間値９４よりも大きくかつ最大値９６よりも小さい第２のリファレンス電流レベル９２とを定める。第１のリファレンス電流レベル９１は、最小値９３の分布と第２中間値９５の分布との間にマージンをもって設定できる。また、第２のリファレンス電流レベル９２は、第１中間値９１の分布と最大値９６の分布との間にマージンをもって設定できる。そして、左向き又は右向きの電流経路が設定されているとき、メモリセルに流れる電流と第１、第２のリファレンス電流レベル９１，９２とをそれぞれ比較する。これにより、両方のメモリ機能体１２ａ、１２ｂがプログラム状態であるとき、または両方のメモリ機能体１２ａ、１２ｂが消去状態であるときは、そのことを正確に判定できる。また、いずれか一方のメモリ機能体がプログラム状態で他方のメモリ機能体が消去状態であるときは、後述するように、そのことを第１の蓄積部に蓄えた電荷量と第２の蓄積部に蓄えた電荷量とを比較した結果に基づいて判定する。
【００５５】
図２Ａは本発明の半導体記憶装置に含まれる別のメモリセルの断面構造を例示している。半導体層としての半導体基板２０の表面にチャネル領域をなすＰ型ウェル領域２５が形成されている。このメモリセルは、Ｐ型ウェル領域２５上に複合ゲート絶縁膜２８を介して形成されたゲート電極２１を備えている。Ｐ型ウェル領域２５のうちゲート電極２１の両側に相当する領域に、それぞれソース領域又はドレイン領域として機能する一対のＮ型の拡散領域２６ａ及び２６ｂが形成されている。ゲート絶縁膜２８は、第１の絶縁膜２２、第２の絶縁膜２３、第３の絶縁膜２４の積層からなっている。第１の絶縁膜２２と第３の絶縁膜２４との間に挟まれた第２の絶縁膜２３は、各拡散領域２６ａ、２６ｂに対応する端部にそれぞれ電荷または分極を保持する機能を有する一対の記憶領域２７ａ及び２７ｂを記憶部として備えている。この第２の絶縁膜２３としては、電荷を保持する機能を有し、かつ、記憶領域２７ａ及び２７ｂ間の干渉がほとんど起こらない膜として、シリコン窒化膜などを用いることができる。なお、第２の絶縁膜２３は、上記構成に拘るものではなく、電荷または分極を保持する機能を有し、かつ、両端の記憶領域２７ａ及び２７ｂ間の干渉がほとんど起こらない膜により形成されていればよい。
【００５６】
次に、図２Ａに示すメモリセルのプログラム動作について説明する。
【００５７】
記憶領域２７ｂに電子を注入してプログラムするためには、Ｎ型の拡散領域２６ａをソース領域、Ｎ型の拡散領域２６ｂをドレイン領域として扱う。例えば、拡散領域２６ａ及びＰ型ウェル領域２５に０Ｖ、拡散領域２６ｂに＋４．５Ｖ、ゲート電極２１に＋９Ｖを印加する。
【００５８】
このような電圧条件によれば、Ｐ型ウェル領域２５内に形成されたチャネル領域の拡散領域との境界領域において、ホットエレクトロンが発生し、このホットエレクトロンが記憶領域２７ｂに注入されることにより書き込みが行なわれる。なお、記憶領域２７ａ近傍では、ホットエレクトロンが発生しないため、書き込みは行なわれない。
【００５９】
一方、記憶領域２７ａに電子を注入してプログラムするためには、拡散領域２６ｂをソース領域、拡散領域２６ａをドレイン領域として扱う。例えば、拡散領域２６ｂ及びＰ型ウェル領域２５に０Ｖ、拡散領域２６ａに＋４．５Ｖ、ゲート電極２１に＋９Ｖを印加する。
【００６０】
このように、記憶領域２７ｂに電子を注入する場合に対して拡散領域（ソース／ドレイン領域）２６ａ、２６ｂに対する印加電圧を入れ替えることにより、記憶領域２７ａに電子を注入して、プログラムを行なうことができる。
【００６１】
次に、消去動作について説明する。
【００６２】
記憶領域２７ａに記憶された情報を消去するためには、拡散領域２７ａに正電圧（例えば、＋５．５Ｖ）、Ｐ型ウェル領域２５に０Ｖを印加して、拡散領域２６ａとＰ型ウェル領域２５とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極２１に負電圧（例えば、−８Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極２１付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域２５側にホットホールが発生する。このホットホールが負の電位をもつゲート電極２１方向に引きこまれ、その結果、記憶領域２７ａにホール注入が行なわれる。このようにして、記憶領域２７ａの消去が行なわれる。このとき拡散領域２７ｂには０Ｖを印加すればよい。
【００６３】
記憶領域２７ｂに記憶された情報を消去する場合は、上記において拡散領域２６ａと拡散領域２６ｂとの電位を入れ替えればよい。
【００６４】
上述のようにして記憶された情報を読み出す方法について、次に説明する。
【００６５】
記憶領域２７ａに記憶された情報を読み出す場合は、拡散領域２６ａをソース領域、拡散領域２６ｂをドレイン領域として扱う。例えば、拡散領域２６ａ及びＰ型ウェル領域２５に０Ｖ、拡散領域２６ｂに＋１．２Ｖ、ゲート電極２１に＋３．５Ｖを印加する。この際、記憶領域２７ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１の記憶領域２７ａに電子が蓄積している場合は、記憶領域２７ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、記憶領域２７ａの記憶情報を読み出すことができる。
【００６６】
記憶領域２７ｂに記憶された情報を読み出す場合、拡散領域２６ｂをソース領域、拡散領域２６ａをドレイン領域として扱う。例えば、拡散領域２６ｂ及びＰ型ウェル領域２５に０Ｖ、拡散領域２６ａに＋１．２Ｖ、ゲート電極２１に＋３．５Ｖを印加すればよい。
【００６７】
このように、記憶領域２７ａに記憶された情報を読み出す場合に対して拡散領域（ソース／ドレイン領域）２６ａ、２６ｂに対する印加電圧を入れ替えることにより、記憶領域２７ｂに記憶された情報の読み出しを行なうことができる。
【００６８】
上述のように、一対の拡散領域２６ａ、２６ｂに対する印加電圧を入れ替えることによって１つのメモリセル当り２ビットの記憶及び読み出しが可能である。
【００６９】
図２Ａに示すメモリセルは、記憶領域２７ａ及び２７ｂがチャネル領域をなすＰ型ウェル領域２５のすぐ上に形成されているため、記憶領域２７ａ及び２７ｂに蓄えられた電荷の多寡よる電流差が大きく、かつ、書き込み・消去の速度も速い。また、記憶領域２７ａ及び２７ｂが形成される絶縁膜２３の形状がシンプルであり、記憶領域が形成される絶縁膜の製造ばらつきに起因する素子特性のばらつきも少ない。
【００７０】
なお、図２Ａに示すメモリセルを表すために、図２Ｂに示す回路記号を用いることができる。
【００７１】
図２Ａに示すメモリセルにおける記憶領域の記憶状態と電流レベルとの関係については、図１Ａの場合と全く同様に、図７、図６により説明することができる。
【００７２】
なお、上述の図１Ａ、図２Ａに示すメモリセルのプログラム・消去・読み出しの各動作時に各端子に印加する電圧については、上述の値に拘るものではなく、これ以上でも構わないし、これ以下でも構わない。
【００７３】
（第１実施形態）
図３は本発明の一実施形態の半導体記憶装置の回路構成を示している。なお、この半導体記憶装置のメモリセルは、図１Ａに示した構造を有するものであり、図３中には図１Ｂに示した回路記号を用いて表されている。
【００７４】
メモリセルとしては、図１Ａに示すメモリセルに拘らず、図２Ａに示すメモリセルを用いてもよい。図１Ａにメモリセルと図２Ａに示すメモリセルとは、書き込み・消去・読み出しの方法が類似しており、ゲート電極１１を２１、拡散領域１５ａを２６ａ、拡散領域１５ｂを２６ｂにそれぞれ置換え、各動作時に印加する電圧を最適化することによって、図１Ａに示すメモリセルを図２Ａに示すメモリセルに容易に置き換えることが可能となる。
【００７５】
さて、図３に示す半導体記憶装置は、概略、メモリセルアレイを構成するメモリセル３９ａ〜３９ｄと、Ｎチャネル型ＭＯＳトランジスタからなるカラムセレクタ３８ａ〜３８ｅと、Ｎチャネル型ＭＯＳトランジスタからなるセレクタ３５ａ〜３５ｄと、キャパシタからなる蓄積部３３ａ、３３ｃと、比較器からなる判定回路３２ａ〜３２ｃとを備えている。
【００７６】
このメモリセルアレイでは、図１Ａに示したメモリセルが行列状に配列されているが、簡単のため、電気的に直列接続された１行のメモリセル３９ａ〜３９ｄのみを図示している。これらのメモリセルのゲート電極は、行毎に、行方向に延びるワード線４０に接続されている。メモリセル間の接続部分はそれぞれ対応する拡散領域１５ａ、１５ｂ（図１Ａ参照）同士の接続部分である。これらのメモリセル間の接続部分にそれぞれ列方向に延びるビット線４１ａ〜４１ｅが接続されている。また、これらのビット線４１ａ〜４１ｅにカラムセレクタ３８ａ〜３８ｅを介してグローバルビット線４２が接続されている。上記ビット線４１ａ〜４１ｅ、カラムセレクタ３８ａ〜３８ｅ、グローバルビット線４２、およびこれらにバイアスを印加する図示しないバイアス印加部が、各メモリセルに左向き又は右向きの電流経路を設定する電流経路設定部を構成している。
【００７７】
第１の判定回路３２ａは、グローバルビット線４２に接続された第１の入力端子と、第１のリファレンス電流レベル９１が与えられる第２の入力端子３４ａとを有する。
【００７８】
第２の判定回路３２ｃは、グローバルビット線４２に接続された第１の入力端子と、第２のリファレンス電流レベル９２が与えられる第２の入力端子３４ｃとを有する。
【００７９】
第１の蓄積部３３ａは、第１のセレクタ３５ａを介してグローバルビット線４２に接続されている。
【００８０】
第２の蓄積部３３ｃは、第２のセレクタ３５ａを介してグローバルビット線４２に接続されている。
【００８１】
第３の判定回路３２ｂは、第１の蓄積部３３ａに第３のセレクタ３５ｂを介して接続された第１の入力端子と、第２の蓄積部３３ｃに第４のセレクタ３５ｃを介して接続された第２の入力端子とを有する。
【００８２】
一例として、メモリセル３９ｂの一対のメモリ機能体３９ｂ１，３９ｂ２に記憶された情報を読み出す方法について、以下に説明する。
【００８３】
なお、これ以降、図３中で各メモリセルに対して右向きの電流経路を設定して、そのメモリセルが右側に有するメモリ機能体の記憶情報に主に対応した電流を読み出すステップを「右向き電流経路での読み出し」と呼ぶ。また、図３中で各メモリセルに対して左向きの電流経路を設定してそのメモリセルが左側に有するメモリ機能体の記憶情報に主に対応した電流を読み出すステップを「左向き電流経路での読み出し」と呼ぶ。
【００８４】
まず、左向き電流経路での読み出しを行う。具体的には、ワード線４０に３Ｖを印加し、かつ、ビット線４１ａ及び４１ｂを接地し、ビット線４１ｃ、４１ｄ及び４１ｅに１Ｖを印加する。このとき、メモリセル３９ｂの左側のメモリ機能体３９ｂ１に蓄えられた電荷に主に対応する読出電流がビット線４１ｃより流れ、その電流量に応じてビット線４１ｃの電位も変化する。
【００８５】
一方、制御線３７ｃに電圧を印加してカラムセレクタ３８ｃをオン状態とし、それ以外のカラムセレクタ３８ａ、３８ｂ、３８ｄ、３８ｅをオフ状態とすることによって、ビット線４１ｃとグローバルビット線４２とを電気的に接続する。
【００８６】
判定回路３２ａ、３２ｃにおいて、グローバルビット線４２に伝えられたメモリセルの読出電流と第１、第２のリファレンス電流レベル９１，９２との大小がそれぞれ比較される。この比較結果がそれぞれ出力端子３１ａ、３１ｃに出力される。
【００８７】
一方、これと並行するか、もしくは、上記判定回路３２ａ、３２ｃからの出力結果を得た後、セレクタ３５ａをオン状態とすることによって、グローバルビット線４２の状態に対応した電荷が蓄積部３３ａに蓄積される。
【００８８】
次に、右向き電流経路での読み出しを行う。具体的には、ビット線４１ａ及び４１ｂに１Ｖを印加し、ビット線４１ｃ、４１ｄ及び４１ｅを接地する。このとき、メモリセル３９ｂの右側のメモリ機能体３９ｂ２に蓄えられた電荷に主に対応する読出電流がビット線４１ｂより流れ、その電流量に応じてビット線４１ｂの電位も変化する。
【００８９】
一方、制御線３７ｂに電圧を印加してカラムセレクタ３８ｂをオン状態とし、それ以外のカラムセレクタ３８ａ、３８ｃ、３８ｄ、３８ｅをオフ状態とすることによって、ビット線４１ｂとグローバルビット線４２とを電気的に接続する。
【００９０】
判定回路３２ａ、３２ｃにおいて、グローバルビット線４２に伝えられたメモリセルの読出電流と第１、第２のリファレンス電流レベル９１，９２との大小がそれぞれ比較される。この比較結果がそれぞれ出力端子３１ａ、３１ｃに出力される。この点は、左側のメモリ機能体３９ｂ１に記憶された情報を読み出す場合と同様である。
【００９１】
一方、これと並行するか、もしくは、上記判定回路３２ａ、３２ｃからの出力結果を得た後、セレクタ３５ｄをオン状態とすることによって、グローバルビット線４２の電圧に対応した電荷が蓄積部３３ｂに蓄積される。
【００９２】
次に、セレクタ３５ａ及び３５ｄをオフ状態、セレクタ３５ｂ及び３５ｃをオン状態とする。これにより、判定回路３２ｂにおいて、蓄積部３３ａに蓄えられている電荷量と蓄積部３３ｂに蓄えられている電荷量との多少が比較され、その結果が出力端子３１ｂより出力される。
【００９３】
上述のようにして得られた出力３１ａ、３１ｂ、３１ｃとメモリセル３９ｂのメモリ機能体３９ｂ１、３９ｂ２に記憶されたデータとの対応を表１に示す。
【表１】
0004523531.tif 000002
【００９４】
ここで、表１中の記号「＊」は、その記号が付された部分の出力結果に依存せずデータが確定することを示す。
【００９５】
なお、判定回路３２ａ、３２ｃにおいては、メモリセルの読出電流が第１、第２のリファレンス電流レベル９１，９２よりも大きい場合に「１」が出力され、メモリセルの読出電流が第１、第２のリファレンス電流レベル９１，９２よりも小さい場合に「０」が出力されることとする。
【００９６】
また、判定回路３１ｂにおいて、蓄積部３３ａに蓄えられた電荷量が蓄積部３３ｂに蓄えられた電荷量よりも少ない場合に「１」が出力され、逆に、蓄積部３３ａに蓄えられた電荷量が蓄積部３３ｂに蓄えられた電荷量よりも多い場合に「０」が出力されることとする。
【００９７】
まず、左向き電流経路での読み出し（主にメモリ機能体３９ｂ１の読み出し）において、出力３１ａ、出力３１ｃが共に「０」である場合、メモリセル３９ｂの記憶状態は、図６中の「００」または「０１」の状態にある。
【００９８】
このため、右向き電流経路での読み出し（主にメモリ機能体３９ｂ２の読み出し）において、出力３１ａ、出力３１ｂが共に「０」である場合は、メモリ機能体３９ｂ１及びメモリ機能体３９ｂ２の「０」が確定し、出力３１ａが「１」であり、出力３１ｃが「０」もしくは「１」である場合には、メモリ機能体３９ｂ１の「０」及びメモリ機能体３９ｂ２の「１」が確定する。
【００９９】
次に、左向き電流経路での読み出し（主にメモリ機能体３９ｂ１の読み出し）において、出力３１ａ、出力３１ｂが共に「１」である場合、メモリセル３９ｂの記憶状態は、図６中の「１０」または「１１」の状態にある。
【０１００】
このため、右向き電流経路での読み出し（主にメモリ機能体３９ｂ２の読み出し）において、出力３１ａ、出力３１ｂが共に「１」である場合は、メモリ機能体３９ｂ１及びメモリ機能体３９ｂ２の「１」が確定し、出力３１ａが「１」もしくは「０」であり、出力３１ｃが「０」である場合には、メモリ機能体３９ｂ１の「１」及びメモリ機能体３９ｂ２の「０」が確定する。
【０１０１】
さらに、左向き電流経路での読み出し（主にメモリ機能体３９ｂ１の読み出し）において、出力３１ａが「０」であり、かつ、出力３１ｃが「１」である場合、メモリ機能体３９ｂ１とメモリ機能体３９ｂ２との何れか一方が「０」であり、他方が「１」である。
【０１０２】
このため、右向き電流経路での読み出し（主にメモリ機能体３９ｂ２の読み出し）において、出力３１ａ、出力３１ｃが共に「０」である場合は、メモリ機能体３９ｂ１の「０」及びメモリ機能体３９ｂ２の「１」が確定し、出力３１ａ、出力３１ｃが共に「１」である場合は、メモリ機能体３９ｂ１の「１」及びメモリ機能体３９ｂ２の「０」が確定する。
【０１０３】
ただし、右向き電流経路での読み出し（主にメモリ機能体３９ｂ２の読み出し）において、出力３１ａが「０」であり、出力３１ｃが「１」である場合は、出力３１ａ、出力３１ｃの結果のみからデータを確定することはできない。
【０１０４】
この場合、出力３１ｂを参照する。そして、出力３１ｂが「０」である場合は、メモリ機能体３９ｂ１の「０」及びメモリ機能体３９ｂ２の「１」が確定し、出力３１ｂが「１」である場合は、メモリ機能体３９ｂ１の「１」及びメモリ機能体３９ｂ２の「０」が確定する。
【０１０５】
なお、左向き電流経路での読み出し（主にメモリ機能体３９ｂ１の読み出し）及び右向き電流経路での読み出し（主にメモリ機能体３９ｂ２の読み出し）のいずれの読み出しにおいても、出力３１ａが「０」であり、かつ、出力３１ｂが「１」であることは原理的にあり得ない為、仮にいずれかの出力が行われた場合は、読み出しエラー信号（「Ｆａｉｌ」信号）が出力される。
【０１０６】
上述の通り、従来の読出方法では、メモリセルアレイを構成する多数のメモリセルを１つの固定したリファレンスで判定しており、図７中に示すような「０１」の電流分布１０４と「１０」の電流分布１０５との間に十分な電流差を有するメモリセルアレイを読み出す際は、正確に読み出しを行うことができるが、図６中に示すように「０１」の電流分布９４と「１０」の電流分布９５とが十分に離れていない（電流差が無い）場合は、読み出しを正確に行うことが不可能であった。これに対して本発明では、図６中に示すように、「０１」の電流分布９４と「１１」の電流分布９６との間に第１のリファレンス電流レベル９１を設定し、「１０」の電流分布９５と「１１」の電流分布９６との間に第２のリファレンス電流レベル９２を設定して、判定を行っている。したがって、「００」の電流分布９３と「１０」の電流分布９５とが判定回路にて判定可能な程度に離れており、かつ、「０１」の電流分布９４と「１１」の電流分布９６とが判定回路にて判定可能な程度に離れている限り、原理的に、メモリセルに記憶された情報を正確に読み出すことが可能である。
【０１０７】
このため、図６に示すように「０１」の電流分布９４と「１０」の電流分布９５とが十分に離れていないメモリセルアレイのメモリセルを読み出す際も、正確にデータを読み出すことができる。つまり、メモリセルアレイを構成するメモリセル間の特性のばらつきに対して強い、より信頼性の高い読み出しを実現することができる。
【０１０８】
なお、本実施形態の読出方法によれば、読み出し動作を開始してからデータを確定してメモリセルの読み出し動作を完了するまでにメモリセルのチャネル領域の両側の拡散領域に接続されたビット線を共に充放電する必要があるため、従来の読出方法と比較して長いアクセス時間を要する。しかしながら、一度の読出動作で２ビットの情報を読み出すことが可能であるため、連続して多ビットのデータを読み出す場合は、従来の読出方法と比較しても大きくアクセス時間が増大することはない。しかも、前述の通り、メモリセル間の素子特性のばらつきが大きく、従来の読出方法では読み出しが不可能な場合であっても、本実施形態の読出方法によれば、正確にメモリセルのメモリ機能体に記憶された情報を読み出すことが可能となり、より信頼性の高い安定した読出動作を行うことが可能となる。
【０１０９】
（第２実施形態）
図４は本発明の別の実施形態の半導体記憶装置の回路構成を示している。
【０１１０】
この半導体記憶装置は、概略、図３に示した半導体記憶装置の３つの判定回路３２ａ〜３２ｃに代えて、共通の１つの判定回路５２を備えた点に特徴がある。なお、図４中の構成要素の符号は、図３中の対応する構成要素の符号に２０を加えたものとし、重複する説明を省略する。
【０１１１】
この半導体記憶装置では、判定回路５２は、グローバルビット線６２にそれぞれ第１、第２のセレクタ５５ａ，５５ｂを介して接続された第１、第２の入力端子６３ａ，６３ｂを有している。
【０１１２】
判定回路５２の第１の入力端子６３ａに第３のセレクタ５５ｃを介して第１の蓄積部５３ａが接続され、判定回路５２の第２の入力端子６３ｂに第４のセレクタ５５ｆを介して第２の蓄積部５３ｂが接続されている。
【０１１３】
また、判定回路５２の第１、第２の入力端子６３ａ，６３ｂにそれぞれ第５、第６のセレクタ５５ｂ，５５ｅを介してリファレンス入力線５４ａ，５４ｂが接続されている。この例では、リファレンス入力線５４ａは、図６中の第１のリファレンス電流レベル９１と第２のリファレンス電流レベル９２との２種類のレベルが切り替えて与えられるようになっている。同様に、リファレンス入力線５４ｂは、図６中の第１のリファレンス電流レベル９１と第２のリファレンス電流レベル９２との２種類のレベルが切り替えて与えられるようになっている。
【０１１４】
一例として、メモリセル５９ｂのメモリ機能体５９ｂ１、５９ｂ２に記憶された情報を読み出す方法について、以下に説明する。
【０１１５】
まず、左向き電流経路での読み出しを行う。具体的には、ワード線６０に３Ｖを印加し、ビット線６１ａ及び６１ｂを接地し、６１ｃ、６１ｄ及び６１ｅに１Ｖを印加する。このとき、メモリセル５９ｂの左側のメモリ機能体５９ｂ１に蓄えられた電荷に主に対応する読出電流がビット線６１ｃより流れ、その電流量に応じてビット線６１ｃの電位も変化する。
【０１１６】
一方、制御線５７ｃに電圧を印加してカラムセレクタ５８ｃをオン状態とし、それ以外のカラムセレクタ５８ａ、５８ｂ、５８ｄ、５８ｅをオフ状態とすることによって、ビット線６１ｃとグローバルビット線６２とを電気的に接続する。
【０１１７】
また、さらに、セレクタ５５ａをオン状態、セレクタ５５ｄをオフ状態とすることによって、メモリセル５９ｂから判定回路５２の入力端子６３ａに至る電流経路を設定する。
【０１１８】
また、一方で、セレクタ５５ｅをオン状態とすることによって、リファレンス入力線５４ｂが判定回路５２の入力端子６３ｂに接続される。
【０１１９】
これにより、判定回路５２において、グローバルビット線６２に伝えられたメモリセルの読出電流とリファレンス入力線５４ｂに与えられた第１、第２のリファレンス電流レベル９１，９２との大小がそれぞれ比較される。
【０１２０】
一方、これと並行するか、もしくは、上記判定回路５２からの出力結果を得た後、セレクタ５５ｃをオン状態とすることによって、グローバルビット線６２の状態に対応した電荷が蓄積部５３ａに蓄積される。
【０１２１】
次に、右向き電流経路での読み出しを行う。具体的には、ビット線６１ａ及び６１ｂに１Ｖを印加し、ビット線６１ｃ、６１ｄ及び６１ｅを接地する。このとき、メモリセル５９ｂの右側のメモリ機能体５９ｂ２に蓄えられた電荷に主に対応する読出電流がビット線６１ｂより流れ、その電流量に応じてビット線６１ｂの電位も変化する。
【０１２２】
一方、制御線５７ｂに電圧を印加してカラムセレクタ５８ｂをオン状態とし、それ以外のカラムセレクタ５８ａ、５８ｃ、５８ｄ、５８ｅをオフ状態とすることによって、ビット線６１ｂとグローバルビット線６２とを電気的に接続する。
【０１２３】
さらに、セレクタ５５ｄをオン状態、セレクタ５５ａをオフ状態とすることによって、メモリセル５９ｂから判定回路５２の入力端子６３ｂに至る電流経路を設定する。
【０１２４】
また、一方で、セレクタ５５ｂをオン状態とすることによって、リファレンス入力線５４ａが判定回路５２の入力端子６３ａに接続される。
【０１２５】
これにより、判定回路５２において、グローバルビット線６２に伝えられたメモリセルの読出電流とリファレンス入力線５４ａに与えられた第１、第２のリファレンス電流レベル９１，９２との大小が比較される。
【０１２６】
一方、これと並行するか、もしくは、上記判定回路５２からの出力結果を得た後、セレクタ５５ｆをオン状態、セレクタ５５ｃをオフ状態とすることによって、蓄積部５３ｂにグローバルビット線６２の状態に対応した電荷を蓄積する。
【０１２７】
さらに、この後、セレクタ５５ｃ及び５５ｆをオン状態、セレクタ５５ａ、５５ｂ、５５ｄ、５５ｅをオフ状態とする。これにより、判定回路５２において、蓄積部５３ａに蓄えられた電荷量と蓄積部５３ｂに蓄えられた電荷量と多少が比較され、その結果が出力端子５１より出力される。
【０１２８】
上述のようにして得られた出力５１とメモリセル３９ｂのメモリ機能体３９ｂ１、３９ｂ２に記憶されたデータとの対応を表２に示す。
【表２】
0004523531.tif 000003
【０１２９】
ここで、表１中の「５１−Ｉ」はメモリセル５９ｂの読出電流と第１のリファレンス電流レベル９１との比較結果、「５１−II」はメモリセル５９ｂの読出電流と第２のリファレンス電流レベル９２との比較結果、「５１−III」は蓄積部５３ａに蓄えられた電荷量と５３ｂに蓄えられた電荷量との比較結果、をそれぞれ示す。「＊」は、その記号が付された部分の出力結果に依存せずデータが確定することを示す。
【０１３０】
なお、判定回路５２では、メモリセルの読出電流が第１、第２のリファレンス電流レベル９１，９２よりも大きい場合に「１」が出力され、メモリセルの読出電流が第１、第２のリファレンス電流レベル９１，９２よりも小さい場合に「０」が出力されることとする。
【０１３１】
また、判定回路５２において、蓄積部５３ａに蓄えられた電荷量が蓄積部５３ｂに蓄えられた電荷量よりも少ない場合に「１」が出力され、３３ａに蓄えられた電荷量が３３ｂに蓄えられた電荷量よりも多い場合に「０」が出力されることとする。
【０１３２】
まず、左向き電流経路での読み出し（主にメモリ機能体５９ｂ１の読み出し）において、リファレンス５４ｂに入力された第１のリファレンス電流レベル９１との比較結果、第２のリファレンス電流レベル９２との比較結果が共に「０」である場合、メモリセル５９ｂの記憶状態は、図６中の「００」または「０１」の状態にある。このため、右向き電流経路での読み出し（主にメモリ機能体５９ｂ２の読み出し）において、リファレンス入力線５４ｂに与えられた第１のリファレンス電流レベル９１との比較結果、第２のリファレンス電流レベル９２との比較結果が共に「１」である場合は、メモリ機能体５９ｂ１及びメモリ機能体５９ｂ２の「０」が確定し、第１のリファレンス電流レベル９１との比較結果が「１」であり、第２のリファレンス電流レベル９２との比較結果が「０」もしくは「１」である場合には、メモリ機能体５９ｂ１の「０」及びメモリ機能体５９ｂ２の「１」が確定する。
【０１３３】
次に、左向き電流経路での読み出し（主にメモリ機能体５９ｂ１の読み出し）において、第１のリファレンス電流レベル９１との比較結果、第２のリファレンス電流レベル９２との比較結果が共に「１」である場合、メモリセル５９ｂの記憶状態は、図６中の「１０」または「１１」の状態にある。このため、右向き電流経路での読み出し（主にメモリ機能体５９ｂ２の読み出し）において、第１のリファレンス電流レベル９１との比較結果、第２のリファレンス電流レベル９２との比較結果が共に「０」である場合は、メモリ機能体５９ｂ１及びメモリ機能体５９ｂ２の「１」が確定し、第１のリファレンス電流レベル９１との比較結果が「０」もしくは「１」であり、第２のリファレンス電流レベル９２との比較結果が「１」である場合には、メモリ機能体５９ｂ１の「１」及びメモリ機能体５９ｂ２の「０」が確定する。
【０１３４】
さらに、左向き電流経路での読み出し（主にメモリ機能体５９ｂ１の読み出し）において、第１のリファレンス電流レベル９１との比較結果が「１」であり、かつ、第２のリファレンス電流レベル９２との比較結果が「１」である場合、メモリセル５９ｂの記憶状態は、図６中の「０１」または「１０」の状態にある。
【０１３５】
このため、右向き電流経路での読み出し（主にメモリ機能体５９ｂ２の読み出し）において、第１のリファレンス電流レベル９１との比較結果、第２のリファレンス電流レベル９２との比較結果が共に「１」である場合は、メモリ機能体５９ｂ１の「０」及びメモリ機能体５９ｂ２の「１」が確定し、第１のリファレンス電流レベル９１との比較結果、第２のリファレンス電流レベル９２との比較結果が共に「０」である場合は、メモリ機能体５９ｂ１の「１」及びメモリ機能体５９ｂ２の「０」が確定する。
【０１３６】
ただし、右向き電流経路での読み出し（主にメモリ機能体５９ｂ２の読み出し）において、第１のリファレンス電流レベル９１との比較結果が「０」であり、かつ、第２のリファレンス電流レベル９２との比較結果が「１」である場合は、これらの第１、第２のリファレンス電流レベル９１，９２との比較結果のみからデータを読み出すことはできない。
【０１３７】
この場合、蓄積部５３ａに蓄積された電荷量と蓄積部５３ｂに蓄積された電荷量とが比較される。そして、判定回路５２の出力が「０」である場合は、メモリ機能体５９ｂ１の「０」及びメモリ機能体５９ｂ２の「１」が確定し、判定回路５２出力が「１」である場合はメモリ機能体５９ｂ１の「１」及びメモリ機能体５９ｂ２の「０」が確定する。
【０１３８】
なお、左向き電流経路での読み出し（主にメモリ機能体５９ｂ１の読み出し）において、第１のリファレンス電流レベル９１との比較結果が「０」であり、第２のリファレンス電流レベル９２との比較結果が「１」であること、及び、右向き電流経路での読み出し（主にメモリ機能体５９ｂ２の読み出し）において、第１のリファレンス電流レベル９１との比較結果が「１」であり、第２のリファレンス電流レベル９２との比較結果が「０」であることは原理的にあり得ない。このため、そのような比較結果が仮に出力された場合は、読み出しエラー信号（「Ｆａｉｌ」信号）を出力する。
【０１３９】
図４に示す半導体記憶装置は、図３に示す半導体記憶装置と比較して、読み出しのために長いアクセス時間を要するものの、半導体記憶装置において判定回路の占める面積を削減することができるため、半導体記憶装置の面積を削減することが可能となる。
【０１４０】
（第３実施形態）
図５は本発明のさらに別の実施形態の半導体記憶装置の回路構成を示している。なお、図５中の構成要素の符号は、図４中の対応する構成要素の符号にさらに２０を加えたものとし、重複する説明を省略する。
【０１４１】
図４に示した半導体記憶装置では、メモリセルからの読出電流とリファレンス電流レベル９１，９２との大小比較と、２つの蓄積部５３ａ、５３ｂに蓄えられた電荷量同士の比較とを、共通の１つの判定回路５２で行っている。しかしながら、それら２つの比較では、比較する対象の性質が異なる。また、メモリセルからの読出電流とリファレンス電流レベル９１，９２との大小比較では一方の入力レベルが固定されているのに対し、２つの蓄積部５３ａ、５３ｂに蓄えられた電荷量同士の比較では、両方の入力が変化する。このように、メモリセルからの読出電流とリファレンス電流レベル９１，９２との大小比較と、２つの蓄積部５３ａ、５３ｂに蓄えられた電荷量同士の比較とでは、最も敏感なセンス感度が必要とされる領域が大きく異なり、不具合が生じる可能性がある。
【０１４２】
そこで、図５に示す半導体記憶装置は、メモリセルの読出電流とリファレンス電流レベル９１，９２との大小を比較するための判定回路７２ｂと、２つの蓄積部７３ａ、７３ｂに蓄えられた電荷量同士を比較するための判定回路７２ａとを分けて別に設けることを特徴としている。言い換えれば、判定回路７２ｂは、図３中の第１及び第２の判定回路３２ａ、３２ｃを共通の１つの判定回路として構成したものに相当し、判定回路７２ａは図３中の第３の判定回路３２ｂに相当する。
【０１４３】
図５中に示すように、判定回路７２ｂは、グローバルビット線８２に接続された第１の入力端子と、第１又は第２のリファレンス電流レベル９１，９２が切り替えて与えられる第２の入力端子７４とを有する。
【０１４４】
判定回路７２ｂは、グローバルビット線８２にそれぞれ第１、第２のセレクタ７５ａ，７５ｂを介して接続された第１、第２の入力端子８３ａ，８３ｂを有する。
【０１４５】
判定回路７２ｂの第１の入力端子８３ａに第３のセレクタ７５ｂを介して第１の蓄積部７３ａが接続され、
判定回路７２ｂの第２の入力端子８３ｂに第４のセレクタ７５ｄを介して第２の蓄積部７３ｂが接続されている。
【０１４６】
一例として、メモリセル７９ｂのメモリ機能体７９ｂ１、７９ｂ２に記憶された情報を読み出す方法について、以下に説明する。
【０１４７】
まず、左向き電流経路での読み出しを行う。具体的には、ワード線８０に３Ｖを印加し、ビット線８１ａ及び８１ｂを接地し、ビット線８１ｃ、８１ｄ及び８１ｅに１Ｖを印加する。このとき、メモリセル７９ｂの左側のメモリ機能体７９ｂ１に蓄えられた電荷に主に対応する読出電流がビット線８１ｃより流れ、その電流量に応じてビット線８１ｃの電位も変化する。
【０１４８】
一方、制御線７７ｃに電圧を印加してカラムセレクタ７８ｃをオン状態とし、それ以外のカラムセレクタ７８ａ、７８ｂ、７８ｄ、７８ｅをオフ状態とすることによって、ビット線８１ｃとグローバルビット線８２とを電気的に接続する。
【０１４９】
その後、判定回路７２ｂにおいて、グローバルビット線８２に伝えられたメモリセルの読出電流とリファレンス入力端子７４に与えられた第１、第２のリファレンス電流レベル９１，９２との大小がそれぞれ比較される。これにより、判定回路７２ｂの出力７１ｂが得られる。
【０１５０】
さらに、これと並行するか、もしくは、上記判定回路７１ｂからの出力結果を得た後、セレクタ７５ａ及び７５ｂをオン状態、セレクタ７５ｃ及び７５ｄをオフ状態とすることによって、グローバルビット線８２の状態に対応した電荷が蓄積部７３ａに蓄積される。
【０１５１】
次に、右向き電流経路での読み出しを行う。具体的には、ワード線８０に３Ｖを印加したまま、ビット線８１ａ及び８１ｂに１Ｖを印加し、ビット線８１ｃ、８１ｄ及び８１ｅを接地する。このとき、メモリセル７９ｂの右側のメモリ機能体７９ｂ２に蓄えられた電荷に主に対応する読出電流がビット線８１ｂより流れ、その電流量に応じてビット線８１ｂの電位も変化する。
【０１５２】
一方、制御線７７ｂに電圧を印加してカラムセレクタ７８ｂをオン状態とし、それ以外のカラムセレクタ７８ａ、７８ｃ、７８ｄ、７８ｅをオフ状態とすることによって、ビット線８１ｂとグローバルビット線８２とを電気的に接続する。
【０１５３】
その後、判定回路７２ｂにおいて、グローバルビット線８２に伝えられたメモリセルの読出電流とリファレンス入力端子７４に与えられた第１、第２のリファレンス電流レベル９１，９２との大小がそれぞれ比較される。これにより、判定回路７２ｂの出力７１ｂが得られる。
【０１５４】
さらに、これと並行するか、もしくは、上記判定回路７２ｂからの出力結果を得た後、セレクタ７５ｃ及び７５ｄをオン状態、セレクタ７５ａ及び７５ｂをオフ状態とすることによって、グローバルビット線８２の状態に対応した電荷が蓄積部７３ｂに蓄積される。
【０１５５】
さらに、この後、セレクタ７５ａ及び７５ｃをオフ状態、セレクタ５５ｂ及び５５ｄをオン状態とし、判定回路７２ａにおいて、蓄積部７３ａに蓄えられた電荷量と蓄積部７３ｂに蓄えられた電荷量との多少が比較され、その結果が出力端子７１ａより出力される。
【０１５６】
上述のようにして、出力７１ａ及び７１ｂとメモリセル７９ｂのメモリ機能体７９ｂ１、７９ｂ２に記憶されたデータとの対応を表３に示す。
【表３】
0004523531.tif 000004
【０１５７】
ここで、表３中の「７１−Ｉ」はメモリセル７９ｂの読出電流と第１のリファレンス電流レベル９１との比較結果、「７１−II」はメモリセル７９ｂの読出電流と第２のリファレンス電流レベル９２との比較結果、をそれぞれ示す。「＊」は、その記号が付された部分の出力結果に依存せずデータが確定することを示す。
【０１５８】
なお、判定回路７１ｂにおいては、メモリセルの読出電流が第１、第２のリファレンス電流レベル９１，９２よりも大きい場合に「１」が出力され、メモリセルの読出電流が第１、第２のリファレンス電流レベル９１，９２よりも小さい場合に「０」が出力されることとする。
【０１５９】
また、判定回路７１ａにおいて、７３ａに蓄えられた電荷量が７３ｂに蓄えられた電荷量よりも少ない場合に「１」が出力され、３３ａに蓄えられた電荷量が３３ｂに蓄えられた電荷量よりも多い場合に「０」が出力されることとする。
【０１６０】
まず、左向き電流経路での読み出し（主にメモリ機能体７９ｂ１の読み出し）において、第１のリファレンス電流レベル９１との比較結果、第２のリファレンス電流レベル９２との比較結果が共に「０」である場合、メモリセル７９ｂの記憶状態は、図６中の「００」または「０１」の状態にある。このため、右向き電流経路での読み出し（主にメモリ機能体７９ｂ２の読み出し）において、第１のリファレンス電流レベル９１との比較結果、第２のリファレンス電流レベル９２との比較結果が共に「０」である場合は、メモリ機能体７９ｂ１及びメモリ機能体７９ｂ２の「０」が確定し、第１のリファレンス電流レベル９１との比較結果が「１」であり、かつ、第２のリファレンス電流レベル９２との比較結果が「０」もしくは「１」である場合には、メモリ機能体７９ｂ１の「０」及びメモリ機能体７９ｂ２の「１」が確定する。
【０１６１】
次に、左向き電流経路での読み出し（主にメモリ機能体７９ｂ１の読み出し）において、第１のリファレンス電流レベル９１との比較結果、第２のリファレンス電流レベル９２との比較結果が共に「１」である場合、メモリセル７９ｂの記憶状態は、図６中の「１０」もしくは「１１」のいずれかの状態にある。このため、右向き電流経路での読み出し（主にメモリ機能体７９ｂ２の読み出し）において、第１のリファレンス電流レベルとの比較結果、第２のリファレンス電流レベルとの比較結果が共に「１」である場合は、メモリ機能体７９ｂ１及びメモリ機能体７９ｂ２の「１」が確定し、第１のリファレンス電流レベルとの比較結果が「１」もしくは「０」であり、第２のリファレンス電流レベルとの比較結果が「０」である場合には、メモリ機能体７９ｂ１の「１」及びメモリ機能体７９ｂ２の「０」が確定する。
【０１６２】
さらに、左向き電流経路での読み出し（主にメモリ機能体７９ｂ１の読み出し）において、第１のリファレンス電流レベル９１との比較結果が「１」であり、かつ、第２のリファレンス電流レベル９２との比較結果が「０」である場合、メモリセル７９ｂの記憶状態は、図６中の「０１」または「１０」の状態にある。このため、右向き電流経路での読み出し（主にメモリ機能体７９ｂ２の読み出し）において、第１のリファレンス電流レベル９１との比較結果、第２のリファレンス電流レベル９２との比較結果が共に「０」である場合は、メモリ機能体７９ｂ１の「０」及びメモリ機能体７９ｂ２の「１」が確定し、第１のリファレンス電流レベル９１との比較結果、第２のリファレンス電流レベル９２との比較結果が共に「１」である場合は、メモリ機能体７９ｂ１の「１」及びメモリ機能体７９ｂ２の「０」が確定する。
【０１６３】
ただし、右向き電流経路での読み出し（主にメモリ機能体７９ｂ２の読み出し）において、第１のリファレンス電流レベル９１との比較結果が「１」であり、第２のリファレンス電流レベル９２との比較結果が「０」である場合は、これらの第１、第２のリファレンス電流レベル９１，９２との比較結果のみからデータを読み出すことはできない。
【０１６４】
この場合、出力７１ａを参照する。そして、出力７１ａが「０」である場合は、メモリ機能体７９ｂ１の「０」及びメモリ機能体７９ｂ２の「１」が確定し、出力７１ａが「１」である場合はメモリ機能体７９ｂ１の「１」及びメモリ機能体７９ｂ２の「０」が確定する。
【０１６５】
なお、左向き電流経路での読み出し（主にメモリ機能体７９ｂ１の読み出し）及び右向き電流経路での読み出し（主にメモリ機能体７９ｂ２の読み出し）のいずれの読み出しにおいても、出力３１ａが「０」であり、かつ、出力３１ｂが「１」であることは原理的にあり得ない。このため、そのような出力が仮に行われた場合は、読み出しエラー信号（「Ｆａｉｌ」信号）が出力される
図５に示す半導体記憶装置は、図３に示す半導体記憶装置と比較して、読み出しのために長いアクセス時間を要するものの、半導体記憶装置における判定回路の占める面積を削減することができるため、半導体記憶装置全体の面積も削減することが可能となる。
【０１６６】
また、図５に示す半導体記憶装置は、図４に示す半導体記憶装置と比較して、判定回路の精度を向上させることが可能であるため、より信頼性の高い読出動作を実現することが可能となる。
【０１６７】
なお、第１乃至第３の実施形態において、メモリセルアレイを仮想接地アレイ構造にて構成したが、これに拘ることは無く、他の配置構造によって構成してもよい。
【０１６８】
また、メモリを読み出すための電源電圧は、上記電圧に拘ることなく、これ以上の電圧でも構わないし、これ以下の電圧でも構わない。
【０１６９】
（第４実施形態）
図８は上記半導体記憶装置が組み込まれた電子機器としての携帯電話の構成を示している。
【０１７０】
この携帯電話は、表示部１１１、ＲＯＭ（読み出し専用メモリ）１１２、ＲＡＭ（ランダムアクセスメモリ）１１３、制御回路１１４、アンテナ１１５、無線回路１１６、電源回路１１７、オーディオ回路１１８、カメラモジュール１１９、メモリカード１２０により構成されている。
【０１７１】
このうち、ＲＯＭ１１２は、図８に示す携帯電話の本体に内蔵されており、不揮発性を有し、かつ、書き換え可能であって、制御回路を動作させるためのプログラムデータ、カメラモジュール１１９において撮影された画像データ、オーディオ回路１１８で再生させるためのオーディオデータ等のデータが記憶されている。
【０１７２】
上記データは、メモリカード１２０に記憶されてもよい。メモリカード１２０は、ＲＯＭ１１２と同様に、不揮発性を有し、かつ、書き換え可能である。メモリカード１２０は、さらに、着脱可能であって、上記データのバックアップ、他の機器へのデータ転送、ＲＯＭ１１２に収めることのできないデータの記憶などの役割を果たす。
【０１７３】
ＲＯＭ１１２及びメモリカード１２０は、制御回路１１４より要求されると、記憶されたデータを制御回路１１４にデータを送る。また、ＲＯＭ１１２及びメモリカード１２０より読み出されたデータは、必要に応じてＲＡＭ１１３にも転写される。
【０１７４】
一般的に、不揮発性メモリの信頼性は、携帯電話の信頼性に対して大きな役割を果たしている。このため、不揮発性メモリであるＲＯＭ１１２２及びメモリカード１２０に記憶された情報の読み出しには、高い信頼性が要求されている。このため、より信頼性の高い読出動作を行うことが可能な不揮発性のメモリが要求されていた。
【０１７５】
本発明の半導体記憶装置をＲＯＭ１１２及びメモリカード１２０に用いることによって、より信頼性の高い読出動作を行うことが可能となり、より信頼性の高い携帯電話を得ることが可能となる。
【０１７６】
特に、半導体記憶装置のメモリセルとして、図１Ａに示すメモリ素子を用いることによって、メモリ部と論理回路部の混載プロセスが簡易で安価な半導体記憶装置を得ることができる。したがって、信頼性が高く、しかも、安価な携帯電子機器を得ることができる。
【図面の簡単な説明】
【０１７７】
【図１Ａ】本発明の一実施形態の半導体記憶装置におけるメモリセルの断面構造を示す図である。
【図１Ｂ】図１Ａのメモリセルを表す回路記号を示す図である。
【図２Ａ】上記半導体記憶装置における別のメモリセルの断面構造を示す図である。
【図２Ｂ】図２Ａのメモリセルを表す回路記号を示す図である。
【図３】本発明の一実施形態の半導体記憶装置の回路構成を示す図である。
【図４】本発明の別の実施形態の半導体記憶装置の回路構成を示す図である。
【図５】本発明のさらに別の実施形態の半導体記憶装置の回路構成を示す図である。
【図６】上記半導体記憶装置においてメモリセルに流れる電流の分布と第１、第２のリファレンス電流レベルを説明するための概略図である。
【図７】メモリセルに流れる電流の別の分布とリファレンス電流レベルを説明するための概略図である。
【図８】本発明の半導体記憶装置を組み込んだ携帯電子機器の概略構成図である。
【図９】従来の半導体記憶装置の回路構成を示す図である。
【図１０】従来の半導体記憶装置に含まれたメモリセルに流れる電流の分布とリファレンス電流レベルを説明するための概略図である。
【符号の説明】
【０１７８】
３９ｂ１、３９ｂ２、５９ｂ１、５９ｂ２、７９ｂ１、７９ｂ２  メモリ機能体
３９ａ〜３９ｄ、５９ａ〜５９ｄ、７９ａ〜７９ｄ  メモリセル
９１、９２  リファレンス電流レベル
４１ａ〜４１ｄ、６１ａ〜６１ｄ、８１ａ〜８１ｄ  ビット線
３８ａ〜３８ｅ、５８ａ〜５８ｅ、７８ａ〜７８ｅ  カラムセレクタ
３５ａ〜３５ｄ、５５ａ〜５５ｆ、７５ａ〜７５ｄ  セレクタ
４２、６２、８２  グローバルビット線
３１ａ〜３１ｃ、５１、７１ａ、７１ｂ  判定回路
３３ａ、３３ｂ、５３ａ、５３ｂ、７３ａ、７３ｂ  蓄積部
１１、２１  ゲート電極
１３、２８  ゲート絶縁膜
１４、２５  チャネル領域
１５ａ、１５ｂ、２６ａ、２６ｂ  拡散領域
１２ａ、１２ｂ  メモリ機能体
２２、２３、２４  絶縁膜
２７ａ、２７ｂ  記憶領域
【図１Ａ】
0004523531.tif 000005
【図１Ｂ】
0004523531.tif 000006
【図２Ａ】
0004523531.tif 000007
【図２Ｂ】
0004523531.tif 000008
【図３】
0004523531.tif 000009
【図４】
0004523531.tif 000010
【図５】
0004523531.tif 000011
【図６】
0004523531.tif 000012
【図７】
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【図８】
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【図９】
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【図１０】
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