(57)【特許請求の範囲】
【請求項１】
半導体基板上に相互平行した複数本のビットラインと相互平行した複数本のワードラインとが直交して、前記ビットラインと前記ワードラインとに連結され、フローティングゲートとコントロールゲートとからなった積層ゲートとソース／ドレーン領域とを各々備える複数個のメモリセル及び前記ビットラインと平行した共通ソースラインを含むセルアレー領域と前記セルアレー領域の前記メモリセルを駆動するための周辺回路領域を備える不揮発性メモリ素子において、
前記セルアレー領域が形成されているバルク領域の電圧を一定電圧以下に維持するための少なくとも一つ以上のバルクバイアスコンタクト構造を前記セルアレー領域内に備え、
前記セルアレー領域にはダミーセル及びこれらを連結する少なくとも一本以上のダミービットラインをさらに含み、
少なくとも一本以上の前記ダミービットラインは、前記バルクバイアスコンタクト構造と連結されてバルクバイアスラインとして機能し、
前記バルクバイアスコンタクト構造は、前記ダミーセルのソース領域およびドレーン領域に形成されたジャンクションであって、前記セルアレー領域が形成されている前記バルク領域の導電型と同一な導電型の不純物でドーピングされたバルクバイアスジャンクションとのコンタクト構造であることを特徴とする不揮発性メモリ素子。
【請求項２】
前記ワードライン方向に隣接した前記複数個のメモリセル及びバルクバイアスラインに属しない残りダミーセルのソース領域を連結する複数本のソースラインと前記バルクバイアスジャンクションとは所定距離離隔して形成されることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記ソースラインは、前記メモリセル及びダミーセルのソース領域間の素子分離膜を取り除いて露出した半導体基板内に形成された不純物拡散領域で構成されたことを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記ソースラインは、前記メモリセル及びダミーセルのソース領域間の素子分離膜上に連続的に形成されて前記ソース領域を連結する導電膜パターンで構成されることを特徴とする請求項２に記載の不揮発性メモリ素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリ素子及びその製造方法に係り、特にセルアレー領域内にバルクバイアスコンタクト構造を備える不揮発性メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリ素子は、電源が供給されなくてもメモリセル内に貯蔵された情報が消滅されない特徴があってコンピュータまたはメモリカード等に広く用いられる。
【０００３】
これら不揮発性メモリ素子の動作特性に影響を与える現象を不揮発性メモリ素子の部分拡大回路図である図１を参照して説明する。参照符号Ａで表示したセルを選択的にプログラムさせようとする場合に、セルＡと連結された選択ワードラインＷＬ１にプログラム電圧ＶＰＧ、例えば１０ないし１５ボルトの電圧を印加して、セルＡと連結された選択ビットラインＢＬ１に約５ボルトの電圧を印加する。そして、前記選択されたセルＡと隣接して同一ワードラインＷＬ１を共有したセルに連結された非選択ビットラインＢＬ２はフローティングさせる。また、前記選択されたセルＡと隣接して約５ボルトの電圧が印加されたビットラインＢＬ１を共有するセルＢと連結された非選択ワードラインＷＬ２は接地させる。前記のセルＡを選択的にプログラムさせる場合に、選択されたセルＡのゲート下のチャネル領域中ドレーン近辺のピンチ−オフ（ｐｉｎｃｈ−ｏｆｆ）領域でチャネル方向の電界が著しく大きくなるためにチャネル内の電子は、この強い電界により加速されて容易に高エネルギー状態になる。この高エネルギー状態の電子はドレーン近辺でバルク領域のシリコン格子と衝突して多量の電子−正孔対を発生させる。衝突電離により生じた電子と正孔中高いエネルギーを有した電子の一部はゲート電界によりトンネル酸化膜を通してフローティングゲートに注入されて、残り大部分の電子は高いドレーン電界に引っ張られてドレーンに流入されドレーン電流の一部になる。この時、正孔はドレーン電界により反対に押出されてチャネル下の空乏層またはバルク領域を通してソース端子またはバルク端子に流れ込む。したがって、選択されたセルＡのドレーン及びバルク領域を通して正孔電流、すなわちバルク電流ＩＢｕｌｋが流れる。バルク電流ＩＢｕｌｋはバルク抵抗ＲＢｕｌｋによりバルク電圧を増加させる。バルク抵抗ＲＢｕｌｋが大きくてバルク電圧が０．６Ｖ以上になれば接地ノードであるソース領域と基板間Ｐ−Ｎ接合が順方向にバイアスされて所望しない順方向電流が生じてセル電流が急激に増加するスナップ−バック（ｓｎａｐ−ｂａｃｋ）現象を起こす。これによりセルが正常的に動作できなかったり過度な電流によってセルの接合が破壊される場合がある。
【０００４】
一方、前記非選択されたセルＢの浮游ゲートに誘起される電圧ＶＦＧは図２に示されたセル等価回路から数式１のように表現される。
（数式１）
ＶＦＧ＝（ＣＤ×ＶＤ）÷（ＣＩＰＯ＋ＣＤ＋ＣＢ＋ＣＳ）
【０００５】
ここで、ＣＩＰＯは制御ゲートと浮游ゲートとの間のキャパシタンスを示して、ＣＤは浮游ゲートとドレーンとの間のキャパシタンスを示して、ＣＳは浮游ゲートとソースとの間のキャパシタンスを示して、ＣＢは浮游ゲートとバルク領域との間のキャパシタンスを示して、ＶＤはドレーンに印加される電圧、すなわちビットラインに印加される電圧を示す。前記した数学式１は非選択されたセルＢのコントロールゲート電圧ＶＣＧ、ソース電圧ＶＳ及びバルク電圧ＶＢすべてを０ボルトに仮定した場合である。
【０００６】
【発明が解決しようとする課題】
前記数式１及び図２から非選択されたセルＢの浮游ゲートに誘起される電圧ＶＦＧはビットラインＢＬ１に印加される電圧に比例することが分かる。もしも非選択されたセルＢが一定水準以下のスレショルド電圧（約１Ｖ）を有する過消去された（ｏｖｅｒ−ｅｒａｓｅｄ）セルの場合には、セルＡをプログラムさせるためにビットラインＢＬ１に約５ボルトの電圧を印加すれば、非選択されたセルＢの浮游ゲートに所定の電圧が誘起されてセルＢがターンオンされる現象が発生する。このような現象を“ドレーンターンオン（ＤＴＯ；ｄｒａｉｎ  ｔｕｒｎ  ｏｎ）現象”という。前記ドレーンターンオン現象により漏洩電流、すなわちドレーンターンオン電流ＩＤＴＯがビットラインＢＬ１からセルＢを通して共通ソースラインＣＳＬに流れる。セルＢがドレーンターンオン現象によりターンオンされれば、ビットラインＢＬ１の電圧が減少して選択されたセルＡがプログラムされることを難しくする。さらに、前記ドレーンターンオン電流ＩＤＴＯは一本のビットラインに連結された非選択されたセルの個数が多いほどさらに増加する。また、ドレーンターンオン現象は選択されたセルＡのバルク電流ＩＢｕｌｋによってバルク電圧が増加するほど甚だしく発生する。
【０００７】
このような問題を解決するためにセルトランジスタのバルク領域にバイアスを印加してバルク領域への電流を消去してバルク電圧の増加を防止するためのバルクバイアスコンタクト構造を形成する方法が知られている。従来のバルクバイアスコンタクトは図３及び図４に示すようにセルアレー領域１の周辺を包むガードバンド（ｇｕａｒｄ  ｂａｎｄ）３形態で形成されたり、図５及び図６に示されているようにセルアレー領域１の４辺の角領域に対応する周辺回路領域またはセルアレー領域１の４辺中２辺の角領域に対応する周辺回路領域にバルクバイアスコンタクト構造５の形態で形成される。バルクバイアスコンタクト構造５はレイアウト面積が大きくて全体チップの面積を増加させるガードバンド３の短所を解決することができるという長所がある。しかし、バルクバイアスコンタクト構造５で遠く離れた単位セルではバルク電流の消去経路が長いためにバルク抵抗が大きくてバルク電流の消去効果が少なくて、単位セルの位置によってバルク電流の消去効果が不均一である問題点がある。
【０００８】
一方、セルアレー領域のバルク電圧増加防止用バルクバイアスコンタクト構造以外にも周辺回路領域のバルク電圧を一定な電圧以下に維持するためのバルクバイアスコンタクト構造、周辺回路用トランジスタ間に生じるラッチアップ現象などを防止するためのガードバンド、静電気放電を防止するための静電気放電防止用バルクバイアスコンタクト構造などが周辺回路領域の活性領域に形成される。
【０００９】
セルアレー領域や周辺回路領域のバルク電圧を一定な電圧以下に維持するための従来のバルクバイアスコンタクト構造は、図７に示すように、半導体基板１０上の周辺回路領域に形成された素子分離膜３０’間の活性領域に形成される。具体的に、バルクの不純物と同一な導電型の不純物が高濃度でドーピングされた領域４０を露出させ、層間絶縁膜３４’内に形成されたコンタクトホールを金属膜パターン５０で埋め込んでバルクバイアスコンタクト構造を完成する。この時、バルクバイアスコンタクト構造の十分な接触面積を確保するためには素子分離膜３０’が活性領域側に成長するバーズビークを考慮してレイアウト時活性領域の面積を増加させなければならない。すなわち、図７で実際に形成された活性領域の大きさはｄ１であるが、レイアウト時には活性領域の大きさをｄ２で配置しなければならない。したがって、バルクバイアスコンタクト構造を完成するためには所定大きさｄ２以上の活性領域が必要であるので、それほど全体チップの面積が増加するようになって半導体素子を高集積化することに不利になり得る。
【００１０】
本発明は前記のような問題点に鑑みてなされたものであり、本発明の目的は、バルク電流を速く消去してバルク電圧を一定電圧以下に維持することができて、単位セルの位置に関係なく均一なバルク電流消去効果を有する不揮発性メモリ素子を提供することにある。
【００１１】
本発明の他の目的は、バルクバイアスコンタクト構造を形成するためのレイアウト面積を最小化してチップ面積を縮小させることによって素子の高集積化を達成できる不揮発性メモリ素子を提供することにある。
【００１２】
【課題を解決するための手段】
前記のような目的を達成するための本発明による不揮発性メモリ素子は、半導体基板上に相互平行した複数本のビットラインと相互平行した複数本のワードラインとが直交して、ビットラインとワードラインとに連結され、フローティングゲートとコントロールゲートとで形成された積層ゲートとソース／ドレーン領域を各々備える複数個のメモリセル及び前記ビットラインと平行した共通ソースラインを含むセルアレー領域と前記セルアレー領域の前記メモリセルを駆動するための周辺回路領域とを備える不揮発性メモリ素子として、セルアレー領域が形成されているバルク領域の電圧を一定電圧以下に維持するための少なくとも一つ以上のバルクバイアスコンタクト構造を前記セルアレー領域内に備え、前記セルアレー領域にはダミーセル及びこれらを連結する少なくとも一本以上のダミービットラインをさらに含み、少なくとも一本以上の前記ダミービットラインは、前記バルクバイアスコンタクト構造と連結されてバルクバイアスラインとして機能し、前記バルクバイアスコンタクト構造は、前記ダミーセルのソース領域およびドレーン領域に形成されたジャンクションであって、前記セルアレー領域が形成されている前記バルク領域の導電型と同一な導電型の不純物でドーピングされたバルクバイアスジャンクションとのコンタクト構造である。
【００１３】
望ましくは、前記ワードライン方向に隣接した前記複数個のメモリセル及びバルクバイアスラインに属しない残りダミーセルのソース領域を連結する複数本のソースラインと前記バルクバイアスジャンクションとは所定距離離隔して形成される。
【００１４】
また、前記ソースラインは、前記メモリセル及びダミーセルのソース領域間の素子分離膜を取り除いて露出した半導体基板内に形成された不純物拡散領域で構成される。
【００１５】
また、前記ソースラインは、前記メモリセル及びダミーセルのソース領域間の素子分離膜上に連続的に形成されて前記ソース領域を連結する導電膜パターンで構成される。
【００１６】
【発明の実施の形態】
以下、添付した図面を参照しながら本発明の実施例を説明する。しかし、本発明は以下で開示される実施例に限定されることでなく相異なる多様な形態で具現されることであり、単に本実施例は本発明の開示が完全するようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されることである。添付された図面で多くの膜と領域の厚さとは明瞭性のために強調された。またいずれか一つの膜が他の膜または基板上に存在することと指称される時、他の膜または基板真上にある場合もあって、層間膜が存在する場合もある。
【００１７】
（第１実施例）
図８に示すように、本発明の第１実施例による不揮発性メモリ素子はセルアレー領域に少なくとも一つ以上のバルクバイアスコンタクト構造８０を備える。すなわち、周辺回路領域にバルクバイアスコンタクトが形成されていた従来の不揮発性メモリ素子とは別に、セルアレー領域内にバルクバイアスコンタクト構造８０を備える。バルクバイアスコンタクト構造８０はセルアレー領域が形成されているバルク領域の電圧を一定電圧以下に維持するためのものである。セルアレー領域には相互平行した複数本のビットラインＢＬと相互平行した複数本のワードラインＷＬとが直交する領域に形成された複数個のメモリセルがマトリックス状に配列されている。ワードラインＷＬと平行した方向に隣接したメモリセルのソース領域はソースラインＳＬに連結されており、ソースラインＳＬは各々共通ソースラインＣＳＬに連結されている。望ましくは、バルクバイアスコンタクト構造８０はワードラインＷＬ方向に隣接した複数個のメモリセルのソース領域を連結する複数本のソースラインＳＬを連結する共通ソースラインＣＳＬと連結される。すなわち、本発明の第１実施例による不揮発性メモリ素子は共通ソースラインＣＳＬがバルクバイアスラインＢＢＬとしての機能も同時に遂行するようにデザインされることが望ましい。
【００１８】
共通ソースラインＣＳＬとバルクバイアスラインＢＢＬとを一本のラインで形成しても差し支えない理由は次のとおりである。
【００１９】
セルＡを選択的にプログラムさせようとする場合に、セルＡと連結されたワードラインには第１電圧ＶＰＧ、例えば１０〜１２Ｖの電圧を印加して、選択されたセルと連結されたビットラインには第２電圧、例えば５〜７Ｖの電圧を印加する。また、選択されたセルＡと隣接して同一ワードラインＷＬ１を共有したセルに連結されるビットラインＢＬ２、ＢＬ３、およびＢＬ４以降続くビットラインはフローティングされる。また、選択されたセルＡと隣接して第２電圧が印加されたビットラインＢＬ１とを共有するセルが連結されるワードラインＷＬ２、ＷＬ３、およびＷＬ４以降続くワードラインは接地される。そして、共通ソースライン及びバルクバイアスラインには第３電圧、例えば０Ｖの電圧を印加する。すなわち、プログラム時にソース領域とバルク領域とに同一な電圧が印加されるので共通ソースラインＣＳＬとバルクバイアスラインＢＢＬとを一つのラインで形成しても差し支えない。また、消去動作時にもソース領域とバルク領域とに同一電圧が印加されても消去動作には何ら影響がない。
【００２０】
図９は、本発明の第１実施例による不揮発性メモリ装置セルアレー領域の一部のレイアウト図であり、図１０の右側は図９のａ−ａ’線に沿って切ったセルアレー領域の断面図で左側は周辺回路領域の断面図であり、図１１は図９のｂ−ｂ’線に沿って切った断面図である。
【００２１】
図９、図１０及び図１１に示すように、半導体基板１００に一方向に平行するように延びた複数個の素子分離膜１３０により活性領域１２０が定義されている。セルアレー領域はＰ型の基板１００内に形成されたＮウェル１０２内のポケット型Ｐ型ウェル１０４上に形成されて、周辺回路領域はＰ型の基板１００’内に形成されたＰウェル１０４’、Ｎウェル（図示せず）またはポケット型Ｐウェル（図示せず）内に形成される。セルアレー領域の活性領域１２０上には複数個のメモリセルが配列されている。各セルはトンネリング絶縁膜１３２、フローティングゲート１４０Ｐ、ゲート間絶縁膜１３４Ｐ及びコントロールゲート１４４Ｐで構成された積層ゲート構造をしている。積層ゲート間の活性領域１２０にはソース領域１１４及びドレーン領域１１５が形成されている。フローティングゲート１４０Ｐは活性領域１２０及び素子分離膜１３０の一部領域に渡り形成されており、ワードラインとして機能するコントロールゲート１４４Ｐは活性領域１２０と垂直で連続的に延びた形態で形成されている。その結果、活性領域１２０とコントロールゲート１４４Ｐとが直交する領域毎に一つのメモリセルが定義されて、メモリセルがマトリックス状に配列される。
【００２２】
周辺回路領域の素子はゲート絶縁膜１３３’及びコントロールゲート１４４Ｐと同一層で構成されたゲート電極１４４’Ｐで構成された単層ゲート構造で形成され、ソース領域及びドレーン領域１１４’を備える。
【００２３】
フローティングゲート１４０Ｐは多結晶シリコンで構成されて、コントロールゲート１４４Ｐは多結晶シリコン単一層でまたは多結晶シリコン層とシリサイド層との複合層で構成されることもできる。ゲート間絶縁膜は酸化膜と窒化膜との積層形絶縁膜（例：ＯＮＯ膜）または誘電率が高い金属酸化物膜等で構成される。
【００２４】
図１１に示すように、コントロールゲート１４４Ｐ方向に隣接したメモリセルのＮ型ソース領域１１４はソース領域１１４間の素子分離膜１３０を図９のエッチングマスクパターン２０４を使用しコントロールゲート１４４Ｐを自己整列マスクとして用いて取り除いた後、イオン注入して形成したＮ型不純物拡散領域からなったソースライン１１６により電気的に連結される。ソースライン１１６は層間絶縁膜１３６内に形成された共通ソースラインコンタクトホール１７２を通して共通ソースライン１９０と接続する。
【００２５】
セルアレー領域が形成されているバルク領域、すなわちＰ型ポケットウェル１０４の電圧を一定電圧以下に維持するためのバルクバイアスコンタクト構造は、Ｐ型ポケットウェル１０４内にイオン注入マスク（図９の１６０）を用いてＰ型ポケットウェル１０４を構成する不純物と同一不純物であるＰ型不純物を注入して形成したバルクバイアスジャンクション１１８と接続する。バルクバイアスジャンクション１１８を構成する不純物の濃度はＰ型ポケットウェル１０４を構成する不純物の濃度より高くドーピングすることが望ましい。バルクバイアスジャンクション１１８のドーピング濃度を高めることによってＰ型ポケットウェル１０４の電圧が高まることを効果的に防止できる。
【００２６】
バルクバイアスジャンクション１１８はコントロールゲート１４４Ｐ間の素子分離膜１３０を取り除いて露出されたＰ型ポケットウェル１０４内に形成される。特に、ワードラインとして機能するコントロールゲート１４４Ｐ方向に隣接したドレーン領域１１５をつなぐ線と共通ソースライン１９０とが直交する領域に形成された素子分離膜１３０を取り除いて露出されたＰ型ポケットウェル１０４内に形成される。そして、バルクバイアスジャンクション１１８を露出させるバルクバイアスラインコンタクトホール１７４は共通ソースラインコンタクトホール１７２と交互に形成されている。したがって、共通ソースライン１９０がソースライン１１６と接続するのみならずバルクバイアスジャンクション１１８と接続してバルクバイアスラインとしての機能も同時に遂行する。
【００２７】
周辺回路領域にもバルクバイアスコンタクト構造が形成されている。周辺回路領域のバルクバイアスコンタクト構造も素子分離膜１３０を取り除いて露出されたＰウェル１０４’内に形成されたジャンクション１１４’と接触する構造で形成される。周辺回路領域の素子分離膜１３０を取り除いて露出されたＰウェル１０４’内に注入される不純物の導電型はバルクバイアスコンタクトの目的によって変わることができる。例えば、バルクバイアスコンタクトがラッチアップ防止のためのガードバンド用バルクバイアスコンタクトまたは静電気放電防止用バルクバイアスコンタクトであれば、ジャンクション１１４’は図１０に示すようにＰウェル１０４’と反対導電型で形成されて、バルクバイアスコンタクトが素子間分離のためのガードバンド用バルクバイアスコンタクトであればＰウェル１０４’と同一な導電型で形成される。
【００２８】
本発明の第１実施例による不揮発性メモリ素子はバルクバイアスコンタクト構造をセルアレー領域内に備える。したがって、メモリセルの位置に関係なく均一で確実にセルアレー領域が形成されているバルク領域の電圧を一定電圧以下に維持することができるという長所がある。
【００２９】
更に、バルクバイアスジャンクションを素子分離膜を取り除いて形成するのみならず共通ソースラインをバルクバイアスジャンクションと連結されるバルクバイアスラインとして用いる。したがって、レイアウト時セルアレー領域内にバルクバイアスラインを別設する必要がないのでレイアウト面積の増加を防止できる。
【００３０】
また周辺回路領域に形成されなければならないバルクバイアスコンタクトも素子分離膜を取り除いて形成することによって、従来活性領域にバルクバイアスコンタクトを形成した方法に比べてバルクバイアスコンタクト形成のための活性領域が要らないのでチップのレイアウト面積を減少させることができる。
【００３１】
（第２実施例）
図１２は本発明の第２実施例による不揮発性メモリ素子のレイアウト図であり、図１３は図１２のｂ−ｂ’線を沿って切った断面図である。
【００３２】
第２実施例が第１実施例と異なる点はソースラインが不純物拡散領域（図１０の１１６）でなく素子分離膜１３０上に連続的に形成されてソース領域１１４と接続する導電膜パターン１６５で構成されて、導電膜パターン１６５は共通ソースラインコンタクトホール１７２を通して共通ソースライン１９０と連結されることである。導電膜パターン１６５はポリシリコン、ポリサイドまたはタングステンのような低抵抗金属で形成される。したがって、第２実施例による不揮発性メモリ素子を製造するためにはソース領域とソース領域との間の素子分離膜を取り除くためのエッチングマスク（図９の２０４）が必要ない。この時、共通ソースライン１９０下部に形成されるソース領域１１４は本発明の第１実施例と同様に素子分離膜を取り除いて露出させた半導体基板に形成したり、図１２及び図１３に示すようにソース領域１１４が形成される領域に活性領域１２０Ｓに形成されることもできる。前者の場合にはソース領域１１４及びバルクバイアスジャンクション１１８が形成される領域を同時に露出させるエッチングマスクパターン（図示せず）を用いて素子分離膜を取り除いてソース領域１１４及びバルクバイアスジャンクション１１８が形成されるＰ型ポケットウェル１０４を露出させる。後者の場合にはバルクバイアスジャンクション１１８が形成される領域のみを露出させるエッチングマスクパターン（図１２の２０４Ｂ）を用いて素子分離膜をエッチングしてバルクバイアスジャンクション１１８が形成されるＰ型ポケットウェル１０４を露出させる。
【００３３】
本発明の第２実施例によると、ワードライン１４４Ｐ方向に隣接したメモリセルのソース領域を連結するソースラインを不純物拡散領域（図１１の１１４）でない導電膜パターン（図１３の１６５）で形成する。導電膜パターンで構成されたソースライン１６５は不純物拡散領域で構成されたソースライン１１４に比べて抵抗が小さい。したがって、共通ソースライン及びバルクバイアスラインＣＳＬ＆ＢＢＬ間に配列されるビットラインの数を第１実施例の１６ｎ（ｎ≧１、ｎは整数、図９参照）個から３２ｎ（ｎ≧１、ｎは整数、図１２参照）個以上に増大させることができる。それゆえ、セルアレー領域内に配列される共通ソースライン及びバルクバイアスラインＣＳＬ＆ＢＢＬの数を半分以下に減らすことができる。したがって、第１実施例に比べてセルアレー領域の大きさを減少させることができるという効果がある。
【００３４】
（第３実施例）
図１４に示すように、本発明の第３実施例による不揮発性メモリ素子はセルアレー部内に共通ソースラインＣＳＬとは別個の独立的なバルクバイアスラインＢＢＬを備えるという点において、第１実施例及び第２実施例と違いがある。
【００３５】
本発明の第３実施例に示す配列はソースラインＳＬを金属ラインで形成している。本発明の第２実施例で既に説明したように、導電層パターンで構成されたソースラインＳＬの抵抗が小さいために二本の共通ソースライン（ＣＳＬ１、ＣＳＬ２）間に配列されるビットラインの数を従来の１６ｎ（ｎ≧１、ｎは整数）個から３２ｎ（ｎ≧１、ｎは整数）個以上に増大させることができる。それゆえ、セルアレー内に配列される共通ソースラインＣＳＬの数字を半分以下に減らすことができる。したがって、従来に共通ソースラインＣＳＬが形成された位置にバルクバイアスラインＢＢＬを形成すればメモリセルアレーの面積を増加させずに、十分な数字のバルクバイアスラインＢＢＬをセルアレー内に備えることができる。つまり、共通ソースラインＣＳＬと共通ソースラインＣＳＬとの中間地点にバルクバイアスラインＢＢＬを形成することができる。したがって、バルクバイアスラインＢＢＬと共通ソースラインＣＳＬとの間には１６ｎ個のビットラインが配列される。
【００３６】
本発明の第３実施例による不揮発性メモリ素子は、共通ソースラインＣＳＬと独立的なバルクバイアスラインＢＢＬとを備えるので高集積化され小型化されて低い動作電圧Ｖｃｃを要する不揮発性メモリ素子に適している。動作電圧が減少するほど消去（ｅｒａｓｅ）されるセルのスレショルド電圧Ｖｔh分布が図１５に示すようにガウス正規分布から外れて過消去（ｏｖｅｒｅｒａｓｅ）されたテールビット（ｔａｉｌ  ｂｉｔ）５００が形成される。このようなテールビット５００により、プログラム時過消去されたセルにプログラム電流が流れるため、プログラムしようとするセルがプログラムされないプログラムフェイル（ｆａｉｌ）が生じる。このような場合にバルクに負の電圧を印加すればセルのスレショルド電圧Ｖｔhが増加する効果があってプログラムフェイルを防止できる効果がある。したがって、ソース領域とバルクとに相異なるバイアスを印加すればプログラムフェイルを効果的に防止できる。ソース領域とバルクとに相異なるバイアスを印加するためには共通ソースラインＣＳＬ１、ＣＳＬ２とバルクバイアスラインＢＢＬ１、ＢＢＬ２とが各々相互独立的な端子に連結されなければならないことはもちろんである。
【００３７】
例えば、セルＢを選択的にプログラムさせようとする場合に、セルＢと連結されたワードラインＷＬ１に第１電圧ＶＰＧ、例えば１０ボルトの電圧を印加して、セルＢと連結されたビットラインＢＬ１に第２電圧、例えば約５ボルトの電圧を印加する。そして、前記選択されたセルＢと隣接して同一ワードラインＷＬ１を共有するセルが連結されるビットラインＢＬ２、ＢＬ３、およびＢＬ４以降続くビットラインはフローティングされる。また、前記選択されたセルＢと隣接して約５ボルトの電圧が印加されたビットラインＢＬ１を共有するセルが連結されたワードラインＷＬ２、ＷＬ３、およびＷＬ４以降続くワードラインは接地される。そして共通ソースラインＣＳＬ１には第３電圧、例えば０ボルトの電圧を印加して、バルクバイアスラインＢＢＬ１には第４電圧、例えば−１ボルトの電圧を印加してプログラムフェイルを効果的に防止できる。
【００３８】
また、選択されたセルＢとバルクバイアスラインＢＢＬ１との間の距離が近いために従来に比べて選択されたセルＢのバルク電圧を一定電圧以下に効果的に維持することができる。したがって、ドレーンターンオン電流等により非選択されたセルがプログラムされる誤作動が生じない。
【００３９】
必要に応じては共通ソースラインＣＳＬとバルクバイアスラインＢＢＬとは同一端子に連結されて電気的に連結される形態で構成される場合もある。この場合には第１実施例で説明したようにプログラム時ソース領域とバルク領域とに同一電圧が印加される。
【００４０】
以下図１６ないし図２０を参考にして本発明の第３実施例による不揮発性メモリ素子の構造を詳細に説明する。図１６は図１４の一部分に対するレイアウト図であり、図１７、１６Ｂ、１６Ｃ及び１６Ｄは図１６のａ−ａ’線、ｂ−ｂ’線、ｃ−ｃ’線及びｄ−ｄ’線を沿って切った断面図である。
【００４１】
図１６、図１７および図２０に示すように、半導体基板６００のセルアレー部内に形成されて一方向に平行するように延びた複数個の素子分離領域６０５により複数個の活性領域６１０が定義されている。半導体基板６００はＰ型の半導体基板それ自体の場合もあって、Ｐ型ウェルまたはＰ型の半導体基板内に形成されたＮウェル内のポケット型Ｐ型ウェルの場合もあって、ここではセルアレー領域が形成されるバルク領域のみを示す。
【００４２】
活性領域６１０上には複数個のメモリセルがマトリックス状に配列されている。各セルは、本発明の第１実施例と同様に、トンネリング絶縁膜６１２、フローティングゲート６１５、ゲート間絶縁膜６１７及びコントロールゲート６２０で構成された積層ゲート６２５及び積層ゲート６２５間の活性領域６１０に形成されたソース領域６３０及びドレーン領域６３５で構成される。積層ゲート６２５の側壁にはスペーサ６２７が形成されている。スペーサ６２７は必要によって省略することもできる。
【００４３】
本発明の第１実施例と同様にフローティングゲート６１５は多結晶シリコンで構成されて、コントロールゲート６２０は多結晶シリコン単一層でまたは多結晶シリコン層６１８及びシリサイド層６１９の複合層でも構成されることができる。コントロールゲート６２０はワードラインとして機能する。
【００４４】
そして活性領域６１０の一部領域にはバルクバイアスジャンクション６４５が形成されている。望ましくは、ワードラインとして機能するコントロールゲート６２０の幅方向に隣接した二つのソース領域６３０間の活性領域内に形成される。バルクバイアスジャンクション６４５はセルアレー領域が形成されているバルクにバイアスを印加するための領域である。ソース領域６３０及びドレーン領域６３５は半導体基板６００と反対導電型、すなわちＮ型の不純物で形成されて、バルクバイアスジャンクション６４５は半導体基板６００と同一導電型すなわちＰ型の不純物で形成される。望ましくは、バルクバイアスジャンクション６４５は半導体基板６００すなわちバルク領域より高濃度でドーピングされる。ソース領域６３０及びドレーン領域６３５にはミスアラインが生じる場合起きるコンタクト抵抗の増加を防止するためのプラグイオン注入（図示せず）されていることが望ましい。
【００４５】
積層ゲート６２５が形成されている結果物全面に第１層間絶縁膜６５０が形成されており、第１層間絶縁膜６５０内にはワードライン６２０方向に隣接したメモリセルのソース領域６３０及び素子分離領域６０５を連続的に露出させるソースラインコンタクトホール６５３、ドレーン領域６３５を露出させるビットラインコンタクトホール６５６及びバルクバイアスジャンクション６４５を露出させるバルクバイアスラインコンタクトホール６５９が形成されている。これらコンタクトホール６５３、６５６および６５９内には導電膜で構成されたソースライン６５４、ビットラインプラグ６５７及びバルクバイアスラインプラグ６６０が形成されている。ソースライン６５４はワードライン６２０方向に隣接したメモリセルのソース領域６３０を連結する。
【００４６】
ソースライン６５４及びプラグ６５７、６６０が形成されている第１層間絶縁膜６５０上に第２層間絶縁膜６７０が形成されており、第２層間絶縁膜６７０内にはソースライン６５４を露出させる共通ソースラインビア６７３と、ビットラインプラグ６５７を露出させるビットラインビア６７６と、バルクバイアスラインプラグ６６０を露出させるバルクバイアスラインビア６７９とが形成されている。
【００４７】
共通ソースラインビア６７３内にはソースライン６５４を連結し、ビットライン６９０と平行した共通ソースライン６８０とが形成されている。ビットラインビア６７６内にはビットラインプラグ６５７を通してワードライン６２０と垂直方向に隣接したメモリセルのドレーン領域６３５を連結するビットライン６９０が形成されている。バルクバイアスラインビア６７９内にはバルクバイアスジャンクション６４５を連結し、第２層間絶縁膜６７０を挟んでソースライン６５４と交差するバルクバイアスライン７００が形成されている。
【００４８】
（第４実施例）
図２１に示すように、本発明の第４実施例による不揮発性メモリ素子はセルアレー領域内にメモリセルアレー領域とダミーセルアレー領域とを備え、ダミーセルアレー領域内にバルクバイアスコンタクト構造８００を備える。ダミーセルアレー領域はセルアレー領域を構成するパターンを形成する時生じるローディング効果を防止するために形成する領域である。ローディング効果とはメモリ素子を製造するためのフォトエッチング工程時規則的でかつ繰り返して配列されたセルアレーパターンが変わる領域、例えばセルアレーの縁領域でパターンの臨界寸法やプロファイルが中心部領域のパターンの臨界寸法やプロファイルと変わる現象を指称する。一般的に活性領域パターン、ゲートパターンまたはビットラインパターンなどを形成する時このようなローディング効果が生じてセルの特性が脆弱になる問題点が生じる。したがって、メモリセルアレー領域の周辺にメモリセルとしては用いないダミーセルアレー領域を形成する。
【００４９】
特に、本発明によるバルクバイアスコンタクト構造８００は、ダミーセルアレー領域を構成するダミービットラインと連結される。すなわちダミービットラインがバルクバイアスラインＢＢＬとして機能する。
【００５０】
以下図２２ないし図２５を参考にして本発明の第４実施例による不揮発性メモリ素子の構造を詳細に説明する。図２２は図２１の一部分に対するレイアウト図であり、図２３、１９Ｂ及び１９Ｃは１８のａ−ａ’線、ｂ−ｂ’線及びｃ−ｃ’線を沿って切った断面図である。
【００５１】
本発明の第４実施例による不揮発性メモリ素子は、図２３に示されているように、メモリセルアレー領域のメモリセル及びビットラインは本発明の第１実施例と同一に形成されている。ただし、ダミーセルアレー領域をさらに備えて、図２４に示すように、ダミービットライン１９０’が基板内のＰ型ポケットウェル１０４内に形成されたバルクバイアスジャンクション１１８と接続してバルクバイアスラインとして機能するという点において、共通ソースライン（図１１の１９０）がバルクバイアスラインとして機能する本発明の第１実施例と差がある。バルクバイアスジャンクション１１８はセルアレー領域が形成されているバルク領域１０４の導電型と同一な導電型の不純物でドーピングされて形成される。図２４ではダミービットライン１９０’に属するダミーセルのドレーン領域に形成されたバルクバイアスジャンクション１１８とダミービットライン１９０’とが接続してバルクバイアスラインを形成する構造が示されている。もちろんバルクバイアスジャンクション１１８はダミービットライン１９０’に属するダミーセルのソース領域にも形成されることができて、ソース領域及びドレーン領域両方すべて形成される場合もある。したがって、バルクバイアスライン１９０’も、ソース領域またはソース及びドレーン領域両側に形成されたバルクバイアスジャンクションに連結されることができることはもちろんである。
【００５２】
図２５に示すように、ワードライン１４４方向に隣接したソース領域１１４を連結するソースライン１１６とバルクバイアスジャンクション１１８とは相互に所定の間隔離隔されて形成されることが望ましい。これは図２２に示されたソース、ドレーン及びソースライン用不純物拡散領域形成のためのイオン注入マスクパターン１５０’とバルクバイアスジャンクション形成のためのイオン注入マスクパターン１６０’とを所定間隔離隔されるように配置することによって形成することができる。このようにソースライン１１６とバルクバイアスジャンクション１１８とを分離させることによって、ソースライン１１６とバルクバイアスライン１９０’とに相異なる電圧が印加される場合生じることができる素子の誤作動を防止できるという効果がある。もしも素子の動作上問題がなければ、点線１１９で表示されたようにソースライン１１６とバルクバイアスジャンクション１１８とが連結されることもできる。
【００５３】
本発明の第４実施例による不揮発性メモリ素子の変形例によると、本発明の第２実施例及び第３実施例と同様に、ダミービットラインをバルクバイアスラインとして使用し、ソースラインが不純物拡散領域でない導電膜パターンで構成されることができる。この時、前記導電膜パターンは前記バルクバイアスジャンクションと絶縁されて交差して形成されることが望ましい。
【００５４】
（第５実施例）
図２６ないし図４３は本発明の第５実施例による不揮発性メモリ素子の製造過程を示した断面図であり、図２６、図２８、図３０、図３２、図３４、図３６、図３８、図４０および図４２の右側はセルアレー領域で図９のａ−ａ’線に沿って切った断面図を示して、左側は同じ工程段階で同時に進められる周辺回路領域の断面図を示す。また図２７、図２９、図３１、図３３、図３５、図３７、図３９、図４１、および図４３は図９のｂ−ｂ’線に沿って切った断面図を示す。
【００５５】
図２６及び図２７に示すように、半導体基板１００、１００’にセルアレー領域と周辺回路領域が形成されるバルク領域とを形成する。バルク領域は必要なウェル１０２、１０４、１０４’を形成する。セルアレー領域にはＰ型の基板１００、１００’内にＮウェル１０２及びＮウェル１０２内にポケットＰウェル１０４を形成して、周辺回路領域には必要によってＮウェル、Ｐウェル１０４’、ポケットＰウェルなどを形成する。引続き素子分離膜１３０、１３０’を形成する。
【００５６】
素子分離膜１３０、１３０’は一般的に用いられるＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）やＰＢＬ（ＰｏｌｙＢｕｆｆｅｒｅｄＬＯＣＯＳ）などの素子分離器術を利用して４０００Å程度の厚さで形成する。セルアレー領域では図９のレイアウトによって平行した複数個の素子分離膜１３０を形成する。この時、素子分離膜は共通ソースライン（図１２の１９０）が形成される領域の全部を包むように形成する。また同時に、周辺回路領域にも必要によって素子分離膜１３０’を形成する。続いて、絶縁膜１３２、１３２’を形成する。絶縁膜がトンネリング膜として用いられる場合には８０Åないし１２０Å程度の厚さに成長させる。もしも本発明による不揮発性メモリ素子がＥＥＰＲＯＭでなくＥＰＲＯＭの場合には絶縁膜を２００Åの厚さで形成する。この場合には絶縁膜がゲート絶縁膜として機能する。絶縁膜は一般的に酸化膜で形成する。絶縁膜１３２、１３２’を形成した後、必要に応じてはセルアレー領域のみを限定してセルのスレショルド電圧を調節するための不純物、例えばＰ型不純物を１．５×１０１３ないし２．５×１０１３個／ｃｍ３のイオン濃度で注入させる。
【００５７】
図２８及び図２９に示すように、フローティングゲートを形成するための第１導電膜を形成する。第１導電膜は多結晶シリコン膜を形成した後、不純物をドーピングして導電性を高める。不純物ドーピングにはＰＯＣｌ３デポジット工程またはイオン注入工程が用いられる。続いて第１導電膜をパターニングして第１導電膜パターン１４０を形成する。共通ソースラインが形成される領域には第１導電膜パターン１４０を形成しない。そして、周辺回路領域は必要によって第１導電膜パターン１４０’を残したり除去する。続いて、第１導電膜パターン１４０、１４０’が形成されている結果物全面にゲート間絶縁膜１３４、１３４’を形成する。ゲート間絶縁膜１３４、１３４’は酸化膜／窒化膜／酸化膜を各々５０−９０Å／８０−１２０Å／５０−６０Åの厚さで形成したＯＮＯ膜で形成することが望ましい。ＯＮＯ膜厚は酸化膜に換算すれば１３０〜２００Å程度になるようにする。
【００５８】
図３０及び図３１に示すように、周辺回路領域のトランジスタ形成のために、セルアレー領域はマスクパターン２０１で保護して周辺回路領域に形成されたゲート間絶縁膜１３４’、第１導電膜パターン１４０’及び絶縁膜１３２’を除去する。マスクパターン２０１はフォトレジスト膜を用いて形成する。この時図２８の段階で周辺回路領域の第１導電膜パターン１４２’を取り除いたならばゲート間絶縁膜１３４’と絶縁膜１３２’とのみを除去すれば良い。
【００５９】
図３２及び図３３に示すように、図３０及び図３１のマスクパターン２０１を取り除いて、周辺回路領域の露出された基板１０４’上にゲート絶縁膜１３３’を成長した後、全面にコントロールゲート用第２導電膜１４４、１４４’を積層して、その上にマスク用絶縁膜１３５、１３５’を積層している。第２導電膜１４４、１４４’は多結晶シリコン膜の単一膜または多結晶シリコン膜とタングステンシリサイド、チタンシリサイドまたはタンタルシリサイドのような金属シリサイド膜の二重膜として形成する。マスク用絶縁膜１３５、１３５’は酸化膜、窒化膜、酸化膜と窒化膜との複合膜、酸化膜と多結晶シリコン膜との複合膜で３０００〜５０００Å程度の厚さで形成する。このマスク用絶縁膜１３５、１３５’の機能は後述する。
【００６０】
図３４及び図３５に示すように、エッチング用マスクパターン２０２、２０２’を用いてマスク用絶縁膜パターン１３５Ｐ、１３５’Ｐを形成した後、引続きセルアレー領域にコントロールゲート１４４Ｐを、周辺回路領域には必要によってトランジスタのゲート１４４’Ｐを形成する。
【００６１】
この過程は図３４及び図３５に示すように、エッチング用マスクパターン２０２、２０２’をマスクとしてマスク用絶縁膜１３５、１３５’と第２導電膜１４４、１４４’とを連続的にエッチングすることによって遂行することもできる。エッチング用マスクパターン２０２、２０２’を用いてマスク用絶縁膜１３５、１３５’のみをまずエッチングしてコントロールゲートを定義するマスク用絶縁膜パターン１３５Ｐ、１３５’Ｐを形成した後、エッチング用マスクパターン２０２、２０２’を取り除いてマスク用絶縁膜パターン１３５Ｐ、１３５’Ｐをマスクとして第２導電膜１４４、１４４’をエッチングしてコントロールゲート１４４Ｐ及び周辺回路トランジスタのゲート１４４’Ｐを形成する二段階で遂行することもできる。
【００６２】
このように二段階でコントロールゲート１４４Ｐと周辺回路トランジスタのゲート１４４’Ｐとを形成する理由は次のようである。第２導電膜１４４、１４４’が多結晶シリコン膜と金属シリサイド膜との二重膜として形成された場合、厚い二重膜をエッチングするためには厚いエッチング用マスクパターン２０２、２０２’、例えば厚いフォトレジストパターンを形成しなければならない。この場合、厚いフォトレジストパターン２０２、２０２’をそのまま用いるとパターンが稠密した領域にはエッチングガスが均一に供給できずエッチングの均一度が落ちる。したがって、厚いフォトレジストパターン２０２、２０２’を取り除いた後、マスク用絶縁膜パターン１３５Ｐ、１３５’Ｐのみをマスクとして用いて第２導電膜１４４、１４４’をエッチングすればエッチング不均一の問題が解決される。また、このマスク用絶縁膜パターン１３５Ｐ、１３５’Ｐは後続工程で進められるコントロールゲート１４４Ｐの長手方向に隣接したセルのソース領域間に形成された素子分離膜１３０のエッチング時コントロールゲート１４４Ｐを保護する役割もする。
【００６３】
図３６及び図３７を参照すると、周辺回路領域をマスクパターン２０３’で保護して、セルアレー領域に形成されたマスク用絶縁膜パターン１３５Ｐとコントロールゲート１４４Ｐとをマスクとしてゲート間絶縁膜１３４、第１導電膜パターン１４０をエッチングしてフローティングゲート１４０Ｐ、ゲート間絶縁膜パターン１３４Ｐ及びコントロールゲート１４４Ｐで構成された積層ゲートを完成する。この時、共通ソースラインが形成される素子分離膜１３０上にもゲート間絶縁膜パターン１３４Ｐ、コントロールゲート１４４Ｐ及びマスク用絶縁膜パターン１３５Ｐが順序とおり積層されている構造物が形成される。ここでコントロールゲート１４４Ｐと周辺回路トランジスタのゲート１４４’Ｐとをマスクとして基板上にＬＤＤ用Ｎ型不純物を注入できる。
【００６４】
図３８及び図３９に示すように、図９のソースライン用不純物拡散領域とバルクバイアスジャンクションが形成される半導体基板領域を露出させるためのエッチングマスクパターン２０４とを利用してセルアレー領域のドレーン領域とコントロールゲート１４４Ｐとの一部を包みながらソースラインとバルクバイアスコンタクトジャンクションとが形成される領域にある素子分離膜１３０を露出すると同時に、周辺回路領域の一部素子分離膜１３０’も露出するマスクパターン２０４、２０４’を形成する。
【００６５】
このマスクパターン２０４を用いて素子分離膜１３０、１３０’をエッチングすれば、セルアレー領域ではコントロールゲート１４４Ｐとその上に積層されたマスク用絶縁膜パターン１３５Ｐとにより自己整列されて、コントロールゲート１４４Ｐの長手方向に隣接したセルのソース領域間の素子分離膜１３０が取り除かれてソースラインが形成される領域とバルクバイアスコンタクトジャンクションが形成される領域とが露出される。この時、コントロールゲート１４４Ｐ上に積層されているマスク用絶縁膜パターン１３５Ｐが素子分離膜１３０エッチング時コントロールゲート１４４Ｐが損傷されることを防止する。また、図３８に示すように周辺回路領域の素子分離膜１３０’の一部も取り除かれて周辺回路用バルクバイアスジャンクションが形成される領域が露出される。前記素子分離膜１３０、１３０’のエッチング工程前または後に積層ゲートの側壁にスペーサ（図示せず）を形成する工程をさらに実施することもできる。望ましくは、素子分離膜１３０、１３０’のエッチング工程前にスペーサを形成する。
【００６６】
図４０及び図４１を参照すると、ソースライン用不純物拡散領域及びバルクバイアスジャンクション形成用マスクパターン２０４、２０４’を取り除いてソース、ドレーン領域及びソースライン用不純物拡散領域を形成するためのイオンとバルクバイアスジャンクションを形成するためのイオンとを注入する。イオン注入過程は二段階に分けて実施する。まず、セルアレー領域中ソースとドレーン領域及びソースライン用不純物拡散領域が形成される領域を限定すると同時に周辺回路領域中ＮＭＯＳトランジスタのソースとドレーン領域及びＮ＋ガードバンドを形成する領域を限定するイオン注入マスクパターン（図９の１５０）を利用して基板１００、１００’上にＮ型イオン注入マスクパターン（図示せず）を形成した後、Ｎ＋不純物、例えばヒ素（Ａｓ）やリン（Ｐ）を注入する（１０８、１０８’）。Ｎ型イオン注入マスクパターンを取り除いた後、セルアレー領域中バルクバイアスジャンクションが形成される領域及び周辺回路領域中ＰＭＯＳトランジスタのソースとドレーン領域及びＰ＋ガードバンドを形成する領域を限定するパターン（図９の１６０）を利用してＰ型イオン注入マスクパターン（図示せず）を形成した後、Ｐ＋不純物、例えばホウ素（Ｂ）やニフッ化ホウ素（ＢＦ２）を注入する（１１０）。
【００６７】
図４０で周辺回路領域中素子分離膜１３０’が取り除かれた位置に注入される不純物の導電型がＮ＋であって、その下のＰウェル１０４’と反対の導電型として示されているが、この導電型はこの部分に形成される周辺回路用バルクバイアスコンタクトの目的によって変わることもできる。すなわち、この部分に形成されるバルクバイアスコンタクトがラッチアップ防止のためのガードバンド用コンタクトまたは静電気放電防止用コンタクトであれば、図４０に示すようにＰウェル１０４’と反対導電型としてイオン注入して、素子間分離のためのガードバンド用バルクバイアスコンタクトであればＰウェル１０４’と同一な導電型としてイオン注入できる。
【００６８】
図４２及び図４３に示すように、イオン注入後全面に層間絶縁膜１３６、１３６’として高温酸化膜とＢＰＳＧとを各々１０００Åおよび５０００Å程度に積層して９００℃程度の温度でリフローさせ平坦化する。続いて、層間絶縁膜１３６をエッチングしてセルアレー領域中ビットラインコンタクトホール１７０、共通ソースラインコンタクトホール１７２及びバルクバイアスラインコンタクトホール１７４、周辺回路用バルクバイアスジャンクションを露出させるコンタクトホール１７０’を形成する。続いて金属または金属シリサイドなどの導電層を積層してエッチングしてセルアレー領域のドレーン領域１１５と接続するビットライン１８０、ソースライン１１４及びバルクバイアスジャンクション１１８と同時に接続する共通ソースライン及びバルクバイアスライン１９０及び周辺回路領域の配線１８０’を完成する。
【００６９】
（第６実施例）
図４４ないし図６３は本発明の第６実施例による不揮発性メモリ素子の製造工程を示す。
【００７０】
図４４ないし図４７に示すように、基板６００内にセルアレー領域と周辺回路領域とが形成されるバルク領域を形成して、素子分離膜６０５を形成して活性領域を限定して、活性領域上にトンネリング酸化膜６１２、フローティングゲート６１５、ゲート間絶縁膜６１７及び多結晶シリコン膜６１８及びシリサイド膜６１９の二重膜で構成されたコントロールゲート６２０からなった積層ゲート６２５を形成する工程までは第５実施例による不揮発性メモリ素子の製造方法と同一に実施する。ただし共通ソースライン（図１６の７００）が形成される領域が素子分離膜上に定義されることでなく活性領域（図１６の６１０）上に定義されるという点においてのみ違いがある。次に積層ゲート６２５が形成された結果物全面に酸化膜、窒化膜または多結晶シリコン膜を形成した後、エッチバックして積層ゲート６２５の側壁にスペーサ６２７を形成する。
【００７１】
引き続き、積層ゲート６２５が形成された結果物上にソース及びドレーン領域形成用マスクパターン６２９を形成する。マスクパターン６２９はフォトレジストを塗布した後これをパターニングして形成する。このマスクパターン６２９をイオン注入マスクとして用いてＮ型不純物を注入してソース領域６３０及びドレーン領域６３５を形成する。その結果複数個のメモリセルが基板６００上にマトリックス状に配列される。
【００７２】
図４８ないし図５１に示すように、ソース／ドレーン領域６３０、６３５形成用イオン注入マスクパターン６２９を取り除いた後、図１６に示すバルクバイアスジャンクション領域を定義するイオン注入マスクパターン６４０を形成する。マスクパターン６４０はコントロールゲート６２０の幅方向に隣接した二つのソース６３０領域間の活性領域を露出させる。このマスクパターン６４０をイオン注入マスクとして用いてＰ型の不純物をイオン注入して複数個のバルクバイアスジャンクション６４５を形成する。
【００７３】
図５２ないし図５５に示すように、バルクバイアスジャンクション６４５を定義するイオン注入マスクパターン６４０を取り除いた後、基板６００全面に第１層間絶縁膜６５０を形成する。まず高温酸化膜を基板６００全面に５００Åないし１０００Å厚さで形成した後、高温酸化膜上にＢＰＳＧ膜を４０００Åないし６０００Å厚さで順序とおり蒸着する。続いてＢＰＳＧ膜を８５０℃ないし９００℃で１０ないし２０分間リフローして平坦化させて第１層間絶縁膜６５０を形成する。
【００７４】
続いて、第１層間絶縁膜６５０上にソースラインコンタクトホール、ビットラインコンタクトホール及びバルクバイアスラインコンタクトホールを定義するマスクパターン６５１を形成する。マスクパターン６５１はフォトレジスト膜を塗布した後パターニングして形成する。マスクパターン６５１をエッチングマスクとして用いて第１層間絶縁膜６５０をエッチングしてソース領域６３０及び素子分離領域６０５をコントロールゲート、すなわちワードライン６２０の長手方向に連続的に露出させるソースラインコンタクトホール６５３、ドレーン領域６３５を各々露出させるビットラインコンタクトホール６５６及びバルクバイアスジャンクション６４５を各々露出させるバルクバイアスラインコンタクトホール６５９を形成する。
【００７５】
図５６ないし図５９に示すように、コンタクトホール６５３、６５６、６５９を定義するマスクパターン６５１を取り除いた後、コンタクトホール６５３、６５６、６５９を埋め込む第１導電膜を形成する。第１導電膜は金属、金属シリサイドまたは多結晶シリコン等の導電物質で形成される。特に、抵抗が低い導電物質、例えば、タングステンを用いて形成することが望ましい。第１導電膜を形成した後、これをエッチバックまたは化学機械的研磨で平坦化してソースラインコンタクトホール６５３内にはソースライン６５４を、ビットラインコンタクトホール６５６内にはビットラインプラグ６５７を、バルクバイアスラインコンタクトホール６５９内にはバルクバイアスラインプラグ６６０を各々形成する。したがって、ソースライン６５４は図５９に示すように、ワードライン６２０方向に隣接したセルのソース領域６３０を連結するようになる。
【００７６】
引き続き、ソースライン６５４、ビットラインプラグ６５７及びバルクバイアスラインプラグ６６０が形成された結果物全面に第２層間絶縁膜６７０を形成する。第２層間絶縁膜６７０は酸化物などを用いて形成する。引続き、第２層間絶縁膜６７０上にビアホール形成用マスクパターン６７１を形成する。ビアホール形成用マスクパターン６７１もフォトレジストを塗布した後パターニングして形成する。
【００７７】
ビアホール形成用マスクパターン６７１をエッチングマスクとして用いて第２層間絶縁膜６７０をエッチングしてソースライン６５４を各々露出させる複数個の共通ソースラインビアホール６７３、ビットラインプラグ６５７を各々露出させる複数本のビットラインビアホール６７６及びバルクバイアスラインプラグ６６０を各々露出させる複数個のバルクバイアスラインビアホール６７９を各々形成する。
【００７８】
図６０から図６３を参照すると、ビアホール形成用マスクパターン６７１を取り除いた後前記ビアホール６７３、６７６、６７９を各々埋め込んで前記第２層間絶縁膜６７０上に一定厚さになるように第２導電膜を形成する。
第２導電膜は金属、金属シリサイドまたはポリサイドを用いて形成する。引続き第２導電膜をパターニングしてソースライン６５４を連結する複数個の共通ソースライン６８０、ワードライン６２０と垂直方向に隣接したドレーン領域６３５とを連結する複数本のビットライン６９０及び活性領域内に形成されたバルクバイアスジャンクション６４５を連結し、ソースライン６５４と交差する複数個のバルクバイアスライン７００を完成する。
【００７９】
（第７実施例）
本発明の第７実施例による不揮発性メモリ素子の製造工程は本発明の第５実施例による不揮発性メモリ素子の製造工程と大部分の工程において同一に進められる。ただし、共通ソースラインをバルクバイアスラインとして形成することでなく、共通ソースラインはセルアレー領域内の活性領域上に形成して、メモリセルアレー領域の周辺部にローディング効果を減少させるためにダミーセルアレー領域をさらに形成してダミーセルアレー領域に形成されるダミービットラインをバルクバイアスラインとして形成するという点においてのみ違いがある。
【００８０】
以下、図６４から図６９を参考にして本発明の第７実施例による不揮発性メモリ素子の製造工程を説明する。図６４及び図６７は図２２のａ−ａ’線に沿って切った断面図であり、図６５及び図６８は図２２のｂ−ｂ’線に沿って切った断面図であり、図６６及び図６９は図２２のｃ−ｃ’線に沿って切った断面図である。
【００８１】
具体的に、半導体基板１００に必要なウェル１０２、１０４、を形成してセルアレー領域と周辺回路部が形成されるバルク領域とを定義して、素子分離膜を形成してメモリセルが形成される活性領域とダミーセルが形成される活性領域とを定義した後、トンネリング絶縁膜１３２、フローティングゲート１４０Ｐ及びゲート間絶縁膜１３４Ｐ及びコントロールゲート１４４Ｐで構成された積層ゲートを形成して、ソースライン用不純物拡散領域形成用エッチングマスクパターン（図２２の２０４’）を用いた自己整列エッチング工程を実施してコントロールゲート１４４Ｐ、すなわちワードラインの長さ方向に隣接したソース領域間の素子分離膜をエッチングする段階までは本発明の第５実施例と同一に進める。
【００８２】
本発明の第７実施例によるソースライン用不純物拡散領域形成用エッチングマスクパターン（図２２の２０４’）は、不純物拡散領域が形成される領域のみ定義してバルクバイアスジャンクションが形成される領域は定義しないという点においてのみ第１実施例のパターン（図９の２０４）と差がある。
【００８３】
引き続き、ソース、ドレーン及びソースライン用不純物拡散領域形成用イオン注入マスクパターン（図２２の１５０’）を用いて基板１００上にイオン注入マスクパターン（図示せず）を形成する。このイオン注入マスクパターンはダミーセルアレー領域中、バルクバイアスジャンクションが形成される領域のみ遮って残りダミーセル領域とメモリセル領域とを露出させる。イオン注入マスクパターンを用いてＮ型不純物イオンを注入してソース領域１１４及びドレーン領域１１５とソースライン用不純物拡散領域１１６とを形成する。
【００８４】
続いて、積層ゲート形成のためのエッチング工程及び前記イオン注入時受けたトンネリング絶縁膜の損傷を回復して注入されたＮ型不純物が積層ゲートの縁と適切にオーバーラップされるように所望する深さまで拡散させるために熱処理工程を進める。この熱処理工程は必要に応じて省略されることもある。
【００８５】
次に、バルクバイアスジャンクション形成用イオン注入マスクパターン（図２２の１６０’）を用いて基板上にイオン注入マスクパターン（図示せず）を形成する。このイオン注入マスクパターンは周辺回路部のＰジャンクションを一緒に定義することもできる。このイオン注入マスクパターンを用いてＰ型不純物例えば、ニフッ化ホウ素などをイオン注入して図６１に示すようにダミーセルのドレーン領域及びソース領域にバルクバイアスジャンクション１１８を形成する。もちろんバルクバイアスジャンクション１１８はダミーセルのドレーン領域にのみまたはソース領域にのみ形成される場合もある。
【００８６】
望ましくは、バルクバイアスジャンクションを定義するイオン注入マスクパターン（図２２の１６０’）とソース、ドレーン領域及びソースライン用不純物拡散領域を定義するイオン注入マスクパターン（図２２の１５０’）は所定距離離隔されて配置されて図６６に示すようにソースライン用不純物拡散領域１１６とバルクバイアスジャンクション１１８とが分離されるように形成することが望ましい。
【００８７】
以後、図６７から図６９に示すように、層間絶縁膜１３６を形成した後、フォトエッチング工程を利用してビットラインコンタクトホール１７０、ダミービットラインコンタクトホール（図２２の１７２）及びバルクバイアスラインコンタクトホール１７４を各々形成して、導電膜を浸せき及びパターニングしてビットライン１８０、ダミービットライン１８２及びバルクバイアスラインとして機能するダミービットライン１９０’を形成する工程は用いるパターンの形態のみ異なるのみ本発明の第５実施例と実質的に同一な方式で進める。
【００８８】
【発明の効果】
本発明による不揮発性メモリ素子によるとセルアレー部内にバルクバイアスコンタクト構造を備える。したがって、メモリセルの位置に関係なく均一で確実にセルアレー領域が形成されているバルク領域の電圧を一定電圧以下に維持することができるという効果がある。
【００８９】
バルクバイアスジャンクションを素子分離膜を取り除いて露出された半導体基板内に形成して共通ソースラインをバルクコンタクトジャンクションと連結されるバルクバイアスラインに用いる場合にはレイアウト時セルアレー領域内にバルクバイアスラインを別設する必要がない。
【００９０】
一方、金属ラインで構成されたソースラインを備える場合には従来に比べて少ない数の共通ソースラインを形成しても素子特性をそのまま維持することができるのでバルクバイアスラインを従来の共通ソースライン位置に配列させることができる。
【００９１】
更に、ローディング効果を減少させるために形成するダミーセルアレー領域もバルクバイアスコンタクト構造を形成する領域として用いることができる。
【００９２】
すなわち、本発明による不揮発性メモリ素子はメモリセルアレーの面積は増大させずにセルとバルクバイアスコンタクトとの間の距離を著しく減少させることができる効果がある。したがって、メモリセルが形成されているバルクの電圧を一定電圧以下に効果的に維持することができる。
【００９３】
また周辺回路領域に形成されなければならないバルクバイアスコンタクトも素子分離膜を取り除いて形成することによって、従来活性領域にバルクバイアスコンタクトを形成した方法に比べてバルクバイアスコンタクト形成のための活性領域が要らないのでチップのレイアウト面積を減少させることができる。
【００９４】
特に、素子分離膜を取り除いてその席にバルクバイアスコンタクトを形成するようになれば、チップ設計後製造されたチップを評価した結果バルクバイアスコンタクトと関連して誤差が生じてレイアウトを変更しても最初工程、すなわち素子分離膜を形成してバルクバイアスコンタクトが形成される活性領域を定義する工程から再び遂行する必要なくワードラインを形成した後、素子分離膜を取り除く工程から再び遂行すれば良いので、工程検証時間が縮まってそれによって開発期間も縮まるという利点がある。
【図面の簡単な説明】
【図１】不揮発性メモリ素子のプログラム時、非選択されたセルのドレーンターンオン現象を説明するための等価回路図である。
【図２】図１に示すセルＢの等価回路図である。
【図３】従来の不揮発性メモリ素子においてセルアレー領域とバルクバイアスコンタクト構造間の位置を説明するための平面図である。
【図４】従来の不揮発性メモリ素子においてセルアレー領域とバルクバイアスコンタクト構造間の位置を説明するための平面図である。
【図５】従来の不揮発性メモリ素子においてセルアレー領域とバルクバイアスコンタクト構造間の位置を説明するための平面図である。
【図６】従来の不揮発性メモリ素子においてセルアレー領域とバルクバイアスコンタクト構造間の位置を説明するための平面図である。
【図７】従来の素子分離膜間の活性領域にバルクバイアスコンタクトを形成した場合を示した断面図である。
【図８】本発明の第１実施例による不揮発性メモリ素子のセルアレー領域の等価回路図である。
【図９】図８のセルアレー領域の一部分に対するレイアウト図である。
【図１０】図９のａ−ａ’線に沿って切った断面図である。
【図１１】図９のｂ−ｂ’線に沿って切った断面図である。
【図１２】本発明の第２実施例による不揮発性メモリ素子のセルアレー領域の一部分に対するレイアウト図である。
【図１３】図１２のｂ−ｂ’線に沿って切った断面図である。
【図１４】本発明の第３実施例による不揮発性メモリ素子のセルアレー領域の等価回路図である
【図１５】プログラム及び消去動作時セルのスレショルド電圧分布を示すグラフである。
【図１６】図１４のセルアレー領域の一部分に対するレイアウト図である。
【図１７】図１６のａ−ａ’線に沿って切った断面図である。
【図１８】図１６のｂ−ｂ’線に沿って切った断面図である。
【図１９】図１６のｃ−ｃ’線に沿って切った断面図である。
【図２０】図１６のｄ−ｄ’線に沿って切った断面図である。
【図２１】本発明の第４実施例による不揮発性メモリ素子のセルアレー領域の等価回路図である。
【図２２】図２１のセルアレー領域の一部分に対するレイアウト図である。
【図２３】図２２のａ−ａ’線に沿って切った断面図である。
【図２４】図２２のｂ−ｂ’線に沿って切った断面図である。
【図２５】図２２のｃ−ｃ’線に沿って切った断面図である。
【図２６】本発明の第５実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図２７】本発明の第５実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図２８】本発明の第５実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図２９】本発明の第５実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図３０】本発明の第５実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図３１】本発明の第５実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図３２】本発明の第５実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図３３】本発明の第５実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図３４】本発明の第５実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図３５】本発明の第５実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図３６】本発明の第５実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図３７】本発明の第５実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図３８】本発明の第５実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図３９】本発明の第５実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図４０】本発明の第５実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図４１】本発明の第５実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図４２】本発明の第５実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図４３】本発明の第５実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図４４】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図４５】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図４６】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図４７】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図４８】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図４９】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図５０】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図５１】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図５２】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図５３】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図５４】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図５５】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図５６】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図５７】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図５８】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図５９】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図６０】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図６１】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図６２】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図６３】本発明の第６実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図６４】本発明の第７実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図６５】本発明の第７実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図６６】本発明の第７実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図６７】本発明の第７実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図６８】本発明の第７実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【図６９】本発明の第７実施例による不揮発性メモリ素子の製造方法を示した断面図である。
【符号の説明】
１０    半導体基板
３０    素子分離膜
３４    層間絶縁膜
４０    領域
５０    金属膜パターン
８０    バルクバイアスコンタクト構造
１００    基板
１００    半導体基板
１０２    ウェル
１０４    ポケット型Ｐ型ウェル
１１４    ソース領域
１１５    ドレーン領域
１１６    ソースライン
１１８    バルクバイアスジャンクション
１２０    活性領域
１３０    素子分離膜
１３２    トンネリング絶縁膜
１３４Ｐ  ゲート間絶縁膜
１３５    マスク用絶縁膜
１３６    層間絶縁膜
１４０    導電膜パターン
１６５    ソースライン
１７０    コンタクトホール
１８０    ビットライン
１９０    ダミービットライン
２０１    マスクパターン
２０２    フォトレジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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