(57)【特許請求の範囲】
【請求項１】
支持基板領域から分離されたコントローラ側半導体領域とネットワーク側半導体領域の２領域からなる半導体領域を備え、ネットワークと接続されるインターフェース装置において、
前記ネットワーク側半導体領域にレギュレータが設けられ、
前記ネットワーク側半導体領域を、当該ネットワーク側半導体領域の支持基板にある端子を介して前記ネットワークの電源線に接続したことを特徴とするインターフェース装置。
【請求項２】
請求項１に記載のインターフェース装置において、
前記支持基板領域は、前記支持基板領域から分離されたネットワーク側半導体領域の電源電極に接続されていることを特徴とするインターフェース装置。
【請求項３】
請求項１に記載のインターフェース装置において、
前記インターフェース装置は、前記ネットワークに接続されるトランシーバを備えていることを特徴とするインターフェース装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば生産ライン等で使用される制御装置とセンサ、アクチュエータ等のフィールド機器をネットワークに接続するためのインタフェース装置に関する。
【背景技術】
【０００２】
生産ラインなどで使用されるセンサ、アクチュエータ等のフィールド機器に対する電路の接続は、従来は個別配線による方法が一般的であった。
しかし、近年は、柔軟なシステム構築が可能なフィールドネットワークによる接続に移行しつつあるが、この場合、ネットワークに接続するためのインタフェース装置が必要になる。
【０００３】
ところで、インターフェースには電源が必要であるが、ここで、敷設距離の長いネットワークに、インターフェースを介して多数のフィールド機器が接続されているシステムの場合、ネットワークからインターフェースに給電するのが通例である。
【０００４】
そして、この場合、給電のためには、ネットワークから給電された電圧をインターフェース系で使用する電圧に変換するレギュレータ部と、ネットワークと信号の授受を行うためのトランシーバ部、それに通信系とフィールド機器を制御するマイコンなどのコントローラ部及びネットワークとフィールド機器を電気的に隔離するためのアイソレータ部などが必要である。
【０００５】
ところで、このとき、システムが大きくなると、電源装置から距離的に遠いところでは、ネットワークによる電圧降下が大きくなってしまい、インターフェース装置が動作しなくなってしまう虞れがあり、このためネットワークの構成が制限され、フィールドネットワークの利点が生かせなくなるので、インターフェース装置の低消費電力化が必要になる。
【０００６】
ここで、従来のインターフェース装置では、アイソレータ部として一般的にフォトカプラが採用されているが、これは比較的消費電力が多く、且つＩＣに対しては個別部品となるので、小型化が困難である。
【０００７】
そこで、例えば、特開平１１−３１７４４５号及び特開平１１−１３６２９３号の各公報では、回路基板としてＳＯＩ(Silicon On Insulator)基板などの誘電体分離(ＤＩ：Dielectric Isolation)基板を用い、これに静電容量式のアイソレータを搭載したオンチップ構成の半導体装置について開示している。
【０００８】
この従来技術によれば、フォトカプラを用ず、静電容量により電気的隔離を得るようにしているので、これによりインターフェース装置を構成すれば、小型化と低消費電力化を容易に得ることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記従来技術は、誘電体分離基板によるノイズ伝播について配慮がされておらず、回路の誤動作と素子の劣化に問題があった。
ＳＯＩ基板上にトランシーバ部と容量式アイソレータ部が集積形成されたインターフェース装置を、ネットワークからの給電により動作させると、ネットワークからのノイズにより、インターフェース装置が誤動作する可能性がある。
【００１０】
つまり、ネットワークからトランシーバ部にノイズが入りこんだとすると、半導体支持基板を介して薄膜半導体層にも電圧が誘起されてしまうので、ノイズによる誤動作が発生してしまうのである。
また、この場合、ノイズにより、更に薄膜半導体層にある素子の特性が劣化してしまう虞れもある。これは、埋め込み絶縁膜に電荷が蓄積されたり、電荷の空乏化が生じてしてしまうためである。
【００１１】
ここで、従来技術におけるノイズの影響について、図３により、更に詳しく説明すると、まず、誘電体分離基板を用いた半導体装置では、図示のように、半導体基板内に埋込絶縁膜４１２を形成させ、これにより、半導体基板を厚み方向に二分し、一方(図では下側)を半導体支持基板領域４１１とし、他方(同じく上側)を回路素子形成用の半導体領域に分離した構造に作られている。
【００１２】
また、回路素子形成用の半導体領域は、領域絶縁部(絶縁溝)４１０により、更に面方向にも分離され、コントローラ側領域４０７とネットワーク側領域４０８の２種の薄膜シリコン層に分離されている。
つまり、この場合、１枚の半導体基板が領域絶縁部と埋込絶縁膜４１２によって、３種の領域に分離された構造となっている。
【００１３】
ここで、コントローラ側領域４０７に形成させた回路は、ネットワーク側領域４０８に形成させた回路と電気的に隔離してあり、必要な信号の伝達経路は静電容量結合によるアイソレータ部により与えられるようになっている。
【００１４】
そして、ネットワーク側領域４０８の回路には、ネットワークの電源Ｖ＋、Ｖ−から給電され、コントローラ側領域４０７にある回路は、コントローラ側の電源ＶＤＤ２、ＧＮＤ２から給電される。
一方、半導体支持基板領域４１１は何処にも接続されず、フローティングされている。
【００１５】
ここで、いま、ネットワークの電源Ｖ＋、Ｖ−は、例えば２４Ｖの電圧であるが、ここでネットワークに、高い電圧のノイズが誘起されたとすると、ネットワーク側領域４０８に、この高い電圧のノイズが印加される。なお、このときのノイズの電圧は、例えば５００Ｖにも達することがある。
【００１６】
このノイズは、コントローラ側領域４０７に、領域絶縁部を介してネットワーク側領域４０８から直接、静電的に印加されるだけではなく、半導体支持基板領域４１１がフローティングされているので、ネットワーク側領域４０８から埋込絶縁膜４１２を介して半導体支持基板４１１に誘起した後、更に埋込絶縁膜４１２を介してコントローラ側領域４０７に、静電容量により分圧された形でも印加される。
【００１７】
このとき、領域絶縁部４１０により、コントローラ側領域４０７とネットワーク側領域４０８の間に形成される静電容量は、各領域４０７、４０８の厚さが薄いため、小さな値にしかならないので、この部分を介して直接印加されるノイズはあまり問題にならない。
【００１８】
一方、半導体支持基板４１１と、コントローラ側領域４０７並びにネットワーク側領域４０８は、面で接しているため、これらの間に形成される静電容量はかなり大きくなってしまうので、ネットワーク側領域４０８から埋込絶縁膜４１２を介してコントローラ側領域４０７に対して誘起されるノイズは、かなりの大きさの電圧になってしまう。
【００１９】
このとき、埋込絶縁膜が電荷を蓄積したり、空乏化されてしまうため、素子の特性が劣化してまうのである。
【００２０】
本発明の目的は、ノイズによる誤動作と特性の劣化が充分に抑えられるようにした誘電体分離基板によるインターフェース装置を提供することにある。
【課題を解決するための手段】
【００２１】
上記目的は、支持基板領域から分離されたコントローラ側半導体領域とネットワーク側半導体領域の２領域からなる半導体領域を備え、ネットワークと接続されるインターフェース装置において、前記ネットワーク側半導体領域にレギュレータが設けられ、前記ネットワーク側半導体領域を、当該ネットワーク側半導体領域の支持基板にある端子を介して前記ネットワークの電源線に接続したことにより達成される。
【００２２】
このとき、前記支持基板領域は、前記ネットワークに接続される半導体領域の電源電極に接続されているようにしてもよい。
【００２３】
また、このとき、前記インターフェース装置は、前記ネットワークに接続されるトランシーバを備えているようにしてもよい。
【００２４】
なお、本発明は、誘電体で支持基板領域から分離された少なくとも２領域の半導体領域を備え、これらの半導体領域の各々に形成された集積回路の間での電気的な隔離を静電容量により与えるようにしたインタフェース装置において、前記集積回路の中のネットワークに接続される方の集積回路は、第１の耐圧特性を有する第１のデバイスと、前記第１の耐圧より低い電圧の第２の耐圧特性を有する第２のデバイスとを備え、前記第１のデバイスは第１の電源から給電され、前記第２のデバイスは前記第１の電源とは絶縁された第２の電源から給電されるようにしたものであってもよい。
【００２５】
このとき、上記した何れかのインターフェース装置を複数、共通のネットワークークに接続してもよい。
【００２６】
ここで、上記した従来技術の問題点について説明すると、これは、薄膜シリコン層と半導体支持基板との間に電位差を生じ、薄膜シリコン層に形成する素子がこの電界の影響を受けることにより特性が変動するということであり、従って、半導体支持基板と薄膜シリコン層との間に電位差を生じない条件が、課題を解決する条件となる。
【００２７】
また、ここで、ネットワーク用のインターフェース装置は、ネットワークに接続して動作する。つまり、ネットワークに接続した薄膜シリコン層に形成する回路の電源電位は、ネットワークの電源電位変動に伴って変化する。
【００２８】
従って、半導体支持基板と、ネットワークに接続した薄膜シリコン層の間に電位差を生じないようにするためには、半導体支持基板をネットワークに接続し、半導体支持基板の電位がネットワークと同電位になるようにしてやれば、課題は解決できる。
【００２９】
ところで、図３の従来技術で説明したように、回路素子を形成する領域は、例えば領域絶縁部によりネットワーク側領域４０８とコントローラ側領域４０７の２つの領域に分離している。すなわち、ネットワーク側領域４０８の領域に形成する回路の電源はネットワークの電源Ｖ＋、Ｖ−から給電し、コントローラ側領域４０７は、ネットワーク側領域４０８から電気的に絶縁されている。
【００３０】
そこで、半導体支持基板をネットワークに接続してやれば、ネットワーク側領域４０８と半導体支持基板は共にネットワーク電源と同電位になり、ネットワーク電源線にコモンノイズが発生しても、ネットワーク側領域４０８と半導体支持基板の間にはノイズによる電位差は発生しない。
従って、この解決手段により、ネットワーク側領域４０８に形成する素子に対するノイズの影響を防止することができるのである。
【００３１】
一方、このときの電源は、コントローラ側の電源ＶＤＤ２、ＧＮＤ２に接続していて、コントローラ側領域４０７は、ネットワーク側領域４０８とは電気的に絶縁されていている。
【００３２】
従って、上記のように、半導体支持基板をネットワークに接続した場合、半導体支持基板はネットワーク電源に接続されているので、ネットワーク電源線にコモンノイズが発生すると、コントローラ側領域４０７と半導体支持基板の間にはネットワーク電源線に発生したノイズにる電位差が発生し、このため、コントローラ側領域４０７に形成した素子は、ネットワークノイズの影響を受ける可能性がある。
【００３３】
ところで、ＳＯＩ基板上に形成する素子には、ネットワークノイズの影響を強く受ける種類の素子と、ほとんど影響を受けない種類の素子がある。
例えば、耐圧の高いＭＯＳトランジスタは、前者のノイズの影響を受け易い種類の素子であり、５Ｖ以下で動作する通常のＭＯＳトランジスタは、後者のノイズの影響を受け難い種類の素子である。
【００３４】
ここで、ネットワークからのノイズは、半導体支持基板側から素子に影響を及ぼすので、半導体支持基板側に近い領域まで素子領域が延びて形成されている種類の素子は、ノイズの影響を受け易く、反対に、半導体の表面に薄く形成する種類の素子は、半導体支持基板側から距離的に分離されているのて、ノイズの影響を受け難い。そこで、ノイズの影響を受け難い種類の素子は、コントローラ側領域４０７に形成させ、ネットワーク側領域４０８には、素子の種類を問わずに形成するようにしてやれば、ネットワークの電源線に発生するノイズの影響をなくすことができる。
【発明の効果】
【００３５】
本発明によれば、少なくともレギュレータの回路をネットワークの電源線と同電位にすることで、ネットワークからのノイズ流入をほぼゼロに近くまで減少させることができ、半導体素子としての機能を維持させることができる。
従来の技術では、ノイズにより設計時には意図しない電界分布となって半導体素子としての機能が果たせなくなってしまう虞があったが、上記の結果、本発明によれば、このような現象を回避することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明によるインターフェース装置及びインターフェースシステムについて、図示の実施の形態により詳細に説明する。
図１は、本発明の第１の実施形態で、図において、１００はインターフェース装置で、このインターフェース装置１００は、トランシーバ３００、レギュレータ５００、それにダイオード６００を備えたネットワーク側回路１０５と、コントローラ７００を備えたコントローラ側回路１０６とに大きく分けて構成されている。
【００３７】
そして、これらネットワーク側回路１０５とコントローラ側回路１０６が静電容量を用いたアイソレータ４００により電気的に絶縁された状態で結合されていて、フィールド機器８００は、このインターフェース装置１００を介してネットワーク２００に接続されるようになっているが、このネットワーク２００は、第１の信号線２０２、第２の信号線２０３、第１の電源線２０１及び第２の電源線２０４で構成されている。
【００３８】
ここで、まず、インターフェース装置１００のネットワーク側領域１０５につついて説明する。
レギュレータ５００は、例えば一般的な３端子型のもので、ネットワーク２００の第１の電源線２０１とＧＮＤ１(ネットワーク側接地電位)に保たれている接地線１０２の間に接続され、ＶＤＤ１(インターフェース装置のネットワーク側電源電位)を電源線１０１に出力する。
そして、この接地線１０２は誤配線保護用のダイオード６００を介してネットワーク２００の第２の電源線２０４に接続されている。
【００３９】
トランシーバ３００の電源端子はＶＤＤ１電源線１０１に接続され、そのＧＮＤ端子はＧＮＤ１接地線１０２に接続されている。そして、このトランシーバ３００の入出力信号端子３０２、３０３は、夫々ネットワークーク２００の第１の信号線２０２と第２の信号線２０３に接続されている。
ここで、端子３０１は、インターフェース装置１００の半導体支持基板に接続された端子で、これは、ネットワーク２００の第２の電源線２０４に接続されている。
【００４０】
アイソレータ４００の電源は、詳しくは後述するが、ネットワーク側領域１０５ではネットワーク側のＶＤＤ１電源線１０１とネットワーク側のＧＮＤ１接地線１０２に接続され、コントローラ側領域１０６では、コントローラ側のＶＤＤ２電源線１０３とコントローラ側のＧＮＤ２接地線１０４に接続される。
【００４１】
次に、このインターフェース装置１００におけるアイソレータ４００について図２により詳細に説明する。ここで、この図２は、トランシーバ３００が同じＳＯＩ基板４１４上に形成させた場合の実施形態について示したもので、図の(a)は平面図で、(b)は概略側面図である。
【００４２】
図２において、アイソレータ４００は受信用のアイソレータ回路４０５と送信用のアイソレータ回路４０６で構成され、トランシーバ３００と同一のＳＯＩ基板４１４に形成してある。
このＳＯＩ基板４１４は、半導体支持基板電極４１３を備えているが、このとき、ＳＯＩ基板４１４の半導体領域は、埋込絶縁膜４１２により、厚さ方向に２層に分けられ、半導体支持基板電極４１３側を半導体支持基板領域４１１とし、反対側(図(c)では上側)が回路素子を形成する半導体領域に分離されている構造になっている。
【００４３】
そして、この上側にある回路素子形成用の半導体領域が、更に領域絶縁部(絶縁溝)４１０により、図示のように、コントローラ側領域４０７とネットワーク側領域４０８の２領域に分離されている。つまり、半導体基板は、領域絶縁部４１０と埋込絶縁膜４１２によって３領域に分離されていることになる。
【００４４】
受信用アイソレータ４０５と送信用アイソレータ４０６は、トランシーバ３００側では、夫々送信回路３１５と受信回路３１６に接続され、コントローラ７００側では、夫々入出力信号端子７０１、７０２に接続されている。なお、これらアイソレータ回路４０５、４０６の詳細については、図４で後述する。
【００４５】
半導体支持基板領域４１１は、半導体支持基板電極４１３を介して、パッケージ端子３０１に接続されるが、このパッケージ端子３０１は、図１に示すネットワーク２００の第２の電源線２０４に接続されている。
ここで、端子４０１は、図１のＶＤＤ１(インターフェース装置のネットワーク側電源電位)に接続され、端子４０２は、ＧＮＤ１(ネットワーク側接地電位)に０２の間に接続される。
【００４６】
また、端子４０３は、コントローラ側のＶＤＤ２電源線１０３に接続され、端子４０４は、コントローラ側のＧＮＤ２接地線１０４に接続される。
更に、入出力信号端子７０１、７０２は、アイソレータ４００のコントローラ７００側の入出力信号端子となる。
【００４７】
次に、この実施形態の動作について説明する。
まず、図１において、ネットワーク２００からデータを受信する場合について説明すると、トランシーバ３００は、ネットワーク２００の第１の信号線２０２と第２の信号線２０３の信号を受信し、アイソレータ４００を介してコントローラ７００に送信する。
【００４８】
そして、コントローラ７００は、ネットワーク２００から受信したデータの宛先を判断し、それがインターフェース装置１００宛ての場合は、受信したデータをフィールド機器８００に送信する。このときフィールド機器８００が、例えばアクチュエータの場合は、受信したデータがアクチュエータの操作量に反映される。
【００４９】
次に、フィールド機器８００からネットワーク２００にデータを送信する場合について説明する。
フィールド機器８００が、例えばセンサの場合は、コントローラ７００は、センサで検出した物理量に対応する信号を受信する。
コントローラ７００は、まずネットワーク２００が使用可能か判断し、ネットワークのデータ形式に変換後、アイソレータ４００を介してトランシーバ３００にデータを伝達する。
【００５０】
トランシーバ３００は、入力されたデータをネットワーク２００の電気的仕様に合わせて変換し、ネットワーク２００上に信号を送信する。
レギュレータ５００は、ネットワーク２００から給電される電圧(例えば２４Ｖの電圧)をトランシーバ３００とアイソレータ４００の動作電圧(例えば５Ｖの電圧)に変換する。
【００５１】
なお、この実施形態では、図２に示したように、トランシーバ３００とアイソレータ４００が同一のＳＯＩ基板４１４上に集積形成されているが、このとき、本発明の実施形態としては、レギュレータ５００は、このＳＯＩ基板４１４上に集積されていても、されていなくても構わない。
【００５２】
動作の説明に戻り、図２から明らかなように、この実施形態では、薄膜シリコン層からなるネットワークーク側領域４０８がネットワーク２００の第２の電源線２０４に接続され、且つ、半導体支持基板領域４１１も、半導体支持基板電極４１３から端子３０１を介してネットワーク２００の第２の電源線２０４に接続されている。
【００５３】
このため、ネットワークーク側領域４０８と半導体支持基板領域４１１は、全て同じ電位のままでネットワーク２００の電源電位変動に追従し、この結果、ネットワーク２００の電圧が変動しても、ネットワーク側のネットワークーク側領域４０８と半導体支持基板領域４１１の間には何も電位差が発生しない。
【００５４】
そして、トランシーバ３００とアイソレータ回路４０５、４０６は、何れも同じネットワークーク側領域４０８に形成されており、この結果、この実施形態においては、ネットワーク２００にノイズが発生しても、トランシーバ３００及びアイソレータ回路４０５、４０６と半導体支持基板領域４１１の間の電位は変化せず、ノイズによる電位差は発生しない。
【００５５】
従って、この実施形態によれば、ネットワークーク２００に電源ノイズが発生しても、埋込絶縁膜４１１に電荷が蓄積したり、空乏化されてしまうのを容易に抑えることができ、素子の特性劣化を充分に抑えることができる。
【００５６】
ところで、この実施形態でも、ネットワーク側のネットワークーク側領域４０８に形成されるトランシーバ３００には、耐圧の高いＭＯＳトランジスタが構成素子として含まれている。
ここで、耐圧の高いＭＯＳトランジスタは、５Ｖ以下で動作するＭＯＳトランジスタに比較して、半導体支持基板側の深い領域まで素子領域を形成する必要があるので、半導体支持基板からのノイズの影響を受け易い。
【００５７】
しかしながら、この実施形態の場合、ネットワーク２００の電源にノイズが発生しても、半導体支持基板領域４１１とネットワーク側のネットワークーク側領域４０８との間には、ネットワークに発生する電源ノイズによる電位差が発生しないので、ノイズによる素子への影響はなく、安定な回路動作が可能となる。
【００５８】
一方、この実施形態でも、コントローラ側領域にある薄膜シリコン層４０７と半導体支持基板領域４１１の間に、ネットワークからのノイズによる電位差が発生してしまうのは抑えられない。
ここで、この実施形態の場合、コントローラ側の薄膜シリコン層４０７の領域には、アイソレータ回路の一部やコントローラとのインターフェース回路等が形成されている
ところで、よく知られているように、これらの回路は、何れも５Ｖ以下の電圧で動作する通常のＭＯＳトランジスタで構成することができ、この場合、各ＭＯＳトランジスタは薄膜シリコン層の表面領域に形成することができ、半導体支持基板から距離的に遠い位置となる。
【００５９】
そして、この実施形態でも、これらの回路を構成する各ＭＯＳトランジスタについては、薄膜シリコン層４０７の表面領域に形成して、半導体支持基板領域４１１側から離れた位置になるようにしてあり、この結果、主として埋込絶縁膜４１２のコントローラ側の領域に印加されるノイズ電圧の影響は、５Ｖ以下の電圧で動作するＭＯＳトランジスタには達しないので、コントローラ側領域４０７の回路素子がノイズ電界の影響によって特性が著しく変化することはない。
【００６０】
従って、この実施形態によれば、このように半導体支持基板領域４１１をネットワーク電源の接続し、且つ高耐圧ＭＯＳトランジスタをネットワーク側の半導体領域４０８にだけ形成することにより、トランシーバ３００とアイソレータ４００を同一ＳＯＩ基板上に形成することが可能となり、インターフェース装置の小型化、低消費電力化を容易に実現することができる。
【００６１】
次に、上記実施形態におけるアイソレータ４００について、図４により詳細に説明する。
この図４で、同図の(a)は回路構成を示し、同図(b)は動作説明用の波形図である。
そして、この図４(a)は、一例として受信用アイソレータ回路４０５を示したものであるが、送信用アイソレータ回路４０６も、入力ｉｎと出力ｏｕｔが左右入れ替わっているだけで同じ構成であり、動作も同じであるので、ここでは受信用アイソレータ回路４０５についてだけ説明する。
【００６２】
このアイソレータ回路４０５は、１系統の信号から相補信号を生成してドライブするバッファ回路１７と、電気的絶縁機能をもった容量素子(静電容量素子：コンデンサ)１６と、この容量素子１６と共にハイパスフィルタを構成する抵抗ｎ２ａ、ｎ２ｂ、容量素子１６を通ってきた相補微分波形をパルス信号に変換し増幅するコンパレータ回路１８、それに、このコンパレータ回路１８の出力パルス信号をラッチするフリップフロップ１９とで構成されている。
【００６３】
次に、このアイソレータ回路４０５の動作について、図２(b)の波形図をもちいて説明する。
ネットワーク２００(又はコントローラ７００)からの信号Ｉｎをバッファ回路１７に入力すると相補信号ｎ１ａ、ｎ１ｂが出力される。
ここで、容量素子１６と抵抗ｎ２ａ、ｎ２ｂはハイパスフィルタを構成し、信号ｎ１ａ、ｎ１ｂの立ち上がり、立ち下がりに同期した微分信号ｎ２ａ、ｎ２ｂが生成される。
【００６４】
そこで、これらの微分信号ｎ２ａ、ｎ２ｂをコンパレータ回路１８に入力してパルス信号ｎ３ａ、ｎ３ｂを生成する。
そして、これらのパルス信号ｎ３ａ、ｎ３ｂをＲＳフリップフロップ１９に入力することにより、ここから入力信号と同じ形に復元された相補信号Ｏｕｔ、ＯｕｔＢが出力されるようになっている。
【００６５】
次に、図５は、図１の実施形態におけるトランシーバ３００の一例を示し、これについて説明する。
ネットワーク２００は、２本の信号線からなるデジタル相補信号により通信するようになっている。
そこで、このトランシーバ３００は、レシーバ回路３０４とドライバ回路３０５で構成され、ネットワーク２００とに接続されている。
【００６６】
ここで、まず、レシーバ回路３０４は、抵抗網２２と入力コンパレータ回路２３で構成されている。
このとき、抵抗網２２はネットワーク２００をバイアスして信号のレベルを設定すると共に、ネットワーク２００からの信号ノイズを低減して入力コンパレータ回路２３に送る役割がある。
【００６７】
次に、出力ドライバ３０５は、出力をハイレベルに立ち上げるＰＭＯＳトランジスタ２０と、出力をロウレベルに立ち下げるＮＭＯＳトランジスタ２１とで構成されている。
そして、フィールド機器８００内のマイクロコンピュータなどから送信され、アイソレータ回路４０６を介して供給された出力信号は、この出力ドライバ回路３０５からネットワーク２００に出力される。
【００６８】
次に、図６は、本発明によるインターフェース回路１００を構成する半導体集積回路装置の一実装例を示したもので、例えば、図２の実施形態では、トランシーバ３００とアイソレータ回路４０５が同一半導体基板４１４上に形成されているが、この図６は、半導体基板４１４を実装した場合の一実施形態であり、ここで、図の(a)は平面図で、(b)は斜視図である。
【００６９】
まず、入出力端子３０１、３０３、７０１、７０２と電源端子４０１〜４０４は、それぞれワイヤボンディングによってリードフレーム基板１２の端子部領域１３にある対応する端子部１１に接続され、この端子部１１は、更にパッケージ１４のピン１５など、対応するピンにそれぞれ接続される。
【００７０】
そして、ＳＯＩ基板４１４は、リードフレーム基板１２上に実装される。つまり、図２の半導体支持基板領域４１１が、この図６のリードフレーム基板１２上に実装され、電気的に接続されることになる。
ここで、このリードフレーム基板１２は、ワイヤ１０でリードフレームの端子部１１に接続され、この後、リードフレームの端子部１１がパッケージのピンを介して、ネットワークのＧＮＤ側電位に接続される。
【００７１】
従って、この実施形態は、半導体回路のＧＮＤ電源と半導体支持基板のＧＮＤ電源が各々別のリードフレームを介して、異なるピンに接続した場合の一例であり、これらのＧＮＤピンは、最終的には、ネットワークのＧＮＤ側に接続されることになる。
【００７２】
次に、図７は、本発明によるインターフェース回路１００を構成する半導体集積回路装置の他の一実装例で、この図７の実施形態では、リードフレーム基板１２を、ワイヤ１０により半導体支持基板領域４１１のＧＮＤに接続し、更に半導体のＧＮＤ電源のパッドに接続するようになっている。
そして、この半導体のＧＮＤ電源パッドは、ワイヤ、リード等を介して、パッケージのピンに接続される。
【００７３】
次に、図８も、本発明によるインターフェース回路１００を構成する半導体集積回路装置の他の一実装例で、この図８の実施形態では、リードフレーム基板１２を、ワイヤ１０を介してそのままリードフレームの端子部１１に共通に接続したものである。
従って、これら図７と図８の実施形態によれば、リードフレームの数を削減することができる。
【００７４】
一方、図９の実施形態では、リードフレーム基板１２を、ワイヤ１０を介して半導体のＶＤＤ電源のパッドに接続した例であり、ここでも、半導体のＶＤＤ電源パッドは、ワイヤ、リード等を介して、パッケージのピンに接続される。
【００７５】
次に、図１０の実施形態では、リードフレーム基板１２を、ワイヤ１０によりリードフレームの端子部１１のＶＤＤ１端子に接続した例である。リードフレームの端子部１１はパッケージのピンを介して、ネットワークのＶＤＤ側電位に接続される。
【００７６】
この図１０の実施形態は、半導体回路のＶＤＤ電源と半導体支持基板のＶＤＤ電源を各々別のリードフレームを介して、異なるピンに接続した例であり、これらのＶＤＤピンは、最終的にはネットワークのＶＤＤ側に接続される。
【００７７】
次に、図１１は、ネットワーク２００に、本発明にるインターフェース装置１００を複数個、接続して、ネットワークークシステムを構成した場合の一実施形態である。
ここで、各々のインターフェース装置１００は、ネットワークの電源配線２０１、信号配線２０２、２０３、それにＧＮＤ配線２０４に並列に接続されるが、しかし、各インターフェース装置１００は、アイソレータ４００により装置内部で電気的に絶縁されている。
【００７８】
従って、コントローラ側では、ネットワークとは電気的に絶縁されたコントローラ側電源を設け、それぞれのインターフェース装置１００及びこのインターフェース装置１００に接続されたフィールド機器８００に電源を供給するすることができる。
【００７９】
一般に、コントローラ側のＧＮＤ電位は大地に接地されており、複数のコントローラ側電源のＧＮＤ電位は等しい。
一方、ネットワークには、ネットワーク全体に電源を供給するネットワーク電源が、例えば一個所に接続され、この電源を起点として、複数のインターフェース装置には、数百メートルの長さのネットワークを介して電源が供給される。
【００８０】
しかも、このネットワークは、例えば工場の生産ラインの中などで接地されるため、様々なノイズが印加される。
【００８１】
従って、ネットワーク電源のＧＮＤ電位と、複数のインターフェース装置を介して距離的に離れた個所でネットワークに接続されるインターフェース装置のＧＮＤ電位は、必ずしも一致しない。つまり、このネットワークのＧＮＤ電位は、コントローラ側のＧＮＤ電位とも一致しない。
【００８２】
この図１１に示した本発明の実施形態は、このようなシステムにおいて、安定な動作を保証するインターフェース装置を提供するものである。
このため、この実施形態では、各インターフェース装置１００の構成要素であるＳＯＩ半導体支持基板を、図６から図８で示したような実装形態を介してネットワークのＧＮＤ配線に接続している。
【００８３】
この結果、この実施形態によれば、ネットワークの電源に大きなノイズが発生した場合でも、半導体上に形成したトランジスタが、ノイズの影響を受けることがないので、安定した動作が可能になるのである。
【００８４】
ところで、本発明によるインターフェース装置は、上記した図１の実施形態に限らず、種々の回路構成により実施することができる。
まず、図１２は、図１に示すインターフェース装置において、トランシーバ３００とレギュレータ５００を同一のＳＯＩ基板９００に形成し、その半導体支持基板の端子３１１をネットワークに接続した場合の一実施形態である。
【００８５】
次に、図１３は、トランシーバ３００とレギュレータ５００に加えて、アイソレータ４００も同一のＳＯＩ基板９００に形成し、その半導体支持基板に接続する端子３１１をネットワークに接続した場合の一実施形態で、図１４は、レギュレータ５００とアイソレータ４００を同一のＳＯＩ基板９００に形成した場合の一実施形態である。
【００８６】
また、図１５は、図１に示すインターフェース装置において、レギュレータ５００だけを別のＳＯＩ基板９００に形成し、その半導体支持基板に接続する端子３１１をネットワークに接続した場合の一実施形態であり、図１６は、トランシーバ３００だけを別のＳＯＩ基板９００に形成した場合の一実施形態で、更に、図１７は、アイソレータ４００だけを別のＳＯＩ基板９００に形成し、その半導体支持基板に接続する端子３１１をネットワークに接続した場合の一実施形態である。
【００８７】
一方、図１８は、図１に示すインターフェース装置において、アイソレータ４００をコントローラ７００とフィールド機器８００の間に配置し、トランシーバとレギュレータを同一ＳＯＩ基板上に形成し、その半導体支持基板に接続する端子３１１をネットワークに接続した場合の一実施形態である。
【００８８】
本発明によれば、誘電体分離基板上にネットワークトランシーバとオンチップアイソレータを形成し、ネットワークより給電して動作させる場合に、ネットワークから大きなコモンノイズが発生しても、安定動作することができるので、フォトカプラに比較して消費電力の小さい容量式アイソレータをネットワークトランシーバと共に、オンチップ化することが可能になり、インターフェース装置の低消費電力化を可能にすることができる。
【００８９】
また、本発明によれば、インターフェース装置が低消費電力化できることにより、システムとしての効果が得られる。すなわち、ネットワークには複数のインターフェース装置が接続されるので、ネットワークから給電すべき電力量を低減することができ、この結果、ネットワーク電源を小容量化することができる。
【００９０】
更に、この結果、ネットワークの電源線の電圧降下が減少するので、ネットワークに接続可能なインターフェース装置の数を増加することや、ネットワークの距離を長くすることができる。
【図面の簡単な説明】
【００９１】
【図１】本発明によるインターフェース装置の第１の実施形態を示すブロック構成図である。
【図２】本発明によるインターフェース装置の実施形態におけるアイソレータの詳細を示す説明図である。
【図３】誘電体分離基板方式によるインターフェース装置の従来技術の一例を示す説明図である。
【図４】本発明の一実施形態におけるアイソレータ回路の一例を示す説明図である。
【図５】本発明の一実施形態におけるトランシーバの一例を示す回路図である。
【図６】本発明に係るインターフェース装置の第１の実装例を示す説明図である。
【図７】本発明に係るインターフェース装置の第２の実装例を示す説明図である。
【図８】本発明に係るインターフェース装置の第３の実装例を示す説明図である。
【図９】本発明に係るインターフェース装置の第４の実装例を示す説明図である。
【図１０】本発明に係るインターフェース装置の第５の実装例を示す説明図である。
【図１１】本発明に係るインターフェース装置を用いたインターフェースシステムの一実施形態を示す説明図である。
【図１２】本発明によるインターフェース装置の第２の実施形態を示すブロック構成図である。
【図１３】本発明によるインターフェース装置の第３の実施形態を示すブロック構成図である。
【図１４】本発明によるインターフェース装置の第４の実施形態を示すブロック構成図である。
【図１５】本発明によるインターフェース装置の第５の実施形態を示すブロック構成図である。
【図１６】本発明によるインターフェース装置の第６の実施形態を示すブロック構成図である。
【図１７】本発明によるインターフェース装置の第７の実施形態を示すブロック構成図である。
【図１８】本発明によるインターフェース装置の第８の実施形態を示すブロック構成図である。
【符号の説明】
【００９２】
１６：静電容量素子(コンデンサ)
１０１：ネットワーク側ＶＤＤ１
１０２：ネットワーク側ＧＮＤ１
１０３：コントローラ側ＶＤＤ２
１０４：コントローラ側ＧＮＤ２
２００：ネットワーク
２０１：第１の電源線
２０２：第１の信号線
２０３：第２の信号線
２０４：第２の電源線
３００：トランシーバ
３０１：支持基板接続端子
３０２：信号端子
３０３：信号端子
３０４：レシーバ
３０５：ドライバ
４００：アイソレータ
４０５、５０６：アイソレータ回路
４０７：コントローラ側領域(薄膜シリコン層)
４０８：ネットワーク側領域(薄膜シリコン層)
４１０：領域絶縁部(絶縁溝)
４１１：半導体支持基板領域
４１２：埋込絶縁膜
４１３：半導体支持基板電極
４１４：ＳＯＩ基板
５００：レギュレータ
６００：ダイオード
７００：コントローラ
８００：フィールド機器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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