(57)【特許請求の範囲】
【請求項１】
チャネル形成領域を有する半導体基板と、
前記チャネル形成領域の上層に形成され、所定の電界中で電荷のトンネル通過が可能なトンネル層と、電荷を蓄積する窒化酸化シリコン膜のトラップ層とが、交互にそれぞれ２層以上積層した積層膜を含む電荷蓄積層と、
前記電荷蓄積層の上層に形成されたゲート電極と、
前記ゲート電極の両側部における前記半導体基板中において前記チャネル形成領域に接続して形成されたソース・ドレイン領域とを有し、
前記窒化酸化シリコン膜の全ての膜厚が０．５〜１ｎｍである、
前記電荷蓄積層の各トラップ層への注入電荷量に応じて、複数のしきい値電圧を分けて調整することで、少なくとも３値以上の多値データの記憶を行う
不揮発性半導体記憶装置。
【請求項２】
前記窒化酸化シリコン膜のＳｉ−Ｓｉボンドによるトラップを利用して、前記少なくとも３値以上の多値データの記憶を行う、
請求項１記載の不揮発性半導体記憶装置。
【請求項３】
チャネル形成領域を有する半導体基板と、
前記チャネル形成領域の上層に形成され、所定の電界中で電荷のトンネル通過が可能なトンネル層と、電荷を蓄積するシリコンリッチナイトライド膜のトラップ層とが、交互にそれぞれ２層以上積層した積層膜を含む電荷蓄積層と、
前記電荷蓄積層の上層に形成されたゲート電極と、
前記ゲート電極の両側部における前記半導体基板中において前記チャネル形成領域に接続して形成されたソース・ドレイン領域とを有し、
前記シリコンリッチナイトライド膜は、シリコン１に対して窒素が０．５の割合であり、その全ての膜厚が０．５〜１ｎｍである、
前記電荷蓄積層の各トラップ層への注入電荷量に応じて、複数のしきい値電圧を分けて調整することで、少なくとも３値以上の多値データの記憶を行う
不揮発性半導体記憶装置。
【請求項４】
半導体基板上に、所定の電界中において電荷のトンネル通過が可能なトンネル層と、膜厚が０．５〜１ｎｍの、電荷を蓄積する窒化酸化シリコン膜のトラップ層とが、交互にそれぞれ２層以上積層した積層膜を含む電荷蓄積層を形成する工程と、
前記電荷蓄積層の上層にゲート電極を形成する工程と、
前記ゲート電極の両側部における前記半導体基板中においてソース・ドレイン領域を形成する工程と
を有する、複数のしきい値電圧を分けて調整することで、少なくとも３値以上の多値データの記憶を行う
不揮発性半導体記憶装置の製造方法。
【請求項５】
前記電荷蓄積層を形成する工程は、
前記トンネル層として酸化シリコン膜を形成する第１の工程と、
前記酸化シリコン膜を窒化および酸化して、当該酸化シリコン膜の表面に前記トラップ層として窒化酸化シリコン膜を形成し、当該窒化酸化シリコン膜の表面にトンネル層として酸化シリコン膜を形成する第２の工程とを有し、
前記酸化シリコン膜の表面に再び第２の工程を繰り返すことにより窒化酸化シリコン膜および酸化シリコン膜の積層膜を形成する
請求項４記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
半導体基板上に、所定の電界中において電荷のトンネル通過が可能なトンネル層と、シリコン１に対して窒素が０．５の割合であり、膜厚が０．５〜１ｎｍである、電荷を蓄積するシリコンリッチナイトライド膜のトラップ層とが、交互にそれぞれ２層以上積層した積層膜を含む電荷蓄積層を形成する工程と、
前記電荷蓄積層の上層にゲート電極を形成する工程と、
前記ゲート電極の両側部における前記半導体基板中においてソース・ドレイン領域を形成する工程と
を有する、複数のしきい値電圧を分けて調整することで、少なくとも３値以上の多値データの記憶を行う
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に書き換え可能な不揮発性半導体記憶装置およびその製造方法に関し、特に、３値以上を記憶可能な不揮発性半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
フロッピーディスクなどの磁気記憶装置に代わり、電気的に書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ：Electrically Erasable and Programmable ROM）が使われ始めている。ＥＥＰＲＯＭとしては、フローティングゲート型、ＭＮＯＳ型あるいはＭＯＮＯＳ型、ＴＥＸＴＵＲＥＤ  ＰＯＲＹ型など、様々な特徴を有する構造のものが開発されている。
【０００３】
図１９は、ＭＯＮＯＳ型不揮発性半導体記憶装置の基本構造を示す概略断面図である。
図１９に示すＭＯＮＯＳ型不揮発性半導体記憶装置１０は、半導体基板１１にソース拡散層１２およびドレイン拡散層１３が形成され、ソース拡散層１２およびドレイン拡散層１３の間の半導体基板１１上にゲート絶縁膜１４が形成され、ゲート絶縁膜１４上にゲート電極１５が形成されている。さらにこれらを被覆して、酸化シリコンなどの層間絶縁膜１７が形成されている。
【０００４】
ゲート絶縁膜１４は、最下層のＳｉＯ2 からなるトンネル酸化膜１４１、中間層の窒化シリコン膜１４２、最上層のトップ酸化膜１４３により構成されている。上記の各絶縁膜の厚さは、例えば、トンネル酸化膜１４１が２ｎｍ程度、窒化シリコン膜１４２が８〜１０ｎｍ程度、トップ酸化膜１４３が５ｎｍ程度である。
また、コントロールゲート１５は、ポリシリコン膜、およびタングステンシリサイド（ＷＳｉ）膜などのシリサイド膜により構成されている。
【０００５】
上記の構成を有するＭＯＮＯＳ型不揮発性半導体記憶装置１０は、ゲート絶縁膜１４の窒化シリコン膜１４２中、および窒化シリコン膜１４２とトップ酸化膜１４３の界面などに存在するトラップに電荷を蓄積することにより、データの記憶を行っている。
そして、データの書き込みおよび消去は、ゲート電極１５に正または負のバイアス電圧を加え、半導体基板１１よりトンネル酸化膜１４１を通じて、窒化シリコン膜１４２中、および窒化シリコン膜１４２とトップ酸化膜１４３の界面にあるトラップに電子あるいは正孔を注入または放出させることで行っている。
【０００６】
窒化シリコン膜１４２中のトラップとして、下記化学式（１）のＫセンター、下記化学式（２）のＮｂセンター、および下記化学式（３）のＮｏセンターなどのスピン欠陥があることがJ.T.Yount et al,SILICON NITRIDE AND SILICON DIOXIDE THIN INSULATING FILMS,Pro.-Vol.94-16,Editors Vik J.Kapoor et al,THEELECTROCHEMICAL SOCIETY,INC.,P.73 に報告されている。
また同様に、窒化シリコン膜１４２中のトラップとして、Ｓｉ−Ｓｉボンド（結合）があることが南愼一  等、電子情報通信学会論文誌、Ｃ−１１、Ｎｏ１２，ｐ．５６４，（１９９４）で報告されている。
【０００７】
【化１】
0004441993.tif 000002
【０００８】
【化２】
0004441993.tif 000003
【０００９】
【化３】
0004441993.tif 000004
【００１０】
また、窒化シリコン膜１４２とトップ酸化膜１４３の界面には、Ｓｉ−Ｓｉボンドがあり、これもＭＯＮＯＳの電荷のトラップに寄与している。
【００１１】
上記のように、ＭＯＮＯＳ型不揮発性半導体記憶装置の電荷保持に寄与するトラップには種々のものが報告されており、厳密には解明されておらず、窒化シリコン膜中のトラップの分布、密度、混在度などの制御、捕獲準位レベルなど明確になっていないのが現状である。
従って、上記のＭＯＮＯＳ型不揮発性半導体記憶装置１０では、窒化シリコン膜中のトラップとＭＯＮＯＳ素子の特性の関係、例えば、書き込みや消去の速度と電圧、リテンション（電荷保持）特性、リーク電流などとの関係は必ずしも明確になっていないのが現状である。
【００１２】
図２０は、フローティングゲート型の不揮発性半導体記憶装置の基本構造を示す概略断面図である。
図２０に示すフローティングゲート型不揮発性半導体記憶装置２０は、半導体基板１１にソース拡散層１２およびドレイン拡散層１３が形成され、ソース拡散層１２およびドレイン拡散層１３の間の半導体基板１１上に酸化シリコンからなるトンネル絶縁膜（ゲート絶縁膜）５０が形成され、その上層に例えばポリシリコンからなるフローティングゲート５１が形成され、さらにその上層に中間絶縁膜５２が形成されている。中間絶縁膜５２の上層には、例えばポリシリコンからなるコントロールゲート１５が形成されている。さらにこれらを被覆して、酸化シリコンなどの層間絶縁膜１７が形成されている。
中間絶縁膜５２は、例えば、ＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層体）により構成されている。
【００１３】
上記の構造を有するフローティングゲート型の不揮発性半導体記憶装置２０においては、フローティングゲート５１は、膜中に電荷を保持する機能をもち、トンネル絶縁膜５０および中間絶縁膜５２などの絶縁膜は電荷をフローティングゲート５１中に閉じ込める役割を有する。コントロールゲート１５、およびソース拡散層１２とドレイン拡散層１３を含む半導体基板１１などに適用な電圧を印加して、トンネル絶縁膜５０を通して、半導体基板１１からフローティングゲート５１へ電荷が注入され、あるいはフローティングゲート５１から半導体基板１１へ電荷が放出される。
【００１４】
上記のように、フローティングゲート５１中に電荷が蓄積されると、この蓄積電荷による電界が発生するため、トランジスタのしきい値電圧が変化する。この変化によりデータの記憶が可能となる。例えば、フローティングゲート５１中に電子を蓄積することで、データの消去を行い、また、フローティングゲート５１中に蓄積した電子を放出することで、データの書き込みをすることができる。
【００１５】
ところで、近年では、フラッシュメモリの大容量化を図る手法の１つとして、しきい値電圧を多値化して実効的な高集積化を図る動きが活発化してきている。
上記の多値技術では、消去状態と、複数の電荷蓄積状態を発生させることによって多値を得るようになっている。複数の電荷蓄積状態は、例えばフローティングゲートに蓄える電荷の量の違いで発生させている。
【００１６】
【発明が解決しようとする課題】
しかしながら、上記のフローティングゲート方式による多値化では、フローティングゲートへの電荷密度の精密な制御、電荷の精密な注入、電荷量の精密な読み出し、長時間の電荷保存などが必要であるが、多値化に伴い、各しきい値電圧のバラツキの制御や、各しきい値電圧を分ける不感帯の確保が困難であるという問題がある。
【００１７】
上記の事情を考慮して、フローティングゲートの下にＯＮＯ膜からなるトラップ層を加えて、４値の多値化を実現した不揮発性半導体記憶装置が特開平１１−２８９０２１号公報に記載されている。
上記の不揮発性半導体記憶装置では、ＯＮＯ膜からなるトラップ層に正の電荷蓄積の状態（消去状態）、トラップ層とフローティングゲートに電荷蓄積無しの状態（書き込み状態１）、トラップ層に負の電荷蓄積の状態（書き込み状態２）、トラップ層とフローティングゲートに負の電荷蓄積の状態（書き込み状態３）により、４値を実現している。この４値の制御は、従来と異なり１つのフローティングゲートへの電荷密度の制御ではなく、相互に異なる電圧印加で行えるという利点はあるが、正の電荷蓄積の状態を４値のうちにいれているため、コントロールゲートへの電圧印加に際し、正負の電圧の印加を使い分ける必要があるという点で、制御が複雑となる。
【００１８】
本発明は上記の問題点に鑑みてなされたものであり、従って、本発明は、ＭＯＮＯＳ型不揮発性半導体記憶装置において、種々のトラップの存在による制御の困難性を回避しつつ、多値化を実現する不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記の目的を達成するため、本発明の不揮発性半導体記憶装置は、チャネル形成領域を有する半導体基板と、前記チャネル形成領域の上層に形成され、所定の電界中で電荷のトンネル通過が可能なトンネル層と、電荷を蓄積するトラップ層とが、交互にそれぞれ２層以上積層した積層膜を含む電荷蓄積層と、前記電荷蓄積層の上層に形成されたゲート電極と、前記ゲート電極の両側部における前記半導体基板中において前記チャネル形成領域に接続して形成されたソース・ドレイン領域と有し、前記電荷蓄積層の各トラップ層への注入電荷量に応じてしきい値電圧を調整することで、データの記憶を行う。
【００２０】
上記の不揮発性半導体記憶装置では、ゲート電極、半導体基板、ソース・ドレイン領域などに印加する電圧を制御することで、ファウラー・ノルドハイム型トンネル電流が生じ、各トラップ層へ電荷が注入され、あるいは各トラップ層から半導体基板へ電荷が放出される。
このように、各トラップ層中に電荷が蓄積されると、この蓄積電荷による電界が発生するため、トランジスタのしきい値電圧が変化する。この変化によりデータの記憶が可能となる。
【００２１】
上記の不揮発性半導体記憶装置では、電荷蓄積層中にトラップ層を複数有するため、各トラップ層への電荷の注入の有無により、しきい値電圧を分けることで、電荷の注入および消去によるしきい値電圧の遷移をより簡易に電圧制御することが可能となる。
【００２２】
好適には、前記トラップ層は、窒化酸化シリコン膜を含む。
また、前記電荷蓄積層は、酸化シリコン膜と窒化シリコン膜とを交互にそれぞれ２層以上積層した積層膜を含み、前記トラップ層は、前記窒化シリコン膜、および前記窒化シリコン膜とその上部の前記酸化シリコン膜との界面に形成されている窒化酸化シリコン膜であり、前記トンネル層は、前記酸化シリコン膜である。
これにより、窒化シリコン膜と酸化シリコン膜の界面に形成される窒化酸化シリコン膜中のＳｉ−Ｓｉボンドによるトラップを主に利用して、トラップ層を構成するため、電荷蓄積層中のトラップ層への電荷の注入および消去などの制御を単純化することが可能となる。
【００２３】
また、前記トラップ層は、シリコンリッチオキサイド膜あるいはシリコンリッチナイトライド膜である。
これにより、シリコンリッチオキサイド膜あるいはシリコンリッチナイトライド膜中に存在するＳｉのダングリングボンドによるトラップを利用して、トラップ層を構成するため、電荷蓄積層中のトラップ層への電荷の注入および消去などの制御を単純化することが可能となる。
【００２４】
また、上記の目的を達成するため、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上に、所定の電界中において電荷のトンネル通過が可能なトンネル層と、電荷を蓄積するトラップ層とが、交互にそれぞれ２層以上積層した積層膜を含む電荷蓄積層を形成する工程と、前記電荷蓄積層の上層にゲート電極を形成する工程と、前記ゲート電極の両側部における前記半導体基板中においてソース・ドレイン領域を形成する工程とを有する。
【００２５】
上記の不揮発性半導体記憶装置の製造方法では、ゲート電極と、半導体基板中のソース・ドレイン領域の間に形成されたチャネル形成領域の間に、複数のトラップ層を含む電荷蓄積層を有する電界効果トランジスタを形成することができる。
トラップ層を複数形成するため、各トラップ層への電荷の注入の有無により、各しきい値電圧を分けることで、電荷の注入および消去によるしきい値電圧の遷移をより簡易に電圧制御することが可能な不揮発性半導体記憶装置を形成することができる。
【００２６】
好適には、前記電荷蓄積層を形成する工程において、前記半導体基板のチャネル形成領域の上層にトンネル層としての酸化シリコン膜と、窒化シリコン膜とを交互にそれぞれ２層以上積層し、当該窒化シリコン膜とその上部の前記酸化シリコン膜との界面に形成される窒化酸化シリコン膜を主なトラップ層として形成する。
これにより、窒化シリコン膜と酸化シリコン膜の界面に形成される窒化酸化シリコン膜中のＳｉ−Ｓｉボンドによるトラップを主に利用して、トラップ層を構成するため、電荷蓄積層中のトラップ層への電荷の注入および消去などの制御を単純化することが可能な不揮発性半導体記憶装置を製造することができる。
【００２７】
また、前記電荷蓄積層を形成する工程は、前記トンネル層として酸化シリコン膜を形成する第１の工程と、前記酸化シリコン膜を窒化および酸化して、当該酸化シリコン膜の表面に前記トラップ層として窒化酸化シリコン膜を形成し、当該窒化酸化シリコン膜の表面にトンネル層として酸化シリコン膜を形成する第２の工程とを有し、前記酸化シリコン膜の表面に再び第２の工程を繰り返すことにより窒化酸化シリコン膜および酸化シリコン膜の積層膜を形成する。
これにより、窒化シリコン膜が形成されないため、窒化酸化シリコン膜中のトラップのみを利用することができる不揮発性半導体記憶装置を製造することができる。
【００２８】
【発明の実施の形態】
以下に、本発明の不揮発性半導体記憶装置およびその製造方法の実施の形態について、図面を参照して下記に説明する。
【００２９】
本発明の不揮発性半導体記憶装置は、従来技術の項でも述べたように、窒化シリコン膜の種々のトラップの存在による制御の困難性を回避して、できる限り単一のトラップを利用して、電荷を保持する。すなわち、本発明では、窒化シリコン膜と、その上部に形成される酸化シリコン膜（トップ酸化膜）との界面に形成されるＳｉ−Ｓｉボンドを主にトラップとして利用する。
【００３０】
窒化シリコン膜とトップ酸化膜の界面に形成されるＳｉ−Ｓｉボンドは、電子および正孔のトラップとして作用する。
例えば、上記のＳｉ−Ｓｉボンドの形成およびＳｉ−Ｓｉボンドによる電子および正孔の捕獲について、V.A.Gritsenko et al,JAP,Vol.86,No.6,P.3234,(1999) に報告されている。
【００３１】
すなわち、窒化シリコン膜を熱酸化すると、窒化シリコン膜と酸化シリコン膜（トップ酸化膜）の界面にＳｉＯＮ膜（窒化酸化シリコン膜）が形成される。
この熱酸化における窒化シリコン膜のＮ原子と酸素のＯ原子との置換の際に、Ｓｉ−Ｓｉボンドが形成される。これは、下記化学式（４）により示される。
【００３２】
【化４】
0004441993.tif 000005
【００３３】
上記化学式（４）により、形成されたＳｉ−Ｓｉボンドは、電子および正孔の双方の捕獲が可能であり、下記化学式（５）により達成されると報告されている。
【００３４】
【化５】
0004441993.tif 000006
【００３５】
本発明では、この窒化シリコン膜と酸化シリコン膜との界面に形成されるＳｉ−Ｓｉボンドによるトラップを主に利用する。
【００３６】
第１実施形態
図１は本実施形態のＭＯＮＯＳ型不揮発性半導体記憶装置の断面図である。
【００３７】
このＭＯＮＯＳ型不揮発性半導体記憶装置１は、図１に示すように、半導体基板１１に、低濃度に導電性不純物を含有するＬＤＤ（Lightly Doped Drain ）拡散層（１２ｂ，１３ｂ）、ソース拡散層（１２ａ）、ドレイン拡散層（１３ａ）が形成され、ＬＤＤ拡散層（１２ｂ，１３ｂ）間の半導体基板１１上にゲート絶縁膜（電荷蓄積層）１４ａが形成され、ゲート絶縁膜１４ａ上にゲート電極１５ａが形成されている。また、ゲート絶縁膜１４ａの両側には、サイドウォール絶縁膜１６ａが形成され、ゲート電極１５ａ、サイドウォール絶縁膜１６ａを被覆して全面に、層間絶縁膜１７が形成され、この層間絶縁膜１７に形成されたコンタクトホールＣＨを通して例えばアルミニウムからなる配線層１８がドレイン拡散層１３ａに対して接続されている。
【００３８】
ゲート絶縁膜１４ａは、例えば、酸化シリコンからなる第１トンネル絶縁膜２１ａ（第１中間絶縁膜）と、第２中間絶縁膜２ａ、第３中間絶縁膜３ａ、第４中間絶縁膜４ａから構成されている。
第２中間絶縁膜２ａは、下層から順に、第１窒化シリコン膜２２ａ、ＳｉＯＮ膜（第１トラップ層）２３ａ、酸化シリコン膜（第２トンネル絶縁膜）２４ａにより構成されている。
第３中間絶縁膜３ａも同様に、下層から順に、第２窒化シリコン膜２５ａ、ＳｉＯＮ膜（第２トラップ層）２６ａ、酸化シリコン膜（第３トンネル絶縁膜）２７ａにより構成されている。
第４中間絶縁膜４ａも同様に、下層から順に、第３窒化シリコン膜２８ａ、ＳｉＯＮ膜（第３トラップ層）２９ａ、酸化シリコン膜（トップ絶縁膜）３０ａにより構成されている。
なお、上記の第２および第３トンネル絶縁膜は、上述した窒化シリコン膜との界面にトラップ層を形成するトップ絶縁膜としての機能も有している。
【００３９】
本発明では、窒化シリコン膜と、酸化シリコン膜との界面に存在するＳｉＯＮ膜のＳｉ−Ｓｉボンドによるトラップを主に利用する観点から、通常のＭＯＮＯＳ型不揮発性半導体記憶装置に比して、窒化シリコン膜の膜厚をできるだけ小さくして、窒化シリコン膜中のトラップを利用しないようにする。
したがって、ゲート絶縁膜１４ａにおいて、例えば、第１トンネル絶縁膜２１ａは２〜２．５ｎｍ程度であり、第２および第３トンネル絶縁膜（２４ａ，２７ａ）は２ｎｍ程度であり、トップ絶縁膜３０ａは、５〜６ｎｍ程度であり、ＳｉＯＮ膜（２３ａ，２６ａ，２９ａ）は０．５〜１ｎｍ程度の膜厚であり、窒化シリコン膜（２２ａ，２５ａ，２８ａ）は０．５ｎｍ以下になるようにする。なお、窒化シリコン膜の膜厚は可能であれば、ゼロになってもよい。
【００４０】
次に、本実施形態の不揮発性半導体記憶装置１において、情報記憶数が４値になる場合について説明する。
【００４１】
図２〜図３は、本発明の不揮発性半導体記憶装置１の消去・書き込み状態を表す模式図、図４は、不揮発性半導体記憶装置１において４値のデータを記憶する場合の閾値電圧の分布図である。
なお、本実施形態においては、無バイアス時においても第１トンネル絶縁膜２１ａを挟んで基板１１表面にチャネルが形成されるディプレッション型の不揮発性半導体記憶装置を用いて説明する。
【００４２】
図２（ａ）は、消去状態（状態０）を示すものであり、この消去状態では、図４に示すように、しきい値電圧は、基準電圧ＶR1より負側に位置しており、２ビット情報で（１，１）に対応させる。
【００４３】
図２（ｂ）は、書き込み状態１を示すものであり、ソース拡散層１２ａ、ドレイン拡散層１３ａおよび半導体基板１１を電位０で保持し、この状態でゲート電極１５ａに例えば８Ｖ程度印加すると、第１トラップ層２３ａに半導体基板１１の不図示のチャネル形成領域全面から電荷がＦＮトンネリング注入され、しきい値電圧Ｖｔｈが変化して、データが書き込まれ，２ビット情報で（１，０）に対応させる（図４参照）。
【００４４】
図３（ｃ）は、書き込み状態２を示すものであり、例えばソース拡散層１２ａ、ドレイン拡散層１３ａおよび半導体基板１１を電位０で保持し、この状態でゲート電極１５ａに例えば１０Ｖ程度印加すると、第１トラップ層２３ａおよび第２トラップ層２６ａに半導体基板１１の不図示のチャネル形成領域全面から電荷がＦＮトンネリング注入され、しきい値電圧Ｖｔｈが変化して、データが書き込まれ、２ビット情報で（０，１）に対応させる（図４参照）。
【００４５】
図３（ｄ）は、書き込み状態３を示すものであり、例えばソース拡散層１２ａ、ドレイン拡散層１３ａおよび半導体基板１１を電位０で保持し、この状態でゲート電極１５ａに例えば１２Ｖ程度印加すると、第１トラップ層２３ａ、第２トラップ層２６ａおよび第３トラップ層２９ａに半導体基板１１の不図示のチャネル形成領域全面から電荷がＦＮトンネリング注入され、しきい値電圧Ｖｔｈが変化して、データが書き込まれ、２ビット情報で（０，０）に対応させる（図４参照）。
【００４６】
次に、本実施形態の不揮発性半導体記憶装置の読み出し動作について説明するい。
図５は、読み出し動作について説明するための図であり、図６は、読み出し動作において、不揮発性半導体記憶装置の各状態における差動センスアンプおよび論理回路から出力されるデータの説明図である。
データの読み出し動作は、従来と同様であり、不揮発性半導体記憶装置１０の電圧レベルがどの状態に属しているかを、読み出し基準セルのしきい電圧（ＶR1，ＶR2，ＶR3）に基づいて判断する（図４参照）。
【００４７】
読み出し動作は、例えば、ＶREADという電圧をゲート電極１５ａに印加し、ソース１２ａは接地し、ドレイン１３ａにはバイアスを加えることにより行われる。
【００４８】
３つの読み出し基準セル（Ｒ１，Ｒ２，Ｒ３）のそれぞれに差動センスアンプ（ＡＭＰ１，ＡＭＰ２，ＡＭＰ３）が設置され、各差動センスアンプ（ＡＭＰ１，ＡＭＰ２，ＡＭＰ３）は、メモリセルアレイ５のビット線とも接続されており、電流値は、差動センスアンプに接続している活性状態の負荷にドレイン１３ａを接続することによって検出される。
すなわち、不揮発性半導体記憶装置１のドレイン拡散層１３ｂに接続されたビット線を流れる電流を、３つの読み出し基準セル（Ｒ１，Ｒ２，Ｒ３）によって発生する電流と比較する。
【００４９】
ここで、メモリセルアレイ電流が基準セル電流よりも大きい場合（Ｉ＞ＩR ）には、差動センスアンプは、論理レベルの１を出力する。
また、３つの差動センスアンプ（ＡＭＰ１，ＡＭＰ２，ＡＭＰ３）の出力は、論理回路７に接続されており、当該論理回路７により２本の並列出力に変換される。
【００５０】
例えば、不揮発性半導体記憶装置１が状態０であれば、図４に示す基準電圧としきい値電圧との関係から、ＩR3，ＩR2，ＩR1＜Ｉとなる。従って、差動センスアンプ（ＡＭＰ１，ＡＭＰ２，ＡＭＰ３）の全てにより、論理「１」が出力され、論理回路によりデータ（１，１）に変換される（図６参照）。
【００５１】
状態１の場合にも、同様に、ＩR3，ＩR2＜Ｉ＜ＩR1であり、差動センスアンプＡＭＰ１により論理「０」が出力され、差動センスアンプ（ＡＭＰ２，ＡＭＰ３）により論理「１」が出力され、論理回路６によりデータ（１，０）に変換される（図６参照）。
【００５２】
状態２の場合にも、同様に、ＩR3＜Ｉ＜ＩR2，ＩR1であり、差動センスアンプ（ＡＭＰ１，ＡＭＰ２）からは論理「０」が出力され、差動センスアンプＡＭＰ３により論理「１」が出力され、論理回路６によりデータ（０，１）に変換される（図６参照）。
【００５３】
状態３の場合には、Ｉ＜ＩR3，ＩR2，ＩR1であり、差動センスアンプ（ＡＭＰ１，ＡＭＰ２，ＡＭＰ３）の全てにより、論理「０」が出力され、論理回路６により、データ（０，０）に変換される（図６参照）。
【００５４】
次に、上記の本実施形態の不揮発性半導体記憶装置の製造方法について説明する。
まず、図７（ａ）に示すように、シリコン半導体基板１１にＬＯＣＯＳ法などにより、図示しない素子分離絶縁膜を形成し、素子分離絶縁膜により分離された半導体基板１１のチャネル形成領域となる活性領域に導電性不純物のイオン注入によりチャネル形成領域のしきい値調整などを行った後、例えば熱酸化法により半導体基板１１表面に酸化シリコンからなる第１トンネル絶縁膜（第１中間絶縁膜）２１を形成する。このときの第１トンネル絶縁膜２１の膜厚は、例えば２〜２．５ｎｍである。
【００５５】
次に、図７（ｂ）に示すように、例えばＬＰＣＶＤ（Low Pressure ChemicalVapor Deposition) 法により、窒化シリコン（Ｓｉ3 Ｎ4 ）を堆積させ、第１窒化シリコン膜２２を形成する。
この第１窒化シリコン膜２２の厚さは、例えば０．５〜１ｎｍ程度である。なお、このときの窒化シリコン膜２２の膜厚は、次の熱酸化工程により、膜厚が限りなくゼロに近くなるような膜厚とする。
【００５６】
次に、図７（ｃ）に示すように、例えば熱酸化法により、第１窒化シリコン膜２２を酸化し、第１窒化シリコン膜２２の上層に酸化シリコンからなる第２トンネル絶縁膜２４を形成する。このとき、第１窒化シリコン膜２２と第２トンネル絶縁膜２４の界面にＳｉＯＮ膜２３（第１トラップ層）が形成される。
なお、このときのＳｉＯＮ膜２３の膜厚は、例えば０．５〜１ｎｍ程度であり、第２トンネル絶縁膜２４の膜厚は、例えば１．５〜２ｎｍ程度である。
また、熱酸化後の第１窒化シリコン膜２２の膜厚は極力小さくし（例えば０．５ｎｍ以下）、可能であればゼロであってもよい。
従って、第１窒化シリコン膜２２、第１トラップ層２３、および第２トンネル絶縁膜２４からなる第２中間絶縁膜２の膜厚は、３〜３．５ｎｍ程度となる。
【００５７】
その後、図７（ｂ）および図７（ｃ）と同様の工程を繰り返していく。
例えば、トラップ層を３層形成する場合には、同様の工程を２回繰り返す。
【００５８】
すなわち、図８（ｄ）に示すように、再び、第２トンネル絶縁膜２４の上層に、例えばＬＰＣＶＤ法により、窒化シリコン（Ｓｉ3 Ｎ4 ）を堆積させる。
なお、この第２窒化シリコン膜２５の膜厚は、第１窒化シリコン膜２２と同様に、例えば０．５〜１ｎｍ程度である。
【００５９】
次に、図８（ｅ）に示すように、例えば熱酸化法により、第２窒化シリコン膜２５を酸化し、酸化シリコンからなる第３トンネル絶縁膜２７を形成する。このとき、第２窒化シリコン膜２５と第３トンネル絶縁膜２７の界面には、ＳｉＯＮ膜（第２トラップ層）２６が形成される。
なお、このときの第２トラップ層２６の膜厚は、第１トラップ層２３と同様に、例えば０．５〜１ｎｍ程度であり、第３トンネル絶縁膜２７の膜厚は、第２トンネル絶縁膜２４と同様に、例えば１．５〜２ｎｍ程度である。
また、熱酸化後の第２窒化シリコン膜２５の膜厚は、第１窒化シリコン膜２２と同様極力小さくする。
これにより、第２窒化シリコン膜２５、第２トラップ層２６、および第３トンネル絶縁膜２７からなる第３中間絶縁膜３が形成される。
【００６０】
次に、図８（ｆ）に示すように、第３トンネル酸化膜２７の上層に、例えばＬＰＣＶＤ法により、窒化シリコン（Ｓｉ3 Ｎ4 ）を堆積させる。
なお、この第３窒化シリコン膜２８の膜厚は、第１および第２窒化シリコン膜（２２，２５）と同様に、０．５〜１ｎｍ程度である。
【００６１】
次に、図９（ｇ）に示すように、例えば熱酸化法により、第３窒化シリコン膜２８を酸化し、酸化シリコンからなるトップ絶縁膜３０を形成する。このとき、第３窒化シリコン膜２８とトップ絶縁膜３０の界面には、ＳｉＯＮ膜２９（第３トラップ層）が形成される。
なお、このときの第３トラップ層２９の膜厚は、第１および第２トラップ層（２３，２６）と同様に、例えば０．５〜１ｎｍ程度であり、トップ絶縁膜（トップ酸化膜）３０の膜厚は、第２および第３トンネル絶縁膜（２４，２７）と異なり、トラップ層からゲート電極への正孔や電子の漏れを防止するため、５〜６ｎｍ程度と厚めに形成する。
また、熱酸化後の第３窒化シリコン膜２８の膜厚は、第１および第２窒化シリコン膜（２２，２５）と同様極力小さくする。
これにより、第３窒化シリコン膜２８、第３トラップ層２９、およびトップ絶縁膜３０からなる第４中間絶縁膜４が形成される。
【００６２】
次に、図９（ｈ）に示すように、例えばＣＶＤ法により、トップ絶縁膜３０の上層にポリシリコンを堆積させ、ゲート電極用層１５を形成する。
【００６３】
次に、図１０（ｉ）に示すように、ゲート電極用層１５の上層にフォトリソグラフィー工程により、ゲート電極パターンのレジスト膜（不図示）を形成し、ＲＩＥ（Reactive Ion Etching; 反応性イオンエッチング）などのエッチングをゲート電極用層１５、第４中間絶縁膜４、第３中間絶縁膜３、第２中間絶縁膜２、第１中間絶縁膜２１に対して順に施し、ゲート電極１５ａ、第４中間絶縁膜４ａ、第３中間絶縁膜３ａ、第２中間絶縁膜２ａ、および第１中間絶縁膜２１ａを形成する。
【００６４】
次に、図１０（ｊ）に示すように、ゲート電極１５ａをマスクとして、例えば、砒素、リンなどのｎ型導電性不純物Ｉ１を低濃度にイオン注入し、ゲート電極１５ａの両側部の半導体基板１１中にＬＤＤ拡散層（１２ｂ，１３ｂ）を形成する。
【００６５】
次に、図１１（ｋ）に示すように、例えばＣＶＤ法により、酸化シリコンを堆積させ、サイドウォール絶縁膜用層１６を形成する。
【００６６】
次に、図１１（ｌ）に示すように、例えばＲＩＥなどのエッチングによりサイドウォール絶縁膜用層１６に対して、異方性エッチング加工を行い、ゲート電極１５ａと第１、第２、第３および第４絶縁膜（２１ａ，２ａ，３ａ，４ａ）の積層体の側部にサイドウォール絶縁膜１６ａを形成する。
【００６７】
次に、図１２（ｍ）に示すように、砒素、リンなどのｎ型導電性不純物Ｉ２を高濃度に注入して、ソース拡散層１２ａと、ドレイン拡散層１３ａを形成する。
【００６８】
次に、図１２（ｎ）に示すように、ゲート電極１５ａおよび半導体基板１１を被覆して全面に、酸化シリコンなどの層間絶縁膜１７を形成する。
【００６９】
以降の工程としては、ドレイン拡散層１３ａに接続するビット線などの上層配線をアルミニウムなどの導電性材料により形成して、図１に示す不揮発性半導体記憶装置１に至る。
【００７０】
上記の本実施形態の不揮発性半導体記憶装置によれば、窒化シリコン膜と酸化シリコン膜の界面に形成されるＳｉＯＮ膜中のＳｉ−Ｓｉボンドによるトラップを主に利用して、電荷蓄積層を構成するため、トラップの制御を単純化することができる。
また、１つのフローティングゲートへの電荷蓄積密度を制御して、３値以上の多値メモリを構成する浮遊ゲート方式に比して、トラップ層を複数設け、各トラップ層への電荷の注入の有無により、各しきい値電圧を分けることで、電荷の注入および消去によるしきい値電圧の遷移をより簡易に電圧制御できるため、電荷の書き込みおよび消去に要する時間を短縮することが可能となる。
さらに、トンネル酸化膜によって、各トラップ層が分離されているので、各しきい値電圧を分ける不感帯は浮遊ゲート方式より大きくとれ、かつ電荷の長時間保持にも有利である。
また、本実施形態の不揮発性半導体記憶装置の製造方法によれば、上記の不揮発性半導体記憶装置を容易に形成することができる。
【００７１】
第２実施形態
本発明の第２実施形態の不揮発性半導体記憶装置の断面図を図１３に示す。
実質的に第１実施形態と構造は、同一であるが、第２実施形態では、ゲート絶縁膜（電荷蓄積層）に窒化シリコン膜が存在しない。
【００７２】
すなわち、本実施形態では、ゲート絶縁膜１４ｂは、ＳｉＯ2 からなる第１トンネル絶縁膜（第１中間絶縁膜）３１ａと、第２中間絶縁膜２ｂ、第３中間絶縁膜３ｂ、第４中間絶縁膜４ｂから構成されている。
第２中間絶縁膜２ｂは、下層から順に、ＳｉＯＮ膜（第１トラップ層）３２ａ、酸化シリコン膜（第２トンネル絶縁膜）３３ａにより構成されている。
第３中間絶縁膜３ｂも同様に、下層から順に、ＳｉＯＮ膜（第２トラップ層）３４ａ、酸化シリコン膜（第３トンネル絶縁膜）３５ａにより構成されている。
第４中間絶縁膜４ｂも同様に、下層から順に、ＳｉＯＮ膜（第３トラップ層）３６ａ、酸化シリコン膜（トップ絶縁膜）３７ａにより構成されている。
【００７３】
本実施形態においても、第１実施形態と同様、ＳｉＯＮ膜のＳｉ−Ｓｉボンドによるトラップを主に利用するが、通常のＭＯＮＯＳ型不揮発性半導体記憶装置に比して、窒化シリコン膜を形成しないことにより、窒化シリコン膜中のトラップを利用しないようにする。
したがって、ゲート絶縁膜１４ｂにおいて、例えば、第１トンネル酸化膜３１ａは２〜２．５ｎｍ程度であり、第２、第３トンネル絶縁膜（３３ａ，３５ａ）は２ｎｍ程度であり、トップ絶縁膜３７ａは、第１実施形態と同様に、５〜６ｎｍ程度であり、ＳｉＯＮ膜（３２ａ，３４ａ，３６ａ）は０．５〜１ｎｍ程度の膜厚である。
【００７４】
本実施形態の不揮発性半導体記憶装置の書き込み、消去、読み出し等の方法については、第１実施形態と同様である。
【００７５】
次に、上記の本実施形態の不揮発性半導体記憶装置の製造方法について説明する。
まず、図１４（ａ）に示すように、シリコン半導体基板１１にＬＯＣＯＳ法などにより、図示しない素子分離絶縁膜を形成し、素子分離絶縁膜により分離された半導体基板１１のチャネル形成領域となる活性領域に導電性不純物のイオン注入によりチャネル形成領域のしきい値調整などを行った後、例えば熱酸化法により半導体基板１１表面に第１トンネル酸化膜（第１中間絶縁膜）３１を形成する。このときの第１トンネル絶縁膜３１の膜厚は、例えば２〜２．５ｎｍである。
【００７６】
次に、図１４（ｂ）に示すように、第１トンネル酸化膜３１を、例えば、ＮＨ3 、Ｎ2 Ｏ、およびＮＯなどのガスにより窒化処理して、第１トンネル酸化膜３１表面にＳｉ−Ｎボンドを形成し、トラップ層用層３２ｃを形成する。
【００７７】
次に、図１４（ｃ）に示すように、例えば熱酸化法により、トラップ層用層３２ｃを酸化し、トラップ層用層のＳｉ−Ｎボンドを、Ｓｉ−Ｓｉボンドに変える。
これにより、ＳｉＯＮ膜（第１トラップ層）３２と第２トンネル酸化膜３３が形成する。
なお、このときのＳｉＯＮ膜３２の膜厚は、例えば０．５〜１ｎｍ程度であり、第２トンネル酸化膜３３の膜厚は、例えば１．５〜２ｎｍ程度である。
従って、第１トラップ層３２、および第２トンネル酸化膜３３からなる第２中間絶縁膜２の膜厚は、２〜３ｎｍ程度となる。
【００７８】
その後、図１４（ｂ）および図１４（ｃ）と同様の工程を繰り返していく。
例えば、トラップ層を３層形成する場合には、同様の工程を２回繰り返す。
【００７９】
次に、図１５（ｄ）に示すように、例えばＣＶＤ法により、トップ酸化膜３７の上層にポリシリコンを堆積させ、ゲート電極用層１５を形成する。
【００８０】
次に、図１５（ｅ）に示すように、ゲート電極用層１５の上層にフォトリソグラフィー工程により、ゲート電極パターンのレジスト膜（不図示）を形成し、ＲＩＥ（Reactive Ion Etching; 反応性イオンエッチング）などのエッチングをゲート電極用層１５、第４中間絶縁膜４、第３中間絶縁膜３、第２中間絶縁膜２、第１中間絶縁膜３１に対して順に施し、ゲート電極１５ａ、第４中間絶縁膜４ｂ、第３中間絶縁膜３ｂ、第２中間絶縁膜２ｂ、および第１中間絶縁膜３１ａを形成する。
【００８１】
以降の工程は、第１実施形態と同様であり、図１０（ｊ）から図１２（ｎ）までの工程を行うことにより、図１３に示す半導体装置に至る。
【００８２】
上記の本実施形態の不揮発性半導体記憶装置によっても、ＳｉＯＮ膜中のＳｉ−Ｓｉボンドによるトラップを主に利用して、トラップ層を構成し、トラップの制御を単純化することができるため、第１実施形態と同様の効果を奏することが可能となる。
【００８３】
第３実施形態
本発明の第３実施形態の不揮発性半導体記憶装置の断面図を図１６に示す。
第１および第２実施形態とは異なり、本実施形態では、ゲート絶縁膜（電荷蓄積層）中のトラップ層として、ＳＲＯ（silicon rich oxide) 膜あるいはＳＲＮ（silicon rich nitride) 膜を用いる。
【００８４】
すなわち、本実施形態では、ゲート絶縁膜１４ｃは、ＳｉＯ2 からなる第１トンネル絶縁膜（第１中間絶縁膜）３８ａと、第２中間絶縁膜２ｃ、第３中間絶縁膜３ｃ、第４中間絶縁膜４ｃから構成されている。
第２中間絶縁膜２ｃは、下層から順に、ＳＲＯ膜あるいはＳＲＮ膜（第１トラップ層）３９ａ、酸化シリコン膜（第２トンネル絶縁膜）４０ａにより構成されている。
第３中間絶縁膜３ｃも同様に、下層から順に、ＳＲＯ膜あるいはＳＲＮ膜（第２トラップ層）４１ａ、酸化シリコン膜（第３トンネル絶縁膜）４２ａにより構成されている。
第４中間絶縁膜４ｃも同様に、下層から順に、ＳＲＯ膜あるいはＳＲＮ膜（第３トラップ層）４３ａ、酸化シリコン膜（トップ絶縁膜）４４ａにより構成されている。
【００８５】
本実施形態では、第１および第２実施形態とは異なり、ＳＲＯ膜あるいはＳＲＮ膜中に存在するＳｉのダングリングボンドによるトラップを主に利用する。
例えば、通常の窒化シリコン膜（Ｓｉ3 Ｎ4 ）では、シリコン１に対して、窒素が１．３３含まれている（結合している）が、シリコンリッチナイトライド膜では、シリコン１に対して、窒素の割合を０．５程度にまで下げたものである。これにより、シリコンには、ダングリングボンド（未結合手）が存在し、トラップを多く含んだ性質を有することが知られている。
本実施形態では、上記のＳＲＯ膜あるいはＳＲＮ膜をトラップ層として利用する。
【００８６】
ゲート絶縁膜１４ｃにおいて、例えば、第１トンネル絶縁膜３８ａは２〜２．５ｎｍ程度であり、第２、第３トンネル絶縁膜（４０ａ，４２ａ）は２ｎｍ程度であり、トップ絶縁膜４４ａは、５〜６ｎｍ程度であり、ＳＲＯ膜あるいはＳＲＮ膜（３９ａ，４１ａ，４３ａ）は０．５〜１ｎｍ程度の膜厚である。
【００８７】
本実施形態の不揮発性半導体記憶装置の書き込み、消去、読み出し等の方法については、第１実施形態と同様である。
【００８８】
次に、上記の本実施形態の不揮発性半導体記憶装置の製造方法について説明する。
まず、図１７（ａ）に示すように、シリコン半導体基板１１にＬＯＣＯＳ法などにより、図示しない素子分離絶縁膜を形成し、素子分離絶縁膜により分離された半導体基板１１のチャネル形成領域となる活性領域に導電性不純物のイオン注入によりチャネル形成領域のしきい値調整などを行った後、例えば熱酸化法により半導体基板１１表面に酸化シリコンからなる第１トンネル絶縁膜（第１中間絶縁膜）３８を形成する。このときの第１トンネル絶縁膜３８の膜厚は、例えば２〜２．５ｎｍである。
【００８９】
次に、図１７（ｂ）に示すように、第１トンネル絶縁膜３８の上層に、ＳＲＯ膜３９あるいはＳＲＮ膜３９（第１トラップ層）をＣＶＤ法により形成する。これは、通常の酸化シリコン膜および窒化シリコン膜を形成する場合に比して、ＳｉあるいはＮを含む原料比を大きくすることにより、形成することができる。
なお、このときのＳＲＯ膜３９の膜厚は、例えば０．５〜１ｎｍ程度である。
【００９０】
次に、図１７（ｃ）に示すように、第１トラップ層３９の上層に、例えば、ＣＶＤ法により、酸化シリコン膜を堆積させ、第２トンネル絶縁膜４０を形成する。この第２トンネル絶縁膜３３の膜厚は、例えば１．５〜２ｎｍ程度である。
従って、第１トラップ層３９、および第２トンネル絶縁膜４０からなる第２中間絶縁膜２の膜厚は、２〜３ｎｍ程度となる。
【００９１】
その後、図１７（ｂ）および図１７（ｃ）と同様の工程を繰り返していく。
例えば、トラップ層を３層形成する場合には、同様の工程を２回繰り返す。
【００９２】
次に、図１８（ｄ）に示すように、例えばＣＶＤ法により、トップ酸化膜４４の上層にポリシリコンを堆積させ、ゲート電極用層１５を形成する。
【００９３】
次に、図１８（ｅ）に示すように、ゲート電極用層１５の上層にフォトリソグラフィー工程により、ゲート電極パターンのレジスト膜（不図示）を形成し、ＲＩＥ（Reactive Ion Etching; 反応性イオンエッチング）などのエッチングをゲート電極用層１５、第４中間絶縁膜４、第３中間絶縁膜３、第２中間絶縁膜２、第１中間絶縁膜３８に対して順に施し、ゲート電極１５ａ、第４中間絶縁膜４ｃ、第３中間絶縁膜３ｃ、第２中間絶縁膜２ｃ、および第１中間絶縁膜３８ａを形成する。
【００９４】
以降の工程は、第１実施形態と同様であり、図１０（ｊ）から図１２（ｎ）までの工程を行うことにより、図１６に示す半導体装置に至る。
【００９５】
上記の本実施形態の不揮発性半導体記憶装置によっても、ＳＲＯ膜あるいはＳＲＮ膜中のＳｉのダングリングボンドによるトラップを主に利用して、トラップ層を構成し、トラップの制御を単純化することができるため、第１実施形態と同様の効果を奏することが可能となる。
【００９６】
本発明の半導体装置およびその製造方法の実施形態は、上記の説明に限定されない。例えば、本実施形態では、トラップ層を３層形成して、４値を得る説明をしたが、これに限られず、トラップ層を複数形成することができる。
例えば、トラップ層４層では、得られる多値数は、正孔の蓄積電荷を加えれば９値あり、そのうちの８値を利用して３ビットセルを構成することも可能であるし、また、トラップ層を８層にすれば、得られる多値数は、正孔の蓄積電荷を加えれば１７値あり、そのうちの１６値を利用して４ビットセルを構成することも可能である
また、トラップ層を２層にして、正孔の蓄積電荷を利用することによって、４値を得ることも可能である。なお、これらの多層のトラップ層の製造方法については、本実施形態で説明したように、トラップ層を積層することにより達成される。
さらに、トラップ層２層から３層で、１ビットセルを構成しても良く、この場合、しきい値電圧を分ける不感帯の幅を大きくとることができることから、リテンション特性（電荷保持特性）を向上することができる。
【００９７】
また、トンネル絶縁膜として、酸化シリコン膜ではなく、ＳｉＯＮ膜を利用することも可能である。例えば、トラップ層として、ＳｉＯＮ膜の窒素濃度が大きい方を利用し、窒素濃度が小さい方をトンネル絶縁膜として用いることで、ＳｉＯＮ膜はＳｉＯ2 よりバリアハイトが小さく、低電圧化に有利に働くことがあると考えられる。
また、ゲート電極下の一番上のトラップ層として、多結晶シリコンを用いることもできる。
さらに、不揮発性半導体記憶装置は、ＮＯＲ型、ＮＡＮＤ型のどちらを採用してもよく、電荷のトラップ層への注入は、データの書き込み、消去のどちらに相当しても構わない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００９８】
【発明の効果】
本発明の不揮発性半導体記憶装置によれば、単一種類のトラップを主に利用して、電荷蓄積層を構成するため、電荷蓄積層中のトラップ層への電荷の注入および消去などの制御を単純化することができる。
また、１つのフローティングゲートへの電荷蓄積密度を制御して、３値以上の多値メモリを構成する浮遊ゲート方式に比して、トラップ層を複数設け、各トラップ層への電荷の注入の有無により、しきい値電圧を分けることで、電荷の注入および消去によるしきい値電圧の遷移をより簡易に電圧制御できるため、電荷の書き込みおよび消去に要する時間を短縮することが可能となる。
さらに、酸化シリコンなどの絶縁膜によって、各トラップ層が分離されているので、各閾値電圧を分ける不感帯は浮遊ゲート方式より大きくとれ、かつ電荷の長時間保持にも有利である。
【００９９】
また、本発明の不揮発性半導体記憶装置の製造方法によれば、上記の不揮発性半導体記憶装置を容易に形成することができる。
【図面の簡単な説明】
【図１】図１は、第１実施形態のＭＯＮＯＳ型不揮発性半導体記憶装置の断面図である。
【図２】図２は、本発明の不揮発性半導体記憶装置の状態０および状態１を表す模式図である。
【図３】図３は、本発明の不揮発性半導体記憶装置の状態２および状態３を表す模式図である。
【図４】図４は、本発明の不揮発性半導体記憶装置において４値のデータを記憶する場合の閾値電圧の分布図である。
【図５】図５は、本発明の不揮発性半導体記憶装置の読み出し動作について説明するための図である。
【図６】図６は、読み出し動作において、不揮発性半導体記憶装置の各状態におけるセンスアンプおよび論理回路から出力されるデータの説明図である。
【図７】図７は、第１実施形態の不揮発性半導体記憶装置の製造方法の製造工程を示す断面図であり、（ａ）は第１トンネル絶縁膜の形成工程まで、（ｂ）は第１窒化シリコン膜の形成工程まで、（ｃ）は第１トラップ層の形成工程までを示す。
【図８】図８は、図７の続きの工程を示す断面図であり、（ｄ）は第２窒化シリコン膜の形成工程まで、（ｅ）は第２トラップ層の形成工程まで、（ｆ）は第３窒化シリコン膜の形成工程までを示す。
【図９】図９は、図８の続きの工程を示す断面図であり、（ｇ）は第３トラップ層の形成工程まで、（ｈ）はゲート電極用層の形成工程までを示す。
【図１０】図１０は、図９の続きの工程を示す断面図であり、（ｉ）はゲート電極パターンの加工工程まで、（ｊ）はＬＤＤ拡散層の形成工程までを示す。
【図１１】図１１は、図１０の続きの工程を示す断面図であり、（ｋ）はサイドウォール絶縁膜用層の形成工程まで、（ｌ）はサイドウォール絶縁膜の形成工程までを示す。
【図１２】図１２は、図１１の続きの工程を示す断面図であり、（ｍ）はソース・ドレイン拡散層の形成工程まで、（ｎ）は層間絶縁膜の形成工程までを示す。
【図１３】図１３は、第２実施形態の不揮発性半導体記憶装置の断面図である。
【図１４】図１４は、第２実施形態の不揮発性半導体記憶装置の製造方法の製造工程を示す断面図であり、（ａ）は第１トンネル絶縁膜の形成工程まで、（ｂ）は第１トラップ層用層の形成工程まで、（ｃ）は第１トラップ層の形成工程までを示す。
【図１５】図１５は、図１４の続きの工程を示す断面図であり、（ｄ）はゲート電極用層の形成工程まで、（ｅ）はゲート電極パターンの加工工程までを示す。
【図１６】図１６は、第３実施形態の不揮発性半導体記憶装置の断面図である。
【図１７】図１７は、第３実施形態の不揮発性半導体記憶装置の製造方法の製造工程を示す断面図であり、（ａ）は第１トンネル絶縁膜の形成工程まで、（ｂ）は第１トラップ層の形成工程まで、（ｃ）は第２トンネル絶縁膜の形成工程までを示す。
【図１８】図１８は、図１７の続きの工程を示す断面図であり、（ｄ）はゲート電極用層の形成工程まで、（ｅ）はゲート電極パターンの加工工程までを示す。
【図１９】図１９は、従来例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の断面図である。
【図２０】図２０は、従来例に係るフローティングゲート型不揮発性半導体記憶装置の断面図である。
【符号の説明】
１…不揮発性半導体記憶装置、２，２ａ，２ｂ，２ｃ…第２中間絶縁膜、３，３ａ，３ｂ，３ｃ…第３中間絶縁膜、４，４ａ，４ｂ，４ｃ…第４中間絶縁膜、５…メモリセルアレイ、６…基準セルアレイ、７…論理回路、１０…従来例の不揮発性半導体記憶装置、１１…半導体基板、１２ａ…ソース拡散層（高濃度拡散層）、１２ｂ…ソース拡散層（低濃度拡散層）、１３ａ…ドレイン拡散層（高濃度拡散層）、１３ｂ…ドレイン拡散層（低濃度拡散層）、１４，１４ａ…ゲート絶縁膜、１５，１５ａ…ゲート電極、１６，１６ａ…サイドウォール絶縁膜、１７…層間絶縁膜、１８…配線、２０…従来例の不揮発性半導体記憶装置、２１，２１ａ，３１，３１ａ，３８，３８ａ…第１トンネル絶縁膜、２２，２２ａ，２５，２５ａ，２８，２８ａ…窒化シリコン膜、２３，２３ａ，２６，２６ａ，２９，２９ａ，３２，３２ａ，３４，３４ａ，３６，３６ａ，３９，３９ａ，４１，４１ａ，４３，４３ａ…トラップ層、２４，２４ａ，２７，２７ａ，３３，３３ａ，３５，３５ａ，４０，４０ａ，４２，４２ａ，…トンネル絶縁膜、３０，３０ａ，３７，３７ａ，４４，４４ａ…トップ絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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