(57)【特許請求の範囲】
【請求項１】
絶縁基板上に形成されたゲート電極と、この電極を覆うゲート絶縁膜と、前記ゲート絶縁膜上に順次形成されたアイランド及びこのアイランドの上にギャップ部で分離して形成されたオーミックコンタクト層とを備えた薄膜トランジスタの製造方法において、
前記絶縁基板上に前記ゲート電極を形成し、
前記ゲート電極を覆うように前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に半導体層とオーミックコンタクト層とを順次積層し、
レジストパターンマスクを用いて、前記半導体層と前記オーミックコンタクト層の上にレジストのパターンを形成し、
前記オーミックコンタクト層の前記ギャップ部となる部分をエッチングで除去して前記ギャップ部を形成し、
前記ギャップ部に、金属微粒子を含有するインクをインクジェット塗布し、
前記レジストと前記インクをマスクとして前記半導体層をエッチングして前記アイランドを形成し、
前記レジストと共に前記インクを剥離する薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インクジェット塗布による薄膜トランジスタ（以下、「ＴＦＴ」という。）の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置のＴＦＴ製造工程において、露光工程短縮のため、ハーフトーン露光を用いたＴＦＴ製造方法が実施されている。また、インクジェット塗布によるＴＦＴは、下記特許文献１に記載されている。
【０００３】
下記特許文献１には、ＴＦＴのゲート電極膜を、導電材料を含有する液体材料を用いて、インクジェット法によって形成し、また、ＴＦＴのソース領域及びドレイン領域を、半導体材料を含有する液体材料を用いて、インクジェット法によって形成することが記載されている。
【０００４】
【特許文献１】特開２００３−３１８１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
液晶表示装置のＴＦＴ製造工程におけるハーフトーン露光には、以下の課題がある。（１）液晶表示基板サイズの大型化に伴い、ハーフトーンマスクの作製が困難、（２）ＴＦＴの微細化に対応したハーフトーンマスクの作製が困難、（３）ハーフトーン露光部のレジスト不均一性のため、下地膜構成が限定されているので露光工程１回のみを短縮できているに過ぎない。
【課題を解決するための手段】
【０００６】
そこで、本発明においては、液晶表示装置のＴＦＴ製造工程における、所謂アイランド形成時に、ハーフトーン露光として、露光によるレジストパターン形成とインクジェット塗布によるレジストパターン形成とを併用する。
【発明の効果】
【０００７】
従来の小型基板向けに用いられていたハーフトーン露光法による露光工程短縮が、超大型基板を用いた場合でも可能になり、かつ、下地対象材料の制限がなくなるので、露光以外の工程短縮も可能となる。
【０００８】
すなわち、（１）ハーフトーン露光がインクジェット塗布により行える。（２）高度なインクジェット塗布技術が不要、（３）基板サイズの制限がない（超大型基板でも可能）、（４）ハーフトーン露光部のサイズに制限がない（微細ＴＦＴにも対応）、（５）露光工程の短縮以上の効果が狙える。
【発明を実施するための最良の形態】
【０００９】
以下、図面を用いて、本発明の実施例を説明する。
【実施例１】
【００１０】
図１（ａ）は、本発明に係るＴＦＴ１０を用いたアクティブマトリクス型の液晶表示装置の概略図、図１（ｂ）は、図１（ａ）に示す画素部３００の拡大図である。
【００１１】
図１（ａ）において、走査配線駆動回路１００によって選択されたゲート配線１０１に対応して、データ配線駆動回路２００からソース配線２０１を介して表示パネル４００の画素部３００におけるＴＦＴ１０にデータ（電圧）が供給される。
【００１２】
図１（ｂ）において、ＴＦＴ１０は、ゲート配線１０１とソース配線２０１との交差部に設けられ、ＴＦＴ１０のゲート電極１１には、ゲート配線１０１が接続され、ＴＦＴ１０のソース電極（又はドレイン電極）１２には、ソース配線２０１が接続されている。
【００１３】
ＴＦＴ１０のドレイン電極（又はソース電極）１３は、液晶素子２０の画素電極２１に接続され、液晶素子２０は、画素電極２１と共通電極２２との間にあって、画素電極２１に供給されるデータ(電圧)により駆動される。なお、データを一時保持するための補助容量３０が、ドレイン電極１３と補助容量配線３０１との間に接続されている。
【００１４】
図２は、図１に示す表示パネル４００における画素部３００とＴＦＴ１０の平面図及び断面図であって、同図（ａ）は、図１に示すマトリクス状に配置された画素部３００の平面図、同図（ｂ）は、同図（ａ）に示す画素部３００におけるＴＦＴ１０の点線Ａ−Ａ’部の断面図である。
【００１５】
図２（ａ）において、マトリクス状に配置された画素部３００には、ＴＦＴ１０がゲート配線１０１とソース配線２０１との交差部に配置されている。また、画素電極２１がＴＦＴ１０に接続され、補助容量配線３０１との間で補助容量を形成している。
【００１６】
図２（ｂ）において、ＴＦＴ１０は、絶縁基板５１上に、ゲート電極１１とこの電極を覆うようにゲート絶縁膜５２が形成され、この絶縁膜上に半導体層（ａ−Ｓｉ）５３、オーミックコンタクト層（ｎ＋Ｓｉ）５４、ソース電極１２及びドレイン電極１３が順次積層され、ソース電極１２及びオーミックコンタクト層５４とドレイン電極１３及びオーミックコンタクト層５４との間には、半導体層５３を保護する保護膜５５が形成される。
【００１７】
図３は、図２（ｂ）に示すＴＦＴ１０の一部断面図であって、図２（ｂ）における保護膜５５、ソース電極１２、ドレイン電極１３を省略したものである。
【実施例２】
【００１８】
図４は、図３に示すＴＦＴ１０の製造工程図であって、同図（ａ）から（ｅ）において、左側には平面図、右側には断面図を示す。
【００１９】
まず、図４（ａ）に示すように、図示を省略した絶縁基板上にゲート電極１１を形成し、この電極を覆うようにゲート絶縁膜５２を形成する。さらに、この絶縁膜上に半導体層５３とオーミックコンタクト層５４とを順次積層する。次に、ハーフ露光レジストパターンマスクを用いて、ハーフ露光部６１を有するレジスト６２を形成する。
【００２０】
次に、図４（ｂ）において、アイランドを形成するために、当該アイランドの部分を除くオーミックコンタクト層５４と半導体層５３とをエッチングする。
【００２１】
次に、図４（ｃ）において、ハーフ露光部６１のレジストをエッチングし、さらに、同図（ｄ）に示すように、オーミックコンタクト層５４をエッチングして、ギャップ部６３を形成する。最後に、図４（ｅ）に示すように、レジスト６２を剥離する。
【実施例３】
【００２２】
図５は、図４に示す製造工程において、ハーフ露光に相当するレジストをインクジェット塗布により形成するものであって、同図（ａ）から（ｅ）において、左側には平面図、右側には断面図を示す。
【００２３】
まず、図５（ａ）に示すように、図示を省略した絶縁基板上にゲート電極１１を形成し、この電極を覆うようにゲート絶縁膜５２を形成する。さらに、この絶縁膜上に半導体層５３とオーミックコンタクト層５４とを順次積層する。次に、レジストパターンマスクを用いて、レジスト６２を形成する。
【００２４】
次に、図５（ｂ）において、オーミックコンタクト層５４をエッチングすることで、ギャップ部６３を形成する。
【００２５】
次に、図５（ｃ）において、ギャップ部６３に、金属微粒子を含有するインク７１をインクジェット塗布により形成する。
【００２６】
次に、図５（ｄ）において、レジスト６２とインク７１をマスクとして半導体層５３をエッチングして、アイランドを形成する。
【００２７】
最後に、図５（ｅ）に示すように、レジスト６２とインク７１を剥離する。
【００２８】
以上、図５において、図４と異なるのは、半導体層５３のエッチングがインク７１を介して行われるので、インク７１を滴下したギャップ部６３の近傍におけるエッチングされた半導体層５３には、インク７１を滴下した痕跡部７２が形成される。この痕跡部７２は、ギャップ部６３の内側に向けて凹部をなしている。
【００２９】
図６は、痕跡部７２の形状を把握するための拡大図であって、同図（ａ）（ｂ）は、図５（ｃ）に対応し、同図（ｃ）は、図５（ｅ）に対応している。
【００３０】
図６（ａ）において、インク７１がギャップ部６３に滴下され、インク７１は、同図（ｂ）に示すように、ギャップ部に沿ってぬれ広がる。その結果、同図（ｃ）に示すように、レジストとインクが剥離された後には、半導体層５３の痕跡部７２が形成される。ここで、滴下されたインク７１の直径は２０μｍ、ギャップ部６３の長さ４μｍで、幅は３０〜４０μｍである。
【図面の簡単な説明】
【００３１】
【図１】本発明に係る液晶表示装置の概略図
【図２】図１に示す画素部３００とＴＦＴ１０の拡大図
【図３】図２に示すＴＦＴ１０の一部断面図
【図４】図３に示すＴＦＴ１０の製造工程図
【図５】図３に示すＴＦＴ１０の他の製造工程図
【図６】図５に示す製造工程の一部拡大図
【符号の説明】
【００３２】
１０…薄膜トランジスタ（ＴＦＴ）、１１…ゲート電極、１２…ソース電極（又はドレイン電極）、１３…ドレイン電極（又はソース電極）、２０…液晶素子、２１…画素電極、２２…共通電極、３０…補助容量、５１…絶縁基板、５２…ゲート絶縁膜、５３…半導体層（ａ−Ｓｉ）、５４…オーミックコンタクト層、５５…保護膜、６１…ハーフ露光部、６２…レジスト、６３…ギャップ部、７１…インク、７２…痕跡部、１００…走査配線駆動回路、１０１…ゲート配線、２００…データ配線駆動回路、２０１…ソース配線、３００…画素部、３０１…補助容量配線、４００…表示パネル
【図１】
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【図４】
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【図５】
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【図２】
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【図３】
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【図６】
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