(57)【特許請求の範囲】
【請求項１】
第１の複数のビット線と、各ビット線に関連する複数のワード線を有するメモリセル回路にデータを格納する方法であって、
前記複数のワード線のうちの１つの第１のワード線のみを使用し、前記第１の複数のビット線のうちの第２の複数のビット線を選択し、
前記複数のワード線のうちの１つの第２のワード線のみを使用し、前記第２の複数のビット線のうちの１つのビット線を選択し、
前記選択された１つのビット線上のビット値を前記メモリセル回路に格納し、
前記第２の複数のビット線は、前記第１の複数のビット線より数が少なく、
前記複数のワード線は、前記第１の複数のビット線より数が少ない、
メモリセル回路にデータを格納する方法。
【請求項２】
前記メモリセル回路は、更にバックツーバックインバータを有する、
請求項１に記載のメモリセル回路にデータを格納する方法。
【請求項３】
前記第２の複数のビット線は、複数のマルチプレクサからのビット線を有する、
請求項１に記載のメモリセル回路にデータを格納する方法。
【請求項４】
第１の複数のビット線の各ビット線に関連する複数のワード線を有し、
前記第１の複数のビット線のうちの第２の複数のビット線を選択するための、前記複数のワード線のうちの第１のワード線を有し、前記第１のワード線のみが前記第２の複数のビット線を選択するために使用され、
前記第２の複数のビット線のうちの１つのビット線を選択するための、前記複数のワード線のうちの第２のワード線を有し、前記第２のワード線のみが前記１つのビット線を選択するために使用され、
前記１つのビット線上のビット値を格納するメモリセルとを有し、
前記第２の複数のビット線は、前記第１の複数のビット線より数が少なく、
前記複数のワード線は、前記第１の複数のビット線より数が少ない、
減少された面積のメモリセル回路。
【請求項５】
データを格納するメモリセルと、
第１の複数のビット線と、
前記第１の複数のビット線より数が少ない第２のビット線と、
前記第１の複数のビット線より少ない数の複数のワード線と、
前記第１の複数のビット線のうちの第２のビット線を第２のスイッチの入力にそれぞれ接続する、前記複数のワード線のうちの第１のワード線によりそれぞれ制御される複数の第１のスイッチと、
複数の前記入力のうちの１つを選択し前記メモリセルに接続する、前記複数のワード線のうちの第２のワード線により制御される第２のスイッチと
を有するメモリセル回路。
【請求項６】
前記メモリセルは、バックツーバックインバータを有する、
請求項５に記載のメモリセル回路。
【請求項７】
複数のワード線のうちの第１のワード線により選択された第１の複数のビット線のうちの第２のビット線を選択する第１のマルチプレクサと、
前記第１のワード線により選択された複数のビット線のうちの別の第２のビット線を選択する第２のマルチプレクサと、
前記複数のワード線のうちの第２のワード線に基づいて、前記第１のマルチプレクサ又は前記第２のマルチプレクサを選択する第３のマルチプレクサを有し、
前記第３のマルチプレクサの出力は、データを前記メモリセルに書き込み、
複数の前記第２のビット線は、前記第１の複数のビット線より数が少なく、
前記複数のワード線の数は前記複数のビット線より少ない、
データをメモリセルに書き込むシステム。
【請求項８】
ビット線アドレスを有する第１の複数のビット線のうちの第２のビット線を選択してデータを受信する第１のマルチプレクサと、複数の前記第１のマルチプレクサからデータを受信し前記データをメモリセルへ書き込む第２のマルチプレクサとへ複数の選択器信号を供給するシステムであって、
第１の複数のビット線アドレスを受信し第１の複数の書き込みイネーブル信号を発生する第１の複数のデコーダと、
前記第１の複数の書き込みイネーブル信号を、前記複数の選択器信号のうちの、前記第１のマルチプレクサを制御する第１の選択器信号へ結合する少なくとも１つの論理ゲートと、
第２の複数のビット線アドレスを受信し第２の複数の書き込みイネーブル信号を発生する第２の複数のデコーダと、
前記第１の複数の書き込みイネーブル信号の１つの書き込みイネーブル信号と前記第２の複数の書き込みイネーブル信号の１つの書き込みイネーブル信号を、前記複数の選択器信号のうちの、前記第２のマルチプレクサを制御する第２の選択器信号へ結合する少なくとも１つの論理ゲートとを有し、
複数の前記第２のビット線は、前記第１の複数のビット線より数が少なく、
前記複数の選択器信号の数は前記複数のビット線より少ない、
信号を供給するシステム。
【請求項９】
第１の複数のビット線を有するメモリ回路であって、
前記第１の複数のビット線のうちの該第１の複数のビット線より数が少ない第２の複数のビット線を選択する手段と、
前記第２の複数のビット線のうちの１つのビット線を選択する手段と、
前記選択された１つのビット線上のビット値を格納する手段と、
前記第１の複数のビット線より少ない数のワード線と
を有するメモリセル回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的には、回路設計の分野に関連し、特に、改善されたマルチポートメモリセルに関連する。
【０００２】
【従来の技術】
スーパースカラー、ベリーロングインストラクションワード（ＶＬＩＷ）プロセッサ及びネットワーク内プロセッサでは、並列書き込みポートを有するメモリセルが、典型的には必要である。これらの並列書き込みポートは、並列ビット線と関連し、これは、並列実行ユニットから１つのメモリセルへの直接通信パスを可能とするだけでなく、多くのメモリセルへ同じデータを書き込むことの両方を可能とする。
【０００３】
従来技術のマルチポートレジスタメモリセルは、各差動書き込みビット線について単一書き込みワード線を又は、各単一書き込みビット線について差動書き込み線を使用した。差動ワード又はビット線を使用することは、線の数が多数となり、次にメモリセルのレイアウト面積を増加することになる。
【０００４】
図１は、他の従来技術のマルチ書き込みポートメモリセルの例を示す。図１は、差動ワード又はビット線メモリセル上のレイアウト面積を減少させる第１ステップを示す。説明のために、書き込みポートのみが示されている。図１は、マルチポートレジスタファイル内のメモリセルの配列の１つのメモリセルのみを示す。メモリセルは、バックツーバックインバータ１５６と１５８を有し、これは、ノード１５２と１５４を有する。６つのワード線（ＷＬｓ）即ち、ＷＬＡ、ＷＬＢ、ＷＬＣ、ＷＬＤ、ＷＬＥ、及びＷＬＦと、ＢＬＡ、ＢＬＢ、ＢＬＣ、ＢＬＤ、ＢＬＥ、及びＢＬＦの６データビット線（ＢＬｓ）により示された６つの書き込みポートがある。書き込みワード線と書き込みビット線（即ち、書き込みポート）の間は、１対１の対応がある。例えば、ワード線ＷＬＡは、ビット線ＢＬＡがノード１５２に接続することを許すスイッチである、トランジスタ１１２を有する。ワード線ＷＬＡは、トランジスタ１１４に接続され、これは、ビット線ＢＬＡが’１’のときに、トランジスタ１４０を通して、ノード１５４をグランドに接続することを可能とするスイッチである。１対１対応は。ＷＬＢとＢＬＢ、ＷＬＣとＢＬＣ、ＷＬＤとＢＬＤ、ＷＬＥとＢＬＥ、及びＷＬＦとＢＬＦについても成り立つ。
【０００５】
図１の回路１１０の動作の例は、ワード線ＷＬＡが’１’であるときである。
トランジスタ１１２と１１４は、オンされる。続いて、ビット線ＢＬＡが’１’の場合には、トランジスタ１４０はオンされそして、ノード１５４をグランドｇｎｄへ引く。’１’のビット線ＢＬＡ値は、トランジスタ１１２を通してノード１５２へ行く。バックツーバックインバータ１５６と１５８は、ノード１５２を’１’に維持し、そして、ノード１５４を'０'へ維持する。同様に、例えば、ワード線ＷＬＤが'１’であるときには、トランジスタ１２２と１２４は、オンされる。ビット線ＢＬＤが’１’の場合には、トランジスタ１４６はオンされそして、ノード１５４をグランドｇｎｄへ引く。ノード１５２は、ビット線ＢＬＤの値を有する。ビット線ＢＬＤが’０’の場合には、トランジスタ１４６はオフされる。ノード１５２は、’０’へ引かれ、そしてノード１５４はインバータ１５６により’１’へ引かれる。
【０００６】
図１に適用可能な、従来技術の従来の最終デコーディング回路が、図２に示されている。この例は、書き込みポートＡからＦ、即ち、図１のＷＬＡからＷＬＦ、についてのアドレスは、最終デコードが、ここではダイナミック回路を使用して、２入力ＡＮＤゲートからなるように、プリデコードされていると仮定する。
例えば、ポートＡのＡＮＤゲートは、アドレス入力Ａ０のトランジスタ２１４と、アドレス入力Ａ１のトランジスタ２１６を有する。信号ｐｃは、通常はクロック信号である、プリチャージ信号である。ｐｃ＝’０’であるときには、ノード２１３は、トランジスタ２１２を介して、’１’へ”プリチャージ”される。ＡＮＤゲート、即ち、トランジスタ２１６に直列に接続されたトランジスタ２１４、は、トランジスタ２１８がオフされるので、ディスエーブル（遮断）される。
アドレスＡ０とＡ１は、そして、ｐｃ＝’１’のときに読まれる。トランジスタ２１８は、オンされ、これゆえに、ＡＮＤゲートを、即ち、トランジスタ２１４と２１６を、イネーブル（活性化）する。ノード２１３は、Ａ０とＡ１の両方が’１’のときに、グランドに引かれ、そうでない場合には、ノード２１３は’１’のままである。ノード２１３が、’０’であるときには、ＷＬＡは、インバータ２７０を介して、’１’である。アドレス線Ｂ０、Ｂ１からＦ０，Ｆ１を有する他の５つのＡＮＤゲートは、Ａ０、Ａ１についてのＡＮＤゲートと同様な方法で動作する。デコーダ回路２１０の出力は、図１のワード線ＷＬＡからＷＬＦへ入力される、ワード線ＷＬＡからＷＬＦである。
【０００７】
【発明が解決しようとする課題】
図１は、従来技術よりも減少された面積を与えるが、より小さな面積へのより多くのメモリについての連続する要求があるので、更に改善が必要である。従って、従来技術よりも小さな面積を有する新しい回路が必要である。
【０００８】
【課題を解決するための手段】
本発明は、従来のマルチポートメモリセルよりも少ない数の書き込み線を有し、これゆえに、より小さな面積を占める、改善されたマルチポートメモリセル回路を提供する。更に加えて、好ましい実施例に従って、図１よりもトランジスタが少ない。電力消費も減少されうる。
【０００９】
本発明の一実施例は、メモリセル回路の面積を減少させる方法を有し、メモリセルは、第１の複数のビット線と、各ビット線に関連する複数のワード線を有する。最初に、前記第１の複数のビット線から第２の複数のビット線を選択するために、第１のワード線が使用される。次に、第２の複数のビット線の１つのビット線を選択するために第２のワード線が使用される。そして、ビット線上のビット値は、メモリセル内に格納される。
【００１０】
本発明の一面は、第１の複数のビット線の各ビット線に関連する複数のワード線と、第１の複数のビット線から第２の複数のビット線を選択するための、複数のワード線のうちの第１のワード線と、第２の複数のビット線のうちの１つのビット線を選択するための、複数のワード線のうちの第２のワード線と、前記１つのビット線上のビット値を格納するメモリセルとを有する、減少された面積のメモリセル回路を有する。
【００１１】
本発明の他の実施例は、データを格納するメモリセルと、第１のワード線と第２のワード線と、複数のビット線と、前記複数のビット線の第１のビット線を第１のノードに接続する、第１のワード線により制御される第１のスイッチと、第１のノードをメモリセルに接続する、前記第２のワード線により制御される第２のスイッチとを有するメモリセル回路を有する。
【００１２】
本発明の更に他の実施例は、データをメモリセルに書き込むシステムを有する。このシステムは、第１のワード線が第１のビット線を選択するときに、複数のビット線の第１のビット線を選択する、第１のマルチプレクサと、第１のワード線が第２のビット線を選択するときに、複数のビット線の第２のビット線を選択する、第２のマルチプレクサと、第２のワード線に基づいて、第１のマルチプレクサの出力と、第２のマルチプレクサの出力との間を選択する第３のマルチプレクサを有し、第３のマルチプレクサの出力は、データをメモリセルに書き込む。
【００１３】
本発明の更なる実施例は、ビット線アドレスを有するビット線からデータを受信する、第１のマルチプレクサと、第１のマルチプレクサからデータを受信しそしてデータをメモリセルへ書き込む、第２のマルチプレクサへ、複数の選択器信号を供給するシステムを有する。このシステムは、第１の複数のビット線アドレスを受信しそして、第１の複数の書き込みイネーブル信号を発生する、第１の複数のデコーダと、第１の複数の書き込みイネーブル信号を、複数の選択器信号のうちの、第１のマルチプレクサを制御する第１の選択器信号へ結合する、少なくとも１つの論理ゲートと、第２の複数のビット線アドレスを受信しそして、第２の複数の書き込みイネーブル信号を発生する、第２の複数のデコーダと、第１の複数の書き込みイネーブル信号の１つの書き込みイネーブル信号と第２の複数の書き込みイネーブル信号の１つの書き込みイネーブル信号を、複数の選択器信号のうちの、第２のマルチプレクサを制御する第２の選択器信号へ結合する、少なくとも１つの論理ゲートとを有する。
【００１４】
本発明の他の面は、第１の複数のビット線を有するメモリ回路を提供する。メモリセル回路は、第１の複数のビット線から第２の複数のビット線を選択する手段と、第２の複数のビット線の１つのビット線を選択する手段と、ビット線上のビット値をメモリセルに書き込む手段とを有する。
【００１５】
本発明のこれらの及び他の実施例、特徴、面及び優位点は、以下の説明、請求の範囲及び添付の図面により、より理解されよう。
【００１６】
【発明の実施の形態】
以下の説明では、本発明の特定の実施例の徹底的な説明を提供するために、多くの特定の詳細が示される。しかしながら、当業者には、本発明は、以下に示される全ての特定の詳細なしに実行されうることは、理解されよう。他の例では、既知の特徴は本発明を曖昧にするので詳細には説明されない。
【００１７】
図１の回路は、６つの選択器線（ワード線ＷＬＡからＷＬＦ）を有する単一の６入力マルチプレクサ（ビット線ＢＬＡからＢＬＦ）として示され、ここで使用される” マルチプレクサ”は、幾つかの入力の１つを選択しそして、その情報を出力へスイッチングする回路である。図１では、各ワード線は、関連するビット線を選択し、例えば、ワード線ＷＬＡはビット線ＢＬＡを選択する。ワード線の数を減少させるために、本発明の１つの好ましい実施例は、各ワード線が１つ又はそれ以上のビット線を選択する複数のカスケード接続されたマルチプレクサを使用する。
【００１８】
図３は、本発明の一実施例のマルチ書き込みポートメモリセルの概略である。
回路３００は、５つのワード線、即ち、ＷＬＡＢ，ＷＬＣＤ、ＷＬＥＦ、ＷＬＢＤＦ及びＷＬＡＣＥと、６つのビット線ＢＬＡ、ＢＬＢ、ＢＬＣ、ＢＬＤ、ＢＬＥ、及びＢＬＦを有する。ワード線ラベル中の”ＷＬ”の後に続く文字は、ワード線がアサートされた（選択信号が出された）ときに、どのビット線が選択されたかを、選択肢内で示す。例えば、ワード線ＷＬＡＢがアサートされたときに、何れかのビット線ＢＬＡ又はＢＬＢが選択され、又は、ワード線ＷＬＢＤＦがアサートされたときに、何れかのビット線ＢＬＢ、ＢＬＤ又はＢＬＦが選択されうる。ワード線ＷＬＡＢはトランジスタｍ３とｍ４のゲートに接続される。ワード線ＷＬＣＤはトランジスタｍ２とｍ５のゲートに接続される。ワード線ＷＬＥＦはトランジスタｍ１とｍ６のゲートに接続される。ワード線ＷＬＢＤＦはトランジスタｍ７とｍ１１のゲートに接続される。トランジスタｍ７はノードｎ１を介して、トランジスタｍ４、ｍ５及びｍ６に接続される。トランジスタｍ７は、ノードｎ４にも接続される。トランジスタｍ１１は、トランジスタｍ１２とノードｎ３へ接続されている。トランジスタｍ１２は、ノードｎ１を介して、トランジスタｍ４、ｍ５及びｍ６に接続されている。ワード線ＷＬＡＣＥは、トランジスタｍ８とｍ１０のゲート接続されている。トランジスタｍ８のゲートは、ノードｎ２を介して、トランジスタｍ１、ｍ２及びｍ３に接続されている。トランジスタｍ８のゲートも、ノードｎ４に接続されている。トランジスタｍ１０は、トランジスタｍ９へ接続されている。トランジスタｍ９のゲートは、ノードｎ２を介して、トランジスタｍ４、ｍ５及びｍ６へ接続されている。バックツーバックインバータＩｎｖ１とＩｎｖ２は、１ビットメモリセルを構成する。インバータＩｎｖ１の出力は、ノードｎ３を介してインバータＩｎｖ２の入力へ接続されている。インバータＩｎｖ２の出力は、ノードｎ４を介してインバータＩｎｖ１の入力へ接続されている。ビット線ＢＬＥは、トランジスタｍ１へ接続されている。
ビット線ＢＬＣは、トランジスタｍ２へ接続されている。ビット線ＢＬＡは、トランジスタｍ３へ接続されている。ビット線ＢＬＢは、トランジスタｍ４へ接続されている。ビット線ＢＬＤは、トランジスタｍ５へ接続されている。ビット線ＢＬＦは、トランジスタｍ６へ接続されている。
【００１９】
図３では、ワード線は、１つのビット線を選択するためにペアで（即ち、’１’に設定され）：つまり、１）ワード線ＷＬＡＢ、ＷＬＣＤ又はＷＬＥＦはワード線ＷＬＢＤＦと共に、又は、２）ワード線ＷＬＡＢ、ＷＬＣＤ又はＷＬＥＦはワード線ＷＬＡＣＥと共にアサートされる。ワード線ＷＬＡＢがアサートされるときには、トランジスタｍ３とｍ４がオンされそれぞれ、ビット線ＢＬＡとＢＬＢを選択する。ワード線ＷＬＣＤがアサートされるときには、トランジスタｍ２とｍ５がオンされそれぞれ、ビット線ＢＬＣとＢＬＤを選択する。ワード線ＷＬＥＦがアサートされるときには、トランジスタｍ１とｍ６がオンされそれぞれ、ビット線ＢＬＥとＢＬＦを選択する。ワード線ＷＬＢＤＦがアサートされるときには、トランジスタｍ７とｍ１１がオンされそれぞれ、これにより、どのワード線即ちＷＬＡＢ、ＷＬＣＤ又はＷＬＥＦがそれぞれアサートされているかにより、ビット線ＢＬＢ，ＢＬＤ又はＢＬＦを選択する。ワード線ＷＬＡＣＥがアサートされるときには、トランジスタｍ８とｍ１０がオンされそれぞれ、これにより、どのワード線即ちＷＬＡＢ、ＷＬＣＤ又はＷＬＥＦがそれぞれアサートされているかにより、ビット線ＢＬＡ，ＢＬＣ又はＢＬＥを選択する。選択されたビット線は、そして、メモリセル（例えば、ノードｎ４）の値を’０’又は’１’へ設定する。
【００２０】
例えば、ワード線ＷＬＥＦ及びＷＬＢＤＦがアサートされたときには、ビット線ＢＬＦが選択される。ＷＬＢＤＦがトランジスタｍ７とｍ１１をオンするので、ＢＬＦ上の値はノードｎ４を設定する。値が’１’の場合には、ｍ１２はオンされそして、ノードｎ３は、グランドｇｎｄに引かれる。値が'０'の場合には、ノードｎ３は、インバータＩｎｖ１を介してノードｎ４により変化される。ＷＬＢＤＦの代わりに、ワード線ＷＬＡＣＥがアサートされるときには、ビット線ＢＬＥがＢＬＦの代わりに選択される。ＢＬＥ上の値は、ＷＬＢＤＦがアサートされたときに、ＢＬＦと同様にノードｎ４を設定する。
【００２１】
図４は、本発明の一実施例の図３のメモリ回路３００に対応する最終ラインデコード回路４１０の概略を示す。図４は、図２のインバータが図４のＮＡＮＤゲートに置きかえられたことを除いては、図２の最終デコード回路と同様である。
図２に示されたように、アドレス線、例えば、Ａ０とＡ１が、'１’のときには、対応するビット線の、この場合には図３のＢＬＡの、上の値は、メモリセルに書きこまれる。Ａ０とＡ１が’１’なら、ＮＡＮＤゲート４２０は、それぞれ、ワード線ＷＬＡＣＥとＷＬＡＢをアサートする。Ｂ０とＢ１が’１’なら、ＮＡＮＤゲート４２２とＮＡＮＤゲート４２４とは、それぞれ、ワード線ＷＬＢＤＦとＷＬＡＢをアサートする。Ｃ０とＣ１が’１’なら、ＮＡＮＤゲート４２０とＮＡＮＤゲート４２６は、それぞれ、ワード線ＷＬＡＣＥとＷＬＣＤをアサートする。Ｄ０とＤ１が’１’なら、ＮＡＮＤゲート４２２とＮＡＮＤゲート４２６は、それぞれ、ワード線ＷＬＢＤＦとＷＬＣＤをアサートする。Ｅ０とＥ１が’１’なら、ＮＡＮＤゲート４２０とＮＡＮＤゲート４２８は、それぞれ、ワード線ＷＬＡＣＥとＷＬＥＦをアサートする。Ｆ０とＦ１が’１’なら、ＮＡＮＤゲート４２２とＮＡＮＤゲート４２８は、それぞれ、ワード線ＷＬＢＤＦとＷＬＥＦをアサートする。このように、例えば、ＷＬＡＢのアサート（選択信号が出されたこと）は、ＢＬＡ上の書き込みデータが、図３のトランジスタｍ３を通して、ノードｎ２へ書きこまれることを起こす。同時に、ＷＬＡＣＥがアサートされたこと（選択信号が出されたこと）は、ノードｎ２上のデータがトランジスタｍ８を介してノードｎ４上へ書き込まれることを起こす。
【００２２】
図５は、本発明の一面の従属接続されたマルチプレクサの例を示す図３の再配置を示す図である。図３と図５の回路は、同じように動作する。マルチプレクサは２段である。第１段は、マルチプレクサ５１０と５１２を有する。マルチプレクサ５１０は、スイッチとして動作する、トランジスタｍ１、ｍ２及び、ｍ３を有する。それぞれ、選択器線ＷＬＡＢ、ＷＬＣＤ及びＷＬＥＦを伴なうビット線ＢＬＡ，ＢＬＣ及びＢＬＥの、マルチプレクサ５１０への３つの入力データ線がある。マルチプレクサ５１０の出力は、ノードｎ１である。マルチプレクサ５１２は、スイッチとして動作する、トランジスタｍ４、ｍ５及びｍ６を有する。それぞれ、選択器線ＷＬＡＢ、ＷＬＣＤ及びＷＬＥＦを伴なうビット線ＢＬＢ，ＢＬＤ及びＢＬＦの、マルチプレクサ５１２への３つの入力データ線がある。マルチプレクサ５１２の出力は、ノードｎ２である。マルチプレクサ５２０は、それぞれマルチプレクサ５１０と５１２からノードｎ１とｎ２で２つの入力を有する。マルチプレクサ５２０に対する選択線は、ＷＬＡＣＥとＷＬＢＤＦである。ＷＬＡＣＥはマルチプレクサ５１０選択するのに使用され、そして、ＷＬＢＤＦはマルチプレクサ５１２を選択するのに使用される。ノードｎ３の出力とノードｎ４の反転出力を有する、マルチプレクサ５２０の差動出力がある。ＷＬＡＣＥが’１’の場合には、トランジスタｍ７がオンとなるので、ノードｎ３は、ノードｎ１の値と等しく設定される。ＷＬＢＤＦが’１’の場合には、トランジスタｍ８がオンとなるので、ノードｎ３は、ノードｎ２の値と等しく設定される。メモリセル５２５は、バックツーバックインバータＩｎｖ１とＩｎｖ２を有する。
【００２３】
図６は、本発明の他の実施例のｎ＊ｍ書き込みポート（即ち、書き込みビット線）についての一般化されたメモリセル回路の概略を示す図であり、”ｎ”と”ｍ”は正の数である。ｎ＞１及びｍ＞２が好ましい。図６に示されたように、メモリセル回路６１０は、ｎインスタンスのｍ対１ＮＭＯＳ通過ゲートマルチプレクサ６１２、６１４から６１６と、これに続く、単一のｎ対１マルチプレクサ６１８と、これに続く、バックツーバックインバータペア、即ち、データを格納する、メモリセル６８８を有する。ビット線（即ち、書き込みポート）は、ＢＬ１１からＢＬｎｍにラベル付けされている。ビット線は、ｍビット線を有するｎグループ、例えば、各グループについて、ＢＬ１１、ＢＬ１２、．．．ＢＬ１ｍ、として示されている。ワード線は、ＷＬ１１からＷＬ１ｍ及びＷＬ２１からＷＬ２ｎにラベル付けされており、ここで、ワード線ＷＬ１１からＷＬ１ｍは、マルチプレクサ６１２、６１４から６１６の選択器線であり、ここで、ワード線ＷＬ２１からＷＬ２ｎは、マルチプレクサ６１８の選択器線である。
【００２４】
第１段のマルチプレクサ６１２、６１４から６１６への選択器線は、ワード線がアサートされたときに設定され、マルチプレクサ当り１ビット線が選択される。例えば、ワード線ＷＬ１１が選択されたときには、トランジスタ６２０、６３０から６４０がオンされそして、ビット線ＢＬ１１、ＢＬ２１からＢＬｎ１が選択され、それぞれ、マルチプレクサ出力６２６、６３６から６４６へ出力される。ワード線ＷＬ１２が選択されたときには、トランジスタ６２２、６３２から６４２がオンされそして、ビット線ＢＬ１２、ＢＬ２２からＢＬｎ２が選択され、それぞれ、マルチプレクサ出力６２６、６３６から６４６へ出力される。そして、ワード線ＷＬ１ｍが選択されたときには、トランジスタ６２４、６３４から６４４がオンされそして、ビット線ＢＬ１ｍ、ＢＬ２ｍからＢＬｎｍが選択され、それぞれ、マルチプレクサ出力６２６、６３６から６４６へ出力される。
【００２５】
第２段のマルチプレクサ６１８への選択器線は、第１段のマルチプレクサ６１２、６１４から６１６からのどの出力が、ノード６８０即ち、バックツーバックインバータ６８４と６８６のメモリセルの１つの入力へ送られるかを選択する。
ワード線ＷＬ２１がアサートされるときには、マルチプレクサ６１２が選択されそして、その出力６２６がノード６８０へ送られる。ワード線ＷＬ２２がアサートされるときには、マルチプレクサ６１４が選択されそして、その出力６３６がノード６８０へ送られる。そして、ワード線ＷＬ２ｎがアサートされるときには、マルチプレクサ６１６が選択されそして、その出力６４６がノード６８０へ送られる。図３の動作と同様に、例えば、ＷＬ２１がアサートされそして、出力６２６が'１'のときには、トランジスタ６５４と６５６はオンされそして、（トランジスタ６５２もオンされるので）ノード６８０が'１’へ引かれるのと同時に、ノード６８２はグランドへ引かれる。
【００２６】
図６の回路６１０の代わりの実施例では、トランジスタ６５４、６５６、６６２、６６４からトランジスタ６７２及び６７４は存在しない。トランジスタ６５４と６５６は、トランジスタ６５２がノード６８０を’１’へ引いているときに、ノード６８２を’０’へ引くのに使用される。トランジスタ６６２と６６４は、トランジスタ６６０がノード６８０を’１’へ引いているときに、ノード６８２を’０’へ引くのに使用される。トランジスタ６７２と６７４は、トランジスタ６７０がノード６８０を’１’へ引いているときに、ノード６８２を’０’へ引くのに使用される。トランジスタ６５４、６５６、６６２、６６４、６７２及び６７４なしでは、マルチプレクサ６１８は、例えば、マルチプレクサ６１２の第１段のマルチプレクサの構造と同様に見える。
【００２７】
図５は、ｎ＝２且つｍ＝３を有する図６の特別な場合である。ビット線は、ＢＬ１１＝ＢＬＡ、ＢＬ１２＝ＢＬＣ、ＢＬ１３＝ＢＬＥ、ＢＬ２１＝ＢＬＢ、ＢＬ２２＝ＢＬＤ、及びＢＬ２３＝ＢＬＦにマップされている。ワード線は、ＷＬ１１＝ＷＬＡＢ、ＷＬ１２＝ＷＬＣＤ、ＷＬ１３＝ＷＬＥＦ、ＷＬ２１＝ＷＬＡＣＥ、及びＷＬ２２＝ＷＬＢＤＦにマップされている。このように、図５は、図６のサブセットである。
【００２８】
図７は、本発明の他の実施例の図６の回路６１０に、ワード線信号を供給する一般化された回路の概略を示す図である。アドレス７０１、７０２、７０３、７０４、７０５、７０６、７０７、７０８、及び７０９は、図６のそれぞれの、１つ又はそれ以上のビット線ＢＬ１１、ＢＬ２１、ＢＬｎ１、ＢＬ１２、ＢＬ２２、ＢＬｎ２、ＢＬ１ｍ、ＢＬ２ｍ、及びＢＬｎｍを選択するために、例えば、プロセッサにより送られる。各アドレスラベルは、それをデコーダに接続する１つ又はそれ以上のアドレス信号線を有する。ビット線アドレス７０１、７０２から７０３は、それぞれ、デコーダ７１２、７１４から７１６に接続され、これはアドレス信号をデコードして、それぞれ、書き込みイネーブル信号
【００２９】
【外１】
0004560276.tif 000002
から
【００３０】
【外２】
0004560276.tif 000003
を与える。これらの書き込みイネーブル信号は、そして、ＯＲゲート７４０を使用して結合され、ワード線信号ＷＬ１１を与え、これは、図６のマルチプレクサ６１２、６１４から６１６についての選択信号として使用される。ビット線アドレス７０４、７０５から７０６は、それぞれ、デコーダ７２０、７２２から７２４に接続され、これは、アドレス信号をデコードして、それぞれ、書き込みイネーブル信号
【００３１】
【外３】
0004560276.tif 000004
から
【００３２】
【外４】
0004560276.tif 000005
を与える。これらの書き込みイネーブル信号は、そして、ＯＲゲート７４２を使用して結合され、ワード線信号ＷＬ１２を与え、これは、図６のマルチプレクサ６１２、６１４から６１６についての他の選択信号として使用される。ビット線アドレス７０７、７０８から７０９は、それぞれ、デコーダ７３０、７３２から７３４に接続され、これは、アドレス信号をデコードして、それぞれ、書き込みイネーブル信号
【００３３】
【外５】
0004560276.tif 000006
から
【００３４】
【外６】
0004560276.tif 000007
を与える。これらの書き込みイネーブル信号は、そして、ＯＲゲート７４４を使用して結合され、ワード線信号ＷＬ１ｍを与え、これは、図６のマルチプレクサ６１２、６１４から６１６についての更に他の選択信号として使用される。
【００３５】
図６の第１段のマルチプレクサについて使用されるワード線選択信号、即ち、マルチプレクサ６１２、６１４から６１６は、以下のブール等式により表現されることも可能である。
【００３６】
【数１】
0004560276.tif 000008
ここで、’＋’は論理ＯＲ演算子を示し、そして、
【００３７】
【外７】
0004560276.tif 000009
はビット線ＢＬｉｊに対する書き込みイネーブル（デコードされたアドレス）である。書き込みイネーブル信号
【００３８】
【外８】
0004560276.tif 000010
は、ビット線ＢＬｉｊについてのアドレスが、ビット線が選択されたことを示すときには、値’１’を有する。通常は、このメモリセルに対しては、このメモリセルに書き込まれるデータを供給するために１つのビット線のみが選択されるが、１つ又はそれ以上他のメモリセルも同時にそれらに書き込まれるデータを有しても良い。これは、このメモリセルが書き込まれているのと同時に、同じビット線を有する他のメモリセルが、他のビット線から書き込まれることを可能とする。このように、２つのメモリセルは順次に書き込むのと比較して、性能が向上される。
【００３９】
上述の書き込みイネーブル信号は、共に、異なって結合され、図６の第２段マルチプレクサ６１８についての選択線として使用されるワード線を発生する。書き込みイネーブル信号
【００４０】
【外９】
0004560276.tif 000011
から
【００４１】
【外１０】
0004560276.tif 000012
は、ＯＲゲート７５０へ入力され、ワード線ＷＬ２１を発生する。書き込みイネーブル信号
【００４２】
【外１１】
0004560276.tif 000013
から
【００４３】
【外１２】
0004560276.tif 000014
は、ＯＲゲート７５２へ入力され、ワード線ＷＬ２２を発生する。書き込みイネーブル信号
【００４４】
【外１３】
0004560276.tif 000015
から
【００４５】
【外１４】
0004560276.tif 000016
は、ＯＲゲート７５４へ入力され、ワード線ＷＬ２ｍを発生する。
【００４６】
図６の第２段マルチプレクサ６１８について使用されるワード線選択信号は、以下のブール等式で表現することも可能である。
【００４７】
【数２】
0004560276.tif 000017
【００４８】
図８は、ｎ＝２且つｍ＝３の図６に対応するように再ラベル付けされたワード線を有する図４を示す図である。反転イネーブル信号についてのラベル（書き込みイネーブルバーについての
【００４９】
【外１５】
0004560276.tif 000018
）が、即ち、それぞれ、アドレス線ペア（Ａ０，Ａ１）、（Ｂ０，Ｂ１）、（Ｃ０，Ｃ１）、（Ｄ０，Ｄ１）、（Ｅ０，Ｅ１）、及び（Ｆ０，Ｆ１）についての、
【００５０】
【外１６】
0004560276.tif 000019
及び
【００５１】
【外１７】
0004560276.tif 000020
が追加された。アドレスがビット線を選択するときには、書き込みイネーブルバー信号は、’０’である。アドレス線ペアは、ビット線ＢＬＡからＢＬＦに対応する。Ａ０とＡ１が共に’１’で且つｐｃ＝１のときには、
【００５２】
【外１８】
0004560276.tif 000021
である。Ｂ０とＢ１が共に’１’で且つｐｃ＝１のときには、
【００５３】
【外１９】
0004560276.tif 000022
である。（Ｃ０，Ｃ１）、（Ｄ０，Ｄ１）、（Ｅ０，Ｅ１）、及び（Ｆ０，Ｆ１）についても同様である。
【００５４】
ＮＯＴ（ＮＯＴ（Ｘ）  ＡＮＤ  ＮＯＴ（Ｙ））＝Ｘ  ＯＲ  Ｙのブール論理等価から、図８の回路８１０は、ｎ＝２且つｍ＝３を有する図７の回路７１０のサブセットであるように修正されることが可能である。図８の各プリチャージ回路、例えば、トランジスタ２１２、２１４、２１６、２１８を有するプリチャージ回路は、書き込みイネーブルバー出力、即ち、
【００５５】
【外２０】
0004560276.tif 000023
を有し、且つ、そして、例えば、４２０及び４２４のような、適切なＮＡＮＤゲートへ入力される、反転された出力を有する。各プリチャージ回路の出力へ（図示していない）インバータを追加し、そして、上述のブール論理等価を適用することにより、ＮＡＮＤゲート、即ち、４２０、４２２、４２４、４２６及び４２８を、ＯＲゲートにより置換されてもよい。このように、図７の各デコーダは、例えば、書き込みイネーブルバー出力、即ち、インバータに接続された
【００５６】
【外２１】
0004560276.tif 000024
を有する、トランジスタ２１２、２１４、２１６、２１８を有するプリチャージ回路のような、例えば、
【００５７】
【外２２】
0004560276.tif 000025
を発生するための、プリチャージ回路と、例えば、４２０のような、ＯＲゲートにより置きかえられた、ＮＡＮＤゲートにより、本発明の一実施例で実行されることが可能である。他の実施例では、デコーダは、完全に又は部分的にビット線アドレスをデコードしてもよくそして、最終でコード段階である必要はない。更に、他の実施例では、ＯＲゲートは、図６のマルチプレクサについての選択信号を発生するために、論理的に等価なゲートにより置きかえられても良い。
【００５８】
表１は、図１と比較して、本発明の実施例が、どのように、種々の数のビット線に対して、書き込みワード線とトランジスタの数を減少させたか示す。従来技術で必要なワード線の数は、ビット線の数と等しい。図１から、従来技術は、ビット線当り、３つのトランジスタを有する。
【００５９】
【表１】
0004560276.tif 000026
上述の表１から分かるように、本発明の実施例のワード線の数は、（ｎ＋ｍ）であり、一方、従来技術では、ワード線の数は、（ｎ＊ｍ）である。一般的な傾向は、ビット線の数が増加するにつれて、節約されたワード線の数と節約されたトランジスタの数が増加する。どの場合にも、書き込みポートの数が増加するときに、節約される。
【００６０】
従来技術と比較した本発明の幾つかの優位点は、少ないトランジスタとメモリセルを通るより少ないワード線と、より小さいビット線キャパシタンス（例えば、図１のビット線あたり１つのＮＭＯＳドレインと１つのＮＭＯＳゲートと比較した、図３のビット線あたり１つのＮＭＯＳドレイン）と、及びより少ない駆動すべきワード線、を含む。このように、本発明の実施例のメモリセル回路は、より小さな面積と、より低い電力消費を有する。
【００６１】
明細書と図面は、説明の目的のために提供されている。それへの追加、削減及び他の修正及び変更は、請求の範囲に記載の、本発明のより広い意図及び範囲から離れることなくなされうることは明らかである。
【００６２】
付記
（付記１）  第１の複数のビット線と、各ビット線に関連する複数のワード線を有するメモリセル回路にデータを格納する方法であって、
前記複数のワード線のうちの１つの第１のワード線のみを使用し、前記第１の複数のビット線から第２の複数のビット線を選択し、
前記複数のワード線のうちの１つの第２のワード線のみを使用し、前記第２の複数のビット線の１つのビット線を選択し、
前記ビット線上のビット値を前記メモリセル回路に格納する、メモリセル回路にデータを格納する方法。
【００６３】
（付記２）  第２の複数のビット線は、前記第１の複数のビット線より少ない、付記１に記載のメモリセル回路にデータを格納する方法。
【００６４】
（付記３）  前記メモリセル回路は、更にバックツーバックインバータを有する、付記１に記載のメモリセル回路にデータを格納する方法。
【００６５】
（付記４）  前記第２の複数のビット線は、異なるマルチプレクサからのビット線を有する、付記１に記載のメモリセル回路にデータを格納する方法。
【００６６】
（付記５）  第１の複数のビット線の各ビット線に関連する複数のワード線を有し、
前記第１の複数のビット線から第２の複数のビット線を選択するための、前記複数のワード線のうちの第１のワード線を有し、前記第１のワード線のみが前記第２の複数のビット線を選択するために使用され、
前記第２の複数のビット線のうちの１つのビット線を選択するための、前記複数のワード線のうちの第２のワード線を有し、前記第２のワード線のみが前記１つのビット線を選択するために使用され、
前記１つのビット線上のビット値を格納するメモリセルとを有する、
減少された面積のメモリセル回路。
【００６７】
（付記６）  データを格納するメモリセルと、
第１のワード線と第２のワード線と、
複数のビット線と、
前記複数のビット線の第１のビット線を第１のノードに接続する、前記第１のワード線により制御される第１のスイッチと、
前記第１のノードを前記メモリセルに接続する、前記第２のワード線により制御される第２のスイッチとを有するメモリセル回路。
【００６８】
（付記７）  前記メモリセルは、バックツーバックインバータを有する、付記６に記載のメモリセル回路。
【００６９】
（付記８）  前記第１のスイッチは、ＣＭＯＳトランジスタを有する、付記６に記載のメモリセル回路。
【００７０】
（付記９）  前記第２のスイッチは、他のＣＭＯＳトランジスタを有する、付記８に記載のメモリセル回路。
【００７１】
（付記１０）  前記第１のワード線は、
前記ビット線のアドレスの最終デコードをするプリチャージ回路と、
前記第１のワード線上の第１の信号を発生する第１のＮＡＮＤゲートと、を有する最終デコード回路により発生される、付記６に記載のメモリセル回路。
【００７２】
（付記１１）  前記最終デコード回路は、前記第２のワード線上に第２の信号を発生する第２のＮＡＮＤゲートを更に有する、付記１０に記載のメモリセル回路。
【００７３】
（付記１２）  第１のワード線が第１のビット線を選択するときに、複数のビット線の前記第１のビット線を選択する、第１のマルチプレクサと、
前記第１のワード線が第２のビット線を選択するときに、前記複数のビット線の前記第２のビット線を選択する、第２のマルチプレクサと、
第２のワード線に基づいて、前記第１のマルチプレクサの出力と、前記第２のマルチプレクサの出力との間を選択する第３のマルチプレクサを有し、前記第３のマルチプレクサの出力は、データを前記メモリセルに書き込む、データをメモリセルに書き込むシステム。
【００７４】
（付記１３）  前記メモリセルは、第２のインバータに接続された第１のインバータを有する、付記１２に記載のデータをメモリセルに書き込むシステム。
【００７５】
（付記１４）  前記第１のマルチプレクサの前記出力は、前記第１のビット線上の信号である、付記１２に記載のデータをメモリセルに書き込むシステム。
【００７６】
（付記１５）  前記第２のマルチプレクサの前記出力は、前記第２のビット線上の信号である、付記１４に記載のデータをメモリセルに書き込むシステム。
【００７７】
（付記１６）  前記第２のマルチプレクサの前記出力が前記第２のワード線により選択されたときに、前記第３のマルチプレクサの前記出力は、前記第２のビット線上の前記信号である、付記１５に記載のデータをメモリセルに書き込むシステム。
【００７８】
（付記１７）  ビット線アドレスを有するビット線からデータを受信する、第１のマルチプレクサと、前記第１のマルチプレクサからデータを受信しそして前記データをメモリセルへ書き込む、第２のマルチプレクサへ、複数の選択器信号を供給するシステムであって、
第１の複数のビット線アドレスを受信しそして、第１の複数の書き込みイネーブル信号を発生する、第１の複数のデコーダと、
前記第１の複数の書き込みイネーブル信号を、前記複数の選択器信号のうちの、前記第１のマルチプレクサを制御する第１の選択器信号へ結合する、少なくとも１つの論理ゲートと、
第２の複数のビット線アドレスを受信しそして、第２の複数の書き込みイネーブル信号を発生する、第２の複数のデコーダと、
前記第１の複数の書き込みイネーブル信号の１つの書き込みイネーブル信号と前記第２の複数の書き込みイネーブル信号の１つの書き込みイネーブル信号を、前記複数の選択器信号のうちの、前記第２のマルチプレクサを制御する第２の選択器信号へ結合する、少なくとも１つの論理ゲートとを有する、信号を供給するシステム。
【００７９】
（付記１８）  前記論理ゲートは、ＯＲゲートを含む、付記１７に記載の信号を供給するシステム。
【００８０】
（付記１９）  前記論理ゲートは、ＮＡＮＤゲートを含む、付記１７に記載の信号を供給するシステム。
【００８１】
（付記２０）  前記デコーダはプリチャージ信号を含む、付記１７に記載の信号を供給するシステム。
【００８２】
（付記２１）  第１の複数のビット線を有するメモリ回路であって、
前記第１の複数のビット線から第２の複数のビット線を選択する手段と、
前記第２の複数のビット線の１つのビット線を選択する手段と、
前記ビット線上のビット値を格納する手段とを有する、メモリセル回路。
【００８３】
【発明の効果】
本発明によって、従来のマルチポートメモリセルよりも少ない数の書き込み線を有し、これゆえに、より小さな面積を占める、改善されたマルチポートメモリセル回路を提供できる。
【図面の簡単な説明】
【図１】従来技術のマルチ書き込みポートメモリセルの例の概略を示す図である。
【図２】図１に適用可能な、従来技術の従来の最終デコード回路を示す図である。
【図３】本発明の一実施例のマルチ書き込みポートメモリセルの概略を示す図である。
【図４】図３のメモリセル回路に対応する最終デコード回路の概略を示す図である。
【図５】本発明の一面の従属接続されたマルチプレクサの例を示す図３の再配置された概略を示す図である。
【図６】本発明の他の実施例のｎ＊ｍ書き込みポート（即ち、書き込みビット線）についての一般化されたメモリセル回路の概略を示す図である。
【図７】本発明の他の実施例の図６の回路に、ワード線信号を供給する一般化された回路の概略を示す図である。
【図８】ｎ＝２且つｍ＝３の図６に対応するように再ラベル付けされたワード線を有する図４を示す図である。
【符号の説明】
ＢＬＡ、ＢＬＢ、ＢＬＣ、ＢＬＤ、ＢＬＥ、ＢＬＦ  ビット線
ＷＬＡ、ＷＬＢ、ＷＬＣ、ＷＬＤ、ＷＬＥ、ＷＬＦ  ワード線
１１２  トランジスタ
１５２、１５４  ノード
１５６、１５８  インバータ
ｍ１からｍ１２  トランジスタ
Ｉｎｖ１，Ｉｎｖ２  インバータ
４２０、４２２、４２４、４２６、４２８  ＮＡＮＤゲート
５１０、５１２、５２０  マルチプレクサ
５２５  メモリセル
６１２、６１４、６１６、６１８  マルチプレクサ
６８８  メモリセル
７４０、７４２、７４４  ＯＲゲート
７５０、７５２、７５４  ＯＲゲート
７１０、８１０  回路
７１２から７３４  デコーダ
７５０から７４４  ＯＲゲート
【図１】
0004560276.tif 000027
【図２】
0004560276.tif 000028
【図３】
0004560276.tif 000029
【図４】
0004560276.tif 000030
【図５】
0004560276.tif 000031
【図６】
0004560276.tif 000032
【図７】
0004560276.tif 000033
【図８】
0004560276.tif 000034