(57)【特許請求の範囲】
【請求項１】
半導体デバイス形成方法であって：
半導体デバイス基板上に犠牲酸化層（１６）を形成する行程；
フッ化水素酸含有溶液を用いて犠牲酸化層（１６）を除去する行程；
半導体デバイス基板上に第１ゲート誘電層（２２）を形成する行程；
レジスト層（３２）をパターン化して、第１ゲート誘電層（２２）の一部を露出させる行程；
第１ゲート誘電層（２２）の一部を除去して、半導体デバイス基板の一部を露出させる行程；
レジスト層（３２）を除去する行程；
フッ素含有溶液を用いずに半導体デバイス基板を清浄する行程；ならびに
半導体デバイス基板上に第２ゲート誘電層（６２）を形成する行程；
から成り、かつ
前記半導体デバイス基板を清浄する行程は、
半導体デバイス基板を硫酸および過酸化水素の溶液に晒す段階；
半導体デバイス基板を水酸化アンモニウムおよび過酸化水素の溶液に晒す段階；および
半導体デバイス基板を塩酸および過酸化水素の溶液に晒す段階；
を含む方法。
【請求項２】
半導体デバイス形成方法であって：
半導体デバイス基板上に第１ゲート誘電層（２２）を形成する行程；
レジスト層（３２）をパターン化して、第１ゲート誘電層（２２）の一部を露出させる行程；
第１ゲート誘電層（２２）の一部を除去して、半導体デバイス基板の一部（４２）を露出させる行程；
レジスト層（３２）を除去する行程；
レジスト層（３２）の除去後にフッ素含有溶液を用いずに半導体デバイス基板を清浄する行程；ならびに
半導体デバイス基板の清浄後に半導体デバイス基板上に第２ゲート誘電層（６２）を形成する行程；
から成り、かつ
前記半導体デバイス基板を清浄する行程は、
半導体デバイス基板を硫酸および過酸化水素の溶液に晒す段階；
半導体デバイス基板を水酸化アンモニウムおよび過酸化水素の溶液に晒す段階；および
半導体デバイス基板を塩酸および過酸化水素の溶液に晒す段階；
を含む方法。
【請求項３】
半導体デバイス形成方法であって：
半導体デバイス基板上に、１５ナノメートル以下の厚さを有する第１ゲート誘電層（２２）を形成する行程；
レジスト層（３２）をパターン化して、第１ゲート誘電層（２２）の一部を露出させる行程；
第１ゲート誘電層（２２）の一部を除去して、半導体デバイス基板の一部（４２）を露出させる行程；
レジスト層（３２）を除去する行程；
レジスト層（３２）の除去後、第２ゲート誘電層（６２）の形成前に、フッ素含有溶液を用いずに半導体デバイス基板を清浄する行程；ならびに
半導体デバイス基板上に、８．０ナノメートル以下の厚さを有する第２ゲート誘電層（６２）を形成する行程；
から成り、かつ
前記半導体デバイス基板を清浄する行程は、
半導体デバイス基板を硫酸および過酸化水素の溶液に晒す段階；
半導体デバイス基板を水酸化アンモニウムおよび過酸化水素の溶液に晒す段階；および
半導体デバイス基板を塩酸および過酸化水素の溶液に晒す段階；
を含む方法。
【請求項４】
半導体デバイス形成方法であって：
半導体デバイス基板上に、第１ゲート誘電層（２２）を形成する行程；
レジスト層（３２）をパターン化して、第１ゲート誘電層（２２）の一部を露出させる行程；
第１ゲート誘電層（２２）の一部を除去して、半導体デバイス基板の一部（４２）を露出させる行程；
レジスト層（３２）を除去する行程；
レジスト層（３２）の除去後、第２ゲート誘電層（６２）の形成前に、フッ素含有溶液を用いずに半導体デバイス基板を清浄する行程；ならびに
半導体デバイス基板上に、４．２以上の誘電定数を有する第２ゲート誘電層（６２）を形成する行程；
から成り、かつ
前記半導体デバイス基板を清浄する行程は、
半導体デバイス基板を硫酸および過酸化水素の溶液に晒す段階；
半導体デバイス基板を水酸化アンモニウムおよび過酸化水素の溶液に晒す段階；および
半導体デバイス基板を塩酸および過酸化水素の溶液に晒す段階；
を含む方法。
【請求項５】
半導体デバイス形成方法であって：
半導体デバイス基板上に、第１ゲート誘電層（２２）を形成する行程；
レジスト層（３２）をパターン化して、第１ゲート誘電層（２２）の一部を露出させる行程；
第１ゲート誘電層（２２）の一部を除去して、半導体デバイス基板の一部（４２）を露出させる行程；
レジスト層（３２）を除去する行程；
レジスト層の除去後、第２ゲート誘電層の形成前に、半導体デバイス基板の事前清浄を実施する行程であって、当該事前清浄に用いる溶液はフッ素含有溶液ではなく、
半導体デバイス基板を硫酸および過酸化水素の溶液に晒す段階；
半導体デバイス基板を水酸化アンモニウムおよび過酸化水素の溶液に晒す段階；および
半導体デバイス基板を塩酸および過酸化水素の溶液に晒す段階；
を含む事前清浄行程；ならびに
半導体デバイス基板上に、第１ゲート誘電層（２２）とは異なる厚さを有する第２ゲート誘電層（６２）を形成する行程；
から成る方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体デバイス形成方法に関し、特にゲート誘電層を含む半導体デバイスの形成方法に関するものである。
【０００２】
【関連する技術】
異なる電位で動作する複数のトランジスタが集積回路設計中に組み込まれていくに従って、複数のゲート誘電層厚さを有する半導体デバイスがだんだん一般的になっている。例えば、不揮発性メモリ内の離れたトランジスタが異なる電位で動作可能であり、異なる電力消費および性能検討に適応する。
【０００３】
しかし、異なるゲート誘電層厚さを有するデバイスの製造は問題が多い。そのような１つの従来の方法は、典型的には約２５ナノメートル以上の厚さの第１ゲート誘電層を半導体デバイス基板上に形成するものである。第１ゲート誘電層は、パターン化されエッチングされて、基板のある領域を露出させ、そこに続いて第２ゲート誘電層が形成される。レジスト除去後に、第２ゲート誘電層形成に先立ち、事前清浄行程が実行される。従来の事前清浄行程は典型的には、フッ化水素（ＨＦ）酸溶液その他の酸エッチャントを使用して、第１ゲート誘電層の上部をエッチして除去する。第１ゲート誘電層の上部は、レジスト層によって、残余の有機性又は移動性イオン汚染物を含有することがあるからである。事前清浄行程に続き、典型的には約７〜１０ナノメートルの範囲内の厚さを有する第２ゲート誘電層が形成される。
【０００４】
この事前清浄行程に伴う問題点は、第１ゲート誘電層の最上部分を除去するエッチングの一様性に関する。２５ナノメートル以下のゲート誘電層の場合、非一様なエッチングのために種々の厚さのゲート誘電層が生じ、結果として、降伏閾値電圧や駆動電流などのデバイスパラメータに比較的大きなばらつきがでてしまう。さらに、エッチングによって、第１ゲート誘電層にピンホールが形成されたり、表面が粗くなったりする。表面の粗さやピンホールは、ゲート誘電層が薄くなるに従い、トランジスタ動作にとってますます有害となる。
【０００５】
これらの問題を扱った、複数のゲート誘電層を形成する他の方法があるが、それは以下の理由により望まれないものである。そのような１つの方法は、薄いゲート誘電層を形成すべき領域に窒素をインプラントしてアニールするものである。しかし、この方法のプロセス制御およびスケーラビリティが難しい。なぜならば、インプラント条件に依存して酸化速度が著しく変化してしまうからである。他の方法として、二重ゲート集積プロセスを用いて、先ず薄いゲート誘電層およびその電極を形成し、次に厚いゲート誘電層を形成するものがある。この方法はより複雑であり高コストである。なぜならば、追加的なマスク動作を要するからである。最後の方法として、薄い窒化層を第１ゲート誘電層上に形成して、ＨＦ清浄中に第１ゲート誘電層を保護するものがある。しかし、窒化層の厚さとして約１〜３ナノメートルが要求され、従来炉での窒素付着を用いることができない。故に、その付着には低いスループットの単一ウエファプロセスの使用が要求される。
【０００６】
【実施例】
以下に本発明の実施例について図面を参照して説明する。図面に示した素子はあくまでも例示であり、説明を明瞭にするためにスケールや寸法を誇張してある素子があり、本発明を限定するものではない。
【０００７】
本発明の１実施例に従い、半導体デバイス基板上に第１誘電層が形成される。レジスト層がパターン化され第１誘電層の一部を露出する。第１誘電層の一部が除去されて、半導体デバイス基板の一部を露出する。レジスト層が除去され、半導体デバイス基板がフッ化水素含有溶液を用いずに清浄化される。次に第２誘電層が半導体デバイス基板上に形成される。
【０００８】
図１は、本発明の一実施例に係る半導体デバイス形成方法の一部を示した基板部分の断面図である。本明細書において、半導体デバイス基板とは、単結晶半導体ウェファ、半導体オン絶縁体ウェファなど、半導体デバイス形成に用いる全ての基板を含む。図１に示すように、フィールド分離領域１４が半導体デバイス基板の一部内に形成される。図１には浅いトレンチ分離を示したが、他の分離プロセスも用いることができる。約５〜３０ナノメートルの範囲の厚さを有する犠牲酸化層１６が、半導体デバイス基板上に形成される。半導体デバイス基板は続いてパターン化されドープされて、Ｐウェル領域１０およびＮウェル領域１２を画成する。
【０００９】
図２に示すように、犠牲酸化層１６が除去され、Ｐウェル領域１０およびＮウェル領域１２上に第１ゲート誘電層２２が形成される。第１ゲート誘電層２２は代表的には、熱酸化プロセスを用いて形成される。第１ゲート誘電層２２の厚さは代表的には約１５ナノメートル以下であり、通常は１０ナノメートル以下である。一実施例では、第１ゲート誘電層２２は、約５〜８ナノメートルの範囲内の厚さである。第１ゲート誘電層２２が引き続く化学プロセスに晒されるので、比較的濃く形成される。一実施例では、第１ゲート誘電層２２は、約８００度Ｃ〜１０００度Ｃの範囲の温度で、分子状酸素および塩素含有種を含む雰囲気を用いて、形成される。その塩素含有種は、塩素種が雰囲気の体積百分率で約１０％までである、塩酸（ＨＣｌ）、トリクロロエタン（Ｃ2Ｈ3Ｃｌ3）その他を含む。酸化物は次に、約８００度Ｃ〜１０００度Ｃの範囲の温度で、約３０分間アニールされる。
【００１０】
第１ゲート誘電層２２の形成後に、レジスト層３２がパターン化され、第１ゲート誘電層２２の一部が露出され、後に除去される。代表的には第１ゲート誘電層２２が残る領域は、より高電位で動作するトランジスタ、またはより厚いゲート誘電層を要する特性のトランジスタを形成するために用いられる。
【００１１】
第１ゲート誘電層２２の露出された部分は、Ｎウェル領域１２上にあり、除去されて、図４に示すように半導体デバイス基板の表面４２を露出させる。プロセス中に、フィールド分離領域１４の少しの部分も除去された様子を凹部４４で示す。除去は代表的には、薄いフッ化水素酸などのフッ素含有溶液を用いて実行される。この溶液は、レジスト浸食の可能性を減少させるために、スプレー酸工具（スプレー工具）に適用される。変形的には除去は、エマルジョン（emersion）槽内で実行され、あるいはプラズマエッチプロセスにて実行される。第１ゲート誘電層２２の露出部分が除去された後に、図５に示すように、レジスト層３２が除去される。代表的にはレジスト層は、第１ゲート誘電層２２を著しく損傷しないプロセスで除去される。例えば、下流プラズマ灰（downstream plasma asher）、有機溶媒、硫酸・過酸化水素（Ｈ2ＳＯ4-Ｈ2Ｏ2）溶液をレジスト層３２の除去のために用いることができる。
【００１２】
次に、第２ゲート誘電層の形成に先立ち、半導体デバイス基板の事前清浄が行われる。事前清浄行程中、Ｈ2ＳＯ4-Ｈ2Ｏ2溶液が最初用いられ、半導体デバイス基板の露出表面から残余の有機汚染物を除去する。従来技術とは異なり、事前清浄行程中に意図的な酸化エッチングは行わない。従来技術では、ＨＦ浸漬が通常用いられて、裸表面４２上に自然に形成された酸化物を除去したり、レジストにより導入された汚染物を含む第１ゲート誘電層２２の最上部分をエッチしたりした。本発明は、この酸化エッチング行程の必要性を排除し、かつ安定性の問題を処理したものである。故に、第１ゲート誘電層２２は、事前清浄行程の一部として、フッ素含有溶液やガスに晒されることがない。
【００１３】
Ｈ2ＳＯ4-Ｈ2Ｏ2溶液により基板が除去され、脱イオン水でリンスされ、水酸化アンモニア・過酸化水素（NH4OH-H2O2）溶液に晒される。基板は次に、脱イオン水でリンスされ、塩酸・過酸化水素（HCl-H2O2）溶液に晒されて、基板表面４２から残余の金属汚染物を除去し、脱イオン水でさらにリンスされる。
【００１４】
次に基板が処理されて、図６に示すように第１ゲート誘電層２２よりも薄い第２ゲート誘電層６２を形成する。代表的には第２ゲート誘電層６２は熱酸化プロセスを用いて形成され、約２〜８ナノメートルの範囲内の厚さである。第２ゲート誘電層６２形成中に、第１ゲート誘電層２２の厚さは、第２ゲート誘電層６２の最終厚さに比例して、増加する。第１ゲート誘電層２２の最終的厚さは、約７〜１０ナノメートルの範囲内にある。
【００１５】
第２ゲート誘電層６２の形成後に、処理が続き、図７に示すように、ゲート電極７０，７１およびソース／ドレイン領域７６，７７を形成する。一実施例では、ポリシリコンやシリコンゲルマニウムなどの導電材料が第１および第２ゲート誘電層２２，６２上に形成される。導電材料がパターン化され、エッチされてゲート電極７０，７１を形成する。ゲート電極７０，７１の側壁に沿ってスペーサ７４が形成される。適切なマスク層およびインプラントが用いられて、ゲート７０，７１およびそれらの各ソース／ドレイン領域７６，７７をドープする。Ｐウェル領域にＮ型ドーパントが用いられて、Ｐチャネルトランジスタを形成する。Ｎウェル領域にＰ型ドーパントが用いられて、Ｎチャネルトランジスタを形成する。図７の実施例では、厚い第１ゲート誘電層２２を用いてＰチャネルトランジスタが形成され、薄い第２ゲート誘電層６２を用いてＮチャネルトランジスタが形成される。
【００１６】
一実施例では、ドープされたソース／ドレイン領域７６，７７およびゲート電極７０，７１の形成後に、それらの上にシリサイド領域７８が形成される。シリサイド材料は、チタニウム、コバルト、モリブデンその他を含む。本実施例では、シリサイドは自己整合プロセスを用いて形成される。
【００１７】
トランジスタ形成に続き、図８に示すように、レベル間誘電層（ILD）８２および相互接続体８４が形成される。レベル間誘電層８２は代表的には、酸素、窒素、低誘電定数（low-k）材料その他を含む１又はそれ以上の層である。本明細書において低誘電定数とは、約３．５よりも低い誘電定数を意味する。ある実施例では、低誘電定数層は有機材料を含みうる。さらに、必要に応じて硬いマスクおよびキャッピング膜（capping films）を用いて、相互接続体８４のための開口をパターン化して形成することもできる。
【００１８】
相互接続体８４は二つの部分を含む。バイア（via）部分が比較的狭く、シリサイド領域７８に接触する。トレンチ部分が広く、バイア部分間の接触を可能にする。故に、トレンチは主としてレベル間誘電層内部の水平接続を形成し、一方バイアが主として導電層間の垂直接続を形成する。相互接続体８４は、アルミニウム、銅その他の導電材料を含む。ドーパントまたは合金素子を相互接続体に付加して、電気移動抵抗や他の電気的特性、信頼性特性を改良することができる。代表的には、相互接続体開口内に導電材料を形成する前に、相互接続開口内に接着／バリア膜を形成する。
【００１９】
相互接続体８４の形成に続き、半導体デバイス上にパッシベイション層８６を形成する。図８には示していないが、他の電気的接続体が他のシリサイド領域７８に接続されている。さらに、デバイスを実質的に完成させるために、他のレベル間誘電層および相互接続レベルを形成することができる。
【００２０】
本発明の多くの変形実施例が可能である。例えば、第１または第２ゲート誘電層２２，６２は、化学蒸着、物理蒸着、またはこれらの組合せなど、熱酸化以外の方法で形成することもできる。さらに、もしゲート誘電層２２，６２が上記方法の組合せを用いて形成されるならば、誘電層の第１部分形成後、誘電層の第２部分形成前にアニーリング行程を実行できる。ゲート誘電層２２，６２はさらに、高誘電定数（high-k）材料を含みうる。本明細書において、高誘電定数（high-k）材料とは、約４．２以上の誘電定数を持つ材料である。例えば、第１または第２ゲート誘電層２２，６２はシリコンナイトライド、シリコンオキシナイトライド、タンタルペントオキサイド、バリウムストロンチウムチタネイト、鉛ジルコネイトチタネイトその他を含みうる。変形的には、第１または第２ゲート誘電層は、窒化されたりあるいは誘電膜内に窒素を含んだりすることができる。実施例ではＮ＋およびＰ＋ゲート電極を示したが、ゲート電極はデバイスの所望電気特性に従って全てＮ＋またはＰ＋であってもよい。ゲート電極はまた変形的には、チタニウム、チタニウムナイトライド、タンタル、タンタルナイトライド、タングステン、タングステンナイトライドその他の金属または金属含有材料で形成されても良い。さらに、トランジスタは、Ｐ型基板、Ｎ型基板内部に形成されても良いし、ＮチャネルトランジスタまたはＰチャネルトランジスタのどちらかだけでも良い。
【００２１】
本実施例では自己整合シリサイドプロセスが用いられたが、非自己整合プロセスが用いられても良い。例えば、シリコンゲート電極層を付着した後に、ドーピング行程を実施してゲート電極層をドープし、続いてタングステンを付着させアニールして、タングステンシリサイドを形成することができる。タングステンシリサイド形成後に、ドープされたシリコンとタングステンシリサイドとの組合せをパターン化しエッチして、ゲート電極を形成することができる。さらに、ゲート電極スタックは、自己整合接触体を作るための絶縁体としてまたは反射防止層として用いるためにシリコンナイトライドまたはシリコン豊富な層を含みうる。
【００２２】
本発明の実施例に従って、従来技術を越える多数の利点が見いだされる。第１ゲート誘電層の上方部分が事前清浄行程中に比較的エッチされないので、第１ゲート電極層は形成されたままの状態で保持される。本発明の実施例では、従来技術で遭遇したような厚さ変動、ピンホール、表面損傷の傾向がない。従って、全体的誘電膜品質が改良される。図９および図１０は、そのような改良点を示している。
【００２３】
図９は、図８に示すゲート誘電層２２として用いた３種の異なる酸化層についての累積厚さ分布百分率をプロットしたものである。線９-１は、上述した従来方法を用いて処理したゲート誘電層の厚さ分布を示す。線９-２は、本発明の実施例に従って処理したゲート誘電層の厚さ分布を示す。線９-３は、形成後にＨＦに晒さない単一ゲート誘電層であるコントロールサンプルの厚さ分布を示す。このプロットによれば、コントロールサンプルおよび実施例プロセスについての厚さ分布標準偏差はともに大体０．０３ナノメートルであることが分かる。これは、標準偏差が大体０．１２ナノメートルである従来方法と対照的である。従って、従来方法のゲート誘電層の厚さ標準偏差はコントロールや本実施例に較べて約３〜４倍である。
【００２４】
図１０は、３種の異なる層について、累積百分率対ブレイクダウン分布（ＱＢＤ）を示すプロット図である。ＱＢＤはゲート誘電完全性の指標である。線１０-１は、上述した従来方法を用いて処理したゲート誘電層のＱＢＤ分布を示す。線１０-２は、本発明の実施例に従って処理したゲート誘電層のＱＢＤ分布を示す。線１０-３は、上記コントロールサンプルのＱＢＤ分布を示す。線１０-２は、実施例方法についての平均ＱＢＤが大体１１クーロン毎平方センチメートルであることを示す。これは、平均大体３．５クーロン毎平方センチメートルのＱＢＤを有する従来方法と対照的である。このプロットによれば、事前清浄中にＨＦを減少することにより、ＱＢＤが従来方法より約３〜４のファクターだけ大きくなることが分かる。
【００２５】
さらに、第２ゲート誘電層事前清浄中にＨＦをなくすことにより、従来のＨＦ事前清浄行程で起こったようなフィールド分離浸食の程度が減少する。事前清浄行程中のフィールド分離浸食が少なくなることにより、図５に示す事前清浄後のフィールド分離領域１４の表面プロフィールが、図４に示す事前清浄前のフィールド分離領域１４の表面プロフィールに近くなる。フィールド分離の浸食がないと、フィールド分離領域端部付近のゲート誘電層が薄くならず、信頼性が改良される。
【００２６】
本発明の実施例の組み込みは比較的簡単である。従来の二重ゲート誘電層プロセスとは異なり、追加的なマスキング作業を必要としない。さらに、限界的なプロセスや珍しい材料を使用しない。事前清浄と第２ゲート誘電層６２の形成との間の待ち時間に限定はないが、約５０時間を経過しても著しい悪影響はない。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体デバイス形成方法の一部を示した基板部分の断面図であり、ウェル形成後の様子を示している。
【図２】図１と同様な図であり、第１ゲート誘電層形成後を示している。
【図３】図１と同様な図であり、第１ゲート誘電層上にレジストを形成した後の様子を示している。
【図４】図１と同様な図であり、第１ゲート誘電層の一部を除去した後の様子を示している。
【図５】図１と同様な図であり、第２ゲート誘電層のための事前清浄行程の様子を示している。
【図６】図１と同様な図であり、第２ゲート誘電層形成後を示している。
【図７】図１と同様な図であり、基板の一部内に能動成分を形成した後の様子を示している。
【図８】図１と同様な図であり、実質的に完成したデバイスを示している。
【図９】３種の異なるゲート誘電層の厚さの比較を表したグラフである。
【図１０】３種の異なるゲート誘電層の降伏電荷の分布を表したグラフである。
【符号の説明】
１０，１２      半導体デバイス基板
１６      第１誘電層
２２      第２誘電層
３２      レジスト層
６２      第３誘電層
４２      半導体デバイス基板の一部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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