(57)【特許請求の範囲】
【請求項１】
外部回路駆動用の出力電源系で動作する２入力の否定的論理積ゲート部と、
前記出力電源系で動作し、前記否定的論理積ゲート部の出力側の信号を反転して前記外部回路駆動用の出力信号を生成すると共に、該出力信号を該否定的論理積ゲート部の第１の入力側に与えるインバータ部と、
論理動作用の内部電源系のクロック信号を反転して前記出力電源系のレベルに変換し、前記否定的論理積ゲート部の第２の入力側に与えるレベルシフト部と、
前記内部電源系の出力データと前記クロック信号が共にハイレベルとなったときに、前記否定的論理積ゲート部の出力側を共通電位に接続して該出力側の電位を共通電位に設定するデータ設定部とを、
備えたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、特に液晶パネル（以下、「ＬＣＤ」という）等の駆動回路として用いられる半導体集積回路に関するものである。
【０００２】
【従来の技術】
図２は、従来のＬＣＤ駆動回路の一例を示す構成図である。
このＬＣＤ駆動回路は、クロック信号ＣＬＫのタイミングに基づいて表示データＤＴｉを取り込んで保持するデータ取込部６０、このデータ取込部６０に保持されたデータの論理レベル（例えば、０Ｖ／５Ｖ）を、ＬＣＤ駆動用のレベル（例えば、０Ｖ／２０Ｖ）に変換するレベルシフト部７０、及びＬＣＤの表示電極を駆動する出力トランジスタ部８０で構成されている。
【０００３】
データ取込部６０は、データラッチ６１を有し、このデータラッチ６１のデータ端子Ｄに表示データＤＴｉが、クロック端子Ｃにクロック信号ＣＬＫが、それぞれ与えられるようになっている。データラッチ６１の出力端子Ｑは、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）６２ｐとＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）６２ｎで構成されるインバータ６２の入力側に接続されている。インバータ６２の出力側は、ＰＭＯＳ６３ｐとＮＭＯＳ６３ｎで構成されるインバータ６３の入力側に接続されている。データラッチ６１及びインバータ６２，６３には、内部電源系の５Ｖの電源電圧ＶＣＣ１が供給され、これらのインバータ６３，６２から、データラッチ６１に保持された表示データＤＴｉとその反転した信号が、それぞれ論理レベルの信号Ｓ１，Ｓ２として出力されるようになっている。
【０００４】
レベルシフト部７０は、ＮＭＯＳ７１，７２を有し、これらのＮＭＯＳ７１，７２のゲートに、データ取込部６０の信号Ｓ１，Ｓ２が与えられるようになっている。ＮＭＯＳ７１，７２のソースは接地電圧ＧＮＤに接続され、ドレインはそれぞれＰＭＯＳ７３，７４のドレインに接続されている。ＰＭＯＳ７３，７４のゲートはそれぞれＮＭＯＳ７２，７１のドレインに接続され、ソースには出力電源系の２０Ｖの電源電圧ＶＣＣ２が与えられるようになっている。ＮＭＯＳ７２とＰＭＯＳ７４のドレインの接続点であるノードＮ１は、ＰＭＯＳ７５ｐとＮＭＯＳ７５ｎで構成されるインバータ７５の入力側に接続されている。インバータ７５には、出力電源系の電源電圧ＶＣＣ２が供給され、このインバータ７５からＬＣＤ駆動用の電圧に変換された信号Ｓ３が出力され、出力トランジスタ部８０に与えられるようになっている。
【０００５】
このような駆動回路では、内部論理レベルの表示データＤＴｉは、同じく内部論理レベルのクロック信号ＣＬＫの立ち上がりのタイミングで、データラッチ６１に保持される。データラッチ６１に保持された表示データＤＴｉは、インバータ６２，６３から内部論理レベルの相補的な信号Ｓ１，Ｓ２として出力される。
【０００６】
信号Ｓ１，Ｓ２は、レベルシフト部７０のＮＭＯＳ７１，７２に与えられ、これらのＮＭＯＳ７１，７２のいずれか一方がオン状態、他方がオフ状態となる。
ＮＭＯＳ７１がオン状態になれば、このＮＭＯＳ７１のドレインがほぼ接地電圧ＧＮＤとなり、ＰＭＯＳ７４がオン状態となってノードＮ１はほぼ電源電圧ＶＣＣ２となる。また、ＮＭＯＳ７２がオン状態になれば、ノードＮ１はほぼ接地電圧ＧＮＤとなる。
【０００７】
ノードＮ１の電圧は、インバータ７５によって反転され、このインバータ７５の出力側から出力電源系の信号Ｓ３が出力されて、出力トランジスタ部８０に与えられる。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来の駆動回路では、次のような課題があった。
表示データＤＴｉ毎に、図２のようなデータ取込部６０、レベルシフト部７０及び出力トランジスタ部８０が必要になり、ＬＣＤの表示画素数の増加に伴って駆動回路の規模が増大するため、回路構成の簡素化が課題となっていた。
【０００９】
また、駆動回路内に５Ｖの内部電源系と、２０Ｖの出力電源系が混在しているので、半導体基板内に内部電源系と出力電源系のウエルを接近して設けると、静電雑音等のサージによって基板を介して電源電位が変動したときに、ラッチアップを生ずるおそれがあった。このため、内部電源系と出力電源系を隔離する必要があり、パターン面積の縮小が困難であった。
【００１０】
本発明は、前記従来技術が持っていた課題を解決し、回路構成を簡素化すると共に、内部電源系と出力電源系が混在しない表示用の駆動回路を有する半導体集積回路を提供するものである。
【００１１】
【課題を解決するための手段】
前記課題を解決するために、本発明は、半導体集積回路において、外部回路駆動用の出力電源系で動作する２入力の否定的論理積ゲート（以下、「ＮＡＮＤ」という）部と、前記出力電源系で動作し、前記ＮＡＮＤ部の出力側の信号を反転して前記外部回路駆動用の出力信号を生成すると共に、該出力信号を該ＮＡＮＤ部の第１の入力側に与えるインバータ部と、論理動作用の内部電源系のクロック信号を反転して前記出力電源系のレベルに変換し、前記ＮＡＮＤ部の第２の入力側に与えるレベルシフト部と、前記内部電源系の出力データと前記クロック信号が共にハイレベルとなったときに、前記ＮＡＮＤ部の出力側を共通電位に接続して該出力側の電位を共通電位に設定するデータ設定部とを備えている。
【００１２】
本発明によれば、以上のように半導体集積回路を構成したので、次のような作用が行われる。
【００１３】
論理動作用の出力データとクロック信号が共に“Ｈ”レベルになると、データ設定部によってＮＡＮＤ部の出力側が共通電位に接続される。これにより、インバータ部から、出力電源系の“Ｈ”に設定された外部回路駆動用の出力信号が出力される。また、クロック信号が“Ｈ”となった時に、出力データが“Ｌ”レベルであれば、レベルシフト部で反転されて出力電源系の“Ｌ”に変換されたクロック信号が、ＮＡＮＤ部の第２の入力側に与えられる。これにより、ＮＡＮＤ部の出力側が“Ｈ”となり、インバータ部から、出力電源系の“Ｌ”に設定された外部回路駆動用の出力信号が出力される。
【００１４】
【発明の実施の形態】
図１は、本発明の実施形態を示すＬＣＤ駆動回路の構成図である。
このＬＣＤ駆動回路は、半導体集積回路として構成され、論理動作用の内部電源系（例えば、５Ｖ）の複数の出力データ（例えば、表示データ）ＤＴｉ（ｉ＝１〜ｎ）毎に設けられたデータ設定部１０ｉ、ＮＡＮＤ部２０ｉ、インバータ部３０ｉ及び出力トランジスタ部４０ｉと、各表示データＤＴｉに共通に設けられたレベルシフト部５０を備えている。
【００１５】
データ設定部１０ｉは、ノードＮＡと共通電位（例えば、接地電圧）ＧＮＤの間に直列接続されたＮＭＯＳ１１，１２を有しており、このＮＭＯＳ１１のゲートに表示データＤＴｉが与えられるようになっている。また、ＮＭＯＳ１２のゲートには、後述するレベルシフト部５０から、クロック信号ＣＫが与えられるようになっている。
【００１６】
ＮＡＮＤ部２０ｉは、並列接続されたＰＭＯＳ２１，２２と、直列接続されたＮＭＯＳ２３，２４からなる典型的な２入力のＮＡＮＤであり、その第１の入力側には、レベルシフト部５０からクロック信号／ＣＫ（但し、「／」は反転を表す）が与えられ、第２の入力側はインバータ部３０ｉの出力側であるノードＮＢに接続されている。そして、ＮＡＮＤ部２０ｉの出力側は、ノードＮＡに接続されると共に、インバータ部３０ｉの入力側に接続されている。
【００１７】
インバータ部３０ｉは、ＰＭＯＳ３１とＮＭＯＳ３２からなる典型的なインバータであり、これらのＰＭＯＳ３１とＮＭＯＳ３２のゲートに与えられるノードＮＡの信号ＳＡを反転して、出力側のノードＮＢに信号ＳＢを出力するものである。ＮＡＮＤ部２０ｉ及びインバータ部３０ｉには、ＬＣＤ等の外部回路を駆動するための出力電源系（例えば、２０Ｖ）の電源電圧ＶＣＣ２が供給されるようになっている。
【００１８】
ノードＮＢには、ＮＡＮＤ部２０ｉの第２の入力側の他、ＬＣＤの表示電極を駆動する出力トランジスタ部４０ｉの入力側が接続されている。
【００１９】
一方、レベルシフト部５０は、表示データＤＴｉの取り込みのタイミングを示すクロック信号ＣＬＫを、出力電源系の電源電圧ＶＣＣ２に対応したレベルに変換するものである。
【００２０】
レベルシフト部５０は、相補的なクロック信号／ＣＬＫ，ＣＬＫによって制御されるＮＭＯＳ５１，５２を有している。ＮＭＯＳ５１，５２のソースは接地電圧ＧＮＤに接続され、ドレインはそれぞれＰＭＯＳ５３，５４を介して電源電圧ＶＣＣ２に接続されている。また、ＰＭＯＳ５３，５４のゲートは、それぞれＮＭＯＳ５２，５１のドレインに接続されている。
【００２１】
ＮＭＯＳ５２のドレインは、ＰＭＯＳ５５ｐ及びＮＭＯＳ５５ｎで構成されるインバータ５５の入力側に接続され、このインバータ５５の出力側がＰＭＯＳ５６ｐ及びＮＭＯＳ５６ｎで構成されるインバータ５６の入力側に接続されている。インバータ５５，５６には出力電源系の電源電圧ＶＣＣ２が供給され、これらのインバータ５５，５６の出力側から、出力電源系のレベルに変換された相補的なクロック信号ＣＫ，／ＣＫが、それぞれ出力されるようになっている。
【００２２】
図３は、図１の動作の一例を示す信号波形図である。以下、この図３を参照しつつ図１の動作を説明する。
【００２３】
図３の時刻ｔ１において表示データＤＴｉがレベル“Ｌ”であれば、データ設定部１０ｉのＮＭＯＳ１１はオフ状態である。ここでクロック信号ＣＬＫがレベル“Ｈ”に立ち上がると、レベルシフト部５０から出力されるクロック信号／ＣＫは“Ｌ”となるので、ＮＡＮＤ部２０ｉのＰＭＯＳ２１はオン状態、ＮＭＯＳ２３はオフ状態となる。これにより、ノードＮＡの信号ＳＡは、時刻ｔ１以前の状態にかかわらず“Ｈ”となる。更に、信号ＳＡはインバータ部３０ｉで反転され、ノードＮＢの信号ＳＢは“Ｌ”となる。
【００２４】
時刻ｔ２においてクロック信号ＣＬＫが“Ｌ”に立ち下がると、クロック信号／ＣＫは“Ｈ”となってＰＭＯＳ２１はオフ状態、ＮＭＯＳ２３はオン状態となる。しかし、インバータ部３０ｉから出力される信号ＳＢは“Ｌ”となっているので、ＰＭＯＳ２３はオン状態、ＮＭＯＳ２１はオフ状態のままで、ノードＮＡの信号ＳＡは“Ｈ”に保持される。
【００２５】
時刻ｔ３において表示データＤＴｉが“Ｈ”に変化すると、ＮＭＯＳ１１はオン状態となるが、ＮＭＯＳ１２がオフ状態となっているので、信号ＳＡ，ＳＢは変化しない。
【００２６】
時刻ｔ４においてクロック信号ＣＬＫが立ち上がると、ＮＭＯＳ１２がオン状態となる。ＮＭＯＳ１１は“Ｈ”の表示データＤＴｉによってオン状態となっているので、ノードＮＡはほぼ接地電圧ＧＮＤとなり、信号ＳＡ，ＳＢは、それぞれ“Ｌ”，“Ｈ”に変化する。
【００２７】
その後、時刻ｔ５におけるクロック信号ＣＬＫの立ち下がり、及び時刻ｔ６，ｔ７における表示データＤＴｉの変化に対して、ＮＡＮＤ部２０ｉとインバータ部３０ｉで保持された信号ＳＡ，ＳＢの変化は生じない。
【００２８】
時刻ｔ８において、表示データＤＴｉが“Ｈ”でクロック信号ＣＬＫが立ち上がると、時刻ｔ４のときと同じ状態が発生する。但し、この時刻ｔ８では、信号ＳＡ，ＳＢはそれぞれ“Ｌ”，“Ｈ”となっているので、これらの信号ＳＡ，ＳＢの変化は生じない。
【００２９】
時刻ｔ９において、表示データＤＴｉが“Ｌ”でクロック信号ＣＬＫが立ち上がると、時刻ｔ１のときと同じ状態が発生する。これにより、信号ＳＡ，ＳＢは、それぞれ“Ｈ”，“Ｌ”に変化する。
【００３０】
即ち、このＬＣＤ駆動回路では、内部電源系の論理レベルのデータ信号ＤＴｉが、クロック信号ＣＬＫの立ち上がりのタイミングに従って取り込まれ、出力電源系の電源電圧ＶＣＣ２のレベルに変換されて、信号ＳＢとして出力トランジスタ部４０ｉに与えられる。
【００３１】
このように、本実施形態のＬＣＤ駆動回路は次のような利点がある。
（１）  内部電源系のクロック信号ＣＬＫのレベルを、出力電源系の電圧に変換するレベルシフト部５０を備え、変換したクロック信号ＣＫ，／ＣＫを複数の表示データＤＴｉに共通の供給するようにしている。これにより、表示データＤＴｉ毎にレベルシフトを行う従来の回路よりも、回路素子が削減されて回路構成を簡素化することができる。
【００３２】
（２）  ＮＡＮＤ部２０ｉ、インバータ部３０ｉ及びレベルシフト部５０は、出力電源系の電源電圧ＶＣＣ２のみを使用するように構成している。これにより、駆動回路内に内部電源系と出力電源系が混在せず、ラッチアップのおそれをなくすことができる。
【００３３】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば次のようなものがある。
【００３４】
（ａ）  ＬＣＤ駆動回路として説明したが、プラズマディスプレイ等の表示装置の駆動回路や、その他の電源電圧が異なる外部回路の駆動回路としても同様に適用できる。
【００３５】
（ｂ）  データ設定部１０ｉのＮＭＯＳ１２に与えるクロック信号ＣＫは、内部電源系のクロック信号ＣＬＫでも良い。
【００３６】
（ｃ）  レベルシフト部５０の回路構成は一例であり、内部電源系のクロック信号ＣＬＫを反転して、出力電源系のクロック信号／ＣＫを生成できるものであれば良い。
【００３７】
【発明の効果】
以上詳細に説明したように、本発明によれば、外部回路駆動用の出力電源系で動作する２入力のＮＡＮＤ部とインバータ部とで構成される保持回路を有し、このＮＡＮＤ部の一方の入力側を、クロック信号と出力データのレベルに基づいて共通電位に接続するデータ設定部を設けている。これにより、保持回路は出力電源系で統一することができ、異電圧の混在によるラッチアップ等の発生をなくすことができる。また、内部電源系のクロック信号を反転して記出力電源系のレベルに変換し、ＮＡＮＤ部の第２の入力側に与えるレベルシフト部を有している。
これにより、複数のＮＡＮＤ部に対して１つのレベルシフト部を設ければ良いので、回路規模を縮小することができる。
【図面の簡単な説明】
【図１】本発明の実施形態を示すＬＣＤ駆動回路の構成図である。
【図２】従来のＬＣＤ駆動回路の一例を示す構成図である。
【図３】図１の動作の一例を示す信号波形図である。
【符号の説明】
１０ｉ    データ設定部
２０ｉ    ＮＡＮＤ部
３０ｉ    インバータ部
４０ｉ    出力トランジスタ部
５０    レベルシフト部
【図１】
0004542714.tif 000002
【図２】
0004542714.tif 000003
【図３】
0004542714.tif 000004