(57)【特許請求の範囲】
【請求項１】
段差のある下地にレジストを平坦に塗布する工程と、
上記段差のある下地に塗布したレジストの膜厚を、そのレジストの塗布直後の膜厚よりも薄くなるように、かつ、上記下地の段差に相当する膜厚以下となるように積極的に薄くする工程と、
上記レジストを露光する工程と、
現像する工程と
を備えて、レジストパターンを段差の下部に形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、上記レジストの膜厚を、そのレジストの塗布直後の膜厚よりも積極的に薄くする工程は、上記レジストを下地に平坦に塗布する工程と、上記レジストを露光する工程との間に行うことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、上記レジストの膜厚を、そのレジストの塗布直後の膜厚よりも積極的に薄くする工程は、上記レジストを露光する工程と、上記現像する工程との間に行うことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、上記レジストの膜厚を、そのレジストの塗布直後の膜厚よりも積極的に薄くする工程は、上記現像する工程後に行うことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１つに記載の半導体装置の製造方法において、上記レジストの膜厚を薄くしたい領域を露光して現像して、上記領域のレジストの膜厚を薄くすることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至４のいずれか１つに記載の半導体装置の製造方法において、上記レジストの膜厚を、そのレジストの塗布直後の膜厚よりも積極的に薄くする工程は、ウェットエッチング工程であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、上記ウェットエッチングは、現像液を用いて行なうことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、上記現像液を用いたウェットエッチングの工程において、被エッチングレジストが、ネガ型レジストの場合、濃度が標準値の２分の１以下のテトラメチルアンモニウムハイドロオキサイド現像液を使用し、また、ポジ型レジストの場合、濃度が標準値の２倍以上のテトラメチルアンモニウムハイドロオキサイド現像液を使用することを特徴とする半導体装置の製造方法。
【請求項９】
請求項１乃至４のいずれか１つに記載の半導体装置の製造方法において、上記レジストの膜厚を、そのレジストの塗布直後の膜厚よりも積極的に薄くする工程は、化学的機械研磨工程、あるいは、ドライエッチング工程であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１に記載の半導体装置の製造方法において、上記レジストを露光する工程は、実際に残したい段差下部のレジストパターンよりも大きくて段差の上部にまで至る領域を露光するオーバラップ露光をする工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、特に、段差のある下地に対して自己整合的にパターニングするリソグラフィー技術に関する。
【０００２】
【従来の技術】
ＬＳＩ(大規模集積回路)の製造プロセスにおいて、パターニングを行う下地において、段差や凹凸が多く見られるものが多く、これらの下地に対して確実にパターニングすると共に、アライメントを精度高く行うことができるリソグラフィー技術が求められている。
【０００３】
従来、半導体装置の製造方法としては、図２５に示すものがある(特開平１−２９２８２９号公報参照)。この半導体装置の製造方法では、既存パターン１７０１が形成された半導体基板１７０２上全面に、その既存パターン１７０１よりも厚くならない程度の厚さにレジスト１７０３を塗布する。そして、図示しない露光マスクを用いて露光、現像を行って、各既存パターン１７０１上のレジスト１７０３を、その既存パターン１７０１よりも少し広めに除去して、図２５(ｂ)に示すように、既存パターン１７０１とレジストパターン１７０５との間に微小な隙間１７０６を設ける。そして、上記レジストパターン１７０５を加熱変形させて、図２５(ｃ)に示すように、上記隙間１７０６を埋め込むと共に、既存パターン１７０１の上面を露出させている。
【０００４】
一方、ＭＯＳ型電界効果トランジスタ(ＭＯＳＦＥＴ)に関しては、大規模集積回路(ＬＳＩ)の集積度の向上に伴い、ＬＳＩを構成するＭＯＳＦＥＴのサイズは益々縮小化されてきた。集積度をより一層向上させるためには、あるいは、動作速度を高めるためには、ＭＯＳＦＥＴのゲート長をさらに短くする必要がある。しかし、従来構造のＭＯＳＦＥＴでは、ソース・ドレイン領域と半導体基板との間に形成されるＰＮ接合が、どうしても半導体基板の主面から離れた位置(深い位置)にあったため、短チャンネル効果が起こりやすかった。従来のＭＯＳＦＥＴでは、短チャネル効果による特性劣化を避けるために、ゲート長を短くすることが困難であるという問題があった。
【０００５】
この問題を解決するため、図２８に示すような構造を持つＭＯＳＦＥＴが提案された(特開昭６１−１９６５７７号公報)。図２８のＭＯＳＦＥＴは、以下のようにして製造される。
【０００６】
まず、図２７(ａ)に示すように、単結晶シリコン基板１９０１の主面に活性領域とフィールド酸化膜１９０２を形成する。図２７(ａ)および(ｂ)では、一つの活性領域のみが示されているが、実際のＬＳＩでは、一つのシリコン基板１９０１の主面に多数の活性領域が形成されており、それらの活性領域はフィールド酸化膜１９０２によって相互に電気的に分離されている。次に、公知の製造技術によって、ゲート絶縁膜１９０３、ゲート電極１９０４および絶縁膜１９０５を形成する。上記絶縁膜１９０５はゲート電極１９０４の表面を覆っている。
【０００７】
この後、上記シリコン基板１９０１の活性領域のうちシリコン表面が露出している部分の上に、図２７(ｂ)に示すように、選択的に、半導体層(シリコン層)１９０６をエピタキシャル成長させる。さらに、このエピタキシャル成長した半導体層(エピタキシャル成長層)１９０６に不純物をドープして、エピタキシャル成長層１９０６からシリコン基板１９０１の表面近傍に不純物を拡散させる。こうして、シリコン基板１９０１の主面から比較的に浅い位置に(深さが３０nmから８０nm程度の位置に)ＰＮ接合を形成する。
【０００８】
次に、図２８に示すように、全面に層間絶縁膜１９０７を堆積し、この層間絶縁膜１９０７の所望の位置にコンタクト孔１９０８を開口し、さらに、上部配線１９０９を形成して、ＭＯＳＦＥＴを得る。
【０００９】
図２８に示すＭＯＳＦＥＴは、「積み上げ拡散層型ＭＯＳＦＥＴ」と呼ばれる。これは、ソース・ドレイン領域として機能する拡散層が、不純物の拡散されたエピタキシャル成長層(積み上げた層)１９０６とシリコン基板１９０１の表面近傍の薄い不純物拡散層とによって形成されているからである。
【００１０】
【発明が解決しようとする課題】
ところで、リソグラフイー技術に関し、微細化が進む中、従来のアライメント技術では、確実なアライメントの制御が困難になってきている。
【００１１】
このため、図２５に示す従来の半導体装置の製造方法を実施すると、露光の時にアライメントのずれが起こると、図２６(ａ)に示すように、レジストパターン１８０５が既存パターン１７０１の上に乗り上げる一方、既存パターン１７０１とレジストパターン１８０５との間に大きな溝１８０６が生じてしまう。そのため、レジストパターン１８０５を加熱変形させても、図２６(ｂ)に示すように、既存パターン１７０１の上にまで、レジスト残り１８０５ａが発生し、また、既存パターン１７０１とレジストパターン１８０５との間の大きな溝１８０６は、確実に埋めることができない。このため、次工程であるエッチングで、このレジストパターン１８０５をマスクとして、エッチングを行ったとしても、上記埋めることができなかった溝１８０６の底の領域の半導体基板１７０２がエッチングされてしまうという不具合が起こる。さらに、この方法では、既存パターン１７０１，１７０１の間にレジストを埋め込むための加熱変形処理を行っているために、パターニングされた既存パターン１７０１が変形する。このため、微細化が困難であり、特にパターンの線幅制御が困難になる。また、レジストを埋め込んだ所に、後から、第２の露光と現像を行ったとしても、変形するまで加熱を行っているため、精度の高いパターニングは困難である。
【００１２】
そこで、この発明の目的は、非常に微細な段差を有する下地においても、アライメントのずれが起こらず、かつ、確実に既存パターンの間にパターニングすることができる半導体装置の製造方法を提供することにある。
【００１３】
また、図２８に示す従来のＭＯＳＦＥＴには、以下に示すような問題点がある。
【００１４】
すなわち、図２７(ｂ)に示すように、選択的エピタキシャル成長法を用いてエピタキシャル成長層１９０６を形成すると、ゲート電極１９０４の側面近傍において、どうしてもファセットが形成されてしまう。このファセットの形成された部分では、エピタキシャル成長層１９０６の厚さが他の部分よりも薄くなる。このため、固相拡散、気相拡散またはイオン注入等の不純物ドーピング技術を用いて不純物をエピタキシャル成長層１９０６にドープして、不純物活性化のための熱処理を施すと、シリコン基板１９０１中に形成された不純物拡散層の不純物濃度プロファイルが設計値から変化してしまう。より具体的には、シリコン基板１９０１中に形成されるＰＮ接合が、ファセットの直下において、局所的に深くなってしまうために(例えば、１００nmから１５０nm程度の深さに達するために)、短チャンネル効果を十分に抑制することができなくなる。
【００１５】
また、シリコンの選択エピタキシャル成長技術は、大量の水素を使用するため、装置の規模も大きく、製造コストも高い。また、エピタキシャル成長の前処理温度(１０００℃以上)や、成長温度(９００℃から１１００℃)が高いので、不純物が深く拡散しやすく、不純物の濃度プロファイルを所望の形状に制御することが困難である。さらに、比較的に大きな熱応力が発生するため、ゲート電極１９０４の近傍、およびフィールド酸化膜１９０２のエッジ近傍に結晶欠陥が生じやすくて、リーク電流が増大する。
【００１６】
また、素子の微細化が進んで、素子分離領域１９０２とゲート電極１９０４の距離が小さくなると(ソース・ドレイン活性領域が小さくなると)、所望の膜厚のエピタキシャル成長層１９０６を制御性良く形成することが難しくなる。
【００１７】
【００１８】
【課題を解決するための手段】
上記課題を解決するために、この発明の半導体装置の製造方法は、
段差のある下地にレジストを平坦に塗布する工程と、
上記段差のある下地に塗布したレジストの膜厚を、そのレジストの塗布直後の膜厚よりも積極的に薄くする工程と、
上記レジストを露光する工程と、
現像する工程と
を備えて、レジストパターンを段差の下部に形成することを特徴としている。
【００１９】
上記半導体装置の製造方法によると、レジストパターンを形成する工程において、まず、段差のある下地に対してレジストを平坦に塗布する。具体的には、例えば、低粘度の５ｃｐ以下のレジストを３０００ｒｐｍ以下の低回転で塗布する。低粘度、低速回転により、ストリエーション(ウェーハの中心側から外側に向かう彗星が尾を引いたように発生する塗布むら)の発生を押さえることができ、非常に平坦に塗布できる。
【００２０】
次に、上記レジストの膜厚を、そのレジストの塗布直後の膜厚よりも積極的に薄くする。なお、レジストは塗布後ベーク等で通常で５％程度塗布直後の膜厚よりも薄くなり、また、現像工程においても、通常で５％〜１０％塗布直後の膜厚よりも薄くなることが知られている。しかしながら、この発明で述べている「積極的に薄くする工程」とは、そういった膜減りではなく、積極的にレジストの膜厚を、塗布直後の膜厚よりも薄くすることを言う。好ましくは、段差より厚くレジストを塗布した後、段差上部まで薄くする。あるいは、段差の上面(凸部の上面)よりも低くしてもよい。しかし、上記レジストを全て取り除くのではなく、少なくとも、エッチングに耐え得る膜厚を残すことがポイントである。上記レジストの表面が平坦であるため、段差上部までレジストを薄くしても、段差の下部(凹部の底)には十分な膜厚のレジストを残すことができる。なお、段差下部の面積の広い所にまでレジストパターンを形成してもよい。
【００２１】
このようにして、上記レジストを段差下部にだけに残すことができるので、露光工程でアライメントのズレの影響を考えることなく、確実に段差下部のみに自己整合的にレジストパターンを形成することができる。
【００２２】
さらに、上記レジストを塗布直後の膜厚よりも積極的に薄くする工程を含むことにより、段差上部の不必要なレジストが除去される。このため、段差の下部(凹部)のみに段差側壁に対して自己整合的にレジストをパターニングすることができる。その際、レジストパターンの高さは低くなっており、かつ、レジストパターンが下地の段差(凹部)の底面だけでなく側面にも密着しているため、レジストパターンの変形や倒壊を防ぐことができる。また、下地パターンに対するアライメントマージンを設ける必要がなくなるので、素子が微細化できる。
【００２３】
この発明の１実施の形態では、上記レジストの膜厚を、そのレジストの塗布直後の膜厚よりも積極的に薄くする工程は、上記レジストを下地に平坦に塗布する工程と、上記レジストを露光する工程との間に行う。
【００２４】
このようにすると、制御性良くレジストを塗布直後の膜厚よりも積極的に薄くすることができる。さらに、レジストを薄膜化する工程が、現像する工程より前に行われるため、制御性良く現像することができ、現像残りを抑制することができる。
【００２５】
また、この発明の１実施の形態では、上記レジストの膜厚を、そのレジストの塗布直後の膜厚よりも積極的に薄くする工程は、上記レジストを露光する工程と、上記現像する工程との間に行う。
【００２６】
このようにすると、通常のフォトリソグラフィーと同じように制御性良く露光することができ、パターンの線幅等を安定させることができる。さらに、レジストを積極的に薄膜化する工程が、現像する工程より前に行われるため、制御性良く現像することができ、現像残りを抑制することができる。
【００２７】
また、この発明の１実施の形態では、上記レジストの膜厚を、そのレジストの塗布直後の膜厚よりも積極的に薄くする工程は、上記現像する工程後に行う。
【００２８】
このようにすると、制御性良く露光することができる。さらに、レジストパターンの形成が確認された後に、レジストの薄膜化を行うため、レジストパターンの異常などを早期に発見することができる。
【００２９】
また、この発明の１実施の形態では、上記レジストの膜厚を薄くしたい領域を露光して現像して、上記領域のレジストの膜厚を薄くする。
【００３０】
このようにすると、レジストを薄膜化するために、新たなる他の装置を使用することなく、現像工程で使用する装置を用いることが可能であるので、新たなる設備投資をすることなく、この実施の形態を実現できる。さらに、フォトリソグラフィー工程を行うエリア内での、処理に限定されるので、運搬等によるダストの問題が解消される。さらに、この現像する工程は、汎用的に使用している現像液を使用することが可能なので、新たな現像液を使用する必要がなく、この実施の形態を実施するために新たなコストが発生しない。
【００３１】
また、この発明の１実施形態では、上記レジストの膜厚を、そのレジストの塗布直後の膜厚よりも積極的に薄くする工程は、ウェットエッチング工程である。
【００３２】
このようにすると、レジストをより低ダメージに、レジストを塗布直後の膜厚よりも積極的に薄くすることができる。また、ウェットエッチングに使用する薬液の濃度、または、温度により、レジストを塗布直後の膜厚よりも薄くするエッチングレートの制御が容易にできる。
【００３３】
また、この発明の１実施の形態では、上記ウェットエッチングは、現像液を用いて行なう。
【００３４】
このようにすると、現像する工程にて用いられている装置を使用することが可能であるため、新たな装置を使用する必要がない。また、廃液ラインの設備なども同じ物が使用できる。したがって、新たなる設備投資をすることなく、この実施の形態を実現できる。さらに、フォトリソグラフィー工程を行うエリア内での処理に限定されるので、運搬等によるダストの問題が低減される。さらに、通常のフォトリソグラフィーの工程よりも、１工程増やすことにより、この実施の形態の実現が可能である。
【００３５】
なお、ウェットエッチングの工程は、現像液に限らず、イソプロピルアルコールに、アセトンまたはプロピレングリコールモノメチルエーテルアセテートを混合したものを用いてもよい。また、キシレンに酢酸ブチルまたはＮメチルピロリドンを混合したものを用いてもよい。
【００３６】
また、この発明の１実施の形態では、上記現像液を用いたウェットエッチングの工程において、被エッチングレジストが、ネガ型レジストの場合、濃度が標準値の２分の１以下のテトラメチルアンモニウムハイドロオキサイド現像液を使用する。また、ポジ型レジストの場合、濃度が標準値の２倍以上のテトラメチルアンモニウムハイドロオキサイド現像液を使用する。
【００３７】
このようにすると、レジストの薄膜化を低ダメージで行うことができる。また、レジストの薄膜化の際のエッチングレートの制御性が向上する。
【００３８】
また、この発明の１実施の形態では、上記レジストの膜厚を、そのレジストの塗布直後の膜厚よりも積極的に薄くする工程は、化学的機械研磨(ＣＭＰ)工程である。
【００３９】
このようにすると、レジストを塗布直後の膜厚よりも積極的に薄くする工程で、レジスト表面をより平坦にすることが可能である。
【００４０】
また、この発明の１実施の形態では、上記レジストの膜厚を、そのレジストの塗布直後の膜厚よりも積極的に薄くする工程は、ドライエッチング工程である。
【００４１】
このようにすると、ＥＰＤ(エンドポイント検出)が使用できる。さらに、ウェットプロセスを用いないオールドライプロセスに対応させる場合、クラスターツールを用いることができる。そうすると、レジストをＣＶＤ(化学的気相成長)法により基板の上に堆積した後、大気にさらすことなく連続処理で、レジストを薄くすることが可能になる。
【００４２】
また、この発明の１実施の形態では、上記レジストを露光する工程は、実際に残したい段差下部のレジストパターンよりも大きくて段差の上部にまで至る領域を露光するオーバラップ露光をする工程を含む。
【００４３】
この場合、レジストを段差下部に形成することと、オーバーラップ露光をすることとにより、アライメントのズレが起っても、必要な段差側壁部分まで確実に露光をすることができて、段差の側壁とレジストパターンとの間に隙間ができないようにでき、かつ、精確にレジストパターンを形成することができる。
【００４４】
また、この発明の１実施の形態では、上記レジストはポジ型レジストであり、
上記レジストの全面または所定の領域を露光して、上記下地の段差の側壁にレジストによるサイドウォールを形成する。
【００４５】
上記段差の側壁の近傍には、露光の光りが入り込みにくいために、側壁近傍のポジ型レジストは現像に必要な十分な感光ができないので、レジストのサイドウォールを段差の側壁に自己整合的に形成できる。このため、このサイドウォールをイオン注入のマスクとして使用することも可能である。例えば、段差がゲートであった場合、この実施の形態のレジストパターンの形成方法を用いて、レジストのサイドウォールを形成した後、イオン注入を行うことにより、ゲートに対して一定の距離の所に自己整合的にイオンの注入を行うことができる。また、露光量やＰＥＢ(露光後ベーク)の温度を変えることにより、必要となるイオン注入のマスクを形成することができる。
【００４６】
また、この発明の１実施の形態では、上記レジストはネガ型レジストであり、
上記レジストの全面または所定の領域を露光して、上記下地の段差の側壁とレジストパターンとの間に隙間を形成する。
【００４７】
上記段差側壁の近傍には露光の光りが入り込みにくいために、側壁近傍のネガ型レジストは現像に必要な十分な感光ができないので、段差の側壁とレジストパターンとの間の隙間を段差の側壁に対して自己整合的に形成できる。このため、下地パターンがゲート電極の場合、ソース・ドレイン領域の加工をゲート電極に対して自己整合的に形成できる。
【００４８】
また、この発明の１実施の形態は、半導体基板上に、少なくとも側壁が絶縁膜で覆われた電極または配線を形成する工程と、導電性膜を堆積する工程と、レジストを平坦に塗布する工程と、そのレジストの膜厚をレジスト塗布直後の膜厚よりも積極的に薄くする工程と、そのレジストをマスクとして上記導電性膜をエッチングして、上記電極または配線の上部の導電性膜を除去する工程を含む。
【００４９】
この場合、最小ピッチで形成された配線領域においても、その配線間に次の配線を埋め込むことによって、自己整合的に配線を制御性良く形成することができる。このため、リソグラフィー技術の限界以上に、上記電極もしくは配線を高密度化することができる。
【００５０】
また、この発明の１実施の形態は、上記電極または配線は、素子分離領域と活性領域とに大別される半導体基板上に形成されており、上記ゲート電極は上記活性領域上にゲート絶縁膜を介して形成されている。
【００５１】
こうした場合、エピタキシャル成長方法に比べて、上記電極によって、ソース・ドレイン領域を自己整合的に積み上げて、ファセットが存在しないソース・ドレイン領域を形成できる。したがって、短チャネル効果を抑制すると共に、駆動力の大きい素子を得ることができる。また、従来のエピタキシャル成長方法では、１０００℃の水素ベークが必要であるのに対して、ＣＶＤ法では水素ベークが必要なくてプロセス温度も６００℃程度と低いので、熱応力などによる接合リークが発生しない。さらに、積み上げられたソース・ドレイン領域を、素子分離領域に対してオーバーラップさせる(ソース・ドレイン活性領域より大きくする)ことができるので、ソース・ドレイン上にコンタクトを形成する際の自由度が大きくなると同時に、ゲート電極と素子分離領域との距離を従来よりも小さくすることができて、素子の微細化が可能になる。
【００５２】
また、この発明の１実施の形態では、上記段差は、絶縁膜で覆われた電極または配線である。
【００５３】
この場合、導電性膜をエッチングする際に、上記ゲート電極がエッチング雰囲気にさらされることがないので、素子の劣化を抑制できると共に、上記ゲート電極と導電性膜に同じ材質を用いることができる。
【００５４】
また、この発明の１実施の形態は、上記レジストの膜厚をレジスト塗布直後の膜厚よりも積極的に薄くする工程と、そのレジストを露光、現像してレジストパターンを形成する工程と、そのレジストパターンをマスクとして上記導電性膜をエッチングする工程と、上記電極または配線の両側に位置する第２の電極あるいは任意の場所に第２の配線を形成する工程を含む。
【００５５】
この場合、上記電極または配線が存在しない領域にも、所望の導電性膜のパターン(配線)を得ることができ、設計の自由度が高くなる。さらに、ソース・ドレイン領域を、シリコン基板の表面近傍の薄い不純物拡散層に、不純物の拡散されたエピタキシャル成長層を積み上げて形成する積み上げ拡散層型のＭＯＳＦＥＴにおいて、ソースとドレインが上記導電性膜の不要な部分を通して短絡しないように、その不要な部分を除去するためのパターニングを、他の必要な部分のためのパターニングと同時に一回の露光で可能になる。つまり、電極上部の導電性膜の除去と、導電性膜のパターン(配線)の形成と、ソースとドレインの分離を行うためのレジストパターンの形成が、通常のリソグラフィー工程に、レジストをそのレジストの塗布直後の膜厚よりも薄くする工程を、追加するだけで実現できる。
【００５６】
また、この発明の１実施の形態では、上記導電性膜は、多結晶シリコン膜、非晶質シリコン膜、多結晶シリコンゲルマ膜、非晶質シリコンゲルマ膜、高融点金属膜、もしくは、多結晶シリコン膜、非晶質シリコン膜、多結晶シリコンゲルマ膜または非晶質シリコンゲルマ膜と高融点金属膜との複合膜である。
【００５７】
この場合、ソース・ドレイン領域に不純物を拡散させて活性化させる熱処理を行う際に、上記導電性膜と半導体基板との界面までは、拡散速度が非常に速い一方、半導体基板中の拡散速度は遅いので、チャネル領域より下の領域に位置するソース・ドレイン領域の深さが、積み上げ領域の高さのバラツキにより影響されにくくなり、浅い接合を制御性良く形成することができる。
【００５８】
この発明の１実施の形態では、上記段差は、導電性膜で覆われた電極または配線である。
【００５９】
【００６０】
【００６１】
【００６２】
【００６３】
【００６４】
【００６５】
【００６６】
【００６７】
【００６８】
【００６９】
【００７０】
【００７１】
【００７２】
【００７３】
【００７４】
【００７５】
【００７６】
【００７７】
【００７８】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
【００７９】
まず、実施の形態１〜６に共通な下地の構造を図１(ａ),(ｂ)により説明する。図１(ａ),(ｂ)は段差のある下地を示し、図１(ａ)は図１(ｂ)の線１０８に沿った断面図であり、図１(ｂ)は平面図である。なお、ここで段差とは凹凸を含む概念である。
【００８０】
図１(ａ)に示すように、シリコン基板１０１上に、絶縁膜１０２および多結晶シリコン膜１０５を０．２５μm程度堆積し、さらに、シリコン酸化膜１０６を０．２０μm程度堆積する。次に、周知のリソグラフイー技術を用いてレジストをパターニングし、そのレジストをマスクとしてシリコン酸化膜１０６を加工した後、レジストを除去する。次に、上記シリコン酸化膜１０６をマスクとして、多結晶シリコン膜１０５を加工してゲート電極を形成した後、シリコン窒化膜１０４を５０nm程堆積する。
【００８１】
また、上記ゲート電極である多結晶シリコン膜１０５は、長さが０．２４μm、幅が２．５μmに加工されている。また、段差の上面１０７の高さは０．４５μmである。以下の実施の形態１〜６では、段差の凹部の底１０３のシリコン窒化膜１０４の上にレジストを自己整合的にパターニングする。また、以後の図２から図１１においては、段差のある下地を全体として示し、図１のような下地の詳細な構造は省略している。すなわち、図２から図１１における上下の図における段差のある下地は、図１(ａ)と図１(ｂ)と同じことを示す。
【００８２】
(実施の形態１)
この実施の形態１は、図２に示す段差のある下地２００に、ネガ型レジスト２０１を平坦に塗布し、その後、ネガ型レジスト２０１を積極的に薄膜化し、露光して現像することにより、段差下部(凹部)だけにレジストパターン２０６を形成する方法である。図２(ａ)から(ｄ)の上段の図は断面図であり、下段の図は平面図である。
【００８３】
まず、図２(ａ)に示すように、段差の有る下地２００に、レジスト２０１を平坦に塗布する。このとき、下地の段差の影響を受けないように平坦に塗布するために、低粘度の化学増幅系ネガ型レジストTDUR-N９０８ ４.５cp(東京応化工業株式会社製)を２０００ｒｐｍ程度の低回転で塗布した。その後、プリベーク(塗布後ベーク)を１１０℃、９０秒の条件で行った。上記レジスト２０１の膜厚は段差下部(凹部)で、７００nm程度であり、かつ、レジスト２０１の表面は図２(a)に示すように平坦であった。
【００８４】
この塗布のとき、レジスト２０１は、TDUR‐N９０８ ４.５CPに限らず次工程のエッチングや注入等に耐え得るようなものであれば良い。また、レジスト２０１の粘度は５ｃｐ以下の低粘度であれば、下地２００の段差(凹凸)の影響を受けずに一般に平坦に塗布できるが、レジスト２０１はより低粘度である方が平坦化の観点から好ましい。また、図示しないスピンコータを低回転にすることによって下地２００を低回転にして、下地２００にレジスト２０１をより厚く塗る程、レジスト２０１の平坦性はより下地２００の段差の影響を受けない。このため、できるだけ、下地２００を低回転にしてレジスト２０１を厚く塗布するのが好ましい。しかし、それでも、段差が大きすぎることや、凹凸が一定に存在しないなどに理由により、レジスト２０１の表面を平坦にするのが困難な場合は、予め下地２００にダミーパターンを形成する方法により、下地２００自体の凹凸をできる限り均一にするのも有力な方法である。また、プリベークは１１０℃程度が、次の工程である薄膜化工程での均一性や、レートの安定を考慮すると最適条件であるが、８０℃から１３０℃程度でも可能である。また、他のレジストを使用する場合も通常のフォトリソグラフィーで使用するプリベーク温度よりも高めの温度が好ましい。
【００８５】
次に、通常の現像工程で使用する濃度よりも低濃度のテトラメチルアンモニウムハイドロオキサイド(TMAH(住友化学工業株式会社製のSOPD‐R))である０.１Ｎ水溶液である現像液を用意する。この現像液は、１分間に９０Åレジスト２０１を薄くできるから(１３図の点Ｂ参照)、この現像液にレジスト２０１を２４０秒程浸してレジスト２０１の表面を３５０nm除去する(図１２の点Ａ参照)。こうして、図２(ｂ)に示すように、レジスト２０１を積極的に薄膜化して、段差の上部２０２を露出させる。
【００８６】
次に、薄膜化されたレジスト２０１が塗布された下地２０１を純水で洗浄してスピン乾燥させる(スピン乾燥後、さらにベークプレートを用いても良い)。
【００８７】
ここで、図１３は、レジスト２０１を、薄膜化するための現像液の濃度とエッチングレートの関係を示したものである。図１２は、レジスト２０１を、図１３の点Ｂの現像液によりエッチングしたときの、エッチング量とエッチング時間の関係を示している。この関係から、段差の上部２０２を露出させるために最適なエッチング時間(図１２の点Ａ)を得た。
【００８８】
このレジスト２０１の薄膜化工程の後の現像工程において、レジストパターンの５％〜１０％程度の膜減りが起こる。このため、この膜減りを考慮して、段差の上部２０２にある程度レジスト２０１を残してもよい。
【００８９】
また、レジストを薄膜化させる条件は、０.１Ｎの現像液がエッチングレートが安定しているため制御性がよい。しかし、０.００５Ｎから０.２６Ｎの現像液でも処理時間をうまく調整すれば可能である。なかでも、通常使用する濃度の半分以下の濃度がよい。しかし、濃度が高ければ高いほどレートが早くなるため、制御が困難になる。また、濃度が低ければ低いほどレートが遅くなるので、スループットが悪くなる(図１３参照)。なお、他の現像液においても、図１３とほぼ同様なエッチング特性が得られるので、他の現像液を使用してもこの実施の形態は実現可能である。
【００９０】
次に、図２(ｃ)に示すように、露光マスク２０４を用いて、ＫrＦエキシマレーザー(２４８nm)ステッパーで露光量５８０J/ｍ2、 開口数(ＮＡ)０.６、 コヒーレンシ(σ)０.６５ の条件で、レジスト２０１の領域２０５をレーザー光２０３でオーバラップ露光する。すなわち、図２(ｃ)に示すように、上記露光された領域２０５は、実際に残すレジストパターン２０６(図２(ｄ)参照)よりも、そのレジストパターン２０６が密着する段差の側壁を超えて延びる状態で、レジストパターン２０６にオーバラップしている。より詳しくは、図２(ｄ)に示す実際に残したいレジストパターン２６よりも、図２(ｃ)に示す露光された領域２０５が、レジストパターン２０６を段差の側壁に密着させる方向に０．０５μm程度大きくなるように、レジスト２０１をオーバラップ露光する。こうして、レジストパターン２０６を密着させる方向にアライメントのずれ起こっても、レジストパターン２０６を密着させる部分に確実に露光ができるようにする。こうすることによって、密着させる方向のアライメントのずれが生じても、レジストパターン２０６を所望の位置に精確に形成できる。
【００９１】
この露光のとき、長さ０．２４μmのレジストパターン２０６をより良い形状にパターニングするには、露光量５８０J/ｍ2 、開口数(ＮＡ)０.６、 コヒーレンシ(σ)０.６５程度の条件がベストであるが、こういった条件は装置に依存する。また、オーバーラップ露光についても、アライメントのずれの考えられる装置のアライメント精度の２倍程度でよい。
【００９２】
次に、露光後ベーク(ＰＥＢ)を、１３０℃で、９０秒間行い、現像液(２.３８％ TMAH水溶液 東京応化学工業株式会社製 NMD-W)に６０秒間浸し、さらに、ポストベーク(現像液処理後ベーク)１１０℃で６０秒間行う。このようにして、現像を行うと、図２(ｄ)に示すように、下地２００の段差の側壁に密着してその密着方向に対してアライメントのずれのないレジストパターン２０６を形成することができた。
【００９３】
このとき、現像時間は、レジスト２０１の膜厚が薄いので、３０秒から８０秒の間で可能であり、ＰＥＢも１１０〜１４０℃程度は可能であるが、それに伴って露光量も大きく左右される。ポストベークは、８０℃〜１２０℃程度は可能である。
【００９４】
以上、この実施の形態１により完成したレジストパターン２０６は、そのパターン高さがレジスト２０１の塗布時よりも低くなっている上に、レジストパターン２０６が下地２００の底面だけでなく段差側面にも密着しているので、レジストパターン２０６の変形や倒壊を防ぐことができる。
【００９５】
(実施の形態２)
この実施の形態２は、実施の形態１とは、薄膜化と露光の工程の順序が逆になっている。
【００９６】
この実施の形態２は、図３に示す段差のある下地３００に、ネガ型レジスト３０１を平坦に塗布し、その後、露光し、ネガ型レジスト３０１を積極的に薄膜化し、現像することにより、段差下部(凹部)だけにレジストパターン３０７を形成する方法である。図３(ａ)から(ｄ)の上段の図は断面図であり、下段の図は平面図である。
【００９７】
まず、図３(ａ)に示すように、段差の有る下地３００に、ネガ型レジスト３０１を平坦に塗布する。
【００９８】
次に、実施の形態１と同様に、図３(ｂ)に示すように、露光マスク３０３を用いて、レーザー光３０２でレジスト３０１の領域３０４を露光する。この露光は、領域３０４が段差の上部３０６の一部に重なるように、段差の上部３０６も露光するオーバラップ露光である。
【００９９】
この露光のとき、レジスト３０１の表面が、実施の形態１と異なって、レジスト３０１の薄膜化前であるため、通常のフォトリソグラフィーと同じ安定した露光ができる。
【０１００】
次に、図３(ｃ)に示すように、実施の形態１と同様に、レジスト３０１を積極的に薄膜化して、段差の上部３０６を露出させる。
【０１０１】
この薄膜化のとき、実施の形態１と違っているのは、レジスト３０１を露光してから薄膜化しているために、露光されているところは、ＰＥＢ前であるにも拘わらず、少しは反応が進んでいるため、図１２に示すように、感光部(露光部)の方が未感光部(未露光部)よりも薄膜化のレートが遅くなってしまうので、実施の形態１よりも、多めの時間で薄膜化しなければならない。
【０１０２】
次に、実施の形態１と同様に現像すると、図３(ｄ)に示すように、段差の側壁に密着してアライメントのずれのないレジストパターン３０７が形成される。
【０１０３】
この実施の形態２のレジストパターン３０７は、そのパターン高さがレジスト３０１の塗布時よりも低くなっており、かつ、レジストパターン３０７が下地３００の底面だけでなく段差側面にも密着していので、レジストパターン３０７の変形や倒壊を防ぐことができる。
【０１０４】
(実施の形態３)
この実施の形態３は、実施の形態１のネガ型レジストをポジ型レジストに代えたものである。
【０１０５】
この実施の形態３は、図４(ａ)に示す段差のある下地４００に、ポジ型レジスト４０１を平坦に塗布し、その後、ポジ型レジスト４０１を積極的に薄膜化し、露光して現像することにより、段差下部(凹部)だけにレジストパターン４０６を形成する方法である。図４(ａ)から(ｄ)の上段の図は断面図であり、下段の図は平面図である。
【０１０６】
まず、実施の形態１と同様に、図４(ａ)に示すように、段差の有る下地４００に、ポジ型レジスト４０１を平坦に塗布する。
【０１０７】
次に、通常の現像工程で使用する濃度よりも高濃度のTMAH(住友化学工業株式会社製のSOPD‐R)の０.７Ｎ水溶液である現像液を用意する。この現像液は、１分間に９０Åレジスト４０１を薄くできるから(図１５の点Ｄ参照)、この現像液にレジスト４０１を２４０秒浸して、レジスト表面を３６０nm除去する(図１４の点Ｃ参照)。こうして、図４(ｂ)に示すように、レジスト４０１を積極的に薄膜化して、段差の上部４０２を露出させる。
【０１０８】
ここで、図１５は、レジスト４０１を薄膜化するための現像液の濃度とエッチングレートとの関係を示したものである。図１４は、レジスト４０１を図１５の点Ｄの現像液によりエッチングしたときのエッチング量とエッチング時間との関係を示している。この関係から、段差上部４０２を確実に露出させる最適なエッチング時間を得た(図１４の点Ｃ参照)。
【０１０９】
この薄膜化のとき、現像液の濃度は、０.７Ｎ程度が制御し易い。しかし、０.０５Ｎから２.６Ｎでも処理時間をうまく調整すれば可能である。なかでも、通常使用する濃度の２倍以上の濃度がよい。しかし、濃度が高ければ高いほどレートが早くなって、制御がし難く、また、逆に濃度が低ければ低いほどレートが遅くなってスループットが悪くなる(図１５参照)。
【０１１０】
次に、実施の形態１と同様に、図４(ｃ)に示すように、マスク４０４を用いて、レーザー光４０３で領域４０５以外の領域をオーバーラップ露光する。このオーバラップ露光では、露光されない領域４０５が段差の上部４０２の一部に重なる。さらに、現像すると、図４(ｄ)に示すように、段差の側壁に密着してアライメントのずれのないレジストパターン４０６が形成される。
【０１１１】
この実施の形態３のレジストパターン４０６は、そのパターン高さがレジスト４０１の塗布時よりも低くなっており、かつ、レジストパターン４０６が下地４００の底面だけでなく段差側面にも密着していので、レジストパターン４０６の変形や倒壊を防ぐことができる。
【０１１２】
(実施の形態４)
この実施の形態４は、実施の形態３とは、薄膜化と露光の工程の順序が逆になっている。
【０１１３】
この実施の形態４は、図５に示す段差のある下地５００に、ポジ型レジスト５０１を平坦に塗布し、その後、露光し、ポジ型レジスト５０１を積極的に薄膜化し、現像することにより、段差下部(凹部)だけにレジストパターン５０７を形成する方法である。図５(ａ)から(ｄ)の上段の図は断面図であり、下段の図は平面図である。
【０１１４】
まず、図５(ａ)に示すように、段差の有る下地５００に、ポジ型レジスト５０１を平坦に塗布する。
【０１１５】
次に、実施の形態２と同様に、図５(ｂ)に示すように、露光マスク５０３を用いて、レーザー光５０２でレジスト５０１の領域５０４以外の領域をオーバラップ露光する。このオーバラップ露光では、露光されない領域５０４が段差の上部５０６の一部に重なる。
【０１１６】
この露光をするときのレジスト５０１の表面が、実施の形態３と異なって、薄膜化前であるので、安定した露光ができる。
【０１１７】
次に、実施の形態３と同様に、図５(ｃ)に示すように、レジスト５０１を薄膜化する。
【０１１８】
この薄膜化のとき、実施の形態３と違っているのは、レジスト５０１を露光してから薄膜化しているために、露光されているところ(領域５０４以外の領域)はＰＥＢ前であるに拘わらず、少しは反応が進んでいるため、未露光部よりも露光部の方が薄膜化のレートが早くなる現象が起こる。
【０１１９】
次に、実施の形態３と同様に現像すると、図５(ｄ)に示すように、段差の側壁に密着してアライメントのずれのないレジストパターン５０７が形成される。
【０１２０】
この実施の形態４のレジストパターン５０７は、そのパターン高さがレジスト５０１の塗布時よりも低くなっており、かつ、レジストパターン５０７が下地５００の底面だけでなく段差側面にも密着していので、レジストパターン５０７の変形や倒壊を防ぐことができる。
【０１２１】
(実施の形態５)
この実施の形態５は、実施の形態４とは違って、露光、現像工程の後に、さらに露光して、積極的にレジストの薄膜化を行う工程を行う。
【０１２２】
この実施の形態５は、図６に示す段差のある下地６００に、ポジ型レジスト６０１を平坦に塗布し、その後、露光し、現像し、さらに、形成されたレジストパターン６０１を図７に示すように積極的に薄膜化することにより、段差下部(凹部)だけにレジストパターン６０６を形成する方法である。図６(ａ)から図７(ｅ)の上段の図は断面図であり、下段の図は平面図である。
【０１２３】
まず、図６(ａ)に示すように、段差の有る下地６００に、ポジ型レジスト６０１を平坦に塗布する。
【０１２４】
このポジ型レジスト６０１は、透過率の低いレジストの方が、後に行う薄膜化の制御性がよい。
【０１２５】
次に、実施の形態４と同様に、図６(ｂ)に示すように、レーザー光６０２と露光マスク６０３を用いてオーバーラップ露光して、現像する。そうすると、実施の形態４と同様に、図６(ｃ)に示すように、露光されていない領域６０４に対応するレジストパターン６０８が、段差上部６０９に確実に乗り上げる。
【０１２６】
次に、上記レジストパターン６０８を薄膜化するために、図７(ｄ)に示すように、レジストパターン６０８の表面部６０５が感光する程度の少ない露光量で、露光マスク無しの全面露光をする。なお、全面露光でなくとも、薄膜化したい部分だけの露光でもよい。
【０１２７】
次に、上記レジストパターン６０８を積極的に薄膜化するために、第２の現像をすると、上記感光した表面部６０５だけが現像液に溶解して、図７(ｅ)に示すように、レジストパターン６０６が得られる。このレジストパターン６０６は、そのレジストパターン６０６の高さが段差上部６０９よりも低くなっており、かつ、段差の側壁に密着してアライメントのずれのないものである。
【０１２８】
この実施の形態５のレジストパターン６０６は、そのパターン高さがレジスト６０１の塗布時よりも低くなっており、かつ、レジストパターン６０６が下地６００の底面だけでなく段差側面にも密着していので、レジストパターン６０６の変形や倒壊を防ぐことができる。
【０１２９】
上記第２の現像の時、露光によりレジスト６０１の表面に発生した酸を、現像時のＰＥＢの温度や時間を変化させることにより、レジスト６０１の表面に発生した酸がレジスト６０１の下の方に拡散する範囲を制御できる。すなわち、ＰＥＢの温度や時間によって、薄膜化できる膜厚を制御できる。また、波長の違いによるレジストの吸光度の違いを用いて、露光して現像してもよい。すなわち、ｉ線などでエキシマレジストを、露光し現像するのも薄膜化の手段である。
【０１３０】
(実施の形態６)
この実施の形態６は、実施の形態５とは、レジストの積極的な薄膜化を、レジストのパターンニングの前におこなう点が異なる。
【０１３１】
この実施の形態６は、図８に示す段差のある下地７００に、透過率の低いレジスト７０１を平坦に塗布し、全面露光して現像して積極的に薄膜化し、さらに、図９に示すように、露光し、現像して、段差下部だけにレジスト７０１をパターニングする方法である。
【０１３２】
まず、図８(ａ)に示すように、透過率の低い染料入りポジ型レジスト７０１(レジスト膜厚１．０μmにおいて透過率４０％)を下地７００に平坦に塗布する。なお、レジストの透過率は２０％〜６０％程度が露光のとき制御し易い。
【０１３３】
次に、図８(ｂ)に示すように、露光マスク無しで、レジスト７０１に全面露光すると、露光の光７０２は、レジスト７０１が染料入りであり、しかも厚く塗って有るため、段差の上部７０４あたりまでの領域７０３のみが感光する。なお、少ない露光量で、薄膜化したい部分だけを感光させてもよい。
【０１３４】
その後、現像することによって、図８(ｃ)に示すように、レジスト７０１を段差下部(凹部)だけに残して、積極的にレジスト７０１を薄膜化する。
【０１３５】
上記レジスト７０１を露光して現像するとき、露光量やレジスト７０１の透過率やＰＥＢの温度を調整することにより、現像での薄膜化の制御が可能である。
【０１３６】
次に、図９(ｄ)に示すように段差下部だけに残されたレジスト７０１に、実施の形態３と同様に、図９(ｄ)に示すように、レーザー光７０２と露光マスク７０５を用いて、オーバーラップ露光をする。このオーバラップ露光によって、領域７０６以外の領域が露光される。次に、現像すると、図９(ｅ)に示すように、レジストパターン７０７が得られる。このレジストパターン７０７は、そのレジストパターン７０７の高さが段差上部７０４よりも低くなっており、かつ、段差の側壁に密着してアライメントのずれのないものである。
【０１３７】
この実施の形態６のレジストパターン７０７は、そのパターン高さがレジスト７０１の塗布時よりも低くなっており、かつ、レジストパターン７０７が下地７００の底面だけでなく段差側面にも密着しているので、レジストパターン７０７の変形や倒壊を防ぐことができる。
【０１３８】
なお、上記レジスト７０１は、ある程度の透過率が低い方が制御しやすいが、透過率の低いレジストでなくとも、表面を少ない露光量で、薄膜化したい部分、あるいは、露光マスク無しでの全面露光することによって、同じように、レジスト７０１を薄膜化することができる。また、レジストの透過率が低くない場合でも、同じように露光量やＰＥＢの温度で薄膜化を制御できる。
【０１３９】
上記実施の形態１から６のレジストは、次工程であるエッチングの時に耐え得るものであればよい。また、上記レジストの平坦化の平坦具合が定まる塗布の方法は、レジストの積極的な薄膜化工程以後、レジストのパターニング終了の時に最もレジストの薄い部分が次工程であるエッチングの時に耐え得る程度の膜厚に安定するものであればよい。
【０１４０】
また、上記レジストを積極的に薄膜化する工程は、現像液による方法、あるいは、露光して現像する方法に限らず、ドライエツチング、ＲＩＥ(リアクティブイオンエッチング)、ウェットエッチング、研磨またはＣＭＰ(化学的機械研磨)等のレジストを積極的に薄膜化できる工程であればどのような工程であってもよい。また、上記実施の形態１〜６は、現像液を用いてレジストの積極的な薄膜化を行っているが、現像液に限らず、イソプロピルアルコールに、アセトンまたはプロピレングリコールモノメチルエーテルアセテートを３〜５０重量％混合したものを用いてもよい。そのなかでも、５重量％混合したものが最もよい。また、キシレンに、酢酸ブチルまたはＮメチルピロリドンを３〜５０重量％混合したものを用いてもよい。なかでも、５重量％混合したものが最もよい。
【０１４１】
また、見かけ上、特に薄膜化する工程を保有しないで、通常のレジストで考えられる膜減りよりも、通常考えられない程度に格別に膜減りの大きいレジストを使用するのも積極的にレジストの薄膜化を行っていることに含める。また、通常の現像工程で考えられる膜減りよりも、特に膜減りの大きい現像液を使用するのも積極的にレジストの薄膜化を行っていることに含める。また、段差下部のみに塗布できるレジストを用いてもよい。また、段差上部にもレジストが塗布されてもよいが、その段差上部のレジストは、現像工程で取り除かれる程度のレジスト膜厚にするのが好ましい。
【０１４２】
また、露光工程については、ＫrＦエキシマレーザー光に限らず、ｉ線、電子線、Ｘ線、ＡrＦエキシマレーザー光またはＥＵＶ(超紫外)光等のレジストを感光させるものであればよい。現像についても、NMD−W現像液に限らず、有機溶媒等、その感光したレジストを現像できるものであればよい。
【０１４３】
また、オーバーラップ露光の方法については、予め露光マスク自体を大きくしておく方法の他に、露光量を増やす方法やスキャン露光(露光時にステージを動かす露光)等の方法がある。
【０１４４】
上記実施の形態１、３、６は、レジストの積極的な薄膜化工程の後に露光マスクを用いてレジストのパターニングを行っているが、積極的な薄膜化のみで、段差下部だけにレジストを残した状態、例えば図２(ｂ)の状態のレジストをレジストパターンとして、イオン注入またはエッチング等に利用することも可能である。
【０１４５】
また、上記積極的に薄膜化する技術を用いて薄膜化したポジ型レジストに、少ない露光量で全面露光することによって、図１０に示すように、段差の側壁にレジストのサイドウォールを形成することができる。以下、必要に応じて、実施の形態３の図４を援用しながら説明する。
【０１４６】
実施の形態３の工程と同じように、図１０に示す段差のある下地８００にポジ型レジスト８０１を平坦に塗布し、積極的に薄膜化し、段差上部を確実に露出させる(図４(ａ)、(ｂ)参照)。その後、ポジ型レジスト８０１が感光するのに必要な最少の露光量で、露光マスク無しの全面露光、または、所望の領域の露光を行う。そうすると、段差の側壁近傍のポジ型レジスト８０１は、側壁に露光の光が吸収されるため感光しにくい。次に、そのポジ型レジストを現像すると、図１０に示すように、段差の側壁に０．０３μm程度の薄いレジストのサイドウォール８０１が形成される。
【０１４７】
また、上記レジストのサイドウォール８０１は、露光量、あるいは、ＰＥＢ(露光後ベーク)の温度や時間を調節することにより形成できる。また、レジストに下地依存性がでる下地を使用したり、下地依存性を受けやすいレジストを使用したり、露光で波長の長さの違う光を使用したり、あるいは、現像液に浸す時間や現像液の濃度を変化させたりして、レジストのサイドウォールの厚さを調節することができる。
【０１４８】
また、上記積極的に薄膜化する技術を用いて薄膜化したネガ型レジストに、少ない露光量で全面露光することによって、図１１に示すように、段差の側壁とレジストパターン９０１との間に隙間９０２を形成することができる。以下、必要に応じて、実施の形態１の図２を援用しながら説明する。
【０１４９】
実施の形態１の工程と同じように、図１１に示す段差のある下地９００にネガ型レジスト９０１を平坦に塗布し、積極的に薄膜化し、段差上部を確実に露出させる(図２(ａ)、(ｂ)参照)。その後、ネガ型レジスト９０１が感光するのに必要な最少の露光量で、露光マスク無しの全面露光、または、所望の領域の露光を行う。そうすると、段差の側壁近傍のネガ型レジストは、側壁に露光の光が吸収されるため感光しにくい。次に、そのネガ型レジストを現像すると、図１１に示すように、段差の側壁とレジストパターン９０１との間に０．０３μm程度の細い隙間９０２が形成される。
【０１５０】
また、上記段差の側壁とレジストパターン９０１との間の隙間は、露光量、あるいは、ＰＥＢ(露光後ベーク)の温度や時間を調節することにより調節できる。また、レジストに下地依存性がでる下地を使用したり、下地依存性を受けやすいレジストを使用したり、露光で波長の長さの違う光を使用したり、あるいは、現像液に浸す時間や現像液の濃度を変化させたりして、段差の側壁とレジストパターンとの間の隙間の幅を調節することができる。
【０１５１】
(実施の形態７)
この実施の形態７では、上述のレジストを積極的に薄膜化する技術を用いて、半導体装置の配線パターンを形成する。
【０１５２】
まず、図１６(ａ)に示すように、半導体基板１４０１上に第１の絶縁膜としてのシリコン酸化膜１４０２を化学的気相成長法(ＣＶＤ法)により堆積し、さらに、第１の配線となるアルミニウムを４００nm程度スパッタ法により堆積する。次に、そのアルミニウムを周知のリソグラフィー技術によりパターニングして第１の配線１４０３を得た後、第２の絶縁膜であるシリコン酸化膜１４０４をＣＶＤ法により１００nm程度堆積し、さらに、第２の配線となるアルミニウム１４０５をスパッタ法により２００nm程度堆積する。
【０１５３】
この実施の形態７では、第１の配線１４０３のパターンは、最小配線ピッチで第１の配線１４０３が密集している領域と、第１の配線１４０３が１００μm以上全く存在しない領域とがある。
【０１５４】
次に、第１の配線１４０３による段差の影響を受けないで、平坦にレジストを塗布するために、低粘度の化学増幅系ネガ型レジスTDUR−N９０８ ４.５cp(東京応化工業株式会社製)を２０００ｒｐｍ程度の低回転で塗布した。その後、レジストを１１０℃、９０秒の条件にてプリベーク(塗布後ベーク)を行った。その後、現像液を用いて、図１６(ｂ)に示すように、レジスト１４０６を下地の段差上部が露出するまで積極的に薄膜化した。
【０１５５】
次に、上記レジスト１４０６を所定のマスクを用いて露光した後、通常の現像処理を施すことにより、図１７(ｃ)に示すように、レジストパターン１４０７を形成した。
【０１５６】
次に、上記レジストパターン１４０７をマスクにして、第２の配線１４０５をドライエッチングすることにより、図１７(ｄ)に示すように、所望の配線パターン１４０８を形成することができた。
【０１５７】
この実施の形態７では、最小配線ピッチで形成された第１の配線１４０３の領域においては、第１の配線１４０３間に第２の配線１４０８を自己整合的に制御性よく形成することができる。これは、リソグラフィー技術の限界以上に配線を高密度化できることを意味している。また、第１の配線１４０３が存在しない領域にも、所望の配線パターンを得ることができるので、設計の自由度が飛躍的に向上する。
【０１５８】
この実施の形態７では、第１の配線１４０３と第２の配線１４０８にアルミニウムを用いたが、これに限るものではない。例えば、シリコンやシリコンゲルマニウムに代表される半導体材料、タングステン、チタン、チタンナイトライド、銅、金、アルミニウムなどの金属材料を用いてもよく、また、これらの積層配線、および、半導体材料と金属材料との複合膜を用いてもよい。
【０１５９】
(実施の形態８)
この実施の形態８は、図１８，１９，２０に示すように、半導体装置の一例としての積み上げ拡散層型のソース・ドレイン領域を有するＭＯＳＦＥＴを製造する方法である。
【０１６０】
まず、図１８(ａ)に示すように、周知の方法で、半導体基板１５０１または半導体基板１５０１に設けられたウェル領域(図示せず。)上に、素子分離領域１５０２、活性領域１５０３、ゲート絶縁膜１５０４およびゲート電極１５０５を形成し、このゲート電極１５０５上にシリコン酸化膜１５０６およびゲート電極側壁絶縁膜１５０７を形成した。ここで、上記ゲート電極１５０５は多結晶シリコン膜からなり、ゲート電極側壁絶縁膜１５０７は、シリコン酸化膜とシリコン窒化膜との積層膜からなる。
【０１６１】
次に、図１８(ｂ)に示すように、全面に多結晶シリコン膜１５０８を１００nm程度堆積した後、実施の形態１と同様に、レジストをゲート電極１５０５上の多結晶シリコン膜１５０８を完全に覆うように平坦に塗布した。その後、上記レジストを現像処理で積極的に薄膜化して、図１８(ｂ)に示す薄いレジスト１５０９を得た。
【０１６２】
次に、上記薄いレジスト１５０９をソース・ドレイン領域の上のみに残すように、上記レジスト１５０９をマスクに用いて露光した後、通常の現像液によって現像して、図１８(ｃ)に示すレジストパターン１５１０を得た。
【０１６３】
ここで、図１８(ｂ)から図１８(ｃ)への工程を図２１，図２２を用いてさらに詳しく説明する。図２１は、図１８(ｂ)の状態の平面図であり、図２２は、図１８(ｃ)の状態の平面図である。図２１に示すように、ゲート電極１５０５の上部以外にレジスト１５０９はパターニングされる。
【０１６４】
この状態で、もし、多結晶シリコン膜１５０８を加工すると、素子分離領域１５０２上にも多結晶シリコン膜１５０８が残って、その両側のソース・ドレインが多結晶シリコン膜１５０８を通じて直接結ばれてしまう。これを避けるために、図１８(ｃ)、図２２に示すように、活性領域１５０３よりも少し広いレジストパターン１５１０を形成すると、図１９(ｄ)に示すように、ソース・ドレイン領域となる所のみに多結晶シリコン膜のパターン１５１１を形成することができる。
【０１６５】
図１９(ｄ)に示すように、ゲート電極１５０５の上部の多結晶シリコン膜１５０８をドライエッチングにより除去した後、新たにレジストを塗布してソース・ドレイン領域以外の不要な多結晶シリコン膜を除去する方法も考えられるが、その方法は、実施の形態８に比べて、多数の工程を追加する必要があり好ましくない。  この実施の形態８を用いると、簡単なプロセスで、後述のように、ソース・ドレイン領域に所望の積み上げられたシリコン膜を制御性良く、自己整合的に形成できる。
【０１６６】
次に、上記多結晶シリコン膜１５０８を、レジストパターン１５１０により覆われた以外の領域をケミカルドライエッチングにより除去して、図１９(ｄ)に示すように、ソース・ドレイン領域となる所のみに多結晶シリコン膜１５１１を形成した。
【０１６７】
次に、図１９(ｄ)，(ｅ)に示すように、上記ゲート電極１５０５の上部のシリコン酸化膜１５０６を除去した後、ソース・ドレイン領域１５２１を形成するために、多結晶シリコン膜１５１１に不鈍物の注入を行った。この実施の形態８では、上記ゲート電極１５０５と、ソース・ドレイン領域１５２１のドーピングを同時に行っている。また、この実施の形態８におけるゲート電極１５０５の多結晶シリコン膜の膜厚は１５０nmから２５０nmである。このため、イオン注入は、ｎチャネルトランジスタに関しては、燐イオンを１０keＶから８０keＶ程度のエネルギーで１×１０15〜１×１０16／ｃｍ2程度のドーズ量で注入した。pチャネルトランジスタに関しては、ボロンイオンを１０keＶから３０keＶ程度のエネルギーで１×１０15〜１×１０16／ｃｍ2程度のドーズ量で注入した。次に、８００℃から９５０℃程度の温度で１０分から１２０分程度の間の熱処理、もしくは、９５０℃から１１００℃程度の温度で１０秒から６０秒程度の急速加熱処理を行って、注入した不純物を活性化すると共に、シリコン基板まで拡散させた。
【０１６８】
次に、図１９(ｆ)に示すように、周知のサリサイド工程により、ソース・ドレイン領域１５２１およびゲート電極１５０５の上部に高融点金属シリサイド膜１５１２を選択的に形成すると共に、層間絶縁膜１５１３を堆積した。この実施の形態８では、高融点金属として、チタンを使用しているが、これに限るものではなく、他の高融点金属として、コバルト、ニッケル、白金などを用いてもよい。
【０１６９】
次に、図２０に示すように、上記層間絶縁膜１５１３の所望の位置にコンタクト孔１５１４を開口して、上部配線１５１５を形成して、積み上げ拡散型のＭＯＳＦＥＴ形成することができた。
【０１７０】
この実施の形態８で形成された半導体装置は、ゲート電極１５０５近傍の積み上げられたソース・ドレイン拡散層にファセットが生じない。したがって、ゲート長が小さくて素子が微細化しても、短チャネル効果を抑制することができる。また、従来例と比べて、プロセス温度が低いので、熱応力などによる接合リークが発生することがない。さらに、積み上げられたソース・ドレイン拡散層を素子分離領域１５０２に対してオーバーラップさせているので、ソース・ドレイン活性領域よりも積み上げられたソース・ドレイン拡散層の幅のほうが広く形成することできる。したがって、上記ソース・ドレイン領域１５２１にコンタクト１５１４を形成する際のマージンや自由度を大きくすることができる。上記コンタクト１５１４を素子分離領域１５０２と部分的にオーバーラップさせるように形成しても、ソース・ドレイン積み上げ拡散層に対するコンタクト１５１４の設置面積が小さくならないので、コンタクト抵抗が増大することはない。
【０１７１】
(実施の形態９)
この実施の形態９は、図２３，２４に示すように、半導体装置の一例としての積み上げ拡散層型のソース・ドレイン領域を有するＭＯＳＦＥＴを製造する方法である。
【０１７２】
まず、図２３(ａ)に示すように、周知の方法で、半導体基板１６０１または半導体基板１６０１に設けられたウェル領域(図示せず。)上に、素子分離領域１６０２、ゲート絶縁膜１６０３およびゲート電極１６０４を形成し、このゲート電極１６０４上にシリコン酸化膜１６０５およびゲート電極側壁絶縁膜１６０６を形成した。ここで、上記ゲート電極１６０４は多結晶シリコン膜からなり、ゲート電極側壁絶縁膜１６０６は、シリコン酸化膜とシリコン窒化膜との積層膜からなる。
【０１７３】
次に、図２３(ｂ)に示すように、非結晶シリコン膜１６０７を全面に１０nm〜５０nm程度堆積した後、実施の形態１と同様な手法により、レジストパターン１６０８を形成した。次に、上記非結晶シリコン膜１６０７のレジストパターン１６０８により覆われた領域以外の領域をケミカルドライエッチングして、図２３(ｃ)に示すように、ソース・ドレイン領域となるところのみに非結晶シリコン膜１６０９を形成した。
【０１７４】
次に、上記ゲート電極１６０４の上部のシリコン酸化膜１６０５を除去した後、図２４(ｄ)に示すように、周知のサリサイド工程により、ソース・ドレイン領域およびゲート電極１６０４上にサリサイド膜１６１０を形成した。この工程では、高融点金属材料にはチタンを用いた。
【０１７５】
上記非結晶シリコン膜１６０９の膜厚は、チタンと反応して完全に消失する膜厚に設定している。したがって、上記ソース・ドレイン領域の非結晶シリコン膜１６０９はチタンと全て反応してチタンシリサイド膜１６１０に変わっている。
【０１７６】
次に、図２４(ｅ)に示すように、上記ソース・ドレイン領域を形成するために、チタンシリサイド膜１６１０に不純物(イオン)の注入を行った。この実施の形態９においても、ゲート電極１６０４とソース・ドレイン領域のドーピングを同時に行っている。また、この実施の形態９においては、上記チタンシリサイド膜１６１０の膜厚は２０〜７０nmである。このため、イオン注入は、ｎチャネルトランジスタに関しては、隣イオンを１０keＶから５０keＶ程度のエネルギーで１×１０15〜１×１０16／ｃｍ2程度のドーズ量で注入した。pチャネルトランジスタに関しては、ボロンイオンを１０keＶから２０keＶ程度のエネルギーで１×１０15〜１×１０16／ｃｍ2程度のドーズ量で注入した。次に、８００℃から９００℃程度の温度で１０分から１２０分程度の時間の熱処理、もしくは、９５０℃から１０５０℃程度の温度で１０秒から６０秒程度の急速加熱処理を行い、注入した不純物を活性化すると共に、チタンシリサイド膜１６１０中からシリコン基板１６０１へ拡散させてソース・ドレイン活性領域１６１１を形成した。次に、周知の方法により、層間絶縁膜１６１２を全面に堆積した。
【０１７７】
この実施の形態９では、高融点金属材料として、チタンを使用しているが、これに限るものではなく、他の高融点金属として、コバルト、ニッケル、白金などをもちいてもよい。
【０１７８】
次に、図２４(ｆ)に示すように、上記層間絶縁膜１６１２の所望の位置にコンタクト孔１６１３を開口して、上部配線１６１４を形成した。こうして、所望の積み上げ拡散層型のソース・ドレイン領域を有するＭＯＳＦＥＴを形成することができた。
【０１７９】
この実施の形態９で形成されたＭＯＳＦＥＴは、ゲート電極１６０４近傍の積み上げられたソース・ドレイン拡散層１６１０にファセットが生じない。したがって、ゲート長が小さくなって素子が微細化しても短チャネル効果を抑制することができる。また、従来例と比べて、プロセス温度が低いので、熱応力などによる接合リークが発生することがない。さらに、積み上げられたソース・ドレイン拡散層１６１０を素子分離領域１６０２に対して、オーバーラップさせることができる。つまり、ソース・ドレイン活性領域１６１１よりも積み上げられたソース・ドレイン拡散層１６１０の幅のほうが広く形成することできる。したがって、ソース・ドレイン領域上にコンタクト１６１３を形成する際のマージンや自由度を大きくすることができる。上記コンタクト１６１３を素子分離領域１６０２とオーバーラップさせるように形成しても、ソース・ドレイン積み上げ拡散層１６１０に対するコンタクト１６１３の設置面積が小さくならないので、コンタクト抵抗が増大することはない。
【０１８０】
さらに、この実施の形態９で形成されたＭＯＳＦＥＴは、実施の形態８の効果に加えて、ソース・ドレイン拡散層を形成するための不純物注入を行う前に、チタンシリサイド膜１６１０を形成するため、低抵抗で耐熱性に優れたチタンシリサイド膜１６１０の利点が利用できる。また、上記低抵抗なチタンシリサイド膜１６１０がチャネル領域に極めて近いため、寄生抵抗が低減され高駆動力を有するＭＯＳＦＥＴが形成できる。
【０１８１】
上記実施の形態１〜６の製造方法を用いて、ＭＯＳＦＥＴに限らず、ＴＦＴやダイオード等の種々の半導体装置を製造することができる。この場合、アライメントのズレがないため、大きなアライメントのマージンを持たせる必要がなくなって、半導体装置の微細化を達成でき、かつ、半導体装置を安定したプロセスで製造することができる。
【０１８２】
この半導体装置を用いて、安定した機能を備える携帯用の端末を得ることができる。
【０１８３】
(参考例１)
この参考例１は、上記実施の形態１から９において好適に使用することができるレジスト塗布装置である。
【０１８４】
従来のレジスト塗布装置では、レジストの塗布後の膜厚は、購入したレジストをそのままウェーハに吐出して、その後のウェーハの回転数を変化させることによって、膜厚を制御するようにしている。
【０１８５】
しかしながら、上記従来のレジスト塗布装置では、レジストのその膜厚を薄く塗布するために回転数を高くすることには限界があり、一方、ウェーハの回転数を低くすることには、膜厚を均一に塗布できないために限界があった。以下、制御とは、レジストの膜厚を厚く塗布したり、薄く塗布したりする制御のことを言う。
【０１８６】
そこで、この参考例１のレジスト塗布装置では、レジストの膜厚を制御するために、レジストや、ウェーハや、コーターカップの温度を変化させる手段と、レジストの溶剤の量を変化させる手段を備えて、レジストの粘度を最適化してレジストの膜厚を制御する。
【０１８７】
すなわち、このレジスト塗布装置は、レジストの供給源からレジストが吐出されるノズルの先までの間に、レジストを加熱してその温度を上げる手段を備え、さらに、コーターカップ内の温度も上げる手段を備える。また、このレジスト塗布装置は、ウェーハをプレート等で加熱または冷却してからそのウェーハの温度を保ったままコーターカップまで移動できるように、プレートからコーターカップまでの移動の間にも加熱や冷却を行える空調手段を備えて、レジストがウェーハに塗布されるときの粘度を変化させることができるようになっている。
【０１８８】
上記構成により、レジストの塗布後の膜厚の制御は、レジストの吐出後のウェーハの回転数を調節すると共に、上記手段の機能により、従来と同じレジストで同じ粘度であっても、レジストの膜厚を以前より幅広く制御できる。なお、レジストによっては、冷却のみの機能を有する手段や、加熱と冷却の両方の機能を有する手段で、塗布した方が、膜厚をより幅広く制御できる。
【０１８９】
さらに、このレジスト塗布装置は、レジスト溶液中の溶質と溶剤の混合比を変化させるために、レジストの供給源からレジストが吐出されるノズルの先までの間において、レジスト溶液にレジスト溶剤を追加して溶剤の量を変化させる手段を備えているから、レジストの粘度を変化させることができる。この溶剤の量を変化させる手段は、吐出前のレジスト溶液とレジスト溶剤をバッファータンクで混合してからレジスト溶液を吐出する。
【０１９０】
また、変形例のレジスト塗布装置では、コーターカップにレジスト溶液の吐出用ノズルおよびレジスト溶剤の吐出用のノズルを具備する。これにより、レジスト溶液とレジスト溶剤をウェーハ上で混合することが可能となって、レジストの粘度を任意に制御することが可能になって、レジストの膜厚も任意に制御することができる。さらに、レジスト溶液をウェーハに吐出する前に、レジスト溶剤をウェーハ上に吐出し、ウェーハ全面をレジスト溶剤で前処理することで、ウェーハに対するレジストの塗布性（レジストがウェーハ面内に対して均一に塗布できる度合い）を改善して、レジストの広がり(塗布性)をよくしておいて、レジストの膜厚を薄く制御できる。さらに、レジストの吐出量を抑制しても、均一にレジストを塗布することが可能になる。
【０１９１】
このレジスト塗布装置によれば、レジストの膜厚の制御を、レジスト溶液の吐出後のウェーハの回転数を制御すると共に、レジストの溶質と溶剤との混合比を変化させる手段を機能させることによって、従来と同じレジストで同じ粘度であっても、任意にレジストの膜厚を以前より幅広く制御できる。また、レジスト塗布装置に、粘度の異なる複数のレジスト用の複数の系を接続する必要がなくなって、材料管理の面からもコストダウンがはかれる。さらに、レジスト溶液に溶剤を加えることにより、レジスト溶液の使用量を抑えることができる。このため、レジスト溶液の吐出量を抑制することはもとより、予め高粘度のレジストを用意しておくことによって、レジストの消費量を大幅に削減できて、コストダウンをはかれる。
【０１９２】
また、変形例のレジスト塗布装置は、レジストの温度とウェーハの温度とコーターカップの温度とレジスト溶液中の溶質と溶剤の混合比とのいずれか１つあるいは複数と、ウェーハの回転数とを変化させる。このため、レジストの膜厚の制御幅を以前よりも大きくできる。さらに、レジスト溶液に溶剤を加えた場合、レジストの消費量を大幅に削減できて、コストダウンをはかれる。
【０１９３】
一方、ＥＵＶリソグラフィー、電子線リソグラフィー、Ｆ２レーザリソグラフィー、ＡrＦエキシマレーザリソグラフィー等においては、５０nm〜５０００nmのレジストの膜厚が要求されている。最も微細な加工が必要なゲート加工では、５０nm〜４００nmのレジストの膜厚が要求される。また、イオン注入では、１０００nm〜５０００nmのレジストの膜厚が必要になる。このため、上述のレジスト塗布装置が有効である。
【０１９４】
また、上記レジスト塗布装置では、コーターカップでも加熱または冷却が可能なため、プレートでのウェーハの温調をコーターカップで行える。さらに、ＨＭＤＳ処理や、ウェーハの温度を大気の温度にもどす機能もコーターカップに備え付けさせることによって、コーターカップのみで、レジスト塗布装置の一連の処理をすることが可能である。さらに、量産用のレジスト塗布装置では、このようなコーターカップをいくつか備えることによって、そのいずれかがトラブルを起こしても、他のコーターカップで処理することができて、レジスト塗布装置全体としては、処理が不可能になることがない。
【０１９５】
このようなレジスト塗布装置を用いて、実施の形態１から９のレジストの塗布を行うと、より良い膜厚の制御が得られ、レジストの表面を平坦にできる。さらに、この発明の半導体装置の製造方法以外の用途にも、このレジスト塗布装置を用いることによって、レジストの消費量を削減できて、コストダウンをはかれる。
【０１９６】
また、上記レジスト塗布装置に膜厚測定手段と計算制御手段を備えている。
【０１９７】
この場合、まず、コーターカップでウェーハにレジストを塗布した後に、膜厚測定手段を有するユニットにウェーハを搬送して、そのウェーハのレジストの膜厚を測定する。上記膜厚測定手段は、光干渉方式で膜厚の測定を行い、レジストの感光する波長の光を使用しない。すなわち、レジストの感光する光を取り除いた光で使用する。例えば、ＫrＦエキシマレーザー露光用のレジストの膜厚測定の場合には、３５０nm以下の波長を使用しない。そうすると、レジストを感光させることがなくなる。
【０１９８】
次に、上記計算制御手段は、例えば、マイクロコンピュータからなっていて、上記膜厚測手段が測定したレジストの膜厚値を、予め入力しておいた膜厚値と比較して、決められた範囲以内であれば、処理を続行する一方、決められた範囲を外れると、警報を鳴らして、エラー表示をして処理を停止する。あるいは、測定したレジストの膜厚値が決められた範囲を外れても、処理を続行するが、後でどのウェーハが異常であるかを表示する機能を備えるようにしてもよい。
【０１９９】
また、上記計算制御手段は、レジストの膜厚の測定値が設定範囲からはずれた場合、下記の式(１)によって補正を行う。
【０２００】
回転数×(膜厚)の２乗＝一定値・・・・・・・・・(１)
レジストの測定した膜厚値とウェーハの回転数から、上記一定値を求め、さらに、所望のレジストの膜厚値を上記式(１)にあてはめて、所望のレジストの膜厚値からウェーハの回転数を計算して、ウェーハの実際の回転数を自動的に変えることによって、ウェーハの膜厚を自動的に制御するようにしている。これにより、レジストの膜厚の管理が容易になって、ウェーハ間におけるレジストの膜厚のバラツキを抑制することができる。また、予め入力されたレジストの粘度等のデータに基づいて、どのくらいのウェーハの回転数でレジストを塗布すればよいかを計算する機能を備えていて、レジストの膜厚が決められた範囲内に自動的に入るようにする機能も備えている。このため、レジストを常に安定した膜厚で塗布することができる。したがって、より安定したリソグラフィーができる。
【０２０１】
また、一枚のウェーハ面内におけるレジストの膜厚のバラツキについても、測定したレジストの膜厚値を、予め入力しておいた膜厚の上下のしきい値と比較して、決められた範囲内であれば処理を続行し、一方、決められた範囲を外れると、警報を鳴らして、エラーの表示を行い、また、処理を停止させる。あるいは、処理を進めるが、後でどのウェーハが異常であるかを表示する機能を備えるようにしてもよい。また、予め入力されたレジストの粘度等のデータに基づいて、どのくらいのレジスト温度で塗布すれば均一性が向上するかを計算する機能を備えていて、次に塗布するレジストの膜厚の均一性を、予め決められた範囲内になるようにする機能を備える。このため、常に安定した膜厚で塗布することができる。したがって、ウェーハにより安定した均一性のよいレジストの塗布ができ、さらに、より安定したリソグラフィーを行うことができる。
【０２０２】
また、上記レジストを吐出するノズルの位置についても、レーザーでウェーハの大きさを確認して、上記ノズルがウェーハ中心にくるような機能を備えて、レジストの膜厚の均一性を向上させている。これにより、均一性のよい膜厚のレジストの塗布がより安定してできて、より安定したリソグラフィーを行うことができる。
【０２０３】
また、データとして、下地基板の構成膜、積層膜、露光波長、屈折率、吸光度等を入力し、ある波長で、ある下地のときに、レジストをどの膜厚で塗布すればどのくらいの感度が得られるかを計算できる機能を備える。すなわち、PROLITH(Finle社製)、または、Depict(TMA社製)等を使用して得たシュミレーションデーターを、実際の実験結果を基に、補正する機能を備える。さらに、レジストの感度曲線を表示する機能を備える。これらにより、レジスト塗布装置に膜厚を入力するだけで、瞬時に、所望の膜厚が得られるように制御を行って、レジストを塗布することができる。
【０２０４】
(参考例２)
この参考例２は、上記実施の形態１から９において好適に使用することができるレジスト現像装置である。
【０２０５】
従来のレジスト現像装置では、購入した現像液を希釈することなくそのままウェーハに散布して、その後の現像時間を変化させてレジストを現像してきた。
【０２０６】
しかしながら、上記従来のレジスト現像装置では、様々な種類のレジストを制御性良く現像するには限界があった。ここで、制御とは、現像不足、または、現像のし過ぎのため、現像の残り、または、レジストパターンの縮小等が起こるのを抑える制御のことを言う。
【０２０７】
そこで、この参考例２のレジスト現像装置は、現像を制御するために、現像液、ウェーハおよび現像カップの温度を変化させる手段と、現像液の濃度を変える手段とを備えて、現像のレートを変化させる。これにより、現像液のレートを最適化して現像を制御する。
【０２０８】
より詳しくは、このレジスト現像装置は、現像液の供給源から現像液が吐出されるノズルの先までの間において、現像液を冷却して温度を下げる手段を備え、さらに、コーターカップ内の温度も下げる手段を備える。また、このレジスト現像装置は、ウェーハをプレート等で冷却してからそのウェーハの温度を保ったまま現像カップまで移動できるように、プレートから現像カップまでの移動の間にも温度調節を行える空調手段を備える。したがって、現像液がウェーハに塗布されるときの現像液の温度は変化させることができるようになっている。
【０２０９】
上記構成によれば、現像の制御を、上記ウェーハを現像液に浸す時間を調節すると共に、上記手段の機能を働かせることによって、同じ現像液でさらに同じ濃度であっても、様々なレジストについて幅広く行うことができる。
【０２１０】
なお、レジストまたは現像液によっては、現像液を加熱する手段や、加熱と冷却の両方を行うことができる手段を働かせて現像した方が、レジストの膜厚をより幅広く制御できる。
【０２１１】
さらに、現像液の供給源とノズルの先までとの間に、現像液の濃度を調節するために、現像液中に純水を追加して現像液の濃度を変化させる手段を備えている。この手段により、吐出前の現像液と純水をバッファータンクで混合してから現像液を吐出する。
【０２１２】
また、現像カップに現像液の吐出用ノズルと純水の吐出用のノズルとを具備してもよい。この場合、純水と現像液をウェーハ上で混合して、現像液の濃度を任意に制御することができる。また、現像液をウェーハ上に吐出する前に、純水をウェーハ上に吐出して、レジストの付いたウェーハの全面を純水で前処理して、レジストに対する現像液の広がり(塗布性)を改善しておくことができる。こうすると、現像液の吐出量を抑制できる上に、現像液の吐出量を抑制しても、均一にレジストを現像することができる。また、少量吐出した現像液に対して、現像時間内に、送風、超音波、または、垂直または水平の振動を調節しながら与えると共に、ウェーハの回転数を制御することによって、現像をより精度高く制御することができる。
【０２１３】
以上のように、現像液と純水との混合比を変化させることによって、現像工程の制御を任意に精度高くかつ幅広く行うことができる。また、濃度の異なる現像液を複数本接続する必要がなくなって、材料管理の面からもコストダウンがはかれる。さらに、現像液に純水を加えるので、予め高濃度の現像液を用意しておいて現像液自体の消費量を大幅に削減できて、コストダウンをはかれる。
【０２１４】
例えば、２３.８％のテトラアンモニウムハイドロオキサイド水溶液を現像液として用いる場合、２３.８％のテトラアンモニウムハイドロオキサイド水溶液を原液として用意し、１／１０に希釈してから使用することにより、現像液自体の使用量を１／１０に減少できる。この場合、現像液の購入コストは、濃度に関係なく量で定まり、かつ、純水のコストは現像液のコストに比べて無視できる程度であるので、現像液コストを約１／１０に減少できる。また、現像液の貯蔵タンクの容量も１／１０にできるので、設置スペースの観点からも非常に有効である。
【０２１５】
上記レジスト現像装置では、現像液、ウェーハおよび現像カップの温度と、現像液の濃度とを変化させているが、そのいずれかを変化させても、レジストの現像工程の制御幅を以前よりも大きくできる。
【０２１６】
ＥＵＶ(超紫外線)リソグラフィー、電子線リソグラフィー、Ｆ２レーザリソグラフィー、ＡrＦエキシマレーザリソグラフィー、ＫrＦエキシマレーザリソグラフィー、ｉ線リソグラフィー等において、露光波長に依存してレジスト材料が変遷してきたが、従来においては、プロセスを踏襲するという観点で、従来使ってきた現像液に合うようなレジストの材料の開発をしてきた。しかし、上述のように、現像液の濃度が任意に選択できるレジスト現像装置を使うことによって、レジストの材料が、最も性能を引き出す現像液の濃度を任意に選択できるようになる。このため、レジストの性能向上をはかれる一方、レジスト材料の開発コストを低減でき、レジストの材料コストを低下させることが可能となる。
【０２１７】
また、上記レジスト現像装置は、現像カップでも加熱または冷却が可能なため、プレートで行っていたウェーハの温調は、現像カップで行える。さらに、ウェーハの温度を大気の温度に戻す機能やウェーハの周辺を露光する機能をコーターカップに備え付けることによって、現像カップのみで、レジスト現像装置の一連の処理をすることも可能である。
【０２１８】
上記のようなレジスト現像装置を用いて実施の形態１から９のレジストの現像を行うと、現像液の消費量を大幅に削減できて、コストダウンをはかれる。
【０２１９】
さらに、レジスト現像装置に、現像液の濃度を変化させる手段の他に、現像液の吐出ノズルの部分において現像液の電気抵抗によって現像液の濃度を測る測定手段と、上記測定手段の測定結果に基づいて現像液の濃度を制御する制御手段を設けることによって、現像液の濃度を設定濃度に厳密に管理することができる。上記現像液の濃度を変化させる手段は、現像液と純水を混合するバッファータンクに機能ユニットとして設けられる。上記測定手段は、現像液の電気伝導度を測定して、現像液の濃度を計算して出力する。このとき、現像液の溶質の水に対する電離定数は温度によって変化するので、現像液の電気伝導度の測定は、一定温度で行う必要がある。そのため、このレジスト現像装置は、現像液の温調を行う手段を備えている。上記制御手段は、測定手段の出力に基づいて、もし、現像液の濃度が設定値より低ければ、現像液に原液を入れて濃度をあげさせる一方、現像液の濃度が高ければ、現像液に純水をいれて濃度を下げさせるように、制御を行う。このような現像液の管理システムを具備するレジスト現像装置を用いることによって、一定の現像液の濃度で現像をすることが可能になって、現像プロセスのプロセスマージンが広くなる。
【０２２０】
また、購入する現像液は、濃度の規格を緩くできるので、安価に購入することが可能になる。さらに、現像液の溶質だけを購入して、溶質を純水に混ぜて現像液の調整を行うようにすれば、より安価にプロセスを行うことが可能になる。
【０２２１】
また、現像工程、つまり、レジスト付のウェーハを現像液に浸す工程において、レジスト現像装置は、ＥＰＤ(エンドポイント検出)機能と、オーバーエッチを行える機能と、現像液の濃度測定計算機能と、現像液の濃度制御機能を働かせる。
【０２２２】
現像カップでレジスト現像するときに、ＥＰＤ機能で、レジストのエッチング状態を確認して、固定された現像液の濃度から、現像液にレジストを浸す最適な時間を計算してレジストを現像液に浸す。このため、現像後のレジスト残りや、現像液に浸し過ぎによるレジストパターンの縮小を防止することができる。また、ＥＰＤ(エンドポイント検出)される時間の範囲を予め決定しておいて、その時間の範囲内でＥＰＤ(エンドポイント検出)ができないとき、警報が鳴って、エラーの表示がされて、処理が停止される。あるいは、現像処理は進むが、後でどのウェーハが異常であるかを表示する機能を備えてもよい。このようにすることによって、安定したレジストの現像が行える。
【０２２３】
また、ＥＰＤ(エンドポイント検出)には、パターンのどこかの部分に、測定用のパットをいれておくと、よりＥＰＤを正確に行える。そのパット大きさは５０μｍ角で十分である。また、ＥＰＤ測定用のスペースは、ウェーハの端のレジストをパターニングしない部分であってもよい。
【０２２４】
また、レジストを現像する以外に、レジストを薄膜化するときに、現像液にレジストを浸しながら、レジストの膜厚を測る測定手段を備える。この場合、薄膜化するレジストの目標の膜厚をレジスト現像装置に入力するだけで、上記測定手段の出力に基づいて、自動的により制御性よくレジストを薄膜化することができる。
【０２２５】
また、現像液の濃度に関して、現像液の濃度を変化させた場合でも、レジスト現像するときに、ＥＰＤ機能で、レジストのエッチング状態を確認して、現像液の濃度から、現像液にレジストを浸す最適な時間を計算して、現像液にレジストを浸すことができる。また、現像液の濃度を変化させた場合に、その濃度が変化した現像液でレジストをエッチングした場合のエッチングレートを表示できる機能を備えて、より最適な濃度の現像液を選択して現像することができる。このため、安定したレジストの現像が行える。また、現像液の濃度は電気抵抗を用いて測定できる機能を有する。これにより、現像後のレジスト残りや、現像液に浸し過ぎによるレジストパターンの縮小等を防止することがより容易になる。また、現像液を吐出する直前であるノズル部において、現像液の濃度を電気抵抗を用いて測定すると、吐出直前の現像液の濃度を検出して現像液の濃度をより精度高く制御できる。また、次に吐出される現像液濃度の正確な値を確認することも容易になる。
【０２２６】
また、現像液の測定された濃度は、予め設定された濃度のしきい値と比較されて、決められた範囲以内にあれば、現像処理が続行される一方、決められた範囲から外れると、警報が鳴って、エラーの表示がされて、処理が停止される。あるいは、現像処理は進むが、後でどのウェーハが異常であるかを表示する機能を備えてもよい。こうすることによって、現像液のより厳重な濃度の管理が可能になる。
【０２２７】
また、上記ＥＰＤ(エンドポイント検出)機能と、現像液と純水との混合機能と、現像液の濃度を測定する機能と、こられの機能の出力と過去の実験データとに基づいて現像液の現像時間または現像液の濃度を計算する機能とを備える。これにより、現像液にレジストを浸す時間を固定して現像液の濃度を決めたり、あるいは、現像液の濃度を固定して現像液にレジストを浸す時間を決めることが可能になる。このため、現像工程でのスループットの増大や、低濃度の現像液も用いての材料費の削減を達成できる。また、現像後のレジスト残りや、現像液に浸し過ぎによるレジストパターンの縮小を防止することができるため、より微細なレジストパターンの現像に大きな効果を発揮する。
【０２２８】
また、データとして、レジストポリマーの種類、現像液の種類、現像液の濃度、プリベーク(塗布後ベーク)の温度および現像液の温度等を入力することによって、エッチングレートを計算する機能を有する。例えば、PROLITH(Finle社製)またはDepict(TMA社製)等を使用して得たエッチングレート等のシミュレーションデータを、実際の実験結果を基づいて補正する機能をそなえる。これにより、瞬時に、現像時間と現像液の濃度との関係を知ることができる。
【０２２９】
【発明の効果】
以上より明らかなように、この発明によれば、段差のある下地にレジストを平坦に塗布する工程後に、そのレジストの膜厚を塗布直後の膜厚よりも積極的に薄くする工程を備えるので、アライメントのズレの影響を考えることなく、確実に段差下部のみに自己整合的にレジストパターンを形成することができる。また、段差上部に乗り上げることのないレジストパターンを形成して、レジストパターンの高さを低くすることができるので、レジストパターンの変形や倒壊を防ぐことができる。特に、上記レジストパターンは、下地の凹部の底面のみならず、段差の側壁にも密着させることができるので、レジストパターンの変形や倒壊を防ぐことができる。また、下地パターンに対するアライメントマージンを設ける必要がなくなるので、半導体装置を微細化できる。
【０２３０】
また、この発明によれば、段差のある下地にレジストを平坦に塗布する工程の後に、そのレジストを塗布直後の膜厚よりも積極的に薄くする工程を備えるので、ストリエーションの発生を防止できる。さらに、上記段差のある下地にレジストを平坦に塗布した後、その表面が平坦なレジストを薄膜化するので、レジストを段差上部まで薄膜化すると、段差下部に十分な膜厚のレジストパターンを残すことができる。したがって、エッチングに対するレジストパターンの耐久性が向上できる。また、段差下部の面積の広い所にまで、レジストパターンを形成できる。
【０２３１】
また、この発明の１実施の形態では、レジストの膜厚を、レジストの塗布直後の膜厚よりも積極的に薄くする工程は、レジストを塗布する工程と、露光する工程との間に行うので、制御性良く、レジストを塗布直後の膜厚よりも薄くすることができる。さらに、レジストを積極的に薄膜化する工程を、レジストを現像する工程より前に行うので、制御性良く、レジストを現像することができ、現像残りや、パターンの縮小を抑制することができる。
【０２３２】
また、この発明の１実施の形態では、レジストを塗布直後の膜厚よりも積極的に薄くする工程を、露光する工程と現像する工程との間に行うので、通常のフォトリソグラフィーと同じように制御性良く露光することができて、パターンの線幅等を安定させることができる。さらに、レジストを積極的に薄膜化する工程を、レジストを現像する工程より前に行うので、制御性良く現像することができて、現像残りやパターンの縮小を抑制することができる。
【０２３３】
また、この発明の１実施の形態では、レジストを塗布直後の膜厚よりも積極的に薄くする工程を、レジストを現像する工程の後に行うので、制御性良く、レジストに露光することができる。さらに、レジストパターンの形成が確認された後に、レジストの積極的な薄膜化を行うので、レジストパターンの異常などを早期に発見することができる。
【０２３４】
この発明の１実施の形態では、レジストの膜厚を積極的に薄くしたい領域を露光して現像して、その領域のレジストの膜厚を積極的に薄くするので、他の新しい装置を使用することなく、現像工程で使用する装置を用いることができ、新たなる設備投資をすることなく、この実施の形態の製造方法を実現できる。さらに、この実施の形態では、フォトリソグラフィー工程を行うエリア内での処理に限定されるので、運搬等によるダストの問題が解消される。さらに、この現像する工程は、汎用的に使用している現像液を使用することが可能なので、新たな現像液を用意する必要がなくて、この実施の形態のために新たなコストが発生しない。
【０２３５】
また、この発明の１実施の形態では、段差のある下地に平坦に塗布されたレジストを、ウェットエッチングを用いて積極的に薄膜化しているので、レジストに対するダメージを低く押さえることができる。さらに、ウェットエッチングに現像液を用いることによって、フォトリソグラフィーを行うエリア内での処理が可能に鳴り、ダスト付着等の問題を抑えることができる。また、この実施の形態は、通常の現像装置を用いて実施できるので、新たな設備投資をする必要がないという利点を有する。
【０２３６】
また、この発明の１実施の形態では、予め最小ピッチで形成されている段差である第１の配線に対して、その第１の配線間の凹部に、その凹部に形成したレジストパターンによって第２の配線を形成するので、第２の配線を自己整合的に制御性良く形成することができる。したがって、リソグラフィー技術の限界以上に配線を高密度化できる。また、第１の配線が存在しない領域にも、所望の第２の配線パターンを得ることができるので、設計の自由度が飛躍的に向上する。
【０２３７】
この発明の１実施の形態では、段差のある下地にレジストを平坦に塗布する工程の後に、その平坦なレジストに、段差の上部に至る領域を露光するオーバーラップ露光をするので、アライメントのズレが起こっても、段差の側壁部分まで確実に露光することができる。したがって、上記段差下部のみに自己整合的にレジストをパターニングすることができる。その際、レジストパターンは段差の底面(凹部の底面)の他に、段差の側壁にも密着しているので、レジストパターンの変形や倒壊を防ぐことができる。また、下地パターンに対するアライメントマージンを設ける必要がなくなるので、半導体装置を微細化できる。
【０２３８】
【０２３９】
【０２４０】
【図面の簡単な説明】
【図１】  この発明の実施の形態に用い段差のある下地を説明する図であり、(ａ)は断面図、(ｂ)は平面図である。
【図２】  この発明の実施の形態１の半導体装置の製造方法の各工程を説明する図であり、上段の図は断面図、下段の図は平面図である。
【図３】  この発明の実施の形態２の半導体装置の製造方法の各工程を説明する図であり、上段の図は断面図、下段の図は平面図である。
【図４】  この発明の実施の形態３の半導体装置の製造方法の各工程を説明する図であり、上段の図は断面図、下段の図は平面図である。
【図５】  この発明の実施の形態４の半導体装置の製造方法の各工程を説明する図であり、上段の図は断面図、下段の図は平面図である。
【図６】  この発明の実施の形態５の半導体装置の製造方法の各工程を説明する図であり、上段の図は断面図、下段の図は平面図である。
【図７】  この発明の実施の形態５の半導体装置の製造方法の各工程を説明する図であり、上段の図は断面図、下段の図は平面図である。
【図８】  この発明の実施の形態６の半導体装置の製造方法の各工程を説明する図であり、上段の図は断面図、下段の図は平面図である。
【図９】  この発明の実施の形態６の半導体装置の製造方法の各工程を説明する図であり、上段の図は断面図、下段の図は平面図である。
【図１０】  下地の段差の側壁にサイドウオールを設ける実施の形態を説明する図であり、上段の図は断面図で、下段の図は平面図である。
【図１１】  下地の段差の側壁とレジストパターンとの間に隙間を設ける実施の形態を説明する図であり、上段の図は断面図で、下段の図は平面図である。
【図１２】  低濃度現像液のネガ型レジストに対するエッチング量と時間との関係を示すグラフである。
【図１３】  低濃度現像液のネガ型レジストに対するエッチングレートと現像液の濃度との関係を示すグラフである。
【図１４】  高濃度現像液のポジ型レジストに対するエッチング量と時間との関係を示すグラフである。
【図１５】  高濃度現像液のポジ型レジストに対するエッチングレートと現像液の濃度との関係を示すグラフである。
【図１６】  この発明の実施の形態７の半導体装置の製造方法の各工程を説明する図である。
【図１７】  この発明の実施の形態７の半導体装置の製造方法の各工程を説明する図である。
【図１８】  この発明の実施の形態８の半導体装置の製造方法の各工程を説明する図である。
【図１９】  上記実施の形態８の半導体装置の製造方法の各工程を説明する図である。
【図２０】  上記実施の形態８の半導体装置の断面図である。
【図２１】  図１８(ｂ)の状態を表す平面図である。
【図２２】  図１８(ｃ)の状態を表す平面図である。
【図２３】  この発明の実施の形態９の半導体装置の製造方法の各工程を説明する図である。
【図２４】  上記実施の形態９の半導体装置の製造方法の各工程を説明する図である。
【図２５】  従来の半導体装置の製造方法の各工程を説明する図である。
【図２６】  上記従来の半導体装置の製造方法の不具合の発生を説明する図である。
【図２７】  従来の半導体装置の製造方法の各工程を説明する図である。
【図２８】  上記従来の半導体装置の製造方法を説明する図である。
【符号の説明】
１０１，１４０１，１５０１，１６０１  基板
１０５，１５０５，１６０４  ゲート電極
２０１，３０１，４０１，５０１，６０１，７０１  レジスト
２０６，３０７，４０６，５０７，６０６，７０７  レジストパターン
２００，３００，４００，５００，６００，７００，８００，９００  下地
１４０３，１４０８  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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