(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に、ゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に多結晶シリコン膜、高融点金属膜および窒化シリコン膜を順次形成し、パターニングすることによって前記多結晶シリコン膜および前記高融点金属膜を含むゲート電極を形成する工程と、
（ｃ）ウェットハイドロゲン酸化を行い、前記多結晶シリコン膜の側面および前記半導体基板の表面に第１のライト酸化膜を形成する工程と、
（ｄ）前記ゲート電極の側壁に窒化シリコン膜を用いてサイドウォール膜を形成する工程と、
（ｅ）酸化性雰囲気で熱処理を行い、前記ゲート電極および前記サイドウォール膜で覆われていない前記半導体基板の表面に第２のライト酸化膜を形成する工程と、
（ｆ）前記半導体基板に不純物を注入して低濃度拡散層を形成する工程と、を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記（ｃ）の工程において、前記多結晶シリコン膜の側面に形成される前記第１のライト酸化膜の膜厚が５ｎｍ以下であることを特徴とする、請求項１に記載の半導体集積回路装置の製造方法。
【請求項３】
前記（ｅ）の工程において、前記第２のライト酸化膜を形成した後に、一酸化窒素の雰囲気中で熱処理を行い、前記第２ライト酸化膜と前記半導体基板との界面に窒素を導入することを特徴とする、請求項１に記載の半導体集積回路装置の製造方法。
【請求項４】
半導体基板のメモリセル形成領域に形成された情報転送用ｎチャネル型ＭＩＳＦＥＴと、容量素子から成るメモリセルおよび周辺回路形成領域に形成されたＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴと、を有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板上に、ゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に多結晶シリコン膜、高融点金属膜および窒化シリコン膜を順次形成し、パターニングすることによって前記メモリセル領域および前記周辺回路領域に、前記多結晶シリコン膜および前記高融点金属膜を含むゲート電極を形成する工程と、
（ｃ）ウェットハイドロゲン酸化を行い、前記メモリセル領域および前記周辺回路領域に形成した前記ゲート電極の前記多結晶シリコン膜の側面と、前記メモリセル領域および前記周辺回路領域の前記半導体基板の表面とに、第１のライト酸化膜を形成する工程と、
（ｄ）前記メモリセル領域および前記周辺回路領域の前記半導体基板上を覆う窒化シリコン膜を形成する工程と、
（ｅ）異方的エッチングを行って、前記メモリセル領域の前記半導体基板上に形成されている前記窒化シリコン膜を除去することで、前記メモリセル領域に形成した前記ゲート電極の側壁に前記窒化シリコン膜からなるサイドウォール膜を形成すると共に、前記周辺回路領域の前記半導体基板上に形成されている前記窒化シリコン膜を残存させる工程と、
（ｆ）酸化性雰囲気で熱処理を行い、前記メモリセル領域の前記半導体基板の表面に第２のライト酸化膜を形成する工程と、
（ｇ）前記メモリセル領域の前記半導体基板に不純物を注入して低濃度拡散層を形成する工程と、を有することを特徴とする、半導体集積回路装置の製造方法。
【請求項５】
半導体基板のメモリセル形成領域に形成された情報転送用ｎチャネル型ＭＩＳＦＥＴと、容量素子から成るメモリセルおよび周辺回路形成領域に形成されたＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴと、を有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板上に、ゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に多結晶シリコン膜、高融点金属膜および窒化シリコン膜を順次形成し、パターニングすることによって前記メモリセル領域および前記周辺回路領域に、前記多結晶シリコン膜および前記高融点金属膜を含むゲート電極を形成する工程と、
（ｃ）ウェットハイドロゲン酸化を行い、前記メモリセル領域および前記周辺回路領域に形成した前記ゲート電極の前記多結晶シリコン膜の側面と、前記メモリセル領域および前記周辺回路領域の前記半導体基板の表面とに、第１のライト酸化膜を形成する工程と、
（ｄ）前記メモリセル領域および前記周辺回路領域の前記半導体基板上を覆う窒化シリコン膜を形成する工程と、
（ｅ）異方的エッチングを行って、前記メモリセル領域の前記半導体基板上に形成した前記窒化シリコン膜および前記周辺回路領域のうちの前記ｐチャネル型ＭＩＳＦＥＴを形成する領域の前記半導体基板上に形成されている前記窒化シリコン膜を除去することで、前記メモリセル領域に形成されている前記ゲート電極の側壁および前記ｐチャネル型ＭＩＳＦＥＴの前記ゲート電極の側壁に前記窒化シリコン膜からなるサイドウォール膜を形成すると共に、前記周辺回路領域のうちの前記ＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴを形成する領域の前記半導体基板上に形成されている前記窒化シリコン膜を残存させる工程と、
（ｆ）酸化性雰囲気で熱処理を行い、前記メモリセル領域の前記半導体基板の表面、および前記周辺回路領域のうちの前記ｐチャネル型ＭＩＳＦＥＴを形成する前記領域の前記半導体基板の表面に、第２のライト酸化膜を形成する工程と、
（ｇ）前記メモリセル領域の前記半導体基板に不純物を注入して低濃度拡散層を形成する工程と、を有することを特徴とする、半導体集積回路装置の製造方法。
【請求項６】
前記（ｄ）の工程の前に、前記ＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴおよび前記ｐチャネル型ＭＩＳＦＥＴの低濃度拡散層を形成する工程をさらに有することを特徴とする、請求項４または５に記載の半導体集積回路装置の製造方法。
【請求項７】
前記（ｄ）の工程と前記（ｆ）の工程との間に、前記ＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴおよび前記ｐチャネル型ＭＩＳＦＥＴの低濃度拡散層を形成する工程をさらに有することを特徴とする、請求項４または５に記載の半導体集積回路装置の製造方法。
【請求項８】
前記（ｆ）の工程の後に、
前記ＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴおよび前記ｐチャネル型ＭＩＳＦＥＴのそれぞれの前記ゲート電極の側壁にサイドウォールスペーサ膜を形成する工程と、
前記ＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴを形成する領域の前記半導体基板に、前記ゲート電極および前記サイドウォールスペーサ膜をマスクにして、ｎ型不純物を注入することにより、ｎ型の高濃度拡散層を形成する工程と、
前記ＣＭＩＳ構成用ｐチャネル型ＭＩＳＦＥＴを形成する領域の前記半導体基板に、前記ゲート電極および前記サイドウォールスペーサ膜をマスクにして、ｐ型不純物を注入することにより、ｐ型の高濃度拡散層を形成する工程と、
を有することを特徴とする、請求項４から７のいずれか１項に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、微細なＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート構造の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＭＩＳＦＥＴのゲート電極の低抵抗化を図るため、多結晶シリコン膜上にタングステン等の高融点金属を積層した、いわゆるポリメタルゲートが採用されている。
【０００３】
一方、ゲート電極のエッチングの際、ゲート電極下部のゲート絶縁膜もエッチングされてしまい、ゲート絶縁膜の耐圧が低下することから、ゲート電極側壁およびゲート電極近傍のシリコン基板表面を熱酸化し、熱酸化膜を形成する、いわゆるライト酸化処理が行われている。
【０００４】
例えば、特開平１０−３３５６５２号公報には、ポリメタルゲートのライト酸化処理に関する技術が開示されている。
【０００５】
【発明が解決しようとする課題】
このポリメタルゲートのライト酸化処理は、ポリメタルゲートを構成する高融点金属が非常に酸化されやすく、高融点金属膜の酸化によりその抵抗値が増加してしまうことから、高融点金属膜の酸化を防止しつつ、下層の多結晶シリコン膜および基板表面のみを酸化する処理が検討されている。
【０００６】
例えば、水蒸気／水素混合ガス中でライト酸化（ウエットハイドロゲン(Wet. Hydrogen)酸化）を行った場合には、金属膜を酸化することなく、シリコン（多結晶シリコン、シリコン基板）のみを選択的に酸化することができる。
【０００７】
しかしながら、Wet. Hydrogen酸化処理を施した半導体集積回路装置に関し、本発明者らは、以下に示すような問題を認識した。
【０００８】
即ち、ＤＲＡＭ（Dynamic Random Access Memory）メモリセルのリフレッシュ特性が悪く、周辺回路のｐチャネル型ＭＩＳＦＥＴにキンク現象が見られる等の問題が認められた。また、前記メモリセルを構成するｎチャネル型ＭＩＳＦＥＴの閾値Ｖthが高く、サブスレッショルド係数が大きい。また、セルリーク電流が多い等の問題が認められた。
【０００９】
本発明者らは、かかる問題を鋭意検討した結果、Wet. Hydrogen酸化処理を施した半導体集積回路装置のライト酸化膜の膜厚が５ｎｍ以下と、ごく薄くなっていることから前記問題の原因を次のように分析した。なお、ライト酸化膜の膜厚が５ｎｍ以下となるのは、Wet Hydrogen酸化の酸化条件（水蒸気／水素混合比、処理時間等）によっては、タングステン膜等の高融点金属膜に異常酸化が生じ、ゲート電極間のショート等の要因となるため、この異常酸化を防止する条件下では、５ｎｍ以下の膜厚しか確保できないからである。
【００１０】
即ち、追って詳細に説明するように、ライト酸化膜上には窒化シリコン膜からなるサイドウォールスペーサ膜が積層され、窒化シリコン膜とライト酸化膜との界面に負電荷が形成される。メモリセルを構成するｎチャネル型ＭＩＳＦＥＴにおいては、この負電荷によりｎ-型拡散層の表面が空乏化し、ライト酸化膜と基板との界面準位に起因して接合リーク電流が増加する。また、ｎ-型拡散層の表面が空乏化すると、ゲート電極端部で実行的なゲート絶縁膜厚が増加するためサブスレショルド係数が大きくなる。さらに、ｎ-型拡散層が実効的にオフセット構造に近づくためにＭＩＳＦＥＴの閾値電位Ｖthが高くなってしまう。
【００１１】
また、ゲート電極端部の負電荷の影響を受けてメモリセルのセルトランジスタの接合電界が大きくなり、リフレッシュ特性が劣化してしまう。
【００１２】
さらに、ゲート電極端部に負電荷が存在すると、周辺回路のｐチャネル型ＭＩＳＦＥＴにおいては、ｎ型基板（ウエル）が空乏化するためＶthが低くなり、特に、溝型素子分離構造を採用した場合には、溝内の分離酸化膜が後退するリセス現象が生じ（図２２）、キンク現象（ゲート絶縁膜がゲート電極端部で局所的に薄くなり、この部分にゲート電圧による電界が集中し、低いゲート電圧（V）でもドレイン電流（A）が流れてしまう（図２１）現象）が発生する。
【００１３】
本発明の目的は、ゲート電極側壁に薄い窒化シリコン膜から成るサイドウォール膜を形成した後、ゲート電極側部のシリコン基板表面を熱酸化し、厚いライト酸化膜を形成することにより、メモリセルのリフレッシュ特性を向上させることにある。また、本発明の他の目的は、メモリセルを構成するｎチャネル型ＭＩＳＦＥＴの閾値Ｖthの上昇を抑え、また、サブスレッショルド係数の増加を抑え、さらには、セルリーク電流の低減を図ることにある。
【００１４】
また、本発明の他の目的は、周辺回路のｐチャネル型ＭＩＳＦＥＴのキンク現象の発生の低減を図ることにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２５】
（１）本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板上に、ゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に多結晶シリコン膜、高融点金属膜および窒化シリコン膜を順次形成し、パターニングすることによって前記多結晶シリコン膜および前記高融点金属膜を含むゲート電極を形成する工程と、（ｃ）ウェットハイドロゲン酸化を行い、前記多結晶シリコン膜の側面および前記半導体基板の表面に第１のライト酸化膜を形成する工程と、（ｄ）前記ゲート電極の側壁に窒化シリコン膜を用いてサイドウォール膜を形成する工程と、（ｅ）酸化性雰囲気で熱処理を行い、前記ゲート電極および前記サイドウォール膜で覆われていない前記半導体基板の表面に第２のライト酸化膜を形成する工程と、（ｆ）前記半導体基板に不純物を注入して低濃度拡散層を形成する工程と、を有する。
（２）本発明の別の実施形態における、半導体集積回路装置の製造方法は、半導体基板のメモリセル形成領域に形成された情報転送用ｎチャネル型ＭＩＳＦＥＴと、容量素子から成るメモリセルおよび周辺回路形成領域に形成されたＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴと、を有する半導体集積回路装置の製造方法であって、（ａ）半導体基板上に、ゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に多結晶シリコン膜、高融点金属膜および窒化シリコン膜を順次形成し、パターニングすることによって前記メモリセル領域および前記周辺回路領域に、前記多結晶シリコン膜および前記高融点金属膜を含むゲート電極を形成する工程と、（ｃ）ウェットハイドロゲン酸化を行い、前記メモリセル領域および前記周辺回路領域に形成した前記ゲート電極の前記多結晶シリコン膜の側面と、前記メモリセル領域および前記周辺回路領域の前記半導体基板の表面とに、第１のライト酸化膜を形成する工程と、
（ｄ）前記メモリセル領域および前記周辺回路領域の前記半導体基板上を覆う窒化シリコン膜を形成する工程と、（ｅ）異方的エッチングを行って、前記メモリセル領域の前記半導体基板上に形成されている前記窒化シリコン膜を除去することで、前記メモリセル領域に形成した前記ゲート電極の側面に前記窒化シリコン膜からなるサイドウォール膜を形成すると共に、前記周辺回路領域の半導体基板上に形成されている前記窒化シリコン膜を残存させる工程と、（ｆ）酸化性雰囲気で熱処理を行い、前記メモリセル領域の前記半導体基板の表面に第２のライト酸化膜を形成する工程と、（ｇ）前記メモリセル領域の前記半導体基板に不純物を注入して低濃度拡散層を形成する工程と、を有する。
（３）本発明のさらに別の実施形態における、半導体集積回路装置の製造方法は、半導体基板のメモリセル形成領域に形成された情報転送用ｎチャネル型ＭＩＳＦＥＴと、容量素子から成るメモリセルおよび周辺回路形成領域に形成されたＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴと、を有する半導体集積回路装置の製造方法であって、（ａ）半導体基板上に、ゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に多結晶シリコン膜、高融点金属膜および窒化シリコン膜を順次形成し、パターニングすることによって前記メモリセル領域および前記周辺回路領域に、前記多結晶シリコン膜および前記高融点金属膜を含むゲート電極を形成する工程と、（ｃ）ウェットハイドロゲン酸化を行い、前記メモリセル領域および前記周辺回路領域に形成した前記ゲート電極の前記多結晶シリコン膜の側面と、前記メモリセル領域および前記周辺回路領域の前記半導体基板の表面とに、第１のライト酸化膜を形成する工程と、（ｄ）前記メモリセル領域および前記周辺回路領域の前記半導体基板上を覆う窒化シリコン膜を形成する工程と、（ｅ）異方的エッチングを行って、前記メモリセル領域の前記半導体基板上に形成した前記窒化シリコン膜および前記周辺回路領域のうちの前記ｐチャネル型ＭＩＳＦＥＴを形成する領域の前記半導体基板上に形成されている前記窒化シリコン膜を除去することで、前記メモリセル領域に形成されている前記ゲート電極の側壁および前記ｐチャネル型ＭＩＳＦＥＴの前記ゲート電極の側壁に前記窒化シリコン膜からなるサイドウォール膜を形成すると共に、前記周辺回路領域のうちの前記ＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴを形成する領域の前記半導体基板上に形成されている前記窒化シリコン膜を残存させる工程と、（ｆ）酸化性雰囲気で熱処理を行い、前記メモリセル領域の前記半導体基板の表面、および前記周辺回路領域のうちの前記ｐチャネル型ＭＩＳＦＥＴを形成する前記領域の前記半導体基板の表面に、第２のライト酸化膜を形成する工程と、（ｇ）前記メモリセル領域の前記半導体基板に不純物を注入して低濃度拡散層を形成する工程と、を有する。
【００２６】
本発明によれば、ゲート電極側壁にサイドウォール膜を形成した後、第２のライト酸化膜を形成するので、ゲート電極中のタングステン膜の酸化を防止しつつライト酸化膜を厚くすることができ、情報転送用ｎチャネル型ＭＩＳＦＥＴに適用した場合には、メモリセルのリフレッシュ特性を向上させ、メモリセルを構成するｎチャネル型ＭＩＳＦＥＴの接合リーク電流を低減することができる。また、サブスレショルド係数を小さくすることができ、閾値電位Ｖｔｈの上昇を抑えることができる。また、ＣＭＩＳ構成用ｐチャネル型ＭＩＳＦＥＴに適用した場合には、ｐチャネル型ＭＩＳＦＥＴのキンク現象の発生を低減することができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
（実施の形態１）
本発明の実施の形態１であるＤＲＡＭの製造方法を図１〜図１３を用いて工程順に説明する。なお、基板の断面を示す各図の左側部分はＤＲＡＭのメモリセルが形成される領域（メモリセルアレイ部）を示し、右側部分は周辺回路形成領域を示している。
【００２９】
まず、図１に示すように、例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１をエッチングすることにより深さ３５０nm程度の素子分離溝２を形成する。
【００３０】
その後、半導体基板１を約１０００℃で熱酸化することによって、溝の内壁に膜厚１０nm程度の薄い酸化シリコン膜（図示せず）を形成する。この酸化シリコン膜は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる酸化シリコン膜５と半導体基板１との界面に生じるストレスを緩和するために形成する。
【００３１】
次に、溝の内部を含む半導体基板１上にＣＶＤ（Chemical Vapor deposition）法で膜厚４５０〜５００nm程度の酸化シリコン膜５を堆積し、化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法で溝の上部の酸化シリコン膜５を研磨し、その表面を平坦化する。
【００３２】
次に、半導体基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、約１０００℃の熱処理で上記不純物を拡散させることによって、メモリセルアレイ部の半導体基板１にｐ型ウエル３を形成し、周辺回路形成領域の半導体基板１にｐ型ウエル３およびｎ型ウエル４を形成する。なお、ここで、これらｐ型ウエル３およびｎ型ウエル４の前記不純物濃度は、これらのウエル上に形成されるＭＩＳＦＥＴの所望の閾値Ｖthが得られるよう調整されている。
【００３３】
次に、図２に示すように、フッ酸系の洗浄液を用いて半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面をウェット洗浄した後、約８００℃の熱酸化でｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に膜厚６nm程度の清浄なゲート酸化膜８を形成する。
【００３４】
次に、ゲート酸化膜８の上部にリン（Ｐ）を４×１０20／ｃｍ3の濃度でドープした膜厚１００nm程度の低抵抗多結晶シリコン膜９ａをＣＶＤ法で堆積する。続いて、その上部にスパッタリング法で膜厚１０nm程度のＷＮ膜（図示せず）と膜厚５０nm程度のタングステン等の高融点金属から成るＷ膜９ｂとを堆積し、さらにその上部にＣＶＤ法で膜厚２００nm程度の窒化シリコン膜１０を堆積する。次に、上記Ｗ膜９ｂの応力緩和とＷＮ膜のデンシファイ（緻密化）とを目的として、窒素などの不活性ガス雰囲気中で約８００℃の熱処理を行う。
【００３５】
次に、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜１０をドライエッチングすることにより、ゲート電極を形成する領域に窒化シリコン膜１０を残す。
【００３６】
次に、窒化シリコン膜１０をマスクにしてＷ膜９ｂ、ＷＮ膜（図示せず）および多結晶シリコン膜９ａをドライエッチングすることにより、メモリセルアレイ部および周辺回路形成領域に多結晶シリコン膜９ａ、ＷＮ膜およびＷ膜９ｂからなるｎ+ゲート電極９（ゲート長：０．１５μｍ）を形成する。なお、メモリセルアレイ部に形成されたゲート電極９は、ワード線ＷＬとして機能する。また、前記エッチングの際、ゲート電極９間のゲート酸化膜８を残存させてもよい。
【００３７】
次に、図３に示すように、Wet. Hydrogen酸化により多結晶シリコン膜９ａの側壁に４ｎｍ程度の薄い酸化膜（以下、ライト酸化膜という）１１ａを形成する。前述した通り、Wet. Hydrogen酸化によれば、タングステン膜を酸化することなく、シリコン（多結晶シリコン、シリコン基板）のみを選択的に酸化することができる。なお、この酸化によって、半導体基板１（p型ウエル３、ｎ型ウエル４）表面もわずかに酸化される。また、前述のごとくゲート酸化膜８を残存させた場合は、このWet. Hydrogen酸化を省略することも可能である。図４（ａ）は、図３のメモリセルアレイ部（ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓ）のゲート電極部の拡大図、図４（ｂ）は、周辺回路形成領域（ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ）のゲート電極部の拡大図である。
【００３８】
次いで、図５に示すように、半導体基板１上にＣＶＤ法で膜厚１０nm程度の窒化シリコン膜を堆積し、異方的にエッチングすることによって、ゲート電極９の側壁にサイドウォール膜１２を形成する。図６（ａ）は、図５のメモリセルアレイ部（ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓ）のゲート電極部の拡大図、図５（ｂ）は、周辺回路形成領域（ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ）のゲート電極部の拡大図である。
【００３９】
次いで、図７に示すように、酸化性雰囲気でライト酸化を施すことにより、ゲート電極両側の半導体基板１（p型ウエル３、ｎ型ウエル４）の表面を酸化し、ライト酸化膜１１ｂ（請求項記載のライト酸化膜）を形成する。ここで、このライト酸化膜１１ｂと前記ライト酸化膜１１ａの膜厚の和（ゲート酸化膜８が残存している場合はその膜厚も含む）を８nm程度とする。図８（ａ）は、図７のメモリセルアレイ部（ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓ）のゲート電極部の拡大図、図８（ｂ）は、周辺回路形成領域（ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ）のゲート電極部の拡大図である。なお、実際のゲート電極部のライト酸化膜１１ａ、１１ｂおよびゲート酸化膜８は、酸化による体積膨張やバーズビークの発生により図９に示すような構造となるが、前記Wet. Hydrogen酸化およびライト酸化処理における酸化部位を明確にするため、以降の断面図においても図８と同様に表記する。
【００４０】
次に、図１０に示すように、ゲート電極９の両側のメモリセルアレイ部のｐ型ウエル３にｎ型不純物（リン）を注入（２０keV、２×１０13／ｃｍ2）することによってｎ-型半導体領域１３を形成し、また、周辺回路形成領域のｐ型ウエル３にｎ型不純物（ヒ素）を注入（２０keV、２×１０14／ｃｍ2）することによってｎ-型半導体領域１４を、ｎ型ウエル４にｐ型不純物（ホウ素）を注入（５keV、２×１０14／ｃｍ2）することによってｐ-型半導体領域１５を形成する。なお、短チャネル効果を抑制するため、周辺回路形成領域のｐ型ウエル３のｎ-型半導体領域１４およびｎ型ウエル４のｐ-型半導体領域１５を形成する際に、それぞれ、ホウ素を２５keV、１×１０13／ｃｍ2で、また、リンを５０keV、２×１０13／ｃｍ2でイオン打ち込みすることによって、周辺回路形成領域のｐ型ウエル３のｎ-型半導体領域１４およびｎ型ウエル４のｐ-型半導体領域１５の周囲に逆導電型の半導体領域（図示せず）を形成してもよい。
【００４１】
次いで、半導体基板１上にＣＶＤ法で膜厚４０nm程度の窒化シリコン膜を堆積した後、異方的にエッチングすることによって、サイドウォール膜１２の側壁にサイドウォールスペーサ１６を形成する。
【００４２】
次に、周辺回路形成領域のｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ+型半導体領域１７（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ+型半導体領域１８（ソース、ドレイン）を形成する。図１１（ａ）は、図１０のメモリセルアレイ部（ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓ）のゲート電極部の拡大図、図１１（ｂ）は、周辺回路形成領域（ｐチャネル型ＭＩＳＦＥＴＱｐ）のゲート電極部の拡大図である。
【００４３】
ここまでの工程で、周辺回路形成領域にＬＤＤ(Lightly Doped Drain)構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。これらのＭＩＳＦＥＴで、相補型（complementary）のＭＩＳＦＥＴを構成する。
【００４４】
続いて、図１２に示すように、半導体基板１の上部にＣＶＤ法で膜厚７００nm〜８００nm程度の酸化シリコン膜１９を堆積した後、酸化シリコン膜１９をＣＭＰ法で研磨してその表面を平坦化する。
【００４５】
次に、メモリセルアレイ部のｎ-型半導体領域１３の上部にコンタクトホール２０、２１を形成し、半導体基板１（ｎ-型半導体領域１３）の表面を露出させる。
【００４６】
次に、コンタクトホール２０、２１を通じてメモリセルアレイ部のｐ型ウエル３（ｎ-型半導体領域１３）にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによって、ｎ+型半導体領域１７（ソース、ドレイン）を形成する。ここまでの工程で、メモリセルアレイ部にｎチャネル型で構成されるメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。
【００４７】
次に、コンタクトホール２０、２１の内部にプラグ２２を形成する。プラグ２２は、コンタクトホール２０、２１の内部を含む酸化シリコン膜１９の上部にリン（Ｐ）などのｎ型不純物を４×１０20／ｃｍ3程度ドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜をエッチバック（またはＣＭＰ法で研磨）してコンタクトホール２０、２１の内部のみに残すことによって形成する。
【００４８】
次に、図１３に示すように、酸化シリコン膜１９の上部にＣＶＤ法で膜厚２０nm程度の酸化シリコン膜２３を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで周辺回路形成領域の酸化シリコン膜２３およびその下層の酸化シリコン膜１９をドライエッチングすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ+型半導体領域１７）の上部にコンタクトホール２４を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ+型半導体領域１８）の上部にコンタクトホール２５を形成する。また、このとき同時に、図示しない周辺回路形成領域のｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴのゲート電極の上部にコンタクトホールを形成する。さらに、メモリセルアレイ部のプラグ２２の上部にスルーホールを形成する。
【００４９】
次いで、コンタクトホール２４、２５、図示しないＭＩＳＦＥＴのゲート電極上のコンタクトホール、およびスルーホールの内部を含む酸化シリコン膜２３の上部にＣＶＤ法で膜厚３００ｎｍ程度のＷ膜を堆積した後、酸化シリコン膜２３の上部のＷ膜をＣＭＰ法で研磨し、これらの膜をコンタクトホール２４、２５等の内部およびスルーホールの内部のみに残すことによってプラグ２６を形成する。なお、Ｗ膜の下層にＣＶＤ法により薄いＷＮ膜を形成し、ＷＮ膜およびＷ膜の２層でプラグ２６を構成してもよい。
【００５０】
次に、メモリセルアレイ部のプラグ２６の上部にビット線ＢＬを形成し、周辺回路形成領域のプラグ２６の上部に第１層目の配線３０〜３３を形成する。ビット線ＢＬおよび第１層目の配線３０〜３３は、例えばプラグ２６上を含む酸化シリコン膜２３の上部にスパッタリング法で膜厚１００nm程度のＷ膜を堆積した後、フォトレジスト膜をマスクにしてこのＷ膜をドライエッチングすることによって形成する。なお、Ｗ膜の下層にＣＶＤ法により薄いＷＮ膜を形成し、ＷＮ膜およびＷ膜の２層でビット線ＢＬおよび第１層目配線を構成してもよい。
【００５１】
次に、ビット線ＢＬおよび第１層目の配線３０〜３３の上部に膜厚３００nm程度の酸化シリコン膜３４をＣＶＤ法で堆積する。
【００５２】
次に、メモリセルアレイ部の酸化シリコン膜３４およびその下層の酸化シリコン膜２３等をドライエッチングしスルーホール３８を形成する。
【００５３】
次に、酸化シリコン膜３４の上部にＣＶＤ法で膜厚１００nm程度の窒化シリコン膜４０を堆積し、続いて窒化シリコン膜４０の上部にＣＶＤ法で酸化シリコン膜４１を堆積した後、メモリアレイ部の酸化シリコン膜４１および窒化シリコン膜４０をドライエッチングすることにより、スルーホール３８の上部に溝４２を形成する。
【００５４】
次に、上記溝４２の内部を含む酸化シリコン膜４１の上部にリン（Ｐ）などのｎ型不純物をドープした膜厚５０nm程度の低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、溝４２の内部にフォトレジスト膜などを埋め込み、酸化シリコン膜４１の上部の多結晶シリコン膜をエッチバックすることによって、溝４２の内壁のみに残す。これにより、溝４２の内壁に沿って情報蓄積用容量素子Ｃの下部電極４３が形成される。
【００５５】
次に、下部電極４３の上部に酸化タンタル膜などで構成された容量絶縁膜４４とＴｉＮ膜などで構成された上部電極４５とを形成する。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
【００５６】
次いで、半導体基板１の上部にＣＶＤ法で膜厚１００nm程度の酸化シリコン膜５０を堆積し、周辺回路形成領域の第１層配線３０、３３の上部の酸化シリコン膜５０、４１、窒化シリコン膜４０および酸化シリコン膜３４をドライエッチングすることによってスルーホール５１を形成する。その後、スルーホール５１の内部にプラグ５２を形成した後、プラグ５２および酸化シリコン膜５０の上部に第２層目の配線５３、５４、５５を形成する。次いで、この第２層目配線５３、５４、５５の上部に酸化シリコン膜等（図示せず）を形成することにより、本実施の形態のＤＲＡＭが略完成する。
【００５７】
このように、本実施の形態においては、ライト酸化膜１１ａ、１１ｂを厚くしたので、ライト酸化膜１１ａ、１１ｂとその上層膜１２、１６との界面に形成される負電荷量を低減させることができる。その結果、情報転送用ｎチャネル型ＭＩＳＦＥＴのｎ-型半導体領域１３の表面の空乏化を抑制することができ、接合リーク電流の増加を防止することができる。また、空乏層表面の準位起因のリーク電流が減少するため、ＤＲＡＭのリフレッシュ特性の劣化を防止することができる。さらに、負電荷による接合電界の増加を防止することができ、電界起因のリークによるＤＲＡＭのリフレッシュ特性の劣化を防止することができる。
【００５８】
図１４は、Wet. Hydrogen酸化のみによりライト酸化膜１１ａを形成した場合（図２０）と本発明の半導体集積回路装置のリフレッシュ時間を比較したグラフである。（ａ）は、Wet. Hydrogen酸化のみによりライト酸化膜１１ａを形成し、ライト酸化膜１１ｂを形成しなかった場合（図２０）、（ｂ）は実施の形態１で示したＤＲＡＭのリフレッシュ時間を示す。図１４から明らかなように（ａ）場合は、ワーストビットのリフレッシュが１０ｍｓであるのに対し、（ｂ）に示す本実施の形態の場合は、ワーストビットのリフレッシュが１００ｍｓであった。ここで、リフレッシュ時間とは、メモリセル選択用ＭＩＳＦＥＴＱｓに接続された情報蓄積用容量素子Ｃに蓄積された電荷をリードできる時間（保持時間）を示し、６４Ｍビットのうちワーストの保持時間を示す。
【００５９】
また、ライト酸化膜１１ａ、１１ｂとその上層膜であるサイドウォール膜１２およびサイドウォールスペーサ１６との界面に形成される負電荷量が多いと、前記負電荷の影響を受けゲート側壁チャネルが空乏化し易くなるため閾値電圧Ｖthが低くなるが、本実施の形態のようにライト酸化膜１１ａ、１１ｂが厚いと前記負電荷量を低減でき、ｐチャネル型ＭＩＳＦＥＴＱｐのキンクを防止することができる。また、サブスレショルド電流（オフ電流）を軽減できる。また、ライト酸化膜が薄いと、高電圧ストレスが印加された場合に形成される電荷が前記界面にトラップされ易くなり閾値電圧Ｖthが変動してしまうが、本実施の形態のようにライト酸化膜１１ａ、１１ｂが厚いと、電荷生成速度が小さくなり、閾値Ｖth等のＭＩＳＦＥＴの特性変動を抑えることができ、ＭＩＳＦＥＴの信頼性を向上させることができる。
【００６０】
（実施の形態２）
実施の形態１においては、メモリセルアレイ部のメモリセル選択用ＭＩＳＦＥＴＱｓ、周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのライト酸化膜１１ａ、１１ｂを厚く形成したが、メモリセルアレイ部のメモリセル選択用ＭＩＳＦＥＴＱｓのライト酸化膜１１ａ、１１ｂのみを厚く形成してもよい。図１５から図１７は、本発明の実施の形態２である半導体集積回路装置の製造方法を工程順に示した断面図である。なお、図１および図２を用いて説明したゲート電極９（９ａ、９ｂ）形成までの工程は、実施の形態１の場合と同じであるためその説明を省略する。
【００６１】
図２に示す半導体基板１を準備し、図１５に示すように、Wet. Hydrogen酸化により多結晶シリコン膜９ａの側壁に４ｎｍ程度のライト酸化膜１１ａを形成する。次いで、図１６に示すように、半導体基板１上にＣＶＤ法で膜厚１０nm程度の窒化シリコン膜１２ａを堆積し、周辺回路形成領域をレジスト膜２Ｒで覆った後、異方的にエッチングすることによって、メモリセルアレイ部のゲート電極９の側壁にサイドウォール膜１２を形成する。次いで、レジスト膜２Ｒを除去したのち、図１７に示すように、酸化性雰囲気でライト酸化を施すことにより、メモリセルアレイ部のゲート電極間の半導体基板１の表面を酸化し、ライト酸化膜１１ｂを形成する。ここで、このライト酸化膜１１ｂと前記ライト酸化膜１１ａの膜厚の和（ゲート酸化膜８が残存している場合はその膜厚も含む）を８nm程度とする。なお、周辺回路形成領域は、窒化シリコン膜１２ａで覆われているため、ライト酸化膜は形成されない。
【００６２】
従って、メモリセル選択用ＭＩＳＦＥＴＱｓのライト酸化膜１１ａ、１１ｂは、周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎおよび周辺回路形成領域のｐチャネル型ＭＩＳＦＥＴＱｐのライト酸化膜１１ａより厚くなる。
【００６３】
レジスト膜２Ｒ除去後の工程は、図１０〜図１３を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。なお、ｎ-型半導体領域およびｐ-型半導体領域１４、１５は、前記窒化シリコン膜１２ａの形成前もしくは前記酸化性雰囲気でのライト酸化前に形成してもよいが、ｎ-型半導体領域１３は、前記酸化性雰囲気でのライト酸化後に形成する。
【００６４】
このように、本実施の形態においては、情報転送用ｎチャネル型ＭＩＳＦＥＴのライト酸化膜１１ａ、１１ｂを厚くしたので、ライト酸化膜１１ａ、１１ｂとその上層膜１２、１６との界面に形成される負電荷量を低減させることができ、情報転送用ｎチャネル型ＭＩＳＦＥＴに関し、実施の形態１の場合と同様の効果を有する。また、周辺回路形成領域のＭＩＳＦＥＴＱｎ、Ｑｐの駆動能力を損なわない。即ち、周辺回路形成領域のＭＩＳＦＥＴＱｎ、Ｑｐの駆動能力を向上させるためには、ライト酸化膜１１ｂ下のｎ-型半導体領域１４もしくはｐ-型半導体領域１５をより浅く高濃度に形成する必要がある。一方、ライト酸化膜１１ｂを厚くした場合、ｎ-型半導体領域１４もしくはｐ-型半導体領域１５を形成するための不純物注入のエネルギーを高くする必要がある。従って、本実施の形態の場合、周辺回路形成領域のにおいては、ライト酸化膜１１ｂを形成しないので、ｎ-型半導体領域１４もしくはｐ-型半導体領域１５を形成するための不純物注入のエネルギーを低く抑えることができるため、ｎ-型半導体領域１４もしくはｐ-型半導体領域１５を浅く形成することができ、周辺回路形成領域のＭＩＳＦＥＴＱｎ、Ｑｐの駆動能力を損なわない。
【００６５】
また、図１４（ｃ）に示すように、本実施の形態で示したＤＲＡＭのリフレッシュ時間は、１５０ｍｓであった。
【００６６】
（実施の形態３）
実施の形態１においては、メモリセルアレイ部のメモリセル選択用ＭＩＳＦＥＴＱｓ、周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのライト酸化膜１１ａ、１１ｂを厚く形成したが、メモリセルアレイ部のメモリセル選択用ＭＩＳＦＥＴＱｓおよびｐチャネル型ＭＩＳＦＥＴＱｐのライト酸化膜１１ａ、１１ｂのみを厚く形成してもよい。図１８および図１９は、本発明の実施の形態３である半導体集積回路装置の製造方法を工程順に示した断面図である。なお、図１から図３を用いて説明したライト酸化膜１１ａ形成までの工程は、実施の形態１の場合と同じであるためその説明を省略する。
【００６７】
図３に示す半導体基板１を準備し、図１８に示すように、半導体基板１上にＣＶＤ法で膜厚１０nm程度の窒化シリコン膜１２ａを堆積し、周辺回路形成領域のうちｎチャネル型ＭＩＳＦＥＴＱｎ形成予定領域上をレジスト膜３Ｒで覆った後、異方的にエッチングすることによって、メモリセル選択用ＭＩＳＦＥＴＱｓおよび周辺回路形成領域のｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９の側壁にサイドウォール膜１２を形成する。次いで、レジスト膜３Ｒを除去したのち、図１９に示すように、酸化性雰囲気でライト酸化を施すことにより、メモリセル選択用ＭＩＳＦＥＴＱｓおよび周辺回路形成領域のｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９の両側の半導体基板１（ｐ型ウエル３、ｎ型ウエル４）の表面を酸化し、ライト酸化膜１１ｂを形成する。ここで、このライト酸化膜１１ｂと前記ライト酸化膜１１ａの膜厚の和（ゲート酸化膜８が残存している場合はその膜厚も含む）を８nm程度とする。なお、周辺回路形成領域のうちｎチャネル型ＭＩＳＦＥＴＱｎ上は、窒化シリコン膜１２ａで覆われているため、ライト酸化膜１１ｂは形成されない。
【００６８】
従って、メモリセル選択用ＭＩＳＦＥＴＱｓおよび周辺回路形成領域のｐチャネル型ＭＩＳＦＥＴＱｐのライト酸化膜１１ａ、１１ｂは、周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎのライト酸化膜１１ａより厚くなる。
【００６９】
以降の工程は、図１０〜図１３を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。なお、ｎ-型半導体領域およびｐ-型半導体領域１４、１５は、前記窒化シリコン膜１２ａの形成前もしくは前記酸化性雰囲気でのライト酸化前に形成してもよいが、ｎ-型半導体領域１３は、前記酸化性雰囲気でのライト酸化後に形成する。
【００７０】
このように、本実施の形態においては、情報転送用ｎチャネル型ＭＩＳＦＥＴおよび周辺回路形成領域のｐチャネル型ＭＩＳＦＥＴＱｎのライト酸化膜１１ａ、１１ｂを厚くしたので、ライト酸化膜１１ａ、１１ｂとその上層膜１２、１６との界面に形成される負電荷量を低減させることができ、情報転送用ｎチャネル型ＭＩＳＦＥＴおよび周辺回路形成領域のｐチャネル型ＭＩＳＦＥＴＱｎに関し、実施の形態１の場合と同様の効果を有する。また、周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎの駆動能力を損なわない。即ち、周辺回路形成領域のＭＩＳＦＥＴの駆動能力を向上させるためには、前述のごとくライト酸化膜１１ｂ下のｎ-型半導体領域１４をより浅く高濃度に形成する必要がある。本実施の形態の場合、周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎにおいては、ライト酸化膜１１ｂを形成しないので、ｎ-型半導体領域１４を形成するための不純物注入のエネルギーを低く抑えることができるためｎ-型半導体領域１４を浅く形成することができ、周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎの駆動能力を損なわない。
【００７１】
また、図１４（ｄ）に示すように、本実施の形態で示したＤＲＡＭのリフレッシュ時間は、１５０ｍｓであった。
【００７２】
（実施の形態４）
実施の形態１においては、酸化性雰囲気でライト酸化を施すことにより、ライト酸化膜１１ｂを形成したが、このライト酸化膜１１ｂを６ｎｍ程度形成した後、ＮＯ雰囲気中で熱処理を行い、ライト酸化膜１１ｂと半導体基板１（ｐ型ウエル３、ｎ型ウエル４）との界面に窒素を導入してもよい。なお、前記ＮＯ雰囲気中での熱処理工程以外は、実施の形態１の場合と同じであるためその説明を省略する。
【００７３】
また、本実施の形態においては、前記界面の窒素濃度を４％とした。
【００７４】
このように、本実施の形態においては、ライト酸化膜１１ｂと半導体基板１（ｐ型ウエル３、ｎ型ウエル４）との界面に窒素を導入したので、この界面に正電荷が生成される。この結果、界面に形成される負電荷量を、さらに低減させることができる。
【００７５】
なお、図１４（ｅ）に示すように、本実施の形態で示したＤＲＡＭのリフレッシュ時間は、１２０ｍｓであった。
【００７６】
（実施の形態５）
また、実施の形態４で説明したＮＯ雰囲気中での熱処理を、実施の形態２および３で説明した製造工程に適用してもよい。この場合も、ライト酸化膜１１ｂを６ｎｍ程度形成した後、ＮＯ雰囲気中で熱処理を行い、ライト酸化膜１１ｂと半導体基板１（ｐ型ウエル３、ｎ型ウエル４）との界面に窒素を導入する。なお、前記ＮＯ雰囲気中での熱処理工程以外は、実施の形態２および３の場合と同じであるためその説明を省略する。
【００７７】
また、本実施の形態においては、前記界面の窒素濃度を４％とした。
【００７８】
このように、本実施の形態においても、ライト酸化膜１１ｂと半導体基板１（ｐ型ウエル３、ｎ型ウエル４）との界面に窒素を導入したので、この界面に正電荷が生成される。この結果、界面に形成される負電荷量を、さらに低減させることができる。
【００７９】
なお、図１４（ｆ）および（ｇ）に示すように、本実施の形態で示したＤＲＡＭのリフレッシュ時間は、１１０ｍｓであった。図１４（ｆ）は、実施の形態２にＮＯ雰囲気中での熱処理を施した場合、図１４（ｇ）は、実施の形態３にＮＯ雰囲気中での熱処理を施した場合のリフレッシュ時間を示す。
【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００８２】
本発明によれば、情報転送用ｎチャネル型ＭＩＳＦＥＴのライト酸化膜をＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのライト酸化膜より厚くしたので、ライト酸化膜とその上層膜との界面に形成される負電荷量を低減させることができ、メモリセルのリフレッシュ特性を向上させることができる。また、メモリセルを構成するｎチャネル型ＭＩＳＦＥＴの接合リーク電流を低減することができる。また、サブスレショルド係数を小さくすることができ、閾値電位Ｖｔｈの上昇を抑えることができる。
【００８３】
また、本発明によれば、ｐチャネル型ＭＩＳＦＥＴのライト酸化膜をｎチャネル型ＭＩＳＦＥＴのライト酸化膜より厚くしたので、ライト酸化膜とその上層膜との界面に形成される負電荷量を低減させることができ、ｐチャネル型ＭＩＳＦＥＴのキンク現象の発生を低減することができる。
【００８４】
特に、多結晶シリコン膜およびタングステン膜を有するゲート電極においては、ゲート電極側壁にサイドウォール膜を形成することによって、タングステン膜の酸化を防止しつつライト酸化膜を厚くすることができる。
【００８５】
また、本発明によれば、ゲート電極側壁にサイドウォール膜を形成した後、ライト酸化膜を形成するので、ゲート電極中のタングステン膜の酸化を防止しつつライト酸化膜を厚くすることができ、情報転送用ｎチャネル型ＭＩＳＦＥＴに適用した場合には、メモリセルのリフレッシュ特性を向上させ、メモリセルを構成するｎチャネル型ＭＩＳＦＥＴの接合リーク電流を低減することができる。また、サブスレショルド係数を小さくすることができ、閾値電位Ｖｔｈの上昇を抑えることができる。また、ＣＭＩＳ構成用ｐチャネル型ＭＩＳＦＥＴに適用した場合には、ｐチャネル型ＭＩＳＦＥＴのキンク現象の発生を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の半導体集積回路装置のリフレッシュ時間を示す図である。
【図１５】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態２である半導体集積回路装置のプラグの構造を示す図である。
【図１７】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態４である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の効果を示すための図である。
【図２１】本発明の課題を示すための図である。
【図２２】本発明の課題を示すための図である。
【符号の説明】
１  半導体基板
２  素子分離溝
３  p型ウエル
４  ｎ型ウエル
５  酸化シリコン膜
８  ゲート酸化膜
９  ゲート電極
９ａ  多結晶シリコン膜
９ｂ  Ｗ膜
１０  窒化シリコン膜
１１ａ  ライト酸化膜
１１ｂ  ライト酸化膜
１２  サイドウォール膜
１３  ｎ-型半導体領域
１４  ｎ-型半導体領域
１５  ｐ-型半導体領域
１６  サイドウォールスペーサ
１７  ｎ+型半導体領域
１８  ｐ+型半導体領域
１９  酸化シリコン膜
２０、２１  コンタクトホール
２２  プラグ
２３  酸化シリコン膜
２４、２５  コンタクトホール
２６  プラグ
３０〜３３  配線
３４  酸化シリコン膜
３８  スルーホール
４０  窒化シリコン膜
４１  酸化シリコン膜
４２  溝
４３  下部電極
４４  容量絶縁膜
４５  上部電極
５０  酸化シリコン膜
５１  スルーホール
５２  プラグ
５３〜５５  配線
ＢＬ  ビット線
ＷＬ  ワード線
Ｃ  情報蓄積用容量素子
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ  メモリセル選択用ＭＩＳＦＥＴ
２Ｒ  レジスト膜
３Ｒ  レジスト膜
１２ａ  窒化シリコン膜
【図１】
0004560809.tif 000002
【図２】
0004560809.tif 000003
【図３】
0004560809.tif 000004
【図４】
0004560809.tif 000005
【図５】
0004560809.tif 000006
【図６】
0004560809.tif 000007
【図７】
0004560809.tif 000008
【図８】
0004560809.tif 000009
【図９】
0004560809.tif 000010
【図１０】
0004560809.tif 000011
【図１１】
0004560809.tif 000012
【図１２】
0004560809.tif 000013
【図１３】
0004560809.tif 000014
【図１４】
0004560809.tif 000015
【図１５】
0004560809.tif 000016
【図１６】
0004560809.tif 000017
【図１７】
0004560809.tif 000018
【図１８】
0004560809.tif 000019
【図１９】
0004560809.tif 000020
【図２０】
0004560809.tif 000021
【図２１】
0004560809.tif 000022
【図２２】
0004560809.tif 000023