(57)【特許請求の範囲】
【請求項１】
基板上に列方向に配列される複数のビット線と、
基板上に行方向に配列される複数のワード線と、
前記ビット線と前記ワード線の各交差点に対応して存在し、前記ワード線と前記ビット線に相対的に印加される電気信号によって記憶状態が変化する複数のメモリセルを有するメモリセルアレイと、
複数の前記ワード線のうちの１本のワード線に接触する前記基板に対し相対移動可能な探針を有し、前記探針に接触したワード線を選択状態にするワード線選択手段と、
前記ワード線選択手段によって選択状態にされた前記ワード線に接続されるメモリセルの記憶状態を、前記ビット線を介して検出するセンスアンプと、
を備えることを特徴とする不揮発性記憶装置。
【請求項２】
前記メモリセルアレイは、
隣接するソースとドレインを互いに共有するように直列に連結される複数の電界効果型トランジスタによって構成される複数のメモリセルと、
前記直列に連結されたメモリセル列の両端に備えられる選択トランジスタと、
を備えるメモリセルユニットがアレイ状に配置されていることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記メモリセルは、
電荷を蓄積する浮遊ゲートと制御ゲートとを含む積層ゲート構造を備えることを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項４】
前記ワード線選択手段は、複数の探針を有し、少なくとも一つの探針がワード線に接触した状態において、ワード線に接触した探針のうちのいずれかただ１本の探針にただ一つのワード線を電気的に選択できるように、複数の探針をワード線接触方向に移動することを特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【請求項５】
メモリセルアレイを有する基板を、各メモリセルアレイのワード線が端部で露出されるように複数枚積層させるとともに、前記ワード線選択手段は、前記積層された前記基板上の前記メモリセルアレイの各端部で露出されたワード線に接触できる先端位置が異なる複数の探針を有することを特徴とする請求項１〜４のいずれか１つに記載の不揮発性記憶装置。
【請求項６】
それぞれの前記ワード線に個別に接続され、前記ビット線に平行に形成される探針位置検出用配線と、
前記探針位置検出用配線に接続され、前記ワード線選択手段の前記探針による前記ワード線との接触による電圧変化を検出するセンスアンプと、
を有する探針位置検出手段をさらに備えることを特徴とする請求項１〜５のいずれか１つに記載の不揮発性記憶装置。
【請求項７】
前記ワード線は、ナノインプリントまたは電子ビーム露光リソグラフィで作製されたことを特徴とする請求項１〜６のいずれか１つに記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置に関するものである。
【背景技術】
【０００２】
現在主流となっている半導体不揮発性メモリにおいて、光やＸ線を用いたリソグラフィ（以下、光リソグラフィという）によって描画可能な最小の加工線幅の大きさが、記憶容量を制限する一つの要因となっている。この光リソグラフィには、加工線幅の微細化の限界が存在するために、微細化に伴う記憶容量の増加は将来的に望めなくなる。このような光リソグラフィに対し、近年、ナノインプリントや、ブロックコポリマーなどの自己組織的パターンを用いたリソグラフィ技術が提案されている。これらのリソグラフィでは、従来の半導体メモリの製造に使われている光リソグラフィに比べて、最小加工線幅を細くすることができる。
【０００３】
また、従来、ＳＰＭ（Scanning Probe Microscope）の原理を用いたプローブ（探針）を使用するプローブ型メモリが提案されている（たとえば、非特許文献１〜４参照）。このプローブ型メモリは、ＳＰＭのプローブのようなナノスケールの鋭利な先端部を有するカンチレバーと呼ばれる何千ものアーム型の装置を使用し、薄いプラスチックフィルムに個々のビットを表す微細な穴を開け、穴のある状態が１ビットの「１」を表し、穴のない状態が「０」を表して、メモリを構成している。
【０００４】
【非特許文献１】"The "millipede" project", [online], IBM, [retrieved on 2005-07-21], Retrieved from the Internet, <URL: http://www.zurich.ibm.com/st/storage/millipede.html>
【非特許文献２】Michel Despont, Ute Drechsler, R. Yu, H. B. Pogge, and P. Vettiger, Journal of Microelectromechanical Systems, 13,895(2004).
【非特許文献３】H. Pozidis, Member, W. Haberle, D. Wiesmann, U. Drechsler, M. Despont, T. R. Albrecht, and E. Eleftheriou, IEEE Transactions on Magnetics, 40, 2531(2004).
【非特許文献４】H. Jonathon mamin, Robert P. Ried, Bruce D. Terris, and Daniel Rugar, Proceedings of the IEEE, 87, 1014(1999).
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、ナノインプリント、特にホットエンボス法によるパターンニングは、前工程で作製されたパターンに合わせて次工程のパターンを作製するためのパターンの位置合わせに必要な重ね合わせ時の位置ずれの許容量の大きさΔｘが、最小加工寸法ｆよりも大きいので、従来の半導体メモリと同じ構造を有する半導体メモリの製造には適用することができないという問題点があった。
【０００６】
たとえばＮＡＮＤ型フラッシュメモリなどの半導体不揮発性メモリの製造において、ＮＡＮＤ型に連結されたメモリセル列の端とビット線またはソース線との接続、ビット線とセンスアンプとの接続などにおいては位置精度の高いリソグラフィが必要とされている。これらの接続は、ビア（ＶＩＡ）による接続が行われる。ビア作製工程では、下部の電極パターンや素子とその上の絶縁層にコンタクトホールをエッチングで作製し、プラグを作製した後に、さらに上部に電極パターンを作製する。そのために、それらのパターン形成の際に用いられるリソグラフィでは、最小加工寸法Ｆより、位置合わせの際のずれの大きさΔＸが小さくなっている必要がある。つまり、通常のＬＳＩ（Large-Scale Integration）の作製においては、メモリセル部分そのものではなく、メモリセルへなされている配線と、センスアンプやアドレスデコーダなどの周辺回路との接続に、位置合わせのずれΔＸが最小加工寸法Ｆよりも小さいリソグラフィが必要となっていた。
【０００７】
また、プローブ型メモリでは、一般の半導体メモリと異なり、機械動作を伴うこと、また、読み出し・書き込み・消去のアクセスを並列的に行えないことの理由から、読み出し・書き込み・消去のアクセスの速度が遅いという問題点があった。さらに、非特許文献１に記載のプローブ型メモリのように、複数のプローブ（探針）を配列して読み出し・書き込み・消去のアクセスを同時に行う、並列的動作も提案されているが、駆動機構が煩瑣になり、また半導体メモリにおける配線に比べて、プローブの微細化は難しいため、並列動作には限界があった。
【０００８】
本発明は、上記に鑑みてなされたものであって、記憶容量を大きくすることができるとともに、アクセス速度の大きい不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明は、基板上に列方向に配列される複数のビット線と、基板上に行方向に配列される複数のワード線と、前記ビット線と前記ワード線の各交差点に対応して存在し、前記ワード線と前記ビット線に相対的に印加される電気信号によって記憶状態が変化する複数のメモリセルを有するメモリセルアレイと、複数の前記ワード線のうちの１本のワード線に接触する前記基板に対し相対移動可能な探針を有し、前記探針に接触したワード線を選択状態にするワード線選択手段と、前記ワード線選択手段によって選択状態にされた前記ワード線に接続されるメモリセルの記憶状態を、前記ビット線を介して検出するセンスアンプと、を備えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、光リソグラフィの最小加工寸法Ｆよりも最小加工寸法ｆが小さいが重ね合わせの位置合わせのばらつきΔｘが最小加工寸法ｆよりも大きなリソグラフィ技術で形成したワード線を有するので、線幅が小さくなるとともに隣接する線間距離が小さくなるので、素子サイズを小さく（記憶容量を大きく）することができる。また、位置分解能がΔｘよりも小さい１つの探針でワード線を選択するようにしたので、光リソグラフィよりも重ね合わせの位置合わせ精度の低いリソグラフィ技術で形成したワード線でも、アドレスデコーダを用いることなくアドレッシングを容易に行うことができる。さらに、同時刻にワード線を選択する探針が１つであるようにしたので、同時に複数の探針を接触させるための煩瑣な駆動機構を必要とせず、また、ビット線の接続は従来のものと同様の構造であるので、並列的な読み出し・書き込みが可能であるため高速である。
【発明を実施するための最良の形態】
【００１５】
以下に添付図面を参照して、本発明にかかる不揮発性記憶装置の最良な実施の形態を詳細に説明する。なお、以下では、不揮発性記憶装置としてＮＡＮＤ型フラッシュメモリを例に挙げて説明するが、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００１６】
（第１の実施の形態）
図１−１〜図１−３は、本発明にかかる不揮発性記憶装置としてのＮＡＮＤ型フラッシュメモリの第１の実施の形態の構成の一例を示す図であり、図１−１は、ＮＡＮＤ型フラッシュメモリの平面図であり、図１−２は、図１−１のＡ−Ａ’矢視断面図であり、図１−３は、図１−１のＢ−Ｂ’矢視断面図である。なお、図１−１では、紙面の左右方向をＸ軸とし、このＸ軸に垂直な紙面上の方向をＹ軸としている。
【００１７】
このＮＡＮＤ型フラッシュメモリは、半導体基板（以下、単に基板という）１１上に、Ｙ軸方向に延びる互いに平行な複数のビット線２１と、ビット線２１に対して所定の角度で（一般的にほぼ直角に）交差する方向（Ｘ軸方向）に延びる複数のワード線３５と、ビット線２１とワード線３５の交点付近に対応して形成されるメモリセル３１と、所定の数のワード線３５を単位として区切り、ワード線３５と平行に形成される複数の選択ゲート制御線４２ａ，４２ｂと、ワード線３５を一対の選択ゲート制御線４２ａ，４２ｂで区切られる単位で選択する選択ゲート制御回路４５と、ワード線３５に平行して延びる共通ソース線４６と、ビット線２１に接続されるセンスアンプ４８と、ワード線３５を選択するＭＥＭＳ（Micro Electro Mechanical Systems）プローブから成る探針５１と、を備える。
【００１８】
メモリセル３１は、基板１１上の素子形成領域１２にゲート絶縁膜３２、浮遊ゲート（電化蓄積層）３３、ゲート間絶縁膜３４、制御ゲート（ワード線）３５が順に形成され、浮遊ゲート３３と制御ゲート３５を含む積層ゲートを挟む基板領域には、ｎ型拡散層からなるソース／ドレイン領域３６が形成されるメモリトランジスタによって構成される。なお、この例では、浮遊ゲート３３は、素子分離前に形成されたシリコンなどからなる第１の浮遊ゲート３３ａと、素子分離後に形成されたシリコンなどからなる第２の浮遊ゲート３３ｂとの２層構造となっている。また、図１−３に示されるように、隣接するメモリトランジスタ（メモリセル３１）の間でソース／ドレイン領域３６が共用されるように、列方向にメモリセル３１が複数個直列に接続されて、ＮＡＮＤセルユニット３０（ＮＡＮＤセルユニット３０は、特許請求の範囲におけるメモリセルユニットに対応する）を形成する。このメモリトランジスタにおいて、ゲート間絶縁膜３４として、ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2膜（以下、ＯＮＯ膜という）などを用いることができる。さらに、メモリトランジスタの制御ゲート３５は、メモリセルアレイの同一行の複数のメモリセル３１に連続するようにパターニングされてワード線となる。ＮＡＮＤ型フラッシュメモリでは、このＮＡＮＤセルユニット３０がアレイ状に配置され、メモリセルアレイを構成する。
【００１９】
ビット線２１は、図１−３に示されるように、ワード線３５上に形成された絶縁層３７上でＹ軸方向にパターニングされる。このビット線２１は、絶縁層３７中に形成されたビア２２を介してＮＡＮＤセルユニット３０の一端の選択トランジスタ４１Ｄのドレイン領域４３と電気的に接続される。なお、ビット線２１とビア２２とはビット線コンタクト２２ａで接続される。また、ＮＡＮＤセルユニット３０の他端の選択トランジスタ４１Ｓのソース領域４４は、絶縁層３７中に形成されたビア４７を介して共通ソース線４６に接続される。この共通ソース線４６とビア４７とはソース線コンタクト４７ａで接続される。これらのビット線２１と共通ソース線４６の線幅は、通常の光リソグラフィで得られる最小加工寸法Ｆとなっている。なお、ここでビア２２，４７とは、下層の配線または素子上に絶縁層を介して上層配線が形成される構造において、下層の配線または素子と上層配線とを結ぶ絶縁層中に形成されたビアホールに電極材料を埋め込んだものをいう。
【００２０】
センスアンプ４８は、ビット線２１からの電圧を増幅して各メモリトランジスタの電荷の蓄積状態を読み出し、図示しない後段の回路に出力する。より具体的には、このビット線２１に接続されたセンスアンプ４８は、後述する探針５１によって選択されたワード線３５における各ビット線２１上のメモリセル３１の状態を読み出す。センスアンプ４８やＣＭＯＳ（Complementary Metal-Oxide Semiconductor）で構成されるセンスアンプ４８の後段の回路は、ビアを用いた配線を通じて接続されるため、ビット線２１との間で重ね合わせの位置合わせが可能なリソグラフィ、つまり光リソグラフィによって形成される。そのため、線幅は通常の光リソグラフィで得られる最小加工寸法Ｆとなっている。
【００２１】
ワード線３５は、同一行のメモリセル３１の制御ゲートを共通接続する配線であり、ＮＡＮＤセルユニット３０とほぼ直交する方向（Ｘ軸方向）に複数並行して配置される。この第１の実施の形態では、ナノインプリントのような、位置合わせ精度Δｘは低いものの、通常の重ね合わせの位置合わせ精度の高いリソグラフィの最小加工寸法Ｆよりも小さい最小加工寸法ｆを有するリソグラフィによって得られるマスクを用いて形成される。そのため、ワード線３５の線幅ｆを列方向の線幅（ＮＡＮＤセルユニット３０の線幅）Ｆに比べて細くすることができるとともに、隣接するワード線３５の間隔ｆを狭くすることができ、Ｙ軸方向のサイズダウンが図れる。この図１−１の例では、８本のワード線３５が一組となって、後述する一対の選択ゲート制御線４２の間に配置されている。
【００２２】
選択ゲート制御線４２は、ＮＡＮＤセルユニット３０の両端部に設けられる選択トランジスタ４１Ｄ，４１Ｓの選択ゲートに接続される配線であり、ワード線３５と並行して設けられ、選択ゲート制御回路４５に接続される。なお、図１−３では、選択トランジスタ４１Ｄ，４１Ｓも、メモリトランジスタと同様に、ゲート絶縁膜３２、浮遊ゲート３３、ゲート間絶縁膜３４および制御ゲート３５を有する構成となっているが、図示しない所定の位置で浮遊ゲート３３と制御ゲート３５とは短絡されて、選択ゲートとなる。この選択ゲート制御線４２も、後述する選択ゲート制御回路４５と接続する必要があり、ＮＡＮＤセルユニット３０と同様に、位置合せが可能な光リソグラフィ技術によって形成される。そのため、選択ゲート制御線４２の線幅はワード線３５の線幅ｆに比較して太く、光リソグラフィでの最小加工寸法Ｆとなる。
【００２３】
選択ゲート制御回路４５は、ＮＡＮＤ型フラッシュメモリにアクセスする際に、アクセスする領域を指定する機能を有する。図１−１では、一対の選択ゲート制御線４２ａで挟まれた８本のワード線３５の１組と、一対の選択ゲート制御線４２ｂで挟まれた８本のワード線３５の１組の合計２組が描かれているが、選択ゲート制御線４２で両端が挟まれたワード線３５の組が、Ｙ軸方向に３組以上連続して配置されるように形成してもよいし、１組であってもよい。このような場合に、選択ゲート制御回路４５は、アクセスする領域を、その領域を挟む一対の選択ゲート制御線４２ａ，４２ｂに所定の電圧を印加することで選択する。
【００２４】
探針５１は、原子間力顕微鏡などでのＳＰＭの原理を用いた機械駆動型のＭＥＭＳプローブであり、先端がワード線３５の線幅ｆよりも細い構造を有する。この探針５１は、図示しないアクチュエータなどの駆動機構を介して、支持部材５２に支持される。この探針５１と駆動機構の位置分解能はΔｘよりも小さく設計される。探針５１は、ＭＥＭＳによって作製した駆動機構によって、ワード線３５の延在方向に垂直な方向（すなわち、Ｙ軸方向）に、支持部材５２に沿ってワード線３５の選択位置まで移動される。このとき、駆動機構はＭＥＭＳによって作製されたものであるので、ワード線３５の線幅および間隔がナノメータスケールの単位でも正確に探針５１を移動させ、所定のワード線３５を選択することが可能である。アクチュエータで所定の（選択された）ワード線３５の直上まで探針５１が移動されると、そのワード線３５に書き込みか読み出しかの状況によって異なる電圧を印加して、ワード線３５と接触させることで、ワード線３５のアドレッシングを行なう。なお、ここでは、探針５１に駆動機構を接続しているが、探針５１を支持部材５２に固定し、支持部材５２に駆動機構を接続して支持部材５２をワード線３５の延在方向に垂直な方向に対して移動させてもよい。また、基板１１の側を探針駆動機構に接続して駆動し、探針５１を不揮発性メモリのパッケージなどに固定して、基板１１に対して相対的に移動させてもよい。これらの探針５１、支持部材５２および駆動機構は、特許請求の範囲におけるワード線選択手段に対応している。
【００２５】
ところで、通常の不揮発性半導体記憶装置では、ワード線３５はワード線用アドレスデコーダと接続されるが、これは光リソグラフィを用いた通常の半導体製造プロセスを用いて両者を精度よく位置合わせして接続できるからである。しかし、この第１の実施の形態では、ワード線３５が重ね合わせの位置精度のないリソグラフィによって形成されるために、ワード線３５にワード線用アドレスデコーダを接続することができない。そこで、ワード線３５を選択するための手段であるワード線用アドレスデコーダに代わって、この探針５１が設けられる。
【００２６】
なお、ワード線３５の一方の端部は、電圧Ｖ１の電源と接続され、ワード線３５上の電源と探針５１の接触位置との間には、高抵抗薄膜層５５が設けられている。この高抵抗薄膜層５５は、読み出しや書き込みなどの際に、探針５１が接触したワード線３５の電圧を、電圧降下により０Ｖにする機能を有する。
【００２７】
図２は、図１−１〜図１−３の不揮発性半導体記憶装置の等価回路図である。メモリセルアレイ２０は、電気的に書き換え可能な不揮発性メモリトランジスタ（メモリセル３１）が複数行、複数列に亘ってアレイ状に配置されて構成されている。ここで、複数のメモリセル３１がビット線２１の延在方向に直列接続されて、ＮＡＮＤセルユニット３０を構成している。ＮＡＮＤセルユニット３０の一端は、選択トランジスタ４１Ｄを介してビット線２１に接続され、他端は選択トランジスタ４１Ｓを介して共通ソース線４６に接続される。また、ＮＡＮＤセルユニット３０内の各メモリセル３１の制御ゲートは異なるワード線３５に接続され、選択トランジスタ４１Ｄ，４１Ｓのゲートは、それぞれワード線３５に平行な選択ゲート制御線４２に接続される。これらの選択トランジスタ４１Ｄ，４１Ｓは、アクセスするメモリセル３１を選択し、誤読み出しと誤書き込みを防ぐために配置される。ビット線２１の一端には、センスアンプ４８が接続され、ワード線３５の一端にはワード線用アドレスデコーダ５０が接続される。このワード線用アドレスデコーダ５０は、図１−１の支持部材５２に支持され、駆動機構で駆動可能な探針５１に対応している。また、選択ゲート制御線４２には、選択ゲート制御回路４５が接続される。
【００２８】
ここで、本発明のＮＡＮＤ型フラッシュメモリの製造方法の一例について説明する。図３−１〜図５−４は、ＮＡＮＤ型フラッシュメモリの製造方法の手順の一例を示す図である。具体的には、図３−１〜図３−２は、ＮＡＮＤ型フラッシュメモリの製造方法の手順の一例を示す平面図であり、図４−１〜図４−７は、図３−１〜図３−２のＡ−Ａ’矢視断面における製造方法の手順の一例を示す図であり、図５−１〜図５−４は、図３−１〜図３−２のＢ−Ｂ’矢視断面における製造方法の手順の一例を示す図である。
【００２９】
まず、シリコン単結晶基板などの基板１１表面に、所定の導電型の不純物原子をイオン注入法などの手法を用いて拡散させ、メモリセルアレイを形成するメモリセルアレイ領域にウェルを形成する。ここでは、ｐ型の不純物原子を拡散させてｐ型ウェルを形成する。その後、図４−１に示されるように、基板１１上のメモリセルアレイ領域にゲート絶縁膜（トンネル絶縁膜）３２を、熱酸化法で基板１１表面を酸化することによって作製する。引き続き、多結晶シリコン膜からなる第１の浮遊ゲート３３ａを作製し、さらに、シリコン酸化膜とシリコン窒化膜からなるマスク材６１を作製する。第１の浮遊ゲート３３ａとマスク材６１は、ＣＶＤ（Chemical Vapor Deposition）法などの成膜法によって形成される。
【００３０】
ついで、図４−２に示されるように、ビット線２１の形成方向（Ｙ軸方向）にＳＴＩ(Shallow Trench Isolation)と呼ばれる素子分離のためのトレンチ１４を形成する。より具体的には、基板１１上にレジストを塗布し、ＡｒＦレーザやＦ2レーザなどの通常の光リソグラフィを用いてパターニングし、ビット線２１の形成方向と平行な方向に形成されるトレンチ１４の位置のレジストを除去する。その後、パターニングしたレジストをマスクとして、ＲＩＥ（Reactive Ion Etching）法などにより、基板１１の内部に達するようにマスク材６１、第１の浮遊ゲート３３ａ、ゲート絶縁膜３２、基板１１をエッチングし、トレンチ１４を形成する。
【００３１】
ついで、図４−３に示されるように、基板１１上に絶縁膜１３ａをＣＶＤ法などによって成膜する。これにより、トレンチ１４に絶縁膜１３ａが埋め込まれた状態となる。その後、図４−４に示されるように、トレンチ１４以外の領域でマスク材６１の表面が露出し、さらにマスク材６１が除去されるまで、すなわち、第１の浮遊ゲート３３ａが露出するまでＣＭＰ（Chemical Mechanical Polishing；化学的機械研磨）法により研磨する。これにより、トレンチ１４には素子分離絶縁膜１３が形成され、この素子分離絶縁膜１３に挟まれる基板１１上の領域がＮＡＮＤ型のメモリセル３１が形成される素子形成領域１２となる。なお、この第１の実施の形態で説明するビット線２１などを作製する光リソグラフィにおいては、重ね合わせの位置と精度において、ずれの量の標準偏差の約３倍の値が、リソグラフィの最小加工線幅の１／２よりも大きい条件を満たしているものとする。
【００３２】
ついで、基板１１上の全面に第２の浮遊ゲート３３ｂとなる多結晶シリコン膜をＣＶＤ法などによって作製し、その上にレジストを塗布する。最小加工寸法Ｆの通常の光リソグラフィにより素子分離絶縁膜１３上に開口を持つレジストパターンを作製した後、これをマスクとして、第２の浮遊ゲート３３ｂをＲＩＥによって素子分離絶縁膜１３が露出するまでエッチングして、レジストを除去する。これにより、図４−５に示されるように、素子分離絶縁膜１３上に形成されたスリットによって隣接する素子形成領域１２上に形成された第２の浮遊ゲート３３ｂが分離される。
【００３３】
ついで、図４−６に示されるように、ＯＮＯ膜からなるゲート間絶縁膜３４をＣＶＤ法などによって作製する。その後、ワード線（制御ゲート）となる導電性材料膜３５ａをＣＶＤ法などによって作製する。そして、図４−７に示されるように、導電性材料膜３５ａの所定の位置を除去した箇所を覆うように、高抵抗多結晶シリコン膜を製膜し、探針５１が接触する領域と電源に挟まれた領域のみ高抵抗多結晶シリコン膜を残すようにエッチングを行って、導電性材料膜３５ａが除去された領域に高抵抗薄膜層５５を形成する。
【００３４】
ついで、図５−１に示されるように、ホットエンボス法などのナノインプリントを用いて、ワード線３５を素子形成領域１２に対してほぼ直交する方向に形成する。具体的には、導電性材料膜３５ａ上にレジストを塗布し、所定の温度まで加熱してレジストを軟化させる。その後、ワード線の形状に加工されたモールドを、ワード線の形状が素子形成領域１２とほぼ直交するようにしてレジストに接触させて加圧し、レジストを変形させた後、レジストを冷却して固化させる。そして、レジスト上の窪んだ部分の薄いレジストを除去し、導電性材料膜３５ａの表面を露出させ、残ったレジストをマスクとして、基板１１表面が露出するまでＲＩＥ法などによってエッチングを行なう。これにより、素子形成領域１２に対してほぼ直交する方向にワード線３５が形成される。
【００３５】
ここで、図５−１に示されるように、ワード線３５が形成される位置以外の領域のゲート絶縁膜３２、第１と第２の浮遊ゲート３３（３３ａ，３３ｂ）、ゲート間絶縁膜３４および導電性材料膜３５ａがエッチングにより除去される。その後、レジストを除去して、ワード線３５が形成される。なお、このワード線３５の加工は、最小加工寸法が通常の光リソグラフィよりも小さいリソグラフィ技術が用いられ、ナノインプリントのほかに、電子ビーム露光やブロックコポリマーを用いることもできる。また、ここで例示したナノインプリントは、重ね合わせの位置合わせ精度が高くないので、通常の光リソグラフィで形成されたワード線の場合のように、ビアを介してセンスアンプやその後段に配置される回路などに接続することができない。
【００３６】
なお、このとき、Ｙ軸方向に配置されるワード線３５の両端部の外側に、選択トランジスタ４１のゲートと接続される選択ゲート制御線４２を、ワード線３５を形成する工程で同時に形成する。ただし、選択ゲート制御線４２は、後工程でロジック回路であるＣＭＯＳ回路に接続されるため、通常の光リソグラフィの最小加工寸法Ｆ程度の線幅を有している。
【００３７】
その後、図５−２に示されるように、上記の工程で作成したワード線３５をマスクとして、基板１１上にイオン注入を行ない、ワード線３５の間に拡散層を形成する。具体的には、ワード線３５を挟んだ基板１１上の領域に拡散層を形成して、ソース／ドレイン領域３６を形成する。ＮＡＮＤ型フラッシュメモリの場合、メモリトランジスタ（メモリセル３１）が直列に配列した構造になっているので、一本の素子形成領域１２上に交差するあるワード線３５のドレイン領域３６は、隣接する他のワード線３５のソース領域３６として共有される構造となる。なお、ここでは、ｎ型不純物をイオン注入するものとする。
【００３８】
その後、図５−３に示されるように、ＮＡＮＤセルユニット３０列の端で共通ソース線４６との接続をおこなうため、ワード線３５が形成された基板１１上の全面に絶縁層３７を形成し、ＮＡＮＤセルユニット３０の一端の選択トランジスタ４１Ｓのソース領域４４に接続するように絶縁層３７中にビアホールを形成し、このビアホール中に電極材料を埋め込んでビア４７を形成する。そして、絶縁層３７中に形成したＮＡＮＤセルユニット３０の一端の選択トランジスタ４１Ｓのソース領域４４に接続されるビア４７に接続されるように、共通ソース線４６を作製する。
【００３９】
また、共通ソース線４６が形成された絶縁層上に絶縁層３７をさらに成膜し、この絶縁層３７内にＮＡＮＤセルユニット３０の一端の選択トランジスタ４１Ｄのドレイン領域４４と接続されるビアホールを形成する。そして、図５−４に示されるように、このビアホール内に電極材料を埋め込んでビア２２を形成し、このビア２２に接続されるように絶縁層３７上にＹ軸方向に延在するビット線２１を形成する。
【００４０】
選択ゲート制御線の各配線４２ａ，４２ｂは図１−１に示されるように、選択ゲート制御回路４５と接続される。また、センスアンプ４８を素子形成領域１２の延長上に形成する。そして、ワード線３５を選択するための探針５１をワード線３５上に接触できるよう所定の位置に設けることによって、図１−１〜図１−３に示されるＮＡＮＤ型フラッシュメモリが製造される。
【００４１】
つぎに、このような構成のＮＡＮＤ型フラッシュメモリの動作について説明する。図６は、ＮＡＮＤ型フラッシュメモリにおけるデータの読み出しの状態を模式的に示す図である。ＮＡＮＤ型フラッシュメモリにおけるデータの読み出しは、所定の制御ゲート電圧でメモリセル３１がＯＮ状態となってドレインからソースへ電流が流れるか、それともＯＦＦの状態で電流が流れないかをセンスアンプ４８で増幅して検知することによって行う。たとえば、電源がワード線３５に供給する電圧Ｖ１を５Ｖに設定し、また、探針５１の電圧Ｖ０を０Ｖに設定する。これにより、探針５１がワード線３５を選択しない状態にあるメモリセル３１の制御ゲートには５Ｖの電圧が印加され、ＯＮ状態となる。このとき、ビット線２１には５Ｖの電圧を与え、共通ソース線４６には０Ｖの電圧を与える。
【００４２】
ついで、図示しない駆動機構で探針５１の先端をあるワード線３５−１の位置まで駆動し、そのワード線３５−１の位置に到達した後に探針５１をワード線３５−１に接触させる。探針５１と接触したワード線３５−１の電圧は、高抵抗薄膜層５５での電圧降下により０Ｖになる。その他のワード線３５の電圧は、上述したように５Ｖのままである。つまり、０Ｖになったワード線３５−１が選択された状態となる。この状態で、ビット線２１に流れる電流をセンスアンプ４８で増幅して検出することで、同一ワード線３５−１の直下のメモリセル３１の浮遊ゲート３３の電荷の有無を検出することができる。従来のＮＡＮＤ型フラッシュメモリと同様に、異なるビット線に接続される同一ワード線３５−１の直下のメモリセルは同時に並列的に読み出しを行えるため、１ビット当たりに換算した読み出し速度は高速である。その後、別のワード線３５についても同様に、探針５１を接触させて各メモリセル３１の電荷状態をセンスアンプ４８で検出する処理を繰り返し実行して、ＮＡＮＤ型フラッシュメモリの読み出し処理を行う。
【００４３】
ＮＡＮＤ型フラッシュメモリにおけるデータの消去（ブロック一括消去）は、電圧Ｖ１を０Ｖにし、探針５１の電圧Ｖ０を０Ｖにし、全てのワード線の電圧を０Ｖにし、選択ゲート線制御回路４５を動作させて選択ゲート線４２ａ、４２ｂを２０Ｖにし、さらに、すべてのビット線２１を開放（オープン）にし、共通ソース線４６を開放（オープン）にする。この状態でメモリセル領域のｐ型ウェルの電圧を２０Ｖ、基板電位を２０Ｖにすることによっておこなう。これにより、ブロック内の全てのメモリセルの閾値電圧Ｖthを負にすることができる。
【００４４】
一般的なＮＡＮＤ型フラッシュメモリにおけるデータの書き込みは、選択されたメモリセル３１に接続されるビット線２１には０Ｖ、その他ビット線には７Ｖの電圧を与え、ビット線コンタクト２２ａ側の選択トランジスタのゲートには２０Ｖの電圧を与え、ソース線コンタクト４７ａ側の選択トランジスタのゲートには０Ｖの電圧を与え、メモリセル３１に接続されるワード線３５−１には２０Ｖ、非選択のワード線３５には７Ｖの電圧を与えることによって、選択したメモリセル３１に書き込みを行う。また、この第１の実施の形態における探針５１を用いたＮＡＮＤ型フラッシュメモリにおけるデータの書き込みは、まず、Ｖ１、Ｖ０を０Ｖにして書き込みを行うメモリセル３１に接続されるワード線３５に探針５１が接触するように探針５１を移動させる。その後、Ｖ１に７Ｖの電圧を、Ｖ０に２０Ｖの電圧を印加することによってメモリセル３１に接続されるワード線３５−１には２０Ｖ、非選択のワード線３５には７Ｖの電圧を与えることができる。その結果、メモリセルの閾値電圧Ｖthを正にすることができる。
【００４５】
このように、ワード線を探針５１で選択するように構成したので、重ね合わせの位置合わせ精度が高くないナノインプリントをリソグラフィとして用いて形成したワード線３５を有する不揮発性記憶装置でも、ワード線用のアドレスデコーダを用いることなく、動作させることが可能となる。
【００４６】
以上説明したように、本第１の実施の形態では、メモリセル３１に連結される１方向への配線（ビット線２１）には通常の位置合わせ精度の高いリソグラフィ（最小加工寸法Ｆ）を用い、それとほぼ直交する方向への配線（ワード線３５）の作製には、ナノインプリントのような、位置合わせ精度は低いものの、最小加工寸法ｆは、通常の位置合わせ精度の高いリソグラフィの最小加工寸法Ｆよりも小さいようなリソグラフィを用いることを特徴とする。これによって、メモリセルの大きさを小さくすることができる。しかし、最小加工寸法ｆのリソグラフィでは、位置合わせ精度が悪く位置合わせのずれΔｘをｆ以下にすることができないため、２ｆ程度の間隔で並んだビアを通しての、ワード線３５のアドレスデコーダなどの周辺回路の配線への接続を行うことができない。ただし、２Ｆ程度以上の間隔の疎に配列された配線については、予めビア接続のためにＦ程度以上に大きなパターンの電極を最小加工寸法ｆのリソグラフィによって作製しておけば、その後の工程で通常の最小加工寸法がＦ（＞ｆ）の位置合わせ精度の高いリソグラフィを用いて周辺回路を作製して、ビアを通じて接続することは可能である。
【００４７】
この第１の実施の形態によれば、重ね合わせの位置精度が高くないが、最小加工寸法が通常のフォトリソグラフィ技術で得られるものよりも小さいナノインプリントをリソグラフィとして用いて形成したワード線３５を用いても、アドレスデコーダを用いることなく不揮発性記憶装置を製造することができる。この場合、ワード線３５の加工線幅を細くできるとともにワード線３５間の距離も狭くすることができるので、ワード線３５の配置方向の寸法を縮小することができ、従来の光リソグラフィを使用して加工線幅を加工した場合に比して、記憶容量を同一のサイズとした場合の素子サイズを小さくすることができるという効果を有する。
【００４８】
また、１つの基板１１上において、同時刻には１つの探針５１を用いているので、複数の探針を同時に接触させる場合に必要な複雑な駆動機構が必要でない。さらに、ビット線２１は、従来と同様の光リソグラフィによってセンスアンプ４８と接続され、従来のＮＡＮＤ型フラッシュメモリと同様に複数のビット線の電気信号を同時に読み出すので、探針が１つであっても、書き込み・読み出し・消去の速度を速くすることができるという効果を有する。
【００４９】
（第２の実施の形態）
図７は、本発明にかかる不揮発性記憶装置としてのＮＡＮＤ型フラッシュメモリの第２の実施の形態の構成例を示す平面図である。このＮＡＮＤ型フラッシュメモリは、図１−１に示されるＮＡＮＤ型フラッシュメモリで、１つの基板に対して複数の探針５１ａ，５１ｂが設けられていることを特徴とする。この図７では、２つの探針５１ａ，５１ｂが支持部材５２に設けられている場合が示されている。これらの探針５１ａ，５１ｂは、基板との距離が選択的に可変となる複数の探針５１ａ，５１ｂをワード線３５の並列方向に並べてワード線３５に接触させるようにしている。これにより、目的のワード線３５の位置まで探針５１ａ，５１ｂを移動するときの移動距離（ストローク）を少なくすることができる。また、１つの探針５１ａ（５１ｂ）がワード線３５に接触している状態にある場合に、ワード線３５に接触させたくない他の探針５１ｂ（５１ａ）は、基板との距離を大きくした状態（リトラクト状態）にすることで、誤動作を防止することができる。つまり、あるワード線３５に接触する探針５１ａ（５１ｂ）はワード線３５の方向に下降するように移動し、他の探針５１ｂ（５１ａ）は、ワード線３５から離れるように移動する。なお、これは１つの例であり、支持部材５２上に複数の探針５１が固定され、支持部材５２ごと移動させるようにしてもよい。この場合には、複数の探針５１が同時にワード線３５に接触することになるが、１つの探針５１のみに電圧が加えられ（またはグランドになり）、他の探針５１はスイッチにより他の電位になっているか、フロート（電気的に浮いている）状態になるようにすればよい。なお、第１の実施の形態と同一の構成要素には同一の符号を付して、その説明を省略している。
【００５０】
つぎに、このような構成のＮＡＮＤ型フラッシュメモリにおける探針５１ａ，５１ｂの動作の一例について説明する。まず、予め各探針５１ａ，５１ｂについて移動可能範囲を設定する。たとえば、図７において、第１の探針５１ａは、一対の選択ゲート制御線４２ａに囲まれる８本のワード線３５ａを移動可能範囲とし、第２の探針５１ｂは、一対の選択ゲート制御線４２ｂに囲まれる８本のワード線３５ｂを移動可能範囲とする。ついで、駆動機構は、たとえば読み出しを行いたいワード線３５の位置について、そのワード線３５の位置がどの探針５１ａ，５１ｂの移動可能範囲に属するかを取得し、その移動可能範囲を担当する探針５１を選択する。たとえば、図７のワード線３５−２の読み出しを行いたい場合には、ワード線３５−２はワード線３５ｂに含まれるうちの１本なので、第２の探針５１ｂを選択する。そして、その第２の探針５１ｂを目的とするワード線３５−２の位置に移動させ、ワード線３５−２に対して接触させる。第２の探針５１ｂをワード線３５−２に接触させる場合、他の探針（第１の探針５１ａ）が他のワード線３５に接触しないように、リトラクト状態とする。なお、ワード線３５を接触させて行うＮＡＮＤ型フラッシュメモリの読み出し、消去および書き込み動作は第１の実施の形態と同様であるので、その説明を省略する。
【００５１】
この第２の実施の形態によれば、１つの基板に対して、複数の探針５１を備えるようにしたので、目的のワード線３５の位置までの移動距離を少なくすることができ、読み出し、消去および書き込みの動作処理を、探針５１が１つの場合に比して早く行うことができるという効果を有する。
【００５２】
（第３の実施の形態）
上述したＮＡＮＤ型フラッシュメモリの構成において、探針５１がどのワード線３５に接触しているかの位置検出を行うための制御が必要な場合が存在する。そこで、以下では、探針５１がどのワード線３５に接触しているかの位置検出を行うことが可能な構成を有するＮＡＮＤ型フラッシュメモリについて説明する。
【００５３】
図８は、ワード線の位置検出機能を有するＮＡＮＤ型フラッシュメモリの構成の一例を示す平面図である。このＮＡＮＤ型フラッシュメモリは、図１−１で、ＮＡＮＤセルユニット３０が形成されるメモリセルアレイ領域Ｒcと、選択ゲート制御回路４５との間に、探針５１がワード線３５に接触していることによって電圧などが変化しているワード線３５を検出する探針位置検出部５６をさらに備える構成を有している。
【００５４】
探針位置検出部５６は、ビット線２１と略平行に形成される探針位置検出用配線５７と、この探針位置検出用配線５７に接続されるワード線３５との間を接続するビア（ＶＩＡ）５８と、探針位置検出用配線５７に接続されるセンスアンプ５９と、を備える。この図８の例では、探針位置検出用配線５７は、ワード線３５の本数と同数だけ設けられる。また、ワード線３５には、探針位置検出用配線５７とビア５８によって接続するための電極配線６０が接続される。この電極配線６０は、ワード線３５をナノインプリントなどで作製する際に、メモリセルアレイ領域Ｒcとは別に、位置合わせ可能な最小加工寸法Ｆの光リソグラフィによるビア作製のため、最小加工寸法Ｆ以上の太さを有し、ワード線３５と一体となって作製される。一体となったワード線３５と電極配線６０とは、Ｌ字型を有する。ビア５８は、この電極配線６０と探針位置検出用配線５７とを電気的に接続する。なお、ここでは図示しないが、Ｌ字型のワード線３５と電極配線６０の上に絶縁層が形成され、この絶縁層中に形成されたビアホールに電極材料を埋め込んでビア５８を形成し、このビア５８と接続するように絶縁層上に探針位置検出用配線５７が形成される。
【００５５】
この探針位置検出部５６は、たとえば探針５１がいずれかのワード線３５に接触しているときに、その探針５１による電圧変化を探針位置検出用配線５７に接続されたセンスアンプ５９によって計測する。これにより、どのワード線３５に探針５１が接触しているかが検出される。
【００５６】
なお、図８では、１６本のワード線３５に対し、１対１となるように１６本の探針位置検出用配線５７を形成している場合を示しているが、ワード線３５の本数と探針位置検出用配線５７の本数とを１対１とする必要はない。たとえば、基板上にさらに多くのワード線３５が存在する場合には、１つの探針位置検出用配線５７に対して、複数のワード線３５を共用して接続するようにしてもよい。このようにすることで、探針位置検出部５６の占有面積の増加を防ぐことができる。ただし、１本の探針位置検出用配線５７に複数のワード線３５が接続される場合には、図２に示されるＮＡＮＤセルユニット３０に対応して、選択トランジスタをビア５８の近傍に１個ずつ設けるなどして、複数のワード線３５が同時には同一の探針位置検出用配線５７に電気的に接続されないようにする必要がある。
【００５７】
この第３の実施の形態によれば、探針５１がどのゲート線３５に接触しているのかの位置検出を行うことができるという効果を有する。
【００５８】
（第４の実施の形態）
ワード線が基板面に垂直な方向に複数個積層され、さらに基板面に垂直な方向に複数個の積層されたメモリセルが備えられた構造を有する３次元的に積層されたＮＡＮＤ型フラッシュメモリが知られている。この３次元的に積層されたＮＡＮＤ型フラッシュメモリのワード線３５を、上述したナノインプリントなどの方法で形成し、そのワード線３５を上述したように探針５１で選択することもできる。ただし、このような形状の不揮発性記憶装置の場合、ワード線３５の延在方向に傾斜させたエッチングを行い、積層された内部のワード線３５を表面で露出させる必要がある。これにより、探針５１とワード線３５とを接触させることが可能となる。
【００５９】
図１に示されるように、探針５１はワード線３５の一部のみと接触することができればよいので、図１に示されるＮＡＮＤ型フラッシュメモリが形成された基板を複数段に重ねるように構成してもよい。図９は、本発明にかかる不揮発性メモリの第４の実施の形態の構成例を模式的に示す一部側面図である。この図９では、上述したＮＡＮＤ型フラッシュメモリが形成された基板１１を、３段重ねにした状態を示している。つまり、図１に示される基板１１の素子形成側の面に接着剤などを塗布して他の基板１１の基板側の面と接着して、複数積層させて貼り合わせる。このとき、各段における探針５１ａ〜５１ｃとの接触部を確保するために、各基板１１の端部は同じ位置に揃えて配置されるのではなく、探針５１ａ〜５１ｃがワード線３５と接触することができるくらいのスペースを確保するように、各基板１１ａ〜１１ｃの端部をずらして配置する。また、各基板１１ａ〜１１ｃに対して探針５１ａ〜５１ｃが設けられており、各基板１１ａ〜１１ｃのワード線３５に同時にアクセスすることが可能となる。
【００６０】
この第４の実施の形態によれば、不揮発性記憶装置の面積を広げずに記憶容量を高めることができるという効果を有する。
【００６１】
（第５の実施の形態）
この第５の実施の形態では、ナノインプリントなどの光リソグラフィよりも最小加工寸法の小さいリソグラフィを用いて形成した複数のワード線のうちの１つのワード線を選択するワード線用アドレスデコーダを備えるＮＡＮＤ型フラッシュメモリとその製造方法について説明する。
【００６２】
図１０は、本発明にかかるＮＡＮＤ型フラッシュメモリの第５の実施の形態の構成を模式的に示す図である。このＮＡＮＤ型フラッシュメモリは、第１の実施の形態の図１の探針の代わりに、メモリセルアレイが配置される領域（以下、メモリセルアレイ領域という）から延びるワード線３５−１〜３５−４にワード線用アドレスデコーダ７０が配置される。このワード線用アドレスデコーダ７０は、ワード線３５−１〜３５−４とデコード用配線７１ａ〜７１ｄとの交点に設けられたフューズまたはアンチフューズ７３などの導通状態変換膜の配列から成るＰＬＡ（Programmable Logic Array）を用い、所定の位置のフューズの断線またはアンチフューズ７３のショートによって、デコード用配線７１ａ〜７１ｄに入力される電圧（アドレス信号：特許請求の範囲における電気信号に対応する）に応じて所望のワード線３５を１本選択することが可能な構成とした回路である。このワード線用アドレスデコーダ７０が形成される領域を、この明細書ではアドレスデコーダ形成領域という。なお、第１の実施の形態と同一の構成要素には、同一の符号を付してその説明を省略している。ただし、第１の実施の形態における選択ゲート制御線と選択ゲート制御回路の図示を省略している。
【００６３】
ＰＬＡは、ワード線３５−１〜３５−４の延在方向に直交する方向に、位置合わせ可能な光リソグラフィで形成されたデコード用配線７１ａ〜７１ｄと、ワード線３５−１〜３５−４とデコード用配線７１ａ〜７１ｄとの各交点に直列に接続されたアンチフューズ７３（またはフューズ）とダイオード７２と、を有する。アドレッシングに必要な配線（デコード用配線７１）の本数は、一般的に、ワード線３５の本数が２n（ｎは自然数）である場合には２ｎ本となる。図１０では、４本のワード線３５−１〜３５−４が設けられる場合を例示しており、ｎ＝２（４＝２2）であるので、ＰＬＡ内に４（＝２×２）本のデコード用配線７１ａ〜７１ｄが設けられる。
【００６４】
このＰＬＡから作製されたワード線用アドレスデコーダ７０において、ワード線３５−１上のアンチフューズ７３−１ｂ，７３−１ｄが導通化状態にあり、ワード線３５−２上のアンチフューズ７３−２ｂ，７３−２ｃが導通化状態にあり、ワード線３５−３上のアンチフューズ７３−３ａ，７３−３ｄが導通化状態にあり、ワード線３５−４上のアンチフューズ７３−４ａ，７３−４ｃが導通化状態にある。この導通化状態のアンチフューズの組み合わせによって、入力端子Ｘ１，Ｘ２から入力されるアドレス信号に応じて１本のワード線３５−１〜３５−４が選択される。
【００６５】
このようなワード線用アドレスデコーダ７０のワード線３５−１〜３５−４の選択動作について説明する。このワード線用アドレスデコーダ７０では、バッファ７４ａ，７４ｂまたはインバータ７５ａ，７５ｂのいずれかの出力がＬレベル（Ｖ２で示すグラウンドの電位）となったときに、そのバッファ７４ａ，７４ｂまたはインバータ７５ａ，７５ｂに接続されるデコード用配線７１ａ〜７１ｄに接続される導通化状態にあるアンチフューズには電流が流れ、その結果、そのバッファ７４ａ，７４ｂまたはインバータ７５ａ，７５ｂに接続されるワード線３５−１〜３５−４にも電流が流れ、電圧がＬとなる。そして、そのような状況下で、ほぼＶＤＤの電圧、すなわちＨレベルとなるが電流が流れないワード線３５−１〜３５−４のうちのいずれか１本のワード線が存在する。つまり、この電流が流れず、ＶＤＤの電圧がかかるワード線が、ワード線用アドレスデコーダ７０によって選択された状態となる。
【００６６】
具体的に説明すると、所定の電圧ＶＤＤがすべてのワード線３５−１〜３５−４に印加された状態で、たとえば入力端子Ｘ１，Ｘ２にそれぞれアドレス信号としてＨ，Ｈが入力されると、インバータ７５ａ，７５ｂの出力はＬ（０Ｖ）となり、導通化状態となったアンチフューズ７３−１ｂ，７３−１ｄ，７３−２ｂ，７３−３ｄに電流が流れ、これらのアンチフューズ７３−１ｂ、７３−１ｄ，７３−２ｂ，７３−３ｄに接続されるワード線３５−１〜３５−３は電圧が０Ｖとなり、電流が全く流れないワード線３５−４にのみ電圧ＶＤＤが印加され、選択状態となる。同様に、たとえば入力端子Ｘ１，Ｘ２にそれぞれアドレス信号としてＨ，Ｌが入力されると、インバータ７５ａとバッファ７４ｂの出力はＬ（０Ｖ）となり、導通化状態となったアンチフューズ７３−１ｂ，７３−２ｂ，７３−２ｃ，７３−４ｃに電流が流れ、これらのアンチフューズ７３−１ｂ，７３−２ｂ，７３−２ｃ，７３−４ｃに接続されるワード線３５−１，３５−２，３５−４は電圧が０Ｖとなり、電流が全く流れないワード線３５−３にのみ電圧ＶＤＤが印加され、選択状態となる。また、入力端子Ｘ１，Ｘ２にそれぞれアドレス信号としてＬ，Ｈが入力されると、バッファ７４ａとインバータ７５ｂの出力はＬ（０Ｖ）となり、導通化状態となったアンチフューズ７３−１ｄ，７３−３ａ，７３−３ｄ，７３−４ａに電流が流れ、これらのアンチフューズ７３−１ｄ，７３−３ａ，７３−３ｄ，７３−４ａに接続されるワード線３５−１，３５−３，３５−４は電圧が０Ｖとなり、電流が全く流れないワード線３５−２にのみ電圧ＶＤＤが印加され、選択状態となる。さらに、入力端子Ｘ１，Ｘ２にそれぞれアドレス信号としてＬ，Ｌが入力されると、バッファ７４ａ，７４ｂの出力はＬ（０Ｖ）となり、導通化状態となったアンチフューズ７３−２ｃ，７３−４ｃ，７３−３ａ，７３−４ａに電流が流れ、これらのアンチフューズ７３−２ｃ，７３−４ｃ，７３−３ａ，７３−４ａに接続されるワード線３５−２〜３５−４は電圧が０Ｖとなり、電流が全く流れないワード線３５−１にのみ電圧ＶＤＤが印加され、選択状態となる。このようにして、ＰＬＡから作製されたワード線用アドレスデコーダ７０は、ワード線３５−１〜３５−４から１本のワード線を選択することが可能となる。
【００６７】
ここで、このような構成を有するＮＡＮＤ型フラッシュメモリの製造方法について説明する。ここではメモリセルの構造は、第１の実施の形態とは異なる、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型のＮＡＮＤ型フラッシュメモリである。図１１−１〜図１５−３は、ＮＡＮＤ型フラッシュメモリの製造方法の手順の一例を示す図である。図１１−１〜図１１−２は、ＮＡＮＤ型フラッシュメモリの製造方法の手順の一例を模式的に示す平面図である。また、図１２−１〜図１２−８は、図１１−１のＣ−Ｃ’矢視断面における製造方法の手順の一例を示す図であり、図１３−１〜図１３−２は、図１１−１のＤ−Ｄ’矢視断面における製造方法の手順の一例を示す図であり、図１４−１〜図１４−３は、図１１−１のＥ−Ｅ’矢視断面における製造方法の手順の一例を示す図である。さらに、図１５−１は、アンチフューズからなるＰＬＡを有するＮＡＮＤ型フラッシュメモリの構成を模式的に示す平面図であり、図１５−２は、アンチフューズをショートさせる過程の一例を示す図であり、図１５−３は、プログラムにしたがってアンチフューズの導通状態を変化させた状態を示す図である。
【００６８】
まず、図１１−１と図１２−１に示されるように、シリコン単結晶基板などの基板１１表面に、所定の導電型の不純物原子を、イオン注入法などの手法を用いて拡散させウェルを形成する。ここでは、ｐ型の不純物原子を拡散させてｐ型ウェル９１を形成する。ついで、第１の実施の形態の場合と同様に、メモリセルアレイ領域８１とアドレスデコーダ形成領域８２の所定の位置に、Ｙ軸方向にトレンチを形成し、このトレンチを絶縁膜で埋めることによって素子分離絶縁膜１３を形成する。この素子分離絶縁膜１３で挟まれた領域が、メモリセルアレイ領域８１では素子形成領域１２となり、アドレスデコーダ形成領域８２ではデコード用配線７１となる。なお、この例では、メモリセルアレイ領域８１には１６本の素子形成領域１２が形成され、アドレスデコーダ形成領域８２にはたとえばｐ型の４本のデコード用配線７１ａ〜７１ｄが形成される。
【００６９】
ついで、図１２−２に示されるように、素子分離絶縁膜１３を形成した側の基板１１全面にＳｉ3Ｎ4などの保護膜９２ａを形成した後、通常の光リソグラフィとウェットエッチングなどを用いて、デコード用配線７１ａ〜７１ｄの部分（アドレスデコーダ形成領域８２）を露出させる。そして、この保護膜９２ａをマスクとして、デコード用配線７１ａ〜７１ｄの表面から所定の深さの領域にｎ型となるようにイオン注入を行い、ｎ型層９３を形成する。これによって、デコード用配線７１ａ〜７１ｄの形成領域では、ｐ型ウェル９１の表面にｎ型層９３が形成され、ｐｎ接合７２が形成されることになる。
【００７０】
ついで、図１２−３に示されるように、デコード用配線７１ａ〜７１ｄ部分のｎ型層９３の表面を酸化させて、ＳｉＯ2層からなるアンチフューズ用絶縁膜９４を形成する。その後、メモリセルアレイ領域８１を覆っていた保護膜９２ａを除去し、基板１１全面に新たなＳｉ3Ｎ4などの保護膜９２ｂを作製する。
【００７１】
ついで、図１２−４に示されるように、通常の光リソグラフィとウェットエッチングなどを用いて、アドレスデコーダ形成領域８２を保護し、メモリセルアレイ領域８１を露出するようにパターンを作製する。その後、基板１１全面にＯＮＯ（ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2）膜９５を作製する。なお、図中では、ＯＮＯ膜９５を便宜上一体として描いている。このＯＮＯ膜９５中のＳｉ3Ｎ4は、メモリセルアレイ領域８１で記憶層としての役割を有する。その後、図１２−５に示されるようにＯＮＯ膜９５を、素子分離絶縁膜１３の長尺方向に平行にｐ型ウェル９１上に残すように通常の光リソグラフィとＲＩＥ法などによってパターニングを行う。
【００７２】
ついで、図１２−６に示されるように、通常の光リソグラフィとＲＩＥ法などによって、アドレスデコーダ形成領域８２のＯＮＯ膜９５と保護膜９２ｂを除去する。その後、基板１１全面にワード線となるワード線用導電性材料膜３５ａを形成し、さらにその上にナノインプリント用のレジスト９６を形成する。このレジストとして、ＰＭＭＡ（PolyMethylMethAcrylate）などを使用することができる。
【００７３】
ついで、図１１−２に示されるように、第１の実施の形態で説明した手順と同様に、ワード線３５のパターンを形成するためのモールドを用いて、ナノインプリントでワード線形成パターン９６を作製する。なお、ワード線形成パターン９６は、メモリセルアレイ領域８１だけでなく、アドレスデコーダ形成領域８２まで延長して形成される。
【００７４】
その後、図１２−７に示されるように、ワード線形成パターン９６を形成した基板１１全面に、レジスト９７ａを塗布し、通常の光リソグラフィによって、アドレスデコーダ形成領域８２を保護し、メモリセルアレイ領域８１が露出するようなパターンを作製する。たとえば、ナノインプリントで使用するワード線形成パターン９６の材料がＰＭＭＡで、通常の光リソグラフィで用いるレジスト９７ａがノボラック系ポジレジストであるような場合、現像液（たとえば有機アルカリ液）やレジスト剥離液（ＮＭＰ：n-methylpyrrolidone）を適当に選択することにより、下地のナノインプリントで作製されたワード線形成パターン９６を残しつつ、レジスト９７ａを剥離することが可能となる。
【００７５】
この状態で、図１３−１に示されるように、ナノインプリントで形成されたワード線形成パターン９６をエッチングマスクとして用いて、ワード線用導電性材料膜３５ａ、ＯＮＯ膜９５のパターンを一括してエッチングして、基板１１表面を露出させてワード線３５のパターンを形成する。その後、形成したワード線３５のパターンをマスクとしてイオン注入を行い、ワード線３５を挟んだ基板１１上の領域に拡散層を形成して、ソース／ドレイン領域３６を形成する。ここでは、ｎ型の不純物原子をイオン注入してｎ型拡散層を形成する。その後、アドレスデコーダ形成領域８２を覆っていたレジスト９７ａを除去する。
【００７６】
ついで、図１２−８、図１３−２および図１４−１に示されるように、ワード線３５が形成された側の基板１１全面に再びレジスト９７ｂを塗布し、通常の光リソグラフィにより、メモリセルアレイ領域８１を保護し、アドレスデコーダ形成領域８２が露出するようなパターンを作製する。図１３−２は、このようなパターンのレジスト９７ｂが形成されたメモリセルアレイ領域８１の断面の様子を示しており、図１４−１は、レジスト９７ｂが除去されたアドレスデコーダ形成領域８２の断面の様子を示している。
【００７７】
その後、図１４−２に示されるように、ナノインプリントで形成されたワード線形成パターン９６をエッチングマスクとして用いて、ワード線３５、アンチフューズ用絶縁膜９４のパターンを一括してエッチングし、基板１１表面を露出させる。引き続き、図１２−２に示される工程で基板１１の表面に形成したｎ型層９３をＲＩＥ法などのエッチングで除去する。これによって、ナノインプリントで形成されたワード線形成パターン９６で覆われている部分の直下にｐｎ接合を形成することができる。すなわち、基板１１上のｐ型Ｓｉからなるデコード用配線７１部分とワード線３５との交点１個につき、１個のダイオード（ｐｎ接合）７２が形成される。また、このダイオード７２の上にはＳｉＯ2からなるアンチフューズ用絶縁膜９４があり、これがアンチフューズ７３として用いられる。
【００７８】
なお、図１４−２では、ワード線３５のパターン間に挟まれる基板１１上のｎ型層９３をエッチングして除去しているが、図１４−３に示されるように、ナノインプリントで形成されたワード線形成パターン９６をエッチングマスクとして用いて、ワード線３５とアンチフューズ用絶縁膜９４のパターンを一括してエッチングを行って基板１１を露出させた後に、露出した基板１１部分の表面がｐ型となるようにイオン注入をおこなってもよい。この場合、ワード線３５のパターン間の基板１１表面にはｐ型層９１ｂが形成される。その後、レジスト９７ｂとワード線形成パターン９６を除去する。
【００７９】
これにより、アドレスデコーダ形成領域８２のワード線３５とデコード用配線７１との間にダイオード（ｐｎ接合）７２とアンチフューズ７３が形成される。また、デコード用配線７１には、バッファ７４とインバータ７５の論理ゲート回路が交互に配置され、バッファ７４とインバータ７５とが１組となって１つの入力端子Ｘｉに接続される。図１０では、ワード線３５−１〜３５−４が４本であり、ＰＬＡのデコード用配線７１ａ〜７１ｄが４本であるので、１６組のダイオード７２とアンチフューズ７３が形成される。また、２つの入力端子Ｘ１，Ｘ２が形成され、それぞれの入力端子Ｘ１，Ｘ２に接続される２本のデコード用配線７１ａ〜７１ｄには、それぞれバッファ７４とインバータ７５が形成されている。
【００８０】
以上により、図１５−１に示すように、アンチフューズ７３からなるＰＬＡをワード線用アドレスデコーダ７０として有するＮＡＮＤ型フラッシュメモリが得られる。つまり、ワード線用アドレスデコーダ７０を構成するＰＬＡのワード線３５−１〜３５−４とデコード用配線７１ａ〜７１ｄの各交点には、ダイオード７２とアンチフューズ７３が形成されている状態となっており、いずれのアンチフューズ７３もショートされていない状態となっている。
【００８１】
そこで、不揮発性半導体記憶装置の製造者は、このように４本のワード線３５−１〜３５−４と接続されたＰＬＡをワード線用アドレスデコーダ７０として機能させるために、どの位置におけるアンチフューズ７３をショートさせるのかをプログラムする。つまり、ワード線３５−１〜３５−４に接触させるＰＬＡ作製用探針７６にかける電圧Ｖ０と、２つの入力端子Ｘ１，Ｘ２に入力させるアドレス信号（電圧）の組み合わせを制御して、ショートさせるアンチフューズ７３をプログラムする。
【００８２】
図１６は、ワード線に探針を接触させて所望のアンチフューズをショートさせるために入力端子Ｘ１，Ｘ２に入力するアドレス信号の組み合わせの一例を示す図である。たとえば、ここでは、アンチフューズ７３−１ｂ，７３−１ｄ，７３−２ｂ，７３−２ｃ，７３−３ａ，７３−３ｄ，７３−４ａ，７３−４ｃをショートさせるプログラムとなっている。この図１６において、「ワード線番号」はワード線を特定する識別子であり、ここではワード線に付された符号（３５−１〜３５−４）を示し、「Ｘ１」、「Ｘ２」は入力端子を示している。また、ワード線番号と「Ｘ１」、「Ｘ２」の交点に記載される「Ｌ」、「Ｈ」は、入力端子「Ｘ１」、「Ｘ２」に印加するアドレス信号のレベルを示しており、「Ｌ」は低い電圧（ローレベル）を示し、「Ｈ」は高い電圧（ハイレベル）を示している。
【００８３】
その後、このプログラムにしたがって、ＰＬＡ作製用探針７６と、入力端子Ｘ１，Ｘ２に入力するアドレス信号を制御することで、ＰＬＡ上の所定の位置のアンチフューズ７３をショートさせる。ＰＬＡ作製用探針７６は、ＳＰＭで使用される機械駆動型のＭＥＭＳ技術で作製されたプローブであり、図示しない駆動機構を介して支持部材７７に支持されるものである。そして、ＰＬＡ作製用探針７６は、駆動機構によって図のＹ軸方向に移動して、所定のワード線３５−１〜３５−４に接触して所定の電圧を印加することが可能な構造となっている。ここでは、ＰＬＡ作製用探針７６にかける電圧Ｖ０を、入力端子Ｘ１，Ｘ２からアンチフューズ７３に入力されるアドレス信号がＬレベルのときに、アンチフューズ７３のショートが可能な大きさとする。これによって、入力端子Ｘ１，Ｘ２に入力されるアドレス信号によって、アンチフューズ７３をショートさせることができる。ここでは、図１６にしたがって、アンチフューズ７３をショートさせるためのアドレス信号を入力端子Ｘ１，Ｘ２に入力する。
【００８４】
たとえば、ワード線３５−１上のアンチフューズ７３−１ａ，７３−１ｂ，７３−１ｃ，７３−１ｄの導通状態を、それぞれ非ショート、ショート、非ショート、ショートとする場合には、図１６のワード線番号「３５−１」の行に示されるように、入力端子Ｘ１，Ｘ２ともにＨレベルのアドレス信号を入力するとともに、ワード線３５−１にＰＬＡ作製用探針７６を移動して接触させる。このとき、ＰＬＡ作製用探針７６の電圧は、ショートさせるアンチフューズ７３−１ｂ，７３−１ｄの両端にかかる電位差が、アンチフューズ用絶縁膜９４を絶縁破壊するのに十分な電位差となるような電圧となる。これにより、アンチフューズ７３−１ａでは、入力端子Ｘ１に入力されるＨレベルのアドレス信号は、バッファ７４ａでＨレベルの電圧として出力され、この電圧Ｈよりも、ＰＬＡ作製用探針７６と接触したワード線３５−１の電圧Ｖ０の方が低いために、ダイオード７２−１ａの整流作用によりアンチフューズ７３−１ａには電流が流れない。この結果、アンチフューズ７３−１ａは非ショートのままの状態となる。一方、アンチフューズ７３−２ａでは、入力端子Ｘ１に入力されるＨレベルのアドレス信号は、インバータ７５ａでＬレベルの電圧として出力され、この電圧Ｌよりも、ＰＬＡ作製用探針７６と接触したワード線３５−１の電圧Ｖ０の方が低いために、ダイオード７２−１ｂには順方向に電圧がかかり、アンチフューズ７３−１ｂを構成するアンチフューズ用絶縁膜９４は大電流によって破壊されショートする。入力端子Ｘ２に接続されるアンチフューズ７３−１ｃ，７３−１ｄについてもそれぞれアンチフューズ７３−１ａ，７３−１ｂと同様である。つまり、ワード線３５−１に接続されるアンチフューズ７３−１ａ〜７３−１ｄのうちアンチフューズ７３−１ｂ，７３−１ｄをショートさせた状態が、図１５−２に示されている。
【００８５】
以下、他のワード線３５−２〜３５−４に接続されるアンチフューズ７３−２ａ〜７３−４ｄに対しても同様の処理を行なって、所定の位置のアンチフューズをショートさせる。図１６のプログラムにしたがってアンチフューズの導通状態を変化させた状態が図１５−３に示されている。以上のようにして、ワード線用アドレスデコーダ７０が完成する。なお、アンチフューズ７３のショートのために使用したＰＬＡ作製用探針７６は、そのままＮＡＮＤ型フラッシュメモリに残してもよいし、図１０に示されるように、ＮＡＮＤ型フラッシュメモリから除去してもよい。
【００８６】
また、図１７に示す様に、メモリセル２１の領域の両端にｐ型ＭＯＳトランジスタ７８ｐ、ｎ型ＭＯＳトランジスタ７８ｎを配置し、それぞれのワード線３５−１〜３５−４に平行にワード線用アドレスデコーダ７０からの出力線７９−１〜７９−４を設けると、ワード線用アドレスデコーダ７０からの出力を増幅してワード線３５−１〜３５−４に電圧を印加させることができ、ＰＬＡの書き込み時にＰＬＡ作製用探針７６に流れる電流を小さくしたり、メモリセルの読み出し、書き込みの消費電力を下げたりすることができる。このような素子構造も、ワード線３５−１〜３５−４の作製時に用いるナノインプリントで形成されたマスクを用いて、ワード線３５−１〜３５−４とワード線用アドレスデコーダ７０からの出力線７９−１〜７９−４を一括してエッチングすることにより、作製することが可能である。
【００８７】
なお、上述した説明では、ワード線用アドレスデコーダ７０として、非導電性状態を導電性状態に変化させるアンチフューズ７３で構成されたＰＬＡを用いた場合を説明したが、導電性状態を非導電性状態に変化させるフューズで構成されたＰＬＡを用いるようにしてもよい。この場合にも、フューズの導電性状態を変化させるために、ＰＬＡのワード線３５に接続される配線にＰＬＡ作製用探針７６を接触させ、フューズが所定の導通状態となるように電圧を変化させるようにすればよい。このほかにも、導通状態変換膜として、電流の通電によって生じる結晶−アモルファスの相変化に伴う電気抵抗変化を利用したものや、荷数変化による電気抵抗変化を利用したものなどを使用することができる。また、この第５の実施の形態では、ＮＡＮＤ型フラッシュメモリのような不揮発性記憶装置を例に挙げて説明したが、図１０に示されるように、ビット線２１とワード線３５とが交差し、その交差点にメモリセルが形成される構造を有する記憶装置であれば、不揮発性記憶装置だけでなく揮発性記憶装置に対しても第５の実施の形態の発明を適用することができる。
【００８８】
この第５の実施の形態によれば、第１の実施の形態の効果に加えて、ワード線３５にもフューズの切断またはアンチフューズ７３のショートによって構成したワード線用アドレスデコーダ７０を接続するようにしたので、記憶容量が大きく、かつ書き込み、読み出し、消去の速度が大きい不揮発性メモリを形成することができるという効果を有する。
【産業上の利用可能性】
【００８９】
以上のように、本発明にかかる不揮発性記憶装置は、記憶素子が直列に配置された構造を有するメモリに有用である。
【図面の簡単な説明】
【００９０】
【図１−１】本発明にかかる不揮発性記憶装置としてのＮＡＮＤ型フラッシュメモリの第１の実施の形態の平面図である。
【図１−２】図１−１のＡ−Ａ’矢視断面図である。
【図１−３】図１−１のＢ−Ｂ’矢視断面図である。
【図２】図１−１〜図１−３の不揮発性半導体記憶装置の等価回路図である。
【図３−１】ＮＡＮＤ型フラッシュメモリの製造方法の手順の一例を示す平面図である（その１）。
【図３−２】ＮＡＮＤ型フラッシュメモリの製造方法の手順の一例を示す平面図である（その２）。
【図４−１】図３−１〜図３−２のＡ−Ａ’矢視断面における製造方法の手順の一例を示す図である（その１）。
【図４−２】図３−１〜図３−２のＡ−Ａ’矢視断面における製造方法の手順の一例を示す図である（その２）。
【図４−３】図３−１〜図３−２のＡ−Ａ’矢視断面における製造方法の手順の一例を示す図である（その３）。
【図４−４】図３−１〜図３−２のＡ−Ａ’矢視断面における製造方法の手順の一例を示す図である（その４）。
【図４−５】図３−１〜図３−２のＡ−Ａ’矢視断面における製造方法の手順の一例を示す図である（その５）。
【図４−６】図３−１〜図３−２のＡ−Ａ’矢視断面における製造方法の手順の一例を示す図である（その６）。
【図４−７】図３−１〜図３−２のＡ−Ａ’矢視断面における製造方法の手順の一例を示す図である（その７）。
【図５−１】図３−１〜図３−２のＢ−Ｂ’矢視断面における製造方法の手順の一例を示す図である（その１）。
【図５−２】図３−１〜図３−２のＢ−Ｂ’矢視断面における製造方法の手順の一例を示す図である（その２）。
【図５−３】図３−１〜図３−２のＢ−Ｂ’矢視断面における製造方法の手順の一例を示す図である（その３）。
【図５−４】図３−１〜図３−２のＢ−Ｂ’矢視断面における製造方法の手順の一例を示す図である（その４）。
【図６】ＮＡＮＤ型フラッシュメモリにおけるデータの読み出しの状態を模式的に示す図である。
【図７】本発明による不揮発性記憶装置としてのＮＡＮＤ型フラッシュメモリの第２の実施の形態の構成例を示す平面図である。
【図８】ワード線の位置検出機能を有するＮＡＮＤ型フラッシュメモリの構成の一例を示す平面図である。
【図９】本発明による不揮発性メモリの第４の実施の形態の構成例を模式的に示す一部側面図である。
【図１０】本発明によるＮＡＮＤ型フラッシュメモリの第５の実施の形態の構成を模式的に示す図である。
【図１１−１】ＮＡＮＤ型フラッシュメモリの製造方法の手順の一例を模式的に示す平面図である（その１）。
【図１１−２】ＮＡＮＤ型フラッシュメモリの製造方法の手順の一例を模式的に示す平面図である（その２）。
【図１２−１】図１１−１のＣ−Ｃ’矢視断面における製造方法の手順の一例を示す図である（その１）。
【図１２−２】図１１−１のＣ−Ｃ’矢視断面における製造方法の手順の一例を示す図である（その２）。
【図１２−３】図１１−１のＣ−Ｃ’矢視断面における製造方法の手順の一例を示す図である（その３）。
【図１２−４】図１１−１のＣ−Ｃ’矢視断面における製造方法の手順の一例を示す図である（その４）。
【図１２−５】図１１−１のＣ−Ｃ’矢視断面における製造方法の手順の一例を示す図である（その５）。
【図１２−６】図１１−１のＣ−Ｃ’矢視断面における製造方法の手順の一例を示す図である（その６）。
【図１２−７】図１１−１のＣ−Ｃ’矢視断面における製造方法の手順の一例を示す図である（その７）。
【図１２−８】図１１−１のＣ−Ｃ’矢視断面における製造方法の手順の一例を示す図である（その８）。
【図１３−１】図１１−１のＤ−Ｄ’矢視断面における製造方法の手順の一例を示す図である（その１）。
【図１３−２】図１１−１のＤ−Ｄ’矢視断面における製造方法の手順の一例を示す図である（その２）。
【図１４−１】図１１−１のＥ−Ｅ’矢視断面における製造方法の手順の一例を示す図である（その１）。
【図１４−２】図１１−１のＥ−Ｅ’矢視断面における製造方法の手順の一例を示す図である（その２）。
【図１４−３】図１１−１のＥ−Ｅ’矢視断面における製造方法の手順の一例を示す図である（その３）。
【図１５−１】アンチフューズからなるＰＬＡを有するＮＡＮＤ型フラッシュメモリの構成を模式的に示す平面図である。
【図１５−２】アンチフューズをショートさせる過程の一例を示す図である。
【図１５−３】プログラムにしたがってアンチフューズの導通状態を変化させた状態を示す図である。
【図１６】ワード線に探針を接触させて所望のアンチフューズをショートさせるために入力端子Ｘ１，Ｘ２に入力するアドレス信号の組み合わせの一例を示す図である。
【図１７】本発明によるＮＡＮＤ型フラッシュメモリの第５の実施の形態の他の構成を模式的に示す図である。
【符号の説明】
【００９１】
１１  基板
１２  素子形成領域
１３  素子分離絶縁膜
１４  トレンチ
１５，９２  ｐ型ウェル
２０  メモリセルアレイ
２１  ビット線
２２，４７，５８  ビア
２２ａ  ビット線コンタクト
３０  ＮＡＮＤセルユニット
３１  メモリセル
３２  ゲート絶縁膜
３３  浮遊ゲート
３４  ゲート間絶縁膜
３５  ワード線（制御ゲート）
３６  ソース／ドレイン領域
３７  絶縁層
４１  選択トランジスタ
４２  選択ゲート制御線
４５  選択ゲート制御回路
４６  共通ソース線
４７ａ  ソース線コンタクト
４８，５９  センスアンプ
５１  探針
５２，７７  支持部材
５５  高抵抗薄膜層
５６  探針位置検出部
５７  探針位置検出用配線
７０  ワード線用アドレスデコーダ
７１，７１ａ〜７１ｄ  デコード用配線
７２，７２−１ａ〜７２−４ｄ  ダイオード
７３，７３−１ａ〜７３−４ｄ  アンチフューズ
７４ａ，７４ｂ  バッファ
７５ａ，７５ｂ  インバータ
７６  ＰＬＡ作成用探針
８１  メモリセルアレイ領域
８２  アドレスデコーダ形成領域
９２  保護膜
９３  ｎ型シリコン層
９４  アンチフューズ用絶縁膜
９５  ＯＮＯ（ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2）膜
９６  ナノインプリント用レジスト
９７  フォトレジスト
【図１−１】
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【図１−２】
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【図１−３】
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【図２】
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【図３−１】
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【図３−２】
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【図４−１】
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【図４−２】
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【図４−３】
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【図４−４】
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【図４−５】
0004476919.tif 000012
【図４−６】
0004476919.tif 000013
【図４−７】
0004476919.tif 000014
【図５−１】
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【図５−２】
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【図５−３】
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【図５−４】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１−１】
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【図１１−２】
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【図１２−１】
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【図１２−２】
0004476919.tif 000027
【図１２−３】
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【図１２−４】
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【図１２−５】
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【図１２−６】
0004476919.tif 000031
【図１２−７】
0004476919.tif 000032
【図１２−８】
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【図１３−１】
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【図１３−２】
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【図１４−１】
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【図１４−２】
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【図１４−３】
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【図１５−１】
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【図１５−２】
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【図１５−３】
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【図１６】
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【図１７】
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