(57)【特許請求の範囲】
【請求項１】
電力系統の状態を示すサンプリングデータを生成するサンプリング装置と、前記サンプリングデータを用いて前記電力系統の保護演算を行う保護演算装置と、前記保護演算の演算結果に従って保護制御指令を出力する制御出力部と、を具備したディジタル形保護継電器であって、
前記サンプリング装置は、
所定のサンプリング周期中に前記電力系統の状態を示す複数のアナログ信号がおのおの入力される複数の入力チャンネルを所定順序で切り替えて前記アナログ信号を出力するチャンネル切替器と、
前記チャンネル切替器から出力されたおのおのの前記アナログ信号をサンプリングして前記サンプリングデータを生成出力するＡ−Ｄ変換器と、
少なくとも前記複数のチャンネル分の前記サンプリングデータを記憶可能な第１の記憶素子と、
少なくとも前記複数のチャンネル分の前記サンプリングデータを記憶可能な第２の記憶素子と、
前記Ａ−Ｄ変換器からの前記サンプリングデータを前記第１の記憶素子側または前記第２の記憶素子側のいずれかへ切り替えて入力可能にするデータ入力切替器と、
前記第２の記憶素子側または前記第１の記憶素子側のいずれかを切り替えて前記サンプリングデータを前記保護演算装置へ出力可能にするデータ出力切替器と、
前記保護演算装置からの指令に基づいて、前記データ入力切替器を前記第１の記憶素子側に切り替えさせ前記データ出力切替器を前記第２の記憶素子側に切り替えさせる第１の制御と前記データ入力切替器を前記第２の記憶素子側に切り替えさせ前記データ出力切替器を前記第１の記憶素子側に切り替えさせる第２の制御とを前記サンプリング周期ごとに交互に行う制御部と、
を具備したことを特徴とするディジタル形保護継電器。
【請求項２】
前記サンプリング装置はさらに、
前記チャンネル切替器の前段に介挿され前記複数のアナログ信号をおのおのサンプルホールドする複数のサンプルホールド素子、を具備し、
前記制御部はさらに、前記サンプリング周期ごとに、前記複数のサンプルホールド素子に前記複数のアナログ信号をサンプルホールドさせるタイミングを与えるサンプルホールド指令を当該複数のサンプルホールド素子へ出力する、
ことを特徴とする請求項１に記載のディジタル形保護継電器。
【請求項３】
前記制御部は、論理ゲートおよび遅延素子によって構成される論理演算回路であることを特徴とする請求項１に記載のディジタル形保護継電器。
【請求項４】
前記制御部はさらに、前記Ａ−Ｄ変換器にサンプリングを行わせるＡ−Ｄ変換指令を当該Ａ−Ｄ変換器へ出力し、前記チャンネル切替器に前記複数の入力チャンネルを切り替えさせる入力チャンネル指定を生成して当該チャンネル切替器へ出力する、ことを特徴とする請求項１に記載のディジタル形保護継電器。
【請求項５】
前記第１の記憶素子および前記第２の記憶素子は、ランダムアクセス方式の記憶素子（ＲＡＭ）であり、
前記制御部はさらに、前記第１の記憶素子および前記第２の記憶素子の読み出しおよび書き込みが前記サンプリング周期ごとに前記所定順序に対応して行われるようにメモリアドレス指定を生成し前記第１の記憶素子および前記第２の記憶素子へ出力する、
ことを特徴とする請求項１に記載のディジタル形保護継電器。
【請求項６】
前記チャンネル切替器、前記Ａ−Ｄ変換器、前記第１の記憶素子、前記第２の記憶素子、前記データ入力切替器、前記データ出力切替器、または前記制御部のいずれかから選ばれる組み合わせで集積してなる集積回路を具備したことを特徴とする請求項１に記載のディジタル形保護継電器。
【請求項７】
前記集積回路は、ＦＰＧＡ（Field Programmable Gate Array）またはＡＳＩＣ（Application Specific Integrated Circuit）からなることを特徴とする請求項６に記載のディジタル形保護継電器。
【請求項８】
電力系統の保護演算に用いるサンプリングデータを生成し、前記サンプリングデータを用いて前記電力系統の保護演算を行う保護演算装置を具備したディジタル形保護継電器のサンプリング装置であって、
所定のサンプリング周期中に前記電力系統の状態を示す複数のアナログ信号がおのおの入力される複数の入力チャンネルを所定順序で切り替えて前記アナログ信号を出力するチャンネル切替器と、
前記チャンネル切替器から出力されたおのおのの前記アナログ信号をサンプリングして前記サンプリングデータを生成出力するＡ−Ｄ変換器と、
少なくとも前記複数のチャンネル分の前記サンプリングデータを記憶可能な第１の記憶素子と、
少なくとも前記複数のチャンネル分の前記サンプリングデータを記憶可能な第２の記憶素子と、
前記Ａ−Ｄ変換器からの前記サンプリングデータを前記第１の記憶素子側または前記第２の記憶素子側のいずれかへ切り替えて入力可能にするデータ入力切替器と、
前記第２の記憶素子側または前記第１の記憶素子側のいずれかを切り替えて前記サンプリングデータを前記保護演算装置へ出力可能にするデータ出力切替器と、
前記保護演算装置からの指令に基づいて、前記データ入力切替器を前記第１の記憶素子側に切り替えさせ前記データ出力切替器を前記第２の記憶素子側に切り替えさせる第１の制御と前記データ入力切替器を前記第２の記憶素子側に切り替えさせ前記データ出力切替器を前記第１の記憶素子側に切り替えさせる第２の制御とを前記サンプリング周期ごとに交互に行う制御部と、
を具備したことを特徴とするディジタル形保護継電器のサンプリング装置。
【請求項９】
前記チャンネル切替器の前段に介挿され前記複数のアナログ信号をおのおのサンプルホールドする複数のサンプルホールド素子、をさらに具備し、
前記制御部はさらに、前記サンプリング周期ごとに、前記複数のサンプルホールド素子に前記複数のアナログ信号をサンプルホールドさせるタイミングを与えるサンプルホールド指令を当該複数のサンプルホールド素子へ出力する、
ことを特徴とする請求項８に記載のディジタル形保護継電器のサンプリング装置。
【請求項１０】
前記制御部は、論理ゲートおよび遅延素子によって構成される論理演算回路であることを特徴とする請求項８に記載のディジタル形保護継電器のサンプリング装置。
【請求項１１】
前記制御部はさらに、前記Ａ−Ｄ変換器にサンプリングを行わせるＡ−Ｄ変換指令を当該Ａ−Ｄ変換器へ出力し、前記チャンネル切替器に前記複数の入力チャンネルを切り替えさせる入力チャンネル指定を生成して当該チャンネル切替器へ出力する、ことを特徴とする請求項８に記載のディジタル形保護継電器のサンプリング装置。
【請求項１２】
前記チャンネル切替器、前記Ａ−Ｄ変換器、前記第１の記憶素子、前記第２の記憶素子、前記データ入力切替器、前記データ出力切替器、または前記制御部のいずれかから選ばれる組み合わせで集積してなる集積回路を具備したことを特徴とする請求項８に記載のディジタル形保護継電器のサンプリング装置。
【請求項１３】
前記集積回路は、ＦＰＧＡ（Field Programmable Gate Array）またはＡＳＩＣ（Application Specific Integrated Circuit）からなることを特徴とする請求項１２に記載のディジタル形保護継電器のサンプリング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御精度が高く安定に動作するディジタル形保護継電器およびそのサンプリング装置に関する。
【背景技術】
【０００２】
保護継電器は、機器または線路に発生した故障を感知して動作する電気保安装置の一種であって、機器の損傷程度を軽減させ、また、故障区間を迅速に選択遮断するために設置する。保護継電器は、典型的には、電圧や電流の異常上昇や異常降下に応動して、その系統に係る警報または保護（遮断器の引き外しなど）を行う。
【０００３】
保護継電器の形式は、誘導形、可動鉄心形、静止形（電子形）などがあるが、最近はこれらに代わって、新たに開発されたディジタル形の普及が進んでいる。ディジタル形保護継電器は、電力系統から得たアナログ信号をサンプリングしてディジタル変換することによりサンプリングデータを生成し、このサンプリングデータを用いて所定の保護演算処理を行うことによりこの電力系統の故障を検出し、この故障の種類や箇所に応じて、保護動作を行うものである。
【０００４】
従来、ＣＰＵにより構成され、マルチプレクサおよびゲインコントロール部に対する切換信号であるマルチプレクサアドレスとサンプルホールド回路に対するサンプル信号とを出力し、かつ、デジタルデータ化された電力系信号により、リレー演算を行い電力系統の事故の検出によりトリップ信号を出力するデジタル信号処理部を備えた「デジタル保護継電装置」が知られている（例えば、特許文献１参照）。
【０００５】
また、タイミング制御回路から制御信号を出力し、マルチプレクサから出力される電気信号をアナログディジタル変換器によってディジタルの電気信号に変換してバッファメモリに格納し、この電気信号（サンプリングデータ）がＣＰＵに取り込まれる「ディジタル保護制御装置」が開示されている（例えば、特許文献２参照）。
【０００６】
【特許文献１】特開平６−２２４３９号公報（段落［００２３］、図１）
【特許文献２】特開２０００−５９９８０号公報（段落［００１７］−［００１８］、図１、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前記「デジタル保護継電装置」（特許文献１記載）では、デジタル信号処理部が、装置内の各要素へのタイミングを供給するとともに、電力系のデータ処理をも行うため、デジタル信号処理部のＣＰＵに処理負荷が集中している。このため、各要素の動作タイミングが不正確となる可能性があった。
【０００８】
また、前記「ディジタル保護制御装置」（特許文献２記載）では、バッファメモリにおいて読み出しおよび書き込みが輻輳するため、ＣＰＵがサンプリングデータを取り込む際に、このバッファメモリがボトルネックとなり、ＣＰＵの能力にかかわらず処理速度が制限され、動作の安定性向上や制御精度向上が困難である問題点があった。
【０００９】
そこで、本発明の目的は、制御精度が高く安定に動作するディジタル形保護継電器およびそのサンプリング装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明によるディジタル形保護継電器およびそのサンプリング装置は、第１の記憶素子がＡ−Ｄ変換器からサンプリングデータを入力されているときは、第２の記憶素子から保護演算装置へサンプリングデータが出力され、第２の記憶素子がＡ−Ｄ変換器からサンプリングデータを入力されているときは、第１の記憶素子から保護演算装置へサンプリングデータが出力される制御が、サンプリング周期ごとに交互に行われるように構成した。その具体的な技術思想については、後記する各実施形態を通じて、詳細に説明することとする。
【発明の効果】
【００１１】
本発明によれば、制御精度が高く安定に動作するディジタル形保護継電器およびそのサンプリング装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
次に、添付した図面を参照し、本発明による各実施形態について詳細に説明する。
（第１実施形態）
まず、図１から図３までを参照し、本発明による第１実施形態について説明する。
図１は、本発明による第１実施形態のディジタル形保護継電器１Ａを示すブロック図である。
【００１３】
ディジタル形保護継電器１Ａは、電力系統（図示せず）の各検出箇所で、この電力系統の電気的な物理量を読み取って所定周期でサンプリングし、これにより得られたサンプリングデータを用いて保護演算を行うことによりこの電気系統の故障を監視し、故障を検出したときは、故障に係る電気系統に対応する遮断器または警報器（いずれも図示せず）を動作させる電気保安機器である。
【００１４】
ディジタル形保護継電器１Ａは、電圧・電流検出部３０と、増幅部４０と、サンプリング装置１０Ａと、保護演算装置６０と、計測値表示部７１と、制御出力部７２とを具備している。ディジタル形保護継電器１Ａは、複数の入力チャンネルＡ１，Ａ２，…を有している。保護対象となる電力系統（図示せず）が三相三線式である場合について説明するが、三相四線式、単相三線式、単相二線式など、他の形式の電力系統を保護対象とすることも可能である。
【００１５】
電圧・電流検出部３０は、電力系統（図示せず）における各検出箇所の状態を示す検出信号（特許請求の範囲に記載の「アナログ信号」に相当）を各々取り出す機能を有する。検出信号は、これらの状態が、電圧値などのアナログ値によって示されるように取り出した信号である。電圧・電流検出部３０は、検出箇所の各相の電圧値に応じた検出信号を取り出すための変圧器３１，３１，３１と、検出箇所の各相の電流値に応じた検出信号を取り出すための変流器３２，３２，３２とを含んでいる。このように、検出対象に応じて、入力チャンネルＡ１，Ａ２，…が割り当てられ、変圧器３１や変流器３２などの変成器が挿入されている。
【００１６】
増幅部４０は、電圧・電流検出部３０からの検出信号の物理量（電圧値）を正規化する機能を有している。そのため、増幅部４０に含まれる増幅器４１，４１，…は、おのおの所定の増幅率に調定されている。そのため、検出条件の差異による検出信号の電圧低下や減衰のばらつきなどが補正される。
【００１７】
サンプリング装置１０Ａは、アナログ信号である検出信号の物理量を所定のサンプリング周期でアナログ−ディジタル変換し、サンプリングデータを生成する機能を有する。生成されたサンプリングデータは、データ線Ｄ２を通じて、保護演算装置６０へ所定の順序で伝送される。サンプリング装置１０Ａについては、後で詳述する。
【００１８】
保護演算装置６０は、サンプリング装置１０Ａによって生成されたサンプリングデータを用いて保護演算を行い、演算結果など、演算に関する情報を出力する機能を有する。保護演算装置６０は、データ入出力機能を有するコンピュータに、保護演算プログラムなどのプログラムをロードし、これらのプログラムを実行するためのデータを記憶させて実現できる。
【００１９】
保護演算装置６０は、さらに、サンプリングのタイミングのわずかなずれによる誤差を補正する機能を有することが好ましい。
【００２０】
計測値表示部７１は、保護演算装置６０から出力されたデータに基づき、電力系統（図示せず）から得られた計測値、保護演算結果、警告などの各種情報を表示する機能を有する。計測値表示部７１は、ＬＣＤ表示装置やＬＥＤ表示灯（いずれも図示せず）などの出力装置からなる。
【００２１】
制御出力部７２は、保護演算装置６０によって得られた演算結果に基づき、制御出力を行い、故障の種類や箇所に応じた遮断器または警報器（いずれも図示せず）を作動させる機能を有している。制御出力部７２は、例えば、制御継電器およびその駆動回路（いずれも図示せず）によって構成されている。
【００２２】
保護演算装置６０は、また、制御線Ｃ１によって、サンプリング装置１０Ａの制御部１１（後記）に接続され、サンプリング周期ごとに、その始期を示すサンプリング指令（Ｃ１）を供給する機能を有する。
【００２３】
なお、本説明において、指令または指示とは、指令内容または指示内容を示す情報そのもの、または、これらを伝送するための信号を意味する。また、これらの指令または指示は、これらが伝送される制御線の符号によっても表すこととする。
【００２４】
例えば、保護演算結果が電力系統のある箇所の故障（事故を含む）を示しているときは、制御出力部７２は、その箇所に係る遮断器を引き外し、故障区間を電力系統から切り離す。また例えば、保護演算結果が、電力系統のある箇所について、遮断器を直ちに動作させるべきでない程度の軽度の障害を示しているときは、制御出力部７２は、対応する警報器を鳴動させるなどにより、警報を行わせ、対策を促す。
【００２５】
次に、第１実施形態のサンプリング装置１０Ａについて、詳細に説明する。
このサンプリング装置１０Ａは、チャンネル切替器１２と、Ａ−Ｄ変換器１３と、第１の記憶素子１５と、第２の記憶素子１６と、データ入力切替器１４と、データ出力切替器１７と、制御部１１とを具備している。
【００２６】
チャンネル切替器１２は、制御部１１の制御により、入力チャンネルＡ１，Ａ２，…を切り替えるマルチプレクサである。入力チャンネルＡ１，Ａ２，…を通じて、チャンネル切替器１２へ検出信号が入力されると、チャンネル切替器１２は、入力チャンネルＡ１，Ａ２，…を、所定のサンプリング周期の間に順番に切り替えて、切り替えた入力チャンネル（Ａ１，Ａ２，…のいずれか）からの検出信号を、信号線Ｂ１を通じて、後段のＡ−Ｄ変換器１３へ出力する。チャンネル切替器１２は、サンプリング周期ごとに、同様の動作を繰り返す。
【００２７】
Ａ−Ｄ変換器１３は、入力されたアナログ信号である検出信号の物理量を、アナログ−ディジタル変換して、サンプリングデータを生成し、データ線Ｄ１を通じて、データ入力切替器１４へ出力する。検出信号の物理量は、典型的には電圧値（電位または電位差など）であり、あるタイミングの物理量を量子化することにより、サンプリングデータが得られる。
【００２８】
第１の記憶素子１５および第２の記憶素子１６は、少なくとも入力チャンネルＡ１，Ａ２，…の数ぶんのサンプリングデータを、書き換え可能に記憶できる記憶容量を有する素子である。
【００２９】
チャンネル切替器１２において、入力チャンネルＡ１，Ａ２，…の順で切り替えが行われる場合、第１の記憶素子１５および第２の記憶素子１６は、この順序で、サンプリングデータが書き込まれ、記憶が行われる。
【００３０】
データ入力切替器１４は、制御部１１の制御により、Ａ−Ｄ変換器１３から出力されたサンプリングデータを、第１の記憶素子１５または第２の記憶素子１６のいずれかに切り替えて入力する。
【００３１】
データ出力切替器１７は、制御部１１の制御により、第１の記憶素子１５または第２の記憶素子１６のいずれかに切り替えて、第１の記憶素子１５または第２の記憶素子１６のいずれかに記憶されているサンプリングデータが、保護演算装置６０によって読み取られるようにする。
【００３２】
制御部１１は、サンプリング装置１０Ａの各要素（１２〜１７）と制御線Ｃ２〜Ｃ１０）によって接続され、これらの各要素を制御する機能を有する。
【００３３】
図２は、制御部１１の構成例を示すブロック図であり、図３は、制御部１１から入出力される信号を示すタイミングチャートである（適宜、図１参照）。
制御部１１は、遅延器１１０，１１３，１１４と、チャンネル指定器１２１と、メモリアドレス指定器１２２と、チャンネル数計数判定器１２３と、反転器１２４とを具備している。
【００３４】
遅延器１１０，１１３，１１４は、おのおの所定の時間、入力された信号を遅延させる。遅延器１１３の遅延時間および遅延器１１４の遅延時間の合計時間は、入力チャンネル指定（Ｃ２）（図３（ｂ）参照）およびＡ−Ｄ変換指令（Ｃ３）（図３（ｃ）参照）の発生周期を規定する。
【００３５】
チャンネル指定器１２１およびメモリアドレス指定器１２２は、カウンタ（図示せず）からなり、パルス入力のたびにカウント値を出力し、１ずつカウントアップする。チャンネル指定器１２１の初期値は１であり、メモリアドレス指定器１２２の初期値は、第１の記憶素子１５および第２の記憶素子１６のメモリアドレスの最下位の値である。第１の記憶素子１５および第２の記憶素子１６（図１参照）が、ＦＩＦＯメモリまたはＦＩＬＯメモリであるときは、メモリアドレス指定器１２２は不要である。
【００３６】
チャンネル数計数判定器１２３は、カウンタおよび論理ゲート（いずれも図示せず）からなり、初期値として１が設定され、上限値として入力チャンネル数が設定されている。チャンネル数計数判定器１２３は、入力パルスを計数するとともに一方の端子（Ｙｅｓ）から出力し、入力パルス数が上限値を超えたときは、データ入力切替指令（Ｃ４，Ｃ５）を生成し、他方の端子（Ｎｏ）から出力する。
【００３７】
反転器１２４は、データ入力切替指令（Ｃ４，Ｃ５）を入力され、この信号の切り替え先と逆方向の切り替え先を示すデータ出力切替指令（Ｃ６，Ｃ７）を生成し、出力する。具体的には、反転器１２４は、データ入力切替器１４を第１の記憶素子１５側へ切り替えさせるデータ入力切替指令（Ｃ４）を入力されたときは、データ出力切替器１７を第２の記憶素子１６側へ切り替えさせるデータ出力切替指令（Ｃ７）を出力する。また、データ入力切替器１４を第２の記憶素子１６側へ切り替えさせるデータ入力切替指令（Ｃ５）を入力されたときは、データ出力切替器１７を第１の記憶素子１５側へ切り替えさせるデータ出力切替指令（Ｃ６）を出力する。
【００３８】
次に、制御部１１の動作について説明する。
（１）保護演算装置６０（図１参照）からは、サンプリング周期の始点を示すサンプリング指令（Ｃ１）（図３（ａ）参照）が、制御部１１へ入力される。
【００３９】
（２）サンプリング指令（Ｃ１）が、リセット信号として入力され、チャンネル指定器１２１、メモリアドレス指定器１２２、チャンネル指定器１２１の各カウント値が初期値にリセットされる。
【００４０】
（３）チャンネル数計数判定器１２３は、サンプリング指令（Ｃ１）の入力を契機とし、入力チャンネル数ぶんのパルスを、チャンネル指定器１２１およびメモリアドレス指定器１２２へ出力するとともに、データ書込指令（Ｃ１０）として、第１の記憶素子１５および第２の記憶素子１６（図１参照）へも出力する。こうして、第１の記憶素子１５または第２の記憶素子１６は、このタイミングで、サンプリングデータの書き込み動作を行う。
【００４１】
（４）チャンネル指定器１２１は、パルス入力に応じて、カウント数を、入力チャンネル指定（Ｃ２）として、チャンネル切替器１２（図１参照）へ出力する。
（５）遅延器１１３に係る遅延時間後、メモリアドレス指定器１２２は、カウント数を、メモリアドレス指定（Ｃ９）として、第１の記憶素子１５および第２の記憶素子１６（図１参照）へ出力する。
（６）さらに、遅延器１１４に係る遅延時間後、チャンネル数計数判定器１２３からのパルスが、データ書込指令（Ｃ１０）として、第１の記憶素子１５および第２の記憶素子１６（図１参照）へ出力される。
【００４２】
（７）前記した（３）の動作は、チャンネル数計数判定器１２３からの出力パルスが、チャンネル数計数判定器１２３へ再帰的に入力されることにより実現される。チャンネル数計数判定器１２３のカウント数が上限値に達したときは、サンプリング指令（Ｃ１）により示されるサンプリング周期の始点以降、チャンネル数分の指令および指定が、制御部１１から出力されたこととなる。したがって、チャンネル数計数判定器１２３は、カウント数が上限値を超えたときは、データ入力切替指令（Ｃ４またはＣ５）を生成し、他方の端子（Ｎｏ）からデータ入力切替指令（Ｃ４またはＣ５）として出力するとともに、反転器１２４へ出力する。
【００４３】
なお、チャンネル数計数判定器１２３は、あるサンプリング周期では、第１の記憶素子１５側への切り替えを意味するデータ入力切替指令（Ｃ４）を生成し、次のサンプリング周期では、第２の記憶素子１６側への切り替えを意味するデータ入力切替指令（Ｃ５）を生成し、サンプリング周期ごとにこれらの処理を繰り返す。
【００４４】
（８）反転器１２４は、データ入力切替指令（Ｃ４またはＣ５）を反転し、データ入力切替指令（Ｃ４）が入力されたときは、第２の記憶素子１６側への切替を意味するデータ入力切替指令（Ｃ７）を生成して出力し、データ入力切替指令（Ｃ５）が入力されたときは、第１の記憶素子１５側への切替を意味するデータ入力切替指令（Ｃ６）を生成して出力する。
（９）これら（１）〜（８）の処理を、サンプリング周期ごとに繰り返す。
【００４５】
図１に戻り、サンプリング装置１０Ａの動作の概要について説明する（適宜、図２および図３参照）。
（１）チャンネル切替器１２は、制御部１１からの入力チャンネル指定（Ｃ２）に従い、所定の切替周期で複数の入力チャンネルＡ１，Ａ２，…を切り替えて、切り替えられた１つの入力チャンネル（Ａ１，Ａ２，…のいずれか）を通じ入力されたアナログ値を、Ａ−Ｄ変換器１３へ出力する。
（２）Ａ−Ｄ変換器１３は、チャンネル切替器１２により切り替えられた入力チャンネル（Ａ１，Ａ２，…のいずれか）を通じて入力された検出信号を基に、制御部１１からのＡ−Ｄ変換指令（Ｃ３）に従い、サンプリングデータを生成する。
【００４６】
（３）あるサンプリング周期では、制御部１１からのデータ入力切替指令（Ｃ４）によって、データ入力切替器１４が、第１の記憶素子１５側に切り替わり、また、制御部１１からのデータ出力切替指令（Ｃ７）によって、データ出力切替器１７が、第２の記憶素子１６側に切り替わる。このため、Ａ−Ｄ変換器１３からのサンプリングデータは、第１の記憶素子１５へ出力され、記憶される。その間、第２の記憶素子１６から、記憶されているサンプリングデータが、保護演算装置６０へ伝送される。
（４）次のサンプリング周期では、制御部１１からのデータ入力切替指令（Ｃ５）によって、データ入力切替器１４が、第２の記憶素子１６側に切り替わり、また、制御部１１からのデータ出力切替指令（Ｃ６）によって、データ出力切替器１７が、第１の記憶素子１５側に切り替わる。このため、Ａ−Ｄ変換器１３からのサンプリングデータは、第２の記憶素子１６へ出力され、記憶される。その間、第１の記憶素子１５から、記憶されているサンプリングデータが、保護演算装置６０へ伝送される。
（５）サンプリング周期ごとに、前記した（３）および（４）の動作が繰り返される。
【００４７】
第１実施形態のディジタル形保護継電器１Ａおよびサンプリング装置１０Ａによれば、次の効果が得られる。
（１）制御部１１を備えているため、保護演算装置６０の演算負荷が低くなり、保護演算装置６０に要求される能力が低くて済み、また、ディジタル形保護継電器１Ａが安定に動作する。
（２）制御部１１の制御によって、サンプリング装置１０Ａの各部へ指令および指示が正確なタイミングで供給されるため、サンプリング装置１０Ａが安定に動作し、正確なサンプリングデータが生成および出力される。
（３）制御部１１を、ＣＰＵを含むコンピュータではなく、ハードウェアロジックによって構成することにより、プログラムを実行することによる不安定さを排除でき、信頼性を向上させることができる。また、各部へ出力される指令および指示のタイミングを正確にできる。
（４）第１の記憶素子１５および第２の記憶素子１６を備え、一方はサンプリングデータが書き込まれ、他方はサンプリングデータが読み出され、これがサンプリング周期ごとに切り替わるようにした。このため、各記憶素子（１５，１６）において、読み取りまたは書き込みのいずれかが行われることとなり、サンプリングデータの伝送速度の向上と、動作の安定とを図ることができる。
【００４８】
（第２実施形態）
次に、図４および図５を参照し、本発明による第２実施形態について説明する。
図４は、本発明による第２実施形態のディジタル形保護継電器１Ｂを示すブロック図である。
【００４９】
第２実施形態のディジタル形保護継電器１Ｂは、第１実施形態のディジタル形保護継電器１Ａにおいて、増幅部４０の後段にフィルタ部５０を介挿し、サンプリング装置１０Ａの代わりに、サンプリング装置１０Ｂを具備した構成である。
【００５０】
フィルタ部５０は、入力チャンネルＡ１，Ａ２，…におのおの介挿されるフィルタ５１，５１，…からなる。フィルタ５１，５１，…は、検出信号のうち不要な周波数成分を阻止し、目的の周波数成分を透過させるためのアナログフィルタであり、典型的には、高調波を取り除いて折り返し誤差を抑止するための低域フィルタである。あるいは、電力系統（図示せず）における基本波の２次高調波を抽出するために、この２次高調波を透過する帯域フィルタを用いるなど、検出目的に応じて、入力チャンネルＡ１，Ａ２，…ごとに適切なフィルタシェイプを有するフィルタを用いるとよい。
【００５１】
第２実施形態のサンプリング装置１０Ｂは、第１実施形態のサンプリング装置１０Ａの入力段に、サンプルホールド部２０をさらに前置した構成である。
サンプルホールド部２０は、入力チャンネルＡ１，Ａ２，…におのおの介挿されるサンプルホールド素子２１，２１，…からなる。
【００５２】
サンプルホールド素子２１，２１，…には、それぞれ、同一のタイミングで、制御部１１から、Ｓ／Ｈ指令（Ｃ８）が入力される。Ｓ／Ｈ指令（Ｃ８）は、保護演算装置６０から出力されるサンプリング指令（Ｃ１）とほぼ同時のタイミングで、サンプリング周期の始期を示す信号である。厳密には、後記するように、わずかにタイミングが遅れているが、周期はまったく同一である。サンプルホールド素子２１，２１，…は、Ｓ／Ｈ指令（Ｃ８）が入力された瞬間の検出信号の値を保持し、次のＳ／Ｈ指令（Ｃ８）が入力されるまで、保持した値を有する検出信号を出力し続ける機能を有する。次のＳ／Ｈ指令（Ｃ８）が入力されると、その瞬間の検出信号の値を保持し、その検出信号を同様に出力することを繰り返す。
【００５３】
なお、フィルタ部５０およびサンプルホールド部２０は、いずれか一方を備えるように構成してもよい。これにより、フィルタ部５０またはサンプルホールド部２０を備える費用を低減できる。
【００５４】
図５は、第２実施形態のサンプリング装置１０Ｂにおける制御部１１の構成例を示すブロック図である。
この制御部１１は、第１実施形態の制御部１１（図２参照）において、遅延器１１０の代わりに、遅延器１１１および遅延器１１２を具備した構成である。
遅延器１１１の遅延時間と、遅延器１１２の遅延時間との合計時間は、遅延器１１０の遅延時間と同じである。遅延器１１１および遅延器１１２は、直列に接続されているので、両者をあわせると、遅延器１１０（図２参照）として動作すると理解してもよい。
【００５５】
保護演算装置６０からのサンプリング指令（Ｃ１）は、遅延器１１１によって、遅延器１１０（図２参照）の遅延時間より短い時間遅延され、Ｓ／Ｈ指令（Ｃ８）として、サンプルホールド部２０（図４参照）へ出力されるとともに、遅延器１１２へ出力される。
その他の動作は、図２に示す制御部１１と同様であるので、省略する。
【００５６】
第２実施形態のディジタル形保護継電器１Ｂおよびサンプリング装置１０Ａによれば、第１実施形態の説明において述べた効果のほか、次の効果が得られる。
（１）フィルタ部５０によって、検出信号の不要な周波数成分を阻止することができるため、例えば折り返し誤差などを抑止して、検出精度を高めることができる。
（２）フィルタ部５０によって、検出信号から所望の周波数成分を取り出すことができるため、２次高調波成分の監視など、検出対象を多様に設定することができる。
（３）サンプルホールド部２０を設けたため、おのおのの入力チャンネルＡ１，Ａ２，…について、同時刻のサンプリングデータが容易に得られる。これに伴って、保護演算装置６０が補正演算を行うことによる処理負荷を低減できる。
【００５７】
（第３実施形態〜第７実施形態の総論）
次に、本発明の第３実施形態から第７実施形態までについて説明する。
図６〜図１０に示すように、第３実施形態〜第７実施形態のサンプリング装置１０Ｃ〜１０Ｇは、いずれも、第１実施形態のサンプリング装置１０Ａと同様に、チャンネル切替器１２と、Ａ−Ｄ変換器１３と、第１の記憶素子１５と、第２の記憶素子１６と、データ入力切替器１４と、データ出力切替器１７と、制御部１１とを具備している。ただし、これらのサンプリング装置１０Ｃ〜１０Ｇは、これらの各要素の全部または一部の組み合わせを集積回路化した構成を有する。
【００５８】
第３実施形態〜第７実施形態のディジタル形保護継電器（図示せず）は、第１実施形態のディジタル形保護継電器１Ａにおいて、サンプリング装置１０Ａの代わりに、第３実施形態〜第７実施形態のサンプリング装置１０Ｃ〜１０Ｇを用いて構成されている。あるいは、第２実施形態のディジタル形保護継電器１Ｂにおいて、サンプリング装置１０Ｂの代わりに、第３実施形態〜第７実施形態のサンプリング装置１０Ｃ〜１０Ｇを用いて構成してもよい。
【００５９】
第３実施形態〜第７実施形態で示す集積化は一例であって、設計目的などに応じて、他の組み合わせによって集積化を行ってもよい。例えば、サンプルホールド部２０（図４参照）も合わせて集積してもよい。
【００６０】
第３実施形態〜第７実施形態のサンプリング装置１０Ｃ〜１０Ｆおよびこれを用いたディジタル形保護継電器（図示せず）によれば、より多くの構成要素を集積し、集積度を高めることにより、回路面積を縮小でき、大量生産時の単価を低減できる。また、集積化によって素子数の減少を図れるので、組み立て工数を減少させて生産費用を低減でき、また、接続点が減少し、接続不良や断線などによる故障が生じにくくなるため、信頼性をより向上させることができる。さらに、同一回路への集積化を行わない要素を適切に選択することにより、設計の自由度を両立させることができる。
【００６１】
（第３実施形態）
図６は、本発明による第３実施形態のサンプリング装置１０Ｃを示すブロック図である。
このサンプリング装置１０Ｃは、第１の記憶素子１５、第２の記憶素子１６、データ入力切替器１４、データ出力切替器１７、および制御部１１を集積し、集積回路８０Ｃを形成した構成を有する。
【００６２】
集積回路８０Ｃおよび後記する集積回路８０Ｄ〜８０Ｇは、具体的には、ＦＰＧＡ（Field Programmable Gate Array）（図示せず）によって集積化を行うのが好適である。ＦＰＧＡは、プログラマブルなゲートアレイであって、所定の書き込みツール（図示せず）によって、所望のロジックを書き込むことができる。このため、ＦＰＧＡを用いてサンプリング装置を実現すれば、ディジタル形保護継電器のように、多品種少量生産の傾向が強い製品であっても、設計変更の容易さと、製品単価の低減とを両立することができる。
【００６３】
もっとも、集積化にあたっては、プログラマブルな他のデバイスを用いることも可能であり、例えば、大量生産が見込める場合などは、ＡＳＩＣ（Application Specific Integrated Circuit）を用いてもよい。
【００６４】
第３実施形態のサンプリング装置１０Ｃおよびこれを用いたディジタル形保護継電器（図示せず）によれば、前記した効果のほか、チャンネル切替器１２の設計変更が容易であるため、入力チャンネルＡ１，Ａ２，…の増減が容易にできる。このため、多数の検出信号によって精密な保護演算を行う大規模なディジタル形保護継電器（図示せず）や、少数の検出信号によって簡易な保護演算を行う小規模なディジタル形保護継電器（図示せず）などを容易に実現できる。
【００６５】
また、Ａ−Ｄ変換器１３の設計変更を容易に行えるので、Ａ−Ｄ変換時の量子化ピッチを小さくして、個々のサンプリングデータを高精度にして検出精度の向上を図ることが容易になる。あるいは、Ａ−Ｄ変換時の量子化ピッチを大きくして個々のサンプリングデータの大きさを小さくすることにより、データレートを変えなくても、サンプリング周波数を大きくして、高調波などに対する検出精度を向上させることが容易にできる。
【００６６】
（第４実施形態）
図７は、本発明による第４実施形態のサンプリング装置１０Ｄを示すブロック図である。
このサンプリング装置１０Ｄは、Ａ−Ｄ変換器１３、第１の記憶素子１５、第２の記憶素子１６、データ入力切替器１４、データ出力切替器１７、および制御部１１を集積し、集積回路８０Ｄを形成した構成を有する。
【００６７】
第４実施形態のサンプリング装置１０Ｄ、およびこれを用いたディジタル形保護継電器（図示せず）によれば、第３実施形態の説明において述べた効果のほか、Ａ−Ｄ変換器１３をさらに集積したことにより、さらなる集積度の向上に伴う効果を得ることができる。
【００６８】
（第５実施形態）
図８は、本発明による第５実施形態のサンプリング装置１０Ｅを示すブロック図である。
このサンプリング装置１０Ｅは、チャンネル切替器１２、Ａ−Ｄ変換器１３、第１の記憶素子１５、第２の記憶素子１６、データ入力切替器１４、データ出力切替器１７、および制御部１１を集積し、集積回路８０Ｅを形成した構成を有する。
【００６９】
第５実施形態のサンプリング装置１０Ｅ、およびこれを用いたディジタル形保護継電器（図示せず）によれば、多くの要素を集積したことにより、集積度の向上に伴う効果を最大限に享受できる。
【００７０】
（第６実施形態）
図９は、本発明による第６実施形態のサンプリング装置１０Ｆを示すブロック図である。
このサンプリング装置１０Ｆは、チャンネル切替器１２、Ａ−Ｄ変換器１３、および制御部１１を集積し、集積回路８０Ｆを形成した構成を有する。
【００７１】
第６実施形態のサンプリング装置１０Ｆ、およびこれを用いたディジタル形保護継電器（図示せず）によれば、第１の記憶素子１５および第２の記憶素子１６の仕様変更が容易になる。そのため、例えば、サンプリング周波数の変更などにより、データの読み書き速度の向上が要求されても、読み書き速度の高いものに仕様変更することにより、スループットを向上させることができる。
また、これに合わせて、データ入力切替器１４およびデータ出力切替器１７の仕様を変更し、スループットの向上や低雑音化を図ることが容易になる。
【００７２】
（第７実施形態）
図１０は、本発明による第７実施形態のサンプリング装置１０Ｇを示すブロック図である。
このサンプリング装置１０Ｇは、Ａ−Ｄ変換器１３および制御部１１を集積し、集積回路８０Ｇを形成した構成を有する。
【００７３】
第７実施形態のサンプリング装置１０Ｇ、およびこれを用いたディジタル形保護継電器（図示せず）によれば、第４実施形態および第６実施形態の説明において述べた効果を容易に得ることができる。
【産業上の利用可能性】
【００７４】
本発明によるサンプリング装置は、保護継電器のほか、計測メータなどにも適用可能である。
【図面の簡単な説明】
【００７５】
【図１】本発明による第１実施形態のディジタル形保護継電器を示すブロック図である。
【図２】制御部の構成例を示すブロック図である。
【図３】制御部から入出力される信号を示すタイミングチャートである。
【図４】本発明による第２実施形態のディジタル形保護継電器を示すブロック図である。
【図５】第２実施形態のサンプリング装置における制御部の構成例を示すブロック図である。
【図６】本発明による第３実施形態のサンプリング装置を示すブロック図である。
【図７】本発明による第４実施形態のサンプリング装置を示すブロック図である。
【図８】本発明による第５実施形態のサンプリング装置を示すブロック図である。
【図９】本発明による第６実施形態のサンプリング装置を示すブロック図である。
【図１０】本発明による第７実施形態のサンプリング装置を示すブロック図である。
【符号の説明】
【００７６】
１Ａ，１Ｂ    ディジタル形保護継電器
１０Ａ〜１０Ｇ  サンプリング装置
１１    制御部
１２    チャンネル切替器
１３    Ａ−Ｄ変換器
１４    データ入力切替器
１５    第１の記憶素子
１６    第２の記憶素子
１７    データ出力切替器
２０    サンプルホールド部
２１    サンプルホールド素子
３０    電圧・電流検出部
３１    変圧器
３２    変流器
４０    増幅部
４１    増幅器
５０    フィルタ部
５１    フィルタ
６０    保護演算装置
７１    計測値表示部
７２    制御出力部
８０Ｃ〜８０Ｇ  集積回路
１１０〜１１４  遅延器
１２１  チャンネル指定器
１２２  メモリアドレス指定器
１２３  チャンネル数計数判定器
１２４  反転器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004542519.tif 000009
【図９】
0004542519.tif 000010
【図１０】
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