(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に複数形成され、互いに離隔された第１導電型の第１半導体層と、
隣接する前記第１半導体層間に位置し且つ該第１半導体層に接するように前記第１絶縁膜上に、第１方向に沿って形成された、前記第１導電型と逆導電型の第２導電型の第２半導体層と、
複数の前記第２半導体層に接するように前記第１絶縁膜上に、前記第１方向に直交する第２方向に沿って形成された前記第２導電型の第３半導体層と、
前記第２半導体層上にゲート絶縁膜を介在して、前記第１方向に沿って形成されたゲート電極と、
前記第３半導体層上に第２絶縁膜を介在して、前記第２方向に沿って形成され、複数の前記ゲート電極を共通接続する第１配線層と、
少なくとも前記第３半導体層の前記第２方向に沿った一端に接するように前記第１絶縁膜上に形成された前記第２導電型の第４半導体層と、
前記第４半導体層に接し、且つ前記第４半導体層によって前記第１乃至第３半導体層と離隔されるように前記第１絶縁膜上に形成された前記第２導電型の第５半導体層と、
前記第４半導体層上に第３絶縁膜を介在して、前記第１方向に沿って形成され、前記第１配線層の前記第２方向に沿った一端に接する第２配線層と、
前記第５半導体層上に形成された第１コンタクトプラグと
を具備し、前記第１乃至第５半導体層は前記第１絶縁膜によって前記半導体基板と電気的に分離され、
前記第４半導体層の前記第１方向に沿った長さは、前記第３半導体層の前記第２方向に沿った長さよりも短い
ことを特徴とする半導体装置。
【請求項２】
隣接するもの同士でソースまたはドレインを共用し、且つゲート電極が共通接続された複数のＭＯＳトランジスタを同一の素子領域内に備えた半導体装置であって、
半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、前記半導体基板と電気的に分離された第１半導体層と、
前記第１半導体層上にゲート絶縁膜を介在して、第１方向に沿ったストライプ形状を有するように並列に複数形成された前記ゲート電極と、
前記第１半導体層上に第２絶縁膜を介在して、前記第１方向に直交する第２方向に沿った形状を有するように形成され、複数の前記ゲート電極を共通接続する第１配線層と、
前記第１配線層の前記第２方向に沿った一端に接するようにして、前記第１半導体層上に第３絶縁膜を介在して形成され、前記ゲート電極と平行に設けられた第２配線層と、
隣接する前記ゲート電極間に位置する前記第１半導体層内に前記第１絶縁膜に達するように形成された前記ソース及びドレインと、
前記第１、第２配線層直下に位置する前記第１半導体層内に設けられ、前記ＭＯＳトランジスタのボディ領域と同じ導電型の第１領域と、
前記第１領域を介して前記ソース及びドレインと離隔されるようにして前記第１半導体層内に設けられ、前記第１領域と同じ導電型の第２領域と、
前記第２領域上に形成された第１コンタクトプラグと
を具備し、前記第２配線層において前記第１半導体層とオーバーラップする領域の長手方向の長さは、前記第１配線層において前記第１半導体層とオーバーラップする領域の長手方向の長さよりも短い
ことを特徴とする半導体装置。
【請求項３】
隣接するもの同士でソースまたはドレインを共用し、且つゲート電極が共通接続された複数のＭＯＳトランジスタを同一の素子領域内に備えた半導体装置であって、
半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、前記半導体基板と電気的に分離された第１半導体層と、
前記第１半導体層内に設けられた第１導電型の第１領域と、
前記第１領域上に形成された第１コンタクトプラグと、
前記第１領域の周囲を取り囲むようにして前記第１半導体層内に設けられた前記第１導電型の第２領域と、
前記第１半導体層上にゲート絶縁膜を介在して複数形成され、それぞれが前記第１、第２領域の周囲を取り囲む枠状の形状を有し且つ入れ子状に配置された複数のゲート電極と、
前記第１半導体層上に第２絶縁膜を介在して、前記入れ子状に配置された複数のゲート電極の内側から外側に向かって放射状に形成され、複数の前記ゲート電極を共通接続する第１配線層と、
前記第２領域上に第３絶縁膜を介在して形成され、前記第１配線層の一端と接する第２配線層と、
隣接する前記ゲート電極間に位置する前記第１半導体層内に前記第１絶縁膜に達するように形成され、前記第１導電型と逆導電型の第２導電型の前記ソース及びドレインと、
前記第１配線層直下に位置する前記第１半導体層内に設けられ、前記第１導電型の第３領域と
を具備し、前記ＭＯＳトランジスタのボディ領域は、前記第３、第２領域を介して前記第１領域に電気的に接続される
ことを特徴とする半導体装置。
【請求項４】
前記第１絶縁膜上に形成された素子分離領域と、
前記素子分離領域上に形成された第３配線層と、
前記第３配線層上に形成され、ゲート電位が与えられる第２コンタクトプラグと
を更に備え、前記第２コンタクトプラグに与えられた前記ゲート電位は、前記ゲート電極に伝達されることを特徴とする請求項１乃至３いずれか１項記載の半導体装置。
【請求項５】
前記第１配線層の配線幅は、前記第２配線層の配線幅よりも小さい
ことを特徴とする請求項１乃至４いずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、例えばＳＯＩ（Silicon On Insulator）基板上に形成されたＭＯＳトランジスタの構造に関するものである。
【背景技術】
【０００２】
ＳＯＩは、絶縁膜上にシリコン層を形成した構造として、従来から広く知られている。このＳＯＩ上に形成された半導体素子は寄生容量が低く、高速動作が可能である。従って、ＳＯＩを用いることでＬＳＩの更なる高性能化が実現できるものと期待されている。
【０００３】
しかし、ＳＯＩ上に形成されたＭＯＳトランジスタは、チャネルが形成されるボディ領域の電位がフローティングとなることに起因した特異な動作現象を生じることがある。この現象は基板浮遊効果と呼ばれている。そして基板浮遊効果は、半導体素子におけるリーク電流や閾値電圧の変動を生じさせるという問題があった。そこで、基板浮遊効果を抑制するための種々の提案がなされている（例えば特許文献１〜４参照）。
【０００４】
また、アナログ用のＣＭＯＳ回路には櫛形構造が広く用いられる。櫛形構造を用いることで、電流供給能力に優れたＭＯＳトランジスタを省スペースで形成出来る。しかしながら、櫛形構造をＳＯＩに適用した場合、基板浮遊効果を如何にして抑制するか、という提案は、従来なされてこなかった。
【特許文献１】特開平６−２７５６３０号公報
【特許文献２】特開平７−６６４１１号公報
【特許文献３】特開平８−２１３５６４号公報
【特許文献４】特開平９−２５２１３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、基板浮遊効果を抑制出来る半導体装置を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様に係る半導体装置は、半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に複数形成され、互いに離隔された第１導電型の第１半導体層と、隣接する前記第１半導体層間に位置し且つ該第１半導体層に接するように前記第１絶縁膜上に、第１方向に沿って形成された、前記第１導電型と逆導電型の第２導電型の第２半導体層と、複数の前記第２半導体層に接するように前記第１絶縁膜上に、前記第１方向に直交する第２方向に沿って形成された前記第２導電型の第３半導体層と、前記第２半導体層上にゲート絶縁膜を介在して、前記第１方向に沿って形成されたゲート電極と、前記第３半導体層上に第２絶縁膜を介在して、前記第２方向に沿って形成され、複数の前記ゲート電極を共通接続する第１配線層と、少なくとも前記第３半導体層の前記第２方向に沿った一端に接するように前記第１絶縁膜上に形成された前記第２導電型の第４半導体層と、前記第４半導体層に接し、且つ前記第４半導体層によって前記第１乃至第３半導体層と離隔されるように前記第１絶縁膜上に形成された前記第２導電型の第５半導体層と、前記第４半導体層上に第３絶縁膜を介在して、前記第１方向に沿って形成され、前記第１配線層の前記第２方向に沿った一端に接する第２配線層と、前記第５半導体層上に形成された第１コンタクトプラグとを具備し、前記第１乃至第５半導体層は前記第１絶縁膜によって前記半導体基板と電気的に分離され、前記第４半導体層の前記第１方向に沿った長さは、前記第３半導体層の前記第２方向に沿った長さよりも短い。
【発明の効果】
【０００９】
この発明によれば、基板浮遊効果を抑制出来る半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
この発明の第１の実施形態に係る半導体装置について図１を用いて説明する。図１は、本実施形態に係るアナログ用ＣＭＯＳ回路の平面図である。
【００１２】
図示するようにＣＭＯＳ回路は、２つの素子領域ＡＡ１、ＡＡ２を有している。素子領域ＡＡ１、ＡＡ２は、図示せぬ半導体基板上に形成された絶縁膜上に設けられたｐ型半導体層である。２つの素子領域ＡＡ１、ＡＡ２は、互いに離隔しつつＹ方向に沿って並んでいる。素子領域ＡＡ１、ＡＡ２の周囲は素子分離領域ＳＴＩに囲まれており、素子領域ＡＡ１、ＡＡ２は素子分離領域ＳＴＩによって電気的に分離されている。各素子領域ＡＡ１、ＡＡ２上には、Ｙ方向に沿ったストライプ形状のゲート電極１０が、図示せぬゲート絶縁膜を介在して複数形成されている。ゲート電極１０は、Ｙ方向に直交するＸ方向に沿って並んでいる。ゲート電極１０の長手方向の一端は、素子領域ＡＡ１、ＡＡ２から素子分離領域ＳＴＩ上まで引き出されて、更に配線層１１に共通に接続されている。配線層１１は素子分離領域ＳＴＩ上に形成され、Ｘ方向に沿ったストライプ形状を有している。またゲート電極１０の長手方向の他端はそれぞれ素子領域ＡＡ１、ＡＡ２上に位置し、素子領域ＡＡ１、ＡＡ２上に形成された配線層１２にそれぞれ共通接続されている。配線層１２は、ゲート電極１０と同様に絶縁膜（図示せず）を介在して素子領域ＡＡ１、ＡＡ２上に形成され、Ｘ方向に沿ったストライプ形状を有している。配線層１２の各々は、その一端が素子領域ＡＡ１、ＡＡ２それぞれのＸ方向に沿った一端に達し、他端が素子領域ＡＡ１、ＡＡ２それぞれのＸ方向に沿った他端に達するように形成されている。すなわち配線層１２の各々は、Ｘ方向に沿って素子領域ＡＡ１、ＡＡ２を横断するように形成されている。
【００１３】
素子領域ＡＡ１、ＡＡ２において、ゲート電極１０のＸ方向に沿った両側に位置する領域にはｎ＋型不純物拡散層が形成されている。ｎ＋型不純物拡散層は、ＭＯＳトランジスタのソースまたはドレインとして機能する。図１において、“Ｓ”と記載された領域が、ソースとして機能するｎ＋型不純物拡散層が形成された領域であり、“Ｄ”と記載された領域が、ドレインとして機能するｎ＋型不純物拡散層が形成された領域である。ｎ＋型不純物拡散層は、ゲート電極１０及び配線層１２直下の領域には形成されず、これらの領域はｐ型ウェル領域として機能する。また素子領域ＡＡ１、ＡＡ２において、配線層１２よりも外側の領域、換言すれば配線層１２を挟んで配線層１１と相対する領域には、ｐ＋型不純物拡散層１３が形成されている。従って、ｐ＋型不純物拡散層１３は、ｐ型ウェル領域と電気的に接続されている。更に、ｐ＋型不純物拡散層１３上には複数のコンタクトプラグＣＰ１が形成されている。コンタクトプラグＣＰ１はｐ型ウェル領域に電位を与えるために用いられる。また、配線層１１上には複数のコンタクトプラグＣＰ２が形成されている。コンタクトプラグＣＰ２は、ゲート電極１０に電位を与えるために用いられる。
【００１４】
次に上記構成のアナログＣＭＯＳ回路の断面構造について図２乃至図６を用いて説明する。図２乃至図４は、図１におけるそれぞれＸ１−Ｘ１’線、Ｘ２−Ｘ２’線、Ｘ３−Ｘ３’線、Ｙ１−Ｙ１’線、及びＹ２−Ｙ２’線に沿った断面図である。なお、Ｘ１−Ｘ１’線、Ｘ２−Ｘ２’線、Ｘ３−Ｘ３’線に沿った構造については素子領域ＡＡ１についてのみ示すが、素子領域ＡＡ２においても同様の構成である。
【００１５】
まず図２を用いてＸ１−Ｘ１’線に沿った断面構造について説明する。図示するように、半導体基板１上には絶縁膜２が形成されている。絶縁膜２は例えばシリコン酸化膜等を用いて形成される。絶縁膜２上にはｐ型半導体層３が形成され、更に半導体層３の周囲を取り囲むようにして素子分離領域ＳＴＩが絶縁膜２に達する深さに形成されている。そして、素子分離領域ＳＴＩに取り囲まれた半導体層３が素子領域ＡＡ１となる。半導体層３内には、半導体層３表面から絶縁膜２に達するようにして、複数のｎ＋型不純物拡散層４が互いに離隔して形成されている。このｎ＋型不純物拡散層４が、前述したソース（Ｓ）またはドレイン（Ｄ）として機能する。隣接する拡散層４間の半導体層３上には、ゲート絶縁膜５を介在してゲート電極１０が形成されている。上記構成において、ｎ＋型不純物拡散層４とゲート電極１０とがＭＯＳトランジスタ６を形成する。従ってＭＯＳトランジスタ６は、隣接するもの同士でソースまたはドレインを共有している。半導体層３においてソース及びドレインが形成されていない領域は、ＭＯＳトランジスタ６のボディ領域として機能する。そしてこれらのＭＯＳトランジスタ６が集まって、サイズの大きい１つのＭＯＳトランジスタとして機能する。
【００１６】
次に図３を用いてＸ２−Ｘ２’線に沿った断面構造について説明する。図示するように、半導体基板１上の絶縁膜２上にはｐ型半導体層３が形成されている。半導体層３上には、絶縁膜７を介在して配線層１２が形成されている。配線層１２は、半導体層３を完全に被覆するようにして設けられる。配線層１２直下の半導体層３には、図２と異なりｎ＋型不純物拡散層は形成されておらず、ＭＯＳトランジスタ６のｐ型ボディ領域と接している。
【００１７】
次に図４を用いてＸ３−Ｘ３’線に沿った断面構造について説明する。図示するように、半導体基板１上の絶縁膜２上にはｐ＋型不純物拡散層１３が形成されている。ｐ＋型不純物拡散層１３は、図３に示した半導体層３と接している。そしてｐ＋型不純物拡散層１３上にはコンタクトプラグＣＰ１が形成されている。
【００１８】
次に図５を用いてＹ１−Ｙ１’線に沿った断面構造について説明する。図示するように、半導体基板１上には絶縁膜２が形成されている。絶縁膜２上には半導体層３が形成され、更に半導体層３の周囲を取り囲むようにして素子分離領域ＳＴＩが絶縁膜２に達する深さに形成されている。そして、素子分離領域ＳＴＩに取り囲まれた半導体層３が素子領域ＡＡ１、ＡＡ２となる。素子領域ＡＡ１、ＡＡ２間に位置する素子分離領域ＳＴＩ上には、絶縁膜８を介在して配線層１１が形成されている。また配線層１１上にはコンタクトプラグＣＰ２が形成されている。半導体層３中には、ｎ＋型不純物拡散層４及びｐ＋型不純物拡散層１３が互いに離隔して形成されている。拡散層４は、半導体層３表面から絶縁膜２に達するようにして形成されている。拡散層４、１３間の半導体層３上には、絶縁膜７を介在して配線層１２が形成されている。なお、拡散層４は配線層１２、１１間に位置し、拡散層１３は配線層１２を境として拡散層４の反対側に位置する。そして、拡散層１３上にコンタクトプラグＣＰ１が形成されている。
【００１９】
次に図６を用いてＹ２−Ｙ２’線に沿った断面構造について説明する。図５と同様に、半導体層３上には配線層１１、１２が形成されている。更に配線層１１、１２間の半導体層３上には、ゲート絶縁膜５を介在してゲート電極１０が形成されている。ゲート電極１０は、その一端が配線層１１に達し、他端が配線層１２に達するようにして形成されている。また、ゲート電極１０直下に位置する半導体層３にはｎ＋型不純物拡散層４は形成されておらず、ＭＯＳトランジスタ６のボディ領域として機能する。
【００２０】
上記のように、本実施形態に係るアナログ用ＣＭＯＳ回路によれば、下記（１）の効果が得られる。  
（１）ＳＯＩを用いたアナログ用ＣＭＯＳ回路における基板浮遊効果を抑制出来る。  
本実施形態に係る構成であると、ｐ＋型不純物拡散層１３からＭＯＳトランジスタ６のボディ領域に対して電位を与えることが出来る。従って、ＭＯＳトランジスタ６のボディ領域が電気的にフローティングの状態となることを防止出来、基板浮遊効果の発生を抑制出来る。
【００２１】
また、素子領域ＡＡ１、ＡＡ２上には配線層１２が設けられている。通常、ソース及びドレイン上には低抵抗化の為にシリサイド膜が形成されることが一般的である。シリサイド膜の形成工程は大まかには次の通りである。まずゲート電極及びソース、ドレイン領域を形成する。次に全面に金属層を形成する。そして熱処理を行う。その結果、シリコンと金属との反応により、ゲート上面、ソース上面、及びドレイン上面にシリサイド膜が形成される。この際、ゲート側壁には側壁絶縁膜が形成することで、電気的にショートが発生することを防止する。このような製造方法によるため、異なる電圧が与えられる複数の領域がある場合、それらの領域上に形成されるシリサイド膜は互いに接触しないように形成される必要がある。例えばソース及びドレインに関しては、両者の間にゲート電極が存在する。従って、ゲート電極が存在する領域でシリサイド膜は互いに分離されるため、ソースとドレインとがショートしない。これはソース及びドレインとｐ＋型不純物拡散層１３との間についても同様である。金属層の形成時にソース及びドレインとｐ＋型不純物拡散層１３との接触部分が露出していると、ソース及びドレイン上のシリサイド膜と、ｐ＋型不純物拡散層１３上のシリサイド膜とがショートする。そこで本実施形態では図１に示すように、ソース及びドレインとｐ＋型不純物拡散層１３とを分離するようにして配線層１２が形成されている。従って、ソース及びドレイン上のシリサイド膜と、ｐ＋型不純物拡散層１３上のシリサイド膜とは、配線層１２によって分離され、両者がショートすることを防止出来る。
【００２２】
次にこの発明の第２の実施形態に係る半導体装置について図７を用いて説明する。本実施形態は、上記第１の実施形態においてボディ領域に電位を与えるためのコンタクトプラグの位置を変えたものである。図７は、本実施形態に係るアナログ用ＣＭＯＳ回路の平面図である。
【００２３】
図示するようにＣＭＯＳ回路は、３つの素子領域ＡＡ３〜ＡＡ５を有している。素子領域ＡＡ３〜ＡＡ５は、図示せぬ半導体基板上に形成された絶縁膜上に設けられたｐ型半導体層である。素子領域ＡＡ４は素子領域ＡＡ３のＸ方向における一端に接しており、素子領域ＡＡ５は素子領域ＡＡ３のＸ方向における他端に接している。素子領域ＡＡ３〜ＡＡ５の周囲は素子分離領域ＳＴＩに囲まれている。素子領域ＡＡ３上には、Ｘ方向に直交するＹ方向に沿ったストライプ形状のゲート電極２０が、図示せぬゲート絶縁膜を介在して複数形成されている。複数のゲート電極２０はＸ方向に沿って平行に並んでいる。ゲート電極２０の長手方向の一端は、素子領域ＡＡ３のＹ方向における一端まで引き出され、他端は素子領域ＡＡ３のＹ方向における他端まで引き出されている。更にゲート電極２０は、配線層２１に共通に接続されている。配線層２１は、ゲート電極２０と同様に絶縁膜（図示せず）を介在して素子領域ＡＡ３上に形成され、Ｘ方向に沿った形状を有している。また配線層２１は、その長手方向の一端が素子領域ＡＡ４上まで引き出され、他端が素子領域ＡＡ５上まで引き出されるようにして形成されている。すなわち配線層２１は、Ｘ方向に沿って素子領域ＡＡ３を横断するように形成されている。素子領域ＡＡ４、ＡＡ５上には、絶縁膜（図示せず）を介して配線層２２がゲート電極２０と平行に形成されている。すなわち、配線層２２はＹ方向に沿ったストライプ形状を有している。そして配線層２２のＹ方向における一端は、素子領域ＡＡ４、ＡＡ５のＹ方向における一端に達し、配線層２２のＹ方向における他端は、素子領域ＡＡ４、ＡＡ５のＹ方向における他端に達するように形成されている。すなわち配線層２２は、素子領域ＡＡ４またはＡＡ５を縦断するように形成されている。
【００２４】
素子領域ＡＡ３〜ＡＡ５において、ゲート電極２０のＸ方向に沿った両側に位置する領域にはｎ＋型不純物拡散層が形成されている。ｎ＋型不純物拡散層は、ＭＯＳトランジスタのソースまたはドレインとして機能する。図７において、“Ｓ”と記載された領域が、ソースとして機能するｎ＋型不純物拡散層が形成された領域であり、“Ｄ”と記載された領域が、ドレインとして機能するｎ＋型不純物拡散層が形成された領域である。ｎ＋型不純物拡散層は、ゲート電極２０及び配線層２１、２２直下の領域には形成されない。また素子領域ＡＡ４、ＡＡ５において、配線層２２よりも外側の領域、換言すれば配線層２２を挟んでゲート電極２０と相対する領域には、ｐ＋型領域２３が形成されている。更に、ｐ＋型領域２３上には複数のコンタクトプラグＣＰ３が形成されている。コンタクトプラグＣＰ３はｐ型ウェル領域に電位を与えるために用いられる。また、配線層２２上には複数のコンタクトプラグＣＰ４が形成されている。コンタクトプラグＣＰ４は、ゲート電極２０に電位を与えるために用いられる。
【００２５】
次に上記構成のアナログＣＭＯＳ回路の断面構造について図８乃至図１３を用いて説明する。図８乃至図１３は、図７におけるそれぞれＸ４−Ｘ４’線、Ｘ５−Ｘ５’線、Ｙ３−Ｙ３’線、Ｙ４−Ｙ４’線、Ｙ５−Ｙ５’線、及びＹ６−Ｙ６’線に沿った断面図である。
【００２６】
まず図８を用いてＸ４−Ｘ４’線に沿った断面構造について説明する。図示するように、半導体基板３０上には絶縁膜３１が形成されている。絶縁膜３１上にはｐ型半導体層３２が形成され、更に素子分離領域ＳＴＩが絶縁膜２に達する深さに形成されている。そして、素子分離領域ＳＴＩに取り囲まれた半導体層３２が素子領域ＡＡ３〜ＡＡ５となる。素子領域ＡＡ３となる半導体層３２内には、半導体層３２表面から絶縁膜２に達するようにして、複数のｎ＋型不純物拡散層３３が互いに離隔して形成されている。このｎ＋型不純物拡散層３３が、前述したソース（Ｓ）またはドレイン（Ｄ）として機能する。隣接する拡散層３３間の半導体層３２上には、ゲート絶縁膜３４を介在してゲート電極２０が形成されている。上記構成において、ｎ＋型不純物拡散層３３とゲート電極２０とがＭＯＳトランジスタ３７を形成する。すなわち、ＭＯＳトランジスタ３７は、隣接するもの同士でソースまたはドレインを共有している。半導体層３２においてソース及びドレインが形成されていない領域は、ＭＯＳトランジスタ３７のボディ領域として機能する。そしてこれらのＭＯＳトランジスタ３７の集合が、サイズの大きい１つのＭＯＳトランジスタとして機能する。素子領域ＡＡ４、ＡＡ５となる半導体層３２中には、素子領域ＡＡ４、ＡＡ５に隣接するＭＯＳトランジスタ３７のソース（またはドレイン）として機能するｎ＋型不純物拡散層３３の一部が形成されている。更にｐ＋型不純物拡散層２３が拡散層３３と離隔して形成されている。また、拡散層３３、２３間の半導体層３２上には、絶縁膜３５を介在して配線層２２が形成されている。そして、拡散層２３上にはコンタクトプラグＣＰ３が形成されている。
【００２７】
次に図９を用いてＸ５−Ｘ５’線に沿った断面構造について説明する。図示するように、素子領域ＡＡ３〜ＡＡ５となる半導体層３２内にｎ＋型不純物拡散層３３は形成されていない。素子領域ＡＡ４、ＡＡ５となる半導体層３２内にはｐ＋型不純物拡散層２３が形成され、半導体層３２上に絶縁膜３５を介在して配線層２２が形成されている。２つの配線層２２間に位置する半導体層３２上には、絶縁膜３６を介在して配線層２１が形成されている。すなわち配線層２１は、素子領域ＡＡ３における半導体層３２の全面を被覆しており、更にゲート電極２０に接し且つ配線層２２に達するように形成される。そして、配線層２２上にはコンタクトプラグＣＰ４が形成されている。コンタクトプラグＣＰ４は、ゲート電極２０に電位を与えるために用いられる。
【００２８】
次に図１０を用いてＹ３−Ｙ３’線に沿った断面構造について説明する。図示するように、半導体基板３０上には絶縁膜３１が形成されている。絶縁膜３１上には半導体層３２（素子領域ＡＡ３）が形成され、更に半導体層３２の周囲を取り囲むようにして素子分離領域ＳＴＩが絶縁膜３１に達する深さに形成されている。半導体層３２中には、ＭＯＳトランジスタ３７のドレイン（またはソース）として機能するｎ＋型不純物拡散層３３が、互いに離隔するようにして形成されている。拡散層３３は、半導体層３２表面から絶縁膜３１に達している。隣接する拡散層３３間の半導体層３２上には、絶縁膜３６を介在して配線層２１が形成されている
次に図１１を用いてＹ４−Ｙ４’線に沿った断面構造について図１１を用いて説明する。図示するように、半導体層３２中にはｎ＋型不純物拡散層は形成されていない。また図１０と同様に、半導体層３２上には絶縁膜３６を介在して配線層２１が形成されている。更に半導体層３２上には、配線層２１から素子領域ＡＡ３の一端及び他端にわたって、ゲート電極２０がゲート絶縁膜３４を介在して形成されている。すなわち、Ｙ４−Ｙ４’線に沿った領域では、素子領域ＡＡ３は全てｐ型領域であり、且つそのｐ型領域の上面全面は配線層２１及びゲート電極２０によって被覆されている。
【００２９】
次に図１２を用いてＹ５−Ｙ５’線に沿った断面構造について図１２を用いて説明する。図示するように、半導体基板３０上には絶縁膜３１が形成されている。絶縁膜３１上には半導体層３２が形成され、更に半導体層３２の周囲を取り囲むようにして素子分離領域ＳＴＩが絶縁膜３１に達する深さに形成されている。そして、素子分離領域ＳＴＩに取り囲まれた半導体層３２が素子領域ＡＡ４となる。素子領域ＡＡ４となる半導体層３２中にはｎ＋型不純物拡散層は形成されておらず、ｐ型領域となっている。更に半導体層３２上には、絶縁膜３５を介在して配線層２２が形成されている。配線層２２はＹ方向において、素子領域ＡＡ４の一端から他端にわたって形成されている。すなわちＹ５−Ｙ５’線に沿った領域では、半導体層３２の上面全面が配線層２２に被覆されている。そして、配線層２２上にコンタクトプラグＣＰ４が形成されている。コンタクトプラグＣＰ４はゲート電位を与えるために用いられる。
【００３０】
次に図１３を用いてＹ６−Ｙ６’線に沿った断面構造について説明する。図示するように、素子領域ＡＡ４となる半導体層３２中にはｐ＋型不純物拡散層２３が形成されている。そして拡散層２３上にはコンタクトプラグＣＰ３が形成されている。コンタクトプラグＣＰ３は、ＭＯＳトランジスタ３７のボディ領域に電位を与えるために用いられる。
【００３１】
図１４は、図７に対応した素子領域ＡＡ３〜ＡＡ５の平面図であり、ｐ型領域とｎ型領域の配置の様子を示している。図中において“ｐ−ｂｏｄｙ”と記載された領域は、ＭＯＳトランジスタ３７のボディ領域として機能する領域である。図示するように、素子領域ＡＡ３〜ＡＡ５において、ゲート電極２０及び配線層２１、２２直下の領域はｐ型領域とされている。従って、ＭＯＳトランジスタ３７のボディ領域は、配線層２１直下のｐ領域及び配線層２２直下のｐ領域を介してｐ＋型不純物拡散層２３に電気的に接続されている。そのため、コンタクトプラグＣＰ３からＭＯＳトランジスタ３７のボディ領域に対して電位を与えることが出来る。
【００３２】
本実施形態のような構成であると、上記第１の実施形態で説明した（１）の効果に加えて、下記（２）の効果をあわせて得られる。  
（２）半導体装置の性能を向上出来る（その１）。  
本実施形態に係る構成であると、上記第１の実施形態で説明した構成に比べて寄生容量が低下し、ＣＭＯＳ回路の入力容量が低下する。従って、アナログ用ＣＭＯＳ回路のアナログ特性（例えばカットオフ周波数）を向上出来る。この点について以下、詳細に説明する。
【００３３】
第１の実施形態に係る構成においてｐ＋型不純物拡散層１３は、ｐ型不純物が半導体層３へイオン注入され、更に熱処理によりｐ型不純物が活性化されることにより形成される。従ってイオン注入の際には、ｐ＋型不純物拡散層１３の形成予定領域以外にはマスク材を形成して、これらの領域にｐ型不純物が導入されないようにする必要がある。この様子を図１５及び図１６に示す。図１５は第１の実施形態に係るＣＭＯＳ回路のｐ＋型不純物拡散層１３形成時の平面図であり、図１に対応している。図１６は図１５におけるＹ１−Ｙ１’線に沿った断面図である。
【００３４】
図示するようにマスク材１４は、ＭＯＳトランジスタ６のソース及びドレインを完全に被覆しつつ、拡散層１３形成予定領域部分を露出するように設けられる。第１の実施形態で説明したとおり、シリサイド膜のショートを防止するためにソース及びドレインと拡散層１３形成予定領域との間には配線層１２が存在する。従って、マスク材１４はその端部が配線層１２上に位置するように設けられる。よって、マスク材１４加工時に用いるフォトリソグラフィ工程において合わせずれが発生してもマスク材１４の端部が配線層１２上に位置するように、配線層１２の配線幅には加工マージンを取る必要がある。例えば最初加工寸法（設計ルール）が０．１４μｍであったとすると、ゲート１０の配線幅（ゲート長）Ｌｇは０．１４μｍで設計できるが、配線層１２の配線幅Ｗ１は少なくとも０．５μｍ以上にしなければならない。
【００３５】
ところが、配線層１２は半導体層３上に絶縁膜７を介在して存在する。すなわち、半導体層３、絶縁膜７、及び配線層１２による寄生容量が存在する。寄生容量は、配線層１２の半導体層３に対向する面の面積に比例して大きくなる。よって配線幅Ｗ１が大きくなるほど寄生容量も大きくなる。そして寄生容量の存在は、ＣＭＯＳ回路のアナログ特性劣化の原因となる。例えば図１５に示す構成において素子領域ＡＡ１、ＡＡ２のＸ方向に沿った長さＬ１が７．２μｍ、ゲート幅Ｗｇが５μｍであったとすると、カットオフ周波数は８０ＧＨｚから６１ＧＨｚに低下する。
【００３６】
しかし本実施形態に係る構成であると、上記寄生容量を大幅に低減できる。本実施形態においても、ｐ＋型不純物拡散層２３は、半導体層３２へのｐ型不純物のイオン注入と熱処理により形成される。従ってイオン注入の際には、ｐ＋型不純物拡散層２３の形成予定領域以外にはマスク材が形成される。この際の様子を図１７及び図１８に示す。図１７は本実施形態に係るＣＭＯＳ回路のｐ＋型不純物拡散層２３形成時の平面図であり、図７に対応している。図１８は図１７におけるＸ４−Ｘ４’線に沿った断面図である。
【００３７】
図示するようにマスク材３８は、ＭＯＳトランジスタ３７のソース及びドレインを完全に被覆しつつ、拡散層２３形成予定領域部分を露出するように設けられる。第１の実施形態で説明したとおり、シリサイド膜のショートを防止するためにソース及びドレインと拡散層２３形成予定領域との間には配線層２２が存在する。従って、マスク材３８はその端部が配線層２２上に位置するように設けられる。よって、配線層２２の配線幅Ｗ２はフォトリソグラフィ工程における合わせずれを考慮して設計する必要があり、例えば第１の実施形態の配線層１２と同様に０．５μｍである。しかし、本実施形態に係る配線層２２は、第１の実施形態の配線層１２と異なり、ゲート電極を共通接続する必要が無く、素子領域ＡＡ４、ＡＡ５をＹ方向に沿って縦断さえすれば良い。従って、素子領域ＡＡ３のＸ方向の長さをＬ２、素子領域ＡＡ４、ＡＡ５のＹ方向の長さをＬ３とすれば、Ｌ３＜Ｌ２（＝Ｌ１）とすることが出来る。その結果、配線層２２と素子領域ＡＡ４、ＡＡ５とがオーバーラップする面積は、第１の実施形態において配線層１２と素子領域ＡＡ１、ＡＡ２とがオーバーラップする面積よりも小さくなる。すなわち本実施形態によれば、配線層２２に起因する寄生容量を、第１の実施形態において配線層１２に起因する寄生容量よりも大幅に小さくすることが出来る。
【００３８】
また本実施形態に係る構成であると、第１の実施形態における配線層１２の代わりに配線層２１が、複数のゲート電極２０を共通接続する。そして配線層２１は素子領域ＡＡ３上に存在する。しかし、配線層２１については前述のマージンを考慮する必要がないため、最小加工寸法（＝ゲート長Ｌｇ２）により形成出来る。従って、配線層２１に起因する寄生容量は無視できる程度である。
【００３９】
以上の結果、本実施形態によれば、ＣＭＯＳ回路の入力容量を第１の実施形態に比べて大幅に削減出来、ＣＭＯＳ回路のアナログ特性の劣化を抑制出来る。例えばＬ２（＝Ｌ１）＝７．２μｍ、Ｌｇ２（＝Ｌｇ１）＝０．１４μｍ、Ｗ２（＝Ｗ１）＝０．５μｍとした場合、カットオフ周波数は７０ＧＨｚである。
【００４０】
なお、本実施形態において配線層２２を、図１９に示すようにＹ方向に沿って延長しても良い。図１９は、本実施形態の第１変形例に係るＣＭＯＳ回路の平面図である。図示するように、配線層２２のＹ方向の長さは、図７よりも大きくされている。本構成であると、コンタクトプラグＣＰ４の数を図７の場合よりも増やすことが出来るので、ＣＭＯＳ回路の入力抵抗を低減出来る。また、配線層２２と素子領域ＡＡ４、ＡＡ５とのオーバーラップ面積は図７の場合と同じであるので、寄生容量も図７の場合と同じである。
【００４１】
更に、素子領域ＡＡ４、ＡＡ５のＹ方向の長さは、図２０に示すように素子領域ＡＡ３のＹ方向の長さと同じかそれ以上であっても良い。図２０は、本実施形態の第２変形例に係るＣＭＯＳ回路の平面図である。図２０に示す構成であると、コンタクトプラグＣＰ３の数を増やせるため、ＣＭＯＳ回路の動作信頼性を向上出来る。なお図２０の構成であると、図７や図１９に示す構成に比べて寄生容量は増える。しかし、配線層２２と素子領域ＡＡ４、ＡＡ５とのオーバーラップ面積が、図１における配線層１２と素子領域ＡＡ１、ＡＡ２とのオーバーラップ面積よりも小さければ、寄生容量は第１の実施形態よりも小さく、上記（２）の効果は得られる。
【００４２】
次にこの発明の第３の実施形態に係る半導体装置について説明する。本実施形態は、上記第２の実施形態において、素子分離領域上に設けた配線層上でゲートコンタクトを設けるものである。図２１は本実施形態に係るアナログ用ＣＭＯＳ回路の平面図であり、図２２及び図２３は、図２１におけるＹ７−Ｙ７’線及びＹ８−Ｙ８’線に沿った断面図である。
【００４３】
図示するように、本実施形態に係るＣＭＯＳ回路は、上記第２の実施形態に係る構成において、更に配線層２４を備えている。配線層２４はＹ方向に沿ったストライプ形状を有しており、ゲート電極２０の長手方向の一端に接続されている。すなわち複数のゲート電極２０は、その一端が配線層２４に共通に接続され、他端が配線層２１に共通接続されている。そして、ゲート電極２０に電位を与えるために使用されるコンタクトプラグＣＰ４は、配線層２２上ではなく配線層２４上に設けられる。その他の構成は第２の実施形態と同様である。
【００４４】
本実施形態に係る構成であると、上記第１、第２の実施形態で説明した（１）、（２）の効果に加えて、下記（３）の効果が得られる。  
（３）半導体装置の性能を向上出来る（その２）。  
本実施形態に係る構成であると、配線層２４がコンタクトプラグＣＰ４を形成する領域として設けられている。従って、コンタクトプラグＣＰ４の数を増やすことが出来る。その結果、ゲート信号が各ＭＯＳトランジスタ３７のゲート２０に速やかに伝達され、ＭＯＳトランジスタ３７の動作速度及び動作信頼性を向上出来る。
【００４５】
なお図２４に示すように、本実施形態に係る構成と、第２の実施形態で説明した図７に示す構成とを組み合わせても良い。図２４は本実施形態の第１変形例に係るＣＭＯＳ回路の平面図である。図示するように、図２１に示す構成において、更に配線層２２上にもコンタクトプラグＣＰ４を設けても良い。勿論、図２４において配線層２２をＹ方向に更に延長しても良い。
【００４６】
また図２５に示すように、本実施形態に係る構成を、図２０に示す構成に適用しても良い。図２５は本実施形態の第２変形例に係るＣＭＯＳ回路の平面図である。図示するように、図２０に示す構成において、更に配線層２４を設けても良い。
【００４７】
次にこの発明の第４の実施形態に係る半導体装置について説明する。本実施形態は、上記第１乃至第３の実施形態で説明した構成を、コロビノ型の構成に適用したものである。図２６は、本実施形態に係るアナログ用ＣＭＯＳ回路の平面図である。
【００４８】
図示するようにＣＭＯＳ回路は、素子分離領域ＳＴＩ１に周囲を囲まれた四角形の素子領域ＡＡ６上に形成される。素子領域ＡＡ６は、半導体基板上に形成された絶縁膜上に設けられたｐ型半導体層である。素子領域ＡＡ６上には、四角形の窓枠状の形状を有する複数のゲート電極４０が、その四角形の中心を同じくするようにして、すなわち入れ子状に、ゲート絶縁膜を介在して設けられている。更に素子領域ＡＡ６上には、複数のゲート電極を共通接続する配線層４１が、上記四角形の中心部から外部に向かって放射状に設けられている。配線層４１の一端は素子領域ＡＡ６の外側に引き出され、素子分離領域ＳＴＩ１上に形成された配線層４４に接続されている。配線層４１の他端は素子領域ＡＡ６の中心部に位置し、素子領域ＡＡ６上に形成された配線層４２に接続されている。
【００４９】
素子領域ＡＡ６においてゲート電極４０の両側に位置する領域にはｎ＋型不純物拡散層が形成されている。ｎ＋型不純物拡散層は、ＭＯＳトランジスタのソースまたはドレインとして機能する。図２６において、“Ｓ”と記載された領域がソースとして機能するｎ＋型不純物拡散層が形成された領域であり、“Ｄ”と記載された領域がドレインとして機能するｎ＋型不純物拡散層が形成された領域である。ｎ＋型不純物拡散層は、ゲート電極４０及び配線層４１、４２直下の領域には形成されず、これらの領域はｐ型ウェル領域として機能する。また、配線層４２に周囲を取り囲まれた領域内にはｐ＋型不純物拡散層４３が形成されている。従って、拡散層４３はｐ型ウェル領域と電気的に接続されている。更に素子領域ＡＡ６において、最も内側にあるゲート電極４０の更に内側には、複数の素子分離領域ＳＴＩ２が互いに離隔して形成されている。そして配線層４２は、隣接する素子分離領域ＳＴＩ２間の領域に設けられ、且つ、一方の素子分離領域ＳＴＩ２上から他方の素子分離領域ＳＴＩ２上にわたって延設されている。ｐ＋型不純物拡散層４３上には複数のコンタクトプラグＣＰ３が形成されている。コンタクトプラグＣＰ３はｐ型ウェル領域に電位を与えるために用いられる。また、配線層４４上には複数のコンタクトプラグＣＰ４が形成されている。コンタクトプラグＣＰ４は、ゲート電極４０に電位を与えるために用いられる。
【００５０】
次に上記構成のアナログＣＭＯＳ回路の断面構造について図２７乃至図２９を用いて説明する。図２７乃至図２９は、図２６におけるそれぞれＹ９−Ｙ９’線、Ｙ１０−Ｙ１０’線、及びＹ１１−Ｙ１１’線に沿った断面図である。
【００５１】
まず図２７を用いてＹ９−Ｙ９’線に沿った断面構造について説明する。図示するように、半導体基板５０上には絶縁膜５１が形成されている。絶縁膜５１は例えばシリコン酸化膜等を用いて形成される。絶縁膜５１上にはｐ型半導体層５２が形成され、更に半導体層５２の周囲を取り囲むようにして素子分離領域ＳＴＩ１が絶縁膜５１に達する深さに形成されている。そして、素子分離領域ＳＴＩに取り囲まれた半導体層５２が素子領域ＡＡ６となる。半導体層５２内には、半導体層５２表面から絶縁膜５１に達するようにして、複数のｎ＋型不純物拡散層５３が互いに離隔して形成されている。このｎ＋型不純物拡散層５３が、前述したソース（Ｓ）またはドレイン（Ｄ）として機能する。隣接する拡散層５３間の半導体層５２上には、ゲート絶縁膜５４を介在してゲート電極４０が形成されている。上記構成において、ｎ＋型不純物拡散層５３とゲート電極４０とがＭＯＳトランジスタ５６を形成する。従ってＭＯＳトランジスタ５６は、隣接するもの同士でソースまたはドレインを共有している。半導体層５２においてソース及びドレインが形成されていない領域は、ＭＯＳトランジスタ５６のボディ領域として機能する。そしてこれらのＭＯＳトランジスタ５６の集合が、サイズの大きい１つのＭＯＳトランジスタとして機能する。また素子領域ＡＡ６の中心部においては、隣接する拡散層５３間の半導体層５２上に、絶縁膜５５を介在して配線層４１が形成されている。
【００５２】
次に図２８を用いてＹ１０−Ｙ１０’線に沿った断面構造について説明する。図示するようにＹ１０−Ｙ１０’線に沿った断面構造は、図２７に示した構成において、素子領域ＡＡ６の中心部に位置するｐ型半導体層５２と、それに隣接するドレイン５３との間に素子分離領域ＳＴＩ２を設けたものである。素子分離領域ＳＴＩ２は絶縁膜５１に達するようにして形成される。更に配線層４１の代わりに配線層４２が設けられる。配線層４２は、素子分離領域ＳＴＩ２間の半導体層５２上に、絶縁膜５７を介在して形成される。
【００５３】
次に図２９を用いてＹ１１−Ｙ１１’線に沿った断面構造について説明する。図示するように絶縁膜５１上に形成されたｐ型半導体層５２には、ｎ＋型不純物拡散層は形成されていない。また半導体層５２の中央部にｐ＋型不純物拡散層４３が形成されている。従って、Ｙ１１−Ｙ１１’線に沿った領域では、素子領域ＡＡ６はその全てがｐ型領域となっている。素子領域ＡＡ６を取り囲むようにして絶縁膜５１上に形成された素子分離領域ＳＴＩ１上には、配線層４４が絶縁膜５８を介在して形成されている。半導体層５２上には、ｐ＋型不純物拡散層４３を取り囲むようにして、配線層４２が絶縁膜５７を介在して形成されている。更に、配線層４２と配線層４４とを接続するようにして、配線層４１が絶縁膜５５を介在して半導体層５５上に形成されている。拡散層４３上にはコンタクトプラグＣＰ３が形成され、配線層４４上にはコンタクトプラグＣＰ４が形成されている。
【００５４】
図３０は、図２６に対応した素子領域ＡＡ６の平面図であり、ｐ型領域とｎ型領域の配置の様子を示している。図中において“ｐ−ｂｏｄｙ”と記載された領域は、ＭＯＳトランジスタ５６のボディ領域として機能する領域である。図示するように、素子領域ＡＡ６においてゲート電極４０及び配線層４１、４２直下の領域はｐ型領域とされている。そして素子領域ＡＡ６の中央部、すなわち配線層４２直下の領域と素子分離領域ＳＴＩ２とに周囲を囲まれた領域にはｐ＋型不純物拡散層４３が形成されている。従って、ＭＯＳトランジスタ５６のボディ領域は、配線層４１、４２直下のｐ型領域を介して拡散層４３に接続されている。そのため、コンタクトプラグＣＰ３からＭＯＳトランジスタ５６のボディ領域に対して電位を与えることが出来る。
【００５５】
上記のような構成であると、コロビノ型の構成であっても、上記第１乃至第３の実施形態で説明した（１）乃至（３）の効果が得られる。これらの効果について以下詳細に説明する。
【００５６】
まず（１）の効果について説明する。本実施形態に係る構成であると、図３０を用いて説明したように、ｐ＋型不純物拡散層４３からＭＯＳトランジスタ５６のボディ領域に対して電位を与えることが出来る。従って、ＭＯＳトランジスタ５６のボディ領域が電気的にフローティングの状態となることを防止出来、基板浮遊効果の発生を抑制出来る。また本実施形態では図２６及び図３０に示すように、ＭＯＳトランジスタ５６のソース及びドレインとｐ＋型不純物拡散層４３とを分離するようにして配線層４２が形成されている。従って製造工程時において、ソース及びドレイン上のシリサイド膜とｐ＋型不純物拡散層４３上のシリサイド膜とは、配線層４２によって分離され、両者がショートすることを防止出来る。
【００５７】
次に（２）の効果について説明する。本実施形態においてｐ＋型不純物拡散層４３は、ｐ型不純物の半導体層３へのイオン注入と熱処理とによって形成される。従ってイオン注入の際には、ｐ＋型不純物拡散層４３の形成予定領域以外にはマスク材を形成する。この様子を図３１に示す。図３１は本実施形態に係るＣＭＯＳ回路のｐ＋型不純物拡散層４３形成時の平面図である。
【００５８】
図示するようにマスク材５９は、ＭＯＳトランジスタ５６のソース及びドレインを完全に被覆しつつ、拡散層４３形成予定領域部分を露出するように設けられる。上記したとおり、シリサイド膜のショートを防止するためにソース及びドレインと拡散層４３形成予定領域との間には配線層４２が存在する。従って、マスク材５９はその端部が配線層４２上に位置するように設けられる。そのため、配線層４２の配線幅はフォトリソグラフィ工程における合わせずれを考慮して設計する必要があり、例えば第１の実施形態の配線層１２と同様に０．５μｍである。しかし配線層４２は、ＭＯＳトランジスタ５６に取り囲まれた領域、換言すれば素子領域ＡＡ６の中心部に配置される。従って配線層４２と半導体層５２とがオーバーラップする面積は小さくて済む。そのため、配線層４２に起因する寄生容量は非常に小さい。
【００５９】
また本実施形態に係る構成であると、配線層４１が複数のゲート電極４０を共通接続する。そして配線層４１は半導体層５２上に位置する。しかし配線層４２は最小加工寸法で設計出来るため、配線層４２に起因する寄生容量は無視できる程度である。以上により、コロビノ型のＣＭＯＳ回路の入力容量を低減出来、ＣＭＯＳ回路のアナログ特性の劣化を抑制出来る。例えばカットオフ周波数は７８ＧＨｚである。
【００６０】
更に、配線層４４を設けることによってコンタクトプラグＣＰ４を複数形成出来るため、ゲートの入力抵抗を低減出来、上記（３）の効果が得られる。
【００６１】
なお、上記実施形態では窓枠状のゲート電極４０の形状が四角形である場合を例に挙げて説明したが、多角形であれば良い。例えば三角形や五角形、またはそれ以上の多角形であっても良い。但し、ゲート電極４０の形状は角の多い方が好ましい。なぜならフォトリソグラフィ技術を用いてパターニング工程においては、角度が小さいほど角部におけるゲート幅が大きくなる傾向があるからである。すなわち、角度が大きいほどゲート幅は均一となり、ＭＯＳトランジスタとしての性能が向上する。より好ましくは、角度が鋭角にならない四角形以上の多角形であることが望ましい。また、図３２に示すように、ゲート電極４０は円形の形状を有していても良い。図３２は本実施形態の第１変形例に係るＣＭＯＳ回路の平面図である。図示するようにゲート電極４０が同心円状に形成されている場合には、ゲート電極４０のゲート幅は全ての部分でほぼ均一に出来る。
【００６２】
また図３３に示すように、上記実施形態において素子領域ＡＡ６の外側に拡散層４３を形成しても良い。図３３は本実施形態の第２変形例に係るＣＭＯＳ回路の平面図である。図示するように、素子領域ＡＡ６の周囲に更に素子領域ＡＡ７が形成されている。そして、素子領域ＡＡ７となる半導体層５２内にはｐ＋型不純物拡散層４３が形成されている。更に素子領域ＡＡ７上には配線層４４が形成されおり、拡散層４３は配線層４４によってＭＯＳトランジスタ５６のソース及びドレインと離隔されている。配線層４４直下の素子領域ＡＡ７内はｐ型領域とされている。従って、素子領域ＡＡ７内の拡散層４３は、配線層４４、４１直下の領域を介してＭＯＳトランジスタ５６のボディ領域と電気的に接続されている。そして、素子領域ＡＡ７内の拡散層４３上にコンタクトプラグＣＰ３が形成されている。このような構成とすることで、コンタクトプラグＣＰ３の数を増やすことが出来る。また図３３に示すように、コンタクトプラグＣＰ４を配線層４２上に形成しても良い。更に、配線層４１の方向や本数も本実施形態で図示したものに限定されない。
【００６３】
以上のように、この発明の第１乃至第４の実施形態に係る半導体装置によれば、ＳＯＩ基板を用いたアナログ用ＣＭＯＳ回路において、基板浮遊効果の発生を抑制出来る。また、複数のＭＯＳトランジスタを接続する配線層と、ボディ領域に電位を与えるためのｐ型領域とを隣接させずに離隔することで、該配線層の配線幅を小さくしている。従ってＣＭＯＳ回路の入力容量を低減出来、ＣＭＯＳ回路のアナログ特性を向上出来る。図３４は第２、第３の実施形態に係るＣＭＯＳ回路の平面図であり、ｎ型領域とｐ型領域の配置を示しており、図１４と同様の領域を示している。すなわち第２、第３の実施形態に係る構成では、半導体基板上に絶縁膜を介在して形成されたｐ型シリコン層３２中には、隣接するゲート電極間に位置するようにしてｎ型のソース３３及びドレイン３３が形成される。また半導体層３２において、ソース３３とドレイン３３との間の領域であってゲート電極直下の領域は、ｐ型のボディ領域が設けられる。更に半導体層３２は、ｐ型の第１領域３２−１及び第２領域３２−２を有する。第１領域３２−１は、ゲート電極２０を共通接続する配線層２１直下の領域であって、複数のボディ領域に接している。第２領域３２−２は、第１領域３２−１を介してソース３３及びドレインと離隔されるようにして設けられている。図１９においてはＬ２＞Ｌ３である場合について説明したが、配線層２２において半導体層３２とオーバーラップする領域のＹ方向の長さＬ２が、配線層２１において半導体層３２とオーバーラップする領域の長手方向の長さ、すなわち配線層２１のＸ方向の長さＬ４よりも短ければ良い。
【００６４】
図３４は第４の実施形態に係るＣＭＯＳ回路の平面図であり、ｎ型領域とｐ型領域の配置を示しており、図３０と同様の領域を示している。すなわち第４の実施形態に係る構成では、半導体基板上に絶縁膜を介在して形成されたｐ型シリコン層３２の中央部に、ｐ型の第１領域５２−１が形成されている。第１領域５２−１上にはコンタクトプラグＣＰ３が設けられる。更に第１領域５２−１の周囲には、第１領域５２−１に接し且つ第１領域５２−１の周囲を取り囲むようにして、ｐ型の第２領域５２−２が設けられる。そしてシリコン層３２上には、それぞれが第１、第２領域５２−１、５２−２の周囲を取り囲む枠状の形状を有し且つ入れ子状に配置された複数のゲート電極４０が形成される。ゲート電極４０直下の領域は、ＭＯＳトランジスタのｐ型ボディ領域となる。そして、第２領域５２−２から半導体層５２−３の外周に向かって放射状にｐ型の第３領域５２−３が設けられる。第３領域５２−３上には配線層４１が形成される。このような構成において、ボディ領域は第２、第３領域５２−２、５２−３を介在して第１領域５２−１に電気的に接続される。また第１領域５２−１は、第２領域５２−２及び素子分離領域ＳＴＩ２によって、ドレイン５３と電気的に分離されている。
【００６５】
図３６はＣＭＯＳ回路のゲート電圧に対するカットオフ周波数ｆＴを示したグラフであり、ボディ領域に電位を与えるコンタクトプラグを形成しない構成（基板コンタクト無し）、及び第２、第４の実施例に係る構成を同一条件で設計した場合について示している。図示するように、ボディ領域の電位がフローティングである構成では最もカットオフ周波数が低く、第４の実施形態に係る構成（コロビノ型）がアナログ特性において最も優れている。
【００６６】
なお上記第１乃至第３の実施形態では、Ｙ方向に沿って配線層１１、２１を挟んだ両側にＭＯＳトランジスタが形成される場合について説明したが、いずれか一方にのみ形成されても良い。図３７は第１乃至第３の実施形態の第１変形例に係るＣＭＯＳ回路の平面図であり、図３８は図３７におけるｎ型領域とｐ型領域との配置を示し、図３９は拡散層２３形成時におけるマスク材３８の様子を示す平面図である。図示するように、ゲート電極２０は配線層２１の一方の側面にのみ形成されている。拡散層２３は、配線層２１、２２直下の領域を介してボディ領域に接続される。このような構成であっても、図３９に示すように配線層２１はその全面がマスク材３８に被覆されるため、配線層２１の配線幅を小さく出来、上記実施形態と同様の効果が得られる。また図４０のＣＭＯＳ回路の平面図に示すように、図３７に示す構成において、第３の実施形態と同様に更に配線層２４を設け、配線層２４上にコンタクトプラグＣＰ４を形成しても良い。
【００６７】
上記第１乃至第４の実施形態で説明したＣＭＯＳ回路の応用例について図４１を用いて説明する。図４１は無線通信用ＬＳＩのブロック図であり、例えば近距離無線通信モジュールのブロック図である。図示するように、近距離無線通信モジュール８０は、アンテナ９０、ＲＦブロック１００、及びベースバンドコントローラ１２０を備えている。アンテナ９０は、無線信号の送受信を行う。ベースバンドコントローラ１２０は、データの復調及び変調を行う。そして図示せぬインターフェースを介して、近距離無線通信モジュール８０は例えばパーソナルコンピュータや、ＰＤＡ、プリンタ、携帯電話、並びにテレビなどの家電製品等と接続される。
【００６８】
ＲＦブロック１００は、ＲＦフィルタ１０１、ＲＦスイッチ１０２、ローノイズアンプ１０３、ミキサ１０４、強度検波回路１０５、バンドパスフィルタ１０６、ゲインコントロールアンプ１０７、Ａ／Ｄコンバータ１０８、ガウシアンローパスフィルタ１０９、ＰＬＬ（Phase Locked Loop）回路１１０、電圧制御発振回路１１１、及びパワーアンプ１１２を備えている。
【００６９】
データの受信時において、到来した無線搬送波信号（以下ＲＦ信号）は、アンテナ９０で受信された後、ＲＦフィルタ１０１を介してＲＦブロック１００に取り込まれる。そしてＲＦ信号は、スイッチ１０２によってローノイズアンプ１０３に送られ、ローノイズアンプ１０３は、ＲＦ信号の信号強度を増幅する。ローノイズアンプ１０３で増幅されたＲＦ信号は、ミキサ１０４において電圧制御発振回路１１１の出力するローカル信号ＬＯとミキシングされ、中間周波数ＩＦにダウンコンバートされる。バンドパスフィルタ１０６は、中間周波数ＩＦにダウンコンバートされたＲＦ信号（ＩＦ信号）のうち、指定されたチャネル周波数帯域のみを通過させる。そしてゲインコントロールアンプ１０７は、バンドパスフィルタ１０６を通過したＩＦ信号の信号振幅を、Ａ／Ｄコンバータ１０８のダイナミックレンジに入るように制御する。次にＡ／Ｄコンバータ１０８が、ＩＦ信号をディジタル信号に変換する。Ａ／Ｄコンバータ１０８でサンプリングされたＩＦ信号は、ベースバンド処理を行うベースバンドコントローラ１２０に送られ、ベースバンドコントローラ１２０はＩＦ信号の復調を行う。強度検波回路１０５は、ＩＦ信号の強度に応じて、ローノイズアンプ１０３における増幅の程度を制御する。
【００７０】
他方、データの送信時においては、ベースバンドコントローラ１２０はディジタルデータをガウシアンローパスフィルタ１０９に転送し、ガウシアンローパスフィルタ１０９はディジタルデータの高周波成分を抑制する。そしてガウシアンローパスフィルタ１０９の出力は、電圧制御発振回路１１１の変調端子に送られる。電圧制御発振回路１１１は、ガウシアンローパスフィルタ１０９の出力に基づいて、発振信号の出力周波数を変調する。なお、電圧制御発振回路１１１の出力周波数は、ＰＬＬ回路１１０によって、予め所定のチャネル周波数に設定されている。電圧制御発振回路１１１から出力される発振信号は、パワーアンプ１１２によって所望のパワーに増幅され、ＲＦスイッチ１０２及びＲＦフィルタ１０１を介して、アンテナ９０から送信される。無線通信システムでは、送受信機間の距離に応じて電波の強度が大きく変動する。そのため強度検波回路１０５は、受信信号強度に応じて増幅器１１３の増幅率を調整して、ＩＦ信号の信号強度を安定にする。
【００７１】
図４２はローノイズアンプ１０３の回路図である。図示するようにローノイズアンプ１０３は抵抗素子１３０、１３１、ｎチャネルＭＯＳトランジスタ１３２、１３３、及び電流源回路１３４を備えている。抵抗素子１３０、１３１の一端は電源電圧Ｖｄｄに接続され、他端はそれぞれＭＯＳトランジスタ１３２、１３３のドレインに接続されている。ＭＯＳトランジスタ１３２、１３３のソースは電流源回路１３４に接続され、ゲートにはそれぞれ正の入力電圧Ｖin(+)及び負の入力電圧Ｖin(-)がＲＦスイッチ１０２から与えられる。そしてＭＯＳトランジスタ１３２、１３３のドレイン電位が出力電圧として出力される。
【００７２】
図４３はパワーアンプ１１２の回路図である。図示するようにパワーアンプ１１２は、抵抗素子１３５及びｎチャネルＭＯＳトランジスタ１３６を備えている。抵抗素子１３５の一端は電源電圧Ｖｄｄに接続され、他端はＭＯＳトランジスタ１３６のドレインに接続されている。ＭＯＳトランジスタ１３６のソースは接地され、ゲートには正の入力電圧Ｖin(+)が電圧制御発信回路１１１から与えられる。
【００７３】
上記構成のローノイズアンプ１０３及びパワーアンプ１１２のＭＯＳトランジスタ１３２、１３３、１３６として、第１乃至第４の実施形態で説明したＣＭＯＳ回路を適用することが望ましい。なぜなら、ＲＦブロック１００において特にローノイズアンプ１０３及びパワーアンプ１１２が周波数の高い信号を扱うからである。
【００７４】
すなわち、上記実施形態に係る半導体装置は、  
１．半導体基板上に形成された第１絶縁膜と、  
前記第１絶縁膜上に複数形成され、互いに離隔された第１導電型の第１半導体層と、  
隣接する前記第１半導体層間に位置し且つ該第１半導体層に接するように前記第１絶縁膜上に形成された、前記第１導電型と逆導電型の第２導電型の第２半導体層と、  
複数の前記第２半導体層に接するように前記第１絶縁膜上に形成された前記第２導電型の第３半導体層と、  
前記第２半導体層上にゲート絶縁膜を介在して形成されたゲート電極と、  
前記第３半導体層上に第２絶縁膜を介在して形成され、複数の前記ゲート電極を共通接続する第１配線層と、  
少なくとも前記第３半導体層に接するように前記第１絶縁膜上に形成された前記第２導電型の第４半導体層と、  
前記第４半導体層に接し、且つ前記第４半導体層によって前記第１乃至第３半導体層と離隔されるように前記第１絶縁膜上に形成された前記第２導電型の第５半導体層と、  
前記第４半導体層上に第３絶縁膜を介在して形成された第２配線層と、  
前記第５半導体層上に形成された第１コンタクトプラグとを具備し、前記第１乃至第５半導体層は前記第１絶縁膜によって前記半導体基板と電気的に分離され、前記第４半導体層の長手方向の長さは、前記第３半導体層の長手方向よりも短い。  
２．隣接するもの同士でソースまたはドレインを共用し、且つゲート電極が共通接続された複数のＭＯＳトランジスタを同一の素子領域内に備えた半導体装置であって、半導体基板上に形成された第１絶縁膜と、  
前記第１絶縁膜上に形成され、前記半導体基板と電気的に分離された第１半導体層と、  
前記第１半導体層上にゲート絶縁膜を介在して、第１方向に沿ったストライプ形状を有するように並列に複数形成された前記ゲート電極と、  
前記第１半導体層上に第２絶縁膜を介在して、前記第１方向に直交する第２方向に沿ったストライプ形状を有するように形成され、複数の前記ゲート電極を共通接続する第１配線層と、  
前記第１配線層の前記第２方向に沿った一端に接するようにして、前記第１半導体層上に第３絶縁膜を介在して形成され、前記ゲート電極と平行に設けられた第２配線層と、  
隣接する前記ゲート電極間に位置する前記第１半導体層内に前記第１絶縁膜に達するように形成された前記ソース及びドレインと、  
前記第１、第２配線層直下に位置する前記第１半導体層内に設けられ、前記ＭＯＳトランジスタのボディ領域と同じ導電型の第１領域と、  
前記第１領域を介して前記ソース及びドレインと離隔されるようにして前記第１半導体層内に設けられ、前記第１領域と同じ導電型の第２領域と、  
前記第２領域上に形成された第１コンタクトプラグとを具備し、前記第２配線層において前記第１半導体層とオーバーラップする領域の長手方向の長さは、前記第１配線層において前記第１半導体層とオーバーラップする領域の長手方向の長さよりも短い。  
３．隣接するもの同士でソースまたはドレインを共用し、且つゲート電極が共通接続された複数のＭＯＳトランジスタを同一の素子領域内に備えた半導体装置であって、半導体基板上に形成された第１絶縁膜と、  
前記第１絶縁膜上に形成され、前記半導体基板と電気的に分離された第１半導体層と、  
前記第１半導体層内に設けられた第１導電型の第１領域と、  
前記第１領域上に形成された第１コンタクトプラグと、  
前記第１領域の周囲を取り囲むようにして前記第１半導体層内に設けられた前記第１導電型の第２領域と、  
前記第１半導体層上にゲート絶縁膜を介在して複数形成され、それぞれが前記第１、第２領域の周囲を取り囲む枠状の形状を有し且つ入れ子状に配置された複数のゲート電極と、  
前記第１半導体層上に第２絶縁膜を介在して、前記入れ子状の内側から外側に向かって放射状に形成され、複数の前記ゲート電極を共通接続する第１配線層と、  
前記第２領域上に第３絶縁膜を介在して形成された第２配線層と、  
隣接する前記ゲート電極間に位置する前記第１半導体層内に前記第１絶縁膜に達するように形成され、前記第１導電型と逆導電型の第２導電型の前記ソース及びドレインと、  
前記第１配線層直下に位置する前記第１半導体層内に設けられ、前記第１導電型の第３領域とを具備し、前記ＭＯＳトランジスタのボディ領域は、前記第３、第２領域を介して前記第１領域に電気的に接続される。  
４．上記１乃至３いずれかにおいて、前記絶縁膜上に形成された素子分離領域と、前記素子分離領域上に形成され、前記第１配線層に接続される第３配線層と、前記第３配線層上に形成され、ゲート電位が与えられる第２コンタクトプラグとを更に備える。  
５．上記１乃至４いずれかにおいて、前記第１配線層の配線幅は、前記第２配線層の配線幅よりも小さい。  
６．上記１において、前記第１絶縁膜上に形成され、前記第１乃至第５半導体層の周囲を取り囲む素子分離領域を更に備え、  
前記ゲート電極は、前記第２半導体層の一方の縁部から相対する他方の縁部にわたって、第１方向に沿ったストライプ形状を有するように形成され、前記第１配線層は、前記第１方向に直交する第２方向に沿ったストライプ形状を有し、前記第２配線層は、前記第１配線層の前記第２方向に沿った一端に接し、且つ前記第４半導体層の一方の縁部から相対する他方の縁部にわたって前記ゲート電極と平行に配置される。  
７．上記１において、前記第１絶縁膜上に形成され、前記第１乃至第５半導体層の周囲を取り囲む素子分離領域を更に備え、  
前記ゲート電極は、多角形の枠状の形状を有し且つ前記第４、第５半導体層の周囲を取り囲む入れ子状に配置され、複数の前記第１配線層は、前記第４半導体層から前記第３半導体層を介在して前記素子分離領域に達するように放射状に設けられる。  
８．上記２において、いずれかの前記ゲート電極において前記第１半導体層とオーバーラップする領域の長手方向の長さは、前記第２配線において前記第１半導体層とオーバーラップする領域の長手方向の長さに等しい。  
９．上記１乃至３において、前記第２配線層上に形成され、ゲート電位が与えられる第２コンタクトプラグを更に備える。
【００７５】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００７６】
【図１】この発明の第１の実施形態に係るＣＭＯＳ回路の平面図。
【図２】図１におけるＸ１−Ｘ１’線に沿った断面図。
【図３】図１におけるＸ２−Ｘ２’線に沿った断面図。
【図４】図１におけるＸ３−Ｘ３’線に沿った断面図。
【図５】図１におけるＹ１−Ｙ１’線に沿った断面図。
【図６】図１におけるＹ２−Ｙ２’線に沿った断面図。
【図７】この発明の第２の実施形態に係るＣＭＯＳ回路の平面図。
【図８】図７におけるＸ４−Ｘ４’線に沿った断面図。
【図９】図７におけるＸ５−Ｘ５’線に沿った断面図。
【図１０】図７におけるＹ３−Ｙ３’線に沿った断面図。
【図１１】図７におけるＹ４−Ｙ４’線に沿った断面図。
【図１２】図７におけるＹ５−Ｙ５’線に沿った断面図。
【図１３】図７におけるＹ６−Ｙ６’線に沿った断面図。
【図１４】この発明の第２の実施形態に係るＣＭＯＳ回路の平面図であり、素子領域内のｐ型領域とｎ型領域との配置を示す図。
【図１５】この発明の第１の実施形態に係るＣＭＯＳ回路の平面図であり、イオン注入工程時の様子を示す図。
【図１６】図１５におけるＹ１−Ｙ１’線に沿った断面図。
【図１７】この発明の第２の実施形態に係るＣＭＯＳ回路の平面図であり、イオン注入工程時の様子を示す図。
【図１８】図１７におけるＸ４−Ｘ４’線に沿った断面図。
【図１９】この発明の第２の実施形態の第１変形例に係るＣＭＯＳ回路の平面図。
【図２０】この発明の第２の実施形態の第２変形例に係るＣＭＯＳ回路の平面図。
【図２１】この発明の第３の実施形態に係るＣＭＯＳ回路の平面図。
【図２２】図２１におけるＹ７−Ｙ７’線に沿った断面図。
【図２３】図２１におけるＹ８−Ｙ８’線に沿った断面図。
【図２４】この発明の第３の実施形態の第１変形例に係るＣＭＯＳ回路の平面図。
【図２５】この発明の第３の実施形態の第２変形例に係るＣＭＯＳ回路の平面図。
【図２６】この発明の第４の実施形態に係るＣＭＯＳ回路の平面図。
【図２７】図２６におけるＹ９−Ｙ９’線に沿った断面図。
【図２８】図２６におけるＹ１０−Ｙ１０’線に沿った断面図。
【図２９】図２６におけるＹ１１−Ｙ１１’線に沿った断面図。
【図３０】この発明の第４の実施形態に係るＣＭＯＳ回路の平面図であり、素子領域内のｐ型領域とｎ型領域との配置を示す図。
【図３１】この発明の第４の実施形態に係るＣＭＯＳ回路の平面図であり、イオン注入工程時の様子を示す図。
【図３２】この発明の第４の実施形態の第１変形例に係るＣＭＯＳ回路の平面図。
【図３３】この発明の第４の実施形態の第２変形例に係るＣＭＯＳ回路の平面図。
【図３４】この発明の第２、第３の実施形態に係るＣＭＯＳ回路の平面図であり、素子領域内のｐ型領域とｎ型領域との配置を示す図。
【図３５】この発明の第４の実施形態に係るＣＭＯＳ回路の平面図であり、素子領域内のｐ型領域とｎ型領域との配置を示す図。
【図３６】ＣＭＯＳ回路の、ゲート電圧に対するカットオフ周波数の変化を示すグラフ。
【図３７】この発明の第１乃至第３の実施形態の第１変形例に係るＣＭＯＳ回路の平面図。
【図３８】この発明の第１乃至第３の実施形態の第１変形例に係るＣＭＯＳ回路の平面図であり、素子領域内のｐ型領域とｎ型領域との配置を示す図。
【図３９】この発明の第１乃至第３の実施形態の第１変形例に係るＣＭＯＳ回路の平面図であり、イオン注入工程時の様子を示す図。
【図４０】この発明の第１乃至第３の実施形態の第２変形例に係るＣＭＯＳ回路の平面図。
【図４１】この発明の第１乃至第４の実施形態に係るＣＭＯＳ回路を備えた無線通信用ＬＳＩのブロック図。
【図４２】この発明の第１乃至第４の実施形態に係るＣＭＯＳ回路を備えたローノイズアンプの回路図。
【図４３】この発明の第１乃至第４の実施形態に係るＣＭＯＳ回路を備えたパワーアンプの回路図。
【符号の説明】
【００７７】
１、３０、５０…半導体基板、２、７、８、３１、３５、３６、５１、５５、５７、５８…絶縁膜、３、３２、５２…ｐ型半導体層、４、３３、５３…ｎ＋型不純物拡散層、５、３４、５４…ゲート絶縁膜、６、３７、５６…ＭＯＳトランジスタ、１０、２０、４０…ゲート電極、１１、１２、２１、２２、２４、４１、４２、４４…配線層、１３、２３、４３…ｐ＋型不純物拡散層、１４、３８、５９…マスク材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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