(57)【特許請求の範囲】
【請求項１】
クロックを発振するとともにその発振周波数が外部からの制御電圧により制御可能な電圧制御発振回路と、
入力信号またはその入力信号に基づく所定信号を、前記クロックの周期に基づく所定時間だけ遅延させた遅延信号を生成する遅延回路と、
前記電圧制御発振回路のクロックの立ち上がりから次の立ち上がりまでの期間内に、前記入力信号またはその入力信号に基づく所定信号が立ち上がる場合には、前記クロックの次の立ち上がりで比較クロックを生成する比較クロック生成回路と、
前記遅延回路からの遅延信号の立ち上がりで前記比較クロックの位相を進めるアップ信号の生成を開始し、前記比較クロック生成回路からの比較クロックの立ち上がりでその比較クロックの位相を遅らせるダウン信号の生成を開始し、外部からのリセット信号により前記アップ信号と前記ダウン信号の生成をそれぞれ終了させる位相比較回路と、
この位相比較回路から出力されるアップ信号とダウン信号に対応する出力信号を生成するチャージポンプ回路と、
このチャージポンプ回路の出力信号を平滑化して制御電圧を生成し、この制御電圧を電圧制御発振回路に供給するループフィルタと、
前記アップ信号と前記ダウン信号の生成をそれぞれ終了させる前記各リセット信号を、前記電圧制御発振回路のクロックに基づいてそれぞれ生成するリセット信号生成部と、
を備え、
前記リセット信号生成部は、
前記電圧制御発振回路のクロックを反転する反転回路と、
前記アップ信号の生成を終了させる第１リセットパルスと、前記ダウン信号の生成を終了させる第２リセットパルスとを、前記反転回路の反転クロックの立ち上がりエッジに同期してそれぞれ生成するリセット信号生成回路と、
を有することを特徴とするＰＬＬ回路。
【請求項２】
クロックを発振するとともにその発振周波数が外部からの制御電圧により制御可能な電圧制御発振回路と、
入力信号またはその入力信号に基づく所定信号を、前記クロックの周期に基づく所定時間だけ遅延させた遅延信号を生成する遅延回路と、
前記電圧制御発振回路のクロックの立ち上がりから次の立ち上がりまでの期間内に、前記入力信号またはその入力信号に基づく所定信号が立ち上がる場合には、前記クロックの次の立ち上がりで比較クロックを生成する比較クロック生成回路と、
前記遅延回路からの遅延信号の立ち上がりで前記比較クロックの位相を進めるアップ信号の生成を開始し、前記比較クロック生成回路からの比較クロックの立ち上がりでその比較クロックの位相を遅らせるダウン信号の生成を開始し、外部からのリセット信号により前記アップ信号と前記ダウン信号の生成をそれぞれ終了させる位相比較回路と、
この位相比較回路から出力されるアップ信号とダウン信号に対応する出力信号を生成するチャージポンプ回路と、
このチャージポンプ回路の出力信号を平滑化して制御電圧を生成し、この制御電圧を電圧制御発振回路に供給するループフィルタと、
前記アップ信号と前記ダウン信号の生成をそれぞれ終了させる前記各リセット信号を、前記電圧制御発振回路のクロックに基づいてそれぞれ生成するリセット信号生成部と、
を備え、
前記リセット信号生成部は、
前記電圧制御発振回路のクロックを反転する反転回路と、
前記反転回路の反転クロックと前記遅延回路の前記遅延信号に基づき、前記アップ信号の生成を終了させる第１リセットパルスを生成する第１リセット信号生成回路と、
前記反転クロックと前記比較クロック生成回路の前記比較クロックに基づき、前記ダウン信号の生成を終了させる第２リセットパルスを生成する第２リセット信号生成回路と、
を有することを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路に関するものである。
【０００２】
【従来の技術】
従来、この種のＰＬＬ回路の一例としては、図５に示すようなＴ／２遅延方式のものが知られている。
このＰＬＬ回路は、図５に示すように、Ｔ／２遅延回路１と、位相比較回路２と、チャージポンプ回路３と、ループフィルタ４と、電圧制御発振回路（ＶＣＯ）と、比較クロック生成回路６とを備えている。
【０００３】
比較クロック生成回路６は、図６に示すように、ラッチ回路（ＳＲフリップフロップ回路）６１、６２と、３入力のアンド回路６３と、２入力のアンド回路６４と、インバータ６５とを備えている。ラッチ回路６１、６２は、図７に示すように、２つの２入力のナンドゲート回路６６、６７をたすき掛けに接続して構成したものである。
【０００４】
次に、このような構成からなる従来のＰＬＬ回路において、Ｔ／２遅延回路１の遅延量が正確な場合の動作について、図８を参照して説明する。
Ｔ／２遅延回路１は、入力信号ＥＲＤＰに基づき、図８（Ｂ）に示すような比較クロック生成回路６に供給する信号ＢＲＤＰを生成するとともに、その信号ＢＲＤＰをＴ／２（Ｔは電圧制御発振回路５のクロック周波数の周期である）だけ遅延させた図８（Ｃ）に示すような遅延信号ＤＬＲＤＰを生成する。
【０００５】
比較クロック生成回路６は、図８（Ａ）に示すように、電圧制御発振回路５から出力されるクロックＣＫＰ１の立ち上がりから次の立ち上がりまでのウインドウＡ内に、Ｔ／２遅延回路１からの信号ＢＲＤＰの立ち上がりが存在すると、その最後の立ち上がりのタイミングで、図８（Ｄ）に示すような比較クロックＧＶＣＯを生成し、これを位相比較回路２に出力する。
【０００６】
位相比較回路２は、その比較クロックＧＶＣＯとその遅延信号ＤＬＲＤＰとの立ち上がり（位相）を比較する。その比較の結果、比較クロックＧＶＣＯが遅延信号ＤＬＲＤＰよりも進んでいる場合には、比較クロックＧＶＣＯの立ち上がりから遅延信号ＤＬＲＤＰの立ち上がりまでの期間にわたってダウン信号ＤＮを出力する。一方、図８（Ｃ）（Ｄ）に示すように、比較クロックＧＶＣＯが遅延信号ＤＬＲＤＰよりも遅れている場合には、遅延信号ＤＬＲＤＰの立ち上がりから比較クロックＧＶＣＯの立ち上がりまでの期間にわたってアップ信号ＵＰを出力する。
【０００７】
チャージポンプ回路３は、その位相比較回路２から出力されるアップ信号ＵＰまたはダウン信号ＤＷに応じた電流をループフィルタ４に対して出力する。ループフィルタ４は、その電流を平滑化し、その平滑化した電流に応じた電圧を電圧制御発振回路５に出力する。電圧制御発振回路５は、ループフィルタ４の出力電圧に応じた周波数のクロックＣＫＰ１を生成し、この生成クロックＣＫＰ１を比較クロック生成回路６に出力する。
【０００８】
次に、図６に示す比較クロック生成回路の動作について、図９を参照して説明する。
図９（Ｂ）に示すように、Ｔ／２遅延回路１からの信号ＢＲＤＰが立ち下がると、この立ち下がりでラッチ回路６２の出力Ｒが立ち上がる。その後、図９（Ｄ）に示すように、ラッチ回路６１の出力Ｑ１が立ち上がると、この立ち上がりでアンド回路６３の出力ＧＴが立ち上がる（図９（Ｅ）参照）。
【０００９】
次に、図８（Ｃ）に示すように、電圧制御発振回路５のクロックＣＫＰ１が立ち上がると、このときアンド回路６３の出力ＧＴが「Ｈ」レベルにあるので、その立ち上がりでアンド回路６４の出力ＧＶＣＯが、図９（Ｆ）に示すように立ち上がる。
アンド回路６４の出力ＧＶＣＯは、インバータ６５で反転されてラッチ回路６２のリセット端子に印加されるので、これによりラッチ回路６２の出力Ｒは、図９（Ｇ）に示すように立ち下がる。この結果、アンド回路６３の出力ＧＴが、図９（Ｅ）に示すように立ち下がる。その出力ＧＴは、ラッチ回路６１のリセット端子に印加されているので、ラッチ回路６１の出力が、図９（Ｄ）に示すようにが立ち下がる。
【００１０】
以上の説明からわかるように、比較クロック生成回路６の目的は、電圧制御発振回路５のクロックＣＫＰ１の立ち上がりから次の立ち上がりまでの範囲Ａ内に、Ｔ／２遅延回路１からの信号ＢＲＤＰの立ち上がりエッジを見つけると、その範囲Ａの最後のタイミングで比較クロックＧＶＣＯを出力することにある。
これは、信号ＢＲＤＰからＴ／２だけ遅延した遅延信号ＤＬＲＤＰにとっては、図８または図９に示すようなクロックＣＫＰ１の立ち下がりから次の立ち下がりまでの範囲Ｂ内において、遅延信号ＤＬＲＤＰの立ち上がりエッジを見つけると、その範囲Ｂの中央のクロックＣＫＰ１の立ち上がりエッジで比較クロックＧＶＣＯを出力することに相当する。
【００１１】
ところで、Ｔ／２遅延回路１からの信号ＢＲＤＰと遅延信号ＤＬＲＤＰとの遅延時間が、正しくＴ／２になっている場合には、「範囲Ａに対する信号ＢＲＤＰの相対位置」と「範囲Ｂに対する遅延信号ＤＬＲＤＰの相対位置」は等しくなる。しかし、その遅延時間がＴ／２からずれると、そのずれに応じて上記の「範囲Ａに対する信号ＢＲＤＰの相対位置」と「範囲Ｂに対する遅延信号ＤＬＲＤＰの相対位置」との間にずれが生じ、以下のような不都合が生ずる。
【００１２】
図１０は、Ｔ／２遅延回路１の遅延信号ＤＬＲＤＰの遅延時間が、Ｔ／２よりもαだけ長すぎる場合である。
この場合には、図１０（Ａ）（Ｃ）に示すように、クロックＣＫＰ１と遅延信号ＤＬＲＤＰを比較すると、クロックＣＫＰ１の方が遅れているために、位相比較回路２は、図１０（Ｅ）の破線で示すようなアップ信号ＵＰを出力しなければならない。
【００１３】
しかし、Ｔ／２遅延回路１の遅延時間がＴ／２よりも長すぎるため、比較クロック生成回路６の比較クロックＧＶＣＯは、図１０（Ｄ）に示すように、本来出力されるタイミングよりも１クロック速いタイミングで出力されてしまう。
このため、位相比較回路２は、その出力された比較クロックＣＫＰ１の立ち上がりと、遅延信号ＤＬＲＤＰの立ち上がりとにより、図１０（Ｆ）に示すようなダウン信号ＤＮを出力してしまう。
【００１４】
このようにクロックＣＫＰ１が遅れている場合には、アップ信号ＵＰを出力すべきであるが、誤ってダウン信号ＤＮが出力されてしまうので、クロックＣＫＰ１は益々遅くなり、これが頻繁に起こるとＰＬＬ回路のロックが遅い方に外れてしまうという不都合がある。
図１１は、Ｔ／２遅延回路１の遅延信号ＤＬＲＤＰの遅延時間が、Ｔ／２よりもαだけ短い場合である。
【００１５】
この場合には、図１１（Ａ）（Ｃ）に示すように、クロックＣＫＰ１と遅延信号ＤＬＲＤＰを比較すると、遅延信号ＤＬＲＤＰの方が遅れているために、位相比較回路２は、図１1 （Ｆ）の破線で示すようなダウン信号ＤＮを出力しなければならない。
しかし、Ｔ／２遅延回路１の遅延時間がＴ／２よりも短いため、比較クロック生成回路６の比較クロックＧＶＣＯは、図１１（Ｄ）に示すように、本来出力されるタイミングよりも１クロック遅いタイミングで出力されてしまう。
【００１６】
このため、この位相比較回路２は、遅延信号ＤＬＲＤＰの立ち上がりと、その出力された比較クロックＣＫＰ１の立ち上がりとにより、図１１（Ｅ）に示すようなアップ信号ＵＰを出力してしまう。
このように遅延信号ＤＬＲＤＰが遅れてクロックＧＶＣＯが進んでいる場合には、ダウン信号ＤＮを出力すべきであるが、誤ってアップ信号ＵＰが出力されてしまう。このため、クロックＣＫＰ１は益々進み、これが頻繁に起こるとＰＬＬ回路のロックが速い方に外れてしまうという不都合がある。
【００１７】
【発明が解決しようとする課題】
ところで、このようなＴ／２遅延回路の遅延時間のずれに伴う上記の不都合を解消するためには、Ｔ／２遅延回路の遅延時間の精度を上げることにより実現可能である。
しかし、ＰＬＬ回路で扱う周波数が高くなるに伴い、Ｔ／２遅延回路の遅延時間の精度を上げることが難しくなるので、その遅延時間の精度を上げることにより上記の不都合を解消するのは難しい。このため、Ｔ／２遅延回路の遅延時間のずれがある場合でも、ロック外れを起こさないようにしたＰＬＬ回路の出現が望まれる。
【００１８】
そこで、本発明の目的は、上記の点に鑑み、遅延回路において遅延時間のずれがある場合でも、ロック外れを起こさないようにしたＰＬＬ回路を提供することにある。
【００１９】
上記課題を解決し、本発明の目的を達成するために、請求項１、２に記載の各発明は、以下のように構成した。
すなわち、請求項１に記載の発明は、クロックを発振するとともにその発振周波数が外部からの制御電圧により制御可能な電圧制御発振回路と、入力信号またはその入力信号に基づく所定信号を、前記クロックの周期に基づく所定時間だけ遅延させた遅延信号を生成する遅延回路と、前記電圧制御発振回路のクロックの立ち上がりから次の立ち上がりまでの期間内に、前記入力信号またはその入力信号に基づく所定信号が立ち上がる場合には、前記クロックの次の立ち上がりで比較クロックを生成する比較クロック生成回路と、前記遅延回路からの遅延信号の立ち上がりで前記比較クロックの位相を進めるアップ信号の生成を開始し、前記比較クロック生成回路からの比較クロックの立ち上がりでその比較クロックの位相を遅らせるダウン信号の生成を開始し、外部からのリセット信号により前記アップ信号と前記ダウン信号の生成をそれぞれ終了させる位相比較回路と、この位相比較回路から出力されるアップ信号とダウン信号に対応する出力信号を生成するチャージポンプ回路と、このチャージポンプ回路の出力信号を平滑化して制御電圧を生成し、この制御電圧を電圧制御発振回路に供給するループフィルタと、前記アップ信号と前記ダウン信号の生成をそれぞれ終了させる前記各リセット信号を、前記電圧制御発振回路のクロックに基づいてそれぞれ生成するリセット信号生成部と、を備え、前記リセット信号生成部は、前記電圧制御発振回路のクロックを反転する反転回路と、前記アップ信号の生成を終了させる第１リセットパルスと、前記ダウン信号の生成を終了させる第２リセットパルスとを、前記反転回路の反転クロックの立ち上がりエッジに同期してそれぞれ生成するリセット信号生成回路と、を有することを特徴とするものである。
【００２０】
請求項２に記載の発明は、クロックを発振するとともにその発振周波数が外部からの制御電圧により制御可能な電圧制御発振回路と、入力信号またはその入力信号に基づく所定信号を、前記クロックの周期に基づく所定時間だけ遅延させた遅延信号を生成する遅延回路と、前記電圧制御発振回路のクロックの立ち上がりから次の立ち上がりまでの期間内に、前記入力信号またはその入力信号に基づく所定信号が立ち上がる場合には、前記クロックの次の立ち上がりで比較クロックを生成する比較クロック生成回路と、前記遅延回路からの遅延信号の立ち上がりで前記比較クロックの位相を進めるアップ信号の生成を開始し、前記比較クロック生成回路からの比較クロックの立ち上がりでその比較クロックの位相を遅らせるダウン信号の生成を開始し、外部からのリセット信号により前記アップ信号と前記ダウン信号の生成をそれぞれ終了させる位相比較回路と、この位相比較回路から出力されるアップ信号とダウン信号に対応する出力信号を生成するチャージポンプ回路と、このチャージポンプ回路の出力信号を平滑化して制御電圧を生成し、この制御電圧を電圧制御発振回路に供給するループフィルタと、前記アップ信号と前記ダウン信号の生成をそれぞれ終了させる前記各リセット信号を、前記電圧制御発振回路のクロックに基づいてそれぞれ生成するリセット信号生成部と、を備え、前記リセット信号生成部は、前記電圧制御発振回路のクロックを反転する反転回路と、前記反転回路の反転クロックと前記遅延回路の前記遅延信号に基づき、前記アップ信号の生成を終了させる第１リセットパルスを生成する第１リセット信号生成回路と、前記反転クロックと前記比較クロック生成回路の前記比較クロックに基づき、前記ダウン信号の生成を終了させる第２リセットパルスを生成する第２リセット信号生成回路と、を有することを特徴とするものである。
【００２２】
このような構成からなる本発明では、位相比較回路が、遅延回路からの遅延信号の立ち上がりで比較クロックの位相を進めるアップ信号の生成を開始し、比較クロック生成回路からの比較クロックの立ち上がりでその比較クロックの位相を遅らせるダウン信号の生成を開始する。
リセット信号生成部は、位相比較回路が生成するアップ信号とダウン信号の生成をそれぞれ終了させる各リセット信号を、電圧制御発振回路のクロックに基づいてそれぞれ生成する。従って、位相比較回路で生成されるアップ信号とダウン信号は、その各リセット信号によりその生成がリセットされる。チャージポンプ回路は、そのアップ信号とダウン信号に対応する出力信号を出力する。
【００２３】
このため、本発明によれば、遅延回路において遅延時間のずれがある場合でも、ロック外れを起こさないようにしたＰＬＬ回路を実現できる。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
本発明のＰＬＬ回路の実施形態は、図１に示すように、Ｔ／２遅延回路１と、位相比較回路２Ａと、チャージポンプ回路３と、ループフィルタ４と、電圧制御発振回路（ＶＣＯ）５と、比較クロック生成回路６と、リセット信号生成部７とを備えている。
【００２５】
Ｔ／２遅延回路１は、入力信号ＥＲＤＰに基づき、比較クロック生成回路６に供給する図３（Ｂ）に示すような信号ＢＲＤＰを生成するとともに、その信号ＢＲＤＰをＴ／２（Ｔは電圧制御発振回路５が発振するクロックの周期である）だけ遅延させた、遅延信号ＤＬＲＤＰを生成する回路である。
なお、Ｔ／２遅延回路１は、入力信号ＥＲＤＰをＴ／２だけ遅延させて遅延信号ＤＬＲＤＰを生成するようにしても良い。この場合には、Ｔ／２遅延回路１からの信号ＢＲＤＰに代えて、入力信号ＥＲＤＰが比較クロック生成回路６に供給されるようになる。
【００２６】
位相比較回路２Ａは、遅延信号ＤＬＲＤＰの立ち上がりで比較クロックＧＶＣＯの位相を進めるアップ信号ＵＰの生成を開始し、比較クロックＧＶＣＯの立ち上がりでその位相を遅らせるダウン信号ＤＮの生成を開始する回路である。また、位相比較回路２Ａで生成されるアップ信号ＵＰ信号とダウン信号ＤＮ信号とは、リセット信号生成部７で生成されるリセット信号ＵＰ−ＲＥＳ、ＤＮ−ＲＥＳでそれぞれリセットされるようになっている。
【００２７】
チャージポンプ回路３は、位相比較回路２Ａから出力されるアップ信号ＵＰとダウン信号ＤＮに応じた電流を、ループフィルタ４に対して出力する回路である。ループフィルタ４は、その出力電流を平滑化し、これに応じた制御電圧を電圧制御発振回路５に応じて出力するものである。電圧制御発振回路５は、クロックを発振するとともに、その発振周波数がループフィルタ４の出力電圧（制御電圧）により制御可能な回路である。
【００２８】
比較クロック生成回路６は、電圧制御発振回路５から出力されるクロックＣＫＰ１の立ち上がりから次の立ち上がりまでのウインドウ内に、Ｔ／２遅延回路１からの信号ＢＲＤＰの立ち上がりが存在すると、その最後の立ち上がりのタイミングで比較クロックＧＶＣＯを生成し、これを位相比較回路２Ａに出力する回路である。
【００２９】
リセット信号生成部７は、電圧制御発振回路５が発振出力するクロックＣＫＰ１を反転する反転回路８と、この反転回路８で反転されたクロックＣＫＰ２の立ち上がりエッジに同期し、位相比較回路２Ａで生成されるアップ信号ＵＰとダウン信号ＤＮをリセットするためのリセット信号ＵＰ−ＲＥＳ、ＤＮ−ＲＥＳをそれぞれ生成するリセット信号生成回路９とからなる。
【００３０】
次に、リセット信号生成回路９の具体的な構成について、図２を参照して説明する。
リセット信号生成回路９は、図２に示すように、第１リセット信号生成回路９Ａと、第２リセット信号生成回路９Ｂとからなる。
第１リセット信号生成回路９Ａは、Ｔ／２遅延回路１からの遅延信号ＤＬＲＤＰと、反転回路８からのクロックＣＫＰ２とに基づき、位相比較回路２Ａで生成されるアップ信号ＵＰをリセットするリセット信号ＵＰ−ＲＥＳを生成する回路である。
【００３１】
第２リセット信号生成回路９Ｂは、比較クロック生成回路６からの比較クロックＧＶＣＯと、反転回路８からのクロックＣＫＰ２とに基づき、位相比較回路２Ａで生成されるダウン信号ＤＮをリセットするリセット信号ＤＮ−ＲＥＳを生成する回路である。
第１リセット信号生成回路９Ａと第２リセット信号生成回路９Ｂとは同一に構成するので、第１リセット信号生成回路９Ａについて、その詳細な構成について説明する。
【００３２】
第１リセット信号生成回路９Ａは、図２に示すように、ラッチ回路（ＳＲフリップフロップ回路）９１、９２と、３入力のアンド回路９３と、２入力のアンド回路９４と、インバータ９５とを備えている。ここで、ラッチ回路９１、９２は、図７に示すラッチ回路６１と同様に構成される。
さらに詳述すると、Ｔ／２遅延回路１からの遅延信号ＤＬＲＤＰは、ラッチ回路９２のセット入力端子Ｓに供給されるとともに、アンド回路９３の入力側に供給されるようになっている。反転回路８からのクロックＣＫＰ２は、ラッチ回路９１のセット入力端子Ｓに供給されるとともに、アンド回路９４の入力側に供給されるようになっている。
【００３３】
ラッチ回路９１の出力端子（Ｑ）の出力信号と、ラッチ回路９２の出力端子（Ｑ）の出力信号とが、アンド回路９３の入力側に供給されるようになっている。アンド回路９３の出力信号は、ラッチ回路９１のリセット入力端子（Ｒ）と、アンド回路９４の入力側に供給されるようになっている。アンド回路９４の出力信号は、位相比較回路２Ａのアップ信号ＵＰをリセットするリセット信号ＵＰ−ＲＥＳとして取り出すとともに、インバータ９５で反転してラッチ回路９２のリセット入力端子（Ｒ）に供給するようになっている。
【００３４】
次に、このような構成からなる実施形態の動作例について、図３を参照して説明する。
この動作例は、図３（Ｂ）、（Ｃ）に示すように、Ｔ／２遅延回路１の遅延信号ＤＬＲＤＰの遅延時間が、Ｔ／２よりもαだけ長すぎる場合である。このため、比較クロック生成回路６の比較クロックＧＶＣＯは、図３（Ｄ）に示すように、本来立ち上がるはずのタイミングよりも１クロック速いタイミングで立ち上がる。
【００３５】
位相比較回路２Ａは、その比較クロックＧＶＣＯの立ち上がりで、図３（Ｉ）で示すように立ち上がるダウン信号ＤＮを生成する。その後、反転回路８からクロックＣＫＰ２が図３（Ｇ）のように立ち上がると、そのクロックＣＫＰ２の立ち上がりに同期してリセット信号生成回路９で生成されるリセット信号ＤＮ−ＲＥＳにより、ダウン信号ＤＮは図３（Ｉ）に示すようにリセットされる。
【００３６】
そして、Ｔ／２遅延回路１からの遅延信号ＤＬＲＤＰが図３（Ｃ）に示すように立ち上がると、その立ち上がりで、位相比較回路２Ａは図３（Ｈ）で示すように立ち上がるアップ信号ＵＰを生成する。その後、反転回路８からクロックＣＫＰ２が図３（Ｇ）のように立ち上がると、そのクロックＣＫＰ２の立ち上がりに同期してリセット信号生成回路９で生成されるリセット信号ＵＰ−ＲＥＳにより、アップ信号ＵＰは図３（Ｈ）に示すようにリセットされる。
【００３７】
このように、位相比較回路２Ａからは、アップ信号ＵＰとダウン信号ＤＮとの両方が生成されて出力される。チャージポンプ回路３は、その両信号の差に応じた電流を出力し、この電流がループフィルタ４で平滑化され、これに応じた電圧が電圧制御発振回路５に供給される。
なお、図３（Ｆ）は、図５に示す従来のＰＬＬ回路において、Ｔ／２遅延回路の遅延時間が（Ｔ／２＋α）の場合に、位相比較回路から誤って出力されてしまうダウン信号ＵＰ’を示す。また、図３（Ｅ）は、その場合に、その位相比較回路から本来出力されるべきアップ信号ＵＰ’を示す。
【００３８】
次に、図２に示す第１リセット信号生成回路９Ａの動作について、図４を参照して説明する。
図４（Ａ）に示すように、Ｔ／２遅延回路１からの信号ＤＬＲＤＰが立ち下がると、この立ち下がりでラッチ回路９２の出力Ｒが図４（Ｆ）に示すように立ち上がる。その後、図４（Ｃ）に示すように、ラッチ回路９１の出力Ｑ１が立ち上がると、この立ち上がりでアンド回路９３の出力ＧＴが立ち上がる（図４（Ｄ）参照）。
【００３９】
次に、図４（Ｂ）に示すように、反転回路８からのクロックＣＫＰ２が立ち上がると、このときアンド回路９３の出力ＧＴが「Ｈ」レベルにあるので、その立ち上がりでアンド回路９４から出力されるリセット信号ＵＰ−ＲＥＳが、図４（Ｅ）に示すように立ち上がる。
そのリセット信号ＵＰ−ＲＥＳは、インバータ９５で反転されてラッチ回路９２のリセット端子に印加されるので、これによりラッチ回路９２の出力Ｒは、図４（Ｆ）に示すように立ち下がる。この結果、アンド回路９３の出力ＧＴが、図４（Ｄ）に示すように立ち下がる。その出力ＧＴは、ラッチ回路９１のリセット端子に印加されているので、ラッチ回路９１の出力Ｑ１が、図４（Ｃ）に示すようにが立ち下がる。
【００４０】
以上説明したように、この実施形態によれば、位相比較回路２Ａにおいてアップ信号ＵＰとダウン信号ＤＮとの双方が生成され、その双方の差は、図５に示す従来のＰＬＬ回路において、位相比較回路から本来出力されるべき図３（Ｅ）に示すようなアップ信号ＵＰ’に相当する。
このため、この実施形態によれば、Ｔ／２遅延回路において遅延時間のずれがあるような場合でも、ロック（同期）外れを起こさないＰＬＬ回路を得ることができる。
【００４１】
【発明の効果】
以上述べたように、本発明によれば、遅延回路において遅延時間のずれがある場合でも、ロック外れを起こさないようにしたＰＬＬ回路を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態の構成を示すブロック図である。
【図２】リセット信号生成回路の具体的な構成の一例を示す回路図である。
【図３】本発明の実施形態の動作の一例を説明する各部の波形図である。
【図４】リセット信号生成回路の動作の一例を説明する各部の波形図である。
【図５】従来のＰＬＬ回路の構成を示すブロック図である。
【図６】従来の比較クロクック生成回路の具体的な構成を示す回路図である。
【図７】ラッチ回路の内部の構成を示す回路図である。
【図８】従来のＰＬＬ回路において、Ｔ／２遅延回路の遅延量が正しい場合の動作を説明する各部の波形図である。
【図９】従来の比較クロクック生成回路において、その動作の一例を説明する各部の波形図である。
【図１０】従来のＰＬＬ回路において、Ｔ／２遅延回路の遅延量が長すぎる場合の動作を説明する各部の波形図である。
【図１１】従来のＰＬＬ回路において、Ｔ／２遅延回路の遅延量が短すぎる場合の動作を説明する各部の波形図である。
【符号の説明】
１  Ｔ／２遅延回路
２Ａ  位相比較回路
３  チャージポンプ回路
４  ループフィルタ
５  電圧制御発振回路（ＶＣＯ）
６  比較クロック生成回路
７  リセット信号生成部
８  反転回路
９  リセット信号生成回路
９Ａ  第１リセット信号生成回路
９Ｂ  第２リセット信号生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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