(57)【特許請求の範囲】
【請求項１】
入力した基準クロックの立上り及び立下りのそれぞれのタイミングにおいてパルスを生成する一対のパルス化回路と、
この一対のパルス化回路から得られるパルス列のそれぞれが入力されてその論理和を出力する２つのＯＲ回路と、
一方の上記ＯＲ回路の出力とドライバオン・オフ制御信号とが入力される第１ＡＮＤ回路と、
他方の上記ＯＲ回路の出力とドライバオン・オフ制御信号の反転信号とが入力される第２ＡＮＤ回路と、
上記第１ＡＮＤ回路の出力がセット入力端子に入力され、上記第２ＡＮＤ回路の出力がリセット入力端子に入力されて、ドライバを出力モ−ドとハイインピ−ダンスモ−ドに制御するドライバ制御信号を生成するＳＲフリップフロップと、
によって構成したことを特徴とするドライバ制御信号生成回路。
【請求項２】
被試験デバイスにドライバを通じて試験パタ−ン信号を印加し、被試験デバイスの応答信号を期待値と比較し、その比較結果に応じて被試験デバイスの良否を判定するＩＣ試験装置において、
上記ドライバの制御入力端子に上記請求項１に記載したドライバ制御信号生成回路の何れか一方からドライバ制御信号を印加する構成としたことを特徴とするＩＣ試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は例えば半導体集積回路素子（以下ＩＣと称す）を試験するＩＣ試験装置に関し、特に被試験デバイスに試験パタ−ン信号を印加するドライバを高速動作させ、被試験デバイスを高速試験することを目的とするものである。
【０００２】
【従来の技術】
図８にＩＣ試験装置の概略の構成を示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験装置ＴＥＳは主制御器１１と、パタ−ン発生器１２、タイミング発生器１３、波形フォ−マッタ１４、論理比較器１５、ドライバ１６、比較基準電圧源２２、デバイス電源２３、ドライバ制御信号生成回路２４等により構成される。
主制御器１１は一般にコンピュ−タシステムによって構成され、利用者が作成した試験プログラムに従って主にパタ−ン発生器１２とタイミング発生器１３を制御し、パタ−ン発生器１２から試験パタ−ンデ−タを発生させ、この試験パタ−ンデ−タを波形フォ−マッタ１４で実波形を持つ試験パタ−ン信号に変換し、この試験パタ−ン信号を論理振幅基準電圧源２１で設定した振幅値を持った波形に増幅するドライバ１６を通じて被試験デバイス１９に印加し記憶させる。
【０００３】
被試験デバイス１９から読み出した応答信号はアナログ比較器１７で比較基準電圧源２２から与えられる基準電圧と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１５でパタ−ン発生器１２から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不一致があるものと判定し、不良発生毎に不良解析メモリ１８に不良アドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。
【０００４】
被試験デバイス１９の端子が入力兼出力ピン（Ｉ／０ピン）であった場合、ドライバ１６の出力端子と、アナログ比較器１７の入力端子とが共通接続され、ドライバ１６が被試験デバイス１９に試験パタ−ン信号を供給した後、被試験デバイス１９が応答信号を出力するタイミングではドライバ１６は出力インピ−ダンスを高インピ−ダンスに制御し、被試験デバイス１９の負荷を軽減させて被試験デバイス１９の応答信号の波形品質の劣化を阻止し、アナログ比較器１７に可及的に波形品質の高い応答信号を入力させるようにしている。
【０００５】
このために従来より、ドライバ制御信号生成回路２４が設けられ、このドライバ制御信号生成回路２４に波形フォ−マッタ１４から波形発生制御信号が入力され、またタイミング発生器１３からタイミングの基準となるクロックを入力し、波形発生制御信号とタイミング信号により、ドライバ制御信号を生成している。
図９に従来のドライバ制御信号生成回路２４の構成を示す。この例では２個のアンドゲ−トＧ１、Ｇ２と１個のＳＲフリップフロップＳＲ−ＦＦとによってドライバ制御信号生成回路２４を構成した場合を示す。２個のアンドゲ−トＧ１とＧ２の各一方の入力端子にはタイミング発生器１３Ａと１３Ｂからドライバ制御信号ＤＲＥの立上りのタイミングと立下りのタイミングを規定するタイミングクロックＬＣＫとＴＣＫが入力される。
【０００６】
２個のアンドゲ−トＧ１とＧ２の各他方の入力端子には波形フォ−マッタ１４から波形発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔが入力される。これらは波形発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔが「１」論理のときアンドゲ−トＧ１又はＧ２が開の状態に制御され、この開の状態でタイミングクロックＬＣＫ又はＴＣＫが印加されることにより、ＳＲフリップフロップＳＲ−ＦＦのセット入力端子Ｓ又はリセット入力端子Ｒにセットパルス又はリセットパルスが印加されてドライバ制御信号ＤＲＥが生成される。
【０００７】
波形フォ−マッタ１４は波形発生制御デ−タを記憶した波形メモリ１４Ａと、パタ−ン発生器１２から与えられるパタ−ンデ−タＤＲＥ１，ＤＲＥ２を選択するマルチプレクサＭＵＸと、波形モ−ドを設定するレジスタＲＧとによって構成される。
つまり、レジスタＲＧに設定するモ−ドの設定に応じて波形メモリ１４Ａから読み出される波形モ−ドが切替えられ、ドライバ制御信号ＤＲＥをＲＺ波形（Ｒｅｔｒｕｎ  ｔｏ  Ｚｅｒｏ）で発生させるか、又はＮＲＺ波形（Ｎｏｎ  Ｒｅｔｒｕｎ  ｔｏ  Ｚｅｒｏ）で発生させるかを選択できる構成とされている。
【０００８】
マルチプレクサＭＵＸはレジスタＲＧに設定されるセレクト信号ＳＥＬに従ってパタ−ン発生器１２から与えられるパタ−ンデ−タＤＲＥ１かＤＲＥ２の何れかを選択し、このパタ−ンデ−タＤＲＥ１かＤＲＥ２の何れかを波形メモリ１４Ａのアドレス入力端子に印加し、パタ−ンデ−タＤＲＥ１又はＤＲＥ２の各論理値に応じて波形発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔが読み出される。
図１０にパタ−ンデ−タＤＲＥ１かＤＲＥ２の何れかによって読み出される波形発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔの一例を示す。パタ−ンデ−タＤＲＥ１とＤＲＥ２はセレクト信号ＳＥＬによって何れか一方が選択されて波形メモリ１４Ａに印加される。つまり、セレクト信号ＳＥＬが「０」論理の場合はパタ−ンデ−タＤＲＥ１が選択されて波形メモリ１４Ａに印加される。またセレクト信号ＳＥＬが「１」論理の場合はパタ−ンデ−タＤＲＥ２が選択されて波形メモリ１４Ａに印加される。
【０００９】
ＲＺ波形モ−ドではパタ−ンデ−タＤＲＥ１が例えば０、１、０、１と変化すると、波形発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔは図１０に示すようにＤＲＥ−Ｌは０、１、０、１と変化し、ＤＲＥ−Ｔも０、１、０、１と変化する。これらの波形発生制御信号ＤＲＥ−ＴとＤＲＥ−Ｔがドライバ制御信号生成回路２４に印加されることによりドライバ１６のモ−ド切替端子には図１１Ｈに示すＲＺ波形が印加される。
つまり、図１１Ａはパタ−ンデ−タＤＲＥ１を示す。図１１ＢとＣはタイミング発生器１３Ａと１３Ｂから出力されるタイミングクロックＬＣＫとＴＣＫを示す。これらタイミングクロックＬＣＫとＴＣＫの発生タイミングｔ１とｔ２がタイミング発生器１３Ａと１３Ｂで設定され、テストサイクルＴの時間の範囲内でどのタイミングでドライバ制御信号ＤＲＥを立上げるか、また立下げるかを規定する。
【００１０】
ＲＺ波形モ−ドではパタ−ンデ−タＤＲＥ１が「０」論理のとき、波形発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔは共に「０」論理が出力され、パタ−ンデ−タＤＲＥ１が「１」論理のとき、波形発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔは共に「１」論理となるから（図１１ＤとＥ参照）パタ−ンデ−タＤＲＥ１が「１」論理のテストサイクルのときだけＳ−ＲフリップフロップＳＲ−ＦＦのセット入力端子Ｓとリセット入力端子Ｒにアンドゲ−トＧ１とＧ２を通じてタイミングクロックＬＣＫとＴＣＫが印加され、Ｓ−ＲフリップフロップＳＲ−ＦＦは図１１Ｈに示すＲＺ波形のドライバ制御信号ＤＲＥを生成し、このドライバ制御信号ＤＲＥをドライバ１６のモ−ド切替端子に印加する。従って、このパタ−ンデ−タＤＲＥ１を用いたＲＺ波形モ−ドでは１テストサイクルおきにドライバ１６はハイインピ−ダンスモ−ドと、出力モ−ドとを繰返す。
【００１１】
図１２はパタ−ンデ−タとしてＤＲＥ２を用いた場合を示す。（図１０の下段参照）このパタ−ンデ−タＤＲＥ２を用いた場合にはドライバ制御信号ＤＲＥは図１２Ｈに示すように２テストサイクルずつハイインピ−ダンスモ−ドと出力モ−ドを繰返す。
図１３はＮＲＺ波形モ−ドの場合を示す。ＮＲＺ波形モ−ドでは図１０に示すように、波形発生制御信号ＤＲＥ−ＬとＤＲＥ−Ｔはパタ−ンデ−タＤＲＥ１が「０」のとき、ＤＲＥ−Ｌは「０」論理、ＤＲＥ−Ｔは「１」論理となり、パタ−ンデ−タＤＲＥ１が「１」のとき、ＤＲＥ−Ｌは「１」論理、ＤＲＥ−Ｔは「０」論理となる（図１３ＤとＥ参照）から、波形発生制御信号ＤＲＥ−Ｌが「１」論理のとき、ＳＲフリップフロップＳＲ−ＦＦのセット入力端子ＳにタイミングクロックＬＣＫが印加され、波形発生制御信号ＤＲＥ−Ｔが「１」論理のとき、ＳＲフリップＳＲ−ＦＦのリセット入力端子ＲにタイミングクロックＴＣＫが印加される。
【００１２】
従って、ＳＲフリップフロップＳＲ−ＦＦは図１３Ｈに示すＮＲＺ波形モ−ド（１テストサイクルの期間で０に戻らない）のドライバ制御信号ＤＲＥを生成する。
図１４はパタ−ンデ−タＤＲＥ２を用いた場合のＮＲＺ波形モ−ドの場合を示す。この場合にはドライバ１６は２テストサイクルに渡ってハイインピ−ダンスモ−ドと、出力モ−ドに維持され、それが繰返される。
以上説明したドライバ制御信号生成回路２４は簡素な構成のドライバ制御回路の例を示す。この簡素な構成のドライバ制御回路２４は構成が簡素であることから一部の機能が省略されている。
【００１３】
つまり、図１１乃至図１４に示したように、図９に示したドライバ制御信号生成回路２４はＲＺ波形モ−ドとＮＲＺ波形モ−ドのドライバ制御信号しか生成することができない。
最近の高速メモリ例えば（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ方式）のメモリを試験するにはＩＯの切替を１テストサイクルの期間内で実現する必要がある。このためにはドライバ制御信号としてはＤＮＲＺ波形モ−ドの波形を生成しなければならない。
【００１４】
ＤＮＲＺ波形モ−ドのドライバ制御信号を発生させることができるドライバ制御信号生成回路は従来から存在する。図１５にその一例を示す。ＤＮＲＺ波形モ−ドのドライバ制御信号生成するために、図９に示したタイミング発生器の数をＮ個とすれば図１５ではタイミング発生器を１３Ａ、１３Ｂ、１３Ｃ、１３Ｄの２Ｎ個とし、各タイミングクロックＬＣＫ１、ＬＣＫ３とＴＣＫ１、ＴＣＫ３をそれぞれ２Ｎ個のアンドゲ−トＧ１〜Ｇ４の各一方の入力端子に供給する。
アンドゲ−トＧ１〜Ｇ４の各他方の入力端子には波形フォ−マッタ１４から波形発生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ１、ＤＲＥ−Ｔ３をそれぞれ供給する。
【００１５】
波形フォ−マッタ１４から出力される波形発生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ１、ＤＲＥ−Ｔ３の一例を図１６に示す。この図１６に示すように、ＲＺ波形モ−ド及びＮＲＺ波形モ−ドではアンドゲ−トＧ２とＧ３に与える波形発生制御信号ＤＲＥ−Ｌ３と、ＤＲＥ−Ｔ１は全て「０」論理とされ、アンドゲ−トＧ２とＧ３は全く使用されない。つまり図９に示した簡素な構成のドライバ制御信号生成回路２４と同等の動作を行う。
一方、高速試験を行う場合に用いるＤＮＲＺ波形モ−ドでは波形発生制御信号ＤＲＥ−Ｌ３とＤＲＥ−Ｔ１は、パタ−ンデ−タＤＲＥ１とＤＲＥ２が共に「０」論理の状態と、ＤＲＥ１が「０」でＤＲＥ２が「１」のときＤＲＥ−Ｌ３は「１」論理となる。また波形発生制御信号ＤＲＥ−Ｔ１はＤＲＥ１が「０」でＤＲＥ２が「１」のとき「１」論理を出力し、またＤＲＥ１とＤＲＥ２が共に「１」論理のとき「１」となる。
【００１６】
このように、波形発生制御信号ＤＲＥ−Ｌ３とＤＲＥ−Ｔ１が「１」論理の状態を採ることにより、アンドゲ−トＧ１とＧ４が出力するタイミングクロックＬＣＫ１とＴＣＫ３に加えてタイミングクロックＬＣＫ２とＴＣＫ１がＳＲフリップフロップＳＲ−ＦＦに出力されるためＤＮＲＺ波形モ−ドのドライバ制御信号を生成することができる。
図１７乃至図１８に高機能型のドライバ制御信号生成回路２４の動作の様子を示す。図１７はＲＺ波形モ−ドの動作状態を示す。この図１７乃至図１９に示す例ではパタ−ンデ−タＤＲＥ１とＤＲＥ２を１、０、１、０、１…と０、１、０、１、０…に設定した場合を示す。
【００１７】
図１８はＮＲＺ波形モ−ド、図１９にＤＮＲＺ波形モ−ドのドライバ制御信号ＤＲＥを生成する状態を示す。
ＤＮＲＺ波形モ−ドでは上述したように４個のアンドゲ−トＧ１〜Ｇ４が開閉動作し、各２個のアンドゲ−トＧ１とＧ３のアンド出力とＧ２とＧ４のアンド出力をそれぞれオアゲ−トＯＲ１とＯＲ２でオアゲ−トしてＳＲフリップフロップＳＲ−ＦＦにタイミングクロックＬＣＫ１、ＬＣＫ３とＴＣＫ１、ＴＣＫ３をそれぞれ供給する構造をとるから、アンドゲ−トＧ２とＧ３が存在しない場合と比較してＳＲフリップフロップＳＲ−ＦＦに印加するタイミングクロックの系統数Ｎを倍化することができ、この点でドライバ制御信号ＤＲＥを高速に切替制御できることになる。
【００１８】
【発明が解決しようとする課題】
上述したように、高速試験を可能とした高機能型のドライバ制御信号生成回路２４は４個のタイミング発生器を必要とし、また更に細かい部分を説明すればパタ−ンデ−タＤＲＥ１とＤＲＥ２を各ピン毎（ドライバ毎と同じ）に用意されている。このために試験装置の規模が大きい、高価な試験装置になってしまう欠点がある。
従って従来はコストを選ばずに高機能を要求する半導体メモリの開発用の試験装置等として用いられている。
【００１９】
この発明の目的はコストを掛けずに高機能型のドライバ制御信号生成回路と同等の動作を実現することができる簡易型の高機能ドライバ制御信号発生回路を提案するものである。
【００２０】
【課題を解決するための手段】
この発明の請求項１では、Ｎ個のタイミング発生器が出力する互いに位相差を持つＮ系統のタイミングクロックがＮ個のゲ−トの一方の入力端子に印加され、このＮ個のゲ−トが波形フォ−マッタから出力されるＮ系統の波形発生制御信号により開閉制御されて、ゲ−トの出力側に選択的に取り出したタイミングクロックによりＳＲフリップフロップをセット及びリセットして各種の波形モ−ドのドライバ制御信号を生成し、このドライバ制御信号によってドライバをハイインピ−ダンスモ−ドと出力モ−ドに切替制御するドライバ制御信号生成回路において、
Ｎ個のタイミング発生器の出力を２分岐することにより２・Ｎ系統のタイミングクロックを得ると共に、この２・Ｎ系統のタイミングクロックを２・Ｎ個のゲ−トの一方の入力端子に印加し、この２・Ｎ個のゲ−トを波形フォ−マッタから出力する２・Ｎ系統の波形発生制御信号により開閉制御する構成としたドライバ制御信号生成回路を提案する。
【００２１】
この発明の請求項２では、ＩＣ試験装置の動作順序を規定するクロックの立上り及び立下りのそれぞれのタイミングにおいてパルスを生成する一対のパルス化回路と、
この一対のパルス化回路から得られるパルス列の論理和をセット入力端子とリセット入力端子に供給してドライバを出力モ−ドとハイインピ−ダンスモ−ドに制御するドライバ制御信号を生成するＳＲフリップフロップと、
によって構成したドライバ制御信号生成回路を提案する。
【００２２】
この発明の請求項３では、被試験デバイスにドライバを通じて試験パタ−ン信号を印加し、被試験デバイスの応答信号を期待値と比較し、その比較結果に応じて被試験デバイスの良否を判定するＩＣ試験装置において、
ドライバの制御入力端子に請求項１又は２に記載したドライバ制御信号生成回路の何れか一方からドライバ制御信号を印加する構成としたＩＣ試験装置を提案する。
【００２３】
【作用】
この発明の請求項１で提案するドライバ制御信号生成回路によれば、少ない数のタイミング発生器によって多系統のタイミングクロックを生成し、この多系統のタイミングクロックを２・Ｎ個のゲ−トのよって選択的に取り出し、この取り出したタイミングクロックによりＳＲフリップフロップをセット及びリセットして各種の波形モ−ドのドライバ制御信号を生成するから、安価なコストで高機能型ドライバ制御信号生成回路と同等の機能を持つドライバ制御信号生成回路を構成することができる。
【００２４】
また、この発明の請求項２で提案するドライバ制御信号生成回路によれば単一の波形モ−ドしか発生させることはできない不都合があるものの、極めて簡素に高速試験を実施することができるドライバ制御信号生成回路を得ることができる。従って、単一の動作モ−ドでのみ被試験ＩＣを試験する場合に適用することにより低コストのＩＣ試験装置を提供することができる利点が得られる。
更に、この発明の請求項３で提案するＩＣ試験装置によれば請求項１又は請求項２の何れのドライバ制御信号生成回路を用いるにしても、全体として廉価なＩＣ試験装置を提供することができる利点が得られる。
【００２５】
【発明の実施の形態】
図１にこの発明の請求項１で提案するドライバ制御信号生成回路の実施例を示す。図９及び図１５と対応する部分には同一符号を付して示す。
この発明の特徴とする構成はＮ個のタイミング発生器の出力を２分岐することによって２・Ｎ系統のタイミングクロックを生成し、この２・Ｎ系統のタイミングクロックを波形フォ−マッタ１４から読み出される２・Ｎ系統の波形発生制御信号によって開閉制御されるゲ−トによって選択的に取り出し、この選択的に取り出したタイミングクロックをＳＲフリップフロップＳＲ−ＦＦのセット入力端子Ｓとリセット入力端子Ｒに印加する構成とした点である。
【００２６】
つまり、この実施例では２台のタイミングクロック１３Ａ、１３Ｂの出力を２分岐して２×２＝４系統のタイミングクロックを生成する構成とした実施例を示す。タイミング発生器１３Ａから出力されるタイミングクロックＬＣＫは２分岐されてゲ−トＧ１とＧ２の各一方の入力端子に入力される。タイミング発生器１３Ｂから出力されるタイミングクロックＴＣＫも２分岐されてゲ−トＧ３とＧ４の各一方の入力端子に入力される。
ゲ−トＧ１の他方の入力端子には波形フォ−マッタ１４を構成する波形メモリ１４Ａから読み出される波形発生制御信号ＤＲＥ−Ｌ１を印加する。ゲ−トＧ２の他方の入力端子には波形メモリ１４Ａから読み出される波形発生制御信号ＤＲＥ−Ｌ３を印加する。ゲ−トＧ３の他方の入力端子には波形メモリ１４Ａから読み出される波形発生制御信号ＤＲＥ−Ｔ１を印加する。ゲ−トＧ４の他方の入力端子には波形メモリ１４Ａから読み出される波形発生制御信号ＤＲＥ−Ｔ３を印加する。
【００２７】
ゲ−トＧ１とＧ３から出力されるタイミングクロックはオアゲ−トＯＲ１を通じてＳＲフリップフロップＳＲ−ＦＦのセット入力端子Ｓに印加する。ゲ−トＧ２とＧ４で選択して取り出したタイミングクロックはオアゲ−トＯＲ２を通じてＳＲフリップフロップＳＲ−ＦＦのリセット入力端子Ｒに印加する。
図２に波形メモリ１４Ａに記憶されている波形発生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ１、ＤＲＥ−Ｔ３の様子を示す。波形メモリ１４ＡはレジスタＲＧに設定されるモ−ド切替信号ＭＳによって読み出しの対象となる記憶領域が選択され、ＲＺ波形モ−ドと、ＮＲＺ波形モ−ドと、ＤＮＲＺ波形モ−ドの各波形モ−ドで用いる波形発生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ１、ＤＲＥ−Ｔ３の各論理値が読み出される。
【００２８】
ここで、ＲＺ波形モ−ド及びＮＲＺ波形モ−ドは例えば図１１及び図１３に示したと同様の動作によりＲＺ波形のドライバ制御信号及びＮＲＺ波形モ−ドのドライバ制御信号ＤＲＥを生成する。尚、レジスタＲＧに設定するセレクト信号ＳＥＬが「０」論理のとき図２に示す表の上段を読み出し対象とし、このときパタ−ンデ−タはＤＲＥ１の論理に従って読み出しが行われる。またセレクト信号ＳＥＬが「１」論理のとき図２に示す表の下段が読み出し領域とされる。
ＤＮＲＺ波形モ−ドではセレクト信号ＳＥＬに関係なく、パタ−ンデ−タＤＲＥ１とＤＲＥ２が波形メモリ１４Ａに与えられ、これらのパタ−ンデ−タＤＲＥ１とＤＲＥ２の２ビットの信号によってＤＮＲＺ波形モ−ドの記憶が読み出される。
【００２９】
ＲＺ波形モ−ド及びＮＲＺ波形モ−ドは図１１及び図１３に示したと同様の動作によりＲＺ波形モ−ド及びＮＲＺ波形モ−ドのドライバ制御信号ＤＲＥが生成される。これに対し、ＤＮＲＺ波形モ−ドではパタ−ンデ−タＤＲＥ１とＤＲＥ２の双方の論理値によりＤＮＲＺ波形モ−ドの記憶領域から波形発生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ１、ＤＲＥ−Ｔ３の各論理値が読み出される。
図３にＤＮＲＺ波形モ−ドの動作例を示す。図３Ａはパタ−ンデ−タＤＲＥ１とＤＲＥ２の設定例を示す。図３Ｂは図３Ａに示したパタ−ンデ−タＤＲＥ１とＤＲＥ２の設定例で得られる波形発生制御信号ＤＲＥ−Ｌ１、ＤＲＥ−Ｌ３、ＤＲＥ−Ｔ１、ＤＲＥ−Ｔ３の各論理波形を示す。図３Ｃはタイミング発生器１３Ａと１３Ｂから出力されるタイミングクロックの例を示す。
【００３０】
図３Ｄはゲ−トＧ１、Ｇ２、Ｇ３、Ｇ４で選択的に取り出されたタイミングクロック、図３ＥはＳＲフリップフロップＳＲ−ＦＦのセット入力端子Ｓとリセット入力端子Ｒに供給されるタイミングクロックを示す。図３ＦはＳＲフリップフロップＳＲ−ＦＦから生成されるドライバ制御信号ＤＲＥの波形を示す。この図３Ｆに示すドライバ制御信号ＤＲＥはテストサイクルの周期内で「１」と「０」を繰返すことが可能であり、ドライバ１６の動作モ−ドを高速で切替制御することができることになる。
【００３１】
図４はこの発明の請求項２で提案するドライバ制御信号生成回路の構成を示す。この図４に示すドライバ制御信号生成回路は生成可能な波形モ−ドが単一のＤＮＲＺ波形モ−ドのみである。このＤＮＲＺ波形モ−ドでのみ試験を行うＩＣ試験装置として利用する場合には、構成が簡素であるために低コストで製造できる利点が得られる。
この発明の請求項２で提案するドライバ制御信号生成回路２４はクロックＣＬＫの立ち上がりのタイミングでパルスを発生する第１パルス化回路２４Ａと、クロックＣＬＫの立下りのタイミングでパルスを発生する第２パルス化回路２４Ｂを設け、これら第１パルス化回路２４Ａと第２パルス化回路２４Ｂで発生したパルスをオアゲ−トＯＲ１とＯＲ２で論理和し、この論理和したパルス列ＰＥをゲ−トＧ１とＧ２でドライバ制御信号ＤＲＥＯＮ／ＯＦＦの論理状態に応じて断続制御し、ドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦがＨ論理の期間は論理和したパルス列ＰＥをＳＲフリップフロップＳＲ−ＦＦのセット入力端子Ｓに入力し、ドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦがＬ論理の期間では論理和したパルス列ＰＥをＳＲフリップフロップＳＲ−ＦＦのリセット端子Ｒに入力する。
【００３２】
この様子を図５に示す。図５ＡはクロックＣＬＫを図５Ｂはドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦを示す。第１パルス化回路２４Ａは図５Ｃに示すようにクロックＣＬＫの立上りのタイミングでパルスＰＣを出力し、第２パルス化回路２４Ｂは図５Ｄに示すようにクロックＣＬＫの立下りのタイミングでパルスＰＤを出力する。
これらのパルスはオアゲ−トＯＲ１とＯＲ２で論理和がとられ、図５Ｅに示すパルス列ＰＥを得る。論理和されたパルス列ＰＥはゲ−トＧ１とＧ２に供給される。ゲ−トＧ１はドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦがＨ論理のとき開に制御され、ゲ−トＧ１から図５Ｆに示すパルス列ＰＥ−１を出力し、このパルス列ＰＥ−１をＳＲフリップフロップＳＲ−ＦＦのセット入力端子Ｓに入力する。
【００３３】
ゲ−トＧ２はドライバ制御信号ＤＲＥＯＮ／ＯＦＦがＬ理論のときに開に制御され、ゲ−トＧ２から図２Ｇに示すパルス列ＰＥ−２を出力し、このパルス列ＰＥ−２をＳＲフリップフロップＳＲ−ＦＦのリセット端子Ｒに入力する。ＳＲフリップフロップＳＲ−ＦＦのデ−タ入力端子ＤにはＨ論理に対応する直流電圧ＶＨを印加する。
このように構成することにより、ＳＲフリップフロップＳＲ−ＦＦはドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦがＨ論理に立上った直後にクロックＣＬＫが立上っても立下ってもゲ−トＧ１から必ずセット端子Ｓにパルス列ＰＥ−１（図５Ｆ）が供給され、デ−タ入力端子Ｄに供給されている電圧ＶＨを読み込んでドライバ制御信号ＤＲＥ（図５Ｈ）はＨ論理に立上る。
【００３４】
ドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦがＬ論理に立下るとゲ−トＧ２が開かれるから、その直後にクロックＣＬＫが立上るか立下るか何れでもＳＲフリップフロップＳＲ−ＦＦのリセット端子Ｒにはパルス列ＰＥ−２（図５Ｇ）が入力され、ＳＲフリップフロップＳＲ−ＦＦはリセットされドライバ制御信号ＤＲＥはＬ論理に立ち下る。
このように、この実施例によればクロックＣＬＫの立上りのタイミングでも立下りのタイミングでも何れのタイミングでもＳＲフリップフロップＳＲ−ＦＦをセットし、リセットすることができるから、ドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦのタイミングからクロックＣＬＫの半周期以上に大きく遅れることのないドライバ制御信号ＤＲＥを得ることができる。
【００３５】
然もこの実施例ではクロックＣＬＫの立上り及び立下り双方のタイミングにおいてＳＲフリップフロップＳＲ−ＦＦのセット入力端子Ｓとリセット入力端子Ｒにパルスを与えたから、クロックＣＬＫの１周期の間でもＳＲフリップフロップＳＲ−ＦＦをセットし、リセットさせることができる。この結果、図６Ｂに示すように高速動作させるためにドライバオン・オフ制御信号ＤＲＥＯＮ／ＯＦＦの１周期ＴをクロックＣＬＫの１周期に近づけたとしても、ＳＲフリップフロップＳＲ−ＦＦにＨクロックＣＬＫの立ち上がりと立下りの何れのタイミングでもセット及びリセットすることができる。従って、図６に示す例ではクロックＣＬＫの半周期毎にドライバ１６を出力モ−ドと高インピ−ダンスモ−ドに切替えることができる。よってクロックＣＬＫの２倍の速度で動作するデバイスでも試験することができる利点が得られる。
【００３６】
図７に第１パルス化回路２４Ａの実施例を示す。この第１パルス化回路２４ＡはクロックＣＬＫの立ち上がりのタイミングでパルスを発生するように構成される。このため、この図７に示す例では第１パルス化回路２４Ａをアンドゲ−トＡＮＤと、インバ−タＩＮＶとによって構成した場合を示す。アンドゲ−トＡＮＤの一方の入力端子にクロックＤＬＫを直接供給し、アンドゲ−トＡＮＤの他方の入力端子にインバ−タＩＮＶを通じて極性反転させたクロックＣＬＫ／を入力する。
【００３７】
このように構成することによりアンドゲ−トＡＮＤの入力端子には直接与えられたクロックＣＬＫに対してインバ−タＩＮＶでわずかに遅延されて極性反転されたクロックＣＬＫ／が与えられるから、アンドゲ−トＡＮＤはインバ−タＩＮＶの遅延時間τに相当するパルス幅を持つパルスＰＥを出力する。
【００３８】
【発明の効果】
以上説明したように、この発明によれば高速で切替わるドライバ制御信号を生成することができるから、例えばＤｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ方式で動作するメモリを試験することができる利点が得られる。特に請求項１で提案したドライバ制御信号生成回路によればＲＺ波形モ−ド、ＮＲＺ波形モ−ドに加えて高速動作が可能なＤＮＲＺ波形モ−ドの各種の波形モ−ドのドライバ制御信号を生成できる機能を持ちながら、２台のタイミング発生器１３Ａと１３Ｂで足りる構成としたから、コストの上昇を抑えながら高機能のＩＣ試験装置を構成することができる利点が得られる。
【００３９】
また、この発明の請求項２で提案したドライバ制御信号生成回路によれば発生可能な波形モ−ドは高速動作を行うＤＮＲＺ波形モ−ドのみであるが、単一機能に絞り込んだＩＣ試験装置を提供する場合に適用すれば、構成が簡素であることから廉価なＩＣ試験装置を提供できる利点が得られる。
【図面の簡単な説明】
【図１】この発明の請求項１で提案するドライバ制御信号生成回路の一実施例を説明するためのブロック図。
【図２】図１の動作を説明するための図。
【図３】図１の動作を説明するためのタイミングチャ−ト。
【図４】この発明の請求項２で提案するドライバ制御信号生成回路の一実施例を説明するためのブロック図。
【図５】図４の動作を説明するためのタイミングチャ−ト。
【図６】図５と同様のタイミングチャ−ト。
【図７】図４に使用したパルス化回路の一実施例を説明するためのブロック図。
【図８】ＩＣ試験装置の概要を説明するためのブロック図。
【図９】従来のドライバ制御信号生成回路を説明するためのブロック図。
【図１０】図９の動作を説明するための図。
【図１１】図９に示したドライバ制御信号生成回路でＲＺ波形モ−ドの波形を発生させる動作を説明するためのタイミングチャ−ト。
【図１２】図９に示した回路で他の波形モ−ドの発生動作を説明するためのタイミングチャ−ト。
【図１３】図９に示した回路でＮＲＺ波形モ−ドの波形を発生させる動作を説明するためのタイミングチャ−ト。
【図１４】図１３に示した波形発生モ−ドの更に他の例を説明するためのタイミングチャ−ト。
【図１５】従来のドライバ制御信号生成回路の他の例を説明するためのブロック図。
【図１６】図１５に示したドライバ制御信号生成回路の動作を説明するための図。
【図１７】図１５に示したドライバ制御信号生成回路により、ＲＺ波形モ−ドの波形を生成する動作を説明するためのタイミングチャ−ト。
【図１８】図１５に示したドライバ制御信号生成回路により、ＮＲＺ波形モ−ドの波形を生成する動作を説明するためのタイミングチャ−ト。
【図１９】図１５に示したドライバ制御信号生成回路により、高速のＤＮＲＺ波形モ−ドの波形を生成する動作を説明するためのタイミングチャ−ト。
【符号の説明】
１３、１３Ａ、１３Ｂ      タイミング発生器
１４      波形フォ−マッタ
１４Ａ      波形メモリ
１６      ドライバ
１７      電圧比較器
１９      被試験デバイス
２４      ドライバ制御信号生成回路
Ｇ１〜Ｇ４      ゲ−ト
ＳＲ−ＦＦ      ＳＲフリップフロップ
ＬＣＫ、ＴＣＫ      タイミングクロック
【図１】
0004495332.tif 000002
【図２】
0004495332.tif 000003
【図３】
0004495332.tif 000004
【図４】
0004495332.tif 000005
【図５】
0004495332.tif 000006
【図６】
0004495332.tif 000007
【図７】
0004495332.tif 000008
【図８】
0004495332.tif 000009
【図９】
0004495332.tif 000010
【図１０】
0004495332.tif 000011
【図１１】
0004495332.tif 000012
【図１２】
0004495332.tif 000013
【図１３】
0004495332.tif 000014
【図１４】
0004495332.tif 000015
【図１５】
0004495332.tif 000016
【図１６】
0004495332.tif 000017
【図１７】
0004495332.tif 000018
【図１８】
0004495332.tif 000019
【図１９】
0004495332.tif 000020