(57)【特許請求の範囲】
【請求項１】
半導体基板の第１領域と第２領域において、前記半導体基板に導電層を形成する工程と、
前記第１領域と第２領域において、前記導電層の上層にオフセット絶縁膜を形成する工程と、
前記第１領域と第２領域において、前記オフセット絶縁膜および前記導電層の側壁部にサイドウォール絶縁膜を形成する工程と、
前記第１領域と第２領域において、前記オフセット絶縁膜、前記サイドウォール絶縁膜および前記半導体基板を被覆してエッチングストッパ膜を形成する工程と、
前記第１領域において、前記サイドウォール絶縁膜および前記エッチングストッパ膜をマスクとして、前記半導体基板の上層部分の前記エッチングストッパ膜を透過させながら導電性不純物を導入し、前記半導体基板中に第１の濃度の導電性不純物を含有する第１不純物含有領域を形成する工程と、
前記第２領域において、少なくとも前記サイドウォール絶縁膜の側壁部における前記エッチングストッパ膜を残しながら、少なくとも前記半導体基板を被覆する部分の前記エッチングストッパ膜を除去する工程と、
前記第２領域において、前記サイドウォール絶縁膜および当該サイドウォール絶縁膜の側壁部における前記エッチングストッパ膜をマスクとして導電性不純物を導入し、前記半導体基板中に第２の濃度の導電性不純物を含有する第２不純物含有領域を形成する工程と、
前記第１領域および第２領域において、全面に絶縁膜を形成する工程と、
前記第１領域および第２領域において、前記エッチングストッパ膜に対して選択比を有してコンタクトホール開口領域における前記絶縁膜を除去するエッチングにより、前記第１領域においては前記コンタクトホール開口領域内に前記エッチングストッパ膜を露出させ、前記第２領域においては前記コンタクトホール開口領域内に前記第２不純物含有領域を露出させるコンタクトホールを開口する工程と、
前記第１領域において、前記コンタクトホール開口領域内に露出したエッチングストッパ膜を除去して前記第１不純物含有領域を露出させるコンタクトホールを開口する工程とを有し、
上記各工程を上記の記載順序で行う半導体装置の製造方法。
【請求項２】
前記第１領域と第２領域において、前記オフセット絶縁膜を形成する工程の後、前記サイドウォール絶縁膜を形成する工程の前に、前記オフセット絶縁膜をマスクとして導電性不純物を導入し、前記半導体基板中に第１の濃度および第２の濃度よりも低濃度である第３の濃度の導電性不純物を含有する第３不純物含有領域を形成する工程をさらに有し、
前記第１領域において、前記第１不純物含有領域を形成する工程においては、前記第３不純物含有領域に接続して形成し、
前記第２領域において、前記第２不純物含有領域を形成する工程においては、前記第３不純物含有領域に接続して形成する
請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２領域において第２不純物含有領域を形成する工程の後、前記第１領域および第２領域において絶縁膜を形成する工程の前に、前記第２領域において、前記第２不純物含有領域の表層部に金属シリサイド層を形成する工程をさらに有し、
前記第２領域において前記コンタクトホール開口領域内に前記第２不純物含有領域を露出させる工程においては、前記第２不純物含有領域の表層部に形成された金属シリサイド層を露出させる
請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１領域および第２領域において、前記導電層を形成する工程の前に、前記半導体基板の少なくとも前記第１領域と前記第２領域に分離する素子分離領域に素子分離絶縁膜を形成する工程をさらに有し、
前記エッチングストッパ膜を形成する工程においては、前記素子分離絶縁膜をさらに被覆して形成する
請求項１記載の半導体装置の製造方法。
【請求項５】
前記第１領域において前記コンタクトホールを開口する工程においては、前記コンタクトホール開口領域内に前記素子分離領域の一部が含まれるように形成する
請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１領域において前記コンタクトホールを開口する工程後、前記コンタクトホール内を導電体で埋め込んで前記第１不純物含有領域に接続する埋め込み電極を形成する工程をさらに有する
請求項１記載の半導体装置の製造方法。
【請求項７】
前記第２領域において前記コンタクトホールを開口する工程後、前記コンタクトホール内を導電体で埋め込んで前記第２不純物含有領域に接続する埋め込み電極を形成する工程をさらに有する
請求項１記載の半導体装置の製造方法。
【請求項８】
前記第１領域および第２領域において、前記エッチングストッパ膜を窒化シリコン含有層により形成し、
前記第１領域および第２領域において、前記絶縁膜を酸化シリコン含有層により形成する
請求項１記載の半導体装置の製造方法。
【請求項９】
前記第１領域および第２領域において、前記オフセット絶縁膜および前記サイドウォール絶縁膜を窒化シリコン含有層により形成する
請求項８記載の半導体装置の製造方法。
【請求項１０】
前記素子分離絶縁膜を形成する工程が、前記半導体基板に素子分離用溝を形成する工程と、前記素子分離用溝を絶縁体で埋め込む工程とを含む
請求項４記載の半導体装置の製造方法。
【請求項１１】
前記素子分離絶縁膜を酸化シリコン含有層により形成する
請求項１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に微細なコンタクト接合を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年のＶＬＳＩなどに見られるように、半導体装置の微細化、高集積化および高性能化が進展するに伴い、酸化シリコン（ＳｉＯ2 ）などからなる層間絶縁層のドライエッチングについても技術的要素がますます厳しくなっている。
例えば、ＭＯＳ（Metal-Oxide-Semiconductor ）トランジスタのゲート電極とソース・ドレイン拡散層へのコンタクトホールとの距離が短くなってきている。このため、コンタクトホール形成のためのリソグラフィー工程における合わせずれにより、ゲート電極とソース・ドレイン拡散層へのコンタクトとが短絡するという問題が生じてしまう。
【０００３】
上記の問題を避けるために、ゲート電極上部および側壁を窒化シリコンなど、層間絶縁膜と異なる材料で被覆し、コンタクトがゲート電極に接触あるいは近接するのを防止し、コンタクトホールの位置合わせのためのマスク上の設計余裕を不要にできる自己整合コンタクト（Self Aligned Contact; 以下ＳＡＣと略）技術が開発および提案され、現在までにＳＡＣに関する活発な研究がなされている。
【０００４】
また、上記のＳＡＣと同様に、コンタクトホールとソース・ドレイン拡散層との合わせずれによりコンタクトが素子分離領域上に配置され、コンタクトホールの形成時に素子分離絶縁膜をエッチングしてしまうという問題がある。これを図面を参照して説明する。
図１４（ａ）は、コンタクトホールを形成する工程の前における半導体装置の断面図である。
シリコン半導体基板１０の素子分離用溝Ｔに埋め込まれたＳＴＩ（Shallow Trench Isolation）型素子分離絶縁膜２１に分離された活性領域上に、酸化シリコンからなるゲート絶縁膜２２が形成されており、その上層にポリシリコンからなる下層ゲート電極３０ａとタングステンシリサイドからなる上層ゲート電極３１ａからなるポリサイド構造のゲート電極３２が形成されている。
ゲート電極３２の側壁を被覆して例えば窒化シリコンからなり、ＬＤＤ（Lightly Doped Drain ）スペーサとなるサイドウォール絶縁膜２４ａが形成されており、ゲート電極３２の両側部における半導体基板１０中には、低濃度拡散層１１と高濃度拡散層１２からなるＬＤＤ構造のソース・ドレイン拡散層が形成されており、ＭＯＳトランジスタが構成されている。
【０００５】
上記のトランジスタを被覆して全面に例えば酸化シリコンからなる層間絶縁膜２６が形成されており、その上層に、コンタクトホールの開口パターンが転写されたレジスト膜ＲCHが形成されている。
ここで、フォトリソグラフィー工程における合わせずれなどにより、コンタクトホールの開口パターンの開口部がＳＴＩ素子分離絶縁膜２１にかかっているものとする。
【０００６】
上記の構造から、レジスト膜ＲCHをマスクとしてＲＩＥ（反応性イオンエッチング）などのエッチングを施すことにより、図１４（ｂ）に示すように、層間絶縁膜２６にコンタクトホールＣＨが開口されるが、上記のようにコンタクトホールＣＨの開口パターンの開口部がＳＴＩ素子分離絶縁膜２１にかかっていることから、コンタクトホールＣＨ内における素子分離絶縁膜部分Ｘまでもエッチングされて、素子分離用溝Ｔにおけるシリコン半導体基板１０の表面が露出してしまい、このコンタクトホールＣＨ内に埋め込み電極などを形成した場合には接合リーク電流が増大してしまうという問題が発生する。
【０００７】
上記のコンタクトホール内における素子分離絶縁膜部分までもエッチングされることを防止するために、ソース・ドレイン拡散層および素子分離絶縁膜上を例えば窒化シリコンからなるエッチングストッパ膜で被覆して保護する方法が開発されている。
図１５（ａ）は、コンタクトホールを形成する工程の前における半導体装置の断面図である。
上記の半導体装置は、図１４（ａ）に示す半導体装置に対して、トランジスタを被覆して全面に例えば窒化シリコンのエッチングストッパ膜２５が形成されており、その上層に酸化シリコンの層間絶縁膜が形成されていることが異なっている。
【０００８】
上記の構造に対してコンタクトホールを開口する場合には、レジスト膜ＲCHをマスクとしてＲＩＥ（反応性イオンエッチング）などのエッチングストッパ膜２５でエッチングが遅くなるような条件のエッチングを施し、図１５（ｂ）に示すように、エッチングストッパ膜２５上で一度エッチングを停止する。
【０００９】
次に、図１５（ｃ）に示すように、エッチング条件を変えて、コンタクトホールＣＨ内に露出した窒化シリコンを選択的に除去するような条件のエッチングにより、コンタクトホールＣＨ内のエッチングストッパ膜２５を除去し、ソース・ドレイン拡散層を露出させる。
以降の工程としては、コンタクトホールＣＨ内に埋め込み電極などを形成して所望の半導体装置を形成する。
【００１０】
上記の半導体装置に製造方法によれば、コンタクトホール内における素子分離絶縁膜部分までもエッチングされることが防止され、接合リーク電流が増大してしまうという問題を回避することができる。
近年においては、集積度をさらに向上させるためにかそくてきにレイアウトが縮小されており、これに伴って上記のゲート電極に対して拡散層へのコンタクトをの自己整合的に形成することと、コンタクト形成時の素子分離絶縁膜エッチング防止を両立させることが必要となってくる。
【００１１】
上記のゲート電極に対して拡散層へのコンタクトをの自己整合的に形成することと、コンタクト形成時の素子分離絶縁膜エッチング防止を両立させる半導体装置の製造方法について説明する。
まず、図１６（ａ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition ）法によりシリコン半導体基板１０上に窒化シリコンを堆積させ、活性領域として例えばＤＲＡＭ（メモリ）部となる領域１とロジック部となる領域２を除く素子分離領域を開口するパターンの不図示のレジスト膜を形成し、ＲＩＥ（反応性イオンエッチング）などのエッチングにより素子分離領域の窒化シリコンを除去して、素子分離用溝を形成するためのマスク層２０を形成する。
ここで、領域１は以降の工程において複数のトランジスタのゲート電極の間隔が０．１８μｍとなるように、一方、領域２は０．２４μｍとなるように、それぞれゲート線幅０．１３μｍのゲート電極を形成する領域である。
【００１２】
次に、図１６（ｂ）に示すように、マスク層２０をマスクとしてＲＩＥなどのエッチングを施し、半導体基板１０に素子分離用溝Ｔを形成する。
【００１３】
次に、図１６（ｃ）に示すように、例えば熱酸化法により素子分離用溝Ｔの内壁に不図示のトレンチ内壁保護膜を形成した後、例えば高密度プラズマＣＶＤ法により、トレンチ状の素子分離用溝Ｔを埋め込みながら全面に酸化シリコンを堆積させた後、ＣＭＰ（Chemical Mechanical Polishing ）法により、酸化シリコン膜の上面からマスク層２０をストッパとして研磨し、素子分離絶縁膜２１を形成する。
【００１４】
次に、図１７（ｄ）に示すように、例えばホットリン酸などのウェットエッチングによりマスク層２０を除去する。このとき、上記のＣＭＰ工程後のマスク層２０の膜厚の分，素子分離絶縁膜２１が半導体基板１０表面から凸に突出する形状となる。
【００１５】
次に、図１７（ｅ）に示すように、イオン注入によりウェルを形成した後、例えば熱酸化法により酸化シリコン層を数ｎｍの膜厚で形成し、ゲート絶縁膜２２とする。
次に、例えばＣＶＤ法によりゲート絶縁膜２２の上層にポリシリコンを７０ｎｍの膜厚で堆積させ、下層ゲート電極用層３０を形成する。
次に、例えばＣＶＤ法により窒化タングステンとタングステンをそれぞれ５ｎｍ，６０ｎｍの膜厚で積層させ、上層ゲート電極用層３１を形成する。
次に、例えばＣＶＤ法により窒化シリコンを１００ｎｍの膜厚で堆積させ、オフセット絶縁膜２３を形成する。
【００１６】
次に、図１７（ｆ）に示すように、フォトリソグラフィー工程によりゲート電極のパターンにレジスト膜Ｒを形成し、レジスト膜ＲをマスクとしてＲＩＥなどのエッチングを施し、上層ゲート電極用層３１および下層ゲート電極用層３０を順にパターン加工して、ポリシリコンの下層ゲート電極３０ａと、窒化タングステンおよびタングステンの積層体である上層ゲート電極３１ａとからなり、窒化シリコンのオフセット絶縁膜２３ａ付きのゲート電極３２を形成する。
ここで、上述のようにゲート電極３２は、領域１においては複数のトランジスタのゲート電極の間隔ｂ1 が０．１８μｍとなるように、一方、領域２においてはゲート電極の間隔ｂ2 が０．２４μｍとなるように、それぞれ０．１３μｍのゲート線幅ａのゲート電極を形成する。
このとき、薄膜のゲート絶縁膜２２もゲート電極パターンに加工される。
【００１７】
次に、図１８（ｇ）に示すように、ゲート電極３２をマスクとして、リンあるいはホウ素などの導電性不純物Ｄ１をイオン注入し、ゲート電極３２の両側部における半導体基板１０の活性領域中に低濃度拡散層１１を形成する。
【００１８】
次に、図１８（ｈ）に示すように、例えばＣＶＤ法によりゲート電極３２を被覆して窒化シリコンを全面に７０ｎｍの膜厚で堆積させ、サイドウォール絶縁膜用層２４を形成する。
【００１９】
次に、図１８（ｉ）に示すように、例えばＲＩＥなどのエッチングによりエッチバックを行い、ゲート電極３２の両側部におけるサイドウォール絶縁膜用層２４を残してそれ以外を除去し、堆積時の膜厚とほぼ同じ７０ｎｍの膜厚を有し、ＬＤＤスペーサとなるサイドウォール絶縁膜２４ａを形成する。
従って、この時点で領域１におけるゲート電極３２の間のサイドウォール絶縁膜２４ａの間隔は０．０４μｍ、領域２においては０．１０μｍとなる。
【００２０】
次に、図１９（ｊ）に示すように、サイドウォール絶縁膜２４ａをマスクとして導電性不純物Ｄ２をイオン注入し、ゲート電極３２の両側部における半導体基板１０の活性領域中に低濃度拡散層１１と接続する高濃度拡散層１２を形成する。これにより、ＬＤＤ構造のソース・ドレイン拡散層が形成される。
【００２１】
次に、図１９（ｋ）に示すように、例えばＣＶＤ法により、オフセット絶縁膜２３ａ、サイドウォール絶縁膜２４ａ、高濃度拡散層１２の上層および素子分離絶縁膜２１の上層を含めて全面に窒化シリコンを２０ｎｍの膜厚で堆積させ、エッチングストッパ膜２５を形成する。
ここで、領域１においてはゲート電極３２の間のサイドウォール絶縁膜２４ａの間がエッチングストッパ膜２５により埋め込まれることになる。
【００２２】
次に、図１９（ｌ）に示すように、例えばＣＶＤ法によりＢＰＳＧなどの酸化シリコンを堆積させ、リフロー、エッチバック、あるいはＣＭＰ法などにより平坦化して、層間絶縁膜２６を形成する。
【００２３】
次に、図２０（ｍ）に示すように、フォトリソグラフィー工程により、コンタクトホールの開口パターンのレジスト膜（不図示）を層間絶縁膜２６の上層にパターン形成し、ＲＩＥあるいはプラズマエッチングなどのエッチングストッパ膜２５でエッチングが遅くなるような条件のエッチングを施し、領域１において第１コンタクトホールＣＨ１を、領域２において第２コンタクトホールＣＨ２を開口する。エッチングは、エッチングストッパ膜２５で一度停止する。
【００２４】
次に、図２０（ｎ）に示すように、エッチング条件を変えて、コンタクトホールＣＨ１，２内に露出した窒化シリコンを選択的に除去するような条件のエッチングにより、コンタクトホールＣＨ内のエッチングストッパ膜２５を除去し、ソース・ドレイン拡散層を露出させる。
このように、エッチングストッパ膜で２５がソース・ドレイン拡散層と素子分離絶縁膜の上層を被覆おり、エッチングを一度停止して、改めてソース・ドレイン拡散層領域を開口するので、コンタクト形成時の素子分離絶縁膜のエッチングを防止できる。
また、ゲート電極の上部および側壁を窒化シリコンなど、層間絶縁膜と異なる材料で被覆しているので、拡散層に対してコンタクトを自己整合的に開口し、開口パターンに合わせずれが生じても、コンタクトがゲート電極に接触あるいは近接するのを防止することができる。
【００２５】
以降の工程としては、例えば、コンタクトホール内をタングステンで埋め込んでソース・ドレイン拡散層に接続するプラグを形成し、さらにその上層にアルミニウムなどの上層配線を形成して、所望の半導体装置に至る。
【００２６】
【発明が解決しようとする課題】
しかしながら、上記の半導体装置の製造方法においては、コンタクトホール内に露出した窒化シリコンを選択的に除去するような条件のエッチングにより、コンタクトホールＣＨ内のエッチングストッパ膜を除去する工程において、領域２においてはサイドウォール状のエッチングストッパ膜の一部２５ａが形成されて高濃度拡散層１２に達するコンタクトホールが開口され、また、領域１においてもゲート電極３２の間ではない領域では高濃度拡散層１２に達するコンタクトホールが開口されるが、一方で、領域１におけるゲート電極３２の間のサイドウォール絶縁膜２４ａの間の部分がエッチングストッパ膜２５に埋め込まれてしまっていることから、図２０（ｎ）に示すように、コンタクトホール内に窒化シリコン膜２５ｃが残されてしまい、開口不良となって、コンタクトの接触不良が発生してしまう。
【００２７】
上記の問題を避けるために、ＬＤＤスペーサとなるサイドウォール絶縁膜の膜厚を薄くして、ゲート電極の間のサイドウォール絶縁膜の間を広げた場合、コンタクトホールの開口には問題がなくなるが、この場合にはＬＤＤスペーサの幅を狭めることになり、即ち、ＬＤＤ幅が狭くなってトランジスタの短チャネル効果が増大するという別の問題が発生する。
特に、ソース・ドレイン拡散層の自己整合的にシリサイド層を形成するサリサイドプロセスにおいては、シリサイド層がトランジスタのチャネル形成領域に近くなりすぎ、高融点金属の拡散やシリサイド層に起因する応力により、トランジスタの短チャネル効果の増大、ゲート電極周辺部分の拡散層におけるリーク電流の増大を招いてしまう。
【００２８】
本発明は上記の状況に鑑みてなされたものであり、従って本発明は、トランジスタの短チャネル効果の増大など、トランジスタ特性を悪化させずに、自己整合的コンタクトホールを安定に開口することができる半導体装置の製造方法を提供することを目的とする。
【００３７】
【課題を解決するための手段】
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板の第１領域と第２領域において、前記半導体基板に導電層を形成する工程と、前記第１領域と第２領域において、前記導電層の上層にオフセット絶縁膜を形成する工程と、前記第１領域と第２領域において、前記オフセット絶縁膜および前記導電層の側壁部にサイドウォール絶縁膜を形成する工程と、前記第１領域と第２領域において、前記オフセット絶縁膜、前記サイドウォール絶縁膜および前記半導体基板を被覆してエッチングストッパ膜を形成する工程と、前記第１領域において、前記サイドウォール絶縁膜および前記エッチングストッパ膜をマスクとして、前記半導体基板の上層部分の前記エッチングストッパ膜を透過させながら導電性不純物を導入し、前記半導体基板中に第１の濃度の導電性不純物を含有する第１不純物含有領域を形成する工程と、前記第２領域において、少なくとも前記サイドウォール絶縁膜の側壁部における前記エッチングストッパ膜を残しながら、少なくとも前記半導体基板を被覆する部分の前記エッチングストッパ膜を除去する工程と、前記第２領域において、前記サイドウォール絶縁膜および当該サイドウォール絶縁膜の側壁部における前記エッチングストッパ膜をマスクとして導電性不純物を導入し、前記半導体基板中に第２の濃度の導電性不純物を含有する第２不純物含有領域を形成する工程と、前記第１領域および第２領域において、全面に絶縁膜を形成する工程と、前記第１領域および第２領域において、前記エッチングストッパ膜に対して選択比を有してコンタクトホール開口領域における前記絶縁膜を除去するエッチングにより、前記第１領域においては前記コンタクトホール開口領域内に前記エッチングストッパ膜を露出させ、前記第２領域においては前記コンタクトホール開口領域内に前記第２不純物含有領域を露出させるコンタクトホールを開口する工程と、前記第１領域において、前記コンタクトホール開口領域内に露出したエッチングストッパ膜を除去して前記第１不純物含有領域を露出させるコンタクトホールを開口する工程とを有し、上記各工程を逐次的に実施する。
【００３８】
上記の本発明の半導体装置の製造方法は、好適には、前記第１領域と第２領域において、前記オフセット絶縁膜を形成する工程の後、前記サイドウォール絶縁膜を形成する工程の前に、前記オフセット絶縁膜をマスクとして導電性不純物を導入し、前記半導体基板中に第１の濃度および第２の濃度よりも低濃度である第３の濃度の導電性不純物を含有する第３不純物含有領域を形成する工程をさらに有し、前記第１領域において、前記第１不純物含有領域を形成する工程においては、前記第３不純物含有領域に接続して形成し、前記第２領域において、前記第２不純物含有領域を形成する工程においては、前記第３不純物含有領域に接続して形成する。
【００３９】
上記の本発明の半導体装置の製造方法は、好適には、前記第２領域において第２不純物含有領域を形成する工程の後、前記第１領域および第２領域において絶縁膜を形成する工程の前に、前記第２領域において、前記第２不純物含有領域の表層部に金属シリサイド層を形成する工程をさらに有し、前記第２領域において前記コンタクトホール開口領域内に前記第２不純物含有領域を露出させる工程においては、前記第２不純物含有領域の表層部に形成された金属シリサイド層を露出させる。
【００４０】
上記の本発明の半導体装置の製造方法は、好適には、前記第１領域および第２領域において、前記導電層を形成する工程の前に、前記半導体基板の少なくとも前記第１領域と前記第２領域に分離する素子分離領域に素子分離絶縁膜を形成する工程をさらに有し、前記エッチングストッパ膜を形成する工程においては、前記素子分離絶縁膜をさらに被覆して形成する。さらに好適には、前記第１領域において前記コンタクトホールを開口する工程においては、前記コンタクトホール開口領域内に前記素子分離領域の一部が含まれるように形成する。
【００４１】
上記の本発明の半導体装置の製造方法は、好適には、前記第１領域において前記コンタクトホールを開口する工程後、前記コンタクトホール内を導電体で埋め込んで前記第１不純物含有領域に接続する埋め込み電極を形成する工程をさらに有する。また、好適には、前記第２領域において前記コンタクトホールを開口する工程後、前記コンタクトホール内を導電体で埋め込んで前記第２不純物含有領域に接続する埋め込み電極を形成する工程をさらに有する。
【００４２】
上記の本発明の半導体装置の製造方法は、好適には、前記第１領域および第２領域において、前記エッチングストッパ膜を窒化シリコン含有層により形成し、前記第１領域および第２領域において、前記絶縁膜を酸化シリコン含有層により形成する。さらに好適には、前記第１領域および第２領域において、前記オフセット絶縁膜および前記サイドウォール絶縁膜を窒化シリコン含有層により形成する。
【００４３】
上記の本発明の半導体装置の製造方法は、好適には、前記素子分離絶縁膜を形成する工程が、前記半導体基板に素子分離用溝を形成する工程と、前記素子分離用溝を絶縁体で埋め込む工程とを含む。さらに好適には、前記素子分離絶縁膜を酸化シリコン含有層により形成する。
【００４４】
上記の本発明の半導体装置の製造方法は、半導体基板の素子分離領域に素子分離絶縁膜を形成し、素子分離絶縁膜で分離された第１領域と第２領域において、半導体基板に導電層を形成し、導電層の上層にオフセット絶縁膜を形成し、オフセット絶縁膜をマスクとして導電性不純物を導入し、半導体基板中に導電性不純物を第３の濃度で含有する第３不純物含有領域を形成し、オフセット絶縁膜および導電層の側壁部にサイドウォール絶縁膜を形成する。
次に、第１領域と第２領域において、オフセット絶縁膜、サイドウォール絶縁膜、半導体基板（第３不純物含有領域）および素子分離絶縁膜を被覆してエッチングストッパ膜を形成する。
次に、第１領域において、サイドウォール絶縁膜およびエッチングストッパ膜をマスクとして、半導体基板（第３不純物含有領域）の上層部分のエッチングストッパ膜を透過させながら導電性不純物を導入し、半導体基板中に導電性不純物を第３の濃度よりも高濃度の第１の濃度で含有して第３不純物含有領域に接続する第１不純物含有領域を形成する。
次に、第２領域において、少なくともサイドウォール絶縁膜の側壁部におけるエッチングストッパ膜を残しながら、少なくとも半導体基板（第３不純物含有領域）を被覆する部分のエッチングストッパ膜を除去し、サイドウォール絶縁膜および当該サイドウォール絶縁膜の側壁部におけるエッチングストッパ膜をマスクとして導電性不純物を導入し、半導体基板中に導電性不純物を第３の濃度よりも高濃度の第２の濃度で含有して第３不純物含有領域に接続する第２不純物含有領域を形成する。
次に、第１領域および第２領域において、全面に絶縁膜を形成し、エッチングストッパ膜に対して選択比を有してコンタクトホール開口領域における絶縁膜を除去するエッチングにより、第１領域においては前記コンタクトホール開口領域内にエッチングストッパ膜を露出させ、第２領域においてはコンタクトホール開口領域内に第２不純物含有領域を露出させるコンタクトホールを開口する。
次に、第１領域において、コンタクトホール開口領域内に露出したエッチングストッパ膜を除去して第１不純物含有領域を露出させるコンタクトホールを開口する。
【００４５】
上記の本発明の半導体装置の製造方法によれば、第１領域において、サイドウォール絶縁膜およびエッチングストッパ膜をマスクとして、半導体基板（第３不純物含有領域）の上層部分のエッチングストッパ膜を透過させながら導電性不純物を導入して、第１不純物含有領域を形成する。
一方、第２領域においては、サイドウォール絶縁膜の側壁部におけるエッチングストッパ膜を残しながら、半導体基板（第３不純物含有領域）を被覆する部分のエッチングストッパ膜を除去し、サイドウォール絶縁膜および当該サイドウォール絶縁膜の側壁部におけるエッチングストッパ膜をマスクとして導電性不純物を導入して、第２不純物含有領域を形成する。
従って、第１領域においては、サイドウォール絶縁膜およびエッチングストッパ膜がＬＤＤスペーサとしての機能を有するので、サイドウォール絶縁膜の膜厚を薄くしても、トランジスタの短チャネル効果の増大など、トランジスタ特性を悪化させないで形成することができ、さらに、サイドウォール絶縁膜の膜厚を薄くすることが可能であるのでゲート電極の間のサイドウォール絶縁膜の間がエッチングストッパ膜に埋め込まれてしまうことを防止し、コンタクトホール内のエッチングストッパ膜を除去する工程において開口不良が発生することを抑制して自己整合的コンタクトホールを安定に開口することができる。
一方、第２領域においては、サイドウォール絶縁膜および当該サイドウォール絶縁膜の側壁部におけるエッチングストッパ膜がＬＤＤスペーサとしての機能を有するので、サイドウォール絶縁膜の膜厚を薄くしても、トランジスタの短チャネル効果の増大など、トランジスタ特性を悪化させないで形成することができる。さらに、半導体基板（第３不純物含有領域）を被覆する部分のエッチングストッパ膜を除去しているのでソース・ドレイン拡散層に自己整合的にシリサイド層を形成することができ、この場合でもサイドウォール絶縁膜および当該サイドウォール絶縁膜の側壁部におけるエッチングストッパ膜により、シリサイド層がトランジスタのチャネル形成領域に近くなりすぎることはなく、短チャネル効果を抑制し、ゲート電極周辺部分の拡散層におけるリーク電流の増大を抑制して形成することが可能である。
【００４６】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００４７】
第１実施形態
本実施形態にかかる半導体装置は、ＳＡＣによるコンタクト接続を有する半導体装置であり、図１はその断面図である。
シリコン半導体基板１０に、活性領域として例えばＤＲＡＭ（メモリ）部である領域１とロジック部である領域２に分離する素子分離領域に、素子分離用溝Ｔが形成されており、例えば酸化シリコンからなる素子分離絶縁膜２１が埋め込まれている。
【００４８】
上記の領域１においては、半導体基板１０の上層に、ゲート絶縁膜２２を介してポリシリコンの下層ゲート電極３０ａと、窒化タングステンおよびタングステンの積層体である上層ゲート電極３１ａとからなり、窒化シリコンのオフセット絶縁膜２３ａ付きのゲート電極３２が形成されている。
また、ゲート電極３２の両側部における半導体基板１０中には、導電性不純物を低濃度に含有する低濃度拡散層１１と高濃度に含有する高濃度拡散層１２が形成されており、ＬＤＤ（Lightly Doped Drain ）構造のソース・ドレイン拡散層が形成されている。
ゲート電極３２の両側部には、例えば窒化シリコンからなるサイドウォール絶縁膜２４ａが形成されており、その上層に領域１を全面に窒化シリコンのエッチングストッパ膜２５が形成されている。サイドウォール絶縁膜２４ａとエッチングストッパ膜２５の膜厚により、上記のソース・ドレイン拡散層のＬＤＤ幅が決定されている。
【００４９】
エッチングストッパ膜２５の上層にＢＰＳＧ（ホウ素とリンを含有する酸化シリコン）などの酸化シリコン系の層間絶縁膜２６が形成されている。
層間絶縁膜２６およびエッチングストッパ膜２５には、高濃度拡散層１２に達する第１コンタクトホールＣＨ１が開口されている。ゲート電極の間の領域に開口されている第１コンタクトホールＣＨ１内においては、サイドウォール絶縁膜２４ａの側部にエッチングストッパ膜の一部２５ｂが残されながら高濃度拡散層１２に達する第１コンタクトホールＣＨ１が開口されている。
第１コンタクトホールＣＨ１の内壁を被覆して例えばチタンおよび窒化チタンの積層体である密着層３３が形成され、その上層に第１コンタクトホール内を埋め込むようにして例えばタングステンからなるプラグ３４ａが形成され、さらにその上層に例えばアルミニウムからなる上層配線３５が形成されている。
【００５０】
次に、上記の半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition ）法によりシリコン半導体基板１０上に窒化シリコンを堆積させ、活性領域として例えばＤＲＡＭ（メモリ）部となる領域１とロジック部となる領域２を除く素子分離領域を開口するパターンの不図示のレジスト膜を形成し、ＲＩＥ（反応性イオンエッチング）などのエッチングにより素子分離領域の窒化シリコンを除去して、素子分離用溝を形成するためのマスク層２０を形成する。
ここで、領域１は以降の工程において複数のトランジスタのゲート電極の間隔が０．１８μｍとなるように、一方、領域２は０．２４μｍとなるように、それぞれゲート線幅０．１３μｍのゲート電極を形成する領域である。
【００５１】
次に、図２（ｂ）に示すように、マスク層２０をマスクとしてＲＩＥなどのエッチングを施し、半導体基板１０に素子分離用溝Ｔを形成する。
【００５２】
次に、図２（ｃ）に示すように、例えば熱酸化法により素子分離用溝Ｔの内壁に不図示のトレンチ内壁保護膜を形成した後、例えば高密度プラズマＣＶＤ法により、トレンチ状の素子分離用溝Ｔを埋め込みながら全面に酸化シリコンを堆積させた後、ＣＭＰ（Chemical Mechanical Polishing ）法により、酸化シリコン膜の上面からマスク層２０をストッパとして研磨し、素子分離絶縁膜２１を形成する。
【００５３】
次に、図３（ｄ）に示すように、例えばホットリン酸などのウェットエッチングによりマスク層２０を除去する。このとき、上記のＣＭＰ工程後のマスク層２０の膜厚の分，素子分離絶縁膜２１が半導体基板１０表面から凸に突出する形状となる。
【００５４】
次に、図３（ｅ）に示すように、イオン注入によりウェルの形成あるいはチャネル不純物の導入を行った後、例えば熱酸化法により酸化シリコン層を数ｎｍ（例えば３ｎｍ）の膜厚で形成し、ゲート絶縁膜２２とする。
次に、例えばＣＶＤ法によりゲート絶縁膜２２の上層にポリシリコンを７０ｎｍの膜厚で堆積させ、下層ゲート電極用層３０を形成する。
次に、例えばＣＶＤ法により窒化タングステンとタングステンをそれぞれ５ｎｍ，６０ｎｍの膜厚で積層させ、上層ゲート電極用層３１を形成する。
次に、例えばＣＶＤ法により窒化シリコンを１００ｎｍの膜厚で堆積させ、オフセット絶縁膜２３を形成する。
【００５５】
次に、図３（ｆ）に示すように、フォトリソグラフィー工程によりゲート電極のパターンにレジスト膜Ｒを形成し、レジスト膜ＲをマスクとしてＲＩＥなどのエッチングを施し、上層ゲート電極用層３１および下層ゲート電極用層３０を順にパターン加工して、ポリシリコンの下層ゲート電極３０ａと、窒化タングステンおよびタングステンの積層体である上層ゲート電極３１ａとからなり、窒化シリコンのオフセット絶縁膜２３ａ付きのゲート電極３２を形成する。
ここで、上述のようにゲート電極３２は、領域１においては複数のトランジスタのゲート電極の間隔ｂ1 が０．１８μｍとなるように、一方、領域２においてはゲート電極の間隔ｂ2 が０．２４μｍとなるように、それぞれ０．１３μｍのゲート線幅ａのゲート電極を形成する。
このとき、薄膜のゲート絶縁膜２２もゲート電極パターンに加工される。
【００５６】
次に、図４（ｇ）に示すように、ゲート電極３２をマスクとして、例えばリンあるいはホウ素などの導電性不純物Ｄ１をイオン注入し、ゲート電極３２の両側部における半導体基板１０の活性領域中に低濃度拡散層１１を形成する。
【００５７】
次に、図４（ｈ）に示すように、例えばＣＶＤ法によりゲート電極３２を被覆して窒化シリコンを全面に５０ｎｍの膜厚で堆積させ、サイドウォール絶縁膜用層２４を形成する。
【００５８】
次に、図４（ｉ）に示すように、例えばＲＩＥなどのエッチングによりエッチバックを行い、ゲート電極３２の両側部におけるサイドウォール絶縁膜用層２４を残してそれ以外を除去し、堆積時の膜厚とほぼ同じ５０ｎｍの膜厚を有するサイドウォール絶縁膜２４ａを形成する。
従って、この時点で領域１におけるゲート電極３２の間のサイドウォール絶縁膜２４ａの間隔は０．０８μｍ、領域２においては０．１４μｍとなる。
【００５９】
次に、図５（ｊ）に示すように、例えばＣＶＤ法により、オフセット絶縁膜２３ａ、サイドウォール絶縁膜２４ａ、低濃度拡散層１１の上層および素子分離絶縁膜２１の上層を含めて全面に窒化シリコンを２０ｎｍの膜厚で堆積させ、エッチングストッパ膜２５を形成する。
ここで、領域１においてはゲート電極３２の間のサイドウォール絶縁膜２４ａの間がエッチングストッパ膜２５により完全に埋め込まれることはなく、例えば０．０４μｍの間隙を有する。
【００６０】
次に、図５（ｋ）に示すように、領域２を保護して領域１を開口するレジスト膜Ｒ２を形成し、領域１においてサイドウォール絶縁膜２４ａおよびエッチングストッパ膜２５をマスクとして低濃度拡散層１１よりも高濃度となるように導電性不純物Ｄ２をイオン注入し、ゲート電極３２の両側部における半導体基板１０の活性領域中に低濃度拡散層１１と接続する高濃度拡散層１２を形成する。これにより、ＬＤＤ構造のソース・ドレイン拡散層が形成される。
【００６１】
次に、図５（ｌ）に示すように、領域１を保護して領域２を開口するレジスト膜Ｒ３を形成し、領域２において例えばＲＩＥなどのエッチングによりエッチバックを行い、サイドウォール絶縁膜２４ａの両側部におけるサイドウォール状のエッチングストッパ膜の一部２５ａを残してそれ以外を除去する。
【００６２】
次に、図６（ｍ）に示すように、領域２においてサイドウォール絶縁膜２４ａおよびエッチングストッパ膜の一部２５ａをマスクとして低濃度拡散層１１よりも高濃度となるように導電性不純物Ｄ３をイオン注入し、ゲート電極３２の両側部における半導体基板１０の活性領域中に低濃度拡散層１１と接続する高濃度拡散層１２を形成する。これにより、領域２においてもＬＤＤ構造のソース・ドレイン拡散層が形成される。
次に、例えば窒素雰囲気中で１０００℃、１０秒のランプアニール処理を施し、領域１および領域２における低濃度拡散層１１および高濃度拡散層１２中の導電性不純物を活性化および拡散させる。
【００６３】
次に、図６（ｎ）に示すように、レジスト膜Ｒ３を除去した後、例えば基板温度４５０℃としてコバルトなどの金属を全面に１０ｎｍの膜厚で堆積させ、５５０℃、３０秒のランプアニールを処理を施してコバルトなどの金属と基板のシリコンを反応させてシリサイド化し、硫酸過水により未反応のコバルトなどの金属を除去し、領域２の高濃度拡散層に対して自己整合的にコバルトシリサイド層などの金属シリサイド層１３を形成する。
【００６４】
次に、図６（ｏ）に示すように、例えばＣＶＤ法によりＢＰＳＧなどの酸化シリコンを１２００ｎｍの膜厚で堆積させ、エッチバックあるいはＣＭＰ法などにより平坦化して、７００ｎｍの膜厚の層間絶縁膜２６を形成する。また、リフローなどにより平坦化することもできる。
【００６５】
次に、図７（ｐ）に示すように、フォトリソグラフィー工程により、コンタクトホールの開口パターンのレジスト膜（不図示）を層間絶縁膜２６の上層にパターン形成し、ＲＩＥあるいはプラズマエッチングなどのエッチングストッパ膜２５でエッチングが遅くなるような条件（例えば窒化シリコンに対して酸化シリコンを２０倍のエッチング速度で除去するような条件）で酸化シリコン９００ｎｍ分の膜厚に相当するエッチングを施し、領域１においてエッチングストッパ膜２５を露出させる第１コンタクトホールＣＨ１を、領域２において金属シリサイド層１３を露出させる第２コンタクトホールＣＨ２を開口する。
ここで、エッチング条件としては、例えば（ＲＦパワー：２ｋＷ、ガス流量：Ar/O2/C4F8=200/10/20sccm、圧力：５Ｐａ）とする。
【００６６】
次に、図７（ｑ）に示すように、エッチング条件を変えて、例えば酸化シリコンに対して窒化シリコンを７倍のエッチング速度で除去するような条件で、窒化シリコン３０ｎｍ分の膜厚に相当するエッチングにより、第１コンタクトホールＣＨ１内に露出した窒化シリコン（エッチングストッパ膜２５）を選択的に除去し、高濃度拡散層１２を露出させる。
ここで、エッチング条件としては、例えば（ＲＦパワー：５００Ｗ、ガス流量：Ar/O2/CHF3=100/10/20sccm、圧力：５Ｐａ）とする。
このように、エッチングストッパ膜で２５がソース・ドレイン拡散層と素子分離絶縁膜の上層を被覆おり、エッチングを一度停止して、改めてソース・ドレイン拡散層領域を開口するので、コンタクト形成時の素子分離絶縁膜のエッチングを防止できる。
また、ゲート電極の上部および側壁を窒化シリコンなど、層間絶縁膜と異なる材料で被覆しているので、拡散層に対してコンタクトを自己整合的に開口し、開口パターンに合わせずれが生じても、コンタクトがゲート電極に接触あるいは近接するのを防止することができる。
【００６７】
次に、図８（ｒ）に示すように、例えば、コンタクトホール内をチタン、窒化チタンをそれぞれ２０ｎｍ、５０ｎｍの膜厚で堆積させて密着層３３を形成し、さらにＣＶＤ法によりタングステンを２５０ｎｍの膜厚で堆積させてコンタクトホールＣＨ１，２内を埋め込み、プラグ用層３４を形成する。
【００６８】
次に、図８（ｓ）に示すように、例えばＣＭＰ法などによりコンタクトホールＣＨ１，２の外部に堆積されたプラグ用層３４および密着層３３を除去し、コンタクトホールＣＨ１，２の埋め込まれた密着層３３およびプラグ３４ａを形成する。
【００６９】
以降の工程としては、プラグ３４ａの上層にアルミニウムなどの導電性材料により上層配線３５を形成して、図１に示す半導体装置とすることができる。
【００７０】
上記の本実施形態の半導体装置の製造方法によれば、領域１において、サイドウォール絶縁膜２４ａおよびエッチングストッパ膜２５をマスクとして導電性不純物Ｄ２をイオン注入するので、サイドウォール絶縁膜２４ａおよびエッチングストッパ膜２５がＬＤＤスペーサとしての機能を有し、サイドウォール絶縁膜の膜厚を薄くしても、トランジスタの短チャネル効果の増大など、トランジスタ特性を悪化させないで形成することができる。
【００７１】
また、領域２においては、サイドウォール絶縁膜２４ａおよび当該サイドウォール絶縁膜の側壁部におけるエッチングストッパ膜の一部２５ａをマスクとして導電性不純物Ｄ３をイオン注入するので、サイドウォール絶縁膜２４ａおよびエッチングストッパ膜の一部２５ａがＬＤＤスペーサとしての機能を有し、サイドウォール絶縁膜の膜厚を薄くしても、トランジスタの短チャネル効果の増大など、トランジスタ特性を悪化させないで形成することができる。
さらに、高濃度拡散層に対して自己整合的にシリサイド層を形成する工程においては、領域１はエッチングストッパ膜で被覆されているのでシリサイド化は行われず、領域２においてソース・ドレイン拡散層の自己整合的にシリサイド層を形成することができる。この場合でもサイドウォール絶縁膜および当該サイドウォール絶縁膜の側壁部におけるエッチングストッパ膜により、シリサイド層がトランジスタのチャネル形成領域に近くなりすぎることはなく、短チャネル効果を抑制し、ゲート電極周辺部分の拡散層におけるリーク電流の増大を抑制して形成することが可能である。
【００７２】
上記の半導体装置の製造方法により、より狭いゲート電極の間隔においてゲート電極間の拡散層にコンタクトを形成することが可能となり、設計ルールのさらなる縮小が可能で、集積度の向上および半導体装置の動作速度の高速化、低消費電力化および低コスト化が可能となる。
また、コンタクトのエッチングストッパ膜をサリサイドプロセスにおけるシリサイド化防止膜としても機能させることができ、工程数を増加させないでサリサイドの部分形成が可能となっている。
【００７３】
第２実施形態
本実施形態に係る半導体装置は実質的に第１実施形態に係る半導体装置と同様であり、その断面図を図９に示す。
第１実施形態に係る半導体装置に対して、領域１における第１コンタクトホールＣＨ１内に例えばポリシリコンからなるプラグ３６ａが形成されていることが異なる。
【００７４】
上記の半導体装置の製造方法について説明する。
まず、図１０（ａ）に示す状態までは、第１実施形態における図６（ｏ）に示すまでの工程と同様にして形成する。
【００７５】
次に、図１０（ｂ）に示すように、フォトリソグラフィー工程により、領域２は全面に保護し、領域１のみのコンタクトホールの開口パターンのレジスト膜（不図示）を層間絶縁膜２６の上層にパターン形成し、ＲＩＥあるいはプラズマエッチングなどのエッチングストッパ膜２５でエッチングが遅くなるような条件（例えば窒化シリコンに対して酸化シリコンを２０倍のエッチング速度で除去するような条件）で酸化シリコン９００ｎｍ分の膜厚に相当するエッチングを施し、エッチングストッパ膜２５を露出させる第１コンタクトホールＣＨ１を開口する。
ここで、エッチング条件としては、例えば（ＲＦパワー：２ｋＷ、ガス流量：Ar/O2/C4F8=200/10/20sccm、圧力：５Ｐａ）とする。
【００７６】
次に、図１１（ｃ）に示すように、エッチング条件を変えて、例えば酸化シリコンに対して窒化シリコンを７倍のエッチング速度で除去するような条件で、窒化シリコン３０ｎｍ分の膜厚に相当するエッチングにより、第１コンタクトホールＣＨ１内に露出した窒化シリコン（エッチングストッパ膜２５）を選択的に除去し、高濃度拡散層１２を露出させる。
ここで、エッチング条件としては、例えば（ＲＦパワー：５００Ｗ、ガス流量：Ar/O2/CHF3=100/10/20sccm、圧力：５Ｐａ）とする。
【００７７】
次に、図１１（ｄ）に示すように、例えばＣＶＤ法により第１コンタクトホールＣＨ１内を埋め込んで全面にポリシリコンを堆積させ、プラグ用層３６を形成する。
【００７８】
次に、図１２（ｅ）に示すように、エッチバックあるいはＣＭＰ法などにより第１コンタクトホールＣＨ１の外部に堆積されたポリシリコンを除去して、第１コンタクトホールＣＨ１内に埋め込まれたプラグ３６ａを形成する。
【００７９】
次に、図１２（ｆ）に示すように、フォトリソグラフィー工程により、領域１は全面に保護し、領域２のみのコンタクトホールの開口パターンのレジスト膜（不図示）を層間絶縁膜２６の上層にパターン形成し、ＲＩＥあるいはプラズマエッチングなどのエッチングストッパ膜２５でエッチングが遅くなるような条件（例えば窒化シリコンに対して酸化シリコンを２０倍のエッチング速度で除去するような条件）で酸化シリコン９００ｎｍ分の膜厚に相当するエッチングを施し、金属シリサイド層１３を露出させる第２コンタクトホールＣＨ２を開口する。
ここで、エッチング条件としては、例えば（ＲＦパワー：２ｋＷ、ガス流量：Ar/O2/C4F8=200/10/20sccm、圧力：５Ｐａ）とする。
【００８０】
次に、図１３（ｇ）に示すように、例えば、第２コンタクトホールＣＨ２内をチタン、窒化チタンをそれぞれ２０ｎｍ、５０ｎｍの膜厚で堆積させて密着層３３を形成し、さらにＣＶＤ法によりタングステンを２５０ｎｍの膜厚で堆積させて第２コンタクトホールＣＨ２内を埋め込み、プラグ用層３４を形成する。
【００８１】
次に、図１３（ｈ）に示すように、例えばＣＭＰ法などにより第２コンタクトホールＣＨ２の外部に堆積されたプラグ用層３４および密着層３３を除去し、第２コンタクトホールＣＨ２の埋め込まれた密着層３３およびプラグ３４ａを形成する。
【００８２】
以降の工程としては、プラグ３４ａ，３６ａの上層にアルミニウムなどの上層配線３５を形成して、図９に示す半導体装置とすることができる。
【００８３】
上記の本実施形態の半導体装置の製造方法によれば、第１実施形態と同様に、領域１および領域２において、サイドウォール絶縁膜の膜厚を薄くしても、トランジスタの短チャネル効果の増大など、トランジスタ特性を悪化させないで形成することができる。
【００８４】
本発明は、ＤＲＡＭなどのＭＯＳトランジスタの半導体装置、例えばＤＲＡＭとロジック回路を混載する半導体装置などにおいて、半導体基板上に形成された間隔の狭い電極の間の領域に対してコンタクトホールを形成する半導体装置の製造方法であれば何にでも適用できる。
【００８５】
本発明は、上記の実施の形態に限定されない。
例えば、オフセット絶縁膜およびサイドウォール絶縁膜はそれぞれ単層としてもよく、多層以上の構成としてもよい。窒化シリコン以外の絶縁性材料により形成することも可能である。
コンタクトホールの内壁を被覆して形成する層間絶縁膜は、単層構成でも多層構成でもよい。
また、エッチングストッパ膜は他の絶縁性材料により構成することも可能であり、単層あるいは多層とすることができる。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことができる。
【００８６】
【発明の効果】
本発明によれば、トランジスタの短チャネル効果の増大など、トランジスタ特性を悪化させずに、自己整合的コンタクトホールを安定に開口することができる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】図１は第１実施形態に係る半導体装置の断面図である。
【図２】図２は第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図であり、（ａ）は素子分離用溝形成のためのマスク層の形成工程まで、（ｂ）は素子分離用溝形成工程まで、（ｃ）は素子分離絶縁膜の形成工程までを示す。
【図３】図３は図２の続きの工程を示す断面図であり、（ｄ）はマスク層の除去工程まで、（ｅ）はオフセット絶縁膜の形成工程まで、（ｆ）はゲート電極のパターン加工工程までを示す。
【図４】図４は図３の続きの工程を示す断面図であり、（ｇ）は低濃度拡散層の形成工程まで、（ｈ）はサイドウォール絶縁膜用層の形成工程まで、（ｉ）はサイドウォール絶縁膜の形成工程までを示す。
【図５】図５は図４の続きの工程を示す断面図であり、（ｊ）はエッチングストッパ膜の形成工程まで、（ｋ）は領域１における高濃度拡散層の形成工程まで、（ｌ）は領域２におけるサイドウォール絶縁膜の側部のエッチングストッパ膜を残して除去する工程までを示す。
【図６】図６は図５の続きの工程を示す断面図であり、（ｍ）は領域２における高濃度拡散層の形成工程まで、（ｎ）は領域２における自己整合的シリサイド層の形成工程まで、（ｏ）は層間絶縁膜の形成工程までを示す。
【図７】図７は図６の続きの工程を示す断面図であり、（ｐ）はコンタクトホールの開口工程まで、（ｑ）はコンタクトホール底部のエッチングストッパ膜の除去工程までを示す。
【図８】図８は図７の続きの工程を示す断面図であり、（ｒ）はプラグ用層の形成工程まで、（ｓ）はプラグの形成工程までを示す。
【図９】図９は第２実施形態に係る半導体装置の断面図である。
【図１０】図１０は第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図であり、（ａ）は層間絶縁膜の形成工程まで、（ｂ）は領域１におけるコンタクトホールの開口工程までを示す。
【図１１】図１１は図１０の続きの工程を示す断面図であり、（ｃ）は領域１におけるコンタクトホール底部のエッチングストッパ膜の除去工程まで、（ｄ）はプラグ用層の形成工程までを示す。
【図１２】図１２は図１１の続きの工程を示す断面図であり、（ｅ）は領域１におけるプラグの形成工程まで、（ｆ）は領域２におけるコンタクトホールの開口工程までを示す。
【図１３】図１３は図１２の続きの工程を示す断面図であり、（ｇ）はプラグ用層の形成工程まで、（ｈ）は領域２におけるプラグの形成工程までを示す。
【図１４】図１４は第１従来例に係る半導体装置の製造方法の製造工程を示す断面図であり、（ａ）はコンタクトホールの開口パターンのレジスト膜の形成工程まで、（ｂ）はコンタクトホールの開口工程までを示す。
【図１５】図１５は第２従来例に係る半導体装置の製造方法の製造工程を示す断面図であり、（ａ）はコンタクトホールの開口パターンのレジスト膜の形成工程まで、（ｂ）はコンタクトホールの開口工程まで、（ｃ）はコンタクトホール底部のエッチングストッパ膜の除去工程までを示す。
【図１６】図１６は第３従来例に係る半導体装置の製造方法の製造工程を示す断面図であり、（ａ）は素子分離用溝形成のためのマスク層の形成工程まで、（ｂ）は素子分離用溝形成工程まで、（ｃ）は素子分離絶縁膜の形成工程までを示す。
【図１７】図１７は図１６の続きの工程を示す断面図であり、（ｄ）はマスク層の除去工程まで、（ｅ）はオフセット絶縁膜の形成工程まで、（ｆ）はゲート電極のパターン加工工程までを示す。
【図１８】図１８は図１７の続きの工程を示す断面図であり、（ｇ）は低濃度拡散層の形成工程まで、（ｈ）はサイドウォール絶縁膜用層の形成工程まで、（ｉ）はサイドウォール絶縁膜の形成工程までを示す。
【図１９】図１９は図１８の続きの工程を示す断面図であり、（ｊ）は高濃度拡散層の形成工程まで、（ｋ）はエッチングストッパ膜の形成工程まで、（ｌ）は層間絶縁膜の形成工程までを示す。
【図２０】図２０は図１９の続きの工程を示す断面図であり、（ｍ）はコンタクトホールの開口工程まで、（ｎ）はコンタクトホール底部のエッチングストッパ膜の除去工程までを示す。
【符号の説明】
１０…半導体基板、１１…低濃度拡散層、１２…高濃度拡散層、１３…金属シリサイド層、２０…マスク層、２１…素子分離絶縁膜、２２…ゲート絶縁膜、２３，２３ａ…オフセット絶縁膜、２４…サイドウォール絶縁膜用層、２４ａ…サイドウォール絶縁膜、２５，２５ａ，２５ｂ，２５ｃ…エッチングストッパ膜、２６…層間絶縁膜、３０…下層ゲート電極用層、３０ａ…下層ゲート電極、３１…上層ゲート電極用層、３１ａ…上層ゲート電極、３２…ゲート電極、３３…密着層、３４，３６…プラグ用層、３４ａ，３６ａ…プラグ、３５…上層配線、Ｄ１，Ｄ２，Ｄ３…導電性不純物、Ｒ１，Ｒ２，Ｒ３，ＲCH…レジスト膜、ＣＨ，ＣＨ１，ＣＨ２…コンタクトホール、Ｔ…素子分離用溝。
【図１】
0004457426.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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