(57)【特許請求の範囲】
【請求項１】
クロック信号とともに複数系列のデータ信号を並列入力されて、上記のクロック信号を、各データ信号に同期するように調整する並列信号自動位相調整回路であって、
上記のデータ信号またはクロック信号として用いられる周波数よりも小さい所定の周波数の信号を生成する生成部と、入力されるクロック信号の周波数に対して該生成部からの上記所定の周波数信号分低い周波数のクロック信号を発振する発振回路とをそなえるとともに、
該発振回路からのクロック信号を上記対応データ信号に同期するように調整して出力する調整回路が、上記複数系列のデータ信号に対応してそなえられ、
上記各調整回路が、
該生成部からの信号を入力される一方、上記の対応データ信号および調整対象となるクロック信号とを比較し、比較結果としての位相比較情報を該生成部からの信号における周波数情報とともに出力する位相比較・遅延回路と、
該発振回路からのクロック信号と位相比較・遅延回路からの情報とを用いた三角関数演算に基づいて、該発振回路からのクロック信号を上記対応データ信号に同期するように調整して出力する演算回路とを、そなえて構成された、
ことを特徴とする、並列信号自動位相調整回路。
【請求項２】
クロック信号とともに複数系列のデータ信号を並列入力されて、上記のクロック信号を、各データ信号に同期するように調整する並列信号自動位相調整回路であって、
入力されるクロック信号の周波数を所定周波数分低減された周波数のクロック信号を発振する発振回路をそなえるとともに、
該発振回路からのクロック信号を上記各データ信号に同期するように調整して出力する調整回路が、上記複数系列のデータ信号に対応してそなえられ、
上記各調整回路が、
該発振回路にて低減される上記所定周波数と同一の周波数情報を発振するとともに上記の対応データ信号および調整対象となるクロック信号とを比較して、位相差情報として上記周波数情報として出力する位相比較・発振回路と、
該発振回路からのクロック信号と位相比較・発振回路からの情報とをパラメータとして用いた三角関数演算に基づいて、該発振回路からのクロック信号を上記対応データ信号に同期するように調整して出力する演算回路とを、そなえて構成された、
ことを特徴とする、並列信号自動位相調整回路。
【請求項３】
クロック信号とともに複数系列のデータ信号を並列入力されて、上記クロック信号を、各データ信号に同期するように調整する並列信号自動位相調整回路であって、
上記のクロック信号をデータ信号に同期するように調整して出力する調整回路を、上記複数系列のデータ信号に対応してそなえられ、
かつ、上記各調整回路が、
上記のクロック信号およびデータ信号の位相を比較する位相比較器と、
該位相比較器からの位相比較情報をパラメータとして用いた三角関数演算に基づいて、上記のクロック信号をデータ信号に同期するように調整して出力する三角関数演算部と、をそなえて構成されたことを特徴とする、並列信号自動位相調整回路。
【請求項４】
上記各調整回路にて調整されたクロック信号とともに対応するデータ信号とを入力され、最も遅れたクロック信号のタイミングに同期して、上記複数種類のデータを出力するデータ間位相調整回路をそなえて構成されたことを特徴とする、請求項１〜３のいずれか１項に記載の並列信号自動位相調整回路。
【請求項５】
上記各調整回路に、上記位相比較情報の温度依存性を補償する温度センサをそなえて構成されたことを特徴とする、請求項１〜３のいずれか１項に記載の並列信号自動位相調整回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、装置間においてパラレルディジタルデータを伝送する際に用いて好適な、並列信号自動位相調整回路に関するものである。
【０００２】
【従来の技術】
一般に、装置間のディジタルデータの伝送は、図１９に示すように、送信側の通信装置１００Ａが、データおよびこのデータに同期したクロックを受信側の通信装置１００Ｂに渡し、受信側装置１００Ｂにおいては受け取ったクロックに同期してデータを取り込むことにより実現される。通信装置１００Ｂから通信装置１００Ｃに対してデータを伝送する場合も同様である。
【０００３】
このとき、高速のディジタルデータを伝送する場合には、1タイムスロットあたりの時間が短くなるため、位相のマージンが小さくなる。その結果、温度や電源電圧などの変化により、クロックの打ち抜き位相が変化する場合や、受信側の取り込み可能な位相が変化する場合には、データ伝送に対する信頼度を維持することが困難となる場合も想定される。さらに、このような温度や電源電圧などの変化を考慮して設計を行なった場合であっても、製造偏差による位相特性のばらつきを吸収することも必要である。
【０００４】
すなわち、受信側の通信装置においては、上述のごとき温度変動や電源変動および製造偏差などによる位相特性のバラツキを吸収すべく、データとクロックとの間の位相を自動調整することが必要である。
図２０は、上述のデータとクロックとの間の位相を自動調整するための並列信号自動位相調整回路を示す図である。この図２０に示す並列信号自動位相調整回路は、Ｎ分周回路１０１をそなえるとともに、データＤＴに同期したクロックＣＫを生成するための位相比較器１０２，可変遅延器１０３および位相固定発振器（Phase Locked Oscillator ; PLO）１０４をそなえて構成されている。
【０００５】
Ｎ分周回路１０１は、入力されたクロックＣＫについてＮ分周させるものであり、位相比較器１０２は、後段の位相固定発振器１０４から出力されるクロックＣＫ１およびデータＤＴの位相を比較して、その位相差に応じた信号を出力するものである。更に、可変遅延器１０３は、位相比較器１０２からの信号に基づいて、Ｎ分周回路１０１にてＮ分周されたクロックについて、データＤＴに同期するように遅延させるものである。
【０００６】
ＰＬＯ１０４は、可変遅延器１０３からのデータＤＴと位相が同期されたクロック信号を入力され、このクロック信号に位相が同期したＮ分周前の周波数信号を生成し、クロックＣＫ１として出力するものである。このＰＬＯ１０４は、詳細には図２１に示すように、位相比較回路１０４ａ，ローパスフィルタ１０４ｂ，アンプ１０４ｃ，電圧制御発振器（Voltage Controlled Oscillator ; VCO）１０４ｄおよびＮ分周回路１０４ｅをそなえて構成されている。
【０００７】
このような構成により、入力されたクロックＣＫは、Ｎ分周回路１０１にて分周されてから可変遅延器１０３に入力される。可変遅延器１０３では、位相比較器１０２からの位相差情報をもとにして、Ｎ分周されたクロックの位相を修正する。ＰＬＯ１０４では、可変遅延器１０３からの信号を入力されて、データＤＴに同期した、入力クロックＣＫと同一の周波数のクロックＣＫ１を生成する。
【０００８】
ところで、近年、１０Ｇｂｐｓ程度の伝送速度を持つ伝送装置が実用化されているが、４０Ｇｂｐｓ程度の伝送速度を持つ伝送装置についても開発が進んでいる。このような４０Ｇｂｐｓ程度のデータについて、上述のごとき位相調整するための回路を構成する場合には、一般的なプリント基板（ＦＲ−４）を用いた回路では、回路素子の特性から実現が困難となる。
【０００９】
すなわち、４０Ｇｂｐｓ程度の伝送速度を持つ信号の１タイムスロット幅は約４ｍｍしかなく、このような伝送速度の信号に対しては位相調整技術を高めることが必要となるが、このような伝送速度の電気信号を直接位相調整することは回路素子の特性から不可能である。
そこで、図２２に示すように、入力信号についてシリアル／パラレル変換し（Ｓ／Ｐ）、パラレル変換された個々の信号を低速化したものについて、それぞれに対して前述の図２０と同様の手法で位相調整を行なった後、再度多重化することが考えられる。この図２２に示す回路は、シリアル入力されたデータをｎ系列のデータＤＴ１〜ＤＴｎにパラレル変換されたものが入力されて、各データＤＴ１〜ＤＴｎのそれぞれについて同期するクロックを個別に生成するようになっている。
【００１０】
すなわち、位相比較器１０２−１〜１０２−ｎでは、対応するデータＤＴ１〜ＤＴｎと、Ｎ分周回路１０１にてＮ分周されたクロックとの位相を比較する。また、各可変遅延器１０３−１〜１０３−ｎでは、対応する位相比較器１０２−１〜１０２−ｎからの位相差情報をもとにして、Ｎ分周されたクロックの位相を修正する。ＰＬＯ１０４−１〜１０４−ｎでは、可変遅延器１０３−１〜１０３−ｎからの信号を入力されて、対応するデータＤＴ１〜ＤＴｎに同期した、入力クロックＣＫと同一の周波数のクロックＣＫ１〜ＣＫｎを生成する。
【００１１】
【発明が解決しようとする課題】
しかしながら、このような図２２に示すような回路においては、伝送速度の増加に従って並列ラインの数が増加すると、各パラレルデータ間で共用化しない位相比較部，可変遅延器およびＰＬＯの組が多数組必要となり、装置サイズを大きくするだけでなく、部品数の増加に伴いコストが増加するとともに多重化エラーを生ずる可能性も増加するという課題がある。
【００１２】
本発明はこのような課題に鑑み創案されたもので、並列ラインの数が増加した回路を構築する際においても、装置サイズの増大、ひいてはコスト増大を抑制することができるようにした、並列信号自動位相調整回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
このため、第１の発明の並列信号自動位相調整回路は、クロック信号とともに複数系列のデータ信号を並列入力されて、上記のクロック信号を、各データ信号に同期するように調整する並列信号自動位相調整回路であって、上記のデータ信号またはクロック信号として用いられる周波数よりも小さい所定の周波数の信号を生成する生成部と、入力されるクロック信号の周波数に対して該生成部からの上記所定の周波数信号分低い周波数のクロック信号を発振する発振回路とをそなえるとともに、該発振回路からのクロック信号を上記対応データ信号に同期するように調整して出力する調整回路が、上記複数系列のデータ信号に対応してそなえられ、上記各調整回路が、該生成部からの信号を入力される一方、上記の対応データ信号および調整対象となるクロック信号とを比較し、比較結果としての位相比較情報を該生成部からの信号における周波数情報とともに出力する位相比較・遅延回路と、該発振回路からのクロック信号と位相比較・遅延回路からの情報とを用いた三角関数演算に基づいて、該発振回路からのクロック信号を上記対応データ信号に同期するように調整して出力する演算回路とを、そなえて構成された、ことを特徴としている。
【００１４】
また、第２の発明の並列信号自動位相調整回路は、クロック信号とともに複数系列のデータ信号を並列入力されて、上記のクロック信号を、各データ信号に同期するように調整する並列信号自動位相調整回路であって、
入力されるクロック信号の周波数を所定周波数分低減された周波数のクロック信号を発振する発振回路をそなえるとともに、該発振回路からのクロック信号を上記各データ信号に同期するように調整して出力する調整回路が、上記複数系列のデータ信号に対応してそなえられ、上記各調整回路が、該発振回路にて低減される上記所定周波数と同一の周波数情報を発振するとともに上記の対応データ信号および調整対象となるクロック信号とを比較して、位相差情報として上記周波数情報として出力する位相比較・発振回路と、該発振回路からのクロック信号と位相比較・発振回路からの情報とをパラメータとして用いた三角関数演算に基づいて、該発振回路からのクロック信号を上記対応データ信号に同期するように調整して出力する演算回路とを、そなえて構成された、ことを特徴としている。
【００１５】
さらに、第３の発明の並列信号自動位相調整回路は、クロック信号とともに複数系列のデータ信号を並列入力されて、上記クロック信号を、各データ信号に同期するように調整する並列信号自動位相調整回路であって、上記のクロック信号をデータ信号に同期するように調整して出力する調整回路を、上記複数系列のデータ信号に対応してそなえられ、かつ、上記各調整回路が、上記のクロック信号およびデータ信号の位相を比較する位相比較器と、該位相比較器からの位相比較情報をパラメータとして用いた三角関数演算に基づいて、上記のクロック信号をデータ信号に同期するように調整して出力する三角関数演算部と、をそなえて構成されたことを特徴としている。
【００１６】
また、上述の第１〜３の発明の並列信号自動位相調整回路においては、好ましくは、上記各調整回路にて調整されたクロック信号とともに対応するデータ信号とを入力され、最も遅れたクロック信号のタイミングに同期して、上記複数種類のデータを出力するデータ間位相調整回路をそなえて構成する。
【００１７】
さらに、上述の第１〜３の発明の並列信号自動位相調整回路においては、好ましくは、上記各調整回路に、上記位相比較情報の温度依存性を補償する温度センサをそなえて構成する。
【００１８】
【発明の実施の形態】
以下、図面を参照することにより、本発明の実施の形態について説明する。
（ａ１）第１実施形態の説明
図１は本発明の第1実施形態にかかる並列信号自動位相調整回路を示すブロック図であり、この図１に示す並列信号自動位相調整回路は、前述の図１９に示すような装置１００Ａ〜１００Ｃの間においてクロック信号とともにパラレルディジタルデータの伝送を行なう装置に適用しうるものである。
【００１９】
ここで、第１実施形態にかかる並列信号自動位相調整回路１は、クロック信号ＣＫ１とともにパラレル信号としての複数系列のデータ信号ＤＴ１〜ＤＴｎを並列入力されて、上記のクロック信号を、各データ信号ＤＴ１〜ＤＴｎに同期するように調整するものであり、Ｎ分周回路２，Δω発振器１０およびＰＬＯ（Phase Locked Oscillator）２０をそなえるとともに、各データ信号ＤＴ１〜ＤＴｎの系列に対応して位相比較・遅延回路３０−１〜３０−ｎおよび周波数変換回路４０−１〜４０−ｎをそなえて構成されている。
【００２０】
ここで、Ｎ分周回路２は、後述のＰＬＯ２０の回路動作における周波数依存性を考慮して、入力されたクロックＣＫ１をＮ分周させるものであり、これにより、クロック信号の周波数が高い場合であってもＰＬＯ２０における回路動作を安定化させている。
さらに、生成部としてのΔω発振器１０は、データ信号ＤＴ１〜ＤＴｎまたはクロック信号ＣＫ１の周波数ωよりも小さい所定の周波数Δωの信号を生成する低周波発振器であって、このΔω発振器１０にて生成された信号は、ＰＬＯ２０および位相比較・遅延回路３０−１〜３０−ｎに出力されるようになっている。
【００２１】
また、発振回路としてのＰＬＯ２０は、Ｎ分周回路２に入力されるクロック信号の周波数ωよりもΔω（Δω発振器１０にて発生される周波数）分低減された周波数（ω−Δω）のクロック信号を、位相を固定して発振するものであって、詳細には図２に示すような構成を有している。なお、このＰＬＯ２０において固定された位相を∠０とすれば、ＰＬＯ２０から出力されるクロック信号は周波数ω−Δωで位相∠０を持つ信号として、図中、“（ω−Δω）∠０”と表記している。
【００２２】
なお、上述の所定周波数Δωとしては、例えば数ｋＨｚ〜１ＭＨｚ程度の周波数とすることができる。
ここで、上述のＰＬＯ２０は、この図２に示すように、位相比較回路２１，ローパスフィルタ２２，アンプ２３，ＶＣＯ２４，周波数変換回路２５およびＮ分周回路２６をそなえて構成されている。
【００２３】
ここで、位相比較回路２１は、Ｎ分周回路２６からのクロック信号の位相とＮ分周回路２から入力されたクロック信号の位相とを比較して、その位相差に応じた電圧信号を出力するものであり、前述の図２１に示すＰＬＯ１０４の位相比較回路１０４ａと同様に構成することができる。
また、ローパスフィルタ２２は、位相比較回路２１からの位相比較結果の電圧信号について高周波成分を除去してアンプ２３に出力するものである。更に、アンプ２３は、ローパスフィルタ２２を通過した電圧信号を入力され、この電圧信号についてＶＣＯ２４に対する制御電圧信号用に増幅するものである。
【００２４】
すなわち、位相比較回路２１からの位相比較結果の電圧信号は、緩和時間を持つローパスフィルタ２２を介してＶＣＯ２４に印加されるようになっている。なお、アンプ２３の増幅率は、位相比較回路２１において位相が完全に一致しているとき、ＶＣＯ２４において、Ｎ分周回路２からのクロック信号のN倍の周波数ωよりもΔω低減された周波数（ω−Δω）のクロック信号を発生するように設定されている。
【００２５】
また、周波数変換回路２５は、ＶＣＯ２４から出力されたクロック信号とΔω発振器１０からの周波数Δωの信号とを入力されて、Ｎ分周回路２における分周前のクロック信号に対応する周波数ωの信号に変換するものであって、以下の式（１）の演算と等価の信号処理を行なうことにより実現される。なお、この周波数変換回路２５は、詳細には後述する周波数変換回路４０−１〜４０−ｎと同様に構成することができる。
【００２６】
ＶOUT＝Ｖ0ｓｉｎ（ω−Δω）ｔ・ｃｏｓ（Δωｔ）＋Ｖ0ｃｏｓ（ω−Δω）・ｓｉｎ（Δωｔ）
＝Ｖ0ｓｉｎ[（ω−Δω）ｔ＋Δωｔ]
＝Ｖ0ｓｉｎωｔ                                        …（１）
さらに、Ｎ分周回路２６は、周波数変換回路２５にて周波数ωに周波数変換された信号について、上述の位相比較回路２１における位相比較用にＮ分周するものである。
【００２７】
さらに、各データ信号ＤＴ１〜ＤＴｎの系列に対応してそなえられた、位相比較・遅延回路（位相比較器）３０−１〜３０−ｎはそれぞれ、データ信号ＤＴ１〜ＤＴｎと後述の周波数変換回路４０−１〜４０−ｎから出力されるクロック信号との位相を比較し、比較結果としての位相差δをΔω発振器１０にて発生された周波数情報とともに出力するものである。具体的には、Δω発振器１０にて発生された所定周波数Δωを有する信号に、比較結果としての位相差δを組み込んで周波数変換回路４０−１〜４０−ｎに出力するようになっている。
【００２８】
また、この位相比較・遅延回路３０−１〜３０−ｎは、詳細には例えば図３に示すように、位相比較回路３１および遅延回路３２をそなえて構成されている。更に、位相比較回路３１は例えば図４に示すように構成され、遅延回路３２については例えば図６に示すように構成されている。なお、図中、この位相比較・遅延回路３０−１〜３０−ｎから出力される、周波数Δωで位相差情報δを有する信号について、 “Δω∠δ”と表記している。
【００２９】
ここで、位相比較回路３１は、この図４に示すように反転回路３１ａ，ＡＮＤ回路３１ｂ，３１ｃおよびコンパレータ３１ｄをそなえて構成され、後述の周波数変換回路４０−１〜４０−ｎにて出力されるクロック信号ＣＫin（ω∠０）の位相と、対応するデータ信号ＤＴ１〜ＤＴｎの位相とを比較するものであり、比較結果として位相差に応じた電圧信号を出力するようになっている。
【００３０】
例えば、ＡＮＤ回路３１ｂには、図５に示すデータ信号ＤＴが入力されるとともにクロック信号ＣＫが入力され、例えば時間帯Ｔ１のように、データ信号ｄ１が入力されるとともにクロック信号が立ち上がっている場合には出力信号Ｖ１としてはハイレベル信号が出力される一方、時間帯Ｔ２のように、クロック信号が立ち下がっている場合には、出力信号Ｖ１としてはローレベル信号が出力される。
【００３１】
同様に、ＡＮＤ回路３１ｃには、図５に示すデータ信号ＤＴが入力されるとともに反転クロック信号（ＣＫバー）が入力され、例えば時間帯Ｔ２のように、データ信号ｄ１が入力されるとともに反転クロック信号が立ち上がっている場合には出力信号Ｖ２としてはハイレベル信号が出力される一方、時間帯Ｔ１のように、クロック信号が立ち下がっている場合には、出力信号Ｖ２としてはローレベル信号が出力される。
【００３２】
コンパレータ３１ｄは、上述の２つのＡＮＤ回路３１ｂ，３１ｃから入力された信号Ｖ１，Ｖ２の大小を比較して、この大小比較結果に応じた信号を出力するものである。例えば、Ｖ１の値がＶ２の値よりも大きい場合にはコンパレータ３１ｄではハイレベル信号ＶＨを出力する一方、その逆の場合にはローレベル信号ＶＬを出力する。これにより、コンパレータ３１ｄでは、クロックＣＫとデータＤＴの位相のずれを示す信号Ｖｄを出力できるようになっている。
【００３３】
さらに、上述の位相比較・遅延回路３０−１〜３０−ｎを構成する遅延回路３２は、位相比較回路３１からの位相差情報δとともにΔω発振器１０からの周波数Δωの信号を入力されて、この周波数Δωの信号について位相δだけ遅延させて出力するものである。この遅延回路３２としては、例えば図６に示すように、ＣＲ積分回路３２ａおよびシュミット回路３２ｂをそなえて構成することができる。
【００３４】
積分回路３２ａは、位相比較回路３１からの位相差情報δを示す電圧信号Ｖｄに基づいて、その回路特性を可変できるようになっており、これにより、位相差情報に応じた積分乗数で積分処理を行なうことができる。また、シュミット回路３２ｂは、ＣＲ積分回路３２ａで波形がなまった信号について、波形整形処理を施すことにより、パルスの立ち上がり時間を所定時間遅らせるものである。
【００３５】
ところで、上述のＰＬＯ２０および位相比較・遅延回路３０−１〜３０−ｎにおける処理においては、共通の周波数発振源としてのΔω発振器１０からの周波数Δωの信号を用いているので、ＰＬＯ２０と位相比較・遅延回路３０−１〜３０−ｎとにおけるΔωの値を常に等しくすることができ、位相補償機能を更に保持できるようになっている。
【００３６】
また、演算回路としての周波数変換回路４０−１〜４０−ｎはそれぞれ、ＰＬＯ２０からのクロック信号（ω−Δω）∠０と、位相比較・遅延回路３０−１〜３０−ｎからの位相比較結果信号Δω∠δとを用いた三角関数演算に基づいて、ＰＬＯ２０からのクロック信号を対応するデータ信号に同期するように調整して出力するものである。
【００３７】
具体的には、周波数変換回路４０−１〜４０−ｎは、ＰＬＯ２０からのクロック信号（ω−Δω）∠０と、位相比較・遅延回路３０−１〜３０−ｎからの位相比較結果信号Δω∠δとを入力されて、以下の式（２）に示す三角関数演算を用いることにより、クロック信号をデータ信号との位相差に応じて調整するものである。
【００３８】
すなわち、クロック信号とデータ信号との位相差をδとし、クロック信号は、パルス波形を正弦波の波形と見なすと、以下に示す式（２）のように表すことができるが、この式（２）については、更に式（３）に示すように変形することができる。
ＶCK＝Ｖ0ｓｉｎ（ωｔ＋δ）                                …（２）
ＶCK＝Ｖ0ｓｉｎ（ωｔ＋δ）
＝Ｖ0ｓｉｎ[（ω−Δω）ｔ＋Δωｔ＋δ]
＝Ｖ0ｓｉｎ（ω−Δω）ｔ・ｃｏｓ（Δωｔ＋δ）＋Ｖ0ｃｏｓ（ω−Δω）ｔ・ｓｉｎ（Δωｔ＋δ）                                    …（３）
具体的には、周波数変換回路４０−１〜４０−ｎでは、図７に示すように、クロック信号（ω−Δω）∠０および位相比較結果信号Δω∠δをそれぞれ式（４）および式（５）に示すような正弦波関数として見なして周波数変換処理を行なっている。即ち、上述の式（３）の演算処理と等価の処理を行なうことにより、位相調整されたクロック信号、換言すれば、クロック信号の関数として、位相差δを時間ｔに依存しない定数として、三角関数で表すことができるのである。
（ω−Δω）∠０＝Ｖ0ｓｉｎ（ω−Δω）ｔ                      …（４）
Δω∠δ＝ｓｉｎ（Δωｔ＋δ）                                …（５）
ここで、周波数変換回路４０−１〜４０−ｎはそれぞれ、位相シフト部（π／２）４１，４２，乗算回路４３，４４および加算回路４５をそなえて構成され、位相シフト部４１および乗算回路４３は上述の式（３）の右辺を構成する第２項を演算し、位相シフト部４２および乗算回路４４は第１項を演算するようになっている。従って、上述の乗算回路４３，４４の乗算結果を加算する加算回路４５の出力は、式（３）の左辺の値と等価となるのである。
【００３９】
したがって、周波数変換回路４０−１〜４０−ｎは、ＰＬＯ２０からのクロック信号と位相比較・遅延回路３０−１〜３０−ｎからの情報とを用いた三角関数演算に基づいて、ＰＬＯ２０からのクロック信号を対応データ信号に同期するように調整して出力する演算回路としての機能を有している。
また、上述の各系列のデータ信号ＤＴｔに対応する一対の位相比較・遅延回路３０−ｔおよび周波数変換回路４０−ｔ（ｔ；１〜ｎ）により、各データ信号の位相およびＰＬＯ２０からのクロック信号の位相の位相比較情報と、上記のクロック信号およびデータ信号の周波数情報と、低減される周波数情報Δωと、をパラメータとして用いた三角関数演算に基づいて、ＰＬＯ２０からのクロック信号を各データ信号に同期するように調整して出力する調整回路として機能する。
【００４０】
上述の構成により、本発明の第１実施形態にかかる並列信号自動位相調整回路１では、前述の図１９に示す装置１００Ａ〜１００Ｃ間においてパラレル信号を伝送する際に、クロック信号とともにデータ信号をパラレル信号形式で受信する側の装置では、クロック信号に同期してデータを取り込む前段において、クロック信号ＣＫとデータ信号ＤＴ１〜ＤＴｎの位相差を補償する。
【００４１】
すなわち、ＰＬＯ２０では、Ｎ分周回路２にてＮ分周されたクロック信号を入力されるとともに、このクロック信号と、ＰＬＯ２０の出力信号とΔω発振器１０からの周波数Δωの信号とから生成された信号とを比較し、比較結果として得られた位相情報を有する周波数ω−Δωの信号（クロック信号）を生成して出力する。換言すれば、このＰＬＯ２０にて生成されるクロック信号は、入力されるクロック信号の周波数ωを所定周波数Δω分低減された周波数（ω−Δω）のクロック信号を発振している。
【００４２】
ＰＬＯ２０にて発生された信号は、各データ系列の周波数変換回路４０−１〜４０−ｎに入力される。周波数変換回路４０−１〜４０−ｎでは、上述のＰＬＯ２０からの信号とともに、対応する位相比較・遅延回路３０−１〜３０−ｎからの、データ信号との位相差情報δを有する周波数Δωの信号を入力されて、前述の式（３）と等価の信号処理を行なう。
【００４３】
すなわち、この周波数変換回路４０−１〜４０−ｎにおける信号処理により、各データ信号ＤＴ１〜ＤＴｎとクロック信号との位相差が補償されたクロック信号ＣＫ１〜ＣＫｎを得ることができる。なお、上述のΔωは例えば数ｋＨｚ〜１ＭＨｚとし、装置周波数ωに対して十分小さく設定することにより、位相差δを精度よく制御することができる。
【００４４】
なお、前述の図１９に示す受信側装置においては、上述のごとく、パラレル信号として入力された各データ信号ＤＴ１〜ＤＴｎに対応して補償されたクロック信号ＣＫ１〜ＣＫｎが得られると、後段の図示しない信号処理部において、位相差が補償されたクロックに同期してパラレル信号を構成する各データ信号ＤＴ１〜ＤＴｎが取り込まれる。
【００４５】
このように、本発明の第１実施形態にかかる並列信号自動位相調整回路１によれば、ＰＬＯ２０を各データ系列で共用化することで、前述の図２２に示す場合のように各データ系列に対応したＰＬＯをそなえる必要がなく、装置サイズの縮小化や部品点数の削減によるコスト削減を図ることができる利点がある。特に、並列ラインの数が増加した回路を構築する際においても、装置サイズの増大、ひいてはコスト増大を抑制することができる利点がある。
【００４６】
すなわち、第１実施形態にかかる回路１においては、単一のＰＬＯ２０を共用化してそなえている一方、各データ系列に対応してそなえられた位相比較・発振回路３０−１〜３０−ｎおよび周波数変換回路４０−１〜４０−ｎのサイズは十分に小さいため、装置を小型化できる効果があると同時に、部品数の削減によるコストの削減を図ることができるのである。
【００４７】
また、Δω発振器１０にて生成された信号を、ＰＬＯ２０および位相比較・遅延回路３０−１〜３０−ｎにおいて共通に使用しているので、ＰＬＯ２０および位相比較・遅延回路３０−１〜３０−ｎにて生成される信号におけるΔωの成分の値を常に等しくすることができ、位相補償機能を更に保持できる。
（ａ２）第１実施形態の第１変形例の説明
図１０（ａ）は本発明の第１実施形態の第１変形例にかかる並列信号自動位相調整回路を示すブロック図であり、この図１０（ａ）に示す並列信号自動位相調整回路１Ａは、例えば図８に示す光通信システムにおける光中継再生器（Reg）３０２，３０３において適用しうるものである。
【００４８】
ここで、この図８に示す光通信システムは、送信側装置（Tx）３０１と受信側装置（Rx）３０４とが光ファイバ３０５および光再生中継器３０２，３０３を介して接続されて、送信側装置３０１からの光信号が受信側装置３０４へ伝送されるようになっている。
また、光再生中継器３０２，３０３は、例えば図９に示すように、Ｏ／Ｅ（Optic/Electric）変換部３１０，シリアル／パラレル変換部（Ｓ／Ｐ）３１１，パラレル信号処理部３１２，パラレル／シリアル変換部（Ｐ／Ｓ）３１３およびＥ／Ｏ（Electric/Optic）変換部３１４をそなえて構成されている。
【００４９】
Ｏ／Ｅ変換部３１０は、光ファイバ３０５から伝送光信号を入力されて、この光信号について電気信号に変換するものであり、シリアル／パラレル変換部３１１は、Ｏ／Ｅ変換部３１０からのシリアル電気信号についてパラレル信号に変換するものである。
さらに、パラレル信号処理部３１２は、シリアル／パラレル変換部３１１から入力されたパラレル電気信号について所望の信号処理を施すものであり、このパラレル信号処理部３１２に、本実施形態にかかる並列信号自動位相調整回路１およびデータ間位相調整回路５０〔図１０（ａ）参照〕を組み込むことができるようになっている。
【００５０】
なお、パラレル／シリアル変換部３１３は、パラレル信号処理部３１２にて所望の信号処理の施されたパラレル信号について再びシリアル信号に変換するものであり、Ｅ／Ｏ変換部３１４は、パラレル／シリアル変換部３１３からのシリアル電気信号について光信号に変換するものであり、変換された光信号は受信側装置３０４側の光ファイバ３０５へ送出されるようになっている。
【００５１】
ところで、第１実施形態の第１変形例にかかる並列信号自動位相調整回路１Ａは、前述の第１実施形態における回路１の後段にデータ間位相調整回路５０が接続されて構成されており、これにより、対となるクロック信号およびデータ信号の位相のみならず、各並列ラインのデータ信号間での位相を揃えることができ、後段のパラレル／シリアル変換部３１３における変換を容易なものとしている。
【００５２】
すなわち、データ間位相調整回路５０は、並列信号自動位相調整回路１の各周波数変換回路４０−１〜４０−ｎ（図１参照）から、調整されたクロック信号とともに対応するデータ信号とを入力され、最も遅れたクロック信号のタイミングに同期して、データ信号ＤＴ１〜ＤＴｎを出力するものである。
具体的には、各周波数変換回路４０−１〜４０−ｎにて位相が補償されたクロック信号ＣＫ１〜ＣＫｎのうちで、最も遅れたクロック信号のタイミングに、全てのデータ信号を合わせることができるようになっており、これにより、各データ間においても位相を揃えて、後段のパラレル／シリアル変換部３１３における変換処理を容易なものとしている。
【００５３】
ここで、データ間位相調整回路５０は、クロック選別回路５１をそなえるとともに、データ出力部としてのＮ個のＤフリップフロップ（Ｄ−ＦＦ）５２−１〜５２−（ｎ−１）をそなえて構成されている。
クロック選別回路５１は、入力されたＮ個のクロック信号のうちで最も遅れたクロック信号を選別するとともに、選別されたクロック信号に対応するデータ信号を出力するものである。また、各Ｄフリップフロップ（Ｄ−ＦＦ）５２−１〜５２−（ｎ−１）は、クロック選別回路５１にて選別された結果のクロック信号のタイミングに基づいて、当該選別されたクロック信号に対応するデータ信号以外のデータ信号を同時に打ち出すものである。
【００５４】
換言すれば、Ｄフリップフロップ５２−１〜５２−（ｎ−１）は、データ信号系列ごとに設けられたもので、クロック選別回路５１にて選別されたクロック信号に基づいて動作しうるものである。
上述の構成により、第１実施形態の第１変形例では、データ間位相調整回路５０のクロック選別回路５１において、各並列ラインのデータ信号およびクロック信号の対の中で、最も位相が遅れたデータ信号およびクロック信号を選別してこれを出力する。この場合においては、図１０（ａ）に示すように、データ信号ＤＴ１およびクロック信号ＣＫ１の対を、位相が最も遅れているものとする。
【００５５】
データ信号ＤＴ１以外の他のデータ信号ＤＴ２〜ＤＴｎはそれぞれ、Ｄフリップフロップ５２−１〜５２−ｎに一旦保持され、クロック選別回路５１にて選別されたクロック信号ＣＫ１に同期して出力される。なお、最も遅れたクロック信号に対応するデータ信号は、Ｄフリップフロップ５２−１〜５２−（ｎ−１）に保持されることなくそのまま出力される。これにより、位相が揃ったデータ信号の組を得ることができる。
【００５６】
例えば、図１０（ｂ）に示すように、データ信号ＤＴ２と、データ信号ＤＴ１に対応するクロック信号との間に位相差δ１が生じている一方、ＤＴ３と、データ信号ＤＴ１に対応するクロック信号との間には位相差δ２が生じている。
データＤＴ１に対応するクロック信号が最も送れたデータ系列（ライン）のクロック信号であるとすると、Ｄフリップフロップ５２−１，５２−２において、このクロック信号に同期して信号を出力することにより、この図１０（ｂ）にデータ間位相調整後として示すように、これらのデータ信号ＤＴ２およびＤＴ３とクロック信号との位相差δ１，δ２を補償し、各データ信号ＤＴ１〜ＤＴ３を位相が揃った状態で出力することができる。
【００５７】
これにより、後段のパラレル／シリアル変換部３１３においては、位相が揃った状態でデータ信号ＤＴ１〜ＤＴｎを入力されて、容易にシリアル信号に変換することができる。
このように、本発明の第１実施形態の第１変形例にかかる並列信号自動位相調整回路１Ａによれば、上述の第１実施形態の場合と同様の利点があるほか、データ間位相調整回路５０により、簡易な回路構成で各データ信号間の位相が揃った信号を出力することができる利点がある。
【００５８】
例えば、ＩＣ周辺のデータやクロックラインを同軸線を用いて接続し、この同軸線の長さを各ラインごとに調節することによってライン間の位相のバラツキを合わせこむ等の手法を用いる場合に課題点として生ずる、ディレイラインの長さを高い精度で調節する必要性がなくなる。
図２のように各ＤＴを、あるＣＫをトリガとしたフリップフロップによって打ち抜くことで位相が揃ったＤＴのセットが得られる。しかしながら、図にも示すように、ＤＴが変化している領域では、ＤＴを打ち抜くことはできない。従って、互いに位相のずれた多数のＤＴラインに対してこの方法を適用することは、データの打ち抜きが可能となる領域が狭くなるため難しくなるという欠点がある。
【００５９】
（ａ３）第１実施形態の第２変形例の説明
図１１は本発明の第１実施形態の第２変形例にかかる並列信号自動位相調整回路を示すブロック図であり、この図１１に示す並列信号自動位相調整回路１Ｂも、前述の図１０（ａ）に示す回路１Ａと同様に、図８に示す光通信システムにおける光中継再生器（Reg）３０２，３０３に設けることができるものであるが、特に、データ信号間において１タイムスロット以上の位相のずれを有する場合においても、これを補償することができるようになっている。
【００６０】
すなわち、上述の第１実施形態の第１変形例にかかるデータ間位相調整回路５０においては、例えば図１２（ａ）に示すように、データ信号間ＤＴ１，ＤＴ２の位相のずれが１タイムスロット以内に収まる場合に、これらの信号ＤＴ１，ＤＴ２間の位相のずれを調整することができるようになっているが（図１２（ｂ）参照）、図１１に示す回路１Ｂによれば、１タイムスロットを越える位相差の場合においても調整することができるようになっている。
【００６１】
ここで、この図１１に示す並列信号自動位相調整回路１Ｂは、前述の図１０（ａ）に示す並列信号自動位相調整回路１Ａに比して、データ間位相調整回路５０Ｂの構成が異なる。
すなわち、第１実施形態の第２変形例におけるデータ間位相調整回路５０Ｂは、第１変形例と同様の構成のクロック選別回路５１およびＤフリップフロップ５２−１〜５２−（ｎ−１）の後段に、各データ信号のビット情報に基づいて、１タイムスロットを越える位相のずれを補償しうるレジスタ回路部６０をそなえて構成されている。
【００６２】
ここで、レジスタ回路部６０は、データ信号ＤＴ１〜ＤＴｎの系列ごとに対応して複数段縦続接続されたシフトレジスタ６１−１〜６１−ｍをそなえるとともに、セレクタ６２をそなえて構成されている。
各データ系列のシフトレジスタ６１−１〜６１−ｍは、対応するデータ信号をクロック選別回路５１またはＤフリップフロップ５２−１〜５２−（ｎ−１）からデータ入力されて保持するとともに、クロック選別回路５１にて選別されたクロック信号をクロック入力されて動作するものである。換言すれば、シフトレジスタ６１−１〜６１−ｍは、データ系列ごとのデータ信号についてタイムスロット単位で保持することができるようになっている。
【００６３】
すなわち、各シフトレジスタ６１−１〜６１−ｍにおいては、クロック選別回路５１からのクロック信号に基づいて、データ入力されたデータ信号を、同一タイミングで順次後段のシフトレジスタおよびセレクタ６２に出力するようになっている。
また、セレクタ６２は、入力されるセレクト用クロックＣＫに基づいて、各シフトレジスタ６１−１〜６１−ｍから出力されたデータ信号のうちで、適当な一つのシフトレジスタ６１−１〜６１−ｍからのデータ信号を選択的に出力するものである。
【００６４】
換言すれば、セレクタ６２は、データ信号の系列ごとに設けられ、対応するデータ信号の系列における各シフトレジスタ６１−１〜６１−ｍからの出力信号を入力されて、同一データタイミング抽出用のセレクト信号に基づいて各データＤＴ１〜ＤＴｎを同一タイミングで出力できるようになっている。
なお、上述の同一データタイミング抽出用セレクト信号としてのクロックＣＫとしては、図示しないデータ信号間を比較する処理部において、データ信号間のビット情報、例えば各データ信号間のフレームか又は特定の固定ビット等を比較して、フレーム同期させるタイミングか又は上記の特定の固定ビットが入力されたタイミングにおいて出力することができる。
【００６５】
これにより、セレクタ６２においては、１タイムスロットを超える位相差がデータ信号間で生じている場合にも、各データ信号を、位相を同期させて出力できるようになっているのである。
上述の構成により、本発明の第１実施形態の第２変形例においても、前述の第１実施形態の場合と同様に、各データ系列の位相比較・遅延回路３０−１〜３０−ｎおよび周波数変換回路４０−１〜４０−ｎにより、データ信号ＤＴ１〜ＤＴｎごとに位相が調整されたクロック信号ＣＫ１〜ＣＫｎを出力する。
【００６６】
また、データ間位相調整回路５０Ｂでは、データ信号間の位相のずれを調整する。即ち、データ信号間における１タイムスロット以下の位相のずれについては、クロック選別回路５１およびＤフリップフロップ５２−１〜５２−（ｎ−１）にて位相を調整し、データ信号間における１タイムスロットよりも大きい位相のずれに対しては、シフトレジスタ回路部６０において調整する。
【００６７】
すなわち、セレクタ６２は、各シフトレジスタ６１−１〜６１−ｍから出力されたデータ信号のうちで、フレーム同期させるタイミングか又は特定の固定ビットが入力されたタイミングにおいて入力されるセレクト用クロックＣＫに基づき、適当なシフトレジスタ６１−１〜６１−ｍからのデータ信号を選択的に出力する。これにより、シフトレジスタ回路部６０では、各データ信号を、データ信号間の１タイムスロットよりも大きい位相のずれを調整し、同期させて出力することができる。
【００６８】
このように、本発明の第１実施形態の第２変形例にかかる並列信号自動位相調整回路１Ｂによれば、前述の第１実施形態および第１実施形態の第１変形例の場合と同様の利点があるほか、レジスタ回路部６０により、１タイムスロットを越える位相差の場合においても調整することができ、装置の多重化性能を向上させることができる利点がある。
【００６９】
（ａ４）第１実施形態の第３変形例の説明
図１３は本発明の第１実施形態の第３変形例にかかる並列信号自動位相調整回路を示すブロック図であり、この図１３に示す並列信号自動位相調整回路１Ｃは、前述の第１実施形態におけるもの（符号１参照）に比して、各位相比較・遅延回路３０−１〜３０−ｎにおける位相比較回路３１からの位相差δに相当する電圧信号（位相比較情報）の温度依存性を補償するための温度センサ７０−１〜７０−ｎをそなえている点が異なっている。
【００７０】
すなわち、この温度センサ７０−１〜７０−ｎにて温度変化を検出すると、位相比較回路３１における出力電圧信号を、図示しない抵抗等の回路素子を用いることによって温度依存性を補償すべく制御できるようになっている。
したがって、第１実施形態の第３変形例においても、前述の第１実施形態の場合と同様の利点があるほか、位相比較回路３１の温度依存性を補償することができるので、クロック信号とデータ信号との位相差の調整の信頼性を飛躍的に高めることができる。
【００７１】
（ｂ）第２実施形態の説明
図１４は本発明の第２実施形態にかかる並列信号位相自動調整回路を示すブロック図であり、この図１４に示すこの並列信号自動位相調整回路１−２においても、前述の図１９に示すような装置１００Ａ〜１００Ｃの間においてクロック信号とともにパラレルディジタルデータの伝送を行なう装置に適用しうるものである。
【００７２】
すなわち、この図１４に示す並列信号自動位相調整回路１−２についても、前述の第１実施形態におけるものと同様、クロック信号とともに複数系列のデータ信号を並列入力されて、クロック信号を、各データ信号に同期するように調整するものである。
ここで、第２実施形態にかかる並列信号自動位相調整回路１−２は、前述の第１実施形態における回路１（図１参照）に比して、Δω発振器１０をそなえず、ＰＬＯ２０と異なるＰＬＯ２０′をそなえている点、および、位相比較・遅延回路３０−１〜３０−ｎのかわりに位相比較・発振回路３０′−１〜の３０′−ｎをそなえて構成されている点が異なっているが、その他の構成は図１に示す回路１と同様である。
【００７３】
なお、図１４中、図１と同一の符号は、同様の部分を示している。発振回路としてのＰＬＯ２０′は、詳細には前述の図２１に示すものと同様、位相比較回路，ローパスフィルタ，アンプ，ＶＣＯおよびＮ分周回路（符号１０４ａ〜１０４ｅ参照）をそなえて構成されている。また、このＰＬＯ２０′は、前述の図１に示すＰＬＯ２０に比して、Ｎ分周回路２に入力されるクロック信号の周波数ωよりもΔω分低減された周波数（ω−Δω）のクロック信号を、位相を固定して発振するものである点は共通するが、ＰＬＯ外部のΔω発振器１０にて発生された周波数Δωの信号を用いずに、アンプ（図２１の符号１０４ｃ参照）の増幅率を調整することのみによって、周波数（ω−Δω）のクロック信号を生成するようになっている点が異なっている。
【００７４】
さらに、各データ信号ＤＴ１〜ＤＴｎの系列に対応してそなえられた、位相比較・発振回路３０′−１〜３０′−ｎは、ＰＬＯ２０′にて低減される周波数Δωと同一の周波数信号を発振するとともに、対応するデータ信号および調整対象となるクロック信号とを比較して、位相差情報として周波数情報Δωとともに出力するものである。具体的には、内部において発振した周波数Δωの信号に、比較結果としての位相差δを組み込んで周波数変換回路４０−１〜４０−ｎに出力するようになっている
また、位相比較・発振回路３０′−１〜３０′−ｎは、それぞれ、詳細には図１５に示すような構成を有している。即ち、この図１５に示す位相比較・発振回路３０′−１〜３０′−ｎは、前述の図３に示す位相比較・遅延回路３０−１〜３０−ｎにおけるものと同様の位相比較回路３１および遅延回路３２をそなえるとともに、発振回路３３をそなえて構成されている。
【００７５】
また、発振回路３３は、ＰＬＯ２０にてクロック信号の周波数ωから低減される所定の周波数Δωに相当する周波数を持つ信号を発生するものである。これにより、遅延回路３２においては、位相比較回路３１からのデ−タ信号とクロック信号との位相差δと、発振回路３３からの周波数Δωの信号とを入力されて、当該周波数Δωの信号について位相δだけ遅延させて出力することができるようになっている。
【００７６】
これにより、演算回路としての周波数変換回路４０−１〜４０−ｎにおいては、前述の第１実施形態の場合と同様に、ＰＬＯ２０′からのクロック信号と位相比較・発振回路３０′−１〜３０′−ｎからの情報とをパラメータとして用いた三角関数演算に基づいて、ＰＬＯ２０′からのクロック信号を、各対応するデータ信号に同期するように調整して出力するようになっている。
【００７７】
上述の構成により、本発明の第２実施形態にかかる並列信号自動位相調整回路１−２においても、前述の図１９に示す装置１００Ａ〜１００Ｃ間においてパラレル信号を伝送する際に、クロック信号とともにデータ信号をパラレル信号形式で受信する側の装置では、クロック信号に同期してデータを取り込む前段において、クロック信号ＣＫとデータ信号ＤＴ１〜ＤＴｎの位相差を補償する。
【００７８】
すなわち、ＰＬＯ２０′では、Ｎ分周回路２にてＮ分周されて入力されたクロック信号に基づいて、位相が固定された周波数（ω−Δω）の信号、換言すれば、入力されるクロック信号の周波数ωを所定周波数Δω分低減された周波数（ω−Δω）のクロック信号を発振している。
ＰＬＯ２０′にて発生された信号は、各データ系列の周波数変換回路４０−１〜４０−ｎに入力される。周波数変換回路４０−１〜４０−ｎでは、上述のＰＬＯ２０′からの信号とともに、データ信号との位相差情報δを有する周波数Δωの信号を、対応する位相比較・発振回路３０′−１〜３０′−ｎから入力されて、前述の式（３）と等価の信号処理を行なう。即ち、この周波数変換回路４０−１〜４０−ｎにおける信号処理により、各データ信号ＤＴ１〜ＤＴｎとクロック信号との位相差が補償されたクロック信号ＣＫ１〜ＣＫｎを得ることができる。
【００７９】
なお、前述の図１９に示す受信側装置においては、上述のごとくパラレル信号として入力された各データ信号ＤＴ１〜ＤＴｎに対応して補償されたクロック信号ＣＫ１〜ＣＫｎが得られると、後段の図示しない信号処理部において、位相差が補償されたクロックに同期してパラレル信号を構成する各データ信号ＤＴ１〜ＤＴｎを取り込む。
【００８０】
このように、本発明の第２実施形態にかかる並列信号自動位相調整回路１−２によれば、ＰＬＯ２０′を各データ系列で共用化することで、前述の図２２に示す場合のように各データ系列に対応したＰＬＯをそなえる必要がなく、装置サイズの縮小化や部品点数の削減によるコスト削減を図ることができる利点がある。
特に、並列ラインの数が増加した回路を構築する際においても、装置サイズの増大、ひいてはコスト増大を抑制することができる利点がある。
【００８１】
すなわち、第２実施形態にかかる回路１−２においては、単一のＰＬＯ２０′を共用化してそなえている一方、各データ系列に対応してそなえられた位相比較・発振回路３０′−１〜３０′−ｎおよび周波数変換回路４０−１〜４０−ｎのサイズは十分に小さいため、装置を小型化できる効果があると同時に、部品数の削減によるコストの削減を図ることができるのである。
【００８２】
なお、上述の第２実施形態にかかる並列信号自動位相調整回路１−２においても、前述の第１実施形態の場合と同様に、図１０（ａ）又は図１１に示すようなデータ間位相調整回路５０，５０Ｂをそなえるように構成してもよく、このようにしても前述の第１実施形態の場合と基本的に同様の作用効果を得ることができる。
（ｃ）第３実施形態の説明
図１６は本発明の第３実施形態にかかる並列信号自動位相調整回路を示すブロック図であるが、この図１６に示すこの並列信号自動位相調整回路１−３においても、前述の図１９に示すような装置１００Ａ〜１００Ｃの間においてクロック信号とともにパラレルディジタルデータの伝送を行なう装置に適用しうるものである。
【００８３】
すなわち、この図１６に示す並列信号自動位相調整回路１−３についても、前述の第１実施形態および第２実施形態におけるものと同様、クロック信号とともに複数系列のデータ信号を並列入力されて、クロック信号を、各データ信号に同期するように調整するものである。
ここで、この図１６に示す並列信号自動位相調整回路１−３は、Ｎ分周回路２をそなえるとともに、クロック信号を各データ信号に同期するように調整して出力する調整回路としての位相補償回路８０−１〜８０−ｎをそなえて構成されている。
【００８４】
また、位相補償回路８０−１〜８０−ｎはそれぞれ、Ｎ分周回路２にてＮ分周されたクロック信号と、対応するデータ系列のデータ信号ＤＴ１〜ＤＴｎを入力されて、当該データ信号との位相差が補償されたクロック信号を生成するものであって、詳細には図１７に示すように、位相比較器８１，電圧発生回路８２，位相シフト部（π／２）８３，乗算回路８４，８５および加算回路８６をそなえて構成されている。
【００８５】
ここで、位相比較器８１は、上述のＮ分周回路２にてＮ分周されたクロック信号およびデータ信号の位相を比較し、位相比較結果として位相差δに応じた電圧信号を出力するものであって、詳細には前述の図３に示す位相比較回路３１と基本的に同様の構成を有している
また、電圧発生回路８２は、位相比較器８１からの位相差δを示す電圧信号を入力されて、後段の乗算回路８４，８５および加算回路８６においてクロック信号についての演算を行なう際の係数値を示す電圧信号を発生するものである。
【００８６】
換言すれば、後段の乗算回路８４，８５および加算回路８６においては、クロック信号を正弦波あるいは余弦波と見なし、位相比較器８１にて得られた位相差δの値に応じたクロック信号を、以下の式（６）に示すような三角関数演算を用いて算出するようになっている。
すなわち、補償すべきデータ信号に対するクロック信号の位相差をδとし、Ｎ分周回路２に入力されるクロック信号の周波数をωとすると、前述の式（２）の場合と同様、出力クロック信号ＶCKを正弦波信号として表すことができるが、この式（２）を式（６）に示すように変形することによって、データ信号を打ち出すタイミングを調整することができるのである。
【００８７】
ＶCK＝Ｖ0ｓｉｎ（ωｔ＋δ）
＝Ｖ0ｓｉｎ（ωｔ）ｃｏｓ（δ）＋Ｖ0ｃｏｓ（ωｔ）ｓｉｎ（δ）
＝Ｖ0ｓｉｎ（ωｔ）（１−α2）1/2＋Ｖ0ｃｏｓ（ωｔ）・α    …（６）
ここで、電圧発生回路８２は、α＝ｓｉｎ（δ）とした場合における、上述の式（６）における第１項の係数（１−α2）1/2および第２項の係数αに相当する電圧信号を発生するものであり、第１項の係数に相当する電圧信号は乗算回路８５に、第２項の係数に相当する電圧信号については乗算回路８４に出力されるようになっている。
【００８８】
また、この電圧発生回路８２は、詳細には図１８に示すように、位相比較器８１からの位相差δに相当する電圧信号をディジタル信号に変換するＡ／Ｄ変換部８２ａ，Ａ／Ｄ変換部８２ａにてディジタル信号に変換された位相差情報δを用いて上述の２つの係数データを演算処理により算出する演算回路８２ｂ，および演算回路８２ｂにて算出された２つの係数データについてアナログ信号としての電圧信号に変換するＤ／Ａ変換部８２ｃをそなえて構成さえている。
【００８９】
さらに、位相シフト部８３は、Ｎ分周回路２から入力されたクロック信号をπ／２シフトするものであり、これにより、前述の式（６）の第１項の周波数ωについてのクロック信号を示す正弦波関数から第２項の余弦波関数に変換されるようになっている。
これにより、乗算回路８４においては、上述の式（６）における第２項を算出するとともに、乗算回路８５においては、式（６）における第１項を算出するようになっている。更に、加算回路８６においては、乗算回路８４および乗算回路８５の演算結果を加算することにより、式（６）の演算結果を出力できるようになっている。
【００９０】
したがって、上述の電圧発生回路８２，位相シフト部８３，乗算回路８４、８５および加算回路８６により、位相比較器８１からの位相比較情報をパラメータとして用いた三角関数演算に基づいて、クロック信号をデータ信号に同期するように調整して出力する三角関数演算部として機能する。
上述の構成により、本発明の第３実施形態にかかる並列信号自動位相補償回路１−３においても、前述の図１９に示す装置１００Ａ〜１００Ｃ間においてパラレル信号を伝送する際に、クロック信号とともにデータ信号をパラレル信号形式で受信する側の装置では、クロック信号に同期してデータを取り込む前段において、クロック信号ＣＫとデータ信号ＤＴ１〜ＤＴｎの位相差を補償する。
【００９１】
すなわち、データ系列ごとにそなえられた位相補償回路８０−１〜８０−ｎにおいて、入力されたクロック信号とデータ信号との位相差δに応じた電気信号に基づいて係数値を算出することにより、式（６）に示す演算と等価の処理を行なって、データ信号を打ち出すタイミングを調整する。
このように、本発明の第３実施形態にかかる並列信号自動位相調整回路１−３によれば、前述の図２２に示す回路の場合のごとき、各データ系列分の可変遅延器１０３−１〜１０３−ｎおよびＰＬＯ１０４−１〜１０４−ｎをそなえる必要がなく、装置サイズの大幅な縮小化を図るとともに、部品点数の減少によって装置構成のためのコストを削減することも可能である。
【００９２】
（ｄ）その他
なお、上述の各実施形態における回路においては、第１実施形態の第１変形例および第２変形例の場合を除き、装置１００Ａ〜１００Ｃ間において、パラレル信号をやり取りする際に適用した場合について詳述しているが、本発明によれば、例えば図８および図９に示す場合のように、パラレル信号からシリアル信号に変換する前段における自動位相調整回路として適用することも、もちろん可能である。
【００９３】
（ｅ）付記
（付記１）  クロック信号とともに複数系列のデータ信号を並列入力されて、上記のクロック信号を、各データ信号に同期するように調整する並列信号自動位相調整回路であって、
上記のデータ信号またはクロック信号として用いられる周波数よりも小さい所定の周波数の信号を生成する生成部と、入力されるクロック信号の周波数に対して該生成部からの上記所定の周波数信号分低い周波数のクロック信号を発振する発振回路とをそなえるとともに、
上記の各データ信号および発振回路からのクロック信号における位相比較情報と、上記の各データ信号，発振回路からのクロック信号および生成部からの信号における周波数情報と、を用いた三角関数演算に基づいて、該発振回路からのクロック信号を上記対応データ信号に同期するように調整して出力する調整回路を、上記複数系列のデータ信号に対応してそなえられたことを特徴とする、並列信号自動位相調整回路。
【００９４】
（付記２）  クロック信号とともに複数系列のデータ信号を並列入力されて、上記のクロック信号を、各データ信号に同期するように調整する並列信号自動位相調整回路であって、
入力されるクロック信号の周波数を所定周波数分低減された周波数のクロック信号を発振する発振回路をそなえるとともに、
上記各データ信号の位相および該発振回路からのクロック信号の位相の位相比較情報と、上記のクロック信号およびデータ信号の周波数情報と、上記低減される周波数情報と、をパラメータとして用いた三角関数演算に基づいて、該発振回路からのクロック信号を上記各データ信号に同期するように調整して出力する調整回路を、上記複数系列のデータ信号に対応してそなえられたことを特徴とする、並列信号自動位相調整回路。
【００９５】
（付記３）  クロック信号とともに複数系列のデータ信号を並列入力されて、上記クロック信号を、各データ信号に同期するように調整する並列信号自動位相調整回路であって、
上記のクロック信号をデータ信号に同期するように調整して出力する調整回路を、上記複数系列のデータ信号に対応してそなえられ、
かつ、上記各調整回路が、
上記のクロック信号およびデータ信号の位相を比較する位相比較器と、
該位相比較器からの位相比較情報をパラメータとして用いた三角関数演算に基づいて、上記のクロック信号をデータ信号に同期するように調整して出力する三角関数演算部と、
をそなえて構成されたことを特徴とする、並列信号自動位相調整回路。
【００９６】
（付記４）  各調整回路が、
該生成部からの信号を入力される一方、上記の対応データ信号および調整対象となるクロック信号とを比較し、比較結果としての位相比較情報を該生成部からの信号における周波数情報とともに出力する位相比較・遅延回路と、
該発振回路からのクロック信号と位相比較・遅延回路からの情報とを用いた三角関数演算に基づいて、該発振回路からのクロック信号を上記対応データ信号に同期するように調整して出力する演算回路とを、
そなえて構成されたことを特徴とする、付記1記載の並列信号自動位相調整回路。
【００９７】
（付記５）  各調整回路が、
該発振回路にて低減される上記所定周波数と同一の周波数情報を発振するとともに上記の対応データ信号および調整対象となるクロック信号とを比較して、位相差情報として上記周波数情報として出力する位相比較・発振回路と、
該発振回路からのクロック信号と位相比較・発振回路からの情報とをパラメータとして用いた三角関数演算に基づいて、該発振回路からのクロック信号を上記対応データ信号に同期するように調整して出力する演算回路とを、
そなえて構成されたことを特徴とする、付記２記載の並列信号自動位相調整回路。
【００９８】
（付記６）  上記の各調整回路にて調整されたクロック信号とともに対応するデータ信号とを入力され、最も遅れたクロック信号のタイミングに同期して、上記複数種類のデータを出力するデータ間位相調整回路をそなえて構成されたことを特徴とする、付記１〜３のいずれか１項に記載の並列信号自動位相調整回路。
（付記７）  該データ間位相調整回路が、
上記の各調整回路にて調整されたクロック信号のうちで最も遅れたタイミングを有するクロック信号を選別するクロック選別回路と、
該クロック選別回路にて選別されたクロック信号に基づいて、該クロック選別回路にて選別されたクロック信号に対応するデータ信号以外のデータ信号を同一タイミングで出力するデータ出力部と、
をそなえて構成されたことを特徴とする、付記６記載の並列信号自動位相調整回路。
【００９９】
（付記８）  該データ出力部が、上記データ信号系列ごとに設けられ、上記選別されたクロック信号に基づいて動作しうるフリップフロップにより構成されたことを特徴とする、付記７記載の並列信号自動位相調整回路。
（付記９）  該データ間位相調整回路が、
上記の各調整回路にて調整されたクロック信号のうちで最も遅れたタイミングを有するクロック信号を選別するとともに、選別されたクロック信号に対応するデータ信号を出力するクロック選別回路と、
該クロック選別回路にて選別されたクロック信号に基づいて、上記の各データを同一タイミングで出力するデータ出力部と、
各データ信号のビット情報に基づいて、１タイムスロットを超える位相のずれを補償しうるレジスタ回路部と、
をそなえて構成されたことを特徴とする、付記６記載の並列信号自動位相調整回路。
【０１００】
（付記１０）  該レジスタ回路部が、
上記データ信号の系列ごとのデータについてタイムスロット単位で保持しうるシフトレジスタが、複数段縦続接続されるとともに、
上記のデータ信号の系列ごとに設けられ、対応するデータ信号の系列における各シフトレジスタからの出力信号を入力されて、同一データタイミング抽出用のセレクト信号に基づいて上記の各データを同一タイミングで出力しうるセレクタを、
そなえて構成されたことを特徴とする、付記９記載の並列信号自動位相調整回路。
【０１０１】
（付記１１）  各調整回路に、上記位相比較情報の温度依存性を補償する温度センサをそなえて構成されたことを特徴とする、付記１〜３のいずれか１項に記載の並列信号自動位相調整回路。
【０１０２】
【発明の効果】
以上詳述したように、請求項１、２，４，５記載の本発明によれば、調整回路をそなえたことにより、発振回路を各データ系列で共用化することで、各データ系列に対応したＰＬＯをそなえる必要がなく、装置サイズの縮小化や部品点数の削減によるコスト削減を図ることができる利点がある。特に、並列ラインの数が増加した回路を構築する際においても、装置サイズの増大、ひいてはコスト増大を抑制することができる利点がある。
【０１０３】
また、請求項１記載の本発明によれば、生成部および調整回路をそなえたことにより、この生成部にて生成された信号を、発振回路および調整回路において共通に使用することができるので、発振回路および調整回路にて生成される信号における所定周波数成分の値を常に等しくすることができ、位相補償機能を更に保持できる。
【０１０４】
さらに、請求項３記載の本発明によれば、調整回路をそなえたことにより、各データ系列分の可変遅延器やＰＬＯをそなえる必要がなく、装置サイズの大幅な縮小化を図るとともに、部品点数の減少によって装置構成のためのコストを削減することも可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態にかかる並列信号自動位相調整回路を示すブロック図である。
【図２】第１実施形態におけるＰＬＯの構成を示すブロック図である。
【図３】第１実施形態における位相比較・遅延回路を示すブロック図である。
【図４】第１実施形態における位相比較回路を示す図である。
【図５】第１実施形態における位相比較・遅延回路の動作を説明するための図である。
【図６】第１実施形態における遅延回路を示すブロック図である。
【図７】第１実施形態における周波数変換回路を示すブロック図である。
【図８】第１実施形態の第１変形例において適用される光通信システムを示すブロック図である。
【図９】光再生中継器の要部を示すブロック図である。
【図１０】（ａ）は第１実施形態の第１変形例にかかる並列信号自動位相調整回路を示すブロック図、（ｂ）は第１実施形態の第１変形例の動作を説明するための図である。
【図１１】第１実施形態の第２変形例にかかる並列信号自動位相調整回路を示すブロック図である。
【図１２】（ａ），（ｂ）はいずれも第１実施形態の第１変形例および第２変形例にかかる並列信号自動位相調整回路の動作の相違を説明するための図である。
【図１３】第１実施形態の第３変形例にかかる並列信号自動位相調整回路を示すブロック図である。
【図１４】本発明の第２実施形態にかかる並列信号自動位相調整回路を示すブロック図である。
【図１５】第２実施形態における位相比較・発振回路を示すブロック図である。
【図１６】本発明の第３実施形態にかかる並列信号自動位相調整回路を示すブロック図である。
【図１７】第３実施形態における位相補償回路を示すブロック図である。
【図１８】第３実施形態における位相補償回路の要部を示すブロック図である。
【図１９】装置間においてパラレルディジタル信号が送受信されるシステムを説明する図である。
【図２０】データとクロックとの間の位相を自動調整するための並列信号自動位相調整回路を示す図である。
【図２１】図２０に示す回路の要部構成を示すブロック図である。
【図２２】パラレル信号を位相調整する回路を示す図である。
【符号の説明】
１，１Ａ〜１Ｃ，１−２，１−３  並列信号自動位相調整回路
２  Ｎ分周回路
１０  Δω発振器（生成部）
２０，２０′  ＰＬＯ（発振回路）
２１  位相比較回路
２２  ローパスフィルタ
２３  アンプ
２４  ＶＣＯ
２５  周波数変換回路
２６  Ｎ分周回路
３０−１〜３０−ｎ  位相比較・遅延回路
３０′−１〜３０′−ｎ  位相比較・発振回路
３１  位相比較回路
３１ａ  反転回路
３１ｂ，３１ｃ  ＡＮＤ回路
３１ｄ  コンパレータ
３２  遅延回路
３２ａ  ＣＲ積分回路
３２ｂ  シュミット回路
３３  発振回路
４０−１〜４０−ｎ  周波数変換回路（演算回路）
４１，４２  位相シフト部
４３，４４  乗算回路
４５  加算回路
５０，５０Ｂ  データ間位相調整回路
５１  クロック選別回路
５２−１〜５２−（ｎ−１）  Ｄフリップフロップ（データ出力部）
６０  レジスタ回路部
６１−１〜６１−ｍ  シフトレジスタ
６２  セレクタ
７０−１〜７０−ｎ  温度センサ
８０−１〜８０−ｎ  位相補償回路（調整回路）
８１  位相比較器
８２  電圧発生回路
８２ａ  Ａ／Ｄ変換部
８２ｂ  演算回路
８２ｃ  Ｄ／Ａ変換部
８３  位相シフト部
８４，８５  乗算回路
８６  加算回路
１００Ａ〜１００Ｃ  装置
１０１，１０４ｅ  Ｎ分周回路
１０２，１０２−１〜１０２−ｎ  位相比較器
１０３，１０３−１〜１０３−ｎ  可変遅延器
１０４，１０４−１〜１０４−ｎ  ＰＬＯ
１０４ａ  位相比較回路
１０４ｂ  ローパスフィルタ
１０４ｃ  アンプ
１０４ｄ  ＶＣＯ
３０１  送信側装置
３０２，３０３  光再生中継器
３０４  受信側装置
３１０  Ｏ／Ｅ変換部
３１１  シリアル／パラレル変換部
３１２  パラレル信号処理部
３１３  パラレル／シリアル変換部
３１４  Ｅ／Ｏ変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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