(57)【特許請求の範囲】
【請求項１】
量子化された任意の周波数の信号を発生する第１のディジタル信号発生器と、
前記第１のディジタル信号発生器より、周波数分解度が細かくスプリアスの多い第２のディジタル信号発生器と、
前記第２のディジタル信号発生器の出力に帯域制限を行うフィルタと、
前記第１のディジタル信号発生器の出力と、前記フィルタの出力を合成するミキサと、
を設け、
前記第１のディジタル信号発生器は、前記第２のディジタル信号発生器の出力サンプリング周波数より、出力サンプリング周波数を高く設定し、
前記フィルタとして、前記第２のディジタル信号発生器の出力サンプリング周波数を、前記第１のディジタル信号発生器の出力サンプリング周波数に一致させるインタポレーションフィルタを設け、
前記ミキサにより前記第１のディジタル信号発生器の出力と前記インタポレーションフィルタの出力を合成する、ことを特徴とする周波数シンセサイザ。
【請求項２】
与えられた周波数設定データ長がＸビット（Ｘは整数）のとき、
前記第１のディジタル信号発生器は、
与えられた周波数設定データを累積加算後のＭＳＢ側のＹビット（Ｙは整数）の位相データに対応する周波数信号を発生し、
前記第２のディジタル信号発生器は、
与えられた周波数設定データのＬＳＢ側のＺビット（Ｚ＝Ｘ−Ｙ）を有効とするＸビットの信号を累積加算した位相データに対応する周波数信号を発生することを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項３】
前記与えられた周波数設定データ長がＸビット、インタポレーション比がＮ（Ｎは整数）のとき、
前記第１のディジタル信号発生器は、
与えられた周波数設定データを累積加算後のＭＳＢ側のＹビット（Ｙは整数）の位相データに対応する周波数信号を発生し、
前記第２のディジタル信号発生器は、
与えられた周波数設定データのＬＳＢ側のＺビット（Ｚ＝Ｘ−Ｙ）を有効とするＫビット（Ｋ＝Ｘ−ｌｏｇ２Ｎ）のデータをＮ倍し、更にこれを累積加算した位相データに対応する周波数信号を発生することを特徴とする請求項１、または請求項２に記載の周波数シンセサイザ。
【請求項４】
前記インタポレーション比Ｎが正かつ２のべき乗のとき、
前記第２のディジタル信号発生器は、
与えられた周波数設定データのＬＳＢ側のＺビット（Ｚ＝Ｘ−Ｙ）を有効とするＫビット（Ｋ＝Ｘ−ｌｏｇ２Ｎ）のデータを、ｌｏｇ２ＮビットだけＭＳＢ側へシフトし、更にこれを累積加算した位相データに対応する周波数信号を発生することを特徴とする請求項３に記載の周波数シンセサイザ。
【請求項５】
前記ディジタル信号発生器は、
与えられた周波数設定データ長が０ビットのとき、位相、及び振幅が一定の信号を出力することを特徴とする請求項１から請求項４のいずれかに記載の周波数シンセサイザ。
【請求項６】
前記インタポレーションフィルタは、
ＣＩＣフィルタ（Cascade Integrated Comb Filter）であることを特徴とする請求項１から請求項５のいずれかに記載の周波数シンセサイザ。
【請求項７】
前記第１のディジタル信号発生器、及び前記第２のディジタル信号発生器は共にＤＤＳであることを特徴とする請求項１から請求項６のいずれかに記載の周波数シンセサイザ。
【請求項８】
前記ＤＤＳはテーブル読み出し方式による位相振幅変換テーブルを実現するＲＯＭを備え、
前記第１のディジタル信号発生器に対応するＤＤＳにおける位相演算ビット長とＲＯＭアドレスビット長の差は、前記第２のディジタル信号発生器に対応するＤＤＳにおける位相演算ビット長とＲＯＭアドレスビット長の差よりも小さいことを特徴とする請求項７に記載の周波数シンセサイザ。
【請求項９】
前記第１のディジタル信号発生器に対応するＤＤＳにおける出力ビット長は、前記第２のディジタル信号発生器に対応するＤＤＳにおける出力ビット長よりも大きいことを特徴とする請求項７、または請求項８に記載の周波数シンセサイザ。
【請求項１０】
前記フィルタは、
前記第２のディジタル信号発生器の出力に、スプリアスの発生が許容される帯域幅以下の帯域制限を行うことを特徴とする請求項１から請求項９のいずれかに記載の周波数シンセサイザ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ディジタル信号処理により正弦波（余弦波）を発生する周波数シンセサイザに関し、特にスプリアス低減を実現する周波数シンセサイザに関する。
【０００２】
【従来の技術】
従来、例えばダイレクトディジタルシンセサイザ(DDS:Direct Digital Synthesizer)において、演算処理によって発生するスプリアスは、ＤＤＳを受信機のローカル信号に用いた場合、隣接チャンネル妨害特性やバンド外からの妨害特性を悪化させるという問題が生じる。同様に、ＤＤＳを送信機のローカル信号に用いた場合、近接周波数へ妨害を与えるという問題が生じる。
図６は、ＤＤＳにおけるスプリアスの発生原理を示した図である。ＤＤＳにおける演算精度不足によるスプリアス発生原因は、位相演算部を形成する加算器７１と位相レジスタ７２における演算語長ｉと、位相データを振幅データに変換するＲＯＭ７３のアドレス長ｋとの差による位相再量子化誤差ｅp 、及びＲＯＭ７３出力ビットの振幅量子化誤差ｅa によるものであって、図７に示すように、スプリアスは希望信号の周波数ｆｃに対して一様な分布となる。
【０００３】
ＤＤＳの演算精度向上としてｊ＝ｋとすれば位相誤差によるスプリアスは発生せず、またＲＯＭの出力データ幅ｍを十分に大きく取れば振幅誤差によるスプリアスも問題の無いレベルとすることが可能である。
しかし、位相演算部の演算語長ｉとＲＯＭアドレス長ｋとを同じにする場合、ＲＯＭのサイズはアドレス長を１ｂｉｔ長くする毎に回路規模が２倍となるので、演算語長が長いときには実現困難である。そこで、少ないＲＯＭサイズで等価的に大きなＲＯＭサイズを得る方法として、三角関数の加法定理を用いる方法が提案されている。
【０００４】
例えば、”ｊ０”ｂｉｔの周波数設定データＦに対して、Ｆ＝Ａ＋Ｂなる関係の周波数設定データＦのＭＳＢ側”ｊ１”ｂｉｔのデータをＡ、周波数設定データＦのｊ１から見てＬＳＢ側に位置する残りの”ｊ２”ｂｉｔのデータをＢとしたとき、以下の式の関係よりｃｏｓ／ｓｉｎを求める。すなわち、
ｃｏｓ（Ｆ）＝ｃｏｓ（Ａ＋Ｂ）＝ｃｏｓＡ・ｃｏｓＢ−ｓｉｎＡ・ｓｉｎＢ
ｓｉｎ（Ｆ）＝ｓｉｎ（Ａ＋Ｂ）＝ｓｉｎＡ・ｃｏｓＢ＋ｃｏｓＡ・ｓｉｎＢ
により、周波数設定データＦは、周波数設定データＡと周波数設定データＢとの合成により生成することができる。
【０００５】
従って、周波数設定データＦが例えば１６ｂｉｔのときに、ＲＯＭの出力データ幅ｍを１ｂｉｔとしても、
（１）ｃｏｓ（Ｆ）用：２の１６乗＝６５５３６ｗｏｒｄ
（２）ｓｉｎ（Ｆ）用：２の１６乗＝６５５３６ｗｏｒｄ
＝６４ｋｗｏｒｄ×２だけ必要だったＲＯＭの容量が、Ａ、Ｂそれぞれ８ｂｉｔに分割すると、ＲＯＭ１個あたりの容量が６５５３６ｗｏｒｄの平方根＝２５６ｗｏｒｄとなり、
（１）ｃｏｓ（Ａ）用：２５６ｗｏｒｄ
（２）ｓｉｎ（Ａ）用：２５６ｗｏｒｄ
（３）ｃｏｓ（Ｂ）用：２５６ｗｏｒｄ
（４）ｓｉｎ（Ｂ）用：２５６ｗｏｒｄ
＝２５６ｗｏｒｄ×４となり、従来のＤＤＳに比較してＲＯＭサイズが１／１２８で済むことになる。
【０００６】
図８は、三角関数の加法定理を用いる方法によるＤＤＳの実現例である。
図８において、位相の変化幅ΔΦで表された周波数設定データＦが”ｊ０”ｂｉｔで入力されると、位相演算部を形成する加算器５１と位相レジスタ５２により、累積加算されて位相データＦｆとなる。
”ｊ０”ｂｉｔの位相データＦｆは、ＭＳＢ側から”ｊ１”ｂｉｔの位相データＡｆと”ｊ２”ｂｉｔの位相データＢｆに分割され、分割されたＭＳＢ側の”ｊ１”ｂｉｔの内の”ｋ１”ｂｉｔは、位相データを振幅データに変換するテーブルが記録された上述のｃｏｓ（Ａ）用ＲＯＭ−Ａ５３と、ｓｉｎ（Ａ）用ＲＯＭ−Ｂ５４に、アドレス信号として入力され、ＲＯＭ−Ａ５３とＲＯＭ−Ｂ５４の出力には、”ｍ”ｂｉｔ幅の振幅データが順次出力される。ここで、ＲＯＭ−Ａ５３とＲＯＭ−Ｂ５４は、それぞれ位相データＦｆのＭＳＢ側”ｊ１”ｂｉｔに対応する周波数の余弦波と正弦波を量子化して記録したＲＯＭである。
【０００７】
一方、”ｊ０”ｂｉｔの位相データのｊ１から見てＬＳＢ側に位置する残りの”ｊ２”ｂｉｔの内の”ｋ２”ｂｉｔは、位相データを振幅データに変換するテーブルが記録された上述のｃｏｓ（Ｂ）用ＲＯＭ−Ｃ５５と、ｓｉｎ（Ｂ）用ＲＯＭ−Ｄ５６に、アドレス信号として入力され、ＲＯＭ−Ｃ５５とＲＯＭ−Ｄ５６の出力には、”ｍ”ｂｉｔ幅の振幅データが順次出力される。ここで、ＲＯＭ−Ｃ５５とＲＯＭ−Ｄ５５は、それぞれ位相データＦｆの残りの”ｊ２”ｂｉｔに対応する周波数の余弦波と正弦波を量子化して記録したＲＯＭである。
【０００８】
ＲＯＭ−Ａ５３とＲＯＭ−Ｂ５４、及びＲＯＭ−Ｃ５５とＲＯＭ−Ｄ５６の”ｍ”ｂｉｔの振幅データ出力は、複素ミキサ５７により合成されて周波数シンセサイザの出力ｃｏｓ（ｎ）、及びｓｉｎ（ｎ）として出力される。なお、複素ミキサ５７は、実数軸側出力信号を計算するための実数軸側入力Ｔ１、Ｔ３同士を乗算する乗算器５８と虚数軸側入力Ｔ２、Ｔ４同士を乗算する乗算器５９、及び乗算器５８の出力と乗算器５９の出力とを合成する減算器６０と、虚数軸側出力信号を計算するための一方の実数軸側入力Ｔ１と虚数軸側入力Ｔ４を乗算する乗算器６１ともう一方の実数軸側入力Ｔ３と虚数軸側入力Ｔ２を乗算する乗算器６２、及び乗算器６１の出力と乗算器６２の出力とを合成する加算器６３とから構成されており、ＲＯＭ−Ａ５３の出力は、複素ミキサ５７のＴ１端子、ＲＯＭ−Ｂ５４の出力は、複素ミキサ５７のＴ２端子、ＲＯＭ−Ｃ５５の出力は、複素ミキサ５７のＴ３端子、ＲＯＭ−Ｄ５６の出力は、複素ミキサ５７のＴ４端子にそれぞれ接続されている。
従って、周波数シンセサイザの出力には、周波数設定データＦ（＝Ａ＋Ｂ）に対応する周波数のキャリア信号を得る。
【０００９】
【発明が解決しようとする課題】
しかし、上述の周波数設定データＦが３２ｂｉｔ必要となれば、２の３２乗＝４２９４９６７２９６ｗｏｒｄ、４２９４９６７２９６ｗｏｒｄの平方根＝６５５３６ｗｏｒｄであり、周波数設定データＦをデータＡ、データＢに分割したとしても６４ｋｗｏｒｄ×４のＲＯＭが必要となり、高速な演算が要求されるＤＤＳでは、一部の用途を除いて実現は現実的でなくなってしまう。
このように、希望の周波数設定データＦの演算語長が長くなると、周波数設定データＡを振幅データに変換するＲＯＭのアドレス長ｋ１と、周波数設定データＢを振幅データに変換するＲＯＭのアドレス長ｋ２を、それぞれｊ１＝ｋ１、ｊ２＝ｋ２とすることが困難になるので、結局ｊ１＞ｋ１、ｊ２＞ｋ２となる。
この場合、周波数を分割しない場合よりはＲＯＭサイズを小さく出来ることで発生する誤差自体を小さくすることは出来るが、周波数設定データＡ側、周波数設定データＢ側のそれぞれに位相誤差が生じ、スプリアスの発生は避けられない。
特に、ＤＤＳのスプリアスは図７に示すごとく一様な分布をするために、無線機のローカル信号発生器として利用したとき、受信機においては広範囲から妨害を受け、送信機においては広範囲へ妨害を与えることになる。これは、アナログ発振器のスプリアスが、信号近傍のＣ／Ｎは悪くても、離れた点においては通常問題の無いレベルに下がることと比較すると対称的である。
【００１０】
本発明は、上記問題点に鑑みてなされたもので、ＤＤＳの回路規模（ＲＯＭサイズ）を大きくすること無く、ＤＤＳ固有の一様に分布するスプリアスを改善する周波数シンセサイザを提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の課題を解決するために、請求項１に記載の発明は、量子化された任意の周波数の信号を発生する第１のディジタル信号発生器（例えば実施の形態の加算器１１と位相レジスタ１２、及びＲＯＭ−Ａ１３とＲＯＭ−Ｂ１４）と、第１のディジタル信号発生器より、周波数分解度が細かくスプリアスの多い第２のディジタル信号発生器（例えば実施の形態の加算器１６と位相レジスタ１７、及びＲＯＭ−Ｃ１８とＲＯＭＤ−１９）と、第２のディジタル信号発生器の出力に帯域制限を行うフィルタと、第１のディジタル信号発生器の出力と、フィルタの出力を合成するミキサ（例えば実施の形態の複素ミキサ５７）とを設けたことを特徴とする。
以上の構成により、第２のディジタル信号発生器の出力のスプリアスをフィルタにより除去することを可能とする。
【００１２】
請求項２に記載の発明は、請求項１に記載の周波数シンセサイザにおいて、与えられた周波数設定データ長がＸビット（Ｘは整数）のとき、第１のディジタル信号発生器は、与えられた周波数設定データを累積加算後のＭＳＢ側のＹビット（Ｙは整数）の位相データに対応する周波数信号を発生し、第２のディジタル信号発生器は、与えられた周波数設定データのＬＳＢ側のＺビット（Ｚ＝Ｘ−Ｙ）を有効とするＸビットの信号を累積加算した位相データに対応する周波数信号を発生することを特徴とする。
以上の構成により、与えられた周波数設定データより２つの位相データを分割して生成し、ディジタル信号発生器に要求される広範囲な周波数可変幅と少ないスプリアスという相反する性能を個々の位相データに対応するディジタル信号発生器に分割することを可能とする。
【００１３】
請求項３に記載の発明は、請求項１、または請求項２に記載の周波数シンセサイザにおいて、第１のディジタル信号発生器は、第２のディジタル信号発生器の出力サンプリング周波数より、出力サンプリング周波数を高く設定し、第２のディジタル信号発生器の出力サンプリング周波数を、第１のディジタル信号発生器の出力サンプリング周波数に一致させるインタポレーションフィルタを設け、ミキサにより第１のディジタル信号発生器の出力と合成することを特徴とする。
以上の構成により、第１の信号発生器と第２の信号発生器のサンプリング周波数比だけ、第２の信号発生器側の動作速度を第１の信号発生器側の動作速度より下げて実行することを可能とする。
【００１４】
請求項４に記載の発明は、請求項３に記載の周波数シンセサイザにおいて、与えられた周波数設定データ長がＸビット、インタポレーション比がＮ（Ｎは整数）のとき、第１のディジタル信号発生器は、与えられた周波数設定データを累積加算後のＭＳＢ側のＹビット（Ｙは整数）の位相データに対応する周波数信号を発生し、第２のディジタル信号発生器は、与えられた周波数設定データのＬＳＢ側のＺビット（Ｚ＝Ｘ−Ｙ）を有効とするＫビット（Ｋ＝Ｘ−ｌｏｇ２Ｎ）のデータをＮ倍し、更にこれを累積加算した位相データに対応する周波数信号を発生することを特徴とする。
以上の構成により、第１の信号発生器と第２の信号発生器のサンプリング周波数比Ｎだけ、第２の信号発生器側の動作速度を第１の信号発生器側の動作速度より下げて実行し、これを位相データで調整することを可能とする。
【００１５】
請求項５に記載の発明は、請求項４に記載の周波数シンセサイザにおいて、インタポレーション比Ｎが正かつ２のべき乗のとき、第２のディジタル信号発生器は、与えられた周波数設定データのＬＳＢ側のＺビット（Ｚ＝Ｘ−Ｙ）を有効とするＫビット（Ｋ＝Ｘ−ｌｏｇ２Ｎ）のデータを、ｌｏｇ２ＮビットだけＭＳＢ側へシフトし、更にこれを累積加算した位相データに対応する周波数信号を発生することを特徴とする。
以上の構成により、乗算器の代わりにビットシフトで計算し、回路を省略することを可能とする。
【００１６】
請求項６に記載の発明は、請求項１から請求項５のいずれかに記載の周波数シンセサイザにおいて、ディジタル信号発生器は、与えられた周波数設定データ長が０ビットのとき、位相、及び振幅が一定の信号を出力することを特徴とする。
以上の構成により、必要のないディジタル信号発生器は動作を停止させることを可能とする。
【００１７】
請求項７に記載の発明は、請求項３から請求項６のいずれかに記載の周波数シンセサイザにおいて、インタポレーションフィルタは、ＣＩＣフィルタ（Cascade Integrated Comb Filter）であることを特徴とする。以上の構成により、インタポレーションフィルタに乗算器を利用しないフィルタを用いることで、回路を省略することを可能とする。
【００１８】
請求項８に記載の発明は、請求項１から請求項７のいずれかに記載の周波数シンセサイザにおいて、第１のディジタル信号発生器、及び第２のディジタル信号発生器は共にＤＤＳであることを特徴とする。
以上の構成により、ディジタル信号発生器を、ＲＯＭを用いた簡単な構成で実現することを可能とする。
【００１９】
請求項９に記載の発明は、請求項８に記載の周波数シンセサイザにおいて、ＤＤＳはテーブル読み出し方式による位相振幅変換テーブルを実現するＲＯＭを備え、第１のディジタル信号発生器に対応するＤＤＳにおける位相演算ビット長とＲＯＭアドレスビット長の差は、第２のディジタル信号発生器に対応するＤＤＳにおける位相演算ビット長とＲＯＭアドレスビット長の差よりも小さいことを特徴とする。
以上の構成により、位相再量子化誤差が第１のディジタル信号発生器に対応するＤＤＳの出力により支配される。
【００２０】
請求項１０に記載の発明は、請求項８、または請求項９に記載の周波数シンセサイザにおいて、第１のディジタル信号発生器に対応するＤＤＳにおける出力ビット長は、第２のディジタル信号発生器に対応するＤＤＳにおける出力ビット長よりも大きいことを特徴とする。
以上の構成により、周波数シンセサイザ出力のフィルタ帯域内のスプリアスは、第２のＤＤＳのスプリアスレベルによって決定される。但し、フィルタ帯域外では、第２のディジタル信号発生器のスプリアスがフィルタにより抑圧されることと、振幅誤差と位相誤差が、共に第２のディジタル信号発生器より小さい第１のディジタル信号発生器のスプリアスレベルが低いことから、フィルタ帯域内より低いレベルとなる。
【００２１】
請求項１１に記載の発明は、請求項１から請求項１０のいずれかに記載の周波数シンセサイザにおいて、フィルタ、またはインタポレーションフィルタは、第２のディジタル信号発生器の出力に、スプリアスの発生が許容される帯域幅以下の帯域制限を行うことを特徴とする。
以上の構成により、隣接チャネルに妨害を与えない周波数シンセサイザを実現できる。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本発明の実施の形態の周波数シンセサイザの構成を示すブロック図である。
図１において、位相の変化幅ΔΦで表された周波数データが”ｊ０”ｂｉｔで入力されると、周波数データΔΦはＭＳＢ側から”ｊ１”ｂｉｔの周波数データＡと”ｊ２”ｂｉｔの周波数データＢに分割される。
分割されたＭＳＢ側の”ｊ１”ｂｉｔは、位相演算部を形成する加算器１１と位相レジスタ１２により、累積加算されて位相データＡｆとなる。
【００２３】
”ｊ１”ｂｉｔの位相データＡｆは、ｊ１＝ｋ１の”ｋ１”ｂｉｔのアドレス信号線を持ち、位相データを振幅データに変換するテーブルが記録された”ｃｏｒｓｅ  ｃｏｓ用”ＲＯＭ−Ａ１３と、同様に”ｋ１”ｂｉｔのアドレス信号線を持ち、位相データを振幅データに変換するテーブルが記録された”ｃｏｒｓｅｓｉｎ用”ＲＯＭ−Ｂ１４に、アドレス信号として入力され、ＲＯＭ−Ａ１３とＲＯＭ−Ｂ１４の出力には、”ｍ”ｂｉｔ幅の振幅データが順次出力される。ここで、ＲＯＭ−Ａ１３とＲＯＭ−Ｂ１４は、それそれ周波数データＦのＭＳＢ側”ｊ１”ｂｉｔに対応した周波数の余弦波と正弦波を量子化して記録したＲＯＭであり、加算器１１と位相レジスタ１２、更にＲＯＭ−Ａ１３とＲＯＭ−Ｂ１４により、第１のＤＤＳを形成する。
【００２４】
一方、”ｊ０”ｂｉｔの位相データのｊ１から見てＬＳＢ側に位置する残りの”ｊ２”ｂｉｔは、後述するサンプリングレート変換倍率Ｎに対応した”ｊ０”ｂｉｔの係数Ｎが乗算器１５により乗算された”ｊ０”ｂｉｔの周波数設定データＢ’に変換された後、位相演算部を形成する加算器１６と位相レジスタ１７により、累積加算されて位相データＢｆ’となる。
【００２５】
”ｊ０”ｂｉｔの位相データＢｆ’は、ｊ０＞ｋ２の”ｋ２”ｂｉｔのアドレス信号線を持ち、位相データを振幅データに変換するテーブルが記録された”ｆｉｎｅ  ｃｏｓ用”ＲＯＭ−Ｃ１８と、同様に”ｋ２”ｂｉｔのアドレス信号線を持ち、位相データを振幅データに変換するテーブルが記録された”ｆｉｎｅ  ｓｉｎ用”ＲＯＭ−Ｄ１９に、アドレス信号として入力され、ＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１９の出力には、”ｍ”ｂｉｔ幅の振幅データが順次出力される。ここで、ＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１９は、それそれ周波数データＦの残りの”ｊ２”ｂｉｔに対応した周波数の余弦波と正弦波を量子化して記録したＲＯＭであり、加算器１６と位相レジスタ１７、更にＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１９により、第２のＤＤＳを形成する。
なお、例えば同一のビット長の２つのＤＤＳを、サンプリング周波数１とサンプリング周波数Ｎで動作させた場合、出力される周波数も１対Ｎになるため、加算器１６以降の第２のＤＤＳのサンプリング周波数を、加算器１１以降の第１のＤＤＳのサンプリング周波数の１／Ｎに落として演算量を削減するために、周波数データＢはＮ倍されて周波数データＢ’に補正した後、これを累積加算して位相データＢｆ’とする。
【００２６】
従って、ＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１９の出力の”ｍ”ｂｉｔ幅の振幅データは、それぞれインタポレーションフィルタ２０とインタポレーションフィルタ２１によりサンプリング周波数がＮ倍されて、”ｊ１”ｂｉｔ側の信号と同じサンプリングレートに変換される。
インタポレーションフィルタ２０とインタポレーションフィルタ２１は、サンプリングレート変換倍率Ｎのアップサンプラ３１と、アップサンプラ３１により発生したイメージング成分を除去するローパスフィルタ３２から構成されており、ＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１９の出力の”ｍ”ｂｉｔ幅の振幅データは、それぞれ補間されてＮ倍のサンプリングレートの信号となる。すなわち、１／Ｎにサンプリングレートが変換された信号にＮ倍の補間が行われることで、希望するサンプリングレートの信号となる。
【００２７】
次に、ＲＯＭ−Ａ１３とＲＯＭ−Ｂ１４、及びインタポレーションフィルタ２０とインタポレーションフィルタ２１の”ｍ”ｂｉｔの振幅データ出力は、複素ミキサ５７により合成されて周波数シンセサイザの出力ｃｏｓ（ｎ）、及びｓｉｎ（ｎ）として出力される。なお、複素ミキサ５７は、従来例でも説明したように、実数軸側出力信号を計算するための実数軸側入力Ｔ１、Ｔ３同士を乗算する乗算器５８と虚数軸側入力Ｔ２、Ｔ４同士を乗算する乗算器５９、及び乗算器５８の出力と乗算器５９の出力とを合成する減算器６０と、虚数軸側出力信号を計算するための一方の実数軸側入力Ｔ１と虚数軸側入力Ｔ４を乗算する乗算器６１と、もう一方の実数軸側入力Ｔ３と虚数軸側入力Ｔ２を乗算する乗算器６２、及び乗算器６１の出力と乗算器６２の出力とを合成する加算器６３とから構成されており、ＲＯＭ−Ａ１３の出力は、複素ミキサ５７のＴ１端子、ＲＯＭ−Ｂ１４の出力は、複素ミキサ５７のＴ２端子、インタポレーションフィルタ２０の出力は、複素ミキサ５７のＴ３端子、インタポレーションフィルタ２１の出力は、複素ミキサ５７のＴ４端子にそれぞれ接続されている。
従って、周波数シンセサイザの出力には、周波数設定データＦ（＝Ａ＋Ｂ）に対応する周波数のキャリア信号を得る。
【００２８】
次に、図２を用いて、本実施の形態の周波数シンセサイザにおいて、スプリアスが従来の周波数シンセサイザより低減される原理を説明する。
図２（ａ）は、図１におけるＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１９の出力する信号の周波数特性を示した図であり、図７と同様に一様にスプリアスが発生している。
図２（ｂ）は、図２（ａ）に示した信号を、例えば２倍にインタポレーションした信号であって、インタポレーションフィルタによって帯域制限が加えられて、スプリアスはインタポレーションフィルタの通過帯域分だけ発生している。
図２（ｃ）は、図１におけるＲＯＭ−Ａ１３とＲＯＭ−Ｂ１４の出力する信号の周波数特性を示した図であり、位相データの演算語長と、位相データを振幅データに変換するＲＯＭのアドレス長との差による位相再量子化誤差は発生しないため、スプリアスは発生しない。
図２（ｄ）は、図２（ｂ）と図２（ｃ）に示した各信号を図１に示した複素ミキサ５７により乗算したもので、すなわち周波数シンセサイザの出力に現れるスプリアスは、図２（ｂ）に示したインタポレーションフィルタの通過帯域分だけのスプリアスである。
従って、明らかに図７に示した従来例の周波数シンセサイザのスプリアスに比較して、本実施の形態の周波数シンセサイザのスプリアスが軽減されていることがわかる。
【００２９】
なお、上述のサンプリングレート変換倍率Ｎに２のべき乗で計算できる値を指定した場合、周波数設定データＢをＮ倍して周波数設定データＢ’を求める際、乗算器１５を用いずに、データをｌｏｇ２ＮビットだけＭＳＢ側へシフトして周波数設定データＢ’を求めても良い。
図５は、この場合の実施形態を示した図であって、図１において、”ｊ０”ｂｉｔの位相データのｊ１から見てＬＳＢ側に位置する残りの”ｊ２”ｂｉｔに対して、サンプリングレート変換倍率Ｎに対応した係数Ｎを乗算した乗算器１５の代わりに、”ｊ０”ｂｉｔの周波数設定データＢ’を求める際、”ｊ０”ｂｉｔの位相データのｊ１から見てＬＳＢ側に位置する残りの”ｊ２”ｂｉｔのＭＳＢ側に、”ｊ０−ｌｏｇ２Ｎ”ｂｉｔの”０”を付加することで、データをｌｏｇ２ＮビットだけＭＳＢ側へシフトして周波数設定データＢ’を求めている。従って、ビットシフトのみで計算が行えるので、回路規模の縮小と演算速度の向上を得ることができる。
【００３０】
また、インタポレーションフィルタ２０とインタポレーションフィルタ２１は、ＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１９の出力する信号の周波数を零に近い周波数とすることで、図３に示したＣＩＣフィルタ（Cascade Integrated Comb Filter）を用いることができる。
図３において、ＣＩＣフィルタは、Ｍセクションのくし形フィルタを形成する減算器６５と遅延器６６、及びＭセクションのローパスフィルタを形成する加算器６７と遅延器６８、更にくし形フィルタとローパスフィルタの間に設けられたＮ倍のアップサンプラ６９とから構成されており、その入出力信号の周波数特性は、図４に示すようになる。
【００３１】
更に、ＲＯＭ−Ａ１３とＲＯＭ−Ｂ１４の出力する信号のビット数を、ＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１９の出力する信号のビット数より大きくすることで、周波数シンセサイザの出力における振幅量子化誤差によるスプリアスは、ローパスフィルタ３２の帯域内に相当する領域では、ＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１９の出力する信号に支配され、ローパスフィルタ３２の帯域外に相当する領域では、スプリアスの少ないＲＯＭ−Ａ１３とＲＯＭ−Ｂ１４の出力する信号に支配される。
【００３２】
また、上述の実施の形態では、全ての処理を複素数処理として説明したが、ＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１９の出力する信号の周波数とインタポレーションフィルタ２０とインタポレーションフィルタ２１の通過帯域幅に対して、信号の折れ返しが発生しない関係を保てば、実数処理による信号処理も可能である。
また、本発明は、ディジタル信号発生器に図１に示した基本構成のＤＤＳだけでなく、ＤＤＳにかかわる改善処理を行ったＤＤＳを用いることができる。すなわち、例えば従来例に示したような構成のＤＤＳを、本実施の形態の加算器１１以降の第１のＤＤＳ、もしく加算器１６以降の第２のＤＤＳのどちらか、または両方と置き換え、更にＲＯＭの分割を行うことで、より少ない回路規模で大きな改善効果を持たせることが可能となる。
【００３３】
【発明の効果】
以上の如く本発明によれば、ディジタル周波数シンセサイザ特有の一様に発生するスプリアスがキャリア近傍に制限されるため、ＲＯＭサイズを最小限のサイズに保ったままで、従来よりスプリアスの少ない周波数シンセサイザを実現できるという効果がある。特に、キャリアから離れた位置のスプリアスは、アナログ周波数シンセサイザの如く、キャリアから離れる程大きく抑圧される。
また、スプリアスを制限するフィルタに乗算器を利用しないフィルタ等を用いることで、消費電力を上げずに特性の良い周波数シンセサイザを実現できる。
また、スプリアスが少なく周波数ステップが粗い第１の信号発生器と、スプリアスが多く周波数ステップが細かい第２の信号発生器のサンプリング数の比を大きくとることで、第１の信号発生器と第２の信号発生器のサンプリング周波数比Ｎだけ、第２の信号発生器側の動作速度を第１の信号発生器側の動作速度より下げて実行し、更に消費電力を減らした周波数シンセサイザを実現できる。
【図面の簡単な説明】
【図１】  本発明の実施の形態による周波数シンセサイザの回路構成を示すブロック図である。
【図２】  本実施の形態による周波数シンセサイザにおいて、スプリアスが従来の周波数シンセサイザより低減される原理を説明する図である。
【図３】  本実施の形態に用いて有効な乗算器を用いないＣＩＣフィルタの構成示すブロック図である。
【図４】  図３に示すＣＩＣフィルタの入出力の周波数特性を示す図である。
【図５】  他の実施形態による周波数シンセサイザの回路構成を示すブロック図である。
【図６】  従来例のＤＤＳにおけるスプリアスの発生原理を示した図である。
【図７】  従来例のＤＤＳのスプリアスの一例を示した図である。
【図８】  従来例の周波数シンセサイザの構成を示した図である。
【符号の説明】
１１、１６、６３    加算器
１２、１７    位相レジスタ
１３    ＲＯＭ−Ａ
１４    ＲＯＭ−Ｂ
１５、５８、５９、６１、６２    乗算器
１８    ＲＯＭ−Ｃ
１９    ＲＯＭ−Ｄ
２０、２１    インタポレーションフィルタ
３１    Ｎ倍アップサンプラ
３２    ローパスフィルタ
５７    ミキサ
６０    減算器
【図１】
0004536946.tif 000002
【図２】
0004536946.tif 000003
【図３】
0004536946.tif 000004
【図４】
0004536946.tif 000005
【図５】
0004536946.tif 000006
【図６】
0004536946.tif 000007
【図７】
0004536946.tif 000008
【図８】
0004536946.tif 000009