(57)【特許請求の範囲】
【請求項１】
ｎ個のデータ入力バッファからのデータを組合せ、現在入力された複数個のデータレベルを検出する入力値レベル検出手段と、
互いに異なる電圧レベルを有する２ｎ個の基準電圧を提供され、前記入力値レベル検出手段から出力される信号に該当する基準電圧を、ワードライン電圧で選択するワードラインスイッチ手段及び、
前記ワードラインスイッチ手段から提供されるワードライン電圧でワードラインを駆動し、単一のセルに複数個のデータを貯蔵させるワードラインドライバを備えたことを特徴とするマルチデータ貯蔵制御回路。
【請求項２】
前記ワードラインスイッチ手段は２ｎ個のスイッチ素子を含み、前記各スイッチ素子はそれに対応する基準電圧を受信し、それに対応するワードラインに伝えることを特徴とする請求項１記載のマルチデータ貯蔵制御回路。
【請求項３】
前記スイッチ素子は、PMOSトランジスタで構成されたことを特徴とする請求項２記載のマルチデータ貯蔵制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマルチデータ貯蔵用メモリに関し、より詳しくは単一のセルに複数個のデータを貯蔵するようになったマルチデータ貯蔵用メモリに関する。
【０００２】
【従来の技術】
一般に、メモリ装置においてデータを貯蔵するメモリセルには１ビットのデータ（例えば、０又は１）が貯蔵される。
【０００３】
しかし、最近には一つのメモリセルに２ビットのデータ（例えば、００、０１、１０又は１１）を貯蔵する方式が提案されている。
【０００４】
このような従来のマルチデータ用メモリ装置は、日本のシャープ社特許である米国特許第5、771、208号と、日本の三菱社特許である米国特許第5、394、355号に開示されている。
【０００５】
しかし、前記従来のメモリ装置はマルチデータ貯蔵のための動作を行うため追加的なワードライン、又は多数のセルキャパシタを必要とするとの問題点がある。
【０００６】
【発明が解決しようとする課題】
従って、本発明は前述した従来の事情を勘案してなされたもので、回路具現を簡単にして１セルに複数個のデータ貯蔵が可能となるようにしたマルチデータ貯蔵用メモリを提供することにその目的がある。
【０００７】
【課題を解決するための手段】
前記の目的を達成するため、本発明の好ましい実施例によるマルチデータ貯蔵用メモリは、ｎ個のデータ入力バッファからのデータを組合せて現在入力された複数個のデータレベルを検出する入力値レベル検出手段と、
２ｎ個の相互差等的な基準電圧を提供され、前記入力値レベル検出手段から出力される信号に該当する基準電圧をワードライン電圧で選択するワードラインスイッチ手段、及び
前記ワードラインスイッチ手段から提供されるワードライン電圧でワードラインを駆動し、単一のセルに複数個のデータを貯蔵させるワードラインドライバを備える。
【０００８】
【発明の実施の形態】
以下、本発明の実施例に対し添付の図面を参照してより詳しく説明する。
【０００９】
図１は、本発明の実施例によるマルチデータ貯蔵用メモリのブロック構成図であり、複数のデータ入力バッファ（図示省略）から伝送されるデータ（DIN0、DIN1）を入力され組合せた後、四つの他の種類のデータレベル検出信号（１１、００、０１、１０）を出力する入力値レベル検出部（１０）と、相互差等的な基準電圧（Vref0、Vref1、Vref2、Vref3）、及び前記入力値レベル検出部（１０）から伝送されるデータレベル検出信号（１１、００、０１、１０）を入力され、その入力されたデータレベル検出信号（１１、００、０１、１０）に従い複数（本発明の実施例では四つ）のワードライン電圧中で該当するワードライン電圧（即ち、Vref0、Vref1、Vref2、Vref3中いずれか一つの基準電圧になる）を選択するワードラインスイッチ部（２０）、及びこのワードラインスイッチ部（２０）から伝送される選択されたワードライン電圧（px）によりワードラインを駆動し、単一のセルに複数個のデータが貯蔵されるようにするワードラインドライバ（３０）で構成される。
【００１０】
ここで、前記入力値レベル検出部（１０）は図２に示したように、複数（例えば、二つ）のデータ入力バッファ（図示省略）から伝送されるデータ（DIN0、DIN1）を入力され、イクスクルシーブノアー（XNOR）処理する組合部としてのイクスクルシーブノアーゲート（N1）と、前記複数個のデータ中で一つのデータ（DIN0）と前記イクスクルシーブノアーゲート（N1）からの信号を入力されナンド（NAND）処理し、第１データレベル検出信号（１１）を出力する第１出力部としてのナンドゲート（N2）と、前記複数個のデータ中で残存データ（DIN1）と前記イクスクルシーブノアーゲート（N1）からの信号を入力されてナンド処理し、第２データレベル検出信号（００）を出力する第２出力部としてのナンドゲート（N3）と、前記複数個のデータ中で一つのデータ（DIN0）と前記イクスクルシーブノアーゲート（N1）からの信号を入力されてオアー（OR）処理し、第３データレベル検出信号（０１）を出力する第３出力部としてのオアーゲート（10A）、及び前記複数個のデータ中で残存データ（DIN1）と前記イクスクルシーブノアーゲート（N1）からの信号を入力されてオアー処理し、第４データレベル検出信号（１０）を出力する第４出力部としてのオアーゲート（10B）を備える。
【００１１】
尚、前記オアーゲート（10A）は２入力１出力のノアーゲート（N4）と、このノアーゲート（N4）の出力信号を入力されて反転させるインバータ（INV1）で構成され、前記オアーゲート（10B）は２入力１出力のノアーゲート（N5）と、このノアーゲート（N5）の出力信号を入力されて反転させるインバータ（IN2）を備える。
【００１２】
前記ナンドゲート（N2）から出力される信号は、前記外部から入力されるデータ（DIN0、DIN1）が“１、１”のときにこれを知らせる信号であり、前記ナンドゲート（N3）から出力される信号は、前記外部から入力されるデータ（DIN0、DIN1）が“０、０”のときにこれを知らせる信号であり、前記オアーゲート（10A）から出力される信号は、前記外部から入力されるデータ（DIN0、DIN1）が“０、１”のときにこれを知らせる信号であり、前記オアーゲート（10B）から出力される信号は、前記外部から入力されるデータ（DIN0、DIN1）が“１、０”のときにこれを知らせる信号である。
【００１３】
一方、前記ワードラインスイッチ部（２０）は図３に示したように、第１基準電圧端（Vref0）とワードラインブースティング信号端（PX）の間に設けられ、前記第１データレベル検出信号（１１）の制御により第１基準電圧（Vref0）を、前記ワードラインドライバ（３０）に提供する第１スイッチ部としてのPMOSトランジスタ（P1）と、第２基準電圧端（Vref1）とワードラインブースティング信号端（PX）の間に設けられ、前記第２データレベル検出信号（００）の制御により第２基準電圧（Vref1）を前記ワードラインドライバ（３０）に提供する第２スイッチ部としてのPMOSトランジスタ（P2）と、第３基準電圧端（Vref2）とワードラインブースティング信号端（PX）の間に設けられ、前記第３データレベル検出信号（０１）の制御により第３基準電圧（Vref2）を前記ワードラインドライバ（３０）に提供する第３スイッチ部としてのPMOSトランジスタ（P3）と、第４基準電圧端（Vref3）とワードラインブースティング信号端（PX）の間に設けられ、前記第４データレベル検出信号（１０）の制御により第４基準電圧（Vref3）を前記ワードラインドライバ（３０）に提供する第４スイッチ部としてのPMOSトランジスタ（P1）を備える。
【００１４】
そして、前記ワードラインドライバ（３０）は図４に示したようにビットライン対（bl，／bl）の間に設けられ、ビットラインフリーチャージ信号（blp）により前記ビットライン対（bl，／bl）を一定電位（例えば、Vcc）にフリーチャージさせるMOS素子（MN1、MN2）と、ワードライン（wl）に印加される電圧によりスイッチング役割を果すMOS素子（MN3）、及びこのMOS素子（MN3）のオン／オフに従いデータ（電荷）を貯蔵するキャパシタ（C1）を備える。
【００１５】
次いで、前記のように構成された本発明の実施例によるデータ貯蔵装置の動作に対して説明すれば、次の通りである。
【００１６】
先ず、ライトイネーブルバッファ（図示省略）でライト信号が入力されると、ビットライン対（bl，／bl）がMOS素子（MN1、MN2）により一定電位（Vcc）にフリーチャージされる。
【００１７】
その後、入力値レベル検出部（１０）に外部データ（DIN0、DIN1）が入力されると、その入力値レベル検出部（１０）ではその外部データ（DIN0、DIN1）を組合せて入力された外部データの種類（１１、１０、０１、００）を区分することになる。
【００１８】
即ち、入力された外部データ（DIN0、DIN1）が“１、１”であれば、ナンドゲート（N2）でのみ“ロー”レベルの信号を出力し、残るナンドゲート（N3）とオアーゲート（10A）及びオアーゲート（10B）では“ハイ”レベルの信号を出力する。
【００１９】
また、入力された外部データ（DIN0、DIN1）が“０、０”であれば、ナンドゲート（N3）でのみ“ロー”レベルの信号を出力し、残るナンドゲート（N2）とオアーゲート（10A）及びオアーゲート（10B）では“ハイ”レベルの信号を出力する。
【００２０】
さらに、入力された外部データ（DIN0、DIN1）が“０、１”であれば、オアーゲート（10A）でのみ“ロー”レベルの信号を出力し、残るナンドゲート（N2）とナンドゲート（N3）及びオアーゲート（10B）では“ハイ”レベルの信号を出力する。
【００２１】
そして、入力された外部データ（DIN0、DIN1）が“１、０”であれば、オアーゲート（10B）でのみ“ロー”レベルの信号を出力し、残るナンドゲート（N2）とナンドゲート（N3）及びオアーゲート（10A）では“ハイ”レベルの信号を出力する。
【００２２】
従って、ワードラインスイッチ部（２０）では前記入力値レベル検出部（１０）から出力される信号を入力され、ワードラインの電位を代えることになる。
【００２３】
例えば、Vcc＝3V、Vth＝0.7Vとし、基準電圧（Vref0）=3.7V、基準電圧（Vref1）=1V、基準電圧（Vref2）=1.7V、基準電圧（Vref3）=2.7Vとした場合、外部からの入力データ（DIN0、DIN1）が“１、１”であれば、ワードラインスイッチ部（２０）を構成する第１乃至第４スイッチ部（P1〜P4）中で第１スイッチ部（P1）のみターンオンされてワードライン電圧レベルが“３.７Ｖ”になり、結局セルに貯蔵されるデータの電位はVcc（“3V”）である。
【００２４】
これに反し、外部からの入力データ（DIN0、DIN1）が“０、０”であれば、ワードラインスイッチ部（２０）を構成する第１乃至第４スイッチ部（P1〜P4）中で第２スイッチ部（P2）のみターンオンされてワードライン電圧レベルが“１Ｖ”になり、結局セルに貯蔵されるデータの電位は０.３Ｖである。
【００２５】
一方、外部からの入力データ（DIN0、DIN1）が“０、１”であれば、ワードラインスイッチ部（２０）を構成する第１乃至第４スイッチ部（P1〜P4）中で第３スイッチ部（P3）のみターンオンされてワードライン電圧レベルが“1.７Ｖ”になり、結局セルに貯蔵されるデータの電位は1Vである。また、外部からの入力データ（DIN0、DIN1）が“１、０”であれば、ワードラインスイッチ部（２０）を構成する第１乃至第４スイッチ部（P1〜P4）中で第４スイッチ部（P4）のみターンオンされてワードライン電圧レベルが“２.７Ｖ”になり、結局セルに貯蔵されるデータの電位は２Ｖである。
【００２６】
以後、ライトディスエーブル信号が入力されるに従い、データ貯蔵動作が終了する。
【００２７】
【発明の効果】
以上説明したような本発明によれば、１セルに複数個のデータを貯蔵することが非常に簡単な回路構成により行われることになり、複数個のデータをライトするための追加的な入出力ラインが不要になりライト時に入出力ラインに生じるノイズに因りデータの誤謬を防止することになる。
【００２８】
一方、本発明は前述の実施例にのみ限定されるものではなく、本発明の要旨を外れない範囲内で修正及び変形して行うことができる。
【図面の簡単な説明】
【図１】本発明の実施例によるマルチデータ貯蔵用メモリのブロック構成図である。
【図２】図１に示す入力値レベル検出部の内部回路図である。
【図３】図１に示すワードラインスイッチ部の内部回路図である。
【図４】図１に示すワードラインドライバの内部回路図である。
【符号の説明】
１０  入力値レベル検出部
２０  ワードラインスイッチ部
３０  ワードラインドライバ
【図１】
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【図２】
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【図３】
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【図４】
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