(57)【特許請求の範囲】
【請求項１】
安定化したブースト電圧（３４８、５３２）を生成するシステム（３４０、５００）であって、
供給電圧（３４３）と供給電圧検出回路（３４２）から１つ以上の出力信号（３４５、５２５、５２６）を受信し、前記供給電圧（３４３）よりも大きな電圧を有するブーストワード線電圧（３４８、５３２）を生成するように動作可能なマルチステージの昇圧回路（３４７、５００）を備えており、前記昇圧回路（３４７、５００）は、
プリチャージ回路（５２２）と、
各々が複数のブーストステージ（１２１０、１２２０、１２３０）とステージプリチャージスイッチ（６２２）、前記ブーストセル及びコモンノード（３４８、４５２、５３２）へ接続された前記プリチャージ回路（５２２）に結合された、複数のブーストセル（５１４、５１５）と、
前記プリチャージ回路（５２２）と前記ステージプリチャージスイッチを起動し制御して、プリチャージタイミング（７３０）において、前記複数のブーストセルの前記ステージ（１２１０、１２２０、１２３０）のチャージを開始し、プレブーストタイミング（７４７）とブーストタイミング（７４５）においてブーストセルの昇圧を開始し制御するように動作でき、前記複数のブーストセルのステージは直列結合（ＤＢ）（４６８）されており、ステージ間で電荷を分け合うことができ、かつ、予め決められた数のブーストセルをコモンノード（３４８、４５２、５３２）へ結合し、前記プレブーストタイミングにおいて前記コモンノードへ中間の電圧（７４７）を与えるように動作でき、その結果、前記ブーストタイミングにおいて与えられる前記コモンノードにおいて最終ブースト電圧（７７０、７７０ａ、７７０ｂ）を補償可能なタイミング制御回路（５１０）とを備え、
前記昇圧回路（３４７、５００）は前記供給電圧検出回路（３４２）から１つ以上の出力信号（３４５、３４６、又は５２５、５２６）を受信し、かつ、前記ブーストタイミング（７４５）においてマルチステージの昇圧回路のブーストゲインを、前記１つ以上の出力信号に基づいて変更し、その結果、コモンノードにおける前記ブースト電圧（３４８、４５２、５３２）を実質的に供給電圧値の変動とは無関係にさせる、システム。
【請求項２】
前記昇圧回路（４３０、５００）の前記ブーストゲインの前記変更は、実効ブーストキャパシタンス（４３５）と実効ロードキャパシタンス（４４０）を変更し、そのために前記供給電圧の変動とは実質的に無関係なブースト電圧（４４２、５３２）がもたらされる、請求項１に記載のシステム。
【請求項３】
前記タイミングコントロール回路（５１０）は、
ブーストゲート信号（５５５、５５６）を前記プリチャージ回路（５２２）と前記ステージプリチャージスイッチ（８２０、９２０、１０２０）へ送り、プリチャージタイミング（７３０）において前記供給電圧へ前記複数のブーストセル（５１４、５１５）ステージのチャージを開始するプリチャージゲートブースタ（５５０）と、
プレブーストタイミング（７４７）とブーストタイミング（７４５）において前記ブーストセル（５４０）の昇圧を開始し制御するように動作可能なブーストタイマ（５６２）を備えており、前記複数のブーストセルのステージは直列結合され（４６８）、前記ステージ間に電荷を分け合い、かつ、前記タイミングコントロール回路（５１０）は更に予め決められた数のブーストセルをブーストコモンノード（５３２）へ接続し、前記プレブーストタイミングにおいて前記ブーストコモンノードへ中間の電圧を与えるように動作でき、その結果、前記ブーストタイミング（７４５）において、最終のブーストコモンノード電圧値（７７０、７７０ａ、７７０ｂ）を補償することができる、請求項１に記載のシステム。
【請求項４】
前記複数のブーストセル（５１４、５１５、８００、９００、１０００）のうちの1つ以上のブーストセルは、
ステージキャパシタ（ＣＯａ、ＣＯｂ）を備え、各ステージは印加された供給電圧に関連する値によって、電圧を前記ワード線出力電圧にするよう動作できる、複数のブーストステージと、
前記供給電圧を前記ブーストセルの前記複数のブーストステージへ結合し、プリチャージゲートブースタ（５５０）によって指定されているプリチャージタイミングにおいて、前記供給電圧へ前記ステージのチャージを開始するように動作できるステージプリチャージスイッチ（８２０、９２０、１０２０）と、
前記ブーストセルの前記複数のステージを直列結合し、前記ステージキャパシタ（４５６ａ、４５６ｂ、４６０ａ、４６０ｂ）間で電荷を分け合うように動作できる結合スイッチ、（８６８、９６８、１０６８）を備え、
前記ブーストセルは前記プリチャージタイミング（７３０）において前記コモンノードにおいて前記プリチャージ回路（４６５ａ、５２２）からの前記プリチャージを受信するように動作できる、請求項１に記載のシステム。
【請求項５】
前記複数のブーストセル（５１４、５１５）の１つ以上のブーストセルは更に、
前記ブーストセルが前記プレブーストタイミング（７４７）において、前記ブーストタイマ（５６２）からの入力に基づいて、中間の電圧を前記ブーストコモンノード（６２３）へ提供するように構成されているかどうかを判断し、かつ、前記供給電圧検出回路（３４２）からの前記出力信号（３４５、５２５、５２６）のうちの１つを受信し、前記ブーストセルが前記ブーストタイミング（７４５）において前記電圧ブーストとなるように選択されているかどうか、又は、前記ステージキャパシタ（ＣＯａ、ＣＯｂ）がロードキャパシタ（４４０）として機能するかどうか判断し、更に、前記プレブーストタイミングにおいて、前記ブーストコモンノードへ中間の電圧を提供するように動作でき、その結果、前記供給電圧検出回路（３４２）からの前記出力信号に応答して、前記ブーストタイミングにおいて最終のブーストコモンノード電圧を補償できる、請求項４に記載のシステム。
【請求項６】
コモンノード（３４８、４５２、５３２）においてブースト電圧を生成する方法（１３００）であって、前記ブースト電圧は供給電圧（３４３）の変動とは実質的に無関係であり、該方法は、
複数のブーストセル（５１４、５１５）の複数のブーストステージ（１２１０、１２２０、１２３０）をプリチャージタイミング（７３０）において供給電圧へプリチャージするステップと、
検出供給電圧値に応答して前記ブースト電圧を生成するために使用される昇圧回路のブーストゲインを変更するステップを含み、前記ブーストゲインの変動は前記ブースト電圧を前記供給電圧の変動に実質的に無関係にし、
前記ブーストゲインは２つの局面で発生し、プリブースト局面では、前記供給電圧を検出しながら前記ゲインをプレブーストタイミング（７３０）において所定量変更し、前記プレブースト局面に続くブースト局面では、前記検出された供給電圧値に基づき、前記ゲインを更なる量変更し、
１つ以上の所定のブーストセルが前記プレブーストタイミングインターバル（７４７）において一時的にオン状態とされ、最終的なブースト電圧（７７０、７７０ａ、７７０ｂ）を補償する、方法。
【請求項７】
前記昇圧回路の前記ブーストゲインの変更は、実効ブーストキャパシタンス（４３５）と実効ロードキャパシタンス（４４）を変更するステップを有し、これにより、前記供給電圧の変動とは実質的に無関係のブーストワード線電圧（４４２）が生成される、請求項６に記載の方法。
【請求項８】
前記昇圧回路は複数のブーストセルを備えており、各セルは複数のブーストキャパシタ（図６のＣ１−Ｃｍ）を備えており、前記ブーストセルは前記昇圧回路の出力ノードとプリチャージ回路へ結合されている第１端子、ブースト信号へ結合されている第２端子、及び前記検出供給電圧値からの１つ以上の出力信号へ結合されている第３端子、を備えており、前記昇圧回路は更に、第１端子が回路の接地電位へ結合され、第２端子が前記出力ノードへ結合されているロードキャパシタを備えており、前記ブーストゲインの変更は、
複数のブーストキャパシタの第１端子を前記供給電圧へ結合し、複数のブーストキャパシタの第２端子を接地電位へ結合することによって、前記ブーストセル（５１４、５１５）の前記ブーストキャパシタをプリチャージする一方で、前記供給レベルの検出により、前記検出供給電圧値からの前記１つ以上の出力信号を前記昇圧回路の入力端子へ与えることができ、
前記昇圧回路の前記出力ノードを前記供給電圧値にほぼ等しいレベルにまで遷移させるステップと、
前記複数のブーストキャパシタを各ブーストセル内で直列に結合するステップと、
前記１つ以上の所定のブーストセルの前記第２端子と固定ブーストセルを前記供給電圧レベルへ結合し、直列結合されたコンデンサが電荷を分け合い、前記昇圧回路の前記出力ノードへプレブーストするステップと、
前記供給電圧レベル検出信号データが有効である場合に、前記供給電圧レベル検出信号を前記ブーストセルへ印加するステップと、
前記複数のブーストセルの１つ以上の選択されたブーストセルの前記第２端子と前記固定ブーストセルを前記供給電圧レベルへ結合するステップと、
前記ブーストキャパシタが前記供給電圧と電荷を分け合い、前記昇圧回路の前記出力ノードへ、前記検出供給電圧値からの前記１つ以上の出力信号に基づき、最終のブースト電圧にまでブーストし、その結果、前記検出供給電圧値に基づき、前記ブーストキャパシタと前記ロードキャパシタに関連する実効ブーストキャパシタンスと実効ロードキャパシタンスを変更するステップとを含む、請求項７に記載の方法。
【請求項９】
前記全てのブーストセル（５１４、５１５）は前記プレブーストタイミングインターバル（７４７）において一時的にオン状態とされ、最終のブースト電圧（７７０、７７０ａ、７７０ｂ）を補償する、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
概して本発明はメモリシステムに関し、具体的には昇圧回路を生成するためのフラッシュメモリアレイシステムと方法に関するものであり、昇圧回路に印加されるＶＣＣを測定するために電圧検出回路を用いることもでき、また、ＶＣＣ変動からのブースト電圧出力を調整するためにブースト補償回路を用いることもできるものである。
【背景技術】
【０００２】
米国特許公開公報（US-A-2003/021152）は安定化供給ブースト電圧を提供するためのフラッシュメモリアレイシステムおよび方法を開示している。供給電圧の変動を補償する正確なブースト電圧が生成され、結果として、供給電圧レベルにおける変動とはおおよそ無関係になる。
欧州特許公開公報（EP-A-0 257 810）は、供給電圧をブーストするために、組み合わせられたペアのトランジスタスイッチがスイッチングする電圧三倍化回路を開示している。
フラッシュメモリおよびその他のタイプの電子メモリデバイスは、それぞれデータを記憶し、それに対するアクセスを提供する何千何百万ものメモリセルから構成されている。一般的なメモリセルはビットと呼ばれる単一のバイナリ情報を記憶し、それはとりうる２つの状態のうちのどちらかを持つ。セルは一般的に、８個のセルからなるバイト、または１６個またはそれ以上のセルを含むワードなどの複数のセルユニットに組織されるが、通常は８の倍数のセルから構成される。そのようなメモリ装置アーキテクチャへのデータ記憶は特定のメモリセルセットに対する、多くの場合セルのプログラミングと呼ばれる、書き込みによって実行される。セルからのデータの取り出しは読み出し（リード）動作によって実行される。プログラミングおよびリード動作に加えて、メモリ装置のセルのグループを消去することができる。消去動作において、そのグループの各セルはある既知の状態にプログラムされる。
【０００３】
個々のセルは個別にアドレス指定可能なユニットまたはグループ、例えばバイトまたはワードに組織化される。それらのユニットまたはグループは、アドレスデコーディング回路を介して、読み出し、プログラム、消去のためにアクセスされ、それらの動作は特定のバイトまたはワード内のセルに対して実行される。個々のメモリセルは一般的に１ビットのデータを記憶するように構成された半導体構造から構成される。例えば、従来の多くのメモリセルは、１ビットの情報を保持できるトランジスタである金属酸化膜半導体（ＭＯＳ）デバイスを含む。このメモリ装置は適切なデコーディングおよびグループ選択回路を含み、そのようなバイトまたはワードをアドレス指定する。メモリ装置はさらに、所望の動作を実現するために操作されるセルに電圧を供給する回路を含む。
【０００４】
消去、プログラムおよび読み出し動作は一般的に適切な電圧をセルのＭＯＳデバイスの特定端子に印加することによって実行される。消去またはプログラム動作においては、メモリセルへの電荷の蓄積が引き起こされるように電圧が加えられる。読み出し動作では、セルに電流が流れるように適切な電圧が印加される。その電流の量はそのセルに記憶されたデータの値を示している。メモリ装置は記憶されているデータを判定するために結果として生じるセル電流をセンス（検出）するための適切な回路を含む。次にデータは、メモリ装置が組み込まれているシステムの他の装置へのアクセスのため、メモリ装置のデータバス端子に供給される。
【０００５】
フラッシュメモリは、再書き込み可能で、その内容を電力なしに保持できるタイプの電子記憶媒体である。フラッシュメモリ装置は一般に１０万から１００万書き込みサイクルの寿命（ライフスパン）を持つ。単一バイトを消去可能なダイナミック・ランダム・アクセスメモリ（ＤＲＡＭ）およびスタティック・アクセス・メモリ（ＳＲＡＭ）チップとは異なり、通常フラッシュメモリは固定された複数ビットブロックまたはセクタにおいて消去または書き込みされる。従来型のフラッシュメモリは１ビットの情報が各フラッシュメモリセルに記憶されるセル構造で作られる。そのような単一ビットメモリアーキテクチャでは、一般的に各セルは、ソース、ドレインおよび基板またはＰウェル内のチャネル、そしてそのチャネル上のスタックゲート構造を持つＭＯＳトランジスタ構造を含む。スタックゲートは、Ｐウェルの表面に形成された薄いゲート絶縁膜（しばしばトンネル酸化膜と呼ばれる）をさらに含む。スタックゲートはさらに、このトンネル酸化膜上のポリシリコンフローティングゲートおよびこのフローティングゲート上のポリ層間（interpoly）絶縁膜を含む。このポリ層間絶縁膜はしばしば、２つの酸化物層が窒化物層をサンドイッチする酸化物−窒化物−酸化物（ＯＮＯ）層のような多層絶縁膜である。最後に、ポリシリコンのコントロールゲートがポリ層間絶縁膜の上に載る。
【０００６】
コントロールゲートはそれらのセルの一行に係るワード線に接続され、一般的なＮＯＲ構造のそれらのセルのセクタを形成する。さらに、それらセルのドレイン領域は導電性ビット線によって互いに接続される。セルのチャネルは、スタックゲート構造によってチャネル内に形成された電界に従って、ソースとドレインの間に電流を導通させる。ＮＯＲ構成では、一列（１コラム）内のトランジスタの各ドレイン端子は同一のビット線に接続される。さらに、所定のビット線に係る各フラッシュセルは異なったワード線に結合されたスタックゲート端子を持つ。一方、アレイ内のすべてのフラッシュセルは、共通のソース端子に結合されるソース端子を有す。動作時には、個々のフラッシュセルは、周辺デコーダおよび制御回路を使用して、プログラミング（書き込み）、読み出し、消去機能のために、対応するビット線およびワード線を介してアドレス指定される。
【０００７】
そのような単一ビット・スタックゲート・フラッシュメモリセルは、比較的高い電圧をコントロールゲートに印加し、ソースを接地電位に、ドレインをソースよりも高い所定の電位に接続することによりプログラムされる。結果としてトンネル酸化膜に生じる高電界が「ファウラー・ノルドハイム」トンネリングと呼ばれる現象を引き起こす。このプロセスにおいて、コアセルのチャネル領域内の電子がゲート酸化膜をトンネルしてフローティングゲートに入るが、フローティングゲートはポリ層間絶縁膜およびトンネル絶縁膜によって囲まれているために、電子はフローティングゲートに捕獲される。この捕獲電子のために、セルの閾値電圧は上昇する。この捕獲電子によって生じたセルの閾値電圧（そして、それによるチャネルコンダクタンス）の変化によって、セルがプログラムされる。
【０００８】
一般的な単一ビット・スタックゲート・フラッシュメモリセルを消去するためには、比較的高い電圧をソースに印加し、コントロールゲートを負の電位に維持して、ドレインはフローティングとしておく。これらの条件下で、フローティングゲートとソースの間で、トンネル酸化膜を横切るように強い電界が発生する。フローティングゲートに捕獲されている電子は、フローティングゲートのソース領域にかかる部分に向かって流れ、密集し、トンネル酸化膜を通ってファウラー・ノルドハイムトンネリング現象によってフローティングゲートからソース領域に引き抜かれる。電子がフローティングゲートから除去されるとセルは消去される。
【０００９】
読み出し動作においては、セルトランジスタのドレインとソースの間にあるバイアス電圧が印加される。セルのドレインはビット線であって、それはあるバイトまたはワードグループ内の他のセルのドレインに接続される。読み出し動作において、従来のスタックゲートメモリセルのドレインにおける電圧は通常０．５から１．０ボルトの間である。次に、ドレインからソースに電流を流すために、メモリセルトランジスタのゲート（例えば、ワード線）に電圧を印加する。読み出し動作において印加されるゲート電圧は一般的にプログラムされたときに閾値電圧（ＶＴ）とプログラムされていないときの閾値電圧の間のレベルである。結果として生じる電流が測定され、セルに記憶されているデータ値に関する判定が行われる。
【００１０】
最近では、デュアルビットのフラッシュメモリセルが導入されている。デュアルビットのフラッシュメモリセルによって２ビットの情報を単一のメモリセルに記憶することができる。デュアルビットのメモリセルを読出すために必要とされるビット線電圧は、デュアルビットセルの物理的構造のために、単一ビットのスタックゲートアーキテクチャのメモリセルを読出すために必要とされる電圧よりも高い。例えば、いくつかのデュアルビットメモリセルアーキテクチャでは、読み出し動作においてそれらのセルのビット線又はドレインを適切にバイアスするためには１．５ボルトから２．０ボルトが必要である。メモリセルのビット線又はドレインへ印加される電圧はメモリ装置供給電圧（ＶＣＣ）からもたらされるために、供給電圧が定格値である場合、又は定格値よりもやや低い場合は、新たなデュアルビットのメモリセルを読み出すために必要とされる、より高いビット線電圧を提供する機能は損なわれる。さらに、携帯電話、ラップトップコンピュータなどのメモリ装置用に対する供給パワーが小さい場合、利用できる供給電圧も小さくなる。
【００１１】
従来技術のフラッシュメモリ装置では、ブースト電圧回路はメモリセルの読み出しモード動作に対してブーストワード線電圧を印加する。読み出し動作において、ＶＣＣ変動は一般に、フラッシュメモリアレイのワード線へ供給されるブースト電圧回路の出力に反映される。ブースト回路からのワード線電圧のそのような変動によって、読み出しモード回路の、セルがプログラムされているかどうかを正確に区別する機能が低下する。更に、デバイス密度及びメモリ速度の要求が増え続けているので、残りのメモリ回路に合わせるために昇圧回路の速度要求を増やす必要がある。更に、供給電圧レベルが高密度アーキテクチャとともに下がるので、単一ステージの昇圧回路は所要のブースト電圧を供給するには不十分である。従って、多段式（マルチステージ）の昇圧回路へ印加されるＶＣＣ供給電圧の変動を補償するための、また、高速ブースト電圧を調整するための方法が求められている。
【発明の開示】
【発明の詳細な説明】
【００１２】
以下に本発明のいくつかの態様を基本的に理解するための簡略化した要約を示す。この要約は本発明の広範囲に及ぶ概要ではない。本要約は本発明の要所やクリティカルエレメントを特定するのでもなく、また本発明の範囲を線引きするものでもない。その唯一の目的は後述する更なる詳細の前触れとして、単純化した形で本発明のいくつかの概念を示すことである。
【００１３】
多段（マルチステージ）昇圧回路を生産するためのフラッシュメモリアレイシステム及び方法についての本発明では、ＶＣＣ値を測定するために使用される電圧検出回路からの１つ以上の出力信号が昇圧回路に印加される。この昇圧回路はメモリセルの読み出しモード動作に対してブーストワード線電圧を生成するために用いられる。一般的にＶＣＣ変動はフラッシュメモリアレイのワード線に供給されるブースト電圧回路の出力に反映される。昇圧回路へ印加されたＶＣＣ供給電圧の変動を補償することによって、ブースト電圧が調整され、その結果ワード線上により一貫した読み出し電圧を印加することができる。
【００１４】
本発明の１つの態様によれば、ＶＣＣ供給電圧に係る電圧値は例えばＡ／Ｄコンバータを使用して確認される。次に、この決定された電圧値は補償のために使用されるか、あるいは単一の、又はマルチステージの昇圧回路に調整を施すために使用される。例えば、ＶＣＣ電圧値を示しているデジタルワードは昇圧回路内の実効ブーストキャパシタンスとロードキャパシタンス値を変えるために使用され、ＶＣＣの変動とは実質的に無関係の出力ブースト電圧がもたらされる。その結果、本発明により、一般的に一定のブースト電圧、例えば、ブーストワード線電圧が生成される。この電圧はＶＣＣの変動にもかかわらず、フラッシュメモリセルの正確な読み出しを促進するものである。
【００１５】
本発明の別の態様では、所定のブーストセルセットを選択することによって、昇圧回路（電圧ブースター）の最終的に調整された出力電圧が予測され、ブーストタイミングに先行するプレブーストタイミング中に電圧レベルが上昇する。このプレブーストタイミングはＡ／ＤコンバータがＶＣＣ電圧を表わすデジタルワードの出力の決定及びラッチを完了する前に発生し、その後、ブーストタイミングにおける実際のブースト動作へと続く。
【００１６】
本発明の更に別の実施形態では、昇圧回路は各ブーストセルに１つ以上のブーストステージキャパシタを備えた複数のブーストセル、プリチャージ回路、及びプリチャージゲートブースタとブーストタイマを備えたタイミングコントロール回路とを備えている。
【００１７】
前述の、及び関連する目的を実現するために、本発明は以下に十分に説明し、また特に請求の範囲において指摘している特徴を備えている。以下の説明と添付の図面は本発明の特定の実施形態を詳細に説明している。しかしこれらの実施形態は本発明の原理が採用されている様々な方法のうちのほんの一部だけを示している。本発明のその他の目的、利点、及び新たな特徴は添付の図面と併せて読めば、以下の詳細な説明から明らかになるであろう。
【発明を実施するための形態】
【００１８】
本発明を添付の図面と併せて説明する。図面中、同一の参照符号は同一の要素を示す。本発明は実際にはＶＣＣの変動とは無関係で、またメモリセルの読み出しモード動作に対してブーストワード線電圧として使用することもできる、ブースト電圧を生成するためのフラッシュメモリアレイ回路に関する。本発明は供給電圧よりも大きなブースト電圧を提供し、また、特に供給電圧の低いアプリケーションにおいては実用性のある、マルチステージの昇圧回路を備えている。ＶＣＣ電力供給は昇圧回路に印加され、ブースト動作に対し電力を供給する。従来は昇圧回路の出力に反映されたＶＣＣ変動が確認され、そのような変動に対する補償がなされ、実際にはＶＣＣ変動とは無関係なワード線電圧が読み出しモードにおいて生成される。
【００１９】
本発明の一般的な態様によれば、システムは昇圧回路に印加されるＶＣＣを測定するために使用される電圧検出回路（例えば、アナログからデジタルへのコンバータ、デジタル体温計など）からの１つ以上の出力信号を受信する。昇圧回路は、ブーストセルあたりに１つ以上のブーストステージを有する複数のブーストセルを備えている。例えば、昇圧回路は、メモリセルの読み出しモード動作に対するブーストワード線電圧を生成するために使用されることもできる。次に検出されたＶＣＣ値はブーストセルに採用され、その結果ブースト回路出力電圧が生成される方法を変えるように補償が与えられる。昇圧回路へ印加されたＶＣＣ供給電圧のこのような変動を補償することによって、ブースト電圧を安定化することができ、より安定したワード線読み出し電圧を可能にする。これにより、供給電圧が変化しても、フラッシュメモリの、対象となるメモリセルに対して適切な読み出し動作が可能になる。
【００２０】
本発明の別の特徴は、電圧安定化回路に特有の応答時間遅延(slow response time)の減少又は解消に関する。フィードバック、もしくはその他のタイプのレギュレーション(regulation)の応答遅延はメモリ装置における大きな懸念事項であり、ワード線の立ち上がり時間は約２０ｎｓ以下であるのが望ましい。本発明の発明者たちは次のサイクルを解消する利点を持つ補償の方法を考案している。それらのサイクルとは、自分自身の出力に応答するために安定化回路要素が待機するサイクル、このような出力をそれぞれの入力回路要素へフィードバックするサイクル、その他の出力を待つサイクル、反復法で連続する出力及び入力の訂正を試みるサイクル、である。更に、本発明によって、マルチステージの昇圧回路を用いることによって、低い供給電圧を用いることができ、例えば、メモリ動作では約１．６Ｖの供給電圧を用いることができる。
【００２１】
一般的な補償回路と本発明の方法論において応答遅延を最小に抑えるために、昇圧回路（電圧ブースタ）は昇圧回路の最終的に調整される出力電圧を予測する。所定の最上位ビット（ＭＳＢ：most significant bit）のブーストセルは強制的に“オン状態”となり、Ａ／Ｄコンバータからのデジタルワードが実際のブーストタイミングにおいて利用可能になるまで、“プレブースト”を開始する。従って、この方法では、デジタルワードによって選択されることができる、大体ブースト電圧の最高値と最低値の間（例えば、中間など）の“中間の電圧”がＡ／Ｄコンバータによって最終的に選択されるまで、強制的に電圧の出力を上昇させる。続いて、又は同時に、Ａ／ＤコンバータはＶＣＣ電圧を表わすデジタルワードを決定し、また、ブースト回路入力へ結合されているＡ／Ｄ出力へワードをラッチする。このデジタルワード及びラッチイネーブル信号はブースト回路入力においてブーストセルを選択し、また効果的にブースト電圧を高くしたり（トリムアップ）低くしたりして（トリムダウン）最終のブースト電圧にする。従って、この方法では実際には少ない、又は事実上はフィードバックタイムは必要とされない。
【００２２】
本発明の別の態様によれば、全てのブーストセルはプレブーストタイミング中に、一時的に強制的にオン状態にされうる。それは例えば、ワード線が高ロードキャパシタンスを有している場合、あるいはより早く確実に、高いブースト電圧へ到達する必要がある場合である。ロードキャパシタンスは所要の電圧へ荷電するために有限時間を必要とするので、短いプレブーストインターバル中に、ブーストセルが更に荷電による遅れを軽減する。
【００２３】
従来技術の昇圧回路とは対照的に、一般的な高速補償の方法は更に、ブーストセルを互いに隔離するために使用されうる、高電圧の出力ステージスイッチの必要性をなくすことによって、応答遅延と回路の複雑性を最小に抑える。代わりに、全てのブーストセルの出力は互いに直接結合されており、従って、“オフ状態”のブーストセル（Ａ／Ｄの選択を介して）はワード線経路とともに、“オン状態”のブーストセルへのロードとして機能する。
【００２４】
ＶＣＣのサンプルが採取され、又は決定され、いくつかのＡ／Ｄ比較出力がオンの状態にされると、対応する数のブーストセルが、ＶＣＣ値に対応してブースト回路又はロード回路に追加される。それによりブースト回路出力ＶＢＯＯＳＴへ提供される補償の総量が、電圧検出及び所望の補償エレメント数に基づき、反復法でＶＣＣに対して安定化を行う。所望される補償のレゾリューションは調整され、例えばＡ／Ｄコンバータを８ビットから１６ビットＡ／Ｄコンバータに増加されることによって、ブースト電圧使用の特定の要件に適合される。
【００２５】
本発明の別の態様では、デジタルワードのビットが重みづけされる（例えば、均一に、二進法で(binarly)、指数関数的に）、又は電圧検出の範囲を超えて、所望されるブースト補償のために使用されるそれぞれのブーストセルステージキャパシタの重みづけとともに、いずれのその他の適切なやり方で重みづけされる。
【００２６】
まず従来技術の図１及び図２を参照すると、半導体メモリ装置は一般に、基板上又は基板内に形成された複数の個別のコンポーネントを備えている。そのような装置には多くの場合、高密度のセクションと低密度のセクションとが含まれる。例えば、従来技術の図１に例示しているように、フラッシュメモリ１０などのメモリ装置は単一の基板１６上に１つ以上の高密度のコア領域１２と、低密度の周辺部１４とを備えている。一般に高密度のコア領域１２には、個別にアドレス指定可能で実質的に同一のメモリセルである少なくとも１つのＭ×Ｎアレイが含まれ、また一般に低密度の周辺部１４には入力／出力（Ｉ／Ｏ）回路と、個々のセル（選択したセルのソース、ゲート及びドレインを所定の電圧又はインピーダンスに接続するためのデコーダなどで、プログラミング、読み出し、又は消去などの、セルの指定動作を可能にする）を選択的にアドレス指定する回路が含まれる。
【００２７】
コア部１２内のメモリセルは、図２に例示しているようなＮＯＲ構造などの回路構造で互いに結合されている。そのような一般的な構造の各メモリセル２０にはドレイン２２が含まれ、１つ以上のセルのドレインは共通ビット線、ソース２４、及びスタックゲート２６へ接続されている。各スタックゲート２６はワード線（ＷＬ０、ＷＬ１、．．．ＷＬＮ、）へ接続されており、一方で各ドレイン２２はビット線（ＢＬ０、ＢＬ１、．．．ＢＬＮ）へ接続されている。最後に、各ソース２４は共通のソース線ＣＳへ接続されている。周辺デコーダと制御回路（図示せず）を用いて、各メモリセル２０は従来既知の方法で、プログラミング又は読み出し機能のためにアドレス指定されることもできる。
【００２８】
図３には図１及び２のコア領域１２の一般的なメモリセル２０の断面図が例示されている。そのようなメモリセル２０には一般的に基板３０において、ソース２４、ドレイン２２及びチャネル２８が含まれ、また、スタックゲート構造２６はチャネル２８の上ある。スタックゲート２６には基板３０の表面に形成された薄いゲート絶縁層３２（一般にトンネル酸化物と呼ばれる）が含まれる。トンネル酸化物層３２はシリコン基板３０の上面(top surface)部分を覆い、チャネル２８の真上にある別の層のアレイをサポートするように機能する。スタックゲート２６はドープ多結晶シリコン（ポリシリコンもしくはポリＩ）層などの、フローティングゲート３８として機能し、トンネル酸化物層３２の上にある、第１のフィルム層３８を含む。上記に強調されている様々な部分は図３において実物大には描かれていないが、むしろ、説明を簡単にし、装置動作の理解を高めるために、そのように例示されている。
【００２９】
ポリＩ層３８の上にはポリ層間絶縁層４０がある。ポリ層間絶縁層４０は多くの場合、２つの酸化物層が窒化物層をサンドイッチする酸化物−窒化物−酸化物（ＯＮＯ）層のような多層絶縁膜である。あるいは、他の形態では、五酸化タンタルなどの別の絶縁層であってよい。最後に、スタックゲート２６は上位の、又は第２ポリシリコン層（ポリＩＩ）４４を備えており、ＯＮＯ層４０の上でポリシリコンコントロールゲートとして機能する。所定の行に形成されている対応のセル２０のコントロールゲート４４はセルの行（図２などを参照）に係る共通のワード線（ＷＬ）を共有する。さらに、上記に強調しているように、垂直列において対応するセルのドレイン領域２２は導電性ビット線（ＢＬ）によって互いに接続される。セル２０のチャネル２８はスタックゲート構造２６によってチャネル２８に形成された電界に従ってソース２４とドレイン２２との間に電流を導通させる。
【００３０】
メモリセル２０は比較的高いゲート電圧ＶＧをコントロールゲート３８に印加し、適度に高いドレイン電圧ＶＤをドレイン２２に印加することによりプログラムされ、ドレイン２２近くのチャネル２８に“ホット”（高エネルギー）エレクトロンを生成する。ホットエレクトロンはトンネル酸化物３２を横切って加速し、フローティングゲート３４に入るが、フローティングゲート３８は絶縁体（ポリ層間絶縁膜４０およびトンネル絶縁膜）によって囲まれているために、ホットエレクトロンはフローティングゲート３８に捕獲される。この捕獲電子のために、メモリセル２０の閾値電圧（ＶＴ）は上昇する。この捕獲電子によって生じたメモリセル２０の閾値電圧（そして、それによるチャネルコンダクタンス）の変化によって、セルがプログラムされる。
【００３１】
メモリセル２０を読み出すために、プログラムされていないメモリセルの閾値電圧よりも大きく、プログラムされたメモリセルの閾値電圧よりは小さい所定のゲート電圧がコントロールゲート４４に印加される。メモリ２０が導通する場合（例えば、セルの感度電流が最小値を越える場合）、メモリセル２０はプログラムされていない（従って、メモリセル２０は第１の論理状態、例えば“１”である）。逆に、メモリセル２０が導通しない場合（例えば、セルを通じて電流が閾値を越えない場合）、メモリセルはプログラムされている（従って、メモリセル２０は第２の論理状態、例えば“０”である）。従って、各メモリセル２０が読み出されて、メモリセル２０がプログラムされているかどうかが判断される（その結果、メモリセル２０のデータの論理状態が確認される）。
【００３２】
メモリセル２０を消去するためには、比較的高いソース電圧ＶＳをソース２４に印加し、コントロールゲートを不の電位（ＶＧ＜０ボルト）に維持して、ドレイン２２はフローディングとしておく。これらの条件下で、フローティングゲート３８とソース領域２４との間で、トンネル酸化物３２を横切るように強い電界が発生する。フローティングゲート３８に捕獲されている電子は、フローティングゲート３８のソース領域２４にかかる部分に向かって流れ、密集し、トンネル酸化物３２を通ってトンネリングによってフローティングゲート３８からソース領域２２に引き抜かれる。その結果、電子がフローティングゲート３８から除去されると、メモリセル２０は消去される。
【００３３】
従って、メモリ装置１０のセル２０の様々な端子（ソース、ドレイン、ゲートなど）に適切な電圧を印加する必要があり、装置１０に係る様々な動作（プログラム、消去、読み出し）が実行される。しかし上述のように、従来、印加電圧は、装置１０が接続されている供給電圧から得られるものである。しかし、そのような供給電圧がそれらの動作を実行するのに必要とされる電圧を供給できるほど高くない場合は、装置１０は特定のシステムにおいて動作不能となるか、もしくは不適当なものとなる。この状態によって、メモリ装置１０の低電力アプリケーション、例えば、供給電圧が低く、携帯可能な装置用途がもたらされる。別の態様では、メモリ装置のメモリセルは、読み出し動作を適切に行うために、個々のセルのドレインに高いビット線電圧を必要とするデュアルビットアーキテクチャを含みうる。従って、供給電圧が不十分で適切な読み出し動作ができない状態において、ビット線電圧を上昇させるために昇圧回路が必要とされる。また、ＶＣＣ供給電圧は時間の経過や温度、又は負荷が変動するアプリケーションにおいて変動するので、ブースト電圧はＶＣＣの変化を反映する。本発明は昇圧し、昇圧回路のＶＣＣ変動を反映するために補償することによってこれらの問題を克服し最小限に抑えることができ、その結果、実質的にＶＣＣ電圧とは無関係のワード線ブースト電圧をイネーブルし、読み出し動作においてより高い信頼性を提供する。
【００３４】
図４はプログラムされていないメモリセルの閾値電圧２５０とプログラムされたメモリセルの閾値電圧２６０の分布２００の間隔を広くとる必要があることを示すための図である。読み出しモード動作では、読み出しモードのワード線電圧２３０はリードマージン２４０内の中間付近に選択される。このワード線電圧２３０は特定のワード線に印加され、対象となるフラッシュセルが導通しているかどうかが調べられ、セルの閾値がワード線電圧よりも高く、セルがプログラムされているか、又はセルの閾値がワード線電圧よりも低く、セルがプログラムされていないかどうか判断される。
【００３５】
この分析を行うためにセルに印加されたブーストワード線電圧がＶＣＣ供給電圧とともに変動に曝されると、ワード線電圧が図４のリードマージン２４０を抜け出ることから、セルがプログラムされたかどうかの判断は不確定要素となる。参照セルを用いる読み出しモード動作では、ブースト電圧の絶対値はリードマージンウインドウ２４０の外に位置することができるが、サイクリング後にコアセルのｇｍが低下することから、ワード線電圧の変動がリードマージンを減少させる。セルの読み出しモードの判断に更なる不確定要素を追加して、ブースト電圧のブースト回路電圧に印加される参照電圧は、上述の通り、ＶＣＣ供給電圧の何らかの関数を反映する。
【００３６】
図５はメモリセルの読み出し動作においてワード線を送るための従来技術の昇圧回路３００を例示している。アドレス遷移パルス(address transition pulse)（ＡＴＤ）期間（図示せず）において、ＢＯＯＳＴ信号３１２は下降し、高電圧インバータ３２７とともに生成されたＢＯＯＳＴＨＶ信号は上昇する。高電圧インバータ３２７上のＶＢＯＯＳＴ電位３２５は例えばｎ−ｍｏｓトランジスタ３３０の飽和導電を発生させ、それにより、ＶＣＣは実質的にトランジスタ３３０を介して導通し、３２０におけるブーストキャパシタＣＢと、３３５におけるロードキャパシタＣＬをＶＣＣまでプリチャージする。一方でＢＯＯＳＴ端子３１５は接地状態に維持される。ＡＴＤ期間の終わりに、ＢＯＯＳＴ信号３１２はトランジスタ３３０が上昇することによってオフの状態となるように命令する。またＢＯＯＳＴ端子３１５は接地からＶＣＣへと切替えられる。従って、ブーストキャパシタ上の荷電電圧はＶＣＣ電圧へ追加され、新たな電圧がＶＣＣよりも大きいがＶＣＣの２倍未満のＶＢＯＯＳＴ端子３１０において生成されるように、ＣＢとＣＬ間で電荷を分け合うようにする。実際のＶＢＯＯＳＴ端子３１０電圧は以下のように計算されることができる。
Q=CV  から
したがって；QB=CBVCC、及びQL=CLVCC
VBOOSTが定常状態になると、電荷の合計は
QTOTAL（最終）＝QTOTAL（開始）
QTOTAL（最終）＝(VBOOST-VCC)CB+VBOOSTCL
従って
(VBOOST-VCC)CB+VBOOSTCL=(CB+CL)VCC
VBOOSTを求めると：VBOOST=((２CB+CL)/(CB+CL))VCC
簡単な例を挙げると、CB=CL=Cの場合、
VBOOST=(3C/2C)VCC
VBOOST=(3/2)VCC
となる。
【００３７】
直観的に、ＶＢＯＯＳＴは従来技術の電圧ブースタに対してＶＣＣと２ＶＣＣの中間の電圧になることが判った。しかし、ＶＢＯＯＳＴはＣＢ及びＣＬ値と同じくＶＣＣの関数である。従って、ＶＣＣが変動すると、ブースト電圧出力ＶＢＯＯＳＴもまた変動する。上述の通り、ＶＢＯＯＳＴのそのような変動は、それらが読み出しエラーに結びつくために望ましくない。
【００３８】
本発明のいくつかの態様によれば、図６には、例えばメモリセルの読み出し動作においてワード線を送るための、一般的に調整された電圧ブースタシステム３４０のシステムレベル機能ブロック図を例示している。Ａ／Ｄコンバータ３４２は供給電圧ＶＤＤ３４３を測定し、“ｎ−ビット”を含むデジタルコードを判断し出力する。この“ｎ−ビット”は供給電圧ＶＤＤ３４３のレベルに関連するデジタルワード３４５を形成する。デジタルワード３４５はＡ／Ｄラッチ信号ＡＤ＿ＬＴ３４６の到達とともにＡ／Ｄコンバータ３４２の出力へラッチされ、さらに、昇圧回路３４７の入力へデジタルワード３４５をラッチし、Ａ／Ｄデジタルワード３４５が利用可能であるという信号を送る。
【００３９】
次に昇圧回路３４７は、検出ＶＤＤ３４３とデジタルワード３４５のビットにより補償されるブースト電圧をＶＢＯＯＳＴ出力端子３４８において提供する。デジタルワード３４５の各ビットはブースト回路３４７内の離間したブーストセルを制御するために使用され、ブースト回路出力ＶＢＯＯＳＴ３４８を補償する。従って、出力ＶＢＯＯＳＴ３４８は反復法で、検出した電圧と所望の補償エレメント（例えば、ブーストキャパシタ、ブーストセル、ブーストセルステージ）数に基づき、ＶＤＤ３４３へ調整される。所望の補償のレゾリューションは、ブースト電圧の使用の特定要件に適合するように、例えば４ビットのＡ／Ｄコンバータから８ビットのＡ／Ｄコンバータへ増加させることによって調整されることもできる。
【００４０】
図７Ａは単一ステージの昇圧回路４００に対する一般的な等価回路を単純化した概略図であり、これは図６の調整電圧ブースタ３４０と類似しており、また、図６に関して概略的に説明したものと同様の機能を有す。昇圧回路４００はプレチャージ回路、複数のブーストセル、及びタイミングコントロール回路（図示せず）を備えている。ＶＢＯＯＳＴ補償出力４０２は固定ブーストキャパシタＣＢ４０６を備えた固定ブーストセル４０５とロードキャパシタＣＬ４０７（例えば、ワード線ロードキャパシタンスを示す）を含む固定ブースト回路コンポーネントの関数であり、また、電圧ブースト補償を提供するブーストキャパシタＣ０．．．ｎ−１を備えた複数のブーストセル４０９で補足される。複数のブーストセル４０９はその入力を、例えば図６のＡ／Ｄコンバータ３４２からの、ＡＤ０からＡＤｎ−１デジタルワード入力４１１から受ける。集合的に、デジタルワード４１１からのＡ／Ｄビット入力を有する複数のブーストセル４０９はまた、補償回路４１２とも呼ばれる。その理由は、固定ブーストセル４０５とは違って、ブーストセル４０９はデジタルワード（図６の３４６）から昇圧出力４０２へ補償を与えるように動作することができるからである。
【００４１】
複数のブーストセル４０９は安定したラッチＡ／Ｄ出力からの、ＡＤ０からＡＤｎ−１デジタルワード４１１のそれぞれの入力によって、ブースト補償のために個別に選択される。補償回路４１２は検出された供給レベルに応じて、ＶＤＤと接地間でブーストキャパシタＣ０．．．ｎ−１４１０を切替えるように動作することができる。ＡＴＤ期間において、Ｂ／ＰＧスイッチ４１５と４１６はプリチャージ（ＰＧ）サイドで閉じ、ブースト（Ｂ）サイドで開く。ＶＤＤ電圧はロードキャパシタＣＬ４０７及び固定ブーストキャパシタＣＢ４０６をブーストキャパシタＣ０．．．ｎ−１４１０とともにプリチャージする。ブーストキャパシタＣ０．．．ｎ−１４１０もまたＰＧセクションでＢ／Ｐスイッチ４１５と４１６によって接地される。更に、各固定ブーストキャパシタＣＢ４０６もしくはブーストキャパシタＣ０．．．ｎ−１４１０はＶＤＤへ接続可能なプルアッププリチャージスイッチＰＶ（例えば、トランジスタ）と、接地電位へ接続可能な接地プリチャージスイッチＰＧ（例えば、トランジスタなど）と、ブースト電位（例えば、ＶＤＤ）へ接続可能なブーストスイッチＢとを備えている。
【００４２】
ＡＴＤ期間の終了時に、Ｐｒｅ−ＢＯＯＳＴ期間が始まり、Ｂ／ＰＧスイッチ４１５とＢ／ＰＧスイッチ４１６の所定のセットはプリチャージＰＧサイドで開き、ブーストＢサイドで閉じる。このＰｒｅ−ＢＯＯＳＴ期間において、固定ブーストキャパシタＣＢ４０６は、所定のブーストセル４１０のセットとともにＶＤＤへスイッチバックする。Ａ／Ｄデジタルワードデータはこの期間中はまだ利用できないが、固定ブーストキャパシタＣＢ４０６は、ＶＣＣへ切替えられている所定のブーストキャパシタＣ０．．．ｎ−１４１０セットとともに、ＶＢＯＯＳＴ補償出力４０２へ昇圧を開始する。この時点で、これらのプリチャージキャパシタがロードキャパシタへ接続されていないと、ＶＢＯＯＳＴは２ＶＤＤまで上昇するであろう。しかし、ロードキャパシタＣＬ４０７は接地状態で維持されており、４１０のうち、選択されていない（所定のものではない）ブーストキャパシタは接地へと切替えられる。これにより、ＣＢ、ＣＬに記憶されたすべてのプリチャージと選択されたＣ０．．．ｎ−１キャパシタが、ＶＢＯＯＳＴ出力４０２上の全てのキャパシタに電荷を間で電荷を分け合うようになり、その結果、ブースト電圧が中間レベルのＶＤＤと２ＶＤＤの間になる。
【００４３】
ＢＯＯＳＴ期間において、Ａ／Ｄワードデータが連続して利用可能にされると、ＡＤ０からＡＤｎ−１４１１の選択されたビットは、ブーストキャパシタＣ０．．．ｎ−１とともに選択されたブーストセル４０９はＶＢＯＯＳＴ出力４０２を高く、または低くでき、その結果、ブースト電圧はＡ／Ｄによって測定されているＶＤＤに対応して、最終レベルであるＶＤＤと２ＶＤＤ間にされる。従って、供給電圧の変動に実質的に無関係なブーストワード線電圧がもたらされる。
【００４４】
図７Ｂは、本発明の１つの態様による一般的な電圧ブースタ４３０及び単一ステージの昇圧回路に対して図７Ａで説明しているような等価回路の概略図である。等価回路４３０は本発明の１つの態様により、昇圧回路４００のＡ／Ｄコンバータによってなされた最終選択の結果を示している。図７Ａの昇圧回路４００は実効ブーストキャパシタンスＣＢｅｆｆと、実効ロードキャパシタンスＣＬｅｆｆを調整又は変更する。その結果、ブーストワード線電圧ＶＢＯＯＳＴが生じ、この電圧は供給電圧ＶＤＤの変動とは実質的に無関係である。この変更によって、実効ブーストキャパシタンスと実効ロードキャパシタンス間の選択によって確立される比率に基づき出力電圧が調整されるので、電圧“ブーストゲイン”の有効な変更もまた昇圧回路に対して確立される。
【００４５】
ＣＢｅｆｆはブースト回路４３０によって明らかな実行トータルブーストキャパシタンス４３５であり、ＣＢと全てのＡ／Ｄ選択キャパシタＣ０＋．．．Ｃｎ−２を含む。ＣＬｅｆｆは実効トータルロードキャパシタンス４４０であり、ブースト回路４４０によって明らかなように、ＣＬと全ての電圧検出非選択キャパシタＣ１＋．．．Ｃｎ−１を含み、また、ＶＢＯＯＳＴ４４２ブースト電圧出力線上に印加される。従って、実効ブーストキャパシタンスＣＢｅｆｆと実効ロードキャパシタンスＣＬｅｆｆはＶＤＤの関数である。図７ＢはＣＢｅｆｆとＣＬｅｆｆに対する１つの例を示している。
【００４６】
従って、本発明の任意の一例に対する図７Ｂの効果的なＶＢＯＯＳＴターミナル電圧は次のようになる。
VBOOST=((2CB+CL)/(CB+CL))VDD  から
この例：VBOOST=((2CBeff+CLeff)/(CBeff+CLeff))VDD
ここで：CBeff=CB+C0+．．．Cn-2（選択ブーストキャパシタのうちの）
CLeff=CL+C1+．．．Cn-1（非選択ブーストキャパシタのうちの）
この一般的な方法で使用されるコンデンサの合計数は一定のままである。
【００４７】
図８は２ステージの昇圧回路４５０に対する一般的な等価回路を単純化した概略図であり、図６の調整電圧ブースタ３４０の回路と同じであり、本発明の様々な態様が実施されうる。ブースト回路４５０はまた、２ステージブースタが図７Ａに対して説明されているＶＤＤから２ＶＤＤ間の最終レベルではなく、最大の最終レベルである３ＤＤにまで上昇させることができる点を除いては、図７Ａに関連して一般的に説明されているものと同じ機能を果たす。昇圧回路４５０はプリチャージ回路、複数の、例えば２ステージブースト回路及びタイミングコントロール回路（図示せず）を備えている。この場合もＶＢＯＯＳＴ補償出力４５２は、固定された２ステージブーストセル４５５とロードキャパシタＣＬとを備えた固定ブースト回路のコンポーネントの関数であり、また、複数のブーストセル４５９で補足されてダブルステージの電圧ブースト補償を提供することができる。固定された２ステージブーストセル４５５は、固定ブーストキャパシタＣＢＡ４５６ａとＣＢＢ４５６ｂとを備えており、一方で複数のブーストセル４５９は、ブーストキャパシタＣ０Ａ．．．（ｎ−１）Ａ４６０ａとＣ０Ｂ．．．（ｎ−１）Ｂ４６０ｂとを備えており、それらは結合スイッチ又はトランジスタ（ＤＢ）４６８によって直列結合され、ダブルステージの電圧ブースト補償を提供している。複数のブーストセル４５９は各々の入力を、例えば図６のＡ／Ｄコンバータ３４２などからの、ＡＤ０からＡＤｎ−１デジタルワード入力４１１から受けている。集合的に、デジタルワード４１１からのＡ／Ｄビット入力を有す複数のブーストセル４５９は、ブースト補償回路４６２と呼ぶこともできる。その理由は、固定ブーストセル４５５とは違ってブーストセル４５９はデジタルワード（図６の３４５など）から昇圧出力４５２へ補償を与えるように動作できるからである。
【００４８】
この場合も複数のブーストセル４５９は安定したラッチＡ／Ｄ出力からのＡＤからＡＤｎ−１デジタルワード４１１の各々の入力によって、ブースト補償に対して個別に選択される。ブースト補償回路４６２は検出された供給レベルに応じて、ＶＤＤと接地間のブーストキャパシタＣ０Ａ．．．（ｎ−１）Ａ４６０ａを切替えるように動作することができる。一方でＣ０Ｂ．．．（ｎ−１）Ｂ４６０ｂは接地と出力電圧（Ｃ０Ａ．．．（ｎ−１）Ａ４６０ａによって生成されたもの）間で切替えられる。ＡＴＤ期間において、Ｂ／ＰＧスイッチ４６５と４６６はプリチャージＰＧサイド上で閉じ、ブーストＢサイド上で開く。ＶＤＤ電圧はロードキャパシタＣＬ４０７と固定ブーストセル４５５を、ブーストキャパシタＣ０Ａ．．．（ｎ−１）Ａ４６０ａとＣ０Ｂ．．．（ｎ−１）Ｂ４６０ｂとともにプリチャージする。それらはＰＧ選択において、Ｂ／ＰＧスイッチ４６５と４６６によっても接地される。更に各固定ブーストセル４５５又はブーストセル４５９は、ＶＤＤへ結合可能なプルアッププリチャージスイッチＰＶ（例えば、トランジスタ）、接地電位へ結合可能な接地プリチャージスイッチＰＧ（例えば、トランジスタ）、及びブースト電位（例えば、ＶＤＤ）へ結合可能なブーストスイッチＢを備えている。
【００４９】
ＡＴＤ期間の終わりに、Ｐｒｅ−ＢＯＯＳＴ期間が始まり、Ｂ／ＰＧスイッチ４６５とＢ／ＰＧスイッチ４６６の所定のセットはプリチャージＰＧサイド上で開き、ブーストＢサイド上で閉じる。このＰｒｅ−ＢＯＯＳＴ期間において、固定ブーストキャパシタＣＢ４０６は、所定のブーストセル４１０のセットとともにＶＤＤへスイッチバックされる。Ａ／Ｄデジタルワードデータはこの期間においてはまだ利用できないが、固定ブーストキャパシタＣＢＡ４５６ａとＣＢＢ４５６ｂは、所定のブーストキャパシタＣ０Ａ．．．（ｎ−１）Ａ４６０ａとＣ０Ｂ．．．（ｎ−１）Ｂ４６０ｂのセットとともに、結合トランジスタＤＢ４６８によって直列結合される。一方でＣ０Ａ．．．（ｎ−１）Ａ４６０ａのブーストキャパシタのセットはＶＣＣへ切替えられ、ＶＢＯＯＳＴ出力４５２へのダブルステージ電圧ブースト補償を開始する。この時点で、これらのプリチャージされたキャパシタがロードキャパシタへ接続されていないと、ＶＢＯＯＳＴは最大３ＶＤＤまで上昇するであろう（例えば、ＶＤＤ＋ＶＣ０Ａ．．．（ｎ−１）Ａ＋ＶＣ０Ｂ．．．（ｎ−１）Ｂ）。しかし、ロードキャパシタＣＬ４０７は接地状態で維持されており、Ｃ０Ａ．．．（ｎ−１）Ａ４６０ａとＣ０Ｂ．．．（ｎ−１）Ｂ４６０ｂのうち、非選択の（所定のものではない）Ｃ０Ａ．．．（ｎ−１）Ａ４６０ａとＣ０Ｂ．．．（ｎ−１）Ｂ４６０ｂブーストキャパシタは接地へと切替えられる。これにより、ＣＢＡ、ＣＢＢ、ＣＬに記憶された全てのプリチャージと、選択されたＣ０Ａ．．．（ｎ−１）Ａ及びＣ０Ｂ．．．（ｎ−１）Ｂキャパシタが、ＶＢＯＯＳＴ出力４５２上の全てのキャパシタ間で電荷を分け合うようになり、その結果ブースト電圧はＶＤＤと３ＶＤＤ間の中間レベルになる。
【００５０】
ＢＯＯＳＴ期間において、Ａ／Ｄワードデータが連続して利用可能にされると、ＡＤ０からＡＤｎ−１４１１の選択されたビットは、選択されたブーストセル４５９はＶＢＯＯＳＴ出力４５２のトリムアップ又はトリムダウンを可能にし、その結果、ブースト電圧はＡ／Ｄによって測定されているＶＤＤに対応して、最終レベルにされる。従って、供給電圧の変動に実質的に無関係なダブルステージのブーストワード線電圧がもたらされる。従って、図７Ａの単一ステージのブースト回路４００が図７Ｂの等価回路４３０を有しているという同じ理由から、図８のダブルステージブースト回路４５０は同様に図７Ｂの等価回路４３０に対応し、実効ブーストキャパシタンスＣＢｅｆｆと実効ロードキャパシタンスＣＬｅｆｆを調整するもしくは変更することにより、実質的に供給電圧ＶＤＤの変動とは無関係のブーストワード線電圧ＶＢＯＯＳＴがもたらされる。従って、実効ブーストキャパシタンスと実効ロードキャパシタンスとの比率は、ＶＤＤに対応するように変更されることができ、更に昇圧回路４５０の電圧“ブーストゲイン”が変更される。
【００５１】
図９及び図１０に、一般的なマルチビットの２ステージ調整電圧ブースタ５００、及び一般的な４ビットの２ステージ調整電圧ブースタ６００のシステムレベル機能ブロック図をそれぞれ例示しており、該図において本発明の様々な態様が実施されうる。昇圧回路５００及び６００の双方は、図８に関連して一般的に説明されているもの同様の機能を果たす。例えば、２ステージブースタを使用することにより、最大の最終レベルである３ＶＤＤまで上昇されることができ、実行ブーストキャパシタンスと実効ロードキャパシタンスとの比率は、測定されたＶＤＤ値に対応して変更される。２ステージの昇圧回路が例示されているが、マルチステージでマルチビットの調整ブースタが本発明の範囲において予測される。
【００５２】
図９では、昇圧回路５００はタイミングコントロール回路５１０、複数の、例えば２ステージのブーストセル（例えば、セル（０）−セル（ｎ−１）５１４、及び固定された２ステージブーストセル５１５）、プリチャージ回路５２２、デジタルワード３４５などからの、ＡＤ０からＡＤｎ−１の入力、を備えている。回路５００はＶＤＤ値の測定に対応するＶＢＯＯＳＴ補償出力５３２を生成するように動作することができる。この場合もＶＢＯＯＳＴ補償出力５３２は、固定された２ステージのブーストセル５１５とＶＢＯＯＳＴにおいてワード線キャパシタンスによって反映されたロードキャパシタＣＬ（図示せず）を備えた固定ブースト回路コンポーネントの関数である。ＶＢＯＯＳＴ補償出力５３２は複数のダブルステージブーストセル５１４で補足され、ダブルステージ昇圧補償を提供する。２ステージのブーストセル５１４と５１５の各々は、２つのブーストコンデンサを備えており、それらは結合トランジスタによって直列結合され、ダブルステージの昇圧補償をＶＢＯＯＳＴ補償出力５３２のコモンノードへ提供する。この複数のブーストセル５１４は、図６のＡ／Ｄコンバータ３４２などからの、ＡＤ０からＡＤｎ−１デジタルワード入力５２５から入力を受ける。デジタルワードの入力５２５は、Ａ／Ｄラッチ信号ＡＤ＿ＬＴ入力信号５２６の存在によって、電圧ブースタ回路５００により現在利用可能なものと認識される。集合的に、デジタルワード３４５などからのＡ／Ｄビット入力５２５を有す複数のブーストセル５１４は、ブースト補償回路５４０（又は、選択可能なブーストセルなど）と呼ぶこともできる。その理由は、固定されたブーストセル５１５とは違って、ブーストセル５１４はデジタルワード（図６の３４５など）から昇圧出力５３２へ補償を与えるように動作できるからである。
【００５３】
図９の昇圧回路５００のタイミングコントロール回路５１０は、一般的な文脈で前述しているように、プリチャージ及びブーストのタイミングを制御する。タイミングコントロール回路５１０はプリチャージゲートブースタ５５０を備えており、ブーストゲート信号ＢＯＯＳＴ＿Ｈ１  ５５５を補償回路５４０のブーストセル５１４内のプリチャージスイッチに対して、及び固定ブーストセル５１５内のプリチャージスイッチに対して送り、又、ブーストゲート信号ＢＯＯＳＴ＿Ｈ２  ５５６をプリチャージ回路５２２へ送る。ＢＯＯＳＴ信号５６０によって初期化され、タイミングコントロール５１０は更にブーストタイマ５６２を備えており、３つのＢＯＯＳＴ（Ｂ／Ｄ／ＤＢ）タイミング信号がブーストセル５１４と５１５のＰＲＥＢＯＯＳＴタイミングとＢＯＯＳＴタイミングと、プリチャージゲートブースタ５５０を同期化するために使用される２つのタイミング信号を制御することができる。タイミングコントロール回路５１０のＰＲＥＢＯＯＳＴタイミングにより、所定のブーストセルのセットが初期化のために制御され、デジタル入力５２５が最終のＶＢＯＯＳＴ補償出力５３２を予測しているＡＤ＿ＬＴ入力信号５２６によって利用可能であると認識される前に上昇を開始する。例えば、１つ以上のセル（ｎ−１：０）が内部の論理回路又はその他の外部の論理回路によって予め決められ、ＢＯＯＳＴタイミングの開始を示すＡＤ＿ＬＴ入力信号５２６が到達する前に、必要な予測したプレブーストを提供する。
【００５４】
上記のように図１０は本発明の１つの態様において、対応する４ビットのデジタル入力を使用した一般的な４ビットの２ステージ調整電圧ブースタ６００を例示している。電圧ブースタ６００が図９の電圧ブースタ５００の１つの一般的な実装品であるので、簡略化のためにブースタ６００の詳細についての完全な説明は繰り返さない。図１０の昇圧回路６００はまた、タイミングコントロール回路６１０、複数の、例えば２ステージブーストセル（例えば、（セル（０）−セル（３）６１４及びセル（４）６１５）、プリチャージ回路６２２（例えば、スイッチトランジスタ）を備えており、また、デジタルワード３４５などからのＡＤ０からＡＤｎ−１  ６２５の入力は、ＶＢＯＯＳＴ補償出力６３２をＶＤＤ測定値に対応させるように動作することができる。ＶＢＯＯＳＴ補償出力６３２はこの場合も、固定された２ステージブーストセル６１５と、ＶＢＯＯＳＴにおいてワード線キャパシタンスによって反映されたロードキャパシタＣＬ（図示せず）を備えた、固定ブースト回路コンポーネントの関数である。ＶＢＯＯＳＴ補償出力６３２は複数のダブルステージブーストセル６１４で補足され、二段の昇圧補償を提供する。
【００５５】
デジタルワードの入力６２５は、Ａ／ＤラッチＡＤ＿ＬＴ入力信号６２６の存在により、昇圧回路６００によって利用可能にされる。集合的に、Ａ／Ｄビット入力６２５を有す複数のブーストセル６１４はブースト補償回路６４０を提供し、また、昇圧出力６３２へ補償を提供している。
【００５６】
図１０のタイミングコントロール回路はプリチャージとブーストのタイミングを制御し、また、プリチャージゲートブースタ６５０を備えており、ブーストゲート信号ＢＯＯＳＴ＿Ｈ１を補償回路６４０のブーストセル６１４のプリチャージトランジスタへ送り、また、ブーストゲート信号ＢＯＯＳＴ＿Ｈ２をプリチャージ回路トランジスタ６２２へ送る。ＢＯＯＳＴ信号６６０によって初期化されて、タイミングコントロール回路６１０は更にブーストタイマ６６２を備え、ＢＯＯＳＴＢ、ＢＯＯＳＴＤ、及びＢＯＯＳＴＤＢのタイミング信号が、ブーストセル６１４と６１５のＰＲＥＢＯＯＳＴタイミングとＢＯＯＳＴタイミング、ＢＯＯＳＴＢ１タイミング、及びプリチャージゲートブースタｗ６５０の同期化に使用されるＢＯＯＳＴＤタイミング信号６６７の制御を可能にする。
【００５７】
本発明の１つの態様により、タイミングコントロール回路６１０のＰＲＥＢＯＯＳＴタイミングは、デジタル入力６２５が、最終ＶＢＯＯＳＴ補償出力６３２を予測するＡＤ＿ＬＴ入力信号６２６によって利用可能であると認識される前に、ブーストを開始するように、所定のブーストセルのセットを初期化するために制御する。例えば、ブーストセル３及びセル２（セル（３：２）など）はブーストセル内部の論理回路によって予め決められ、ＢＯＯＳＴタイミングの開始を表示するＡＤ＿ＬＴ入力信号６２６が到達する前に、必要な予測プレブーストを提供する。これについての更なる詳細は図１１に関連して以下に説明する。
【００５８】
図１１は読み出しモードのタイミングと、図９及び図１０の一般的な２ステージの昇圧回路の出力に対する、一般的なタイミング図７００を示している。図１１のタイミング図の一部は図８及び図９の動作を説明するために用いられ、図１１のタイミング図のその他の部分は、本発明による図１０と以下の一般的なシステムの動作を説明するための参考用に用いられる。
【００５９】
図９及び図１０の昇圧のタイミングは、読み出しアクセスタイミング７０５のタイミングと関連があり、それは図１１のタイミング図７００で描かれているように、約５０ｎｓである。新たなアクセスのために、アドレス遷移パルス（ＡＴＤ）７１０は、新アドレス７１５が図１１のタイムｔｐ（７２０）において印加されると生成される。アドレス遷移パルスＡＴＤ７１０は約１０ｎｓ上昇し、この間にブーストセル（例えば、図８の４５５及び４５９、又は図１０のセル０−セル３（６１４）とセル４（６１５））のすべてのブーストキャパシタ（例えば、図８のＣ０−（ｎ−１）Ａ、及びＣ０−（ｎ−１）Ｂ）をプリチャージする。ＡＴＤタイムインターバルは更に、タイムｔｐ（７２０）において新アドレス７１５をワード線（例えば、図１０の６３２）のコモンノードへデコードするために使用され、これはまた、ワード線ロードキャパシタンスＣＬ（例えば、図８の４０７）をＶＤＤへプリチャージし、その結果、最終のＶＢＯＯＳＴ出力６３２が、図１１のＶＢＯＯＳＴチャージカーブセグメント７３０とともに示されているように、約０ボルトから約ＶＤＤになる。更に、ＡＴＤインターバル７１０中に、Ａ／Ｄコンバータブロック（例えば、図６の３４２）と高速参照回路（図示せず）はＶＤＤを測定するために、ＡＴＤパルスの立ち上がりからイネーブルされる。Ａ／Ｄラッチ信号ＡＤ＿ＬＴ（７３５）もまた、全体のＡ／Ｄコンバータを測定する間はハイである。
【００６０】
タイムｔ０（７４０）において、ＡＴＤは再び下降し、ブーストキャパシタプリチャージを終了する。一方でＢＯＯＳＴ信号（例えば、図１０の５６０）は上昇し、ＢＯＯＳＴインターバル７４５の初期部においてプレブースト期間を開始する。タイムｔ０（７４０）のプレブースト期間において、所定の２、３のブーストセル（例えば、図１０のブーストセル（３：２））はこの前もった決定をするために論理回路がワイヤで結ばれているが、ワード線の昇圧を始める。２ステージのブーストセルの場合、このことは、両方のブーストキャパシタ（図８のＣ（ｎ−１）Ａ４６０ａ及びＣ（ｎ−１）Ｂ４６０ｂ）が直列に結合されていることを意味し、一方で結合されていないＣ（ｎ−１）Ａ（４６０ａ）の端子はＶＤＤに切替えられ、Ｃ（ｎ−１）Ａ、Ｃ（ｎ−１）Ｂ、とＣＬの電荷がｔ０（７４０）とｔ２（７５０）の間のＶＢＯＯＳＴチャージカーブセグメント７４７に沿って示されているように、電荷をＶＤＤと３ＶＤＤの間の値に分け合うことができるように、ブーストキャパシタＣ（ｎ−１）Ｂ（４６０ｂ）がその電荷とＶＤＤ供給電圧をロードキャパシタＣＬ（４０７）と分け合うようにする。従って、ブーストセルの所定のセットはデジタル入力６２５がＡＤ＿ＬＴ入力信号７３５とともに利用可能になる前に上昇し始め、最終のＶＢＯＯＳＴ補償出力（例えば、図１０の６３２）を予測する。
【００６１】
読み出し動作においては速度が優先されるために、発明者たちは本発明のＢＯＯＳＴ信号タイミングインターバル７４５のＰＲＥＢＯＯＳＴ部を利用し、ＶＤＤの測定とブーストセルの補償キャパシタのチャージを別々に行って時間を無駄にしないように、Ａ／Ｄコンバータを利用してＶＤＤを検出する。従って、初期のＰＲＥＢＯＯＳＴタイミングはブーストキャパシタとロードキャパシタをプレブーストするために用いて、最終のＶＢＯＯＳＴ補償出力を予測し、また、ＶＤＤ値の検出にも用いられる。
【００６２】
Ａ／ＤコンバータがＶＤＤの測定を終了するので、Ａ／Ｄコンパレータ出力はｔ２（７５０）においてラッチされ、安定した出力電圧が保証される。コンパレータの出力（例えば、図１０のデジタルワード６２５）は、例えば、タイムｔ１（７５５）とｔ２（７５０）間で約６ｎｓの間、イネーブルコンパレータ信号ＥＮ＿ＣＯＭＰ７６０とともにイネーブルされる。
【００６３】
タイムｔ２（７５０）において、ＡＤ＿ＬＴ（７３５）（例えば、図１０の６２６）は、Ａ／Ｄコンバータ上にあるＶＤＤデータのＡ／Ｄコンバータ測定は、Ａ／Ｄコンバータの出力と入力（例えば、図１０のデジタルワード６２５のＡＤ０からＡＤｎ−１の入力）へラッチされてＡＤ＿ＬＴ（７３５）によってイネーブルされるので下降する。従って、タイムｔ２（７５０）においては、ブーストセル（例えば、セル（３：０））の最終選択がなされ、これらのブーストセルは更に、ＶＢＯＯＳＴのカーブセグメント７７０、７７０ａ、７７０ｂが示しているように、最終の補償ＶＢＯＯＳＴ出力電圧６３２を変更する。例えば、ＶＢＯＯＳＴカーブセグメント７７０は、所定の選択されたブーストセルセットから、デジタルワード６２５への最終的な補償チャージは必要とされないことを示している。ＶＢＯＯＳＴカーブセグメント７７０ａは更なる上昇が必要であることを示し、一方でＶＢＯＯＳＴカーブセグメント７７０ｂは、更に負荷をかけてデジタルワード６２５のより大きな又はより小さな値に対応するように低減される必要があることを示す。先述しているように、一般的な２ステージの電圧ブースタに対する出力ＶＢＯＯＳＴ電圧値のここでの範囲は、ＶＤＤと３ＶＤＤの間である。
【００６４】
タイムｔ２（７５０）の約３−４ｎｓ後のタイムｔ３までに、デジタルワード６２５による補償回路６４０によって最終のＶＢＯＯＳＴ値が達成される。デジタルワード値は最終値へ上昇するために最終的にどちらのセル５１４、６１４が採用されたかを示す。タイムｔ４（７８５）において、ＢＯＯＳＴ（７４５）は再度下降し、読み出しドライブ出力ＤＲＩＶＥ  ＯＵＴＰＵＴ  ７９０は、タイムｔ５（７９５）における読み出しアクセスタイム７０５が終了するまでの実際のメモリ読み出し動作において約８ｎｓ間上昇する。
【００６５】
図１２から１４は本発明の１つの態様と図１１のタイミング図７００による、供給電圧を補償するための図１０の様々なビットの一般的な調整昇圧回路６００に対する、一般的な２ステージの昇圧６１４を概略的に例示している。図１２の８００と図１３の９００のブースタセルは、デジタルワード６２５の１つの入力ビットＡＤ０−ＡＤ３によって各々選択的に制御されている。従って、これらは“選択可能なブーストセル”（例えば、セル０−セル３、６１４）と呼ぶこともできる。論理回路８１０と９１０は、以下で分かるように、プレブースト関数においてどのセルが用いられるかに基づいて異なる。図１４のブースタセル１０００はデジタルワード入力ビットによって制御されない。その理由は、ブースタセル１０００は常に上昇させるために用いられ、初期値、又は最小のブースト電圧出力ＶＢＯＯＳＴが与えられるからであり、またそれにより、“固定ブーストセル”（例えば、セル４、６１５）と呼ぶこともできる。ブースタセルが具体的な一般の入力ビット（例えば、ＡＤ（０）又はＡＤ（３））へのアプリケーションに対して例示され名前がつけられているが、ブースタセルの概略図と機能性は任意入力ビット数のデジタルワード６２５へ応用することもできる。
【００６６】
例えば、図１２のブーストセル８００はブーストセルを選択するために論理回路８１０、デジタル入力ビット、ＶＢＯＯＳＴ６３２ワード線をダブルブーストするための２つのブーストキャパシタＣ０ａ及びＣ０ｂ、ブーストキャパシタＣ０ａ及びＣ０ｂを各々プリチャージするプリチャージトランジスタ８２０及び８２１、及びブーストキャパシタＣ０ａとＣ０ｂとを直列結合するための結合トランジスタ８６８を備えている。図１２のブースタセル８００は、ＡＤ＿ＬＴ（図１０の６２６及び図１１のｔ２（７５０）における７３５）によりイネーブルされる入力ビットＡＤ（０）を提供することによって、デジタルワード６２５の最下位ビット（ＬＳＢ：Least Significant Bit）（例えば、ＡＤ（０）又はＡＤ（１））が論理回路８１０を使用することにより選択的に制御される。論理回路８１０は、例えばＡＤ（０）によって選択される場合、ブーストセル８００がＶＢＯＯＳＴワード線電圧の上昇を開始すると図１０のタイミングコントロール回路６１０のブーストタイマ６６２からの入力ＢＯＯＳＴＤによって更にイネーブルされる。
【００６７】
しかし、最初に図１２のブーストキャパシタＣ０ａは、プリチャージトランジスタ８２０が、プリチャージゲートブースタ６５０からのブーストゲート信号ＢＯＯＳＴ＿Ｈ１によって、ローに維持されているバッファ８１２とともにイネーブルされると、ＶＤＤへプリチャージされる。ブーストキャパシタＣ０ｂは、プリチャージ回路トランジスタ６２２がＶＢＯＯＳＴ６３２ワード線のコモンノードを介してプリチャージゲートブースタ６５０からの別のブーストゲート信号ＢＯＯＳＴ＿Ｈ２（６５６）によってイネーブルされる場合、また、プリチャージトランジスタ８２１がタイミングコントロール回路６１０のブーストタイマ６６２からのＢＯＯＳＴＢによってイネーブルされＣ０ｂの下位の端子を接地へ引き落とす場合に、ＶＤＤへプリチャージされる。
【００６８】
ブーストセルがブーストするように選択され、またＢＯＯＳＴＤＢによってイネーブルされると、結合トランジスタ８６８はブーストキャパシタＣ０ａとＣ０ｂを直列結合する。ほとんど同時に、バッファ８１２はキャパシタの直列ペアの下位の端子へＶＤＤを印加して上昇するように命令される。従って、ブーストキャパシタＣ０ａとＣ０ｂはその２ＶＤＤの電荷をバッファ８１２によって供給されたＶＤＤへ加えることによって電荷を分け合い、これにより、ＶＢＯＯＳＴ６３２ワード線を最大の最終レベルである３ＶＤＤにまで上昇させる。しかし前述のとおり、すべてのブーストセルがコモンノードにおいて並列に配線されているので、ＶＢＯＯＳＴ６３２ワード線へ到達された最終のブースト電圧は、測定したＶＤＤに対応して選択された、実効ブーストキャパシタンスと実効ロードキャパシタンスとの比率の関数になる。図１３のブースタセル９００と図１４の固定ブースタセル１０００は、図１２のブースタセル８００と同様の機能を果たすので、簡略化のために完全な説明は再度行わない。
【００６９】
同様に、図１３のブースタセル９００もまた、デジタルワード６２５の最上位のビット（ＭＳＢ：Most Significant Bit）（例えば、ＡＤ（２）又はＡＤ（３））によって、ＡＤ＿ＬＴ（図１０の６２６、及び図１１のｔ２（７５０）における７３５）によりイネーブルされる入力ビットＡＤ（３）を提供することによって、論理回路９１０を用いて選択的に制御される。更に、論理回路９１０は図１０のタイミングコントロール回路６１０のブーストタイマ６６２からの入力ＢＯＯＳＴＤによりイネーブルされ、例えばＡＤ（３）により選択される場合、ブーストセル９００がＶＢＯＯＳＴワード線電圧の上昇を始めると、ブーストゲート電圧をプリチャージトランジスタへ供給し、供給時間を制御する。しかしこれに反して、図１２の論理回路８１０へは、論理回路９１０は図示されているように本発明の１つの態様により予め配線されており、ＢＯＯＳＴタイムインターバル（例えば、図１１のｔ０（７４０）からｔ２（７５０）の間）の開始ＰＲＥＢＯＯＳＴタイミングの一部において、強制的にブーストセルを上昇させ、最終的なＶＢＯＯＳＴワード線電圧を予測する。この段階で注意すべきことは、プレブーストインターバル中に予め定められていないブーストセルでさえも、ブーストワード線電圧へ少なくとも２ＶＤＤを与えることであり、それは、バッファ９１２の出力が下がり、Ｃ３ａとＣ３ｂが直列結合されてそれぞれのＶＤＤのプリチャージ電荷を分け合うからである。
【００７０】
前述の通り、図１４の固定ブーストセル１０００（セル４、６１５など）はデジタルワード入力ビットによって制御されない。その理由は、固定ブーストセル１０００は常に上昇させるために用いられ、初期値又は最小のブースト電圧出力ＶＢＯＯＳＴを与えるからである。固定ブースタセル１０００は、論理回路又はデジタル入力ビットがない点を除いては、ビット選択可能ブーストセルと同じである。
【００７１】
図１５はプリチャージゲートブースタ１１００の更なる詳細と、本発明の１つの態様による図１０の一般的な調整昇圧回路６００を例示している。プリチャージゲートブースタ１１００は２つのブーストゲート電圧信号、ＢＯＯＳＴ＿Ｈ１（１１０１）及びＢＯＯＳＴ＿Ｈ２（１１０２）、を提供する。本発明の電圧ブースタは低い供給電圧で動作することができるので、ブーストキャパシタをプリチャージするために用いられる、トランジスタへのゲートドライブは小さくてよく、また高副閾値リークトランジスタ(high subthreshold leakage transistors)が必要とされる。従って、低い供給電圧において、これらのプリチャージトランジスタを完全に導電させ、ターンオフさせるために、ブースト電圧はプリチャージトランジスタのゲート（例えば、図１２の８２０及び図１０の６２２）へ供給される必要がある。
【００７２】
ブーストゲート電圧信号ＢＯＯＳＴ＿Ｈ１（１１０１）はシングルステージの昇圧回路１１０５によって供給され、一方でブーストゲート電圧信号ＢＯＯＳＴ＿Ｈ２（１１０２）はダブルステージの昇圧回路１１１５によって供給される。シングルステージのブースト回路１１０５はブーストゲート電圧信号ＢＯＯＳＴ＿Ｈ１（１１０１）を全てのブーストセルのプリチャージトランジスタ（例えば、図１２の８２０）へ供給する。ダブルステージのブースト回路１１１５はブーストゲート電圧信号ＢＯＯＳＴ＿Ｈ２（１１０２）をプリチャージ回路（例えば、図９の５２２、及び図１０の６２２）へ供給する。従って、ブーストセルに対するプリチャージのタイミングと制御の一部は、これらのブースト回路を通じて供給される。
【００７３】
ブーストセルを入力又は出力に切替えるために、各ブーストセルの出力において、切替え回路を採用することもできる。高速であることが望ましいので、高圧スイッチは採用されない。ブーストセルの各々は互いに結合されているので、いくつかのセルがオフでその他のセルがオンの場合、オフ状態のセルはワード線経路に沿って、“オン状態のセル”により見られるロードとして機能する。従って、１つの例では、ブーストセル内の様々なキャパシタのサイズ（ＣＢＡ、ＣＢＢ、Ｃ０Ａ、Ｃ０Ｂ．．．Ｃ（ｎ−１）Ａ、Ｃ（ｎ−１）Ｂ）は、そのような効果を考慮して決められる(size)。これは５つの方程式を異なるＶＤＤ電圧（１．６Ｖ、１．７Ｖ、１．８Ｖ、１．９Ｖ及び２．０Ｖ）に対して書かれた方程式で５つの未知数を同時に解くことで求めることができる。電荷がキャパシティブローディングへ送られる前後のコンデンサ上の電荷は、各方程式のために等しくされる。各ブーストセル内には２つのコンデンサが直列結合されているので、それぞれの等価容量はＣ／２である。５つの方程式は次のように公式化される。
【数１】
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【００７４】
図１６は本発明の別の態様によるデジタル供給電圧補償を使用した一般的な調整電圧ブースタ（例えば、図１０の６００）の一般的なマルチステージの昇圧セル１２００の等価回路を例示している。マルチステージの昇圧回路１２００は図８の２ステージの電圧ブースタ４５０を拡大したものであり、そのために機能と動作は同じであることから、簡略化のために再度完全な説明は必要としない。マルチステージの昇圧セル１２００はステージ１  １２１０、ステージ２  １２２０、及びステージｍ  １２３０を備えており、ＶＢＯＯＳＴワード線１２３５を電位（ｍ＋１）ＶＤＤ電圧値にまで上昇させる。各ブーストステージはブーストキャパシタＣ１−ｍ、ＶＤＤへ結合可能なプルアッププリチャージスイッチＰＶ（例えば、トランジスタ）、接地電位へ結合可能な接地プリチャージスイッチＰＧ（例えば、トランジスタ）を備えている。更に、各マルチステージの昇圧セル１２００は、ブースト電位（例えば、ＶＤＤ）へ結合可能なブーストスイッチＢを備えており、プレブーストとブーストタイムインターバルが一連のキャパシタのＣ１（ボトム）ブーストキャパシタへＶＤＤを印加するようにする。
【００７５】
更に、ステージ１（１２１０）を除く全ては結合スイッチＤＢを備えており、全てのブーストキャパシタＣ１−ｍを直列結合する。一方でブーストセルの各々のステージ１は、初期値の固定ブーストセルを除いて、例えばＡ／Ｄコンバータからのデジタルワード（例えば、図１０の６２５）のシングルビット入力ＡＤ（０−（ｎ−１））を有す。特にステージｍでは、プルアッププリチャージスイッチＰＶ（例えば、図１０の６２２及びブーストセルの外部）はＶＢＯＯＳＴワード線１２３５のコモンノードへ結合されており、これは全ブーストセルに共通であって、またＶＤＤにも結合することができる。
【００７６】
本発明の別の態様では、メモリ装置のブースト動作を調整する方法論が提供されており、該方法論は本明細書に例示され説明されているメモリ装置に関連して、その他のメモリ装置とともに採用されうる。図１７を参照すると、一般的な方法１３００がメモリ装置のブースト動作を調整するために例示されている。一般的な方法１３００が本明細書で、一連のアクションやイベントとして例示され説明されているが、本発明はそのようなアクションやイベントの例示された順序に限定されるものではない。その理由は本発明によるいくつかのステップが、本明細書中に示され説明されているものとは別に、異なる順序及び／又はその他のステップと同時に発生することもあるからである。更に、例示の全てのステップが本発明による方法論を実装するために必要とされるわけではない。更に、方法論１３００は、例示されていないその他のシステムに関連して、本明細書中に同様に例示され説明されている装置及びシステムに関連して実装されうる。
【００７７】
方法１３００は、複数のマルチステージ昇圧回路のブーストセルをプリチャージし、一方で供給電圧レベルの検出（例えば、Ａ／Ｄコンバータ、デジタル温度計）を開始するステップを有し、供給エラーに対応する昇圧補償回路で用いられる１つ以上のブーストセルを制御し、また、昇圧回路の出力に反映した供給レベルエラーを訂正する。調整ブースト動作法はステップ１３０２から開始する。ステップ１３０４において、各ブーストセル内のブーストキャパシタがまず供給電圧（例えば、ＶＤＤ）へプリチャージされる。一方で、供給レベル検出回路はイネーブルされ、供給電圧レベルのサンプリングと測定を開始する。ステップ１３０６において、昇圧回路のＶＢＯＯＳＴ出力ノード（例えば、図１０の６３２）は供給電圧レベルまで変えられる。ステップ１３０８において、ブーストセルの各々内のブーストキャパシタは直列結合される（例えば、図８のスイッチＤＢ４６８、又は図１２の８６８によって）。ステップ１３１０において、ＶＢＯＯＳＴ出力ノードのプレブーストは、１つ以上の（例えば、予め配線された、図１３の論理回路９１０よって）予め決められた所定のブーストセル（例えば、図１３の９００）を固定ブーストセル（例えば、図１４の１０００）とともに供給電圧へ結合し、ブーストセルのコンデンサが昇圧回路のＶＢＯＯＳＴ出力ノードへ電荷を分け与えることによって開始する。このプレブーストは、供給電圧値が確認プロセスにある間に発生する。
【００７８】
Ａ／Ｄラッチ信号ＡＤ＿ＬＴ（例えば、図６の３４６、図１０の６２６）などによってデータが利用可能になると、供給電圧レベル検出回路は、参照電圧によってセットされたターゲット値と比較されたＶＤＤの差分（ΔＶＤＤ）に応答して、１つ以上の供給電圧レベル検出信号（例えば、図６のＡ／Ｄ３４２に関連する３４５、又は図１０の６２５）を生成し、ステップ１３１２においてブースト補償回路へ供給電圧レベル検出信号を印加する。このブースト電圧は供給電圧よりも大きい。
【００７９】
ステップ１３１４において、供給レベル検出信号は１つ以上のブーストセルを選択するために使用される。この１つ以上のブーストセルは固定ブーストセルとともに供給電圧へ結合されており、また、電荷を互いに分け合うことができ、またブーストセルへ印加された供給電圧及び昇圧回路のＶＢＯＯＳＴ出力ノードと電荷を分け合うことができる。更に、このブースト期間において、いくつかのセルが非選択状態となり、補償（調整）が施される。その後、印加された補償から生じる調整ブースト電圧ＶＢＯＯＳＴがステップ１３１６において生成され、メモリセルに記憶されたデータ値が確認される。その後、調整されたブースト動作はステップ１３１８において終了し、方法１３００は連続する昇圧動作及びメモリ装置の読み出し動作のために繰り返される。従って、この方法論１３００によって、ＶＤＤ電圧変動を補償するＡ／Ｄコンバータを使用し、フラッシュメモリアレイの読み出し動作中にメモリコアセルのワード線に印加されうる、素早くて正確な電圧ブーストが昇圧回路に与えられる。従って、方法１３００は実質的にＶＤＤの変動とは無関係なＶＢＯＯＳＴ電圧を生成する。方法論のその他の変形は本発明に従って提供され、ブースト電圧の補償又は調整が実現される。
【００８０】
本発明を１つ以上の実装品に関連して示し説明しているが、本明細書及び添付の図面を読み理解すれば、その他の当業者には等価の変更や修正が可能であることがわかるであろう。特に上述のコンポーネント（アセンブリ、デバイス、回路など）によって実効される様々な機能に関連して、それらのコンポーネントを説明するために用いられる用語（“手段”への言及を含む）は特に指摘がない限りは、本明細書に例示されている一般的な本発明の実装品の機能を果たす、説明された構造と構造上は等価でない場合であっても、説明したコンポーネントの特定の機能を果たす、いずれのコンポーネントにも対応することを意味する。更に、本発明の特定の特徴がいくつかの実装品のうちの１つだけに関して開示されているが、そのような特徴はいずれの所定の又は特定のアプリケーションに対して理想的であり、便利でありうるので、その他の実装品の１つ以上の特徴と組み合わせることもできる。更に、“含む”という用語が詳細な説明及び請求項のいずれかで用いられる限りは、この用語は“有する”という用語と同様の方法で含められるということを意味する。
【産業上の利用分野】
【００８１】
本明細書中に開示されているブースト電圧を生成するためのシステム及び方法は、高速な調整電圧を低い電源電圧で提供するために、フラッシュメモリシステムの分野で利用されうる。
【図面の簡単な説明】
【００８２】
【図１】メモリデバイスの一般的なレイアウトを概略的に例示した平面図。
【図２】メモリ回路の一般的なコア部を例示した概略図。
【図３】従来のスタックゲートメモリセルの部分的断面図。
【図４】従来技術の一般的なフラッシュメモリアレイの多くのコアセルのプログラムされたセルの閾値電圧分布と、プログラムされていないセルの閾値電圧分布、及び分布プロット間の一般的なリードマージンを例示した分布プロット図。
【図５】メモリセルを読み出すための、従来技術の一般的な昇圧回路の概略図。
【図６】本発明の様々な態様が実行されうる、一般的な安定化昇圧システムを例示したシステムレベル機能ブロック図。
【図７Ａ】本発明の別の態様による、図６の回路と同じ単一ステージの昇圧回路の一般的な等価回路を単純化し、概略的に示した図。
【図７Ｂ】本発明の別の態様による、図７の単一ステージの昇圧回路の一般的な等価回路を単純化し概略的に示した図。
【図８】本発明の別の態様による、図６の回路と同じ２ステージの昇圧回路の一般的な等価回路を単純化し概略的に示した図。
【図９】本発明の様々な態様が実行されうる、デジタルマルチビット入力を用いた、一般的なマルチビットの２ステージ安定化電圧ブースタを例示したシステムレベルの機能ブロック図。
【図１０】本発明の様々な態様が実行されうる、プリチャージゲートブースタとブーストタイマを含む、デジタル４ビット入力を用いた、一般的な４ビットの２ステージ安定化電圧ブースタを例示した、その他のシステムレベル機能ブロック図。
【図１１】図１０の電圧ブースタの出力と読み出しモードの一般的なタイミングを例示した、単純化したタイミング図。
【図１２】本発明の１つの態様による、デジタル供給電圧補償を用いた、一般的な安定化電圧ブースタの最下位ビットに対する２ステージの昇圧セルの概略図。
【図１３】本発明の１つの態様による、デジタル供給電圧補償を用いた、一般的な安定化電圧ブースタの最上位ビットに対する２ステージの昇圧セルの概略図。
【図１４】本発明の１つの態様による、デジタル供給電圧補償を用いた、一般的な安定化電圧ブースタの２ステージデフォルト昇圧セルの概略図。
【図１５】本発明に１つの態様による、一般的な安定化電圧ブースタのプリチャージゲートブースタの概略図。
【図１６】本発明の１つの態様による、デジタル供給電圧補償を用いた、一般的な安定化電圧ブースタのマルチステージ昇圧セルの概略図。
【図１７】本発明の１つの態様による、安定化ブースタ動作に対する一般的な方法を例示したフロー図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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