(57)【特許請求の範囲】
【請求項１】
電圧レベルが制御されるバイアス電圧に応じて駆動電流が制御され、当該駆動電流によって遅延時間が決められる遅延段と、
電源電圧の変動を所定の割合で前記バイアス電圧に加算し、加算結果を前記遅延段に供給する加算手段と
を有する遅延回路。
【請求項２】
前記加算手段は、前記電源電圧の変動量に含まれている交流成分を前記バイアス電圧に加算する交流加算手段を含む
請求項１記載の遅延回路。
【請求項３】
前記交流加算手段は、前記電源電圧の供給線と前記バイアス電圧の供給線との間に接続されている第１のキャパシタと、
前記バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給線との間に接続されている第２のキャパシタと
を有する請求項２記載の遅延回路。
【請求項４】
前記遅延段は、電源ラインと基準電位ラインとの間に接続される複数段の遅延段であり、
前記複数段の遅延段の各々は、
スイッチングトランジスタまたはセレクタトランジスタを含む遅延素子と、
前記遅延素子に駆動電流を供給する電流源トランジスタと
を有し、
前記複数段の遅延段における複数の電流源トランジスタの制御端子は、前記駆動電流を制御するための制御ラインに接続され、
前記制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、
前記第１のキャパシタは、前記制御ラインと前記電源ラインとの間に接続され、
前記第２のキャパシタは、前記制御ラインと前記基準電位ラインとの間に接続され、
前記複数の電流源トランジスタは、前記第１キャパシタおよび前記第２キャパシタよりも前記制御ラインの終端側の部分において、前記制御ラインに接続され、
前記制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端している
請求項３記載の遅延回路。
【請求項５】
前記制御ラインと前記電源ラインとの間に、第１抵抗素子が接続され、
前記制御ラインと前記基準電位ラインとの間に、第２抵抗素子が接続され、
前記複数の電流源トランジスタは、前記第１抵抗素子および前記第２抵抗素子よりも前記制御ラインの終端側の部分において、前記制御ラインに接続されている
請求項４記載の遅延回路。
【請求項６】
前記第１キャパシタおよび前記第２キャパシタの少なくとも一方は、可変容量である
請求項４または５記載の遅延回路。
【請求項７】
前記加算手段は、前記電源電圧の変動量に含まれている直流成分を前記バイアス電圧に加算する直流加算手段を含む
請求項１記載の遅延回路。
【請求項８】
前記直流加算手段は、前記電源電圧の供給線と前記バイアス電圧の供給線との間に接続されている第１の抵抗素子と、
前記バイアス電圧の供給線と基準電圧の供給線との間に接続されている第２の抵抗素子と
を有する請求項７記載の遅延回路。
【請求項９】
前記遅延段は、ＭＯＳ型インバータと、
前記インバータと前記電源電圧の供給線との間に接続され、ゲートに第１のバイアス電圧が印加される第１の電流源トランジスタと、
前記インバータと基準電圧の供給線との間に接続され、ゲートに第２のバイアス電圧が印加される第２の電流源トランジスタと
を有する請求項１記載の遅延回路。
【請求項１０】
前記ＭＯＳ型インバータは、第１の電流源トランジスタと第２の電流源トランジスタを電流源トランジスタとした差動構成のインバータである
請求項９記載の遅延回路。
【請求項１１】
前記加算手段は、前記電源電圧の変動量に含まれている交流成分を前記第１のバイアス電圧に加算する第１の交流加算手段と、
前記電源電圧の変動量に含まれている交流成分を前記第２のバイアス電圧に加算する第２の交流加算手段と
を含む請求項９記載の遅延回路。
【請求項１２】
前記交流加算手段は、前記電源電圧の供給線と前記バイアス電圧の供給線との間に接続されている第１のキャパシタと、
前記バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給線との間に接続されている第２のキャパシタと
を有する請求項１１記載の遅延回路。
【請求項１３】
前記加算手段は、前記電源電圧の変動量に含まれている直流成分を前記第１のバイアス電圧に加算する第１の直流加算手段と、
前記電源電圧の変動量に含まれている直流成分を前記第２のバイアス電圧に加算する第２の直流加算手段と
を含む請求項９記載の遅延回路。
【請求項１４】
前記遅延段は、ＭＯＳ型インバータと、
一方の端子が前記電源電圧の供給線に接続され、ゲートに第１のバイアス電圧が印加される複数の第１の電流源トランジスタと、
一方の端子が基準電圧の供給線に接続され、ゲートに第２のバイアス電圧が印加される複数の第２の電流源トランジスタと、
前記第１の電流源トランジスタと前記インバータとの間に接続され、前記複数の第１の電流源トランジスタの出力電流の何れかまたは幾つかを選択して前記インバータに供給する第１のスイッチング回路と、
前記第２の電流源トランジスタと前記インバータとの間に接続され、前記複数の第２の電流源トランジスタの出力電流の何れかまたは幾つかを選択して前記インバータに供給する第２のスイッチング回路と
を有する請求項２記載の遅延回路。
【請求項１５】
前記ＭＯＳ型インバータは、複数の第１の電流源トランジスタと複数の第２電流源トランジスタを電流源トランジスタとした差動構成のインバータである
請求項１４記載の遅延回路。
【請求項１６】
前記交流加算手段は、前記電源電圧の供給線と前記バイアス電圧の供給線との間に接続されている第１のキャパシタと、
前記バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給線との間に接続されている第２のキャパシタと
を有する請求項１４記載の遅延回路。
【請求項１７】
前記遅延段は、ＭＯＳ型インバータと、
一方の端子が前記インバータの出力端子に接続され、ゲートに前記バイアス電圧が印加されるスイッチングトランジスタと、
一方の電極が前記スイッチングトランジスタの他方の端子に接続され、他方の電極が基準電圧の供給線に接続されているキャパシタと
を有する請求項１記載の遅延回路。
【請求項１８】
前記加算手段は、前記電源電圧の供給線と前記バイアス電圧の供給線との間に接続され、前記電源電圧の変動の交流成分を前記バイアス電圧にカップリングするキャパシタ
を有する請求項１７記載の遅延回路。
【請求項１９】
前記遅延段は、電源ラインと基準電位ラインとの間に接続される複数段の遅延段であり、
前記複数段の遅延段の各々は、
スイッチングトランジスタまたはセレクタトランジスタを含む遅延素子と、
前記遅延素子に駆動電流を供給する電流源トランジスタと
を有し、
前記複数段の遅延段における複数の電流源トランジスタの制御端子は、前記駆動電流を制御するための第１制御ラインまたは第２制御ラインに交互に接続され、
前記第１制御ラインおよび第２制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、
前記加算手段は、
前記第１制御ラインと前記電源ラインとの間に接続された第１キャパシタと、
前記第１制御ラインと前記基準電位ラインとの間に接続された第２キャパシタと
を有し、
前記複数の電流源トランジスタは、前記第１キャパシタおよび前記第２キャパシタよりも前記第１制御ラインの終端側の部分において、前記第１制御ラインに接続され、
前記第１制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、
前記第２制御ラインと前記電源ラインとの間に、第３キャパシタが接続され、
前記第２制御ラインと前記基準電位ラインとの間に、第４キャパシタが接続され、
前記複数の電流源トランジスタは、前記第３キャパシタおよび前記第４キャパシタよりも前記第２制御ラインの終端側の部分において、前記第２制御ラインに接続され、
前記第２制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端している
請求項１記載の遅延回路。
【請求項２０】
前記遅延段は、電源ラインと基準電位ラインとの間に接続される複数段の遅延段であり、
前記複数段の遅延段の各々は、
スイッチングトランジスタまたはセレクタトランジスタを含む遅延素子と、
前記電源ラインと前記遅延素子との間に接続され、前記遅延素子に駆動電流を供給する電源側電流源トランジスタと、
前記遅延素子と前記基準電位ラインとの間に接続され、前記遅延素子に駆動電流を供給する基準側電流源トランジスタと
を有し、
前記複数段の遅延段における複数の電源側電流源トランジスタの制御端子は、前記駆動電流を制御するための第１制御ラインまたは第２制御ラインに交互に接続され、
前記第１制御ラインおよび第２制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、
前記加算手段は、
前記第１制御ラインと前記電源ラインとの間に接続された第１キャパシタと、
前記第１制御ラインと前記基準電位ラインとの間に接続された第２キャパシタと
を有し、
前記複数の電源側電流源トランジスタは、前記第１キャパシタおよび前記第２キャパシタよりも前記第１制御ラインの終端側の部分において、前記第１制御ラインに接続され、
前記第１制御ラインの終端は、前記複数の電源側電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、
前記第２制御ラインと前記電源ラインとの間に、第３キャパシタが接続され、
前記第２制御ラインと前記基準電位ラインとの間に、第４キャパシタが接続され、
前記複数の電源側電流源トランジスタは、前記第３キャパシタおよび前記第４キャパシタよりも前記第２制御ラインの終端側の部分において、前記第２制御ラインに接続され、
前記第２制御ラインの終端は、前記複数の電源側電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、
前記複数段の遅延段における複数の基準側電流源トランジスタの制御端子は、前記駆動電流を制御するための第３制御ラインまたは第４制御ラインに交互に接続され、
前記第３制御ラインおよび第４制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、
前記第３制御ラインと前記電源ラインとの間に、第５キャパシタが接続され、
前記第３制御ラインと前記基準電位ラインとの間に、第６キャパシタが接続され、
前記複数の基準側電流源トランジスタは、前記第５キャパシタおよび前記第６キャパシタよりも前記第３制御ラインの終端側の部分において、前記第３制御ラインに接続され、
前記第３制御ラインの終端は、前記複数の基準側電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、
前記第４制御ラインと前記電源ラインとの間に、第７キャパシタが接続され、
前記第４制御ラインと前記基準電位ラインとの間に、第８キャパシタが接続され、
前記複数の基準側電流源トランジスタは、前記第７キャパシタおよび前記第８キャパシタよりも前記第４制御ラインの終端側の部分において、前記第４制御ラインに接続され、
前記第４制御ラインの終端は、前記複数の基準側電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端している
請求項１記載の遅延回路。
【請求項２１】
前記電源側電流源トランジスタの制御端子が前記第１制御ラインに接続されている前記遅延段は、前記基準側電流源トランジスタの制御端子が前記第３制御ラインに接続され、
前記電源側電流源トランジスタの制御端子が前記第２制御ラインに接続されている前記遅延段は、前記基準側電流源トランジスタの制御端子が前記第４制御ラインに接続されている
請求項２０記載の遅延回路。
【請求項２２】
前記複数の遅延段の前記複数の電源側電流源トランジスタは、前記第１キャパシタと前記第３キャパシタとの間において前記電源ラインに接続され、
前記複数の遅延段の前記複数の基準側電流源トランジスタは、前記第２キャパシタと前記第４キャパシタとの間において前記基準電位ラインに接続されている
請求項２０または２１記載の遅延回路。
【請求項２３】
前記遅延段は、電源ラインと基準電位ラインとの間に接続される複数の遅延段であり、
前記複数段の遅延段の各々は、
スイッチングトランジスタまたはセレクタトランジスタを含む遅延素子と、
前記遅延素子に駆動電流を供給する電流源トランジスタと
を有し、
前記複数段の遅延段における複数の電流源トランジスタの制御端子は、前記駆動電流を制御するための第１制御ラインまたは第２制御ラインに交互に接続され、
前記第１制御ラインおよび第２制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、
前記加算手段は、
前記第１制御ラインと前記電源ラインとの間に接続された第１キャパシタと、
前記第１制御ラインと前記基準電位ラインとの間に接続された第２キャパシタと
を有し、
前記複数の電流源トランジスタは、前記第１キャパシタおよび前記第２キャパシタよりも前記第１制御ラインの終端側の部分において、前記第１制御ラインに接続され、
前記第１制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、
前記第２制御ラインと前記電源ラインとの間に、第３キャパシタが接続され、
前記複数の電流源トランジスタは、前記第３キャパシタよりも前記第２制御ラインの終端側の部分において、前記第２制御ラインに接続され、
前記第２制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端している
請求項１記載の遅延回路。
【請求項２４】
当該遅延回路は、半導体チップに形成され、
前記半導体チップは、半導体チップの出力ピンに接続される出力バッファを有する
請求項１から２３のいずれか一項記載の遅延回路。
【請求項２５】
入力信号に所定の遅延時間を与えた遅延信号を出力する遅延調整回路であって、
バイアス電圧を生成するバイアス回路と、
前記バイアス電圧に応じて制御された複数の異なる遅延時間で前記入力信号を遅延し、複数の遅延信号を出力する遅延回路と、
選択信号に応じて、前記遅延回路から出力される複数の遅延信号のうち何れかまたは幾つかを選択する選択回路と
を有し、
前記遅延回路は、請求項１〜２４記載の遅延回路である
遅延調整回路。
【請求項２６】
電圧レベルが制御される制御電圧に応じて駆動電流が制御され、当該駆動電流によって遅延時間が決められる遅延段と、
電源電圧の変動を所定の割合で前記制御電圧に加算し、加算結果を前記遅延段に供給する加算手段と
を有する電圧制御遅延回路。
【請求項２７】
前記加算手段は、前記電源電圧の変動量に含まれている交流成分を前記制御電圧に加算する交流加算手段を含む
請求項２６記載の電圧制御遅延回路。
【請求項２８】
前記交流加算手段は、
前記電源電圧の供給線と前記バイアス電圧の供給線との間に接続されている第１のキャパシタと、
前記バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給線との間に接続されている第２のキャパシタと
を有する請求項２７記載の電圧制御遅延回路。
【請求項２９】
前記遅延段は、電源ラインと基準電位ラインとの間に接続される複数段の遅延段であり、
前記複数段の遅延段の各々は、
スイッチングトランジスタまたはセレクタトランジスタを含む遅延素子と、
前記遅延素子に駆動電流を供給する電流源トランジスタと
を有し、
前記複数段の遅延段における複数の電流源トランジスタの制御端子は、前記駆動電流を制御するための制御ラインに接続され、
前記制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、
前記第１のキャパシタは、前記制御ラインと前記電源ラインとの間に接続され、
前記第２のキャパシタは、前記制御ラインと前記基準電位ラインとの間に接続され、
前記複数の電流源トランジスタは、前記第１キャパシタおよび前記第２キャパシタよりも前記制御ラインの終端側の部分において、前記制御ラインに接続され、
前記制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端している
請求項２８記載の電圧制御遅延回路。
【請求項３０】
前記制御ラインと前記電源ラインとの間に、第１抵抗素子が接続され、
前記制御ラインと前記基準電位ラインとの間に、第２抵抗素子が接続され、
前記複数の電流源トランジスタは、前記第１抵抗素子および前記第２抵抗素子よりも前記制御ラインの終端側の部分において、前記制御ラインに接続されている
請求項２９記載の電圧制御遅延回路。
【請求項３１】
前記第１キャパシタおよび前記第２キャパシタの少なくとも一方は、可変容量である
請求項２９または３０記載の電圧制御遅延回路。
【請求項３２】
前記加算手段は、前記電源電圧の変動量に含まれている直流成分を前記バイアス電圧に加算する直流加算手段を含む
請求項２６記載の電圧制御遅延回路。
【請求項３３】
前記遅延段は、ＭＯＳ型インバータと、
前記インバータと前記電源電圧の供給線との間に接続され、ゲートに第１のバイアス電圧が印加される第１の電流源トランジスタと、
前記インバータと基準電圧の供給線との間に接続され、ゲートに第２のバイアス電圧が印加される第２の電流源トランジスタと
を有する請求項２６記載の電圧制御遅延回路。
【請求項３４】
前記ＭＯＳ型インバータは、第１の電流源トランジスタと第２の電流源トランジスタを電流源トランジスタとした差動構成のインバータである
請求項３３記載の電圧制御遅延回路。
【請求項３５】
前記加算手段は、前記電源電圧の変動量に含まれている交流成分を前記第１のバイアス電圧に加算する第１の交流加算手段と、
前記電源電圧の変動量に含まれている交流成分を前記第２のバイアス電圧に加算する第２の交流加算手段と
を含む請求項２８記載の電圧制御遅延回路。
【請求項３６】
前記加算手段は、前記電源電圧の変動量に含まれている直流成分を前記第１のバイアス電圧に加算する第１の直流加算手段と、
前記電源電圧の変動量に含まれている直流成分を前記第２のバイアス電圧に加算する第２の直流加算手段と
を含む請求項３３記載の電圧制御遅延回路。
【請求項３７】
前記遅延段は、ＭＯＳ型インバータと、
一方の端子が前記電源電圧の供給線に接続され、ゲートに第１のバイアス電圧が印加される複数の第１の電流源トランジスタと、
一方の端子が基準電圧の供給線に接続され、ゲートに第２のバイアス電圧が印加される複数の第２の電流源トランジスタと、
前記第１の電流源トランジスタと前記インバータとの間に接続され、前記複数の第１の電流源トランジスタの出力電流の何れかまたは幾つかを選択して前記インバータに供給する第１のスイッチング回路と、
前記第２の電流源トランジスタと前記インバータとの間に接続され、前記複数の第２の電流源トランジスタの出力電流の何れかまたは幾つかを選択して前記インバータに供給する第２のスイッチング回路と
を有する請求項２７記載の電圧制御遅延回路。
【請求項３８】
前記ＭＯＳ型インバータは、複数の第１の電流源トランジスタと複数の第２電流源トランジスタを電流源トランジスタとした差動構成のインバータである
請求項３７記載の電圧制御遅延回路。
【請求項３９】
前記交流加算手段は、前記電源電圧の供給線と前記バイアス電圧の供給線との間に接続されている第１のキャパシタと、
前記バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給線との間に接続されている第２のキャパシタと
を有する請求項３７記載の電圧制御遅延回路。
【請求項４０】
前記遅延段は、ＭＯＳ型インバータと、
一方の端子が前記インバータの出力端子に接続され、ゲートに前記バイアス電圧が印加されるスイッチングトランジスタと、
一方の電極が前記スイッチングトランジスタの他方の端子に接続され、他方の電極が基準電圧の供給線に接続されているキャパシタと
を有する請求項２６記載の電圧制御遅延回路。
【請求項４１】
前記加算手段は、前記電源電圧の供給線と前記バイアス電圧の供給線との間に接続され、前記電源電圧の変動の交流成分を前記バイアス電圧にカップリングするキャパシタ
を有する請求項４０記載の電圧制御遅延回路。
【請求項４２】
前記遅延段は、電源ラインと基準電位ラインとの間に接続される複数段の遅延段であり、
前記複数段の遅延段の各々は、
スイッチングトランジスタまたはセレクタトランジスタを含む遅延素子と、
前記遅延素子に駆動電流を供給する電流源トランジスタと
を有し、
前記複数段の遅延段における複数の電流源トランジスタの制御端子は、前記駆動電流を制御するための第１制御ラインまたは第２制御ラインに交互に接続され、
前記第１制御ラインおよび第２制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、
前記加算手段は、
前記第１制御ラインと前記電源ラインとの間に接続された第１キャパシタと、
前記第１制御ラインと前記基準電位ラインとの間に接続された第２キャパシタと
を有し、
前記複数の電流源トランジスタは、前記第１キャパシタおよび前記第２キャパシタよりも前記第１制御ラインの終端側の部分において、前記第１制御ラインに接続され、
前記第１制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、
前記第２制御ラインと前記電源ラインとの間に、第３キャパシタが接続され、
前記第２制御ラインと前記基準電位ラインとの間に、第４キャパシタが接続され、
前記複数の電流源トランジスタは、前記第３キャパシタおよび前記第４キャパシタよりも前記第２制御ラインの終端側の部分において、前記第２制御ラインに接続され、
前記第２制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端している
請求項２６記載の電圧制御遅延回路。
【請求項４３】
前記遅延段は、電源ラインと基準電位ラインとの間に接続される複数段の遅延段であり、
前記複数段の遅延段の各々は、
スイッチングトランジスタまたはセレクタトランジスタを含む遅延素子と、
前記電源ラインと前記遅延素子との間に接続され、前記遅延素子に駆動電流を供給する電源側電流源トランジスタと、
前記遅延素子と前記基準電位ラインとの間に接続され、前記遅延素子に駆動電流を供給する基準側電流源トランジスタと
を有し、
前記複数段の遅延段における複数の電源側電流源トランジスタの制御端子は、前記駆動電流を制御するための第１制御ラインまたは第２制御ラインに交互に接続され、
前記第１制御ラインおよび第２制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、
前記加算手段は、
前記第１制御ラインと前記電源ラインとの間に接続された第１キャパシタと、
前記第１制御ラインと前記基準電位ラインとの間に接続された第２キャパシタと
を有し、
前記複数の電源側電流源トランジスタは、前記第１キャパシタおよび前記第２キャパシタよりも前記第１制御ラインの終端側の部分において、前記第１制御ラインに接続され、
前記第１制御ラインの終端は、前記複数の電源側電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、
前記第２制御ラインと前記電源ラインとの間に、第３キャパシタが接続され、
前記第２制御ラインと前記基準電位ラインとの間に、第４キャパシタが接続され、
前記複数の電源側電流源トランジスタは、前記第３キャパシタおよび前記第４キャパシタよりも前記第２制御ラインの終端側の部分において、前記第２制御ラインに接続され、
前記第２制御ラインの終端は、前記複数の電源側電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、
前記複数段の遅延段における複数の基準側電流源トランジスタの制御端子は、前記駆動電流を制御するための第３制御ラインまたは第４制御ラインに交互に接続され、
前記第３制御ラインおよび第４制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、
前記第３制御ラインと前記電源ラインとの間に、第５キャパシタが接続され、
前記第３制御ラインと前記基準電位ラインとの間に、第６キャパシタが接続され、
前記複数の基準側電流源トランジスタは、前記第５キャパシタおよび前記第６キャパシタよりも前記第３制御ラインの終端側の部分において、前記第３制御ラインに接続され、
前記第３制御ラインの終端は、前記複数の基準側電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、
前記第４制御ラインと前記電源ラインとの間に、第７キャパシタが接続され、
前記第４制御ラインと前記基準電位ラインとの間に、第８キャパシタが接続され、
前記複数の基準側電流源トランジスタは、前記第７キャパシタおよび前記第８キャパシタよりも前記第４制御ラインの終端側の部分において、前記第４制御ラインに接続され、
前記第４制御ラインの終端は、前記複数の基準側電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端している
請求項２６記載の電圧制御遅延回路。
【請求項４４】
前記電源側電流源トランジスタの制御端子が前記第１制御ラインに接続されている前記遅延段は、前記基準側電流源トランジスタの制御端子が前記第３制御ラインに接続され、
前記電源側電流源トランジスタの制御端子が前記第２制御ラインに接続されている前記遅延段は、前記基準側電流源トランジスタの制御端子が前記第４制御ラインに接続されている
請求項４３記載の電圧制御遅延回路。
【請求項４５】
前記複数の遅延段の前記複数の電源側電流源トランジスタは、前記第１キャパシタと前記第３キャパシタとの間において前記電源ラインに接続され、
前記複数の遅延段の前記複数の基準側電流源トランジスタは、前記第２キャパシタと前記第４キャパシタとの間において前記基準電位ラインに接続されている
請求項４３または４４記載の電圧制御遅延回路。
【請求項４６】
前記遅延段は、電源ラインと基準電位ラインとの間に接続される複数の遅延段であり、
前記複数段の遅延段の各々は、
スイッチングトランジスタまたはセレクタトランジスタを含む遅延素子と、
前記遅延素子に駆動電流を供給する電流源トランジスタと
を有し、
前記複数段の遅延段における複数の電流源トランジスタの制御端子は、前記駆動電流を制御するための第１制御ラインまたは第２制御ラインに交互に接続され、
前記第１制御ラインおよび第２制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、
前記加算手段は、
前記第１制御ラインと前記電源ラインとの間に接続された第１キャパシタと、
前記第１制御ラインと前記基準電位ラインとの間に接続された第２キャパシタと
を有し、
前記複数の電流源トランジスタは、前記第１キャパシタおよび前記第２キャパシタよりも前記第１制御ラインの終端側の部分において、前記第１制御ラインに接続され、
前記第１制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、
前記第２制御ラインと前記電源ラインとの間に、第３キャパシタが接続され、
前記複数の電流源トランジスタは、前記第３キャパシタよりも前記第２制御ラインの終端側の部分において、前記第２制御ラインに接続され、
前記第２制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端している
請求項２６記載の電圧制御遅延回路。
【請求項４７】
当該電圧制御遅延回路は、半導体チップに形成され、
前記半導体チップは、半導体チップの出力ピンに接続される出力バッファを有する
請求項２６から４６のいずれか一項記載の電圧制御遅延回路。
【請求項４８】
入力信号と遅延信号との位相を比較し、当該比較結果に応じた位相差信号を出力する位相比較手段と、
前記位相差信号に応じて制御電圧を出力する電圧出力手段と、
前記制御電圧に応じて制御された遅延時間で前記入力信号を遅延し、前記遅延信号を出力する電圧制御遅延回路と、
を有し、
前記電圧制御遅延回路は、請求項２６〜４７記載の電圧制御遅延回路である
ＤＬＬ回路。
【請求項４９】
電圧レベルが制御される制御電圧に応じて駆動電流が制御され、当該駆動電流によって遅延時間が決められる遅延段がリング状に接続される電圧制御発振回路であって、
電源電圧の変動を所定の割合で前記制御電圧に加算し、加算結果を前記遅延段に供給する加算手段
を有する電圧制御発振回路。
【請求項５０】
前記加算手段は、前記電源電圧の変動量に含まれている交流成分を前記制御電圧に加算する交流加算手段を含む
請求項４９記載の電圧制御発振回路。
【請求項５１】
前記交流加算手段は、前記電源電圧の供給線と前記バイアス電圧の供給線との間に接続されている第１のキャパシタと、
前記バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給線との間に接続されている第２のキャパシタと
を有する請求項５０記載の電圧制御発振回路。
【請求項５２】
前記遅延段は、電源ラインと基準電位ラインとの間に接続される複数段の遅延段であり、
前記複数段の遅延段の各々は、
スイッチングトランジスタまたはセレクタトランジスタを含む遅延素子と、
前記遅延素子に駆動電流を供給する電流源トランジスタと
を有し、
前記複数段の遅延段における複数の電流源トランジスタの制御端子は、前記駆動電流を制御するための制御ラインに接続され、
前記制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、
前記第１のキャパシタは、前記制御ラインと前記電源ラインとの間に接続され、
前記第２のキャパシタは、前記制御ラインと前記基準電位ラインとの間に接続され、
前記複数の電流源トランジスタは、前記第１キャパシタおよび前記第２キャパシタよりも前記制御ラインの終端側の部分において、前記制御ラインに接続され、
前記制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端している
請求項５１記載の電圧制御発振回路。
【請求項５３】
前記制御ラインと前記電源ラインとの間に、第１抵抗素子が接続され、
前記制御ラインと前記基準電位ラインとの間に、第２抵抗素子が接続され、
前記複数の電流源トランジスタは、前記第１抵抗素子および前記第２抵抗素子よりも前記制御ラインの終端側の部分において、前記制御ラインに接続されている
請求項５２記載の電圧制御発振回路。
【請求項５４】
前記第１キャパシタおよび前記第２キャパシタの少なくとも一方は、可変容量である
請求項５２または５３記載の電圧制御発振回路。
【請求項５５】
前記加算手段は、前記電源電圧の変動量に含まれている直流成分を前記バイアス電圧に加算する直流加算手段を含む
請求項４９記載の電圧制御発振回路。
【請求項５６】
前記遅延段は、ＭＯＳ型インバータと、
前記インバータと前記電源電圧の供給線との間に接続され、ゲートに第１のバイアス電圧が印加される第１の電流源トランジスタと、
前記インバータと基準電圧の供給線との間に接続され、ゲートに第２のバイアス電圧が印加される第２の電流源トランジスタと
を有する請求項４９記載の電圧制御発振回路。
【請求項５７】
前記ＭＯＳ型インバータは、第１の電流源トランジスタと第２の電流源トランジスタを電流源トランジスタとした差動構成のインバータである
請求項５６記載の電圧制御発振回路。
【請求項５８】
前記加算手段は、前記電源電圧の変動量に含まれている交流成分を前記第１のバイアス電圧に加算する第１の交流加算手段と、
前記電源電圧の変動量に含まれている交流成分を前記第２のバイアス電圧に加算する第２の交流加算手段と
を含む請求項５６記載の電圧制御発振回路。
【請求項５９】
前記加算手段は、前記電源電圧の変動量に含まれている直流成分を前記第１のバイアス電圧に加算する第１の直流加算手段と、
前記電源電圧の変動量に含まれている直流成分を前記第２のバイアス電圧に加算する第２の直流加算手段と
を含む請求項５６記載の電圧制御発振回路。
【請求項６０】
前記遅延段は、ＭＯＳ型インバータと、
一方の端子が前記電源電圧の供給線に接続され、ゲートに第１のバイアス電圧が印加される複数の第１の電流源トランジスタと、
一方の端子が基準電圧の供給線に接続され、ゲートに第２のバイアス電圧が印加される複数の第２の電流源トランジスタと、
前記第１の電流源トランジスタと前記インバータとの間に接続され、前記複数の第１の電流源トランジスタの出力電流の何れかまたは幾つかを選択して前記インバータに供給する第１のスイッチング回路と、
前記第２の電流源トランジスタと前記インバータとの間に接続され、前記複数の第２の電流源トランジスタの出力電流の何れかまたは幾つかを選択して前記インバータに供給する第２のスイッチング回路と
を有する請求項４９記載の電圧制御発振回路。
【請求項６１】
前記ＭＯＳ型インバータは、複数の第１の電流源トランジスタと複数の第２電流源トランジスタを電流源トランジスタとした差動構成のインバータである
請求項６０記載の電圧制御発振回路。
【請求項６２】
前記交流加算手段は、前記電源電圧の供給線と前記バイアス電圧の供給線との間に接続されている第１のキャパシタと、
前記バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給線との間に接続されている第２のキャパシタと
を有する請求項６０記載の電圧制御発振回路。
【請求項６３】
前記遅延段は、ＭＯＳ型インバータと、
一方の端子が前記インバータの出力端子に接続され、ゲートに前記バイアス電圧が印加されるスイッチングトランジスタと、
一方の電極が前記スイッチングトランジスタの他方の端子に接続され、他方の電極が基準電圧の供給線に接続されているキャパシタと
を有する請求項４９記載の電圧制御発振回路。
【請求項６４】
前記加算手段は、前記電源電圧の供給線と前記バイアス電圧の供給線との間に接続され、前記電源電圧の変動の交流成分を前記バイアス電圧にカップリングするキャパシタ
を有する請求項６３記載の電圧制御発振回路。
【請求項６５】
前記遅延段は、電源ラインと基準電位ラインとの間に接続される複数段の遅延段であり、
前記複数段の遅延段の各々は、
スイッチングトランジスタまたはセレクタトランジスタを含む遅延素子と、
前記遅延素子に駆動電流を供給する電流源トランジスタと
を有し、
前記複数段の遅延段における複数の電流源トランジスタの制御端子は、前記駆動電流を制御するための第１制御ラインまたは第２制御ラインに交互に接続され、
前記第１制御ラインおよび第２制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、
前記加算手段は、
前記第１制御ラインと前記電源ラインとの間に接続された第１キャパシタと、
前記第１制御ラインと前記基準電位ラインとの間に接続された第２キャパシタと
を有し、
前記複数の電流源トランジスタは、前記第１キャパシタおよび前記第２キャパシタよりも前記第１制御ラインの終端側の部分において、前記第１制御ラインに接続され、
前記第１制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、
前記第２制御ラインと前記電源ラインとの間に、第３キャパシタが接続され、
前記第２制御ラインと前記基準電位ラインとの間に、第４キャパシタが接続され、
前記複数の電流源トランジスタは、前記第３キャパシタおよび前記第４キャパシタよりも前記第２制御ラインの終端側の部分において、前記第２制御ラインに接続され、
前記第２制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端している
請求項４９記載の電圧制御発振回路。
【請求項６６】
前記遅延段は、電源ラインと基準電位ラインとの間に接続される複数段の遅延段であり、
前記複数段の遅延段の各々は、
スイッチングトランジスタまたはセレクタトランジスタを含む遅延素子と、
前記電源ラインと前記遅延素子との間に接続され、前記遅延素子に駆動電流を供給する電源側電流源トランジスタと、
前記遅延素子と前記基準電位ラインとの間に接続され、前記遅延素子に駆動電流を供給する基準側電流源トランジスタと
を有し、
前記複数段の遅延段における複数の電源側電流源トランジスタの制御端子は、前記駆動電流を制御するための第１制御ラインまたは第２制御ラインに交互に接続され、
前記第１制御ラインおよび第２制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、
前記加算手段は、
前記第１制御ラインと前記電源ラインとの間に接続された第１キャパシタと、
前記第１制御ラインと前記基準電位ラインとの間に接続された第２キャパシタと
を有し、
前記複数の電源側電流源トランジスタは、前記第１キャパシタおよび前記第２キャパシタよりも前記第１制御ラインの終端側の部分において、前記第１制御ラインに接続され、
前記第１制御ラインの終端は、前記複数の電源側電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、
前記第２制御ラインと前記電源ラインとの間に、第３キャパシタが接続され、
前記第２制御ラインと前記基準電位ラインとの間に、第４キャパシタが接続され、
前記複数の電源側電流源トランジスタは、前記第３キャパシタおよび前記第４キャパシタよりも前記第２制御ラインの終端側の部分において、前記第２制御ラインに接続され、
前記第２制御ラインの終端は、前記複数の電源側電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、
前記複数段の遅延段における複数の基準側電流源トランジスタの制御端子は、前記駆動電流を制御するための第３制御ラインまたは第４制御ラインに交互に接続され、
前記第３制御ラインおよび第４制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、
前記第３制御ラインと前記電源ラインとの間に、第５キャパシタが接続され、
前記第３制御ラインと前記基準電位ラインとの間に、第６キャパシタが接続され、
前記複数の基準側電流源トランジスタは、前記第５キャパシタおよび前記第６キャパシタよりも前記第３制御ラインの終端側の部分において、前記第３制御ラインに接続され、
前記第３制御ラインの終端は、前記複数の基準側電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、
前記第４制御ラインと前記電源ラインとの間に、第７キャパシタが接続され、
前記第４制御ラインと前記基準電位ラインとの間に、第８キャパシタが接続され、
前記複数の基準側電流源トランジスタは、前記第７キャパシタおよび前記第８キャパシタよりも前記第４制御ラインの終端側の部分において、前記第４制御ラインに接続され、
前記第４制御ラインの終端は、前記複数の基準側電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端している
請求項４９記載の電圧制御発振回路。
【請求項６７】
前記電源側電流源トランジスタの制御端子が前記第１制御ラインに接続されている前記遅延段は、前記基準側電流源トランジスタの制御端子が前記第３制御ラインに接続され、
前記電源側電流源トランジスタの制御端子が前記第２制御ラインに接続されている前記遅延段は、前記基準側電流源トランジスタの制御端子が前記第４制御ラインに接続されている
請求項６６記載の電圧制御発振回路。
【請求項６８】
前記複数の遅延段の前記複数の電源側電流源トランジスタは、前記第１キャパシタと前記第３キャパシタとの間において前記電源ラインに接続され、
前記複数の遅延段の前記複数の基準側電流源トランジスタは、前記第２キャパシタと前記第４キャパシタとの間において前記基準電位ラインに接続されている
請求項６６または６７記載の電圧制御発振回路。
【請求項６９】
前記遅延段は、電源ラインと基準電位ラインとの間に接続される複数の遅延段であり、
前記複数段の遅延段の各々は、
スイッチングトランジスタまたはセレクタトランジスタを含む遅延素子と、
前記遅延素子に駆動電流を供給する電流源トランジスタと
を有し、
前記複数段の遅延段における複数の電流源トランジスタの制御端子は、前記駆動電流を制御するための第１制御ラインまたは第２制御ラインに交互に接続され、
前記第１制御ラインおよび第２制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、
前記加算手段は、
前記第１制御ラインと前記電源ラインとの間に接続された第１キャパシタと、
前記第１制御ラインと前記基準電位ラインとの間に接続された第２キャパシタと
を有し、
前記複数の電流源トランジスタは、前記第１キャパシタおよび前記第２キャパシタよりも前記第１制御ラインの終端側の部分において、前記第１制御ラインに接続され、
前記第１制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、
前記第２制御ラインと前記電源ラインとの間に、第３キャパシタが接続され、
前記複数の電流源トランジスタは、前記第３キャパシタよりも前記第２制御ラインの終端側の部分において、前記第２制御ラインに接続され、
前記第２制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端している
請求項４９記載の電圧制御発振回路。
【請求項７０】
当該遅延回路は、半導体チップに形成され、
前記半導体チップは、半導体チップの出力ピンに接続される出力バッファを有する
請求項４９から６９のいずれか一項記載の電圧制御発振回路。
【請求項７１】
基準信号と発振信号との位相を比較し、当該比較結果に応じた位相差信号を出力する位相比較手段と、
前記位相差信号に応じて制御電圧を出力する電圧出力手段と、
前記制御電圧に応じて制御された発振周波数で発振し、前記発振信号を出力する電圧制御発振回路と
を有し、
前記電圧制御発振回路は、請求項４９〜７０記載の電圧制御発振回路である
ＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、遅延回路、例えば、電源電圧のノイズに影響されることなく、安定した遅延時間を持つ遅延回路、または制御電圧に応じて遅延時間を制御可能な電圧制御遅延回路、さらに、制御電圧に応じて発振周波数を制御可能な電圧制御発振回路、及び遅延回路を用いた遅延調整回路、ＤＬＬ（Delay Locked Loop ）回路及びＰＬＬ（Phase Locked Loop ）回路に関するものである。
【０００２】
【従来の技術】
電源電圧が変動するなど、電源ノイズが存在する場合に、遅延回路あるいは電圧制御遅延回路の遅延時間が変動する。また、複数の遅延回路をリング状に接続して構成された発振回路において、制御電圧に応じて各遅延回路の遅延時間を制御することによって、電圧制御発振回路（ＶＣＯ）を構成することができる。電源ノイズが発生する場合、遅延回路の遅延時間が変化するので、ＶＣＯの発振周波数もそれに従って変化する。
【０００３】
位相比較回路、ループフィルタ及びＶＣＯなどによって構成されたＰＬＬ回路において、ＶＣＯの発振周波数の変動は、フィードバック制御によって低減することができる。即ち、電源ノイズによってＶＣＯの発振周波数が変化したとき、発振信号の位相や周波数のずれを位相比較回路によって検出し、位相ずれの検出結果に従って、制御信号を生成し、ＶＣＯの発振周波数を補正することによって、電源ノイズの影響によって生じた発振信号の位相、周波数ずれをある程度補正することができ、電源ノイズによるジッタの発生を抑制できる。
【０００４】
パーソナルコンピュータ（パソコン）の映像信号の表示やテレビモニタのＯＳＤ（On Screen Display ）文字の表示は、水平同期信号ＨsyncをリファレンスクロックとしてＰＬＬ回路により逓倍したドットクロック信号を発生し、このドットクロック信号によってグラフィックデータや文字データの表示を行なう。ＰＬＬ回路のジッタがあまり小さくないと、画面上のフリッカーやウェービングとして視覚で捕らえられてしまう。例えば、水平方向に２４ドット／文字×３２文字＝７６８ドットだけ表示し、有効水平期間が７０％、許容されるジッタ量が±１／８ドットとすると、水平同期信号の周期の約±１／（７６８÷０．７×８）＝±１／８７７７のジッタ量に抑える必要がある。水平同期信号の周波数ｆH ＝１５．７３４ｋＨｚのときのジッタ量の目安は±７．２ｎｓであり、水平同期信号の周波数ｆH ＝４７．２５０ｋＨｚのときのジッタ量の目安は±２．４ｎｓである。また、水平同期信号の周波数ｆH ＝１０６．２５０ｋＨｚのときのジッタ量の目安は±１．１ｎｓとなる。
【０００５】
上述したジッタ量の目標値は容易に満たされるように思われるが、しかしながら、高逓倍のＰＬＬ回路の場合、ＰＬＬ回路のリファレンスクロックの周期をＴref 、周波数をｆref とすると、Ｔref より非常に短い周期で発生するデジタルノイズの影響は、平均値の部分はＰＬＬ回路のフィードバックループで補正がかかるため、残りの平均値からのばらつき部分がジッタ量に影響することになる。
Ｔref が長くなるのに従ってばらつき部分は加算されていくので、ジッタ量をＴj とすると（Ｔj ∝√Ｔref ＝１／√ｆref ）の関係が成り立つと推定される。
【０００６】
図４５にジッタ量の目標値とＰＬＬの実力の関係を示す。図示のように、水平同期信号の周波数ｆH ＝１５．７３４ｋＨｚで目標値をクリアしても、ｆH ＝４７．２５０ｋＨｚやｆH ＝１０６．２５０ｋＨｚのときには目標値をクリアできないということが発生する。
すなわち、ｆref ＝１００ｋＨｚ時のジッタ量は、ｆref ＝２０ＭＨｚ時のジッタ量の１４倍になると推定され、実際のジッタ量もこれにより、さらに大きなものになっており、逓倍数が数千〜１万倍と非常に高逓倍なＰＬＬ回路の設計は、非常に難しいものとなっている。
【０００７】
パソコンの映像信号においては、多くのビデオ信号規格があり、水平同期信号については３１．４３６ｋＨｚ〜１０６．２５０ｋＨｚの周波数帯に対応しなければならない。
また、テレビモニタについても、デジタル放送の普及に伴い、様々な仕様が存在するようになってきており、水平同期信号については１２．５８７ｋＨｚ〜４７．２５０ｋＨｚの周波数帯に対応しなければならない。
【０００８】
このような多用途に使用されるＰＬＬ回路は、水平同期信号の周波数ｆH に合わせてフィルタなどの特性を変更する必要があるが、それを外付けの部品の変更で行なうことはできないので、一部の部品を除いてＰＬＬ回路を半導体集積回路中に内蔵して、プログラムで変更が可能になるように設計した方が良い。
半導体集積回路中に内蔵するためには、他のデジタル回路からのノイズを受けてもジッタが発生しにくいＰＬＬ回路が必要である。
【０００９】
ＰＬＬ回路の設計は、フィードバックループの特性方程式を解くことで行なわれて来たため、ＰＬＬやＤＬＬの低ジッタ化技術は、高速の引込と低ジッタを両立するための技術（フィルタ特性可変など）が中心に進められてきた。
低ジッタを実現するためには、特性方程式より、ＰＬＬ回路のゲインを小さくした方が良いと考えられているが、ＰＬＬ回路のゲインを小さくした場合には、引込スピードが遅くなるという問題とプロセスばらつきに弱くなるという問題があり、様々な回路的な工夫が行なわれてきた。
【００１０】
例えば、ＶＣＯの初期制御電圧をデジタル／アナログ変換器（ＤＡＣ）で供給し、引込が終了したときのチャージポンプの出力電圧を記憶させておく。粗い制御はＶＣＯ回路の遅延段の段数や電流源トランジスタの電流供給能力をデジタル的に変更して行ない、細かい制御をアナログ制御電圧で行なう。ここで、非ロック状態ではデジタルＰＬＬとして動作させ、ロック状態ではＰＬＬとして動作させる。チャージポンプの出力電流を可変にしておき、ロック状態ではチャージポンプの出力電流を小さくする、などの工夫が施されている。
特許文献である特開平９−２１４３４０「ＰＬＬ回路」、特開平９−１７２３７０「ＰＬＬ回路」、特開平７−１０６９５９「位相同期回路」、特開平１０−２４２８５１「ＰＬＬ回路」などには、上述したように改善されたＰＬＬ回路を開示した。
【００１１】
ところが、フィードバックループの特性方程式には、電源電圧依存性が組み込まれていなかったため、ＰＬＬ回路の設計者にとっては、電源電圧依存性の小さい回路を設計することは一般的な問題ではなかった。このため、上記の対策は、パソコンの映像信号の表示やテレビモニタのＯＳＤ文字の表示に用いられる高逓倍低ジッタのＰＬＬで問題となるロック状態での電源ノイズ起因のジッタを考慮したものではなかった。
【００１２】
ロック状態での電源ノイズ起因のジッタを考慮した従来の技術としては、特許文献特開平８−２８８８０１「低ジッタ広周波数域電圧制御発振器」がある。この中には、「電圧制御発振器によって生成された出力周波数は制御電圧ＶC の線状関数であり、一方それは、供給電圧の逆平方根関数によれば電源電圧Ｖddと共に変動する。…高ＰＳＲＲ：Ｖddの１０％の変動に対し、電圧制御発振器によって生成された周波数のちょうどほぼ３％の変動が対応する」、また、「周波数と供給電圧との間の逆の関係：この条件はループの安定化に役立つ」と報告されており、フィードバックループ全体での釣り合いを考えており、デジタルノイズのような速い現象を考慮したものでは無かった。
【００１３】
近年、ＡＴＭ（Asynchronous Transfer Mode）通信分野などにおいて、システムクロックの高周波数化やＰＬＬやＤＬＬのチップ内蔵化に対応するため、差動型の遅延回路を用いた電圧制御型発振器によるＰＬＬや、差動型の遅延回路を用いた電圧制御型遅延回路（ＶＣＤ回路）によるＤＬＬが開発されている。
差動型回路はＣＭＲＲ（同相信号除去比）が良く、また、上手に設計するとＰＳＲＲ（パワーサプライ除去比）も良くなりチップ内蔵化で問題となるデジタルノイズにも強い。このように、差動型回路の設計者にとっては、電源電圧依存性の小さい回路を設計することは、一般的な問題である。
【００１４】
さて、差動型回路は入出力信号がフルスィングしなくても良いため、高速で動作できるが、フルスィングしないことにより出力振幅が一定せず、遅延時間が変動しやすいという欠点があった。これを解決するため、ＶＣＯ回路やＶＣＤ回路の出力振幅を一定にするクランプ回路やフィードバック回路を設けることが行なわれ、低ジッタのＰＬＬやＤＬＬが開発されている。また、電流ライン側に接続した電流源トランジスタをソースフォロワのトランジスタに置き換えることで電源変動の影響が差動トランジスタに伝わりにくくするとともに、ソースフォロワのゲート入力電圧により発振周波数を制御する方式も考えられている。
【００１５】
差動型の回路については、Masayuki MIZUNO, et al.,“Low-Power and High-Speed LSI Technologies.  A 0.18−μm CMOS Hot-Standby PLL Using a Noise-Immune Adaptive-Gain VCO", IEICE Trans. Electron (Inst Electron Inf. Commun. Eng.)  VOL. E80-C, NO. 12; PAGE, 1560-1571; 1997年；や特許文献の特開平９−２１４２９９「電圧制御発振器」や、その関連文献である Takehiko Nakao, et al.,“Single-Chip 4-Channel 155Mb/s CMOS LSI Chip for ATM SONET/SDE Framing and Clock/Data Recovery", Dig. Tech. Pap. IEEE Int. Solid State Circuits COnf. VOL. 40; PAGE. 160-161, 448; 1997年などに詳しく説明されている。
【００１６】
【発明が解決しようとする課題】
ところで、上述した差動型のＰＬＬ回路及びＤＬＬ回路では、Ｄ、／Ｄ両方のトランジスタが動作する。このため、消費電流とレイアウト面積が非差動型回路に比べて約２倍になる。入出力信号がフルスィングしなくて良いのでスピードは速くなる。例えば約半分の振幅だけスィングすれば良いとすればスピードは約２倍になる。しかしながら、クランプ回路を付けたりフィードバック回路を付けなければならないので、消費電流はさらに増加し、スピードは期待したほど速くはならないという不利益がある。また、出力信号を取り出すときにはフルスィングしていない信号をフルスィングする信号に変換しなければならないのでデューティが狂いやすく、差動型回路は縦方向に接続したトランジスタの段数が多いため、半導体集積回路の低電源電圧化においては、動作マージンを確保するための工夫が必要である。このため、このように差動型ＰＬＬ回路及びＤＬＬ回路については、技術的な課題が多い。
【００１７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、インバータ型遅延素子に供給される駆動電流を制御し、または異なる電源電圧依存性を持つ遅延素子を用いることで、回路構成を簡略化でき、電源ノイズの影響を低減でき、ジッタの低減を実現できるインバータ型の遅延回路、電圧制御発振回路、電圧制御遅延回路、遅延調整回路、ＤＬＬ回路及びＰＬＬ回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するため、本願の第１の態様に係る遅延回路は、電圧レベルが制御されるバイアス電圧に応じて駆動電流が制御され、当該駆動電流によって遅延時間が決められる遅延段と、電源電圧の変動を所定の割合で前記バイアス電圧に加算し、加算結果を前記遅延段に供給する加算手段とを有する。
【００１９】
本願の第２の態様に係る遅延調整回路は、入力信号に所定の遅延時間を与えた遅延信号を出力する遅延調整回路であって、バイアス電圧を生成するバイアス回路と、前記バイアス電圧に応じて制御された複数の異なる遅延時間で前記入力信号を遅延し、複数の遅延信号を出力する遅延回路と、選択信号に応じて、前記遅延回路から出力される複数の遅延信号のうち何れかまたは幾つかを選択する選択回路とを有し、前記遅延回路は、第１の態様に係る遅延回路である。
【００２０】
本願の第３の態様に係る電圧制御遅延回路は、電圧レベルが制御される制御電圧に応じて駆動電流が制御され、当該駆動電流によって遅延時間が決められる遅延段と、電源電圧の変動を所定の割合で前記制御電圧に加算し、加算結果を前記遅延段に供給する加算手段とを有する。
【００２１】
本願の第４の態様に係るＤＬＬ回路は、入力信号と遅延信号との位相を比較し、当該比較結果に応じた位相差信号を出力する位相比較手段と、前記位相差信号に応じて制御電圧を出力する電圧出力手段と、前記制御電圧に応じて制御された遅延時間で前記入力信号を遅延し、前記遅延信号を出力する電圧制御遅延回路と、を有し、前記電圧制御遅延回路は、第３の態様に係る電圧制御遅延回路である。
【００２２】
本願の第５の態様に係る電圧制御発振回路は、電圧レベルが制御される制御電圧に応じて駆動電流が制御され、当該駆動電流によって遅延時間が決められる遅延段がリング状に接続される電圧制御発振回路であって、電源電圧の変動を所定の割合で前記制御電圧に加算し、加算結果を前記遅延段に供給する加算手段を有する。
【００２３】
本願の第６の態様に係るＰＬＬ回路は、基準信号と発振信号との位相を比較し、当該比較結果に応じた位相差信号を出力する位相比較手段と、前記位相差信号に応じて制御電圧を出力する電圧出力手段と、前記制御電圧に応じて制御された発振周波数で発振し、前記発振信号を出力する電圧制御発振回路とを有し、前記電圧制御発振回路は、第５の態様に係る電圧制御発振回路である。
【００２４】
以上の各態様には、以下の好適な態様が含まれる。
好適には、前記加算手段は、前記電源電圧の変動量に含まれている交流成分を前記バイアス電圧に加算する交流加算手段を含んでもよい。
好適には、前記交流加算手段は、前記電源電圧の供給線と前記バイアス電圧の供給線との間に接続されている第１のキャパシタと、前記バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給線との間に接続されている第２のキャパシタとを有してもよい。
【００２５】
好適には、前記遅延段は、電源ラインと基準電位ラインとの間に接続される複数段の遅延段であり、前記複数段の遅延段の各々は、スイッチングトランジスタまたはセレクタトランジスタを含む遅延素子と、前記遅延素子に駆動電流を供給する電流源トランジスタとを有し、前記複数段の遅延段における複数の電流源トランジスタの制御端子は、前記駆動電流を制御するための制御ラインに接続され、前記第１制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、前記第１のキャパシタは、前記制御ラインと前記電源ラインとの間に接続され、前記第２のキャパシタは、前記制御ラインと前記基準電位ラインとの間に接続され、前記複数の電流源トランジスタは、前記第１キャパシタおよび前記第２キャパシタよりも前記制御ラインの終端側の部分において、前記制御ラインに接続され、前記制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端していてもよい。
【００２６】
好適には、前記制御ラインと前記電源ラインとの間に、第１抵抗素子が接続され、前記制御ラインと前記基準電位ラインとの間に、第２抵抗素子が接続され、前記複数の電流源トランジスタは、前記第１抵抗素子および前記第２抵抗素子よりも前記制御ラインの終端側の部分において、前記制御ラインに接続されていてもよい。
【００２７】
好適には、前記第１キャパシタおよび前記第２キャパシタの少なくとも一方は、可変容量であってもよい。
【００２８】
好適には、前記加算手段は、前記電源電圧の変動量に含まれている直流成分を前記バイアス電圧に加算する直流加算手段を含んでもよい。
好適には、前記直流加算手段は、前記電源電圧の供給線と前記バイアス電圧の供給線との間に接続されている第１の抵抗素子と、前記バイアス電圧の供給線と基準電圧の供給線との間に接続されている第２の抵抗素子とを有してもよい。
【００２９】
好適には、前記遅延段は、ＭＯＳ型インバータと、前記インバータと前記電源電圧の供給線との間に接続され、ゲートに第１のバイアス電圧が印加される第１の電流源トランジスタと、前記インバータと基準電圧の供給線との間に接続され、ゲートに第２のバイアス電圧が印加される第２の電流源トランジスタとを有してもよい。
【００３０】
好適には、前記ＭＯＳ型インバータは、第１の電流源トランジスタと第２の電流源トランジスタを電流源トランジスタとした差動構成のインバータであってもよい。
【００３１】
好適には、前記加算手段は、前記電源電圧の変動量に含まれている交流成分を前記第１のバイアス電圧に加算する第１の交流加算手段と、前記電源電圧の変動量に含まれている交流成分を前記第２のバイアス電圧に加算する第２の交流加算手段とを含んでもよい。
好適には、前記交流加算手段は、前記電源電圧の供給線と前記バイアス電圧の供給線との間に接続されている第１のキャパシタと、前記バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給線との間に接続されている第２のキャパシタとを有してもよい。
【００３２】
好適には、前記加算手段は、前記電源電圧の変動量に含まれている直流成分を前記第１のバイアス電圧に加算する第１の直流加算手段と、前記電源電圧の変動量に含まれている直流成分を前記第２のバイアス電圧に加算する第２の直流加算手段とを含んでもよい。
【００３３】
好適には、前記遅延段は、ＭＯＳ型インバータと、一方の端子が前記電源電圧の供給線に接続され、ゲートに第１のバイアス電圧が印加される複数の第１の電流源トランジスタと、一方の端子が基準電圧の供給線に接続され、ゲートに第２のバイアス電圧が印加される複数の第２の電流源トランジスタと、前記第１の電流源トランジスタと前記インバータとの間に接続され、前記複数の第１の電流源トランジスタの出力電流の何れかまたは幾つかを選択して前記インバータに供給する第１のスイッチング回路と、前記第２の電流源トランジスタと前記インバータとの間に接続され、前記複数の第２の電流源トランジスタの出力電流の何れかまたは幾つかを選択して前記インバータに供給する第２のスイッチング回路とを有してもよい。
好適には、前記ＭＯＳ型インバータは、複数の第１の電流源トランジスタと複数の第２電流源トランジスタを電流源トランジスタとした差動構成のインバータであってもよい。
好適には、前記交流加算手段は、前記電源電圧の供給線と前記バイアス電圧の供給線との間に接続されている第１のキャパシタと、前記バイアス電圧の供給線と基準電圧（ＧＮＤ）の供給線との間に接続されている第２のキャパシタとを有してもよい。
【００３４】
好適には、前記遅延段は、ＭＯＳ型インバータと、一方の端子が前記インバータの出力端子に接続され、ゲートに前記バイアス電圧が印加されるスイッチングトランジスタと、一方の電極が前記スイッチングトランジスタの他方の端子に接続され、他方の電極が基準電圧の供給線に接続されているキャパシタとを有してもよい。
好適には、前記加算手段は、前記電源電圧の供給線と前記バイアス電圧の供給線との間に接続され、前記電源電圧の変動の交流成分を前記バイアス電圧にカップリングするキャパシタを有してもよい。
【００３５】
好適には、前記遅延段は、電源ラインと基準電位ラインとの間に接続される複数段の遅延段であり、前記複数段の遅延段の各々は、スイッチングトランジスタまたはセレクタトランジスタを含む遅延素子と、前記遅延素子に駆動電流を供給する電流源トランジスタとを有し、前記複数段の遅延段における複数の電流源トランジスタの制御端子は、前記駆動電流を制御するための第１制御ラインまたは第２制御ラインに交互に接続され、前記第１制御ラインおよび第２制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、前記加算手段は、前記第１制御ラインと前記電源ラインとの間に接続された第１キャパシタと、前記第１制御ラインと前記基準電位ラインとの間に接続された第２キャパシタとを有し、前記複数の電流源トランジスタは、前記第１キャパシタおよび前記第２キャパシタよりも前記第１制御ラインの終端側の部分において、前記第１制御ラインに接続され、前記第１制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、前記第２制御ラインと前記電源ラインとの間に、第３キャパシタが接続され、前記第２制御ラインと前記基準電位ラインとの間に、第４キャパシタが接続され、前記複数の電流源トランジスタは、前記第３キャパシタおよび前記第４キャパシタよりも前記第２制御ラインの終端側の部分において、前記第２制御ラインに接続され、前記第２制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端していてもよい。
【００３６】
好適には、前記遅延段は、電源ラインと基準電位ラインとの間に接続される複数段の遅延段であり、前記複数段の遅延段の各々は、スイッチングトランジスタまたはセレクタトランジスタを含む遅延素子と、前記電源ラインと前記遅延素子との間に接続され、前記遅延素子に駆動電流を供給する電源側電流源トランジスタと、前記遅延素子と前記基準電位ラインとの間に接続され、前記遅延素子に駆動電流を供給する基準側電流源トランジスタとを有し、前記複数段の遅延段における複数の電源側電流源トランジスタの制御端子は、前記駆動電流を制御するための第１制御ラインまたは第２制御ラインに交互に接続され、前記第１制御ラインおよび第２制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、前記加算手段は、前記第１制御ラインと前記電源ラインとの間に接続された第１キャパシタと、前記第１制御ラインと前記基準電位ラインとの間に接続された第２キャパシタとを有し、前記複数の電源側電流源トランジスタは、前記第１キャパシタおよび前記第２キャパシタよりも前記第１制御ラインの終端側の部分において、前記第１制御ラインに接続され、前記第１制御ラインの終端は、前記複数の電源側電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、前記第２制御ラインと前記電源ラインとの間に、第３キャパシタが接続され、前記第２制御ラインと前記基準電位ラインとの間に、第４キャパシタが接続され、前記複数の電源側電流源トランジスタは、前記第３キャパシタおよび前記第４キャパシタよりも前記第２制御ラインの終端側の部分において、前記第２制御ラインに接続され、前記第２制御ラインの終端は、前記複数の電源側電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、前記複数段の遅延段における複数の基準側電流源トランジスタの制御端子は、前記駆動電流を制御するための第３制御ラインまたは第４制御ラインに交互に接続され、前記第３制御ラインおよび第４制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、前記第３制御ラインと前記電源ラインとの間に、第５キャパシタが接続され、前記第３制御ラインと前記基準電位ラインとの間に、第６キャパシタが接続され、前記複数の基準側電流源トランジスタは、前記第５キャパシタおよび前記第６キャパシタよりも前記第３制御ラインの終端側の部分において、前記第３制御ラインに接続され、前記第３制御ラインの終端は、前記複数の基準側電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、前記第４制御ラインと前記電源ラインとの間に、第７キャパシタが接続され、前記第４制御ラインと前記基準電位ラインとの間に、第８キャパシタが接続され、前記複数の基準側電流源トランジスタは、前記第７キャパシタおよび前記第８キャパシタよりも前記第４制御ラインの終端側の部分において、前記第４制御ラインに接続され、前記第４制御ラインの終端は、前記複数の基準側電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端していてもよい。
【００３７】
好適には、前記電源側電流源トランジスタの制御端子が前記第１制御ラインに接続されている前記遅延段は、前記基準側電流源トランジスタの制御端子が前記第３制御ラインに接続され、前記電源側電流源トランジスタの制御端子が前記第２制御ラインに接続されている前記遅延段は、前記基準側電流源トランジスタの制御端子が前記第４制御ラインに接続されていてもよい。
【００３８】
好適には、前記複数の遅延段の前記複数の電源側電流源トランジスタは、前記第１キャパシタと前記第３キャパシタとの間において前記電源ラインに接続され、前記複数の遅延段の前記複数の基準側電流源トランジスタは、前記第２キャパシタと前記第４キャパシタとの間において前記基準電位ラインに接続されていてもよい。
【００３９】
好適には、前記遅延段は、電源ラインと基準電位ラインとの間に接続される複数の遅延段であり、前記複数段の遅延段の各々は、スイッチングトランジスタまたはセレクタトランジスタを含む遅延素子と、前記遅延素子に駆動電流を供給する電流源トランジスタとを有し、前記複数段の遅延段における複数の電流源トランジスタの制御端子は、前記駆動電流を制御するための第１制御ラインまたは第２制御ラインに交互に接続され、前記第１制御ラインおよび第２制御ラインには、電圧レベルが制御される前記バイアス電圧が入力され、前記加算手段は、前記第１制御ラインと前記電源ラインとの間に接続された第１キャパシタと、前記第１制御ラインと前記基準電位ラインとの間に接続された第２キャパシタとを有し、前記複数の電流源トランジスタは、前記第１キャパシタおよび前記第２キャパシタよりも前記第１制御ラインの終端側の部分において、前記第１制御ラインに接続され、前記第１制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端し、前記第２制御ラインと前記電源ラインとの間に、第３キャパシタが接続され、前記複数の電流源トランジスタは、前記第３キャパシタよりも前記第２制御ラインの終端側の部分において、前記第２制御ラインに接続され、前記第２制御ラインの終端は、前記複数の電流源トランジスタのいずれか１つの電流源トランジスタにおいて終端していてもよい。
【００４０】
好適には、当該遅延回路、電圧制御遅延回路、または電圧制御発振回路は、半導体チップに形成され、前記半導体チップは、半導体チップの出力ピンに接続される出力バッファを有してもよい。
【００４１】
【発明の実施の形態】
第１実施形態
図１は本発明に係る遅延回路の第１の実施形態を示す概念図である。
図示のように、本実施形態の遅延回路は、遅延素子からなる遅延部１００、交流加算回路（ＡＣ加算回路）１１０−１〜１１０−ｊによって構成されている。
また、図示されていない位相比較器、チャージポンプ回路、ループフィルタ及びバイアス回路によって、バイアス電圧Ｖcnt1〜Ｖcntjが供給される。
【００４２】
遅延部１００は、例えば、直列接続されている複数の遅延素子によって構成されている。なお、本実施形態の遅延部１００を構成する遅延素子はインバータ型であり、例えば、ＣＭＯＳ構成のインバータを含み、入力信号に対して所定の遅延時間を与えた論理反転信号を出力する。各遅延素子の遅延時間の合計を遅延部１００の遅延時間ＴD である。
【００４３】
ＡＣ加算回路１１０−１〜１１０−ｊは、それぞれ電源電圧Ｖddと基準電位ＶSSとの交流成分に所定の係数Ｋc1〜Ｋcjを掛けた結果をそれぞれΔＶc1〜ΔＶcjとして出力し、バイアス電圧（または制御電圧）Ｖcnt1〜ＶcntjとＡＣ加算回路の出力ΔＶc1〜ΔＶcjとを加算した結果が制御電圧Ｖc1〜Ｖcjとして、遅延部１００に供給される。
【００４４】
ここで、基準電位ＶSS＝０とし、また、ＡＣ加算回路１１０−１〜１１０−ｊによって加算される電源電圧Ｖddの交流成分をΔＶddとすると、ＡＣ加算回路１１０−１〜１１０−ｊの出力ΔＶc1〜ΔＶcjはそれぞれ次式によって表される。
【００４５】
【数１】
0004449193.tif 000002
【００４６】
また、制御電圧Ｖc1〜Ｖcjは、それぞれ次式によって求まる。
【数２】
0004449193.tif 000003
【００４７】
遅延部１００において、各遅延素子の遅延時間が制御電圧Ｖc1〜Ｖcjに応じて制御される。このため、電源電圧Ｖddが変動した場合、当該電源電圧Ｖddの変動分ΔＶddに応じて、遅延部１００に供給される制御電圧を制御し、遅延部１００を構成する各遅延素子の遅延時間が電源電圧Ｖddの変動分を打ち消すように制御することで、電源電圧Ｖddの変動による影響を抑制でき、電源電圧依存性のない安定した遅延時間を持つ遅延回路を実現できる。
なお、本実施形態では、ＡＣ加算回路とバイアス回路からなる制御セットは、２組に限定されず、複数組を設けてもよい。
【００４８】
なお、図示の遅延回路に入力される電圧Ｖcnt1，…，Ｖcntjは、例えば、それぞれ一定のレベルに保持されているバイアス電圧とすると、遅延部１００の遅延時間が一定に保持される。一方、電圧Ｖcnt1，…，Ｖcntjは、例えば、ＰＬＬ回路を構成するループフィルタから出力される制御電圧とすると、当該制御電圧に応じて、遅延部１００の遅延時間が制御される。即ち、本実施形態の遅延回路は、使い方によって、遅延時間が一定の遅延回路、あるいは制御信号に応じて遅延時間を制御可能な電圧制御遅延回路（ＶＣＤ）の何れかを形成することができる。さらに、遅延部１００において、奇数段の遅延段をリング状に接続すると、電圧制御発振回路（ＶＣＯ）を構成することができる。
【００４９】
図２は、本実施形態の一構成例を示す回路図である。図示のように、遅延部１００は、それぞれスイッチングトランジスタまたはセレクタトランジスタなどからなる遅延素子に、駆動電流を供給する電流源トランジスタを含む構成を有する。例えば、それぞれの遅延素子と電源電圧Ｖddとの間に、Ｐチャネル側電流源トランジスタが接続され、これらのトランジスタの制御端子（ゲート）には、バイアス電圧Ｖcntpに交流加算回路出力ΔＶcpが加算された制御電圧Ｖcpが印加される。同様に、それぞれの遅延素子と基準電位ＶSSとの間に、Ｎチャネル側電流源トランジスタが接続され、これらのトランジスタのゲートに、バイアス電圧Ｖcntnに交流加算回路出力ΔＶcnが加算された制御電圧Ｖcnが印加される。
【００５０】
このように構成された遅延部１００では、各遅延素子の遅延時間は、電流源トランジスタの出力電流によって制御される。即ち、遅延素子の遅延時間は、制御電圧Ｖc1とＶC2によって制御される。電源電圧Ｖddが変動したとき、その変動分ΔＶddに応じて、制御電圧Ｖc1とＶC2を調整することによって、各遅延素子の遅延時間が電源電圧Ｖddの変動による影響が相殺され、一定の遅延時間を実現できる。この結果、遅延部１００は、電源電圧Ｖddに依存しない安定した遅延時間ｔd を実現できる。
【００５１】
本実施形態の遅延回路では、電源電圧Ｖddの変動ΔＶddを適当な割合で制御電圧に加算し、遅延素子の遅延時間の変化を打つ消すように制御することによって、電源電圧Ｖddの変動による遅延時間の変化を抑制することが可能である。
出力バッファ動作時に発生する電源ノイズは、例えば、パルス状のノイズであり、そのパルス幅は、広くても数十ｎｓｅｃ（ナノ秒）であるので、少なくとも交流的な加算回路を設ければ効果が得られる。それよりもパルス幅の広い電源ノイズに対しては、直流加算する方がよいが、その場合には、通常動作における直流レベルの発生源、例えば、チャージポンプの出力やバイアス回路出力と直流加算手段が競合しないように設計する必要がある。
【００５２】
次に、インバータ型遅延回路の中で代表的な電流源型の遅延回路について、制御電圧やバイアス電圧に電源電圧の変動をある適当な割合で加算することで、遅延時間の変化を抑制することについて説明する。
【００５３】
第１の回路例
図３は、本実施形態のインバータ型遅延回路の第１の回路例を示している。図示のように、この遅延回路は、遅延部１００ａと、遅延部１００ａの制御電圧ＶCPとＶCNに、電源電圧Ｖddの変動ΔＶddをある割合で加算するためのキャパシタＣdp，Ｃsp，Ｃdn，Ｃsnによって構成されている。
【００５４】
キャパシタＣdpは、電源電圧Ｖddと入力端子Ｔcntpとの間に接続され、キャパシタＣspは、入力端子Ｔcntpと基準電位ＶSSとの間に接続されている。入力端子Ｔcntpに、制御電圧Ｖcntpが入力される。
キャパシタＣdnは、電源電圧Ｖddと入力端子Ｔcntnとの間に接続され、キャパシタＣsnは、入力端子Ｔcntnと基準電位ＶSSとの間に接続されている。入力端子Ｔcntnに、制御電圧Ｖcntnが入力される。
【００５５】
遅延部１００ａは、直列接続されているｎ段のインバータＩＮＶ１，ＩＮＶ２，…，ＩＮＶｎによって構成されている。各インバータは、ゲート及びドレインがそれぞれ共通に接続されているｐＭＯＳトランジスタとｎＭＯＳトランジスタからなり、ｐＭＯＳトランジスタのソースと電源電圧Ｖddとの間にＰチャネル側電流源を構成するｐＭＯＳトランジスタが接続され、ｎＭＯＳトランジスタのソースと基準電位ＶSSとの間にＮチャネル側電流源を構成するｎＭＯＳトランジスタが接続されている。Ｐチャネル側電流源を構成するトランジスタのゲートに、制御電圧Ｖcpが印加され、Ｎチャネル側電流源を構成するトランジスタのゲートに、制御電圧Ｖcnが印加される。
【００５６】
制御電圧ＶcpとＶcnに応じて、Ｐチャネル側電流源とＮチャネル側電流源の供給電流が制御され、それに応じて、遅延素子として設けられているｎ段のインバータＩＮＶ１，ＩＮＶ２，…，ＩＮＶｎの遅延時間が制御される。
【００５７】
以下、本例の遅延回路の動作について説明する。
図４は、遅延部１００ａの構成を示す回路図であり、図５は、当該遅延部１００ａの動作を示す波形図である。
【００５８】
遅延部１００ａにおいて、遅延段の出力信号立ち下がり時には、Ｎチャネル側電流源を構成するｎＭＯＳトランジスタで律則される駆動電流Ｉni（ｉ＝１，２，…，ｎ）が流れ、遅延段の出力信号立ち上がり時には、Ｐチャネル側電流源を構成するｐＭＯＳトランジスタで律則される駆動電流Ｉpiが流れる。
【００５９】
動作波形において、各遅延段の入力信号レベルが論理しきい電圧ＶthL を横切った時点から、各遅延段の出力信号レベルが（次段の）論理しきい電圧ＶthL を横切る時点までを、その遅延段の遅延時間と考え、出力信号立ち下がり時の遅延時間をτni、出力信号立ち上がり時の遅延時間をτpiとおいている。
【００６０】
ここで、各遅延段出力の負荷容量をＣLiとすると、出力信号立ち下がり時のτniの期間において、負荷容量ＣLiの電荷はＶddからＶthL までｎＭＯＳの電流源トランジスタにより引き抜かれる。また、出力信号立ち上がり時のτpiの期間において、負荷容量ＣLiの電荷が０ＶからＶthL までＰＭＯＳの電流源トランジスタにより貯められる。
したがって、次式が成立する。
【００６１】
【数３】
τni∝ＣLi×（Ｖdd−ＶthL ）／Ｉni  …（３）
【数４】
τpi∝ＣLi×ＶthL ／｜Ｉpi｜        …（４）
【００６２】
ここで、電源電圧の変動Ｖddがあったとすると、
【数５】
ｌn(τni) ∝ｌn(ＣLi) ＋ｌn(Ｖdd−ＶthL)−ｌn(Ｉni)
Δτni／τni＝( ΔＶdd−ΔＶthL)／( Ｖdd−ＶthL)−ΔＩni／Ｉni…（５）
であるから、次の式が得られる。
【００６３】
【数６】
Δτni＝τni［｛( ΔＶdd−ΔＶthL)/(Ｖdd−ＶthL)｝−( ΔＩni／Ｉni) ］…（６）
【数７】
Δτpi＝τpi｛( ΔＶthL ／ＶthL)−( Δ｜Ｉpi｜／｜Ｉpi｜）｝…（７）
【００６４】
ｎＭＯＳトランジスタとｐＭＯＳトランジスタのバランスをとった設計をした場合、（６）式と（７）式において、Ｉni＝｜Ｉpi｜＝ＩD 、τni＝τpi＝τd、ＶthL ≒Vdd ／２であるから、次式が得られる。
【００６５】
【数８】
Δτni≒τd ［｛( ΔＶdd−ΔＶthL)/(Ｖdd／２）｝−（ΔＩni／ＩD ）］…（８）
【数９】
Δτpi≒τd ［｛ΔＶthL ／（Ｖdd／２）｝−（Δ｜Ｉpi｜／ＩD ）］…（９）
【００６６】
遅延段１段毎に電源ノイズの影響を小さくするためには、Δτni≒０、Δτpi≒０としなければならないから、（８）式と（９）式より、次の式が成り立つことが必要である。
【００６７】
【数１０】
（ΔＶdd−ΔＶthL ）／（Ｖdd／２）≒ΔＩni／ＩD …（１０）
【数１１】
ΔＶthL ／（Ｖdd／２）≒Δ｜Ｉpi｜／ＩD …（１１）
【００６８】
条件を緩和して、連続した遅延段２段毎に電源ノイズの影響を小さくするためには、Δτni＋Δτp(i ±1)≒０としなければならないから、（８）式と（９）式より、次式が得られる。
【００６９】
【数１２】
ΔＶdd／（Ｖdd／２）≒（ΔＩni＋Δ｜Ｉp(i ±1)｜）／ＩD …（１２）
【００７０】
制御電圧Ｖcntnおよび｜Ｖcntp｜は、概ね、Ｖdd／２付近の値であり、ｎＭＯＳの電流源トランジスタもｐＭＯＳの電流源トランジスタも飽和領域で動作する。チャネル長変調効果係数をλn 、λp とすると、チャネル長変調効果も含めた飽和領域の電流式は、次のように与えられる。
【００７１】
【数１３】
Ｉni＝(1/2) μn Ｃox(Wni/Lni)(1 ＋λn ＶthL)( Ｖcntn−Ｖthn)**2 …（１３）
【数１４】
｜Ｉpi｜＝(1/2) ｜μp ｜Ｃox(Wpi/Lpi) ｛1 ＋｜λp ｜( Ｖdd−ＶthL)｝(Ｖcntp−Ｖthp)**2 …（１４）
【００７２】
電流源トランジスタのついたインバータ回路の論理しきい電圧については、一般的な定義が存在しないが、インバータ動作するゲート入力信号の電圧が、概ね、Ｖdd／２のときに遅延段の出力信号の電圧がＶthL で釣り合い、Ｉni＝｜Ｉpi｜が成り立っていることと定義すると、（１３）式、（１４）式より、次の式が得られる。
【００７３】
【数１５】
0004449193.tif 000004
【００７４】
論理しきい電圧の変動ΔＶthL は、（１５）式より、次のように求まる。
【数１６】
ΔＶthL ＝｛｜λp ｜／（λn ＋｜λp ｜）｝ΔＶdd…（１６）
【００７５】
Ｉniと｜Ｉpi｜の変動ΔＩni、Δ｜Ｉpi｜は、λn と｜λp ｜の値が小さいことを考慮するとチャネル長変調効果も含めた飽和領域の電流式、（１３）式、（１４）式から求めても、チャネル長変調効果を含めない、次の（１７）式、（１８）式に示す飽和領域の電流式、から求めても同じような結果を得ることができる。
【００７６】
【数１７】
Ｉni＝(1/2) μn Ｃox(Wni/Lni)(Ｖcntn−Ｖthn)**2 …（１７）
【数１８】
｜Ｉpi｜＝(1/2) ｜μp ｜Ｃox(Wpi/Lpi)(Ｖcntp−Ｖthp)**2 …（１８）
【００７７】
Ｉniと｜Ｉpi｜の変動ΔＩni、Δ｜Ｉpi｜は、次のように求まる。
【数１９】
ΔＩni＝Ｉni×２ΔＶcntn／（Ｖcntn−Ｖthn)…（１９）
【数２０】
Δ｜Ｉpi｜＝｜Ｉpi｜×２Δ｜Ｖcntp｜／｜Ｖcntp−Ｖthp ｜…（２０）
【００７８】
Ｉni＝｜Ｉpi｜＝ＩD を考慮して、遅延段１段毎に電源ノイズの影響を小さくするための条件式（１０）、（１１）に、（１６）式、（１９）式、（２０）式を代入してまとめると、次の式が得られる。
【００７９】
【数２１】
ΔＶcntn≒｛λn /(λn ＋｜λp ｜) ｝｛( Ｖcntn−Ｖthn)／Ｖdd｝ΔＶdd…（２１）
【数２２】
Δ｜Ｖcntp｜≒｛｜λp ｜／（λn ＋｜λp ｜) ｝｛｜Ｖcntp−Ｖthp ｜／Ｖdd｝ΔＶdd…（２２）
【００８０】
即ち、電源電圧の変動があったときに、ｎＮＭＯＳの電流源トランジスタのゲートソース間電圧には、｛λn ／（λn ＋｜λp ｜) ｝｛( Ｖcntn−Ｖthn)／Ｖdd｝の割合でフィードバックして、ｐＭＯＳの電流源トランジスタのゲートソース間電圧には、｛｜λp ｜／（λn ＋｜λp ｜) ｝｛｜Ｖcntp−Ｖthp ｜／Ｖdd｝の割合でフィードバックすれば遅延時間の変動を非常に小さくできる。
【００８１】
また、連続した遅延段２段毎に電源ノイズの影響を小さくするための条件式（１２）に、（１９）式、（２０）式を代入してまとめると、次式が得られる。
【００８２】
【数２３】
｛ΔＶcntn／( Ｖcntn−Ｖthn)｝＋｛Δ｜Ｖcntp｜／｜Ｖcntp−Ｖthp ｜) ≒ΔＶdd／Ｖdd…（２３）
【００８３】
ここで、
【数２４】
ΔＶcntn≒Ａn ×｛( Ｖcntn−Ｖthn)／Ｖdd｝ΔＶdd…（２４）
【数２５】
Δ｜Ｖcntp｜≒Ａp ×｛｜Ｖcntp−Ｖthp ｜／Ｖdd｝ΔＶdd…（２５）
とおくと、次式が得られる。
【００８４】
【数２６】
Ａn ＋Ａp ≒１                      …（２６）
【００８５】
チャネル長変調効果係数はインプラプロファイルに大きく依存するため、λn≠｜λp ｜であることが多いが、仮にλn ≒｜λp ｜として、（２１）式、（２２）式に代入すると、次式が得られる。
【００８６】
【数２７】
ΔＶcntn≒( １／２) ｛( Ｖcntn−Ｖthn ）／Ｖdd｝ΔＶdd…（２７）
【００８７】
【数２８】
Δ｜Ｖcntp｜≒( １／２) ｛｜Ｖcntp−Ｖthp ｜／Ｖdd｝ΔＶdd…（２８）
少なくとも（２４）式、（２５）式、（２６）式の関係を満足している。
【００８８】
図３に示す遅延回路において、電源電圧の変動をバイアス電圧、あるいは、制御電圧に適当な割合で加算するＡＣ的な手段として、ｎＭＯＳの電流源トランジスタのゲート入力ラインには、接地ラインとの間にキャパシタＣsnが設けられ、電源ラインとの間にキャパシタＣdnが設けられている。また、ｐＭＯＳの電流源トランジスタのゲート入力ラインには、電源ラインとの間にキャパシタＣdpが設けられ、接地ラインとの間にキャパシタＣspが設けられている。
【００８９】
ＡＣ的な加算手段によれば、接続先の制御電圧ラインが出力がオフの時にハイインピーダンス状態に保持されるチャーチポンプ回路の出力端子やパッシブなループフィルタの出力端子であったとしても、ＡＣ的な加算手段はＤＣ的な電流を流さないので、電源ノイズが発生している期間だけ制御電圧に影響を与え、電源ノイズの発生終わった後には副作用となるような余分な制御電圧の変化を引き起こさないという特徴がある。
【００９０】
図６と図７は、バイアス回路とＡＣ的加算手段の関係を示す。ＡＣ的加算が制御電圧ラインと接地ラインとの間に設けられたキャパシタＣ1 と、制御電圧ラインと電源ラインとの間に設けられたキャパシタＣ2 の分圧で行なわれる。電源電圧ＶddにΔＶddの変動があったとすると、図６（ａ）に示すような等価回路にモデル化される。
【００９１】
ΔＶbsはバイアス回路出力電圧Ｖbsの変動で、Ｒout はバイアス回路の出力抵抗である。この等価回路は、ΔＶbs側、即ち、バイアス回路の出力側から見ればロウパスフィルタであり、｛Ｃ2 ／( Ｃ1 ＋Ｃ2)｝ΔＶdd側、即ち、電源電圧Ｖddの供給側から見ればハイパスフィルタであるので、τＡＣ＝Ｒout ×（Ｃ1 ＋Ｃ2 ）としたとき、１／τＡＣの周波数を境にして、周波数の高い側で｛Ｃ2 ／（Ｃ1 ＋Ｃ2 ）｝ΔＶddの影響が優勢で、周波数の低い側でΔＶbs側の影響が優勢となる。
【００９２】
ここで、出力バッファ動作時の電源ノイズの幅をｔnsとした場合、次の関係
【数２９】
τＡＣ＝Ｒout ×（Ｃ1 ＋Ｃ2 ）＞ｔns…（２９）
を満たすように設計すれば、出力バッファ動作時の電源ノイズの影響を低減できる。
【００９３】
位相比較回路からアップ信号ＳUPとダウン信号ＳDWが出力されていないとき、ハイインピーダンス状態に保持されているチャージポンプの出力端子、または、それに接続するパッシブなループフィルタの出力が制御電圧として入力する場合は、Ｒout ＝∞と見なせるので、Ｃ1 ＋Ｃ2 の値はループフィルタのキャパシタとして決定すれば良く、Ｃ1 とＣ2 の比は本発明に従い決定すれば良い。
【００９４】
図７はＡＣ的加算手段でフィードバックするのと同じように、ＤＣ的加算手段においてもフィードバックすることにより、電源ノイズの周波数成分がある程度低くなっても、電源ノイズの影響を低減できる加算手段を示す。ＡＣ的加算手段はＤＣ的加算手段のスピードアップコンデンサとして動作するともとれるので、時定数に関係なく一定のフィードバック量を加算することが可能であり、広い周波数成分の電源ノイズに対応することが可能である。
【００９５】
図８は、本例の遅延回路を用いた電圧制御発振回路のシミュレーションの結果を示す波形図である。図８において、Ｗ1 が電源ノイズがない場合のシミュレーション波形で、Ｗ2 が電源ノイズがある場合の従来例のシミュレーション波形で、Ｗ3 が電源ノイズがある場合の図３に示す本発明の回路例のシミュレーション波形である。図示のように、本発明の遅延回路において、電源ノイズが発生した場合、電源電圧Ｖddの変動分に応じて遅延回路を構成する各遅延素子に供給する制御電圧を制御することによって、電源電圧Ｖddの変動による影響を打ち消すことができ、遅延回路の遅延時間の変動を抑制でき、当該遅延回路を用いて構成される電圧制御遅延回路及び電圧制御発振回路では、ジッタが大幅に低減されることが明らかである。
【００９６】
第２の回路例
図９は、本実施形態の遅延回路の第２の回路例を示す回路図である。図示のように、この遅延回路において、遅延部１００ｂはＭＯＳインバータと選択トランジスタ及び電流源トランジスタからなる複数段の遅延素子によって構成されている。
【００９７】
ＭＯＳインバータは、ゲート及びドレイン同士がそれぞれ接続されているｐＭＯＳトランジスタとｎＭＯＳトランジスタによって構成されている。ゲート同士の接続点がインバータの入力端子を形成し、ドレイン同士の接続点がそのインバータの出力端子を形成している。図９に示すように、インバータＩＮＶ１を構成するｐＭＯＳトランジスタＰ１のソースと電源電圧Ｖddとの間に、電流源トランジスタＰ１１と選択トランジスタＰ１２が直列接続され、また、トラジスタＰ１のソースと電源電圧Ｖddとの間に、電流源トランジスタＰ１３が接続されている。インバータＩＮＶ１を構成するｎＭＯＳトランジスタＮ１のソースと基準電位ＶSSとの間に、選択トランジスタＮ１２と電流源トランジスタＮ１１が直列接続され、また、トラジスタＮ１のソースと電源電圧Ｖddとの間に、電流源トランジスタＮ１３が接続されている。
【００９８】
遅延部１００ｂにおいて、各遅延素子におけるＰチャネル側の電流源トランジスタのゲートに、制御電圧Ｖcpが印加され、Ｎチャネル側の電流源トランジスタのゲートに、制御電圧Ｖcnが印加される。また、Ｐチャネル側選択トランジスタのゲートに選択信号／ＳＥＬＨが印加され、Ｎチャネル側選択トランジスタのゲートに選択信号ＳＥＬＨが印加される。なお、ここで、／ＳＥＬＨは信号ＳＥＬＨの論理反転信号を意味する。なお、他の遅延段を構成する遅延素子については、ほぼ同じ構成を有する。
【００９９】
このように構成されている遅延部１００ｂにおいて、選択信号に応じて、各遅延段の遅延素子に供給される電流が制御されるので、インバータに供給する駆動電流が２通りに制御できる。例えば、選択信号ＳＥＬＨがローレベルのとき、各遅延段の遅延素子において、一方の電流源トランジスタのみがインバータに接続される。逆に、選択信号ＳＥＬＨがハイレベルのとき、各遅延段の遅延素子において、両方の電流源トランジスタがともにインバータに接続される。
【０１００】
ここで、例えば、各遅延段において、インバータにｍ個の電流源トランジスタが並列に接続されている。これらの電流源トランジスタのサイズ（チャネル幅／チャネル長）をそれぞれW1/L1 ，W2/L2 ，…，Wm／Lmとすると、インバータに供給される駆動電流ＩD は、次式によって与えられる。
【０１０１】
【数３０】
0004449193.tif 000005
【０１０２】
また、チャネル長変調係数λ1 、λ2 、…、λm が小さいので、各電流源トランジスタのチャネル長変調係数を等しくλとすると、（３０）に基づき次の近似式が得られる。
【０１０３】
【数３１】
ＩD ≒(1/2) μＣox｛Σ(Wi/Li) ｝(1＋λＶds)(Ｖcnt −Ｖth)**2…（３１）
【０１０４】
（１３）式、（１４）式と（３１）式を比較すれば、各遅延素子において電流源トランジスタを並列に接続しても、本発明の電源ノイズの影響の低減方法が有効であることは明らかである。
【０１０５】
第３の回路例
図１０は、本実施形態の遅延回路の第３の回路例を示す回路図である。図示のように、この遅延回路において、遅延部１００ｃはＭＯＳインバータと、インバータの出力端子に接続されているトランスミッションゲートとキャパシタからなる複数の遅延段によって構成されている。即ち、本例の遅延部１００ｃは、いわゆるシャント（分岐）型遅延素子によって構成されている。
【０１０６】
電源電圧Ｖddと制御信号入力端子Ｔcntnとの間にキャパシタＣdnが接続されている。キャパシタＣdnによって、電源電圧Ｖddの変動ΔＶddが制御電圧Ｖcntnにフィードバックされる。即ち、本例の遅延回路では、電源電圧Ｖddの変動に応じて各遅延段に供給される制御電圧Ｖcntnが制御され、電源電圧の変動による遅延時間の変化を打ち消すように制御が行われるので、電源ノイズの影響を抑制できる。
【０１０７】
なお、トランスミッションゲートは、例えば、ゲートに制御電圧が印加されるＭＯＳトランジスタによって構成される。図１０の例では、各遅延段のインバータの出力端子に接続されているトランスミッションゲートは、ゲートに制御電圧Ｖcntnが印加されるｎＭＯＳトランジスタによって構成される。トランスミッションゲートを構成するトランジスタのソースドレインは、一方がインバータの出力端子に接続され、もう一方はキャパシタを介して基準電位ＶSSに接続されている。
【０１０８】
図１１は、シャント型遅延素子からなる遅延段の構成を示す回路図である。
図示のように、各遅延段において、インバータの出力端子と基準電位ＶSSとの間に、分岐用トランスミッションゲートとしてのｎＭＯＳトランジスタとキャパシタが直列接続されている。トランジスタのゲートに制御電圧Ｖcntnが印加される。制御電圧Ｖcntnに応じて、トランスミッションゲートがオン／オフし、インバータの出力端子の負荷容量が変化するので、遅延時間が制御される。
図１２は、入力信号ＩＮの立ち上がり時と立ち下がり時のシャント型遅延段の動作を示す波形図である。動作波形は、分岐用のトランスミッションゲート、即ち、キャパシタに直列接続されているトランジスタの制御電圧Ｖcntnのレベルにより２通りを示してある。
以下、図１１及び図１２を参照しつつ、本例の遅延回路の動作について説明する。
【０１０９】
まず、シャント型の遅延段の動作を簡単に説明する。分岐用のトランスミッションゲートは、ソース電圧が基準電位ＶSSからゲート電圧、即ち、外部から入力される制御電圧Ｖcntnよりトランジスタのしきい値電圧Ｖthn 分低いレベルＶcntn−Ｖthn まではオンしているが、ソース電圧がそれ以上の電圧になるとオフしてしまう。したがって、Ｖcntn−Ｖthn を境にしてインバータが駆動しなければならない負荷容量が変わり、分岐側の容量をＣs 、次段のゲート入力の容量をＣg とすると、インバータの出力電圧がＶcntn−Ｖthn 以下のときは、Ｃg ＋Ｃsの負荷容量を駆動して、インバータの出力電圧がＶcntn−Ｖthn 以上のときは、Ｃg の負荷容量を駆動することになる。制御電圧Ｖcntnのレベルによって重たいＣg ＋Ｃs の負荷容量を駆動する期間と軽いＣg の負荷容量を駆動する期間の割合が変わり、制御電圧Ｖcntnが高くなると、重たいＣg ＋Ｃs の負荷容量を駆動する期間の割合が増えるので遅延時間が大きくなる。
【０１１０】
なお、説明をしやすくするため、制御電圧のトランジスタのしきい電圧１段落ちのレベルを次式によって表す。
【数３２】
Ｖsmax＝Ｖcntn−Ｖthn （ＶSB）      …（３２）
【０１１１】
ここで、Ｋを基板効果定数、φ＝０．６４Ｖ、Ｖthn0はＶSB＝０Ｖのときのトランジスタのしきい電圧とすると、次式が得られる。
【数３３】
Ｖthn （ＶSB）＝Ｖthn0＋Ｋ｛√（ＶSB＋φ）−√φ｝…（３３）
ただし、ＶSB＝Ｖsmaxである。
【０１１２】
Ｖsmax＝Ｖcntn−Ｖthn ≦ＶthL の場合、次の式が成立する。
【数３４】
τni∝Ｃg ×（Ｖdd−ＶthL)／Ｉni…（３４）
【数３５】
τpi∝( Ｃg ×ＶthL ＋Ｃs ×Ｖsmax）／｜Ｉpi｜…（３５）
【０１１３】
（３４）式と（３５）式によって、さらに次の式が得られる。
【０１１４】
【数３６】
Δτni≒τni× [｛( ΔＶdd−ΔＶthL)/(Ｖdd−ＶthL)｝-(ΔＩni／Ｉni)]…（３６）
【数３７】
Δτpi≒τpi×［｛( Ｃg ×ΔＶthL ＋Ｃs ×ΔＶsmax) ／（Ｃg ×ＶthL ＋Ｃs ×Ｖsmax) ｝−（Δ｜Ｉpi｜／｜Ｉpi｜) ］…（３７）
【０１１５】
また、Ｖsmax＝Ｖcntn−Ｖthn ≧ＶthL の場合、次の式が成立する。
【数３８】
τni∝｛Ｃg ×（Ｖdd−ＶthL)＋Ｃs ×（Ｖsmax−ＶthL)｝／Ｉni  …（３８）
【数３９】
τpi∝( Ｃg ＋Ｃs)×ＶthL ／｜Ｉpi｜…（３９）
【０１１６】
（３８）式と（３９）式によって、さらに次の式が得られる。
【数４０】
Δτni≒τni×（［｛Ｃg ×( ΔＶdd−ΔＶthL)＋Ｃs ×（ΔＶsmax−ΔＶthL)｝／｛Ｃg ×（Ｖdd−ＶthL)＋Ｃs ×（Ｖsmax−ＶthL)｝］−（ΔＩni／Ｉni) ）…（４０）
【数４１】
Δτpi≒τpi×｛( ΔＶthL ／ＶthL)−（Δ｜Ｉpi｜／｜Ｉpi｜) ｝…（４１）
【０１１７】
ここで、インバータの論理しきい電圧ＶthL は、次のように与えられる。
【数４２】
ＶthL ＝［Ｖdd−｜Ｖthp ｜＋Ｖthn ×√｛（μnWni／Lni)／（μpWpi／Lpi)｝］／［１＋√｛（μnWni／Lni)／（μpWpi／Lpi)｝］…（４２）
【０１１８】
（４２）式により、次式が得られる。
【数４３】
ΔＶthL ＝ΔＶdd／［１＋√｛（μnWni／Lni ）／（μpWpi／Lpi)｝］…（４３）
【０１１９】
制御電圧Ｖcntnのとりうる最大の電圧が電源電圧Ｖddとすると、Ｖsmax＝Ｖcntn−Ｖthn であるから、Vsmax のとりうる最大の電圧は、概ね、０．７×Ｖddとなる。
このため、シャント型遅延回路を設計する場合、インバータの論理しきい値電圧ＶthL をＶdd／２よりも低めに設計する。ここで、仮に、次の式が成り立つとする。
【数４４】
｛（μnWni／Lni)／（μpWpi／Lpi)｝＝２…（４４）
【０１２０】
また、Ｖthn ≒Ｖdd／６程度と考えると、（４２）式と（４３）式は、それぞれ次の式に近似できる。
【数４５】
ＶthL ≒０．４４×Ｖdd              …（４５）
【数４６】
ΔＶthL ≒０．４１×ΔＶdd          …（４６）
【０１２１】
インバータの出力電圧がＶthL 付近まで変化したときには、Ｉni、Ｉpiは非飽和となるが、遅延時間の定義した期間においては、概ね、飽和領域で動作しているので、次の式が成立する。
【数４７】
Ｉni∝(1/2) μn Ｃox(Wni／Lni)( Ｖdd−Ｖthn)**2 …（４７）
【数４８】
｜Ｉpi｜∝(1/2) ｜μp ｜Ｃox(Wpi／Lpi)( Ｖdd−｜Ｖthp ｜)**2…（４８）
【０１２２】
（４７）式と（４８）式より、
【数４９】
ΔＩni≒Ｉni×｛２ΔＶdd／（Ｖdd−Ｖthn)｝…（４９）
【数５０】
Δ｜Ｉpi｜≒｜Ｉpi｜×｛２ΔＶdd／（Ｖdd−｜Ｖthp ｜) ｝…（５０）
【０１２３】
また、（４４）式の仮定により、次式が得られる。
【数５１】
0004449193.tif 000006
【０１２４】
また、（３２）式、（３３）式より、次式が得られる。
【数５２】
ΔＶsmax＝ΔＶcntn／［１＋Ｋ／｛２√（Ｖsmax＋φ）｝］…（５２）
【０１２５】
基板効果定数Ｋは０．５前後の値であり、Ｖsmaxは０．４４×Ｖdd付近の値であることを考慮すると、（５２）式は、次のように近似される。
【数５３】
Ｖsmax≒０．８５×ΔＶcntn…（５３）
【０１２６】
シャント型の遅延段の場合は負荷容量値が途中で変わるため、これ以上、一般的に考えるのは困難なため、Ｃs ＝１０×Ｃg という条件で、Ｖsmax＝０．３４×Ｖddの場合と、Ｖsmax＝０．５４×Ｖddの場合について考える。また、Vthn≒｜Ｖthp ｜≒Ｖdd／６とする。
【０１２７】
Ｖsmax＝０．３４×Ｖdd≦ＶthL ＝０．４４×Ｖddの場合、（３４）式から（３７）式に、（４５）式、（４６）式、（４９）式、（５０）式、（５１）式、及び（５３）式を代入することにより、次の式が得られる。
【０１２８】
【数５４】
τni∝０．２８×Ｃg ×Ｖdd／ＩD     …（５４）
【数５５】
τpi∝３．８４×Ｃg ×Ｖdd／ＩD     …（５５）
【０１２９】
【数５６】
Δτni≒τni×｛（−１．３５×ΔＶdd）／Ｖdd｝…（５６）
【数５７】
Δτpi≒τpi×［｛（−２．２９×ΔＶdd＋（２．２１×ΔＶcntn) ｝／Ｖdd］…（５７）
【０１３０】
（５４）式から（５７）式により、次式が得られる。
【数５８】
Δτni＋Δτp(i ±1)∝｛( −９．１７×ΔＶdd) ＋（８．４９×ΔＶcntn)｝×Ｃg ／ＩD …（５８）
【０１３１】
ここで、Δτni＋Δτp(i ±1)≒０とするためには、次式を満たせばよい。
【数５９】
Ｖcntn≒１．０８×  Ｖdd          …（５９）
ΔＶcntn≒ΔＶddとして、制御電圧Ｖcntnを電源電圧Ｖddの変動に合わせて揺らした場合、電源ノイズの影響を（９．１７−８．４９）／９．１７≒７％に低減することが見込まれる。
【０１３２】
Ｖsmax＝０．５４×Ｖdd≧ＶthL ＝０．４４×Ｖddの場合、（３８）式から（４１）式に、（４５）式、（４６）式、（４９）式、（５０）式、（５１）式、及び（５３）式を代入することにより、次式が得られる。
【０１３３】
【数６０】
τni∝０．７８×Ｃg ×Ｖdd／ＩD     …（６０）
【数６１】
τpi∝４．８４×Ｃg ×Ｖdd／ＩD     …（６１）
【０１３４】
【数６２】
Δτni≒τni×［｛（−４．６５×ΔＶdd) ＋（５．４５×ΔＶcntn) ｝／Ｖdd］…（６２）
【数６３】
Δτpi≒τpi×｛（−１．４７×ΔＶdd）／Ｖdd｝…（６３）
【０１３５】
（６０）式から（６３）式により、さらに次式が得られる。
【数６４】
Δτni＋Δτp(i ±1 ）∝｛（−１０．７４×ΔＶdd) ＋（４．２５×ΔＶcntn) ｝×Ｃg ／ＩD …（６４）
【０１３６】
Δτni＋Δτp(i ±1 ）≒０とするためには、次式を満たせばよい。
【数６５】
ΔＶcntn≒２．５３×ΔＶdd…（６５）
ΔＶcntn≒ΔＶddとして、制御電圧Ｖcntnを電源電圧Ｖddの変動に合わせて揺らした場合、電源ノイズの影響を（１０．７４−４．２５）／１０．７４≒６０％に低減することが見込まれる。
【０１３７】
以上をまとめると、シャント型の遅延段において、分岐用のトランスミッションゲートがＮＭＯＳトランジスタの場合には、制御電圧ラインと電源ラインとの間にキャパシタを設けることにより、また、分岐用のトランスミッションゲートがＰＭＯＳトランジスタの場合には、制御電圧ラインと接地ラインとの間にキャパシタを設けることにより、電源ノイズの影響を概ね半減することができる。
【０１３８】
第２実施形態
図１３は本発明に係る遅延回路の第２の実施形態を示す概念図である。
本実施形態の遅延回路では、それぞれ異なる電源電圧依存性を有する電流源の供給電流を加算して駆動電流を生成することによって、電源ノイズによる遅延時間の変動を抑制し、電源ノイズの影響を低減する。
【０１３９】
図示のように、本実施形態の遅延回路は、直列接続されている複数の遅延段によって構成されている。各遅延段は、例えば、スイッチングトランジスタまたはセレクタトランジスタを含む遅延素子と、遅延素子に駆動電流を供給する電流源によって構成されている。例えば、図示のように、遅延素子と電源電圧Ｖddとの間に、少なくとも２ヶ以上の駆動電流Ｉd1，Ｉd2，…，Ｉdjを供給する電流源が並列に接続され、遅延素子と基準電位ＶSSとの間に、少なくとも２ヶ以上の駆動電流Ｉs1，Ｉs2，…，Ｉsjを供給する電流源が並列に接続されている。
【０１４０】
さらに、それぞれの電流源には異なる電源電圧依存性を有する。即ち、電源電圧ＶddがΔＶdd分変化した場合、各電流源にそれぞれΔＩd1，ΔＩd2，…，ΔＩdj及びΔＩs1，ΔＩs2，…，ΔＩsjの変化が生じたとすると、ΔＩd1／Ｉd1≠ΔＩd2／ΔＩd2，…，≠ΔＩdj／Ｉdj、同じく、ΔＩs1／Ｉs1≠ΔＩs2／ΔＩs2，…，≠ΔＩsj／Ｉsj。
【０１４１】
電源ライン側の同時にオンしている電流源の電流の和が出力立ち上がり時の駆動電流となり、即ち、Ｉd ＝ΣＩdjである。その変化量は、ΔＩd ＝ΣΔＩdjとなる。
一方、接地ライン側の同時にオンしている電流源の電流の和が出力立ち下がり時の駆動電流となり、即ち、Ｉs ＝ΣＩsj、その変化量は、ΔＩs ＝ΣΔＩsjとなる。
【０１４２】
ここで、τofi を遅延段出力立ち下がり時の遅延時間、τori を遅延段出力立ち上がり時の遅延時間とすると、電源電圧ＶddにΔＶddの変動があったときに、前記の（６）式、（７）式と同じような関係式が書ける。
【０１４３】
【数６６】
Δτofi ＝τofi ［｛( ΔＶdd−ΔＶthL)／( Ｖdd−ＶthL)｝−( ΣΔＩsj／ΣＩsj) ］…（６６）
【数６７】
Δτori ＝τori ｛( ΔＶthL ／ＶthL)−( ΣΔＩdj／ΣＩdj) ］…（６７）
【０１４４】
Δτofi ≒０及びΔτori ≒０とするためには、出力振幅の相対的な変化量（ほぼ電源電圧の相対的な変化量ΔＶddに等しい）と電流源の電流値の和の相対的な変化量（駆動電流の相対的な変化量に等しい）が一致するように設計すれば良い。即ち、次の式が得られる。
【０１４５】
【数６８】
｛( ΔＶdd−ΔＶthL)／( Ｖdd−ＶthL)｝＝( ΣΔＩsj／ΣＩsj) …（６８）
【数６９】
( ΔＶthL ／ＶthL)＝( ΣΔＩdj／ΣＩdj）…（６９）
【０１４６】
ΣＩsj≒ΣＩdj≒ＩD , ＶthL ≒Ｖdd／2 の場合、（１２）式と同様に、
ΔＶdd／（Ｖdd／2）≒（ΣΔＩsj＋ΣΔＩdj）／ＩD
【０１４７】
図１４は、本実施形態の遅延回路の一例を示す構成図である。
図示のように、本実施形態の遅延回路は、遅延部２００、交流加算回路（ＡＣ加算回路）１１０，１１２，１１４，１１６によって構成されている。
図示されていない位相比較器やチャージポンプ回路やループフィルタやバイアス回路などにより、バイアス電圧Ｖcntn１，Ｖcntp１，Ｖcntn２，Ｖcntp２が供給される。
【０１４８】
遅延部２００は、例えば、直列接続されている複数の遅延素子によって構成されている。なお、本実施形態の遅延部２００を構成する遅延素子は、例えば、ＣＭＯＳインバータを含み、入力信号に対して所定の遅延時間を与えた論理反転信号を出力する。各遅延素子の遅延時間の合計が遅延部２００の遅延時間ＴD である。
【０１４９】
ＡＣ加算回路１１０，１１２，１１４と１１６は、それぞれ電源電圧Ｖddと基準電位ＶSSとの交流成分に所定の係数を掛けた結果をそれぞれΔＶcn１，ΔＶcp１，ΔＶcn２，ΔＶcp２として出力し、バイアス電圧（または制御電圧）とＡＣ加算回路の出力とを加算し、加算結果が制御電圧として遅延部１００に供給される。
【０１５０】
遅延部２００において、各遅延段はＭＯＳ型インバータと電流源トランジスタによって構成されている。例えば、図示のように、１段目の遅延段は、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１で構成されているインバータＩＮＶ１、インバータＩＮＶ１のＰチャネル側に電流を供給する電流源トランジスタＰ１１，Ｐ１２、インバータＩＮＶ１のＮチャネル側に電流を供給する電流源トランジスタＮ１１，Ｎ１２によって構成されている。
【０１５１】
Ｐチャネル側電流源トランジスタＰ１１のゲートに制御電圧Ｖcp1 が印加され、トランジスタＰ１２のゲートに制御電圧Ｖcp2 が印加される。
Ｎチャネル側電流源トランジスタＮ１１のゲートに、制御電圧Ｖcn1 が印加され、トランジスタＮ１２のゲートに制御電圧Ｖcn2 が印加される。
【０１５２】
上述した構成を有する遅延部２００において、各遅延段の遅延時間は、それぞれの遅延段のインバータに供給される電流によって制御される。本発明では、それぞれの遅延段に供給される電流が異なる電源電圧依存性を持つように制御されていることで、電源ノイズの影響を抑制できる。
【０１５３】
（１９）式、（２０）式の関係より、（６８）式、（６９）式は、図１４に対応した形に、それぞれ次のように書き換えられる。
【０１５４】
【数７０】
｛( ΔＶdd−ΔＶthL)／( Ｖdd−ＶthL)｝
＝（Σ［｛２×Ｉsj／（Ｖcntnj −Ｖthn)｝ΔＶcnj ］／ΣＩsj）…（７０）
【数７１】
( ΔＶthL ／ＶthL)
＝（Σ［｛２×Ｉpj×｜Ｖcntpj −Ｖthp ｜｝Δ｜Ｖcpj ｜］／ΣＩdj)…（７１）
【０１５５】
さらに、図１４において、ΔＶcnj ＝ｋcnj ΔＶdd、Δ｜Ｖcpj ｜＝ｋcpj ΔＶddであり、仮に、ＶthL ≒Ｖdd／２、Ｖcntnj ≒｜Ｖcntpj ｜≒Ｖdd／２、Ｖthn ≒｜Ｖthp ｜≒Ｖdd／６とすると、（７０）式と（７１）式との関係は、次に示すように、ｋcnj とＩsj、ｋcpj とＩdjのみで書き表すことができる。
【０１５６】
【数７２】
６×Σ（ｋcnj ×Ｉsj) ≒ΣＩsj      …（７２）
【数７３】
６×Σ（ｋcpj ×Ｉdj) ≒ΣＩdj      …（７３）
【０１５７】
（７２）式と（７３）式及び上記の仮定を満足する場合、電源ノイズの影響を非常に小さくすることが可能である。
【０１５８】
例えば、今、ｋcn1 ＝０、ｋcn2 ＝０．５としたとき、（７２）式は、
６×｛０×Ｉs1＋０．５×Ｉs2｝≒｛Ｉs1＋Ｉs2｝となり、
（Ｉs1／Ｉs2）≒（２／１）で設計すれば良い。
【０１５９】
また、ｋcn1 ＝０、Ｋcn2 ＝１．０としたとき、（７２）式は、
６×｛０×Ｉs1＋１．０×Ｉs2｝≒｛Ｉs1＋Ｉs2｝となり、
（Ｉs1／Ｉs2）≒（５／１）で設計すれば良い。
【０１６０】
また、ｋcn1 ＝０．０５、Ｋcn2 ＝０．５としたとき、（７２）式は、
６×｛０．０５×Ｉs1＋０．５×Ｉs2｝≒｛Ｉs1＋Ｉs2｝となり、
（Ｉs1／Ｉs2）≒（２．８６／１）で設計すれば良い。
【０１６１】
第１の回路例
図１５は本発明に係る遅延回路の第２の実施形態を適用した第１の回路例を示す回路図である。
図示のように、本例の遅延回路は、遅延部２００ａ及び当該遅延部２００ａに制御電圧あるいはバイアス電圧を供給するＡＣ加算手段によって構成されている。遅延部２００ａは、電源ライン側および接地ライン側にＭＯＳ型の電流源トランジスタが設けられているインバータ型の遅延段によって構成され、電流源の制御電圧あるいはバイアス電圧として、Ｖcntp1 、Ｖcntp2 、Ｖcntn1 、Ｖcntn2が供給されている。
【０１６２】
例えば、初段の遅延段において電源ライン側の電流源は、Ｖcntp1 がゲートソース間に入力され、トランジスタサイズがＷp1／Ｌp1のＰＭＯＳ電流源トランジスタＰ１１と、Ｖcntp2 がゲートソース間に入力され、トランジスタタイズがＷp2／Ｌp2のＰＭＯＳ電流源トランジスタＰ１２が並列に接続している。
また、初段の遅延段の接地ライン側の電流源は、Ｖcntn1 がゲートソース間に入力され、トランジスタサイズがＷn1／Ｌn1のＮＭＯＳ電流源トランジスタＮ１１と、Ｖcntn2 がゲートソース間に入力され、トランジスタサイズがＷn2／Ｌn2のＮＭＯＳ電流源トランジスタＮ１２が並列に接続している。
【０１６３】
制御電圧またはバイアス電圧Ｖcntp1 、Ｖcntp2 、Ｖcntn1 、Ｖcntn2 の供給ラインには、電源電圧の変動をある適当な割合でフィードバックするＡＣ的加算手段が設けられている。
例えば、初段の遅延段において、上記のトランジスタＮ１１のＶgsにおけるΔＶcn1 の電圧を加算するＡＣ的な手段は、ＮＭＯＳ１のゲート入力ラインと接地ラインの間に設けられたキャパシタＣsn1 とＮ１１のゲート入力ラインと電源ラインの間に設けられたキャパシタＣdn1 によるＡＣ的な分圧回路で構成され、トランジスタＮ１２のＶgsにおけるΔＶcn2 の電圧を加算するＡＣ的な手段は、Ｎ１２のゲート入力ラインと接地ラインとの間に設けられたキャパシタＣsn2 とＮ１２のゲート入力ラインと電源ラインとの間に設けられたキャパシタＣdn2 によるＡＣ的な分圧回路で構成される。
【０１６４】
トランジスタＰ１１のＶgsにおけるΔＶcp1 の電圧を加算するＡＣ的手段は、Ｐ１１のゲート入力ラインと電源ラインとの間に設けられたキャパシタＣdp1 とＰ１１のゲート入力ラインと接地ラインの間に設けたキャパシタＣsp1 によるＡＣ的分圧回路で構成され、トランジスタＰ１２のＶgsにおけるΔＶcp２の電圧を印加するＡＣ的手段は、Ｐ１２のゲート入力ラインと電源ラインの間に設けたキャパシタＣdp2 とＰ１２のゲート入力ラインと接地ラインの間に設けたキャパシタＣsp2 によるＡＣ的な分圧回路で構成される。
【０１６５】
即ち、分圧回路によって得られた制御電圧の変動分は、それぞれ次式によって求められる。
【数７４】
0004449193.tif 000007
【０１６６】
【数７５】
0004449193.tif 000008
【０１６７】
（１９）式と（２０）式の関係より、（７０）式、（７１）式は、図１５に対応した形に、それぞれ次のように書き換えられる。
【数７６】
0004449193.tif 000009
【０１６８】
【数７７】
0004449193.tif 000010
【０１６９】
上記の（７４）式から（７７）式を満足するように遅延回路を設計することにより、電源ノイズの影響の小さいインバータ型の遅延回路、電圧制御遅延回路、電圧制御発振回路を実現できる。
【０１７０】
（３）式から（２８）式の導出過程を参考にすると、ΔＶthL が分からない場合でも、ＶthL ≒Ｖdd／２で、連続した遅延段２段で電源ノイズの影響を吸収できれば良い場合には、（７６）式と（７７）式の左辺は、ΔＶdd／Ｖddに置き直すことが可能である。即ち、次の式が得られる。
【０１７１】
【数７８】
0004449193.tif 000011
【数７９】
0004449193.tif 000012
【０１７２】
第２の回路例
図１６は本発明に係る遅延回路の第２の実施形態を適用した第２の回路例を示す回路図である。
図示のように、本例の遅延回路は、図１５に示す本実施形態の第１の回路例と異なる点は、本例の遅延回路において制御電圧あるいはバイアス電圧として供給されるＶcntp1 、Ｖcntp2 、Ｖcntn1 、Ｖcntn2 のうち、Ｖcntp2 とＶcntn2 については、ＡＣ的加算手段が設けられているが、Ｖcntp1 とＶcntn1 については、キャパシタの分圧によるＡＣ的加算手段が設けられているのではなく、電源電圧の変動の影響を防ぎ、ゲートソース間電圧を安定化させるためのキャパシタＣdp1 ，Ｃsn1 のみ設けられている点である。
【０１７３】
トランジスタＮＭ１１のＶgsにおける電源電圧の変動ΔＶddによる影響を発生しにくくする手段として、Ｎ１１のゲート入力ラインと接地ラインとの間にキャパシタＣsn1 が設けられており、トランジスタＰ１１のＶgsにおける電源電圧の変動による影響を発生しにくくする手段として、Ｐ１１のゲート入力ラインと電源ラインとの間にキャパシタＣdp1 が設けられている。即ち、ΔＶｃｎ１＝０、ΔＶｃｐ１＝０である。このため、入力される制御電圧またはバイアス電圧Ｖcntp1 とＶcntn1 は、電源電圧Ｖddの変動による影響を受けることなく、遅延部２００ａに供給される。
【０１７４】
遅延部２００ａにおいて、例えば、初段の遅延段では、ＣＭＯＳインバータの電源ライン側に接続されている電流源トランジスタＰ１１のゲートに、制御電圧Ｖcp1 ＝Ｖcntp1 が印加され、電流源トランジスタＰ１２のゲートに、制御電圧Ｖcp2 ＝Ｖcntp2 ＋ΔＶcp2 が印加される。
一方、ＣＭＯＳインバータの接地ライン側に接続されている電流源トランジスタＮ１１のゲートに、制御電圧Ｖcn1 ＝Ｖcntp1 が印加され、電流源トランジスタＮ１２のゲートに、制御電圧Ｖcn2 ＝Ｖcntp2 ＋ΔＶcn2 が印加される。
【０１７５】
トランジスタＮ１２のＶｇｓへのＡＣ的な加算手段は、Ｎ１２のゲート入力ラインと接地ラインとの間に設けられたキャパシタＣｓｎ２とＮ１２のゲート入力ラインと電源ラインとの間に設けられたキャパシタＣｄｎ２からなるＡＣ的な分圧回路で構成され、トランジスタＰ１２のＶｇｓへのＡＣ的な加算手段は、Ｐ１２のゲート入力ラインと電源ラインとの間に設けられたキャパシタＣｄｐ２とＰ１２のゲート入力ラインと接地ラインとの間に設けられたキャパシタＣｓｐ２からなるＡＣ的な分圧回路で構成されている。即ち、電源電圧Ｖddの変動ΔＶddによって制御電圧Ｖcntn2 とＶcntp2 に与える影響ΔＶcn2 とΔＶcp2 は、それぞれ次式によって求まる。
【０１７６】
【数８０】
ΔＶcn2 ＝｛Ｃdn2 ／（Ｃsn2 ＋Ｃdn2 ）｝×ΔＶdd…（８０）
【数８１】
｜ΔＶcp2 ｜＝｛Ｃsp2 ／（Ｃdp2 ＋Ｃsp2 ）｝×ΔＶdd…（８１）
キャパシタＣsn2 ，Ｃdn2 及びＣdp2 ，Ｃsp2 の値は、ＡＣ的分圧とＤＣ的な分圧が一致するような比に設定する。即ち、次式が得られる。
【０１７７】
【数８２】
｛Ｃdn2 ／（Ｃsn2 ＋Ｃdn2 ）｝＝（Ｖcntn2 ／Ｖdd）…（８２）
【数８３】
｛Ｃsp2 ／（Ｃdp2 ＋Ｃsp2 ）｝＝（｜Ｖcntp2 ｜／Ｖdd）…（８３）
【０１７８】
したがって、ΔＶcn2 とΔＶcp2 は、それぞれ次式によって求まる。
【数８４】
ΔＶcn2 ＝（Ｖcntn2 ／Ｖdd）×ΔＶdd…（８４）
【数８５】
ΔＶcp2 ＝（Ｖcntp2 ／Ｖdd）×ΔＶdd…（８５）
【０１７９】
ここで、ΔＶｃｎ＝０、ΔＶｃｐ１＝０および（８４）式、（８５）式を（７８）式と（７９）式へ代入してまとめると、電源ノイズの影響を小さくできるトランジスタサイズの比は、次式によって与えられる。
【０１８０】
【数８６】
｛（Ｗn1／Ｌn1）／（Ｗn2／Ｌn2）｝
≒｛（Ｖcntn2 −Ｖthn )(Ｖcntn2 ＋Ｖthn)｝／｛（Ｖcntn1-Ｖthn)**2 ｝…（８６）
【数８７】
｛（Ｗp1／Ｌp1）／（Ｗp2／Ｌp2）｝
≒｛（Ｖcntp2 −Ｖthp)( Ｖcntp2 ＋Ｖthp)｝／｛（Ｖcntp1-Ｖthp)**2 ｝…（８７）
【０１８１】
例えば、Ｖcntn1 ≒｜Ｖcntp1 ｜≒(1/2)Vdd、Ｖcntn2 ≒｜Ｖcntp2 ｜≒（√5/6)Ｖdd≒0.373 Ｖdd、さらにＶthn ≒｜Ｖthp ｜≒(1/6) Ｖddの場合に、｛(Wn1／Ｌn1）／（Ｗn2／Ln2)｝≒｛(Wp1／Ｌp1) ／（Wp2 ／Ｌp2) ｝≒１となる。
【０１８２】
このような回路構成にすることで、好適には、Ｖcntn１とＶcntp１の方を、チャージポンプ出力に連なる制御電圧専用の供給ラインとして用いて、Ｖcntp2 とＶcntn2 の方を、電源ノイズの影響を低減するためのバイアス電源専用の供給ラインとして用いるというように目的を分けて設計することができる。
さらに好適には、Ｖcntn2 を発生するバイアス回路およびＶcntp2 を発生するバイアス回路１３０と１３２を設けて、それらのバイアス回路は電源ノイズの影響を低減するためのＤＣ的な加算手段としての働きをさせる。
【０１８３】
バイアス電圧Ｖcntn2 を発生するバイアス回路１３２において、電流源トランジスタＮ１２のゲート入力ラインと接地ラインとの間に、抵抗成分Ｒｓｎ２と電流源トランジスタＮ１２のゲート入力ラインと電源ラインとの間の抵抗成分Ｒｄｎ２の分圧比により、次式に示す分圧電圧Ｖcntn2 が発生される。
【０１８４】
【数８８】
Ｖcntn2 ＝｛Ｒsn2 ／（Ｒsn2 ＋Ｒdn2 ）｝×Ｖdd…（８８）
【０１８５】
バイアス電圧Ｖcntp2 を発生するバイアス回路１３０において、電流源トランジスタＰ１２のゲート入力ラインと電源ラインとの間の抵抗成分Ｒｄｐ２と電流源トランジスタＰ１２のゲート入力ラインと接地ラインとの間の抵抗成分Ｒｓｐ２の分圧比により、次式に示す分圧電圧Ｖcntp2 が発生される。
【０１８６】
【数８９】
｜Ｖcntp2 ｜＝｛Ｒdp2 ／（Ｒdp2 ＋Ｒsp2 ）｝×Ｖdd…（８９）
【０１８７】
ＤＣ的な加算は、当然なことながら、（８８）式、（８９）式より、それぞれ次式のように求められる。
【０１８８】
【数９０】
ΔＶcn2 ＝（Ｖcntn2 ／Ｖdd）×ΔＶdd…（９０）
【数９１】
ΔＶcp2 ＝（Ｖcntp2 ／Ｖdd）×ΔＶdd…（９１）
【０１８９】
本例の遅延回路において、キャパシタからなるＡＣ的な加算手段だけでなく、抵抗素子で構成されるＤＣ的な加算手段も備わっているため、広い周波数成分の電源ノイズに対して有効である。
【０１９０】
第３の回路例
図１７は本発明に係る遅延回路の第２の実施形態を適用した第３の回路例を示す回路図である。本回路例が図１６に示す第２の回路例と異なる点は、制御電圧あるいはバイアス電圧として供給されるＶcntp1 、Ｖcntp2 、Ｖcntn1 、Ｖcntn2 のうち、Ｖcntp2 とＶcntn2 が共通のラインで供給される点である。
【０１９１】
図１７に示すように、遅延部２００ａにおいて、各遅延段の電源ライン側の電流源トランジスタに供給される制御電圧Ｖcp2 ＝Ｖcntp2 ＋ΔＶcp2 と接地ライン側の電流源トランジスタに供給される制御電圧Ｖcn2 ＝Ｖcntn2 ＋ΔＶcn2 は、同じ制御電圧ラインで供給される。
【０１９２】
例えば、初段の遅延段において、接地ライン側の電流源トランジスタＮ１２のゲート入力ラインと電源ライン側の電流源トランジスタＰ１２のゲート入力ラインは共通であり、概ね、トランジスタＮ１２とトランジスタＰ１２の実効的なゲートソース間電圧が同じになるような制御電圧（Ｖcp2 とＶcn2 ）が基準電圧発生回路１４０により供給される。
【０１９３】
即ち、次の式が成り立つ。
【数９２】
Ｖcntn2 −Ｖthn ≒｜Ｖcntp2 −Ｖthp ｜…（９２）
【０１９４】
ところで、Ｖcntn2 ＋｜Ｖcntp2 ｜＝Ｖddであるから、次の式が得られる。
【数９３】
Ｖcntn2 ≒（Ｖdd＋Ｖthn −｜Ｖthp ｜）／２≒Ｖdd／２…（９３）
【数９４】
｜Ｖcntp2 ｜≒（Ｖdd＋｜Ｖthp ｜−Ｖthn ）／２≒Ｖdd／２…（９４）
【０１９５】
図１７に示すように、ＤＣ的加算手段を兼ねた基準電圧発生回路は、好適には、電流源トランジスタＮ１２とＰ１２の共通のゲート入力ラインと接地ラインとの間の抵抗成分Ｒｓ２と、電流源トランジスタＮ１２とＰ１２の共通のゲート入力ラインと電源ラインとの間の抵抗成分Ｒｄ２で構成されている分圧回路１４２を含む。
【０１９６】
即ち、バイアス電圧は、ＤＣ的な分圧により生成される。
【数９５】
Ｖcntn2 ＝｛Ｒs2／（Ｒs2＋Ｒd2）｝×Ｖdd≒Ｖdd／２…（９５）
【数９６】
｜Ｖcntp2 ｜＝｛Ｒd2／（Ｒs2＋Ｒd2｝×Ｖdd≒Ｖdd／２…（９６）
なお、ここで、Ｒｓ２≒Ｒｄ２である。
抵抗部分Ｒｓ２，Ｒｄ２はＭＯＳトランジスタなどで形成しても良い。
【０１９７】
また、図１８に示すように、ＤＣ的加算手段を兼ねた基準電圧発生回路は、好適には、電源ライン側に設けられたＶthp 分の電圧を発生するためのゲートとドレインが接続したＰＭＯＳトランジスタと、接地ライン側に設けられたＶthn 分の電圧を発生するためのゲートとドレインが接続したＮＭＯＳトランジスタと、上記、２つのトランジスタのドレイン間を直列に接続する同じ抵抗値の２つの抵抗素子Ｒｄ２とＲｓ２からなる分圧回路１４２ａを含む。分圧回路１４２ａにおいて、２つの抵抗素子ｄ２とＲｓ２の接続中点より基準電圧（バイアス電圧）が出力される。
なお、図１８において、分圧回路１４２ａを除けば、他の各構成部分は、図１７に示す第３の回路例とほぼ同じである。
【０１９８】
遅延部２００ａにおいて、例えば、初段の遅延段の電流源トランジスタＮ１２のＶｇｓへのＡＣ的な加算手段及び電流源トランジスタＰ１２のＶｇｓへのＡＣ的な加算手段は、共通のゲート入力ラインと接地ラインのと間に設けられたキャパシタＣｓ２と共通のゲート入力ラインと電源ラインとの間に設けられたキャパシタＣｄ２によるＡＣ的な分圧による。なお、図１７及び図１８において、Ｃｓ2 ≒Ｃｄ2 である。
即ち、遅延部２００ａの電源ライン側電流源トランジスタに供給される制御電圧Ｖｃｐ２及び接地ライン側トランジスタに供給される制御電圧Ｖｃｎ２は、それぞれ次式によって求まる。
【０１９９】
【数９７】
ΔＶcn2 ＝｛Ｃd2／（Ｃs2＋Ｃd2）｝×ΔＶdd≒ΔＶdd／２…（９７）
【数９８】
｜ΔＶcp2 ｜＝｛Ｃs2／（Ｃd2＋Ｃs2）｝×ΔＶdd≒ΔＶdd／２…（９８）
【０２００】
さて、バイアス電圧側、即ち、電圧Ｖcntn2 とＶcntp2 側において、Ｖcntn2≒｜Ｖcntp2 ｜≒Ｖdd／２であり、制御電圧側、即ち、電圧Ｖcntn1 とＶcntp1側においても、Ｖcntn1 ≒｜Ｖcntp1 ｜≒Ｖdd／２であるとすると、（８６）式と（８７）式より、電源ノイズの影響を小さくできるトランジスタサイズの比は、次式によって与えられる。
【０２０１】
【数９９】
｛(Wn1／Ln1)／(Wn2／Ln2)｝＝［｛( Ｖdd／２）＋Ｖthn)／｛( Ｖdd／２）−Ｖthn ｝］…（９９）
【数１００】
｛(Wp1／Lp1)／(Wp2／Lp2)｝＝［｛( Ｖdd／２）＋｜Ｖthp ｜）｝／｛( Ｖdd／２）−｜Ｖthp ｜｝］…（１００）
【０２０２】
例えば、Ｖthn ≒｜Ｖthp ｜≒(1/6) Ｖddの場合、｛(Wn1／Ln1)／（Wn2 ／Ln2)｝≒｛(Wp1／Lp1)／（Wp2 ／Lp2)｝≒２となる。
【０２０３】
このような回路構成にすると、ＡＣ的加算手段に必要なキャパシタの個数とＤＣ的加算手段に必要な抵抗素子の個数が半分にできるし、好適には、制御電圧の反転電圧を発生させるための基準電圧（≒Ｖdd／２）発生回路の出力をそのまま利用することにより、回路規模の増加を遅延段の電流源トランジスタの増加のみに抑えられるという利点がある。
【０２０４】
図２０は、図１７及び図１８に示す本発明の第２の実施形態を適用した第３の回路例を電圧制御発振回路に適用した場合のシミュレーションの結果を示している。図２０において、Ｗ4 が電源ノイズがない場合のシミュレーション波形で、Ｗ5 が電源ノイズがある場合の従来例を用いたシミュレーション波形で、Ｗ6 が電源ノイズがある場合の本第３の回路例を用いたシミュレーション波形である。図示のように、本発明の第２の実施形態を適用した遅延回路により、電源ノイズによる影響が大幅に低減され、ジッタが大幅に低減できることが明らかである。
【０２０５】
図１９に本発明の第２の実施形態の第３の回路例のさらに別の構成例を示す。
図１８に示した構成例と異なる点は、遅延段を構成するインバータが差動構成になっている点である。このように差動構成の遅延段にはなっているが、遅延時間の制御電圧依存性は、カレントミラー型のような本当の差動型の遅延段の特性よりも、インバータ型の遅延段の特性に近いため、本発明の電源ノイズの影響を低減する方法を適用できる。
【０２０６】
第３の実施形態
本実施形態では、上述した本発明の第１及び第２実施形態における電源ノイズの影響の低減方法を適用した電圧制御遅延回路、あるいは、電圧制御発振器の制御電圧範囲、発振周波数範囲を拡大する方法にを明らかにする。
【０２０７】
まず、ここで、τofi を遅延段出力立ち下がり時の遅延時間、τori を遅延段出力立ち上がり時の遅延時間とすると、電流源型の遅延段について、本発明の第１あるいは第２の実施形態における電源ノイズの影響の低減方法をまとめた式は以下のように書き表せる。
【０２０８】
【数１０１】
0004449193.tif 000013
【０２０９】
【数１０２】
Δτori ＝τori ｛( ΔＶthL ／ＶthL)−［２Σ｛(Wpj/Lpj)(｜Ｖcntpj −Ｖthp ｜) ｋcpj ΔＶdd｝／Σ｛(Wpj/Lpj)  (Ｖcntpj −Ｖthp)**2 ｝］）…（１０２）
【０２１０】
さて、Ｖdd−ＶthL ≒VthL≒Ｖdd／２で、Ｖcntnj ＝｜Ｖcntpj ｜＝Ｖctypとすると、（１０１）式と（１０２）式は、下記に変形される。
【０２１１】
【数１０３】
Δτofi ＝τofi ×( ΔＶdd／Ｖdd) ×｛１−( ｛Ｖdd／（Ｖctyp−Ｖthn)｝｛２Σ｛(Wnj/Lnj) ｋcnj ｝／Σ(Wnj/Lnj) ］）…（１０３）
【０２１２】
【数１０４】
Δτori ＝τori ×( ΔＶdd／Ｖdd) ×｛１−（｛Ｖdd／（Ｖctyp−｜Ｖthp｜) ｝［２Σ｛(Wpj/Lpj) ｋcpj ｝／Σ(Wpj/Lpj) ］…（１０４）
【０２１３】
（１０３）式と（１０４）式において、｛Ｖdd／（Ｖctyp−Ｖthn)｝及び｛Ｖdd／（Ｖctyp−｜Ｖthp ｜) ｝の項は、電源電圧Ｖddや制御電圧Ｖctypに関係なく、一定の値に保てば、特定のｋcnj 、ｋcpj 、Ｗnj/ Ｌnj、Ｗpj/ Ｌpjの組み合わせでも、制御電圧Ｖctypに関係なくΔτofi ≒Δτori ≒０とすることができる。即ち、次式を満足するようなフィードバックループを設ければ良い。
【０２１４】
【数１０５】
ｋ1 ×Ｖdd≒Ｖctyp−Ｖthn           …（１０５）
【０２１５】
ただし、Ｖctypに追従してＶddも変化するため、Ｖctypに対する遅延時間の変化率（即ち、ＶＣＯ回路のゲイン）が約２／３に落ちて発振周波数域が狭くなることと、Ｖctypの電圧に従って、遅延段出力の振幅が変化するため、他の回路とのインターフェイスを考えなければいけないことに注意する必要がある。さらに、外付け回路で遅延段のＶddを発生させる場合には、Ｖctypの最大電圧に対応したＶddの最大電圧がデバイスの最大電圧を越える恐れがあることなどに、注意を要する。
【０２１６】
図２１は、本発明の第３の実施形態の遅延回路、電圧制御遅延回路及び電圧制御発振回路を示す構成図である。
図示のように、本実施形態では、電源ノイズの影響を低減できる制御電圧範囲、発振周波数範囲を拡大するため、制御電圧と電源電圧が一定の関係を保つ手段が設けられる。
【０２１７】
図２１では、ＰＬＬ、またはＤＬＬにより制御電圧Ｖcntn1 を制御して、Ｖcntn1 により遅延回路（または電圧制御遅延回路、電圧制御発振回路）に供給される電源電圧Ｖddを制御する場合の回路例である。
なお、図２２は、ＰＬＬ、ＤＬＬにより遅延回路に供給される電源電圧Ｖddを制御し、さらに電源電圧ＶddによりＶcntn1 を制御する場合の回路例である。さらに、図２３は（１０５）式の関係を成り立たせるための参照電圧Ｖcmp を発生するための参照電圧発生回路１７０を示す回路図である。
【０２１８】
図２３において、参照電圧Ｖcmp は、次式によって与えられる。
【数１０６】
Ｖcmp ＝｛Ｒ1 ／（Ｒ1 ＋Ｒ2 ）｝×（Ｖdd−ＶGS）＋ＶGS…（１０６）
【０２１９】
さらに、図２１及び図２２に示す回路において、Ｖctyp＝Ｖcmp になるように制御されるので、（１０２）式、（１０３）式より、次式が得られる。
【数１０７】
（Ｒ2 ／Ｒ1 ）＝｛（１−ｋ1 ）／ｋ1 ｝…（１０７）
【数１０８】
ＶGS＝｛１／（１−ｋ1 ）｝×Ｖthn …（１０８）
【０２２０】
（１０８）式より、図２３における電圧ＶGSを発生するトランジスタは、ｋ1の値によっては、２段あるいは３段でも良い。また、ＶGSを発生するトランジスタがなく抵抗だけの分圧による場合でもある程度の効果は得られる。
【０２２１】
（１０３）式、（１０４）式における｛Ｖdd／（Ｖctyp−Ｖthn)｝及び｛Ｖdd／（Ｖctyp−｜Ｖthp ｜) ｝の値を一定に保つその他の方法として、これらの項とｋcnj やｋcpj を掛け合わせた値の変動を少なくする方法が考えられる。ｋcnj とｋcpj は、（７４）式、（７５）式で与えられるが、これらのキャパシタを接合容量で形成したとする。
【０２２２】
第４の実施形態
図２４は、本発明の遅延回路、電圧制御遅延回路または電圧制御発振回路の第４の実施形態を示す回路図である。本実施形態では、電源ノイズの影響を低減できる制御電圧範囲、発振周波数範囲を拡大するため、ＡＣ的加算手段を構成する容量素子に電圧可変容量素子、即ち接合容量素子を用いる。
【０２２３】
通常、半導体素子に生成される接合容量Ｃｊの容量値は、次式によって与えられる。
【数１０９】
Ｃj （ＶBD) ≒Ｃ0 ／｛（Ｖpb＋ＶBD)**mj ｝…（１０９）
【０２２４】
（１０９）式において、ＶBDは外部からＰＮ接合に印加される逆バイアス電圧、Ｃｊ（ＶBD）は、電圧ＶBDが印加されるときの容量値、Ｖｐｂ及びｍｊは、デバイス定数である。
通常シリコン（Ｓi ）半導体チップの中では、Ｖpb≒１．０Ｖ、ｍj ≒０．５の程度の値をとるが、周波数逓倍やパラメトリック増幅用のパラクタには、傾斜接合（ｍ≒1/3 ）、階段接合（ｍj ≒1/2 ）が多く使われ、電子同調用の可変容量ダイオードには、超階段接合（ｍj ≒1/2 〜8 ）が多く使われる。
【０２２５】
図２４に対応した接合容量の電圧依存性の式は、次のように与えられる。
Ｃdnj ≒Ｃdn0j／｛（Ｖpb＋Ｖdd−Ｖcntnj)**ｍjp｝
Ｃsnj ≒Ｃsn0j／｛（Ｖpb＋Ｖcntnj)**ｍjn｝
Ｃspj ≒Ｃsp0j／｛（Ｖpb＋Ｖdd−｜Ｖcntpj ｜)** ｍjn｝
Ｃdpj ≒Ｃdp0j／｛（Ｖpb＋｜Ｖcntpj ｜)** ｍjp｝
となる。ある電圧における規格化した変化率ΔＣj ／Ｃj は、次式によって与えられる。
【数１１０】
ΔＣj ／Ｃj ≒−ｍj ＶBD／（Ｖpb＋ＶBD）…（１１０）
【０２２６】
標準の電源電圧Ｖdd、標準の制御電圧Ｖcntnj ＝｜Ｖntpj｜＝Ｖctypにおいて、ドレイン電圧の変化ΔＶcnj 、Δ｜Ｖcpj ｜に対する各々の容量素子の規格化した変化率ΔＣj ／Ｃj は、次のようになる。
【０２２７】
ΔＣdnj ／Ｃdnj ≒  ｍjp×ΔＶcnj ／（Ｖpb＋Ｖdd−Ｖctyp）
ΔＣsnj ／Ｃsnj ≒−ｍjn×ΔＶcnj ／（Ｖpb＋Ｖctyp）
ΔＣspj ／Ｃspj ≒  ｍjn×Δ｜Ｖcpj ｜／（Ｖpb＋Ｖdd−Ｖctyp）
ΔＣdpj ／Ｃdpj ≒−ｍjp×Δ｜Ｖcpj ｜／（Ｖpb＋Ｖctyp）
【０２２８】
（７３）式、（７４）式より次の式が得られる。
【数１１１】
0004449193.tif 000014
【０２２９】
【数１１２】
0004449193.tif 000015
【０２３０】
（１０３）式と（１０４）式における｛Ｖdd／（Ｖctyp−Ｖthn)｝及び｛Ｖdd／（Ｖctyp−｜Ｖthp ｜) ｝の項をそれぞれ次式のようにおく。
【０２３１】
【数１１３】
ｋvn＝｛Ｖdd／（Ｖctyp−Ｖthn)｝
…（１１３）
【数１１４】
ｋvp＝｛Ｖdd／（Ｖctyp−｜Ｖthp ｜）｝
…（１１４）
【０２３２】
標準の電源電圧Ｖdd、標準の制御電圧Ｖcntnj ＝｜Ｖcntpj ｜＝Ｖctypにおいて、制御電圧の変化ΔＶctypに対するｋvn、ｋvpの規格化した変化率Δｋvn／ｋvn、Δｋvp／ｋvpは、それぞれ次の式によって求まる。
【数１１５】
Δｋvn／ｋvn≒−ΔＶctyp／（Ｖctyp−Ｖthn)…（１１５）
【数１１６】
Δｋvp／ｋvp≒−ΔＶctyp／（Ｖctyp−｜Ｖthp ｜) …（１１６）
【０２３３】
標準の制御電圧Ｖctypをずらしても、電源ノイズの影響を低減する効果が同じように得られるためには、（１１１）式、（１１２）式と（１１５）式、（１１６）式の相対変化率がお互いにキャンセルし合えば良い。したがって、次の式が得られる。
【０２３４】
【数１１７】
0004449193.tif 000016
【０２３５】
【数１１８】
0004449193.tif 000017
【０２３６】
例えば、仮に、Ｖctyp＝Ｖdd／２、Ｖthn ＝｜Ｖthp ｜＝Ｖdd／６、ｋcnj ＝ｋcpj ＝ｋcj、Ｖpb=1Ｖとして、そして、仮に、ｍjn＝ｍjp＝ｍj とすると、ｍｊは、次式のように求められる。
【数１１９】
ｍj ＝（３／４）｛１／（１−ｋcj) ｝｛( ２＋Ｖdd) ／Ｖdd｝…（１１９）
【０２３７】
したがって、
ｋcj＝１／２、Ｖdd＝３．３Ｖのとき、ｍj ≒２．４
ｋcj＝１／２、Ｖdd＝２．２Ｖのとき、ｍj ≒２．９
ｋcj＝１／６、Ｖdd＝３．３Ｖのとき、ｍj ≒１．４
ｋcj＝１／６、Ｖdd＝２．２Ｖのとき、ｍj ≒１．７
の超階段接合の可変容量ダイオードを用いれば良い。
【０２３８】
Ｃsnj とＣdnj のうちのどちらか一方、Ｃdpj とＣspj のうちのどちらか一方を電圧依存性のない容量素子にした場合（例えば、プロセスとしてＰ＋拡散層かＮ＋拡散層のどちらか一方だけ超階段接合の可変容量ダイオードを形成可能にした場合）は、（１１１）式のΔＣsnj ＝０またはΔＣdnj ＝０、（１１２）式のΔＣdpj ＝０またはΔＣspj ＝０に相当するので、逆にｍj には、２倍の値が必要になる。即ち、ｍｊは次式によって求められる。
【０２３９】
【数１２０】
ｍj ＝（３／２）｛１／（１−ｋcj) ｝｛( ２＋Ｖdd) ／Ｖdd｝…（１２０）
【０２４０】
したがって、
ｋcj＝１／２、Ｖdd＝３．３Ｖのとき、ｍj ≒４．８
ｋcj＝１／２、Ｖdd＝２．２Ｖのとき、ｍj ≒５．７
ｋcj＝１／６、Ｖdd＝３．３Ｖのとき、ｍj ≒２．９
ｋcj＝１／６、Ｖdd＝２．２Ｖのとき、ｍj ≒３．４
の超階段接合の可変容量ダイオードを用いれば良い。
【０２４１】
ただし、ウェハ製造工程において、超階段接合の不純物プロファイルを形成するため、パターニング工程とインプラ工程が必要であり、既存のインプラをうまく組み合わせるなどの工程増加を減らすような工夫が必要である。また、接合面におけるＰＮ両方の不純物濃度が高いとブレークダウン電圧が低下したりリーク電流が増加したりすることがあるので注意を要する。
【０２４２】
なお、超階段接合容量素子を形成する場合に、ウェハプロセスが複雑になり、その結果、半導体チップのコストアップにつながる可能性が高い。この問題を解決するために、疑似的な可変容量素子によって制御電圧を制御する方法が有効である。
【０２４３】
第５の実施形態
図２５は、本発明の遅延回路、電圧制御遅延回路または電圧制御発振回路の第５の実施形態を示す回路図である。図示のように、本実施形態では、疑似的な可変容量素子を用いて制御電圧Ｖcntn2 及びＶcntp2 を生成するＡＣ的加算手段を構成することによって、電源ノイズの影響を低減できる制御電圧範囲、発振周波数範囲の拡大を実現する。本実施形態では、疑似的な可変容量素子を用いることにより、超階段接合の容量素子を不要にし、ウェハプロセスの簡略化をはかり、製造コストの抑制を実現する。
【０２４４】
図２６は、本発明の疑似的な可変容量素子の構成を示す回路図である。
図示のように、疑似的な可変容量素子１６０は、２の冪乗に従って容量値が設定されたｎ個のキャパシタと、それぞれのキャパシタに接続されたｎ個のインバータと、これらのインバータに制御信号を供給する容量分圧比選択回路１６２によって構成されている。
【０２４５】
キャパシタの一方の端子が共通に接続され、他方の端子がそれぞれインバータの出力端子に接続されている。インバータの入力端子は容量分圧比選択回路１６２に接続されている。容量分圧比設定回路１６２は、入力される容量分圧比設定信号Ｓcnにしたがってそれぞれのインバータに制御信号を出力する。インバータの出力信号Ｂ０，Ｂ１，…，Ｂ（ｎ−１）に応じて、各キャパシタの容量が制御される。
例えば、インバータの出力がハイレベルのとき、そのインバータの出力端子に接続されているキャパシタは電源ラインに接続した容量素子として働く。一方、インバータ出力信号がローレベルのとき、そのインバータの出力端子に接続されているキャパシタは接地ラインに接続した容量素子として働く。
【０２４６】
この可変容量素子１６０をＡＣ的加算手段として用いた場合、インバータ出力がハイレベルのときＢi ＝１、インバータ出力がローレベルのときＢi ＝０とすると、電源電圧の変動を制御電圧やバイアス電圧にフィードバックする割合ｋcjは、次の式によって与えられる。
【０２４７】
【数１２１】
0004449193.tif 000018
即ち、ｋｃj は０から１まで、１／２**(n-1) 刻みで可変できる。
【０２４８】
図２７が疑似的に可変な特性にするための制御回路の例である。例えば、割り込み信号が発生し、モードが変化したときに、モード毎の初期設定プログラムにより、疑似的な可変容量素子や可変の抵抗分圧回路に対して、電源電圧、温度またはプロセスバラツキが標準の状態でモードとしては最適とされる設定をまず与える。そして、実際は諸条件が異なり、制御電圧が変わっているので、好適には、ＡＤ変換器で時々制御電圧をモニターして、電源ノイズの影響が小さくなるように再設定しフィールドバックをかけていく。
【０２４９】
このような制御を行なうことで、制御電圧が変化しても、ほぼ電源ノイズの影響を低減した状態を保つことが可能である。
制御系の回路規模は非常に大きいが、ドットクロックを発生させるためのＰＬＬ回路をマイクロコンピュータなどの半導体チップに搭載した場合などは、ハードウェアの増加はほとんどなく、ソフトウェア（プログラム）の改良のみによってほとんど実現できるので、コストの増加が必要最小限に抑制しながら、電源ノイズの影響を低減できる遅延回路、電圧制御遅延回路または電圧制御発振回路を実現できる。
なお、図示しないが図３、図９、図１５、図１６、図１７、図２４、図２５に示した遅延段を図１９に示したような差動構成の遅延段に置き換えた実施形態においても、本発明の電源ノイズの影響を低減する効果を得ることができる。
【０２５０】
第６の実施形態
本発明の第６の実施形態では、相反する遅延時間の電源電圧依存性を有する２種類以上の遅延段群の組み合わせによって複合遅延回路を構成することによって、遅延回路全体の遅延時間が電源電圧の依存性を低減できる遅延回路、電圧制御遅延回路または電圧制御発振回路を提供する。
【０２５１】
図２８は、従来のインバータ型遅延段を用いた電圧制御発振回路の一例を示す回路図である。図示のように、インバータ型の遅延段を用いたＶＣＤやＶＣＯにおいては、出力信号を取り出したり、スタンバイのとき回路を停止させたり、複数の位相がずれた信号を取り出したり、あるいは、汎用性を持たせるため遅延段の段数を可変にしたりするために、少なくとも遅延回路の１〜２箇所には、バッファとしてのインバータや、論理ゲートとしてのＮＡＮＤゲートやＮＯＲゲートやトランスミッションゲートが組み込まれることが多い。
【０２５２】
さて、このようなバッファや論理ゲートには、制御信号やバイアス信号が入力されていないので、電源ノイズの影響を受ける。このため、この部分については電源ノイズがあると遅延時間の変動が発生してしまう。
【０２５３】
電源電圧をＶdd、ＭＯＳトランジスタのしきい電圧をＶtht とすると、バッファや論理ゲート部分の遅延時間τB は、概ね、次式によって求まる。
【数１２２】
τB ∝Ｖdd／（Ｖdd−Ｖtht)**2       …（１２２）
【０２５４】
ところで、電源ライン側と接地ライン側の両方に電流源のトランジスタを設けた電流源型の遅延段の遅延時間τA は、制御電圧をＶcnt とすると、概ね、次式によって求まる。
【数１２３】
τA ∝Ｖdd／（Ｖcnt −Ｖtht)**2     …（１２３）
【０２５５】
また、シャント型の遅延段の遅延時間τS は、制御電圧をＶsht とすると、概ね、次式によって求まる。
【数１２４】
τS ∝｛Ｖsht −Ｖtht(ＶSB) ｝/(Ｖdd−Ｖtht)**2 …（１２４）
【０２５６】
したがって、バッファや論理ゲートの遅延時間は電源電圧に反比例し、電源電圧が高くなると遅延時間は小さくなる。逆に、電流源型の遅延段の遅延時間は電源電圧に比例し、電源電圧が高くなると遅延時間は大きくなる。シャント型の遅延段の遅延時間は電源電圧の２乗で反比例し、電源電圧が高くなると遅延時間が小さくなる。
【０２５７】
第１の回路例
図２９は、本実施形態の遅延回路における遅延部の第１の回路例を示す回路図である。図示のように、遅延部３００ａは、異なる電源電圧依存性を持つ２種類の遅延段、即ち、Ａタイプ遅延段とＢタイプ遅延段をそれぞれ隣り合わせて構成されている。
【０２５８】
図３０は、Ａタイプ遅延段とＢタイプ遅延段の遅延特性を示すグラフである。図３０（ａ）は、Ａタイプ遅延段の遅延特性を示し、同図（ｂ）は、Ｂタイプ遅延段の遅延特性を示している。
なお、ここで、Ａタイプ遅延段は、例えば、電源ライン側または接地ライン側に電流源トランジスタが設けられいるインバータ型の遅延段からなり、Ｂタイプ遅延段は、例えば、シャント型の遅延段、バッファまたは論理ゲートなどからなる。
【０２５９】
図３０（ａ）に示すように、Ａタイプ遅延段は、電源電圧の変動ΔＶddに対して、遅延時間の変化ΔτA が正の特性を示す。即ち、電源電圧Ｖddの増加に伴い、遅延時間τA が増加し、逆に電源電圧Ｖddが低下すると、遅延τA が低下する。これに対して、図３０（ｂ）に示すように、Ｂタイプ遅延段は、電源電圧の変動ΔＶddに対して、遅延時間の変化ΔτB が負の特性を示す。即ち、電源電圧Ｖddの増加に伴い、遅延時間τA が低下し、逆に電源電圧Ｖddが低下すると、遅延τA が増加する。
【０２６０】
このように互いに相反する遅延特性を持つ２種類の遅延段を組み合わせることによって、構成された遅延部３００ａにおいて、電源電圧Ｖddが変化した場合、隣り合うＡタイプ遅延段とＢタイプ遅延段の遅延時間の変化が互いに打ち消し合うので、遅延部全体の遅延時間の変化を抑制できる。特に、Ａタイプ遅延段とＢタイプ遅延段それぞれの遅延特性を調整し、電源電圧Ｖddの変化分ΔＶddに対して、それぞれの遅延段の遅延時間の変化の合計が（ΣτA ＋ΣτB ≒０）を満たすように設計することによって、遅延回路の電源電圧依存性をほぼ解消できる。
また、本実施形態の遅延回路によれば、遅延段２段ないし４段程度の遅延時間よりも十分大きな幅の電源ノイズに対して、遅延時間への電源ノイズの影響を低減できる。
【０２６１】
第２の回路例
図３１は、本実施形態の遅延回路における遅延部の第２の回路例を示す回路図である。図示のように、遅延部３００ｂは、異なる電源電圧依存性を持つ２種類の遅延段、即ち、Ｃタイプ遅延段とＢタイプ遅延段をそれぞれ所定の数を用いて構成されている。例えば、図示のように、遅延部３００ｂにおいて、２段のＣタイプ遅延段に続いて、一段のＢタイプ遅延段が接続されている。
【０２６２】
図３２は、Ｃタイプ遅延段の遅延特性を示している。図３２（ａ）に示すように、Ｃタイプ遅延段は、電源電圧の変動ΔＶddに対して、遅延時間の変化ΔτCが正の特性を示す。即ち、電源電圧Ｖddの増加に伴い、遅延時間τA が増加し、逆に電源電圧Ｖddが低下すると、遅延τA が低下する。
即ち、Ｃタイプ遅延段は、Ａタイプ遅延段と同じように、正の遅延特性を持つ。ただし、電源電圧Ｖddの変化量ΔＶddに対して、Ｃタイプ遅延段の遅延時間変化量ΔτC がＡタイプ遅延段の遅延時間変化量より小さい。即ち、（ΔτC ／ΔＶdd＜ΔτA ／ΔＶdd）。
【０２６３】
Ｃタイプ遅延段は、例えば、Ａタイプ遅延段において電源ノイズの対策が施されたが、電源ノイズの影響が一部残るように形成されている遅延段である。
なお、Ｂタイプ遅延段の遅延特性は、図３２（ｂ）に示すように、負の遅延特性を持つ。また、ここで、Ｂタイプ遅延段は、例えば、シャント型の遅延段、バッファまたは論理ゲートなどからなる。
【０２６４】
上述したように、Ｃタイプ遅延段は、電源ノイズ対策が施された結果、電源電圧依存性がわずかに残っている。これに対して、Ｂタイプ遅延段は、電源ノイズ対策が施されることなく、電源依存性が大きい。このため、図３１に示すように、本実施形態の遅延部３００ｂにおいて、Ｂタイプ遅延段よりＣタイプ遅延段が多く設けられ、遅延部全体の電源電圧依存性の抑制する。例えば、（ΣτC ＋ΣτB ≒０）を満たすように遅延部３００ｂを構成するＣタイプ遅延段及びＢタイプ遅延段の数を設定することによって、Ｃタイプ遅延段の電源電圧依存性とＢタイプ遅延段の電源電圧依存性が互いに打ち消し、遅延部３００ｂの電源電圧依存性をほぼ解消できる。
また、本実施形態の遅延回路によれば、遅延段３段程度の遅延時間よりも十分大きな幅の電源ノイズに対して、遅延時間への電源ノイズの影響を低減できる。
【０２６５】
なお、本実施形態の遅延回路は、図３１に示す構成に限定されることなく、例えば、図３２（ａ）及び（ｂ）に示す遅延特性を持つＡタイプ遅延段とＤタイプ遅延段を適当な割合で構成することも可能である。
【０２６６】
第３の回路例
図３３は、本実施形態の遅延回路における遅延部の第３の回路例を示す回路図である。図示のように、遅延部３００ｃは、異なる電源電圧依存性を持つ複数種類の遅延段、例えば、Ａタイプ遅延段、Ｂタイプ遅延段、Ｃタイプ遅延段及びＥタイプ遅延段をそれぞれ所定の数を用いて構成されている。
例えば、図示のように、遅延部３００ｃにおいて、制御電圧またはバイアス電圧を入力するＡタイプ遅延段の他に、電源ノイズの影響を低減する措置が施されたＥタイプ遅延段と、電源ノイズの影響を受けるバッファや論理ゲートからなるＢタイプ遅延段が設けれている。
【０２６７】
実際のインバータ型の遅延回路においては、途中の遅延段の出力信号を取り出すためのバッファや、遅延段の段数を可変にするための切り替え回路などとして、バッファ、論理ゲートまたはトランスミッションゲートが所々に組み込まれている。バッファや論理ゲートはＢタイプの遅延段として考えられるが、特に遅延段の段数を可変にするための切り替え回路の部分としてＢタイプの遅延段が設けられる。
【０２６８】
このため、バッファや論理ゲートが周辺に存在しない遅延段については、電源ノイズの影響を低減する措置が施されたＥタイプあるいはＦタイプの遅延段が設けられる。
また、バッファや論理ゲートのＢタイプの遅延段が集中して存在する遅延段の段数切り替え回路の前後については、集中したＢタイプの特性を打ち消すためにＡタイプの遅延段か、あるいはＡタイプに近いＣタイプの遅延段として設計して、Ａタイプ遅延段とＢタイプ遅延段、あるいは、Ｃタイプ遅延段とＢタイプ遅延段の複合遅延回路３００ｃ１としての遅延時間への電源ノイズの影響が最も小さくなるように設計する。
【０２６９】
また、バッファや論理ゲートからなるＢタイプ遅延段が比較的孤立して存在する前後の遅延段は、Ｃタイプの遅延段として設計して、ＣタイプとＢタイプの複合遅延回路３００ｃ２としての遅延時間への電源ノイズの影響が最も小さくなるように設計する。
【０２７０】
このような様々な工夫によって、実際のインバータ型の遅延回路、電圧制御遅延回路、電圧制御発振器における遅延時間への電源ノイズの影響を低減することができる。
【０２７１】
第７の実施形態
図３５は、本発明に係る電圧制御発振回路の第７の実施形態を示す回路図である。図示のように、本実施形態の電圧制御発振回路では、複数の遅延段がリング状に接続されてリング発振回路が構成されている。
【０２７２】
遅延回路、電圧制御遅延回路または電圧制御発振回路では、遅延時間、あるいは発振周波数を広い範囲に対応するためなどで、遅延段の段数を可変にすることがしばしば行われている。このような場合、段数の切り替え回路およびその前後には、制御電圧やバイアス電圧の制御を受けないバッファ、論理ゲートまたはトランスミッションゲートが集中して配置されている。
【０２７３】
図３５に示すように、この例では、Ｂタイプ遅延段によって構成されている切り替え回路が設けられている。当該Ｂタイプ遅延段は、例えば、バッファまたは論理ゲートによって構成され、外部から入力される切り替え制御信号に応じて、切り替えを行い、リング発振回路に組み込まれている遅延段の数を切り替えることによって、リング発振回路の発振周波数を切り替える。
【０２７４】
切り替え回路として設けられているＢタイプ遅延段は、制御電圧あるいはバイアス電圧Ｖcntn, Ｖcntpの制御を受けないので、電源ノイズの影響を受けて、遅延時間が変化してしまうことがある。このため、遅延回路全体の遅延時間の電源電圧依存性を抑制するために、図３５に示すように、Ｂタイプ遅延段の前後に、異なる電源電圧依存性を持つ他の遅延段、例えば、Ｃタイプ遅延段が配置され、電圧電圧が変化した場合、これらの遅延段の遅延時間の変化が互いに打ち消すように設計されることによって、遅延回路全体の遅延時間の電源電圧の依存性を低減できる。
【０２７５】
制御電圧の制御を受けないＢタイプ遅延段の前後に、異なる電源電圧依存性を持つ他の遅延段を接続されている回路部分では、不感時間が生じることがある。以下、図３６、３７及び３８を参照しつつ、ラグリードフィルタを用いたＰＬＬ回路における不感時間について説明する。
【０２７６】
図３６はラグリードフィルタを用いたドットクロック発生用のＰＬＬ回路の一例を示す回路図である。なお、ここで、ドットクロックは、例えば、テレビモニタに通常の映像画面に重畳して文字などの情報を表示するために用いられるクロック信号である。このクロック信号は、映像信号を表示するための水平同期信号に同期する必要があるので、通常、水平同期信号を基準クロックとして、ＰＬＬ回路によって生成される。
【０２７７】
図３６に示すＰＬＬ回路は、位相比較器１０、チャージポンプ回路２０−１，２０−２、フィルタ３０、電圧制御発振器（ＶＣＯ）４０及び分周器５０によって構成されている。
分周器５０は、ＶＣＯ４０によって生成されるクロックＦout を分周比設定信号ＳN に応じて設定された分周比Ｎで分周し、分周信号Ｎout を出力する。
位相比較器１０は、基準クロック信号としての水平同期信号Ｈsyncと分周信号Ｎout の位相を比較し、これらの信号の位相差に応じて、アップ信号ＳUPまたはダウン信号ＳDWを出力する。
チャージポンプ回路２０−１，２０−２は、位相比較器１０から出力されるアップ信号ＳUPまたはダウン信号ＳDWに応じて、電流Ｉcp1 とＩcp2 を生成し、フィルタ３０に供給する。
【０２７８】
フィルタ３０は、図示のように、ラグリードフィルタによって構成されている。キャパシタＣ１の容量値は、キャパシタＣ２より十分大きく、即ちＣ１≫Ｃ２である。キャパシタＣ１は、例えば、外付けである。
フィルタ３０によって、チャージポンプ回路２０−１と２０−２の出力電流に応じて、制御信号Ｖcnt が生成される。
ＶＣＯ４０は、制御信号Ｖcnt によって制御された発振周波数で発振し、発振信号Ｆout を出力する。
【０２７９】
なお、図示していないが、ドットクロック信号は、例えば、ＰＬＬ回路の出力信号Ｆout を受けて、水平同期信号Ｈsyncの立ち下がりエッジに同期させて分周を開始する分周器によって発生する。
【０２８０】
図３７に、ラグリードフィルタの動作時の信号波形を示す波形図である。基準クロック信号としての水平同期信号Ｈsyncの立ち上がりエッジと分周器の出力信号Ｎout の立ち下がりエッジの位相差を位相比較器で検出して、チャージポンプ回路を駆動するアップ信号ＳUPまたはダウン信号ＳDWを発生する。水平同期信号Ｈsyncの立ち上がりエッジより分周信号Ｎout の立ち下がりエッジが遅れているときは、アップ信号ＳUPを発生して、水平同期信号Ｈsyncの立ち上がりエッジよりも分周信号Ｎout の立ち下がりエッジが先行しているときは、ダウン信号ＳDWを発生して、同時のときはどちらも発生しない。
【０２８１】
ここで、水平同期信号Ｈsyncの周期をＴ、アップ信号ＳUPまたはダウン信号ＳDWの幅（ＰＬＬのジッタ）をΔＴとする。ラグリードフィルタの出力電圧Ｖcntには、抵抗素子Ｒに生じた電圧変化分Ｓ１と、キャパシタＣ１に生じた電圧変化分Ｓ２が含まれている。
抵抗素子Ｒに生じた電圧変化分Ｓ１は、アップ信号ＳUPまたはダウン信号ＳDWが発生されたΔＴの期間に、抵抗ＲにＩcp1 の電流が流れることによって、ΔＶ1 ＝Ｉcp1 ×Ｒの電圧変化が発生するパルス状の信号Ｓ1 ＝Ｖ1 ×ΔＴの変化である。
キャパシタＣ１に生じた電圧変化分Ｓ２は、ΔＴの時間だけ（Ｉcp1 ＋Ｉcp2）の電流が流れた分の電荷量がアップ信号ＳUPまたはダウン信号ＳDWが終了した後も（Ｃ1 ＋Ｃ2 ）≒Ｃ1 のキャパシタに残っていることによるΔＶ2 ≒（Ｉcp1 ＋Ｉcp2 ）×ΔＴ／（Ｃ1 ＋Ｃ2 ）の電圧変化が（Ｔ±α）≒Ｔの期間続く、時間軸に沿って細長いＳ2 ≒Ｖ2 ×Ｔの変化である。
【０２８２】
ラグリードフィルタ３０においては、位相引込は角速度の変化（∝周波数の変化∝制御電圧の変化）×時間で行なわれるので、Ｓ1 とＳ2 の和より行なわれるが、周波数の引込は、周波数の変化（∝制御電圧の変化）で行なわれるので、電圧変化が元に戻ってしまうＳ1 は関係なくなり、元に戻らないＳ2 のみにより行なわれる。
【０２８３】
したがって、（Ｓ1 ＋Ｓ2 ）／Ｓ2 ∝位相修正量／周波数修正量となり、水平同期信号Ｈsyncの周波数が変化しても、Ｓ1 とＳ2 の比を一定に保つように設定することによって、ＰＬＬ回路が安定した動作が得られる。
【０２８４】
すなわち、図３６に示したＰＬＬ回路では、外付けコンデンサＣ1 の容量値は固定でも、分周器の分周比Ｎを水平同期信号Ｈsyncの周期Ｔに正比例して設定し、チャージポンプ回路２０−１の出力電流Ｉcp1 を固定して、チャージポンプ回路２０−１とチャージポンプ回路２０−２の出力電流値の和（Ｉcp1 ＋Ｉcp2 ）を水平同期信号Ｈsyncの周期Ｔに反比例して設定することで、（Ｓ1 ＋Ｓ2 ）／ΔT ∝位相引込量／位相のずれ量の比（＝１回にどの位の割合で修正するか）、および、（Ｓ1 ＋Ｓ2 ）／Ｓ2 ∝位相引込量／周波数引込量の比が一定になり、安定した特性を得ることが可能である。また、ＶＣＯ４０は、ほとんど一定の周波数で動作すれば良い。
【０２８５】
大規模集積回路に搭載した場合、ΔＶ１の電圧は、数百ｍＶよりは大きくできないので、固定の電圧にするか２〜３倍可変にするか位の選択しかできない。したがって、Ｉcp1 を固定の電流値とし、粗いロック検出と細かいロック検出ができる場合、Ｓ２すなわちＩcp2 が周波数引込に関係して、（Ｓ１＋Ｓ２）すなわち（Ｉcp1 ＋Ｉcp2 ）が位相引込に関係するので、水平同期信号Ｈsyncの周波数が変化して粗いロック検出基準からはずれたら、Ｉcp2 を増加させてＳ2 ＞Ｓ1の関係にすることで周波数引込時間を短縮することが可能である。
粗いロック検出基準を満足したらＩcp2 を減少させてＳ2 ≒Ｓ1 の関係にして、位相引込を行なう。細かいロック検出基準も満足したら、周波数はほとんど補正する必要がなくなるのでＩcp2 をさらに減少させてＳ2 ＜Ｓ1 の関係にして、ＰＬＬ回路のフィードバックループの遅れによる過剰な周波数補正を低減することができる。
【０２８６】
図３８に、デジタルの電源ノイズに対するラグフィルタとラグリードフィルタの応答波形を比較して示す。ラグフィルタにおいては、Ｓ１に相当する部分がなく、Ｓ２に相当するＳ２’のみである。
【０２８７】
ラグフィルタとラグリードフィルタの位相引込量を同じ（Ｓ1 ＋Ｓ2 ＝Ｓ2 ’）に考えた場合、Ｉcp1 ＋Ｉcp2 ＝Ｉcp2'のときは、ΔＴ’＝２ΔＴであり、ラグリードフィルタはラグフィルタの半分のジッタ量になる。また、２×（Ｉcp1＋Ｉcp2 ）＝Ｉcp2'のときは、ΔＴ’＝ΔＴであるが、２ΔＶcnt ＝ΔＶcnt'であり、ラグフィルタでは、制御電圧の変動が２倍になってしまう。すなわち、ラグフィルタでは、Ｓ1 に相当する部分がないため、デジタルの電源ノイズの影響が本来発生して欲しくない制御電圧の変動として多く残ってしまい、結局ジッタ量が大きくなってしまう。
【０２８８】
Ｓ１部分は元々位相比較器のアップ信号ＳUP、またはダウン信号ＳDWとして発生されるので、位相比較器の不感帯という問題を含んでいる。したがって、位相比較器の出力で、ジッタの目標値以下のパルス幅であっても、チャージポンプ回路、ループフィルタ、バイアス回路などを経て、ＶＣＯ回路あるいはＶＣＤ回路に辿り着いたときに、初めとほぼ同じパルス幅か、やや広がったパルス幅で辿り着かなければ、Ｓ１部分の有効性が得られなくなってしまうし、Ｓ２の面積も小さくなってしまい、ジッタが大きくなってしまう。
【０２８９】
以上の説明により、ラグリードフィルタにおけるＳ１部分はデジタルの電源ノイズに対して有効である。
ところで、Ｓ1 部分を受け取る方のＶＣＯ回路やＶＣＤ回路にも、位相比較器の不感帯と同じ問題がある。
図３９に一般的なインバータ型の電圧制御発振器の回路例を示す。従来、広い発振周波数範囲に対応するためなどで、遅延段の段数を可変にすることが、しばしば行なわれていた。このような場合、段数の切り替え回路およびその前後には、制御電圧やバイアス電圧の制御を受けない、バッファやトランスミッションゲートや論理ゲートが集中している。たまたま、制御電圧やバイアス電圧が絡まない部分が動作しているときに、運悪くＳ1 部分の変化が発生するように設計してしまうと、Ｓ1 部分の幅が小さいときには、Ｓ1 部分の位相引込の効果は得られなくなり、ジッタが大きくなってしまうことが考えられる。
【０２９０】
図３５に示す本実施形態の電圧制御発生回路では、本発明の電源ノイズの影響を低減する方法の効果を有効に引き出すために必要な電圧制御発振器や電圧制御遅延回路における不感時間を示している。制御電圧やバイアス電圧の制御を受けない、バッファやトランスミッションゲートや論理ゲートがある部分については、それらを連続した遅延時間がジッタ量の目標値よりも十分小さく設計する必要がある。これによって、例えば、この電圧制御発振回路を用いて、図３６に示すＰＬＬ回路を構成することで、電源電圧の依存性を低減でき、安定した発振周波数を持つ発振信号を得ることができ、安定したドットクロック信号を提供することができる。
【０２９１】
第８の実施形態
本実施形態では、本発明の遅延回路、電圧制御遅延回路または電圧制御発振回路の応用例を示す。
【０２９２】
第１の応用例
図４０は、本発明の遅延回路の一応用例を示す回路図である。
この応用例は、本発明の遅延回路を用いた遅延時間調整回路である。図示のように、この遅延時間調整回路は、遅延回路６０、バイアス回路７０及び遅延時間選択回路８０によって構成されている。
【０２９３】
遅延時間調整回路は、半導体チップ内で、データ信号とクロック信号のタイミングがずれてしまったときなどに、タイミングを調整するために使われる回路である。半導体チップの出力ピンに接続されている出力バッファは、大きな負荷容量を駆動するため、動作時に大きな電源ノイズが発生する。このような電源ノイズにより遅延調整調整回路のタイミングの調整量が狂ってしまうことがある。本発明を応用すれば電源ノイズによる調整量の狂いを低減できる。
【０２９４】
遅延回路６０は、例えば、上述した本発明の遅延回路であり、電源ノイズ対策が施された複数のインバータ型遅延段からなる遅延回路である。入力信号Ｓinに対して、所定の遅延時間で遅らせた遅延信号を出力する。なお、遅延回路６０は、例えば、入力信号Ｓinに対して異なる遅延時間Δτ1 ，…，Δτn を与えた複数の遅延信号を出力する。
バイアス回路７０は、バイアス電圧Ｖcnt を生成し、遅延回路６０の各遅延段に供給する。さらに、バイアス回路７０は、各遅延段の遅延時間がほぼ一定となるように、電源電圧Ｖddの変動ΔＶddに応じてバイアス電圧Ｖcnt のレベルを制御する。これによって、遅延回路６０の遅延時間Δτ1 ，…，Δτn は、電源電圧の依存性が低減される。
遅延時間選択回路８０は、外部から入力される選択信号ＳＥＬに従って、遅延回路６０から出力される複数の遅延信号のうち、所定の遅延信号を選択して出力する。
【０２９５】
上述したように、この遅延時間調整回路よれば、電源電圧Ｖddの変動による影響を抑制でき、安定した遅延時間を得られるので、電源ノイズによる遅延時間調整量の狂いを低減できる。
【０２９６】
第２の応用例
図４１は、本発明の電圧制御発振回路（ＶＣＯ）の一応用例を示す回路図であり、本発明のＶＣＯを用いて構成されたＰＬＬ回路の回路図である。
図示のように、本例のＰＬＬ回路は、位相比較器１０、チャージポンプ回路２０、フィルタ３０、ＶＣＯ４０及び分周器５０によって構成されている。
【０２９７】
なお、図４１に示すように、本応用例のＰＬＬ回路は、従来のＰＬＬ回路とほぼ同じ構成を有する。ただし、本発明のＶＣＯを用いることによって、位相比較器１０、チャージポンプ回路２０またはフィルタ３０は、従来のものと同じであっても、ＰＬＬ回路が引き込み後電源ノイズに起因するジッタを著しく低減できる効果が得られる。
【０２９８】
ただし、本発明の効果は様々な条件がうまくかみ合った場合に得られるため、広い制御電圧範囲、広い発振周波数範囲で用いる電圧制御遅延回路や電圧制御発振器にはあまり向いていない。また、基本形がインバータ型のため、数百ＭＨｚまでの用途で使用できる。
【０２９９】
第３の応用例
図４２は、本発明の電圧制御遅延回路（ＶＣＤ）を応用したＤＬＬ（Delay Locked Loop ）の一例を示す回路図である。図示のように、このＤＬＬは、位相比較器１０、チャージポンプ回路２０、フィルタ３０、ＶＣＯ４０ａ及び２分周器５０ａによって構成されている。
【０３００】
２分周器５０ａは、外部から入力される基準クロック信号ＣＫref を２分周した分周信号ＣＫ１を位相比較器１０に供給する。
ＶＣＤ４０ａは、フィルタ３０から出力される制御信号Ｖcnt に応じて遅延時間が制御される。そして、制御された遅延時間で入力信号ＣＫ１を遅らせて、遅延信号ＳD を出力する。
位相比較器１０は、クロック信号ＣＫ１とＶＣＯ４０ａによって出力された遅延信号ＳD の位相を比較し、これらの信号の位相差に応じてアップ信号ＳUPまたはダウン信号ＳDWの何れかを出力する。
【０３０１】
本応用例において、位相比較器１０、チャージポンプ回路２０及びフィルタ３０は、従来のものによって構成されている。即ち、位相比較器１０の位相比較結果に応じて、チャージポンプ回路２０及びフィルタ３０によって、分周クロック信号ＣＫ１と遅延信号ＳD との位相差に応じた制御信号Ｖcnt が生成され、ＶＣＤ４０ａに供給される。
このため、ＶＣＤ４０ａの遅延時間Δτは、分周クロック信号ＣＫ１と遅延信号ＳD の位相差に応じて制御される。この結果、ＶＣＤ４０ａから、分周クロック信号ＣＫ１に位相が同相する発振信号ＳD を獲得できる。
【０３０２】
本応用例のように、本発明のＶＣＤを用いて構成されたループ発振回路によって、入力される基準クロック信号ＣＫref に位相同期する信号を提供できる。さらに、本発明のＶＣＤを用いることによって、ＶＣＤの遅延時間が電源電圧Ｖddの変動による影響を低減でき、安定した発振信号を提供できる。
【０３０３】
第３の応用例
図４３は、本発明のＶＣＯを用いて構成されたＰＬＬ回路及びこのＰＬＬ回路を含むドットクロック発生回路の回路図である。
本例のドットクロック発生回路は、例えば、デジタルＴＶ用のドットクロックとＶＢＩサンプリングクロックを発生する発生回路に適用できる。ＰＬＬ回路は、例えば、親画面の水平同期信号ＨＳＹＮＣ０、または子画面の水平同期信号ＨＳＹＮＣ１のうち何れかが選択された水平同期信号ＨＳＹＮＣを基準クロックとして、その立ち上がりエッジ（画面の右端に対応する）で分周器出力と同期をとり、画面右端においてチャージポンプ回路が動作する。
【０３０４】
図示のように、ＰＬＬ回路部分は、位相比較回路１０、チャージポンプ回路２０、フィルタ３０、ＶＣＯ４０、分周器５０及びバイアス回路７０によって構成される。ＰＬＬ回路のほかに、制御回路４００、ＶＢＩサンプリングクロック発生回路４１０及びドットクロック発生回路４２０と４３０が設けられ、これらの回路によって、ドットクロックを生成するドットクロック生成回路が構成される。
【０３０５】
ＰＬＬ回路部分において、インバータ型ＶＣＯ回路に本発明の電源ノイズの影響を受けにくい電圧制御発振器を用いることで低ジッタのＰＬＬ回路を実現している。ドットクロック発生回路４２０及び４３０は、ＶＣＯ回路の出力クロック信号Ｓout を受けて、水平同期信号のバッファ信号ＨＳＹＮＣ０Ｂ、ＨＳＹＮＣ１Ｂの立ち下がりエッジ（画面左端）に同期させてドットクロック信号を発生する。
【０３０６】
図４４は、本応用例のドットクロック生成回路が動作するシステムの電源ノイズを示す波形図である。本例のドットクロック生成回路は、図４４（ａ）に示す水平同期信号Ｈsyncを基準クロックとして、ドットクロック信号を生成する。図４４（ｂ）、（ｄ）、（ｅ）及び（ｆ）は、それぞれ電源電圧Ｖddに混入されるディジタルノイズ、画像表示系ノイズ、サーボ系ノイズ及びモーターノイズを示している。本応用例において、電源ノイズに対策が施されたＶＣＯを用いてＰＬＬ回路を構成することによって、電源電圧Ｖddに混入される様々なノイズによる影響を低減でき、安定した周波数を持つドットクロック信号を生成することができる。
【０３０７】
電源ノイズの影響を受けにくいＶＣＯ回路の採用と、水平同期信号への同期方法の工夫により、高逓倍のＰＬＬ回路にもかかわらず、電源電圧Ｖddの変動による影響を抑制でき、安定した周波数を持つドットクロック信号を生成できるので、表示画面上に安定したＯＳＤ文字を表示でき、フリッカーやウェービングが見えない表示を得られている。
【０３０８】
【発明の効果】
以上説明したように、本発明の遅延回路、電圧制御遅延回路及び電圧制御発振回路によれば、電源ノイズの影響を抑制でき、低ジッタのＰＬＬ回路、ＤＬＬ回路が実現できる。
また、本発明に係る電圧制御発振回路は、半導体チップに内蔵しても十分なジッタ特性が得られるため、パソコンの映像信号の表示やＴＶのＯＳＤ文字の表示用のドットクロック信号の発生源として用いることができる。このため、セット上の部品点数を削減できる。
また、半導体チップに内蔵することで、分周比の設定も基準クロックの周波数に合わせて変更できるなど様々な制御が可能になるため、デジタル放送に対応したＴＶに使用できる。
さらに、本発明によれば、インバータ型の遅延段が遅延回路、電圧制御遅延回路または電圧制御発振回路の基本的な構成要素なので、低消費電力化または低電源電圧化を容易に実現できる。
【図面の簡単な説明】
【図１】本発明に係る遅延回路、電圧制御遅延回路または電圧制御発振回路の第１の実施形態を示す概念図である。
【図２】本発明の第１の実施形態の構成図である。
【図３】本発明の第１の実施形態の第１の回路例を示す回路図である。
【図４】インバータ型遅延段で構成された遅延部の回路図である。
【図５】インバータ型遅延段で構成された遅延部の動作を示す波形図である。
【図６】バイアス回路と交流加算手段の構成及び等価回路を示す図である。
【図７】電源ノイズの影響を同じ割合で伝える直流加算手段と交流加算手段を示す回路図である。
【図８】本発明の第１の実施形態の第１の回路例のシミュレーション結果を示す図である。
【図９】本発明の第１の実施形態の第２の回路例を示す回路図である。
【図１０】本発明の第１の実施形態の第３の回路例を示す回路図である。
【図１１】シャント型遅延段で構成されている遅延部の回路図である。
【図１２】シャント型遅延段で構成されている遅延部の動作を示す波形図である。
【図１３】本発明の第２の実施形態の概念を示す図である。
【図１４】本発明の第２の実施形態の構成図である。
【図１５】本発明の第２の実施形態の第１の回路例を示す回路図である。
【図１６】本発明の第２の実施形態の第２の回路例を示す回路図である。
【図１７】本発明の第２の実施形態の第３の回路例を示す回路図である。
【図１８】本発明の第２の実施形態の第３の回路例の他の構成例を示す回路図である。
【図１９】本発明の第２の実施形態の第３の回路例の別の構成例を示す回路図である。
【図２０】本発明の第２の実施形態の第３の回路例のシミュレーション結果を示す図である。
【図２１】本発明の第３の実施形態を示す構成図である。
【図２２】本発明の第３の実施形態の他の構成例を示す図である。
【図２３】しきい値補正抵抗分圧回路の構成を示す回路図である。
【図２４】本発明の第４の実施形態を示す構成図である。
【図２５】本発明の第５の実施形態を示す構成図である。
【図２６】可変容量素子の構成を示す回路図である。
【図２７】疑似的な可変容量素子の回路例を示す回路図である。
【図２８】一般的な電圧制御発振回路の一構成例を示す回路図である。
【図２９】本発明の第６の実施形態の第１の回路例を示す回路図である。
【図３０】本発明の第６の実施形態の第１の回路例の原理を示す図である。
【図３１】本発明の第６の実施形態の第２の回路例を示す回路図である。
【図３２】本発明の第６の実施形態の第２の回路例の原理を示す図である。
【図３３】本発明の第６の実施形態の第３の回路例を示す回路図である。
【図３４】本発明の第６の実施形態の第３の回路例の原理を示す図である。
【図３５】本発明の第７の実施形態をの構成を示す回路図である。
【図３６】ラグリードフィルタを用いてＰＬＬ回路の回路例を示す回路図である。
【図３７】ラグリードフィルタの動作を示す波形図である。
【図３８】電源ノイズに対するラグフィルタとラグリードフィルタの応答波形を示す波形図である。
【図３９】一般的なインバータ型の電圧制御発振回路の回路例を示す回路図である。
【図４０】本発明の第１の応用例である遅延時間調整回路の構成を示す回路図である。
【図４１】本発明の第２の応用例であるＰＬＬ回路の構成を示す回路図である。
【図４２】本発明の第３の応用例であるＤＬＬ回路の構成を示す回路図である。
【図４３】本発明の第４の応用例であるドットクロック発生生成回路の構成を示す回路図である。
【図４４】本発明の第４の応用例の動作を示す波形図である。
【図４５】従来の高逓倍ＰＬＬ回路におけるジッタ量と基準クロック周期との関係を示すグラフである。
【符号の説明】
１０…位相比較器、２０…チャージポンプ回路、３０…フィルタ、４０…電圧制御発振回路（ＶＣＯ）、４０ａ…電圧制御遅延回路、６０…遅延回路、７０…バイアス回路、８０…遅延時間選択回路、１００，１００ａ，１００ｂ，１００ｃ，２００，２００ａ，２００ｂ…遅延部、１１０，１１２，１１４，１１６，１１０−１，…，１１０−ｊ…交流加算回路、１３０，１３２…直流加算回路、１４０，１４２，１４２ａ…基準電圧発生回路、１５０，１５２…直流分圧回路、１６０，１６２…疑似的な可変容量素子、１７０…参照電圧発生回路、３００ａ，３００ｂ，３００ｃ１，３００ｃ２…遅延部、４００…制御回路、４１０…ＶＢＩサンプリングクロック発生回路、Ｖdd…電源電圧、ＶSS…基準電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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