(57)【特許請求の範囲】
【請求項１】
（１００）面方位を有するシリコン基板と、
前記シリコン基板上に形成され、第１および第２の素子領域を画成する素子分離構造と、
前記シリコン基板上、前記第１の素子領域に形成されたｎチャネルＭＯＳトランジスタと、
前記シリコン基板上、前記第２の素子領域に形成されたｐチャネルＭＯＳトランジスタとを含む半導体装置であって、
前記ｎチャネルＭＯＳトランジスタは、前記シリコン基板上、前記第１の領域中に、第１のゲート絶縁膜を隔てて前記シリコン基板の＜１００＞方向に延在する第１のゲート電極と、前記第１の領域中、前記ゲート電極の両側に形成された一対のｎ型拡散領域とを含み、
前記ｐチャネルＭＯＳトランジスタは、前記シリコン基板上、前記第１の領域中に、第２のゲート絶縁膜を隔てて前記シリコン基板の＜１００＞方向に延在する第２のゲート電極と、前記第２の領域中、前記ゲート電極の両側に形成された一対のｐ型拡散領域とを含み、
前記シリコン基板上には、前記ｐチャネルＭＯＳトランジスタと前記ｎチャネルＭＯＳトランジスタと前記素子分離構造とを覆い、前記ｐチャネルＭＯＳトランジスタ上と前記ｎチャネルＭＯＳトランジスタ上において第１の引っ張り応力を蓄積した第１の応力補償膜が形成されており、
前記素子分離構造は、前記シリコン基板中に形成された素子分離溝と前記素子分離溝を充填する素子分離絶縁膜よりなり、
前記素子分離溝の表面には、引っ張り応力を蓄積した第２の応力補償膜が、前記シリコン基板と前記素子分離絶縁膜との間に介在するように設けられていることを特徴とする半導体装置。
【請求項２】
前記ｐチャネルＭＯＳトランジスタにおいて、前記第２のゲート電極の縁部と前記第２のゲート電極縁部に対向する素子分離溝の縁部との間の距離が１μｍ以下であり、前記ｎチャネルＭＯＳトランジスタにおいて、前記第１のゲート電極の縁部と前記第１のゲート電極縁部に対応する素子分離溝の縁部との間の距離が１μｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１および第２の応力補償膜は、シリコン窒化膜よりなることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２の応力補償膜と前記シリコン基板との間には、熱酸化膜が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１の応力膜は前記第１および第２の領域を連続して覆うことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第１の応力補償膜は、５０〜１５０ｎｍの厚さを有することを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第１の応力補償膜は、前記素子分離絶縁膜上において膜厚が増大することを特徴とする請求項１記載の半導体装置。
【請求項８】
前記素子分離溝は、１００〜４００ｎｍの幅を有することを特徴とする請求項１記載の半導体装置。
【請求項９】
（１００）面方位を有するシリコン基板と、
前記シリコン基板上に形成された複数の半導体素子とよりなる半導体集積回路装置であって、
前記複数の半導体素子は複数のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを含み、
前記複数のｐチャネルＭＯＳトランジスタの各々は、前記シリコン基板中、素子分離構造により画成されたそれぞれの、面積が相互に異なる素子領域に形成されており、前記シリコン基板の＜１００＞方向に延在するゲート電極と、前記素子領域中、前記ゲート電極の両側に形成された一対のｐ型拡散領域とよりなり、
前記複数のｎチャネルＭＯＳトランジスタの各々は、前記シリコン基板中、前記素子分離構造により画成されたそれぞれの、面積が相互に異なる素子領域に形成されており、前記シリコン基板の＜１００＞方向に延在するゲート電極と、前記素子領域中、前記ゲート電極の両側に形成された一対のｎ型拡散領域とよりなり、
前記複数のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの各々は、前記ｐチャネルＭＯＳトランジスタ上と前記ｎチャネルＭＯＳトランジスタ上とで第１の引っ張り応力を蓄積した第１の応力補償膜により覆われており、
前記素子分離構造は、前記シリコン基板中に前記ｐチャネルＭＯＳトランジスタの素子領域および前記ｎチャネルＭＯＳトランジスタの素子領域を囲むように形成された素子分離溝と前記素子分離溝を充填する素子分離絶縁膜とよりなり、
前記素子分離溝の表面には、前記素子分離絶縁膜と前記シリコン基板との間に引っ張り応力を蓄積した第２の応力補償膜が形成されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】  本発明は一般に半導体装置に係り、特にＣＭＯＳ回路を含む超高速半導体装置に関する。
ＣＭＯＳ回路は高速論理回路の基本素子であり、今日では様々な超高速プロセッサに使われている。ＣＭＯＳ回路はｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとを直列接続した構成を有しており、従ってＣＭＯＳ回路の高速動作を実現するためには、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの各々が、同時に高速動作する必要がある。
【背景技術】  今日の超高速半導体装置では、微細化に伴いＣＭＯＳ回路を構成するｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタのゲート長が０．１μｍ以下に縮小されており、ゲート長が９０ｎｍあるいは５０ｎｍのＭＯＳトランジスタも試作がなされている。
このような超微細化トランジスタを含む半導体集積回路装置では、素子分離構造として、シリコン基板中に素子分離溝を形成し、これをシリコン酸化膜で充填する、いわゆるＳＴＩ型の素子分離構造が使われる。
図１は、ＳＴＩ構造を有する従来の典型的なＣＭＯＳ素子１０の構成を示す。
図１を参照するに、（１００）面方位を有するシリコン基板１１中にはＳＴＩ構造１１Ｓにより、ｐチャネルＭＯＳトランジスタの素子領域となるｎ型ウェル１１ＮとｎチャネルＭＯＳトランジスタの素子領域となるｐ型ウェル１１Ｐとが形成されており、前記ｎ型ウェル１１Ｎ中には、前記シリコン基板１１表面にチャネル領域に対応してゲート電極１３Ｐが、ゲート酸化膜１２Ｐを介して、＜１１０＞方向に延在するように形成されている。また前記ｎ型ウェル１１Ｎ中には前記ゲート電極１３Ｐの両側に、ｐチャネルＭＯＳトランジスタを形成する一対のｐ型拡散領域１１ｐが形成されている。
同様に前記ｐ型ウェル１１Ｐ中には、前記シリコン基板１１表面にチャネル領域に対応してゲート電極１３Ｎが、ゲート酸化膜１２Ｎを介して＜１１０＞方向に延在するように形成されている。また前記ｐ型ウェル１１Ｐ中には前記ゲート電極１３Ｎの両側に、ｎチャネルＭＯＳトランジスタを形成する一対のｎ型拡散領域１１ｎが形成されている。
図２Ａ，２Ｂは（１００）面方位を有するシリコン基板と、前記シリコン基板表面に形成されるゲート電極、さらにへき開面との関係を示す。このうち図２Ａはオリエンテーションフラットが（１１０）面に設定され、ゲート電極が＜１１０＞方向に延在している場合を、図２Ｂはオリエンテーションフラットが（１００）面に設定され、ゲート電極が＜１００＞方向に延在している場合を示す。後で説明するが、ダイシングラインとへき開面との関係から、従来の半導体装置では、図１の構成も含めて、図２Ａのゲート電極方位が一般に使われている。
このようなＳＴＩ型素子分離構造を形成する場合、素子分離溝はＣＶＤ法によりシリコン酸化膜を堆積することにより充填されるが、ＣＶＤ法により形成したシリコン酸化膜は、成膜直後には欠陥や不純物を多く含んでおり、また膜密度も低いため、そのままの状態ではエッチング耐性が低く、効果的な素子分離を実現することができない。
このため、従来より、ＳＴＩ型素子分離構造では素子分離溝を充填するようにシリコン酸化膜を形成した後、これを約１０００℃の温度で３０秒間程度熱処理し、高品質なシリコン酸化膜に変換することが行われている。
ところがこのような熱処理により前記素子分離溝を充填するシリコン酸化膜１１Ｓは矢印で示したように膨張し、その結果、隣接する素子領域、すなわちｎ型ウェル１１Ｎあるいはｐ型ウェル１１Ｐには圧縮応力が作用するようになる。
このような圧縮応力が生じても、従来の比較的微細化の程度が緩やかなＭＯＳトランジスタでは、キャリアが高速で輸送されるゲート電極直下のチャネルと素子分離構造との間には充分に距離があるため、チャネル領域において作用する応力の値は比較的小さく、このため圧縮応力によるバンド構造の変化、およびこれに伴う移動度の低下など、特性の劣化は深刻な問題にはならなかった。
しかし、最近のゲート長が０．１μｍあるいはそれ以下の超高速ＭＯＳトランジスタでは、高速動作を実現するために拡散領域１１ｐあるいは１１ｎの接合容量を低減する必要があり、またソース抵抗を低減するためにも、素子分離構造１１Ｓとゲート電極１３Ｐあるいは１３Ｎとの間のソース・ドレイン幅ＳＤを減少させる必要に迫られている。図１では前記ソース・ドレイン幅ＳＤを、前記素子分離構造１１Ｓの縁部と前記ゲート電極１３Ｎの側壁絶縁膜との間の距離と規定しているが、側壁絶縁膜の膜厚はわずかなので、前記ソース・ドレイン幅ＳＤは、前記素子分離構造１１Ｓの縁部とこれに対応するゲート電極１３Ｎの縁部との間の距離と考えてよい。
しかし、このようにソース・ドレイン幅ＳＤを減少させると素子分離構造１１Ｓがチャネル領域に接近し、チャネルに大きな圧縮応力が及ぶことになる。チャネルにこのような大きな圧縮応力が生じると、ｐチャネルトランジスタやｎチャネルトランジスタの動作特性に様々な影響が生じる。
このような素子分離構造１１Ｓによる圧縮応力の効果を補償するために、従来図３に示すような、応力補償膜を設けた構造を有するＣＭＯＳ素子２０が提案されている。ただし図２中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図３を参照するに、ＣＭＯＳ素子２０は図１のＣＭＯＳ素子１０と同様な構成を有するが、前記シリコン基板１１上に前記基板表面を前記ゲート電極１３Ｐおよび１３Ｎを含めて連続的に覆うように、典型的には熱ＣＶＤ法により形成されたシリコン窒化膜よりなる、引っ張り応力を蓄積した応力補償膜１４が形成されている。
図４は、このような応力補償膜１４を設けた場合と設けなかった場合とでのｎチャネルＭＯＳトランジスタのオン電流とオフ電流を示す。
図４を参照するに、応力補償膜１４を設けることにより、オフ電流の値が低減され、ｎチャネルＭＯＳトランジスタの動作特性が向上しているのがわかる。
【特許文献１】特開昭５８−１６２０２７号公報
【特許文献２】特開昭５９−２６７０２２号公報
【特許文献３】米国特許第５７２９０４５号公報
【特許文献４】特開２００３−２７３２０６号公報
【非特許文献１】Ｉｔｏ，Ｓ．，ｅｔ  ａｌ．，ＩＥＤＭ２０００，Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，ｐｐ．２４７−ｐｐ．２５０
【非特許文献２】佐山他、応用物理第６９巻第９号（２０００），ｐｐ．１０９９−１１０２
図５は、このような応力補償膜１４を設けた図３に示すＣＭＯＳ回路を構成する従来のｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタについて求めた、ソース・ドレイン幅ＳＤとソース・ドレイン電流Ｉｄｓの関係を示す。ただし図３ではいずれのトランジスタもチャネル方向、すなわちキャリアが流れる方向が＜１１０＞方向に設定されている。このチャネル方位は、従来素子が形成されたシリコン基板をダイシングする際にダイシングラインの延在方向がへき開面の延在方向と一致しクラックが生じにくい方向として選択されている。先の図２Ａを参照。図５中、横軸は単位をμｍで示したソース・ドレイン幅ＳＤを、縦軸は前記ソース・ドレイン幅ＳＤを５μｍとした場合のソース・ドレイン電流Ｉｄｓ０で規格化したソース・ドレイン電流Ｉｄｓを示す。
図５を参照するに、前記ソース・ドレイン幅ＳＤが５μｍの場合、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとで前記規格化ソース・ドレイン電流Ｉｄｓ／Ｉｄｓ０に差はないが、前記ソース・ドレイン幅ＳＤが１μｍ以下になるとｎチャネルＭＯＳトランジスタでは規格化ソース・ドレイン電流Ｉｄｓ／Ｉｄｓ０が減少し、逆にｐチャネルＭＯＳトランジスタでは増大するのがわかる。このようなｎチャネルＭＯＳトランジスタにおけるソース・ドレイン電流Ｉｓｄの減少はチャネルにおける移動度の減少を反映しており、ｎチャネルＭＯＳトランジスタの動作速度の低下、従ってＣＭＯＳ回路の動作速度の低下をもたらす。
図５の関係は、ｐチャネルＭＯＳトランジスタだけについて見るとソース・ドレイン幅ＳＤが減少するにつれて規格化ソース・ドレイン電流Ｉｄｓ／Ｉｄｓ０が増大しており好ましいように見えるが、ＣＭＯＳ回路はｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの双方が含まれており、ｎチャネルＭＯＳトランジスタの移動度の低下により、全体的な動作特性は劣化してしまう。
また、一つの集積回路中には図５中に矢印で示したように様々なソース・ドレイン幅ＳＤ、従って様々なサイズを有するトランジスタが含まれるため、半導体集積回路を設計する際に図５のようにソース・ドレイン幅ＳＤによりｐチャネルあるいはｎチャネルＭＯＳトランジスタの動作特性が変化すると、これらの動作特性の変化は特性のばらつきとして認識されてしまい、半導体集積回路装置の設計が困難になる問題が生じる。このような問題は、図５よりわかるようにソース・ドレイン幅ＳＤが５μｍ以上の従来のトランジスタを使った場合には生じなかったものである。
図６は、図３のＣＭＯＳ回路２０を構成するｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタでの圧縮応力と伝導度変化率との関係を示す。ただし図６では、圧縮応力はチャネルに垂直な方向、すなわちチャネル中をキャリアが流れる方向に垂直な方向に印加されている。
図６を参照するに、この場合ｎチャネルＭＯＳトランジスタの伝導度は圧縮応力と共に多少減少する程度であるが、ｐチャネルＭＯＳトランジスタの場合、伝導度は圧縮応力と共に大きく減少するのがわかる。この伝導度は、チャネル中におけるキャリアの移動度に対応しており、図６の関係は、ｐチャネルおよびｎチャネルＭＯＳトランジスタのそれぞれの動作特性が、チャネルに印加される圧縮応力により異なった変化をすることを意味している。
これに対し図７は、圧縮応力の方向がチャネル方向、すなわちチャネル中におけるキャリアが流れる方向に平行な場合の、圧縮応力と伝導度変化率との関係を示す。
図７を参照するに、圧縮応力がチャネル方向に平行な場合にもｎチャネルＭＯＳトランジスタの伝導度は圧縮応力と共に減少するが、ｐチャネルＭＯＳトランジスタの伝導度は圧縮応力と共に増加する傾向に変化している。先にも述べたように、伝導度はチャネルにおけるキャリアの移動度に対応しており、図７の関係は、ｐチャネルおよびｎチャネルＭＯＳトランジスタのそれぞれの動作特性が、チャネルに印加される圧縮応力により異なった変化をすることを意味している。
チャネル領域に印加される圧縮応力は、先にも説明したようにソース・ドレイン幅ＳＤ、従ってトランジスタのサイズにより変化し、前記ソース・ドレイン幅ＳＤが小さければ小さいほど、換言するとトランジスタが微細化されればされるほど、チャネル領域に印加される圧縮応力は大きくなる。また半導体集積回路中に大きさの異なる様々なトランジスタが含まれている場合、トランジスタごとに動作特性が異なり、これが半導体集積回路装置の設計の際にはトランジスタ特性のばらつきとして認識されることになる。
【発明の開示】
そこで本発明は上記の問題を解決した、新規で有用な半導体装置を提供することを概括的課題とする。
本発明のより具体的な課題は、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのいずれにおいてもチャネルに印加される応力による動作特性の変化が補償された半導体装置を提供することにある。
本発明の他の課題は、（１００）面方位を有するシリコン基板と、前記シリコン基板上に形成され、第１および第２の素子領域を画成する素子分離構造と、前記シリコン基板上、前記第１の素子領域に形成されたｎチャネルＭＯＳトランジスタと、前記シリコン基板上、前記第２の素子領域に形成されたｐチャネルＭＯＳトランジスタとを含む半導体装置であって、前記ｎチャネルＭＯＳトランジスタは、前記シリコン基板上、前記第１の領域中に、第１のゲート絶縁膜を隔てて前記シリコン基板の＜１００＞方向に延在する第１のゲート電極と、前記第１の領域中、前記ゲート電極の両側に形成された一対のｎ型拡散領域とを含み、前記ｐチャネルＭＯＳトランジスタは、前記シリコン基板上、前記第１の領域中に、第２のゲート絶縁膜を隔てて前記シリコン基板の＜１００＞方向に延在する第２のゲート電極と、前記第２の領域中、前記ゲート電極の両側に形成された一対のｐ型拡散領域とを含み、前記シリコン基板上には、前記第１および第２の領域を覆うように、引っ張り応力を蓄積した第１の応力補償膜が形成されており、前記素子分離構造は、前記シリコン基板中に形成された素子分離溝と前記素子分離溝を充填する素子分離絶縁膜よりなり、前記素子分離溝の表面には、引っ張り応力を蓄積した第２の応力補償膜が、前記シリコン基板と前記素子分離絶縁膜との間に介在するように設けられている半導体装置を提供することにある。
本発明の他の課題は、（１００）面方位を有するシリコン基板と、前記シリコン基板上に形成された複数の半導体素子とよりなる半導体集積回路装置であって、前記複数の半導体素子は複数のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを含み、前記複数のｐチャネルＭＯＳトランジスタの各々は、前記シリコン基板中、素子分離構造により画成されたそれぞれの、面積が相互に異なる素子領域に形成されており、前記シリコン基板の＜１００＞方向に延在するゲート電極と、前記素子領域中、前記ゲート電極の両側に形成された一対のｐ型拡散領域とよりなり、前記複数のｎチャネルＭＯＳトランジスタの各々は、前記シリコン基板中、前記素子分離構造により画成されたそれぞれの、面積が相互に異なる素子領域に形成されており、前記シリコン基板の＜１００＞方向に延在するゲート電極と、前記素子領域中、前記ゲート電極の両側に形成された一対のｎ型拡散領域とよりなり、前記複数のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの各々は、引っ張り応力を蓄積した第１の応力補償膜により覆われており、
前記素子分離構造は、前記シリコン基板中に前記ｐチャネルＭＯＳトランジスタの素子領域および前記ｎチャネルＭＯＳトランジスタの素子領域を囲むように形成された素子分離溝と前記素子分離溝を充填する素子分離絶縁膜とよりなり、前記素子分離溝の表面には、前記素子分離絶縁膜と前記シリコン基板との間に引っ張り応力を蓄積した第２の応力補償膜が形成されている半導体集積回路装置を提供することにある。
本発明によれば、ゲート電極方位を＜１００＞方向に設定することにより、ｐチャネルＭＯＳトランジスタの動作特性の圧縮応力依存性を実質的に消去することができる。さらに本発明によれば、前記第１および第２の応力補償膜をそれぞれシリコン基板表面およびシャロートレンチ型素子分離（ＳＴＩ）構造の素子分離溝表面に形成することにより、ｎ型ＭＯＳトランジスタの動作特性の圧縮応力依存性を実質的に消去することができる。
本発明によれば、素子分離構造に起因する圧縮応力が素子の動作特性に及ぼす影響をｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのいずれにおいても実質的に消去することができるため、素子面積の異なる多数の半導体素子をシリコン基板上に集積化した半導体集積回路装置において、素子面積の違いにより誘起される素子特性の変化が解消され、回路シミュレータを使った集積回路装置の設計を、個々の半導体素子が微細化された場合でも有効に実行することが可能になる。
本発明のその他の課題および特徴は、以下に図面を参照しながら行う本発明の詳細な説明より明らかとなろう。
【図面の簡単な説明】  図１は、従来の半導体装置の構成を示す図；
図２Ａ，２Ｂは、シリコン基板上における結晶方位を定義する図；
図３は、従来の別の半導体装置の構成を示す図；
図４は、図１および図２の半導体装置の特性を比較する図；
図５は、＜１１０＞方向のチャネルを有する従来のｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタにおけるソース・ドレイン電流とトランジスタサイズとの関係を示す図；
図６は、従来の半導体装置における圧縮応力と伝導率との関係を示す図；
図７は、従来の半導体装置における圧縮応力と伝導率との関係を示す別の図；
図８Ａ，８Ｂは、本発明の原理を説明する図；
図９は、本発明の原理を説明する別の図；
図１０は、本発明の効果を示す図；
図１１は、本発明の効果を、他の様々な構成と比較して示す図；
図１２Ａ〜１２Ｋは、本発明第１実施例による半導体装置の製造工程を示す図；
図１３は、本発明第２実施例による半導体集積回路装置の構成を示す図；
図１４は、図１３の半導体集積回路装置の一変形例を示す図である。
発明を実施するための最良の態様
［原理］
図８Ａ，８Ｂは本発明の原理を示す図である。
まず図８Ａを参照するに、（１００）面方位を有するシリコン基板３１中にはＳＴＩ構造３１Ｓにより、ｐチャネルＭＯＳトランジスタの素子領域となるｎ型ウェル３１ＮとｎチャネルＭＯＳトランジスタの素子領域となるｐ型ウェル３１Ｐとが形成されており、前記ｎ型ウェル３１Ｎ中には、前記シリコン基板３１表面にチャネル領域に対応してゲート電極３３Ｐが、ゲート酸化膜３２Ｐを介して、＜１００＞方向に延在するように形成されている。また前記ｎ型ウェル３１Ｎ中には前記ゲート電極３３Ｐの両側に、ｐチャネルＭＯＳトランジスタを形成する一対のｐ型拡散領域３１ｐが形成されている。
同様に前記ｐ型ウェル３１Ｐ中には、前記シリコン基板３１表面にチャネル領域に対応してゲート電極３３Ｎが、ゲート酸化膜３２Ｎを介して＜１００＞方向に延在するように形成されている。また前記ｐ型ウェル３１Ｐ中には前記ゲート電極３３Ｎの両側に、ｎチャネルＭＯＳトランジスタを形成する一対のｎ型拡散領域３１ｎが形成されている。
さらに図８Ａの構成では前記シリコン基板３１上に、前記基板表面を前記ゲート電極３３Ｐおよび３３Ｎを含めて連続的に覆うように、典型的には熱ＣＶＤ法により形成されたシリコン窒化膜よりなる、引っ張り応力を蓄積した応力補償膜３４が形成されている。
すなわち図８Ａの構成は、図３の半導体装置２０において、ゲート電極１３Ｐ，１３Ｎの延在方向、従ってそれぞれのチャネル中におけるキャリアの流れる方向を、前記（１００）面方位を有するシリコン基板１１上において、従来の＜１１０＞方向から＜１００＞方向に変更したものになっている。
図９は、このようにゲート電極３３Ｐ，３３Ｎの延在方向を＜１００＞方向に設定した場合について、チャネル方向に平行に作用する圧縮応力とチャネル伝導度の関係を、図３に示すような前記ゲート電極１３Ｐ，１３Ｎの延在方向を＜１１０＞方向に設定した場合と比較して示す図である。ただし図９中、□は前記ゲート電極１３Ｐ，１３Ｎの延在方向が＜１１０＞方向である場合の関係を示すのに対し、●は本発明において前記ゲート電極３３Ｐ，３３Ｎの延在方向が＜１００＞方向である場合の関係を示す。
図９を参照するに、このようにゲート電極１３Ｐ，１３Ｎの延在方向をシリコン基板１１の＜１００＞方向に一致させることにより、ｐチャネルＭＯＳトランジスタにおいては伝導度、従ってチャネルにおけるキャリア移動度の圧縮応力依存性を、実質的にゼロにすることが可能であるのがわかる。
一方ｎチャネルＭＯＳトランジスタでは、伝導度の圧縮応力依存性はかえって増大し、圧縮応力と共に伝導度が減少するのがわかる。
先にも述べたように、このようなｎチャネルＭＯＳトランジスタにおける伝導度の圧縮応力依存性は、半導体集積回路装置の設計時に基板上の半導体素子特性のばらつきとして認識されてしまうため、本発明では前記図８Ａの構成をさらに変形した図８Ｂの構成により、このようなｎチャネル型ＭＯＳトランジスタの特性のばらつきを抑制している。
図８Ｂを参照するに、図示の半導体装置では前記素子分離構造３１Ｓを構成する素子分離溝の表面に、典型的には減圧ＣＶＤ法（ＬＰＣＶＤ法）により形成されたシリコン窒化膜よりなる引っ張り応力を蓄積した膜３５を、薄いシリコン酸化膜３５ａを介して形成し、この上に素子分離絶縁膜となるシリコン酸化膜を形成する。このような構成により、前記シリコン酸化膜の膨張により生じる圧縮応力が効果的に打ち消され、図９に矢印および破線で示すように伝導度の圧縮応力依存性がｐチャネルＭＯＳトランジスタの場合ほぼゼロに、またｎチャネルＭＯＳトランジスタの場合でも大幅に減少する。
図９を参照するに、例えば１５０ＭＰａの圧縮応力が印加された場合、図８Ｂの構成により伝導度の変化率は、ｐチャネルＭＯＳトランジスタの場合１％以下に、またｎチャネルＭＯＳトランジスタの場合、３％以下に減少するのがわかる。
なおこのような引っ張り応力膜３５を形成しても、ｐチャネルＭＯＳトランジスタの動作特性は、図９よりわかるように圧縮応力依存性を有さないため、影響を受けない。
図１０は、このようにして形成された図８Ｂの半導体装置３０においてゲート長、従って前記ソース・ドレイン幅ＳＤを様々に変化させた場合の規格化ソース・ドレイン電流Ｉｄｓ／Ｉｄｓ０を示す。
図１０を先に説明した図５と比較すると、ＳＤ幅を０．３μｍまで縮小しても規格化ソース・ドレイン電流Ｉｄｓ／Ｉｄｓ０のソース・ドレイン幅ＳＤ依存性は、ｐチャネルＭＯＳトランジスタのみならず、ｎチャネルＭＯＳトランジスタにおいても実質的に解消していることがわかる。
図１１は、図１，３および図８Ａ，８Ｂの構成について、ゲート電極１３Ｐ，１３Ｎあるいは３３Ｐ，３３Ｎのチャネル方位の設定および引っ張り膜１４，３４，３５の有無と、ｎチャネルＭＯＳトランジスタのオン電流／オフ電流特性（トランジスタ特性）およびソース・ドレイン幅依存性の関係をまとめたものである。
図１１を参照するに、チャネル方位、従ってゲート電極１３Ｐ，１３Ｎの延在方向が＜１１０＞方向に設定されている場合、図１のように前記応力補償膜１４，１５を設けない場合にはｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタのいずにおいても満足なトランジスタ特性およびソース・ドレイン幅依存性は得られないのに対し、図３のようにゲート電極１３Ｐ，１３Ｎの延在方向を＜１１０＞方向としたまま応力補償膜１４のみを設けた場合には、先に図４で説明したようにｎチャネルＭＯＳトランジスタのトランジスタ特性が向上する。しかし他の項目については向上が見られないばかりか、ｐチャネルＭＯＳトランジスタの特性は悪化する。さらに前記ゲート電極１３Ｐ，１３Ｎの延在方向を＜１１０＞方向としたまま前記応力補償膜１４および１５を設けた場合には、前記ｎチャネルＭＯＳトランジスタの特性およびソース・ドレイン幅依存性は向上するが、ｐチャネルＭＯＳトランジスタの特性は悪化し、またそのソース・ドレイン幅依存性にも向上は見られない。
これに対し、前記ゲート電極３３Ｐ，３３Ｎの延在方向を＜１００＞方向に設定した場合では、前記応力補償膜３４，３５を設けない場合にはｐチャネルＭＯＳトランジスタのトランジスタ特性は良好であるが、その他の項目については向上が見られない。さらに前記ゲート電極３３Ｐ，３３Ｎの延在方向を＜１００＞方向とし、前記応力補償膜３４のみを設けた場合、図９に対応してｐＭＯＳトランジスタの特性はやや良好、またそのソース・ドレイン幅依存性は良好となるが、ｎチャネルＭＯＳトランジスタのソース・ドレイン幅依存性は悪化してしまう。
一方、図８Ｂのようにゲート電極３３Ｐ，３３Ｎの延在方向を＜１００＞方向とし、さらに応力補償膜３４および３５を設けた場合には、全ての項目について、良好な結果が得られるのがわかる。
先に図９で説明したように、ｎチャネルＭＯＳトランジスタの伝導度が劣化するのはそのチャネルに、チャネル中をキャリアが流れる方向、すなわちチャネル方向に平行な方向に作用する圧縮応力が作用した場合であるため、前記応力補償膜３４，３５は、特に前記チャネル方向に作用する引っ張り応力を形成できることが重要である。また前記シリコン基板３１上に形成される応力補償膜３４は、特に圧縮応力源となる素子分離構造３１Ｓを覆うことが重要である。
［第１実施例］
図１２Ａ〜図１２Ｋは、本発明の第１実施例によるＣＭＯＳ素子の製造工程を示す。
図１２Ａを参照するに、（１００）面方位を有するシリコン基板４１上にはシリコン酸化膜４１ａを介して約１００ｎｍの厚さのシリコン窒化膜パターン４１ｂが形成され、さらに前記シリコン窒化膜パターン４１ｂをマスクに前記シリコン基板４１をドライエッチングすることにより、前記シリコン基板４１中に深さが約３００ｎｍで幅が１００〜４００ｎｍ程度の素子分離溝４１Ａ，４１Ｂが形成される。
次に図１２Ｂの工程において前記シリコン窒化膜パターン４１ｂをマスクに前記シリコン基板４１を熱酸化処理し、前記ドライエッチングにより前記素子分離溝４１Ａ，４１Ｂの表面に生じた損傷を回復させる。この熱酸化処理により、前記素子分離溝４１Ａ，４１Ｂの表面には厚さが約５ｎｍの熱酸化膜４１ｃが形成される。
次に図１２Ｃの工程において図１２Ｂの構造上に、ＬＰＣＶＤ法（減圧ＣＶＤ法）により、シリコン窒化膜４１ｄを、約１０ｎｍの膜厚に形成する。このシリコン窒化膜４１ｄの形成は、典型的には６００℃の基板温度でＳｉＣｌ２Ｈ２とＮＨ３の混合ガスを原料ガスとして供給することにより実行されるが、このような条件下で形成されたシリコン窒化膜は、図中に矢印で示したように内部に強い引っ張り応力を蓄積することが知られている。
次に図１２Ｄの工程において図１２Ｃの構造上に前記素子分離溝４１Ａ，４１Ｂを充填するようにシリコン酸化膜４２が熱ＣＶＤ法などにより形成され、図１２Ｄの工程において前記シリコン窒化膜パターン４１ｂをストッパに前記シリコン酸化膜４２を化学機械研磨（ＣＭＰ）により研磨・除去する。これにより、前記素子分離溝４１Ａを充填するシリコン酸化膜４２Ａが形成され、また素子分離溝４１Ｂを充填するシリコン酸化膜４２Ｂが形成される。
図１２Ｅの工程では、さらにこのようにして形成されたシリコン酸化膜４２Ａ，４２Ｂを１，０００℃の温度で３０秒間熱処理することにより、緻密で高品質のシリコン酸化膜に変換する工程が行われる。
次に図１２Ｆの工程において前記シリコン窒化膜パターン４１ｂがリン酸処理により除去され、さらに図１３Ｇの工程において前記シリコン基板４１中にＢ＋を１５０ｋｅＶの加速電圧下、３×１０１３ｃｍ−２のドーズ量で、マスク工程を使うことにより選択的にイオン注入し、ｐ型ウェル４１ＰをｎチャネルＭＯＳトランジスタの素子領域として前記シリコン基板４１中に形成する。さらに、図１２Ｇの工程においては前記シリコン基板４１中にＰ＋を３００ｋｅＶの加速電圧下、３×１０１３ｃｍ−２のドーズ量で同様なマスク工程を使うことにより選択的にイオン注入し、前記シリコン基板４１中にｎ型ウェル４１Ｎを、ｐチャネルＭＯＳトランジスタの素子領域として形成する。
さらに図１２Ｇの工程においては前記ｐ型ウェル４１Ｐの表面部分にＢ＋を１０ｋｅＶの加速電圧下、８×１０１２ｃｍ−２のドーズ量で選択的にイオン注入し、前記ｎチャネルＭＯＳトランジスタのチャネルドープを行う。同様に図１２Ｇの工程においては前記ｎ型ウェル４１Ｎの表面部分にＡｓ＋を１００ｋｅＶの加速電圧下、８×１０１２ｃｍ−２のドーズ量で選択的にイオン注入し、前記ｐチャネルＭＯＳトランジスタのチャネルドープを行う。
さらに図１２Ｇの工程では前記シリコン基板４１表面を覆う酸化膜をＨＦ処理により除去し、新たにシリコン酸化膜あるいはシリコン窒化膜を前記素子領域４１Ｎの表面に、前記ｐチャネルＭＯＳトランジスタのゲート絶縁膜４３Ｐとして形成する。また同時に同様なゲート絶縁膜４３Ｎが、前記素子領域４１Ｐの表面に、前記ｎチャネルＭＯＳトランジスタのゲート絶縁膜４３Ｎとして形成される。
図１２Ｇの工程では、さらにこのようにしてゲート絶縁膜４３Ｐ，４１Ｎが形成されたシリコン基板４１上にポリシリコン膜４４を一様に堆積する。
次に図１２Ｈの工程において前記ポリシリコン膜４４がパターニングされ、前記素子領域４１Ｎにおいて前記ゲート絶縁膜４３Ｐ上にゲート電極４４Ｐが、前記素子領域４１Ｐにおいて前記ゲート絶縁膜４３Ｎ上にゲート電極４４Ｎが形成される。その際、本発明では、前記ゲート電極４４Ｐおよび４４Ｎを、前記シリコン基板４１の＜１００＞方向に延在するように形成する。
さらに図１２Ｈの工程においては前記素子領域４１Ｎ中に前記ゲート電極４４ＰをマスクにＢ＋が０．５ｋｅＶの加速電圧下、１×１０１５ｃｍ−２のドーズ量で選択的にイオン注入され、前記素子領域４１Ｎ中、前記ゲート電極４４Ｐの両側にｐ−型のＬＤＤ領域４１ｐが形成される。また図１２Ｈの工程においては前記素子領域４１Ｐ中に前記ゲート電極４４ＮをマスクにＡｓ＋が３ｋｅＶの加速電圧下、１×１０１５ｃｍ−２のドーズ量で選択的にイオン注入され、前記素子領域４１Ｐ中、前記ゲート電極４４Ｎの両側にｎ−型のＬＤＤ領域４１ｎが形成される。前記素子領域４１Ｎへのイオン注入の際には前記素子領域４１Ｐはレジストパターン（図示せず）により覆われており、また前記素子領域４１Ｐへのイオン注入の際には前記素子領域４１Ｎはレジストパターン（図示せず）により覆われている。また前記ＬＤＤ領域４１ｐの形成の際には前記ゲート電極４４Ｐはｐ−型にドープされ、前記ＬＤＤ領域４１ｎの形成の際には前記ゲート電極４４Ｎはｎ−型にドープされる。
次に図１２Ｉの工程において図１２Ｈの構造上にシリコン酸化膜をＣＶＤ法により堆積し、これをエッチバックすることにより、前記ゲート電極４４Ｐの側壁に側壁絶縁膜４４Ｐｓが形成され、また前記ゲート電極４４Ｎの側壁に側壁絶縁膜４４Ｎｓが形成される。
さらに図１２Ｉの工程では前記ゲート電極４４Ｐおよび側壁絶縁膜４４ＰｓをマスクにＢ＋を５ｋｅＶの加速電圧下、２×１０１５ｃｍ−２のドーズ量でイオン注入し、前記ｐチャネルＭＯＳトランジスタのソース・ドレイン領域となるｐ＋型の深い不純物領域４１ｐ＋を前記素子領域４１Ｎ中、前記側壁絶縁膜４４Ｐｓの外側に形成する。また前記ゲート電極４４Ｎおよび側壁絶縁膜４４ＮｓをマスクにＰ＋を１０ｋｅＶの加速電圧下、２×１０１５ｃｍ−２のドーズ量でイオン注入し、前記ｎチャネルＭＯＳトランジスタのソース・ドレイン領域となるｎ＋型の深い不純物領域４１ｎ＋を前記素子領域４１Ｐ中、前記側壁絶縁膜４４Ｎｓの外側に形成する。この工程においても前記素子領域４１Ｎへのイオン注入の際には前記素子領域４１Ｐはレジストパターン（図示せず）により覆われており、また前記素子領域４１Ｐへのイオン注入の際には前記素子領域４１Ｎはレジストパターン（図示せず）により覆われている。また前記深い不純物領域４１ｐ＋の形成の際には前記ゲート電極４４Ｐはｐ＋型にドープされ、前記深い不純物領域４１ｎ＋の形成の際には前記ゲート電極４４Ｎはｎ＋型にドープされる。
さらに図１２Ｊの工程において図１２Ｉの構造上に、ＬＰＣＶＤ法によりシリコン窒化膜４５を、前記シリコン窒化膜４５が前記素子分離構造４２Ａ，４２Ｂの表面および側壁絶縁膜４３Ｐｓを有するゲート電極４４Ｐ，側壁絶縁膜４３Ｎｓを有するゲート電極４４Ｎを連続して覆うように、３０−１５０ｎｍ、より好ましくは５０−１００ｎｍの膜厚に形成する。典型的には前記シリコン窒化膜４５はＳｉＣｌ２Ｈ２とＮＨ３の混合ガスを原料ガスとして使い、６００℃の基板温度でＬＰＣＶＤ法を実行することにより形成され、強い引っ張り応力を膜内に蓄積している。
従来、シリコン基板表面にはゲート電極を覆うようにエッチングストッパ膜としてＳｉＮ膜を形成することが行われていた。この場合、一見すると図１２ＪのＳｉＮ膜４５に類似した構造が得られる。しかし、エッチングストッパ膜を形成する場合にはＳｉＮ膜の膜厚は２０−３０ｎｍで充分であり、応力の増加を回避するため３０ｎｍを超える膜厚でＳｉＮ膜を形成することは通常はなされない。一方、本発明では前記ＳｉＮ膜４５を応力補償膜として使うため、ＳｉＮ膜４５の膜厚が３０ｎｍ以下では所望の応力補償効果が得られず、ＳｉＮ膜の膜厚を３０ｎｍ以上、好ましくは５０ｎｍ以上に設定する必要がある。一方、シリコン基板上にこのような非常に厚いＳｉＮ膜を形成した場合、例えばコンタクトホールを開口するような場合にエッチングが困難になるため、前記ＳｉＮ膜の膜厚は１５０ｎｍ以下、好ましくは１００ｎｍを越えないのが望ましい。
図１２Ｊの構成により、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのいずれについても優れた特性を有し、さらに素子サイズによる特性の変化が生じない半導体装置が得られる。このような応力補償された半導体装置を使うことにより、半導体集積回路装置を設計する際に、素子サイズによる素子特性の変化がばらつきとして認識される問題が解消され、既存の回路シミュレータを使って、様々なサイズの半導体素子を含む半導体集積回路装置を効率よく設計することが可能になる。
最後に図１２Ｋの工程において図１２Ｊの構造上にシリコン酸化膜などよりなる層間絶縁膜４６が形成され、さらに前記層間絶縁膜中に前記深い拡散領域４１ｐ＋，４１ｎ＋を露出するコンタクトホール４６Ａが形成される。前記コンタクトホール４６Ａをポリシリコンあるいはタングステンなどの導体により充填することにより、半導体集積回路の一部を構成する多層配線構造（図示せず）との接続のためのコンタクトプラグ４６Ｂが形成される。
前記コンタクトホール４６Ａをドライエッチングにより形成する際に、図１２Ｋの構造ではシリコン窒化膜４５が形成されているためドライエッチングは前記シリコン窒化膜４５が露出した時点でいったん停止する。そこでその後に前記シリコン窒化膜４５を選択的にドライエッチングすることにより、前記素子分離絶縁膜４２Ａ，４２Ｂのエッジ部をエッチングすることなく前記拡散領域４１ｐ＋あるいは４１ｎ＋にコンタクトするコンタクトホールが形成され、素子分離構造４２Ａ，４２Ｂによる素子分離効果が劣化することがない。
［第２実施例］
図１３は、シリコン基板上に形成された本発明の第２実施例による半導体集積回路装置６０の構成を示す。
図１３を参照するに、半導体集積回路装置６０はシリコン基板６１上に形成された様々なサイズの半導体素子６０Ａ，６０Ｂ，６０Ｃを含んでいる。
各々の半導体素子６０Ａ〜６０ＣはＳＴＩ構造を形成する素子分離絶縁構造６１Ｓにより画成された素子領域６０Ｒ中に形成されており、前記図１７（Ｋ）に示したのと同様な構成を有する。
さらに各々の素子分離構造６１Ｓは素子領域６０Ｒとの境界に前記シリコン窒化膜４１ｄに対応する引っ張り応力膜６１Ｎを応力補償膜として形成されている。また前記半導体素子６０Ａ〜６０Ｃの各々においてゲート電極６０Ｇは＜１００＞方向に延在しており、これに伴ってチャネル中においてキャリアの流れる方向も＜１００＞方向となっている。
さらに図示は省略するが、前記シリコン基板６１上には一様に前記応力補償膜４５に相当するシリコン窒化膜が熱ＣＶＤ法により形成されており、前記応力補償膜６１Ｎと共に、前記シリコン酸化膜６１ｓが素子領域中に形成する圧縮応力を補償する。
その際、先に図９で説明したように、ｎチャネルＭＯＳトランジスタのチャネル領域においてキャリア移動度を劣化させるのは主としてチャネル方向、すなわちキャリアの流れる方向に平行な応力であるため、図１３の構成を変形して、前記半導体素子６０Ａ〜６０Ｃの各々において図１４に示すように応力補償膜６１Ｎが素子領域６０Ｒのうち、チャネル方向のみに形成するようにすることも可能である。ただし図１４は図１３の一変形例による半導体集積回路装置７０の構成を示す平面図であり、図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】  本発明によれば、ゲート電極方位を＜１００＞方向に設定することにより、ｐチャネルＭＯＳトランジスタの動作特性の圧縮応力依存性を実質的に消去することができる。さらに本発明によれば、前記第１および第２の応力補償膜をそれぞれシリコン基板表面およびシャロートレンチ型素子分離（ＳＴＩ）構造の素子分離溝表面に形成することにより、ｎ型ＭＯＳトランジスタの動作特性の圧縮応力依存性を実質的に消去することができる。
本発明によれば、素子分離構造に起因する圧縮応力が素子の動作特性に及ぼす影響をｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのいずれにおいても実質的に消去することができるため、素子面積の異なる多数の半導体素子をシリコン基板上に集積化した半導体集積回路装置において、素子面積の違いにより誘起される素子特性の変化が解消され、回路シミュレータを使った集積回路装置の設計を、個々の半導体素子が微細化された場合でも有効に実行することが可能になる。
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１３】
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【図１４】
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