(57)【特許請求の範囲】
【請求項１】
フォトダイオードと当該フォトダイオードに蓄積された電荷を浮遊拡散部に転送するための転送ゲート電極とをそれぞれ個別に備えて、かつ、列方向に隣接する２つがペアを組んで前記浮遊拡散部と当該浮遊拡散部にゲート電極が接続されたＭＯＳ型の増幅トランジスタとを共用する構成になった画素が、半導体基板表面の画素領域に行列方向に配置された固体撮像装置であって、
各画素における前記フォトダイオードの受光領域および前記転送ゲート電極並びに前記浮遊拡散部は、いずれも行および列方向に延びて直交する２直線のみの組み合わせで描写できる平面形状をして行方向に順に並んでおり、かつ、ペアを組む２画素間で線対称に配置され、
各画素における前記転送ゲート電極の配線は、ペアを組む２画素の前記受光領域間を行方向に延びて前記転送ゲート電極の一端に接続された第１の配線と、前記転送ゲート電極の他端に接続されて、前記浮遊拡散部の一部を周回し、行方向に隣接した画素の前記第１の配線に接続された第２の配線とで構成され、
前記転送ゲート電極と前記第１の配線と前記第２の配線とは一体に形成され、
前記受光領域および前記転送ゲート電極並びに前記浮遊拡散部は、いずれも列方向に延びる直線が長辺をなす長方形状であり、
前記ペアを組む画素は、前記浮遊拡散部を基準電位に接続するためのＭＯＳ型のリセットトランジスタをさらに備え、
前記増幅トランジスタおよび前記リセットトランジスタのソース・ドレイン領域、および、前記浮遊拡散部は、列方向に延びる同一直線上に配置され、
前記リセットトランジスタのゲート電極およびその配線は、列方向で隣接して別のペアに属する画素の前記受光領域間を行方向に延びる直線上に配置され、
前記リセットトランジスタのゲート電極およびその配線は、一体に形成されていることを特徴とする、固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトダイオードと転送ゲート電極とを画素毎に備える一方で、隣接する２つで浮遊拡散部（フローティングディフュージョン）を含む一部の回路を共用する構成になった画素を半導体基板の画素領域に備えた固体撮像装置に関する。
【背景技術】
【０００２】
近年、ＣＣＤやＭＯＳ型イメージセンサー（ＣＭＯＳプロセスコンパチブルセンサ）に代表される固体撮像装置の小型化、高解像度化に対する要請は益々高まっている。この要請を満たすためには、単位画素当たりの面積を低減することが有効であり、そのために従来から種々の回路設計が行われてきた。
【０００３】
図１０（ａ），（ｂ）は、従来から提案されているＣＭＯＳプロセスコンパチブルセンサ（以下、ＣＭＯＳセンサと称す）の画素部分を示した回路図の一例である（例えば、特許文献１参照）。図１０（ａ）に示すものは、１つの画素で４つのトランジスタを要する４トランジスタ型ＣＭＯＳセンサの変形例であり、また、図１０（ｂ）に示すものは、１つの画素で３つのトランジスタを要する３トランジスタ型ＣＭＯＳセンサの変形例である。なお、本明細書では、回路図との対応を容易にするために、例えば１０（ａ）の画素ペア１と図１０（ｂ）の画素ペア１のように、その構成要素の一部が異なるものであっても、同じ機能部品であるものには同じ参照符号を付している。
【０００４】
図１０（ａ）において、画素ペア１は、隣接した行の２画素２ａ，２ｂで構成されている。各画素２ａ，２ｂは、フォトダイオード３ａ，３ｂ（以下、ＰＤ３ａ，３ｂと称す）および転送ゲート電極４をそれぞれ個別に備えている。その一方で、浮遊拡散部５（以下、ＦＤ５と称す）、リセットトランジスタ６、増幅トランジスタ１２および選択トランジスタ１３は、１つの画素ペア１を構成する２つの画素２ａ，２ｂで共用されている。ＰＤ３ａ，３ｂ、転送ゲート電極４およびＦＤは、転送トランジスタを構成している。
【０００５】
図１０（ｂ）に示す画素ペア１は、図１０（ａ）に示す画素ペア１から選択トランジスタ１３を取り除いた構成になっており、これにより面積の低減が図られている。なお、ＦＤ５を共有しない一般的なＣＭＯＳセンサの詳細については、例えば特許文献２等に開示されている。
【０００６】
ここで、この回路によって行われる処理を簡単に説明する。露光期間中にＰＤ３ａ，３ｂに蓄積された信号電荷は、転送ゲート電極４ａ，４ｂに所定電圧が印加された際にＦＤ５に転送される。このときに、増幅トランジスタ１２のゲートの電位は、ＦＤ５に転送された信号電荷の電荷量に応じた大きさになり、垂直信号線１５上には、基準電圧ＶＤＤを変圧した電圧信号が現れる。なお、ブルーミング防止のために、ＰＤ３ａ，３ｂの露光時にはリセットトランジスタ６がＯＮ状態に制御されて、ＦＤ５に基準電圧ＶＤＤが印加される。これにより、ＦＤ５の電荷は外部に排出されるので、ＦＤ５は初期状態に制御される。
【特許文献１】米国特許第６，０３３，４７８号明細書
【特許文献２】特開平９−４６５９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上記特許文献１等には、どのようなレイアウトによって上記の回路を実現するかについては開示されていないが、一般的には、図１１に示すようなレイアウトがなされている。具体的には、列方向（ｙ軸方向）に隣接する２つのＰＤ３ａ，３ｂの受光領域２０ａ，２０ｂに対して、転送ゲート電極４ａ，４ｂが斜め向きに配置されている。そして、ＦＤ５、リセットトランジスタ６および増幅トランジスタ１２のソース・ドレイン領域が行方向（ｘ軸方向）に順に配置されている。図１２は、図１１に示すレイアウトの画素ペア１を画素領域に行列に配置した様子を示している。
【０００８】
本願発明者らは、このレイアウトでは、ＰＤ３ａ，３ｂの受光領域２０ａ，２０ｂを形成するためのマスクの配置がずれてしまった場合に、問題が生じることに気づいた。より具体的には、本来ならば、図１３に示すようにレジストパターンの開口２２ａ，２２ｂが形成されるようにマスクが配置されるべきところで、位置合わせずれによって図１４に示すように開口２２ａ，２２ｂが位置することになった場合には、各画素の転送トランジスタの特性等が異なってしまうことになる。転送トランジスタの特性が異なれば、画素２ａと画素２ｂとの感度特性がばらつくことになり、良好な画質の画像が得られないために、固体撮像装置の致命的な欠陥になってしまう。
【課題を解決するための手段】
【０００９】
そこで本発明の目的は、画素の感度特性のばらつきが生じにくいレイアウト構成を提供し、高歩留まりで、かつ、高感度な固体撮像装置を提供することである。
【００１０】
本発明に係る固体撮像装置は、フォトダイオードとフォトダイオードに蓄積された電荷を浮遊拡散部に転送するための転送ゲート電極とをそれぞれ個別に備えて、かつ、列方向に隣接する２つがペアを組んで浮遊拡散部と浮遊拡散部にゲート電極が接続されたＭＯＳ型の増幅トランジスタとを共用する構成になった画素が、半導体基板表面の画素領域に行列方向に配置された固体撮像装置であって、各画素におけるフォトダイオードの受光領域および転送ゲート電極並びに浮遊拡散部は、いずれも行および列方向に延びて直交する２直線のみの組み合わせで描写できる平面形状をして行方向に順に並んでおり、かつ、ペアを組む２画素間で線対称に配置されている。
【００１１】
例えば、受光領域および転送ゲート電極並びに浮遊拡散部は、いずれも列方向に延びる直線が長辺をなす長方形状であればよい。
【００１２】
各画素における転送ゲート電極の配線は、ペアを組む２画素の受光領域間を行方向に延びて転送ゲート電極の一端に接続された第１の配線と、転送ゲート電極の他端に接続されて、浮遊拡散部の一部を周回し、行方向に隣接した画素の第１の配線に接続された第２の配線とで構成されていてもよい。
【００１３】
ペアを組む画素は、浮遊拡散部を基準電位に接続するためのＭＯＳ型のリセットトランジスタをさらに備え、増幅トランジスタおよびリセットトランジスタのソース・ドレイン領域、および、浮遊拡散部は、列方向に延びる同一直線上に配置されていてもよい。
【００１４】
リセットトランジスタのゲート電極およびその配線は、列方向で隣接して別のペアに属する画素の受光領域間を行方向に延びる直線上に配置されていてもよい。
【発明の効果】
【００１５】
本発明に係るレイアウトによれば、マスクの配置がずれてフォトダイオードの受光領域が形成されていた場合にも、各画素の感度特性が同じになるために、高画質な画像を提供できる固体撮像装置となる。
【発明を実施するための最良の形態】
【００１６】
（第１の実施形態）
図１（ａ）は、本発明の実施形態に係る固体撮像装置（ＣＭＯＳセンサ）の画素セル内の平面レイアウト図であって、図１０（ｂ）に示す回路を実現するレイアウトを示している。また、図１（ｂ）は、図１（ａ）のＡ−Ａ線断面図である。そして、図２は、画素領域において、画素ペア１が行列方向（ｘｙ方向）に配置されている様子を示している。
【００１７】
画素ペア１は、列方向（ｙ軸方向）に隣接する２画素２ａ，２ｂで構成されている。各画素２ａ，２ｂは、フォトダイオード３ａ，３ｂ（以下、ＰＤ３ａ，３ｂと称す）と転送ゲート電極４ａ，４ｂとをそれぞれ一つづつ備え、浮遊拡散部５（以下、ＦＤ５と称す）、リセットトランジスタ６および増幅トランジスタ１２を共用している。図１に示すＰＤ３ａ，３ｂの受光領域２０ａ，２０ｂ、転送ゲート電極４ａ，４ｂ、ＦＤ５を始めとする、画素２ａ，２ｂを構成する各部は、いずれも行および列方向に延びて直交する２直線のみの組み合わせで描写できる平面形状をしている。
【００１８】
図１における受光領域２０ａ，２０ｂ、転送ゲート電極４およびＦＤ５は、いずれも列方向に延びる直線が長辺になった長方形または、大きさの異なる長方形を組み合わせた形状をして、行方向に順に配置されている。受光領域２０ａ，２０ｂ、転送ゲート電極４ａ，４ｂおよびＦＤ５は、ペアを組む２画素間で、線対称に配置されている。また、ＦＤ５と、リセットトランジスタ６および増幅トランジスタ１２のソース・ドレイン領域７，９，１０とは、列方向に延びる同じ直線上に配置されている。図２に示すように、受光領域２０ａ，２０ｂの中心ｏは、列方向には間隔Ｗ１で、行方向には間隔Ｗ２で配置されている。
【００１９】
転送ゲート電極４ａ，４ｂの配線は、ペアを組む２画素２ａ，２ｂの受光領域２０ａ，２０ｂ間を行方向に延びて転送ゲート電極４ａ，４ｂの一端に接続された配線１４ａ−１，１４ｂ−１と、転送ゲート電極４ａ，４ｂの他端に接続されて、ＦＤ５の一部を周回し、行方向に隣接した画素２ａ，２ｂの配線１４ａ−１，１４ｂ−１に接続された配線１４ａ−２，１４ｂ−２とで構成されている。
【００２０】
図１における配線１４ａ−２，１４ｂ−２間の間隔Ｌ３は、転送ゲート電極４ａ，４ｂ下の活性領域の幅Ｌ１の２倍と、その間の素子分離部１９の幅Ｌ２とを足し合わせた長さよりも長くなっている。より具体的には、０．２５μｍＣＭＯＳルール相当では、活性領域の幅Ｌ１の最小値が０．４μｍ、素子分離部１９の幅Ｌ２が０．４μｍなので、間隔Ｌ３は１．２μｍよりも長くなる。
【００２１】
図１に示すレイアウトによれば、一般的なフォトリソグラフィー技術を用いて固体撮像装置を製造する場合に、マスクの位置合わせずれが生じた場合にも歩留まりの低下を抑制できるという利点がある。ここで、ＣＭＯＳセンサの製造方法の一例を簡単に説明しておく。なお、説明に用いる材料は、これに限定されるものではなく、その他の絶縁材料や導電性材料を用いてもよいことはいうまでもない。
【００２２】
まず、半導体基板であるシリコン基板２１にＳＴＩ(Shallow Trench Isolation)またはＬＯＣＯＳ(Local Oxidation of Silicon)の素子分離部１９を形成する。素子分離部１９の製造方法を図３（ａ）〜３（ｃ）を用いて簡単に説明する。まず、シリコン基板２１の表面にシリコン酸化膜３３を形成し、さらに、シリコン窒化膜３２およびフォトレジスト３１ａを形成する（図３（ａ））。次に、マスク３０を用いてフォトレジスト３１ａを露光・エッチングし、レジストパターン３１ｂを形成する（図３（ｂ））。そしてレジストパターン３１ｂを用いて、シリコン基板２１の表面をエッチングしてできた溝にシリコン酸化膜を埋めることによって、若しくは、シリコン酸化膜３３を熱酸化することによって、素子分離部１９を形成する。図３（ｄ）には、この際に用いられるマスク３０のパターンを示している。このパターンにおいて、斜線ハッチング部分は素子分離部１９を形成するための部分を示しており、白抜き部分は活性領域（受光領域２０ａ，２０ｂ、ＦＤ５、転送ゲート電極４ａ，４ｂ直下のチャネルとなる領域、および、各ＭＯＳ型トランジスタ（増幅トランジスタ１２およびリセットトランジスタ６）のソース・ドレイン領域７，９，１１とゲート電極８，１０直下のチャネルとなる領域）である。図３（ｄ）に示すように、各画素ペア１における受光領域２０ａ，２０ｂおよびＦＤ５のパターンは、行方向に延びる直線Ｂに対して線対称になっている。
【００２３】
次に、図４（ａ）〜４（ｃ）を用いて、転送ゲート電極４ａ，４ｂとその配線１４ａ−１，１４ａ−２，１４ｂ−１，１４ｂ−２、リセットゲート電極８とその配線１８および、増幅ゲート電極１０の形成方法を説明する。まず、表面にシリコン酸化膜３３が形成されたシリコン基板２１上に、導電性薄膜であるポリシリコン膜４２を形成し、その上に、フォトレジスト４１ａを形成する（図４（ａ））。次に、マスク４０を用いてフォトレジスト４１ａを露光・エッチングし、レジストパターン４１ｂを形成する（図４（ｂ））。そして、レジストパターン４１ｂから露出したポリシリコン膜４２およびシリコン酸化膜３３をエッチングして、各ゲート電極４，８，１０と配線１４，１８および、絶縁膜４３を形成する。図５（ｄ）には、この際に用いられるマスク４０のパターンを示している。このパターンにおいて、斜線ハッチング部分は各ゲート電極４，８，１０と配線１４，１８を形成するための部分を示している。図５（ｄ）に示すように、各画素ペア１における転送ゲート電極４ａ，４ｂとその配線１４ａ−１，１４ａ−２，１４ｂ−１，１４ｂ−２のパターンは、行方向に延びる直線Ｂに対して線対称になっている。
【００２４】
次に、図５（ａ）〜５（ｃ）を用いて、ＰＤ３ａ，３ｂの受光領域２０ａ，２０ｂの形成方法を説明する。まず、シリコン基板２１上にフォトレジスト５１ａを形成する（図５（ａ））。次に、マスク５０を用いてフォトレジスト５１ａを露光・エッチングし、レジストパターン５１ｂを形成する（図５（ｂ））。そして、レジストパターン５１ｂの開口２２ａ，２２ｂからシリコン基板２１の表面にヒ素等の不純物イオンを注入し、これにより受光領域２０ａ，２０ｂを形成する（図５（ｃ））。図５（ｄ）には、この際に用いられるマスク５０のパターンを示している。図５（ｄ）において、斜線ハッチング部は、フォトダイオード３ａ，３ｂの受光領域２０ａ，２０ｂを形成するための部分を示している。図５（ｄ）に示すように、各画素ペア１における受光領域２０ａ，２０ｂのパターンは、行方向に延びる直線Ｂに対して線対称になっている。
【００２５】
以上に説明したとおり、素子分離部１９を形成するためのマスク３０、各電極等を形成するためのマスク４０およびＰＤ３ａ，３ｂの受光領域２０ａ，２０ｂを形成するためのマスク５０のパターンは、行列方向に延びて直交する２直線のみの組み合わせで描写できる。従って、マスク５０の配置がずれて、図６または図７に示すようにレジストパターン４１ａ，４１ｂの開口２２ａ，２２ｂが行方向または列方向にずれたとしても、開口２２ａ，２２ｂから露出する転送ゲート電極４ａ，４ｂの面積は同じになる。よって、画素ペア１を構成する画素２ａ，２ｂの転送トランジスタの特性は同じになり、ひいては画素２ａ，２ｂの感度特性が同じになる。よって、上記レイアウトによれば、高感度で、高画質な画像を得られる固体撮像装置を歩留まり良く製造することができる。なお、図６および図７中の点線は、マスク３０がずれて配置されたときの受光領域２０ａ，２０ｂを示している。
【００２６】
なお、上記説明のように転送ゲート電極４と同じ工程でその配線も形成するようにすれば、配線をアルミ配線などにして別工程で形成する場合と比べて製造工程数を削減することができる。図８（ａ），（ｂ）は、図１（ａ）に示すＣＭＯＳセンサ上への配線形成手順を示している。簡単に説明すると、まず、増幅トランジスタ１２のドレイン領域１１へのコンタクトＣ５に接続されて列方向に延びる垂直信号線１５を形成する。また、これと同時に、コンタクトＣ１，Ｃ２，Ｃ４を接続して列方向に延びる配線であって、より詳しくは、ＦＤ５と、増幅トランジスタ１２のゲート電極１０およびリセットトランジスタのソース領域７とを接続する配線１６を形成する。なお、垂直信号線１５は、各画素から外部に画像信号を読み出すための配線である。最後に、増幅トランジスタ１２のソース領域９（または、リセットトランジスタ６のドレイン領域）に設けられたコンタクトＣ３に接続されて、列方向に延びる配線１７を形成する。
【００２７】
なお、図９（ａ）〜９（ｃ）は、転送ゲート電極４ａ，４ｂの配線を転送ゲート電極４ａ，４ｂとは一体形成せずに、アルミ配線にする場合の配線形成手順を示している。転送ゲート電極４ａ，４ｂの配線もアルミ配線とする場合には、本発明に係るＣＭＯＳセンサの層数よりも配線層数が増えることになる。本発明に係るＣＭＯＳセンサのように、転送ゲート電極４ａ，４ｂの配線１４ａ−１，１４ａ−２，１４ｂ−１，１４ｂ−２を転送ゲート電極４ａ，４ｂと一体形成することによって配線層数を減らせば、感度特性をより良好にすることが可能になる。その理由は、配線総数を減らせば、配線によって入射光が遮断されていた領域が減って、受光領域２０ａ，２０ｂをより広くすることが可能になるためである。
【００２８】
なお、本発明に係るレイアウト方法は、フォトリソグラフィーによって製造する各固体撮像装置等や、３画素以上の複数画素で一部の回路を共用するタイプのＣＭＯＳセンサにも適用可能であることは言うまでもない。
【産業上の利用可能性】
【００２９】
本発明に係る固体撮像装置は、携帯電話端末、デジタルカメラ、太陽電池、複写機、ファクシミリ等、撮像機能を備えた種々の機器で利用可能である。
【図面の簡単な説明】
【００３０】
【図１】本発明に係る固体撮像装置の平面図および断面図
【図２】画素領域の平面図
【図３】素子分離部の製造工程を説明する図およびこの工程で用いられるマスクパターン
【図４】ゲート電極等の製造工程を説明する図およびこの工程で用いられるマスクパターン
【図５】フォトダイオードの受光領域の製造工程を説明する図およびこの工程で用いられるマスクパターン
【図６】列方向にマスクがずれた場合のレジストパターンの開口位置を示す図
【図７】行方向にマスクがずれた場合のレジストパターンの開口位置を示す図
【図８】図１に示すＣＭＯＳセンサへの配線形成手順を説明する図
【図９】転送ゲート配線を転送ゲート電極と別工程で形成する場合の配線形成手順を説明する図
【図１０】画素ペアの回路図
【図１１】従来の画素ペアの平面図
【図１２】画素領域の平面図
【図１３】理想的に位置合わせされたレジストパターンの開口位置を示す図
【図１４】列方向にマスク合わせずれが発生した場合のレジストパターンの開口位置を示す図
【符号の説明】
【００３１】
１  画素ペア
２ａ，２ｂ  画素
３ａ，３ｂ  フォトダイオード
４ａ，４ｂ  転送ゲート電極
５  フローティングディフュージョン
６  リセットトランジスタ
７  リセットトランジスタのソース領域
８  リセットゲート電極
９  リセットトランジスタのドレイン領域または増幅トランジスタのソース領域
１０  増幅ゲート電極
１１  増幅トランジスタのドレイン領域
１２  増幅トランジスタ
１３  選択トランジスタ
１４ａ−１，１４ｂ−１，１４ａ−２，１４ｂ−２  配線
１５  垂直信号線
１６  配線
１７  配線
１８  配線
１９  素子分離部
２０ａ，２０ｂ  受光領域
２１  シリコン基板
２２ａ，２２ｂ  開口
Ｃ１〜Ｃ５  コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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