(57)【特許請求の範囲】
【請求項１】
第１イネーブル信号に応答して動作・停止し、動作時に基準クロック信号の立ち上がりエッジに同期動作して前記基準クロック信号を分周した第１分周信号を生成する第１カウンタと、
第２イネーブル信号に応答して動作・停止し、動作時に基準クロック信号の立ち下がりエッジに同期動作して前記基準クロック信号を分周した第２分周信号を生成する第２カウンタと、
前記第１カウンタのカウント値に基づいて前記第２イネーブル信号を生成する第１イネーブル信号生成回路と、
前記第２カウンタのカウント値に基づいて前記第１イネーブル信号を生成する第２イネーブル信号生成回路と、
前記第１分周信号と前記第２分周信号とを合成して生成した分周クロック信号を出力する出力回路と、を備え、
前記第１イネーブル信号生成回路と前記第２イネーブル信号生成回路は、前記第１カウンタと前記第２カウンタとが交互に動作するとともに両カウンタの動作期間が重なるようにそれぞれのイネーブル信号を生成するようにした、ことを特徴とする分周回路。
【請求項２】
前記基準クロック信号において立ち上がりエッジから直後の立ち下がりエッジまでを基準周期とし、立ち上がりエッジから次の立ち上がりエッジまでの１周期が前記基準周期のｎ倍（ｎは自然数）である分周クロック信号を生成するものであり、
前記第１カウンタ及び前記第２カウンタは、前記基準周期の２ｎ倍の周期を持つ第１分周信号及び第２分周信号を生成する、ことを特徴とする請求項１記載の分周回路。
【請求項３】
前記基準クロック信号の周期に対する分周クロック信号の周期の倍数が可変可能に構成された、ことを特徴とする請求項１又は請求項２記載の分周回路。
【請求項４】
前記出力回路は、前記第１分周信号を前記第１イネーブル信号によりマスクし、前記第２分周信号を前記第２イネーブル信号によりマスクし、マスク後の２つの信号を合成して前記分周クロック信号を生成する、ことを特徴とする請求項１，請求項２又は請求項３に記載の分周回路。
【請求項５】
前記第１カウンタは基準クロック信号の立ち上がりエッジに同期動作して状態を遷移するとともに第１イネーブル信号に応答して動作・停止し、該遷移した状態に応じた第１分周信号を出力する第１ステートマシンであり、
前記第２カウンタは基準クロック信号の立ち下がりエッジに同期動作して状態を遷移するとともに第２イネーブル信号に応答して動作・停止し、該遷移した状態に応じた第２分周信号を出力する第２ステートマシンである、ことを特徴とする請求項１，請求項２，請求項３又は請求項４記載の分周回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は分周回路に関するものである。
近年、データ通信、例えば半導体集積回路装置間におけるクロック同期式のデータ通信において、通信速度の高速化が要求され、この要求に対して、クロック信号の立ち上がりエッジと立ち下がりエッジに応答してデータを通信する、所謂ＤＤＲ（double data rate）クロック方式が採用されている。また、符号化／復号化の複雑化にともない、ＤＤＲクロック同期のデータ通信において、８／９，１６／１７のように基準クロック信号を奇数倍分周した分周クロック信号を要求されるケースが増えている。このため、奇数倍の分周クロック信号を安定して生成する分周回路が要求されている。
【背景技術】
【０００２】
従来、クロック信号を奇数倍して出力する分周回路が特許文献１に開示されている。この分周回路は、クロック信号の立ち上がりエッジに応答する第１フリップフロップ回路（以下、ＦＦ回路）の出力信号をクロック信号の立ち下がりエッジに応答する第２ＦＦ回路が取り込み、第２ＦＦ回路の出力信号を第１ＦＦ回路が取り込むように接続されたカウンタを備えている。そして、分周回路は、ＦＦ回路の出力信号を論理回路により合成し、ＤＤＲクロックの３周期又は５周期（クロック信号の立ち上がりエッジから立ち下がりエッジまで，立ち下がりエッジから立ち上がりエッジまでを１周期とする）分の周期のクロック信号を生成する。
【特許文献１】特開平１０−８４２７７号公報（段落［００１２］，［００１６］第３，５図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、近年では、半導体集積回路装置において消費電力の低減が求められている、つまり該装置に搭載される回路における消費電力の低減が求められている。しかしながら、上記構成の分周回路では、全てのＦＦ回路が常時動作しているため、消費電力を低減することは難しい。このため、クロック信号の立ち上がりエッジをカウントするカウント回路と、立ち下がりエッジをカウントするカウント回路とを備え、各カウント回路のカウント値に応じて動作するカウント回路を切り替えることで、消費電力の低減を図ることが考えられる。しかしながら、２つのカウント回路の切替タイミングによって出力する分周クロック信号にグリッチ(glitch)が発生する虞があり、例えば復号回路等の分周クロック信号にて動作する回路が誤動作する虞があった。
【０００４】
本発明は上記問題点を解決するためになされたものであって、その目的はグリッチの発生を抑制することのできる分周回路を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、請求項１に記載の発明によれば、第１カウンタは、第１イネーブル信号に応答して動作・停止し、動作時に基準クロック信号の立ち上がりエッジに同期動作して前記基準クロック信号を分周した第１分周信号を生成する。第２カウンタは、第２イネーブル信号に応答して動作・停止し、動作時に基準クロック信号の立ち下がりエッジに同期動作して前記基準クロック信号を分周した第２分周信号を生成する。前記第１イネーブル信号生成回路と前記第２イネーブル信号生成回路は、前記第１カウンタと前記第２カウンタとが交互に動作するとともに両カウンタの動作期間が重なるようにそれぞれのイネーブル信号を生成する。そして、出力回路は、前記第１分周信号と前記第２分周信号とを合成して生成した分周クロック信号を出力する。
【０００６】
従って、この構成によれば、第１分周信号と第２分周信号の周期は、基準クロック信号を偶数分周した周期となり、第１分周信号と第２分周信号は第１カウンタが基準クロック信号の立ち上がりエッジに同期動作し第２カウンタが基準クロック信号の立ち下がりエッジに同期動作することにより１周期分位相がずれている。従って、第１分周信号と第２分周信号を合成した分周クロック信号の周期は、基準クロック信号を奇数分周した周期となり、基準クロック信号を奇数分周した分周クロック信号を得ることができる。そして、第１カウンタに対する第１イネーブル信号と第２カウンタに対する第２イネーブル信号を前記第１カウンタと前記第２カウンタとが交互に動作するとともに両カウンタの動作期間が重なるようにすることにより、グリッチを抑えることができる。
【０００７】
請求項２に記載の発明のように、前記基準クロック信号において立ち上がりエッジから直後の立ち下がりエッジまでを基準周期とし、立ち上がりエッジから次の立ち上がりエッジまでの１周期が前記基準周期のｎ倍（ｎは自然数）である分周クロック信号を生成するものであり、前記第１カウンタ及び前記第２カウンタは、前記基準周期の２ｎ倍の周期を持つ第１分周信号及び第２分周信号を生成する。
【０００８】
請求項３に記載の発明によれば、前記基準クロック信号の周期に対する分周クロック信号の周期の倍数が可変可能に構成されてなる。従って、この構成によれば、容易に分周比を変更した分周クロック信号を生成することができる。
【０００９】
請求項４に記載の発明によれば、前記出力回路は、前記第１分周信号を前記第１イネーブル信号によりマスクし、前記第２分周信号を前記第２イネーブル信号によりマスクし、マスク後の２つの信号を合成して前記分周クロック信号を生成する。従って、この構成により、必要な期間の分周信号を合成し、合成しない分周信号をマスクすることで、グリッチを抑えることができる。
【００１０】
請求項５に記載の発明によれば、前記第１カウンタは基準クロック信号の立ち上がりエッジに同期動作して状態を遷移するとともに第１イネーブル信号に応答して動作・停止し、該遷移した状態に応じた第１分周信号を出力する第１ステートマシンであり、前記第２カウンタは基準クロック信号の立ち下がりエッジに同期動作して状態を遷移するとともに第２イネーブル信号に応答して動作・停止し、該遷移した状態に応じた第２分周信号を出力する第２ステートマシンである。このように、分周回路を構成することで、基準クロック信号を奇数分周した分周クロック信号を容易に生成することができ、グリッチを抑えることができる。
【発明の効果】
【００１１】
本発明によれば、グリッチの発生を抑制することが可能な分周回路を提供することができる。
【発明を実施するための最良の形態】
【００１２】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図面に従って説明する。
図２に示すように、通信システムは複数（図において２つ）の装置１，２の間においてデータ通信を行うシステムである。送信側装置１のクロック生成回路１ａは所定周波数のクロック信号ＣＬＫを生成し、符号回路１ｂは、データを符号化した信号ＤＡＴＡをクロック信号ＣＬＫの立ち上がりエッジと立ち下がりエッジとに応答して出力するとともに、クロック信号ＣＬＫを基準クロック信号ＩＣＫとして出力する。つまり、符号回路１ｂは、クロック信号ＣＬＫの両エッジ（立ち上がりエッジ及び立ち下がりエッジ）に応答して信号ＤＡＴＡを出力するＤＤＲ(Doule Data Rate )動作を行う。従って、この通信システムでは、クロック信号の一方のエッジ（立ち上がりエッジ又は立ち下がりエッジ）に応答して信号を出力する動作（ＳＤＲ(Single Data Rate)動作）に比べて、２倍の速度で信号ＤＡＴＡが通信される。
【００１３】
受信側装置２の分周回路２ａは、基準クロック信号ＩＣＫを所定の分周比にて分周した分周クロック信号ＤＣＫを生成する。分周回路２ａは、基準クロック信号ＩＣＫの隣接エッジ間（立ち上がりエッジと立ち下がりエッジとの間、立ち下がりエッジと立ち上がりエッジとの間）を１周期とし、同一エッジ間（例えば立ち上がりエッジと次の立ち上がりエッジの間）が基準クロック信号ＩＣＫの整数倍の周期を持つ分周クロック信号ＤＣＫを生成する。尚、本実施形態において、分周回路２ａは、後述するように、基準クロック信号ＩＣＫの５倍、６倍、７倍、９倍の周期を持つ分周クロック信号ＤＣＫを選択的に生成するように構成されている。
【００１４】
復号回路２ｂは、信号ＤＡＴＡと基準クロック信号ＩＣＫと分周クロック信号ＤＣＫとを入力する。復号回路２ｂは、基準クロック信号ＩＣＫの両エッジに応答して信号ＤＡＴＡを取り込む。そして、復号回路２ｂは、分周クロック信号ＤＣＫの１周期において取り込んだ信号ＤＡＴＡを１つの単位として複合化したデータを出力する。
【００１５】
次に、分周回路２ａの構成を説明する。
図１に示すように、分周回路２ａは、２つのカウンタ２１，２２と、２つのイネーブル信号生成回路２３，２４と、出力回路２５とを備えている。基準クロック信号ＩＣＫは第１及び第２カウンタ２１，２２に入力される。第１及び第２カウンタ２１，２２は、イネーブル端子を有し、第１カウンタ２１のイネーブル端子には第２イネーブル信号生成回路２４により生成されたイネーブル信号ＲＥＮが入力され、第２カウンタ２２のイネーブル端子には第１イネーブル信号生成回路２３により生成されたイネーブル信号ＦＥＮが入力される。
【００１６】
第１カウンタ２１は基準クロック信号ＩＣＫの立ち上がりエッジに同期動作し該立ち上がりエッジをカウントするカウンタ回路であり、そのカウント結果に応じて基準クロック信号ＩＣＫを立ち上がりエッジにより分周した第１分周信号ＲＣＫを出力する。第１カウンタ２１は、カウント結果に応じた制御信号ＲＳＣを第１イネーブル信号生成回路２３に出力する。
【００１７】
第２カウンタ２２は基準クロック信号ＩＣＫの立ち下がりエッジに同期動作し該立ち下がりエッジをカウントするカウンタ回路であり、そのカウント結果に応じて基準クロック信号ＩＣＫを立ち下がりエッジにより分周した第２分周信号ＦＣＫを出力する。第２カウンタ２２は、カウント結果に応じた制御信号ＦＳＣを第２イネーブル信号生成回路２４に出力する。
【００１８】
第１イネーブル信号生成回路２３は第１制御信号ＲＳＣに応答して第２イネーブル信号ＦＥＮを生成し、第２イネーブル信号生成回路２４は第２制御信号ＦＳＣに応答して第１イネーブル信号ＲＥＮを生成する。第１制御信号ＲＳＣは第１カウンタ２１の動作、つまり基準クロック信号ＩＣＫの立ち上がりエッジをカウントした結果に基づくものであり、第２制御信号ＦＳＣは第２カウンタ２２の動作、つまり基準クロック信号ＩＣＫの立ち下がりエッジをカウントした結果に基づくものである。そして、第１カウンタ２１は第１イネーブル信号ＲＥＮに応じて上記のカウント動作を実行・停止し、第２カウンタ２２は第２イネーブル信号ＦＥＮに応じて上記のカウント動作を実行・停止する。
【００１９】
出力回路２５には、第１分周信号ＲＣＫ，第２分周信号ＦＣＫ、第１イネーブル信号ＲＥＮ、第２イネーブル信号ＦＥＮが入力される。出力回路２５は、第１分周信号ＲＣＫと第１イネーブル信号ＲＥＮとを論理合成するとともに第２分周信号ＦＣＫと第２イネーブル信号ＦＥＮとを論理合成し、それぞれの合成結果を論理合成して分周クロック信号ＤＣＫを生成する。
【００２０】
詳しくは、出力回路２５は、２つのアンド回路２５ａ，２５ｂとオア回路２５ｃとを備えている。第１のアンド回路２５ａは、第１分周信号ＲＣＫと第１イネーブル信号ＲＥＮを論理積演算した結果を持つ信号を出力する。第２のアンド回路２５ｂは、第２分周信号ＦＣＫと第２イネーブル信号ＦＥＮとを論理積演算した結果を持つ信号を出力する。オア回路２５ｃは、第１のアンド回路２５ａの出力信号と第２のアンド回路２５ｂの出力信号とを論理和演算した結果を持つ分周クロック信号ＤＣＫを出力する。
【００２１】
上記のように、第１カウンタ２１と第２カウンタ２２は、互いのカウント値に応じてカウント動作を実行・停止する。そして、第１イネーブル信号生成回路２３は第１カウンタ２１のカウント値に基づいて第２イネーブル信号ＦＥＮを生成し、第２イネーブル信号生成回路２４は第２カウンタ２２のカウント値に基づいて第１イネーブル信号ＲＥＮを生成する。従って、第１カウンタ２１から出力される第１分周信号ＲＣＫの１周期は、設定されたカウント値に応じた期間と第１イネーブル信号ＲＥＮによりカウント動作を停止する期間との合計値となる。また、第２カウンタ２２から出力される第２分周信号ＦＣＫの１周期は、設定されたカウント値に応じた期間と第２イネーブル信号ＦＥＮによりカウント動作を停止する期間との合計値となる。
【００２２】
第１カウンタ２１は基準クロック信号ＩＣＫの立ち上がりエッジに応答してカウント動作を行い、第２カウンタ２２は基準クロック信号ＩＣＫの立ち下がりエッジに応答してカウント動作を行う。従って、第１カウンタ２１が出力する第１分周信号ＲＣＫと第２カウンタ２２が出力する第２分周信号ＦＣＫは、基準クロック信号ＩＣＫの周期の偶数倍の周期を有している。そして、第１カウンタ２１が基準クロック信号ＩＣＫの立ち上がりエッジに応答し、第２カウンタ２２が基準クロック信号ＩＣＫの立ち下がりエッジに応答することにより、第１カウンタ２１が出力する第１分周信号ＲＣＫと第２カウンタ２２が出力する第２分周信号ＦＣＫは、基準クロック信号ＩＣＫの１周期分の位相ずれを有している。
【００２３】
出力回路２５により第１分周信号ＲＣＫと第２分周信号ＦＣＫを合成した分周クロック信号ＤＣＫの周期は、１周期分の位相ずれにより、第１分周信号ＲＣＫ及び第２分周信号ＦＣＫの周期の１／２（２分の１）となる。このため、例えば第１分周信号ＲＣＫ及び第２分周信号ＦＣＫの周期が１０となるように第１カウンタ２１と第２カウンタ２２のカウント値及び第１イネーブル信号ＲＥＮ及び第２イネーブル信号ＦＥＮによる第１カウンタ２１及び第２カウンタ２２の休止期間を設定すると、分周クロック信号ＤＣＫの周期は第１分周信号ＲＣＫ及び第２分周信号ＦＣＫの周期の１／２、つまり５周期となる。従って、分周回路２ａは、基準クロック信号ＩＣＫを奇数分周した分周クロック信号ＤＣＫを生成することが可能である。
【００２４】
尚、上記分周比の設定が偶数の場合、分周回路２ａは、第１カウンタ２１又は第２カウンタ２２を停止させる。例えば、第１イネーブル信号生成回路２３はＬレベルの第２イネーブル信号ＦＥＮを生成し、第２イネーブル信号生成回路２４はＨレベルの第１イネーブル信号ＲＥＮを生成する。第１カウンタ２１はＨレベルの第１イネーブル信号ＲＥＮに応答してカウント動作し、第２カウンタ２２はＬレベルの第２イネーブル信号ＦＥＮにより停止する。そして、第１カウンタは設定された分周比による偶数周期を有する第１分周信号ＲＣＫを出力し、出力回路２５はその第１分周信号ＲＣＫと実質的に同じ分周クロック信号ＤＣＫを出力する。
【００２５】
図３に示すように、第１カウンタ２１は、複数（本実施形態では３つ）のフリップフロップ回路（以下、ＦＦ回路）３１ａ，３２ａ，３３ａ、アンド回路３４ａ，３５ａ、バッファ回路３６ａ、選択回路３７ａを備えている。各ＦＦ回路３１ａ〜３３ａは、基準クロック信号ＩＣＫが入力される端子と、第１イネーブル信号ＲＥＮが入力される端子ＥＮを有している。従って、すべてのＦＦ回路３１ａ〜３３ａは、同時にカウント動作を実行・停止する。また、各ＦＦ回路３１ａ〜３３ａはリセット信号ＸＲＳＴが入力されるクリア端子ＣＬを有し、リセット信号ＸＲＳＴに応答して出力端子ＱからＬレベルの信号を出力するとともに反転出力端子ＸＱからＨレベルの信号を出力する。そして、各ＦＦ回路３１ａ〜３３ａは、基準クロック信号ＩＣＫの立ち上がりエッジに同期して入力端子Ｄのレベルを持つ信号を出力端子Ｑから出力するとともに入力端子Ｄのレベルを反転したレベルを持つ信号を反転出力端子ＸＱから出力する。
【００２６】
第１ＦＦ回路３１ａの反転出力端子ＸＱは第２ＦＦ回路３２ａの入力端子Ｄとアンド回路３４ａに接続されている。第２ＦＦ回路３２ａの出力端子Ｑは第３ＦＦ回路３３ａの入力端子Ｄとアンド回路３４ａ，アンド回路３５ａ，バッファ回路３６ａの入力端子に接続されている。バッファ回路３６ａは入力信号と実質的に同じレベルの第１分周信号ＲＣＫを出力する。
【００２７】
更に、第２ＦＦ回路３２ａの出力端子Ｑは選択回路３７ａの入力端子Ｃに接続されている。第３ＦＦ回路３３ａの出力端子Ｑはアンド回路３５ａの入力端子に接続され、アンド回路３４ａの出力端子は選択回路３７ａの入力端子Ａ，Ｂと第１イネーブル信号生成回路２３に接続されている。アンド回路３５ａの出力端子は選択回路３７ａの入力端子Ｄに接続されている。
【００２８】
選択回路３７ａの出力端子は第１ＦＦ回路３１ａの入力端子Ｄに接続されている。選択回路３７ａは分周設定信号ＤＩＶを入力する。分周設定信号ＤＩＶは２ビットの信号であり、図５（ａ）に示すレジスタ５１に記憶された分種設定情報に応じたレベルを持つ。分周設定情報は、基準クロック信号ＩＣＫの分周比であり、図５（ｂ）に示すように、レジスタ５１には、５分周（ＤＩＶ５）の場合には「００」、６分周（ＤＩＶ６）の場合には「０１」、７分周（ＤＩＶ７）の場合には「１０」、９分周（ＤＩＶ９）の場合には「１１」が格納される。尚、外部から分周設定信号ＤＩＶを供給する構成としてもよい。
【００２９】
レジスタ５１は分周設定回路５２に接続されている。分周設定回路５２は、２つのアンド回路５２ａ，５２ｂを備え、アンド回路５２ａは２ビットの分周設定信号ＤＩＶ（ＤＩＶ［１］，ＤＩＶ［０］）を論理積演算した結果を持つ制御信号Ｄ９ＥＮを出力する。アンド回路５２ｂは、分周設定信号ＤＩＶ［１］の反転信号と分周設定信号ＤＩＶ［０］を論理積演算した結果を持つ制御信号Ｄ６ＥＮを出力する。
【００３０】
図３に示す選択回路３７ａは、分周設定信号ＤＩＶに応答して入力端子Ａ〜Ｄのうちの１つを選択し、該選択した端子に供給される信号と実質的に同じレベルの信号ＲＸを出力する。例えば、選択回路３７ａは、設定が５分周、つまり「００」の分周設定信号ＤＩＶに応答して入力端子Ａを選択し、該入力端子Ａに入力される信号Ｓ１ａと同じレベルの信号ＲＸを出力する。同様に、選択回路３７ａは、「０１」（６分周）の分周設定信号ＤＩＶに応答して入力端子Ｂ、「１０」（７分周）の分周設定信号ＤＩＶに応答して入力端子Ｃ、「１１」（９分周）の分周設定信号ＤＩＶに応答して入力端子Ｄを選択し、選択した端子Ｂ，Ｃ，Ｄに入力される信号Ｓ１ａ，Ｒ２，Ｓ２ａと同じレベルの信号ＲＸを出力する。
【００３１】
第３ＦＦ回路３３ａの反転出力端子ＸＱは第１イネーブル信号生成回路２３に接続されている。アンド回路３４ａの出力端子は第１イネーブル信号生成回路２３に接続されている。従って、第３ＦＦ回路３３ａの反転出力信号Ｒ３Ｘとアンド回路３４ａの出力信号Ｓ１ａが第１制御信号ＲＳＣとして第１イネーブル信号生成回路２３に供給される。
【００３２】
図３に示すように、第１イネーブル信号生成回路２３は、ＥＯＲ（排他的論理和）回路４１ａとアンド回路４２ａ，４３ａを備えている。ＥＯＲ回路４１ａには、ＦＦ回路３３ａの反転出力信号Ｒ３Ｘと制御信号Ｄ９ＥＮが入力される。ＥＯＲ回路４１ａは、信号Ｒ３Ｘと制御信号Ｄ９ＥＮを排他的論理和演算した結果を持つ信号Ｓ３ａを出力する。アンド回路４２ａには、ＥＯＲ回路４１ａの出力信号Ｓ３ａとアンド回路３４ａの出力信号Ｓ１ａが入力される。アンド回路４２ａは、信号Ｓ１ａと信号Ｓ３ａを論理積演算した結果を持つ信号Ｓ４ａを出力する。アンド回路４３ａにはアンド回路４２ａの出力信号Ｓ４ａと制御信号Ｄ６ＥＮが入力される。アンド回路４３ａは、制御信号Ｄ６ＥＮの反転信号と信号Ｓ４ａとを論理積演算した結果を持つ第２イネーブル信号ＦＥＮを出力する。
【００３３】
図４に示すように、第２カウンタ２２は、複数（本実施形態では３つ）のフリップフロップ回路（以下、ＦＦ回路）３１ｂ，３２ｂ，３３ｂ、アンド回路３４ｂ，３５ｂ、バッファ回路３６ｂ、選択回路３７ｂ、インバータ回路３８を備えている。インバータ回路３８は、基準クロック信号ＩＣＫを反転した反転基準クロック信号ＩＣＫＮを出力する。各ＦＦ回路３１ｂ〜３３ｂは、反転基準クロック信号ＩＣＫＮが入力される端子と、第２イネーブル信号ＦＥＮが入力される端子ＥＮを有している。従って、すべてのＦＦ回路３１ｂ〜３３ｂは、同時にカウント動作を実行・停止する。また、各ＦＦ回路３１ｂ〜３３ｂはリセット信号ＸＲＳＴが入力されるクリア端子ＣＬを有し、リセット信号ＸＲＳＴに応答して出力端子ＱからＬレベルの信号を出力するとともに反転出力端子ＸＱからＨレベルの信号を出力する。そして、各ＦＦ回路３１ｂ〜３３ｂは、反転基準クロック信号ＩＣＫＮの立ち上がりエッジに同期して入力端子Ｄのレベルを持つ信号を出力端子Ｑから出力するとともに入力端子Ｄのレベルを反転したレベルを持つ信号を反転出力端子ＸＱから出力する。
【００３４】
反転基準クロック信号ＩＣＫＮは、基準クロック信号ＩＣＫを反転した信号であり、反転基準クロック信号ＩＣＫＮの立ち上がりエッジに同期動作することは、基準クロック信号ＩＣＫの立ち下がりエッジに同期動作することと等価である。従って、各ＦＦ回路３１ｂ〜３３ｂは、基準クロック信号ＩＣＫの立ち下がりエッジに同期して入力端子Ｄのレベルを持つ信号を出力端子Ｑから出力するとともに入力端子Ｄのレベルを反転したレベルを持つ信号を反転出力端子ＸＱから出力する。
【００３５】
第１ＦＦ回路３１ｂの出力端子Ｑは第２ＦＦ回路３２ｂの入力端子Ｄに接続され、第２ＦＦ回路３２ｂの反転出力端子ＸＱはアンド回路３４ｂに接続されている。第２ＦＦ回路３２ｂの出力端子Ｑは第３ＦＦ回路３３ｂの入力端子Ｄに接続され、第２ＦＦ回路３２ｂの反転出力端子ＸＱはアンド回路３４ｂ，アンド回路３５ｂ，バッファ回路３６ｂの入力端子に接続されている。バッファ回路３６ｂは入力信号と実質的に同じレベルの第２分周信号ＦＣＫを出力する。
【００３６】
更に、第２ＦＦ回路３２ｂの反転出力端子ＸＱは選択回路３７ｂの入力端子Ｃに接続されている。第３ＦＦ回路３３ｂの出力端子Ｑは第２イネーブル信号生成回路２４に接続され、第３ＦＦ回路３３ｂの反転出力端子ＸＱはアンド回路３５ｂの入力端子に接続されている。アンド回路３４ｂの出力端子は選択回路３７ｂの入力端子Ａと第２イネーブル信号生成回路２４に接続されている。アンド回路３５ｂの出力端子は選択回路３７ｂの入力端子Ｄに接続されている。選択回路３７ｂの入力端子ＢはＬレベルとなるように、例えばグランドに接続されている。
【００３７】
選択回路３７ｂの出力端子は第１ＦＦ回路３１ｂの入力端子Ｄに接続されている。選択回路３７ｂは分周設定信号ＤＩＶを入力する。選択回路３７ｂは、分周設定信号ＤＩＶに応答して入力端子Ａ〜Ｄのうちの１つを選択し、該選択した端子に供給される信号と実質的に同じレベルの信号ＦＸを出力する。選択回路３７ｂは、「００」の分周設定信号ＤＩＶに応答して入力端子Ａを選択し、該入力端子Ａに入力される信号Ｓ１ｂと同じレベルの信号ＦＸを出力する。同様に、選択回路３７ｂは、「０１」の分周設定信号ＤＩＶに応答して入力端子Ｂ、「１０」の分周設定信号ＤＩＶに応答して入力端子Ｃ、「１１」の分周設定信号ＤＩＶに応答して入力端子Ｄを選択し、選択した端子Ｂ，Ｃ，Ｄに入力される信号Ｓ１ｂ，Ｆ２，Ｓ２ｂと同じレベルの信号ＦＸを出力する。
【００３８】
尚、第２カウンタ２２において、選択回路３７ｂの入力端子ＢはＬレベルに設定されているため、選択回路３７ｂは、設定が６分周のときにＬレベルの信号ＦＸを継続的に出力する。従って、各ＦＦ回路３１ｂ〜３３ｂは、出力端子ＱからＬレベルの信号を、反転出力端子ＸＱからＨレベルの信号を入力端子Ｄのレベルが変化しないため、第２カウンタ２２はＨレベルの第２分周信号ＦＣＫを出力する。
【００３９】
第３ＦＦ回路３３ｂの反転出力端子ＸＱは第２イネーブル信号生成回路２４に接続されている。アンド回路３４ｂの出力端子は第２イネーブル信号生成回路２４に接続されている。従って、第３ＦＦ回路３３ｂの反転出力信号Ｆ３Ｘとアンド回路３４ｂの出力信号Ｓ１ｂが第２制御信号ＦＳＣとして第２イネーブル信号生成回路２４に供給される。
【００４０】
図４に示すように、第２イネーブル信号生成回路２４は、ナンド回路４１ｂとアンド回路４２ｂとオア回路４３ｂを備えている。ナンド回路４１ｂには、ＦＦ回路３３ｂの出力信号Ｆ３と制御信号Ｄ９ＥＮが入力される。ナンド回路４１ｂは、信号Ｆ３と制御信号Ｄ９ＥＮを論理和演算した結果を持つ信号Ｓ３ｂを出力する。アンド回路４２ｂには、ナンド回路４１ｂの出力信号Ｓ３ｂとアンド回路３４ｂの出力信号Ｓ１ｂが入力される。アンド回路４２ｂは、信号Ｓ１ｂと信号Ｓ３ｂを論理積演算した結果を持つ信号Ｓ４ｂを出力する。オア回路４３ｂにはアンド回路４２ｂの出力信号Ｓ４ｂと制御信号Ｄ６ＥＮが入力される。オア回路４３ｂは、信号Ｓ４ｂと制御信号Ｄ６ＥＮを論理和演算した結果を持つ第１イネーブル信号ＲＥＮを出力する。
【００４１】
上記のように構成された分周回路２ａの作用を図６に従って説明する。
今、分周回路２ａは、基準クロック信号ＩＣＫを５分周した分周クロック信号ＤＣＫを生成するように設定されている。従って、図５（ａ）の分周設定回路５２は、Ｌレベルの制御信号Ｄ９ＥＮ，Ｄ６ＥＮを出力する。
【００４２】
リセット信号ＸＲＳＴによるリセットが解除されると、第１カウンタ２１はＬレベルの第１分周信号ＲＣＫを出力し、第２カウンタ２２はＨレベルの第２分周信号ＦＣＫを出力する。また、第１イネーブル信号生成回路２３はＨレベルの第２イネーブル信号ＦＥＮを出力し、第２イネーブル信号生成回路２４はＨレベルの第１イネーブル信号ＲＥＮを出力する。
【００４３】
先ず、第１カウンタ２１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ０）に同期してカウント動作し、Ｈレベルの第１分周信号ＲＣＫを出力する。次に、第２カウンタ２２は基準クロック信号ＩＣＫの立ち下がりエッジ（時刻Ｔ１）に同期してカウント動作し、第２イネーブル信号生成回路２４は第２カウンタ２２のカウント値に基づいてＬレベルの第１イネーブル信号ＲＥＮを出力し、第１カウンタ２１は、Ｌレベルの第１イネーブル信号ＲＥＮに応答してカウント動作を停止する。
【００４４】
次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ２）において、第１カウンタ２１はＬレベルの第１イネーブル信号ＲＥＮによりカウント動作を停止している。次に、第２カウンタ２２は、基準クロック信号ＩＣＫの立ち下がりエッジ（時刻Ｔ３）に同期動作し、カウント値に従ってＬレベルの第２分周信号ＦＣＫを出力する。次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ４）において、第１カウンタ２１はＬレベルの第１イネーブル信号ＲＥＮによりカウント動作を停止している。
【００４５】
次に、第２カウンタ２２は、基準クロック信号ＩＣＫの立ち下がりエッジ（時刻Ｔ５）に同期動作し、カウント値に従ってＨレベルの第２分周信号ＦＣＫを出力する。第２イネーブル信号生成回路２４は、第２カウンタ２２のカウント値に従ってＨレベルの第１イネーブル信号ＲＥＮを出力する。第１カウンタ２１はＨレベルの第１イネーブル信号ＲＥＮによりカウント動作を再開し、次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ６）に応答してカウントアップし、第１イネーブル信号生成回路２３は第１カウンタ２１のカウント値に基づいてＬレベルの第２イネーブル信号ＦＥＮを出力する。
【００４６】
次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ７）において、第２カウンタ２２はＬレベルの第２イネーブル信号ＦＥＮによりカウント動作を停止している。次に、第１カウンタ２１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ８）に同期動作し、カウント値に従ってＬレベルの第１分周信号ＲＣＫを出力する。次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ９）において、第２カウンタ２２はＬレベルの第２イネーブル信号ＦＥＮによりカウント動作を停止している。
【００４７】
次に、第１カウンタ２１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ１０）に同期動作し、カウント値に従ってＨレベルの第２分周信号ＦＣＫを出力する。第１イネーブル信号生成回路２３は、第１カウンタ２１のカウント値に従ってＨレベルの第２イネーブル信号ＦＥＮを出力し、第２カウンタ２２はＨレベルの第２イネーブル信号ＦＥＮによりカウント動作を再開する。つまり、この時刻Ｔ１０における動作は、上記した時刻Ｔ０における動作と同じである。従って、分周回路２ａは、時刻Ｔ０〜Ｔ９の動作を繰り返し実行する。
【００４８】
出力回路２５は、第１分周信号ＲＣＫを第１イネーブル信号ＲＥＮによりマスクした信号Ｍ＿ＲＣＫを生成するとともに、第２分周信号ＦＣＫを第２イネーブル信号ＦＥＮによりマスクした信号Ｍ＿ＦＣＫを生成し、両信号Ｍ＿ＲＣＫ，Ｍ＿ＦＣＫを論理和合成した分周クロック信号ＤＣＫを生成する。
【００４９】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
・分周回路２ａは、第１カウンタ２１、第２カウンタ２２、第１イネーブル信号生成回路２３、第２イネーブル信号生成回路２４、出力回路２５を備える。第１カウンタ２１は基準クロック信号ＩＣＫの立ち上がりエッジに同期動作して該立ち上がりエッジをカウントし、該カウント結果に応じて第１分周信号ＲＣＫを出力する。第２カウンタ２２は基準クロック信号ＩＣＫの立ち下がりエッジに同期動作して該立ち下がりエッジをカウントし、該カウント結果に応じて第２分周信号ＦＣＫを出力する。第１イネーブル信号生成回路２３は第１カウンタ２１のカウント結果に基づいて第２イネーブル信号ＦＥＮを生成し、第２イネーブル信号生成回路２４は第２カウンタ２２のカウント結果に基づいて第１イネーブル信号ＲＥＮを生成する。第１カウンタ２１は、第１イネーブル信号ＲＥＮに応答してカウント動作を実行・停止し、第２カウンタ２２は、第２イネーブル信号ＦＥＮに応答してカウント動作を実行・停止する。そして、出力回路２５は、第１分周信号ＲＣＫと第２分周信号ＦＣＫを合成して分周クロック信号ＤＣＫを生成する。
【００５０】
第１分周信号ＲＣＫと第２分周信号ＦＣＫの周期は、基準クロック信号ＩＣＫを偶数分周した周期となり、第１分周信号ＲＣＫと第２分周信号ＦＣＫは第１カウンタ２１が基準クロック信号ＩＣＫの立ち上がりエッジに同期動作し第２カウンタ２２が基準クロック信号ＩＣＫの立ち下がりエッジに同期動作することにより１周期分位相がずれている。従って、両分周信号ＲＣＫ，ＦＣＫを合成した分周クロック信号ＤＣＫの周期は、基準クロック信号ＩＣＫを奇数分周した周期となる、つまり基準クロック信号ＩＣＫを奇数分周した分周クロック信号ＤＣＫを得ることができる。
【００５１】
・第１カウンタ２１は、第２カウンタ２２のカウント値に基づいて生成された第１イネーブル信号ＲＥＮに応答してカウント動作を実行・停止し、第２カウンタ２２は、第１カウンタ２１のカウント値に基づいて生成された第２イネーブル信号ＦＥＮに応答してカウント動作を実行・停止する。その結果、第１カウンタ２１と第２カウンタ２２は、互いに他のカウンタの動作によるノイズが混入しないため、誤動作を防止することができる。
【００５２】
・出力回路２５は、第１カウンタ２１から出力される第１分周信号ＲＣＫを第１イネーブル信号ＲＥＮによりマスクした信号Ｍ＿ＲＣＫと、第２カウンタ２２から出力される第２分周信号ＦＣＫを第２イネーブル信号ＦＥＮによりマスクした信号Ｍ＿ＦＣＫを合成して分周クロック信号ＤＣＫを生成する。従って、分周信号ＲＣＫ，ＦＣＫに対するマスクによって必要な信号のみを分周クロック信号ＤＣＫとして出力することができるため、グリッチを抑えることができる。
【００５３】
・第１カウンタ２１と第２カウンタ２２は、選択回路３７ａ，３７ｂをそれぞれ備えたことにより、基準クロック信号ＩＣＫを分周した分周クロック信号ＤＣＫの分周比を容易に変更することができる。
【００５４】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図８〜図１５に従って説明する。
尚、説明の便宜上、図１と同様の構成については同一の符号を付してその説明を一部省略する。
【００５５】
図７に示すように、本実施形態の分周回路６０は、２つのステートマシン６１，６２と、２つのイネーブル信号生成回路２３，２４と、出力回路２５とを備えている。基準クロック信号ＩＣＫは第１及び第２ステートマシン６１，６２に入力される。第１及び第２ステートマシン６１，６２は、イネーブル端子を有し、第１ステートマシン６１のイネーブル端子には第２イネーブル信号生成回路２４により生成されたイネーブル信号ＲＥＮが入力され、第２ステートマシン６２のイネーブル端子には第１イネーブル信号生成回路２３により生成されたイネーブル信号ＦＥＮが入力される。
【００５６】
第１ステートマシン６１は基準クロック信号ＩＣＫの立ち上がりエッジに同期動作し該立ち上がりエッジに従って状態を遷移するとともに、遷移した状態に応じたレベルを持つ第１分周信号ＲＣＫを出力する。従って、第１ステートマシン６１は、基準クロック信号ＩＣＫの立ち上がりエッジにより遷移する状態の数、及び各遷移状態により出力する第１分周信号ＲＣＫのレベルにより、基準クロック信号ＩＣＫを分周した第１分周信号ＲＣＫを出力する。また、第１ステートマシン６１は第１イネーブル信号ＲＥＮに応じて状態を遷移・停止する。そして、第１ステートマシン６１は、遷移状態に応じた制御信号ＲＳＣを第１イネーブル信号生成回路２３に出力する。
【００５７】
第２ステートマシン６２は基準クロック信号ＩＣＫの立ち下がりエッジに同期動作し該立ち下がりエッジに従って状態を遷移するとともに、遷移した状態に応じたレベルを持つ第２分周信号ＦＣＫを出力する。従って、第２ステートマシン６２は、基準クロック信号ＩＣＫの立ち下がりエッジにより遷移する状態の数、及び各遷移状態により出力する第２分周信号ＦＣＫのレベルにより、基準クロック信号ＩＣＫを分周した第２分周信号ＦＣＫを出力する。また、第２ステートマシン６２は第２イネーブル信号ＦＥＮに応じて状態を遷移・停止する。そして、第２ステートマシン６２は、カウント結果に応じた制御信号ＦＳＣを第２イネーブル信号生成回路２４に出力する。
【００５８】
従って、第１ステートマシン６１と第２ステートマシン６２は、互いの状態に応じて状態を遷移・停止する。そして、第１イネーブル信号生成回路２３は第１ステートマシン６１の状態に基づいて第２イネーブル信号ＦＥＮを生成し、第２イネーブル信号生成回路２４は第２ステートマシン６２の状態に基づいて第１イネーブル信号ＲＥＮを生成する。従って、第１ステートマシン６１から出力される第１分周信号ＲＣＫの１周期は、遷移する状態の数に応じた期間と第１イネーブル信号ＲＥＮにより状態遷移を停止する期間との合計値となる。また、第２ステートマシン６２から出力される第２分周信号ＦＣＫの１周期は、遷移する状態の数に応じた期間と第２イネーブル信号ＦＥＮにより状態遷移を停止する期間との合計値となる。
【００５９】
第１ステートマシン６１は基準クロック信号ＩＣＫの立ち上がりエッジに応答して状態を遷移し、第２ステートマシン６２は基準クロック信号ＩＣＫの立ち下がりエッジに応答して状態を遷移する。従って、第１ステートマシン６１が出力する第１分周信号ＲＣＫと第２ステートマシン６２が出力する第２分周信号ＦＣＫは、基準クロック信号ＩＣＫの周期の偶数倍の周期を有している。第１ステートマシン６１が基準クロック信号ＩＣＫの立ち上がりエッジに応答し、第２ステートマシン６２が基準クロック信号ＩＣＫの立ち下がりエッジに応答することにより、第１ステートマシン６１が出力する第１分周信号ＲＣＫと第２ステートマシン６２が出力する第２分周信号ＦＣＫは、基準クロック信号ＩＣＫの１周期分位相がずれている。
【００６０】
出力回路２５により第１分周信号ＲＣＫと第２分周信号ＦＣＫを合成した分周クロック信号ＤＣＫの周期は、１周期分の位相ずれにより、第１分周信号ＲＣＫ及び第２分周信号ＦＣＫの周期の１／２（２分の１）となる。このため、例えば第１分周信号ＲＣＫ及び第２分周信号ＦＣＫの周期が１０となるように第１ステートマシン６１と第２ステートマシン６２の状態及び第１イネーブル信号ＲＥＮ及び第２イネーブル信号ＦＥＮによる第１ステートマシン６１及び第２ステートマシン６２の休止期間を設定すると、分周クロック信号ＤＣＫの周期は第１分周信号ＲＣＫ及び第２分周信号ＦＣＫの周期の１／２、つまり５周期となる。従って、分周回路２ａは、基準クロック信号ＩＣＫを奇数分周した分周クロック信号ＤＣＫを生成することが可能である。
【００６１】
尚、上記分周比の設定が偶数の場合、分周回路２ａは、第１ステートマシン６１又は第２ステートマシン６２を停止させる。例えば、第１イネーブル信号生成回路２３はＬレベルの第２イネーブル信号ＦＥＮを生成し、第２イネーブル信号生成回路２４はＨレベルの第１イネーブル信号ＲＥＮを生成する。第１ステートマシン６１はＨレベルの第１イネーブル信号ＲＥＮに応答して状態遷移し、第２ステートマシン６２はＬレベルの第２イネーブル信号ＦＥＮにより状態遷移を停止する。そして、第１ステートマシンは設定された分周比による偶数周期を有する第１分周信号ＲＣＫを出力し、出力回路２５はその第１分周信号ＲＣＫと実質的に同じ分周クロック信号ＤＣＫを出力する。
【００６２】
上記のように構成された分周回路２ａの作用を説明する。
先ず、基準クロック信号ＩＣＫを５分周する場合を、図８，９に従って説明する。尚、図８において、破線で示す部分はイネーブル信号ＲＥＮ，ＦＥＮにより状態が遷移しない期間である。
【００６３】
図９に示すように、第１ステートマシン６１（図中、Ｒ−ＦＦと記す）は状態ｒ０〜ｒ３を持ち、状態ｒ０−ｒ１−ｒ２−ｒ３−ｒ１の順に遷移する。第２ステートマシン６２（図中、Ｆ−ＦＦと記す）は状態ｆ０〜ｆ３を持ち、状態ｆ０−ｆ１−ｆ２−ｆ３−ｆ１の順に遷移する。図９において、Ｒ１〜Ｒ３は図３に示すＦＦ回路３１ａ〜３３ａの出力信号に対応し、Ｆ１〜Ｆ３は図４に示すＦＦ回路３１ｂ〜３３ｂの出力信号に対応する。
【００６４】
リセット信号ＸＲＳＴによるリセットが解除されると、第１ステートマシン６１は状態ｒ０にありその状態ｒ０に応じてＬレベルの第１分周信号ＲＣＫを出力し、第２ステートマシン６２は状態ｆ０にありその状態ｆ０に応じてＨレベルの第２分周信号ＦＣＫを出力する。また、第１イネーブル信号生成回路２３はＬレベルの第２イネーブル信号ＦＥＮを出力し、第２イネーブル信号生成回路２４はＨレベルの第１イネーブル信号ＲＥＮを出力する。
【００６５】
先ず、第１ステートマシン６１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ０）に同期して状態ｒ１に遷移し、Ｈレベルの第１分周信号ＲＣＫを出力する。次に、第２ステートマシン６２は基準クロック信号ＩＣＫの立ち下がりエッジ（時刻Ｔ１）に同期して状態ｆ１に遷移し、第２イネーブル信号生成回路２４は第２ステートマシン６２の状態ｆ１に基づいてＬレベルの第１イネーブル信号ＲＥＮを出力する。第１ステートマシン６１は、Ｌレベルの第１イネーブル信号ＲＥＮに応答して状態遷移を停止する。
【００６６】
次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ２）において、第１ステートマシン６１はＬレベルの第１イネーブル信号ＲＥＮにより状態遷移を停止している。次に、第２ステートマシン６２は、基準クロック信号ＩＣＫの立ち下がりエッジ（時刻Ｔ３）に同期動作して状態ｆ２に遷移し、Ｌレベルの第２分周信号ＦＣＫを出力する。次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ４）において、第１ステートマシン６１はＬレベルの第１イネーブル信号ＲＥＮにより状態遷移を停止している。
【００６７】
次に、第２ステートマシン６２は、基準クロック信号ＩＣＫの立ち下がりエッジ（時刻Ｔ５）に同期動作して状態ｆ３に遷移し、Ｈレベルの第２分周信号ＦＣＫを出力する。第２イネーブル信号生成回路２４は、第２ステートマシン６２の状態ｆ３に従ってＨレベルの第１イネーブル信号ＲＥＮを出力する。第１ステートマシン６１はＨレベルの第１イネーブル信号ＲＥＮにより状態遷移を再開し、次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ６）に応答して状態ｒ２に遷移し、第１イネーブル信号生成回路２３は第１ステートマシン６１の状態ｒ２に基づいてＬレベルの第２イネーブル信号ＦＥＮを出力する。
【００６８】
次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ７）において、第２ステートマシン６２はＬレベルの第２イネーブル信号ＦＥＮにより状態遷移を停止している。次に、第１ステートマシン６１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ８）に同期動作して状態ｒ３に遷移し、Ｌレベルの第１分周信号ＲＣＫを出力する。次の基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ９）において、第２ステートマシン６２はＬレベルの第２イネーブル信号ＦＥＮにより状態遷移を停止している。
【００６９】
次に、第１ステートマシン６１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ１０）に同期動作して状態ｒ１に遷移し、Ｈレベルの第２分周信号ＦＣＫを出力する。第１イネーブル信号生成回路２３は、第１ステートマシン６１の状態ｒ１に従ってＨレベルの第２イネーブル信号ＦＥＮを出力し、第２ステートマシン６２はＨレベルの第２イネーブル信号ＦＥＮにより状態遷移を再開する。つまり、この時刻Ｔ１０における動作は、上記した時刻Ｔ０における動作と同じである。従って、分周回路２ａは、時刻Ｔ０〜Ｔ９の動作を繰り返し実行する。
【００７０】
出力回路２５は、第１分周信号ＲＣＫを第１イネーブル信号ＲＥＮによりマスクした信号Ｍ＿ＲＣＫを生成するとともに、第２分周信号ＦＣＫを第２イネーブル信号ＦＥＮによりマスクした信号Ｍ＿ＦＣＫを生成し、両信号Ｍ＿ＲＣＫ，Ｍ＿ＦＣＫを論理和合成した分周クロック信号ＤＣＫを生成する。
【００７１】
次に、基準クロック信号ＩＣＫを６分周する場合を、図１０，１１に従って説明する。尚、図１０において、破線で示す部分はイネーブル信号ＲＥＮ，ＦＥＮにより状態が遷移しない期間である。
【００７２】
図１１に示すように、第１ステートマシン６１（図中、Ｒ−ＦＦと記す）は状態ｒ０〜ｒ３を持ち、状態ｒ０−ｒ１−ｒ２−ｒ３−ｒ１の順に遷移する。第２ステートマシン６２（図中、Ｆ−ＦＦと記す）は状態ｆ０のみを持つ。つまり、第２ステートマシン６２は状態遷移しない。
【００７３】
リセット信号ＸＲＳＴによるリセットが解除されると、第１ステートマシン６１は状態ｒ０にありその状態ｒ０に応じてＬレベルの第１分周信号ＲＣＫを出力し、第２ステートマシン６２は状態ｆ０にありその状態ｆ０に応じてＨレベルの第２分周信号ＦＣＫを出力する。また、第１イネーブル信号生成回路２３はＬレベルの第２イネーブル信号ＦＥＮを出力し、第２イネーブル信号生成回路２４はＨレベルの第１イネーブル信号ＲＥＮを出力する。
【００７４】
先ず、第１ステートマシン６１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ０）に同期して状態ｒ１に遷移し、Ｈレベルの第１分周信号ＲＣＫを出力する。次に、第１ステートマシン６１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ１）に同期して状態ｒ２に遷移し、Ｈレベルの第１分周信号ＲＣＫを出力する。次に、第１ステートマシン６１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ２）に同期して状態ｒ３に遷移し、Ｌレベルの第１分周信号ＲＣＫを出力する。
【００７５】
次に、第１ステートマシン６１は、基準クロック信号ＩＣＫの立ち上がりエッジ（時刻Ｔ３）に同期して状態ｒ１に遷移し、Ｈレベルの第１分周信号ＲＣＫを出力する。この時刻Ｔ３における動作は、上記した時刻Ｔ０における動作と同じである。従って、分周回路２ａは、時刻Ｔ０〜Ｔ３の動作を繰り返し実行する。
【００７６】
出力回路２５は、第１分周信号ＲＣＫを第１イネーブル信号ＲＥＮによりマスクした信号Ｍ＿ＲＣＫを生成するとともに、第２分周信号ＦＣＫを第２イネーブル信号ＦＥＮによりマスクした信号Ｍ＿ＦＣＫを生成し、両信号Ｍ＿ＲＣＫ，Ｍ＿ＦＣＫを論理和合成した分周クロック信号ＤＣＫを生成する。
【００７７】
次に、基準クロック信号ＩＣＫを７分周する場合を、図１２，１３に従って説明する。尚、図１２において、破線で示す部分はイネーブル信号ＲＥＮ，ＦＥＮにより状態が遷移しない期間である。
【００７８】
図１３に示すように、第１ステートマシン６１（図中、Ｒ−ＦＦと記す）は状態ｒ０〜ｒ３を持ち、状態ｒ０−ｒ１−ｒ２−ｒ３−ｒ０の順に遷移する。第２ステートマシン６２（図中、Ｆ−ＦＦと記す）は状態ｆ０〜ｆ４を持ち、状態ｆ０−ｆ１−ｆ２−ｆ３−ｆ４−ｆ１の順に遷移する。図１３において、Ｒ１〜Ｒ３は図３に示すＦＦ回路３１ａ〜３３ａの出力信号に対応し、Ｆ１〜Ｆ３は図４に示すＦＦ回路３１ｂ〜３３ｂの出力信号に対応する。
【００７９】
基準クロック信号ＩＣＫを７分周する場合、上記した５分周の場合と比べて、第１ステートマシン６１が状態ｒ３から状態ｒ０に遷移する点と、第２ステートマシン６２の状態ｒ４が増えている点が異なっている。従って、第１ステートマシン６１から出力される第１分周信号ＲＣＫの周期と、第２ステートマシン６２から出力される第２分周信号ＦＣＫの周期が、５分周する場合に比べて２周期づつ増えている。このため、７分周に設定された分周回路６０は、１４周期の第１分周信号ＲＣＫ及び第２分周信号ＦＣＫを生成し、それら分周信号ＲＣＫ，ＦＣＫを合成して基準クロック信号ＩＣＫを７分周した分周クロック信号ＤＣＫを生成する。
【００８０】
次に、基準クロック信号ＩＣＫを９分周する場合を、図１４，１５に従って説明する。尚、図１４において、破線で示す部分はイネーブル信号ＲＥＮ，ＦＥＮにより状態が遷移しない期間である。
【００８１】
図１５に示すように、第１ステートマシン６１（図中、Ｒ−ＦＦと記す）は状態ｒ０〜ｒ４を持ち、状態ｒ０−ｒ１−ｒ２−ｒ３−ｒ４−ｒ０の順に遷移する。第２ステートマシン６２（図中、Ｆ−ＦＦと記す）は状態ｆ０〜ｆ４を持つ。図１５において、Ｒ１〜Ｒ３は図３に示すＦＦ回路３１ａ〜３３ａの出力信号に対応し、Ｆ１〜Ｆ３は図４に示すＦＦ回路３１ｂ〜３３ｂの出力信号に対応する。
【００８２】
基準クロック信号ＩＣＫを９分周する場合、上記した７分周の場合と比べて、第１ステートマシン６１が状態ｒ４が増えている点と、第２ステートマシン６２が状態ｒ４から状態ｆ０に遷移する点が異なっている。従って、第１ステートマシン６１から出力される第１分周信号ＲＣＫの周期と、第２ステートマシン６２から出力される第２分周信号ＦＣＫの周期が、７分周する場合に比べて２周期づつ増えている。このため、９分周に設定された分周回路６０は、１８周期の第１分周信号ＲＣＫ及び第２分周信号ＦＣＫを生成し、それら分周信号ＲＣＫ，ＦＣＫを合成して基準クロック信号ＩＣＫを９分周した分周クロック信号ＤＣＫを生成する。
【００８３】
以上記述したように、本実施形態によれば、以下の効果を奏する。
・基準クロック信号ＩＣＫの立ち上がりエッジに同期動作して状態を遷移する第１ステートマシン６１と、基準クロック信号ＩＣＫの立ち下がりエッジに同期動作して状態を遷移する第２ステートマシン６２とを備え、各ステートマシン６１，６２の状態に応じたレベルを持つ分周信号ＲＣＫ，ＦＣＫを合成して分周クロック信号ＤＣＫを生成するようにした。その結果、第一実施形態と同様に、基準クロック信号ＩＣＫを奇数分周した分周クロック信号ＤＣＫを生成することができる。
【００８４】
尚、前記実施形態は、以下の態様に変更してもよい。
・上記各実施形態では分周比を変更可能に構成したが、分周比が変更不能な分周回路に具体化しても良い。
【００８５】
・上記各実施形態において、基準クロック信号ＩＣＫに対する分周クロック信号ＤＣＫの分周比を適宜変更しても良い。
・上記第二実施形態において、第１ステートマシン６１と第２ステートマシン６２は基準クロック信号ＩＣＫの対応するエッジをカウントし、そのカウント値に応じた状態に遷移する構成としてもよい。
【図面の簡単な説明】
【００８６】
【図１】第一実施形態の分周回路のブロック回路図である。
【図２】通信システムの概略構成図である。
【図３】立ち上がりカウンタ及びイネーブル信号生成回路の回路図である。
【図４】立ち下がりカウンタ及びイネーブル信号生成回路の回路図である。
【図５】（ａ）は分周設定回路の回路図、（ｂ）は分周設定の説明図である。
【図６】分周回路の動作波形図である。
【図７】第二実施形態の分周回路のブロック回路図である。
【図８】５分周におけるステートマシンの動作を示すタイムチャートである。
【図９】５分周における状態遷移の説明図である。
【図１０】６分周におけるステートマシンの動作を示すタイムチャートである。
【図１１】６分周における状態遷移の説明図である。
【図１２】７分周におけるステートマシンの動作を示すタイムチャートである。
【図１３】７分周における状態遷移の説明図である。
【図１４】９分周におけるステートマシンの動作を示すタイムチャートである。
【図１５】９分周における状態遷移の説明図である。
【符号の説明】
【００８７】
２１  第１カウンタ
２２  第２カウンタ
２３  第１イネーブル信号生成回路
２４  第２イネーブル信号生成回路
２５  出力回路
６１  第１ステートマシン
６２  第２ステートマシン
ＩＣＫ  基準クロック信号
ＲＣＫ  第１分周信号
ＲＥＮ  第１イネーブル信号
ＦＣＫ  第２分周信号
ＦＥＮ  第２イネーブル信号
ＤＣＫ  分周クロック信号
ｆ０〜ｆ４，ｒ０〜ｒ４  状態
【図１】
0004542020.tif 000002
【図２】
0004542020.tif 000003
【図３】
0004542020.tif 000004
【図４】
0004542020.tif 000005
【図５】
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【図６】
0004542020.tif 000007
【図７】
0004542020.tif 000008
【図８】
0004542020.tif 000009
【図９】
0004542020.tif 000010
【図１０】
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【図１１】
0004542020.tif 000012
【図１２】
0004542020.tif 000013
【図１３】
0004542020.tif 000014
【図１４】
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【図１５】
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