(57)【特許請求の範囲】
【請求項１】
ＳｉＣバルク基板内に不純物イオンを注入して上記ＳｉＣバルク基板の内部領域とは異なる濃度で不純物を含む不純物ドープ層を、上記ＳｉＣバルク基板内の主面に対向する面側に形成する工程（ａ）と、
上記工程（ａ）の後に、基板をアニーリングすることにより上記不純物ドープ層に含まれる不純物を活性化する工程（ｂ）と、
上記ＳｉＣバルク基板の主面上にＣＶＤ法によりＳｉＣをエピタキシャル成長させてエピタキシャル成長層を堆積する工程（ｃ）と
を含むＳｉＣ基板の製造方法であって、
基板の熱処理を行って、上記不純物ドープ層に含まれる不純物濃度のピークが、上記不純物ドープ層表面から深さ１０００ｎｍ以内の領域に位置するように上記不純物ドープ層の表面を５００ｎｍ以上昇華させる工程をさらに含み、
同昇華工程が上記工程（ｂ）と同時に行われ、
上記工程（ｃ）における基板の温度は１３００〜２３００℃の範囲にあり、
上記工程（ｂ）における基板の温度は、上記工程（ｃ）における基板の温度よりも高く、
上記ＳｉＣバルク基板の主面の表面にＳｉ原子が並んでいる、ＳｉＣ基板の製造方法。
【請求項２】
請求項１に記載のＳｉＣ基板の製造方法において、
上記工程（ａ）で上記ＳｉＣバルク基板内に注入される不純物イオンは、上記ＳｉＣバルク基板の内部領域に含まれる不純物と同じ導電型であり、形成された不純物ドープ層に含まれる不純物濃度は上記ＳｉＣバルク基板の内部領域の不純物濃度よりも高いことを特徴とするＳｉＣ基板の製造方法。
【請求項３】
ＳｉＣバルク基板に第１導電型の不純物イオンを注入して上記ＳｉＣバルク基板の主面と対向する面上に不純物ドープ層を形成する工程（ａ）と、
上記工程（ａ）の後に、基板をアニーリングすることにより上記不純物ドープ層に含まれる不純物を活性化する工程（ｂ）と、
上記ＳｉＣバルク基板の上記不純物ドープ層が形成されていない側の上にＣＶＤ法によりＳｉＣをエピタキシャル成長させてエピタキシャル成長層を堆積する工程（ｃ）と、
上記エピタキシャル成長層の上に少なくとも１つの上部電極を形成する工程（ｄ）と、
上記不純物ドープ層の上にオーミック電極となる下部電極を形成する工程（ｅ）と
を含むＳｉＣ半導体素子の製造方法であって、
基板の熱処理を行って、上記不純物ドープ層に含まれる不純物濃度のピークが、上記不純物ドープ層表面から深さ１０００ｎｍ以内の領域に位置するように上記不純物ドープ層の表面を５００ｎｍ以上昇華させる工程をさらに含み、
同昇華工程が上記工程（ｂ）と同時に行われ、
上記工程（ｃ）における基板の温度は１３００〜２３００℃の範囲にあり、
上記工程（ｂ）における基板の温度は、上記工程（ｃ）における基板の温度よりも高く、
上記ＳｉＣバルク基板の主面の表面にＳｉ原子が並んでいる、ＳｉＣ半導体素子の製造方法。
【請求項４】
請求項３に記載のＳｉＣ半導体素子の製造方法において、
上記工程（ａ）で上記ＳｉＣバルク基板内に注入される不純物イオンは、上記ＳｉＣバルク基板の内部領域に含まれる不純物と同じ導電型であり、形成された不純物ドープ層に含まれる不純物濃度は上記ＳｉＣバルク基板の内部領域の不純物濃度よりも高いことを特徴とするＳｉＣ半導体素子の製造方法。
【請求項５】
請求項３または４に記載のＳｉＣ半導体素子の製造方法において、
上記工程（ｃ）では、上記ＳｉＣバルク基板上に第１導電型第１エピタキシャル層を、上記第１エピタキシャル層の上に第２導電型第２エピタキシャル層を、上記第２エピタキシャル層の上に第１導電型第３エピタキシャル層をそれぞれ順に形成し、
上記工程（ｃ）の後、工程（ｄ）の前に、上記第２及び第３エピタキシャル層を貫通して上記第１エピタキシャル層に至るトレンチを形成する工程（ｃ’）及び上記トレンチを覆うゲート絶縁膜を挟んで上記第１エピタキシャル層の上方にゲート電極を形成する工程（ｃ”）をさらに含むことを特徴とするＳｉＣ半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素基板、炭化珪素半導体素子及びその製造方法に関するものである。
【０００２】
【従来の技術】
炭化珪素（シリコンカーバイド、ＳｉＣ）は珪素（Ｓｉ）に比べてバンドギャップが大きい半導体であることから、高い絶縁耐性を有し、また、高温においても安定な半導体である。このような特性から、ＳｉＣは、次世代のパワーデバイスや高周波デバイス、高温動作デバイス等へ応用されることが期待されている半導体材料である。ＳｉＣは、立方晶系の３Ｃ−ＳｉＣや六方晶系の６Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ、あるいは菱面体系の１５Ｒ−ＳｉＣ等の多くの結晶構造をとりうることが知られている。この中で、実用的なＳｉＣの半導体素子を作製するために一般的に使用されているのが６Ｈ−ＳｉＣ及び４Ｈ−ＳｉＣである。そして、ｃ軸の結晶軸に対し垂直な（０００１）面にほぼ一致する面を主面とする基板が広く用いられる。
【０００３】
炭化珪素半導体素子（ＳｉＣ半導体素子）は、炭化珪素基板（ＳｉＣ基板）上に半導体素子の活性領域となるエピタキシャル成長層を形成し、この層に素子の種類に応じて必要な領域を設けることにより形成される。例えば、ダイオードであれば、ｐ型ドープ層、ｉ層（イントリンシック（真性半導体）層）；トンネルダイオードの場合は絶縁層でもよい、ｎ型ドープ層などを形成することになり、ＦＥＴの場合には、ソース・ドレイン領域、チャネル層などを設けることになる。
【０００４】
大容量・高耐圧のパワーデバイスは、素子の縦方向、つまり素子の表面から裏面に向かって電流が流れたり、表面と裏面の間に電圧が印加されるという縦型の素子構造をしている。そのために、半導体素子の表面と裏面のそれぞれに電極を有する構成となっている。例えば、ショットキーダイオードの場合、素子の表面にショットキー電極を、裏面にオーミック電極を有する構成となっている。また、縦型ＭＯＳＦＥＴの場合、基板表面にソース電極及びゲート電極を、裏面にオーミック電極であるドレイン電極を有する構成となっている。ＳｉＣ半導体素子の製造工程における従来技術では、ＳｉＣ基板上にＳｉＣエピタキシャル成長層を形成した後に、裏面に金属を蒸着して加熱することでオーミック電極を形成させることが一般的である。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来技術では以下のような不具合があった。
【０００６】
パワーデバイスにおける電気特性は、基板の裏面とオーミック電極との界面に存在する接触抵抗に大きく依存している。そのため、この接触抵抗が大きい場合には、接触抵抗が小さい場合に比べて両者で同じ電圧を印加したとしても、デバイスの動作時に素子に流れる電流（オン電流）は小さくなってしまう。逆にいえば、両者で同じオン電流を得るためには、接触抵抗が大きい場合では、より高い電圧を印加することが必要となる。このような問題に加えて、この接触抵抗によって消費された電力は、オーミック電極と基板裏面との界面において、熱を発生させる。このために、接触抵抗が大きい場合は、デバイスの動作時に素子が加熱されてしまい、無視できないほど素子の温度が上昇するという不具合がある。この温度上昇によって、半導体素子は正常な動作をしなくなってしまう。以上のことから、オーミック電極と基板裏面との界面に存在する接触抵抗を可能な限り低減して、素子自体の電力損失を抑制することがパワーデバイスに強く求められている。
【０００７】
オーミック電極と基板裏面との間の接触抵抗は、両者の界面における基板のキャリア濃度に反比例して減少する。しかしながら、現在実現可能なＳｉＣ基板のキャリア濃度は、最高でも１×１０19ｃｍ-3である。これ以上のキャリア濃度では、不純物であるドーパントのＳｉＣの格子間隔への影響が大きくなって基板内で格子歪み等が発生し、結果としてＳｉＣ基板の結晶性が劣化してしまう。そのため、結晶性が良好で、かつキャリア濃度が１×１０19ｃｍ-3以上のＳｉＣ基板を実現することは極めて困難であった。そのため、オーミック電極との接触抵抗を低減し、且つ良好な結晶性を持つＳｉＣ基板として、キャリア濃度が１０18ｃｍ-3オーダーの基板が一般に用いられているが、接触抵抗を十分に減らせているとはいえない。
【０００８】
このように、従来技術では、基板のキャリア濃度を高くすることによって基板裏面とオーミック電極との間の接触抵抗をこれ以上低減することは困難である。
【０００９】
本発明の目的は、ＳｉＣ等のバンドギャップが大きい半導体基板のうちオーミック電極と接する部分のキャリア濃度を高めることにより、基板とオーミック電極との間の接触抵抗の低減を図り、電力損失の少ないＳｉＣ半導体素子及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明のＳｉＣ基板は、ＳｉＣバルク基板と、上記ＳｉＣバルク基板の主面に対向する面側に設けられ、不純物を上記ＳｉＣバルク基板の内部領域とは異なる濃度で含むＳｉＣからなる不純物ドープ層とを有している。
【００１１】
これにより、例えば上記不純物ドープ層上に金属電極を設ける場合に、不純物ドープ層と電極との間に生じる接触抵抗を低減することができるなど、従来基板中のキャリア濃度によって制限されていたオーミック電極とＳｉＣ基板裏面との界面での接触抵抗を低減させることができる。
【００１２】
上記ＳｉＣバルク基板の内部領域と上記不純物ドープ層とに含まれる不純物の導電型は互いに同じであり、上記不純物ドープ層は上記ＳｉＣバルク基板の内部領域よりも高濃度で不純物を含むことにより、上述のように、オーミック電極とＳｉＣ基板裏面との界面に存在する接触抵抗を効果的に低減することができる。
【００１３】
上記ＳｉＣ基板の主面上にエピタキシャル成長させたＳｉＣからなるエピタキシャル成長層がさらに設けられていることにより、エピタキシャル成長層を活性領域とし、ＳｉＣ基板の裏面における電極との接触抵抗が低減された整流素子やパワーＭＯＳＦＥＴなどの縦型の半導体素子の製造に利用することができる。
【００１４】
上記不純物ドープ層に含まれる不純物濃度のピークが、上記不純物ドープ層のうち表面から深さ１０００ｎｍ以内の領域にあることにより、オーミック電極を不純物ドープ層の上に設けたときに、不純物ドープ層のうち電極と接触する界面近傍に高濃度のキャリアが存在することになり、接触抵抗を低減する効果がより大きくなる。
【００１５】
次に、本発明のＳｉＣ半導体素子は、ＳｉＣバルク基板と、上記ＳｉＣバルク基板の主面上にエピタキシャル成長させた不純物を含むＳｉＣからなるエピタキシャル成長層と、上記エピタキシャル成長層の上に設けられた導電体からなる少なくとも１つの上部電極と、上記ＳｉＣバルク基板の主面と対向する面側に設けられた不純物を上記ＳｉＣバルク基板の内部領域とは異なる濃度で含むＳｉＣからなる不純物ドープ層と、上記不純物ドープ層の上に設けられたオーミック電極となる下部電極とを有している。
【００１６】
これにより、例えばＳｉＣ半導体素子がダイオードの場合、下部電極から上部電極へ順方向に電流が流れる際に、ＳｉＣ基板の裏面のうち下部電極とオーミック接触する部分（不純物ドープ層）のキャリア濃度が高くなっているので、下部電極との接触抵抗が大きく低減される。そのため、大容量で且つ動作時の電力損失を抑えることが可能となる。
【００１７】
上記ＳｉＣバルク基板の内部領域と上記不純物ドープ層とに含まれる不純物の導電型は互いに同じであり、上記不純物ドープ層は上記ＳｉＣバルク基板の内部領域よりも高濃度で不純物を含まれていることにより、素子間を流れる際の抵抗が小さくなるうえ、下部電極と接触する領域近傍での不純物濃度が高いことにより、上述のように下部電極との接触抵抗を低減することができる。また、ＳｉＣバルク基板と不純物ドープ層とで同じ導電型の不純物が含まれているので、上部電極がショットキー電極であればＳｉＣ半導体素子を整流作用を有するショットキーダイオードとして機能させることができる。
【００１８】
上記ＳｉＣバルク基板の内部領域に含まれる不純物の導電型と上記エピタキシャル成長層に含まれる不純物の導電型とが同じであり、ショットキーダイオードとして機能することにより、電力損失の少ないショットキーダイオードとすることができる。
【００１９】
また、本発明のＳｉＣ半導体素子は、上記ＳｉＣバルク基板は第１導電型不純物を含み、上記エピタキシャル成長層は、上記ＳｉＣバルク基板上に設けられた第１導電型第１エピタキシャル層と、上記第１エピタキシャル層の上に設けられた第２導電型第２エピタキシャル層と、上記第２エピタキシャル層の上に設けられた第１導電型第３エピタキシャル層とを有し、上記上部電極は上記第３エピタキシャル層に接触しており、上記第２及び第３エピタキシャル層を貫通して上記第１エピタキシャル層の上に設けられた導電体からなるゲート電極とを有する縦型ＭＯＳＦＥＴとして機能する。
【００２０】
これにより、不純物ドープ層のうち下部電極と接する界面付近のキャリア濃度が高くなっているので、下部電極との接触抵抗が低減され、電力損失が少なく大きいドレイン電流が得られる縦型パワーＭＯＳＦＥＴが実現できる。
【００２１】
上記不純物ドープ層に含まれる不純物濃度のピークが、上記不純物ドープ層のうち表面から深さ１０００ｎｍ以内の領域にあることにより、不純物ドープ層と下部電極との界面において生じる接触抵抗を一層低減することができる。
【００２２】
本発明のＳｉＣ基板の製造方法は、ＳｉＣバルク基板内に不純物イオンを注入して上記ＳｉＣバルク基板の内部領域とは異なる濃度で不純物を含む不純物ドープ層を形成する工程（ａ）と、上記工程（ａ）の後に、基板をアニーリングすることにより上記不純物ドープ層に含まれる不純物を活性化する工程（ｂ）と、上記ＳｉＣバルク基板の主面と対向する面の上にＣＶＤ法によりＳｉＣをエピタキシャル成長させてエピタキシャル成長層を堆積する工程（ｃ）とを含んでいる。
【００２３】
この方法により、裏面に不純物を含み良好な結晶性を持つＳｉＣ基板が製造できるので、ＳｉＣ基板の裏面上にオーミック電極となる金属電極を設ける場合に、金属電極との接触抵抗が従来のＳｉＣ基板のものに比べて低減される。
【００２４】
また、上記工程（ａ）で上記ＳｉＣバルク基板内に注入される不純物イオンは、上記ＳｉＣ基板の内部領域に含まれる不純物と同じ導電型であり、形成された不純物ドープ層に含まれる不純物濃度は上記ＳｉＣバルク基板よりも高いことが好ましい。
【００２５】
この方法により、工程（ｃ）において、例えばＳｉＣバルク基板と同じ導電型のＳｉＣ層をエピタキシャル成長させれば電力損失が少なく大きな電流が得られるショットキーダイオード用のＳｉＣ基板、ＳｉＣバルク基板をｎ型、その上に形成するエピタキシャル成長層を順にアンドープ、ｐ型とすることでやはり電力損失が少ないＰＩＮダイオード用のＳｉＣ基板を製造することができる。
【００２６】
また、上記工程（ｂ）と工程（ｃ）とが同時に行われることにより、不純物の活性化とエピタキシャル層の形成とが１工程でできるので、製造工程数を減らすことができ、生産コストを下げることができる。
【００２７】
基板の熱処理を行って、上記不純物ドープ層に含まれる不純物濃度のピークが、上記不純物ドープ層表面から深さ１０００ｎｍ以内の領域に位置するように上記不純物ドープ層の表面を昇華させる工程をさらに含み、同工程が上記工程（ｃ）と同時に行われることにより、追加工程なしに不純物濃度のピークを不純物ドープ層の表面（ひょうめん）近傍に位置させることができる。後工程でＳｉＣ基板の裏面（主面と対向する面）上にオーミック電極を設れば、電極との接触抵抗を低減したＳｉＣ基板を簡便な工程で作製することができる。また、同工程がさらに工程（ｂ）とも同時に行なう場合には、より少ない工程数でＳｉＣ基板を製造することができる。
【００２８】
また、上記工程（ｃ）における基板の温度は１３００〜２３００℃の範囲にあることにより、良好なエピタキシャル成長層を形成できるとともに、工程（ａ）のイオン注入の際に不純物ドープ層内に生じた損傷の回復させることができる。
【００２９】
本発明のＳｉＣ半導体素子の製造方法は、ＳｉＣバルク基板に第１導電型の不純物イオンを注入して上記ＳｉＣバルク基板の主面と対向する面上に不純物ドープ層を形成する工程（ａ）と、上記工程（ａ）の後に、基板をアニーリングすることにより上記不純物ドープ層に含まれる不純物を活性化する工程（ｂ）と、上記ＳｉＣバルク基板の上記不純物ドープ層が形成されていない側の上にＣＶＤ法によりＳｉＣをエピタキシャル成長させてエピタキシャル成長層を堆積する工程（ｃ）と、上記エピタキシャル成長層の上に少なくとも１つの上部電極を形成する工程（ｄ）と、上記不純物ドープ層の上にオーミック電極となる下部電極を形成する工程（ｅ）とを含んでいる。
【００３０】
この方法により、工程（ａ）においてＳｉＣ基板の裏面の、下部電極と接する領域に不純物を高濃度で含み結晶性のよい不純物ドープ層が形成されているので、下部電極との接触抵抗が小さい半導体素子を製造することができる。すなわち、電力損失が小さくなるので、ＳｉＣ基板の下部電極との接合面での熱の発生が抑制された半導体素子を製造することができる。
【００３１】
上記工程（ａ）で上記ＳｉＣバルク基板内に注入される不純物イオンは、上記ＳｉＣバルク基板の内部領域に含まれる不純物と同じ導電型であり、形成された不純物ドープ層に含まれる不純物濃度は上記ＳｉＣバルク基板の内部領域の不純物濃度よりも高いことにより、電力損失が少なく、オン電流の大きいＳｉＣ半導体素子を製造することができる。
【００３２】
上記工程（ｂ）と上記工程（ｃ）とを同時に行うことにより、少ない工程でＳｉＣ半導体素子を製造することができる。
【００３３】
基板の熱処理を行って、上記不純物ドープ層に含まれる不純物濃度のピークが、上記不純物ドープ層表面から深さ１０００ｎｍ以内の領域に位置するように上記不純物ドープ層の表面を昇華させる工程をさらに含み、同工程が上記工程（ｃ）と同時に行われることにより、少ない工程で本発明のＳｉＣ半導体素子を製造することができる。同工程と工程（ｂ）、工程（ｃ）とが同時に行われる場合には、さらに製造工程数が削減され、製造コストを低減することができる。
【００３４】
上記工程（ｃ）では、上記ＳｉＣバルク基板上に第１導電型第１エピタキシャル層を、上記第１エピタキシャル層の上に第２導電型第２エピタキシャル層を、上記第２エピタキシャル層の上に第１導電型第３エピタキシャル層をそれぞれ順に形成し、上記工程（ｃ）の後、工程（ｄ）の前に、上記第２及び第３エピタキシャル層を貫通して上記第１エピタキシャル層に至るトレンチを形成する工程（ｃ’）及び上記トレンチを覆うゲート絶縁膜を挟んで上記第１エピタキシャル層の上方にゲート電極を形成する工程（ｃ”）をさらに含むことにより、下部電極との接触抵抗が不純物のドーピング・活性化により低減されているので、電力損失が低減され、且つ大容量の縦型ＭＯＳＦＥＴを製造することができる。
【００３５】
上記工程（ｃ）における基板の温度は１３００〜２３００℃の範囲にあることにより、結晶性の良好なエピタキシャル成長層を有するＳｉＣ半導体素子を製造することができる。また、工程（ａ）のイオン注入の際に生じた不純物ドープ層の結晶欠陥の修復も同時に行われる。
【００３６】
【発明の実施の形態】
（第１の実施形態）
まず、本発明の第１の実施形態である、基板裏面に活性化されたドーパントイオンを含み、基板上にＳｉＣのエピタキシャル成長層を備えたＳｉＣ基板の製造方法について説明する。
【００３７】
図１（ａ）〜（ｃ）は、本実施形態に係るＳｉＣ基板の製造方法を示す断面図である。
【００３８】
図１（ａ）に示す工程で、ＳｉＣバルク基板１１を準備する。ＳｉＣバルク基板１１としては、例えば、主面が（０００１）面（ｃ面）から[11 -20]（１１２バー０）方向に８度のオフ角度がついた面で、表面にＳｉ原子が並んでいる、直径２５ｍｍのＳｉＣ基板（４Ｈ−ＳｉＣ基板）を用いる。この基板はｎ型で、キャリア濃度は１×１０18ｃｍ-3である。なお、ここで主面とは、表面荒さが小さい方の面であって、以下の工程ではこの面に半導体素子として動作するために必要な領域が形成される。
【００３９】
次に、ｎ型のドーパントイオンである窒素イオン１３を、注入エネルギーが互いに異なる、例えば７回のイオン注入工程に分けてＳｉＣバルク基板１１の裏面全面に注入する。ここで、イオン注入の条件は、７．０ＭｅＶの加速電圧のイオンドーズ量を１×１０15ａｔｏｍｓ・ｃｍ-2、５．６ＭｅＶの加速電圧のドーズ量を１×１０15ａｔｏｍｓ・ｃｍ-2、４．４ＭｅＶの加速電圧のドーズ量を７×１０14ａｔｏｍｓ・ｃｍ-2、３．３ＭｅＶの加速電圧のドーズ量を７×１０14ａｔｏｍｓ・ｃｍ-2、２．４ＭｅＶの加速電圧のドーズ量を３×１０14ａｔｏｍｓ・ｃｍ-2、１．６ＭｅＶの加速電圧のドーズ量を３×１０14ａｔｏｍｓ・ｃｍ-2、１．０ＭｅＶの加速電圧のドーズ量を３×１０14ａｔｏｍｓ・ｃｍ-2とした。イオン注入の方向は、いずれの場合にもＳｉＣバルク基板１１の法線に対して７°傾いた方向であり、イオン注入は室温下で行っている。
【００４０】
これにより、ＳｉＣバルク基板１１の裏面上には注入層１２が形成される。なお、このとき、裏面の表面から深さ約１０００ｎｍ以内の領域では後で説明するように、窒素濃度がそのピーク濃度よりも薄くなっている。
【００４１】
次に、図１（ｂ）に示す工程で、ＣＶＤ法によりＳｉＣバルク基板１１上にＳｉＣ層をエピタキシャル成長させる。具体的な方法を以下に述べる。
【００４２】
図２は、本発明の各実施形態において用いるＣＶＤ炉の構成を示す断面図である。
【００４３】
同図に示すように、このＣＶＤ炉は石英製のチャンバー５０と、チャンバー内に配置されＳｉＣバルク基板１１を設置するためのカーボン製の基板支持冶具５１と、基板支持治具５１やＳｉＣバルク基板１１を高周波電力によって加熱するための誘導加熱用コイル５２と、ガス供給系５３と、ガス排気系５４とを備えている。
【００４４】
まず、このＣＶＤ炉のチャンバー５０内を１０-6Ｐａ程度の真空度になるまで減圧した後、ガス供給系５３から希釈ガスを供給する。
【００４５】
希釈ガスとしては水素ガスを選択し、流量は２Ｌ／ｍｉｎとした。エピタキシャル成長時のチャンバー内の圧力は常圧（１気圧）で一定とする。誘導加熱用コイル５２に、２０．０ｋＨｚ、２０ｋＷの高周波電力を印加して、ＳｉＣ基板を１６００℃に加熱する。
【００４６】
続いて、基板温度が成長温度に到達した時点で、エピタキシャル成長用の原料ガス及びドーパントガスを供給する。原料ガスとしては、ＳｉＨ4及びＣ3Ｈ8を用い、ＳｉＨ4及びＣ3Ｈ8の流量はそれぞれ３ｍＬ／ｍｉｎと２ｍＬ／ｍｉｎとする。ｎ型のドーパントガスとしては窒素を用い、その流量を３ｍＬ／ｍｉｎとする。
【００４７】
図３は、ＳｉＣエピタキシャル成長層の形成工程において、原料ガスの供給量（ＳｉＨ4の供給量とＣ3Ｈ8の供給量との合計 ）及び基板温度（加熱時１６００℃）の時間変化のプロセスを示す図である。ＳｉＣバルク基板１１上に形成されるエピタキシャル成長層１４の厚みは約３μｍで、この成長層中のキャリア濃度は１×１０18ｃｍ-3である。
【００４８】
次に、図１（ｃ）に示す工程で、原料ガス及びドーパントガスを停止すると同時に基板への加熱を停止してエピタキシャル成長を終了させる。
【００４９】
本工程において、基板を１６００℃に加熱することにより、図１（ａ）に示す工程で行ったイオン注入により生じたＳｉＣバルク基板１１の結晶構造の損傷を修復させることができる。さらに、注入された窒素イオンの活性化も本工程中で同時に行われ、注入層１２はｎ型ドープ層１５となる。
【００５０】
また、基板裏面のｎ型ドープ層１５の表層部分はエピタキシャル成長層１４の形成の際に昇華する。このため、エッチング等の操作を行うことなしにｎ型ドープ層１５のうち窒素を高濃度で含む部分を露出させることができる。
【００５１】
上述の方法により製造された本実施形態のＳｉＣ基板は、４Ｈ−ＳｉＣ基板であるＳｉＣバルク基板１１と、ＳｉＣバルク基板１１上にエピタキシャル成長させたＳｉＣからなる厚さ約３μｍのエピタキシャル成長層１４と、ＳｉＣバルク基板内の裏面側に設けられた濃度約１×１０19ｃｍ-3の窒素を含む厚さ約３μｍのｎ型ドープ層とを備えている。また、ＳｉＣバルク基板１１とエピタキシャル成長層１４とは共に１０18ｃｍ-3の窒素を含んでいる。
【００５２】
−基板中の窒素プロファイル−
次に、エピタキシャル成長層１４の形成後の基板裏面におけるｎ型ドープ層１５の深さ方向の窒素濃度のプロファイルについて、２次イオン質量分析装置（ＳＩＭＳ）を用いて測定した。
【００５３】
図４は、ＳＩＭＳを用いて分析した窒素の濃度分布を示す図である。同図から、上記ＳｉＣバルク基板１１の裏面上に厚みが約３μｍでドーパント濃度が約１×１０19ｃｍ-3と、ＳｉＣバルク基板１１に比べて約一桁高い濃度のｎ型不純物を含むｎ型ドープ層１５が形成されていることが確認された。
【００５４】
また、図４から、基板の裏面側から見て最も浅い位置にある窒素濃度のピークは、ｎ型ドープ層１５のうち表面から深さ約５００ｎｍ以下の領域にあることが分かる。これは、上記のイオン注入条件では注入された不純物濃度のピークは表面から深さ１０００ｎｍ以上の領域に位置することから、注入層１２（またはｎ型ドープ層１５）の表面部分は約５００ｎｍ以上昇華したことを示している。
【００５５】
なお、ここではｎ型ドープ層１５のうち表面付近の窒素濃度は約１×１０18ｃｍ-3となっているが、図１（ｂ）〜（ｃ）に示すエピタキシャル成長層１４の形成工程において、基板温度を上げる、もしくはエピタキシャル成長の時間を延長するなど、条件を調整することにより、ｎ型ドープ層１５中の高濃度に窒素を含む部分を露出させることができる。
【００５６】
−電気特性の比較−
次に、本実施形態のＳｉＣ基板と電気特性を比較するために、裏面にドーパントイオンを注入しないで、表（おもて）面側にエピタキシャル成長させたＳｉＣ層を有する従来のＳｉＣ基板を作成した。使用したＳｉＣ基板はｎ型の４Ｈ−ＳｉＣで、基板中のキャリア濃度は１×１０18ｃｍ-3であった。なお、エピタキシャル成長層の形成条件及びエピタキシャル成長層の厚みは本実施形態のＳｉＣ基板と同一とした。
【００５７】
次に、本実施形態のＳｉＣ基板及び従来技術によって作製した従来のＳｉＣ基板の各々の表面及び裏面にオーミック電極を形成して各ＳｉＣ基板の電気特性を測定し、この測定結果より、基板裏面とオーミック電極との界面での接触抵抗について評価した。
【００５８】
まず、各ＳｉＣ基板の裏面に直径０．５ｍｍのニッケル（Ｎｉ）ドット電極を電子ビーム（ＥＢ）蒸着装置によって蒸着した後、加熱炉で１０００℃で加熱することでオーミック電極とした。さらに、基板の表（おもて）面にも直径０．５ｍｍのＮｉドット電極をＥＢ蒸着装置によって蒸着した後、加熱炉で１０００℃で加熱することでオーミック電極とした。
【００５９】
次いで、各ＳｉＣ基板の表（おもて）面と裏面に形成したオーミック電極を通して各ＳｉＣ基板に電流を流した。
【００６０】
図５は、本実施形態のＳｉＣ基板と、従来技術によって作製した従来のＳｉＣ基板のそれぞれについての印加電圧と電流との関係を測定した結果を示す図である。同図から、本実施形態のＳｉＣ基板においては、従来のＳｉＣ基板と比べて、同一の電圧を印加した時におよそ２倍近くの電流が流れていることが分かる。
【００６１】
この結果から、本実施形態のＳｉＣ基板では、基板裏面とオーミック電極との界面の接触抵抗は大きく低減されていることが明らかになった。このことは、ドーパントイオンが注入された領域（注入層１２）は、エピタキシャル成長層１４の形成中に活性化されることにより、ＳｉＣ基板のキャリア濃度に比べて高い濃度の窒素を含むｎ型ドープ層１５となっていることを示している。
【００６２】
なお、本実施形態のＳｉＣ基板は、基板の裏面とオーミック電極との間の接触抵抗が従来のＳｉＣ基板に比べ大きく低減されているので、以下の実施形態で述べるショットキーダイオードやＰＩＮダイオード等の整流素子や縦型パワーＭＯＳＦＥＴをなどの半導体素子に利用された場合、これらの半導体素子での電力損失を低減するとともに、動作時の熱の発生を抑制することができる。
【００６３】
また、本実施形態のＳｉＣの製造方法によれば、導入した不純物の活性化，イオン打ち込みによってできた結晶欠陥の修復及びｎ型ドープ層のうち高濃度に不純物を含む部分の露出がＣＶＤ法によるエピタキシャル成長層の形成工程において行われるので、基板裏面とオーミック電極との接触抵抗が小さいＳｉＣ基板を工程を増やすことなく効率的に製造することができる。
【００６４】
また、本実施形態のＳｉＣ基板の製造方法によれば、上述のように、エピタキシャル成長の温度条件を調整することなどにより、ｎ型ドープ層１５のうち窒素を高濃度で含む領域を露出させることができる。これにより、基板裏面とオーミック電極との間の接触抵抗をさらに小さくすることができる。
【００６５】
なお、本実施形態のＳｉＣ基板の製造方法においては、ｎ型のＳｉＣ基板の裏面に、ｎ型のドーパントとして窒素をイオン注入したが、ｎ型の伝導性を示す他のイオン種、例えば、リンをイオン注入しても効果がある。また、ｎ型に代えてｐ型のＳｉＣ基板の裏面にホウ素（Ｂ）など、ｐ型のドーパントをイオン注入しても効果がある。
【００６６】
また、本実施形態のＳｉＣ基板の製造方法においては、注入エネルギーが互いに異なるイオンを多段階で注入している。これはｎ型ドープ層１５の表面が昇華により削られるため、あらかじめドーピングする層を厚めに取る意味がある。しかし、実際には単一の注入エネルギーでイオンを注入したときでも基板裏面とオーミック電極との接触抵抗を低減することができる。
【００６７】
なお、本実施形態ではｎ型ドープ層１５を形成するためにイオン注入の加速電圧を１．０〜７．０ＭｅＶに設定したが、注入するイオンの加速電圧をさらに低くすることで、不純物濃度のピーク位置をより表面に近づけることができる。ただし、この場合にはｎ型ドープ層１５の厚みは薄くなる。
【００６８】
また、本実施形態のＳｉＣ基板の製造方法においては、ＳｉＣ基板裏面の全面にドーパントイオンを注入したが、ＳｉＣ基板裏面のある部分をマスク等で覆うことによって、一部分にのみドーパントイオンを注入しても構わない。
【００６９】
また、本実施形態においては、ＳｉＣバルク基板上に形成するＳｉＣのエピタキシャル成長層にはｎ型不純物イオンとして窒素イオンを導入したが、他にリン（Ｐ）などを用いてもよく、ホウ素（Ｂ）、アルミニウム（Ａｌ）などのｐ型不純物を用いてもよい。また、ＳｉＣのエピタキシャル成長層がｎ型不純物を含む層とｐ型不純物を含む層の両方を含んでいてもよい。
【００７０】
また、本実施形態においては、エピタキシャル成長と基板裏面に注入されたイオンの活性化を同時に行ったが、この２つの工程を同時に行なう必要は必ずしもない。
【００７１】
図６は、エピタキシャル成長工程の前に基板の活性化アニールを行なう場合の原料ガス，活性化アニール時の水素ガス供給量及び基板温度の時間変化のプロセスの一例を示す図である。同図に示すように、例えば、活性化アニールに必要な温度が成長温度より高い場合などには、エピタキシャル成長工程の前に基板を加熱することで活性化アニールしても差し支えない。なお、この工程において供給されるガスとしては、水素ガスの他にアルゴンガスであってもよい。
【００７２】
また、図７は、エピタキシャル成長工程の後に基板の活性化アニールを行なう場合の原料ガス，活性化アニール時の水素ガス供給量及び基板温度の時間変化のプロセスの一例を示す図である。同図に示すように、エピタキシャル成長層の形成工程後に基板を加熱することで活性化アニールしても差し支えない。このように、エピタキシャル成長工程と基板の活性化アニールを別工程で行なう方法によれば、エピタキシャル成長層の形成工程の設定によらずにＳｉＣ基板の裏面の昇華量を調節することができる。
【００７３】
また、本実施形態のＳｉＣ基板の製造方法においては、エピタキシャル成長層１４を形成する基板温度として１６００℃を選択したが、この温度に限られず、１３００〜２３００℃の範囲にあることが好ましい。２３００℃を越えるとＳｉＣバルク基板１１が分解するおそれがあり、１３００℃未満ではＳｉＣ基板中の損傷の回復が進行しないからである。
【００７４】
加えて、ＳｉＣのエピタキシャル成長工程と同時にＳｉＣ基板の裏面を昇華させる場合には、圧力にも影響されるが、基板温度が１４００℃以上であることが必要である。
【００７５】
そして、上述の基板温度の範囲の中でも、結晶性の良好なエピタキシャル成長層を半導体素子を作製するのに十分な厚みで形成するために、エピタキシャル成長工程における基板温度は１５００℃〜２０００℃の範囲であることがより好ましい。
【００７６】
また、本実施形態においては、基板裏面への窒素イオンの注入工程の後にＳｉＣのエピタキシャル成長層を形成したが、このエピタキシャル成長層を形成せずに、ＳｉＣバルク基板自体を半導体素子の半導体層として用いることもできる。ただし、その際にも、１３００℃以上で基板中に含まれる不純物の活性化アニール工程は必要になる。この方法により製造したＳｉＣ基板のｎ型ドープ層においては、窒素濃度のピークは表面から深さ１０００ｎｍ以上の領域にあるものの、従来のＳｉＣ基板と比べると、オーミック電極との接触抵抗は低減される。
【００７７】
なお、本実施形態においてはＳｉＣバルク基板として４Ｈ−ＳｉＣ基板を用いたが、６Ｈ−ＳｉＣ基板など他のＳｉＣ基板を用いてもよい。
【００７８】
また、ＳｉＣバルク基板に代えて、ＳｉＣと同様にバンドギャップの大きいダイヤモンド基板あるいはＧａＮ（ガリウムナイトライド）基板を用いることもできる。
【００７９】
（第２の実施形態）
本発明の第２の実施形態として、第１の実施形態に係るＳｉＣ基板を利用してショットキーダイオードを製造する方法について説明する。
【００８０】
図８（ａ）〜（ｃ）は、本実施形態に係るショットキーダイオードの製造方法を示す断面図である。
【００８１】
まず、図８（ａ）に示す工程で、ＳｉＣバルク基板２１を準備する。ＳｉＣバルク基板２１としては、例えば、主面が（０００１）面（ｃ面）から[11 -20]（１１２バー０）方向に８度のオフ角度がついた面である、直径２５ｍｍのＳｉＣ基板（４Ｈ−ＳｉＣ基板）を用いる。この基板はｎ型で、キャリア濃度は１×１０18ｃｍ-3である。そして、加速電圧、ドーズ量、注入角といったイオン注入条件を第１の実施形態のＳｉＣ基板の製造方法と同じにして、ＳｉＣバルク基板２１の裏面に窒素イオン２３を注入する。これにより、ＳｉＣバルク基板２１の裏面には注入層２２が形成される。
【００８２】
次に、図８（ｂ）に示す工程で、ＳｉＣバルク基板２１を図２に示すような構造を有するＣＶＤ炉のチャンバー内に設置し、ＳｉＣからなるエピタキシャル成長層２４の形成を行なう。この工程において、基板裏面に注入されたドーパントイオンの活性化アニールが同時に行われると共に、イオン注入の際に生じた結晶欠陥の修復が行われ、また、注入層２２の表面部分の昇華も起こる。
【００８３】
本工程でのエピタキシャル成長の条件は、希釈ガスである水素ガスの流量が２Ｌ／ｍｉｎ、原料ガスであるＳｉＨ4及びＣ3Ｈ8の流量はそれぞれ３ｍＬ／ｍｉｎと２ｍＬ／ｍｉｎ、ドーパントガスである窒素の流量は０．１ｍＬ／ｍｉｎとする。また、エピタキシャル成長時のチャンバー内の圧力は常圧（１気圧）で一定とし、成長温度は１６００℃とする。この条件下で形成されたＳｉＣのエピタキシャル成長層は厚みが約３μｍで、キャリア濃度は１×１０16ｃｍ-3であった。
【００８４】
次に、図８（ｃ）に示す工程で、原料ガスの供給を止めて、エピタキシャル成長層２４の形成を終わらせる。このとき、注入層２２中に含まれる窒素が活性化されてｎ型ドープ層２５となる。
【００８５】
このようにして形成した基板裏面上のｎ型ドープ層２５の深さ方向の窒素濃度は、図４に示すＳＩＭＳによるプロファイルと同様のプロファイルを示す。すなわち、上記ＳｉＣバルク基板２１の裏面上に厚みが約３μｍで、ドーパント濃度が約１×１０19ｃｍ-3で基板に比べて約一桁高い濃度の窒素を含むｎ型ドープ層２５が形成されていることが分かる。また、ｎ型ドープ層２５のうち表面部分は昇華により削られており、窒素濃度のピークのうち最も浅いものは、ｎ型ドープ層２５の表面から深さ５００ｎｍ以内にある。
【００８６】
次に、ＳｉＣバルク基板２１の裏面にＥＢ蒸着装置を用いてＮｉを蒸着した後、加熱炉で１０００℃で加熱することでＮｉからなるオーミック電極２８を形成する。
【００８７】
続いて、エピタキシャル成長層２４の上にＣＶＤ法などによりシリコン酸化膜を形成した後、その一部を開口してガードリング２６を形成する。次いで、エピタキシャル成長層２４のうちガードリング２６が開口した領域の上に、金（Ａｕ）からなるショットキー電極２７を形成する。
【００８８】
以上の工程により製造される本実施形態のショットキーダイオードは、ＳｉＣバルク基板２１と、ＳｉＣバルク基板２１上に形成されたＳｉＣからなる厚さ３μｍのエピタキシャル成長層２４と、エピタキシャル成長層２４上に形成されてその一部が開口したシリコン酸化物（ＳｉＯ2 ）からなるガードリング２６と、エピタキシャル成長層２４のうちガードリング２６が開口した領域の上に形成されたＡｕからなるショットキー電極２７と、ＳｉＣバルク基板２１の裏面上に形成されたｎ型不純物を高濃度で含む厚さ３μｍのｎ型ドープ層２５と、ｎ型ドープ層上に蒸着により形成されたＮｉからなるオーミック電極２８とを備えている。エピタキシャル成長層２４，ＳｉＣバルク基板２１及びｎ型ドープ層２５に含まれる窒素の濃度は、それぞれ、１×１０16ｃｍ-3、約１×１０18ｃｍ-3約１×１０19ｃｍ-3である。
【００８９】
次に、本実施形態のショットキーダイオードと電気特性を比較するため、従来技術によって作製したＳｉＣ基板を用いてショットキーダイオードを作製した。なお、両基板ともｎ型の４Ｈ−ＳｉＣ基板を使用しており、基板中のキャリア濃度は１×１０18ｃｍ-3である。エピタキシャル成長層の形成条件ほか、ショットキーダイオードの形成条件は、本実施形態のショットキーダイオードと同一とした。なお、形成したエピタキシャル成長層は厚みを約３μｍ、キャリア濃度は１×１０16ｃｍ-3とした。
【００９０】
両ショットキーダイオードの性能比較は、順方向電圧印加時の電流（オン電流）について測定することにより行なった。
【００９１】
図９は、本実施形態のショットキーダイオード及び従来技術によって作製したショットキーダイオードの電流−電圧特性を示す図である。同図から、本実施形態のショットキーダイオードでは、従来の方法で作製したショットキーダイオードに比べてオン電流が約２倍以上大きくなっていることが分かる。これは、本実施形態のショットキーダイオードにおいて、ｎ型ドープ層２５とオーミック電極２８との間の接触抵抗が大幅に低減したために順方向電圧を印加した時のオン電流が大きくなったと考えられる。
【００９２】
また、オン電圧（オン電流が流れ始めるときの順方向電圧）は両ダイオードとも約１Ｖで差は見られなかった。
【００９３】
なお、上記のショットキーダイオードに逆方向電圧を印加した場合の漏れ電流は数ｐＡ（１０-12Ａ）程度と両ダイオードでほぼ同一であり、逆バイアス印加時の耐圧も両者でほぼ同じであった。このことは、基板裏面にドーパントイオンを注入する工程が基板及びエピタキシャル成長層の結晶性にほとんど影響を与えていないことを示している。これらの結果から、基板の裏面にドーパントイオンを注入し、この基板の表（おもて）面上にエピタキシャル成長層を形成することで、オン電流が従来技術に比べて２倍以上大きいという特徴をもったショットキーダイオードを作製できることが示された。これは、本実施形態のショットキーダイオードは、従来のものと比べて動作時の電力損失が少ないことを意味する。
【００９４】
加えて、本実施形態のショットキーダイオードでは、オーミック電極２８とｎ型ドープ層２５との界面における接触抵抗が小さくなっていることから、動作時に上記界面での熱の発生が抑制される。よって、本実施形態のショットキーダイオードによれば、これを組み込まれた半導体素子において熱による動作不良の発生を抑制することができる。
【００９５】
なお、本実施形態のショットキーダイオードにおいてはＳｉＣバルク基板、エピタキシャル成長層及び不純物ドープ層（ｎ型ドープ層）のドーパントとしてｎ型不純物を用いたが、これに代えてｐ型不純物を用いてもよい。
【００９６】
なお、本実施形態においてはショットキーダイオードを作製した例を示したが、エピタキシャル成長工程において、まずｎ型不純物を加え、次いでｐ型不純物を加えることにより、ＳｉＣからなるｎ型のドープ層とｐ型のドープ層とをＳｉＣ基板上にそれぞれエピタキシャル成長させたｐｎダイオードを作製することもできる。
【００９７】
また、第１の実施形態のＳｉＣ基板と同様に、ショットキーダイオード中の各層がｎ型不純物の代わりに、ホウ素（Ｂ）、アルミニウム（Ａｌ）などのｐ型不純物を含んでいてもよい。
【００９８】
なお、本実施形態のショットキーダイオードの製造方法においても、第１の実施形態のＳｉＣ基板の製造方法と同様に、ＳｉＣ層のエピタキシャル成長工程を基板のアニーリング工程の前あるいは後に分けて行ってもよい。そのとき、温度条件を調節すれば、どちらの工程においてもＳｉＣ基板裏面の昇華を起こすことができる。
【００９９】
（第３の実施形態）
本発明の第３の実施形態として、第１の実施形態に係るＳｉＣ基板の製造方法を利用して、縦型パワーＭＯＳＦＥＴを作製する方法について説明する。
【０１００】
図１０（ａ）〜（ｃ）は、本実施形態に係る縦型パワーＭＯＳＦＥＴを製造方法を示す断面図である。
【０１０１】
まず、図１０（ａ）に示す工程で、ＳｉＣバルク基板３１を準備する。ＳｉＣバルク基板３１としては、例えば、主面が（０００１）面（ｃ面）から[11 -20]（１１２バー０）方向に８度のオフ角度がついた面である、直径２５ｍｍのＳｉＣ基板（４Ｈ−ＳｉＣ基板）を用いる。この基板はｎ型で、キャリア濃度は１×１０18ｃｍ-3である。
【０１０２】
次に、加速電圧、ドーズ量、注入角などの条件を第１及び第２の実施形態と同一にして、ＳｉＣバルク基板３１の裏面側に窒素イオン３３を注入する。これにより、ＳｉＣバルク基板３１の裏面側に注入層３２が形成される。
【０１０３】
次に、図１０（ｂ）に示す工程で、ＳｉＣ基板を図２に示すＣＶＤ炉のチャンバー内に設置し、上述の第１の実施形態と同様の条件で、ＳｉＣバルク基板３１上にＳｉＣ層をエピタキシャル成長させると同時に基板裏面に注入されたドーパントイオンの活性化アニールを行なう。
【０１０４】
この際に、始めにｎ型ドーパントガス、次いでｐ型ドーパントガス、その次にｎ型ドーパントガスを装置内に導入することにより、ＳｉＣバルク基板３１上に順にｎ型、ｐ型、ｎ型のＳｉＣ層を形成する。
【０１０５】
エピタキシャル成長条件は、希釈ガスの水素ガスの流量が２Ｌ／ｍｉｎ、原料ガスのＳｉＨ4及びＣ3Ｈ8の流量がそれぞれ３ｍＬ／ｍｉｎと２ｍＬ／ｍｉｎとする。また、ｎ型のドーパントガスとしては窒素を、ｐ型のドーパントガスとしてはトリメチルアルミニウム（ＴＭＡ）を用いた。エピタキシャル成長時のチャンバー内の圧力は常圧（１気圧）で一定とし、成長温度は１６００℃とする。
【０１０６】
このようにして、上記ＳｉＣバルク基板３１上に、キャリア濃度約２×１０17ｃｍ-3の窒素イオンが導入されたＳｉＣからなる厚みが１０μｍのｎ型エピタキシャル成長層３４と、キャリア濃度約１×１０16ｃｍ-3のアルミニウムイオンが導入された厚みが３μｍのｐ型エピタキシャル成長層３５と、キャリア濃度約１×１０18ｃｍ-3の窒素イオンが導入された厚みが０．３μｍのｎ型エピタキシャル成長層３６とを形成した。
【０１０７】
また、注入層３２は、ＳｉＣのエピタキシャル成長と同時に窒素が活性化されることによりｎ型ドープ層３７となる。
【０１０８】
さらに、本工程において、基板裏面に注入されたドーパントイオンの活性化アニールが同時に行われると共に、イオン注入の際に生じた結晶欠陥の修復が行われ、また、注入層３２の表面部分の昇華も起こる。
【０１０９】
このとき、ｎ型ドープ層３７の深さ方向の窒素濃度は、図４に示したＳＩＭＳによるプロファイルと同様のプロファイルとなる。この図より、ｎ型ドープ層３７は、厚みが約３μｍで、約１×１０19ｃｍ-3と基板に比べて約一桁高い濃度の窒素を含むことが分かる。また、ｎ型ドープ層３７のうち表面部分は昇華により削られており、窒素濃度のピークのうち最も浅いものは、ｎ型ドープ層３７のうち表面から深さ５００ｎｍ以内の領域にある。
【０１１０】
次に、図１０（ｃ）に示す工程で、基板上にトレンチ形成領域を開口したシリコン酸化膜及びニッケル膜からなるエッチングマスク（図示せず）を形成し、ＣＦ4とＯ2とを用いた反応性イオンエッチングを行なって、ｐ型エピタキシャル成長層３５を貫通し、ｎ型エピタキシャル成長層３６内に達するトレンチを形成する。
【０１１１】
次いで、約１１００℃の温度下で基板を熱酸化することでトレンチの側壁部及び底部にＳｉＯ2 からなるゲート絶縁膜３９を形成し、その後、トレンチ内にポリシリコン膜を堆積することでゲート電極４０を形成する。
【０１１２】
続いて、エッチングマスクを除去した後、基板の表（おもて）面及び裏面にＥＢ蒸着装置によってＮｉを蒸着する。次いで、加熱炉中で基板を１０００℃に加熱することにより、ｎ型エピタキシャル成長層３６の上にソース電極４１を、基板裏面側のｎ型ドープ層３７の上にドレイン電極３８をそれぞれ形成する。これにより、本実施形態の縦型ＭＯＳＦＥＴが作製される。
【０１１３】
すなわち、以上の製造方法により作製される本実施形態の縦型ＭＯＳＦＥＴは、ｎ型不純物を含むＳｉＣバルク基板３１と、ＳｉＣバルク基板３１上に順に形成されたｎ型エピタキシャル成長層３４，ｐ型エピタキシャル成長層３５及びｎ型エピタキシャル成長層３６と、ｎ型エピタキシャル成長層３６及びｐ型エピタキシャル成長層３５を貫通してｎ型エピタキシャル成長層３４内に至るトレンチの側壁部及び底部に設けられたＳｉＯ2 からなるゲート絶縁膜３９と、ゲート絶縁膜上に設けられたポリシリコンからなるゲート電極４０と、ｎ型エピタキシャル成長層３６上に設けられたＮｉからなるソース電極４１と、ＳｉＣバルク基板３１の裏面上に形成された高濃度の窒素を含むＳｉＣからなるｎ型ドープ層３７と、ｎ型ドープ層３７の上に形成されたＮｉからなるドレイン電極３８とを備えている。なお、ｎ型ドープ層３７には濃度が１×１０19ｃｍ-3の窒素が含まれている。また、ソース電極４１及びドレイン電極３８は共にオーミック電極となっている。
【０１１４】
次に、従来技術によって作製された従来のＳｉＣ基板を用いた縦型パワーＭＯＳＦＥＴを作製して、その電流−電圧特性を本実施形態の縦型パワーＭＯＳＦＥＴと比較した。なお、ＳｉＣ基板は共にｎ型の４Ｈ−ＳｉＣで、ＳｉＣ基板内のＳｉＣバルク基板中に含まれるキャリア濃度は１×１０18ｃｍ-3である。従来のＳｉＣ基板を用いた縦型パワーＭＯＳＦＥＴにおいて、エピタキシャル成長させた各ＳｉＣ層やゲート電極及び各電極の形成条件は本実施形態の縦型ＭＯＳＦＥＴと同一とした。
【０１１５】
両パワーＭＯＳＦＥＴの電流−電圧特性について測定した結果、しきい値以上の同じ電圧をゲート電極に印加した場合、本実施形態の縦型パワーＭＯＳＦＥＴを流れる電流が、従来技術により作製した縦型パワーＭＯＳＦＥＴを流れる電流に比べて約２倍以上大きくなっていることが分かった。
【０１１６】
これは、本実施形態の縦型パワーＭＯＳＦＥＴにおいて、基板裏面側のｎ型ドープ層３７とドレイン電極３８の間の接触抵抗が大幅に低減したために、順方向電圧を印加したときのドレイン電流が大きくなったものと考えられる。
【０１１７】
この結果から、基板の裏面にドーパントイオンを注入し、この基板表面にエピタキシャル成長層を形成することで、オン電流が従来技術に比べて２倍以上大きいという特徴を持った縦型パワーＭＯＳＦＥＴを作製できることが示された。
【０１１８】
つまり、本実施形態の縦型パワーＭＯＳＦＥＴの製造方法によれば、従来に比べて電力損失の少ない縦型パワーＭＯＳＦＥＴを作製することができる。
【０１１９】
加えて、本実施形態の縦型パワーＭＯＳＦＥＴでは、ドレイン電極とオーミック接触する界面における接触抵抗が小さくなっていることから、動作時に上記界面での熱の発生が抑制される。よって、本実施形態の縦型パワーＭＯＳＦＥＴにおいては、熱による動作不良の発生が抑制されている。
【０１２０】
なお、本実施形態のパワーＭＯＳＦＥＴの製造方法においても、第１の実施形態のＳｉＣ基板の製造方法と同様に、ＳｉＣ層のエピタキシャル成長工程を基板のアニーリング工程の前あるいは後に分けて行ってもよい。
【０１２１】
なお、本実施形態においては、縦型パワーＭＯＳＦＥＴの製造方法について述べたが、オーミック電極を備えた縦型構造を持ち、ＳｉＣなどのバンドギャップの大きな半導体層を有する半導体素子であれば、本実施形態の縦型パワーＭＯＳＦＥＴと同様に省電力化、発熱の抑制などの効果が得られる。
【０１２２】
【発明の効果】
本発明のＳｉＣ基板、ＳｉＣ半導体素子及びその製造方法によれば、ＳｉＣバルク基板の裏面上にＳｉＣバルク基板中のキャリア濃度に比べてキャリア濃度の高い不純物ドープ層を設けることにより、基板裏面とオーミック電極との界面における接触抵抗を低下させるので、電力損失を低減し、発熱を抑制することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態に係るＳｉＣ基板を形成するための基本的な手順を示す図である。
【図２】本発明の各実施形態において用いたＣＶＤ炉の構成を示す断面図である。
【図３】ＳｉＣエピタキシャル成長層の形成工程において、原料ガスの供給量及び基板温度の時間変化のプロセスを示す図である。
【図４】本発明の第１の実施形態の方法によってエピタキシャル成長層の形成と同時に注入されたドーパントイオンを活性化した場合のドーパント濃度のプロファイルをＳＩＭＳを用いて測定した結果を示す図である。
【図５】本発明の第１の実施形態に係るＳｉＣ基板と従来のＳｉＣ基板の電流−電圧特性を測定した結果を示す図である。
【図６】本発明の製造方法において、エピタキシャル成長工程の前に活性化アニール工程を行なう場合のプロセスの流れを示す図である。
【図７】本発明の製造方法において、エピタキシャル成長工程の後に活性化アニール工程を行なう場合のプロセスの流れを示す図である。
【図８】（ａ）〜（ｃ）は、本発明の第２の実施形態に係るショットキーダイオードの製造工程を示す断面図である。
【図９】本発明の第２の実施形態に係るショットキーダイオード及び従来のショットッキーダイオードの電流−電圧特性を示す図である。
【図１０】（ａ）〜（ｃ）は、本発明の第３の実施形態に係る縦型パワーＭＯＳＦＥＴの製造工程を示す断面図である。
【符号の説明】
１１  ＳｉＣバルク基板
１２  注入層
１３  窒素イオン
１４  エピタキシャル成長層
１５  ｎ型ドープ層
２１  ＳｉＣバルク基板
２２  注入層
２３  窒素イオン
２４  エピタキシャル成長層
２５  ｎ型ドープ層
２６  ガードリング
２７  ショットキー電極
２８  オーミック電極
３１  ＳｉＣバルク基板
３２  注入層
３３  窒素イオン
３４  ｎ型エピタキシャル成長層
３５  ｐ型エピタキシャル成長層
３６  ｎ型エピタキシャル成長層
３７  ｎ型ドープ層
３８  ドレイン電極
３９  ゲート絶縁膜
４０  ゲート電極
４１  ソース電極
５０  チャンバー
５１  基板支持冶具
５２  誘導加熱コイル
５３  ガス供給系
５４  ガス排気系
【図１】
0004463448.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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