(57)【特許請求の範囲】
【請求項１】
基板上に形成された感光性を有するレジスト膜を所定の範囲ごとに順次露光する工程を含む素子の製造方法において、
前記基板上に絶縁層を形成する第１ステップと、
前記第１ステップの後に、前記絶縁層上に感光性を有する第１のレジスト膜を形成し、さらに前記第１のレジスト膜を前記所定の範囲ごとに順次露光して第１のレジストパターン部を形成する第２ステップと、
前記第２ステップの後に、前記第１のレジストパターン部をエッチングマスクとして前記絶縁層を部分的にエッチングし、前記基板を露出させて前記基板を分断又は切断するためのスクライブライン部を前記所定の範囲の外周部に沿って形成すると共に前記スクライブライン部上に位置するように前記絶縁層からなる第１のアライメントマーク部を形成し、前記所定の範囲内の前記絶縁層に前記基板を露出させるスルーホール部を形成する第３ステップと、
前記第３ステップの後に、前記スクライブライン部における前記基板の露出状態を検査して、前記スルーホール部の良否判定を行う第４ステップと、
前記第４ステップの後に、前記絶縁層上及び前記第１のアライメントマーク部上に導体層を形成する第５ステップと、
前記第５ステップの後に、前記導体層上及び前記第１のアライメントマーク部上に感光性を有する第２のレジスト膜を形成し、さらに前記第１のアライメントマーク部を位置基準として、前記第２のレジスト膜を前記所定の範囲ごとに順次露光して第２のレジストパターン部を形成する第６ステップと、
前記第６ステップの後に、前記第２のレジストパターン部をエッチングマスクとして前記導体層を部分的にエッチングし、前記第１のアライメントマーク部上に前記導体層が積層された第２のアライメントマーク部を形成し、前記所定の範囲内の前記絶縁層上に前記導体層からなる配線パターン部を形成する第７ステップと、
を有することを特徴とする素子の製造方法。
【請求項２】
前記第４ステップと前記第５ステップとの間に、前記スルーホール部に導電材料を充填する第８ステップをさらに有し、
前記導電材料で前記基板と前記導体層とを電気的に接続することを特徴とする請求項１記載の素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体ウエハにマトリクス状に複数形成された半導体素子等を製造する素子の製造方法において、特にステッパによるフォトリソ法により、微細な配線パターンを形成するための素子の製造方法に関する。
【背景技術】
【０００２】
例えば半導体素子等の微細な配線パターンを形成するための素子の製造方法において、この微細な配線パターンを形成するための方法として、ステッパによるフォトリソ法が一般的に用いられている。
【０００３】
ステッパによるフォトリソ法は、例えば半導体ウエハの表面にレジスト膜を形成し、このレジスト膜を、例えば５分の１に縮小投影露光する装置であるステッパにより、所定のパターンを有する露光マスクを用いて露光する方法である。
【０００４】
一般的に、ステッパが露光できる露光範囲は、半導体ウエハの表面積に比べて小さいので、ステッパは、所定のピッチでｘ方向及びｙ方向に半導体ウエハを移動させながら、その露光範囲におけるレジスト膜を順次露光していく。
【０００５】
このようなステッパによるフォトリソ法の一例が、特許文献１に記載されている。
特許文献１の記載によれば、長方形の半導体素子がマトリクス状に複数形成される半導体ウエハの表面に各半導体素子を区分するスクライブラインを形成し、このスクライブラインの幅を、長辺間よりも短辺間を広くすると共に、このスクライブラインにアライメントマークを配置することによって、歩留まりよく、製造が容易な半導体素子を提供できるとしている。
【特許文献１】特許第２６２６６３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載されているような従来の素子の製造方法の不具合について、図１３を用いて以下に説明する。図１３は、素子の製造方法の従来例の課題を説明するための模式的断面図である。
【０００７】
図１３（ａ）に示すように、まず、回路１０２及びこの回路１０２を覆う絶縁層１０４がマトリクス状に形成された半導体ウエハ１０１を準備する。絶縁層１０４が形成されていない部分はスクライブライン１１０である。
【０００８】
そして、このスクライブライン１１０に沿って、スクライバやダイサーにより所定の工程を経た半導体ウエハ１０１を分離または切断することによって、複数の半導体素子（図示せず）を得ることができる。
【０００９】
また、この半導体ウエハ１０１上には、絶縁層１０４及びスクライブライン１１０を覆う導体層１０５が形成されている。そして、絶縁層１０４にはこの絶縁層１０４を貫通するスルーホール１０６が形成されており、このスルーホール１０６の内部には導電性を有する充填材１０８が充填されている。この充填材１０８によって、回路と導体層１０５とは電気的に接続されている。
【００１０】
そして、この半導体ウエハ１０１上にレジスト１１２を塗布した後、ステッパを用いて、このレジスト１１２をパターニングするための露光を行う。
一般的に、ステッパは、その露光範囲Ｓにおいて、露光焦点を半導体ウエハ１０１の表面Ｔにフォーカスするために、発光部１１５から光Ｌ１を半導体ウエハ１０１の表面Ｔに向かって斜めから出射し、半導体ウエハ１０１の表面Ｔで反射したこの光Ｌ１を受光部１１７で受光することにより、ステッパの露光部１１９と半導体ウエハ１０１の表面Ｔとの距離ｄ１０を算出し、この距離ｄ１０を予め設定された値になるように、露光部１１９または半導体ウエハ１０１の位置をｚ方向に調整する。
【００１１】
しかしながら、このようなステッパによるフォトリソ法は、図１３（ｂ）に示すように、露光範囲Ｓにスクライブライン１１０が存在するため、発光部１１５から出射された光Ｌ１が、スクライブライン１１０の角部Ｖで反射する場合がある。この場合、角部Ｖで反射した光Ｌ２は散乱して所定の方向に反射しないため、この散乱した光Ｌ２を受光部１１７で認識できなくなったり、認識精度が悪化するという問題が発生する。
【００１２】
受光部１１７で認識できなくなったり認識精度が悪化すると、フォーカス調整精度や半導体ウエハ１０１の平行度調整（レベリング）精度が悪化するため、露光解像度が低下して、形成された配線パターンの幅のばらつきが大きくなったり、配線パターンのオープン不良や配線パターン間のショート不良が発生する場合がある。
【００１３】
上述した問題を、第１の不具合とする。
また、図１３（ｃ）に示すように、ステッパは、半導体ウエハ１０１に形成されたアライメントマーク１２４を検出器１２５で検出し、露光部１１９または半導体ウエハ１０１を、半導体ウエハ１０１の表面に対して平行方向（ｘ方向及びｙ方向）に移動させて、露光部１１９と半導体ウエハ１０１との位置合わせを行う。
【００１４】
上述の半導体ウエハ１０１において、絶縁層１０４及びスクライブライン１１０上に、配線層１２３及びアライメントマーク１２４を形成した後、ＳＯＧ（Spin On Glass）１２０を塗布して、絶縁層１２２を形成する場合がある。
【００１５】
この絶縁層１２２は、液状であるＳＯＧを、上記の半導体ウエハ１０１上に塗布してスピンコート法により半導体ウエハ１０１の径方向に流延させることにより形成することができる。
【００１６】
形成された絶縁層１２２の表面は、絶縁層１０４の角部Ｖ近傍において凹凸形状を有するため、この角部Ｖ近傍の絶縁層１２２の表面で上述したステッパの発光部１１５から出射された光Ｌ１が反射すると、光Ｌ１はこの凹凸形状により散乱し、上述した第１の課題がより顕著に現れる。
【００１７】
また、図１３（ｃ）に示すように、角部Ｖ近傍の絶縁層１２２の表面の凹凸形状によって、アライメントマーク１２４を認識できなくなったり、認識精度が悪化するという問題が発生する。
【００１８】
アライメントマーク１２４を認識できなくなったり認識精度が悪化すると、露光部１１９と半導体ウエハ１０１との位置合わせを精度良く行うことができないため、後工程で形成するスルーホールや外層の配線層と配線層１２３との整合精度が悪化し、配線層間で導通不良が発生する場合がある。
【００１９】
この問題を第２の不具合とする。
そこで、本発明が解決しようとする課題は、上述した第１及び第２の不具合を鑑みてなされたものであり、配線パターンのオープン不良、同層内における配線パターン間のショート不良、及び配線層間における導通不良を低減可能とする素子の製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
上記の課題を解決するために、本願各発明は次の手段を有する。
１）基板上に形成された感光性を有するレジスト膜を所定の範囲ごとに順次露光する工程を含む素子の製造方法において、前記基板上に絶縁層を形成する第１ステップと、前記第１ステップの後に、前記絶縁層上に感光性を有する第１のレジスト膜を形成し、さらに前記第１のレジスト膜を前記所定の範囲ごとに順次露光して第１のレジストパターン部を形成する第２ステップと、前記第２ステップの後に、前記第１のレジストパターン部をエッチングマスクとして前記絶縁層を部分的にエッチングし、前記基板を露出させて前記基板を分断又は切断するためのスクライブライン部を前記所定の範囲の外周部に沿って形成すると共に前記スクライブライン部上に位置するように前記絶縁層からなる第１のアライメントマーク部を形成し、前記所定の範囲内の前記絶縁層に前記基板を露出させるスルーホール部を形成する第３ステップと、前記第３ステップの後に、前記スクライブライン部における前記基板の露出状態を検査して、前記スルーホール部の良否判定を行う第４ステップと、前記第４ステップの後に、前記絶縁層上及び前記第１のアライメントマーク部上に導体層を形成する第５ステップと、前記第５ステップの後に、前記導体層上及び前記第１のアライメントマーク部上に感光性を有する第２のレジスト膜を形成し、さらに前記第１のアライメントマーク部を位置基準として、前記第２のレジスト膜を前記所定の範囲ごとに順次露光して第２のレジストパターン部を形成する第６ステップと、前記第６ステップの後に、前記第２のレジストパターン部をエッチングマスクとして前記導体層を部分的にエッチングし、前記第１のアライメントマーク部上に前記導体層が積層された第２のアライメントマーク部を形成し、前記所定の範囲内の前記絶縁層上に前記導体層からなる配線パターン部を形成する第７ステップと、
を有することを特徴とする素子の製造方法である。
【００２１】
２）前記第４ステップと前記第５ステップとの間に、前記スルーホール部に導電材料を充填する第８ステップをさらに有し、前記導電材料で前記基板と前記導体層とを電気的に接続することを特徴とする１）記載の素子の製造方法である。
【発明の効果】
【００２２】
本発明によれば、配線パターンのオープン不良の低減、同層内における配線パターン間のショート不良の低減、配線層間における導通不良の低減が可能になるという効果を奏する。
【００２３】
また、本発明によれば、ステッパの露光範囲に相当する所定範囲以外の範囲にスクライブラインを設けるので、配線パターンのオープン不良の低減、同層内における配線パターン間のショート不良の低減、配線層間における導通不良の低減が可能になるという効果を奏する。
【発明を実施するための最良の形態】
【００２４】
本発明の実施の形態を、好ましい実施例により図１〜図１２を用いて説明する。
図１〜図１１は、本発明の素子の製造方法の実施例における第１工程〜第９工程を説明するための図である。
【００２５】
図１２は、本発明の素子の製造方法の実施例に対する変形例を説明するための図である。
また、各図において、（ａ）は半導体ウエハの上面図、（ｂ）は（ａ）中のＡ−Ｂ断面を拡大した模式的断面図、（ｃ）は（ａ）中のＣ−Ｄ断面を拡大した模式的断面図、（ｄ）は（ａ）中のＥ−Ｆ断面を拡大した模式的断面図である。
【００２６】
以下に、本発明の素子の製造方法の実施例を、第１工程〜第９工程として図１〜図１１を用いて説明する。
＜実施例＞
［第１工程］（図１参照）
所定の回路２が表面及び表面近傍部にマトリクス状に複数形成された半導体ウエハ１を準備する。この回路２は、半導体ウエハ１の表面及び表面近傍部に所定のドーパント拡散処理等を施すことにより形成することができる。
【００２７】
また、この半導体ウエハ１の表面には、後述するスクライブライン６が形成される範囲内に第１のアライメントマーク３が形成されている。
［第２工程］（図２参照）
半導体ウエハ１の表面上に、例えば酸化シリコン（ＳｉＯ２）からなり厚さが約０．６〜０．８μｍの第１の絶縁層５を形成する。この絶縁層５は、ＣＶＤ（Chemical Vapor Deposition）やスパッタ法等により形成することができる。
【００２８】
次に、第１のアライメントマーク３を第１の絶縁層５を通して画像処理法を用いて光学的に認識し、この第１のアライメントマーク３を位置基準として、フォトリソ法を用いて、第１の絶縁層５を、所定範囲Ｓがマトリクス状に残るように、選択的にエッチングする。
【００２９】
このマトリクス状に残った第１の絶縁層５の各所定範囲Ｓは、後述するステッパの露光範囲に相当する。
そして、第１の絶縁層５がエッチングされた範囲は、スクライブライン６となる。実施例では、スクライブライン６の幅を約３００〜５００μｍとした。
【００３０】
また、このエッチングによって、所定範囲Ｓ内に第１の絶縁層５を貫通する第１のスルーホール７を形成する。実施例では、第１のスルーホール７の直径を約０．６〜０．８μｍとした。
【００３１】
また、このエッチングによって、スクライブライン６上に、上述の酸化シリコンからなる第２のアライメントマーク８を形成する。実施例では、この第２のアライメントマーク８を第１のアライメントマーク３上に形成した。
【００３２】
第２工程におけるフォトリソ法して、上述したステッパによるフォトリソ法を用いることができる。
ステッパの構成及び露光方法は従来例で説明したものと同じなので、ここでは詳細な説明は省略する。
【００３３】
即ち、第１の絶縁層５が形成された半導体ウエハ１の表面は略平坦な面なので、ステッパの発光部１１５から出射された光Ｌ１が、半導体ウエハ１の表面で所定の方向に反射するため、この反射した光を受光部１１７で精度良く認識することができる。
【００３４】
ここで、上述のエッチングによって第１のスルーホール７を形成する際、第１のスルーホール７が形成された範囲における半導体ウエハ１の表面がエッチング不足により完全に露出していない場合、後述する充填材料１０と回路２との界面で電気的接続抵抗が大きくなったり、オープン不良が発生する。
【００３５】
また、第１のスルーホール７の直径は約０．６〜０．８μｍと小さく、この第１のスルーホール７が形成された範囲における半導体ウエハ１の表面が完全に露出しているかいないかを判断することは技術的に難しい。
【００３６】
そこで、実施例では、スクライブライン６が形成された範囲における半導体ウエハ１の表面が完全に露出していることを確認することによって、間接的に第１のスルーホール７が形成された範囲における半導体ウエハ１の表面が完全に露出していると判断することとした。
［第３工程］（図３参照）
例えばタングステン（Ｗ）からなる導電性を有する充填材料１０を第１のスルーホール７の内部に充填した後、この充填材料１０と接するようにして、第１の絶縁層５及びスクライブライン６の表面上に、例えばアルミニウム（Ａｌ）からなる第１の導体層１１を形成する。
【００３７】
実施例では、第１の絶縁層５上における第１の導体層１１の厚さを約０．４〜０．５μｍとした。
［第４工程］（図４参照）
第１の導体層１１で覆われた第２のアライメントマーク８の凸形状を画像処理法を用いて光学的に認識し、この第２のアライメントマーク８を位置基準として、上述のステッパによるフォトリソ法を用いて第１の導体層１１を選択的にエッチングする。
【００３８】
エッチング後の第１の導体層１１は、第１の配線層１２及び第３のアライメントマーク１４となる。実施例では、この第３のアライメントマーク１４を第２のアライメントマーク８上に形成した。
【００３９】
また、露光領域に相当する第１の絶縁層５及び充填材料１０が形成された範囲である所定範囲Ｓにおける第１の導体層１１の表面は略平坦な面なので、ステッパの発光部１１５から出射された光Ｌ１が、第１の導体層１１の表面で所定の方向に反射するため、この反射した光を受光部１１７で精度良く認識することができる。
［第５工程］（図５参照）
第４工程を経た半導体ウエハ１上に、液状であるＳＯＧ（Spin On Glass）を塗布してスピンコート法により半導体ウエハ１の径方向に流延させることにより、ＳＯＧ膜１６を形成する。このＳＯＧ膜１６を所定の温度で加熱することにより、ＳＯＧ膜１６は酸化シリコンからなる第２の絶縁層１８となる。
【００４０】
ＳＯＧは第１の配線層１２の段差を吸収するため、第１の絶縁層５上における第２の絶縁層１８の表面は略平坦な面となる。
また、第３のアライメントマーク１４の表面は、第１の配線層１２の表面と略同じ高さなので、第３のアライメントマーク１４上のＳＯＧ膜１６の表面は、略平坦な面となる。従って、ステッパの検出器１２５でこの第３のアライメントマークを精度良く検出することができる。
【００４１】
実施例では、第１の配線層１２上における第２の絶縁層１８の厚さを約０．６〜０．８μｍとした。
［第６工程］（図６参照）
第３のアライメントマーク１４を第２の絶縁層１８を通して画像処理法を用いて光学的に認識し、この第３のアライメントマーク１４を位置基準として、フォトリソ法を用いて第２の絶縁層１８を選択的にエッチングする。具体的には、スクライブライン６上の範囲、第３のアライメントマーク１４上の範囲、及び所定の範囲における第２の絶縁層１８をエッチングする。
【００４２】
第２の絶縁層１８がエッチングされた上述の所定の範囲は、第２のスルーホール２０となる。実施例では、第２のスルーホール２０の直径を約０．６〜０．８μｍとした。
また、このフォトリソ法して、上述したステッパによるフォトリソ法を用いることができる。即ち、露光領域に相当する所定範囲Ｓにおける第１の絶縁層５上の第２の絶縁層１８の表面は略平坦な面なので、ステッパの発光部１１５から照射された光Ｌ１が、第２の絶縁層１８の表面で所定の方向に反射するため、この反射した光を受光部１１７で精度良く認識することができる。
［第７工程］（図７参照）
例えばタングステン（Ｗ）からなる導電性を有する充填材料２２を第２のスルーホール２０の内部に充填した後、この充填材料２２と接するようにして、第２の絶縁層１８及びスクライブライン６の表面上に、例えばアルミニウム（Ａｌ）からなる第２の導体層２４を形成する。
【００４３】
実施例では、充填材料２２として、第３工程で用いた充填材料１０と同じものを使用した。また、第２の絶縁層１８上における第２の導体層２４の厚さを約０．４〜０．５μｍとした。
［第８工程］（図８参照）
第２の導体層２４で覆われた第３のアライメントマーク１４の凸形状を画像認識法を用いて光学的に認識し、この第３のアライメントマーク１４を位置基準として、ステッパによるフォトリソ法を用いて第２の導体層２４を選択的にエッチングする。
【００４４】
エッチング後の第２の導体層２４は、第２の配線層２６及び第４のアライメントマーク２８となる。
実施例では、この第４のアライメントマーク２８を、第２の絶縁層１８及び第３のアライメントマーク１４上に形成した。
【００４５】
また、露光領域に相当する所定範囲Ｓにおける第２の絶縁層１８上の第２の導体層２４の表面は略平坦な面なので、ステッパの発光部１１５から照射された光Ｌ１が、第２の導体層２４の表面で所定の方向に反射するため、この反射した光を受光部１１７で精度良く認識することができる。
［第９工程］（図９〜図１１参照）
第４のアライメントマーク２８を画像認識法を用いて光学的に認識し、この第４のアライメントマーク２８を位置基準として、第８工程を経た半導体ウエハ１を、スクライバやダイサー等を用いて、各第４のアライメントマーク２８を結ぶ線に沿って、ｘ方向及びｙ方向に分断または切断することによって、複数の半導体素子５０を得る。
【００４６】
本発明によれば、ステッパの露光範囲に相当する半導体ウエハ１の所定範囲Ｓは、スクライブライン６が存在しない略平坦な面なので、ステッパの発光部から照射された光が半導体ウエハ１の表面で所定の方向に反射するため、この反射した光を受光部で精度良く認識することができる。
【００４７】
従って、露光解像度が低下しないので、形成された配線パターンの幅のばらつき、配線パターンのオープン不良、及び配線パターン間のショート不良を低減することができる。
また、本発明によれば、ＳＯＧを用いて絶縁層を形成する場合において、アライメントマークの表面が配線層の表面と略同じなので、ステッパの検出部がこのアライメントマークを精度良く認識できる。従って、内層の配線パターンに対するスルーホール及び外層の配線パターンの位置合わせ精度を向上することができるため、配線層間の導通不良を低減できる。
【００４８】
本発明の実施例は、上述した構成及び手順に限定されるものではなく、本発明の要旨を逸脱しない範囲において変形例としてもよいのは言うまでもない。
例えば、実施例では、半導体ウエハ１をｘ方向及びｙ方向に分断または切断する際、スクライブライン６が形成された範囲と形成されていない範囲とが存在したが、これに限定されるものではない。
【００４９】
図１２に示すように、実施例の第８工程において、第４のアライメントマーク２８を、スクライブライン６及び第３のアライメントマーク１４上に形成した後、フォトリソ法を用いて、第１の絶縁層５及び第２の絶縁層１８を選択的にエッチングして、各半導体素子５０を区別するスクライブライン６を形成する。
【００５０】
このように、各半導体素子５０を区別するスクライブライン６が形成された半導体ウエハ１を分断または切断するスクライバやダイサーの加工性が向上するため、生産性が向上する。
【００５１】
また、実施例では、半導体素子の製造方法を例に挙げて説明したが、本発明は、半導体素子に限らず、ステッパによるフォトリソ法を用いて素子を形成する、素子の製造方法全般に適用することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の素子の製造方法の実施例における第１工程を説明するための上面図及び模式的断面図である。
【図２】本発明の素子の製造方法の実施例における第２工程を説明するための上面図及び模式的断面図である。
【図３】本発明の素子の製造方法の実施例における第３工程を説明するための上面図及び模式的断面図である。
【図４】本発明の素子の製造方法の実施例における第４工程を説明するための上面図及び模式的断面図である。
【図５】本発明の素子の製造方法の実施例における第５工程を説明するための上面図及び模式的断面図である。
【図６】本発明の素子の製造方法の実施例における第６工程を説明するための上面図及び模式的断面図である。
【図７】本発明の素子の製造方法の実施例における第７工程を説明するための上面図及び模式的断面図である。
【図８】本発明の素子の製造方法の実施例における第８工程を説明するための上面図及び模式的断面図である。
【図９】本発明の素子の製造方法の実施例における第９工程を説明するための上面図及び模式的断面図である。
【図１０】本発明の素子の製造方法の実施例における第９工程を説明するための上面図及び模式的断面図である。
【図１１】本発明の素子の製造方法の実施例における第９工程を説明するための上面図及び模式的断面図である。
【図１２】本発明の素子の製造方法の実施例に対する変形例を説明するための上面図及び模式的断面図である。
【図１３】素子の製造方法の従来例の問題点を説明するための模式的断面図である。
【符号の説明】
【００５３】
１  半導体ウエハ、  ２  回路、  ３，８，１４，２８  アライメントマーク、  ５，１８  絶縁層、  ６  スクライブライン、  ７，２０  スルーホール、  １０，２２  充填材料、  １１，２４  導体層、  １２，２６  配線層、  １６  ＳＯＧ膜、  ５０  半導体素子、  Ｓ  所定範囲
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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