(57)【特許請求の範囲】
【請求項１】
ＳＰＤＩＦ信号のデータ変化点の検出に基づいて、所定のタイミングでビット抽出パルス列を生成するパルス列生成回路と、
このビット抽出パルス列に応じて、伝送されるＳＰＤＩＦ信号のビットデータ数を計数するカウンタと、
該ビット抽出パルス列によりＳＰＤＩＦ信号から抽出されたデータからプリアンブルを検出するプリアンブル検出回路と、
このプリアンブル検出回路からのプリアンブル検出信号に基づき、前記カウンタのカウント値及びカウントタイミングを補正する手段と、
前記プリアンブル検出信号が前記カウンタの所定値カウント時に発生することを少なくともロックしている条件としてロック状態を判定し、第１のロックステータス信号を出力するステータス出力手段と
を具備することを特徴とするＳＰＤＩＦ信号受信回路。
【請求項２】
前記ステータス出力手段は、プリアンブルを２回連続して検出すること、及び、２回目のプリアンブル検出時には直前のサブフレームのパリティ演算結果が正しいことを、アンロック状態からロック状態への判定条件とすることを特徴とする請求項１に記載のＳＰＤＩＦ信号受信回路。
【請求項３】
さらに、
ＳＰＤＩＦ信号のプリアンブル最長パターンを計数することによりＳＰＤＩＦ信号の伝送レートを判別するレート判別手段
を具備し、
前記パルス列生成回路は、このレート判別手段の判別結果に応じて、生成するビット抽出パルス列を切替える
ことを特徴とする請求項１又は２に記載のＳＰＤＩＦ信号受信回路。
【請求項４】
さらに、
第１のステータス信号がロック状態の時に、ＳＰＤＩＦ信号中のチャンネルステータスビットから伝送レートを検出する特定ビット検出手段
を具備し、
前記ステータス出力手段は、この伝送レートを検出した後、第２のロックステータス信号を出力する
ことを特徴とする請求項３に記載のＳＰＤＩＦ信号受信回路。
【請求項５】
さらに、
第２のロックステータス信号がアンロック状態の時に、ＳＰＤＩＦ信号の全ての出力データをミユート或いはプリセットする手段
を具備することを特徴とする請求項４に記載のＳＰＤＩＦ信号受信回路。
【請求項６】
前記レート判別手段は、伝送レートが３２ｋＨｚであるか否かのみを判別し、
前記タイミング生成回路は、この判別結果に応じて、生成するビット抽出パルス列を切替える
ことを特徴とする請求項４又は５に記載のＳＰＤＩＦ信号受信回路。
【請求項７】
さらに、
前記レート判別手段により判別された伝送レートを、前記特定ビット検出手段により検出された伝送レートと比較し、両伝送レートが不一致の場合フラグを発生する手段
を具備することを特徴とする請求項４〜６の何れか１項に記載のＳＰＤＩＦ信号受信回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、予め定められた複数種類の伝送レート中の何れかのレートで送信されるディジタルインターフェイス信号を受信するためのディジタルインターフェイス信号受信回路に関する。
【０００２】
【従来の技術】
予め定められた複数種類の伝送レートで送信される可能性のあるディジタル伝送フォーマットで、しかも、波長が最大／最小で制限されて固有のパターン長の信号を扱う一般的なシステムの例としては、汎用のディジタルオーディオインタ一フェースであるＥＩＡＪ（Electronic Industrries Association of Japan ：〔社〕日本電子機械工業会）規格ＣＰ１２０１がよく知られており、このフォーマットは、当該分野では「ＳＰＤＩＦフォーマット」（ＳＰＤＩＦは、Sony Philips Digital audio InterFaceの略である。）と呼ばれることがある。
【０００３】
このような伝送フォーマットを用いたシステムにおいて、ＳＰＤＩＦ信号を再生或いは受信する側でその伝送レートを判別できなければ、ＰＬＬもかけることができず、ビット毎のデータも検出することができない。この伝送レートの判別には、例えば、固有パターンの波長を高速のクロックでカウントする手法を用いると、かなり高い周波数で波長をカウントする必要がある。
【０００４】
従来のＳＰＤＩＦ受信回路では、アナログＰＬＬを用いて、ＳＰＤＩＦ信号に位相のあった逓倍周波数のクロックを生成する構成を採ることが一般的である。このようにアナログＰＬＬを用いて構成するＳＰＤＩＦ受信回路や、そのＰＬＬをロックさせる方法については、従来から様々な方法・装置が考案されている。また、高い周波数を用いれば、ディジタルＰＬＬでも、同様な回路が実現可能になる。
【０００５】
しかしながら、アナログＰＬＬによればそれほど高い周波数を用いずとも受信回路を構成することができるものの、ＳＰＤＩＦ受信回路を搭載するシステムの最大の課題は、システムとＳＰＤＩＦとの信号同期の問題である。システムがＳＰＤＩＦを中心とする単独の装置であればよいが、例えば、他のタイプのディジタルオーディオ信号を処理する装置における付加機能的な存在としてＳＰＤＩＦ受信がある場合、メインのディジタルオーデイオ信号とディジタルミキシングを施したいときには、一度、システムのマスタークロックを、ＳＰＤＩＦ信号にロックをかけたアナログＰＬＬでの再生クロックに切り替えなければならず、その瞬間はメインのディジタルオーディオ処理が途切れてしまう問題がある。
【０００６】
また、端的な例でいえば、ＳＰＤＩＦ信号を複数受信して同時に処理したい場合などに、同時に両方の信号に同期した１つのマスタークロックを実現することは不可能である。このような場合には、それぞれディジタル的なサンプリングレートコンバータ回路を用いて全ての入力データに対して一つのマスタクロックで処理される構造がとられる。
【０００７】
さらに、ＳＰＤＩＦ信号を受信してこれをオーディオ再生するのではなく、他のディジタルコントローラヘデータを伝送するために別のインターフェイスへ受け渡すだけであれば、もはや同期の問題ではなく、いかにデータの重複・欠落なく受け渡しができるかといった課題になる。この場合は、ＳＰＤＩＦ受信回路を搭載している側がマスターとなってデータ受信のたびに、フラグを用いたハンドシェーク構造でデータ伝送を行うことができればよい。
【０００８】
これらのＳＰＤＩＦ処理例のような場合には、もはやアナログＰＬＬは不要とすることができるはずであり、このような場合にアナログＰＬＬを用いず、より低い周波数の非同期マスタークロックで安定に動作させると共に、これを小規模な回路で実現することができるＳＰＤＩＦ受信回路の出現が望まれるところである。
【０００９】
【発明が解決しようとする課題】
この発明の目的は、このような従来技術の状況に鑑み、予め定められた複数種類の伝送レートで送信される可能性のあるディジタルインターフェイス信号の受信、特に、ＳＰＤＩＦ信号の受信に際して、アナログＰＬＬを使用せず、より低い固定周波数の非同期マスタークロックを用い、ＳＰＤＩＦ受信信号の伝送レートを判別し、データビットを正しく検出すると共に、ロック／アンロック状態判別機能により回路動作を監視し、安定した最適な動作を行うことができる小規模な回路構成のＳＰＤＩＦ受信回路を提供することにある。
【００１０】
【課題を解決するための手段】
この発明の主たる特徴に従うと、ＳＰＤＩＦ信号のデータ変化点の検出に基づいて、所定のタイミングでビット抽出パルス列を生成するパルス列生成回路と、このビット抽出パルス列に応じて、伝送されるＳＰＤＩＦ信号のビットデータ数を計数するカウンタと、該ビット抽出パルス列によりＳＰＤＩＦ信号から抽出されたデータからプリアンブルを検出するプリアンブル検出回路と、このプリアンブル検出回路からのプリアンブル検出信号に基づき、カウンタのカウント値及びカウントタイミングを補正する手段と、プリアンブル検出信号がカウンタの所定値カウント時に発生することを少なくともロックしている条件としてロック状態を判定し、第１のロックステータス信号を出力するステータス出力手段
とを具備するＳＰＤＩＦ信号受信回路が提供される。
【００１１】
この発明のＳＰＤＩＦ信号受信回路において、ステータス出力手段は、プリアンブルを２回連続して検出すること、及び、２回目のプリアンブル検出時には直前のサブフレームのパリティ演算結果が正しいことを、アンロック状態からロック状態への判定条件とするように構成することができる。さらに、ＳＰＤＩＦ信号のプリアンブル最長パターンを計数することにによりＳＰＤＩＦ信号の伝送レートを判別するレート判別手段を備え、パルス列生成回路は、このレート判別手段の判別結果に応じて、生成するビット抽出パルス列を切替えるように構成することもできる。
【００１２】
この発明のＳＰＤＩＦ信号受信上の別の特徴によると、さらに、第１のステータス信号がロック状態の時に、ＳＰＤＩＦ信号中のチャンネルステータスビットから伝送レートを検出する特定ビット検出手段を備え、ステータス出力手段は、この伝送レートを検出した後、第２のロックステータス信号を出力するようにも構成することができる。さらに、第２のロックステータス信号がアンロック状態の時に、ＳＰＤＩＦ信号の全ての出力データをミユート或いはプリセットする手段を設けることもできる。
【００１３】
さらに別の特徴によると、ＳＰＤＩＦ信号受信回路におけるレート判別手段は、伝送レートが３２ｋＨｚであるか否かのみを判別し、タイミング生成回路は、この判別結果に応じて、生成するビット抽出パルス列を切替えるように構成することができる。
【００１４】
また、この発明のＳＰＤＩＦ信号受信上の他の特徴によると、さらに、レート判別手段により判別された伝送レートを、特定ビット検出手段により検出された伝送レートと比較し、両伝送レートが不一致の場合フラグを発生する手段を設けることができる。
【００１５】
なお、発明の名称、特許請求の範囲、発明の詳細な説明において、便宜上、「ＳＰＤＩＦ」という用語を使用しているが、それは、規格化されたＳＰＤＩＦフォーマットそのものは勿論、それと同様、類似の特徴をもつディジタルオーディオフォーマットを含むものとして使われている。したがって、この発明は、規格化されたＳＰＤＩＦ信号の受信楽回路に限定的に解釈されるべきではない。
【００１６】
〔発明の作用〕
この発明の主たる特徴によると、タイミング生成回路により、ＳＰＤＩＦ信号のデータ変化点の検出に基づいて、所定のタイミングでビット抽出パルス列（ｐａ／ｐｂ）を生成し、カウンタ（Ｂカウンタ）は、これに対応するパルス（Ｃｄ）を用いて、伝送されるＳＰＤＩＦ信号ビットデータ数を計数し、ビット抽出パルス列で抽出されたデータからプリアンブルパターンをデコードして、カウンタのカウント値及びカウントタイミングの位相を補正する。また、ロック判定条件としては、カウンタの決められたカウント値でプリアンブルパターン検出（Ｓｐａ）が発生するとき（プリアンブル検出フラグｆ＝「Ｈ」）には、少なくともロックしているとして、ロック状態を判定し、第１のロックステータス信号（第１ステータスフラグＳ＝「Ｈ」）を出力するように動作する。
【００１７】
この発明によるＳＰＤＩＦ信号受信回路では、さらに、ロックからアンロックへは、プリアンブルを２回連続して検出すること、及び、復調後のパリティ演算結果を条件としてロック・アンロックを判別し、２回目のプリアンブル検出時には前サブフレームのパリティ演算結果が正しいことを条件としてロック状態を判定し、第１のロックステータス信号（Ｓ１＝「Ｈ」）を出力する。この受信回路は、さらに、ＳＰＤＩＦ信号プリアンブルの最長パターン３Ｔを計数するレート判別手段を備え、レート判別に応じて、タイミング生成回路から出力するビット抽出パルス列（ｐａ／ｐｂ）を切替える。また、このレート判別手段は、レート判別だけではなく、フォーマット外の信号をも判別する機能を兼備することができる。
【００１８】
この発明によるＳＰＤＩＦ信号受信上の別の特徴によると、第１のステータス信号がロック状態の時にチャンネルステータスビットである“Ｃ”ビットのデータを検出するように動作し、一通りの“Ｃ”ビットデータが検出できた後に、第２のロックステータス信号を出力し、第２のステータス信号（第２ステータスフラグＳ２）がアンロック（Ｓ２＝「Ｌ」）の時は、出力する全てのデータをミユート或いはプリセットする。つまり、第１のステータス信号のロック（Ｓ１＝「Ｈ」）時にのみ“Ｃ”ビットを検出するようにして“Ｃ”ビットが一通り検出されるまでは、第２のステータス信号もロック状態を示す最終的なロック状態（Ｓ１，Ｓ２＝「Ｈ」）と判断せずに、ＳＰＤＩＦデータをミュートする。
【００１９】
さらに別の特徴によると、レート判別手段は、伝送レートＦｓ＝３２ｋＨｚのみを検出してビット抽出パルス列（ｐａ／ｐｂ）を切り替え、伝送レートＦｓがＦｓ＝４８ｋＨｚの時とＦｓ＝４４．１ｋＨｚの時は、ビット抽出パルス列（ｐａ）を共通にする。また、他の特徴によると、送信されるＳＰＤＩＦ信号のレート情報を“Ｃ”ビットのデコードで検出し、ＳＰＤＩＦ信号のプリアンブルにおける３Ｔパターンを計数するレート判別条件によって検出されたレート結果と比較して一致していなかったらフラグを発生させる。
【００２０】
このように、この発明によるＳＰＤＩＦ受信回路においては、ＶＣＯ（Voltage Controllable Oscirator）等によるアナログＰＬＬを用いず、ＳＰＤＩＦ信号とは非同期の固定周波数のマスタークロックによってデータを正しく抽出して復調するように構成しており、より具体的にいえば、以下に述べる構成及び特徴を有している。なお、当然ではあるが、この構成はそのままとし、使用するマスタークロックのみアナログＰＬＬ等でＳＰＤＩＦ信号と同期のとれた再生クロックで実現しても何ら問題はない。
【００２１】
この発明によるＳＰＤＩＦ受信回路は、より具体的には、タイミング生成回路を備えると共に、ＳＰＤＩＦ信号のレート判別回路、ビットデータ抽出及びプリアンブル検出回路、パリティチェッカー、データ復調回路、ＰＣＭデータ弁別回路及び“Ｃ”ビットデータ検出回路を有し、さらに、これらの回路の動作状態がＳＰＤＩＦ信号の伝送データを正しく抽出できる状態であるステータスロックを判定するフラグ生成回路を備える。
【００２２】
この発明によるＳＰＤＩＦ受信回路の特徴的な動作をより詳しく説明すると、まず、タイミング生成回路において、マスタークロックでカウントアップし、ＳＰＤＩＦ信号のデータ変化が検出された時点でプリセットされるカウンタ（Ａカウンタ）のカウント出力をデコードして、ＳＰＤＩＦ信号の伝送レート（Ｆｓ）が３２ｋＨｚの時とそうでない時の２種類のビット抽出パルス列（ｐａ，ｐｂ）を生成する。ここで、レート判別回路は、ＳＰＤＩＦ信号の最長パターンをマスタークロックで計数したＡカウンタの計数出力に応じて、予め設定されている閾値でＳＰＤＩＦ信号の伝送レートを判別し、タイミング生成回路は、レート判別回路の伝送レート判別結果に応答して、伝送レート（Ｆｓ）が３２ｋＨｚの時とそうでない時とで、２種類のビット抽出パルス列を何れかに切り替える。
【００２３】
レート判別回路は、さらに、Ａカウンタ計数出力のデコード値による閾値の設定により、ＳＰＤＩＦ信号の最大パターン長〜最小パターン長の範囲以外の波長を検出することができ、この波長を検出すると、フラグ生成回路で生成されるステータス情報（Ｓ１，Ｓ２）をアンロック状態とする。
【００２４】
次に、タイミング生成回路からのビット抽出パルス列に対応するクロックパルス列（ＳＰＤＩＦ信号復調用クロックＣｄ）によってカウントアップする別のカウンタ（Ｂカウンタ）を備える。ビットデータ抽出及びプリアンブル検出回路は、ビット抽出パルス列によりＳＰＤＩＦ信号からデータを抽出し、また、抽出されたデータからプリアンブル信号を検出する。このプリアンブル検出信号（Ｄｐａ）は、Ｂカウンタに対して、カウントタイミングの補正及びカウント値をプリセットする。そして、Ｂカウンタが所定値を計数したときの発生タイミングでプリアンブルが検出された場合、これを正しいプリアンブルの検出とみなし（ｆ→「Ｈ」）、このタイミングでプリアンブルが検出できないときは、フラグ生成回路で生成されるステータス情報（Ｓ１，Ｓ２）をアンロック状態（「Ｌ」）とする。
【００２５】
さらに、正しいプリアンブルを２回連続して検出し、且つ、２回目のプリアンブル検出の際に、前（１回目の）プリアンブルによるＳＰＤＩＦ信号サブフレームのパリティチェック結果が正しいときは、フラグ生成回路で生成される第１のステータス情報（Ｓ１）をアンロック状態からロック状態に移行させる（Ｓ１→「Ｈ」）。
【００２６】
そして、“Ｃ”ビット検出回路は、フラグ生成回路で生成される第１のステータス情報がロック状態（Ｓ１＝「Ｈ」）の時のみ検出動作を実行し、所定数の“Ｃ”ビットの検出が終了した時に、フラグ生成回路で生成される第２のステータス情報（Ｓ２）をロック状態（Ｓ２→「Ｈ」）とする。第２のステータス情報がアンロック状態（Ｓ２＝「Ｌ」）の時には、検出した“Ｃ”ビット信号を固定値にプリセットすると同時に、ＰＣＭデータ弁別回路で弁別されたＰＣＭデータもミュート処理される。
【００２７】
また、レート判別回路により判別された伝送レート（Ｆｓ）を表わす伝送レート（Ｆｓ）情報は、“Ｃ”ビット検出回路で検出された“Ｃ”ビット信号をデコードして得られる伝送レート（Ｆｓ）情報と比較され、両情報が一致していないときには、フラグ生成回路は第３のステータス情報（エラーフラグＳｅ）を発生させる。
【００２８】
なお、この発明は、伝送レートを判別するために、好ましくは、ＳＰＤＩＦ信号中の特有のパターン（３Ｔ）について、そのパターン長を固定周波数のクロックで計測する第１カウンタと、計測されたパターン長を第１閾値（Ｃ１ｘ）と比較し所定パターン長を検出する第１比較回路と、所定期間中に第１比較回路で所定パターン長が検出された回数を算出する第２カウンタと、算出された回数を第２閾値と比較し判別する第２比較回路と、判別された回数に基づいて、受信されたＳＰＤＩＦ信号の伝送レート信号を出力する出力回路とを具備する伝送レート判別回路を設け、特有パターン（３Ｔ）のパターン長を固定周波数のクロックで計測し、計測されたパターン長を判別し、所定のパターン長を検出し、所定期間（Ｔｃ）における所定のパターン長の検出回数を算出し、算出された検出回数を判別し、判別された検出回数乃至検出回数に基づいて、受信ＳＰＤＩＦ信号の伝送レートを判別するように構成される。
【００２９】
このような伝送レート判別によれば、所定の第１閾値（Ｃ１ｘ）によるパターン長判別のみで伝送レートを判別するのではなく、所定パターン長の発生回数を或る決まった計測期間（Ｔｃ）で計数する処理を加えて、伝送レートを判別するようにしているので、パターン長判別のためには、より低い固定周波数を用いて伝送レート判別を実現することが可能となる。この場合、計測されたパターン長について、ＳＰＤＩＦフォーマット上発生し得ない過少又は過大なパターン長を判別した場合は、検出回数算出動作をリセットし、改めて所定期間の計時及び検出回数の算出動作を開始させることが好ましい。
【００３０】
より具体的にいうと、まず、受信されたＳＰＤＩＦ信号中の固有の任意なパターン（３Ｔ）をターゲットにしてそのパターン長を固定周波数（ｆｃ）のクロックでカウントする。ここで、計測されたパターン長を表わす第１カウント値（ｎ）に対して、各伝送レートに応じて第１閾値（Ｃ１ｘ）を定めておき、パターン長検出ステップにおいて、第１閾値（Ｃ１ｘ）に基づいて第１カウント値（ｎ）を判別し、所定のパターン長（Ｃ１２＜ｎ＜Ｃ１１）であることを検出する。
【００３１】
次に、一定の計測期間（Ｔｃ）の間に所定のパターン長を検出した回数を表わす第２カウント値（ｍ）に対し、当該複数の伝送レートに応じて第２閾値（Ｃ２）を定めておき、検出回数算出ステップにおいて、第２閾値（Ｃ２）に基づいて、第２カウント値（ｍ）が属する範囲を判別する。つまり、一定の期間（Ｔｃ）中に所定パターン長が何回発生するかを判別することにより、受信ＳＰＤＩＦ信号の伝送レートを決定する。
【００３２】
或いは、第１閾値（Ｃ１ｘ）に基づいて、パターン長を判別して伝送レートを大分けすると共に、所定のパターン長（例えば、１０≦ｎ≦１５）であると検出したものについては、複数の伝送レートに属する可能性があるとする。次に、所定パターン長のものについては、さらに、検出回数算出ステップにおいて、第２閾値（Ｃ２、例えば“９２”）に基づいて、第２カウント値（ｍ）が属する範囲を判別する。そして、第１閾値（Ｃ１ｘ）によるパターン長判別に基づく伝送レートの大分け、及び、第２閾値（Ｃ２）による検出回数判別を総合して、受信されたディジタルインターフェイス信号の伝送レートを決定する。
【００３３】
さらに、第１閾値（Ｃ１ｘ）について、当該ＳＰＤＩＦフォーマット上では本来発生しない最短パターン長（Ｃｍｉｎ）及び最長パターン長（Ｃｍａｘ）を設定しておき、第１カウント値（ｎ）が最短パターン長（Ｃｍｉｎ）よりも小さい（過少である）か、または、最長パターン長（Ｃｍａｘ）よりも大きい（過大である）場合には、即時エラーフラグを発生させるとともに、第２閾値（Ｃ２）に対して第２カウント値（ｍ）を計数する動作をリセットし、改めて所定の計測期間（Ｔｃ）だけ計数するように制御する。
【００３４】
【発明の実施の形態】
以下、図面を参照しつつ、この発明の好適な実施例について詳述する。
【００３５】
〔ＳＰＤＩＦフォーマット〕
この発明の実施態様を具体的に説明する前に、まず、既存のフォーマット及びそのレートを判別する際に必要な周波数を説明する。図１は、前述した「ＥＩＡＪ−ＣＰ１２０１  ディジタルオーディオインターフェイス」のフオーマットであるＳＰＤＩＦフォーマッ卜を示す。
【００３６】
ＳＰＤＩＦフォーマットデータにおいては、図１（１）（ａ）に示される１ビットレート当り（１タイムスロット毎）のビットデータ“０”，“１”は、図１（１）（ｂ）示されるように、１タイムスロットに相当する期間（「ビットレート対応パターン長」）２Ｔの間同じ状態を維持するか、或いは、その半分の期間（「最小パターン長」）Ｔで状態を反転するバイフェーズマーク〔以下、「Ｂｉφ」という。〕方式と呼ばれる一種のＦＭ変調をかけて伝送される。つまり、伝送される信号パターンは、ビットレート対応パターン長２Ｔ又はその半分の最小パターン長Ｔをもつ周波数パターンであり、これらのパターン２Ｔ，Ｔにより、それぞれ、１タイムスロットのデータ“０”，“１”が伝送される。
【００３７】
さらに、ステレオ２チャンネルのディジタルオーディオデータを伝送する前提で、図１（２）に示されるように、オーディオ信号のサンプリングレートＦｓに対して、各フレームには，３２ビットずつＬチャンネル（Ｌｃｈ）／Ｒチャンネル（Ｒｃｈ）がサブフレームとして割り振られている。各サブフレームのうち、純オーディオデータは各２４ビットであり、最後に、冗長データＶ／Ｕ／Ｃ／Ｐビットが割り当てられ、バリディティフラグ“Ｖ”、ユーザデータ“Ｕ”、チャンネルステータス（各種制御情報）“Ｃ”及びパリティビット“Ｐ”が１ビットずつ付加される。また、“Ｃ”ビットは１９２フレームで１ブロックを構成する。
【００３８】
また、図１（２）に示されるように、各チャンネルデータ（サブフレーム）の先頭４ビットは、再生時の同期をとるためのプリアンブル信号ＰＡが付加されている。このプリアンブルは、図１（１）で述べたＢｉφマークの変調則から外された特殊なパターンであり、図１（３）に示されるように、最小パターン長Ｔの３倍のパターン長（「最大パターン長」）３Ｔをもつ周波数パターンを組み合わせた“Ｂ”、“Ｍ”、“Ｗ”という３種類のパターンをもつ。このうち、“Ｂ”パターンのプリアンブルは、１９２フレームを単位として各種制御情報を載せている“Ｃ”ビットに対応するブロックの先頭であるサブフレームであることを示し、それ以外のＬｃｈデータ及びＲｃｈデータのサブフレームの先頭には、それぞれ、“Ｍ”及び“Ｗ”パターンのプリアンブルが配置される。
【００３９】
上述のように、サンプリングレートＦｓ内に配置される両チャンネル（Ｌｃｈ／Ｒｃｈ）分の２サブフレームを単位に１フレームが構成されている。従って、このフォーマットでは、最長パターンが最大パターン長３Ｔで制限され、最短パターンが最小パターン長Ｔで制限され、かつ、その実際の伝送レートは、ａ×Ｆｓ＝２（ｃｈ）×３２（ｂｉｔ）×２（Ｔ）×Ｆｓ＝１２８Ｆｓ〔ａ＝１２８〕であり、例えば、Ｆｓ＝４８ｋＨｚの時は６．１ＭＨｚ（最小パターン長Ｔは、Ｔ≒１６３ｎｓ）であって、伝送レートＦｓに依存する。この時に伝送に用いられている伝送レートＦｓの値がいくらであるかを判別するのに、できるだけ低い周波数で識別するためには、最長パターンであるプリアンブルＰＡ中の最大パターン長３Ｔを計測することが最も有利である。
【００４０】
しかしながら、伝送レートＦｓが４８ｋＨｚ、４４．１ｋＨｚ及び３２ｋＨｚの３通りある場合は、非同期誤差を考慮すると、常識的には、最低でも４６ＭＨｚの計測周波数でカウントしなければならない。何故なら、Ｆｓ＝４８ｋＨｚ時の３Ｔパターンは、４８８ｎｓであって４６ＭＨｚでカウントしたときカウント数“２２”又は“２３”が計数され、Ｆｓ＝４４．１ｋＨｚ時の３Ｔパターンは、５３１ｎｓであって同じ４６ＭＨｚでカウントしたときカウント数“２４”又は“２５”が計数されてはじめて、周波数差の少ない４８ｋＨｚと４４．１ｋＨｚとがそのカウント値により分離可能となるからである。
【００４１】
〔レート判別アルゴリズム〕
この発明の一実施例によれば、ディジタルインターフェイスにおいて受信された信号の固有パターン（例えば、ＳＰＤＩＦフォーマット信号におけるプリアンブルの最長パターン３Ｔ）に対して、単に、これを固定周波数のクロックでカウントするだけでなく、所定期間内の固有パターン発生回数を考慮して受信信号の伝送レートを判別することにより、計測クロックの固定周波数を低くすることができる。図２は、この発明の一実施例によるレート判別アルゴリズムを表わすフローチャートである。
【００４２】
まず、ステップＳ１において、入力された信号からそれぞれ発生する波長（パターン長）を、固定された所定のクロック周波数ｆｃにて第１カウント値としてカウントする。ステップＳ１でカウントされる第１カウント値ｎは、計測される各波長（パターン長）毎に決定されるが、続くステップＳ２〜Ｓ４において、順次、所定の第１閾値Ｃ１ｘ＝Ｃ１０〜Ｃ１２と比較判定される。
【００４３】
ステップＳ２における第１閾値Ｃ１ｘ＝Ｃ１０は、所定の最小波長（パターン長）を固定クロック周波数ｆｃでカウントした場合のカウント値Ｃｍｉｎよりも小さい値が設定される（Ｃ１０＜Ｃｍｉｎ）。従って、本来のフォーマットデータであるときは、ステップＳ２でｎ＞Ｃ１０と判定されステップＳ３に進むが、そうでないときはエラーであり、ステップＳ５に進む。ステップＳ３での第１閾値Ｃ１ｘ＝Ｃ１１は、所定の最大波長（パターン長）を固定クロック周波数ｆｃでカウントした場合のカウント値Ｃｍａｘよりも大きい値が設定される（Ｃ１１＞Ｃｍａｘ）。従って、本来のフォーマットデータであるときは、ステップＳ３でｎ＜Ｃ１１と判定されステップＳ４に進むが、そうでないときはエラーでありステップＳ５に進む。また、ステップＳ５では、エラーフラグを立てると共に、第２カウント値ｍをリセットする。
【００４４】
ステップＳ４での第１閾値Ｃ１ｘ＝Ｃ１２は、フォーマット中の最長パターンの次に長い波長（パターン長）を固定クロック周波数ｆｃでカウントした場合のカウント値Ｃｍａｘ２よりも大きい値が設定され（Ｃｍａｘ２＜Ｃ１２＜Ｃｍａｘ）、ステップＳ４でｎ＞Ｃ１２と判定されるとステップＳ６に進み、そうでないときはステップＳ１に戻る。ステップＳ６に進む場合はＣ１２＜ｎ＜Ｃ１１であり最長パターンの検出を意味するので、ステップＳ６においては、別のカウンタを用いて最大パターン長の検出回数を第２カウント値ｍとしてカウントアップ（“＋１”カウント）する。
【００４５】
次のステップＳ７で、予め定められた或る一定の十分に長い計測期間Ｔｃが経過していないと判定されると、ステップＳ１に戻り、計測期間Ｔｃが経過するまで、このようなステップＳ１→Ｓ２→Ｓ３→Ｓ４→Ｓ６の第２カウント値ｍの計数動作が繰り返され、また、この計測時間Ｔｃが経過した後は、ステップＳ７からステップＳ８に進む。
【００４６】
ステップＳ８においては、第２カウント値ｍを第２閾値Ｃ２と比較判定し、ｍ＞Ｃ２ならば、ステップＳ９に進んで伝送レートＦｓはレートＡであると決定し、そうでないときは、テップＳ１０に進んで伝送レートＦｓは別のレートＢであると決定し、１回分のレート判別アルゴリズムを終了する。
【００４７】
もちろん、上述の計測期間Ｔｃ及び第２閾値Ｃ２は、伝送レートＦｓを識別することができるように設定されることはいうまでもない。例えば、１フレームに１回しか発生しないような所定パターンをもつフォーマットで、その伝送レートがＦｓ＝４８ｋＨｚ及び４４．１ｋＨｚの場合は、計測期間Ｔｃを１ｋＨｚ（１ｍｓ）にすれば、この所定パターンについては、Ｆｓ＝４８ｋＨｚ信号ならば回数ｍ＝“４８”がカウントされ、Ｆｓ＝４４．１ｋＨｚであれば回数ｍ＝“４４”がカウントされるはずである。従って、非同期誤差を含めて確実な第２閾値Ｃ２としては、Ｃ２＝“４６”程度に設定することによって、Ｆｓ＝４８ｋＨｚ／４４．１ｋＨｚを確実に識別することができる。さらに、識別すべきレートが２通り以上あるときには、第２閾値Ｃ２をＣ２＝Ｃ２１，Ｃ２２，…と複数用意することもできる。
【００４８】
このように、この発明の一実施例によれば、第１閾値Ｃ１ｘのみを用いるだけでなく、第１閾値Ｃ１ｘを満足する発生回数を、或る決まった計測期間Ｔｃで計数した結果ｍに基づいて、伝送レートを判別するようにしているので、第１閾値Ｃ１ｘを設定する際には、常識的に考えられる計測周波数より低い固定した計測クロック周波数ｆｃを用いて、伝送レートの判別を実現することができる。さらに、この固定周波数ｆｃによって各ビットデータを抽出するクロックをディジタル的に生成することが可能になるので、アナログＰＬＬを用いることなくデータ抽出回路を実現することができる。これにより、実際の回路においては、消費電力を押さえ、且つ、低い計測周波数による動作マージン及びディジタル回路構成による安定性を確保することができる。
【００４９】
〔第１閾値の設定手法〕
この発明の一実施例によるレート判別アルゴリズムを、図１で説明したＳＰＤＩＦフォーマット信号を受信する場合に、適用する際の数値設定手法について説明する。図３は、この発明によるレート判別における第１閾値の設定手法を説明するための波形図及びテーブル（１）を示す。図３ａ）及びｂ）には、伝送レートＦｓの候補（例えば、４８ｋＨｚ、４４．１ｋＨｚ、３２ｋＨｚ）の内の最大レート（例えば、４８ｋＨｚ）をＦｓｍａｘとし、この最大レートＦｓｍａｘにおける３通りのパターン３Ｔ〜Ｔ（３Ｔ＝３Ｔｍｉｎ、２Ｔ＝２Ｔｍｉｎ、Ｔ＝Ｔｍｉｎ）が示されている。また、レート判別（第１カウント値ｎの計測）に用いる固定クロック周波数ｆｃは、図３ｄ）に示されるように、ｆｃ＝ｂ・Ｆｓｍａｘ〔例えば、ｂ＝５１２、ｆｃ＝２４．５７６ＭＨｚ＝５１２×４８ｋＨｚ〕に固定されており、図では明らかでないが、判別すべきＳＰＤＩＦ信号とは完全非同期のクロックである。
【００５０】
まず、入力信号は、図３のａ）及びｂ）に示されるようなパターン３Ｔ〜Ｔの３通りの信号があるが、極性には依存せず、波長（パターン長）３Ｔ〜Ｔに意味がある。それぞれの波長がビットストローブされるための信号は、前述したように、最小パターン長Ｔつまり伝送レートＦｓのａ倍の周波数ａ・Ｆｓであり、少なくとも、図３ｃ）に示されるように、最大レートＦｓｍａｘについてもａ・Ｆｓｍａｘが成立しなければならず、しかも、図３ｄ）に示される固定したクロック周波数ｆｃから作られなければならない。
【００５１】
したがって、例えば、最大レートＦｓｍａｘについて、ａ＝１２８、ｂ＝５１２とすることができ、この場合、最大レートＦｓｍａｘでの最小パターン長Ｔ＝Ｔｍｉｎに対するクロック周波数ｆｃの倍率ｃ＝ｂ／ａは、ｃ＝４となり、図３ｄ）のように固定周波数ｆｃの計測クロックの周期ｔは、ｔ＝Ｔｍｉｎ／ｃ＝Ｔｍｉｎ／４となる。
【００５２】
各閾値を設定する際の過程として、説明を簡単にするために、まず、計測クロック周波数ｆｃが伝送レートＦｓに同期した系とした場合、上述の数値例（ａ＝１２８、ｂ＝５１２、ｃ＝４）においては、各伝送レートＦｓ＝４８ｋＨｚ，４４．１ｋＨｚ，３２ｋＨｚでのパターン３Ｔ，２Ｔ，Ｔの計数値は、それぞれ、図３のテーブル（１）のイ、ロ、ハ欄に示されるとおりである。ここで、ＳＰＤＩＦ信号の伝送レートＦｓと固定周波数ｆｃとが非同期である場合には、それぞれの個所で非同期誤差が発生することには注意が必要である。例えば、周波数ｆｃ＝５１２Ｆｓｍａｘの計測クロックが、ＳＰＤＩＦ信号パターンの周波数ａ・Ｆｓ＝１２８Ｆｓに対して、水晶精度で微妙に早いか遅いかで、非同期誤差が±１クロック（Ｃｋ）程度の幅で発生する。
【００５３】
したがって、この場合、テーブル（１）より、レート判別のために最長パターン３Ｔを対象として検出することにすれば、各伝送レートＦｓに対して固定クロック周波数ｆｃで計数され得る第１カウント値ｍは、イ欄のＦｓ＝４８ｋＨｚの場合はｍ＝“１２±１”（“１１”〜“１３”の意味）となり、ロ欄のＦｓ＝４４．１ｋＨｚの場合はｍ＝“１３＋１”（“１３”又は“１４”）となり、ハ欄のＦｓ＝３２ｋＨｚの場合はｍ＝“１８±１”（“１７”〜“１９”）となる。従って、伝送レートＦｓの４８ｋＨｚと４４．１ｋＨｚとは、計測され得る第１カウント値ｍに重複があり、完全には識別できない。
【００５４】
〔第２閾値の設定手法〕
そこで、この発明では、計測期間Ｔｃを設けて最長パターン３Ｔの検出回数を第２閾値Ｃ２で判別する手法を用いる。図４は、この発明によるレート判別における第２閾値の設定手法を説明するためのテーブル（２）を示す。このテーブル（２）は、計測期間Ｔｃを、伝送レートＦｓのうちの最大レートＦｓｍａｘ＝４８ｋＨｚの１周期に対してｋ倍とし、ｋ＝８，１６，２４，３２（Ｔｃ＝１６６．７μｓ，３３３．３μｓ，５００μｓ，６６６．７μｓ）に設定した各ケース（ａ）〜（ｄ）について、各伝送レートＦｓ＝４８ｋＨｚ（イ），４４．１ｋＨｚ（ロ），３２ｋＨｚ（ハ）におけるサブフレーム数（Ｐ）、最長パターン３Ｔの検出回数（Ｑ）及び第２閾値Ｃ２が示されている。結果的に、計測期間倍率ｋ＝３２つまり計測期間Ｔｃ＝６６６．７μｓ（周波数でいえば、４８ｋＨｚ／３２＝１．５ｋＨｚ）まで期間を延ばすことで、第２閾値Ｃ２により、伝送レートＦｓの４８ｋＨｚと４４．１ｋＨｚとが識別可能であることが分かる。
【００５５】
なお、最長パターン３Ｔの検出回数で第２閾値Ｃ２を設定する手法のほかに、検出したプリアンブルの回数を第２カウント値とすることも可能であり、この場合は、先にも述べたように、サブフレームで１回ずつ検出できるので、Ｔｃ＝１ｍｓ（１ｋＨｚ周波数）として第２閾値Ｃ２＝“４６”とすればよい。
【００５６】
〔レート判別アルゴリズムの具体例〕
図５は、この発明の一実施例によるレート判別アルゴリズムのより詳細な例を示す。ステップＲ１において、第１閾値Ｃｌｘに対して、各パターン長に対応する第１カウント値ｎが求められると、続くステップＲ２〜Ｒ４で、順次、比較される。ステップＲ２では、２＜ｎ＜１９であるか否か判定され、２＜ｎ＜１９のときはステップＲ３に進むが、ｎ≦２又はｎ≧１９のときは、最大３Ｔ・最小Ｔの範囲を超えたパターン長が入力されたケースであり、この場合はステップＲ５に進んでエラーとして扱う。例えば、信号が入力していない状態の判定を可能とするものである。従って、ステップＲ５に進んだ場合はエラーフラグｆ０を立ててステップＲ６に進み、後述する第２カウント値ｍの算出動作（ステップＲ８の機能）をリセットする。
【００５７】
一方、ステップＲ３では、さらに、ｎ＜１６であるか否かが判定され、ｎ＜１６のときはステップＲ４に進み、そうでないとき即ちｎ≧１６（１６≦ｎ≦１８）のときは、ステップＲ７に進み、これだけでＦｓ＝３２ｋＨｚと判定され、Ｆｓ＝３２ｋＨｚのステートを表わす第１ステートフラグｆ１を立て、その後ステップＲ６に進む。この場合、ＳＰＤＩＦ受信信号のデータビットを復調するための処理として、ステップＲ３，Ｒ７間に、破線で示すようにステップＲ７’を挿入し、データビット復調用ストローブクロックの切替え（後述するビット抽出パルス列ｐ１，ｐ２を参照）を行うようにしてもよい。ｎ＜１６でステップＲ４に進んだ場合は、このステップＲ４で１０≦ｎ≦１５であるか否か判定され、１０≦ｎ≦１５のときはステップＲ８に進み、そうでないときは、ステップＲ１に戻る。
【００５８】
ここで、１０≦ｎ≦１５のときは、Ｆｓ＝４８ｋＨｚ又は４４．１ｋＨｚ時の最長パターン３Ｔを検出したケースであり、これについては、ステップＲ８において、第２閾値Ｃ２に対応する第２カウント値ｍを求める。この時、第２カウント値ｍは、ｍカウンタによって計測期間Ｔｃ＝６６６．７μｓ（１．５ｋＨｚ）で計数され、さらに、ステップＲ９に進む。ステップＲ９では、第２カウント値ｍを第２閾値Ｃ２で判定し、具体的には、ｍ＜９２であるか否かを判定する。ここで、ｍ＜９２のときは、ステップＲ１０に進んでＦｓ＝４４．１ｋＨｚとし、Ｆｓ＝４４．１ｋＨｚのステートを表わす第２ステートフラグｆ２を立てた上、ステップＲ６に進む。また、そうでないときはステップＲ１１に進んでＦｓ＝４８ｋＨｚとし、Ｆｓ＝４８ｋＨｚのステートを表わす第３ステートフラグｆ３を立てた上、ステップＲ６に進む。すなわち、第２カウント値ｍが第２閾値Ｃ２＝９２よりも大であるか小であるかによって、Ｆｓが４８ｋＨｚ或いは４４．１ｋＨｚであることを判別する。
【００５９】
ステップＲ６においては、ステップＲ７，Ｒ１０，Ｒ１１で得られた結果を、計測期間Ｔｃを単位としてラッチし出力すると共に、第２カウント値ｍを計数するｍカウンタをリセットしてその内容をクリアする。これと同時に、次のステップＲ１２において、先に述べたエラーで無いケース、即ち、第１〜第３ステートフラグｆ１，ｆ２，ｆ３のどれかのステートが検出されているときには、エラーフラグｆ０を解除する。
【００６０】
〔伝送レート判別及びデータ抽出回路例〕
図６は、この発明の一実施例による伝送レート判別及びデータ抽出回路を示す。図６に示される伝送レート判別及びデータ抽出回路ＲＳは、前述した伝送レート判別アルゴリズムを実現する一回路例であり、入力信号Ｓｉの変化点（エッジ）を検出する変化点検出回路１、波長計測用の第１カウンタ２、第１閾値Ｃ１ｘに対する第１比較回路３、デコーダ４、切替回路５、復調回路６、計測期間Ｔｃを決定するための計測タイミング信号を生成するタイミング回路７、最大波長を検出した回数ｍを計数する所定パターン検出回数計数用の第２カウンタ８、第２閾値Ｃ２に対する第２比較回路９、両比較回路３，９からの各出力ステートを計測期間Ｔｃでラッチする出力回路１０を備えており、主として、回路１〜３，７〜１０によりレート判別ブロックＲＤが構成され、回路４〜６によりデータ抽出ブロックＤＳが構成される。
【００６１】
入力信号ＳｉはＳＰＤＩＦフォーマットの変調信号であり、クロックＣｋは、例えば、前述例と同様に、２４．５７６ＭＨｚの固定周波数ｆｃをもつ。変化点検出回路１は、このクロックＣｋを用いてＳＰＤＩＦ入力信号Ｓｉのパターンの変化点（エッジ）を検出し、波長計測カウンタ２は、検出された信号Ｓｉのパターンの変化点から変化点までをクロックＣｋでカウントする。
【００６２】
第１カウンタ２から出力される第１カウント値ｎは、入力信号Ｓｉの所定パターンの波長を表わし、第１比較回路３にて所定の第１閾値Ｃ１ｘ＝Ｃ１０〜Ｃｌ２と比較されると同時に、デコーダ４に入力され、入力信号Ｓｉについて想定している伝送レートＦｓに対して、プリアンブル及びデータビットを抽出するための周波数ａ・Ｆｓ（＝１２８Ｆｓ）のタイミングパルス列ｐ１，ｐ２をデコーダ４で生成させる。
【００６３】
より詳しくいえば、デコーダ４は、（ａ）Ｆｓ＝３２ｋＨｚ及び（ｂ）それ以外（Ｆｓ＝４８ｋＨｚとＦｓ＝４４．１ｋＨｚ）を想定した２通りのビット抽出パルス列ｐ１，ｐ２を出力することができ、これらのパルス列ｐ１，ｐ２は、切替回路５により何れかに切り替えられて復調回路６に出力され、入力信号Ｓｉを復調するのに利用される。切替回路５によるビット抽出パルス列ｐ１，ｐ２の出力切替えは、第１比較回路３において、第１カウント値ｎを判別した結果、伝送レートＦｓ＝３２ｋＨｚを検出したかどうかで決定され、（ａ）Ｆｓ＝３２ｋＨｚの検出時には、これに対応するパルス列ｐ１が出力され、（ｂ）そうでない時にはパルス列ｐ２が出力される。そして、復調回路６では、切替回路５からのビット抽出パルス列ｐ１又はｐ２を用いて、ＳＰＤＩＦ入力信号ＳｉのＢｉφ変調が復調されると同時に、各データはワード単位でシリアル−パラレル変換されてデータ抽出が行われ、抽出データＳＤが出力される。
【００６４】
第１比較回路３は、第１カウント値ｎが、例えば、第１閾値Ｃ１ｘの最小値“３”、最大値“１８”及び中間値“１０”，“１６”に対して、ｎ＜３又はｎ＞１８のときはエラー信号Ｓｆ０をタイミング回路７及びラッチ回路１０に出力し、１６≦ｎｓ≦１８のときは、伝送レートＦｓ＝３２ｋＨｚを表わす第１判別信号Ｓｆ１を切替回路５及びラッチ回路１０に出力する。また、１０≦ｎ＜１６のときには、それ以外（Ｆｓ＝４８ｋＨｚとＦｓ＝４４．１ｋＨｚ）を表わす第２判別信号Ｓｆａが比較回路３から出力され、この信号Ｓｆａが発生される回数を第２カウント値ｍとして第２カウンタ８で計数する。
【００６５】
回数ｍを計数する計測期間Ｔｃは、タイミング回路７でクロックＣｋを分周するタイミング回路７で生成される計測タイミング信号により決定される。この例では、１．５ｋＨｚの計測タイミング信号Ｓｔｃがタイミング回路から第２カウンタ８に出力され、第２カウンタ８における回数ｍの計測期間Ｔｃを規定する。この計測タイミング信号Ｓｔｃの期間中に計数される第２カウント値ｍは、第２カウンタ８から第２比較回路９に与えられ、ここで、第２閾値Ｃ２＝“９２”と比較される。この比較の結果、Ｆｓ＝４８ｋＨｚか４４．１ｋＨｚかが判別され、この判別内容を表わす第３判別信号Ｓｆｂがラッチ回路１０に出力される。
【００６６】
ラッチ回路１０では、各信号Ｓｆ０，Ｓｆ１，Ｓｆｂが、タイミング回路７からのタイミング信号Ｓｔｃにより所定の計測期間Ｔｃ単位でラッチされ、対応する内容を表わすステートデータｆ０〜ｆ３が、タイミングを合わせて出力される。例えば、第１比較回路３からのエラー信号Ｓｆ０及び第１判別信号Ｓｆ１に応じて、それぞれ、エラーフラグｆ０及び第１ステートフラグｆ１を出力する。また、第２比較回路９から入力される第３判別信号Ｓｆｂが表わす内容（Ｆｓ＝４８ｋＨｚ又はＦｓ＝４４．１ｋＨｚ）に応じて、第２又は第３ステートフラグｆ２，ｆ３を出力する。
【００６７】
図７は、この発明の一実施例によるレート判別回路の他の構成を示すブロック図である。図７において、伝送レート判別及びデータ抽出回路ＲＳは、図６で説明したように、主として、レート判別ブロックＲＤ及びデータ抽出ブロックＤＳから成る。つまり、レート判別ブロックＲＤは、変化点検出回路１、第１カウンタ２（波長計測用）、第１比較回路３（第１閾値Ｃ１ｘ）、タイミング回路７（計測期間Ｔｃ決定用）、第２カウンタ８（所定パターン検出回数計数用）、第２比較回路９（第２閾値Ｃ２）、出力回路１０（出力ステートラッチ用）等を備え、判別結果としてエラー及びステートフラグｆ０〜ｆ３を出力する。また、データ抽出ブロックＤＳは、デコーダ４、切替回路５、復調回路６等を備え、ＳＰＤＩＦ信号のＢｉφ変調を復調して抽出データＳＤを出力する。
【００６８】
伝送レート判別及びデータ抽出回路ＲＳからの抽出データＳＤは、データ弁別回路１１により、ＰＣＭ主データと“Ｃ”ビットデータとに弁別され、ここで検出された“Ｃ”ビットデータは一致検出回路１２に与えられる。一致検出回路１２においては、“Ｃ”ビットをデコードしてその中に付加されている伝送レート（Ｆｓ）情報〔ビット２４〜２７（第２４〜２７フレーム）〕を抽出し、レート判別ブロックＲＤによるレート判別結果として回路ＲＳから出力されるステート情報（ステートフラグｆ１〜ｆ３の何れか）と比較して、両情報が一致しているかどうかをステート確認結果ｆ４としてフラグ出力する。従って、ステート確認結果フラグｆ４により両情報の一致〔Ｆ４＝“１”（「Ｈ」：ハイ）〕が認められたときは、システムの正常さを確認することができる。
【００６９】
当然、両情報の比較結果は一致していなければならないが、例えば、ＳＰＤＩＦフォームにおいては、バリアブルピッチモードと称して本来のレートに対して±１２．５％の周波数偏移を持って伝送されることがあり、これが、伝送レートの判別結果（ｆ１〜ｆ３）に不確定さをもたらす。固定周波数ｆｃのクロックによりＳＰＤＩＦ信号の最長パターン３Ｔを計数するに際して、このような周波数偏移まで対応した各閾値とクロック周波数ｆｃの設定がなされていれば問題ないはずであるが、そうでない場合には両情報が不一致となる結果もあり得る。その場合は、ステート確認結果フラグｆ４の出力によって、両情報の一致を検出できなかったことを明確に示すことで、システムとして誤作動状態に対応することが可能となる。
【００７０】
また、レート判別のための回路は、ＳＰＤＩＦ信号の伝送レート（Ｆｓ）をそれぞれ単独に全て判別しない構成も可能である。すなわち、伝送レートＦｓが３２ｋＨｚであるか或いはそれ以外のレートであるかどうかだけを判別し、それ以外の伝送レートＦｓについて４８ｋＨｚと４４．１ｋＨｚとを明確に識別しなくても、最終的に“Ｃ”ビットが正しく検出できてそこからＦｓ情報が抽出できれば良いことになる。
【００７１】
〔ビット抽出パルス列の構成〕
この発明の一実施例においては、任意伝送レートのＳＰＤＩＦフォーマット信号を受信するために、データビット抽出のためのパルス列が切り替えられる。図８は、この発明の一実施例によるＳＰＤＩＦ受信におけるビット抽出パルス列の構成を説明するための図である。図８においては、マスタークロックはＳＰＤＩＦ信号とは非同期であり、その周波数ｆｃを、（ａ）に示すように、２４．５７６ＭＨｚとしたときのビット抽出パルス列ｐ１，ｐ２をデコードした例を示している。図８（ｂ）〜（ｄ）は、それぞれ、伝送レートＦｓが４８ｋＨｚ，４４．１ｋＨｚ，３２ｋＨｚであるＳＰＤＩＦ信号の最長パターン３Ｔまでの波長（パターン長）を示す。
【００７２】
図８（ａ）のマスタークロックと（ｂ）〜（ｄ）のＳＰＤＩＦ信号は非同期であり、しかも、ＳＰＤＩＦ信号パターンは、伝送レートＦｓの逓倍（ａ倍＝１２８倍）からなるが、クロック周波数ｆｃ＝２４．５７６ＭＨｚは、可能な伝送レート（Ｆｓ）中の最大レートＦｓｍａｘ＝４８ｋＨｚのｂ倍（＝５１２倍）のレートであるため、周波数ｆｃ（＝５１２Ｆｓｍａｘ）のマスタークロックが、ＳＰＤＩＦ信号パターンの１２８Ｆｓと水晶精度で微妙に早いか遅いかで、非同期誤差が±１Ｃｋ程度の幅で発生することは、前述したとおりである〔図３のテーブル（１）〕。
【００７３】
従って、各パターンＴ，２Ｔ，３Ｔそれぞれの波長が発生したときに非同期誤差による波長判定の不確定領域は、実際の伝送レートＦｓがＦｓ＝４８ｋＨｚ，４４．１ｋＨｚの時には、それぞれ、図８（ｅ），（ｆ）のＡ〜Ｃで示した領域であり、各波長（パターン長）を確実に計測するためには、その間隙を検出するようになっていればよい。図８（ｇ）は、このようにしてビット抽出パルス列ｐａを構成した場合の例を示す。これは、Ｆｓ＝４８ｋＨｚと４４．１ｋＨｚを明確にレート判別しなくてもビット抽出および復調が可能であり、これにより“Ｃ”ビットの検出が可能となることを示している。つまり、図８の矢印付き破線からも分かるように、伝送レートＦｓ＝４８ｋＨｚ，４４．１ｋＨｚのパターンでは、図８（ｇ）のビット抽出パルス列ｐａにより、各ビット（波長）を抽出できることが分かる。
【００７４】
これに対して、伝送レートＦｓ＝３２ｋＨｚの時は、図８（ｈ）に示すように、別のビット抽出パルス列ｐｂで抽出しなければならない。これは、実際の伝送レートＦｓがＦｓ＝３２ｋＨｚの時の不確定領域は、例えば、図８（ｉ）に示すＡ〜Ｃで示した領域となり、図８（ｅ），（ｆ）の場合とは大きくシフトするからである。
【００７５】
計算によれば、図８で例示した設定手法による（ｇ）の抽出パルス列ｐａについては、マスタークロックの周波数ｆｃがおよそ２０ＭＨｚから２７．６ＭＨｚ程度の間で実現可能である。また、図８（ｇ），（ｈ）の２種類のビット抽出パルス列ｐａ，ｐｂは、ＳＰＤＩＦ受信信号パターンのマスタークロックによる計数値を各エッジ毎にリセットし、これらパターンに対応するマスタークロックの位置をデコードすることにより得られる。なお、この数値より低い周波数のマスタークロックでシステムを実現する場合には、もはや、前述した伝送レート判別手法を用いて伝送レートＦｓを個々に区別して判別し、判別した各伝送レートＦｓに最適なビット抽出パルス列を構成することになる。
【００７６】
〔ＳＰＤＩＦ受信回路〕
この発明の一実施例によれば、以上の考察に基づいたレート判別及びビット抽出の手法を用いて高性能のＳＰＤＩＦ受信回路を実現することができる。図９は、この発明の一実施例によるＳＰＤＩＦ受信回路を示すブロック図である。このＳＰＤＩＦ受信回路は、エッジ検出回路２１、Ａカウンタ２２、タイミング生成回路２３、レート判別回路２４、ビット抽出及びプリアンブル検出回路２５、復調回路２６、Ｂカウンタ２７、デコーダ２８、パリティチエック回路（パリティチェッカー）２９、フラグ生成回路３０、ＰＣＭ主データ抽出回路３１、“Ｃ”ビット検出回路３２等を備える。なお、タイミング生成回路２３は、図６の回路におけるデコーダ４及び切替回路５に対応し、これらによる機能をさらに増強させたものである。また、レート判別回路２４は、図６の回路における第１比較器３、タイミング回路７、第２カウンタ８、第２比較器９及び出力回路１０からなるレート判別機能（ブロックＲＤの主要部）に対応する。
【００７７】
エッジ検出回路２１は、２４．５７６ＭＨｚの固定周波数ｆｃをもつクロックＣｋを用いてＳＰＤＩＦ入力信号Ｓｉのパターンのエッジ（変化点）を検出し、エッジ検出信号をＡカウンタ２２に与える。Ａカウンタ２２は、図６の第１カウンタ２と同様に、エッジ検出信号からＳＰＤＩＦ信号パターンの波長をクロックＣｋを用いて計数する。Ａカウンタ２２の計数出力（ｎ）はタイミング生成回路２３でデコードされ、ＳＰＤＩＦ信号Ｓｉの伝送レートＦｓが３２ｋＨｚの時とそうでない時の２種類のビット抽出パルス列ｐａ，ｐｂを、図８で説明した構成となるように生成する。
【００７８】
つまり、タイミング生成回路２３は、ＳＰＤＩＦ入力信号Ｓｉの各エッジを検出する毎に、前述したビット抽出パルス列ｐａ，ｐｂを生成し、ＳＰＤＩＦ入力信号Ｓｉのビットレートに追従させる。従って、このビット抽出パルス列ｐａ，ｐｂは、不規則（等間隔ではない）ではあるが、ＳＰＤＩＦ入力信号Ｓｉに追従している場合は、平均１２８Ｆｓのレートになり、ビット抽出及びプリアンブル検出回路２５に出力される。タイミング生成回路２３は、さらに、このパルス列を２分周し、６４ＦｓのＳＰＤＩＦ信号復調用クロックＣｄを生成し、復調回路２６に与える。
【００７９】
レート判別回路２４は、図６等で説明したもの（レート判別ブロックＲＤ）と同様の構成を採ることができ、その動作も同様であるので、詳しい説明を省略するが、このレート判別回路２４のレート判別及び上述したビット抽出パルス列ｐａ，ｐｂの生成は、Ａカウンタ２３のカウント値（ｎ）をデコードするタイミング生成回路２３の機能を兼用して実現することができる。
【００８０】
ビット抽出及びプリアンブル検出回路２５は、タイミング生成回路２３で生成された１２８Ｆｓのビット抽出パルス列ｐａ，ｐｂにより、ＳＰＤＩＦ入力信号Ｓｉを確実にビット抽出すると共に、抽出したデータからプリアンブルパターン“Ｂ”，“Ｍ”，“Ｗ”をデコードする回路である。これらのプリアンブルパターンがデコードされた場合には、プリアンブル検出信号Ｄｐａをタイミング生成回路２３にフィードバックし、信号Ｄｐａが表わすデコード内容に応じて、復調用クロックＣｄ（６４Ｆｓ）のタイミングを補正し、また、Ｂカウンタ２７も所定値にプリセットする。
【００８１】
ビット抽出及びプリアンブル検出回路２５でビット抽出されたＳＰＤＩＦデータＤｂは、復調回路２６においてＢｉφマークの復調がなされる。主データ抽出回路３１及び“Ｃ”ビット抽出回路３２は、復調回路２６で復調されたデータＤｄから、それぞれ、ＰＣＭ形式のＬｃｈ／Ｒｃｈの主データＤｍ及び“Ｃ”ビットデータを弁別する。さらに、パリティチェック回路２９は、復調データＤｄ（パリティビットＰ）からＳＰＤＩＦフォーマットに従うパリティコードを演算してその結果をフラグ生成回路３０に与え、フラグ生成回路３０におけるフラグ生成の条件とする。
【００８２】
これらの動作タイミングは、Ｂカウンタ２７及びデコーダ２８によって得られる。つまり、Ｂカウンタ２７は、プリアンブル検出毎にセットされてＳＰＤＩＦ入力信号Ｓｉに追従した復調用クロックＣｋ（Ｆｓ６４）でＳＰＤＩＦサブフレームを内挿するカウント値信号ＣＮＴを出力し、これをデコーダ２８でデコードして各回路２９〜３１に与えることで、所望の動作タイミングに制御することができる。
【００８３】
ここで、この実施例によるＳＰＤＩＦ受信回路の特徴はフラグ生成回路３０にある。フラグ生成回路３０は、上述した一連の回路動作が、入力されたＳＰＤＩＦ信号Ｓｉに追従して正しくデータ処理できているかどうかを判別し、その判別結果を第１及び第２ステータス信号Ｓ１，Ｓ２としてフラグ出力すると同時に、主データＤｍおよび“Ｃ”ビットデータ出力を制御するように働く。
【００８４】
第１ステータスフラグＳ１は、レート判別回路２４における伝送レートの判別、ビット抽出及びプリアンブル検出回路２５におけるビット抽出及びプリアンブル検出、復調回路２６における復調動作（入力されたＳＰＤＩＦ信号Ｓｉに追従し且つ位相がロックしている安定動作モードにあるかどうか）までを判定した結果を表わす。これらの判定結果が全て正常であり第１ステータスフラグＳ１がロック状態になると、主データ抽出回路３１及び“Ｃ”ビット検出回路３２が動作を開始する。
【００８５】
第２ステータスフラグＳ２は、検出回路３２の“Ｃ”ビット抽出動作が終了して始めて、ステータスロックとなるように設定されている。第２ステータスフラグＳ２がアンロック状態のとき、つまり、“Ｃ”ビットが正しく検出されるまでは、主データ抽出回路３１からのＰＣＭ主データＤｍはミュート回路３３でミュートされ、また、「“Ｃ”ビット」としては、プリセット回路３４により固定値がプリセットされることにより、「出力される“Ｃ”ビット」そのものも、正しくないデータとして処理されることを間違いないものにしておく。そして、“Ｃ”ビットが正しく検出され第２ステータス信号Ｓ２がロック状態になると、プリセット回路３４による所定“Ｃ”ビットの強制プリセットを解除して“Ｃ”ビット検出回路１２からの“Ｃ”ビットが出力され、また、同時に、ミュート回路３３によるＰＣＭ主データＤｍのミュートが解かれてデータ出力がなされる。
【００８６】
なお、フラグ生成回路３０は、レート判別回路２４で判別された伝送レート（Ｆｓ）の情報と、“Ｃ”ビット検出回路３２で検出された“Ｃ”ビット信号をデコードして得た伝送レート情報とを比較し、両情報が一致していないときには、第３のステータスフラグとしてエラーフラグＳｅを発生する。
【００８７】
〔フラグ生成処理〕
図１０及び図１１は、この発明の一実施例によるＳＰＤＩＦ受信回路におけるフラグ生成処理フローを示す。このフラグ生成処理フローは、図９のＳＰＤＩＦ受信回路のフラグ生成回路３０におけるステータス判定の条件及びこれに関連する動作の一例を表わすフローチャートであり、記号“ｆ”は、プリアンブル信号を正しく検出できたことを示すプリアンブル検出フラグである。ステップＱ１での処理は、レート判別回路２４で行われる伝送レートの判別動作に対応し、図６等のレート判別ブロックの動作や図２及び図５のレート判別アルゴリズムと同様の内容である。また、この処理フロー例では、レート判別回路２４は、既述のように、伝送レートＦｓをＦｓ＝３２ｋＨｚであるどうかのみを判定すればよいケースで表わしている。
【００８８】
次のステップＱ２では、このようなレート判別においてエラーかどうかを判定し、最小波長〜最大波長の範囲外の波長（パターン長）がＡカウンタ２２で計数された場合には、エラーと判定されステップＱ３に進み、この時、フラグ生成回路３０の各フラグｆ，Ｓ１，Ｓ２は、全て、「Ｌ」（＝Low ：ロウ）にセットされ、アンロック状態とする。
【００８９】
ステップＱ２でレート判別にエラーがなかったときは、ステップＱ４に進み、判別された伝送レートＦｓが３２ｋＨｚであるか否かが判定され、Ｆｓ＝３２ｋＨｚのときにのみ、ステップＱ５にてビット抽出パルス列を切り替えた上、ステップＱ６に進む。また、Ｆｓ＝３２ｋＨｚでないときは、直ちに、ステップＱ６に進む。
【００９０】
ステップＱ６の処理は、ビット抽出及びプリアンブル検出回路２５におけるビット抽出及びプリアンブル検出に対応し、１２８Ｆｓのビット変調で生成されたＳＰＤＩＦ信号から、再び、１２８Ｆｓのビット抽出パルス列ｐａ／ｐｂでビットデータを抽出し、プリアンブルパターン“Ｂ”，“Ｍ”，“Ｗ”をデコード検出する処理である。ここで、ステップＱ６で検出されたプリアンブルパターンがビット抽出パルス列ｐａ／ｐｂで検出されても、それは、ＳＰＤＩＦ信号に位相まで合っている状態で検出されたものであるかどうか分からず、正しくプリアンブルを検出できた条件として、位相が合っているかどうかの条件を加味する必要がある。
【００９１】
このため、次のステップＱ７では、Ｂカウンタ２７のカウント値ＣＮＴが所定の閾値、例えば、“３１”である否か判別される。つまり、Ｂカウンタ２７が所定のカウント値（ここでは、カウンタが“０”から回ってＳＰＤＩＦサブフレームの３２ビットを正しくカウントした場合に合致する“３１”に設定）であるときに、プリアンブルがデコードできたかどうかを判別する。カウント値ＣＮＴが所定値“３１”でないときにプリアンブル検出されたときは、ステップＱ３に進み、各フラグｆ，Ｓｌ，Ｓ２とも「Ｌ」にセットされる。これに対して、上述したとおり正しい値とタイミングでプリアンブルが検出できたとき（ＣＮＴ＝“３１”）は、ステップＱ８に進む。
【００９２】
ステップＱ８では、さらに、プリアンブル検出フラグｆが「Ｈ」（＝High：ハイ）にセットされているか否かを判定し、フラグｆが「Ｈ」であればステップＱ９に進み、そうでなければ、ステップＱ１０でフラグｆを「Ｈ」にセットした上ステップＱ１に戻る。プリアンブルが検出されたときのカウンタの値とタイミングがあっていれば、ステップＱ８でプリアンブル検出フラグｆが「Ｈ」と判定され、これは、２回連続で正しいプリアンブルが検出されたことを意味する。
【００９３】
ステップＱ９では、この時のパリティチェックの結果、すなわち、２回目のプリアンブルのサブフレームの復調及びそれによるパリティ結果が、ＯＫ（良好）であれば、ステップＱ１１（図１１）に進んで、第１ステータスフラグＳ１を「Ｈ」にしてロック状態とする。一方、このパリティがＮＧ（不良）ならば、ステップＱ１２（図１０）に進み、両ステータスフラグＳ１，Ｓ２は、何れも「Ｌ」とされ、この段階までは、ロック状態であったとしても、アンロック状態にされ、その後、ステップＱ１に戻る。
【００９４】
第１ステータスフラグＳ１がロック状態を表わしているときは、ステップＱ１１（図１１）からステップＱ１３に進み、１９２フレームからなるブロックの先頭を示すプリアンブルパターン“Ｂ”を抽出したかどうかが判定され、パターン“Ｂ”を抽出したときは、さらに、ステップＱ１４に進んでこれ以降“Ｃ”ビットの検出モードに入り、そうでないときはステップＱ１（図１０）に戻る。逆にいえば、第１ステータスフラグＳ１＝「Ｌ」のときは“Ｃ”ビット検出をしない。また、“Ｃ”ビットの検出は、ブロック（１９２フレーム）の先頭であるプリアンブルパターン“Ｂ”を抽出するところから始まり、基本的な情報は、主に先頭３２フレーム程度に付加されているので必要な所定のビット数だけ検出したところで終了してよい。
【００９５】
ステップＱ１４において、このような設定で、“Ｃ”ビット検出が終了したときには、第１の具体例では、シーケンス（Ａ）で示すように、ステップＱ１５に進む構成として、第２ステータスフラグＳ２を「Ｈ」としてロック状態にした上、ステップＱ１に戻る。
【００９６】
また、第２の具体例では、シーケンス（Ｂ）及び破線の矢印で示すように、ステップＱ１４からステップＱ１６に進む構成とすることができる。つまり、図７で説明した構成をとるのであれば、まず、ステップＱ１６において、“Ｃ”ビット抽出回路３２で抽出された“Ｃ”ビットからデコードした伝送レート（Ｆｓ）情報と、レート判別回路２４で得られる個々の伝送レートの判別結果とを比較する。そして、両者が一致していれば、ステップＱ１５で第２ステータスフラグＳ２を「Ｈ」にし、一致していないときは、ステップＱ１７でエラーフラグＳｅを生成した上、ステップＱ１に戻る。
【００９７】
但し、後者の場合、両者の伝送レート情報が一致しないときの処理は微妙である。なぜなら、レート判別に誤りがあったか、“Ｃ”ビット検出動作に誤りがあったか、或いは、入力されているＳＰＤＩＦ信号の“Ｃ”ビット自体に誤ったＦｓコードを付加していたかの何れかである。しかしながら、これらの原因は、実現する具体的システムの状況で、適応した処理が考慮されるべきであり、第２ステータスフラグＳ２のロック条件にまでせずに、単に、不一致結果のみをエラーフラグＳｅとして出力することの方が無難である。
【００９８】
【発明の効果】
この発明によれば、ＳＰＤＩＦ信号プリアンブルの最長パターン３Ｔを計数してＳＰＤＩＦ信号の伝送レートを判別し、フォーマット外信号をも判別する機能を兼備するレート判別手段や、プリアンブルの２回連続検出や復調後のパリティ演算結果等を条件としてロック・アンロックを判別する手段を備え、第１ステータスフラグがロックしている時にのみ“Ｃ”ビットを検出するようにし、“Ｃ”ビットが一通り検出されるまでは、第２ステータスフラグもロック状態となる最終的なロック状態と判断せずに、データをミュートするようにしている。
【００９９】
従って、ＳＰＤＩＦ信号の伝送レートを判別し、データビットを正しく抽出できるロック状態と、そうでないアンロック状態とを判別する機能を有することができる。また、伝送レート（最長パターン長）判別に用いられる低い固定周波数によって、各ビットデータを抽出するクロックをディジタル的に生成することが可能になるので、アナログＰＬＬを用いることなく、周波数の低い固定クロックでデータ抽出パルス列を生成して正しくデータビットを検出するデータ抽出回路が実現できる。これにより、実際の回路においては消費電力を押さえ、かつ、低い周波数による動作マージンとディジタル回路構成による安定性を確保することができる。
【図面の簡単な説明】
【図１】図１は、この発明が適用可能な伝送フォーマット（「ＳＰＤＩＦフォーマッ卜」）を説明するための図である。
【図２】図２は、この発明の一実施例による伝送レート判別アルゴリズムを表わすフローチャートである。
【図３】図３は、この発明の一実施例による伝送レート判別アルゴリズムにおける第１閾値設定手法を説明するための波形図及びテーブル（１）である。
【図４】図４は、この発明の一実施例による伝送レート判別アルゴリズムにおける第２閾値設定手法を説明するための別のテーブル（２）である。
【図５】図５は、この発明の一実施例による伝送レート判別アルゴリズムのより詳細な一例を示すフローチャートである。
【図６】図６は、この発明の一実施例による伝送レート判別及びデータ抽出回路を示す図である。
【図７】図７は、この発明の一実施例による別の伝送レート判別及びデータ抽出回路を示す図である。
【図８】図８は、この発明の一実施例によるＳＰＤＩＦ受信における抽出パルス列の構成を説明するための図である。
【図９】図９は、この発明の一実施例によるＳＰＤＩＦ受信回路を示す図である。
【図１０】図１０は、この発明の一実施例によるＳＰＤＩＦ受信回路におけるフラグ生成処理フローの一部を示す図である。
【図１１】図１１は、この発明の一実施例によるＳＰＤＩＦ受信回路におけるフラグ生成処理フローの他部を示す図である。
【符号の説明】
Ｆｓ  伝送レート（サンプリング周波数）、
Ｔ  最小パターン長又は最短パターン、
２Ｔ  ビットレート対応パターン長（１タイムスロットに対応）、
３Ｔ  最大パターン長又は最長パターン、
ＰＡ  プリアンブルパターン、
ｎ  第１カウント値（パターン長計数値）、
ｍ  第２カウント値（特定パターン検出回数）、
Ｆｓｍａｘ  最大レート（伝送レートＦｓの候補のうち最大の伝送レート）、
Ｔｍｉｎ  最大レートＦｓｍａｘでの最小パターン長、
２Ｔｍｉｎ  最大レートＦｓｍａｘでのビットレート対応パターン長、
３Ｔｍｉｎ  最大レートＦｓｍａｘでの最大パターン長、
ｆｃ  周期ｔを有する計測クロック周波数、
ａ  最小パターン長対応周波数の伝送レートＦｓに対する倍率、
ｂ  計測クロック周波数ｆｃの最大レートＦｓｍａｘに対する倍率、
ｃ  最小パターン長Ｔｍｉｎに対する計測クロック周波数の倍率、
ＲＳ  伝送レート判別及びデータ抽出回路、
ｐ１，ｐｂ  伝送レートＦｓ＝３２ｋＨｚに対応するビット抽出パルス列、
ｐ２，ｐａ  伝送レートＦｓ＝４４．１ｋＨｚ／４８ｋＨｚに対応するビット抽出パルス列、
ｆ０  エラー信号Ｓｆｏに基づいて得られるエラーフラグ、
ｆ１  第１判別信号Ｓｆ１に基づいて得られる第１ステートフラグ、
Ｓｆａ  第２判別信号、
ｆ２，ｆ３  第３判別信号Ｓｆｂの内容に基づいて得られる第２及び第３ステートフラグ、
Ｄｐａ  プリアンブル検出信号、
Ｃｄ  復調用クロック、
Ｓ１，Ｓ２  第１及び第２ステータスフラグ、
Ｓｅ  エラーフラグ（第３のステータスフラグ）、
ｆ  プリアンブルの正常検出を表わすためのプリアンブル検出フラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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