(57)【特許請求の範囲】
【請求項１】
半導体基板と強誘電体薄膜を有する強誘電体記憶素子であって、水素を吸蔵するＴｉ膜を第１の酸化膜と第２の酸化膜で挟んだ積層構造で前記強誘電体薄膜の少なくとも側部を直接覆うことを特徴とする強誘電体記憶素子。
【請求項２】
ゲート電極を有し、このゲート電極が前記強誘電体薄膜上に積層された強誘電体ゲート構成を有する前記強誘電体記憶素子であって、前記第１の酸化膜と前記Ｔｉ膜と前記第２の酸化膜とからなる積層構造で前記強誘電体薄膜の側部を直接覆うことを特徴とする請求項１記載の強誘電体記憶素子。
【請求項３】
上部電極と下部電極とを有し、前記強誘電体薄膜を前記上部電極と前記下部電極で挟んだ強誘電体キャパシタを有する前記強誘電体記憶素子であって、前記第１の酸化膜と前記Ｔｉ膜と前記第２の酸化膜からなる積層構造で前記強誘電体薄膜の側部を直接覆うことを特徴とする請求項１記載の強誘電体記憶素子。
【請求項４】
ＢＰＳＧの層間絶縁膜を有することを特徴とする請求項１ないし３項記載の強誘電体記憶素子。
【請求項５】
半導体基板上に強誘電体薄膜を形成する工程と、
前記強誘電体薄膜上に上部電極となる導電体層を形成する工程と、
前記強誘電体薄膜及び前記導電体層を所定の電極パターンにパターニングする工程と、
前記電極パターンを直接覆う第１の酸化膜、Ｔｉ膜および第２の酸化膜をこの順序で積層形成する工程と、
前記第１および第２の酸化膜及びＴｉ膜の形成の後、シラン系ガスを用いた成膜を行う行程、または水素を用いたシンタリングの還元雰囲気を用いた熱処理を行う工程と
を備えることを特徴とする強誘電体記憶素子の製造方法。
【請求項６】
前記半導体基板上にＢＰＳＧ膜を形成する工程を備えることを特徴とする請求項５記載の強誘電体記憶素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体不揮発性記憶素子およびその製造方法に関し、特に製造プロセス中における強誘電体薄膜の劣化を抑える技術に関する。
【０００２】
【従来の技術】
強誘電体不揮発性記憶素子としては、少なくとも一つのトランジスタと一つの強誘電体キャパシタを接続したタイプと、電界効果型トランジスタのゲートに強誘電体を用いてソース〜ドレイン間の電流を制御するタイプとがある。前者のタイプは、例えば特開平２−１１３４９６号公報に記載されている。後者のタイプは、例えば特開平９−６４２０６号公報に記載されている。
前者のタイプは、従来のＤＲＡＭのキャパシタを強誘電体に置き換えた構造で、ＦＲＡＭ（Ferroelectric Random Access Memory）とも呼ばれる。ＦＲＡＭは低電圧動作であり、かつ、書き換え回数が従来のＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）、Ｆｌａｓｈ  Ｍｅｍｏｒｙなどの不揮発性メモリより優れており、次世代の不揮発性メモリとして期待されている。後者のタイプは、電界効果型トランジスタのゲート絶縁膜部分に強誘電体を用いた構造で、そのゲート部分の積層構造から、ＭＦ（Ｉ）Ｓ−ＦＥＴ（金属−強誘電体−（絶縁体−）半導体−電界効果型トランジスタ）またはＭＦＭＩＳ−ＦＥＴ（金属−強誘電体−金属−絶縁体−半導体−電界効果型トランジスタ）とも呼ばれる。このタイプは、前者のＦＲＡＭより高速かつ面積縮小化に有利な強誘電体メモリとして提案されている。上記のＦＲＡＭやＭＦ（Ｉ）Ｓ−ＦＥＴ構造やＭＦＭＩＳ−ＦＥＴ構造は、強誘電体薄膜の分極を用いた記憶素子である。
【０００３】
【発明が解決しようとする課題】
しかし、強誘電体として、ＡＢＯ3型構造を持つ強誘電体（但し、Ａ、Ｂは金属元素、以下同じ）、Ａ2Ｂ2Ｏ7型構造を持つ強誘電体、あるいは層状ペロブスカイト構造を持つ強誘電体で、例えば、ＰｂＴｉＯ3、またはＰｂＺｒＴｉＯ3、またはＰｂＬａＺｒＴｉＯ3、またはＢｉ4Ｔｉ3Ｏ12、またはＳｒ2Ｎｂ2Ｏ7、またはＳｒ2（ＴａＮｂ）2Ｏ7、あるいはＳｒＢｉ2Ｔａ2Ｏ9などの酸化化合物であり、通常、半導体製造装置でよく使用されるシラン系ガスを用いた成膜プロセスや水素を用いたシンタリング工程での還元雰囲気中の熱処理により、この強誘電体薄膜の酸化物が金属に還元されてしまい、このため強誘電体薄膜が劣化するという問題点がある。本発明は、上記従来の未解決の問題に着目してなされたものであり、半導体装置製造プロセスの際の還元雰囲気中においても、強誘電体薄膜を劣化させない構造を持った強誘電体記憶素子を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記目的を達成するために、本発明は強誘電体薄膜を有する強誘電体記憶素子において、水素を吸蔵するＴｉ（チタン）と酸化膜の積層で強誘電体薄膜の少なくとも一部を覆う構造を有する強誘電体記憶素子を提供する。
【０００５】
さらに、本発明では、強誘電体薄膜を有する強誘電体記憶素子において、水素を吸蔵するＴｉ（チタン）と酸化膜の積層で強誘電体薄膜の少なくとも一部を覆い、これら強誘電体薄膜とＴｉ（チタン）と酸化膜の積層を、水素の拡散係数が小さいＢＰＳＧ（boron phosphorus silicate glass）の覆層間絶縁膜でさらに覆う構造を有する強誘電体記憶素子を提供する。以下、本発明の実施の形態について図面を参照して説明する。
【０００６】
【発明の実施の形態】
図１ａから図１ｈは、本発明の一実施の形態によるＭＦＩＳ−ＦＥＴの製造工程を示す図である。図１ａにおいて、Ｐ型半導体基板１の素子間分離用の酸化領域２が形成された主面上に、ＣｅＯ2の相互拡散防止絶縁膜３が電子線ビーム蒸着により形成される。その上に、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）の強誘電体薄膜４がスピンコート法により形成された。さらに、ゲート電極としてのＰｔ（白金）電極５がＰｔスパッター装置により積層された。
【０００７】
図１ｂにおいて、ゲート構造部分だけを残すようにマスクして、Ｐｔ（白金）電極層５、ＳＢＴ強誘電体層４、ＣｅＯ2相互拡散防止絶縁膜３がＲＩＥ（リアクティブ・イオン・エッチング）で除去された。図１ｃにおいて、低濃度ソース領域６および低濃度ドレイン領域７の形成のためのＮ-イオン・インプランテーションがゲート構造体をマスクとして行なわれた。そして、活性化および回復のアニール処理が７００℃の酸素雰囲気中で６０分間なされた。
【０００８】
図１ｄにおいて、２００Åないし４００Å厚の薄い二酸化シリコンの第１の酸化膜８の堆積がゲート構造の上に、ＴＥＯＳ（tetraethylorthosilicate）装置で行なわれる。その上に、スパッター装置で２００Åないし４００Å厚のＴｉ（チタン）薄膜９が堆積される。さらに、３０００Å厚の二酸化シリコンの第２の酸化膜８’の堆積が、ＴＥＯＳ（tetraethylorthosilicate）装置で行なわれる。次に図１ｅにおいて、上の厚い第２の酸化膜８’およびＴｉ薄膜９および下の薄い第１の酸化膜８がエッチバックされて、ゲート構造体の両側部分のみにサイドスペースとして残された。
【０００９】
次に、図１ｆにおいて、上の第２の酸化膜８’、Ｔｉ薄膜９および薄い第１の酸化膜８からなるサイドスペースを有するゲート構造体をマスクとして、高濃度ソース領域１０および高濃度ドレイン領域１１を形成するために、Ｎ+のイオン・インプランテーションが行なわれ、活性化および回復のための９００℃のアニール処理が行なわれた。図１ｇに示すように、ＴＥＯＳ（tetraethylorthosilicate）装置により、ＢＰＳＧ（boron phosphorus silicate glass）の層間絶縁膜１２が堆積される。そしてコンタクトホールがＲＩＥ（リアクテイブ・イオン・エッチング）装置でＢＰＳＧ層間絶縁膜１２に形成される。そしてコンタクトホールにアルミニウム電極１３が形成される。そして、図１ｈに示されように、最終保護ＳｉＮ膜１４の堆積がプラズマＣＶＤにより行なわれる。そして、界面準位を下げるためのシンターリングか行なわれる。
【００１０】
図１ａから図１ｈの工程で製作された強誘電体ゲート構造は、ゲートの強誘電体薄膜４の側部を、水素を吸蔵するＴｉ膜９と酸化膜８および８’で覆って保護し、さらに層間絶縁膜として水素の拡散係数が小さいＢＰＳＧ膜１２を設けていることによって、シラン系ガスを用いた最終保護膜の成膜や水素を用いたシンタリングなどの還元雰囲気での熱処理を施しても、強誘電体薄膜４が還元されず、強誘電体薄膜４の劣化を抑えた強誘電体記憶素子ができる。
【００１１】
図２ａから図２ｆは、本発明の第２実施の形態によるＦＲＡＭ用の強誘電体キャパシタを形成する工程を示す図である。図２ａにおいて、ＢＰＳＧ膜１２上に、白金のＰｔ下部電極１５がスパッターにより付着される。そして、３０００Å厚のＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）強誘電体薄膜４がスピンコート法により付着される。そして、白金のＰｔ上部電極１６がスパッターにより付着される。図２ｂにおいて、上部電極１６にマスクが付けられて、ＲＩＥ装置によりエッチングが行なわれる。次に、強誘電体薄膜４にマスクが付けられて、ＲＩＥ装置によりエッチングが行なわれる。そして、下部電極１５にマスクが付けられて、ＲＩＥ装置によりエッチングが行なわれる。
【００１２】
図２ｃにおいて、２００Åないし４００Å厚の薄い二酸化シリコンの第１の酸化膜８の堆積がキャパシタ構造の上にＴＥＯＳ（tetraethylorthosilicate）装置で行なわれる。その上に、スパッター装置で２００Åないし４００Å厚のＴｉ（チタン）薄膜９が堆積される。さらに、２００Åないし４００Å厚の二酸化シリコンの第２の酸化膜８’の堆積がＴＥＯＳ（tetraethylorthosilicate）装置で行なわれる。次に、図２ｄにおいて、上の第２の酸化膜８’のエッチングのためのレジストが付着されて、上の第２の酸化膜８’のウエットまたはドライ・エッチングが行なわれる。そして、レジストが剥離除去される。次に、Ｔｉ層９のエッチングが、硫酸と過酸化水素水の混合液またはアンモニア溶液と過酸化水素水の混合液を用いて行なわれる。
【００１３】
図２ｅにおいて、ＴＥＯＳ（tetraethylorthosilicate）装置により、ＢＰＳＧ（boron phosphorus silicate glass）の層間絶縁膜１２が堆積される。そしてコンタクトホールがＲＩＥ（リアクテイブ・イオン・エッチング）装置で、ＢＰＳＧの層間絶縁膜１２に形成される。そしてコンタクトホールにアルミニウム電極１３が形成される。そして、図２ｆに示されように、最終保護ＳｉＮ膜１４の堆積がプラズマＣＶＤにより行なわれる。そして、界面準位を下げるためのシンターリングか行なわれる。
【００１４】
図２ａから図２ｆの工程で製作された強誘電体キャパシタ構造は、強誘電体キャパシタの強誘電体薄膜４の少なくとも一部を、水素を吸蔵するＴｉ膜９と酸化膜８および８’で覆って保護し、さらに層間絶縁膜として水素の拡散係数が小さいＢＰＳＧ膜１２を設けることによって、シラン系ガスを用いた成膜や水素を用いたシンタリングなどの還元雰囲気中で熱処理を施しても、強誘電体薄膜が還元されず、強誘電体薄膜の劣化を抑えた強誘電体記憶素子ができる。
【００１５】
【発明の効果】
本発明による強誘電体記憶素子およびその製造方法では、強誘電体薄膜の少なくとも一部を、水素を吸蔵するＴｉ膜と酸化膜で覆って保護することにより、シラン系ガスを用いた成膜や水素を用いたシンタリングなどの還元雰囲気中で熱処理を施しても、強誘電体薄膜が還元されず、強誘電体薄膜の劣化を抑えた強誘電体記憶素子ができる。さらに層間絶縁膜として水素の拡散係数が小さいＢＰＳＧ膜を設ければ、その効果は、一層高まる。
【図面の簡単な説明】
【図１ａ】  本発明の一実施の形態による強誘電体不揮発性記憶素子の製造工程の一部を示す工程図である。
【図１ｂ】  本発明の一実施の形態による強誘電体不揮発性記憶素子の製造工程の一部を示す工程図である。
【図１ｃ】  本発明の一実施の形態による強誘電体不揮発性記憶素子の製造工程の一部を示す工程図である。
【図１ｄ】  本発明の一実施の形態による強誘電体不揮発性記憶素子の製造工程の一部を示す工程図である。
【図１ｅ】  本発明の一実施の形態による強誘電体不揮発性記憶素子の製造工程の一部を示す工程図である。
【図１ｆ】  本発明の一実施の形態による強誘電体不揮発性記憶素子の製造工程の一部を示す工程図である。
【図１ｇ】  本発明の一実施の形態による強誘電体不揮発性記憶素子の製造工程の一部を示す工程図である。
【図１ｈ】  本発明の一実施の形態による強誘電体不揮発性記憶素子の製造工程の一部を示す工程図である。
【図２ａ】  本発明の他の実施の形態による強誘電体不揮発性記憶素子の製造工程の一部を示す工程図である。
【図２ｂ】  本発明の他の実施の形態による強誘電体不揮発性記憶素子の製造工程の一部を示す工程図である。
【図２ｃ】  本発明の他の実施の形態による強誘電体不揮発性記憶素子の製造工程の一部を示す工程図である。
【図２ｄ】  本発明の他の実施の形態による強誘電体不揮発性記憶素子の製造工程の一部を示す工程図である。
【図２ｅ】  本発明の他の実施の形態による強誘電体不揮発性記憶素子の製造工程の一部を示す工程図である。
【図２ｆ】  本発明の他の実施の形態による強誘電体不揮発性記憶素子の製造工程の一部を示す工程図である。
【符号の説明】
１    シリコン半導体基板
２    素子間分離酸化領域
３    相互拡散防止絶縁膜
４    強誘電体薄膜
５    Ｐｔ電極
６    Ｎ-ソース領域
７    Ｎ-ドレイン領域
８、８’    酸化膜
９    Ｔｉ膜
１０  Ｎ+ソース領域
１１  Ｎ+ドレイン領域
１２  ＢＰＳＧ膜
１３  Ａｌ配線
１４  最終保護膜
１５  Ｐｔ下部電極
１６  Ｐｔ上部電極
【図１ａ】
0004497493.tif 000002
【図１ｂ】
0004497493.tif 000003
【図１ｃ】
0004497493.tif 000004
【図１ｄ】
0004497493.tif 000005
【図１ｅ】
0004497493.tif 000006
【図１ｆ】
0004497493.tif 000007
【図１ｇ】
0004497493.tif 000008
【図１ｈ】
0004497493.tif 000009
【図２ａ】
0004497493.tif 000010
【図２ｂ】
0004497493.tif 000011
【図２ｃ】
0004497493.tif 000012
【図２ｄ】
0004497493.tif 000013
【図２ｅ】
0004497493.tif 000014
【図２ｆ】
0004497493.tif 000015