(57)【特許請求の範囲】
【請求項１】
半導体基板（１００）上に金属からなるゲートを備えたＭＩＳトランジスタを少なくとも１つ形成する方法であって、
ａ）前記半導体基板（１００）上に、台座層と呼ばれる酸化層（１０２）と多結晶あるいはアモルファスシリコン層（１０４）と窒化シリコン層（１０６）とをこの順に含むスタックを形成する工程と、
ｂ）前記スタックをエッチングすることにより、側面を有するダミーゲート（１１２）を形成する工程と、
ｃ）前記多結晶あるいはアモルファスシリコン層（１０４）の側面を熱酸化させて酸化膜層（１１４）を形成する工程と、
ｄ）前記ダミーゲート（１１２）を注入用マスクとして使用して低ドーズ量のドーピング不純物の第一の注入を行う工程と、
ｅ）前記ダミーゲート（１１２）を被覆するためにリンをドープした酸化シリコン層をほぼ充填するように蒸着する工程と、
ｆ）前記ダミーゲート（１１２）の側面上の前記リンをドープした酸化シリコン層の一部を保護しながら、前記ダミーゲート（１１２）上の層を除去するために前記リンをドープした酸化シリコン層を異方的にエッチングし、前記ダミーゲート（１１２）の側面にスペーサー（１１６）を形成する工程と、
ｇ）前記スペーサー（１１６）を備えた前記ダミーゲート（１１２）を注入用マスクとして使用して、前記第一の注入よりも多い量のドーズ量のドーピング不純物の第二の注入を行い、前記第一及び第二の注入により前記ダミーゲート（１１２）に自己整列された低ドープドレイン（ＬＤＤ）型のソース／ドレイン領域（１１８，１２０）を形成する工程と、
ｈ）リンをドープした酸化シリコンの第１の層（１２４）と次いでドーピング処理をしていない酸化シリコンあるいはボロホストシリケートガラスの第２の層（１２６）とを蒸着し、前記ダミーゲート（１１２）を前記第１及び第２の層（１２４，１２６）で被覆し、前記第１及び第２の層（１２４，１２６）を研磨して前記窒化シリコン層（１０６）上で停止する工程と、
ｉ）前記窒化シリコン層（１０６）及び多結晶あるいはアモルファスシリコン層（１０４）とをエッチングにより除去して開口（１３０）を形成する工程と、
ｊ）前記開口（１３０）を広げＴ字型のプロファイルとするために、フッ化水素酸を使用して、前記酸化膜層（１１４）、前記スペーサー（１１６）、前記第１及び第２の層（１２４，１２６）をエッチングし、且つ、該エッチングを、前記酸化膜層（１１４）及び第２の層（１２６）よりも前記スペーサー（１１６）及び第１の層（１２４）のエッチング率が大きい条件でエッチングして、前記Ｔ字型のプロファイルを有する開口（１３０）を形成する工程と、
ｋ）前記Ｔ字型のプロファイルを有する開口（１３０）内に前記金属からなるゲートを形成するための金属層を充填蒸着し、前記金属層を前記第２の層（１２６）の上面で停止するように平坦化する工程により、前記半導体基板（１００）からゲート絶縁層により離間している前記金属からなるゲートを形成する工程と、
を前記ａ）からｋ）の記載順の工程順で含む方法。
【請求項２】
請求項１に記載の方法において、前記ソース／ドレイン領域（１１８，１２０）上にシリサイド化により自己整列されたシリサイド層（１１９，１２１）を形成する工程を含む方法。
【請求項３】
請求項２に記載の方法において、前記シリサイド化の後に前記ソース／ドレイン領域（１１８，１２０）上に窒化シリコン層（１２３）が蒸着される工程を含む方法。
【請求項４】
請求項１に記載の方法において、前記工程ｉ）が、前記窒化シリコン層（１０６）および多結晶あるいはアモルファスシリコン層（１０４）のエッチング中に前記酸化層（１０２）をエッチング停止層として利用する工程を含む方法。
【請求項５】
請求項１に記載の方法において、前記工程ｊ）が、さらにエッチングによって前記酸化層（１０２）の除去を含む方法。
【請求項６】
請求項１に記載の方法において、前記工程ｊ）が、前記ダミーゲート（１１２）のスペーサー（１１６）の部分的な除去を含む方法。
【請求項７】
請求項１に記載の方法において、前記工程ｋ）が、窒化チタン（ＴｉＮ）層（１３４）およびタングステン（Ｗ）層（１３６）の連続的な充填蒸着する工程により前記金属層を充填蒸着することを特徴とする方法。
【請求項８】
請求項７に記載の方法において、前記窒化チタン（ＴｉＮ）層（１３４）と前記タングステン（Ｗ）層（１３６）とが低圧化学気相蒸着（ＬＰＣＶＤ）によって形成されることを特徴とする方法。
【請求項９】
請求項７に記載の方法において、前記工程ｋ）における平坦化する工程を、機械的／化学的研磨処理あるいは異方性エッチングにより平坦化を行うことを特徴とする方法。
【請求項１０】
請求項１に記載の方法において、前記工程ｋ）における金属層を充填蒸着する工程の前に、前記半導体基板（１００）から前記金属からなるゲートを電気的に絶縁するために前記ゲート絶縁層の形成が行われることを特徴とする方法。
【請求項１１】
請求項１に記載の方法において、前記工程ａ）の前にドーピングにより前記半導体基板（１００）内にチャネル領域を形成する工程を含むことを特徴とする方法。
【請求項１２】
請求項１に記載の方法は、更に、シリコンゲートを有するトランジスタを少なくとも一つ形成する工程を含む方法。
【請求項１３】
半導体基板（１００）上に金属からなるゲートを備えたＭＩＳトランジスタを少なくとも１つ及びシリコンゲートを有するトランジスタを有するトランジスタを少なくとも１つ形成する方法であって、
ａ）前記半導体基板（１００）上に、台座層と呼ばれる酸化層（１０２）と多結晶あるいはアモルファスシリコン層（１０４）と窒化シリコン層（１０６）とをこの順に含むスタックを第１の領域（２００）に形成し、前記台座層と呼ばれる酸化層（１０２）と前記多結晶あるいはアモルファスシリコン層（１０４）と中間層と呼ばれる酸化シリコン層（１０５）と前記窒化シリコン層（１０６）とをこの順に含むスタックを第２の領域（２００ａ）に形成する工程と、
ｂ）前記第１領域（２００）のスタックをエッチングすることにより、側面を有するダミーゲート（１１２）を形成し、前記第２領域（２００ａ）のスタックをエッチングすることにより、側面を有するシリコンゲート（１１２ａ）を形成する工程と、
ｃ）前記多結晶あるいはアモルファスシリコン層（１０４）の側面を熱酸化させて酸化膜層（１１４）を形成する工程と、
ｄ）前記ダミーゲート（１１２）及び前記シリコンゲート（１１２ａ）を注入用マスクとして使用して低ドーズ量のドーピング不純物の第一の注入を行う工程と、
ｅ）前記ダミーゲート（１１２）及び前記シリコンゲート（１１２ａ）を被覆するためにリンをドープした酸化シリコン層をほぼ充填するように蒸着する工程と、
ｆ）前記ダミーゲート（１１２）及び前記シリコンゲート（１１２ａ）の側面上の前記リンをドープした酸化シリコン層の一部を保護しながら、前記ダミーゲート（１１２）及び前記シリコンゲート（１１２ａ）上の層を除去するために前記リンをドープした酸化シリコン層を異方的にエッチングし、前記ダミーゲート（１１２）及び前記シリコンゲート（１１２ａ）の側面にスペーサー（１１６）を形成する工程と、
ｇ）前記スペーサー（１１６）を備えた前記ダミーゲート（１１２）及び前記シリコンゲート（１１２ａ）を注入用マスクとして使用して、前記第一の注入よりも多い量のドーズ量のドーピング不純物の第二の注入を行い、前記第一及び第二の注入により前記ダミーゲート（１１２）及び前記シリコンゲート（１１２ａ）に自己整列された低ドープドレイン（ＬＤＤ）型のソース／ドレイン領域（１１８，１２０，１１８ａ，１２０ａ）を形成する工程と、
ｈ）前記シリコンゲート（１１２ａ）の前記窒化シリコン層（１０６）及び前記酸化シリコン層（１０５）をエッチングにより除去し、前記シリコンゲート（１１２ａ）の前記多結晶あるいはアモルファスシリコン層（１０４）上にシリサイド層（１０７）を形成する段階と、
ｉ）リンをドープした酸化シリコンの第１の層（１２４）と次いでドーピング処理をしていない酸化シリコンあるいはボロホストシリケートガラスの第２の層（１２６）とを蒸着し、前記ダミーゲート（１１２）及び前記シリコンゲート（１１２ａ）を前記第１及び第２の層（１２４，１２６）で被覆し、前記第１及び第２の層（１２４，１２６）を研磨して前記ダミーゲート（１１２）の前記窒化シリコン（１０６）上で停止する工程と、
ｊ）前記ダミーゲート（１１２）の前記窒化シリコン層（１０６）及び多結晶あるいはアモルファスシリコン層（１０４）をエッチングにより除去して開口（１３０）を形成する工程と、
ｋ）前記開口（１３０）を広げＴ字型のプロファイルとするために、フッ化水素酸を使用して、前記酸化膜層（１１４）、前記スペーサー（１１６）、前記第１及び第２の層（１２４，１２６）をエッチングし、且つ、該エッチングを、前記酸化膜層（１１４）及び第２の層（１２６）よりも前記スペーサー（１１６）及び第１の層（１２４）のエッチング率が大きい条件でエッチングして、前記Ｔ字型のプロファイルを有する開口（１３０）を形成する工程と、
ｌ）前記Ｔ字型のプロファイルを有する開口（１３０）内に前記金属からなるゲートを形成するための金属層を充填蒸着し、前記金属層を前記第２の層（１２６）の上面で停止するように平坦化する工程により、前記半導体基板（１００）からゲート絶縁層により離間している前記金属からなるゲートを形成する工程と、
を前記ａ）からｌ）の記載順の工程順で含む方法。
【請求項１４】
請求項１３に記載の方法において、前記ソース／ドレイン領域（１１８，１２０，１１８ａ，１２０ａ）上にシリサイド化により自己整列されたシリサイド層（１１９，１２１，１１９ａ，１２１ａ）を形成する工程を含む方法。
【請求項１５】
請求項１３に記載の方法において、前記シリコンゲート（１１２ａ）の前記窒化シリコン層（１０６）をエッチングにより除去した後に、前記シリコンゲート（１１２ａ）の前記多結晶あるいはアモルファスシリコン層（１０４）にドーピング不純物を注入する工程を含む方法。
【請求項１６】
請求項１４に記載の方法において、前記シリサイド化の後に前記ソース／ドレイン領域（１１８，１２０，１１８ａ，１２０ａ）及び前記シリコンゲート（１１２ａ）の前記シリサイド層（１０７）上に窒化シリコン層（１２３）が蒸着される工程を含む方法。
【発明の詳細な説明】
技術分野
本発明は、自己整列金属ゲートを備えたＭＩＳトランジスタとその製造工程に関するものである。ＭＩＳトランジスタは、金属−絶縁体−半導体型構造を備えたトランジスタ、例えば、ＭＯＳ（金属−酸化物−半導体）トランジスタである。
本発明は、特に超高周波数領域で作動可能であるこのようなトランジスタをシリコン基板上に製造することに応用される。
本発明は、超高周波数および／またはパワー回路の製造用、例えば電気通信の分野で使用される回路の製造用として、マイクロエレクトロニクスへの応用に使用される。
先行技術の状況
周知の技術によると、超高周波数型のコンポーネントおよび回路がガリウムヒ素（ＧａＡｓ）基板あるいはシリコン（Ｓｉ）基板上に形成される。コストの関係で、ガリウムヒ素基板上に形成された回路は通常あまり複雑でなく、また高い集積密度を有していない。
例えば、この明細書の最後に参考文献として掲載した文献（１）には、ＧａＡｓ基板上に超高周波数コンポーネントを形成することについての情報が含まれている。
さらに、添付された図１には、超高周波数コンポーネントの例としてシリコン基板上に形成されたＭＯＳ（金属−絶縁体−半導体）トランジスタも含まれている。
図１のトランジスタは、シリコン基板１６上に形成されたソース領域１０、チャネル領域１２、およびドレイン領域１４を備えている。例えば、ソース及びドレインはｎ型あるいはｐ型ドーピング不純物を注入することによって形成されており、周囲より低抵抗の領域が形成されている。
絶縁性のシリコン酸化層１８が基板１６の表面に形成され、ソース領域、チャネル領域およびドレイン領域を被覆する。
非貫通の開口２０が、酸化膜１８上にエッチングによってチャネル領域１２に沿った線に対して垂直に形成される。開口２０の底の薄い酸化層２２はゲート絶縁を形成する。最後にゲート２４が開口２０上に形成される。
ゲートを形成する材料、実際には金属は、低抵抗を有し、そのためトランジスタの高周波作動を可能にする。
図１に従うデバイスの集積密度は、開口２０およびゲート２４の、チャネル領域１２、ソース領域１０およびドレイン領域１４に対する整列の正確さに依存する。この正確さは、半導体デバイスを作る際に使用される製造ツール（特にアラインメント）の品質に直接依存する。
周知の方法で、回路の小型化及び集積密度を促進してＭＯＳトランジスタを備えた集積回路を作る際に、ソース及びドレイン領域に対してゲートを整列させることが行われる。
ゲートとソース及びドレイン領域との相対的位置が、それらのパーツを作るために使用する手段（例えばマスク）のアラインメントの結果というよりゲート自体の位置により定まるときには、ゲートがソース及びドレイン領域に対して自己整列すると仮定されている。実際、ソース及びドレイン領域に対するゲートのアラインメントは、ソース及びドレイン領域用の製造工程の結果、すなわち、注入マスクとして以前に作られたゲートを使用して基板に不純物を注入することによってそれらの領域が形成された結果である。このようにゲート位置により、正確に自動的にチャネル源及びドレイン源の位置が定まる。
ソース及びドレイン領域に対して自己整列したゲートを備えたトランジスタの形成の工程は、通常高温で行われる熱処理を必要としていた。例えば、ＭＯＳを自己整列ゲートを備えたシリコントランジスタ上に形成する工程においては、ソース／ドレイン領域を活性化するために、不純物の注入後に７５０℃以上の温度で熱処理が行われる。
さらに、ゲートと第一の金属内部接続レベルとの間に位置する絶縁体の高密度化あるいはクリープがほぼ同一の温度範囲で行われる。
さらには上記のように、トランジスタを高周波で使用できるように、低抵抗のゲート材料が使用されなければならない。ガイダンスのため、超高周波数型のデバイス（通常３６ＭＨｚを越えた周波数で作動するデバイス）作られるときには、トランジスタを作るために使用されるゲート材料はおよそ１μΩ・ｃｍと１０μΩ・ｃｍとの間の抵抗を有することが好ましい。
実際、所定の範囲内の抵抗を有する材料は、自己整列ゲートを備えたトランジスタを製造するための方法で適用される熱処理の温度に耐えることができない。特に、これらの材料は７５０℃以上の温度に耐えることができない。
自己整列ゲートを備えたトランジスタは、多結晶シリコン（ｐｏｌｙ  Ｓｉ）である。多結晶シリコンは、それらのトランジスタが作られるときに使用される熱処理温度に耐えることができる。
しかしながら、多結晶シリコンの抵抗は、１０3μΩ・ｃｍのオーダーであり、超高周波数の範囲でのトランジスタの適用には適合しない。さらに我々は多結晶シリコンの抵抗を十分低減する方法を知らないので、トランジスタを超高周波数で作動させることができない。
そのため、本発明の目的の一つは、自己整列したゲート、ソースおよびドレインを備え、超高周波域で作動可能なＭＩＳトランジスタを製造する方法を提案することである。
本発明の他の目的は、内部接続を備えた小型のトランジスタをつくり、ゲートあるいは内部接続のエッジに対しての接触のクリアランスを低減する方法を提案することである。
本発明の他の目的は、自己整列したゲート、ソースおよびドレインを有するトランジスタを含む回路における内部接続の集積密度を高めることである。
本発明の他の目的は、非常に高いカットオフ周波数を有するように設計されたトランジスタを提案することである。
本発明の他の目的は、高い集積密度を有するＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）の製造と両立可能なトランジスタを提案することである。
本発明の説明
より正確には、本発明の目的は、半導体基板上にＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅ  ｍｉｃｏｎｄｕｃｔｏｒ）を製造する方法である。この方法は、請求項１に規定されている。本発明の他の目的は、請求項１９に規定されているようなＭＯＳトランジスタである。
工程中に作られたダミーゲートは２つの機能を行う；第一にはステップｂ）でソース／ドレイン領域の位置を規定する際、および次いで低抵抗の材料から成る最後のトランジスタの位置を規定する際に利用されることである。このダミーゲートが除去された後、側面（ｆｌａｎｋ）上のダミーゲートを被覆することにより最後のゲートの“型”が形成される。
これらの特性は、最後のゲートのソース／ドレイン領域に対する自動的でかつ完全に正確な位置合わせを補償する。
最後のゲートは１つ以上の材料から形成される。これらの材料の各々は、低抵抗を有するものが選ばれる。例えば、材料の抵抗は１−１０μΩ・ｃｍの範囲のものが選ばれればよい。
本発明の一つの実施形態によると、ステップａ）は次の工程を含んでもよい。
−台座（ｐｅｄｅｓｔａｌ）層と呼ばれる酸化層と多結晶シリコンと窒化シリコンとをこの順に含むスタックの基板の形成すること、
−側面（ｆｌａｎｋ）を有するダミーゲートを形成するためにエッチングによりスタックを形成すること。
この工程の一つの実施形態においては、ダミーゲートは薄い酸化シリコン層と多結晶あるいはアモルファスシリコン層と窒化シリコン層とをこの順に含んでいる。
窒化シリコン層はダミーゲートの側面被覆を形成するために有効に使用される。
本発明の一つの実施形態によると、ステップｃ）は次の工程を含んでもよい。
−リンをドープした酸化シリコンの第１の絶縁層と次いで意図的にはドープしていない酸化シリコンの第２の層と蒸着してダミーゲートを前記第１及び第２の層で被覆すること、
−前記酸化シリコンの第１及び第２の層を研磨して前記ダミーゲート上で停止すること。
ダミーゲートを形成するスタック上に含まれる窒化シリコンが研磨停止層として作用するように有効に使用されてもよい。
本発明の他の実施形態によれば、ステップｂ）は次の工程を含んでもよい。
−ダミーゲートを注入マスクとして使用して低ドーズ量のドーピング不純物の第一の注入を行うこと、
−ダミーゲートの側面上にスペーサーを形成すること、
−スペーサーを備えたダミーゲートを注入マスクとして使用して第１の注入量より多い量のドーピング不純物の第二の注入を行うこと。
この２回の注入により、コンポーネントの長寿命のために必要な“低ドープドレイン（ＬＤＤ）”型のソース／ドレイン構造を作ることが可能になった。
例えば、ダミーゲートの側面上の面方向スペーサーは以下のように形成されてもよい：
−ダミーゲートを被覆するためにリンをドープした酸化シリコン層をほぼ充填するように蒸着すること
−前記ダミーゲートの側面上の前記の部位（この部位は面方向スペーサーを形成する）を維持しながら、前記層を異方的にエッチングすること。
蒸着物上に形成された支持体の表面の形状に一致するとき、蒸着物が充填されることが仮定されている。リンをドープした酸化シリコン層の充填蒸着（ｃｏｎｆｏｒ  ｍｄｅｐｏｓｉｔ）により、この層が被覆し、ダミーゲートの面方向の面だけでなく、このゲートの頂点とも接触する。リンをドープした酸化シリコン層の異方性エッチングにより、その間側面スペーサーを形成する層の部位を保護しながら、ダミーゲートの頂点上のその層を完全に除去することが可能となる。
本発明に従うトランジスタは、ソース／ドレイン領域とゲートとによって形成した端子を他の近傍のコンポーネンツあるいはトランジスタとともに接続することによって回路中に組み入れてもよい。工程のステップｂ）は、回路の形成用に使用される内部接続とソース／ドレイン領域との間の接触点の品質を改善するためにソース／ドレイン領域のシリサイド化を含んでいてもよい。シリサイド化は、ダミーゲートに対して自己整列させてもよい；それは、露出されたシリコン領域上の合金（シリサイド）を選択的に形成することによって反応する金属蒸着を含んでいる。
工程のステップｄ）の実施形態によれば、工程はダミーゲートの窒化シリコンおよび多結晶シリコン層をエッチングすることによる除去を含み、このエッチングのときに台座層はエッチング停止層を形成する。
台座層はステップｄ）で省略されてもよい。この場合、新しい絶縁ゲート層は最後のゲートを作る前に形成される。
本発明の他の実施形態によれば、ステップｄ）は、ダミーゲートを除去した後にフレアーを形成するために、最後のゲートの形成前の第１および第２の酸化層の部分的エッチングを含んでいてもよい。
フレアーは基板表面から延びて、第１および第２の酸化層の上面へ広がっている。
有利なことには、第１および第２の層の形成用に使用された材料間の相違は、これらの層でのエッチング速度を変えるために有効に使用される。フレアーは、特別な形状に合わせて形成することができる。例えば、フレアー特に最後のゲートは、Ｔ型断面を有してもよい。
さらに、ステップｄ）は、ダミーゲートの面方向スペーサーの部分的な除去を含んでいてもよい。この除去工程は、第１および第２の酸化層の材料がエッチングされるときに同時に行うことができ、フレアーを形作る際に重要である。
実施形態によっては、ステップｄ）における最後のゲートの形成は、電気的な絶縁層上で停止しているこれらの層を平坦化することによって窒化チタン（ＴｉＮ）およびタングステン（Ｗ）の連続的でかつほぼ充填する蒸着を含んでいてもよい。窒化チタン（ＴｉＮ）上の第１の層のために、タングステン（Ｗ）がその下にある絶縁ゲート層によく結合することが保証される。例えば酸化シリコンから成るゲート絶縁層は最後のゲートを形成した直後に形成されるのが好ましい。
さらに一般的には、最後のゲートに使用される材料は、絶縁トランジスタのゲート／チャネル界面での平衡状態におけるフェルミレベルが半導体の禁止帯の中間点に位置するような引き出しポテンシャルを有するものを選ぶことが有利であってもよい。
ゲート材料は、有利な実施形態によれば、１μΩ・ｃｍと１０μΩ・ｃｍとの間の抵抗を有していてもよい。
実施形態によっては、本発明による工程は、ステップａ）（ダミーゲートをチャネル領域上に形成する）の前に基板上にチャネル領域のドーピングによる形成を含んでいてもよい。
さらに、工程はステップｄ）の後に以下のステップが続いてもよい。
ｅ）ソース／ドレイン領域上およびゲート上の接触点の形成
ｆ）接触点の金属化。
ゲート上およびソース／ドレイン領域上に形成された接触点は、酸化シリコン（ＢＰＳＧ）の第１及び第２の層を研磨した後に得られる構造の自由端上に蒸着された絶縁材料層を介して有利に形成される
本発明の改良型によると、低抵抗を有する材料から絶縁されたゲートを備えたトランジスタを製造する工程は、上記のようにシリコンゲートを備えたトランジスタの形成を含んでもよい。
この場合、工程のステップは以下を含んでいてもよい。
−ステップａ）は、台座層と呼ばれる酸化層と多結晶あるいはアモルファスシリコン層と窒化シリコン層とをこの順で少なくとも第１の領域に含み、かつ、合座層と呼ばれる酸化層と多結晶あるいはアモルファスシリコン層と中間層と呼ばれる酸化シリコン層と窒化シリコン層とを少なくとも第２の領域に含み、かつ第１の領域に面方向フレアーを有しまた第２の領域にシリコンゲートと呼ばれる少なくとも１つのゲートを有するダミーゲートを形成するためにエッチングしてスタックを形作ることを含んでいる。
−ステップｂ）は、ダミーゲート上に自己整列させたソース領域とシリコンゲート領域に自己整列されたドレイン領域とを形成すること
−ステップｃ）は、ダミーゲートと少なくとも１つの電気的絶縁材料を含むシリコンゲートとの面方向被覆を含むこと
−ステップｃ）は、第２の領域のシリコンゲート上の窒化シリコン層の除去とダミーゲートとシリコンゲートとの回りの台座層の除去と中間の酸化シリコン層の除去とによって進行し、
−ステップｄ）は、第２の領域において、ダミーゲートが除去されている間、シリコンゲート上を被覆する保護層の形成を含む。
有利なことには、低抵抗ゲートを備えたトランジスタとシリコンゲートを備えたトランジスタとに共通な層あるいは部位が第１及び第２領域に同時に作られることである。
記載は実質的に低抵抗ゲート（金属ゲートを備えた）を備えた単一のトランジスタとシリコンゲートトランジスタとの製造に限定されているが、その工程は上記の２つの型のいずれかの複数のトランジスタの同時製造に応用できることは理解されうる。
本発明の実施形態によれば、台座層と中間層とが除去された後で、ステップｃ）が行われる前、ソース／ドレイン領域とシリコンゲートの多結晶あるいはアモルファスシリコン層との自己整列されたシリサイド化を行うことができる。
シリサイド化はソース、ドレイン、ゲート領域上の接触を改善することができる。
さらには、窒化シリコンの薄い層は、シリサイド化された領域し、特にシリサイド化されたソース／ドレイン領域上に位置し、それらの領域を保護している。
この処理は、低抵抗材料から成るゲートを伴うゲートトランジスタ、及び、シリコンゲートトランジスタに適用できる。後者の場合、窒化シリコン層はゲートの多結晶あるいはアモルファスシリコン層に形成されたシリサイドにも接触している。
最後に、上記の２つのタイプのゲートを備えたトランジスタの同時製造の工程の有利な実施形態によれば、ステップｃ）におけるダミーゲートとシリコンゲートの面方向被覆は以下を含む
−リンをドープした酸化シリコンから成る第１の電気的絶縁層およびドーピング工程を経ていない酸化シリコンの第２の電気的絶縁層の上記のような蒸着、それにより第１及び第２の層はダミーゲートとシリコンゲートを被覆し、
−ダミーゲート上で停止する第１及び第２の酸化シリコン層を研磨し、リンをドープした酸化シリコンの薄い層はこの研磨が行われている間多結晶あるいはアモルファスシリコン層上に保持されている。
シリコンゲートの多結晶あるいはアモルファスシリコンの層上に保持されたドープされた酸化シリコンの薄い層の主な機能は、ダミーゲート上の窒化シリコン層およびダミーゲート自体を除去している間、シリコンゲートを保護することである。
本発明の他の特性および利点は、全く例示的かつ非限定的目的のために用意した添付図面を参照した以下の記載において明らかになる。
【図面の簡単な説明】
−上記の図１は、周知のタイプの超高周波のＭＯＳトランジスタの概略断面図である。
−図２及び図３は、本発明による工程に対応した製造中におけるトランジスタの概略断面図である。これはダミーゲートとソース／ドレイン領域の形成を示している。
−図４及び図５は、ダミーゲートを被覆した後の図３に示されたトランジスタの概略断面図である。
−図６及び図７は、図５に示されたトランジスタの概略断面図であり、特にダミーゲートが除去されるステップを示している。
−図８及び図９は、図７に示されたデバイスの概略断面図であり、最後のゲートの準備及び製造におけるステップを示している。
−図１０は、トランジスタと同時に本発明に対応して形成された２つの内部接続の概略断面図であり、ゲート内部接続の製造におけるステップを示している。
−図１１から図１９は、低抵抗材料から成るゲートを備えた第１のトランジスタと本発明の改良型に対応するシリコンゲートを備えた第２のトランジスタとを製造する工程における連続的なステップを示す構造の概略断面図である。
−図２０から図２３は、本発明による工程の変形による製造中の低抵抗の材料から成るゲートを備えたトランジスタの概略断面図である。
−図２４は、低抵抗材料から成るゲートを備えたトランジスタと本発明による工程の変形によって作られたシリコンゲートを備えたトランジスタの概略断面図である。
本発明の実施形態の詳細な説明
記載された例で図２で示したように、トランジスタはシリコン基板１００上に形成され、その表面が酸化されて台座層と呼ばれる酸化シリコン層１０２を形成される。
多結晶あるいはアモルファス化シリコン層１０４、及び窒化シリコン層１０６が層１０２に連続して蒸着される。例えば、層１０４と１０６の全厚さは１００から５００ｎｍのオーダー、すなわち製造工程の終わりに最後に得られるトランジスタゲートの厚さとほぼ同じであってよい。
点線で示されたように、感光性の樹脂マスクのようなエッチングマスク１０８は、窒化シリコン層１０６上に形成される。このマスクは、スタック１１０に作られるダミーゲートの位置とサイズと形状とを規定する。
スタック１１０における層１０２，１０４及び１０６は、マスク１０８によって保護された部位を除いてエッチングにより除去される。
スタックのこの部位は、図３の符号１１２で示したダミーゲートの本体を形成する。
ダミーゲート１１２の側面、より正確には多結晶シリコン層１０４に対応する側面は熱的に酸化されて、図３に示された酸化膜層１１４と呼ばれる層を形成する。この酸化中、多結晶シリコン層１０４窒化シリコン層１０２により保護されている。酸化シリコン台座層１０２は、ダミーゲートの側面の熱酸化中に生ずる応力を低下し、あるいは制限することにも注目すべきである。
ダミーゲートは低ドーズ量でイオンの第１の注入に次いで形成される。そのイオンは、作ろうとするトランジスタがＰＭＯＳ型かＮＭＯＳ型かによって、ｐ型あるいはｎ型の電気伝導度を有する領域を形成するように選ばれる。例えば、この第１の注入中、ボロンイオンは、ＰＭＯＳの場合、１０14ｃｍ-2に対して１０14のドーズ量で、３〜２５ｋｅＶのエネルギーで注入される。ＮＭＯＳの場合には、同じドーズ量および同じエネルギー範囲のリンあるいはヒ素が使われる。
第１の注入は、図３に示されたようにダミーゲートの側面上に面方向スペーサーの形成に次いで行われる。
上記のように、好ましくはリンをドープした酸化シリコンからなる面方向スペーサーが、この材料の層の充填蒸着の後にこの層を異方性エッチングすることにより形成される。
第２の注入は、数１０14と数１０15との間のより高いドーズ量で行われる。面方向スペーサー１１６により広げられたダミーゲート１１２は、この第２の注入の間注入マスクを形成する。
次に第１及び第２の注入がダミーゲートの両側にソース／ドレイン領域が徐々に形成される。これらは図３において符号１１８および１２０で示されている。
ソース／ドレイン領域１１８及び１２０は、これらの領域上のこの後のコンタクトを改善するため、５００℃から７５０℃程度の温度でシリサイド化を受けやすい。ソース／ドレイン領域に形成されたシリサイド層はそれぞれ符号１１９および１２１で示されている。
シリサイド化が完成すると、リンをドープしたシリコンの第１の層１２４が蒸着され、次いで図４に示されたような、ドープ処理を行っていない真性の酸化シリコン１２６あるいはボロホストシリケートガラス（ＢＰＳＧ）のいずれかから成る第２の層が形成される。層１２４及び１２６はダミーゲート１１２を被覆する。
層１２４及び１２６は研磨され、ダミーゲート１１２の窒化シリコン層１２６上で停止する。図５で示されたように、この操作はダミーゲートの頂上を伴う平面フラッシュを形成する。
酸化層１２４及び１２６の厚さとダミーゲートの高さとは、作られる最後のゲートの高さとこれらの層に形成されこのテキストの残りに記載されたフレアのサイズとの関係で調節される。
厚さ１２４はリソグラフィ位置公差以上になるように決められる。厚さ１２６は平坦度がよくできるようダミーゲートの高さ以上に決められる。
図６に示されているように、方法はダミーゲートの除去により続けられる。窒化シリコン層１０６および多結晶酸化シリコン層１０４（図５参照）はエッチングによって除去される。台座層１０２はこのエッチング中にエッチング停止層として使用される。
ダミーゲートの除去により開口１３０が定義され、その位置、寸法及び形状が最後のゲートの形成を制御する。
有利になるように、開口１３０は上方に口が広げられていてもよい。言い換えると、図７に示されたように基板から離れてもよい。
開口１３０を広げるために、第１及び第２の酸化層１２４，１２６、面方向スペーサー１１６及び熱酸化層１１４は部分的にエッチングされる。例えば、このエッチングはフッ化水素酸を使用して行われる。
このエッチングは今除去したダミーゲートの台座層の残留部分を除去することを図１で注目するべきである。
層１１４，１１６，１２４及び１２６の材料に対するこのような特別の選択に起因して、材料に依存する可変の割合で起こる酸化エッチングによって、特別に選ばれたプロファイルに従い開口１３０の広げられた形状が形成される。それは、記載された例の場合ではＴ字型のプロファイルである。
例として、ＰＳＧ面方向スペーサー１１６のエッチング率は熱酸化シリコン膜１１４のエッチング率より５倍大きく、また酸化シリコン膜１２６の固有のエッチング率より３倍大きい。層１２６がボロホストシリケートガラス（ＢＰＳＧ）から成るときには、ＰＳＧエッチング率はＢＰＳＧエッチング率より６倍大きい。
図８は、絶縁ゲート層１３２の位置を示している。この層は、トランジスタチャネルからできることになる最後のゲートを電気的に絶縁する。層１３２は有利にも酸化された酸化シリコンから成る。ソース／ドレイン領域の一部が前の化学エッチング中（図７）に露出されていたことに注目するべきである。異なる酸化率は、ゲート絶縁層１３２が形成されるときに、これらのドープ領域における酸化をより強力にする傾向がある。
図９は、最後のゲート１３３の形成を示している。“中間ギャップ”材料は、このゲートを形成するために有利に選択すること、言い換えると、フェルミレベルが半導体の固有のフェルミレベルとほぼ同じである材料を選択することができる。例えば、“中間ギャップ”材料はＴｉＮ、Ｔｉ、Ｃｕ、Ｗ及びＡｌから選択してもよい。
上記の実施形態では、ゲート１３３は窒化チタン層がタングステンのための結合層となるＴｉＮ／Ｗ二重層から成る。窒化チタン層１３４とタングステン層１３６とは、充填蒸着を行うことができる低圧化学気相蒸着（ＬＰＣＶＤ）法を使用して蒸着される。他の実施形態では、ＴｉＮ／Ｗ二重層は例えばＴｉＮ／Ａｌ二重層により置き換えてもよい。
層１３４および１３６は、化学的機械研磨されるかあるいは異方性エッチングされ、酸化層１２６で停止する。この処理は、滑らかで平坦な上面１３８を形成する。異方性エッチングが予め行われるときに、平坦化のために樹脂層がじょうちゃくされる。
図９は、得られたトランジスタの最後のゲートの口が広げられた形状を示している。ゲートの断面図はＴ字型である。この形状はトランジスタの操作や回路を形成する本発明によるトランジスタの内部接続に有利である。
特に、ゲートのＴ字型はゲート抵抗を低減し、超高周波の操作条件の下でトランジスタのカットオフ周波数の増加に寄与する。
図１０は内部接続のためのゲート特定の形状により得られる利点を示している。
図１０は、本発明により２つの金属線９９と９９ａを示している。この金属線はトランジスタゲートあるいは酸化領域上の内部接続線のいずれかである。
トランジスタあるいは内部接続の上面１３８上に形成された酸化層１４０上に形成された開口１４２，１４２ａは、金属線９９，９９ａ上の接触点の位置を定める。続いて内部接続金属の層が酸化層１４０及び開口１４２，１４２ａに蒸着される。この層は他の内部接続線を形成するように形作られる。図に示されたように、開口１４２，１４２ａとゲート１３３，１３３ａの位置の間の可変オフセットがゲートの口の広がり及びそれらの形状により可能になる。たとえ内部接続線（開口１４２，１４２ａ）からの間隔がゼロであっても、ゲート金属は常に接触点上に存在する。
この結果は特に興味深い。これは多様なゲート内部接続線間の距離（ｄ）を低減することができ、そのために本発明によるトランジスタで作られた回路の集積密度を増加することができることを意味している。
集積密度は、トランジスタの対称性によって増加してもよい。前記のように、この利点はゲートに関するソース／ドレイン領域の自己整列の性質に起因する。
最後に、図１０においては、図を簡単にするためおよびより一般的にするためにトランジスタソース／ドレイン領域およびこれらの領域上の接触点は描いていないことを注意しておく。
図１１及びそれに続く図は、２つのタイプのトランジスタが形成された場合である、本発明の工程の変形例を示している。最初に、１つ以上のトランジスタが低抵抗の材料例えば前記したようなＴｉＮ／Ｗから成るゲートとともに形成され、次にシリコンゲートを備えたトランジスタが形成される。単純化のため、図図には各タイプの単一のトランジスタの形成しか描いていない。
図１１に示されたように、出発点は、シリコン基板１００、酸化シリコンから成る台座層１０２、アモルファス層１０４と窒化シリコン層１０６から成る構造である。この点についてのさらなる情報を得るために、図２および対応する記載を参照してほしい。
構造は、それぞれ第１及び第２の領域と指示され、符号２００及び２００ａで示された２つの領域から成る。図１１において、酸化シリコン層１０５は第２の領域２００ａにおける多結晶あるいはアモルファス酸化シリコン層１０４と窒化シリコン層１０６との間に挿入されていることがわかる。
好ましくは、窒化シリコン層１０６が形成される前に、シリコン層１０４の自由端が酸化されて全面にわたって酸化層を形成してもよい。次いで、窒化シリコン層１０６が形成される前に、酸化層が領域２００内でウェットエッチングにより除去される。この点に関して、第１の領域２００と等価な複数の層及び第２の領域と等価な複数の層とを備えた構造が形成できることに注目すべきである。
図１２で示されたように、ダミーゲート１１２が第１の領域２００に形成され、“シリコンゲート”として簡単に示されたゲート１１２ａは図１１に示された構造内の第２の領域２００ａに形成される。
図１２におけるダミーゲート１１２は図３におけるダミーゲート１１２と同一のものである。シリコンゲート１１２ａは、単にシリコン層１０４と窒化シリコン層１０６との間の付加的な酸化シリコン層１０５によって相違している。
ゲート１１２及び１１２ａは、上に熱酸化層１１４と面方向スペーサー１１６とが形成される側面を有している。熱酸化層１１４におけるゲート１１２，１１２ａとスペーサー１１６が、図３においてゲート１１２，層１１４及びスペーサー１１６の形成についての議論の際に説明した工程と同一の工程を使用して形成される。従って、この点についてのさらなる情報はその記載を参考にしてほしい。スペーサーが完全にエッチングされたとき、台座酸化層はソース／ドレイン領域から除去される。次いで、“再酸化”層と呼ばれる層１１７を形成する高ドーズ量注入ステップ（ｎ＋，ｐ＋）の前に、再酸化処理が行われる。
例えば、ゲート１１２，１１２ａが２つのエッチングステップで同時に形成されることに注目すべきである。
窒化シリコン層及び酸化シリコン層の第１のエッチングは、シリコンに関して選択的であり、多結晶あるいはアモルファス層１０４で停止する。
次いで、第２のシリコンエッチングが行われるが、この第２のエッチングは酸化シリコンに関して選択的である。
図１２は、ゲート１１２ａと１１２の両側でのソース／ドレイン領域１１８ａ，１２０ａ，１１８，１２０の形成をも示している。この点は、前述を参考にしてほしい。ソース／ドレイン領域１２０ａ，１１８は２つのトランジスタに共通する単一のドープされた領域を形成する。
図１３に図示された次のステップにおいて、シリコンゲート１１２ａの窒化シリコン層がエッチングにより除去され、酸化シリコン層１０５で停止する。
このエッチング中、基板は再酸化層１１７により保護される。この操作の後、ドープされた不純物をシリコンゲート１１２ａの層１０４に注入してもよい。例えば、ゲート材料が予めドープされていないならば、蒸着の際にこの注入が生じてもよい。さらに、第１の領域２００全体は樹脂層２０２により保護される。この樹脂層は、第２の領域２０２ａで実行される処理から領域２０２及びダミーゲートを保護する。
樹脂層２０２が除去された後、再酸化層１１７とシリコンゲート１１２ａの層１０５を除去するためエッチングが実行される。
図１４で示されたように、この操作によりソース／ドレイン領域における基板とゲート１１２ａの多結晶シリコン層１０４を露出することができる。露出されたシリコンのシリサイド化は、ソース／ドレイン領域１１８ａ、１２０ａ、１１８，１２０上にシリサイド領域１１９ａ、１２１ａ、１１９，１２１を形成する。シリサイド層１０７は図１５に示されたようにシリコンゲート１１２ａのシリコン層１０４上にも形成される。
工程は、リンドープした酸化シリコンの第１の層１２４、次いでドーピング処理を行われていないかボロホストシリケートガラス（ＢＰＳＧ）から成る真性酸化シリコンの第２の層１２６の一連の充填蒸着が続く。図１６で示されたように、層１２４及び１２６はダミーゲート１２４及びシリコンゲート１１２ａを被覆する。
ダミーゲートの窒化シリコン層１０６で停止する平坦化研磨により、図１７で示されたような構造になる。この研磨ステップ中、酸化ゲート１２４の一部はシリコンゲート１１２ａ上で保護されることを銘記すべきである。
酸化層１２４及び１２６の蒸着操作及び研磨は、図４及び図５で図示した操作に類似している。故に、この点についてのさらなる情報は図４及び図５に対応する記載を参考にしてほしい。
次の操作は、ダミーゲート１１２の除去を含んでいる。シリサイド化されたシリコンゲート上で保存された酸化層１２４の一部は、ダミーゲートの窒化シリコン層１０６及びシリコン層１０４のエッチング中、それを保護する。
ダミーゲートから窒化シリコン層及びシリコン層を除去した後、還元により露出された台座酸化層１０２も除去される。この還元中に、シリコンゲート上で保存された酸化層１２４の一部が一部除去されてもよい。
次いで、図１８に示されたように、ダミーゲートを除去する処理中において第２の領域２００ａ全体を被覆し保護することによってシリコンゲートをために、樹脂マスク２０４を使用してもよい。
次の処理は、できれば開口を広げた後、開口１３０の最後のゲート１３３を形成することである。
この処理は、図７から図９を参照して説明した処理と同一である。ここでは繰り返さないので、対応する記載を参考してほしい。
図１９に示された結果は、ほぼ矩形の断面を有するシリサイド化されたシリコンゲート１１２ａと低抵抗材料から成るゲート１３３例えば口の広げられた形状の金属ゲートとは、図１９に示されたように同一の基板上に形成される。
本発明による方法の他の実施形態について記載する。この記載は単一の金属ゲートトランジスタの製造に適用可能である。
この方法における最初のステップは、図１から図３で図示されたステップと同一である。
窒化シリコンの薄層１２３が、ソース／ドレイン領域のシリサイド層１１９及び１２１の形成を含むシリサイド化を終えた後、その構造上に蒸着される。
図２０で示された構造を得るため、第１及び第２の酸化シリコン（あるいは、ＢＰＳＧ）層１２４及び１２６を形成する前に、窒化シリコンの薄層１２３蒸着される。
この窒化シリコンの薄層１２３は、ソース／ドレイン領域１１８，１２０上、面方向スペーサー１１６上及びダミーゲート１１２の上端にある窒化シリコン層１０６上に形成されたシリサイド層１１９を被覆することに注目すべきである。
図１２に図示された構造は、第２の酸化層（及びＢＰＳＧ層）を研磨し、窒化シリコン層１０２で停止することにより形成される。
この図は、窒化シリコン層１２３が窒化シリコン層１０６上で部分的にエッチングされてもよいことを示している。
図２２は、ダミーゲートの除去及び口の広げられた形状有する開口１３０の形成を示している。これらの処理は、図６から図８を参照して詳細に記載されている。窒化シリコン層の一部は、ソース／ドレイン領域上および面方向スペーサー１１６の残留部分と第１の酸化層１１４との間にそのまま残っていることに注意するべきである。
図２３は、最後のゲート１３３の形成を示している。これは、図９を参考にした二重層ゲート型である。
最後に、記載された工程を通して、窒化シリコン層１２３がソース／ドレイン領域においてシリサイド層１１９及び１２１を保護する。この保護は、この工程中これらの領域の部分的酸化を防止し、次いで優秀なソース／ドレイン領域の接触点を保証する。
上記の改良は、シリコンゲート及び金属ゲート（低抵抗材料）の並列形成を含む工程にも適用可能である。
この場合、図１５で図示したシリサイド層１９９，１２１，１９９ａ，１２１ａの形成の後でかつ図１６で図示した酸化層１２４，１２６の形成の前に、窒化シリコン層１２３の形成も起きる。
最後に、図２４で図示した構造が工程の最後に得られる。
この図で示されたように、窒化シリコン層がシリコン層１１９ａ，１２１ａ，１１９，１２１を被覆し、かつシリコンゲート１１２ａと最後のゲート１２２の側面上で面方向スペーサー１１６と酸化層１２４との間に広がる。
窒化シリコン層１２３も、シリサイド層１０７と層１２４及び１２６の研磨中にシリコンゲート１１２上に保存される酸化層１２４との間に位置、方法の最後に得られるシリコンゲート１１２に位置している。
参考文献
（１）“Ｎｅｗｌｙ  Ｄｅｖｅｌｏｐｅｄ  Ｔｗｏ  Ｍｏｄｅ  Ｃｈａｎｎｅｌ  ＦＥＴ（ＴＭＴ）  Ｓｕｉｔｅｄ  ｆｏｒ  Ｓｕｐｅｒ−Ｌｏｗ−Ｎｏｉｓｅ  ａｎｄ  Ｈｉｇｈ−Ｐｏｗｅｒ  Ａｐｐｌｉｃａｔｉｏｎｓ”，Ｍｉｎｏｒｕ  Ｓａｗａｄａ，Ｄａｉｊｉｒｏ  Ｉｎｏｕｅ，Ｋｏｈｊｉ  Ｍａｔｓｕｍｕｒａ，ａｎｄ  Ｙａｓｕｏ  Ｈａｒａｄａ，Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  ｔｈｅ  １９９３  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，Ｍａｋｕｈａｒｉ，１９９３，ｐｐ．１０８３−１０８５．
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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