(57)【特許請求の範囲】
【請求項１】
レールに形成される供給導体（１２，１３）を短絡する少なくともひとつのスイッチ（ＭＯＳＳＷＩ）を有し電子保護の少なくともひとつの素子（１）を有する集積回路において、
前記スイッチが前記導体の下で前記レールに集積化され、
前記スイッチ（ＭＯＳＳＷＩ）はＭＯＳトランジスタで構成され、それらのドレインとソースは各々前記集積回路の２つの供給導体（１２，１３）の一方に接続され、
前記レール（１１）に、前記ＭＯＳトランジスタのゲートの制御のための別の導体（２３）がもうけられ、
前記ＭＯＳトランジスタのゲートは、前記レールの前記供給導体（１２，１３）に対して垂直にもうけられ、該ゲートは、ゲートの制御のための前記別の導体（２３）にビア（２７）により接続されることを特徴とする集積回路。
【請求項２】
少なくともひとつの第１の共通回路（６）により数個の前記スイッチ（ＭＯＳＳＷＩ）が制御される、請求項１記載の回路。
【請求項３】
前記第１の共通回路は静電電荷の発生を検出する、請求項２記載の回路。
【請求項４】
前記供給導体の間の過電圧の発生を検出する少なくともひとつの第２制御回路（８）をふくむ、請求項２記載の回路。
【請求項５】
短絡スイッチのための前記第１の共通回路（６）は、前記集積回路のコア（ＣＯＲＥ）にもうけられる、請求項２又は４に記載の回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は静電放電及び他の過電圧からの集積回路の保護に関する。本発明は特に保護に必要な回路の集積に関する。
【０００２】
【従来の技術】
静電放電（ＥＳＤ）に対する保護回路は電子回路をその端子から来る静電放電に対して保護することを意図している。
【０００３】
図１は従来の電子保護回路１の例を示す。この回路の機能は、回路のパッド４に印加される静電放電による過電圧が発生したときに、集積回路の供給ライン２と３を短絡することである。この一連の接続の中間点５は電気的にパッド４に接続される。ダイオードＤ１とＤ２は、通常動作で、オフになるようにバイアスされる。従って、図１の例で、線２は正の供給線、線３は負の供給線（一般に接地）を形成する。回路１は又供給線２と３の間にＭＯＳトランジスタＭＯＳＳＷＩをふくみ、そのゲートは少なくともひとつのＥＳＤ保護制御回路６に接続される。
【０００４】
パッド４が受信する静電タイプの妨害は正又は負の電荷により形成される。この種の電荷があらわれるとダイオードＤ１とＤ２の一方が導通する。次にトランジスタＭＯＳＳＷＩがオンとなって供給線２と３を短絡し、従って過剰電荷を導通放散させる。電荷をトランジスタＭＯＳＳＷＩに流すことによりコアへの損害が避けられる。ダイオードＤ１又はＤ２による電気回路の抵抗が回路のコアを通る抵抗より小さくなることを保証するために、パッド４と集積回路コアの間に抵抗７がもうけられる。
【０００５】
従って、回路６（ＣＴ）は、静電放電が発生したとき、つまり、電流がダイオードＤ１又はＤ２に流れたときに、トランジスタＭＯＳＳＷＩをトリガする時定数（τ）を設定する。回路６は一般に抵抗性及び容量性の回路（ＲＣセル）で形成される。
【０００６】
供給導体を短絡するトランジスタＭＯＳＳＷＩは、又、集積回路技術で許される最大値に関し過電圧に対する保護としても使用される。この場合、別の制御回路８（ＯＶＴ）が過電圧（例えば所定の電圧スレシュホールドＶｒｅｆに関して）を検出し、回路に関連するトランジスタＭＯＳＳＷＩをオンにする機能を有する。従って集積回路は静電放電ばかりでなく、発生源が何であれ過電圧に対しても保護される。
【０００７】
以後の説明では静電放電（ＥＳＤ）に対する保護に対する電子保護回路を例示する。そして、特に明示しない限り過電圧に対する保護もふくむ。
【０００８】
電子保護回路１の特徴の中で特に注目すべきは、トランジスタＭＯＳＳＷＩのオン状態抵抗（ＲｄｓＯＮ）を出来るだけ小さくして、その保護作用を達成させ過電圧が回路の他の個所に伝播するのを防止するようにするということである。その結果、トランジスタＭＯＳＳＷＩ（一般にＮチャネルＭＯＳトランジスタ）は、過剰な電荷を急速に導通させるために大きなサイズを有する。
【０００９】
過電圧を検出するための制御回路６は一般に低い時定数（多くの場合２００ｎｓ以下）をもたなければならない。
【００１０】
その結果、一般に、保護回路のトランジスタＭＯＳＳＷＩを保護対象のパッド４に出来るだけ近く配置することが望ましい。これは、実際の供給線と、パッドとトランジスタ端子の間の区間によりもたらされる抵抗を小さくするためである。
【００１１】
さらに、従来、制御回路自身をトランジスタＭＯＳＳＷＩに出来るだけ近く配置して、制御回路６の容量素子を形成する制御回路とトランジスタＭＯＳＳＷＩのゲートの間の導電路による抵抗を小さくしている。
【００１２】
図２は従来の集積回路１０の上面図で、ＥＳＤ保護回路に関連するパッド４を有する。図２の例では、３個のパッド４（ＰＡＤ）と２個のＥＳＤ保護回路１が示されている。上述の近接の理由により、保護回路１は集積回路のいわゆるクラウンの位置に置かれる。このクラウンは集積回路の特定の応用に関連する異なる機能を集積する回路コアを囲んでいる。
【００１３】
回路１０のクラウンは一般に集積回路の正の電源電圧ＶＰと負の電源電圧ＶＮを運ぶ少なくとも２つの導体１２，１３をふくむ給電レール１１（ＢＵＳ）をふくむ。必要ならば、給電レール１１は他の導体、例えば、集積回路が正の供給電圧をもつならば接地と負の供給電圧をふくむことができる。
【００１４】
給電バスは集積回路の周辺部に部分的に、又は異なって（例えば中央部）に配置することができる。コアの表記は、その位置にかかわらず、集積回路に特有の応用に関連し、任意の形態のバスで給電される集積素子をとり囲む。
【００１５】
回路１の各トランジスタＭＯＳＳＷＩは、各々、導体１４，１５により給電バスの導体１２，１３に接続される。同様に、各パッド４はダイオード（図１のＤ１，Ｄ２，図２には図示なし）を介して導体１２，１３に接続される。
【００１６】
接続パッドの観点から、２つの大規模集積回路ファミリーが区別される。
【００１７】
第１のファミリーはパッド制限回路と呼ばれる。ここでは、集積回路コアから外部への多数の接続バッドが、パッドの配列に必要な周囲長のため実際の集積回路のサイズを条件づける。
【００１８】
第２のファミリーはコア制限回路と呼ばれ、そのサイズは、パッドの配列のための周囲長ではなく、コアの表面積により限定される。
【００１９】
第１のファミリーの回路では、集積回路を静電放電から正しく保護するための十分な数のＭＯＳＳＷＩトランジスタとその制御回路を形成するために必要な空間は集積回路コアの中で確保することができる。
【００２０】
しかし、集積回路コアにより既にサイズが決定されている回路では、ＥＳＤ保護回路のＭＯＳＳＷＩトランジスタを形成するためにコアのサイズを増加させることは、回路にとって有害である。代表的には、保護回路はチップコアサイズの１０％までを占め、所望の小型化に悪い影響を与える。
【００２１】
【発明が解決しようとする課題】
本発明はサイズの小さな電子保護素子をもった集積回路を提供することを目的とする。
【００２２】
本発明は特に電子保護素子をもったコア制限型の集積回路の体積を減少させることを目的とする。
【００２３】
本発明は更にＥＳＤ保護の品質に悪影響がないか又はむしろそれを改良する解決を提供することを目的とする。
【００２４】
本発明は更に任意の型の過電圧から集積回路を保護する解決を提供することを目的とする。
【００２５】
本発明は更に現在の集積回路の製造技術と互換性のある解決を提供することを目的とする。
【００２６】
【課題を解決するための手段】
上記目的及び他の目的を達成するために、本発明は、
レールに形成される供給導体を短絡する少なくともひとつのスイッチを有し電子保護の少なくともひとつの素子を有する集積回路において、
前記スイッチが前記導体の下で前記レールに集積化され、
前記スイッチ（ＭＯＳＳＷＩ）はＭＯＳトランジスタで構成され、それらのドレインとソースは各々前記集積回路の２つの供給導体（１２，１３）の一方に接続され、
前記レール（１１）に、前記ＭＯＳトランジスタのゲートの制御のための別の導体（２３）がもうけられ、
前記ＭＯＳトランジスタのゲートは、前記レールの前記供給導体（１２，１３）に対して垂直にもうけられ、該ゲートは、ゲートの制御のための前記別の導体（２３）にビア（２７）により接続される集積回路を提供する。
【００２７】
本発明の実施例によると、少なくともひとつの第１の共通回路により数個のスイッチが制御される。
【００２８】
本発明の実施例によると、前記第１の共通回路は静電電荷の発生を検出する。
【００２９】
本発明の実施例によると、前記供給導体の間の過電圧の発生を検出する少なくともひとつの第２制御回路をふくむ。
【００３０】
本発明の実施例によると、短絡スイッチのための前記制御回路は、前記集積回路のコアにもうけられる。
【００３４】
【発明の実施の形態】
異なる図で、同じ部材は同じ参照番号で示す。明瞭化のために本発明の理解に必要な素子のみを図示し記述する。特に、集積回路の応用機能は詳述しない。本発明は集積回路の応用にかかわらず適用可能である。
【００３５】
本発明の特徴は、静電放電又は過電圧に対する電子保護素子のＭＯＳＳＷＩトランジスタを集積化する集積回路の供給レールの下のシリコン表面を利用することにある。
【００３６】
空間を倹約するためには、集積回路の応用に特有の素子を供給レールの下に集積化することが考えられる。しかし、応用のコア回路の接続が相互接続のためのメタライゼーション層を必要とするので、上述の解決は不十分である。現在、供給レールでは、全てのメタライゼーション層は実際の供給導体（図２の１２，１３）を形成するために使用され、供給レールの幅を減少させてその厚さを増加させ、従って回路が大形になっていた。
【００３７】
本発明は、電子保護素子（特にＥＳＤ）のスイッチ（ＭＯＳＳＷＩ）とその接続が正と負の供給信号と制御信号のみしか必要としないという事実を利用する。供給導体は既にレールの中に存在するので、本発明はシリコン表面の上へのＭＯＳＳＷＩトランジスタの集積を提供する。
【００３８】
図３は本発明による集積回路２０の実施例の上面図を図２との比較で示す。
【００３９】
集積回路２０のコアの外部への接続のためのパッドと、正の給電電圧ＶＰを運ぶ導体１２と負の給電電圧ＶＮ（一般には接地）を運ぶ導体１３をふくむ給電レール（例えば、周辺）がふくまれる。
【００４０】
本発明によると、電子保護回路（ＥＳＤ及び／又は過電圧）のＭＯＳＳＷＩトランジスタは給電レールの導体１２と１３の下に配置される。ＭＯＳＳＷＩトランジスタの導体１２，１３への接続は図３では２１，２２により示され、これらは図２の１４，１５と比較される。本発明の回路のＭＯＳＳＷＩトランジスタの制御は、ＲＣセル型の遅延回路で構成される前述と同様の制御回路６により提供される制御信号ＣＴＲＬを運ぶ導体２３によって提供される。回路６は従来通り給電導体に接続される（図２及び図３には図示なし）。
【００４１】
本発明の特徴として単一のＥＳＤ保護制御回路６で、集積回路全体に対して十分である。従来の技術で制御回路は多くの空間を占める素子ではないが、本発明は回路の体積の減少に有効である。しかし、例えば、制御信号のアクセス抵抗を減少したいときは、数個の制御回路をもうけることもできる。そのとき、全ての制御回路は制御導体２３に並列に接続される。
【００４２】
同様に、集積回路全体に対して、過電圧に対する保護に対しては、単一の制御回路８で十分である。
【００４３】
本発明の実施のためには制御信号ＣＴＲＬを運ぶ導体をレールに追加しなければならない。しかし、この導体は大きな断面を必要としない。従って、それが占める空間は小さい。さらに、レールにおいて全てのメタライゼーション層の利用が可能であるので、この制御信号を構成するためにひとつのメタライゼーション層のわずかな区間を割り当てることは問題がない。従来、レールにあらわれる２つの信号は、本発明の実施のために、大きな断面（供給導体）を必要とする。
【００４４】
図４は本発明の第１実施例によるＭＯＳＳＷＩトランジスタの構成の断面の斜視図である。図示のごとく、トランジスタは供給レールの導体１２，１３と垂直に形成される。これにより、各トランジスタのドレインとソース（図示なし）の、導体１２，１３からの接点（及びビア）２５，２６による接続が容易になる。従って、図４の実施例で、小さな多数のＭＯＳトランジスタが供給レール１１の下に分布する。小さいということは、多数を並列接続することにより補償され、小さな直列抵抗で所望のトランジスタ表面積が得られる。
【００４５】
本発明のここにあらわれる別の利点は集積回路の各パッド４が必然的に近接したトランジスタ群をもつことである。
【００４６】
図４の実施例で、トランジスタのゲートＧの接続は、図３の実施例に反して、導体１２と１３の横、つまり供給レールの内側又は外側の周囲にもうけられる信号ＣＴＲＬを運ぶ導体２３により行われる。導体２３のゲートＧへの接続は１又は複数の接点、及びおそらくはビア２７により行われる。図４でゲートＧの両側には厚い酸化領域２９のみを示す。トランジスタは従来の技術によりシリコンの中に実現することができる。
【００４７】
図５は本発明の第２実施例の上面を部分的に示す。この実施例はＭＯＳＳＷＩトランジスタの制御導体２３が供給レール１１の中央にある場合を示す。図５の実施例で、レール１１のみが図示され、レール１１は正の供給導体１２が２つの接地導体１３に囲まれた構造を有する。
【００４８】
図４の実施例のように、ＭＯＳＳＷＩトランジスタのゲートＧは供給レール１１の導体に垂直である。図５の実施例でゲートＧを導体２３に接続するための複数のビア２７が示され、一方、各トランジスタのドレインとソースを供給導体に接続するための単一のビア、各々２５と２６、が示される。しかし、ビアの数は電流と応用に従って場合毎に適応される。図５の実施例では集積回路基板を接地にバイアスするための別のシリーズのビア２８が図示される。
【００４９】
本発明の利点は電子保護素子（特にＥＳＤ）が占有する表面が応用のためのコア表面積に比べて非常に小さいことにある。
【００５０】
本発明の別の利点は保護素子のＭＯＳＳＷＩトランジスタの分布が、表面積を最少にするために保護素子の数を少なくしていた従来の技術の場合よりも、一様なことである。
【００５１】
もちろん、本発明の変形、修飾、改良は当業者に容易である。特に、電子保護素子（ＥＳＤ又は過電圧）、特にＭＯＳＳＷＩトランジスタの実際の実現は応用と上記の機能的記述にもとづいて当業者に容易である。本発明のＭＯＳＳＷＩトランジスタのゲート容量はトランジスタの表面積との比較で従来のＭＯＳＳＷＩトランジスタよりも大きい。さらに、保護回路のダイオードＤ１，Ｄ２の形成については詳述しないが、ダイオードは従来と同様にレールの外側でパッド４に出来るだけ近接して置くことができる。
【００５２】
上述の変更、修飾、改良は本記載の一部であり、本発明の精神の範囲に含まれる。従って、上述の記述は単なる例であり、発明を限定しない。本発明は請求の範囲とその均等によってのみ限定される。
【図面の簡単な説明】
【図１】静電放電と過電圧に対する従来の保護回路を示す。
【図２】集積回路の過電圧に対する従来の回路の例である。
【図３】本発明による電子保護回路を示す。
【図４】本発明による集積回路の供給レールに関するＭＯＳＳＷＩトランジスタの第１の実施例の斜視図である。
【図５】本発明による集積回路の供給レールに関するＭＯＳＳＷＩトランジスタの第２実施例を示す。
【符号の説明】
４  パッド
６  制御回路
１１  給電レール
１２，１３  導体
２０  集積回路
２１，２２  導体
２３  導体
ＭＯＳＳＷＩ  ＭＯＳトランジスタ
ＣＯＲＥ  コア
【図１】
0004457551.tif 000002
【図２】
0004457551.tif 000003
【図３】
0004457551.tif 000004
【図４】
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【図５】
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