(57)【特許請求の範囲】
【請求項１】
残留分極を示す電気分極可能な材料，特にエレクトレット材料または強誘電体材料，を有するメモリ・セルのマトリックス・アドレス指定・メモリ・アレイの書込み動作および読出し動作を実行する方法であって，メモリ・セルの中に記憶された論理値が，前記メモリ・セルの実際の分極状態によって表され且つ前記アレイのメモリ・セルをアドレス指定するためのワード線路およびビット線路に電圧を加えることに応答して前記メモリ・セルへの電荷の流れまたは前記メモリ・セルからの電荷の流れを検出することによって決定され，前記電荷の流れの検出が具体的には前記分極可能な材料の分極の変化が原因で生ずる電荷の流れの成分を検出することに基づいており，前記書込み動作および読出し動作が制御回路デバイスの制御の下で実行され，
ａ）読出し動作の期間中１個または複数個のメモリ・セルのダイナミックな電荷レスポンスを記録するステップと，
ｂ）各読出し動作期間中の前記分極可能な材料の分極の程度を，記録されたダイナミックな電荷レスポンスに依存し且つ前記制御回路デバイスによって定められる値であって，ゼロより大きく分極の飽和時の大きさより小さい範囲の値であり，メモリセルの論理状態の確実な検出のための所定の基準に一致している値に制限するステップと，
ｃ）書込みおよび読出し動作を実際の瞬間の電荷レスポンス情報に従って制御するステップ
とを含み，
読出し動作において，前記メモリ・セルに記憶された論理値が，前記電荷の流れを蓄積して得られた電荷密度が，前記ワード線路およびビット線路に電圧を印加した後の一定の時点において，前記所定の基準を越えるか越えないかを検出することにより決定されることを特徴とする方法。
【請求項２】
請求項１記載の方法において，メモリ・セルの記憶された論理値が，その特性が前記制御回路デバイスによって制御される１個または複数個の電圧パルスを加えることによって決定されることを特徴とする方法。
【請求項３】
請求項２記載の方法において，メモリ・セルが疲労および刻印誘起因子にさらされた記録に関するメモリのアドレス指定履歴を確立すること，および１個または複数個の基準セルまたは基準セルの対のどちらか一方，またはその両方から，またはマトリックスの中の１個または複数個のメモリ・セルまたはメモリ・セルの対のうちのどちらか一方，またはその両方からダイナミックな電荷レスポンス情報を取得すること，および１個または複数個の電圧パルスの特性を調整するために制御基準の根拠として所定の検出基準または取得されたダイナミックな電荷レスポンス情報を確立することとを特徴とする方法。
【請求項４】
請求項３記載の方法において，特定のメモリ・セルまたは特定のメモリ・セルの群における書込みおよび／または読出し動作の積算数および／または刻印時間をアドレス指定履歴の中に含むことを特徴とする方法。
【請求項５】
請求項３記載の方法において，前記基準セルの中の選択されたセルが，前記アレイ中のメモリ・セルの特定の群の疲労と刻印の進展を追跡するのに割り当てられ，前記メモリ・セルの特定の群と同様な分極履歴とスイッチング事象のパターンにさらされることを特徴とする方法。
【請求項６】
請求項５記載の方法において，前記メモリ・セルの特定の群が前記アレイ中の１つまたは複数のワード線またはビット線上に限定されていることを特徴とする方法。
【請求項７】
請求項３記載の方法において，前記ダイナミックな電荷レスポンス情報の中に，前記メモリセルの疲労の程度を表す情報を含むことを特徴とする方法。
【請求項８】
請求項３記載の方法において，前記ダイナミックな電荷レスポンス情報を，前記マトリクス中の，１つは論理値「０」，他の１つは論理値「１」の少なくとも１つの基準セルの対のダイナミックな電荷レスポンスを記録することで前記ダイナミックな電荷レスポンス情報を取得することを特徴とする方法。
【請求項９】
請求項７または８記載の方法において，前記制御回路デバイスが前記基準セルまたはアドレス指定されたメモリセルからの記録されたダイナミックな電荷レスポンスに対するランダムなおよび系統的なノイズの寄与の連続的または周期的な解析を実行し，該解析の結果を，読出し／書込みプロトコルを制御するためのアルゴリズムの入力データとして用いることを特徴とする方法。
【請求項１０】
請求項９記載の方法において，既知の論理状態にあるメモリ・セルから，および／または多数回アドレスされる単一のメモリ・セルから，および／または物理的に異なる場所の１組の類似しているメモリ・セルから記録されたダイナミックな電荷レスポンスの統計上の分布に基づいてノイズの寄与の前記解析を行うことを特徴とする方法。
【請求項１１】
請求項３記載の方法において，前記制御基準がダイナミックな電荷レスポンス情報に基づいており，ここで１個または複数個の前記電圧パルスの少なくとも１つが可変長のステップ電圧パルスであり，該パルスの長さが前記回路制御デバイスによって制御されることを特徴とする方法。
【請求項１２】
請求項３記載の方法において，前記制御基準がダイナミックな電荷レスポンス情報に基づいており，メモリ・デバイスの寿命の全体にわたる種々の時点において，論理値「０」および論理値「１」をそれぞれ表すセルの電荷レスポンスのプラト値σSATURATIONおよびσBACKGROUNDを前記回路制御デバイスが記憶することを特徴とする方法。
【請求項１３】
請求項３記載の方法において，前記制御基準がダイナミックな電荷レスポンス情報に基づいており，前記マトリックスの中の前記メモリ・セルの論理状態に関する決定に対して前記制御回路制御デバイスがσTH＝（σSATURATION＋σBACKGROUND）／２の大きさの閾値を発生することを特徴とする方法。
【請求項１４】
請求項３記載の方法において，メモリ・アレイの中のランダムに選択された位置において選定された１群のメモリ・セルのダイナミックな電荷レスポンスを記録することから取得されたダイナミックな電荷レスポンス情報を前記回路制御デバイスが用いることを特徴とする方法。
【発明の詳細な説明】
【０００１】
本発明は、残留分極を示す電気分極可能な材料、特にエレクトレット材料または強誘電体材料、を有するメモリ・セルのマトリックス・アドレスド・メモリ・アレイの書込み動作および読出し動作を実行する方法に関する。ここで、メモリ・セルの中に記憶された論理値がメモリ・セルの中の実際の分極状態によって表され、そしてアレイのメモリ・セルをアドレス指定するためのワード線路およびビット線路に電圧を加えることに応答してセルへの電荷の流れまたはセルからの電荷の流れを検出することによって決定され、およびこの電荷の流れの検出は具体的には前記分極可能な材料の中の分極の変化が原因で生ずる電荷の流れの成分を検出することに基づいており、および書込み動作および読出し動作が制御回路デバイスの制御の下で実行される。本発明はまた、前記方法を実行するための装置に関する。前記装置は、残留分極を示す電気分極可能な材料、特に強誘電体材料、を備えたメモリ・セルの少なくとも１つの受動マトリックス・アドレスド・メモリ・アレイを有する。ここで、メモリ・セルの中に記憶される論理値は個別に分離して選択することができるメモリ・セルの中の分極の状態によって表され、そしてアレイのメモリ・セルをアドレス指定するためにワード線路およびビット線路に電圧を加えることに応答して前記メモリ・セルへの電荷の流れまたは前記メモリ・セルからの電荷の流れを検出することによって決定される。前記電荷の流れの検出は具体的には、前記分極可能な材料の分極の変化が原因で生ずる電荷の流れの成分に基づいている。
【０００２】
現在は、強誘電体の薄膜に基づくメモリ・デバイスは、実用的なデバイスを実現することが可能になるという成熟のレベルに到達している。記憶されたデータの能動マトリックス・アドレス指定または受動マトリックス・アドレス指定を含む２つの主要な種類のデバイス・アーキテクチャが関係している。
【０００３】
能動マトリックス・アドレスド・アーキテクチャの場合、ビットの各々は、関連する専用のマイクロ回路を備えた強誘電体充填のコンデンサ構造体から成るメモリ・セルの中に記憶される。強誘電体材料は、典型的には、１ビットの情報を表す２つの安定状態の１つに分極される。このメモリ・デバイスは、１つのマトリックスの導電体の中に配置された多数個のこのようなセルを有する。典型的な場合には、このようなデバイスに用いられる強誘電体材料は無機物のセラミックス、例えばペロブスカイト(perovskite)である。
【０００４】
本発明が主として関連している受動マトリックス・アドレスド・アーキテクチャの場合、薄膜の強誘電体材料が２組の直交する電極の間にサンドイッチされ、そして交差する電極の重なり合っている領域のおのおのの中にコンデンサ状の構造体が形成される。このコンデンサ構造体の分極の状態として、１ビットが記憶される。このコンデンサ構造体は、要素メモリ・セルを構成する。セルのおのおのに接続されているものには能動回路は含まれていない。したがって、受動マトリックス・アドレス指定と呼ばれる。通常は、このアーキテクチャは具体的なヒステリシスの性質を有する強誘電体に応じて変化する。現在は、有機物に基づく数少ない強誘電体だけが実際に用いられる潜在性があると確認されている。この情報の読出しは典型的には破壊的である。すなわち、情報の読出しは電界を加えることによって行われるが、メモリ・セルの分極がこの読出し電界の方向に整列して起こってしまうからである。
【０００５】
多くの応用では、与えられた１つのメモリ・セルに対して多数回の読出し／書込みを実行することが好ましい。この場合には、分極可能な材料は分極の反転を強制的に繰り返し受け、そして最終的には疲労するであろう。疲労それ自身は、異なる種々の方法で現れる。最も目立つ現れ方は、抗電界力の増加や残留分極の低下およびスイッチングの低速化である。これらの現象はすべて、メモリ・デバイスでは非常に好ましくない。読出し工程を複雑にするまた別の現象は、刻印(imprint) である。セルが長い時間の間同じ分極状態（すなわち同じ論理状態）にあると、分極がその状態に「凍結」される傾向が進展することがあり、したがって、それを解除しそして他の分極状態にスイッチするためには、駆動電圧を増加しなければならいおよび／または駆動電圧を長時間加えなければならないことがある。
【０００６】
長さが固定された読出しパルスを用いた先行技術における読出しプロトコルは、セルのスイッチング速度と分極のレスポンスが疲労および／または刻印により進展する大きな広がりを考慮に入れなければならない。したがって、最悪の場合の処理計画を確実に実行できるために、パルスは高い電圧と長い継続時間とを有しなければならない。このことはいくつかの理由で好ましくない。電圧が高くなることはコストが高くなることおよび大きなスペースを要する駆動回路を必要とすることを意味し、そして消費電力が増大しおよび漏話が増大することを意味する。パルス長が長くなることは、データ・アクセス速度および転送速度が低下することを意味する。最後に、高い電圧の長いパルスを用いることはそれ自身は、原始の状態のセルまたは中程度に疲労しただけのセルに対してでも、疲労を加速することに寄与するであろう。
強誘電体のメモリ・デバイスからデータを読み出すための方法に関する関連する先行技術の具体的な例として、(Tamuraと他の) ＥＰ特許出願番号第 0 767 464Ａ2 号を参照することができる。この出願中特許は、強誘電体のメモリ・セルの論理状態の乱れを最小限にするために、メモリ・セルに加わる大きな電圧の偏位を避けるパルス電圧のプロトコルを加え、およびさらに、加えられるべき電圧パルスの時間的および振幅的な特性に関して読出し電圧のプロトコルは静的である。また、(Kurodaの）米国特許第5,487,0129号を参照することができる。この米国特許は、一定数の読出し動作／書込み動作がメモリ・セルに加えられた後、書込み電圧Ｖ0より高い分極電圧ＶPを加えることから成るリフレッシュの手続きを用いることを開示している。このことにより、強誘電体の分極の中で疲労誘起のリダクションを確実に除去することができ、そしてメモリ・セルの大きな分極値を確実に回復することができる。けれども、このようなリフレッシュの手続きは、例えば疲労が電荷の蓄積および浅い電荷のトラップによるドメインのピンニング(pinning)による場合のような、特別の場合にせいぜい適用可能であるであろうが、しかし深い電荷のトラップやベイカンシ(vacancy) の移動または電極における不可逆的な化学現象が関係している時のようにさらに複雑な場合には、このようなリフレッシュの手続きはあまり役に立たない。さらに、前記で説明した２つの文献はいずれも能動マトリックス・アドレス可能メモリ・デバイスにのみ関係しており、一方、書込み／読出しのプロトコルは受動マトリックス・アドレス可能メモリ・デバイスにも応用できるべきであることが好ましいであろう。
【０００７】
本発明の１つの主要な目的は、電気分極可能な材料、特に強誘電体、に基づくメモリ・デバイスの中にデータを読み出すおよび書き込む新規な方法を得ることである。この方法により、疲労をあまり生ずることなくそしてデータ速度が大きくおよび現在用いられている他の方法よりも駆動装置に対する要請が小さい方法によって、分極が調べられそして制御される。
【０００８】
前記の目的およびその他の利点や特徴は、本発明に従い、書込み動作または読出し動作の期間中の１個または複数個のメモリ・セルのダイナミックな電荷レスポンスを記録することにより、および書込みサイクルおよび読出しサイクルのおのおのの期間中の分極可能な材料の中の分極の程度を記録されたダイナミックな電荷レスポンスに依存する値におよび制御回路デバイスによって定められるように制限することにより、および実際の瞬間の電荷レスポンス情報に従って書込み動作または読出し動作を制御ことによって特徴づけられる方法により達成される。前記値は、ゼロよりも大きい値から、分極の飽和よりは小さくそしてメモリ・セルの論理状態を信頼性をもって検出することができる予め定められた基準と一致する上限にまでわたっている。
【０００９】
本発明による方法の好ましい１つの実施例では、メモリ・セルの記憶された論理値が１個または多数個の電圧パルスを加えることによって決定される。これらの電圧パルスの特性は、制御回路デバイスによって制御される。
【００１０】
この関連において、疲労および刻印誘起因子にメモリ・セルがさらされてきた記録に関して、そのメモリに対するアドレス指定の履歴を確立すること、および／または１個または複数個の基準セルまたは基準セルの対からおよび／またはマトリックスの中の１個または複数個のメモリ・セルまたはメモリ・セルの対からダイナミックな電荷レスポンス情報を取得すること、および予め定められた検出基準および／または１個または複数個の電圧パルスの特性を調整するために取得された電荷レスポンス情報を確立することが好ましい。ここでアドレス指定の履歴は、特定のメモリ・セルまたは特定のメモリ・セルの群に対する書込みサイクルおよび／または読出しサイクルの積算された数および／または刻印時間を含むことができる。またはダイナミックな電荷レスポンス情報は、メモリ・セルのそれまでの電荷レスポンスの振舞いの記録に関する情報を含むことができる。この時また、マトリックスの中の少なくとも１対の基準セルから、対のおのおのの中の１つのセルが論理値０を表しそして他の１つのセルは論理値１を表すダイナミックな電荷レスポンス情報が取得されることが好ましい。
【００１１】
本発明による方法において、前記基準セルまたはアドレスされたメモリ・セルから記録されたダイナミックな電荷レスポンスへのランダムなノイズの寄与および系統的なノイズの寄与の解析を、制御回路デバイスが連続的にまたは周期的に実行することが好ましい。ここで、読出し／書込みのプロトコルを制御するために、前記解析からの結果がアルゴリズムの中に入力データとして用いられる。それに加えて次に、多数回アドレスされる単一のセルから記録された電荷レスポンスの統計的な広がり、および／または類似であるがしかし物理的には異なる１組のメモリ・セルから記録されたダイナミックな電荷レスポンスの統計的な広がりに、ノイズの前記解析が基づいていることが好ましい。
【００１２】
制御基準がダイナミックな電荷レスポンス情報に基づいている本発明による方法の１つの実施例では、１個または複数個の前記電圧パルスの少なくとも１つが可変長のステップ電圧パルスで前記長さが前記制御回路デバイスによって制御されることが利点であり、および／またはメモリ・デバイスの寿命にわたっての種々の時点において論理値「０」および論理値「１」をそれぞれ表すセルの中の電荷レスポンスのプラト値σSATURATIONおよびσBACKGROUNDを前記制御回路デバイスが記録することが利点であり、および／または前記マトリックスの中の前記メモリ・セルの論理状態に関する決定のためにσTH＝（σSATURATION＋σBACKGROUND）／２の大きさの閾値を前記制御回路デバイスが発生することが利点である。また別の実施例では、メモリ・アレイの中のランダムに選択された位置において選定された１群のメモリ・セルのダイナミックな電荷レスポンスを記録することから取得された電荷レスポンス情報を制御回路デバイスが用いる。
【００１３】
前記の目的およびその他の利点および特徴はまた、本発明による装置により達成される。前記装置は、書込み動作または読出し動作の期間中に１個または複数個のメモリ・セルのダイナミックな電荷レスポンスを記録しおよび読出しサイクルおよび書込みサイクルのおのおのの期間中の前記分極可能な材料の中の分極の変化の程度を定められた値に制限するために電圧の前記印加を調整する回路と、実際の瞬間の電荷レスポンスにより前記書込み動作および読出し動作を制御する回路とを有する。前記値は、ゼロより大きい値から、分極の飽和の大きさよりも小さな上限にまでわたっている。
【００１４】
本発明による装置の好ましい実施例では、メモリ・アレイは既知の論理状態を有する基準セルを備えている。この時、基準セルは対で配置され、その１つが論理値「０」を表しそして他の１つが論理値「１」を表すことが好ましい、または基準セルがアレイにわたって配置されることが好ましい。
【００１５】
この両方の場合に本発明により、前記アレイの中のメモリ・セルの指定された群が同じパターンの分極の履歴およびスイッチングにさらされることによる疲労および刻印の進展を追跡するために、前記基準セルの中の選定されたセルが割り当てられ、そして次にメモリ・セルのこの群がアレイの中の１個または多数個のワード線路またはビット線路の上に配置されることが好ましい。
【００１６】
次に、添付図面を参照して本発明を詳細に説明する。
【００１７】
本発明を最も良く理解するために、特定の実施例を説明する前に本発明を実現するのに関係のある全体的な背景および全体的な物理原理を下記で簡単に説明する。
【００１８】
図１ａは、強誘電体のメモリ・セルの分極レスポンス、すなわち、その論理値「０」状態または論理値「１」状態を定める一般的な分極曲線を示した図である。この図は下記の説明に対する基礎知識を提供する。
【００１９】
図１ａでは、読み出されるべきメモリ・セルには最初は電界が加えられていない休止状態にあると仮定され、そしてセルの中の強誘電体材料はそのセルに割り当てられた論理値に応じて分極軸に沿った＋ＰR位置または−ＰR位置のいずれかによって特徴づけられる分極状態にあると仮定される。先行技術に従い、セルがこれらの状態のいずれにあるかを確認にすための読出し操作は、電圧＋ＶSWITCHを有する読出しパルスをセルに加えることが必要であろう。この電圧＋ＶSWITCHは、このメモリ材料を飽和領域に、すなわち、ヒステレシス曲線の閉じていてほぼ線形である領域に駆動するのに十分である余裕量だけ、そのメモリ材料の抗電界力(coercive field)に対応する電圧ＶCを越えている。もしセルが＋ＰR状態に前もってあるならば、セルをそれまでのように＋ＰR状態にしたまま、少量の電荷がセルに／セルから流れるだけであるであろう。図１ａでは、この少量の電荷の流れは量Ｐ＾によって示されている。けれども、このセルが最初−ＰR状態にあったならば、分極が反転し、それに伴ってセルと電極との間に大きな電荷の転送があるであろう。図１ａでは、この電荷の流れは量Ｐ*によって示されている。したがって、転送される電荷の量を監視することにより、セルの論理状態が判定される。この手続きはセルのメモリの内容を破壊するから、メモリ・デバイスの中の同じ選定されたセルまたは他の選定されたセルに、分離したパルス・サイクルを加えなければならなく、それによって、そのセルの論理状態が読み出されたセルのオリジナルの値（読み出し以前の値）に設定される。
【００２０】
本発明は全体的にはヒステレシスすなわち残留分極を示す電気分極可能なすべての材料に応用することができるけれども、下記の説明を明確にしそして簡単にするために、受動マトリックス・アドレス指定アーキテクチャに用いられる強誘電体材料について説明する。
【００２１】
本発明により、与えられたメモリ・セルに対する電流が制御されるが、その際、読出し動作の期間中の分極の変化が飽和分極の大きさよりも小さいように、しかしそのセルの論理状態に関して決定を行うのに十分であるように制御が行われる。典型的な場合には、着目しているメモリ・セルにステップ電圧が加えられ、そしてそのセルの中の分極のレスポンスがそのセルに運ばれる電流により監視される。この電圧は次のいずれかの場合、すなわち
ａ）一定の電荷蓄積時間が経過した時、
ｂ）一定の蓄積電荷が検出された時、
にオフにされる。
【００２２】
このことは典型的は、スイッチ可能な分極の一部分だけがスイッチされた時点において起こるであろう。この方法により、次のようないくつかの利点が実現される。
【００２３】
−  強誘電体材料が部分的な分極反転だけを行い、それにより材料の疲労は小さい。
【００２４】
−  読出しが起こるたびに部分的に破壊されるだけであるから、データの復元が必要になる前に１つの与えられたセルに対して複数回の読出しを行うことができる。
【００２５】
−  論理状態に関する決定を早期に行うことができ、それにより読出し工程をスピード・アップすることができる。
【００２６】
−  読出し動作により分極が損失することを復元（「ライト・バック(write-back)」）することは、復元が読出しのおのおのの後または複数回の読出し後のいずれかで行われるかには関係なく、ビットの読出し当たりに要求される電荷転送の量は非常に小さい。
【００２７】
前記で説明した方式における決定的な要素は、読出しモードにおける電荷蓄積時間を正しく選定することである。１つの与えられたセルに対して、この時間は典型的にはセルが疲労した場合には増大し、そしてそれに応じて読出しパルス作用のプロトコルを調整することが必要になる。蓄積時間を定める予測モードまたは監視モードのいずれかを用いることができる。
【００２８】
予測モードの場合には、デバイスの記録された使用に関するデータから疲労の程度を予測するプログラムに従って、蓄積時間が調整される。疲労の進展に影響する重要なすべてのパラメータ、例えば温度履歴やセル間の製造公差およびデバイス間の製造公差、を考慮に入れるために、この蓄積時間の調整はエラー余裕度を有しなければならない。
【００２９】
監視モードの場合には、セル・レスポンス（スイッチング速度）の進展がデバイスの寿命にわたって監視され、そしてその結果を用いてパルス作用のプロトコルが、特に電荷蓄積時間が調整される。本発明の１つの好ましい実施例では自己診断方式を有している。この自己診断方式では、これらのメモリ・セル自身の環境条件および動作条件に密接に整合している環境条件および動作条件にある基準セルによって、これらのメモリ・セルの条件および時間的進展が持続的に監視される。
【００３０】
本発明の全体的な背景に関する前記の説明において暗黙のうちに仮定されていることは、電荷の転送が読出しサイクルまたは書込みサイクルのおのおのの中でほぼ完了することであり、そして読出し／書込みの工程のダイナミックな特徴が無視されていたことである。関与する強誘電体に応じて、分極の反転速度は広い範囲内で変わることができる。無機物型の強誘電体の典型的なスイッチング速度は、有機物型またはポリマ型の強誘電体のスイッチング速度よりも数桁も速い。先行技術は総体でのスイッチング時間を主として強調していて、無機物型の強誘電体を大いに注目していた。そかしその一方、スイッチングの際の遷移の詳細については、読出し／書込みの動作の可能な調査に関連してはほとんどまたは全く注目されなかった。無機物型の強誘電体よりも典型的には非常に遅いスイッチングを行う有機物型またはポリマ型の強誘電体を組み込んだメモリ・デバイスが出現して、そのダイナミックな振舞いは総合的なデバイス速度に影響する１つの重要な因子になる。同時に、この遅いスイッチングは新規な読出し／書込み方式に対する好機を提供する。それは、時間のスケールが長くなるからであり、そして遷移相の期間中に介在することが容易になるからである。
【００３１】
図２ａおよび図２ｂは、ポリマ強誘電体を含むメモリ・セルに対するダイナミック・レスポンスを示した図である。セルはステップ電圧ＶS＝20Ｖを受けており、そしてステップ・パルスが開始した後、蓄積された電荷密度σ、すなわち強誘電体と電極との間の界面の単位面積当たりに転送される電荷、に対する時間発展が記録された。図には、２組の曲線が示されている。それぞれの図の上側の３つの曲線を含む第１の組では、セルは論理状態「１」から論理状態「０」にスイッチされて、分極の反転を実行し大きな電荷の転送を行う。それぞれの図の下側の密接した群の３つの曲線を含む第２の組では、セルはステップ電圧が加えられる前に既に論理状態「０」にあり、そして誘電体の小さな誘電変位電荷レスポンスだけが観察された。これらの曲線の組のおのおのは、原初の状態すなわち疲労のない状態にあったセルを有する、またはサイクルのおのおのの中で分極の完全な反転を有する106回または107回の読出し／リフレッシュのサイクルによって疲労しているセルを有するのいずれかである。
【００３２】
図から分かるように、初期の電流の急増と、その後に電流がゼロに向かう漸近的な減少がある、すなわち、電荷密度σがゼロから急速に増大しそしてプラトに到達する。この遷移はスイッチングの場合（すなわち、論理状態「１」→「０」の場合）よりも非スイッチングの場合（すなわち、論理状態「０」→「０」の場合）において非常に急速である。そして電荷密度σに対する漸近値は後者（σSATURATION）の場合よりも前者（σBACKGROUND）の場合に小さい。疲労それ自身は、低いプラトσSATURATION（すなわち、低いＰR）および遅い遷移として現れる。そして疲労はスイッチングの場合に明らかに最も顕著である。新しいセルの中で最大分極の50％に到達する時間は〜１μｓであるが、しかし疲労したセルの場合には 100μｓを要することがある。
【００３３】
本発明により、データの読み出しの実行は、電圧パルス、典型的には電圧ステップ、を加えることによって行われ、そしてこのパルスが開始された後の一定の時点において電荷密度σが定められた一定の閾値を越えるかまたは越えないかを検出することにより行われる。長い遅延時間の後においても、もしセルが最初に「０」論理状態にあるならばこの閾値は到達されないであろうが、しかしもしセルが最初に「１」論理状態にあるならばこの閾値は越えられるであろう。セルが最初に「１」論理状態にある場合、このレベルが到達されるとすぐにメモリ・セルに加わる読出し電圧パルスが取り除かれる。
【００３４】
このことは次の例によって示すことができる。着目しているデバイスが図２ａおよび図２ｂに示されているような特性を有する個別のメモリ・セルを含んでいると仮定する。図から分かるように、セルが「０」状態にある場合には、蓄積され転送された電荷は（ 0.5μｓ以内に）約σBACKGROUND＝２μＣ／ｃｍ2にまで急速に増大し、そしてその点から以後は実質的に不変のままとどまる。けれども、セルが「１」状態にある場合には、蓄積され転送された電荷はこの点の後も急速な増大を続け、新しいセルの場合には約８μｓの後σSATURATION＝ 8.5μＣ／ｃｍ2に達する。疲労したセルの場合には、この立ち上がりはそれ程急速ではなくそして最終の値は低いが、しかし「０」状態のセルからの違いは明確である。
【００３５】
判別する１つの基準として、もし読出しパルスの開始の後の一定の時刻τTHにおけるσが一定の閾値を越えるならば、例えばσ≧σTH＝７μＣ／ｃｍ2であるならば、セルは「１」状態にあるとして定めると規定することができる。この閾値は、最初に「０」状態にあるセルによって到達される最大値、この場合にはσBACKGROUND＝２μＣ／ｃｍ2、を十分に越えるように選定されなければならない。図２ｂから、「１」状態からσTHに到達するための電荷蓄積時間τTHは原始のセルに対して約４μｓであり、そして106サイクル疲労したセルに対して８μｓであり、そして107サイクル疲労したセルに対して80〜100 μｓであることが分かる。完全なスイッチングと固定された電荷蓄積時間とに頼る先行技術に従い、最悪の場合には、すなわち疲労したセルでは、スイッチングの遷移が完了することを許容するために、電荷蓄積時間を十分に長く定めなければならないであろう。したがって、読出しパルスを１μｓよりはむしろ50〜100 μｓの範囲に選定しなければならないであろう。けれども本発明により、蓄積された電荷密度が閾値σTHに到達した時読出しパルスが停止され、そして論理状態「１」がセルに割り当てられる。一定の定められた時間間隔τ＞＞τTHの期間中にもしこの閾値が到達されないならば、着目しているセルは論理状態「０」にある。
【００３６】
前記の方式は、読出しパルスを常にできるだけ短く保ちながらそして定められた閾値基準と一致して、セルのレスポンスが疲労により遅くなる時読出しパルスを自動的に長くされることを意味する。このことにより、次の利点が得られる。
【００３７】
−  第１に、読出し速度において、先行技術の完全スイッチング方式を越えた利得が得られる。
【００３８】
−  第２に、もしデータが同じセルにライト・バックされるならば、小さな分極の反転が関与し、そして読出しサイクルの場合と同一の基準でライト・バック・サイクルを短くすることができる。刻印効果（すなわち、セルの中の強誘電体材料に１つの論理状態が一定の時間の間存在した場合、その論理状態がそのセルの強誘電体材料に刻み込まれる傾向）は、材料と動作条件に応じて、ライト・バック時間をさらに短くすることができる。
【００３９】
−  第３に、分極のスイッチングと電界にさらされることが最小限にされるから、完全スイッチング方式よりも疲労は全体的に非常にゆっくりと進行するであろう。ポリマ強誘電体に関連したデバイスを検査したところによると、本発明によるダイナミックな読出しは、完全な分極反転を用いた先行技術のスイッチングのプロトコルに比べて、疲労に対する抵抗力（受入れ可能な信頼レベルを保った読出し／ライト・バック・サイクルの総数）の大きさが数桁も増大することが示された。
【００４０】
−  第４に、σSATURATION＞＞σBACKGROUNDである時、ライト・バック・サイクルのおのおのの間の多数回の読出しサイクルが可能である。
【００４１】
１つの好ましい実施例、すなわちメモリ・セル・レスポンスの自己診断的決定を次に詳細に説明する。前記で説明したように、電荷蓄積時間はセルの疲労と共に増大しなければならない。理想的には、メモリ・デバイスの中のセルのおのおのはそのセルに対して最適に調整された読出しパルスでもって読み出されなければならない。このことは困難である。その理由は、製造の公差と疲労／刻印の履歴にとより、レスポンス特性がセルごとに変化するであろうからである。特に疲労／刻印の履歴は、疲労と刻印が個別のセルが経験する読出し／書込みサイクルの総数に関係するだけでなく、電圧ストレス（振幅／極性／継続時間）とその寿命の期間中にセルが受ける温度のような他の因子との複合効果にも関係するので、セルごとに時間と共に進展する非常に大きな変動を生ずることがある。
【００４２】
したがって、読出しパルスの調整に対する予測方式は、セルの性質が時間および使用と共に広がっていくことを許容するので、全体的にいえば比較的に精密ではないであろう。またはそれとは異なって、セルの積算された疲労の軌跡を保持するために提供される大幅なリソースをデバイスの中に割り当てなければならない。このタスクは、同程度の疲労の履歴を有するセルを群またはブロックで識別することができるように、デバイスの中のセルの総数の中で摩耗度を分類するプロトコルによって単純化することができる。
【００４３】
監視方式すなわち自己診断方式は、多くの場合に好ましい方式であるであろう。その基本原理は、簡単に言えば、図３を参照して次のように言うことができるであろう。メモリ・セルの行またはクラスタのおのおのに対して、２つの基準セルが用いられる。その１つのセルは「１」状態に分極し、そして他の１つのセルは「０」状態に分極している。これらの２つのセルは疲労を誘起する影響の下におかれる、特にこれらの２つのセルが割り当てられるメモリ・セルの行またはクラスタを表す分極のスイッチングの影響の下におかれる。基準セルを用いる読出し動作の２つのモードが、ここで特に監視されるであろう。
【００４４】
ｉ）  メモリ・デバイスの動作寿命にわたって、それから閾値σTHが定められそして記憶されそして更新されるσSATURATIONおよびσBACKGROUNDの進展を追跡するために基準セルが用いられる。それに加えて、その状態にあるセルに対してσTHに到達する関与する電荷蓄積時間τTHが確立される。読出しサイクルの期間中、メモリ・セルからの信号が時刻τTHにおける閾値レベルと比較され、そしてセルの論理状態が判定される。この方式に従う１つの種類の実施例では、中央値すなわちσTH＝（σSATURATION＋σBACKGROUND）／２が閾値として用いられる。
【００４５】
このモードは基準セルを飽和に駆動することを意味するから、それらは典型的には、分離したサンプル・サイクルでまたは延長された読出しパルスを含む読出しサイクルでのいずれかで、周期的にサンプルされるであろう。
【００４６】
ｉｉ）  読出し動作のおのおのの期間中、「０」基準セルと「１」基準セルとの両方が読出しパルスを受け、そしておのおのに転送されたそれぞれの電荷密度σ0（τ）およびσ1（τ）が、読出しパルスの開始後に経過する時間τの関数として監視される。図２に示されているように、これらの２つの間の差（σ0（τ）−σ1（τ））はゼロから出発して時間と共に増大し、そして最終的に値（σSATURATION−σBACKGROUND）に到達する。一定の時刻τTHにおいて、この差はノイズおよびセル間の変動が存在しても信頼性をもって検出することができる一定のレベルに到達する。そしてこの到達した時刻に読出しパルスが終止し、そしてこれらの基準セルと関連するメモリ・セルの行またはクラスタのセンス増幅器が読み出される。この時点における記録された値σ0（τTH）およびσ1（τTH）は、論理状態決定工程に対する入力パラメータとして利用可能である。
【００４７】
前記のｉ）の場合とｉｉ）の場合との両方において、読出しパルスの長さτTHはセルの疲労と共に自動的に増大し、そして同時に一定の予め定められた検出および判別の基準と矛盾しないように短く保たれる。このデバイスの使用目的により、信頼の異なるレベルに適合するようにこの検出および判別の基準を選定することができる。
【００４８】
ｉ）の場合およびｉｉ）の場合により、下記で説明される異なる利点および異なる欠点が提供される。
【００４９】
ｉ）の場合
利点：パラメータσSATURATIONおよびσBACKGROUNDの進展に関する直接の情報が得られる。
【００５０】
欠点：分離したパルス・サイクルが必要である。
【００５１】
ｉｉ）の場合
利点：分離したパルス・サイクルを必要としないで実施することができ（しかし、基準セルは読出しサイクルの開始時に正しい論理状態になければならない）、そして基準セルに代表的なパルス作用の疲労を加える。
【００５２】
欠点：閾値パラメータ／判別パラメータをリアルタイムで発生することができる回路を必要とする。「単一のショット」の用法では、すなわち着目しているセルのクラスタまたは行の中のデータが一度だけまたは長い間隔で読み出される時、このモードで得られる判別パラメータは取り込まれた単一のサンプリングのイベントの中の全ノイズを反映するであろう。
【００５３】
基準セルを用いる読出し回路の物理的な設置は、多くの方法で達成できることは当業者には明らかである。図３には、メモリ・セルのマトリックス・アドレス可能アレイを有し、および本発明の方法によりそれに書込み動作および読出し動作を実行することができる装置が示されている。図３に示された装置は、一見したところ受動アドレス可能アレイとして表現されているがそれに限定されるわけではなく、メモリ・セルのマトリックス・アドレス可能アレイもまた能動マトリックス・アドレス指定である、すなわち、スイッチング・トランジスタを有するメモリ・セルを備えていることを理解しなければならない。図３に示されている基本的な方式は、前記で説明したｉ）およびｉｉ）の両方の種類の動作モードと関連して用いることができる。ここでは、基準セルは、１つが「０」セルを有しそして他の１つが「１」セルを有する専用の２個の垂直アドレス指定線路（「ビット線路」）の上に配置される。読出しサイクルでは、同時に水平な線路（「ワード線路」）に読出しパルスが加えられ、そしてアドレスされた水平線路とそれに交差する垂直線路との間の交差点にあるセルに流れ込む電荷が、このマトリックスの下の方に示された回路によって監視される。したがって、与えられた水平線路のおのおのの上のメモリ・セルはその同じ線路の上の基準セルの対をそれらと関連づける。
【００５４】
もちろん、基準セルを備えたさらに多数個のビット線路を、メモリ・マトリックス全体にわたって間隔をもって付加することができる。一定の場合には、対よりはむしろ単一の「１」または「０」の基準ビット線路を用いると利点を得ることができる、または基準セルはビット線路の全長よりはすくなくを占有することができる、また単一のセルにまでをも占有することができる。基準セルがビット線路よりはむしろワード線路に沿って配置される時、後者の場合があてはまる。この後者の場合は、本発明の１つの変形である。
【００５５】
図３は、基準ビット線路と基準信号検出器との間のハード・ワイヤリングを示している。けれども、多重化および信号の経路を定めることにより、マトリックスの中の任意の位置に基準ビット線路を定めることができる。したがって、メモリ・デバイスの寿命にわたってマトリックスの中の位置から位置へ移動する可能性を有して、メモリ・デバイスの正規の使用の期間中に疲労および刻印を受けてきたメモリ・マトリックスの領域の中に基準セルを確立することは多くの場合に利点があるであろう。このように、現実のデータは読出し決定工程に対して常に利用可能であるであろう。
【００５６】
説明を簡単にするために、マトリックスの中のセルにデータを書き込むための回路は図３には示されていない。読出しサイクルの直後に読出しサイクルで決定されたのとほぼ同じ長さのパルスでもって、破壊的に読み出されたデ−タを保持するためのライト・バックを行うことができる、またはセルの中の分極のレベルが多数回の読出しの結果として低い値に到達するまでそれを延期することができる。この後者の場合には、さらに長いライト・バック・パルスが要求されるであろう。
【００５７】
信頼できる基準データを得るためには、着目している実際のメモリ・セルについてよく似た用法パターンでわずかの統計的な広がりを有することを許容するために、メモリ・デバイスの中の基準セルの数は明らかに十分に大きくなければならない。けれども、基準セルへのリアル・エステート(real estate) と専用の回路を大きく割当てることは、デバイスの中の他のメモリおよび他の処理機能と競合するであろう。実際に、限定された数の基準セルが、物理的に近接することができる非常に多数個のメモリ・セル（例えば、クラスタの中で）が基準セルに関連するであろう、または相互に類似した種類の読出しおよび書込みを経験する１組のメモリ・セルに連結されることができるであろう。後者は、例えば、物理的に相互に必ずしも近接していないセル、または行の全体が一度に読み出されるアドレス指定・マトリックスの中の１行のセル、を有するメモリ・デバイスの中の１つの与えられたセクタであることができる。
【図面の簡単な説明】
【図１ａ】  強誘電体材料の一般的な分極ヒステリシス曲線を示した図。
【図１ｂ】  受動マトリックス構成のワード線路およびビット線路に接続されたメモリ・セルの概要図。
【図２ａおよび図２ｂ】  原始の状態および疲労した状態の強誘電体材料を有するテスト・セルの中の分極の低い時間分解能および高い時間分解能におけるステップ・レスポンスの時間進展を示した図。
【図３】  本発明によるメモリ・セルからのデータの読み出しのための回路の１つの例の概要図。
【図１ａ】
0004542744.tif 000002
【図１ｂ】
0004542744.tif 000003
【図２ａ】
0004542744.tif 000004
【図２ｂ】
0004542744.tif 000005
【図３】
0004542744.tif 000006