(57)【特許請求の範囲】
【請求項１】
第１の方向に延在する複数の第１のワード線と、
前記第１の方向に延在し、前記複数の第１のワード線と交互に配置された複数の第２のワード線と、
前記第１の方向と交差する第２の方向に延在する複数のビット線と、
前記第１のワード線及び前記第２のワード線の両側において、前記第１の方向に交互に配列された複数の素子領域と、
前記複数の素子領域にそれぞれ接続され、前記第１のワード線により駆動される複数の第１の強誘電体キャパシタと、
前記複数の素子領域にそれぞれ接続され、前記第２のワード線により駆動される複数の第２の強誘電体キャパシタと、
を備え、
前記複数の素子領域は、前記第１のワード線と前記第２のワード線との間にそれぞれ配列され、前記複数の素子領域のそれぞれは前記複数のビット線のいずれかと交差して配置され、
前記第１のワード線及び前記第２のワード線はそれぞれ、前記第１の方向に延在する幹線と、前記幹線から分岐し、当該幹線に隣接する複数の素子領域を亘って配置された複数の支線とを有し、
前記複数の素子領域のそれぞれは、前記第１の方向の一方の端部及び他方の端部を有し、前記一方の端部には前記第１のワード線が接続され前記他方の端部には前記第２のワード線が接続され、
前記一方の端部及び前記他方の端部は、前記一方の端部が前記第１のワード線の前記幹線に接近するとともに前記他方の端部が前記第２のワード線の前記幹線に接近するように、前記第２の方向に互いに反対側へずれて配置され、
前記複数の素子領域のそれぞれにおいて、前記一方の端部及び前記他方の端部における前記第２の方向の幅は、当該一方の端部と当該他方の端部との間の中間部における前記第２の方向の幅よりも狭いことを特徴とする強誘電体メモリ装置。
【請求項２】
前記複数の素子領域のそれぞれにおいて、前記一方の端部に前記第１の強誘電体キャパシタが接続され、前記他方の端部に前記第２の強誘電体キャパシタが接続されたことを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項３】
前記第１のワード線及び前記第２のワード線は、隣接する複数の素子領域の間を屈曲して前記第１の方向に延在することを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項４】
前記第１のワード線の前記幹線は、前記第２のワード線の前記複数の支線の端部と所定距離を隔てて配置されるように当該端部から離れる方向に屈曲しており、
前記第２のワード線の前記幹線は、前記第１のワード線の前記複数の支線の端部と所定距離を隔てて配置されるように当該端部から離れる方向に屈曲していることを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項５】
複数の前記第１の強誘電体キャパシタ及び複数の前記第２の強誘電体キャパシタに接続された複数のプレート線をさらに備えたことを特徴とする請求項１から４のいずれか１項記載の強誘電体メモリ装置。
【請求項６】
所定の素子領域に接続された第１の強誘電体キャパシタは、当該所定の素子領域に隣接する第２のワード線を挟んで当該所定の素子領域に隣接する他の素子領域に接続された第２の強誘電体キャパシタと同一のプレート線に接続されたことを特徴とする請求項５記載の強誘電体メモリ装置。
【請求項７】
各プレート線は、前記第１の方向に延在しており、各第１のワード線の両側に配列された複数の素子領域に接続された複数の第１の強誘電体キャパシタ及び複数の第２の強誘電体キャパシタに接続されていることを特徴とする請求項５記載の強誘電体メモリ装置。
【請求項８】
各プレート線は、前記第１の方向と交差する第２の方向に延在しており、第１のワード線と第２のワード線との間に設けられた第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに交互に接続されたことを特徴とする請求項５記載の強誘電体メモリ装置。
【請求項９】
第１のワード線、第２のワード線及び第３のワード線と、
第１のプレート線及び第２のプレート線と、
第１のビット線及び第２のビット線と、
ゲートが前記第１のワード線に接続され、ソース及びドレインの一方が前記第１のビット線に接続された第１のトランジスタと、
ゲートが前記第３のワード線に接続され、ソース及びドレインの一方が前記第１のビット線に接続された第２のトランジスタと、
ゲートが前記第１のワード線に接続され、ソース及びドレインの一方が前記第２のビット線に接続された第３のトランジスタと、
ゲートが前記第２のワード線に接続され、ソース及びドレインの一方が前記第２のビット線に接続された第４のトランジスタと、
一方端が前記第１のトランジスタのソース及びドレインの他方に接続され、他方端が前記第１のプレート線に接続された第１の強誘電体キャパシタと、
一方端が前記第２のトランジスタのソース及びドレインの他方に接続され、他方端が前記第２のプレート線に接続された第２の強誘電体キャパシタと、
一方端が前記第３のトランジスタのソース及びドレインの他方に接続され、他方端が前記第２のプレート線に接続された第３の強誘電体キャパシタと、
一方端が前記第４のトランジスタのソース及びドレインの他方に接続され、他方端が前記第１のプレート線に接続された第４の強誘電体キャパシタと、
を備え、
前記第１及び第２のトランジスタは、互いに第１の方向に隣接して、前記第１のワード線と前記第３のワード線との間の第１の素子領域に設けられ、
前記第３及び第４のトランジスタは、互いに前記第１の方向に隣接して、前記第１のワード線と前記第２のワード線との間の第２の素子領域に設けられ、
前記第１から第３のワード線はそれぞれ、前記第１の方向に延在する幹線と、前記幹線から分岐し、対応するトランジスタのゲートに接続される複数の支線とを有し、
前記第１及び第２のビット線は前記第１の方向と交差する第２の方向に延在し、
前記第１の素子領域における前記第１及び第２のトランジスタの部分は、前記第１のトランジスタが前記第１のワード線の前記幹線に接近するとともに前記第２のトランジスタが前記第３のワード線の前記幹線に接近するように、前記第２の方向に互いに反対側へずれて配置され、
前記第２の素子領域における前記第３及び第４のトランジスタの部分は、前記第３のトランジスタが前記第１のワード線の前記幹線に接近するとともに前記第４のトランジスタが前記第２のワード線の前記幹線に接近するように、前記第２の方向に互いに反対側へずれて配置され、
前記第１及び第２の素子領域のそれぞれにおいて、前記第１の方向の一方の端部及び他方の端部における前記第２の方向の幅は、当該一方の端部と当該他方の端部との間の中間部における前記第２の方向の幅よりも狭いことを特徴とする強誘電体メモリ装置。
【請求項１０】
請求項１から９のいずれか１項記載の強誘電体メモリ装置を備えたことを特徴とする表示用駆動ＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置及び表示用駆動ＩＣに関する。
【背景技術】
【０００２】
従来の強誘電体メモリとして、特開２００２−１７０９３５号公報（特許文献１）に開示されたものがある。上記従来の強誘電体メモリは、所定のビット線に接続される活性領域が当該ビット線に沿って一列に配置されている。
【特許文献１】特開２００２−１７０９３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来の強誘電体メモリは、ビット線の長さが長くなってしまい、強誘電体メモリのサイズが大きくなってしまうという問題が生じていた。
【０００４】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び表示用駆動ＩＣを提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明の第１の形態によれば、第１の方向に延在する第１のワード線と、第１のワード線の両側に、第１の方向に配列された複数の素子領域と、複数の素子領域にそれぞれ接続され、第１のワード線により駆動される複数の第１の強誘電体キャパシタと、を備えたことを特徴とする強誘電体メモリ装置を提供する。
【０００６】
上記形態によれば、各ワード線がその両側に配列された複数の素子領域に接続された第１の強誘電体キャパシタを駆動するので、第１の方向と交差する第２の方向における長さが短い強誘電体メモリ装置を提供することができる。特に、上記形態によれば、ビット線の両側に複数の素子領域が配列された強誘電体メモリ装置と比して、第２の方向における長さを短くすることができる。
【０００７】
上記強誘電体メモリ装置は、複数の第１のワード線と、第１の方向に延在し、複数の第１のワード線と交互に配置された複数の第２のワード線と、複数の素子領域にそれぞれ接続され、第２のワード線により駆動される複数の第２の強誘電体キャパシタと、をさらに備え、複数の素子領域は、第１のワード線と第２のワード線との間にそれぞれ配列されることが好ましい。
【０００８】
上記形態によれば、所定の素子領域には少なくとも２つの強誘電体キャパシタが接続され、さらに、各強誘電体キャパシタを駆動するワード線は、当該所定の素子領域の両側に配置されるので、集積度が高く、かつ、第２の方向における長さが短い強誘電体メモリ装置を提供することができる。
【０００９】
上記強誘電体メモリ装置において、各素子領域は、第１の方向において、第１の強誘電体キャパシタが接続された一方の端部、及び、第２の強誘電体キャパシタが接続された他方の端部を有することが好ましく、また、複数の素子領域は、第１の方向において、第１のワード線及び第２のワード線の両側において交互に配列されることが好ましい。
【００１０】
上記形態によれば、複数の素子領域が各第１のワード線と各第２のワード線との間において、第１の方向に交互に配列されるので、第２の方向における素子領域間の距離がさらに短くなり、第２の方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【００１１】
上記強誘電体メモリ装置において、各素子領域は、平面視において段差状を成しており、各素子領域において、一方の端部及び他方の端部の幅は、当該一方の端部と当該他方の端部との間の中間部の幅よりも狭く、第１のワード線及び第２のワード線は、隣接する複数の素子領域の間を屈曲して第１の方向に延在することが好ましい。
【００１２】
上記形態によれば、第２の方向における素子領域間の距離をさらに縮めることができるので、第２の方向における長さがさらに短い強誘電体メモリ装置を提供することができる。また、上記形態によれば、素子領域においてトランジスタのチャネルが形成される中間部の幅を広くとることができるので、第２の方向における長さを短くしたとしても、素子領域に形成されるトランジスタの駆動能力を十分に確保することができる。ひいては、強誘電体キャパシタへの十分なアクセス速度を確保することができる。
【００１３】
上記強誘電体メモリ装置において、第１のワード線の片側に配置された素子領域において、一方の端部及び他方の端部は、第１の方向と交差する第２の方向に互いにずれて配置されており、第１のワード線の他の片側に配置された素子領域において、一方の端部及び他方の端部は、第２の方向と反対方向に互いにずれて配置されていることが好ましい。
【００１４】
上記形態によれば、第２の方向における素子領域間の距離をさらに縮めつつも、素子領域に十分な幅を持たせることができるので、素子領域に形成されるトランジスタの駆動能力を十分に確保することができる。ひいては、強誘電体キャパシタへの十分なアクセス速度を確保することができる。
【００１５】
上記強誘電体メモリ装置において、第１のワード線及び第２のワード線は、隣接する複数の素子領域の配置及び形状に応じて屈曲していることが好ましい。
【００１６】
上記形態によれば、各ワード線を屈曲させるので、第２の方向における素子領域間の距離をさらに縮めることができるので、第２の方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【００１７】
上記強誘電体メモリ装置において、第１のワード線及び第２のワード線は、第１の方向に延在する幹線と、幹線から分岐し、当該幹線に隣接する複数の素子領域を亘って配置された複数の支線と、を有することが好ましい。また、上記強誘電体メモリ装置において、第１のワード線は、第２のワード線の複数の支線の配置に応じて、さらに屈曲しており、第２のワード線は、第１のワード線の複数の支線の配置に応じて、さらに屈曲していることが好ましい。
【００１８】
上記形態によれば、第２の方向における素子領域間の距離をさらに縮めることができるので、第２の方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【００１９】
上記強誘電体メモリ装置は、複数の第１の強誘電体キャパシタ及び複数の第２の強誘電体キャパシタに接続された複数のプレート線をさらに備えることが好ましい。
【００２０】
上記形態によれば、各プレート線に接続された第１の強誘電体キャパシタ及び第２の強誘電体キャパシタは、互いに異なるワード線によって駆動されることとなるので、第２の方向における長さを短くしつつ、所望の強誘電体キャパシタにアクセス可能な強誘電体メモリ装置を提供することができる。
【００２１】
上記強誘電体メモリ装置において、複数の素子領域は、第１の方向において、第１のワード線及び第２のワード線の両側に交互に配列されており、所定の素子領域に接続された第１の強誘電体キャパシタは、当該所定の素子領域に隣接する第２のワード線を挟んで当該所定の素子領域に隣接する他の素子領域に接続された第２の強誘電体キャパシタと同一のプレート線に接続されることが好ましい。
【００２２】
上記形態によれば、各プレート線に接続された第１の強誘電体キャパシタ及び第２の強誘電体キャパシタは、互いに異なるワード線によって駆動する構成において、各プレート線を略直線状に設けることができるので、プレート線の負荷を低減させることができる。
【００２３】
上記強誘電体メモリ装置において、各プレート線は、第１の方向に延在しており、各第１のワード線の両側に配列された複数の素子領域に接続された複数の第１の強誘電体キャパシタ及び複数の第２の強誘電体キャパシタに接続されてもよい。
【００２４】
上記形態によれば、各プレート線が第１のワード線の両側に配置された複数の第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに接続されるので、第２の方向における長さがさらに短い強誘電体メモリ装置を提供することができる。また、上記形態によれば、プレート線の本数を減らすことができるので、プレート線を制御する構成の面積をも低減させることができる。
【００２５】
上記強誘電体メモリ装置において、複数の素子領域は、第１の方向において、第１のワード線及び第２のワード線の両側に交互に配列されており、各プレート線は、第１の方向と交差する第２の方向に延在しており、第１のワード線と第２のワード線との間に設けられた第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに交互に接続されてもよい。
【００２６】
上記強誘電体メモリ装置において、第１の方向と交差する第２の方向に延在する複数のビット線をさらに備え、各素子領域は、複数のビット線のいずれかと交差して配置されることが好ましい。
【００２７】
本発明の第２の形態によれば、第１のワード線、第２のワード線及び第３のワード線と、第１のプレート線及び第２のプレート線と、第１ビット線及び第２のビット線と、ゲートが第１のワード線に接続され、ソース及びドレインの一方が第１のビット線に接続された第１のトランジスタと、ゲートが第３のワード線に接続され、ソース及びドレインの一方が第１のビット線に接続された第２のトランジスタと、ゲートが第１のワード線に接続され、ソース及びドレインの一方が第２のビット線に接続された第３のトランジスタと、ゲートが第２のワード線に接続され、ソース及びドレインの一方が第２のビット線に接続された第４のトランジスタと、一方端が第１のトランジスタのソース及びドレインの他方に接続され、他方端が第１のプレート線に接続された第１の強誘電体キャパシタと、一方端が第２のトランジスタのソース及びドレインの他方に接続され、他方端が第２のプレート線に接続された第２の強誘電体キャパシタと、一方端が第３のトランジスタのソース及びドレインの他方に接続され、他方端が第２のプレート線に接続された第３の強誘電体キャパシタと、一方端が第４のトランジスタのソース及びドレインの他方に接続され、他方端が第１のプレート線に接続された第４の強誘電体キャパシタと、を備えたことを特徴とする強誘電体メモリ装置を提供する。
【００２８】
上記形態によれば、ワード線の両側にトランジスタが接続される素子領域を配列し、ワード線の両側のトランジスタを当該ワード線が駆動するように、各構成を配置することができるので、ワード線の延在する方向と交差する方向における長さが短い強誘電体メモリ装置を提供することができる。
【００２９】
本発明の第３の形態によれば、上記強誘電体メモリ装置を備えたことを特徴とする表示用駆動ＩＣを提供する。表示用駆動ＩＣとは、例えば液晶表示装置等の表示装置を駆動するデバイス全般をいう。
【発明を実施するための最良の形態】
【００３０】
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００３１】
図１は、本発明の一実施形態に係る表示用駆動ＩＣの構成を示す図である。表示用駆動ＩＣは、強誘電体メモリ装置と、ラッチ回路１５０と、表示駆動回路１６０とを備えて構成される。強誘電体メモリ装置は、メモリセルアレイ１１０と、複数のワード線ＷＬと、複数のプレート線ＰＬと、複数のビット線ＢＬと、ワード線制御部１２０と、プレート線制御部１３０と、ビット線制御部１４０とを備えて構成される。
【００３２】
メモリセルアレイ１１０は、図２乃至図４において後述するように、アレイ状に配置された複数のメモリセルＭＣを有して構成される。各メモリセルＭＣには、いずれかのワード線ＷＬ、プレート線ＰＬ及びビット線ＢＬが接続されている。そして、ワード線制御部１２０及びプレート線制御部１３０は、複数のワード線ＷＬ及び複数のプレート線ＰＬの電圧を制御し、メモリセルＭＣに記憶されたデータを複数のビット線ＢＬに読み出し、また、外部から供給されたデータをビット線ＢＬを介してメモリセルＭＣに記憶させる。ラッチ回路１５０は、メモリセルＭＣから読み出されたデータをラッチし、表示駆動回路１６０は、ラッチ回路１５０にラッチされたデータに基づいて、外部の表示体を駆動する。
【００３３】
図２は、メモリセルアレイ１１０の構成を示す回路図である。図２は、メモリセルアレイ１１０において、繰り返しの単位となるメモリセルＭＣ１〜ＭＣ４の構成を示している。メモリセルアレイ１１０は、メモリセルＭＣ１〜ＭＣ４がワード線ＷＬの延在方向及びビット線ＢＬの延在方向に繰り返し配置されている。
【００３４】
メモリセルＭＣ１〜ＭＣ４は、それぞれ強誘電体キャパシタ１７０及びＮＭＯＳ１７２を有する。メモリセルＭＣ１〜ＭＣ４において、ＮＭＯＳ１７２は、ソース及びドレインの一方がビット線ＢＬに接続されており、他方が強誘電体キャパシタ１７０の一方端に接続されている。また、ＮＭＯＳ１７２は、ゲートがワード線ＷＬに接続されており、ワード線ＷＬの電圧に応じて強誘電体キャパシタ１７０の一方端を、対応するビット線ＢＬに接続するか否かを切り換える。また、強誘電体キャパシタ１７０の他方端は、対応するプレート線ＰＬに接続されている。
【００３５】
具体的には、メモリセルＭＣ１において、ＮＭＯＳ１７２は、ソース及びドレインの一方がビット線ＢＬ１に接続され、ゲートがワード線ＷＬ１に接続されており、強誘電体キャパシタ１７０の他方端は、プレート線ＰＬ１に接続されている。また、メモリセルＭＣ２において、ＮＭＯＳ１７２は、ソース及びドレインの一方がビット線ＢＬ１に接続され、ゲートがワード線ＷＬ３に接続されており、強誘電体キャパシタ１７０の他方端は、プレート線ＰＬ２に接続されている。また、メモリセルＭＣ３において、ＮＭＯＳ１７２は、ソース及びドレインの一方がビット線ＢＬ２に接続され、ゲートがワード線ＷＬ１に接続されており、強誘電体キャパシタ１７０の他方端は、プレート線ＰＬ２に接続されている。また、メモリセルＭＣ４において、ＮＭＯＳ１７２は、ソース及びドレインの一方がビット線ＢＬ２に接続され、ゲートがワード線ＷＬ２に接続されており、強誘電体キャパシタ１７０の他方端は、プレート線ＰＬ１に接続されている。
【００３６】
図３は、メモリセルアレイ１１０のレイアウトの第１実施例を示す図である。メモリセルアレイ１１０には、複数のワード線ＷＬ、複数のビット線ＢＬ、複数のプレート線ＰＬ、素子領域１１２、及び複数の強誘電体キャパシタ１７０等が配置されている。図３では、各構成のレイアウトが平面視で示されている。
【００３７】
図４は、第１実施例のメモリセルアレイ１１０の断面図である。図４（ａ）は、図３におけるＡＡ断面を示し、図４（ｂ）は、図３におけるＢＢ断面を示している。図３及び図４を参照して、本例のメモリセルアレイ１１０の構成について説明する。
【００３８】
各ワード線ＷＬは、概ねｘ方向に延在する幹線１２２及びｘ方向と略直交するｙ方向に延在する支線１２４からなっており、全体としてｘ方向に延在している。幹線１２２は、それに隣接する複数の素子領域１１２の間を屈曲して、ｘ方向に延在している。具体的には、幹線１２２は、隣接する複数の素子領域１１２の形状及び配置（後述）に応じて、ｘ方向及びｙ方向に屈曲して、当該複数の素子領域１１２の間を通過するように延在している。
【００３９】
また、幹線１２２は、隣接する他のワード線ＷＬの支線１２４の配置にさらに応じて屈曲している。具体的には、支線１２４は、幹線１２２から分岐して、素子領域１１２の一方の片側から他方の片側に、ｙ方向に素子領域１１２を亘って配置されており、その端部が素子領域１１２から突出している。支線１２４は、素子領域１１２において、後述する活性領域１１４と１１８との間、及び、活性領域１１６と１１８との間を通って（図４参照）、その端部が当該素子領域１１２から突出している。そして、幹線１２２は、隣接する他のワード線ＷＬの支線１２４の当該端部と所定の距離を隔てて配置されるように、屈曲している。
【００４０】
本実施形態において、メモリセルアレイ１１０には、活性領域１１４に接続された強誘電体キャパシタ１７０を駆動するワード線ＷＬと、活性領域１１６に接続された強誘電体キャパシタ１７０を駆動するワード線ＷＬとが交互に配置されている。そして、所定のワード線ＷＬから分岐する複数の支線１２４は、活性領域１１４及び活性領域１１６のいずれか一方に接続された強誘電体キャパシタ１７０（図４参照）のみを駆動するように配置されている。図３においては、ワード線ＷＬ１が、活性領域１１４に接続された強誘電体キャパシタ１７０を駆動し、ワード線ＷＬ１に隣接するワード線ＷＬ２及び３が、活性領域１１６に接続された強誘電体キャパシタ１７０を駆動するように配置されている。なお、当該複数の支線１２４が、活性領域１１４及び活性領域１１６の双方に接続された強誘電体キャパシタ１７０を駆動するように配置してもよい。
【００４１】
素子領域１１２は、メモリセルＭＣ１〜ＭＣ４を構成するＮＭＯＳ１７２（図２参照）が形成される領域である。各素子領域１１２には、２つのＮＭＯＳ１７２が形成されている。素子領域１１２は、一方の端部、他方の端部及び中間部の一例である、活性領域１１４、１１６及び１１８を有する。素子領域１１２において、活性領域１１４、１１６及び１１８は、それぞれＮＭＯＳ１７２のソース及びドレインとして機能し、また、支線１２４は、ＮＭＯＳ１７２のゲートとして機能する。素子領域１１２は、絶縁層７０を介して互いに絶縁（素子分離）されている。
【００４２】
素子領域１１２は、隣接するワード線ＷＬ間において、ｘ方向に配列されている。すなわち、メモリセルアレイ１１０において、ワード線ＷＬと素子領域１１２の列とが、ｙ方向において交互に配置されている。また、素子領域１１２は、各ワード線ＷＬの両側においてｘ方向に交互に配列されている。本実施形態では、各ワード線ＷＬの一方の片側に配列された素子領域１１２と、他方の片側に配列された素子領域１１２とが、ｘ方向において重ならないように配置されている。
【００４３】
素子領域１１２において、ｙ方向における活性領域１１８の幅は、ｙ方向における活性領域１１４及び１１６の幅よりも広い。具体的には、素子領域１１２は、ｙ方向が長手方向となっており、かつ、ｙ方向において段差状を成している。つまり、素子領域１１２において、活性領域１１４及び１１６は、ｘ方向において、互いに反対方向にずれて配置されている。各ワード線ＷＬの一方の片側に配列された素子領域１１２は、他の片側に配列された素子領域１１２と、活性領域１１４及び１１６がずれて配置される方向が反対となっている。
【００４４】
強誘電体キャパシタ１７０は、下部電極５０、強誘電体層５２及び上部電極５４の積層構造を有しており、ｘ方向における素子領域１１２の両端の上層にそれぞれ設けられている（図４参照）。強誘電体キャパシタ１７０は、それぞれ、下部電極５０がプラグ５６を介して活性領域１１４及び１１６に接続されている。
【００４５】
各ビット線ＢＬは、互いにｘ方向に一定の間隔を有して、ｙ方向に略直線状に延在している。素子領域１１２は、ｘ方向において各ワード線ＷＬの両側に交互に、かつ、ビット線ＢＬと交差するように配置されている。そして、各ビット線ＢＬは、プラグ５６を介して、活性領域１１８において素子領域１１２と接続されている（図４参照）。そして、各ＮＭＯＳ１７２は、支線１２４（ワード線ＷＬ）に所定の電圧が供給されると、素子領域１１２において当該支線１２４の下部にチャネルが形成され、ビット線ＢＬと強誘電体キャパシタ１７０の下部電極５０とが接続される。
【００４６】
配線７２は、ビット線ＢＬと同層に設けられており、活性領域１１４に接続された強誘電体キャパシタ１７０と、当該活性領域１１４に隣接する他の素子領域１１２の活性領域１１６に接続された強誘電体キャパシタ１７０とを接続する。具体的には、配線７２は、所定の素子領域１１２の活性領域１１４から、当該活性領域１１４に隣接する他の素子領域１１２の活性領域１１６に亘って設けられており（図３参照）、プラグ６０を介して、それぞれ強誘電体キャパシタ１７０の上部電極５４に接続されている。
【００４７】
各プレート線ＰＬは、互いにｙ方向に一定の間隔を有して、ｘ方向に略直線状に延在している。各プレート線ＰＬは、素子領域１１２の配列に沿って、素子領域１１２と重なるように配置されている。そして、各プレート線ＰＬは、当該プレート線ＰＬの下層に配置された複数の強誘電体キャパシタ１７０のうち、活性領域１１４に接続された強誘電体キャパシタ１７０のみに接続されるとともに、当該プレート線ＰＬに隣接する他のプレート線ＰＬの下層に配置された強誘電体キャパシタのうち、活性領域１１６に接続された強誘電体キャパシタ１７０のみに接続される。すなわち、所定のワード線ＷＬの一方の片側に設けられた活性領域１１４に接続された強誘電体キャパシタ１７０と、他方の片側に設けられた活性領域１１６に接続された強誘電体キャパシタ１７０とは、同一のプレート線ＰＬに接続されている。
【００４８】
本例によれば、各ワード線ＷＬがその両側に配列された複数の素子領域１１２に接続された強誘電体キャパシタ１７０を駆動するので、ｙ方向における長さが短い強誘電体メモリ装置を提供することができる。特に、本例によれば、ビット線ＢＬの両側に複数の素子領域１１２が配列された強誘電体メモリ装置と比して、ｙ方向における長さを短くすることができる。
【００４９】
本例によれば、所定の素子領域１１２には少なくとも２つの強誘電体キャパシタ１７０が接続され、さらに、各強誘電体キャパシタ１７０を駆動するワード線ＷＬは、当該所定の素子領域１１２の両側に配置されるので、集積度が高く、かつ、ｙ方向における長さが短い強誘電体メモリ装置を提供することができる。
【００５０】
本例によれば、複数の素子領域１１２が各ワード線ＷＬの間において、ｘ方向に交互に配列されるので、ｙ方向における素子領域１１２間の距離がさらに短くなり、ｙ方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【００５１】
本例によれば、素子領域１１２においてＮＭＯＳ１７２のチャネル幅を広くとることができるので、ｙ方向における長さを短くしたとしても、素子領域１１２に形成されるＮＭＯＳ１７２の駆動能力を十分に確保することができる。ひいては、強誘電体キャパシタ１７０への十分なアクセス速度を確保することができる。
【００５２】
本例によれば、ｙ方向における素子領域１１２間の距離をさらに縮めつつも、素子領域１１２に十分な幅を持たせることができるので、素子領域１１２に形成されるＮＭＯＳ１７２の駆動能力を十分に確保することができる。ひいては、強誘電体キャパシタ１７０への十分なアクセス速度を確保することができる。
【００５３】
本例によれば、各ワード線ＷＬを屈曲させるので、ｙ方向における素子領域１１２間の距離をさらに縮めることができ、ｙ方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【００５４】
本例によれば、同一のプレート線ＰＬに接続された複数の強誘電体キャパシタ１７０を、互いに異なるワード線ＷＬによって駆動することができるので、ｙ方向における長さを短くしつつ、所望の強誘電体キャパシタ１７０にアクセス可能な強誘電体メモリ装置を提供することができる。
【００５５】
本例によれば、同一のプレート線ＰＬに接続された複数の強誘電体キャパシタ１７０を、互いに異なるワード線ＷＬによって駆動する構成において、各プレート線ＰＬを略直線状に設けることができるので、プレート線ＰＬの負荷を低減させることができる。
【００５６】
図５は、メモリセルアレイ１１０のレイアウトの第２実施例を示す図である。図６は、第２実施例のメモリセルアレイ１１０の断面図である。図６（ａ）は、図５におけるＡＡ断面を示し、図６（ｂ）は、図５におけるＢＢ断面を示している。以下において、第１実施例と異なる点を中心に、第２実施例のメモリセルアレイ１１０の構成について説明する。なお、第１実施例と同一の符号を付した構成については、第１実施例と同様の構成及び機能を有する。
【００５７】
本例において、各プレート線ＰＬは、ｘ方向に延在しており、ワード線ＷＬの両側に配列された複数の素子領域１１２に接続された複数の強誘電体キャパシタ１７０に接続されている。具体的には、プレート線ＰＬは、２本のワード線ＷＬに対して１本の割合で設けられており、対応するワード線ＷＬの両側に配置された活性領域１１４及び１１６に接続された複数の強誘電体キャパシタ１７０に接続されている。
【００５８】
また、本例において、ビット線ＢＬはプレート線ＰＬよりも上層に配置されている。具体的には、プレート線ＰＬは、プラグ６０を介して強誘電体キャパシタ１７０の上部電極５４に接続されており、ビット線ＢＬは、プラグ６２、プレート線ＰＬと同層に配置されたパッド７４、及びプラグ５６を介して、活性領域１１８に接続されている。
【００５９】
本例によれば、各プレート線ＰＬがワード線ＷＬの両側に配置された複数の強誘電体キャパシタ１７０に接続されるので、第１実施例の効果に加えて、ｙ方向における長さがさらに短い強誘電体メモリ装置を提供することができる。また、本例によれば、プレート線ＰＬの本数を減らすことができるので、プレート線制御部の構成の面積をも低減させることができる。
【００６０】
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施形態に係る表示用駆動ＩＣの構成を示す図である。
【図２】メモリセルアレイ１１０の構成を示す回路図である。
【図３】メモリセルアレイ１１０のレイアウトの第１実施例を示す図である。
【図４】第１実施例のメモリセルアレイ１１０の断面図である。
【図５】メモリセルアレイ１１０のレイアウトの第２実施例を示す図である。
【図６】図６は、第２実施例のメモリセルアレイ１１０の断面図である。
【符号の説明】
【００６２】
７０・・・絶縁層、７２・・・配線、１１０・・・メモリセルアレイ、１１２・・・各素子領域、１１２・・・素子領域、１１４、１１６、１１８・・・活性領域、１２０・・・ワード線制御部、１２２・・・幹線、１２４・・・支線、１３０・・・プレート線制御部、１４０・・・ビット線制御部、１７０・・・強誘電体キャパシタ、ＢＬ・・・ビット線、ＰＬ・・・プレート線、ＷＬ・・・ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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