(57)【特許請求の範囲】
【請求項１】
基板上にＴＦＴを設けた半導体装置であって、
前記基板に密接して形成した酸化窒化シリコン膜（Ａ）と、
該酸化窒化シリコン膜（Ａ）に密接して形成した酸化窒化シリコン膜（Ｂ）と、
該酸化窒化シリコン膜（Ｂ）上に形成した半導体層とを有し、
前記酸化窒化シリコン膜（Ａ）の酸素濃度は２０ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以下であり、窒素濃度は２０ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以下であり、水素濃度は１０ａｔｏｍｉｃ％以上２０ａｔｏｍｉｃ％以下であり、
前記酸化窒化シリコン膜（Ｂ）の酸素濃度は５５ａｔｏｍｉｃ％以上６５ａｔｏｍｉｃ％以下であり、窒素濃度は１ａｔｏｍｉｃ％以上２０ａｔｏｍｉｃ％以下であり、水素濃度は０．１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下であることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記ＴＦＴは、ゲート絶縁膜の厚さが４０〜１５０ｎｍであり、少なくともチャネル形成領域の半導体層の厚さが２５〜８０ｎｍであって、前記ＴＦＴは、Ｓ値が０．１０Ｖ／ｄｅｃ以上０．３０Ｖ／ｄｅｃ以下の値を有することを特徴とする半導体装置。
【請求項３】
請求項１または２において、
前記ＴＦＴのゲート電極は、窒化タンタル、窒化タングステン、窒化チタン、窒化モリブデンから選ばれた一種を成分とする導電層を有することを特徴とする半導体装置。
【請求項４】
請求項１または２において、
前記ＴＦＴのゲート電極は、窒化タンタル、窒化タングステン、窒化チタン、窒化モリブデンから選ばれた一種を成分とする導電層（Ａ）と、タンタル、タングステン、チタン、モリブデンから選ばれた一種または複数種を成分とする導電層（Ｂ）とを有することを特徴とする半導体装置。
【請求項５】
請求項１または２において、
前記ＴＦＴのゲート電極は、タンタル、タングステン、チタン、モリブデンから選ばれた一種または複数種を成分とする導電層であることを特徴とする半導体装置。
【請求項６】
画素部に設けた画素ＴＦＴと、該画素部の周辺に設けた駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを同一の基板上に備えた半導体装置であって、
前記基板に密接して形成した酸化窒化シリコン膜（Ａ）と、
該酸化窒化シリコン膜（Ａ）に密接して形成した酸化窒化シリコン膜（Ｂ）と、
該酸化窒化シリコン膜（Ｂ）上に形成した前記画素ＴＦＴと前記駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを有し、
前記酸化窒化シリコン膜（Ａ）の酸素濃度は２０ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以下であり、窒素濃度は２０ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以下であり、水素濃度は１０ａｔｏｍｉｃ％以上２０ａｔｏｍｉｃ％以下であり、
前記酸化窒化シリコン膜（Ｂ）の酸素濃度は５５ａｔｏｍｉｃ％以上６５ａｔｏｍｉｃ％以下であり、窒素濃度は１ａｔｏｍｉｃ％以上２０ａｔｏｍｉｃ％以下であり、水素濃度は０．１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下であることを特徴とする半導体装置。
【請求項７】
請求項６において、
前記画素ＴＦＴは、ゲート絶縁膜の厚さが４０〜１５０ｎｍであり、少なくともチャネル形成領域の半導体層の厚さが２５〜８０ｎｍであって、前記画素ＴＦＴのＳ値が０．１０Ｖ／ｄｅｃ以上０．３０Ｖ／ｄｅｃ以下であることを特徴とする半導体装置。
【請求項８】
請求項６において、
前記画素ＴＦＴは、ゲート絶縁膜の厚さが４０〜１５０ｎｍであり、少なくともチャネル形成領域の半導体層の厚さが２５〜８０ｎｍであって、前記画素ＴＦＴのしきい値電圧が０．５Ｖ以上２．５Ｖ以下であることを特徴とする半導体装置。
【請求項９】
請求項６において、
前記画素ＴＦＴは、ゲート絶縁膜の厚さが４０〜１５０ｎｍであり、少なくともチャネル形成領域の半導体層の厚さが２５〜８０ｎｍであって、前記画素ＴＦＴは、電界効果移動度が１２０ｃｍ２／Ｖ・ｓｅｃ以上２５０ｃｍ２／Ｖ・ｓｅｃ以下であることを特徴とする半導体装置。
【請求項１０】
請求項６において、
前記駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとは、ゲート絶縁膜の厚さが４０〜１５０ｎｍであり、少なくともチャネル形成領域の半導体層の厚さが２５〜８０ｎｍであって、前記駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとは、Ｓ値が０．１０Ｖ／ｄｅｃ以上０．３０Ｖ／ｄｅｃ以下であることを特徴とする半導体装置。
【請求項１１】
請求項６において、
前記駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとは、ゲート絶縁膜の厚さが４０〜１５０ｎｍであり、少なくともチャネル形成領域の半導体層の厚さが２５〜８０ｎｍであって、前記駆動回路のｎチャネル型ＴＦＴのしきい値電圧が０．５Ｖ以上２．５Ｖ以下であって、前記駆動回路のｐチャネル型ＴＦＴのしきい値電圧が−０．５Ｖ以上−２．５Ｖ以下であることを特徴とする半導体装置。
【請求項１２】
請求項６において、
前記駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとは、ゲート絶縁膜の厚さが４０〜１５０ｎｍであり、少なくともチャネル形成領域の半導体層の厚さが２５〜８０ｎｍであって、前記駆動回路のｎチャネル型ＴＦＴの電界効果移動度は１２０ｃｍ２／Ｖ・ｓｅｃ以上２５０ｃｍ２／Ｖ・ｓｅｃ以下であって、前記駆動回路のｐチャネル型ＴＦＴの電界効果移動度は８０ｃｍ２／Ｖ・ｓｅｃ以上１５０ｃｍ２／Ｖ・ｓｅｃ以下であることを特徴とする半導体装置。
【請求項１３】
請求項６乃至１２のいずれか一項において、
前記画素ＴＦＴと前記駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのそれぞれのゲート電極は、窒化タンタル、窒化タングステン、窒化チタン、窒化モリブデンから選ばれた一種を成分とする導電層を有することを特徴とする半導体装置。
【請求項１４】
請求項６乃至１２のいずれか一項において、
前記画素ＴＦＴと前記駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのそれぞれのゲート電極は、窒化タンタル、窒化タングステン、窒化チタン、窒化モリブデンから選ばれた一種を成分とする導電層（Ａ）と、タンタル、タングステン、チタン、モリブデンから選ばれた一種または複数種を成分とする導電層（Ｂ）とを有することを特徴とする半導体装置。
【請求項１５】
請求項６乃至１２のいずれか一項において、
前記画素ＴＦＴと前記駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのそれぞれのゲート電極は、タンタル、タングステン、チタン、モリブデンから選ばれた一種または複数種を成分とする導電層であることを特徴とする半導体装置。
【請求項１６】
請求項１乃至請求項１７のいずれか一項において、
前記酸化窒化シリコン膜（Ａ）は、密度が８×１０２２／ｃｍ３以上２×１０２３／ｃｍ３以下であり、前記酸化窒化シリコン膜（Ｂ）は、密度が６×１０２２／ｃｍ３以上９×１０２２／ｃｍ３以下であることを特徴とする半導体装置。
【請求項１７】
請求項１乃至１６のいずれか一項において、
前記酸化窒化シリコン膜（Ａ）は、フッ化水素アンモニウム（ＮＨ４ＨＦ２）を７．１３％とフッ化アンモニウム（ＮＨ４Ｆ）を１５．４％含む混合水溶液の２０℃におけるエッチング速度が、４０ｎｍ／ｍｉｎ以上７０ｎｍ／ｍｉｎ以下であり、
前記酸化窒化シリコン膜（Ｂ）は、フッ化水素アンモニウム（ＮＨ４ＨＦ２）を７．１３％とフッ化アンモニウム（ＮＨ４Ｆ）を１５．４％含む混合水溶液の２０℃におけるエッチング速度が、９０ｎｍ／ｍｉｎ以上１３０ｎｍ／ｍｉｎ以下であることを特徴とする半導体装置。
【請求項１８】
請求項１乃至１７のいずれか一項において、
前記酸化窒化シリコン膜（Ａ）の厚さが１０ｎｍ以上１５０ｎｍ以下であり、
前記酸化窒化シリコン膜（Ｂ）の厚さが１０ｎｍ以上２５０ｎｍ以下であることを特徴とする半導体装置。
【請求項１９】
請求項１乃至１８のいずれか一項において、
前記半導体装置は、パーソナルコンピュータ、ビデオカメラ、携帯型情報端末、デジタルカメラ、デジタルビデオディスクプレーヤー、電子遊技機器であることを特徴とする半導体装置。
【請求項２０】
基板上にＴＦＴを設けた半導体装置の作製方法において、
前記基板に密接して酸化窒化シリコン膜（Ａ）と、該酸化窒化シリコン膜（Ａ）に密接して酸化窒化シリコン膜（Ｂ）を形成し、
前記酸化窒化シリコン膜（Ｂ）上に半導体層を形成し、
前記半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成する工程を有し、
前記酸化窒化シリコン膜（Ａ）の酸素濃度は２０ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以下であり、窒素濃度は２０ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以下であり、水素濃度は１０ａｔｏｍｉｃ％以上２０ａｔｏｍｉｃ％以下であり、
前記酸化窒化シリコン膜（Ｂ）の酸素濃度は５５ａｔｏｍｉｃ％以上６５ａｔｏｍｉｃ％以下であり、窒素濃度は１ａｔｏｍｉｃ％以上２０ａｔｏｍｉｃ％以下であり、水素濃度は０．１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下であることを特徴とする半導体装置の作製方法。
【請求項２１】
請求項２０において、
前記ゲート電極は、窒化タンタル、窒化タングステン、窒化チタン、窒化モリブデンから選ばれた一種を成分とする導電層を有することを特徴とする半導体装置の作製方法。
【請求項２２】
請求項２０において、
前記ゲート電極は、窒化タンタル、窒化タングステン、窒化チタン、窒化モリブデンから選ばれた一種を成分とする導電層（Ａ）と、タンタル、タングステン、チタン、モリブデンから選ばれた一種または複数種を成分とする導電層（Ｂ）とを有することを特徴とする半導体装置の作製方法。
【請求項２３】
請求項２０において、
前記ゲート電極は、タンタル、タングステン、チタン、モリブデンから選ばれた一種または複数種を成分とする導電層から形成することを特徴とする半導体装置の作製方法。
【請求項２４】
画素部に設けた画素ＴＦＴと、該画素部の周辺に設けた駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを同一の基板上に備えた半導体装置の作製方法において、
前記基板に密接して酸化窒化シリコン膜（Ａ）と、該酸化窒化シリコン膜（Ａ）に密接して酸化窒化シリコン膜（Ｂ）を形成する工程と、
前記酸化窒化シリコン膜（Ｂ）上に、前記画素ＴＦＴと前記駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成する工程とを有し、
前記酸化窒化シリコン膜（Ａ）の酸素濃度は２０ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以下であり、窒素濃度は２０ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以下であり、水素濃度は１０ａｔｏｍｉｃ％以上２０ａｔｏｍｉｃ％以下であり、
前記酸化窒化シリコン膜（Ｂ）の酸素濃度は５５ａｔｏｍｉｃ％以上６５ａｔｏｍｉｃ％以下であり、窒素濃度は１ａｔｏｍｉｃ％以上２０ａｔｏｍｉｃ％以下であり、水素濃度は０．１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下であることを特徴とする半導体装置の作製方法。
【請求項２５】
請求項２４において、
前記画素ＴＦＴと前記駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとのゲート電極は、窒化タンタル、窒化タングステン、窒化チタン、窒化モリブデンから選ばれた一種を成分とする導電層を有することを特徴とする半導体装置の作製方法。
【請求項２６】
請求項２４において、
前記画素ＴＦＴと前記駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとのゲート電極は、窒化タンタル、窒化タングステン、窒化チタン、窒化モリブデンから選ばれた一種を成分とする導電層（Ａ）と、タンタル、タングステン、チタン、モリブデンから選ばれた一種または複数種を成分とする導電層（Ｂ）とを有することを特徴とする半導体装置の作製方法。
【請求項２７】
請求項２４において、
前記画素ＴＦＴと前記駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとゲート電極は、タンタル、タングステン、チタン、モリブデンから選ばれた一種または複数種を成分とする導電層から形成することを特徴とする半導体装置の作製方法。
【請求項２８】
請求項２５乃至２７のいずれか一項において、
前記ゲート電極を形成した後に、５００℃以上７００℃以下の温度で熱アニールを行うことを特徴とする半導体装置の作製方法。
【請求項２９】
請求項２０乃至２８のいずれか一項において、
前記酸化窒化シリコン膜（Ａ）は、密度が８×１０２２／ｃｍ３以上２×１０２３／ｃｍ３以下で形成し、
前記酸化窒化シリコン膜（Ｂ）は、密度が６×１０２２／ｃｍ３以上９×１０２２／ｃｍ３以下で形成することを特徴とする半導体装置の作製方法。
【請求項３０】
請求項２０乃至２９のいずれか一項において、
前記酸化窒化シリコン膜（Ａ）は、フッ化水素アンモニウム（ＮＨ４ＨＦ２）を７．１３％とフッ化アンモニウム（ＮＨ４Ｆ）を１５．４％含む混合水溶液の２０℃におけるエッチング速度が、４０ｎｍ／ｍｉｎ以上７０ｎｍ／ｍｉｎ以下となるように形成し、
前記酸化窒化シリコン膜（Ｂ）は、フッ化水素アンモニウム（ＮＨ４ＨＦ２）を７．１３％とフッ化アンモニウム（ＮＨ４Ｆ）を１５．４％含む混合水溶液の２０℃におけるエッチング速度が、９０ｎｍ／ｍｉｎ以上１３０ｎｍ／ｍｉｎ以下となるように形成することを特徴とする半導体装置の作製方法。
【請求項３１】
請求項２０乃至３０のいずれか一項において、
前記酸化窒化シリコン膜（Ａ）の厚さが１０ｎｍ以上１５０ｎｍ以下で形成し、
前記酸化窒化シリコン膜（Ｂ）の厚さが１０ｎｍ以上２５０ｎｍ以下で形成することを特徴とする半導体装置の作製方法。
【請求項３２】
請求項２０乃至３１のいずれか一項において、
前記半導体装置は、パーソナルコンピュータ、ビデオカメラ、携帯型情報端末、デジタルカメラ、デジタルビデオディスクプレーヤー、電子遊技機器であることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板上に形成した薄膜トランジスタ（以下、ＴＦＴと記す）でなる回路を設けた半導体装置とその作製方法に関する。特に、ＴＦＴの活性層とする半導体層と基板との間に設ける絶縁膜に関するものである。このような絶縁膜はブロッキング層或いは下地膜とも呼ぶ。本発明は良好なＴＦＴの特性を得ると共にＴＦＴの劣化を防止するのに好適な絶縁膜の構成およびその作製方法に関する。
【０００２】
本発明の半導体装置は、ＴＦＴやＴＦＴで作製された半導体回路を有する表示装置やイメージセンサなどの電気光学装置を含むものであり、更に本発明の半導体装置は、これらの表示装置および電気光学装置を搭載した電子機器を範疇に含んでいる。
【０００３】
【従来の技術】
近年、結晶質半導体層で活性層を形成した薄膜トランジスタ（以下、ＴＦＴと省略する）を用い、画素のスイッチング素子としたり、駆動回路を形成したアクティブマトリクス型の表示装置が、高精細で高画質の画像表示を実現する手段として注目されている。結晶質半導体層の材料には、例えば、非晶質シリコン層をレーザーアニール法や熱アニール法などの方法で結晶化させた結晶質シリコン層が好適に用いられている。結晶質シリコン層を用いたＴＦＴは高い電界効果移動度を実現でき電流駆動能力が高いので、微細加工が可能となり、画素部の高開口率化も可能となった。
【０００４】
このようなアクティブマトリクス型の表示装置において、大面積でかつ安価な表示装置を実現するためには、石英基板よりも安価なガラス基板を用いることが前提となり、耐熱温度の理由から製造工程における最高温度は６００〜７００℃以下とすることが要求されている。しかしながら、ガラス基板にはナトリウム（Ｎａ）などのアルカリ金属が微量に含まれているので、少なくともガラス基板のＴＦＴが形成される側の表面には酸化シリコン膜や窒化シリコン膜などからなるブロッキング層を形成し、アルカリ金属元素がＴＦＴの活性層に混入しないようにしておく必要があった。
【０００５】
ガラス基板上に作製されるＴＦＴは、トップゲート型とボトムゲート型（或いは逆スタガ型）の構造が知られていた。トップゲート型は活性層の基板側とは反対側の面に少なくともゲート絶縁膜とゲート電極とが設けられた構造となっている。そして、活性層がゲート絶縁膜と接する反対側の面（以降、本明細書では便宜上バックチャネル側と記す）には上述のようなブロッキング層が形成されている。
【０００６】
ＴＦＴの特性は、代表的パラメータとして電界効果移動度、しきい値電圧（以下、Ｖｔｈと省略する）などで表すことができる。Ｖｔｈは図２３（Ａ）で示すように、（ドレイン電流（以下、Ｉｄと省略する）1/2対ゲート電圧（以下、Ｖｇと省略する）特性において、直線領域を外挿してＶｇ軸と交差する電圧値として求めることができる。また、Ｖｔｈ近傍またはそれ以下におけるドレイン電流とゲート電圧の関係はサブスレッショルド特性とも呼ばれ、スイッチング素子としてＴＦＴの性能を決める重要な特性である。このサブスレッショルド特性の良さを表す定数としてサブスレッショルド係数（以下、Ｓ値と省略して記す）が用いられている。Ｓ値は図２３（Ｂ）で示すようにサブスレッショルド特性を片対数グラフにプロットしたときにドレイン電流が一桁変化するのに要するゲート電圧として定義される。そしてＳ値が小さければ小さいほど、ＴＦＴは高速で低消費電力の動作が可能となる。また、駆動回路に形成するシフトレジスタ回路では、Ｓ値が大きいと（サブスレッショルド特性が悪いと）リーク電流による電荷消失が起こって致命的な動作不良を引き起こすことになる。
【０００７】
ところで、Ｖｔｈの値は回路を動作させる上で、ｎチャネル型ＴＦＴで０．５〜２．５Ｖ、ｐチャネル型ＴＦＴで−０．５〜−２．５Ｖ程度とすると良いが、意図しない原因によって活性層がｎ型の導電型となってしまうと、Ｖｔｈが−４〜−３Ｖ程度にシフトしてしまうことがある。すると、ｎチャネル型ＴＦＴはゲート電圧を印加しない状態でもオン状態となり、設計通りにスイッチング特性を得ることができなくなり、回路を動作させることができなくなる。
【０００８】
Ｖｔｈの値を制御するために、活性層のチャネル形成領域に１×１０16〜５×１０17atoms／cm3程度濃度でｐ型を付与する不純物元素を添加する方法がとられている。このような処置をチャネルドープと呼び、ＴＦＴの作製工程では重要なものとなっている。
【０００９】
【発明が解決しようとする課題】
トップゲート型のＴＦＴにおいて、ゲート電極に電圧が印加されるとその極性によってはガラス基板中のアルカリ金属元素のうちイオン化したものが活性層側に引き寄せられる。そして、ブロッキング層の質が悪いと容易に活性層に混入し、ＴＦＴの電気的な特性を変動させ、経時的な信頼性も確保できなくなる。
【００１０】
ブロッキング層として窒化シリコン膜を用いると、不純物イオンのブロッキング効果は高いが、トラップ準位が多く、また内部応力が大きいので活性層に直接接して形成するとＴＦＴの特性に問題が生じる懸念があった。一方、酸化シリコン膜は窒化シリコン膜よりもバンドギャップが広く絶縁性に優れ、トラップ準位も少ない長所がある。しかし、吸湿性があり不純物イオンに対するブロッキング効果が低い短所があった。
【００１１】
このようなブロッキング層を設け、その上に非晶質半導体層を形成してレーザーアニール法や熱アニール法で結晶質半導体層を形成すると、ブロッキング層の内部応力が変化する。そのことによって結晶質半導体層に歪みを与え、このような状況でＴＦＴを完成させたとしても、ＶｔｈやＳ値などの電気的特性が目標値からずれてしまう。その結果、所望の電圧でＴＦＴを動作させることが不可能となる。
【００１２】
チャネルドープは、Ｖｔｈを制御するために効果的な方法であるが、同一の基板上に、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの両方を形成してＣＭＯＳ回路などを形成するとき、Ｖｔｈが−４〜−３Ｖ程度にシフトしていると、一回のチャネルドープで両方のＴＦＴのＶｔｈを制御することは困難であった。すなわち、ｎチャネル型ＴＦＴのＶｔｈを０．５〜２．５Ｖ、ｐチャネル型ＴＦＴのＶｔｈを−０．５〜−２．５Ｖとするために添加しなければならない不純物元素の量は同じでなかった。チャネルドープを２回行うと、工程数が増え、製造コストが高くなる要因となってしまった。
【００１３】
本発明は、ＶｔｈやＳ値に代表されるＴＦＴの特性がばらつくことなく作製することが可能で、安定な特性が得られるＴＦＴおよびその作製方法を提供し、そうようなＴＦＴを用てアクティブマトリクス型の液晶表示装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上述の問題点を解決するために、本発明はＴＦＴのバックチャネル側に、ＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜（Ａ）と、ＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜（Ｂ）とを積層させたブロッキング層を設ける。このような酸化窒化シリコン膜の積層構造とすることにより、基板からのアルカリ金属元素の汚染を防止し、かつＴＦＴに与える内部応力によるストレスの影響を緩和することができる。
【００１５】
酸化窒化シリコン膜の作製方法は、プラズマＣＶＤ法や減圧ＣＶＤ法やＥＣＲ―ＣＶＤ法などを用いる。原料ガスにはＳｉＨ4、ＮＨ3、Ｎ2Ｏを用いる。組成比は原料ガスの供給量を制御してやるか、反応圧力や、放電電力、放電周波数、基板温度などの成膜に係わるパラメーターを調節することで可能である。ＮＨ3は酸化窒化シリコン膜の窒化を補うものであり、供給量を適宣調節することで効果的に酸化窒化シリコン膜の窒素の含有量を制御することができる。
【００１６】
酸化窒化シリコン膜（Ａ）は、含有する酸素濃度を２０atomic％以上３０atomic％以下、窒素濃度を２０atomic％以上３０atomic％以下とする。或いは、酸素に対する窒素の組成比を０．６以上１．５以下とする。また、酸化窒化シリコン膜（Ｂ）は、含有する酸素濃度を５５atomic％以上６５atomic％以下、窒素濃度を１atomic％以上２０atomic％以下とする。或いは、酸素に対する窒素の組成比を０．０１以上０．４以下とする。酸化窒化シリコン膜（Ａ）の水素濃度は１０atomic％以上２０atomic％以下とし、酸化窒化シリコン膜（Ｂ）の水素濃度は０．１atomic％以上１０atomic％以下とする。
【００１７】
アルカリ金属元素のブロッキング性を高めるためには、酸化窒化シリコン膜の窒素含有量を増やすことで膜を緻密化する必要がある。しかし、酸化窒化シリコン膜に含有する窒素の割合を高めると、トラップ準位が増加し、また内部応力が大きくなるので、この上に直接活性層を形成することは適していない。従って、窒素含有量が酸素含有量よりも少ない別の組成を有する酸化窒化シリコン膜を設ける。
【００１８】
また、非晶質半導体層よりも先に形成するブロッキング層は、非晶質半導体層の結晶化の工程前後で内部応力が変化する。そこで、結晶質半導体層への影響を考慮すると、内部応力の変化量が小さいことが必要になる。このような特性をブロッキング層に備えるためには、酸化窒化シリコン膜の組成と膜厚に適当な範囲が必要であり、本発明はそのような値を見出したものである。
【００１９】
アルカリ金属元素に対するブロッキング性は、ガラス基板に密接して設ける酸化窒化シリコン膜（Ａ）を１０〜１５０nm、好ましくは２０〜６０nmの厚さで設け、その上に酸化窒化シリコン膜（Ｂ）を１０〜２５０nm、好ましくは２０〜１００nmの厚さで設ける。
【００２０】
そして、酸化窒化シリコン膜（Ａ）は、密度が８×１０22/cm3以上２×１０23/cm3以下とし、酸化窒化シリコン膜（Ｂ）は、密度が６×１０22/cm3以上９×１０22/cm3以下とする。このような酸化窒化シリコン膜（Ａ）のフッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合水溶液の２０℃におけるエッチングレートは６０〜７０nm／min（５００℃、１時間＋５５０℃、４時間の熱処理後では、４０〜５０nm／min）であり、酸化窒化リコン膜（Ｂ）のエッチングレートは１１０〜１３０nm／min（５００℃、１時間＋５５０℃、４時間の熱処理後では、９０〜１００nm／min）である。ここで定義したエッチングレートはエッチング溶液として、ＮＨ4ＨＦ2を７．１３％、ＮＨ4Ｆを１５．４％含む水溶液を用い、２０℃のときに得られる値である。
【００２１】
ブロッキング層は酸化窒化シリコン膜（Ａ）と酸化窒化リコン膜（Ｂ）とを積層させて形成するので、積層した状態での内部応力を考慮する必要があり、結晶化工程の前後における内部応力の変化量が１×１０4Pa以下となるようにする。
【００２２】
【発明の実施の形態】
[実施形態１]
本実施形態では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴでなるＣＭＯＳ回路の作製工程を説明する。合わせて、本発明に至る過程を説明する。本発明の実施形態を図１と図２を用いて説明する。ここではＣＭＯＳ回路を形成するのに必要なｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを同一基板上に作製する方法について工程に従って詳細に説明する。そして、ＴＦＴのＶｔｈやＳ値を所望の値にするのに適したブロッキング層の組成および構造を明らかにした。
【００２３】
＜ブロッキング層の形成と非晶質半導体層の形成：図１（Ａ）＞
図１（Ａ）において、基板１０１にはコーニング社の#７０５９ガラスや#１７３７ガラス基などに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどを用いる。このようなガラス基板には微量ではあるがナトリウムなどのアルカリ金属元素が含まれていた。そして、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板１０１のＴＦＴを形成する表面には、基板１０１から前記アルカリ金属元素やその他の不純物の汚染を防ぐためにブロッキング層１０２を形成する。ブロッキング層１０２は、ＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製する酸化窒化シリコン膜（Ａ）１０２ａと、ＳｉＨ4、Ｎ2Ｏから作製する酸化窒化シリコン膜（Ｂ）１０２ｂで形成する。酸化窒化シリコン膜（Ａ）１０２ａは１０〜１００nm（好ましくは２０〜６０nm）の厚さで形成し、酸化窒化シリコン膜（Ｂ）１０２ｂは１０〜２００nm（好ましくは２０〜１００nm）の厚さで形成する。
【００２４】
酸化窒化シリコン膜（Ａ）と酸化窒化シリコン膜（Ｂ）は公知の成膜法で形成すれば良いが、プラズマＣＶＤ法を用いることが最も好ましい。その時の代表的な作製条件を表１に示す。また、表１には対比として層間絶縁膜に使用するのに適した作製条件も示し、酸化窒化シリコン膜（Ｃ）とした。ガス流量比はそれぞれ表１に示す条件とし、他の作製条件においては、酸化窒化シリコン膜（Ａ）は、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。酸化窒化シリコン膜（Ｂ）の作製条件は、基板温度４００℃とし、ガス流量比以外の他の作製条件は酸化窒化シリコン膜（Ａ）と同様にした。酸化窒化シリコン膜（Ｃ）は酸化窒化シリコン膜（Ｂ）に対してガス流量比を異ならせ、さらに反応圧力９３Pa、放電電力密度０．１２W/cm2、放電周波数１３．５６MHzとした。
【００２５】
【表１】
0004463377.tif 000002
【００２６】
このような条件で作製された酸化窒化シリコン膜（Ａ）〜（Ｃ）の諸特性を表２にまとめて示す。表２には、ラザフォード・バックスキャッタリング・スペクトロメトリー（Rutherford Backscattering Spectrometry：以下、ＲＢＳと省略して記す。使用装置  システム；３Ｓ−Ｒ１０、加速器；ＮＥＣ３ＳＤＨ pelletron エンドステーション；ＣＥ＆Ａ ＲＢＳ−４００）から求めた水素（Ｈ）、窒素（Ｎ）、酸素（Ｏ）、シリコン（Ｓｉ）の組成比と密度、フーリエ変換赤外分光法（以下、ＦＴ−ＩＲと記す。使用装置  Nicolet Magna-IR 760）から求めたＮ−Ｈ結合とＳｉ−Ｈ結合の密度、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）の２０℃におけるエッチング速度、および熱アニールによる内部応力の変化量を示す。内部応力の測定器はIonic System社製のModel-30114を使用し、シリコンウエハー基板上に作製した試料で測定した。内部応力の表記で（＋）の記号は引張り応力（膜を内側にして変形する応力）を表し、（―）の記号は圧縮応力（膜を外側にして変形する応力）を表している。
【００２７】
【表２】
0004463377.tif 000003
【００２８】
酸化窒化シリコン膜（Ａ）は酸素に対する窒素の組成比が０．９１であり、酸化窒化シリコン膜（Ｂ）の０．１２と比較して、窒素の含有比率が高くなる条件とした。このとき、酸化窒化シリコン膜（Ａ）では酸素に対する水素の組成比が０．６２となり、酸化窒化シリコン膜（Ｂ）では０．０３であった。その結果膜の密度が高まり、ウエットエッチング速度は酸化窒化シリコン膜（Ｂ）の９６nm/min（熱アニール後）と比較して酸化窒化シリコン膜（Ａ）４４nm/min（熱アニール後）となり、速度が遅くなることから緻密な膜であることが推定できた。ウエットエッチング速度から比較すると、酸化窒化シリコン膜（Ｃ）は酸化窒化シリコン膜（Ｂ）よりも速く、密度が小さい膜であることが推定できる。
【００２９】
勿論、酸化窒化シリコン膜の作製条件は表１に限定されるものではない。酸化窒化シリコン膜（Ａ）は、ＳｉＨ4とＮＨ3とＮ2Ｏとを用い、基板温度２５０〜４５０℃、反応圧力１０〜１００Pa、電源周波数１３．５６MHz以上を用い、放電電力密度０．１５〜０．８０W/cm2として、水素濃度１０〜３０atomic％、窒素濃度２０〜３０atomic％、酸素濃度２０〜３０atomic％、密度８×１０22〜２×１０23/cm3、上記フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液エッチング速度が４０〜７０nm/minとなるようにすれば良い。一方、酸化窒化シリコン膜（Ｂ）は、ＳｉＨ4とＮ2Ｏとを用い、基板温度２５０〜４５０℃、反応圧力１０〜１００Pa、電源周波数１３．５６MHz以上を用い、放電電力密度０．１５〜０．８０W/cm2として、水素濃度０．１〜１０atomic％、窒素濃度１〜２０atomic％、酸素濃度５５〜６５atomic％、密度６×１０22〜９×１０22/cm3、上記フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液エッチング速度が９０〜１３０nm/minとなるようにすれば良い。
【００３０】
また、表２では結合水素量、ウエットエッチング速度、内部応力については膜の堆積後の値と、熱処理（５００℃、１時間＋５５０℃、４時間：結晶化の工程における処理条件と同等なもの）後の値を示した。表２の特性から明らかなように、この熱処理によって酸化窒化シリコン膜から水素が放出され、また膜が緻密化して引張り応力が大きくなる方向へ変化した。
【００３１】
次に、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで非晶質構造を有する半導体層１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施形態では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、ブロッキング層１０２と非晶質半導体層１０３ａとは両者を連続形成しても良い。例えば、ブロッキング層１０２ｂをプラズマＣＶＤ法で成膜後、反応ガスをＳｉＨ4、Ｎ2ＯからＳｉＨ4とＨ2或いはＳｉＨ4のみに切り替えれば、一旦大気雰囲気に晒すことなく連続形成できる。その結果、ブロッキング層１０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【００３２】
＜結晶化の工程：図１（Ｂ）＞
そして、公知の結晶化技術を使用して非晶質半導体層１０３ａから結晶質半導体層１０３ｂを形成する。例えば、レーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用すれば良い。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層１０３ｂを形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが肝要であり、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atom％以下にしてから結晶化させることが望ましい。
【００３３】
結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発光型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜５００mJ/cm2(代表的には３００〜４００mJ/cm2)とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。このようにして結晶質半導体層を形成することができる。
【００３４】
その他にも個体レーザーであるＹＡＧレーザー、ＹＶＯ4レーザー、ＹＡｌＯ3レーザー、ＹＬＦレーザーなどを用いることができる。これらの個体レーザーは１０６４nmの基本波よりは、むしろその第２高調波（５３２nm）、第３高調波（３５５nm）、第４高調波（２６６nm）が利用される。光の侵入長により、第２高調波（５３２nm）を用いる場合には半導体膜の表面及び内部から、第３高調波（３５５nm）や第４高調波（２６６nm）の場合にはエキシマレーザーと同様に半導体膜の表面から加熱して結晶化を行うことができる。
【００３５】
非晶質半導体膜の結晶化条件の一例は、Ｎｄ：ＹＡＧレーザーのパルス発振周波数を１〜１０kHzとし、レーザーエネルギー密度を１００〜５００mJ/cm2(代表的には１００〜４００mJ/cm2)として、シリンドリカルレンズなどを含む光学系にて形成した線状レーザー光３０６をその長手方向に対し垂直な方向に走査して（或いは、相対的に基板を移動させて）する。線状レーザー光の線幅は１００〜１０００μm、例えば４００μmとする。このようにして熱結晶化法とレーザー結晶化法を併用することにより、結晶性の高い結晶質半導体膜を形成することができる。
【００３６】
熱アニール法による場合にはファーネスアニール炉を用い、窒素雰囲気中で６００〜６６０℃程度の温度でアニールを行う。いずれにしても非晶質半導体層を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質半導体層の厚さは当初の非晶質半導体層の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。
【００３７】
＜島状半導体層形成、マスク層形成：図１（Ｃ）＞
そして、結晶質半導体層１０３ｂ上にフォトレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割して島状半導体層１０４、１０５ａを形成し活性層とする。ドライエッチングにはＣＦ4とＯ2の混合ガスを用いた。その後、プラズマＣＶＤ法や減圧ＣＶＤ法、またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層１０６を形成する。例えば、プラズマＣＶＤ法による場合、オルトケイ酸テトラエチル（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させ、１００〜１５０nm代表的には１３０nmの厚さに形成する。
【００３８】
＜チャネルドープ工程：図１（Ｄ）＞
そしてフォトレジストマスク１０７を設け、ｎチャネル型ＴＦＴを形成する島状半導体層１０５ａにしきい値電圧を制御する目的で１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素を添加する。半導体に対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。ここではイオンドープ法でジボラン（Ｂ2Ｈ6）を用いホウ素（Ｂ）を添加した。ホウ素（Ｂ）添加は必ずしも必要でなく省略しても差し支えないが、ホウ素（Ｂ）を添加した半導体層１０５ｂはｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することができた。
【００３９】
＜ｎ-ドープ工程：図１（Ｅ）＞
ｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層１０５ｂに選択的に添加する。半導体に対してｎ型を付与する不純物元素には、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）など周期律表第１５族の元素が知られている。フォトレジストマスク１０８を形成し、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成される不純物領域１０９におけるリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とする。本明細書中では、不純物領域１０９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。
【００４０】
＜マスク層除去、レーザー活性化、ゲート絶縁膜形成：図１（Ｆ）＞
次に、マスク層１０６を純水で希釈したフッ酸などのエッチング液により除去した。そして、図１（Ｄ）と図１（Ｅ）で島状半導体層１０５ｂに添加した不純物元素を活性化させる工程を行う。活性化は窒素雰囲気中で５００〜６００℃で１〜４時間の熱アニールや、レーザーアニールなどの方法により行うことができる。また、両方の方法を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。
【００４１】
次に、ゲート絶縁膜１１０をプラズマＣＶＤ法またはスパッタ法を用いて４０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜（Ｂ）で形成すると良い。その他に、ゲート絶縁膜を他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００４２】
＜第１の導電層の形成：図２（Ａ）＞
ゲート絶縁膜上には、ゲート電極を形成するために導電層を成膜する。この導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造とすることもできる。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）１１１と金属膜から成る導電層（Ｂ）１１２とを積層させた。導電層（Ｂ）１１２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）１１１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）などで形成する。また、導電層（Ａ）１１１はタングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）１１２は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【００４３】
導電層（Ａ）１１１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）１１２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）１１１に３０ｎｍの厚さのＴａＮ膜を、導電層（Ｂ）１１２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。ＴａＮ膜はＴａをターゲットとしてスパッタガスにＡｒと窒素との混合ガスを用いて成膜した。ＴａはスパッタガスにＡｒを用いた。また、これらのスパッタガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とすすには不向きであった。ＴａＮ膜はα相に近い結晶構造を持つので、この上にＴａ膜を形成すればα相のＴａ膜が容易に得られた。尚、図示しないが、導電層（Ａ）１１１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜１１０に拡散するのを防ぐことができる。いずれにしても、導電層（Ｂ）は抵抗率を１０〜５００μΩcmの範囲ですることが好ましい。
【００４４】
＜ゲート電極形成：図２（Ｂ）＞
次に、フォトレジストマスク１１３を形成し、導電層（Ａ）１１１と導電層（Ｂ）１１２とを一括でエッチングしてゲート電極１１４、１１５を形成する。例えば、ドライエッチング法によりＣＦ4とＯ2の混合ガス、またはＣｌ2を用いて１〜２０Paの反応圧力で行うことができる。ゲート電極１１４、１１５は、導電層（Ａ）から成る１１４ａ、１１５ａと、導電層（Ｂ）から成る１１４ｂ、１１５ｂとが一体として形成されている。この時、ｎチャネル型ＴＦＴのゲート電極１１５は不純物領域１０９の一部と、ゲート絶縁膜１１０を介して重なるように形成する。また、ゲート電極は導電層（Ｂ）のみで形成することも可能である。
【００４５】
＜ｐ+ドープ工程：図２（Ｃ）＞
次いで、ｐチャネル型ＴＦＴのソース領域およびドレイン領域とする不純物領域１１７を形成する。ここでは、ゲート電極１１４をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層はフォトレジストマスク１１６で被覆しておく。そして、不純物領域１１７はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域１１７に含まれるｐ型を付与する不純物元素の濃度を（ｐ+）と表す。
【００４６】
＜ｎ+ドープ工程：図２（Ｄ）＞
次に、ｎチャネル型ＴＦＴのソース領域またはドレイン領域を形成する不純物領域１１８の形成を行った。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域１１８に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す。不純物領域１１７にも同時にリン（Ｐ）が添加されるが、既に前の工程で添加されたボロン（Ｂ）濃度と比較して不純物領域１１７に添加されたリン（Ｐ）濃度はその１／２〜１／３程度なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【００４７】
＜保護絶縁層形成、活性化工程、水素化工程：図２（Ｅ）＞
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を熱アニール法で行う。この工程はファーネスアニール炉を用いれば良い。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。アニール処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、アニール処理の前に、５０〜２００nmの厚さの保護絶縁層１１９を酸化窒化シリコン膜や酸化シリコン膜などで形成すると良い。酸化窒化シリコン膜は表１のいずれの条件でも形成できるが、その他にも、ＳｉＨ4を２７SCCM、Ｎ2Ｏを９００SCCMとして反応圧力１６０Pa、基板温度３２５℃、放電電力密度０．１W/cm2で形成すると良い。
【００４８】
レーザーアアニール法による結晶化は、エキシマレーザーや、ＹＡＧレーザー、ＹＶＯ4レーザー、ＹＡｌＯ3レーザー、ＹＬＦレーザーなどで行う。ＹＡＧレーザーなどの個体レーザーは基本波から第２、第３高調波のいずれかを適用すると良い。
【００４９】
活性化の工程の後、さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００５０】
＜層間絶縁層、ソース配線およびドレイン配線形成、パッシベーション膜形成：図２（Ｆ）＞
活性化および水素化の工程が終了したら、保護絶縁層上にさらに酸化窒化シリコン膜または酸化シリコン膜を積層させ、層間絶縁層１２０を形成する。酸化窒化シリコン膜は保護絶縁層１１９と同様にしてＳｉＨ4を２７SCCM、Ｎ2Ｏを９００SCCMとして反応圧力１６０Pa、基板温度３２５℃とし、放電電力密度を０．１５W/cm2として、５００〜１５００nm（好ましくは６００〜８００nm）の厚さで形成する。
【００５１】
そして、層間絶縁層１２０および保護絶縁層１１９ＴＦＴのソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線１２１、１２４と、ドレイン配線１２２、１２３を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【００５２】
次に、パッシベーション膜１２５として、窒化シリコン膜または酸化窒化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。さらに、この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。
【００５３】
こうして基板１０１上に、ｎチャネル型ＴＦＴ１３４とｐチャネル型ＴＦＴ１３３とを完成させることができた。ｐチャネル型ＴＦＴ１３３には、島状半導体層１０４にチャネル形成領域１２６、ソース領域１２７、ドレイン領域１２８を有している。ｎチャネル型ＴＦＴ１３４には、島状半導体層１０５にチャネル形成領域１２９、ゲート電極１１５と重なるＬＤＤ領域１３０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域１３２、ドレイン領域１３１を有している。このＬov領域のチャネル長方向の長さは、チャネル長３〜８μmに対して、０．５〜３．０μm（好ましくは１．０〜１．５μm）とした。図２ではそれぞれのＴＦＴをシングルゲート構造としたが、ダブルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【００５４】
このように作製したＴＦＴの特性を評価した。ＴＦＴで形成した回路を所望の駆動電圧で正常に動作させるために着目する特性は、Ｖｔｈ、Ｓ値、電界効果移動度などであり、ここでは特にＶｔｈとＳ値について着目した。ＴＦＴのサイズはpチャネル型およびｎチャネル型ＴＦＴ共にチャネル長Ｌ＝８μm、チャネル幅Ｗ＝８μmであり、ｎチャネル型ＴＦＴにはＬＤＤとしてＬov＝２μmを設けてある。
【００５５】
図３は、チャネルドープをしていないｎチャネル型ＴＦＴのＳ値とＶshiftの関係を、各種ブロッキング層の膜厚をパラメータとして示したものである。ここで、Ｖshiftとは図２３（Ｃ）に示すように、ドレイン電流（Ｉd）対ゲート電圧（Ｖｇ）のサブスレッショルド特性において、傾きが最大になる点に引かれた接線がＩd＝１×１０-12Ａの水平線と交差する電圧値として定義する。Ｖshiftは小さいほど良く、理想的にはＶshift＝０Ｖであることが望ましい。図３に示すデータでは、Ｓ値とＶshiftの間には明らかな相間が見られ、Ｖshiftが０Ｖに近づくほどＳ値が小さくなり、ＴＦＴの特性として理想的な状態になって行くことが明らかである。
【００５６】
図３では、ｎチャネル型ＴＦＴのＶshiftの値ブロッキング層１０２を構成する酸化窒化シリコン膜（Ａ）と酸化窒化シリコン膜（Ｂ）との膜厚について検討した結果である。図３でプロットしたデータはいずれもチャネルドープをしていない試料のものであり、Ｖshiftの値を所定の範囲内にするには最適な膜厚の組み合わせがあることを示している。例えば、Ｖshiftをー１．５〜―０．５Ｖの範囲にするには、酸化窒化シリコン膜（Ａ）の厚さを５０nmまたは２００nmとし、酸化窒化シリコン膜（Ｂ）の厚さを３０nmまたは２００nmとすれば良いことがわかる。
【００５７】
図４（Ａ）〜（Ｆ）は、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおけるＶｔｈ、Ｓ値、Ｖshiftの第１のブロッキング層１０２ａの膜厚依存性を示す。第２のブロッキング層１０２ｂの厚さは２００nm一定とした。第１のブロッキング層１０２ａの膜厚の変化５０〜２００nmに対して特性の変化は観測されていない。
【００５８】
また、図５（Ａ）〜（Ｆ）は、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおけるＶｔｈ、Ｓ値、Ｖshiftの第２のブロッキング層１０２ｂの膜厚依存性を示す。第１のブロッキング層１０２ａの厚さは５０nm一定とした。図５に示すデータには、第２のブロッキング層１０２ｂに酸化窒化シリコン膜（Ｂ）を適用した場合と、酸化窒化シリコン膜（Ｃ）を適用した場合とを示した。その結果、まず第２のブロッキング層１０２ｂが厚くなるとＳ値が悪くなり、Ｖｔｈの変動も大きくなった。その傾向は酸化窒化シリコン膜（Ｃ）を適用した場合において顕著であった。その原因は十分明らかでないが、表２で示したように酸化窒化シリコン膜（Ｂ）と（Ｃ）とではウエットエッチング速度に差があり、酸化窒化シリコン膜（Ｂ）のようにウエットエッチング速度が遅く、緻密で硬い膜の方が良いことが明らであった。
【００５９】
図６は、ブロッキング層１０２のアルカリ金属元素の汚染防止効果を、２次イオン質量分析法（ＳＩＭＳ）で測定した結果を示す。測定に用いた装置は、Physical  Electronics社製Model-6600であり、試料は、ガラス基板上にまず酸化窒化シリコン膜（Ａ）を５０nmの厚さに密接形成し、その上に酸化窒化シリコン膜（Ｂ）を１２５nm、さらにシリコン膜を５０nm形成し、ファーネスアニール炉を用い熱アニール法による結晶化温度（５００℃で１時間と、５５０℃で４時間の熱アニール処理）で処理したものである。図６のデータは、シリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）の分布を２次イオン強度で表し、その分布に対するナトリウム（Ｎａ）の分布を定量化して示した。その結果、ガラス基板から酸化窒化シリコン膜（Ａ）への拡散もしくはしみ出しは観測されず、酸化窒化シリコン膜（Ａ）の膜厚が５０nmでも十分ブロッキング層として効果があることが確認できた。
【００６０】
図７は、前述の結晶化温度における処理前後のブロッキング層の内部応力変化に対するＶshiftの変化を示す。酸化窒化シリコン膜（Ａ）と酸化窒化シリコン膜（Ｂ）との膜厚の組み合わせについて検討されているが、内部応力の変化量が少ない程Ｖshiftが小さくなることが明らかとなった。
【００６１】
完成したＴＦＴにおいてｎチャネル型ＴＦＴでは、Ｓ値を０．１０V/dec以上０．３０V/dec以下、Ｖｔｈを０．５Ｖ以上２．５Ｖ以下、電界効果移動度は１２０cm2/V・sec以上２５０cm2/V・sec以下とすることができる。また、ｐチャネル型ＴＦＴでは、Ｓ値を０．１０V/dec以上０．３０V/dec以下、Ｖｔｈを−０．５Ｖ以上−２．５Ｖ以下、電界効果移動度は８０cm2/V・sec以上１５０cm2/V・sec以下とすることができる。このようにバックチャネル側に設ける酸化窒化シリコン膜を用いたブロッキング層の膜厚および膜質には最適な範囲があり、適した組み合わせとすることによりＴＦＴの特性を安定化させることができる。
【００６２】
[実施形態２]
実施形態１で示したブロッキング層を設けることで、図３で示したようにＶｔｈをー０．５〜―１．５Ｖ程度の範囲とすることができ、チャネルドープ工程を簡略化することができる。実施形態１と同様にして図１（Ｃ）までの工程を行い、基板１０１上にブロッキング層１０２、島状半導体層１０４、１０５、マスク層１０６を形成する。そして、図２１に示すようにしきい値電圧を制御する目的で実施形態１と同様に、イオンドープ法でジボラン（Ｂ2Ｈ6）を用いホウ素（Ｂ）を添加して、ボロン（Ｂ）が添加された島状半導体層１０４ｂ、１０５ｂを形成する。これは特別にフォトレジストマスクを設けずに行う全面チャネルドープ工程とする。添加するボロン（Ｂ）濃度を１×１０16atoms／cm3で添加するとｎチャネル型ＴＦＴのＶｔｈを０．５〜２．５Ｖの範囲にすることができた。このボロン（Ｂ）濃度では、ｐチャネル型ＴＦＴのＶｔｈは殆ど変化せず、−０．５〜―１．５Ｖの範囲であった。その他の方法として、非晶質半導体層を形成するときにジボラン（Ｂ2Ｈ6）を同時に添加しても同様な効果を得ることができる。以降は図１（Ｅ）以降の工程を実施形態１と同様にして行えば図２（Ｆ）に示す構造のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成できる。ここでチャネル形成領域１２６、１２９には図２１で添加した濃度のボロン（Ｂ）が含まれている。このような工程とすることで、チャネルドープ用のフォトマスクを１枚削減でき、実施形態１と比較して工程数を削減することができる。
【００６３】
[実施形態３]
本実施形態では、Ｖｔｈの値を精密に制御する形態について示す。まず、実施形態１と同様にして図１（Ｃ）までの工程を行い、基板１０１上にブロッキング層１０２、島状半導体層１０４、１０５、マスク層１０６を形成する。そして、図２２（Ａ）で示すように実施形態２と同様にして全面チャネルドープ工程を行い、ボロン（Ｂ）が添加された島状半導体層１０４ｂ、１０５ｂを形成する。さらに、図２２（Ｂ）に示すように、フォトレジストマスク１０７を形成し、１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素を添加して、ボロン（Ｂ）が添加された島状半導体層１０５ｃを形成する。以降は図１（Ｅ）以降の工程を実施形態１と同様にして行えば図２（Ｆ）に示す構造のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成できる。ここでチャネル形成領域１２６、１２９には図２１で添加した濃度のボロン（Ｂ）が含まれている。このような工程とすることで、ｎチャネル型ＴＦＴのＶｔｈを０．５〜２．５Ｖの範囲に精密に制御することが可能となり、ｐチャネル型ＴＦＴのＶｔｈを−０．５〜―１．５Ｖの範囲とすることができる。
【００６４】
【実施例】
［実施例１］
本発明の実施例を図８〜図１２を用いて説明する。ここでは画素部の画素ＴＦＴと、画素部の周辺に設けられる駆動回路のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、制御回路ではシフトレジスタ回路、バッファ回路などの基本回路であるＣＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図示することにする。
【００６５】
図８（Ａ）において、基板２０１にはバリウムホウケイ酸ガラス基板やアルミノホウケイ酸ガラス基板を用いる。本実施例ではアルミノホウケイ酸ガラス基板を用いた。この時ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板２０１のＴＦＴを形成する表面には、基板２０１からのアルカリ金属元素をはじめとする不純物拡散を防ぐために、酸化窒化シリコン膜（Ａ）２０２ａを５０nmの厚さに形成し、さらにその上に酸化窒化シリコン膜（Ｂ）２０２ｂを１００nmを積層させてブロッキング層２０２とする。
【００６６】
次に、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで非晶質構造を有する半導体層２０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、ブロッキング層２０２と非晶質シリコン層２０３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。（図８（Ａ））
【００６７】
そして、公知の結晶化技術を使用して非晶質シリコン層２０３ａから結晶質シリコン層２０３ｂを形成する。例えば、レーザーアニール法や熱アニール法（固相成長法）を適用すれば良いが、ここでは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン層２０３ｂを形成した。まず、重量換算で１０ｐｐｍの触媒元素を含む水溶液をスピンコート法で塗布して触媒元素を含有する層を形成した（図示せず）。触媒元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などである。結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atom％以下にする。そして、ファーネスアニール炉を用い、窒素雰囲気中で５５０〜６００℃で１〜８時間の熱アニールを行う。以上の工程までで結晶質シリコン膜を得ることができる。この状態で表面に残存する触媒元素の濃度は３×１０10〜２×１０11atoms/cm2であった。その後、結晶化率を高めるためにレーザーアニール法を併用しても良い。例えば、ＸＣｌエキシマレーザー（波長３０８nm）を用い、光学系で線状ビームを形成して、発振周波数５〜５０Hz、エネルギー密度１００〜５００mJ/cm2として線状ビームのオーバーラップ割合を８０〜９８％として照射する。このようにして、結晶性シリコン膜２０３ｂを得る。（図８（Ｂ））
【００６８】
そして、結晶質シリコン膜２０３ｂをエッチング処理して島状に分割し、島状半導体層２０４〜２０７を形成し活性層とする。その後、プラズマＣＶＤ法や減圧ＣＶＤ法、またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層２０８を形成する。例えば、減圧ＣＶＤ法でＳｉＨ4とＯ2との混合ガスを用い、２６６Paにおいて４００℃に加熱して酸化シリコン膜を形成する。（図８（Ｃ））
【００６９】
そしてチャネルドープ工程を行う。まず、フォトレジストマスク２０９を設け、ｎチャネル型ＴＦＴを形成する島状半導体層２０５〜２０７の全面にしきい値電圧を制御する目的で１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）を添加した半導体層２１０〜２１２はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。このチャネルドープ工程は、実施形態２または実施形態３で示した方法で行っても良い。（図８（Ｄ））
【００７０】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層２１０、２１１に選択的に添加する。そのため、あらかじめフォトレジストマスク２１３〜２１６を形成した。ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域（ｎ-）２１７、２１８のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3のとする。また、不純物領域２１９は、画素部の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加した。（図９（Ａ））
【００７１】
次に、マスク層２０８をフッ酸などにより除去して、図８（Ｄ）と図９（Ａ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱アニールや、レーザーアニールの方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。
【００７２】
そして、ゲート絶縁膜２２０をプラズマＣＶＤ法またはスパッタ法を用いて４０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば酸化窒化シリコン膜（Ｂ）で形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図９（Ｂ））
【００７３】
次に、ゲート電極を形成するために第１の導電層を成膜する。本実施例では導電性の窒化物金属膜から成る導電層（Ａ）２２１と金属膜から成る導電層（Ｂ）２２２とを積層させた。ここでは、Ｔａをターゲットとしたスパッタ法で導電層（Ｂ）２２２をタンタル（Ｔａ）で２５０nmの厚さに形成し、導電層（Ａ）２２１は窒化タンタル（ＴａＮ）で５０nmの厚さに形成した。（図９（Ｃ））
【００７４】
次に、フォトレジストマスク２２３〜２２７を形成し、導電層（Ａ）２２１と導電層（Ｂ）２２２とを一括でエッチングしてゲート電極２２８〜２３１と容量配線２３２を形成する。ゲート電極２２８〜２３１と容量配線２３２は、導電層（Ａ）から成る２２８ａ〜２３２ａと、導電層（Ｂ）から成る２２８ｂ〜２３２ｂとが一体として形成されている。この時、駆動回路に形成するゲート電極２２９、２３０は不純物領域２１７、２１８の一部と、ゲート絶縁膜２２０を介して重なるように形成する。（図９（Ｄ））
【００７５】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極２２８をマスクとして、自己整合的に不純物領域を形成する。ｎチャネル型ＴＦＴが形成される領域はフォトレジストマスク２３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域（ｐ+）２３４を１×１０21atoms／cm3の濃度で形成した。（図１０（Ａ））
【００７６】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク２３５〜２３７を形成し、ｎ型を付与する不純物元素が添加して不純物領域２３８〜２４２を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、不純物領域（ｎ+）２３８〜２４２の（Ｐ）濃度を５×１０20atoms／cm3とした。不純物領域２３８には、既に前工程で添加されたボロン（Ｂ）が含まれているが、それに比して１／２〜１／３の濃度でリン（Ｐ）が添加されるので、添加されたリン（Ｐ）の影響は考えなくても良く、ＴＦＴの特性に何ら影響を与えることはなかった。（図１０（Ｂ））
【００７７】
そして、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物添加の工程を行った。ここではゲート電極２３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃度は５×１０16atoms／cm3とし、図９（Ａ）および図１０（Ａ）と図１０（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域（ｎ--）２４３、２４４のみが形成される。（図１０（Ｃ））
【００７８】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール炉を用いた熱アニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。
【００７９】
この熱アニールにおいて、ゲート電極２２８〜２３１と容量配線２３２形成するＴａ膜２２８ｂ〜２３２ｂは、表面から５〜８０ｎｍの厚さでＴａＮから成る導電層（Ｃ）２２８ｃ〜２３２ｃが形成される。その他に導電層（Ｂ）２２８ｂ〜２３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、チタン（Ｔｉ）の場合には窒化チタン（ＴｉＮ）を形成することができる。また、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極２２８〜２３１を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱アニールを行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００８０】
本実施例のように、島状半導体層を非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製した場合、島状半導体層中には微量（１×１０17〜１×１０19atoms/cm3程度）の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図１０（Ｂ）で形成した不純物領域（ｎ+）と同程度であれば良く、ここで実施される活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素を不純物領域２３８〜２４２に偏析させゲッタリングをすることができた。その結果不純物領域２３８〜２４２には１×１０17〜１×１０19atoms/cm3程度の触媒元素が偏析した。（図３（Ｄ））
【００８１】
図１３（Ａ）および図１４（Ａ）はここまでの工程におけるＴＦＴの上面図であり、Ａ−Ａ'断面およびＣ−Ｃ'断面は図１０（Ｄ）のＡ−Ａ'およびＣ−Ｃ'に対応している。また、Ｂ−Ｂ'断面およびＤ−Ｄ'断面は図１５（Ａ）および図１６（Ａ）の断面図に対応している。図１３および図１４の上面図はゲート絶縁膜を省略しているが、ここまでの工程で少なくとも島状半導体層２０４〜２０７上にゲート電極２２８〜２３１と容量配線２３２が図に示すように形成されている。
【００８２】
活性化および水素化の工程が終了したら、ゲート配線とする第２の導電層を形成する。この第２の導電層は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）で形成する。いずれにしても、第２の導電層の抵抗率は０．１〜１０μΩcm程度とする。さらに、チタン（Ｔｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）を積層形成すると良い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層（Ｄ）２４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）２４６として形成した。導電層（Ｄ）２４５は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）２４６は５０〜２００（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図１１（Ａ））
【００８３】
そして、ゲート電極に接続するゲート配線を形成するために導電層（Ｅ）２４６と導電層（Ｄ）２４５とをエッチング処理して、ゲート配線２４７、２４８と容量配線２４９を形成た。エッチング処理は最初にＳｉＣｌ4とＣｌ2とＢＣｌ3との混合ガスを用いたドライエッチング法で導電層（Ｅ）の表面から導電層（Ｄ）の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線を形成することができた。
【００８４】
図１３（Ｂ）および図１４（Ｂ）はこの状態の上面図を示し、Ａ−Ａ'断面およびＣ−Ｃ'断面は図１１（Ｂ）のＡ−Ａ'およびＣ−Ｃ'に対応している。また、Ｂ−Ｂ'断面およびＤ−Ｄ'断面は図１５（Ｂ）および図１６（Ｂ）のＢ−Ｂ'およびＤ−Ｄ'に対応している。図１３（Ｂ）および図１４（Ｂ）において、ゲート配線１４７、１４８の一部は、ゲート電極１２８、１２９、１３１の一部と重なり電気的に接触している。この様子はＢ−Ｂ'断面およびＤ−Ｄ'断面に対応した図１５（Ｂ）および図１６（Ｂ）の断面構造図からも明らかで、第１の導電層を形成する導電層（Ｃ）と第２の導電層を形成する導電層（Ｄ）とが電気的に接触している。
【００８５】
第１の層間絶縁膜２５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成する。本実施例では、ＳｉＨ4を２７SCCM、Ｎ2Ｏを９００SCCM、として反応圧力１６０Pa、基板温度３２５℃で放電電力密度０．１５W/cm2で形成した。その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線２５１〜２５４と、ドレイン配線２５５〜２５８を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【００８６】
次に、パッシベーション膜２５９として、窒化シリコン膜、酸化シリコン膜、または酸化窒化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜２５９に開口部を形成しておいても良い。（図１１（Ｃ））
【００８７】
図１３（Ｃ）および図１４（Ｃ）のはこの状態の上面図を示し、Ａ−Ａ'断面およびＣ−Ｃ'断面は図１１（Ｃ）のＡ−Ａ'およびＣ−Ｃ'に対応している。また、Ｂ−Ｂ'断面およびＤ−Ｄ'断面は図１５（Ｃ）および図１６（Ｃ）のＢ−Ｂ'およびＤ−Ｄ'に対応している。図１３（Ｃ）と図１４（Ｃ）では第１の層間絶縁膜を省略して示すが、島状半導体層２０４、２０５、２０７の図示されていないソースおよびドレイン領域にソース配線２５１、２５２、２５４とドレイン配線２５５、２５６、２５８が第１の層間絶縁膜に形成されたコンタクトホールを介して接続している。
【００８８】
その後、有機樹脂からなる第２の層間絶縁膜２６０を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜２６０にドレイン配線２５８に達するコンタクトホールを形成し、画素電極２６１、２６２を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。（図１２）
【００８９】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはｐチャネル型ＴＦＴ３０１、第１のｎチャネル型ＴＦＴ３０２、第２のｎチャネル型ＴＦＴ３０３、画素部には画素ＴＦＴ３０４、保持容量３０５が形成した。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００９０】
駆動回路のｐチャネル型ＴＦＴ３０１には、島状半導体層２０４にチャネル形成領域３０６、ソース領域３０７ａ、３０７ｂ、ドレイン領域３０８ａ，３０８ｂを有している。第１のｎチャネル型ＴＦＴ３０２には、島状半導体層２０５にチャネル形成領域３０９、ゲート電極２２９と重なるＬＤＤ領域（Ｌov）３１０、ソース領域３１１、ドレイン領域３１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ３０３には、島状半導体層２０６にチャネル形成領域３１３、Ｌov領域とＬoff領域（ゲート電極と重ならないＬＤＤ領域であり、以降Ｌoff領域と記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ３０４には、島状半導体層２０７にチャネル形成領域３１８、３１９、Ｌoff領域３２０〜３２３、ソースまたはドレイン領域３２４〜３２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。さらに、容量配線２３２、２４９と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ３０４のドレイン領域３２６に接続し、ｎ型を付与する不純物元素が添加された半導体層３２７とから保持容量３０５が形成されている。図１２では画素ＴＦＴ３０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【００９１】
以上の様に本発明は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、表示領域（画面サイズ）が４インチクラス以上の表示装置に適用することができる。そして、実施形態で示したように、ブロッキング層２０２を酸化窒化シリコン膜（Ａ）と酸化窒化シリコン膜（Ｂ）で形成することにより、完成したＴＦＴにおいてｎチャネル型ＴＦＴでは、Ｓ値を０．１０V/dec以上０．３０V/dec以下、Ｖｔｈを０．５Ｖ以上２．５Ｖ以下、電界効果移動度は１２０cm2/V・sec以上２５０cm2/V・sec以下とすることができる。また、ｐチャネル型ＴＦＴでは、Ｓ値を０．１０V/dec以上０．３０V/dec以下、Ｖｔｈを−０．５Ｖ以上−２．５Ｖ以下、電界効果移動度は８０cm2/V・sec以上１５０cm2/V・sec以下とすることができる。その結果、駆動電圧を低くすることができ消費電力を低くすることができる。
【００９２】
［実施例２］
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図１８に示すように、図１２の状態のアクティブマトリクス基板に対し、配向膜６０１を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の対向基板６０２には、遮光膜６０３、透明導電膜６０４および配向膜６０５を形成した。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。そして、画素マトリクス回路と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料６０６を注入し、封止剤（図示せず）によって完全に封止した。液晶材料には公知の液晶材料を用いれば良い。このようにして図１８に示すアクティブマトリクス型液晶表示装置が完成した。
【００９３】
次に、このアクティブマトリクス型液晶表示装置の構成を、図１９の斜視図および図２０の上面図を用いて説明する。尚、図１９と図２０は、図８〜図１２と図１８の断面構造図と対応付けるため、共通の符号を用いている。また、図２０で示すＥ―Ｅ’に沿った断面構造は、図１２に示す画素マトリクス回路の断面図に対応している。
【００９４】
図１９においてアクティブマトリクス基板は、ガラス基板２０１上に形成された、画素部４０６と、走査信号駆動回路４０４と、画像信号駆動回路４０５で構成される。表示領域には画素ＴＦＴ３０４が設けられ、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路４０４と、画像信号駆動回路４０５はそれぞれゲート配線２３１とソース配線２５４で画素ＴＦＴ３０４に接続している。また、ＦＰＣ（Flexible  Print  Circuit）７３１が外部入力端子７３４に接続され、入力配線４０２、４０３でそれぞれの駆動回路に接続している。
【００９５】
図２０は表示領域４０６のほぼ一画素分を示す上面図である。ゲート配線２４８は、図示されていないゲート絶縁膜を介してその下の半導体層２０７と交差している。図示はしていないが、半導体層には、ソース領域、ドレイン領域、ｎ--領域でなるＬoff領域が形成されている。また、２６３はソース配線２５４とソース領域３２４とのコンタクト部、２６４はドレイン配線２５８とドレイン領域３２６とのコンタクト部、２６５はドレイン配線２５８と画素電極２６１のコンタクト部である。保持容量３０５は、画素ＴＦＴ３０４のドレイン領域３２６から延在する半導体層３２７とゲート絶縁膜を介して容量配線２３２、２４９が重なる領域で形成されている。
【００９６】
なお、本実施例のアクティブマトリクス型液晶表示装置は、実施例１で説明した構造と照らし合わせて説明したが、実施例１の構成に限定されるものでなく、実施形態１〜３で示した工程を実施例１に応用して完成させたアクティブマトリクス基板を用いても良い。いずれにしても、本発明におけるブロッキング層を設けたアクティブマトリクス基板であれば自由に組み合わせてアクティブマトリクス型液晶表示装置を作製することができる。
【００９７】
［実施例３］
図１７は液晶表示装置の入出力端子、表示領域、駆動回路の配置の一例を示す図である。画素部４０６にはｍ本のゲート配線とｎ本のソース配線がマトリクス状に交差している。例えば、画素密度がＶＧＡの場合、４８０本のゲート配線と６４０本のソース配線が形成され、ＸＧＡの場合には７６８本のゲート配線と１０２４本のソース配線が形成される。表示領域の画面サイズは、１３インチクラスの場合対角線の長さは３４０ｍｍとなり、１８インチクラスの場合には４６０ｍｍとなる。このような液晶表示装置を実現するには、ゲート配線を実施例１で示したような低抵抗材料で形成する必要がある。ゲート配線の時定数（抵抗×容量）が大きくなると走査信号の応答速度が遅くなり、液晶を高速で駆動できなくなる。例えば、ゲート配線を形成する材料の比抵抗が１００μΩcmである場合には６インチクラスの画面サイズがほぼ限界となるが、３μΩcmである場合には２７インチクラスの画面サイズまで対応できる。
【００９８】
表示領域４０６の周辺には走査信号駆動回路４０４と画像信号駆動回路４０５が設けられている。これらの駆動回路のゲート配線の長さも表示領域の画面サイズの大型化と共に必然的に長くなるので、大画面を実現するためには実施例１で示したようなアルミニウム（Ａｌ）や銅（Ｃｕ）などの低抵抗材料で形成することが好ましい。また、本発明は入力端子４０１から各駆動回路までを接続する入力配線４０２、４０３をゲート配線と同じ材料で形成することができ、配線抵抗の低抵抗化に寄与することができる。
【００９９】
［実施例４］
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置は様々な電気光学装置に用いることができる。そして、そのような電気光学装置を表示媒体として組み込んだ電子機器全てに本発明を適用することがでできる。電子機器としては、パーソナルコンピュータ、デジタルカメラ、ビデオカメラ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍など）、ナビゲーションシステムなどが上げられる。それらの一例を図２４に示す。
【０１００】
図２４（Ａ）はパーソナルコンピュータであり、マイクロプロセッサやメモリーなどを備えた本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構成される。本発明は表示装置２００３やその他の信号処理回路を形成することができる。
【０１０１】
図２４（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明は表示装置２１０２やその他の信号制御回路に適用することができる。
【０１０２】
図２４（Ｃ）は携帯情報端末であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明は表示装置２２０５やその他の信号制御回路に適用することができる。
【０１０３】
図２４（Ｄ）はテレビゲームまたはビデオゲームなどの電子遊技機器であり、ＣＰＵ等の電子回路２３０８、記録媒体２３０４などが搭載された本体２３０１、コントローラ２３０５、表示装置２３０３、本体２３０１に組み込まれた表示装置２３０２で構成される。表示装置２３０３と本体２３０１に組み込まれた表示装置２３０２とは、同じ情報を表示しても良いし、前者を主表示装置とし、後者を副表示装置として記録媒体２３０４の情報を表示したり、機器の動作状態を表示したり、或いはタッチセンサーの機能を付加して操作盤とすることもできる。また、本体２３０１とコントローラ２３０５と表示装置２３０３とは、相互に信号を伝達するために有線通信としても良いし、センサ部２３０６、２３０７を設けて無線通信または光通信としても良い。本発明は、表示装置２３０２、２３０３に適用することができる。表示装置２３０３は従来のＣＲＴを用いることもできる。
【０１０４】
図２４（Ｄ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカー部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。尚、記録媒体にはＤＶＤ（Digital  Versatile  Disc）やコンパクトディスク（ＣＤ）などを用い、音楽プログラムの再生や映像表示、ビデオゲーム（またはテレビゲーム）やインターネットを介した情報表示などを行うことができる。本発明は表示装置２４０２やその他の信号制御回路に好適に利用することができる。
【０１０５】
図２４（Ｅ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本発明は表示装置２５０２やその他の信号制御回路に適用することができる。
【０１０６】
図２５（Ａ）はフロント型プロジェクターであり、光源光学系および表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。図２５（Ｂ）はリア型プロジェクターであり、本体２７０１、光源光学系および表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０１０７】
なお、図２５（Ｃ）に、図２５（Ａ）および図２５（Ｂ）における光源光学系および表示装置２６０１、２７０２の構造の一例を示す。光源光学系および表示装置２６０１、２７０２は光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、ビームスプリッター２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は複数の光学レンズで構成される。図２５（Ｃ）では液晶表示装置２８０８を三つ使用する三板式の例を示したが、このような方式に限定されず、単板式の光学系で構成しても良い。また、図２５（Ｃ）中で矢印で示した光路には適宣光学レンズや偏光機能を有するフィルムや位相を調節するためのフィルムや、ＩＲフィルムなどを設けても良い。また、図２５（Ｄ）は図２５（Ｃ）における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１はリフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。尚、図２５（Ｄ）に示した光源光学系は一例であって図示した構成に限定されるものではない。
【０１０８】
また、ここでは図示しなかったが、本発明はその他にも、ナビゲーションシステムやイメージセンサの読み取り回路などにも適用することも可能である。このように本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施形態１〜３および、実施例１〜３のどのような組み合わせから成る構成を用いても実現することができる。
［実施例５］
本実施例では、実施例１と同様なアクティブマトリクス基板を、エレクトロルミネッセンス（ＥＬ：Electro Luminescence）材料を用いた自発光型の表示パネル（以下、ＥＬ表示装置と記す）に応用する例について説明する。図２６（Ａ）はそのＥＬ表示パネルの上面図を示す。図２６（Ａ）において、１０は基板、１１は画素部、１２はソース側駆動回路、１３はゲート側駆動回路であり、それぞれの駆動回路は配線１４〜１６を経てＦＰＣ１７に至り、外部機器へと接続される。
【０１０９】
図２６（Ａ）のＡ−Ａ'線に対応する断面図を図２６（Ｂ）に示す。このとき少なくとも画素部の上方、好ましくは駆動回路及び画素部の上方に対向板８０を設ける。対向板８０はシール材１９でＴＦＴとＥＬ材料を用いた自発光層が形成されているアクティブマトリクス基板と貼り合わされている。シール剤１９にはフィラー（図示せず）が混入されていて、このフィラーによりほぼ均一な間隔を持って２枚の基板が貼り合わせられている。さらに、シール材１９の外側とＦＰＣ１７の上面及び周辺は封止剤８１で密封する構造とする。封止剤８１はシリコーン樹脂、エポキシ樹脂、フェノール樹脂、ブチルゴムなどの材料を用いる。
【０１１０】
このように、シール剤１９によりアクティブマトリクス基板１０と対向基板８０とが貼り合わされると、その間には空間が形成される。その空間には充填剤８３が充填される。この充填剤８３は対向板８０を接着する効果も合わせ持つ。充填剤８３はＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、自発光層は水分をはじめ湿気に弱く劣化しやすいので、この充填剤８３の内部に酸化バリウムなどの乾燥剤を混入させておくと吸湿効果を保持できるので望ましい。また、自発光層上に窒化シリコン膜や酸化窒化シリコン膜などで形成するパッシベーション膜８２を形成し、充填剤８３に含まれるアルカリ元素などによる腐蝕を防ぐ構造としていある。
【０１１１】
対向板８０にはガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム（デュポン社の商品名）、ポリエステルフィルム、アクリルフィルムまたはアクリル板などを用いることができる。また、数十μｍのアルミニウム箔をＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用い、耐湿性を高めることもできる。このようにして、ＥＬ素子は密閉された状態となり外気から遮断されている。
【０１１２】
また、図１７（Ｂ）において基板１０、ブロッキング層２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している）２２及び画素部用ＴＦＴ２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している）が形成されている。
ブロッキング層２１は実施例１と同様に酸化窒化シリコン膜（Ａ）と酸化窒化シリコン膜（Ｂ）とを積層して形成してある。ｎチャネル型ＴＦＴにははホットキャリア効果によるオン電流の低下や、Ｖthシフトやバイアスストレスによる特性低下を防ぐため、本実施形態で示す構成のＬＤＤ領域が設けられている。
【０１１３】
例えば、駆動回路用ＴＦＴ２２として、図１２に示すｐチャネル型ＴＦＴ３０１とｎチャネル型ＴＦＴ３０２を用いれば良い。また、画素部のＴＦＴには、駆動電圧にもよるが、１０Ｖ以上であれば図１２に示す第１のｎチャネル型ＴＦＴ３０４またはそれと同様な構造を有するｐチャネル型ＴＦＴを用いれば良い。第１のｎチャネル型ＴＦＴ３０２はドレイン側にゲート電極とオーバーラップするＬＤＤが設けられた構造であるが、駆動電圧が１０Ｖ以下であれば、ホットキャリア効果によるＴＦＴの劣化は殆ど無視できるので、あえて設ける必要はない。
【０１１４】
図１２の状態のアクティブマトリクス基板からＥＬ表示装置を作製するには、ソース配線、ドレイン配線上に樹脂材料でなる層間絶縁膜（平坦化膜）２６を形成し、その上に画素部用ＴＦＴ２３のドレインと電気的に接続する透明導電膜でなる画素電極２７を形成する。透明導電膜には酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極２７を形成したら、絶縁膜２８を形成し、画素電極２７上に開口部を形成する。
【０１１５】
次に形成する自発光層２９は、公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１１６】
自発光層はシャドーマスクを用いて蒸着法、またはインクジェット法、ディスペンサー法などで形成する。いずれにしても、画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０１１７】
自発光層２９を形成したら、その上に陰極３０を形成する。陰極３０と自発光層２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で自発光層２９と陰極３０を連続して形成するか、自発光層２９を不活性雰囲気で形成し、大気解放しないで真空中で陰極３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１１８】
なお、本実施例では陰極３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的には自発光層２９上に蒸着法で１nm厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００nm厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極３０は３１で示される領域において配線１６に接続される。配線１６は陰極３０に所定の電圧を与えるための電源供給線であり、異方性導電性ペースト材料３２を介してＦＰＣ１７に接続される。ＦＰＣ１７上にはさらに樹脂層８０が形成され、この部分の接着強度を高めている。
【０１１９】
３１に示された領域において陰極３０と配線１６とを電気的に接続するために、層間絶縁膜２６及び絶縁膜２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜２８のエッチング時（自発光層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜２８をエッチングする際に、層間絶縁膜２６まで一括でエッチングしても良い。この場合、層間絶縁膜２６と絶縁膜２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１２０】
また、配線１６はシーリル１９と基板１０との間を隙間（但し封止剤８１で塞がれている。）を通ってＦＰＣ１７に電気的に接続される。なお、ここでは配線１６について説明したが、他の配線１４、１５も同様にしてシーリング材１８の下を通ってＦＰＣ１７に電気的に接続される。
【０１２１】
ここで画素部のさらに詳細な断面構造を図２７に、上面構造を図２８（Ａ）に、回路図を図２８（Ｂ）に示す。図２７（Ａ）において、基板２４０１上には最初にブロッキング層が形成されており、その上に形成されるスイッチング用ＴＦＴ２４０２は実施例１の図１２の画素ＴＦＴ３０４と同じ構造で形成する。ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。尚、本実施例ではダブルゲート構造としているがトリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも良い。
【０１２２】
また、電流制御用ＴＦＴ２４０３は図１２で示す第１のｎチャネル型ＴＦＴ３０２を用いて形成する。このＴＦＴ構造は、ドレイン側にのみゲート電極とオーバーラップするＬＤＤが設けられた構造であり、ゲートとドレイン間の寄生容量や直列抵抗を低減させて電流駆動能力を高める構造となっている。別な観点からも、構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴにゲート電極と一部が重なるＬＤＤ領域を設けることでＴＦＴの劣化を防ぎ、動作の安定性を高めることができる。また、電流によって制御されるＥＬ層は電流制御用ＴＦＴの特性ばらつきがそのまま表示斑となってしまう懸念がある。しかし、本発明のようにブロッキング層の応力管理をすることにより、ＶthやＳ値が規定の範囲に収めることによりそのばらつきを少なくすることができる。スイッチング用ＴＦＴ２４０２のドレイン線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ２４０２のゲート電極３９a、３９bを電気的に接続するゲート線である。
【０１２３】
また、本実施例では電流制御用ＴＦＴ２４０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１２４】
また、図２８（Ａ）に示すように、電流制御用ＴＦＴ２４０３のゲート電極３７となる配線は２４０４で示される領域で、電流制御用ＴＦＴ２４０３のドレイン線４０と絶縁膜を介して重なる。このとき、２４０４で示される領域ではコンデンサが形成される。このコンデンサ２４０４は電流制御用ＴＦＴ２４０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン線４０は電流供給線（電源線）２５０１に接続され、常に一定の電圧が加えられている。
【０１２５】
スイッチング用ＴＦＴ２４０２及び電流制御用ＴＦＴ２４０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成される自発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、自発光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１２６】
また、４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ２４０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４４が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。尚、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０１２７】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０nm（好ましくは４０〜１００nm）とすれば良い。但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせて自発光層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１２８】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造の自発光層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０１２９】
陽極４７まで形成された時点で自発光素子２４０５が完成する。なお、ここでいうＥＬ素子２４０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。図２８（Ａ）に示すように画素電極４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０１３０】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０１３１】
以上のように本願発明のＥＬ表示パネルは図２８のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０１３２】
図２７（Ｂ）は自発光層の構造を反転させた例を示す。電流制御用ＴＦＴ２６０１は図１のｐチャネル型ＴＦＴ１４６と同じ構造て形成する。作製プロセスは実施例１を参照すれば良い。本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０１３３】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ素子２６０２が形成される。本実施例の場合、発光層５３で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。本実施例のような構造とする場合、電流制御用ＴＦＴ２６０１はｐチャネル型ＴＦＴで形成することが好ましい。
【０１３４】
以上のような、本実施例で示すＥＬ表示装置は、実施例７の電子機器の表示部として用いることができる。
【０１３５】
[実施例６]
本実施例では、図２８（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図２９に示す。なお、本実施例において、２７０１はスイッチング用ＴＦＴ２７０２のソース配線、２７０３はスイッチング用ＴＦＴ２７０２のゲート配線、２７０４は電流制御用ＴＦＴ、２７０５はコンデンサ、２７０６、２７０８は電流供給線、２７０７はＥＬ素子とする。
【０１３６】
図２９（Ａ）は、二つの画素間で電流供給線２７０６を共通とした場合の例である。即ち、二つの画素が電流供給線２７０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１３７】
また、図２９（Ｂ）は、電流供給線２７０８をゲート配線２７０３と平行に設けた場合の例である。尚、図２９（Ｂ）では電流供給線２７０８とゲート配線２７０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線２７０８とゲート配線２７０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０１３８】
また、図２９（Ｃ）は、図２９（Ｂ）の構造と同様に電流供給線２７０８をゲート配線２７０３と平行に設け、さらに、二つの画素を電流供給線２７０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線２７０８をゲート配線２７０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。図２９（Ａ）、図２９（Ｂ）では電流制御用ＴＦＴ２７０４のゲートにかかる電圧を保持するためにコンデンサ２７０５を設ける構造としているが、コンデンサ２７０５を省略することも可能である。
【０１３９】
電流制御用ＴＦＴ２４０３として図２７（Ａ）に示すような本願発明のｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極（と重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ２４０４の代わりとして積極的に用いる点に特徴がある。この寄生容量のキャパシタンスは上記ゲート電極とＬＤＤ領域とが重なり合った面積で変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。また、図２９（Ａ）、（Ｂ）、（Ｃ）の構造においても同様にコンデンサ２７０５を省略することは可能である。
【０１４０】
尚、本実施例で示すＥＬ表示装置の回路構成は、実施例１で示すＴＦＴの構成から選択して図２９に示す回路を形成すれば良い。また、実施例４の電子機器の表示部として本実施例のＥＬ表示パネルを用いることが可能である。
【０１４１】
【発明の効果】
ガラス基板上に形成したＴＦＴを有する半導体装置において、ガラス基板に密接してＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜（Ａ）を形成することで、活性層がアルカリ金属元素などの不純物で汚染されるのを防止することができる。
【０１４２】
さらに、酸化窒化シリコン膜（Ａ）にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜（Ｂ）を積層してブロッキング層とし、これらの膜が含有する酸素、窒素、水素の濃度や、原子密度、エッチング速度、および熱アニールによる内部応力の変化をある範囲内の値とすることにより、ＴＦＴのＶｔｈやＳ値などの特性を所望の値とすることができる。
【０１４３】
このようなＴＦＴを用いれば低消費電力で駆動できるアクティブマトリクス型の液晶表示装置に代表される電気光学装置を作製することができる。
【図面の簡単な説明】
【図１】  ＴＦＴの作製工程を示す断面図。
【図２】  ＴＦＴの作製工程を示す断面図。
【図３】  Ｓ値とＶshiftとの関係をブロッキング層の膜厚をパラメータとして説明するグラフ図。
【図４】  第１のブロッキング層膜厚に対するＶｔｈ、Ｖshift、Ｓ値の特性変化を示すグラフ図。
【図５】  第２のブロッキング層膜厚に対するＶｔｈ、Ｖshift、Ｓ値の特性変化を示すグラフ図。
【図６】  ガラス基板上に酸化窒化シリコン膜（Ａ）と酸化窒化シリコン膜（Ｂ）とシリコン膜とを積層し、熱アニールした後のナトリウム（Ｎａ）の分布をＳＩＭＳで分析した結果を示すグラフ図。
【図７】  ブロッキング層の熱アニールによる内部応力変化量とＶshiftの関係を示すグラフ図。
【図８】  画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図９】  画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図１０】  画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図１１】  画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図１２】  画素ＴＦＴ、保持容量、駆動回路のＴＦＴの断面図。
【図１３】  駆動回路のＴＦＴの作製工程を示す上面図。
【図１４】  画素ＴＦＴ、保持容量のＴＦＴの作製工程を示す上面図。
【図１５】  駆動回路のＴＦＴの作製工程を示す上面図。
【図１６】  画素ＴＦＴの作製工程を示す上面図。
【図１７】  液晶表示装置の入出力端子、配線回路配置を示す上面図。
【図１８】  液晶表示装置の構造を示す断面図。
【図１９】  液晶表示装置の構造を示す斜視図。
【図２０】  表示領域の画素を示す上面図。
【図２１】  ＴＦＴの作製工程を示す断面図。
【図２２】  ＴＦＴの作製工程を示す断面図。
【図２３】  Ｖｔｈ、Ｓ値、Ｖshiftの定義を説明する図。
【図２４】  半導体装置の一例を示す図。
【図２５】  半導体装置の一例を示す図。
【図２６】  ＥＬ表示装置の構造を示す上面図及び断面図。
【図２７】  ＥＬ表示装置の画素部の断面図。
【図２８】  ＥＬ表示装置の画素部の上面図と回路図。
【図２９】  ＥＬ表示装置の画素部の回路図の例。
【符号の説明】
１０１、２０１  基板
１０２ａ、２０２ａ  酸化窒化シリコン膜（Ａ）
１０２ｂ、２０２ｂ  酸化窒化シリコン膜（Ｂ）
１０３ａ、２０３ａ  非晶質半導体層
１０３ｂ、２０３ｂ  結晶質半導体層
１０４、１０５、２０４〜２０７  島状半導体層
１０６、２０８  マスク層
１１０、２２０  ゲート絶縁膜
１１４、１１５、２２８〜２３１  ゲート電極
１１９  保護絶縁膜
１２０、２５０  第１の層間絶縁膜
１２１、１２４、２５１〜２５４  ソース配線
１２２、１２３、２５５〜２５８  ドレイン配線
１２５、２５９  パッシベーション膜
２３２  保持容量電極
２４７、２４９  ゲート配線
２６０  第２の層間絶縁膜
２６１  画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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