(57)【特許請求の範囲】
【請求項１】
画像形成動作を司る集積回路と、前記集積回路の制御に基づき動作するプリドライバＩＣと、前記プリドライバＩＣの制御に基づきモータのコイルに駆動電流を供給する電流ドライバ部と、を含むモータ駆動制御回路を備えた画像形成装置であって、
前記集積回路は、
画像形成に係る部材を駆動するモータの制御を指示する制御部と、
モータの回転に応じた周波数信号を入力し、前記入力された周波数信号と、前記制御部からの指示と、に基づきモータの回転速度制御を行う速度ディスクリミネータ部とを備え、
前記プリドライバＩＣは、
前記モータのコイルに流れる電流を制限する電流リミット回路と、
前記モータに設けられたホール素子からの出力を増幅するホール増幅器と、
前記速度ディスクリミネータ部からの制御信号と、前記ホール増幅器からの出力と、に基づき前記電流ドライバ部を駆動させるプリドライバとを備え、
前記集積回路がワンチップでＣ−ＭＯＳ半導体プロセスにより形成され、
前記プリドライバＩＣがワンチップでバイポーラ半導体プロセスにより形成され、
前記電流ドライバ部がＤ−ＭＯＳ半導体プロセスにより形成されていることを特徴とする画像形成装置。
【請求項２】
前記プリドライバＩＣは、前記モータから出力される前記モータの回転に応じた出力を増幅し、前記速度ディスクリミネータ部へ入力する周波数信号を出力する増幅器を備えることを特徴とする請求項１に記載の画像形成装置。
【請求項３】
前記モータは３相ＤＣブラスレスモータとし、前記電流ドライバ部を三つのデュアルＤ−ＭＯＳ  ＦＥＴで構成したことを特徴する請求項１又は２に記載の画像形成装置。
【請求項４】
前記モータはＤＣブラシレスモータであることを特徴とする請求項１又は２に記載の画像形成装置。
【請求項５】
画像形成装置のモータ駆動制御回路であって、
画像形成動作を司る集積回路と、
前記集積回路の制御に基づき動作するプリドライバＩＣと、
前記プリドライバＩＣの制御に基づきモータのコイルに駆動電流を供給する電流ドライバ部とを備え、
前記集積回路は、
画像形成に係る部材を駆動するモータの制御を指示する制御部と、
モータの回転に応じた周波数信号を入力し、前記入力された周波数信号と、前記制御部からの指示と、に基づきモータの回転速度制御を行う速度ディスクリミネータ部とを備え、
前記プリドライバＩＣは、
前記モータのコイルに流れる電流を制限する電流リミット回路と、
前記モータに設けられたホール素子からの出力を増幅するホール増幅器と、
前記速度ディスクリミネータ部からの制御信号と、前記ホール増幅器からの出力と、に基づき前記電流ドライバ部を駆動させるプリドライバとを備え、
前記集積回路がワンチップでＣ−ＭＯＳ半導体プロセスにより形成され、
前記プリドライバＩＣがワンチップでバイポーラ半導体プロセスにより形成され、
前記電流ドライバ部がＤ−ＭＯＳ半導体プロセスにより形成されていることを特徴とする画像形成装置のモータ駆動制御回路。
【請求項６】
前記プリドライバＩＣは、前記モータから出力される前記モータの回転に応じた出力を増幅し、前記速度ディスクリミネータ部へ入力する周波数信号を出力する増幅器を備えることを特徴とする請求項５に記載の画像形成装置のモータ駆動制御回路。
【請求項７】
前記モータは３相ＤＣブラスレスモータとし、前記電流ドライバ部を三つのデュアルＤ−ＭＯＳ  ＦＥＴで構成したことを特徴する請求項５又は６に記載の画像形成装置のモータ駆動制御回路。
【請求項８】
前記モータはＤＣブラシレスモータであることを特徴とする請求項５又は６に記載の画像形成装置のモータ駆動制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、モータを使用する画像形成装置及びそのモータ駆動制御回路に関するものである。
【０００２】
【従来の技術】
従来より、用紙等の搬送駆動にＤＣブラシレスモータを用いる画像形成装置が知られている。このＤＣブラシレスモータの駆動制御には、専用のモノリシックＩＣ、ハイブリッドＩＣ等が用いられている。バイポーラモノリシックＤＣブラシレスモータドライバＩＣは、ＩＣ許容損失を満足させるためにチップ面積を大きくし、放熱フィンを装着した構成が一般的である。
【０００３】
また近年、モノリシックＤＣブラシレスモータドライバＩＣにＤ−ＭＯＳ半導体プロセスを用いた低損失タイプのＩＣが開発され、放熱フィンが不要な構成も現れてきている。またハイブリッドＤＣブラシレスモータＩＣは、パッケージが大きく、チップ間のワイヤーボンディングが必要で、構成上コストメリットが低く、ドライバＩＣとして使用される頻度が極端に減ってきている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記のモノリシックバイポーラＤＣブラシレスモータドライバＩＣの場合、ＩＣ許容損失を満足させるためにチップ面積を大きくしたり、放熱フィンを装着することによって、装置全体のコストアップを招き、さらに、モータ及びドライバＩＣを含めた駆動系の効率が低いため、本駆動系に供給する電源が容量アップになっていた。また、Ｄ−ＭＯＳ半導体プロセスを用いたモノリシックＤＣブラシレスモータドライバＩＣにおいては、本来高効率を必要とするモータコイルを駆動する電流ドライバも同一プロセスで構成するため、工程コストの高いＤ−ＭＯＳ半導体プロセスで製造することになり、ＩＣ自体のコストアップ要因になっていた。
【０００５】
本発明は、上記のような問題点に着目してなされたもので、高効率で、汎用性が高く、コストメリットの大きい画像形成装置及びそのモータ駆動制御回路を提供することを目的としている。
【０００６】
【課題を解決するための手段】
本発明に係る画像形成装置及びそのモータ駆動制御回路は、次にように構成したものである。
【０００７】
（１）画像形成動作を司る集積回路と、前記集積回路の制御に基づき動作するプリドライバＩＣと、前記プリドライバＩＣの制御に基づきモータのコイルに駆動電流を供給する電流ドライバ部と、を含むモータ駆動制御回路を備えた画像形成装置であって、
前記集積回路は、
画像形成に係る部材を駆動するモータの制御を指示する制御部と、
モータの回転に応じた周波数信号を入力し、前記入力された周波数信号と、前記制御部からの指示と、に基づきモータの回転速度制御を行う速度ディスクリミネータ部とを備え、
前記プリドライバＩＣは、
前記モータのコイルに流れる電流を制限する電流リミット回路と、
前記モータに設けられたホール素子からの出力を増幅するホール増幅器と、
前記速度ディスクリミネータ部からの制御信号と、前記ホール増幅器からの出力と、に基づき前記電流ドライバ部を駆動させるプリドライバとを備え、
前記集積回路がワンチップでＣ−ＭＯＳ半導体プロセスにより形成され、
前記プリドライバＩＣがワンチップでバイポーラ半導体プロセスにより形成され、
前記電流ドライバ部がＤ−ＭＯＳ半導体プロセスにより形成されていることを特徴とする画像形成装置。
【０００８】
（２）前記プリドライバＩＣは、前記モータから出力される前記モータの回転に応じた出力を増幅し、前記速度ディスクリミネータ部へ入力する周波数信号を出力する増幅器を備えることを特徴とする前記（１）に記載の画像形成装置。
【０００９】
（３）前記モータは３相ＤＣブラスレスモータとし、前記電流ドライバ部を三つのデュアルＤ−ＭＯＳ  ＦＥＴで構成したことを特徴する前記（１）又は（２）に記載の画像形成装置。
【００１０】
（４）前記モータはＤＣブラシレスモータであることを特徴とする前記（１）又は（２）に記載の画像形成装置。
【００１１】
（５）画像形成装置のモータ駆動制御回路であって、
画像形成動作を司る集積回路と、
前記集積回路の制御に基づき動作するプリドライバＩＣと、
前記プリドライバＩＣの制御に基づきモータのコイルに駆動電流を供給する電流ドライバ部とを備え、
前記集積回路は、
画像形成に係る部材を駆動するモータの制御を指示する制御部と、
モータの回転に応じた周波数信号を入力し、前記入力された周波数信号と、前記制御部からの指示と、に基づきモータの回転速度制御を行う速度ディスクリミネータ部とを備え、
前記プリドライバＩＣは、
前記モータのコイルに流れる電流を制限する電流リミット回路と、
前記モータに設けられたホール素子からの出力を増幅するホール増幅器と、
前記速度ディスクリミネータ部からの制御信号と、前記ホール増幅器からの出力と、に基づき前記電流ドライバ部を駆動させるプリドライバとを備え、
前記集積回路がワンチップでＣ−ＭＯＳ半導体プロセスにより形成され、
前記プリドライバＩＣがワンチップでバイポーラ半導体プロセスにより形成され、
前記電流ドライバ部がＤ−ＭＯＳ半導体プロセスにより形成されていることを特徴とする画像形成装置のモータ駆動制御回路。
【００１２】
（６）前記プリドライバＩＣは、前記モータから出力される前記モータの回転に応じた出力を増幅し、前記速度ディスクリミネータ部へ入力する周波数信号を出力する増幅器を備えることを特徴とする前記（５）に記載の画像形成装置のモータ駆動制御回路。
【００１３】
（７）前記モータは３相ＤＣブラスレスモータとし、前記電流ドライバ部を三つのデュアルＤ−ＭＯＳ  ＦＥＴで構成したことを特徴する前記（５）又は（６）に記載の画像形成装置のモータ駆動制御回路。
【００１４】
（８）前記モータはＤＣブラシレスモータであることを特徴とする請求項５又は６に記載の画像形成装置のモータ駆動制御回路。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を詳細に説明する。
【００１６】
図１は本発明の第１の実施例の回路構成を示すブロック図であり、用紙等の搬送駆動に用いるＤＣブラシレスモータの駆動制御回路の構成を示している。また、図２はそのモータ駆動制御回路を備えた画像形成装置であるレーザビームプリンタの概略構成を示す断面図である。
【００１７】
まず、図２によりレーザビームプリンタの構成について説明する。同図において、１０１はプリンタ本体、１０２は用紙Ｐを収納するカセットであり、カセット内の用紙Ｐの有無は検知センサ１０３により検出される。そして、このカセット１０２から給紙ローラ１０４及び搬送ローラ対１０５の駆動によって、用紙ＰはＬ１の方向へ給紙される。さらに、搬送ローラ対１０６の駆動によって用紙Ｐはプリンタ本体内の搬送路上Ｌ２の方向へ搬送され、給紙センサ１０７で画像書込タイミング及び用紙Ｐの先端と後端が検出される。
【００１８】
１０８はレーザスキャナユニットであり、画像データに基づいてレーザ光をラスタスキャニングし、折り返しミラー１０９によって感光体ドラム１１０上に走査しながら静電潜像を形成する。感光ドラム表面は予め帯電器１１１により帯電してあり、感光体ドラム１１０に照射形成された静電潜像は現像器１１２でトナー現像され、転写部１１３で用紙Ｐに転写される。この用紙上のトナー像は、熱定着装置１１４で用紙Ｐに定着される。
【００１９】
上記熱定着装置１１４は、加熱体であるヒータ及びこのヒータの温度を検知するサーミスタ等の温度検知素子などによって構成され、転写プロセスの終了した用紙Ｐに熱と圧力を加えてトナー像を用紙Ｐに定着させる。そして、用紙Ｐが熱定着装置１１４の定着部１１５を通過したタイミングを排紙センサ１１６が検出すると、排紙ローラ対１１７により定着部１１５を通過した用紙Ｐを搬送し、フェースダウン排紙ローラ対１１８の駆動により用紙Ｐをフェースダウン排紙部１１９へ排出する。本図では、フェースダウン排紙部１１９の上にプリント済みの用紙Ｐが積載されている。
【００２０】
ここで、上記カセット給紙ローラ１０４、給紙搬送ローラ対１０５、搬送ローラ対１０６、感光体ドラム１１０、帯電器１１１、現像器１１２、転写部１１３、熱定着装置１１４、排紙ローラ対１１７、及びフェースダウン排紙ローラ対１１８のそれぞれは、駆動装置である３相ＤＣブラシレスモータにより駆動されるようになっている。
【００２１】
次に、図１により上記のＤＣブラシレスモータの駆動制御回路構成について説明する。図１中、１は上記レーザビームプリンタの印字動作（画像形成動作）を司るＡＳＩＣ（Ａｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｔｉｃ  ＩＣ）で、マイクロコンピュータ部（制御部）２とＤＣブラシレスモータ３７の回転速度制御を行う速度ディスクリミネータ部３を含んでいる。また、このＡＳＩＣ１には、その他不図示のＡ／Ｄコンバータや静電プロセス制御用ロジック等が含まれるが、本実施例の動作説明には不要であるので省略する。
【００２２】
４はＤＣブラシレスモータ３７を駆動するためのプリドライバＩＣ、５はＡＳＩＣ１の速度ディスクリミネータ部３からの制御信号である加速信号ａｃ及び減速信号ｄｃによりコンデンサ２６と、コンデンサ２７及び抵抗２８の直列接続回路に充電、放電を行うチャージポンプ回路、６はコンデンサ２６の電圧によりオンデューティを変化させるＰＷＭ回路で、このＰＷＭ回路６の周波数は外付けのコンデンサ及び抵抗で調整するのが一般的であるが、本実施例では不要であるので省略している。
【００２３】
上記ＰＷＭ回路６の出力はインバータ７を介してＮＡＮＤ回路８に入力される。ＮＡＮＤ回路８の他の入力として、コンパレータ９からの出力が入力される。
コンパレータ９は、モータコイルに流れる電流を制限する電流リミット回路を構成し、基準電源１０の電圧とモータ電流検出用抵抗３６に発生する電圧とを比較する。またＮＡＮＤ回路８の出力はプリドライバ１６に入力され、プリドライバ１６内のトランジスタがオン時にＰＷＭ変調をかけるようになっている。
【００２４】
１１は基準電源、１２はモータ３７の回転情報を検出するＦＧアンプ（Ｆｒｅｑｕｅｎｃｙ  Ｇｅｎｅｒａｔｏｒ）であり、モータ３７のＦＧ着磁極に対向して形成されたＦＧパターン１８は磁極が通過する毎に微小電流を発生させ、コンデンサ１９、抵抗２０によりＦＧアンプ１２の差動入力に電圧を発生させる。ＦＧアンプ１２のゲイン調整は通常、外付けのコンデンサ、抵抗で行うが、本図では省略している。
【００２５】
１３はヒステリシスアンプ（増幅器モジュール）で、基準電源１１はＦＧアンプ１２及びヒステリシスアンプ１３に基準電圧を入力している。ヒステリシスアンプ１３の出力は、ＦＧ信号としてＡＳＩＣ１の速度ディスクリミネータ部３に入力される。速度ディスクリミネータ部３は、ＦＧ信号の周期と基準周期を比較して、ＦＧ信号周期が基準周期よりも長い場合には加速信号ａｃを、逆に短い場合には減速信号ｄｃをそれぞれアクティブ状態にしてモータ３７の定回転制御を行う。
【００２６】
２１，２２，２３はホール素子で、モータ３７の主着磁に反応して電圧を発生させる。２４はホール素子２１，２２，２３の電流制限用抵抗で、電源電圧Ｖｃ２が印加されている。本実施例においては、モータ３７は３相モータで、ホール素子２１，２２，２３はロータ径方向に１２０°位相がずれた位置に実装されているが、ロータ径方向に６０°位相がずれた位置に実装されている場合もある。
そして、３相モータであるモータ３７の各Ｕ相、Ｖ相、Ｗ相に対して、ホール素子２３，２２，２１が位相のずれた電圧波形を出力し、この出力はホールアンプ（増幅器）１４に入力されて増幅される。また、波形整形されたホールアンプ１４の出力は、マトリックス回路１５に入力され、３相の相のずれた駆動波形をプリドライバ１６に入力する。プリドライバ１６は、倍電圧整流回路等を応用したブートストラップ電源１７で電源電圧Ｖｃ１よりも約５〜１０Ｖ高い電圧が印加されている。２５は倍電圧整流回路用のチャージコンデンサである。
【００２７】
２９はモータ３７の各相コイルを駆動する電流駆動用ＦＥＴアレイ（Ｄ−ＭＯＳプロセス半導体）であり、３０〜３５がｎチャネルＦＥＴである。上記プリドライバ１６からの出力ｈｕ，ｈｖ，ｈｗは、それぞれｎチャネルＦＥＴ３０，３１，３２のゲートに入力される。それぞれのｎチャネルＦＥＴ３０，３１，３２をオンするためには、電源電圧Ｖｃ１よりも２〜３Ｖ以上の高いゲート電圧が必要で、さらにＦＥＴ３０，３１，３２のオン抵抗を下げるためには電圧Ｖｃ１よりも５〜１０Ｖ位高い電圧が必要である。また、プリドライバ１６からの出力ｌｕ，ｌｖ，ｌｗは、ｎチャネルＦＥＴ３３，３４，３５のゲートに入力される。
そして、モータ３７の各Ｕ相、Ｖ相、Ｗ相がそれぞれ、ＦＥＴ３０，３３と、ＦＥＴ３１，３４と、ＦＥＴ３２，３５でプッシュプル駆動される。
【００２８】
ここで、従来のＤＣブラシレスモータ駆動用ＩＣは、上述の機能を盛り込んだモノリシックバイポーラＩＣであり、高速動作が必要な箇所はＥＣＬ（Ｅｍｉｔｔｅｒ  Ｃｏｕｐｌｉｎｇ  Ｌｏｇｉｃ），ＩＩＬ（Ｉｎｔｅｇｒａｔｅｄ  Ｉｎｊｅｃｔｉｏｎ  Ｌｏｇｉｃ）を用いている。また、大電流を必要とする電流ドライバ部は、エミッタ面積を大きくすることによって対応している。
【００２９】
しかし、本実施例では、各機能別に最適な半導体プロセスを用い、各部の特徴、性能を最大限に発揮させている。まず、速度ディスクリミネータロジックは、高速、高集積が可能なＣ−ＭＯＳプロセスが最適である。モータ３７の回転数制御を行う際に、プリンタの制御を司るマイクロコンピュータ部２が同一プロセスで作られているため、マイクロコンピュータ部２からの指示に従って様々な回転制御が可能となる。例えば、負荷の大きな起動時に低回転で駆動する等、ステッピングモータの起動と同様のスローアップ制御も簡単に達成できる。速度ディスクリミネータ部３は、回転情報であるＦＧ信号を内部のカウンタでカウントし、規定カウント値とのずれ量（誤差）を加速信号（パルス）ａｃまたは減速信号（パルス）ｄｃとして出力するため、カウント周波数が高いほどより精度の高い回転数制御ができる。カウンタのカウント周波数を高くするにはＣ−ＭＯＳプロセスが最適である。よって、マイクロコンピュータ部２及び速度ディスクリミネータ部３を含むＡＳＩＣ１のロジック回路は、Ｃ−ＭＯＳプロセスが最適な半導体プロセスであると言える。
【００３０】
また、モータ３７のコイルに流れている電流を検出して制限をかけるリミット回路用のコンパレータ９や、回転数検出用のＦＧアンプ１２、ホールアンプ１４等のアナログ回路は、Ｃ−ＭＯＳロジックで構成するには不適当な回路である。
バイポーラ（ＢＩ−ＰＯＬＡＲ）プロセスは、汎用オペアンプ（演算増幅器）ＩＣ、汎用コンパレータＩＣの多くで用いられているプロセスであり、このバイポーラプロセスは製造工程において最もコストメリットのある半導体プロセスである。しかし、バイポーラプロセスで大電流を駆動する場合、エミッタ面積の大きなトランジスタを必要とし、チップ面積の増大を招く可能性が高い。また、チップ損失も大きくなるため、熱抵抗の小さいパワーパッケージに収め、さらに放熱フィンも必要となる場合がある。
【００３１】
そこで、本実施例においては、チャージポンプ回路５、ＰＷＭ回路６、オペアンプであるコンパレータ９、ＦＧアンプ１２、ヒステリシスアンプ１３、ホールアンプ１４、ブートストラップ電源１７、プリドライバ１６等の低電流駆動のアナログ回路と、インバータ７、ＮＡＮＤ回路８、マトリックス回路１５等の低速ロジック回路をワンチップのバイポーラプロセスＩＣで構成することにより、安価なバイポーラモノリシックＩＣの形態にまとめている。
【００３２】
また、モータ３７のコイルを直接駆動する大電流トランジスタは、オン抵抗の小さいＤ−ＭＯＳプロセスを用いることにより、効率の良い電流駆動が可能になる。近年、図１に示すＤ−ＭＯＳトランジスタ（ＦＥＴ）のオン抵抗は、０．１Ω程度が実現可能となってきている。電流駆動用のＤ−ＭＯＳトランジスタ部のＦＥＴアレイ２９をプリドライバＩＣ４の機能を包含したＤ−ＭＯＳワンチップＩＣにすることも構成として可能であるが、大電流を駆動する電流駆動部のＤ−ＭＯＳトランジスタがＩＣのサブストレートに不要なノイズ電流、電圧を発生させ、微小信号を制御するアンプ（増幅器）やコンパレータ（比較器）の誤動作の要因となる。また、Ｄ−ＭＯＳプロセス自体高価なプロセスであるため、極力チップ面積を小さくした方が有利である。よって、本実施例では電流駆動のトランジスタのみをワンチップのＤ−ＭＯＳプロセスの半導体構成にしている。
【００３３】
本構成を用いることにより、例えばモータ出力を変更した場合、モータコイル電流駆動のＤ−ＭＯＳ  ＦＥＴのみの電流容量を変えることにより対応可能で、汎用性に優れている。また、電流駆動用のＤ−ＭＯＳ  ＦＥＴと小信号を制御するアンプ、コンパレータを含むプリドライバＩＣのサブストレートが分離されているため、電流駆動用のＤ−ＭＯＳ  ＦＥＴの大電流によって生じるノイズが小信号を制御するアンプ、コンパレータを含むプリドライバＩＣに影響を及ぼしにくい構成でもある。
【００３４】
図３は本発明の第２の実施例の回路構成を示すブロック図であり、ＤＣブラシレスモータ３７の駆動制御回路構成を示し、図１と同一構成要素には同一符号を付して説明を省略する。
【００３５】
図３の回路構成において、図１と異なる点は電流駆動部のＦＥＴの構成である。図３において、３８，３９，４０は三つのＤ−ＭＯＳツインＦＥＴ回路（デュアルＤ−ＭＯＳ  ＦＥＴ）である。このＤ−ＭＯＳツインＦＥＴ回路は、３相モータ駆動用のみならず、トランスのプッシュプル駆動、スピーカの電流駆動などに多数用いられており、汎用性が高く、図１のＤ−ＭＯＳトランジスタアレイ（電流駆動用ＦＥＴアレイ２９）よりもコストメリットがある。また、１個のｎチャネルＦＥＴ、例えばＦＥＴ３０が故障した際に、図１の回路の場合はＤ−ＭＯＳのＦＥＴアレイ２９を交換する必要があるが、図３の回路の場合は、Ｄ−ＭＯＳツインＦＥＴ回路３８のみを交換することで対応でき、経済性に優れている。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、画像形成動作を司る制御部とモータ制御用の速度ディスクリミネータ部をＣ−ＭＯＳ半導体で構成し、増幅器やモータの電流リミット回路等をバイポーラ半導体で構成し、モータの電流ドライバ部をＤ−ＭＯＳ半導体で構成することにより、高効率で、汎用性が高く、コストメリットのあるモータの駆動制御回路が実現できる。
【００３７】
また、Ｃ−ＭＯＳ半導体と、バイポーラ半導体のそれぞれをワンチップ構成とすることにより、さらにコストメリットを引き出すことができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施例の構成を示すブロック図
【図２】  レーザビームプリンタの概略構成を示す断面図
【図３】  本発明の第２の実施例の構成を示すブロック図
【符号の説明】
１  ＡＳＩＣ
２  マイクロコンピュータ部（制御部）
３  速度ディスクリミネータ部
４  プリドライバＩＣ
５  チャージポンプ回路
６  ＰＷＭ回路
９  コンパレータ（電流リミット回路）
１２  ＦＧアンプ（周波数ジェネレータ）
１３  ヒステリシスアンプ（増幅器モジュール）
１４  ホールアンプ（ホール増幅器）
１５  マトリックス回路
１６  プリドライバ
２１  ホール素子
２２  ホール素子
２３  ホール素子
２９  電流駆動用アレイ
３０  ｎチャネルＦＥＴ
３１  ｎチャネルＦＥＴ
３２  ｎチャネルＦＥＴ
３３  ｎチャネルＦＥＴ
３４  ｎチャネルＦＥＴ
３５  ｎチャネルＦＥＴ
３７  ＤＣブラシレスモータ
３８  Ｄ−ＭＯＳツインＦＥＴ回路
３９  Ｄ−ＭＯＳツインＦＥＴ回路
４０  Ｄ−ＭＯＳツインＦＥＴ回路
１０１  プリンタ本体
１０４  給紙ローラ
１０５  搬送ローラ対
１０６  搬送ローラ対
１１７  排紙ローラ対
１１８  フェースダウン排紙ローラ対
【図１】
0004557360.tif 000002
【図２】
0004557360.tif 000003
【図３】
0004557360.tif 000004