(57)【特許請求の範囲】
【請求項１】
所定の位置に端子が配置された複数の電子素子が基板上に積み重ねられた電子回路装置であって、
前記基板上に搭載された第１の電子素子と、
前記第１の電子素子の端子と重ならないように、少なくとも一部の部位が当該第１の電子素子上に搭載された第２の電子素子と、
前記基板と前記第２の電子素子との間隙を埋めて、当該第２の電子素子を支持するスペーサとを有し、
前記スペーサは、シリコン（Ｓｉ）または金属製である
電子回路装置。
【請求項２】
前記スペーサは、金属製である
請求項１記載の電子回路装置。
【請求項３】
前記第１および第２の電子素子は、前記端子が形成された面とは反対側の面を前記基板に向けて搭載されている
請求項１または２記載の電子回路装置。
【請求項４】
前記基板は、前記第１および第２の電子素子の端子と電気的に接続するための基板端子を有し、
前記第１および第２の電子素子の端子と前記基板端子とがワイヤにより結線されている
請求項３記載の電子回路装置。
【請求項５】
前記第１の電子素子の少なくとも外縁部に、前記ワイヤの前記第１の電子素子への接触を防止するための絶縁性樹脂が形成されている
請求項４記載の電子回路装置。
【請求項６】
前記第１の電子素子は、端子形成面の中央部において一方向に配列された端子を有する
請求項１または２記載の電子回路装置。
【請求項７】
前記基板は、前記基板端子と電気的に接続された外部接続用端子を有する
請求項１または２記載の電子回路装置。
【請求項８】
所定の位置に端子が配置された複数の電子素子が基板上に積み重ねられた電子回路装置の製造方法であって、
前記基板上に第１の電子素子を搭載する工程と、
前記基板上にシリコンまたは金属製のスペーサを搭載する工程と、
前記第１の電子素子および前記スペーサ上に、前記第１の電子素子の前記端子と重ならないように、第２の電子素子を搭載する工程と
を有する電子回路装置の製造方法。
【請求項９】
前記スペーサを搭載する工程は、金属製のスペーサを搭載する工程である
請求項８記載の電子回路装置の製造方法。
【請求項１０】
前記第１および第２の電子素子を搭載する工程において、前記端子が形成された面とは反対側の面を前記基板に向けて前記第１および第２の電子素子を搭載する
請求項８または９記載の電子回路装置の製造方法。
【請求項１１】
前記基板は、前記第１および第２の電子素子の端子と電気的に接続するための基板端子を有し、
前記第２の電子素子を搭載する工程の後に、前記第１および第２の電子素子の端子と前記基板端子とをワイヤにより結線する工程を有する
請求項１０記載の電子回路装置の製造方法。
【請求項１２】
前記ワイヤにより結線する工程の前に、前記第１の電子素子の少なくとも外縁部に、前記ワイヤの前記第１の電子素子への接触を防止するための絶縁性樹脂を形成する工程を有する
請求項１１記載の電子回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子回路装置およびその製造方法に関し、特に複数の半導体チップが格納された電子回路装置およびその製造方法に関する。
【０００２】
【従来の技術】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、実装基板上の部品実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
そして、これに応えるため、近年、複数の半導体チップを１つのパッケージに実装したマルチチップパッケージが使用されてきている。
【０００４】
図６は、上記のマルチチップパッケージの断面図である。
図６に示すマルチチップパッケージでは、半導体チップ１１および半導体チップ１２が、ダイボンド材３により、インタポーザ５上に固定されている。
半導体チップ１１，１２は、それぞれ所定の配置でパッド８が形成されており、インタポーザ５に形成されたインナーリード６と、金線などからなるボンディングワイヤ４により、電気的に接続されている。
【０００５】
半導体チップ１１，１２が搭載されたインタポーザ５上には、半導体チップ１１，１２を保護するための封止樹脂９が形成されている。
インタポーザ５のチップ搭載面の裏面には、インナーリード６と電気的に接続された外部接続端子７が形成されている。
【０００６】
上記の半導体チップ１１，１２を格納するマルチチップパッケージは、不図示のマザーボードの端子とインタポーザ５の外部接続端子７とが電気的に接続されるように、マザーボード上に実装されて使用されることになる。
【０００７】
上記構成のマルチチップパッケージでは、２次元方向に横並びに半導体チップ１１，１２を搭載していることから、広い実装面積を必要とするため、さらなる素子の高集積化および高密度化の要求に対応することが困難となってきている。
【０００８】
従って、近年、上記のさらなる要求に対応すべく、半導体チップを積み上げて、３次元に搭載されたスタック構造のマルチチップパッケージが使用されるようになってきている。
【０００９】
図７は、スタック構造のマルチチップパッケージの断面図である。
図７に示すマルチチップパッケージでは、相対的に面積の大きい半導体チップ１１上に、相対的に面積の小さい半導体チップ１２が搭載されている構造となっている。
【００１０】
すなわち、相対的に面積の大きい半導体チップ１１がダイボンド材３により、インタポーザ５上に固定されており、半導体チップ１１のパッド８に干渉しないように、半導体チップ１２がダイボンド材３により半導体チップ１１上に固定されている。
【００１１】
半導体チップ１１，１２に形成された各パッド８と、インタポーザ５に形成されたインナーリード６とが、金線などからなるボンディングワイヤ４により、電気的に接続されている。
【００１２】
そして、インタポーザ５上に積み重ねられた半導体チップ１１，１２が封止樹脂９により封止されている。
インタポーザ５のチップ搭載面の裏面には、インナーリード６と電気的に接続された外部接続端子７が形成されている。
【００１３】
上記構成のスタック構造のマルチチップパッケージは、上述したように、マザーボード上に実装されて使用される際に、２次元のマルチチップパッケージに比して、平面方向の実装面積を縮小できることから、さらなる素子の高集積化および高密度化の要求に応えることができる。
【００１４】
【発明が解決しようとする課題】
しかしながら、例えば、スタック構造のマルチチップパッケージを採用する場合には、上述したように、半導体チップ１２は、半導体チップ１１のパッド８に干渉しないように搭載する必要があることから、半導体チップ１１に配置されたパッド８により制限を受ける。
【００１５】
図７に示すように、例えば、半導体チップ１１，１２のパッド８が、ともにチップの周囲に形成されており、半導体チップ１１に配置されたパッド８の内側に、半導体チップ１２が搭載することができる場合等、限られた条件下において上記の構造を採用することができる。
【００１６】
例えば、図８に示すように、主に、ＳＲＡＭ（Static Random Access Memory)などのメモリ系においては、パッド８がチップの中央に一方向に配置されたセンターパッド配置チップ１が使用されている。
このセンターパッド配置チップ１と、当該チップサイズ以下で、チップ周囲にパッド８が配置されたペリフェラルパッド配置チップ２とをマルチチップパッケージ化する場合には、センターパッド配置チップ１のパッド８とペリフェラルパッド配置チップ２とが干渉してしまうため、図７に示すスタック構造を採用することができず、図６に示す横並びにする構成しか採用することができないという問題がある。
【００１７】
本発明は上記の事情に鑑みてなされたものであり、その目的は、半導体チップ等の電子素子の端子配置にできるだけ制限されずに電子素子を積み重ねて、小型化を図ることができる電子回路装置およびその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記の目的を達成するため、本発明の電子回路装置は、所定の位置に端子が配置された複数の電子素子が基板上に積み重ねられた電子回路装置であって、前記基板上に搭載された第１の電子素子と、前記第１の電子素子の端子と重ならないように、少なくとも一部の部位が当該第１の電子素子上に搭載された第２の電子素子と、前記基板と前記第２の電子素子との間隙を埋めて、当該第２の電子素子を支持するスペーサとを有し、前記スペーサは、シリコン（Ｓｉ）または金属製である。
【００１９】
好適には、前記スペーサは、前記第１の電子素子の厚みと実質的に同等の厚みを有する。
【００２０】
例えば、前記第１および第２の電子素子は、前記端子が形成された面とは反対側の面を前記基板に向けて搭載されている。
この場合、前記基板は、前記第１および第２の電子素子の端子と電気的に接続するための基板端子を有し、前記第１および第２の電子素子の端子と前記基板端子とがワイヤにより結線されている。
【００２１】
好適には、前記第１の電子素子の少なくとも外縁部に、前記ワイヤの前記第１の電子素子への接触を防止するための絶縁性樹脂が形成されている。
【００２２】
例えば、前記第１の電子素子は、端子形成面の中央部において一方向に配列された端子を有する。
【００２３】
例えば、前記基板は、前記基板端子と電気的に接続された外部接続用端子を有する。
【００２４】
上記の本発明の電子回路装置では、基板上に第１の電子素子が搭載され、当該第１の電子素子の端子と重ならないように、第１の電子素子上において、第２の電子素子の一部の部位が搭載されている。
そして、基板と第２の電子素子との間隙を埋めて、当該第２の電子素子を支持するスペーサが形成されていることから、第２の電子素子は、第１の電子素子およびスペーサにより支持されて積み重ねられることとなる。
従って、第１の電子素子の端子配置により、第１の電子素子の端子を除く領域が、第２の電子素子を搭載するほどの領域を有さない場合であっても、スペーサが設けられていることで、第１の電子素子およびスペーサ上に第２の電子素子を搭載することができ、基板上に横並びに電子素子を搭載するのに比して、実装面積が削減される。
【００２５】
さらに、上記の目的を達成するため、本発明の電子回路装置の製造方法は、所定の位置に端子が配置された複数の電子素子が基板上に積み重ねられた電子回路装置の製造方法であって、前記基板上に第１の電子素子を搭載する工程と、前記基板上にシリコンまたは金属製のスペーサを搭載する工程と、前記第１の電子素子および前記スペーサ上に、前記第１の電子素子の前記端子と重ならないように、第２の電子素子を搭載する工程とを有する。
【００２６】
好適には、前記スペーサを搭載する工程において、前記第１の電子素子の厚みと実質的に同等な厚みを有するスペーサを搭載する。
【００２７】
例えば、前記第１および第２の電子素子を搭載する工程において、前記端子が形成された面とは反対側の面を前記基板に向けて前記第１および第２の電子素子を搭載する。
そして、前記基板は、前記第１および第２の電子素子の端子と電気的に接続するための基板端子を有し、前記第２の電子素子を搭載する工程の後に、前記第１および第２の電子素子の端子と前記基板端子とをワイヤにより結線する工程を有する。
【００２８】
好適には、前記ワイヤにより結線する工程の前に、前記第１の電子素子の少なくとも外縁部に、前記ワイヤの前記第１の電子素子への接触を防止するための絶縁性樹脂を形成する工程を有する。
【００２９】
上記の本発明の電子回路装置の製造方法によれば、基板上に第１の電子素子を搭載し、基板上にスペーサを搭載し、第１の電子素子およびスペーサ上に、第１の電子素子の端子に重ならないように、第２の電子素子を搭載することで、第１の電子素子の端子配置に影響されずに、電子素子を積み重ねることができる。
【００３０】
【発明の実施の形態】
以下に、本発明の実施の形態について、一例として、ＢＧＡ（Ball Grid Array)型のマルチチップパッケージからなる電子回路装置を例に図面を参照して説明する。
【００３１】
図１は、本実施形態に係る電子回路装置の断面図である。
図２は、図１に示す電子回路装置における半導体チップの積み重ねの様子を示す平面図である。
【００３２】
本実施形態に係る電子回路装置では、図２に示すように、チップの中央部に一方向に複数のパッド８が配置されたセンターパッド配置チップからなる第１の半導体チップ１上に、チップの周囲に沿って複数のパッド８が配置されたペリフェラルパッド配置チップからなる第２の半導体チップ２を積み重ねて、ＢＧＡ（Ball Grid Array)型のマルチチップパッケージからなる電子回路装置が構成されている。
上記の第１の半導体チップ１に示すパッド８の配置は、主に、ＳＲＡＭ（Static Random Access Memory)などのメモリ系に使用されている。
【００３３】
第１の半導体チップ１は、例えば、フィルムあるいはペースト状の接着材であるダイボンド材３により、例えば、０．４〜０．６ｍｍ程度の厚みのガラスエポキシ基板等からなるインタポーザ５上に固定されている。
ダイボンド材３は、例えば、ペースト状のものを使用する場合には、銀ペーストを使用することができ、２０μｍ程度の厚みを有する。
【００３４】
第１の半導体チップ１に隣接して、ダイボンド材３により、第１の半導体チップ１と同等の厚みを有するスペーサ１０が固定されている。
スペーサ１０は、例えば、半導体チップ１，２との熱膨張率の差が小さくなるように、例えば、半導体チップを構成する材料であるシリコン（Ｓｉ）により構成される。
あるいは、半導体チップ１，２から発せられる熱を効率的に放散させるために、熱伝導率の高い銅（Ｃｕ）等の金属を使用してもよい。
【００３５】
第１の半導体チップ１およびスペーサ１０上には、第１の半導体チップ１に配置されたパッド８に接触しないように、ダイボンド材３により、第２の半導体チップ２が固定されている。
上記の第１の半導体チップ１および第２の半導体チップ２は、例えば、１５０μｍ〜３００μｍの厚みを有している。
【００３６】
インタポーザ５のチップ搭載面には、銅（Ｃｕ）、ニッケル（Ｎｉ）、あるいは金（Ａｕ）等からなるインナーリード６が形成されており、半導体チップ１，２に配置された各パッド８とインタポーザ５のインナリード６とが、例えば、金線などからなるボンディングワイヤ４により接続されている。
ボンディングワイヤ４は、チップの周辺部に触れないように、チップ側で盛り上がったループ形状に形成されている。
また、ボンディングワイヤ４は、各ボンディングワイヤが重ならないように、図４の断面に直交する方向において、交互に形成されている。
【００３７】
ここで、下側の第１の半導体チップ１のエッジには、ボンディングワイヤ４と第１の半導体チップ１とが接触して短絡するのを防止するため、例えば、絶縁性の液状樹脂からなるエッジコート材１３が塗布されている。
これは、図１に示すように、半導体チップ１，２のパッド８とインナーリード等の距離が長い場合や、チップの中央部にパッド８が配置されている場合等には、後に説明する封止樹脂を封入する際に、ボンディングワイヤ４が樹脂の重みでチップのエッジに接触する恐れがあるため、これを防止するためである。
【００３８】
インタポーザ５上には、第１の半導体チップ１および第２の半導体チップ２を被覆して、当該半導体チップ１，２を保護するための封止樹脂９が形成されている。
インタポーザ５のチップ搭載面の裏面には、インナーリード６と電気的に接続された例えば半田等からなる球状の外部接続端子７が形成されている。
【００３９】
上記の第１の半導体チップ１と第２の半導体チップ２を格納する電子回路装置は、不図示のマザーボードの端子とインタポーザ５の外部接続端子とが電気的に接続されるように、マザーボード上に実装されて使用されることになる。
【００４０】
上記の本実施形態に係る電子回路装置では、第１の半導体チップ１上に、当該第１の半導体チップ１のパッド８に干渉しないように、第２の半導体チップ２が積み重ねられており、第１の半導体チップ１に支持されていない第２の半導体チップ２の下側には、第２の半導体チップ２を支持するスペーサ１０が配置されて、安定した３次元実装を可能にしている。
従って、第１の半導体チップ１のパッド８とインタポーザ５のインナーリード６との、ボンディングワイヤ４による接続を妨げることなく、チップを積み重ねることができ、電子回路装置の小型化を実現することができる。
さらに、スペーサ１０が第１の半導体チップ１の厚みと同等の厚みを有することにより、第２の半導体チップ２を平行に搭載することができ、安定した搭載を実現することができる。
【００４１】
次に、上記の本実施形態の電子回路装置の製造方法について、図３〜図５を用いて説明する。
【００４２】
まず、図３（ａ）に示すように、インナーリード６が形成されたインタポーザ５上において、第１の半導体チップ１およびスペーサ１０を搭載する箇所に、ダイボンド材３を塗布する。
続いて、マウンタにより、第１の半導体チップ１をダイボンド材３を介して、インタポーザ５上に搭載する。
【００４３】
次に、図３（ｂ）に示すように、第１の半導体チップ１と同等の厚みを有するスペーサ１０を用意して、マウンタにより当該スペーサ１０をダイボンド材３を介してインタポーザ５上に搭載する。
【００４４】
次に、図３（ｃ）に示すように、第１の半導体チップ１に配置されたパッド８に干渉しないように、第１の半導体チップ１およびスペーサ１０上に、ダイボンド材３を塗布する。
続いて、マウンタにより、第２の半導体チップ２をダイボンド材３を介して、第１の半導体チップ１およびスペーサ１０上に搭載する。
【００４５】
次に、図４（ｄ）に示すように、第１の半導体チップ１のエッジに、例えば、絶縁性の液状樹脂からなるエッジコート材１３を塗布する。このエッジコート材１３は、半導体チップ１のエッジの全てに塗布する必要はなく、比較的長いボンディングワイヤが半導体チップ１のエッジをまたぐこととなる部位に塗布すればよい。
【００４６】
次に、図４（ｅ）に示すように、第１の半導体チップ１および第２の半導体チップ２のパッド８と、インタポーザ５のインナ−リード６とを、例えば、金線などからなるボンディングワイヤ４により接続する。
【００４７】
次に、図５（ｆ）に示すように、上記の第１および第２の半導体チップ１，２が搭載されたインタポーザ５を金型成形機にセットして、樹脂を流しこんで成形硬化させて、第１および第２の半導体チップ１，２を保護する封止樹脂９を形成する。
【００４８】
最後に、図５（ｇ）に示すように、インタポーザ５のチップ搭載面の裏面において、インナーリード６に接続するように配置された不図示のランド上に、球状の半田等からなる外部接続端子７を形成することにより、本実施形態に係る電子回路装置が製造される。
【００４９】
上記のようにして形成された電子回路装置は、不図示のマザーボードに形成された電極と、外部接続端子７とをリフローはんだ付けなどにより、接続させることにより、マザーボード上に実装されることとなる。
【００５０】
上記の本実施形態に係る電子回路装置の製造方法によれば、スペーサ１０を形成する工程を追加するのみで、第１の半導体チップ１のパッド配置に影響されることなく、第２の半導体チップ２を搭載することができ、小型化されたスタック型の電子回路装置を製造することができる。
【００５１】
本発明は、上記の実施形態の説明に限定されない。
例えば、本実施形態では、第１の半導体チップとして、チップの中央部に一方向に複数配置されたパッドを有するセンターパッド配置チップを一例に説明したが、これに限られるものでなく、特に、パッドの配置には限定はない。
同様に、第２の半導体チップとして、チップの周辺部に沿ってパッドが複数配置されたペリフェラルパッド配置チップを例に説明したが、特に限定されるものでなく、センターパッド配置チップの他、様々なパッド配置を有するチップを使用することができる。
【００５２】
また、スペーサ１０は、第１の半導体チップ１と同じ厚さで、その上に搭載される第２の半導体チップ２を平行に保つことができ、かつ、半導体チップ１，２のパッド８とインナーリード６とのボンディングワイヤ４による接続に問題がなければ、どのような形状でもよく、またどのような材質であってもよい。
例えば、スペーサ１０は、第２の半導体チップ２とインタポーザ５との間隙を全て埋める必要はなく、第２の半導体チップ２を平行に搭載できる限りにおいて、間隙の一部を埋めるように形成してもよい。
【００５３】
また、ダイボンド材３は、信頼性の向上等のため、第１の半導体チップ１の搭載用と、第２の半導体チップ２の搭載用とで材料を変えてもよい。
例えば、第２の半導体チップ２の搭載用に、フィルム状のダイボンド材を使用することで、ダイボンド材が流れて第１の半導体チップ１のパッド８を覆ってしまうのを防止することができる。
また、例えば、第１の半導体チップ１の搭載用に、フィルム状のダイボンド材を使用することで、搭載後の第１の半導体チップ１が傾くのを防止でき、その後にマウンタにより、第２の半導体チップ２を第１の半導体チップ１上に搭載する際に、位置決めを容易にすることができる。
【００５４】
また、本実施形態では、ＢＧＡ型のパッケージからなる電子回路装置について説明したが、これに限られるものでなく、例えば、半田等からなる球状の外部接続端子７は存在せず、チップ搭載面の裏面にはパッドしか形成されていないＬＧＡ（Land Grid array)型に適用することも可能である。
また、本実施形態における電子回路装置の外形サイズを限りなく半導体チップのサイズに近づけたＣＳＰ（Chip Size Package)形態の電子回路装置に適用することもできる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００５５】
【発明の効果】
本発明によれば、半導体チップ等の電子素子の端子配置にできるだけ制限されずに電子素子を積み重ねて、小型化された電子回路装置を実現することができる。
【図面の簡単な説明】
【図１】本実施形態に係る電子回路装置の断面図である。
【図２】図１に示す電子回路装置における半導体チップの積み重ねの様子を示す平面図である。
【図３】本実施形態に係る電子回路装置の製造工程において、（ａ）は第１の半導体チップの搭載工程までを示す断面図、（ｂ）はスペーサの搭載工程までを示す断面図、（ｃ）は第２の半導体チップの搭載工程までを示す断面図である。
【図４】本実施形態に係る電子回路装置の製造工程において、（ｄ）はエッジコート材の塗布工程までを示す断面図、（ｅ）はボンディングワイヤによる接続工程までを示す断面図である。
【図５】本実施形態に係る電子回路装置の製造工程において、（ｆ）は封止樹脂の形成工程までを示す断面図、（ｇ）は外部接続端子の形成工程までを示す断面図である。
【図６】図６は、従来例に係る２次元マルチチップパッケージの断面図である。
【図７】図７は、従来例に係る３次元マルチチップパッケージの断面図である。
【図８】図８は、従来例に係るマルチチップパッケージの問題点を説明するための図である。
【符号の説明】
１…第１の半導体チップ、２…第１の半導体チップ、３…ダイボンド材、４…ボンディングワイヤ、５…インターポーザ、６…インナーリード、７…外部接続端子、８…パッド、９…封止樹脂、１０…スペーサ、１１…半導体チップ、１２…半導体チップ、１３…エッジコート材。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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