(57)【特許請求の範囲】
【請求項１】
絶縁基材上に下部電極を形成する工程と、
前記下部電極上に低温成膜工程によって、ＢｉＺｎＮｂ系非晶質金属酸化物からなる非晶質常誘電体膜を形成する工程と、
前記非晶質常誘電体膜上に無電解メッキ工程によって金属シード層を形成する工程と、
前記金属シード層上に電解メッキ工程を利用して上部電極を形成する工程と、
を含む薄膜キャパシタを内蔵した印刷回路基板の製造方法。
【請求項２】
前記下部電極および上部電極は、それぞれＣｕ、Ｎｉ、Ａｌ、Ｐｔ、Ｔａ及びＡｇから成る群より選択された１種の金属で形成されることを特徴とする、請求項１に記載の薄膜キャパシタを内蔵した印刷回路基板の製造方法。
【請求項３】
前記下部電極および上部電極は、それぞれＣｕで形成されることを特徴とする、請求項１に記載の薄膜キャパシタを内蔵した印刷回路基板の製造方法。
【請求項４】
前記下部電極は、無電解メッキを行った後に電解メッキすることで形成されることを特徴とする、請求項１〜３のいずれか一項に記載の薄膜キャパシタを内蔵した印刷回路基板の製造方法。
【請求項５】
前記金属シード層は、Ｃｕ、Ｎｉ及びＣｒから選択された１種の金属で形成されることを特徴とする、請求項１〜４のいずれか一項に記載の薄膜キャパシタを内蔵した印刷回路基板の製造方法。
【請求項６】
前記金属シード層を形成する無電解メッキ工程においてアクティベーター（Ａｃｔｉｖａｔｏｒ）工程の維持時間が８分以上であることを特徴とする、請求項１〜５のいずれか一項に記載の薄膜キャパシタを内蔵した印刷回路基板の製造方法。
【請求項７】
前記ＢｉＺｎＮｂ系非晶質金属酸化物は、１．３＜ｘ＜２．０、０．８＜ｙ＜１．５、及びｚ＜１．６を満足するＢｉxＺｎyＮｂzＯ7金属酸化物であることを特徴とする、請求項１に記載の薄膜キャパシタを内蔵した印刷回路基板の製造方法。
【請求項８】
前記非晶質常誘電体膜は、２００℃以下の低温成膜工程を利用して形成されることを特徴とする、請求項１〜７のいずれか一項に記載の薄膜キャパシタを内蔵した印刷回路基板の製造方法。
【請求項９】
前記非晶質常誘電体膜の厚さが２．０μｍ以下であることを特徴とする、請求項１〜８のいずれか一項に記載の薄膜キャパシタを内蔵した印刷回路基板の製造方法。
【請求項１０】
前記下部電極の厚さが２．０μｍ以下であり、前記上部電極の厚さは１．０μｍ以上であることを特徴とする、請求項１〜９のいずれか一項に記載の薄膜キャパシタを内蔵した印刷回路基板の製造方法。
【請求項１１】
前記金属シード層は、０．３μｍ以下の厚さを有することを特徴とする、請求項１〜１０のいずれか一項に記載の薄膜キャパシタを内蔵した印刷回路基板の製造方法。
【請求項１２】
請求項１〜１１のいずれか一項に記載の製造方法で製造された薄膜キャパシタを内蔵した印刷回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜キャパシタを内蔵した印刷回路基板の製造方法及びそれにより製造された印刷回路基板に関し、より詳しくは、薄膜キャパシタを構成する金属シード層を無電解メッキ方式により形成することで、製造コストを低減することができるばかりでなく、ビルドアップ（Ｂｕｉｌｄ−ｕｐ）工程で有機基板内に効果的に内蔵することのできる薄膜キャパシタを内蔵した印刷回路基板の製造方法及びそれにより製造された印刷回路基板に関する。
【背景技術】
【０００２】
近年、電子装置の高性能化のために高集積の受動素子に対する市場ニーズが増大している。ところで印刷回路基板上に搭載されていた各種の受動素子は電子装置を小型化するのに大きな障害要因として一般的に認識されている。特に、半導体能動素子が漸次内蔵化され、その入出力端子数が増加するによって、その能動素子の周囲により多い受動素子の確保空間が要求されているが、これは簡単に解決できる問題ではない。
【０００３】
代表的な受動素子にはキャパシタがある。かかるキャパシタは運用周波数の高周波化によりインダクタンスを減少させるための適切な配置が要求される。例えば、安定的な電源供給に使用されるデカップリングキャパシタは高周波化による誘導インダクタンスを低減させるために入力端子と最近接距離に配置されることが要求される。
【０００４】
このような小型化と高周波化の要求を満たすために、多様な形態の低ＥＳＬ積層型キャパシタが開発されてきたが、従来のＭＬＣＣ（多層セラミックキャパシタ）はディスクリート素子として上記問題を克服するのに根本的な限界がある。ところで上記キャパシタは電気回路の素子として多く使用されるので、仮にこれらが電気回路基板内に内蔵できるとその基板の面積を効果的に減らすことが可能である。したがって、利点に着目して、最近、内蔵型キャパシタの実現方案に関する研究が活発に行われている。
【０００５】
内蔵型キャパシタは、メモリーカード、ＰＣ（ポリカーボネート）メインボード及び各種のＲＦモジュールに使用される印刷回路基板に内蔵された形態として、製品の大きさを画期的に減少させることができる。また、能動素子の入力端子に近接距離に配置することができるので、導線長さを最小化して誘導インダクタンスを大きく低減させることができるという長所がある。
【０００６】
このような内蔵型キャパシタの一例として特許文献１に開示された発明を挙げることができる。上記特許文献１に示しているように、従来の薄膜キャパシタを内蔵した印刷回路基板１０は、図１のように、絶縁基材１１ａと、上記絶縁基材上に設けられた下部電極１３と、上記下部電極上に設けられた誘電体薄膜１５、及び上記誘電体薄膜上に設けられた上部電極１７とを含む内蔵型薄膜キャパシタを提示している。
【０００７】
【特許文献１】米国特許第６８１８４６９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところでこのような従来の薄膜キャパシタを製造するにあたって、その上部電極および下部電極をスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）、電子ビーム（Ｅ−ｂｅａｍ）などのようなＰＶＤ（物理的気相成長法）を適用して形成するため、その電極の厚さを所望の厚さにするには多くの費用がかかるという限界がある。したがって、このような従来の工程を一般的なビルドアップ（ｂｕｉｌｄ−ｕｐ）工程に適用するには現実的に制約が伴われざるを得ない実情である。
【０００９】
さらに、上記のような工程では誘電体膜の形成後の誘電率を向上させるために４００℃の温度で加熱処理を行うため、ポリマー複合体基板の絶縁基材を有する印刷回路基板などの製造に適用できないという問題がある。
【００１０】
従って、本発明は、上記従来技術の問題点を解決するために案出されたもので、従来の工程に比べ低コストで、低温成膜工程で形成された誘電体薄膜キャパシタを内蔵した印刷回路基板を製造することが可能な方法を提供することをその目的とする。
【００１１】
さらに、本発明は上記製造方法で製造された印刷回路基板を提供することにその目的がある。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明は、絶縁基材上に下部電極を形成する工程と、上記下部電極上に低温成膜工程によって、ＢｉＺｎＮｂ系非晶質金属酸化物からなる非晶質常誘電体膜を形成する工程と、上記常誘電体膜上に無電解メッキ工程によって金属シード層を形成する工程と、上記金属シード層上に電解メッキ工程を利用して上部電極を形成する工程とを含む薄膜キャパシタを内蔵した印刷回路基板の製造方法に関するものである。
【００１３】
また、本発明は上記製造方法で製造された薄膜キャパシタを内蔵した印刷回路基板に関するものである。
【発明の効果】
【００１４】
本発明は、従来のＰＶＤ工程の代りに無電解メッキ方式でフ金属シード層を形成することにより製造コストの低減を図ることができ、しかも薄膜キャパシタを内蔵した印刷回路基板を通常のビルドアップ（ｂｕｉｌｄ−ｕｐ）工程を利用して効果的に製造することが可能である。
【発明を実施するための最良の形態】
【００１５】
以下、添付の図面を参照して本発明を詳しく説明する。
【００１６】
図２ａ〜２ｆは本発明による印刷回路基板の製造工程を示す工程断面図である。図２ａに示すように、本発明では、先ず絶縁基材２１ａ上に下部電極２３を設ける。このような下部電極２３は上記絶縁基材２１ａが熱に弱いポリマー基材であることを考慮して、低温スパッタリング、蒸発法または無電解メッキ法などのような低温成膜工程を利用する方がよい。
【００１７】
好ましくは、上記絶縁基材２１ａ上に無電解メッキを行った後、電解メッキを行って上記下部電極２３を形成する。この際、上記下部電極２３の厚さを２．０μｍ以下に制限することが好ましい。より好ましくは、上記下部電極２３中の無電解メッキで形成された部分２３ａと電解メッキで形成された部分２３ｂのそれぞれの厚さを１．０μｍ以下に制限する。
【００１８】
また本発明では上記下部電極２３をＣｕ、Ｎｉ、Ａｌ、Ｐｔ、Ｔａ及びＡｇから成る群より選択された１種の金属で形成することが好ましい。より好ましくは、Ｃｕを上記下部電極２３で形成する。
【００１９】
一方、本発明で利用する上記絶縁基材２１ａ、２１ｂは印刷回路基板の製造に通常使用されるポリイミドまたはエポキシであることができる。
【００２０】
次に本発明では、図２ｂに示すように、上記のように形成された下部電極２３上に非晶質常誘電体膜２５を形成する。上記常誘電体膜２５は２００℃以下の低温成膜工程を利用して形成されることが好ましい。このような工程では、スパッタリングまたはＰＬＤ工程、あるいは各金属ソースを利用するＣＶＤ方法を挙げることができる。上記低温成膜工程によって得られた常誘電体膜２５は非晶質金属酸化物であり、これは十分な誘電率を示すので、結晶化のための高温の熱処理工程が要求されない。
【００２１】
好ましくは、上記非晶質常誘電体膜２５をＢｉＺｎＮｂ系非晶質金属酸化物で組成し、より好ましくは、１．３＜ｘ＜２．０、０．８＜ｙ＜１．５、及びｚ＜１．６を満足するＢｉxＺｎyＮｂzＯ7金属酸化物で組成する。このような非晶質酸化物で組成された誘電体膜は３０以上、さらには低温熱処理によって４０以上の高誘電率を有することができる。
【００２２】
また、好ましくは、１．３＜ｘ＜２．０、０．８＜ｙ＜１．５、及びｚ＜１．６を満足するＢｉx(Ｍ'yＭz”)Ｏ7酸化物(ここで Ｍ'＝Ｚｎ、Ｍｇ、Ｎｉ、Ｓｃ、Ｉｎ及びＣｕの中の１種、Ｍ”＝ＮｂとＴａの中の１種)と、１．３＜ｘ＜２．０、ｙ＜１．０、ｚ＜１．５、α＜２.０を満足するＢｉxＺｎyＮｂzＺｒαＯ7酸化物と、１．３＜ｘ＜２．０、ｙ＜１．０、ｚ＜１．５．α＜２.０を満足するＢｉxＺｎyＮｂzＴｉαＯ7酸化物と、１．３＜ｘ＜２．０、ｙ＜１．０、ｚ＜１．５、α＜２.０を満足するＢｉxＺｎyＮｂzＧｄαＯ7酸化物と、１．３＜ｘ＜２．０、ｙ＜１．０を満足するＢｉxＮｂyＯ4酸化物から選択された１種を利用することができる。
【００２３】
より好ましくは、上記誘電体膜の厚さを２．０μｍ以下にする。
【００２４】
続いて、本発明では上記のように形成された非晶質常誘電体膜２５上に無電解メッキ方式で金属シード層２７を形成する。
【００２５】
一般的に無電解メッキ工程は強アルカリ洗浄工程であるコンディショナー（Ｃｏｎｄｉｔｉｏｎｅｒ）工程、プリディップ（Ｐｒｅ−ｄｉｐ）工程、アクティベーター（Ａｃｔｉｖａｔｏｒ）工程、リデューサ（Ｒｅｄｕｃｅｒ）工程、及び最終的にメッキの順に行われる。ところで本願発明で上記のようなｐＨ１２の強アルカリ洗浄工程であるコンディショナー（Ｃｏｎｄｉｔｉｏｎｅｒ）工程とｐＨ２〜３の強酸工程であるプリディップ（Ｐｒｅ−ｄｉｐ）工程処理を適用する場合、上記形成された常誘電体膜２５が溶解されるという問題がある。
【００２６】
したがって本発明者は上記問題を克服するために研究を重ねた結果、上記金属シード層２７を無電解メッキで形成するにあたって、上述したコンディショナー（Ｃｏｎｄｉｔｉｏｎｅｒ）工程とプリディップ（Ｐｒｅ−ｄｉｐ）工程を省略し、アクティベーター（Ａｃｔｉｖａｔｏｒ）工程とリデューサ（Ｒｅｄｕｃｅｒ）工程を経て最終メッキ処理を行う場合にも所望の金属シード層の形成が可能であることを確認して、本発明を提示している。
【００２７】
即ち、本発明では、先ず図２ｃに示すように、上記常誘電体膜２５が形成された積層体２０′をＰｄ吸着工程であるアクティベーター（Ａｃｔｉｖａｔｏｒ）工程に投入する。このようなアクティベーター（Ａｃｔｉｖａｔｏｒ）工程で利用する浴組成はＰｄ2+及びその他のイオンを含有した１５０〜３００ｍｌ／ｌのＮｅｏｇａｎｔ−ＭＶ−Ａｃｔｉｖａｔｏｒと所定量のＮａＯＨを含んで組成され、上記ＮａＯＨ含有量はその溶液のｐＨが１０．５〜１２．０、好ましくは１１．３になるように含有させることが好ましい。そしてこのような工程は３５〜５０℃に維持することが好ましい。
【００２８】
この際、本発明ではその工程反応時間を従来の通常的な工程に比して長くすることが好ましい。詳述すると、通常の工程ではこのような工程維持時間を３〜５分処理してＰｄ2+を材料上に吸着させるに対し、本発明では上記工程維持時間を８分〜１２分に制限することが望まれる。このように工程維持時間を長くすることでＰｄ2+吸着を増加させ材料との密着性を大きくし、メッキ液であるＣｕとの反応性を増加させることが可能である。
【００２９】
そして、本発明ではアクティベーター（Ａｃｔｉｖａｔｏｒ）工程で処理された積層体２０′をリデューサ（Ｒｅｄｕｃｅｒ）工程に投入する。このような工程投入により、コロイダル成分のＰｄに含まれＰｄを保護する役目をするＳｎを除去することで上記常誘電体膜２５の表面にＰｄ金属を析出させる。即ち、本工程は酸化されたＰｄを還元させる工程であって、Ｐｄ2+がＰｄとなって誘電体膜に析出される。
【００３０】
この際、本発明では本工程維持時間を２〜５分に制限することが好ましい。
【００３１】
上記のように処理された積層体２０′は、その後、通常の方法で無電解メッキ浴２５′に浸漬してメッキすることによって、図２ｄに示すような金属シード層２７を形成することができる。例えば、Ｃｕ無電解メッキの場合、上記メッキ浴にはＣｕイオン、ＥＤＴＡ、ＮａＯＨ、およびフォルムアルデヒド成分を含むことができる。したがって、上記ＮａＯＨ投入量を制御してメッキ浴のｐＨを１１以上上げると、上記フォルムアルデヒドに強力な還元作用が起こり電子を発生させる。そしてこうして発生した電子はＣｕイオンに流れ触媒の役目をするＰｄ上に塗布されることでＣｕが上記常誘電体膜２５上に無電解メッキすることができる。
【００３２】
この際 、本発明では上記金属シード層２７をＣｕ、Ｎｉ及びＣｒから選択された１種の金属で形成することが好ましく、より好ましくはＣｕで形成することである。
【００３３】
また上記金属シード層２７の厚さを０．３μｍ以下にすることが好ましい。
【００３４】
次に、本発明では図２ｅのように、上記金属シード層２７上に電解メッキによって上部電極２９を設ける。
【００３５】
また上記上部電極２９はＣｕ、Ｎｉ、Ａｌ、Ｐｔ、Ｔａ及びＡｇから成る群より選択された１種の金属で形成することが好ましい。より好ましくは、Ｃｕを上記上部電極２９で形成することである。
【００３６】
さらに上記上部電極２９の厚さを１．０μｍ以上にすることが好ましい。
【００３７】
次いで、本発明では図２ｆに示すように、上記上部電極２９上に絶縁基材２１ｂを積層した後、その積層体を圧着する通常の工程を利用してその内部に薄膜キャパシタが内蔵された印刷回路基板２０を製造することができる。
【００３８】
上述したように、本発明は薄膜キャパシタを構成する金属シード層を無電解メッキ方式で製造することで製造コストを低減することができ、また通常のビルドアップ（ｂｕｉｌｄ−ｕｐ）印刷回路基板の製造工程を利用して薄膜キャパシタを内蔵した印刷回路基板を効果的に製造することが可能である。
【００３９】
以下、本発明を実施例に従って説明するが、唯、これは本願発明の一実施態様に過ぎず、本願発明はこのような実施例の記載内容に制限されないことは理解すべきである。
【実施例】
【００４０】
ＡＢＦ−ＳＨ９Ｋから成る基材上に無電解及び電解銅メッキを利用して厚さが２．０μｍ以下である下部電極を設け、その後、上記下部電極上にスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）法でＢＺＮ（Ｂｉ1.5Ｚｎ1Ｎｂ1.5Ｏ7）常誘電体膜を蒸着した。この際、その蒸着圧力を２００ｍＴｏｒｒ以下、温度を２００℃以下、蒸着時間を３時間以下とし、その蒸着された誘電体膜の厚さは略３００ｎｍであった。
【００４１】
そして、上記形成された誘電体膜上に通常のコンディショナー（ｃｏｎｄｉｔｉｏｎｅｒ）工程とプリディップ（ｐｒｅ−ｄｉｐ）工程が省略された無電解銅メッキを行って金属シード層を形成した。この際、アクティベーター（Ａｃｔｉｖａｔｏｒ）工程で工程温度及びその維持時間をそれぞれ４０℃と８分とし、その溶液のｐＨを１０．５〜１２．０の範囲に管理した。さらにリデューサ（Ｒｅｄｕｃｅｒ）工程で工程維持時間を３分とした。
【００４２】
次いで、通常の電解銅メッキ工程を利用して上記金属シード層上に上部電極を設け、その後、絶縁材であるＡＢＦ−ＳＨ９Ｋで積層させ、最終的に図３に示すような基板内蔵型薄膜キャパシタを作製した。一方、図４は上記製造された内蔵型薄膜キャパシタの静電容量を表すグラフである。
【００４３】
図３に示すように、本発明はその内部に薄膜キャパシタが内蔵された印刷回路基板を効率的に製造可能であり、また図４に示すように所定容量を有するキャパシタとしてその性能の発現が可能であることが判る。
【００４４】
上述したように、本発明は好ましい実施例に従って詳しく説明したが、本発明はかかる実施例の内容に限定されるものではない。本願の属する技術分野において通常の知識を有する者であれば、たとえ実施例に提示しなかったとしても、添付された請求項の記載範囲内において多様な本願発明に対する模造や改良が可能であり、これらの全ての本願発明の技術的分野に属することはあまりにも自明である。
【図面の簡単な説明】
【００４５】
【図１】従来の薄膜キャパシタを内蔵した印刷回路基板を示す断面図である。
【図２ａ】本発明の一実施例による薄膜キャパシタを内蔵した印刷回路基板の製造工程図である。
【図２ｂ】本発明の一実施例による薄膜キャパシタを内蔵した印刷回路基板の製造工程図である。
【図２ｃ】本発明の一実施例による薄膜キャパシタを内蔵した印刷回路基板の製造工程図である。
【図２ｄ】本発明の一実施例による薄膜キャパシタを内蔵した印刷回路基板の製造工程図である。
【図２ｅ】本発明の一実施例による薄膜キャパシタを内蔵した印刷回路基板の製造工程図である。
【図２ｆ】本発明の一実施例による薄膜キャパシタを内蔵した印刷回路基板の製造工程図である。
【図３】本発明の一実施例によって製造された内蔵型薄膜キャパシタの断面写真である。
【図４】本発明の一実施例によって製造された内蔵型薄膜キャパシタの静電容量を示すグラフである。
【符号の説明】
【００４６】
２０  印刷回路基板
２０′  積層体
２１ａ、２１ｂ  絶縁基材
２３  下部電極
２３ａ  無電解メッキで形成された部分
２３ｂ  電解メッキで形成された部分
２５  非晶質常誘電体膜
２５′  無電解メッキ浴
２７  金属シード層
２９  上部電極
【図１】
0004409558.tif 000002
【図２ａ】
0004409558.tif 000003
【図２ｂ】
0004409558.tif 000004
【図２ｃ】
0004409558.tif 000005
【図２ｄ】
0004409558.tif 000006
【図２ｅ】
0004409558.tif 000007
【図２ｆ】
0004409558.tif 000008
【図４】
0004409558.tif 000009
【図３】
0004409558.tif 000010