(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、該半導体基板上に複数の画素を形成してなる画素部と、該半導体基板の該画素部周辺の領域に該画素を駆動する周辺回路を形成してなる周辺回路部とを備えた固体撮像装置であって、
該各画素は、
入射光を光電変換により信号電荷に変換する画素受光部と、
該信号電荷を蓄積して該蓄積された信号電荷に応じた信号電圧を発生する電荷蓄積部と、
該信号電圧を増幅して出力する増幅トランジスタとを備え、
前記半導体基板は、その表面に形成された溝内に絶縁材料を埋め込んでなる素子分離部と、該素子分離部の側面および底面を覆うよう該半導体基板内に形成され、該素子分離部からその周辺の半導体領域へのリーク電流を阻止する第２導電型リークストッパとを有し、
前記増幅トランジスタが配置されてそのチャネルを一部が形成している第２導電型半導体領域は、該第２導電型リークストッパと同じイオン注入処理により形成したものであり、
該半導体基板の、該増幅トランジスタが形成されている第２導電型半導体領域の不純物濃度は、該周辺回路を構成する周辺回路トランジスタが形成されてそのチャネルを一部が形成している第２導電型半導体領域の不純物濃度より低く、
前記画素部におけるトランジスタは、アナログ信号処理回路を構成するものであり、
前記周辺回路部における周辺回路トランジスタは、デジタル信号処理回路を構成するものであり、
前記第１導電型の半導体基板は、燐をドーピングしたｎ型シリコン基板であり、
前記第２導電型半導体領域は、ボロンを注入したｐ型半導体領域である固体撮像装置。
【請求項２】
前記各画素は、前記電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタを有し、
前記半導体基板の、該リセットトランジスタが形成されてそのチャネルを一部が形成している第２導電型半導体領域は、前記周辺回路を構成する周辺回路トランジスタが形成されている第２導電型半導体領域と同じイオン注入処理により形成したものである請求項１に記載の固体撮像装置。
【請求項３】
前記各画素は、前記画素受光部と前記電荷蓄積部との間に形成され、該画素受光部で発生した信号電荷を該電荷蓄積部に転送する転送トランジスタを有し、
前記半導体基板の、該転送トランジスタのチャネル領域を構成する第２導電型半導体領域は、該リセットトランジスタが形成されてそのチャネル領域を一部が形成している第２導電型半導体領域とは異なる不純物濃度プロファイルを有する請求項２に記載の固体撮像装置。
【請求項４】
前記各画素は、前記電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタを有し、
前記半導体基板の、該リセットトランジスタが形成されてそのチャネル領域を一部が形成している第２導電型半導体領域の不純物濃度プロファイルは、前記周辺回路を構成する周辺回路トランジスタが形成されている第２導電型半導体領域の不純物濃度プロファイルと異なり、かつ前記増幅トランジスタが形成されている第２導電型半導体領域の不純物濃度プロファイルと異なる請求項１に記載の固体撮像装置。
【請求項５】
前記各画素は、前記画素受光部と前記電荷蓄積部との間に形成され、該画素受光部で発生した信号電荷を該電荷蓄積部に転送する転送トランジスタを有し、
該転送トランジスタのチャネル領域は、該リセットトランジスタが形成されている第２導電型半導体領域内に形成されている請求項４に記載の固体撮像装置。
【請求項６】
撮像部を備えた電子情報機器であって、
該撮像部として請求項１ないし５のいずれかに記載の固体撮像装置を用いたものである電子情報機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及びその製造方法、並びに電子情報機器に関し、特に、画素を構成する増幅トランジスタの形成領域の濃度プロファイルを、画素周辺の回路を構成するトランジスタの形成領域の濃度プロファイルとは独立して設定可能な固体撮像装置、及びその製造方法、並びに、該固体撮像装置を用いたカメラ付き携帯電話装置、デジタルスチルカメラおよびデジタルビデオカメラなどの電子情報機器に関する。
【背景技術】
【０００２】
近年、増幅型ＭＯＳトランジスタを備えた固体撮像装置（以下、ＭＯＳ型固体撮像装置という。）は、高感度等の点から注目されている。ＭＯＳ型固体撮像装置は、画素毎にフォトダイオードとＭＯＳトランジスタとを備え、フォトダイオードによって検出された信号をＭＯＳトランジスタによって増幅する。
【０００３】
従来のＭＯＳ型固体撮像装置について、図１１〜図１５を用いて説明する。図１１（ａ）は、従来のＭＯＳ型固体撮像装置の概略構成を示す平面図である。図１１（ａ）に示すように、ＭＯＳ型固体撮像装置２００は、半導体基板１００上に形成された画素部２００ａと、該半導体基板の画素部２００ａ周辺に形成された周辺回路部２０１および２０２とを有している。該画素部２００ａは、複数の画素（図１１（ｂ）参照）を有し、また、周辺回路部２０１及び２０２は、画素を駆動するための周辺回路を有している。
【０００４】
図１１（ｂ）は、従来のＭＯＳ型固体撮像装置の回路構成の一例を示す回路図である。図１１（ｂ）に示すように、ＭＯＳ型固体撮像装置２００の画素部２００ａには、複数の画素１がマトリックス状に配置されている。
【０００５】
各画素１は、フォトダイオード３と、転送トランジスタ４と、増幅トランジスタ１４と、リセットトランジスタ１５と、垂直選択トランジスタ１６とを備えている。該フォトダイオード３は、入射光を信号電荷に変換し、これを蓄積する。転送トランジスタ４は、フォトダイオード３に蓄積された信号電荷の読み出しを行なう。増幅トランジスタ１４は、転送トランジスタ４によって読み出された信号電荷を増幅して信号電圧に変換し、該信号電圧を出力する。リセットトランジスタ１５は、フォトダイオード３に蓄積されている信号電荷をリセットする。
【０００６】
また、固体撮像装置２００の周辺回路部２０１および２０２は、垂直駆動回路１２と、水平駆動回路１３と、負荷トランジスタ群１７と、行信号蓄積部１８とを有している。垂直駆動回路１２は、複数のリセットトランジスタ制御線１１１を介して、水平ライン毎に、リセットトランジスタ１５のゲートに接続されている。各リセットトランジスタ制御線１１１は、一定の間隔で水平方向に沿って配置されている。
【０００７】
また、垂直駆動回路１２は、複数の転送トランジスタ制御線１３１を介して、水平ライン毎に、転送トランジスタ４のゲートに接続されている。各転送トランジスタ制御線１３１は、一定の間隔で水平方向に沿って配置されている。
【０００８】
更に、垂直駆動回路１２は、複数の垂直選択トランジスタ制御線１２１を介して、水平ライン毎に、垂直選択トランジスタ１６のゲートに接続されている。垂直駆動回路１２は、垂直選択トランジスタ制御線１２１を介して、信号を読み出す行を選択する。各垂直選択トランジスタ制御線１２１は、リセットトランジスタ制御線１１１と同様に、一定の間隔で水平方向に沿って配置されている。
【０００９】
水平駆動回路１３は、行信号蓄積部１８に接続されている。行信号蓄積部１８は、１行分の信号を取り込むためのスイッチングトランジスタを備えている。行信号蓄積部１８と負荷トランジスタ群１７とは、垂直信号線１６１を介して接続されている。また、行信号蓄積部１８及び負荷トランジスタ群１７は、垂直信号線１６１を介して、垂直ライン毎に、垂直選択トランジスタ１６のソースに接続されている。
【００１０】
次に、図１１に示した固体撮像装置の動作について説明する。
【００１１】
先ず、垂直駆動回路１２により所定の垂直選択トランジスタ制御線１２１の電位がハイレベルとなって所定の行が選択されると、選択された行の垂直選択トランジスタ１６がオンする。このとき、選択された行の増幅トランジスタ１４と負荷トランジスタ群１７とによってソースフォロア回路が構成される。
【００１２】
次に、選択された行の垂直選択トランジスタ１６のオン状態で、上記選択された行のリセットトランジスタ制御線１１１の電位がハイレベルになると、選択された行のリセットトランジスタ１５がオンし、選択された行の増幅トランジスタ１４のゲートに接続された浮遊拡散層の電位がリセットされる。
【００１３】
該選択された行のリセットトランジスタ１５がオフした後、垂直選択トランジスタ１６のオン状態で、選択された行の転送トランジスタ制御線１３１の電位がハイレベルになると、転送トランジスタ４がオンして、フォトダイオード３に蓄積された信号電荷が浮遊拡散層へと転送される。
【００１４】
このとき、浮遊拡散層に接続された増幅トランジスタ１４のゲート電圧は、浮遊拡散層の電位と等しくなり、このゲート電圧と実質的に等しい電圧が垂直信号線１６１に現れる。このようにして、フォトダイオード３に蓄積された信号電荷に基づく信号が、行信号蓄積部１８へと転送される。
【００１５】
その後、垂直駆動回路１２が次の行を選択するまでの間に、水平駆動回路１３により、各垂直信号線１６１に現れた電圧信号が行信号蓄積部１８へ順に出力され、行信号蓄積部１８は、各垂直信号線１６１からの電圧信号を、１行分毎に出力信号として出力端子ＯＵＴから出力する。
【００１６】
次に、図１２及び図１３を用いて、図１１に示した固体撮像装置の具体的な構造について説明する。
【００１７】
図１２は、図１１（ｂ）に示した従来の固体撮像装置を構成する画素を拡大して示す平面図である。図１３は、図１２に示した画素の断面構造を示す図であり、具体的には、図１２中に示されたＡ−Ｂ−Ｃ−Ｄに沿った断面を示している。なお、図１２では半導体基板は省略している。
【００１８】
図１２に示すように、フォトダイオード３は、半導体基板１００（図１３参照）に形成されたｎ型半導体領域１５１を備えている。半導体基板１００において、隣り合う半導体領域１５１の間には、素子分離部９２が形成されている。また、水平方向においてフォトダイード３の半導体領域１５１に隣接する領域には、素子分離部９１を介して、複数のｎ型の半導体領域５ａ〜５ｃが形成されている。半導体領域５ａ〜５ｃは垂直方向に配列されている。更に、垂直方向において半導体領域１５１に隣接する領域には、ｎ型の半導体領域１５４が形成されている。
【００１９】
また、隣り合う半導体領域５ａと半導体領域５ｂとの間、半導体領域５ｂと半導体領域５ｃとの間の領域には、ゲート絶縁膜１５６（図１３参照）を介してゲート電極１５３ａ及び１５３ｂがそれぞれ形成されている。更に、半導体領域１５１と半導体領域１５４との間には、水平方向に延びるゲート電極１５２がゲート絶縁膜（図示せず）を介して形成されている。ゲート電極１５２は、転送トランジスタ制御線１３１（図１１（ｂ）参照）としても機能している。
【００２０】
図１２及び図１３の例においては、ゲート電極１５２と、半導体領域１５４と、半導体領域１５１と、ゲート絶縁膜（図示せず）とによって、転送トランジスタ４が構成されている。転送トランジスタ４は、フォトダイオード３の半導体領域１５１をソース領域として利用している。また、ゲート電極１５３ａと、半導体領域５ａ及び５ｂと、ゲート絶縁膜１５６とでリセットトランジスタ１５が構成され、ゲート電極１５３ｂと、半導体領域５ｂ及び５ｃと、ゲート絶縁膜１５６とで増幅トランジスタ１４が構成されている。リセットトランジスタ１５と増幅トランジスタ１４は半導体領域５ｂを共用している。
【００２１】
また、図１２において、１５５は配線である。配線１５５は、コンタクト１５６を介して、半導体領域１５４、半導体領域５ａ、ゲート電極１５３ｂに接続されている。
【００２２】
ところで、図１２及び図１３に示したように、画素には素子分離部が形成されるが、近年のＭＯＳ型固体撮像装置における画素の微細化に伴い、素子分離部は、多くの場合、半導体基板に溝を形成するＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いて形成される。
【００２３】
しかし、ＳＴＩ法によって形成された素子分離部（以下「ＳＴＩ素子分離部」という。）においては、素子分離部の近傍で結晶欠陥やストレス欠陥が発生するという問題がある。具体的には、ＭＯＳ型固定撮像装置において結晶欠陥が発生すると、再生画面上において、白色の点欠陥、いわゆる白キズが観測される。その数は、ＳＴＩの形成方法や固体撮像装置の規模によるが、数個から数千個にのぼる。また、ＭＯＳ型固体撮像装置においてストレス欠陥が発生すると、ＳＴＩストレス欠陥層が素子分離部からフォトダイオードへ流れるリーク電流を生じさせるため、再生画面上において、小さな不均一なムラが観測される。
【００２４】
このような欠陥のうち、前者の結晶欠陥による局所的な点欠陥（白キズ）については、最近のデジタル技術の進歩によって補正することができるようになっており、大きな問題ではなくなってきている。但し、後者のＳＴＩストレス欠陥層による小さな不均一なムラについては、デジタル処理による補正が困難である。これは、画面全体にわたって発生するムラを補正するために大容量のメモリが必要になり、補正するためのシステムのコストが大きくかかるからである。
【００２５】
そのため、ＳＴＩ素子分離部の形成領域に、ＭＯＳトランジスタのソースドレイン領域の導電型と反対の導電型の不純物を導入して、ＳＴＩリークストッパを設けることが提案されている（例えば、特許文献１参照）。特許文献１には、素子分離部の側面と底面とを囲むようにＳＴＩリークストッパを形成した例が開示されている。ＳＴＩリークストッパを設けた場合は、素子分離部からフォトダイオードへ流れるリーク電流を阻止でき、これによって、表示画面に表れる不均一なムラを抑制することができる。
【００２６】
ここで、図１４を用いて、上記特許文献１に開示のＳＴＩリークストッパについて説明する。
【００２７】
図１４は、ＳＴＩリークストッパが形成された従来のＭＯＳ型固体撮像装置の製造工程を示す部分断面図であり、図１４（ａ）〜（ｄ）は一連の主な工程を示している。図１４（ａ）〜（ｄ）においては、左側半分に画素部Ａが示され、右側半分に周辺回路部Ｂが示されている。
【００２８】
また、一般に、ＭＯＳ型固体撮像装置の場合、半導体基板上にはＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとの両方が形成されるが、図１４（ａ）〜（ｄ）においては、ＮチャンネルＭＯＳトランジスタが形成される領域（ＮＭＯＳ領域）のみが図示されている。
【００２９】
最初に、図１４（ａ）に示すように、半導体基板１００におけるＳＴＩ素子分離部の形成領域に、ＳＴＩ素子領域を形成するための溝７０１を選択的に形成する。次に、画素領域Ａが開口したレジスト膜７０２を形成し、これをイオン注入マスクとして、不純物を斜め方向からイオン注入する。これにより、溝７０１の側面及び底面に沿って、ＳＴＩリークストッパ７０３が形成される。ここでは、半導体基板１００はｎ型シリコン基板である。また、ＳＴＩリークストッパ７０３には、ｐ型不純物がイオン注入されているが、これはｎ型不純物で形成された２つのフォトダイオードを分離する役割を兼ねるためである。
【００３０】
但し、このイオン注入工程では、ｐ型不純物は、ＳＴＩ素子分離部の形成領域以外の領域、即ち、フォトダイオードの形成領域Ａ１や、フォトダイオードに蓄積された信号電荷の読み出しに用いられるトランジスタ（読出し用トランジスタ）の形成領域Ａ２にも注入される。このため、形成領域Ａ１及び形成領域Ａ２に形成されるウェル（図１４（ｂ）参照）の濃度は、周辺回路部Ｂに形成されるウェル（図１４（ｂ）参照）の濃度よりも高くなる。
【００３１】
次に、図１４（ｂ）に示すように、レジスト膜７０２を除去した後、上記基板に形成した溝７０１にシリコン酸化膜などの絶縁物を埋め込み、ＳＴＩ素子分離部７０４を形成する。次いで、画素部Ａのトランジスタ形成領域Ａ２と周辺回路部Ｂとが開口したレジスト膜７０５を形成し、これをイオン注入マスクとして、ｐ型不純物をイオン注入する。これにより、ｐ型ウェル７０６が画素部Ａのトランジスタ形成領域Ａ２および周辺回路部Ｂに形成される。
【００３２】
続いて、レジスト膜７０５をマスクとして、さらにｐ型不純物をイオン注入する。これにより、トランジスタ形成領域Ａ２および周辺回路部Ｂには、トランジスタのチャンネル領域７０７が形成される。なお、チャンネル領域７０７における不純物濃度を調整することにより、トランジスタの閾値電圧Ｖｔｈを制御することができる。
【００３３】
次に、図１４（ｃ）に示すように、レジスト膜７０５を除去した後、トランジスタ形成領域Ａ１上の部分が開口したレジスト膜７０９（破線で示す）を形成し、これをマスクとして、ｎ型不純物をイオン注入する。これにより、フォトダイオードを構成するｎ型半導体領域７１０が形成される。なお、半導体領域７１０の形成は、チャンネル領域７０７の形成の前に行なうこともできる。
【００３４】
次に、レジストパターン７０９を除去した後、トランジスタ形成領域Ａ２及び周辺回路部Ｂに、シリコン酸化膜からなるゲート絶縁膜７１４と、ポリシリコンからなるゲート電極７０８とを順に形成する。
【００３５】
次に、図１４（ｄ）に示すように、絶縁膜の成膜及びエッチングを行なって、ゲート絶縁膜７１４とゲート電極７０８との側面に、側壁絶縁膜（サイドウォールスペーサー）７１１を形成する。続いて、トランジスタ形成領域Ａ２および周辺回路部Ｂ上の部分が開口したレジストパターン７１２を形成し、これをマスクとして、ｎ型不純物をイオン注入する。これにより、トランジスタのソースドレイン領域７１３が形成される。その後、層間絶縁膜、各種配線、マイクロレンズ等が形成されて、ＭＯＳ型固体撮像装置が完成する。
【００３６】
なお、上記特許文献１に開示の固体撮像装置では、受光部を構成するフォトダイオードの表面にはｎ型半導体領域が配置されているが、従来の固体撮像装置には、受光部において埋め込みフォトダイオードが形成されるようｎ型半導体領域の表面にｐ型半導体層を形成したものもある。
【００３７】
図１４に示した例では、このようにＳＴＩリークストッパ７０３を形成したことにより、素子分離部７０４からフォトダイオード（半導体領域７１０）へ流れるリーク電流を阻止できる。この結果、表示画面に表れる不均一なムラを抑制することができる。
【００３８】
但し、素子分離部の近傍にリークストッパを形成すると、リークストッパの形成によって、画素部に形成されたウェルの濃度が高くなる。このため、半導体基板に形成されたトランジスタにおいてバックバイアス効果が生じ易くなったり、ＭＯＳ型固体撮像装置におけるソースフォロア回路の出力特性が低下したりするといった問題が生じてしまう。この点について、以下に説明する。
【００３９】
一般に、ＭＯＳＦＥＴにおいて、最も重要なパラメータの一つは閾値電圧ＶＴである。理想的な閾値電圧ＶＴは下記式（１）で与えられる。なお、下記式（１）において、εＳはシリコンの誘電率、ｑは電子１個の電荷量、ＮＡは半導体基板（サブストレート）の不純物濃度、ψＢはシリコンのフェルミ準位、ＣＯＸは単位面積当たりのゲート酸化膜容量値である。
【００４０】
【数１】
0004486985.tif 000002
また、ＭＯＳＦＥＴにおいて、閾値電圧ＶＴは、基板バイアス電圧ＶＢＳの影響を受ける。つまり、半導体基板とソースとの間に逆方向の電圧が印加されると、空乏層の幅が広がり、反転を起こさせるために必要な閾値電圧ＶＴは増加することとなる。このことは、いわゆるバックバイアス効果と呼ばれている。閾値電圧ＶＴは、基板バイアスＶＢＳを用いて、下記式（２）によって表すことができる。なお、下記式（２）において、ＶＴ０はＶＢＳが０（ゼロ）のときの閾値電圧である。
【００４１】
【数２】
0004486985.tif 000003
ここで、下記式（３）に示すように、γを設定すると、上記式（２）は下記式（４）によって表すことができる。下記式（４）において右辺に表された電圧は、理想出力からの誤差を表している。
【００４２】
【数３】
0004486985.tif 000004
【００４３】
【数４】
0004486985.tif 000005
また、図１５は、基本的なソースフォロア回路の回路構成を示す回路図である。ソースフォロア回路は、低電源電圧で使用でき、応答も速いという特徴を備えており、レベルシフト回路として有用である。図１５において、トランジスタＭＡは接地されていないため、その閾値電圧ＶＴはバックバイアス効果の影響を受け易い。また、図１５中に示す電位Ｖｉｎ、ＶＧ、ＶＯＵＴは、上記式（４）を用いて、下記式（５）によって表すことができる。
【００４４】
【数５】
0004486985.tif 000006
更に、図１５に示すソースフォロア回路において、電圧利得Ａｖ（＝Ｖｏｕｔ／Ｖｉｎ）は、上記式（５）から、下記式（６）で表される。
【００４５】
【数６】
0004486985.tif 000007
上記式（６）より、γの値が小さい場合はＡｖ≒１となる。また、上記式（６）より、γの値が大きいほど線形性を崩し、電圧利得が小さくなる。このことから、γの値を小さくすれば、ソースフォロア回路の線形性を高めることができる。また、γの値を小さくすれば、電圧利得を高めることができるため、ＭＯＳ型固体撮像装置においてはダイナミックレンジを拡大することができる。
【００４６】
上記式（３）から、γの値を小さくするには、半導体基板の不純物濃度ＮＡを小さくすれば良いことが分かる。従って、画素領域に形成されたウェルの濃度を薄くすることによって、ソースフォロア回路の出力特性を向上させることができる。
【００４７】
しかし、上述したように、素子分離部の近傍にリークストッパを形成すると、リークストッパの形成によって、画素領域に形成されたウェルの濃度が高くなる。このため、ソースフォロア回路の線形性の向上やダイナミックレンジの拡大は困難である。
【００４８】
このような問題を解決するため、ソースフォロア回路を構成する出力トランジスタのゲートの直下に、ウェルの導電型と逆の導電型の不純物をカウンタードーピングする方法が提案されている（例えば、特許文献２参照。）。特許文献２に開示の方法によれば、半導体基板の不純物濃度ＮＡを小さくできるため、ソースフォロア回路の線形性の向上やダイナミックレンジの拡大を図ることができる。また、ウェルの表層における不純物濃度を低下できるため、閾値電圧ＶＴの変動を抑制でき、この結果、トランジスタにおけるバックバイアス効果を抑制することもできる。
【特許文献１】特開２００４−２５３７２９号公報
【特許文献２】特開２００４−２４１６３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００４９】
しかしながら、特許文献２に開示のカウンタードーピングにおいては、導電型の異なる不純物イオンの注入が複数回行なわれるため、それぞれの不純物濃度のばらつきが相乗されてばらつきが大きくなるという問題がある。また、実際には、ｎ型不純物とｐ型不純物とを同量にして、両者を完全に打ち消し合わせることは難しく、打ち消される程度に応じて閾値電圧ＶＴがばらつくという問題もある。このため、特許文献２に開示の方法においては、バックバイアス効果の抑制を十分に図ることができないという問題が生じている。
【００５０】
また、画素領域部のウェル注入を微細パターンで行うことにより、同じ構造にも関わらず、画素トランジスタの閾値電圧ＶＴが高くなる現象が発生し、大きな問題となっている。
【００５１】
本発明は、上記のような従来の課題を解消するためになされたもので、画素を構成するトランジスタが配置されるウェルの濃度を、周辺回路トランジスタ形成工程の影響を受けることなく設定することができ、これにより素子分離部からフォトダイオードへのリーク電流をリークストッパにより阻止して不均一な表示ムラを抑制しつつ、従来よりもソースフォロア回路の出力特性を向上させた固体撮像装置およびその製造方法、並びに該固体撮像装置を用いた電子情報機器を提供することを目的とする。
【課題を解決するための手段】
【００５２】
本発明に係る固体撮像装置は、  第１導電型の半導体基板と、該半導体基板上に複数の画素を形成してなる画素部と、該半導体基板の該画素部周辺の領域に該画素を駆動する周辺回路を形成してなる周辺回路部とを備えた固体撮像装置であって、該各画素は、入射光を光電変換により信号電荷に変換する画素受光部と、該信号電荷を蓄積して該蓄積された信号電荷に応じた信号電圧を発生する電荷蓄積部と、該信号電圧を増幅して出力する増幅トランジスタとを備え、前記半導体基板は、その表面に形成された溝内に絶縁材料を埋め込んでなる素子分離部と、該素子分離部の側面および底面を覆うよう該半導体基板内に形成され、該素子分離部からその周辺の半導体領域へのリーク電流を阻止する第２導電型リークストッパとを有し、前記増幅トランジスタが配置されてそのチャネルを一部が形成している第２導電型半導体領域は、該第２導電型リークストッパと同じイオン注入処理により形成したものであり、該半導体基板の、該増幅トランジスタが形成されている第２導電型半導体領域の不純物濃度は、該周辺回路を構成する周辺回路トランジスタが形成されてそのチャネルを一部が形成している第２導電型半導体領域の不純物濃度より低く、前記画素部におけるトランジスタは、アナログ信号処理回路を構成するものであり、前記周辺回路部における周辺回路トランジスタは、デジタル信号処理回路を構成するものであり、前記第１導電型の半導体基板は、燐をドーピングしたｎ型シリコン基板であり、前記第２導電型半導体領域は、ボロンを注入したｐ型半導体領域であるものであり、そのことにより上記目的が達成される。
【００５４】
本発明は、前記固体撮像装置において、前記各画素は、前記電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタを有し、前記半導体基板の、該リセットトランジスタが形成されてそのチャネルを一部が形成している第２導電型半導体領域は、前記周辺回路を構成する周辺回路トランジスタが形成されている第２導電型半導体領域と同じイオン注入処理により形成したものであることが好ましい。
【００５６】
本発明は、前記固体撮像装置において、前記各画素は、前記画素受光部と前記電荷蓄積部との間に形成され、該画素受光部で発生した信号電荷を該電荷蓄積部に転送する転送トランジスタを有し、前記半導体基板の、該転送トランジスタのチャネル領域を構成する第２導電型半導体領域は、該リセットトランジスタが形成されてそのチャネル領域を一部が形成している第２導電型半導体領域とは異なる不純物濃度プロファイルを有することが好ましい。
【００５７】
本発明は、前記固体撮像装置において、前記各画素は、前記電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタを有し、
前記半導体基板の、該リセットトランジスタが形成されてそのチャネル領域を一部が形成している第２導電型半導体領域の不純物濃度プロファイルは、前記周辺回路を構成する周辺回路トランジスタが形成されている第２導電型半導体領域の不純物濃度プロファイルと異なり、かつ前記増幅トランジスタが形成されている第２導電型半導体領域の不純物濃度プロファイルと異なることが好ましい。
【００５９】
本発明は、前記固体撮像装置において、前記各画素は、前記画素受光部と前記電荷蓄積部との間に形成され、該画素受光部で発生した信号電荷を該電荷蓄積部に転送する転送トランジスタを有し、該転送トランジスタのチャネル領域は、該リセットトランジスタが形成されている第２導電型半導体領域内に形成されていることが好ましい。
【００７６】
本発明に係る電子情報機器は、撮像部を備えた電子情報機器であって、該撮像部として上述した本発明の固体撮像装置を用いたものであり、そのことにより上記目的が達成される。
【００７７】
上記構成により、以下、本発明の作用を説明する。
【００７８】
本発明においては、第１導電型の半導体基板の、画素を構成する増幅トランジスタが形成されている第２導電型半導体領域は、周辺回路を構成する周辺回路トランジスタが形成されている第２導電型半導体領域とは異なる不純物濃度プロファイルを有するので、画素内でアナログ回路を構成する増幅トランジスタと、デジタル回路を構成する周辺回路トランジスタとで、不純物濃度プロファイルを独自に設定可能であり、画素内の増幅トランジスタには周辺回路トランジスタとは別の特性を持たせることができる。これにより、増幅トランジスタにより形成されるソースフォロア回路の線形性の向上やそのダイナミックレンジの拡大を図ることができる。
【００７９】
また、本発明においては、半導体基板は、その表面に形成された溝内に絶縁材料を埋め込んでなる素子分離部と、該素子分離部の側面および底面を覆うよう該半導体基板内に形成され、該素子分離部からその周辺の半導体領域へのリーク電流を阻止する第２導電型リークストッパとを有するので、素子分離部からフォトダイオードへのリーク電流をリークストッパにより阻止して不均一な表示ムラを抑制することができる。しかも増幅トランジスタが配置されている第２導電型半導体領域は、該第２導電型リークストッパと同じイオン注入処理により形成したものであるので、イオン注入工程の簡略化を図ることができ、また画素部でのウェル注入の領域拡大が可能になり、微細パターンで画素部のウェル注入を行うことにより、閾値電圧ＶＴが高くなる現象を抑制することが可能になる。この場合、増幅トランジスタの配置される第２導電型半導体領域の不純物濃度は、第２導電型リークストッパと同程度となり、該増幅トランジスタの配置される第２導電型半導体領域の不純物濃度が必要以上に高くなることによる増幅トランジスタの出力特性の劣化を回避することができる。
【００８０】
また、本発明においては、リセットトランジスタの配置領域（ｐ型ウェル）と周辺回路部における周辺回路トランジスタの配置領域（ｐ型ウェル）とは同じイオン注入工程で、同一のイオン注入マスクを用いて形成するので、イオン注入工程の簡略化を図ることができる。
【００８１】
また、本発明においては、リセットトランジスタを形成すべき第３の第２導電型半導体領域であるウェルを、該第３の第２導電型半導体領域が転送トランジスタのチャネル領域を含むよう形成するので、イオン注入工程を簡略化することができる。
【発明の効果】
【００８２】
以上により、本発明によれば、画素を構成する増幅トランジスタの形成領域の不純物濃度プロファイルを、画素周辺の回路を構成するトランジスタの形成領域の不純物濃度プロファイルとは異なるものとしたので、素子分離部からフォトダイオードへのリーク電流をリークストッパにより阻止して不均一な表示ムラを抑制しつつ、リークストッパの形成による増幅トランジスタの出力特性の劣化を回避することができるという効果が得られる。
【発明を実施するための最良の形態】
【００８３】
以下、本発明の実施形態について説明する。
【００８４】
（実施形態１）
図１は、本発明の実施形態１による固体撮像装置を説明する図であり、図１（ａ）は、画素の平面構造を示し、図１（ｂ）は、図１（ａ）のＩＡ−ＩＡ’線断面の構造、図１（ａ）のＩＢ−ＩＢ’線断面の構造、および周辺回路部における周辺回路トランジスタの断面構造を示している。
【００８５】
この実施形態１の固体撮像装置は、従来の固体撮像装置２００と同様、画素をマトリクス状に配列してなる画素部Ｘと、該画素部Ｘの周辺に配置され、該画素部の各画素を駆動する周辺回路部Ｙとを有している。
【００８６】
この実施形態１の画素部Ｘを構成する各画素は、入射光を受けて信号電荷を発生する画素受光部Ｘ１と、該信号電荷を電荷蓄積部（フローティングディフュージョン部）ＦＤに転送する画素転送部Ｘ２と、該電荷蓄積部ＦＤの電位をリセット電位にリセットするリセットトランジスタ部Ｘ３と、電荷蓄積部ＦＤの信号電荷を電圧信号に変換し増幅して出力する増幅トランジスタＸ４とを有している。
【００８７】
上記画素受光部Ｘ１は、ｎ−型半導体基板１００の表面領域に形成したｎ型拡散層１０２と、該ｎ型拡散層１０２上に形成したｐ＋型拡散層とからなるフォトダイオードである。ここでは、ｎ−型半導体基板１００には、リン（Ｐ）をドープしたＳｉ基板を用いており、この基板は１×１０１４〜１×１０１5個／ｃｍ−３程度の不純物濃度を有している。また、各画素を構成するフォトダイオードは、素子分離部１０５により電気的に分離されている。該素子分離部１０５は、半導体基板１００の表面に形成した溝に酸化シリコンなどの絶縁材料を埋め込んで形成したものであり、該素子分離部１０５の側面および底面は、該素子分離部１０５からフォトダイオードへのリーク電流を阻止するよう、リークストッパとしてのｐ型拡散層１１０により覆われている。このリークストッパとしてのｐ型拡散層１１０ａは、ｎ型拡散層１０２を完全空乏化するために、半導体基板１００の深い部分に形成されたｐ型埋込み半導体層１０１まで達している。
【００８８】
上記画素転送部Ｘ２は、半導体基板１００の表面上にゲート絶縁膜１０６を介して形成された転送ゲート１１４と、該転送ゲート１１４の両側に位置するソース領域およびドレイン領域とを有する転送トランジスタからなる。ここで、該転送トランジスタのソース領域はｎ型拡散層１０２の一部により構成され、該転送トランジスタのドレイン領域はｎ＋型拡散層１０８の一部により構成されている。該転送ゲート１１４の下側には、チャネル領域を含むｐ型ウェル１０４が形成され、このｐ型ウェルは基板表面から上記ｐ型埋込み半導体層１０１まで達している。ここで、転送トランジスタのソース領域を構成するｎ＋型拡散層１０８は、信号電荷を蓄積する電荷蓄積部ＦＤを構成している。また、転送ゲート１１４は、コンタクトホール１１４ｅを介して、転送ゲートの駆動信号線に接続され、該転送ゲートには、駆動信号φＴＸが印加されるようになっている。
【００８９】
リセットトランジスタＸ３は、半導体基板１００の表面上にゲート絶縁膜１０６を介して形成されたリセットＴｒゲート１１５と、該リセットＴｒゲート１１５の両側に位置するソース領域およびドレイン領域とを有している。該リセットトランジスタＸ３のドレイン領域はｎ＋型拡散層１１５ｂにより構成され、該リセットトランジスタＸ３のソース領域は上記ｎ＋型拡散層１０８の一部により構成されている。該リセットＴｒゲート１１５の下側には、チャネル領域を含むｐ型ウェル１１１ａが形成され、このｐ型ウェル１１１ａは基板表面から上記ｐ型埋込み半導体層１０１まで達している。また、該リセットトランジスタＸ３のソース領域（ｎ＋型拡散層１０８）は、コンタクトホール１１５ｃを介して配線層１１９に接続されている。該リセットトランジスタＸ３のドレイン領域（ｎ＋型拡散層１１５ｂ）は、コンタクトホール１１５ｄを介して電源Ｖｄに接続されている。リセットトランジスタＸ３のゲート１１５は、コンタクトホール１１５ｅを介してその駆動信号線（図示せず）に接続され、該ゲート１１５には、駆動信号φＲＸが印加されるようになっている。
【００９０】
増幅トランジスタＸ４は、半導体基板１００の表面上にゲート絶縁膜１０６を介して形成された増幅Ｔｒゲート１１６と、該増幅Ｔｒゲート１１６の両側に位置するソース領域１１６ａおよびドレイン領域１１６ｂとを有している。該増幅Ｔｒゲート１１６の下側には、チャネル領域を含むｐ型ウェル１１０ｂが形成されており、このｐ型ウェル１１０ｂは、リークストッパとしてのｐ型拡散層１１０ａと同一工程で形成され、これと一体のものであり、基板表面から上記ｐ型埋込み半導体層１０１まで達している。従って、このｐ型ウェル１１０ｂが、リークストッパとしてのｐ型拡散層１１０ａと実質的に同一の濃度プロファイルを有することは言うまでもない。この増幅トランジスタＸ４のソース領域１１６ａおよびドレイン領域１１６ｂはそれぞれｎ＋型拡散層により構成され、該ドレイン領域１１６ｂはコンタクトホール１１６ｄを介して電源Ｖｄに接続され、ソース領域１１６ａは、コンタクトホール１１６ｃを介して、信号電荷を電圧信号に変換して出力するための出力端子Ｖｏｕｔに接続されている。この増幅トランジスタの出力端子Ｖｏｕｔは、選択トランジスタ（図１１（ｂ）参照）を介して、画素信号を読み出す読み出し信号線（図示せず）に接続されている。なお、該読み出し信号線は、図１１（ｂ）に示す垂直信号線１６１に相当するものである。また、増幅トランジスタＸ４のゲート１１６は、コンタクトホール１１６ｅを介して、上記リセットトランジスタＸ３のソース、つまり電荷蓄積部１０８に接続された配線層１１９に接続されている。
【００９１】
一方、上記周辺回路部Ｙは、従来の固体撮像装置と同様、画素部の各画素を駆動する回路構成を有しており、図１では図示していないが、図１１（ｂ）に示す、垂直駆動回路、水平駆動回路、負荷トランジスタ群、および行信号蓄積部を有している。
【００９２】
そして、この周辺回路部Ｙに配置されている周辺回路トランジスタＹは、上記半導体基板１００に形成されたｐ型埋込み半導体層１０１上のｐ＋型ウェル１１１ｂ内に形成されている。つまり、該周辺回路トランジスタＹは、該ウェル１１１ｂの表面上にゲート絶縁膜１０６を介して形成されたゲート１１７と、その両側のｐ型ウェル表面領域に形成されたｎ＋型拡散領域１１７ａおよび１１７ｂとを有している。ここで、周辺回路トランジスタＹ１のチャネルを含むｐ型ウェル１１１ｂは、上記画素部ＸのリセットトランジスタＸ３を構成するｐ型ウェル１１１ａと同一工程で形成されたものであり、リセットトランジスタＸ３のウェル１１１ａと同一の濃度プロファイルを有している。つまり、深さ方向のｐ型不純物の濃度分布は、周辺回路トランジスタＹのチャネルを含むｐ型ウェル１１１ｂと、上記画素部ＸのリセットトランジスタＸ３を構成するｐ型ウェル１１１ａとで同一である。
【００９３】
またこの実施形態１では、上記増幅トランジスタが形成されているｐ型ウェル１１０ｂの不純物濃度は、該周辺回路トランジスタが形成されているｐ型ウェル１１１ａの不純物濃度より低く設定されている。
【００９４】
次に動作について説明する。
【００９５】
この実施形態１の固体撮像装置の動作は、従来の固体撮像装置のものと同一である。
【００９６】
簡単に説明すると、画素受光部Ｘ１で発生した信号電荷は、画素転送部Ｘ２を介して電荷蓄積部（フローティングデフュージョン）ＦＤとしてのｎ＋型拡散層１０８に転送されて蓄積され、該電荷蓄積部ＦＤは該蓄積された信号電荷に応じた電圧信号を発生する。この電圧は、増幅トランジスタＸ４のゲート１１６に印加され、該増幅トランジスタ１１６は、電圧信号を増幅して出力する。また、このような電荷転送期間とは別の期間に、リセットトランジスタＸ３がオンすると、上記電荷蓄積部ＦＤの電位はリセット電位、ここでは電源電位Ｖｄになり、該電源電位が増幅トランジスタＸ４で増幅されて出力される。このように増幅トランジスタＸ４から出力されたリセット電圧および信号電圧は信号処理されて、各画素の画素値が求められる。
【００９７】
このとき、周辺回路部Ｙの垂直駆動回路（図１１（ｂ）参照）は、転送ゲート１１４の駆動信号φＴＸおよびリセットゲート１１５の駆動信号φＲＸを発生し、周辺回路部Ｙの水平駆動回路（図１１（ｂ）参照）は、画素信号を読み出す読み出し信号線を選択し、負荷トランジスタ群は、各読み出し信号線に電流を供給し、行信号蓄積部は、各列の読み出し信号線から読み出された信号を蓄積し、順次出力する。
【００９８】
次に製造方法について、図２〜図５を用いて説明する。
【００９９】
まず、ｎ−型半導体基板１００の表面に所定パターンの開口１２１ａを有するレジスト膜１２１を形成し（図２（ａ））、続いて、該レジスト膜１２１をエッチングマスクとして、該半導体基板の表面を選択的にエッチングして、該半導体基板１００の表面に素子分離溝１００ａを形成する（図２（ｂ））。ここでは、ｎ−型半導体基板１００には、リン（Ｐ）をドープしたＳｉ基板を用いており、この基板は、不純物濃度が１×１０１４〜１×１０１5個／ｃｍ−３程度の不純物濃度を有している。
【０１００】
その後、該レジスト膜１２１を除去した後、全面に酸化膜１０５ａを堆積し（図２（ｃ））、機械的な研磨などにより、基板表面が露出するように、酸化膜１０５ａをエッチバックする。これにより、基板表面の素子分離溝１００ａには酸化膜材料が埋め込まれて、素子分離領域１０５が形成される。この素子分離領域１０５により、上記画素部Ｘおよび周辺回路部Ｙとなる領域では、所望の隣接する素子が電気的に分離されることとなる。
【０１０１】
続いて、半導体基板１００の全面にｐ型ドーパント、例えばボロン（Ｂ）を注入して基板１００の深い領域にｐ型埋込み半導体層１０１を形成する（図３（ａ））。このｐ型半導体層１０１の不純物濃度は７×１０１5〜２×１０１7個／ｃｍ−３程度である。画素部Ｘにおけるｐ型埋込み半導体層１０１は、電荷を溜めるｎ型拡散領域を囲むｐ型領域の底部分となるものである。また、周辺回路部Ｙにおけるｐ型埋込み半導体層１０１は、ｎ−型半導体基板１００とその表面に形成されたｎ−型ウェル領域とを電気的に分離するものであり、このｐ型埋込み半導体層１０１を設けることにより、ｎ−型半導体基板１００とその表面のウェル領域とを異なる電位に設定することができる。例えば、ウェル領域は、基板より低い電位に設定可能である。
【０１０２】
続いて、レジスト膜１２２を該基板１００上に形成する。このレジスト膜１２２は、基板１００表面の画素部Ｘの、フォトダイオードを形成すべき領域（画素受光部Ｘ１）が露出するよう形成した開口１２２ａを有している。該レジスト膜１２２をイオン注入マスクとしてｎ型ドーパント、例えばヒ素（Ａｓ）をイオン注入して、画素受光部Ｘ１にｎ型拡散領域１０２を形成する（図３（ｂ））。このｎ型拡散領域１０２は、１×１０１７〜４×１０１７個／ｃｍ−３程度の濃度を有している。
【０１０３】
次に、上記レジスト膜１２２を除去した後、レジスト膜１２３を該基板１００上に形成する。該レジスト膜１２３は、基板１００表面の画素部Ｘの、転送トランジスタを配置すべき領域（画素転送部Ｘ２）が露出するよう形成した開口１２３ａを有している。該レジスト膜１２３をイオン注入マスクとしてｐ型ドーパント、例えばボロン（Ｂ）をイオン注入して、画素転送部Ｘ２とすべき領域にｐ型拡散領域（ｐ型ウェル）１０４を形成する（図４（ａ））。このｐ型ウェル１０４は、３×１０１６〜１×１０１７個／ｃｍ−３程度の濃度を有している。
【０１０４】
続いて、上記レジスト膜１２３を除去した後、レジスト膜１２４を該基板１００上に形成する。このレジスト膜１２４は、基板１００表面の画素部Ｘの素子分離部、および増幅トランジスタＸ４の形成領域が露出するよう形成した開口１２４ａを有している。該レジスト膜１２４をイオン注入マスクとしてｐ型ドーパント、例えばボロンをイオン注入して、素子分離部１０５の側面および底面を覆うようｐ型拡散層１１０ａを形成し、増幅トランジスタＸ４の形成領域にｐ型ウェル１１０ｂを形成する（図４（ｂ））。このｐ型拡散領域１１０ａおよび１１０ｂは、１×１０１７〜３×１０１７個／ｃｍ−３程度の濃度を有している。
【０１０５】
次に、上記レジスト膜１２４を除去した後、レジスト膜１２５を上記基板１００上に形成する。このレジスト膜１２５は、基板１００表面の画素部Ｘの、リセットトランジスタＸ３の形成領域、および周辺回路部Ｙの周辺回路トランジスタＹ１の形成領域が露出するよう形成した開口１２５ａを有している。該レジスト膜１２５をイオン注入マスクとしてｐ型ドーパント、例えばボロンをイオン注入して、リセットトランジスタを形成すべき領域にｐ型拡散領域（ｐ型ウェル）１１１ａを形成し、周辺回路部Ｙの周辺回路トランジスタＹ１の形成領域にｐ型拡散領域（ｐ型ウェル）１１１ｂを形成する（図５（ａ））。このｐ型拡散領域１１１ａおよび１１１ｂは、１×１０１７〜３×１０１７個／ｃｍ−３程度の濃度を有している。
【０１０６】
続いて、上記レジスト膜１２５を除去した後、熱酸化によりゲート絶縁膜１０６を形成し、その後、画素転送部Ｘ２に転送ゲート１１４を形成し、リセットトランジスタＸ３の形成領域にリセットＴｒゲート１１５を形成し、増幅トランジスタＸ４の形成領域に増幅Ｔｒゲート１１６を形成し、周辺回路部Ｙに、周辺回路トランジスタＹ１の形成領域にゲート１１７を形成する。
【０１０７】
その後、画素転送部Ｘ２、リセットトランジスタＸ３の形成領域、増幅トランジスタＸ４の形成領域、および周辺回路トランジスタＹ１の形成領域をレジスト膜（図示せず）でマスクした状態で、転送ゲート１１４をマスクとして画素受光部Ｘ１に選択的にｐ型ドーパント（Ｂ）を注入して、画素受光部Ｘ１のｎ型拡散層１０２の表面にｐ＋型拡散層１０３を形成する。さらに、画素受光部Ｘ１をレジスト膜（図示せず）でマスクした状態で、各トランジスタのゲートをマスクとしてｎ型ドーパント（Ａｓ）を注入して、該各ゲートの両側にソース領域およびドレイン領域としてのｎ＋型拡散領域１０８、１１５ｂ、１１６ａ、１１６ｂ、１１７ａ、１１７ｂを形成する。ここで、各トランジスタのソース領域およびドレイン領域は５×１０１９〜５×１０２０個／ｃｍ−３程度の濃度を有し、画素受光部Ｘ１のｐ＋型拡散層１０３は５×１０１７〜５×１０１８個／ｃｍ−３程度の濃度を有している。
【０１０８】
このような構成の実施形態１の固体撮像装置によれば、増幅トランジスタＸ４を配置するｐ型ウェル（ｐ型拡散領域）１１０ｂを、周辺回路トランジスタＹ１を形成するｐ型ウェル（ｐ型拡散領域）１１１ｂとは別のイオン注入プロセスで形成するので、周辺回路トランジスタに対し、画素部の増幅トランジスタのウェル注入プロファイルを独立して設定可能となる。これにより、画素部のアナログ回路を構成する増幅トランジスタＸ４の配置領域（ｐ型ウェル）には、デジタル回路である周辺回路を構成するトランジスタの配置領域（ｐ型ウェル）とは独立した濃度プロファイル、つまり深さ方向の不純物濃度プロファイルを持たせることができる。
【０１０９】
また、増幅トランジスタＸ４を配置するｐ型ウェル（ｐ型拡散領域）１１０ｂは、ＳＴＩ素子分離部のリークストッパとしてのｐ型拡散層１１０ａを形成する分離イオン注入で形成するので、画素部でのウェル注入の領域拡大が可能になり、また、微細パターンで画素部のウェル注入を行うことにより、閾値電圧ＶＴが高くなる現象を抑制することが可能となる。
【０１１０】
この結果、増幅トランジスタを配置するｐ型半導体領域（ｐウェル）の低濃度化により基板バイアス効果を低減して、ソースフォロアアンプのゲインを増加することが可能となり、工程増加なしでＳＦアンプの特性を向上させることができる。
【０１１１】
例えば、画素部の増幅トランジスタＸ４が構成するソースフォロアアンプの出力特性は、図６に示すように改善され、また、該ソースフォロアアンプのゲイン特性は、図７に示すように改善される。
【０１１２】
しかも、画素部ＸにおけるリセットトランジスタＸ３の配置領域（ｐ型ウェル）１１１ａと周辺回路部Ｙにおける周辺回路トランジスタＹの配置領域（ｐ型ウェル）１１１ｂとは同じイオン注入工程で、同一のイオン注入マスクを用いて形成するので、イオン注入工程の簡略化を図ることができる。
【０１１３】
また、トランジスタのゲートおよびソース、ドレイン領域は、画素部Ｘを構成するトランジスタと、周辺回路部Ｙを構成するトランジスタとで同一の条件で形成し、つまり、ゲートの構成材料やソースおよびドレイン領域の不純物プロファイルなどを同一にしているので、さらなる工程の簡略化を図ることができる。
【０１１４】
なお、上記実施形態１では、特に言及していないが、ｐ型ウェル１０４、１１０ａ、１１０ｂ、１１１ａ、１１１ｂについては、イオン注入をイオン注入エネルギーや不純物のドーズ量を変えて複数回行ってこれらのｐ型ウェルを形成することにより、これらのｐ型ウェルの深さ方向の不純物濃度プロファイルをより精度よく所望のプロファイルに設定することが可能である。
【０１１５】
（実施形態２）
図８は、本発明の実施形態２による固体撮像装置を説明する図であり、図８（ａ）は、画素の平面構造を示し、図８（ｂ）は、図８（ａ）のＩＩＡ−ＩＩＡ’線断面の構造、図８（ａ）のＩＩＢ−ＩＩＢ’線断面の構造、および周辺回路部における周辺回路トランジスタの断面構造を示している。
【０１１６】
この実施形態２の固体撮像装置は、実施形態１の固体撮像装置と同様、画素をマトリクス状に配列してなる画素部Ｘと、該画素部Ｘの周辺に配置され、該画素部の各画素を駆動する周辺回路部Ｙとを有している。
【０１１７】
この実施形態２の画素部Ｘを構成する各画素は、実施形態１の画素部Ｘを構成する画素と同様、入射光を受けて信号電荷を発生する画素受光部Ｘ１と、該信号電荷を電荷蓄積部（フローティングディフュージョン部）ＦＤに転送する画素転送部Ｘ２と、該電荷蓄積部ＦＤの電位をリセット電位にリセットするリセットトランジスタ部３と、電荷蓄積部ＦＤの信号電荷を電圧信号に変換し増幅して出力する増幅トランジスタＸ４とを有するものであるが、この実施形態２の画素は、画素転送部Ｘ２とリセットトランジスタＸ３とを同一のｐ型ウェル（ｐ型拡散領域）１０４ａ内に構成し、画素部ＸのリセットトランジスタＸ３を配置するｐ型ウェル１０４ａと、周辺回路部Ｙの周辺回路トランジスタＹ１を配置するｐ型ウェル１１１とを、異なるイオン注入工程で形成し、それぞれの深さ方向の濃度プロファイルを異なせている点で、実施形態１の画素と異なっている。
【０１１８】
この実施形態２の固体撮像装置の動作は、実施形態１のものと同様に行われる。
【０１１９】
次に製造方法について説明する。
【０１２０】
この実施形態２では、ｎ−型半導体基板１００にｐ型半導体層１０１を形成し、素子分離領域１０５を形成した後、フォトダイオードの形成領域にｎ型拡散領域１０２を形成するまでの工程は、実施形態１におけるものと同様であるので、その後の工程について説明する。
【０１２１】
上記の通り、画素受光部Ｘ１にｎ型拡散領域１０２を形成し（図３（ｂ）参照）、レジスト膜１２２を除去した後、レジスト膜２２３を該基板１００上に形成する。該レジスト膜２２３は、基板１００表面の画素部Ｘの、画素転送部Ｘ２となる領域およびリセットトランジスタＸ３の配置領域が露出するよう形成した開口２２３ａを有している。該レジスト膜２２３をイオン注入マスクとしてｐ型ドーパント、例えばボロンをイオン注入して、画素転送部Ｘ２とすべき領域およびリセットトランジスタＸ３となる領域にｐ型拡散領域１０４ａを形成する（図９（ａ））。このｐ型拡散領域１０４ａは、３×１０１６〜１×１０１７個／ｃｍ−３程度の不純物濃度を有している。
【０１２２】
続いて、上記レジスト膜２２３を除去した後、レジスト膜２２４を該基板１００上に形成する。このレジスト膜２２４は、基板１００表面の画素部Ｘの素子分離部、および増幅トランジスタＸ４の形成領域が露出するよう形成した開口２２４ａを有している。該レジスト膜２２４をイオン注入マスクとしてｐ型ドーパント、例えばボロンをイオン注入して、素子分離部１０５の側面および底面を覆うようｐ型拡散層１１０ａを形成し、増幅トランジスタＸ４の形成領域にｐ型ウェル１１０ｂを形成する（図９（ｂ））。このｐ型拡散領域１１０ａおよび１１０ｂは、１×１０１７〜３×１０１７個／ｃｍ−３程度の濃度を有している。
【０１２３】
次に、上記レジスト膜２２４を除去した後、レジスト膜２２５を上記基板１００上に形成する。このレジスト膜２２５は、基板１００表面の周辺回路部Ｙにおける周辺回路トランジスタＹ１の形成領域が露出するよう形成した開口２２５ａを有している。該レジスト膜２２５をイオン注入マスクとしてｐ型ドーパント、例えばボロンをイオン注入して、周辺回路領域Ｙにおける周辺回路トランジスタＹ１の形成領域にｐ型拡散領域（ｐ型ウェル）１１１を形成する（図１０（ａ））。このｐ型拡散領域１１１は、１×１０１７〜３×１０１７個／ｃｍ−３程度の不純物濃度を有している。
【０１２４】
その後は、上記レジスト膜２２５を除去した後、実施形態１と同様に、ゲート絶縁膜１０６を形成し、さらに、転送ゲート１１４、リセットＴｒゲート１１５、増幅Ｔｒゲート１１６、および周辺回路トランジスタＹ１のゲート１１７を形成する。
【０１２５】
さらに、実施形態１と同様にして、画素受光部Ｘ１のｎ型拡散層１０２の表面に画素受光部Ｘ１のｐ＋型拡散層１０３を形成し、さらに各トランジスタのソース領域およびドレイン領域としてのｎ＋型拡散領域１０８、１１５ｂ、１１６ａ、１１６ｂ、１１７ａ、１１７ｂを形成する。ここで、各トランジスタのソース領域およびドレイン領域は５×１０１９〜５×１０２０個／ｃｍ−３程度の不純物濃度を有し、画素受光部Ｘ１のｐ＋型拡散層１０３は５×１０１７〜５×１０１８個／ｃｍ−３程度の不純物濃度を有している。
【０１２６】
このような構成の実施形態２の固体撮像装置によれば、周辺回路トランジスタＹ１を構成するｐ型ウェル１１１と、リセットトランジスタＸ３を構成するｐ型ウェル１０４ａと、増幅トランジスタＸ４を配置するウェル１１０ｂとを、それぞれ異なる濃度プロファイルを有するものとしたので、増幅トランジスタの特性を、周辺回路トランジスタやリセットトランジスタとは異なるものとすることができる。
【０１２７】
また、増幅トランジスタＸ４を配置するｐ型ウェル（ｐ型拡散領域）１１０ｂは、ＳＴＩ素子分離部のリークストッパとしてのｐ型拡散層１１０ａを形成する分離イオン注入で形成し、しかも、画素部Ｘにおける画素転送部Ｘ２およびリセットトランジスタＸ３を同一のｐ型ウェル１０４ａ内に配置しているので、イオン注入工程の簡略化を図ることができる。
【０１２８】
なお、上記実施形態２では、特に言及していないが、ｐ型ウェル１０４ａ、１１０ａ、１１０ｂ、１１１については、イオン注入をイオン注入エネルギーや不純物のドーズ量を変えて複数回行ってこれらのｐ型ウェルを形成することにより、これらのｐ型ウェルの深さ方向の不純物濃度プロファイルをより精度よく所望のプロファイルに設定することが可能である。
（実施形態３）
なお、上記実施形態１および２では、特に説明しなかったが、上記実施形態１および２の固体撮像装置の少なくともいずれかを撮像部に用いた例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話装置などの画像入力デバイスを有した電子情報機器を、本発明の実施形態３として説明する。
【０１２９】
本発明の実施形態３による電子情報機器は、本発明の上記実施形態１および２の固体撮像装置の少なくともいずれかを、被写体の撮影を行う撮像部として備えたものであり、このような撮像部による撮影により得られた高品位な画像データを記録用に所定の信号処理した後にデータ記録する記録メディアなどのメモリ部と、この画像データを表示用に所定の信号処理した後に液晶表示画面などの表示画面上に表示する液晶表示装置などの表示手段と、この画像データを通信用に所定の信号処理をした後に通信処理する送受信装置などの通信手段と、この画像データを印刷（印字）して出力（プリントアウト）する画像出力手段とのうちの少なくともいずれかを有している。
【０１３０】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１３１】
本発明は、固体撮像装置およびその製造方法、該固体撮像装置を撮像部に用いた例えばデジタルスチルカメラ、デジタルムービカメラおよびカメラ付き携帯電話装置などの電子情報機器の分野において、画素を構成する増幅トランジスタの形成領域の不純物濃度プロファイルを、画素周辺の回路を構成するトランジスタの形成領域の不純物濃度プロファイルとは独立して設定可能とすることにより、素子分離部からフォトダイオードへのリーク電流をリークストッパにより阻止して不均一な表示ムラを抑制しつつ、従来よりもソースフォロア回路の出力特性を向上させるものである。
【図面の簡単な説明】
【０１３２】
【図１】図１は、本発明の実施形態１による固体撮像装置を説明する図であり、図１（ａ）は、画素の平面構造を示し、図１（ｂ）は、図１（ａ）のＩＡ−ＩＡ’線断面の構造、図１（ａ）のＩＢ−ＩＢ’線断面の構造、および周辺回路部の断面構造を示している。
【図２】図２は、上記実施の形態１の固体撮像装置を製造する方法を説明する断面図であり、基板表面に素子分離部を形成する処理を工程順（図２（ａ）〜図２（ｃ））に示している。
【図３】図３は、上記実施の形態１の固体撮像装置を製造する方法を説明する断面図であり、埋め込みＰ型拡散層を形成する工程（図３（ａ））および画素受光部を構成するｎ型拡散領域を形成する工程（図３（ｂ））を示している。
【図４】図４は、上記実施の形態１の固体撮像装置を製造する方法を説明する断面図であり、画素転送部を構成するウェルを形成する工程（図４（ａ））、および増幅トランジスタを配置するためのウェルを形成する工程（図４（ｂ））を示している。
【図５】図５は、上記実施の形態１の固体撮像装置を製造する方法を説明する断面図であり、リセットトランジスタを配置するためのウェルを形成する工程（図５（ａ））、およびトランジスタのゲート電極および拡散領域、並びに画素受光部を構成するｐ型拡散領域を形成する工程（図５（ｂ））を示している。
【図６】図６は、上記実施形態１の固体撮像装置の効果を説明する図であり、ソースフォロアアンプ出力特性を示している。
【図７】図７は、上記実施形態１の固体撮像装置の効果を説明する図であり、ソースフォロアアンプゲイン特性を示している。
【図８】図８は、本発明の実施形態２による固体撮像装置を説明する図であり、図８（ａ）は、画素の平面構造を示し、図８（ｂ）は、図８（ａ）のＩＩＡ−ＩＩＡ’線断面の構造、図８（ａ）のＩＩＢ−ＩＩＢ’線断面の構造、および周辺回路部の断面構造を示している。
【図９】図９は、上記実施の形態２の固体撮像装置を製造する方法を説明する断面図であり、画素転送部およびリセットトランジスタを配置するウェルを形成する工程（図９（ａ））、および増幅トランジスタを配置するウェルを形成する工程（図９（ｂ））を示している。
【図１０】図１０は、上記実施の形態１の固体撮像装置を製造する方法を説明する断面図であり、周辺回路トランジスタを配置するウェルを形成する工程（図１０（ａ））、およびトランジスタのゲート電極および拡散領域、並びに画素受光部を構成するｐ型拡散領域を形成する工程（図１０（ｂ））を示している。
【図１１】図１１は、従来のＭＯＳ型固体撮像装置を説明する図であり、図１１（ａ）はその概略構成を示し、図１１（ｂ）はその回路構成の一例を示している。
【図１２】図１２は、図１１（ｂ）に示す画素の平面構造を示す図である。
【図１３】図１３は、図１２に示す従来の固体撮像装置の一部分を拡大して示す断面図であり、図１２におけるＡ−Ｂ−Ｃ−Ｄで示される経路に沿った断面を示している。
【図１４】図１４は、ＳＴＩリークストッパが形成された従来のＭＯＳ型固体撮像装置の製造工程を示す断面図であり、図１４（ａ）〜（ｄ）は一連の主な工程を示している。
【図１５】基本的なソースフォロア回路の回路構成を示す回路図である。
【符号の説明】
【０１３３】
１００  ｎ−型半導体基板
１０１  ｐ型埋込み半導体層
１０２  ｎ型半導体層
１０３  ｐ＋型半導体層
１０４、１０４ａ、１１０ｂ、１１１、１１１ａ、１１１ｂ  ｐ型半導体領域
１０５  素子分離部
１０６  ゲート絶縁膜
１０８  フローティングディフュージョン（ｎ＋拡散領域）
１１０ａ  リークストッパ
１１４  転送ゲート
１１４ｅ、１１５ｃ〜１１５ｅ、１１６ｃ、１１６ｄ  コンタクトホール
１１５  リセットＴｒゲート
１１５ｂ、１１６ｂ、１１７ｂ  ドレイン領域
１１６  増幅Ｔｒゲート
１１６ａ、１１７ａ  ソース領域
１１７  周辺Ｔｒゲート
１２１〜１２５、２２３〜２２５  レジスト膜
１２１ａ、１２２ａ、１２３ａ、１２４ａ、１２５ａ、２２３ａ、２３４ａ、２２５ａ  レジスト開口
Ｘ  画素部
Ｘ１  画素受光部
Ｘ２  画素転送部
Ｘ３  リセットトランジスタ
Ｘ４  増幅トランジスタ
Ｙ  周辺回路部
Ｙ１  周辺回路トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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