(57)【特許請求の範囲】
【請求項１】
支持体（１０）を形成する半導体基板上に金属複合層（１４）を付着し、ＧＭＲ（ジャイアントマグネトレジスタンス）構造体を形成するために金属複合層（１４）をパターン化することによりＧＭＲ構造体を製造する方法において、金属複合層を付着する前に支持体（１０，３０，３４）をパターン化し、パターン化された支持体（１０，３０，３４）上に絶縁層（１２）を付着し、パターン化された支持体（１０，３０，３４）の絶縁層（１２）上に金属複合層（１４）を付着し、金属複合層（１４）のパターン化を化学機械的研磨ＣＭＰにより行い、かつ金属複合層（１４）を化学機械的研磨ＣＭＰによりパターン化する前にＧＭＲ層の保護のための第１の不活性層（１８）を堆積することを特徴とするＧＭＲ構造体を製造する方法。
【請求項２】
絶縁層（１２）を堆積により形成する請求項１記載の方法。
【請求項３】
金属複合層（１４）を化学機械的研磨ＣＭＰによりパターン化した後に金属複合層（１４）上にＧＭＲ層の保護のための第２の不活性層（２０）を堆積する請求項１又は２記載の方法。
【請求項４】
金属複合層（１４）の化学機械的研磨ＣＭＰによるパターン化の前に堆積した第１の不活性層（１８）をパターン化し、引き続き導電性結合を製造するために接触金属（２２）を堆積する請求項１から３までのいずれか１項記載の方法。
【請求項５】
金属複合層（１４）の化学機械的研磨ＣＭＰによるパターン化の後に堆積した第２の不活性層（２０）をパターン化し、引き続き導電性結合を製造するために接触金属（２２）を堆積する請求項３記載の方法。
【請求項６】
絶縁層（１２）を堆積する前に他の絶縁層（３０）を付着し、他の絶縁層（３０）上にＧＭＲ構造体が形成される第１領域（２６）と第２領域（２８）の間に少なくとも１個の導電性結合（３４）を有する層（３２）を付着し、絶縁層（１２）を堆積後に絶縁層（１２）を第１領域（２６）でパターン化し、引き続き付着した金属複合層（１４）が少なくとも１個の導電性結合（３４）への電気的接点を有する請求項１から５までのいずれか１項記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、支持体上に金属複合層が付着され、ＧＭＲ構造体を形成するために金属複合層がパターン化されているＧＭＲ構造体（Ｇｉａｎｔ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔａｎｃｅ  Ｓｔｒｕｋｔｕｒ  ジャイアントマグネトレジスタンス構造体）の製造方法に関する。本発明は更に支持体およびこの支持体上に配置されたパターン化された金属複合層を有するＧＭＲ構造体に関する。
【０００２】
従来技術
磁気にもとづき運転する路程センサー（Ｗｅｇｓｅｎｓｏｒ）および角度センサーは、例えば自動車技術に多く使用される。センサーが無接触に、従って機械的に摩耗せずに運転することが特に有利である。このセンサーは汚染に強く、高温に耐える。従来の磁気センサーは、例えばホール効果またはＡＭＲ効果（Ａｎｉｓｏｔｒｏｐｉｃ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔａｎｃｅ  Ｅｆｆｅｋｔ  異方性磁気抵抗効果）にもとづく。
【０００３】
近年いわゆる位置センサーのためにジャイアントマグネトレジスタンス効果またはＧＭＲ効果を利用する新しいセンサー構想が使用される。この効果は電子がその量子化されたスピン状態により磁気層を通過する際にこの層の磁化の配向に応じて異なる強さで散乱することにもとづく。並行な磁化の場合は並行でなく配置された磁化の場合より散乱が少ない。これはＧＭＲ構造体が存在する外部磁界に依存した電気抵抗の変動を生じる。位置センサーの重要性は、外部磁界が磁気素子、例えば回転子または直線的に移動する素子により影響を受けることから得られ、その際この影響はＧＭＲ構造体の電気抵抗で示される。
【０００４】
層配置の抵抗は測定すべき磁界に逆推理するための重要な値であるので、この抵抗の測定には高い要求が課せられる。特に正確な測定法は公知のホイートストーンブリッジ回路にもとづく。このホイートストーンブリッジ回路は、例えば４個のＧＭＲ素子を有することができる。
【０００５】
ＧＭＲ素子を製造するための従来技術の方法は絶縁性基板上の磁気的および非磁気的複合層の堆積にもとづく。金属の堆積後に典型的には乾式エッチング法を使用して金属平面のパターン化を行う。この乾式エッチング法として、例えばイオンビームエッチングＩＢＥ（Ｉｏｎ  ｂｅａｍ  ｅｔｃｈｉｎｇ）、ＲＦスパッタリング法またはリフトオフ技術（ｌｉｆｔ  ｏｆｆ  Ｔｅｃｈｎｉｋ）が提供される。引き続きＧＭＲ素子に電気的接点を取り付ける。この上に不活性層を堆積する。
【０００６】
図１〜７はＧＭＲ構造体を製造するための従来技術の方法を示す。層配置の断面図に方法の進行中のその都度の中間状態が示される。
【０００７】
図１は半導体基板１１０、例えばシリコンおよびこの上に存在する絶縁層１１２を示す。
【０００８】
図２は図１の配置に付加的に絶縁層１１２上に付着した金属複合層１１４を有する配置を示す。後からの機能によりＧＭＲ層と呼ばれるこの金属複合層１１４は、例えば堆積法により付着する。このために、例えばＤＣ−マグネトロン・スパッタリング法を使用することができる。ＧＭＲ層は、例えばＣｏ／Ｃｕ層もしくはＦｅＣｒ／Ｃｕ層からなる。この層は典型的には全部で約１００ｎｍの厚さを有する。
【０００９】
図３には図２の配置に付加的に金属複合層１１４上にフォトリソグラフィーにより配置されたレジストマスク１６０を有する層配置が示されている。このレジストマスク１６０はＧＭＲ層のパターン化に用いる。
【００１０】
図４には図３による状態の上に形成され、ＧＭＲ層１１４がすでにパターン化されている状態が示されている。これは、例えば乾式エッチングにより、例えばＩＢＥを使用して行うことができる。更に図３によるレジストマスク１６０を除去する。
【００１１】
図４による配置の上に付加的に不活性層１１８を図５により堆積する。不活性層は、例えば二酸化珪素、窒化珪素および匹敵する材料からなっていてもよい。
【００１２】
図６は図５の上に形成される状態を示す。ここに示される層配置では不活性層１１８がパターン化され、接触ホール１６２が形成される。
【００１３】
図７には図６による状態から出発して接触金属１２２が堆積されている状態が示されている。この接触金属１２２はＧＭＲ構造体１１４とともに接触開口１６２上に電気的接点を製造する。
【００１４】
ＧＭＲ素子および磁気抵抗の評価に必要な評価電子素子をチップに集積する場合は、前記の製造方法をＧＭＲ構造体に使用する際に若干のことに注意すべきである。例えば金属平面、すなわち図２による複合層１１４にＣＭＯＳ構造体の周囲に汚染の理由から使用できない材料を使用する。従って連続処理においてまずＣＭＯＳ構造体の逐次的製造に注意し、この後はじめてＧＭＲ素子の逐次的製造に注意しなければならない。その際図３および図４により説明されるように、連続処理の金属汚染された部分にリソグラフィー平面が必要であることが特に不利である。
【００１５】
発明の利点
本発明は、金属複合層を付着する前に支持体が構造体を有し、化学機械的研磨（ＣＭＰ、ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）により金属複合層のパターン化を行うことによる形式の方法にもとづく。従ってＧＭＲ層の構造体、例えば典型的なメアンダー構造体はすでに金属複合層を付着する前に少なくとも部分的に基板もしくは基板の上に配置された絶縁層、例えばＳｉＯ２のパターン化により予め決定されている。金属複合層の大きな面の堆積後に金属層をＣＭＰにより再び除去する。しかし凹所ではＧＭＲ構造体を切除しない。従ってリソグラフィーおよび費用のかかる乾式エッチング法によるＧＭＲ層のパターン化は不要である。
【００１６】
半導体基板をパターン化し、引き続き絶縁層を堆積することによりパターン化された支持体を形成することが有利である。従って最終的にＧＭＲ構造体を決定する凹所を、例えば乾式エッチング法によりシリコン基板に形成することができる。例えば０.５〜１.５μｍの厚さの熱酸化物にもとづく絶縁層を堆積した後に構造体が維持される。
【００１７】
金属複合層のＣＭＰによるパターン化の前に不活性層を堆積する場合が有利である。このやり方でＧＭＲ層は引き続く処理工程で保護される。
【００１８】
金属複合層のＣＭＰによるパターン化の後および／または前に不活性層を堆積することも有効である。この不活性層は前記工程中に堆積される第１不活性層であってもよい。金属複合層をパターン化する前にすでに不活性層が堆積している場合にこの第１不活性層を堆積することも有効である。第１の場合に、すなわち金属複合層のパターン化の後に堆積する不活性層は第１不活性層であり、この不活性層はすでにパターン化されたＧＭＲ層を覆う。金属複合層をパターン化する前にすでに不活性層が堆積している場合に、金属複合層のパターン化の後に堆積する不活性層はＧＭＲ層の開放した側面を覆うために用いる。
【００１９】
本発明の方法は、金属複合層のＣＭＰによるパターン化の後に堆積する不活性層をパターン化し、引き続き接触金属を堆積することにより特に有利に形成される。このやり方で他の素子へのＧＭＲ構造体の電気的接続が可能になる。
【００２０】
この関係で半導体基板のパターン化を集積回路のパターン化の枠内で同じ半導体基板の上で行うことが特に有利である。従ってＧＭＲ構造体の説明は、集積回路の半導体基板のパターン化の枠内で、例えばＧＭＲ構造体の評価回路の素子としてのＣＭＯＳ構造体に使用することができる。
【００２１】
本発明の方法は、ＧＭＲ構造体が形成される第１領域に金属複合層を付着し、集積回路の構造体が存在する第２領域に金属複合層を付着することにより特に有利に形成される。化学的機械的研磨によりＧＭＲ構造体が設けられる凹所の外部の領域の金属複合層が除去されるので、金属複合層を非特異的にウェーハの全部の表面に付着することが可能である。これによりマスク工程が省ける。
【００２２】
本発明の方法の他の有利な構成は、絶縁層を堆積する前に他の絶縁層を付着し、他の絶縁層の上に第１領域と第２領域の間に少なくとも１個の導電性結合を有する層を付着し、絶縁層の堆積後に第１領域の絶縁層をパターン化し、引き続き付着した金属複合層が少なくとも１個の電気的結合への電気的接点を有することにある。このやり方で合理的な方法で例えばＣＭＯＳ構造体とＧＭＲ構造体の間の電気的結合を製造する。ＧＭＲ構造体とＣＭＯＳ構造体との導電性結合はＧＭＲ構造体の下方に存在する。
【００２３】
本発明の方法は更に有利なやり方で、絶縁層をＧＭＲ構造体が形成される第１領域に付着し、金属複合層を集積回路の構造体が存在する第２領域に付着し、絶縁層が第２領域で不活性層として作用することにより形成される。従って第１領域では絶縁層はＧＭＲ構造体の支持体である。第２領域では絶縁層はＣＭＯＳ構造体を不活性層として覆う。
【００２４】
本発明は、パターン化された金属複合層が支持体の１個以上の凹所に配置されていることによる形式のＧＭＲ構造体にもとづく。凹所内のパターン化された複合層の配置により、化学的機械的研磨による複合層のパターン化を形成することが可能である。従って費用のかかるパターン化法を使用することは必要でない。
【００２５】
有利には支持体は半導体基板および絶縁層を有する。従ってまず半導体基板内に凹所を形成し、その後半導体基板に絶縁層を付着するように、凹所を支持体内に形成することができる。
【００２６】
有利にはパターン化された複合層上に少なくとも１個の不活性層が配置されている。このやり方でパターン化された複合層は前記製造工程の間保護される。
【００２７】
有利なやり方でＧＭＲ構造体は、半導体基板に集積回路が設けられ、集積回路と金属複合層の間に少なくとも１個の導電性結合が存在し、この結合が金属複合層の下方に配置され、金属複合層と導電性結合の接触が絶縁層内の開口により実現されることにより形成される。このやり方で例えば評価回路とＧＭＲ構造体を同一の半導体基板上に実現することが可能であり、その際集積回路を用意するためにまたはＧＭＲ構造体を用意するために、処理工程、例えばシリコン基板への一次構造体の形成を一体化することが同様に可能である。
【００２８】
本発明は更に前記方法の１つにより製造した、前記ＧＭＲ構造体の１つまたは１個のＧＭＲ構造体の路程センサーおよび／または角度センサーとしての使用にある。従って本発明は、その特別の利点を、例えば自動車技術で発揮する。ＧＭＲ構造体は高い効率および大きい感受性とともに、出力の取り入れを少なくして、温度安定性を高くして大きい作業間隔およびコンパクトな寸法を実現できる利点を提供する。
【００２９】
本発明は、ＧＭＲ金属層が全部の製造工程の間ほとんど完全に不活性層により覆われている技術的方法を使用するという意想外の認識にもとづく。このやり方で金属によるクロス汚染の危険が少ない。有利な実施態様においてウェーハを処理するリソグラフィー工程を前記方法のＣＭＯＳ部分に移動できることが特に有利であり、これにより特に指定された装置で投入費用がより少ない。ＣＭＲ平面をパターン化するために、ＣＭＰ装置を使用する。この装置は手入れが必要なＩＢＥ装置または匹敵するパターン化装置よりかなり費用が安い。
【００３０】
本発明を図面に示された有利な実施例により説明する。
【００３１】
実施例の説明
図８は凹所５０を有する半導体基板、例えばシリコン基板１０を示す。この凹所５０は、例えば乾式エッチング法を使用してシリコン基板１０に形成する。
【００３２】
図９は図８による構造体にもとづき、その際絶縁層１２がシリコン基板１０上に付着している。この絶縁層１２は、例えば厚さ０.５〜１.５μｍの熱酸化物からなる。
【００３３】
図１０には図９による層配置にもとづく層配置が示されている。付加的に金属複合層１４，すなわちＧＭＲ層が絶縁層１４上に全面に付着している。最初にシリコン基板１０のパターン化により形成される凹所５０は依然として存在する。
【００３４】
図１１には図１０による層配置の引き続く処理により形成される層配置が示されている。この引き続く処理の際に突出する金属平面、すなわち凹所５０の外側の金属平面が化学機械的研磨（ＣＭＰ）により切除される。例えば金属選択的ＣＭＰまたはシリコン選択的ＣＭＰが該当する。
【００３５】
図１２には図１１による構造体上の不活性層２０の堆積により形成される状態が示されている。
【００３６】
図１３は図１２になお関係している不活性層２０に中断部分６２を備えた状態を示す。このやり方でＧＭＲ構造体１４の表面は部分的に露出している。
【００３７】
図１４にはＧＭＲ層への電気的接点が製造されている状態を示す。この目的にために、図１３による配置の上に接触金属２２を堆積する。接触金属は凹所６２を介在してＧＭＲ構造体１４への電気的結合を生じる。
【００３８】
図１５は図１０による状態にもとづく処理工程の結果を示す。従って図１５〜１７は図８〜１４により記載される方法の変更例の一部を示す。図１０による層配置の上に不活性層１８を堆積し、ＧＭＲ層１４は全処理中に不活性層によりほとんど覆われ、保護される。不活性層１８として例えば低温ＰＥＣＶＤ酸化物が使用される。
【００３９】
図１６は図１５による状態から出発する処理工程の最終状態を示す。この処理工程においてＣＭＰ法、例えば酸化物ＣＭＰ法により平坦化を行う。
【００４０】
図１７は図１６による状態にもとづく処理工程の最終状態を示す。図１６による全構造体上に不活性層２０を堆積する。この層は図１６のなお開いたＧＭＲ層１４の側面の不活性化に用いる。図１７によるこの層は任意である。
【００４１】
図１６または図１７による状態から出発して図１３および図１４に関して記載される処理工程、すなわち不活性層１８または１８および２０のパターン化および接触金属２２の付着を行うことができる。
【００４２】
図１８は層配置の断面図を示す。２つの領域２６，２８が丸で囲まれている。領域２６に凹所５０が設けられ、凹所は後からのＧＭＲ構造体の前パターン化を示す。領域２８にすでに集積回路２４のパターン化が存在する。第１領域２６と第２領域２８の間に導電性結合３４が設けられている。第１領域２６は半導体基板１０，下側の酸化物層３０，導電性層５０および上側の酸化物層１２からなる層順序を有する。上側酸化物層１２は全部の配置、すなわち領域２８の部品を覆う。領域２８では酸化物層１２は不活性層として作用する。
【００４３】
図１９には図１８による構造体の処理から生じる状態が示されている。まず第１領域２６内の凹所５０の領域の上側酸化物層１２に中断部分を形成する。引き続き前記表面上に全面に金属複合層１４を付着する。前記複合層は上側酸化物層１２の中断部分にもとづき導電性結合３４に接触する。従って金属複合層は第２領域２８の集積回路２４と結合している。引き続き金属複合層を化学機械的研磨（ＣＭＰ）により部分的に除去する。凹所５０内にＧＭＲ構造体１４として金属複合層のみが残る。従ってＧＭＲ構造体１４は集積回路２４と直接導電性に結合している。集積回路２４は、例えばＧＭＲ構造体の評価回路であってもよい。
【００４４】
本発明による実施例の前記説明は本発明を説明するために用いたにすぎず、本発明を限定するために用いたのではない。本発明の枠内で、本発明の範囲およびその相当するものを離れることなく種々の変更および変形が可能である。
【図面の簡単な説明】
【図１】  従来技術によるＧＭＲ構造体の製造工程の第１状態を示す図である。
【図２】  従来技術によるＧＭＲ構造体の製造工程の第２状態を示す図である。
【図３】  従来技術によるＧＭＲ構造体の製造工程の第３状態を示す図である。
【図４】  従来技術によるＧＭＲ構造体の製造工程の第４状態を示す図である。
【図５】  従来技術によるＧＭＲ構造体の製造工程の第５状態を示す図である。
【図６】  従来技術によるＧＭＲ構造体の製造工程の第６状態を示す図である。
【図７】  従来技術によるＧＭＲ構造体の製造工程の第７状態を示す図である。
【図８】  本発明によるＧＭＲ構造体の製造工程の第１状態を示す図である。
【図９】  本発明によるＧＭＲ構造体の製造工程の第２状態を示す図である。
【図１０】  本発明によるＧＭＲ構造体の製造工程の第３状態を示す図である。
【図１１】  本発明によるＧＭＲ構造体の製造工程の第４状態を示す図である。
【図１２】  本発明によるＧＭＲ構造体の製造工程の第５状態を示す図である。
【図１３】  本発明によるＧＭＲ構造体の製造工程の第６状態を示す図である。
【図１４】  本発明によるＧＭＲ構造体の製造工程の第７状態を示す図である。
【図１５】  本発明の他の実施例によるＧＭＲ構造体の製造工程の第４状態を示す図である。
【図１６】  本発明の他の実施例によるＧＭＲ構造体の製造工程の第５状態を示す図である。
【図１７】  本発明の他の実施例によるＧＭＲ構造体の製造工程の第６状態を示す図である。
【図１８】  第１処理状態のＧＭＲ構造体および集積回路の領域を有する半導体基板を示す図である。
【図１９】  第２処理状態のＧＭＲ構造体および集積回路の領域を有する半導体基板を示す図である。
【図２０】  第３処理状態のＧＭＲ構造体および集積回路の領域を有する半導体基板を示す図である。
【符号の説明】
１０  支持体、１２、１４  金属複合層、５０  凹所
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004518462.tif 000017
【図１７】
0004518462.tif 000018
【図１８】
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【図１９】
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【図２０】
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