(57)【特許請求の範囲】
【請求項１】
データバスの駆動装置において、
上位レベルを有する入力データに該当する第１バス駆動電圧を制御信号に応答して前記データバスに伝達する第１電圧伝達部と、
前記第１バス駆動電圧のレベルより所定のレベルだけ低く、前記入力データの下位レベルに該当する第２バス駆動電圧を前記制御信号に応答して前記データバスに伝達する第２電圧伝達部と、
前記入力データに応答して前記制御信号を出力する制御信号発生部と、
前記データバスに伝えられる前記第１バス駆動電圧から前記所定差レベル以上を前記入力データが前記上位レベルから前記下位レベルに変化する時、前記入力データ及び前記制御信号に応答して除去する電圧除去部とを具備することを特徴とする省エネルギバス駆動装置。
【請求項２】
前記省エネルギバス駆動装置は前記データバスと共に集積回路に内蔵されることを特徴とする請求項１に記載の省エネルギバス駆動装置。
【請求項３】
前記第１電圧伝達部は、
前記制御信号に連結されるゲート、供給電圧と前記データバスに連結されるソース及びドレインを有する第１PMOSトランジスタを具備することを特徴とする請求項１に記載の省エネルギバス駆動装置。
【請求項４】
前記第２電圧伝達部は、
前記制御信号と連結されるゲート、前記供給電圧と前記データバスとの間に連結されるドレイン及びソースを有する第１NMOSトランジスタを具備し、
前記所定差レベルは前記第１NMOSトランジスタのゲート-ソース間スレッショルド電圧のレベルに該当することを特徴とする請求項１に記載の省エネルギバス駆動装置。
【請求項５】
前記第２電圧伝達部の各々は、
電気的に連結されるドレインとゲートを有する第２乃至第M(ここで、Mは２以上の正の整数)NMOSトランジスタをさらに具備し、
前記第２NMOSトランジスタは前記第１NMOSトランジスタのソースと連結されるドレインを有し、第X(３≦X≦M-１)NMOSトランジスタは第X-１ NMOSトランジスタのソースと第X+１ NMOSトランジスタのドレイン間に連結されるドレインとソースとを有し、第M NMOSトランジスタは第M-１ NMOSトランジスタのソースと前記データバス間に連結されるドレイン及びソースを有し、
前記所定差レベルを有する電圧は前記第１乃至第M NMOSトランジスタのゲート-ソース間スレッショルド電圧を合せた電圧に該当することを特徴とする請求項４に記載の省エネルギバス駆動装置。
【請求項６】
前記電圧除去部は、
前記データバスに伝えられる前記第１バス駆動電圧から前記所定差レベル以上を除去するにかかる所定の時間だけ前記制御信号を遅延して出力する遅延器と、
この遅延器で遅延された制御信号と前記入力データとを論理和し、論理和した結果を出力する論理和手段と、
この論理和した結果と連結されるゲート、前記データバスと基準電圧との間に連結されるソース及びドレインを有する第２PMOSトランジスタとを具備することを特徴とする請求項１に記載の省エネルギバス駆動装置。
【請求項７】
データバスの駆動装置において、
下位レベルを有する入力データに該当する第１バス駆動電圧を制御信号に応答して前記データバスに伝達する第１電圧伝達部と、
前記第１バス駆動電圧のレベルより所定のレベルだけ高く、前記入力データの上位レベルに該当する第２バス駆動電圧を前記制御信号に応答して前記データバスに伝達する第２電圧伝達部と、
前記入力データに応答して前記制御信号を出力する制御信号発生部と、
前記データバスに伝えられる前記第１バス駆動電圧に前記所定差レベル以上を前記入力データが前記下位レベルから前記上位レベルに変化する時、前記入力データ及び前記制御信号に応答して加算する電圧加算部とを具備することを特徴とする省エネルギバス駆動装置。
【請求項８】
前記省エネルギバス駆動装置は前記データバスと共に集積回路に内蔵されることを特徴とする請求項７に記載の省エネルギバス駆動装置。
【請求項９】
前記第１電圧伝達部は、
前記第２制御信号に連結されるゲート、前記データバスと基準電圧間に連結されるドレイン及びソースを有する第１NMOSトランジスタを具備することを特徴とする請求項７に記載の省エネルギバス駆動装置。
【請求項１０】
前記第２電圧伝達部は、
前記制御信号と連結されるゲート、前記データバスと基準電圧との間に連結されるソース及びドレインを有する第１PMOSトランジスタを具備し、
前記所定差レベルは前記第１PMOSトランジスタのソース-ゲート間スレッショルド電圧のレベルに該当することを特徴とする請求項７に記載の省エネルギバス駆動装置。
【請求項１１】
前記第２電圧伝達部の各々は、
電気的に連結されるドレインとゲートを有する第２乃至第M(ここで、Mは２以上の正の整数)PMOSトランジスタをさらに具備し、
前記第２PMOSトランジスタは前記第１PMOSトランジスタのソースと連結されるドレインを有し、第X(３≦X≦M-１)PMOSトランジスタは第X+１ PMOSトランジスタのドレインと第X-１ PMOSトランジスタのソース間に連結されるソース及びドレインを有し、第M PMOSトランジスタは前記データバスと第M-１ PMOSトランジスタのソース間に連結されるソース及びドレインを有し、
前記所定差レベルの電圧は前記第１乃至第M PMOSトランジスタのソース-ゲート間スレッショルド電圧を合せた電圧に該当することを特徴とする請求項１０に記載の省エネルギバス駆動装置。
【請求項１２】
前記電圧加算部は、
前記データバスに伝えられる前記第１バス駆動電圧に前記所定差レベル以上を加算するにかかる所定の時間だけ前記制御信号を遅延して出力する遅延器と、
この遅延器で遅延された結果と前記入力データを論理積し、論理積した結果を出力する論理積手段と、
この論理積した結果と連結されるゲート、供給電圧と前記データバスとの間に連結されるドレイン及びソースを有する第２NMOSトランジスタとを具備することを特徴とする請求項７に記載の省エネルギバス駆動装置。
【請求項１３】
データバスの駆動方法において、
前記データバスを通して入力データの代りにバス受信装置に伝達するために、前記入力データの上位及び下位レベルと関連する第１及び第２バス駆動電圧を各々定義する段階と、
前記入力データのレベルの昇降状態を判断する段階と、
前記入力データのレベルが上昇したなら、供給電圧のレベルを前記第１バス駆動電圧のレベルとして決定する段階と、
前記入力データのレベルが下降したなら、前記データバスに伝えられる前記第１バス駆動電圧のレベルを所定レベル以上だけ低め、低められたバス駆動電圧レベルを発生させる段階と、
前記供給電圧のレベルより前記所定のレベルだけ低いレベルになるように前記第２バス駆動電圧のレベルを決定する段階とを具備することを特徴とする省エネルギバス駆動方法。
【請求項１４】
データバスの駆動方法において、
前記データバスを通して入力データの代りにバス受信装置に伝送するために、前記入力データの上位及び下位レベルと関連する第１及び第２バス駆動電圧を各々定義する段階と、
前記入力データのレベルの昇降状態を判断する段階と、
前記入力データのレベルが下降したなら、基準電圧のレベルを前記第１バス駆動電圧のレベルとして決定する段階と、
前記入力データのレベルが上昇したなら、前記データバスに伝えられる前記第１バス駆動電圧に所定レベル以上を加算し、加算されたバス駆動電圧レベルを発生させる段階と、
前記基準電圧より前記所定レベルだけ高いレベルを前記第２バス駆動電圧のレベルとして決定する段階とを具備することを特徴とする省エネルギバス駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータバス(data bus)を使用するシステムに係り、特に省エネルギバス駆動装置及び駆動方法に関する。
【０００２】
【従来の技術】
現在、パームトップ(palm top)コンピュータ、スマートホン(smart phone)または個人用デジタルアシスタント(PDA:Personal Digital Assistant)のような携帯用システムが広く使われることによって省エネルギ集積回路の需要が急に増加している。なぜなら、このような携帯用システムにおいて電池の制限された電力を用いて一定レベルの動作時間を確保することが重要であるからである。
【０００３】
この際、省エネルギ集積回路を開発するためには、データバスによる電力消費を省くことが重要である。なぜなら、バスで消耗される電力が集積回路全体で消耗される電力の相当部分を占めるからである。一般に、バス駆動装置は入力データの論理レベルに応じてバス駆動電圧を生成し、生成されたバス駆動電圧をデータバスを通してバス受信装置(図示せず)に伝送する。この際、バス受信装置(図示せず)はデータバスを通して受信したバス駆動電圧を元の入力データに復元する。この際、データバスの電力消耗はバス駆動電圧の論理レベルが変動される度にデータバスの長い線により寄生するキャパシタ(Cw)に電荷が充電または放電されることによって起こる。
【０００４】
【発明が解決しようとする課題】
従来のバス駆動装置において、データバスを通してバス受信装置に伝送されるバス駆動電圧のレベル変化幅(またはバス駆動電圧のスイング幅)が非常に大きい。従って、前述した寄生キャパシタ(Cw)に多量の電荷が充放電することになるので、データバスで消費される電力が大きくなる問題点があった。
【０００５】
本発明は上記の点に鑑みなされたもので、その目的は、データバスを通して伝えられるバス駆動電圧のレベル変化幅を縮めてデータバスにおける電力消耗を省ける省エネルギバス駆動装置を提供することにある。
さらに本発明は、前記省エネルギバス駆動装置で行われるバス駆動方法を提供することを他の目的とする。
【０００６】
【課題を解決するための手段】
前記課題を解決し前記目的を達成するために、入力データに相応する第１または第２バス駆動電圧を前記入力データの代りにデータバスを通してバス受信装置に伝達する本発明に係る省エネルギバス駆動装置は、上位レベルを有する前記入力データに該当する前記第１バス駆動電圧を制御信号に応答して前記データバスに伝達する第１電圧伝達部と、前記第１バス駆動電圧のレベルより所定のレベルだけ低く、前記入力データの下位レベルに該当する前記第２バス駆動電圧を前記制御信号に応答して前記データバスに伝達する第２電圧伝達部と、前記入力データに応答して前記制御信号を出力する制御信号発生部と、前記データバスに伝えられる前記第１バス駆動電圧から前記所定差レベル以上を前記入力データが前記上位レベルから前記下位レベルに変化する時、前記入力データ及び前記制御信号に応答して除去する電圧除去部とを具備することを特徴とする。
【０００７】
一具体例によれば、上記バス駆動装置はデータバスと共に集積回路に内蔵される。
また、第１電圧伝達部は制御信号に連結されるゲート、供給電圧とデータバスに各々連結されるソース及びドレインを有する第１PMOSトランジスタを具備する。
さらに、第２電圧伝達部は制御信号と連結されるゲート、供給電圧とデータバス間に各々連結されるドレイン及びソースを有する第１NMOSトランジスタを具備し、所定差レベルは第１NMOSトランジスタのゲート-ソース間スレッショルド電圧のレベルに該当する。第２電圧伝達部は第２乃至第M NMOSトランジスタを具備しうる。ここで、Mは２以上の正の整数である。各NMOSトランジスタのドレイン及びゲートは相互電気的に連結される。第２NMOSトランジスタは第１NMOSトランジスタのソースと連結されるドレインを有する。第X(３≦X≦M-１)NMOSトランジスタは第X-１ NMOSトランジスタのソースと第X+１ NMOSトランジスタのドレイン間に各々連結されるドレインとソースを有する。第M NMOSトランジスタは第M-１ NMOSトランジスタのソースとデータバスに各々連結されるドレイン及びソースを有する。所定差レベルを有する電圧は第１乃至第M NMOSトランジスタのゲート-ソース間スレッショルド電圧を合わせて獲得しうる。
【０００８】
一具体例において、電圧除去部はデータバスに伝えられる第１バス駆動電圧から所定差レベル以上を除去するにかかる所定の時間だけ制御信号を遅延して出力する遅延器を具備する。また、電圧除去部は遅延器で遅延された制御信号と入力データを論理和し、論理和した結果を出力する論理和手段を有する。さらに、電圧除去部は論理和した結果と連結されるゲート、データバスと基準電圧間に各々連結されるソース及びドレインを有する第２PMOSトランジスタを有する。
【０００９】
本発明の他の形態として次なるデータバス駆動装置が提供される。その装置は、下位レベルを有する入力データに該当する第１バス駆動電圧を制御信号に応答してデータバスに伝達する第１電圧伝達部を有する。さらに、第２電圧伝達部、制御信号発生部および電圧加算部を有する。第２電圧伝達部は第１バス駆動電圧のレベルより所定差レベルだけ高く、入力データの上位レベルに該当する第２バス駆動電圧を制御信号に応答してデータバスに伝達する。制御信号発生部は入力データに応答して制御信号を出力する。電圧加算部は、データバスに伝えられる第１バス駆動電圧に所定差レベル以上を入力データが下位レベルから上位レベルに変化する時、入力データ及び制御信号に応答して加算する。
【００１０】
このような他の形態において一具体例によれば、バス駆動装置はデータバスと共に集積回路に内蔵される。
また、第１電圧伝達部は第２制御信号に連結されるゲート、データバスと基準電圧間に各々連結されるドレイン及びソースを有する第１NMOSトランジスタを具備する。
さらに、第２電圧伝達部は制御信号と連結されるゲート、データバスと基準電圧との間に連結されるソース及びドレインを有する第１PMOSトランジスタを具備し、所定のレベルは第１PMOSトランジスタのソース-ゲート間スレッショルド電圧のレベルに該当する。第２電圧伝達部は第２乃至第M PMOSトランジスタを具備しうる。ここで、Mは２以上の正の整数である。このようなPMOSトランジスタのそれぞれのドレイン及びゲートは相互電気的に連結される。第２PMOSトランジスタは第１PMOSトランジスタのソースと連結されるドレインを有する。第X(３≦X≦M-１)PMOSトランジスタは第X+１ PMOSトランジスタのドレインと第X-１ PMOSトランジスタのソース間に連結されるソース及びドレインを有する。第M PMOSトランジスタはデータバスと第M-１ PMOSトランジスタのソース間に連結されるソース及びドレインを有する。所定のレベルの電圧は第１乃至第M PMOSトランジスタのソース-ゲート間スレッショルド電圧を合せて得られる。
【００１１】
一具体例において、電圧加算部はデータバスに伝えられる第１バス駆動電圧に所定差レベル以上を加算するのにかかる所定の時間だけ制御信号を遅延して出力する遅延器を具備する。また、電圧加算部は遅延器で遅延された結果と入力データを論理積し、論理積した結果を出力する論理積手段を具備する。さらに、電圧加算部は論理積した結果と連結するゲート、供給電圧とデータバス間に各々連結されるドレイン及びソースを有する第２NMOSトランジスタを具備する。
【００１２】
本発明によれば、上位または下位レベルを有する入力データに各々相応する第１または第２バス駆動電圧を入力データの代りにデータバスを通してバス受信装置に伝達するバス駆動方法を提供する。この方法によれば、入力データの上位及び下位レベルと関連する第１及び第２バス駆動電圧が定義される。また、入力データのレベルの昇降状態が判断される。そして、入力データのレベルが上昇したなら、供給電圧のレベルを第１バス駆動電圧のレベルとして決定する。低められたバス駆動電圧レベルは、入力データのレベルが下降する場合、データバスに伝えられる第１バス駆動電圧のレベルから所定レベル以上を低めることで発生される。第２バス駆動電圧のレベルは供給電圧のレベルより所定レベルだけ低いレベルに決定される。
【００１３】
本発明の他の形態では、下位または上位レベルを有する入力データに各々相応する第１または第２バス駆動電圧を入力データの代りにデータバスを通してバス受信装置に伝達する他のバス駆動方法が開示される。この方法によれば、入力データの下位及び上位レベルと関連する第１及び第２バス駆動電圧が定義される。また、入力データのレベルの昇降状態が判断される。第１バス駆動電圧のレベルは入力データのレベルが下降したなら、基準電圧のレベルになるように決定される。加算されたバス駆動電圧レベルは入力データのレベルが上昇したなら、データバスに伝えられる第１バス駆動電圧に所定レベル以上を加算することで発生される。第２バス駆動電圧のレベルは基準電圧より所定レベルだけ高いレベルになるように決定される。
【００１４】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の望ましい実施の形態を詳しく説明する。
本発明を説明する前に、一般にデータバスが内蔵された集積回路で消耗される電力(P)は次の数学式１の通りである。
【数１】
0004468560.tif 000002
数学式１に記載されたfは入力データの代りにデータバスを通してバス受信装置に伝送されるバス駆動電圧の周波数(以下、スイッチング周波数と称する)を、CWはデータバスの長い線に寄生する寄生キャパシタCWを、 Vswingはバス駆動電圧のレベル変化幅であって寄生キャパシタCWに充電または放電される電荷の変化量に相応するスイング電圧を、VDDは供給電圧を各々示す。
【００１５】
従来のバス駆動装置は単純な相補型モストランジスタの構造を有するために、スイング電圧Vswingと供給電圧VDDが同一なのでデータバスを有する集積回路で消費される電力Pは次の数学式２のように表現された。
【数２】
0004468560.tif 000003
一方、数学式１から分かるように、集積回路の電力消耗を省くためにはデータバスに存在する寄生キャパシタCWのキャパシタンスとスイング電圧Vswingのレベル及び供給電圧VDDのレベルを低めるべきである。しかし、寄生キャパシタCWのキャパシタンスはデータバスの長さにより決定され、供給電圧VDDも固定値として与えられる。従って、後述する本発明に係るバス駆動装置はデータバスのスイング電圧Vswingのバス駆動電圧のスイング幅を縮めることによって、データバス及びバス駆動装置を含む集積回路で消耗される電力を省くようにした。
【００１６】
図１は本発明に係る省エネルギバス駆動装置の一実施形態の回路であって、第１制御信号発生部１０、第１及び第２電圧伝達部１２、１４及び第１電圧除去部１６を具備する。図１に示された寄生キャパシタCw及び後述する寄生キャパシタCwは外部に装着される離散(discrete)素子でなくデータバス線(wire)に寄生するキャパシタであって本発明に係るバス駆動装置の負荷として作用する。従って、寄生キャパシタCwの連結関係を点線で表示した。
【００１７】
図１を参照すれば、第１電圧伝達部１２は第１制御信号発生部１０から発生される第１制御信号C１に応答して供給電圧VDDを出力端子OUTを通して第１バス駆動電圧としてデータバス(図示せず)を経てバス受信装置(図示せず)に伝達する。この際、第２電圧伝達部１４は第１制御信号C１に応答して供給電圧VDDのレベルより第１所定レベルVTNだけ低いレベルを有する電圧VDD-VTNを出力端子OUTを通して第２バス駆動電圧としてデータバス(図示せず)を経てバス受信装置(図示せず)に伝達する。ここで、バス受信装置は前述したようにデータバスを通して受信した電圧VDDまたはVDD-VTNを元の信号レベルを有する電圧VDDまたはVSSに復元する。
【００１８】
第１制御信号発生部１０は入力データDINのレベルに相応して生成した第１制御信号C１を第１及び第２電圧伝達部１２及び１４と第１電圧除去部１６に各々出力する。
【００１９】
第１電圧除去部１６はデータバスを通して伝えられる第１バス駆動電圧から第１所定レベルの電圧VTN以上を入力データDIN及び第１制御信号C１に応答して除去する。即ち、第１電圧除去部１６は寄生キャパシタCwに充電された第１バス駆動電圧に相応する電荷量から入力データDIN及び第１制御信号C１に応答して第１所定レベル以上の電圧に相応する電荷量をシンキング(sinking)する。ここで、第１電圧伝達部１２から出力される第１バス駆動電圧は“ハイ”論理レベルの入力データDINの代りにデータバスを通してバス受信装置(図示せず)に伝えられる電圧を意味し、第２電圧伝達部１４から出力される第２バス駆動電圧は“ロー”論理レベルの入力データDINの代りにバス受信装置(図示せず)に伝えられる電圧を意味する。
【００２０】
図１に示された装置の動作を詳細に説明すれば次の通りである。
図２は図１に示されたバス駆動装置における各部のタイミング図であって、実線１８は入力データDINのタイミング図を、点線２６は第２PMOSトランジスタMP2のゲートに印加される信号のタイミング図を、一点鎖線２８は出力端子OUTを通して出力される第１または第２バス駆動電圧のタイミング図を各々示す。
【００２１】
図１に示された第１制御信号発生部１０は図２に示された入力データDIN１８が“ハイ”論理レベルの時“ロー”論理レベルの第１制御信号C１を出力し、入力データDINが“ロー”論理レベルの時“ハイ”論理レベルの第１制御信号C１を出力する。このために、第１制御信号発生部１０は入力データDINを反転し、反転された入力電圧を第１制御信号C１として出力するインバータ２０で具現されうる。
【００２２】
まず、図２に示された入力データ(DIN)１８が“ハイ”論理レベルの時、第１電圧伝達部１２は“ロー”論理レベルの第１制御信号C１に応答して供給電圧VDDをレベル変化なしにそのままデータバス(図示せず)を経て第１バス駆動電圧としてバス受信装置(図示せず)に伝達する。このために、第１電圧伝達部１２は第１制御信号C１と連結されるゲート、供給電圧VDDと出力端子OUTとの間に連結されるソース及びドレインを有する第１PMOSトランジスタMP1で構成される。ここで、第１PMOSトランジスタMP1はターンオンされた時、ソースの電圧VDDをレベル変化なしにそのままドレインに伝達する特性を有する。従って、供給電圧VDDがターンオンされた第１PMOSトランジスタMP1を経て寄生キャパシタCwにレベル変化なしにそのまま充電されうる。ここで、寄生キャパシタCwに充電された電圧VDDは、図２に示されたように、第１バス駆動電圧２８であって出力端子OUTを通してデータバスを経てバス受信装置に伝えられる。
【００２３】
もし、入力データDINが“ハイ”論理レベルVDDから“ロー”論理レベルVSSに遷移すれば、第１電圧除去部１６は図２の入力データ(DIN)１８の立下りエッジで、所定時間td1の間に第２PMOSトランジスタMP2をターンオンさせる。これは、第１所定時間td1の間に、寄生キャパシタCwに充電された第１バス駆動電圧VDDから第１所定レベルの電圧(VTN)以上に該当する電荷を、ターンオンされた第２PMOSトランジスタMP2を通してシンキングさせるためである。このために、第１電圧除去部１６は遅延器２２、ORゲート２４及び第２PMOSトランジスタMP2で構成される。遅延器２２は“ハイ”論理レベルの第１制御信号C１を第１所定時間td1の間遅延してORゲート２４に出力する。従って、第１所定時間td1の間ORゲート２４は遅延器２２から出力される“ロー”論理レベルの信号と“ロー”論理レベルの入力データDINを論理和し、論理和した図２に示された結果２６を第２PMOSトランジスタMP2のゲートに出力する。従って、論理和した結果２６と連結するゲート、出力端子OUTと基準電圧の接地との間に連結されるソース及びドレインを有する第２PMOSトランジスタMP2は第１所定時間td1の間ターンオンされて寄生キャパシタCwに充電された電圧から第１所定レベル以上だけの電圧がシンキングされるようにする。ここで、第１所定時間td1はCwに充電された電圧が供給電圧VDDからVDD-VTN以下に低まるのにかかる時間を意味する。
【００２４】
第２電圧伝達部１４は“ハイ”論理レベルVDDの第１制御信号C１に応答して供給電圧VDDのレベルを第１所定レベルVTNだけ低め、低められたレベルを有する供給電圧VDD-VTNを出力端子OUTを通してデータバス(図示せず)を経て第２バス駆動電圧２８としてバス受信装置に伝達する。このために、第２電圧伝達部１４は第１制御信号C１と連結されるゲート、供給電圧VDDと出力端子OUTとの間に連結されるドレイン及びソースを有する第１NMOSトランジスタMN1で構成される。前述した第１所定レベルを有する電圧VTNは第１NMOSトランジスタMN1のゲート-ソース間スレッショルド電圧を意味する。従って、ターンオンされた第１NMOSトランジスタMN１の特性上、第１NMOSトランジスタMN1のドレイン電圧VDDからスレッショルド電圧VTNだけレベルが低くなった電圧(VDD-VTN)２８が第１NMOSトランジスタMN1のソースに伝達されうる。即ち、寄生キャパシタCwに充電された供給電圧VDDから前述した第１所定レベルの電圧VTN以上の電圧が第１電圧除去部１６により除去された後、供給電圧VDDより第１所定レベルVTNだけ低い第２バス駆動電圧VDD-VTNが第２電圧伝達部１４から寄生キャパシタCwに供給される。
【００２５】
図３(A)及び図３(B)は従来及び本発明に係るバス駆動電圧のスイング幅を説明するための波形図であって、図３(A)は従来のバス駆動装置により発生されるバス駆動電圧の波形図を、図３(B)は本発明に係るバス駆動装置から発生されるバス駆動電圧の波形図を各々示す。
【００２６】
図３(A)に示されたように、従来のバス駆動装置は入力データ３０が“ハイ”論理レベルVDDの場合“ハイ”論理レベルVDDのバス駆動電圧３２を出力し、入力データ３０が“ロー”論理レベルVSSの場合“ロー”論理レベルVSSのバス駆動電圧３２を出力する。従って、従来のバス駆動装置から出力されるバス駆動電圧のスイング幅はVDD-VSSとなる。これに対し、図１に示された本発明に係るバス駆動装置は入力データ(DIN)３８が“ハイ”論理レベルVDDの場合“ハイ”論理レベルVDDの第１バス駆動電圧を出力し、入力データ(DIN)３８が“ロー”論理レベルVSSの場合“ロー”論理レベルVDD-VTNの第２バス駆動電圧３４を出力する。従って、本発明に係るバス駆動装置から出力されるバス駆動電圧のスイング幅は、図３(B)に示されたように、VTNであることが分かる。即ち、図１に示された本発明に係るバス駆動装置のスイング幅は従来のバス駆動装置のスイング幅よりVDD-VTN-VSSだけ縮まったことがわかる。従って、キャパシタCwに充電または放電される電荷量が従来より少ないため、データバスで消耗される電力が従来に比べて著しく減少されうる。
【００２７】
一方、前述したようにバス駆動電圧のスイング幅VTNが狭い場合、バス駆動電圧はデータバスを通してバス受信装置に伝送される過程で雑音により影響されうる。従って、雑音免疫(noise immunity)を増加させるために、次のようにバス駆動装置を具現する。
【００２８】
図４は図１に示されたバス駆動装置の本発明に係る変形例の回路図であって、第２制御信号発生部５０、第３及び第４電圧伝達部５２、５４及び第２電圧除去部５６で構成される。
【００２９】
図４に示された第２制御信号発生部５０、第３電圧伝達部５２及び第２電圧除去部５６は図１に示された第１制御信号発生部１０、第１電圧伝達部１２及び第１電圧除去部１６と各々構成が同一で、同じ役割を行う。この際、図４に示されたインバータ４０、第３PMOSトランジスタMP3、ORゲート４４、遅延器４２及び第４PMOSトランジスタMP4は図１に示されたインバータ２０、第１PMOSトランジスタMP1、ORゲート２４、遅延器２２及び第２PMOSトランジスタMP2の各々と同一の機能を行うのでその説明を略す。但し、遅延器４２で第１制御信号C１を遅延する時間td１'と遅延器２２で第１制御信号C１を遅延する時間td１は相違であり、これについては後述される。また、図４に示された第４電圧伝達部５４は図１に示された第２電圧伝達部１４とは違って、第３乃至第M(ここで、３≦M≦５)NMOSトランジスタMN3,…,MNN-1及びMNMをさらに有する。この際、Mが５より大きくてはいけない理由、即ち、第４電圧伝達部５４において設けられるNMOSトランジスタの数が４個より多くてはいけない理由は、(M-１)*VTN［ここで、VTNは第２、第３、…及び第M NMOSトランジスタMN2、MN3、…及びMNMのそれぞれのゲート-ソース間スレッショルド電圧に該当する］が入力データ(DIN)のピーク-ピーク間レベルより大きくなるからである。ここで、第３乃至第M NMOSトランジスタMN3、…、MNM-1及びMNMのそれぞれのドレインとゲートは相互連結されており、第３NMOSトランジスタMN3のドレインは第２NMOSトランジスタMN2のソースと連結され、第X(４≦X≦M-１)NMOSトランジスタのドレインとソースは第X-１ NMOSトランジスタのソースと第X+１ NMOSトランジスタのドレインとの間に各々連結され、第M NMOSトランジスタMNMは第M-１NMOSトランジスタMNTNM-1のソースと出力端子OUTに各々連結するドレイン及びソースを有する。この際、第１所定レベルを有する電圧は第２乃至第M NMOSトランジスタMN2、MN3、…MNM-1及びMNMのゲート-ソース間スレッショルド電圧を合せたのに該当する。
【００３０】
図４に示した装置の動作を説明すれば、“ハイ”論理レベルの入力データDINが入力される時、図１に示された装置と同様に、第３電圧伝達部５２の第３PMOSトランジスタMP3がターンオンされて供給電圧VDDが第１バス駆動電圧として出力端子OUTを通してデータバスを経てバス受信装置に出力される。しかし、図３(B)に示された入力データ(DIN)３８が“ハイ”論理レベルから“ロー”論理レベルに遷移する時、図４に示された遅延器４２は第１制御信号C１を第１所定時間td1'の間遅延し、遅延された結果をORゲート４４に出力する。ここで、第１所定時間td1'はキャパシタCwに充電された電圧が供給電圧VDDからVDD-(M-１)*VTN以下に低まるのにかかる時間を意味する。この際、第４電圧伝達部５４の全てのNMOSトランジスタがターンオンされ、第４電圧伝達部５４は供給電圧VDDから第１所定レベル[(M-１)*VTN]だけ低まった電圧を第２バス駆動電圧として出力端子OUTを通して伝達する。例えば、M=３の場合に、入力データ(DIN)３８が“ロー”論理レベルに入力されれば、図３(B)に示されたように第４電圧伝達部５４は２*VTNだけ低まった電圧を第２バス駆動電圧３６として出力端子OUTを通して伝達する。
【００３１】
つまり、図４に示された本発明に係る装置のスイング幅は(M-１)*VTNであって、図１に示された装置のスイング幅VTNより広いが、雑音に鈍感な利点がある。従って、バス駆動装置における考慮すべき事項が雑音による影響か、または電力消耗による影響かに応じて図１または図４に示された装置が選択的に適用されうる。また、図４に示された本発明に係るバス駆動装置のスイング幅は従来のバス駆動装置のスイング幅よりVDD-(M-１)*VTN-VSSだけ縮まったことがわかる。従って、キャパシタCwに充電または放電される電荷量が従来より少ないので、データバスで消耗される電力が従来に比べて著しく減少される。
【００３２】
次に、図１または図４に示された装置で行われる本発明に係る省エネルギバス駆動方法を図面に基づいて説明する。
図５は図１または図４に示された装置で行われる本発明に係るバス駆動方法を説明するためのフローチャートであって、入力データDINのレベル変化によってバス駆動電圧のレベルを決定する段階(第６０乃至第６６段階)よりなる。
【００３３】
図５を参照すれば、図１または図４に示された装置の制御信号発生部１０または５０は入力データDINのレベルの昇降状態を判断し、判断された結果の第１制御信号C１を第１または第３電圧伝達部１２または５２と第２または第４電圧伝達部１４または５４及び第１または第２電圧除去部１６または５６に各々出力する(第６０段階)。
【００３４】
もし、入力データDINのレベルが上昇したなら、即ち、図３(B)に示した入力データ(DIN)３８が“ロー”論理レベルVSSから“ハイ”論理レベルVDDに上昇したなら、供給電圧VDDのレベルを第１バス駆動電圧のレベルとして決定する(第６６段階)。ここで、上位レベルを有する入力データDINに該当する決定されたレベルを有する第１バス駆動電圧VDDは“ハイ”論理レベルの入力データDINの代りにデータバス(図示せず)を通してバス受信装置(図示せず)に伝えられる。
【００３５】
一方、入力データDINのレベルが下降したなら、即ち、図３(B)に示された入力データDINが“ハイ”論理レベルVDDから“ロー”論理レベルVSSに下降したなら、第１または第２電圧除去部１６または５６は寄生キャパシタCwに貯蔵されてデータバスを通して伝えられる第１バス駆動電圧VDDから第１所定レベル(VTNまたは(M-１)*VTN)以上だけを第１所定時間(td１またはtd１')だけ低める(第６２段階)。第６２段階後に、第２または第４電圧伝達部(１４または５４)から伝えられた第１所定レベル[VTNまたは(M-１)*VTN]だけ低い供給電圧[VDD-VTNまたはVDD-(M-１)*VTN]のレベルを第２バス駆動電圧のレベルとして決定する(第６４段階)。
【００３６】
次に、本発明に係るバス駆動装置の他の実施形態の構成及び動作を説明する。
図６は本発明に係るバス駆動装置の他の実施形態の回路図であって、第３制御信号発生部７０、第５電圧伝達部７２、第６電圧伝達部７４及び第１電圧加算部７６で構成される。
【００３７】
図６に示された第６電圧伝達部７４は下位レベルを有する入力データ(DIN)に該当する第３バス駆動電圧を第２制御信号C２に応答して出力端子OUTを通してデータバスを経てバス受信装置(図示せず)に伝達する。このために、第６電圧伝達部７４は第２制御信号C２に連結するゲート、出力端子OUTと基準電圧VSS間に連結されるドレイン及びソースを有する第M+２ NMOSトランジスタMNM+2で具現される。
【００３８】
第５電圧伝達部７２は第３バス駆動電圧のレベルVSSより第２所定レベル(｜VTP｜)[ここで、｜VTP｜は第５PMOSトランジスタMP５のソース-ゲート間スレッショルド電圧のレベルの絶対値に該当する]だけ高いレベルを有し、上位レベルを有する入力データDINに該当する第４バス駆動電圧を第２制御信号C２に応答して出力端子OUTを通してデータバスを経てバス受信装置(図示せず)に伝達する。このために、第５電圧伝達部７２は第２制御信号C２と連結されるゲート、出力端子OUTと基準電圧VSSとの間に連結されるソース及びドレインを有する第５PMOSトランジスタMP5で具現される。
【００３９】
第３制御信号発生部７０は入力データDINに応答して生成した第２制御信号C２を第５及び第６電圧伝達部７２、７４及び第１電圧加算部７６に出力する。このために、第３制御信号発生部７０は入力データDINを反転し、反転された結果を第２制御信号C２として出力するインバータ８０で具現される。
【００４０】
一方、第１電圧加算部７６はデータバスを通してバス受信装置(図示せず)に伝えられる第３バス駆動電圧に第２所定レベル以上の電圧を入力データDINが下位レベルから上位レベルに変化する時、入力データDIN及び第２制御信号C２に応答して加算する役割をする。このために、第１電圧加算部７６は遅延器８２、ANDゲート８４及び第M+１ NMOSトランジスタMNM+1で構成される。ここで、遅延器８２はデータバスに伝えられる第３バス駆動電圧に第２所定レベル(｜VTP｜)以上の電圧を加算するのにかかる第２所定時間td２の間第２制御信号C２を遅延して出力する。ANDゲート８４は遅延器８２で遅延された結果と入力データDINを論理積し、論理積した結果を第M+１ NMOSトランジスタMNM+1のゲートに出力する役割をする。ANDゲート８４で論理積した結果と連結されるゲート、供給電圧VDDと出力端子OUTとの間に連結されるドレイン及びソースを有する第M+１ NMOSトランジスタMNM+1はゲートに入力される論理積した結果に応答して第２所定レベル(｜VTP｜)以上の電圧に相応する電荷をキャパシタCwに充電する役割をする。
【００４１】
図７は図６に示されたバス駆動装置の各部のタイミング図であって、実線９０は入力データDINのタイミング図を、点線９２は第M+１ NMOSトランジスタMNM+1のゲートに印加される信号のタイミング図を、一点鎖線９４は出力端子OUTを通して出力される第３または第４バス駆動電圧のタイミング図を各々示す。
【００４２】
まず、図７に示された“ロー”論理レベルの入力データ(DIN)９０が図６に示された装置に入力されると、“ハイ”論理レベルの第２制御信号C２が発生される。従って、“ハイ”論理レベルの第２制御信号C２に応答して第５PMOSトランジスタMP5はターンオフされ、第M+２ NMOSトランジスタMNM+2はターンオンされる。従って、NMOSトランジスタの特性上、第M+２ NMOSトランジスタMNM+2がターンオンされた状態でドレインの基準電圧VSSは第３バス駆動電圧９４として出力端子OUTを通してデータバスを経てバス受信装置(図示せず)に伝えられる。
【００４３】
一方、“ハイ”論理レベルの入力データ(DIN)９０が図６に示された装置に入力されると、“ロー”論理レベルの第２制御信号C２が発生されるとしても、遅延器８２は第２所定時間td2の間“ハイ”論理レベルの信号をANDゲート８４に出力する。従って、第２所定時間td2の間、第M+１ NMOSトランジスタMNM+1のゲートに図７に示された“ハイ”論理レベルの電圧９２が印加されて第M+１ NMOSトランジスタMNM+1はターンオン状態を保てるので、寄生キャパシタCwに第２所定レベルの電圧(｜VTP｜)以上に該当する電荷が充電される。ここで、“ロー”論理レベルの第２制御信号C２に応答して第５PMOSトランジスタMP5はターンオンされ、第M+２ NMOSトランジスタMNM+2はターンオフされる。従って、PMOSトランジスタの特性上、第５PMOSトランジスタMP5がターンオンされた状態で基準電圧VSSより第２所定レベル(｜VTP｜)だけ高いレベルを有する電圧が第４バス駆動電圧９４として出力端子OUTを通してデータバスを経てバス受信装置(図示せず)に伝えられる。
【００４４】
図８は本発明に係るバス駆動電圧のスイング幅を説明するための波形図であって、実線１００は入力データDINの波形図を、一点鎖線は第３または第４バス駆動電圧の波形図を示す。
従来のバス駆動装置から出力されるバス駆動電圧のスイング幅は前述したようにVDD-VSSである。これに対し、図６に示された本発明に係るバス駆動装置は入力データ(DIN)１００が“ハイ”論理レベルの場合、基準電圧VSSより第２所定レベル(｜VTP｜)だけ高いレベルを有する第４バス駆動電圧１０４を出力し、入力データ(DIN)１００が“ロー”論理レベルVSSの場合“ロー”論理レベルVSSの第３バス駆動電圧１０４を出力する。即ち、図６に示された本発明に係るバス駆動装置から出力されるバス駆動電圧のスイング幅は｜VTP｜であって従来の駆動装置よりVDD-｜VTP｜-VSSだけ縮まったことが分かる。従って、キャパシタCwに充放電される電荷量が従来より少ないので、データバスで消耗される電力を従来に比べて著しく省ける。
【００４５】
一方、バス駆動電圧のスイング幅(｜VTP｜)が狭い場合、バス駆動電圧の伝達過程で雑音により影響されうる。従って、雑音免疫を増加させるために、次のようにバス駆動装置を具現する。
【００４６】
図９は図６に示された装置の本発明に係る変形された実施形態の回路図であって、第４制御信号発生部１１０、第７電圧伝達部１１２、第８電圧伝達部１１４及び第２電圧加算部１１６で構成される。
【００４７】
図９に示された第４制御信号発生部１１０、第８電圧伝達部１１４及び第２電圧加算部１１６は図６に示された第３制御信号発生部７０、第６電圧伝達部７４及び第１電圧加算部７６と各々同一の構成を有し、同一の機能を行う。従って、図９に示されたインバータ１２０、第M＋4NMOSトランジスタMNM+4、遅延器１２２、ANDゲート１２４及び第M+３NMOSトランジスタMNM+3は図６に示されたインバータ８０、第M＋2NMOSトランジスタMNM+2、遅延器８２、ANDゲート８４及び第M+１NMOSトランジスタMNM+1に各々対応し、同じ機能を行う。但し、図９に示された遅延器１２２で第２制御信号C２を遅延する時間td2'と図６に示された遅延器８２で第２制御信号C２を遅延する時間td2とは相違であり、これについては後述される。また、第７電圧伝達部１１２は図６に示された第５電圧伝達部７２とは違って、第７乃至第N(ここで、７≦N≦９)PMOSトランジスタMP6、…、MPN-1及びMPNをさらに備えている。この際、Nが９より大きくてはいけない理由、即ち、第７電圧伝達部１１２に設けられるPMOSトランジスタMP6、MP7、…、MPN-1及びMPNの個数が４個より多くてはいけない理由は、(N-５)*｜VTP｜[ここで、｜VTP｜は第６、第７、…、第N-１及び第N PMOSトランジスタMP6、MP7、…、MPN-1及びMPNのそれぞれのソース-ゲート間スレッショルド電圧に該当する]が入力データ(DIN)のピーク-ピーク間レベルを超えるからである。ここで、第７乃至第N PMOSトランジスタMP7、…、MPN-1及びMPNの各々は相互連結されるドレインとゲートを有しており、第７PMOSトランジスタMP7は第６PMOSトランジスタMP6のソース及び第８PMOSトランジスタのドレインに各々連結されるドレイン及びソースを有し、第Y(８≦Y≦N-１)PMOSトランジスタは第Y+１PMOSトランジスタのドレインと第Y-１PMOSトランジスタのソース間に連結されるソース及びドレインを有し、第N PMOSトランジスタMPNは出力端子OUTと第N-１PMOSトランジスタMPN-1のソース間に連結されるソース及びドレインを有している。この際、第２所定レベルの電圧は第６乃至第NPMOSトランジスタMP6、MP7、…、MPN-1及びMPNのソース-ゲート間スレッショルド電圧(｜VTP｜)を合せたことに該当する。
【００４８】
図９に示された装置の動作を説明すれば、入力データ(DIN)１００が"ロー"論理レベルの場合には図６に示された装置と同様に、“ハイ”論理レベルの第２制御信号C２に応答して第M+４NMOSトランジスタMNM+4のみがターンオンされ、残りのトランジスタMP6〜MPN及びMNM+3はターンオフされる。従って、第８電圧伝達部１１４から伝えられる基準電圧VSSが第３バス駆動電圧として出力端子OUTを通してデータバスを経てバス受信装置に伝えられる。
【００４９】
一方、入力データ(DIN)が“ロー”論理レベルから“ハイ”論理レベルに遷移する時、図９に示された遅延器１２２は第２制御信号C２を第２所定時間td2'だけ遅延し、遅延された結果をANDゲート１２４に出力する。ここで、第２所定時間td2'は寄生キャパシタCwに第２所定レベル[(N-５)*｜VTP｜]以上の電圧を充電するのにかかる時間を意味する。従って、寄生キャパシタCwに基準電圧VSSより第２所定レベル[(N-５)*｜VTP｜]だけ高いレベルを有する第４バス駆動電圧が出力端子OUTを通してデータバスを経てバス受信装置(図示せず)に伝えられる。例えば、N=７であり、入力データ(DIN)１００が“ロー”論理レベルから“ハイ”論理レベルに遷移するとすれば、基準電圧VSSより第２所定レベル(２*｜VTP｜)だけ高いレベルを有する第４バス駆動電圧１０２が出力端子OUTを通してデータバスを経てバス受信装置(図示せず)に伝えられる。
【００５０】
つまり、図９に示された装置のスイング幅は(N-５)*｜VTP｜であって、図６に示された装置のスイング幅(｜VTP｜)より広いが雑音による影響をあまり受けないという利点がある。従って、バス駆動装置における考慮すべき事項が雑音による影響かまたは電力消耗による影響かに応じて図６または図９に示された装置が選択的に適用されうる。また、図９に示された本発明に係るバス駆動装置のスイング幅は従来のバス駆動装置のスイング幅VDD-VSSよりVDD-(N-５)*｜VTP｜-VSSだけ縮まったことが分かる。従って、キャパシタCwに充放電される電荷量が従来より少ないので、データバスにおける電力消耗が従来に比べて著しく減少する。
【００５１】
次に、図６または図９に示された装置で行われる本発明に係る低電力消耗型バス駆動方法を図面に基づいて説明する。
図１０は図６または図９に示された装置で行われる本発明に係るバス駆動方法を説明するためのフローチャートであって、入力データ(DIN)のレベルによってバス駆動電圧のレベルを決定する段階(第１３０乃至第１３６段階)よりなる。
【００５２】
図１０を参照すれば、図６または図９に示された装置の第３または第４制御信号発生部７０または１１０は入力データ(DIN)のレベルの昇降状態を判断し、判断結果の第２制御信号C２を第５または第７電圧伝達部７２または１１２と第６または第８電圧伝達部７４または１１４及び第１または第２電圧加算部７６または１１６に各々出力する(第１３０段階)。
【００５３】
もし、入力データ(DIN)のレベルが下降したなら、即ち、図８に示された入力データ(DIN)１００が“ハイ”論理レベルVDDから“ロー”論理レベルVSSに下降したなら、基準電圧VSSのレベルを第３バス駆動電圧のレベルとして決定する(第１３６段階)。ここで、下位レベルを有する入力データ(DIN)１００に該当する決定されたレベルを有する第３バス駆動電圧VSSは"ロー"論理レベルの入力データ(DIN)の代りにデータバス(図示せず)を通してバス受信装置に伝えられる。
【００５４】
一方、入力データ(DIN)１００のレベルが上昇したなら、即ち、図８に示された入力データ(DIN)が“ロー”論理レベルVSSから“ハイ”論理レベルVDDに上昇したなら、第１または第２電圧加算部７６または１１６はデータバスを通して伝えられる第３バス駆動電圧VSSに第２所定レベルの電圧[｜VTP｜または(N-５)*｜VSS｜]以上を第２所定時間(td2またはtd2')だけ加算させる(第１３２段階)。第１３２段階後に、第５または第７電圧伝達部７２または１１２から基準電圧VSSより第２所定レベルだけ高い電圧[｜VTP｜+VSSまたは(N-５)*｜VTP｜+VSS]を第４バス駆動電圧のレベルとして決定する(第１３４段階)。
【００５５】
つまり、図１または図４に示された装置及びその装置で行われる図５に示した本発明に係る方法により発生される第１バス駆動電圧のレベルは供給電圧VDDのレベルと同一であり、第２バス駆動電圧のレベルは供給電圧VDDから第１所定レベル[VTNまたは(M-１)*VTN]だけ低まったレベルである。しかし、これとは違って図６または図９に示された装置及びその装置で行われる図１０に示された方法により発生される第３バス駆動電圧のレベルは基準電圧VSSのレベルと同一であり、第４バス駆動電圧のレベルは｜VTP｜+VSSまたは(N-５)*｜VTP｜+VSSと同一であることが分かる。
【００５６】
図１１はデータバスのビット数が３２ビットで、スイッチング周波数fが５０MHzの時、図１に示されたバス駆動装置を用いる各集積回路における消費電力を寄生キャパシタCwのキャパシタンス変化量によって比較したグラフであって、横軸は寄生キャパシタCwのキャパシタンスを、縦軸は集積回路で消費される電力量を各々示す。
【００５７】
図１１に示されたように、データバスを有する集積回路が図１に示された本発明に係るバス駆動装置を用いてデータをデータバスを通して伝送する場合、０.５pF以前までは従来のバス駆動装置を用いた時より多くの電力を消耗する。なぜなら、本発明に係るバス駆動装置が従来のバス駆動装置よりさらに多くのトランジスタで構成されるからである。しかし、データバスの線が増加することで増加する寄生キャパシタCwのキャパシタンスは一般に０.５pFより大きな値を有するので、本発明に係るバス駆動装置を用いた場合が従来の場合よりさらに電力消耗を省くことが分かる。例えば、本発明に係るバス駆動装置を用いる集積回路の電力消耗は、寄生キャパシタCwのキャパシタンスが１pFならば３５%、寄生キャパシタCwのキャパシタンスが１.５pFならば５５%まで節減されうる。
【００５８】
図１２は寄生キャパシタンスが１pFで、スイッチング周波数fが５０ＭＨｚの時、図１に示されたバス駆動装置を用いる集積回路における消費電力をデータバスのビット数の変化量に応じて比較したグラフであって、横軸はビット数を、縦軸は集積回路における消費電力量を各々示す。
【００５９】
一般に、寄生キャパシタCwのキャパシタンスが一定した場合、データバスのト数の数のにワっよ??集積回ワけるける消費電力は増加する。この際、図１２を参照すれば、全てのビット数に対して本発明に係るバス駆動装置を用いた集積回路が従来のものより３５%の電力をさらに少なく消費するが分かる。
【００６０】
【発明の効果】
前述したように本発明に係る省エネルギバス駆動装置及び駆動方法はデータバスを通してバス受信装置に伝えられるバス駆動電圧のスイング幅が従来のバス駆動電圧のスイング幅よりVDD-VTN-VSS、VDD-(M-１)*VTN-VSS、VDD-｜VTP｜-VSSまたはVDD-(N-５)*｜VTP｜-VSSだけ狭いために、寄生キャパシタCwに充放電される電荷量が少なくて集積回路における消費電力を節減させうる。
【００６１】
前述したように図面及び明細書において最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するためのものであり、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。よって、当業者ならこれより多様な変形及び均等な他の実施形態が可能なことを理解しうる。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によってのみ決まるべきである。
【図面の簡単な説明】
【図１】本発明に係る省エネルギバス駆動装置の望ましい一実施形態の回路図である。
【図２】図１に示されたバス駆動装置における各部のタイミング図である。
【図３】図３(A)及び図３(Ｂ)は従来及び本発明に係るバス駆動電圧のスイング幅を説明するための波形図である。
【図４】図１に示された装置の本発明に係る変形された実施形態の回路図である。
【図５】図１または図４に示された装置で行われる本発明に係るバス駆動方法を説明するためのフローチャートである。
【図６】本発明に係るバス駆動装置の他の実施形態の回路図である。
【図７】図６に示されたバス駆動装置の各部のタイミング図である。
【図８】本発明に係るバス駆動電圧のスイング幅を説明するための波形図である。
【図９】図６に示された装置の本発明に係る変形された実施形態の回路図である。
【図１０】図６または図９に示された装置で行われる本発明に係るバス駆動方法を説明するためのフローチャートである。
【図１１】図１に示されたバス駆動装置を用いる各集積回路における消費電力を寄生キャパシタのキャパシタンス変化量に応じて比較した図である。
【図１２】図１に示されたバス駆動装置を用いる集積回路における消費電力をデータバスのビット数の変化量に応じて比較した図である。
【符号の説明】
１０    第１制御信号発生部
１２、１４    第１及び第２電圧伝達部
１６    第１電圧除去部
【図１】
0004468560.tif 000004
【図２】
0004468560.tif 000005
【図３】
0004468560.tif 000006
【図４】
0004468560.tif 000007
【図５】
0004468560.tif 000008
【図６】
0004468560.tif 000009
【図７】
0004468560.tif 000010
【図８】
0004468560.tif 000011
【図９】
0004468560.tif 000012
【図１０】
0004468560.tif 000013
【図１１】
0004468560.tif 000014
【図１２】
0004468560.tif 000015