(57)【特許請求の範囲】
【請求項１】
ゲート端子、ソース端子及びドレイン端子をそれぞれに有し、基板上に取り付けられる２個以上の電界効果トランジスタ（ＦＥＴ）を含んでいて、各々のゲート端子が抵抗を有し且つ各々のＦＥＴのドレイン端子及びソース端子がゲート端子に対して重なり容量を有するような電界効果トランジスタ・アレイを備える電界効果トランジスタ・パッケージにおいて、
前記２個以上のＦＥＴの各々のドレイン端子に対して電気的に相互接続されている第１のメタライズ層、
前記２個以上のＦＥＴの各々のソース端子に対して電気的に相互接続されている第２のメタライズ層、並びに
前記２個以上のＦＥＴの各々のゲート端子に対して電気的に相互接続されており、ゲート・ランナを構成する第３のメタライズ層を含み、
前記２個以上のＦＥＴの各々のドレイン端子が前記第１のメタライズ層と電気的に接続された下部メタライズ層の上に取付けられ、
前記ゲート・ランナが前記第１及び第２のメタライズ層と平行に配置され、
前記各々のＦＥＴのドレイン端子とソース端子とが、ゲート端子に対して重なり容量を有するように前記ゲート・ランナが前記第１及び第２のメタライズ層と重なる部分を有すること、を特徴とする電界効果トランジスタ・パッケージ。
【請求項２】
前記の各々のＦＥＴがそれの下部にドレイン端子を有し、前記下部メタライズ層から延びる少なくとも１個のポストを更に含んでいる請求項１記載の電界効果トランジスタ・パッケージ。
【請求項３】
前記第１、第２及び第３のメタライズ層の間に配置されたポリイミド誘電体層を更に含んでいる請求項１記載の電界効果トランジスタ・パッケージ。
【請求項４】
各々のＦＥＴが２個以上のゲート端子を有し、前記ゲート・ランナが各々のＦＥＴのゲート端子のそれぞれと電気的に接触している請求項１記載の電界効果トランジスタ・パッケージ。
【請求項５】
前記第１、第２及び第３のメタライズ層は銅で構成されている請求項１記載の電界効果トランジスタ・パッケージ。
【請求項６】
前記第１のメタライズ層が前記第３のメタライズ層の下方に位置し、前記第２のメタライズ層が前記第１のメタライズ層の下方に位置する請求項１記載の電界効果トランジスタ・パッケージ。
【請求項７】
前記ポリイミド誘電体層が１ミルの厚さを有する請求項３記載の電界効果トランジスタ・パッケージ。
【請求項８】
前記ＦＥＴが１００ＫＨｚ〜１０ＭＨｚのスイッチング速度を有している請求項１記載の電界効果トランジスタ・パッケージ。
【請求項９】
前記２個以上のＦＥＴが２次元のアレイを構成している請求項１記載の電界効果トランジスタ・パッケージ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電界効果トランジスタに関するものである。
【０００２】
【従来の技術】
電界効果トランジスタ（ＦＥＴ）、特に金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、高い周波数での固有のスイッチング能力〔１０ナノ秒以内のターンオン及びターンオフ〕を有するため、各種の電力スイッチング用途において使用するために益々普及してきた。このような高いスイッチング能力のため、ＦＥＴデバイスを使用する電力回路は益々高い周波数での動作に向けて改良されてきた。高い周波数（ｆ）での動作を追求することの主な目的は、デバイスの体積の相当部分を占めることがある変圧器やフィルタ・コンデンサのごとき受動部品の（１／ｆに比例する）サイズを縮小することにある。高い周波数で電力用半導体（ＦＥＴ）のスイッチングを行うことができれば、（磁束密度の低下のために）磁気デバイス及び（エネルギ貯蔵量がＣＶ2 ｆに比例するために）フィルタを１／ｆに縮小することが可能となる。１ＭＨｚまでの動作では、ＦＥＴの性能は満足すべきものである。しかしながら、周波数が１０ＭＨｚ以上にまで増大するのに伴い、それのスイッチング効率及び安全動作領域（ＳＯＡ）が幾つかの要因によって制限される。最も重大な制限は、シリコン・ウェーハ又はダイ上において電気的に並列に集積されるＦＥＴアレイのゲート配置に関するものである。ほとんどの電力用ＦＥＴにおいて、ゲート電極は他の金属（たとえばアルミニウム）より１桁高い抵抗率を持った多結晶質シリコン材料から成る。多結晶質シリコンの使用が選ばれる理由は、主として、高温に耐える能力や酸化シリコンに対して十分に管理された電気的界面を与える能力を含む優れた性質をそれが有することにある。
【０００３】
多結晶質シリコンが有利な特性を有するとは言え、ゲート電極として多結晶質シリコンを使用することには幾つかの欠点が伴う。従来の回路網１００を示す図１に参照しながらそれらの欠点を説明しよう。図１においては、複数の多結晶質ゲート電極が複数のポリシリコン抵抗器−ＭＯＳゲート回路網１０２1 、１０２2 、１０２3 …１０２N によって示されている。図１からわかる通り、通例、ゲート信号１０４はダイの中央に配置されたパッド１０６からアルミニウム結線によって外方に伝達される。このようなアルミニウム結線は一般にゲート・ランナと呼ばれていて、それはゲート抵抗を効果的に低減させるための制約を有している。ここで言う「パッド」とは、他の回路チップとの相互接続のために特別の設計され且つ配置された集積回路の導電領域であって、通例はチップの外周に配置されている。ゲート信号１０４はゲート・パッド１０６からポリシリコン抵抗器−ＭＯＳゲート回路網１０２1 、１０２2 、１０２3 …１０２N に伝送されるが、これらの回路網は遅延線として作用する。こうして生じる遅延は、図１中の式１０８の考察によって想像することができる。
【０００４】
その結果、ターンオンに際しては、ポリシリコン抵抗器−ＭＯＳゲート回路網１０２1 、１０２2 、１０２3 …１０２N の内でゲート・パッド１０６に最も近い回路網によって表わされるＦＥＴが最初にオン状態になり、そしてゲート・パッド１０６から最も遠いＦＥＴが最後にオン状態になる。このような不均一なターンオンは幾つかの不都合をもたらし、且つそれらは動作周波数（ｆ）の増大に伴って顕著となる。かかる不都合の１つは、実効平均オン抵抗が静止オン抵抗よりも小さくなることである。より大きな関心事を成すもう１つの不都合は、ゲート・パッド１０６に近いＦＥＴが過大な応力を受けることである。なぜなら、それらはゲート・パッド１０６から離れて位置するものよりも高い割合の負荷電流を流すからである。更にまた、同様な状況はターンオフに際しても生じる。この場合には、ゲート・パッド１０６から最も遠いＦＥＴが最後にオフ状態になるため、やはり不均一な電流分布状態が生まれる。図１の構成の場合、サージ条件下ではＦＥＴの破壊が起こるが、かかる破壊は通例ゲート・パッドの近くで起こることが認められている。
【０００５】
より早いスイッチング速度を得るためには、アレイ中の１つのＦＥＴから別のＦＥＴへの相互接続に伴う容量性負荷及び相互結線長さを最小にし、それによって相互結線のインダクタンスを低く保つことが必要である。容量性負荷及び誘導性負荷は信号の伝送を遅くする傾向があり、そのためにＦＥＴ同士の交信に際して早い速度を維持することができない。このことは近接したＦＥＴに関しては問題にならないが、それ以外のＦＥＴに関しては問題となる。図１の構成はこのような制約を受けるのである。
【０００６】
更にまた、大電力スイッチング用途のために使用されるＦＥＴが正弦波によって励起される場合、多結晶質シリコン・ゲート電極を使用する際に見られるゲート抵抗はスイッチング損失にも影響を及ぼす。かかる励起の場合、ゲートのスイッチング損失は電力用ＦＥＴのゲート抵抗及びゲート駆動回路中のその他の抵抗に比例する。従来のゲート駆動回路におけるその他の抵抗としては、駆動装置と該駆動装置によって駆動される主な電力用ＦＥＴとの間に直列に配置される相互接続抵抗が挙げられる。高い周波数でのスイッチングを行うためには、スイッチング損失が周波数ではなくゲート抵抗に比例するように正弦波（共振）駆動技術を使用することが知られている。しかるに、これらの技術ではＦＥＴチップの外部の装置を使用することが要求されるが、それは相互接続用リードのインダクタンスを増大させ、ひいてはＦＥＴのスイッチング速度性能を低下させることになる。
【０００７】
ＦＥＴの効率は、伝導及びスイッチングに寄与する因子の影響を受ける。一般に、伝導損失は電力用ＦＥＴダイのサイズ（又は抵抗）に反比例する一方、ゲート・スイッチング損失はサイズ（又はゲート容量）に正比例する。従って、伝導損失とスイッチング損失とのバランスを取ることは困難な仕事となる。特に、スイッチング周波数が増大するのに伴い、伝導損失を低減させるためにより大きいデバイスを使用することはスイッチング周波数に比例するスイッチング損失の増大のために逆の結果を招くことになる。所定のスイッチング周波数で動作する任意の電力用回路には、電力損失を最小にする最適のＦＥＴサイズ（抵抗及び容量）が存在する。しかしながら、実際問題として、かかる最適のＦＥＴサイズは容易に達成されるとは限らない。なぜなら、経済上の理由から、販売業者は（ＦＥＴダイのサイズを決定する）所定の降伏電圧及び電力レベルをそれぞれに有する多数の市販ＦＥＴダイを提供しないからである。
【０００８】
このようなわけで、任意の所定電力レベルに対して容易に最適化することのできるＦＥＴ及びＦＥＴアレイを提供することは望ましいのである。更にまた、通例入手可能なＦＥＴダイの限られた在庫品を用いて上記のごとくにＦＥＴ及びＦＥＴアレイを最適化することも望ましい。
最近、製造業者達は図１に関連して述べた不均一なゲート信号分布の問題と様々なやり方で取組んでいる。その一例は、余分のメタライズ・レベルのゲート・ランナを組込み、それによってゲート・ランナ抵抗を低下させようとするものである。比較的高い電圧のデバイスについては、多数のアルミニウム・ゲート・ランナを実現し得るのが通例であるが、限られたトポロジーを有する比較的低い電圧のデバイスについては、かかる多数のゲート・ランナを実現することは不可能である。比較的高い電圧のデバイスについてゲート・ランナ抵抗を低下させることは有利な効果をもたらすとは言え、余分のメタライズ・レベルはデバイス製造プロセスの負担を大きくする。
【０００９】
更にまた、電流ミラーのごとき追加の回路をデバイス・パッケージ中に組込むことにより、より遅いスイッチング速度からデバイスを保護することも試みられたが、このような追加の回路は原価の増大を意味する。
たとえば米国特許第４７８３６９５号及び同第５３８４６９１号明細書中に一層詳しく記載されているような集積回路パッケージング用の高密度相互接続（ＨＤＩ）構造物は、デバイスの相互接続に関する幾つかの欠点を解消する。ＨＤＩパッケージングにおいて使用されるメタライズ層は、個々のチップ同士の相互接続のために優れた導電性を与える結果、チップ間及びチップ内接続のためにリードを使用することによって引起こされる欠点である不要の自己インダクタンスや容量性負荷を実質的に低減させる。従って、市販のＦＥＴデバイスをスイッチング速度上及び性能上の制約から解放するためにＨＤＩ技術を利用することが望ましいわけである。
【００１０】
【発明が解決しようとする課題】
以上のことから、各種の市販ＦＥＴの限られた入手可能性のために回路性能が低下するという制約から解放されるＦＥＴアレイであって、多結晶質シリコン・ゲート電極の実効抵抗を低下させるため、且つＦＥＴアレイのスイッチング能力を制限する相互結線の容量性及び誘導性負荷効果を低減させるために高密度相互接続（ＨＤＩ）技術を用いたＦＥＴアレイを提供することが望ましい。
【００１１】
【課題を解決するための手段】
本発明は、１個以上の市販電界効果トランジスタ（ＦＥＴ）のソース端子、ドレイン端子及びゲート端子に対して３つ以上のメタライズ層を設置することにより、多結晶質シリコン・ゲート電極の高い抵抗を補償すると共に、伝導（抵抗）損失とスイッチング（容量）損失との間に最適のバランスを有する高レベルの回路性能を与えるようなパッケージを形成する。
【００１２】
すなわち本発明は、ゲート端子、ソース端子及びドレイン端子をそれぞれに有する１個以上のＦＥＴを含んでいて、各々のゲート端子が所定の抵抗を有し、且つゲート端子とソース端子との間に所定の重なり容量が存在するような（ＦＥＴ）パッケージに関する。かかるＦＥＴパッケージにおいて、第１、第２及び第３のメタライズ層が設置される。第１のメタライズ層は各々のＦＥＴがその上に取付けられる支持体を構成し、且つ各々のＦＥＴのドレイン端子に対して電気的に相互接続されている。第２のメタライズ層は第１のメタライズ層と平行に配置され、且つゲート端子とソース端子との間の重なり容量を低減させるように形成されている。また、第２のメタライズ層は複数のスルーホールによって各々のＦＥＴのソース端子に対して電気的に相互接続されている。第３のメタライズ層はゲート・ランナを構成し、各々のＦＥＴのゲート端子に対して電気的に相互接続され、且つ１個以上のＦＥＴのゲート抵抗を低減させるように形成されている。
【００１３】
上記のＦＥＴパッケージ中には、メタライズ層を介して相互接続された追加の端子を用いて追加の半導体デバイスを組込むことができる。それにより、たとえばゲート駆動装置、過温度モニタ及び電流ミラー装置のごとき追加の構成要素を付加することができる。
【００１４】
【発明の実施の形態】
新規であると考えられる本発明の特徴は特許請求の範囲に記載されているが、本発明の構成及び実施方法並びにそれの追加の目的及び利点は、添付の図面を参照しながら以下の説明を考察することによって最も明確に理解されるはずである。なお、全ての図面中において同じ構成要素は同じ番号によって示されている。
【００１５】
図２には、本発明の好適な実施の態様に基づく電界効果トランジスタ（ＦＥＴ）１０のアレイ・ブロックが示されている。ＦＥＴは、好ましくは１９９５年１月２４日付けの米国特許第５３８４６９１号明細書中に記載のごとき電力用途のために特に適した金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。かかるＦＥＴブロックは、たとえば通常の市販タイプのＦＥＴの１個以上から成るものである。かかるＦＥＴブロックは、１９８８年１１月８日付けの米国特許第４７８３６９５号明細書中に記載のごとき高密度相互接続（ＨＤＩ）技術を用いて製造される。ＦＥＴ１０はドレイン端子１２、ソース端子１４及びゲート端子１６を有するが、それらは本明細書中においてそれぞれドレイン電極、ソース電極及びゲート電極と呼ばれることもあり、またそれぞれドレイン・パッド、ソース・パッド及びゲート・パッドと呼ばれることもある。後述のごとく、複数のＦＥＴ１０を配列してマルチデバイス・パッケージが形成されることもあるが、かかるパッケージは外部接続用（すなわち、ゲート制御回路、電源及びドレインに対する接続用）の３つの端子を有している。これら３つの端子は、表面取付用のポスト、ワイヤ・ボンディング用のパッド、又はその他適宜の端子であり得る。
【００１６】
一実施態様に従えば、図１のＦＥＴアレイ・ブロックは、ドレイン、ゲート及びソース用の結線を上側に有する自立したマルチチップ・モジュールである。接点が上側及び下側の両方にあるのではなく全ての接点が一方の側にあれば、片側パッケージング技術を有利に使用することができる。
図３には、２個以上のＦＥＴ１０を含むマルチデバイス高密度相互接続（ＨＤＩ）パッケージ１８が示されている。なお、説明の都合上、ＦＥＴ１０は電力用ＦＥＴである。図３について説明すれば、熱拡散体として役立つ銅パッド２２がセラミック基板２０上に取付けられている。各々のＦＥＴ１０は実質的に従来通りのものであって、メタライズ表面を有するＮ+ 型基板のドレイン層２４を含んでいる。それのメタライズ表面は銅パッド２２にはんだ付けされ、そしてドレイン端子１２（図２）として役立つ。各々のドレイン層２４上にはＮ- エピタキシャル層２６が配置されているが、それの中央部分はＰ- ベース層２８によって占められており、またその中にはＮ+ 層３０が含まれている。図３に示されるごとく、層２８及び３０の一部分上には多結晶質シリコンのゲート層３２が配置され、また層３０及び３２の一部分上にはＮ+ 拡散層３４が配置されている。やはり図３に示されるごとく、層３２及び３４の一部分上には前記のゲート端子１６に対応するゲート金属層１６が配置され、また層２８、３０及び３４の一部分上には前記のソース端子１４に対応するソース金属層１４が配置されている。
【００１７】
一実施態様に従えば、ドレイン端子１２はＦＥＴ１０の下部に配置することができる。すなわち、ドレイン層２４のメタライズ表面が銅パッド２２にはんだ付けされる結果、全てのＦＥＴのドレイン端子が銅パッド２２によって相互接続される。かかる下部のドレイン端子に対しては、ドレイン端子を外部装置に対して電気的に接続するため、図４の要素４８に関連して後述されるような電気的貫通部材が設けられる。別の実施態様に従えば、図３中の参照番号３６によって示されるようなＦＥＴ１０から分離した銅ポストを使用することにより、（図２に示されるごとく）ドレイン端子１２をＦＥＴ１０の上部に配置することもできる。かかる銅ポスト３６は銅パッド２２にはんだ付けされ、そして少なくとも１個のＦＥＴ１０の上面の位置まで上方に延びている。前記の各々のＦＥＴ１０がそれの下部にドレイン端子２４を有し、各々のＦＥＴ１０の下部のドレイン端子２４が下部メタライズ層２２に電気的に接触している。ポスト３６は前記下部メタライズ層２２から延びる。
【００１８】
図３にはまた、ドレイン端子１２、ソース端子１４及びゲート端子１６をそれぞれ相互接続するための第１のメタライズ層３８、第２のメタライズ層４０及び第３のメタライズ層４２が示されている。第１のメタライズ層３８及び第２のメタライズ層４０はそれぞれ０．５ミルの典型的な厚さを有する銅層から成ることが好ましいのに対し、第３のメタライズ層４２は約０．５〜１．０ミルの典型的な厚さを有する銅層から成ることが好ましい。マルチデバイス・パッケージ１８の総合寄生インダクタンスを低減させるため、第１のメタライズ層３８及び第２のメタライズ層４０は互いに平行な２つの平面内に配置されている。なお、下側のドレイン端子の場合には銅ポスト３６が不要となり、そして５ミルの典型的な厚さを有する銅パッド２２が第１のメタライズ層３８と同じ機能を果たすことになる。
【００１９】
やはり図３からわかる通り、デュポン社(E.I. DuPont de Nemours & Co.)から入手可能なカプトン（Kapton；登録商標）のごとき樹脂ベース重合体複合物から成り且つ１ミルの典型的な厚さを有するポリイミド誘電体層４４により、層３８、４０及び４２は互いに分離されている。
層３８、４０及び４２は、関連する誘電体層４４中に形成された１つ以上のスルーホール４６を通して、ドレイン端子１２、ソース端子１４及びゲート端子１６にそれぞれ接続されている。あるいはまた、誘電体層４４のアブレーションによってドレイン端子１２（銅ポスト３６）、ソース端子１４及びゲート端子１６をそれぞれ露出させ、そしてそれらに対し適宜に接続を行うこともできる。図３の実施態様においては、層３８は２段構造のスルーホール４６を有し、層４０は１段構造のスルーホール４６を有し、また層４２は３段構造のスルーホール４６を有している。なお、図示を簡明にするため、最後のスルーホール４６は図３中の右側のＦＥＴ１０についてのみ示してある。スルーホール４６の構造は、層３８、４０及び４２が互いに任意の位置関係を有するように選定することができる。かかるマルチデバイス高密度相互接続パッケージ１８は、図４に関連して一層詳しく説明される。
【００２０】
図４は、１６個の電力用ＦＥＴ１０の配列を示すものである。図示を簡明にするため、図４中にはゲート端子１６に付随する第３のメタライズ層４２のみが完全に示されていて、ドレイン端子１２及びソース端子１４にそれぞれ関連する（図３中に示された）第１のメタライズ層３８及び第２のメタライズ層４０は示されていない。ただし、図４中には、導電性材料から成り且つドレイン端子１２及びソース端子１４にそれぞれ付随する接点パッド４８及び５０が示されている。
【００２１】
接点パッド４８は図３に関連して前記に貫通部材４８として記載されたものであって、適宜の手段（たとえば、はんだ付け又は直接の銅ボンディング）により銅パッド２２に対して電気的に接続されている。なお、図３に関連して前記に記載した通り、銅パッド２２はマルチデバイス・パッケージ１８を構成する各々のＦＥＴ１０のドレイン端子に対して電気的に接続されている。接点パッド４８は、外部装置に対するドレイン端子１２の電気的接続を１箇所において可能にする。このような構造の接点パッド４８に対しては、図４中に示される銅ポスト３６は不要となる。
【００２２】
接点パッド５０が、（図３中に示された）第２のメタライズ層４０及び（図４中に示されているが一層完全には図３中に示された）スルーホール４６を介し、各々のＦＥＴ１０のソース端子に対して電気的に接続されている。接点パッド５０は、外部装置に対するソース端子１４の電気的接続を１箇所において可能にする。
【００２３】
第３のメタライズ層４２は、全てのＦＥＴ１０のゲート端子１６を互いに並列に配置させるただ１つの連続層を与える点で有利である。更にまた、第３のメタライズ層４２は第１の（ドレイン）メタライズ層３８及び第２の（ソース）メタライズ層４０のそれぞれに対して両者間の重なりが最小となるように配置されている。その結果、ゲート端子１６（層４２）とドレイン端子１２（層３８）との間の重なり容量が最小になると共に、ゲート端子１６（層４２）とソース端子１４（層４０）との間の重なり容量が最小になり、それはまたＦＥＴ１０のスイッチング速度の低下を最少限に抑える。
【００２４】
図５は、図４のＦＥＴアレイ１８と同様なＦＥＴアレイ５２を示している。この場合には、アレイ５２の一部を成すように組込まれ且つそれの中心領域に配置されたゲート駆動回路網５４が追加されている点で異なっている。ゲート駆動回路網５４が中心に配置されている結果、ゲート駆動回路網５４を構成する４個のＦＥＴのゲート端子１４に対して末端が電気的に接続されたＸ字形の中心部分を有する信号分配手段５６によって可能となる対称的なレイアウトを利用することができる。図５にはまた、ゲート駆動回路網５４のスルーホール６０を介してＦＥＴ１０のソース端子を相互接続するメタライズ領域５８も示されている。所望ならば、メタライズ領域５８は接点パッド５０に接続される（図３中に示された）第２のメタライズ層４０の一部を成していてもよい。ゲート駆動回路網５４をメタライズ層４０から分離したままにしたい場合には、図３中の接点パッド５０及び４８に関して記載されたごとくにして、ゲート駆動回路網５４のＦＥＴのソース端子用の接点パッド（図示せず）をドレイン端子用の接点パッドと共に設けることが必要である。図４及び５中のＦＥＴは、図２及び３中のＦＥＴと同じく、１つの実効ゲート抵抗を生み出すようにただ１個のゲート接点を有している。実効ゲート抵抗を更に低下させるためには、図６に関連して記載されるごとくに４個のゲート接点パッドを有するＦＥＴを使用すればよい。
【００２５】
図６は、ＦＥＴ６２の外周の四隅に配置され且つ第３のメタライズ層４２によって相互接続された４個のゲート端子１６Ａ、１６Ｂ、１６Ｃ及び１６Ｄを有するＦＥＴ６２を示している。かかるＦＥＴ６２はまた、第２のメタライズ層４０に対して電気的に接続された接点パッドアレイ６４を含んでいるが、これは図４及び５中のソース接点パッド５０の代りに使用することができる。図６に示されたもののごとき第２及び第３レベルの相互接続構造物を得るためには、ＨＤＩ構造物を使用するのが有利である。
【００２６】
図４を参照しながら動作を説明すれば、ＦＥＴアレイ１８はそれを構成する個々のＦＥＴ１０と同じ降伏電圧及び（又は）電力レベルを有している。実際には、かかる降伏電圧は最低の降伏電圧を有するＦＥＴ１０によって決定される。本明細書中において、「降伏電圧」及び「電力レベル」という用語はＦＥＴ１０の電力スイッチング・パラメータを記述するため互換的に使用されることがある。ＦＥＴアレイ１８の全オン抵抗は個々のＦＥＴ１０のオン抵抗を並列に組合わせたものである。それ故、図４に示されるごとくに１６個のＦＥＴが使用された場合には、ＦＥＴアレイ１８の全抵抗は１個のＦＥＴ１０の抵抗の１６分の１に等しく、このことは伝導損失についても同様である。他方、ＦＥＴアレイ１８のゲート・スイッチング容量は個々のＦＥＴ１０の容量の１６倍に等しい。しかるに、特定の用途に対しては、伝導（抵抗）損失とスイッチング（容量）損失との間に最適のバランスが得られるようにＦＥＴ１０の数を選定することができる。更にまた、このように数が選定可能であることはＦＥＴ１０の歩留りを向上させる。なぜなら、それは所望の伝導損失及びスイッチング損失を有する１個のＦＥＴ１０を製造することの必要性を排除するからである。ＦＥＴ１０の数の選定によってＦＥＴ１０のゲート抵抗に関連する所望の伝導損失及びスイッチング損失が得られることは、図７に関連して下記に一層詳しく説明される。
【００２７】
図７は、全ＦＥＴ電力分布をＦＥＴの面積に対してプロットした１群の曲線から成るグラフ６６を示している。このグラフ６６は曲線６８、７０及び７２を含んでいて、曲線６８及び７０は市販のＦＥＴタイプ１ＲＦ１５０及び１ＲＦ２３０の動作応答を表わし、また曲線７２は１ＭＨｚを越えるスイッチング能力を有する特定のＦＥＴの容量を表わす。図７において、Ｘ軸はＦＥＴのチップ・サイズ（ミル）を表わし、また第１のＹ軸は抵抗損失（ワット）を表わし、且つ第２のＹ軸は容量性損失（ｐｆ）を表わす。
【００２８】
図７からわかる通り、最小電力損失はＦＥＴサイズの強い関数であり、またこの最小電力損失は定格電圧、スイッチング周波数及び電力レベルにも依存する。図７に示されたパラメータは、ＦＥＴ１０又はＦＥＴアレイ１８及び５２がオン抵抗及びスイッチング容量に関して最適の構成を有するように選定することができる。更に詳しく述べれば、ＦＥＴ１０は５０ミル（図７のＸ軸の勾配）のチップ・サイズを有するように選定すればよく、次いでＦＥＴ１０の数は曲線６８、７０及び７２に関する任意所望の動作領域に対応するように選定すればよい。
【００２９】
ＦＥＴアレイを構成するＦＥＴの数を選定し得ることの利点の１つは、大型の装置を形成し得ることである。このことは、大型のＦＥＴアレイについてばかりでなく、１００ＫＨｚ〜１０ＭＨｚのスイッチング速度を有する上記のごときＦＥＴ１０に比べて比較的低いスイッチング周波数（１０ＫＨｚ〜１５０ＫＨｚ）で動作するＩＧＢＴから構成されたもののような大型のＭＯＳゲート・アレイについても言える。これらのスイッチング周波数については伝導損失が支配的になることが多いから、このようにして選定可能なアレイには利益がある。更にまた、本発明の実施はたとえば米国特許第５３８４６９１号明細書中に一層詳しく記載された利用法を有する電力用ＭＯＳ−ＦＥＴデバイスにも等しく適用することができる。
【００３０】
本発明のＦＥＴアレイ中には、一層良好な性能及び（又は）より多くの機能を付与するためにその他のデバイス（すなわち、ゲート駆動回路網５４のＦＥＴ以外のデバイス）を組込むこともできる。かかる追加のデバイスを本発明のＦＥＴアレイ中に組込むためには、追加のリードを使用するのではなく（すなわち、不都合な容量性及び誘導性負荷効果を回避しながら）、最小の容量性負荷及び最小の相互接続長さを有する前述のメタライズ層を使用することに注意されたい。かかるその他のデバイスから成るビルディング・ブロックの代表例としては、過温度モニタ、静電放電（ＥＳＤ）損傷保護装置及び電流ミラー装置が挙げられる。図８乃至図１１には、かかるその他のデバイスの具体例が略示されている。
【００３１】
図８はゲート・ターンオフ回路７４、図９は並列ＦＥＴ７６、図１０は電流ミラー７８、及び図１１はゲート・ドライバ回路８０をそれぞれ示している。図８にはＦＥＴ（Ｑ１及びＱ２）が示されているが、Ｑ２はターンオフに際してゲート電流に対する低抵抗の流路として働くゲート・ターンオフＦＥＴとして配置されている。かかる低インピーダンスの流路は、Ｑ２をターンオンさせる場合に重要である。図９には、図示のごとくに配置された２個のＦＥＴ（Ｑ１及びＱ２）によって構成される並列回路が示されている。
【００３２】
図１０には、電流ミラーＦＥＴとして働くＦＥＴ（Ｑ２）を含む電流ミラー回路が示されている。電流ミラーＦＥＴ（Ｑ２）は隔離された独立のソース接点を有していて、それはたとえば図１０の回路中を流れる全電流の代表サンプルを与える。かかるサンプルは制御ループの一部として使用することができる。
図１１は、ＦＥＴ（Ｑ２）がたとえば図５のＦＥＴアレイ４６の一部を成すゲート駆動ＦＥＴとして働くようなゲート駆動回路を示している。
【００３３】
全ての図示されたＦＥＴ配置以外にも、図４及び５のＦＥＴアレイの各々は熱拡散支持体（たとえば銅パッド２２）上に配置された自給式装置として取扱うこともできる。それの最も簡単な形態である図２及び３のＦＥＴ１０は（ゲート、ソース及びドレイン端子を有する）三端子デバイスであるが、一連のスルーホールを用いて図３に略示されるごとくに全ての接点を同じ表面に移動させることによってそれら３個の端子の全てを同一平面上に配置することもできる。これは、銅パッド２２がたとえば約４０ミルの厚さを有する場合に特に重要である。
【００３４】
本発明は、アレイ状に配列された１個以上のＦＥＴから成るＦＥＴアレイにおいて、全てのＦＥＴのゲート、ソース及びドレイン端子を３つのメタライズ層により電気的に相互接続して成るＦＥＴアレイを提供するという点で有利である。かかるＦＥＴアレイは、電力レベルが選定可能であるという要求を満たすため、所望のオン抵抗及びスイッチング容量を生み出すように選定することができる。
【００３５】
本発明はまた、幾つかの製造上の利点をも有する。第一に、ただ一つのサイズのＦＥＴを製造すれば事足りるのであって、これらのＦＥＴの数を選定することによって特定の電力レベルに対する所望の動作応答を得ることができる。第二に、ビルディング・ブロック（ただ一つのサイズのＦＥＴ）を用いて大きなダイを形成することは歩留りを向上させる。
【００３６】
以上、特定の実施の態様に関連して本発明を説明したが、それ以外にも数多くの変更態様が可能であることは当業者にとって自明であろう。それ故、本発明の真の精神に反しない限り、特許請求の範囲はかかる変更態様の全てを包括するものであることを理解すべきである。
【図面の簡単な説明】
【図１】ポリシリコン抵抗器−ＭＯＳゲート回路網によって表わされる多結晶質ゲート電極を使用した従来の電界効果トランジスタを示す回路図である。
【図２】本発明の実施の一態様に基づく電界効果トランジスタを示す略図である。
【図３】図２中の線３−３に沿って取った、図２のＦＥＴの断面図である。
【図４】本発明の好適な実施態様のＦＥＴアレイを示す平面図である。
【図５】本発明の別の好適な実施態様のＦＥＴアレイを示す平面図である。
【図６】本発明の別の好適な実施態様のＦＥＴアレイを示す平面図である。
【図７】本発明の動作に係わる性能曲線を示すグラフである。
【図８】本発明のＦＥＴアレイ中に組込むことのできるデバイスの模式図である。
【図９】本発明のＦＥＴアレイ中に組込むことのできる別のデバイスの模式図である。
【図１０】本発明のＦＥＴアレイ中に組込むことのできる別のデバイスの模式図である。
【図１１】本発明のＦＥＴアレイ中に組込むことのできる別のデバイスの模式図である。
【符号の説明】
１０    電界効果トランジスタ（ＦＥＴ）
１２    ドレイン端子
１４    ソース端子
１６    ゲート端子
１８    パッケージ（ＦＥＴアレイ）
２０    セラミック基板
２２    銅パッド
３６    銅ポスト
３８    第１のメタライズ層
４０    第２のメタライズ層
４２    第３のメタライズ層
４６    スルーホール
４８    接点パッド
５０    接点パッド
５２    ＦＥＴアレイ
５４    ゲート・ドライバ回路網
５６    信号分配手段
５８    メタライズ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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