(57)【特許請求の範囲】
【請求項１】
ポリマ・ミキサを具備する量子ランダム・アドレス・メモリであって：
低次元の複数のアドレスを与える複数のアドレス・ポート；
データ出力構造；
複数のナノメモリ素子；
前記複数のアドレス・ポートおよび前記データ出力構造のうち一方を擬似ランダム・ベクトルを用いて高次元の複数のナノメモリ素子に結合する、複数の擬似ランダムに配置された非線形ポリマ・ミキサ素子；
によって構成され、
前記複数のアドレス・ポートおよび前記データ出力構造のうち他方は前記複数のナノメモリ素子に結合され、前記高次元の複数のナノメモリ素子は、前記低次元の複数のアドレスよりも多いことを特徴とする量子ランダム・アドレス・メモリ。
【請求項２】
請求項１記載の量子ランダム・アドレス・メモリ装置であって、前記複数のアドレス・ポートは、平行に離間した導電性ストリップを含み、各前記アドレス・ポートおよび前記データ出力構造用の一つのストリップは、前記平行に離間したストリップを横断する一対の離間した電気導体を含み、各電気導体は、前記複数のナノメモリ素子の異なるほぼ半分に結合されることを特徴とする請求項１記載の量子ランダム・アドレス・メモリ装置。
【請求項３】
請求項１記載の量子ランダム・アドレス・メモリ装置であって、前記複数の擬似ランダムに配置された非線形ミキサ素子は、複数の擬似ランダム導電性分子と、前記複数のアドレス・ポートを前記複数のナノメモリ素子に擬似ランダムに結合するために配置された複数の擬似ランダム非線形ポリマ分子とを含むことを特徴とする請求項１記載の量子ランダム・アドレス・メモリ装置。
【発明の詳細な説明】
（産業上の利用分野）
本発明は、メモリ装置に関し、さらに詳しくは、新規なメモリおよびアドレス指定方式に関する。
【０００１】
（従来の技術）
現在、メモリは、データ、例えば、情報，動作命令などを格納するためにほぼあらゆるタイプの電気・電子デバイスにおいて利用されている。これらのメモリは、ランダム・アクセス・メモリ（ＲＡＭ），リード・オンリ・メモリ（ＲＯＭ），消去可能／プログラミング可能メモリ（ＥＰＲＯＭ），電子消去可能／プログラミング可能メモリ（ＥＥＰＲＯＭ）などを含む多様な種類が製造されている。また、これらの多様なメモリは、さまざまな技術および物理コンセプト、例えば、磁気メモリ，容量性メモリ(capacitive memory)など、を利用して製造され、これらのメモリは能動アレイ(active array)および受動アレイ(passive array)に分類される。さらに、少なくとも一部のメモリは、実際的なサイズの単一メモリ・モジュールに数メガバイトの情報を格納可能にするほど十分小さい。
【０００２】
しかし、全ての従来のメモリにおいて普遍的な一つの大きな問題点は、メモリの各ビットは、ビットから（あるいはビットに）情報を読み出す（あるいは書き込む）ために、クリティカルに配置された導体(critically positioned conductors)によって個別にアドレス指定しなければならないことである。ほとんどの従来のメモリは、本質的に二次元である。２Ｄメモリの通常のアドレス指定方法では、選択されたビットに共通なアレイの行(row)および列(column)ポートの選択を必要とする。これらの行および列は、一つの面に均等に分散された局所メモリ素子(localized memory elements)にアクセスする。この結果、メモリ・ビットの大きなアレイとともに数百のクリティカルに配置された導体（行，列およびＩ／Ｏ端子またはポート）は大きなメモリを構成してしまう。多くの場合、Ｉ／Ｏポートは、メモリ・ビットのアレイよりも大きなチップ面積を実際に必要とする。現在の製造技術はメモリ・アレイの製造においてある種のリソグラフィに制限されており、またリソグラフィのライン・サイズはサブミクロン（一般に０．２５ミクロン）に制限されているので、現在のメモリ・サイズは急速に上限に近づいている。これは、製造コストの急増ならびに望ましくない量子効果(quantum effect)に起因する。（例えば、カーネギー・メロン大学のW. Maly教授によると、SIA's 1997 National Technology Roadmap for Semiconductors においてＤＲＡＭのシングル・ダイ・コストのコスト予測は、１８００ドルにもなると試算している。）さらに、リソグラフィのライン・サイズが縮小し、メモリが大きくなると、メモリの製造コストは大幅に増加する。
【０００３】
しかし、更なる小型化への動機として、全ての主要企業は論理機能およびメモリ機能についてナノメートル・サイズの実装を見つけるべく研究を続けている。このようなナノメートル・サイズの機能に関する公表された研究文献では、３つの主な問題、すなわち、常温におけるエラー・レートが許容できない高さであること、コスト効率的な大量生産ができないこと、通常のＣＭＯＳ論理との効果的なＩ／Ｏインタフェースがないこと、という問題が残っている。
【０００４】
従って、リードおよび／またはライト動作についてメモリにおける各個別ビットを分離(isolate)・アクセスするために、（高価で）精密な高精細リソグラフィを必要としないメモリを提供することは極めて有利である。
【０００５】
本発明の目的は、新規で改善されたメモリおよび論理を提供することである。
【０００６】
本発明の別の目的は、製造するのが比較的簡単かつ安価である、新規で改善されたメモリを提供することである。
【０００７】
本発明のさらに別の目的は、サイズ、もしくは格納できるバイト数に対して上限がほとんどない、新規で改善されたメモリを提供することである。
【０００８】
本発明のさらに別の目的は、製造性が高く、メモリ素子を製造するために高精細リソグラフィを必要としない、新規で改善されたメモリを提供することである。
【０００９】
本発明の更なる目的は、従来のメモリに比べてはるかに小さい、新規で改善されたメモリを提供することである。
【００１０】
（発明の概要）
上記の問題点等は、低次元の複数のアドレス・ポートと、複数のナノメモリ素子と、アドレス・ポートを高次元の複数のナノメモリ素子に結合するミキサ素子と、複数のナノメモリ素子に結合されたデータ出力ポートおよび構造とを含む量子ランダム・アドレス・メモリ装置において実質的に解決され、上記の目的等は実現される。高次元の複数のナノメモリ素子は、低次元の複数のアドレス・ポートよりも、実質的にエラーのないメモリ読み出しが得られる数だけ多い。
【００１１】
（好適な実施例の説明）
ここで、図面を参照し、特に図１を参照して、従来の２５６ｘ１フラッシュ・メモリを簡略ブロック図で示す。このフラッシュ・メモリの動作は当業者に周知であるので、本明細書では詳細に説明しない。従来のフラッシュ・メモリは、図１に示すように、２５６のアドレスを１６個の行(row)と１６個の列(column)に分割することによって、空間的に独立したビット・セルを利用する。１ビットを格納できる一つのセルは、各セルが固有の行列交点を有するように各行列交点に配置され、この行列交点において、このセルは他のセルに影響を及ぼさずにアドレス指定できる。ただし、従来のフラッシュ・メモリは二次元デバイスのみであり、周知の現在の慣行を利用することは、各ビットの製造のためにリソグラフィ(lithography)を利用する必要がある。さらに、現時点で製造できる最良のものは、（２５６ビットでは）約２０００平方ミクロンのチップ面積サイズとなる。
【００１２】
ここで図２を参照して、本発明による２５１ｘ１量子ランダム・アドレス・メモリ装置１０における各構成要素およびその動作を示す、簡略ブロック図／フローチャートを示す。図２の簡略ブロック図／フローチャートは、装置１０の動作および理論を説明するためにのみ与えれらるものであって、完全な動作構造を説明することを意図するものではない。図２の装置１０は、８つのアドレス・ポートＡ0〜Ａ7を含み、これらのアドレス・ポートはＡと示され、８つのバッファ増幅器を介して擬似ランダム非線形ミキサ素子２５に結合される。図２に示すように、ミキサ素子２５の数および８つのアドレス・ポートへの接続のため、システムへの８つのアドレス・ビットの結果、１０，０００ビット（チャネル，ラインまたはビット）が出力される。ミキサ素子２５はメモリ素子２０に結合され、メモリ素子２０はリードアウト機構(readout mechanism)２１に結合される。より多くのメモリ素子を含んでもよいが、少なくとも１０，０００メモリ素子２０が１０，０００ミキサ素子２５に結合されると想定される。ここで、１０，０００個のメモリ素子が利用されるが、この数では、以下で説明するように、十分な雑音マージンが得られ、また２５６ｘ１ビット・メモリについて約４平方ミクロンの小さな面積が得られるためであることに留意されたい。従って、装置１０は、図１に示した従来のフラッシュ・メモリの面積よりも全面積は約５００分の１小さい。
【００１３】
装置１０の動作原理を理解するため、統計的に独立したビット・セル（スタットセル(statcells)）が用いられることを理解されたい。まず、ポリマ分子，量子ドットなどである１０，０００個のナノメモリ素子２０上の電荷を構成するベクトルＭは、クリアあるいはランダム化される。これは、全２５６個のスタットセルを論理「０」状態にクリアする。このとき、論理「１」となるように選択されたスタットセルのみを書き込む必要がある。全２５６ビットは、メモリ・ベクトルＭ内に分散的に格納される。Ｍ内の各ナノメモリ素子は、各２５６ビットの小さな一部しか格納しない。すなわち、各全ビット(whole bit)は、Ｍの１０，０００個のナノメモリ素子の全て（あるいは多く）の間で分散される。この分散されたコードは、優れた雑音および故障耐性(noise and fault tolerance)を与える。
【００１４】
各アドレスＡについて、大きさ１０，０００の異なる擬似ランダム・ベクトルＺAがある。各ＺAベクトル内の１０，０００個のナノメモリ素子は、それぞれ＋１または−１である。（なお、他の機能的に同等なシステムも利用できることに留意されたい。例えば、正加算ノードおよび負加算ノードで「１」および「０」。）２５６個のスタットセルの独立性は、単純な確率に基づいて達成される。例えば、アドレスＡ＝３５に相当するスタットセルに「１」を書き込んでも、アドレスＡ＝３６に相当するスタットセルにおけるデータ・ビットを変更しないが、これはＺ35がＺ36とほぼゼロ相関を有することがほぼ確かなためである。ここで、従来のメモリの極めて正確に配置されたメモリ素子は、スペクトルの一方の極端であり、また完全にランダムなメモリ素子は他方の極端であることを理解されたい。これらの極端の間には多数の中間点があり、これらはより相関されていないＺベクトルの方に統計をバイアスさせることによって達成できる。この中間点は、この配置が精細なリソグラフィおよび精密なアラインメントを必要としない限りにおいて、完全にランダムなものから若干ランダムに配置されたものまで、全てを網羅することを意図する「擬似ランダム(pseudo-random)」という用語で本開示において包含される。
【００１５】
スタットセル３５に格納されたデータ・ビットを読み出すためには、２つのパターンＭとＺ35との間の類似性の程度を単純に測定する。これを行う一つの方法は、Ｚ35およびＭのスカラ積(scalar product)を閾値設定(threshold)する。例えば、Ｚ35をＭに加算すると、この新たなＭ’は、加算を行わない場合（すなわち、データ・ビット＝０）よりも、Ｚ35により類似する（すなわち、データ・ビット＝１）。
【００１６】
スタットセル３５に「１」データ・ビットを書き込むためには、Ｚ35をＭに単純に加算する。同様に、スタットセル３６に「１」データ・ビットを書き込むためには、Ｚ36をＭに単純に加算する。なお、Ｚ35およびＺ36は同じＭに加算されることに留意されたい。ほぼゼロの相関は、スタットセル３５および３６におけるデータ・ビットを分離・独立させる。
【００１７】
実質的には、スタットセルの独立性は、Ｚ35をＭに加算することは、Ｍにおける要素のうち特定のｓｕｂｓｅｔ1に＋１を加算し、またＭにおける要素のうち残りの特定のｓｕｂｓｅｔ2から１を減算するために生じる。ここで、Ｚ36を同じＭに加算することは、ｓｕｂｓｅｔ1から減算するのと同じだけ加算する。ｓｕｂｓｅｔ2についても同様である。この正味効果は、ゼロである。スタットセル３５内のデータ・ビットが読み戻される、あるいはリコールされると（すなわち、ＭがＺ35でプローブされる）、パターン類似性測定は実質的に変化しない。従って、スタットセル３６に書き込んでも、スタットセル３５内のデータを乱さない。なお、この独立性は、優れたエラー耐性を得るためには、高い次元（この例では、１０，０００）の擬似ランダム・ベクトルを必要とすることに留意されたい。
【００１８】
図３を参照して、本発明による量子ランダム・アドレス・メモリ装置１０の簡略等角投影図を示す。図３は図２の簡略ブロック図形式に示した装置の特定の実施例（大幅に簡略された）を示すので、同様な構成要素は同様な参照番号が付されている。図３の装置１０は、この説明の目的のために極めて簡略化して示されており、この図面は本発明をいかなる上でも制限することを意図しないことは当業者に理解されよう。装置１０は、８つアドレス・ポートＡ0〜Ａ7（そのうち４つのみを図示）を含み、これらのアドレス・ポートは正方形の金属パッド１１〜１３として図示され、それぞれは（一例としてのみ）ＣＭＯＳバッファを介して外部端子に結合される。当業者に理解されるように、８つのアドレス・ポートの結果、バイナリ・システムであると想定すると、２５６個の可能な入力アドレスが得られる。（なお、Ａ0〜Ａ7および−Ａ0〜−Ａ7によって構成される１６個のポートが好ましいが、これでもちょうど２５６個の可能なアドレス・ポートが得られることに留意されたい。）
さらに装置１０は、本実施例では圧電層(piezoelectric layer)２１であるリードアウト機構上に支持された複数のナノメモリ素子２０を含む。ナノメモリ素子２０は、ポリマ分子，量子ドット，磁気トネリング接合(magnetic tunneling junctions)、抵抗器(resistors)などを含む、さまざまなデバイスのうちのいずれでもよい。ナノメモリ素子２０の擬似ランダム製造および配置は、材料の被着を伴うが、精細なリソグラフィ，精細なアラインメントなどを必要としない、比較的簡単なプロセスである。ナノメモリ素子２０の製造プロセスの例について、以下でさらに詳しく説明する。
【００１９】
ミキサ素子２５は、アドレス・ポートＡ0〜Ａ7を高次元の複数のナノメモリ素子２０に結合するために内蔵される。ミキサ２５は、自己アセンブル型導電性ポリマ鎖(self-assembled conductive polymer chains)，ナノダイオード(nano-diodes)など、擬似ランダムに配置された非線形導電性素子である。一般に、ミキサ素子２５は、リソグラフィを必要とせずに、アドレスＡの各対について１０，０００個の端子にて実質的に非相関のエネルギ・パターン（例えば、電荷）が得られる任意の従来のプロセスによって製造される。ここで、各ナノメモリ素子２０はアドレス・ポートＡ0〜Ａ7のうちの一つまたはそれ以上に必ずしも接続されないことを理解されたい。高次元の複数のナノメモリ素子２０が低次元の複数のアドレス・ポートＡ0〜Ａ7に接続されることのみ必要とする。さらに、高次元の複数および低次元の複数(high and low dimensional pluralities)とは、高次元の複数のナノメモリ素子２０が、低次元の複数のアドレス・ポートＡ0〜Ａ7よりも、実質的にエラーのないメモリ読み出しが得られる数だけ大きくなるように定められる。数学解析および広範な試験によって、この数は少なくとも４０であることが判明しているが、より低い精度や、より大きなエラー耐性を必要とする特定の用途の場合や、製造時により高い制御／精度が行使される場合には、より小さな数を利用してもよい。例えば、ある用途では自己補正回路(self correcting circuits)を含むことができ、この場合、メモリ・リコールにおけるより多くのエラーを許容できる。２５６個の可能なアドレスを有する上記の例の場合、ナノメモリ素子２０とミキサ素子２５との間の接続の数は、少なくとも４０ｘ２５６、すなわち約１０，０００となる。装置１０における可能なアドレスの数として、ナノメモリ素子２０とアドレス・ポートＡ0〜Ａ7との間の接続の数の少なくとも４０倍を利用することにより、データ・リコールにおいて出力ビット・エラーが生じずに、接続において最大２０％のエラーが発生することがある。
【００２０】
図３に示す特定の実施例では、リードアウト機構は圧電層２１を含み、この圧電層２１は、アドレス・ポートＡ0〜Ａ7に印加される各アドレスについてデータ・ビット出力を与えるために装着された出力ポート２２を有する。リードアウト機構として圧電層２１を利用する実施例では、データ・ビット出力は、ミキサ素子端子と、アドレス指定されたナノメモリ素子２０と、圧電層２１との相互作用によって出力ポート２２にて生成された電圧パルスの形式である。圧電層リードアウト機構の動作および構造に関する更なる情報については、本明細書と同じ日付に出願され、本譲受人に譲渡された弁理士文書番号ＣＲ９８−０９１号である同時係属出願 "Quantum Random Address Memory with Piezo Layer Readout"を参照されたい。
【００２１】
ここで図４を参照して、本発明による、概して参照番号３０と記された、量子ランダム・アドレス・メモリ装置の別の実施例の簡略等角投影・部分的概略図を示す。装置３０は、Ａ0〜Ａ3およびそれぞれの逆数(invert)と記された、８つのアドレス・ポートを含む。本実施例では、アドレス・ポートは８つの平行に離間した導電性ストリップ３１によって表され、一つのストリップが各アドレス・ポートを表している。本実施例では擬似ランダムに配置された自己アセンブル型非線形ポリマ分子３２（便宜上，ダイオードとして概略的に示される）である複数のミキサ素子は、アドレス・ポート３１に結合された一端を有する。一般に、以下で説明するように、ポリマ分子３２は一方の表面上に配置された層導電性ストリップ３１に形成され、各ストリップ３１は擬似ランダム数のポリマ分子３２に擬似ランダムに接続される。
【００２２】
離間した電気導体３３，３４の対は、平行に離間したストリップ３１を横断するように、ポリマ分子３２の上に（層の対置側に）配置され、各電気導体３３，３４は、複数の分子３２の異なるほぼ半分に結合される。以下で明らかになるように、ポリマ分子３２は、ミキサ素子だけでなくメモリ素子も含むことができ、この特定の実施例では、ポリマ分子３２はミキサ素子のみを形成し、メモリ素子は個別に形成される。
【００２３】
絶縁層３７は導体３３，３４上に配置され、導電層３８は絶縁層３７上に配置される。本実施例では擬似ランダムに配置された磁気トネリング・ナノ接合(magnetic tunneling nano-junctions)４０である複数のナノメモリ素子は、層３８上に配置される。離間した電気導体４１，４２の対は、平行に離間したストリップ３１（概して導体３３，３４の上にある）を横断するように、磁気トネリング・ナノ接合４０の上に配置され、各電気導体４１，４２は複数のナノ接合４０の異なるほぼ半分に結合される。導体４１，４２は、信号ＲpおよびＲnをそれぞれ与えるように接続され、これらの信号は、合成されると（Ｒp−Ｒn）、データ・ビット出力となる。一般に、導体３３，４１は、装置１０の「ｐ」セクションを画定し、導体３４，４２は「ｎ」セクションを画定する。なお、図４に示すどの構造も、おそらくはストリップ３１および電気導体３３，３４，４１，４２を除いて、リソグラフィを必要としないことを留意されたい。
【００２４】
各磁気トネリング・ナノ接合４０は、障壁(barrier)として機能する極めて薄い非磁気・非導電性層によって分離された一対の磁気層を含む。また、各磁気トネリング・ナノ接合４０は、一方の磁気層が層３８の上に配置され、また他方の磁気層が導体４１または４２のうちの一つの上に配置されるように、層３８と導体４１または４２のいずれかとの間にはさまれる。適切な電圧が印加されると、担体(carriers)は一方の磁気層から他方の磁気層に障壁層を介してトネリングする。各磁気トネリング・ナノ接合４０は、電気的には抵抗として現れ、この抵抗の量は、２つの磁気層のそれぞれにおける磁気ベクトルの位置によって決定される。ナノ接合における磁気ベクトルが同じ方向に向いている（平行である）場合、抵抗は最小となり、またベクトルが反対方向に向いている（逆平行である）場合には、抵抗は最大となる。従って、各ナノ接合における磁気ベクトルを設定することによって、「１」または「０」（低抵抗または高抵抗によって表される）を格納できる。磁気トネリング・ナノ接合の動作および構造に関する更なる情報については、本明細書と同じ日付に出願され、本譲受人に譲渡された弁理士文書番号ＣＲ９８−０９２号である同時係属出願 "Quantum Random Address Memory with Magnetic Tunneling Nano-Junctions"を参照されたい。
【００２５】
装置３０の動作時に、導体３３は、（「ｐ」セクションを修正することによって）「１」をメモリに書き込むために、スイッチ５０を介して接地でき、また導体３４は、（「ｎ」セクションを修正することによって）「０」をメモリに書き込むために、スイッチ５１を介して接地できる。例えば、スイッチ５０が閉じると、導体３３は接地される。導体３３に接続されたポリマ分子３２は、ストリップ３１に印加された信号に従って、導体３３に電流（矢印５２によって表される）を生成し、これは最寄りの磁気トネリング・ナノ接合４０における磁気ベクトルを修正するフィールドを生じる。格納された情報を読み出す場合、信号が導電層３８に印加され、導体４１，４２においてＲp−Ｒnとして読み出される。この場合も、ポリマ分子３２の数および磁気トネリング・ナノ接合４０の数は、各ストリップ３１に印加されるライト信号がポリマ分子３２および磁気トネリング・ナノ接合４０の実質的に異なるグループに影響を及ぼすことを保証するのに十分大きいことを理解されたい。
【００２６】
ここで図５を参照して、図４に示す量子ランダム・アドレス・メモリ装置の大幅に簡略化した概略図を示す。図５の概略図は、図４の装置３０の理解を助けることを意図するものであり、この装置の厳密な表現を意図するものではない。簡略にするため、便宜上、個別にＡ0，−Ａ0，Ａ1，−Ａ1と記された４つの導電性ストリップ３１は、アドレス・ポートとして示されている。（なお、マイナス符号、例えば、−Ａ0は、対の信号、すなわち、Ａ0の負数，逆数または補数を表すことを理解されたい。）また、ミキサ素子を表す複数のポリマ分子３２（概略的にダイオードとして表される）それぞれは、以下で理解されるように、アドレス指定を説明する上で簡単にするため、ストリップ３１の一つに接続された一端（アノード）を有する。ミキサ素子の異なる接続をさらに強調するため、異なるポリマ分子（ダイオード）は各ストリップ３１に接続される。ポリマ分子３２を含むミキサは、図５において複数のミキサ・リード線(mixer leads)３９によって表される出力（例えば、図３で説明した１０，０００個の端子）を有する。各ミキサ・リード線３９は、関連抵抗器４０を介して電源４１の負側に接続される。（なお、当業者であれば、交流リターン経路と容易に置換できよう。）電源４１の正側は、ストリップ３１へのアドレス（１または０）の印加を表す一対の二位置スイッチ(two position switch)４２，４３のアームに接続される。複数のナノメモリ素子４５は、それぞれが複数のミキサ・リード線３９の一つに接続された一端を有する抵抗器として概略的に示される。この簡略化概略図では、第１データ出力ポートＶ1は、一対の出力リード線４６によって表され、第２データ出力ポートＶ2は、一対の出力リード線４７によって表される。各ナノメモリ素子（抵抗器４５）の反対端部は、出力リード線４６の対の一方および／または出力リード線４７の対の一方に接続される。抵抗器４５の抵抗値はＭベクトルを形成する。
【００２７】
本実施例では、動作を簡単に示すために、スイッチ４２，４３の対はストリップ３１および電源４１の選択された対の間で回路を完成するために接続される。スイッチ４２は、第１位置にて正電圧をＡ1に印加し、第２位置にて−Ａ1に印加する。スイッチ４３は、第１位置にて正電圧をＡ0に印加し、第２位置にて−Ａ0に印加する。それぞれの場合で、正電圧はポリマ分子３２の異なるセットのアノードに印加され、１または０を表す。電源４１の負側は、関連抵抗器４０を介して各ミキサ・リード線３９に接続され、この表現のために回路を完成する。
【００２８】
特に図６を参照して、テスト回路に結合された、擬似ランダムに配置された自己アセンブル型非線形ポリマ分子の層３５の簡略等角投影図を示す。図４に示す構成要素と同様な構成要素は、これらの図面の相関を理解するのを助けるために同様な参照番号が付されている。また、図６のテスト回路は、適切な自己アセンブル型非線形ポリマ分子３２を選択する際に利用できる一つの特定の方法として図説されていることを理解されたい。さらに、このテストを実証する目的のために、自己アセンブル型非線形ポリマ分子３２は、それぞれミキサ素子およびメモリ素子として機能する非線形特性および適応特性を有する。本発明の目的を提供するために利用できる文字通り無数の異なる分子が存在することが当業者に理解されるが、自己アセンブル型非線形ポリマ分子３２として利用できる典型的な材料の一つの特定の例はポリアセチレンである。他の材料および実施例については、以下で説明する。
【００２９】
図説の便宜上、２つのアドレス・ストリップ３１（Ａ1およびＡ0）のみを示している。離間した電気導体３３，３４は、平行に離間したストリップ３１を横断するように、層３５の上に配置され、各電気導体３３，３４は層３５における複数のポリマ分子３２の異なるほぼ半分に結合される。二位置スイッチ１００の可動アームは、アドレス入力Ａ0に接続され、スイッチ１００のコンタクトは、本実施例では一対のバッテリ１０１として示される＋１ボルトおよび−１ボルト電源にそれぞれ接続される。電気導体３３は、負荷抵抗器１０３を介してグランドに接続され、出力信号は端子Ｖpに現れる。スイッチ１０４は、負荷抵抗器１０３両端で並列接続され、閉位置にてライト・スイッチとして機能する。第２の二位置スイッチ１０５の可動アームはアドレス入力Ａ1に接続され、スイッチ１０５のコンタクトは、バッテリ１０１の＋１ボルトおよび−１ボルトに接続される。電気導体３４は、負荷抵抗器１０６を介してグランドに接続され、出力信号は端子Ｖnに現れる。スイッチ１０７は、負荷抵抗器１０６両端で並列接続され、閉位置にてライト・スイッチとして機能する。
【００３０】
さらに図７を参照して、図６に示す構造の電気動作を表す簡略グラフを示す。図７のグラフは、層３５における自己アセンブル型非線形ポリマ分子３２の適応特性を示すこと意図するものであり、特定の自己アセンブル型非線形ポリマ分子３２の典型的な動作を示すためのものである。縦軸は、出力信号Ｖp−Ｖnを表し、横軸より上の領域は正電圧（＋０．１ボルトまで）を表し、横軸より下の領域は負電圧（−０．１ボルトまで）を表す。横軸は、利用可能なアドレスを表し、本実施例では、以下のアドレスを含む：負信号が両方の入力Ａ0およびＡ1に印加される、「０」アドレス；負信号がＡ1に印加され、正信号がＡ0に印加される、「１」アドレス；正信号Ａ1に印加され、負信号がＡ0に印加される、「２」アドレス；および正信号が両方の入力Ａ0およびＡ1に印加される、「３」アドレス。
【００３１】
バルク消去信号の直後、あるいは任意のライト信号を層３５に印加する前に、ドット１１０，１１１，１１２，１１３によって表される各自己アセンブル型非線形ポリマ分子３２は、横軸上に配置される、すなわち、電圧はゼロであり、データは格納されない。スイッチ１０４または１０７（図６参照）のいずれかを閉じることによって、スイッチ１００および１０５によって印加された電圧は、層３５の自己アセンブル型非線形ポリマ分子３２にデータを書き込むのに十分な電流を与える。スイッチ１０４またはスイッチ１０７を閉じることの選択は、書き込まれるデータ（「０」または「１」）を決定する。本実施例では、この説明に限り、以下のとおりとする：「０」アドレスが印加されると、ドット１１０によって表される自己アセンブル型非線形ポリマ分子３２は位置１１０’、すなわち、負の電圧出力Ｖp−Ｖnに適応する；「１」アドレスが印加されると、ドット１１１によって表される自己アセンブル型非線形ポリマ分子３２は位置１１１’、すなわち、正の電圧出力Ｖp−Ｖnに適応する；「２」アドレスが印加されると、ドット１１２によって表される自己アセンブル型非線形ポリマ分子３２は位置１１２’、すなわち、負の電圧出力Ｖp−Ｖnに適応する；「３」アドレスが印加されると、ドット１１３によって表される自己アセンブル型非線形ポリマ分子３２は位置１１３’、すなわち、正の電圧出力Ｖp−Ｖnに適応する。ここで、図７のグラフによって示される結果は所望の結果であって、実際の結果は用いられる特定の材料に応じて変化することを理解されたい。さらに、選択された目的に適した材料を得るために、多様な自己アセンブル型非線形ポリマ分子を容易に試験できることは当業者に明白であろう。
【００３２】
特に図８を参照して、本発明による、概して参照番号６０と記される、量子ランダム・アドレス・メモリ装置の別の実施例の簡略等角投影・部分的概略図を示す。装置６０は、Ａ0〜Ａ3およびそれぞれの逆数または反数（−Ａ0〜−Ａ3）と記された８つのアドレス・ポートを含む。本実施例では、アドレス・ポートは８つの平行に離間した導電性ストリップ６１によって表され、一つのストリップが各アドレス・ポートを表す。本実施例では誘電材料の層に配置され、かつ概略的にダイオードとして表される、擬似ランダムに配置された自己アセンブル型非線形ポリマ分子６２である、複数の（概して数千の）ミキサ素子それぞれは、アドレス・ポート６１に結合された一端（本実施例では、アノードとして表される）を有する。
【００３３】
複数の（概して数千の）擬似ランダムに配置されるが、概して平行に配向された導電性ポリマ分子６３（便宜上、薄い誘電層に形成される）は、平行に離間したストリップ６１を横断するように、非線形ポリマ分子６２上に配置され、個別の導体は異なる非線形ポリマ分子もしくは非線形ポリマ分子６２のグループに（カソードに）擬似ランダムに結合される。導電性ポリマ分子６３は、例えば、溶液中に懸濁され、かつ固体層を形成するために溶液の乾燥中に磁力または電気力(electric force)によって配向された導電性ポリマを含め、さまざまな異なる方法にて形成・配置できる。
【００３４】
本実施例では、擬似ランダムに配置された適応型抵抗器(pseudo-randomly placed adaptive resistors)として示される適応型ポリマ分子を含む、複数の（概して数千の）ナノメモリ素子は、異なる導電性ポリマ分子または導電性ポリマ分子６３のグループによって擬似ランダムに結合されるように、誘電材料層内および導電性ポリマ分子６３を含有する層上に配置される。従って、導電性ポリマ分子６３は、一般に一つまたはそれ以上の非線形ポリマ分子６２を一つまたはそれ以上の適応型ポリマ分子７０に擬似ランダムに結合する。本明細書では、適応型ポリマ分子７０はナノメモリ素子として示されているが、磁気トネリング・ナノ接合，量子ドットなどを含め、他の素子も利用できることを理解されたい。適応型ポリマ分子７０は、上で説明したように製造でき、あるいは、代わりに、例えば、１９８８年２月１６日に発行された米国特許 "Circuit Utilizing Resistors Trimmed by Metal Migration"において説明されている方法によって製造された適応型抵抗器を含んでもよい。さらに、非線形ポリマ分子６２，導電性ポリマ分子６３および適応型ポリマ分子７０は、多くの場合、単一ポリマ分子または分子のグループに統合できる。
【００３５】
一対の離間した電気導体７１，７２は、導電性ポリマ分子６３と平行するように（すなわち、アドレスＡビットの組合せからの影響を完全に混合するように配置される）、また平行に離間したストリップ６１を横断するように、適応型ポリマ分子７０上に配置され、各電気導体７１，７２は、複数の適応型ポリマ分子７０の異なるほぼ半分に結合される（すなわち、差分出力の２つの本質的にバランスの取れた半分を与えるように配置される）。導体７１，７２は、信号ＶpおよびＶnをそれぞれ与えるように接続され、これらの信号は、合成されると（Ｖp−Ｖn）、データ・ビット出力となる。一般に、導体７１は装置６０の「ｐ」セクションを画定し、導体７２は「ｎ」セクションを画定する。なお、図８に示すどの構造も、おそらくはストリップ６１および電気導体７１，７２を除いて、リソグラフィを必要としないことを留意されたい。
【００３６】
ここで図９を参照して、図８に示す量子ランダム・アドレス・メモリ装置の大幅に簡略化した概略図を示す。図９の概略図は、図８の装置６０の理解を助けることを意図するものであり、この装置の厳密な表現を意図するものではない。本明細書ではダイオードとして表される複数の非線形ポリマ分子６２それぞれは、ストリップ６１の一つに接続されたアノードと、ミキサ素子を表すために複数の導電性ポリマ分子６３の一つに接続されたカソードとを有する。本明細書では適応型抵抗器として表される複数の適応型ポリマ分子７０それぞれは、導体７１または導体７２のいずれかに接続された第１端部と、導電性ポリマ分子６３の一つに接続された第２端部とを有する。この説明の便宜上、導電性ポリマ分子６３は、装置の長さに延在する単一の線として示されているが、これらの線および図示の接続は、長さおよび位置について概して擬似ランダムであることを理解されたい。また、この説明の便宜上、各導電性ポリマ分子６３は適応型ポリマ分子７０を介して各導体７１，７２に接続されて示されている。ただし、これらの接続は概して擬似ランダムであり、非線形ポリマ分子６２へのゼロ接続および／または一部の導電性ポリマ分子６３について、適応型ポリマ分子７０から複数の非線形ポリマ分子６２および／または一部の導電性ポリマ分子６３について適応型ポリマ分子７０まで、これが暗示する全ての接続が可能である。
【００３７】
本実施例において、動作を簡単に図示するために、各ストリップ６１は８つのＦＥＴ７５のうちの一つのソース・ドレインによって電圧源Ｖddに接続される。ＦＥＴ７５のうち選択されたＦＥＴを起動するために、一つの入力Ａ0〜Ａ3およびその補数がＦＥＴ７５の各ゲートに印加される。１６個のアドレスのうち任意の選択された一つにおいてメモリに論理「０」を書き込む場合、この選択されたアドレスは活性化され、導体７１はＦＥＴ７６のソース・ドレインを介して電圧源Ｖssに接続され、またパルスは、パルス幅だけＦＥＴ７６をオンするために、ＦＥＴ７６のゲートに印加される。１６個のアドレスのうち任意の選択された一つにおいてメモリに論理「１」を書き込む場合、この選択されたアドレスは活性化され、導体７２はＦＥＴ７７のソース・ドレインを介して電圧源Ｖssに接続され、またパルスは、パルス幅だけＦＥＴ７７をオンするために、ＦＥＴ７７のゲートに印加される。従って、論理「０」を書き込む場合、電流はＶddから、概して複数の選択されたＦＥＴ７５，選択されたＦＥＴ７５に接続された特定のストリップ６１を介して流れ、また非線形ポリマ分子６２，導電性ポリマ分子６３および適応型ポリマ分子７０の接続によって、全ての完成した回路から導体７１に流れ、またＦＥＴ７６を介してＶssに流れる。同様に、論理「１」を書き込む場合、電流はＶddから、概して複数の選択されたＦＥＴ７５，選択されたＦＥＴ７５に接続された特定のストリップ６１を介して流れ、また非線形ポリマ分子６２，導電性ポリマ分子６３および適応型ポリマ分子７０の接続によって、全ての完成した回路から導体７２に流れ、またＦＥＴ７７を介してＶssに流れる。ライト回路によって生成される電流の流れは、形成された電流経路が他の可能な電流経路に比べてリード動作中に支配的となるように、（図７に関連して説明したように）適応型ポリマ分子７０を調整する。
【００３８】
リード回路は一対のＦＥＴ８０を含み、各ＦＥＴ８０は導体７１，７２のうち一方をソース・ドレインを介して電圧源Ｖssに接続し、両方はゲート上の正「リード」パルスによって活性化される。さらに、リード回路は、対置する入力と一つのビット出力８３として接続された導体７１，７２を有する、概して参照番号８２と記された、差動増幅比較器回路(differential amplifier comparator circuit)を含む。この特定の実施例では、図９の装置６０は、ワンタイム・フィールド・プログラマブルＲＯＭ(one-time-field-programmable-ROM)として動作するように接続される。さらに、アドレスＡ0〜Ａ3およびその補数が示されているが、１６個のメモリ番地が可能である。ここで、この小さなメモリ容量は図面およびそれに伴う説明を簡単にするために用いられているに過ぎないことを理解されたい。データ出力ポート８３は１ビット幅であり、そのため、１６ｘ１のメモリとなる。本説明を単純に拡張することによって、多重ビット幅ポートが可能である。
【００３９】
ストリップ６１，非線形ポリマ分子６２，導電性ポリマ分子６３および適応型ポリマ分子７０のコンタクト端部以外の全ての周りの破線８５は、その内部の全ての構成要素が自己組織型(self-organized)ナノメートル・サイズの要素であることを示す。特に、破線８５内ではトランジスタまたは他のパターニングしたデバイスを必要としないことを留意されたい。破線８５の外側の全てのトランジスタおよび回路を製造するために、通常の０．５マイクロメートルＣＭＯＳ技術を利用できる。また、通常の０．５マイクロメートルＣＭＯＳ外部回路（図示せず）も、アドレス・ライン（Ａ0〜Ａ3およびその補数）およびライト制御ラインを駆動し、データ出力ポート８３上の論理レベルを読むことによって、装置６０とインタフェースすることができる。外部回路はアドレスＡを印加し、これにより多くの小電流（のほとんど）は適応型メモリ素子ＭnおよびＭpの特定のサブセット内に流れ、最終的にＶssに流れる。この特定のサブセットは、接合および適応型素子の擬似ランダム配置によって初期決定されるが、大きな擬似ランダム数の統計のため、たった一つのアドレスＡiと固有に関連付けられる。さらに、一つのアドレスにデータを書き込むことは、これもまた大きな擬似ランダム（非相関）数の統計のため、別のアドレスにてデータ・ビット・エラーを生じさせることはない。
【００４０】
数千の適応型ナノ抵抗器７０は、（特定のアドレスＡiの印加と一致して）データが装置６０に書き込まれるときに、抵抗値を変更する。適応型ポリマ分子７０は、ヘビアン・ライク(Hebbian-like)な学習ルールに従うという点で、ちょっとした人工ニューラル・ネットワーク・シナプス(artificial neural network synapses)のようである（すなわち、適応型ポリマ分子７０は、そこに流れる電流が固定閾値を越えると、自己の抵抗を低下させる）。あるいは、可逆伝導性変化(reversible conductance changes)も利用できることを留意されたい。データを装置６０に書き込む場合、電流は固定閾値を超えることが許され、それにより適応型ポリマ分子７０は抵抗値を変更することができる。外部回路はアドレスＡiを印加し、それにより多くの小電流（のほどんど）は適応型ポリマ分子７０の特定のサブセットＭnおよびＭp内に流れ、最終的にライト・トランジスタ７６または７７のいずれかを介してＶssに流れる。この特定の実施例では、論理「１」が書き込まれる場合、適応型ポリマ分子７０のＭpセット（導体７２）により多くの電流が流れ、それにより抵抗値を低下させる。
【００４１】
装置６０からデータを読み出す場合、電流は固定閾値より十分小さい値に制限され、それにより適応型ポリマ分子７０が抵抗値を変更することを許さない。外部回路はアドレスＡiを印加し、それにより多くの小電流（のほどんど）は適応型ポリマ分子７０（メモリ素子）の特定のサブセットＭnおよびＭp内に流れ、最終的にＶssに流れる。ＭnおよびＭp適応型ポリマ分子７０セットの間の電流差は、比較器回路８２によって飽和まで増幅され、データ・ビット出力信号となる。より多くの電流がＭnに流れると、データ・ビットは論理「１」として読み出される。それ以外の場合は、論理「０」である。
【００４２】
ここで図１０を参照して、ファイバ１２１上に形成された非線形適応型分子１２０簡略拡大等角投影図を示す。ファイバ１２１は、アルミニウム，導電性ポリマ分子など、任意の従来の導電性あるい導電性被覆ファイバである。分子１２０は自己アセンブル型分子であり、それぞれは、本実施例ではアルミニウムであるファイバ１２１に結合する第１組成１２２を有する。一方の組成１２２はファイバ１２１とともにダイオード（非線形接続）を形成し、あるいは第２組成１２３は組成１２２とともにダイオード（非線形接続）を形成する。尾(tail)または終端組成１２４は、各分子１２０を完成する。分子が接着したファイバの大きなグループは、擬似ランダム接続がファイバと分子との間で生じて、上記のミキサ／メモリ特徴が得られるように、層または液内に含有される。ほとんどのポリマは、比較的弱い結合に対する強大なクーロン力(Coulomb force)に起因する過剰な電流（あるいは他の電気特性）の影響下で自己の導電率またはキャパシタンスを変えるので、分子１２０は、図１１に示すように、非線形特性および適応特性の両方を含むように容易に加工できる。データを装置に書き込む場合、電流は固定閾値を超えることが許され、それにより適応型分子は抵抗値を変更する。データを装置から読み出す場合、電流は固定閾値よりも十分低い値に制限され、それにより適応型ポリマ分子は抵抗値を変えることが許されない。
【００４３】
図１２を参照して、図１０の構造のための簡略製造プロセスを示す。連続したファイバ１２０を有する供給リール１２５が設けられる。ファイバ１２０は、表面から異物，酸化物などを洗浄するための第１タンク１２６を通過する。次に、クリーン・ファイバは、液中に自己アセンブル型分子を含有するタンク１２７を通過する。次に、その上に自己アセンブル分子を有するファイバ１２０は、自己アセンブル型分子を固定する硬化剤(hardener)のタンク１２８を通過する。自己アセンブル型分子が固定されたファイバ１２０は、更なる処理のために保存することができ、あるいはアドレスおよび出力ノードまたはポートを与える容器（図示せず）に直接投入できる。
【００４４】
ここで図１３を参照して、本明細書に開示される量子ランダム・アドレス・メモリ装置で用いるための、概して参照番号１４０と記される、半導体構造の簡略拡大等角投影図を示す。構造１４０は、駆動回路，タイミング回路および量子ランダム・アドレス・メモリ装置が用いられる装置に含まれる任意の他の集積可能な回路のために、ＣＭＯＳ回路などの半導体回路１４２を設けた、基板１４１を含む。複数のエピタキシャル層１４５は、半導体回路１４２上に形成され、コンタクト・ウェル１５０は、量子ランダム・アドレス・メモリ装置を組み込むためにエピタキシャル層１４５に画定される。
【００４５】
さらに図１４を参照して、大きく拡大された非線形および／または適応型分子１５１を示し、この分子１５１は半導体構造１４０のコンタクト・ウェル１５０内に内蔵するために設計されている。分子１５１は、半導体構造１４０用およびコンタクト・ウェル１５０を画定するエピタキシャル層１４５とのコンタクト用に特に設計されている。この特定の実施例では、金など、ある種のコンタクト材料の薄層１５２は、コンタクト・ウェル１５０の下面に被着され、層１５２と電気的かつ物理的コンタクトを形成するために特に選択された第１導電性原子または組成１５３は、層１５２上に被着される。ここで、層１５２は複数の離間したアドレス・ストリップとして、あるいは前述の離間した電気導体の対などの出力ノードとして形成でき（例えば、図６のアドレス・ストリップ３１または離間した電気導体３３，３４を参照）、あるいは単純に、アドレスおよび出力ノードがエピタキシャル層１４６に形成された共通の接続でもよい。
【００４６】
複数の主鎖原子(backbone atoms)１５５は導電性原子１５３上に配置され、導電性第１ノード原子１５６はその上に配置される。導電性アドレス原子１５７は、第１ノード原子１５６と、隣接分子１５１の第１ノード原子１５６とに結合される。別の主鎖原子１５５および導電性第２ノード原子１５８が追加され、導電性アドレス原子１５７の次の層は第２ノード原子１５８に結合される。別の主鎖原子１５５および導電性第３ノード原子１５９が追加され、導電性アドレス原子１５７の次の層は第３ノード原子１５９に結合される。分離用原子(insulating atoms)１５４は、アドレス原子１５７とノード原子１５６，１５８，１５９との間に入り、アドレス電流を主鎖電流から分離する。このプロセスは、所望のアドレス・ノードの数に必要なだけ繰り返され、各分子１５１は一つまたはそれ以上の主鎖原子１５５および尾原子(tail atom)１６０で終端される。尾原子は、自己アセンブリを促進するために含まれる。一般に、第１，第２および第３ノード原子１５６，１５８，１５９は、負電圧または正電圧が対応するノードに印加されるときに導通するように（自己アセンブリによって）擬似ランダムに選択される。すなわち、任意のアドレスＡにより、図１４の分子１５１のサブセットを介して高導電率を生じさせ、図１５および図１６におけるメモリ素子１６２，１６２の対応するサブセットに対するアクセスを許す。
【００４７】
あるいは、第１，第２および第３ノード原子１５６，１５８，１５９は、有意な電圧（例えば、１ボルト）が対応するノードに印加されるときに導通あるいは導通しないように（自己アセンブリによって）擬似ランダムに選択される。（この場合、０および１コーディングを利用して、Ａjおよび−Ａjの両方を各アドレス・ビットについて供給しなければならない。）すなわち、任意のアドレスＡにより、図１４の分子１５１の不規則に分散したサブセットを介して高導電率を生じさせ、図１５および図１６におけるメモリ素子１６２，１６２の対応するサブセットに対するアクセスを許す。なお、この実施例では、各分子１５１は完全なアドレス・デコードを行うことができ、その結果、完全に非相関かつ独立したメモリ・スタットセル独立性が得られる。
【００４８】
さらに図１５を参照して、分子１５１の典型的な有機構造の特定の例を示す。図１５で用いられる参照番号は、対応および理解を促すために、同様な構成要素については図１４で用いられる参照番号と同様である。この例において、主鎖原子１５５は全て炭素鎖に含まれる。第１，第２および第３ノード原子１５６，１５８，１５９は炭素原子であり、追加の原子（ｘｘｎまたはｘｘｐ）は所望の伝導性を形成するために結合されている。第１，第２および第３などのノード原子は、隣接分子１５１上の同一ノード・レベルに電子伝導性を与える。また、ノード原子は、アドレス・ビットの形式でアドレス・ノードに印加される電圧に応じて、主鎖に沿った電流を切り換える（すなわち、中断(interrupt)あるいは中断しない）。この場合、ｘｘｐ部分について、正電圧は主鎖のこの部分上の導通を可能にし、ｘｘｎ部分について、負電圧は主鎖のこの部分上の導通を可能にする。
【００４９】
図１５に示す特定の例では、頭グループおよび尾グループは図示されていないが、自己アセンブル分子の技術分野の当業者であれば理解されよう。また、第１導電性原子１６２は、ｘｘｔｒａｐが結合されて示されている。ｘｘｔｒａｐ部分は、適応部分またはメモリ素子として機能する電荷トラップまたは分子再構成(molecule reconfiguration)を表す。従って、図１５に示す分子１５１は、ミキサ素子およびメモリ素子の両方与えるように、非線形特性および適応特性の両方を含むが、特定の用途では、これらの特性のそれぞれについて個別の分子を設けることができることを理解されたい。分子１５１のさまざまな部分の導電特性または非導電特性は、図１６において模式的に示されており、ここで各ノード原子１５６，１５８，１５９は、同様な参照番号が付された開または閉の電気スイッチによって表され、ｘｘｔｒａｐ結合がある第１導電性原子１６２は、同様な参照番号が付されたキャパシタによって表される。
【００５０】
ここで図１７を参照して、図１４の分子の簡略製造プロセスを示す。コンタクト・ウェル１５０は、順番に配置された複数の材料層または材料層の積層(stack)を含んで示されている。積層の各層は、図１４で説明した分子の主鎖における原子の一つを与え、第１，第２および第３ノード原子１５６，１５８，１５９などを含む層は、導電性エピタキシャル層１４５（図１３を参照）に電気結合される。一般に、積層は、コンタクト・ウェル１５０内に不混和液を導入することによって形成され、この不混和液はその後ゲルまたは固体に変換される。この特定の実施例における積層は１ｃｍ3であり、１０15分子１５１を与える。複数の出力パッドｄ0〜ｄ127は積層の上面に形成され、各出力パッドは、異なる複数の分子１５１の尾グループと通信する。
【００５１】
さらに図１８を参照して、一つの出力パッドｄiおよびそれに結合された分子１５１の拡大等角投影概略図を示す。分子１５１におけるノード原子の各層は円柱によって表され、ノード原子間の主鎖原子１５５は、理解しやすいように省かれている。さらに、アドレス原子１５７は、導電性面またはアドレス・ノードＡ0〜Ａ7として表されている。ｘｘｔｒａｐ結合を有する導電性原子１６２は、接地されている導電性層１５２に接続された一方の端子と、主鎖を介して出力パッドｄiに接続された他方の端子とを有する蓄積キャパシタとして表される。この構造の動作時に、書き込みは、増幅器１７０によって表されるライト回路を介してライト信号を出力パッドｄiに印加することによって行われ、このライト信号は、分子１５１の主鎖に沿って、導電性原始１６２、導電性層１５２およびグランドに移動する。読み出しは、出力パッドｄiに結合された出力増幅器１７１を介して、逆方向で行われる。
【００５２】
従って、ミキサ素子，メモリ素子あるいはミキサ素子およびメモリ素子の両方について、量子ランダム・アドレス・メモリ装置においてポリマを利用できることが上記から理解されよう。上記の実施例では、ミキサとして、ポリマはアドレス電極（例えば、Ａ0、−Ａ0，Ａ1，−Ａ1．．．）から電位または電流を受け、これらのアドレス信号を導体または半導体分子主鎖を介して、擬似ランダム空間パターンにて、ナノメモリ素子（これら自体がポリマの一部でもよい）に流す。その間、これらの信号は、例えば、ソリトン遮断(soliton blocking)（ポリアセチレンで実証されるように）もしくはＦＥＴライクな電界効果（ピンチオフ(pinch-off)）を介して、非線形相互作用を受け、それによりミキサ動作を実行する。形状(geometry)は、ブロック薄層(block laminar)，同軸，ネスト型球状などを含め、さまざまな形をとることができる。他の例では、樹状(dendritic shaped)Ｖp，Ｖnデータ収集を具備する三次元円筒シンメトリ(3 dimensional cylindrical symmetry)量子ランダム・アドレス・メモリ装置であって、直径が図１９に示すように（最小体積にて）局所電流に適合する、量子ランダム・アドレス・メモリ装置や、樹状Ａ〜Ｚミキサを具備する三次元球状シンメトリ量子ランダム・アドレス・メモリ装置であって、直径が図２０に示すように（最小体積にて）局所電流に適合する、量子ランダム・アドレス・メモリ装置が含まれる。どの場合でも、ポリマは、寄生電流が最小となるように、選択・処理される。従って、ポリマにおける接続は等方性(isotropic)であるが、それでも非線形相互作用が可能である。候補ポリマとしては、ポリチオフェン(polythiophene)，ポニアニリン(polyaniline)，ポリピロール(polypyrrole)などがある。
【００５３】
ナノメモリ素子をポリマに含めると、ナノメモリ素子は適応型導体または適応型キャパシタとして機能する。多くの適応型機構は、特定のポリマ材料および動作モード（例えば、電流／電荷，ＡＣ／ＤＣ，など）に応じて可能である。例えば、十分に高い電流密度または電荷密度があれば、ほとんどの導体または半導体ポリマ分子は、比較的弱い結合に対する強大なクーロン力により、導電率またはキャパシタンスを変化させる。分子の電気導電機構がこれらの変化した結合によって変化することがありうる。一般に、ポリマ内の分子には、Ｚj（高次元擬似ランダム・パターン）およびＶpまたはＶnデータ・プログラミング入力の両方からの電気力に起因する比較的永久的な共形(conformal)（形状）または結合パターン変化が生じる。メモリ・スタットセルを分離させることに寄与する原理については、図２に関連して説明した。
【００５４】
例えば、アドレスＡ＝３５が印加されると、５百万の素子Ｚパターンの変化が生成され、これは５百万程度の近傍のメモリ素子（それぞれが一つまたはそれ以上の原子である）と相互作用する。書き込み中、この相互作用により、適応型素子の導電率値または容量性値の多数の変化が生じる。読み出し中、この相互作用により、Ｖp−Ｖn端子における差信号からデータ・ビットが得られる。
【００５５】
以上、リードおよび／またはライト動作のためにメモリ内の各ビットのクリティカルに配置された導体を介して個別アドレス指定を必要としない、新規で改善されたメモリを開示した。この新規で改善されたメモリは、製造するのが比較的簡単かつ安価で、サイズあるいは格納できるバイト数に対してほとんど上限がない。また、この新規で改善されたメモリは、製造性が高く、メモリ素子を製造するのにリソグラフィを必要とせず、しかも従来のメモリよりもはるかに小さい。
【００５６】
本発明の特定の実施例について図説してきたが、更なる修正および改善は当業者に想起される。従って、本発明は図示の特定の形式に制限されるものではなく、特許請求の範囲は本発明の精神および範囲から逸脱しないあらゆる修正を網羅するものとする。
【図面の簡単な説明】
【図１】  従来のフラッシュ・メモリの簡略ブロック図である。
【図２】  本発明による、各構成要素およびその動作を示す簡略ブロック図である。
【図３】  本発明による、量子ランダム・アドレス・メモリ装置の簡略等角投影図である。
【図４】  本発明による、量子ランダム・アドレス・メモリ装置の別の実施例の簡略等角投影・部分的概略図である。
【図５】  図４に示す量子ランダム・アドレス・メモリ装置の大幅に簡略化した概略図である。
【図６】  テスト回路に結合された、擬似ランダムに配置された自己アセンブル型非線形ポリマ分子の層の簡略等角投影図である。
【図７】  図６に示す構造の電気動作を表す簡略グラフである。
【図８】  本発明による、量子ランダム・アドレス・メモリ装置の別の実施例の簡略等角投影・部分的概略図である。
【図９】  図８に示す量子ランダム・アドレス・メモリ装置の大幅に簡略化した概略図である。
【図１０】  ファイバと、非線形および／または適応型分子を形成する分子の自己アセンブル型層の簡略拡大等角投影図である。
【図１１】  図１０の構造からの一つの分子を表す概略図である。
【図１２】  図１０の構造のための簡略製造プロセスである。
【図１３】  本明細書に開示される量子ランダム・アドレス・メモリ装置で用いるための半導体回路の簡略拡大等角投影図である。
【図１４】  図１３の構造のために設計された拡大分子を示す。
【図１５】  図１４の分子の典型的な有機構造を示す。
【図１６】  図１４からの分子を表す概略図である。
【図１７】  図１４の分子のための簡略製造プロセスを示す。
【図１８】  図１７に示す構造の一部の拡大等角投影概略図である。
【図１９】  本発明による、樹状データ収集を具備する円筒シンメトリ量子ランダム・アドレス・メモリ装置を示す。
【図２０】  本発明による、樹状データ収集を具備する球状シンメトリ量子ランダム・アドレス・メモリ装置を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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