(57)【特許請求の範囲】
【請求項１】
メモリセル領域に制御／ワードゲートおよび当該制御ゲートの側壁上のフローティングゲートを含む電気的にプログラム可能な読み出し専用デバイスを製造し、同じシリコン基板内のロジック領域に、関連するロジックゲートも製造する方法であって、
シリコン基板上(201)に、ゲートシリコン酸化膜(221，222)、導電性のゲートポリシリコン層(245)、シリコン酸化膜(231)、およびシリコンナイトライド層(232)を含む積層を提供し、
前記メモリセル領域内の前記制御／ワードゲートの寸法および前記ロジック領域内の前記ロジックゲートの寸法に合わせて、フォトレジスト(262)をマスクとして、前記シリコンナイトライド層(232)を前記シリコン酸化膜(231)まで垂直エッチングし、
前記シリコン酸化膜(231)および前記垂直エッチングされたシリコンナイトライド層(232)を覆うブロックアウトマスク(263)を、前記制御／ワードゲート領域の前記フローティングゲートが形成される側が被覆されないように形成し、
前記ブロックアウトマスク(263)および前記被覆されていない側上の前記シリコンナイトライド層(232)をマスクとして使用しながら、前記シリコン酸化膜(231)およびゲートポリシリコン層(245)の積層を前記ゲートシリコン酸化膜(221)まで垂直エッチングして垂直側壁を形成し、
前記ブロックアウトマスク(263)を除去し、
前記垂直側壁に絶縁膜(233)を形成し、
前記垂直側壁上で、かつ前記絶縁膜(233)を覆うディスポーズされるスペーサ層(242)を形成し、そこでは前記スペーサ層の幅が前記デバイス用のチャネルであり、
デバイス領域を形成するために、前記スペーサ層(242)の外側において前記基板の中にＮ型ドーパントをイオン注入し、
前記ディスポーズされるスペーサ層(242)を除去し、
ポリシリコン層をデポジットしたのち、垂直または異方性のエッチングにより、前記チャネルを覆うフローティングゲート(240)を前記垂直側壁上に形成し、
前記制御／ワードゲートの前記フローティングゲート側の垂直壁部および前記フローティングゲートを被覆して保護し、隣接するセル間のフローティングゲートを分離するスリットマスクとしても機能するブロックアウトマスク(264)を形成し、
露呈されている前記シリコン酸化膜(231)を、前記シリコンナイトライド層(232)およびブロックアウトマスク(264)をマスクとして前記ポリシリコン層(245)が露呈するまで垂直エッチングし、
前記ポリシリコン層(245)を、前記シリコンナイトライド層(232)をマスクとして前記ゲートシリコン酸化膜まで垂直エッチングし、前記メモリセル領域内で前記フローティングゲートの反対側に垂直側壁を形成し、同時に前記ロジック領域内でロジックゲートの両垂直壁を形成し、
前記ブロックアウトマスクを除去し、
前記ロジック領域およびメモリセル領域にソース／ドレイン領域を形成することとを含む方法。
【請求項２】
前記ディスポーズされるスペーサがポリシリコンから構成されている請求項１に記載される方法。
【請求項３】
前記ディスポーズされるスペーサがシリコンオキシナイトライドから構成される請求項１に記載される方法。
【請求項４】
前記チャネル長が約３０ｎｍと６０ｎｍとの間である請求項１に記載される方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はチャネルからフローティングゲートへの電子注入を高効率に行なえる電気的にプログラム可能な読み出し専用メモリデバイスの製造方法に関する。
【０００２】
【従来の技術】
フラッシュメモリでは、側壁（サイドウォール）ポリシリコンゲートがフローティングゲートとして使用されてきた。図１に図示されているように、典型的な側壁プロセスは、ワードゲートＡＧの両側にスペーサを形成する。しかしながら、埋込み型ロジック回路用途の大部分は、ワードゲートあたり１つのフローティングゲートＦＧを利用するだけであり、未使用の側面スペーサは除去されるか、不能化される。ゲート酸化膜は、フローティングゲートＦＧおよびワードゲートＡＧの下に形成される。ソース領域およびドレイン領域はシリコン基板内に形成される。シリコン酸化膜ＳｉＯ２はゲートＡＧを覆う。シリコン酸化膜／シリコンナイトライド／シリコン酸化膜からなるＯＮＯ層は、ゲートを互いに絶縁する。制御ゲートＣＧは、デバイス構造物上に配置される。Ｙ．ヤマノウチの「高密度および高速度用途向け補助ゲート付き５Ｖ専用仮想接地フラッシュセル（“A 5V-only Virtual Ground Flash Cell with an Auxiliary Gate for High Density and High Speed Applications"）」ＩＥＤＭ、１９９１年、３１９ページは、不必要なゲートを隣接拡散へ短絡するために、側壁スペーサの形成の前に、ブロックマスクを使用して不必要なゲートの下に砒素または燐などのＮ−  ドーパントを打ち込む。別のアプローチにおいては、不必要なポリシリコンゲート材料は、小椋正気の米国特許第５，７８０，３４１号に示されているように、自己整合コンタクトを形成するために使用される。
【０００３】
米国特許第５，７８０，３４１号、および０８／０３／９８に提出された小椋正気の特許出願、出願番号第０９／１２８，５８５号（ＨＡＬＯ９８−００４）においては、極めて短いスプリットゲートフラッシュトランジスタが、低電圧および低電流で高い注入効率を提供することが説明されている。また、二重側壁技法により、３０ｎｍほど小さい極めて短いチャネルを制御良く形成するための製造技法が説明された。
【０００４】
【発明が解決しようとする課題】
しかしながら、スプリットゲートフラッシュトランジスタおよび高電圧デバイスをロジック回路テクノロジーで集積する上では、簡略さおよび信頼性を提供する最適プロセスが十分に考慮されていなかった。ロジックゲート、高電圧ゲート、およびメモリゲート長の全てがコントロールされ、その相対的な位置も重要である。したがって、別個のマスキングプロセスによって定義されるより、一度に３種類すべてのデバイスを一括して定義することが好ましい。しかしながら、この好ましい考えは、ロジックゲート酸化膜が、いったん０．１８ミクロンの次世代テクノロジーで３．０ｎｍほど薄くなると困難に直面する。
【０００５】
ロジックゲートが側壁ゲートより前に形成される場合、ロジックゲート上の側壁スペーサは除去される必要があり、ロジックゲート酸化膜のエッジはその除去の間に損傷を受ける可能性がある。他方、ロジックゲートが、メモリワードゲートおよびスペーサゲートが定義、形成された後に第２マスクにより定義される場合には、ロジックゲートの酸化膜に対するスペーサ除去中の損傷は回避することができる。しかし、第２アプローチでは、メモリワードゲートおよびロジックゲートを別々に定義するために２つのクリティカルマスクが必要となる。
【０００６】
別々のマスキングプロセスによるのではなく、一度に３種類すべてのデバイスをまとめて定義することが、本発明の主要な目的である。
【０００７】
メモリセルの片側だけに側壁ポリシリコンゲートを形成するが、ロジックデバイスおよび高電圧デバイス上では側壁ポリシリコンゲートを形成しないことが、本発明の第２の目的である。
【０００８】
【課題を解決するための手段】
本発明においては、１つのクリティカルマスクが、ロジックゲート、高電圧デバイス、およびメモリセルのすべてを定義するために使用される、新規集積プロセスが導入されている。しかし、側壁ポリシリコンゲートは、フローティングゲートが必要とされているメモリセルの片側だけに形成される。単一クリティカルマスクステップを使用すると、プロセスステップの数が簡略化され、コストが節約される。このプロセスの追加優位点とは、メモリセルを保護し、ロジックゲート側壁絶縁物が使用される点である。
【０００９】
フローティングゲートの下のエンハンスメントモードチャネル長は、約２５ｎｍから５０ｎｍの間であり、第１の側壁スペーサにより定義される。ステップエッジも、ステップスプリットトランジスタの製造中に、このディスポーズされる（後に除去される）第１スペーサによって定義される。Ｎ形領域の長さは、二番目のポリシリコンスペーサと第１スペーサの厚さとの差異により決定される。独特の材料選択およびマスクシーケンスにより、スプリットワードゲートの片側だけでの側壁スペーサゲートの形成が可能になる。さらに、ロジックゲートは、側壁フローティングゲートの形成後に形成され、したがって、デリケートなＣＭＯＳロジックゲートをフローティングゲートプロセスステップから保護する。
【００１０】
チャネルからフローティングゲートへの電子注入効率の高い電気的プログラムの可能なＥＰＲＯＭデバイスの製造方法が提供される。このメモリセルは、シリコン制御ゲート、およびその制御ゲートの側壁上に形成された側壁フローティングゲートから成り立っている。フローティングゲートは、二重側壁スペーサ技法により形成されている極めて短いチャネルデバイスを有している。
【００１１】
本発明が独特である点は、デリケートなＣＭＯＳのプロセス環境において、以下の技法を使用して二重側壁スペーサプロセスを安全に製造することである。
（１）薄いシリコン酸化膜の複合層、および通常のゲートポリシリコン上のシリコンナイトライド層が、ロジックデバイス、高電圧デバイス、およびメモリ素子に一度に定義される。別のブロックマスクを使用することにより、フローティングゲートスペースが形成されなければならないメモリゲートの片側だけがエッチングされる。
（２）ディスポーズされるスペーサは、低電圧および高速チャネルホット電子（Channel Hot Electron ：ＣＨＥ）プログラミングを提供するために、ポリシリコン層のエッチングされた側面だけに形成し、ディスポーザブルスペーサをマスクとして使い砒素Ｎドーパントを打ち込み、約２５ｎｍと６０ｎｍ間の極めて短いチャネルを定義する。
（３）ディスポーズされるスペーサは、ポリシリコンまたは高濃度にドーピングされたポリシリコン、あるいは（熱シリコン酸化膜と比較して高いエッチング率を提供する）プラズマ蒸着シリコンオキシナイトライドである場合がある。
（４）最終的なフローティングゲートは、水平チャネルとステップチャネルのプロセスの両方で、ワードゲートトランジスタの片側だけに形成される。
（５）ロジックゲートは、メモリデバイスの形成後に定義される。埋込み式フラッシュまたはロジック用途においては、ロジックのトランジスタカウントは、フラッシュメモリトランジスタの数よりはるかに多く、さらにロジックデバイスの酸化膜は薄い。したがって、ロジックデバイスの形成前にフラッシュメモリセルを終了することが重要である。
（６）さらに、デバイスのすべては、最初の単一クリティカルマスクにより定義される。
（７）ロジックスペーサ絶縁物は、メモリセルを保護するために利用される。
【００１２】
【発明の実施の形態】
本発明で提示されているのは、フラットトランジスタおよび／またはステップトランジスタ用の側壁フローティングスペーサゲート構造が、ロジックデバイスゲートおよび高電圧デバイスゲート構造と同時に集積できる、単純かつ問題点がない製造方法である。浅い溝分離、ｐ−ウェル、およびｎ−ウェルの形成が、従来のＣＭＯＳが行われる。
【００１３】
その後、ロジックゲート用およびメモリワードゲート用の２つの異なるゲートシリコン酸化膜２２２および２２１が形成される。ゲート材用のポリシリコン２４５は、通常のＣＭＯＳプロセスと同様にＣＶＤによりデポジットされる。通常のＣＭＯＳプロセスからの差異は、このポリシリコンデポジット後に始まる。第１に、（約３ｎｍから５ｎｍの）薄いシリコン酸化膜２３１は、熱酸化またはＣＶＤでデポジットされ（ＣＶＤ）、厚さが約１０ｎｍから３０ｎｍの間のＣＶＤシリコンナイトライド２３２のデポジットが後に続く。
【００１４】
次に、フォトレジスト層２６２ならびにロジックゲート、高電圧デバイス、およびメモリゲートを定義するために、露光および現像を含むマスキングプロセスが実行される。シリコンナイトライド層は、ここでは、下層のシリコン酸化膜をエッチングストップとして反応性イオンエッチング（ＲＩＥ）により垂直にエッチングされる。このステップは、図２に図示されており、左のトランジスタは約３．５ｎｍから６．０ｎｍの薄いゲートシリコン酸化膜を有しているロジックデバイスであり、側壁ポリシリコンゲートが形成されてはならない。この左デバイスが、（約１０ｎｍから１２ｎｍの間の）厚いゲートシリコン酸化膜の高電圧デバイスである場合もある。ここでは、シリコン酸化膜の厚さおよびクリティカル寸法は、０．２５ミクロンテクノロジーが選ばている。これらの厚さおよびクリティカル寸法はテクノロジーがスケールダウンするとき小さくなることは自明である。
【００１５】
フォトレジスト層２６２を除去した後に、図３に示されているように、別のブロックマスク２６３が、側壁ゲートが必要とされている場所に適用される。エッチングストップ層としてシリコンナイトライド層２３２を使用して第１ポリシリコンの右側が垂直にエッチングされる。次に、ボロン２０２が、フローティングゲートの下でＶｔを整合するために低エネルギーでイオン注入（約１０ｋｅＶ以下で１平方センチメートルあたり約１Ｅ１２から１０Ｅ１２イオン）される。
【００１６】
ブロックマスクフォトレジスト層２６３を削除した後、約５ｎｍよりも薄いシリコン酸化膜２３３が、図４の側壁ポリシリコン上で熱的に成長されるか、あるいは図４に図示されているように均一にＣＶＤデポジットされる。次に、例えばは約３０ｎｍと６０ｎｍとの間の厚さを有している薄いポリシリコン層がデポジットされる。このポリシリコン層が、ディスポーズされるスペーサになる。次に、垂直エッチングが実行され、ディスポーズされるスペーサ２４２が形成される。砒素または燐などのＮドーパント２０３による打ち込みが、図５に示されているように後に続く。したがって、ポリシリコン層の厚さは、側壁フローティングゲート下の実行チャネル長を決定する。実行チャネル長は、非常に高い注入効率を達成するために５０ｎｍ以下の短さになるように設計される。
【００１７】
その後、ディスポーズされるスペーサ２４２は、ドライケミカルの異方性エッチングによりやさしく除去される。このステップのための典型的なエッチング環境は、ＨＢｒ／Ｃｌ２／Ｏ２である。次に、底部シリコン酸化膜２２１は、（例えば水または水酸化アンモニウムなどで）緩衝されているフッ化水素（ＢＨＦ）、または蒸気ＨＦ、またはＣＦ４／Ｏ２などの反応性イオンエッチングによりやさしくエッチングされ、取り除かれる。約６．５ｎｍから９．０ｎｍの厚さの薄いシリコン酸化膜２３０がＣＶＤデポジットされ、図６に示されているように、酸化膜の厚さが約７．５ｎｍと１０．０ｎｍとの間まで増加するように熱酸化が付加される。Ｎ２Ｏ環境における短い窒化が追加され、図６でのシリコン酸化膜の信頼性および耐久性を改善することができる。
【００１８】
次に、フローティングゲートを形成するため燐をドーピングされたポリシリコン層が、約１２０ｎｍから１８０ｎｍの間の厚さを有してデポジットされ、垂直または異方性のポリシリコンエッチングが、図７に図示されているように側壁フローティングゲート２４０を形成するために実行される。次に、フォトレジストがデポジットされ、側壁スペーサゲートを保護するためのブロックマスク２６４が、図８に図示されるように適用される。シリコンナイトライド層を覆うシリコン酸化膜は、シリコンナイトライド層が完全に露呈するまで、垂直にエッチングされる。
【００１９】
次に、ポリシリコン層２４５は、図９に図示されているように、シリコンナイトライド層およびその下にあるシリコン酸化膜をエッチングマスクとして使用して、最終的に垂直にエッチングされる。このようにして、ロジックデバイス、高電圧デバイス、およびメモリワードデバイスが、一度に定義される。また、フォトレジストマスク２６４は、（図１３の）隣接するセル２４０間のフローティングスペーサゲートを分離するスリットマスクとしても役立ち、ＲＩＥエッチングがポリシリコンスペーサを切断する。ポリシリコンとシリコン酸化膜との間のエッチング比５０は容易に達成されるため、シリコンナイトライドを覆うシリコン酸化膜の８ｎｍは隣接するフローティングゲートを分離するためのポリシリコンエッチングを耐えるのに十分である。フォトレジスト２６４を除去した後、約３ｎｍと５ｎｍとの間の薄いシリコン酸化膜２３５が、熱的にポリシリコン側壁上に成長される。
通常軽くドーピングされているドレイン（ＬＤＤ）打ち込み領域２０６、２０７、側壁絶縁物スペーサ形成、および打ち込みが望まれていない場合にブロックアウトマスク２６５を使用するソース／ドレイン（Ｓ／Ｄ）インプラント領域２０４、２０５が、図９に示されている。やはり図示されているのは、ロジックデバイス領域内のソース／ドレイン領域２０８と２０９である。
【００２０】
ここでは図１０を参照すると、シリコンナイトライドおよびシリコン酸化膜側壁絶縁物２３３の複合層の形成中、フォトレジストブロックマスク２６６がメモリセル領域を覆うために利用されている。このようにして、フローティングゲートエッジは、スペーサＲＩＥおよびシリサイドデーションから保護される。典型的なシリサイドデーションプロセスは、約１０ｎｍのチタニウムまたはコバルトデポジット、ならびに約６５０℃での熱アニールを使用する。シリサイドデーション後のステージが、図１１に図示されており、そこでは、ロジックデバイス用のジャンクションがソース／ドレイン領域２０６であり、シリサイド膜膜３００であり、ゲートはシリサイド膜膜３０１である。メモリ素子のソース／ドレイン用のジャンクションは、シリサイド膜膜３００である。
【００２１】
ここでは、図１２および図１３、従来のパッシベーションを参照すると、コンタクトホール金属２７２および配線メタル２８０形成が、プロセスの最後に、図１２に図示されているように形成される。メモリセルの典型的な鳥瞰図が図１３に示されている。図１２は図１３の線３：３´に沿って切り取られている断面表記である。例えば使用金属は、金属２７２の場合はタングステン、および金属２８０の場合はアルミニウムまたは銅でドーピングされたアルミニウムである。
【００２２】
前述の手順は、プレーナチャネルフローティングゲートの製造を説明している。いくつかのプロセスステップを修正し、付加することによって、図１４に示したステップスプリット構造デバイスが、同じ革新的なプロセス集積方式を使用して製造することができる。プロセス修正の第１は、ポリシリコン側壁の熱酸化（図４の２３３）が、図１４に示したような、ＣＶＤによる約４ｎｍから７ｎｍの間のシリコン酸化膜２３４のデポジットで置換されるという点である。次に、ディスポーザブルスペーサ用のポリシリコン層２４２は、図５に図示されているように、その時デポジット中にＮ＋  ドーピングされる必要がある。次に、側壁スペーサ２４２が、図１４に図示されているような垂直ＲＩＥによって形成され、シリコン酸化膜２２１は垂直にエッチングされ、シリコン基板の中にステップエッチングされ、ステップの底部は、図１４に図示されているように、低濃度領域２０３である。次に、Ｎ＋  ドーピングされたポリシリコンディスポーザブルスペーサは、軽くドーピングされたバルクＮ−  領域に対して選択的に異方性プラズマまたは熱燐酸でエッチング除去される。左右のディスポーザブルスペーサの間のソースバルクエッチングは、ステップエッチングの一部として考慮することができる。ディスポーザブルポリシリコンスペーサの下の残りのゲート酸化膜２２１をやさしくエッチングして除去した後、シリコン面が洗浄される。また、約１０秒から３０秒の間での約１０００℃と１１００℃との間の急速熱アニール（ＲＴＡ）による角の丸みつけは、この時点でオプションとして追加することができる。これらの修正および追加の後、製造シーケンスは、前述された手順に戻る。図６でのＣＶＤによるシリコン酸化膜２３０のデポジットを続行し、それ以外の場合にはプレーナスプリットされたデバイスに指定されたプロセスステップに従うことによって、図６から図１１に図示されているように、ステップスプリットデバイスを製造することができる。
【００２３】
プレーナデバイスおよびステップデバイスの両方のための前記プロセスステップにおいては、ディスポーズされるスペーサ２４２は、熱シリコン酸化膜に比べてその材料のエッチング率が非常に高い（例えば、少なくとも１０倍）ため、そのプラズマシリコンオキシナイトライドを使い得る。約４０ｎｍと５０ｎｍとの間のプラズマ形成シリコンオキシナイトライドスペーサは安全に除去することができ、図５および図１４に図示されているのと同じ構造物を提供する。
【００２４】
ここでは特に、図１５および図１６をさらに特定して参照すると、別のゲート形成方式が図示されている。現在まで、制御ゲート２４５はポリシリコンであると仮定されている。しかしながら、同じ集積方式は、ポリシリコンの複合ゲート層、およびタングステンケイ化物、ＷＳｉ２などのシリサイドにも適用することができる。図２の制御ゲートポリシリコン層２４５は、この実施の形態においては、図１５のポリシリコン２４５の複合層、およびタングステンシリサイド膜２４６により置換される。ただし、非常に薄いシリコンナイトライド層２３７が、メモリ側面上だけにポリシリコン層２４５とタングステンシリサイド膜２４６との間でデポジットされる。ロジック側面はこの層２３７を有していない。層２３７は、約５．０ｎｍから１０．０ｎｍの厚さを有している。
【００２５】
タングステンシリサイド２４６のメモリ側面が、図２に同等である図１５のブロックマスク２６３を使用してエッチングされると、薄いシリコンナイトライド層２３７が、タングステンシリサイドのエッチングストップとして使用される。フォトレジスト層２６３を除去した後、約５．０ｎｍと１０．０ｎｍとの間の厚さのシリコン酸化膜、および約５ｎｍから１０ｎｍとの間のシリコンナイトライドから成る別の複合層２３９がデポジットされる。次に、垂直または異方性のエッチングが、図１６に図示されているように、シリコンナイトライドスペーサ２３９を形成し、タングステンシリサイド層を封入するために、実行される。タングステンシリサイド層は容易に酸化され、シリコン酸化膜は絶縁物ほど高品質ではないため、タングステンシリサイド層のシリコンナイトライドエンクロージャが、図４での層２３１、および図６での２３０の形成でのそれ以降の酸化プロセスから、タングステンシリサイド層２４６の酸化を保護するだろう。いったん制御ゲートのメモリ側面エッジが図１６に図示されるように定義されると、それ以降のプロセスは、図６およびそれ以降でのディスポーズされるスペーサ形成とまったく同じプロセスシーケンスに従う。
【００２６】
本発明は、その好ましい実施の形態を参照して、特に示され、説明されてきたが、本発明の精神および範囲を逸脱することなく、形式および詳細において多様な変更を加えてよいことが技術者により理解されるだろう。
【図面の簡単な説明】
【図１】  ワードゲートの両側に側壁ゲートを有している、製造された従来のデバイス構造を示している。必要とされていないフローティングゲート下のチャネルは、Ｎ打ち込みにより短絡される。
【図２】  本発明の側壁短絡チャネルスプリットゲートフラッシュトランジスタの製造過程（第１ステージ）の断面図である。
【図３】  本発明の側壁短絡チャネルスプリットゲートフラッシュトランジスタの製造過程（第２ステージ）の断面図である。
【図４】  本発明の側壁短絡チャネルスプリットゲートフラッシュトランジスタの製造過程（第３ステージ）の断面図である。
【図５】  本発明の側壁短絡チャネルスプリットゲートフラッシュトランジスタの製造過程（第４ステージ）の断面図である。
【図６】  本発明の側壁短絡チャネルスプリットゲートフラッシュトランジスタの製造過程（第５ステージ）の断面図である。
【図７】  本発明の側壁短絡チャネルスプリットゲートフラッシュトランジスタの製造過程（第６ステージ）の断面図である。
【図８】  本発明の側壁短絡チャネルスプリットゲートフラッシュトランジスタの製造過程（第７ステージ）の断面図である。
【図９】  本発明の側壁短絡チャネルスプリットゲートフラッシュトランジスタの製造過程（第８ステージ）の断面図である。
【図１０】  本発明の側壁短絡チャネルスプリットゲートフラッシュトランジスタの製造過程（第９ステージ）の断面図である。
【図１１】  本発明の側壁短絡チャネルスプリットゲートフラッシュトランジスタの製造過程（第１０ステージ）の断面図である。
【図１２】  制御可能な超短チャネル付きスプリットゲートの最終デバイス構造を示している。
【図１３】  側壁短チャネル付きのスプリットゲートトランジスタの平面図である。ステップスプリットトランジスタは、フローティング側壁スペーサゲートの下に段差を有している。
【図１４】  本発明の別の実施の形状を示す。
【図１５】  ポリシリコンおよびシリサイドから構成されているゲートを使用する実施の形状を示す。
【図１６】  ポリシリコンおよびシリサイドから構成されているゲートを使用する実施の形状を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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