(57)【特許請求の範囲】
【請求項１】
互いに交差するように配置される走査線および信号線と、
前記走査線と前記信号線の交差に対応して配置され、液晶と前記液晶に電圧を印加する画素電極および共通電極と保持容量とを含む画素と、
前記保持容量を形成するための保持容量線と、
前記保持容量線を駆動するための複数の保持容量線駆動回路とを備え、
前記複数の保持容量線駆動回路は、前記保持容量線の一方端と他方端とに設けられ、
前記複数の保持容量線駆動回路に入力されるリセット信号に基づいて前記保持容量線の電位が指定電位に固定されるように構成されている、液晶表示装置。
【請求項２】
前記指定電位は、第１電位と、前記第１電位よりも小さい第２電位のうち、いずれか一方に固定されるように構成されている、請求項１に記載の液晶表示装置。
【請求項３】
前記液晶表示装置を駆動するための電源をさらに備え、
前記リセット信号は、前記電源がオン状態になった後から、前記走査線が駆動されるまでの間に、少なくとも１度、アクティブとなるように構成されている、請求項１または２に記載の液晶表示装置。
【請求項４】
前記保持容量線は、前記走査線の延びる方向に沿って延びるように複数設けられ、
前記複数の保持容量線駆動回路は、前記複数の保持容量線のそれぞれに接続される複数段の回路部から構成され、
前記複数の保持容量線の電位は、前記リセット信号に基づいて一斉に固定されるように構成されている、請求項１〜３のいずれか１項に記載の液晶表示装置。
【請求項５】
前記リセット信号が伝達されるリセット信号線と、
前記リセット信号線がゲートに接続され、ソース／ドレインの一方が前記指定電位に接続される第１トランジスタをさらに備え、
前記第１トランジスタに前記リセット信号が入力されることにより、前記第１トランジスタがオン状態になることによって、前記保持容量線の電位が固定されるように構成されている、請求項１〜４のいずれか1項に記載の液晶表示装置。
【請求項６】
前記第１トランジスタのソース／ドレインの他方に接続されるラッチ回路と、
前記ラッチ回路の端子に接続される第２トランジスタとをさらに備え、
前記第１トランジスタに前記リセット信号が入力されるとともに、前記第２トランジスタをオン状態にする信号が入力されることにより、前記保持容量線の電位が固定されるように構成されている、請求項５に記載の液晶表示装置。
【請求項７】
前記走査線を駆動するための走査線駆動回路をさらに備え、
前記リセット信号は、前記走査線駆動回路に入力されるリセット信号である、請求項１〜６のいずれか１項に記載の液晶表示装置。
【請求項８】
前記画素が複数配置される表示部をさらに備え、
前記複数の保持容量線駆動回路は、前記表示部を挟んで対向するように配置されている、請求項１〜７のいずれか１項に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関し、特に、保持容量を備えた液晶表示装置に関する。
【背景技術】
【０００２】
従来、保持容量を備えた液晶表示装置が知られている（たとえば、特許文献１参照）。上記特許文献１には、画素電極との間に保持容量を形成するための保持容量線と、保持容量線（共通電極線）を駆動する保持容量線駆動回路（共通電極線駆動回路）とが設けられる液晶表示装置が開示されている。この液晶表示装置は、保持容量線駆動回路により保持容量線に印加される電圧が一定の振幅で変化する保持容量線反転駆動方式により駆動されている。
【０００３】
【特許文献１】特開２００２−２５８７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に記載の液晶表示装置では、液晶表示装置がたとえば４インチ以上の大型になる場合、保持容量線の抵抗値や寄生容量が増大するため、信号遅延時間、または、信号線に発生する歪みの緩和時間が規定時間以内に収まらないという現象が発生することがわかった。そこで、複数の保持容量線駆動回路により保持容量線を駆動することが考えられ、これによって、保持容量線の抵抗値や寄生容量を小さくすることが可能である。ところが、電源が入る前の初期状態において、複数の保持容量線駆動回路のそれぞれで回路内の電位が異なる場合が考えられる。この場合、保持容量線駆動回路の立ち上がり時に、複数の保持容量線駆動回路から保持容量線に異なる電圧が印加される場合がある。このとき、一方の保持容量線駆動回路から他方の保持容量線駆動回路に向かって、保持容量線を介してリーク電流（リーク電流、または、貫通電流と呼ばれる電流）が流れるという問題点が考えられる。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、複数の保持容量線駆動回路の間に保持容量線を介してリーク電流が流れるのを抑制することが可能な液晶表示装置を提供することである。
【課題を解決するための手段および発明の効果】
【０００６】
上記目的を達成するために、この発明の一の局面における液晶表示装置は、互いに交差するように配置される走査線および信号線と、走査線と信号線の交差に対応して配置され、液晶と液晶に電圧を印加する画素電極および共通電極と保持容量とを含む画素と、保持容量を形成するための保持容量線と、保持容量線を駆動するための複数の保持容量線駆動回路とを備え、複数の保持容量線駆動回路は、保持容量線の一方端と他方端とに設けられ、複数の保持容量線駆動回路に入力されるリセット信号に基づいて保持容量線の電位が指定電位に固定されるように構成されている。
【０００７】
この一の局面による液晶表示装置では、上記のように、複数の保持容量線駆動回路が、保持容量線の一方端と他方端とに設けられることによって、保持容量線が１つの保持容量線駆動回路によって駆動される場合と異なり、保持容量線の抵抗値や寄生容量を小さくすることができる。また、複数の保持容量線駆動回路に入力されるリセット信号に基づいて保持容量線の電位を指定電位に固定するように構成することによって、複数の保持容量線駆動回路から保持容量線に異なる電圧が印加されるのを抑制することができるので、一方の保持容量線駆動回路から他方の保持容量線駆動回路に向かって、保持容量線を介してリーク電流が流れるのを抑制することができる。
【０００８】
上記一の局面による液晶表示装置において、好ましくは、指定電位は、第１電位と、第１電位よりも小さい第２電位のうち、いずれか一方に固定するように構成されている。このように構成すれば、保持容量線を反転駆動させるための高電圧側の電位および低電圧側の電位を、それぞれ、第１電位および第２電位とすることができるので、指定電位を別途生成する必要がなくなる。これにより、装置の構成を簡略にすることができる。
【０００９】
上記一の局面による液晶表示装置において、好ましくは、液晶を駆動するための電源をさらに備え、リセット信号は、電源がオン状態になった後から、走査線が駆動されるまでの間に、少なくとも１度、アクティブとなるように構成されている。このように構成すれば、電源がオン状態になった後から、走査線が駆動されるまでの間に、複数の保持容量線駆動回路に入力されるリセット信号に基づいて保持容量線の電位を指定電位に固定するように構成することによって、複数の保持容量線駆動回路から保持容量線に異なる電圧が印加されるのを抑制することができる。
【００１０】
上記一の局面による液晶表示装置において、好ましくは、保持容量線は、走査線の延びる方向に沿って延びるように複数設けられ、複数の保持容量線駆動回路は、複数の保持容量線のそれぞれに接続される複数段の回路部から構成され、複数の保持容量線の電位は、リセット信号に基づいて一斉に固定されるように構成されている。このように構成すれば、複数の保持容量線の電位が順次固定される場合と異なり、リセットの動作をすばやく行うことができる。
【００１１】
上記一の局面による液晶表示装置において、好ましくは、リセット信号が伝達されるリセット信号線と、リセット信号線がゲートに接続され、ソース／ドレインの一方が指定電位に接続される第１トランジスタをさらに備え、第１トランジスタにリセット信号が入力されることにより、第１トランジスタがオン状態になることによって、保持容量線の電位が固定されるように構成されている。このように構成すれば、容易に、保持容量線の電位を固定することができる。
【００１２】
この場合、第１トランジスタのソース／ドレインの他方に接続されるラッチ回路と、ラッチ回路の端子に接続される第２トランジスタとをさらに備え、第１トランジスタにリセット信号が入力されるとともに、第２トランジスタをオン状態にする信号が入力されることにより、保持容量線の電位が固定されるように構成してもよい。
【００１３】
上記一の局面による液晶表示装置において、好ましくは、走査線を駆動するための走査線駆動回路をさらに備え、リセット信号は、走査線駆動回路に入力されるリセット信号である。このように構成すれば、リセットのために信号を別途設ける必要がなくなるので、装置の構成を簡略にすることができる。
【００１４】
上記一の局面による液晶表示装置において、好ましくは、画素が複数配置される表示部をさらに備え、複数の保持容量線駆動回路は、表示部を挟んで対向するように配置されている。このように構成すれば、容易に、保持容量線の一方端と他方端とに保持容量線駆動回路を設けることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図面に基づいて説明する。
【００１６】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置の平面図である。図２は、本発明の第１実施形態による画素の回路図である。図３は、本発明の第１実施形態による保持容量線駆動回路の回路図である。まず、図１〜図３を参照して、本発明の第１実施形態による液晶表示装置１００の構成について説明する。
【００１７】
第１実施形態による液晶表示装置１００は、図１に示すように、基板１上に形成される表示部２と、走査線駆動回路３と、データ線駆動回路４と、保持容量線駆動回路５ａおよび保持容量線駆動回路５ｂと、制御回路（ＩＣ）６とにより構成されている。また、表示部２には、複数の走査線７と、複数のデータ線８とが交差するように配置されている。なお、データ線８は、本発明の「信号線」の一例である。複数の走査線７は、走査線駆動回路３に接続されているとともに、複数のデータ線８は、データ線駆動回路４に接続されている。また、複数の走査線７に沿うように、複数の保持容量線９が配置されている。複数の保持容量線９の一方端と他方端とは、保持容量線駆動回路５ａと保持容量線駆動回路５ｂとにそれぞれ接続されている。なお、第１実施形態では、保持容量線駆動回路５ａと保持容量線駆動回路５ｂとは、表示部２を挟んで対向するように配置されている。
【００１８】
また、保持容量線駆動回路５ｂは、ＩＣ６に接続されており、Ｓ＿ＲＳＴ、ＰＯＬ、ＸＰＯＬ、ＶＣＯＭＨおよびＶＣＯＭＬの信号が入力されるように構成されている。なお、Ｓ＿ＲＳＴは、リセット信号であり、ＰＯＬは、フレームの極性を決める信号である。なお、ＸＰＯＬは、ＰＯＬの反転信号である。また、ＶＣＯＭＨは、保持容量線９に印加されるＨレベルの信号であり、ＶＣＯＭＬは、保持容量線９に印加されるＬレベルの信号である。なお、ＶＣＯＭＨおよびＶＣＯＭＬは、それぞれ、本発明の「第１電位」および「第２電位」の一例である。保持容量線駆動回路５ａと保持容量線駆動回路５ｂとは接続されており、保持容量線駆動回路５ｂから保持容量線駆動回路５ａに、Ｓ＿ＲＳＴ、ＰＯＬ、ＸＰＯＬ、ＶＣＯＭＨおよびＶＣＯＭＬの信号が伝達されるように構成されている。
【００１９】
また、走査線駆動回路３は、ＩＣ６と接続されており、ＶＳＰ、ＶＣＬＫ１、ＶＣＬＫ２およびＶ＿ＲＳＴの信号が入力されるように構成されている。なお、ＶＳＰは、走査線駆動回路３のスタート信号である。また、ＶＣＬＫ１およびＶＣＬＫ２は、クロック信号である。また、Ｖ＿ＲＳＴは、走査線駆動回路３をリセットするための信号である。
【００２０】
また、データ線駆動回路４は、ＩＣ６と接続されている。また、基板１の表面上には、後述する共通電極２１３と接続されるコンタクト部１０が４つ形成されている。コンタクト部１０は、それぞれ、配線を介してＩＣ６に接続されている。また、基板１の端部には、ＩＣ６と接続される接続端子１１が形成されている。
【００２１】
また、図２に示すように、走査線７と、データ線８とが交差する位置には画素２１が設けられている。画素２１は、走査線７にゲートが接続されるとともに、データ線８にソース／ドレインの一方が接続されるトランジスタ２１１と、トランジスタ２１１のソース／ドレインの他方に接続される画素電極２１２と、画素電極２１２と対向するように配置される共通電極２１３と、画素電極２１２と共通電極２１３との間に配置される液晶２１４と、保持容量２１５とによって構成されている。なお、保持容量２１５は、画素電極２１２と保持容量線９との間に形成される。
【００２２】
図３に示すように、保持容量線駆動回路５は、複数段の回路部５１から構成されている。図３では、図面の簡略化のため、２段分の回路部５１のみを図示しているが、実際は保持容量線９の数に応じた数の回路部５１が設けられている。
【００２３】
図３に示すように、回路部５１は、ｎチャネルトランジスタＮＴ１〜ＮＴ１１と、ｐチャネルトランジスタＰＴ１と、ラッチ回路５２およびラッチ回路５３と、インバータ５４とから構成されている。以下、ｎチャネルトランジスタおよびｐチャネルトランジスタは、トランジスタと称する。
【００２４】
トランジスタＮＴ１のソース／ドレインの一方は、低電圧側の電位ＶＥＥに接続されているとともに、ソース／ドレインの他方は、トランジスタＮＴ２のソース／ドレインの一方に接続されている。なお、低電圧側の電位ＶＥＥは、本発明の「指定電位」の一例である。また、トランジスタＮＴ１のゲートは、ＧａｔｅＮおよび前段の回路部５１のトランジスタＮＴ１０のゲートに接続されている。また、トランジスタＮＴ２のソース／ドレインの他方は、ラッチ回路５２の端子Ｑに接続されているとともに、ゲートは、ＰＯＬまたはＸＰＯＬに接続されている。
【００２５】
また、トランジスタＮＴ３のソース／ドレインの一方は、ラッチ回路５２の端子／Ｑに接続されているとともに、ソース／ドレインの他方は、トランジスタＮＴ４のソース／ドレインの一方に接続されている。また、トランジスタＮＴ３のゲートは、ＸＰＯＬまたはＰＯＬに接続されている。また、トランジスタＮＴ４のソース／ドレインの他方は、低電圧側の電位ＶＥＥに接続されているとともに、ゲートは、ＧａｔｅＮおよび前段の回路部５１のトランジスタＮＴ１０のゲートに接続されている。
【００２６】
また、トランジスタＮＴ５のソース／ドレインの一方は、低電圧側の電位ＶＥＥに接続されているとともに、ソース／ドレインの他方は、ラッチ回路５２の端子Ｑに接続されている。また、トランジスタＮＴ５のゲートは、Ｓ＿ＲＳＴに接続されている。なお、トランジスタＮＴ５は、本発明の「第１トランジスタ」の一例である。
【００２７】
また、トランジスタＮＴ６のソース／ドレインの一方は、トランジスタＮＴ８のソース／ドレインの他方に接続されているとともに、ソース／ドレインの他方は、ラッチ回路５３の端子Ｑに接続されている。また、トランジスタＮＴ６のゲートは、ラッチ回路５２の端子Ｑに接続されている。また、トランジスタＮＴ７のソース／ドレインの一方は、ラッチ回路５３の端子／Ｑに接続されているとともに、ソース／ドレインの他方は、トランジスタＮＴ９のソース／ドレインの他方に接続されている。また、トランジスタＮＴ７のゲートは、ラッチ回路５２の端子／Ｑに接続されている。
【００２８】
また、インバータ５４の入力端子は、ラッチ回路５３の端子Ｑに接続されているとともに、インバータ５４の出力端子は、トランジスタＰＴ１およびトランジスタＮＴ１１のゲートに接続されている。トランジスタＰＴ１のソース／ドレインの一方は、ＶＣＯＭＨに接続されている。また、ソース／ドレインの他方は、トランジスタＮＴ１１のソース／ドレインの一方に接続されているとともに、Ｎ段目の保持容量線９（ＳＣＮ）に接続されている。トランジスタＮＴ１１のソース／ドレインの一方は、トランジスタＰＴ１のソース／ドレインの他方に接続されているとともに、Ｎ段目の保持容量線９（ＳＣＮ）に接続されている。また、トランジスタＮＴ１１のソース／ドレインの他方は、ＶＣＯＭＬに接続されている。
【００２９】
また、トランジスタＮＴ８のソース／ドレインの一方は、低電圧側の電位ＶＥＥに接続されているとともに、ソース／ドレインの他方は、トランジスタＮＴ６のソース／ドレインの一方に接続されている。また、トランジスタＮＴ８のゲートは、Ｓ＿ＲＳＴに接続されている。
【００３０】
また、トランジスタＮＴ９のソース／ドレインの一方は、低電圧側の電位ＶＥＥに接続されているとともに、ソース／ドレインの他方は、トランジスタＮＴ７のソース／ドレインの他方に接続されている。また、トランジスタＮＴ９のゲートは、前段のＧａｔｅＮ−１に接続されている。
【００３１】
また、トランジスタＮＴ１０のソース／ドレインの一方は、低電圧側の電位ＶＥＥに接続されているとともに、ソース／ドレインの他方は、トランジスタＮＴ７のソース／ドレインの他方に接続されている。また、トランジスタＮＴ１０のゲートは、後段のＧａｔｅＮ＋１に接続されている。
【００３２】
図４は、本発明の第１実施形態による保持容量線駆動回路の駆動を説明するための信号波形図である。次に、図３および図４を用いて、本発明の第１実施形態による保持容量線駆動回路５のリセットの動作について説明する。
【００３３】
まず、図４に示すように、電源（ＶＤＤ）が立ち上げられるとともに、ＶＣＯＭＨが立ち上げられる。次に、第１実施形態では、Ｓ＿ＲＳＴ（リセット信号）が１度だけＨレベル（Ｈｉｇｈアクティブ）となる。リセット信号は、外部電源の電位を常時検出するＩＣ６の出力であり、電源電位が所定値以上になり、電源（ＶＤＤ）が立ち上げられた際に、アクティブ（例えば、Ｈｉｇｈアクティブ）となる信号である。これにより、図３に示すトランジスタＮＴ５がオン状態になるとともに、トランジスタＮＴ８がオン状態になる。その結果、ラッチ回路５２の端子Ｑ側の電位がＶＥＥ（Ｌレベル）になるとともに、端子／Ｑ側の電位は、Ｈレベルとなる。これにより、トランジスタＮＴ６は、オフ状態のままであるとともに、トランジスタＮＴ７は、オン状態となる。
【００３４】
そして、トランジスタＮＴ８がオン状態であるので、ラッチ回路５３の端子／Ｑの電位がＬレベルになるとともに、端子Ｑの電位がＨレベルとなる。そして、インバータ５４の入力端子の電位がＨレベルとなることにより、出力端子の電位は、Ｌレベルとなる。その結果、トランジスタＰＴ１がオン状態になるとともに、トランジスタＮＴ１１は、オフ状態となる。そして、第１実施形態では、ＶＣＯＭＨが保持容量線９（ＳＣＮ）に印加される。なお、後段の保持容量線９（ＳＣＮ＋１）についても同様にＶＣＯＭＨが印加される。
【００３５】
このように、第１実施形態では、リセット信号が入力されることにより、複数の保持容量線９の電位が一斉にＶＣＯＭＨに固定（リセット）される。
【００３６】
図５は、本発明の第１実施形態による保持容量線駆動回路の駆動を説明するための信号波形図である。次に、図３、図４および図５を用いて、本発明の第１実施形態による保持容量線駆動回路５の動作について説明する。
【００３７】
まず、図４に示すように、Ｓ＿ＲＳＴがＨレベルからＬレベルに立ち下げられた後、ＰＯＬがＨレベルに立ち上げられるとともに、ＸＰＯＬがＬレベルに立ち下げられる。これにより、図３に示すトランジスタＮＴ２のゲートがオン状態にされるとともに、トランジスタＮＴ３のゲートはオフ状態となる。そして、図５に示すように、Ｇａｔｅ１（Ｎ）にＨレベルの信号が印加される。これにより、トランジスタＮＴ１およびトランジスタＮＴ４がオン状態となる。その結果、ラッチ回路５２の端子Ｑ側の電位がＬレベルになるとともに、端子／Ｑ側の電位は、Ｈレベルとなる。これにより、トランジスタＮＴ６は、オフ状態のままであるとともに、トランジスタＮＴ７は、オン状態になる。
【００３８】
そして、前段の回路部５１が走査されたときに、ＧａｔｅＮ−１にゲートが接続されるトランジスタＮＴ９がオン状態になっている。その結果、トランジスタＮＴ７のソース／ドレインの他方の電位は、Ｌレベルとなっている。これにより、トランジスタＮＴ７がオン状態となるので、ラッチ回路５３の端子／Ｑの電位はＬレベルになるとともに、端子Ｑの電位は、Ｈレベルになる。
【００３９】
そして、インバータ５４の入力端子の電位がＨレベルとなることにより、出力端子の電位は、Ｌレベルとなる。その結果、トランジスタＰＴ１がオン状態になるとともに、トランジスタＮＴ１１は、オフ状態となる。そして、ＶＣＯＭＨが保持容量線９（ＳＣＮ）に印加される。
【００４０】
このとき、回路部５１ｂは回路部５１ａと異なり、トランジスタＮＴ２のゲートがＸＰＯＬに接続され、トランジスタＮＴ３のゲートがＰＯＬに接続されている。これにより、回路部５１ｂのラッチ回路５２およびラッチ回路５３には、回路部５１ａのラッチ回路５２およびラッチ回路５３に蓄積される信号と逆の極性の信号が記憶される。さらに、回路部５１ａと回路部５１ｂとは交互に配置されている。そして、後段の回路部５１ｂのＧａｔｅＮ+１がＨレベルになることにより、前段の回路部５１ａから保持容量線９（ＳＣＮ）にＳＣＮ-1とは極性の異なる電圧（ＶＣＯＭＨまたはＶＣＯＭＬ）が印加される。これにより、１行ごとに保持容量線９に印加される電圧の極性が異なるようになる。また、後段の回路部５１ｂのＧａｔｅＮ+1の信号を受けて、前段の回路部５１ａから保持容量線９（ＳＣＮ）に電圧（ＶＣＯＭＨまたはＶＣＯＭＬ）が印加されることにより、図５に示すように、ＳＣＮ（ＳＣ１）に信号が印加された後、一定の期間が経過してからＳＣＮ＋１（ＳＣ２）に信号が印加される。
【００４１】
そして、１垂直期間経過した後、ＰＯＬおよびＸＰＯＬの信号が反転されるとともに、ＶＳＰが再びＨレベルになる。これにより、先の垂直期間で印加された電圧と逆の極性の電圧が保持容量線９に印加される。
【００４２】
第１実施形態では、上記のように、２つの保持容量線駆動回路５ａおよび５ｂが、保持容量線９の一方端と他方端とに設けられることによって、保持容量線９が１つの保持容量線駆動回路によって駆動される場合と異なり、保持容量線９の抵抗値や寄生容量を小さくすることができる。また、２つの保持容量線駆動回路５ａおよび５ｂに入力されるリセット信号に基づいて保持容量線９の電位をＶＣＯＭＨに固定するように構成することによって、２つの保持容量線駆動回路５ａおよび５ｂから保持容量線９に異なる電圧が印加されるのを抑制することができるので、保持容量線駆動回路５ａ（５ｂ）から保持容量線駆動回路５ｂ（５ａ）に向かって、保持容量線９を介してリーク電流が流れるのを抑制することができる。
【００４３】
また、第１実施形態では、上記のように、保持容量線９が固定される電位をＶＣＯＭＨとすることによって、保持容量線９を反転駆動させるための高電圧側の電位であるＶＣＯＭＨを保持容量線９をリセットするための電位として用いることができるので、保持容量線９をリセットするための電位を別途生成する必要がなくなる。これにより、液晶表示装置１００の構成を簡略にすることができる。
【００４４】
また、第１実施形態では、上記のように、リセット信号が、電源ＶＤＤがオン状態になった後から、走査線７が駆動されるまでの間に、１度だけアクティブとなるように構成することによって、最小限の動作で、リセットが行えるので、低消費電力を実現できる。なお、電源ＶＤＤがオン状態になった後から、走査線７が駆動されるまでの間に、リセット信号を複数回、アクティブとしてもよい。このようにすれば、よりリセットの動作をより確実に行うことができる。
【００４５】
また、第１実施形態では、上記のように、複数の保持容量線９の電位をリセット信号に基づいて一斉に固定するように構成することによって、複数の保持容量線９の電位が順次固定される場合と異なり、リセットの動作をすばやく行うことができる。
【００４６】
また、第１実施形態では、上記のように、トランジスタＮＴ５にリセット信号が入力されることにより、トランジスタＮＴ５がオン状態になることによって、保持容量線９の電位が固定されるように構成することによって、容易に、保持容量線９の電位を固定することができる。
【００４７】
また、第１実施形態では、上記のように、２つの保持容量線駆動回路５ａおよび５ｂを、表示部２を挟んで対向するように配置することによって、容易に、保持容量線９の一方端と他方端とに保持容量線駆動回路５ａおよび５ｂを設けることができる。
【００４８】
（第２実施形態）
図６は、本発明の第２実施形態による液晶表示装置の平面図である。次に、図６を参照して、この第２実施形態では、上記第１実施形態と異なり、走査線駆動回路３に入力されるリセット信号により、保持容量線駆動回路５がリセットされる液晶表示装置１１０について説明する。
【００４９】
第２実施形態による液晶表示装置１１０は、図６に示すように、保持容量線駆動回路５ａと、保持容量線駆動回路５ｂと、走査線駆動回路３とは、Ｖ＿ＲＳＴが入力されるように構成されており、走査線駆動回路３に入力されるリセット信号（Ｖ＿ＲＳＴ）により、保持容量線駆動回路５がリセットされるように構成されている。
【００５０】
なお、第２実施形態のその他の構成、および、動作は、上記第１実施形態と同様である。
【００５１】
第２実施形態では、上記のように、保持容量線駆動回路５に入力されるリセット信号を走査線駆動回路３に入力されるリセット信号と共有することによって、リセットのために信号を別途設ける必要がなくなるので、液晶表示装置１１０の構成を簡略にすることができる。
【００５２】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００５３】
（第３実施形態）
図７は、本発明の第３実施形態による保持容量線駆動回路の回路図である。次に、図７を参照して、この第３実施形態では、上記第１実施形態と異なり、保持容量線９に電圧が印加されるタイミングを遅延させるための容量６６が設けられる液晶表示装置１２０について説明する。
【００５４】
第３実施形態による液晶表示装置１２０の全体構成は、図６に示す上記第２実施形態と同様である。
【００５５】
図７に示すように、保持容量線駆動回路６０は、複数段の回路部６１から構成されており、回路部６１は、ｎチャネルトランジスタＮＴ２１〜ＮＴ２６と、ｐチャネルトランジスタＰＴ２１と、ラッチ回路６２と、トランスミッションゲート６３と、インバータ６４と、インバータ６５と、容量６６とから構成されている。なお、トランジスタＮＴ２５は、本発明の「第１トランジスタ」の一例である。また、トランスミッションゲート６３は、本発明の「第２トランジスタ」の一例である。
【００５６】
なお、トランジスタＮＴ２１〜トランジスタＮＴ２５およびラッチ回路６２の構成は、上記第１実施形態のトランジスタＮＴ１〜トランジスタＮＴ５およびラッチ回路５２（図３参照）の構成と同様である。
【００５７】
ラッチ回路６２の端子／Ｑには、トランスミッションゲート６３が接続されている。また、トランスミッションゲート６３のｐチャネルトランジスタのゲートには、インバータ６４の出力端子が接続されているとともに、トランスミッションゲート６３のｎチャネルトランジスタのゲートには、インバータ６４の入力端子が接続されている。また、インバータ６４の入力端子には、ＣＳＬが接続されている。また、トランスミッションゲート６３のラッチ回路６２の端子／Ｑが接続されている側とは反対側の端子には、インバータ６５の入力端子と、容量６６とが接続されている。また、インバータ６５の出力端子には、トランジスタＰＴ２１のゲートおよびトランジスタＮＴ２６のゲートが接続されている。
【００５８】
また、トランジスタＰＴ２１のソース／ドレインの一方は、ＶＣＯＭＨが接続されているとともに、ソース／ドレインの他方にはトランジスタＮＴ２６のソース／ドレインの一方と保持容量線９（ＳＣＮ）が接続されている。また、トランジスタＮＴ２６のソース／ドレインの他方には、ＶＣＯＭＬが接続されている。
【００５９】
図８は、本発明の第３実施形態による保持容量線駆動回路の駆動を説明するための信号波形図である。次に、図４、図７および図８を用いて、本発明の第３実施形態による保持容量線駆動回路６０のリセットの動作について説明する。
【００６０】
まず、図４に示すように、電源（ＶＤＤ）が立ち上げられるとともに、ＶＣＯＭＨが立ち上げられる。次に、Ｖ＿ＲＳＴ信号（リセット信号）が１度だけアクティブ（Ｈｉｇｈアクティブ）になる。これにより、図７に示すトランジスタＮＴ２５がオン状態になる。その結果、ラッチ回路６２の端子Ｑ側の電位がＬレベルになるとともに、端子／Ｑ側の電位は、Ｈレベルとなる。
【００６１】
そして、図８に示すように、ＣＳＬにリセット動作のためのＨレベルの信号が印加される。これにより、インバータ６４の入力端子側はＨレベルとなり、出力端子側は、Ｌレベルとなる。そして、トランスミッションゲート６３のｎチャネルトランジスタのゲート側はＨレベルとなる。その結果、トランスミッションゲート６３はオン状態となり、インバータ６５の入力端子側がラッチ回路６２の端子／Ｑと同じＨレベルになる。このとき、容量６６の一方の電極にもＨレベルの電圧が印加され、容量６６に電荷が蓄積される。また、インバータ６５の入力端子側がＨレベルになることにより、インバータ６５の出力端子側は、Ｌレベルになる。これにより、トランジスタＰＴ２１がオン状態となり、ＶＣＯＭＨが保持容量線９（ＳＣＮ）に印加される。なお、保持容量線９（ＳＣＮ＋１）についてもＶＣＯＭＨが印加される。
【００６２】
このように、第３実施形態でも上記第１実施形態と同様に、リセット信号が入力されることにより、複数の保持容量線９の電位が一斉にＶＣＯＭＨに固定（リセット）される。
【００６３】
次に、図４、図７および図８を用いて、本発明の第３実施形態による保持容量線駆動回路６０の動作について説明する。
【００６４】
まず、図４に示すように、Ｖ＿ＲＳＴがＨレベルからＬレベルに立ち下げられた後、ＰＯＬがＨレベルに立ち上げられるとともに、ＸＰＯＬがＬレベルに立ち下げられる。これにより、図７に示すトランジスタＮＴ２３のゲートがオン状態になるとともに、トランジスタＮＴ２２のゲートはオフ状態となる。
【００６５】
次に、図８に示すように、ＧａｔｅＮがオン状態にされる。これにより、トランジスタＮＴ２１およびトランジスタＮＴ２４は、オン状態になる。その結果、ラッチ回路６２の端子／Ｑ側の電位がＬレベルになるとともに、端子Ｑ側の電位は、Ｈレベルとなる。
【００６６】
そして、図８に示すように、ＣＳＬがＨレベルに立ち上げられる。これにより、上記のようにトランスミッションゲート６３はオン状態となり、インバータ６５の入力端子側がラッチ回路６２の端子／Ｑと同じＬレベルになる。このとき、容量６６の一方の電極にもＬレベルの電圧が印加される。また、インバータ６５の入力端子側がＬレベルになることにより、インバータ６５の出力端子側は、Ｈレベルになる。これにより、トランジスタＮＴ２６がオン状態となり、ＶＣＯＭＬが保持容量線９（ＳＣＮ）に印加される。
【００６７】
このとき、前段の回路部６１ａと異なり、後段の回路部６１ｂのトランジスタＮＴ２２のゲートがＰＯＬに接続され、トランジスタＮＴ２３のゲートがＸＰＯＬに接続されていることにより、後段の回路部６１ｂのラッチ回路６２には、前段の回路部６１ａのラッチ回路６２に蓄積される信号と逆の極性の信号が記憶されている。これにより、後段の回路部６１ｂでは、保持容量線９（ＳＣＮ＋１）にＳＣＮとは極性の異なるＶＣＯＭＨが印加される。これにより、１行ごとに保持容量線９に印加される電圧の極性が異なるようになる。
【００６８】
なお、第３実施形態の効果は、上記第１および第２実施形態と同様である。
【００６９】
（第４実施形態）
図９は、本発明の第４実施形態による保持容量線駆動回路の回路図である。次に、図９を参照して、この第４実施形態では、上記第１実施形態と異なり、保持容量線駆動回路７０の回路部７１にラッチ回路７２が１つだけ含まれる液晶表示装置１３０について説明する。
【００７０】
第４実施形態による液晶表示装置１３０の全体構成は、図６に示す上記第２実施形態と同様である。
【００７１】
図９に示すように、保持容量線駆動回路７０は、複数段の回路部７１から構成されており、回路部７１は、ｎチャネルトランジスタＮＴ３１〜ＮＴ３８と、ｐチャネルトランジスタＰＴ３１と、ラッチ回路７２と、インバータ７３とから構成されている。なお、トランジスタＮＴ３１は、本発明の「第１トランジスタ」の一例である。
【００７２】
トランジスタＮＴ３１のソース／ドレインの一方は、低電圧側の電位ＶＥＥに接続されているとともに、ソース／ドレインの他方は、トランジスタＮＴ３２のソース／ドレインの一方に接続されている。また、トランジスタＮＴ３１のゲートは、Ｖ＿ＲＳＴに接続されている。また、トランジスタＮＴ３２のソース／ドレインの他方は、ラッチ回路７２の端子Ｑに接続されているとともに、ゲートは、ＸＰＯＬまたはＰＯＬに接続されている。
【００７３】
トランジスタＮＴ３３のソース／ドレインの一方は、ラッチ回路７２の端子／Ｑに接続されているとともに、ソース／ドレインの他方は、トランジスタＮＴ３７のソース／ドレインの他方に接続されている。また、トランジスタＮＴ３３のゲートは、ＰＯＬまたはＸＰＯＬに接続されている。
【００７４】
トランジスタＮＴ３４のソース／ドレインの一方は、低電圧側の電位ＶＥＥに接続されているとともに、ソース／ドレインの他方は、トランジスタＮＴ３５のソース／ドレインの一方に接続されている。また、トランジスタＮＴ３４のゲートは、ＸＣＳＶに接続されている。なお、ＸＣＳＶと、後述するＣＳＶは、保持容量線駆動回路７０のスキャン方向を切り替える信号である。また、トランジスタＮＴ３５のソース／ドレインの他方は、トランジスタＮＴ３７のソース／ドレインの他方に接続されているとともに、ゲートは、前段の回路部７１の駆動信号が入力されるＧａｔｅＮ−１に接続されている。
【００７５】
トランジスタＮＴ３６のソース／ドレインの一方は、低電圧側の電位ＶＥＥに接続されているとともに、ソース／ドレインの他方は、トランジスタＮＴ３７のソース／ドレインの一方に接続されている。また、トランジスタＮＴ３６のゲートは、ＣＳＶに接続されている。また、トランジスタＮＴ３７のソース／ドレインの他方は、トランジスタＮＴ３５のソース／ドレインの他方に接続されているとともに、ゲートは、後段の回路部７１ｂの駆動信号が入力されるＧａｔｅＮ＋１に接続されている。
【００７６】
ラッチ回路７２の端子／Ｑには、インバータ７３の入力端子が接続されている。インバータ７３の出力端子には、トランジスタＰＴ３１のゲートおよびトランジスタＮＴ３８のゲートが接続されている。
【００７７】
また、トランジスタＰＴ３１のソース／ドレインの一方は、ＶＣＯＭＨが接続されているとともに、ソース／ドレインの他方にはトランジスタＮＴ３８のソース／ドレインの一方と保持容量線９（ＳＣＮ）が接続されている。また、トランジスタＮＴ３８のソース／ドレインの他方には、ＶＣＯＭＬが接続されている。
【００７８】
図１０は、本発明の第４実施形態による保持容量線駆動回路の駆動を説明するための信号波形図である。次に、図９および図１０を用いて、本発明の第４実施形態による保持容量線駆動回路７０のリセットの動作について説明する。
【００７９】
まず、図１０に示すように、電源（ＶＤＤ）が立ち上げられるとともに、ＶＣＯＭＨが立ち上げられる。次に、Ｖ＿ＲＳＴ信号（リセット信号）が１度だけ、アクティブ（Ｈｉｇｈアクティブ）となる。これにより、図９に示すトランジスタＮＴ３１がオン状態になる。このとき、ＸＰＯＬがＨレベルであるので、トランジスタＮＴ３２はオン状態である。その結果、ラッチ回路７２の端子Ｑ側の電位がＬレベルになるとともに、端子／Ｑ側の電位は、Ｈレベルになる。
【００８０】
そして、インバータ７３の入力端子側がラッチ回路７２の端子／Ｑと同じＨレベルになることにより、インバータ７３の出力端子側は、Ｌレベルになる。これにより、トランジスタＰＴ３１がオン状態となり、ＶＣＯＭＨが保持容量線９（ＳＣＮ）に印加される。なお、保持容量線９（ＳＣＮ＋１）についてもＶＣＯＭＨが印加される。
【００８１】
このように、第４実施形態でも上記第１実施形態と同様に、リセット信号が入力されることにより、複数の保持容量線９の電位が一斉にＶＣＯＭＨに固定（リセット）される。
【００８２】
次に、図８、図９および図１０を用いて、本発明の第４実施形態による保持容量線駆動回路７０の動作について説明する。
【００８３】
まず、図１０に示すように、Ｖ＿ＲＳＴがＨレベルからＬレベルに立ち下げられた後、ＰＯＬがＨレベルに立ち上げられるとともに、ＸＰＯＬがＬレベルに立ち下げられる。これにより、図９に示すトランジスタＮＴ３３のゲートがオン状態になるとともに、トランジスタＮＴ３２のゲートはオフ状態になる。このとき、ＣＳＶおよびＸＣＳＶは、それぞれ、ＨレベルおよびＬレベルである。これにより、トランジスタＮＴ３６は、オン状態になるとともに、トランジスタＮＴ３４は、オフ状態になる。
【００８４】
そして、図８に示すように、ＧａｔｅＮ＋１がオン状態にされる。これにより、トランジスタＮＴ３７は、オン状態になる。その結果、ラッチ回路７２の端子／Ｑ側の電位がＬレベルになるとともに、端子Ｑ側の電位は、Ｈレベルとなる。
【００８５】
そして、インバータ７３の入力端子側がラッチ回路７２の端子／Ｑと同じＬレベルになることにより、インバータ７３の出力端子側は、Ｈレベルになる。これにより、トランジスタＮＴ３８がオン状態となり、ＶＣＯＭＬが保持容量線９（ＳＣＮ）に印加される。
【００８６】
このとき、前段の回路部７１ａと異なり、後段の回路部７１ｂのトランジスタＮＴ３２のゲートがＰＯＬに接続され、トランジスタＮＴ３３のゲートがＸＰＯＬに接続されていることにより、後段の回路部７１ｂのラッチ回路７２には、前段の回路部７１ａのラッチ回路７２に蓄積される信号と逆の極性の信号が記憶されている。これにより、後段の回路部７１ｂでは、保持容量線９（ＳＣＮ＋１）にＳＣＮとは極性の異なるＶＣＯＭＨが印加される。これにより、１行ごとに保持容量線９に印加される電圧の極性が異なる。このように、後段の回路部７１ｂのＧａｔｅＮ＋１の信号を受けて、前段の回路部７１ａから保持容量線９（ＳＣＮ）にＶＣＯＭＬが印加された後、一定の期間が経過してからＳＣＮ＋１に信号が印加される。
【００８７】
第４実施形態では、上記のように、回路部７１に設けられるラッチ回路７２は、１つであり、２つのラッチ回路５２および５３（図３参照）が設けられる上記第１実施形態と異なり、回路の構成を簡略にすることができる。また、第４実施形態のｎチャネルトランジスタの数（ＮＴ３１〜ＮＴ３８の８個）も、上記第１実施形態（ＮＴ１〜ＮＴ１１の１１個）よりも少なくすることができる。
【００８８】
なお、第４実施形態のその他の効果は、上記第１および第２実施形態と同様である。
【００８９】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００９０】
たとえば、上記第１〜第４実施形態では、保持容量線が電源投入後にＶＣＯＭＨの電位に固定（リセット）される例を示したが、本発明はこれに限らず、ＶＣＯＭＬの電位に固定してもよい。
【００９１】
また、上記第１〜第４実施形態では、リセット信号Ｓ＿ＲＳＴ（Ｖ＿ＲＳＴ）がゲートに入力されるトランジスタＮＴ５、ＮＴ２５およびＮＴ３１のソース／ドレインの一方が、低電圧側の電位であるＶＥＥに接続されている例を示したが、本発明はこれに限らず、リセット信号Ｓ＿ＲＳＴ（Ｖ＿ＲＳＴ）がゲートに入力されるトランジスタＮＴ５、ＮＴ２５およびＮＴ３１の代わりにｐチャネルトランジスタを用いて、ｐチャネルトランジスタのソース／ドレインの一方を高電圧側の電位に接続してもよい。この場合、リセット信号Ｓ＿ＲＳＴ（Ｖ＿ＲＳＴ）はＬｏｗアクティブの信号となる。
【００９２】
また、上記第３実施形態では、ラッチ回路６２の端子／Ｑ側に接続され、ＣＳＬが入力されるトランジスタとしてトランスミッションゲート６３を用いる例を示したが、本発明はこれに限らず、ＣＳＬによってオン／オフが制御できるものであれば、トランスミッションゲート以外の素子を用いてもよい。
【図面の簡単な説明】
【００９３】
【図１】本発明の第１実施形態による液晶表示装置の平面図である。
【図２】本発明の第１実施形態による画素の回路図である。
【図３】本発明の第１実施形態による保持容量線駆動回路の回路図である。
【図４】本発明の第１実施形態による保持容量線駆動回路の駆動を説明するための信号波形図である。
【図５】本発明の第１実施形態による保持容量線駆動回路の駆動を説明するための信号波形図である。
【図６】本発明の第２実施形態による液晶表示装置の平面図である。
【図７】本発明の第３実施形態による保持容量線駆動回路の回路図である。
【図８】本発明の第３実施形態による保持容量線駆動回路の駆動を説明するための信号波形図である。
【図９】本発明の第４実施形態による保持容量線駆動回路の回路図である。
【図１０】本発明の第４実施形態による保持容量線駆動回路の駆動を説明するための信号波形図である。
【符号の説明】
【００９４】
２  表示部
３  走査線駆動回路
５、６０、７０  保持容量線駆動回路
７  走査線
８  データ線（信号線）
９  保持容量線
２１  画素
５１、６１、７１  回路部
６２  ラッチ回路
６３  トランスミッションゲート（第２トランジスタ）
２１２  画素電極
２１３  共通電極
２１４  液晶
２１５  保持容量
ＮＴ５、ＮＴ２５、ＮＴ３１  トランジスタ（第１トランジスタ）
【図１】
0004462363.tif 000002
【図２】
0004462363.tif 000003
【図３】
0004462363.tif 000004
【図４】
0004462363.tif 000005
【図５】
0004462363.tif 000006
【図６】
0004462363.tif 000007
【図７】
0004462363.tif 000008
【図８】
0004462363.tif 000009
【図９】
0004462363.tif 000010
【図１０】
0004462363.tif 000011