(57)【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、
基板に対して垂直方向に延び且つ上端から下方に延びる中空を有する柱状半導体層と、
前記柱状半導体層の外壁に接して形成された第１の絶縁層と、
前記中空を残すように前記中空に面する前記柱状半導体層の内壁に形成された第２の絶縁層と、
前記中空を埋めるように前記第２の絶縁層に接して形成された第３の絶縁層と、
前記柱状半導体層と共に前記第１の絶縁層を挟むように形成され前記メモリセルの制御電極として機能する導電層とを備え、
前記第３の絶縁層内には、空隙が形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記柱状半導体層は、
上端から下方に延びる第１の中空を有する第１の柱状半導体層と、
前記第１の中空に面する前記第１の柱状半導体層の内壁に外壁が接するように形成された第２の柱状半導体層と
を備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の柱状半導体層は、上端から下方に延びる第２の中空を有する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の柱状半導体層は、
下方から第１の高さまで第１の内径を有し、前記第１の高さから上端まで前記第１の内径より大である第２の内径を有する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３参照）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１乃至３）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層のポリシリコン、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、トンネル絶縁層が設けられ、さらにトンネル絶縁層の周りに電荷を蓄積する複数の電荷蓄積層が設けられている。さらに、電荷蓄積層の周りにはブロック絶縁層が形成されている。これらポリシリコン、柱状半導体、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層を含む構成は、メモリストリングスと呼ばれる。
【０００５】
上記メモリストリングスの上下に選択トランジスタを設ける場合、その選択トランジスタには、良好なカットオフ特性が要求される。一方、メモリ装置の歩留まりとコストを考えた場合、選択トランジスタのボディ部分となる柱状半導体層にはポリシリコンを用いることが望ましい。しかしながら、このような場合、ポリシリコン中に多数存在する界面準位（粒界準位）のため、ゲート電極による柱状半導体層の電位制御は、単結晶シリコンにて構成した場合と比較して困難となる。つまり、柱状半導体層にポリシリコンを用いた場合、リーク電流を抑えることが課題となる。
【特許文献１】特開２００３−０７８０４４号
【特許文献２】米国特許第５５９９７２４号
【特許文献３】米国特許第５７０７８８５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、柱状半導体層における界面準位を低減し、トランジスタ特性の向上及び特性のバラツキを低減した不揮発性半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、前記メモリストリングスは、基板に対して垂直方向に延び且つ上端から下方に延びる中空を有する柱状半導体層と、前記柱状半導体層の外壁に接して形成された第１の絶縁層と、前記中空を残すように前記中空に面する前記柱状半導体層の内壁に形成された第２の絶縁層と、前記中空を埋めるように前記第２の絶縁層に接して形成された第３の絶縁層と、前記柱状半導体層と共に前記第１の絶縁層を挟むように形成され前記メモリセルの制御電極として機能する導電層とを備え、前記第３の絶縁層内には、空隙が形成されていることを特徴とする。
【発明の効果】
【０００９】
本発明は、柱状半導体層における界面準位を低減し、トランジスタ特性の向上及び特性のバラツキを低減した不揮発性半導体記憶装置、及びその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【００１１】
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬにかける電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳにかける電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）にかける電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬにかける電圧を制御するビット線駆動回路、ソース線ＳＬにかける電圧を制御するソース線駆動回路を有する（図示略）。
【００１２】
また、図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００において、メモリトランジスタ領域１２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。また、図１に示すとおり各層のワード線ＷＬは、水平方向において２次元的に広がりを有するように形成されている。各層のワード線ＷＬは、それぞれ同一層からなる平面構造を有しており、板状の平面構造となっている。
【００１３】
図２は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図である。第１実施形態においては、メモリトランジスタ領域１２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）、ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝３、ｎ＝４の一例を示している。
【００１４】
各メモリストリングスＭＳのメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）のゲートに接続されているワード線（ＷＬ１〜ＷＬ４）は、それぞれ同一の導電膜によって形成されており、それぞれ共通である。即ち、各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワード線ＷＬ４に接続されている。第１実施形態に係る不揮発性半導体記憶装置１００においては、図１及び図２に示すように、ワード線ＷＬ１〜ＷＬ４は、それぞれ、水平方向において２次元的に広がりを有するように形成されており、板状の平面構造を有している。また、ワード線ＷＬ１〜ＷＬ４は、それぞれ、メモリストリングスＭＳに略垂直に配置されている。また、ワード線ＷＬ１〜ＷＬ４のロウ方向（第１方向）の端部及びカラム方向の端部は、階段状に形成されている。ここで、ロウ方向は、垂直方向に直交する方向であり、カラム方向は、垂直方向及びロウ方向に直交する方向である。
【００１５】
各メモリストリングスＭＳは、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域（後述するＢａ２）の上に柱状の柱状半導体ＣＬｍｎ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有している。各柱状半導体ＣＬｍｎは、半導体基板Ｂａから垂直方向に形成されており、半導体基板Ｂａ及びワード線（ＷＬ１〜ＷＬ４）の面上においてマトリクス状になるように配置されている。なお、後述するように、柱状半導体ＣＬｍｎは、上端から下方に延びる中空を有する。つまり、メモリストリングスＭＳも、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬｍｎとは、段々形状を有する柱状の半導体を含む。
【００１６】
また、図２に示すように、メモリストリングスＭＳの上方には、柱状半導体ＣＬｍｎと絶縁膜（図示せず）を介し接してドレイン側選択トランジスタＳＤＴｒｍｎを構成する矩形板状のドレイン側選択ゲート線ＳＧＤ（図２に示す場合、ＳＧＤ１〜ＳＧＤ４）が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、ロウ方向に延びるストライプ状に形成されている。また、ドレイン側選択ゲート線ＳＧＤの幅方向の中心には、その中心を貫通して形成された柱状半導体ＣＬｍｎが設けられている。
【００１７】
また、図２に示すように、メモリストリングスＭＳの下方には、柱状半導体ＣＬｍｎと絶縁膜（図示せず）を介し接してソース側選択トランジスタＳＳＴｒｍｎを構成するソース側選択ゲート線ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、ワード線ＷＬ１〜ＷＬ４と同様に水平方向において２次元的に広がりを有するように形成されており、板状の平面構造を有している。
【００１８】
次に、図２及び図３を参照して、第１実施形態におけるメモリストリングスＭＳにより構成される回路構成及びその動作を説明する。図３は、第１実施形態における一つのメモリストリングスＭＳの回路図である。
【００１９】
図２及び図３に示すように、第１実施形態において、メモリストリングスＭＳは、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍ及びドレイン側選択トランジスタＳＤＴｒｍｎを有している。これら４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、それぞれ直列に接続されている（図３参照）。第１実施形態のメモリストリングスＭＳにおいては、半導体基板Ｂａ上のＰ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１に形成されたｎ＋領域に柱状半導体ＣＬｍｎが形成されている。
【００２０】
また、ソース側選択トランジスタＳＳＴｒｍｎのソースにはソース線ＳＬ（半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域）が接続されている。また、ドレイン側選択トランジスタＳＤＴｒｍｎのドレインにはビット線ＢＬが接続されている。
【００２１】
各メモリトランジスタＭｔｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように絶縁層を介して形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線ＷＬを有する。ワード線ＷＬの絶縁膜に囲まれた電荷蓄積層に接する端部は、メモリトランジスタＭｔｒｍｎの制御ゲート電極ＣＧとして機能する。メモリトランジスタＭＴｒｍｎのソース及びドレインは、柱状半導体ＣＬｍｎに形成される。
【００２２】
上記構成を有する不揮発性半導体記憶装置１００においては、ビット線ＢＬ１〜ＢＬ３、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ４、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬの電圧は、ビット線駆動回路（図示略）、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ソース線駆動回路（図示略）によって制御される。すなわち、所定のメモリトランジスタＭＴｒｍｎの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
【００２３】
（第１実施形態に係る不揮発性半導体記憶装置１００の具体的構成）
次に、図４を参照して、不揮発性半導体記憶装置１００の更に具体的構成を説明する。図４は、第１実施形態における不揮発性半導体記憶装置のロウ方向の断面図である。図４に示すように、メモリストリングスＭＳは、半導体基板Ｂａ上に下層から上層へと、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭｔｒｍｎとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。
【００２４】
半導体基板Ｂａ上には、ソース線ＳＬとなるＰ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１が形成されている。また、Ｐ−型領域Ｂａ１上には、選択的にｎ＋領域Ｂａ２が形成されている。
【００２５】
ソース側選択トランジスタ層２０は、半導体基板Ｂａ上に形成されたソース側第１絶縁層２１と、ソース側第１絶縁層２１の上面に形成されたソース側導電層２２と、ソース側導電層２２の上面に形成されたソース側第２絶縁層２３と、ソース側第２絶縁層２３の上面に形成されたソース側分離絶縁層２４を有する。
【００２６】
ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３は、水平方向において２次元的に広がりを有するように形成されている。ソース側分離絶縁層２４は、ソース側第１絶縁層２１の一部上面、ソース側導電層２２及びソース側第２絶縁層２３のロウ方向及びカラム方向の端部を覆うように形成されている。また、ソース側選択トランジスタ層２０において、ソース側第１絶縁層２１の上面に形成されたソース側分離絶縁層２４の上部から、ソース側第２絶縁層２３の上面に形成されたソース側分離絶縁層２４の上部まで、層間絶縁層２５が形成されている。
【００２７】
ソース側第１絶縁層２１及びソース側第２絶縁層２３は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側導電層２２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ソース側分離絶縁層２４は、窒化シリコン（ＳｉＮ）にて構成されている。層間絶縁層２５は、酸化シリコン（ＳｉＯ２）にて構成されている。なお、ソース側導電層２２の一端は、上述したソース側選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。
【００２８】
また、ソース側選択トランジスタ層２０において、ｎ＋領域Ｂａ２と整合する位置に、ソース側分離絶縁層２４、ソース側第２絶縁層２３、ソース側導電層２２、及びソース側第１絶縁層２１を貫通するようにソース側ホール２６が形成されている。ソース側ホール２６内の側壁には、順次、ソース側ゲート絶縁層２７、ソース側柱状半導体層２８、ソース側ホール第１絶縁層２９ａ、及びソース側ホール第２絶縁層２９ｂが設けられている。
【００２９】
ソース側ゲート絶縁層２７は、ソース側第１絶縁層２１、ソース側導電層２２及びソース側第２絶縁層２３に接するように中空円筒状に形成されている。ソース側柱状半導体層２８は、ソース側ゲート絶縁層２７に接するように有底円筒状に形成されている。換言すると、ソース側柱状半導体層２８は、半導体基板Ｂａに対して垂直方向に延び、且つ上端から下方に延びる中空を有する。ソース側ホール第１絶縁層２９ａは、ソース側柱状半導体層２８の内壁（ソース側柱状半導体層２８の中空に面する側壁）に接するように有底円筒状に形成されている。換言すると、ソース側ホール第１絶縁層２９ａは、ソース側柱状半導体層２８の中空を残すように（中空を全て埋めないように）形成されている。ソース側ホール第２絶縁層２９ｂは、ソース側ホール第１絶縁層２９ａに接するように柱状に形成されている。換言すると、ソース側ホール第２絶縁層２９ｂは、ソース側柱状半導体層２８の中空を埋めるように形成されている。また、ソース側ホール第２絶縁層２９ｂ内には、空隙２９１ｂが形成されている。
【００３０】
ソース側ゲート絶縁層２７は、酸化シリコン（ＳｉＯ２）にて形成されている。ソース側柱状半導体層２８は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。ソース側ホール第１絶縁層２９ａは、酸化シリコン（ＳｉＯ２）にて形成されている。ソース側ホール第２絶縁層２９ｂは、窒化シリコン（ＳｉＮ）にて形成されている。
【００３１】
なお、上記ソース側選択トランジスタ２０の構成において、ソース側導電層２２の構成を換言すると、ソース側導電層２２は、ソース側柱状半導体層２８と共にソース側ゲート絶縁層２７を挟むように形成されている。
【００３２】
メモリトランジスタ層３０は、ソース側分離絶縁層２４の上方及び層間絶縁層２５の上方に設けられた第１〜第５ワード線間絶縁層３１ａ〜３１ｅと、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの上下間に設けられた第１〜第４ワード線導電層３２ａ〜３２ｄと、第５ワード線間絶縁層３１ｅ上に設けられたメモリ分離絶縁層３３を有する。
【００３３】
第１〜第５ワード線間絶縁層３１ａ〜３１ｅ及び第１〜第４ワード線導電層３２ａ〜３２ｄは、水平方向において２次元的に広がりを有するように形成され、ロウ方向の端部及びカラム方向の端部で階段状に形成されている。メモリ分離絶縁層３３は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ及び第１〜第４ワード線導電層３２ａ〜３２ｄのロウ方向の端部及びカラム方向の端部を覆うように形成されている。また、メモリトランジスタ層３０において、第１ワード線間絶縁層３１ａの上面に形成されたメモリ分離絶縁層３３の上部から、第５ワード線間絶縁層３１ｅの上面に形成されたメモリ分離絶縁層３３の上部まで、層間絶縁層３４が形成されている。
【００３４】
第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。メモリ分離絶縁層３３は、窒化シリコン（ＳｉＮ）にて構成されている。層間絶縁層３４は、酸化シリコン（ＳｉＯ２）にて構成されている。なお、第１〜第４ワード線導電層３２ａ〜３２ｄは、上述したワード線ＷＬ１〜ＷＬ４として機能する。
【００３５】
また、メモリトランジスタ層３０においては、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、及びソース側分離絶縁層２４を貫通するようにメモリホール３５が形成されている。メモリホール３５は、ソース側ホール２６と整合する位置に設けられている。メモリ側ホール３５内の側壁には、順次、ブロック絶縁層３６ａ、電荷蓄積層３６ｂ、トンネル絶縁層３６ｃ、メモリ柱状半導体層３７、メモリホール第１絶縁層３８ａ、及びメモリホール第２絶縁層３８ｂが設けられている。
【００３６】
ブロック絶縁層３６ａは、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄに接するように中空円筒状に形成されている。同様に、電荷蓄積層３６ｂは、ブロック絶縁層３６ａに接するように中空円筒状に形成され、トンネル絶縁層３６ｃは、電荷蓄積層３６ｂに接するように中空円筒状に形成されている。メモリ柱状半導体層３７は、トンネル絶縁層３６ｃに接するように有底円筒状に形成されている。換言すると、メモリ柱状半導体層３７は、半導体基板Ｂａに対して垂直方向に延び、且つ上端から下方に延びる中空を有する。メモリホール第１絶縁層３８ａは、メモリ柱状半導体層３７の内壁（メモリ柱状半導体層３７の中空に面する側壁）に接するように有底円筒状に形成されている。換言すると、メモリホール第１絶縁層３８ａは、メモリ柱状半導体層３７の中空を残すように（中空を全て埋めないように）形成されている。メモリ側ホール第２絶縁層３８ｂは、メモリホール第１絶縁層３８ａに接するように柱状に形成されている。換言すると、メモリホール第２絶縁層３８ｂは、メモリ柱状半導体層３７の中空を埋めるように形成されている。また、メモリホール第２絶縁層３８ｂ内には、複数の空隙３８１ｂが形成されている。
【００３７】
ブロック絶縁層３６ａは、酸化シリコン（ＳｉＯ２）にて形成されている。電荷蓄積層３６ｂは、窒化シリコン（ＳｉＮ）にて形成されている。トンネル絶縁層３６ａは、酸化シリコン（ＳｉＯ２）にて形成されている。メモリ柱状半導体層３７は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。メモリホール第１絶縁層３８ａは、酸化シリコン（ＳｉＯ２）にて形成されている。メモリホール第２絶縁層３８ｂは、窒化シリコン（ＳｉＮ）にて形成されている。
【００３８】
なお、上記メモリトランジスタ３０において、第１〜第４ワード線導電層３２ａ〜３２ｄの構成を換言すると、第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリ柱状半導体層３７と共にトンネル絶縁層３６ｃ、電荷蓄積層３６ｂ及びブロック絶縁層３６ａを挟むように形成されている。
【００３９】
ドレイン側選択トランジスタ層４０は、メモリ柱状半導体層３６の上面に設けられたドレイン側第１絶縁層４１と、各ドレイン側第１絶縁層４１の上面に設けられたドレイン側導電層４２と、各ドレイン側導電層４２の上面に設けられたドレイン側第２絶縁層４３と、ドレイン側第２絶縁層４３の上面に設けられたドレイン側分離絶縁層４４を有する。
【００４０】
ドレイン側第１絶縁層４１、ドレイン側導電層４２及びドレイン側第２絶縁層４３は、メモリ柱状半導体層３６の上部に整合する位置に設けられ且つロウ方向に延びるストライプ状に形成されている。ドレイン側分離絶縁層４４は、ドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３の側面、メモリ分離絶縁層３３及び層間絶縁層３４の上面を覆うように形成されている。また、ドレイン側選択トランジスタ層４０において、層間絶縁層３４の上面に形成されたドレイン側分離絶縁層４４の上部から、ドレイン側第２絶縁層４３の上面に形成されたドレイン側分離絶縁層４４の上方まで、層間絶縁層４５が形成されている。
【００４１】
ドレイン側第１絶縁層４１及びドレイン側第２絶縁層４３は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側導電層４２は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。ドレイン側分離絶縁層４４は、窒化シリコン（ＳｉＮ）にて形成されている。層間絶縁層４５は、酸化シリコン（ＳｉＯ２）にて形成されている。なお、ドレイン側導電層４２の一端は、上述したドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
【００４２】
また、ドレイン側選択トランジスタ層４０において、ドレイン側分離絶縁層４４、ドレイン側第２絶縁層４３、ドレイン側導電層４２、ドレイン側第１絶縁層４１及び、メモリ分離絶縁層３３を貫通するようにドレイン側ホール４６が形成されている。ドレイン側ホール４６は、メモリホール３５と整合する位置に設けられている。ドレイン側ホール４６内の側壁には、順次、ドレイン側ゲート絶縁層４７、ドレイン側柱状半導体層４８、ドレイン側ホール第１絶縁層４９ａ、及びソース側ホール第２絶縁層４９ｂが設けられている。
【００４３】
ドレイン側ゲート絶縁層４７は、ドレイン側第１絶縁層４１、ドレイン側導電層４２及びドレイン側第２絶縁層４３に接するように中空円筒状に形成されている。ドレイン側柱状半導体層４８は、ドレイン側ゲート絶縁層４７に接するように有底円筒状に形成されている。換言すると、ドレイン側柱状半導体層４８は、半導体基板Ｂａに対して垂直方向に延び、且つ上端から下方に延びる中空を有する。ドレイン側ホール第１絶縁層４９ａは、ドレイン側柱状半導体層４８の内壁（ドレイン側柱状半導体層４８の中空に面する側壁）に接するように有底円筒状に形成されている。換言すると、ドレイン側ホール第１絶縁層４９ａは、ドレイン側柱状半導体層４８の中空を残すように（中空を全て埋めないように）形成されている。ドレイン側ホール第２絶縁層４９ｂは、ドレイン側ホール第１絶縁層４９ａに接するように柱状に形成されている。換言すると、ドレイン側ホール第２絶縁層４９ｂは、ドレイン側柱状半導体層４８の中空を埋めるように形成されている。また、ドレイン側ホール第２絶縁層４９ｂ内には、空隙４９１ｂが形成されている。
【００４４】
ドレイン側ゲート絶縁層４７は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側柱状半導体層４８は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。ドレイン側ホール第１絶縁層４９ａは、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側ホール第２絶縁層４９ｂは、窒化シリコン（ＳｉＮ）にて形成されている。
【００４５】
なお、上記ドレイン側選択トランジスタ４０の構成において、ドレイン側導電層４２の構成を換言すると、ドレイン側導電層４２は、ドレイン側柱状半導体層４８と共にドレイン側ゲート絶縁層４７を挟むように形成されている。
【００４６】
また、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０において、ドレイン側選択トランジスタ層４０の上面から、Ｐ−ｗｅｌｌ領域Ｂａ１、ソース側導電層２２、第１〜第４ワード線導電層３２ａ〜３２ｄに到達するようにプラグホール５１が形成されている。プラグホール５１内には、バリアメタル層５２を介して、プラグ導電層５３が形成されている。バリアメタル層５２は、窒化チタン（ＴｉＮ）から形成されている。プラグ導電層５３は、タングステン（Ｗ）から形成されている。
【００４７】
また、ドレイン側選択トランジスタ層４０の上面であって、ドレイン側柱状半導体層４８に整合する位置には、層間絶縁層４５を所定深さ掘り下げ、ロウ方向に延びる配線溝５４が形成されている。配線溝５４内には、バリアメタル層５５を介して、配線導電層５６が形成されている。バリアメタル層５５は、窒化チタン（ＴｉＮ）から形成されている。配線導電層５６は、タングステン（Ｗ）から形成されている。
【００４８】
（第１実施形態に係る不揮発性半導体記憶装置１００の製造工程）
次に、図５〜図２０を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の製造工程について説明する。
【００４９】
先ず、図５に示すように、半導体基板Ｂａ上にＰ−ｗｅｌｌ領域Ｂａ１を形成した後、酸化シリコン（例えば、２０ｎｍ）、ポリシリコン（例えば、１００ｎｍ）、酸化シリコン（例えば、２００ｎｍ）を順次堆積させ、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を形成する。
【００５０】
続いて、図６に示すように、Ｐ−ｗｅｌｌ領域Ｂａ１上に所定のピッチで、ソース側第２絶縁層２３、ソース側導電層２２、及びソース側第１絶縁層２１を貫通するようにソース側ホール２６を形成する。ここで、ソース側ホール２６の開口部の直径は、例えば、５０ｎｍとする。
【００５１】
次に、図７に示すように、ソース側ホール２６の底面（Ｐ−Ｗｅｌｌ領域Ｂａ１）に、例えばヒ素（Ａｓ）イオンを注入し、Ｐ−ｗｅｌｌ領域Ｂａ１上にｎ＋領域Ｂａ２を形成する。この後、ソース側ホール２６に酸化シリコン（ＳｉＯ２）を堆積させ、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により、ソース側ホール２６の底部に形成された酸化シリコン（ＳｉＯ２）を除去しソース側ゲート絶縁層２７を形成する。さらに、ソース側ホール２６の底部に稀フッ酸処理を行い、自然酸化膜を除去する。
【００５２】
続いて、図８に示すように、アモルファスシリコン（ａ−Ｓｉ）を堆積させてアモルファスシリコン層２８ａを形成させる（例えば、１０ｎｍ）。ここで、ソース側ホール２６の内部には、２０ｎｍ程度の径の中空が残るようにアモルファスシリコン層２８ａを堆積させる。
【００５３】
次に、図９に示すように、アモルファスシリコン層２８ａの表面を５００℃以下の温度で低温プラズマ酸化させ、アモルファスシリコン層２８ａの表面に、シリコン酸化膜を成長させ（例えば、７ｎｍ程度）、ソース側ホール第１絶縁層２９ａを形成する。ここで、アモルファスシリコン層２８ａは、３ｎｍ程度消費される。更に、６００℃窒素雰囲気中で、酸化されず残った内側のアモルファスシリコン層２８ａを多結晶化してポリシリコン（ｐ−Ｓｉ）とし、ソース側柱状半導体層２８を形成する。なお、この後、８００℃程度の酸化雰囲気中で熱処理を施すことが望ましい。
【００５４】
続いて、図１０に示すように、ソース側ホール第１絶縁層２９ａ上の中空を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、ソース側ホール第２絶縁層２９ｂを形成する。ここで、ソース側ホール第２絶縁層２９ｂ内には、空隙２９１ｂが形成される。
【００５５】
次に、図１１に示すように、ソース側第２絶縁層２３上に形成されたソース側ホール第２絶縁層２９ｂ、ソース側ホール第１絶縁層２９ａ、及びソース側柱状半導体層２８をＲＩＥにより除去する。また、メモリトランジスタ領域１２の中心から所定長さ離れたロウ方向及びカラム方向の領域に形成されたソース側第１絶縁層２１、ソース層導電層２２、及びソース側第２絶縁層２３を除去する。
【００５６】
続いて、図１２に示すように、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）を積層させた後、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により上部を平坦化する。これにより、ソース側分離絶縁層２４、及び層間絶縁層２５が形成される。
【００５７】
次に、図１３に示すように、ソース側分離絶縁層２４、及び層間絶縁層２５上に酸化シリコン（ＳｉＯ２）と、ポリシリコン（ｐ−Ｓｉ）とを交互に順次積層させ、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを形成する。
【００５８】
続いて、図１４に示すように、ソース側ホール２６と整合する位置で、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、及びソース側分離絶縁層２４を貫通するようにメモリホール３５を形成する。
【００５９】
次に、図１５に示すように、メモリホール３５内に、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）を堆積させ、ＲＩＥにより第５ワード線間絶縁層３１ｅの上部、及びメモリホール３５の底部に形成された、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）を除去し、ブロック絶縁層３６ａ、電荷蓄積層３６ｂ、トンネル絶縁層３６ｃを形成する。そして、ソース側選択トランジスタ層２０の製造工程と同様に、トンネル絶縁層３６ｃの表面に、アモルファスシリコンを堆積させた後、アモルファスシリコンの表面を低温プラズマ酸化し、メモリホール第１絶縁層３８ａを形成する。また、酸化されず残った内側のアモルファスシリコン層を多結晶化させ、ポリシリコンとし、メモリ柱状半導体層３７を形成する。さらに、メモリホール第１絶縁層３８ａ上の中空を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、メモリホール第２絶縁層３８ｂを形成する。ここで、メモリホール第２絶縁層３８ｂ内には、空隙３８１ｂが形成される。
【００６０】
続いて、図１６に示すように、メモリトランジスタ領域１２の中心から所定距離離れた位置にて、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを階段状に加工する。この後、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ２）を堆積させ、ＣＭＰ処理を施し、メモリ分離絶縁層３３、及び層間絶縁層３４を形成する。
【００６１】
次に、図１７に示すように、メモリ分離絶縁層３３及び層間絶縁層３４上に、酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）、酸化シリコン（ＳｉＯ２）を堆積させ、ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３を形成する。
【００６２】
続いて、図１８に示すように、メモリホール３５に整合する位置で、ドレイン側第２絶縁層４３、ドレイン側導電層４２、ドレイン側第１絶縁層４１、及びメモリ分離絶縁層３３を貫通するようにドレイン側ホール４６を形成する。
【００６３】
次に、図１９に示すように、ドレイン側ホール４６内に酸化シリコン（ＳｉＯ２）を堆積させ、ＲＩＥによりドレイン側第２絶縁層４３の上部及びドレイン側ホール４６の底部に形成された酸化シリコン（ＳｉＯ２）を除去し、ドレイン側ゲート絶縁層４７を形成する。そして、ソース側選択トランジスタ層２０の製造工程と同様に、ドレイン側ゲート絶縁層４７の表面に、アモルファスシリコンを堆積させた後、アモルファスシリコンの表面を低温プラズマ酸化し、ソース側ホール第１絶縁層４９ａを形成する。また、酸化されず残った内側のアモルファスシリコン層を多結晶化させ、ポリシリコンとし、ソース側柱状半導体層４８を形成する。さらに、ソース側ホール第１絶縁層４９ａ上の中空を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、ソース側ホール第２絶縁層４９ｂを形成する。ここで、ソース側ホール第２絶縁層４９ｂ内には、空隙４９１ｂが形成される。
【００６４】
続いて、図２０に示すように、ロウ方向に所定ピッチに形成されカラム方向に延びるストライプ状にドレイン側第２絶縁層４３、ドレイン側導電層４２、ドレイン側第１絶縁層４１を加工する。その後、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）を堆積させ、ＣＭＰ処理を施し、ドレイン側分離絶縁層４４、及び層間絶縁層４５を形成する。
【００６５】
次に、ドレイン側選択トランジスタ層４０の上面から、Ｐ−ｗｅｌｌ領域Ｂａ１、ソース側導電層２２、第１〜第４ワード線導電層３２ａ〜３２ｄに達するようにプラグホール５１を形成し、ドレイン側柱状半導体層４８に整合する位置に、層間絶縁層４５を堀り込んでロウ方向に延びる配線溝５４を形成する。
【００６６】
続いて、プラグホール５１内及び配線溝５４内に、窒化チタン（ＴｉＮ）、及びタングステン（Ｗ）を堆積させる。これにより、プラグホール５１内にバリアメタル層５２及びプラグ導電層５３が形成され、配線溝５４内にバリアメタル層５５及び配線導電層５６が形成され、図４に示す不揮発性半導体記憶装置１００を形成する。
【００６７】
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置１００は、上記製造工程にて説明したように、メモリトランジスタＭＴｒｍｎとなる各層、及びソース側選択トランジスタＳＳＴｒｍｎ，ドレイン側選択トランジスタ層ＳＤＴｒｍｎとなる各層を、積層数に関係なく所定のリソグラフィー工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置１００を製造することが可能である。
【００６８】
また、本発明の第１実施形態に係る不揮発性半導体記憶装置１００において、ソース側選択トランジスタＳＳＴｒｍｎのボディとなる部分は、ポリシリコンからなり且つ中空を有するソース側柱状半導体層２８から構成されている。また、メモリトランジスタＭＴｒｍｎのボディとなる部分は、ポリシリコンからなり且つ中空を有するメモリ柱状半導体層３７から構成されている。また、ドレイン側選択トランジスタＳＤＴｒｍｎのボディとなる部分は、ポリシリコンからなり且つ中空を有するドレイン側柱状半導体層４８から構成されている。
【００６９】
ここで、ポリシリコンは、そのポリシリコン中に多数存在する粒界により多数の界面準位（粒界準位）を有する。例えば、ポリシリコンにて形成されたソース側柱状半導体層、メモリ柱状半導体層、及びドレイン側柱状半導体層を中空のない柱形状とし、その径を大きく形成した場合、その界面準位に電荷がトラップされる。つまり、ソース側柱状半導体層２８、メモリ柱状半導体層３７、及びドレイン側柱状半導体層４８の電位制御は、困難となり、リーク電流が生じる。
【００７０】
一方、本発明の第１実施形態に係る不揮発性半導体記憶装置１００において、上記のようにソース側柱状半導体層２８、メモリ柱状半導体層３７、及びドレイン側柱状半導体層４８は、中空を有し、その直径方向の厚みを薄く形成している。したがって、ソース側柱状半導体層２８、メモリ柱状半導体層３７、及びドレイン側柱状半導体層４８のポリシリコンに含まれる粒界の絶対量が抑制される。つまり、界面電位の絶対量を抑制することができる。したがって、ソース側柱状半導体層２８、メモリ柱状半導体層３７、及びドレイン側柱状半導体層４８の電位を制御可能となり、リーク電流を抑制することができる。
【００７１】
更に、本発明の第１実施形態に係る不揮発性半導体記憶装置１００において、ソース側柱状半導体層２８の内壁にソース側ホール第１絶縁層２９ａが形成されている。また、メモリ柱状半導体層３７の内壁にメモリホール第１絶縁層３８ａが形成されている。また、ドレイン側柱状半導体層４８の内壁に、ドレイン側ホール第１絶縁層４９ａが形成されている。したがって上記構成により、ソース側柱状半導体層２８、メモリ柱状半導体層３７、及びドレイン側柱状半導体層４８の内壁近傍に存在していたシリコン（Ｓｉ）原子の未結合手の数を減少させ、更にリーク電流を抑制することができる。
【００７２】
また、本発明の第１実施形態に係る不揮発性半導体記憶装置１００は、ソース側ホール第１絶縁層２９ａ上の中空を埋めるようにソース側ホール第２絶縁層２９ｂを設けている。また、メモリホール第１絶縁層３８ａ上の中空を埋めるようにメモリホール第２絶縁層３８ｂを設けている。また、ドレイン側ホール第１絶縁層４９ａ上の中空を埋めるようにドレイン側ホール第２絶縁層４９ｂを設けている。したがって、上記構成により、ソース側ホール第１絶縁層２９ａ上に中空が設けられた状態よりも、メモリトランジスタ層３０を形成するプロセスを容易にすることができる。また、上記構成により、メモリホール第１絶縁層３８ａ上に中空が設けられた状態よりも、ドレイン側選択トランジスタ層４０を形成するプロセスを容易にすることができる。また、上記構成により、ドレイン側ホール第１絶縁層４９ａ上に中空が設けられた状態よりも、配線導電層５６等を形成するプロセスを容易にすることができる。
【００７３】
また、本発明の第１実施形態に係る不揮発性半導体記憶装置１００は、ソース側ホール第２絶縁層２９ｂ内に空隙２９１ｂを設けている。また、メモリホール第２絶縁層３８ｂ内に空隙３８１ｂを設けている。また、ドレイン側ホール第２絶縁層４９ｂ内に空隙４９１ｂを設けている。したがって、上記構成により、酸化によってソース側柱状半導体層２８に体積膨張が生じる場合であっても、空隙２９１ｂによって、その体積膨張による応力を吸収することができる。また、上記構成により、酸化により、メモリ柱状半導体層３７に体積膨張が生じた場合であっても、空隙３８１ｂによって、その体積膨張による応力を吸収することができる。また、上記構成により、酸化によってドレイン側柱状半導体層４８に体積膨張が生じる場合であっても、空隙４９１ｂによって、その体積膨張による応力を吸収することができる。
【００７４】
また、ソース側ホール第２絶縁層２９ｂ、メモリホール第２絶縁層３８ｂ、及びドレイン側ホール第２絶縁層４９ｂは、窒化シリコン（ＳｉＮ）にて形成されている。したがって、それら窒化シリコンの圧縮応力により、上記体積膨張による応力を相殺する効果を期待できる。
【００７５】
また、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造方法において、低温プラズマ酸化により、アモルファスシリコン（ａ−Ｓｉ）を結晶化させず（ポリシリコン（ｐ−Ｓｉ）にせず）、酸化することで、平坦性の優れたソース側ホール第１絶縁層（ＳｉＯ２）２９ａ、メモリホール第１絶縁層（ＳｉＯ２）３９ａ、及びドレイン側ホール第１絶縁層（ＳｉＯ２）４９ａを形成することができる。ここで、低温プラズマ酸化の後に残存するアモルファスシリコン（ａ−Ｓｉ）の表面も、同様に平坦性に優れたものとなる。したがって、その残存するアモルファスシリコン（ａ−Ｓｉ）を結晶化させた（ポリシリコン（ｐ−Ｓｉ）とした）ソース側柱状半導体層２８、メモリ柱状半導体層３７、及びドレイン側柱状半導体層４８は、平坦性に優れたものとなる。したがって、上記の優れた平坦性により、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の製造方法は、ソース側柱状半導体層２８、メモリ柱状半導体層３７、及びドレイン側柱状半導体層４８における特性のばらつきを抑制することができる。
【００７６】
つまり、第１実施形態に係る不揮発性半導体記憶装置１００は、柱状半導体層における界面準位を低減し、トランジスタ特性の向上及び特性のバラツキを低減する効果を奏する。
【００７７】
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図２１を参照して、本発明の第２実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００７８】
図２１に示すように、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なるメモリトランジスタ層３０ａを有する。メモリトランジスタ層３０ａは、第１実施形態と異なり、側壁を凹凸状とするメモリホール３５’を有する。
【００７９】
メモリホール３５’に面する第１〜第５ワード線間絶縁層３１ａ’〜３１ｄ’の側壁は、メモリホール３５’に面する第１〜第４ワード線導電層３２ａ’〜３２ｄ ’の側壁よりも突出して形成されている。換言すると、メモリホール３５’に面する第１〜第４ワード線導電層３２ａ’〜３２ｄ’の側壁は、メモリホール３５’に面する第１〜第５ワード線間絶縁層３１ａ’〜３１ｄ ’の側壁よりも窪んで形成されている。
【００８０】
このようなメモリホール３５’に面する側壁の形状に沿って、ブロック絶縁層３６ａ’、電荷蓄積層３６ｂ’、トンネル絶縁層３６ｃ’、メモリ柱状半導体層３７’、及びメモリホール第１絶縁層３８ａ’の内壁及び外壁は、凹凸状に形成されている。また、メモリホール第２絶縁層３８ｂ’は、各第１〜第４ワード線導電層３２ａ’〜３２ｄ’が設けられた積層方向の位置にて突出した形状を有する。メモリホール第２絶縁層３８ｂ’内に設けられた空隙３８１ｂ’は、各第１〜第４ワード線導電層３２ａ’〜３２ｄ’が設けられた積層方向の位置（メモリホール第２絶縁層３８ｂ’の突出した位置）に形成されている。
【００８１】
（第２実施形態に係る不揮発性半導体記憶装置の効果）
次に、第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。また、第２実施形態に係る不揮発性半導体記憶装置は、メモリホール３５’の形状により、空隙３８１ｂ’を各第１〜第４ワード線導電層３２ａ’〜３２ｄ’が設けられた積層方向の位置に形成することができる。したがって、体積膨張に伴う応力を、第１〜第４ワード線導電層３２ａ’〜３２ｄ’の端部に近い空隙３８１ｂ’にて緩和することができる。
【００８２】
なお、第２実施形態においては、メモリトランジスタ層３０ａのみを示したが、ソース側選択トランジスタ層２０において、ソース側ホール２６に面する第１及び第２ソース側絶縁層２１，２３の側壁は、ソース側ホール２６に面するソース側導電層２２の側壁よりも突出して形成した構成であってもよい。また、ドレイン側選択トランジスタ層４０において、ドレイン側ホール４６に面する第１及び第２ドレイン側絶縁層４１，４３の側壁は、ドレイン側ホール４６に面するドレイン側導電層４２の側壁よりも突出して形成した構成であってもよい。
【００８３】
［第３実施形態］
（第３実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図２２を参照して、本発明の第３実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。なお、第３実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００８４】
図２２に示すように、第３実施形態に係る不揮発性半導体記憶装置は、第１及び第２実施形態と異なるメモリトランジスタ層３０ｂを有する。メモリトランジスタ層３０ｂは、第２実施形態と異なる位置で、側壁を凹凸状とするメモリホール３５’’を有する。
【００８５】
メモリホール３５’’に面する第１〜第５ワード線間絶縁層３１ａ’’〜３１ｄ’’の側壁は、メモリホール３５’’に面する第１〜第４ワード線導電層３２ａ’’〜３２ｄ’’の側壁よりも窪んで形成されている。換言すると、メモリホール３５’’に面する第１〜第４ワード線導電層３２ａ’’〜３２ｄ’’の側壁は、メモリホール３５’’に面する第１〜第５ワード線間絶縁層３１ａ’’〜３１ｄ’’の側壁よりも突出して形成されている。
【００８６】
このようなメモリホール３５’’に面する側壁の形状に沿って、ブロック絶縁層３６ａ’’、電荷蓄積層３６ｂ’’、トンネル絶縁層３６ｃ’’、メモリ柱状半導体層３７’’、及びメモリホール第１絶縁層３８ａ’’の内壁及び外壁が、凹凸状に形成されている。また、メモリホール第２絶縁層３８ｂ’’は、各第１〜第４ワード線間絶縁層３１ａ’’〜３１ｅ’’が設けられた積層方向の位置にて突出した形状を有する。メモリホール第２絶縁層３８ｂ’’内に設けられた空隙３８１ｂ’’は、各第１〜第５ワード線間絶縁層３１ａ’’〜３１ｅ’’が設けられた積層方向の位置（メモリホール第２絶縁層３８ｂ’’の突出した位置）に形成されている。
【００８７】
（第３実施形態に係る不揮発性半導体記憶装置の効果）
次に、第３実施形態に係る不揮発性半導体記憶装置の効果について説明する。第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。また、第３実施形態に係る不揮発性半導体記憶装置は、メモリホール３５’’の形状により、空隙３８１ｂ’’を各第１〜第５ワード線間絶縁層３１ａ’’〜３１ｅ’’が設けられた積層方向の位置に形成することができる。したがって、体積膨張に伴う応力を、第１〜第５ワード線間絶縁層３１ａ’’〜３１ｅ’’の端部に近い空隙３８１ｂ’’にて緩和することができる。
【００８８】
なお、第３実施形態においては、メモリトランジスタ層３０ｂのみを示したが、ソース側選択トランジスタ層２０において、ソース側ホール２６に面する第１及び第２ソース側絶縁層２１，２３の側壁は、ソース側ホール２６に面するソース側導電層２２の側壁よりも窪んで形成した構成であってもよい。また、ドレイン側選択トランジスタ層４０において、ドレイン側ホール４６に面する第１及び第２ドレイン側絶縁層４１，４３の側壁は、ドレイン側ホール４６に面するドレイン側導電層４２の側壁よりも窪んで形成した構成であってもよい。
【００８９】
［第４実施形態］
（第４実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図２３を参照して、本発明の第４実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。なお、第４実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００９０】
図２３に示すように、第４実施形態に係る不揮発性半導体記憶装置は、第１〜第３実施形態と異なるソース側選択トランジスタ層２０ａ、メモリトランジスタ層３０ｃ、及びドレイン側選択トランジスタ層４０ａを有する。
【００９１】
ソース側選択トランジスタ層２０ａは、第１実施形態と異なるソース側第２絶縁層２３ａ、ソース側ホール第１絶縁層２９ｃ、及びソース側ホール第２絶縁層２９ｄを有する。
【００９２】
ソース側第２絶縁層２３ａは、第１実施形態と異なり、窒化シリコン（ＳｉＮ）から形成されている。
【００９３】
ソース側ホール第１絶縁層２９ｃの上部は、第１実施形態と異なり、ソース側柱状半導体層２８及びソース側第２絶縁層２３ａの上面よりも低く形成されている。同様に、ソース側ホール第２絶縁層２９ｄの上部は、第１実施形態と異なり、ソース側柱状半導体層２８及びソース側第２絶縁層２３ａの上面よりも低く、ソース側ホール第１絶縁層２９ｃの上部と同じ高さとなるように形成されている。なお、ソース側ホール第１絶縁層２９ｃ及びソース側ホール第２絶縁層２９ｄは、それらの上面からソース側第２絶縁層２３ａの表面までの長さがソース側ホール２６の開口部の直径の２／３以上の長さを有するように形成されている。
【００９４】
メモリトランジスタ層３０ｃは、第１実施形態の構成に加えて、メモリ保護絶縁層３９を有する。また、メモリトランジスタ層３０ｃは、第１〜第３実施形態と異なるメモリ柱状半導体層３７ａ、メモリホール第１絶縁層３８ｃ、及びメモリホール第２絶縁層３８ｄを有する。
【００９５】
メモリ保護絶縁層３９は、第５ワード線間絶縁層３１ｅの上面に形成されている。メモリ保護絶縁層３９は、窒化シリコン（ＳｉＮ）にて形成されている。なお、メモリ保護絶縁層３９には、メモリホール３５が形成されている。
【００９６】
メモリ柱状半導体層３７ａは、第１実施形態と同様に、半導体基板Ｂａに対して垂直方向に延び、且つ上端から下方に延びる中空を有する。また、メモリ柱状半導体層３７ａは、ソース側ホール第１絶縁層２９ｃの上面及びソース側ホール第２絶縁層２９ｄの上面に接するように形成されている。つまり、メモリ柱状半導体層３７ａは、メモリホール３５からソース側ホール２６まで延びるように形成されている。また、メモリ柱状半導体層３７ａの外壁は、ソース側柱状半導体層２８の内壁に接するように形成されている。メモリ柱状半導体層３７ａは、ソース側柱状半導体層２８とソース側ホール２６の開口部の直径の２／３以上の長さ（深さ）に亘って接する。
【００９７】
メモリホール第１絶縁層３８ｃの上部は、第１実施形態と異なり、メモリ柱状半導体層３７ａ及びメモリ保護絶縁層３９の上面よりも低く形成されている。同様に、メモリホール第２絶縁層３８ｄの上部は、第１実施形態と異なり、メモリ柱状半導体層３７ａ及びメモリ保護絶縁層３９の上面よりも低く、メモリホール第１絶縁層３８ｃと同じ高さとなるように形成されている。なお、メモリホール第１絶縁層３８ｃ及びメモリホール第２絶縁層３８ｄは、それらの上面からメモリ保護絶縁層３９の表面までの長さがメモリホール３５の開口部の直径の２／３以上の長さを有するように形成されている。
【００９８】
ドレイン側選択トランジスタ層４０ａは、第１実施形態と異なるドレイン側第２絶縁層４３ａ、ドレイン側柱状半導体層４８ａ、ドレイン側ホール第１絶縁層４９ｃ、及びドレイン側ホール第２絶縁層４９ｄを有する。
【００９９】
ドレイン側第２絶縁層４３ａは、第１実施形態と異なり、窒化シリコン（ＳｉＮ）にて形成されている。
【０１００】
ドレイン側柱状半導体層４８ａは、第１実施形態と同様に、半導体基板Ｂａに対して垂直方向に延び、且つ上端から下方に延びる中空を有する。また、ドレイン側柱状半導体層４８ａは、メモリホール第１絶縁層３８ｃ及びメモリホール側２絶縁層３８ｄの上面に接するように形成されている。つまり、ドレイン側柱状半導体層４８ａは、ドレイン側ホール４６からメモリホール３５まで延びるように形成されている。また、ドレイン側柱状半導体層４８ａの外壁は、メモリ柱状半導体層３７ａの内壁に接するように形成されている。ドレイン側柱状半導体層４８ａは、メモリ柱状半導体層３７ａとメモリホール３５の開口部の直径の２／３以上の長さ（深さ）に亘って接する。
【０１０１】
ドレイン側ホール第１絶縁層４９ｃは、ドレイン側柱状半導体層４８ａと同様に、ドレイン側ホール４６からメモリホール３５まで延びるように形成されている。
【０１０２】
ドレイン側ホール第２絶縁層４９ｄは、ドレイン側ホール第１絶縁層４９ｃと同様に、ドレイン側ホール４６からメモリホール３５まで延びるように形成されている。また、ドレイン側ホール第２絶縁層４９ｄの上部は、ドレイン側ホール第１絶縁層４９ｃ及びドレイン側第２絶縁層４３ａの上面よりも低くなるように形成されている。
【０１０３】
また、ドレイン側選択トランジスタ層４０ａ’の上部には、バリアメタル層５５ａ、及び配線導電層５６ａが形成されている。バリアメタル層５５ａは、配線溝５４内に形成されている。また、バリアメタル層５５ａは、ドレイン側ホール第１絶縁層４９ｃの側面及びドレイン側ホール第２絶縁層４９ｄの上面に接するように形成されている。配線導電層５６ａは、バリアメタル層５５ａに接するように形成されている。バリアメタル層５５ａは、窒化チタン（ＴｉＮ）から形成されている。配線導電層５６ａは、タングステン（Ｗ）から形成されている。つまり、バリアメタル層５５ａ及び配線導電層５６ａは、第１〜第３実施形態と異なり、ドレイン側ホール第１絶縁層４９ｃの形成された位置にて配線溝５４から下方に突出した形状を有する。
【０１０４】
（第４実施形態に係る不揮発性半導体記憶装置の製造工程）
次に、図２４〜図４７を参照して、第４実施形態に係る不揮発性半導体記憶装置の製造工程について説明する。
【０１０５】
先ず、図２４に示すように、半導体基板Ｂａ上にＰ−ｗｅｌｌ領域Ｂａ１を形成した後、酸化シリコン（２０ｎｍ）、ポリシリコン（１００ｎｍ）、窒化シリコン（１００ｎｍ）を順次堆積させ、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３ａを形成する。
【０１０６】
続いて、図２５に示すように、Ｐ−ｗｅｌｌ領域Ｂａ１上に所定のピッチで、ソース側第２絶縁層２３ａ、ソース側導電層２２、及びソース側第１絶縁層２１を貫通するようにソース側ホール２６を形成する。ここで、ソース側ホール２６の開口部の直径は、例えば、５０ｎｍとする。
【０１０７】
次に、図２６に示すように、ソース側ホール２６の底面（Ｐ−Ｗｅｌｌ領域Ｂａ１）に、例えばヒ素（Ａｓ）イオンを注入し、Ｐ−ｗｅｌｌ領域Ｂａ１上にｎ＋領域Ｂａ２を形成する。この後、ソース側ホール２６に酸化シリコン（ＳｉＯ２）を堆積させ、反応性イオンエッチング（ＲＩＥ）により、ソース側ホール２６の底部に形成された酸化シリコン（ＳｉＯ２）を除去しソース側ゲート絶縁層２７を形成する。また、ソース側ホール２６の底部に稀フッ酸処理を行い、自然酸化膜を除去する。
【０１０８】
続いて、図２７に示すように、アモルファスシリコン層を堆積させる（例えば、１０ｎｍ）。ここで、ソース側ホール２６の内部には、２０ｎｍ程度の径の中空が残るようアモルファスシリコンを堆積させる。続いて、アモルファスシリコン層の表面を５００℃以下の温度で低温プラズマ酸化し、アモルファスシリコン層の表面に、シリコン酸化膜（７ｎｍ程度）を成長させ、ソース側ホール第１絶縁層２９ｃを形成する。ここで、アモルファスシリコン層は、３ｎｍ程度消費される。更に、６００℃窒素雰囲気中で、酸化されず残った内側のアモルファスシリコン層を多結晶化してポリシリコンとし、ソース側柱状半導体層２８を形成する。なお、この後、８００℃程度の酸化雰囲気中で熱処理を施すことが望ましい。
【０１０９】
続いて、図２８に示すように、ソース側ホール第１絶縁層２９ａ上の中空を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、ソース側ホール第２絶縁層２９ｄを形成する。ここで、ソース側ホール第２絶縁層２９ｄ内には、空隙２９１ｄが形成される。
【０１１０】
次に、図２９に示すように、ソース側第２絶縁層２３ａ上に形成されたソース側ホール第２絶縁層２９ｄ、ソース側ホール第１絶縁層２９ｃ、及びソース側柱状半導体層２８をＲＩＥにより除去する。また、ソース側ホール第１絶縁層２９ｃ、及びソース側柱状半導体層２８の表面から、更にソース側ホール第２絶縁層２９ｄを所定深さまでエッチング除去する。
【０１１１】
次に、図３０に示すように、例えば、稀フッ酸処理により、ソース側ホール第２絶縁層２９ｄの上面に露出したソース側ホール第１絶縁層２９ｃを除去する。続いて、ＰＳＧ（Phosphorous doped silicate glass）を堆積させ、ＰＳＧ層６１を形成する。
【０１１２】
続いて、図３１に示すように、メモリトランジスタ領域１２の中心から所定長さ離れたロウ方向及びカラム方向の領域に形成されたソース側第１絶縁層２１、ソース層導電層２２、及びソース側第２絶縁層２３ａを除去する。そして、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）を積層させた後、化学機械研磨（ＣＭＰ）により上部を平坦化する。これにより、ソース側分離絶縁層２４、及び層間絶縁層２５が形成される。
【０１１３】
次に、図３２に示すように、ソース側分離絶縁層２４、及び層間絶縁層２５上に酸化シリコン（ＳｉＯ２）と、アモルファスシリコン（ａ−Ｓｉ）とを交互に順次積層させた後、窒化シリコン（ＳｉＮ）を堆積させ、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、及びメモリ保護絶縁層３９を形成する。
【０１１４】
続いて、図３３に示すように、ソース側ホール２６と整合する位置で、メモリ保護絶縁層３９、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、及びソース側分離絶縁層２４を貫通するようにメモリホール３５を形成する。
【０１１５】
次に、図３４に示すように、メモリホール３５内に、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）を堆積させ、ＲＩＥによりメモリ保護絶縁層３９の上部、及びメモリホール３５の底部に形成された、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）を除去し、ブロック絶縁層３６ａ、電荷蓄積層３６ｂ、及びトンネル絶縁層３６ｃを形成する。この際、メモリホール３５の底部に形成されたＰＳＧ層６１も除去される。
【０１１６】
続いて、図３５に示すように、トンネル絶縁層３６ｃの表面、ソース側柱状半導体層２８の表面、ソース側ホール第１絶縁層２９ｃの表面、及びソース側ホール第２絶縁層２９ｄの表面に、アモルファスシリコン（ａ−Ｓｉ）を堆積させた後、アモルファスシリコンの表面をプラズマ酸化し、メモリホール第１絶縁層３８ｃを形成する。また、酸化されず残った内側のアモルファスシリコンを多結晶化させてポリシリコンとし、メモリ柱状半導体層３７ａを形成する。
【０１１７】
続いて、図３６に示すように、メモリホール第１絶縁層３８ｃ上の中空を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、メモリホール第２絶縁層３８ｄを形成する。ここで、メモリホール第２絶縁層３８ｄには、空隙３８１ｄが形成される。
【０１１８】
続いて、図３７に示すように、メモリ保護絶縁層３９上に形成されたメモリホール第２絶縁層３８ｄ、メモリホール第１絶縁層３８ｃ、及びメモリ柱状半導体層３７ａをＲＩＥにより除去する。更に、メモリホール第２絶縁層３８ｄを所定深さまでエッチング除去する。
【０１１９】
次に、図３８に示すように、例えば、稀フッ酸処理により、メモリホール第２絶縁層３８ｄの上面に露出したメモリホール第１絶縁層３８ｃを除去する。続いて、ＰＳＧを堆積させ、ＰＳＧ層６２を形成する。
【０１２０】
続いて、図３９に示すように、メモリトランジスタ領域１２の中心から所定長さ離れたロウ方向及びカラム方向の領域に形成された第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、及びメモリ保護絶縁層３９を階段状に加工する。そして、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）を積層させた後、化学機械研磨（ＣＭＰ）により上部を平坦化する。これにより、メモリ分離絶縁層３３、及び層間絶縁層３４が形成される。
【０１２１】
次に、図４０に示すように、メモリ分離絶縁層３３、及び層間絶縁層３４上に酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）、窒化シリコン（ＳｉＮ）を順次積層させ、ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３ａを形成する。
【０１２２】
続いて、図４１に示すように、メモリホール３５と整合する位置で、ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３ａを貫通するようにソース側ホール４６を形成する。
【０１２３】
次に、図４２に示すように、ドレイン側ホール４６内に酸化シリコン（ＳｉＯ２）を堆積させ、ＲＩＥによりドレイン側第２絶縁層４３ａの上部、及びドレイン側ホール４６の底部に形成された酸化シリコン（ＳｉＯ２）を除去し、ドレイン側ゲート絶縁層４７を形成する。この際、ドレイン側ホール４６の底部に形成されたＰＳＧ層６２も除去される。
【０１２４】
続いて、図４３に示すように、ドレイン側ゲート絶縁層４７の表面、メモリ柱状半導体層３７ａの表面、メモリホール第１絶縁層３８ｃの表面、及びメモリホール第２絶縁層３８ｄの表面に、アモルファスシリコン（ａ−Ｓｉ）を堆積させる。そして、アモルファスシリコンの表面をプラズマ酸化し、ドレイン側ホール第１絶縁層４９ｃを形成する。また、酸化されず残った内側のアモルファスシリコンを多結晶化させてポリシリコンとし、ドレイン側柱状半導体層４８ａを形成する。
【０１２５】
次に、図４４に示すように、ドレイン側ホール第１絶縁層４９ｃ上の中空を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、ドレイン側ホール第２絶縁層４９ｄを形成する。ここで、メモリホール第２絶縁層４９ｄには、空隙４９１ｄが形成される。
【０１２６】
続いて、図４５に示すように、ドレイン側第２絶縁層４３ａ上に形成されたドレイン側ホール第２絶縁層４９ｄ、ドレイン側ホール第１絶縁層４９ｃ、及びドレイン側柱状半導体層４８ａをＲＩＥにより除去する。更に、ドレイン側ホール第２絶縁層４９ｄを所定深さまでエッチング除去する。
【０１２７】
次に、図４６に示すように、ドレイン側ホール第２絶縁層４９ｄの上面に、ＰＳＧを堆積させ、ＰＳＧ層６３を形成する。
【０１２８】
続いて、図４７に示すように、ドレイン側第１絶縁層４１，ドレイン側導電層４２，及びドレイン側第２絶縁層４３ａをロウ方向に所定ピッチで配置されカラム方向に延びるストライプ状に加工する。この後、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ２）を堆積させ、ＣＭＰ処理を施し、ドレイン側分離絶縁層４４、及び層間絶縁層４５を形成する。さらに、第１実施形態と同様に、プラグホール５１及び配線溝５４を形成する。続いて、配線溝５４の下方に位置するＰＳＧ層６３を除去し、再び第１実施形態と同様の工程を行い、図２３に示す第４実施形態に係る不揮発性半導体記憶装置を製造する。なお、配線溝５４、及びＰＳＧ層６３が形成されていた空間に、バリアメタル層５５ａ及び配線導電層５６ａが形成される。
【０１２９】
（第４実施形態に係る不揮発性半導体記憶装置の効果）
次に、第４実施形態に係る不揮発性半導体記憶装置の効果について説明する。第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。また、第４実施形態に係る不揮発性半導体記憶装置は、ソース側柱状半導体層２８の中空に面する表面（内壁）にメモリ柱状半導体層３７ａの表面（外壁）が接するように形成されている。また、第４実施形態に係る不揮発性半導体記憶装置は、メモリ柱状半導体層３７ａの中空に面する表面（内壁）にドレイン側柱状半導体層４８ａの表面（外壁）が接するように形成されている。
【０１３０】
したがって、上記第１〜第３実施形態と比較して、第４実施形態に係るソース側柱状半導体層２８、メモリ柱状半導体層３７ａ、及びドレイン側柱状半導体層４８ａは、それらの接触面積を大きくすることができる。つまり、第１〜第３実施形態と比較して、第４実施形態に係る不揮発性半導体記憶装置は、ソース側柱状半導体層２８、メモリ柱状半導体層３７ａ、及びドレイン側柱状半導体層４８ａ間のコンタクト抵抗を低減させることができる。
【０１３１】
ここで、図４８は、第４実施形態に係る不揮発性半導体記憶装置の効果を説明する図である。図４８は、ソース側柱状半導体層及びメモリ柱状半導体層を中空のない柱状に形成した比較例と、本実施形態を示している。図４８は、「合わせずれがない場合」と、「合わせずれがある場合」とを示している。図４８においては、ソース側柱状半導体層の中心軸とメモリ柱状半導体層の中心軸とが一致している場合を「合わせずれがない場合」とし、ソース側柱状半導体層の中心軸とメモリ柱状半導体層の中心軸が、Δｘずれている場合を「合わせずれがある場合」として示している。また、図４８において、ソース側柱状半導体層とメモリ柱状半導体層との接触した箇所の面積を「接触面積」と呼ぶ。
【０１３２】
比較例において、図４８（ｂ）に示す「合わせずれがある場合」の接触面積Ｃ２は、図４８（ａ）に示す「合わせずれがない場合」の接触面積Ｃ１よりも小さくなる。一方、第４実施形態において、図４８（ｄ）に示す「合わせずれがある場合」の接触面積Ｃ３は、図４８（ｃ）に示す「合わせずれがない場合」の接触面積Ｃ３と等しい。
【０１３３】
つまり、第４実施形態に係る不揮発性半導体記憶装置は、例えば、下層の柱状半導体層と上層の柱状半導体層との位置がずれる場合（「合わせずれ」が生じる場合）であっても、下層の柱状半導体層と上層の柱状半導体層との間の接触面積を一定に保つことが可能である。
【０１３４】
［第５実施形態］
（第５実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図４９を参照して、本発明の第５実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。なお、第５実施形態において、第１〜第４実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１３５】
図４９に示すように、第５実施形態に係る不揮発性半導体記憶装置は、第１〜第３実施形態と異なるソース側選択トランジスタ層２０ｂ、メモリトランジスタ層３０ｄ、及びドレイン側選択トランジスタ層４０ｂを有する。
【０１３６】
ソース側選択トランジスタ層２０ｂは、第１〜第４実施形態と異なり、ｎ＋領域Ｂａ２に整合する位置にて、下部ソース側ホール２６ａ、及び上部ソース側ホール２６ｂを有する。下部ソース側ホール２６ａは、上部ソース側ホール２６ｂの底部からソース側導電層２２、及びソース側第１絶縁層２１を貫通するように形成されている。上部ソース側ホール２６ｂは、ソース側第２絶縁層２３ａを貫通するように形成されている。上部ソース側ホール２６ｂは、下部ソース側ホール２６ａよりも開口部の直径を大きく形成されている。
【０１３７】
下部ソース側ホール２６ａ及び上部ソース側ホール２６ｂ内には、ソース側ゲート絶縁層２７ａ、ソース側柱状半導体層２８ａ、ソース側ホール第１絶縁層２９ｅ、及びソース側ホール第２絶縁層２９ｆが設けられている。
【０１３８】
ソース側ゲート絶縁層２７ａは、下部ソース側ホール２６ａ及び上部ソース側ホール２６ｂに面する側壁に接するように中空円筒状に形成されている。
【０１３９】
ソース側柱状半導体層２８ａは、下部ソース側ホール２６ａ及び上部ソース側ホール２６ｂにおいて、ソース側ゲート絶縁層２７ａに接するように有底円筒状に形成されている。ソース側柱状半導体層２８ａにおいて、上部ソース側ホール２６ｂ内における内径は、下部ソース側ホール２６ａ内における内径よりも大となるように形成されている。換言すると、ソース側柱状半導体層２８ａは、下方から第１の高さまで第１の内径を有し、第１の高さから上端まで第１の内径より大である第２の内径を有する。
【０１４０】
ソース側ホール第１絶縁層２９ｅは、下部ソース側ホール２６ａにおいて、ソース側柱状半導体層２８ａの内壁に接するように有底円筒状に形成されている。
【０１４１】
ソース側ホール第２絶縁層２９ｆは、下部ソース側ホール２６ａにおいて、ソース側ホール第１絶縁層２９ｅに接するように柱状に形成されている。また、ソース側ホール第２絶縁層２９ｆ内には、空隙２９１ｆが形成されている。
【０１４２】
メモリトランジスタ層３０ｄは、第１〜第４実施形態と異なり、上部ソース側ホール２６ｂに整合する位置にて、下部メモリホール３５ａ、及び上部メモリホール３５ｂを有する。下部メモリホール３５ａは、上部メモリホール３５ｂの底部から第１〜第４ワード線導電層３２ａ〜３２ｄ、第１〜第５ワード線間絶縁層３１ａ〜３１ｅを貫通するように形成されている。上部メモリホール３５ｂは、メモリ分離絶縁層３３、及びメモリ保護絶縁層３９を貫通するように形成されている。上部メモリホール３５ｂは、下部メモリホール３５ａよりも開口部の直径を大きく形成されている。
【０１４３】
上部メモリホール３５ｂ、下部メモリホール３５ａ、及び上部ソース側ホール２６ｂ内には、ブロック絶縁層３６ｄ、電荷蓄積層３６ｅ、トンネル絶縁層３６ｆ、メモリ柱状半導体層３７ｂ、メモリホール第１絶縁層３８ｅ、及びメモリホール第２絶縁層３８ｆが設けられている。
【０１４４】
ブロック絶縁層３６ｄは、下部メモリホール３５ａに面する側壁及び上部メモリホール３５ｂに面する側壁に接するように中空円筒状に形成されている。電荷蓄積層３６ｅは、下部メモリホール３５ａ及び上部メモリホール３５ｂにおいて、ブロック絶縁層３６ｄに接するように中空円筒状に形成されている。トンネル絶縁層３６ｆは、下部メモリホール３５ａ及び上部メモリホール３５ｂにおいて、電荷蓄積層３６ｅに接するように中空円筒状に形成されている。
【０１４５】
メモリ柱状半導体層３７ｂは、上部ソース側ホール２６ｂ、下部メモリホール３５ａ及び上部メモリホール３５ｂにおいて、ソース側柱状半導体層２８ａ及びトンネル絶縁層３６ｆに接するように有底円筒状に形成されている。メモリ柱状半導体層３７ｂにおいて、上部メモリホール３５ｂ内における内径は、下部メモリホール３５ａ内における内径よりも大となるように形成されている。換言すると、メモリ柱状半導体層３７ｂは、下方から第２の高さまで第１の内径を有し、第２の高さから上端まで第１の内径より大である第２の内径を有する。
【０１４６】
メモリホール第１絶縁層３８ｅは、上部ソース側ホール２６ｂ及び下部メモリホール３５ａにおいて、メモリ柱状半導体層３７ｂの内壁に接するように有底円筒状に形成されている。
【０１４７】
メモリホール第２絶縁層３８ｆは、上部ソース側ホール２６ｂ及び下部メモリホール３５ａにおいて、メモリホール第１絶縁層３８ｅの内壁に接するように柱状に形成されている。また、メモリホール第２絶縁層３８ｆ内には、空隙３８１ｆが形成されている。
【０１４８】
ドレイン側選択トランジスタ層４０ｂは、第１〜第４実施形態と異なり、上部メモリホール３５ｂに整合する位置にて、ドレイン側第２絶縁層４３、ドレイン側導電層４２、及びドレイン側第１絶縁層４１を貫通するように形成されたドレイン側ホール４６ａを有する。
【０１４９】
ドレイン側ホール４６ａ及び上部メモリホール３５ｂ内には、ドレイン側ゲート絶縁層４７、ドレイン側柱状半導体層４８ｂ、ドレイン側ホール第１絶縁層４９ｆ、ドレイン側ホール第２絶縁層４９ｇが形成されている。
【０１５０】
ドレイン側ゲート絶縁層４７は、ドレイン側ホール４６ａに面する側壁に接するように中空円筒状に形成されている。
【０１５１】
ドレイン側柱状半導体層４８ｂは、上部メモリホール３５ｂ及びドレイン側ホール４６ａにおいて、ドレイン側ゲート絶縁層４７及びメモリ柱状半導体層３７ｂに接するように有底円筒状に形成されている。
【０１５２】
ドレイン側ホール第１絶縁層４９ｆは、上部メモリホール３５ｂ及びドレイン側ホール４６ａにおいて、ドレイン側柱状半導体層４８ｂの内壁に接するように有底円筒状に形成されている。
【０１５３】
ドレイン側ホール第２絶縁層４９ｇは、上部メモリホール３５ｂ及びドレイン側ホール４６ａにおいて、ドレイン側ホール第１絶縁層４９ｆの内壁に接するように柱状に形成されている。ドレイン側ホール第２絶縁層４９ｇ内には、空隙４９１ｇが形成されている。また、このドレイン側ホール第２絶縁層４９ｇの上部には、バリアメタル層５５ａ及び配線導電層５６ａが形成されている。
【０１５４】
（第５実施形態に係る不揮発性半導体記憶装置の製造工程）
次に、図５０及び図５１を参照して、第５実施形態に係る不揮発性半導体記憶装置の製造工程について説明する。
【０１５５】
先ず、図５０に示すように、ソース側第２絶縁層２３ａ、ソース側導電層２２、及びソース側第１絶縁層２１を貫通するように下部ソース側ホール２６ａを形成する。続いて、図５１に示すように、下部ソース側ホール２６ａと整合する位置にて、ソース側第２絶縁層２３ａを貫通するように上部ソース側ホール２６ｂを形成する。ここで、上部ソース側ホール２６ｂの直径は、下部ソース側ホール２６ａの直径よりも大きくなるように形成する。なお、図５１に示す工程は、例えば、熱燐酸処理によって行われる。図５１以降の工程は、第４実施形態にて説明した工程を行う。
【０１５６】
（第５実施形態に係る不揮発性半導体記憶装置の効果）
次に、第５実施形態に係る不揮発性半導体記憶装置の効果について説明する。第５実施形態に係る不揮発性半導体記憶装置は、第４実施形態と同様の効果を奏する。
【０１５７】
また、第５実施形態に係る不揮発性半導体記憶装置は、下部ソース側ホール２６ａよりも孔径の大きい上部ソース側ホール２６ｂにて、ソース側柱状半導体層２８ａの上部とメモリ柱状半導体層３７ｂの底部が接するように形成される。したがって、第５実施形態によれば、第４実施形態と比較して、メモリ柱状半導体層３７ｂとソース側柱状半導体層２８ａとの接触面積を拡大することができる。
【０１５８】
また、第５実施形態に係る不揮発性半導体記憶装置は、下部メモリホール３５ａよりも孔径の大きい上部メモリホール３５ｂにて、メモリ柱状半導体層３７ｂの上部とドレイン側柱状半導体層４８ｂの底部が接するように形成される。したがって、第５実施形態によれば、第４実施形態と比較して、ドレイン側柱状半導体層４８ｂとメモリ柱状半導体層３７ｂとの接触面積を拡大することができる。
【０１５９】
つまり、第５実施形態に係る不揮発性半導体記憶装置は、第４実施形態よりもさらにコンタクト抵抗を低減することができる。また、第５実施形態に係る不揮発性半導体記憶装置は、合わせずれの許容量が拡大することから、第４実施形態よりも更に歩留まりを向上させることができる。
【０１６０】
［第６実施形態］
（第６実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図５２を参照して、第６実施形態に係る不揮発性半導体記憶装置の構成を説明する。図５２に示すように、第６実施形態に係る不揮発性半導体記憶装置は、第５実施形態と比較して、ソース側選択トランジスタ層２０ｃ、及びメモリトランジスタ層３０ｅの構成において異なる。
【０１６１】
ソース側選択トランジスタ層２０ｃは、第５実施形態と比較して厚いソース側導電層２２ａ及び第５実施形態と比較して薄いソース側第２絶縁層２３ｂを有する。また、ソース側選択トランジスタ層２０ｃにおいて、上部ソースホール２６ｃは、ソース側第２絶縁層２３ｂを貫通すると共にソース側導電層２２ａを掘り込むように形成されている。
【０１６２】
メモリトランジスタ層３０ｅは、メモリ保護絶縁層３９の代わりに、導電層３９ａを有する。また、メモリトランジスタ層３０ｅにおいて、上部メモリホール３５ｃは、導電層３９ａを貫通するように形成されている。
【０１６３】
（第６実施形態に係る不揮発性半導体記憶装置の効果）
次に、第６実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記第６実施形態に係る不揮発性半導体記憶装置においては、ソース側柱状半導体層２８ａとメモリ柱状半導体層３７ｂとが接する領域（コンタクト領域）の周辺に、ソース側導電層２２ａが設けられている。また、メモリ柱状半導体層３７ｂとドレイン側柱状半導体層４８ｂとが接する領域（コンタクト領域）の周辺に、導電層３９ａが設けられている。したがって、各コンタクト領域において、ソース側柱状半導体層２８ａ、メモリ柱状半導体層３７ｂ、及びドレイン側柱状半導体層４８ｂにチャネルが誘起され、各コンタクト領域を低抵抗化することが可能である。つまり、第６実施形態に係る不揮発性半導体記憶装置は、第５実施形態と比較して、コンタクト領域をさらに低抵抗化することができる。
【０１６４】
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【０１６５】
例えば、上記実施形態において、ソース側ホール第２絶縁層２９ｂ、メモリ側ホール第２絶縁層３８ｂ、及びドレイン側ホール第２絶縁層４９ｂの代わりに、空隙を設ける構成としてもよい。また、例えば、上記実施形態において、ソース側ホール第２絶縁層２９ｂ、メモリ側ホール第２絶縁層３８ｂ、及びドレイン側ホール第２絶縁層４９ｂは、窒化シリコン（ＳｉＮ）以外の圧縮応力を有する層としてもよい。
【０１６６】
また、例えば、上記実施形態において、ソース側柱状半導体層、メモリ柱状半導体層、及びドレイン側柱状半導体層は、有底円筒状としたが、底部を貫通された中空筒状としてもよい。
【図面の簡単な説明】
【０１６７】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置の構成概略図である。
【図２】本発明の第１実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の一部概略斜視図である。
【図３】本発明の第１実施形態における一つのメモリストリングスＭＳの回路図である。
【図４】第１実施形態における不揮発性半導体記憶装置の断面図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図９】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１０】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１１】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１２】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１３】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１４】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１５】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１６】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１７】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１８】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１９】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図２０】第１実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図２１】第２実施形態における不揮発性半導体記憶装置の一部拡大断面図である。
【図２２】第３実施形態における不揮発性半導体記憶装置の一部拡大断面図である。
【図２３】第４実施形態における不揮発性半導体記憶装置の断面図である。
【図２４】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図２５】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図２６】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図２７】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図２８】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図２９】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図３０】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図３１】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図３２】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図３３】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図３４】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図３５】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図３６】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図３７】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図３８】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図３９】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図４０】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図４１】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図４２】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図４３】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図４４】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図４５】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図４６】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図４７】第４実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図４８】第４実施形態に係る不揮発性半導体記憶装置の効果を説明する図である。
【図４９】第５実施形態における不揮発性半導体記憶装置の断面図である。
【図５０】第５実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図５１】第５実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図５２】第６実施形態に係る不揮発性半導体記憶装置の断面図である。
【符号の説明】
【０１６８】
１００…不揮発性半導体記憶装置、１２…メモリトランジスタ領域、１３…ワード線駆動回路、１４…ソース側選択ゲート線駆動回路、１５…ドレイン側選択ゲート線駆動回路、１６…センスアンプ、２０，２０ａ〜２０ｃ…ソース側選択トランジスタ層、３０，３０ａ〜３０ｅ…メモリトランジスタ層、４０，４０ａ，４０ｂ…ドレイン側選択トランジスタ層、Ｂａ…半導体基板、ＣＬｍｎ…柱状半導体、ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、ＳＳＴｒｍｎ…ソース側選択トランジスタ、ＳＤＴｒｍｎ…ドレイン側選択トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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