(57)【特許請求の範囲】
【請求項１】
入力データと識別データとの位相を比較し、入力データとクロックとの位相関係を設定して、データの識別制御を行う位相比較回路において、
位相差分信号にもとづいて、前記入力データに対して最適位置に設定された前記クロックを発生するクロック発生手段と、
前記クロックにより、前記入力データの識別を行うデータ識別手段と、
前記入力データの立ち上がりと前記クロックの変化点との位相差である立ち上がり位相差と、前記入力データの立ち下がりと前記クロックの変化点との位相差である立ち下がり位相差と、を検出する位相差検出手段と、
前記立ち上がり位相差と前記立ち下がり位相差との差分に対応する前記位相差分信号を生成する位相差分信号生成手段と、
を有することを特徴とする位相比較回路。
【請求項２】
前記クロック発生手段は、ＶＣＯであり、前記立ち上がり位相差と前記立ち下がり位相差との差分が最小になるように位相が制御された前記クロックを発生することを特徴とする請求項１記載の位相比較回路。
【請求項３】
前記位相差検出手段は、前記立ち上がり位相差の検出として、前記入力データと前記識別データを反転したデータとの論理積演算を行って、立ち上がり検出パルスを生成し、前記立ち下がり位相差の検出として、前記入力データと前記識別データとの論理積演算を行って、立ち下がり検出パルスを生成することを特徴とする請求項１記載の位相比較回路。
【請求項４】
前記位相差検出手段は、前記立ち下がり位相差の検出時に同符号が連続した場合の制御のために、出力変化点直前の１ビット分のパルスを出力して最終ビットを検出する最終ビット検出手段と、前記最終ビット検出手段により生じる識別データの遅延を調整する立ち下り側遅延調整手段と、を有することを特徴とする請求項１記載の位相比較回路。
【請求項５】
光信号の受信制御を行う光受信装置において、
前記光信号を受信して電気信号に変換する光受信部と、
位相差分信号にもとづいて、前記電気信号による入力データに対して最適位置に設定された前記クロックを発生するクロック発生手段と、前記クロックにより、前記入力データの識別を行うデータ識別手段と、前記入力データの立ち上がりと前記クロックの変化点との位相差である立ち上がり位相差と、前記入力データの立ち下がりと前記クロックの変化点との位相差である立ち下がり位相差と、を検出する位相差検出手段と、前記立ち上がり位相差と前記立ち下がり位相差との差分に対応する前記位相差分信号を生成する位相差分信号生成手段と、から構成される位相比較制御部と、
を有することを特徴とする光受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、位相比較回路及び光受信装置に関し、特に入力データと識別データとの位相を比較し、入力データとクロックとの位相関係を設定して、データの識別制御を行う位相比較回路及び光信号の受信制御を行う光受信装置に関する。
【０００２】
【従来の技術】
近年、高速信号の伝送技術は、幹線系のみならず、局内や加入者系へも導入されるようになり、動画像などの広帯域情報伝送を行う領域が飛躍的に広がりつつある。このため、低コストで大容量の信号を伝送するディジタル通信システムの開発需要が増加している。
【０００３】
ディジタル通信システムの受信部では、“０”、“１”の信号を確実に識別・再生することが重要であり、このために位相比較回路が用いられる。位相比較回路は、入力データとデータ識別後の識別データとの位相を比較して、この位相差にもとづいて、識別用クロックを入力データに対して適した位相関係に設定する回路である。
【０００４】
従来の位相比較回路では、例えば、特開２０００−６８９９１号公報のように、データの立ち上がり検出または立ち下がり検出のいずれか一方のみを行って、一定の位相差にクロック変化点を保持させて、データの識別制御を行っている。
【０００５】
【発明が解決しようとする課題】
しかし、上記のような従来の位相比較回路では、入力データのパルス幅（デューティ）が変化した場合、データの識別が困難になり、信頼性が低下するといった問題があった。
【０００６】
図１３は従来技術の問題点を示す図である。（Ａ）はデューティ変動なし、（Ｂ）はデューティの減少変動あり、（Ｃ）はデューティの増加変動ありを示した図である。ここでは、立ち上がり検出した場合について説明する。
【０００７】
（Ａ）に対し、従来の位相比較回路では、データの立ち上がりからクロックの変化点までの位相差（＝時間差）Ｐを一定の値に保とうとする。通常この一定値は、データの１タイムスロット、またはデータ“１”の１ビットあたりの持続時間の半分に相当する時間が割り当てられている。
【０００８】
ここで、入力データのデューティに変動がない場合は、従来技術の構成で問題なく動作するが、実際の通信システムの運用においては、温度・電源の変動により、送受信の波形が変動し、デューティもそれにつれて変化する。
【０００９】
したがって、（Ｂ）のように、デューティ変動が極端に減少した場合（例えば、“１”の幅が減少）、データの立ち上がりからクロック変化点までの位相差Ｐは、常に一定に制御しようとしているため、クロック変化点からデータ立ち下がりまでの時間、すなわちホールド側の位相余裕が減少して、ホールド側の識別誤りが起こりやすくなる。
【００１０】
また、（Ｃ）のように、デューティ変動が増加した場合（例えば、“１”の幅が増加）、ビット１のホールド側の問題はなくなるが、その次にくるビット０の識別において、直前のデータの立ち下りからクロック変化点までの時間、すなわちセットアップ側の位相余裕が減少して、動作が不安定になってしまう。
【００１１】
このように、従来の技術では、データの立ち上がりまたは立ち下がりのいずれか一方のみを基準として、一定の位相差にクロック変化点を保持しようとしているために、データのデューティ変動に対して不安定な動作を引き起こしてしまうといった問題があった。
【００１２】
本発明はこのような点に鑑みてなされたものであり、高精度にデータの識別制御を行って、ディジタル伝送制御の品質及び信頼性の向上を図った位相比較回路を提供することを目的とする。
【００１３】
また、本発明の他の目的は、光信号を受信して高精度にデータの識別制御を行って、光伝送制御の品質及び信頼性の向上を図った光受信装置を提供することである。
【００１４】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すような、入力データと識別データとの位相を比較し、入力データとクロックとの位相関係を設定して、データの識別制御を行う位相比較回路１０において、位相差分信号にもとづいて、入力データに対して最適位置に設定されたクロックを発生するクロック発生手段１１と、クロックにより、入力データの識別を行うデータ識別手段１２と、入力データの立ち上がりとクロックの変化点との位相差である立ち上がり位相差Ｐ１と、入力データの立ち下がりとクロックの変化点との位相差である立ち下がり位相差Ｐ２と、を検出する位相差検出手段１３と、立ち上がり位相差Ｐ１と立ち下がり位相差Ｐ２との差分に対応する位相差分信号を生成する位相差分信号生成手段１４と、を有することを特徴とする位相比較回路１０が提供される。
【００１５】
ここで、クロック発生手段１１は、位相差分信号にもとづいて、データに対して最適位置に設定されたクロックを発生する。データ識別手段１２は、クロックにより、入力データの識別を行う。位相差検出手段１３は、入力データの立ち上がりとクロックの変化点との位相差である立ち上がり位相差Ｐ１と、入力データの立ち下がりとクロックの変化点との位相差である立ち下がり位相差Ｐ２とを検出する。位相差分信号生成手段１４は、立ち上がり位相差Ｐ１と立ち下がり位相差Ｐ２との差分に対応する位相差分信号を生成する。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は本発明の位相比較回路の原理図である。位相比較回路１０は、伝送された信号を受信して、データの“０”、“１”の識別制御を行う回路である。
【００１７】
クロック発生手段１１は、位相差分信号生成手段１４から出力された位相差分信号にもとづいて、データに対して最適位置（ビット情報の中心の位置、すなわち、セットアップ時間とホールド時間が等しい位置）の位相に設定されたクロックを発生する。データ識別手段１２は、受信したクロックにより、入力データの識別を行う。
【００１８】
位相差検出手段１３は、立ち上がり位相差Ｐ１及び立ち下がり位相差Ｐ２の両方を検出する。立ち上がり位相差Ｐ１は、データの立ち上がりとクロックの変化点との位相差のことである。立ち下がり位相差Ｐ２は、データの立ち下がりとクロックの変化点との位相差のことである。
【００１９】
位相差分信号生成手段１４は、立ち上がり位相差Ｐ１と立ち下がり位相差Ｐ２との差分に対応する位相差分信号を生成し、クロック発生手段１１へ送信する。そして、クロック発生手段１１では、位相差分信号により、立ち上がり位相差Ｐ１と立ち下がり位相差Ｐ２との差分が最小になるように、クロックの位相を制御する。これにより、データに対してクロック変化点が最適位置にくるように設定される。
【００２０】
次に本発明の位相比較回路１０の具体的な構成及び動作について以降説明する。図２は位相比較回路の構成を示す図である。位相比較回路１０ａは、クロック発生手段１１に対応するＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）１１ａ、データ識別手段１２に対応するＤ−Ｆ／Ｆ(フリップフロップ)１２ａ、位相差検出手段１３に対応する立ち上がり位相差検出手段１３ａ及び立ち下がり位相差検出手段１３ｂ、位相差分信号生成手段１４に対応するフィルタ１４ａ、１４ｂ、負帰還増幅器１４ｃから構成される。
【００２１】
Ｄ−Ｆ／Ｆ１２ａは、入力データを識別するためのＦ／Ｆである。ＶＣＯ１１ａは、識別に用いるクロックを生成して、Ｄ−Ｆ／Ｆ１２ａに入力する。立ち上がり位相差検出手段１３ａは、入力データと識別データ（Ｄ−Ｆ／Ｆ１２ａの出力）とを用いて立ち上がり位相差Ｐ１の検出を行い、この位相差に対応する立ち上がり検出パルスを出力する。同様に立ち下がり位相差検出手段１３ｂは、入力データと識別データとを用いて立ち下がり位相差Ｐ２の検出を行い、この位相差に対応する立ち下り検出パルスを出力する。
【００２２】
フィルタ１４ａは、立ち上がり検出パルスを平均化し、フィルタ１４ｂは、立ち下がり検出パルスを平均化する。負帰還増幅器１４ｃは、フィルタ１４ａ、１４ｂで平均化された信号を比較し、その差分値を直流電圧（位相差分信号に該当）にしてＶＣＯ１１ａに出力する。ＶＣＯ１１ａは、この直流電圧にもとづいて発振周波数をコントロールする。
【００２３】
図３は位相比較回路１０ａの動作を示す図である。（Ａ）はデューティ変動なし、（Ｂ）はデューティの減少変動あり、（Ｃ）はデューティの増加変動ありを示した図である。
【００２４】
（Ａ）に対し、位相比較回路１０ａでは、立ち上がり位相差Ｐ１と立ち下がり位相差Ｐ２が等しくなるように（セットアップ時間とホールド時間が等しくなるように）動作する。また、（Ｂ）、（Ｃ）のように、デューティ変動が減少または増加した場合でも、それらの状態に応じて、立ち上がり位相差Ｐ１と立ち下がり位相差Ｐ２が等しくなるように動作する。
【００２５】
したがって、データのデューティ変動が生じた場合でも、本発明の位相比較回路１０ａでは、クロック変化点は確実にデータを識別できる位置（ビット情報の中心の位置）に設定されるので、安定動作を実現することができ、高精度のデータ識別制御を行うことが可能になる。
【００２６】
次に立ち上がり位相差検出手段１３ａと立ち下がり位相差検出手段１３ｂについて説明する。図４は立ち上がり位相差検出手段１３ａと立ち下がり位相差検出手段１３ｂの回路を示す図である。立ち上がり位相差検出手段１３ａと立ち下がり位相差検出手段１３ｂは共にＡＮＤ素子で構成される。立ち上がり位相差検出手段１３ａは、入力データとＤ−Ｆ／Ｆ１２ａの反転出力データとが入力されて論理積演算を行う。立ち下がり位相差検出手段１３ｂは、入力データとＤ−Ｆ／Ｆ１２ａの出力データとが入力されて論理積演算を行う。
【００２７】
図５は位相比較回路１０ａの立ち上がり位相差検出手段１３ａと立ち下がり位相差検出手段１３ｂの周辺部分を示す図である。立ち上がり位相差検出手段１３ａの一方の入力端子は、Ｄ−Ｆ／Ｆ１２ａのＤ端子と接続し、他方の入力端子にはＤ−Ｆ／Ｆ１２ａのＸＱ端子が接続する。
【００２８】
また、立ち下がり位相差検出手段１３ｂの一方の入力端子は、Ｄ−Ｆ／Ｆ１２ａのＤ端子と接続し、他方の入力端子にはＤ−Ｆ／Ｆ１２ａのＱ端子が接続する。そして、立ち上がり位相差検出手段１３ａと立ち下がり位相差検出手段１３ｂの出力である立ち上がり検出パルス及び立ち下り検出パルスは、フィルタ１４ａ、１４ｂへそれぞれ送信される。
【００２９】
図６はＡＮＤ素子の出力波形を示す図である。図に示すように、立ち上がり位相差検出では、データの立ち上がりからクロックの変化点までを立ち上がり検出パルスとして出力し、立ち下がり位相差検出では、クロックの変化点からデータの立ち下がりまでを立ち下り検出パルスとして出力する。
【００３０】
図７は立ち下がり位相差検出手段１３ｂでの誤動作を示す図である。ここで、伝送符号としてＮＲＺ（non return to zero）符号などを用いていると、同符号連続などのときには、図に示すように立ち下がり位相差検出手段１３ｂにおいて、必要以上に幅の広いパルスが出力されるので、位相差検出出力として誤差が生じ、誤動作の原因となる。
【００３１】
図では、同符号連続の入力データに対し、立ち上がり検出パルス（波形Ｃ）は、正常に出力されているが、立ち下がり検出パルス（波形Ｄ）は、幅の広い誤動作パルスが出力されている。
【００３２】
図８は立ち下がり位相差検出手段１３ｂでの誤動作の防止対策を施した図である。図７で示した誤動作を防止するために、Ｄ−Ｆ／Ｆ１２ａの出力が同符号連続を有するとき、最後の１ビット分を出力する最終ビット検出手段１５を設けている。最終ビット検出手段１５は、出力変化点直前の１ビット分のパルスを出力して最終ビットを検出する。
【００３３】
また、最終ビット検出手段１５を設けたことにより、入力データとの位相差を合わすために、図の位置に立ち下がり側遅延調整手段１６を挿入している。さらに、立ち下がり側遅延調整手段１６の遅延時間を外部から調整可能にすると、識別位相を外部から変えることが可能になり、伝送波形の変化による伝送特性変化にも対応できる。
【００３４】
図９は最終ビット検出手段１５の回路構成を示す図である。最終ビット検出手段１５は、Ｄ−Ｆ／Ｆ１５ａとＡＮＤ素子１５ｂで構成される。Ｄ−Ｆ／Ｆ１５ａのＤ端子には、Ｄ−Ｆ／Ｆ１２ａのＱ端子が接続し、またＤ−Ｆ／Ｆ１５ａのＣＫ端子とＤ−Ｆ／Ｆ１２ａのＣＫ端子が接続する。ＡＮＤ素子１５ｂの一方の入力端子は、Ｄ−Ｆ／Ｆ１２ａのＸＱ端子と接続し、ＡＮＤ素子１５ｂの他方の入力端子は、Ｄ−Ｆ／Ｆ１５ａのＱ端子と接続する。そして、ＡＮＤ素子１５ｂの出力は、立ち下がり位相差検出手段１３ｂであるＡＮＤ素子の入力端子へ送信される。
【００３５】
図１０は立ち上がり検出パルス及び立ち下り検出パルスを出力するまでの動作タイムチャートを示す図である。図８、図９にもとづいて説明する。
入力データ（１）とクロック（２）は、図に示すような位相関係であり、Ｄ−Ｆ／Ｆ１２ａよりＱデータ（３）及び反転したＸＱデータ（４）が出力される。
【００３６】
そして、立ち上がり位相差検出手段１３ａは、入力データ（１）とＸＱデータ（４）との論理積をとり、立ち上がり検出パルス（１）×（４）を出力する。
一方、Ｄ−Ｆ／Ｆ１５ａは、Ｑデータ（３）を１ビットずらしたＱデータ（５）を出力する。ＡＮＤ素子１５ｂは、Ｄ−Ｆ／Ｆ１２ａのＸＱデータ（４）と、Ｄ−Ｆ／Ｆ１５ａのＱデータ（５）との論理積をとり、ＡＮＤ出力データ（４）×（５）を出力する。また、立ち下がり側遅延調整手段１６は、入力データ（１）を図に示す位置まで遅延させた遅延データ（１ｄ）を出力する。
【００３７】
そして、立ち下がり位相差検出手段１３ｂは、ＡＮＤ出力データ（４）×（５）と遅延データ（１ｄ）ととの論理積をとり、立ち下がり検出パルス（４）×（５）×（１ｄ）を出力する。このような構成により、同符号連続データを受信した場合でも、誤動作することなく、立ち下がり位相差検出及び立ち上がり位相差検出を行うことが可能になる。
【００３８】
図１１は立ち上がり位相差検出／立ち下がり位相差検出の双方に遅延調整手段を設けた場合の構成を示す図である。上記の説明では、立ち下がり側遅延調整手段１６のみ入れたが、温度その他の動作条件変動による遅延時間の変動を考慮して、立ち上がり検出側にも図に示す位置に、立ち上がり側遅延調整手段１７ａ、１７ｂを挿入する。
【００３９】
立ち上がり側遅延調整手段１７ａは、入力データを遅延して、遅延データを立ち上がり位相差検出手段１３ａのＡＮＤ素子の一方の入力端子に出力する。立ち上がり側遅延調整手段１７ｂ（Ｄ−Ｆ／Ｆで構成する）は、クロックにもとづいて、Ｄ−Ｆ／Ｆ１２ａのＸＱデータを遅延して、遅延データを立ち上がり位相差検出手段１３ａのＡＮＤ素子の他方の入力端子に出力する。その他の構成は、図８の構成と同様である。
【００４０】
次に図１２で本発明の位相比較回路１０ａを適用した光受信装置について説明する。光受信装置１００は、光受信部１１０と位相比較制御部１２０から構成される。位相比較制御部１２０は、上述の位相比較回路１０ａと同様なので説明は省略する。
【００４１】
光受信部１１０は、電源部１１１、フォトダイオード１１２、増幅器１１３から構成される。電源部１１１でバイアスしたフォトダイオード１１２に光信号が入力し、フォトダイオード１１２は光信号を電気信号に変換する。増幅器１１３は、この電気信号を増幅して位相比較制御部１２０へ出力する。そして、位相比較制御部１２０は、受信信号のデータ識別を行う。
【００４２】
以上説明したように、本発明の位相比較回路１０及び光受信装置１００は、立ち上がり位相差及び立ち下がり位相差の両方を検出して、入力データに対し識別用クロックが最適位相になるように制御しているので、デューティが変動してもクロックの変化点とデータの立ち上がり／立ち下がりとの位相差が理想的に等しくなる。これにより、データのデューティ変動に伴う動作の不安定性をなくして、安定な動作を実現することができ、品質及び信頼性の向上を図ることが可能になる。
【００４３】
なお、本発明の位相比較回路１０は、光受信装置１００のような光通信機器だけでなく、データ識別・再生を行う多様な通信装置に対して幅広く適用することが可能である。
【００４４】
（付記１）  入力データと識別データとの位相を比較し、入力データとクロックとの位相関係を設定して、データの識別制御を行う位相比較回路において、
位相差分信号にもとづいて、前記入力データに対して最適位置に設定された前記クロックを発生するクロック発生手段と、
前記クロックにより、前記入力データの識別を行うデータ識別手段と、
前記入力データの立ち上がりと前記クロックの変化点との位相差である立ち上がり位相差と、前記入力データの立ち下がりと前記クロックの変化点との位相差である立ち下がり位相差と、を検出する位相差検出手段と、
前記立ち上がり位相差と前記立ち下がり位相差との差分に対応する前記位相差分信号を生成する位相差分信号生成手段と、
を有することを特徴とする位相比較回路。
【００４５】
（付記２）  前記クロック発生手段は、ＶＣＯであり、前記立ち上がり位相差と前記立ち下がり位相差との差分が最小になるように位相が制御された前記クロックを発生することを特徴とする付記１記載の位相比較回路。
【００４６】
（付記３）  前記位相差検出手段は、前記立ち上がり位相差の検出として、前記入力データと前記識別データを反転したデータとの論理積演算を行って、立ち上がり検出パルスを生成し、前記立ち下がり位相差の検出として、前記入力データと前記識別データとの論理積演算を行って、立ち下がり検出パルスを生成することを特徴とする付記１記載の位相比較回路。
【００４７】
（付記４）  前記位相差分信号生成手段は、前記立ち上がり検出パルス及び前記立ち下がり検出パルスを平均化するフィルタと、平均化した信号から前記位相差分信号を生成して前記クロック発生手段へ負帰還をかける増幅器と、から構成されることを特徴とする付記３記載の位相比較回路。
【００４８】
（付記５）  前記位相差検出手段は、前記立ち下がり位相差の検出時に同符号が連続した場合の制御のために、出力変化点直前の１ビット分のパルスを出力して最終ビットを検出する最終ビット検出手段と、前記最終ビット検出手段により生じる識別データの遅延を調整する立ち下がり側遅延調整手段と、を有することを特徴とする付記１記載の位相比較回路。
【００４９】
（付記６）  前記立ち下がり側遅延調整手段は、外部から遅延調整が可能であることを特徴とする付記５記載の位相比較回路。
（付記７）  前記位相差検出手段は、前記立ち下がり位相差の検出に対する遅延変動に対応するために、前記立ち上がり位相差を検出する方に立ち上がり側遅延調整手段をさらに設置することを特徴とする付記５記載の位相比較回路。
【００５０】
（付記８）  光信号の受信制御を行う光受信装置において、
前記光信号を受信して電気信号に変換する光受信部と、
位相差分信号にもとづいて、前記電気信号による入力データに対して最適位置に設定された前記クロックを発生するクロック発生手段と、前記クロックにより、前記入力データの識別を行うデータ識別手段と、前記入力データの立ち上がりと前記クロックの変化点との位相差である立ち上がり位相差と、前記入力データの立ち下がりと前記クロックの変化点との位相差である立ち下がり位相差と、を検出する位相差検出手段と、前記立ち上がり位相差と前記立ち下がり位相差との差分に対応する前記位相差分信号を生成する位相差分信号生成手段と、から構成される位相比較制御部と、
を有することを特徴とする光受信装置。
【００５１】
【発明の効果】
以上説明したように、本発明の伝送装置は、入力データの立ち上がりとクロック変化点との位相差である立ち上がり位相差と、入力データの立ち下がりとクロック変化点との位相差である立ち下がり位相差とを検出し、立ち上がり位相差及び立ち下がり位相差にもとづいて、データに対して最適位置に設定されたクロックでデータを識別する構成とした。これにより、データのデューティ変動に柔軟に対応した高精度のデータ識別制御を行うことができるので、ディジタル伝送制御の品質及び信頼性の向上を図ることが可能になる。
【００５２】
また、本発明の光受信装置は、光信号を受信して電気信号に変換し、電気信号の入力データの立ち上がりとクロック変化点との位相差である立ち上がり位相差と、入力データの立ち下がりとクロック変化点との位相差である立ち下がり位相差とを検出し、立ち上がり位相差及び立ち下がり位相差にもとづいて、データに対して最適位置に設定されたクロックでデータを識別する構成とした。これにより、データのデューティ変動に柔軟に対応した高精度のデータ識別制御を行うことができるので、光伝送制御の品質及び信頼性の向上を図ることが可能になる。
【図面の簡単な説明】
【図１】本発明の位相比較回路の原理図である。
【図２】位相比較回路の構成を示す図である。
【図３】位相比較回路の動作を示す図である。（Ａ）はデューティ変動なし、（Ｂ）はデューティの減少変動あり、（Ｃ）はデューティの増加変動ありを示した図である。
【図４】立ち上がり位相差検出手段と立ち下がり位相差検出手段の回路を示す図である。
【図５】位相比較回路の立ち上がり位相差検出手段と立ち下がり位相差検出手段の周辺部分を示す図である。
【図６】ＡＮＤ素子の出力波形を示す図である。
【図７】立ち下がり位相差検出手段での誤動作を示す図である。
【図８】立ち下がり位相差検出手段での誤動作の防止対策を施した図である。
【図９】最終ビット検出手段の回路構成を示す図である。
【図１０】立ち上がり検出パルス及び立ち下り検出パルスを出力するまでの動作タイムチャートを示す図である。
【図１１】立ち上がり位相差検出／立ち下がり位相差検出の双方に遅延調整手段を設けた場合を示す図である。
【図１２】光受信装置の構成を示す図である。
【図１３】従来技術の問題点を示す図である。（Ａ）はデューティ変動なし、（Ｂ）はデューティの減少変動あり、（Ｃ）はデューティの増加変動ありを示した図である。
【符号の説明】
１０  位相比較回路
１１  クロック発生手段
１２  データ識別手段
１３  位相差検出手段
１４  位相差分信号生成手段
Ｐ１  立ち上がり位相差
Ｐ２  立ち下がり位相差
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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