(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板と絶縁されて前記半導体基板上に配置された第１の浮遊ゲート電極と、
前記半導体基板と絶縁され、前記第１の浮遊ゲート電極と離間して前記半導体基板上に配置され、前記半導体基板に対向する下面の面積よりも前記下面に対向する上面の面積が大きく、前記第１の浮遊ゲート電極よりも前記上面の最上部の水平レベルが低い第２の浮遊ゲート電極と、
前記第１及び第２の浮遊ゲート電極と絶縁されて前記第１及び第２の浮遊ゲート電極上に配置された制御ゲート電極
とを備え、
前記第１の浮遊ゲート電極と前記第２の浮遊ゲート電極とが隣接し、
前記第２の浮遊ゲート電極が前記第１の浮遊ゲート電極に隣接する第１方向に沿った断面において、前記第１の浮遊ゲート電極が四角形状であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１方向に沿った断面において、前記第２の浮遊ゲート電極の断面形状が、Ｔ字状及び鉤型のいずれかであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の浮遊ゲート電極の前記上面が、複数の面を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２の浮遊ゲート電極の前記上面が、曲面であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
複数の前記第１及び第２の浮遊ゲート電極が、前記第１方向に交互に周期的に配置されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１方向と直交する第２方向に前記第１の浮遊ゲート電極が複数配置され、前記第２方向に前記複数の第１の浮遊ゲート電極と隣接して前記第２の浮遊ゲート電極が複数配置されることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
複数の前記第１及び第２の浮遊ゲート電極が、前記第１方向と直交する第２方向に交互に周期的に配置されていることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項８】
半導体基板上にゲート絶縁膜を堆積するステップと、
前記ゲート絶縁膜上に第１の浮遊ゲート電極層を堆積するステップと、
前記第１の浮遊ゲート電極層を貫通し、第１の方向に延伸する第１の溝を形成して、前記第１の浮遊ゲート電極層の一部からなり、前記第１の方向に直交する第２の方向に沿った断面において四角形状である第１の浮遊ゲート電極と、前記浮遊ゲート電極層の一部からなり前記第１の浮遊ゲート電極と離間したチャネル側電極パターンに分離するステップと、
前記第１の浮遊ゲート電極と前記チャネル側電極パターンとの間に、前記第１の浮遊ゲート電極及び前記チャネル側電極パターンよりも上面の水平レベルが低い素子分離絶縁膜を埋め込むステップと、
前記チャネル側電極パターンの一部をエッチングにより選択的に除去することにより、前記チャネル側電極パターンの上面の水平レベルを前記素子分離絶縁膜の上面の水平レベルと一致させるステップと、
前記第１の浮遊ゲート電極上にマスク膜を形成するステップと、
前記マスク膜、前記素子分離絶縁膜及び前記チャネル側電極パターン上に第２の浮遊ゲート電極層を堆積するステップと、
前記第２の浮遊ゲート電極層の一部をエッチングにより選択的に除去することにより、前記素子分離絶縁膜及び前記チャネル側電極パターン上に、前記第１の浮遊ゲート電極の上面よりも水平レベルが低く、且つ前記チャネル側電極パターンの前記半導体基板に対向する下面よりも面積が大きい上面を有する制御ゲート側電極パターンを形成し、前記チャネル側電極パターン及び前記制御ゲート側電極パターンからなり、前記第１の浮遊ゲート電極に隣接する第２の浮遊ゲート電極を形成するステップと、
前記マスク膜を除去するステップと、
前記第１及び第２の浮遊ゲート電極上に電極間絶縁膜を堆積するステップと、
前記電極間絶縁膜上に制御ゲート電極を堆積するステップと、
前記制御ゲート電極、前記電極間絶縁膜、前記第１及び第２の浮遊ゲート電極を貫通する第２の溝を前記第２の方向に形成し、前記制御ゲート電極、前記第１浮遊ゲート電極、前記第２浮遊ゲート電極のそれぞれを複数に分離するステップと、
前記第２の溝の下方に位置する前記半導体基板にソース領域及びドレイン領域をそれぞれ形成するステップ
とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
半導体基板上にゲート絶縁膜を堆積するステップと、
前記ゲート絶縁膜上に浮遊ゲート電極層を堆積するステップと、
前記浮遊ゲート電極層を貫通し、第１の方向に延伸する第１の溝を形成して、前記浮遊ゲート電極層の一部からなり、前記第１の方向に直交する第２の方向に沿った断面において四角形状である第１の浮遊ゲート電極と、前記浮遊ゲート電極層の一部からなり前記第１の浮遊ゲート電極と隣接した第２の浮遊ゲート電極に分離するステップと、
前記第１の浮遊ゲート電極と前記第２の浮遊ゲート電極との間に、前記ゲート絶縁膜の上面と上面の水平レベルが一致するように素子分離絶縁膜を埋め込むステップと、
前記第１の浮遊ゲート電極上にマスク膜を形成するステップと、
前記第２の浮遊ゲート電極の一部をエッチングにより選択的に除去することにより、前記第２の浮遊ゲート電極の最上部の水平レベルを前記第１の浮遊ゲート電極よりも低くし、且つ前記半導体基板に対向する下面の面積よりも、前記下面に対向する上面の面積を大きくするステップと、
前記マスク膜を除去するステップと、
前記第１及び第２の浮遊ゲート電極上に電極間絶縁膜を堆積するステップと、
前記電極間絶縁膜上に制御ゲート電極を堆積するステップと、
前記制御ゲート電極、前記電極間絶縁膜、前記第１及び第２の浮遊ゲート電極を貫通する第２の溝を前記第２の方向に形成し、前記制御ゲート電極、前記第１浮遊ゲート電極、前記第２浮遊ゲート電極のそれぞれを複数に分離するステップと、
前記第２の溝の下方に位置する前記半導体基板にソース領域及びドレイン領域をそれぞれ形成するステップ
とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１０】
半導体基板上にゲート絶縁膜を堆積するステップと、
前記ゲート絶縁膜上に第１の浮遊ゲート電極層を堆積するステップと、
前記第１の浮遊ゲート電極層を貫通し、第１の方向に延伸する第１の溝を形成して、前記第１の浮遊ゲート電極層の一部からなり、前記第１の方向に直交する第２の方向に沿った断面において四角形状である第１の浮遊ゲート電極と、前記浮遊ゲート電極層の一部からなり前記第１の浮遊ゲート電極と離間したチャネル側電極パターンに分離するステップと、
前記第１の浮遊ゲート電極と前記チャネル側電極パターンとの間に、前記第１の浮遊ゲート電極及び前記チャネル側電極パターンの上面と上面の水平レベルが一致するように素子分離絶縁膜を埋め込むステップと、
前記チャネル側電極パターンの一部をエッチングにより選択的に除去し、前記チャネル側電極パターンの上面の水平レベルを前記素子分離絶縁膜の上面よりも低くするステップと、
前記素子分離絶縁膜の一部をエッチングにより選択的に除去して、前記チャネル側電極パターンの上面に連続し、且つ前記チャネル側電極パターンの上面と水平レベルが一致する段差部を形成するステップと、
前記第１の浮遊ゲート電極、前記素子分離絶縁膜及び前記チャネル側電極パターン上に第２の浮遊ゲート電極層を堆積するステップと、
前記第２の浮遊ゲート電極層の一部をエッチングにより選択的に除去することにより、前記段差部及び前記チャネル側電極パターン上に、前記第１の浮遊ゲート電極の上面と水平レベルが一致し、且つ前記チャネル側電極パターンの前記半導体基板に対向する下面よりも面積が大きい上面を有する制御ゲート側電極パターンを形成するステップと、
前記第１の浮遊ゲート電極上にマスク膜を形成するステップと、
前記第２の浮遊ゲート電極層の一部をエッチングにより選択的に除去することにより、前記制御ゲート側電極パターンの上面の水平レベルを前記第１の浮遊ゲート電極の上面よりも低くし、前記チャネル側電極パターン及び前記制御ゲート側電極パターンからなり、前記第１の浮遊ゲート電極に隣接する第２の浮遊ゲート電極を形成するステップと、
前記第１及び第２の浮遊ゲート電極上に電極間絶縁膜を堆積するステップと、
前記電極間絶縁膜上に制御ゲート電極を堆積するステップと、
前記制御ゲート電極、前記電極間絶縁膜、前記第１及び第２の浮遊ゲート電極を貫通する第２の溝を前記第２の方向に形成し、前記制御ゲート電極、前記第１浮遊ゲート電極、前記第２浮遊ゲート電極のそれぞれを複数に分離するステップと、
前記第２の溝の下方に位置する前記半導体基板にソース領域及びドレイン領域をそれぞれ形成するステップ
とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、データの書き込み・消去を電気的に行うプログラム可能なリード・オンリ・メモリ（ＥＥＰＲＯＭ）が知られている。ＥＥＰＲＯＭにおいて、互いに交差する行（ロウ）方向のワード線と列（カラム）方向のビット線との交点にそれぞれメモリセルトランジスタが配置されてセルアレイが構成される。ＥＥＰＲＯＭにおいて、複数のメモリセルトランジスタが直列接続され、一括消去が可能なＮＡＮＤ型フラッシュＥＥＰＲＯＭが良く用いられる。
【０００３】
不揮発性半導体記憶装置のメモリセルトランジスタのそれぞれは絶縁ゲート構造であり、且つチャネル領域上に浮遊ゲート電極と制御ゲート電極を積層したスタックゲート構造をなす。制御ゲート電極と浮遊ゲート電極間には電極間絶縁膜（インターポリ）、チャネル領域と浮遊ゲート電極間にはゲート絶縁膜（トンネル酸化膜）がそれぞれ配置されている。隣接する浮遊ゲート電極同士、制御ゲート電極同士はそれぞれ同一構造である。
【０００４】
制御ゲート電極は、電気的に浮いている浮遊ゲート電極を駆動させる。制御ゲート電極に印加するバイアスを効率的に浮遊ゲート電極に印加するには、電極間絶縁膜とゲート絶縁膜の厚さが同じで材質が同じ場合、浮遊ゲート電極とチャネル領域間のゲート絶縁膜部分の容量よりも、浮遊ゲート電極と制御ゲート電極間の電極間絶縁膜部分の容量を大きくする必要がある。このため、浮遊ゲート電極の上面から隣接する浮遊ゲート電極間まで電極間絶縁膜及び制御ゲート電極を配置して、浮遊ゲート電極の上面及び側面と制御ゲート電極が対向する面積を、浮遊ゲート電極の下面のみとチャネル領域が対向する面積よりも大きくする手法が知られている。この手法により、浮遊ゲート電極とチャネル領域間の容量よりも、浮遊ゲート電極と制御ゲート電極間の容量を大きくしていた（例えば、特許文献１参照。）。
【０００５】
しかし、メモリセルトランジスタの高密度化・微細化に伴い、隣接ゲート電極間距離が狭くなってきている。このため、隣接する浮遊ゲート電極間に電極間絶縁膜及び制御ゲート電極を配置することが困難となってきている。したがって、浮遊ゲート電極とチャネル領域間の容量よりも、浮遊ゲート電極と制御ゲート電極間の容量を大きくすることが困難となってきている。
【０００６】
また、隣接ゲート間距離が狭まるために、隣接ゲート間容量が増大する。隣接ゲート間容量の影響により、書き込みが行われていないメモリセルトランジスタの閾値が変動し、書き込み精度が劣化する場合がある。
【特許文献１】特開２０００−１７４２４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、制御ゲート電極に印加するバイアスを効率的に浮遊ゲート電極に印加でき、且つ隣接ゲート間容量を低減可能な不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、（イ）半導体基板と、（ロ）半導体基板と絶縁されて半導体基板上に配置された第１の浮遊ゲート電極と、（ハ）半導体基板と絶縁され、第１の浮遊ゲート電極と離間して半導体基板上に配置され、半導体基板に対向する下面の面積よりも下面に対向する上面の面積が大きく、第１の浮遊ゲート電極よりも上面の最上部の水平レベルが低い第２の浮遊ゲート電極と、（ニ）第１及び第２の浮遊ゲート電極と絶縁されて第１及び第２の浮遊ゲート電極上に配置された制御ゲート電極とを備え、第１の浮遊ゲート電極と第２の浮遊ゲート電極とが隣接し、第２の浮遊ゲート電極が第１の浮遊ゲート電極に隣接する第１方向に沿った断面において、第１の浮遊ゲート電極が四角形状である不揮発性半導体記憶装置が提供される。
【０００９】
本願発明の他の態様によれば、（イ）半導体基板上にゲート絶縁膜を堆積するステップと、（ロ）ゲート絶縁膜上に第１の浮遊ゲート電極層を堆積するステップと、（ハ）第１の浮遊ゲート電極層を貫通し、第１の方向に延伸する第１の溝を形成して、第１の浮遊ゲート電極層の一部からなり、第１の方向に直交する第２の方向に沿った断面において四角形状である第１の浮遊ゲート電極と、浮遊ゲート電極層の一部からなり第１の浮遊ゲート電極と離間したチャネル側電極パターンに分離するステップと、（ニ）第１の浮遊ゲート電極とチャネル側電極パターンとの間に、第１の浮遊ゲート電極及びチャネル側電極パターンよりも上面の水平レベルが低い素子分離絶縁膜を埋め込むステップと、（ホ）チャネル側電極パターンの一部をエッチングにより選択的に除去することにより、チャネル側電極パターンの上面の水平レベルを素子分離絶縁膜の上面の水平レベルと一致させるステップと、（ヘ）第１の浮遊ゲート電極上にマスク膜を形成するステップと、（ト）マスク膜、素子分離絶縁膜及びチャネル側電極パターン上に第２の浮遊ゲート電極層を堆積するステップと、（チ）第２の浮遊ゲート電極層の一部をエッチングにより選択的に除去することにより、素子分離絶縁膜及びチャネル側電極パターン上に、第１の浮遊ゲート電極の上面よりも水平レベルが低く、且つチャネル側電極パターンの半導体基板に対向する下面よりも面積が大きい上面を有する制御ゲート側電極パターンを形成し、チャネル側電極パターン及び制御ゲート側電極パターンからなり、第１の浮遊ゲート電極に隣接する第２の浮遊ゲート電極を形成するステップと、（リ）マスク膜を除去するステップと、（ヌ）第１及び第２の浮遊ゲート電極上に電極間絶縁膜を堆積するステップと、（ル）電極間絶縁膜上に制御ゲート電極を堆積するステップと、（ヲ）制御ゲート電極、電極間絶縁膜、第１及び第２の浮遊ゲート電極を貫通する第２の溝を第２の方向に形成し、制御ゲート電極、第１浮遊ゲート電極、第２浮遊ゲート電極のそれぞれを複数に分離するステップと、（ワ）第２の溝の下方に位置する半導体基板にソース領域及びドレイン領域をそれぞれ形成するステップとを含む不揮発性半導体記憶装置の製造方法が提供される。更に、本願発明の他の態様によれば、（イ）半導体基板上にゲート絶縁膜を堆積するステップと、（ロ）ゲート絶縁膜上に浮遊ゲート電極層を堆積するステップと、（ハ）浮遊ゲート電極層を貫通し、第１の方向に延伸する第１の溝を形成して、浮遊ゲート電極層の一部からなり、第１の方向に直交する第２の方向に沿った断面において四角形状である第１の浮遊ゲート電極と、浮遊ゲート電極層の一部からなり第１の浮遊ゲート電極と隣接した第２の浮遊ゲート電極に分離するステップと、（ニ）第１の浮遊ゲート電極と第２の浮遊ゲート電極との間に、ゲート絶縁膜の上面と上面の水平レベルが一致するように素子分離絶縁膜を埋め込むステップと、（ホ）第１の浮遊ゲート電極上にマスク膜を形成するステップと、（ヘ）第２の浮遊ゲート電極の一部をエッチングにより選択的に除去することにより、第２の浮遊ゲート電極の最上部の水平レベルを第１の浮遊ゲート電極よりも低くし、且つ半導体基板に対向する下面の面積よりも、下面に対向する上面の面積を大きくするステップと、（ト）マスク膜を除去するステップと、（チ）第１及び第２の浮遊ゲート電極上に電極間絶縁膜を堆積するステップと、（リ）電極間絶縁膜上に制御ゲート電極を堆積するステップと、（ヌ）制御ゲート電極、電極間絶縁膜、第１及び第２の浮遊ゲート電極を貫通する第２の溝を第２の方向に形成し、制御ゲート電極、第１浮遊ゲート電極、第２浮遊ゲート電極のそれぞれを複数に分離するステップと、（ル）第２の溝の下方に位置する半導体基板にソース領域及びドレイン領域をそれぞれ形成するステップとを含む不揮発性半導体記憶装置の製造方法が提供される。更に、本願発明の他の態様によれば、（イ）半導体基板上にゲート絶縁膜を堆積するステップと、（ロ）ゲート絶縁膜上に第１の浮遊ゲート電極層を堆積するステップと、（ハ）第１の浮遊ゲート電極層を貫通し、第１の方向に延伸する第１の溝を形成して、第１の浮遊ゲート電極層の一部からなり、第１の方向に直交する第２の方向に沿った断面において四角形状である第１の浮遊ゲート電極と、浮遊ゲート電極層の一部からなり第１の浮遊ゲート電極と離間したチャネル側電極パターンに分離するステップと、（ニ）第１の浮遊ゲート電極とチャネル側電極パターンとの間に、第１の浮遊ゲート電極及びチャネル側電極パターンの上面と上面の水平レベルが一致するように素子分離絶縁膜を埋め込むステップと、（ホ）チャネル側電極パターンの一部をエッチングにより選択的に除去し、チャネル側電極パターンの上面の水平レベルを素子分離絶縁膜の上面よりも低くするステップと、（ヘ）素子分離絶縁膜の一部をエッチングにより選択的に除去して、チャネル側電極パターンの上面に連続し、且つチャネル側電極パターンの上面と水平レベルが一致する段差部を形成するステップと、（ト）第１の浮遊ゲート電極、素子分離絶縁膜及びチャネル側電極パターン上に第２の浮遊ゲート電極層を堆積するステップと、（チ）第２の浮遊ゲート電極層の一部をエッチングにより選択的に除去することにより、段差部及びチャネル側電極パターン上に、第１の浮遊ゲート電極の上面と水平レベルが一致し、且つチャネル側電極パターンの半導体基板に対向する下面よりも面積が大きい上面を有する制御ゲート側電極パターンを形成するステップと、（リ）第１の浮遊ゲート電極上にマスク膜を形成するステップと、（ヌ）第２の浮遊ゲート電極層の一部をエッチングにより選択的に除去することにより、制御ゲート側電極パターンの上面の水平レベルを第１の浮遊ゲート電極の上面よりも低くし、チャネル側電極パターン及び制御ゲート側電極パターンからなり、第１の浮遊ゲート電極に隣接する第２の浮遊ゲート電極を形成するステップと、（ル）第１及び第２の浮遊ゲート電極上に電極間絶縁膜を堆積するステップと、（ヲ）電極間絶縁膜上に制御ゲート電極を堆積するステップと、（ワ）制御ゲート電極、電極間絶縁膜、第１及び第２の浮遊ゲート電極を貫通する第２の溝を第２の方向に形成し、制御ゲート電極、第１浮遊ゲート電極、第２浮遊ゲート電極のそれぞれを複数に分離するステップと、（カ）第２の溝の下方に位置する半導体基板にソース領域及びドレイン領域をそれぞれ形成するステップとを含む不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、制御ゲート電極に印加するバイアスを効率的に浮遊ゲート電極に印加でき、且つ隣接ゲート間容量を低減可能な不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面値との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや値は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの値の関係や比率が異なる部分が含まれていることはもちろんである。また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
本発明の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、半導体基板１と、半導体基板１と絶縁されて半導体基板１上に配置された第１の浮遊ゲート電極１３１，１３３と、半導体基板１と絶縁され、第１の浮遊ゲート電極１３１，１３３と離間して半導体基板１上に配置され、半導体基板１に対向する下面の面積よりも下面に対向する上面の面積が大きく、第１の浮遊ゲート電極１３１，１３３よりも上面の最上部の水平レベルが低い第２の浮遊ゲート電極１３２と、第１の浮遊ゲート電極１３１，１３３及び第２の浮遊ゲート電極１３２と絶縁されて第１の浮遊ゲート電極１３１，１３３及び第２の浮遊ゲート電極１３２上に配置された制御ゲート電極１５とを備える。
【００１３】
図１は、図２に示した行方向に沿ったＡ−Ａ切断面で見た場合の断面図である。図２に示すように、本発明の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルトランジスタＭＴ11〜ＭＴ1nがマトリクス状に配置されたＮＡＮＤ型フラッシュＥＥＰＲＯＭである。
【００１４】
図２に、一例として例えばｍ×ｎ（ｍ，ｎは整数）個のメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，ＭＴ31〜ＭＴ3n，・・・・・，ＭＴm1〜ＭＴmnがマトリクス状に配置された場合を示す。図２において、セルアレイの列方向に沿って、上から順に、ソース線コンタクトプラグ１８１，１８２，１８３，・・・・・，１８ｍに接続されたソース線ＳＬ、選択ゲートトランジスタＳＴＳ1，ＳＴＳ2，ＳＴＳ3，・・・・・，ＳＴＳmの選択ゲート電極が接続された選択ゲート線ＳＧＳ、メモリセルトランジスタＭＴ11〜ＭＴ1nのそれぞれの制御ゲート電極１５が接続されたワード線ＷＬ1〜ＷＬn、選択ゲートトランジスタＳＴＤ1，ＳＴＤ2，ＳＴＤ3，・・・・・，ＳＴＤmの選択ゲート電極が接続された選択ゲート線ＳＧＤが配列している。行方向には、それぞれビット線コンタクトプラグ１７１，１７２，１７３，・・・・・，１７ｍに接続され、列方向に延伸するビット線ＢＬ1，ＢＬ2，ＢＬ3，・・・・・ＢＬmが順にｍ本配列されている。なお、図示を省略しているが、複数のメモリトランジスタＭＴ11〜ＭＴ1nからなるセルアレイの外側に半導体基板１上に配置されたセルアレイの周辺回路を更に備えることは勿論である。
【００１５】
図２に示した列方向に沿ったＢ−Ｂ切断面で見た場合の断面図を図３に示す。図３に示すように、例えばｎ個のメモリセルトランジスタＭＴ11〜ＭＴ1nが列方向に順に隣接して配置されている。メモリセルトランジスタＭＴ11〜ＭＴ1nのそれぞれは、第１の浮遊ゲート電極１３１と制御ゲート電極１５が積層されたスタックゲート構造である。例えば、メモリセルトランジスタＭＴ11は、ｎ+型のソース及びドレイン領域１１１，１１２と、ソース及びドレイン領域１１１，１１２に挟まれたチャネル領域上にゲート絶縁膜１２を介して配置された第１の浮遊ゲート電極１３１と、第１の浮遊ゲート電極１３１上に電極間絶縁膜１４を介して配置された制御ゲート電極１５とを備える。メモリセルトランジスタＭＴ12は、ｎ+型のソース及びドレイン領域１１２，１１３と、ソース及びドレイン領域１１２，１１３に挟まれたチャネル領域上にゲート絶縁膜１２を介して配置された第１の浮遊ゲート電極１３１と、第１の浮遊ゲート電極１３１上に電極間絶縁膜１４を介して配置された制御ゲート電極１５とを備える。メモリセルトランジスタＭＴ13は、ｎ+型のソース及びドレイン領域１１３，１１４と、ソース及びドレイン領域１１３，１１４に挟まれたチャネル領域上にゲート絶縁膜１２を介して配置された第１の浮遊ゲート電極１３１と、第１の浮遊ゲート電極１３１上に電極間絶縁膜１４を介して配置された制御ゲート電極１５とを備える。・・・・・メモリセルトランジスタＭＴ1nは、ｎ+型のソース及びドレイン領域１１ｎ，１１（ｎ＋１）と、ソース及びドレイン領域１１ｎ，１１（ｎ＋１）に挟まれたチャネル領域上にゲート絶縁膜１２を介して配置された第１の浮遊ゲート電極１３１と、第１の浮遊ゲート電極１３１上に電極間絶縁膜１４を介して配置された制御ゲート電極１５とを備える。
【００１６】
メモリセルトランジスタＭＴ11〜ＭＴ1nのそれぞれは、列方向に隣接するメモリセルトランジスタＭＴ11〜ＭＴ1nと、ソース及びドレイン領域１１１〜１１（ｎ＋１）を互いに共有する。「互いに共有する」とは、隣接するメモリセルトランジスタＭＴ11〜ＭＴ1n間で、一方のドレイン領域が他方のソース領域として機能する共通の領域であるという意味である。例えば、一つのメモリセルトランジスタＭＴ11のドレイン領域１１２が、隣接する他のメモリセルトランジスタＭＴ12のソース領域１１２となる。
【００１７】
メモリセルトランジスタＭＴ11〜ＭＴ1nは、ＭＩＳトランジスタである。「ＭＩＳトランジスタ」とは、ゲート電圧によるチャネル電流の制御を、ゲート電極とチャネル間に配置された絶縁膜（ゲート絶縁膜）を介して行う電界効果型トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）と定義される。ゲート絶縁膜としてシリコン酸化膜（ＳｉＯ2膜）が用いられる場合には、金属・酸化物・半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）と呼ばれる。
【００１８】
メモリセルトランジスタＭＴ11〜ＭＴ1nのゲート絶縁膜１２の厚さは、１ｎｍ〜２０ｎｍ程度であり、好ましくは５ｎｍ〜１０ｎｍ程度である。ゲート絶縁膜１２の材料としては、ＳｉＯ2の他にも、窒化シリコン（Ｓｉ3Ｎ4）、酸化タンタル（Ｔａ2Ｏ5）、酸化チタン（ＴｉＯ2）、アルミナ（Ａｌ2Ｏ3）、及び酸化ジルコニウム（ＺｒＯ2）等が使用可能である。
【００１９】
電極間絶縁膜１４の厚さは、ゲート絶縁膜１２の厚さの２〜５倍程度で、好ましくは１０〜３０ｎｍ程度である。電極間絶縁膜１４の材料としては、Ｓｉ3Ｎ4、Ｔａ2Ｏ5、ＴｉＯ2、Ａｌ2Ｏ3、ＺｒＯ2、オキサイド／ナイトライド／オキサイド（ＯＮＯ）、リンガラス（ＰＳＧ）、ボロンリンガラス（ＢＰＳＧ）、窒化酸化シリコン（ＳｉＯＮ）、チタン酸バリウム（ＢａＴｉＯ3）、酸フッ化シリコン（ＳｉＯxＦy）、及びポリイミド等の有機樹脂などの単体、またはこれらの材料を組み合わせた積層構造が使用可能である。
【００２０】
メモリセルトランジスタＭＴ11〜ＭＴ1nの列方向の両端には、それぞれ隣接して２つの選択ゲートトランジスタＳＴＳ1，ＳＴＤ1が配置されている。選択ゲートトランジスタＳＴＳ1は、列方向の単位配列の一端に位置するメモリセルトランジスタＭＴ11のソース領域１１１と共通領域となるｎ+型のドレイン領域１１１と、ｎ+型のソース領域４１と、ドレイン領域１１１及びソース領域４１に挟まれたチャネル領域上にゲート絶縁膜１２を介して配置された選択ゲート電極１３１ａ，１５ａとを備えるＭＩＳトランジスタである。選択ゲートトランジスタＳＴＳ1に隣接して、ソース領域４１上にソース線コンタクトプラグ１８１が配置されている。
【００２１】
一方、選択ゲートトランジスタＳＴＤ1は、列方向の単位配列の他端に位置するメモリセルトランジスタＭＴ1nのドレイン領域１１（ｎ＋１）と共通領域となるｎ+型のソース領域１１（ｎ＋１）と、ｎ+型のドレイン領域３１と、ソース領域１１（ｎ＋１）及びドレイン領域３１に挟まれたチャネル領域上にゲート絶縁膜１２を介して配置された選択ゲート電極１３１ｂ，１５ｂとを備えるＭＩＳトランジスタである。選択ゲートトランジスタＳＴＤ1に隣接して、ドレイン領域３１上にビット線コンタクトプラグ１７１が配置されている。
【００２２】
図１に示すように、行方向には、メモリセルトランジスタＭＴ11，ＭＴ21，ＭＴ31が隣接している。メモリセルトランジスタＭＴ11，ＭＴ31は、第１の浮遊ゲート電極１３１，１３３をそれぞれ備える。一方、メモリセルトランジスタＭＴ21は、第２の浮遊ゲート電極１３２を備える。
【００２３】
メモリセルトランジスタＭＴ11の第１の浮遊ゲート電極１３１及びチャネル領域と、メモリセルトランジスタＭＴ21の第２の浮遊ゲート電極１３２及びチャネル領域と、メモリセルトランジスタＭＴ13の第１の浮遊ゲート電極１３３及びチャネル領域のそれぞれの間には素子分離絶縁膜２及び絶縁膜３，６が埋め込まれ、互いに素子分離している。
【００２４】
第１の浮遊ゲート電極１３１，１３３は、矩形の断面形状を有する。第１の浮遊ゲート電極１３１，１３３の厚さＴ0は５〜４００ｎｍ程度、幅Ｗ0は５〜４００ｎｍ程度である。第１の浮遊ゲート電極１３１，１３３のアスペクト比は、例えば１０程度が上限で、好ましくは１〜５程度である。
【００２５】
第１の浮遊ゲート電極１３１，１３３のそれぞれの上面及び側面の一部と制御ゲート電極１５が対向し、第１の浮遊ゲート電極１３１，１３３のそれぞれと制御ゲート電極１５間の容量Ｃ11，Ｃ13を規定している。また、第１の浮遊ゲート電極１３１，１３３のそれぞれの下面とチャネル領域が対向し、第１の浮遊ゲート電極１３１，１３３のそれぞれとチャネル領域間の容量Ｃ21，Ｃ23を規定している。ここで、第１の浮遊ゲート電極１３１，１３３のそれぞれと制御ゲート電極１５が対向する面積が、第１の浮遊ゲート電極１３１，１３３のそれぞれとチャネル領域が対向する面積よりも大きい。このため、電極間絶縁膜１４とゲート絶縁膜１２の厚さが同じで材質が同じ場合、第１の浮遊ゲート電極１３１，１３３のそれぞれと制御ゲート電極１５間の容量Ｃ11，Ｃ13を、第１の浮遊ゲート電極１３１，１３３のそれぞれとチャネル領域間の容量Ｃ21，Ｃ23よりも大きくすることができる。
【００２６】
一方、第２の浮遊ゲート電極１３２は、第２の浮遊ゲート電極１３２が第１の浮遊ゲート電極１３１，１３３に隣接する方向（行方向）に沿った断面において、Ｔ字状（凸型）の断面形状を有する。第２の浮遊ゲート電極１３２は、チャネル側電極パターン１３２ｘと、チャネル側電極パターン１３２ｘの上面に配置された制御ゲート側電極パターン１３２ｙを備える。チャネル側電極パターン１３２ｘの行方向の幅Ｗ2は５〜２００ｎｍ程度、厚さＴ2は２〜２００ｎｍ程度である。制御ゲート側電極パターン１３２ｙの行方向の幅Ｗ1は、幅Ｗ2より広く５〜４００ｎｍ程度、厚さＴ1は２〜２００ｎｍ程度である。第２の浮遊ゲート電極１３２のアスペクト比は、例えば１０程度が上限で、好ましくは１〜５程度である。
【００２７】
制御ゲート側電極パターン１３２ｙの上面と制御ゲート電極１５が対向し、制御ゲート側電極パターン１３２ｙと制御ゲート電極１５間の容量Ｃ12を規定している。また、チャネル側電極パターン１３２ｘの下面とチャネル領域が対向し、チャネル側電極パターン１３２ｘとチャネル領域間の容量Ｃ22を規定している。ここで、制御ゲート側電極パターン１３２ｙと制御ゲート電極１５の対向する面積が、チャネル側電極パターン１３２ｘとチャネル領域の対向する面積よりも大きい。このため、電極間絶縁膜１４とゲート絶縁膜１２の厚さが同じで材質が同じ場合、制御ゲート側電極パターン１３２ｙと制御ゲート電極１５間の容量Ｃ12を、チャネル側電極パターン１３２ｘとチャネル領域間の容量Ｃ22よりも大きくすることができる。
【００２８】
図２に示した列方向に沿ったＣ−Ｃ切断面で見た場合の断面図を図４に示す。メモリセルトランジスタＭＴ21は、ｎ+型のソース及びドレイン領域１２１，１２２と、ソース及びドレイン領域１２１，１２２に挟まれたチャネル領域上にゲート絶縁膜１２を介して配置された第２の浮遊ゲート電極１３２と、第２の浮遊ゲート電極１３２上に電極間絶縁膜１４を介して配置された制御ゲート電極１５とを備える。メモリセルトランジスタＭＴ22は、ｎ+型のソース及びドレイン領域１２２，１２３と、ソース及びドレイン領域１２２，１２３に挟まれたチャネル領域上にゲート絶縁膜１２を介して配置された第２の浮遊ゲート電極１３２と、第２の浮遊ゲート電極１３２上に電極間絶縁膜１４を介して配置された制御ゲート電極１５とを備える。メモリセルトランジスタＭＴ23は、ｎ+型のソース及びドレイン領域１２３，１２４と、ソース及びドレイン領域１２３，１２４に挟まれたチャネル領域上にゲート絶縁膜１２を介して配置された第２の浮遊ゲート電極１３２と、第２の浮遊ゲート電極１３２上に電極間絶縁膜１４を介して配置された制御ゲート電極１５とを備える。・・・・・メモリセルトランジスタＭＴ2nは、ｎ+型のソース及びドレイン領域１２ｎ，１２（ｎ＋１）と、ソース及びドレイン領域１２ｎ，１２（ｎ＋１）に挟まれたチャネル領域上にゲート絶縁膜１２を介して配置された第２の浮遊ゲート電極１３２と、第２の浮遊ゲート電極１３２上に電極間絶縁膜１４を介して配置された制御ゲート電極１５とを備える。
【００２９】
図５に、第１の浮遊ゲート電極１３１，１３３及び第２の浮遊ゲート電極１３２の配置例を示す。縦軸が列方向（ビット線方向）を示し、横軸が行方向（ワード線方向）を示す。四角形は、そのメモリセルトランジスタが第１の浮遊ゲート電極１３１，１３３を有することを示し、Ｔ字（凸型）は、そのメモリセルトランジスタが第２の浮遊ゲート電極１３２を有することを示している。図５において、例えば、奇数番目の列のメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ31〜ＭＴ3n，・・・・・，ＭＴ(m-1)1〜ＭＴ(m-1)nが第１の浮遊ゲート電極１３１，１３３を有し、偶数番目の列のメモリセルトランジスタＭＴ21〜ＭＴ2n，ＭＴ41〜ＭＴ4n，・・・・・，ＭＴm1〜ＭＴmnが第２の浮遊ゲート電極１３２を有する。即ち、複数の第１の浮遊ゲート電極１３１，１３３及び複数の第２の浮遊ゲート電極１３２が、行方向に交互に周期的に配置されて１次元アレイを構成している。
【００３０】
図１〜図３に示した実施の形態に係る不揮発性半導体記憶装置の等価回路を図６に示す。図６に示すように、セルアレイ１００には、メモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，ＭＴ31〜ＭＴ3n，・・・・・，ＭＴm1〜ＭＴmnが含まれている。セルアレイ１００において、メモリセルトランジスタＭＴ11〜ＭＴ1n、及び選択ゲートトランジスタＳＴＳ1，ＳＴＤ1が直列接続されてセルユニット２０１（単位配列）を構成している。選択ゲートトランジスタＳＴＳ2〜ＳＴＳm、メモリセルトランジスタＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmn、及び選択ゲートトランジスタＳＴＤ2〜ＳＴＤmもそれぞれ直列接続されてセルユニット（単位配列）２０２，２０３，・・・・・，２０ｍを構成している。セルユニット２０１，２０２，２０３，・・・・・，２０ｍがそれぞれ行方向に順に配列されてマトリクスをなしている。
【００３１】
セルユニット２０１において、直列接続された一群のメモリトランジスタＭＴ11〜ＭＴ1nの単位配列の端部に位置するメモリセルトランジスタＭＴ11のソース領域１１１には、メモリトランジスタＭＴ11〜ＭＴ1nを選択する選択ゲートトランジスタＳＴＳ1のドレイン領域１１１が接続されている。直列接続された一群のメモリトランジスタＭＴ11〜ＭＴ1nの単位配列の端部に位置するメモリセルトランジスタＭＴ1nのドレイン領域１１（ｎ＋１）には、メモリトランジスタＭＴ11〜ＭＴ1nを選択する選択ゲートトランジスタＳＴＤ1のソース領域１１（ｎ＋１）が接続される。セルユニット２０２，２０３，・・・・・，２０ｍについても同様である。
【００３２】
選択ゲートトランジスタＳＴＳ1〜ＳＴＳmのソースには、共通のソース線ＳＬが接続される。ソース線ＳＬにはソース線ＳＬに電圧を供給するソース線ドライバ１０３が接続される。選択ゲートトランジスタＳＴＳ1〜ＳＴＳmの共通の選択ゲート線ＳＧＳと、選択ゲートトランジスタＳＴＤ1〜ＳＴＤmの共通の選択ゲート線ＳＧＤと、メモリセルトランジスタＭＴ11，ＭＴ21，ＭＴ31・・・・・，ＭＴm1，メモリセルトランジスタＭＴ12，ＭＴ22，ＭＴ32・・・・・，ＭＴm2、・・・・・メモリセルトランジスタＭＴ1n，ＭＴ2n，ＭＴ3n・・・・・，ＭＴmnのそれぞれのワード線ＷＬ1〜ＷＬnは、ロウデコーダ１０１に接続される。ロウデコーダ１０１は、行アドレス信号をデコードして行アドレスデコード信号を得てワード線ＷＬ1〜ＷＬn及び選択ゲート線ＳＧＳ，ＳＧＤに選択的に動作電圧を供給する。選択ゲートトランジスタＳＴＤ1〜ＳＴＤmのそれぞれのドレインにはビット線ＢＬ1〜ＢＬmがそれぞれ接続される。ビット線ＢＬ1〜ＢＬmには、センスアンプ１０２及びカラムデコーダ１０４が接続される。カラムデコーダ１０４は、列アドレス信号をデコードして列アドレスデコード信号を得て、列アドレスデコード信号に基づいてビット線ＢＬ1〜ＢＬmのいずれかを選択する。センスアンプ１０２は、ロウデコーダ１０１及びカラムデコーダ１０４によって選択されたメモリセルトランジスタから読み出したデータを増幅する。
【００３３】
不揮発性半導体記憶装置において、メモリセルトランジスタの多値化は、メモリセルトランジスタの閾値電圧を変えることにより行っている。書き込みは、１本のワード線毎に行うが、１本のワード線には数千から数十万のメモリセルトランジスタが繋がっている。図７に、メモリセルトランジスタに書き込まれる各値の閾値分布を示す。所望の閾値電圧になるように、制御ゲート電極に書き込み電圧（プログラムパルス）Ｖppを印加して書き込みを行った場合、図７に示すように、メモリセルトランジスタ毎にバラツキを生じた閾値分布をもつ。この閾値分布の電位差ΔＶpgmが広いと誤読み出しをする可能性が高くなるので、図８に示すように電位差ΔＶpgmは狭い方が好ましい。
【００３４】
この閾値のバラツキを生じる原因としては、ゲート絶縁膜の膜厚バラツキや、メモリを形成する際の形状バラツキのようなプロセス起因の他に、隣接ゲート間容量に起因するバラツキがある。書き込み動作時には、すべてのメモリセルトランジスタにデータが書き込まれているわけではなく、保存するデータによって隣接するメモリセルトランジスタにデータが書き込まれている場合もあれば、書き込まれていない場合もある。隣接する制御ゲート電極にキャリアが注入されている場合、書き込み対象の選択メモリセルトランジスタは隣接するメモリセルトランジスタの影響を受けてしまい、同じ書き込み電圧Ｖppを印加しても、所望の閾値電圧にならない場合がある。隣接するメモリセルトランジスタの影響は隣接ゲート間容量が大きければ大きいほど顕著になり、選択メモリセルトランジスタの浮遊ゲート電極に対向する隣接するメモリセルトランジスタの浮遊ゲート電極の面積の大きさに依存している。
【００３５】
図９に実線で示した閾値分布に収まるような閾値バラツキで書き込みを行う場合では、隣接ゲート間容量が小さく、１回の書き込みで閾値分布に収まれば問題がないが、隣接ゲート間容量が大きいと図１０に示すような電位差σＶt1で閾値分布がばらつく。
【００３６】
このような場合、隣接ゲート間容量の影響による書き込み精度劣化を抑制するため、バラツキでの一番高い電圧値が、目的閾値電圧と同じかまたは少し低くなるように書き込み電圧Ｖppを与え、書き込み電圧Ｖppを徐々に大きくするように、電位差ΔＶppを順次加えたパルスを印加していく。この電位差ΔＶppは、１回の書き込み電圧Ｖppで分散する電位差σＶt1、電位差ΔＶpgmを用いて、式（１）で表せる。
【００３７】
ΔＶpp＝σＶt1／ΔＶpgm                …（１）
１ワード線当たりの１回の書き込み時間Tpgmは、式（２）で表せる。
【００３８】
Ｔpgm=ΔＶpp／Ｔpptotal            …（２）
ここで、１回の書き込みに要する正味の時間Ｔpptotalは、実際に書き込みを行う時間Ｔwrite、書き込みを行ったメモリセルトランジスタの閾値をチェックするベリファイ時間Ｔverify、リセット時間Ｔresetを用いて、式（３）で表せる。
【００３９】
Ｔpptotal＝Ｔwrite＋Ｔverify＋Ｔreset    …（３）
図１１に示すように１回目の書き込み電圧Ｖppを印加した後、図１２に示すように２回目の書き込み電圧（Ｖpp＋ΔＶpp）を印加すると、斜線のヒストグラムで示した閾値分布の一部が、所望の閾値分布に収まる。次いで、図１３に示すように３日目の書き込み電圧（Ｖpp＋２×ΔＶpp）を印加する際、図１３に白抜きのヒストグラムで示した所望の閾値分布に既に収まったメモリセルトランジスタには、バイアスを印加しないようにする。このプロセスを図１４及び図１５に示すように８回目、１０回目と繰り返すことにより、最初に斜線で示したヒストグラムで示した閾値分布を持ったメモリセルトランジスタを、電位差ΔＶpgmに収めることができる。
【００４０】
しかし、例えばＴwrite＝約２０μｓ、Ｔverify＝約７０μｓ、Ｔreset＝約２０μｓであれば、Ｔpptotal＝１００μｓ以上を要する。今回の例のように１０回の書き込みを繰り返す場合は、１ワード線ＷＬの書き込みを完了するまでに全部で１０００μｓ以上かかってしまう。
【００４１】
次に、図１６に示すようにメモリセルトランジスタの各値の閾値のうち、比較的高い値の閾値にする場合の書き込み方法を説明する。隣接ゲート間容量の影響が大きなメモリセルトランジスタでは、図１７に示すように一度、低い閾値に書き込んだ後に、図１８に示すように所望の閾値になるように書き込みを行う。このようなデータを書き込む場合には、図１７及び図１８に示した閾値分布に収めるため、図１３〜図１５に示したプロセスをそれぞれ行う。このため、書き込みを完了させるまでに、更なる時間を要する。
【００４２】
これに対して、本発明の実施の形態に係る不揮発性半導体記憶装置によれば、書き込みを行う場合、図５に示すように、第２の浮遊ゲート電極１３２が凸型であるので、第１の浮遊ゲート電極１３１の隣接ゲート間容量Ｃ3よりも、第２の浮遊ゲート電極１３２の隣接ゲート間容量Ｃ4が小さい。したがって、すべてが第１の浮遊ゲート電極１３１と同様な四角形状の浮遊ゲート電極が並んでいる場合に比べて、隣接ゲート間容量を低減することができる。よって、図１３〜図１５に示したプロセスや、図１７及び図１８に示したプロセスを簡略化、または省くことができ、書き込み精度を劣化させることなく、書き込み時間を短縮可能となる。特に、第２の浮遊ゲート電極１３２にデータを書き込む場合は、第１の制御ゲート電極１３１にデータを書き込むよりも簡略化した書き込みプログラムを設定することができる。
【００４３】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置に対するカップリング比及び隣接ゲート間容量の評価方法を説明する。評価対象となる複数のゲートを、図１９及び図２０に示すように３次元の形状モデルとして計算機上に入力する。境界条件としては、絶縁材料の比誘電率を入力する。着目するゲートの制御ゲート電極に動作電圧に相当する電圧を設定する。この条件で、計算機を用いて、各ゲートの距離、形状、配置からポアソン方程式を数値計算し、各ゲート間での静電容量を計算する。計算された静電容量のうち、着目する制御ゲート電極と浮遊ゲート電極の静電容量をＣ1、着目する制御ゲート電極と周囲すべての静電容量をＣ2として、カップリング比Ｃを式（４）を用いて算出する。
【００４４】
Ｃ＝Ｃ1／Ｃ2×１００％   ・・・（４）
また、隣接ゲート間容量の影響で変動する電圧ΔＶは、計算した静電容量を用いて、隣接メモリセルトランジスタの電圧変動が着目するメモリセルトランジスタに与える電圧変動を計算して求める。図１９及び図２０に示したモデルを用いた計算では、カップリング比が４０％以上、電圧ΔＶが５８０ｍＶ以下となった。
【００４５】
次に、第１〜第３の比較例に係る不揮発性半導体記憶装置を説明する。第１の比較例に係る不揮発性半導体記憶装置を図２１に示す。図２１において、４５ｎｍルールが適用されている。浮遊ゲート電極１４１，１４２，１４３の上面及び側面の一部と制御ゲート電極１５が対向して容量Ｃ51，Ｃ52，Ｃ53を規定している。浮遊ゲート電極１４１，１４２，１４３の下面とチャネル領域が対向して容量Ｃ61，Ｃ62，Ｃ63を規定している。浮遊ゲート電極１４１，１４２，１４３の側面も制御ゲート電極１５と対向させることで、電極間絶縁膜１４とゲート絶縁膜１２の厚さが同じで材質が同じ場合、浮遊ゲート電極１４１，１４２，１４３と制御ゲート電極１５間の容量Ｃ51，Ｃ52，Ｃ53を、浮遊ゲート電極１４１，１４２，１４３とチャネル領域間の容量Ｃ61，Ｃ62，Ｃ63よりも大きくしている。
【００４６】
第２の比較例に係る不揮発性半導体記憶装置を図２２に示す。図２２において、図２１に示した４５ｎｍルールよりもメモリセルトランジスタを高密度化・微細化した３Ｘｎｍルール（Ｘは０〜９のうち任意の整数）が適用されている。隣接する浮遊ゲート電極１５１，１５２，１５３間の距離Ｓ0＝３Ｘｎｍであり、図２１に示した浮遊ゲート電極１４１，１４２，１４３間の距離Ｓ0＝４５ｎｍよりも狭い。このため、浮遊ゲート電極１５１，１５２，１５３間に最低必要膜厚１０〜１５ｎｍ程度の電極間絶縁膜１４を成膜し、さらに制御ゲート電極１５を埋め込むことが困難である。また、隣接ゲート間距離Ｓ0が狭まることにより、隣接ゲート間容量が大きくなってしまい、書き込みが行われていないメモリセルトランジスタの閾値が、隣接するゲートの影響を受けて変動し、誤書き込み・誤読み出しを起こす場合がある。
【００４７】
第３の比較例に係る不揮発性半導体記憶装置を図２３に示す。図２３において、浮遊ゲート電極１６２の最上部の水平レベルが、隣接する浮遊ゲート電極１６１，１６３よりも低い。浮遊ゲート電極１６１，１６３の上面及び側面の一部と制御ゲート電極１５が対向して容量Ｃ71，Ｃ73を規定している。しかし、浮遊ゲート電極１６２では、その上面と制御ゲート電極１５が対向して容量Ｃ72を規定している。浮遊ゲート電極１６２の上面と下面の幅が同程度であるので、浮遊ゲート電極１６２の容量Ｃ72をゲート絶縁膜１２の容量Ｃ82よりも大きくすることができない。
【００４８】
図２１〜図２３に示した第１〜第３の比較例に対して、本発明の実施の形態に係る不揮発性半導体記憶装置によれば、３Ｘｎｍルールを適用した場合でも、図１に示すように、第１の浮遊ゲート電極１３１，１３３、並びに第２の浮遊ゲート電極１３２のそれぞれと制御ゲート電極１５間の容量Ｃ11，Ｃ12，Ｃ13を、第１の浮遊ゲート電極１３１，１３３、並びに第２の浮遊ゲート電極１３２のそれぞれとチャネル領域間の容量Ｃ21，Ｃ22，Ｃ23よりも大きくすることができる。
【００４９】
次に、実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を説明する。ここで、図２のＢ−Ｂ方向の切断面で見た列方向の工程断面図を図２４（ａ），図２５（ａ），・・・・・，図４２（ａ）に示し、合わせてＡ−Ａ方向の切断面で見た行方向の工程断面図を図２４（ｂ），図２５（ｂ），・・・・・，図４２（ｂ）に示す。なお、図２４（ａ）〜図４２（ｂ）に示した不揮発性半導体記憶装置の製造方法は一例であり、この変形例を含めてこれ以外の種々の製造方法により実現可能であることは勿論である。
【００５０】
（イ）図２４（ａ）及び図２４（ｂ）に示すように、ｐ型のＳｉ等の半導体基板１を用意する。図２５（ａ）及び図２５（ｂ）に示すように、半導体基板１の表面に熱酸化法によりＳｉＯ2膜等のゲート絶縁膜（トンネル酸化膜）１２を１ｎｍ〜１５ｎｍ程度形成する。ゲート絶縁膜１２の上に、減圧ＣＶＤ（ＲＰＣＶＤ）法等により燐ドープの浮遊ゲート電極層（ポリシリコン層）１３を１０ｎｍ〜２００ｎｍ程度堆積する。ポリシリコン層１３の上に、ＣＶＤ法等によりＳｉ3Ｎ4膜等のマスク膜４を５０ｎｍ〜２００ｎｍ程度堆積する。
【００５１】
（ロ）次に、マスク膜４上にレジスト膜をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜のエッチングマスクを形成する。このエッチングマスクを用いた反応性イオンエッチング（ＲＩＥ）法等により、マスク膜４の一部を選択的に除去する。エッチング後にレジスト膜を除去する。マスク膜４をマスクにして、ＲＩＥ法等によりポリシリコン層１３、ゲート絶縁膜１２及び半導体基板１の一部を列方向に選択的に除去する。この結果、ポリシリコン層１３及びゲート絶縁膜１２を貫通し、列方向に延伸する溝（第１の溝）４ａが形成され、図２６（ａ）及び図２６（ｂ）に示すように、ポリシリコン層１３の一部からなる第１の浮遊ゲート電極１３１，１３３と、ポリシリコン層１３の一部からなり第１の浮遊ゲート電極１３１，１３３と離間した第２の浮遊ゲート電極１３２ｘに分離される。
【００５２】
（ハ）次に、図２７（ａ）及び図２７（ｂ）に示すように、ＣＶＤ法等により第１の溝４ａに素子分離絶縁膜２を２００ｎｍ〜１５００ｎｍ程度埋め込む。なお、図２６（ａ）及び図２６（ｂ）に示したマスク膜４を除去してから、素子分離絶縁膜２を埋め込んでも良い。そして、図２８（ａ）及び図２８（ｂ）に示すように、選択エッチングにより、マスク膜４及び素子分離絶縁膜２の一部を選択的に除去する。このとき、素子分離絶縁膜２の上面の水平レベルが、第１の浮遊ゲート電極１３１，１３３及び第２の浮遊ゲート電極１３２ｘの上面よりも低い位置にある。
【００５３】
（ニ）次に、素子分離絶縁膜２及び第１の浮遊ゲート電極１３１，１３３及び第２の浮遊ゲート電極１３２ｘの上に、ＣＶＤ法等によりＳｉ3Ｎ4膜等のマスク膜５を堆積する。マスク膜５上にレジスト膜をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜のエッチングマスクを形成する。このエッチングマスクを用いたＲＩＥ法等により、マスク膜５の一部を選択的に除去する。エッチング後にレジスト膜を除去する。マスク膜５をマスクにして、第２の浮遊ゲート電極１３２ｘの一部を選択的に除去する。この結果、図２９（ａ）及び図２９（ｂ）に示すような第２の浮遊ゲート電極（チャネル側電極パターン）１３２ｘが形成される。その後、マスク膜５を除去する。
【００５４】
（ホ）次に、素子分離絶縁膜２、第１の浮遊ゲート電極１３１，１３３及び第２の浮遊ゲート電極１３２ｘの上に、図３０（ａ）及び図３０（ｂ）に示すように、ＣＶＤ法等により、ＳｉＯ2膜やＳｉ3Ｎ4膜等の絶縁膜３を堆積し、図３１（ａ）及び図３１（ｂ）に示すようにＲＩＥ法等により絶縁膜３をエッチバックする。この結果、第１の浮遊ゲート電極１３１，１３３及び第２の浮遊ゲート電極（チャネル側電極パターン）１３２ｘの上面が露出する。また、第１の浮遊ゲート電極１３１，１３３の側壁に絶縁膜３が残置する。
【００５５】
（ヘ）熱酸化法等により、図３２（ａ）及び図３２（ｂ）に示すように、第１の浮遊ゲート電極１３１，１３３及び第２の浮遊ゲート電極（チャネル側電極パターン）１３２ｘの上面に絶縁膜（酸化膜）６を形成する。絶縁膜６上にレジスト膜をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜のエッチングマスクを形成する。このエッチングマスクを用いたＲＩＥ法等により、絶縁膜６の一部を選択的に除去する。その後、レジスト膜を除去する。この結果、図３３（ａ）及び図３３（ｂ）に示すように、絶縁膜６に開口部が形成され、第２の浮遊ゲート電極（チャネル側電極パターン）１３２ｘの上面が露出する。
【００５６】
（ト）次に、図３４（ａ）及び図３４（ｂ）に示すように、絶縁膜６及び第２の浮遊ゲート電極（チャネル側電極パターン）１３２ｘの上面に、ＲＰＣＶＤ法等により燐ドープの浮遊ゲート電極層（ポリシリコン層）１３ａを１０ｎｍ〜２００ｎｍ程度堆積し、図３５（ａ）及び図３５（ｂ）に示すようにＲＩＥ法等によりエッチバックする。この結果、ポリシリコン層１３ａの一部からなる制御ゲート側電極パターン１３２ｙが形成される。これにより、制御ゲート側電極パターン１３２ｙ及びチャネル側電極パターン１３２ｘからなり、最上部の水平レベルを第１の浮遊ゲート電極１３１，１３３よりも低くし、且つ下面の面積よりも上面の面積を大きくした第２の浮遊ゲート電極１３２が形成される。
【００５７】
（チ）絶縁膜６及び第２の浮遊ゲート電極１３２の上面にレジスト膜をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜のエッチングマスクを形成する。このエッチングマスクを用いたＲＩＥ法等により、絶縁膜６の一部を選択的に除去する。その後、レジスト膜を除去する。この結果、図３６（ａ）及び図３６（ｂ）に示すように、絶縁膜６に開口部が形成され、第１の浮遊ゲート電極１３１，１３３の上面が露出する。なお、図３５（ａ）及び図３５（ｂ）に示した絶縁膜６がＳｉＯ2膜であり、絶縁膜３がＳｉ3Ｎ4膜であるように、絶縁膜６と絶縁膜３が異なる材料からなる場合には、レジスト膜のエッチングマスクを形成しなくても、選択エッチングすることにより、図３６（ａ）及び図３６（ｂ）に示すように絶縁膜６の一部を選択的に除去しても良い。
【００５８】
（リ）次に、図３７（ａ）及び図３７（ｂ）に示すように、第１の浮遊ゲート電極１３１，１３３、第２の浮遊ゲート電極１３２及び素子分離絶縁膜２の上面に、ＣＶＤ法等により電極間絶縁膜１４を堆積する。引き続き、電極間絶縁膜１４上にレジスト膜８を塗布し、リソグラフィ技術を用いてレジスト膜８をパターニングする。引き続き、図３８（ａ）及び図３８（ｂ）に示すように、パターニングされたレジスト膜８をマスクとして用いて、ＲＩＥ等により電極間絶縁膜１４の一部に開口部８ａ，８ｂを形成する。その後、図３９（ａ）及び図３９（ｂ）に示すように、電極間絶縁膜１４上に、ＣＶＤ法等により燐ドープの制御ゲート電極となるポリシリコン層（制御ゲート電極）１５を１０ｎｍ〜２００ｎｍ程度堆積する。
【００５９】
（ヌ）次に、制御ゲート電極１５上にレジスト膜９を塗布し、リソグラフィ技術を用いてレジスト膜９をパターニングする。引き続き、図４０（ａ）及び図４０（ｂ）に示すように、パターニングされたレジスト膜９をマスクとして用いて、ＲＩＥにより行方向に制御ゲート電極１５、電極間絶縁膜１４、第１の浮遊ゲート電極１３１，１３３、第２の浮遊ゲート電極１３２及びゲート絶縁膜１２の一部を半導体基板１に達するまで行方向に選択的に除去する。この結果、制御ゲート電極１５、電極間絶縁膜１４、第１の浮遊ゲート電極１３１，１３３、第２の浮遊ゲート電極１３２、及びゲート絶縁膜１２を貫通し、半導体基板１を露出する溝（第２の溝）９ａが行方向に形成される。これにより、複数の制御ゲート電極１５、複数の第１の浮遊ゲート電極１３１，１３３、及び複数の第２の浮遊ゲート電極１３２が形成される。なお、選択ゲートトランジスタ形成領域には、選択ゲート電極１３１ｂ，１５ｂが形成される。その後、レジストリムーバ等を用いてレジスト膜９を除去する。
【００６０】
（ル）次に、図４１（ａ）及び図４１（ｂ）に示すように、制御ゲート電極１５をマスクとして、ゲート絶縁膜１２を介して自己整合的に燐（31Ｐ+）又は砒素（75Ａｓ+）等のｎ型不純物をイオン注入する。その後熱処理を行い、第１の浮遊ゲート電極１３１，１３３、第２の浮遊ゲート電極１３２及び制御ゲート電極１５のｎ型不純物イオンが活性化する。更に、半導体基板１内のｎ型不純物イオンが活性化して、図４２（ａ）及び図４２（ｂ）に示すように、溝９ａの下方に位置する半導体基板１にｎ+型の不純物拡散層（ソース及びドレイン領域）１１１〜１１（ｎ＋１）が形成され、ポリシリコン層１３ａ直下の半導体基板１がチャネル領域となり、メモリセルトランジスタＭＴ11〜ＭＴ1nが形成される。このとき、図示を省略した複数のメモリセルトランジスタが、列方向及び行方向に交差してマトリクス状に形成される。
【００６１】
（ヲ）同時に、選択ゲート電極１３１ａ，１５ａが形成される。更に、半導体基板１にｎ+型の不純物拡散層（ソース領域）４１が形成されて選択ゲートトランジスタＳＴＳ1が形成される。他方、半導体基板１にｎ+型のドレイン領域３１が形成されて、選択ゲートトランジスタＳＴＤ1も形成される。
【００６２】
（ワ）次に、ＣＶＤ法及びリソグラフィ技術等を用いて、ソース線コンタクトプラグ１８１及びビット線コンタクトプラグ１７１をソース領域４１及びドレイン領域３１にそれぞれ接続されるようにそれぞれ形成し、所定の配線や絶縁膜等を堆積・形成すれば、図１〜図４に示した不揮発性半導体記憶装置が完成する。
【００６３】
図２４（ａ）〜図４２（ｂ）に示した本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法によれば、本発明の実施の形態に係る不揮発性半導体記憶装置が実現可能となる。
【００６４】
また、図２２に示した第２の比較例に係る不揮発性半導体記憶装置の製造方法では、集積化が進むと、浮遊ゲート電極１５１，１５２，１５３間に最低必要膜厚１０〜１５ｎｍ程度の電極間絶縁膜１４を成膜し、さらに制御ゲート電極１５を埋め込むことが困難である。これに対して本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法によれば、第２の浮遊ゲート電極１３２の水平レベルを第１の浮遊ゲート電極１３１，１３３よりも低くし、第２の浮遊ゲート電極１３２の上面を制御ゲート電極１５と対向させる。このため、第１の浮遊ゲート電極１３１，１３３及び第２の浮遊ゲート電極１３２間に電極間絶縁膜１４及び制御ゲート電極１５を配置する必要がない。したがって、第１の浮遊ゲート電極１３１，１３３、並びに第２の浮遊ゲート電極１３２のそれぞれと制御ゲート電極１５間の容量Ｃ11，Ｃ12，Ｃ13を、第１の浮遊ゲート電極１３１，１３３、並びに第２の浮遊ゲート電極１３２のそれぞれとチャネル領域間の容量Ｃ21，Ｃ22，Ｃ23よりも大きい構造を容易に形成可能となる。
【００６５】
（第１の変形例）
本発明の実施の形態では、図１に示した第２の浮遊ゲート電極１３２がＴ字状（凸型）の断面形状を有する場合を説明したが、第２の浮遊ゲート電極１３２の形状は特に限定されない。本発明の実施の形態の第１の変形例では、第２の浮遊ゲート電極１３２の他の形状の例を説明する。
【００６６】
例えば図４３に示すように、第２の浮遊ゲート電極１３２の行方向の断面形状が鉤型（Ｌ字状）であっても良い。第２の浮遊ゲート電極１３２は、幅Ｗ2を有するチャネル側電極パターン１３２ｘと、チャネル側電極パターン１３２ｘ上に配置された幅Ｗ2よりも広い幅Ｗ3を有する制御ゲート側電極パターン１３２ｙを有する。図４３に示した第２の浮遊ゲート電極１３２の形成方法としては、例えば、図３６（ａ）及び図３６（ｂ）に示した制御ゲート側電極パターン１３２ｙの上面の一部にマスク膜を形成し、マスク膜をマスクとしたＲＩＥ法等により制御ゲート側電極パターン１３２ｙの一部を選択的に除去すれば良い。
【００６７】
また、図４４に示すように、第２の浮遊ゲート電極１３２の上面が曲面であっても良い。第２の浮遊ゲート電極１３２の最上部から下面までの厚さＴ4は、第１の浮遊ゲート電極１３１，１３３の厚さＴ0よりも薄く、最上部の水平レベルが第１の浮遊ゲート電極１３１，１３３よりも低い。第２の浮遊ゲート電極１３２の上面が曲面なので、下面よりも面積が広い。図４４に示した第２の浮遊ゲート電極１３２の形成方法としては、例えば、図２８（ａ）及び図２８（ｂ）に示した素子分離絶縁膜２をゲート絶縁膜１２の上面レベルまでエッチングし、第１の浮遊ゲート電極１３１，１３３上にマスク膜を形成して、ＲＩＥ法や等方性エッチング等により第２の浮遊ゲート電極１３２の一部を選択的に除去すれば良い。
【００６８】
また、第２の浮遊ゲート電極１３２の上面が、複数の面を有していても良い。例えば図４５に示すように、第２の浮遊ゲート電極１３２の行方向の断面形状が三角形である。第２の浮遊ゲート電極１３２の最上部から下面の厚さＴ5は、第１の浮遊ゲート電極１３１，１３３の厚さＴ0よりも薄く、最上部の水平レベルが第１の浮遊ゲート電極１３１，１３３よりも低い。第２の浮遊ゲート電極１３２の上面が複数の面を有しているので、下面よりも面積が広い。図４５に示した第２の浮遊ゲート電極１３２の形成方法としては、例えば、図２８（ａ）及び図２８（ｂ）に示した素子分離絶縁膜２をゲート絶縁膜１２の上面レベルまでエッチングし、第１の浮遊ゲート電極１３１，１３３上にマスク膜を形成して、ＲＩＥ法等により第２の浮遊ゲート電極１３２の一部を選択的に除去すれば良い。
【００６９】
図４３〜図４５に示した第２の浮遊ゲート電極１３２の形状の場合でも、上面の面積が下面の面積よりも広いので、電極間絶縁膜の容量Ｃ12をゲート絶縁膜の容量Ｃ22よりも大きくすることができる。また、図示を省略するが、第２の浮遊ゲート電極１３２の行方向及び列方向の断面形状がＴ字状（凸型）であっても良い。
【００７０】
また、本発明の実施の形態では、図５に示すように、第１の浮遊ゲート電極１３１，１３３及び第２の浮遊ゲート電極１３２を行方向に交互に周期的に配置する例を説明したが、第１の浮遊ゲート電極１３１，１３３及び第２の浮遊ゲート電極１３２の配置位置は特に限定されない。例えば、図４６に示すように、第１の浮遊ゲート電極１３１，１３３及び第２の浮遊ゲート電極１３２を列方向にも交互に周期的に配置することで、市松模様状に配置しても良い。この場合、図４７に示すように、列方向の断面からみても、第１の浮遊ゲート電極１３１，１３３と第２の浮遊ゲート電極１３２が交互に配置されている。第２の浮遊ゲート電極１３２は、第１浮遊ゲート電極１３１，１３３よりも隣接ゲートに対向する面積が小さいので、第１の浮遊ゲート電極１３１，１３３のみでメモリセルアレイを構成する場合よりも、列方向において、隣接ゲート間容量Ｃ9を低減することができる。
【００７１】
以上説明したように、本発明の実施の形態の第１の変形例によれば、第２の浮遊ゲート電極の最上部の水平レベルが第１の浮遊ゲート電極よりも低く、第２の浮遊ゲート電極の上面の面積が下面の面積よりも広ければ、第２の浮遊ゲート電極として種々の形状を採用可能である。更に、少なくとも第１及び第２の浮遊ゲート電極が隣接する構造を有していれば、第１及び第２の浮遊ゲート電極の配置位置として種々の位置が許容される。
【００７２】
（第２の変形例）
本発明の実施の形態の第２の変形例に係る不揮発性半導体記憶装置の製造方法の一例を、図４８〜図５４を用いて説明する。ここで、図４８〜図５４は、図２のＡ−Ａ方向の切断面で見た行方向の工程断面図である。
【００７３】
（イ）図２７（ｂ）に示すように素子分離絶縁膜２を堆積した後に、化学的機械的研磨（ＣＭＰ）法等により素子分離絶縁膜２をエッチバックし、マスク膜４も除去する。この結果、図４８に示すように、第１の浮遊ゲート電極１３１，１３３及び第２の浮遊ゲート電極１３２ｘの上面と素子分離絶縁膜２の上面の水平レベルを揃える。第１の浮遊ゲート電極１３１，１３３、第２の浮遊ゲート電極１３２ｘ及び素子分離絶縁膜２の上面に、ＣＶＤ法等によりマスク膜１０を堆積する。マスク膜１０上にレジスト膜をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜のエッチングマスクを形成する。このエッチングマスクを用いたＲＩＥ法等により、マスク膜１０の一部を選択的に除去する。エッチング後にレジスト膜を除去する。この結果、図４９に示すようにマスク膜１０がパターニングされる。パターニングしたマスク膜１０をマスクとして用いて、第２の浮遊ゲート電極１３２ｘの一部を深さ方向に選択的に除去する。この結果、図５０に示すようなチャネル側電極パターン１３２ｘが形成される。
【００７４】
（ロ）次に、マスク膜１０をマスクとして用いて、ＲＩＥ法等の選択エッチングにより、図５１に示すように、素子分離絶縁膜２の一部を選択的に除去する。その後、選択エッチングによりマスク膜１０を除去する。図５２に示すように、素子分離絶縁膜２、第１の浮遊ゲート電極１３１，１３３及びチャネル側電極パターン１３２ｘの上面に、ＲＰＣＶＤ法等により燐ドープのポリシリコン層１３ｂを１０ｎｍ〜２００ｎｍ程度堆積し、図５３に示すようにエッチバックする。素子分離絶縁膜２、第１の浮遊ゲート電極１３１，１３３及びポリシリコン層１３ｂの上面に、ＣＶＤ法等によりマスク膜１１を堆積する。マスク膜１１上にレジスト膜をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜のエッチングマスクを形成する。このエッチングマスクを用いたＲＩＥ法等により、マスク膜１１の一部を選択的に除去する。エッチング後にレジスト膜を除去する。パターニングされたマスク膜１０をマスクとして用いて、ポリシリコン層１３ｂの一部を除去すれば、図５４に示すような制御ゲート側電極パターン１３２ｙが形成され、第２の浮遊ゲート電極１３２が形成される。後の手順は、図３７（ａ）〜図４２（ｂ）に示した手順と実質的に同様であるので、重複した説明を省略する。
【００７５】
以上説明したように、本発明の実施の形態の第２の変形例によれば、種々の方法を用いて、図１に示した不揮発性半導体記憶装置を実現可能となる。
【００７６】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、実施の形態ではｍ×ｎ個のメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，ＭＴ31〜ＭＴ3n，・・・・・，ＭＴm1〜ＭＴmnを示したが、現実的には更に複数のメモリセルトランジスタでセルアレイが構成されていても良い。
【００７７】
また、本発明の実施の形態においては、３値以上の多値ＮＡＮＤ型ＥＥＰＲＯＭについて説明した。しかし、多値に限定されず、２値ＮＡＮＤ型ＥＥＰＲＯＭについても適用可能である。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す行方向の断面図である。
【図２】本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す平面図である。
【図３】本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図である。
【図４】本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す他の列方向の断面図である。
【図５】本発明の実施の形態に係る不揮発性半導体記憶装置の浮遊ゲート電極の配置を説明するための概略図である。
【図６】本発明の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図７】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの閾値分布の一例を示すグラフである。
【図８】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの閾値分布の他の一例を示すグラフである。
【図９】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの閾値分布の更に他の一例を示すグラフである。
【図１０】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの閾値分布の更に他の一例を示すグラフである。
【図１１】本発明の実施の形態に係る不揮発性半導体記憶装置の繰り返し書き込みの１回目を説明するグラフである。
【図１２】本発明の実施の形態に係る不揮発性半導体記憶装置の繰り返し書き込みの２回目を説明するための書き込みをグラフである。
【図１３】本発明の実施の形態に係る不揮発性半導体記憶装置の繰り返し書き込みの３回目を説明するためのグラフである。
【図１４】本発明の実施の形態に係る不揮発性半導体記憶装置の繰り返し書き込みの８回目を説明するためのグラフである。
【図１５】本発明の実施の形態に係る不揮発性半導体記憶装置の繰り返し書き込みの１０回目を説明するためのグラフである。
【図１６】本発明の実施の形態に係る不揮発性半導体記憶装置の他の書き込み方法の一例を説明するためのグラフである。
【図１７】本発明の実施の形態に係る不揮発性半導体記憶装置の他の書き込み方法の一例の１回目の書き込みを説明するためのグラフである。
【図１８】本発明の実施の形態に係る不揮発性半導体記憶装置の他の書き込み方法の一例の２回目の書き込みを説明するためのグラフである。
【図１９】本発明の実施の形態に係る不揮発性半導体記憶装置の評価に用いるモデルの一例を示す斜視図である。
【図２０】本発明の実施の形態に係る不揮発性半導体記憶装置のモデルの一例を示す断面図である。
【図２１】第１の比較例に係る不揮発性半導体記憶装置のセルアレイを示す行方向の断面図である。
【図２２】第２の比較例に係る不揮発性半導体記憶装置のセルアレイを示す行方向の断面図である。
【図２３】第３の比較例に係る不揮発性半導体記憶装置のセルアレイを示す行方向の断面図である。
【図２４】図２４（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の列方向の工程断面図である。図２４（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の行方向の工程断面図である。
【図２５】図２５（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２４（ａ）に引き続く列方向の工程断面図である。図２５（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２４（ｂ）に引き続く行方向の工程断面図である。
【図２６】図２６（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２５（ａ）に引き続く列方向の工程断面図である。図２６（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２５（ｂ）に引き続く行方向の工程断面図である。
【図２７】図２７（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２６（ａ）に引き続く列方向の工程断面図である。図２７（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２６（ｂ）に引き続く行方向の工程断面図である。
【図２８】図２８（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２７（ａ）に引き続く列方向の工程断面図である。図２８（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２７（ｂ）に引き続く行方向の工程断面図である。
【図２９】図２９（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２８（ａ）に引き続く列方向の工程断面図である。図２９（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２８（ｂ）に引き続く行方向の工程断面図である。
【図３０】図３０（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２９（ａ）に引き続く列方向の工程断面図である。図３０（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２９（ｂ）に引き続く行方向の工程断面図である。
【図３１】図３１（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３０（ａ）に引き続く列方向の工程断面図である。図３１（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３０（ｂ）に引き続く行方向の工程断面図である。
【図３２】図３２（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３１（ａ）に引き続く列方向の工程断面図である。図３２（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３１（ｂ）に引き続く行方向の工程断面図である。
【図３３】図３３（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３２（ａ）に引き続く列方向の工程断面図である。図３３（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３２（ｂ）に引き続く行方向の工程断面図である。
【図３４】図３４（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３３（ａ）に引き続く列方向の工程断面図である。図３４（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３３（ｂ）に引き続く行方向の工程断面図である。
【図３５】図３５（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３４（ａ）に引き続く列方向の工程断面図である。図３５（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３４（ｂ）に引き続く行方向の工程断面図である。
【図３６】図３６（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３５（ａ）に引き続く列方向の工程断面図である。図３６（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３５（ｂ）に引き続く行方向の工程断面図である。
【図３７】図３７（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３６（ａ）に引き続く列方向の工程断面図である。図３７（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３６（ｂ）に引き続く行方向の工程断面図である。
【図３８】図３８（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３７（ａ）に引き続く列方向の工程断面図である。図３８（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３７（ｂ）に引き続く行方向の工程断面図である。
【図３９】図３９（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３８（ａ）に引き続く列方向の工程断面図である。図３９（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３８（ｂ）に引き続く行方向の工程断面図である。
【図４０】図４０（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３９（ａ）に引き続く列方向の工程断面図である。図４０（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図３９（ｂ）に引き続く行方向の工程断面図である。
【図４１】図４１（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図４０（ａ）に引き続く列方向の工程断面図である。図４１（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図４０（ｂ）に引き続く行方向の工程断面図である。
【図４２】図４２（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図４１（ａ）に引き続く列方向の工程断面図である。図４２（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図４１（ｂ）に引き続く行方向の工程断面図である。
【図４３】本発明の実施の形態の第１の変形例に係る不揮発性半導体記憶装置のセルアレイの一例を示す行方向の断面図である。
【図４４】本発明の実施の形態の第１の変形例に係る不揮発性半導体記憶装置のセルアレイの他の一例を示す行方向の断面図である。
【図４５】本発明の実施の形態の第１の変形例に係る不揮発性半導体記憶装置のセルアレイの更に他の一例を示す行方向の断面図である。
【図４６】本発明の実施の形態の第１の変形例に係る不揮発性半導体記憶装置の浮遊ゲート電極の配置を説明するための概略図である。
【図４７】本発明の実施の形態の第１の変形例に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図である。
【図４８】本発明の実施の形態の第２の変形例に係る不揮発性半導体記憶装置の製造方法の行方向の工程断面図である。
【図４９】本発明の実施の形態の第２の変形例に係る不揮発性半導体記憶装置の製造方法の図４８に引き続く行方向の工程断面図である。
【図５０】本発明の実施の形態の第２の変形例に係る不揮発性半導体記憶装置の製造方法の図４９に引き続く列方向の工程断面図である。
【図５１】本発明の実施の形態の第２の変形例に係る不揮発性半導体記憶装置の製造方法の図５０に引き続く列方向の工程断面図である。
【図５２】本発明の実施の形態の第２の変形例に係る不揮発性半導体記憶装置の製造方法の図５１に引き続く列方向の工程断面図である。
【図５３】本発明の実施の形態の第２の変形例に係る不揮発性半導体記憶装置の製造方法の図５２に引き続く列方向の工程断面図である。
【図５４】本発明の実施の形態の第２の変形例に係る不揮発性半導体記憶装置の製造方法の図５３に引き続く列方向の工程断面図である。
【符号の説明】
【００７９】
ＳＴＤ1〜ＳＴＤm，ＳＴＳ1〜ＳＴＳm，…選択ゲートトランジスタ
ＭＴ11〜ＭＴmn…メモリセルトランジスタ
１…半導体基板
２…素子分離絶縁膜
３，６…絶縁膜
４，５，１０，１１…マスク膜
４ａ…第１の溝
８，９…レジスト膜
８ａ，８ｂ…開口部
９ａ…第２の溝
１１１〜１１（ｎ＋１），１２１〜１２（ｎ＋１）…ソース及びドレイン領域
１２…ゲート絶縁膜
１３，１３ａ，１３ｂ…浮遊ゲート電極層（ポリシリコン層）
１４…電極間絶縁膜
１５…制御ゲート電極（ポリシリコン層）
３１…ドレイン領域
４１…ソース領域
１００…セルアレイ
１０１…ロウデコーダ
１０２…センスアンプ
１０３…ソース線ドライバ
１０４…カラムデコーダ
１３１，１３３…第１の浮遊ゲート電極（ポリシリコン層）
１３２…第２の浮遊ゲート電極（ポリシリコン層）
１３１ａ，１５ａ…選択ゲート電極
１３１ｂ，１５ｂ…選択ゲート電極
１３２ｘ…チャネル側電極パターン（ポリシリコン層）
１３２ｙ…制御ゲート側電極パターン（ポリシリコン層）
１４１，１４２，１４３，１５１，１５２，１５３，１６１，１６２，１６３…浮遊ゲート電極
１７１〜１７ｍ…ビット線コンタクトプラグ
１８１〜１８ｍ…ソース線コンタクトプラグ
２０１〜２０ｍ…セルユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図１９】
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【図２０】
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