(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の表面に所定距離をおいて形成された、ソース及びドレインとなる第２導電型の一対の拡散層と、
前記半導体基板における前記一対の拡散層上、及び、前記一対の拡散層間の領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、前記各拡散層の上方にそれぞれが分離して形成された一対の浮遊ゲートと、
前記一対の拡散層上及び前記一対の拡散層間の領域上に形成された前記第１のゲート絶縁膜、並びに、前記一対の浮遊ゲートを覆うように形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御ゲートと
を含み、
前記一対の浮遊ゲート毎にメモリセルを構成し、
前記第１のゲート絶縁膜の前記一対の浮遊ゲート間に位置する部分には、その他の部分よりも膜厚が厚い部分が形成されており、
前記一対の浮遊ゲートそれぞれには、前記第１のゲート絶縁膜の膜厚の薄い部分に位置し、その先端部が前記第１のゲート絶縁膜の膜厚の薄い部分と膜厚の厚い部分との境界まで達している、下部突き出し部が形成されていることを特徴とする半導体記憶装置。
【請求項２】
前記一対の拡散層は、その周辺が反対導電型の拡散層で覆われていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記拡散層がビット線であり、前記制御ゲートと直交するように配設されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記一対の浮遊ゲートは、当該一対の浮遊ゲート間の内部方向に向かって上方に突起して形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
第１導電型の半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成するとともに、当該第２絶縁膜上の一部を覆う第１のマスクを形成する工程と、
前記第１のマスクを用いて前記第２絶縁膜をエッチングしてブロック形状の第２のマスクを形成する工程と、
前記第１のマスク、前記第２のマスクを用いて前記第１絶縁膜をウエットエッチングして、露出している前記第１絶縁膜を除去するとともに、前記第２のマスクで覆われている前記第１の絶縁膜の端部も除去し、当該ウエットエッチングの後、前記第１のマスクを除去する工程と、
前記ウエットエッチングにより前記第１絶縁膜が除去された、前記半導体基板上の前記第１絶縁膜の非形成領域に、前記第２のマスクを残した状態で、前記第１絶縁膜よりも膜厚の薄い第３絶縁膜を形成して、前記第１絶縁膜及び前記第３絶縁膜からなる第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜、及び前記第２のマスクが形成された前記半導体基板上に第１導電膜を形成し、当該第１導電膜の全面を異方性エッチングすることにより、前記第２のマスクの両側壁に一対の浮遊ゲートを形成する工程と、
前記第２のマスク、及び前記一対の浮遊ゲートをマスクとして、前記半導体基板の表面に第２導電型の不純物をイオン注入し、ソース及びドレインとなる一対の拡散層を形成する工程と、
前記一対の拡散層を形成後、前記第２のマスクを除去し、その後、前記第１のゲート絶縁膜と前記一対の浮遊ゲートとを覆うように第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に第２導電膜を形成することにより制御ゲートを形成する工程と
を有し、
前記一対の浮遊ゲートそれぞれには、前記第１のゲート絶縁膜を構成する前記第３絶縁膜の部分に位置し、その先端部が前記第３絶縁膜と前記第１絶縁膜との境界まで達している、下部突き出し部が形成されることを特徴とする半導体記憶装置の製造方法。
【請求項６】
前記一対の拡散層を形成する前に、当該一対の拡散層と反対導電型の拡散層を形成する工程を更に有し、前記反対導電型の拡散層で覆われるように前記一対の拡散層を形成することを特徴とする請求項５に記載の半導体記憶装置の製造方法。
【請求項７】
前記一対の拡散層と前記制御ゲートとを直交するように形成することを特徴とする請求項５に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、特に、浮遊ゲートを有する不揮発性メモリに適用して好適なものである。
【０００２】
【従来の技術】
情報を記憶する働きを持ったメモリＩＣにおいて、電源を切っても記憶し続けるメモリＩＣとして不揮発性メモリがある。さらに、書換え可能な不揮発性メモリとしては、書込みを電気的に行い、消去を紫外線照射よって行うＥＰＲＯＭや、書込み・消去ともに電気的に行うＥＥＰＲＯＭ、さらに、これらの長所を合わせ持ったフラッシュメモリなどがあり、それぞれ様々な用途に利用されている。
【０００３】
これら書換え可能な不揮発性メモリには浮遊ゲートが設けられており、この浮遊ゲートへのキャリアの注入・引き抜きにより、書込みや消去を行うことができるようになっている。
【０００４】
ここで、従来の不揮発性メモリの一例について説明する。
図２８〜３０は、従来のＮＯＲ型不揮発性メモリの一例を示し、図２８にその平面図、図２９にその等価回路図、図３０に図２８で示したIII−III’間のメモリセルの概略断面図を示す。
【０００５】
図２８、図２９に示すように従来例のＮＯＲ型不揮発性メモリは、ワード線（ＷＬ１〜ＷＬ４）とビット線（ＢＬ１〜ＢＬ４）とが直交するクロス部上にメモリセル１００が形成され、各メモリセルに１つの浮遊ゲート１０１が配設されている。
【０００６】
また、ワード線（ＷＬ１〜ＷＬ４）は制御ゲート、ビット線（ＢＬ１〜ＢＬ４）はドレインとなっており、ワード線（ＷＬ１〜ＷＬ４）間には、共通のソース領域が設けられており、２つのメモリセルに対して１個のドレインコンタクトが設けられている。
【０００７】
また、図３０の概略断面図に示すように、従来の不揮発性メモリは、Ｓｉ基板１０２上にシリコン酸化膜（ＳｉＯ2）１０５を介して浮遊ゲート１０１が形成されている。この浮遊ゲート１０１は、ソース１０３、ドレイン１０４からの電子の注入・引き出しを行うために、そのソース１０３及びドレイン１０４上に配置されている。
【０００８】
この浮遊ゲート１０１上に、ＯＮＯ膜１０６、制御ゲート１０７と積層されメモリセルを構成している。本例においては、Ｎ型拡散層で形成されているソース１０３はＬＤＤ構造、また、Ｎ型拡散層で形成されているドレインはシングル・ドレイン構造のものを示している。
【０００９】
【発明が解決しようとする課題】
近年、上述した不揮発性メモリの集積度向上を図るために、浮遊ゲートを複雑な立体構造等にして、その浮遊ゲートの実行面積を広げる微細化の方向の改良が行われてきたが、実際には露光上の限界などの製造上の限界等があり、そのような改良にも限度があった。
さらに、従来のＮＯＲ型不揮発性メモリにおいては、２つのメモリセルに対して１個のドレインコンタクトを必要としているため、単位メモリセルの面積か大きくなってしまい、集積度を高めることができないという問題があった。
【００１０】
本発明は、前述の問題に鑑みてなされたものであり、簡易な構造で、集積度の高い不揮発性の半導体記憶装置を実現することを目的とする。
【００１１】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００１２】
本発明の半導体記憶装置は、第１導電型の半導体基板と、前記半導体基板の表面に所定距離をおいて形成された、ソース及びドレインとなる第２導電型の一対の拡散層と、前記半導体基板における前記一対の拡散層上、及び、前記一対の拡散層間の領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、前記各拡散層の上方にそれぞれが分離して形成された一対の浮遊ゲートと、前記一対の拡散層上及び前記一対の拡散層間の領域上に形成された前記第１のゲート絶縁膜、並びに、前記一対の浮遊ゲートを覆うように形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された制御ゲートとを含み、前記一対の浮遊ゲート毎にメモリセルを構成し、前記第１のゲート絶縁膜の前記一対の浮遊ゲート間に位置する部分には、その他の部分よりも膜厚が厚い部分が形成されており、前記一対の浮遊ゲートそれぞれには、前記第１のゲート絶縁膜の膜厚の薄い部分に位置し、その先端部が前記第１のゲート絶縁膜の膜厚の薄い部分と膜厚の厚い部分との境界まで達している、下部突き出し部が形成されていることを特徴とするものである。
【００１３】
本発明の半導体記憶装置の製造方法は、第１導電型の半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第２絶縁膜を形成するとともに、当該第２絶縁膜上の一部を覆う第１のマスクを形成する工程と、前記第１のマスクを用いて前記第２絶縁膜をエッチングしてブロック形状の第２のマスクを形成する工程と、前記第１のマスク、前記第２のマスクを用いて前記第１絶縁膜をウエットエッチングして、露出している前記第１絶縁膜を除去するとともに、前記第２のマスクで覆われている前記第１の絶縁膜の端部も除去し、当該ウエットエッチングの後、前記第１のマスクを除去する工程と、前記ウエットエッチングにより前記第１絶縁膜が除去された、前記半導体基板上の前記第１絶縁膜の非形成領域に、前記第２のマスクを残した状態で、前記第１絶縁膜よりも膜厚の薄い第３絶縁膜を形成して、前記第１絶縁膜及び前記第３絶縁膜からなる第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜、及び前記第２のマスクが形成された前記半導体基板上に第１導電膜を形成し、当該第１導電膜の全面を異方性エッチングすることにより、前記第２のマスクの両側壁に一対の浮遊ゲートを形成する工程と、前記第２のマスク、及び前記一対の浮遊ゲートをマスクとして、前記半導体基板の表面に第２導電型の不純物をイオン注入し、ソース及びドレインとなる一対の拡散層を形成する工程と、前記一対の拡散層を形成後、前記第２のマスクを除去し、その後、前記第１のゲート絶縁膜と前記一対の浮遊ゲートとを覆うように第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜上に第２導電膜を形成することにより制御ゲートを形成する工程とを有し、前記一対の浮遊ゲートそれぞれには、前記第１のゲート絶縁膜を構成する前記第３絶縁膜の部分に位置し、その先端部が前記第３絶縁膜と前記第１絶縁膜との境界まで達している、下部突き出し部が形成されることを特徴とするものである。
【００１４】
本発明は上記技術手段を有するので、各メモリセルに分離して設けられた一対の浮遊ゲートに、それぞれ独立してプログラムの書込み、消去、読み出しを行うことが可能となるため、単一の浮遊ゲートを有する場合と比較して、同一のメモリセルの占有面積内で記憶量を２倍とすることができる。
【００１５】
【発明の実施の形態】
次に、添付図面を参照しながら、本発明の半導体記憶装置及びその製造方法の主要原理を踏まえた諸実施形態について説明する。
【００１６】
（第１の実施形態）
本発明の第１の実施形態における半導体記憶装置は、ＮＯＲ型不揮発性メモリである。
【００１７】
図１は、第１の実施形態における半導体記憶装置の平面図であり、図２は、その等価回路図である。図１及び図２に示すように、半導体記憶装置は、制御ゲートにあたるワード線（ＷＬ１〜ＷＬ４）とビット線（ＢＬ１〜ＢＬ４）とが直交するように形成されており、このワード線（ＷＬ１〜ＷＬ４）とビット線（ＢＬ１〜ＢＬ４）のクロス部にメモリセル２０がマトリクス状に形成されている。
【００１８】
また、ワード線（ＷＬ１〜ＷＬ４）とビット線（ＢＬ１〜ＢＬ４）とに挟まれた領域には、Ｐ型の素子分離拡散層が形成されており、各メモリセル２０を画定している。ここで、ビット線（ＢＬ１〜ＢＬ４）はＮ型拡散層で形成されており、また、ビット線（ＢＬ１〜ＢＬ４）と周辺回路とは低抵抗化のために金属で配線されている。
【００１９】
図３に、図１で示したＩ−Ｉ’間のメモリセル２０の概略断面図を示す。図３に示すように、メモリセル２０は、Ｓｉ基板１上に形成されたゲート絶縁膜としてのシリコン酸化膜（ＳｉＯ2膜）５、６と、シリコン酸化膜６上にリン等の不純物がドープされたアモルファスシリコン（ＤＡＳｉ）で形成された浮遊ゲート７と、浮遊ゲート７とシリコン酸化膜５、６を覆うように形成されたＯＮＯ膜８と、ＯＮＯ膜８上にリン等の不純物がドープされたアモルファスシリコン（ＤＡＳｉ）で形成され、その上層にタングステンシリサイド（ＷＳｉ）１０が形成されてなる、ワード線としての制御ゲート９とを備えている。
【００２０】
本実施形態におけるメモリセル２０の特徴として、浮遊ゲート７がチャネル上で一対の浮遊ゲート７ａ、７ｂに分離されて形成されている。この分離形成されている浮遊ゲート７ａ、７ｂは、ソース３、ドレイン４上にそれぞれ独立して配置されており、その浮遊ゲート７ａ、７ｂにより、ソース３、ドレイン４からの電子をそれぞれ注入・引き抜きできるようになっている。
【００２１】
この一対の浮遊ゲート７は、シリコン酸化膜６上に形成され、後に除去される絶縁膜の側壁に形成されたサイドウォールであるため、チャネルの中央部に突起した形状となっている。
【００２２】
また、Ｓｉ基板１には、Ｐ型拡散層２にソース３、ドレイン４がＮ型拡散層で形成されており、また、ソース３とドレイン４はビット線を構成している。
【００２３】
また、シリコン酸化膜５は、シリコン酸化膜６よりも厚く形成されているが、このようにすることで、サイドウォールとして形成された浮遊ゲート７ａ、７ｂをチャネル中央部により突起させ、プログラム時に電子を取込みやすくしている。また、シリコン酸化膜５をシリコン酸化膜６で構成することも本実施形態の範疇に含まれる。このようにして、その作製工程を簡略化することも可能である。
【００２４】
次に、図４〜図６を参照しながら、本実施形態の半導体記憶装置の基本動作について説明する。
【００２５】
図４は、本実施形態の半導体記憶装置のプログラム書込み動作状態を示す概略断面図である。
図４に示すように、例えばソース３を接地して、ドレイン４に電圧５Ｖ、制御ゲート９に電圧１０Ｖと比較的高い電圧を加えると、電子がチャネル中をソース３からドレイン４に向かって進む。このチャネル中を進む電子は、ドレイン４の近傍で高いエネルギーを獲得してホットエレクトロンとなり、その一部がシリコン酸化膜６を飛び越えて浮遊ゲート７ｂに注入され、これにより書込み動作が行われる。
【００２６】
ここで、本実施形態の書込み動作では、ホットエレクトロンによる書込み動作を説明したが、電圧条件を変えることで、アバランシェ現象を利用したドレイン４からの電子の注入も可能である。
【００２７】
図５は、本実施形態の半導体記憶装置のプログラム消去動作状態を示す概略断面図である。
図５に示すように、例えばソース３に電圧５Ｖ、ドレイン４に電圧５Ｖ、制御ゲート９に電圧−１０Ｖの条件で電圧を加えると、ＦＮ（Fowler Nordheim）トンネリングにより、浮遊ゲート７ｂに注入されている電子はドレイン４に引き抜かれる。ここで、電子が浮遊ゲート７ａに注入されている場合には、その電子がソース３に引き抜かれる。
【００２８】
ここで、本実施形態では、ＦＮトンネリングによる消去動作を説明したが、電圧条件を変えることで、アバランシェ現象によるドレイン４あるいはソース３からのホールの注入や、あるいはバンド間トンネリングによるホールの注入を行い、電子との相殺による消去も可能である。
【００２９】
図６は、本実施形態の半導体記憶装置のプログラム読み出し動作状態を示す概略断面図である。
図６（ａ）に示すように、例えばソース３に電圧１Ｖ、ドレイン４を接地、制御ゲート９に電圧５Ｖとしてそれぞれ電圧を加えたときに、浮遊ゲート７ａ、７ｂに電子が無い状態ではチャネルはつながっており、ソース３とドレイン４との間に電流が流れる。この状態のデータは、「１」として読み出される。
【００３０】
一方、図６（ｂ）に示すように、浮遊ゲート（図６（ｂ）の場合は７ｂ）に電子が注入されている状態ではチャネルが切断され、ソース３とドレイン４との間に電流が流れない。この状態のデータは、「０」として読み出される。
【００３１】
次に、図７〜図９を参照しながら、上述した基本動作の実効性を確かめるため、本実施形態の半導体記憶装置のＴＣＡＤ（Technology Computer Aided Design）確認結果について説明する。
図７〜図９は、本発明における半導体記憶装置のＴＣＡＤ確認結果を示した概略断面図であり、電界とキャリアの衝突電離の様子を示している。
【００３２】
図７は、本発明における半導体記憶装置の浮遊ゲート７ｂ幅を１２０ｎｍとした場合のＴＣＡＤ確認結果を示した概略断面図である。図７の確認結果から、キャリアの衝突電離は浮遊ゲート７ｂ下で発生しており、また、電界も浮遊ゲート７ｂに向かっていることが確認される。これにより、プログラムは十分に可能であることが分かる。
【００３３】
図８は、図７の半導体記憶装置に対して浮遊ゲート７ｂ幅を広くしたものである。図８の確認結果から、図７の半導体記憶装置よりもキャリアの衝突電離の発生幅を広くできることが確認される。これは、浮遊ゲート７ｂ幅を広く形成することで、浮遊ゲート７ｂとＮ型拡散層であるドレイン４とのオーバーラップ面を広くできるためである。これにより、プログラム効率をより向上させることができることが分かる。
【００３４】
図９は、図７の半導体記憶装置に対して浮遊ゲート７ｂの下部突き出し部を広くして、Ｎ型拡散層であるドレイン４とのオーバーラップ面を広くしたものである。図９の確認結果から、浮遊ゲート７ｂの幅を広げることなく、キャリアの衝突電離の発生幅を広くできることが確認されるため、プログラム効率をより向上させることができることが分かる。このように、浮遊ゲート７ｂ幅を広げることなく、プログラム効率をより向上させることができることは、半導体記憶装置の微細化に対して非常に有効である。
【００３５】
−半導体記憶装置の変形例−
図１０は、本実施形態の半導体記憶装置の変形例を示す概略断面図である。
図１０で示す半導体装置は、図３で示した半導体記憶装置に対して、Ｎ型拡散層からなるソース３、ドレイン４を覆うように、Ｐ型拡散層１１が形成されているものである。
【００３６】
このように、ソース３、ドレイン４の周辺に、それと反対導電型の層を備えるようにすることで、小さなドレイン−ソース間電圧でそれぞれの空乏層同士が接触してしまうパンチスルーの対策を行うことができる。
【００３７】
−第１の実施形態による半導体記憶装置の製造方法−
以下、第１の実施形態による半導体記憶装置の製造方法を説明する。
図１１〜図１３は、図３、図１０に示した半導体記憶装置の製造方法を工程順に示す概略断面図である。
【００３８】
先ず、図１１（ａ）に示すように、Ｓｉ基板１を温度９００℃〜１０００℃の条件で熱酸化させ、熱酸化膜（ＳｉＯ2）１２を膜厚２０ｎｍ〜３０ｎｍで形成する。次に、図１１（ａ）には、不図示のレジスト塗布後、パターニングを行ってメモリセル形成領域を開口した後、そのメモリセル形成領域にボロン（Ｂ）イオンをエネルギー１５０ｋｅＶ〜１８０ｋｅＶ、垂直方向からの傾斜角７°程度、濃度５×１０12／ｃｍ2〜７×１０12／ｃｍ2の条件でイオン注入を行い、Ｓｉ基板１にＰ型拡散層２を形成する。続いて、レジストを除去した後、注入されたイオンの拡散及びイオン注入による結晶のダメージの回復を目的として、温度１０００℃程度、時間１０〜２０分の条件で、窒素（Ｎ2）雰囲気でアニーリングを行う。
【００３９】
続いて、図１１（ｂ）に示すように、熱酸化膜１２をフッ酸等で全面除去した後、温度８５０℃〜９５０℃の条件でシリコン酸化膜５を膜厚２０ｎｍ〜３０ｎｍで形成する。その後、ＣＶＤ法によりシリコン窒化膜（Ｓｉ3Ｎ4）１４を膜厚１００ｎｍ〜１５０ｎｍで形成する。
【００４０】
続いて、図１１（ｃ）に示すように、レジスト１５の塗布を行い、パターニングを行った後、ドライ異方性エッチングによりシリコン窒化膜１４のみをエッチングする。このとき、周辺領域は全てレジスト１５で覆い、シリコン窒化膜１４が後の工程でエッチングされないようにしておく。
【００４１】
続いて、図１１（ｄ）に示すように、レジスト１５の剥離を行わず、連続してフッ酸等でシリコン窒化膜１４の除去された下地のシリコン酸化膜５を除去する。このとき、エッチングがフッ酸等のウエットエッチングにより行われるため、レジスト１５に覆われていたシリコン窒化膜１４下のシリコン酸化膜５にサイドエッジが入る。その後、レジスト１５の剥離処理を行う。
【００４２】
続いて、図１１（ｅ）に示すように、温度８００℃〜９００℃の条件でのウェット酸化、あるいは温度１０００℃〜１１００℃の条件でのドライ酸化により、メモリセルのトンネル酸化膜となるシリコン酸化膜６を膜厚７ｎｍ〜１０ｎｍで形成する。
【００４３】
続いて、図１２（ａ）に示すように、リン（Ｐ）が濃度２×１０20／ｃｍ3〜３×１０21／ｃｍ3ドープされたアモルファスシリコン１６をＣＶＤ法にて、膜厚１００ｎｍ〜２００ｎｍで形成する。
【００４４】
続いて、図１２（ｂ）に示すように、アモルファスシリコン１６の全面を異方性エッチング（エッチバック）し、アモルファスシリコン１６をシリコン窒化膜１４のサイドウォールとして両側のみに残し、浮遊ゲート７ａ、７ｂを形成する。このとき、周辺領域は全面にシリコン窒化膜１４が残っているため、アモルファスシリコン１６がサイドウォールとなって残る領域はない。
【００４５】
続いて、図１２（ｃ）に示すように、ボロン（Ｂ）イオンをエネルギー２５ｋｅＶ〜３５ｋｅＶ、傾斜角２５〜３０°、合計濃度１×１０13／ｃｍ2〜３×１０13／ｃｍ2になるような諸条件で２方向にイオン注入を行い、パンチスルー対策としてのＰ型拡散層１１を形成する。このとき周辺領域は全面にシリコン窒化膜１４が残っているため、ボロン（Ｂ）イオンがＳｉ基板１に達することはない。ここで、図３の半導体記憶装置においては、本工程は不要である。
【００４６】
続いて、図１２（ｄ）に示すように、全面に砒素（Ａｓ）をエネルギー５０ｋｅＶ〜７０ｋｅＶ、傾斜角０°程度、濃度１×１０15／ｃｍ2〜３×１０15／ｃｍ2の条件でイオン注入を行い、メモリセルのソース３、ドレイン４となるＮ型拡散層１３を形成する。このとき、周辺領域は全面にシリコン窒化膜１４が残っているため、砒素（Ａｓ）イオンがＳｉ基板１に達することはない。
【００４７】
続いて、図１２（ｅ）に示すように、ドライエッチングを行ってシリコン窒化膜１４を全面除去する。このとき、周辺領域のシリコン窒化膜１４も全面除去される。
【００４８】
続いて、図１３（ａ）に示すように、温度７００℃〜８００℃の条件でのＣＶＤ法により膜厚５ｎｍ〜７ｎｍの酸化膜８ａを形成し、次に、酸化膜８ａ上に温度７００℃〜８００℃の条件でのＣＶＤ法により膜厚８ｎｍ〜１０ｎｍの窒化膜８ｂを形成し、さらに、窒化膜８ｂ上に温度９００℃〜１０００℃の条件でのウェット酸化により膜厚４ｎｍ〜７ｎｍの酸化膜８ｃを形成する。この３層がＯＮＯ膜８として、浮遊ゲートと制御ゲート間の絶縁膜及び制御ゲートとＳｉ基板１間の絶縁膜の一部となる。ここで、ＯＮＯ膜８作製の熱工程により、Ｐ型拡散層１１及びソース３、ドレイン４となるＮ型拡散層１３が拡散されて広がる。
【００４９】
続いて、図１３（ｂ）に示すように、リン（Ｐ）が濃度２×１０20／ｃｍ3〜３×１０21／ｃｍ3ドープされたアモルファスシリコンをＣＶＤ法にて膜厚１００ｎｍ〜２００ｎｍで積層し、また、その表層にタングステンシリサイド１０をＣＶＤ法にて膜厚１００〜１８０ｎｍで積層して、制御ゲート９を形成する。
【００５０】
しかる後、レジストの塗布・パターニングを行い、制御ゲート９となるタングステンシリサイド１０とアモルファスシリコン、ＯＮＯ膜８、浮遊ゲート７ａ、７ｂとなるアモルファスシリコンとそれぞれエッチングを行うことで、メモリセルの制御ゲート９の形成及び浮遊ゲート７ａ、７ｂの分離ができる。ここで、１７に示すＯＮＯ膜８とシリコン酸化膜６との接合部分は、制御ゲート形成のためのＯＮＯ膜８エッチング時にそのエッチング量に制御が必要であり、また、浮遊ゲート７ａ、７ｂを形成するためのアモルファスシリコンのエッチング時にその選択比の制御が必要である。
【００５１】
ここで、図１３（ｂ）には図示していないが、メモリセルの周辺領域については、制御ゲート９を形成するためのアモルファスシリコン、タングステンシリサイド１０の積層前に、レジスト塗布・パターニングにより開口し、エッチングによりＯＮＯ膜８を除去した後、レジストを剥離し、酸化膜を形成している。その後、制御ゲート９を形成するためのアモルファスシリコン及びタングステンシリサイド１０を積層し、メモリセルのワード線形成後に改めてレジスト塗布・パターニング・エッチングにより、ゲート電極を形成する。
【００５２】
さらに、図１３（ｃ）に示すように、隣接するビット線間と隣接するゲート線間との間の素子分離については、レジストの塗布・パターニング・現像を行うことでメモリセルのみレジスト開口し、続けてボロン（Ｂ）イオンをエネルギー２０ｋｅＶ〜４０ｋｅＶ、傾斜角０°程度、濃度５×１０12／ｃｍ2〜１×１０13／ｃｍ2の条件でイオン注入を行い、Ｐ型拡散層である素子分離拡散層１８を形成する。
【００５３】
ここで、図１３（ｃ）では隣接するビット線間と隣接するゲート線間との間のみの領域を示しているが、ワード線形成領域はそのタングステンシリサイドがボロン（Ｂ）のイオン注入のブロック膜となって、チャネル上へボロン（Ｂ）のイオン注入を防いでいる。
【００５４】
また、ワード線形成のためのエッチング後に、図１３（ｃ）のようにフェンスとなって残っているＯＮＯ膜８の下にアモルファスシリコン１６の一部が残る可能性があるが、この後工程の浮遊ゲート７ａ、７ｂの側壁ブロック膜として形成する温度８００℃〜９００℃、膜厚５ｎｍ〜１０ｎｍの熱酸化膜工程において、全て酸化膜となるために問題とはならない。
【００５５】
−第１の実施形態による半導体記憶装置の製造方法の変形例１−
以下、第１の実施形態による半導体記憶装置の製造方法の変形例１を説明する。
図１４は、第１の実施形態による半導体記憶装置の製造方法の変形例１の工程順を示す概略断面図である。
【００５６】
本例では、先ず図１１（ａ）〜（ｅ）、図１２（ａ）〜（ｄ）の各工程を経る。
続いて、図１４（ａ）に示すように、温度７００℃〜９００℃の条件でのウェット酸化により、Ｎ型拡散層１３と浮遊ゲート７ａ、７ｂとのシリコン酸化膜６を成長させる。このとき、アモルファスシリコンからなる浮遊ゲート７ａ、７ｂ上にも酸化膜が形成されるが、Ｎ型拡散層１３上の方が、不純物濃度が高いために増速酸化により厚く形成される。ここで、図３に示した半導体記憶装置においては、ソース３、ドレイン４を覆うパンチスルー対策としてのＰ型拡散層１１は不要である。
【００５７】
また、浮遊ゲート７ａ、７ｂ間のシリコン酸化膜６を厚く形成することで、制御ゲート９形成時のＯＮＯ膜８のエッチング時には、その厚くなった分だけ、エッチング量のコントロールに余裕ができる。また、浮遊ゲート７ａ、７ｂのアモルファスシリコンのエッチング時には、そのエッチングの選択比の制御にも余裕ができる。
【００５８】
続いて、図１４（ｂ）に示すように、ドライエッチングを行ってシリコン窒化膜１４を全面除去する。このとき、周辺領域のシリコン窒化膜１４も全面除去される。その後フッ酸（ＨＦ）処理により浮遊ゲート７ａ、７ｂ上に形成された酸化膜を除去する。このとき、浮遊ゲート７ａ、７ｂ間のシリコン酸化膜６も除去されるが、厚く成長しているため、Ｓｉ基板１が露出することはない。ここで、図３に示した半導体記憶装置においては、ソース３、ドレイン４を覆うパンチスルー対策としてのＰ型拡散層１１は不要である。
【００５９】
そして、図１２（ｅ）、図１３（ａ）〜（ｃ）の工程を経て、第１の実施形態の半導体記憶装置が完成する。
【００６０】
−第１の実施形態による半導体記憶装置の製造方法の変形例２−
以下、第１の実施形態による半導体記憶装置の製造方法の変形例２を説明する。
図１５は、第１の実施形態による半導体記憶装置の製造方法の変形例２を示す概略断面図である。
【００６１】
本例では、先ず図１１（ａ）〜（ｅ）、図１２（ａ）〜（ｅ）の各工程を経る。
続いて、図１５に示すように、温度７００℃〜９００℃の条件でのウェット酸化により、膜厚５ｎｍ〜７ｎｍの酸化膜８ｄを形成し、次に、酸化膜８ｄ上に温度７００℃〜８００℃の条件でのＣＶＤ法により膜厚８ｎｍ〜１０ｎｍの窒化膜８ｂを形成し、さらに、窒化膜８ｂ上に温度９００℃〜１０００℃の条件でのウェット酸化により膜厚４ｎｍ〜７ｎｍの酸化膜８ｃを形成する。この３層がＯＮＯ膜８ｅとして、浮遊ゲートと制御ゲート間の絶縁膜及び制御ゲートとＳｉ基板１間の絶縁膜の一部となる。ここで、ＯＮＯ膜８ｅ作製の熱工程により、Ｐ型拡散層１１及びＮ型拡散層１３が拡散されて広がる。
【００６２】
また、酸化膜８ｄの形成を拡散工程で行っており、Ｎ型拡散層１３上は不純物濃度が高いため、増速酸化により厚く形成される。ここで、図３の半導体記憶装置においては、ソース３、ドレイン４を覆うパンチスルー対策としてのＰ型拡散層１１は不要である。
【００６３】
そして、図１３（ｂ）、（ｃ）の工程を経て、第１の実施形態の半導体記憶装置が完成する。
【００６４】
−第１の実施形態による半導体記憶装置の製造方法の変形例３−
以下、第１の実施形態による半導体記憶装置の製造方法の変形例３を説明する。
図１６は、第１の実施形態による半導体記憶装置の製造方法の変形例３を示す概略断面図である。
【００６５】
本例では、先ず図１１（ａ）〜（ｃ）の各工程を経る。
続いて、図１６に示すように、ボロン（Ｂ）イオンをエネルギー２５ｋｅＶ〜３５ｋｅＶ、傾斜角０°程度、濃度１×１０13／ｃｍ2〜５×１０13／ｃｍ2でイオン注入を行い、パンチスルー対策としてのＰ型拡散層１１を形成する。このとき周辺領域は全面にシリコン窒化膜１４が残っているため、ボロン（Ｂ）イオンがＳｉ基板１に達することはない。ここで、図３の半導体記憶装置においては、本工程は不要である。
【００６６】
そして、図１１（ｄ）、（ｅ）、図１２（ａ）、（ｂ）、（ｄ）、（ｅ）、図１３（ａ）〜（ｃ）の工程を経て、第１の実施形態の半導体記憶装置が完成する。
【００６７】
−第１の実施形態による半導体記憶装置の製造方法の変形例４−
以下、第１の実施形態による半導体記憶装置の製造方法の変形例４を説明する。
図１７は、第１の実施形態による半導体記憶装置の製造方法の変形例４の工程順を示す概略断面図である。本製造方法の特徴としては、ＴＥＯＳ（tetraethylorthosilicate）を使用したＣＶＤ法により、段部の被覆特性のよいシリコン酸化膜（ＳｉＯ2）を形成することである。
【００６８】
本例では、先ず図１１（ａ）〜（ｅ）、図１２（ａ）〜（ｄ）の各工程を経る。
続いて、図１７（ａ）に示すように、シリコン酸化膜（ＴＥＯＳ・ＳｉＯ2）１９を膜厚５００ｎｍ〜１０００ｎｍで形成後、シリコン窒化膜１４上までＣＭＰ法により研磨を行う。ここで、図３の半導体記憶装置においては、ソース３、ドレイン４を覆うパンチスルー対策としてのＰ型拡散層１１は不要である。
【００６９】
続いて、図１７（ｂ）に示すように、ドライエッチングあるいはリン酸ボイルにより、シリコン窒化膜１４を全面除去する。このとき周辺領域のシリコン窒化膜１４も除去される。
【００７０】
続いて、図１７（ｃ）に示すように、温度７００℃〜８００℃の条件でのＣＶＤ法により膜厚５ｎｍ〜７ｎｍの酸化膜８ａを形成し、次に、酸化膜８ａ上に温度７００℃〜８００℃の条件でのＣＶＤ法により膜厚８ｎｍ〜１０ｎｍの窒化膜８ｂを形成し、さらに、窒化膜８ｂ上に温度９００℃〜１０００℃の条件でのウェット酸化により膜厚４ｎｍ〜７ｎｍの酸化膜８ｃを形成する。この３層がＯＮＯ膜８として、浮遊ゲートと制御ゲート間の絶縁膜及び制御ゲートとＳｉ基板１間の絶縁膜の一部となる。ここで、ＯＮＯ膜８作製の熱工程により、Ｐ型拡散層１１及びＮ型拡散層１３が拡散されて広がる。
【００７１】
続いて、図１７（ｄ）に示すように、リン（Ｐ）が濃度２×１０20／ｃｍ3〜３×１０21／ｃｍ3ドープされたアモルファスシリコンをＣＶＤ法にて膜厚１００ｎｍ〜２００ｎｍ積層し、また、その表層にタングステンシリサイド１０をＣＶＤ法にて膜厚１００〜１８０ｎｍで積層して、制御ゲート９を形成する。
【００７２】
しかる後、レジストの塗布・パターニングを行い、制御ゲート９となるアモルファスシリコン、タングステンシリサイド１０、ＯＮＯ膜８、浮遊ゲート７ａ、７ｂとなるアモルファスシリコンとそれぞれエッチングを行うことで、メモリセルの制御ゲート９の形成及び浮遊ゲート７ａ、７ｂの分離ができる。
【００７３】
ここで、図１７（ｄ）には図示していないが、メモリセルの周辺領域は、制御ゲート９を形成するためのアモルファスシリコン、タングステンシリサイド１０の積層前に、レジスト塗布・パターニングにより開口し、エッチングによりＯＮＯ膜８を除去した後、レジストを剥離し、酸化膜を形成している。その後、制御ゲート９を形成するためのアモルファスシリコン及びタングステンシリサイド１０積層し、メモリセルのワード線形成後に改めてレジスト塗布・パターニング・エッチングにより、ゲート電極を形成する。ここで、メモリセルとワード線との間の素子分離については、図１３（ｃ）と同様である。
【００７４】
−第１の実施形態による半導体記憶装置の製造方法の変形例５−
以下、第１の実施形態による半導体記憶装置の製造方法の変形例５を説明する。
図１８は、第１の実施形態による半導体記憶装置の製造方法の変形例５を示す概略断面図である。
【００７５】
本例では、先ず図１１（ａ）〜（ｅ）、図１２（ａ）〜（ｄ）、図１７（ａ）の各工程を経る。
続いて、図１８に示すように、異方性エッチングによりシリコン酸化膜１９をエッチングして後退させる。ここで、図３の半導体記憶装置においては、ソース３、ドレイン４を覆うパンチスルー対策としてのＰ型拡散層１１は不要である。
【００７６】
そして、図１７（ｂ）〜（ｄ）の工程を経て、第１の実施形態の半導体記憶装置が完成する。
【００７７】
以上説明してきたように、本実施形態の半導体記憶装置によれば、１つのメモリセル２０に浮遊ゲート７を２つ分離して備えるようにすることで、それぞれ独立してプログラムを可能とすることができ、同一メモリセル内で単一の浮遊ゲートがある場合と比較して、集積度を２倍とすることができる。
【００７８】
また、ビット線（ＢＬ１〜ＢＬ４）を拡散層で形成するようにしたので、コンタクトを最小限とすることができ、メモリセル２０の面積も小さくすることができる。
【００７９】
（第２の実施形態）
本発明の第２の実施形態における半導体記憶装置は、ＡＮＤ型不揮発性メモリである。
【００８０】
図１９は、第２の実施形態における半導体記憶装置の平面図であり、図２０は、その等価回路図である。図１９及び図２０に示すように、半導体記憶装置は、制御ゲートにあたるワード線（ＷＬ１〜ＷＬ４）とビット線（ＢＬ１〜ＢＬ４）とが直交するように形成されており、１本のワード線（ＷＬ１〜ＷＬ４）に対して、２つのビット線にまたがるようにメモリセル４０がマトリクス状に形成されている。
【００８１】
また、ビット線（ＢＬ１〜ＢＬ４）方向のメモリセル４０間の領域には、素子分離拡散層が形成されている。ここで、ビット線（ＢＬ１〜ＢＬ４）は拡散層で形成されており、また、周辺回路との接続はビット線の低抵抗化のために金属で配線されている。
【００８２】
図２１に、図１で示したＩＩ−ＩＩ’間のメモリセル４０の概略断面図を示す。図２１に示すように、メモリセル４０は、Ｓｉ基板２１上に形成されたゲート絶縁膜としてのシリコン酸化膜（ＳｉＯ2）２５、２６と、シリコン酸化膜２６上に形成された浮遊ゲート２７と、浮遊ゲート２７とシリコン酸化膜２５、２６を覆うように形成されたＯＮＯ膜２８と、ＯＮＯ膜２８上に形成されたワード線としての制御ゲート２９とを備えている。
【００８３】
本実施形態におけるメモリセル４０の特徴としては、第１の実施形態と同様に浮遊ゲート２７がチャネル上で一対の浮遊ゲート２７ａ、２７ｂに分離されて形成されている点である。この分離形成されている浮遊ゲート２７ａ、２７ｂは、ソース２３、ドレイン２４上にそれぞれ独立して配置されており、その浮遊ゲート２７ａ、２７ｂにより、ソース２３、ドレイン２４からの電子をそれぞれ注入・引き抜きできるようになっている。
【００８４】
この一対の浮遊ゲート２７は、シリコン酸化膜２５上に形成され、後に除去される絶縁膜の側壁に形成されたサイドウォールであるため、チャネルの中央部に突起した形状となっている。
【００８５】
Ｓｉ基板２１には、ゲート２３、ソース２４形成されており、また、それぞれがビット線を構成している。
【００８６】
シリコン酸化膜２５は、シリコン酸化膜２６よりも厚く形成されているが、このようにすることで、サイドウォールとして形成された浮遊ゲート２７ａ、２７ｂをチャネル中央部により突起させ、プログラム時に電子を取込みやすくしている。また、シリコン酸化膜２５をシリコン酸化膜２６で構成することも本実施形態の範疇に含まれる。このようにして、その作製工程を簡略化することも可能である。
【００８７】
また、第１の実施の形態における半導体記憶装置の変形例と同様に、ソース２３、ドレイン２４の周辺に反対導電型のパンチスルー対策の拡散層を設けることもできる。
【００８８】
−第２の実施形態による半導体記憶装置の製造方法−
以下、第２の実施形態による半導体記憶装置の製造方法を説明する。
図２２〜図２４は、図２１に示した半導体記憶装置の製造方法を工程順に示す概略断面図である。
【００８９】
先ず、図２２（ａ）に示すように、温度８５０℃〜９５０℃の条件でシリコン酸化膜２５を膜厚２０ｎｍ〜３０ｎｍで形成する。その後、ＣＶＤ法によりシリコン窒化膜（Ｓｉ3Ｎ4）３４を膜厚１００ｎｍ〜１５０ｎｍで形成し、メモリセル形成領域のパターニングを行う。
【００９０】
続いて、図２２（ｂ）に示すように、シリコン窒化膜３４を酸化防止膜にして、Ｓｉ基板２１上の表面を選択的に酸化することによって、Ｓｉ基板２１の表面にシリコン酸化膜（ＳｉＯ2）３１を選択的に形成して素子分離領域を区画する。
【００９１】
続いて、図２２（ｃ）に示すように、レジスト３５の塗布を行い、パターニングを行った後、ドライ異方性エッチングによりシリコン窒化膜３４のみをエッチングする。
【００９２】
続いて、図２２（ｄ）に示すように、レジスト３５の剥離を行わず、連続してフッ酸等でシリコン窒化膜３４の除去された下地のシリコン酸化膜２５を除去する。このとき、エッチングがフッ酸等のウエットエッチングにより行われるため、レジスト３５に覆われていたシリコン窒化膜３４下のシリコン酸化膜２５にサイドエッジが入る。その後、レジスト３５の剥離処理を行う。
【００９３】
続いて、図２２（ｅ）に示すように、温度８００℃〜９００℃の条件でのウェット酸化膜、あるいは温度１０００℃〜１１００℃の条件でのドライ酸化膜により、メモリセルのトンネル酸化膜となるシリコン酸化膜２６を膜厚７ｎｍ〜１０ｎｍで形成する。
【００９４】
続いて、図２３（ａ）に示すように、リン（Ｐ）が濃度２×１０20／ｃｍ3〜３×１０21／ｃｍ3ドープされたアモルファスシリコンをＣＶＤ法にて、膜厚１００ｎｍ〜２００ｎｍで形成して、全面を異方性エッチング（エッチバック）し、シリコン窒化膜３４のサイドウォールとして両側のみに残し、浮遊ゲート２７ａ、２７ｂを形成する。
【００９５】
続いて、図２３（ｂ）に示すように、全面に砒素（Ａｓ）をエネルギー５０ｋｅＶ〜７０ｋｅＶ、傾斜角０°程度、濃度１×１０15／ｃｍ2〜３×１０15／ｃｍ2の条件でイオン注入を行い、メモリセルのソース２３、ドレイン２４となるＮ型拡散層３３を形成する。このとき、Ｓｉ基板２１のチャネル部には、シリコン窒化膜３４が残っているため、砒素（Ａｓ）イオンがＳｉ基板２１のチャネル部に達することはない。
【００９６】
続いて、図２３（ｃ）に示すように、シリコン窒化膜３４を酸化防止膜としてＳｉ基板２１の表面を選択的に酸化することにより、Ｎ型拡散層３３と浮遊ゲート２７ａ、２７ｂとのシリコン酸化膜２６を成長させる。また、この熱酸化によりＮ型拡散層３３が拡散して広がる。
【００９７】
続いて、図２３（ｄ）に示すように、ドライエッチングを行ってシリコン窒化膜３４を全面除去する。
【００９８】
続いて、図２３（ｅ）に示すように、温度７００℃〜８００℃の条件でのＣＶＤ法により膜厚５ｎｍ〜７ｎｍの酸化膜２８ａを形成し、次に、酸化膜２８ａ上に温度７００℃〜８００℃の条件でのＣＶＤ法により膜厚８ｎｍ〜１０ｎｍの窒化膜２８ｂを形成し、さらに、窒化膜２８ｂ上に温度９００℃〜１０００℃の条件でのウェット酸化により膜厚４ｎｍ〜７ｎｍの酸化膜２８ｃを形成する。この３層がＯＮＯ膜２８として、浮遊ゲート２７ａ、４７ｂと制御ゲート２９間の絶縁膜及び制御ゲート２９とＳｉ基板２１間の絶縁膜の一部となる。
【００９９】
続いて、図２４（ａ）に示すように、多結晶シリコン（ｐｏｌｙＳｉ）をＣＶＤ法にて膜厚１００ｎｍ〜２００ｎｍで積層し、また、その表層にタングステンシリサイド３０をＣＶＤ法にて膜厚１００〜１８０ｎｍで積層して、制御ゲート２９を形成する。
【０１００】
しかる後、レジストの塗布・パターニングを行い、制御ゲート２９となるタングステンシリサイド３０、多結晶シリコン（ｐｏｌｙＳｉ）、ＯＮＯ膜２８、浮遊ゲート２７ａ、２７ｂとなるアモルファスシリコンとそれぞれエッチングを行うことで、メモリセルの制御ゲート２９の形成及び浮遊ゲート２７ａ、２７ｂの分離ができる。
【０１０１】
−第２の実施形態の半導体記憶装置の比較例−
ここで、図２５〜図２７に比較例としてのＡＮＤ型不揮発性メモリの一例を示し、図２５にその平面図、図２６にその等価回路図、図２７にその１メモリセルの概略断面図を示す。
【０１０２】
図２８、図２９に示すように比較例のＡＮＤ型不揮発性メモリは、ワード線（ＷＬ１〜ＷＬ４）とビット線（ＢＬ１〜ＢＬ６）がマトリクス状に形成され、メモリセル２００内の浮遊ゲート２０１が、２つのビット線にまたがるように形成されている。
【０１０３】
また、図２７の概略断面図に示すように、比較例の不揮発性メモリは、Ｓｉ基板２０２上にシリコン酸化膜（ＳｉＯ2）２０５を介して浮遊ゲート２０１が形成されている。この浮遊ゲート２０１は、ソース２０３、ドレイン２０４からの電子の注入・引き出しを行うために、そのソース２０３及びドレイン２０４上に配置されている。
【０１０４】
このように、１つのメモリセル２００にプログラムを行うための浮遊ゲート２０１を１つしか持たない不揮発性メモリでは、その集積度を向上させるために、浮遊ゲート２０１を立体構造等にして微細化を図ることなどを行うことになるが、それにも限度があり、また、作製工程が複雑になってしまう欠点がある。
【０１０５】
以上説明してきたように、本実施の形態の半導体記憶装置によれば、１つのメモリセル４０に浮遊ゲート２７を２つ分離して形成することで、それぞれの浮遊ゲート７ａ、７ｂに独立してプログラムを可能とすることができる。これにより、同一メモリセル内で単一の浮遊ゲートを有する比較例の場合と比較して、集積度を２倍とすることができる。
【０１０６】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１０７】
（付記１）半導体基板と、
前記半導体基板の表面に所定距離をおいて形成された一対の拡散層と、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、前記各拡散層の上方にそれぞれが分離して形成された一対の浮遊ゲートと、
前記第１のゲート絶縁膜と前記浮遊ゲートとを覆うように形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御ゲートと
を含み、
前記一対の浮遊ゲート毎にメモリセルを構成することを特徴とする半導体記憶装置。
【０１０８】
（付記２）前記拡散層は、その周辺が反対導電型の拡散層で覆われていることを特徴とする付記１に記載の半導体記憶装置。
【０１０９】
（付記３）前記拡散層がビット線であり、前記制御ゲートと直交するように配設されていることを特徴とする付記１に記載の半導体記憶装置。
【０１１０】
（付記４）前記第１のゲート絶縁膜は、前記拡散層上の部分よりも前記浮遊ゲート間の部分が厚く形成されていることを特徴とする付記１に記載の半導体記憶装置。
【０１１１】
（付記５）前記浮遊ゲートは、上方に突起して形成されていることを特徴とする付記１に記載の半導体記憶装置。
【０１１２】
（付記６）基板上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に所定形状の絶縁膜を形成する工程と、
前記所定形状の絶縁膜の側壁に一対の第１の導電体層を形成する工程と、
前記所定形状の絶縁膜の両側の基板表面に一対の拡散層を形成する工程と、
前記所定形状の絶縁膜を除去する工程と、
前記第１の導電体層を覆うように第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に第２の導電体層を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。
【０１１３】
（付記７）前記拡散層を形成する前に、前記拡散層と反対導電型の拡散層を形成する工程を更に有し、前記反対導電型の拡散層で覆われるように前記拡散層を形成することを特徴とする付記６に記載の半導体記憶装置の製造方法。
【０１１４】
（付記８）前記拡散層と前記第２の導電体層とを直交するように形成することを特徴とする付記６に記載の半導体記憶装置の製造方法。
【０１１５】
（付記９）前記第１のゲート絶縁膜を、前記拡散層上の部分よりも前記第１の導電体層間の部分を厚く形成することを特徴とする付記６に記載の半導体記憶装置の製造方法。
【０１１６】
（付記１０）前記第１の導電体層を、上方に突起して形成することを特徴とする付記６に記載の半導体記憶装置の製造方法。
【０１１７】
（付記１１）前記第１の導電体層を、全面異方性エッチングにより前記所定形状の絶縁膜の側壁のみに残すように形成することを特徴とする付記６に記載の半導体記憶装置の製造方法。
【０１１８】
【発明の効果】
本発明によれば、１つのメモリセルに浮遊ゲートを２つ分離して備えるようにしたので、それぞれ独立してプログラムを可能とすることができ、同一メモリセル内で単一の浮遊ゲートがある場合と比較して、集積度を２倍とすることができる。
【０１１９】
また、本発明の他の特徴によれば、拡散層の周辺に反対導電型を有する拡散層を備えるようにしたので、パンチスルー対策をすることができる。
【０１２０】
また、本発明のその他の特徴によれば、ビット線を拡散層で形成するようにしたので、コンタクトを最小限とすることができ、メモリセルの面積も小さくすることができる。
【図面の簡単な説明】
【図１】本発明における第１の実施形態の半導体記憶装置を示す平面図である。
【図２】本発明における第１の実施形態の半導体記憶装置を示す等価回路図である。
【図３】本発明における第１の実施形態の半導体記憶装置を示す概略断面図である。
【図４】本発明における半導体記憶装置のプログラム書込み動作状態を示す概略断面図である。
【図５】本発明における半導体記憶装置のプログラム消去動作状態を示す概略断面図である。
【図６】本発明における半導体記憶装置のプログラム読み出し動作状態を示す概略断面図である。
【図７】本発明における半導体記憶装置のＴＣＡＤ確認結果を示した概略断面図である。
【図８】本発明における半導体記憶装置のＴＣＡＤ確認結果を示した概略断面図である。
【図９】本発明における半導体記憶装置のＴＣＡＤ確認結果を示した概略断面図である。
【図１０】本発明における第１の実施形態の半導体記憶装置の変形例を示す概略断面図である。
【図１１】第１の実施形態による半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、第１の実施形態による半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図１３】図１２に引き続き、第１の実施形態による半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図１４】第１の実施形態による半導体記憶装置の製造方法の変形例１の工程順を示す概略断面図である。
【図１５】第１の実施形態による半導体記憶装置の製造方法の変形例２を示す概略断面図である。
【図１６】第１の実施形態による半導体記憶装置の製造方法の変形例３を示す概略断面図である。
【図１７】第１の実施形態による半導体記憶装置の製造方法の変形例４の工程順を示す概略断面図である。
【図１８】第１の実施形態による半導体記憶装置の製造方法の変形例５を示す概略断面図である。
【図１９】本発明における第２の実施形態の半導体記憶装置を示す平面図である。
【図２０】本発明における第２の実施形態の半導体記憶装置を示す等価回路図である。
【図２１】本発明における第２の実施形態の半導体記憶装置を示す概略断面図である。
【図２２】第２の実施形態による半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図２３】図２２に引き続き、第２の実施形態による半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図２４】図２３に引き続き、第２の実施形態による半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図２５】比較例を示し、ＡＮＤ型不揮発性メモリの平面図である。
【図２６】比較例を示し、ＡＮＤ型不揮発性メモリの等価回路図である。
【図２７】比較例を示し、ＡＮＤ型不揮発性メモリの概略断面図である。
【図２８】従来例を示し、ＮＯＲ型不揮発性メモリの平面図である。
【図２９】従来例を示し、ＮＯＲ型不揮発性メモリの等価回路図である。
【図３０】従来例を示し、ＮＯＲ型不揮発性メモリの概略断面図である。
【符号の説明】
１、２１、１０２、２０２  Ｓｉ基板
２  Ｐ型拡散層
３、２３、１０３、２０３  ソース
４、２４、１０４、２０４  ドレイン
５、６、２５、２６、３１、１０５、２０５  シリコン酸化膜（ＳｉＯ2）
７、７ａ、７ｂ、２７、２７ａ、２７ｂ、１０１、２０１  浮遊ゲート
８、８ｅ、２８、１０６  ＯＮＯ膜
８ａ、８ｄ、２８ａ  酸化膜
８ｂ、２８ｂ  窒化膜
８ｃ、２８ｃ  酸化膜
９、２９、１０７  制御ゲート
１０、３０  タングステンシリサイド（ＷＳｉ）
１１  Ｐ型拡散層
１２  熱酸化膜
１３、３３  Ｎ型拡散層
１４、３４  シリコン窒化膜（Ｓｉ3Ｎ4）
１５、３５  レジスト
１６  アモルファスシリコン（ＤＡＳｉ）
１７  ＯＮＯ膜８とシリコン酸化膜６との接合部分
１８  素子分離拡散層
１９  シリコン酸化膜（ＴＥＯＳ・ＳｉＯ2）
２０、４０、１００、２００  メモリセル
ＷＬ１〜ＷＬ４  ワード線
ＢＬ１〜ＢＬ４  ビット線
【図１】
0004424886.tif 000002
【図２】
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【図３】
0004424886.tif 000004
【図４】
0004424886.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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