(57)【特許請求の範囲】
【請求項１】
デジタル入力信号のビット数に対応する個数の基本電流源を備え、前記デジタル入力信号の値に応じて前記複数の基本電流源をオン／オフ制御して、オン制御された基本電流源からの電流を加算してアナログ出力端子から出力する構成を１チャンネルとして複数チャンネル 備えた電流加算型ＤＡＣにおいて、
前記複数チャンネルで共用され、前記複数の基本電流源の電流値を設定する１つのバイアス電圧を生成するバイアス回路を有すると共に、
前記複数チャンネルのうち少なくとも１つのチャンネルにおいて、
前記複数の基本電流源は、各々、複数の分割電流源により構成され、
それぞれの分割電流源に対し、カスコード部を有し、
前記各基本電流源毎にその基本電流源を構成する前記複数の分割電流源の何れかをオフ制御するようにカスコード部を制御する制御回路を備えた
ことを特徴とする電流加算型ＤＡＣ。
【請求項２】
前記請求項１記載の電流加算型ＤＡＣにおいて、
１つの基本電流源を構成する複数の分割電流源は、互いに同一値の電流を流す
ことを特徴とする電流加算型ＤＡＣ。
【請求項３】
前記請求項１記載の電流加算型ＤＡＣにおいて、
１つの基本電流源を構成する複数の分割電流源は、互いに異なる値の電流を流す
ことを特徴とする電流加算型ＤＡＣ。
【請求項４】
前記請求項１記載の電流加算型ＤＡＣにおいて、
１つの基本電流源を構成する複数の分割電流源は、２個である
ことを特徴とする電流加算型ＤＡＣ。
【請求項５】
前記請求項１記載の電流加算型ＤＡＣにおいて、
前記各基本電流源の複数の分割電流源には、前記バイアス回路からバイアス電圧が与えられ、
前記制御回路は、
前記各基本電流源毎に前記バイアス回路から複数のカスコード部の少なくとも１個へのバイアス電圧の供給を停止する選択回路を有する
ことを特徴とする電流加算型ＤＡＣ。
【請求項６】
前記請求項１記載の電流加算型ＤＡＣにおいて、
前記各分割電流源は、所定電源電圧の電源に接続されたＰ型トランジスタにより構成され、
前記カスコード部は、分割電流源に接続されたＰ型トランジスタにより構成され、
前記制御回路は、前記各分割電流源を構成するＰ型トランジスタに、このＰ型トランジスタをオンするためのオン側バイアス電圧と、オフするためのオフ側バイアス電圧とを切り換えて供給する選択回路を有する
ことを特徴とする電流加算型ＤＡＣ。
【請求項７】
前記請求項６記載の電流加算型ＤＡＣにおいて、
前記制御回路が前記Ｐ型トランジスタに供給するオフ側バイアス電圧は、前記電源の電源電圧である
ことを特徴とする電流加算型ＤＡＣ。
【請求項８】
前記請求項１記載の電流加算型ＤＡＣにおいて、
前記各分割電流源は、接地電源に接続されたＮ型トランジスタにより構成され、
前記カスコード部は、分割電流源に接続されたＮ型トランジスタにより構成され、
前記制御回路は、前記各分割電流源を構成するＮ型トランジスタに、このＮ型トランジスタをオンするためのオン側バイアス電圧と、オフするためのオフ側バイアス電圧とを切り換えて供給する選択回路を有する
ことを特徴とする電流加算型ＤＡＣ。
【請求項９】
前記請求項８記載の電流加算型ＤＡＣにおいて、
前記制御回路が前記Ｎ型トランジスタに供給するオフ側バイアス電圧は、前記接地電源の接地電圧である
ことを特徴とする電流加算型ＤＡＣ。
【請求項１０】
デジタル入力信号のビット数に対応する個数の基本電流源を備え、前記デジタル入力信号の値に応じて前記複数の基本電流源をオン／オフ制御して、オン制御された基本電流源からの電流を加算してアナログ出力端子から出力する構成を備えた電流加算型ＤＡＣにおいて、
前記複数の基本電流源の電流値を設定する１つのバイアス電圧を生成するバイアス回路を有すると共に、
前記複数の基本電流源は、各々、複数の分割電流源により構成され、
それぞれの分割電流源に対し、カスコード部を有し、
前記各基本電流源毎にその基本電流源を構成する前記複数の分割電流源の何れかをオフするように前記カスコード部を制御する制御回路を備えた
ことを特徴とする電流加算型ＤＡＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流加算型ＤＡＣに関し、詳しくは、不要な電力の削減対策に関する。
【背景技術】
【０００２】
現在、半導体プロセスの微細化が進んでいるが、アナログ回路ブロックにおいては、デジタル回路ブロックとは異なって、プロセスが微細化されても小面積化には繋がらない。また、１つのＬＳＩが多機能化しているため、電力消費は増える傾向にあり、消費電力の削減が大きな課題となっている。
【０００３】
従来、電流加算型ＤＡＣとして、デジタル入力信号のビット数に対応した個数の複数の電流源と、これ等電流源から流れる電流値を所定値に調整するためのバイアス電圧を生成するバイアス回路とを備えており、デジタル入力信号が入力されると、このデジタル入力信号値に応じて前記複数の基本電流源からアナログ出力端子に流す電流を選択し、それ等の選択した電流を加算してアナログ出力端子から出力する構成が知られている。
【０００４】
このような電流加算型ＤＡＣでは、１個で多使用できるように、同一構成を複数系統備えて多チャンネル化された電流加算型ＤＡＣがある。この多チャンネル電流加算型ＤＡＣでは、その面積を削減するために、その複数チャンネルで前記バイアス回路を共有することが多い。
【０００５】
図８は電流加算型ＤＡＣの構成の一例を示す。同図において、Ｉ１、Ｉ２…は複数の電流源、ＤＳはデジタル入力信号、１はバイアス回路、３はアナログ出力端子、４は安定化容量、、ＳＷ１、ＳＷ２…スイッチ回路であって、前記デジタル入力信号ＤＳの値に応じて前記各電流源Ｉ１…の電流を前記アナログ出力端子３と接地とに切り換える。
【０００６】
この電流加算型ＤＡＣは、デジタル入力信号ＤＳのビット数に応じた電流源Ｉ１…を備えている。例えば、サーモメータ型の場合、デジタル入力信号ＤＳが８ビットであれば２５６個の電流源が、１０ビットであれば１０２４個の電流源が備えられる。また、バイナリ型の場合は、８ビットであれば、重み付けされた８個の電流源が備えられる。前記デジタル入力信号ＤＳの値に応じて前記スイッチ回路ＳＷ１…が切り換えられて、前記デジタル入力信号ＤＳの値に応じた分の電流のみが前記アナログ出力端子３に流れ出し、アナログ出力を得る。前記バイアス回路１から出力されるバイアス電圧の出力経路には、クロストークなどによるノイズの影響を軽減するための安定化容量４が接続される。
【０００７】
前記スイッチＳＷ１…は、トランジスタを用いて構成されるのが一般的である。図９は前記スイッチ回路ＳＷ１の一例である。同図において、デジタル入力信号ＤＳはデコーダ１０によりデコードされた後、スイッチＳＷ１を構成する２個のＰｃｈトランジスタＰ１、Ｐ２のうち、一方のトランジスタＰ１のゲートに入力されると共に、反転されて他方のＰｃｈトランジスタＰ２のゲートに入力される。そして、デコード後のデジタル信号の対応する値が“Ｌ”レベルのときには、このデジタル信号を受けるＰｃｈトランジスタＰ１がオンして、電流源Ｉ１の電流をアナログ入力端子３に接続し、一方、デコード後の反転デジタル信号の対応する値が”Ｈ”レベルのときには、他方のＰｃｈトランジスタＰ２がオンして、電流源Ｉ１の電流を接地に接続する。
【０００８】
前記のような電流加算型ＤＡＣを多チャンネル化した構成を図１０に示す。図１０は２チャンネルＡ、Ｂの場合である。前記バイアス回路１のバイアス電圧の出力が、２つのチャンネルＡ、Ｂの各電流源の電流調整用として共用される。
【０００９】
従来、このような多チャンネル電流加算型ＤＡＣにおいて、全ての電流源の電流がアナログ入力端子に流れた際の合計電流であるフルスケール電流を変更する方法として、バイアス回路のバイアス電圧を切り換える方法がある。例えば、特許文献１では、バイアス回路の生成するバイアス電圧を切り換えることによって、各電流源から流れる電流値を変更し、フルスケール電流を変更している。
【特許文献１】特開平８−２７４６４２号公報（第３−４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記従来の多チャンネル電流加算型ＤＡＣでは、バイアス回路が複数のチャンネルで共用されているため、全てのチャンネルのフルスケール電流がバイアス回路で一意に決まってしまい、各々のチャンネルのフルスケール電流を個別に変更することはできない。従って、製品設計時には、フルスケール電流が最も多く必要な場合に合わせて設計しており、その結果、使用時には、１つのチャンネルでそのフルスケール電流が必要な場合であっても、そのフルスケール電流が必要でない他のチャンネルでも、そのフルスケール電流を不必要に常に消費しており、消費電力が無駄に増大する欠点がある。また、１チャンネルの電流加算型ＤＡＣや、多チャンネル電流加算型ＤＡＣの全チャンネルにおいて、フルスケール電流を変更する場合に、バイアス電圧を変更してフルスケール電流値を変更しようとすると、バイアス電圧を安定化するための容量の充放電が必要となり、その分、時間がかかる欠点がある。
【課題を解決するための手段】
【００１１】
本発明は、以上の欠点を解消するため、多チャンネル電流加算型ＤＡＣにおいて、各チャンネルにおいて、複数の電流源の各々を、更に複数の小電流の電流源で構成し、必要に応じてその複数の小電流の電流源の一部を停止できる構成を採用する。
【００１２】
すなわち、請求項１記載の発明の電流加算型ＤＡＣは、デジタル入力信号のビット数に対応する個数の基本電流源を備え、前記デジタル入力信号の値に応じて前記複数の基本電流源をオン／オフ制御して、オン制御された基本電流源からの電流を加算してアナログ出力端子から出力する構成を１チャンネルとして複数チャンネル備えた電流加算型ＤＡＣにおいて、前記複数チャンネルで共用され、前記複数の基本電流源の電流値を設定する１つのバイアス電圧を生成するバイアス回路を有すると共に、前記複数チャンネルのうち少なくとも１つのチャンネルにおいて、前記複数の基本電流源は、各々、複数の分割電流源により構成され、それぞれの分割電流源に対し、カスコード部を有し、前記各基本電流源毎にその基本電流源を構成する前記複数の分割電流源の何れかをオフ制御するようにカスコード部を制御する制御回路を備えたことを特徴とする。
【００１３】
請求項２記載の発明は、前記請求項１記載の電流加算型ＤＡＣにおいて、１つの基本電流源を構成する複数の分割電流源は、互いに同一値の電流を流すことを特徴とする。
【００１４】
請求項３記載の発明は、前記請求項１記載の電流加算型ＤＡＣにおいて、１つの基本電流源を構成する複数の分割電流源は、互いに異なる値の電流を流すことを特徴とする。
【００１５】
請求項４記載の発明は、前記請求項１記載の電流加算型ＤＡＣにおいて、１つの基本電流源を構成する複数の分割電流源は、２個であることを特徴とする。
【００１６】
請求項５記載の発明は、前記請求項１記載の電流加算型ＤＡＣにおいて、前記各基本電流源の複数の分割電流源には、前記バイアス回路からバイアス電圧が与えられ、前記制御回路は、前記各基本電流源毎に前記バイアス回路から複数のカスコード部の少なくとも１個へのバイアス電圧の供給を停止する選択回路を有することを特徴とする。
【００１７】
請求項６記載の発明は、前記請求項１記載の電流加算型ＤＡＣにおいて、前記各分割電流源は、所定電源電圧の電源に接続されたＰ型トランジスタにより構成され、前記カスコード部は、分割電流源に接続されたＰ型トランジスタにより構成され、前記制御回路は、前記各分割電流源を構成するＰ型トランジスタに、このＰ型トランジスタをオンするためのオン側バイアス電圧と、オフするためのオフ側バイアス電圧とを切り換えて供給する選択回路を有することを特徴とする。
【００１８】
請求項７記載の発明は、前記請求項６記載の電流加算型ＤＡＣにおいて、前記制御回路が前記Ｐ型トランジスタに供給するオフ側バイアス電圧は、前記電源の電源電圧であることを特徴とする。
【００１９】
請求項８記載の発明は、前記請求項１記載の電流加算型ＤＡＣにおいて、前記各分割電流源は、接地電源に接続されたＮ型トランジスタにより構成され、前記カスコード部は、分割電流源に接続されたＮ型トランジスタにより構成され、前記制御回路は、前記各分割電流源を構成するＮ型トランジスタに、このＮ型トランジスタをオンするためのオン側バイアス電圧と、オフするためのオフ側バイアス電圧とを切り換えて供給する選択回路を有することを特徴とする。
【００２０】
請求項９記載の発明は、前記請求項８記載の電流加算型ＤＡＣにおいて、前記制御回路が前記Ｎ型トランジスタに供給するオフ側バイアス電圧は、前記接地電源の接地電圧であることを特徴とする。
【００２１】
請求項１０記載の発明の電流加算型ＤＡＣは、デジタル入力信号のビット数に対応する個数の基本電流源を備え、前記デジタル入力信号の値に応じて前記複数の基本電流源をオン／オフ制御して、オン制御された基本電流源からの電流を加算してアナログ出力端子から出力する構成を備えた電流加算型ＤＡＣにおいて、前記複数の基本電流源の電流値を設定する１つのバイアス電圧を生成するバイアス回路を有すると共に、前記複数の基本電流源は、各々、複数の分割電流源により構成され、それぞれの分割電流源に対し、カスコード部を有し、前記各基本電流源毎にその基本電流源を構成する前記複数の分割電流源の何れかをオフするように前記カスコード部を制御する制御回路を備えたことを特徴とする。
【００２２】
以上により、請求項１〜１０記載の発明の電流加算型ＤＡＣによれば、各チャンネル別に、複数個の基本電流源が各々２個以上の分割電流源で構成されていて、基本電流源の各々について、その２個以上の電流源の一部を停止すれば、自己のチャンネルのフルスケール電流が小値に制限されることになる。しかも、フルスケール電流が小値に制限された場合にも、デジタル入力信号のビット数に対応する複数の基本電流源では、各々、少なくとも１個の分割電流源が動作しているので、電流加算型ＤＡＣの分解能を落とすことはない。更に、各基本電流源は２個以上の電流源で構成されていて、基本電流源とほぼ同面積であるので、電流加算型ＤＡＣの価格も抑えられる。
【００２３】
また、本発明の電流加算型ＤＡＣによれば、バイアス回路のバイアス電圧などを変更することなく、内部の制御回路の制御信号だけでフルスケール電流の値を可変に調整することが可能である。
【発明の効果】
【００２４】
以上説明したように、請求項１〜１０記載の発明の多チャンネルの電流加算型ＤＡＣによれば、分解能を落とすことなく、各チャンネルのフルスケール電流を大小調整可能としたので、不要な消費電力を効果的に削減できる。
【００２５】
また、本発明の電流加算型ＤＡＣによれば、内部の制御回路の制御信号だけでフルスケール電流の値を可変に調整することが可能である。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について図面を参照しながら説明する。
【００２７】
（第１の実施形態）
図１は本発明の実施形態１における電流加算型ＤＡＣの構成を示す。
【００２８】
同図の電流加算型ＤＡＣは、２チャンネルの電流加算型ＤＡＣを示す。両チャンネルの構成は同一であるので、両チャンネルＡ、Ｂのうち一方のチャンネルＡについてのみ説明する。
【００２９】
前記チャンネルＡにおいて、１は前記チャンネルＢとで共用されるバイアス回路、ＤＳはデジタル入力信号である。Ｉ１、Ｉ２…は基本電流源であって、前記デジタル入力信号ＤＳのビット数に応じた個数が備えられ、サーモメータ型の場合、８ビットであれば２５６個、１０ビットであれば１０２４個備えられる。また、バイナリ型の場合、８ビットであれば、重み付けされた８個が備えられる。同図では２個のみが示される。
【００３０】
また、ＳＷ１、ＳＷ２…はスイッチ回路であって、前記基本電流源Ｉ１…と同数個だけ備えられて、前記デジタル入力信号ＤＳにより制御される。３はアナログ出力端子であって、前記基本電流源Ｉ１…が前記対応するスイッチ回路ＳＷ１…を介してこのアナログ出力端子３に接続される。前記各スイッチ回路ＳＷ１…は、対応する基本電流源Ｉ１…を前記アナログ出力端子３側と接地側とに切り換える。
【００３１】
そして、前記各基本電流源Ｉ１、Ｉ２は、各々、２個の分割電流源（Ｉ１１、Ｉ１２）、（Ｉ２１、Ｉ２２）により構成される。前記バイアス回路１は、各基本電流源Ｉ１、Ｉ２の電流値を設定する１つのバイアス電圧信号ＢＳを各基本電流源Ｉ１、Ｉ２の分割電流源（Ｉ１１、Ｉ１２）、（Ｉ２１、Ｉ２２）に供給する。これ等の分割電流源の電流値は、相互に同一値に設定される。このバイアス電圧信号ＢＳの供給経路には、前記バイアス電圧信号ＢＳの値を一定値に安定化する安定化容量４が接続されると共に、制御回路７が配置される。前記制御回路７は、各基本電流源Ｉ１、Ｉ２…での分割電流源の個数に等しい２個の選択回路Ｓａ１、Ｓａ２を有する。一方の選択回路Ｓａ１は、基本電流源Ｉ１、Ｉ２の第１の分割電流源Ｉ１１、Ｉ２１へのバイアス電圧信号ＢＳの供給経路に配置され、他方の選択回路Ｓａ２は、基本電流源Ｉ１、Ｉ２の第２の分割電流源Ｉ１２、Ｉ２２へのバイアス電圧信号ＢＳの供給経路に配置される。これ等の選択回路Ｓａ１、Ｓａ２は、共に、制御回路７から出力されるオン／オフ選択信号Ｓｅｌ１Ａ、Ｓｅｌ２Ａにより制御される。
【００３２】
前記制御回路７は、チャンネルＢについては、選択回路Ｓａ１、Ｓａ２に対して、チャンネルＡでのオン／オフ選択信号Ｓｅｌ１Ａ、Ｓｅｌ２Ａとは異なるオン／オフ選択信号Ｓｅｌ１Ｂ、Ｓｅｌ２Ｂを出力する。
【００３３】
本実施形態では、全ての基本電流源Ｉ１、Ｉ２…がオンしている時の電流加算型ＤＡＣのフルスケール電流は、全ての基本電流源Ｉ１、Ｉ２…の電流が前記アナログ出力端子３に流れた時の電流値となる。
【００３４】
いま、チャンネルＡでは、チャンネルＢのフルスケール電流の半分値のフルスケール電流しか要求されない場合には、制御回路７は、オン／オフ選択信号Ｓｅｌ２Ａによって、選択回路Ｓａ２のみを開いて、各基本電流源Ｉ１、Ｉ２の第２の分割電流源Ｉ１２、Ｉ２２のみを停止させる。その結果、各基本電流源Ｉ１、Ｉ２の第１の分割電流源Ｉ１１、Ｉ２１のみが動作して、チャンネルＡのフルスケール電流は、チャンネルＢのフルスケール電流の半分値になる。よって、チャンネルＡでの不要な電力を削減できる。
【００３５】
しかも、基本電流源Ｉ１、Ｉ２では、各々、第１の分割電流源Ｉ１１、Ｉ２１が動作しているので、分解能は落ちることはない。
【００３６】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。
【００３７】
図２は、本発明の第２の実施形態における電流加算型ＤＡＣの構成を示す。
【００３８】
図２に示した電流加算型ＤＡＣでは、分割電流源Ｉ１１、Ｉ１２、Ｉ２１、Ｉ２２は、各々、所定値の電源電圧を有する電源ｖｐｓにソースが接続されたＰｃｈトランジスタＰ１１、Ｐ１２、Ｐ２１、Ｐ２２で構成され、基本電流源Ｉ１の２個のＰｃｈトランジスタ（第１及び第２の分割電流源）Ｐ１１、Ｐ１２のドレインは、スイッチ回路ＳＷ１に接続され、基本電流源Ｉ２の２個のＰｃｈトランジスタ（第１及び第２の分割電流源）Ｐ２１、Ｐ２２のドレインは、スイッチ回路ＳＷ２に接続される。
【００３９】
更に、バイアス回路１’は、各基本電流源Ｉ１…の電流値を設定するバイアス電圧信号ＢＳ、換言すれば各分割電流源Ｉ１１…をオンするオン側バイアス電圧の他に、前記各分割電流源Ｉ１１…（ＰｃｈトランジスタＰ１１…）をオフする電圧として前記電源ｖｐｓの電源電圧ｖに設定されたオフ側バイアス電圧を出力する。また、選択回路Ｓａ１’は、第１の分割電流源（ＰｃｈトランジスタＰ１１、Ｐ２１）のゲートに入力される電圧を、前記バイアス回路１’からのオン側バイアス電圧ＢＳとオフ側バイアス電圧ｖとに切り換える。同様に、選択回路Ｓａ２’は、第２の分割電流源（ＰｃｈトランジスタＰ１２、Ｐ２２）のゲートに入力される電圧を、前記バイアス回路１’からのオン側バイアス電圧ＢＳとオフ側バイアス電圧ｖとに切り換える。その他の構成は、前記第１の実施形態と同様であるので、その説明を省略する。
【００４０】
本実施形態の電流加算型ＤＡＣでは、例えばチャンネルＡにおいて、選択回路Ｓａ１’、Ｓａ２’が共にオン側バイアス電圧ＢＳを選択している場合には、フルスケール電流は、各基本電流源Ｉ１、Ｉ２の第１及び第２のＰｃｈトランジスタＰ１１、Ｐ１２、Ｐ１２、Ｐ２２が全てオンした電流値の合計値である。
【００４１】
これに対し、一方の選択回路Ｓａ２’がオフ側バイアス電圧ｖを選択している場合には、各基本電流源Ｉ１、Ｉ２の第２のＰｃｈトランジスタＰ１２、Ｐ２２がオフするので、フルスケール電流は、各基本電流源Ｉ１、Ｉ２の第１のＰｃｈトランジスタＰ１１、Ｐ２１のみがオンした電流値の合計値となる。
【００４２】
従って、本実施形態の電流加算型ＤＡＣでは、分解能を落とすことなく、各チャンネルＡ、Ｂのフルスケール電流を大小変更することができる。
【００４３】
尚、バイアス回路１’が生成するバイアス電圧信号ＢＳは、ＰｃｈトランジスタＰ１１、Ｐ１２…をオンする電圧であって、この電圧はこれ等トランジスタＰ１１…の電流値を所望値に決定するためには精度良く目標値に設定される必要がある。一方、オフ側バイアス電圧ｖは、ＰｃｈトランジスタＰ１１…をオフできる電圧範囲内に設定できれば良く、精度良く１つの電圧値に設定する必要がないので、電源ｖｐｓの電源電圧ｖに設定すると、簡易である。
【００４４】
図３は、前記第２の実施形態の変形例を示す。前記第２の実施形態では、電流加算型ＤＡＣの分割電流源をＰｃｈトランジスタで構成したが、本変形例ではＮｃｈトランジスタに変更したものであり、その変更に伴い、電源電圧と接地電圧とが第２の実施形態とは反転した構成となっている。その他の構成は第２の実施形態と同様であるので、その説明を省略する。
【００４５】
尚、図１〜図３において、選択回路Ｓａ１、Ｓａ２、Ｓａ１’、Ｓａ２’は、バイアス回路１、１’から第１の分割電流源Ｉ１１、Ｉ１２へのバイアス電圧信号ＢＳの供給経路と、バイアス回路１１’から第２の分割電流源Ｉ１２、Ｉ２２へのバイアス電圧信号ＢＳの供給経路とに各々配置したが、何れか一方でも良い。
【００４６】
（第３の実施形態）
図４は、本発明の第３の実施形態における電流加算型ＤＡＣの構成を示す。
【００４７】
同図の電流加算型ＤＡＣでは、前記図２の電流加算型ＤＡＣの構成を変形したものである。
【００４８】
すなわち、Ｐｃｈトランジスタで構成される分割電流源Ｉ１１…には、バイアス回路１’からのオン側バイアス電圧信号ＢＳが供給される。また、前記分割電流源Ｉ１１、Ｉ１２…には、各々、Ｐｃｈトランジスタで構成された第１及び第２のカスコードトランジスタＣｄ１１、Ｃｄ１２…のソースが直列に接続され、これ等のカスコードトランジスタＣｄ１１、Ｃｄ１２のドレインには、対応するスイッチ回路ＳＷ１、ＳＷ２が接続される。
【００４９】
そして、選択回路Ｓａ１’は、前記第１のカスコードトランジスタＣｄ１１、Ｃｄ２１のゲートに入力される電圧を、前記バイアス回路１’からのオン側バイアス電圧ＢＳとオフ側バイアス電圧ｖとに切り換える。また、選択回路Ｓａ２’は、第２のカスコードトランジスタＣｄ１２、Ｃｄ２２のゲートに入力される電圧を、前記バイアス回路１’からのオン側バイアス電圧ＢＳとオフ側バイアス電圧ｖとに切り換える。その他の構成は、前記第１の実施形態と同様であるので、その説明を省略する。
【００５０】
従って、本実施形態の電流加算型ＤＡＣでは、各カスコードトランジスタＣｄ１１…のオン／オフにより各分割電流源Ｉ１１…のオン／オフを制御できて、各チャンネルＡ、Ｂのフルスケール電流を大小変更可能であるのに加えて、各分割電流源Ｉ１１…には、各々、対応するカスコードトランジスタＣｄ１１…が直列に接続されているので、各分割電流源Ｉ１１…からの電流をより一層に定電流化することができる。
【００５１】
尚、選択回路Ｓａ１’、Ｓａ２’は、何れか一方のみを備えても良い。
【００５２】
図５は、本実施形態の変形例を示す。第３の実施形態の図４では、分割電流源Ｉ１１…及びカスコードトランジスタＣｄ１１…をＰｃｈトランジスタで構成したが、本変形例では、Ｎｃｈトランジスタで構成したものである。その変更に伴い、電源電圧と接地電圧とが第３の実施形態とは反転した構成となっている。その他の構成は第２の実施形態と同様であるので、その説明を省略する。
【００５３】
（第４の実施形態）
図６は本発明の第４の実施形態の電流加算型ＤＡＣの構成を示す。
【００５４】
本実施形態では、図１のように選択回路Ｓａ１、Ｓａ２…を設けず、これ等の選択回路の機能をスイッチ回路ＳＷに持たせるものである。
【００５５】
すなわち、図６の電流加算型ＤＡＣでは、各分割電流源Ｉ１１、Ｉ１２、Ｉ２１、Ｉ２２には、各々、分割スイッチ回路ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２が直列に接続される。これ等の分割スイッチ回路ＳＷ１１…は、各々、どこにも接続されない開放端子ｏｐを有すると共に、デジタル入力信号ＤＳ及びオン／オフ選択信号Ｓｅｌ１Ａ、Ｓｅｌ２Ａに応じて、対応する分割電流源Ｉ１１…をアナログ出力端子３と接地とに切り換えたり、開放端子ｏｐに接して前記ナログ出力端子３及び接地の何れにも切り換わらないように動作する。
【００５６】
前記複数の分割スイッチ回路ＳＷ１１、ＳＷ１２…は同一構成である。分割スイッチ回路ＳＷ１１の内部構成を図７に例示する。同図において、分割スイッチ回路ＳＷ１１は、デジタル入力信号ＤＳをデコードするデコーダ１０と、前記デコーダ１０でデコードされたデジタル信号１１の対応する値とオン／オフ選択信号Ｓｅｌ１Ａとを受ける第１のＮＡＮＤ回路（論理回路）１２と、前記デコード後のデジタル信号１１の反転信号と前記オン／オフ選択信号Ｓｅｌ１Ａとを受ける第２のＮＡＮＤ回路（論理回路）１３と、第１及び第２のＰｃｈトランジスタＴ１、Ｔ２とを備える。前記２個のＰｃｈトランジスタＴ１、Ｔ２のソースは、前記第１の分割電流源Ｉ１１に接続される第１端子１５に、第１のＰｃｈトランジスタＴ１のドレインは前記アナログ出力端子３に接続される第２端子１６に、また、前記第２のＰｃｈトランジスタＴ１のドレインは、接地に接続される第３端子１７に各々接続される。更に、前記第１のＰｃｈトランジスタＴ１のゲートには前記第１のＮＡＮＤ回路１２の出力信号が入力され、第２のＰｃｈトランジスタＴ２のゲートには前記第２のＮＡＮＤ回路１３の出力信号が入力される。
【００５７】
従って、前記分割スイッチ回路ＳＷ１１では、オン／オフ選択信号Ｓｅｌ１ＡがＨｉｇｈの場合に、デジタル信号１１の対応する値が”Ｈ”レベルであれば、第１のＰｃｈトランジスタＴ１がオンして、第１端子１５はアナログ出力端子３への第２端子１６に接続され、デジタル信号１１が”Ｌ”レベルであれば第１端子１５は接地への第３端子１７に接続され、一方、オン／オフ選択信号Ｓｅｌ１ＡがＬｏｗの場合には、第１端子１５は前記第１及び第２端子１６、１７の何れにも接続されない、即ち開放端子ｏｐに接続されて、第１の分割電流源Ｉ１１がオフする。
【００５８】
よって、本実施形態の電流加算型ＤＡＣでは、各分割電流源Ｉ１１…に対応する分割スイッチ回路ＳＷ１１…が開放端子ｏｐ側に切り換わることにより、各分割電流源Ｉ１１…のオン／オフを制御できるので、各チャンネルＡ、Ｂのフルスケール電流を大小変更できて、不要な電力を削減することができる。
【００５９】
尚、本実施形態では、全ての分割スイッチ回路ＳＷ１１…を図７に示した構成としたが、第１の分割電流源Ｉ１１、Ｉ２１…のみを図７の構成としても良い。
【００６０】
また、前記第１〜第４の実施形態では、第１の分割電流源Ｉ１１、Ｉ２１と第２の分割電流源Ｉ２１、Ｉ２２との電流値を相互に同一値に設定したが、本願発明はこれに限定されず、例えば、Ｉ１１＝Ｉ２１＝Ｉ１２／２＝Ｉ２２／２等に任意に設定できる。このように各々の分割電流源の電流値を適宜設定すれば、フルスケール電流を１／３値などの任意の値に設定できると共に、フルスケール電流のモードを３以上の複数に設定可能である。
【００６１】
また、各基本電流源Ｉ１、Ｉ２…の分割個数は、本実施形態では２個としたが、３個以上であっても良く、更に、チャンネルは２つに限定されず、３つ以上でも良いのは勿論である。
【００６２】
更に、以上の説明では、２つのチャンネルＡ、Ｂの構成は同一構成である場合を例示したが、本発明はこれに限定されず、複数チャンネルのうち少なくとも１つのチャンネルにおいて分割電流源及び制御回路を備えれば良い。
【００６３】
加えて、以上の説明では、多チャンネル電流加算型について説明したが、本発明は１チャンネルの電流加算型にも適用可能である。この場合には、バイアス回路１のバイアス電圧ＢＳなどを変更することなく、内部の制御回路７の制御信号Ｓｅｌ１Ａ、Ｓｅｌ２Ａだけで、フルスケール電流の値を可変に調整することが可能である。しかも、この場合には、バイアス電圧ＢＳを変更しないので、バイアス電圧ＢＳを安定化させるための容量を充放電する必要がなく、短時間でフルスケール電流の値の変更が可能である。
【産業上の利用可能性】
【００６４】
以上説明したように、本発明は、分解能を落とすことなく各チャンネルのフルスケール電流を大小調整可能としたので、不要な消費電力を削減できる多チャンネル電流加算型ＤＡＣ等として有用である。
【図面の簡単な説明】
【００６５】
【図１】第１の実施形態の電流加算型ＤＡＣの全体構成を示す図である。
【図２】第２の実施形態の電流加算型ＤＡＣの具体的構成を示す図である。
【図３】同電流加算型ＤＡＣの変形例を示す図である。
【図４】第３の実施形態の電流加算型ＤＡＣの具体的構成を示す図である。
【図５】同電流加算型ＤＡＣの変形例を示す図である。
【図６】第４の実施形態の電流加算型ＤＡＣの全体構成を示す図である。
【図７】同電流加算型ＤＡＣに用いるスイッチ回路の具体的構成を示す図である。
【図８】従来の電流加算型ＤＡＣの全体構成を示す図である。
【図９】従来の電流加算型ＤＡＣに用いるスイッチ回路の構成を示す図である。
【図１０】従来の２チャンネル電流加算型ＤＡＣの全体構成を示す図である。
【符号の説明】
【００６６】
１、１’                       バイアス回路
３                           アナログ出力端子
４                           安定化容量
７                           制御回路
１０                          デコーダ
ＤＳ                          デジタル入力信号
ＢＳ                          バイアス電圧信号
Ｉ１、Ｉ２                        基本電流源
Ｉ１１、Ｉ１２                      分割電流源
Ｓａ１、Ｓａ２、Ｓａ１’、Ｓａ２’         選択回路
Ｐ１１〜Ｐ２２                    Ｐｃｈトランジスタ
Ｎ１１〜Ｎ２２                   Ｎｃｈトランジスタ
ｖｐｓ                          電源
Ｃｄ１１〜Ｃｄ２２                 カスコードトランジスタ
ＳＷ１、ＳＷ２                   スイッチ回路
ＳＷ１１、ＳＷ１２                分割スイッチ回路
ｓｅｌ１Ａ、ｓｅｌ２Ａ                 オン／オフ制御信号
Ｔ１                           第１のトランジスタ
Ｔ２                           第２のトランジスタ
１２                           第１のＮＡＮＤ回路（論理回路）
１３                           第２のＮＡＮＤ回路（論理回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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