(57)【特許請求の範囲】
【請求項１】
ソースパッドとゲートパッドとを含むリードフレームであって、更に前記ソースパッドから延びている複数本のリードと、前記ゲートパッドから延びている少なくとも一本のリードとを含み、前記ソースパッドがフリースロットを包含するリードフレームと、
前記リードフレームに結合されたダイと、
前記リードフレームを前記ダイに結合するはんだバンプと、
前記ダイのドレイン領域に結合されたドレインパッドであって、サイドリップを含むドレインパッドと、
中に画成したウインドーを含み、前記ダイに対向したドレインパッドの面が前記ウインドーを通して露出されるように前記リードフレームを密閉している本体と、
前記ドレインパッドおよび前記ダイのドレイン領域を結合するはんだ材料であって、はんだバンプの溶融温度よりも低い溶融温度を有するはんだ材料と、
前記サイドリップにおけるドレインパッドに結合された複数のリードを含むリードレールと、からなることを特徴とする半導体ディバイス。
【請求項２】
リードの端が前記ドレインパッドの露出された面と共平面であるようにリードが形成されることを特徴とする請求項１に記載の半導体ディバイス。
【請求項３】
前記リードレールがはんだバンプの溶融温度よりも低い溶融温度を有するはんだ材料でサイドリップに結合されることを特徴とする請求項１に記載の半導体ディバイス。
【請求項４】
前記リードフレームが更に、該リードフレームの各端において２個のタイバーを含むことを特徴とする請求項１に記載の半導体ディバイス。
【請求項５】
ソースパッドを含むリードフレームを、前記ソースパッドがフリースロットを包含して設ける段階と、
はんだバンプを含む半導体ダイを、はんだバンプよりも低い溶融温度を有する軟質のはんだ材料でリードフレームに取り付ける段階と、
ドレインパッドをダイのドレイン領域に取り付ける段階と、
リードレールを設けかつ前記ドレインパッドの縁を前記リードレールに結合する段階と、
ドレインパッドの一部が本体内に画成されたウインドーを通して露出されるように、本体をリードフレームと半導体ダイとに結合する段階と、を含むことを特徴とする半導体ダイをパッケージングする方法。
【請求項６】
リードがドレインパッドの露出された部分と共平面となるようにリードフレームのリードの端を形成する段階を更に含むことを特徴とする請求項５に記載の方法。
【請求項７】
軟質のはんだ材料が８８Ｐｂ１０Ｓｎ２Ａｇ，８２．５Ｐｂ１５Ｓｎ２．５Ａｇ，９０Ｐｂ１０Ｓｂ，あるいは相等の溶融温度を有するＰｂフリーのはんだの中のひとつからなることを特徴とする請求項５に記載の方法。
【発明の詳細な説明】
【０００１】
（関連特許出願の相互参照）
本特許出願は全ての目的に対してその全体を本明細書に含めている、２０００年４月１３日出願された、特許出願中の特許出願番号第０９／５４８，９４６号の一部継続出願である。
【０００２】
（発明の背景）
（発明の分野）
本発明は、例えばパワーＭＯＳＦＥＴ素子のような半導体のパワースイッチングディバイスに関し、特にパッケージング（実装）の間露出される成形されたワイヤレスを含む半導体ディバイスおよび同ディバイスをパッケージングする方法に関する。
【０００３】
（従来技術の説明）
半導体パワースイッチングディバイス、特にパワーＭＯＳＦＥＴディバイスはオンステート抵抗の下限を押し上げ続けている。シリコン技術は過去十年顕著に進歩してきたが、一方同じ十年間に基本的に旧来のパッケージ技術が主要なパッケージィング手段であり続けている。アルミニュームあるいは金ワイヤでの相互接続と共にエポキシあるいははんだ付けによりダイ取付けが依然として好ましいパワーディバイスパッケージ方法である。最近は、パッケージ内のダイを低抵抗はんだ接続を介して直接リードに接続することによりパッケージが製造されてきている。パッケージ導体と第１のリードフレームとを接続するために第２のリードフレームとはんだとを使用することによって、直接的な接続が使用可能とされている。更に、第２のリードフレームのサイズと形状とはチップディバイスに適合し、かつその電気抵抗および熱抵抗を最小にするように合わせることができる。
【０００４】
チップ内のゲート接続に対して金ワイヤ結合が実行されると、接着剤を使用することで、制御が困難な樹脂の滲み出しをもたらし、ゲート結合接触の一体性を損なう可能性がある。接着剤は選択的に流れはしないので、ソースとドレイン接続に対して銀充填接着剤が使用されると、その結果素子は一般にゲートあるいはドレイン内でソースのショートをよりもたらしやすくなる。更に、接着剤は一般にはんだと比較して導電性が劣る。
【０００５】
最近、ダイをリードに結合するために銅ストラップが使用されている。一般にそのような方法では、ダイ領域の６０％以上が銅ストラップで占められ、接着剤は銅ストラップの下に位置する。このことは、内部の組立体をしっかりと保持するために利用されるモールドプラスチックが少ないことを意味する。接着剤に対しては大きな面積が割り当てられているので、このことはまた、チップディバイスに空洞が形成される機会がより多いことも意味する。
【０００６】
最後に、半導体ディバイスのパッケージングに関する別の関心事は該ディバイスによって発生する熱を排除することである。一般に、パワーＭＯＳＦＥＴディバイスはかなりの量の熱を発生させうる。
【０００７】
（発明の要約）
本発明はリードフレームと該リードフレームに結合されたダイとを含む半導体ディバイスを提供する。リードフレームはソースパッドとゲートパッドと、ソースパッドから延びている複数本のリードとゲートパッドから延びる少なくとも一本のリードとを含む。半導体ディバイスは更に、ダイのドレイン領域に結合されたドレインパッドと、その中にウインドーを画成している本体とを含む。前記本体は、ダイと対向したドレインパッドの面がウインドーを通して露出されるようにリードフレームとダイとを概ね密閉する。
【０００８】
本発明の一局面によると、ドレインパッドは軟質のはんだ材料によってダイに結合されている。
【０００９】
本発明の別の局面によると、ドレインパッドはサイドリップを含み、半導体ディバイスは更に、複数本のリードを含むリードレールを含む。リードレールはサイドリップにおいてドレインパッドに結合されている。
【００１０】
本発明の別の局面によると、ドレインパッドは軟質のはんだ材料によってダイに結合され、リードレールは軟質のはんだ材料によってサイドリップに結合される。
【００１１】
本発明の更に別の局面によると、リードフレームは更に、リードフレームの各端において２個のタイバーを含む。
【００１２】
本発明はまた、半導体ダイをパッケージングする方法であって、ソースパッドとゲートパッドとを含むリードフレームを提供し、ダイをリードフレームに結合することを含む方法を提供する。ドレインパッドはダイのドレイン領域に結合され、中にウインドーを画成している本体が、ダイの対向したドレインパッドの面が前記ウインドーを通して露出され、リードフレームのリードが体部を貫通するようにリードフレームとダイの周りに位置される。
【００１３】
このように、本発明はチップ素子の改良とそれを製造する方法とを提供する。その工程は、はんだのリフローの間ドレイン接続がドレインパッドに直接はんだ付けされ、一方ソースとゲートのバンプとが直接リードフレームに結合されているためワイヤによる結合を何ら必要としない。その結果得られるゲート接続はゲートワイヤボンディング工程によって製造されるものと比較してより安定している。更に、ソースおよびドレインの双方の接続に対してはんだが使用されるので、はんだ付け可能な金属にのみに濡れが発生しうるので、双方の接続が非濡れ可能な領域で隔離され、ゲートがショートする確率が低い。更に、はんだ合金は接着剤と比較して電導性が良好なので、チップ素子のＲＤＳオン（ドレイン・ソース間抵抗）特性を低くする。
【００１４】
最後に、ドレインパッドが本体を通して露出されるので、チップディバイスは熱拡散性が向上した。
【００１５】
本発明のその他の特徴や利点は同じ要素を同じ数字で指示する添付図面を参照して、以下の好適実施例の詳細説明を読み、かつ理解すれば理解される。
【００１６】
（特定実施例の説明）
図１は本体すなわちパッケージ１１と、そこから延びるソースリード１２ｓ，ドレインリード１２ｄおよびゲートリード１２ｇを含む複数本のリード１２とを含む半導体ディバイス１０を示している。本体は成形されたツーピースのパッケージであることが好ましい。図２および図５から判るように、本体は中に画成されたウインドー１３を含む。本体は熱固定性ポリマから構成されることが好ましい。
【００１７】
図３を参照すれば、リードフレーム２０が設けられている。リードフレームはソースパッド２１とゲートパッド２２とを含む。また、リードフレームに結合するようダイ２３も設けられている。
【００１８】
本発明によるパッケージング配置はMOSFETディバイスに使用するのに特に有用である。従って、ダイはパワートレンチ・シリコンダイであることが好ましい。更に、ダイは当該技術分野において屡「バンプダイ」と称されるワンピースのものであることが好ましい。図６から判るように、バンプダイはダイ３０と、はんだバンプ３１と、ダイの頂面とはんだバンプとの間の中間層として作用するアンダーバンプ材料３２とを含む。アンダーバンプ材料はＴｉＷ，Ｃｕ，Ａｕあるいはそれらの相等品のひとつであることが好ましい。図６に示す例においては、アンダーバンプ材料は３層、すなわち、Ｃｕメッキ層３２ａ，スパッタリングしたＣｕ層３２ｂ，およびスパッタリングしたＴｉ層３２Ｃとに分割されている。
【００１９】
バンプされたダイは好適にはリードフレームに装着されたフリップチップである、すなわち、切り込みを入れられたテープからリードフレームに「はじき飛ば」されることが好ましい。バンプされたダイは、ゲートのはんだバンプ３１ｇがリードフレームのゲートパッド２２と接触し、一方ソースのはんだバンプ３１ｓがリードフレームのソースパッド２１と接触するようにリードフレームに位置される。
【００２０】
リードフレームはＮｉあるいはＮｉ−ＰｄメッキのＣｕ合金からなることが好ましい。はんだバンプは９５Ｐｂ／５Ｓｎあるいは均等の溶融温度を有するＰｂフリーのはんだからなることが好ましい。
【００２１】
図３から判るように、ダイの裏側に結合するためにドレインクリップすなわちドレインパッド５０が設けられている。ドレインパッドは半導体ディバイスのドレイン接続を提供し、半導体ディバイスの主要な熱だめである。それはまた、ダイのバックシールドとしても作用する。ドレインパッドはＮｉまたはＮｉ−ＰｄメッキのＣｕ合金から構成されることが好ましい。ドレインパッドは厚さが４−６ミルであることが好ましい。ドレインパッドは、ダイバックとドレインパッドとを相互に結合する軟質のはんだ材料５１によってダイの裏側に結合することが好ましい。前記の軟質のはんだ材料はまた、半導体ディバイスの周りで本体を成形する間応力を吸収する。軟質のはんだ材料は、８８Ｐｂ１０Ｓｎ２Ａｇ，８５Ｐｂ１０Ｓｂ５Ｓｎ，９０Ｐｂ１０Ｓｂ，および８２．５Ｐｂ１５Ｓｎ２．５Ａｇ，あるいは好適な軟質はんだ材料の相等の溶融温度を有するＰｂフリーのはんだからなることが好ましい。軟質はんだ材料ははんだバンプよりも低い溶融温度を有し、従ってダイをリードフレームに結合するために以前はリフローがなされたはんだバンプをリフローすることなく軟質はんだ材料がリフローできるようにする。更に、図７から判るように、ダイ２３上のはんだバンプはリードフレーム２０とダイ２３との間で「崩れる」ことはない。また、軟質のはんだ３３ははんだバンプ３１をリードフレームに結合しやすくするためにはんだバンプ３１とリードフレームとの間に位置させてもよい。
【００２２】
図３から判るように、リードフレームはフリースロット５２を含む。フリースロットは成形による空洞を阻止しやすくする。
【００２３】
ドレインパッドはダイの裏側に結合されるので、ダイの裏側は、ドレインの導電性を高め、シリコン基板とドレインパッドとの間の唯一のオーム接触として作用しやすくするバックメタルを含む。バックメタルはＡｕフラッシングしたＴｉ−Ｎｉ−Ａｇバックメタルあるいは相等品からなることが好ましい。
【００２４】
一旦、ドレインパッドがダイに結合されると、半導体ディバイスを保護し、完成するために体部はリードフレーム、ダイおよびドレインパッドの周りに位置される。図５から判るように、本体は、ドレインパッドが露出されるように、その中に画成されたウインドー１３を含む。
【００２５】
完成した半導体ディバイスを使用する場合、ドレインパッドはドレイン接続として作用し、一方リードはソース接続として作用する。ゲートリード６０はゲート接続として作用する。
【００２６】
図４から判るように、代替実施例において、ドレインパッド５０はサイドリップ７０を含みうる。そしてリードフレームの方は、Ｖ字形の溝７２を含むリードサイドレール７１を含む。ドレインパッドをダイに結合するために軟質のはんだ材料がまた使用されるが、この代替実施例においては、はんだ材料はサイドリップをリードのサイドレールに結合するためにも使用される。軟質のはんだ材料はＶ字形の溝においてサイドリップをリードのサイドレールに結合する。このように、リードのサイドレールから延びているリード１２ｄはドレイン接続として作用し、一方ソースリード１２ｓはソース接続として作用する。ゲートリードはゲート接続として作用する。ウインドー１３はドレインパッド５０が熱だめとして作用しうるように本体５０に設けられることが依然として好ましい。
【００２７】
最後に、ソースパッドの別の機械的な支持手段を提供するタイバー８０を含みうる。タイバーはまた、ソースパッドの共平面性を保持しやすくする。
【００２８】
従って、本発明はドレインクリップすなわちドレインパッドを介してダイのドレイン領域をプリント回路盤（ＰＣＢ）に直接接続できるようにする半導体ディバイスの改良されたパッケージング配置を提供する。ドレインクリップすなわちドレインパッドはまた、半導体ディバイスのための熱だめとして作用する。ワイヤボンディングは何ら必要でなく、半導体ディバイスは今日ある多くの半導体ディバイスと比較してＲＤＳオン特性は低い。
【００２９】
本発明を特定の実施例を参照して説明してきたが、本発明は特許請求の範囲内で全ての修正や均等物を包含する意図であることが認められる。
【図面の簡単な説明】
【図１】本発明による半導体ディバイスの上から見た斜視図である。
【図２】図１に示す半導体ディバイスの底から見た斜視図である。
【図３】図１に示す半導体ディバイスの分解図である。
【図４】本体を取り外した状態の本発明の代替実施例による半導体ディバイスの側断面図である。
【図５】本発明による半導体ディバイスに使用する成形された本体すなわちパッケージの底から見た斜視図である。
【図６】本発明による半導体ディバイスに使用するバンプされたダイの部分的な側断面図である。
【図７】本発明によるダイとリードフレームとの間のはんだバンプの拡大図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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