(57)【特許請求の範囲】
【請求項１】
基板上の非表示領域に形成された、第１多結晶半導体パターン、第１ゲート電極、第１ソース電極及び第１ドレイン電極を有するｐ型の駆動薄膜トランジスタ、並びに第２多結晶半導体パターン、第２ゲート電極、第２ソース電極及び第２ドレイン電極を有するｎ型の駆動薄膜トランジスタと、
前記基板上の表示領域に形成された、相互に交差して画素領域を定義するゲート配線及びデータ配線と、
前記基板上の表示領域に形成され、かつ前記ゲート配線及びデータ配線と接続され、第３多結晶半導体パターン、第３ゲート電極、第３ソース電極及び第３ドレイン電極を有する画素薄膜トランジスタと、
前記第３ドレイン電極を上から覆う画素電極と、
前記第１ソース電極及び第１ドレイン電極並びに前記第２ソース電極及び第２ドレイン電極を上から覆う遮断パターンと、
前記データ配線及び前記第３ソース電極を上から覆う遮断配線と、
前記画素領域に位置するストレージキャパシターと
を備え、
前記ストレージキャパシターは、
前記基板上の表示領域に形成された第１ストレージ電極と、
前記第１ストレージ電極上に位置する第２ストレージ電極と、
前記第２ストレージ電極上に位置し、かつ前記第３ドレイン電極から延長された第３ストレージ電極とを有し、
前記第１ストレージ電極は、
前記第３多結晶半導体パターンから延長された第４多結晶半導体パターンと、
前記第４多結晶半導体パターンの上部に位置するストレージパターンとを含む
ことを特徴とする液晶表示装置。
【請求項２】
前記第４多結晶半導体パターンの外郭部は前記ストレージパターンによって覆われない
ことを特徴とする請求項１記載の液晶表示装置
【請求項３】
前記第２ストレージ電極により覆われてない前記第４多結晶半導体パターンの外郭部の一部は、ｎ＋イオンでドーピングされている
ことを特徴とする請求項１記載の液晶表示装置
【請求項４】
前記第４多結晶半導体パターンの外郭部の一部は、前記第２ストレージ電極によって覆われない
ことを特徴とする請求項１記載の液晶表示装置
【請求項５】
前記第１乃至第３多結晶半導体パターン及び前記第１ストレージ電極上に位置するゲート絶縁膜と、
前記第１乃至第３ゲート電極及び前記第２ストレージ電極上に位置する層間絶縁膜とをさらに備え、
前記画素電極は、前記層間絶縁膜の上部に位置する
ことを特徴とする請求項１記載の液晶表示装置
【請求項６】
前記層間絶縁膜は、前記第１乃至第３ゲート電極及び前記第２ストレージ電極上に位置し、酸化半導体で形成された第１膜を有する
ことを特徴とする請求項５記載の液晶表示装置
【請求項７】
前記層間絶縁膜は、前記画素電極と接触し、かつ前記第１膜の上部に位置し、窒化半導体で形成された第２膜をさらに有する
ことを特徴とする請求項６記載の液晶表示装置
【請求項８】
第１マスクを使用して、基板上の非表示領域において、ｐ領域に第１多結晶半導体パターンを、ｎ領域に第２多結晶半導体パターンを形成するとともに、前記基板上の表示領域において、スイッチング領域に第３多結晶半導体パターンを、ストレージ領域に第１ストレージ電極の役割を果たす、前記第３多結晶半導体パターンから延長される第４多結晶半導体パターン、及び前記第４多結晶半導体パターン上のストレージパターンを形成する工程と、
前記第１乃至第４多結晶半導体パターン上にゲート絶縁膜を形成する工程と、
第２マスクを使用して、前記ゲート絶縁膜上において、前記ｐ領域に第１ゲート電極を、前記ｎ領域に第１金属パターンを、前記スイッチング領域及びストレージ領域に第２金属パターンを、前記表示領域に前記第２金属パターンと接続されるゲート配線を形成する工程と、
前記第１ゲート電極、第１金属パターン及び第２金属パターンを形成した後、前記第１多結晶半導体パターンの第１ソース部及び第１ドレイン部にｐ＋イオンをドーピングする工程と、
第３マスクを使用して、前記第１金属パターン及び第２金属パターンから、前記ｎ領域には第２ゲート電極を、前記スイッチング領域には第３ゲート電極を、前記ストレージ領域には第２ストレージ電極を形成する工程と、
前記第２ゲート電極、前記第３ゲート電極及び前記第２ストレージ電極を形成した後、前記第２多結晶半導体パターンの第２ソース部及び第２ドレイン部、並びに前記第３多結晶半導体パターンの第３ソース部及び第３ドレイン部にｎ＋イオンをドーピングする工程と、
前記第１乃至第３ゲート電極、及び前記第２ストレージ電極の上に層間絶縁膜を形成する工程と、
第４マスクを使用して、前記第１ソース部及び第１ドレイン部、前記第２ソース部及び第２ドレイン部、並びに前記第３ソース部を露出するとともに、前記第３ドレイン部、第４多結晶半導体パターン、ストレージパターンの中で少なくとも１つを露出するコンタクトホールを前記層間絶縁膜に形成する工程と、
第５マスクを使用して、前記層間絶縁膜上に、前記ｐ領域、ｎ領域及びスイッチング領域の各々にソース電極及びドレイン電極を、前記ストレージ領域に第３ストレージ電極を形成するとともに、前記スイッチング領域のソース電極と接続されるデータ配線を形成する工程と、
第６マスクを使用して、前記スイッチング領域のドレイン電極及び前記第３ストレージ電極の上に画素電極を、前記ｐ領域及び前記ｎ領域に形成された各々のソース電極及びドレイン電極の上に遮断パターンを、前記データ配線及び前記スイッチング領域のソース電極の上に遮断配線を形成する工程と
を含むことを特徴とする液晶表示装置の製造方法。
【請求項９】
前記第１マスクを使用して、前記第１乃至第４多結晶半導体パターン及びストレージパターンを形成する工程は、
多結晶半導体層、金属層及びフォトレジスト層を順次積層して形成する工程と、
前記第１マスクを使用して、前記ｐ領域に第１フォトレジストパターンを、前記ｎ領域に第２フォトレジストパターンを、前記スイッチング領域に第３フォトレジストパターンを、前記ストレージ領域に前記第１、第２、及び第３フォトレジストパターンより厚い第４フォトレジストパターンを形成する工程と、
前記多結晶半導体層及び前記金属層をエッチングして、前記第１乃至第４多結晶半導体パターン上において、前記ｐ領域に第３金属パターンを、前記ｎ領域に第４金属パターンを、前記スイッチング領域及び前記ストレージ領域に第５金属パターンを形成する工程と、
前記第１乃至第４フォトレジストパターンをアッシングして、前記第１乃至第３フォトレジストパターンを除去する工程と、
前記アッシングされた第４フォトレジストパターンを使用して、前記第３乃至第５金属パターンを除去する工程とを含み、
前記第５金属パターンを除去する工程は、前記第５金属パターンの前記第３多結晶半導体パターンに対応する部分を除去して、前記第４多結晶半導体パターン上に前記ストレージパターンを形成することを含む
ことを特徴とする請求項８記載の液晶表示装置の製造方法。
【請求項１０】
前記第１マスクは、透過部と、前記第１乃至第３フォトレジストパターンに対応する半透過部と、前記第４フォトレジストパターンに対応する遮断部とを含む
ことを特徴とする請求項９記載の液晶表示装置の製造方法。
【請求項１１】
前記第２マスクを使用して、前記第１ゲート電極、前記第１金属パターン、及び前記第２金属パターンを形成する工程は、
前記ゲート絶縁膜上に金属層を形成する工程と、
前記金属層をパターニングして、前記１多結晶半導体パターンの中心部に対応する前記第１ゲート電極と、前記第２多結晶半導体パターンを覆う前記第１金属パターンと、前記第３及び第４多結晶半導体パターンを覆う前記第２金属パターンを形成する工程とを含む
ことを特徴とする請求項８記載の液晶表示装置の製造方法。
【請求項１２】
前記第３マスクを使用して、前記第２ゲート電極、前記第３ゲート電極、及び前記第２ストレージ電極を形成する工程は、
前記第１多結晶半導体パターンを覆う第１フォトレジストパターン、前記第２及び前記第３多結晶半導体パターンの中心部に各々対応する第２及び第３フォトレジストパターン、並びに前記ストレージ領域に対応する第４フォトレジストパターンを形成する工程と、
前記第１乃至第４フォトレジストパターンを使用して、前記第１及び第２金属パターンをエッチングする工程とを含む
ことを特徴とする請求項８記載の液晶表示装置の製造方法。
【請求項１３】
前記第４多結晶半導体パターンの外郭部の一部は、前記第２ストレージ電極に覆われない
ことを特徴とする請求項１２記載の液晶表示装置の製造方法。
【請求項１４】
前記第４多結晶半導体パターンの外郭部の一部は、前記ｎ＋イオンによってドーピングされる
ことを特徴とする請求項１３記載の液晶表示装置の製造方法。
【請求項１５】
前記第４多結晶半導体パターンの外郭部の一部にドーピングされたｎ＋イオンを前記ストレージパターンの下部へ拡散させる熱処理工程をさらに含む
ことを特徴とする請求項１４記載の液晶表示装置の製造方法。
【請求項１６】
前記第２多結晶半導体パターン及び前記第３多結晶半導体パターンにｎ−イオンをドーピングして低濃度ドーピング領域を形成する工程をさらに含む
ことを特徴とする請求項１２記載の液晶表示装置の製造方法。
【請求項１７】
前記ｎ−イオンをドーピングする工程は、
前記第１乃至第４フォトレジストパターンをアッシングする工程と、
アッシングされた前記第１乃至第４フォトレジストパターンを使用して、前記第２ゲート電極及び前記第３ゲート電極の側面部を除去する工程と、
前記第２及び第３多結晶半導体パターンにおいて、前記第２及び第３ゲート電極の除去された側面部に対応する部分をｎ−イオンでドーピングする工程とを含む
ことを特徴とする請求項１６記載の液晶表示装置の製造方法。
【請求項１８】
前記層間絶縁膜を形成する工程は、
前記第１乃至第３ゲート電極、及び前記第２ストレージ電極の上に、酸化シリコンを蒸着して第１膜を形成する工程を含む
ことを特徴とする請求項８記載の液晶表示装置の製造方法。
【請求項１９】
前記層間絶縁膜を形成する工程は、
前記画素電極と接触し、前記第１膜の上部に窒化シリコンを蒸着して第２膜を形成する工程をさらに含む
ことを特徴とする請求項１８記載の液晶表示装置の製造方法。
【請求項２０】
前記画素電極は、前記スイッチング領域のドレイン電極及び前記第３ストレージ電極を覆い、前記遮断パターンは、前記ｎ領域及び前記ｐ領域のソース電極及びドレイン電極を覆い、前記遮断配線は、前記スイッチング領域のソース電極及びデータ配線を覆う
ことを特徴とする請求項８記載の液晶表示装置の製造方法。
【請求項２１】
基板上の非表示領域に位置するｎ型の駆動薄膜トランジスタ及びｐ型の駆動薄膜トランジスタと、
前記基板上の表示領域に位置し、多結晶半導体パターン、前記多結晶半導体パターンの上に位置するゲート電極、前記ゲート電極の上に位置するソース電極及びドレイン電極を有する画素薄膜トランジスタと、
前記多結晶半導体パターン及び前記ゲート電極の間に位置するゲート絶縁膜と、
前記ゲート電極と前記ソース電極及びドレイン電極の間に位置する層間絶縁膜と、
相互に交差して画素領域を定義するゲート配線及びデータ配線と、
前記画素領域に位置する画素電極と、
前記画素薄膜トランジスタと接続し、前記画素薄膜トランジスタの多結晶半導体パターンから延長されたストレージ多結晶半導体パターン及び前記ストレージ多結晶半導体パターンの上部に位置するストレージパターンを持つ第１ストレージ電極、前記ゲート絶縁膜の上部に位置する第２ストレージ電極、並びに前記画素薄膜トランジスタのドレイン電極から延長された第３ストレージ電極を有するストレージキャパシターと
を備えたことを特徴とする液晶表示装置。
【請求項２２】
前記画素電極は、前記画素薄膜トランジスタのドレイン電極、前記第３ストレージ電極及び前記層間絶縁膜の上部に位置し、前記画素薄膜トランジスタのドレイン電極を覆う
ことを特徴とする請求項２１記載の液晶表示装置。
【請求項２３】
前記ｎ型及びｐ型の駆動薄膜トランジスタのソース電極及びドレイン電極を上から覆う遮断パターンと、
前記画素薄膜トランジスタのソース電極及び前記データ配線を上から覆う遮断配線とをさらに備えた
ことを特徴とする請求項２２記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係り、特に駆動回路一体型液晶表示装置及びその製造方法に関する。
【背景技術】
【０００２】
一般的な液晶表示装置は、薄膜トランジスタＴＦＴを含むアレイ基板とカラーフィルター基板間に液晶を注入して、この液晶の異方性による光の屈折率の差を利用してイメージを得る表示装置である。このような表示装置のスイッチング素子として使用される薄膜トランジスタは、アレイ部の設計によって多様な形態で構成でき、特に、アクティブ層として使用される半導体層には、非晶質シリコンまたは、多結晶シリコン（ポリシリコン）を使用する。この時、一般的なスイッチング素子としては、水素化された非晶質シリコン（ａ−Ｓｉ：Ｈ）が主に利用されるが、これは、低温工程が可能であり、低価格の絶縁基板が使用できるからである。ところが、水素化された非晶質シリコンは、原子配列が無秩序であるために、弱い結合（ｗｅａｋ  Ｓｉ−Ｓｉ  ｂｏｎｄ）及びダングリングボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）が存在して、光の照射や電場の印加時、準安定状態に変化され、薄膜トランジスタ素子として活用する時に、安定性が問題になり、電気的特性（低い電界効果の移動度：０．１〜１０ｃｍ２／Ｖ・ｓ）が良くないので、駆動回路としては、使用するのが難しい。一方、ポリシリコンは、非晶質シリコンに比べて、電界効果と移動度が大きいので、基板上に、駆動回路が形成でき、ポリシリコンを利用して、基板に直接駆動回路を形成すると、実装が大変簡単になり、液晶パネルがさらにコンパクトに製作できる長所がある。
【０００３】
図１は、従来のスイッチング素子と駆動回路が１つの基板に形成された一体型の液晶表示装置を概略的に示した図である。図１に示したように、絶縁基板１０は、表示領域Ｄ１と非表示領域Ｄ２で定義され、前記表示領域Ｄ１には、多数の画素領域Ｐがマトリックス状に位置し、各画素ごとにスイッチング素子Ｔ及びこれに連結された画素電極１７が構成される。また、前記画素領域Ｐの一側に沿って延長されたゲート配線１２と、これとは垂直に交差するデータ配線１４が構成される。前記非表示領域Ｄ２には、駆動回路部１６、１８が構成されるが、前記駆動回路部１６、１８は、基板１０の一側に位置して、前記ゲート配線１２に信号を供給するゲート駆動回路部１６と、これとは平行ではない基板１０の他側に位置して、前記データ配線１４に信号を供給するデータ駆動回路部１８を含む。前記ゲート駆動回路部１６及びデータ駆動回路部１８は、外部から入力された信号を調節し、各々ゲート配線１２及びデータ配線１４を通じて画素領域Ｐに、ディスプレーコントロール信号及びデータ信号を供給するための回路である。従って、前記ゲート駆動回路部１６及びデータ駆動回路部１８は、入力される信号を適切に出力させるために、一般的には、インバーターであるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の薄膜トランジスタで構成される。前記ＣＭＯＳは、高速信号処理が要求される駆動回路部薄膜トランジスタに使用される半導体技術の一種であり、陰電気で充電された余分の電子等（ｎ型の半導体）と陽電気で充電された正孔等（ｐ型の半導体）を利用して１つの伝導体を形成し、相互補完的な方法で、前記２種類の半導体の効果的な電気制御に使用される。このように、非表示領域Ｄ２の駆動回路部を構成するＣＭＯＳ素子は、ｎ型及びｐ型の多結晶薄膜トランジスタの組み合わせで構成され、前記表示領域Ｄ１のスイッチング素子は、ｎ型及びｐ型の多結晶薄膜トランジスタで構成される。
【０００４】
図２は、従来の液晶表示装置の表示領域を示した概略的な平面図である。図２に示したように、基板３０の一面に、第１方向に、ゲート配線ＧＬが構成され、前記ゲート配線ＧＬと交差して、画素領域Ｐを定義するデータ配線ＤＬが構成される。前記ゲート配線ＧＬ及びデータ配線ＤＬの交差部には、ゲート電極５２及びアクティブ層３８（多結晶シリコン層）と、ソース電極７４ａ及びドレイン電極７４ｂで構成された多結晶の薄膜トランジスタＴが構成され、前記画素領域Ｐには、前記ドレイン電極７４ｂと接触する画素電極８２が構成される。また、前記画素領域Ｐには、第１ストレージ電極４０、第２ストレージ電極５４、第３ストレージ電極７６で形成されたストレージキャパシターＣｓｔが構成される。前記のような構成は、液晶パネルの表示領域の一部を示しており、このような形状が連続されて表示領域を構成する。前述した表示領域の周辺に、駆動回路部（図示せず）を形成し、駆動回路部（図示せず）には、前記ゲート配線ＧＬ及びデータ配線ＤＬに信号を伝達するための駆動回路（図示せず）が形成される。前記駆動回路（図示せず）は、多結晶薄膜トランジスタの組み合わせによって構成され、駆動の特性が速くて、漏洩電流がないようにするために、ｎ型の多結晶薄膜トランジスタも、前述したように、ＣＭＯＳ薄膜トランジスタの組み合わせによって形成することができる。
【０００５】
以下、図３Ａ及び図３Ｂは、従来のスイッチング素子と駆動回路が１つの基板に形成される一体型の液晶表示装置用アレイ基板を示した概略的な断面図である。図３Ａは、駆動回路部を示した断面図であり、図３Ｂは、前記図２のＩＩＩ−ＩＩＩ線に沿って切断した断面図である。図３Ａと図３Ｂに示したように、非表示領域Ｄ２に構成した駆動回路ＤＣは、ＣＭＯＳ薄膜トランジスタＴの組み合わせによって構成され、前記ＣＭＯＳ薄膜トランジスタＴは、ｎ型の薄膜トランジスタＴｎとｐ型の薄膜トランジスタＴｐの組み合わせによって構成される。表示領域Ｄ１に構成された単一画素領域Ｐは、スイッチング素子Ｔｓと、これと接触して画素領域Ｐ全面に形成された画素電極８２と、補助容量部であるストレージキャパシターＣｓｔが形成される。この時、前記画素領域Ｐに使用するスイッチング素子Ｔｓは、ｎ型または、ｐ型の多結晶薄膜トランジスタを使用するが、一般的には、ｎ型の多結晶薄膜トランジスタを使用する。前記ストレージキャパシターＣｓｔは、第１ストレージ電極４０、第２ストレージ電極５４、第３ストレージ電極７６で形成され、等価回路的には、２つのキャパシターＣ１、Ｃ２が直列接続された状態である。このような構成は、領域を拡大しなくても、補助容量がさらに確保できる長所がある。前述したような構成の駆動回路一体型の液晶表示装置用アレイ基板は、一般的に、ストレージキャパシターＣｓｔを形成するためのドーピング工程と、ｎ型の多結晶薄膜トランジスタＴｎを形成するためのｎ＋イオンドーピング工程と、ｐ型の多結晶薄膜トランジスタＴｐを形成するためのｐ＋イオンドーピング工程を含む９マスク工程を必要とする。以下、工程図面を参照して、従来の駆動回路一体型の液晶表示装置用アレイ基板の製造方法を説明する。
【０００６】
図４Ａないし図４Ｉは、従来の液晶表示装置用アレイ基板の非表示領域の製造工程を示した概略的な断面図であり、図５Ａないし図５Ｉは、従来の液晶表示装置用アレイ基板の表示領域の製造工程を示した概略的な平面図であり、図６Ａないし図６Ｉは、各々図５Ａないし図５ＩのＶＩ−ＶＩ線に沿って切断した断面図である。
【０００７】
図４Ａと図５Ａと図６Ａは、第１マスク工程を示した図である。図４Ａと図５Ａと図６Ａに示したように、基板３０に、表示領域Ｄ１と非表示領域Ｄ２を定義して、表示領域Ｄ１には、多数の画素領域Ｐを定義する。この時、非表示領域Ｄ２に、第１領域Ａ１と第２領域Ａ２を定義し、前記画素領域Ｐに、第３領域Ａ３と第４領域Ａ４を定義する。前述したように、第１ないし第４領域Ａ１、Ａ２、Ａ３、Ａ４が定義された基板３０の一面に、絶縁物質を蒸着してバッファ層３２を形成し、前記バッファ層３２の上部に非晶質シリコン（ａ−Ｓｉ：Ｈ）を蒸着した後、結晶化する工程を行う。一般的には、レーザーを利用して結晶化を行う。結晶化工程によって結晶化された層をパターニングし、前記第１領域Ａ１と第２領域Ａ２と第３領域Ａ３に、アクティブ層として機能する第１ないし第３多結晶半導体層３４、３６、３８を形成し、前記第４領域Ａ４に、第１ストレージ電極として機能する第４多結晶半導体層４０を形成する。この時、第３多結晶半導体層３８と第４多結晶半導体層４０は、一体に形成することができる。
【０００８】
図４Ｂと図５Ｂと図６Ｂは、第２マスク工程を示しており、前記第４領域Ａ４の第４多結晶半導体層４０にイオンをドーピングする工程を示した図である。図４Ｂと図５Ｂと図６Ｂに示したように、第１ないし第４多結晶半導体層３４、３６、３８、４０が形成された基板３０全面に、フォトレジストを塗布した後、第２マスク工程によってパターニングし、前記第１領域Ａ１と第２領域Ａ２及び第３領域Ａ３を遮蔽する第１フォトレジストパターン４２を形成する。前記第１フォトレジストパターン４２によって遮蔽されない第４領域Ａ４の第４多結晶半導体層４０の表面に、ｎ＋イオンをドーピングする工程を行う。前記第４多結晶半導体層４０は、電極の役割をして、低い抵抗を有するために、イオン（ｎまたは、ｐ型のイオン）をドーピングする工程を行う。イオンドーピング工程が完了すると、前記第１フォトレジストパターン４２を除去する工程を行う。
【０００９】
図４Ｃと図５Ｃと図６Ｃは、第３マスク工程を示した断面図である。図４Ｃと図５Ｃと図６Ｃに示したように、前記第４領域Ａ４の第４多結晶半導体層４０にイオンをドーピングして第１ストレージ電極を形成する工程後、前記第１ないし第４多結晶半導体層３４、３６、３８、４０が形成された基板３０全面にゲート絶縁膜４６を形成する。前記ゲート絶縁膜４６は、窒化シリコンＳｉＮｘと酸化シリコンＳｉＯ２を含む無機絶縁物質グループのうちから選択された１つ以上の物質を蒸着して形成する。前記ゲート絶縁膜４６が形成された基板３０全面に、導電性金属を蒸着して第３マスク工程によってパターニングし、前記第１ないし第３多結晶半導体層３４、３６、３８の中心に対応する上部に第１ないし第３ゲート電極４８、５０、５２を形成し、前記第４領域Ａ４の第４多結晶半導体層４０に対応する上部に第２ストレージ電極５４を形成すると同時に、前記第３領域Ａ３に構成したゲート電極５２から延長され、画素領域Ｐの一側に位置するようにゲート配線ＧＬを形成して、前記第２ストレージ電極５４から延長され画素領域Ｐを横切るストレージ配線ＳＬを形成する。
【００１０】
図４Ｄと図５Ｄと図６Ｄは、第４マスク工程を示しており、第２領域Ａ２と第３領域Ａ３の第２多結晶半導体層３６及び第３多結晶半導体層３８に、ｎ＋イオンをドーピングするための工程断面図である。図４Ｄと図５Ｄと図６Ｄに示したように、第１ないし第３電極４８、５０、５２と第２ストレージ電極５４とゲート配線（図示せず）が形成された基板３０全面にフォトレジストを塗布した後、第４マスク工程によってパターニングし、前記第１領域Ａ１を覆うフォトレジストパターン５６を形成する。前記フォトレジストパターン５６間に露出された第２領域Ａ２と第３領域Ａ３にｎ＋イオンをドーピングする工程を行う。前記第２領域Ａ２と第３領域Ａ３の第２半導体層３６と第３半導体層３８領域の前記第２ゲート電極５０と第３ゲート電極５２の周辺に露出された表面にｎ＋イオンがドーピングされ、イオンがドーピングされた領域は、抵抗性接触（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）の特性を有する。前述したような第４マスク工程が完了すると、前記フォトレジストパターン５６を除去する工程を行う。
【００１１】
図４Ｅと図５Ｅと図６Ｅは、第５マスク工程を示しており、第１領域Ａ１の半導体層にｐ＋イオンをドーピングするための工程断面図である。図４Ｅと図５Ｅと図６Ｅに示したように、第１ないし第３ゲート電極４８、５０、５２と第２ストレージ電極５４が形成された基板３０にフォトレジストを塗布した後、第５マスク工程によってパターニングし、第２領域Ａ２と第３領域Ａ３と第４領域Ａ４を覆うフォトレジストパターン５８を形成する。ここで、前記第４領域Ａ４は、既に第２ストレージ電極５４が形成された状態であるので、フォトレジストパターンを形成しなくても良い。第１領域Ａ１の露出された第１半導体層３４のゲート電極４８の周辺に露出された表面にｐ＋イオンをドーピングする工程を行う。この時、イオンがドーピングされた領域は、前述したように、抵抗性接触（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）の特性を有する。
【００１２】
図４Ｆと図５Ｆと図６Ｆは、第６マスク工程を示した工程断面図である。前述したように、第１ないし第３半導体層３４、３６、３８にイオンをドーピングして抵抗性接触領域（以下、オーミックコンタクト領域と称する。）の形成工程が行われた基板３０に、窒化シリコンＳｉＮｘと酸化シリコンＳｉＯ２を含む無機絶縁物質グループのうちから選択された１つを蒸着して層間絶縁膜６０を形成する。前記層間絶縁膜６０とその下部のゲート絶縁膜４６を第６マスク工程によってパターニングし、前記第１ないし第３半導体層３４、３６、３８のオーミックコンタクト領域（イオンドーピング領域）を露出するコンタクトホールを形成する。詳しくは、前記第１ないし第３ゲート電極４８、５０、５２を中心に両側の半導体層３４、３６、３８、すなわち、オーミックコンタクト領域を各々露出する第１ないし第３コンタクトホール６２、６４、６６を形成する。前記第１ないし第３コンタクトホール６２、６４、６６は、第１ないし第３ソースコンタクトホール６２ａ、６４ａ、６６ａ及び第１ないし第３ドレインコンタクトホール６２ｂ、６４ｂ、６６ｂで構成される。
【００１３】
図４Ｇと図５Ｇと図６Ｇは、第７マスク工程を示した工程断面図である。前記第１ないし第３半導体層３４、３６、３８のオーミックコンタクト領域（イオンドーピング領域）の一部を露出する層間絶縁膜６０が形成された基板３０全面に、クロムＣｒ、モリブデンＭｏ、タングステンＷ、銅Ｃｕ、アルミニウム合金ＡｌＮｄ等を含む導電性金属グループのうちから選択された１つを蒸着してパターニングし、前記露出されたオーミックコンタクト領域と接触する第１ないし第３ソース電極７０ａ、７２ａ、７４ａと第１ないし第３ドレイン電極７０ｂ、７２ｂ、７４ｂを形成する。この時、前記第３領域Ａ３に構成したドレイン電極７４ｂから第４領域Ａ４に延長された延長部をさらに形成して、これは、第３ストレージ電極７６としての役割を果たす。また、前記表示領域Ｄ１の第３領域Ａ３に形成したソース電極７４ａから延長され、前記ゲート配線ＧＬと交差して画素領域Ｐの一側に延長されたデータ配線ＤＬを形成する。前述した第１ないし第７マスク工程によって、非表示領域Ｄ２には、ｐ型の多結晶薄膜トランジスタＴ（ｐ）とｎ型の多結晶薄膜トランジスタＴ（ｎ）の組み合わせであるＣＭＯＳ素子が形成され、前記表示領域Ｄ１の第３領域Ａ３には、ｎ型の多結晶薄膜トランジスタで構成されたスイッチング薄膜トランジスタＴｓが形成され、前記第４領域Ａ４には、第１ストレージ電極４０、第２ストレージ電極５４、第３ストレージ電極７６（ソース／ドレイン金属層）で構成された第１ストレージキャパシターＣ１及び第２ストレージキャパシターＣ２は、ストレージキャパシターＣｓｔを構成する。
【００１４】
図４Ｈと図５Ｈと図６Ｈは、第８マスク工程を示した工程断面図である。図４Ｈと図５Ｈと図６Ｈに示したように、前記第１ないし第３領域Ａ１、Ａ２、Ａ３ごとに第１ないし第３ソース電極７０ａ、７２ａ、７４ａと第１ないし第３ドレイン電極７０ｂ、７２ｂ、７４ｂが形成された基板３０全面に、前述した絶縁物質グループのうちから選択された１つ以上の物質を蒸着して保護層７８を形成する。前記保護層７８を第８マスク工程によってパターニングし、前記第３領域Ａ３のドレイン電極７４ｂまたは、第３ストレージ電極７６を露出するドレインコンタクトホール８０を形成する。
【００１５】
図４Ｉと図５Ｉと図６Ｉは、第９マスク工程を示した工程断面図である。図４Ｉと図５Ｉと図６Ｉに示したように、前記保護層７８が形成された基板３０全面に、インジウム−スズ−オキサイドＩＴＯとインジウム−ジンク−オキサイドＩＺＯを含む透明な導電性金属グループのうちから選択された１つを蒸着して、第９マスク工程によってパターニングし、前記ドレイン電極７４ｂまたは、これに延長された前記第３ストレージ電極７６と接触して前記画素領域Ｐに位置する画素電極８２を形成する。以上、前述したような第１ないし第９マスク工程によって、従来の駆動回路一体型の液晶パネルの薄膜トランジスタアレイ基板を製作することができる。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従って、従来は、多数の工程によって駆動回路一体型のアレイ基板を製作するために、工程時間の増大と生産費用の増加により生産効率が低下するという問題点があった。また、多数の工程による不良発生率が高いという短所があった。
【００１７】
本発明は、前述したような課題を解決するためになされたもので、その目的は、工程数を減少させて工程時間を短縮することができ、生産費用を低下させると同時に、不良発生率を減少させて生産効率を高めることができる液晶表示装置及びその製造方法を得るものである。
【課題を解決するための手段】
【００１８】
本発明に係る液晶表示装置は、基板上の非表示領域に形成された、第１多結晶半導体パターン、第１ゲート電極、第１ソース電極及び第１ドレイン電極を有するｐ型の駆動薄膜トランジスタ、並びに第２多結晶半導体パターン、第２ゲート電極、第２ソース電極及び第２ドレイン電極を有するｎ型の駆動薄膜トランジスタと、前記基板上の表示領域に形成された、相互に交差して画素領域を定義するゲート配線及びデータ配線と、前記基板上の表示領域に形成され、かつ前記ゲート配線及びデータ配線と接続され、第３多結晶半導体パターン、第３ゲート電極、第３ソース電極及び第３ドレイン電極を有する画素薄膜トランジスタと、前記第３ドレイン電極を上から覆う画素電極と、前記第１ソース電極及び第１ドレイン電極並びに前記第２ソース電極及び第２ドレイン電極を上から覆う遮断パターンと、前記データ配線及び前記第３ソース電極を上から覆う遮断配線と、前記画素領域に位置するストレージキャパシターとを備え、前記ストレージキャパシターは、前記基板上の表示領域に形成された第１ストレージ電極と、前記第１ストレージ電極上に位置する第２ストレージ電極と、前記第２ストレージ電極上に位置し、かつ前記第３ドレイン電極から延長された第３ストレージ電極とを有し、前記第１ストレージ電極は、前記第３多結晶半導体パターンから延長された第４多結晶半導体パターンと、前記第４多結晶半導体パターンの上部に位置するストレージパターンとを含むものである。
【００１９】
本発明に係る液晶表示装置の製造方法は、第１マスクを使用して、基板上の非表示領域において、ｐ領域に第１多結晶半導体パターンを、ｎ領域に第２多結晶半導体パターンを形成するとともに、前記基板上の表示領域において、スイッチング領域に第３多結晶半導体パターンを、ストレージ領域に第１ストレージ電極の役割を果たす、前記第３多結晶半導体パターンから延長される第４多結晶半導体パターン、及び前記第４多結晶半導体パターン上のストレージパターンを形成する工程と、前記第１乃至第４多結晶半導体パターン上にゲート絶縁膜を形成する工程と、第２マスクを使用して、前記ゲート絶縁膜上において、前記ｐ領域に第１ゲート電極を、前記ｎ領域に第１金属パターンを、前記スイッチング領域及びストレージ領域に第２金属パターンを、前記表示領域に前記第２金属パターンと接続されるゲート配線を形成する工程と、前記第１ゲート電極、第１金属パターン及び第２金属パターンを形成した後、前記第１多結晶半導体パターンの第１ソース部及び第１ドレイン部にｐ＋イオンをドーピングする工程と、第３マスクを使用して、前記第１金属パターン及び第２金属パターンから、前記ｎ領域には第２ゲート電極を、前記スイッチング領域には第３ゲート電極を、前記ストレージ領域には第２ストレージ電極を形成する工程と、前記第２ゲート電極、前記第３ゲート電極及び前記第２ストレージ電極を形成した後、前記第２多結晶半導体パターンの第２ソース部及び第２ドレイン部、並びに前記第３多結晶半導体パターンの第３ソース部及び第３ドレイン部にｎ＋イオンをドーピングする工程と、前記第１乃至第３ゲート電極、及び前記第２ストレージ電極の上に層間絶縁膜を形成する工程と、第４マスクを使用して、前記第１ソース部及び第１ドレイン部、前記第２ソース部及び第２ドレイン部、並びに前記第３ソース部を露出するとともに、前記第３ドレイン部、第４多結晶半導体パターン、ストレージパターンの中で少なくとも１つを露出するコンタクトホールを前記層間絶縁膜に形成する工程と、第５マスクを使用して、前記層間絶縁膜上に、前記ｐ領域、ｎ領域及びスイッチング領域の各々にソース電極及びドレイン電極を、前記ストレージ領域に第３ストレージ電極を形成するとともに、前記スイッチング領域のソース電極と接続されるデータ配線を形成する工程と、第６マスクを使用して、前記スイッチング領域のドレイン電極及び前記第３ストレージ電極の上に画素電極を、前記ｐ領域及び前記ｎ領域に形成された各々のソース電極及びドレイン電極の上に遮断パターンを、前記データ配線及び前記スイッチング領域のソース電極の上に遮断配線を形成する工程とが設けられたものである。
【発明の効果】
【００２０】
本発明に係る液晶表示装置及びその製造方法は、従来に比べて、工程が単純化されて生産費用を節減でき、工程時間を短縮することができる。また、工程が単純化されることによって、不良発生率を低下させることができ、生産効率を改善することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態に係る駆動回路一体型の液晶表示装置用アレイ基板の製造方法を説明する。図７は、本発明の実施の形態に係る液晶表示装置用アレイ基板の表示領域を概略的に示した平面図である。図７に示したように、基板１００上に、一方向に延長されたゲート配線ＧＬと、前記ゲート配線ＧＬと垂直に交差して画素領域Ｐを定義するデータ配線ＤＬを構成する。前記ゲート配線ＧＬとデータ配線ＤＬの交差地点には、スイッチング素子である画素薄膜トランジスタを構成し、前記画素領域Ｐには、画素電極１７０を構成する。前記画素薄膜トランジスタは、多結晶半導体パターン１１６と、ゲート電極１４８と、ソース電極１６４ａと、ドレイン電極１６４ｂとを含む。前記画素電極１７０は、前記ドレイン電極１６４ｂと接触するように構成する。前記画素領域Ｐの一部には、画素ストレージジキャパシターＣｓｔを構成する。前記画素ストレージジキャパシターＣｓｔは、ストレージ半導体パターン１１８及びストレージパターン１２４で積層形成された第１ストレージ電極Ｓ１と、ストレージ配線ＳＬから前記第１ストレージ電極Ｓ１の上部に延長された第２ストレージ電極１５０と、前記ドレイン電極１６４ｂから前記第２ストレージ電極１５０の上部に延長された第３ストレージ電極１６６で構成される。前記画素電極１７０は、前記ドレイン電極１６４ｂと前記第３ストレージ電極１６６とを覆う。遮断配線１７３は、前記ソース電極１６４ａと、前記ソース電極１６４ａから延長されたデータ配線ＤＬを覆う。以下、断面構成を参照して、前述した構成を含む駆動回路一体型の液晶表示装置用アレイ基板の構成を説明する。
【００２２】
図８Ａ及び図８Ｂは、本発明の実施の形態に係るスイッチング素子と駆動回路部が１つの基板に形成される液晶表示装置用アレイ基板を示した概略的な断面図であり、図８Ｂは、図７のＶＩＩＩ−ＶＩＩＩ線に沿って切断した概略的な断面図である。図８Ａと図８Ｂに示したように、駆動回路一体型の液晶表示装置用アレイ基板１００は、表示領域Ｄ１と非表示領域Ｄ２に区分される。前記非表示領域Ｄ２には、ｎ（第２）領域Ａ２に位置するｎ型の駆動薄膜トランジスタＴ（ｎ）とｐ（第１）領域Ａ１に位置するｐ型の駆動薄膜トランジスタＴ（ｐ）の組み合わせであるＣＭＯＳで構成された駆動回路が形成されている。前記ｐ型の駆動薄膜トランジスタＴ（ｐ）は、第１ゲート電極１３６と、第１多結晶半導体パターン１１２と、第１ソース電極１６０ａと、第１ドレイン電極１６０ｂで構成される。前記ｎ型の駆動薄膜トランジスタＴ（ｎ）は、第２ゲート電極１４６と、第２多結晶半導体パターン１１４と、第２ソース電極１６２ａと、第２ドレイン電極１６２ｂで構成される。遮断パターン１７２は、前記第１ソース電極１６０ａと、前記第１ドレイン電極１６０ｂと、前記第２ソース電極１６２ａと、前記第２ドレイン電極１６２ｂを上から覆う。前記表示領域Ｄ１には、画素薄膜トランジスタと、画素電極１７０と、画素ストレージキャパシターＣｓｔとが位置する。前記画素薄膜トランジスタは、スイッチング（第３）領域Ａ３に位置し、第３ゲート電極１４８と、前記第１多結晶半導体パターン１１６と、前記第３ソース電極１６４ａと、前記第３ドレイン電極１６４ｂとで構成される。遮断配線１７３は、データ配線ＤＬと、前記第３ソース電極１６４ａとを上から覆う。画素電極１７０は、前記第３ドレイン電極１６４ｂと、前記第３ストレージ電極１６６とを上から覆う。前記画素ストレージキャパシターＣｓｔは、ストレージ（第４）領域Ａ４に位置し、並列に接続する第１ストレージキャパシターＣ１と第２ストレージキャパシターＣ２を含む。前記第１ストレージキャパシターＣ１は、第１ストレージ電極Ｓ１と第２ストレージ電極１５０とで構成され、前記ストレージキャパシターＣ２は、前記第２ストレージ電極１５０と第３ストレージ電極１６６とで構成される。前記第１ストレージ電極Ｓ１は、第４多結晶半導体パターン１１８と、前記第４多結晶半導体パターン１１８の上部に位置するストレージパターン１２４とを含む。前記第４多結晶半導体パターン１１８は、第３多結晶半導体パターン１１６と一体に構成され、前記第３ストレージ電極１６６は、前記第３ドレイン電極１６４ｂと一体に構成される。層間絶縁膜は、酸化シリコンＳｉＯ２で形成される第１膜１５２ａと、窒化シリコンＳｉＮｘで形成される第２膜１５２ｂを含む。前述した構成の中で、前記ｎ型及び前記ｐ型の駆動薄膜トランジスタ及び画素薄膜トランジスタの多結晶半導体パターンと、前記画素ストレージキャパシターＣｓｔの多結晶半導体パターン１１８と、この上部のストレージパターンは単一のマスク工程で構成される。そして、前記ｎ型及び前記ｐ型の駆動薄膜トランジスタ及び前記画素薄膜トランジスタのゲート電極を形成し、前記ｎ型の駆動薄膜トランジスタ及び前記画素薄膜トランジスタの多結晶半導体の表面に部分的にｎ＋イオンドーピングと、ｎ−イオンとドーピングを行い、ｐ型の駆動薄膜トランジスタの多結晶半導体パターン１１２にｐ＋イオンをドーピングし、画素ストレージキャパシターＣｓｔの前記第２ストレージ電極１５０を形成する工程は、２度のマスク工程で構成される。また駆動薄膜トランジスタ及び前記画素薄膜トランジスタのソース電極及びドレイン電極を形成した後、保護層の形成を省略し、画素電極１７０を形成する。この時、層間絶縁膜のため、窒化シリコンＳｉＮｘと酸化シリコンＳｉＯ２を積層し、窒化シリコンＳｉＮｘを上部に位置させて、前記画素電極１７０と接触させる。
【００２３】
本発明の実施の形態に係る駆動回路一体型の液晶表示装置用アレイ基板は、前述したマスク工程を含み、６マスク工程によって製作することができる。
【００２４】
図９Ａないし図９Ｎは、本発明の実施の形態に係る液晶表示装置用アレイ基板の非表示領域の製造工程を示した概略的な断面図であり、図１０Ａないし図１０Ｎは、本発明の実施の形態に係る液晶表示装置用アレイ基板の表示領域の製造工程を示した概略的な平面図であり、図１１Ａないし図１１Ｎは、各々図１０Ａないし図１０ＮのＸＩ−ＸＩ線に沿って切断した部分を示した断面図である。
【００２５】
以下、図９Ａないし図９Ｅと、図１０Ａないし図１０Ｅと、図１１Ａないし図１１Ｅは、第１マスク工程を示した図である。
【００２６】
図９Ａと図１０Ａと図１１Ａに示したように、基板１００を表示領域Ｄ１と非表示領域Ｄ２に定義して、前記表示領域Ｄ１には、多数の画素領域Ｐが定義され、前記画素領域Ｐには、スイッチング領域Ａ３とストレージ領域Ａ４が定義されている。また、前記非表示領域Ｄ２には、ｐ領域Ａ１と、ｎ領域Ａ２が定義されている。この時、ｐ領域Ａ１は、ｐ型の駆動薄膜トランジスタが形成される領域であり、ｎ領域Ａ２は、ｎ型の駆動薄膜トランジスタが形成される領域である。さらに、前記スイッチング領域Ａ３は、画素薄膜トランジスタが形成される領域であり、前記ストレージ領域Ａ４は、画素ストレージキャパシターが形成される領域である。前述したように、複数の領域Ａ１、Ａ２、Ａ３、Ａ４が定義された基板１００全面に、バッファ層１０２と多結晶シリコン層１０４と第１金属層１０６を積層して形成する。前記バッファ層１０２は、窒化シリコンＳｉＮｘと酸化シリコンＳｉＯ２を含む無機絶縁物質グループのうちから選択された１つまたは、１つ以上の物質を蒸着して形成する。前記多結晶シリコン層１０４は、不純物を含まない純粋非晶質シリコン（ａ−Ｓｉ：Ｈ）を蒸着した後、脱水素工程及び結晶化工程を行って形成する。前記第１金属層１０６は、タングステンＷ、モリブデンＭｏ、クロムＣｒ、モリブデンタングステンＭｏＷ等を含む導電性金属グループのうちから選択された１つを蒸着して形成する。前記第１金属層１０６が形成された基板１００全面に、フォトレジストを塗布して第１感光層１０８を形成する。前記第１感光層１０８と離れた上部に、透過部Ｍ１と遮断部Ｍ２と半透過部Ｍ３で構成されたマスクＭ（第１マスク）を位置させる。前記遮断部Ｍ２は、前記ストレージ領域Ａ４に対応するようにし、前記半透過部Ｍ３は、前記ｐ領域Ａ１と前記ｎ領域Ａ２と前記スイッチング領域Ａ３に対応するようにし、前記透過部Ｍ１は、その他の領域に対応するようにする。この時、前記マスクＭは、前記感光層１０８の位置によって強度の異なる光を照射して、部分的に感光層を露光し、特に、前記半透過部Ｍ３は、光の回折による光強度の減少を利用して下部の感光層が表面から一部だけ露光されるようにすることを特徴とする。
【００２７】
従って、図９Ｂと図１０Ｂと図１１Ｂに示したように、前記マスクＭの上部に光を照射した後、現像すると、前記ｐ領域Ａ１と前記ｎ領域Ａ２には、一部除去され最初より低くなった第１フォトレジストパターン１１０ａと第２フォトレジストパターン１１０ｂが形成され、前記第スイッチング領域Ａ３と前記ストレージ領域Ａ４には、段差を有する第３フォトレジストパターン（発明としては、第３及び第４フォトレジストパターンと言う。）１１０ｃが形成される。すなわち、前記スイッチング領域Ａ３と第ストレージ領域Ａ４にかけて第３フォトレジストパターン１１０ｃがパターニングされるが、前記マスクＭの半透過部Ｍ３（図１１Ａ）が位置した前記スイッチング領域Ａ３に対応する部分は、低い高さで形成される。前記第１ないし第３フォトレジストパターン１１０ａ、１１０ｂ、１１０ｃの周辺に露出された前記第１金属層１０６及びその下部の多結晶シリコン層１０４を除去する工程を行う。
【００２８】
図９Ｃと図１０Ｃと図１１Ｃに示したように、前記第１ないし第３フォトレジストパターン１１０ａ、１１０ｂ、１１０ｃの下部には、第１ないし第３金属パターン（発明としては、第１ないし第４金属パターンと言う。）１２０、１２２、１２４と、その下部には、第１ないし第４多結晶半導体層１１２、１１４、１１６、１１８が残る。この時、前記第３半導体層１１６及び第４半導体層１１８は、一体にパターン化される。前記第１ないし第３フォトレジストパターン１１０ａ、１１０ｂ、１１０ｃをアッシングする工程を行う。
【００２９】
図９Ｄと図１０Ｄと図１１Ｄに示したように、前記ｐ領域Ａ１と前記ｎ領域Ａ２とスイッチング領域Ａ３に対応する前記第１ないし第３フォトレジストパターン１１０ａ、１１０ｂ、１１０ｃの部分は、除去され、前記ストレージ領域Ａ４に対応する前記第３フォトレジストパターン１１０ｃの部分は残る。前記ｐ領域Ａ１とｎ領域Ａ２とスイッチング領域Ａ３に対応して露出された第１ないし第３金属パターン１２０、１２２、１２４を除去する工程を行う。この時、アッシングされた前記第３フォトレジストパターン１１０ｃを利用して行う。
【００３０】
図９Ｅと図１０Ｅと図１１Ｅに示したように、前記ｐ領域Ａ１と前記ｎ領域Ａ２と前記スイッチング領域Ａ３にそれぞれ対応する第１ないし第３半導体層１１２、１１４、１１６が露出される。前記ストレージ領域の第４多結晶半導体層１１８の上部には、前記第３多結晶半導体層１１６に対応する部分がエッチングされた第３金属パターン１２４（以下、ストレージパターンと称する。）が残る。
【００３１】
以上、前述した第１マスク工程によって、ｐ領域Ａ１とｎ領域Ａ２とスイッチング領域Ａ３に、第１ないし第３多結晶半導体層１１２、１１４、１１６が形成でき、前記ストレージ領域Ａ４に、前記第３多結晶半導体層１１６と一体に構成された第４多結晶半導体層１１８と、ストレージパターン１２４を積層して形成することができる。この時、前記ストレージパターン１２４と第４多結晶半導体層１１８は、第１ストレージ電極としての役割をする。前述した工程で、前記第４多結晶半導体層１１８にストレージパターン１２４を形成することによって、前記第４半導体層１１８を電極として使用するための別途の不純物イオンドーピング工程が省略できる。
【００３２】
以下、図９Ｆ及び図９Ｇと、図１０Ｆ及び図１０Ｇと、図１１Ｆ及び図１１Ｇは、第２マスク工程を示した図である。
【００３３】
図９Ｆと図１０Ｆと図１１Ｆに示したように、前記ストレージ領域Ａ４に、ストレージパターン１２４が形成された基板１００全面に、ゲート絶縁膜１２８と第２金属層１３０を積層し、前記第２金属層１３０上に、フォトレジストを塗布して第２感光層１３２を形成する。第２マスク工程によって、前記第２感光層１３２を露光して現像する工程を行う。
【００３４】
図９Ｇと図１０Ｇと図１１Ｇに示したように、ｐ領域Ａ１とｎ領域Ａ２に残された第１フォトレジストパターン１３４ａ及び第２フォトレジストパターン１３４ｂと、前記スイッチング領域Ａ３と前記ストレージ領域Ａ４に残された第３フォトレジストパターン１３４ｃの周辺に露出された第２金属層１３０（図９Ｆと図１１Ｆ）を除去する工程を行う。前記ｐ領域Ａ１の第１フォトレジストパターン１３４ａの下部には、第１ゲート電極１３６が形成され、前記ｎ領域Ａ２と前記スイッチング領域Ａ３及びストレージ領域Ａ４には、第１金属パターン１３８と第２金属パターン１４０が各々残される。この時、前記ｐ領域Ａ１の第１多結晶半導体層１１２には、第１チャンネル部Ｂ１と、第１ソース部Ｂ２と、第１ドレイン部Ｂ３とがある。前記第１ソース部Ｂ２と、第１ドレイン部Ｂ３の間に第１チャンネル部Ｂ１が位置する。前記第１チャンネル部Ｂ１は第１ゲート電極１３６に覆われ、前記第１ソース部Ｂ２と前記第２ドレイン部Ｂ３は、前記第１ゲート電極１３６に覆われない。前記第１ゲート電極１３６は前記第１チャンネル部Ｂ１に対応するように形成する。第１金属パターン１３８は、前記第２多結晶半導体パターン１１４を覆い、第２金属パターン１４０は、前記第３多結晶半導体パターン１１６と前記第４多結晶半導体パターン１１８を覆う。前述した工程で、前記第２金属パターン１４０の一側と他側に連結されたゲート配線ＧＬとストレージ配線ＳＬを形成する。前記第１ないし第３フォトレジストパターン１３４ａ、１３４ｂ、１３４ｃを除去する工程を行う。
【００３５】
図９Ｈと図１０Ｈと図１１Ｈは、ｐ領域の第１多結晶半導体層１１２に、ｐ＋イオンをドーピングする工程を示した図である。図９Ｈと図１０Ｈと図１１Ｈに示したように、前記ｐ領域Ａ１に、第１ゲート電極１３６が形成され、前記ｎ領域Ａ２に、第１金属パターン１３８が形成され、前記スイッチング領域Ａ３及びストレージ領域Ａ４に、前記第２金属パターン１４０が形成された基板１００全面に、ｐ＋イオンドーピング工程を行う。前記ゲート電極１３６と前記第１金属パターン１３８と前記第２金属パターン１４０はドーピングマスクとして役割をする。前記ｐ領域Ａ１の第１多結晶半導体層１１２の第１ソース部Ｂ２と、第１ドレイン部Ｂ３には、ｐ＋イオンドーピングされて、オーミック領域が形成される。
【００３６】
図９Ｉないし図９Ｋと、図１０Ｉないし図１０Ｋと、図１１Ｉないし図１１Ｋは、第３マスク工程を示した図である。
【００３７】
図９Ｉと図１０Ｉと図１１Ｉに示したように、第３感光層を形成し、第３マスク工程によってパターニングし、前記ｐ領域Ａ１には、第１多結晶半導体パターン１１２を覆う第１フォトレジストパターン１４２ａを、前記ｎ領域Ａ２には、第２フォトレジストパターン１４２ｂとその下部の第２ゲート電極１４６を、前記スイッチング領域Ａ３には、第３フォトレジストパターン１４２ｃとその下部の第３ゲート電極１４８を、前記ストレージ領域Ａ４には、第４フォトレジストパターン１４２ｄとその下部の第２ストレージ電極１５０を形成する。前記第４フォトレジストパターン１４２ｄはストレージ配線ＳＬの上部にも形成される。前記スイッチング領域Ａ３の第３ゲート電極１４８は、ゲート配線ＧＬから突出された形状であり、前記第２ストレージ電極１５０は、前記ストレージ配線ＳＬから突出延長された形状である。この時、前記ｎ領域Ａ２の第２多結晶半導体パターン１１４は、第２チャンネル部Ｃ１と、第２ソース部Ｃ２と、第２ドレイン部Ｃ３と、第１低濃度ドーピング部Ｃ４を持つ。前記第２ソース部Ｃ２と、第２ドレイン部Ｃ３の間に第２チャンネル部Ｃ１が位置する。前記第１低濃度ドーピング部Ｃ４は、前記第２チャンネル部Ｃ１と前記第２ソース部Ｃ２の間、前記第２チャンネル部Ｃ１と前記第２ドレイン部Ｃ３の間に位置する。前記第２ゲート電極１４６は、前記第２チャンネル部Ｃ１と前記第１低濃度ドーピング部Ｃ４とに対応するように形成され、前記第２チャンネル部Ｃ１と前記第１低濃度ドーピング部Ｃ４とは前記第２ゲート電極１４６に覆われ、前記第２ソース部Ｃ２と前記第２ドレイン部Ｃ３とは前記第２ゲート電極１４６に覆わない。前記スイッチング領域Ａ３の第３多結晶半導体パターン１１６は、第３チャンネル部Ｄ１と、第３ソース部Ｄ２と、第３ドレイン部Ｄ３と、第２低濃度ドーピング部Ｄ４を持つ。前記第３ソース部Ｄ２と、第３ドレイン部Ｄ３の間に第３チャンネル部Ｄ１が位置する。前記第２低濃度ドーピング部Ｄ４は、前記第３チャンネル部Ｄ１と前記第３ソース部Ｄ２の間、前記第３チャンネル部Ｄ１と前記第３ドレイン部Ｄ３の間に位置する。前記第３ゲート電極１４８は、前記第３チャンネル部Ｄ１と前記第２低濃度ドーピング部Ｄ４とに対応するように形成され、前記第３チャンネル部Ｄ１と前記第２低濃度ドーピング部Ｄ４とは前記第３ゲート電極１４８に覆われ、前記第３ソース部Ｄ２と前記第３ドレイン部Ｄ３とは前記第３ゲート電極１４８に覆わない。前記第１ないし第４フォトレジストパターン１４２ａ、１４２ｂ、１４２ｃ、１４２ｄをそのまま置いた状態で、基板１００全面に、ｎ＋イオンドーピング工程を行う。前記第２フォトレジストパターン１４２ｂと第３フォトレジストパターン１４２ｃによって遮れない第２多結晶半導体層１１４及び第３多結晶半導体層１１６の第２ソース部Ｃ２及び第２ドレイン部Ｃ３と、第３ソース部Ｄ２及び第３ドレイン部Ｄ３とがｎ＋イオンドーピングされて、オーミック領域が形成される。この時、前記ストレージパターン１２４の周辺に露出された前記第４多結晶半導体パターン１１８の表面にも、ｎ＋イオンがドーピングされる。これに関連して、図１０Ｉを見ると、第４多結晶半導体パターン１１８の一部はストレージパターン１２４と第２ストレージ電極１５０によって覆われない。特に、図１１Ｃ乃至１１Ｅに示すアッシングとエッチング工程によってストレージパターン１２４の外郭部は除去され、第４多結晶半導体パターン１１８の外郭部はストレージパターン１２４によって覆われない。この第４多結晶半導体パターン１１８の外郭部の一部は第２ストレージ電極１５０によっても覆われない。したがって、第４多結晶半導体パターン１１８の一部はｎ＋イオンによってドーピングされる。
【００３８】
図９Ｊ及び図９Ｋと、図１０Ｊ及び図１０Ｋと、図１１Ｊ及び図１１Ｋは、ｎ領域とスイッチング領域に低濃度ドーピングする工程である。
【００３９】
図９Ｊと図１０Ｊと図１１Ｊに示したように、前記第１ないし第４フォトレジストパターン１４２ａ、１４２ｂ、１４２ｃ、１４２ｄをアッシング（ａｓｈｉｎｇ）した結果を示した図である。前記各領域（Ａ１、Ａ２、Ａ３、Ａ４）に残された第１ないし第４フォトレジストパターン１４２ａ、１４２ｂ、１４２ｃ、１４２ｄをアッシング（ａｓｈｉｎｇ）する工程を行う。前記アッシング工程は、乾式エッチング工程と類似であり、前記第１ないし第４フォトレジストパターン１４２ａ、１４２ｂ、１４２ｃ、１４２ｄを完全に除去する目的よりは、周辺の一部だけを除去して下部金属層の一部を露出するためである。本工程では、前記第２フォトレジストパターン１４２ｂと第３フォトレジストパターン１４２ｃの末端が、それぞれ前記第２チャンネル部Ｃ１と前記第３チャンネル部Ｄ１の末端と一致するように行う。したがって、前記第１低濃度ドーピング部Ｃ４と第２低濃度ドーピング部Ｄ４にそれぞれ対応する前記第２ゲート電極１４６と前記第３ゲート電極１４８が露出される。この時、前記第１と第４フォトレジストパターン１４２ａ、１４２ｄの側面の一部も除去される。前記第１フォトレジストパターン１４２ａは、前記第１ゲート電極１３６を覆ったままである。前記第２ストレージ電極１５０及びゲート配線ＧＬとストレージ配線ＳＬの周辺も一部露出される。以後、前記第２ゲート電極１４６と、第３ゲート電極１４８と、第２ストレージ電極１５０と、ゲート配線ＧＬと、ストレージ配線ＳＬの露出された部分を除去する工程を行う。この工程によって、除去された第２ゲート電極１４６と第３ゲート電極１４８の各々は前記第２チャンネル部Ｃ１と前記第３チャンネル部Ｄ１に対応する。
【００４０】
図９Ｋと図１０Ｋと図１１Ｋは、低濃度ドーピング領域を形成するためのｎ−イオンをドーピングする工程を示した図である。図９Ｋと図１０Ｋと図１１Ｋに示したように、前述した工程で、アッシングされた前記第１ないし第４フォトレジストパターン１４２ａ、１４２ｂ、１４２ｃ、１４２ｄが残ったままｎ−イオンをドーピングする工程を行う。したがって、前記第１低濃度領域と第２低濃度領域はｎ−イオンによって、ドーピングされる。ｎ−イオンのドーピングの濃度は、ｎ＋イオンとｐ＋イオンのドーピングの濃度より低い。したがって、前記第２ソース部Ｃ２及び第２ドレイン部Ｃ３と、前記第３ソース部Ｄ２及び第３ドレイン部Ｄ３は、ｎ−イオンの影響を受けない。そして、第２、第３チャンネル部Ｃ１、Ｄ１は、ドーピングされない。前記低濃度領域を形成する理由は、チャンネル（アクティブ領域）に近接した領域で、熱電子效果によって発生する漏洩電流特性を最小化するためである。ｎ−ドーピング工程後、第１ないし第４フォトレジストパターン１４２ａ、１４２ｂ、１４２ｃ、１４２ｄを除去する工程を行う。
【００４１】
以上、前述した第２及び第３マスク工程によって、前記第１多結晶半導体層１１２の上部に第１ゲート電極１３６を形成して、前記第１ソース部Ｂ２と前記第２ドレイン部Ｂ３にｐ＋イオンをドーピングし、前記第１低濃度ドーピング領域Ｃ４と第２低濃度ドーピング領域Ｄ４にｎ−イオンをドーピングして、第２ゲート電極１４６及び第３ゲート電極１４８を形成する。また、前記ストレージ領域Ａ４には、第２ストレージ電極１５０を形成する工程を行う。
【００４２】
図９Ｌと図１０Ｌと図１１Ｌは、第４マスク工程を示した図である。図９Ｌと図１０Ｌと図１１Ｌに示したように、基板１００全面に、酸化シリコンＳｉＯ２を蒸着して第１膜１５２ａを形成し、窒化シリコンＳｉＮｘを蒸着して第２膜１５２ｂを形成する。前記第１膜１５２ａと第２膜１５２ｂは層間絶縁膜１５２を構成する。前記窒化シリコンＳｉＮｘの第２膜１５２ｂは、前記第１膜１５２ａより、以後の工程で形成される画素電極との界面特性が良い。前記層間絶縁膜１５２が形成された基板１００全面に、フォトレジストを塗布した後、第４マスク工程によってパターニングし、前記第１ないし第３多結晶半導体層１１２、１１４、１１６の各々のソース部とドレイン部を露出する第１ないし第６コンタクトホール１５４ａ、１５４ｂ、１５６ａ、１５６ｂ、１５８ａ、１５８ｂを形成する。詳しくは、前記第１ソース部及び前記第１ドレイン部（図９ＨのＢ２、Ｂ３）を各々露出する第１、第２コンタクトホール１５４ａ、１５４ｂと、前記第２ソース部及び前記第２ドレイン部（図９ＪのＣ２、Ｃ３）を各々露出する第３、第４コンタクトホール１５６ａ、１５６ｂと、前記第３ソース部及び前記第３ドレイン部（図１１ＪのＤ２、Ｄ３）を各々露出する第５、第６コンタクトホール１５８ａ、１５８ｂとを形成する。前記層間絶縁膜１５２が形成された基板１００を熱処理する工程を行う。熱処理工程で、前記ストレージパターン１２４の周辺に露出された前記第４多結晶半導体パターン１１８の一部にドーピングされたイオン（ｎ＋イオン）が、前記ストレージパターン１２４の下部に拡散される現象が起こる。このことによって、前記ストレージパターン１２４とその下部の第４多結晶半導体パターン１１８は、オーミックコンタクトを構成して相互に信号が流れるようになる。さらに、前述した工程で形成された前記第６コンタクトホール１５８ｂは、前記第３多結晶半導体層１１６の代わりに、前記ストレージパターン１２４の周辺に露出された第４多結晶半導体層１１８または、前記ストレージパターン１２４を露出することもできる。これが可能な理由は、前記第４多結晶半導体パターン１１８がオーミックコンタクトの特性を持ち、前記第３多結晶半導体パターン１１６と第４多結晶半導体層１１８が一体に形成され同じ信号が流れる構造で形成されたためである。
【００４３】
図９Ｍと図１０Ｍと図１１Ｍは、第５マスク工程を示した図である。図９Ｍと図１０Ｍと図１１Ｍに示したように、層間絶縁膜１５２全面に、前述した導電性金属物質グループのうちから選択された１つ以上の金属物質である第３金属層を蒸着してパターニングする。この時、第１ないし第６コンタクトホール１５４ａ、１５４ｂ、１５６ａ、１５６ｂ、１５８ａ、１５８ｂを利用して、前記第１乃至第３ソース部及びドレイン部に各々接触する第１乃至第３ソース電極及びドレイン電極１６０ａ、１６０ｂ、１６２ａ、１６２ｂ、１６４ａ、１６４ｂを形成する。さらに、スイッチング領域Ａ３の第３ソース電極１６４ａと接続されるデータ配線ＤＬも形成する。この時、前記第３ドレイン電極１６４ｂは、前記ストレージ領域Ａ４に拡張され、拡張された領域は、第３ストレージ電極１６６として使用される。
【００４４】
図９Ｎと図１０Ｎと図１１Ｎは、第６マスク工程を示した図である。図９Ｎと図１０Ｎと図１１Ｎに示したように、前記第１ないし第３ソース電極１６０ａ、１６２ａ、１６４ａ及び第１ないし第３ドレイン電極１６０ｂ、１６２ｂ、１６４ｂと第３ストレージ電極１６６が形成された基板１００全面に、インジウム−スズ−オキサイドＩＴＯとインジウム−ジンク−オキサイドＩＺＯを含む透明な物質グループのうちから選択された１つまたは、１つ以上を蒸着して、第６マスク工程によってパターニングし、前記露出された第３ドレイン電極１６４ｂまたは、第３ストレージ電極１６６と接触しながら前記画素領域Ｐ全面に位置するように画素電極１７０を形成する。画素電極１７０は，層間絶縁膜１５２と接触する。前記画素電極１７０は、前記第３ドレイン電極１６４ｂと第３ストレージ電極１６６を覆う。遮断パターン１７２と遮断配線１７３は、画素電極１７０と同時に形成される。前記遮断パターン１７２は、前記第１ソースおよび第１ドレイン電極１６０ａ、１６０ｂと、前記第２ソースおよび第２ドレイン電極１６２ａ、１６２ｂを覆い、前記遮断配線１７３は、データ配線ＤＬと前記第３ソース電極１６４ａを覆う。透明導電性物質をパターニングするエッチング液は、その下部の金属パターンと反応して、ガルバニック（ｇａｌｖａｎｉｃ）現象を起こして、下部の金属パターンに損害を与えることが出来る。この事を防止するために、画素電極１７０と、遮断パターン１７２と、遮断配線１７３とは、下部の金属パターン１６０ａ、１６０ｂ、１６２ａ、１６２ｂ、１６４ａ、１６４ｂ、１６６、ＤＬを全て覆う。
【００４５】
前述したような６マスク工程によって、本発明による駆動回路一体型の液晶表示装置用アレイ基板を製作ができる。
【００４６】
一方、図に示さないが、各画素領域に対応するカラーフィルターと、データ配線、ゲート配線及び薄膜トランジスタに対応するブラックマトリックスと、画素電極に対応する共通電極とを含み、アレイ基板と向かい合っているカラーフィルター基板を形成できる。アレイ基板とカラーフィルター基板を合着し、２つの基板の間に液晶を注入して、液晶表示装置を製造できる。
【図面の簡単な説明】
【００４７】
【図１】従来の液晶表示装置を概略的に示した図である。
【図２】従来の液晶表示装置の表示領域を示した概略的な平面図である。
【図３Ａ】従来の液晶表示装置用アレイ基板を示した概略的な断面図である。
【図３Ｂ】図２のＩＩＩ−ＩＩＩ線に沿って切断した断面図である。
【図４Ａ】従来の液晶表示装置用アレイ基板の非表示領域の第１マスク工程を示した断面図である。
【図４Ｂ】従来の液晶表示装置用アレイ基板の非表示領域の第２マスク工程を示した断面図である。
【図４Ｃ】従来の液晶表示装置用アレイ基板の非表示領域の第３マスク工程を示した断面図である。
【図４Ｄ】従来の液晶表示装置用アレイ基板の非表示領域の第４マスク工程を示した断面図である。
【図４Ｅ】従来の液晶表示装置用アレイ基板の非表示領域の第５マスク工程を示した断面図である。
【図４Ｆ】従来の液晶表示装置用アレイ基板の非表示領域の第６マスク工程を示した断面図である。
【図４Ｇ】従来の液晶表示装置用アレイ基板の非表示領域の第７マスク工程を示した断面図である。
【図４Ｈ】従来の液晶表示装置用アレイ基板の非表示領域の第８マスク工程を示した断面図である。
【図４Ｉ】従来の液晶表示装置用アレイ基板の非表示領域の第９マスク工程を示した断面図である。
【図５Ａ】従来の液晶表示装置用アレイ基板の表示領域の第１マスク工程を示した平面図である。
【図５Ｂ】従来の液晶表示装置用アレイ基板の表示領域の第２マスク工程を示した平面図である。
【図５Ｃ】従来の液晶表示装置用アレイ基板の表示領域の第３マスク工程を示した平面図である。
【図５Ｄ】従来の液晶表示装置用アレイ基板の表示領域の第４マスク工程を示した平面図である。
【図５Ｅ】従来の液晶表示装置用アレイ基板の表示領域の第５マスク工程を示した平面図である。
【図５Ｆ】従来の液晶表示装置用アレイ基板の表示領域の第６マスク工程を示した平面図である。
【図５Ｇ】従来の液晶表示装置用アレイ基板の表示領域の第７マスク工程を示した平面図である。
【図５Ｈ】従来の液晶表示装置用アレイ基板の表示領域の第８マスク工程を示した平面図である。
【図５Ｉ】従来の液晶表示装置用アレイ基板の表示領域の第９マスク工程を示した平面図である。
【図６Ａ】図５ＡのＶＩ−ＶＩ線に沿って切断した部分の断面図である。
【図６Ｂ】図５ＢのＶＩ−ＶＩ線に沿って切断した部分の断面図である。
【図６Ｃ】図５ＣのＶＩ−ＶＩ線に沿って切断した部分の断面図である。
【図６Ｄ】図５ＤのＶＩ−ＶＩ線に沿って切断した部分の断面図である。
【図６Ｅ】図５ＥのＶＩ−ＶＩ線に沿って切断した部分の断面図である。
【図６Ｆ】図５ＦのＶＩ−ＶＩ線に沿って切断した部分の断面図である。
【図６Ｇ】図５ＧのＶＩ−ＶＩ線に沿って切断した部分の断面図である。
【図６Ｈ】図５ＨのＶＩ−ＶＩ線に沿って切断した部分の断面図である。
【図６Ｉ】図５ＩのＶＩ−ＶＩ線に沿って切断した部分の断面図である。
【図７】本発明の実施の形態に係る液晶表示装置用アレイ基板の表示領域を概略的に示した平面図である。
【図８Ａ】本発明の実施の形態に係るスイッチング素子と駆動回路部が１つの基板に形成される液晶表示装置用アレイ基板を示した概略的な断面図である。
【図８Ｂ】図７のＶＩＩＩ−ＶＩＩＩ線に沿って切断した部分の概略的な断面図である。
【図９Ａ】本発明の実施の形態に係る液晶表示装置用アレイ基板の非表示領域の第１マスク工程を示した断面図である。
【図９Ｂ】本発明の実施の形態に係る液晶表示装置用アレイ基板の非表示領域の第１マスク工程を示した断面図である。
【図９Ｃ】本発明の実施の形態に係る液晶表示装置用アレイ基板の非表示領域の第１マスク工程を示した断面図である。
【図９Ｄ】本発明の実施の形態に係る液晶表示装置用アレイ基板の非表示領域の第１マスク工程を示した断面図である。
【図９Ｅ】本発明の実施の形態に係る液晶表示装置用アレイ基板の非表示領域の第１マスク工程を示した断面図である。
【図９Ｆ】本発明の実施の形態に係る液晶表示装置用アレイ基板の非表示領域の第２マスク工程を示した断面図である。
【図９Ｇ】本発明の実施の形態に係る液晶表示装置用アレイ基板の非表示領域の第２マスク工程を示した断面図である。
【図９Ｈ】本発明の実施の形態に係る液晶表示装置用アレイ基板の非表示領域でｐ＋イオンをドーピングする工程を示した断面図である。
【図９Ｉ】本発明の実施の形態に係る液晶表示装置用アレイ基板の非表示領域の第３マスク工程を示した断面図である。
【図９Ｊ】本発明の実施の形態に係る液晶表示装置用アレイ基板の非表示領域の第３マスク工程を示した断面図である。
【図９Ｋ】本発明の実施の形態に係る液晶表示装置用アレイ基板の非表示領域の第３マスク工程を示した断面図である。
【図９Ｌ】本発明の実施の形態に係る液晶表示装置用アレイ基板の非表示領域の第４マスク工程を示した断面図である。
【図９Ｍ】本発明の実施の形態に係る液晶表示装置用アレイ基板の非表示領域の第５マスク工程を示した断面図である。
【図９Ｎ】本発明の実施の形態に係る液晶表示装置用アレイ基板の非表示領域の第６マスク工程を示した断面図である。
【図１０Ａ】本発明の実施の形態に係る液晶表示装置用アレイ基板の表示領域の第１マスク工程を示した断面図である。
【図１０Ｂ】本発明の実施の形態に係る液晶表示装置用アレイ基板の表示領域の第１マスク工程を示した断面図である。
【図１０Ｃ】本発明の実施の形態に係る液晶表示装置用アレイ基板の表示領域の第１マスク工程を示した断面図である。
【図１０Ｄ】本発明の実施の形態に係る液晶表示装置用アレイ基板の表示領域の第１マスク工程を示した断面図である。
【図１０Ｅ】本発明の実施の形態に係る液晶表示装置用アレイ基板の表示領域の第１マスク工程を示した断面図である。
【図１０Ｆ】本発明の実施の形態に係る液晶表示装置用アレイ基板の表示領域の第２マスク工程を示した断面図である。
【図１０Ｇ】本発明の実施の形態に係る液晶表示装置用アレイ基板の表示領域の第２マスク工程を示した断面図である。
【図１０Ｈ】本発明の実施の形態に係る液晶表示装置用アレイ基板の表示領域でｐ＋イオンをドーピングする工程を示した断面図である。
【図１０Ｉ】本発明の実施の形態に係る液晶表示装置用アレイ基板の表示領域の第３マスク工程を示した断面図である。
【図１０Ｊ】本発明の実施の形態に係る液晶表示装置用アレイ基板の表示領域の第３マスク工程を示した断面図である。
【図１０Ｋ】本発明の実施の形態に係る液晶表示装置用アレイ基板の表示領域の第３マスク工程を示した断面図である。
【図１０Ｌ】本発明の実施の形態に係る液晶表示装置用アレイ基板の表示領域の第４マスク工程を示した断面図である。
【図１０Ｍ】本発明の実施の形態に係る液晶表示装置用アレイ基板の表示領域の第５マスク工程を示した断面図である。
【図１０Ｎ】本発明の実施の形態に係る液晶表示装置用アレイ基板の表示領域の第６マスク工程を示した断面図である。
【図１１Ａ】図１０ＡのＸＩ−ＸＩ線に沿って切断した部分を示した断面図である。
【図１１Ｂ】図１０ＢのＸＩ−ＸＩ線に沿って切断した部分を示した断面図である。
【図１１Ｃ】図１０ＣのＸＩ−ＸＩ線に沿って切断した部分を示した断面図である。
【図１１Ｄ】図１０ＤのＸＩ−ＸＩ線に沿って切断した部分を示した断面図である。
【図１１Ｅ】図１０ＥのＸＩ−ＸＩ線に沿って切断した部分を示した断面図である。
【図１１Ｆ】図１０ＦのＸＩ−ＸＩ線に沿って切断した部分を示した断面図である。
【図１１Ｇ】図１０ＧのＸＩ−ＸＩ線に沿って切断した部分を示した断面図である。
【図１１Ｈ】図１０ＨのＸＩ−ＸＩ線に沿って切断した部分を示した断面図である。
【図１１Ｉ】図１０ＩのＸＩ−ＸＩ線に沿って切断した部分を示した断面図である。
【図１１Ｊ】図１０ＪのＸＩ−ＸＩ線に沿って切断した部分を示した断面図である。
【図１１Ｋ】図１０ＫのＸＩ−ＸＩ線に沿って切断した部分を示した断面図である。
【図１１Ｌ】図１０ＬのＸＩ−ＸＩ線に沿って切断した部分を示した断面図である。
【図１１Ｍ】図１０ＭのＸＩ−ＸＩ線に沿って切断した部分を示した断面図である。
【図１１Ｎ】図１０ＮのＸＩ−ＸＩ線に沿って切断した部分を示した断面図である。
【符号の説明】
【００４８】
１００  液晶表示装置用アレイ基板、１１２  第１多結晶半導体層、１１４  第２多結晶半導体層、１１６  第３多結晶半導体層、１１８  第４多結晶半導体層、１２４  ストレージパターン、１２８  ゲート絶縁膜、１５０  第２ストレージ電極、１５２  層間絶縁膜、１６４ａ  第３ソース電極、１６４ｂ  第３ドレイン電極、１６６  第３ストレージ電極、１７０  画素電極、１７２  遮断パターン、１７３  遮断配線、ＧＬ  ゲート配線、ＤＬ  データ配線、ＳＬ  ストレージ配線、Ｐ  画素領域。
【図１】
0004580368.tif 000002
【図２】
0004580368.tif 000003
【図３Ａ】
0004580368.tif 000004
【図３Ｂ】
0004580368.tif 000005
【図４Ａ】
0004580368.tif 000006
【図４Ｂ】
0004580368.tif 000007
【図４Ｃ】
0004580368.tif 000008
【図４Ｄ】
0004580368.tif 000009
【図４Ｅ】
0004580368.tif 000010
【図４Ｆ】
0004580368.tif 000011
【図４Ｇ】
0004580368.tif 000012
【図４Ｈ】
0004580368.tif 000013
【図４Ｉ】
0004580368.tif 000014
【図５Ａ】
0004580368.tif 000015
【図５Ｂ】
0004580368.tif 000016
【図５Ｃ】
0004580368.tif 000017
【図５Ｄ】
0004580368.tif 000018
【図５Ｅ】
0004580368.tif 000019
【図５Ｆ】
0004580368.tif 000020
【図５Ｇ】
0004580368.tif 000021
【図５Ｈ】
0004580368.tif 000022
【図５Ｉ】
0004580368.tif 000023
【図６Ａ】
0004580368.tif 000024
【図６Ｂ】
0004580368.tif 000025
【図６Ｃ】
0004580368.tif 000026
【図６Ｄ】
0004580368.tif 000027
【図６Ｅ】
0004580368.tif 000028
【図６Ｆ】
0004580368.tif 000029
【図６Ｇ】
0004580368.tif 000030
【図６Ｈ】
0004580368.tif 000031
【図６Ｉ】
0004580368.tif 000032
【図７】
0004580368.tif 000033
【図８Ａ】
0004580368.tif 000034
【図８Ｂ】
0004580368.tif 000035
【図９Ａ】
0004580368.tif 000036
【図９Ｂ】
0004580368.tif 000037
【図９Ｃ】
0004580368.tif 000038
【図９Ｄ】
0004580368.tif 000039
【図９Ｅ】
0004580368.tif 000040
【図９Ｆ】
0004580368.tif 000041
【図９Ｇ】
0004580368.tif 000042
【図９Ｈ】
0004580368.tif 000043
【図９Ｉ】
0004580368.tif 000044
【図９Ｊ】
0004580368.tif 000045
【図９Ｋ】
0004580368.tif 000046
【図９Ｌ】
0004580368.tif 000047
【図９Ｍ】
0004580368.tif 000048
【図９Ｎ】
0004580368.tif 000049
【図１０Ａ】
0004580368.tif 000050
【図１０Ｂ】
0004580368.tif 000051
【図１０Ｃ】
0004580368.tif 000052
【図１０Ｄ】
0004580368.tif 000053
【図１０Ｅ】
0004580368.tif 000054
【図１０Ｆ】
0004580368.tif 000055
【図１０Ｇ】
0004580368.tif 000056
【図１０Ｈ】
0004580368.tif 000057
【図１０Ｉ】
0004580368.tif 000058
【図１０Ｊ】
0004580368.tif 000059
【図１０Ｋ】
0004580368.tif 000060
【図１０Ｌ】
0004580368.tif 000061
【図１０Ｍ】
0004580368.tif 000062
【図１０Ｎ】
0004580368.tif 000063
【図１１Ａ】
0004580368.tif 000064
【図１１Ｂ】
0004580368.tif 000065
【図１１Ｃ】
0004580368.tif 000066
【図１１Ｄ】
0004580368.tif 000067
【図１１Ｅ】
0004580368.tif 000068
【図１１Ｆ】
0004580368.tif 000069
【図１１Ｇ】
0004580368.tif 000070
【図１１Ｈ】
0004580368.tif 000071
【図１１Ｉ】
0004580368.tif 000072
【図１１Ｊ】
0004580368.tif 000073
【図１１Ｋ】
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【図１１Ｌ】
0004580368.tif 000075
【図１１Ｍ】
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【図１１Ｎ】
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