(57)【特許請求の範囲】
【請求項１】
第１の入力データを第１の誤り訂正符号化アルゴリズムに従って誤り訂正符号化する第１の誤り訂正符号化処理と、第２の入力データを前記第１の誤り訂正符号化アルゴリズムと異なる第２の誤り訂正符号化アルゴリズムに従って誤り訂正符号化する第３の誤り訂正符号化処理とのいずれかを行う第１の符号化手段と、
所定の規則に従って前記第１の入力データを並べ替える並べ替え手段と、
前記並べ替え手段によって並び替えられた前記第１の入力データを前記第２の誤り訂正符号化アルゴリズムに従って誤り訂正符号化する第２の誤り訂正符号化処理を行う第２の符号化手段とを有し、
前記第２の符号化手段が前記第２の誤り訂正符号化処理を行っている期間に、前記第１の符号化手段が前記第３の誤り訂正符号化処理を行うように前記第１の符号化手段を制御することを特徴とする符号化装置。
【請求項２】
前記第１の誤り訂正符号化アルゴリズムは、非再帰的な畳み込み符号化を行う誤り訂正符号化アルゴリズムであることを特徴とする請求項１に記載の符号化装置。
【請求項３】
前記第２の誤り訂正符号化アルゴリズムは、再帰的な畳み込み符号化を行う誤り訂正符号化アルゴリズムであることを特徴とする請求項１または２に記載の符号化装置。
【請求項４】
前記第１の符号化手段は、前記第１の誤り訂正符号化処理を行う場合における拘束長を、前記第３の誤り訂正符号化処理を行う場合における拘束長よりも長くすることを特徴とする請求項１から３のいずれか１項に記載の符号化装置。
【請求項５】
請求項１から４のいずれか１項に記載された符号化装置と、
前記符号化装置から出力されたデータを無線により送信する無線送信手段とを有することを特徴とする無線通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の誤り訂正符号化アルゴリズムを用いることができる符号化装置および無線通信装置に関する。
【０００２】
【従来の技術】
伝送路上のディジタル情報を受信した場合、或いは、フロッピーディスク、コンパクトディスク、磁気テープ等の記録媒体からディジタル情報を再生した場合、そのディジタル情報に誤りが生ずることがある。
【０００３】
このようなディジタル情報の誤りを防止する手法の一つに、誤り訂正技術がある。誤り訂正技術とは、伝送或いは記録するディジタル情報に対して冗長性のある符号化を施し、ディジタル情報に誤りが生じた場合であっても正しい情報の復元を可能にする技術である。
【０００４】
【発明が解決しようとする課題】
通常、誤り訂正技術を実現するアルゴリズムは複数種類あり、それらはディジタル情報の種類やその誤り特性、伝送路の種類やその誤り特性、記録媒体の種類やその誤り特性等に応じて選択されている。そのため、複数の誤り訂正符号化アルゴリズムを選択的に使用するシステムを構築する場合、各アルゴリズムに対応する符号化回路や復号回路を個別に用意しなければならず、その結果、システム全体の回路規模を増大させ、コストを増加させてしまう問題がある。
【０００５】
また、複数の誤り訂正符号化アルゴリズムを用いて複数種類のディジタル情報を誤り訂正符号化するシステムでは、各ディジタル情報をこれに対応するアルゴリズムを用いて順次符号化していかなければならず、高速化が難しいという問題もある。誤り訂正復号する場合においても同様に、誤り訂正符号化されたディジタル情報の夫々をこれらに対応する誤り訂正復号アルゴリズムを用いて順次復号していかなければならず、高速化が難しい。
【０００６】
以上の背景から本発明は、複数の誤り訂正符号化アルゴリズムを簡単、かつ、低コストな回路構成で実現する符号化装置および無線通信装置を提供することを目的とする。また、複数の誤り訂正復号アルゴリズムを簡単、かつ、低コストな回路構成で実現する復号装置および無線通信装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係る符号化装置は、例えば、第１の入力データを第１の誤り訂正符号化アルゴリズムに従って誤り訂正符号化する第１の誤り訂正符号化処理と、第２の入力データを前記第１の誤り訂正符号化アルゴリズムと異なる第２の誤り訂正符号化アルゴリズムに従って誤り訂正符号化する第３の誤り訂正符号化処理とのいずれかを行う第１の符号化手段と、所定の規則に従って前記第１の入力データを並べ替える並べ替え手段と、前記並べ替え手段によって並び替えられた前記第１の入力データを前記第２の誤り訂正符号化アルゴリズムに従って誤り訂正符号化する第２の誤り訂正符号化処理を行う第２の符号化手段とを有し、前記第２の符号化手段が前記第２の誤り訂正符号化処理を行っている期間に、前記第１の符号化手段が前記第３の誤り訂正符号化処理を行うように前記第１の符号化手段を制御することを特徴とする。
本発明に係る無線通信装置は、例えば、上記符号化装置と、上記符号化装置から出力されたデータを無線により送信する無線送信手段とを有することを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明の実施例について図面を用いて詳細に説明する。
【００２１】
（第１の実施例）
図１は複数の誤り訂正符号化アルゴリズムと複数の誤り訂正復号アルゴリズムとを選択的に使用する本実施例の無線通信システムの一例を示す図である。
【００２２】
図１において、１０１は無線基地局、１０２は移動端末Ａ、１０３は移動端末Ｂである。
【００２３】
無線基地局１０１、移動端末Ａ１０２、移動端末Ｂ１０３のそれぞれは共通の無線インタフェース２１２を有しており、各無線インタフェース２１２は符号分割多重接続（Code Division Multiple Access：以下、ＣＤＭＡ）方式による無線通信を行うことができる。
【００２４】
ＣＤＭＡ方式とは、移動通信システムに用いられる無線通信方式の一つであり、秘話性、耐干渉性に優れ、従来の方式に比べてユーザ容量の増大、通話品質の向上を実現できる。ＣＤＭＡ方式において送信側は、同一搬送周波数の変調波を、各回線毎に割り当てた固有の拡散符号を用いてスペクトラム拡散変調する。一方、受信側は、各々の符号同期をとることによって回線を識別し、多元接続を実現する。
【００２５】
ＣＤＭＡ方式には、複数種類の機能チャネルが存在し、夫々伝送するディジタル情報の種類や伝送するディジタル情報のもつ機能が異なる。機能チャネルには、ユーザパケットチャネル（以下、ＵＰＣＨ）、通信チャネル（以下、ＴＣＨ）、制御チャネル（以下、ＣＣＨ）等があり、それらは時分割に無線伝送される。
【００２６】
ＵＰＣＨとは、ユーザによって定義された制御情報やユーザ情報を送信するために使用される機能チャネルである。ＴＣＨとは、音声情報、画像情報等のリアルタイム性のあるユーザ情報、テキスト情報、各種のプログラム情報を送信するために使用される機能チャネルである。又、ＣＣＨとは、制御情報の送受信を行なうための機能チャネルであり、報知チャネル（以下、ＢＣＣＨ）、共通制御チャネル（以下、ＣＣＣＨ）、付随情報チャネル（以下、ＡＣＣＨ）から構成される。
【００２７】
ＢＣＣＨとは、無線基地局１０１から移動端末Ａ１０２，Ｂ１０３にチャネル構造情報、システム情報等の制御情報を報知するための下り方向のチャネルである。又、ＣＣＣＨとは、無線基地局１０１と移動端末Ａ１０２（或いはＢ１０３）との間のリンクチャネル確立処理において、接続に必要な制御情報を送受信を行なうためのチャネルである。
【００２８】
ＣＣＣＨは更に、ページングチャネル（以下、ＰＣＨ）と個別セル用チャネル（以下、ＳＣＣＨ）から構成される。ＰＣＨとは、基地局が呼び出しエリアにいる複数の移動端末に対し、同一の情報を一斉に転送するためのチャネルである。又、ＳＣＣＨとは、呼び出し対象の移動端末との呼接続に必要な情報を転送するためのチャネルである。
【００２９】
ＡＣＣＨとは、ＴＣＨに付随した双方向のチャネルであり、呼接続に必要な制御情報、ハンドオフ制御に必要な制御情報、ユーザパケットデータの伝送を行なう。尚、ＡＣＣＨは、低速付随制御チャネル（以下、ＳＡＣＣＨ）、高速付随制御チャネル（以下、ＦＡＣＣＨ）から構成される。
【００３０】
上述の機能チャネルにより伝送される各種のディジタル情報は、ＣＲＣビットが付加された後、機能チャネル毎に異なる誤り訂正符号化アルゴリズムを用いて符号化され、１つ以上の無線フレームにフレーム化された後、時分割に無線伝送される。この符号化アルゴリズムには、後述する畳み込み符号化アルゴリズムやターボ符号化アルゴリズムがあり、特に、ＡＣＣＨによって伝送されるディジタル情報は畳み込み符号化され、ＴＣＨによって伝送されるディジタル情報はターボ符号化される。
【００３１】
次に、図２を用いて移動端末Ａ１０２，Ｂ１０３の構成の一例を説明する。ここで、移動端末Ａ１０２，Ｂ１０３は、例えば携帯電話、モバイルコンピュータ等の携帯型情報端末である。
【００３２】
２０１はマイクロフォンであり、外部の音声を入力し、所定フォーマットの音声情報を生成する。２０２は撮像部であり、被写体の光学像から所定フォーマットの画像情報を生成する。２０３はスピーカであり、各種の音声情報をデコードして出力する。２０４は表示部であり、テキスト情報、画像情報等を表示出力可能なデータフォーマットを変換して表示する。２０５は外部インタフェースであり、テキスト情報、画像情報、音声情報、プログラム情報等の外部への入出力を管理する。２０６は入出力端子である。
【００３３】
２０７はデータ処理部であり、マイクロフォン２０１、撮像部２０２、外部インタフェース２０５から供給された音声情報、画像情報、テキスト情報、プログラム情報等のディジタル情報及び制御部２１３から供給された各種の制御情報を、上述の機能チャネルにセットし、各機能チャネルにＣＲＣビットを付加する。又、データ処理部２０７は、誤り訂正復号回路２０９から供給された１つ以上の機能チャネルを音声情報、画像情報、テキスト情報、プログラム情報、制御情報に変換し、スピーカ２０３、表示部２０４、外部インタフェース２０５、制御部２１３に選択的に供給する。
【００３４】
２０８は誤り訂正符号化回路であり、畳み込み符号化アルゴリズム、ターボ符号化アルゴリズムを含む複数の誤り訂正符号化アルゴリズムを並列に実行し、上述の機能チャネルを誤り訂正符号化する。２０９は誤り訂正復号回路であり、軟出力復号アルゴリズム、ターボ復号アルゴリズムを含む複数の誤り訂正復号アルゴリズムを並列に実行し、上述の機能チャネルを誤り訂正復号する。尚、誤り訂正符号化回路２０８、誤り訂正復号回路２０９の詳細な構成及び処理動作については後述する。
【００３５】
２１０は変調部であり、誤り訂正符号化回路２０８の出力をＣＤＭＡ方式を用いてディジタル変調する。２１１は復調部であり、無線インタフェース２１２の出力をＣＤＭＡ方式を用いて復調する。２１２は無線インタフェースであり、無線基地局１０１との間で無線信号を送受信する。
【００３６】
２１３はマイクロコンピュータを含む制御部であり、移動端末Ａ１０２（又は、Ｂ１０３）を構成する各部の動作を制御する。特に、制御部２１３は、誤り訂正符号化回路２０８を制御して複数の誤り訂正符号化アルゴリズムの並列処理を実現すると共に、誤り訂正復号回路２０９を制御して複数の誤り訂正復号アルゴリズムの並列処理を実現する。２１４はテンキー等を含む操作部である。２１５は記憶媒体であり、制御部２１３の読み出し可能な複数種類のプログラムを記憶する。
【００３７】
次に、移動端末Ａ１０２，Ｂ１０３の動作について説明する。
【００３８】
まず、送信側の動作について説明する。
【００３９】
データ処理部２０７は、各機能チャネルに対してＣＲＣビットを付加した後、各機能をチャネルを誤り訂正符号化回路２０９に供給する。誤り訂正符号化回路２０８は、各機能チャネルを複数の誤り訂正符号化アルゴリズムの何れかを選択的に用いて符号化する。誤り訂正符号化回路２０８の用いる誤り訂正符号化アルゴリズムは制御部２１３によって選択される。制御部２１３は、各機能チャネルの伝送するディジタル情報の伝送レートに応じて、誤り訂正符号化回路２０８に供給する選択信号をアクティブにするか、非アクティブにするかを選択する。
【００４０】
単位時間当たりの伝送容量の高い（即ち、高伝送レートの）ディジタル情報を伝送する機能チャネルを符号化する場合、制御部２１３は選択信号をアクティブとし、短時間の復号処理でも高い訂正能力の得られる誤り訂正符号化アルゴリズムを選択する。このような機能チャネルには、例えば、リアルタイム性のあるディジタル情報（画像情報、音声情報等）を伝送するＴＣＨがある。又、ここで選択される誤り訂正符号化アルゴリズムの一つには後述するターボ符号化アルゴリズムがあり、それに対応する誤り訂正復号アルゴリズムには後述するターボ復号アルゴリズムがある。
【００４１】
一方、又、単位時間当たりの伝送容量の少ない（即ち、低伝送レートの）ディジタル情報を伝送する機能チャネルを符号化する場合、制御部２１３は選択信号を非アクティブとし、複雑な復号処理を必要としない誤り訂正符号化アルゴリズムを選択する。このような機能チャネルには、例えば、制御情報を伝送するＣＣＨ（特に、ＡＣＣＨ）がある。又、ここで選択される誤り訂正符号化アルゴリズムの一つには後述する畳み込み符号化アルゴリズムがあり、それに対応する誤り訂正復号アルゴリズムには後述する軟出力復号アルゴリズムがある。
【００４２】
誤り訂正符号化回路２０８は、この選択信号に従って内部構成を切り替え、複数の誤り訂正符号化アルゴリズムを並列に実行する。誤り訂正符号化された機能チャネルは、変調部２１０及び無線インタフェース２１２において１つ以上の無線フレームにフレーム化された後、時分割に無線伝送される。
【００４３】
次に、受信側の動作の一例について説明する。
【００４４】
復調部２１１は、１つの機能チャネルを構成する無線フレームのフレーム長を検査し、その検査結果を制御部２１３に通知する。制御部２１３は、フレーム長に応じてその機能チャネルを復号する誤り訂正復号アルゴリズムを選択すると共に、誤り訂正復号回路２０９に供給する選択信号をアクティブにするか、非アクティブにするかを選択する。誤り訂正復号回路２０９は、この選択信号に従って内部構成を切り替え、複数の誤り訂正復号アルゴリズムを並列に実行し、複数の機能チャネルを時分割に同時に復号する。例えば、ＣＣＨの一つであるＡＣＣＨを復号する場合、制御部２１３は、選択信号を非アクティブとし、軟出力復号アルゴリズムを選択する。又、ＴＣＨを復号する場合、制御部２１３は、選択信号をアクティブとし、ターボ復号アルゴリズムを選択する。
【００４５】
データ処理部２０７は復号結果のＣＲＣビットをチェックし、制御部２１３はそのチェック結果を用いて復号結果が正しいか否かを判別する。正しくなかった場合、誤り訂正復号回路２０９は別の誤り訂正復号アルゴリズムによって機能チャネルを再度復号する。
【００４６】
このように制御することによって、複数の誤り訂正符号化アルゴリズムの何れかによって符号化され、無線伝送された機能チャネルを正しく復号することができる。
【００４７】
次に、受信側の動作の他の例について説明する。
【００４８】
復調部２１１は、１つ以上の無線フレームからなる機能チャネルをバッファに保持し、各機能チャネルを順次誤り訂正復号回路２０９に供給する。誤り訂正復号回路２０９は、制御部２１３からの選択信号に従って内部構成を切り替え、１つの機能チャネルを複数の誤り訂正復号アルゴリズムを用いて並列に復号する。各復号アルゴリズムによる復号結果は、データ処理部２０７に供給される。データ処理部２０７は各復号結果のＣＲＣビットをチェックし、制御部２１３はそのチェック結果を用いて何れの復号結果が正しいかを判別する。全ての復号結果が正しくないと判別された場合、制御部２１３は機能チャネルを正しく受信できなかったと判断し、基地局１０１に対して再送要求を発行する。
【００４９】
例えば、１つの機能チャネルをビタビ復号アルゴリズムとターボ復号アルゴリズムの双方を用いて並列に復号した後、データ処理部２０７は各復号アルゴリズムの復号結果に対してＣＲＣビットのチェックを行う。ビタビ復号アルゴリズムによる復号結果が正しく、ターボ復号アルゴリズムによる復号結果が誤っていると判別された場合、ビタビ復号アルゴリズムによる復号結果が選択される。このように制御することによって、複数の誤り訂正符号化アルゴリズムの何れかによって符号化され、無線伝送された無線パケットを正しく復号することができる。
【００５０】
次に、本実施例の誤り訂正符号化回路２０８が実現する複数の誤り訂正符号化アルゴリズムと、本実施例の誤り訂正復号回路２０９が実現する複数の誤り訂正復号アルゴリズムとについて説明する。
【００５１】
（１）畳み込み符号化アルゴリズム
図３（ａ）、（ｂ）は、誤り訂正符号化アルゴリズムの一つである畳み込み符号化アルゴリズムの一例について説明する図である。
【００５２】
畳み込み符号とは、ある時点で入力されたビット列だけでなく、その時点より以前に入力されたビット列の影響を受けた符号化データを出力する符号化方式である。
【００５３】
図３（ａ）は、非再帰的な畳み込み符号化アルゴリズムを実現するために必要な誤り訂正符号化回路の一例を示すブロック図である。本回路３００は、一単位時間の遅延回路３０１及び３０２、ｍｏｄ２の加算回路３０３及び３０４から構成される。
【００５４】
畳み込み符号化回路３００は、複数のビット単位に入力されるディジタル情報を入力データａとして加算回路３０３，３０４に供給する。加算回路３０３は、入力データａと遅延回路３０２の出力との和を符号化データｂ１として出力し、加算回路３０４は、入力データａ、遅延回路３０１，３０２の出力の和を符号化データｂ２として出力する。
【００５５】
図３（ｂ）は、再帰的な畳み込み符号化アルゴリズムを実現するために必要な誤り訂正符号化回路の一例を示すブロック図である。本回路３１０は、一単位時間の遅延回路３０５及び３０６、ｍｏｄ２の加算回路３０７及び３０８から構成される。本回路３１０は、再帰型畳み込み符号化回路と呼ばれ、後述するターボ符号化アルゴリズムを実現する２つの符号化回路において用いられる。
【００５６】
再帰型畳み込み符号化回路３１０は、複数のビット単位に入力されるディジタル情報を入力データａとして加算回路３０７に供給する。加算回路３０７は、入力データａと遅延回路３０６の出力との和（即ち、フィードバック和）を演算し、その演算結果を遅延回路３０５及び加算回路３０８に入力する。加算回路３０８は、加算回路３０７のフィードバック和、遅延回路３０５及び３０６の出力を加算し、その結果を符号化データｂ３として出力する。
【００５７】
（２）軟出力復号アルゴリズム
図４は、誤り訂正復号アルゴリズムの一つである軟出力復号アルゴリズムを実現するために必要な誤り訂正復号回路の一例を示すブロック図である。以下では、軟出力復号アルゴリズムの一つである軟入力軟出力ビタビ復号アルゴリズムを例にとって復号回路４００の構成及び動作を説明する。
【００５８】
軟出力復号回路４００は、符号化回路４０１、符号化回路４０１で生成された符号ビットと入力データｃとの相関の強さを示す値であるブランチメトリックを求めるブランチメトリック演算回路４０２、ＡＣＳ（Add Compare Select）回路４０３、全てのパスのパスメトリックを格納するパスメトリックメモリ４０４、ＡＣＳ回路４０３により選択された生き残りパスを示すパス選択情報を格納するパスメモリ４０５、最尤パスと最尤パスに対抗する対抗パスとを比較して最尤パスの尤度情報を生成するトレースバック回路４０６から構成される。
【００５９】
次に、図４に示す復号回路の動作を説明する。
【００６０】
ブランチメトリック演算回路４０２は、一単位時間毎に、符号化回路４０１の出力と入力データｃとを比較し、各ブランチにおけるブランチメトリックを求める。ＡＣＳ回路４０３は、過去のある状態のステートメトリックに、該過去のある状態から現在のある状態に至るブランチのブランチメトリックを加算し、該現在のある状態に至るパスのパスメトリックを求める。この演算結果は、パスメトリックメモリ４０４に格納される。
【００６１】
ＡＣＳ回路４０３はまた、各状態に至る複数のパスのパスメトリックを比較し、その中から入力データｃとの相関がより強いと推定されるパスを（即ち、生き残りパス）を選択する。このとき選択された生き残りパスのパスメトリックはパスメトリックメモリ４０４に格納され、そのパスを示すパス選択情報はパスメモリ４０５に格納される。ここで、パスメトリックメモリ４０４には、生き残りパスと同時に選択されなかったパスのパスメトリックも格納する。ＡＣＳ回路４０３は最終的に、ある時点において最も相関が強いと推定されるパス（即ち、最尤パス）を決定する。
【００６２】
トレースバック回路４０６は、パスメモリ４０５に格納されたパス選択情報を用いて最尤パスをたどると共に、この最尤パスのパスメトリックと最尤パスに対応する対抗パスのパスメトリックとを比較し、最尤パスの尤度を演算する。ここで尤度は、例えば各時点におけるパスメトリックの差の１／２の和により演算される。トレースバック回路４０６は、最尤パスと尤度との積を復号結果ｄとして出力する。
【００６３】
尚、図４の軟出力復号回路４００は一例であって、これに限るものではない。例えば、符号化回路４０１を、符号化回路４０１の入出力を対応付けたテーブルにより実現することも可能である。
【００６４】
（３）ターボ符号化アルゴリズム
図５は、誤り訂正符号化アルゴリズムの一つであるターボ符号化アルゴリズムを実現するために必要な誤り訂正符号化回路の一例を示すブロック図である。本回路５００は、ランダム或いは所定の規則に基づき入力データｘを並べ替えるインターリーバ５０１、２つの畳み込み符号化回路５０２、５０３によって構成されている。ここで、畳み込み符号化回路５０２、５０３には、例えば、図３（ｂ）に示す再帰型畳み込み符号化回路３１０が用られる。
【００６５】
ターボ符号化回路５００は、入力された複数ビットのディジタル情報を３つの出力データ（図５のｘ、ｙ１、ｙ２）に変換する。３つの出力データとは、▲１▼入力データｘをそのまま出力した結果（即ち、出力データｘ）、▲２▼入力データｘを畳み込み符号化した結果（即ち、出力データｙ１）、▲３▼インターリーバ５０１によってビット順を並べ替えた入力データｘを畳み込み符号化した結果（即ち、出力データｙ２）であり、これら３つの出力データからなる情報系列がターボ符号化データとなる。ターボ符号化アルゴリズムは、電波の強度が激しく変動する状態（即ち、フェージング）に強く、本実施例の無線通信システムのような移動体通信システムに最適な符号化アルゴリズムである。
【００６６】
（４）ターボ復号アルゴリズム
図６は、誤り訂正復号アルゴリズムの一つであるターボ復号アルゴリズムを実現するために必要な誤り訂正復号回路の一例を示すブロック図である。本回路６００は、上述の軟出力復号アルゴリズム等を用いて入力データを軟出力復号する軟出力復号回路６０１、６０３、ランダム或いは所定の規則に基づき軟出力復号回路６０１の出力を並べ替えるインターリーバ６０２、インターリーバ６０２に対応するデインターリーバ６０４、アナログ／ディジタル変換回路（Ａ／Ｄ変換回路）６０５により構成される。
【００６７】
ここで、軟出力復号回路６０１、６０３は、アナログ値或いは三値以上に量子化されたディジタル値を入力データとしてメトリック演算を行い、復号ビット毎に、そのビットが「１」（或いは「０」）である確からしさを示す値（尤度）を求め、その尤度を含んだ復号結果を出力する。
【００６８】
図６において、受信或いは記録媒体から読み出されたターボ符号化データ（即ち、入力系列Ｘ、Ｙ１、Ｙ２）は、ターボ復号回路６００に入力される。ここで、入力系列Ｘ、Ｙ１、Ｙ２は、それぞれ図５に示す出力系列ｘ、ｙ１、ｙ２に対応する。
【００６９】
入力系列Ｘ、Ｙ１は、軟出力復号回路６０１に供給され、復号される。インターリーバ６０２は、軟出力復号回路６０１の復号結果をインターリーブし、その結果を軟出力復号回路６０３に供給する。軟出力復号回路６０３は、インターリーバ６０２の出力と入力系列Ｙ２とを用いて軟出力復号を行い、その復号結果をデインターリーバし、その結果を軟出力復号回路６０１に供給する。
【００７０】
ターボ復号回路６００は、以上の処理を所定回数繰り返した後、デインターリーバ６０４の出力をＡ／Ｄ変換回路６０５に供給する。Ａ／Ｄ変換回路６０５は、入力情報を二値化し、その結果を入力系列Ｘ、Ｙ１、Ｙ２（即ち、ターボ符号化データ）の復号結果として出力する。
【００７１】
次に、図７を用いて本実施例の誤り訂正符号化回路２０８の構成について説明する。
【００７２】
誤り訂正符号化回路２０８は、インターリーバ７０１、符号化回路７０２，７０３、選択信号により制御されるスイッチ７０４，７０５、ディジタル情報を入力する入力端子７０６、本回路２０８の動作を制御する選択信号を入力する入力端子７０７により構成される。
【００７３】
選択信号がアクティブの場合、スイッチ７０４，７０５がオンとなり、符号化回路７０２の内部構成が切り替わり、誤り訂正符号化回路２０８は図５に示すターボ符号化アルゴリズムを実現する誤り訂正符号化回路として動作する。その結果、誤り訂正符号化回路２０８は、３つの出力データｘ、ｙ１、ｙ２からなるターボ符号化データを出力する。尚、符号化回路７０２の内部構成については後述する。
【００７４】
ここで、出力データｘは入力データｘであり、出力データｙ１は符号化回路７０２が入力データｘを畳み込み符号化した結果であり、出力データｙ２は符号化回路７０３がインタリーブされた入力データｘを畳み込み符号化した結果である。
【００７５】
又、選択信号が非アクティブの場合、スイッチ７０４，７０５がオフとなり、符号化回路７０２の内部構成が切り替わり、誤り訂正符号化回路２０８は図３（ａ）に示す非再帰型畳み込み符号化アルゴリズムを実現する誤り訂正符号化回路として動作する。これにより、誤り訂正符号化回路２０８は、畳み込み符号化データである出力データｙ１のみを出力する。
【００７６】
図８は、本実施例の誤り訂正符号化回路２０８の他の一例を示すブロック図である。図８に示す誤り訂正符号化回路２０８においても、上述のターボ符号化アルゴリズムと畳み込み符号化アルゴリズムの双方を実現することができる。尚、図８において、図７と同様の構成要素については同一の符号を付す。
【００７７】
本回路２０８は、インターリーバ７０１、符号化回路７０２，７０３、選択回路８０１により構成される。ここで、選択回路８０１は、選択信号に応じて、データｘ、符号化回路７０２にて生成されるデータｙ１、符号化回路７０３にて生成されるデータｙ２の中から必要なデータを選択的に出力する。
【００７８】
選択信号がアクティブの場合、符号化回路７０２の内部構成が切り替わり、誤り訂正符号化回路２０８は上述のターボ符号化アルゴリズムを実現する誤り訂正符号化回路として動作する。具体的に、選択回路８０１は３つのデータｘ、ｙ１、ｙ２の全てを選択して出力する。これにより、誤り訂正符号化回路２０８は、３つのデータｘ、ｙ１、ｙ２からなるターボ符号化データを出力する。
【００７９】
又、選択信号が非アクティブの場合、符号化回路７０２の内部構成が切り替わり、誤り訂正符号化回路２０８は上述の畳み込み符号化アルゴリズムを実現する誤り訂正符号化回路として動作する。具体的に、選択回路８０１はデータ系列ｙ１のみを選択し、出力する。これにより、誤り訂正符号化回路２０８は、畳み込み符号化データであるデータｙ１のみを出力する。
【００８０】
次に、図９を用いて符号化回路７０２の内部構成の一例を説明する。
【００８１】
符号化回路７０２は、選択信号により制御されるスイッチ９０１、２つの加算回路９０２，９０５と２つの遅延回路９０３，９０４から構成される第１のブロック、加算回路９０５と３つの遅延回路９０６，９０７，９０８から構成される第２のブロックにより構成される。
【００８２】
選択信号がアクティブの場合、スイッチ９０１はＡ側端子に接続され、入力系列ｘは加算回路９０２に入力される。加算回路９０２には、入力系列ｘと遅延回路９０４の出力とが入力され、その演算結果は遅延回路９０３、加算回路９０５に供給される。遅延回路９０３は、入力データを所定の単位時間の遅延した後、遅延回路９０４及び加算回路９０５に供給する。遅延回路９０４も同様に、入力データを所定の単位時間の遅延した後、加算回路９０２及び９０５に供給する。加算回路９０５では、加算回路９０２、遅延回路９０３，９０４の出力を加算し、その加算結果を出力データｙ１として出力する。
【００８３】
このように選択信号がアクティブの場合、符号化回路７０２は図３（ｂ）に示すように、再帰的な畳み込み符号化アルゴリズムを実現する回路として動作する。この時、符号化回路７０２は、符号化回路７０３と同様の回路構成となる。ここで、符号化回路７０２は、拘束長３、符号化率１／１となる。尚、拘束長、符号化率はこれに限るものではなく、他の値をとるように符号化回路７０２を構成してもよい。
【００８４】
又、選択信号が非アクティブの場合、スイッチ９０１はＢ側端子に接続され、入力系列ｘは遅延回路９０６及び加算回路９０５に入力される。遅延回路９０６は、入力データを所定の単位時間の遅延した後、遅延回路９０７及び加算回路９０５に供給する。遅延回路９０７は、入力データを所定の単位時間の遅延した後、遅延回路９０８に供給する。遅延回路９０８は、入力データを所定の単位時間の遅延した後、加算回路９０５に供給する。加算回路９０５では、入力系列ｘ、遅延回路９０６，９０８の出力を加算し、その加算結果を出力データｙ１として出力する。
【００８５】
このように選択信号が非アクティブの場合、符号化回路７０２は図３（ａ）に示すように、非再帰的な畳み込み符号化アルゴリズムを実現する回路として動作する。ここで、符号化回路７０２は、拘束長４、符号化率１／２となる。尚、拘束長、符号化率はこれに限るものではなく、他の値をとるように符号化回路７０２を構成してもよい。
【００８６】
このような構成によって、符号化回路７０２は、選択信号の状態に応じて訂正能力の異なる複数種類の誤り訂正符号化アルゴリズムを実現する。
【００８７】
次に、図１０を用いて誤り訂正符号化回路２０８の処理動作について説明する。
【００８８】
図１０（ａ）は選択信号がアクティブの場合における符号化回路７０２の動作状態を示す図であり、図１０（ｂ）はインタリーバ７０１と符号化回路７０３の動作状態を示す図である。又、図１０（ｃ）は選択信号が非アクティブの場合における符号化回路７０２の動作状態を示す図である。
【００８９】
選択信号がアクティブの場合、符号化回路７０２内部のスイッチ９０１はＡ側端子に接続され、符号化回路７０２は入力データｘを再帰的な畳み込み符号化アルゴリズムに従って符号化する（第１の誤り訂正符号化処理。図１０の１００１）。このときインタリーバ７０１は入力データｘを所定の規則に従って並べ替え、その結果を符号化回路７０３に供給する。また符号化回路７０３は、再帰的な畳み込み符号化アルゴリズムに従ってインタリーバ７０１の出力を符号化する（第２の誤り訂正符号化処理。図１０の１００２，１００３）。
【００９０】
第１の誤り訂正符号化処理が終了した後、選択信号は非アクティブに切り換わり、符号化回路７０２内部のスイッチ９０１はＢ側端子に接続され、符号化回路７０２の内部構成が変化する。そして符号化回路７０２は、符号化回路７０３が第２の誤り訂正符号化処理を行っている期間において、入力データｘを非再帰的な畳み込み符号化アルゴリズムに従って符号化する（第３の誤り訂正符号化処理。図１０の１００４）。
【００９１】
第３の誤り訂正符号化処理が終了した後、選択信号はアクティブに切り換わり、スイッチ９０１はＡ側端子に接続され、符号化回路７０２は再び第１の誤り訂正符号化処理を実行する。
【００９２】
以上の手順により本実施例の誤り訂正符号化回路２０８は、選択信号がアクティブの場合には、上述のターボ符号化アルゴリズムを実現する誤り訂正符号化回路として動作し、非アクティブの場合には、非再帰型畳み込み符号化アルゴリズムを実現する誤り訂正符号化回路として動作すると共に、誤り訂正能力の異なる２つの符号化アルゴリズムを並列に（言い換えれば、時分割で同時に）処理することができ、各種の機能チャネルを効率良く、高速に誤り訂正符号化することができる。
【００９３】
次に、図１１を用いて本実施例の誤り訂正復号回路２０９の構成について説明する。
【００９４】
本回路２０９は、復号回路１１０１、１１０３、ランダム或いは所定の規則に基づき復号回路１１０１の出力を並べ替えるインターリーバ１１０２、インターリーバ１１０２に対応するデインターリーバ１１０４、アナログ／ディジタル（Ａ／Ｄ）変換回路１１０５、選択信号による制御を受けて選択信号がアクティブの時にオンとなるスイッチ１１０７，１１０８、選択信号による制御を受けて選択信号がアクティブとなる場合にはＢ側に接続し、非アクティブとなる場合にはＡ側に接続するスイッチ１１０７、本回路２０９の動作を制御する選択信号を入力する入力端子１１０９、データＸを入力する入力端子１１１０、データＹ１を入力する入力端子１１１１、データＹ２を入力する入力端子１１１２により構成される。
【００９５】
ここで、復号回路１１０１、１１０３は、上述の軟出力復号回路６０１、６０３と同様に、入力情報に対してメトリック演算を行い、ビット毎に、そのビットが「１」（或いは「０」）である確からしさを示す値（尤度）を求め、その尤度を復号結果と共に出力する。
【００９６】
選択信号がアクティブの場合、復号回路１１０１の内部構成が切り替わり、誤り訂正復号回路２０９は図６に示すターボ復号アルゴリズムを実現する誤り訂正復号回路として動作する。この場合、誤り訂正復号回路２０９は誤り訂正符号化回路２０８にて生成されたターボ符号化データを復号する。
【００９７】
又、選択信号が非アクティブの場合、復号回路１１０１の内部構成が切り替わり、誤り訂正復号回路２０９は図４に示す軟出力復号アルゴリズムを実現する誤り訂正符号化回路として動作する。この場合、誤り訂正復号回路２０９は誤り訂正符号化回路２０８にて生成された畳み込み符号化データを復号する。
【００９８】
次に、図１２を用いて復号回路１１０１の内部構成の一例を説明する。
【００９９】
復号回路１１０１は、符号化回路１２０１，１２０２、符号化回路１２０１，１２０２で生成された符号ビットと入力データとの相関の強さを示す値であるブランチメトリックを求めるブランチメトリック演算回路１２０３、ＡＣＳ（Add Compare Select）回路１２０４、全てのパスのパスメトリックを格納するパスメトリックメモリ１２０５，１２０６、ＡＣＳ回路１２０４により選択された生き残りパスを示すパス選択情報を格納するパスメモリ１２０７，１２０８、最尤パスと最尤パスに対抗する対抗パスとを比較して最尤パスの尤度情報を生成するトレースバック回路１２０９から構成される。
【０１００】
選択信号がアクティブの場合、復号回路１１０１は符号化回路１２０１、パスメトリックメモリ１２０５、パスメモリ１２０７を用いて入力データを復号し、ターボ復号回路を構成する軟出力復号回路の一つとして動作する。この時、復号回路１１０１は、復号回路１１０３と同様の回路構成となる。又、選択信号が非アクティブの場合、復号回路１１０１は符号化回路１２０２、パスメトリックメモリ１２０６、パスメモリ１２０８を用いて入力データを例えばビタビ復号する。ここで、ブランチメトリック演算回路１２０３、ＡＣＳ回路１２０４、トレースバック回路１２０９の夫々は、複数の誤り訂正復号アルゴリズムにおいて共用される。
【０１０１】
このような構成によって、復号回路１１０１は、選択信号の状態に応じて訂正能力の異なる複数種類の誤り訂正復号アルゴリズムを実現する。
【０１０２】
次に、図１３を用いて誤り訂正復号回路２０９の処理動作について説明する。
【０１０３】
図１３（ａ）は選択信号がアクティブの場合における復号回路１１０１の動作状態とインタリーバ１１０２の動作状態とを示す図であり、図１３（ｂ）は復号回路１１０３の動作状態とデインタリーバ１１０４の動作状態とを示す図である。又、図１３（ｃ）は選択信号が非アクティブの場合における復号回路１１０１の動作状態を示す図である。
【０１０４】
選択信号がアクティブの場合、誤り訂正復号回路２０９は、受信された或いは記録媒体から読み出されたターボ符号化データ（即ち、入力データＸ、Ｙ１、Ｙ２）を入力する。ここで、入力データＸ、Ｙ１、Ｙ２は、それぞれ図７又は８に示す出力データｘ、ｙ１、ｙ２に対応する。
【０１０５】
入力データＸ、Ｙ１は、復号回路１１０１に供給され、復号される（第１の誤り訂正復号処理。図１３の１３０１）。インターリーバ１１０２は、復号回路１１０１の復号結果とビット毎の尤度とをインターリーブし、その結果を復号回路１１０３に供給する（図１３の１３０２）。復号回路１１０３は、インターリーバ１１０２の出力と入力データＹ２とを用いて軟出力復号を行う（第２の誤り訂正復号処理。図１３の１３０３）。その復号結果と尤度とは、デインターリーバ１１０４に供給され、デインタリーブされる（図１３の１３０４）。デインターリーバ１１０４の出力は、スイッチ１１０８を介して、復号回路１１０１に供給される。
【０１０６】
上述の処理を所定回数繰り返した後、Ａ／Ｄ変換回路１１０５は、デインターリーバ１１０４の出力を二値化し、その結果を入力データＸ、Ｙ１、Ｙ２（即ち、ターボ符号化データ）の復号結果として出力する。
【０１０７】
又、選択信号が非アクティブの場合、誤り訂正復号回路２０９は、例えば図４の軟出力復号回路４００と同様の処理を行なう。
【０１０８】
この場合、スイッチ１１０６はオフとなり、誤り訂正復号回路２０９には、入力データＹ１のみが入力される。復号回路１１０１は、インタリーバ１１０２、復号回路１１０３、デインタリーバ１１０４の夫々が動作する期間において、入力データＹ１を軟出力復号し、その復号結果をスイッチ１１０７に供給する（第３の誤り訂正復号処理。図１３の１３０５〜１３０７）。ここで、スイッチ１１０７はＡ側に接続されており、復号回路１１０１の出力はＡ／Ｄ変換回路１１０５に供給される。Ａ／Ｄ変換回路１１０５は、復号回路１１０１の出力を二値化し、その結果を入力データＹ１の復号結果として出力する。
【０１０９】
以上の手順により本実施例の誤り訂正復号回路２０９は、選択信号がアクティブの場合には、上述のターボ復号アルゴリズムを実現する誤り訂正符号化回路として動作し、非アクティブの場合には、軟出力復号アルゴリズムを実現する誤り訂正復号回路として動作すると共に、誤り訂正能力の異なる２つの復号アルゴリズムを並列に（言い換えれば、時分割で同時に）処理することができ、各種の機能チャネルを効率良く、高速に誤り訂正復号することができる。
【０１１０】
（第２の実施例）
第１の実施例では、誤り訂正符号化回路２０８の一部を共用して、情報系列ｙ１のみを出力とする畳み込み符号化アルゴリズムと情報系列ｘ、ｙ１、ｙ２を出力とするターボ符号化アルゴリズムとを並列に処理する例ついて説明したが、誤り訂正符号化回路２０８が並列に効率良く処理する符号化アルゴリズムはこの組合せに限るものではない。
【０１１１】
例えば、誤り訂正符号化回路２０８のスイッチ７０４を常にオンとすることにより、選択信号がアクティブの場合には、第１の実施例と同様のターボ符号化アルゴリズムを実現し、選択信号が非アクティブの場合には、情報系列ｘ、ｙ１を出力とする第２の畳み込み符号化アルゴリズム（第１の実施例の畳み込み符号化アルゴリズムとは訂正能力が異なる）を実現する符号化回路を構成することもできる。この時、ターボ符号化アルゴリズムは図１０の（ａ），（ｂ）に示すタイミングで処理され、第２の畳み込み符号化アルゴリズムは図１０の（ｃ）に示すタイミングで処理される。
【０１１２】
これにより、誤り訂正符号化回路２０８は、符号長は長くなるが、訂正能力をより向上させた畳み込み符号化アルゴリズムを実現することができ、且つその符号化アルゴリズムをターボ符号化アルゴリズムと並列に（言い換えれば、それら２つの符号化アルゴリズムを時分割で同時に）処理することができ、各種の機能チャネルを効率良く、高速に誤り訂正符号化することができる。
【０１１３】
又、第１の実施例では、誤り訂正復号回路２０９の一部を共用して、情報系列Ｙ１のみを復号する軟出力復号アルゴリズムと情報系列Ｘ、Ｙ１、Ｙ２を復号するターボ復号アルゴリズムとを並列に効率良く処理する例ついて説明したが、誤り訂正復号回路２０９が並列に処理する復号アルゴリズムはこの組合せに限るものではない。
【０１１４】
例えば、誤り訂正復号回路２０９のスイッチ１１０６を常にオンとすることにより、選択信号がアクティブの場合には、第１の実施例と同様のターボ復号アルゴリズムを実現し、選択信号が非アクティブの場合には、情報系列Ｘ、Ｙ１を復号する第２の軟出力復号アルゴリズム（第１の実施例の軟出力復号アルゴリズムとは訂正能力が異なる）を実現する復号回路を構成することもできる。この時、ターボ復号アルゴリズムは図１３の（ａ），（ｂ）に示すタイミングで処理され、第２の軟出力復号アルゴリズムは図１３の（ｃ）に示すタイミングで処理される。
【０１１５】
これにより、誤り訂正復号回路２０９は、情報系列Ｘ、Ｙ１を復号する軟出力復号アルゴリズムを実現することができ、且つその復号アルゴリズムをターボ復号アルゴリズムと並列に（言い換えれば、それら２つの復号アルゴリズムを時分割で同時に）処理することができ、各種の機能チャネルを効率良く、高速に誤り訂正復号することができる。
【０１１６】
（第３の実施例）
第３の実施例では、上述の実施例で説明した復号回路１１０１の他の例について説明する。
【０１１７】
図１４は、本実施例の誤り訂正復号回路２０９の具備する復号回路１１０１の他の例を示すブロック図である。
【０１１８】
図１４において、１４０１，１４０２は符号化回路である。１４０２はブランチメトリック演算回路であり、符号化回路１４０１，１４０２で生成された符号ビットと入力データとの相関の強さを示す値であるブランチメトリックを求める。１４０４はＡＣＳ（Add Compare Select）回路である。１４０５，１４０６はパスメトリックメモリであり、全てのパスのパスメトリックを格納する。１４０７，１４０８はパスメモリであり、ＡＣＳ回路１４０４により選択された生き残りパスを示すパス選択情報を格納する。１４０９トレースバック回路であり、最尤パスと最尤パスに対抗する対抗パスとを比較して最尤パスの尤度情報を生成する。ここで、符号化回路１４０１，１４０２は、入出力を対応付けたテーブルにより実現することも可能である。
【０１１９】
又、図１４において、１４１０は正規化回路であり、ＡＣＳ回路１４０４により選択された各状態（ステート）のステートメトリックをオーバーフローしないように正規化する。１４１１は遅延回路であり、各状態のステートメトリックの一部を遅延させる。１４１２はステートメトリックメモリであり、正規化したステートメトリックを記憶する。
【０１２０】
選択信号がアクティブの場合、復号回路１１０１は符号化回路１４０１、パスメトリックメモリ１４０５、パスメモリ１４０７を用いて入力データを復号し、ターボ復号回路を構成する軟出力復号回路の一つとして動作する。この時、復号回路１１０１は、復号回路１１０３と同様の回路構成となる。又、選択信号が非アクティブの場合、復号回路１１０１は符号化回路１４０２、パスメトリックメモリ１４０６、パスメモリ１４０８を用いて入力データを例えばビタビ復号する。ここで、ブランチメトリック演算回路１４０３、ＡＣＳ回路１４０４、トレースバック回路１４０９、正規化回路１４１０、遅延回路１４１１、ステートメトリックメモリ１４１２の夫々は、複数の誤り訂正復号アルゴリズムにおいて共用される。
【０１２１】
このような構成によって、復号回路１１０１は、選択信号の状態に応じて訂正能力の異なる複数種類の誤り訂正復号アルゴリズムを実現する。
【０１２２】
次に、図１４を用いて復号回路１１０１の動作を説明する。
【０１２３】
ブランチメトリック演算回路１４０２は、一単位時間毎に、符号化回路１４０１（又は、符号化回路１４０２）の出力と入力データとを比較し、各ブランチにおけるブランチメトリックを求める。ＡＣＳ回路１４０４は、過去のある状態のステートメトリックをステートメトリックメモリ１４１２から読み出し、そのステートメトリックに過去のある状態から現在のある状態に至るブランチのブランチメトリックを加算し、現在のある状態に至るパスのパスメトリックを求める。
【０１２４】
次にＡＣＳ回路１４０４は、同じ状態に至る複数のパスのパスメトリックを比較し、その中から入力データとの相関がより強いと推定されるパスを（即ち、生き残りパス）を選択する。この生き残りパスが現在のある状態の新たなステートメトリックとなり、次のある状態のパスメトリックはこのステートメトリックを用いて演算される。このとき選択された生き残りパスのパスメトリックはパスメトリックメモリ１４０５（又は、パスメトリックメモリ１４０６）に格納され、そのパスを示すパス選択情報はパスメモリ１４０７（又は、パスメモリ１４０８）に格納される。ここで、パスメトリックメモリ１４０５（又は、パスメトリックメモリ１４０６）は、生き残りパスと同時に選択されなかったパスのパスメトリックも格納する。
【０１２５】
各状態のステートメトリックの上位ｍビットは正規化回路１４１０に供給され、そのステートメトリックの下位ｎビットは遅延回路１４１１に供給される。例えば、ステートメトリックの情報量を１６ビット（ｍ＋ｎ＝１６）とし、正規化回路１４１０に供給されるビット数を２ビット（ｍ＝２）、遅延回路１４１１に供給されるビット数を１４ビット（ｎ＝１４）とする場合について説明する。
【０１２６】
正規化回路１４１０は、各状態のステートメトリックの上位２ビットから最小値を求め、全ての入力値からその最小値を減算し、それらを正規化する。正規化された上位２ビットは、遅延回路１４１１で遅延された下位１４ビットと結合されてステートメトリックメモリ１４１２に格納される。
【０１２７】
このように、各状態のステートメトリックを正規化することによって、ステートメトリックメモリ１４１２の記憶容量や、ステートメトリックの演算に必要な配線数を大幅に削減でき、消費電力を抑えることができる。更に、ステートメトリックの情報量を大きくしなくても、ステートメトリックやパスメトリックを正確に評価することもできる。
【０１２８】
尚、正規化回路１４１０に供給されるビット数ｍは、２ビット（ｍ＝２）に限るものではない。ｍの値を２よりも大きくすることによって、ステートメトリックの情報量をより小さくすると同時に、正規化処理における破綻（即ち、正規化しているがオーバーフローしてしまう）の確率を極めて小さくすることもできる。又、ｍの値は、入力データを符号化した誤り訂正符号化アルゴリズムの符号化率に応じて最適となるように選択することも可能である。例えば、単位時間当りのブランチメトリックの値は、符号化率が低くなるにほど大きくなる。従って、入力データの符号化率が低くなるほどｍの値を大きくすることによって、ステートメトリックの情報量の増加を防止すると同時に、正規化処理における破綻の確率を極めて小さくすることができる。
【０１２９】
以上の手順を繰り返し行うことにより、ＡＣＳ回路１４０４は、各時点における各状態のステートメトリックを求め、最終的にはある時点において最も相関が強いと推定されるパス（即ち、最尤パス）を決定する。
【０１３０】
トレースバック回路１４０９は、パスメモリ１４０７（又は、パスメモリ１４０８）に格納されたパス選択情報を用いて最尤パスをたどると共に、この最尤パスのパスメトリックと最尤パスに対応する対抗パスのパスメトリックとを比較し、最尤パスの尤度を演算する。ここで尤度は、例えば各時点におけるパスメトリックの差の１／２の和により演算される。トレースバック回路１４０９は、最尤パスと尤度との積を復号結果として出力する。
【０１３１】
次に、本実施例の正規化回路１４１０の内部構成について図１５を用いて説明する。本実施例では、復号回路１１０１が４状態の符号化データを復号する回路として動作する場合について説明する。この状態数は、復号する符号化データの符号化アルゴリズムに応じて異なる。
【０１３２】
図１５において、１５０１，１５０３，１５０５は比較回路であり、１５０２，１５０４，１５０６はセレクタ回路である。１５０７〜１５１１は減算回路である。Ｉｎｐｕｔ０〜３の夫々は、ある時点における各状態のステートメトリックの上位２ビットである。Ｏｕｔｐｕｔ０〜３に夫々は、各状態のステートメトリックの上位２ビットを正規化した結果であり、これらの値が遅延回路１４１１から出力される各状態のステートメトリックの下位１４ビットと結合されてステートメトリックメモリ１４１２に格納される。
【０１３３】
第１の状態のステートメトリックの上位２ビット（Ｉｎｐｕｔ０）及び第２の状態のステートメトリックの上位２ビット（Ｉｎｐｕｔ１）は、比較回路１５０１とセレクタ回路１５０２に供給される。セレクタ回路１５０２は、比較回路１５０１の出力に応じて小さい方の値を選択し、その選択結果を比較回路１５０５、セレクタ回路１５０６に供給する。
【０１３４】
一方、第３の状態のステートメトリックの上位２ビット（Ｉｎｐｕｔ２）及び第４の状態のステートメトリックの上位２ビット（Ｉｎｐｕｔ３）は、比較回路１５０３とセレクタ回路１５０４に供給される。セレクタ回路１５０４は、比較回路１５０３の出力に応じて小さい方の値を選択し、その選択結果を比較回路１５０５、セレクタ回路１５０６に供給する。
【０１３５】
セレクタ回路１５０６は、比較回路１５０５の出力に応じて、セレクタ回路１５０２の出力とセレクタ回路１５０４の出力のうち小さい方の値を選択する。この結果、セレクタ回路１５０６からは、Ｉｎｐｕｔ０〜３のうち最も小さい値が出力される。
【０１３６】
セレクタ回路１５０６の出力は、減算回路１５０７〜１５０１の夫々に供給される。各減算回路１５０７〜１５０１は、Ｉｎｐｕｔ０〜３からセレクタ回路１５０６の出力（つまり、最小の入力値）を減算し、その結果をＯｕｔｐｕｔ０〜３として出力する。
【０１３７】
このように構成することによって、本実施例の正規化回路１４１０は、ステートメトリックの演算に必要な配線数を大幅に削減できるだけでなく、消費電力を抑えることができる。
【０１３８】
尚、本実施例では、Ｉｎｐｕｔ０〜３の夫々が並列に入力される例について説明したが、それらは直列に入力されてもよい。
【０１３９】
（他の実施例）
前述の実施例は、以下のように実現することも可能である。
【０１４０】
例えば、第１〜第２の実施例を実現するようにプログラムされたソフトウェアを記録媒体２１５に記録させ、移動端末Ａ１０２，Ｂ１０３の具備する制御部２１３に供給するように構成する。そして、この制御部２１３が記憶媒体２１５に記憶されたプログラムを読み出し、移動端末Ａ１０２，Ｂ１０３の動作を制御して前述の実施例を実現する。
【０１４１】
この場合、上述の複数の誤り訂正符号化アルゴリズムを実現するために必要な複数のプログラムモジュールの一部を共通化すると共に、該複数の誤り訂正符号化アルゴリズムによる符号化処理を並列に行うことができる。又、上述の複数の誤り訂正復号アルゴリズムを実現するために必要な複数のプログラムモジュールの一部を共通化すると共に、該複数の誤り訂正復号アルゴリズムによる復号処理を並列に行うこともできる。これにより、プログラム全体のプログラム量の削減や開発工程を短縮を実現できると共に、複数の誤り訂正符号化アルゴリズムや複数の誤り訂正復号アルゴリズムを効率良く、高速に実現することもできる。
【０１４２】
尚、ソフトウェアを供給するための記憶媒体２１５としては、例えば、フロッピディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭなどを用いることができる。
【０１４３】
又、前述のソフトウェアは、記憶媒体２１５に予め記録したものでも、外部から供給された後、記憶媒体２１５に記録したものでもよい。
【０１４４】
尚、本発明はその精神、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【０１４５】
上述の実施例では、誤り訂正符号化回路２０８と誤り訂正復号回路２０９とを移動端末Ａ１０２，Ｂ１０３に適用する例について説明したが、基地局、固定局等の無線通信端末に適用してもよい。
【０１４６】
又、上述の実施例では、誤り訂正符号化回路２０８の一部の回路を共用し、訂正能力の異なる２つの誤り訂正符号化アルゴリズムを並列に行う例について説明したが、訂正能力の異なる２つ以上の誤り訂正符号化アルゴリズムを並列に行うように構成することも可能である。例えば、訂正能力の異なる複数の畳み込み符号化アルゴリズムと訂正能力の異なる複数のターボ符号化アルゴリズムとを、並列に行うように構成することも可能である。
【０１４７】
又、上述の実施例では、誤り訂正復号回路２０９の一部の回路を共用し、訂正能力の異なる２つの誤り訂正復号アルゴリズムを並列に行う例について説明したが、訂正能力の異なる２つ以上の誤り訂正復号アルゴリズムを並列に行うように構成することも可能である。例えば、訂正能力の異なる複数の軟出力復号アルゴリズムと訂正能力の異なる複数のターボ復号アルゴリズムとを、並列に行うように構成することも可能である。又、軟出力復号アルゴリズムに限らず、ＭＡＰ復号（maximum a posteriori probability decoding）アルゴリズム等の最尤復号アルゴリズムを行うように構成することも可能である。
【０１４８】
【発明の効果】
以上のように、本発明によれば、複数の誤り訂正符号化アルゴリズムを簡単、かつ、低コストな回路構成で実現することができる。
【０１４９】
本発明によれば、畳み込み符号化アルゴリズムやターボ符号化アルゴリズムを並列に処理することができるので、複数の誤り訂正符号化アルゴリズムを効率良く、高速に処理することができる。
【図面の簡単な説明】
【図１】本実施例の無線通信システムの一例を示す図。
【図２】本実施例の移動端末の構成の一例を示すブロック図。
【図３】畳み込み符号化アルゴリズムを実現する回路の一例を示すブロック図。
【図４】軟出力復号アルゴリズムを実現する回路の一例を示すブロック図。
【図５】ターボ符号化アルゴリズムを実現する回路の一例を示すブロック図。
【図６】ターボ復号アルゴリズムを実現する回路の一例を示すブロック図。
【図７】本実施例の誤り訂正符号化回路の一例を示すブロック図。
【図８】本実施例の誤り訂正符号化回路の他の例を示すブロック図。
【図９】本実施例の誤り訂正符号化回路の具備する符号化回路の一例を示すブロック図。
【図１０】本実施例の誤り訂正符号化回路の処理動作を説明する図。
【図１１】本実施例の誤り訂正復号回路の一例を示すブロック図。
【図１２】本実施例の誤り訂正復号回路の具備する復号回路の一例を示すブロック図。
【図１３】本実施例の誤り訂正復号回路の処理動作を説明する図。
【図１４】本実施例の誤り訂正復号回路の具備する復号回路の他の例を示すブロック図。
【図１５】正規化回路の一例を示すブロック図。
【図１】
0004521906.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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