(57)【特許請求の範囲】
【請求項１】
第１と第２アクセスＭＯＳ（Metal Oxide Semiconductor）トランジスタと、第１と第２ドライバＭＯＳトランジスタと、第１と第２ロードＭＯＳトランジスタとを含むメモリセルと、
前記第１ドライバＭＯＳトランジスタと前記第１アクセスＭＯＳトランジスタとが形成される第１導電型の第１ウェル領域と、
前記第２ドライバＭＯＳトランジスタと前記第２アクセスＭＯＳトランジスタとが形成される第１導電型の第２ウェル領域と、
前記第１と第２ウェル領域間に形成され、前記第１と第２ロードＭＯＳトランジスタが形成される第２導電型の第３ウェル領域と、
前記第１ドライバＭＯＳトランジスタのゲートと前記第１ロードＭＯＳトランジスタのゲートとを形成する第１ゲートと、
前記第２ドライバＭＯＳトランジスタのゲートと前記第２ロードＭＯＳトランジスタのゲートとを形成する第２ゲートと、
前記第１および第２ゲートに対し自己整合的に形成され、前記第１ドライバＭＯＳトランジスタの一方の不純物領域と、前記第１ロードＭＯＳトランジスタの一方の不純物領域と、前記第２ゲートとに達する第１コンタクトホールと、
前記第１コンタクトホール内に形成され、前記第１ドライバＭＯＳトランジスタ、前記第１ロードＭＯＳトランジスタおよび前記第２ゲートを電気的に接続する第１局所配線と、
前記第１および第２ゲートに対し自己整合的に形成され、前記第２ドライバＭＯＳトランジスタの一方の不純物領域と、前記第２ロードＭＯＳトランジスタの一方の不純物領域と、前記第１ゲートとに達する第２コンタクトホールと、
前記第２コンタクトホール内に形成され、前記第２ドライバＭＯＳトランジスタ、前記第２ロードＭＯＳトランジスタおよび前記第１ゲートを電気的に接続する第２局所配線と、
を備えた、半導体記憶装置。
【請求項２】
前記第１と第２コンタクトホールの形状を同形状とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１と第２ゲートを覆う第１層間絶縁層と、
前記第１層間絶縁層上に形成された第２層間絶縁層と、
前記第２層間絶縁層上に形成され、前記第１、第２および第３ウェル領域が並ぶ方向に延在し、ワード線となる第１メタル配線と、
前記第１メタル配線上に第３層間絶縁層を介して形成され、ビット線、接地線および電源線となる複数の第２メタル配線とを備える、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記第２メタル配線と所定の前記ＭＯＳトランジスタとを電気的に接続するための複数の第３コンタクトホールを備え、
前記第１および第２コンタクトホールは、前記第１層間絶縁層に設けられ、
前記第３コンタクトホールは、前記第１および第２層間絶縁層を貫通し、前記第１あるいは第２ゲートに対し自己整合的に形成される、請求項３に記載の半導体記憶装置。
【請求項５】
前記第１メタル配線の厚みを前記第２メタル配線の厚みよりも小さくする、請求項３または請求項４に記載の半導体記憶装置。
【請求項６】
前記第１メタル配線の材料と前記第２メタル配線の材料とが異なり、
前記第１メタル配線の材料の比抵抗が、前記第２メタル配線の材料の比抵抗よりも高い、請求項３から請求項５のいずれかに記載の半導体記憶装置。
【請求項７】
前記第１メタル配線の材料と前記第３コンタクトホール内に埋め込まれる導電層の材料とが同一である、請求項４から請求項６のいずれかに記載の半導体記憶装置。
【請求項８】
前記ビット線と前記接地線間の間隔を、前記ビット線と前記電源線間の間隔よりも広くする、請求項３から請求項７のいずれかに記載の半導体記憶装置。
【請求項９】
前記半導体記憶装置は、基板上に絶縁層を介して形成された半導体層上に形成される、請求項１から請求項８のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、６つのＭＯＳ（Metal Oxide Semiconductor）トランジスタを含むメモリセル（以下「フルＣＭＯＳセル」と称する）を備えたＳＲＡＭ(Static Random Access Memory)およびその製造方法に関し、より特定的には、メモリセルの面積低減が可能となるＳＲＡＭのメモリセルの構造に関する。
【０００２】
【従来の技術】
ＳＲＡＭの低電圧化に伴い、３Ｖ系までは、高抵抗負荷型、ＴＦＴ負荷型の４つのＭＯＳトランジスタと２つの負荷を有するメモリセルを備えたＳＲＡＭが主流であった。
【０００３】
しかし近年、２．５Ｖ、１．８Ｖ、１．５Ｖの電圧へと低電圧化が進むにつれ、従来主流であった高抵抗負荷型やＴＦＴ負荷型のＳＲＡＭは、動作特性が悪いため衰退し、６つのＭＯＳトランジスタを含むフルＣＭＯＳセルを備えたＳＲＡＭが主流になりつつある。
【０００４】
ここで、フルＣＭＯＳセルとは、一般に、２つのバルクのアクセスｎＭＯＳトランジスタと、２つのバルクのドライバｎＭＯＳトランジスタと、２つのバルクのロードｐＭＯＳトランジスタとで形成されるメモリセルのことである。
【０００５】
従来のフルＣＭＯＳセルのレイアウトの一例が特開平１０−１７８１１０号に記載されている。この公報記載のレイアウトを図２６に示す。
【０００６】
図２６に示すように、従来のフルＣＭＯＳセルは、横方向に交互に配置されたｐウェルとｎウェルを有する。ｐウェル上にｎＭＯＳトランジスタ５０ａ〜５０ｄが形成され、ｎウェル上にｐＭＯＳトランジスタ５１ａ，５１ｂが形成される。また、これらのトランジスタのゲートとなる多結晶シリコン層５２〜５５が形成されている。
【０００７】
【発明が解決しようとする課題】
図２６に示すように、各ＭＯＳトランジスタのゲートや不純物領域を上層配線と接続するために多くのコンタクトホール５６ａ〜５６ｉやビアホール５７ａ〜５７ｉが設けられている。
【０００８】
たとえば図２６に示す例では、インバータゲート上にコンタクトホール５６ｂ，５６ｆを設け、インバータゲート間にコンタクトホール５６ｂ，５６ｆとは別個にコンタクトホール５６ｅ，５６ｇを設けている。そのため、コンタクトホール５６ｅとインバータゲート間に間隔Ｄ１，Ｄ２を確保する必要が生じ、コンタクトホール５６ｇとインバータゲート間に間隔Ｄ３，Ｄ４を確保する必要が生じる。そのため、インバータゲート間隔が増大し、結果としてメモリセル面積が増大してしまう。
【０００９】
本発明は上記の課題を解決するためになされたものである。本発明の目的は、フルＣＭＯＳセルの面積を縮小することにある。
【００１０】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、第１と第２アクセスＭＯＳトランジスタと、第１と第２ドライバＭＯＳトランジスタと、第１と第２ロードＭＯＳトランジスタとを含むメモリセルと、第１ドライバＭＯＳトランジスタと第１アクセスＭＯＳトランジスタとが形成される第１導電型の第１ウェル領域と、第２ドライバＭＯＳトランジスタと第２アクセスＭＯＳトランジスタとが形成される第１導電型の第２ウェル領域と、第１と第２ウェル領域間に形成され第１と第２ロードＭＯＳトランジスタが形成される第２導電型の第３ウェル領域と、第１ドライバＭＯＳトランジスタのゲートと第１ロードＭＯＳトランジスタのゲートとを形成する第１ゲートと、第２ドライバＭＯＳトランジスタのゲートと第２ロードＭＯＳトランジスタのゲートとを形成する第２ゲートと、第１および第２ゲートに対し自己整合的に形成され、第１ドライバＭＯＳトランジスタの一方の不純物領域と、第１ロードＭＯＳトランジスタの一方の不純物領域と、第２ゲートとに達する第１コンタクトホールと、第１コンタクトホール内に形成され、第１ドライバＭＯＳトランジスタ、第１ロードＭＯＳトランジスタおよび第２ゲートを電気的に接続する第１局所配線と、第１および第２ゲートに対し自己整合的に形成され、第２ドライバＭＯＳトランジスタの一方の不純物領域と、第２ロードＭＯＳトランジスタの一方の不純物領域と、第１ゲートとに達する第２コンタクトホールと、第２コンタクトホール内に形成され、第２ドライバＭＯＳトランジスタ、第２ロードＭＯＳトランジスタおよび第１ゲートを電気的に接続する第２局所配線とを備える。
【００１１】
上記のように第１および第２コンタクトホールを、第１あるいは第２ゲート上から所定の不純物領域上に延在させることにより、図２６に示す従来例のように第１あるいは第２ゲート上と、第１と第２ゲート間との双方に互いに離隔した別個のコンタクトホール５６ｂ，５６ｄ，５６ｇ，５６ｆを形成する必要がなくなる。それにより、図２６における間隔Ｄ１，Ｄ４を縮小することができ、第１と第２ゲート間の間隔を従来例よりも狭くすることができる。また、第１および第２コンタクトホールを第１および第２ゲートに対し自己整合的に形成することにより、図２６における間隔Ｄ２，Ｄ３をも縮小することができ、このことも第１と第２ゲート間の間隔の縮小に寄与し得る。
【００１２】
上記第１と第２コンタクトホールの形状を同形状とすることが好ましい。それにより、局所配線の形状および大きさを１種類に統一することができ、局所配線形成のための転写やエッチングを容易に行なえる。
【００１３】
本発明の半導体記憶装置は、第１と第２ゲートを覆う第１層間絶縁層と、第１層間絶縁層上に形成された第２層間絶縁層と、第２層間絶縁層上に形成され前記第１、第２および第３ウェル領域が並ぶ方向に延在しワード線となる第１メタル配線と、第１メタル配線上に第３層間絶縁層を介して形成されビット線（ＢＩＴ線）、接地線（ＧＮＤ線）および電源線（ＶDD線）となる複数の第２メタル配線とを備えることが好ましい。それにより、第１および第２メタル配線に要求される特性を満足するようにこれらを形成することができる。また、ワード線の延在方向メモリセルが長くなるので、この方向に第２メタル配線を並べることにより第２メタル配線間の間隔を増大することができる。それにより、第２メタル配線の形成が容易となる。
【００１４】
また、本発明の半導体記憶装置は、第２メタル配線と所定の前記ＭＯＳトランジスタとを電気的に接続するための複数の第３コンタクトホールを備え、第１および第２コンタクトホールは第１層間絶縁層に設けられ、第３コンタクトホールは第１および第２層間絶縁層を貫通し、第１あるいは第２ゲートに対し自己整合的に形成されることが好ましい。
【００１５】
それにより、第１および第２コンタクトホールと、これらとは形状の異なる第３コンタクトホールとを別工程で形成することができ、第１〜第３コンタクトホールの形成が容易となる。また、これらを同時形成する場合と比べて、第１および第２コンタクトホールと、第３コンタクトホールとの間隔を小さくすることもできる。
【００１６】
上記第１メタル配線の厚みを第２メタル配線の厚みよりも小さくすることが好ましい。
【００１７】
第１メタル配線間の間隔は狭くなる場合が多いので、第１メタル配線の厚みを小さくすることにより、第１メタル配線の形成が容易となる。それにより、歩留りが向上する。
【００１８】
第１メタル配線の材料と第２メタル配線の材料とを異ならせ、第１メタル配線の材料の比抵抗を、第２メタル配線の材料の比抵抗より高くしてもよい。具体的には、たとえば第１メタル配線として比抵抗は比較的高いがコンタクトホールを埋め込むのに適した材料であるタングステン等を使用し、第２メタル配線としてタングステンよりも比抵抗の低いＡｌやＡｌ合金等の配線を使用する。
【００１９】
それにより、コンタクトホール内から層間絶縁層上に延在するようにタングステン等で構成される第１メタル配線を形成することができ、コンタクトホール内に導電層を埋め込んでプラグを形成する工程や、プラグ上に別途ＡｌやＡｌ合金等の配線を形成する工程が必要なくなり、第１メタル配線の形成工程を簡素化することができる。
【００２０】
また第１メタル配線の材料と、第３コンタクトホール内に埋め込まれる導電層の材料とを同一としてもよい。この場合にも、第３コンタクトホール内から層間絶縁層上に一体的に第１メタル配線を形成でき、第１メタル配線の形成工程を簡素化することができる。
【００２１】
ビット線（ＢＩＴ線）と接地線（ＧＮＤ線）間の間隔を、ビット線と電源線（ＶDD線）間の間隔よりも広くすることが好ましい。それにより、ビット線と接地線（ＧＮＤ線）間の短絡を抑制することができ、いわゆる電流不良を抑制することができる。
【００２２】
本発明の半導体記憶装置を、基板上に絶縁層を介して形成した半導体層上に形成してもよい。このようにＳＯＩ(Silicon On Insulator)構造を採用することにより、ソフトエラー耐性を向上することができ、また周辺回路を高速動作させることもでき、リーク電流も低減できる。
【００２３】
【発明の実施の形態】
以下、図１〜図２５を用いて、本発明の実施の形態について説明する。
【００２４】
図１および図２は、本実施の形態におけるＳＲＡＭ（半導体記憶装置）のメモリセルの平面図である。図３は、本実施の形態におけるＳＲＡＭの等価回路図である。なお、図１には下層配線のレイアウトを示し、図２には上層配線のレイアウトを示す。
【００２５】
ＳＲＡＭは、図１に示すメモリセル１が形成されるメモリセル領域と、メモリセル１の動作制御を行なう周辺回路が形成される周辺回路領域とを備える。
【００２６】
メモリセル１は、フルＣＭＯＳセル構造を有し、第１と第２インバータと、２つのアクセスＭＯＳトランジスタとを有する。
【００２７】
図３に示すように、第１インバータは、第１ドライバＭＯＳトランジスタＱ１と第１ロードＭＯＳトランジスタＱ３とを含み、第２インバータは、第２ドライバＭＯＳトランジスタＱ２と第２ロードＭＯＳトランジスタＱ４とを含む。
【００２８】
第１インバータと第２インバータは互いの入力と出力とを接続したフリップフロップを形成し、フリップフロップの第１の記憶ノードに第１アクセスＭＯＳトランジスタＱ５のソースが接続され、フリップフロップの第２の記憶ノードに第２アクセスＭＯＳトランジスタＱ６のソースが接続される。
【００２９】
図１に示すように、メモリセル１は、横方向（ワード線の延在方向）に並ぶｐウェル領域、ｎウェル領域およびｐウェル領域を備える。左側のｐウェル領域には、第１ドライバＭＯＳトランジスタＱ１と第１アクセスＭＯＳトランジスタＱ５とを形成し、中央に位置するｎウェル領域に、第１と第２ロードＭＯＳトランジスタＱ３，Ｑ４を形成し、右側のｐウェル領域に、第２ドライバＭＯＳトランジスタＱ２と第２アクセスＭＯＳトランジスタＱ６とを形成する。
【００３０】
また、ｐウェル領域およびｎウェル領域内に、縦方向に延びる複数の活性領域２を選択的に形成し、活性領域２上に延在するように横方向に延びる第１、第２および第３ゲート３，４，１４，１５を形成する。
【００３１】
上記のようなレイアウトを採用することにより、図１に示すように、活性領域２と各ゲート３，４，１４，１５を直線に近い単純な形状とすることができ、メモリセル１の面積を縮小できる。
【００３２】
第１ゲート３は、第１ドライバＭＯＳトランジスタＱ１と第１ロードＭＯＳトランジスタＱ３のゲートとなり、第２ゲート４は、第２ドライバＭＯＳトランジスタＱ２と第２ロードＭＯＳトランジスタＱ４のゲートとなる。第３ゲート１４，１５は、第１および第２アクセスＭＯＳトランジスタＱ５，Ｑ６のゲートとなる。第１および第２アクセスＭＯＳトランジスタＱ５，Ｑ６のゲートは、ワード線に接続される。
【００３３】
図１に示すように、メモリセル１は、第１および第２局所配線（記憶ノード）７，８を備える。第１および第２局所配線７，８は、第１および第２ゲート３，４に対しセルフアラインで形成され、活性領域２に対しボーダレスで形成される。
【００３４】
第１および第２局所配線７，８は、図１において破線で示す形状の第１と第２コンタクトホール内にそれぞれ形成される。第１と第２コンタクトホールは、図１に示すように同一の形状および大きさを有する。したがって、第１および第２局所配線７，８の形状および大きさも同一となり、第１および第２局所配線７，８形成のための転写やエッチングを容易に行なえる。
【００３５】
図１に示すように、第１局所配線７が形成される第１コンタクトホールは、第１ロードＭＯＳトランジスタＱ３のドレインと、第１ドライバＭＯＳトランジスタＱ１のドレインとに達し、第２ゲート４上に延在する。このコンタクトホールは、直下に設けたコンタクトホール９ｅと連通し、コンタクトホール９ｅを通して第２ゲート４に達する。
【００３６】
したがって、第１局所配線７により、第２ゲート４と、第１ロードＭＯＳトランジスタＱ３のドレインと、第１ドライバＭＯＳトランジスタＱ１のドレインとが電気的に接続される。
【００３７】
第２局所配線８が形成される第２コンタクトホールは、第２ロードＭＯＳトランジスタＱ４のドレインと、第２ドライバＭＯＳトランジスタＱ２のドレインとに達し、第１ゲート３上に延在する。このコンタクトホールは、直下に設けたコンタクトホール９ｄと連通し、コンタクトホール９ｄを通して第１ゲート３に達する。
【００３８】
したがって、第２局所配線８により、第１ゲート３と、第２ロードＭＯＳトランジスタＱ４のドレインと、第２ドライバＭＯＳトランジスタＱ２のドレインとが電気的に接続される。
【００３９】
上記のように第１および第２コンタクトホールを、第１あるいは第２ゲート３，４上から所定の不純物領域上に延在させることにより、図２６に示す従来例のように第１あるいは第２ゲート上と、第１と第２ゲート間との双方に互いに離隔した別個のコンタクトホール５６ｂ，５６ｅ，５６ｆ，５６ｇを形成する必要がなくなる。それにより、図２６における間隔Ｄ１，Ｄ４を縮小することができる。
【００４０】
また、第１および第２コンタクトホールを第１および第２ゲート３，４に対し自己整合的に形成する。それにより、図２６における間隔Ｄ２，Ｄ３をも縮小することができる。したがって、第１と第２ゲート間の間隔を従来例よりも狭くすることができる。
【００４１】
図２に示すように、第１および第２ゲート３，４よりも上層に、第１メタル配線１０ａ〜１０ｇが形成され、第１メタル配線１０ａ〜１０ｇよりも上層に、第２メタル配線１１ａ〜１１ｅが形成される。
【００４２】
第１メタル配線１０ａは、コンタクトホール９ａを介して活性領域２と接続され、ビアホール１２ａを介して第２メタル配線（ＧＮＤ線）１１ａと接続される。第１メタル配線１０ｂは、コンタクトホール９ｂを介して活性領域２と接続され、ビアホール１２ｂを介して第２メタル配線（ＶDD線：電源線）１１ｃと接続される。
【００４３】
第１メタル配線１０ｃは、コンタクトホール９ｃを介して活性領域２と接続され、ビアホール１２ｃを介して第２メタル配線（／ＢＩＴ線）１１ｄと接続される。第１メタル配線１０ｄは、ワード線に接続され、コンタクトホール９ｆ，９ｇを介して第３ゲート１４，１５と接続される。
【００４４】
第１メタル配線１０ｅは、コンタクトホール９ｈを介して活性領域２と接続され、ビアホール１２ｆを介して第２メタル配線（ＢＩＴ線）１１ｂと接続される。第１メタル配線１０ｆは、コンタクトホール９ｉを介して活性領域２と接続され、ビアホール１２ｅを介して第２メタル配線１１ｃと接続される。第１メタル配線１０ｇは、コンタクトホール９ｊを介して活性領域２と接続され、ビアホール１２ｄを介して第２メタル配線（ＧＮＤ線）１１ｅと接続される。
【００４５】
ここで、図２に示すように、第２メタル配線（／ＢＩＴ線）１１ｄと第２メタル配線（ＧＮＤ線）１１ｅ間の間隔Ｄ６を、第２メタル配線（／ＢＩＴ線）１１ｄと第２メタル配線（ＶDD線）１１ｃ間の間隔Ｄ５よりも広くする。
【００４６】
それにより、ＢＩＴ線とＧＮＤ線間の短絡を抑制することができ、いわゆる電流不良を抑制することができる。かかる電流不良を救済するには、特殊な冗長回路等を設ける必要が生じ、回路構成が複雑となる。
【００４７】
他方、ＢＩＴ線は通常、スタンバイ時にＶDDにプリチャージされるので、ＢＩＴ線とＶDD線が短絡したとしても動作不良にはなるが電流不良にはならない。
【００４８】
なお、第２メタル配線１１ａ〜１１ｃ間の間隔も同様に調整する。また、上記のコンタクトホール９ａ〜９ｃ，９ｆ〜９ｊは、第１あるいは第２ゲート３，４に対しセルフアラインで形成され、活性領域２に対しボーダレスで形成される。
【００４９】
図４〜図７に、上記の構造を有するメモリセル１の断面構造を示す。図４は、図１および図２に示すメモリセル１の１００−１００線に沿う断面図であり、図５は、図１および図２に示すメモリセル１の２００−２００線に沿う断面図であり、図６は、図１および図２に示すメモリセル１の３００−３００線に沿う断面図であり、図７は、図１および図２に示すメモリセル１の４００−４００線に沿う断面図である。
【００５０】
図４に示すように、半導体基板１６の主表面に、活性領域を規定するように選択的に素子分離絶縁層１７を形成する。そして、活性領域上にゲート絶縁層（図示せず）を介して、第２ゲート４を形成する。第２ゲート４は、ポリシリコン層と、タングステンシリサイド層２０との積層構造を有する。
【００５１】
また、所定の活性領域上には、ゲート絶縁層（図示せず）を介して第３ゲート１５を形成する。第３ゲート１５は、第１ポリシリコン層１８と、タングステンシリサイド層２０との積層構造を有する。
【００５２】
第２および第３ゲート４，１５上に、絶縁層２３を形成する。この絶縁層２３の側壁上と、第２および第３ゲート４，１５の側壁上とに、エッチングストッパとして機能し得る材質（たとえばシリコン窒化物層）からなるサイドウォール絶縁層２２を形成する。
【００５３】
サイドウォール絶縁層２２と絶縁層２３とを覆うように層間絶縁層２４を形成し、絶縁層２３を貫通するコンタクトホール９ｅと、層間絶縁層２４を貫通する第１コンタクトホール２８とを形成する。コンタクトホール９ｅは、上述のように第１コンタクトホール２８の直下に位置し、第１コンタクトホール２８の一部となる。
【００５４】
第１コンタクトホール２８内に第１局所配線７を形成する。このとき、第１コンタクトホール２８は、第３ゲート１５の側壁上のサイドウォール絶縁層２２に達しており、第３ゲート１５に対し自己整合的に形成される。
【００５５】
第１および第２局所配線７，８を覆うように層間絶縁層２５を形成し、層間絶縁層２４，２５および絶縁層２３を貫通するようにコンタクトホール９ｇを形成する。このコンタクトホール９ｇ内に、第１メタル配線１０ｄを形成する。
【００５６】
第１メタル配線１０ｄは、コンタクトホール９ｇ内から層間絶縁層２５上に連続して延び、タングステン等のメタルで構成される。また、他の第１メタル配線も所定のコンタクトホール内から層間絶縁層２５上に延在する。
【００５７】
第１コンタクトホール２８とコンタクトホール９ｇは別工程で形成される。それにより、これらのコンタクトホールを同時に形成する場合と比較してコンタクトホール間の間隔を充分に確保することができる。
【００５８】
第１メタル配線１０ｄ覆うように層間絶縁層２６を形成し、層間絶縁層２６上に第２メタル配線１１ａ〜１１ｅを形成する。この第２メタル配線１１ａ〜１１ｅを覆うようにさらに層間絶縁層（図示せず）を形成し、この層間絶縁層にビアホール（図示せず）を形成し、さらに層間絶縁層上に第３メタル配線（図示せず）を形成する。
【００５９】
図５に示すように、第１コンタクトホール２８は第１および第３ゲート３，１５に対し自己整合的に形成され、コンタクトホール９ａは第１ゲート３に対し自己整合的に形成され、コンタクトホール９ｈは３ゲート１５に対し自己整合的に形成される。
【００６０】
それにより、各コンタクトホールとゲート間の間隔を縮小することができ、メモリセル面積縮小に寄与し得る。なお、上記以外のコンタクトホールも同様に隣合うゲートに対し自己整合的に形成される。
【００６１】
図６に示すように、第１コンタクトホール２８は、第１ゲート３に対しても自己整合的に形成される。このことも、第１および第２ゲート３，４間の間隔縮小に寄与し得る。
【００６２】
図７に示すように、第１と第２コンタクトホール２８，３０内に第１と第２局所配線７，８がそれぞれ形成され、これらを覆う層間絶縁層２５上に、ワード線と接続される第１メタル配線１０ｄが形成される。第１メタル配線１０ｄはメモリセル１の長手方向である横方向に延在している。第１メタル配線１０ｄ上には層間絶縁層２６を介して第２メタル配線１１ａ〜１１ｅが形成される。
【００６３】
第１メタル配線１０ａ〜１０ｇとしてＡｌやＡｌ合金等の低抵抗なメタルを使用した場合、従来例と同等の抵抗値でよければ、第１メタル配線１０ａ〜１０ｇの厚みを第２メタル配線１１ａ〜１１ｅの厚みよりも薄くすることができる。それにより、配線間隔が狭くなりがちな第１メタル配線１０ａ〜１０ｇの形成が容易となり、歩留りが向上する。
【００６４】
また、第１メタル配線１０ａ〜１０ｇの材料と第２メタル配線１１ａ〜１１ｅの材料とを異ならせ、第１メタル配線１０ａ〜１０ｇの材料の比抵抗を、第２メタル配線１１ａ〜１１ｅの材料の比抵抗よりも高くしてもよい。
【００６５】
上記のように従来例と同等の抵抗値を確保するだけでよければ、第１メタル配線１０ａ〜１０ｇとして比抵抗の比較的高いタングステン等を使用し、第２メタル配線１１ａ〜１１ｅとしてタングステンよりも比抵抗の低いＡｌやＡｌ合金等を使用してもよい。
【００６６】
タングステンはコンタクトホールを埋め込むのに適した材料である。このタングステンを第１メタル配線１０ａ〜１０ｇの材質として用いることにより、コンタクトホール内から層間絶縁層上に延在するようにタングステン等で構成される第１メタル配線１０ａ〜１０ｇを形成することができる。
【００６７】
それにより、コンタクトホール内に導電層を埋め込んでプラグを形成する工程や、プラグ上に別途ＡｌやＡｌ合金等の配線を形成する工程が必要なくなり、第１メタル配線１０ａ〜１０ｇの形成工程を簡素化することができる。
【００６８】
また第１メタル配線１０ａ〜１０ｇの材料と、コンタクトホール９ｇ等の内部に埋め込まれる導電層の材料とを同一としてもよい。この場合にも、コンタクトホール９ａ等内から層間絶縁層２５上に一体的に第１メタル配線１０ａ〜１０ｇを形成でき、第１メタル配線１０ａ〜１０ｇの形成工程を簡素化することができる。
【００６９】
他方、メモリセル１の長手方向である横方向に第２メタル配線１１ａ〜１１ｅを並べることにより、配線間隔を大きくすることができる。それにより、第２メタル配線１１ａ〜１１ｅの形成が容易となるのみならず、第２メタル配線１１ａ〜１１ｅを厚膜化でき、低抵抗化することができる。
【００７０】
上述の実施の形態では、半導体基板１６上にＳＲＡＭを形成する場合について説明したが、図８に示すようにＳＲＡＭを、基板２７上に絶縁層３１を介して形成された半導体層３２上に形成してもよい。このようにＳＯＩ構造を採用することにより、ソフトエラー耐性を向上することができる。また、周辺回路を高速動作させることもでき、リーク電流も低減できる。
【００７１】
次に、本発明に係るＳＲＡＭのメモリセル１の製造方法について、図９〜図２５を用いて説明する。
【００７２】
図９〜図１４は、図１および図２に示すメモリセル１の各工程における１００−１００線断面図を示し、図１５〜図１９は、各工程における２００−２００線断面図を示し、図２０〜図２５は、各工程における３００−３００線断面図を示す。
【００７３】
なお、以下の説明では、半導体基板上にメモリセル１を形成する場合について説明するが、ＳＯＩ構造を採用する場合にも適用できる。また、図示の便宜上、半導体基板内の不純物プロファイルの図示は省略している。
【００７４】
図９および図２０に示すように、メモリセル領域内に位置する半導体基板１６の主表面に、選択的に素子分離絶縁層１７を形成する。素子分離絶縁層１７は、たとえば半導体基板１６の主表面を選択的に熱酸化することにより形成できる。その後、ウェル（図示せず）形成用の不純物注入を行なう。
【００７５】
次に、ＣＶＤ（Chemical Vapor Deposition）法等によりゲート絶縁層（図示せず）を形成した後、図１０、図１５および図２１に示すように、ＣＶＤ法等によりポリシリコン層１８を堆積する。抵抗低減のため、ポリシリコン層１８には不純物をドープすることが好ましい。
【００７６】
ポリシリコン層１８上にタングステン層を形成し、この状態で熱処理を施す等して、ポリシリコン層１８上にタングステンシリサイド層２０を形成する。そして、ＣＶＤ法等により、タングステンシリサイド層２０上にシリコン酸化物層等よりなる絶縁層２３を形成する。
【００７７】
絶縁層２３上にマスク層（図示せず）を形成し、このマスク層を用いて絶縁層２３を選択的にエッチングする。この絶縁層２３をマスクとして、図１０、図１５および図２１に示すようにタングステンシリサイド層２０およびポリシリコン層１８をエッチングする。それにより、第１および第２ゲート３，４と、第３ゲート（アクセスＭＯＳトランジスタＱ５，Ｑ６のゲート）１４，１５とを形成する。
【００７８】
次に、図１１、図１６および図２２に示すように、各ＭＯＳトランジスタを形成するための不純物注入や、サイドウォール絶縁層２２の形成を行なう。このとき、サイドウォール絶縁層２２の材質としては、たとえばシリコン窒化物層のようにシリコン酸化物層のエッチングのときにエッチングストッパとして機能し得る材質を採用する。その後、絶縁層２３を選択的にエッチングして開口部９ｅを形成する。
【００７９】
次に、全面にシリコン窒化物層等のエッチングストッパ層を堆積し、このエッチングストッパ層上にシリコン酸化物等よりなる層間絶縁層２４を堆積する。この層間絶縁層２４を平坦化した後、層間絶縁層２４上に局所配線形成用マスク（図示せず）を形成し、このマスクを用いて層間絶縁層２４を選択的にエッチングする。
【００８０】
そして、エッチングストッパ層でエッチングを止め、層間絶縁層２４が除去された箇所のエッチングストッパ層を除去する。それにより、図１２、図１７および図２３に示すように、コンタクトホール９ｅと連通するセルフアライン構造の第１コンタクトホール２８とを形成する。
【００８１】
次に、ＣＶＤ法等により、層間絶縁層２４を覆うようにタングステン層を堆積し、タングステン層の表面を平坦化する。それにより、コンタクトホール９ｅおよび第１コンタクトホール２８内にタングステン層を埋め込むことができ、図１３、図１８および図２４に示すように、第１局所配線７を形成することができる。このとき、図示しない第２局所配線８も同時に形成される。
【００８２】
その後、層間絶縁層２４上にシリコン酸化物層等よりなる層間絶縁層２５を堆積し、層間絶縁層２５に平坦化処理を施す。この層間絶縁層２５上にマスク層（図示せず）を形成し、このマスク層を用いて層間絶縁層２４，２５を選択的にエッチングし、第３ゲート１４，１５上では、それらに加えてエッチングストッパ層および絶縁層２３をも選択的にエッチングする。
【００８３】
それにより、図１３、図１８および図２４に示すように、セルフアライン構造のコンタクトホール９ａ〜９ｃ，９ｆ〜９ｊを形成する。
【００８４】
次に、ＣＶＤ法等により、層間絶縁層２５を覆うようにタングステン層を堆積し、タングステン層をパターニングする。それにより、コンタクトホール９ａ〜９ｃ，９ｆ〜９ｊ内にタングステン層を埋め込むとともに、図１４、図１９および図２５に示すように、コンタクトホール９ａ〜９ｃ，９ｆ〜９ｊ内から層間絶縁層２５上に延在する第１メタル配線１０ａ〜１０ｇを形成することができる。
【００８５】
その後、第１メタル配線１０ａ〜１０ｇを覆うように層間絶縁層２６を形成し、層間絶縁層２６にビアホール１２ａ〜１２ｆを形成し、ビアホール１２ａ〜１２ｆにタングステン層を埋め込む。そして、層間絶縁層２６上にメタル層を形成し、これをパターニングする。それにより、第２メタル配線１１ａ〜１１ｅを形成する。
【００８６】
以上の工程を経て、図４〜図６に示すＳＲＡＭのメモリセルが形成される。その後、第２メタル配線１１ａ〜１１ｅ上にさらに図示しない層間絶縁層を形成し、この層間絶縁層上に第３メタル配線を形成する。
【００８７】
以上のように本発明の実施の形態について説明を行なったが、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００８８】
【発明の効果】
本発明によれば、第１と第２ゲート間の間隔を従来例よりも狭くすることができるので、メモリセルを従来例よりも縮小することができ、メモリセル面積を従来例よりも低減することができる。
【図面の簡単な説明】
【図１】  本発明の半導体記憶装置のメモリセルにおけるゲート配線のレイアウトを示す平面図である。
【図２】  本発明の半導体記憶装置のメモリセルにおける上層メタル配線のレイアウトを示す平面図である。
【図３】  本発明の半導体記憶装置のメモリセルの等価回路図である。
【図４】  図１における１００−１００線に沿う断面図である。
【図５】  図１における２００−２００線に沿う断面図である。
【図６】  図１における３００−３００線に沿う断面図である。
【図７】  図１における４００−４００線に沿う断面図である。
【図８】  ＳＯＩ構造を採用した場合のメモリセルの断面図である。
【図９】  図１に示す半導体記憶装置の製造工程の第１工程を示す断面図であり、図４の断面に対応する断面を示す図である。
【図１０】  図１に示す半導体記憶装置の製造工程の第２工程を示す断面図であり、図４の断面に対応する断面を示す図である。
【図１１】  図１に示す半導体記憶装置の製造工程の第３工程を示す断面図であり、図４の断面に対応する断面を示す図である。
【図１２】  図１に示す半導体記憶装置の製造工程の第４工程を示す断面図であり、図４の断面に対応する断面を示す図である。
【図１３】  図１に示す半導体記憶装置の製造工程の第５工程を示す断面図であり、図４の断面に対応する断面を示す図である。
【図１４】  図１に示す半導体記憶装置の製造工程の第６工程を示す断面図であり、図４の断面に対応する断面を示す図である。
【図１５】  図１に示す半導体記憶装置の製造工程の第２工程を示す断面図であり、図５の断面に対応する断面を示す図である。
【図１６】  図１に示す半導体記憶装置の製造工程の第３工程を示す断面図であり、図５の断面に対応する断面を示す図である。
【図１７】  図１に示す半導体記憶装置の製造工程の第４工程を示す断面図であり、図５の断面に対応する断面を示す図である。
【図１８】  図１に示す半導体記憶装置の製造工程の第５工程を示す断面図であり、図５の断面に対応する断面を示す図である。
【図１９】  図１に示す半導体記憶装置の製造工程の第６工程を示す断面図であり、図５の断面に対応する断面を示す図である。
【図２０】  図１に示す半導体記憶装置の製造工程の第１工程を示す断面図であり、図６の断面に対応する断面を示す図である。
【図２１】  図１に示す半導体記憶装置の製造工程の第２工程を示す断面図であり、図６の断面に対応する断面を示す図である。
【図２２】  図１に示す半導体記憶装置の製造工程の第３工程を示す断面図であり、図６の断面に対応する断面を示す図である。
【図２３】  図１に示す半導体記憶装置の製造工程の第４工程を示す断面図であり、図６の断面に対応する断面を示す図である。
【図２４】  図１に示す半導体記憶装置の製造工程の第５工程を示す断面図であり、図６の断面に対応する断面を示す図である。
【図２５】  図１に示す半導体記憶装置の製造工程の第６工程を示す断面図であり、図６の断面に対応する断面を示す図である。
【図２６】  従来の半導体記憶装置のメモリセルにおけるゲート配線のレイアウトを示す平面図である。
【符号の説明】
１  メモリセル、２  活性領域、３  第１ゲート、４  第２ゲート、７  第１局所配線、８  第２局所配線、９ａ〜９ｊ  コンタクトホール、１０ａ〜１０ｇ第１メタル配線、１１ａ〜１１ｅ  第２メタル配線、１２ａ〜１２ｆ  ビアホール、１４，１５  第３ゲート、１６  半導体基板、１７  素子分離絶縁層、１８  ポリシリコン層、２０  タングステンシリサイド層、２３，３１  絶縁層、２２  サイドウォール絶縁層、２４〜２６  層間絶縁層、２７  基板、２８  第１コンタクトホール、３０  第２コンタクトホール、３２  半導体層、Ｑ１  第１ドライバＭＯＳトランジスタ、Ｑ２  第２ドライバＭＯＳトランジスタ、Ｑ３第１ロードＭＯＳトランジスタ、Ｑ４  第２ロードＭＯＳトランジスタ、Ｑ５第１アクセスＭＯＳトランジスタ、Ｑ６  第２アクセスＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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