(57)【特許請求の範囲】
【請求項１】
第１方向に配列されたワードラインと、
第２方向に配列された第１ビットラインと、
前記ワードラインに対応して、前記第１方向に配列されたプレートラインと、
前記プレートラインと電源電圧受け入れの第２電源ノードに接続され、プレートライン駆動信号に応じて前記プレートラインを駆動するプレートライン駆動器と、
前記ワードラインと前記第１ビットラインとの交差領域に配列され、前記第１ビットラインに接続されたドレイン、前記ワードラインに接続されたゲート、及びソースを有するアクセストランジスタと、前記ソースに接続された第１プレート、前記プレートラインに接続された第２プレートを有する強誘電体キャパシタとを含むメモリセルと、
前記第２方向に配列された第２ビットラインと、
前記第１及び第２ビットラインに接続され、前記第１及び第２ビットライン上の電圧差を感知増幅する感知増幅器と、
第１及び第２スイッチング制御信号に応じて前記第２ビットラインに基準電圧を供給する基準電圧供給回路とを含み、
前記基準電圧供給回路は、カップリングキャパシタと、前記第１スイッチング制御信号に応じて前記第２ビットラインを前記カップリングキャパシタの第１プレートに接続する第１スイッチング素子と、前記第２スイッチング制御信号に応じて前記カップリングキャパシタの第２プレートを電源電圧受け入れの第１電源ノードに接続する第２スイッチング素子とを含み、
前記基準電圧供給回路の第１電源ノードと前記プレートライン駆動器の第２電源ノードは、パワーノイズ発生時に前記第１ビットラインと前記第２ビットライン上の電圧が同時に変化するように短く電気的に共通に接続される
ことを特徴とする強誘電体ランダムアクセスメモリ。
【請求項２】
前記第１スイッチング素子は、前記第２スイッチング素子より先立って活性化されることを特徴とする請求項１に記載の強誘電体ランダムアクセスメモリ。
【請求項３】
前記カップリングキャパシタは、常誘電物質を含む誘電物質を電極の間に有することを特徴とする請求項１に記載の強誘電体ランダムアクセスメモリ。
【請求項４】
第１方向に配列されたワードラインと、
第２方向に配列された複数の第１ビットラインと、
前記ワードラインに対応して、前記第１方向に配列されたプレートラインと、
前記プレートラインと電源電圧受け入れの第２電源ノードに接続され、プレートライン駆動信号に応じて前記プレートラインを駆動するプレートライン駆動器と、
前記ワードラインと前記第１ビットラインの交差領域に配列され、対応する第１ビットラインに接続されたドレイン、前記ワードラインに接続されたゲート、そしてソースを有するアクセストランジスタと、前記ソースに接続された第１プレート及び前記プレートラインに接続された第２プレートを有する強誘電体キャパシタとを含む複数のメモリセルと、
前記第２方向に配列された複数の第２ビットラインと、
各々が前記複数の第１ビットラインのうち対応する第１ビットラインと前記複数の第２ビットラインのうち対応する第２ビットラインの間に接続され、前記対応する第１及び第２ビットラインの間の電圧差を感知増幅する複数の感知増幅器と、
各々が第２ビットラインのうち対応する対の第２ビットライン間に接続され、第１及び第２スイッチング制御信号に応じて前記対応する対の第２ビットラインに基準電圧を供給する複数の基準電圧供給回路とを含み、
前記基準電圧供給回路の各々は、
カップリングキャパシタと、
前記第１スイッチング制御信号に応じて前記対応する対の第２ビットラインのうちいずれか１つを前記カップリングキャパシタの第１プレートに接続する第１スイッチング素子と、
前記第１スイッチング制御信号に応じて前記対応する対の第２ビットラインのうち他の１つを前記カップリングキャパシタの第１プレートに接続する第２スイッチング素子と、
前記第２スイッチング制御信号に応じて前記カップリングキャパシタの第２プレートを電源電圧受け入れの第１電源ノードに接続する第３スイッチング素子と
を含み、
前記基準電圧供給回路の第１電源ノードと前記プレートライン駆動器の第２電源ノードは、パワーノイズ発生時に前記第１ビットラインと前記第２ビットライン上の電圧が同時に変化するように短く電気的に共通に接続される
ことを特徴とする強誘電体ランダムアクセスメモリ。
【請求項５】
前記第１及び第２スイッチング素子は、前記第３スイッチング素子より先立って活性化されることを特徴とする請求項４に記載の強誘電体ランダムアクセスメモリ。
【請求項６】
前記カップリングキャパシタは、常誘電物質を含む誘電物質を電極の間に有することを特徴とする請求項４に記載の強誘電体ランダムアクセスメモリ。
【請求項７】
ビットラインに接続されるドレイン、ワードラインに接続されるゲート、そしてソースを有するアクセストランジスタと、前記ソースに接続される第１プレート及びプレートラインに接続される第２プレートを有する強誘電体キャパシタとを含む複数の第１メモリセルを行及び列方向に配列した第１メモリセルアレイと、
前記第１メモリセルと同一構成の複数の第２メモリセルを前記行及び列方向に配列した第２メモリセルアレイと、
各々が前記行方向に配列され、前記第１メモリセルアレイ内の対応する行のメモリセルに接続された複数の第１ワードラインと、
各々が前記行方向に配列され、前記第２メモリセルアレイ内の対応する行のメモリセルに接続された複数の第２ワードラインと、
各々が前記列方向に配列され、前記第１メモリセルアレイ内の対応する列のメモリセルに接続された複数の第１ビットラインと、
各々が前記列方向に配列され、前記第２メモリセルアレイ内の対応する列のメモリセルに接続された複数の第２ビットラインと、
前記複数の第１ワードラインに対応し、前記第１メモリセルアレイに接続された複数の第１プレートラインと、
前記複数の第２ワードラインに対応し、前記第２メモリセルアレイに接続された複数の第２プレートラインと、
第１ワードライン駆動信号に応じて前記第１プレートラインのうち１つを選択する第１プレートライン選択回路と、
第２ワードライン駆動信号に応じて前記第２プレートラインのうち１つを選択する第２プレートライン選択回路と、
電源電圧受け入れの第２電源ノードに接続され、第１プレートライン駆動信号に応じて前記選択された第１プレートラインを駆動する第１プレートライン駆動器と、
電源電圧受け入れの第４電源ノードに接続され、第２プレートライン駆動信号に応じて前記選択された第２プレートラインを駆動する第２プレートライン駆動器と、
各々が前記第１ビットラインのうち対応するビットライン上の基準電圧と前記第２ビットラインのうち対応するビットラインの間の第１電圧差、あるいは前記第２ビットラインのうち対応するビットライン上の基準電圧と前記第１ビットラインのうち対応するビットラインの間の第２電圧差を感知増幅する複数の感知増幅器と、
各々が対応する対の第１ビットラインの間に接続され、第１及び第２スイッチング制御信号に応じて前記対応する対の第１ビットラインに前記基準電圧を供給する複数の第１基準電圧供給回路と、
各々が対応する対の第２ビットラインの間に接続され、第３及び第４スイッチング制御信号に応じて前記対応する対の第２ビットラインに前記基準電圧を供給する複数の第２基準電圧供給回路とを含み、
前記第１基準電圧供給回路の各々は、第１カップリングキャパシタと、前記第１スイッチング制御信号に応じて、前記対応する対の第１ビットラインのうち１つを前記第１カップリングキャパシタの第１プレートに接続する第１スイッチング素子と、前記第１スイッチング制御信号に応じて、前記対応する対の第１ビットラインのうち他の１つを前記第１カップリングキャパシタの第１プレートに接続する第２スイッチング素子と、前記第２スイッチング制御信号に応じて前記第１カップリングキャパシタの第２プレートを電源電圧受け入れの第３電源ノードに接続する第３スイッチング素子とを含み、
前記第２基準電圧供給回路の各々は、第２カップリングキャパシタと、前記第３スイッチング制御信号に応じて前記対応する対の第２ビットラインのうち１つを前記第２カップリングキャパシタの第１プレートに接続する第４スイッチング素子と、前記第３スイッチング制御信号に応じて前記対応する対の第２ビットラインのうち他の１つを前記第２カップリングキャパシタの第１プレートに接続する第５スイッチング素子と、前記第４スイッチング制御信号に応じて前記第２カップリングキャパシタの第２プレートを前記電源電圧受け入れの第１電源ノードに接続する第６スイッチング素子とを含み、
前記第２基準電圧供給回路の第１電源ノードと前記第１プレートライン駆動器の第２電源ノード、および前記第１基準電圧供給回路の第３電源ノードと前記第２プレートライン駆動器の第４電源ノードは、パワーノイズ発生時に前記第１ビットラインと前記第２ビットライン上の電圧が同時に変化するように短く電気的に共通に接続される
ことを特徴とする強誘電体ランダムアクセスメモリ。
【請求項８】
前記第１スイッチング制御信号は前記第２スイッチング制御信号より先立って活性化され、前記第３スイッチング制御信号は前記第４スイッチング制御信号より先立って活性化されることを特徴とする請求項７に記載の強誘電体ランダムアクセスメモリ。
【請求項９】
前記第１プレートライン選択回路は、前記第１プレートライン駆動器と対応する第１プレートライン間に接続された電流通路及び対応する第１ワードラインに接続されたゲートを有する複数の電界効果トランジスタを含み、前記第２プレートライン選択回路は、前記第２プレートライン駆動器と対応する第２プレートライン間に接続された電流通路及び対応する第２ワードラインに接続されたゲートを有する複数の電界効果トランジスタを含むことを特徴とする請求項７に記載の強誘電体ランダムアクセスメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路メモリに関するものであり、より詳しくは強誘電体ランダムアクセスメモリに関する。
【０００２】
【従来の技術】
強誘電体ランダムアクセスメモリは、各メモリセルの貯蔵素子として強誘電体キャパシタを使用している。各メモリセルは、強誘電体キャパシタの電気的な分極に基づいてロジック状態を貯蔵する。強誘電体キャパシタは、両電極の間にＰＺＴ（ｌｅａｄ  ｚｉｒｃｏｎａｔｅ  ｔｉｔａｎａｔｅ）のような強誘電体を含む誘電体を有している。強誘電体キャパシタのプレートに電圧が印加されるとき、強誘電体は、電界方向に分極される。強誘電体キャパシタの分極状態を変化させるためのスイッチングスレッショルドを強制電圧（ｃｏｅｒｃｉｖｅ  ｖｏｌｔａｇｅ）と定義している。強誘電体キャパシタは、ヒステリシスを示し、分極状態による電流がキャパシタに流れる。キャパシタに印加される電圧が強制電圧より大きいと、強誘電体キャパシタは、印加された電圧の極性によって分極状態を変化させる。分極状態は、電源が除去された後、維持され、その結果不揮発性を示す。強誘電体キャパシタは、約１ｎｓｅｃ以内で分極状態を変化させることができ、約１ｎｓｅｃは、ＥＰＲＯＭ、ＥＥＰＲＯＭ、又はフラッシュＥＥＰＲＯＭのような大部分の他の不揮発性メモリのプログラム時間より速い。
【０００３】
メモリセルに貯蔵されたデータは、次のように読出される。まず、メモリセルの強誘電体キャパシタの電極の両端に電圧が印加される。ついで、メモリセルに接続されたビットライン上に発生する電荷の変化量が感知される。ビットライン上に発生した電荷の変化量、即ちビットライン上の電圧変化を感知するためには、データ‘１’に対応する電圧とデータ‘０’に対応する電圧の間の中間値を有する基準電圧を発生する回路を必要とする。一般に、メモリセルと同一の特性を有する強誘電体キャパシタを含む基準セルを利用して基準電圧を生成する。
【０００４】
メモリセル内の強誘電体キャパシタの分極状態を感知することに関する主な問題点は、時間の経過によって強誘電体キャパシタの電界／分極特性ループ（ヒステリシス  ループ）が変化するということであり、これは使用するために発生する老化、又は長い時間の間、任意の分極状態に置かれているために発生する老化のためである。一般に、時間が経過することによる分極特性の変化のために、ヒステリシス曲線が衰える。これは電界／分極循環下の強誘電体の少なくとも一部分から発生する非反転性（ｎｏｎ−ｒｅｖｅｒｓｉｂｉｌｉｔｙ）による根本的な物質的な現象である。このような強誘電体の変化は、強誘電体メモリセルの分極状態を決定するために基準セルを使用することを非常に難しくする。
【０００５】
前述した問題点を克服するために多様な方法が提案されてきた。そのうち１つの方法が、Ｕ．Ｓ．Ｐ．Ｎｏ．５４３２７３１に“ＦＥＲＲＯＥＬＥＣＴＲＩＣＭＥＭＯＲＹ  ＣＥＬＬ  ＡＮＤ  ＭＥＴＨＯＤ  ＯＦ  ＳＥＮＳＩＮＧ  ＡＮＤ  ＷＲＩＴＩＮＧ  ＴＨＥ  ＰＯＬＡＲＩＺＡＴＩＯＮ  ＳＴＡＴＥ  ＴＨＥＲＥＯＦ”という題目で掲載されている。
【０００６】
Ｕ．Ｓ．Ｐ．Ｎｏ．５４３２７３１特許に開示された基準セルを有する１キャパシタ強誘電体メモリセルが図１に図示されている。
Ｕ．Ｓ．Ｐ．Ｎｏ．５４３２７３１特許は、基準セル１２を有し、この基準セル１２は、第１スイッチングトランジスタ３５、第２スイッチングトランジスタ３７、そしてリファレンスキャパシタ３９を含む。第１スイッチングトランジスタ３５のゲートはＲＥＦ  ＷＯＲＤ  ライン４０に接続され、ソースはＢＩＴＣライン２５に接続される。リファレンスキャパシタ３９の１プレートは接地に接続され、他のプレートは第１スイッチングトランジスタ３５のドレイン及び第２スイッチングトランジスタ３７のソースに接続される。第２スイッチングトランジスタ３７のドレインは、リファレンス電位ＲＥＦ  ＩＮＩＴに接続され、ゲートはリファレンス初期信号（ｒｅｆｅｒｎｃｅ  ｉｎｉｔｉａｌ  ｓｉｇｎａｌ）を受け入れるように接続される。
【０００７】
【発明が解決しようとする課題】
Ｕ．Ｓ．Ｐ．Ｎｏ．５４３２７３１特許の基準セル１２は、電圧ダンピング構造（ｖｏｌｔａｇｅ  ｄｕｍｐｉｎｇ  ｓｔｒｕｃｔｕｒｅ）によって基準電圧がビットラインＢＩＴＣ上に供給されるように構成されている。そのような電圧ダンピング構造は、次のような欠点を有する。読出し動作の間にパワーノイズが発生しないときは、ビットラインＢＩＴ及びＢＩＴＣの電圧ＶBIT及びＶBITCの間のマージン、即ち感知マージンは、図２から分かるように一定に維持される。読出し動作の間にパワーノイズが発生すると、ビットラインＢＩＴ及びＢＩＴＣ上の電圧ＶBIT及びＶBITCは、パワーノイズのために変化する。しかし、図２に図示されたように、ビットラインＢＩＴは、パワーノイズによってビットラインＢＩＴＣより先立って影響を受ける。これはビットラインＢＩＴの電圧ＶBITは、キャパシタカップリング構造によって変化し、ビットラインＢＩＴＣの電圧ＶBITCは、電圧ダンピング構造によって変化するためである。電圧ダンピング構造によると、基準電位ＲＥＦ  ＩＮＩＴがリファレンスキャパシタ３９に充電された後、その充電された電圧がビットラインＢＩＴＣにダンプ（ｄｕｍｐ）される。これはビットラインＢＩＴ及びＢＩＴＣの各々の電圧変化を相違させる。そして、その相違の結果として、読出しの間にパワーノイズが発生するときは、図２に図示されるように、ビットラインＢＩＴ及びＢＩＴＣの間の感知マージンが減少する。これは誤った読出し動作の原因になる。
【０００８】
本発明の目的は、パワーノイズが発生しても、安定した感知マージンを確保することができる強誘電体ランダムアクセスメモリを提供することにある。
【０００９】
【課題を解決するための手段】
本発明の１特徴によると、強誘電体ランダムアクセスメモリには、ワードラインと第１ビットラインの交差領域に配列されるメモリセルと、第１ビットラインと第２ビットラインとの間に接続された感知増幅器、そして第２ビットラインに基準電圧を供給する基準電圧供給回路が設けられる。本発明の基準電圧供給回路は、キャパシタカップリングスキムを利用して第２ビットラインに基準電圧を供給するように構成されている。より詳しくは、基準電圧供給回路は、カップリングキャパシタと、第１スイッチング制御信号に応じて第２ビットラインをカップリングキャパシタの第１プレートに接続する第１スイッチング素子と、第２スイッチング制御信号に応じてカップリングキャパシタの第２プレートを電源電圧受け入れの第１電源ノードに接続する第２スイッチング素子で構成されている。ここで、カップリングキャパシタがフローティングされることを防止するために、第１スイッチング制御信号は第２スイッチング制御信号より先立って活性化される。
【００１０】
本発明の強誘電体ランダムアクセスメモリには、プレートラインとプレートライン駆動器がさらに設けられる。プレートラインは、ワードラインに対応するように配列される。プレートライン駆動器は、プレートライン及び電源電圧受け入れの第２電源ノードに接続され、プレートライン駆動信号に応じてプレートラインを駆動する。特に第１及び第２電源ノードはできるだけ短く相互に電気的に接続されている。
【００１１】
上述のような本発明の基準電圧供給回路によると、第１及び第２ビットライン、そしてプレートライン上の電圧は、パワーノイズが発生されるとき、同時に動く。その結果、たとえ読出し動作の間にパワーノイズが発生されても、第１及び第２ビットラインの上の電圧の差、即ち感知マージンを一定に維持することができる。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳しく説明する。
本発明による強誘電体ランダムアクセスメモリの実施の形態の回路図が図３及び図４に図示されている。図３及び図４を参照すると、強誘電体ランダムアクセスメモリは、行と列に配列された複数のメモリセルＭＣを有する第１メモリセルアレイ１１０を含む。複数の第１ワードラインＷＬ０＿Ｔ〜ＷＬｉ＿Ｔは、第１メモリセルアレイ１１０を通して行に配列されている。第１ワードラインＷＬ０＿Ｔ〜ＷＬｉ＿Ｔの各々は、第１メモリセルアレイ１１０の対応する行のメモリセルＭＣに共通に接続されている。複数の第１プレートラインＰＬ０＿Ｔ〜ＰＬｉ＿Ｔは、第１ワードラインＷＬ０＿Ｔ〜ＷＬｉ＿Ｔに各々対応するように行に配列されている。
【００１３】
メモリセルＭＣの各々は、強誘電体キャパシタとアクセストランジスタを含む。強誘電体キャパシタは、対応する第１プレートライン（例えば、ＰＬ０＿Ｔ）に接続された１プレートを有する。アクセストランジスタは、対応するワードライン（例えば、ＷＬ０＿Ｔ）に接続されたゲート及び対応するビットライン（例えば、ＢＬ０＿Ｔ）と強誘電体キャパシタの他のプレートとの間に形成される電流通路を有する。
【００１４】
第１プレートラインＰＬ０＿Ｔ〜ＰＬｉ＿Ｔは第１プレートライン選択回路１２０に接続され、この選択回路１２０は、第１ワードラインＷＬ０＿Ｔ〜ＷＬｉ＿Ｔ上の第１ワードライン駆動信号に応じて第１プレートラインＰＬ０＿Ｔ〜ＰＬｉ＿Ｔのうち１つを選択する。第１プレートライン選択回路１２０は、複数の電界効果トランジスタ、即ちＮＭＯＳトランジスタ２０１〜２０２からなる。ＮＭＯＳトランジスタ２０１〜２０２の各々は、対応する第１ワードラインに接続されたゲート及び第１プレートライン駆動器１３０と対応する第１プレートラインの間に接続された電流通路を有する。第１プレートライン駆動器１３０は、第１プレートライン駆動信号ＳＰＬ＿Ｔに応じて選択された第１プレートラインを駆動する。
【００１５】
強誘電体ランダムアクセスメモリは、第１ビットラインプリチャージ回路１４０を含み、この回路１４０は、第１プリチャージ信号ＢＬＰ＿Ｔに応じて所定電圧、例えば接地電圧ＶＳＳに第１ビットラインＢＬ０＿Ｔ及びＢＬ１＿Ｔをプリチャージする。第１ビットラインプリチャージ回路１４０は複数のＮＭＯＳトランジスタ２０３及び２０４からなり、各トランジスタは第１プリチャージ信号ＢＬＰ＿Ｔに接続されたゲート及び対応する第１ビットラインと接地ＶＳＳとの間に形成された電流通路を有する。第１ビットラインＢＬ０＿Ｔ及びＢＬ１＿Ｔは、第１入出力ゲート回路１５０を通して対応する入出力ラインＩＯ０＿Ｔ及びＩＯ１＿Ｔと各々接続される。第１ビットラインＢＬ０＿Ｔ及びＢＬ１＿Ｔは感知増幅器回路１７０に接続され、この回路１７０は、第１ビットラインＢＬ０＿Ｔ及びＢＬ１＿Ｔに各々対応する複数の感知増幅器ＳＡを含む。
【００１６】
２つの列に対応する第１ビットラインＢＬ０＿Ｔ及びＢＬ１＿Ｔの１対だけが図３に図示されているが、より多くの対の第１ビットラインが行方向に設けられることはこの分野の知識を持っている者には自明である。
【００１７】
強誘電体ランダムアクセスメモリには、読出し動作の間にスイッチング制御信号ＢＬＥＱ＿Ｔ及びＶＣＨＥＮ＿Ｔに応じて第１ビットラインＢＬ０＿Ｔ及びＢＬ１＿Ｔに基準電圧を供給する第１基準電圧供給回路１６０を有する。
【００１８】
図３に図示されたように、第１基準電圧供給回路１６０は、第１及び第２ＮＭＯＳトランジスタ（スイッチング素子として動作する）２０５及び２０６、ＰＭＯＳトランジスタ２０７、そしてカップリングキャパシタ２０８からなる。カップリングキャパシタ２０８は、両電極の間に常誘電体（ｐａｒａｅｌｅｃｔｒｉｃ）を含んだ誘電体を有する。第１ＮＭＯＳトランジスタ２０５は、スイッチング制御信号ＢＬＥＱ＿Ｔに応じて第１ビットラインＢＬ０＿Ｔをカップリングキャパシタ２０８の１プレートに接続する。第２ＮＭＯＳトランジスタ２０６は、スイッチング制御信号ＢＬＥＱ＿Ｔに応じて第１ビットラインＢＬ１＿Ｔをカップリングキャパシタ２０８の１プレートに接続する。ＰＭＯＳトランジスタ２０７は、スイッチング制御信号ＶＣＨＥＮ＿Ｔに応じてカップリングキャパシタ２０８の他のプレートを電源電圧ＶＣＣに接続する。図３から、第１及び第２ＮＭＯＳトランジスタ２０５及び２０６がスイッチング制御信号ＢＬＥＱ＿Ｔによってビットライン等化器として動作することが分かる。
【００１９】
本発明の強誘電体ランダムアクセスメモリは、複数の第２ワードラインＷＬ０＿Ｂ、ＷＬｉ＿Ｂ、第２ワードラインＷＬ０＿Ｂ〜ＷＬｉ＿Ｂに各々対応する複数の第２プレートラインＰＬ０＿Ｂ〜ＰＬｉ＿Ｂ、第１ビットラインＢＬ０＿Ｔ及びＢＬ１＿Ｔに各々対応する複数の第２ビットラインＢＬ０＿Ｂ及びＢＬ１＿Ｂ、第２メモリセルアレイ１１０ａ、第２プレートライン選択回路１２０ａ、第２プレートライン駆動器１３０ａ、第２ビットラインプリチャージ回路１４０ａ、第２入出力ゲート回路１５０ａ、そして第２基準電圧供給回路１６０ａを含む。感知増幅器回路１７０の下側に配列された構成要素１１０ａ、１２０ａ、１３０ａ、１４０ａ、１５０ａ、そして１６０ａが感知増幅器回路１７０の上側に配列されたものと同一の構成を有するために、説明は省略する。
【００２０】
前述された第１及び第２基準電圧供給回路１６０及び１６０ａは、従来技術の“電圧ダンピング構造”の代わりに“キャパシタカップリング構造”を有する。カップリング効果を得るためには、カップリングキャパシタ２０８，２０８ａの１プレートがフローティングされることを防止しなければならない。このためには、スイッチング制御信号にＢＬＥＱ＿Ｔ／Ｂ（ＢＬＥＱ＿ＴとＢＬＥＱ＿Ｂを意味する）及びＶＣＨＥＮ＿Ｔ／Ｂ（ＶＣＨＥＮ＿ＴとＶＣＨＥＮ＿Ｂを意味する）のタイミングは、スイッチング制御信号ＢＬＥＱ＿Ｔ／Ｂが活性化された後にスイッチング制御信号ＶＣＨＥＮ＿Ｔ／Ｂが活性化されるように制御されなければならない。
【００２１】
しかも、本発明によると、図３及び図４に図示されたように、第１基準電圧供給回路１６０に電源電圧ＶＣＣを受け入れるためのパワーノードＮ１は、第２プレートライン駆動器１３０ａに電源電圧ＶＣＣを受け入れるためのパワーノードＮ２に電気的に接続される。特に、パワーノードＮ１及びＮ２は、できるだけ短く相互に電気的に接続される。第２基準電圧供給回路１６０ａに電源電圧ＶＣＣを受け入れるためのパワーノードＮ３は、第１プレートライン駆動器１３０に電源電圧ＶＣＣを受け入れるためのパワーノードＮ４に電気的に接続される。特にパワーノードＮ３及びＮ４は、できるだけ短く相互に電気的に接続される。
【００２２】
“キャパシタカップリング構造”を利用した基準電圧供給回路によると、読出し動作の間に、パワーノイズが発生するとき、ビットライン（例えば、ＢＬ０＿Ｔ及びＢＬ０＿Ｂ）上の電圧は同時に変化する。これは第１及び第２基準電圧供給回路１６０及び１６０ａがキャパシタカップリングスキムを有するメモリセルと同一の構造を有するように構成されているためである。結果的に、ビットライン（例えば、ＢＬ０＿Ｔ及びＢＬ０＿Ｂ）上の電圧は、パワーノイズによって同時に影響を受ける。これはパワーノイズに関係なしに安定した感知マージンを確保することができることを意味する。さらに、このような効果は、対応するパワーノードＮ１，Ｎ２間及びＮ３，Ｎ４間をできるだけ短く電気的に接続することによって増大される。
【００２３】
前述された強誘電体ランダムアクセスメモリにおいて、第１メモリセルアレイ１１０からデータが読出される場合は、第１メモリセルアレイ１１０と第２基準電圧供給回路１６０ａが選択される一方、第２メモリセルアレイ１１０ａと第１基準電圧供給回路１６０が非選択される。第２メモリセルアレイ１１０ａからデータが読出される場合は、第２メモリセルアレイ１１０ａと第１基準電圧供給回路１６０が選択される一方、第１メモリセルアレイ１１０と第２基準電圧供給回路１６０ａが、非選択される。
【００２４】
以下、本発明の上記望ましい実施形態による動作を参照図面に基づいて詳細に説明する。第１メモリセルアレイ１１０のメモリセルがアクセスされると仮定する。そのように仮定した場合、前述されたように、第２メモリセルアレイ１１０ａと第１基準電圧供給回路１６０が非選択される一方、第１メモリセルアレイ１１０と第２基準電圧供給回路１６０ａが選択される。さらに、選択された第１メモリセルアレイ１１０に対応する第１ワードラインＷＬ０＿Ｔ〜ＷＬｉ＿Ｔのうち１つが活性化される。
【００２５】
任意の選択されたメモリセルＭＣに貯蔵されるデータがロジック‘１’（ロジック高）であると、メモリセルＭＣの強誘電体キャパシタは１分極状態にある。もし選択されたメモリセルＭＣに貯蔵されたデータがロジック‘０’（ロジック低）であると、強誘電体キャパシタは正反対の分極にある。選択されたメモリセルＭＣに貯蔵されたデータがロジック‘１’と仮定して本発明の動作を説明する。
【００２６】
第１ワードラインＷＬｉ＿Ｔが選択されるとき、選択されたワードラインＷＬｉ＿Ｔに接続されたアクセストランジスタはターンオンされる。又、選択されたワードラインＷＬｉ＿Ｔに対応する第１プレートラインＰＬｉ＿Ｔは、第１プレートライン選択回路１２０を通して選択される。
【００２７】
ついで、第１プレートライン駆動信号ＳＰＬ＿Ｔが活性化されるとき、第１プレートライン駆動器１３０は、選択された第１プレートラインＰＬｉ＿Ｔをパルス形態で駆動する。この条件から、選択されたメモリセルＭＣの強誘電体キャパシタを通して、選択された第１プレートラインＰＬｉ＿Ｔから第１ビットラインＢＬ０＿Ｔへ電圧が印加される。その結果、強誘電体キャパシタは、スイッチされる。所定時間が経過した後、選択された第１プレートラインＰＬｉ＿Ｔは非活性化され、印加された電圧が強誘電体キャパシタから除去される（強誘電体キャパシタを通して印加される電圧がない）。このとき、選択されたメモリセルＭＣに接続された第１ビットラインＢＬ０＿Ｔ上の電圧は、初期状態（例えば、接地レベル）よりさらに高くなる。ロジック‘１’のデータを有する選択されたメモリセルＭＣに接続された第１ビットラインＢＬ０＿Ｔ上の電圧ＶBL1は、次のようである。
【数１】
0004503128.tif 000002
式１から、ＣSWは、スイッチングのときの強誘電体キャパシタのキャパシタンスを示し、ＣNSWは、非スイッチングのときの強誘電体キャパシタのキャパシタンスを示し、ＶPLはプレートライン上の電圧を示す。ＣBLは第１ビットラインＢＬ０＿Ｔのキャパシタンスを示す。もし貯蔵されたデータがロジック‘０’であると、第１ビットラインＢＬ０＿Ｔ上の電圧ＶBL0は、次のようである。
【数２】
0004503128.tif 000003
スイッチング制御信号ＢＬＥＱ＿Ｂが活性化されるとき、第２基準電圧供給回路１６０ａのＮＭＯＳトランジスタ２０５ａ及び２０６ａがターンオンされ、その結果カップリングキャパシタ２０８ａのプレートがターンオンされたトランジスタ２０５ａ及び２０６ａを通して第２ビットラインＢＬ０＿Ｂ及びＢＬ１＿Ｂに共通に接続される。また、スイッチング制御信号ＶＣＨＥＮ＿Ｂが活性化されるとき、基準電圧ＶREFがキャパシタカップリングスキムによって各々の第２ビットラインＢＬ０＿Ｂ及びＢＬ１＿Ｂ上に生成される。基準電圧ＶREFは、ＮＭＯＳトランジスタ２０５ａ及び２０６ａを通して等化される。基準電圧ＶREFの各々は、次のように計算することができる。
【数３】
0004503128.tif 000004
式３から、ＣBLは、第２ビットラインＢＬ０＿Ｂ及びＢＬ１＿Ｂの各々のキャパシタンスを示し、ＣRは、カップリングキャパシタ２０８ａのキャパシタンスを示す。
【００２８】
以後、ビットラインＢＬ０＿Ｔ及びＢＬ０＿Ｂに共通に接続された感知増幅器ＳＡが活性化されるとき、第１ビットラインＢＬ０＿Ｔ上の電圧ＶＢＬ１は、動作電圧、例えば電源電圧ＶＣＣまで増幅され、第２ビットラインＢＬ０＿Ｂは、感知増幅器ＳＡを通して接地される。さらに、信号ＹＳＷ＿Ｔ及びＹＳＷ＿Ｂが活性化されることによって第１及び第２ビットラインＢＬ０＿Ｔ及びＢＬ０＿Ｂは、第１及び第２入出力ゲート回路１５０及び１５０ａを通して対応する入出力ラインＩＯ０＿Ｔ及びＩＯ０＿Ｂに接続される。さらに、この分野でよく知られたデータ再書き込み動作が行われた後、一連の読出し動作が完了する。
【００２９】
本発明の基準電圧供給回路によると、読出し動作の間にパワーノイズが発生するとき、電圧ＶBL1(0)、ＶREF、そしてＶPLは、同時に動く。これは基準電圧供給回路１６０及び１６０ａが電圧ダンピング構造の代わりにキャパシタカップリング構造を利用し、対応するプレートライン駆動器１３０，１３０ａのパワーノードＮ４，Ｎ２と対応する基準電圧供給回路１６０ａ，１６０のパワーノードＮ３，Ｎ１ができるだけ短く相互に電気的に接続されているためである。これはビット読み出し動作の間にパワーノイズが発生しても第１及び第２ビットラインＢＬ０＿Ｔ及びＢＬ０＿Ｂ上の電圧ＶＢＬ１（０）及びＶＲＥＦの差、即ち感知マージン（ＶMARGIN＝ＶBL1（↑↓）−ＶREF（↑↓））が一定に維持されることになる（または安定する）。結果的に、強誘電体ランダムアクセスメモリは、向上した信頼性を有する。
【００３０】
なお、上記の説明では、本発明による強誘電体ランダムアクセスメモリの実施形態が、この分野でよく知られた“オープンビットライン構造（ｏｐｅｎ  ｂｉｔ  ｌｉｎｅ  ｓｔｒｕｃｔｕｒｅ）”を利用して説明されたが、“フォールデッドビットライン構造（ｆｏｌｄｅｄ  ｂｉｔ  ｌｉｎｅ  ｓｔｒｕｃｔｕｒｅ）”に適用できることは、この分野の知識を持っている者には自明である。
【００３１】
【発明の効果】
以上詳細に説明したように本発明の強誘電体ランダムアクセスメモリによれば、パワーノイズが発生しても安定した感知マージンを確保することができ、信頼性を向上させることができる。
【図面の簡単な説明】
【図１】従来技術によるリファレンスセルを有する１キャパシタ強誘電体メモリセルを示す回路図。
【図２】正常な感知マージンとパワーノイズのために減少した感知マージンを比較するための波形図。
【図３】本発明の望ましい実施形態による強誘電体ランダムアクセスメモリを示す回路図。
【図４】本発明の望ましい実施形態による強誘電体ランダムアクセスメモリを示す回路図。
【符号の説明】
１１０，１１０ａ  メモリセルアレイ
１２０，１２０ａ  プレートライン選択回路
１３０，１３０ａ  プレートライン駆動器
１４０，１４０ａ  ビットラインプリチャージ回路
１５０，１５０ａ  入出力ゲート回路
１６０，１６０ａ  基準電圧供給回路
１７０  感知増幅器回路
【図１】
0004503128.tif 000005
【図２】
0004503128.tif 000006
【図３】
0004503128.tif 000007
【図４】
0004503128.tif 000008