(57)【特許請求の範囲】
【請求項１】
アナログ信号をディジタル信号に変換するＡ／Ｄ変換部を有する半導体デバイスを試験する半導体試験装置であって、
所定の波形成分を有する第１の波形を生成する第１波形生成部と、
波形成分が既知の第２の波形を生成する第２波形生成部と、
前記第１の波形と前記第２の波形とを合成して、合成波形を生成する波形合成部と、
前記合成波形を入力した前記半導体デバイスの出力値から前記第２の波形の影響を取り除く処理をする処理部と、
前記第１の波形と、前記処理部により処理された前記出力値とに基づいて前記半導体デバイスが正常であるか否かを判定する比較部と
を備え、
前記第２波形生成部は、前記Ａ／Ｄ変換部のサンプリング間隔を設定するサンプリングクロックに同期している前記第２の波形を生成することを特徴とする半導体試験装置。
【請求項２】
前記第２波形生成部は、前記第２の波形の周波数を変化させる請求項１に記載の半導体試験装置。
【請求項３】
前記第２波形生成部は、前記Ａ／Ｄ変換部のサンプリング間隔を設定するサンプリングクロックに基づいて前記第２の波形を生成することを特徴とする請求項１または２に記載の半導体試験装置。
【請求項４】
前記比較部は、前記第１の波形と、前記処理部により処理された前記出力値との差が所定の範囲内か否かに基づいて前記半導体デバイスが正常であるか否かを判定することを特徴とする請求項１から３のいずれかに記載の半導体試験装置。
【請求項５】
前記第２波形生成部は、前記サンプリングクロックを分周して前記第２の波形を生成することを特徴とする請求項１から４のいずれかに記載の半導体試験装置。
【請求項６】
前記第２の波形の位相を所定量ずらす移相器を更に備えることを特徴とする請求項１から５のいずれかに記載の半導体試験装置。
【請求項７】
前記第２の波形は方形波であって、
前記第２の波形のパルス幅を変えるパルス幅調整部を更に備えることを特徴とする請求項１から６のいずれかに記載の半導体試験装置。
【請求項８】
前記第１の波形は正弦波であって、
前記Ａ／Ｄ変換部のアナログ信号の入力レンジに基づいて、前記正弦波の振幅を設定する振幅制御部を更に備えることを特徴とする請求項１から７のいずれかに記載の半導体試験装置。
【請求項９】
前記処理部は、前記出力値をフィルタ処理して前記第２の波形の影響を減じることを特徴とする請求項１から８のいずれかに記載の半導体試験装置。
【請求項１０】
複数の前記第２波形生成部を更に備え、
前記波形合成部は、前記第１の波形と、前記複数の第２波形生成部がそれぞれ生成する複数の前記第２の波形とを合成して、前記合成波形を生成することを特徴とする請求項１から９のいずれかに記載の半導体試験装置。
【請求項１１】
アナログ信号をディジタル信号に変換するＡ／Ｄ変換部を有する半導体デバイスを試験する方法であって、
所定の波形成分を有する第１の波形と、波形成分が既知の第２の波形とを合成して、合成波形を生成するステップと、
前記合成波形を前記半導体デバイスに印加するステップと、
前記半導体デバイスの出力値から前記第２の波形の影響を取り除くステップと、
前記第１の波形と、前記第２の波形の影響を取り除いた前記出力値とに基づいて前記半導体デバイスが正常であるか否かを判定する判定ステップと
を備え、
前記第２の波形は、前記Ａ／Ｄ変換部のサンプリング間隔を設定するサンプリングクロックに同期していることを特徴とする半導体デバイス試験方法。
【請求項１２】
前記第２の波形は、前記Ａ／Ｄ変換部のサンプリング間隔を設定するサンプリングクロックに基づいて生成されることを特徴とする請求項１１に記載の半導体デバイス試験方法。
【請求項１３】
前記判定ステップは、前記第１の波形と、前記第２の波形の影響を取り除いた前記出力値との差が所定の範囲内か否かに基づいて、前記半導体デバイスが正常であるか否かを判定することを特徴とする請求項１１または１２に記載の半導体デバイス試験方法。
【請求項１４】
アナログ信号をディジタル信号に変換するＡ／Ｄ変換部を有するデバイス部を試験する半導体試験部を有する半導体デバイスであって、
所定の波形成分を有する第１の波形と、波形成分が既知の第２の波形とを合成して、合成波形を生成する波形合成部を有し、
前記合成波形を入力した前記デバイス部の出力値に基づいて前記デバイス部を試験する半導体試験部と、
前記半導体試験部に試験される前記デバイス部と
を有し、
前記第２の波形は、前記Ａ／Ｄ変換部のサンプリング間隔を設定するサンプリングクロックに同期していることを特徴とする半導体デバイス。
【請求項１５】
前記第２の波形は、前記Ａ／Ｄ変換部のサンプリング間隔を設定するサンプリングクロックに基づいて生成されることを特徴とする請求項１４に記載の半導体デバイス。
【請求項１６】
前記半導体試験部は、前記第１の波形を生成する第１波形生成部を更に備えることを特徴とする請求項１４または１５に記載の半導体デバイス。
【請求項１７】
前記半導体試験部は、前記合成波形を入力した前記デバイス部の出力値から前記第２の波形の影響を取り除く処理をする処理部と、
前記第１の波形と、前記処理部により処理された前記出力値とに基づいて前記デバイス部が正常であるか否かを判定する比較部と
を更に有することを特徴とする請求項１４から１６のいずれかに記載の半導体デバイス。
【請求項１８】
前記第２の波形は、前記サンプリングクロックを分周して生成されることを特徴とする請求項１４から１７のいずれかに記載の半導体デバイス。
【請求項１９】
前記第２の波形の位相を所定量ずらす移相器を更に備えることを特徴とする請求項１４から１８のいずれかに記載の半導体デバイス。
【請求項２０】
前記第２の波形は方形波であって、
前記第２の波形のパルス幅を変えるパルス幅調整部を更に備えることを特徴とする請求項１４から１９のいずれかに記載の半導体デバイス。
【請求項２１】
前記第１の波形は正弦波であって、
前記Ａ／Ｄ変換部のアナログ信号の入力レンジに基づいて前記正弦波の振幅を設定する振幅制御部を更に備えることを特徴とする請求項１４から２０のいずれかに記載の半導体デバイス。
【請求項２２】
前記処理部は、前記出力値をフィルタ処理して前記第２の波形の影響を減じることを特徴とする請求項１７に記載の半導体デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号をディジタル信号に変換するＡ／Ｄ変換デバイスを試験する半導体試験装置に関する。特に本発明は、被試験Ａ／Ｄ変換デバイスに印加する試験波形を生成する波形生成部に関する。
【０００２】
【従来の技術】
半導体技術の進歩に伴い、Ａ／Ｄ変換デバイスの性能は大幅に向上した。例えば、ディジタルＴＶ用のＡ／Ｄ変換デバイスは、８ＭＨｚ程度の信号を処理することができる。ハードディスク用のＡ／Ｄ変換デバイスは、数百ＭＨｚの信号を処理することができる。Ａ／Ｄ変換デバイスの性能の向上に伴い、Ａ／Ｄ変換デバイスを試験する半導体試験装置の性能の向上も必要である。
【０００３】
図１は、従来の半導体試験装置１００を示すブロック図である。半導体試験装置１００は、波形生成部１０、サンプリングクロック発生部１２、デバイス接触部１４及び比較部１６を備える。被試験Ａ／Ｄ変換デバイス９０がデバイス接触部１４に載置される。波形生成部１０は、被試験Ａ／Ｄ変換デバイス９０に印加する試験波形を生成してデバイス接触部１４に出力する。また、試験波形を入力した被試験Ａ／Ｄ変換デバイス９０が出力すべき期待値を比較部１６に出力する。
【０００４】
サンプリングクロック発生部１２は、サンプリング間隔を指定するサンプリングクロックをデバイス接触部１４に出力する。被試験Ａ／Ｄ変換デバイス９０は、デバイス接触部１４を介して供給される試験波形をサンプリングクロックのタイミングでサンプリングして出力値を比較部１６に出力する。比較部１６は、出力値と、波形生成部１０から供給される期待値を比較して被試験Ａ／Ｄ変換デバイス９０の良否を判定する。
【０００５】
【発明が解決しようとする課題】
Ａ／Ｄ変換デバイスを試験するためには、Ａ／Ｄ変換デバイスが実際に処理する信号と同等の試験信号をＡ／Ｄ変換デバイスに入力する必要がある。従って、半導体試験装置は、高精度かつ高速に試験波形を発生する波形発生部を有する。例えば、波形発生部は、試験波形として正弦波を発生する。また、波形発生部に要求される性能は、被試験デバイスの性能に対して、周波数特性は２倍、ダイナミックレンジは２０ｄＢ以上高いことが要求される。高精度かつ高速に試験波形を発生することは大変難しい。
【０００６】
そこで本発明は、上記の課題を解決することのできる半導体試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態は、アナログ信号をディジタル信号に変換するＡ／Ｄ変換部を有する半導体デバイスを試験する半導体試験装置であって、所定の波形成分を有する第１の波形を生成する第１波形生成部と、波形成分が既知の第２の波形を生成する第２波形生成部と、第１の波形と第２の波形とを合成して、合成波形を生成する波形合成部と、合成波形を入力した半導体デバイスの出力値から第２の波形の影響を取り除く処理をする処理部と、第１の波形と、処理部により処理された出力値とに基づいて半導体デバイスが正常であるか否かを判定する比較部とを備えることを特徴とする半導体試験装置を提供する。
【０００８】
第１の形態の別の態様においては、比較部は、第１の波形と、処理部により処理された出力値との差が所定の範囲内か否かに基づいて、半導体デバイスが正常であるか否かを判定してもよい。また、波形合成部は、第１の波形と第２の波形を加算する加算器であってよい。また、波形合成部は、第１の波形と第２の波形を乗算する乗算器であってよい。また、第２波形生成部は、Ａ／Ｄ変換部のサンプリング間隔を設定するサンプリングクロックに基づいて第２の波形を生成してもよい。また、第２波形生成部は、サンプリングクロックを分周して第２の波形を生成してもよい。また、第２の波形の位相を所定量ずらす移相器を更に備えてもよい。
【０００９】
また、第２の波形は、方形波であってもよい。また、第２の波形のパルス幅を変えるパルス幅調整部を更に備えてもよい。また、第１の波形は、正弦波であってもよい。また、Ａ／Ｄ変換部のアナログ信号の入力レンジに基づいて、正弦波の振幅を設定する振幅制御部を更に備えてもよい。また、処理部は、出力値をフィルタ処理して第２の波形の影響を減じてもよい。また、第２の波形の周波数は、第１の波形の周波数より高くてもよい。また、複数の第２波形生成部を更に備え、波形合成部は、第１の波形と、複数の第２波形生成部がそれぞれ生成する複数の第２の波形とを合成して、合成波形を生成してもよい。
【００１０】
本発明の第２の形態においては、アナログ信号をディジタル信号に変換するＡ／Ｄ変換部を有する半導体デバイスを試験する方法であって、所定の波形成分を有する第１の波形と、波形成分が既知の第２の波形とを合成して、合成波形を生成するステップと、合成波形を半導体デバイスに印加するステップと、半導体デバイスの出力値から第２の波形の影響を取り除くステップと、第１の波形と、第２の波形の影響を取り除いた出力値とに基づいて半導体デバイスが正常であるか否かを判定する判定ステップとを備えることを特徴とする半導体デバイス試験方法を提供する。
【００１１】
本発明の第２の形態の別の態様においては、判定ステップは、第１の波形と、第２の波形の影響を取り除いた出力値との差が所定の範囲内か否かに基づいて、半導体デバイスが正常であるか否かを判定してもよい。
【００１２】
本発明の第３の形態においては、アナログ信号をディジタル信号に変換するＡ／Ｄ変換部を有するデバイス部を試験する半導体試験部を有する半導体デバイスであって、所定の波形成分を有する第１の波形と、波形成分が既知の第２の波形とを合成して、合成波形を生成する波形合成部を有し、合成波形を入力したデバイス部の出力値に基づいてデバイス部を試験する半導体試験部と、半導体試験部に試験されるデバイス部とを有することを特徴とする半導体デバイスを提供する。
【００１３】
第２の形態の別の態様においては、半導体試験部は、第１の波形を生成する第１波形生成部を更に備えてもよい。また、半導体試験部は、合成波形を入力したデバイス部の出力値から第２の波形の影響を取り除く処理をする処理部と、第１の波形と、処理部により処理された出力値とに基づいてデバイス部が正常であるか否かを判定する比較部とを更に有してもよい。また、比較部は、第１の波形と、処理部により処理された出力値との差が所定の範囲内か否かでデバイス部が正常であるか否かを判定してもよい。また、波形合成部は、第１の波形と第２の波形を加算する加算器であってもよい。また、波形合成部は、第１の波形と第２の波形を乗算する乗算器であってもよい。
【００１４】
また、第２の波形は、Ａ／Ｄ変換部のサンプリング間隔を設定するサンプリングクロックに基づいて生成されてもよい。また、第２の波形は、サンプリングクロックを分周して生成されてもよい。また、第２の波形の位相を所定量ずらす移相器を更に備えてもよい。また、第２の波形は、方形波であってもよい。また、第２の波形のパルス幅を変えるパルス幅調整部を更に備えてもよい。また、第１の波形は、正弦波であってもよい。また、Ａ／Ｄ変換部のアナログ信号の入力レンジに基づいて正弦波の振幅を設定する振幅制御部を更に備えてもよい。また、処理部は、出力値をフィルタ処理して第２の波形の影響を減じてもよい。また、第２の波形の周波数は、第１の波形の周波数より高くてもよい。
【００１５】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００１６】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１７】
図２は、半導体試験装置１００の実施形態の１つを示すブロック図である。半導体試験装置１００は、第１波形生成部２０、第２波形生成部２２、波形合成部２８、デバイス接触部１４、処理部３０、比較部１６、サンプリングクロック発生部１２及びテスタコントローラ６２を備える。第１波形生成部２０は、第１波形発生部２１及び振幅制御部２３を有する。第２波形生成部２２は、パルス幅調整部２６及び移相部２４を有する。被試験Ａ／Ｄ変換デバイス９０が、デバイス接触部１４に載置される。例えば、デバイス接触部１４は、被試験Ａ／Ｄ変換デバイス９０の入出力端子と電気的に接続するソケットであってよい。
【００１８】
第１波形発生部２１は、被試験Ａ／Ｄ変換デバイス９０に印加する試験波形を発生して振幅制御部２３に出力する。例えば、第１波形発生部２１は、試験波形として正弦波を発生してもよい。振幅制御部２３は、テスタコントローラ６２から供給される振幅制御信号に基づいて、第１波形発生部２１から供給される試験波形の振幅を制御して、被試験Ａ／Ｄ変換デバイス９０の特性に応じた第１の波形５０を波形合成部２８に出力する。例えば、振幅制御部２３は、被試験Ａ／Ｄ変換デバイス９０がディジタル信号に変換できるアナログ信号の電圧レベルの範囲である入力レンジに基づいて試験波形の振幅を設定してもよい。
【００１９】
被試験Ａ／Ｄ変換デバイス９０の入力レンジが、例えば、±１．０Ｖの場合、振幅制御部２３は、試験波形の振幅を±１．０Ｖに設定する。また、振幅制御部２３は、第１の波形５０である期待値を比較部１６に出力する。他の実施形態において、第１波形生成部２０は、Ａ／Ｄ変換デバイスを有し、ディジタル化した第１の波形５０を期待値として比較部１６に出力してもよい。
【００２０】
サンプリングクロック発生部１２は、サンプリング間隔を設定するサンプリングクロック５４をパルス幅調整部２６、及びデバイス接触部１４に出力する。第２波形生成部２２が有するパルス幅調整部２６は、サンプリングクロック５４のパルス幅を、テスタコントローラ６２から供給されるパルス幅調整信号に基づいて調整する。パルス幅調整部２６は、パルス幅を調節したサンプリングクロック５４を移相部２４に出力する。
【００２１】
例えば、パルス幅を拡げることを指定するパルス幅調整信号が供給された場合、パルス幅調整部２６は、サンプリングクロック５４のパルス幅を拡げる。パルス幅を狭めることを指定するパルス幅調整信号が供給された場合、パルス幅調整部２６は、サンプリングクロック５４のパルス幅を狭める。また、パルス幅を変更しないことを指定するパルス幅調整信号が供給された場合、パルス幅調整部２６はサンプリングクロック５４のパルス幅を変更しない。別の実施形態としては、パルス幅調整部２６は設けられなくともよい。更に別の実施形態としては、第２波形生成部２２は、所定の周期を有するクロックを生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）であってもよい。
【００２２】
移相部２４は、パルス幅調整部２６から供給されたサンプリングクロック５４の移相を所定量ずらして第２の波形５２を波形合成部２８及び処理部３０に出力する。第２波形生成部２２は、移相部２４及びパルス幅調整部２６により複数の種類の第２の波形５２を生成することができる。波形合成部２８は、第１の波形５０と第２の波形５２を合成して合成波形５６をデバイス接触部１４に出力する。例えば、波形合成部２８は、第１の波形５０と第２の波形５２を加算する加算器であってもよい。また、他の実施形態としては、第１の波形５０と第２の波形５２を乗算する乗算器であってもよい。また、更に他の実施形態としては、第１の波形５０から第２の波形５２を減算する減算器であってもよい。更に他の実施形態としては、半導体試験装置１００は、第２波形生成部２２を複数備え、波形合成部２８は、複数の第２波形生成部２２から供給される複数の第２の波形５２を合成して、合成波形５６をデバイス接触部１４に出力してもよい。
【００２３】
被試験Ａ／Ｄ変換デバイス９０は、デバイス接触部１４を介して供給されるサンプリングクロック５４のタイミングで、デバイス接触部１４を介して合成波形５６をサンプリングする。被試験Ａ／Ｄ変換デバイス９０は、合成波形５６をサンプリングして得られたサンプル値である出力値５８をデバイス接触部１４を介して処理部３０に出力する。
【００２４】
処理部３０は、出力値５８から第２の波形５２の影響を取り除く処理をして処理後の信号６０を比較部１６に出力する。例えば、処理部３０は、出力値５８から特定の周波数を除くフィルタ処理をしてもよく、処理部３０は、出力値５８から第２の波形５２の周波数だけを除くフィルタ処理であってよい。比較部１６は、処理後の信号６０と第１波形生成部２０から供給される第１の波形５０である期待値とを比較して被試験Ａ／Ｄ変換デバイス９０の良否を判定する。例えば、比較部１６は、処理後の信号６０と期待値のずれを比較して、ずれの範囲が所定の範囲内か否かで被試験Ａ／Ｄ変換デバイス９０の良否を判定してもよい。例えば、高精度の被試験Ａ／Ｄ変換デバイス９０の場合、所定の範囲は、ほぼ０に設定される。また、所定の範囲はＡ／Ｄ変換部４２に応じて設定できることが好ましい。
【００２５】
また、被試験Ａ／Ｄ変換デバイス９０が、アナログ信号をディジタル信号に変換するＡ／Ｄ変換部以外に、増幅器などの入力信号に対して所定の処理を加える構成を有する場合、比較部１６は、所定の処理を加える構成による影響を考慮して被試験Ａ／Ｄ変換デバイス９０の良否を判定することが好ましい。
【００２６】
図３は、図２を用いて説明した半導体試験装置１００のタイミングチャートを示す。このタイミングチャートは、第１波形生成部２０が第１の波形５０として正弦波を出力し、第２波形生成部２２が第２の波形５２として方形波を出力し、波形合成部２８が加算器の場合を一例として示す。
【００２７】
第１波形生成部２０は、第１の波形５０として被試験Ａ／Ｄ変換デバイス９０の特性に応じた正弦波を波形合成部２８に出力する。第２波形生成部２２は、サンプリングクロック発生部１２から供給されるサンプリングクロック５４の移相をずらした方形波を第２の波形５２として波形合成部２８に出力する。例えば、移相部２４は、第２の波形５２の影響が現れる部分（図３中合成波形５６の凸部）で、被試験Ａ／Ｄ変換デバイス９０が合成波形５６をサンプリングするようにサンプリングクロック５４の位相をずらしてもよい。
【００２８】
波形合成部２８は、第１の波形５０と第２の波形５２を加算して合成波形５６をデバイス接触部１４に出力する。被試験Ａ／Ｄ変換デバイス９０は、サンプリングクロック５４のパルスの立ち上がりタイミングで合成波形５６をサンプリングする。従って、出力値５８は、第１の波形５０に第２の波形５２の振幅を加えた値になる。処理部３０は、出力値５８から第２の波形５２の振幅を減じた処理後の信号６０を比較部１６に出力する。例えば、被試験Ａ／Ｄ変換デバイス９０が正常な場合、出力値５８から第２の波形５２の振幅の成分をのぞいた信号は第１の波形５０になることが好ましい。
【００２９】
また、他の実施形態において、第１波形生成部２０は、方形波、三角波、複数の波形の合成波を第１の波形５０として出力してもよい。また、第２波形生成部２２は、既知の三角波、正弦波、複数の波形の合成波を第２の波形５２として出力してもよい。例えば、第２の波形５２として三角波を出力する場合、合成波形５６に現れる第２の波形５２の影響がリニアに変化するので、被試験Ａ／Ｄ変換デバイス９０のサンプリングタイミングをずらすことで入力レンジに対する特性をリニアに判定することができる。
【００３０】
また、第１波形生成部２０または第２波形生成部２２が三角波、正弦波、複数の波形の合成波のいずれかを生成する場合には、図２を用いて説明した半導体試験装置１００の第１波形生成部２０及び第２波形生成部２２の構成と異なることは明らかである。本明細書においては、第１波形生成部２０が正弦波を生成し、第２波形生成部２２が方形波を生成する場合の１つの実施形態についてのみ説明する。
【００３１】
図４は、正常なＡ／Ｄ変換デバイスと高周波を正確にサンプリングできない不良Ａ／Ｄ変換デバイスの内部信号の電圧レベルを示す。電圧値が“Ｈｉｇｈ”、電圧値“Ｌｏｗ”が所定の周期で繰り返される方形波の入力波形が、Ａ／Ｄ変換デバイスに供給された場合を例に説明する。正常なＡ／Ｄ変換デバイスの場合、内部信号電圧はサンプリングタイミング以前に入力波形の電圧値“Ｈｉｇｈ”に到達する。不良Ａ／Ｄ変換デバイスの場合、内部信号電圧はサンプリングタイミング以前に入力波形の電圧値“Ｈｉｇｈ”に到達しない。
【００３２】
図５は、サンプリングクロックの周波数を低くした場合の図４を用いて説明した不良Ａ／Ｄ変換デバイスの内部信号の電圧レベルを示す。また、図５において、サンプリングクロックの周期の低下に伴い入力信号の周波数も低下している。不良Ａ／Ｄ変換デバイスの内部信号電圧は、サンプリングタイミング以前に入力波形の電圧値“Ｈｉｇｈ”に到達する。
【００３３】
不良Ａ／Ｄ変換デバイスは、サンプリングクロック５４の周波数を変えることにより、又は入力波形のパルス幅を変えることによりサンプル値が変化する。このＡ／Ｄ変換デバイスの特性を用いて、サンプリングクロックの周波数を高い状態から低い状態に変化させてＡ／Ｄ変換デバイスの良否を判定する。
【００３４】
図６は、図２を用いて説明した半導体試験装置１００において、被試験Ａ／Ｄ変換デバイスが不良時のタイミングチャートを示す。図６（ａ）は、サンプリングクロックの周波数が高い場合の出力値５８と第１の波形５０の関係を示す。不良Ａ／Ｄ変換デバイスの場合、出力値５８と第１の波形５０の電位差は、第１の波形５０に加算した第２の波形５２の振幅未満になる。例えば、正常なＡ／Ｄ変換デバイスならば、出力値５８と第１の波形５０との電位差は、第１の波形５０に加算した第２の波形５２の振幅にほぼ等しくなる。
【００３５】
図６（ｂ）は、図６（ａ）で示されるサンプリングクロックの周波数より低い周波数で試験した場合の出力値５８と第１の波形５０の関係を示す。出力値５８と第１の波形５０の電位差は、第１の波形５０に加算した第２の波形５２の振幅にほぼ等しくなる。
【００３６】
比較部１６は、出力値５８と第１の波形５０の電位差がＡ／Ｄ変換デバイスを正常と判定する範囲内にある時にＡ／Ｄ変換デバイスは正常と判定する。例えば、比較部１６は、被試験Ａ／Ｄ変換デバイス９０を正常と判定する許容サンプリングクロック周波数において、出力値５８と第１の波形５０との電位差が、正常と判定する範囲内にあるときに被試験Ａ／Ｄ変換デバイス９０は正常と判定する。
【００３７】
図７は、図２を用いて説明した半導体試験装置１００において、波形合成部２８として乗算器を用いた場合の第１のタイミングチャートを示す。このタイミングチャートは、第１波形生成部２０が、第１の波形５０として正弦波を出力し、第２波形生成部２２が第２の波形５２として±１．０Ｖの方形波を出力し、波形合成部２８が第１の波形５０と第２の波形５２を乗算して合成波形５６を生成する場合を一例として示す。
【００３８】
図８は、図２を用いて説明した半導体試験装置１００において、波形合成部２８として乗算器を用いた場合の第２のタイミングチャートを示す。このタイミングチャートは、第１波形生成部２０が、第１の波形５０として正弦波を出力し、第２波形生成部２２が第２の波形５２として０．８Ｖから１．０Ｖの方形波を出力し、波形合成部２８が第１の波形５０と第２の波形５２を乗算して合成波形５６を生成する場合を一例として示す。
【００３９】
図９は、図２を用いて説明した半導体試験装置１００において、波形合成部２８として乗算器を用いた場合の第３のタイミングチャートを示す。このタイミングチャートは、第１波形生成部２０が、第１の波形５０として正弦波を出力し、第２波形生成部２２が第２の波形５２として０Ｖから１．０Ｖの方形波を出力し、波形合成部２８が第１の波形５０と第２の波形５２を乗算して合成波形５６を生成する場合を一例として示す。
【００４０】
図２を用いて説明した半導体試験装置１００は、図７、図８及び図９を用いて説明した合成波形５６以外にも、第１の波形５０及び第２の波形５２の組み合わせにより多くの合成波形５６を生成することができる。合成波形５６は、被試験Ａ／Ｄ変換デバイス９０の特性に応じて設定されることが好ましい。また、他の実施形態において、波形合成部２８は加算器及び乗算器を有し、被試験Ａ／Ｄ変換デバイス９０の特性に応じて、第１の波形５０及び第２の波形５２の合成方法を選択的に変更できるセレクタを有してもよい。更に他の形態としては、波形合成部２８は、複数の第２波形生成部２２から供給される複数の第２の波形５２を合成して、合成波形５６をデバイス接触部１４に出力してもよい。
【００４１】
図１０は、図２を用いて説明した半導体試験装置１００の他の実施形態を示すブロック図である。この半導体試験装置１００は、図２を用いて説明した半導体試験装置１００の構成に更に分周器３２を備える。図１０において図２と同一の符号を付した構成は、図２において同一の符号を付した構成と同一の機能を有するので、同一の構成に関しては説明を省略する。
【００４２】
分周器３２は、サンプリングクロック５４を分周して分周クロック６４を第２波形生成部２２に出力する。また、分周器３２は、分周クロック６４を処理部３０に出力する。例えば、分周器３２はサンプリングクロック５４をカウントするカウンタであってよい。
【００４３】
処理部３０は、サンプリングクロック５４のタイミングでデバイス接触部１４を介して供給される出力値５８から、分周クロック６４のタイミングで供給された出力値５８のみを取り出して出力値５８から第２の波形５２の影響を取り除く処理をする。
【００４４】
図１１は、図１０を用いて説明した半導体試験装置１００のタイミングチャートを示す。このタイミングチャートは、第１波形生成部２０が第１の波形５０として正弦波を出力し、第２波形生成部２２が第２の波形５２として方形波を出力し、分周器３２がサンプリングクロック５４を１／２分周し、波形合成部２８が加算器の場合を一例として示す。
【００４５】
第１波形生成部２０は、第１の波形５０として正弦波を波形合成部２８に出力する。分周器３２はサンプリングクロック５４を１／２分周して分周クロック６４を第２波形生成部２２及び処理部３０に出力する。第２波形生成部２２は、分周器３２から供給される分周クロック６４の位相を所定量ずらした方形波を、第２の波形５２として波形合成部２８に出力する。波形合成部２８は、第１の波形５０と第２の波形５２を加算して合成波形５６をデバイス接触部１４に出力する。
【００４６】
被試験Ａ／Ｄ変換デバイス９０は、サンプリングクロック５４のパルスの立ち上がりタイミングで合成波形５６をサンプリングする。従って、出力値５８は、第１の波形５０に第２の波形５２の振幅を加えた値になる。処理部３０は、サンプリングクロック５４のタイミングで供給される出力値５８から、分周クロック６４のタイミングで供給された出力値５８から第２の波形５２の振幅を減じた処理後の信号６０を比較部１６に出力する。従って、処理部３０は、第１の波形５０に第２の波形５２の方形波の振幅が加えられた部分の出力値５８を用いて出力値５８から第２の波形５２の振幅を減じた処理を行う。
【００４７】
図１２は、アナログ信号をディジタル信号に変換するＡ／Ｄ変換部を試験する半導体試験部４０を有する半導体デバイス４４を示すブロック図である。半導体デバイス４４は、デバイス部４３及び半導体試験部４０を備える。デバイス部４３はＡ／Ｄ変換部４２を有する。半導体試験部４０は、第１波形生成部２０、第２波形生成部２２、波形合成部２８、処理部３０、比較部１６、サンプリングクロック発生部１２及びテスタコントローラ６２を備える。第１波形生成部２０は、第１波形発生部２１及び振幅制御部２３を有する。第２波形生成部２２は、パルス幅調整部２６及び移相部２４を有する。
【００４８】
第１波形発生部２１は、Ａ／Ｄ変換部４２に印加する試験波形を発生して振幅制御部２３に出力する。例えば、第１波形発生部２１は、試験波形として正弦波を発生してもよい。振幅制御部２３は、テスタコントローラ６２から供給される振幅制御信号に基づいて、Ａ／Ｄ変換部４２の特性に応じた第１波形発生部２１から供給される試験波形の振幅を制御して、第１の波形５０を波形合成部２８に出力する。
【００４９】
例えば、振幅制御部２３は、Ａ／Ｄ変換部４２がディジタル信号に変換できるアナログ信号の電圧レベルの範囲である入力レンジに基づいて試験波形の振幅を設定してもよい。Ａ／Ｄ変換部４２の入力レンジが、例えば、±１．０Ｖの場合、振幅制御部２３は試験波形の振幅を±１．０Ｖに設定する。また、振幅制御部２３は、第１の波形５０である期待値を比較部１６に出力する。他の実施形態において、第１波形生成部２０は、Ａ／Ｄ変換デバイスを有し、ディジタル化した第１の波形５０を期待値として比較部１６に出力してもよい。また、他の実施形態において、第１波形生成部２０は、半導体デバイス４４の外部に設けられてもよい。
【００５０】
サンプリングクロック発生部１２は、サンプリング間隔を設定するサンプリングクロック５４をパルス幅調整部２６、及びＡ／Ｄ変換部４２に出力する。第２波形生成部２２が有するパルス幅調整部２６は、サンプリングクロック５４のパルス幅を、テスタコントローラ６２から供給されるパルス幅調整信号に基づいて調整する。パルス幅調整部２６は、パルス幅を調節したサンプリングクロック５４を移相部２４に出力する。
【００５１】
例えば、パルス幅を拡げることを指定するパルス幅調整信号が供給された場合、パルス幅調整部２６は、サンプリングクロック５４のパルス幅を拡げる。パルス幅を狭めることを指定するパルス幅調整信号が供給された場合、パルス幅調整部２６は、サンプリングクロック５４のパルス幅を狭める。また、パルス幅を変更しないことを指定するパルス幅調整信号が供給された場合、パルス幅調整部２６はサンプリングクロック５４のパルス幅を変更しない。別の実施形態において、パルス幅調整部２６は設けられなくともよい。更に別の実施形態において、第２波形生成部２２は、所定の周期を有するクロックを生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）であってもよい。また、第２波形生成部２２は、サンプリングクロック５４を分周する分周器を有し、分周したサンプリングクロック５４に基づいて第２の波形５２を生成してもよい。
【００５２】
移相部２４は、パルス幅調整部２６から供給されたサンプリングクロック５４の位相を所定量ずらして第２の波形５２を波形合成部２８及び処理部３０に出力する。波形合成部２８は、第１の波形５０と第２の波形５２を合成して合成波形５６をＡ／Ｄ変換部４２に出力する。例えば、波形合成部２８は、第１の波形５０と第２の波形５２を加算する加算器であってもよい。また、他の実施形態としては、第１の波形５０と第２の波形５２を乗算する乗算器であってもよい。また、更に他の実施形態としては、第１の波形５０から第２の波形５２を減算する減算器であってもよい。更に他の形態としては、半導体デバイス４４は、第２波形生成部２２を複数備え、波形合成部２８は、複数の第２波形生成部２２から供給される複数の第２の波形５２を合成して、合成波形５６をデバイス接触部１４に出力してもよい。
【００５３】
Ａ／Ｄ変換部４２は、サンプリングクロック発生部１２から供給されるサンプリングクロック５４のタイミングで、合成波形５６をサンプリングする。Ａ／Ｄ変換部４２は、合成波形５６をサンプリングして得られたサンプル値である出力値５８を処理部３０に出力する。
【００５４】
処理部３０は、出力値５８から第２の波形５２を影響を取り除く処理をして処理後の信号６０を比較部１６に出力する。例えば、処理部３０は、出力値５８から特定の周波数を除くフィルタ処理をしてよく、処理部３０は、出力値５８から第２の波形５２の周波数だけを除くフィルタ処理であってよい。比較部１６は、処理後の信号６０と第１波形生成部２０から供給される第１の波形５０である期待値とを比較してＡ／Ｄ変換部４２の良否を判定する。例えば、比較部１６は、処理後の信号６０と期待値のずれを比較して、ずれの範囲が所定の範囲内か否かでＡ／Ｄ変換部４２の良否を判定してもよい。例えば、高精度のＡ／Ｄ変換部４２の場合、所定の範囲は、ほぼ０に設定される。また、所定の範囲はＡ／Ｄ変換部４２に応じて設定できることが好ましい。
【００５５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５６】
また、デバイス部４３が、アナログ信号をディジタル信号に変換するＡ／Ｄ変換デバイス４２以外に、増幅器などの入力信号に対して所定の処理を加える構成を有する場合、比較部１６は、所定の処理を加える構成による影響を考慮してＡ／Ｄ変換デバイス４２の良否を判定することが好ましい。
【００５７】
【発明の効果】
上記説明から明らかなように、本発明によればアナログ信号をディジタル信号に変換するＡ／Ｄ変換デバイスの試験をする半導体試験装置を提供することができる。
【図面の簡単な説明】
【図１】従来の半導体試験装置１００を示すブロック図である。
【図２】半導体試験装置１００を示すブロック図である。
【図３】図２において説明した半導体試験装置１００のタイミングチャートを示す。
【図４】正常なＡ／Ｄ変換デバイスと高周波を取り込めないスルーレート不良があるＡ／Ｄ変換デバイスの内部信号の電圧レベルを示す。
【図５】サンプリングクロックの周波数を低くした場合の不良Ａ／Ｄ変換デバイスの内部信号電圧を示す。
【図６】図２を用いて説明した半導体試験装置１００において、被試験Ａ／Ｄ変換デバイスが不良時のタイミングチャートを示す。
【図７】図２を用いて説明した半導体試験装置１００において、波形合成部２８として乗算器を用いた場合の第１のタイミングチャートを示す。
【図８】図２を用いて説明した半導体試験装置１００において、波形合成部２８として乗算器を用いた場合の第２のタイミングチャートを示す。
【図９】図２を用いて説明した半導体試験装置１００において、波形合成部２８として乗算器を用いた場合の第３のタイミングチャートを示す。
【図１０】半導体試験装置１００を示すブロック図である。
【図１１】図１１を用いて説明した半導体試験装置１００のタイミングチャートである。
【図１２】アナログ信号をディジタル信号に変換するＡ／Ｄ変換デバイスを試験する半導体試験部を有する半導体デバイス４４を示すブロック図である。
【符号の説明】
１０    波形発生部
１２    サンプリングクロック発生部
１４    デバイス接触部
１６    比較部
２０    第１波形生成部
２１    第１波形発生部
２２    第２波形生成部
２３    振幅制御部
２４    移相部
２６    パルス幅調整部
２８    波形合成部
３０    処理部
３２    分周器
４０    半導体試験部
４２    Ａ／Ｄ変換デバイス
４３    デバイス部
４４    半導体デバイス
５０    第１の波形
５２    第２の波形
５４    サンプリングクロック
５６    合成波形
５８    出力値
６０    処理後の信号
６２    テスタコントローラ
９０    被試験デバイス
１００    半導体試験装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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