(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた複数の電界効果トランジスタとを備えた半導体装置であって、
前記複数の電界効果トランジスタのそれぞれは、
前記半導体基板上にゲート絶縁膜を介して形成された、第１の導電性膜からなるゲート電極と、
前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、
前記ゲート電極の側壁に前記側壁絶縁膜を介して形成された、ソース領域またはドレイン領域をなす第２の導電性膜と
を含み、
前記複数の電界トランジスタのソース領域またはドレイン領域をなす第２の導電性膜は、同一の膜を複数の領域に分離して形成されており、
２個の前記ゲート電極間の距離Ｄと、前記ゲート電極側壁絶縁膜の高さＨとの比Ｄ／Ｈが２以下である、前記２個のゲート電極間に存するゲート電極側壁絶縁膜の底部での幅Ｗ１は、
前記比Ｄ／Ｈが３以上である、前記２個のゲート電極間に存するゲート電極側壁絶縁膜の底部での幅Ｗ２よりも大きいことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成されたウェル領域と、
前記ウェル領域上に設けられた複数の電界効果トランジスタとを備えた半導体装置であって、
前記複数の電界効果トランジスタのそれぞれは、
前記半導体基板上にゲート絶縁膜を介して形成された、第１の導電性膜からなるゲート電極と、
前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、
前記ゲート電極の側壁に前記側壁絶縁膜を介して形成された、ソース領域またはドレイン領域をなす第２の導電性膜と
を含み、
前記複数の電界トランジスタのソース領域またはドレイン領域をなす第２の導電性膜は、同一の膜を複数の領域に分離して形成されており、
２個の前記ゲート電極間の距離Ｄと、前記ゲート電極側壁絶縁膜の高さＨとの比Ｄ／Ｈが２以下である、前記２個のゲート電極間に存するゲート電極側壁絶縁膜の底部での幅Ｗ１は、
前記比Ｄ／Ｈが３以上である、前記２個のゲート電極間に存するゲート電極側壁絶縁膜の底部での幅Ｗ２よりも大きく、
前記複数の電界効果トランジスタの少なくとも１つは、前記ウェル領域に電位を与えるための、前記ウェル領域に設けられた端子をさらに含み、
前記半導体装置は、前記端子に接続された電圧発生回路をさらに備え、
前記電圧発生回路は、前記複数の電界効果トランジスタの前記少なくとも１つがアクティブ状態かスタンドバイ状態かに応じて前記ウェル領域の電位を変化させることを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成された第１導電型の深いウェル領域と、
前記第１導電型の深いウェル領域上に形成された第２導電型の浅いウェル領域と、
前記第２導電型の浅いウェル領域上に設けられた複数の電界効果トランジスタとを備えた半導体装置であって、
前記複数の電界効果トランジスタのそれぞれは、
素子分離領域と、
前記第２導電型の浅いウェル領域上ににゲート絶縁膜を介して形成された、第１の導電性膜からなるゲート電極と、
前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、
前記ゲート電極の側壁に前記側壁絶縁膜を介して形成された、ソース領域またはドレイン領域をなす第２の導電性膜と
を含み、
前記複数の電界トランジスタのソース領域またはドレイン領域をなす第２の導電性膜は、同一の膜を複数の領域に分離して形成されており、
２個の前記ゲート電極間の距離Ｄと、前記ゲート電極側壁絶縁膜の高さＨとの比Ｄ／Ｈが２以下である、前記２個のゲート電極間に存するゲート電極側壁絶縁膜の底部での幅Ｗ１は、
前記比Ｄ／Ｈが３以上である、前記２個のゲート電極間に存するゲート電極側壁絶縁膜の底部での幅Ｗ２よりも大きく、
前記複数の電界トランジスタの少なくとも１つは、前記第２導電型の浅いウェル領域と前記ゲート電極とが電気的に接続された動的閾値トランジスタであり、
前記動的閾値トランジスタの前記浅いウェル領域は、前記素子分離領域および前記深いウェル領域によって前記複数の電界効果トランジスタのうちの他の電界効果トランジスタの浅いウェル領域と電気的に分離されていることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置において、
前記複数の電界トランジスタのゲート電極をなす第１の導電性膜は、同一の膜を複数の領域に分離して形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する。特に、ソース領域及びドレイン領域を導電性膜による積上げ型とした電界効果トランジスタを含む半導体装置に関する。
【０００２】
【従来の技術】
この種の電界効果トランジスタとして、半導体基板上に導電性膜（ポリシリコン）を積上げ、この導電性膜をエッチングにより分離してソース領域及びドレイン領域の一部としたものが開示されている（特開平２０００−８２８１５）。
【０００３】
図１８及び図１９は、この種のトランジスタの構造を示すものである。図１８は平面図であり、図１９は図１８における切断面線Ａ−Ａ’から見た断面図である。図１８及び図１９中、１１１は半導体基板、１１２はウェル領域、１１３は素子分離領域、１１４はゲート酸化膜、１１５はゲート電極、１１６はシリコン窒化膜のサイドウォール、１１７は積上げ型の拡散層（ソース領域又はドレイン領域）、１１８は層間絶縁膜、１１９はソース領域又はドレイン領域へのコンタクト孔、１２０はゲート電極へのコンタクト孔を、それぞれ示している。
【０００４】
この構造によれば、ソース領域又はドレイン領域とウェル領域との接合を浅接合化するのが容易なため、短チャネル効果が抑制され、素子を微細化することが容易である。さらに、この構造は拡散層（ソース領域及びドレイン領域）へコンタクトをとるために必要とされるマージンが非常に小さいので、素子の微細化に有利な構造である。
【０００５】
【発明が解決しようとする課題】
ところで、上記トランジスタを作製する場合、ゲート電極側壁に形成された導電性膜を異方性エッチングにより分離する工程がある。この工程は、上記導電性膜を分離してソース領域及びドレイン領域の一部とするために不可欠なものである。図２０（ａ）は分離前のゲート電極周辺の断面図であり、図２０（ｂ）は分離した後の分離部の断面図である。ここで、１２はＰ型のウェル領域、１５は素子分離領域、１８はシリコン窒化膜からなるサイドウォール、１９はシリコン窒化膜、２０は導電性膜（ポリシリコン）からなるサイドウォール、３４はゲート電極またはゲート配線となるポリシリコン膜である。図２０（ａ）中、Ｄはゲート電極またはゲート配線となるポリシリコン膜３４間の距離を示す。
【０００６】
しかしながら、従来は、図２０（ｂ）に示すように、ゲート電極側壁に形成された導電性膜２０を分離する工程の後に、その導電性膜のエッチング残り（ポリシリコン残り）５１が発生することがあった。このポリシリコン残り５１は、Ｄが小さい場所、すなわちゲート電極３４が密集している場所に発生しやすかった。特にＤが０．８μｍ以下である時、ポリシリコン残り５１が著しく発生した。
ポリシリコン残り５１が発生すると、ソース領域とドレイン領域との間の分離が不完全となり、ソース領域とドレイン領域とが短絡して歩留りが低下するという問題があった。
【０００７】
そこで、本発明の課題は、ソース領域及びドレイン領域を導電性膜による積上げ型とした電界効果トランジスタを含む半導体装置であって、ゲート電極側壁に上記導電性膜の残りが生ずるのを防止し、歩留りを向上できるものを提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、第１の発明の半導体装置は、
半導体基板と、
前記半導体基板上に設けられた複数の電界効果トランジスタとを備えた半導体装置であって、
前記複数の電界効果トランジスタのそれぞれは、
前記半導体基板上にゲート絶縁膜を介して形成された、第１の導電性膜からなるゲート電極と、
前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、
前記ゲート電極の側壁に前記側壁絶縁膜を介して形成された、ソース領域またはドレイン領域をなす第２の導電性膜とを含み、
前記複数の電界トランジスタのソース領域またはドレイン領域をなす第２の導電性膜は、同一の膜を複数の領域に分離して形成されており、
２個の前記ゲート電極間の距離Ｄと、前記ゲート電極側壁絶縁膜の高さＨとの比Ｄ／Ｈが２以下である、前記２個のゲート電極間に存するゲート電極側壁絶縁膜の底部での幅Ｗ１は、
前記比Ｄ／Ｈが３以上である、前記２個のゲート電極間に存するゲート電極側壁絶縁膜の底部での幅Ｗ２よりも大きいことを特徴としている。
【０００９】
この第１の発明の半導体装置では、前記ゲート電極の側壁には前記側壁絶縁膜を介して前記第２の導電性膜が形成され、前記ゲート電極間の距離Ｄと前記ゲート電極側壁絶縁膜の高さＨとの比Ｄ／Ｈが２以下である場合の前記２個のゲート電極間に存するゲート電極側壁絶縁膜の底部での厚さＷ１は、前記比Ｄ／Ｈが３以上である場合のＷ２よりも大きい。それゆえ、前記ゲート電極側壁絶縁膜の前記第２の導電性膜側の側壁は順テーパーの形状を持つ。そのため、前記第２の導電性膜を複数の領域に分離する工程において、ポリシリコン残りを抑制し、素子不良を低減することができる。したがって、半導体装置の歩留りを向上することが可能となる。
【００１０】
また、第２の発明の半導体装置は、
半導体基板と、
前記半導体基板上に形成されたウェル領域と、
前記ウェル領域上に設けられた複数の電界効果トランジスタとを備えた半導体装置であって、
前記複数の電界効果トランジスタのそれぞれは、
前記半導体基板上にゲート絶縁膜を介して形成された、第１の導電性膜からなるゲート電極と、
前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、
前記ゲート電極の側壁に前記側壁絶縁膜を介して形成された、ソース領域またはドレイン領域をなす第２の導電性膜とを含み、
前記複数の電界トランジスタのソース領域またはドレイン領域をなす第２の導電性膜は、同一の膜を複数の領域に分離して形成されており、
２個の前記ゲート電極間の距離Ｄと、前記ゲート電極側壁絶縁膜の高さＨとの比Ｄ／Ｈが２以下である、前記２個のゲート電極間に存するゲート電極側壁絶縁膜の底部での幅Ｗ１は、
前記比Ｄ／Ｈが３以上である、前記２個のゲート電極間に存するゲート電極側壁絶縁膜の底部での幅Ｗ２よりも大きく、
前記複数の電界効果トランジスタの少なくとも１つは、前記ウェル領域に電位を与えるための、前記ウェル領域に設けられた端子をさらに含み、
前記半導体装置は、前記端子に接続された電圧発生回路をさらに備え、
前記電圧発生回路は、前記複数の電界効果トランジスタの前記少なくとも１つがアクティブ状態かスタンドバイ状態かに応じて前記ウェル領域の電位を変化させることを特徴としている。
【００１１】
この第２の発明の半導体装置によれば、前記第１の発明の半導体装置と同じ作用効果を奏する。さらに、前記複数の電界効果トランジスタの前記少なくとも１つのウェル領域には、前記ウェル領域に設けられた端子を介して前記電圧発生回路が接続されている。この電圧発生回路は、前記複数の電界効果トランジスタの少なくとも１つがアクティブ状態かスタンドバイ状態かに応じて前記ウェル領域の電位を変化させる。そのため、前記複数の電界効果トランジスタの前記少なくとも１つがスタンドバイ状態にあるときには、トランジスタのオフ電流を減らして半導体装置を低消費電力化することができる。また、前記複数の電界効果トランジスタの前記少なくとも１つがアクティブ状態にある時に、トランジスタの閾値が下がるように前記ウェル領域にバイアスを加えれば、半導体装置を高速に動作させることができる。したがって、半導体装置を低消費電力化し、または高速化することが可能となる。
【００１２】
また、第３の発明の半導体装置は、
半導体基板と、
前記半導体基板上に形成された第１導電型の深いウェル領域と、
前記第１導電型の深いウェル領域上に形成された第２導電型の浅いウェル領域と、
前記第２導電型の浅いウェル領域上に設けられた複数の電界効果トランジスタとを備えた半導体装置であって、
前記複数の電界効果トランジスタのそれぞれは、
素子分離領域と、
前記第２導電型の浅いウェル領域上ににゲート絶縁膜を介して形成された、第１の導電性膜からなるゲート電極と、
前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、
前記ゲート電極の側壁に前記側壁絶縁膜を介して形成された、ソース領域またはドレイン領域をなす第２の導電性膜と
を含み、
前記複数の電界トランジスタのソース領域またはドレイン領域をなす第２の導電性膜は、同一の膜を複数の領域に分離して形成されており、
２個の前記ゲート電極間の距離Ｄと、前記ゲート電極側壁絶縁膜の高さＨとの比Ｄ／Ｈが２以下である、前記２個のゲート電極間に存するゲート電極側壁絶縁膜の底部での幅Ｗ１は、
前記比Ｄ／Ｈが３以上である、前記２個のゲート電極間に存するゲート電極側壁絶縁膜の底部での幅Ｗ２よりも大きく、
前記複数の電界トランジスタの少なくとも１つは、前記第２導電型の浅いウェル領域と前記ゲート電極とが電気的に接続された動的閾値トランジスタであり、
前記動的閾値トランジスタの前記浅いウェル領域は、前記素子分離領域および前記深いウェル領域によって前記複数の電界効果トランジスタのうちの他の電界効果トランジスタの浅いウェル領域と電気的に分離されていることを特徴としている。
【００１３】
この第３の発明の半導体装置によれば、前記第１の発明の半導体装置と同じ作用効果を奏する。さらに、前記複数の電界トランジスタの少なくとも１つは、前記第２導電型の浅いウェル領域と前記ゲート電極とが電気的に接続された動的閾値トランジスタである。動的閾値トランジスタは、前記ゲート電極にオン電位が与えられたときのみに前記第２導電型の浅いウェル領域のポテンシャルを低下させ、トランジスタの実効的な閾値を低下させる。したがって、トランジスタのオフ電流を増加させることなくドライブ電流を増加させることができるので、電源電圧を下げることができる。したがって、半導体装置の消費電力を大幅に下げることが可能となる。
【００１４】
一実施の形態の半導体装置は、
前記複数の電界トランジスタのゲート電極をなす第１の導電性膜は、同一の膜を複数の領域に分離して形成されていることを特徴としている。
【００１５】
この一実施の形態の半導体装置では、前記複数の電界トランジスタのゲート電極をなす第１の導電性膜は、同一の膜を複数の領域に分離して形成されている。
それゆえ、前記複数のゲート電極間のマージンは、前記同一の膜、すなわち第１の導電性膜を複数の領域に分離する工程におけるエッチング加工幅でよい。したがって、ゲート電極間のマージンを小さくして半導体装置を高集積化することが可能となる。
【００１６】
【発明の実施の形態】
本明細書において、第１導電型とは、Ｐ型又はＮ型を意味する。また、第２導電型とは、第１導電型がＰ型の場合はＮ型、Ｎ型の場合はＰ型を意味する。
【００１７】
本発明に使用することができる半導体基板としては、特に限定されないが、シリコン基板が好ましい。また、半導体基板は、Ｐ型またはＮ型の導電型を有していても良い。
【００１８】
（実施の形態１）
本発明の実施の形態１について図１〜１３を用いて説明する。図１〜１２では半導体装置に含まれるトランジスタとしてＮ型のトランジスタＴのみを示しているが、Ｐ型のトランジスタであっても良いし、Ｎ型とＰ型のトランジスタが混在していても良い。なお、後述の製造方法では、Ｎ型とＰ型のトランジスタが混在している場合を説明する。
【００１９】
図１〜３は、本発明の実施の形態１となる半導体装置の概略図である。図１は平面図であり、図２は図１の切断面線Ａ−Ａ’から見た断面図であり、図３は図１の切断面線Ｂ−Ｂ’から見た断面図である。図１〜３では、シリサイド化された領域、層間絶縁膜及び上部メタル配線は省略している。なお、本実施の形態ではバルク型の半導体基板を用いているが、例えば、ＳＯＩ（Silicon on Insulator）等の基板を用いてもよい。
【００２０】
図１〜３に示すように、半導体基板１１内に、Ｐ型のウェル領域１２が形成されている。Ｐ型のウェル領域１２上にはゲート絶縁膜１６を介してゲート電極１７が形成されている。ゲート電極１７の側壁にはシリコン窒化膜のサイドウォール１８が形成され、さらにその側壁には、ポリシリコンのサイドウォール２０が形成されている。このポリシリコンのサイドウォール２０はエッチングにより分断されており、分離された部分はそれぞれソース領域またはドレイン領域を構成している。より正確には、分離されたポリシリコンのサイドウォール２０にはＮ型不純物が注入され、Ｎ型不純物は熱拡散によりウェル領域に染み出しており、このＮ型不純物が染み出した領域も含めてソース領域またはドレイン領域を構成している。なお、ゲート電極１７は、ポリシリコンのサイドウォール２０を分断する際のエッチング工程によって、各トランジスタに対応するように複数の領域に分断されている。上記Ｐ型のウェル領域１２と、ゲート電極１７と、分離されたポリシリコンのサイドウォール２０（ソース領域及びドレイン領域）とからＮ型の電界効果トランジスタＴが構成されている。Ｎ型の電界効果トランジスタＴ，Ｔ間は、素子分離領域１５により分離されている。シリコン窒化膜１９は、各種エッチングからシリコン基板及び素子分離領域１５を保護するためのものである。なお、図示はしていないが、Ｐ型の電界効果トランジスタの場合は不純物を反対の導電型にすればよい。
【００２１】
本実施の形態では、ポリシリコンのサイドウォール２０を分断する際のエッチング工程によって分断されたゲート電極間の距離（図１にＹで示す）は、Ｆ（エッチングの最小加工幅）で足りる。例えば、０．２５μｍルールの微細加工技術を用いた時、Ｆも０．２５μｍ程度と小さくすることができる。
【００２２】
次に、図１〜３に示す半導体装置の作成手順を、図４〜１３を用いて説明する。
【００２３】
図４、図７及び図１０は、この順に、この半導体装置の作成手順を示す平面図である。図５、図８及び図１１は、それぞれ図４、図７及び図１０の切断面線Ａ−Ａ’から見た断面図である。図６、図９及び図１２は、それぞれ図４、図７及び図１０の切断面線Ｂ−Ｂ’から見た断面図である。
【００２４】
半導体基板１１上に、素子分離領域１５を形成する。素子分離領域１５は、例えばＳＴＩ（Shallow Trench Isolation）法を用いて形成することができる。しかし、素子分離領域１５の形成方法はＳＴＩ法に限らない。例えば、素子分離領域に埋めこまれる物質は、シリコン酸化膜、シリコン窒化膜の他に、ポリシリコンやアモルファスシリコンなどの導電性物質でもよい。ただし、ポリシリコンやアモルファスシリコンなどの導電性物質を埋めこむ場合は、素子分離領域１５の側壁をあらかじめ酸化しておくなどして、素子分離領域の絶縁性を確保しておく必要がある。
【００２５】
次に、半導体基板１１には、ＮＭＯＳ部にはＰ型のウェル領域１２が形成され、ＰＭＯＳ部にはＮ型のウェル領域が形成される。
【００２６】
次に、ゲート絶縁膜１６が形成される。ゲート絶縁膜としては、絶縁性を有する限りその材質は特に限定されない。ここで、シリコン基板を使用した場合は、シリコン酸化膜、シリコン窒化膜又はそれらの積層体を使用することができる。
また、酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜などの高誘電膜又はそれらの積層体を使用することもできる。ゲート絶縁膜は、シリコン酸化膜を用いた場合、１ｎｍ〜１０ｎｍの厚さを有することが好ましい。ゲート絶縁膜は、ＣＶＤ法、スパッタ法、熱酸化法等の方法で形成することができる。
【００２７】
次に、基板１１上の全域に、ゲート電極となる第１の導電性膜としてのポリシリコン膜３４を形成する。ポリシリコン膜３４は、導電性を有する限り他の導電性膜で置き換えても良い。ここで、半導体基板としてシリコン基板を使用した場合は、ポリシリコンの他に、単結晶シリコン、アルミニウム、銅等が挙げられる。導電性膜は、０．１μｍ〜０．４μｍの厚さを有することが好ましい。導電性膜は、ＣＶＤ法、蒸着法等の方法で形成することができる。
【００２８】
次に、ポリシリコン膜３４上の全域に、絶縁膜３１を形成する。絶縁膜３１は、シリコン酸化膜が好ましい。絶縁膜３１は、０．０５μｍ〜０．２５μｍの厚さを有することが好ましい。絶縁膜３１は、ＣＶＤ法、スパッタ法、熱酸化法等の方法で形成することができる。
【００２９】
次に、図４〜６で示すように、ポリシリコン膜３４及び絶縁膜３１をパターン加工する。このパターン加工を行うには、パターン化されたフォトレジストをマスクとし、絶縁膜３１及びポリシリコン膜３４をエッチングすればよい。また、フォトレジストをマスクとして絶縁膜３１のみエッチングし、フォトレジストを除去した後に絶縁膜３１をマスクとしてポリシリコン膜３４をエッチングしてもよい。
【００３０】
次に、図７〜９に示すように、シリコン窒化膜のサイドウォール１８とシリコン窒化膜１９を形成する。このシリコン窒化膜のサイドウォール１８とシリコン窒化膜１９は、図１３に示す手順により同時に形成することができる。すなわち、図１３（ａ）に示すように、ポリシリコン膜３４及び絶縁膜３１をパターン加工した後、図１３（ｂ）に示すように、この上の全域にシリコン窒化膜を堆積し、素子分離領域１５等の一部をフォトレジスト４１でマスクする。シリコン窒化膜は、例えば０．０２μｍ〜０．１μｍの厚さを有することが好ましい。その後、エッチングバックすることにより、図１３（ｃ）に示すように、ポリシリコン膜３４及び絶縁膜３１の側壁にシリコン窒化膜のサイドウォール１８が形成され、フォトレジストでマスクされていた部分にシリコン窒化膜１９が残る。シリコン窒化膜１９の機能は、さまざまなエッチング工程からシリコン基板及び素子分離領域１５を保護することであるが、特に、ポリシリコンのサイドウォール２０を形成する際のエッチングバック工程と、絶縁膜３１を除去するためのエッチング工程と、ソース領域またはドレイン領域にコンタクト孔を形成する際のエッチング工程で重要である。
【００３１】
次に、図１０〜１２に示すように、第２の導電性膜としてのポリシリコンからなるサイドウォール２０を形成する。このポリシリコンのサイドウォール２０を形成するためには、ポリシリコンを全面に堆積した後にエッチングバックを行えばよい。このとき、ポリシリコン以外にもアモルファスシリコンなどの半導体や導電性物質を用いることができるが、ポリシリコンがもっとも好ましい。その理由は、ポリシリコン中の不純物拡散速度がウェル領域中に比べて非常に大きいために、ソース領域及びドレイン領域とウェル領域との接合を浅くするのが容易で、短チャネル効果の抑制がしやすいためである。このエッチングバック時にはシリコン窒化膜１９がストッパーとなり、シリコン基板が掘られるのを防いでいる。
【００３２】
次に、絶縁膜３１をエッチングにより除去する。このエッチングは等方性エッチングで行うことができる。このエッチング時に、素子分離領域１５が表面に露出していると、素子分離領域１５もエッチングされてしまう。したがって、素子分離領域１５は、シリコン窒化膜１９またはポリシリコンのサイドウォール２０により完全に覆われているのが好ましい。
【００３３】
次に、フォトレジストをマスクとして、ポリシリコン膜３４及びポリシリコンのサイドウォール２０の一部を異方性エッチングで除去する。この異方性エッチングによりシリコン窒化膜のサイドウォール１８で囲まれたポリシリコン膜３４は複数の領域に分離され、それぞれがゲート電極１７となる。また、ポリシリコンのサイドウォール２０も複数の領域に分離され、不純物注入及び不純物拡散後は、それぞれがソース領域またはドレイン領域を構成する。
【００３４】
次に、ゲート電極及びポリシリコンのサイドウォール２０に不純物イオン注入を行い、不純物活性化のためのアニールを行う。これによりソース領域及びドレイン領域が形成される。ソース領域及びドレイン領域のイオン注入は、例えば、不純物イオンとして７５Ａｓ＋を使用した場合、注入エネルギーとして１０ＫｅＶ〜１８０ＫｅＶ、注入量として１×１０１５ｃｍ−２〜２×１０１６ｃｍ−２の条件、不純物イオンとして３１Ｐ＋を使用した場合、注入エネルギーとして５ＫｅＶ〜１００ＫｅＶ、注入量として１×１０１５ｃｍ−２〜２×１０１６ｃｍ−２の条件、又は不純物イオンとして１１Ｂ＋イオンを使用した場合、注入エネルギーとして５〜４０ＫｅＶ、注入量として１×１０１５ｃｍ−２〜２×１０１６ｃｍ−２の条件で行うことができる。
【００３５】
この後、公知の手法により、シリサイド化、配線等の形成を行い半導体装置を形成することができる。
【００３６】
上記発明の半導体装置によれば、ゲート電極間の距離Ｙは、Ｆ（エッチングの最小加工幅）で足りる。例えば、最小加工寸法が０．２５μｍルールの場合、Ｆも０．２５μｍ程度であり、すなわちＤも０．２５μｍ程度の寸法で足りる。したがって、Ｄを最小加工寸法まで縮小することができ、素子面積が縮小され、ひいては半導体装置の高集積化が可能となる。
【００３７】
また、上記発明の半導体装置の製造方法によれば、ゲート電極１７，１７の分離と、ポリシリコンのサイドウォール２０，２０の分離を同時に行うことができる。したがって、工程を増加させることなくゲート電極をエッチングにより分離することができる。したがって、工程の増加なしに高集積化ができるので、製造コストを減少することが可能となる。
【００３８】
（実施の形態２）
本発明の実施の形態２について図１４を用いて説明する。図１４は、本発明の実施の形態２となる半導体装置の断面の概略図である。
【００３９】
本実施の形態２の半導体装置が、実施の形態１の半導体装置と異なるのは、ウェル領域の電位を変化させるための端子が加わっている点である（実施の形態１の場合も、図示はしていないがウェル領域の電位を固定させるための端子が備わっていてもよい）。すなわち、Ｐ型のウェル領域１２上に、Ｎ型の電界効果トランジスタＴ１と、Ｐ型のウェル領域１２がとるべき電位を入力するための端子５１とが形成され、これらがＮ型素子による回路ブロックを形成している。同様に、Ｎ型のウェル領域１３上に、Ｐ型の電界効果トランジスタＴ２と、Ｎ型のウェル領域１３がとるべき電位を入力するための端子５２とが形成され、これらがＰ型素子による回路ブロックを形成している。
【００４０】
Ｎ型素子による回路ブロックがアクティブ状態にあるとき（回路動作時）には、Ｐ型のウェル領域の電位を入力する端子５１に０Ｖまたは正の電位を与える。
一方、Ｎ型素子による回路ブロックがスタンドバイ状態にあるとき（回路停止時）には、Ｐ型のウェル領域１２がとるべき電位を入力するための端子５１に負の電位を与える。こうすることにより、回路がスタンドバイ状態にあるときにはトランジスタの実効的な閾値が上昇し、オフ電流を低減することができる。また、回路がアクティブ状態のときに、Ｐ型のウェル領域１２の電位を正にした場合は、トランジスタの実効的な閾値が減少し、ドライブ電流が増加する。
【００４１】
Ｐ型素子による回路ブロックがアクティブ状態にあるとき（回路動作時）には、Ｎ型のウェル領域１３がとるべき電位を入力するための端子５２に電源電圧または電源電圧より低い電位を与える。一方、Ｐ型素子による回路ブロックがスタンドバイ状態にあるとき（回路停止時）には、Ｎ型のウェル領域１３がとるべき電位を入力するための端子５２に電源電圧より高い電位を与える。こうすることにより、Ｎ型素子による回路ブロックの場合と同様な効果を得ることができる。
【００４２】
上記のように動作させることにより、回路がスタンドバイ状態にあるときに、素子のオフ電流を減らすことができるので、半導体装置を低消費電力化することができる。また、回路がアクティブ状態にあるときに、素子の閾値が下がるようにウェル領域にバイアスを加えれば、半導体装置を高速に動作させることが可能になる。
【００４３】
本実施の形態２の半導体装置を製造する工程は、実施の形態１の場合と同じである。Ｐ型のウェル領域１２がとるべき電位を入力するための端子５１及びＮ型のウェル領域１３がとるべき電位を入力するための端子５２に、それぞれ電圧発生回路を設ければ良い。
【００４４】
上記発明の半導体装置は、実施の形態１の半導体装置に比べて、低消費電力化し、もしくは高速動作化することが可能となる。
【００４５】
（実施の形態３）
本発明の実施の形態３について図１５及び図１６を用いて説明する。図１５及び図１６ではＮ型のトランジスタＴ３のみを示しているが、本実施の形態はＰ型のトランジスタであっても良いし、Ｎ型とＰ型のトランジスタが混在していても良い。
【００４６】
図１５及び図１６は、本発明の実施の形態３となる半導体装置の概略図である。図１５は平面図であり、図１６は図１５の切断面線Ｃ−Ｃ’から見た断面図である。図１５では、シリサイド化された領域、層間絶縁膜及び上部メタル配線が、図１６では層間絶縁膜及び上部メタル配線が省略されている。
【００４７】
本実施の形態３の半導体装置が、実施の形態１の半導体装置と異なるのは、電界効果トランジスタＴ３が、ゲート電極とウェル領域とが電気的に接続された動的閾値トランジスタとなっている点である。したがって、ゲート−ウェル接続領域３５が設けられている。このゲート−ウェル接続領域３５では、Ｐ型の浅いウェル領域２２の表面にＰ型の不純物濃度が濃い領域２３が形成されている。シリサイド化された領域２４がこのＰ型の不純物濃度が濃い領域２３の表面からゲート電極１７の表面まで延在することにより、ゲート電極１７とウェル領域２２とが電気的に接続されている。また、ウェル領域は、Ｎ型の深いウェル領域２１と、Ｎ型の深いウェル領域２１上に形成されたＰ型の浅いウェル領域２２との二層構造となっている。Ｐ型の浅いウェル領域２２は、素子分離領域１５によって素子毎に分断されている。これは、ゲート電極１７から浅いウェル領域２２に伝わった電位の変化が他の素子に影響を与えないためである。
【００４８】
動的閾値トランジスタＴ３は、ゲート電極１７にオン電位が与えられた時のみに浅いウェル領域２２のポテンシャルを低下させ、素子の実効的な閾値を低下させる。したがって、素子のオフ電流を増加させることなくドライブ電流を増加させることができるので、電源電圧を下げることができる。したがって、消費電力を大幅に低くすることが可能である。
【００４９】
本実施の形態３の半導体装置を製造する工程は、実施の形態１の場合と比べると、ウェル領域形成の工程が異なる。また、ゲート−ウェル接続領域を形成するために、素子分離領域１５の形状が変更されるが、特に工程が追加されることはない。
【００５０】
ウェル領域としては、Ｎ型（Ｐ型）の深いウェル領域と、Ｐ型（Ｎ型）の浅いウェル領域とを形成する必要がある。したがって、Ｎ型素子とＰ型素子を混在させる場合は、計４回の注入をすればよい。素子分離領域１５の深さは、深いウェル領域と浅いウェル領域との接合よりも深くなるように設定する。こうすることにより、各素子Ｔ３の浅いウェル領域２２を電気的に独立させて素子間の干渉を防ぐことができる。
【００５１】
ゲート電極１７と浅いウェル領域２２とを短絡するための工程は、以下の通りである。ゲート−ウェル接続領域３５とする領域には、素子分離領域１５を設けない。そして、ポリシリコン膜及びポリシリコンのサイドウォール２０の一部をエッチングする際に、ゲート−ウェル接続領域３５とする領域のポリシリコン膜も除去する。これにより、その領域に浅いウェル領域２２の表面が露出する。ここで、露出した浅いウェル領域２２の表面に不純物の濃い領域２３を形成する（この工程は、反対導電型の素子のソース・ドレイン注入と同時に行うことができる）。そして、シリサイド工程によって、この不純物濃度が濃い領域２３の表面からゲート電極１７の表面までシリサイド化された領域２４を形成する。これにより、ゲート電極１７と浅いウェル領域２２とを短絡する。
【００５２】
本実施の形態の半導体装置は、実施の形態１の半導体装置に比べて、低消費電力化することが可能となる。この際、増える工程は、ウェル領域形成に関する工程のみである。
【００５３】
本実施の形態の半導体装置は、動的閾値トランジスタＴ３を用いているため電源電圧を下げることができる。したがって、実施の形態１の半導体装置に比べて消費電力を大幅に低くすることが可能である。
【００５４】
（実施の形態４）
本発明の実施の形態４は、前記実施の形態１〜３の半導体装置を製造する際、ポリシリコンのサイドウォール２０の一部をエッチングして分離する工程で、除去すべきポリシリコンのサイドウォール２０が残り、図２０（ｂ）中に示したポリシリコン残り５１が発生するのを防止するために、それぞれの半導体装置に適用される。
【００５５】
このポリシリコン残り５１を除去するためには、例えば図２０（ｂ）の状態からポリシリコンに対する等方性エッチングを行うことができる。ただし、この等方性エッチング量をＳとすると、ゲート電極として分離されたポリシリコン膜３４，３４間の距離Ｙ（図１参照）は、Ｆ＋２Ｓとなり、２Ｓだけ増加してしまう。
【００５６】
本実施の形態によれば、次に述べるように、ポリシリコン残り５１の発生を防止し、歩留りを向上することができる。また、ポリシリコンのサイドウォール２０の一部をエッチングする工程において、同時にポリシリコン膜３４を複数の領域に分離する場合、ゲート電極１７，１７間のマージンの増加を抑えることができる。
【００５７】
本実施の形態の半導体装置を、図１７を用いて説明する。図１７は、ゲート電極部及びサイドウォール部の断面図である。図１７では、ゲート電極３４，３４（理解の容易のため、材料としてのポリシリコン膜の符号と同じ符号を用いる）間が狭い（ゲート電極が密集している）場所と、ゲート電極３４，３４間が広い（ゲート電極が散在している）場所との両方が混在する場所を描いている。ゲート電極３４，３４間が狭い場所でのゲート間距離をＤ１、シリコン窒化膜のサイドウォール１８の底部での厚さをＷ１とする。同様に、ゲート電極３４，３４間が広い場所でのゲート間距離をＤ２、シリコン窒化膜のサイドウォール１８の底部での厚さをＷ２とする。また、シリコン窒化膜のサイドウォール１８の高さをＨとする。ここで、ゲート電極３４，３４間が狭いとは、Ｄ１／Ｈが２以下であることを意味し、ゲート電極３４，３４間が広いとは、Ｄ２／Ｈが３以上であることを意味する。ここで、本実施の形態４の半導体装置は、Ｗ１＞Ｗ２であることを特徴とする。実際に作製した半導体装置では、例えば、Ｗ１＝５８ｎｍ、Ｗ２＝５０ｎｍであり、シリコン窒化膜のサイドウォール１８の高さは２５０ｎｍであった。また、Ｗ１を一定にして、Ｗ２を変化させた時、ソース電極とドレイン電極との間のリーク電流発生率を測定すると、Ｗ１＞Ｗ２なる条件でリーク電流発生率が顕著に減少し、Ｗ１＞１．１×Ｗ２となった時、リーク電流発生率はほぼ０になった。したがって、Ｗ１＞１．１×Ｗ２であるのが、より好ましい。
【００５８】
Ｗ１＞Ｗ２であるとき、ポリシリコン残り５１の発生が抑制されるのは、以下の理由による。ゲート電極３４，３４間が狭い場所では、形状的な効果により、ポリシリコンのエッチングレートが低下する。したがって、ゲート電極３４，３４間が広い場所ではポリシリコンが完全に除去された時点においても、ゲート電極３４，３４間が狭い場所ではポリシリコンが残っている。ポリシリコン残り５１が発生しやすいのは、図２０（ｂ）に示すように、シリコン窒化膜のサイドウォール１８の側壁下部である。この部分に発生したポリシリコン残り５１は、異方性エッチングによりオーバーエッチングを施しても容易には除去されない。したがって、ポリシリコン残り５１を除去するためには等方性エッチングの成分を含んだエッチングを施す必要があるが、そうすると前述のようにゲート電極１７，１７間の距離Ｙ（図１参照）が増加してしまう。これに対して、Ｗ１＞Ｗ２であれば、シリコン窒化膜のサイドウォール１８の、ポリシリコンのサイドウォール２０側の側壁は順テーパーとなる。そのため、ポリシリコンのサイドウォール２０の一部をエッチングする工程では、ポリシリコン残り５１が発生しやすいシリコン窒化膜のサイドウォール１８の側壁下部においてもポリシリコンがイオンやラジカルに曝されやすい。この結果、ポリシリコン残り５１の発生が抑制される。
【００５９】
以上のように、Ｗ１＞Ｗ２であるとき、ポリシリコンのサイドウォール２０の一部をエッチングする工程でポリシリコン残り５１の発生を抑制することができる。しかも、ポリシリコンのサイドウォール２０の一部をエッチングする工程において、同時にポリシリコン膜３４を複数の領域に分離する場合は、ゲート電極間の距離Ｄを増加させることがない。
【００６０】
図１７に示す半導体装置の作製手順は、実施の形態１の場合と同様である。ただし、シリコン窒化膜のサイドウォール１８を形成する際のエッチングバック条件は、Ｗ１＞Ｗ２とするために、例えば、以下の様にする。ＲＩＥ（Reactive Ion Etching）装置を用い、ＲＦパワーを４００Ｗとし、エッチングガスはＣＨＦ３＝５ｓｃｃｍ、Ａｒ＝１００ｓｃｃｍ、ＣＦ４＝１５ｓｃｃｍ、Ｏ２＝５ｓｃｃｍとし、放電圧力は５０ｍＴｏｒｒとして行なえばよい。なお、エッチングバック条件は、Ｗ１＞Ｗ２となれば、この限りではない。
【００６１】
この実施の形態４の半導体装置によれば、ポリシリコンのサイドウォール２０の一部をエッチングする際にポリシリコン残りを抑え、素子不良を減少することができる。したがって、半導体装置の歩留りを向上することが可能となる。
【００６２】
【発明の効果】
以上より明らかなように、第１の発明の半導体装置によれば、前記ゲート電極の側壁には前記側壁絶縁膜を介して前記第２の導電性膜が形成され、前記ゲート電極間の距離Ｄと前記ゲート電極側壁絶縁膜の高さＨとの比Ｄ／Ｈが２以下である場合の前記２個のゲート電極間に存するゲート電極側壁絶縁膜の底部での厚さＷ１は、前記比Ｄ／Ｈが３以上である場合のＷ２よりも大きい。それゆえ、前記ゲート電極側壁絶縁膜の前記第２の導電性膜側の側壁は順テーパーの形状を持つ。そのため、前記第２の導電性膜を複数の領域に分離する工程において、ポリシリコン残りを抑制し、素子不良を低減することができる。したがって、半導体装置の歩留りを向上することが可能となる。
【００６３】
また、第２の発明の半導体装置によれば、前記第１の発明の半導体装置と同じ作用効果を奏する。さらに、前記複数の電界効果トランジスタの前記少なくとも１つのウェル領域には、前記ウェル領域に設けられた端子を介して前記電圧発生回路が接続されている。この電圧発生回路は、前記複数の電界効果トランジスタの少なくとも１つがアクティブ状態かスタンドバイ状態かに応じて前記ウェル領域の電位を変化させる。そのため、前記複数の電界効果トランジスタの前記少なくとも１つがスタンドバイ状態にあるときには、トランジスタのオフ電流を減らして半導体装置を低消費電力化することができる。また、前記複数の電界効果トランジスタの前記少なくとも１つがアクティブ状態にある時に、トランジスタの閾値が下がるように前記ウェル領域にバイアスを加えれば、半導体装置を高速に動作させることができる。したがって、半導体装置を低消費電力化し、または高速化することが可能となる。
【００６４】
また、第３の発明の半導体装置によれば、前記第１の発明の半導体装置と同じ作用効果を奏する。さらに、前記複数の電界トランジスタの少なくとも１つは、前記第２導電型の浅いウェル領域と前記ゲート電極とが電気的に接続された動的閾値トランジスタである。動的閾値トランジスタは、前記ゲート電極にオン電位が与えられたときのみに前記第２導電型の浅いウェル領域のポテンシャルを低下させ、トランジスタの実効的な閾値を低下させる。したがって、トランジスタのオフ電流を増加させることなくドライブ電流を増加させることができるので、電源電圧を下げることができる。したがって、半導体装置の消費電力を大幅に下げることが可能となる。
【００６５】
一実施の形態の半導体装置では、前記複数の電界トランジスタのゲート電極をなす第１の導電性膜は、同一の膜を複数の領域に分離して形成されている。それゆえ、前記複数のゲート電極間のマージンは、前記同一の膜、すなわち第１の導電性膜を複数の領域に分離する工程におけるエッチング加工幅でよい。したがって、ゲート電極間のマージンを小さくして半導体装置を高集積化することが可能となる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１の半導体装置の平面図である。
【図２】  図１における切断面線Ａ−Ａ’から見た断面図である。
【図３】  図１における切断面線Ｂ−Ｂ’から見た断面図である。
【図４】  本発明の実施の形態１の半導体装置の製造手順を説明する平面図である。
【図５】  図４における切断面線Ａ−Ａ’から見た断面図である。
【図６】  図４における切断面線Ｂ−Ｂ’から見た断面図である。
【図７】  本発明の実施の形態１の半導体装置の製造手順を説明する平面図である。
【図８】  図７における切断面線Ａ−Ａ’から見た断面図である。
【図９】  図７における切断面線Ｂ−Ｂ’から見た断面図である。
【図１０】  本発明の実施の形態１の半導体装置の製造手順を説明する平面図である。
【図１１】  図１０における切断面線Ａ−Ａ’から見た断面図である。
【図１２】  図１０における切断面線Ｂ−Ｂ’から見た断面図である。
【図１３】  シリコン窒化膜のサイドウォール等を形成する手順を説明する図である。
【図１４】  本発明の実施の形態２の半導体装置の断面図である。
【図１５】  本発明の実施の形態３の半導体装置の平面図である。
【図１６】  図１５における切断面線Ｃ−Ｃ’から見た断面図である。
【図１７】  本発明の実施の形態４の半導体装置のゲート電極部及びサイドウォール部の形状を説明する図である。
【図１８】  従来技術の半導体装置の平面図である。
【図１９】  図２０における切断面線Ａ−Ａ’から見た断面図である。
【図２０】  従来技術の問題点を説明する図である。
【符号の説明】
１１  半導体基板
１２  Ｐ型のウェル領域
１３  Ｎ型のウェル領域
１７  ゲート電極
１８  シリコン窒化膜からなるサイドウォール
２０  ポリシリコンからなるサイドウォール
２１  Ｎ型の深いウェル領域
２２  Ｐ型の浅いウェル領域
２３  不純物の濃い領域
２４  シリサイド化された領域
３４  ゲート電極をなすポリシリコン膜
５１  Ｐ型ウェル領域に電位を与えるための端子
５２  Ｎ型ウェル領域に電位を与えるための端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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