(57)【特許請求の範囲】
【請求項１】
情報記憶装置であって、
複数のワード線と、
前記複数のワード線にそれぞれ交差するように延在する複数のビット線と、
前記ワード線と前記ビット線との各交点にそれぞれ配置された複数の磁気メモリ素子とを含み、
前記複数の磁気メモリ素子が複数の磁気メモリ素子からなる複数のグループに分けられており、
各グループの複数の磁気メモリ素子に共通接続されるダイオードとを含み、
各グループの各磁気メモリ素子の一端が、各ビット線に接続され、それらの他端が共通に接続されて対応するダイオードの一端に接続されており、そのダイオードの他端が前記複数のワード線の１つに接続されている、情報記憶装置。
【請求項２】
前記ダイオードが、反対極性の第１および第２の半導体層を含み、前記半導体層の各々が、各グループ中の前記磁気メモリ素子のすべてに渡って広がっている、請求項１の情報記憶装置。
【請求項３】
前記磁気メモリ素子が磁気トンネル接合である、請求項１の情報記憶装置。
【請求項４】
前記ダイオード上に導電層を更に含み、前記グループの前記磁気メモリ素子が前記導電層の上にある、請求項２の情報記憶装置。
【請求項５】
前記グループの前記磁気メモリ素子が、前記ダイオードと直接接触する、請求項２の情報記憶装置。
【請求項６】
各グループの前記磁気メモリ素子が、前記ダイオードと直接接触する共有固定層と、前記共有固定層の上の共有トンネル障壁と、前記共有トンネル障壁上の個々の自由層とを含む、請求項５の情報記憶装置。
【請求項７】
磁気メモリ素子の前記グループとそれらの対応するダイオードが、前記情報記憶装置の複数の面状に形成され、前記ダイオードがアモルファス材料から作成される、請求項１の情報記憶装置。
【請求項８】
前記ダイオードが、前記磁気メモリ素子と磁界強化材料でクラッディングされた底部導体との間に形成される、請求項１の情報記憶装置。
【請求項９】
前記ダイオードに結合され、書込み動作中に選択された磁気メモリ素子の抵抗状態を判定するためのセンスアンプを更に含む、請求項１の情報記憶装置。
【請求項１０】
選択された磁気メモリ素子における読出し動作中、動作電位が選択されたワード線に印加され、前記センスアンプが選択されたビット線に基準電位を印加することにより、前記共有されたダイオードと前記選択された磁気メモリ素子とを介して流れる電流を検知し、前記センスアンプが前記選択された磁気メモリ素子の抵抗状態を判定するために前記電流を検知する、請求項９の情報記憶装置。
【請求項１１】
情報記憶装置であって、
複数のワード線と、
前記複数のワード線にそれぞれ交差するように延在する複数のビット線と、
前記ワード線と前記ビット線との各交点にそれぞれ配置された複数の磁気メモリ素子とを含み、
前記複数の磁気メモリ素子が複数の磁気メモリ素子からなる複数のグループに分けられており、
各グループの複数の磁気メモリ素子に共通接続されるトランジスタとを含み、
各グループの各磁気メモリ素子の一端が、各ビット線に接続され、それらの他端が共通に接続されて対応するトランジスタのドレインに接続されており、そのトランジスタのゲートが前記複数のワード線の１つに接続され、そのトランジスタのソースが動作電位に接続されている、情報記憶装置。
【請求項１２】
前記磁気メモリ素子が磁気トンネル接合である、請求項１１の情報記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、情報記憶装置に関する。より詳細には、本発明は抵抗クロスポイントメモリセルアレイを含むデータ記憶装置に関する。
【０００２】
【従来の技術】
スピン依存トンネリング（ＳＤＴ）接合の抵抗クロスポイントアレイと、ＳＤＴ接合の行に沿って延在するワード線と、ＳＤＴ接合の列に沿って延在するビット線を有する磁気ランダムアクセスメモリ（Magnetic Random Access Memory）（ＭＲＡＭ）の例を考える。各ＳＤＴ接合は、ワード線とビット線との交点（クロスポイント）に配置される。各ＳＤＴ接合の磁化は、どの時点においても、２つの安定した向き（orientation）のうちの１つをとる。これらの安定した向き、すなわち平行および逆平行は、「０」および「１」の論理値を表す。そして、磁化の向きは、ＳＤＴ接合の抵抗に影響する。ＳＤＴ接合の抵抗は、磁化の向きが平行である場合は第１の値（Ｒ）であり、磁化の向きが逆平行である場合は（Ｒ＋ΔＲ）である。ＳＤＴ接合の磁化の向き、従ってその論理値は、その抵抗状態を検知することによって読取ることができる。
【０００３】
抵抗クロスポイントアレイの１つのＳＤＴ接合の抵抗状態の検知は信頼性が低い可能性がある。アレイのＳＤＴ接合はすべて多くの平行経路を介して互いに連結される。この１つの交点で観測される抵抗は、当該交点におけるＳＤＴ接合の抵抗を他の行および列のＳＤＴ接合の抵抗が並列にしたものと等しい。
【０００４】
更に、検知されているＳＤＴ接合が、記憶された磁化のために異なる抵抗状態を有する場合、小さな差動電圧が発生する場合がある。この小さい差動電圧により、寄生、つまり「回り込み（sneak path）」電流がもたらされることがある。寄生電流は抵抗状態の検知を妨害することがある。
【０００５】
図１に寄生電流を示す。選択されたＳＤＴ接合が第１の抵抗器１２ａで表され、選択されていないＳＤＴ接合が第２、第３および第４の抵抗器１２ｂ、１２ｃおよび１２ｄで表される。選択されたＳＤＴ接合は、選択されたワード線１４およびビット線１６の交点にある。第２の抵抗器１２ｂは、選択されたビット線１６に沿った選択されていないＳＤＴ接合を表し、第３の抵抗器１２ｃは、選択されたワード線１４に沿った選択されていないＳＤＴ接合を表し、第４の抵抗器１２ｄは、残りのＳＤＴ接合を表す。例えば、ＳＤＴ接合１２のすべてが約Ｒの公称の抵抗を有し、アレイ１０がｎ行およびｍ列を有する場合、第２の抵抗器１２ｂは、約Ｒ／（ｎ−１）の抵抗を有し、第３の抵抗器１２ｃは、約Ｒ／（ｍ−１）の抵抗を有し、第４の抵抗器１２ｄは、約Ｒ／［（ｎ−１）（ｍ−１）］の抵抗を有する。
【０００６】
【発明が解決しようとする課題】
読出し動作中、第１の抵抗器１２ａは、選択されたビット線１６に動作電位Ｖsを印加し、選択されたワード線１４に接地電位を印加することによって選択することができる。その結果、センス電流Ｉsが第１の抵抗器１２ａを流れる。しかしながら、第２、第３および第４の抵抗器１２ｂ、１２ｃおよび１２ｄもまた動作電位Ｖsと接地電位との間に結合されている。従って、回り込み電流Ｓ１、Ｓ２およびＳ３が第２、第３および第４の抵抗器１２ｂ、１２ｃおよび１２ｄを流れることがある。更に、第２、第３および第４の抵抗器１２ｂ、１２ｃおよび１２ｄの抵抗は、選択された（第１の）抵抗器１２ａの抵抗よりかなり小さい。従って、回り込み電流Ｓ１、Ｓ２およびＳ３はセンス電流Ｉsより大きい。このような回り込み電流Ｓ１、Ｓ２およびＳ３は、選択されたＳＤＴ接合における読出し動作に当たって、センス電流Ｉsをわかりにくくすることがある。
【０００７】
ＭＲＡＭデバイスにおいてメモリ素子の抵抗状態を確実に検知する必要がある。より一般的には、抵抗クロスポイントメモリセルアレイにおいてメモリ素子の抵抗状態を確実に検知する必要がある。
【０００８】
【課題を解決するための手段】
本発明の１つの態様によれば、ランダムアクセスメモリ装置は、メモリ素子の抵抗クロスポイントアレイと、メモリ素子に結合された回り込み阻止デバイスを有する。阻止デバイスは、メモリ素子のグループによって共有される。本発明の他の態様および利点は、本発明の原理を例として示す、添付図面を使って行われる以下の詳細な説明から明らかとなろう。
【０００９】
【発明の実施の形態】
例示の目的で図面に示すように、本発明は、メモリ素子の抵抗クロスポイントアレイと読出し動作中にアレイ中で回り込み電流を阻止することができる複数のデバイス（例えば、ダイオード、トランジスタ）とを備えるＭＲＡＭデバイスによって具現化される。これらの阻止デバイスは、複数のメモリ素子によって共有される。阻止デバイスを共有することにより、メモリ素子用の個別の阻止デバイスより効率的なレイアウトが提供される。また、阻止デバイスを共有することにより、より大きな電流容量が提供される。
【００１０】
図２を参照すると、ＭＲＡＭデバイス８は、メモリ素子１２の抵抗クロスポイントアレイ１０を有する。メモリ素子１２は行および列で構成され、行はｙ方向に沿って延在し、列はｘ方向に沿って延在する。ＭＲＡＭデバイス８の説明を簡略化するために、比較的少ないメモリ素子１２のみを示す。実際には、いかなるサイズのアレイを使用してもよい。
【００１１】
ワード線として機能するトレース１４は、アレイ１０の一方の側の平面内でｘ方向に沿って延在する。ビット線として作用するトレース１６は、アレイ１０の他方の側の平面内でｙ方向に沿って延在する。アレイ１０の各行に対して１本のワード線１４とアレイ１０の各列に対して１本のビット線１６があってもよい。各メモリ素子１２は、ワード線１４とビット線１６との交点（クロスポイント）に配置される。
【００１２】
メモリ素子１２は、ＳＤＴ接合かまたは他のタイプの磁気トンネル接合であってもよい。各ＳＤＴ接合の抵抗は、その磁化の向きが平行である場合は第１の値（Ｒ）であり、磁化の向きが逆平行である場合は第２の値（Ｒ＋ΔＲ）である。
【００１３】
図３を参照すると、磁気トンネル接合は、絶縁トンネル障壁１２ｃによって分離される固定層(ピン留め層、pinned layer)１２ａおよび自由層(free layer)１２ｂを含む。固定層１２ａは、固定層１２aの面内に配向されているが、関心のある範囲内の印加磁界存在下では回転しないように固定された磁化を有する。自由層１２ｂは、自由層１２ｂの平面内で２方向のいずれにも配向することができる磁化の向きを有する。固定層１２ａと自由層１２ｂの磁化が同じ向きである場合、向きは平行である。固定層１２ａと自由層１２ｂの磁化が反対の向きである場合、向きは逆平行である。
【００１４】
絶縁トンネル障壁１２ｃにより、固定層１２ａと自由層１２ｂの間に量子力学的トンネリングが生起する。このトンネリング現象は電子スピン依存であり、磁気トンネル接合の抵抗を固定層１２ａと自由層１２ｂの磁化の向きの関数にする。
【００１５】
ここで図２に戻ると、ＭＲＡＭデバイス８はまた、読出しおよび書込み動作中にワード線１４を選択する行デコーダ１８を有する。更に、ＭＲＡＭデバイス８は、列デコーダ１９と、それに関連する読出し／書込み回路２０を有する。読出し／書込み回路２０は、読出し動作中には選択されたメモリ素子１２の抵抗を検知し、書込み動作中には選択されたメモリ素子１０の磁化の向きを設定する。
【００１６】
更に、ＭＲＡＭデバイス８は、メモリ素子に接続される複数のダイオード２２を有する。各ダイオード２２はメモリ素子のグループによって共有される。図２は、たまたま３つのメモリ素子１２でできたグループ内で共有されている各ダイオード２２を示す。しかしながら、各グループのメモリ素子１２の数はそのようには限定されない。すなわち、各グループは、メモリ素子１２を３つより多く有していても少なく有していてもよい。
【００１７】
読出し／書込み回路２０は、センスアンプ２４の複数のグループを含む。各グループ内のセンスアンプ２４の数は、グループ毎のメモリ素子１２の数に対応してもよい。例えば、３つのセンスアンプ２４は３つのメモリ素子１２のグループに対応し、読出し動作中、列デコーダ１９は、３つのセンスアンプ２４を選択された３つのメモリ素子１２のグループに接続する。
【００１８】
ここで更に図４を参照すると、図４は、第１のタイプの読出し動作に対して構成されたアレイ１０を示す。読出し動作中、行デコーダ１８は、選択されたワード線１４に動作電位（Ｖ）を印加し、センスアンプ２４は、選択されたビット線１６に基準電位を印加し、それによってセンス電流が共有されたダイオード２２及び選択されたメモリ素子１２に流れる。センスアンプ２４は、その電流を検知することにより抵抗状態を判断し、従って選択されたメモリ素子１２の記憶された論理値を判断する。ダイオード２２は、いかなる回り込み電流も読出し動作を妨害しないようにする。センスアンプ２４の複数のグループを複数のビット線１６に接続することによって、メモリ素子１２の複数のグループを同時に検知してもよい。
【００１９】
ここで、図５を参照すると、図５は、第２のタイプの読出し動作に対して構成されたメモリアレイ５０を示す。読出し動作中、動作電位（Ｖ）が選択されたビット線１６に印加され、センスアンプ２４はワード線１４に接続される。選択されたビット線１６に接続された複数のダイオード２２のアノードは同じ電位である。その結果、電流は、選択されたビット線１６に接続されたメモリ素子１２によってのみ導通される。これらの電流は、関連するダイオード２２を通り関連するセンスアンプ２４まで、相互の干渉なしに流れる。センスアンプ２４は電流の大きさを検知し、選択されたメモリ素子１２の抵抗（従って論理）状態を判断する。各ダイオード２２が唯一のメモリ素子からの電流を導通させるため、メモリ素子１２およびダイオード２２のサイズを縮小して、より高密度の設計をもたらすことができる。
【００２０】
ここで、図６を参照すると、同図は第１の共有ダイオード構成を示す。シリコン基板（図示せず）上に底部導体（例えばワード線）１４が形成され、底部導体１４の上には半導体層（例えばシリコンまたはアモルファスシリコンの層）が形成される。共有されるダイオード２２がこの半導体層中に形成され、ダイオード２２の上部には中間導電層２６が形成される。絶縁アイランド２８が、ダイオード２２および中間導電層２６を分離する。
【００２１】
メモリ素子１２は、中間導電層２６の上部に形成される。図６には、各ダイオード２２について５つのメモリ素子１２からなるグループを示す。メモリ素子１２の上には上部導体（例えば、ビット線）１６が形成される。アルミニウムまたは銅等の金属から作成されてもよい中間導電層２６により、同じダイオード２２を共有する複数のメモリ素子１２が同じ電位にあることを保証する。中間導電層２６は、上部導体１４および底部導体１６より薄く作成されてもよい。
【００２２】
各ダイオード２２は、ｎ型シリコン層２２ａとｐ型シリコン層２２ｂを有する。共有される各々のダイオード２２は、それが対応するグループ中の全てのメモリ素子１２にまたがっている。
【００２３】
共有ダイオード構成は、メモリセル毎に１つのダイオードを有する構成よりも領域が効率的である。更に、電流容量が向上する。
【００２４】
ここで、図７を参照すると、図７は、第２の共有ダイオード構成を示す。シリコン基板上に底部導体１４が形成され、底部導体１４の上に共有されるダイオード２２が形成される。共有されるダイオード２２の上には中間層が形成されない。その代りに、各ダイオード２２の上に共通のつまり共有される固定層１１２ａが形成され、固定層１１２ａを横切って共通のつまり共有されるトンネル障壁１１２ｃが形成される。絶縁アイランド２８がダイオード２２および共有される固定層１１２ａを分離する。共有されるトンネル障壁１１２ｃの上には個々の自由層１２ｂが形成され、自由層１２ｂの上にはワード線１６が形成される。
【００２５】
図６および図７に示すように、共有されるダイオード２２は、底部導体１４をメモリ素子１２、１１２から更に遠ざける。書込み動作中の磁界の実質的な損失を避けるために、底部導体１４は、ニッケル−鉄（ＮｉＦｅ）等の材料１４ａでクラッディングしてもよい（図８参照）。クラッディング１４ａは、書込み磁界をメモリ素子１２、１１２に向ける。
【００２６】
ここで図９を参照すると、図９は、抵抗クロスポイントメモリセルアレイの複数のレベルつまり面１５２を有するチップ１５０を示す。各面１５２は、回り込み電流を阻止する共有されたダイオードを有する。これらの面１５２は基板１５４上に積層され、絶縁材料（例えば、アルミナ、ガラス）によって分離される。ダイオードは、アモルファス半導体材料で作成されてもよく、これらは銅等の導体上に形成することができる。
【００２７】
読出しおよび書込み回路は、基板１５４上に製作されてもよい。読出しおよび書込み回路は、読出しおよび書込みを行うレベルを選択する追加のマルチプレクサを有してもよい。
【００２８】
本発明は、同じダイオードを共有する３つまたは５つのメモリ素子に限定されない。他のサイズのダイオードグループが同じダイオードを共有してもよい。
【００２９】
本発明は、上述した検知方式に限定されない。メモリ素子は任意の方法で検知を行うことができる。
【００３０】
本発明は、磁気トンネル接合メモリ素子に限定されない。他のタイプの薄膜素子を使用してもよい。例えば、メモリ素子はポリマメモリ素子または強磁性体メモリ素子であってもよい。
【００３１】
本発明は、回り込み電流を阻止するダイオードに限定されない。他のタイプの阻止デバイスを使用してもよい。例えば、ダイオードの代りにトランジスタを使用してもよい。図１０を参照すると、メモリアレイ２１０は、ｍ本のワード線２１４と、ｎ本のビット線２１６と、ｎ×ｍ個のメモリ素子２１２を含む。各トランジスタ２２２は、３つのメモリ素子２１２のグループによって共有されるように示されている。各メモリ素子２１２は、ビット線２１６とその共有されたトランジスタ２２２のドレインの間に接続される。各トランジスタ２２２のゲートはワード線２１４に接続され、各トランジスタ２２２のソースは動作電位（Ｖ）を受取る。読出し動作中、電圧（Ｖsel）が選択されたワード線２１４に印加され、それによって選択されたワード線２１４に接続されるトランジスタ２２２がオンとなる。各グループに対して１本のビット線２１６が選択され、対応するセンスアンプ２２４によって各選択されたビット線２１６に対して基準電位が印加される。これらのセンス電流は、相互に干渉することなしに、トランジスタ２２２及びそれに関連するセンスアンプ２２４を流れる。センスアンプ２２４は電流の大きさを検知し、メモリ素子２１２の抵抗（従って論理）状態を判断する。
【００３２】
本発明は、上に説明し示した特定の実施の形態に限定されるのではなく、特許請求の範囲に従って解釈される。
【００３３】
以下に本発明の実施態様の例を列挙する。
【００３４】
〔実施態様１〕以下の(a)及び(b)を設けた情報記憶装置（８）：
(a) メモリ素子（１２）の抵抗クロスポイントアレイ（１０）；
(b) 前記メモリ素子（１２）のグループに結合されかつそれらによって共有される回り込み電流（sneak path current）阻止デバイス（２２、２２２）。
【００３５】
〔実施態様２〕前記阻止デバイスはダイオード（２２）を含むことを特徴とする実施態様１記載の装置。
【００３６】
〔実施態様３〕前記ダイオード（２２）は互いに反対極性の第１および第２の半導体層（２２ａ、２２ｂ）を含み、前記半導体層の各々は、前記グループ中の前記メモリ素子（１２）のすべてに渡って広がることを特徴とする実施態様２記載の装置。
【００３７】
〔実施態様４〕前記阻止デバイスはトランジスタ（２２）を含むことを特徴とする実施態様１記載の装置。
【００３８】
〔実施態様５〕前記メモリ素子（１２）は磁気トンネル接合（１２ａ、１２ｂ、１２ｃ）であることを特徴とする実施態様１記載の装置。
【００３９】
〔実施態様６〕前記阻止デバイス上に導電層（２６）を設け、
前記グループの前記メモリ素子（１２）は前記導電層（２６）の上にある
ことを特徴とする実施態様１記載の装置。
【００４０】
〔実施態様７〕前記グループの前記メモリ素子（１２）は前記阻止デバイス（２２）と直接接触することを特徴とする実施態様１記載の装置。
【００４１】
〔実施態様８〕前記グループの前記メモリ素子（１２）は、
前記阻止デバイス（２２）と直接接触する共有固定層（１１２ａ）と、
前記共有固定層（１１２ａ）の上の共有トンネル障壁（１１２ｃ）と、
前記共有トンネル障壁（１１２ｃ）上の個々の自由層（１２ｂ）と
を含むことを特徴とする実施態様７記載の装置。
【００４２】
〔実施態様９〕メモリ素子（１２）の追加のグループとそれらの対応する阻止デバイス（２２、２２２）が前記情報記憶装置（１５０）の少なくとも１つの追加の面（１５２）上に形成され、
前記阻止デバイス（２２、２２２）はアモルファス材料から作成される
ことを特徴とする実施態様１記載の装置。
【図面の簡単な説明】
【図１】従来技術による抵抗クロスポイントアレイにおける「回り込み」電流を示す図である。
【図２】共有ダイオードクロスポイントメモリアレイを示す簡略化された図である。
【図３】アレイのメモリ素子の磁化の向きを示す図である。
【図４】第１のタイプの読出し動作に対して構成される場合のメモリアレイを示す図である。
【図５】第２のタイプの読出し動作に対して構成されるメモリアレイを示す図である。
【図６】第１の共有ダイオード構成の断面図である。
【図７】第２の共有ダイオード構成の断面図である。
【図８】書込み電流によって誘導される磁界を強化する磁性物質を有する導体クラッドを示す図である。
【図９】共有ダイオードクロスポイントメモリアレイの複数の面を有するチップを示す図である。
【図１０】共有トランジスタクロスポイントメモリアレイを示す簡略化された図である。
【符号の説明】
８：ＭＲＡＭデバイス
１０：抵抗クロスポイントアレイ
１２：メモリ素子
１２ａ、１１２ａ：固定層
１２ｂ：自由層
１２ｃ、１１２ｃ：絶縁トンネル障壁
２２：ダイオード
２２ａ：ｎ型シリコン層
２２ｂ：ｐ型シリコン層
２６：中間導電層
１５０：チップ
１５２：面
２２２：トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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