(57)【特許請求の範囲】
【請求項１】
リフレッシュ要求信号に応じて、対象となるワード線を順次選択してリフレッシュ動作を行なう半導体記憶装置において、
リフレッシュ動作の間引きを行なう間引きリフレッシュ制御部と、
複数の前記リフレッシュ要求信号に基づいて前記リフレッシュ動作の対象とされるワード線群についての対応アドレスを指定する指定部とを備え、
前記間引きリフレッシュ制御部は、
リフレッシュ周期でのリフレッシュ動作が必要な第１のデータ保持特性を有する記憶セル、または、リフレッシュ周期でのリフレッシュ動作が必要でない第２のデータ保持特性を有する記憶セル、が接続されているワード線を含む所定ワード線群についての所定アドレスを予め格納する格納部と、
前記指定部により指定される前記対応アドレスと、前記格納部に格納されている前記所定アドレスとを比較する比較部と、
前記比較部による比較結果に応じて、前記指定部により指定される前記対応アドレスが前記リフレッシュ動作における間引き制御の対象であるか否かを判定する判定部と、
記憶セルが有するデータ保持特性の分布において、前記第１のデータ保持特性を有する記憶セルに比して前記第２のデータ保持特性を有する記憶セルが多い場合には、前記格納部に格納すべき前記所定アドレスを前記第１のデータ保持特性を有する記憶セルを含むアドレスに、前記第２のデータ保持特性を有する記憶セルに比して前記第１のデータ保持特性を有する記憶セルが多い場合には、前記格納部に格納すべき前記所定アドレスを前記第２のデータ保持特性を有する記憶セルを含むアドレスに、切り替える格納切り替え部とを備え、
前記判定部は、
前記第１のデータ保持特性を有する記憶セルを含むアドレスが格納されている場合には、前記比較部による比較結果が不一致である場合に、前記第２のデータ保持特性を有する記憶セルを含むアドレスが格納されている場合には、前記比較部による比較結果が一致である場合に、前記対応アドレスが前記リフレッシュ動作における間引き制御の対象であると判定することを特徴とする半導体記憶装置。
【請求項２】
リフレッシュアドレスの一部に基づいて、前記リフレッシュ動作の対象とされるワード線群についての対応アドレスが指定されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記指定部は、前記リフレッシュ動作の対象とされる前記ワード線についての対応アドレスをデコードするロウアドレスデコーダとは別の専用デコーダを備えることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記指定部は、前記リフレッシュ動作の対象とされる前記ワード線についての対応アドレスをデコードするロウアドレスデコーダを含むことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項５】
試験時に活性化され、前記判定部からの判定結果を外部に出力する出力部を備えることを特徴とする請求項１乃至４の何れか一に記載の半導体記憶装置。
【請求項６】
不良記憶セルを救済するための冗長記憶セルを備え、
前記対応アドレスのうち前記冗長記憶セルへの冗長設定が行なわれている冗長アドレスについては、前記間引きリフレッシュ制御部による判定は行なわれないことを特徴とする請求項１乃至５の何れか一に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関するものであり、特に、スタンバイ状態における消費電流の低減に関するものである。
【０００２】
【従来の技術】
リフレッシュ動作が必要な半導体記憶装置では、低消費電流動作が求められるスタンバイ時においても定期的にリフレッシュ動作を行なわなければならず、リフレッシュ動作における消費電流の低減が必須となっている。
【０００３】
一般的に、半導体記憶装置に搭載されている記憶セルは、記憶されているデータの保持特性に一定の幅を有している。そのため、同一記憶セルがリフレッシュされる時間間隔であるリフレッシュ周期ｔＲＥＦは、データ保持特性の最悪値に対して設定されなければならないところ、より良好なデータ保持特性を有する記憶セルについては、設定されたリフレッシュ周期ｔＲＥＦよりも長い周期でリフレッシュ動作をしてやれば充分である。そこで、良好なデータ保持特性を有する記憶セルに対してはリフレッシュ周期ｔＲＥＦの２周期以上ごとに１回のリフレッシュ動作を行なう、いわゆる間引きリフレッシュ動作が提案されている。これにより、所定時間あたりのリフレッシュ動作回数が減少し、リフレッシュ動作時における消費電流を低減することができる。
【０００４】
特開平９−１０２１９３号公報には、間引きリフレッシュ機能を有する半導体記憶装置が開示されている。図２４には、主にロウアドレス系の回路構成を示す。／ＣＡＳビフォア／ＲＡＳ（以下、ＣＢＲと略記する）リフレッシュ動作に間引きリフレッシュ機能を備える場合を例示している。
【０００５】
タイミング回路１３１は、制御端子１０１に与えられる制御信号に従って、ロウアドレスデコーダ１３７を活性化させるための活性化信号φＲのトリガ信号を所定のタイミングで出力する。このトリガ信号は、アンド論理ゲート４００ｂに入力される。また、後述の間引きリフレッシュ制御回路１０５を活性化する活性化信号φ１を出力する。
【０００６】
ロウアドレスバッファ１３２は、アドレス端子１０１に与えられるアドレス信号を制御信号／ＲＡＳの立下がり時刻でラッチし、ラッチしたアドレス信号をロウアドレスＡｄｄ（Ｏ）としてアドレスセレクタ１３５に与える。
【０００７】
ＣＢＲ判定回路１３３は、ＣＢＲリフレッシュモードの設定が行なわれたことに応じて、リフレッシュ指示信号φＣＢＲを出力する。
【０００８】
ＣＢＲカウンタ１３４は、リフレッシュ指示信号φＣＢＲの立下がりをカウントしてリフレッシュアドレスＡｄｄ（Ｃ）をアドレスセレクタ１３５に出力する。
【０００９】
アドレスセレクタ１３５は、リフレッシュ指示信号φＣＢＲによって制御され、読出および書込動作時はロウアドレスバッファ１３２とロウアドレスデコーダ１３７とを結合し、リフレッシュ動作時はＣＢＲカウンタ１３４とロウアドレスデコーダ１３７とを結合する。
【００１０】
活性化信号φ１で活性化された間引きリフレッシュ制御回路１０５には、ＣＢＲカウンタ１３４から出力されるリフレッシュアドレスＡｄｄ（Ｃ）が入力されており、このアドレスＡｄｄ（Ｃ）が登録されたアドレスであるか否かの判定が行なわれる。判定結果に応じてリフレッシュ許可信号φ２をアンド論理ゲート４００ｂの他方の入力端子に出力し、活性化信号φＲの出力を制御する。
【００１１】
ロウアドレスデコーダ１３７は、活性化信号φＲによって活性化され、アドレスセレクタ１３５を介して入力されるロウアドレスＡｄｄ（Ｏ）またはリフレッシュアドレスＡｄｄ（Ｃ）に従って、メモリセルアレイ１４０の複数のワード線（ＷＬ０〜ＷＬｎ）のうちの何れか1本をワードドライバ１０４により活性化する。
【００１２】
すなわち、通常の書込／読出サイクルにおいては、制御信号／ＲＡＳは制御信号／ＣＡＳよりも先に立下がるので、ＣＢＲ判定回路１３３の出力信号φＣＢＲは非活性化レベルに保持される。そのため、アドレスセレクタ１３５は、ロウアドレスバッファ１３２から出力されたロウアドレスＡｄｄ（Ｏ）をロウアドレスデコーダ１３７に出力する。その後、タイミング回路１３１で生成された活性化信号φＲによってロウアドレスデコーダ１３７が活性化され、書込／読出サイクルに応じたワード線が活性化される。
【００１３】
ＣＢＲリフレッシュサイクルにおいては、制御信号／ＣＡＳは制御信号／ＲＡＳよりも先に立下がるので、ＣＢＲ判定回路１３３の出力信号φＣＢＲは活性化レベルとなる。そのため、アドレスセレクタ１３５は、ＣＢＲカウンタ１３４から出力されるリフレッシュアドレスＡｄｄ（Ｃ）をロウアドレスデコーダ１３７に出力する。このとき、リフレッシュアドレスＡｄｄ（Ｃ）と登録アドレスとが一致した場合には、許可信号φ２が活性化され、活性化信号φＲがロウアドレスデコーダ１３７に与えられ、リフレッシュアドレスＡｄｄ（Ｃ）に応じたワード線が活性化される。一致しない場合には、活性化信号φＲはマスクされワード線は活性化されない。
【００１４】
図２５には、間引きリフレッシュ制御回路１０５を中心に回路図を示している。ＣＢＲカウンタ１３４から出力されるリフレッシュアドレスＡｄｄ（Ｃ）を構成するｎ＋１ビット内部アドレス信号Ａ０'〜Ａｎ'およびその反転信号／Ａ０'〜／Ａｎ'は、アドレス登録回路１．１〜１．ｒに入力される。
【００１５】
各アドレス登録回路１．１〜１．ｒは、ＮＭＯＳトランジスタ６００と、アドレス信号Ａ０'〜Ａｎ'およびその反転信号／Ａ０'〜／Ａｎ'の各々に対応して設けられた、ヒューズ７．０〜７．ｎおよびＮＭＯＳトランジスタ８．０〜８．ｎと、ヒューズ７．０'〜７．ｎ'およびＮＭＯＳトランジスタ８．０'〜８．ｎ'とが備えられている。
【００１６】
リフレッシュアドレスＡｄｄ（Ｃ）が、アドレス登録回路１．１〜１．ｒに登録されたアドレスのうち何れかに一致する場合には、アドレス登録回路１．１〜１．ｒの出力φＨ１〜φＨｒのうちの何れかの信号がハイレベルとなり、リフレッシュ許可信号φ２がハイレベルとなる。
【００１７】
また、近年、携帯機器の普及に伴い機器に要求される機能が増大してきた結果、従来から搭載されていたスタティックランダムアクセスメモリ(以下、ＳＲＡＭ)に代えて、更に大容量のメモリが要求されるに至っている。これを限られたスペースに現実的な価格で実装する必要から、ＳＲＡＭの記憶セルに代えて高集積でビット単価の安いダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ）の記憶セルを使用しながら、ＤＲＡＭ等の記憶セルに特有なリフレッシュ動作に関する制御を内蔵する、いわゆる擬似ＳＲＡＭといわれるリフレッシュ機能内蔵のＤＲＡＭが使用されてきている。これにより、外部のコントローラは、外部アクセスがない期間にセルフリフレッシュコマンドやセルフリフレッシュ動作を行なわせるための制御信号を出力してやれば、リフレッシュアドレスの制御等は擬似ＳＲＡＭ自身が行なう、いわゆるセルフリフレッシュモードを搭載してきている。また、今後の高速化要求に対して、同期型のＳＲＡＭ（以下、ＳＳＲＡＭ）の外部仕様に適合した、いわゆる擬似ＳＳＲＡＭなる仕様も現実的なものになりつつある。
【００１８】
【発明が解決しようとする課題】
しかしながら、特開平９−１０２１９３号公報に例示される間引きリフレッシュ機能を有する半導体記憶装置では、アドレス登録回路１．１〜１．ｒにより、リフレッシュ周期ｔＲＥＦごとにリフレッシュを行なう必要のあるロウアドレスを登録する必要があり、ロウアドレスごとにアドレス登録回路１．１〜１．ｒが必要となる。更に、各アドレス登録回路１．１〜１．ｒには、ロウアドレスのビット幅分のヒューズが必要である。すなわち、半導体記憶装置に搭載しなければならないヒューズの総数は、（ロウアドレスのビット幅）×（毎周期リフレッシュを行なうべきロウアドレス数）が必要となる。半導体記憶装置におけるデータ保持特性の分布に対してリフレッシュ動作による消費電流の有効な低減効果を得るためには、多数のヒューズを備えねばならず、半導体記憶装置のダイサイズの増大を招くおそれがあり問題である。
【００１９】
また、アドレス登録回路１．１〜１．ｒにアドレスを登録する際、多数のヒューズをカットするため、多大な試験時間が必要となる。更に、リフレッシュアドレスＡｄｄ（Ｃ）が内蔵のカウンタにより生成され外部からの制御には制約があること、また、特性不良セルを置き換えるための冗長領域に対する間引きリフレッシュ制御の設定等においても、機能試験を実施するにあたり多大な試験時間を必要とする場合も想定され、問題である。
【００２０】
また、リフレッシュアドレスＡｄｄ（Ｃ）は、ロウアドレスバッファ１３７に加え間引きリフレッシュ制御回路１０５にも接続されるため、ＣＢＲカウンタ１３４は、これらの負荷を駆動しなければならず駆動電流の増大を招くおそれがある。また、間引きリフレッシュ制御回路１０５は、リフレッシュ動作の実行判定の如何に関わらずリフレッシュアドレスＡｄｄ（Ｃ）と登録されたアドレスとの比較を常時行なう構成であるため、判定動作が必要とされない期間においても不要な消費電流が流れてしまう。これらの消費電流により低消費電流の要請に応えることができないおそれがあり問題である。特に、スタンバイ時においては、元々の消費電流値自体が小さいため、総消費電流に占める間引きリフレッシュ制御回路１０５の動作電流の割合は大きなものとなり、低消費電流化にとって問題である。
【００２１】
また、従来、擬似ＳＲＡＭあるいは擬似ＳＳＲＡＭと称せられている半導体記憶装置では、リフレッシュ動作のための外部コントローラの負荷が大幅に軽減されてはいるものの、外部コントローラによる制御は依然として必要である。また制御にあたって、専用の制御端子を備える必要のある場合もある。そのため、従来の擬似ＳＲＡＭ等では、本来このような制御または制御端子が不要なＳＲＡＭあるいはＳＳＲＡＭとは完全な互換性を有しているとは言い難い。そこで、この互換性をより完全なものに近づけるため、リフレッシュ動作を内部アクセス動作として内蔵しながら、リフレッシュ動作と、外部アクセス動作である通常のデータ読み出し・書き込み動作とが互いに随時のタイミングで独立して動作する仕様を有する半導体記憶装置が提案されている。しかしながら、この半導体記憶装置に間引きリフレッシュ機能を付加した場合、間引きリフレッシュ制御回路によるリフレッシュアドレスの判定時間のため、更に、前述したリフレッシュアドレスの信号経路上の負荷による伝播遅延のため、リフレッシュの動作時間が長くなってしまう場合があり、動作上のサイクルタイムが長くなってしまうおそれがあり問題である。
【００２２】
本発明は前記従来技術の問題点を解消するためになされたものであり、従来の半導体記憶装置では不十分であった消費電流の更なる低減を図ると共に、互換性を高めた擬似ＳＲＡＭ等に適用しても動作上の遅延増大を招くことのない、好適な間引きリフレッシュ機能を実現することにより、スタンバイ状態での消費電流の低減を図ることが可能な半導体記憶装置を提供することを主たる目的とする。
【００２３】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体記憶装置は、リフレッシュ要求信号に応じて対象となるワード線を順次選択してリフレッシュ動作を行なう際、リフレッシュ動作の間引きを行なう間引きリフレッシュ制御部と、複数のリフレッシュ要求信号に基づいて対象とされるワード線群についての対応アドレスを指定する指定部とを備え、間引きリフレッシュ制御部は、リフレッシュ周期でのリフレッシュ動作が必要な第１のデータ保持特性を有する記憶セル、または、リフレッシュ周期でのリフレッシュ動作が必要でない第２のデータ保持特性を有する記憶セル、が接続されているワード線を含む所定ワード線群についての所定アドレスを予め格納する格納部と、指定部により指定される対応アドレスと、格納部に格納されている所定アドレスとを比較する比較部と、比較結果に応じて、指定部により指定される対応アドレスがリフレッシュ動作における間引き制御の対象であるか否かを判定する判定部と、記憶セルが有するデータ保持特性の分布において、第１のデータ保持特性を有する記憶セルに比して第２のデータ保持特性を有する記憶セルが多い場合には、格納部に格納すべき所定アドレスを第１のデータ保持特性を有する記憶セルを含むアドレスに、第２のデータ保持特性を有する記憶セルに比して第１のデータ保持特性を有する記憶セルが多い場合には、格納部に格納すべき所定アドレスを第２のデータ保持特性を有する記憶セルを含むアドレスに、切り替える格納切り替え部とを備え、判定部は、第１のデータ保持特性を有する記憶セルを含むアドレスが格納されている場合には、比較部による比較結果が不一致である場合に、第２のデータ保持特性を有する記憶セルを含むアドレスが格納されている場合には、比較部による比較結果が一致である場合に、対応アドレスがリフレッシュ動作における間引き制御の対象であると判定することを特徴とする。
【００２４】
請求項１の半導体記憶装置では、リフレッシュ動作の間引きを行なう間引きリフレッシュ制御部が、格納部と比較部と判定部とを備えており、指定部により指定される、複数のリフレッシュ要求信号で対象とされるワード線群についての対応アドレスと、格納部に格納されている、リフレッシュ周期でのリフレッシュ動作が必要な第１のデータ保持特性を有する記憶セル、または、リフレッシュ周期でのリフレッシュ動作が必要でない第２のデータ保持特性を有する記憶セル、が接続されているワード線を含む所定ワード線群についての所定アドレスとが比較部で比較され、この比較結果に応じて、指定部により指定される対応アドレスがリフレッシュ動作における間引き制御の対象であるか否かを判定部により判定する。
また、格納切り替え部により、半導体記憶装置内の記憶セルのデータ保持特性の分布に応じて、格納部に格納すべき所定アドレスを、第１と第２のデータ保持特性との各々のデータ保持特性を有する記憶セルを含むアドレス間で切り替えるとともに、判定部により、第１のデータ保持特性を有する記憶セルを含むアドレスが格納されている場合には、比較部による比較結果が不一致である場合に、また、第２のデータ保持特性を有する記憶セルを含むアドレスが格納されている場合には、比較部による比較結果が一致である場合に、対応アドレスがリフレッシュ動作における間引き制御の対象であると判定する。
【００２５】
これにより、格納部に格納するために備えられるヒューズ、ＲＯＭ、ＲＡＭ等は、対応アドレス群ごとに備えればよく、リフレッシュ要求信号に応じて対象となるワード線についてのアドレスごとに備える場合に比して、半導体記憶装置のダイサイズにおける格納部の占有面積を縮小することができる。
また、半導体記憶装置内の記憶セルが有するデータ保持特性の分布に応じて、格納部に格納すべき所定アドレスを切り替え、リフレッシュ動作の実行可否の判定結果を切り替えることができるので、データ保持特性の分布に合わせて、格納部に格納すべき所定アドレスの数が少なくなるように切り替えることができる。格納部に備えるべきヒューズ、ＲＯＭ、ＲＡＭ等の配置数を圧縮して半導体記憶装置のダイサイズの増大を抑制することができる。
また、格納すべき所定アドレスの数が圧縮されるため、格納部への所定アドレスの格納処理手続きを軽減することができる。処理時間の短縮、それに伴う処理費用の削減を図ることができる。
【００２６】
ここで、リフレッシュ動作の実行可否の判定単位を対応アドレスごとにまとめるので、リフレッシュ動作の実行の必要がないワード線を含んでリフレッシュ動作の実行判定がなされる場合がある。また、逆に、個々のワード線について実行可否の判定をする設定では、ワード線についてのアドレスごとに格納部を設ける必要があり、格納部の占有面積が多大となってしまう。すなわち、格納部の占有面積と間引きリフレッシュによる消費電流の低減とは相反する関係にある。対応アドレスでまとめられるリフレッシュ要求信号の発生回数を調整することにより、間引きリフレッシュ動作による消費電流の低減を、格納部による占有面積の増大を抑制しながら実現することができる。
また、記憶セルのデータ保持特性の実力に応じて、リフレッシュ周期ｔＲＥＦが決定される。すなわち、データ保持特性が相対的に悪い記憶セルに対しては、より短い周期でリフレッシュ動作を行なうことが必要である。リフレッシュ周期ｔＲＥＦは、データ保持特性が悪い記憶セルに律速して設定されるため、データ保持特性が相対的に良好な記憶セルに対しては、リフレッシュ要求信号に応じてリフレッシュ動作の実行可否を判定して、必要に応じてリフレッシュ動作を実行してやればよい。これに対して、データ保持特性が相対的に悪い記憶セルに対しては、リフレッシュ要求信号ごとにリフレッシュ動作を実行する必要がある。
【００２７】
また、請求項２の半導体記憶装置では、リフレッシュアドレスの一部に基づいて、リフレッシュ動作の対象とされるワード線群についての対応アドレスが指定されることが好ましい。
また、請求項３に係る半導体記憶装置は、請求項１または２に記載の半導体記憶装置において、指定部は、リフレッシュ動作の対象とされるワード線についての対応アドレスをデコードするロウアドレスデコーダとは別の専用デコーダを備えることを特徴とする。
【００２８】
請求項３の半導体記憶装置では、指定部は、ロウアドレスデコーダとは別途に設けられた専用のデコーダにより、複数のリフレッシュ要求信号で対象とされるワード線群についての個々の対応アドレスがデコードされて対応アドレス群が指定される。
【００２９】
これにより、リフレッシュ動作の実行可否の判定に必要となる対応アドレス群の指定を、専用のデコーダを備えてリフレッシュ動作の対象とされるワード線についての対応アドレスのデコードにより行なうので、リフレッシュ動作の実行可否の判定に際して、ロウアドレスデコーダの負荷が増大することはない。リフレッシュ動作の可否判定を行なわない設定の場合、または外部アクセス動作の場合に、ロウアドレスデコーダの負荷が増大することはない。リフレッシュ動作の実行可否の判定機能を導入しても、アクセス動作の負担の増大を招くことはなく、消費電流の増大やアクセス動作の遅延等が招来されることはない。
【００３０】
また、対応アドレス群を、ロウアドレスデコーダとは別途に設けられた専用デコーダにより独立に指定できるので、ロウアドレスデコーダのデコード処理に制約されることはない。判定の単位としてまとめられるリフレッシュ要求信号の発生回数を自由に設定して対応アドレス群を指定することができる。リフレッシュ要求信号の発生回数の調整を的確に行なうことができ、間引きリフレッシュ動作による消費電流の低減と格納部による占有面積の増大とのバランスを図ることができる。
【００３１】
また、請求項４に係る半導体記憶装置は、請求項１または２に記載の半導体記憶装置において、指定部は、リフレッシュ動作の対象とされるワード線についての対応アドレスをデコードするロウアドレスデコーダを含むことを特徴とする。
【００３２】
請求項４の半導体記憶装置では、指定部は、ロウアドレスデコーダにより、複数のリフレッシュ要求信号で対象とされるワード線群についての個々の対応アドレスがデコードされて対応アドレス群が指定される。
【００３３】
これにより、対応アドレス群の指定を、ロウアドレスデコーダで共用することができ、リフレッシュ動作の実行可否の判定機能を導入しても半導体記憶装置のダイサイズの増大を抑制することができる。
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
また、請求項５に係る半導体記憶装置は、請求項１乃至４の何れか一に記載の半導体記憶装置において、試験時に活性化され、判定部からの判定結果を外部に出力する出力部を備えることを特徴とする。
【００４０】
請求項５の半導体記憶装置では、出力部は試験時に活性化され、間引きリフレッシュ制御部からの判定結果を外部に出力する。
【００４１】
これにより、必要に応じて、間引きリフレッシュ制御部におけるリフレッシュ動作の実行可否の判定結果を外部から観測することができ、半導体記憶装置の不良解析や特性調査等に利用することができるとともに、特性試験を効率的に実施することができる。
【００４２】
また、請求項６に係る半導体記憶装置は、請求項１乃至５の何れか一に記載の半導体記憶装置において、不良記憶セルを救済するための冗長記憶セルを備え、対応アドレスのうち冗長設定が行なわれている冗長アドレスについては、間引きリフレッシュ制御部による判定は行なわれないことを特徴とする。
【００４３】
請求項６の半導体記憶装置では、対応アドレスが、冗長記憶セルにより不良記憶セルを救済するために冗長アドレスに冗長設定されている場合、冗長アドレスについては間引きリフレッシュ制御部による判定は行なわれない。
【００４４】
これにより、冗長設定されている冗長記憶セルについてはリフレッシュ動作の実行可否の判定がされないため、この冗長記憶セルについてのデータ保持特性を測定し、必要に応じて冗長アドレスの中から間引きリフレッシュ制御を行なう所定アドレスを選別するという試験が不要となる。試験時間の増大を抑制することができる。
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】
【００５０】
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【発明の実施の形態】
以下、本発明の半導体記憶装置について具体化した第１乃至第５実施形態を図１乃至図２３に基づき図面を参照しつつ詳細に説明する。
【００５７】
図１に示す第１実施形態は、内蔵されたリフレッシュ動作と外部アクセス動作とを互いに随時のタイミングで独立して動作させる動作仕様に、間引きリフレッシュ機能を付加した半導体記憶装置を示す。リフレッシュ動作と外部アクセス動作とを互いに独立して動作させることができるため、リフレッシュ動作のための外部コントローラが不要となり、擬似ＳＲＡＭあるいは擬似ＳＳＲＡＭのＳＲＡＭあるいはＳＳＲＡＭへの互換性をより完全なものとした上で、間引きリフレッシュ機能を備えることにより、スタンバイ時の消費電流の低減をも図った半導体記憶装置である。尚、図１では、ロウアドレス系に関する部分のみを示す。
【００５８】
所定の制御端子１０１はＩ／Ｏ制御部１３に接続され、制御端子１０１から入力される制御信号に応じて外部アクセス要求信号ＲＥＱ（Ｏ）を出力する。外部アクセス要求信号ＲＥＱ（Ｏ）は、所定ビット数のアドレス端子１０１から入力されるアドレス信号と共に、ロウアドレスバッファ１１に接続され、ロウアドレスＡｄｄ（Ｏ）をロウプリデコーダ１０２に出力する。
【００５９】
また、内蔵されているリフレッシュタイミング計時部１４から所定時間ごとに出力されるリフレッシュトリガ信号ＲＦＴＧは、リフレッシュアドレスカウンタ１２とリフレッシュ制御部１５に入力され、リフレッシュ制御部１５からはリフレッシュ要求信号ＲＥＱ（Ｉ）が出力される（後述の制御方法（２）の場合）。また、後述の制御方法（１）の場合には、リフレッシュトリガ信号ＲＦＴＧがリフレッシュ要求信号ＲＥＱ（Ｉ）として働く。リフレッシュアドレスカウンタ１２からは、リフレッシュアドレスＡｄｄ（Ｃ）がロウプリデコーダ１０２に入力されると共に、リフレッシュアドレスＡｄｄ（Ｃ）のうちの所定の上位ビットが上位リフレッシュアドレスＡｄｄ（Ｃ）（ｍ）として間引きリフレッシュ制御回路１に入力される。
【００６０】
Ｉ／Ｏ制御部１３から出力される外部アクセス要求信号ＲＥＱ（Ｏ）と、リフレッシュトリガ信号ＲＦＴＧ（後述の制御方法（１）の場合）またはリフレッシュ要求信号ＲＥＱ（Ｉ）（制御方法（２）の場合）とがアクセスアービタ１６に入力される。アクセスアービタ１６は、レベル信号またはパルス信号として入力される要求信号のレベル遷移を検出することにより、要求信号間の信号の先後を検出することができる。パルス信号が必要とされる場合には、リフレッシュトリガ信号ＲＦＴＧの信号遷移をエッジとしてパルス信号を生成する回路を備えることで対応することができる（制御方法（１）の場合）。この場合、リフレッシュ制御部１５はパルス信号を出力する構成とする。アクセスアービタ１６からの出力信号は、ロウ系制御部１７に入力され、ロウプリデコーダ１０２、メインロウデコーダ１０３、およびワードドライバ１８に制御信号ＣＴＬ１、ＣＴＬ２を出力する。ここで、メインロウデコーダ１０３は、ロウプリデコーダ１０２から出力されるプリデコード信号ＡＤ（１）が入力され、メモリセルアレイ１４０に配置されているワード線ＷＬ０乃至ＷＬｎのうちワードドライバ１８で駆動すべきワード線を選択する。
【００６１】
間引きリフレッシュ制御回路１には、上位リフレッシュアドレスＡｄｄ（Ｃ）（ｍ）のほか、リフレッシュトリガ信号ＲＦＴＧが入力される。出力信号であるリフレッシュ実行許可信号ＲＦＥＮは、ワードドライバ１８に入力されるか（制御方法（１））、リフレッシュ制御部１５に入力される（制御方法（２））。
【００６２】
第１実施形態の半導体記憶装置では、制御端子１０１からの制御信号の入力により要求される外部アクセス動作と、内蔵のリフレッシュタイミング計時部１４から所定時間ごとに要求されるリフレッシュ動作とは、互いに独立に動作が要求される。そこで、アクセスアービタ１６により、要求信号ＲＥＱ（Ｏ）、ＲＥＱ（Ｉ）間の調整を行なった上で、実行すべき動作を決定する。具体的には、制御端子１０１から入力される制御信号は、Ｉ／Ｏ制御部１３に入力されて、外部アクセス要求信号ＲＥＱ（Ｏ）としてアクセスアービタ１６に外部アクセスの要求が出力される。リフレッシュタイミング計時部１４から出力されるリフレッシュトリガ信号ＲＦＴＧは、制御方法（１）の場合には直接、制御方法（２）の場合にはリフレッシュ制御部１５を介して、リフレッシュ要求信号ＲＥＱ（Ｉ）としてアクセスアービタ１６にリフレッシュ動作の要求が出力される。
【００６３】
アクセスアービタ１６では、外部アクセス要求信号ＲＥＱ（Ｏ）とリフレッシュ要求信号ＲＥＱ（Ｉ）との何れか一方の要求信号が出力される場合には、要求されている動作を実行すべくロウ系制御部１７が制御される。動作要求が競合する場合には、外部アクセス要求信号ＲＥＱ（Ｏ）とリフレッシュ要求信号ＲＥＱ（Ｉ）との調整が行なわれ、ロウ系制御部１７が制御されて、外部アクセス動作とリフレッシュ動作とが引き続いて連続して行なわれる。
【００６４】
ロウ系制御部１７は、アクセスアービタ１６による調整結果に応じて制御信号ＣＴＬ１を出力し、ロウプリデコーダ１０２に入力すべきアドレス信号（Ａｄｄ（Ｏ）またはＡｄｄ（Ｃ））を選択する。また、制御信号ＣＴＬ２を出力し、ロウプリデコーダ１０２でプリデコードされたプリデコード信号ＡＤ（１）をメインロウデコーダ１０３で更にデコードし、適当なタイミングでワードドライバ１８を活性化して、デコードされて選択されたワード線（ＷＬ０乃至ＷＬｎのうちの何れかのワード線）を活性化する。すなわち、ロウ系制御部１７は、アクセスアービタ１６からの起動信号に基づき、適宜なタイミング差を有する一連の制御信号ＣＴＬ１、ＣＴＬ２を順次出力する。
【００６５】
外部アクセス要求信号ＲＥＱ（Ｏ）とリフレッシュ要求信号ＲＥＱ（Ｉ）とが同時に入力される場合等には、アクセスアービタ１６では、動作シーケンスの先後を決定する必要がある。データの消失回避を優先してリフレッシュ動作を先行させる制御、または外部アクセスの応答を優先して外部アクセス動作を先行させる制御の何れの制御を先行して選択することもできる。動作シーケンスの順序に関わらず、連続する両動作でサイクルタイムｔＣＥが規定される。
【００６６】
次に、間引きリフレッシュ機能について説明する。リフレッシュ動作ごとに、リフレッシュ動作の実行可否を間引きリフレッシュ制御回路１により判定してリフレッシュ実行許可信号ＲＦＥＮを出力する。第１実施形態では、リフレッシュ実行許可信号ＲＦＥＮにより間引きリフレッシュ動作を制御する２つの方法を示している（図１中、（１）および（２））。
【００６７】
先ず、制御方法（１）について説明する。制御方法（１）では、リフレッシュタイミング計時部１４によりリフレッシュトリガ信号ＲＦＴＧが出力されると、リフレッシュアドレスカウンタ１２がカウントアップされ、新たなリフレッシュアドレスＡｄｄ（Ｃ）が出力される。そして、このうちの所定の上位ビットについては、上位リフレッシュアドレスＡｄｄ（Ｃ）（ｍ）として間引きリフレッシュ制御回路１に入力されて、新たに設定されたリフレッシュアドレスＡｄｄ（Ｃ）に対するリフレッシュ動作の実行可否の判定が行なわれる。
【００６８】
ここで、間引きリフレッシュ制御回路１に入力されるのは、所定上位ビットの上位リフレッシュアドレスＡｄｄ（Ｃ）（ｍ）としたが、例えば、最下位ビット以外のリフレッシュアドレスＡｄｄ（Ｃ）を入力すれば、判定の単位は２本のワード線を１単位として行なわれることとなり、下位２ビット以外のリフレッシュアドレスＡｄｄ（Ｃ）を入力すれば、判定の単位は４本のワード線を１単位として行なわれることとなる。上位ビットの設定に応じて判定の単位を自由に設定することができる。また、下位ビットを除外せず、リフレッシュアドレスＡｄｄ（Ｃ）の全ビットを入力して、ワード線ごとに判定を行なう構成とすることも可能である。
【００６９】
判定結果であるリフレッシュ実行許可信号ＲＦＥＮは、ワードドライバ１８に入力され、ワードドライバ１８の活性化制御が行なわれる。リフレッシュ実行許可信号ＲＦＥＮによりリフレッシュ動作の実行が許可される場合には、ワードドライバ１８は活性化される。リフレッシュ動作の実行が禁止される場合には、ワードドライバ１８は非活性化状態に維持される。
【００７０】
一方、リフレッシュタイミング計時部１４から出力されるリフレッシュトリガ信号ＲＦＴＧは、リフレッシュ要求信号ＲＥＱ（Ｃ）としてアクセスアービタ１６にも入力される。間引きリフレッシュ制御回路１における判定処理に並行して、外部アクセス要求信号ＲＥＱ（Ｏ）との間でアクセス動作の調整が行なわれた上で、アドレス信号（Ａｄｄ（Ｏ）またはＡｄｄ（Ｃ））をデコードしてワード線を選択するロウ系の制御が行なわれる。すなわち、アクセスアービタ１６によりリフレッシュ動作に調整されると、ロウ系制御部１７が起動され制御信号ＣＴＬ１が出力されて、ロウプリデコーダ１０２はリフレッシュアドレスＡｄｄ（Ｃ）をプリデコードすると共に、所定制御タイミングの後に出力される制御信号ＣＴＬ２に応じて、メインロウデコーダ１０３により、プリデコード信号ＡＤ（１）がデコードされてリフレッシュ動作の対称であるワード線が選択される。
【００７１】
間引きリフレッシュ制御回路１によるリフレッシュ動作の実行可否の判定は、リフレッシュ動作の対象となっている上位リフレッシュアドレスＡｄｄ（Ｃ）（ｍ）が、リフレッシュ動作の実行可否が決定される記憶セルのデータ保持特性に基づき、予め格納されている所定アドレスに該当するか否かで判定される。すなわち、基本的にアドレスの一致比較で判定が行なわれる。これに対して、ワード線が駆動されるまでの処理は、アクセスアービタ１６による要求信号ＲＥＱ（Ｏ）、ＲＥＱ（Ｉ）間の先着判断の処理、プリ／メインデコーダ１０２、１０３による多段の論理ゲートを介するデコード処理、更にはワードドライバ１８によるワード線の駆動のための昇圧処理等、多数の処理をシーケンシャルに行なう必要がある。
【００７２】
従って、一般的に、リフレッシュトリガ信号ＲＦＴＧからリフレッシュ実行許可信号ＲＦＥＮに至るまでの判定時間に比して、リフレッシュトリガ信号ＲＦＴＧからメインロウデコーダ１０３によるワード線の選択までの処理時間のほうが長くなる。そのため、間引きリフレッシュ制御回路１によるリフレッシュ動作の実行可否の判定処理を、ロウ系の処理時間の中に完全に埋め込ませることができる。
【００７３】
間引きリフレッシュ制御回路１によりリフレッシュ動作の実行が許可される場合には、ワードドライバ１８が活性化状態に設定された後にメインロウデコーダ１０３によりデコードされてワード線が選択されるため、ロウ系の処理時間を増大させることなくリフレッシュ動作が行なわれる。リフレッシュ動作の実行が禁止される場合には、ワードドライバ１８の非活性化状態への設定に遅れてメインロウデコーダ１０３でのデコードが行なわれるため、デコードにより選択されるワード線が駆動されることはなくリフレッシュ動作は行なわれない。
【００７４】
尚、第１実施形態では、リフレッシュ実行許可信号ＲＦＥＮをワードドライバ１８の活性化制御に使用する場合について説明したが、アクセスアービタ１６により起動される制御信号ＣＴＬ１、ＣＴＬ２の制御タイミングに応じて、ロウプリデコーダ１０２からワードドライバ１８までで行なわれるリフレッシュアドレスＡｄｄ（Ｃ）のデコード処理の処理時間との関係で、間引きリフレッシュ制御回路１の判定処理時間が間に合えば、リフレッシュ実行許可信号ＲＦＥＮによる活性化制御を、ワードドライバ１８に代えて、メインロウデコーダ１０３等の前段回路に対して行なうことも可能である。
【００７５】
次に、制御方法（２）について説明する。制御方法（１）と同様に、リフレッシュトリガ信号ＲＦＴＧによるリフレッシュアドレスカウンタ１２のカウントアップで生成される、新たなリフレッシュアドレスＡｄｄ（Ｃ）のうち所定の上位ビットが、上位リフレッシュアドレスＡｄｄ（Ｃ）（ｍ）として間引きリフレッシュ制御回路１に入力されて、リフレッシュ動作の実行可否の判定が行なわれる。
【００７６】
制御方法（２）では、リフレッシュトリガ信号ＲＦＴＧをリフレッシュ要求信号ＲＥＱ（Ｉ）としてアクセスアービタ１６に出力するリフレッシュ制御部１５を備えており、判定結果であるリフレッシュ実行許可信号ＲＦＥＮはリフレッシュ制御部１５に入力されリフレッシュ制御部１５が活性化制御されて、リフレッシュ要求信号ＲＥＱ（Ｉ）の出力制御を行なう。リフレッシュ実行許可信号ＲＦＥＮによりリフレッシュ動作の実行が許可される場合には、リフレッシュ要求信号ＲＥＱ（Ｉ）がアクセスアービタ１６に出力される。リフレッシュ動作の実行が禁止される場合には、リフレッシュ要求信号ＲＥＱ（Ｉ）は出力されない。
【００７７】
すなわち、リフレッシュトリガ信号ＲＦＴＧに対して、設定されたリフレッシュアドレスＡｄｄ（Ｃ）におけるリフレッシュ動作の実行可否の判定結果に応じて、リフレッシュ要求信号ＲＥＱ（Ｉ）がアクセスアービタ１６に出力されることとなる。これに対して、外部アクセス要求信号ＲＥＱ（Ｏ）は、制御端子１０１から入力される制御信号に応じてＩ／Ｏ制御部１３から随時出力される。従って、外部アクセス動作とリフレッシュ動作の競合状態においては、外部アクセス要求信号ＲＥＱ（Ｏ）に対して、リフレッシュ要求信号ＲＥＱ（Ｉ）がリフレッシュ動作の実行可否の判定時間分の遅延を伴って出力されることとなる。
【００７８】
すなわち、アクセスの競合状態において、リフレッシュトリガ信号ＲＦＴＧに引き続いて外部アクセスの要求が発生した場合、または設定によっては同時にアクセスが発生した場合、本来なら、リフレッシュ動作が先行し引き続いて外部アクセス動作が行なわれるところ、判定時間分の遅延によりリフレッシュ要求信号ＲＥＱ（Ｉ）が外部アクセス要求信号ＲＥＱ（Ｏ）に遅延してアクセスアービタ１６に入力される可能性がある。この場合は、動作シーケンスは逆転してしまうものの、間引きリフレッシュ制御回路１における判定処理を、先行する外部アクセス動作に完全に埋め込ませることができるため、外部アクセス動作とリフレッシュ動作との連続動作で規定されるサイクルタイムが本来の規定に対して長くなってしまうことはない。
【００７９】
また、リフレッシュ動作において、間引きリフレッシュ制御によりリフレッシュ動作が禁止される場合には、要求信号に対する調整処理から、アドレスのデコード処理、さらにワード線の駆動処理に至るまでの一連のロウ系の処理動作が禁止される。不要な消費電流の低減をすることができる。
【００８０】
尚、所定上位ビットの上位リフレッシュアドレスＡｄｄ（Ｃ）（ｍ）のビット数の設定については、制御方法（１）の場合と同様であり、同様の作用・効果を奏するので、ここでの説明は省略する。
【００８１】
図２は、上位リフレッシュアドレスＡｄｄ（Ｃ）（ｍ）の間引きリフレッシュ制御回路１への入力例を示す。間引きリフレッシュ制御回路１の入力段には、専用アドレスデコーダ１Ａが備えられており、入力される上位リフレッシュアドレスＡｄｄ（Ｃ）（ｍ）に応じてデコードされた専用デコード信号ＡＤ（２）が、間引きリフレッシュの判定を行なう間引きリフレッシュ制御部１９に入力されている。
【００８２】
専用デコード信号ＡＤ（２）は、上位リフレッシュアドレスＡｄｄ（Ｃ）（ｍ）をデコードしたデコード信号であるため、専用アドレスデコーダ１Ａに入力する上位リフレッシュアドレスＡｄｄ（Ｃ）（ｍ）に応じて、除外された下位アドレスのビット数分、間引きリフレッシュ制御部１９におけるリフレッシュ動作の実行可否の判定単位を広くすることができる。除外すべき下位アドレスのビット数を適宜に設定してやれば、好適な判定単位でリフレッシュ動作の実行可否の判定を行なうことができる。所定ワード線ごとに間引きリフレッシュの有無を設定するためのアドレスを格納するヒューズ等によるダイサイズの増大を抑えながら、ワード線の所定単位毎に間引きリフレッシュの実行可否の判定を行なって消費電流の低減を図ることができる。
【００８３】
図３には、専用アドレスデコーダ１Ａを備えて好適な場合のレイアウト例を示す。図３では、リフレッシュアドレスカウンタ１２を、アドレス端子１０１ごとに配置されるロウアドレスバッファ１１の近傍に分散配置する場合である。また、リフレッシュアドレスカウンタ１２と間引きリフレッシュ制御部１９とは、離間して配置されているとする。
【００８４】
このようなレイアウトにおいて、間引きリフレッシュ制御部１９に入力されるアドレス信号を、ロウプリデコーダ１０２から出力されるプリデコード信号ＡＤ（１）とすることも考えられる。しかしながら、間引きリフレッシュ制御部１９までの配線経路が長いため、配線の寄生容量等に起因してプリデコード信号ＡＤ（１）に付随する容量負荷ＣＬＤは多大となる。プリデコード信号ＡＤ（１）は、ワード線の選択が行なわれるためにメインロウデコーダ１０３にも入力されているため、多大な容量負荷ＣＬＤによるプリデコード信号ＡＤ（１）の駆動遅延の結果、ワード線の選択までのロウ系の処理時間が遅延してしまうおそれがある。
【００８５】
そこで、専用アドレスデコーダ１Ａを備えることにより、間引きリフレッシュ制御部１９へのアドレス信号の伝播を、専用デコード信号ＡＤ（２）に受け持たせる構成としている。メインロウデコーダ１０３に入力されるプリデコード信号ＡＤ（１）から不要な容量負荷ＣＬＤが排除され、プリデコード信号ＡＤ（１）の駆動遅延を必要最小限とすることができる。
【００８６】
図４に示す第２実施形態は、第１実施形態と同様に、内蔵されたリフレッシュ動作と外部アクセス動作とを互いに随時のタイミングで独立して動作させる動作仕様に、間引きリフレッシュ機能を付加した場合であり、擬似ＳＲＡＭ等のＳＲＡＭ等への互換性をより完全なものとした上で、間引きリフレッシュ機能を備えることにより、スタンバイ時の消費電流の低減をも図った半導体記憶装置である。
【００８７】
第２実施形態では、リフレッシュアドレスＡｄｄ（Ｃ）が入力される間引きリフレッシュ制御回路１に代えて、ロウプリデコーダ１０２から出力されるプリデコード信号ＡＤ（１）が入力される間引きリフレッシュ制御回路２が備えられている。
【００８８】
プリデコード信号ＡＤ（１）からワード線が駆動されるまでの、メインデコーダ１０３による多段の論理ゲートを介するデコード処理、およびワードドライバ１８によるワード線駆動のための昇圧処理等のシーケンシャルな処理に対して、一般的に、アドレスの一致比較による判定処理は短時間で行なわれる。従って、第１実施形態の制御方法（１）の場合と同様に、間引きリフレッシュ制御回路２によるリフレッシュ動作の実行可否の判定処理を、ロウ系の処理時間の中に完全に埋め込ませることができる。
【００８９】
また、ロウプリデコーダ１０２から出力されるプリデコード信号ＡＤ（１）を供給する構成としたため専用アドレスデコーダは不要となり、半導体記憶装置におけるダイサイズの増大を抑制することができる構成である。その他の構成については、第１実施形態の制御方法（１）の場合と同様であり、同様の作用、効果を奏するので、ここでの説明は省略する。
【００９０】
図５は、プリデコード信号ＡＤ（１）の間引きリフレッシュ制御回路２への入力例を示す。間引きリフレッシュ制御回路２の入力段にはバッファ部２Ａが備えられており、入力されるプリデコード信号ＡＤ（１）を、制御信号ＳＥＬＣに応じて取り込むことができる。バッファ部２Ａは、例えば、アンド論理ゲートで構成することができる。この他にも、制御信号ＳＥＬＣでプリデコード信号ＡＤ（１）の入力を制御できる構成であれば適用できることは言うまでもない。制御信号ＳＥＬＣで制御されるトランスファゲート等で構成することもできる。
【００９１】
図６は、図３における専用アドレスデコーダ１Ａに代えて、バッファ部２Ａを備えて好適な場合のレイアウト例を示す。この場合、バッファ部２Ａは、ロウプリデコーダ１０２の近傍に配置されているものとする。尚、リフレッシュアドレスカウンタ１２がアドレス端子１０１ごとに配置されるロウアドレスバッファ１１の近傍に分散配置されている点、およびリフレッシュアドレスカウンタ１２と間引きリフレッシュ制御部１９とが離間して配置されて点は図３の場合と同様である。
【００９２】
このようなレイアウトでは、ロウプリデコーダ１０２から間引きリフレッシュ制御部１９までの長い配線経路に寄生する多大な容量負荷ＣＬＤは、ロウプリデコーダ１０２の近傍に配置されているバッファ部２Ａにより分断される。このため、ロウプリデコーダ１０２からメインロウデコーダ１０３へのプリデコード信号ＡＤ（１）の経路に不要な容量負荷ＣＬＤが付加されることはなく、プリデコード信号ＡＤ（１）の駆動遅延を必要最小限とすることができる。
【００９３】
次に、図７乃至図１１に、第１および第２実施形態におけるアクセス動作波形を例示する。図７は、擬似ＳＲＡＭにおいて、リフレッシュ要求と外部アクセス要求とが競合する場合である。図７では、外部アクセス要求に対してリフレッシュ要求が先行する場合（図７中、左側の動作波形）と、両アクセス要求が同時に発生する場合（図７中、右側の動作波形）を示す。ここで、アクセス要求が同時の場合には、リフレッシュ動作を先行させる設定の場合を示す。
【００９４】
通常の場合、リフレッシュ動作の実行可否の判定は、リフレッシュ動作内において行なわれる。具体的には、図２４において、ＣＢＲ判定回路１３３から出力されるリフレッシュ指示信号φＣＢＲにより生成されるリフレッシュアドレスＡｄｄ（Ｃ）が、間引きリフレッシュ制御回路１０５により判定されて、判定結果がリフレッシュ許可信号φ２として出力されることにより、アンド論理ゲート４００ｂがゲーティングされて活性化信号φＲが出力される。この活性化信号φＲがロウアドレスデコーダ１３７を活性化する信号であり、第１および第２実施形態においてロウ系制御部１７から最初に出力される制御信号ＣＴＬ１に該当する信号である。すなわち、図２４、図２５の場合では、間引きリフレッシュ制御回路１０５による判定処理の後、ロウアドレスのデコードが開始されることとなり、リフレッシュ動作の実行時間に判定時間が加算されることとなる。
【００９５】
図７における通常の場合の動作波形では、この判定時間ｔＪが、リフレッシュ動作の実行時間とは別に加算されることを示す。このため、リフレッシュ動作と外部アクセス動作との実行時間に加えて、間引きリフレッシュの実行可否を判定するための判定時間ｔＪが加算されて、アクセス競合の場合におけるサイクルタイムｔＣＥ'が規定されることとなる。リフレッシュ動作と外部アクセス動作との連続した実行時間が間引き制御を行なわない場合のアクセス競合におけるサイクルタイムｔＣＥであるから、この時間に判定時間ｔＪが加算されてサイクルタイムｔＣＥ'（＝ｔＣＥ＋ｔＪ）が規定されることとなり、サイクルタイムの増大を招くこととなる。
【００９６】
これに対して、第１および第２実施形態では、判定時間ｔＪがリフレッシュ動作の実行時間または外部アクセス動作の実行時間に埋め込まれる。第１実施形態のうちの制御方法（１）および第２実施形態の場合では、リフレッシュトリガ信号ＲＦＴＧがリフレッシュ要求信号としてアクセスアービタ１６に入力される場合である。リフレッシュトリガ信号ＲＦＴＧにより出力されるリフレッシュアドレスＡｄｄ（Ｃ）に基づき、間引き判定がされると共にリフレッシュ動作が開始される。判定時間ｔＪは、リフレッシュ動作の実行時間における前半部分に埋め込まれるので、判定処理が本来のリフレッシュ動作を律速することはなく、リフレッシュ動作と外部アクセス動作との連続した実行時間でサイクルタイムｔＣＥが規定される。
【００９７】
第１実施形態のうちの制御方法（２）の場合では、リフレッシュトリガ信号ＲＦＴＧにより出力されるリフレッシュアドレスＡｄｄ（Ｃ）に基づき、間引き判定が先行して行なわれる。この期間は、リフレッシュ制御部１５は非活性状態を維持しているため、アクセスアービタ１６にリフレッシュ要求信号ＲＥＱ（Ｉ）が出力されることはない。この判定処理の期間に外部アクセス要求信号ＲＥＱ（Ｏ）が発生すれば、外部アクセス動作が先行して行なわれることとなる。判定処理は、外部アクセス動作の実行時間における前半部分に埋め込まれるので、判定処理が本来のリフレッシュ動作を律速することはなく、外部アクセス動作を律速することもないので、リフレッシュ動作と外部アクセス動作との連続した実行時間でサイクルタイムｔＣＥが規定される。尚、この場合の競合動作は、先行するリフレッシュトリガ信号の発生時点から遅れて外部アクセス要求信号ＲＥＱ（Ｏ）の発生時点から開始されるが、外部アクセス動作が本来のアクセスより遅延することはない。
【００９８】
図８乃至図１１は、擬似ＳＳＲＡＭ等の同期型の半導体記憶装置において、バースト動作中にリフレッシュ動作を埋め込ませる場合について示す。図８、９はバースト長１の場合であり、図１０、１１は多バースト長の場合である。
【００９９】
ここで、リフレッシュ動作を埋め込ませるとは、バーストサイクル中にリフレッシュ動作を埋め込ませることにより、バースト動作を中断することなくリフレッシュ動作をも行なえる動作仕様のことを示す。
【０１００】
図８に示す通常の場合におけるバースト長１の動作では、ＣＡＳレイテンシ３でオートプリチャージ動作を伴うリード動作（ＲＤＡコマンドで動作）を行なう場合である。図７において説明したとおり、間引きリフレッシュ機能について、リフレッシュ動作の実行可否の判定を独立して行なわなければならない場合が存在する。すなわち、バースト動作が終了してビット線のイコライズ動作が行なわれているクロックＣＬＫ９においてリフレッシュ要求信号ＲＥＱ（Ｉ）が発生する場合である。間引きリフレッシュ機能がなければクロックＣＬＫ９のサイクルでイコライズ動作を終了した後（図８中、信号ＥＱのハイレベル期間）、クロックＣＬＫ１０のサイクルでリフレッシュ動作用のワード線ＷＬが立ち上がるところ、間引きリフレッシュ機能によりクロックＣＬＫ９においてリフレッシュ要求信号ＲＥＱ（Ｉ）が発生するため、リフレッシュ動作の実行可否の判定を行なった上で、リフレッシュ動作が許可される場合には次サイクルのクロックＣＬＫ１０のサイクルでリフレッシュアドレスＡｄｄ（Ｃ）のデコード処理が行なわれる。すなわち、間引きリフレッシュ機能を導入することに伴い、１サイクル分の判定時間が必要となり、専用のクロックサイクルを１サイクル追加しなければならなくなる（図８中、クロックＣＬＫ１０）。間引きリフレッシュ機能がない場合のＲＡＳサイクルタイムｔＲＡＳが１５クロックサイクルであるのに比して、１クロックサイクル追加した１６クロックサイクルが必要となってしまう。
【０１０１】
これに対して、図９の動作波形は、第１実施形態における制御方法（１）および第２実施形態の場合を示しており、図７で説明したように、判定処理がリフレッシュ動作のアドレスデコード時間に埋め込まれる。判定処理とリフレッシュアドレスＡｄｄ（Ｃ）のデコード処理とが同一のクロックサイクル（図９中、クロックＣＬＫ９）で並列処理されるため、間引きリフレッシュ機能を導入しても、専用のクロックサイクルは追加する必要はなく、間引きリフレッシュ機能がない場合のＲＡＳサイクルタイムｔＲＡＳと同じ１５クロックサイクルで、間引きリフレッシュ機能を有するリフレッシュ動作を埋め込ませることができる。
【０１０２】
図１０には、通常の場合における多バースト長の動作として、バースト長１６の動作波形を示す。図８のバースト長１の動作波形と同様に、ＣＡＳレイテンシ３でオートプリチャージ動作を伴うリード動作（ＲＤＡコマンドで動作）を行なう場合である。図１０に示すリフレッシュ動作を埋め込ませる多バースト長の動作では、ビット線対（ＢＬと／ＢＬ）からデータを読み出す際のスイッチの開閉は、クロックＣＬＫには同期せず、これより速い周期で動作させる。即ち、クロックＣＬＫによる読み出しのタイミングに先行してデータが読み出されることとなる。先行して読み出されたデータは、データバッファ回路等の一時保持回路（不図示）に保持されており、その後の読み出しタイミングであるクロックＣＬＫに同期して外部に出力する仕様である。先行してデータを読み出すため、ビット線対（ＢＬと／ＢＬ）を外部仕様に比して速いタイミングでイコライズすることができる。このため、クロックＣＬＫ１３でイコライズ動作に移行することができる。
【０１０３】
しかしながら、この場合もバースト長１の動作と同様に（図８、参照）、間引きリフレッシュ機能について、リフレッシュ動作の実行可否の判定を独立して行なわなければならない場合が存在する。すなわち、ビット線のイコライズ動作が行なわれているクロックＣＬＫ１３においてリフレッシュ要求信号ＲＥＱ（Ｉ）が発生すると、間引きリフレッシュ機能がなければリフレッシュ動作用のワード線ＷＬが立ち上がるクロックＣＬＫ１４で、リフレッシュアドレスＡｄｄ（Ｃ）のデコード処理を行なわなければならない。すなわち、間引きリフレッシュ機能を導入することに伴い、専用のクロックサイクルを１サイクル追加しなければならなくなり（図１０中、クロックＣＬＫ１４）、間引きリフレッシュ機能がない場合のＲＡＳサイクルタイムｔＲＡＳが２０クロックサイクルであるのに比して、１クロックサイクル追加した２１クロックサイクルが必要となってしまう。
【０１０４】
これに対して、図１１の動作波形は、第１実施形態における制御方法（１）および第２実施形態の場合を示しており、図９の場合と同様に、判定処理がリフレッシュ動作のアドレスデコード時間に埋め込まれる。判定処理とリフレッシュアドレスＡｄｄ（Ｃ）のデコード処理とが同一のクロックサイクル（図１１中、クロックＣＬＫ１３）で並列処理されるため、間引きリフレッシュ機能を導入しても、専用のクロックサイクルは追加する必要はなく、間引きリフレッシュ機能がない場合のＲＡＳサイクルタイムｔＲＡＳと同じ２０クロックサイクルで、間引きリフレッシュ機能を有するリフレッシュ動作を埋め込ませることができる。
【０１０５】
尚、図９、１１では、第１実施形態のうちの制御方法（１）および第２実施形態の場合を想定して動作を説明したが、第１実施形態のうちの制御方法（２）の場合においても、判定処理を埋め込ませることができることは、擬似ＳＲＡＭのアクセス競合の場合について図７で説明した場合と同様であるので、ここでの説明は省略する。
【０１０６】
以上詳細に説明したとおり、第１実施形態の制御方法（１）および第２実施形態によれば、間引きリフレッシュ制御回路１、２でのリフレッシュ動作の実行可否の判定処理を、対応アドレスであるリフレッシュアドレスＡｄｄ（Ｃ）のデコード処理時間の中に埋め込ませることができる。そのため、リフレッシュ動作の実行可否の判定時間ｔＪがリフレッシュ動作を含んだ外部アクセス動作との競合アクセス時の実行時間であるサイクルタイムｔＣＥに付加されて、サイクルタイムｔＣＥが増大することはない。また、バースト動作中にリフレッシュ動作を埋め込ませる動作仕様の場合にも、判定時間ｔＪがＲＡＳサイクルタイムｔＲＡＳに付加されてクロックサイクルを増加させることはなく、ＲＡＳサイクルタイムｔＲＡＳが増大することはない。
【０１０７】
また、第１実施形態の制御方法（２）によれば、間引きリフレッシュ制御回路１でのリフレッシュ動作の実行可否の判定前の段階では、リフレッシュ要求信号ＲＥＱ（Ｉ）はアクセスアービタ１６に入力されず調整用信号とならないので、実行可否の判定処理中に外部アクセス要求信号ＲＥＱ（Ｏ）が生成されれば、直ちに外部アクセス動作が行なわれる。実行可否の判定時間ｔＪが、外部アクセス動作の遅延として付加されることはない。従って、判定時間ｔＪが、リフレッシュ動作を含んだ外部アクセス動作との競合アクセス時の実行時間であるサイクルタイムｔＣＥに付加されて、サイクルタイムｔＣＥが増大することはない。また、バースト動作中にリフレッシュ動作を埋め込ませる動作仕様の場合にも、判定時間ｔＪがＲＡＳサイクルタイムｔＲＡＳに付加されて、クロックサイクルを増加させることはなく、ＲＡＳサイクルタイムｔＲＡＳが増大することはない。
【０１０８】
また、リフレッシュ要求信号ＲＥＱ（Ｉ）に対してリフレッシュ動作を禁止する判定がされる場合には、リフレッシュ要求信号ＲＥＱ（Ｉ）が外部アクセス要求信号ＲＥＱ（Ｏ）との間で調整に供されることはない。すなわち、リフレッシュ動作の禁止判定の場合には、要求信号間の調整部であるアクセスアービタ１６以降の、対応アドレスであるリフレッシュアドレスＡｄｄ（Ｃ）のデコード処理が動作することはなく、不要な回路動作を止めて消費電流の低減を図ることができる。
【０１０９】
また、第１実施形態における専用アドレスデコーダ１Ａによれば、間引きリフレッシュ制御部１９において、対応アドレス群であるデコードされた専用デコード信号ＡＤ（２）ごとに、ヒューズ、ＲＯＭ、ＲＡＭ等で構成される格納部を備えればよく、リフレッシュ動作の対象となるワード線についてのアドレスごとに備える場合に比して、半導体記憶装置のダイサイズにおける格納部の占有面積を縮小することができる。
【０１１０】
また、リフレッシュ動作の実行可否の判定に必要となる専用デコード信号ＡＤ（２）の指定を、専用のデコーダである専用アドレスデコーダ１Ａを備えて、リフレッシュ動作の対象とされる対応アドレスである上位リフレッシュアドレスＡｄｄ（Ｃ）（ｍ）のデコードにより行なうので、リフレッシュ動作の実行可否の判定に際して、ロウプリデコーダ１０２の負荷が増大することはない。リフレッシュ動作の可否判定が不要な設定の場合、または外部アクセス動作の場合にも、ロウプリデコーダ１０２の負荷が増大することはない。リフレッシュ動作の実行可否の判定機能を導入しても、アクセス動作の負担の増大を招くことはなく、消費電流の増大やサイクルタイムの遅延等が招来されることはない。
【０１１１】
また、専用デコード信号ＡＤ（２）を、専用アドレスデコーダ１Ａにより独立に指定できるので、ロウプリデコーダ１０２のデコード処理に制約されることなく、判定の単位としてまとめられるリフレッシュ要求信号ＲＥＱ（Ｉ）の発生回数を設定して、専用デコード信号ＡＤ（２）を指定することができる。リフレッシュ動作の実行可否の判定単位は専用デコード信号ＡＤ（２）ごとにまとめられるので、リフレッシュ動作の実行の必要がないワード線を含んでリフレッシュ動作の実行の判定がなされる場合があるが、上位リフレッシュアドレスＡｄｄ（Ｃ）（ｍ）の選択により、専用デコード信号ＡＤ（２）でまとめられるリフレッシュ要求信号ＲＥＱ（Ｉ）の発生回数を調整して、間引きリフレッシュによる消費電流の低減を、格納部による占有面積の増大を抑制しながら実現することができる。
【０１１２】
また、第２実施形態によれば、実行可否の判定を行なう対応アドレス群であるプリデコード信号ＡＤ（１）の指定を、ロウプリデコーダ１０２で共用することができ、リフレッシュ動作の実行可否判定の機能を導入しても半導体記憶装置のダイサイズの増大を抑制することができる。
【０１１３】
図１２に、第３実施形態として、間引きリフレッシュ制御回路の回路ブロック図を示す。リフレッシュトリガ信号ＲＦＴＧは、間引きリフレッシュ制御部１９内の切り替え部３１に入力される。切り替え部３１からは、リフレッシュトリガ信号ＲＦＴＧに応じて間引きリフレッシュ制御の活性・非活性を切り替える切り替え制御信号ＳＥＬＣが出力される。切り替え制御信号ＳＥＬＣは、比較部３３および判定部３４に入力され、これらの回路の活性化制御を行なっている。また、専用アドレスデコーダ１Ａまたはバッファ部２Ａにも入力され、同様に活性化制御を行っている。
【０１１４】
比較部３３には、専用アドレスデコーダ１Ａまたはバッファ部２Ａより、リフレッシュ動作の実行可否の判定対象である、プリデコード信号ＡＤ（１）または専用デコード信号ＡＤ（２）が入力され、格納部３２に格納されている所定のデータ保持特性を有する記憶セルが接続されているワード線を含んだ所定アドレスＡＤ（ＴＯ）との間でアドレスの一致比較が行なわれる。ここで、所定アドレスＡＤ（ＴＯ）は、プリデコード信号ＡＤ（１）または専用デコード信号ＡＤ（２）と同一レベルのデコード信号であることはいうまでもない。格納部３２と比較部３３とによりリフレッシュ実力記憶部３０を構成している。
【０１１５】
比較部３３による比較結果は判定部３４に出力され、切り替え制御信号ＳＥＬＣの設定状態に応じて、リフレッシュ実行許可信号ＲＦＥＮが出力される。
【０１１６】
以上に説明したように、第３実施形態として例示した間引きリフレッシュ制御回路では、間引きリフレッシュ動作をさせない場合に、切り替え部３１から出力される切り替え制御信号ＳＥＬＣにより、専用アドレスデコーダ１Ａまたはバッファ部２Ａ、比較部３３、および判定部３４が非活性化されるので、不要な回路動作による消費電流を低減することができる。
【０１１７】
図１３には、第３実施形態における切り替え部３１の具体例を示す。リフレッシュタイミング計時部１４は、オシレータ回路と分周器とで構成されており、オシレータ回路からの発振信号が分周されて、リフレッシュトリガ信号ＲＦＴＧが出力される。切り替え部３１は、所定数のフリップフロップでカウンタが構成されている。リフレッシュトリガ信号ＲＦＴＧの発生回数を計数することにより、リフレッシュ周期ｔＲＥＦを計時している。
【０１１８】
リフレッシュトリガ信号ＲＦＴＧごとにワード線を順次選択してリフレッシュ要求が行なわれるので、リフレッシュすべきワード線数のリフレッシュトリガ信号ＲＦＴＧの出力を計数すれば、リフレッシュ周期ｔＲＥＦを計時することができる。リフレッシュ周期ｔＲＥＦの２周期ごとに間引きリフレッシュ制御を行なう設定であれば、リフレッシュ周期ｔＲＥＦの計時ごとに切り替え制御信号ＳＥＬＣを切り替えて、間引きリフレッシュ制御回路の活性・非活性を切り替えることができる。
【０１１９】
リフレッシュトリガ信号ＲＦＴＧの出力回数を計数することにより、リフレッシュ周期ｔＲＥＦを計時することができるので、リフレッシュアドレスＡｄｄ（Ｃ）が一回りすることによりリフレッシュ周期ｔＲＥＦを計時する方法においては必要であった、リフレッシュアドレスＡｄｄ（Ｃ）の初期化あるいは初期値の記憶等の処理が不要となる。初期化あるいは初期値の記憶等の処理回路が不要となり、制御回路の簡易化および低消費電流化を図ることができる。
【０１２０】
図１４には、第３実施形態における専用アドレスデコーダ１Ａの具体例を示す。図１４の具体例では、リフレッシュ動作の実行可否の判定単位として、リフレッシュアドレスＡｄｄ（Ｃ）のうち上位の４ビットを選択して、上位リフレッシュアドレスＡｄｄ（Ｃ）（Ｎ−３）〜（Ｎ）としている。ここで、Ｎは最上位ビットを表している。各上位リフレッシュアドレスＡｄｄ（Ｃ）（Ｎ−３）〜（Ｎ）は、切り替え制御信号ＳＥＬＣとともにナンド論理ゲートに入力されている。各ナンド論理ゲートの出力からは正／逆の相補信号が生成されて、アドレスごとの全ての組み合わせに対して論理積出力が出力されることによりデコードが行なわれる。デコード信号ＡＤ０〜ＡＤ３は、リフレッシュアドレスＡｄｄ（Ｃ）（Ｎ−３）および（Ｎ−２）について、（０、０）、（０、１）、（１、０）、（１、１）の組み合わせに対する信号であり、デコード信号ＢＤ０〜ＢＤ３は、リフレッシュアドレスＡｄｄ（Ｃ）（Ｎ−１）および（Ｎ）について、（０、０）、（０、１）、（１、０）、（１、１）の組み合わせに対する信号である。尚、デコード処理は、切り替え制御信号ＳＥＬＣがハイ論理レベルのとき活性化され、ロー論理レベルのときはアドレス値にかかわらず一定の出力に固定されてデコード処理は非活性となる。
【０１２１】
図１５は、第３実施形態におけるリフレッシュ実力記憶部３０の具体例である。切り替え制御信号ＳＥＬＣとリフレッシュトリガ信号ＲＦＴＧとが入力されるナンド論理ゲートの出力端子ｎ１は、直列に接続された２段のインバータ論理ゲートの入力端子に接続されるとともに、第２段のインバータ論理ゲートの出力端子ｎ３とあわせ、ナンド論理ゲートの入力端子に接続され、出力端子ｎ４がＰＭＯＳトランジスタのゲート端子に接続されている。このＰＭＯＳトランジスタの一方の端子は電源電圧に接続されている。専用アドレスデコーダ１Ａでデコードされたデコード信号ＡＤ０〜ＡＤ３、ＢＤ０〜ＢＤ３は、初段のインバータゲートの出力端子ｎ２とともに、各々、ナンド論理ゲートに入力された後、インバータ論理ゲートで反転されパルスデコード信号Ａ０〜Ａ３、Ｂ０〜Ｂ３が出力される。
【０１２２】
パルスデコード信号Ａ０〜Ａ３とＢ０〜Ｂ３とは、各々組み合わされて、１６通りの組み合わせで直列接続された２段のＮＭＯＳトランジスタのゲート端子に入力される。１６組の２段構成のＮＭＯＳトランジスタ列の一方の端子は接地電圧に接続され、他方はヒューズ素子Ｆ０〜Ｆ１５を介して端子ｎ５でＰＭＯＳトランジスタのドレイン端子に接続される。端子ｎ５はインバータ論理ゲートの入力端子に接続されて、インバータ論理ゲートの出力端子からリフレッシュ判定信号ＲＦＦＧが出力される。
【０１２３】
図１５では、データ保持特性が良好で、リフレッシュ動作を間引くことが可能な記憶セルが接続されているワード線を含むパルスデコード信号に対して、ヒューズ（Ｆ０〜Ｆ１５）を切断する構成である。未切断のヒューズ（図１５の場合、ヒューズ０（Ｆ０））に対応するパルスデコード信号（Ａ０、Ｂ０）で指定されるワード線には、データ保持特性が悪くリフレッシュ周期ｔＲＥＦごとにリフレッシュ動作を実行しなければならない記憶セルを含む。
【０１２４】
図１６は、第３実施形態における判定部３４を構成する第１の判定部の具体例である。リフレッシュ判定信号ＲＦＪＧ、またはリフレッシュトリガ信号ＲＦＴＧが入力されるナンド論理ゲートが各々備えられており、他方の入力端子には、切り替え制御信号ＳＥＬＣ、およびその反転信号が各々入力されている。２組のナンド論理ゲートの出力端子は、ナンド論理ゲートの入力端子に接続されており、その出力端子からリフレッシュ実行許可信号ＲＦＥＮが出力されている。
【０１２５】
図１７に、リフレッシュ実力記憶部（図１５）と、第１の判定部（図１６）との動作を示す動作波形である。図１７中、（Ａ）はパルスデコード信号（Ａ０、Ｂ０）が選択された場合を、（Ｂ）はパルスデコード信号（Ａ１、Ｂ０）〜（Ａ３、Ｂ３）が選択された場合を示す。
【０１２６】
先ず、（Ａ）、（Ｂ）の各々に共通な動作について説明する。切り替え制御信号ＳＥＬＣがハイ論理レベルとなり、間引きリフレッシュ制御が活性化されている状態で、リフレッシュトリガ信号ＲＦＴＧにハイ論理レベルのパルス信号が入力され、リフレッシュ要求が発せられると、端子ｎ１には論理反転されたロー論理レベルのパルス信号が出力され、更に、反転・遅延して端子ｎ２にハイ論理レベルのパルス信号が出力される。同様に、端子ｎ３には遅延したロー論理レベルのパルス信号が出力される。端子ｎ１、ｎ３のロー論理レベルのパルス信号により、端子ｎ４には端子ｎ１のパルスから端子ｎ３のパルスまで拡張されたハイ論理レベルのパルス信号が出力され、この間、ＰＭＯＳトランジスタをオフして端子ｎ５の電源電圧への充電を停止する。
【０１２７】
（Ａ）では、端子ｎ２のパルス信号に基づき、パルスデコード信号Ａ０およびＢ０がハイ論理レベルのパルス信号を出力する。これにより、パルスデコード信号Ａ０、Ｂ０が入力されているＮＭＯＳトランジスタ列は導通し、端子ｎ５との間に接続されているヒューズ０（Ｆ０）が切断されていないため、端子ｎ５は接地電圧に放電されてロー論理レベルとなる。その後、端子ｎ４がロー論理レベルに遷移するため、ＰＭＯＳトランジスタが再び導通して、端子ｎ５をハイ論理レベルに充電する。この結果、端子ｎ５には、ロー論理レベルのパルス信号が出力され、インバータ論理ゲートで反転されて、リフレッシュ実行許可信号ＲＦＥＮとしてハイ論理レベルのパルス信号が出力される。
【０１２８】
（Ｂ）では、端子ｎ２のパルス信号に基づき、パルスデコード信号（Ａ１、Ｂ０）〜（Ａ３、Ｂ３）の何れかの組み合わせがハイ論理レベルのパルス信号を出力する。これにより、パルスデコード信号（Ａ１、Ｂ０）〜（Ａ３、Ｂ３）の何れかの組み合わせが入力されているＮＭＯＳトランジスタ列は導通する。しかし、（Ｂ）の場合では、端子ｎ５との間に接続されているヒューズ（Ｆ１〜Ｆ１５）が何れも切断されているため、端子ｎ５から接地電圧に至る経路は確立されず、端子ｎ５の電圧は電源電圧に維持される。この結果、インバータ論理ゲートで反転されて、リフレッシュ実行許可信号ＲＦＥＮはロー論理レベルに維持される。
【０１２９】
図１４、１５に示した具体例では、最上位ビットからの上位４ビットでリフレッシュアドレスＡｄｄ（Ｃ）（ｍ）が設定されている場合を示したが、選択される上位ビット数はこれに限定されるものではない。リフレッシュ実力記憶部３０に備えるべきヒューズの配置占有面積と、間引きリフレッシュ制御が複数のワード線ごとにまとめられることによる間引きリフレッシュ機能による消費電流の低減効果とは、トレードオフの関係にある。両者の調整を図り適宜な設定とすることができる。
【０１３０】
図１８は、第３実施形態における判定部３４を構成する第２の判定部の具体例である。第１の判定部（図１６）が、データ保持特性が良好でリフレッシュ動作を間引くことができるワード線を含む場合にヒューズを切断する処理を行なうのに対して、データ保持特性が相対的に悪くリフレッシュ動作を間引くことができないワード線を含む場合にヒューズを切断する処理を行なう場合の設定である。
【０１３１】
ここで、記憶セルのデータ保持特性の実力に応じて、リフレッシュ周期ｔＲＥＦが決定される。すなわち、データ保持特性が相対的に悪い記憶セルに対しては、より短い周期でリフレッシュを行なうことが必要である。リフレッシュ周期ｔＲＥＦは、データ保持特性が悪い記憶セルに律速して設定されるため、データ保持特性が相対的に良好な記憶セルに対しては、リフレッシュ要求信号に応じてリフレッシュ動作の実行可否を判定して必要に応じてリフレッシュ動作を実行してやればよいが、データ保持特性が相対的に悪い記憶セルに対しては、リフレッシュ要求信号ごとにリフレッシュ動作を実行する必要がある。
【０１３２】
第２の判定部では、第１の判定部（図１６）における切り替え制御信号ＳＥＬＣとリフレッシュ判定信号ＲＦＪＧとが入力されるナンド論理ゲートに代えて、３入力のナンド論理ゲートを備える。３入力のナンド論理ゲートには、切り替え制御信号ＳＥＬＣ、端子ｎ１１に出力されるリフレッシュトリガ信号ＲＦＴＧを所定遅延時間τだけ遅延させた遅延信号、および端子ｎ１２に出力されるリフレッシュ判定信号ＲＦＪＧのハイ論理レベルのパルス信号を所定時間拡張したロー論理レベルのパルス信号が入力される。
【０１３３】
図１９に動作波形を示す。図１９中、（Ａ）はパルスデコード信号（Ａ０、Ｂ０）が選択された場合を、（Ｂ）はパルスデコード信号（Ａ１、Ｂ０）〜（Ａ３、Ｂ３）が選択された場合を示す。
【０１３４】
（Ａ）、（Ｂ）に共通な動作として、切り替え制御信号ＳＥＬＣがハイ論理レベルの状態で、リフレッシュトリガ信号ＲＦＴＧにハイ論理レベルのパルス信号が入力されると、所定遅延時間τの後に端子ｎ１１にハイ論理レベルの遅延したパルス信号が出力される。
【０１３５】
（Ａ）では、リフレッシュ実力記憶部３０（図１５）でヒューズ０（Ｆ０）が未切断なので、リフレッシュ判定信号ＲＦＪＧとしてハイ論理レベルのパルス信号が出力される。第２の判定部において、このパルス信号が論理反転された上でパルス幅が拡張されて、ロー論理レベルのパルス信号として端子ｎ１２に出力される。このとき、端子ｎ１１に出力されるハイ論理レベルのパルス信号が端子ｎ１２のパルス信号の期間に埋め込まれるように、所定遅延時間τが設定されている。これにより、３入力のナンド論理ゲートの何れかの入力端子は、ロー論理レベルの信号が入力されていることとなり、出力端子ｎ１３はハイ論理レベルを維持する。ここで、他方のナンド論理ゲートの出力もハイ論理レベルに維持されているので、リフレッシュ実行許可信号ＲＦＥＮはロー論理レベルに維持される。
【０１３６】
（Ｂ）では、リフレッシュ実力記憶部３０（図１５）でヒューズ（Ｆ１〜Ｆ１５）が切断されており、リフレッシュ判定信号ＲＦＪＧはロー論理レベルに維持される。従って、第２の判定部において、端子ｎ２はハイ論理レベルに維持される。これにより、端子ｎ１１のハイ論理レベルのパルス信号に基づき、３入力のナンド論理ゲートの出力端子ｎ１３にはロー論理レベルのパルス信号が出力され、ハイ論理レベルのパルス信号としてリフレッシュ実行許可信号ＲＦＥＮが出力される。
【０１３７】
以上に説明したように第３実施形態の具体例によれば、第２の判定部を有効にする場合には、第１の判定部を有効にする場合に対して、ヒューズの切断論理やリフレッシュ判定信号ＲＦＪＧの意味が逆転して設定されることとなる。従って、第１および第２の判定部を切り替えて使用する設定にすることが有効である。初期段階で第１の判定部を有効にしておき、データ保持特性が良好な記憶セルを含む場合にヒューズを切断する論理とする。製造上の要因によりデータ保持特性が良好な記憶セルが増え、リフレッシュ実力記憶部３０に備えられているヒューズ群で対応できなくなった場合に、第２の判定部に切り替える。これにより、データ保持特性が悪い記憶セルについてヒューズ切断を行なう論理に反転されるので、ヒューズ切断数を削減することができる。リフレッシュ実力記憶部３０に備えるべきヒューズ数を限定することができ、ヒューズ群の占有目積を抑制することができる。
【０１３８】
第１の判定部と第２の判定部との切り替えは、切り替え用のヒューズを１本備えることで対応することができる。例えば、各々の判定部から出力されるリフレッシュ実行許可信号ＲＦＥＮを、トランスファゲートを介して供給するように設定しておく。何れか一方のトランスファゲートのみを導通させるので、各トランスファゲートへの制御信号は相補の関係にある。切り替え用ヒューズにより論理関係を逆転させることで判定部の切り替えを行なうことができる。
【０１３９】
半導体記憶装置内の記憶セルが有するデータ保持特性の分布に応じて、リフレッシュ実力記憶部３０内の格納部３２に格納すべき所定アドレスを切り替え、リフレッシュ動作の実行可否の判定を切り替えることができるので、データ保持特性の分布に合わせて、格納部３２に格納すべき所定アドレスが少なくなるように切り替えることができる。格納部３２に備えるべきヒューズ等の配置数を圧縮して半導体記憶装置のダイサイズの増大を抑制することができる。
【０１４０】
また、格納すべき所定アドレス数が圧縮されるため、格納部３２への所定アドレスの格納処理の手続きを軽減することができる。処理時間の短縮、それに伴う処理費用の削減をすることができる。
【０１４１】
尚、第１／第２の判定部の設定について、初期段階において第１の判定部を有効にしておく場合について説明したが、第２の判定部を有効にしておくこともできる。更に、第１／第２の判定部の切り替えをヒューズにより行なうとして説明したが、ヒューズ以外にも、ＲＡＭ、ＲＯＭ，レジスタ等の状態を記憶しておく記憶手段を用いることができることは言うまでもない。
【０１４２】
また、データ保持特性の分布に応じて切り替える場合、出荷検査等の試験において測定された特性分布に応じて切り替えることのほか、使用温度や使用電源電圧等の使用環境に応じて変化する特性に合わせて、切り替えることも可能である。この場合、事情対設定の記憶手段を、ヒューズに代えて、書き換え可能なＲＡＭ等にしておけば、環境の変化に応じて切り替え設定を可変とすることもできる。
【０１４３】
図２０に、第４実施形態として、試験容易化機能を備えた間引きリフレッシュ制御回路４を示す。間引きリフレッシュ制御部１９の入力部には、プリデコード信号ＡＤ（１）あるいは専用デコード信号ＡＤ（２）、または試験アドレス入力用の外部端子４４からの試験用のアドレス信号を入力するために、試験信号ＴＥＳＴにより切り替えられるスイッチ部４１を備える。また、間引きリフレッシュ制御部１９の出力部には、試験信号ＴＥＳＴにより、リフレッシュ実行許可信号ＲＦＥＮを、試験結果出力用の外部端子４５に出力するための、アンド論理ゲート４２と、試験結果出力部４３とを備える。
【０１４４】
通常の動作状態では、例えば、試験信号ＴＥＳＴをロー論理レベルにする。スイッチ部４１は、プリデコード信号ＡＤ（１）または専用デコード信号ＡＤ（２）に接続され、リフレッシュ動作の実行可否を判定すべきアドレス信号が入力される。また、アンド論理ゲート４２の出力はロー論理レベルに固定されるため、試験結果出力部４３を非活性状態に維持することができる。従って、この場合、試験アドレス入力用の外部端子４４および試験結果出力用の外部端子４５は、試験以外の端子として使用することができる。
【０１４５】
試験状態では、例えば、試験信号ＴＥＳＴをハイ論理レベルにする。スイッチ部４１は、試験アドレス入力用の外部端子４４に接続され、外部から設定されるアドレス信号が入力される。また、アンド論理ゲート４２の出力にはリフレッシュ実行許可信号ＲＦＥＮと同相の信号が出力されるため、試験結果出力部４３を介して試験結果出力用の外部端子４５に試験結果を出力することができる。この場合、試験用のアドレスを外部端子４４から自由に入力することができ、内蔵のリフレッシュアドレスカウンタ等の制御を待つことなく、迅速、的確に必要なアドレスを供給して試験を行なうことができる。不良解析や特性解析に適用して有効な試験容易化機能を提供することができる。
【０１４６】
以上に説明したように第４実施形態によれば、必要に応じて、間引きリフレッシュ制御部１９におけるリフレッシュ動作の実行可否の判定結果を外部から観測することができるので、半導体記憶装置の不良解析や特性調査等に利用することができ、特性試験を効率的に実施することができる。
【０１４７】
図２１乃至図２３に、第５実施形態として、冗長領域における間引きリフレッシュ制御について説明する。
図２１は第１具体例である。間引きリフレッシュ制御用のアドレスを格納するヒューズ切断の際に、冗長設定のデータを利用して冗長領域を示すヒューズも切断する処理についてのフローチャートである。
【０１４８】
先ず、データ収集処理段階について説明する。ステップ（以下、Ｓと略記する）１０において、冗長データを取得する。動作特性が不良である不良記憶セルに関するアドレスデータを取得し、これらのアドレス領域の記憶セルについては、冗長領域を使用するためである。取得したデータは、冗長アドレスデータ（Ｄ１）として記憶される。更に、記憶セルにおけるデータ保持特性を取得する（Ｓ２０）。データ保持特性の良否に応じて、リフレッシュ動作における間引き制御を行なう領域を決定するためのデータの取得である。取得したデータのうちデータ保持特性が相対的に悪く間引きリフレッシュの対象とすることができないアドレスについて、非間引きアドレスデータ（Ｄ２）として記憶される。次に、データ保持特性の分布に応じて、間引きリフレッシュ用のヒューズ切断論理を確定する（Ｓ３０）。データ保持特性の良好な記憶セルが多数である場合には、ヒューズ切断をデータ保持特性の悪いアドレスに設定し、逆に、データ保持特性の良好な記憶セルが少数である場合には、ヒューズ切断をデータ保持特性の良好なアドレスに設定するための処理である。論理の確定結果は、間引きリフレッシュ用ヒューズ切断論理データ（Ｄ３）として記憶される。
【０１４９】
次に、ヒューズ切断処理段階の説明である。間引きリフレッシュ用ヒューズ切断論理データ（Ｄ３）に基づき、非間引きアドレスについてヒューズ切断を行なう場合には（Ｓ５０：ＹＥＳ）、冗長アドレスデータ（Ｄ１）と非間引きアドレスデータ（Ｄ２）とを加算したデータを切断用データとしてロードする（Ｓ６０）。非間引きアドレスについてヒューズ切断を行なわない場合には（Ｓ５０：ＮＯ）、全アドレスから、冗長アドレスデータ（Ｄ１）と非間引きアドレスデータ（Ｄ２）とを除外したアドレスを切断用データとしてロードする（Ｓ７０）。そして、ロードしたデータに基づき、間引きリフレッシュ制御用のヒューズ切断を行なう。
【０１５０】
以上に説明した、第５実施形態の第１具体例によれば、Ｓ６０では、データ保持特性が悪く間引きリフレッシュ制御を行なわない非間引きアドレスと冗長アドレスとを加算してヒューズ切断を行ない、Ｓ７０では、全アドレスから、冗長アドレスと非間引きアドレスとを除外してヒューズ切断を行なう。従って、冗長領域については、間引き制御を行なわない設定とすることができる。
【０１５１】
冗長設定されている冗長記憶セルについてはリフレッシュ動作の実行可否の判定がされないため、この冗長記憶セルについてデータ保持特性を測定し、必要に応じて、冗長アドレスのうちの間引きリフレッシュ制御を行なう所定アドレスを選別するという試験が不要となる。試験時間の増大を抑制することができる。
【０１５２】
また、冗長領域については、冗長設定を行なったデータをそのまま利用して、間引きリフレッシュ用のヒューズを切断することができるので、冗長領域に対して間引きリフレッシュ制御を実施しないための制御回路等が不要である。
【０１５３】
図２２は、第２具体例である。リフレッシュアドレスＡｄｄ（Ｃ）に対して、冗長設定がされているか否かを判断した上で、間引きリフレッシュ制御回路を制御する構成を示した回路ブロック図である。
【０１５４】
リフレッシュアドレスＡｄｄ（Ｃ）が生成されると、冗長判定部５１において冗長領域１４０ｉに冗長設定されているか否かが判定される。冗長設定されていると判定されれば、冗長信号ＲＥＤｉが出力され、該当する冗長領域１４０ｉに対してアクセスが行なわれる。冗長領域１４０ｉは、半導体記憶装置の構成に応じて複数のブロックに分割されていることが一般的であるので、冗長信号ＲＥＤｉも、分割された冗長領域１４０ｉごとに生成される。
【０１５５】
これらの冗長信号ＲＥＤｉは、オア論理ゲート５２により論理和された上で、冗長設定信号ＲＥＤとして、間引きリフレッシュ制御回路５の非活性化端子ＩＮＨに入力される。間引きリフレッシュ制御回路５では、冗長設定信号ＲＥＤが入力されると非活性化状態となり、間引き制御を禁止することができる。これにより、冗長領域においては間引き制御を行なわない設定とすることができる。
【０１５６】
以上に説明した、第５実施形態の第２具体例によれば、冗長領域における間引き制御の禁止を、冗長判定部５１から出力され、冗長領域１４０ｉをアクセスする冗長信号ＲＥＤiにより行なうことができる。従って、特性試験において、冗長設定のデータを利用して間引きリフレッシュ制御回路に対して特別の処理を行なう必要がなく、試験時間を短縮することができる。
【０１５７】
図２３は、コラム冗長を示すレイアウト概念図である。コラム冗長の構成を、ロウアドレス方向にブロック分割した単位で行なう。このような設定とすれば、コラム冗長された所定ブロック単位ごとに間引きリフレッシュ制御を禁止することができる。コラム冗長領域におけるデータ保持特性の測定等の煩雑な処理を回避してコラム冗長領域については間引きリフレッシュ制御を行なわない設定としながら、その領域をブロック分割された領域に限定することができるので、コラム冗長設定されていない領域については間引きリフレッシュ制御による消費電流の低減を図ることができ、コラム冗長において、冗長設定における煩雑な処理の回避と間引きリフレッシュによる消費電流の低減とを両立させることができる。
【０１５８】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、第１乃至第５実施形態について、個別に説明したが、これらの構成または方法は、適宜に組み合わせることができることは言うまでもない。
【０１５９】
（付記１）  リフレッシュ要求信号に応じて、対象となるワード線を順次選択してリフレッシュ動作を行なう半導体記憶装置において、
複数の前記リフレッシュ要求信号において前記リフレッシュ動作の対象とされるワード線群についての対応アドレス群を指定する指定部と、
所定のデータ保持特性を有する記憶セルが接続されているワード線を含む所定ワード線群についての所定アドレス群を予め格納する格納部と、
前記指定部により指定される前記対応アドレス群と、前記格納部に格納されている前記所定アドレス群とを比較する比較部と、
前記比較部による比較結果に応じて、前記リフレッシュ動作の実行可否が判定される判定部とを備えることを特徴とする半導体記憶装置。
（付記２）  前記指定部は、前記リフレッシュ動作の対象とされる前記ワード線についての対応アドレスをデコードするロウアドレスデコーダとは別の専用デコーダを備えることを特徴とする付記１に記載の半導体記憶装置。
（付記３）  前記指定部は、前記リフレッシュ動作の対象とされる前記ワード線についての対応アドレスをデコードするロウアドレスデコーダを含むことを特徴とする付記１に記載の半導体記憶装置。
（付記４）  リフレッシュ要求信号に応じて、対象となるワード線を順次選択してリフレッシュ動作を行なう半導体記憶装置において、
前記リフレッシュ要求信号に応じて前記リフレッシュ動作の対象となるワード線についての対応アドレスを指定する指定部、および、前記対応アドレスと、所定のデータ保持特性を有する記憶セルが接続されている所定ワード線についての所定アドレスとを比較し、比較結果に応じて前記リフレッシュ動作の実行可否が判定される判定部を備える間引きリフレッシュ制御部と、
前記間引きリフレッシュ制御部の活性状態を所定条件において切り替える切り替え部とを備え、
前記間引きリフレッシュ制御部を機能させない場合には、前記切り替え部により前記指定部または前記判定部の少なくとも一方を非活性化することを特徴とする半導体記憶装置。
（付記５）  前記切り替え部は、所定時間を計時する計時部を備え、
前記所定時間ごとに前記間引きリフレッシュ制御部の活性状態を切り替えることを特徴とする付記４に記載の半導体記憶装置。
（付記６）  前記計時部は、前記リフレッシュ要求信号の発生回数を計数する計数部を備えることを特徴とする付記５に記載の半導体記憶装置。
（付記７）  リフレッシュ要求信号に応じて、対象となるワード線を順次選択してリフレッシュ動作を行なう半導体記憶装置において、
前記リフレッシュ動作の対象となるワード線についての対応アドレスと比較される所定アドレスを格納する格納部と、
記憶セルが有するデータ保持特性の分布に応じて、前記格納部に格納すべき前記所定アドレスを、第１のデータ保持特性を有する記憶セルを含むアドレスと、第２のデータ保持特性を有する記憶セルを含むアドレスとの間で切り替える格納切り替え部と、
前記格納切り替え部による切り替えに応じて、比較による前記リフレッシュ動作の実行可否の判定結果を切り替える判定部とを備えることを特徴とする半導体記憶装置。
（付記８）  前記第１のデータ保持特性とは、所定のデータ保持特性以上または所定のデータ保持特性より良好なデータ保持特性であり、前記第２のデータ保持特性とは、所定のデータ保持特性より劣悪または所定のデータ保持特性以下のデータ保持特性であり、
前記判定部は、前記第１または第２のデータ保持特性を有する記憶セルを含む前記所定アドレス間で、前記リフレッシュ動作の実行可否の判定結果を反転することを特徴とする付記７に記載の半導体記憶装置。
（付記９）  リフレッシュ要求信号に応じて、対象となるワード線を順次選択してリフレッシュ動作を行なう半導体記憶装置において、
前記対象となるワード線についての対応アドレスと、所定のデータ保持特性を有する記憶セルが接続されている所定ワード線についての所定アドレスとを比較し、比較結果に応じて前記リフレッシュ動作の実行可否が判定される間引きリフレッシュ制御部と、
試験時に活性化され、前記間引きリフレッシュ制御部からの判定結果を外部に出力する出力部とを備えることを特徴とする半導体記憶装置。
（付記１０）  前記試験時に、前記判定結果を前記出力部に伝播するバッファ部を備えることを特徴とする付記９に記載の半導体記憶装置。
（付記１１）  前記試験時に、前記間引きリフレッシュ制御部に入力されるアドレスを、前記対応アドレスに代えて外部から入力される試験アドレスに切り替えるアドレス切り替え部を備えることを特徴とする付記９に記載の半導体記憶装置。
（付記１２）  リフレッシュ要求信号に応じて、対象となるワード線を順次選択してリフレッシュ動作を行なう半導体記憶装置において、
前記対象となるワード線についての対応アドレスと、所定のデータ保持特性を有する記憶セルが接続されている所定ワード線についての所定アドレスとを比較し、比較結果に応じて前記リフレッシュ動作の実行可否が判定される間引きリフレッシュ制御部と、
不良記憶セルを救済するための冗長記憶セルとを備え、
前記対応アドレスのうち前記冗長記憶セルへの冗長設定が行なわれている冗長アドレスについては、前記間引きリフレッシュ制御部による判定は行なわれないことを特徴とする半導体記憶装置。
（付記１３）  前記冗長設定は、前記冗長記憶セルを含む所定数のワード線を冗長領域の基本単位として行なわれ、該冗長領域の基本単位については、前記間引きリフレッシュ制御部による判定は行なわれないことを特徴とする付記１２に記載の半導体記憶装置。
（付記１４）  前記冗長領域は、コラム冗長であることを特徴とする付記１３に記載の半導体記憶装置。
（付記１５）  前記間引きリフレッシュ制御部は、所定のデータ保持特性を有する記憶セルが接続されている所定ワード線についての所定アドレスを予め格納する格納部を備え、
前記格納部は、更に、前記冗長アドレスが格納されることを特徴とする付記１２に記載の半導体記憶装置。
（付記１６）    前記対応アドレスが前記冗長アドレスであるか否かの判定を行なう冗長判定部を備え、また、
前記間引きリフレッシュ制御部は、前記対応アドレスに対して前記リフレッシュ動作の実行可否が判定される判定部を備え、
前記冗長判定部による冗長判定に基づき、前記判定部が制御されることを特徴とする付記１２に記載の半導体記憶装置。
（付記１７）  外部アクセス要求信号に基づき行なわれる外部アクセス動作と、内部で自動的に生成されるリフレッシュ要求信号に基づき行なわれるリフレッシュ動作とが互いに独立して実行される半導体記憶装置において、
前記外部アクセス要求信号と前記リフレッシュ要求信号との調整を図る調整部と、
前記調整部により決定される前記外部アクセス動作または前記リフレッシュ動作の何れかの動作に対して、対応アドレスのデコード処理を制御する制御部と、
前記制御部により起動される、前記対応アドレスのロウアドレスデコーダ、および前記ロウアドレスデコーダにより選択されるワード線を駆動するワード線駆動部と、
前記リフレッシュ要求信号に応じて出力される前記対応アドレスに対して前記リフレッシュ動作の実行可否が判定される間引きリフレッシュ制御部とを備え、
前記ロウアドレスデコーダまたは前記ワード線駆動部は、前記間引きリフレッシュ制御部による判定結果に基づき活性化制御されることを特徴とする半導体記憶装置。
（付記１８）  外部アクセス要求信号に基づき行なわれる外部アクセス動作と、内部で自動的に生成されるリフレッシュ要求信号に基づき行なわれるリフレッシュ動作とが互いに独立して実行される半導体記憶装置において、
前記外部アクセス要求信号と前記リフレッシュ要求信号との調整を図る調整部と、
前記リフレッシュ要求信号を前記調整部に出力するリフレッシュ要求部と、
前記リフレッシュ要求信号に応じて出力される対応アドレスに対して前記リフレッシュ動作の実行可否が判定される間引きリフレッシュ制御部とを備え、
前記間引きリフレッシュ制御部による判定結果に基づき、前記リフレッシュ要求部が制御されることを特徴とする半導体記憶装置。
（付記１９）  リフレッシュ要求信号に応じて、対象となるワード線を順次選択してリフレッシュ動作を行なう半導体記憶装置のリフレッシュ制御方法において、
複数の前記リフレッシュ要求信号において前記リフレッシュ動作の対象とされるワード線群についての対応アドレス群ごとに、該ワード線群に接続されている記憶セルにおけるデータ保持特性に応じて、前記リフレッシュ動作の実行可否が判定されることを特徴とする半導体記憶装置のリフレッシュ制御方法。
（付記２０）  前記対応アドレス群は、前記リフレッシュ動作に応じて対象とされる前記ワード線についての対応アドレスをデコードして得られる対応デコードアドレスにより指定され、
前記対応デコードアドレスと、所定のデータ保持特性を有する記憶セルが接続されているワード線を含んで予め格納されている所定デコードアドレスとが比較されることにより、前記リフレッシュ動作の実行可否が判定されることを特徴とする付記１９に記載の半導体記憶装置のリフレッシュ制御方法。
（付記２１）  リフレッシュ要求信号に応じて、対象となるワード線を順次選択してリフレッシュ動作を行なう半導体記憶装置のリフレッシュ制御方法において、
前記対象となるワード線についての対応アドレスのうち冗長設定が行なわれている冗長アドレスについては、前記リフレッシュ動作の実行可否の判定は行なわれないことを特徴とする半導体記憶装置のリフレッシュ制御方法。
（付記２２）  前記冗長設定は、前記冗長記憶セルが記憶されている所定数のワード線を冗長領域の基本単位として行なわれ、該冗長領域の基本単位については、前記間引きリフレッシュ制御部による判定は行なわれないことを特徴とする付記２１に記載の半導体記憶装置のリフレッシュ制御方法。
（付記２３）  前記冗長設定は、コラム冗長であることを特徴とする付記２２に記載の半導体記憶装置のリフレッシュ制御方法。
（付記２４）  前記冗長アドレスは、所定のデータ保持特性を有する記憶セルが接続されている所定ワード線についての所定アドレスと共に、予め格納されていることを特徴とする付記２１に記載の半導体記憶装置のリフレッシュ制御方法。
（付記２５）  外部アクセス要求信号に基づき行なわれる外部アクセス動作と、内部で自動的に生成されるリフレッシュ要求信号に基づき行なわれるリフレッシュ動作とが互いに独立して実行される半導体記憶装置のリフレッシュ制御方法において、
前記外部アクセス要求信号と前記リフレッシュ要求信号との調整により前記リフレッシュ動作が選択され、前記リフレッシュ動作の対象である対応アドレスのデコード処理と引き続き行なわれるワード線の駆動処理とに並行して、前記対応アドレスに対する前記リフレッシュ動作の実行可否の判定処理が行われ、
前記実行可否の判定結果に基づき、前記デコード処理または前記ワード線の駆動処理の活性化制御が行なわれることを特徴とする半導体記憶装置のリフレッシュ制御方法。
（付記２６）  外部アクセス要求信号に基づき行なわれる外部アクセス動作と、内部で自動的に生成されるリフレッシュ要求信号に基づき行なわれるリフレッシュ動作とが互いに独立して実行される半導体記憶装置のリフレッシュ制御方法において、
前記外部アクセス要求信号と前記リフレッシュ要求信号との調整を図るアクセス動作調整工程と、
前記アクセス動作調整工程により決定される前記外部アクセス動作または前記リフレッシュ動作の何れかの動作に対して、対応アドレスのデコード処理を制御する制御工程と、
前記制御工程により起動される、前記対応アドレスのデコードを行なうロウアドレスデコード工程、および引き続き行なわれるワード線駆駆動工程とを有し、
前記アクセス動作調整工程から前記ワード線駆動工程に至る処理と並行して、前記対応アドレスに対する前記リフレッシュ動作の実行可否が判定される間引きリフレッシュ制御工程を有し、
前記間引きリフレッシュ制御工程による判定結果に基づき、前記ロウアドレスデコード工程または前記ワード線駆動工程の活性化制御が行なわれることを特徴とする半導体記憶装置のリフレッシュ制御方法。
（付記２７）  外部アクセス要求信号に基づき行なわれる外部アクセス動作と、内部で自動的に生成されるリフレッシュ要求信号に基づき行なわれるリフレッシュ動作とが互いに独立して実行される半導体記憶装置のリフレッシュ制御方法において、
前記リフレッシュ要求信号に応じて出力される対応アドレスに対して前記リフレッシュ動作の実行可否が判定され、
該判定結果に基づき、前記リフレッシュ要求信号が、前記外部アクセス要求信号との間で調整されることを特徴とする半導体記憶装置のリフレッシュ制御方法。
（付記２８）  外部アクセス要求信号に基づき行なわれる外部アクセス動作と、内部で自動的に生成されるリフレッシュ要求信号に基づき行なわれるリフレッシュ動作とが互いに独立して実行される半導体記憶装置のリフレッシュ制御方法において、
前記リフレッシュ要求信号に応じて出力される対応アドレスに対して、前記リフレッシュ動作の実行可否が判定される間引きリフレッシュ制御工程と、
前記間引きリフレッシュ制御工程による判定結果に基づき、前記リフレッシュ要求信号が有効とされるリフレッシュ要求工程と、
有効とされた前記外部アクセス要求信号と前記リフレッシュ要求信号との調整を図るアクセス動作調整工程とを有することを特徴とする半導体記憶装置のリフレッシュ制御方法。
（付記２９）  冗長設定を行ないながら、リフレッシュ要求信号ごとにリフレッシュ動作の実行可否判定に応じてリフレッシュ動作を行なう半導体記憶装置についての試験方法であって、
前記冗長設定を行なうべき冗長アドレスを取得する冗長アドレス取得工程と、
所定のデータ保持特性を有する記憶セルについての所定アドレスを取得する所定アドレス取得工程と、
前記冗長アドレスと前記所定アドレスとを、前記実行可否判定の対象から除外するために、前記半導体記憶装置内に予め格納しておく格納工程とを有することを特徴とする半導体記憶装置についての試験方法。
【０１６０】
【発明の効果】
本発明によれば、従来の半導体記憶装置では不十分であった消費電流の更なる低減を図ることが可能となり、更に、互換性を高めた擬似ＳＲＡＭ等に適用しても動作上の遅延増大を招くことのない、好適な間引きリフレッシュ機能を実現することにより、スタンバイ状態での消費電流の低減を図ることが可能な半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】  第１実施形態の半導体記憶装置の回路ブロック図である。
【図２】  第１実施形態の間引きリフレッシュ制御回路へのアドレス入力例を示す回路ブロック図である。
【図３】  専用アドレスデコーダを備えて好適なレイアウト配置例を示すレイアウト図である。
【図４】  第２実施形態の半導体記憶装置の回路ブロック図である。
【図５】  第２実施形態の間引きリフレッシュ制御回路へのアドレス入力例を示す回路ブロック図である。
【図６】  ロウプリデコーダからのプリデコード信号を受けるバッファ部を備えて好適なレイアウト配置例を示すレイアウト図である。
【図７】  擬似ＳＲＡＭにおけるアクセス競合を示す動作波形図である。
【図８】  擬似ＳＳＲＡＭにおけるバースト長１の動作波形図である（通常動作）。
【図９】  擬似ＳＳＲＡＭにおけるバースト長１の動作波形図である（第１および第２実施形態の場合）。
【図１０】  擬似ＳＳＲＡＭにおける多バースト長の動作波形図である（通常動作）。
【図１１】  擬似ＳＳＲＡＭにおける多バースト長の動作波形図である（第１および第２実施形態の場合）。
【図１２】  間引きリフレッシュ制御回路を示す回路ブロック図である（第３実施形態）。
【図１３】  第３実施形態における切り替え部を示す回路ブロック図である。
【図１４】  第３実施形態における専用アドレスデコーダを示す回路ブロック図である。
【図１５】  第３実施形態におけるリフレッシュ実力記憶部を示す回路ブロック図である。
【図１６】  第３実施形態における第１の判定部を示す回路ブロック図である。
【図１７】  リフレッシュ実力記憶部および第１の判定部の動作を示す動作波形図である。
【図１８】  第３実施形態における第２の判定部を示す回路ブロック図である。
【図１９】  第２の判定部の動作を示す動作波形図である。
【図２０】  試験容易化機能を備えた間引きリフレッシュ制御回路を示す回路ブロック図である（第４実施形態）。
【図２１】  冗長領域における間引きリフレッシュ制御（第５実施形態）の第１具体例を示すフロー図である。
【図２２】  冗長領域における間引きリフレッシュ制御（第５実施形態）の第２具体例を示す回路ブロック図である。
【図２３】  ロウアドレス方向にブロック分割されたコラム冗長構成を示すレイアウト概念図である。
【図２４】  従来技術の半導体記憶装置の回路ブロック図である。
【図２５】  従来技術の間引きリフレッシュ制御回路を中心に示す回路ブロック図である。
【符号の説明】
１                  間引きリフレッシュ制御回路
１Ａ                専用アドレスデコーダ
２                  間引きリフレッシュ制御回路
２Ａ                バッファ部
１１                ロウアドレスバッファ
１２                リフレッシュアドレスカウンタ
１３                Ｉ／Ｏ制御部
１４                リフレッシュタイミング計時部
１５                リフレッシュ制御部
１６                アクセスアービタ
１７                ロウ系制御部
１８                ワードドライバ
１９                間引きリフレッシュ制御部
３０                リフレッシュ実力記憶部
３１                切り替え部
３２                格納部
３３                比較部
３４                判定部
４１                スイッチ部
４３                試験結果出力部
４４                試験アドレス入力用の外部端子
４５                試験結果出力用の外部端子
１０１              制御端子、アドレス端子
１０２              ロウプリデコーダ
１０３              メインロウデコーダ
１４０              メモリセルアレイ
Ａｄｄ（Ｃ）        リフレッシュアドレス
Ａｄｄ（Ｃ）（ｍ）  上位リフレッシュアドレス
ＡＤ（１）          プリデコード信号
ＡＤ（２）          専用デコード信号
ＣＴＬ１、ＣＴＬ２  制御信号
ＲＥＱ（Ｏ）        外部アクセス要求信号
ＲＥＱ（Ｉ）        リフレッシュ要求信号
ＲＦＥＮ            リフレッシュ実行許可信号
ＲＦＴＧ            リフレッシュトリガ信号
ＳＥＬＣ            切り替え制御信号
ＴＥＳＴ            試験信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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