(57)【特許請求の範囲】
【請求項１】
入力端子と、
該入力端子に接続され、増幅器と帰還抵抗とを含み構成されたトランスインピーダンスアンプと、
前記トラインスインピーダンスアンプの出力を平滑化する時定数回路と、
前記入力端子と接地電位との間に設けられ、前記時定数回路の出力に基づき前記入力端子と接地電位との間を流れる電流を制御するゲイン制御回路と、
前記入力端子に入力される信号が停止される場合に前記ゲイン制御回路を制御して前記入力端子と前記接地電位との間を流れる電流を遮断させる保安回路と、
を有し、
前記保安回路は、前記時定数回路の出力が所定の基準電圧より高くなった場合、前記ゲイン制御回路に前記入力端子と前記接地電位との間の電流を遮断させることを特徴とする電子回路。
【請求項２】
前記所定の基準電圧は、他のトランスインピーダンスアンプの出力振幅に従った値であることを特徴とする請求項１記載の電子回路。
【請求項３】
前記保安回路は、前記所定の基準電圧と前記時定数回路の出力とを比較する比較回路を有し、前記比較回路の出力に基づき前記ゲイン制御回路に前記入力端子と接地電位との間を流れる電流を制御させることを特徴とする請求項１記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関し、特に、アンプの出力によりアンプの利得を制御する制御回路を有する電子回路に関する。
【背景技術】
【０００２】
例えば、光通信用増幅器として用いるアンプの出力によりアンプの利得を制御する自動利得制御（ＡＧＣ）回路（ゲイン制御回路）を有する電子回路としてトランスインピーダンスアンプ（ＴＩＡ）を例に説明する。ＴＩＡは、電流を電圧に変換し増幅する増幅回路であり、例えば、光通信用に用いられる。光通信の受光側においては、光ファイバにより伝送された光をフォトダイオード等の受光素子が電流に変換する。ＴＩＡはこの受光素子の出力電流を増幅し電圧信号として出力する。ＴＩＡへの入力はＤＣ成分である入力電流と高周波成分である入力信号とからなる。ＴＩＡが高感度に増幅できる入力電流の範囲がある。このため、入力電流の大きさが大きく変わると、ＴＩＡは入力信号を高感度で増幅することができない。そこで、ＴＩＡには自動利得制御（ＡＧＣ）回路を設ける場合がある。ＡＧＣ回路は、ＴＩＡの出力電圧に基づき、ＴＩＡの利得を制御する。ＴＩＡの出力電圧が小さな場合、ＡＧＣ回路は利得を制御しないが、出力電圧が増加するに従い、ＴＩＡの利得を減少させる。よって、小さい入力電流から大きな入力電流まで高感度な増幅器を実現することができる。ＡＧＣ回路を付加したＴＩＡ回路を用い受光素子の出力電流を増幅させることにより、微弱な電力の光信号から大きな電力の光信号まで高感度に増幅することが可能となる。特許文献１にはＡＧＣ回路を付加したＴＩＡ回路が開示されている。
【０００３】
【特許文献１】特開２００３−２５８５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＡＧＣ回路を付加したアンプにおいて、アンプの出力をアンプの利得の制御に不適切に反映することがある。例えば、ＡＧＣ回路を付加したＴＩＡにおいては、ＴＩＡへの入力信号が遮断された場合、ＴＩＡの出力電圧が異常に高くなり、ＴＩＡから出力される後段の回路が誤動作してしまうことがある。
【０００５】
本発明は、上記課題に鑑みなされたものであり、ＴＩＡ等のアンプの出力をアンプの利得の制御に不適切に反映することを防止することが可能な電子回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、入力端子と、該入力端子に接続され、増幅器と帰還抵抗とを含み構成されたトランスインピーダンスアンプと、前記トラインスインピーダンスアンプの出力を平滑化する時定数回路と、前記入力端子と接地電位との間に設けられ、前記時定数回路の出力に基づき前記入力端子と接地電位との間を流れる電流を制御するゲイン制御回路と、前記入力端子に入力される信号が停止される場合に前記ゲイン制御回路を制御して前記入力端子と前記接地電位との間の電流を遮断させる保安回路と、を有し、前記保安回路は、前記時定数回路の出力が所定の基準電圧より高くなった場合、前記ゲイン制御回路に前記入力端子と前記接地電位との間の電流を遮断させることを特徴とする電子回路である。本発明によれば、ゲイン制御回路がトランスインピーダンスアンプの出力電圧をトランスインピーダンスアンプの利得の制御に不適切に反映することを防止することができる。
【０００９】
上記構成において、前記所定の基準電圧は、他のトランスインピーダンスアンプの出力振幅に従った値である構成とすることができる。この構成によれば、トランスインピーダンスアンプの出力電圧が温度や電源電圧に起因し変動した場合も、基準電圧をこの出力電圧の変動と同様に変動させることができる。
【００１０】
上記構成において、前記保安回路は、前記所定の基準電圧と前記時定数回路の出力とを比較する比較回路を有し、前記比較回路の出力に基づき前記ゲイン制御回路に前記入力端子と接地電位との間を流れる電流を制御させる構成とすることができる。この構成によれば、簡単に保安回路を構成することができる。
【発明の効果】
【００１３】
本発明によれば、トランスインピーダンスアンプ等のアンプの出力をアンプの利得の制御に不適切に反映することを防止することすることができる。
【発明を実施するための最良の形態】
【００１４】
以下に、ＴＩＡの出力電圧を適切にＴＩＡの利得の制御に反映できない場合の例を説明する。図１は比較例に係るＴＩＡを有する電子回路の回路図である。例えば受光素子の出力は端子ＴｉｎよりＴＩＡ１０に入力する。入力信号および入力電流ＩｔｉａがＴＩＡ１０に入力する。ＴＩＡ１０には増幅器１１と帰還抵抗Ｒ３が並列に設けられている。ＴＩＡ１０の出力はノードＮｔｉａにＴＩＡ１０の出力電圧Ｖｔｉａが出力される。抵抗Ｒ１と容量Ｃ１とは時定数回路３２（ローパスフィルタ）を構成している。電圧Ｖｔｉａは時定数回路３２により平滑化されノードＮｒｅｆの電圧Ｖｒｅｆとなる。差動増幅回路２０はＴＩＡ１０の出力電圧Ｖｔｉａと平滑化された電圧Ｖｒｅｆを差動増幅し、出力端子ＴｏｕｔとＴｏｕｔ２とに出力電圧Ｖｏｕｔ１およびＶｏｕｔ２として出力する。出力電圧Ｖｏｕｔ１とＶｏｕｔ２とは差動信号となる。このように、平滑化された電圧ＶｒｅｆとＴＩＡ１０の出力電圧Ｖｔｉａとを差動増幅することにより、ＴＩＡ１０に入力された電流のうち入力信号を電圧に変換することができる。
【００１５】
ノードＮｒｅｆの電圧Ｖｒｅｆは増幅器３０で増幅され、抵抗Ｒ２と容量Ｃ２からなる時定数回路３４（ローパスフィルタ）でさらに平滑化されノードＮａｇｃに電圧Ｖａｇｃとして出力される。電圧Ｖａｇｃは、ＡＧＣ回路である制御回路４０（ゲイン制御回路）のＮ型ＦＥＴ４２のゲートに入力する。ＦＥＴ４２のソースおよびドレインはそれぞれグランド（接地電位）およびＴＩＡ１０の入力端子Ｔｉｎに接続される。
【００１６】
比較例によれば、端子Ｔｉｎへの入力電流Ｉｉｎが小さい場合、電圧Ｖｒｅｆは低く、電圧Ｖａｇｃも低い。よって、ＦＥＴ４２はオフし、端子Ｔｉｎからグランドへは電流は流れず、端子Ｔｉｎに入力した電流は全てＴＩＡ１０に入力する。端子Ｔｉｎへの入力電流Ｉｉｎが大きくなると、電圧Ｖａｇｃは高くなる。よって、ＦＥＴ４２がオンし、端子Ｔｉｎに入力した電流のうち一部が分流電流Ｉｄとして端子Ｔｉｎからグランドに流れる。これにより、ＴＩＡ１０に入力する電流が減少する。このように、制御回路４０はＴＩＡ１０の出力電圧Ｖｔｉａ（すなわち時定数回路３２の出力）に基づき入力端子Ｔｉｎと接地電位との間を流れる電流Ｉｄを制御する。これによりＴＩＡ１０の入力電流Ｉｔｉａが制御され、ＴＩＡ１０の利得が制御される。よって、端子Ｔｉｎへの入力電流Ｉｉｎが小さい場合から大きい場合まで感度の高い増幅が可能となる。
【００１７】
次に、比較例に係る電子回路において、制御回路４０がＴＩＡ１０の出力電圧Ｖｔｉａを適切にＴＩＡ１０の入力電流Ｉｔｉａの制御に反映できない例を説明する。図２はＡＧＣ回路が機能する大きさの入力電流Ｉｉｎが端子Ｔｉｎに入力されている場合に入力信号が遮断された場合のＴＩＡ１０の出力電圧Ｖｔｉａ、平滑化された電圧Ｖｒｅｆとを時間に対し示した図である。１００μｓの時間までは、端子Ｔｉｎには入力のＤＣ成分である入力電流Ｉｉｎと入力信号が入力される。入力信号が入力している間は、ＴＩＡ１０の出力電圧Ｖｔｉａは約１．３５Ｖを中心とした高周波の信号となる。一方、平滑化された電圧Ｖｒｅｆは出力電圧Ｖｔｉａの平滑化された電圧Ｖｒｅｆ０として約１．３５Ｖとなる。電圧Ｖｒｅｆ０はＴＩＡ１０の入力電流Ｉｔｉａに対するＴＩＡ１０の出力電圧に相当する。
【００１８】
入力信号が遮断されたとき、出力電圧Ｖｔｉａがピークの電圧であった場合について考える。出力電圧ＶｔｉａはＴＩＡ１０の入力電流Ｉｔｉａが無入力に相当する電圧である１．３５Ｖに戻ることが理想である。しかし、ＦＥＴ４２に印加される電圧Ｖａｇｃは、抵抗Ｒ１及び容量Ｃ１から定まる時定数と抵抗Ｒ２及び容量Ｃ２から定まる時定数との２つの時定数を持っているため、すぐに低くなることはできない。そうすると、ＦＥＴ４２はオンのままであり、電流Ｉｄが流れる。よって、帰還抵抗Ｒ３に電流が流れ、ＴＩＡ１０の出力電圧Ｖｔｉａが高くなる。ここで、図２の電圧Ｖｒｅｆが徐々に高くなっている。これは、電圧Ｖｔｉａが高くなると電圧Ｖｒｅｆは電圧Ｖｔｉａにつられて高くなるためである。電圧Ｖｔｉａが電圧Ｖｒｅｆよりも高い期間は、抵抗Ｒ１と容量Ｃ１とからなる時定数回路に電荷が蓄えられる。その後、ＴＩＡ１０の出力電圧Ｖｔｉａは徐々に低下する。しかし、電圧Ｖｒｅｆには時定数回路３２が接続されている。このため、時定数回路３２に蓄えられた電荷に起因し電圧Ｖｒｅｆの電圧降下は電圧Ｖｔｉａよりも遅れる。その結果、図２のＢにおいて、電圧Ｖｒｅｆが電圧Ｖｔｉａより大きくなってしまう。
【００１９】
図３は、図２と同じ動作時の差動増幅回路２０の出力電圧Ｖｏｕｔを時間に対し示した図である。出力電圧Ｖｏｕｔは電圧Ｖｔｉａと電圧Ｖｒｅｆとの差に対応した電圧となる。図２のように、電圧Ｖｔｉａがピークの電圧で入力信号が遮断された場合、電圧Ｖｏｕｔは図３の破線のように徐々に０Ｖとなるのが理想である。しかし、図２を用い説明したように、電圧Ｖｒｅｆが電圧Ｖｔｉａより大きくなってしまうため、図３のＣにおいて、電圧Ｖｏｕｔは一旦０Ｖより大きくなってしまう。つまり電圧Ｖｏｕｔがオーバーシュートしてしまう。そうすると、差動増幅回路２０の後段の回路において、ＴＩＡ１０に入力信号が入力したものとして動作してしまう場合がある。このように、比較例においては、ＴＩＡ１０の出力電圧Ｖｔｉａが異常となった場合、制御回路４０がＴＩＡ１０の入力電流Ｉｔｉａを異常に制御してしまう。つまりＴＩＡ１０の利得を異常に制御してしまう。以下に、このように、課題を抑制するための実施例について説明する。
【実施例１】
【００２０】
図４は実施例１に係る電子回路の回路図である。比較例の図１に対し、比較回路５２と抑制回路５４を有する保安回路５０が設けられている。比較回路５２には平滑化された電圧Ｖｒｅｆ（実施例１においては判定電圧という）と基準電圧Ｖ０とが入力する。基準電圧Ｖ０は例えば図２の電圧Ｖｒｅｆ０から一定の電圧をシフトさせた電圧ＶＬとすることができる。比較回路５２の出力電圧ＶｃｏｍとノードＮａｇｃの電圧Ｖａｇｃが抑制回路５４に入力する。抑制回路５４の出力電圧Ｖａｊが制御回路４０（ゲイン制御回路）のＦＥＴ４２のゲートに入力する。その他の構成は図１と同じであり、同じ部材は同じ符号を付し説明を省略する。
【００２１】
図５は抑制回路５４の回路図である。抑制回路５４はＦＥＴ７０から７９および抵抗８１から８４を有している。ノードＮａｇｃの電圧Ｖａｇｃおよびその差動電圧ＶａｇｃｂがそれぞれＦＥＴ７１および７２のゲートに入力する。比較回路５２の出力電圧ＶｃｏｍはＦＥＴのゲートに入力する。電圧Ｖｃｏｍがローレベルの場合、ＦＥＴ７６はオフする。よって、電圧ＶａｇｃおよびＶａｇｃｂが反転増幅された電圧が抑制回路５４の出力電圧Ｖａｊｂおよびその差動信号Ｖａｊとして出力する。一方、電圧Ｖｃｏｍがハイレベルのとき、ＦＥＴ７３および７４が動作する。ＦＥＴ７３のゲートには電源ＶＤＤとグランドＶｓｓとの電位差をＦＥＴ７０および抵抗Ｒ８３と８４とで抵抗分割した電圧としてローレベルが入力する。よって、ＦＥＴ７３はオフし、Ｖａｊｂはハイレベルとなる。ＦＥＴ７４のゲートには電源ＶＤＤとグランドＶｓｓとの電位差をＦＥＴ７０と抵抗Ｒ８３および８４とで抵抗分割した電圧としてハイレベルが入力する。よって、ＦＥＴ７４はオンし、Ｖａｊはローレベルとなる。抑制回路５４は制御回路４０のＦＥＴ４２にＶａｊを出力する。
【００２２】
表１は、判定電圧Ｖｒｅｆ＞基準電圧Ｖ０の場合と判定電圧Ｖｒｅｆ≦基準電圧Ｖ０の場合の各電圧およびＦＥＴ４２の動作を示す図である。判定電圧Ｖｒｅｆ＞基準電圧Ｖ０の場合、比較回路５２は電圧Ｖｃｏｍとしてハイレベルを出力する。抑制回路５４はローレベルを出力する。よって、制御回路４０のＦＥＴ４２はオフし、電流Ｉｄは流れない。一方、判定電圧Ｖｒｅｆ≦基準電圧Ｖ０の場合、比較回路５２は電圧Ｖｃｏｍとしてローレベルを出力する。抑制回路５４はＶａｇｃを出力する。よって、ＦＥＴ４２は電圧Ｖａｇｃに関連した電圧で電流Ｉｄを制御する。
【表１】
0004503624.tif 000002
【００２３】
図６は、表１で判定電圧Ｖｒｅｆ＞基準電圧Ｖ０（Ｖｒｅｆ０＋ＶＬ）となり、ＦＥＴ４２がオフされる場合のＴＩＡ１０の出力電圧Ｖｔｉａ及び判定電圧Ｖｒｅｆを時間に対し示した模式図である。図６を参照に、図２と同様に、入力信号が遮断されると、電圧Ｖｔｉａは若干高くなり、判定電圧Ｖｒｅｆは徐々に増加する。Ｄにおいて判定電圧Ｖｒｅｆが基準電圧Ｖ０より大きくなると、表１のようにＦＥＴ４２がオフになる。これにより、ＴＩＡ１０の帰還抵抗Ｒ３にノードＮｔｉａ側から電流が流れなくなる。そうすると、電圧Ｖｔｉａが小さくなるため電圧Ｖｔｉａを平滑化している判定電圧Ｖｒｅｆも小さくなる。このように、判定電圧Ｖｒｅｆが電圧Ｖｔｉａより高くなることを抑制する。基準電圧Ｖ０を電圧Ｖｒｅｆ０に近づけることで判定電圧Ｖｒｅｆが電圧Ｖｔｉａより大きくなることをより抑制することができる。しかし、基準電圧Ｖ０を電圧Ｖｒｅｆ０に近づけすぎると誤動作の原因となる。基準電圧Ｖ０はこれらを考慮し適宜設定することができる。
【００２４】
図６のように、保安回路５０は、入力端子Ｔｉｎに入力される信号が停止される場合（例えば、図６では判定電圧Ｖｒｅｆが基準電圧Ｖ０を越えた場合に入力信号が停止されたと判断している）に、制御回路４０を制御して（ＦＥＴ４２をオフし）入力端子Ｔｉｎと接地電位との間を流れる電流Ｉｄを遮断する。このように、入力端子Ｔｉｎに入力される信号が停止したことにより、制御回路４０がＴＩＡ１０の出力電圧Ｖｔｉａを適切にＴＩＡ１０の入力電流Ｉｔｉａの制御に反映できない場合（図２の例において、判定電圧Ｖｒｅｆが電圧Ｖｔｉａより高くなる場合）、ＦＥＴ４２をオフし、制御回路４０が電流Ｉｔｉａの制御を抑制する。よって、ＴＩＡ１０の出力電圧ＶｔｉａがＴＩＡ１０の入力電流Ｉｔｉａの制御(つまり利得の制御)に不適切に反映されることを防止することができる。
【００２５】
また、保安回路５０は、時定数回路３２の出力電圧Ｖｒｅｆが所定の範囲を逸脱した場合、制御回路４０に電流Ｉｄを遮断させることができる。このように、判定電圧Ｖｒｅｆの所定の範囲として、電圧Ｖｔｉａを適切に電流Ｉｔｉａの制御に反映できない判定電圧Ｖｒｅｆの範囲として設定することが好ましい。さらに、実施例１のように、判定電圧Ｖｒｅｆが所定の基準電圧Ｖ０より高くなった場合、制御回路４０に電流Ｉｄを遮断させることもできる。
【００２６】
実施例１においては、基準電圧Ｖ０を判定電圧Ｖｒｅｆ０に一定電圧を加えたＶＬとすることにより、判定電圧ＶｒｅｆがＴＩＡ１０の出力電圧Ｖｔｉａより高くなろうとした場合、制御回路４０の制御を抑制することができる。よって、図２のＢのように、判定電圧ＶｒｅｆがＴＩＡ１０の出力電圧Ｖｔｉａより高くなることを防止することができる。
【００２７】
図７は基準電圧Ｖ０の基準電圧発生回路６０の例である。基準電圧発生回路６０は、基準電流Ｉ０を別のＴＩＡ６２でＶ０に変換し出力する。抵抗６４は帰還抵抗である。抵抗６６を任意に選択することにより、基準電圧Ｖ０を任意の電圧にシフトさせることができる。このように、基準電圧Ｖ０は他のＴＩＡ６２の出力振幅に従った値とすることができる。これにより、判定電圧Ｖｒｅｆ０が温度や電源電圧の変動に起因し変動した場合も、基準電圧Ｖ０を判定電圧Ｖｒｅｆ０と同様に変動させることができる。
【００２８】
また、保安回路５０は、所定の基準電圧Ｖ０と判定電圧Ｖｒｅｆ（時定数回路３２の出力）とを比較する比較回路５２と、比較回路の出力電圧Ｖｃｏｍに基づき、制御回路４０に電流Ｉｄを制御させることによりＴＩＡ１０の入力電流Ｉｔｉａの制御を抑制させる抑制回路５４と、を有している。このような回路構成により、簡単に保安回路５０を構成することができる。
【００２９】
さらに、実施例１に係る電子回路は、ＴＩＡ１０の出力電圧Ｖｔｉａと判定電圧Ｖｒｅｆとが入力する差動増幅回路２０を有している。図２のように、出力電圧Ｖｔｉａと判定電圧Ｖｒｅｆとが逆転した場合、差動増幅回路２０の出力電圧Ｖｏｕｔは０Ｖを越えて変動してしまう。これにより後段の回路において、誤動作の原因になってしまう。実施例１によれば、この誤動作を抑制することができる。
【００３０】
さらに、実施例１に係る電子回路は、時定数回路３２の出力である判定電圧Ｖｒｅｆを平滑化する別の時定数回路３４を有している。制御回路４０は時定数回路３４の出力電圧Ｖａｇｃに基づき電流Ｉｄを制御する。このように、２つの時定数回路３２、３４を用いＴｉａ１０の出力を平滑化するため、電流Ｉｄの制御をより平滑に行うことができる。
【００３１】
さらに、時定数回路３２及び３４は、ＴＩＡ１０の出力ノードＮｔｉａと制御回路４０の入力ノードとの間に直列に接続されたそれぞれ抵抗Ｒ１及びＲ２と、制御回路４０の入力ノードと接地電位との間に接続されたそれぞれ容量Ｃ１及びＣ２（容量素子）と、から構成される。これにより、簡単に時定数回路３２、３４を構成することができる。
【実施例２】
【００３２】
実施例２は、光通信用アンプに用いられるハイインピーダンスアンプに本発明を適用した例である。ハイインピーダンスアンプは、反転出力アンプである。図８は実施例２に係る回路図である。実施例１の図４と比較し増幅器１１ａに帰還抵抗Ｒ３がない。その他の部材は実施例１と同じであり同じ部材は同じ符号を付し説明を省略する。ハイインピーダンスアンプにおいても、図１から図３を用い説明した説明と同様に、増幅器１１ａの入力電流Ｉａｍｐが遮断されると、増幅器１１ａの出力電圧ＶａｍｐがＶａｇｃにフィードバックされるまで時定数分の時間を要する。その間は、制御回路４０が電流Ｉｄを流すため増幅器１１ａから電流を引き抜くことで、増幅器１１ａの入力電圧が下がり、増幅器１１ａの出力電圧Ｖａｍｐの電位が上がる。そのため出力電圧Ｖａｍｐを平滑化している判定電圧Ｖｒｅｆは出力電圧Ｖａｍｐにつられて高くなる。
【００３３】
実施例２によれば、比較回路５２および抑制回路５４を有する保安回路５０により、上記課題を解決することができる。このように、実施例１および実施例２によれば、光通信用増幅器であるＴＩＡ１０または増幅器１１ａの出力（例えば電圧または電流）に基づき光通信増幅器の入力（例えば電圧または電流）する制御回路を有する電子回路において、光通信用増幅器の出力に従った判定要素（例えば判定電圧または判定電流）が所定の範囲の場合、制御回路の光通信用増幅器の利得の制御を抑制する保安回路を設けることができる。このような電子回路においては、光通信用増幅器の出力を光通信用増幅器の利得の制御に不適切に反映することを防止することが可能となる。なお、実施例２に係るアンプは、光通信用増幅器について記載しているが、増幅器であれば適用可能である。
【００３４】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００３５】
【図１】図１は比較例に係る電子回路の回路図である。
【図２】図２は比較例に係る電子回路の課題を説明するための図（その１）である。
【図３】図３は比較例に係る電子回路の課題を説明するための図（その２）である。
【図４】図４は実施例１に係る電子回路の回路図である。
【図５】図５は実施例１に係る抑制回路の回路図である。
【図６】図６は実施例１に係るＶｒｅｆとＶｔｉａの時間に対する模式図である。
【図７】図７は基準電圧発生回路の回路図である。
【図８】図８は実施例２に係る電子回路の回路図である。
【符号の説明】
【００３６】
１０                トランスインピーダンスアンプ
１１、１１ａ        増幅器
２０                差動増幅回路
３０                反転増幅回路
３２、３４          時定数回路
４０                制御回路
５０                保安回路
５２                比較回路
５４                抑制回路
６０                基準電圧発生回路
Ｉｔｉａ            ＴＩＡの入力電流
Ｖｔｉａ            ＴＩＡの出力電圧
Ｖｒｅｆ            判定電圧
Ｖ０                基準電圧
【図１】
0004503624.tif 000003
【図２】
0004503624.tif 000004
【図３】
0004503624.tif 000005
【図４】
0004503624.tif 000006
【図５】
0004503624.tif 000007
【図６】
0004503624.tif 000008
【図７】
0004503624.tif 000009
【図８】
0004503624.tif 000010