(57)【特許請求の範囲】
【請求項１】
絶縁膜、
前記絶縁膜の上面に形成され、底面を有する穴、
前記穴内に形成される部分と前記穴内に形成される部分の膜厚よりも薄い膜厚の前記穴外に形成され部分とを有する下部電極、
前記下部電極上に形成された強誘電体、および
前記強誘電体上に形成された上部電極を備える、強誘電体メモリ。
【請求項２】
前記穴の前記底面に形成されて前記絶縁膜と前記下部電極の前記穴内に形成された部分とを隔離する膜をさらに備える、請求項１記載の強誘電体メモリ。
【請求項３】
前記下部電極の前記穴内に形成された部分は前記穴の前記底面の隅部分に形成された第１電極部分と前記第１電極部分上に形成された第２電極部分とを含む、請求項１または２記載の強誘電体メモリ。
【請求項４】
前記下部電極の前記穴内に形成された部分および前記絶縁膜のそれぞれの上面を平坦化して面一にした、請求項１ないし３のいずれかに記載の強誘電体メモリ。
【請求項５】
絶縁膜上に下部電極，強誘電体および上部電極を形成する強誘電体メモリの製造方法において、
前記絶縁膜の上面に穴を形成し、
前記穴の内部を含む前記絶縁膜の上面に導電膜をスピン塗布法によって積層し、前記穴以外の部分の前記導電膜をエッチング除去することによって、穴内に形成された部分と、前記穴の高さより薄い膜厚を有する穴外に形成された部分とからなる前記下部電極を形成するようにしたことを特徴とする、強誘電体メモリの製造方法。
【請求項６】
絶縁膜上に下部電極，強誘電体および上部電極を形成する強誘電体メモリの製造方法において、
前記絶縁膜の上面に穴を形成し、
前記穴の隅部分に第１電極部分をスピン塗布法を含むプロセスによって形成し、前記第１電極部分の上に第２電極部分を形成して前記下部電極を構成するようにしたことを特徴とする、強誘電体メモリの製造方法。
【請求項７】
前記第２電極部分をスピン塗布法を含むプロセスによって形成するようにした、請求項６記載の強誘電体メモリの製造方法。
【請求項８】
前記第２電極部分をスパッタリングによって形成するようにした、請求項６記載の強誘電体メモリの製造方法。
【請求項９】
前記絶縁膜の上面から所定の深さ位置に膜を形成し、前記膜をエッチングストッパとして利用して前記絶縁膜をエッチングすることにより前記穴を形成するようにした、請求項５ないし８のいずれかに記載の強誘電体メモリの製造方法。
【請求項１０】
前記下部電極の上面を平坦化し、その上に前記強誘電体を形成するようにした、請求項５ないし９のいずれかに記載の強誘電体メモリの製造方法。
【請求項１１】
前記下部電極の上面を平坦化し、その上に前記下部電極と同じ材料からなる薄膜を形成し、その上に前記強誘電体を形成するようにした、請求項５ないし９のいずれかに記載の強誘電体メモリの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は強誘電体メモリおよびその製造方法に関し、特にたとえば絶縁膜上に下部電極，強誘電体および上部電極をこの順に形成した構造を有する強誘電体メモリおよびそのような強誘電体メモリの製造方法に関する。
【０００２】
【従来の技術】
図１３に示すこの種の従来の強誘電体メモリ１は、図示しない半導体基板およびその上に形成された第１絶縁膜２を含み、第１絶縁膜２上には、下部電極３，強誘電体４および上部電極５がこの順に形成され、さらに、これらを覆うようにして第２絶縁膜６が積層される。強誘電体メモリ１を製造する際には、図１４（Ａ）に示すように、半導体基板に形成された第１絶縁膜２上に白金（Ｐｔ）等からなる導電膜３ａをスパッタリングによって積層し、導電膜３ａ上にチタン酸ジルコン酸鉛（ＰＺＴ）等からなる強誘電体膜４ａをゾルゲル法によって積層し、さらに、強誘電体膜４ａ上に白金（Ｐｔ）等からなる導電膜５ａをスパッタリングによって積層する。そして、図１４（Ｂ）に示すように、導電膜５ａ，強誘電体膜４ａおよび導電膜３ａをそれぞれ順次ドライエッチングして、上部電極５，強誘電体４および下部電極３を形成し、その後、これらを覆うようにして絶縁膜６（図１３）をＣＶＤ法によって積層する。
【０００３】
【発明が解決しようとする課題】
従来技術では、導電膜５ａ，強誘電体膜４ａおよび導電膜３ａをそれぞれ上部電極５，強誘電体４および下部電極３に要求される膜厚分だけ積層し、不要部分におけるこれらの全膜厚分をドライエッチングにより除去していたのでエッチング量が多く、エッチングに長時間を要していた。したがって、ドライエッチングプロセスにおいて強誘電体４がプラズマ雰囲気中に長時間さらされることになり、プラズマの影響によって、強誘電体４のスイッチングチャージ量（Ｑｓｗ）が低くなる、ヒステリシスの対象性が悪くなる、保持特性や疲労特性が悪くなる等の問題を生じる恐れがあった。
【０００４】
それゆえに、この発明の主たる目的は、強誘電体特性の劣化を防止できる、強誘電体メモリおよびその製造方法を提供することである。
【０００５】
【課題を解決するための手段】
第１の発明は、絶縁膜、絶縁膜の上面に形成され、底面を有する穴、穴内に形成される部分と穴内に形成される部分の膜厚よりも薄い膜厚の穴外に形成され部分とを有する下部電極、下部電極上に形成された強誘電体、および強誘電体上に形成された上部電極を備える、強誘電体メモリである。
第２の発明は、絶縁膜上に下部電極，強誘電体および上部電極を形成する強誘電体メモリの製造方法において、絶縁膜の上面に穴を形成し、穴の内部を含む絶縁膜の上面に導電膜をスピン塗布法によって積層し、穴以外の部分の導電膜をエッチング除去することによって、穴内に形成された部分と、穴内に形成された部分の膜厚より薄い膜厚を有する穴外に形成された部分とからなる下部電極を形成するようにしたことを特徴とする、強誘電体メモリの製造方法である。
第３の発明は、絶縁膜上に下部電極，強誘電体および上部電極を形成する強誘電体メモリの製造方法において、絶縁膜の上面に穴を形成し、穴の隅部分に第１電極部分をスピン塗布法を含むプロセスによって形成し、第１電極部分の上に第２電極部分を形成して下部電極を構成するようにしたことを特徴とする、強誘電体メモリの製造方法である。
【０００６】
【作用】
絶縁膜の上面に穴を形成し、この穴内にスピン塗布法を含むプロセス（ゾルゲル法等）によって下部電極を形成する。スピン塗布法による塗布工程では、絶縁膜の表面に前駆体溶液が滴下されて遠心力によって吹き飛ばされるため、これによって積層される導電膜においては、前駆体溶液が溜まり易い穴部分すなわち下部電極となる部分の膜厚が厚くなり、穴以外の部分の膜厚は薄くなる。したがって、導電膜をエッチングして下部電極を形成する際には、穴以外の部分すなわち導電膜の膜厚が薄くなった部分のみをエッチングすればよく、短時間でエッチングできる。ただし、導電膜の膜厚が薄くなった部分を配線として残す場合には、エッチングする必要はない。また、穴の隅部分にスピン塗布法を含むプロセスによって第１電極部分を形成し、その上に第２電極部分をスピン塗布法を含むプロセスによって形成すると、これらによって構成される下部電極の上面中央部の凹み量が少なくなる。一方、穴の隅部分にスピン塗布法を含むプロセスによって第１電極部分を形成し、その上に第２電極部分をスパッタリングによって形成すると、下部電極の上面における結晶方向のばらつきが少なくなる。そして、絶縁膜の上面から所定の深さ位置に膜を形成し、この膜をエッチングストッパとして絶縁膜に穴を形成すると、所定の深さで穴の底面が平坦になり、また、絶縁膜中の水分が下部電極を通して強誘電体へ至るのが膜によって阻止される。さらに、穴内に形成される下部電極の上面と絶縁膜の上面とを平坦化して面一にすると、穴以外の部分の導電膜を後工程でエッチングする必要がなくなる。平坦化した下部電極の表面に下部電極と同材料からなる薄膜を形成すると、平坦化に伴う下部電極の表面荒れが解消される。
【０００７】
【発明の効果】
この発明によれば、ドライエッチングプロセスにおいて強誘電体がプラズマ雰囲気中にさらされる時間を短縮できるので、プラズマの影響によって強誘電体の特性が劣化するのを防止できる。
また、穴の隅部分に下部電極を構成する第１電極部分を形成し、その上に第２電極部分を形成したり、平坦化した下部電極の表面に薄膜を形成することによって、強誘電体の結晶性および配向性を安定させることができる。
【０００８】
また、絶縁膜の上面から所定の深さ位置に膜を形成し、この膜をエッチングストッパとして利用して穴を形成すると、穴の底面を所定の深さで平坦にすることができるので、下部電極を安定して形成できる。また、この膜によって絶縁膜に含まれる水分が強誘電体に至るのを阻止できるので、強誘電体の特性劣化を防止できる。
【０００９】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【００１０】
【実施例】
図１に示すこの実施例の強誘電体メモリ１０は、図示しないシリコン（Ｓｉ）基板上に形成された第１絶縁膜１２を含み、第１絶縁膜１２の上面には穴１４が形成され、穴１４の内部には下部電極１６が形成される。そして、下部電極１６上には強誘電体１８および上部電極２０がこの順に形成され、さらに、これらを覆うようにして第２絶縁膜２２が積層される。
【００１１】
以下には、図２および図３に従って強誘電体メモリ１０の製造方法を具体的に説明する。まず、図示しないシリコン（Ｓｉ）基板を準備し、その表面にリン含有シリカガラス（ＰＳＧ）またはボロン・リン含有シリカガラス（ＢＰＳＧ）等からなる第１絶縁膜１２をＣＶＤ法によって積層する。続いて、図２（Ａ）に示すように、第１絶縁膜１２をパターン形成したレジスト２４でマスクして、異方性のドライエッチングであるＲＩＥ（反応性イオンエッチング）法によって穴１４を形成する。そして、図２（Ｂ）に示すように、穴１４の内部を含む第１絶縁膜１２の表面にゲル乾燥膜である第１導電膜２６をゾルゲル法によって積層する。すなわち、成分元素であるイリジウム（Ｉｒ）を含む金属アルコキシド溶液を加水分解・重縮合させてＩｒ前駆体溶液を作成し、これを第１絶縁膜１２の表面にスピン塗布法により塗布した後、乾燥させてゲル乾燥膜とする。スピン塗布法による塗布工程では、第１絶縁膜１２の表面に滴下された前駆体溶液が遠心力によって吹き飛ばされるが、穴１４内の前駆体溶液は吹き飛ばされ難いので、第１導電膜２６の肉厚は、図２（Ｂ）に示すように、穴１４内の部分が他の部分よりも厚くなる。
【００１２】
そして、図２（Ｃ）に示すように、第１導電膜２６の表面に強誘電体１８を構成する膜２８をゾルゲル法によって積層する。すなわち、ＰＺＴ（チタン酸ジルコン酸鉛）前駆体溶液を第１導電膜２６の表面にスピン塗布法により塗布した後、これを乾燥させてゲル乾燥膜とする。膜２８を積層した後、この構造体をＲＴＡ(Rapid Thermal Annealing) 装置を用いて熱処理し、第１導電膜２６および膜２８に含まれる有機物を熱分解して除去する。そして、図２（Ｄ）に示すように、膜２８上に白金（Ｐｔ）からなる第２導電膜３０をスパッタリングによって積層する。
【００１３】
そして、図２（Ｅ）に示すように、第２導電膜３０，膜２８および第１導電膜２６を順次エッチング（ＲＩＥ法）して不要部分を除去する。エッチング工程では、第２導電膜３０および膜２８をそれらの全膜厚分すなわち上部電極２０および強誘電体１８に要求される膜厚分だけエッチングする必要があるが、第１導電膜２６については、穴１４からはみ出した部分をエッチングするだけでよい。上述したように、穴１４からはみ出した部分の膜厚は、下部電極１６の膜厚より薄いので、下部電極１６の全膜厚分をエッチングする従来技術に比べてエッチング時間は短くなる。
【００１４】
そして、この構造体をＲＴＡ装置を用いて熱処理し、第１導電膜２６および膜２８を焼結して結晶化することによって、酸化イリジウム（ＩｒＯ2 ）からなる下部電極１６およびチタン酸ジルコン酸鉛（ＰＺＴ）からなる強誘電体１８を得る。この実施例では、膜２８上の第２導電膜３０を優先配向性を有する白金（Ｐｔ）で形成しているので、強誘電体１８は第２導電膜３０の配向性に類似した配向性で結晶化する。すなわち、第２導電膜３０によって強誘電体１８の配向性が制御される。
【００１５】
このようにして下部電極１６，強誘電体１８および上部電極２０を形成した後、図１に示すように、これらを覆うようにしてリン含有シリカガラス（ＰＳＧ）またはボロン・リン含有シリカガラス（ＢＰＳＧ）等からなる第２絶縁膜２２をＣＶＤ法によって積層する。
この実施例によれば、絶縁膜１２の上面に穴１４を形成し、この穴１４にスピン塗布法による塗布工程を含むゾルゲル法によって下部電極１６を形成しているので、上述したように、下部電極１６を形成するためのエッチング時間を短くすることができる。したがって、強誘電体１８を構成する膜２８がドライエッチングプロセスにおけるプラズマ雰囲気中にさらされる時間を短縮でき、強誘電体１８の特性がプラズマの影響で劣化するのを防止できる。
【００１６】
図３に示す他の実施例の強誘電体メモリ３２は、下部電極１６，強誘電体１８および上部電極２０を覆うようにして積層された第２絶縁膜２２に穴３４を形成し、この穴３４に上部電極２０を埋め込むようにしたものである。
強誘電体メモリ３２を製造する際には、図４（Ａ）に示すように、穴１４が形成された第１絶縁膜１２の上に第１導電膜２６および膜２８をスピン塗布法によって積層する。続いて、図４（Ｂ）に示すように、膜２８および第１導電膜２６をエッチング（ＲＩＥ法）して不要部分を除去し、この構造体をＲＴＡ装置を用いて熱処理する。そして、図４（Ｃ）に示すように、第１導電膜２６および膜２８を覆うようにして第２絶縁膜２２を積層し、その上面をＣＭＰ（化学機械研磨）法によって平坦化する。その後、図４（Ｄ）に示すように、第２絶縁膜２２をエッチング（ＲＩＥ法）して穴３４を形成し、この穴３４を覆うようにして第２絶縁膜２２上に第２導電膜３０をスピン塗布法（ゾルゲル法）によって積層する。そして、第２導電膜３０および第２絶縁膜２２の上面をＣＭＰ（化学機械研磨）法によって平坦化した後、この構造体をＲＴＡ装置を用いて熱処理し、下部電極１６，強誘電体１８および上部電極２０を焼結して結晶化する。平坦化プロセスではＣＭＰ法に代えてエッチングを用いてもよいが、エッチングによる場合には、図５に示すように、上部電極２０の上面が第２絶縁膜２２の上面よりもやや高くなる。
【００１７】
この実施例においても、先の実施例と同様に、ドライエッチングプロセスにおいて膜２８がプラズマ雰囲気中にさらされる時間を短縮できるので、強誘電体１８の特性が劣化するのを防止できる。また、穴３４に上部電極２０を埋め込むとともに、上部電極２０および第２絶縁膜２２の上面を平坦化しているので、第２絶縁膜２２の上面に上部電極２０と導通する配線膜を積層することができる。
【００１８】
なお、上述のそれぞれの実施例では、図２（Ｅ）または図４（Ｂ）に示す工程において、第１導電膜２６の穴１４からはみ出した部分をもエッチングにより除去しているが、たとえば図６（Ａ）または図６（Ｂ）に示すように、この部分をエッチングせずに配線３２として用いるようにしてもよい。
また、図２（Ｃ）または図４（Ａ）に示す工程においては、第１導電膜２６および第１絶縁膜１２の上面を平坦化することなく、膜２８を積層しているが、図７に示すように、これらの上面をＣＭＰ（化学機械研磨）法またはエッチングによって平坦化した後に、膜２８を積層するようにしてもよい。この場合には、穴１４からはみ出した部分の第１導電膜２６を後工程でエッチングする必要がないので、エッチング時間をさらに短縮できる。また、平坦化プロセスで生じる第１導電膜２６の表面荒れを解消するために、図８に示すように、平坦化された第１導電膜２６の表面にこれと同材料からなる薄膜３６を積層するようにしてもよい。
【００１９】
また、図９に示すように、第１絶縁膜１２の所定深さ位置に窒化シリコン（ＳｉＮ）または窒酸化シリコン（ＳｉＯＮ）等からなる膜厚１０００Å程度の膜３８を形成し、この膜３８をエッチングストッパとして利用して穴１４を形成するようにしてもよい。膜３８を形成すると、穴１４の底面を所定の深さで平坦にすることができるので、その上に下部電極１６（図１，図３）を安定して形成できる。また、膜３８より下の絶縁膜１２に含まれる水分が下部電極１６を通して強誘電体１８に至るのを阻止できるので、水分の影響によって強誘電体１８（図１，図３）の特性が劣化するのを防止できる。
【００２０】
また、図１０に示すように、穴１４の隅部分にスピン塗布法を含むプロセス（ゾルゲル法等）によって第１電極部分１６ａを形成し、その上に第２電極部分１６ｂを形成して下部電極１６を構成してもよい。この場合に、第２電極部分１６ｂをスピン塗布法を含むプロセス（ゾルゲル法等）によって形成すると、下部電極１６の焼成に伴う上面中央部の凹み量を少なくすることができる。一方、第２電極部分１６ｂすなわち第１導電膜２６ｂをスパッタリングによって形成すると、図１１に示すように、下部電極１６の上面における結晶方向のばらつきを少なくすることができるので、その上に形成される強誘電体１８（図１０）の結晶状態を安定させることができる。さらに、図１２に示すように、第１電極部分１６ａを穴１４の底面全体に形成すると、第１電極部分１６ａの膜厚分だけ第２電極部分１６ｂの膜厚を薄くすることができるので、エッチングプロセスにおけるエッチング量をより少なくすることができる。
【００２１】
また、下部電極１６としては、酸化イリジウム（ＩｒＯ2 ）に代えて、酸化ルテニウム（ＲｕＯ2 ），酸化ロジウム（ＲｈＯ2 ）または酸化パラジウム（ＰｄＯ2 ）等を用いてもよく、その場合には、ルテニウム（Ｒｕ），ロジウム（Ｒｈ）またはパラジウム（Ｐｄ）等を成分元素として前駆体溶液を作成する。
さらに、上述のそれぞれの実施例では、下部電極１６および上部電極２０（図３，図５）をゾルゲル法で形成しているが、たとえばＭＯＤ法（有機金属分解法）のように、スピン塗布工程を含む他のプロセスで形成するようにしてもよい。
【図面の簡単な説明】
【図１】この発明の一実施例を示す図解図である。
【図２】図１実施例の製造方法を示す図解図である。
【図３】この発明の他の実施例を示す図解図である。
【図４】図３実施例の製造方法を示す図解図である。
【図５】図３実施例の変形例を示す図解図である。
【図６】この発明の他の実施例を示す図解図である。
【図７】平坦化された第１導電膜および第１絶縁膜の上に強誘電体を構成する膜を積層した状態を示す図解図である。
【図８】平坦化された第１導電膜の表面に表面荒れを解消するための膜を積層した状態を示す図解図である。
【図９】第１絶縁膜の所定深さ位置に膜を形成した状態を示す図解図である。
【図１０】穴の隅部分に第１電極部分を形成した状態を示す図解図である。
【図１１】第１電極部分の上に第２電極部分を構成する第１導電膜をスパッタリングによって積層した状態を示す図解図である。
【図１２】第１電極部分を穴の底面全体に形成した状態を示す図解図である。
【図１３】従来の強誘電体メモリを示す図解図である。
【図１４】従来の強誘電体メモリの製造方法を示す図解図である。
【符号の説明】
１０  …強誘電体メモリ
１２  …第１絶縁膜
１４  …穴
１６  …下部電極
１８  …強誘電体
２０  …上部電極
２２  …第２絶縁膜
２６  …第１導電膜
２８  …膜
３０  …第２導電膜
【図１】
0004416055.tif 000002
【図２】
0004416055.tif 000003
【図３】
0004416055.tif 000004
【図４】
0004416055.tif 000005
【図５】
0004416055.tif 000006
【図６】
0004416055.tif 000007
【図７】
0004416055.tif 000008
【図８】
0004416055.tif 000009
【図９】
0004416055.tif 000010
【図１０】
0004416055.tif 000011
【図１１】
0004416055.tif 000012
【図１２】
0004416055.tif 000013
【図１３】
0004416055.tif 000014
【図１４】
0004416055.tif 000015