(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された転送トランジスタと、
前記転送トランジスタの一方のソース／ドレイン拡散層に接続された柱状の蓄積電極と、
前記蓄積電極の表面を覆う誘電体膜と、
前記誘電体膜を介して前記蓄積電極の側面を囲い、複数の絶縁膜と複数のプレート電極とが交互に積層されてなる積層膜とを有し、
前記誘電体膜は、前記蓄積電極の側壁の第１の領域に形成された常誘電体膜と、前記蓄積電極の側壁の第２の領域に形成された強誘電体膜とを有し、
前記蓄積電極と、前記常誘電体膜と、前記常誘電体膜を介して前記蓄積電極の前記第１の領域を覆う前記プレート電極とにより常誘電体キャパシタが構成され、
前記蓄積電極と、前記強誘電体膜と、前記強誘電体膜を介して前記蓄積電極の前記第２の領域を覆う前記プレート電極とにより強誘電体キャパシタが構成されている
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記蓄積電極と、前記誘電体膜と、複数の前記プレート電極とにより、複数の強誘電体キャパシタが構成されている
ことを特徴とする半導体記憶装置。
【請求項３】
下地基板上に、第１の導電膜よりなり、前記下地基板に達する開口部が形成されたプレート電極を形成する工程と、
前記開口部内の前記プレート電極の側壁に常誘電体膜を形成する工程と、
前記開口部内に第２の導電膜を埋め込み、前記第２の導電膜よりなる第１の蓄積電極を形成する工程と、
前記第１の蓄積電極及び前記プレート電極上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、
前記積層膜に、前記第１の蓄積電極に達する第２の開口部を形成し、複数の前記導電膜よりなる複数のプレート電極を形成する工程と、
前記第２の開口部内の前記積層膜の側壁に強誘電体膜を形成する工程と、
前記第２の開口部内に第３の導電膜を埋め込み、前記第３の導電膜よりなり前記第１の蓄積電極に接続された第２の蓄積電極を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項４】
下地基板上に、第１の導電膜よりなる柱状の第１の蓄積電極を形成する工程と、
前記第１の蓄積電極の側壁に常誘電体膜を形成する工程と、
前記第１の蓄積電極の側壁に、前記常誘電体膜を介して前記第１の蓄積電極を覆う第１のプレート電極を形成する工程と、
前記第１の蓄積電極及び前記プレート電極上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、
前記積層膜に、前記第１の蓄積電極に達する第２の開口部を形成し、複数の前記導電膜よりなる複数のプレート電極を形成する工程と、
前記第２の開口部内の前記積層膜の側壁に強誘電体膜を形成する工程と、
前記第２の開口部内に第３の導電膜を埋め込み、前記第３の導電膜よりなり前記第１の蓄積電極に接続された第２の蓄積電極を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、大規模高集積化が容易な半導体記憶装置の一つとして、１トランジスタ、１キャパシタにより１つのメモリセルを構成しうるＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。
【０００３】
ＤＲＡＭは、図１８（ａ）に示すように、ゲートＧがワード線ＷＬに接続され、一方のソース／ドレインＳ／Ｄがビット線ＢＬに接続されたＭＯＳトランジスタ（転送トランジスタＴｒ）と、他方のソース／ドレインＳ／Ｄに一方の電極が接続されたキャパシタＣ１とにより一のメモリセルが構成される。
【０００４】
ＤＲＡＭにおける記憶情報の書き込みは、ワード線ＷＬに所定の電圧を印加して転送トランジスタＴｒをＯＮにした状態でビット線ＢＬに所定の電圧を印加することによりキャパシタＣ１に電圧を印加し、キャパシタＣ１に電荷を充電することにより行われる。キャパシタＣ１に電荷を充電した後にワード線ＷＬの電圧を下げて転送トランジスタＴｒをＯＦＦ状態にすると、キャパシタＣ１に蓄えられた電荷は逃げ道をふさがれ、この電荷はしばらくの間保持されることとなる。これにより、記憶情報が書き込まれたこととなる。
【０００５】
記憶情報の読み出しは、ビット線ＢＬをフローティングにした状態でワード線ＷＬに電圧を印加して転送トランジスタＴｒをＯＮ状態とし、ビット線ＢＬに現れたキャパシタＣ１の電荷をセンスアンプにより読み取ることにより行われる。記憶情報は、ビット線ＢＬに現れた電荷量に応じて判断される。
【０００６】
しかしながら、ＤＲＡＭでは、キャパシタＣ１に蓄えられた電荷は漏電により約１００ｍｓ程度という極めて短い時間で失われるため、記憶情報を保持し続けるためには電荷が失われる前に電荷を一旦読み出し、再度書き込む操作、いわゆるリフレッシュを行う必要がある。また、ＤＲＡＭのこのような特性から、装置の電源を切れば記憶した情報は失われることとなる。
【０００７】
一方、装置の電源を切っても記憶した情報を保持しうる不揮発性の半導体記憶装置として、強誘電体膜の残留分極のヒステリシス特性を利用したＦＲＡＭ（Ferroelectric Random Access Memory）が注目されている。
【０００８】
ＦＲＡＭは、図１８（ｂ）に示すように、キャパシタＣ２の誘電体膜がＰＺＴやＹ１などの強誘電体膜により構成されている点を除き、基本的な構造は図１８（ａ）に示すＤＲＡＭとほぼ等しい構造を有している。
【０００９】
ＦＲＡＭへの記憶情報の書き込みは、ワード線ＷＬに電圧を印加して転送トランジスタＴｒをＯＮ状態にした後、ビット線ＢＬとプレート線ＰＬに所定の電圧を印加することにより行われる。この際、印加する電圧は、ＤＲＡＭの場合とは異なり１方向の電圧だけでなく、書き込むべき記憶情報に応じた極性とする。
【００１０】
強誘電体膜はヒステリシス特性を有しており、強誘電体膜を誘電体とするキャパシタＣ２に所定の電圧を印加した後に零に戻すと、分極電荷量は零に戻らず所定の分極電荷量に維持される。
【００１１】
すなわち、例えば図１９に示すように、印加電圧を正側に徐々に増やしてａ点を通過させた後に印加電圧を零に戻すと、分極値は残留分極点ｂ点となる。一方、印加電圧を負側に徐々に増やしてｃ点を通過させた後に印加電圧を零に戻すと、分極値は残留分極点ｄ点となる。したがって、ａ点、ｃ点に相当する電圧以上の印加電圧をビット線ＢＬとプレート線ＰＬとの間に印加することにより、正または負の電荷を結晶表面に誘起させることができる。この電荷が、記憶情報として保持されることとなる。
【００１２】
記憶情報の読み出しは、ビット線ＢＬをフローティングにした状態でワード線ＷＬに電圧を印加して転送トランジスタＴｒをＯＮ状態とし、強誘電体キャパシタＣ２に電圧を印加することによりビット線ＢＬに現れた電荷をセンスアンプにより読み取ることにより行われる。ビット線ＢＬに現れる電荷量は、誘電体膜の結晶表面に誘起される電荷の符号によって異なるので、この電位を測定することによって記憶情報を判断することができる。
【００１３】
このように強誘電体の分極反転を利用して保持された電荷は、ＤＲＡＭの場合とは異なり時間が経過しても失われることはなく、ＦＲＡＭにおいてはリフレッシュを行う必要はない。
【００１４】
しかしながら、強誘電体膜に電界を正負交互に印加し続けると、残留分極値が低下し、ひいては分極反転しなくなることがある（分極劣化）。このため、ＦＲＡＭでは、書き込み／読み出し回数の限界が低いという欠点がある。この回数は、現在製品化されているＦＲＡＭで約１０8回程度、開発中のデバイスでも約１０12回程度であり、ＤＲＡＭの約１０15回と比較して３〜７桁も低いものである。このため、ＦＲＡＭは書き込み／読み出しが少なくてすむ中長期保持用の記憶装置としては使えても、コンピュータとの情報のやり取りを頻繁に行うメインメモリとしては使用できなかった。
【００１５】
また、ＤＲＡＭやＦＲＡＭでは、記憶情報を読み出す際には転送トランジスタＴｒをＯＮ状態にしてキャパシタ電荷の影響によるビット線ＢＬの僅かな電位変化を測定するが、この電位変化は極めて微弱であるため正確に読みとることが困難である。そこで、メモリセルＭＣと同一プロセスにより製造した同一構造のダミーセルＤＣを設け、メモリセルＭＣを読み出す際のビット線ＢＬの電位変化とダミーセルＤＣを読み出す際のビット線ＢＬ′の電位変化とをセンスアンプＳＡにより比較して記憶情報を判断することが行われている。（図２０（ａ））。
【００１６】
しかしながら、ダミーセルＤＣは通常１２８〜５１２個のメモリセルＭＣが連なる一のビット線ＢＬに一つづつ設けられるが、一のビット線ＢＬに連なる全てのメモリセルＭＣの書き込み／読み出しを行うと、ダミーセルＤＣではその都度書き込み／読み出しが行われることとなり、本来短いＦＲＡＭの装置寿命を更に短くすることとなる。
【００１７】
一方、ダミーセルＤＣに律速される寿命の低下を軽減すべく、図２０（ｂ）に示すように各メモリセルＭＣにそれぞれダミーセルＤＣを設ける２トランジスタ／２キャパシタ型（２Ｔ／２Ｃ型）のメモリセル構造が提案されている。このようにダミーセルＤＣを設けることにより、ダミーセルＤＣはメモリセルＭＣの呼び出し回数と同等のストレスしか受けないため、記憶装置の寿命がダミーセルＤＣによって律速されることを防止できる。
【００１８】
しかしながら、２Ｔ／２Ｃ型のメモリセルでは、素子数がほぼ２倍となるので集積度が約１／２に低下することとなり、集積化の面で極めて不利となる。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
このように、従来のＤＲＡＭやＦＲＡＭには一長一短があり、理想的な半導体記憶装置として望まれている特性、すなわち、電源を切っても記憶情報を保持しうる不揮発性を有すること、情報の保持能力や耐久性などの信頼性が高いこと、集積度が高くビット単価が安いこと、等を同時に満足することは困難であり、これら要求を満足する半導体記憶装置が渇望されていた。
【００２０】
また、ＤＲＡＭとＦＲＡＭの上記欠点を補うべく、ＤＲＡＭとＦＲＡＭとを役割分担して使用することも行われている。すなわち、書き換え回数の多いコンピュータのメインメモリとしてはＤＲＡＭを使用し、夜間などコンピュータを使用しない期間にはＦＲＡＭに記憶情報を待避するなどして、必要に応じて最適な記憶装置の側に記憶を委ねることができるシステムを構築することも行われている。しかしながら、この場合ＤＲＡＭとＦＲＡＭとを同時に使用することはできず、ＤＲＡＭとＦＲＡＭのそれぞれを必要なメモリ容量分だけ搭載する必要があり、システムの値段が高くなるという問題があった。
【００２１】
また、一つのＬＳＩにＤＲＡＭとＦＲＡＭの両方を搭載するエンベデッドＬＳＩを構成することも考えられる。しかしながら、この場合も、上述のシステムを単に一のＬＳＩ中に実現しているだけであり、実質的な集積度は半分に低下することとなる。
【００２２】
本発明の目的は、不揮発性を有し、信頼性が高く、集積度が高い半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２７】
上記目的は、半導体基板上に形成された転送トランジスタと、前記転送トランジスタの一方のソース／ドレイン拡散層に接続された柱状の蓄積電極と、前記蓄積電極の表面を覆う誘電体膜と、前記誘電体膜を介して前記蓄積電極の側面を囲い、複数の絶縁膜と複数のプレート電極とが交互に積層されてなる積層膜とを有し、前記誘電体膜は、前記蓄積電極の側壁の第１の領域に形成された常誘電体膜と、前記蓄積電極の側壁の第２の領域に形成された強誘電体膜とを有し、前記蓄積電極と、前記常誘電体膜と、前記常誘電体膜を介して前記蓄積電極の前記第１の領域を覆う前記プレート電極とにより常誘電体キャパシタが構成され、前記蓄積電極と、前記強誘電体膜と、前記強誘電体膜を介して前記蓄積電極の前記第２の領域を覆う前記プレート電極とにより強誘電体キャパシタが構成されていることを特徴とする半導体記憶装置によって達成される。このように半導体記憶装置を構成することにより、一の蓄積電極を用いて複数のキャパシタを形成することができる。これにより、転送トランジスタを増加することなく記憶情報を保持するキャパシタを増加することができるので、半導体記憶装置の集積度を向上することができる。また、半導体記憶装置の集積度を落とすことなく、蓄積電極の側壁に複数のキャパシタを設けることができる。また、蓄積電極の側壁を利用して常誘電体キャパシタと強誘電体キャパシタとを形成することができる。
【００３３】
また、上記の半導体記憶装置において、前記蓄積電極と、前記誘電体膜と、複数の前記プレート電極とにより、複数の強誘電体キャパシタが構成されていることが望ましい。
【００３６】
また、上記目的は、下地基板上に、第１の導電膜よりなり、前記下地基板に達する開口部が形成されたプレート電極を形成する工程と、前記開口部内の前記プレート電極の側壁に常誘電体膜を形成する工程と、前記開口部内に第２の導電膜を埋め込み、前記第２の導電膜よりなる第１の蓄積電極を形成する工程と、前記第１の蓄積電極及び前記プレート電極上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、前記積層膜に、前記第１の蓄積電極に達する第２の開口部を形成し、複数の前記導電膜よりなる複数のプレート電極を形成する工程と、前記第２の開口部内の前記積層膜の側壁に強誘電体膜を形成する工程と、前記第２の開口部内に第３の導電膜を埋め込み、前記第３の導電膜よりなり前記第１の蓄積電極に接続された第２の蓄積電極を形成する工程とを有することを特徴とする半導体記憶装置の製造方法によっても達成される。このようにして半導体記憶装置を製造することにより、第１の蓄積電極の側壁を利用した常誘電体キャパシタと、第２の蓄積電極の側壁を利用した複数の強誘電体キャパシタとを形成することができる。導電膜に対する相性が、常誘電体膜と強誘電体膜とで異なる場合などに、上記の製造方法が有効である。
【００３８】
また、上記目的は、下地基板上に、第１の導電膜よりなる柱状の第１の蓄積電極を形成する工程と、前記第１の蓄積電極の側壁に常誘電体膜を形成する工程と、前記第１の蓄積電極の側壁に、前記常誘電体膜を介して前記第１の蓄積電極を覆う第１のプレート電極を形成する工程と、前記第１の蓄積電極及び前記プレート電極上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、前記積層膜に、前記第１の蓄積電極に達する第２の開口部を形成し、複数の前記導電膜よりなる複数のプレート電極を形成する工程と、前記第２の開口部内の前記積層膜の側壁に強誘電体膜を形成する工程と、前記第２の開口部内に第３の導電膜を埋め込み、前記第３の導電膜よりなり前記第１の蓄積電極に接続された第２の蓄積電極を形成する工程とを有することを特徴とする半導体記憶装置の製造方法によっても達成される。柱状の第１の蓄積電極を第１のプレート電極の前に形成する場合であっても、第１の蓄積電極の側壁を利用した常誘電体キャパシタと、第２の蓄積電極の側壁を利用した複数の強誘電体キャパシタとを形成することができる。
【発明の効果】
【００４７】
以上の通り、本発明によれば、半導体基板上に形成された転送トランジスタと、転送トランジスタの一方のソース／ドレイン拡散層に接続された柱状の蓄積電極と、蓄積電極の表面を覆う誘電体膜と、誘電体膜を介して蓄積電極の側面を囲い、複数の絶縁膜と複数のプレート電極とが交互に積層されてなる積層膜とを有し、誘電体膜は、蓄積電極の側壁の第１の領域に形成された常誘電体膜と、蓄積電極の側壁の第２の領域に形成された強誘電体膜とを有し、蓄積電極と、常誘電体膜と、常誘電体膜を介して蓄積電極の第１の領域を覆うプレート電極とにより常誘電体キャパシタが構成され、蓄積電極と、強誘電体膜と、強誘電体膜を介して蓄積電極の第２の領域を覆うプレート電極とにより強誘電体キャパシタが構成されている半導体記憶装置を構成すれば、一の蓄積電極を用いて複数のキャパシタを形成することができる。これにより、転送トランジスタを増加することなく記憶情報を保持するキャパシタを増加することができるので、集積度を向上することができる。また、半導体記憶装置の集積度を落とすことなく、蓄積電極の側壁に複数のキャパシタを設けることができる。また、蓄積電極の側壁を利用して常誘電体キャパシタと強誘電体キャパシタとを形成することができる。
【００５３】
また、下地基板上に、第１の導電膜よりなり、下地基板に達する開口部が形成されたプレート電極を形成する工程と、開口部内のプレート電極の側壁に常誘電体膜を形成する工程と、開口部内に第２の導電膜を埋め込み、第２の導電膜よりなる第１の蓄積電極を形成する工程と、第１の蓄積電極及びプレート電極上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、積層膜に、第１の蓄積電極に達する第２の開口部を形成し、複数の導電膜よりなる複数のプレート電極を形成する工程と、第２の開口部内の積層膜の側壁に強誘電体膜を形成する工程と、第２の開口部内に第３の導電膜を埋め込み、第３の導電膜よりなり第１の蓄積電極に接続された第２の蓄積電極を形成する工程とにより半導体記憶装置を製造すれば、第１の蓄積電極の側壁を利用した常誘電体キャパシタと、第２の蓄積電極の側壁を利用した複数の強誘電体キャパシタとを形成することができる。
【００５５】
また、下地基板上に、第１の導電膜よりなる柱状の第１の蓄積電極を形成する工程と、第１の蓄積電極の側壁に常誘電体膜を形成する工程と、第１の蓄積電極の側壁に、常誘電体膜を介して第１の蓄積電極を覆う第１のプレート電極を形成する工程と、第１の蓄積電極及びプレート電極上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、積層膜に、第１の蓄積電極に達する第２の開口部を形成し、複数の導電膜よりなる複数のプレート電極を形成する工程と、第２の開口部内の積層膜の側壁に強誘電体膜を形成する工程と、第２の開口部内に第３の導電膜を埋め込み、第３の導電膜よりなり第１の蓄積電極に接続された第２の蓄積電極を形成する工程とにより半導体記憶装置を製造すれば、柱状の第１の蓄積電極を第１のプレート電極の前に形成する場合であっても、第１の蓄積電極の側壁を利用した常誘電体キャパシタと、第２の蓄積電極の側壁を利用した複数の強誘電体キャパシタとを形成することができる。
【発明を実施するための最良の形態】
【００６０】
［第１実施形態］
本発明の第１実施形態による半導体記憶装置及びその製造方法について図１乃至図７を用いて説明する。
【００６１】
図１は本実施形態による半導体記憶装置の構造を示す回路図、図２はキャパシタＣ１とキャパシタＣ２との間で記憶情報を転送する際に使用する回路図、図３は本実施形態による半導体記憶装置の構造を示す概略断面図、図４乃至図７は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
【００６２】
〔１〕 メモリセルの回路構成
本実施形態による半導体記憶装置は、図１に示すように、ゲートＧがワード線ＷＬに接続され、一方のソース／ドレインＳ／Ｄがビット線ＢＬに接続されたＭＯＳトランジスタＴｒ（転送トランジスタＴｒ）と、転送トランジスタＴｒの他方のソース／ドレインＳ／Ｄに一方の電極が接続された常誘電体膜を誘電体とするキャパシタＣ１と、転送トランジスタＴｒの他方のソース／ドレインＳ／Ｄに一方の電極が接続された強誘電体膜を誘電体とするキャパシタＣ２とにより構成される。キャパシタＣ１の他方の電極は接地され、キャパシタＣ２の他方の電極にはプレート線ＰＬが接続されている。プレート線ＰＬには正負両方の電位を印加することができ、また、フローティングにすることもできるようになっている。
【００６３】
このように、本実施形態による半導体記憶装置は、１つの転送トランジスタＴｒと、２つのキャパシタＣ１、Ｃ２により１つのメモリセルが構成され、キャパシタＣ１がＤＲＡＭにおけるキャパシタと同様の構造を有し、キャパシタＣ２がＦＲＡＭにおけるキャパシタと同様の構造を有することに特徴がある。
【００６４】
このように半導体記憶装置を構成することにより、転送トランジスタＴｒを共用できるので、ＤＲＡＭとＦＲＡＭとを混載する従来の半導体記憶装置と比較して集積度を向上することができる。特に、後述の半導体記憶装置の構造によれば、従来のＤＲＡＭの集積度を犠牲にすることなく、ＦＲＡＭのキャパシタＣ２を設けることができる。
【００６５】
また、このように半導体記憶装置を構成することにより、ＤＲＡＭの高信頼性とＦＲＡＭの不揮発性の両方の特性を得ることができる。
【００６６】
なお、本願明細書にいう常誘電体とは、ヒステリシス特性を持たない誘電体を意味し、一般にＤＲＡＭに用いられる高誘電率膜をも含む表現である。一方、強誘電体とは、ヒステリシス特性をする誘電体を意味するものとする。但し、強誘電体であっても残留分極点（図１９におけるａ点、ｃ点）以下の電圧で使用する場合にはヒステリシス特性をもたないので、このような使用方法をする場合には、キャパシタＣ１の誘電体膜として強誘電体膜を用いることもできる。
【００６７】
〔２〕 動作原理
（ａ） ＤＲＡＭモードにおける書き込み／読み出し方法
図１に示すように、本実施形態による半導体記憶装置は、１つの転送トランジスタＴｒに、ＤＲＡＭのキャパシタＣ１と、ＦＲＡＭのキャパシタＣ２とが接続されており、ＤＲＡＭのキャパシタＣ１のみを用いてＤＲＡＭと同様に使用することができる（以下、このような使用方法をＤＲＡＭモードと呼ぶ）。
【００６８】
本実施形態による半導体記憶装置をＤＲＡＭモードで使用するためには、ＦＲＡＭのキャパシタＣ２に接続されるプレート線ＰＬをフローティングの状態とすればよい。このようにすれば、たとえ転送トランジスタＴｒがＯＮ状態にされてビット線ＢＬの電位がキャパシタＣ２に印加されたとしても、プレート線ＰＬに接続された他方の電極がフローティングされているので強誘電体膜には電位は印加されない。この結果、図１の回路において、キャパシタＣ２は電気的に接続されていないと見ることができ、１トランジスタ、１キャパシタよりなる通常のＤＲＡＭとして使用することができる。なお、キャパシタＣ２には電圧が印加されないので、強誘電体膜の疲労劣化が生じることもない。
【００６９】
また、プレート線ＰＬをフローティングにする代わりに、プレート線をビット線ＢＬと短絡させる、或いは、プレート線ＰＬとビット線ＢＬとが同電位となるようにプレート線ＰＬの電位を設定することも有効である。このようにすれば、キャパシタＣ２の両電極が常にほぼ同電位となるので、キャパシタＣ２への充放電が行われず、キャパシタＣ２の影響を無視することができる。
【００７０】
以下、ＤＲＡＭモードにおける情報書き込み／読み出し方法の一例について説明する。
【００７１】
キャパシタＣ１に記憶情報を書き込む場合には、ビット線ＢＬに書き込むべき情報に対応した電圧（Ｈｉｇｈ又はＬｏｗ）を印加した後、ワード線ＷＬに所定の電圧を印加して転送トランジスタＴｒをＯＮにし、キャパシタＣ１に電荷を充電する。キャパシタＣ１に電荷を充電した後にワード線ＷＬの電圧を下げて転送トランジスタＴｒをＯＦＦ状態にすると、キャパシタＣ１の電荷は逃げ道をふさがれ、この電荷はしばらくの間保持されることとなる。これにより記憶情報が書き込まれることとなる。
【００７２】
一方、記憶情報の読み出しは、ビット線ＢＬをフローティングにした状態でワード線ＷＬに電圧を印加して転送トランジスタＴｒをＯＮ状態とし、ビット線ＢＬにキャパシタの電荷を出力することにより行う。ビット線ＢＬにキャパシタＣ１に蓄えられていた電荷が出力されると、ビット線ＢＬの電位はこの電荷に応じて僅かに変化する。このように変化したビット線ＢＬの電位と、ダミーセル（図示せず）に接続されたビット線（図示せず）の電位とをセンスアンプにより比較し、これら電位の高低の関係からキャパシタＣ１に蓄えられていた情報が”１”であるか”０”であるかを読み出すことができる。センスアンプは、この僅かな電位差を感知して増幅し、Ｈｉｇｈ又はＬｏｗに対応する規定の電圧値に戻す機能を有している。
【００７３】
なお、上記の動作説明では、プレート線ＰＬの電位をフローティングにする場合について説明したが、プレート線ＰＬの電位を強誘電体の分極反転が行われない程度の低い電圧としてもよい。
【００７４】
（ｂ） ＤＲＡＭモードにおけるリフレッシュ動作
ＤＲＡＭにおいては、キャパシタに蓄えられた電荷は漏電により約１００ｍｓ程度という極めて短い時間で失われるため、記憶情報を保持し続けるためには電荷が失われる前に電荷を一旦読み出し、再度書き込む操作、いわゆるリフレッシュを行う必要がある。
【００７５】
本実施形態による半導体記憶装置では、プレート線ＰＬをフローティングにすることにより通常のＤＲＡＭと同様に扱うことができ、リフレッシュ動作についても通常と同様に行うことができる。
【００７６】
（ｃ） ＦＲＡＭモードにおける書き込み／読み出し方法
図１に示すように、本実施形態による半導体記憶装置は、１つの転送トランジスタＴｒに、ＤＲＡＭのキャパシタＣ１と、ＦＲＡＭのキャパシタＣ２とが接続されており、ＦＲＡＭのキャパシタＣ２のみを用いてＦＲＡＭと同様に使用することができる（以下、このような使用方法をＦＲＡＭモードと呼ぶ）。
【００７７】
本実施形態による半導体記憶装置をＦＲＡＭモードで使用するためには、ＤＲＡＭのキャパシタＣ１のセルプレートを所定の電圧に固定（例えば接地）するか、望ましくはフローティングにすればよい。キャパシタＣ１のセルプレートの電位が固定されている場合、キャパシタＣ２の書き込み／読み出しと同時にキャパシタＣ１においても電荷が蓄えられ放出される動作が繰り返されることとなるが、キャパシタＣ１の書き込み／読みだし回数はＦＲＡＭとの関係では事実上無限大と考えてよいので、キャパシタＣ１の疲労劣化は無視することができる。しかしながら、キャパシタＣ１の容量は、キャパシタＣ２を動作する際にビット線に寄生する不要な寄生容量として作用するため、情報を読み出す際の感度やノイズ耐性を低下させ、また、動作速度をも低下させる虞がある。したがって、キャパシタＣ１のセルプレートは、フローティングにすることが電気的には望ましい。但し、このためには更に引き出し電極が必要とされ、全体的な集積度の低下を招来する虞がある。いずれの構造を採用するかは、電気的特性と集積度とのトレードオフにより、そのデバイスに要求される特性等に応じて適宜選択することが望ましい。
【００７８】
以下、ＦＲＡＭモードにおける情報書き込み／読み出し方法の一例について説明する。
【００７９】
キャパシタＣ２に記憶情報を書き込む場合には、ビット線ＢＬとプレート線ＰＬとの間に、書き込むべき情報に応じた極性を有し、強誘電体膜が分極反転するに十分な電位差を有する電圧を印加した後、ワード線ＷＬに所定の電圧を印加して転送トランジスタＴｒをＯＮにし、強誘電体膜を所定の方向に分極反転することによりキャパシタＣ２に分極電荷を蓄える。これにより、キャパシタＣ２には記憶情報が書き込まれることとなる。
【００８０】
キャパシタＣ２に記憶情報”１”を記憶する場合には、例えば、ビット線ＢＬにプラス、プレート線ＰＬに零或いはマイナスの電位を印加すればよい。また、キャパシタＣ２に記憶情報”０”を記憶する場合には、例えば、ビット線ＢＬに零或いはマイナス、プレート線ＰＬにプラスの電位を印加すればよい。
【００８１】
一方、記憶情報の読み出しは、基本的にＤＲＡＭモードの場合と同様であり、ビット線ＢＬをフローティングにした状態でワード線ＷＬに電圧を印加して転送トランジスタＴｒをＯＮ状態とし、キャパシタＣ２に電圧を印加することによりビット線ＢＬに現れる電荷をセンスアンプにより読み取ることにより行われる。ビット線ＢＬにキャパシタＣ２に蓄えられていた電荷が出力されると、ビット線ＢＬの電位はキャパシタＣ２に蓄えられていた電荷に応じて僅かに変化する。このように変化したビット線ＢＬの電位と、ダミーセル（図示せず）に接続されたビット線（図示せず）の電位とをセンスアンプにより比較し、これら電位の高低の関係からキャパシタＣ２に蓄えられていた情報が”１”であるか”０”であるかを読み出すことができる。センスアンプは、この僅かな電位差を感知して増幅し、Ｈｉｇｈ又はＬｏｗに対応する規定の電圧値に戻す機能を有している。
【００８２】
（ｄ） キャパシタＣ１の記憶情報をキャパシタＣ２に転送する方法
本実施形態による半導体記憶装置は、１つの転送トランジスタＴｒに２つのキャパシタＣ１、Ｃ２が接続されており、換言すれば、同一のアドレスに、ＤＲＡＭの原理により記憶を保持するキャパシタＣ１と、ＦＲＡＭの原理により記憶を保持するキャパシタＣ２とが設けられていることとなる。したがって、一つのアドレスにつき２倍の情報を保持できるが、情報をやり取りするトランスファーゲートは１つのみであり、これら２つの情報を同時に扱うことはできない。
【００８３】
一方、このように半導体記憶装置を構成するメリットは、頻繁に使用するデータはキャパシタＣ１に記憶することにより通常のＤＲＡＭと同様に使用することができ、且つ、キャパシタＣ１に格納された最新の情報をキャパシタＣ２に転送することにより不揮発性メモリーとしても利用することができる点である。
【００８４】
キャパシタＣ１の記憶情報をキャパシタＣ２に転送するためには、例えば、図２に示す回路を用いることができる。
【００８５】
転送トランジスタＴｒと、キャパシタＣ１、Ｃ２からなるメモリセルＭＣには、図１に示す半導体記憶装置と同様に、ワード線ＷＬ、ビット線ＢＬ、プレート線ＰＬが接続されている。ビット線ＢＬにはセンスアンプＳＡが接続されている。センスアンプＳＡにはダミーセルＤＣに接続されるビット線ＢＬ′が接続されている。ビット線ＢＬとプレート線ＰＬとの間には、ビット線ＢＬの信号を反転してプレート線ＰＬに印加するためのインバータ回路ＩＮＶが、トランジスタＴｒ１を介して接続されている。
【００８６】
このように、図２に示す回路は、ビット線ＢＬの信号を反転してプレート線ＰＬに印加できることに特徴がある。このように回路を構成することにより、トランジスタＴｒ１がＯＦＦ状態のときにはプレート線ＰＬをフローティングの状態とすることができ、トランジスタＴｒ１がＯＮ状態のときにはプレート線ＰＬにビット線ＢＬとは逆の信号を印加することができる。
【００８７】
次に、図２の回路を用いてキャパシタＣ１の記憶情報をキャパシタＣ２に転送する方法について説明する。
【００８８】
まず、通常のＤＲＡＭモードのリフレッシュ動作と同様にして、キャパシタＣ１の記憶情報を読み出す。このとき、読み出した記憶情報に応じてビット線ＢＬの電位は変化することとなる。
【００８９】
次いで、センスアンプＳＡにより、このように変化したビット線ＢＬの電位とダミーセルＤＣの接続されたビット線ＢＬ′の電位とを比較し、キャパシタＣ１に蓄えられていた記憶情報が”１”であったか”０”であったかを判定する。
【００９０】
続いて、判定した結果に基づいて、ビット線ＢＬの電位を規定の電圧に調整する。すなわち、センスアンプＳＡにより、ビット線ＢＬの電圧を、記憶情報”１”に相当する電圧、或いは、記憶情報”０”に相当する電圧に戻す。
【００９１】
この後、ＤＲＡＭ／ＦＲＡＭ切り換え信号を印加してトランジスタＴｒ１をＯＮ状態にし、ビット線ＢＬに印加されている信号の反転信号をプレート線ＰＬに印加される。
【００９２】
このとき、ＤＲＡＭモードにおける情報”１”及び”０”に対応する動作電圧と、ＦＲＡＭモードにおける情報”１”及び”０”に対応する動作電圧とをそれぞれ対応づけておくことが望ましい。こうすることにより、キャパシタＣ２は、前述のＦＲＡＭモードにおける書き込み状態と同様の状態となり、キャパシタＣ２にはキャパシタＣ１に蓄えられていた記憶情報と同じ記憶情報が蓄えられることとなる。なお、プレート線ＰＬに電位が加えられるとキャパシタＣ２の充電によってビット線ＢＬの電位は下がることとなるが、センスアンプＳＡによりわずかな差も増幅して規定の電位に戻されるので、規定の電圧でキャパシタＣ２を充電することができる。
【００９３】
これにより、キャパシタＣ１に蓄えられていた記憶情報を、キャパシタＣ２に転送することができる。
【００９４】
（ｅ） キャパシタＣ２の記憶情報をキャパシタＣ１に転送する方法
図２の回路によれば、キャパシタＣ２の記憶情報をキャパシタＣ１に転送することもできる。キャパシタＣ２に待避していた記憶情報をキャパシタＣ１に転送すれば、装置の立ち上げを迅速に行うことも容易となる。
【００９５】
まず、通常のＦＲＡＭモードの情報読みだし方法と同様にして、ビット線ＢＬにプラス電位を、プレート線を零電位を印加し、次いで、ワード線ＷＬに所定の電圧を印加して転送トランジスタＴｒをＯＮ状態にする。これにより、ビット線ＢＬにはキャパシタＣ２に蓄えられた記憶情報に応じた電荷が現れ、ビット線ＢＬの電位が微量に変化する。
【００９６】
次いで、センスアンプＳＡにより、このように変化したビット線ＢＬの電位とダミーセルＤＣの接続されたビット線ＢＬ′の電位とを比較し、キャパシタＣ１に蓄えられていた記憶情報が”１”であったか”０”であったかを判定する。
【００９７】
続いて、判定した結果に基づいて、ビット線ＢＬの電位を規定の電圧に調整する。すなわち、センスアンプＳＡにより、ビット線ＢＬの電圧を、記憶情報”１”に相当する電圧、或いは、記憶情報”０”に相当する電圧に戻す。
【００９８】
このとき、ＤＲＡＭモードにおける情報”１”及び”０”に対応する動作電圧と、ＦＲＡＭモードにおける情報”１”及び”０”に対応する動作電圧とをそれぞれ対応づけておくことが望ましい。こうすることにより、キャパシタＣ１は、前述のＤＲＡＭモードにおける書き込み状態と同様の状態となり、キャパシタＣ１にはキャパシタＣ２に蓄えられていた記憶情報と同じ記憶情報が蓄えられることとなる。
【００９９】
なお、キャパシタＣ２の情報を読み出す際に、キャパシタＣ１のプレート線が接地されていると、ビット線ＢＬに現れる電位がキャパシタＣ１に蓄えられている電荷に影響を受ける場合がある。このような場合には、キャパシタＣ１のプレート線はフローティングにしておくことが望ましい。この場合、キャパシタＣ２の情報を読み出しビット線ＢＬの電位が変化した後にキャパシタＣ１のプレート線を接地すれば、所定の電圧によってキャパシタＣ１を充電することができる。この状態で転送トランジスタＴｒをＯＦＦにすれば、キャパシタＣ１の電荷はしばらくの間保持されることとなる。
【０１００】
これにより、キャパシタＣ２に蓄えられていた記憶情報を、キャパシタＣ１に転送することができる。
【０１０１】
この後、キャパシタＣ２のプレート線をトランジスタＴｒ１をＯＦＦにしてフローティングにすれば、通常のＤＲＡＭモードに移行することができる。
【０１０２】
なお、ＦＲＡＭは破壊読み出しのためキャパシタＣ２に蓄えられていた情報は破壊されるが、ＤＲＡＭモードにおいてリフレッシュを行うことにより記憶情報は保持されることになる。
【０１０３】
〔３〕 具体的な半導体記憶装置の構造
図１に示す回路を実現するための具体的な半導体記憶装置の構造を図３を用いて説明する。
【０１０４】
シリコン基板１０上には、素子領域を画定するための素子分離膜１２が形成されている。素子分離膜１２が形成されたシリコン基板上には、ゲート電極１４、ソース／ドレイン拡散層１６を有する転送トランジスタが形成されている。ゲート電極１４は、紙面垂直方向に延在する複数の転送トランジスタのゲート電極を兼ねるワード線としても機能する。転送トランジスタが形成されたシリコン基板１０上には、ソース／ドレイン拡散層１６に接続された電極プラグ２０が埋め込まれた層間絶縁膜１８が形成されている。層間絶縁膜１８上には、シリコン窒化膜２２を介して、キャパシタＣ１のプレート電極として機能する導電膜２４と、層間絶縁膜２６とが形成されている。シリコン窒化膜２２、導電膜２４及び層間絶縁膜２６には、電極プラグ２０に達する開口部２８が形成されている。開口部２８の側壁には、キャパシタＣ１の誘電体膜として機能する常誘電体膜（図示せず）が形成されている。開口部２８内には、電極プラグ２０に接続された蓄積電極３０が埋め込まれており、こうして、導電膜２４、常誘電体膜、蓄積電極３０よりなるキャパシタＣ１が構成されている。蓄積電極３０上には、強誘電体膜に対して相性のよい導電膜３２が形成されている。層間絶縁膜２６及び導電膜３２上には、キャパシタＣ２の誘電体膜となる強誘電体膜３４が形成されている。強誘電体膜３４上には、キャパシタＣ２のプレート電極３８が形成されている。こうして、蓄積電極３０（導電膜３２）、強誘電体膜３４、プレート電極３８よりなるキャパシタＣ２が構成されている。なお、図３中には示していないが、ビット線は、電極プラグ２０が接続されていない側のソース／ドレイン拡散層１６に接続され、ゲート電極１４により構成されるワード線と交差する方向に延在して形成されている。ビット線は、例えば、層間絶縁膜１８の下層部に、或いは、プレート電極３８を覆う絶縁膜（図示せず）上に形成することができる。なお、以下の実施形態においてもビット線についての記載を省略するが、同様に形成することができる。
【０１０５】
このように、本実施形態による半導体記憶装置は、柱状の蓄積電極３０の側壁部を利用してキャパシタＣ１が構成され、蓄積電極の上面部を利用してキャパシタＣ２が構成されていることに特徴がある。このように半導体記憶装置を構成することにより、ＤＲＡＭの集積度を落とすことなくＤＲＡＭのキャパシタＣ１と、ＦＲＡＭのキャパシタＣ２とを形成することができる。
【０１０６】
〔４〕 半導体記憶装置の製造方法
まず、シリコン基板１０上に、例えば通常のＬＯＣＯＳ法により素子分離膜１２を形成する。
【０１０７】
次いで、素子分離膜１２により画定された素子領域に、通常のＭＯＳトランジスタの形成方法と同様にして、ゲート電極１４、ソース／ドレイン拡散層１６とを有するＭＯＳトランジスタを形成する。このＭＯＳトランジスタは、転送トランジスタＴｒとして用いられる。
【０１０８】
続いて、全面に、例えばＣＶＤ法によりシリコン酸化膜を堆積してその表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜１８を形成する。
【０１０９】
この後、通常のリソグラフィー技術及びエッチング技術により、キャパシタＣ１、Ｃ２が接続されるソース／ドレイン拡散層１６に達するコンタクトホールを層間絶縁膜１８に形成する。
【０１１０】
次いで、例えばＣＶＤ法によりドープトポリシリコン膜を堆積してエッチバックし、コンタクトホール内に埋め込まれた電極プラグ２０を形成する（図４（ａ））。
【０１１１】
続いて、電極プラグ２０が埋め込まれた層間絶縁膜１８上に、後工程でエッチングストッパ膜として用いるシリコン窒化膜２２を形成する。
【０１１２】
この後、シリコン窒化膜２２上に、キャパシタＣ１の電極材となる導電膜２４を堆積する。導電膜２４としては、例えばドープトポリシリコン膜を適用することができる。この電極材は、後に形成するキャパシタ誘電体膜との相性がよい導電性材料を選択することが望ましい。誘電体膜との相性により、ドープトポリシリコン膜の他、タングステン膜、酸化タングステン膜、窒化タングステン膜、ルテニウム膜、酸化ルテニウム膜、プラチナ膜、窒化チタン膜、イリジウム膜、酸化イリジウム膜などを用いることもできる。また、これらの膜の積層膜を用いてもよい。
【０１１３】
次いで、導電膜２４上に、例えばＣＶＤ法やスパッタ法により、シリコン窒化膜、シリコン酸化膜、或いはアルミナ膜などの絶縁材料よりなる層間絶縁膜２６を形成する（図４（ｂ））。
【０１１４】
続いて、通常のリソグラフィー技術及びエッチング技術を用いて層間絶縁膜２６及び導電膜２４をエッチングし、電極プラグ２０を露出する開口部２８を形成する（図５（ａ））。この際、シリコン窒化膜２２に対してエッチング選択性がとれる条件で層間絶縁膜２６及び導電膜２４をエッチングし、その後にシリコン窒化膜２２を除去するようにすれば、電極プラグ２０などの下地構造にダメージを与えることなく開口部２８を形成することができる。なお、層間絶縁膜２６及び導電膜２４のエッチングを制御性よく停止できる場合には、必ずしもシリコン窒化膜２２を設ける必要はない。
【０１１５】
なお、図５（ａ）では、導電膜２４は開口部２８により分断されているように見えるが、平面的なレイアウトにおいては互いに網目状に繋がっており、一枚の電極（プレート電極）として用いることができる。
【０１１６】
この後、例えばＣＶＤ法により膜厚約５ｎｍのシリコン窒化膜を堆積し、例えば２０ｎｍのシリコン酸化膜を形成するに必要な酸化処理をウェット雰囲気中で行い、キャパシタＣ１の誘電体膜となるシリコン窒化酸化膜（図示せず）を形成する。
【０１１７】
次いで、このように形成したシリコン窒化酸化膜をエッチバックし、開口部２８の側壁にのみシリコン窒化酸化膜を残存させる。これにより、開口部２８内には電極プラグ２０が再度露出する。
【０１１８】
続いて、例えばＣＶＤ法により導電膜を堆積し、その後、層間絶縁膜２６が露出するまでエッチバック或いはＣＭＰ法により導電膜を除去し、開口部２８内にのみ導電膜を残存させる。こうして、開口部２８内に埋め込まれた柱状の蓄積電極３０を形成する（図５（ｂ））。蓄積電極３０は、キャパシタＣ１、Ｃ２の双方の蓄積電極として機能し、電極プラグ２０を介して転送トランジスタのソース／ドレイン拡散層１６に接続されることとなる。
【０１１９】
なお、蓄積電極３０を形成するための導電膜は、導電膜２４と同様に、キャパシタＣ１を構成する誘電体膜の材料と相性のよい導電性材料を用いることが望ましい。
【０１２０】
このように蓄積電極３０を形成することにより、蓄積電極３０は、開口部２８の内壁に形成されたシリコン窒化酸化膜を介して形成された導電膜２４に囲われることになる。すなわち、導電膜２４よりなるプレート電極と、シリコン窒化酸化膜よりなる誘電体膜と、蓄積電極３０とによりキャパシタＣ１が構成されることとなる。なお、柱状の蓄積電極を有する半導体記憶装置については、例えば同一出願人による特願平９−１８５２６３号明細書に詳述されている。
【０１２１】
この後、蓄積電極３０をエッチバックし、蓄積電極３０の表面を、層間絶縁膜２６の表面よりも若干後退させる（図６（ａ））。なお、蓄積電極３０を後退させる量は、層間絶縁膜２６の膜厚よりも少ないことが望ましい。層間絶縁膜２６よりも下層部まで蓄積電極３０を後退させると、このエッチング過程で蓄積電極３０と導電膜２４との間の誘電体膜にまでダメージを与えるおそれがあり、キャパシタの特性を損なう虞があるからである。
【０１２２】
次いで、例えばＣＶＤ法により、キャパシタＣ２を構成するための誘電体膜と相性のよい導電膜を堆積し、その後、層間絶縁膜２６が露出するまでエッチバック或いはＣＭＰ法により導電膜を除去し、開口部２８内にのみ導電膜を残存させる。こうして、蓄積電極３０上に形成された導電膜３２を形成する（図６（ｂ））。導電膜３２としては、例えば、ＰＺＴ、Ｙ１などの強誘電体膜と相性のよいルテニウム膜、酸化ルテニウム膜、プラチナ膜、イリジウム膜、酸化イリジウム膜、窒化チタン膜、窒化タングステン膜などを用いることができる。
【０１２３】
なお、本明細書にいう誘電体膜に対して相性のよい導電膜とは、誘電体膜の成膜段階等において特性を劣化されず、且つ、誘電体膜の特性に悪影響を与えない導電膜を意味する。例えば、酸化雰囲気中で成膜を行う誘電体膜に対しては、耐酸化性に優れた導電膜を適用することが望ましい。また、高誘電率膜や強誘電体膜の多くは酸化物であるが、これら膜中の酸素は一般に非常に抜けやすいため、これら誘電体膜に接する導電膜には、誘電体膜中の酸素を脱離しにくい導電膜を適用することが望ましい。
【０１２４】
なお、図６（ａ）〜（ｂ）に示す工程は、蓄積電極３０を構成する材料とキャパシタＣ２を構成する誘電体膜との相性が悪い場合にそれを緩和するための方法であり、蓄積電極３０を構成する材料とキャパシタＣ２を構成する誘電体膜との相性がよい場合には必ずしも必要ではない。また、必ずしも開口部２８内に埋め込んで形成する必要はなく、通常のリソグラフィー技術及びエッチング技術を用いて導電膜３２を形成してもよい。
【０１２５】
続いて、層間絶縁膜２６及び導電膜３２上に、キャパシタＣ２の誘電体膜となる強誘電体膜３４を形成する。成膜には、例えば、ＣＶＤ法、スパッタ法、レーザアブレーション法、或いは、ゾルゲル法等を用いることができ、強誘電体膜としては、例えばＰＺＴ、Ｙ１などを適用することができる。
【０１２６】
なお、強誘電体膜３４の成膜後、ＰＺＴやＹ１等の結晶性を改善したり十分な酸素を添加するためのアニールや酸化を行ってもよい。
【０１２７】
この後、通常のリソグラフィー技術及びエッチング技術を用いて強誘電体膜３４及び層間絶縁膜２６をエッチングし、導電膜２４よりなるキャパシタＣ１のプレート電極に接続されるプレート線を接続するためのコンタクトホール３６を形成する（図７（ａ））。
【０１２８】
次いで、例えばＣＶＤ法により、強誘電体膜３４と相性のよい導電膜を堆積し、通常のリソグラフィー技術及びエッチング技術によりパターニングし、強誘電体膜３４を介して導電膜３２上に形成されたキャパシタＣ２のプレート電極３８と、コンタクトホール３６を介してキャパシタＣ１のプレート電極である導電膜２４に接続されたプレート線４０とを形成する（図７（ｂ））。なお、プレート電極３８、プレート線４０としては、例えばルテニウム膜、酸化ルテニウム膜、プラチナ膜、イリジウム膜、酸化イリジウム膜、窒化チタン膜、窒化タングステン膜などを適用することができる。
【０１２９】
このようにして半導体記憶装置を製造することにより、蓄積電極３０、誘電体膜、導電膜２４（プレート電極）よりなるＤＲＡＭのキャパシタＣ１と、蓄積電極３０、強誘電体膜３４、プレート電極３８よりなるＦＲＡＭのキャパシタＣ２とを形成することができ、図１に示す半導体記憶装置を実現することができる。
【０１３０】
このように、本実施形態による半導体記憶装置の構造及び製造方法によれば、ＤＲＡＭのキャパシタＣ１上にＦＲＡＭのキャパシタＣ２を形成するので、ＤＲＡＭの集積度を犠牲にすることなく図１に示す回路を実現することができる。
【０１３１】
なお、上記実施形態では、以下の理由に基づき、キャパシタＣ１を蓄積電極３０の側壁に形成し、キャパシタＣ２を蓄積電極３０の上面に形成している。
【０１３２】
ＤＲＡＭのキャパシタＣ１の誘電体膜として一般に用いられる常誘電体膜は、ＦＲＡＭのキャパシタＣ２の誘電体膜として一般に用いられている強誘電体膜よりも誘電率が低い（例えば、ＰＺＴの１０００、Ｙ１の５００に対し、窒化酸化膜の４、タンタル酸化膜の４０、ＢＳＴの３００）。
【０１３３】
また、強誘電体膜は薄膜形成の技術が十分に確立されておらず、薄い膜を成膜するとリーク電流が多く使用することが困難となるのに対し、常誘電体膜では薄膜化技術が十分確立されており、４ｎｍ程度の膜厚でも十分に使用しうる。一方、１Ｇや４Ｇクラスのデバイスでは、蓄積電極３０の間隔は０．２〜０．１μｍ程度にまで狭くなることが予想されるため、蓄積電極３０の間に導電膜２４よりなるプレート電極を形成することを考慮すると、約３０ｎｍ以下の強誘電体膜を形成する必要があるが、このような薄膜化は困難となることが想定される。
【０１３４】
また、強誘電体膜の形成に一般的に用いられているゾルゲル法ではスピンコータを用いるため、凸部に成膜材が溜まりやすく側壁に薄く膜を形成することは困難である。
【０１３５】
そこで、大面積を確保しうる蓄積電極３０の側壁には、誘電率が低く薄膜化が容易で側壁部に容易に形成しうる常誘電体膜を形成してキャパシタＣ１の誘電体膜とし、スピンコートによる成膜が容易な蓄積電極３０の上面には、キャパシタＣ２を構成する強誘電体膜を形成することとしている。
【０１３６】
したがって、上記の問題を解決することができれば、必ずしも蓄積電極３０の側壁部にキャパシタＣ１を形成し、上面部にキャパシタＣ２を形成する必要はなく、この逆となるようにキャパシタを構成してもよい。
【０１３７】
［第２実施形態］
本発明の第２実施形態による半導体記憶装置及びその製造方法について図８乃至図１２を用いて説明する。図１乃至図７に示す第１実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【０１３８】
図８は本実施形態による半導体記憶装置の構造を示す回路図、図９は本実施形態による半導体記憶装置の構造を示す概略断面図、図１０乃至図１２は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
【０１３９】
〔１〕 メモリセルの回路構成
本実施形態による半導体記憶装置は、図１に示す第１実施形態による半導体記憶装置において、ＦＲＡＭのキャパシタＣ２が複数個設けられていることに特徴がある。すなわち、ゲートＧがワード線ＷＬに接続され、一方のソース／ドレインＳ／Ｄがビット線ＢＬに接続された転送トランジスタＴｒの他方のソース／ドレインＳ／Ｄには、常誘電体膜を誘電体とするキャパシタＣ１の一方の電極と、強誘電体を誘電体膜とするキャパシタＣ２1、Ｃ２2、…Ｃ２nの一方の電極とが接続されている。キャパシタＣ１の他方の電極は接地され、キャパシタＣ２1、Ｃ２2…Ｃ２nの他方の電極にはそれぞれプレート線ＰＬ1、ＰＬ2、…ＰＬnが接続されている。プレート線ＰＬには、正負両方の電位を印加することができ、更にフローティングにすることもできるようになっている（図８（ａ））。
【０１４０】
〔２〕 動作原理
本実施形態による半導体記憶装置の動作原理は、基本的には第１実施形態による半導体記憶装置と同様である。異なる点は、ＦＲＡＭのキャパシタＣ２1、Ｃ２2、…Ｃ２nを、それぞれ独立して読み書きすることができる点である。以下、複数のキャパシタＣ２を設けるメリットについて説明する。
【０１４１】
ＤＲＡＭのキャパシタＣ１は、無電圧状態で記憶を保持する機能を有しておらず、常にキャパシタの両端に電圧を印加して充電状態にしておくか、或いは、充電された電荷の逃げ道をふさぐべく電極をフローティングの状態にしておく必要がある。したがって、第１実施形態のようにＤＲＡＭのキャパシタＣ１とＦＲＡＭのキャパシタＣ２とを一の転送トランジスタＴｒに接続する場合には、キャパシタＣ２の読み書きを行うと、キャパシタＣ１の記憶情報は破壊されることとなる。
【０１４２】
一方、ＦＲＡＭのキャパシタＣ２は、強誘電体の分極電荷によって情報を記憶しているので、装置の電源を切った場合であっても記憶情報を保持し続けられる。すなわち、キャパシタＣ１に情報を書き込み、或いは、情報を読み出したとしても、キャパシタＣ２の記憶情報が改竄されることはない。
【０１４３】
ＦＲＡＭのキャパシタを複数設けた場合であっても、一のキャパシタＣ２を読み書きしている際に他のキャパシタのプレート線に電圧が印加されなければ他のキャパシタの記憶情報が改竄されることなく使用することができる。
【０１４４】
したがって、図８に示す半導体記憶装置を構成した場合、例えば、目的とするキャパシタＣ２のプレート線ＰＬを順次一つづつ選択し、これに順次電圧を印加し、キャパシタＣ２への情報の書き込み、読み出しを行うこととすれば、全てのキャパシタＣ２1、Ｃ２2、…Ｃ２nの情報を出し入れすることができる。
【０１４５】
このように、本実施形態による半導体記憶装置によれば、記憶容量を大幅に増大させることができる。なお、後述するように半導体記憶装置を構成することにより平面的なレイアウトを広げることなく一の転送トランジスタに接続されるキャパシタＣ２の数を増加できるので、記憶装置の集積度を損なうこともない。
【０１４６】
なお、前述のように、キャパシタＣ２の情報を読み出す際に、キャパシタＣ１のプレート線ＰＬ0が接地されていると、ビット線ＢＬに現れる電位がキャパシタＣ１に蓄えられている電荷の影響を受ける場合がある。このような場合には、図８（ｂ）に示すようにキャパシタＣ１のプレート電極に接続されるプレート線ＰＬ0を設け、キャパシタＣ２の情報を読み出す際にはプレート線ＰＬ0をフローティングの状態にすることが望ましい。また、プレート線ＰＬ0の電位を、ビット線ＢＬの電位とほぼ同電位に設定してもよい。
【０１４７】
〔３〕 具体的な半導体記憶装置の構造
図８に示す回路を実現するための具体的な半導体記憶装置の構造を図９を用いて説明する。
【０１４８】
シリコン基板１０上には、素子領域を画定するための素子分離膜１２が形成されている。素子分離膜１２が形成されたシリコン基板上には、ゲート電極１４、ソース／ドレイン拡散層１６を有する転送トランジスタが形成されている。ゲート電極１４は、紙面垂直方向に延在する複数の転送トランジスタのゲート電極を兼ねるワード線としても機能する。転送トランジスタが形成されたシリコン基板１０上には、ソース／ドレイン拡散層１６に接続された電極プラグ２０が埋め込まれた層間絶縁膜１８が形成されている。層間絶縁膜１８上には、シリコン窒化膜２２を介して、キャパシタＣ１のプレート電極として機能する導電膜２４と、層間絶縁膜２６とが形成されている。導電膜２４及び層間絶縁膜２６には、電極プラグ２０に達する開口部２８が形成されている。開口部２８の側壁には、キャパシタＣ１の誘電体膜として機能する常誘電体膜が形成されている。開口部２８内には、電極プラグ２０に接続された蓄積電極３０が埋め込まれており、こうして、導電膜２４、常誘電体膜、蓄積電極３０よりなるキャパシタＣ１が構成されている。層間絶縁膜２６上には、層間絶縁膜４２ａ、４２ｂ、４２ｃと導電膜４４ａ、４４ｂとが交互に積層されている。層間絶縁膜４２及び導電膜４４よりなる積層膜には、蓄積電極３０に達する開口部４６が形成されている。開口部４６の側壁には、キャパシタＣ２の誘電体膜として機能する強誘電体膜が形成されている。開口部４６内には、蓄積電極３０に接続された蓄積電極４８が埋め込まれており、こうして、導電膜４４、強誘電体膜、蓄積電極４８よりなる複数のキャパシタＣ２が構成されている。層間絶縁膜４２ｃ上には層間絶縁膜５０が形成されている。層間絶縁膜５０上には、層間絶縁膜４２、５０を介して導電膜２４に接続されたプレート線５４と、層間絶縁膜２６、４２、５０を介して導電膜４４に接続されたプレート線５６とが形成されている。
【０１４９】
このように、本実施形態による半導体記憶装置は、柱状の蓄積電極３０の側壁部を利用してキャパシタＣ１が構成され、柱状の蓄積電極４８の側壁部を利用して複数のキャパシタＣ２が構成されていることに特徴がある。このように半導体記憶装置を構成することにより、ＤＲＡＭの集積度を落とすことなくＤＲＡＭのキャパシタＣ１と、複数のＦＲＡＭのキャパシタＣ２とを形成することができる。
【０１５０】
〔４〕 半導体記憶装置の製造方法
まず、例えば図４（ａ）乃至図５（ｂ）に示す第１実施形態による半導体記憶装置の製造方法と同様にして、導電膜２４と層間絶縁膜２６との積層膜に形成された開口部２８内に埋め込まれた蓄積電極３０を形成する。
【０１５１】
次いで、層間絶縁膜２６及び蓄積電極３０上に、例えばＣＶＤ法により、層間絶縁膜４２と、導電膜４４とを交互に堆積する（図１０（ａ））。
【０１５２】
なお、図１０（ａ）に示す半導体記憶装置では、層間絶縁膜４２ａ、導電膜４４ａ、層間絶縁膜４２ｂ、導電膜４４ｂ、層間絶縁膜４２ｃを順次堆積した場合を示している。導電膜４４は、ＦＲＡＭのキャパシタＣ２のプレート電極となる膜であり、導電膜４４の数に相当するキャパシタＣ２を同一蓄積電極上に形成することができる。
【０１５３】
また、図１０（ａ）に示す半導体記憶装置では、後工程においてプレート電極（導電膜２４、４４）から引き出す電極を形成する関係から、導電膜４４の堆積後に、導電膜４４を所定の形状にパターニングしている。
【０１５４】
続いて、このように形成した絶縁膜４２及び導電膜４４からなる積層膜に、蓄積電極３０に達する開口部４６を形成する。
【０１５５】
この後、例えば溶液気化型ＣＶＤ法により、ＦＲＡＭのキャパシタＣ２の誘電体膜を構成する強誘電体膜（図示せず）を形成する。
【０１５６】
次いで、このように形成した強誘電体膜をエッチバックし、開口部４６の側壁にのみ強誘電体膜を残存させる。これにより、開口部４６内には蓄積電極３０が再度露出する。
【０１５７】
続いて、例えばＣＶＤ法により導電膜を堆積し、その後、層間絶縁膜４２ｃが露出するまでエッチバック或いはＣＭＰ法により導電膜を除去し、開口部４６内にのみ導電膜を残存させる。こうして、開口部４６内に埋め込まれた柱状の蓄積電極４８を形成する（１１（ａ））。蓄積電極４８は、キャパシタＣ２の蓄積電極として機能し、蓄積電極３０、電極プラグ２０を介して転送トランジスタのソース／ドレイン拡散層１６に接続される。したがって、蓄積電極４８となる導電膜は強誘電体膜と相性のよい膜であることが望ましく、例えばルテニウム膜、酸化ルテニウム膜、プラチナ膜、イリジウム膜、酸化イリジウム膜、窒化チタン膜、窒化タングステン膜などを適用することができる。
【０１５８】
このように蓄積電極４８を形成することにより、開口部４６の内壁部には、蓄積電極４８、強誘電体膜、導電膜４４よりなる複数のキャパシタＣ２が形成される。
【０１５９】
この後、層間絶縁膜４２ｃ及び蓄積電極４８上に、例えばＣＶＤ法により層間絶縁膜５０を形成する。
【０１６０】
次いで、層間絶縁膜５０、４２に、プレート電極として機能する導電膜４４、２４に達するコンタクトホール５２を形成する（図１１（ｂ））。
【０１６１】
続いて、例えばＣＶＤ法により導電膜を堆積し、通常のリソグラフィー技術及びエッチング技術によりパターニングし、コンタクトホール５２を介してキャパシタＣ１のプレート電極である導電膜２４に接続されたプレート線５４と、コンタクトホール５２を介してキャパシタＣ２のプレート電極である導電膜４４に接続されたプレート線５６とを形成する（図１２）。
【０１６２】
このようにして半導体記憶装置を製造することにより、蓄積電極３０、誘電体膜、導電膜２４（プレート電極）よりなるＤＲＡＭのキャパシタＣ１と、蓄積電極４８、強誘電体膜、導電膜４４（プレート電極）よりなる複数のＦＲＡＭのキャパシタＣ２とを形成することができ、図８に示す半導体記憶装置を実現することができる。
【０１６３】
このように、本実施形態による半導体記憶装置の構造及び製造方法によれば、ＤＲＡＭのキャパシタＣ１上にＦＲＡＭのキャパシタＣ２を複数形成するので、ＤＲＡＭの集積度を犠牲にすることなく図８に示す回路を実現することができる。
【０１６４】
［第３実施形態］
本発明の第３実施形態による半導体記憶装置及びその製造方法について図１３乃至図１５を用いて説明する。図１乃至図１２に示す第１及び第２実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【０１６５】
図１３は本実施形態による半導体記憶装置の構造を示す回路図、図１４は本実施形態による半導体記憶装置の構造を示す概略断面図、図１５は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
【０１６６】
〔１〕 メモリセルの回路構成
本実施形態による半導体記憶装置は、図８に示す第２実施形態による半導体記憶装置において、ＤＲＡＭのキャパシタＣ１が設けられていないことに特徴がある。すなわち、ゲートＧがワード線ＷＬに接続され、一方のソース／ドレインＳ／Ｄがビット線ＢＬに接続された転送トランジスタＴｒの他方のソース／ドレインＳ／Ｄには、強誘電体を誘電体膜とするキャパシタＣ２1、Ｃ２2、…Ｃ２nが接続されている。キャパシタＣ２1、Ｃ２2…Ｃ２nの他方の電極にはそれぞれプレート線ＰＬ1、ＰＬ2、…ＰＬnが接続されている。プレート線ＰＬには、正負両方の電位を印加することができ、更にフローティングにすることもできるようになっている（図１３）。
【０１６７】
このようにしてＦＲＡＭを構成し、後述の構造により装置を構成することにより、平面レイアウトを広げることなく極めて大容量のＦＲＡＭを構成することも可能である。
【０１６８】
〔２〕 具体的な半導体記憶装置の構造
図１３に示す回路を実現するための具体的な半導体記憶装置の構造を図１４を用いて説明する。
【０１６９】
シリコン基板１０上には、素子領域を画定するための素子分離膜１２が形成されている。素子分離膜１２が形成されたシリコン基板上には、ゲート電極１４、ソース／ドレイン拡散層１６を有する転送トランジスタが形成されている。ゲート電極１４は、紙面垂直方向に延在する複数の転送トランジスタのゲート電極を兼ねるワード線としても機能する。転送トランジスタが形成されたシリコン基板１０上には、ソース／ドレイン拡散層１６に接続された電極プラグ２０が埋め込まれた層間絶縁膜１８、シリコン窒化膜２２が形成されている。シリコン窒化膜２２上には、層間絶縁膜４２ａ、４２ｂ、４２ｃと導電膜４４ａ、４４ｂとが交互に積層されている。層間絶縁膜４２及び導電膜４４よりなる積層膜及びシリコン窒化膜２２には、電極プラグ２０に達する開口部４６が形成されている。開口部４６の側壁には、キャパシタＣ２の誘電体膜として機能する強誘電体膜が形成されている。開口部４６内には、電極プラグ２０に接続された蓄積電極４８が埋め込まれており、こうして、導電膜４４、強誘電体膜、蓄積電極４８よりなる複数のキャパシタＣ２が構成されている。層間絶縁膜４２ｃ上には層間絶縁膜５０が形成されている。層間絶縁膜５０上には、層間絶縁膜４２、５０を介して導電膜４４に接続されたプレート線５６とが形成されている。
【０１７０】
このように、本実施形態による半導体記憶装置は、柱状の蓄積電極４８の側壁部を利用して複数のキャパシタＣ２が構成されていることに特徴がある。このように半導体記憶装置を構成することにより、平面レイアウトを広げることなく大容量のＦＲＡＭを形成することができる。
【０１７１】
〔３〕 半導体記憶装置の製造方法
まず、例えば図４（ａ）に示す第１実施形態による半導体記憶装置の製造方法と同様にして、転送トランジスタのソース／ドレイン拡散層１６から引き出される電極プラグ２０を形成する。
【０１７２】
次いで、第２実施形態による半導体記憶装置の製造方法と同様にして、層間絶縁膜１８上に、シリコン窒化膜２２、層間絶縁膜４２ａ、導電膜４４ａ、層間絶縁膜４２ｂ、導電膜４４ｂ、層間絶縁膜４２ｃを順次堆積する（図１５（ａ））。なお、層間絶縁膜４２及び導電膜４４を堆積する繰り返し回数を多くするほど、一の転送トランジスタＴｒに接続されるキャパシタＣ２の数を増やすことができる。
【０１７３】
続いて、このように形成した絶縁膜４２及び導電膜４４からなる積層膜に、電極プラグ２０に達する開口部４６を形成する。
【０１７４】
この後、例えば溶液気化型ＣＶＤ法により、ＦＲＡＭのキャパシタＣ２の誘電体膜を構成する強誘電体膜（図示せず）を形成する。
【０１７５】
次いで、このように形成した強誘電体膜をエッチバックし、開口部４６の側壁にのみ強誘電体膜を残存させる。これにより、開口部４６内には電極プラグ２０が再度露出する。
【０１７６】
続いて、例えばＣＶＤ法により導電膜を堆積し、その後、層間絶縁膜４２ｃが露出するまでエッチバック或いはＣＭＰ法により導電膜を除去し、開口部４６内にのみ導電膜を残存させる。こうして、開口部４６内に埋め込まれた柱状の蓄積電極４８を形成する（１５（ｂ））。
【０１７７】
このように蓄積電極４８を形成することにより、開口部４６の内壁部には、蓄積電極４８、強誘電体膜、導電膜４４よりなる複数のキャパシタＣ２が形成される。
【０１７８】
この後、層間絶縁膜４２ｃ及び蓄積電極４８上に、例えばＣＶＤ法により層間絶縁膜５０を形成する。
【０１７９】
次いで、層間絶縁膜５０、４２に、プレート電極として機能する導電膜４４に達するコンタクトホール５２を形成する。
【０１８０】
続いて、例えばＣＶＤ法により導電膜を堆積し、通常のリソグラフィー技術及びエッチング技術によりパターニングし、コンタクトホール５２を介してキャパシタＣ２のプレート電極である導電膜４４に接続されたプレート線５６とを形成する（図１５（ｃ））。
【０１８１】
このようにして半導体記憶装置を製造することにより、蓄積電極４８、強誘電体膜、導電膜４４（プレート電極）よりなる複数のキャパシタＣ２を形成することができ、図１３に示す半導体記憶装置を実現することができる。
【０１８２】
このように、本実施形態による半導体記憶装置の構造及び製造方法によれば、縦方向に累積して形成された複数のキャパシタＣ２を形成することができるので、大容量のＦＲＡＭを構成することができる。
【０１８３】
［第４実施形態］
本発明の第４実施形態による半導体記憶装置及びその製造方法について図１６及び図１７を用いて説明する。図１乃至図１５に示す第１乃至第３実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【０１８４】
図１６及び図１７は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。
【０１８５】
第１実施形態による半導体記憶装置の製造方法では、図４（ａ）〜図５（ｂ）に示すように、蓄積電極３０と導電膜２４よりなるプレート電極とを形成する際に、まず導電膜２４を形成し、その後導電膜２４に形成された開口部２８内に埋め込むようにして蓄積電極３０を形成した。しかしながら、蓄積電極３０を先に形成することによっても図３に示すような半導体記憶装置を製造することができる。
【０１８６】
まず、図４（ａ）に示す第１実施形態による半導体記憶装置の製造方法と同様にして、転送トランジスタのソース／ドレイン拡散層１６から引き出される電極プラグ２０を形成する（図１６（ａ））。
【０１８７】
次いで、キャパシタＣ１の蓄積電極３０となる導電膜と、キャパシタＣ２の強誘電体膜と相性のよい導電膜３２とを順次堆積して通常のリソグラフィー技術及びエッチング技術を用いてパターニングし、上面が導電膜３２により覆われた蓄積電極３０を形成する（図１６（ｂ））。
【０１８８】
続いて、蓄積電極３０の段差を覆うに十分な膜厚の導電膜２４を堆積する。
【０１８９】
この後、例えばＣＭＰ法により、導電膜３２の表面が露出するまで導電膜２４の表面を研磨する。これにより、導電膜２４と導電膜３２の表面がほぼ等しい高さとなり、表面が平坦化される（図１６（ｃ））。
【０１９０】
次いで、導電膜２４の表面をエッチバックし、導電膜２４の表面を僅かに後退させる（図１７（ａ））。
【０１９１】
続いて、例えばＣＶＤ法により絶縁膜を堆積し、例えばＣＭＰ法により導電膜３２の表面が露出するまでこの絶縁膜を研磨し、層間絶縁膜２６を形成する（図１７（ｂ））。
【０１９２】
この後、図７（ａ）及び（ｂ）に示す半導体記憶装置の製造方法と同様にして、図３に示す半導体記憶装置を製造する。
【０１９３】
このように、本実施形態によれば、蓄積電極３０を形成した後にプレート電極となる導電膜２４を形成することによっても半導体記憶装置を製造することができる。
【０１９４】
なお、本実施形態では、図３に示す第１実施形態による半導体記憶装置の製造方法の一変形例について示したが、図９に示す第２実施形態による半導体記憶装置においても同様に適用することができる。
【０１９５】
また、柱状構造の蓄積電極を有する半導体記憶装置については、例えば同一出願人による特願平９−１８５２６３号明細書に詳述されている。本発明における半導体記憶装置においても、当該明細書に記載された様々な構造や製造方法を適用することができる。
【図面の簡単な説明】
【０１９６】
【図１】本発明の第１実施形態による半導体記憶装置の構造を示す回路図である。
【図２】キャパシタＣ１とキャパシタＣ２との間で記憶情報を転送する際に使用する回路図である。
【図３】本発明の第１実施形態による半導体記憶装置の構造を示す概略断面図である。
【図４】本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図５】本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図６】本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図７】本発明の第１実施形態による半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図８】本発明の第２実施形態による半導体記憶装置の構造を示す回路図である。
【図９】本発明の第２実施形態による半導体記憶装置の構造を示す概略断面図である。
【図１０】本発明の第２実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図１１】本発明の第２実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図１２】本発明の第２実施形態による半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図１３】本発明の第３実施形態による半導体記憶装置の構造を示す回路図である。
【図１４】本発明の第３実施形態による半導体記憶装置の構造を示す概略断面図である。
【図１５】本発明の第３実施形態による半導体記憶装置の製造方法を示す工程断面図である。
【図１６】本発明の第４実施形態による半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図１７】本発明の第４実施形態による半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図１８】従来の半導体記憶装置の構造を示す回路図である。
【図１９】強誘電体膜のヒステリシス特性を示すグラフである。
【図２０】ダミーセルを設けた従来の半導体記憶装置の構造を示す回路図である。
【符号の説明】
【０１９７】
ＢＬ、ＢＬ′…ビット線
Ｃ１、Ｃ２…キャパシタ
ＤＣ…ダミーセル
Ｇ…ゲート
ＩＮＶ…インバータ
ＭＣ…メモリセル
ＰＬ…プレート線
ＳＡ…センスアンプ
Ｓ／Ｄ…ソース／ドレイン
Ｔｒ…転送トランジスタ
ＷＬ、ＷＬ′…ワード線
１０…シリコン基板
１２…素子分離膜
１４…ゲート電極
１６…ソース／ドレイン拡散層
１８…層間絶縁膜
２０…電極プラグ
２２…シリコン窒化膜
２４…導電膜
２６…層間絶縁膜
２８…開口部
３０…蓄積電極
３２…導電膜
３４…強誘電体膜
３６…コンタクトホール
３８…プレート電極
４０…プレート線
４２…層間絶縁膜
４４…導電膜
４６…開口部
４８…蓄積電極
５０…層間絶縁膜
５２…コンタクトホール
５４…プレート線
５６…プレート線
【図１】
0004545133.tif 000002
【図２】
0004545133.tif 000003
【図３】
0004545133.tif 000004
【図４】
0004545133.tif 000005
【図５】
0004545133.tif 000006
【図６】
0004545133.tif 000007
【図７】
0004545133.tif 000008
【図８】
0004545133.tif 000009
【図９】
0004545133.tif 000010
【図１０】
0004545133.tif 000011
【図１１】
0004545133.tif 000012
【図１２】
0004545133.tif 000013
【図１３】
0004545133.tif 000014
【図１４】
0004545133.tif 000015
【図１５】
0004545133.tif 000016
【図１６】
0004545133.tif 000017
【図１７】
0004545133.tif 000018
【図１８】
0004545133.tif 000019
【図１９】
0004545133.tif 000020
【図２０】
0004545133.tif 000021