(57)【特許請求の範囲】
【請求項１】
入力信号または前段ステージの出力電圧を受ける入力端と、
位相が反転されてハイレベルで所定部分オーバーラップされて提供される第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２がそれぞれ供給される第１クロック端子ＣＬＫａ及び第２クロック端子ＣＬＫｂと、
前記第１、２クロック信号がハイレベルにオーバーラップされた期間の長さに応じた時間間隔を置いて順次ローレベルの走査信号を出力する出力端が含まれる多段のステージで構成され、
前記各ステージの走査信号出力可否に関係なく、前記ステージの出力端がノンフローティング（ｎｏｎ−ｆｌｏａｔｉｎｇ）状態に維持され、
前記各ステージは、
前段ステージの出力電圧または入力信号ＩＮを受け、第１クロック端子にゲート端子が接続された第１トランジスターＭ１と、
前記第１トランジスターＭ１の出力端にゲート端子が接続され、第２クロック端子及び出力ラインＯＵＴに接続された第２トランジスターＭ２と、
前記第１クロック端子にゲート端子が接続され、第２電源ＶＳＳ及び第１ノードＮ１の間に接続された第３トランジスターＭ３と、
前記第１トランジスターＭ１の出力端にゲート端子が接続され、第１クロック端子及び第１ノードＮ１の間に接続された第４トランジスターＭ４と、
前記第１ノードＮ１にゲート端子が接続され、第１電源ＶＤＤ及び前記出力ラインＯＵＴの間に接続された第５トランジスターＭ５が含まれて構成されることを特徴とする走査駆動回路。
【請求項２】
前記第１トランジスターＭ１の出力端及び前記出力ラインＯＵＴの間に接続された第１キャパシターＣ１がさらに含まれて構成されることを特徴とする請求項１に記載の走査駆動回路。
【請求項３】
前記各ステージの中で奇数番目ステージの第１クロック端子ＣＬＫａには、第１クロック信号ＣＬＫ１が供給され、
第２クロック端子ＣＬＫｂには、第２クロック信号ＣＬＫ２が供給されることを特徴とする請求項１に記載の走査駆動回路。
【請求項４】
前記第１クロック信号ＣＬＫ１がローレベルに、前記第２クロック信号ＣＬＫ２がハイレベルに入力される期間にプリチャージが遂行され、
前記第１クロック信号ＣＬＫ１がハイレベルに、前記第２クロック信号ＣＬＫ２がローレベルに入力される期間に評価遂行されることを特徴とする請求項３に記載の走査駆動回路。
【請求項５】
前記各ステージの中で偶数番目ステージの第１クロック端子ＣＬＫａには、第２クロック信号ＣＬＫ２が供給され、
第２クロック端子ＣＬＫｂには、第１クロック信号ＣＬＫ１が供給されることを特徴とする請求項１に記載の走査駆動回路。
【請求項６】
前記第１クロック信号ＣＬＫ１がハイレベルに、前記第２クロック信号ＣＬＫ２がローレベルに入力される期間にプリチャージが遂行され、前記第１クロック信号ＣＬＫ１がローレベルに、前記第２クロック信号ＣＬＫ２がハイレベルに入力される期間に評価遂行されることを特徴とする請求項５に記載の走査駆動回路。
【請求項７】
前記プリチャージ期間にはハイレベルが出力され、
前記評価期間には前記プリチャージ期間に受けた入力にあたるレベルの信号が出力され、
前記第１、２クロック信号ＣＬＫ１、ＣＬＫ２がハイレベルの時、以前がプリチャージ期間であれば、以前の出力を維持し、評価期間であればハイレベルが出力されることを特徴とする請求項４または６に記載の走査駆動回路。
【請求項８】
入力信号または前段ステージの出力電圧を受ける入力端と、
位相が反転されてハイレベルで所定部分オーバーラップされて提供される第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２がそれぞれ供給される第１クロック端子ＣＬＫａ及び第２クロック端子ＣＬＫｂと、
前記第１、２クロック信号がハイレベルにオーバーラップされた期間の長さに応じた時間間隔を置いて順次ローレベルの走査信号を出力する出力端が含まれる多段のステージで構成され、
前記各ステージの走査信号出力可否に関係なく、前記ステージの出力端がノンフローティング（ｎｏｎ−ｆｌｏａｔｉｎｇ）状態に維持され、
前記各ステージは、
前段ステージの出力電圧または入力信号ＩＮを受けて、第１クロック端子にゲート端子が接続された第１トランジスターＭ１と、
前記第１トランジスターＭ１の出力端にゲート端子が接続され、第２クロック端子及び出力ラインＯＵＴに接続された第２トランジスターＭ２と、
前記第１クロック端子にゲート端子が接続され、第１ノードＮ１及び前記第１クロック端子の間に接続された第３トランジスターＭ３と、
前記第１トランジスターＭ１の出力端にゲート端子が接続され、第１クロック端子及び第１ノードＮ１の間に接続された第４トランジスターＭ４と、
前記第１ノードＮ１にゲート端子が接続され、第１電源ＶＤＤ及び前記出力ラインＯＵＴの間に接続された第５トランジスターＭ５が含まれて構成されることを特徴とする走査駆動回路。
【請求項９】
前記第１トランジスターＭ１の出力端及び前記出力ラインＯＵＴの間に接続された第１キャパシターＣ１がさらに含まれて構成されることを特徴とする請求項８に記載の走査駆動回路。
【請求項１０】
入力信号ラインまたは前段ステージの出力電圧ラインに従属接続され、２相クロック信号入力ラインにそれぞれ接続された多段のステージで構成された走査駆動回路において、
第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２の入力を受けて前記多段のステージを通じて奇数番目走査信号を順次出力する第１走査駆動部と、
第３及び第４クロック信号ＣＬＫ３、ＣＬＫ４の入力を受けて前記多段のステージを通じて偶数番目走査信号を順次出力する第２走査駆動部を含み、
前記第１及び第２走査駆動部を構成する多段のステージで走査信号が出力されるのかの可否に関係なく、前記ステージの出力端がノンフローティング状態に維持され、
前記各ステージは、
前段ステージの出力電圧または入力信号ＩＮを受けて、第１クロック端子にゲート端子が接続された第１トランジスターＭ１と、
前記第１トランジスターＭ１の出力端にゲート端子が接続され、第２クロック端子及び出力ラインＯＵＴに接続された第２トランジスターＭ２と、
前記第１クロック端子にゲート端子が接続され、第２電源ＶＳＳ及び第１ノードＮ１の間に接続された第３トランジスターＭ３と、
前記第１トランジスターＭ１の出力端にゲート端子が接続され、第１クロック端子及び第１ノードＮ１の間に接続された第４トランジスターＭ４と、
前記第１ノードＮ１にゲート端子が接続され、第１電源ＶＤＤ及び前記出力ラインＯＵＴの間に接続された第５トランジスターＭ５が含まれて構成されることを特徴とする走査駆動回路。
【請求項１１】
入力信号ラインまたは前段ステージの出力電圧ラインに従属接続され、２相クロック信号入力ラインにそれぞれ接続された多段のステージで構成された走査駆動回路において、
第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２の入力を受けて前記多段のステージを通じて奇数番目走査信号を順次出力する第１走査駆動部と、
第３及び第４クロック信号ＣＬＫ３、ＣＬＫ４の入力を受けて前記多段のステージを通じて偶数番目走査信号を順次出力する第２走査駆動部を含み、
前記第１及び第２走査駆動部を構成する多段のステージで走査信号が出力されるのかの可否に関係なく、前記ステージの出力端がノンフローティング状態に維持され、
前記各ステージは、
前段ステージの出力電圧または入力信号ＩＮを受けて、第１クロック端子にゲート端子が接続された第１トランジスターＭ１と、
前記第１トランジスターＭ１の出力端にゲート端子が接続され、第２クロック端子及び出力ラインＯＵＴに接続された第２トランジスターＭ２と、
前記第１クロック端子にゲート端子が接続され、第１ノードＮ１及び前記第１クロック端子の間に接続された第３トランジスターＭ３と、
前記第１トランジスターＭ１の出力端にゲート端子が接続され、第１クロック端子及び第１ノードＮ１の間に接続された第４トランジスターＭ４と、
前記第１ノードＮ１にゲート端子が接続され、第１電源ＶＤＤ及び前記出力ラインＯＵＴの間に接続された第５トランジスターＭ５とが含まれて構成されることを特徴とする走査駆動回路。
【請求項１２】
前記第１トランジスターＭ１の出力端及び前記出力ラインＯＵＴの間に接続された第１キャパシターＣ１がさらに含まれて構成されることを特徴とする請求項１０または１１に記載の走査駆動回路。
【請求項１３】
前記第１及び第２走査駆動部によって順次出力される奇数番目及び偶数番目走査信号は互いに交代に出力されることを特徴とする請求項１０または１１に記載の走査駆動回路。
【請求項１４】
前記第３及び第４クロック信号は、それぞれ第１及び第２クロック信号がハイレベルで所定部分オーバーラップされる期間にローレベルが出力されることを特徴とする請求項１３に記載の走査駆動回路。
【請求項１５】
前記第１走査駆動部は、奇数番目走査信号を順次出力する時、偶数番目走査線にはハイレベル値を出力し、
前記第２走査駆動部は、偶数番目走査信号を順次出力する時、奇数番目走査線にはハイレベル値を出力することを特徴とする請求項１０または１１に記載の走査駆動回路。
【請求項１６】
前記第３及び第４クロック信号は、それぞれ第１及び第２クロック信号と同じ波形で提供されることを特徴とする請求項１５に記載の走査駆動回路。
【請求項１７】
前記奇数番目走査信号を出力する奇数フィールドでは、第３、４クロック信号がハイレベルに固定提供され、
偶数番目走査信号を出力する偶数フィールドでは、第１、２クロック信号がハイレベルに固定提供されることを特徴とする請求項１５に記載の走査駆動回路。
【請求項１８】
走査線、データ線と接続されるように位置される複数の画素を含む画素部と、前記データ線にデータ信号を供給するデータ駆動回路と、入力信号ラインまたは前段の出力電圧ラインに従属接続され、２相クロック信号入力ラインにそれぞれ接続された多段のステージで構成された走査駆動回路が含まれる有機電界発光表示装置において、
前記走査駆動回路は、
第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２の入力を受けて前記多段のステージを通じて奇数番目走査信号を順次出力する第１走査駆動部と、
第３及び第４クロック信号ＣＬＫ３、ＣＬＫ４の入力を受けて前記多段のステージを通じて偶数番目走査信号を順次出力する第２走査駆動部とを含み、
前記第１及び第２走査駆動部を構成する多段のステージから走査信号が出力されるかの可否に関係なく、前記ステージの出力端がノンフローティング状態に維持され、
前記各ステージは、
前段ステージの出力電圧または入力信号ＩＮを受け、第１クロック端子にゲート端子が接続された第１トランジスターＭ１と、
前記第１トランジスターＭ１の出力端にゲート端子が接続され、第２クロック端子及び出力ラインＯＵＴに接続された第２トランジスターＭ２と、
前記第１クロック端子にゲート端子が接続され、第２電源ＶＳＳ及び第１ノードＮ１の間に接続された第３トランジスターＭ３と、
前記第１トランジスターＭ１の出力端にゲート端子が接続され、第１クロック端子及び第１ノードＮ１の間に接続された第４トランジスターＭ４と、
前記第１ノードＮ１にゲート端子が接続され、第１電源ＶＤＤ及び前記出力ラインＯＵＴの間に接続された第５トランジスターＭ５が含まれて構成されることを特徴とする有機電界発光表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリックス表示装置用駆動回路に関し、特に、有機電界発光装置の画素列を駆動する走査駆動回路に関する。
【背景技術】
【０００２】
最近、陰極線管（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）の短所である重さと嵩を減らすことができる各種平板表示装置が開発されている。平板表示装置では、液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）、電界放出表示装置（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）、プラズマ表示パネル（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）及び有機電界発光表示装置（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｓｐｌａｙ）などがある。
【０００３】
平板表示装置の中で有機電界発光表示装置は、電子と正孔の再結合によって光を発生する発光素子を利用して映像を表示する。このような、有機電界発光表示装置は早い応答速度を持つと同時に低い消費電力で駆動されるという長所がある。
【０００４】
図１は、従来の有機電界発光表示装置を表す図面である。図１を参照すれば、従来の有機電界発光表示装置は、走査線Ｓ１ないしＳｎ及びデータ線Ｄ１ないしＤｍと接続された複数の画素４０を含む画素部３０と、走査線Ｓ１ないしＳｎを駆動するための走査駆動部１０と、データ線Ｄ１ないしＤｍを駆動するためのデータ駆動部２０と、走査駆動部１０及びデータ駆動部２０を制御するためのタイミング制御部５０を具備する。この時、前記走査線Ｓ１ないしＳｎ及びデータ線Ｄ１ないしＤｍは画素部３０内でマトリックス形態で交差形成される。
【０００５】
タイミング制御部５０は、外部から供給される同期信号に対応してデータ駆動制御信号ＤＣＳ及び走査駆動制御信号ＳＣＳを生成する。タイミング制御部５０から生成されたデータ駆動制御信号ＤＣＳはデータ駆動部２０に供給され、走査駆動制御信号ＳＣＳは走査駆動部１０に供給される。そして、タイミング制御部５０は外部から供給されるデータをデータ駆動部２０に供給する。
【０００６】
走査駆動部１０は、タイミング制御部５０から走査駆動制御信号ＳＣＳの供給を受ける。走査駆動制御信号ＳＣＳの供給を受けた走査駆動部１０は走査信号を生成し、生成された走査信号を走査線Ｓ１ないしＳｎに順次供給する。
【０００７】
データ駆動部２０は、タイミング制御部５０からデータ駆動制御信号ＤＣＳの供給を受ける。データ駆動制御信号ＤＣＳの供給を受けたデータ駆動部２０は、データ信号を生成して、生成されたデータ信号を走査信号と同期されるようにデータ線Ｄ１ないしＤｍに供給する。
【０００８】
画素部３０は、外部から第１電源ＥＬＶＤＤ及び第２電源ＥＬＶＳＳの供給を受けてそれぞれの画素４０に供給する。第１電源ＥＬＶＤＤ及び第２電源ＥＬＶＳＳの供給を受けた画素４０それぞれは、データ信号に対応して第１電源ＥＬＶＤＤから発光素子を経由して第２電源ＥＬＶＳＳに流れる電流を制御することでデータ信号に対応される光を生成する。すなわち、従来の有機電界発光表示装置は、前記走査信号によって選択された画素４０に対して前記選択された画素に入力されるデータ信号に対応されて所定輝度の光を生成する。
【０００９】
ただし、前記のような構造の有機電界発光表示装置の場合、前記走査線及びデータ線は図示されたようにマトリックス形態に互いに交差されて形成されるから交差点でカップリングキャパシタンス（ｃｏｕｐｌｉｎｇ  ｃａｐａｃｉｔａｎｃｅ）が発生される。
【００１０】
このため、前記走査駆動部１０からそれぞれの走査線Ｓ１ないしＳｎに順次提供する走査信号が、前記走査線と交差されるデータ線によるカップリングキャパシタンスによって変動されることがあるという問題がある。
【００１１】
なお、前記従来の走査駆動回路とこれを利用した有機電界発光装置に関する技術を記載した文献としては、下記特許文献１ないし３等がある。
【特許文献１】日本特許登録第３０４７１３３号明細書
【特許文献２】日本特開第２０００−３４７６２９号明細書
【特許文献３】日本特開第２００２−４９３６０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
したがって、本発明は、走査駆動回路の各ステージが走査信号出力可否に関係なく、いつもステージの出力端がノンフローティング状態を維持するように具現されることで、画素部内に互いに交差して構成される走査線及びデータ線によって発生されるカップリングキャパシタンスによって各走査線に印加される走査信号が変動されることを防止する走査駆動回路及びこれを利用した有機電界発光表示装置を提供することをその目的とする。
【課題を解決するための手段】
【００１３】
前記目的を果たすために本発明の第１側面は、入力信号または前段ステージの出力電圧を受ける入力端と、位相が反転されてハイレベルで所定部分オーバーラップされて提供される第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２が、それぞれ供給される第１クロック端子ＣＬＫａ及び第２クロック端子ＣＬＫｂと、前記第１、２クロック信号がハイレベルでオーバーラップされた期間の長さに応じた時間間隔を置いて順次ローレベルの走査信号を出力する出力端が含まれる多段のステージで構成され、前記各ステージの走査信号出力可否に関係なく、前記ステージの出力端がノンフローティング状態が維持されることを特徴とする走査駆動回路を提供する。
【００１４】
ここで、前記各ステージは、前段出力電圧または最初の入力信号ＩＮを受けて、第１クロック端子にゲート端子が接続された第１トランジスターＭ１と、前記第１トランジスターＭ１の出力端にゲート端子が接続され、第２クロック端子及び出力ラインＯＵＴに接続された第２トランジスターＭ２と、前記第１クロック端子にゲート端子が接続され、第２電源ＶＳＳ及び第１ノードＮ１の間に接続された第３トランジスターＭ３と、前記第１トランジスターＭ１の出力端にゲート端子が接続され、第１クロック端子及び第１ノードの間Ｎ１に接続された第４トランジスターＭ４と、前記第１ノードＮ１にゲート端子が接続され、第１電源ＶＤＤ及び前記出力ラインＯＵＴの間に接続された第５トランジスターＭ５が含まれて構成され、前記第１トランジスターＭ１の出力端及び前記出力ラインＯＵＴの間に接続された第１キャパシターＣ１がさらに含まれて構成されることを特徴とする。
【００１５】
また、本発明の第２側面は、入力信号ラインまたは前段出力電圧ラインに従属接続され、２相クロック信号入力ラインにそれぞれ接続された多段のステージで構成された走査駆動回路において、第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２の入力を受けて前記多段のステージを通じて奇数番目走査信号を順次出力する第１走査駆動部と、第３及び第４クロック信号ＣＬＫ３、ＣＬＫ４の入力を受けて前記多段のステージを通じて偶数番目走査信号を順次出力する第２走査駆動部を含み、前記第１及び第２走査駆動部を構成する多段のステージで走査信号が出力されるかの可否に関係なく前記ステージの出力端がノンフローティング状態が維持されることを特徴とする。
【００１６】
また、本発明の第３側面は、走査線、データ線と接続されるように位置される複数の画素を含む画素部と、前記データ線にデータ信号を供給するデータ駆動回路と、入力信号ラインまたは前段出力電圧ラインに従属接続され、２相クロック信号入力ラインにそれぞれ接続された多段のステージで構成された走査駆動回路が含まれる有機電界発光表示装置において、前記走査駆動回路は、第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２の入力を受けて前記多段のステージを通じて奇数番目走査信号を順次出力する第１走査駆動部と、第３及び第４クロック信号ＣＬＫ３、ＣＬＫ４の入力を受けて前記多段のステージを通じて偶数番目走査信号を順次出力する第２走査駆動部を含み、前記第１及び第２走査駆動部を構成する多段のステージから走査信号が出力されるかの可否に関係なく、前記ステージの出力端がノンフローティング状態が維持されることを特徴とする。
【発明の効果】
【００１７】
このような本発明によれば、走査駆動回路の各ステージの出力端が走査信号出力可否に関係なく、いつもノンフローティング状態を維持するように具現されることで、画素部内にお互いに交差して構成される走査線及びデータ線によって発生されるカップリングキャパシタンスによって各走査線に印加される走査信号が変動されることを防止することができるという効果がある。
【発明を実施するための最良の形態】
【００１８】
以下、添付された図面を参照して本発明の実施形態をより詳しく説明する。図２は、本発明の第１実施形態による走査駆動回路の構成を現わすブロック図である。図２を参照すれば、本発明の走査駆動回路２００は、画素部に具備された多数の画素を駆動するための走査信号を順次出力するために入力信号ＩＮラインに従属接続されたｎ個のステージ２１０を具備する。
【００１９】
これらのｎ本のステージ２１０の出力ラインは、前記画素部に含まれたｎ本の走査線Ｓ１ないしＳｎにそれぞれ接続されて前記画素部を構成するそれぞれの画素に走査信号を提供する。ここで、前記走査駆動回路２００に具備された第１ステージの入力端ｉｎには、最初の入力信号ＩＮが供給され、第１ないし第ｎ−１ステージの出力端ｏｕｔの出力信号は、それぞれ後段のステージの入力端ｉｎに入力信号として供給される。
【００２０】
また、走査信号を出力する前記走査駆動回路２００の各ステージ２１０は、位相が反転されてハイレベルで所定部分オーバーラップされて提供される第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２が、それぞれ供給される第１クロック端子ＣＬＫａと第２クロック端子ＣＬＫｂを具備し、各奇数番目ステージの第１クロック端子ＣＬＫａには、第１クロック信号ＣＬＫ１が供給され、第２クロック端子ＣＬＫｂには第２クロック信号ＣＬＫ２が供給される。
【００２１】
これと反対に各偶数番目ステージの第１クロック端子ＣＬＫａには、第２クロック信号ＣＬＫ２が供給され、第２クロック端子ＣＬＫｂには第１クロック信号ＣＬＫ１が供給される。すなわち、最初の入力信号ＩＮまたは前段の出力電圧と、第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２の供給を受けた各ステージは、前記各ステージの出力ラインを通じて前記第１、２クロック信号がハイレベルでオーバーラップされたほどの時間間隔を置いて順次ローレベルの信号を出力する。
【００２２】
また、図２に図示されたように前記走査駆動回路２００から順次走査信号の入力を受けるｎ本の走査線Ｓ［１］〜Ｓ［ｎ］は、ｍ本のデータ線ｄａｔａ［１］〜［ｍ］と画素部で互いに交差されて形成されるが、前記走査線とデータ線との交差領域ではカップリングキャパシタンス２２０が発生される。
【００２３】
このため、従来の場合、前記カップリングキャパシタンス２２０によって走査信号が変動されうるという問題があったが、本発明の実施形態による走査駆動回路は、これを構成する各ステージの走査信号出力可否に関係なく、いつもステージの出力端ｏｕｔがノンフローティング状態を維持するように具現されることで、前記カップリングキャパシタンスによって各走査線に印加される走査信号が変動されることを防止することができるということを特徴とする。
【００２４】
図３は、本発明の第１実施形態による走査駆動回路内の任意ステージに対する回路図であり、図２に図示された走査駆動回路の奇数番目ステージに対する具体的な回路構成を表す。また、図４は図３に図示されたステージの入／出力信号のタイミング図である。
【００２５】
図３及び図４を参照すれば、前記走査駆動回路の奇数番目ステージは、入力されるクロック信号ＣＬＫ１、ＣＬＫ２に対してお互いに位相の異なる第１期間Ａの間には、プリチャージを遂行して、前記第１期間Ａと互いに反転された位相を持つ第３期間Ｃの間に評価を遂行してローレベルのパルスを前記クロック信号がハイレベルでオーバーラップされる程度の時間間隔を置いて順次出力する。すなわち、前記プリチャージ期間ではハイレベルの出力を出し、評価期間には前記プリチャージ期間に受けた入力にあたる信号を出力する。
【００２６】
ここで、前記奇数番目ステージの評価期間は、偶数番目ステージのプリチャージ期間と同じくする。また、前記クロック信号がいずれもハイレベルである第２及び４期間Ｂ、Ｄの場合にも前記ステージを構成するプルアップまたはプルダウンスィッチがオンになっており、前記第１ないし第４期間の間前記ステージの出力端は、いつもノンフローティング状態を維持するように具現される。
【００２７】
これを通じて前記ステージの出力端が走査信号を出力するかの可否に関係なく、いつもノンフローティング状態を維持するように具現されることで、前記走査線とデータ線の交差によって発生されるカップリングキャパシタンスによって各走査線に印加される走査信号が変動されることを防止することができる。
【００２８】
以下、図３に図示された奇数番目ステージの回路構成を通じてより具体的にステージの動作を説明する。ただし、ステージに具備されるトランジスターの場合、以下ではＰＭＯＳ薄膜トランジスターをその例として説明しているが、本発明はこの実施形態に限定されるのではない。
【００２９】
図３を参照すれば、本発明の第１実施形態による奇数番目ステージは、前段ステージの出力電圧または最初の入力信号ＩＮ［の入力］を受けて、第１クロック端子にゲート端子が接続された第１ＰＭＯＳトランジスターＭ１と、前記第１ＰＭＯＳトランジスターＭ１の出力端にゲート端子が接続され、第２クロック端子及び出力ラインＯＵＴに接続された第２ＰＯＭＳトランジスターＭ２と、前記第１クロック端子にゲート端子が接続され、第２電源ＶＳＳ及び第１ノードＮ１の間に接続された第３ＰＭＯＳトランジスターＭ３と、前記第１ＰＭＯＳトランジスターＭ１の出力端にゲート端子が接続され、第１クロック端子及び第１ノードの間Ｎ１に接続された第４ＰＯＭＳトランジスターＭ４と、前記第１ノードＮ１にゲート端子が接続され、第１電源ＶＤＤ及び前記出力ラインＯＵＴの間に接続された第５ＰＭＯＳトランジスターＭ５が含まれて構成される。また、前記第１ＰＭＯＳトランジスターＭ１の出力端及び前記出力ラインＯＵＴの間に接続された第１キャパシターＣ１がさらに含まれて構成される。
【００３０】
ここで、前記ステージは、走査駆動回路の奇数番目ステージを例として挙げたので、図示されたように前記第１クロック端子ｃｌｋａに第１クロック信号ＣＬＫ１が供給され、第２クロック端子ｃｌｋｂに第２クロック信号ＣＬＫ２が供給される。これと反対に前記ステージが偶数番目の場合には、前記第１クロック端子ｃｌｋａには第２クロック信号ＣＬＫ２が供給され、第２クロック端子ｃｌｋｂには第１クロック信号ＣＬＫ１が供給される。
【００３１】
また、前記第２電源ＶＳＳには、別途の陰（負）の電源が印加されうるが、図示されたように接地ＧＮＤされて構成されることも可能である。本発明の実施形態では前記第２電源が接地に具現されることが図示されている。
【００３２】
このような各ステージは、大きく伝達部、反転部、バッファー部からなり、前記伝達部は第１、２ＰＯＭＳトランジスターＭ１、Ｍ２及び第１キャパシターＣ１で構成され、前記反転部は第１、３、４ＰＭＯＳトランジスターＭ１、Ｍ３、Ｍ４で構成され、前記バッファー部は第５ＰＭＯＳトランジスターＭ５で構成される。
【００３３】
図示されたように前記ステージは、第１クロック信号ＣＬＫ１がローレベル、第２クロック信号ＣＬＫ２がハイレベルである期間（即ち、第１期間Ａ）がプリチャージ期間になって、第１クロック信号ＣＬＫ１がハイレベル、第２クロック信号ＣＬＫ２がローレベルである期間（即ち、第３期間Ｃ）が評価期間になる。このため、前記プリチャージ期間ではハイレベルの出力を出し、評価期間には前記プリチャージ期間に受けた入力にあたる信号を出力する。
【００３４】
ただし、本発明の実施形態の場合、各ステージに入力される信号としての第１、２クロック信号がそれぞれ図示されたように、ハイレベルで所定部分オーバーラップされて提供される第２及び４期間Ｂ、Ｄが存在することを特徴とし、前記期間にも前記ステージを構成するプルアップまたはプルダウンスィッチがオンになっており、前記第１ないし第４期間の間前記ステージの出力端はいつもノンフローティング状態を維持するように具現される。
【００３５】
これを通じて前記ステージが走査信号を出力するかの可否に関係なく、いつも走査線と連結される出力端がノンフローティング状態を維持するように具現されることで、前記走査線とデータ線の交差によって発生されるカップリングキャパシタンスによって各走査線に印加される走査信号が変動されることを防止することができる。
【００３６】
また、前記第２及び第４期間を通じて前記各ステージに入力される１対のクロック信号ＣＬＫ１、ＣＬＫ２がハイレベルでオーバーラップされた期間の長さに応じた時間間隔を置いて順次ローレベルの信号を出力させることで、各ステージの出力信号間に所定の時間間隔を置くようにし、これはクロックスキュ（ｓｋｅｗ）または遅延に対するマージンを確保することができる。
【００３７】
図３及び図４を参照して奇数番目ステージに対する回路の動作をよく見れば、まず、プリチャージ期間、すなわち、第１クロック信号ＣＬＫ１がローレベル、すなわち、第２クロック信号ＣＬＫ２がハイレベルに入力される第１期間Ａの間には、Ｍ１、Ｍ３がオンになって、このため、入力信号ＩＮがそれぞれＭ２、Ｍ４のゲート端子に伝達される。
【００３８】
したがって、前記プリチャージ期間には、前記第１キャパシターＣ１に入力信号としての前記前段の出力電圧または入力信号ＩＮが保存され、第１ノードＮ１には第１クロック信号ＣＬＫ１または第２電源ＶＳＳによってローレベルの信号が充電されるので、前記Ｍ５がオンになってハイレベルの第１電源ＶＤＤが出力端ＯＵＴを通じて出力される。すなわち、前記プリチャージ期間で前記ステージのバッファー部出力はハイレベルになる。結果的に前記第１期間Ａには、前記Ｍ５がオンになって、Ｍ２は入力される信号（ＩＮ）によってプルアップオンまたはオフになるので、前記出力端ＯＵＴはノンフローティング状態である。
【００３９】
また、評価期間、すなわち、第１クロック信号ＣＬＫ１がハイレベル、第２クロック信号ＣＬＫ２がローレベルに入力される第３期間Ｃの間には、Ｍ１がオフされて入力信号ＩＮが遮られ、このため、Ｍ３、Ｍ４もオフされる。この時、前記プリチャージ期間の間に入力を受けた信号、すなわち、前ステージの出力電圧または入力信号ＩＮがハイレベルの場合には、前記プリチャージ期間の間にプリチャージされた信号レベルが維持され、前記バッファー部は、相変らずハイレベルを出力するようになる。
【００４０】
すなわち、前記Ｍ５は、オン状態を維持してハイレベルの第１電源ＶＤＤが出力端ＯＵＴを通じて出力され、Ｍ２はプリチャージ期間の間、前記第１キャパシターＣ１によって保存されたハイレベル信号によってオフされる。
【００４１】
一方、前記プリチャージ期間の間に入力を受けた信号、すなわち、前ステージの出力電圧または入力信号ＩＮがローレベルの場合には、前記第１キャパシターＣ１によって保存された前記ローレベル信号によって前記Ｍ２がオンされて、前記第１キャパシターＣ１によって保存されたローレベル信号によってＭ４がオンされて、Ｍ５のゲート端子にハイレベルである第１クロック信号ＣＬＫ１が入力されて前記Ｍ５はオフされる。
【００４２】
すなわち、前記伝達部では前記Ｍ２がオン、Ｍ５がオフになることによってローレベル値を持つ第２クロック信号ＣＬＫ２が出力端ＯＵＴを通じて出力される。結果的に前記第３期間Ｃには、前記Ｍ５がオン、Ｍ２がオフされるか、Ｍ５がオフ、Ｍ２がオンになることによって前記出力端ＯＵＴはノンフローティング状態になる。
【００４３】
このため、前記評価期間において、前記ステージは以前プリチャージ期間の第１期間Ａに入力を受けた信号、すなわち、前段の出力電圧または最初の入力信号ＩＮがローレベルの場合には、ローレベルを出力し、ハイレベルの場合にはハイレベルを出力するような動作を遂行する。
【００４４】
また、前述したように前記ステージに入力される信号としての第１、２クロック信号は、図示されたようにハイレベルで所定部分オーバーラップされて提供されることを特徴とする。このため、前記第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２がハイレベルの時、それ以前がプリチャージ期間、すなわち、第２期間Ｂであれば第１クロック信号ＣＬＫ１によって制御されるＭ１、Ｍ３がいずれもオフになって、Ｃ１の電圧がそのまま維持されるので、以前の出力を維持する。
【００４５】
すなわち、前記第４期間Ｄでは、第３期間Ｃのように前記Ｍ５がオン、Ｍ２がオフされるか、Ｍ５がオフ、Ｍ２がオンになることによって前記出力端ＯＵＴはノンフローティング状態になる。結果的に前記ステージは、第１期間Ａないし第４期間Ｄでステージの出力端ＯＵＴがいつもノンフローティング状態を維持するようになって、これによって前述したように前記走査線とデータ線の交差によって発生されるカップリングキャパシタンスによって各走査線に印加される走査信号が変動されることを防止することができる。
【００４６】
また、前記第１、２クロック信号ＣＬＫ１、ＣＬＫ２がハイレベルの時、以前がプリチャージ期間であれば以前の出力を維持し、評価期間であれば出力がハイレベルになるので、第１、２クロック信号ＣＬＫ１、ＣＬＫ２のハイレベルがオーバーラップされたほど隣接したステージの出力パルスの間に、時間間隔を与えることができてクロックスキュまたは遅延に対するマージンを確保することができる。このように、クロック信号ＣＬＫ１、ＣＬＫ２のハイレベルがオーバーラップする期間の長さに応じて前記マージンを調整並びに確保することができる。
【００４７】
図５は、本発明の第２実施形態による走査駆動回路の奇数番目ステージに対する回路図である。ただし、図３に図示された本発明の第１実施形態と同じ構成要素に対しては、同じ図面符号を使用し、その動作に対する説明は前述と同様であるから省略する。
【００４８】
図５に図示された本発明の第２実施形態は、図示されたように図３を通じて説明した第１実施形態で奇数番目ステージの場合のＭ３において、ゲート端子及び出力端に第１クロック端子が共通接続されることを特徴とする。言い換えると、前記第３トランジスターＭ３は、第１ノードＮ１及び前記第１クロック端子の間に接続され、そのゲート端子が前記第１クロック端子に接続されていることを特徴とする。
【００４９】
すなわち、第１実施形態の場合には、前記Ｍ３は、前記第１クロック端子にそのゲート端子が接続され、基底（接地電位）の第２電圧源ＶＳＳ及び第１ノードＮ１の間に接続されるように構成されたが、本発明の第２実施形態では前記第１クロック端子にゲート端子及び出力端が共通接続され、第１ノードＮ１に入力端が接続されるように構成されている。その動作は前述と同じなのでその説明は省略する。なお、偶数番目ステージに対する回路においては、図５に示された第１、第２クロック信号ＣＬＫ１、ＣＬＫ２の入力形態とは反対の関係となるように第１、第２クロック信号ＣＬＫ１、ＣＬＫ２が入力される。
【００５０】
図６は、本発明の他の実施形態による有機電界発光表示装置を表す図面である。図６を参照すれば、本発明の他の実施形態による有機電界発光表示装置は、走査線Ｓ１ないしＳｎ及びデータ線Ｄ１ないしＤｍと接続された複数の画素４０を含む画素部３０と、走査線Ｓ１ないしＳｎを駆動するための走査駆動回路部６１０、６２０と、データ線Ｄ１ないしＤｍを駆動するためのデータ駆動回路部２０と、走査駆動回路６１０、６２０及びデータ駆動回路部２０を制御するためのタイミング制御部５０を具備し、前記走査駆動部が奇数番目走査線に順次走査信号を提供する第１走査駆動部６１０及び偶数番目走査線に順次走査信号を提供する第２走査駆動部６２０で構成されることを特徴とする。
【００５１】
この時、前記走査線Ｓ１ないしＳｎ及びデータ線Ｄ１ないしＤｍは画素部３０内でマトリックス形態で交差形成される。
【００５２】
タイミング制御部５０は、外部から供給される同期信号に対応してデータ駆動制御信号ＤＣＳ及び走査駆動制御信号ＳＣＳを生成する。タイミング制御部５０から生成されたデータ駆動制御信号ＤＣＳはデータ駆動部２０に供給され、走査駆動制御信号ＳＣＳは走査駆動部６１０、６２０に供給される。そして、タイミング制御部５０は外部から供給されるデータをデータ駆動部２０に供給する。
【００５３】
すなわち、走査駆動回路を構成する前記第１走査駆動部６１０及び第２走査駆動部６２０は、タイミング制御部５０からそれぞれ走査駆動制御信号ＳＣＳの供給を受ける。前記走査駆動制御信号ＳＣＳの供給を受けた第１及び第２走査駆動部６１０、６２０は、それぞれ奇数番目及び偶数番目走査信号を生成し、生成された走査信号を走査線Ｓ１ないしＳｎに順次供給する。
【００５４】
データ駆動部２０は、タイミング制御部５０からデータ駆動制御信号ＤＣＳの供給を受ける。データ駆動制御信号ＤＣＳの供給を受けたデータ駆動部２０はデータ信号を生成し、生成されたデータ信号を走査信号と同期するようにデータ線Ｄ１ないしＤｍに供給する。
【００５５】
画素部３０は、外部から第１電源ＥＬＶＤＤ及び第２電源ＥＬＶＳＳの供給を受けてそれぞれの画素４０に供給する。第１電源ＥＬＶＤＤ及び第２電源ＥＬＶＳＳの供給を受けた画素４０それぞれは、データ信号に対応して第１電源ＥＬＶＤＤから発光素子を経由して第２電源ＥＬＶＳＳに流れる電流を制御することでデータ信号に対応される光を生成する。
【００５６】
このような本発明の実施形態による有機電界発光表示装置は、走査駆動回路が第１走査駆動部６１０及び第２走査駆動部６２０で構成され、前記第１走査駆動部６１０及び第２走査駆動部６２０を通じて奇数番目及び偶数番目走査信号をそれぞれ順次出力することを特徴とする。
【００５７】
図７は、本発明の前記実施形態による走査駆動回路の構成を現わすブロック図であり、これは図６に図示された有機電界発光表示装置に具備される走査駆動回路部を現わす。図７を参照すれば、本発明の走査駆動回路は画素部に具備された多数の画素を駆動するためにそれぞれ奇数番目及び偶数番目走査信号を生成し、生成された走査信号を走査線Ｓ１ないしＳｎに順次供給する第１走査駆動部６１０及び第２走査駆動部６２０で構成され、これはそれぞれ入力信号ＩＮ１、ＩＮ２ラインに従属接続された多数のステージを具備する。
【００５８】
前記第１走査駆動部６１０及び第２走査駆動部６２０のステージの出力ラインは、前記画素部に含まれた奇数番目走査線及び偶数番目走査線にそれぞれ接続されて前記画素部を構成するそれぞれの画素に走査信号を提供する。ここで、前記第１走査駆動部６１０及び第２走査駆動部６２０に具備された第１ステージには、最初入力信号ＩＮ１、ＩＮ２が供給されて第１ないし第ｎ−１ステージの出力信号は、それぞれ後段のステージに入力信号として供給される。
【００５９】
また、前記各ステージは位相が反転されてハイレベルで所定部分オーバーラップされて提供される第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２または第３及び第４クロック信号ＣＬＫ３、ＣＬＫ４がそれぞれ供給される第１クロック端子ＣＬＫａと第２クロック端子ＣＬＫｂを具備する。
【００６０】
すなわち、第１走査駆動部６１０の奇数番目ステージの第１クロック端子ＣＬＫａには第１クロック信号ＣＬＫ１が供給され、第２クロック端子ＣＬＫｂには第２クロック信号ＣＬＫ２が供給される。これと反対に偶数番目ステージの第１クロック端子ＣＬＫａには第２クロック信号ＣＬＫ２が供給され、第２クロック端子ＣＬＫｂには第１クロック信号ＣＬＫ１が供給される。
【００６１】
また、第２走査駆動部６２０の奇数番目ステージの第１クロック端子ＣＬＫａには第３クロック信号ＣＬＫ３が供給され、第２クロック端子ＣＬＫｂには第４クロック信号ＣＬＫ４が供給される。これと反対に偶数番目ステージの第１クロック端子ＣＬＫａには第４クロック信号ＣＬＫ４が供給され、第２クロック端子ＣＬＫｂには第３クロック信号ＣＬＫ３が供給される。
【００６２】
すなわち、最初入力信号ＩＮ１、ＩＮ２または前段の出力電圧と、第１及び第２クロック信号または第３及び第４クロック信号ＣＬＫ１、ＣＬＫ２またはＣＬＫ３、ＣＬＫ４の供給を受けた各ステージは、前記各ステージの出力ラインを通じて前記第１、２または第３、４クロック信号がハイレベルにオーバーラップされた期間の長さに応じた時間間隔を置いて順次ローレベルの信号を出力する。
【００６３】
ここで、前記第１走査駆動部６１０及び第２走査駆動部６２０を構成する各ステージ６１２、６２２は、図３及び図５に図示されたものと同じく構成され、これによって前記第１及び第２走査駆動部を構成する各ステージの場合、前述した第１期間Ａないし第４期間Ｄでステージの出力端ＯＵＴがいつもノンフローティング状態を維持するようになることにより、画素部内で走査線とデータ線の交差によって発生されるカップリングキャパシタンスによって各走査線に印加される走査信号が変動されることを防止することができる。
【００６４】
そして、前記走査駆動回路が第１走査駆動部６１０及び第２走査駆動部６２０に分けられて構成され、走査信号を出力する方式がプログレッシブスキャン（Ｐｒｏｇｒｅｓｓｉｖｅ  ｓｃａｎ）方式またはインターレーススキャン（Ｉｎｔｅｒ  ｌａｃｅｄ  ｓｃａｎ）方式が用いられることをその特徴とする。
【００６５】
図８は、プログレッシブスキャン方式によって駆動される本発明の実施形態による走査駆動回路のステージの入／出力信号のタイミング図である。
【００６６】
この時、前記ステージの構成は、図３及び図５に図示されたところと同じなので、その説明は略する。
【００６７】
図３、図６、図７及び図８を参照すれば、前記第１走査駆動部６１０は入力信号ＩＮ１及び第１、２クロック信号ＣＬＫ１、ＣＬＫ２の入力を受けて奇数番目走査信号Ｓ［１］、Ｓ［３］．．．を順次出力し、前記第２走査駆動部６２０は入力信号ＩＮ２及び第３、４クロック信号ＣＬＫ３、ＣＬＫ４の入力を受けて偶数番目走査信号Ｓ［２］、Ｓ［４］．．．を順次出力する。
【００６８】
また、前記第１走査駆動部及び第２走査駆動部によって順次出力される奇数番目及び偶数番目走査信号は交互に出力されることで、画素部に提供される走査信号は、結果的に図８に図示されたように奇数、偶数番目走査信号が順次提供される。
【００６９】
ここで、第１、２クロック信号及び第３、４クロック信号は、それぞれ位相が反転されてハイレベルで所定部分オーバーラップされて提供されるが、前記第３及び第４クロック信号はそれぞれ第１及び第２クロック信号がハイレベルで所定部分オーバーラップされる期間にローレベル出力をする。
【００７０】
このような構成を持つ走査駆動回路において、第１走査駆動部及び第２走査駆動部を構成するステージは、図３及び図４を通じて説明したように第１走査駆動部の出力を例としてあげる場合、第１期間Ａないし第４期間Ｄでステージの出力端ＯＵＴがいつもノンフローティング状態を維持するようになってこれは第２走査駆動部の出力も同様である。
【００７１】
これによって前述したように前記走査線とデータ線の交差によって発生されるカップリングキャパシタンスによって各走査線に印加される走査信号が変動されることを防止することができるのである。
【００７２】
図９は、インターレーススキャン方式によって駆動される本発明の実施形態による走査駆動回路のステージの入／出力信号のタイミング図である。この時、前記ステージの構成は、図３及び図５に図示されたところと同じなので、その説明は省略する。
【００７３】
図３、図６、図７及び図９を参照すれば、前記第１走査駆動部は入力信号ＩＮ１及び第１、２クロック信号ＣＬＫ１、ＣＬＫ２の入力を受けて奇数番目走査信号Ｓ［１］、Ｓ［３］．．．を順次出力し、前記第２走査駆動部は入力信号ＩＮ２及び第３、４クロック信号ＣＬＫ３、ＣＬＫ４の入力を受けて偶数番目走査信号Ｓ［２］、Ｓ［４］．．．を順次出力する。ただし、この場合は、前述したプログレッシブスキャン方式とは違って、前記第１走査駆動部及び第２走査駆動部によって順次出力される奇数番目及び偶数番目走査信号は互いに交代して出力されず、奇数番目走査信号及び偶数番目走査信号を分離して別々に順次出力するような駆動方式である。
【００７４】
すなわち、第１走査駆動部は奇数番目走査信号を順次出力する時、偶数番目走査線にはいつもハイレベル値を出力して偶数番目走査線に連結された画素を選択せず、その反面、第２走査駆動部は偶数番目走査信号を順次出力する時、奇数番目走査線にはいつもハイレベル値を出力して奇数番目走査線に連結された画素を選択しない。
【００７５】
つまり、一フレームにあたる走査信号をそれぞれ奇数番目走査信号と偶数番目走査信号に分離し、これを奇数フィールド（ＯＤＤ  ＦＩＥＬＤ）及び偶数フィールド（ＥＶＥＮ  ＦＩＥＬＤ）に分けて駆動するような方式である。
【００７６】
これによって、前記第１、２クロック信号及び第３、４クロック信号は、それぞれ位相が反転されてハイレベルで所定部分オーバーラップされて提供されるが、前記第３及び第４クロック信号はそれぞれ第１及び第２クロック信号と同じ波形で提供される。
【００７７】
このような構成を持つ走査駆動回路において、第１走査駆動部及び第２走査駆動部を構成するステージは、図３及び図４を通じて説明したように第１期間Ａないし第４期間Ｄでステージの出力端ＯＵＴがいつもノンフローティング状態を維持するようになる。
【００７８】
これによって、前述したように前記走査線とデータ線の交差によって発生されるカップリングキャパシタンスによって各走査線に印加される走査信号が変動されることを防止することができるのである。
【００７９】
図１０は、インターレーススキャン方式によって駆動される本発明の他の実施形態による走査駆動回路のステージの入／出力信号のタイミング図である。この時、前記ステージの構成は、図３及び図５に図示されたものと同じなので、その説明は省略する。
【００８０】
図１０によるインターレーススキャン方式を図９によるインターレーススキャン方式に比べると、奇数番目走査信号を出力する奇数フィールドでは第３、４クロック信号をハイレベルに固定して提供し、偶数番目走査信号を出力する偶数フィールドでは第１、２クロック信号をハイレベルに固定して提供することにより、消費電力を減らすことができるという点にその違いがあり、残りの部分は同様である。
【００８１】
すなわち、このような構成を持つ走査駆動回路においても、第１走査駆動部及び第２走査駆動部を構成するステージは、図３及び図４を通じて説明したように第１期間Ａないし第４期間Ｄでステージの出力端ＯＵＴがいつもノンフローティング状態を維持するようになって、これによって、前記走査線とデータ線の交差によって発生されるカップリングキャパシタンスによって各走査線に印加される走査信号が変動されることを防止することができる。
【００８２】
以上添付した図面を参照して本発明について詳細に説明したが、これは例示的なものに過ぎず、当該技術分野における通常の知識を有する者であれば、多様な変形及び均等な他の実施形態が可能であるということを理解することができる。
【図面の簡単な説明】
【００８３】
【図１】従来の有機電界発光表示装置を表す図面である。
【図２】本発明の第１実施形態による走査駆動回路の構成を表すブロック図である。
【図３】本発明の第１実施形態による走査駆動回路内の任意ステージに対する回路図である。
【図４】図３に図示されたステージの入／出力信号のタイミング図である。
【図５】本発明の第２実施形態による走査駆動回路の奇数番目ステージに対する回路図である。
【図６】本発明の他の実施形態による有機電界発光表示装置を表す図面である。
【図７】本発明の第２実施形態による走査駆動回路の構成を表すブロック図である。
【図８】プログレッシブスキャン方式によって駆動される本発明の実施形態による走査駆動回路のステージの入／出力信号のタイミング図である。
【図９】インターレーススキャン方式によって駆動される本発明の実施形態による走査駆動回路のステージの入／出力信号のタイミング図である。
【図１０】インターレーススキャン方式によって駆動される本発明の他の実施形態による走査駆動回路のステージの入／出力信号のタイミング図である。
【符号の説明】
【００８４】
２００    走査駆動回路
２１０、６１２、６２０    走査駆動回路のステージ
６１０    第１走査駆動部
６２０    第２走査駆動部
ＣＬＫａ    第１クロック端子
ＣＬＫｂ    第２クロック端子
ＣＬＫ１ないしＣＬＫ４    第１ないし第４クロック信号
ＩＮ    入力信号
ｉｎ    走査駆動回路の各ステージの入力端
ｏｕｔ    走査駆動回路の各ステージの出力端
【図１】
0004468319.tif 000002
【図２】
0004468319.tif 000003
【図３】
0004468319.tif 000004
【図４】
0004468319.tif 000005
【図５】
0004468319.tif 000006
【図６】
0004468319.tif 000007
【図７】
0004468319.tif 000008
【図８】
0004468319.tif 000009
【図９】
0004468319.tif 000010
【図１０】
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