(57)【特許請求の範囲】
【請求項１】
キャリア同期のためのキャリア同期用信号部分を含む入力信号が供給され、
上記入力信号のキャリア信号成分の周波数検出をＤＦＴ（離散フーリエ変換）により行い、
上記入力信号のキャリア信号成分の位相同期をＰＬＬ（位相ロックループ）により行い、
上記ＤＦＴは、複数段のＤＦＴ処理から成り、各段のＤＦＴ処理により上記入力信号の周波数補償を行い、周波数補償されたＤＦＴ出力信号をダウンサンプルして次段のＤＦＴ処理に送る
キャリア同期方法。
【請求項２】
上記入力信号にはキャリア同期用信号部分がバースト的に含まれており、このバースト的なキャリア同期用信号部分を取り出して上記ＤＦＴによる周波数検出を行わせる請求項１記載のキャリア同期方法。
【請求項３】
上記ＤＦＴは、上記ダウンサンプルにより、上記バースト的なキャリア同期用信号部分の１周期シンボル分を１サンプルとするまでダウンサンプルする請求項２記載のキャリア同期方法。
【請求項４】
キャリア同期のためのキャリア同期用信号部分を含む入力信号が供給され、
上記入力信号のキャリア信号成分の周波数検出を行うためのＤＦＴ（離散フーリエ変換）処理手段と、
上記入力信号のキャリア信号成分の位相同期を行うためのＰＬＬ（位相ロックループ）手段とを有し、
上記ＤＦＴ処理手段は、複数段のＤＦＴ処理部から成り、各段のＤＦＴ処理部により上記入力信号の周波数補償を行い、周波数補償されたＤＦＴ出力信号をダウンサンプルして次段のＤＦＴ処理部に送る
キャリア同期回路。
【請求項５】
上記入力信号にはキャリア同期用信号部分がバースト的に含まれており、上記ＤＦＴ処理手段は、このバースト的なキャリア同期信号部分を取り出して上記ＤＦＴ処理による周波数検出を行わせる請求項４記載のキャリア同期回路。
【請求項６】
上記ＤＦＴ処理手段は、上記ダウンサンプルにより、上記バースト的なキャリア同期用信号部分の１周期シンボル分を１サンプルとするまでダウンサンプルする請求項５記載のキャリア同期回路。
【請求項７】
情報信号が複数の変調方式のいずれかで変調されて送信された信号を受信し、得られた受信信号中の所定の変調方式の部分に対応するキャリア同期信号部分に基づきキャリア信号を再生するキャリア同期手段と、
上記キャリア同期手段からのキャリア信号に基づいて上記受信信号を復号処理して上記情報信号を得る復号手段とを有し、
上記キャリア同期手段は、
上記受信信号のキャリア信号成分の周波数検出を行うためのＤＦＴ（離散フーリエ変換）処理手段と、
上記入力信号のキャリア信号成分の位相同期を行うためのＰＬＬ（位相ロックループ）手段とを有して成り、
上記ＤＦＴ処理手段は、複数段のＤＦＴ処理部から成り、各段のＤＦＴ処理部により上記入力信号の周波数補償を行い、周波数補償されたＤＦＴ出力信号をダウンサンプルして次段のＤＦＴ処理部に送る
信号処理装置。
【請求項８】
上記受信信号にはキャリア同期用信号部分がバースト的に含まれており、上記キャリア同期手段内のＤＦＴ処理手段は、このバースト的なキャリア同期信号部分を取り出して上記ＤＦＴ処理による周波数検出を行わせる請求項７記載の信号処理装置。
【請求項９】
上記キャリア同期手段内のＤＦＴ処理手段は、上記ダウンサンプルにより、上記バースト的なキャリア同期用信号部分の１周期シンボル分を１サンプルとするまでダウンサンプルする請求項８記載の信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャリア同期方法及び回路、並びに信号処理装置に関し、特にＢＳ（放送衛星）を介して伝送された信号を受信する受信装置におけるキャリア同期方法及び回路、並びに信号処理装置に関するものである。
【０００２】
【従来の技術】
近年において、ビデオ信号及びオーディオ信号等を符号化し、通信衛星（ＣＳ：Communication Satelite）や放送衛星（ＢＳ：Broadcasting Satelite） 等を介して伝送し、受信側においてこれを復調するようにしたシステム、いわゆるディジタル放送システムが開発され普及しつつある。
【０００３】
上記ＢＳやＣＳのディジタル放送システムにおいては、変調方式として、ＢＰＳＫ（Binary Phase Shift Keying） 方式やＱＰＳＫ（Quadrature Phase Shift Keying） 方式が用いられ、さらにＢＳディジタル放送では、ＱＰＳＫ変調方式よりも伝送効率の高いＴＣ８ＰＳＫ（Trellis-Coded ８ Phase Shift Keying） 方式等も用いられるようになっている。すなわち、例えばＢＳ信号には、ＢＰＳＫ変調信号、ＱＰＳＫ変調信号、及びＴＣ８ＰＳＫ変調信号が時分割多重化されて混在している。
【０００４】
ここで、ＢＳディジタル放送において伝送するビットストリームとしては、ＣＳ、地上波、ケーブル等の他のメディアとの整合性を図る観点から、ＭＰＥＧ（Moving Picture Image Coding Experts Group） ２で規定された、いわゆるトランスポートストリーム（ＴＳ：Transport Stream）を基本としている。このＴＳは、１バイトの同期バイトを含んだ１８８バイトのパケットで構成されているが、ＣＳディジタル多チャンネル放送、地上波ディジタル放送、ケーブルディジタル放送等では、これに誤り訂正用の１６バイトのパリティを付加したリードソロモン符号（ＲＳ符号）が用いられていることから、ＢＳディジタル放送でも、ＴＳにＲＳ符号化、具体的にはＲＳ（２０４，１８８）符号化を行うようにしている。
【０００５】
図１０は、このような現在提案されているＢＳディジタル放送の送信装置の構成例を表している。１８８バイトのＴＳパケットには、ＲＳ（２０４，１８８）符号化により、１６バイトのパリティが付加される。このパケットが４８個集められて１フレームとされる。
【０００６】
各フレームの４８個のパケットの先頭の１バイトの同期バイトは、順次、連続して読み出され、フレーム同期およびＴＭＣＣ発生回路２０１に入力される。フレーム同期およびＴＭＣＣ発生回路２０１は、最初の２つのＴＳパケットの同期バイトをフレーム同期信号にすげ替える。また、フレーム同期およびＴＭＣＣ発生回路２０１は、第３番目以降のＴＳパケットの同期バイトをＴＭＣＣ（Transmission Multiplexing Configuration Control） 信号にすげ替える。このＴＭＣＣ信号には、後述する主信号の変調方式や符号化率などの伝送制御情報が含まれる。これにより、１フレームを構成する４８個のパケットのうちの最初の２つのパケットの２個の同期バイトが、フレーム同期信号にすげ替えられ、第３番目以降のパケットの同期バイトが、ＴＭＣＣ信号にすげ替えられることになる。フレーム同期およびＴＭＣＣ発生回路２０１で発生されたフレーム同期信号とＴＭＣＣ信号は、ＢＰＳＫマッピング回路２０２に入力され、所定の信号点にマッピングされる。
【０００７】
１フレームのうちの最初の２個のＴＳパケットの主信号は、低階層用の画像信号ＬＱとされ、この信号は、この２個のＴＳパケットの範囲内でインタリーブ回路２０３によりインタリーブされ、さらに、畳み込み符号化回路２０４に入力され、１／２の符号化率で畳み込み符号化される。そして畳み込み符号化された信号はパンクチャリング処理されて符号化率３／４とされてＱＰＳＫマッピング回路２０５に供給される。ＱＰＳＫマッピング回路２０５において、ＱＰＳＫ方式で、所定の信号点にマッピングされる。
【０００８】
一方、１フレームを構成する４８個のパケットのうち、残りの４６個のＴＳパケットの主信号は、高階層用の画像信号ＨＱとされ、この信号は、インタリーブ回路２０６に入力され、インタリーブされた後、２／３トレリス符号化回路２０７において符号化され、さらに８ＰＳＫマッピング回路２０８において、信号点にマッピングされる。この２／３トレリス符号化回路２０７において、いわゆるプラグマティックトレリス符号化を行うようにすると、畳み込み符号化回路２０４と２／３トレリス符号化回路２０７は、共通の回路とすることができる。
【０００９】
位相基準バースト発生回路２０９は、受信側での安定したキャリア再生を可能とするために、放送信号の予め定められた位置に挿入するＢＰＳＫ変調信号を発生するものであり、具体的には、主信号の２０３シンボル毎に４シンボルの基準バーストを間欠的に多重するためのものである。
【００１０】
多重化回路２１０は、ＢＰＳＫマッピング回路２０２、ＱＰＳＫマッピング回路２０５、８ＰＳＫマッピング回路２０８、及び位相基準バースト発生回路２０９からの出力を、フレーム単位で多重化し、出力する。従って、多重化回路２１０より出力される各フレームの信号は、最初に、ＢＰＳＫ変調されたフレーム同期信号とＴＭＣＣ信号が配置され、その次に、ＱＰＳＫ変調された低階層用の主信号ＬＱが配置され、最後に８ＰＳＫ変調された高階層用の主信号ＨＱが配置されたフォーマットとなる。また、主信号には所定周期で位相基準バースト発生回路２０９からの基準バーストが間欠的に多重される。
【００１１】
図１１は、ＢＳの伝送信号中のキャリア同期用のＢＰＳＫ変調信号の部分（図中の斜線部）の具体例を示すものであり、フレームの先頭から順に、３２シンボルのＢＰＳＫ変調されたフレーム同期信号、１２８シンボルのＴＭＣＣ信号、３２シンボルのＢＰＳＫ変調されたフレーム同期信号が配置され、これらの１９２シンボルは全てＢＰＳＫ変調信号である。これに続く主信号は、上述したように、ＢＰＳＫ変調信号、ＱＰＳＫ変調信号、ＴＣ８ＰＳＫ変調信号のいずれかであるが、主信号の２０３シンボル毎に、位相基準バースト発生回路２０９からの４シンボルのＢＰＳＫ変調信号が配置され、これらの主信号と位相基準信号とが２０７シンボル周期で繰り返される。なお、ＴＭＣＣ信号近傍部分の１９２シンボルは、前フレームの位相基準バースト信号部分の４シンボルから連続して配置されるから、これらの合計１９６シンボルがバースト状のＢＰＳＫ信号部分として現れることになる。
【００１２】
このようなＢＳ信号を受信する受信側では、キャリアの同期を確立し、受信信号系列を監視することでＢＰＳＫ変調されたフレーム同期信号を検出し、上述したＴＭＣＣ信号の内容を解釈することにより、ＴＭＣＣ信号に続いて伝送されてくるペイロード情報を伝送する主信号部のシンボルの変調方式や符号化率等の伝送制御情報を知って、適切な復調、復号動作を行うようにしている。
【００１３】
【発明が解決しようとする課題】
ところで、上述したように、例えばＢＳ信号には、ＢＰＳＫ変調信号、ＱＰＳＫ変調信号、及びＴＣ８ＰＳＫ変調信号が時分割多重化されて混在している。このようなＢＳ信号を受信してディジタル信号を復号するためには、キャリア同期回路によるキャリア再生が必要であるが、各変調信号については、ＢＰＳＫ＞ＱＰＳＫ＞ＴＣ８ＰＳＫの変調波の順に安定したキャリア再生が行える。このため、キャリア同期をとる場合には、一般的に上記ＢＰＳＫ変調信号の部分が用いられるが、このＢＰＳＫ変調信号の部分は連続しておらず、間欠的に、いわゆるバースト的に現れることになる。また、上記ＢＳ信号のＢＰＳＫ変調信号の部分は、上記図１１と共に説明したように、ＴＭＣＣ信号及びフレーム同期信号の近傍の１９６シンボルと、２０７シンボル周期で現れる４シンボルの位相基準バースト信号の部分とがあり、バースト長及びバースト周期が互いに異なっている。
【００１４】
このようなバースト状に現れるキャリア信号のバースト長及びバースト周期が異なる場合には、キャリア再生用ＰＬＬ又はコスタスループ等のループゲインが変化してキャリア同期が不安定になって同期捕捉に時間がかかってしまう問題があった。また、Ｃ／Ｎ（キャリア／ノイズ比）が低い場合や、受信機のフロントエンド部での雑音が多い場合等に、同期外れを起こしやすい問題があった。
【００１５】
本発明は、このような実情に鑑みてなされたものであって、バースト長及びバースト周期が互いに異なるようなキャリア信号に対して安定にかつ高速にキャリア同期が行えるようなキャリア同期方法及び回路、並びに信号処理装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上述のような課題を解決するために、本発明に係るキャリア同期方法及び回路は、キャリア同期のためのキャリア同期用信号部分を含む入力信号が供給され、上記入力信号のキャリア信号成分の周波数検出をＤＦＴ（離散フーリエ変換）により行い、上記入力信号のキャリア信号成分の位相同期をＰＬＬ（位相ロックループ）により行い、上記ＤＦＴは、複数段のＤＦＴ処理から成り、各段のＤＦＴ処理により上記入力信号の周波数補償を行い、周波数補償されたＤＦＴ出力信号をダウンサンプルして次段のＤＦＴ処理に送る。
【００１７】
また、本発明に係る信号処理装置は、情報信号が複数の変調方式のいずれかで変調されて送信された信号を受信し、得られた受信信号中の所定の変調方式の部分に対応するキャリア同期信号部分に基づきキャリア信号を再生するキャリア同期手段と、上記キャリア同期手段からのキャリア信号に基づいて上記受信信号を復号処理して上記情報信号を得る復号手段とを有し、上記キャリア同期手段は、上記受信信号のキャリア信号成分の周波数検出を行うためのＤＦＴ（離散フーリエ変換）処理手段と、上記入力信号のキャリア信号成分の位相同期を行うためのＰＬＬ（位相ロックループ）手段とを有して成り、上記ＤＦＴ処理手段は、複数段のＤＦＴ処理部から成り、各段のＤＦＴ処理部により上記入力信号の周波数補償を行い、周波数補償されたＤＦＴ出力信号をダウンサンプルして次段のＤＦＴ処理部に送る。
【００１８】
本発明によれば、キャリア同期をとるための周波数検出をＤＦＴで行い、位相合わせを１次ＰＬＬで行うことにより、低Ｃ／Ｎにおいてもキャリア同期外れを起こさない安泰な同期検波が行える。
【００１９】
【発明の実施の形態】
以下、本発明に係るキャリア同期方法及び回路の好ましい実施の形態について、図面を参照しながら詳細に説明する。
【００２０】
図１は本発明を適用したキャリア同期回路の基本構成の一例を示すブロック図である。
【００２１】
この図１において、入力端子６１には、上述したようなＢＳディジタル放送の受信信号（ＢＳ信号）が複素信号の形態で入力され、この複素入力信号は、周波数検出部６３に、また、複素乗算器６２を介して位相検出部６４にそれぞれ送られる。周波数検出部６３では、ＤＦＴ（離散フーリエ変換）処理により入力信号のキャリア信号成分の周波数を検出し、位相検出部６４では、１次のＰＬＬ（位相ロックループ）により入力信号のキャリア信号成分の位相同期を行うようにしている。これらの周波数検出部６３及び位相検出部６４からの出力信号は、加算器６５で加算され、単位遅延素子６６を介して、再び複素信号に変換するための変換部６７に送られる。変換部６７は、入力された信号の複素エクスポネンシャル（exponential） をとる、すなわち、入力位相ｘを単位円上の複素数 exp（ｊｘ）に変換するものである。変換部６７からの複素信号は、複素共役（conjugate） 部６８に送られて位相が反転され、上記入力側の複素乗算器６２に送られることによって、ＰＬＬのループが形成される。なお、複素共役部６８からの複素信号は、端子６９を介して取り出されるようになっている。
【００２２】
次に、図２は、上記周波数検出部６３の具体例を示すブロック図であり、図１の複素乗算器６２からの複素信号が、入力端子７１を介してＤＦＴ（離散フーリエ変換）回路７２に送られる。
【００２３】
ＤＦＴ回路７２は、上述したＢＳ放送信号のＴＣＭＭ信号近傍部分の１９６シンボルの内の１６０シンボルをＤＦＴ処理し、０から１／(８ｔsym) までの周波数を検出する。ここでｔsym は１シンボルの周期を表す。ＤＦＴ回路７２の端子７３からは周波数出力が、端子７４からは周波数ずれが補償された補償出力がそれぞれ取り出され、端子７３からの周波数出力は加算器７５に送られ、端子７４からの補償出力は、１／３ダウンサンプル回路７７で１／３にダウンサンプルされＤＦＴ回路７８に送られる。この１／３ダウンサンプルは、上記ＢＳ放送信号の位相基準バースト信号部分の４シンボルの内の２シンボルがサンプルされるように設定したものである。ＤＦＴ回路７８では、上記位相基準バースト信号部分を集めてＤＦＴ処理し、周波数出力が端子７９から、周波数補償された補償出力が端子８０からそれぞれ取り出される。端子７９からの周波数出力は加算器７５に送られ、端子８０からの補償出力は、１／６９ダウンサンプル回路８１で１／６９にダウンサンプルされＤＦＴ回路８２に送られる。ＤＦＴ回路８２では、データ周期毎に１サンプルとしてＤＦＴ処理しており、端子８３から周波数出力を取り出して加算器７５に送り、端子８４から周波数補償された補償出力を取り出している。加算器７５からの出力は端子７６より取り出される。
【００２４】
この図２のＤＦＴ回路７２，７８，８２はいずれも同様な構成を有し、例えば図３に示すような構成とすることができる。この図３の入力端子３０１は、ＤＦＴ回路７２，７８，８２の各入力端子に相当するものであり、端子３３６が周波数補償された補償出力の出力端子に、端子３３７が周波数出力の出力端子にそれぞれ相当する。
【００２５】
図３において、信号発生回路３０２は、一種の掃引発振器であり、例えば後述する図４に示すような構成を有している。図１の例えばＤＦＴ７２の回路構成に用いられる信号発生回路３０２の場合では、０（直流）から１／(８ｔsym) まで（ｔsym は１シンボル周期を示す。）の周波数の正弦波信号を発生する。周波数発生器３０２の端子３０４からは正弦波信号が、端子３０５からは周波数番号がそれぞれ出力され、端子３０４からの正弦波信号は相関回路（correlator）３０３に送られて、入力端子３０１からの入力信号との相関がとられる。相関回路３０３の具体例については、図５を参照しながら後述する。相関回路３０３からの出力は、単位遅延素子３０７と比較回路３０８とに送られ、比較回路３０８では、相関回路３０３からの出力と単位遅延素子３０７からの出力との大小を比較して、単位遅延素子３０７からの出力の方が大きいときに“１”を出力し、切換スイッチ３１０に切換制御信号として送っている。信号発生回路３０２の端子３０５からの周波数値の出力は、切換スイッチ３１０の被選択端子ａに送られ、切換スイッチ３１０からの出力は単位遅延素子３１１を介して信号発生回路３１２に送られる。単位遅延素子３１１からの出力は切換スイッチ３１０の被選択端子ｂにも送られている。切換スイッチ３１０は、比較回路３０８からの切換制御信号が“１”のとき被選択端子ａの側に切換接続され、端子３０５からの周波数情報が単位遅延素子３１１に送られて記憶される。信号発生回路３１２は、正又は負の複素正弦波及び余弦波を発生し、例えば後述する図６に示すような構成を有している。信号発生回路３１２の端子３１３からは正の複素周波数信号が出力されて複素乗算器３２１に送られ、端子３１４からは負の複素周波数信号が出力されて複素乗算器３２２に送られる。これらの複素乗算器３２１，３２２では、上記入力端子３０１からの入力信号と複素乗算され、各乗算出力が相関回路３２３，３２４にそれぞれ送られている。各相関回路３２３，３２４は、例えば後述する図７に示すような構成を有し、入力信号の直流の相関をとっている。各相関回路３２３，３２４からの出力は、比較回路３２５に送られて大小判定され、相関回路３２３からの出力の方が相関回路３２４からの出力よりも大きいとき“１”を切換スイッチ３２６の被選択端子ａに送る。切換スイッチ３２６は離散パルス発生器から端子３２７を介して供給される切換制御信号に応じて切換制御されており、切換スイッチ３２６からの出力は、単位遅延素子３２８に送られている。単位遅延回路３２８からの出力は、切換スイッチ３２６の被選択端子ｂに供給されると共に、切換制御信号として切換スイッチ３２９及び３３２に送られている。切換スイッチ３２９の被選択端子ａには複素乗算器３２１からの出力が、被選択端子ｂには複素乗算器３２２からの出力がそれぞれ送られており、切換スイッチ３２９からの出力は周波数補償された補償出力として端子３３６を介して取り出される。信号発生回路３１２の端子３１５からは周波数値が出力され、切換スイッチ３３２の被選択端子ｂに送られるとともに、反転回路３３１を介して切換スイッチ３３２の被選択端子ａに送られる。切換スイッチ３３２からの出力は、周波���出力として端子３３７を介して取り出される。
【００２６】
次に、図３の信号発生回路３０２、相関回路３０３、信号発生回路３１２、及び相関回路３２３，３２４の具体例について、図４、図５、図６及び図７を参照しながら説明する。なお、これらの回路はそれぞれ一例を示しているに過ぎず、同様な入出力が得られるような種々の構成がとり得ることは勿論である。また、以下の説明では、図３に示すＤＦＴ回路の全体構成を、図２のＤＦＴ回路７２に用いた例を主として説明するが、図３のＤＦＴ回路の構成は、図２のＤＦＴ回路７８、８２にも用いられるものである。
【００２７】
先ず、上記信号発生回路３０２は、例えば０（直流）から１／(８ｔsym) までの周波数（ｔsym は１シンボル周期を示す。）の正弦波信号を発生するものであり、図４はその一具体例を示す。
【００２８】
この図４において、インクリメント回路３４１からは、掃引する周波数に対応する数値（周波数番号）が係数乗算器３４２及び端子３４３に送られる。係数乗算器３４２では、２π／１６０の係数が乗算され、その出力が端子３４４及び加算器３４５に送られる。加算器３４５からの出力は、モジュロ部３４６に送られ、このモジュロ部３４６からの出力が単位遅延素子３４７で遅延されて加算器３４５に戻されている。モジュロ部３４７は、入力ｕを２πで割った余り（剰余）である rem（ｕ，２π）を出力する。すなわち、モジュロ部３４６は、入力位相を０〜２πの範囲の値に変換して出力している。モジュロ部３４７からの出力は、三角関数テーブル、例えばサイン（sin:正弦）テーブル３４８にアドレスとして送られて、入力位相に対応するサイン値が読み出され、正弦波信号として出力端子３４９より取り出される。これによって、インクリメント回路３４１からの掃引する周波数に対応する数値（周波数番号）に応じた単位時間毎の増加分の位相が係数乗算器３４２から取り出され、この単位増加分の位相が加算器３４５及び単位遅延素子３４７で積算され、モジュロ部３４６で２π周期の位相に変換され、サインテーブル３４８でサイン値に変換されることで、例えば０（直流）から１／(８ｔsym) まで掃引される各周波数の正弦波信号が順次出力端子３４９より取り出され、これが図３の端子３０４を介して相関回路３０３に送られる。また、端子３４３からの周波数番号は、図３の端子３０５を介して切換スイッチ３１０の被選択端子ａに送られる。
【００２９】
次に、図３の相関回路３０３は、入力端子３０１から入力される複素信号と端子３０４からの信号との相関をとるものであり、その一具体例を図５に示す。
【００３０】
図５の入力端子３７１には、図３の入力端子３０１からの複素信号が供給される。この入力された複素信号は、分離回路３７２に送られて実部（リアルパート：Re）と虚部（イマジナリパート：Im）とに分離され、実部の信号は乗算器３７３Ｒに、虚部の信号は乗算器３７３Ｉにそれぞれ送られて、端子３７４からの信号とそれぞれ乗算される。端子３７４は図３の端子３０４に対応する。乗算器３７３Ｒ、３７３Ｉからの出力は、量子化器３７５Ｒ、３７５Ｉでそれぞれ量子化され、移動平均部３７６Ｒ、３７６Ｉでそれぞれ移動平均がとられる。各移動平均部３７６Ｒ、３７６Ｉには、上記掃引周波数の各周波数毎にリセットするためのリセットパルスが端子３７７を介して供給されている。移動平均部３７６Ｒ、３７６Ｉからの出力は、それぞれ切換スイッチ３７８Ｒ、３７８Ｉの各被選択端子ａに送られ、これらの切換スイッチ３７８Ｒ、３７８Ｉからの出力は、合成回路３８１に送られて合成されることによって複素信号に変換される。なお、切換スイッチ３７８Ｒ、３７８Ｉは、各被選択端子ｂにそれぞれ“０”が供給されており、端子３７９からの切換制御信号により、切換スイッチ３７８Ｒ、３７８Ｉの各被選択端子ａの信号と各被選択端子ｂの信号とが切換選択されて出力される。合成回路３８１から出力された複素信号は、振幅／位相分離回路３８２に送られて振幅成分と位相成分とに分離され、振幅成分は端子３８３を介して移動最大回路３８５に送られ、位相成分は端子３８４に送られる。移動最大回路３８５では、端子３８６にリセットパルスが送られるまでの間の上記掃引周波数の各周波数毎の移動平均の内の最大のものが検出され、その出力が端子３８７を介して取り出される。なお、端子３８７からの出力は、相関回路出力として、図３の単位遅延素子３０７及び比較回路３０８に送られる。
【００３１】
次に、図３の信号発生回路３１２は、単位遅延素子３１１からの信号が入力されて、正又は負の複素正弦波及び余弦波を発生するものであり、その一具体例を図６に示す。図６の入力端子３５１に供給される入力信号は、上述した図３の信号発生回路３０２からの周波数番号が、比較回路３０８からの制御信号によって単位遅延素子３１１に取り込まれて保持されたものである。
【００３２】
図６において、入力端子３５１からの入力信号は、切換スイッチ３５２の被選択端子ａに送られ、切換スイッチ３５２からの出力は単位遅延素子３５４を介して切換スイッチ３５２の被選択端子ｂに送られている。切換スイッチ３５２は、端子３５３からの切換制御信号により、上記掃引周波数の各周波数毎に切換制御され、単位遅延素子３５４に取り込まれる。単位遅延素子３５４からの出力は、係数乗算器３５５に送られて、２π／１６０の係数が乗算され、その出力が端子３５６及び加算器３５７に送られる。加算器３５７からの出力は、モジュロ部３５８に送られ、このモジュロ部３５８からの出力が単位遅延素子３５９で遅延されて加算器３５７に戻されている。モジュロ部３５８は、入力ｕを２πで割った余り（剰余）である rem（ｕ，２π）を、すなわち入力位相を０〜２πの範囲の値に変換して出力している。モジュロ部３４７からの出力は、変換部３６０に送られて、複素エクスポネンシャル、すなわち入力ｘに対する exp(jｘ) の複素信号に変換され、そのまま正の複素周波数信号として出力端子３６１から取り出され、また、複素共役回路３６２で複素共役がとられて負の複素周波数信号として出力端子３６３から取り出される。出力端子３６１からの正の複素周波数信号は、図３の端子３１３を介して複素乗算器３２１に送られ、出力端子３６３からの負の複素周波数信号は、図３の端子３１４を介して複素乗算器３２２に送られる。また、端子３５６から出力される周波数情報は、図３の端子３１５を介して取り出される。
【００３３】
次に、図３の相関回路３２３，３２４は、入力信号に対して直流の相関をとるものであり、一具体例を図７に示す。図７の入力端子３９１には、図３の複素乗算器３２１あるいは３２２からの複素信号が供給される。この図７に示す構成の相関回路は、図５の相関回路構成の端子３４７からの入力が０であるような、直流のみの相関をとるものである。
【００３４】
この図７において、入力端子３９１に入力された複素信号は、分離回路３９２で実部（リアルパート：Re）と虚部（イマジナリパート：Im）とに分離され、実部の信号は移動平均部３９３Ｒに送られ、虚部の信号は移動平均部３９３Ｉに送られて、それぞれ移動平均がとられる。各移動平均部３９３Ｒ、３９３Ｉには、上記掃引周波数の各周波数毎にリセットするためのリセットパルスが端子３９４を介して供給されている。移動平均部３９３Ｒ、３９３Ｉからの出力は、それぞれ切換スイッチ３９５Ｒ、３９５Ｉの各被選択端子ａに送られ、これらの切換スイッチ３９５Ｒ、３９５Ｉからの出力は、合成回路３９７に送られて合成されることによって複素信号に変換される。なお、切換スイッチ３９５Ｒ、３９５Ｉは、各被選択端子ｂにそれぞれ“０”が供給されており、端子３９６からの切換制御信号により、切換スイッチ３９５Ｒ、３９５Ｉの各被選択端子ａの信号と各被選択端子ｂの信号とが切換選択されて出力される。合成回路３９７から出力された複素信号は、振幅／位相分離回路３９８に送られて振幅成分と位相成分とに分離され、振幅成分は端子３９９を介して取り出されて、上記図３の比較回路３２５に送られる。
【００３５】
次に、上述したような図３の構成のＤＦＴ回路を、図２の各ＤＦＴ回路７２，７８，８２に用いる場合の具体的な動作について説明する。
【００３６】
先ず、図２のＤＦＴ回路７２は、前記図１１と共に説明したＢＳ放送信号のＴＣＭＭ信号近傍部分の１９６シンボルの内の１６０シンボルをＤＦＴ処理し、０から１／(８ｔsym) までの周波数（ｔsym は１シンボル周期）を検出する。具体的には、図３の信号発生回路３０２により０から１／(８ｔsym) までの周波数の正弦波を図４の回路により発生させ、図３の相関回路３０３に出力する。相関回路３０３は例えば図５の構成を有し、この相関回路３０３により、入力１６０シンボルと相関をとり、比較回路３０８で最大値を検出する。この最大値検出時に切換スイッチ３１０が被選択端子ａ側に切換接続され、信号発生回路３０２からの周波数番号が単位遅延素子３１１に記憶される。これがオフセット周波数の絶対値に対応する周波数番号である。このときの周波数分解能は１／（160ｔsym）となり、周波数を掃引しながら２１回まわすようにする。最大クロックで相関をとるようにしてもよいが、ここではシンボルクロックで相関をとるようにしている。従って、周波数検出に要する時間は、２１×１６０ｔsym となる。
【００３７】
次に、周波数の正負を判定する。これは、正の周波数の複素演算を１６０シンボルについて行い、０周波数のＤＦＴを求め、次に、負の周波数についても同様に、負の周波数の複素演算を１６０シンボルについて行い、０周波数のＤＦＴを求める。この正と負の周波数についてＤＦＴを行って、レベルの大きい方を推定周波数と判定し、その逆の符号の周波数を設定し、周波数ずれを補償する。
【００３８】
これを図３と共に説明すると、正負の周波数の信号発生回路３１２は、例えば図６のような構成を有し、正又は負の複素正弦波及び余弦波を発生する。正の複素周波数の信号を端子３１３を介して複素乗算器３２１に入力し、相関回路３２３により、直流の相関をとる。同様に、負の複素周波数の信号を端子３１４を介して複素乗算器３２２に入力し、相関回路３２４により、直流の相関をとる。相関回路３２３，３２４は、例えば図７に示すような構成を有し、これは図５の相関回路構成の端子３４７からの入力が０であるような、直流のみの相関をとるようになっている。これらの正負の周波数の相関値を比較回路３２５に入力し、大小判定し、切換スイッチ３２６により、端子３２７からの切換制御パルスが入力されるタイミングで単位遅延回路３２８に記憶する。この単位遅延回路３２８からの出力で切換スイッチ３２９を切換制御することにより、複素乗算器３２１又は３２２からの出力を選択して、周波数ずれが補償された信号を出力端子３３６より取り出している。この図３の出力端子３３６は、図２のＤＦＴ回路７２の端子７４に相当する。
【００３９】
ここで、正の周波数の複素演算を上記１６０シンボルについて行うのに１６０ｔsym を要し、０周波数のＤＦＴを求めるのに１６０ｔsym を要し、次に、負の周波数の複素演算を上記１６０シンボルについて行うのに１６０ｔsym を要し、０周波数のＤＦＴを求めるのに１６０ｔsym を要するから、４×１６０ｔsym の時間を要することになる。
【００４０】
次に、図２のＤＦＴ回路７２からの周波数補償された出力をさらにＤＦＴ処理することについて説明する。これは、ＤＦＴ回路７２により、キャリア同期用信号のバースト長が一番長い部分、すなわち上記ＴＣＭＭ信号近傍部分の１９６シンボル（実際にはこの内の１６０シンボル）をＤＦＴ処理しており、図２の端子７４からは、高い周波数のキャリアずれが補償された信号が出力される。このキャリアずれ補償の分解能以下の補償を、図２のＤＦＴ回路７８以降で行うようにしている。
【００４１】
具体的には、上述した図１１の位相基準バースト部分（バースト長４シンボル、バースト周期２０７シンボル）について、図８の（Ａ）〜（Ｄ）に示すように、バースト周期２０７シンボルよりも長い４１０シンボルの範囲内に、上記キャリア同期用信号部分を該範囲（４１０シンボル）内に折り畳まれる形態で重ねて配置し、該範囲（４１０シンボル）内に、上記キャリア同期用信号部分が配置され充填されたものに対して離散フーリエ変換（ＤＦＴ）を施して、端子７４からの信号のキャリア周波数を検出するようにしている。
【００４２】
すなわち、図８の（Ａ）の４１０シンボルの期間Ｔc をＤＦＴ区間（ＤＦＴ周期）とする際に、この期間Ｔc 内の中央位置に上記バースト長Ｔa （＝４シンボル）の位相基準バースト信号のパケットＰ1 が配置される。次に、図８の（Ｂ）に示すように、次の位相基準バースト信号のパケットＰ2 を、期間Ｔc を周期としてＤＦＴ区間（ＤＦＴ周期）内に折り畳まれる形態で重ねて配置されるようにすると、このパケットＰ2 はＤＦＴ区間の先頭位置に配置されることになる。次に、図８の（Ｃ）は、その次の位相基準バースト信号のパケットＰ3 を、ＤＦＴ区間内に折り畳まれる形態で重ねて配置した状態を示し、このパケットＰ3 は、上記パケットＰ1 の次に連続して配置されることになる。このように、位相基準バースト信号の各パケットを、期間Ｔc を周期としてＤＦＴ区間（ＤＦＴ周期）内に折り畳まれる形態で重ねて配置してゆくことにより、図８の（Ｄ）に示す最後のパケットＰ103 までを用いて、ＤＦＴ区間Ｔc 内に位相基準バースト信号のパケットが隙間無く充填される。なお、ＤＦＴ区間Ｔc を充填するための最後の２つのパケットＰ102 とＰ103 とは、位相基準バースト信号の各４シンボルの内のそれぞれ３シンボルずつを使用することになる。これにより、キャリア同期用信号が連続している場合と等価なＤＦＴサンプルが得られることになり、ＤＦＴ処理の分解能を高めることができる。
【００４３】
ところで、図２の具体例においては、ＤＦＴ回路７２の端子７４からの出力を、１／３ダウンサンプル回路７７で１／３にダウンサンプルしたものをＤＦＴ回路７８に送るようにしている。この図２のＤＦＴ回路７８として、図３の回路構成を用いる場合の動作の具体例を説明する。
【００４４】
図３のＤＦＴ回路の入力端子３０１には、上述したような図２のＤＦＴ回路７２の端子７４からの出力を、１／３ダウンサンプル回路７７で１／３にダウンサンプルした信号が入力される。これは、前記図１１に示したＢＳ信号の２０７シンボル周期で現れる４シンボルの位相基準バースト信号を考慮したものであり、１周期２０７シンボルを１／３にダウンサンプルすることで、１周期は２０７／３＝６９（シンボル）となるが、サンプルタイミングを適切にとることで、上記４シンボルの位相基準バースト部分から２シンボルを取り出すことができる。
【００４５】
次に、周波数の正負を判定する。これは、正の周波数の複素演算を１３６シンボルについて行い、０周波数のＤＦＴを求め、次に、負の周波数についても同様に、負の周波数の複素演算を１３６シンボルについて行い、０周波数のＤＦＴを求める。この正と負の周波数についてＤＦＴを行って、レベルの大きい方を推定周波数と判定し、その逆の符号の周波数を設定し、周波数ずれを補償する。
【００４６】
ここで、正の周波数の複素演算を上記１３６シンボルについて行うのに１３６ｔsym を要し、０周波数のＤＦＴを求めるのに１３６ｔsym を要し、次に、負の周波数の複素演算を上記１３６シンボルについて行うのに１３６ｔsym を要し、０周波数のＤＦＴを求めるのに１３６ｔsym を要するから、４×１３６ｔsym の時間を要することになる。
【００４７】
次に、図３の回路を図２のＤＦＴ回路８２に用いる場合の動作の具体例を説明する。この図２のＤＦＴ回路８２には、上述したようなＤＦＴ回路７８の端子８０からの出力を、１／６９ダウンサンプル回路９１で１／６９にダウンサンプルした信号が入力される。これは、前記図１１に示したＢＳ信号の２０７シンボル周期部分が既に１／３の６９シンボルにダウンサンプルされていることから、これを１／６９にダウンサンプルすることで、上記位相基準バースト信号の１周期である２０７シンボルを１サンプルとすることになる。すなわち、原信号を１／２０７にダウンサンプルすることになり、本実施の形態では、１００サンプルをＤＦＴ処理するようにしている。
【００４８】
この場合、検出される（補償される）最大周波数が１／（２×２０７ｔsym） となり、シンボル周期分解能にほぼ等しくなり、全体として不感周波数帯域のない連続的な周波数検出（周波数補償）が行える。
【００４９】
ところで、ＰＬＬを１次ループ（位相のみ補償）で構成しようとすると、原信号のキャリア信号誤差がπ／８以下でなければ８相ＱＰＳＫ信号を復調することができない。この実施の形態では、キャリア同期用のＢＰＳＫ信号のデータ成分を消すために二乗しているため、周波数検出の周期が２×２０７シンボルの場合では、原信号のキャリア信号誤差はπ／２となる。同様に、４×２０７シンボル周期の場合には、原信号のキャリア信号誤差はπ／４となり、６×２０７シンボル周期の場合には、原信号のキャリア信号誤差はπ／６となり、８×２０７シンボル周期の場合には、原信号のキャリア信号誤差はπ／８となり、一般に、ｎ×２０７シンボル周期の場合には、原信号のキャリア信号誤差はπ／ｎとなる。この実施の形態では、位相基準バースト周期毎に１サンプル（１／２０７にダウンサンプル）として１００サンプルを周波数検出の周期としているため、１００×２０７シンボル周期の場合に相当し、原信号のキャリア信号誤差はπ／１００、すなわち１．８度となる。
【００５０】
周波数の正負の判定について説明すると、先ず、正の周波数の複素演算を１００シンボルについて行い、０周波数のＤＦＴを求め、次に、負の周波数についても同様に、負の周波数の複素演算を１００シンボルについて行い、０周波数のＤＦＴを求める。ここで、正と負の周波数についてＤＦＴを行い、レベルの大きい方を推定周波数と判定し、その逆の符号の周波数を掃引周波数に設定し、周波数ずれを補償する。
【００５１】
ここで、正の周波数の複素演算を上記１００シンボルについて行うのに１００ｔsym を要し、０周波数のＤＦＴを求めるのに１００ｔsym を要し、次に、負の周波数の複素演算を上記１３６シンボルについて行うのに１００ｔsym を要し、０周波数のＤＦＴを求めるのに１００ｔsym を要するから、４×１００ｔsym の時間を要することになる。
【００５２】
次に、図９は、上述したような本発明の実施の形態となるキャリア同期回路を用いて、ＢＳ信号を受信する受信装置を構成する場合のいわゆるフロントエンド部を概略的に示すブロック図である。
【００５３】
この図９において、入力端子２２１を介して入力された受信信号は、分離部２２２に送られ、同相成分Ｉ信号と直交成分Ｑ信号とに分離される。これは、複素入力信号を実部（リアルパート：Ｉ信号）と虚部（イマジナリパート：Ｑ信号）とに分離することに相当する。これらのＩ信号及びＱ信号は、それぞれナイキストフィルタ（Raised Cosine Filter）２２３及び２２４に送られた後、合成部２２５に送られて、再び複素信号に戻される。フィルタ２２３及び２２４は、ルートロールオフフィルタであり、入力されたＩ信号及びＱ信号を帯域制限して出力する。合成部２２５からの出力信号は乗算部２２６に送られ、この乗算部２２６は供給された信号を２乗して出力する。乗算部２２６からの出力信号は、端子２４１を介してキャリア同期部２４０に送られる。また、乗算部２２６からの出力信号は、複素乗算器２４４を介してデマッピング部２２７に送られる。
【００５４】
キャリア同期部２４０では、上記ＢＳ信号中のキャリア再生が行われ、再生されたキャリア信号が端子２４２を介して複素乗算器２４０に送られ、複素乗算器２４４からの出力がデマッピング部２２７に送られる。このキャリア同期部２４０は、具体的には上記図１と共に説明したような構成となっており、ＤＦＴ（離散フーリエ変換）処理によりキャリア信号成分の周波数検出（あるいは入力信号の周波数補償）を行い、１次のＰＬＬによりキャリア信号成分の位相同期を行うようにしている。
【００５５】
デマッピング部２２７では、上記送信側におけるＢＰＳＫ、ＱＰＳＫ、ＴＣ８ＰＳＫの変調の際にマッピングされた信号点を検出するようなデマッピング処理を行い、その信号点に対応するメトリックを発生して、ビタビ復号部２２８に送る。ビタビ復号部２２８では、デマッピング部２２７からの信号を畳み込み復号処理し、デインターリーブ部２２９に送る。デインターリーブ部２２９は、上記送信側でのインターリーブに対応するデインターリーブ処理を行い、その出力をリードソロモン復号部２３０に送る。リードソロモン復号部２３０では、上述したＲＳ（２０４，１８８）符号の復号処理を行う。このリードソロモン復号部２３０からの出力信号は、端子２３１を介して図示しないＭＰＥＧ復号部に送られる。
【００５６】
受信側では搬送波やクロックの同期を確立した後、受信信号系列を監視することでＢＰＳＫ変調されたフレーム同期信号を検出し、フレーム同期を確立する。このフレーム同期信号の後には、ＢＰＳＫ変調されたＴＭＣＣが続いているので、フレーム同期が確立すれば、フレーム同期信号の次の信号をＢＰＳＫ信号として受信、復調し、ＴＭＣＣ信号を得ることができる。このＴＭＣＣ信号の内容を解釈することにより、ＴＭＣＣ信号の後に引き続き伝送されてくるペイロード情報を伝送する主信号部のシンボルの変調方式や符号化率等の伝送制御情報を知ることができるので、これに基づいて、主信号の受信および内符号の復号を行うことができる。
【００５７】
その後、復調信号中のフレーム同期信号とＴＭＣＣ信号は、元のように、ＴＳの同期信号に置き換えられ、１バイトの同期信号と２０３バイトの主信号とからなるＲＳ（２０４，１８８）符号化されたＴＳに戻され、さらにこのＲＳ符号を復号することにより、送信されたＴＳを得ることができる。
【００５８】
以上説明したような本発明の実施の形態によれば、ＢＳディジタル放送信号の変調信号のように、複数の変調方式（ＢＰＳＫ、ＱＰＳＫ、ＴＣ８ＰＳＫ）が混在した信号において、低Ｃ／Ｎ（キャリア／ノイズ比）時の誤り率が良い変調信号、例えばＢＰＳＫ変調信号を選んで、それをバースト信号とみなしてキャリア同期回路が構成できる。このとき、キャリア信号成分の周波数検出をＤＦＴにより行い、位相同期をＰＬＬにより行うことにより、高速で安定なキャリア同期が実現でき、低Ｃ／Ｎで受信機のフロントエンド部での雑音が多い場合でも同期外れのない安定した同期検波が行える。また、実施の形態のような回路構成を用いることにより、図４に示すような基本回路構成を他の回路にも流用でき、構成の簡略化が図れる。
【００５９】
なお、本発明は上述した実施の形態のみに限定されるものではなく、例えば上述した実施の形態では入力信号と掃引周波数との相関をとるようなＤＦＴの例を説明したが、数値演算によるＤＦＴ等の種々のＤＦＴを用いることができることは勿論である。
【００６０】
【発明の効果】
本発明によれば、キャリア同期のためのキャリア同期用信号部分を含む入力信号が供給され、上記入力信号のキャリア信号成分の周波数検出をＤＦＴ（離散フーリエ変換）により行い、上記入力信号のキャリア信号成分の位相同期をＰＬＬ（位相ロックループ）により行うことにより、高速で安定なキャリア同期が実現でき、Ｃ／Ｎ（キャリア／ノイズ比）が低い場合や、受信機のフロントエンド部での雑音が多い場合でも同期外れの生じない安定した同期検波が行える。
【図面の簡単な説明】
【図１】本発明の実施の形態となるキャリア同期回路の構成を示すブロック図である。
【図２】周波数検出部の一例を示すブロック図である。
【図３】図２のＤＦＴ（離散フーリエ変換）回路７２，７８，８２の一例を示すブロック図である。
【図４】図３の信号発生回路３０２の一例を示すブロック図である。
【図５】図３の相関回路３０３の一例を示すブロック図である。
【図６】図３の信号発生回路３１２の一例を示すブロック図である。
【図７】図３の相関回路３２３，３２４の一例を示すブロック図である。
【図８】一定周期のキャリア同期用バースト信号を集めてＤＦＴするときの動作を説明するための図である。
【図９】本発明の実施の形態のキャリア同期回路を用いて構成される受信装置の一例を示すブロック図である。
【図１０】ＢＳディジタル放送の送信装置の一例を示す図である。
【図１１】ＢＳディジタル放送信号中のキャリア同期用のＢＰＳＫ変調信号の部分の一例を示す図である。
【符号の説明】
６３  周波数検出部、  ６４  位相検出部、  ７２，７８，８２  ＤＦＴ回路、  ７７  １／３ダウンサンプル回路、  ８１  １／６９ダウンサンプル回路、３０２  信号発生回路、  ３０３  相関回路、  ３１２  信号発生回路、  ３２１，３２２  複素乗算器、  ３２３，３２４  相関回路、  ３２５  比較回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004438187.tif 000010
【図１０】
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【図１１】
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