(57)【特許請求の範囲】
【請求項１】
クロック信号ライン上の第１地点に連結する第１入力と前記第１地点から離れた前記クロック信号ライン上の第２地点に連結する第２入力とを有し、前記第１入力からの信号が入力される第１インバータと、前記第２入力からの信号が入力される第２インバータと、前記第１インバータの出力端と前記第２インバータの出力端とを連結するラインと、該ラインに連結された第３インバータとで構成され、前記第１入力から入力される信号及び前記第２入力から入力される信号に応答して第１ローカルクロック信号を発生する第１位相混合器と、
前記第１及び第２地点から離れた前記クロック信号ライン上の第３地点に連結する第３入力と前記第１、第２及び第３地点から離れた前記クロック信号ライン上の第４地点に連結する第４入力とを有し、前記第３入力からの信号が入力される第４インバータと、前記第４入力からの信号が入力される第５インバータと、前記第４インバータの出力端と前記第５インバータの出力端とを連結するラインと、該ラインに連結された第６インバータとで構成され、前記第３入力から入力される信号及び前記第４入力から入力される信号に応答して第２ローカルクロック信号を発生する第２位相混合器と、
外部クロック信号に応答して前記クロック信号ライン上に内部クロック信号を発生する内部クロック信号発生回路を具備し、
前記内部クロック信号発生回路は、
前記内部クロック信号を提供するために前記外部クロック信号を遅延させる遅延ライン回路と、
前記クロック信号ラインの遅延時間に応答してフィードバッククロック信号を発生する遅延計測回路と、
前記フィードバッククロック信号と前記外部クロック信号との間の位相差を検出する位相検出器回路と、
前記位相検出器回路に応答して前記遅延ライン回路を制御する遅延制御回路とを具備し、
前記遅延計測回路は、
前記第１ローカルクロック信号及び前記第２ローカルクロック信号の位相とほぼ等しい位相を有するダミーローカルクロック信号を前記フィードバッククロック信号として発生するフィードバック回路を具備し、
前記フィードバック回路は、前記第１ローカルクロック信号及び前記第２ローカルクロック信号のうち少なくとも１つに連結する入出力回路の遅延時間だけ前記ダミーローカルクロック信号を遅延させるダミー入出力回路を具備するとともに、
前記第１、第２、第３及び第４地点から離れた前記クロック信号ライン上の第５地点に連結する第５入力と、前記第１、第２、第３、第４及び第５地点から離れた前記クロック信号ライン上の第６地点に連結する第６入力とを有し、前記第５入力からの信号が入力される第７インバータと、前記第６入力からの信号が入力される第８インバータと、前記第７インバータの出力端と前記第８インバータの出力端とを連結するラインと、該ラインに連結された第９インバータとで構成され、前記第５入力から入力される信号及び前記第６入力から入力される信号に応答して前記ダミーローカルクロック信号を発生する第３位相混合器をさらに具備することを特徴とする半導体メモリ装置。
【請求項２】
前記遅延計測回路は、前記フィードバッククロック信号を発生するために所定の遅延時間前記遅延ライン回路の出力信号を遅延させることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記所定の遅延時間は前記第１位相混合器と前記クロック信号ラインの遅延時間に対応することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記遅延ライン回路から出力される前記内部クロック信号はクロックラインバッファを通じて前記クロック信号ラインに連結し、前記所定の遅延時間は前記クロックラインバッファ、前記第１位相混合器及び前記クロック信号ラインの遅延時間に対応することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
内部クロック信号から発生するローカルクロック信号に応答して動作し、入出力パッドに接続された複数の入出力回路と、
前記ローカルクロック信号の位相とほぼ等しい位相を有するダミーローカルクロック信号をフィードバッククロック信号として発生するフィードバック回路と、
前記フィードバッククロック信号と外部クロック信号に応答して前記内部クロック信号を発生する遅延同期ループ回路とを具備し、
前記遅延同期ループ回路及び前記フィードバック回路は前記複数の入出力回路から離隔して位置し、
前記フィードバック回路は、
前記入出力回路の遅延時間とほぼ同じ時間だけ前記ダミーローカルクロック信号を遅延させるダミー入出力回路を具備するとともに、
前記クロック信号ライン上の第１地点に連結する第１入力と、前記第１地点から離れた前記クロック信号ライン上の第２地点に連結する第２入力とを有し、前記第１入力からの信号が入力される第１インバータと、前記第２入力からの信号が入力される第２インバータと、前記第１インバータの出力端と前記第２インバータの出力端とを連結するラインと、該ラインに連結された第９インバータとで構成され、前記第１入力から入力される信号及び前記第２入力から入力される信号に応答して前記ダミーローカルクロック信号を発生する位相混合器をさらに具備することを特徴とする半導体メモリ装置。
【請求項６】
前記クロック信号ラインは、
前記遅延同期ループ回路の付近の前記第１地点に連結するフォワードクロック信号ラインと、
最も離れた前記入出力回路の付近から前記フィードバック回路の付近の前記第２地点に連結するバックワードクロック信号ラインとを具備することを特徴とする請求項５に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特にローカルクロック信号発生回路、又は内部クロック信号発生回路を用いた半導体メモリ装置に関する。
【０００２】
【従来の技術】
高速半導体メモリ装置では外部から入力される外部クロック信号に同期してデータ入出力動作が行われる。詳しくは、高速半導体メモリ装置では、一般に遅延同期ループ(Delay Locked Loop、DLL)回路を用いる内部クロック信号発生回路により外部クロック信号の位相に同期して内部クロック信号が発生する。
【０００３】
一方、内部クロック信号はクロックネットを通じて内部回路、例えば入出力パッドの付近に位置する複数個の入出力回路まで伝えられ、その伝えられたそれぞれのクロック信号、即ちそれぞれのローカルクロック信号が対応するそれぞれの入出力回路を駆動することになる。
【０００４】
ところが、従来の高速半導体メモリ装置では内部クロック信号を内部クロック信号発生回路の出力端から多数個の入出力回路まで伝達するクロックネットがクロックツリー状に構成されている。クロックツリーは長さに応じて負荷、即ち寄生抵抗及び寄生キャパシタンスが異なるため、その遅延時間が異なる。これにより、クロックツリーを通じて各入出力回路まで伝えられたそれぞれのローカルクロック信号の間には位相差が発生し、これによって高速半導体メモリ装置のデータ入出力性能が劣化するという問題があった。
【０００５】
また、高速半導体メモリ装置において用いられる従来の内部クロック信号発生回路、即ち従来の遅延同期ループ回路は、内部回路、即ちクロックバッファ、クロックネット及び入出力回路から発生する第１遅延時間とほぼ同じ遅延時間の第２遅延時間を作り出す遅延計測回路(Delay Monitoring Circuit)を具備し、遅延計測回路の出力のフィードバッククロック信号と外部クロック信号の位相差を用いて内部クロック信号を発生する。ところが、従来の遅延同期ループ回路の遅延計測回路は設計が複雑で、レイアウトの面積が大きく、かつ電力消耗が大きい。
また、製造工程、温度、供給電圧、雑音等の変動が発生すると遅延計測回路の遅延時間の第２遅延時間がクロックネットと入出力回路から発生する第１遅延時間と大きく変わり、これによって高速半導体メモリ装置の性能が劣化するという問題があった。
【０００６】
【発明が解決しようとする課題】
従って、本発明が解決しようとする第１技術的課題は、内部クロック信号から位相差の少ない複数個のローカルクロック信号を発生する半導体メモリ装置を提供することにある。
【０００７】
本発明が解決しようとする第２技術的課題は、設計が簡単で、製造工程、温度、供給電圧、雑音等の変動に関係なく安定的に内部クロック信号を発生する半導体メモリ装置を提供することにある。
【００１０】
【課題を解決するための手段】
前記第１技術的課題を達成するための本発明による半導体メモリ装置は、クロック信号ライン上の第１地点に連結する第１入力と前記第１地点から離れた前記クロック信号ライン上の第２地点に連結する第２入力とを有し、前記第１入力から入力される信号及び前記第２入力から入力される信号に応答して第１ローカルクロック信号を発生する第１位相混合器と、前記第１及び第２地点から離れた前記クロック信号ライン上の第３地点に連結する第３入力と前記第１、第２及び第３地点から離れた前記クロック信号ライン上の第４地点に連結する第４入力とを有し、前記第３入力から入力される信号及び前記第４入力から入力される信号に応答して第２ローカルクロック信号を発生する第２位相混合器とを具備することを特徴とする。
【００１１】
望ましい実施形態によれば、前記第１位相混合器は、前記クロックライン上の二つの地点の信号のうち一方を反転させる第１インバータ、前記クロックライン上の二つの地点の信号のうち他方を反転させる第２インバータ及び前記第１及び第２インバータの出力端の接続点から出力される信号を反転させ、その結果を前記ローカルクロック信号として出力する第３インバータを具備する。前記ローカルクロック信号の位相は前記二つの地点の信号の中間である。また、前記クロック信号ラインは、前記半導体メモリ装置の内部クロック発生回路の付近から連結するフォワードクロック信号ラインと、前記半導体メモリ装置の内部回路の付近から前記内部クロック発生回路の付近まで連結するバックワードクロック信号ラインとを具備し、前記第１地点及び前記第３地点は前記フォワードクロック信号ラインに連結し、前記第２地点及び前記第４地点は前記バックワードクロック信号ラインに連結することを特徴とする。
【００１２】
前記第２技術的課題を達成するための本発明に係る半導体メモリ装置は、内部回路とフィードバック回路と遅延同期ループ回路を具備し、前記遅延同期ループ回路及び前記フィードバック回路は前記内部回路から隔離して位置することを特徴とする。
【００１３】
前記フィードバック回路は、内部クロック信号から発生されるローカルクロック信号の位相とほぼ等しい位相のダミーローカルクロック信号を発生し、前記ローカルクロック信号に応答して動作する内部回路、例えば入出力回路の遅延時間とほぼ同じ時間だけ前記ダミーローカルクロック信号を遅延させてフィードバッククロック信号を発生する。前記遅延同期ループ回路は、前記フィードバッククロック信号と半導体メモリ装置の外部から入力される外部クロック信号とを受取って前記内部クロック信号を発生する。
【００１４】
望ましい実施形態によれば、前記フィードバック回路は、前記内部クロック信号を伝達するクロックライン上の二つの地点の信号を受取り、これらを混合して、位相が前記ローカルクロック信号の位相とほぼ等しくなるようなダミーローカルクロック信号を発生する位相混合器及び前記ダミーローカルクロック信号を前記内部回路の遅延時間とほぼ同じ時間だけ遅延させて前記フィードバッククロック信号を出力するダミー内部回路を具備する。前記遅延同期ループ回路は、前記外部クロック信号の位相と前記フィードバッククロック信号の位相を比較して位相差を検出する位相検出器、前記外部クロック信号を遅延させて前記内部クロック信号を出力する遅延ライン回路、前記位相検出器の出力に応答して前記遅延ライン回路の遅延時間を制御する遅延制御回路、前記内部クロック信号をバッファリングするクロックバッファを具備する。
【００１９】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施形態を詳しく説明する。しかし、本発明の実施形態は多様な形態に変形でき、本発明の範囲が下記実施形態にのみ限定されるものではない。本発明の実施形態は当業者に本発明をさらに完全に説明するために提供されるものである。図面において同じ符号及び番号は同じ要素を示す。
【００２０】
図１は本発明の第１実施形態に係る半導体メモリ装置のブロック図であって、前記半導体メモリ装置は本発明に係るローカルクロック信号発生回路及び本発明に係る内部クロック信号発生回路を含む。
【００２１】
図１を参照すれば、前記第１実施形態に係る半導体メモリ装置は、遅延同期ループ回路１１１とフィードバック回路１１２を含む内部クロック信号発生回路１００、クロックライン１３０、ローカルクロック信号発生回路１１０、内部回路、即ち複数個の入出力回路１２０乃至１２８と複数個の入出力パッドDQ0乃至DQ8及びクロックパッドCLKを具備する。
【００２２】
前記クロックライン１３０は、前記内部クロック信号発生回路１００から発生した内部クロック信号ICLKを伝達し、前記内部クロック信号発生回路１００の出力端から最も遠い入出力回路１２８の付近まで連結するフォワードクロックライン１３１と、前記最も遠い入出力回路１２８の付近から前記内部クロック信号発生回路１００の付近まで連結するバックワードクロックライン１３２を含むラウンドトリップ(Round Trip)形態で構成される。
【００２３】
前記ローカルクロック信号発生回路１１０は、本発明に係るローカルクロック発生方法によって動作し、前記入出力回路１２０乃至１２８を動作させるためのローカルクロック信号LCLK0乃至LCLK8を発生し、複数個の第１位相混合器１１０ａ乃至１１０ｉを含む。前記第１位相混合器１１０ａ乃至１１０ｉは各々前記クロックライン１３０の二つの地点、即ち前記フォワードクロックライン１３１の一地点及び前記バックワードクロックライン１３２の一地点の信号を受取り、これらを混合して位相が前記二つの地点の信号の位相の中間であるローカルクロック信号LCLK0乃至LCLK8を発生する。従って、前記フォワードクロックライン１３１の遅延時間と前記バックワードクロックライン１３２の遅延時間が前記内部クロック信号発生回路１００の出力端から距離に比例して線形的に増減する理想的な場合には、前記ローカルクロック信号LCLK0乃至LCLK8の間に位相差がない。
【００２４】
ここで、前記各第１位相混合器１１０ａ乃至１１０ｉは、前記フォワードクロックライン１３１の一地点の信号を反転させる第１インバータI1と、前記バックワードクロックライン１３２の一地点の信号を反転させる第２インバータI2及び前記第１及び第２インバータI1、I2の出力端の接続点から出力される信号、即ち混合された信号を反転させ、その結果を前記各ローカルクロック信号LCLK0乃至LCLK8として出力する第３インバータI３を含む。勿論、必要に応じて前記第１位相混合器１１０ａ乃至１１０ｉは他の論理ゲートで構成されうる。
【００２５】
前記各入出力回路１２０乃至１２８は、前記ローカルクロック信号LCLK0乃至LCLK8のうち対応するローカルクロック信号に応答して前記入出力パッドDQ０乃至DQ８のうち対応する入出力パッドを通じてデータを受取ったり、対応される入出力パッドにデータを出力する。ここに図示していないが、前記入出力回路１２０乃至１２８はデータパス及び所定の内部回路を経由してメモリーセルアレイに連結される。
【００２６】
また、前記ローカルクロック信号LCLK0乃至LCLK8は前記のような方法により発生して他の内部回路、例えばメモリーセルとのデータ入出力のために少数のデータを多数のデータに変換したり、多数のデータを少数のデータに変換するシフト回路及び外部信号を受取って所定の内部回路を制御するインタフェースロジック回路にも使用できる。
【００２７】
一方、前記内部クロック信号発生回路１００は、本発明に係る内部クロック信号発生方法によって動作し、遅延同期ループ回路１１１とフィードバック回路１１２を含む。
【００２８】
特に、前記フィードバック回路１１２は、前記ローカルクロック信号LCLK0乃至LCLK8の位相とほぼ等しい位相を有するダミーローカルクロック信号DLCLKを発生して前記ダミーローカルクロック信号DLCLKを前記入出力回路１２０乃至１２８の遅延時間とほぼ同じ時間だけ遅延させてフィードバッククロック信号FCLKを発生する。詳しくは、前記フィードバック回路１１２は、前記第１位相混合器１１０ａ乃至１１０ｉと同一の構成を有する第２位相混合器１１２ａと、前記入出力回路１２０乃至１２８の遅延時間とほぼ同じ遅延時間を有するダミー入出力回路１１２ｂ及びダミーパッドDUMを具備する。前記第２位相混合器１１２ａは、前記内部クロック信号発生回路１００の付近の前記クロックライン１３０の二つの地点、即ち前記フォワードクロックライン１３１の一地点及び前記バックワードクロックライン１３２の一地点の信号を受取り、これらを混合して位相が前記両地点の信号の位相の中間である前記ダミーローカルクロック信号DLCKを発生する。前記ダミー入出力回路１１２ｂは、前記ダミーローカルクロック信号DLCKを前記入出力回路１２０乃至１２８の遅延時間とほぼ同じ時間だけ遅延させて前記フィードバッククロック信号FCLKを出力する。ここで、前記入出力回路１２０乃至１２８の遅延時間は、出力動作の場合、前記ローカルクロック信号LCLK0乃至LCLK8により前記入出力回路１２０乃至１２８がオンされる時点から前記入出力パッドDQ0乃至DQ8に連結される外部データバスの電圧が出力データにより変化される時点までの時間差を意味する。従って、製造工程、温度、供給電圧、雑音などが変動しても、理想的な場合前記フィードバッククロック信号FCLKと前記入出力回路１２０乃至１２８を経て出力される信号間の位相差は０となる。
【００２９】
前記遅延同期ループ回路１１１は、前記フィードバッククロック信号FCLKと前記クロックパッドCLKを通じて半導体メモリ装置の外部から入力される外部クロック信号ECLKを受取って前記内部クロック信号ICLKを発生して前記クロックライン１３０に出力する。詳しくは、前記遅延同期ループ回路１１１は、位相検出器１１１ａ、遅延ライン回路１１１ｂ、クロックバッファ１１１ｃ及び遅延制御回路１１１ｄを具備する。前記位相検出器１１１ａは前記外部クロック信号ECLKの位相と前記フィードバッククロック信号FCLKの位相とを比較して位相差を検出する。前記遅延制御回路１１１ｄは前記位相検出器１１１ａの出力PDに応答して前記遅延ライン回路１１１ｂの遅延時間を制御する。前記遅延ライン回路１１１ｂは前記遅延制御回路１１１ｄの出力CNTに応答し、その遅延時間が決定され、前記外部クロック信号ECLKを前記遅延時間だけ遅延させる。前記クロックバッファ１１１ｃは前記遅延ライン回路１１１ｂの出力端と前記クロックライン１３０との間に接続され、前記遅延ライン回路１１１ｂの出力信号をバッファリングして前記内部クロック信号ICLKを前記クロックライン１３０に出力する。
【００３０】
従って、前記フィードバック回路１１２が前記第１位相混合器１１０ａ乃至１１０ｉと同一の構成を有する前記第２位相混合器１１２ａと、前記入出力回路１２０乃至１２８の遅延時間とほぼ同じ遅延時間を有する前記ダミー入出力回路１１２ｂを含むので、製造工程、温度、供給電圧、雑音などが変動されても前記フィードバッククロック信号FCLKと前記入出力回路１２０乃至１２８を経て出力される信号間の位相差がほとんどなく、これにより前記内部クロック信号発生回路１００が安定的に動作する長所がある。また、前記内部クロック信号発生回路１００は設計が簡単で、消費電力を低減し、かつレイアウトの面積を小さくすることが可能となる。
【００３１】
前記第１実施形態は前記入出力回路１２０乃至１２８の出力動作の場合に対してのみ説明したが、前記入出力回路１２０乃至１２８の入力動作の場合にも適用しうる。
【００３２】
図２は本発明の第２実施形態に係る半導体メモリ装置のブロック図であって、前記半導体メモリ装置は本発明に係るローカルクロック信号発生回路を含む。
【００３３】
図２を参照すれば、前記第２実施形態に係る半導体メモリ装置は、内部クロック信号発生回路２００、クロックライン１３０、ローカルクロック信号発生回路１１０、内部回路、即ち複数個の入出力回路１２０乃至１２８と複数個の入出力パッドDQ0乃至DQ8及びクロックパッドCLKを具備する。
【００３４】
前記クロックライン１３０、前記ローカルクロック信号発生回路１１０、前記入出力回路１２０乃至１２８、前記入出力パッドDQ0乃至DQ8及び前記クロックパッドCLKは図１に示されたものと同一なので、ここでは詳しい説明は略す。また、前記ローカルクロック信号発生回路１１０から発生する前記ローカルクロック信号LCLK0乃至LCLK8は第１実施形態と同様に他の内部回路、例えばメモリーセルとのデータ入出力のために少数のデータを多数のデータに変換したり、多数のデータを少数のデータに変換するシフト回路及び外部信号を受取って所定の内部回路を制御するインタフェースロジック回路等にも使用されうる。
【００３５】
一方、前記内部クロック信号発生回路２００は、一般的な従来の遅延同期ループ回路と同一の構成を有し、位相検出器２０１、遅延ライン回路２０２、遅延計測回路２０３、クロックバッファ２０４及び遅延制御回路２０５を具備する。
【００３６】
前記位相検出器２０１は、前記外部クロック信号ECLKの位相と前記遅延計測回路２０３の出力信号FCLK、即ちフィードバッククロック信号の位相を比較して位相差を検出する。前記遅延制御回路２０５は前記位相検出器２０１の出力PDに応答して前記遅延ライン回路２０２の遅延時間を制御する。前記遅延ライン回路２０２は前記遅延制御回路２０５の出力CNTに応答してその遅延時間が決定され、前記外部クロック信号ECLKを前記遅延時間だけ遅延させる。前記遅延計測回路２０３は、前記遅延ライン回路２０２の出力信号の遅延時間を計測して前記フィードバッククロック信号FCLKを発生する。換言すれば、前記遅延計測回路２０３は、前記クロックバッファ２０４、前記クロックライン１３０、前記ローカルクロック信号発生回路１１０、前記入出力回路１２０乃至１２８を通して発生する第１遅延時間とほぼ同じ遅延時間を有する第２遅延時間を作り出し、前記遅延ライン回路２０２の出力信号を前記第２遅延時間だけ遅延させて前記フィードバッククロック信号FCLKとして出力する。前記クロックバッファ２０４は、前記遅延ライン回路２０２の出力端と前記クロックライン１３０との間に接続され、前記遅延ライン回路２０２の出力信号をバッファリングして前記内部クロック信号ICLKを前記クロックライン１３０に出力する。
【００３７】
前記本発明の第２実施形態に係る半導体メモリ装置においても、前記フォワードクロックライン１３１の遅延時間と前記バックワードクロックライン１３２の遅延時間が前記内部クロック信号発生回路２００の出力端から距離に比例して線形的に増減する理想的な場合には、前記ローカルクロック信号LCLK0乃至LCLK8の間に位相差がない。
【００３８】
図３は図１に示されたクロックラインの特性を説明するための詳細回路図である。
【００３９】
ここで、３００は図１に示されたクロックバッファ１１１ｃまたは２０４を、１３１は図１に示されたフォワードクロックラインを、１３２は図１に示されたバックワードクロックラインを各々示す。１１０ａ乃至１１０ｉは図１に示された第１位相混合器を、１１２ａは図１に示された第２位相混合器を各々示す。
【００４０】
前述したように前記フォワードクロックライン１３１及び前記バックワードクロックライン１３２の負荷L、即ち寄生抵抗及び寄生キャパシタンスにより発生する遅延時間は理想的な場合、前記クロックバッファ３００の出力端からの物理的な距離に比例して線形的に増減する。
【００４１】
しかし、実際には前記クロックバッファ３００の駆動能力が小さく、前記フォワードクロックライン１３１及び前記バックワードクロックライン１３２の負荷Lが大きい場合には、前記遅延時間は線形的に増減しない場合もある。このような問題は前記フォワードクロックライン１３１及び前記バックワードクロックライン１３２の交点に第２のクロックバッファ３１０を介在させることによって解決される。
【００４２】
図４は図３に示された回路に対したシミュレーションの結果を示す波形図である。ここで、４０は図３に示されたクロックバッファ３００の入力信号を、４１乃至５０は図３に示されたフォワードクロックライン１３１の地点４１乃至５０の信号を各々示す。また、５１乃至６０は図３に示されたバックワードクロックライン１３２の地点５１乃至６０の信号を、FCLKは図３に示された第２位相混合器１１２ａの出力信号、即ちフィードバッククロック信号を、LCLK0乃至LCLK8は図３に示された第１位相混合器１１０ａ乃至１１０ｉの出力信号、即ちローカルクロック信号を各々示す。
【００４３】
図４を参照すれば、前記フォワードクロックライン１３１の地点４１乃至５０の信号間には所定の位相差が存在し、また前記バックワードクロックライン１３２の地点５１乃至６０の信号間にも所定の位相差が存在する。しかし、前記フィードバッククロック信号FCLKと前記ローカルクロック信号LCLK0乃至LCLK8との間には位相差がほとんどないことがわかる。
【００４４】
【発明の効果】
前述したように本発明に係るローカルクロック信号発生回路及び方法は内部クロック信号から位相差の少ない複数個のローカルクロック信号を発生しうる。これにより、前記ローカルクロック信号発生回路を具備する半導体メモリ装置は、前記位相差の少ない複数個のローカルクロック信号が内部回路、即ち入出力回路、シフト回路、インタフェースロジック回路等に供給されることによって、安定的に動作でき、かつデータ入出力性能が向上する長所がある。また、本発明に係る内部クロック発生回路及び方法は、製造工程、温度、供給電圧、雑音などが変動しても位相検出器において使用されるフィードバッククロック信号と内部回路、例えば入出力回路を経て出力される信号間の位相差がほとんどないので、安定的に外部クロック信号と位相とが一致する内部クロック信号を発生しうる。また、前記内部クロック信号発生回路は設計が簡単で、消費電力を低減し、レイアウトの面積を小さくすることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体メモリ装置のブロック図である。
【図２】本発明の第２実施形態に係る半導体メモリ装置のブロック図である。
【図３】図１及び図２に示されたクロックラインの特性を説明するための詳細回路図である。
【図４】図３に示された回路に対してシミュレーションを行った結果を示す波形図である。
【符号の説明】
１１１...遅延同期ループ回路
１１２...フィードバック回路
１００...内部クロック信号発生回路
１３０...クロックライン
１１０...ローカルクロック信号発生回路
１２０乃至１２８...内部回路
DQ０乃至DQ８...入出力パッド
CLK...クロックパッド
【図１】
0004545863.tif 000002
【図２】
0004545863.tif 000003
【図３】
0004545863.tif 000004
【図４】
0004545863.tif 000005