(57)【特許請求の範囲】
【請求項１】
デジタル信号処理装置を備えた非対称デジタル加入者回線モデムにおいて、
前記デジタル信号処理装置から所定の制御信号を入力し、この制御信号に応答して送信データを変調し、受信データを復調する離散的マルチトーンプロセッサを前記デジタル信号処理装置と分離して専用のプロセッサとして設け、
前記デジタル信号処理装置は、データ受信時の位相誤差の計算、受信利得調整信号の伝達、モデム初期化のためのコマンドの発生、及び前記離散的マルチトーンプロセッサで処理されるそれぞれの動作のための制御信号の発生を行う構成とし、
前記離散的マルチトーンプロセッサは、
前記送信データまたは受信データに含まれた周期的プレフィックスと前記デジタル信号処理装置から提供される制御信号すなわち受信同期シフト信号に応答して送信フレーム同期信号と受信フレーム同期信号を生成するフレーム同期信号発生部と、
前記送信フレーム同期信号に応答する高速フーリエ逆変換部を有し、第１入力端子を通じて入力される前記送信データを前記送信フレーム同期信号に応答して離散的マルチトーン変調及び利得調整し、変調及び利得調整された結果を第１出力端子を通じて出力する送信部と、
前記受信フレーム同期信号に応答する高速フーリエ変換部を有し、第２入力端子を通じて印加される前記受信データを前記受信フレーム同期信号に応答して利得調整及び離散的マルチトーン復調し、復調及び利得調整された結果を第２出力端子を通じて出力する受信部と、
前記デジタル信号処理装置からコマンドを入力して前記非対称デジタル加入者回線モデムを初期化するためのプロトコル信号を生成するプロトコル信号発生部とを具備し、
前記フレーム同期信号発生部は、
各フレームごとに送信される前記送信データに前記周期的プレフィックスを付加して前記送信フレーム同期信号を生成し、これを前記送信部に出力する送信フレーム同期信号発生部と、
各フレームごとに受信される前記受信データで前記周期的プレフィックスを除去して前記受信フレーム同期信号を生成し、これを前記受信部に出力し、前記データ受信時位相誤差が生じる場合に前記受信同期シフト信号に相応して前記受信フレーム同期信号を延ばす受信フレーム同期信号発生部とを具備することを特徴とする非対称デジタル加入者回線モデム。
【請求項２】
前記送信部は、
外部から入力されるデータをそれぞれのサブチャンネルに所定ビットずつ割当てて直交振幅変調エンコーディングし、エンコーディングされた結果により多数個の複素サンプルデータを生成する直交振幅変調符号器と、
前記デジタル信号処理装置から所定のコマンドを入力して前記非対称デジタル加入者回線モデムを初期化するためのプロトコル信号を生成するプロトコル信号発生部と、
前記直交振幅変調符号器で生成される前記多数の複素サンプルデータを利得調整し、利得調整された複素サンプルデータを出力する送信利得制御部と、
前記利得調整した前記複素サンプルデータまたは前記プロトコル信号を選択的に出力する第１マルチプレクサと、
前記送信フレーム同期信号に応答して前記第１マルチプレクサの出力信号を高速フーリエ逆変換し、高速フーリエ逆変換されたデータを出力する高速フーリエ逆変換部と、
前記高速フーリエ逆変換部から出力されるデータのピークレベルを調整し、調整された信号を出力するピーク制御部とを具備することを特徴とする請求項１に記載の非対称デジタル加入者回線モデム。
【請求項３】
前記プロトコル信号発生部は、
前記コマンドに応答して前記多数のサブチャンネルを通じて伝送されるランダムシーケンスを発生させるランダムシーケンス発生部と、
このランダムシーケンス発生部から出力される前記ランダムシーケンスを所定ビットずつスライシングし、スライシングされたビットを出力するビットスライサと、
前記コマンドに応答して、指定されたサブチャンネルを通じて伝送される所定のトーン信号を発生させるトーン発生部と、
前記スライシングされたビット信号と前記トーン信号を入力し、入力された信号中で一つを選択的に出力する第２マルチプレクサと、
この第２マルチプレクサの出力信号を直交振幅変調エンコーディングし、エンコーディングされた結果を出力する直交振幅変調信号発生部と、
この直交振幅変調信号発生部から出力される信号の送信出力レベルを調整し、調整された送信出力レベルを有する信号を前記プロトコル信号として出力する送信出力制御部とを具備することを特徴とする請求項２に記載の非対称デジタル加入者回線モデム。
【請求項４】
前記プロトコル信号発生部は、
前記コマンドがK(＞１)ビットフィールド領域より構成され、前記コマンドの上位P(１＜P＜K)ビット領域は前記トーン信号の位相を指定し、K-Pビット領域は前記トーン信号が伝送されるサブチャンネルを指定することを特徴とする請求項３に記載の非対称デジタル加入者回線モデム。
【請求項５】
前記高速フーリエ逆変換部は、
内部にNビットRAMを具備し、モデム選択信号によって選択された前記第１マルチプレクサの出力信号を前記NビットRAMに貯蔵して高速フーリエ逆変換することを特徴とする請求項２に記載の非対称デジタル加入者回線モデム。
【請求項６】
前記送信部は、
前記第１入力端子を通じて入力される前記送信データを貯蔵し、貯蔵されたデータを前記直交振幅変調符号器に出力する入力ビットバッファをさらに具備することを特徴とする請求項２に記載の非対称デジタル加入者回線モデム。
【請求項７】
前記送信部は、
前記ピーク制御部から出力される信号をオーバサンプリングし、オーバサンプリングされた結果を前記第１出力端子を通じて出力する送信デジタルフィルタをさらに具備することを特徴とする請求項２に記載の非対称デジタル加入者回線モデム。
【請求項８】
前記受信部は、
外部から受信されるデータの平均送信出力レベルを計算し、計算された結果に応答して前記受信されるデータの利得を制御する受信利得制御部と、
この受信利得制御部の出力信号を時間領域に等化し、等化された結果を出力する時間領域等化器と、
前記受信フレーム同期信号に応答して前記時間領域等化器の出力信号を高速フーリエ変換して多数の複素サンプルを生成する高速フーリエ変換部と、
前記周波数領域の複素サンプルを周波数領域に等化して各サブチャンネルに対して大きさ及び位相補正する周波数領域等化器と、
この周波数領域等化器から出力された信号を直交振幅変調デコーディングし、デコーディングされた信号を出力する直交振幅変調復号器とを具備することを特徴とする請求項１に記載の非対称デジタル加入者回線モデム。
【請求項９】
前記高速フーリエ変換部は、
内部にMビットRAMを具備し、モデム選択信号によって選択された前記時間領域等化器の出力信号を前記MビットRAMに貯蔵して高速フーリエ変換することを特徴とする請求項８に記載の非対称デジタル加入者回線モデム。
【請求項１０】
前記受信部は、
前記第２入力端子を通じて受信される前記受信データをダウンサンプリングし、ダウンサンプリングされた結果を前記受信利得制御部に出力する受信デジタルフィルタをさらに具備することを特徴とする請求項８に記載の非対称デジタル加入者回線モデム。
【請求項１１】
前記受信部は、
前記直交振幅変調復号器から出力される各サブチャンネルの所定ビットデータを貯蔵し、貯蔵されたデータを毎フレームごとに前記第２出力端子を通じて伝送する出力ビットバッファをさらに具備することを特徴とする請求項８に記載の非対称デジタル加入者回線モデム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は非対称デジタル加入者回線システムに係り、特に非対称デジタル加入者回線モデムの離散的マルチトーンプロセッサに関する。さらに、本発明は、前記離散的マルチトーンプロセッサに用いられるプロトコル信号発生装置に関する。
【０００２】
【従来の技術】
近来には、インタネットとデータ圧縮技術の発達によってネットワーク網を通じて単純なテキスト情報を得られるだけでなく、音声と動映像をリアルタイムで伝送できる。また、膨大な量の情報を伝送するために、総合情報通信網(Integrated Services Digital Network: 以下、ISDNという)またはケーブルモデムのような新しい通信メディアが既に開発されている。しかし、ISDNは電話とデータ通信を同時に使用できるが、データ通信速度が半分に落ちるという短所がある。また、ケーブルモデムは設置と使用において相対的に高コストがかかるという短所がある。これを補完するために、次世代技術として提案されたのが、非対称デジタル加入者回線(Asymmetric Digital Subscriber Line:以下、ADSL)である。このADSLは現行の電話線をそのまま使用しながらも高速データ通信が可能である。すなわち、ADSLはデータ通信と一般電話を同時に利用でき、送信時には最大６４０Kbspで伝送する一方、交換局からデータを受信する時は最大８Mbspの速い速度で受信できる。このように、データ送信と受信時のデータ交換速度が相異なるためにADSLは非対称加入者回線と定義される。
【０００３】
このようなADSLプロトコルによって動作するデジタルモデムは、従来の５６Kbps速度を有するアナログモデムより約１００倍程度速い。したがって、ADSLシステムでは多量のデータを高速で正確に送受信せねばならないので、複雑な内部アルゴリズムが要求される。したがって、複雑な内部アルゴリズムを具現するためのシステムの複雑度が同時に増加し、内部に高コスト、高速のデジタル信号処理装置(Digital Signal Processor:以下、DSPという)が備わらねばならない。
【０００４】
また、ADSLシステムの性能とコストの均衡が非常に重要な問題になりうる。このためには、ADSLモデムを設計する時にハードウェアとソフトウェアが適切に分割された最適な設計がなされねばならない。一般のADSLモデムは、離散的マルチトーン(Discrete MultiTone:以下、DMTという)というデジタル変復調方式を適用する。このDMT変復調方式は反復的で多くの演算量が要求される方式であって、従来は大部分の場合、全体的な演算処理がDSPによってソフトウェア的に処理されている。また、ADSLモデムを初期化するためのプロトコル信号を生成することもDSPによってソフトウェア的に処理されている。このように、ソフトウェア的にDMT機能の遂行及びプロトコル信号を生成する場合には柔軟性があるという長所がある。しかし、このような場合には、１００MIPS(Million Instructions per second)以上の高速及び高コストのDSPが要求される。
【０００５】
【発明が解決しようとする課題】
結果的に、従来のADSLモデムは、高速及び高コストのDSP使用に係る負担により、モデム全体のコストが上昇するだけでなく、サイズがさらに大きくなるという短所がある。さらに、高速及び高コストのDSP使用により、消費電力が増加するという問題点がある。
【０００６】
本発明は上記の点に鑑みなされたもので、その目的は、DSPでソフトウェア的に処理されていたDMT変復調機能中で性能向上に関した純粋アルゴリズムを除外した残りの演算を専用プロセッサで処理して、システムの柔軟性と効率性を同時に図れる離散的マルチトーンプロセッサを提供することにある。
【０００７】
さらに、本発明は、前記離散的マルチトーンプロセッサに備わってハードウェア的な方法でプロトコル信号を生成できるプロトコル信号発生装置を提供することを他の目的とする。
【０００８】
【課題を解決するための手段】
第１の本発明は、非対称デジタル加入者回線モデムに備わるデジタル信号処理装置から所定の制御信号を入力し、この制御信号に応答して送信データを変調し、受信データを復調する離散的マルチトーンプロセッサに関する。この離散的マルチトーンプロセッサは、フレーム同期信号発生部、送信部及び受信部を備える。フレーム同期信号発生部は、送信データまたは受信データに含まれた周期的プレフィックスとデジタル信号処理装置で印加される受信同期シフト信号に応答して送信フレーム同期信号と受信フレーム同期信号を生成する。送信部は、第１入力端子を通じて入力される前記送信データを送信フレーム同期信号に応答して離散的マルチトーン変調及び利得調整し、変調及び利得調整された結果を第１出力端子を通じて出力する。受信部は、第２入力端子を通じて印加されるデータを受信フレーム同期信号に応答して利得調整及び離散的マルチトーン復調し、復調された結果を第２出力端子を通じて出力する。
【０００９】
第２の本発明は、非対称デジタル加入者回線モデムに備わるデジタル信号処理装置の制御により送信及び受信データを離散的マルチトーン変復調する離散的マルチトーンプロセッサで、デジタル信号処理装置から印加される所定のコマンドに応答してモデムを初期化するためのプロトコル信号を生成するプロトコル信号発生装置に関する。このプロトコル信号発生装置は、ランダムシーケンス発生部、ビットスライサ、トーン発生部、マルチプレクサ、直交振幅変調信号発生部を備える。ランダムシーケンス発生部は、コマンドに応答して多数のサブチャンネルを通じて伝送されるランダムシーケンスを発生させる。ビットスライサは、ランダムシーケンスを所定ビットずつスライシングし、スライシングされたビットを出力する。トーン発生部は、コマンドに応答して、指定されたサブチャンネルを通じて伝送される所定のトーン信号を発生させる。マルチプレクサは、スライシングされたビット信号とトーン信号を入力し、入力された信号中で一つを選択的に出力する。直交振幅変調信号発生部は、マルチプレクサの出力信号を直交振幅変調エンコーディングし、エンコーディングされた結果をプロトコル信号として出力する。
【００１０】
【発明の実施の形態】
以下、本発明に係る離散的マルチトーンプロセッサおよびそれに用いられるプロトコル信号発生装置に関して添付した図面を参照して次のように説明する。
【００１１】
図１はADSLモデムを説明するための概略的なブロック図であって、本発明に係るDMTプロセッサが適用される。図１を参照すれば、ADSLモデム１５はデジタルインタフェース部１１０、DMTプロセッサ１２０、アナログフロントエンドプロセッサ１３０、ラインドライバ１４０、ハイブリッド結合器１５０、DSP１６０及びメモリ１７０を含む。図１には説明の便宜のためにホストコントローラ１０が共に示される。
【００１２】
図１のホストコントローラ１０はパソコンの内部に備わり、非同期式データ伝送方式(Asynchronous Tranfer Mode:以下、ATMという)または同期式伝送方式(Synchronous Tranfer Mode:以下、STMまたはnon-ATM)を使用してデータを伝送する。したがって、ホストコントローラ１０は、ATM方式またはnon-ATM方式によってデジタルインタフェース部１１０を通じてDMTプロセッサ１２０と交信する。また、図１でホストコントローラ１０は加入者側(以下、RTという)モデムの場合にパソコン(PC)を含むことができる。一方、電話局側(以下、COという)モデムの場合にはデータ伝送を制御する所定のプロセッサを含むことができる。図１のホストコントローラ１０は内部に中央処理装置(Central Processing Unit:以下、CPUという)１０５を具備し、このCPU１０５を通じてADSLモデム１５のDSP１６０とインタフェースする。
【００１３】
図１のADSLモデム１５でデジタルインタフェース部１１０は、外部のホストコントローラ１０とデジタル方式でデータを送受信するようにインタフェースする。特に、デジタルインタフェース部１１０はホストコントローラ１０を通じて印加されるデータを所定の方式で処理し、データのエラーを訂正する。
【００１４】
DMTプロセッサ１２０は電話局COから加入者側RTモデムに、または加入者モデムRTから電話局COにデータを送受信するために、デジタル変復調プロトコルのDMTプロトコルによりデータを変調及び復調する。ここで、DMT変復調は多数のキャリアを使用してそれぞれのサブチャンネルごとに高速フーリエ変換(Fast Fourier Transform:以下、FFTという)のポイント数だけ変調し、変調された信号を復調する方式をいう。例えば、DMT方式では、直交振幅変調(Quadrature Amplitude Modultion:以下、QAMという)方式が用いられる。すなわち、DMT変復調方式ではサブチャンネルごとにQAM程度が変わる。例えば、状態が良いチャンネルではポイント数を増やしてQAM変調し、チャンネル状態がよくない場合にはポイント数を減らしてQAM変調する。DMTプロセッサ１２０はこのような基本的な変復調機能以外にもモデム間の初期化のためのプロトコル信号を発生させ、モデム内部の処理ブロックのための基準になるフレーム同期信号を生成する。
【００１５】
アナログフロントエンドプロセッサ１３０は、DMTプロセッサ１２０から出力されるデジタル信号を電話線１８を通じて伝送するためにアナログ信号に変換する。また、データフローの反対方向でアナログフロントエンドプロセッサ１３０は、電話線１８を通じて受信されるアナログ信号をデジタル信号に変換してDMTプロセッサ１２０に伝達する。具体的に示されなかったが、アナログフロントエンドプロセッサ１３０は内部にアナログ/デジタル変換器と、デジタル/アナログ変換器及び位相同期のための位相同期ループ(Phase Locked Loop:以下、PLLという)とを具備する。
【００１６】
ラインドライバ１４０は、アナログフロントエンドプロセッサ１３０から出力されるアナログ信号をバッファリングして出力する。また、電話線を通じて受信されたアナログ信号をバッファリングしてアナログフロントエンドプロセッサ１３０に伝達する。このために、ラインドライバ１４０は送信のための送信バッファ１４２と受信のための受信バッファ１４４とを含む。
【００１７】
ハイブリッド結合器１５０は２線式または４線式回線で信号の方向を定める役割をし、一つの電話線１８を通じて送信されるデータの方向と受信されるデータの方向を決定する。
【００１８】
デジタル信号処理装置すなわちDSP１６０は、DMTプロセッサ１２０で生成されるフレーム同期信号によりデジタルインタフェース部１１０及びDMTプロセッサ１２０とインタフェースする。また、DSP１６０はモデムの初期化動作及びDMTプロセッサ１２０で処理されるそれぞれの動作のための制御信号を発生させる。具体的に、DSP１６０はDMTプロセッサ１２０の動作、例えばモデム初期化とデータ送受信時のタイミング制御及びフレーム同期信号の発生のための制御信号を生成してDMTプロセッサ１２０に伝送する。メモリ１７０はDSP１６０で処理される命令または実行プログラムを貯蔵し、ROM(Read Only Memory)で具現されることが望ましい。
【００１９】
このような構造を有するADSLモデム１５は、大別してデジタル部とアナログ部とに分けられる。図１を参照すれば、デジタルインタフェース部１１０とDMTプロセッサ１２０、DSP１６０及びメモリ１７０はデジタル部と区分される。一方、アナログフロントエンドプロセッサ１３０、ラインドライバ１４０及びハイブリッド結合器１５０はアナログ部と区分される。
【００２０】
すなわち、本発明では演算量が多く、周期的に反復される変復調機能を処理するための専用のDMTプロセッサが具現される。したがって、図１に示したように、ADSLモデムで専用のDMTプロセッサが採用される場合、DSPは小型及び安価のチップで具現できるという長所がある。例えば、DSPチップ内部には実際に使われない部分が多くあり、前述したようにDMT機能を処理するためには高速及び高価のDSPが要求される。結果的に、本発明に係るDMTプロセッサ１２０はDSP１６０のコプロセッサ(CO-PROCESSOR)のように動作する。
【００２１】
図２は、本発明の実施の形態に係るDMTプロセッサ１２０を示すブロック図である。図２を参照すれば、DMTプロセッサ１２０はフレーム同期信号発生部２００、送信部２２０及び受信部２４０を含む。
【００２２】
フレーム同期信号発生部２００は送信されるまたは受信されるデータに含まれた周期的プレフィックス(cyclic prefix)CYC_PREとDSPチップ１６０(図１参照)から印加される受信同期シフト信号RX_SYNC_SHに応答して送信フレーム同期信号TX_SYNCと受信フレーム同期信号RX_SYNCを生成する。ここで、送信フレーム同期信号TX_SYNCは送信部２２０の内部ブロックが動作する基準になる。特に、送信フレーム同期信号TX_SYNCは、送信部２２０の高速フーリエ逆変換部(Inverse Fast Fourier Transform:以下、IFFTという)２３２に印加されて内部のメモリが動作する基準になる。また、フレーム同期信号発生部２００で生成される受信フレーム同期信号RX_SYNCは受信部２４０の内部ブロックが動作する基準になる。特に、受信フレーム同期信号RX_SYNCは受信部２４０のFFT２４８に印加されて内部のメモリが動作する基準になる。ここで、データ受信時に位相誤差が生じる場合に、DSP１６０で位相誤差の大きさが計算される。計算された位相誤差の大きさはフレーム同期信号発生部２００に伝送され、フレーム同期信号発生部２００は受信フレーム同期信号RX_SYNCを延ばして出力する。したがって、DMTプロセッサ１２０は外部から受信されるデータをエラーなしに正確に受信できる。
【００２３】
図２の送信部２２０は、フレーム同期信号発生部２００で生成される送信フレーム同期信号TX_SYNCに応答して入力端子IN１を通じて印加されるデータをDMT変調及び利得調整して出力端子OUT１を通じて出力する。ここで、入力端子IN１はデジタルインタフェース部１１０からデータが入力される端子を示す。また、出力端子OUT１はDMTプロセッサ１２０からアナログフロントエンドプロセッサ１３０にデータが出力される端子を示す。このために、送信部２２０は入力ビットバッファ２２２、QAM符号器２２４、送信利得制御部２２６、プロトコル信号発生部２２８、マルチプレクサ２３０、IFFT２３２、ピーク制御部２３４及び送信デジタルフィルタ２３６を含む。
【００２４】
図２の送信部２２０に関して具体的に説明する。入力ビットバッファ２２２は、入力端子IN１を通じてデジタルインタフェース部１１０から印加される入力データビットを貯蔵する。この時、デジタルインタフェース部１１０から印加されるデータは毎フレームごとに伝送するビット数だけのデータであり、これはモデム初期化過程で決定される。ここで、電話局側COのモデムから加入者側RTのモデムに伝送されるデータはダウンストリームと定義される。また、加入者側RTのモデムから電話局側COのモデムに伝送されるデータはアップストリームと定義される。このようなダウンストリームとアップストリームはデータ伝送速度が相異なり、それに係る伝送帯域のサブチャンネル数が違う。例えば、ダウンストリームに対するデータ伝送帯域のサブチャンネル数がN個であると仮定すれば、モデム初期化過程で各N個のサブチャンネルに割当てられるビット数が決定される。
【００２５】
送信部２２０のQAM符号器２２４は、入力ビットバッファ２２２に貯蔵されたデータを入力して直交振幅変調(QAM)符号化を行い、行われた結果によりN個の複素サンプルデータを生成する。すなわち、QAM符号器２２４は、入力ビットバッファ２２２に貯蔵されたデータをN個の各サブチャンネルに２〜１５ビットずつ割当てる。したがって、各サブチャンネルに割当てられた２〜１５ビットのデータがQAMエンコーディングされる。ここで、QAM符号器２２４で生成されるN個の複素サンプルは周波数領域に存在する信号である。
【００２６】
送信利得制御部２２６は、QAM符号器２２４で生成されたN個の複素サンプルを入力して各サブチャンネル別に送信出力レベルを調整する。この時、調整される送信出力レベルは各サブチャンネルの状態にしたがって変わりうる。
【００２７】
プロトコル信号発生部２２８は、DSP１６０から印加されるコマンド信号COMを入力してモデム初期化過程で要求されるプロトコル信号PROを生成する。プロトコル信号発生部２２８に関しては図６を参照して詳細に記述される。
【００２８】
マルチプレクサ２３０は、DSP１６０(図１参照)から印加される送信選択信号TX_SELに応答して送信利得制御部２２６の出力信号またはプロトコル信号発生部２２８の出力信号PROを選択的に出力する。すなわち、マルチプレクサ２３０は、ADSLモデム１５が初期化される時は送信選択信号TX_SELによってプロトコル信号PROを出力する。また、マルチプレクサ２３０は実際のデータを送信する場合に送信利得制御部２２６で利得調整されたN個の複素サンプルデータを出力する。
【００２９】
IFFT２３２は、マルチプレクサ２３０から出力される周波数領域の複素サンプルを高速フーリエ逆変換して時間領域のサンプルに変換する。この時、N個のサブチャンネルに対する周波数領域の複素サンプルは２N個の時間領域サンプルに変換される。高速フーリエ逆変換部IFFT２３２に関しては図５を参照して詳細に説明する。
【００３０】
ピーク制御部２３４は、IFFT２３２の出力信号を入力してピークレベルを制御する。すなわち、ピーク制御部２３４は、DMTプロセッサ１２０から出力端子OUT１を通じて出力される信号がアナログフロントエンドプロセッサ１３０(図１参照)に印加される時、アナログフロントエンドプロセッサ１３０内部のD/A変換器(図示せず)でピークレベルがカッティングされないようにIFFT２３２の出力信号のピークレベルを減らす。
【００３１】
送信デジタルフィルタ２３６は、アナログフロントエンドプロセッサ１３０のD/A変換時に生じるエーリアシング(ALIASING)現象を防止するためにピーク制御部２３４の出力信号をオーバサンプリングする。また、送信デジタルフィルタ２３６はデータの伝送帯域においてダウンストリーム帯域と、アップストリーム帯域とを分離する。
【００３２】
一方、図２の受信部２４０は、入力端子IN２を通じて印加される入力データをフレーム同期信号発生部２００で生成される受信フレーム同期信号RX_SYNCに応答して利得制御及びDMT復調し、復調された結果を出力端子OUT２を通じて出力する。ここで、入力端子IN２はアナログフロントエンドプロセッサ１３０からデータが印加される端子を示す。また、出力端子OUT２は、DMTプロセッサ１２０からデジタルインタフェース部１１０にデータが出力される端子を示す。このために、受信部２４０は受信デジタルフィルタ２５４、受信利得制御部２５２、時間領域等化器２５０、FFT２４８、周波数領域等化器２４６、QAM復号器２４４及び出力ビットバッファ２４２を含む。
【００３３】
より具体的に受信部２４０に関して説明する。受信部２４０の受信デジタルフィルタ２５４は、アナログフロントエンドプロセッサ１３０のA/D変換器(図示せず)から入力端子IN２を通じて印加される入力データをダウンサンプリングする。ここで、ダウンサンプリングされたデータのデータ成分は時間領域のデータとして２N個になりうる。
【００３４】
受信利得制御部２５２は、受信デジタルフィルタ２５４からダウンサンプリングされたデータを入力して利得を制御する。具体的に示されなかったが、受信利得制御部２５２は受信された信号の平均送信出力レベルを計算し、その結果をDSP１６０に伝達する。したがって、DSP１６０は、前記受信利得制御部２５２から出力された結果をアナログフロントエンドプロセッサ１３０のA/D変換器(図示せず)に伝達して受信されるアナログ信号の利得を調整する。
【００３５】
時間領域等化器２５０は、受信利得制御部２５２で利得調整された信号を入力して時間領域で等化することによってチャンネル応答を短くする。
FFT２４８は、フレーム同期信号発生部２００から生じる受信フレーム同期信号RX_SYNCに応答して時間領域等化器２５０から印加される２N個の時間領域サンプルを高速フーリエ変換し、変換された結果としてN個の周波数領域の複素サンプルを生成する。
【００３６】
周波数領域等化器２４６は、FFT２４８から出力された周波数領域の複素サンプルを各サブチャンネル別に大きさ及び位相を補正する。
QAM復号器２４４は、周波数領域等化器２４６で信号の大きさ及び位相補正されたサンプルを入力してQAMデコーディングする。この時、QAMデコーディングされた結果により周波数領域等化器２４６から出力されるデータは各サブチャンネルに対する２〜１５ビットのデータに変換される。
【００３７】
出力ビットバッファ２４２は、QAM復号器２４４から出力された各サブチャンネルの２〜１５ビットデータを貯蔵する。この時、毎フレームごとに伝送されるビット数だけのデータが出力ビットバッファ２４２から出力端子OUT２を通じてデジタルインタフェース部１１０に伝送される。
【００３８】
具体的に示されなかったが、図２の送信部２２０と受信部２４０の内部ブロックは、フレーム同期信号発生部２００で生成される送信フレーム同期信号TX_SYNCと受信フレーム同期信号RX_SYNCに応答して動作する。
【００３９】
このような構成を有するDMTプロセッサは、ADSLモデムが初期化されればデータ送信及び受信がなされる。すなわち、プロトコル信号発生部２２８はADSLモデムを初期化する過程でDSPコマンドCOMによりランダムシーケンスとトーン信号を発生させ、このランダムシーケンスとトーン信号によりプロトコル信号PROを生成する。この時、マルチプレクサ２３０は送信選択信号TX_SELに応答してプロトコル信号発生部２２８から出力されたプロトコル信号PROを選択して出力する。プロトコル信号PROはIFFT２３２で高速フーリエ逆変換され、この逆変換された信号はピーク制御部２３４と送信デジタルフィルタ２３６を通じて出力される。このような過程を通じてASDLモデム１５の初期化が完了すれば、実際のデータの送信及び受信がなされる。
【００４０】
図３は、図２に示したフレーム同期信号発生部２００を説明するためのブロック図である。図３を参照すれば、フレーム同期信号発生部２００は送信フレーム同期信号発生部３０と受信フレーム同期信号発生部３５とを含む。
【００４１】
送信フレーム同期信号発生部３０は、各データフレームごとに送信される送信データに周期的プレフィックスCYC_PREを付加して送信フレーム同期信号TX_SYNCを生成する。
【００４２】
受信フレーム同期信号発生部３５は、各データフレームごとに受信される受信データで周期的プレフィックスCYC_PREを除去し、DSPチップ１６０から印加される受信同期シフト信号RX_SYNC_SHに応答して受信フレーム同期信号RX_SYNCを生成する。ここで、周期的プレフィックスCYC_PREは各データフレームごとに伝送されるデータの間の干渉を減らすためのダミーデータを示す。また、受信同期シフト信号RX_SYNC_SHは、受信フレーム同期信号をいくつのサンプル数だけ延ばすかを決定するための値を示す。
【００４３】
図４(ａ)〜図４(ｃ)は、図３に示したフレーム同期信号発生部２００の動作を説明するための波形図であって、図４(ａ)は送信フレーム同期信号TX_SYNCを示し、図４(ｂ)は受信フレーム同期信号RX_SYNCを示し、図４(ｃ)は受信同期シフト信号RX_SYNC_SHを示す。
【００４４】
すなわち、図４(ａ)を参照すれば、送信フレーム同期信号TX_SYNCは１フレームのデータに周期的プレフィックスCYC_PREが加わって一定に生成される。しかし、図４(ｂ)を参照すれば、受信フレーム同期信号RX_SYNCは図４(ｃ)に示した受信同期シフト信号RX_SYNC_SHによって所定時間延びうる。図４(ｃ)を参照すれば、DSP１６０で指定する受信同期シフト信号RX_SYNC_SH、すなわち、移動するサンプル数はa個と仮定される。したがって、フレーム同期信号発生部２００は移動するサンプル数aに該当する時間だけ同期信号を延ばして発生させる。このように、受信フレーム同期信号RX_SYNCが発生する時間を調整することは、データ受信過程で色々な要因により位相歪曲された信号を補正するためである。特に、データ受信時に位相歪曲問題が深刻に現れる。このような位相歪曲は一次的にアナログフロントエンドプロセッサ１３０に備わる位相同期ループ(Phase Locked Loop:以下、PLL)で補正される。また、一次的に補正された位相歪曲はフレーム同期信号発生部２００により完全に補正される。
【００４５】
このように、フレーム同期信号を調整してフレーム同期を合せる方法は従来の方法と比較される。すなわち、従来ではフレーム同期を合せるために、二つのフレームの大きさを有するメモリバッファを使用し、メモリバッファでデータを読出す順序を用いてフレーム同期を調整する。しかし、このような方式は二つのフレームの大きさのメモリバッファを用いることによって回路サイズが増加されるという短所がある。したがって、本発明ではメモリバッファを用いずに、DSP１６０から伝送される受信同期シフト信号RX_SYNC_SHによりフレーム同期信号を調整して同期を合せる。
【００４６】
図５は、図２に示したプロセッサのIFFT２３２とFFT２４８を示す詳細な回路図である。図５を参照すればIFFT２３２はFFT２５６部５００と、マルチプレクサ５１０，５２０及び拡張部５３０とを含む。ここで、IFFT２３２とFFT２４８は一つのFFTブロック内部に具現されうる。
【００４７】
IFFT２３２においてマルチプレクサ５１０は、モデム選択信号CO_RTに応答して伝送データTX_INまたは拡張された受信データRX_INを選択的に出力する。FFT２５６部５００は内部に２５６ポイントのデータを貯蔵できるFFT２５６RAM５０５を具備する。FFT２５６部５００はマルチプレクサ５１０から出力される複素サンプルデータをFFT２５６RAM５０５に貯蔵し、貯蔵されたデータをIFFT変換して時間領域のサンプルデータを生成する。ここで、モデム選択信号CO_RTは電話局COモデムの場合に第１レベルに設定され、加入者RTモデムの場合に第２レベルに設定される。マルチプレクサ５２０は、モデム選択信号CO_RTに応答してFFT２５６部５００の出力信号またはFFT６４部５５０の出力信号を選択的に出力する。拡張部５３０はマルチプレクサ５２０の出力信号を所定ビットに拡張させ、拡張されたデータを送信データTX_OUTとして出力する。ここで、送信データTX_OUTは図２のピーク制御部２３４に出力されるデータを示す。また、図５のFFT２５６部５００は、モデム選択信号CO_RTに従って送信フレーム同期信号TX_SYNCまたは受信フレーム同期信号RX_SYNCに同期されて動作する。
【００４８】
ここで、IFFT２３２は、電話局COモデムに設けられるかまたは加入者RTモデムに設けられるかによってFFTとしても動作できる。すなわち、本発明のDMTプロセッサ１２０が電話局COモデムに適用される場合に、２５６ポイントのIFFTと６４ポイントのFFTが使われる。また、本発明のDMTプロセッサ１２０が加入者RTモデムに適用される場合に、２５６ポイントのFFTと６４ポイントのIFFTが使われる。したがって、DMTプロセッサ１２０が電話局モデムに適用されるかまたは加入者モデムに適用されるかによってFFTはIFFTとして動作でき、その反対の場合も同じである。
【００４９】
図５のFFT２４８において、拡張部５７０は受信データRX_INを入力してビット数を拡張し、拡張されたデータを出力する。マルチプレクサ５４０は拡張部５７０の出力信号と送信データTX_INを入力し、モデム選択信号CO_RTに応答して入力された信号を選択的に出力する。FFT６４部５５０はマルチプレクサ５４０から出力される時間領域のサンプルデータをFFT６４RAM５５５に貯蔵し、貯蔵されたデータをFFT変換して周波数領域の複素サンプルデータを生成する。マルチプレクサ５６０は、モデム選択信号CO_RTに応答してFFT６４部５５０の出力信号またはFFT２５６部５００の出力信号を選択的に受信データRX_OUTとして出力する。ここで、受信データRX_OUTは図２の周波数領域等化器２４６に印加されるデータを示す。
【００５０】
このように、本発明に係るDMTプロセッサ１２０のIFFT２３２とFFT２４８には各々非対称的なメモリ構造が適用される。したがって、送受信端のFFTブロック、すなわち、IFFT２３２とFFT２４８に使われるメモリの大きさを最小化できる。
【００５１】
図６は、図２に示したDMTプロセッサ１２０のプロトコル信号発生部２２８を示す詳細なブロック図である。図６を参照すれば、プロトコル信号発生部２２８はランダムシーケンス発生部６００、ビットスライサ６１０、マルチプレクサ６２０、４QAM信号発生部６５０、トーン発生部６３０、トーンコマンドレジスタ６４０及び送信出力制御部６６０を含む。
【００５２】
ランダムシーケンス発生部６００は、DSP１６０(図１参照)から印加されるDSPコマンドCOMに応答してADSLの標準規格に符合するランダムシーケンスR_Sを発生させる。ここで、ランダムシーケンスR_Sは全てのサブチャンネル、例えば、２５６個の全チャンネルを通じて任意に伝送される試験用データと定義できる。
【００５３】
トーンコマンドレジスタ６４０は、DSP１６０から印加されるコマンド信号COMからトーンコマンド(TONE COMMAND)を貯蔵する。トーン発生部６３０は、トーンコマンドレジスタ６４０に貯蔵されたトーンコマンドからトーン信号TONEを発生させる。ここで、トーン信号は、２５６個の各サブチャンネル中で指定されたチャンネルを通じて伝送される試験用データと定義される。
【００５４】
ビットスライサ６１０は、ランダムシーケンス発生部６００から印加されるランダムシーケンスR_Sを入力して所定ビットずつスライシングする。本発明ではランダムシーケンス発生部６００で生成されるランダムシーケンスR_Sを２ビットずつスライシングするように具現される。
【００５５】
マルチプレクサ６２０は、DSP１６０から印加される選択信号SELに応答してビットスライサ６１０から出力されるスライシングビットまたはトーン発生部６３０の出力信号TONEを選択的に出力する。すなわち、選択信号SELによってビットスライシングされたランダムシーケンスR_Sが出力されるか、トーン発生部６３０で生成されたトーン信号TONEが出力される。
【００５６】
４QAM信号発生部６５０は、マルチプレクサ６２０から出力される信号を４-QAMエンコーディングし、エンコーディングされた信号を複素値のデータとして出力する。ここで、トーン信号TONEが伝送される時は、指定されたサブチャンネルを通じて最大５個までのトーン信号が伝送されるように具現される。送信出力制御部６６０は、DSP１６０から出力される送信出力レベル信号PWR_LEVに応答してプロトコル信号PROの出力レベルを調整する。すなわち、プロトコル信号PROは、前述したようにランダムシーケンスとトーン信号との組合わせにより生成される。
【００５７】
このように、ADSLモデム間の通信のためには初期化過程でモデムの種類と伝送チャンネルの状態などが分析されねばならない。したがって、実際的なデータ通信がなされる前に、あらかじめ約束されたプロトコル信号を相互交換することによってそれぞれのモデムが伝送準備できたかどうかが判断される。
【００５８】
図７(ａ)〜図７(ｅ)は、図６に示したプロトコル信号発生部２２８に印加されるためのDSPコマンドフィールド構造を説明するための図面である。図７(ａ)〜図７(ｅ)は、同時に３つのトーン信号を伝送する場合のコマンドフィールド構造を例として示す。
【００５９】
すなわち、図７を参照すれば、０〜１５ビットの１６ビットコマンドフィールド中で上位の８ビット、すなわち、ビット[１５:８]はトーンの位相を指定するフィールドP７０を示す。このような位相指定フィールドはまた二つの部分に分けられて、上位ビット[１５:１２]と下位ビット[１１:８]は各々複素値のIとQ値を示す。また、下位８ビット[７:０]P７２はトーンが伝送されるサブチャンネルの番号を示す。すなわち、TX_SIG０〜TX_SIG４の全体５個のトーン信号が指定されたサブチャンネルを通じて伝送されうる。しかし、図７には３個のトーン信号が伝送される場合を示したので、図７(ｄ)と図７(ｅ)には空いた領域として存在する。
【００６０】
本発明は図面に示した一実施形態を参考して説明されたが、これは例示的なことに過ぎなく、本技術分野で通常の知識を有する者であればこれより多様な変形及び均等な他の実施形態が可能であることを理解するはずである。したがって、本発明の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【００６１】
【発明の効果】
本発明に係るDMTプロセッサは、DSPから分離されてDMT機能専用に設計されることによって全体的なADSLモデムサイズを縮められるだけでなく、安価、低速のDSPを使用することによってモデムコストを下げられる。また、本発明に係るプロセッサはそれぞれの送受信のためのFFTブロックに非対称メモリと簡単なフレーム同期信号発生回路を使用してシステム全般にわたるメモリサイズを最小化できる。さらに、本発明に係るプロトコル信号発生装置によれば、ハードウェア的な方法でプロトコル信号を生成できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る離散的マルチトーンプロセッサが適用される非対称デジタル加入者回線モデムを説明するためのブロック図である。
【図２】本発明の実施形態に係る離散的マルチトーンプロセッサを示すブロック図である。
【図３】図２に示したプロセッサのフレーム同期信号発生部を説明するためのブロック図である。
【図４】図４(ａ)〜図４(ｃ)は、図３に示した回路の動作を示すタイミング図である。
【図５】図２に示したプロセッサの高速フーリエ変換部を示す詳細な回路図である。
【図６】図２に示したプロセッサのプロトコル信号発生部を示すブロック図である。
【図７】図７(ａ)〜図７(ｅ)は、図６に示したプロトコル信号発生部に印加されるコマンドの構造を説明するための図である。
【符号の説明】
１２０  DMTプロセッサ
２００  フレーム同期信号発生部
２２０  送信部
２２２  入力ビットバッファ
２２４  QAM符号器
２２６  送信利得制御部
２２８  プロトコル信号発生部
２３０  マルチプレクサ
２３２  高速フーリエ逆変換部(IFFT)
２３４  ピーク制御部
２３６  送信デジタルフィルタ
２４０  受信部
２４２  出力ビットバッファ
２４４  QAM復号器
２４６  周波数領域等化器
２４８  FFT
２５０  時間領域等化器
２５２  受信利得制御部
２５４  受信デジタルフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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