(57)【特許請求の範囲】
【請求項１】
電源投入時にパワーオンリセット信号を出力し回路の初期設定を行うパワーオンリセット回路であって、
電位供給電源に接続され、電圧を制御する動作電圧制御手段と、
ソースが前記電位供給電源に、ゲートが前記動作電圧制御手段に、それぞれ接続された第１のＰ型ＭＯＳトランジスタと、
ソースが前記電位供給電源に、ドレインが前記第１のＰ型ＭＯＳトランジスタのドレインに、それぞれ接続された第２のＰ型ＭＯＳトランジスタと、
一方の端子が前記第１，２のＰ型ＭＯＳトランジスタのドレインに、他方の端子が接地電位電源に、それぞれ接続された第１のコンデンサと、
直列接続された第１のインバータ回路，第２のインバータ回路，および第３のインバータ回路からなり、該第１のインバータ回路の入力が前記第１のコンデンサの前記一方の端子に接続され、前記第３のインバータ回路の出力が前記第２のＰ型ＭＯＳトランジスタのゲートに接続されたインバータ手段と、
前記第１のインバータ回路の入力と前記第３のインバータ回路の入力の間に接続された第２のコンデンサとを有し、
前記第３のインバータ回路の出力段からパワーオンリセット信号を出力することを特徴とするパワーオンリセット回路。
【請求項２】
請求項１記載のパワーオンリセット回路であって、
前記動作電圧制御手段は、前記電位供給電源と前記接地電位電源の間に直列接続された第３のＰ型ＭＯＳトランジスタと第１のディプレッション型のＮ型ＭＯＳトランジスタからなり、第３のＰ型ＭＯＳトランジスタと第１のディプレッション型のＮ型ＭＯＳトランジスタの共通接続点を前記第１のＰ型ＭＯＳトランジスタのゲートに接続したことを特徴とするパワーオンリセット回路。
【請求項３】
請求項１または２記載のパワーオンリセット回路において、
前記動作電圧制御手段により、前記第１のＰ型ＭＯＳトランジスタのゲート電圧を調整することにより前記電位供給電源と前記第１の容量との間のインピーダンスを変更可能としたことを特徴とするパワーオンリセット回路。
【請求項４】
請求項１〜３のいずれか１項に記載のパワーオンリセット回路を有する電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リセット付ラッチ回路等の揮発性データを記憶する回路を備える半導体装置において、電源投入時に回路を初期値に設定（初期化）するための信号を出力するパワーオンリセット回路に係り、特に、電源投入後の電源の切り替え等で発生する電圧の変動による誤動作、電源再投入時の電源電圧立ち上がりが緩やかな場合の誤動作を防ぐことが可能なパワーオンリセット回路および電子機器に関する。
【０００２】
【従来の技術】
リセット付ラッチ回路等の揮発性データを記憶する回路では、最初の電源投入時に回路を初期値に設定（初期化）するすなわちパワーオンリセットする必要がある。そのために用いられるパワーオンリセット回路として、例えば特開平０９−２７０６８６号公報に開示されたものがある。
【０００３】
この公開公報に開示された従来のパワーオンリセット回路１００は、図１３に示すように、抵抗Ｒ１１および容量Ｃ１１からなる充電回路１０２と、Ｐ型ＭＯＳトランジスタＰ１１およびＮ型ＭＯＳトランジスタＮ１１からなるＣＭＯＳインバータ１０４と、Ｐ型ＭＯＳトランジスタＰ１２からなるスイッチ１０６と、Ｐ型ＭＯＳトランジスタＰ１３からなる動作電圧設定回路１０８と、Ｐ型ＭＯＳトランジスタＰ１４からなる放電回路１１０と、Ｎ型ＭＯＳトランジスタＮ１２およびＮ１３からなるクランプ回路１１２から構成される。
【０００４】
クランプ回路１１２は、電源電圧に基づいて生成した電圧をスイッチ１０６に印加し、また、動作電圧設定回路１０８は、スイッチ１０６に印加される電圧を制御する。放電回路１１０は、電源遮断後の放電を行う。ＣＭＯＳインバータ１０４は、充電回路１０２からの入力された信号をパワーオンリセット信号ＰＯＣとして外部の被リセット回路に出力する。
【０００５】
この従来のパワーオンリセット回路１００は、一定の電源電圧ＶＣＣが供給されている場合において有効であるが、複数の電圧動作モード、例えば、通常動作時（電源電圧ＶＣＣ）と待機動作時（電源電圧ＶＰＰ）との２動作モード（電源電圧ＶＣＣ＞電源電圧ＶＰＰ）をスイッチ等で切換えて電源電圧を変更する場合、電源電圧が変動することに起因して誤動作を起こすことがあった。
【０００６】
この誤動作について、上述の図１３を用いて説明する。
パワーオンリセット回路１００において、通常動作時（電源電圧ＶＣＣ）にてパワーオンリセット信号の出力が解除つまりＣＭＯＳインバータ１０４が「Ｌ」レベルを出力した後の所定時間後に、待機動作モード（電源電圧ＶＰＰ）に切り換わった場合、その切り換わり時点において、放電回路１１０のＰ型ＭＯＳトランジスタＰ１４がオンし、ＣＭＯＳインバータ１０４のノードＢ１は電源電圧ＶＰＰにまで放電される。
【０００７】
その後、さらに、通常動作モード（電源電圧ＶＣＣ）に切り換わった場合において、電源電圧ＶＣＣに立ち上がるまでの時間に対して、ＣＭＯＳインバータ１０４のノードＢ１における電圧の立ち上がりは、容量Ｃ１１に起因する時定数ＣＲにより遅れる。ＣＭＯＳインバータ１０４のノードＢ１に印加される電圧が、閾値電圧Ｖｔｈに達するまでは、ＣＭＯＳインバータ１０４の出力が「Ｈ」レベルとなりパワーオンリセット信号を出力してしまうという不都合が生じる。
【０００８】
本出願人は、この不都合を解消することが可能なパワーオンリセット回路を特願２００１−０６６５５５号（以下先願という）として先に出願した。図７は、先願に係るパワーオンリセット回路を示す図である。
【０００９】
同図に示すパワーオンリセット回路１０は、Ｐ型ＭＯＳトランジスタＰ１とディプレッション型Ｎ型ＭＯＳトランジスタＮＤ１からなる動作電圧設定回路１１と、Ｐ型ＭＯＳトランジスタＰ２，Ｐ３およびコンデンサＣ１からなる充電回路２と、インバータ回路ＩＮＶ１，ＩＮＶ２，およびＩＮＶ３とで構成されている。インバータ回路ＩＮＶ３の出力ＰＯＣがパワーオンリセットのための信号で、ＰＯＣがＨレベルの時に回路の初期化が行われる。各インバータ回路ＩＮＶ１〜ＩＮＶ３は、図１３におけるＣＭＯＳインバータ１０４と同様の構成を有する。
【００１０】
なお、前記先願の明細書では、説明を簡単化するために閾値判定用としてのインバータを１個だけ用いた構成で説明しているが、この構成はパワーオンリセット回路の最小構成の例であり、実際は図７に示すように波形（出力レベル）形成を含めて３個のインバータを用いている。従って、以下では、本発明の基礎となる先願の代わりに図７に示す回路構成のパワーオンリセット回路の動作を説明する。
【００１１】
図８は、図７に示すパワーオンリセット回路１０の各点（電源ＶＣＣ，Ｂ点，Ｃ点，Ｄ点，ＰＯＣ）の電圧レベルの変化を説明するための図である。
同図において、区間▲１▼は電源ＶＣＣ投入時、区間▲２▼は電源ＶＣＣの電圧変動時、区間▲３▼は電源ＶＣＣの瞬断時、区間▲４▼は電源ＶＣＣの電圧立ち下り後、緩やかに立ち上がる時の各点の電圧レベルの変化を示している。また、実線は電源電圧ＶＣＣの電圧レベル変化を、破線はＢ点の電圧レベル変化を、点線はＣ点の電圧レベル変化を、一点鎖線はＤ点の電圧レベル変化を、二点鎖線はパワーオンリセット信号ＰＯＣの電圧レベル変化を示している（図９〜図１２も同様）。
【００１２】
＜電源ＶＣＣ投入時（区間▲１▼）における電圧レベルの変化の説明＞
図９は、区間▲１▼における電圧レベルの変化を拡大して示した図である。
電源ＶＣＣ投入後、Ｐ型ＭＯＳトランジスタの閾値電圧を上回ると、動作電圧設定回路１のＰ型ＭＯＳトランジスタＰ１のＡ点には電源ＶＣＣの電圧値に一定の差を持った電圧が出力される。充電回路２のＰ型ＭＯＳトランジスタＰ２は前記Ａ点の電圧により一定のインピーダンスに制御され、コンデンサＣ１の充電を開始する。
【００１３】
図９に示すように、電源ＶＣＣ投入後、インバータ回路ＩＮＶ１の出力Ｃ点はＨレベル、インバータ回路ＩＮＶ２の出力Ｄ点はＬレベル、インバータ回路ＩＮＶ３の出力ＰＯＣはＨレベルとなり、パワーオンリセットが開始される。
【００１４】
充電回路２のＢ点がインバータ回路ＩＮＶ１の閾値電圧を上回ると、インバータ回路ＩＮＶ１の出力Ｃ点はＬレベル、インバータ回路ＩＮＶ２の出力Ｄ点はＨレベル、インバータ回路ＩＮＶ３の出力ＰＯＣはＬレベルとなり、パワーオンリセットが解除される。
【００１５】
＜電源ＶＣＣの電圧変動時（区間▲２▼）における電圧レベルの変化の説明＞
次に、電源ＶＣＣの電圧変動時の動作について説明する。
図１０は、区間▲２▼における電圧レベルの変化を拡大して示した図である。
【００１６】
同図において、インバータ回路ＩＮＶ１の出力ＣがＬレベル、インバータ回路ＩＮＶ２の出力ＤはＨレベル、インバータ回路ＩＮＶ３の出力ＰＯＣはＬレベルに変化することで、Ｐ型ＭＯＳトランジスタＰ３がオンし、充電回路２のインピーダンスが低くなり、時定数ＣＲが短くなる。その結果、電源ＶＣＣの電圧変動と充電回路２のＢ点の電圧変動が同程度となり、インバータ回路ＩＮＶ１の入力電圧は閾値を下回ることなくＬレベル出力が維持でき、誤動作を防ぐことができる。これによって、上述した特開平９−２７０６８６号公報のパワーオンリセット回路における不都合を解消することが可能となる。
【００１７】
＜電源ＶＣＣの電圧瞬断時（区間▲３▼）における電圧レベルの変化の説明＞
次に、電源ＶＣＣの電圧瞬断時の動作について説明する。
図１１は、電源ＶＣＣの電圧瞬断時（区間▲３▼）における電圧レベルの変化を拡大して示した図である。
【００１８】
電源ＶＣＣの電圧降下時に充電回路２のＢ点がＰ型ＭＯＳトランジスタＰ３により放電されており、再度、電源ＶＣＣの電圧が急峻に立ち上がる際は、図１１に示すように、インバータ回路ＩＮＶ２の出力Ｄ点がＨレベルに達するよりも早く、充電回路２のＢ点がインバータ回路ＩＮＶ１の閾値電圧を下回るため、上述の電源ＶＣＣの電圧投入時と同じ動作となる。
【００１９】
以上説明したように、図７に示すパワーオンリセット回路は、複数の動作電源電圧にて動作する半導体装置にて、電源投入時の回路のリセット動作、および、電源投入後の電源の切り替え等で発生する電圧の変動による誤動作を防ぐことを可能にしている。
【００２０】
【発明が解決しようとする課題】
しかしながら、図７に示すパワーオンリセット回路では、電源ＶＣＣの電圧降下時に充電回路２のコンデンサＣ１は放電されるが、トランジスタＰ３の寄生ダイオードの動作下限電圧程度の電圧は充電回路２のＢ点に残ってしまい、電源ＶＣＣが緩やかに立ち上がった場合、パワーオンリセットが開始されない場合がある。以下、この事情を説明する。
【００２１】
＜電源ＶＣＣの電圧立ち下り後、緩やかに立ち上がった場合（区間▲４▼）における電圧レベルの変化の説明＞
図１２は、電源ＶＣＣの電圧立ち下り後、緩やかに立ち上がった場合（区間▲４▼）における問題点を説明するための図である。
【００２２】
同図に示すように、パワーオンリセット解除後のインバータ回路ＩＮＶ２の入力Ｃ点が０Ｖで、電圧降下後の立ち上がり初期値が０Ｖであるのに対し、インバータ回路ＩＮＶ１の入力Ｂ点は電圧降下後の立ち上がり初期値が高いため、インバータ回路ＩＮＶ２の閾値電圧に対し、インバータ回路ＩＮＶ１の閾値電圧が見かけ上高くなり、インバータ回路ＩＮＶ１がＨレベルを出力するよりも先にインバータ回路ＩＮＶ２がＨレベルを出力してしまい、インバータ回路ＩＮＶ３の出力ＰＯＣがＬレベルとなり、充電回路２のトランジスタＰ３をオンすることでインピーダンスが低くなって時定数ＣＲが短くなり、即座にインバータ回路ＩＮＶ１の入力Ｂ点をＨレベルにしてしまう。その結果、電源ＶＣＣの電圧降下後、緩やかに立ち上がった場合、パワーオンリセットが開始されないことが起るという問題を生じる。
【００２３】
このような電源再投入時の電源電圧立ち上がりが緩やかな場合に発生する誤動作を防ぐには、回路が安定動作するまで、インバータ回路ＩＮＶ２の出力Ｄ点をインバータ回路ＩＮＶ１の入力Ｂ点に対し低い電圧に保つ必要がある。
【００２４】
本発明は、上記問題点を解消し、複数の動作電源電圧で動作する半導体装置において、電源投入時の回路のリセット動作、および、電源投入後の電源の切り替え等で発生する電圧の変動による誤動作を防ぎ、さらに、電源再投入時の電源電圧立ち上がりが緩やかな場合の誤動作を防ぐことが可能なパワーリセット回路（請求項１〜３）および電子機器（請求項４）を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るパワーオンリセット回路（１０）は、電位供給電源（ＶＣＣ）に接続され、動作電圧を制御する動作電圧制御手段（１１）と、ソースが電位供給電源（ＶＣＣ）に、ゲートが動作電圧制御手段（１１）に、それぞれ接続された第１のＰ型ＭＯＳトランジスタ（Ｐ２）と、ソースが電位供給電源に、ドレインが第１のＰ型ＭＯＳトランジスタ（ｐ２）のドレインに、それぞれ接続された第２のＰ型ＭＯＳトランジスタ（Ｐ３）と、一方の端子が第１，２のＰ型ＭＯＳトランジスタのドレインに、他方の端子が接地電位電源に、それぞれ接続された第１のコンデンサ（Ｃ１）と、直列接続された第１のインバータ回路（ＩＮＶ１），第２のインバータ回路（ＩＮＶ２），および第３のインバータ回路（ＩＮＶ３）からなり、該第１のインバータ回路（ＩＮＶ１）の入力が第１のコンデンサ（Ｃ１）の一方の端子に接続され、第３のインバータ回路（ＩＮＶ３）の出力が第２のＰ型ＭＯＳトランジスタ（Ｐ３）のゲートに接続されたインバータ手段と、第１のインバータ回路（ＩＮＶ１）の入力と第３のインバータ回路（ＩＮＶ３）の入力の間に接続された第２のコンデンサ（Ｃ２）とを有し、第３のインバータ回路の出力段からパワーオンリセット信号を出力することを特徴としている（請求項１）。
【００２６】
また、動作電圧制御手段（１１）は、電位供給電源（ＶＣＣ）と接地電位電源の間に直列接続された第３のＰ型ＭＯＳトランジスタ（Ｐ１）と第１のディプレッション型のＮ型ＭＯＳトランジスタ（ＮＤ１）からなり、第３のＰ型ＭＯＳトランジスタ（Ｐ１）と第１のディプレッション型のＮ型ＭＯＳトランジスタ（ＮＤ１）の共通接続点（Ａ点）を第１のＰ型ＭＯＳトランジスタ（Ｐ２）のゲートに接続したことを特徴としている（請求項２）。
【００２７】
さらに、動作電圧制御手段（１１）により、第１のＰ型ＭＯＳトランジスタ（Ｐ２）のゲート電圧を調整することにより電位供給電源（ＶＣＣ）と第１のコンデンサ（Ｃ１）との間のインピーダンスを変更可能としたことを特徴としている（請求項３）。
【００２８】
また、本発明の電子機器は、上記パワーオンリセット回路を組み込んだ電子機器である（請求項４）。
【００２９】
【発明の実施の形態】
（実施例）
以下、本発明の実施例を、図面を用いて詳細に説明する。
図１〜図６は、本発明のパワーオンリセット回路の実施例を説明するための図であり、従来のパワーオンリセット回路を説明するために用いた図７〜図１２に対応している。
【００３０】
図１は、本発明に係るパワーオンリセット回路の一例を示す図である。同図に示すパワーオンリセット回路は、Ｐ型ＭＯＳトランジスタＰ１とディプレッション型のＮ型ＭＯＳトランジスタＮＤ１からなる動作電圧設定回路１と、Ｐ型ＭＯＳトランジスタＰ２，Ｐ３およびコンデンサＣ１からなる充電回路２と、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３と、インバータ回路ＩＮＶ１の入力とインバータ回路ＩＮＶ３の入力との間に接続されたコンデンサＣ２とで構成されている。
【００３１】
各インバータ回路ＩＮＶ１〜ＩＮＶ３は、図１３におけるＣＭＯＳインバータ１０４と同様の構成を有する。インバータ回路ＩＮＶ３の出力ＰＯＣがパワーオンリセットのための信号（パワーオンリセット信号）で、ＰＯＣがＨレベルの時に回路の初期化が行われる。本発明のパワーオンリセット回路と上記従来のパワーオンリセット回路とで異なる点は、本発明ではインバータ回路ＩＮＶ１の入力とインバータ回路ＩＮＶ３の入力との間にコンデンサＣ２を接続した点である。
【００３２】
次に、図１に示すパワーオンリセット回路の動作を詳細に説明する。
図２は、図１に示すパワーオンリセット回路の各点（電源ＶＣＣ，Ｂ点，Ｃ点，Ｄ点，ＰＯＣ）の電圧レベルの変化を説明するための図である。同図において、区間▲１▼は電源ＶＣＣ投入時、区間▲２▼は電源ＶＣＣの電圧変動時、区間▲３▼は電源ＶＣＣの瞬断時、区間▲４▼は電源ＶＣＣの電圧立ち下り後、緩やかに立ち上がる時、の各点の電圧レベルの変化を示している。また、実線は電源電圧ＶＣＣの電圧レベル変化を、破線はＢ点の電圧レベル変化を、点線はＣ点の電圧レベル変化を、一点鎖線はＤ点の電圧レベル変化を、二点鎖線はパワーオンリセット信号ＰＯＣの電圧レベル変化を示している（図３〜図６も同様）。
【００３３】
以下、各区間毎の動作を詳細に説明する。
＜電源ＶＣＣ投入時（区間（１）（丸付き数字１））における電圧レベルの変化の説明＞
図３は、区間（１）（丸付き数字１）における電圧レベルの変化を拡大して示した図である。
電源ＶＣＣ投入後、Ｐ型ＭＯＳトランジスタの閾値電圧を上回ると、動作電圧設定回路１のＰ型ＭＯＳトランジスタＰ１のＡ点には電源ＶＣＣの電圧値に一定の差を持った電圧が出力される。また、電源ＶＣＣを投入したとき、充電回路２のコンデンサＣの出力（Ｂ点）はＬレベルから始まるため、インバータ回路ＩＮＶ１の出力Ｃ点はＨレベル、インバータ回路ＩＮＶ２の出力はＬレベル、インバータ回路ＩＮＶ３の出力はＨレベルとなり、パワーオンリセットが開始される。
【００３４】
さらに、充電回路２のＰ型ＭＯＳトランジスタＰ２は前記Ａ点の電圧により一定のインピーダンスに制御され、コンデンサＣ１およびＣ２の充電を開始する。その後、充電回路２のＢ点がインバータ回路ＩＮＶ１の閾値電圧を上回ると、インバータ回路ＩＮＶ１の出力Ｃ点はＬレベル、インバータ回路ＩＮＶ２の出力Ｄ点はＨレベル、インバータ回路ＩＮＶ３の出力ＰＯＣはＬレベルとなり、パワーオンリセットが解除される。この時、充電回路２のＢ点とインバータ回路ＩＮＶ２の出力Ｄ点は同電位となり、コンデンサＣ２に電荷はない状態である。
【００３５】
＜電源ＶＣＣの電圧変動時（区間▲２▼）における電圧レベルの変化の説明＞
次に、電源ＶＣＣの電圧変動時の動作について説明する。
図４は、区間▲２▼における電圧レベルの変化を拡大して示した図である。
インバータ回路ＩＮＶ３の出力ＰＯＣがＬレベルに変化することで、Ｐ型ＭＯＳトランジスタＰ３がオンし、充電回路２のインピーダンスが低くなり、時定数ＣＲが短くなる。その結果、電源ＶＣＣの電圧変動と充電回路２のＢ点の電圧変動が同程度となり、インバータ回路ＩＮＶ１の入力電圧（Ｂ点の電圧）は閾値を下回ることがなくなるため出力ＰＯＣはＬレベルが維持され、誤動作を防ぐことができる。また、充電回路２のＢ点とインバータ回路ＩＮＶ２の出力Ｄ点は同電位のため、コンデンサＣ２に電荷はない状態である。
【００３６】
＜電源ＶＣＣの電圧瞬断時（区間（３）（丸付き数字３））における電圧レベルの変化の説明＞
次に、電源ＶＣＣの電圧瞬断時の動作について説明する。
図５は、区間（３）（丸付き数字３）における電圧レベルの変化を拡大して示した図である。
電源ＶＣＣの電圧降下時に充電回路２のＢ点がＰ型ＭＯＳトランジスタＰ３によりインバータの反転電圧以下まで放電されているため、再度、電源ＶＣＣの電圧が急峻（時定数ＣＲによる傾斜に対して急峻）に立ち上がる際は、インバータ回路ＩＮＶ２の出力Ｄ点がＨレベルに達するよりも早く、充電回路２のＢ点がインバータ回路ＩＮＶ１の閾値電圧を下回るため、上述した区間（１）（丸付き数字１）の電源ＶＣＣの電圧投入時と同じ動作となる。
【００３７】
＜電源ＶＣＣの電圧立ち下がり後、緩やか（時定数ＣＲによる傾斜に対して緩やか）に立ちあがる時（区間（４）（丸付き数字４））の電圧レベルの変化の説明＞
トランジスタＰ３の寄生ダイオードがオフする電圧に達すると、コンデンサＣ１の電荷を放電するパスがなくなり、放電が微小になる。その時のインバータ回路ＩＮＶ２の出力（Ｄ点）は、インバータ回路ＩＮＶ１の入力（Ｂ点）をコンデンサＣ２とインバータ回路ＩＮＶ２の出力（Ｄ点）の寄生容量にて容量分圧された電圧となる（図６の区間（４）（丸付き数字４）−１参照）。再度電源ＶＣＣが投入されるが、トランジスタの閾値電圧以下ではインバータ回路ＩＮＶ２の出力Ｄ点の電荷を放電させるに充分な動作ができず、Ｄ点の電圧上昇は微小となる（図６の区間（４）（丸付き数字４）−２参照）。
【００３８】
電源ＶＣＣの電圧がトランジスタの閾値電圧以上で回路が安定動作を開始すると、インバータ回路ＩＮＶ１の入力Ｂ点に対しインバータ回路ＩＮＶ３の入力Ｄ点が低いため、インバータ回路ＩＮＶ２は出力Ｄ点の電荷を放電させなければならずＨレベルの立ち上がりが鈍るのに対し、寄生容量のみのインバータ回路ＩＮＶ３の出力ＰＯＣは早くＨレベルとなりパワーオンリセットが開始される（図６の区間▲４▼−３参照）。
【００３９】
さらに、電源ＶＣＣの電圧が上昇しインバータ回路ＩＮＶ１の入力Ｂ点が閾値電圧を下回ると出力Ｃ点はＨレベル、インバータ回路ＩＮＶ２の出力Ｄ点はＬレベルとなり、Ｂ点とＤ点の間（コンデンサＣ２の両端）に電位差が生じるため、さらに時定数ＣＲが長くなり、その結果、電源ＶＣＣの電圧立ち下がり後、緩やかに立ち上がる場合にも安定してパワーオンクリア期間を得ることができる（図６の区間▲４▼−４参照）。
【００４０】
このように、図１の回路構成のパワーオンリセット回路によれば、電源ＶＣＣ投入時の電圧立ち上がりの緩急に影響されず、また、電源ＶＣＣの電圧変動による誤動作を起こさず、さらに、電源再投入時の電源電圧立ち上がりが緩やかな場合にも誤動作を起こさないようにすることができる。
【００４１】
なお、上記実施例では、電源として５Ｖと３．３Ｖの２つの電源電圧モードを有する半導体装置を例として、その動作を説明したが、２つ以上の複数の電源電圧モードを有する装置のいずれに適用しても、同様の効果を奏することができる。
【００４２】
また、上述の実施例において、Ｐ型ＭＯＳトランジスタＰ２のゲートにかかる電圧により、そのインピーダンスを変更することで、ノードＢにかかる電圧を変化させることができるようになる。これにより容量Ｃ１の充電を適当に設定することができるようになる。
【００４３】
また、本発明は、図１〜６を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能である。例えば、動作電圧制御回路１は、上述のような構成例に限定されるものではなく、充電回路２のＰ型ＭＯＳトランジスタＰ２のゲートにかかる電圧を制御できる構成であればよい。
【００４４】
また、上述した如き本発明に係るパワーオンリセット回路は、モジュールとして、あるいはそのモジュールを有する半導体装置等として、様々な形態で各種電子機器に組み込むことができ、これにより、電源ＶＣＣ投入時の電圧立ち上がりの緩急に影響されず、また、電源ＶＣＣの電圧変動による誤動作を起こさず、さらに、電源再投入時の電源電圧立ち上がりが緩やかな場合にも誤動作を起こさない電子機器が実現できる。
【００４５】
【発明の効果】
以上説明したように、本発明によれば、電源ＶＣＣ投入時の電圧立ち上がりの緩急に影響されず、また、電源ＶＣＣの電圧変動による誤動作を起こさず、さらに、電源再投入時の電源電圧立ち上がりが緩やかな場合に誤動作を起こさないパワーオンリセット回路（請求項１〜３）および電子機器（請求項４）が実現できる。
【図面の簡単な説明】
【図１】本発明に係るパワーオンリセット回路の一例を示す図である。
【図２】本発明に係るパワーオンリセット回路の各点（電源ＶＣＣ，Ｂ点，Ｃ点，Ｄ点，ＰＯＣ）の電圧レベルの変化を説明するための図である。
【図３】本発明に係る電源ＶＣＣ投入時（区間▲１▼）における電圧レベルの変化を拡大して示した図である。
【図４】本発明に係る電源ＶＣＣの電圧変動時（区間▲２▼）における電圧レベルの変化を拡大して示した図である。
【図５】本発明に係る電源ＶＣＣの電圧瞬断時（区間▲３▼）における電圧レベルの変化を拡大して示した図である。
【図６】本発明に係る電源ＶＣＣの電圧立ち下り後、緩やかに立ち上がった場合（区間▲４▼）における問題点を説明するための図である。
【図７】先願に係るパワーオンリセット回路を示す図である。
【図８】先願に係るパワーオンリセット回路の各点（電源ＶＣＣ，Ｂ点，Ｃ点，Ｄ点，ＰＯＣ）の電圧レベルの変化を説明するための図である。
【図９】先願に係る電源ＶＣＣ投入時（区間▲１▼）における電圧レベルの変化を拡大して示した図である。
【図１０】先願に係る電源ＶＣＣの電圧変動時（区間▲２▼）における電圧レベルの変化を拡大して示した図である。
【図１１】先願に係る電源ＶＣＣの電圧瞬断時（区間▲３▼）における電圧レベルの変化を拡大して示した図である。
【図１２】先願に係る電源ＶＣＣの電圧立ち下り後、緩やかに立ち上がった場合（区間▲４▼）における問題点を説明するための図である。
【図１３】従来のパワーオンリセット回路を説明するための図である。
【符号の説明】
１０：パワーオンリセット回路
１１：動作電圧制御回路
１２：充電回路
２０：電源配線
２２：接地配線
３０：配線
１００：パワーオンリセット回路
１０２：充電回路
１０４：ＣＭＯＳインバータ
１０６：スイッチ
１０８：動作電圧設定回路
１１０：放電回路
１１２：クランプ回路
Ｐ１，Ｐ２，Ｐ３，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４：Ｐ型ＭＯＳトランジスタ
Ｎ１１，Ｎ１２，Ｎ１３：Ｎ型ＭＯＳトランジスタ
ＮＤ１：ディプレッション型のＮ型ＭＯＳトランジスタ
ＩＮＶ１〜ＩＮＶ３：インバータ回路
Ｃ１，Ｃ２，Ｃ１１：容量
Ａ〜Ｄ，Ｂ１，Ｂ２：ノード（点）
ＰＯＣ：パワーオンリセット信号（インバータＩＮＶ３の出力）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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