(57)【特許請求の範囲】
【請求項１】
半導体基板の表層部に、活性領域を画定する素子分離絶縁膜を形成する工程と、
前記半導体基板の上面にゲート絶縁膜及びゲート電極を形成する工程と、
該ゲート電極の両側における前記半導体基板の表層部に低濃度のイオン注入を行って、ＬＤＤ領域を形成する工程と、
前記ゲート電極の側壁面に絶縁膜スペーサを形成する工程と、
前記素子分離絶縁膜及び該素子分離絶縁膜側の前記活性領域の上面の一部を覆う保護膜を形成する工程と、
前記活性領域のうち、表面が露出した部分にＳＥＧ膜を形成する工程と、
前記保護膜を除去する工程と、
前記ゲート電極、前記絶縁膜スペーサ及び前記ＳＥＧ膜をマスクとして、高濃度のイオン注入を行い、前記ＳＥＧ膜下部における前記活性領域の表層部に浅いソース／ドレイン領域を形成し、素子分離絶縁膜と前記ＳＥＧ膜下部との間の活性領域に深いソース／ドレイン領域を形成する工程と、
前記ゲート電極及び前記ＳＥＧ膜の上面及び表層部と前記深いソース／ドレイン領域の上面及び表層部とに、シリサイド膜を形成する工程とを含む半導体素子の製造方法。
【請求項２】
前記保護膜には、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜及びこれらを組合せた膜のうち、いずれかの膜を用いることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記活性領域のうち、表面が露出した部分の幅を、0.01〜１μｍの範囲内のいずれかとすることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記ＳＥＧ膜の厚さを、0.01〜0.5μｍの範囲内のいずれかとすることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項５】
前記ＳＥＧ膜を、単結晶シリコン膜、アモルファスシリコン膜及びリンドープトシリコン膜のいずれかにより形成することを特徴とする請求項１記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関し、より詳細には、ゲート電極の側壁面に絶縁膜スペーサを形成する工程、イオン注入工程により絶縁膜スペーサを合わせたゲート電極の両側における半導体基板の表層部にＬＤＤ（lightly doped drain）領域とソース／ドレイン領域とを形成する工程、及びセルフアラインドシリサイド（サリサイド）を形成する工程を含む半導体素子の製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体回路を構成するトランジスタにおいて、最も重要な特性は電流駆動能力であり、代表的なトランジスタである、ＭＯＳ ＦＥＴでは、その電流駆動能力は、チャネル幅の設計により調整される。一般的なＭＯＳ ＦＥＴにおいて、そのゲート電極には不純物がドーピングされたポリシリコン層が用いられ、そのソース／ドレインには不純物がドーピングされた半導体基板表層部の拡散領域が用いられる。
【０００３】
従来のＣＭＯＳ ＦＥＴ構造において、ＰＭＯＳ ＦＥＴに埋込みチャネルを形成する場合があり、このとき、ｎ＋にドーピングされたポリシリコンゲート電極が用いられる。しかし、表面にチャネルを有するＮＭＯＳ ＦＥＴと、ＰＭＯＳ ＦＥＴとの間には、しきい値電圧の差が発生するため、素子の設計や製作において多くの制限を受けていた。
【０００４】
例えば、従来の技術に係るデュアルゲート電極を用いるＣＭＯＳ ＦＥＴの製造方法においては、デュアルゲート電極を形成するために、ｎ型用の不純物のイオン注入工程と、ｐ型用の不純物のイオン注入工程とを含ませる必要があり、２回のリソグラフィ工程を要する。そのため、製造工程が複雑となること、湿式処理に伴う汚染の可能性が高くなること、歩留まりが低下すること、素子動作の信頼性が低下することなどの問題点があった。
【０００５】
また、素子の微細化が進むとともに、拡散層の接合深さもさらに浅くなってきている。そのため、素子の高速動作のためにソース／ドレイン領域とゲート電極にシリサイド層を形成すると、シリサイド形成工程の弊害により、接合リーク電流が増大してしまうという課題があった。
【０００６】
図１Ａ〜図１Ｃは、従来の技術に係る半導体素子の製造過程における素子の断面構造を工程順に示した図である。
【０００７】
図１Ａは、従来の技術に係る半導体素子の製造過程において、半導体基板１０の上面又は表層部に、素子分離絶縁膜１１、ゲート絶縁膜１２、ゲート電極１３、ＬＤＤ領域１４及び絶縁膜スペーサ１５を形成した状態を示す断面図である。
【０００８】
まず、半導体基板１０の表層部に、活性領域を画定する素子分離絶縁膜１１を形成する。次に、半導体基板１０の上面にゲート絶縁層（図示せず）とポリシリコン層（図示せず）とを成長させ、リソグラフィ工程によって形成したマスクによりポリシリコン層をエッチングし、ゲート絶縁膜１２及びゲート電極１３を形成する。
【０００９】
そして、ゲート電極１３をマスクとして低濃度のイオン注入を行い、ゲート電極１３の両側（図面左右方向）における半導体基板１０の表層部にＬＤＤ領域１４を形成する。
【００１０】
さらに、ゲート電極１３の側壁部を含む表面に、酸化処理又はＣＶＤなどにより絶縁膜を成長させた後、活性領域の表面などに成長した絶縁膜をドライエッチングにより除去し、ゲート電極１３の側壁面に絶縁膜を残すようにして、ゲート電極１３の側壁面に絶縁膜スペーサ１５を形成する。
【００１１】
図１Ｂは、従来の技術に係る半導体素子の製造過程において、半導体基板１０の表層部に第１ソース／ドレイン領域１６及び第２ソース／ドレイン領域１７を形成した状態を示す断面図である。
【００１２】
まず、絶縁膜スペーサ１５をマスクとして高濃度のイオン注入を行い、ゲート電極１３の両側（図面左右方向）における半導体基板１０の表層部に、第１ソース／ドレイン領域１６を形成する。このとき、通常、ＮＭＯＳの場合はＡｓのイオン注入、ＰＭＯＳの場合はＢ11のイオン注入が行われる。
【００１３】
そして、低い注入量で、深いプロファイルを有するように拡散度の大きいドーパントをイオン注入して、第２ソース／ドレイン領域１７を形成する。このとき、ＮＭＯＳの場合には、ドーパントとしてＡｓの代りにＰが用いられ、ＰＭＯＳの場合にはＢＦ2の代りにＢ11が用いられる。
【００１４】
図１Ｃは、従来の技術に係る半導体素子の製造過程において、ゲート電極１３及び第１ソース／ドレイン領域１６の表層部にシリサイド層１８を形成した状態を示す断面図である。
【００１５】
この段階では、スパッタリング法などでゲート電極１３及び第１ソース／ドレイン領域１６の表面に金属膜を付着させ、イオン注入法により金属膜に不純物を注入した後、熱処理を施して金属膜をシリサイド化させる。そして、絶縁膜スペーサ１５の表面に付着した金属膜等を除去して、ゲート電極１３及び第１ソース／ドレイン領域１６の上面にシリサイド層１８を形成する。
【００１６】
しかしながら、上述したような従来の技術に係る半導体素子の製造方法の場合には、素子の微細化が進み、それにより拡散領域の接合深さがさらに浅くなると対応できない。その理由は、シリサイド層１８を形成するためのイオン注入におけるイオン注入深さが深いために、接合深さが相対的に深くなるからである。
【００１７】
特に、シリサイド層１８が素子分離絶縁膜１１側の活性領域の深い部分に形成された場合には、素子分離絶縁膜１１における接合領域でリーク電流が著しく増加する。さらに、製造過程の進行に伴って、素子分離絶縁膜１１の高さが低くなると、ボーダーレスコンタクトの場合にはコンタクトが素子分離絶縁膜１１側の活性領域の深い部分に形成され、周辺回路領域の接合領域でリーク電流が著しく増加してしまうという問題点がある。
【００１８】
【発明が解決しようとする課題】
本発明は、上述したような従来の技術の問題点を解決するためになされたものであり、ＣＭＯＳ素子の製造において、シリサイド層を形成するためのイオン注入の際に、ＣＭＯＳ素子のチャネル領域への弊害を防ぐことができるとともに、素子分離絶縁膜における接合リーク電流を抑えることができ、それにより、製造歩留まり及び素子動作の信頼性を向上させることができる半導体素子の製造方法を提供することを目的としている。
【００１９】
【課題を解決するための手段】
本発明に係る半導体素子の製造方法は、半導体基板の表層部に、活性領域を画定する素子分離絶縁膜を形成する工程と、前記半導体基板の上面にゲート絶縁膜及びゲート電極を形成する工程と、該ゲート電極の両側における前記半導体基板の表層部に低濃度のイオン注入を行って、ＬＤＤ領域を形成する工程と、前記ゲート電極の側壁面に絶縁膜スペーサを形成する工程と、前記素子分離絶縁膜及び該素子分離絶縁膜側の前記活性領域の上面の一部を覆う保護膜を形成する工程と、前記活性領域のうち、表面が露出した部分にＳＥＧ膜を形成する工程と、前記保護膜を除去する工程と、前記ゲート電極、前記絶縁膜スペーサ及び前記ＳＥＧ膜をマスクとして、高濃度のイオン注入を行い、前記ＳＥＧ膜下部における前記活性領域の表層部に浅いソース／ドレイン領域を形成し、素子分離絶縁膜と前記ＳＥＧ膜下部との間の活性領域に深いソース／ドレイン領域を形成する工程と、前記ゲート電極及び前記ＳＥＧ膜の表面と前記深いソース／ドレイン領域における前記活性領域の表層部及び上面とに、シリサイド膜を形成する工程とを含む。
【００２０】
ここで、前記保護膜には、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜及びこれらを組合せた膜のうち、いずれかの膜を用いることが望ましい。
【００２１】
また、前記活性領域のうち、表面が露出した部分の幅を、0.01〜１μｍの範囲内のいずれかとすることが望ましい。
【００２２】
一方、前記ＳＥＧ膜の厚さを、0.01〜0.5μｍの範囲内のいずれかとすることが望ましい。
【００２３】
また、前記ＳＥＧ膜を、単結晶シリコン膜、アモルファスシリコン膜及びリンドープトシリコン膜のいずれかにより形成することが望ましい。
【００２４】
なお、パターニングをするためのリソグラフィ工程や、それにより形成されたレジストなどのマスクを用いてエッチングする工程、さらにレジストなどを洗浄またはアッシングする工程などは、半導体プロセスにおいて自明であるので必要最小限度の記載に留める。
【００２５】
【発明の実施の形態】
以下、本発明に係る半導体素子の製造方法に関し、図面を参照しながら詳細に説明する。
【００２６】
図２Ａ〜図２Ｄは、本発明の実施の形態に係る半導体素子の製造過程における素子の断面構造を工程順に示した図であり、ＣＭＯＳのＮＭＯＳ領域又はＰＭＯＳ領域を示す。
【００２７】
図２Ａは、本発明の実施の形態に係る半導体素子の製造過程において、半導体基板２０の上面又は表層部に、素子分離絶縁膜２１、ゲート絶縁膜２２、ゲート電極２３及びＬＤＤ領域２４を形成した状態を示す断面図である。
【００２８】
まず、半導体基板２０の表層部に、活性領域を画定する素子分離絶縁膜２１を形成する。次に、半導体基板２０の上面にゲート絶縁層（図示せず）と、ゲート絶縁層の上面にポリシリコン層を成長させ、リソグラフィ工程によって形成したマスクによりポリシリコン層をエッチングし、半導体基板２０の上面にゲート絶縁膜２２及びゲート電極２３を形成する。このことは、ＮＭＯＳ領域においても、ＰＭＯＳ領域においても同様に行う。
【００２９】
そして、ゲート電極２３の両側における半導体基板２０の表層部に低濃度のイオン注入を行って、ＬＤＤ領域２４を形成する。このとき、イオン注入条件は、イオン注入量：１×１０１３〜５×１０１４ions／cm2、注入エネルギー：１０〜５０keＶとすることが望ましい。また、ＰＭＯＳの場合にはＢＦ2又はＢを、ＮＭＯＳの場合にはＡｓ又はＰをドーパントとして用いることが望ましい。
【００３０】
次に、半導体基板２０及びゲート電極２３の露出した表面に絶縁膜を所定の厚さだけ成長させた後、絶縁膜の一部が残るように全面をドライエッチングして、ゲート電極２３の側壁面に絶縁膜スペーサ２５を形成する。
【００３１】
図２Ｂは、本発明の実施の形態に係る半導体素子の製造過程において、半導体基板２０の上面に、保護膜２６及びＳＥＧ（selective epitaxial growth）膜を形成した状態を示す断面図である。
【００３２】
絶縁膜スペーサ２５を形成した後、ゲート電極２３、絶縁膜スペーサ２５及び半導体基板２０の露出した表面に保護層（図示せず）を所定の厚さだけ成長させる。
【００３３】
そして、リソグラフィ工程によって上記保護層（図示せず）のうち、ゲート電極２３と絶縁膜スペーサ２５とを覆う領域の保護層、及び絶縁膜スペーサ２５の側壁面から素子分離絶縁膜２１の方向へ所定距離だけ離れた地点までの保護層の上面を露出させるマスクを形成し、このマスクを基に保護層をエッチングする。これにより、素子分離絶縁膜２１及び素子分離絶縁膜２１側の活性領域の上面の一部を覆い、ＬＤＤ領域２４の上面が所定間隔だけ露出するようにした保護膜２６を形成する。
【００３４】
ここで、上記の所定間隔、すなわち絶縁膜スペーサ２５の側壁面と保護膜２６との間の露出部の幅は、0.01〜１μｍの範囲内のいずれかとすることが望ましい。また、保護膜２６には、シリコン膜、シリコン窒化膜、シリコン酸窒化膜及びこれらを組合せた膜のうち、いずれかの膜を用いることが望ましい。
【００３５】
次に、活性領域のうち、保護膜２６に覆われていない表面が露出した部分に、ＳＥＧ膜２７を選択的に成長させる。このＳＥＧ膜２７を、単結晶シリコン膜、アモルファスシリコン膜、及びリンドープトシリコン膜（phosphorus doped silicon layer）のいずれかの膜を用いて形成することが望ましい。また、前記ＳＥＧ膜の厚さを、0.01〜0.5μｍの範囲内のいずれかとすることが望ましい。
【００３６】
一方、ＳＥＧ膜２７の代りに単結晶シリコン膜、アモルファスシリコン膜、又はリンドープトシリコン膜を、ＬＰＣＶＤ法で成長させた後に、リソグラフィ工程で形成したマスクを基にパターニングして形成することもできる。
【００３７】
図２Ｃは、本発明の実施の形態に係る半導体素子の製造過程において、半導体基板２０の表層部に、浅いソース／ドレイン領域２８及び深いソース／ドレイン領域２９を形成した状態を示す断面図である。
【００３８】
ＳＥＧ膜２７を形成した後、図２Ｂに示した保護膜２６を除去する。そして、ゲート電極２３、絶縁膜スペーサ２５及びＳＥＧ膜２７をマスクとして、高濃度のイオン注入を行う。このとき、マスクのうちＳＥＧ膜２７では注入されたイオンのエネルギーが減衰するので、ＳＥＧ膜２７下部における活性領域の表層部には浅いソース／ドレイン領域２８が形成され、ＳＥＧ膜２７が形成されていない素子分離絶縁膜２１とＳＥＧ膜２７下部との間の活性領域には深いソース／ドレイン領域２９が形成される。
【００３９】
このとき、イオン注入条件は、イオン注入量：１×１０１３〜１×１０１６ions／cm2、注入エネルギー：５〜６０keＶとすることが望ましい。
【００４０】
図２Ｄは、本発明の実施の形態に係る半導体素子の製造過程において、ゲート電極２３及びＳＥＧ膜２７の上面及び表層部と、深いソース／ドレイン領域２９の上面及び表層部に、シリサイド膜３０を形成した状態を示す断面図である。
【００４１】
上記のイオン注入に続き、ゲート電極２３及びＳＥＧ膜２７の上面及び表層部と、深いソース／ドレイン領域２９の上面及び表層部とに、シリサイド膜３０を形成する。上記の構成によれば、素子分離絶縁膜２１側の活性領域に、シリサイド膜３０が深い部分に形成されても、接合リーク電流はほとんど増加しない。
【００４２】
【発明の効果】
上述のように、本発明に係る半導体素子の製造方法によれば、素子分離絶縁膜との境界部の活性領域におけるソース／ドレイン領域を深くすることができるので、活性領域にシリサイド膜が厚く形成されても、接合リーク電流の増加を防ぐことができる。また、ソース／ドレイン領域を形成するためのイオン注入時に、ドーパントがチャネル領域に及ぼす弊害を抑えてショートチャネル効果を減少させることができる。さらに、ＳＥＧ膜の利用により、活性領域におけるシリサイド膜の電気抵抗を減少させることができるので、素子の微細化及び動作特性の高速化を図ることができるという優れた利点がある。
【図面の簡単な説明】
【図１Ａ】  従来の技術に係る半導体素子の製造過程において、半導体基板の上面又は表層部に、素子分離絶縁膜、ゲート絶縁膜、ゲート電極、ＬＤＤ領域及び絶縁膜スペーサを形成した状態を示す断面図である。
【図１Ｂ】  従来の技術に係る半導体素子の製造過程において、半導体基板の表層部に第１ソース／ドレイン領域及び第２ソース／ドレイン領域を形成した状態を示す断面図である。
【図１Ｃ】  従来の技術に係る半導体素子の製造過程において、ゲート電極及び第１ソース／ドレイン領域の表層部にシリサイド層を形成した状態を示す断面図である。
【図２Ａ】  本発明の実施の形態に係る半導体素子の製造過程において、半導体基板の上面又は表層部に、素子分離絶縁膜、ゲート絶縁膜、ゲート電極及びＬＤＤ領域を形成した状態を示す断面図である。
【図２Ｂ】  本発明の実施の形態に係る半導体素子の製造過程において、半導体基板の上面に、保護膜及びＳＥＧ（selective epitaxial growth）膜を形成した状態を示す断面図である。
【図２Ｃ】  本発明の実施の形態に係る半導体素子の製造過程において、半導体基板の表層部に、浅いソース／ドレイン領域及び深いソース／ドレイン領域を形成した状態を示す断面図である。
【図２Ｄ】  本発明の実施の形態に係る半導体素子の製造過程において、ゲート電極及びＳＥＧ膜の上面及び表層部と、深いソース／ドレイン領域の上面及び表層部に、シリサイド膜を形成した状態を示す断面図である。
【符号の説明】
１０、２０   半導体基板
１１、２１   素子分離絶縁膜
１２、２２   ゲート絶縁膜
１３、２３   ゲート電極
１４、２４   ＬＤＤ領域
１５、２５   絶縁膜スペーサ
１６、２８   浅いソース／ドレイン領域
１７、２９   深いソース／ドレイン領域
１８、３０   シリサイド膜
２６   保護膜
２７   ＳＥＧ膜
【図１Ａ】
0004424887.tif 000002
【図１Ｂ】
0004424887.tif 000003
【図１Ｃ】
0004424887.tif 000004
【図２Ａ】
0004424887.tif 000005
【図２Ｂ】
0004424887.tif 000006
【図２Ｃ】
0004424887.tif 000007
【図２Ｄ】
0004424887.tif 000008