(57)【特許請求の範囲】
【請求項１】
ハーフレートのフィードバック信号および入力データ信号に基づいて位相情報信号および遷移情報信号を生成するように動作可能に結合された位相検出器と、
前記位相情報信号および前記遷移情報信号に基づいてエラー信号を生成するように動作可能に結合されたエラー信号生成モジュールと、
前記エラー信号を発振信号に変換するように動作可能に結合された制御された発振モジュールと、
前記発振信号および分周器の値に基づいて前記ハーフレートのフィードバック信号を生成するように動作可能に結合されたフィードバックモジュールとを含み、
前記エラー信号生成モジュールは、
前記位相情報が第１の状態にあるときに第１の信号構成要素を生成し、
前記位相情報が第２の状態にあるときに第２の信号構成要素を生成し、
前記遷移情報が第１の状態にあるときに第３の信号構成要素を生成し、
前記遷移情報が第２の状態にあるときに第４の信号構成要素を生成し、
前記第１、第２、第３、第４の信号構成要素に基づいて前記エラー信号を生成し、
前記位相検出器は、
第１のラッチ信号を生成するために、前記ハーフレートのフィードバック信号に基づいて前記入力データ信号をラッチするように動作可能に結合された第１のラッチと、
第２のラッチ信号を生成するために、コンプリメンタリなハーフレートのフィードバック信号に基づいて前記第１のラッチ信号をラッチするように動作可能に結合された第２のラッチと、
第３のラッチ信号を生成するために、前記コンプリメンタリなハーフレートのフィードバック信号に基づいて前記入力データ信号をラッチするように動作可能に結合された第３のラッチと、
第４のラッチ信号を生成するために、前記ハーフレートのフィードバック信号に基づいて前記第３のラッチ信号をラッチするように動作可能に結合された第４のラッチと、
前記位相情報信号および前記遷移情報信号を生じるために、前記第１、第２、第３および第４のラッチに動作可能に結合された組合わせ論理回路とを含み、前記位相情報信号は、第１のビット周期の中間に確実にタイミングをとられ、前記遷移情報信号は第２のビット周期の始まりにつき確実にタイミングをとられる、回路。
【請求項２】
前記エラー信号生成モジュールは、
互いに対してオフセットした状態で生成された前記位相情報信号および前記遷移情報信号を受信するように動作可能に結合された重ね合わせ回路をさらに含み、前記重ね合わせ回路は、前記第１、第２、第３および第４の信号構成要素を電流構成要素として生成して、そこから即座にではなく、平均して適切な周波数および位相修正を与え、さらに、前記位相情報信号および前記遷移情報信号のうちの１つまたは双方における遅延は、平均して、周波数の正確さおよび位相修正に悪影響を及ぼさず、前記重ね合わせ回路が遅延の影響を受けないようにさせ、前記エラー信号生成モジュールはさらに、
前記電流構成要素からの前記エラー信号を生成するように動作可能に結合され、前記エラー信号の共通モードをシフトするようにさらに結合された出力モジュールを含み、前記出力モジュールはデータ速度よりも大きな帯域幅を有する、請求項１に記載の回路。
【請求項３】
前記重ね合わせ回路は、前記位相情報信号が論理０のときに、前記出力モードから前記第１の信号構成要素としての電流をシンクし、前記重ね合わせ回路は、前記位相情報信号が論理１のときに、前記第２の信号構成要素としての電流を前記出力モジュールにソースし、前記重ね合わせ回路は、前記遷移情報信号が論理０のときに、前記第３の信号構成要素としての電流を前記出力モジュールにソースし、前記重ね合わせ回路は、前記遷移情報信号が論理１のときに、前記第４の信号構成要素としてのゼロ電流を与える、請求項２に記載の回路。
【請求項４】
前記第２のラッチは、奇数のデータ出力信号を生成するために、前記コンプリメンタリなハーフレートのフィードバック信号に基づいて前記第１のラッチ信号をラッチするように動作可能に結合された第１のマスタ／スレーブフリップフロップを含み、
前記第４のラッチは、偶数のデータ出力信号を生成するために、前記ハーフレートのフィードバック信号に基づいて前記第３のラッチ信号をラッチするように動作可能に結合された第２のマスタ／スレーブフリップフロップを含む、請求項１から３のいずれか１つに記載の回路。
【請求項５】
前記位相情報信号は、前記第２のおよび第４のラッチにわたって結合され、かつ前記遷移情報信号に結合された組合わせ論理によって生成される、請求項１に記載の回路。
【請求項６】
前記組合わせ論理回路は、
前記位相情報信号を生じるために、前記第１のラッチ、第２のラッチ、第３のラッチ、第４のラッチ、およびに組合わせ論理の第２の構成の出力に動作可能に結合された組合わせ論理の第１の構成と、
前記遷移情報信号を生成するために、前記第２のおよび第４のラッチの出力に動作可能に結合された組合わせ論理の第２の構成とを含む、請求項１に記載の回路。
【請求項７】
前記組合わせ論理の第１の構成は、
第１の結合信号を生成するために、前記第１のラッチ信号および前記第２のラッチ信号を第１の排他的なＯＲゲート（ＸＯＲ）に結合し、
第２の結合信号を生成するために、前記第３のラッチ信号および前記第４のラッチ信号を第２のＸＯＲゲートに結合し、
位相符号付き信号を生成するために、前記第１の結合信号および前記第２の結合信号をＯＲゲートに結合し、
前記位相情報信号を生成するために、前記位相符号付き信号および前記遷移情報を第３のＸＯＲゲートに結合し、
前記組合わせ論理の第２の構成は、前記遷移情報信号を生じるために、前記第２のラッチ信号および前記第４のラッチ信号を第４のＸＯＲゲートに結合する、請求項６に記載の回路。
【請求項８】
前記位相情報信号は、前記入力データ信号および前記第１のおよび第３のラッチの出力に結合される組合わせ論理によって生成される、請求項１に記載の回路。
【請求項９】
組合わせ論理の構成は、
第１の結合信号を生成するために、前記入力データ信号および前記第１のラッチ信号を第１の排他的なＯＲゲート（ＸＯＲ）に結合し、
第２の結合信号を生成するために、前記入力データ信号および前記第３のラッチ信号を第２のＸＯＲゲートに結合し、
前記位相情報信号を生成するために、前記第１の結合信号および前記第２の結合信号をＯＲゲートに結合し、
前記組合わせ論理の構成は、前記遷移情報信号を生成するために、前記第２のラッチ信号および前記第４のラッチ信号を第３のＸＯＲゲートにさらに結合する、請求項８に記載の回路。
【請求項１０】
前記エラー信号生成モジュールは、
第１の量の電流を生じるための複数の電流源と、
第２の量の電流をシンクするための第１の電流シンクと、
第３の量の電流をシンクするための第２の電流シンクと、
複数の電流源からの電流がどれだけ前記第１のおよび第２の電流シンクへ与えられるかを制御するために、前記複数の電流源と第１のおよび第２の電流シンクとの間で結合された選択可能なスイッチ回路と、
前記選択可能なスイッチ回路に応じて、電流をソースおよびシンクするための、前記複数の電流源と、前記第１のおよび第２の電流シンクとの間に結合された出力モジュールとを含む、請求項１から９のいずれか１つに記載の回路。
【請求項１１】
遅延が前記位相情報および前記遷移情報の間にもたらされ、前記遅延は好ましくは、第１のビット周期の中間から第２のビット周期の始めに相対的にタイミングをとられる、請求項１から１０のいずれか１つに記載の回路。
【請求項１２】
前記制御された発振モジュールは、前記制御された発振モジュールを前記入力信号の２分の１に実質的に等しい発振周波数にロックするように結合された粗い周波数の制御モジュールをさらに含む、請求項１から１１のいずれか１つに記載の回路。
【請求項１３】
シリアルデータストリームを受信し、かつそこから前記入力データ信号を生成するように動作可能に結合されたアナログフロントエンド（ＡＦＥ）をさらに含む、請求項１から１２のいずれか１つに記載の回路。
【請求項１４】
ハーフレートのクロック信号に基づいて入力データ信号から第１のラッチ信号を生成するステップと、
コンプリメンタリなハーフレートのクロック信号に基づいて前記第１のラッチ信号から第２のラッチ信号を生成するステップと、
前記コンプリメンタリなハーフレートのクロック信号に基づいて前記入力データ信号から第３のラッチ信号を生成するステップと、
前記ハーフレートのクロック信号に基づいて前記第３のラッチ信号から第４のラッチ信号を生成するステップと、
前記第１のおよび第２のラッチの出力ならびに前記第３のおよび第４のラッチの出力を、組合わせ論理の第１の構成に結合するステップと、
前記第２のおよび第４のラッチの出力を、組合わせ論理の第２の構成に結合するステップと、
前記組合わせ論理の第２の構成によって生成された遷移情報を、前記組合わせ論理の第１の構成に結合するステップと、
第１の相対的なビット周期で、前記組合わせ論理の第１の構成から位相情報信号を生成するステップと、
第２の相対的なビット周期で、前記組合わせ論理の第２の構成から遷移情報信号を生成するステップと、
前記位相情報信号および前記遷移情報信号からエラー信号を生成するステップと、
発振信号を生成するために前記エラー信号を発振モジュールに結合するステップと、
前記発振信号の分割された表示に基づいて、前記ハーフレートのクロック信号およびコンプリメンタリなハーフレートのクロック信号の周波数を調整するステップとを含む、方法。
【請求項１５】
遅延は前記遷移情報信号および前記位相情報信号の間にもたらされ、前記遅延は好ましくは、前記第１のビット周期の中間につき相対的にタイミングをとられ、前記第２のビット周期の始めにつき相対的にタイミングをとられる、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
発明の技術分野
本発明は、一般に通信システムに関し、より特定的にそこで用いられるクロックリカバリ回路および高速位相検出器に関する。
【背景技術】
【０００２】
関連技術の説明
大量のデータを、たとえば電話、ファックス、コンピュータ、テレビ、携帯電話、携帯端末等を含む複数のエンドユーザの装置の間で送信するための通信システムが周知である。同様に周知のように、このような通信システムは、ローカルエリアネットワーク（ＬＡＮ）および／または広域ネットワーク（ＷＡＮ）であり得、これらは独立型の通信システムであるか、または公衆交換電話網（ＰＳＴＮ）、パケット交換データ網（ＰＳＤＮ）、統合サービスデジタルネットワーク（ＩＳＤＮ）もしくはインターネットの一部として、他のＬＡＮおよび／もしくはＷＡＮに相互接続される。さらに周知のように、通信ネットワークは、データの送信を容易にするための複数のシステム機器を含む。このようなシステム機器は、ルータ、スイッチ、ブリッジ、ゲートウェイ、プロトコルコンバータ、フレームリレー、構内交換機等を含むが、これらに限定されない。
【０００３】
通信システム内のデータ送信は、データ伝達の統合性およびデータ伝達のためのアクセスの公平性を保証する１つ以上の標準によって管理される。たとえば、毎秒１０メガビット、毎秒１００メガビット、毎秒１ギガビットおよびそれを超えるデータ速度での通信システム内におけるシリアル伝送を管理するさまざまなイーサネット（登録商標）標準がある。一部の同期光ネットワーク（ＳＯＮＥＴ）は、たとえば毎秒１０ギガビットを必要とする。このような標準に従うと、多くのシステム構成要素および通信システムのエンドユーザの装置は、シリアル伝送経路を介してデータを送信する。しかしながら、内部では、システムの構成要素およびエンドユーザ装置は、データを並列の態様で処理し得る。このようにして、各システムの構成要素およびエンコードユーザの装置は、情報を損失することなくシリアルデータを受信し、情報を損失することなくシリアルデータをパラレルデータに変換しなければならない。高速シリアル伝送からの適切な情報のリカバリは、典型的に、受信されたシリアルデータ速度に等しいまたはそれよりも高いクロック速度で動作するトランシーバ構成要素を必要とする。より高速のクロック速度は、正確な信号の位置合わせを必要とする先行技術のクロックリカバリ回路の有用性を制限して、クロックおよび／またはデータを回復する。より高速なデータ速度は、フィードバックループが正確に動作するためのより高い帯域幅を必要とする。一部の先行技術の設計は帯域幅を制限される。正確な位置合わせの問題を克服するために先行技術で用いられた１つの方法は、２分の１データビット遅延を位相検出器の制御信号の間に挿入することであった。プロセス、電圧および温度にわたる高速の回路において、ならびに位相ノイズおよびクロックスキューにおいて、一定の２分の１データビット遅延を生じると問題になる。
【０００４】
データ処理能力の要求が高まると、高速の直列トランシーバへの要求も高まる。処理能力の要求が高まると、一部の現在の集積回路製造プロセスがその動作制限に追い込まれ、集積回路の処理制限（たとえば装置の寄生、追跡サイズ、伝播遅延、装置のサイズ等）および集積回路（ＩＣ）製造の制限（たとえばＩＣのレイアウト、実装の周波数応答、ボンディングワイヤの周波数応答）によって、高速シリアルトランシーバが、過度のジッタ性能および／またはノイズ性能なしに動作し得る速度が制限される。たとえば、位相および
遷移信号は、先行技術の設計の下では、適切な位相の位置合わせを容易にするために位置合わせされることが必要とされる。しかしながら、ジッタおよび他のタイミング遅延は、受信された信号におけるクロックを適切に回復するというシステムの能力に悪影響を及ぼす。
【０００５】
高速シリアルトランシーバのさらなる代替例は、本質的により高い速度を備えたＩＣ技術を用いることである。たとえば、相補型金属酸化膜半導体（ＣＭＯＳ）プロセスからシリコンゲルマニウムまたはゲルマニウム硫化物プロセスへの切換えによって、集積回路のトランシーバがより高速であるが、実質的に高い製造費で動作することができる。ＣＭＯＳは、さらに費用効果的であり、より容易なシステム統合を提供する。現在、通信システムを含む大半の商業用の適用例について、このような代替の集積回路の製造プロセスは、幅広い用途のためには法外な費用がかかる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、高速のシリアル伝送を受信し、かつ受信されたシリアルデータを、データの統合性を保証するデータ速度でパラレルデバイスに与えることができ、かつコストを意識した技術で獲得することができる装置、ならびにコストを意識した技術でデータの統合性を保証しながら、位相検出器の制御信号において繰り返し可能な固定された遅延を与えることによって、高速シリアル伝送を受信し、かつクロックおよび／またはデータを回復することができる装置が必要である。
【課題を解決するための手段】
【０００７】
発明の簡単な概要
位相および遷移の位置合わせの制限を向上させるために、入力データ速度の２分の１に等しいクロック速度で動作するクロックリカバリ回路が提示される。クロックリカバリ回路は、二重入力ラッチを用いて、ハーフレートのフィードバック信号の立ち上がりエッジおよび立ち下がりエッジの双方での入力シリアルデータをサンプリングすることで、全データ速度のクロックおよびデータリカバリを等価的に与える。クロックおよびデータリカバリ回路は、ハーフレートのフィードバック信号遷移を、入力シリアルデータビットへの所望のタイミングの関係（たとえば入力データの中心の実質的に近くに）維持するように機能する。クロックおよびデータリカバリ回路は、位相検出器、チャージポンプ、制御された発振モジュールおよびフィードバックモジュールを含む。位相検出器は、チャージポンプへの入力データ信号における位相および遷移に関する情報を生成する。位相情報は、フィードバック信号が入力データ信号とどの程度位置合わせされているかを示している。遷移情報は、２つの連続的なデータビットの間の論理レベルにおける変化を示している。重ね合わせ回路および出力モジュールを含むチャージポンプは、位相情報が第１の状態にあるときに第１の信号構成要素を、位相情報が第２の状態にあるときに第２の信号構成要素を、遷移情報が第１の状態にあるときに第３の信号構成要素を、遷移情報が第２の状態にあるときに第４の信号構成要素を生成し、第１、第２、第３および第４の信号構成要素は、本発明の一実施例における電流信号である。
【０００８】
第１、第２、第３および第４の信号構成要素を受信するように動作可能に結合された出力モジュールは、第１、第２、第３および第４の電流構成要素からのエラー信号を生じる。
【０００９】
発振モジュールは、エラー信号を発振信号に変換するように動作可能に結合される。フィードバックモジュールは、発振信号および分周器の値に基づいてフィードバック信号を生成するように動作可能に結合される。
【００１０】
本発明の好ましい実施例は、位相および遷移の位置合わせを必要としない、遅延の影響を受けないアーキテクチャを使用することにより、先行技術の限界を克服する。
【００１１】
入力シリアルデータからの位相情報および遷移情報を与えるための、入力データ速度の２分の１に等しいクロック速度（すなわちハーフレートのクロック）で動作する高速位相検出器回路が提示される。高速位相検出器回路は、コンプリメンタリ信号でクロックされる１対のラッチを用いて、ハーフレートのクロックの立ち上がりエッジおよび立ち下がりエッジの双方での入力シリアルデータをサンプリングして、等価の最高速度のデータ速度のサンプリングを与える。高速位相検出器回路は、（たとえば、ループがロックされるときに受信データの中心のほぼ近くで）入力シリアルデータに対する所望のタイミング関係におけるハーフレートのクロック信号の遷移を維持するように機能する。高速位相検出器回路は、第２のラッチおよび第４のラッチの出力に結合された組合わせ論理からの位相情報および遷移情報を生成する。位相情報は、フィードバック信号が入力シリアルデータとどの程度位置合わせされ、かつそれがどの程度、所望のタイミング関係を維持するようにハーフレートのクロックの位相を調整するために用いられかを示している。２つの連続的な入力シリアルデータビットの間の論理レベルの変化を示す遷移情報を用いて、入力シリアルデータが同じ論理レベルのシリアルデータビットのシーケンスを含むときに、位相ロックを維持する。
【００１２】
高速位相検出器回路は、コンプリメンタリ信号上でクロックされる、第２のラッチおよび第４のラッチにわたって結合された、組合わせ論理の第１のおよび第２の構成を含んで、位相情報および遷移情報の間に遅延を生じる。本発明の記載された一実施例において、遅延は２分の１ビット周期に等しい。本発明の代替の実施例において、遅延は変化し得る。たとえば、マスタ／スレーブフリップフロップが第２のおよび第４のラッチの代わりに用いられる場合、遅延は約２分の１から１ビット周期に等しい。したがって、一般的に遅延は２分の１の倍数のビット周期の増分である。
【００１３】
位相情報は第１のビット周期において生成され、遷移情報は第１のビット周期に対する第２のビット周期で生成され、位相情報は、第１のビット周期の中間のために確実にタイミングをとられ、遷移情報は第２のビット周期の始めのために確実にタイミングをとられる。したがって、位相および遷移情報は、エラー信号生成モジュールに与えられ、このモジュールは次に、制御された発振モジュールに対応するエラー信号を与える。発振モジュールは次に、フィードバックモジュールに与えられる発振信号を生成し、この発振信号は次に、フィードバック信号を位相検出器に与える。
【発明を実施するための最良の形態】
【００１４】
発明の詳細な説明
図１は、本発明の好ましい実施例に従ったクロックおよび／またはデータリカバリ回路１０のブロック図を示している。クロックリカバリ回路１０は、アナログフロントエンド１２、位相検出器１４、チャージポンプ１６、制御された発振モジュール１８、およびフィードバックモジュール２０を含む。チャージポンプ１６は、重ね合せ回路３２および出力モジュール３４を含む。
【００１５】
アナログフロントエンド１２はシリアルデータストリーム２１を受信し、これは毎秒１０またはそれを超えるギガビットでデータを転送する高いデータ速度ビットストリームであり得る。この高いデータ速度は、通常、入力線の帯域幅が制限されているために、ビットストリームの高い周波数の構成要素の一部の損失をもたらす。アナログフロントエンド１２は、振幅等化を与えて入力データ信号２２を生成する。位相検出器１４は、入力データ信号２２およびフィードバック信号２８に基づいて、位相情報２４および遷移情報２６を生成する。位相検出器１４の動作は、図２を参照してより詳細に説明される。チャージ
ポンプ１６は、位相情報２４および遷移情報２６に基づいてエラー信号３０を生じる。チャージポンプ１６の動作は、図４を参照してより詳細に説明される。制御された発振モジュール１８は、エラー信号３０を受信し、そこから発振信号を生じ、この発振信号は回復したクロック信号を示している。フィードバックモジュール２０および分周器３８は、１に等しいまたは１よりも大きい整数であり得る分周器の値で発振信号３６を割ることによって、フィードバック信号２８を生成する。フィードバックモジュール２０および分周器３８は、フィードバック信号２８を入力データ信号のデータ速度の２分の１に調整する。
【００１６】
図２は、図１のクロックリカバリ回路の位相検出器１４の概略ブロック図を示している。位相検出器１４は、入力データ信号２２およびフィードバック信号２８の関係に基づいて、位相情報２４および遷移情報２６を生じるように機能する。一般的に、位相情報２４は、フィードバック信号に対する入力信号の位相関係を反映し、一方で遷移情報２６は、入力データの２つの連続的なデータビットの間に論理状態の変化があることを反映する。より特定的には、位相情報２４は、入力データ信号２２およびフィードバック信号２８の相対的な位相差を表わす。前述したように、フィードバック信号は、データリカバリ方式に基づいて、入力データ信号のデータ速度の２分の１に、またはデータの別の所望の速度に調整される。
【００１７】
データ通信（たとえばＳＯＮＥＴ）において普及している高いデータ速度を用いて、毎秒１０またはそれを超えるギガビットのオシレータを設計することは難しい。２分の１のデータ速度の設計を用い、かつフィードバック信号の立ち上がりエッジおよび立ち下がりエッジの双方でサンプリングすることによって、効果的な毎秒１０ギガビットの速度が達成される。入力データ信号２２に含まれるデータは、本質的にランダムであるため、それは論理１および論理０の交互のパターンを受信するのと同じくらい、一続きの論理１または論理０を受信することが考えられる。位相検出器１４は、遷移情報２６を生成して、入力データ信号２２の論理レベルにおける変化を示す。入力データ信号２２が、データおよびクロックが９０°位相をずらして、すなわちデータの中間でサンプリングされるロックされた状態で、現在の設計の５ＧＨｚのフィードバック信号につき、２分の１クロックサイクル、または１００ピコ秒に少なくとも一回状態を変える限り、遷移情報２６は論理１のままである。入力データ信号の論理レベルが一定のままであり、同じレベルの連続的なデータビットを示しているときに、遷移情報は論理０に変更される。データに遷移がないときに、チャージポンプ１６は遷移情報を用いて、平均して、制御された発振モジュール１８が間違って周波数を変更するのを防ぐ。
【００１８】
図２の説明を続けると、入力データ信号２２は、第１のラッチ４０および第２のラッチ４２に結合されて、第１のラッチ信号４４および第２のラッチ信号４６をそれぞれ生成する。当業者によって周知のように、ラッチ上のＣＬＫ端子が論理１であり、かつクロックの立ち下がりエッジでデータをサンプリングする（またはその逆である）限り、ラッチは入力端子Ｄのデータを出力端子Ｑに結合する。第１のラッチ４０はＣＬＫ端子でフィードバック信号２８を受信し、一方で第２のラッチ４２はＣＬＫ端子でコンプリメンタリフィードバック信号４８を受信する。したがって、一方のラッチはフィードバック信号の立ち上がりエッジでトリガする一方で、他方のラッチはフィードバック信号の立ち下がりエッジで効果的にトリガする。
【００１９】
第１のラッチ信号４４および第２のラッチ信号４６は、第１の排他的なＯＲ（ＸＯＲ）ゲート５８にさらに結合されて、位相情報２４を生じる。フィードバック信号（フィードバック信号２８およびコンプリメンタリフィードバック信号４８）ならびに第１のＸＯＲゲート５８の直角位相のサンプリングのために、位相情報２４は、入力データ信号２２およびフィードバック信号２８の間の位相差に比例する。したがって、出力は、フィードバック信号２８（またはコンプリメンタリフィードバック信号４８）の遷移エッジがデータ
ビットの中心からどれだけ離れているかを反映する。位相情報２４のパルス幅は、入力データに遷移がある場合、フィードバック信号がデータビット上で中心に置かれるときに、２分の１ビット周期となる。
【００２０】
第１のラッチ信号４４および第２のラッチ信号４６は、第１のマスタ／スレーブフリップフロップ５０および第２のマスタ／スレーブフリップフロップ５２にそれぞれ結合される。マスタ／スレーブフリップフロップの動作は、入力端子ＤのデータがＣＬＫ信号の遷移の際にサンプリングされ、次にサンプリングされたデータがＣＬＫ信号の次の代替の遷移の際に出力端子Ｑに結合されるという点で、ラッチの動作とは異なる。コンプリメンタリクロック信号（フィードバック信号２８およびコンプリメンタリフィードバック信号４８）によってクロックされるマスタ／スレーブフリップフロップが後に続くラッチの動作は、入力データ信号における代替のビット（完全な速度の２分の１）からなる出力信号を生じるという機能を果たす。第１のマスタ／スレーブフリップフロップ５０は、奇数のデータ出力信号５４を生じる一方で、第２のマスタ／スレーブフリップフロップ５２は、偶数のデータ出力信号５６を生じる。当業者は、偶数および奇数の選択は、単に時間の任意の点からのデータ信号の内容を示すための方法であり、データの実際の論理状態を意味するように構成されるべきではないことを認識するであろう。
【００２１】
奇数のデータ出力信号５４および偶数のデータ出力信号５６は、第２のＸＯＲゲート６０に結合されて遷移情報２６を生成する。遷移情報は、入力データ信号２２の論理レベルの変化を示すものである。位相および遷移情報は、本明細書において示されるように、図３に関してより詳細に説明される。
【００２２】
図３は、図２の位相検出器のタイミング図を示している。説明を簡単にするためにタイミング図はシングルエンドの装置について示されているが、当業者はシングルエンドのまたは差動信号方式のいずれかが用いられ得ることを認識すべきである。さらに、タイミング図は、例示の目的のために、０の立ち上がり時間、０の立下り時間、０の伝播遅延を有し、かつオーバシュートまたはアンダシュートを有さない「完全な」信号を示している。さらに、小さな矢印は、フィードバック信号２８およびコンプリメンタリフィードバック信号４８のサンプリングエッジを示している。
【００２３】
入力データ信号２２は、ランダムなデータビットパターンを含む。データビットは、説明のために０から９の番号をつけられ、データに関する如何なる情報も伝達することは意図されない。さらに、タイミング図は、各データビットの中心で遷移している、フィードバック信号２８およびフィードバック信号４８を有する入力データ信号２２にロックされた位相検出器１４を示している。第１のラッチ信号４４は、フィードバック信号２８の論理１の期間、期間ｔ０，ｔ２，ｔ４等の間に入力データ信号２２に従う。したがって、入力データ信号２２が、期間ｔ２の間の遷移等に１のレベルから別のレベルに遷移する場合に、第１のラッチ信号４４は、フィードバック信号２８が論理１である限り、それに従う。たとえば、期間ｔ２の始りのフィードバック信号２８の立ち上がりエッジで、第１のラッチ信号４４は、入力データ信号２２が論理０であるために、論理０に遷移する。タイミング線６１はこのシーケンスを示している。入力データ信号２２が論理１に遷移するときに、第１のラッチ信号４４は、タイミング線６２によって示されるように論理１に遷移する。第１のラッチ信号４４は、一旦フィードバック信号２８が期間ｔ２の終わりで論理０に遷移すると、論理１のレベルを保持する。タイミング線６３で示されるように、第１のラッチ信号４４は、入力データ信号２２が論理０に遷移するときに、論理１のレベルを保持する。同様に、第２のラッチ信号４６は、コンプリメンタリフィードバック信号４８の論理１の期間の間に入力データ信号２２に従う。
【００２４】
奇数のデータ出力信号５４および偶数のデータ出力信号５６は、第１のラッチ信号４４
および第２のラッチ信号４６それぞれから生成される。第１のマスタ／スレーブフリップフロップ５０は、コンプリメンタリフィードバック信号４８の遷移の間に、端子Ｄで第１のラッチ信号４４をサンプリングする。サンプリングされた信号は、コンプリメンタリフィードバック信号４８の次の遷移の際に出力端子Ｑに結合される。タイミング線６４は、サンプリングされた信号が出力端子Ｑに結合されるときに奇数のデータ出力信号５４が論理０に遷移することを示している。同様の態様で、第２のマスタ／スレーブフリップフロップ５２は、タイミング線６５で示されるようにフィードバック信号２８の代替の遷移の際に偶数のデータ出力信号５６を生じる。図３にさらに示されるように、奇数のデータ出力信号５４は、入力データ信号２２の奇数の番号をつけられたデータビットと一致し、一方で偶数のデータ出力信号５６は入力データ信号２２の偶数の数のデータビットと一致する。偶数および奇数のデータ出力信号は、元のデータを再構成するために直並列変換器において結合することができる。直並列変換器の動作は図９を参照して説明される。
【００２５】
位相情報２４は、タイミング線６６および６７に示されるように、第１の排他的なＯＲ（ＸＯＲ）ゲート５８によって、第１のラッチ信号４４および第２のラッチ信号４６から生成される。位相の幅は、入力データ信号２２の遷移およびフィードバック信号２８の遷移の間の位相差に比例する。位相検出器は、フィードバック信号２８の位相を調整して、入力データ信号２２の中心における遷移を維持し、したがって位相がロックされるときに各々の位相情報の論理１のパルスが２分の１ビット周期に等しくなる。
【００２６】
遷移情報２６は、タイミング線６８および６９に示されるように、第２のＸＯＲゲート６０によって、奇数のデータ出力信号５４および偶数のデータ出力信号５６から生成される。遷移情報２６は、データ遷移が各ビット周期に１回検出される限り、論理１のままである。各々の遷移情報２６の論理遷移は１ビット周期の整数の倍数であり、ＸＯＲゲート機能のために、位相がロックされるときに、２分の１から１ビット周期（毎秒１０ギガビットの１５０ピコ秒）ほど位相情報２４のパルスから移動される。第１のマスタ／スレーブフリップフロップ５０および第２のマスタ／スレーブフリップフロップ５２の代わりにラッチを用いた代替の実施例において、遷移情報は、２分の１ビット周期（毎秒１０ギガビットで５０ピコ秒）ほど位相情報に対して移動される。本発明の好ましい実施例の遅延の影響を受けないアーキテクチャは、位相および遷移の位置合わせを必要とせず、位相および遷移情報のタイミングシフトを許容する。
【００２７】
図４は、図１のクロックリカバリ回路のチャージポンプ１６の概略ブロック図である。チャージポンプ１６は、重ね合わせ回路３２および出力モジュール３４を含み、これらは位相検出器からの位相情報２４および遷移情報２６を受信し、かつ外部の発振モジュールまたは他の装置へのエラー信号３０を生じるために結合される。重ね合わせ回路３２は、位相情報２４および遷移情報２６の論理レベルに基づいて出力モジュール３４への電流をシンクおよびソースするように形成される。
【００２８】
図４に示されるように、重ね合わせ回路３２は、出力モジュール３４とＭＯＳトランジスタＭ１およびＭ３のドレイン端子とに結合された電流源８４および９２を含む。重ね合わせ回路３２は、出力モジュール３４とＭＯＳトランジスタＭ２およびＭ４のドレイン端子とに結合された電流源８６を含む。ＭＯＳトランジスタＭ１およびＭ２は、電流シンク８２に結合されたソース端子を有する。ＭＯＳトランジスタＭ３およびＭ４のソース端子は電流シンク９４に結合される。ＭＯＳトランジスタＭ２のゲート端子は、位相情報２４を受信するように結合され、一方でＭＯＳトランジスタＭ１のゲート端子はコンプリメンタリ位相情報８０を受信するように結合される。ＭＯＳトランジスタＭ４のゲート端子は、コンプリメンタリ位相情報９０を受信するように結合され、一方でＭＯＳトランジスタＭ３のゲート端子は遷移情報２６を受信するように結合される。構成されているように、重ね合わせ回路３２のＭＯＳトランジスタＭ１〜Ｍ４は、位相および遷移情報に応じて、
電流を出力モジュール３４へとまたは出力モジュールから電流を向ける。重ね合わせ回路の動作は、図５〜８を参照してより完全に説明される。
【００２９】
出力モジュール３４は、重ね合わせ回路３２の電流要素を受信し、これをエラー信号３０およびコンプリメンタリエラー信号７９に変換する。複数の電流源、すなわち出力モジュール３４の電流源７０〜７６は、バイアスＭＯＳトランジスタＭ５およびＭ６を通して電流を導通して、参照信号を用いてエラー信号３０およびコンプリメンタリエラー信号７９の共通のモードを移動させる。一般的に、電流源７０〜７６は、重ね合わせ回路３２の“Ｉ”の電流源よりも“Ｎ”（整数）倍の電流を導通する。この実施例において、“Ｎ”は５に等しい。
【００３０】
電流源７０は、バイアスＭＯＳトランジスタＭ５のソース端子およびフィードフォワードキャパシタＣ１の第１の端子に接続される。バイアスＭＯＳトランジスタＭ５のドレイン端子およびフィードフォワードキャパシタＣ１の第２の端子は、フィルタ７８のエラー信号ノードおよび電流源７４に結合される。同様に、電流源７２は、バイアスＭＯＳトランジスタＭ６のソース端子およびキャパシタＣ２に接続される。バイアスＭＯＳトランジスタＭ６のドレイン端子およびフィードフォワードキャパシタＣ２の第２の端子は、フィルタ７８のコンプリメンタリエラー信号ノードおよび電流源７６に結合される。バイアスＭＯＳトランジスタＭ５およびＭ６のゲート端子は、バイアス回路Ｖｂｉａｓ７７に結合される。ＭＯＳトランジスタＭ５およびＭ６のソース端子からドレイン端子に結合されたフィードフォワードキャパシタＣ１およびＣ２は、バイアスＭＯＳトランジスタＭ５およびＭ６の周りの高い周波数の電流の大半をバイパスする低いインピーダンス経路を与える。
【００３１】
フィードフォワードキャパシタＣ１およびＣ２によって生成された変換関数ゼロは、正および負の電流ノードで極をキャンセルする傾向がある。高い周波数の電流構成要素の代替の経路を与えるためにフィードフォワードキャパシタを追加することによって、チャージポンプ出力電流は、入力データパターンから独立するため、先行技術の問題を克服する。フィルタ７８は、重ね合わせ回路３２の電流構成要素に応じて充電および放電することによってトランスインピーダンス関数を与える。
【００３２】
フィルタ７８で生じた電圧は、エラー信号３０としておよびコンプリメンタリエラー信号７９として、制御された発振モジュール１８（図４には図示せず）に与えられる。制御された発振モジュール１８の発振周波数は、エラー信号電圧における変化に応じて変化することにより、フィードバック信号２８（図４には図示せず）を変更し、このフィードバック信号は次に、位相検出器１４（図４には図示せず）によって生成された位相情報を調整する。位相検出器１４の動作は、図２を参照して説明した。
【００３３】
図５は、第１の信号構成要素を生成する図４のチャージポンプの重ね合わせ回路を示している。当業者によって周知のように、重ね合わせの理によると、線形回路網における独立したソースの効果は、単独で作用する各々の独立したソースの寄与を追加することによって計算することができる。重ね合わせ回路３２に関する位相情報および遷移情報の効果は、加算接合として機能する出力モジュール３４のフィルタ７８とは別に評価することができる。図５の説明を続けると、位相情報２４が論理０でありかつコンプリメンタリ位相情報８０が論理１であるときに、第１の信号構成要素が生成される。このノードにおいて、位相回路は非アクティブであり、図５に点線で示されている。位相情報２４が論理０であるために、ＭＯＳトランジスタＭ２は導通していない。ＭＯＳトランジスタＭ１は、コンプリメンタリ位相情報８０が論理１であるために、２Ｉの電流を電流源（シンク）８２に導通している。電流源８４はＩ電流を導通するため、出力モジュール３４は追加のＩ電流を供給しなければならない。すなわち、重ね合わせ回路３２は、出力モジュール３４か
らの電流を低下させる。電流源８６は、電流を負の端子に導通する。なぜなら、これは微分回路であるからであるが、当業者は重ね合わせ回路がシングルエンドの回路として実現され得ることを理解すべきである。
【００３４】
図６は、第２の信号構成要素を生成する図４のチャージポンプの重ね合わせ回路を示している。位相情報２４が論理１であるために、コンプリメンタリ位相情報８０は論理０である。ＭＯＳトランジスタＭ１は、そのゲート端子に結合された論理０のために、電源をオフにされる。電源８４によって導通された電流は、出力モジュール３４にソースされる。ＭＯＳトランジスタＭ２は、そのゲート端子に与えられる論理１のために、２Ｉ電流を導通する。電流源８６がＩの電流を供給するだけであるために、出力モジュール３４の負の端子は、この回路の微分演算と一致するＩ電流を供給して、電流源（シンク）８２によって生成される２Ｉの電流のバランスをとる。すなわち、重ね合わせ回路３２は電流を出力モジュール３４に供給する。
【００３５】
図７は、第３の信号構成要素を生じる図４のチャージポンプの重ね合わせ回路を示している。この動作モードにおいて、遷移回路は、位相回路が非アクティブであり、したがって点線で示されている間にアクティブである。遷移情報２６が論理０である一方で、コンプリメンタリ遷移情報９０は論理１である。遷移情報２６が論理０のときに、ＭＯＳトランジスタＭ３はオフである。電流源９２はＩ電流を出力モジュール３４にソースする。ゲートに結合されたコンプリメンタリ遷移情報９０の論理１によってオンにされたＭＯＳトランジスタＭ４は、電流Ｉを、出力モジュール３４の負の端子からソース端子に結合された電流源９４に導通する。すなわち、重ね合わせ回路３２は、電流を出力モジュール３４にソースする。
【００３６】
図８は、第４の信号構成要素を生じる図4のチャージポンプの重ね合わせ回路を示す。遷移情報２６は、ＭＯＳトランジスタＭ３をオンにする論理１であり、一方でコンプリメンタリ遷移情報９０は、ＭＯＳトランジスタＭ４をオフにする論理０である。ＭＯＳトランジスタＭ３は、電流源９２によって供給されるＩの電流を導通して、重ね合わせ回路がゼロ電流を出力モジュール３４に与えるようにする。
【００３７】
動作において、重ね合わせ回路３２の個々の出力を結合して、位相情報２４および遷移情報２６の双方の論理レベルに応じて、出力モジュール３４へのシンク電流およびソース電流を生じる。具体的に、遷移情報２６が論理１の場合、位相情報が論理０のときに、重ね合わせ回路３２は“Ｉ”電流をシンクさせ、位置情報２４が論理１のときに“Ｉ”電流をソースする。出力モジュール３４からのシンクする“Ｉ”電流は、フィルタ７８から充電電流を除去することにより、フィルタ７８で生じた電圧を低下させる。逆に、“Ｉ”電流を出力モジュール３４にソースすることによって、フィルタ７８で生じる電圧が増加する。遷移情報２６が論理０の場合、位相情報２４が論理１のときに、重ね合わせ回路３２は“２Ｉ”の電流をソースし、位相情報２４が論理０のときに、ゼロ電流を与える。２Ｉソース電流は、“Ｉ”のソース電流と比較してフィルタ７８で生じる電圧の２倍になる。位相情報２４が遷移情報２６の効果の２倍を有する（“２Ｉ”対“Ｉ”）ことが明らかである一方で、位相情報２４のパルス幅は、位相ロックされたときに遷移情報２６のパルス幅の２分の１であるため、位相情報２６は長期に亘ってフィルタ７８を充電することにより、等価の電圧を生じる。位相情報２４および遷移情報２６は必ずしも位置合わせされないために、重ね合わせ回路３２は１つの期間にフィルタ７８を過充電し得、別の期間に不十分に充電し得る。しかしながら、時間が経てば、位相がロックされたときに平均電荷はゼロである。この即時ではない応答アプローチによって、本発明の回路が遅延の影響を受けないようにさせることができる。当業者が認識できるように、重ね合わせ回路３２は、１つの期間の間に過剰な量の電流をシンクまたはソースし得、別の期間の間に少な過ぎる電流をシンクまたはソースし得る。しかしながら、時間が経てば、重ね合わせ回路３２に
よって生成される平均的な電流は、位相がロックされるときにゼロである。本発明の重ね合わせ回路３２は、本発明の位相検出器と連動して動作して、信号の遅延の影響を受けない動作をもたらす。本明細書に記載されるように、位相および遷移の信号は、設計（記載された実施例に従うと５０から１５０ピコ秒のオフセット）によって必ずしも同時に生成されない。重ね合わせ回路は、その設計の性質により、独自に電流をシンクたはソースする（すなわち、位相および遷移の信号方式に独自に応じる）ことができ、周波数および位相のエラー修正を与える。したがって、好ましい実施例は、即時の周波数および位相のエラー修正を与えるのではなく、平均して、誤った周波数および位相の補償を回避することにより、全体的な回路を遅延の影響を受けないようにさせ、先行技術で見られる障害を克服する（位相および遷移信号の位置合わせまたはエラー信号の後処理が必要でない）。
【００３８】
図９は、レシーバモジュール１１０およびトランスミッタモジュール２００を含むトランシーバの概略ブロック図を示している。レシーバモジュール１１０は、レシーバクロッキングモジュール１０２および直並列モジュール１０４を含む。トランスミッタモジュール２００は、トランスミッタクロッキング回路２０２、並直列モジュール２０４およびドライバ２１２を含む。
【００３９】
動作において、レシーバモジュール１１０は、レシーバクロッキングモジュール１０２を介してインバウンドシリアルデータ１０１を受信するように動作可能に結合される。図１０を参照して説明されるレシーバクロッキングモジュール１０２は、少なくとも１つのレシーバクロック１０６を生じる。直並列モジュール１０４は、奇数のシリアルデータを含む奇数のデータ出力信号５４および偶数のシリアルデータを含む偶数のデータ出力信号５６を、レシーバクロッキングモジュール１０２から受信し、受信されたシリアルデータを少なくとも１つのレシーバクロック１０６に基づいて、インバウンドパラレルデータ１０８に変換する。インバウンドパラレルデータ１０８は、少なくとも１つのレシーバクロック１０６よりも大幅に遅いパラレルデータ速度で直並列モジュール１０４からクロックされる。したがって、直並列モジュール１０４は、少なくとも１つのレシーバクロック１０６を複数の下位データのデータクロックに分割して、要求されるパラレルデータ速度を満たす。シリアルデータ速度およびパラレルデータ速度の差異のために、直並列モジュール１０４は、典型的に、変換の前に内部バッファまたは同様の記憶装置に入力シリアルデータを記憶する。当業者が認識するように、シリアル入力およびパラレル出力は、シングルエンドまたは差動信号であってもよい。
【００４０】
並直列モジュール２０４は、アウトバウンドパラレルデータ２０６を受信するように動作可能に結合され、少なくとも１つのトランスミッタクロック２０８に基づいてアウトバウンドシリアルデータ２１０を生じる。ドライバ２１２は、送信線を駆動するための回路を含み、これは並直列モジュール２０４および送信線の間での分離を与える。当業者が認識するように、パラレル入力およびシリアル出力は、シングルエンドまたは差動信号であってもよい。当業者がさらに認識するように、トランスミッタクロック回路２０２は、トランスミッタクロック２０８を生成するためのクロックリカバリ回路１０を含み得る。
【００４１】
図１０は、図９のトランシーバのレシーバクロッキングモジュール１０２の概略ブロック図を示している。レシーバクロッキングモジュール１０２は、２つの位相ロックループ（ＰＬＬ）、すなわち粗いＰＬＬと、クロックリカバリモジュール１０を含む微細なＰＬＬとを含む。一般的に、粗いＰＬＬはクロッキング回路のために所望の周波数を設け、微細なＰＬＬはクロックの位相を調整し、制限された周波数のオフセットを調整して、それを入力データと位置合わせする。本発明のこの実施例において、フィードバック信号の周波数は、入力データの周波数の２分の１である。粗いＰＬＬは、クリスタル１３０、粗い位相および周波数検出器１３２、粗いチャージポンプ１３４、バッファ１３８および粗い分周器１４０を含む。クロックリカバリモジュール１０を含む微細なＰＬＬは、図１を参
照して記載された。
【００４２】
クロッキング回路のための動作周波数を確立するために、クリスタル１３０は、粗い位相および周波数検出器１３２に与えられる参照クロック１４２を生成する。粗い位相および周波数の検出器１３２は、参照クロック１４２および受信器クロック１０６の分割された表現の間での位相および周波数の差を決定する。粗い分周器１４０は、レシーバクロック１０６の分割された表示を、粗い位相および周波数検出器１３２に与える。これらの信号の位相および周波数の関係に基づいて、粗い位相および周波数の検出器１３２は、粗い差動信号を生じる。粗いチャージポンプ１３４は、粗い差動信号を受信し、（微細なループＣＰの出力に含まれるトランスインピーダンスを通して電圧に変換される）電流表示を生成し、粗いエラー信号を制御された発振モジュール１８に与える。制御された発振モジュール１８は、粗いエラー信号を受信し、受信器クロック１０６の発振周波数を調整する。一旦粗いＰＬＬが動作周波数を確立すると、微細なＰＬＬはアクティブになり、受信器クロックの位相を調整する。
【００４３】
制限された発振モジュール１８は、インダクタ／キャパシタのオシレータを用いて、出力発振を生じる。リングオシレータと比較してインダクタ／キャパシタのオシレータを用いることにより、制御される発振モジュール１８の雑音レベルが減じられる。
【００４４】
示されるように、レシーバクロッキングモジュール１０２は、２つの位相ロックループを含み、一方はデータに基づいた微細な位相ロックループであり、他方は参照クロック１４２に基づいた粗い位相ロックループである。このような連続的な位相ロックループによって、レシーバセクションはインバウンドシリアルデータを容易に獲得することができる。当業者が認識するように、レシーバクロッキングモジュール１０２は、シングルエンドの信号または差動信号を用いてもよい。
【００４５】
図１１は、直並列モジュール１０４、並直列モジュール２０４、およびクロックリカバリ回路１０を含むトランシーバ１００の代替の実施例を示している。動作において、クロックリカバリ回路１０は、図９に示されたトランスミッタクロッキング回路２０２として、もしくはその一部として、および／または少なくとも１つの参照クロック１５０を生じるためにその組合せとして、実現され得る。少なくとも１つの参照クロック１５０は、直並列モジュール１０４および並直列モジュール２０４の双方に与えられる。
【００４６】
直並列モジュール１０４は、インバウンドシリアルデータ１０１を受信し、そこからインバウンドパラレルデータ１０８を生成する。並直列モジュール２０４は、アウトバウンドのパラレルデータ２０６を受信し、そこからアウトバウンドのシリアルデータ２１０を生成する。
【００４７】
図１２は、本発明に従った位相ロックループ回路５１０のブロック図を示している。位相ロックループ回路５１０は、位相検出器５１４、エラー信号生成モジュール５１６、制御された発振モジュール５１８、およびフィードバックモジュール５２０を含む。位相ロックループ回路５１０は、（点線で示された）粗い周波数の制御モジュール５４４を含み得、このモジュールは、制御された発振モジュール５１８につき迅速に所望の周波数を確立するために結合されている。粗い周波数制御モジュール５４４の動作は、図１６を参照して説明される。
【００４８】
位相検出器５１４は、入力データ信号５２８を受信し、この信号は高いデータ速度ビットストリーム（たとえば毎秒１０ギガビット）であってもよい。位相検出器５１４は、入力データ信号５２８およびフィードバック信号５３４に基づいて、位相情報５３０および遷移情報５３２を生成する。位相検出器５１４の動作は、図１３を参照してより詳細に説
明される。エラー信号生成モジュール５１６は、位相情報５３０、遷移情報５３２、および粗い周波数の制御モジュールを含む位相ロックループ回路のための粗いエラー信号６６２に基づいて、エラー信号５３６を生成する。
【００４９】
制御された発振モジュール５１８は、エラー信号５３６を受信し、そこから回復したクロック信号を示す発振信号５４０を生成する。制御された発振モジュール５１８は、インダクタ−キャパシタオシレータを用いて、（本発明の一実施例における）ＤＣ信号レベルに基づいて出力発振を生じる。リングオシレータと比較してインダクタ−キャパシタのオシレータを用いることによって、制御された発振モジュール５１８のノイズレベルが減じられる。フィードバックモジュール５２０および分周器５４２は、１に等しいかまたはそれよりも大きな整数であり得る分周器の値で発振信号５４０を割ることによってフィードバック信号５３４を生じる。分周器の値は、フィードバックモジュール５２０および分周器５４２が、フィードバック信号５３４を入力データ信号５２８のデータ速度の２分の１に調整するように選択される。エラー信号モジュールは、一実施例において、たとえば先に開示したようなチャージポンプおよび／またはトランスコンダクタンス回路を含む。
【００５０】
図１３は、図１２の位相ロックループ回路の位相検出器５１４の概略ブロック図を示している。図１２のフィードバック信号５３４は、当業者に周知の技術によって、ハーフレートのクロック信号５５０としてまたはコンプリメンタリなハーフレートのクロック信号５５２として各ラッチに与えられる。位相検出器５１４は、入力データ信号５２８とハーフレートのクロック信号５５０とコンプリメンタリなハーフレートのクロック信号５５２との間の関係に基づいて、位相情報５３０および遷移情報５３２を生じるように機能する。一般的に、位相情報５３０は、ハーフレートのクロック信号５５０に対する入力データ信号５２８の位相関係を反映する一方で、遷移情報５３２は、入力データ信号５２８の２つの連続的なデータビットの間の論理レベルの変化があることを反映する。前述のように、フィードバック信号は、フィードバック信号および入力データ信号の間の固定された位相関係を有するデータリカバリ方式に基づいて、入力データ信号のデータ速度の２分の１に、または当該データの別の所望の小数部の速度に調整される。
【００５１】
データ通信（たとえばＳＯＮＥＴ）で普及している高いデータ速度を用いると、一般的な費用のわりに効果的な設計を用いて毎秒１０またはそれを超えるギガビットのオシレータを設計することは難しい。２分の１データ速度の設計を使用し、かつハーフレートのクロック信号の立ち上がりおよび立下りエッジの双方をサンプリングすることによって、効果的な毎秒１０ギガビットが達成される。入力データ信号５２８に含まれるデータは本質的にランダムであるため、論理１および論理０の交互のパターンを受信するのとちょうど同じくらい、一続きの論理１または論理０を受信することが考えられる。位相情報５３０のみを用いると、位相検出器は、入力データ信号周波数における明らかな変化として、一続きの論理１または論理０を検出し、制御された発振モジュールの周波数を変化させる。したがって、位相検出器５１４は、遷移情報５３２を生じて、入力データ信号５２８の論理レベルにおける変化を示す。ループがロックされることを考えれば、入力データ信号５２８が、この設計の５ギガヘルツのフィードバック信号につき、少なくとも２分の１クロックサイクル毎にまたは１００ピコ秒に１回、論理レベルを変更する限り、遷移情報５３２は論理１のままである。遷移情報５３２は、入力データ信号５２８の論理レベルが一定のままであり、同じ連続的なデータビットを示しているときに、論理０に変更する。図１２のエラー信号生成モジュール５１６は、遷移情報を用いて、制御された発振モジュール５３８が、平均して、誤って周波数を変更するのを防ぐ。
【００５２】
入力データ信号５２８は、第１のラッチ５５４および第３のラッチ５５８に結合されて、第１のラッチ信号５６０および第３のラッチ信号５６２をそれぞれ生成する。当業者に周知のように、ラッチ上のＣＬＫ端子が（ポジティブエッジのラッチにつき）論理１（ネ
ガティブエッジのラッチについては論理０）である限り、ラッチは、出力端子Ｑへの入力端子Ｄ上のデータを結合する。第１のラッチ５５４は、そのＣＬＫ端子でハーフレートのクロック信号５５０を受信する一方で、第３のラッチ５５８はそのＣＬＫ端子でコンプリメンタリなハーフレートの信号５５２を受信する。したがって、第１のラッチ５５４はハーフレートのクロック信号５５０の立ち上がりエッジをトリガし、一方で第３のラッチ５５８はハーフレートのクロック信号５５０の立下りエッジを効果的にトリガする。
【００５３】
第１のラッチ信号５６０および第３のラッチ信号５６２は、第２のラッチ５６６および第４のラッチ５６８に結合されて、第２のラッチ信号５７０および第４のラッチ信号５７２をそれぞれ生成する。入力端子Ｄ上のデータは、立ち上がりＣＬＫ信号が（ポジティブエッジのラッチにつき）電圧しきい値を超えるときに出力端子Ｑに結合されるのみである。
【００５４】
組合わせ論理の第１の構成５６４は、第１の排他的なＯＲ（ＸＯＲ）ゲート５７４、第２のＸＯＲゲート５７８、ＯＲゲート５８２、および第３のＸＯＲゲート５８８を含む。組合わせ論理の第１の構成５６４への入力は、第１のラッチ５５４、第２のラッチ５６６、第３のラッチ５５８、および第４のラッチ５６８の出力端子（Ｑ端子）に結合される。ハーフレートのクロック信号（ハーフレートのクロック信号５５０およびコンプリメンタリなハーフレートのクロック信号５５２）および組合わせ論理の第１の構成５６４の直角位相によるサンプリングのために、位相情報５３０は、入力データ信号５２８およびハーフレートのクロック信号５５０の間の位相差に比例する。したがって、出力は、ハーフレートのクロック信号５５０（またはコンプリメンタリなハーフレートのクロック信号５５２）のエッジが入力データ信号５２８におけるデータビットの中心からどれくらい離れているかを反映する。
【００５５】
第１のＸＯＲゲート５７４は、第１のラッチ５５４および第２のラッチ５６６の出力端子（Ｑ端子）に結合されて、第１の結合信号５７６を生成する。第２のＸＯＲゲート５７８は、第３のラッチ５５８および第４のラッチ５６８の出力端子（Ｑ端子）に結合されて、第２の結合信号５８０を生成する。第１の結合信号５７６および第２の結合信号５８０は、ＯＲゲート５８２に結合されて、位相信号５８３を生成する。遷移情報５３２および位相信号５８３は、第３のＸＯＲゲート５８８の入力に結合されて、位相情報５３０を生成する。位相情報５３０の幅は、ハーフレートのクロック信号がデータビット上の中心に置かれるときに２分の１ビット周期（毎秒１０ギガビットのデータにつき５０ピコ秒）である。
【００５６】
第４のＸＯＲゲート５８４を含む組合わせ論理５８６の第２の構成は、第２のラッチ信号５７０および第４のラッチ信号５７２を受信するように結合されて、そこから遷移情報５３２を生成する。遷移情報５３２は、入力データ信号５２８の論理レベルにおける変化を示している。位相および遷移情報は、本明細書に記載されるように、図１４に関してより詳細に説明される。
【００５７】
図１４は、図１３の位相検出器のタイミング図を示している。示されたタイミング図は、説明を簡単にするためにシングルエンド装置についてのものであるが、当業者はシングルエンドまたは差動の信号方式のいずれを用いてもよいことを認識すべきである。さらに、タイミング図は、例示の目的のためにオーバシュートまたはアンダシュートがない状態の誇張された立ち上がり時間および立下り時間を有する信号を示している。
【００５８】
ここで図１４を参照すると、タイミング図は、入力データ信号５２８にロックされた（図１３の）位相検出器５１４を示しており、これは各データビットの中心で遷移する、ハーフレートのクロック信号５５０およびコンプリメンタリなハーフレートのクロック信号
５５２を有するランダムなデータビットパターンを含む。第１のラッチ信号５６０は、ハーフレートのクロック信号５５０の論理１の期間、すなわち期間ｔ０，ｔ２，ｔ４等の間に入力データ信号５２８に従う。したがって、入力データ信号５２８が１つの状態から期間ｔ２の遷移等の別の状態に遷移する場合に、第１のラッチ信号５６０は、ハーフレートのクロック信号５５０が論理１である限りそれに従う。たとえば、期間ｔ２の始まりにおけるハーフレートのクロック信号５５０の立上がりエッジにおいて、第１のラッチ信号５６０は、入力データ信号５２８が論理０であるために、論理０に遷移する。タイミング線５９０はこのシーケンスを示している。入力データ信号５２８が論理１に遷移するときに、第１のラッチ信号５６０は、タイミング線５９２によって示されるように論理１に遷移する。第１のラッチ信号５６０は、ハーフレートのクロック信号５５０が一旦期間ｔ２の終わりにおける論理０に遷移すると、論理１の状態を保持する。タイミング線５９４によって示されるように、第１のラッチ信号５６０は、入力データ信号５２８が論理０に遷移するときに論理１レベルを保持する。
【００５９】
同様の態様で、第３のラッチ信号５６２は、コンプリメンタリなハーフレートのクロック信号５５２の論理１の期間に入力データ信号５２８に従う。
【００６０】
第２のラッチ信号５７０は、タイミング線５９６によって示されるように、コンプリメンタリなハーフレートのクロック信号５５２の論理１の期間に第１のラッチ信号５６０に従う。同様に、第４のラッチ信号５７２は、タイミング線５９８によって示されるようにハーフレートのクロック信号５５０の論理１の期間に第３のラッチ信号５６２に従う。
【００６１】
図１３において先に説明したように、位相情報５３０は、位相符号付き信号５８３および遷移情報５３０の双方の排他的なＯＲ（ＸＯＲ）機能によって生成される。ＸＯＲ機能は、入力（位相符号付き信号５８３または遷移情報５３０）のいずれかの入力（しかしながら双方ではない）が論理１である場合に、論理１を生成する。たとえば、図１４のタイミング線６００は、第２のラッチ信号５７０が論理１である間に、第１のラッチ信号５６０が論理０に遷移するのと同時に、第１の結合信号５７６が論理１に遷移するのを示している。第１の結合信号５７６は、タイミング線６０２によって示されるように、第２のラッチ信号５７０が論理０に遷移するまで論理１にとどまり、ここで第１の結合信号５７６は論理０に遷移する。第２の結合信号５８０は、タイミング線６０４および６０６それぞれによって示されるように、第３のラッチ信号５６２および第４のラッチ信号５７２のＸＯＲ機能によって生成される。
【００６２】
タイミング線６０８から６１２は、第１の結合信号５７６または第２の結合信号５８０のＯＲ関数からの位相符号付き信号５８３の生成を示している。位相符号付き信号５８３は、第１の結合信号５７６または第２の結合信号５８０のいずれかが論理１である場合に論理１である。
【００６３】
遷移情報５３２は、タイミング信号６１４および６１６によってそれぞれ示されるように、第２のラッチ信号５７０および第４のラッチ信号５７２のＸＯＲ機能から生成される。遷移情報５３２は、データ遷移が２分の１クロック周期毎に１回検出される限り、論理１のままである。各々の遷移情報５３２の論理１の遷移は、１ビット周期の倍数である。
【００６４】
タイミング線６１８および６２０によって示されるように、位相情報５２０は、遷移情報５３２および位相信号５８３のＸＯＲ機能によって生成される。動作において、位相情報５３０のパルス幅は、入力データ信号５２８およびハーフレートのクロック信号５５０の位相差に比例する。位相検出器は、フィードバック信号５３４（図示せず）の位相を調整して、入力データ信号５２８ビット周期の中心におけるクロック遷移を維持するために、ロックされたときに、各々の位相情報の論理１のパルスは、２分の１ビット周期に等し
くなる。
【００６５】
図１５は、図１２の位相ロックループ回路の位相検出器の代替の実施例の概略ブロック図を示している。位相検出器は、位相信号および遷移信号の間で２分の１ビット周期の遅延を生じる。この遅延は、第１のビット周期の中間につき相対的にタイミングをとられ、第２の周期の始まりにつき相対的にタイミングをとられる。入力データ信号５２８は、第１のラッチ６２０および第３のラッチ６２２に結合されて、第１のラッチ信号６２４および第３のラッチ信号６２６それぞれを生成する。第１のラッチ６２０は、そのＣＬＫ端子でハーフレートのクロック信号５５０を受信し、一方で第３のラッチ６２２はそのＣＬＫ端子でコンプリメンタリなハーフレートの信号５５２を受信する。したがって、第１のラッチ６２０はハーフレートのクロック信号５５０の立上がりエッジをトリガする一方で、第３のラッチ６２２は、ハーフレートのクロック信号５５０の立下がりエッジで効果的にトリガする。
【００６６】
第１のラッチ信号６２４および第３のラッチ信号６２６は、第２のラッチ６２８および第４のラッチ６３０に結合されて、第２のラッチ信号６３２および第４のラッチ信号６３４をそれぞれ生成する。
【００６７】
図１５の位相検出器は、組合わせ論理をさらに含み、この論理は、入力データ信号５２８および第１のラッチ信号６２４に結合される第１の排他的なＯＲ（ＸＯＲ）ゲート６３６をさらに含む。組合わせ論理は、入力データ信号５２８および第３のラッチ信号６２６に結合された第２のＸＯＲゲート６３７をさらに含む。ＯＲゲート６３８は、第１ＸＯＲゲート６３６（第１の結合信号６４１）および第２のＸＯＲゲート６３７（第２の結合信号６４３）の出力を受信するように結合されて、位相情報５３０を生じる。位相情報５３０は、入力データ信号５２８およびハーフレートのクロック信号５５０の間の位相差に比例する。したがって、出力は、ハーフレートのクロック信号５５０（またはコンプリメンタリなハーフレートのクロック信号５５２）のエッジが入力データ信号５２８におけるデータビットの中心からどれだけ離れているかを反映する。位相情報５３０の幅は、ハーフレートのクロック信号がデータビットの中心に置かれたときに、２分の１ビット周期（毎秒１０ギガビットのデータにつき５０ピコ秒）である。
【００６８】
第３のＸＯＲゲート６３４は、第２のラッチ信号６３２および第４のラッチ信号６３４を受信するように結合されて、そこから遷移情報５３２を生成する。遷移情報５３２は、入力データ信号５２８の論理レベルにおける変化を示している。
【００６９】
図１６は、図１２の粗い周波数の制御モジュール５４４の概略ブロック図を示している。動作において、図１２の位相ロックループ回路５１０は、粗い周波数の制御モジュール５４４を用いて、制御された発振モジュール５１８のために所望の周波数を確立し、次に位相検出器５１４は、フィードバック信号５３４の位相を調整して、それを入力データ信号５２８と位置合わせする。本発明のこの実施例において、フィードバック信号５３４の周波数は、入力データ信号５２８のデータ速度の２分の１である。粗い周波数の制御モジュール５４４は、クリスタル６４０、粗い周波数検出器６４２、粗いチャージポンプ６４４、バッファ６４８、および粗い分周器６５０を含む。
【００７０】
粗い周波数の制御モジュール５４４の動作周波数を確立するために、クリスタル６４０は、粗い周波数検出器６４２に与えられる参照クロック６５８を生じる。粗い周波数検出器６４２は、参照クロック６５８と発振信号５４０の分割された表示との間の周波数の差を決定する。粗い分周器６５０は、発振信号５４０の分割された表示を粗い周波数検出器６４２に与える。発振信号５４０と参照クロック６５８の周波数との関係に基づいて、粗い周波数検出器６４２は粗い差異信号６６０を生じる。粗いチャージポンプ６４４は、粗
い差異信号６６０を受信し、その電流表示、すなわち粗いエラー信号６６２を生じる。（図１２の）エラー信号生成モジュール５１６は、粗いエラー信号６６２を受信し、それに応じてエラー信号５３６を調整する。一旦粗い周波数の制御モジュール５４４が所望のハーフレートの周波数におよそ等しい動作周波数を確立すると、粗い周波数の制御モジュール５４４は非アクティブになり、（図１２の）位相検出器５１４はアクティブになって、フィードバック信号５３４の位相を調整する。
【００７１】
図１７は、本発明の一実施例に従ったクロックリカバリ回路６７０のブロック図を示している。クロックリカバリ回路６７０は、位相検出器５１４、エラー信号生成モジュール５１６、制御された発振モジュール５１８、およびフィードバックモジュール５２０を含む。
【００７２】
位相検出器５１４は入力データ信号５２８を受信し、この信号は高いデータ速度のビットストリーム（たとえば毎秒約１０ギガビット）であり得る。位相検出器５１４は、入力データ信号５２８およびフィードバック信号５３４に基づいて、位相情報５３０および遷移情報５３２を生じる。位相検出器５１４の動作は図１３において説明された。エラー信号生成モジュール５１６は、位相情報５３０および遷移情報５３２に基づいて、エラー信号５３６を生じる。制御された発振モジュール５１８は、エラー信号５３６を受信し、そこから回復したクロック信号を示す発振信号５４０を生じる。フィードバックモジュール５２０および分周器５４２は、１に等しいかまたは１よりも大きい整数であり得る分周器の値で発振信号５４０を割ることによって、フィードバック信号５３４を生じる。フィードバックモジュール５２０および分周器５４２は、発振信号５４０を入力データ信号データ速度の約２分の１に分割する。位相検出器５１４は、図１３を参照して説明されたように、入力データ信号の第１の半分６７０および入力データ信号の第２の半分６７２を示す、第２のラッチ信号５７０および第４のラッチ信号５７２をさらに生じる。入力データ信号５２８は、回路（図示せず）を多重化することによって、入力データ信号の第１の半分６７０および入力データ信号の第２の半分６７２から再構成することができる。
【００７３】
図１８ａおよび図１８ｂは、本発明に従った位相ロックループ方法のフロー図を示している。高速シリアルデータを含む入力データ信号は、第１のラッチおよび第２のラッチに結合され、第１のラッチはハーフレートのクロック信号によってクロックされる一方で、第３のラッチはコンプリメンタリなハーフレートのクロック信号によって同期される。ハーフレートのクロックアーキテクチャの使用によって、集積回路の設計の複雑さが大幅に減じられる。第１のラッチは、ハーフレートのクロックに基づいて入力データ信号から第１のラッチ信号を生成する（ステップ６８０）。第２のラッチは、コンプリメンタリなハーフレートのクロックに基づいて第１のラッチ信号から第２のラッチ信号を生成する（ステップ６８２）。
【００７４】
第３のラッチは、コンプリメンタリなハーフレートのクロック信号に基づいて、入力データ信号から第３のラッチ信号を生成する（ステップ６８４）。第４のラッチは、ハーフレートのクロック信号に基づいて第３のラッチ信号から第４のラッチ信号を生成する（ステップ６８６）。組合わせ論理の第１の構成は、第１、第２、第３および第４のラッチからの出力を受信する（ステップ６８８）。組合わせ論理の第１の構成は、第１の排他的なＯＲ（ＸＯＲ）ゲート、第２のＸＯＲゲート、ＯＲゲート、および第３のＸＯＲゲートを含む。第１のＸＯＲ機能は、第１のラッチ信号および第２のラッチ信号を受信するように結合され（ステップ６９０）、これはいずれかの入力（しかしながら双方ではない）が論理１の場合に論理１を生じる。第３のラッチ信号を受信しかつ第４のラッチ信号を受信するように結合された第２のＸＯＲゲートは、第２のＸＯＲ機能を生じる（ステップ６９２）。第１のおよび第２のＸＯＲ機能は、ＯＲ機能を生じるためにＯＲゲートに結合される（ステップ６９４）。
【００７５】
第２のラッチ信号および第４のラッチ信号は、第２のおよび第４のラッチそれぞれから組合わせ論理の第２の構成に結合される（ステップ６９６）。組合わせ論理の第２の構成は、第２のラッチ信号を受信するように結合され、かつ第４のラッチ信号を受信するように結合されて、そこから遷移情報を生じる第４のＸＯＲゲートを含む（ステップ６９８）。遷移情報は、組合わせ論理の第１の構成に結合される（ステップ７００）。
【００７６】
ＯＲ機能の出力および遷移情報は、第３のＸＯＲ機能を生じるように結合される（ステップ７０２）。組合わせ論理の第１の構成から結合された、先述の機能は、第１の相対的なビット周期における位相情報を生じる（ステップ７０４）。第１の、第２の、第３のおよび第４のラッチにわたる、組合わせ論理の第１の構成および組合わせ論理の第２の構成の結合は、一実施例における位相情報および遷移情報の間に１つのデータ周期の遅延をもたらす。一般的に、遷移情報は、位相情報がもたらされる第１のビット周期に対する第２のビット周期において生成される（ステップ７０６）。第１の相対的なビット周期と第２の相対的なビット周期との間のタイミングは、遷移情報および位相情報の間に遅延をもたらすように機能する（ステップ７０８）。この遅延は、第１のビット周期の中間から第２のビット周期の始まりに相対的にタイミングをとられる。設計アーキテクチャに基づいて、遅延は、０．５ビット周期から１．５ビット周期におよそ等しい。したがって、遅延は２分の１ビット周期の倍数になる。位相情報および遷移情報を用いて、そこからエラー信号を生じる（ステップ７１０）。エラー信号は発振モジュールに結合されて、そこから発振信号が生成される（ステップ７１２）。発振信号は、フィードバックモジュールおよび発振信号の分割された表示を生じる分周器に結合される。位相検出器は、発振の分割表示を受信し、それに応じてハーフレートおよびコンプリメンタリなハーフレートのクロック信号を調整する（ステップ７１４）。
【００７７】
本明細書に開示された発明では、さまざまな修正および代替の形態が可能である。したがって、特定の実施例が図面および詳細な説明において例示的に示されている。しかしながら、図面およびその詳細な説明は、本発明を開示された特定の形態に限定することは意図しておらず、むしろ本発明は、別掲の特許請求の範囲によって規定される本発明の精神および範囲内に含まれるすべての修正、均等物および代替例を含むものである。
【図面の簡単な説明】
【００７８】
【図１】本発明の一実施例に従ったクロックリカバリ回路のブロック図である。
【図２】図１のクロックリカバリ回路の位相検出器の概略ブロック図である。
【図３】図２の位相検出器のタイミング図である。
【図４】図１のクロックリカバリ回路のチャージポンプの概略ブロック図である。
【図５】第１の信号構成要素を生じる図４のチャージポンプの重ね合わせ回路を示す図である。
【図６】第２の信号構成要素を生じる図４のチャージポンプの重ね合わせ回路を示す図である。
【図７】第３の信号構成要素を生じる図４のチャージポンプの重ね合わせ回路を示す図である。
【図８】第４の信号構成要素を生じる図４のチャージポンプの重ね合わせ回路を示す図である。
【図９】本発明に従ったトランシーバの概略ブロック図である。
【図１０】図９のトランシーバのレシーバクロックリカバリモジュールの概略ブロック図である。
【図１１】トランシーバの代替の実施例を示す図である。
【図１２】本発明に従った位相ロックループ回路のブロック図である。
【図１３】図１２の位相ロックループ回路の位相検出器の概略ブロック図である。
【図１４】図１３の位相検出器のタイミング図である。
【図１５】図１２の位相ロックループ回路の位相検出器の代替の実施例の概略ブロック図である。
【図１６】粗い周波数の制御モジュールの概略ブロック図である。
【図１７】本発明の一実施例に従ったクロックリカバリ回路のブロック図である。
【図１８ａ】本発明に従った位相ロックループ方法のフロー図である。
【図１８ｂ】本発明に従った位相ロックループ方法のフロー図である。
【図１】
0004601606.tif 000002
【図２】
0004601606.tif 000003
【図３】
0004601606.tif 000004
【図４】
0004601606.tif 000005
【図５】
0004601606.tif 000006
【図６】
0004601606.tif 000007
【図７】
0004601606.tif 000008
【図８】
0004601606.tif 000009
【図９】
0004601606.tif 000010
【図１０】
0004601606.tif 000011
【図１１】
0004601606.tif 000012
【図１２】
0004601606.tif 000013
【図１３】
0004601606.tif 000014
【図１４】
0004601606.tif 000015
【図１５】
0004601606.tif 000016
【図１６】
0004601606.tif 000017
【図１７】
0004601606.tif 000018
【図１８ａ】
0004601606.tif 000019
【図１８ｂ】
0004601606.tif 000020