(57)【特許請求の範囲】
【請求項１】
（ａ）第１の領域と第２の領域とが画定された半導体基板を準備する工程と、
（ｂ）前記半導体基板の前記第２の領域上に、第１の下地膜を形成する工程と、
（ｃ）前記第１の領域上及び前記第１の下地膜の上に、第１の導電膜を形成する工程と、
（ｄ）前記第１の導電膜の上に、第１の絶縁膜を形成する工程と、
（ｅ）少なくとも前記第１の導電膜と第１の絶縁膜との２層をパターニングし、前記第１の領域上においては、前記半導体基板の上に、前記第１の導電膜の一部と前記第１の絶縁膜の一部とが積層された第１の積層構造を残し、前記第２の領域上においては前記第１の下地膜の上に、前記第１の導電膜の一部と前記第１の絶縁膜の一部とが積層された第２の積層構造を残す工程と、
（ｆ）前記第２の積層構造の上面が前記第１の積層構造の上面と等しい高さ、もしくは該第１の積層構造の上面よりも低くなるように、前記第２の積層構造を薄くする工程と、
（ｇ）前記工程（ｆ）の後、前記第１の積層構造及び前記第２の積層構造の側面に、絶縁性のサイドウォールスペーサを形成する工程と、
（ｈ）前記工程（ｇ）の後、前記第１の積層構造、前記第２の積層構造、及び前記サイドウォールスペーサを埋め込むように、前記半導体基板の上に層間絶縁膜を形成する工程と、
（ｉ）前記第１の積層構造の上面が露出するまで、前記層間絶縁膜を削り、該層間絶縁膜の上面を平坦化する工程と、
（ｊ）前記工程（ｉ）の後、前記第１の積層構造及び前記層間絶縁膜の上に、前記第１の積層構造と部分的に重なる開口を有するレジストマスクを形成する工程と、
（ｋ）前記レジストマスク、前記第１の絶縁膜、及び前記サイドウォールスペーサをエッチングマスクとして、前記層間絶縁膜をエッチングすることによりコンタクトホールを形成する工程と、
（ｌ）前記レジストマスクを除去した後、前記コンタクトホール内を埋め込むように、前記層間絶縁膜、前記第１の積層構造、及び前記第２の積層構造の上に、第２の導電膜を形成する工程と、
（ｍ）前記第１の積層構造の上面が露出するまで前記第２の導電膜を削り、前記コンタクトホール内に前記第２の導電膜を残す工程と
を有する半導体装置の製造方法。
【請求項２】
前記工程（ｆ）において、前記第２の積層構造を露出させ、前記第１の積層構造を覆うレジストパターンを形成した状態で前記第２の積層構造を薄くする請求項１に記載の半導体装置の製造方法。
【請求項３】
（ａ）第１の領域と第２の領域とが画定された半導体基板を準備する工程と、
（ｂ）前記半導体基板の主面の前記第２の領域上に、第１の下地膜を形成する工程と、
（ｃ）前記第１の領域上及び前記第１の下地膜の上に、第１の導電膜を形成する工程と、
（ｄ）前記第１の導電膜の上に、第１の絶縁膜を形成する工程と、
（ｅ）前記第２の領域上の前記第１の絶縁膜の上面が、前記第１の領域上の前記第１の絶縁膜の上面と等しい高さ、もしくは該第１の絶縁膜の上面よりも低くなるように、前記第２の領域上の前記第１の絶縁膜を薄くする工程と、
（ｆ）前記工程（ｅ）の後に、少なくとも前記第１の導電膜と第１の絶縁膜との２層をパターニングし、前記第１の領域上においては、前記半導体基板の上に、前記第１の導電膜の一部と前記第１の絶縁膜の一部とが積層された第１の積層構造を残し、前記第２の領域上においては前記第１の下地膜の上に、前記第１の導電膜の一部と前記第１の絶縁膜の一部とが積層された第２の積層構造を残す工程と、
（ｇ）前記第１の積層構造及び前記第２の積層構造の側面に、絶縁性のサイドウォールスペーサを形成する工程と、
（ｈ）前記第１の積層構造、第２の積層構造、及び前記サイドウォールスペーサを埋め込むように、前記半導体基板の上に層間絶縁膜を形成する工程と、
（ｉ）前記第１の積層構造の上面が露出するまで、前記層間絶縁膜を削り、該層間絶縁膜の上面を平坦化する工程と、
（ｊ）前記工程（ｉ）の後、前記第１の積層構造及び前記層間絶縁膜の上に、前記第１の積層構造と部分的に重なる開口を有するレジストマスクを形成する工程と、
（ｋ）前記レジストマスク、前記第１の絶縁膜、及び前記サイドウォールスペーサをエッチングマスクとして、前記層間絶縁膜をエッチングすることによりコンタクトホールを形成する工程と、
（ｌ）前記レジストマスクを除去した後、前記コンタクトホール内を埋め込むように、前記層間絶縁膜、前記第１の積層構造、及び前記第２の積層構造の上に、第２の導電膜を形成する工程と、
（ｍ）前記第１の積層構造の上面が露出するまで前記第２の導電膜を削り、前記コンタクトホール内に前記第２の導電膜を残す工程と
を有する半導体装置の製造方法。
【請求項４】
（ａ）第１の領域と第２の領域とが画定された半導体基板を準備する工程と、
（ｂ）前記半導体基板の前記第２の領域上に、第１の下地膜を形成する工程と、
（ｃ）前記第１の領域上及び前記第１の下地膜の上に、第１の導電膜を形成する工程と、
（ｄ）前記第１の導電膜の上に、第１の絶縁膜を形成する工程と、
（ｅ）少なくとも前記第１の導電膜と第１の絶縁膜との２層をパターニングし、前記第１の領域上においては、前記半導体基板の上に、前記第１の導電膜の一部と前記第１の絶縁膜の一部とが積層された第１の積層構造を残し、前記第２の領域上においては前記第１の下地膜の上に、前記第１の導電膜の一部と前記第１の絶縁膜の一部とが積層された第２の積層構造を残す工程と、
（ｅ１）前記第１の積層構造及び前記第２の積層構造の側面に、絶縁性のサイドウォールスペーサを形成する工程と、
（ｆ）前記第１の積層構造、第２の積層構造、及び前記サイドウォールスペーサを覆う層間絶縁膜を形成する工程と、
（ｇ）前記第１の絶縁膜の研削速度に対する前記層間絶縁膜の研削速度の比が１よりも大きい第１の研削条件で、前記第２の積層構造の上面が露出するまで前記層間絶縁膜を削る工程と、
（ｈ）前記第１の絶縁膜の研削速度に対する前記層間絶縁膜の研削速度の比が、前記第１の研削条件における当該比よりも小さく、かつ１以上である第２の研削条件で、前記第１の積層構造の上面が露出するまで、前記層間絶縁膜及び前記第２の積層構造を削る工程と、
（ｉ）前記工程（ｈ）の後、前記第１の積層構造及び前記層間絶縁膜の上に、前記第１の積層構造と部分的に重なる開口を有するレジストマスクを形成する工程と、
（ｊ）前記レジストマスク、前記第１の絶縁膜、及び前記サイドウォールスペーサをエッチングマスクとして、前記層間絶縁膜をエッチングすることによりコンタクトホールを形成する工程と、
（ｋ）前記レジストマスクを除去した後、前記コンタクトホール内を埋め込むように、前記層間絶縁膜、前記第１の積層構造、及び前記第２の積層構造の上に、第２の導電膜を形成する工程と、
（ｌ）前記第１の積層構造の上面が露出するまで前記第２の導電膜を削り、前記コンタクトホール内に前記第２の導電膜を残す工程と
を有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、より詳細には、ＭＯＳＦＥＴを含むＤＲＡＭメモリセルやＳＲＡＭメモリセルと、アナログキャパシタやフラッシュメモリセル等の異なる素子を同一基板上に混載させる半導体技術に関する。
【０００２】
【従来の技術】
本明細書において、オフセット絶縁膜とは、導電層上に形成され、平面視同一の形状を有した絶縁膜（キャップ層）を意味する。導電層が多層の構造を有していても良いし、オフセット絶縁膜を多層構造で形成しても良い。また、本明細書において、積層構造又は積層構造体という用語は、電極と、その上に形成されたオフセット絶縁膜のような絶縁膜と、の積層構造（体）を含む構造体を意味する。素子領域とは、その領域中に少なくとも１以上の活性領域を含む領域を意味する。半導体基板の主面は２次元平面を形成しており、表面の凹凸等はほとんど問題にならない。「高さ」とは、このような２次元平面から、その法線方向に測定した高さを意味するものとする。
【０００３】
半導体集積回路の大規模化に伴い、半導体素子の微細化が求められている。より微細な寸法のゲート電極、配線、又はコンタクトホールを有する半導体集積回路を実現するために、従来からフォトリソグラフィーにおける露光波長を短波長化して解像力を向上させてきた。
【０００４】
最小解像寸法を縮小させる一方で、リソグラフィー工程間の位置合わせマージンを小さくするためのデバイス構造が検討されている。
【０００５】
このようなデバイス構造としては、セルフアラインコンタクト（Ｓｅｌｆ−Ａｌｉｇｎ  Ｃｏｎｔａｃｔ：以下ＳＡＣと称する。）構造が知られている。
【０００６】
図２１は、ＳＡＣの概略構造を示す断面図である。図２１に示すように、シリコン基板５００に素子分離領域５０１が形成されている。素子分離領域５０１の上、及びそこからある距離だけ離れたシリコン基板５００上に、積層構造体Ｇ１が多数形成されている。積層構造体Ｇ１は、ゲート絶縁膜５０３上に形成されており、ゲート電極層５０５とバリアメタル層５０７とオフセット絶縁膜５１１との積層構造を有する。以後の説明においては、ゲート電極層５０５とバリアメタル層５０７とオフセット絶縁膜５１１とを含む積層を積層構造体Ｇ１と称する。積層構造体Ｇ１の側壁にスペーサ膜（側壁絶縁膜）５１５が形成されている。
【０００７】
相互に隣接する複数の積層構造体Ｇ１の間には、それぞれの積層構造体Ｇ１の側壁に形成されたスペーサ膜５１５に挟まれるように、コンタクトホールが形成されている。このコンタクトホール内に、ドーピングされた非結晶シリコンによるプラグ電極５２１が形成されている。プラグ電極５２１の下面は、シリコン基板５００の表面に接続されている。プラグ電極５２１は、例えば積層構造体Ｇ１の上部に形成される上部構造とシリコン基板５００に形成される下部構造とを接続する。
【０００８】
例えば化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を用いれば、プラグ電極５２１の上面を、オフセット絶縁膜５１１の上面とほぼ面一に形成することができる。
【０００９】
ＳＡＣ技術を用いると、隣接する積層構造体Ｇ１間にプラグ電極５２１が自己整合的に形成されるため、コンタクトホールの形成及びプラグ電極の形成工程における位置合わせのマージンを大きくすることができる。
【００１０】
【発明が解決しようとする課題】
半導体集積回路技術の進歩に伴って、１つの半導体チップ内に多彩な集積回路を混載して１或いはそれ以上のシステムを形成する、いわゆるシステムＬＳＩが実現可能となってきた。システムＬＳＩにおいては、論理用（ロジック）ＩＣセル部、メモリ（Ｄｙｎａｉｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＤＲＡＭ、Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＳＲＡＭ又はフラッシュメモリなどを含む）セル部及びアナログセル部などの様々なＩＣが混載されている。これら種々のＩＣの混載化及び占有面積の低減のために、ＳＡＣ技術の重要性はますます高まってきている。シリコン基板面内において、オフセット絶縁膜の上面の高さを、各ＩＣ間においていかに面一に形成するかが、システムＬＳＩの微細化・高信頼化に関する重要なポイントとなる。
【００１１】
メモリセル部とアナログセル部の例として、ＤＲＡＭセル部とアナログ容量部とを同一基板上に形成した場合の問題点について、図２２（Ａ）から図２４（Ｆ）までを参照して説明する。
【００１２】
図２２（Ａ）に示すように、シリコン基板４００上に、第１の素子領域４００ａと第２の素子領域４００ｂとが画定される。第１の素子領域４００ａに、積層構造体（ワード線）Ｇ１を多数有するＤＲＡＭセル部が形成される。ＤＲＡＭセル部の構造は、図２１に示したＳＡＣ構造と同様の構造を有している。第２の素子領域４００ｂに、アナログ容量素子Ｃｐを有するアナログ容量部が形成される。
【００１３】
第１の素子領域４００ａ上に、ゲート酸化膜４０３が形成される。ゲート酸化膜４０３の上に、ゲート電極層４０５ａとバリアメタル層４０７ａとオフセット絶縁膜４１１ａとの積層を含む第１の積層構造Ｇ１が形成される。積層構造体Ｇ１の側壁にスペーサ膜（側壁絶縁膜）４１５ａが形成される。
【００１４】
第２の素子領域４００ｂ上に、形成されたアナログ容量素子Ｃｐは、下部電極４３０、誘電体層４２９及び第２の積層構造体を含む。第２の積層構造体は、上部電極４０５ｂとバリアメタル層４０７ｂとオフセット絶縁膜４１１ｂとの３層構造を有する。この第２の積層構造体は、アナログ容量Ｃｐを含む。アナログ容量Ｃｐの側壁に、スペーサ膜４１５ｂが形成されている。ゲート電極層４０５ａ、バリアメタル層４０７ａ及びオフセット絶縁膜４１１ａは、それぞれ、上部電極４０５ｂ、バリアメタル層４０７ｂ及びオフセット絶縁膜４１１ｂと共通の層により形成されている。
【００１５】
シリコン基板４００の上面から測ったオフセット絶縁膜４１１ａ、４１１ｂの上面までの高さは、アナログ容量部の方がＤＲＡＭセル部よりも、下部電極４３０と誘電体層４２９（両者を併せて下部構造と称する）の厚さの分だけ高くなる。
【００１６】
シリコン基板４００の上面に、積層構造体Ｇ１とアナログ容量素子Ｃｐとを覆い、オフセット絶縁膜４１１ａ、４１１ｂとは異なるエッチング特性を有する層間絶縁膜４１０ａ、４１０ｂを形成する。層間絶縁膜４１０ａは第１の素子領域４００ａ上に形成されており、層間絶縁膜４１０ｂは、第２の素子領域４００ｂ上に形成されているが、実際には同じ膜である。層間絶縁膜４１０ａの上面の高さよりも、層間絶縁膜４１０ｂ上面の高さの方が高くなる。オフセット絶縁膜に対して層間絶縁膜を選択的にエッチングできる条件を用いて、層間絶縁膜４１０ａ、４１０ｂを、その上面からＣＭＰ法により削る。オフセット絶縁膜４１１ｂの上面が露出した時点で研磨が自動的に停止する。
【００１７】
図２３（Ｂ）に示すように、層間絶縁膜４１０ａ及び４１０ｂの上面の高さがほぼ一致し、第１の素子領域４００ａと第２の素子領域４００ｂｂとで層間絶縁膜４１０ａ、４１０ｂの上面がほぼ面一になる。
【００１８】
図２３（Ｃ）に示すように、第２の素子領域４００ｂ上を覆うとともに、図２３（Ｃ）には示されていないが第１の素子領域４００ａの一部領域上を覆うレジストマスク４３５を形成する。レジストマスク４３５は、図２３（Ｃ）の第１の素子領域４００ａ上に、紙面に平行な方向に延在する開口を有する。レジストマスク４３５を用いて、第１の素子領域４００ａ上の層間絶縁膜４１０ａをエッチングする。積層構造体Ｇ１間に、シリコン基板４００の表面にまで達するコンタクトホール４４０が形成される。レジストマスク４３５を除去する。
【００１９】
図２４（Ｄ）に示すように、第１及び第２の素子領域４００ａ、４００ｂ上に不純物をドープした非晶質シリコン層（４３１ａ、４３１ｂ）を、積層構造体Ｇ１及びアナログ容量素子Ｃｐの上面以上の高さまで堆積する。ＣＭＰ法などにより非晶質シリコン膜４３１ａ、４３１ｂをその上面から研磨する。オフセット絶縁膜４１１ｂの上面においてＣＭＰを停止する。図２４（Ｅ）に示すように、非晶質シリコン膜４３１ａがオフセット絶縁膜４１１ａ上に残ってしまう。従って、第１の素子領域４００ａにおいて、プラグ電極用の非晶質シリコン膜４３１ａを積層構造体Ｇ１で電気的に分離できず、ＳＡＣ構造をうまく形成することができない。
【００２０】
このような現象は、同一基板上にＳＡＣ構造を有する素子と一緒に、ＳＡＣ構造に含まれるオフセット絶縁膜と上面の高さが異なる別の素子を形成する場合に生じうる。
【００２１】
本発明の目的は、プラグ電極形成前の工程において、ＳＡＣ構造に含まれるオフセット絶縁膜と異なる上面の高さを有する素子とＳＡＣ構造を含む素子とを同一基板上に形成するための半導体技術を提供することである。
【００２４】
【課題を解決するための手段】
本発明の一観点によれば、（ａ）第１の領域と第２の領域とが画定された半導体基板を準備する工程と、（ｂ）前記半導体基板の主面の前記第２の領域上に、第１の下地膜を形成する工程と、（ｃ）前記第１の領域上及び前記第１の下地膜の上に、第１の導電膜を形成する工程と、（ｄ）前記第１の導電膜の上に、第１の絶縁膜を形成する工程と、（ｅ）前記第２の領域上の前記第１の絶縁膜の上面が、前記第１の領域上の前記第１の絶縁膜の上面と等しい高さ、もしくは該第１の絶縁膜の上面よりも低くなるように、前記第２の領域上の前記第１の絶縁膜を薄くする工程と、（ｆ）前記工程（ｅ）の後に、少なくとも前記第１の導電膜と第１の絶縁膜との２層をパターニングし、前記第１の領域上においては、前記半導体基板の上に、前記第１の導電膜の一部と前記第１の絶縁膜の一部とが積層された第１の積層構造を残し、前記第２の領域上においては前記第１の下地膜の上に、前記第１の導電膜の一部と前記第１の絶縁膜の一部とが積層された第２の積層構造を残す工程と、（ｇ）前記第１の積層構造及び前記第２の積層構造の側面に、絶縁性のサイドウォールスペーサを形成する工程と、（ｈ）前記第１の積層構造、第２の積層構造、及び前記サイドウォールスペーサを埋め込むように、前記半導体基板の上に層間絶縁膜を形成する工程と、（ｉ）前記第１の積層構造の上面が露出するまで、前記層間絶縁膜を削り、該層間絶縁膜の上面を平坦化する工程と、（ｊ）前記工程（ｉ）の後、前記第１の積層構造及び前記層間絶縁膜の上に、前記第１の積層構造と部分的に重なる開口を有するレジストマスクを形成する工程と、（ｋ）前記レジストマスク、前記第１の絶縁膜、及び前記サイドウォールスペーサをエッチングマスクとして、前記層間絶縁膜をエッチングすることによりコンタクトホールを形成する工程と、（ｌ）前記レジストマスクを除去した後、前記コンタクトホール内を埋め込むように、前記層間絶縁膜、前記第１の積層構造、及び前記第２の積層構造の上に、第２の導電膜を形成する工程と、（ｍ）前記第１の積層構造の上面が露出するまで前記第２の導電膜を削り、前記コンタクトホール内に前記第２の導電膜を残す工程とを有する半導体装置の製造方法が提供される。
【００２５】
また、（ａ）第１の領域と第２の領域とが画定された半導体基板を準備する工程と、（ｂ）前記半導体基板の主面の前記第２の領域上に、第１の下地膜を形成する工程と、（ｃ）前記第１の領域上及び前記第１の下地膜の上に、第１の導電膜を形成する工程と、（ｄ）前記第１の導電膜の上に、第１の絶縁膜を形成する工程と、（ｅ）前記第２の領域上の前記第１の絶縁膜の上面が、前記第１の領域上の前記第１の絶縁膜の上面と等しい高さ、もしくは該第１の絶縁膜の上面よりも低くなるように、前記第２の領域上の前記第１の絶縁膜を薄くする工程と、（ｆ）前記工程（ｅ）の後に、少なくとも前記第１の導電膜と第１の絶縁膜との２層をパターニングし、前記第１の領域上においては、前記半導体基板の上に、前記第１の導電膜の一部と前記第１の絶縁膜の一部とが積層された第１の積層構造を残し、前記第２の領域上においては前記第１の下地膜の上に、前記第１の導電膜の一部と前記第１の絶縁膜の一部とが積層された第２の積層構造を残す工程と、（ｇ）前記第１の積層構造及び前記第２の積層構造の側面に、絶縁性のサイドウォールスペーサを形成する工程と、（ｈ）前記第１の積層構造、第２の積層構造、及び前記サイドウォールスペーサを埋め込むように、前記半導体基板の上に層間絶縁膜を形成する工程と、（ｉ）前記第１の積層構造の上面が露出するまで、前記層間絶縁膜を削り、該層間絶縁膜の上面を平坦化する工程と、（ｊ）前記工程（ｉ）の後、前記第１の積層構造及び前記層間絶縁膜の上に、前記第１の積層構造と部分的に重なる開口を有するレジストマスクを形成する工程と、（ｋ）前記レジストマスク、前記第１の絶縁膜、及び前記サイドウォールスペーサをエッチングマスクとして、前記層間絶縁膜をエッチングすることによりコンタクトホールを形成する工程と、（ｌ）前記レジストマスクを除去した後、前記コンタクトホール内を埋め込むように、前記層間絶縁膜、前記第１の積層構造、及び前記第２の積層構造の上に、第２の導電膜を形成する工程と、（ｍ）前記第１の積層構造の上面が露出するまで前記第２の導電膜を削り、前記コンタクトホール内に前記第２の導電膜を残す工程とを有する半導体装置の製造方法が提供される。
【００２６】
上記の半導体装置の製造方法によれば、前記第１の積層構造の上面を最上面にすることができる。
【００２７】
本発明のさらに別の観点によれば、（ａ）第１の領域と第２の領域とが画定された半導体基板を準備する工程と、（ｂ）前記半導体基板の前記第２の領域上に、第１の下地膜を形成する工程と、（ｃ）前記第１の領域上及び前記第１の下地膜の上に、第１の導電膜を形成する工程と、（ｄ）前記第１の導電膜の上に、第１の絶縁膜を形成する工程と、（ｅ）少なくとも前記第１の導電膜と第１の絶縁膜との２層をパターニングし、前記第１の領域上においては、前記半導体基板の上に、前記第１の導電膜の一部と前記第１の絶縁膜の一部とが積層された第１の積層構造を残し、前記第２の領域上においては前記第１の下地膜の上に、前記第１の導電膜の一部と前記第１の絶縁膜の一部とが積層された第２の積層構造を残す工程と、（ｅ１）前記第１の積層構造及び前記第２の積層構造の側面に、絶縁性のサイドウォールスペーサを形成する工程と、（ｆ）前記第１の積層構造、第２の積層構造、及び前記サイドウォールスペーサを覆う層間絶縁膜を形成する工程と、（ｇ）前記第１の絶縁膜の研削速度に対する前記層間絶縁膜の研削速度の比が１よりも大きい第１の研削条件で、前記第２の積層構造の上面が露出するまで前記層間絶縁膜を削る工程と、（ｈ）前記第１の絶縁膜の研削速度に対する前記層間絶縁膜の研削速度の比が、前記第１の研削条件における当該比よりも小さく、かつ１以上である第２の研削条件で、前記第１の積層構造の上面が露出するまで、前記層間絶縁膜及び前記第２の積層構造を削る工程と、（ｉ）前記工程（ｈ）の後、前記第１の積層構造及び前記層間絶縁膜の上に、前記第１の積層構造と部分的に重なる開口を有するレジストマスクを形成する工程と、（ｊ）前記レジストマスク、前記第１の絶縁膜、及び前記サイドウォールスペーサをエッチングマスクとして、前記層間絶縁膜をエッチングすることによりコンタクトホールを形成する工程と、（ｋ）前記レジストマスクを除去した後、前記コンタクトホール内を埋め込むように、前記層間絶縁膜、前記第１の積層構造、及び前記第２の積層構造の上に、第２の導電膜を形成する工程と、（ｌ）前記第１の積層構造の上面が露出するまで前記第２の導電膜を削り、前記コンタクトホール内に前記第２の導電膜を残す工程とを有する半導体装置の製造方法が提供される。
【００２８】
上記の半導体装置の製造方法によれば、前記層間絶縁膜と前記第２の積層構造との上面を、前記第１の積層構造の上面と面一にすることができる。
【００２９】
【発明の実施の形態】
本発明の第１の実施の形態による半導体技術について、図１から図８（Ｌ）までを参照して説明する。第１の実施の形態による半導体技術は、ＳＡＣ構造を含むＤＲＡＭセル部と論理回路部とアナログ容量部とを同一基板上に形成したシステムＬＳＩを形成する技術の例である。図１はシステムＬＳＩの平面図であり、図２（Ａ）から図８（Ｌ）まではシステムＬＳＩの製造工程を説明するための断面図であり、図１のＩＩａ−ＩＩａ'線に沿った断面図である。
【００３０】
図１に示すように、平坦な２次元平面（Ｘ−Ｙ座標で示す。）が形成されている半導体基板１００の主面には、第１の素子領域１００ａと第２の素子領域１００ｂと第３の素子領域１００ｃとが画定されている。第１の素子領域１００ａには、ＳＡＣ構造を含むＤＲＡＭセルが形成される。第２の素子領域１００ｂには、例えば大きな占有面積を有するアナログ容量素子が形成される。第３の素子領域１００ｃには、微細なトランジスタを含む論理回路が形成される。これら第１から第３までの素子領域に異なる素子が形成され全体としてシステムＬＳＩ又はその一部を構成している。
【００３１】
ＤＲＡＭセル部１００ａは、半導体基板１００上において一方向（図１のＸ軸方向）に延びるように断続的に整列した多数の活性領域ＡＲを有している。一方向と交差する方向（図１のＹ軸方向）に延びる複数本のワード線ＷＬが形成されている。活性領域ＡＲ上を横切るワード線ＷＬがＦＥＴのゲート電極を構成している。マスク開口部９５により露出した層間絶縁膜をエッチングすることにより、プラグ電極を形成するためのコンタクトホールをワード線ＷＬに対して自己整合的に形成することができる。図示されていないが、ワード線ＷＬと交差する方向、例えば図１のＸ軸方向に延びる複数本のビット線が後の工程において形成される。このように、図１に示すＤＲＡＭセル部は、ビット線と活性領域ＡＲとを接続するコンタクトプラグをＳＡＣ技術により形成している。
【００３２】
以下、システムＬＳＩの製造工程について説明する。まず、図２（Ａ）至る工程を説明する。ｐ型シリコン基板１００（比抵抗率が１０Ω・ｃｍ、主面が（１００）面）を準備する。主面の表層部を熱酸化して、厚さ約１０ｎｍの酸化膜を形成する。その後、ＣＶＤ法により例えば厚さ１１２ｎｍの窒化シリコン膜を堆積する。レジストマスクを用いて、素子を形成するための素子領域上に、窒化シリコン膜と酸化シリコン膜とを残し、開口を形成する。レジストマスクを除去した後に、窒化シリコン膜と酸化シリコン膜とをマスクとして、開口内のシリコン基板１００を約３００ｎｍ程度エッチングする。
【００３３】
シリコン基板１００を８５０℃で熱酸化することにより、開口内に厚さ約１０ｎｍの熱酸化膜を形成する。次いで、開口内に、ＣＶＤ法により厚さ５５０ｎｍの酸化シリコン膜を堆積する。窒化シリコン膜をストッパとして、酸化シリコン膜を化学機械研磨（ＣＭＰ）により削る。次に、シリコン窒化膜を除去することにより、図２（Ａ）に示す素子分離領域１０１ａ、１０１ｂを形成する。素子分離領域１０１ａ、１０１ｂにより、第１から第３までの素子領域１００ａ、１００ｂ及び１００ｃが画定される。
【００３４】
レジストマスクを用いて所定の領域内に選択的にイオン注入を行い、活性領域ＡＲ（図１）を内包するウェル領域を形成するとともに、ＭＯＳＦＥＴのしきい値コントロールを行う。次に、第１から第３までの素子領域１００ａから１０１ｃまでの上を覆ってシリコン基板１００上に、燐（Ｐ）をドープした厚さ６０ｎｍの多結晶シリコン膜と厚さ５０ｎｍの容量用の誘電体膜とを堆積する。これらの膜を所望の形状、例えば円形又は矩形に加工することにより、アナログ容量用の下部電極１３０と誘電体層１２９とを形成する。
【００３５】
次に、熱酸化法（７５０℃）により、厚さ５ｎｍの熱酸化膜を形成する。この熱酸化膜が、ＭＯＳＦＥＴ用のゲート絶縁膜１０３を形成する。実際には、アナログ容量素子Ｃｐ用の誘電体層１２９は、窒化シリコン膜とその表面に形成された酸化窒化シリコン膜との積層構造により形成される。次に、その上に、厚さ１００ｎｍの非晶質シリコン層を堆積した後、非晶質シリコン層中にイオン注入を行う。
【００３６】
例えば、ＮＭＯＳ領域（ｎ型ＭＯＳＦＥＴを形成する領域）及びアナログ容量領域に対しては、イオン種としてＰを用い、加速エネルギー１０ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2の注入条件でイオン注入を行う。ＰＭＯＳ領域（ｐ型ＭＯＳＦＥＴを形成する領域）に対しては、イオン種としてＢを用い、加速エネルギー３ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2の条件でイオン注入を行う。これらのイオン注入により、非晶質シリコン層１０５中に不純物がドーピングされる。
【００３７】
その後、厚さ５ｎｍの窒化タングステン膜と厚さ５０ｎｍのタングステン膜とにより形成されるバリアメタル層１０７ａ、１０７ｂ及び１０７ｃと、厚さ２００ｎｍのＳＡＣ用オフセット絶縁膜（窒化シリコン膜）１１１ａ、１１１ｂ及び１１１ｃとを積層する。マスクを用いてこれらの積層を加工することにより、ＭＯＳＦＥＴ用のゲート電極を含む積層構造体Ｇ１、Ｇ２と、アナログ容量部の上部電極層１０５ｂ、バリアメタル層１０７ｂ及びオフセット絶縁膜１１１ｂとを同時に形成する。ＤＲＡＭセル部１００ａ上に、ゲート電極層１０５ａとバリアメタル層１０７ａとオフセット絶縁膜１１１ａとの積層構造体Ｇ１が形成される。論理回路部１００ｃ上にも、同様の、ゲート電極層１０５ｃとバリアメタル層１０７ｃとオフセット絶縁膜１１１ｃとの積層を含む積層構造体Ｇ２が形成される。図１にも示したように、積層構造体Ｇ１は、Ｙ軸方向に延在し、ＤＲＡＭのワード線を兼ねている。積層構造体Ｇ２は、例えば、論理回路を構成する高速用のＭＯＳＦＥＴのゲート電極を含む。基板法線に沿って見たとき、上部電極層１０５ｂは、下部電極層１３０に内包される。
【００３８】
アナログ容量部１００ｂ上に形成されるアナログ容量素子Ｃｐは、下部電極層１３０と、誘電体層１２９と上部電極層１０５ｂとバリアメタル層１０７ｂとオフセット絶縁膜１１１ｂとの積層構造体Ｇ２により構成される。積層構造体Ｇ１及びＧ２のオフセット絶縁膜１１１ａ及び１１１ｃの上面は、シリコン基板１００の表面から法線方向に測った場合の高さが、オフセット絶縁膜１１１ｂの上面に比べて約１１０ｎｍ分だけ（下部電極１３０と誘電体層１２９の厚さ分だけ）低くなる。
【００３９】
図２（Ｂ）に示すように、アナログ容量素子Ｃｐのオフセット絶縁膜１１１ｂを内包し、下部電極層１３０よりも小さな開口部１０８ａを有するレジストマスク１０８を形成する。アナログ容量部Ｃｐのオフセット絶縁膜１１１ｂをエッチングして、その高さをＤＲＡＭセル部１００ａ及び論理回路部１００ｃのオフセット絶縁膜１１１ａ及び１１１ｃと同じ高さにする。この際、アナログ容量部１００ｂのオフセット絶縁膜１１１ｂの上面が、ＤＲＡＭセル部１００ａのオフセット絶縁膜１１１ａと論理回路部１００ｃのオフセット絶縁膜１１１ｃの上面よりも低くなるまでエッチングしても良い。このエッチング工程において、アナログ容量素子Ｃｐの誘電体層１２９のうちその表面が露出している領域では、誘電体層１２９も除去される。レジストマスク１０８を除去する。
【００４０】
誘電体層１２９のうち、表面が露出している部分を除去することにより、後に論理回路部１００ｃに形成されるトランジスタのソース/ドレイン領域上に金属シリサイド層を形成する工程と同時に、アナログ容量素子Ｃｐの下部電極１３０のうち上面が露出した領域上に金属シリサイド層を形成することができる。
【００４１】
厚さ２ｎｍのスルー注入用の酸化膜を７５０℃の熱処理により形成した後に、ＮＭＯＳ領域には、イオン種をＡｓとし、加速エネルギー７ｋｅＶ、ドーズ量２．０×１０-15ｃｍ-2の条件で、エクステンション領域形成のためのイオン注入を行う。その後、イオン種をＢとし、加速エネルギー１０ｋｅＶ、４．０×１０13ｃｍ-2の条件でポケット注入領域を形成するためのイオン注入を行う。
【００４２】
ＰＭＯＳ領域には、イオン種をＢとし、加速エネルギーが２ｋｅＶ、ドーズ量１．０×１０15ｃｍ-2で、エクステンション領域形成用のイオン注入を行う。次いで、イオン種をＡｓとし、加速エネルギー１００ｋｅＶ、ドーズ量４．０ｘ１０13ｃｍ-2の条件でポケット注入領域形成用のイオン注入を行う。その後、厚さ２０ｎｍの窒化シリコン膜と、厚さ３０ｎｍの酸化シリコン膜を堆積する。尚、図３（Ｃ）に示すように、まだ不純物イオンの活性化処理が行われていないため、不純物拡散領域（エクステンション領域１２１ａ、ポケット注入領域１２３ａ）の境界を破線で示している。
【００４３】
図３（Ｄ）に示すように、ＳＲＡＭセル部１００ａ上を覆い、アナログ容量部１００ｂ及び論理回路部１００ｃ上に開口１２８ａを有するレジストマスク１２８を形成する。レジストマスク１２８をマスクとして、上記の窒化シリコン膜と酸化シリコン膜とを異方性エッチングする。積層構造体Ｇ１の両側のシリコン基板１００表面が、後の工程においてシリサイド化されるのを防止するために、ＤＲＡＭセル部１００ａ上をレジストマスク１２８で覆った状態で異方性エッチングを行う。アナログセル部１００ｂ及び論理回路部１００ｃ上に形成されているアナログ容量素子Ｃｐ及び積層構造体Ｇ３と側壁に、それぞれスペーサ膜（側壁絶縁膜）１１５ｂ及び１１５ｃが残る。
【００４４】
次に、ＮＭＯＳ領域にはイオン種をＰとし、加速エネルギー１５ｋｅＶ、ドーズ量５．０ｘ１０15ｃｍ-2の条件でソース/ドレイン領域形成用のイオン注入を行う。ＰＭＯＳ領域にはイオン種をＢとし、加速エネルギー５ｋｅＶ、ドーズ量２．０ｘ１０15ｃｍ-2の条件でソース/ドレイン領域形成用のイオン注入を行う。レジストマスク１２８を除去する。
【００４５】
例えばラピッドサーマルアニール（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ：ＲＴＡ）法を用いて、この前の工程までに注入されたイオンを活性化するための活性化処理を行う。ＤＲＡＭセル部１００ａにエクステンション領域１２１ａとポケット注入領域１２３ａとが、論理回路部１００ｃにエクステンション領域１２１ｃとポケット注入領域１２３ｃとソース/ドレイン領域１２５ｃとが形成される。ソース/ドレイン領域１２５ｃは、シリコン基板１００の表層部のうちスペーサ膜１１５ｃよりも外側の領域に形成される。
【００４６】
次に、厚さ１０ｎｍのコバルト（Ｃｏ）金属層を基板全面に形成し、シリサイド化のための熱処理を、５００℃、３０秒の条件で行う。図４（Ｅ）に示すように、論理回路部１００ｃ上に形成されたソース/ドレイン領域１２５と、アナログ容量部１００ｂに形成された下部電極１３０うち表面が露出した領域にコバルトシリサイド（ＣｏＳｉ2）層１２７が形成される。未反応のコバルト金属層を除去する。さらに、８４０℃で３０秒間の熱処理を行う。
【００４７】
図４（Ｆ）に示すように、ＤＲＡＭセル部１００ａ上に開口１３８ａが形成され、アナログ用容量部１００ｂ及び論理回路部１０００ｃ上を覆うレジストマスク１３８を形成する。ＤＲＡＭセル部１００ａ上に形成された窒化シリコン膜と、酸化シリコン膜とを異方性エッチングする。ＤＲＡＭセル部１００ａに形成された積層構造体Ｇ１（１０５ａ/１０７ａ/１１１ａ）の側壁にスペーサ膜１１５ａが残る。この際、ゲート酸化膜１０３も同時に除去され、シリコン基板１００の表面が露出する。レジストマスク１３８を除去する。
【００４８】
図５（Ｇ）に示すように、シリコン基板１００全面に、プラズマＣＶＤ法を用い、厚さ５００ｎｍの層間絶縁膜１３２を酸化シリコン膜により形成する。層間絶縁膜１３２は、積層構造体上を覆い、上面がほぼ平坦になるような条件で形成する。
【００４９】
図５（Ｈ）に示すように、層間絶縁膜１３２を化学機械研磨（ＣＭＰ）により、窒化シリコン膜との選択性を有する条件を用いて削っていく。ＣＭＰの条件は、例えば、研磨剤としてシリカ１２ｗｔ％を含むＫＯＨ液を用い、ｐＨを１０に調整したスラリーを用いる。例えばスラリーの供給速度を２００ｃｃ／分とし、基板の相対的な回転速度を１００ｒｐｍとし、基板に印加する圧力を３００ｇ／ｃｍ2（２９．４Ｐａ）とした条件で研磨を行う。
【００５０】
オフセット絶縁膜１１１ａ及び１１１ｃの上面に達したところで研磨が自動的に停止する。この際、オフセット絶縁膜１１１ｂ上面の高さを、前の工程において予め積層構造体Ｇ１のオフセット絶縁膜１１１ａ上面の高さと一致させておいたため、オフセット絶縁膜１１１ｂ上面も同時に露出する。オフセット絶縁膜１１１ｂ上面を、積層構造体Ｇ１のオフセット絶縁膜１１１ａ上面よりも低い高さに調整しておいた場合には、オフセット絶縁膜１１１ｂ上部に層間絶縁膜１３２の一部が残る。
【００５１】
尚、ＣＭＰ法による研磨を行う代わりに、或いはこれと併用して、他のエッチング法を用いることも可能である。
【００５２】
図６（Ｉ）に示すように、アナログ容量部１００ｂ及び論理回路部１００ｃを覆い、ＤＲＡＭセル部１００ａ上に開口９５が形成されたレジストマスク１４８を形成する。この開口９５が、図１に示すコンタクトプラグ形成用のマスク開口部９５に対応する。開口９５は、積層構造体Ｇ１の延在する方向と交差する方向に延在する。レジストマスク１４８を用いて、層間絶縁膜１３２（図５（Ｇ））をエッチングする。エッチングにより層間絶縁膜１３２が除去される領域は、ＳＡＣ構造を形成する積層構造体Ｇ１間の領域であってストライプ状の領域である。積層構造体Ｇ１間の一部の領域に、不純物拡散領域（エクステンション領域）とのコンタクトを形成するためのコンタクトホール１４０が形成される。レジストマスク１４８を除去する。
【００５３】
図６（Ｊ）に示すように、シリコン基板１００上に、燐（Ｐ）をドーピングした厚さ３００ｎｍの非晶質シリコン層１４１を形成する。
【００５４】
その後、ＣＭＰ法により非晶質シリコン層１４１をその上面から研磨し、オフセット絶縁膜１１１ａ及び１１１ｂの上面で研磨を停止させる。
【００５５】
図７（Ｋ）に示すように、ＤＲＡＭセル部１００ａにおいて、積層構造体Ｇ１間のコンタクトホール１４０内に非晶質シリコン層が残る。非晶質シリコン層により形成され、積層構造体Ｇ１により分離されたコンタクトプラグ電極１４１ａが形成される。
【００５６】
図８（Ｌ）に示すように、シリコン基板１００の全面上に第２の層間絶縁膜１４３を形成する。第２の層間絶縁膜１４３の一部領域にコンタクトプラグ電極１４１ａに達する第２のコンタクトホール１４５を形成する。第２の層間絶縁膜１４３上の一部領域に、例えばタングステンを含む導電性膜により第１の配線１４７を形成する。第１の配線１４７は、第２のコンタクトホール１４５を介して上記のコンタクトプラグ電極１４１ａのうち隣接する一対の積層構造体Ｇ１に共通のエクステンション領域１２１（共通ソース領域ＣＳ）上に形成されているコンタクトプラグ電極と接続される。第２の層間絶縁膜１４３上に第１の配線１４７を覆って第３の層間絶縁膜１５１を形成する。
【００５７】
第３の層間絶縁膜１５１と第２の層間絶縁膜１４３とに、エクステンション領域（ドレイン領域Ｄ）上に形成されているコンタクトプラグ電極１４１ａの上面を露出する第３のコンタクトホール１５３ａを形成する。第３のコンタクトホール１５３ａ内に、ドープした非晶質シリコン層により形成された第２のプラグ電極１５４を形成する。第２のプラグ電極１５４の上面及びその周囲の第３の層間絶縁膜１５１の上面に、例えばタングステンにより形成されたＤＲＡＭ容量用の下部電極１５５を形成する。ＤＲＡＭ容量用の下部電極１５５の上に、例えば窒化シリコン膜により形成されたＤＲＡＭ用の誘電体層１５７を形成する。ＤＲＡＭ用の誘電体層１５７上に、例えば窒化チタンにより形成されたＤＲＡＭ用の上部電極層１６５を形成する。ＤＲＡＭ用のキャパシタが形成される。
【００５８】
ＤＲＡＭ用のキャパシタ上を覆って第３の層間絶縁膜１５１上に第４の層間絶縁膜１６１から第１の層間絶縁膜１３２までを貫通する第４のコンタクトホール１６３ｃを形成する。第４のコンタクトホール１６３ｃは、論理回路部に形成されているトランジスタのソース/ドレイン領域Ｓ／Ｄ（図２（Ｆ）では符号１２５で示される。）またはその表層部に形成されている金属シリサイド層１２７）の上面を露出する。
【００５９】
コンタクトホール１６３ｃの形成と同時に、第４の層間絶縁膜１６１から第１の層間絶縁膜１３２までを貫通する第５のコンタクトホール１６３ｄを形成する。第５のコンタクトホール１６３ｄは、アナログ容量部１００ｂに形成されているアナログ容量素子Ｃｐの下部電極１３０（またはその表層部に形成されている金属シリサイド層）の上面を露出する。
【００６０】
同時に、第４の層間絶縁膜１６１からアナログ容量素子Ｃｐ上に形成されたオフセット絶縁膜１１１ｂまでを貫通する第６のコンタクトホール１６３ｂを形成する。第６のコンタクトホール１６３ｂは、アナログ容量素子Ｃｐの上部電極１０５ｂ上に形成されたバリアメタル層１０７ｂの上面の一部を露出する。第４から第６までのコンタクトホール１６３ｃ，１６３ｄ及び１６３ｂ中に例えばタングステンにより形成されたプラグ電極１６４を埋める。第５の層間絶縁膜１６１上に、プラグ電極１６４の上面と接触する第２の配線層１６５を形成する。
【００６１】
以上の工程により、ＳＡＣ構造を有するＤＲＡＭセル部１００ａと、アナログ容量部１００ｂと、論理回路部１００ｃと、を同一基板上に形成することができる。
【００６２】
本実施の形態によれば、オフセット絶縁膜堆積直後の高さが基板面内で一定ではない場合に、図２（Ｂ）に示したように、オフセット絶縁膜の高い部分をエッチングにより低くする。このため、図５（Ｈ）に示したように、第１のオフセット絶縁膜１１１ａ、層間絶縁膜１３２及び第２のオフセット絶縁膜１１１ｂの上面が面一になる。図７（Ｋ）に示したように、ＳＡＣ構造を形成するためのプラグ電極用の材料が層間絶縁膜上に残ることがない。従って、ＳＡＣを含むＤＲＡＭセル部と、アナログ容量素子Ｃｐを含むアナログ容量部と論理回路を含む論理回路部とを同一基板上に集積化しても、プラグ電極１４１ａ同士が短絡することを防止できる。
【００６３】
次に、本発明の第１の実施の形態の変形例による半導体技術について、図９（Ａ）から図１１（Ｆ）までを参照して説明する。尚、本変形例による半導体技術において、第１の実施の形態による半導体技術と同一の構成要素については、同じ参照番号を付して、詳細な説明は省略する。
【００６４】
図９（Ａ）に示すように、この変形例による半導体技術においても、同一基板上に異なる素子が形成される。第１の素子領域１００ａには、ＳＡＣ構造を有するＤＲＡＭセル部が形成される。第２の素子領域１００ｂ上には、アナログ容量部が形成される。第３の素子領域１００ｃ上には、論理回路用のトランジスタを含む論理回路部が形成される。
【００６５】
図９（Ａ）は、第１の実施の形態による半導体技術を説明した際に参照した図２（Ａ）の状態から数工程後の状態を示す。本変形例による半導体製造工程では、図２（Ａ）と同じ状態から、オフセット絶縁膜の高さ調整を行わずに、図２（Ｂ）から図４（Ｆ）に示す工程と同様の工程を行った後に、シリコン基板１００の全面に酸化シリコン膜により層間絶縁膜１３２を形成する。ＣＭＰ法により層間絶縁膜１３２を上面から研磨する。研磨の条件は、例えば、研磨剤として１シリカ２ｗｔ％を含むＫＯＨを、ｐＨ１０に調整したスラリーを用いる。この条件を用いると、窒化シリコンで形成されたオフセット絶縁膜１１１ａとスペーサ膜１１５ａとに対して酸化シリコンにより形成された層間絶縁膜１３２を選択的に研磨できる。
【００６６】
図９（Ｂ）に示すように、窒化シリコン膜により形成されたオフセット絶縁膜１１１ｂ及びスペーサ膜１１５ｂの上面において研磨を停止する。オフセット絶縁膜１１１ｂの上面が露出する。オフセット絶縁膜１１１ｂに達した時点で研磨はストップする。次いで、窒化シリコン膜と酸化シリコン膜との研磨の選択性が無い研磨条件に変更する。一例として、オフセット絶縁膜１１１ｂ（第１の絶縁膜）の研削速度に対する層間絶縁膜１３２の研削速度の比が、上述の層間絶縁膜１３２を選択的に研磨できる条件（第１の条件）における当該比よりも小さく、かつ１以上である研磨条件（第２の研削条件）に変更する。例えば、燐酸とＫＯＨの混合スラリーを用いれば、窒化シリコンと酸化シリコンとの研磨速度が等しくできる。
【００６７】
図１０（Ｃ）に示すように、ＤＲＡＭセル部１００ａ及び論理回路部１００ｃに形成されているオフセット絶縁膜１１１ａ及び１１１ｃの上面に達するまで、層間絶縁膜１３２をエッチングする。この際、第２のオフセット絶縁膜１１１ｂとスペーサ膜１１５ｂとを同時にエッチングできる。多少のオーバエッチングが起こっても特に問題はない。
【００６８】
図１０（Ｄ）に示すように、アナログ容量部１００ｂと論理回路部１００ｃ上を覆い、第１の素子領域１００ａ上の一部領域上に開口１６８ａを有するレジストマスク１６８を形成する。積層構造体Ｇ１間に形成されている層間絶縁膜１３２のうち一部領域上の層間絶縁膜１３２を選択的に除去する。積層構造体Ｇ１間においてシリコン基板１００（共通ソース領域ＣＳ及びドレイン領域Ｄ）の表面が露出する。レジストマスク１６８を除去する。層間絶縁膜１３２が除去された上記一部の領域にシリコン基板１００まで達するコンタクトホール１４０が形成される。
【００６９】
図１１（Ｅ）に示すように、シリコン基板１００上に積層構造体Ｇ１及びＧ３と積層構造体Ｇ２（アナログ容量素子Ｃｐ）を覆って、不純物がドープされた非晶質シリコン膜１４１を３００ｎｍの厚さだけ形成する。ＤＲＡＭセル部１００ａ及び論理回路部１００ｃに形成されているオフセット絶縁膜１１１ａ、１１１ｃをストッパとして、上記のドープした非晶質シリコン層１４１をＣＭＰ法により研磨する。ドープした非晶質シリコン層１４１を、オフセット絶縁膜１１１ａ、１１１ｃの上面の高さまで除去する。図１１（Ｆ）に示すように、コンタクトホール１４０内にのみ不純物がドープされた非晶質シリコン層１４１を残すことができる。一方向に延在し、隣接する一対の積層構造体Ｇ１（ワード線）間において、非晶質シリコン層１４１が分離できる。
【００７０】
尚、第１の実施の形態による半導体装置と同様に、アナログ容量素子Ｃｐの下層電極１３０のうち表面が露出している領域にシリサイド層１２７を形成することもできる。シリサイド層を設けると、下層電極１３０のシート抵抗を低減できるとともに、後に形成するプラグ電極との間のコンタクト抵抗も低くできる。
【００７１】
図１１（Ｆ）は、第１の実施の形態による半導体技術の図７（Ｋ）と同様の構造である。以後、第１の実施の形態による半導体製造工程と同様の工程を経て半導体装置を形成することができる。
【００７２】
以上の工程により、同一基板上の第１の素子領域１００ａにＳＡＣ構造を有するＤＲＡＭセル部が形成されるとともに、第２の素子領域１００ｂ上にアナログ容量素子Ｃｐを含むアナログ容量部が形成され、かつ、第３の素子領域１００ｃ上に論理回路用のトランジスタを含む論理回路部を形成することができる。
【００７３】
本変形例によれば、オフセット絶縁膜堆積直後の高さが基板面内で一定ではない場合に、オフセット絶縁膜の高い部分をエッチングにより低くする。このため、第１のオフセット絶縁膜１１１ａ、層間絶縁膜１３２及び第２のオフセット絶縁膜１１１ｂの上面が面一になる。ＳＡＣ構造を形成するためのプラグ電極用の材料が層間絶縁膜上に残ることがない。従って、ＳＡＣを含むＤＲＡＭセル部と、アナログ容量素子Ｃｐを含むアナログ容量部と論理回路を含む論理回路部とを同一基板上に集積化しても、プラグ電極１４１ａ同士が短絡することを防止できる。
【００７４】
次に、本発明の第２の実施の形態による半導体技術について図１２から図１７までを参照して説明する。
【００７５】
本実施の形態による半導体技術は、スタティック・ラム（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＳＲＡＭ）を含むＳＲＡＭセル部と論理回路部とフラッシュメモリセル部とを混載させた半導体集積回路（フラッシュ・マイコン）に関するものである。図１２は、フラッシュ・マイコンの平面図であり、図１３（Ａ）から図１７（Ｉ）は、フラッシュ・マイコンの製造工程を示す断面図であり、図１２のＸＩＩａ−ＸＩＩａ'線に沿う断面図である。
【００７６】
図１２に示すように、フラッシュ・マイコンは、２次元平面に形成されるシリコン基板２００の表面上に第１の素子領域（ＳＲＡＭセル部）２００ａと、第２の素子領域２００ｂ（フラッシュメモリセル部）と第３の素子領域（論理回路部）２００ｃとを有している。ＳＲＡＭセル部２００ａには、主としてＳＲＡＭが形成される。フラッシュメモリセル部２００ｂは、主としてフラッシュメモリが形成される。論理回路部２００ｃには主として論理回路が形成される。
【００７７】
ＳＲＡＭセル部２００ａは、活性領域１９１ａと、それを横切るゲート電極を含む積層構造体Ｇ１と、積層構造体Ｇ１の両側に形成されるソース／ドレイン領域Ｓ／Ｄが形成されている。図においては、それぞれに２つのゲート電極が含まれる一対の積層構造体Ｇ１とそれぞれの積層構造体Ｇ１の両側に形成されたソース及びドレイン電極Ｓ／Ｄとにより、１つのセル内に４つのＭＯＳＦＥＴ：Ｔｒが形成されている。
【００７８】
フラッシュメモリセル部２００ｂには、一方向（図１２のＸ方向）に延在するストライプ状の多数の不純物拡散領域Ｆと、不純物拡散領域Ｆ上に形成され行列状に整列して多数形成された島状の蓄積ゲート１９０ｂとを有する。さらに、蓄積ゲート１９０ｂ上を通り、不純物拡散領域Ｆと交差する方向に延在する制御ゲート電極ＣＧが形成されている。論理回路部２００ｃには、活性領域１９０ｃ上に、トランジスタのゲート電極を含む積層構造体Ｇ３と、その両側に形成されたソース及びドレイン領域Ｓ／Ｄとが設けられている。
【００７９】
第１の活性領域１９０ａ（第１の素子領域２００ａ内に形成される）上と、蓄積ゲート１９０ｂ上と、ソース／ドレイン領域Ｓ／Ｄ上（第２の素子領域２００ｂ及び第３の素子領域２００ｃ内に形成される）とに、プラグ電極形成用のコンタクトホールを形成するためのマスクが形成される。それぞれの領域にコンタクトホールを形成するために、マスクには、マスク開口部１９５、１９７及び１９６が形成される。コンタクトホールは、矩形の形状を有する。
【００８０】
ところで、図１に示すＤＲＡＭセル部において、コンタクトホール形成用のマスクパターンに設けられている開口の形状は、一方向に延在する連続したライン状であった。これに対して、図１２に示すＳＲＡＭセル部とフラッシュメモリセル部とにコンタクトホールを形成するために用いられるマスクパターンの開口の形状は、ライン状ではなく例えば矩形である。この開口が、Ｘ方向及びＹ方向に断続的に並ぶ。
【００８１】
以下、半導体装置の製造工程について説明する。ｐ型の導電性を有するシリコン基板２００（基板の抵抗率が約１０Ω・ｃｍ、主面が（１００）面）の表面を厚さ１０ｎｍほど熱酸化する。その後、ＣＶＤ法により厚さ１１２ｎｍの窒化シリコン膜を堆積する。レジストマスクを用いて、素子分離領域を形成するための領域における窒化シリコン膜／酸化シリコン膜を除去する。レジストマスクを除去した後に、素子領域上の窒化シリコン膜と酸化シリコン膜をマスクとして、素子分離領域のシリコン基板２００の表面を３００ｎｍ程度の深さまでエッチングする。熱酸化法（８５０℃，厚さ１０ｎｍ）とＣＶＤ法とにより、厚さ５０ｎｍの酸化シリコン膜を形成した後に、窒化シリコン膜をストッパとして酸化シリコン膜をＣＭＰ法により研磨する。
【００８２】
次いで、窒化シリコン膜を剥離することにより、素子分離領域２０１ａ、２０１ｂ及び２０１ｃを形成する。これらの素子分離領域により第１から第３までの素子領域２００ａ、２００ｂ及び２００ｃが画定される。レジストマスクを用いてシリコン基板２００内の所定の領域に対して選択的にイオン注入をする。イオン注入により、活性領域を内包するウェル領域を形成するとともに、ＭＯＳＦＥＴのしきい値の制御を行う。
【００８３】
シリコン基板２００の表面を９００℃で熱酸化して、厚さ１０ｎｍのトンネル酸化膜２２５を形成する。トンネル酸化膜２２５上に、Ｐをドーピングした厚さ９０ｎｍの非晶質シリコン膜２２７を堆積する。次いで、非晶質シリコン膜２２７上にＯＮＯ膜（ＣＶＤ法により形成した酸化シリコン膜（厚さ９ｎｍ）と、ＣＶＤ法により形成した窒化シリコン膜（厚さ９ｎｍ）と、９５０℃で熱酸化した酸化シリコン膜（厚さ３ｎｍ）との積層構造により構成される）を形成する。
【００８４】
次いで、第２の素子領域２００ｂ（フラッシュメモリセル部）に、図１２のＸ方向に延在するストライプ状のマスクパターンを形成する。このマスクパターンを用いて、トンネル酸化膜２２５と非晶質シリコン膜２２７とＯＮＯ膜２２３と除去する。フラッシュメモリセル部２００ｂにＸ方向に延びるストライプ状の蓄積ゲートパターンが残る。
【００８５】
シリコン基板２００上のＳＲＡＭセル部２００ａと論理回路部２００ｃとの上に、厚さ２ｎｍのゲート絶縁膜２０３を熱酸化法により７５０℃で形成する。この際、フラッシュメモリセル部２００ｂにおける蓄積ゲートパターン上にはＯＮＯ膜２２３が形成されているために酸化されず、その厚さがほとんど変わらない。シリコン基板２００上に、厚さ１００ｎｍの非晶質シリコン膜２０５を堆積する。ＮＭＯＳ領域にはイオン種をＰとして、加速エネルギー１０ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2の条件でイオン注入を行う。ＰＭＯＳ領域には、イオン種をＢとして、加速エネルギー３ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2の条件でイオン注入を行う。これにより、非晶質シリコン膜２０５に導電性を付与する。
【００８６】
シリコン基板２００全面に、厚さ５ｎｍの窒化タングステン膜と厚さ５０ｎｍのタングステン膜とからなるバリアメタル層２０７と、厚さ２００ｎｍのＳＡＣ用のオフセット絶縁膜（窒化シリコン膜）２１１とを積層する。これらの積層構造を、平面視同一の形状にパターニングする。図１３（Ａ）に示すように、ＳＲＡＭ部２００ａ上に、積層構造体Ｇ１（ゲート電極層２０５ａ／バリアメタル層２０７ａ／オフセット絶縁膜２１１ａ）が形成される。論理回路部２００ｃ上の論理回路部にトランジスタのゲート電極を含む積層構造体Ｇ３（ゲート電極層２０５ｃ／バリアメタル層２０７ｃ／オフセット絶縁膜２１１ｃ）が形成される。フラッシュメモリセル部２００ｂのトンネル酸化膜２２５上に、積層構造体Ｇ２（非晶質シリコン膜２２７／ＯＮＯ膜２２３／ゲート電極層２０５ｂ／バリアメタル層２０７ｂ／オフセット絶縁膜２１１ｂ）が形成される。前の工程においてストライプ状に形成された蓄積電極構造が、この工程により島状の蓄積電極に加工される。制御電極ＣＧ（ゲート電極層２０５ｂ／バリアメタル層２０７ｂ／オフセット絶縁膜２１１を含む）は、図１２に示すように上下方向に延在するように形成される。
【００８７】
図１３（Ｂ）に示す状態では、オフセット絶縁膜２１１ａ及び２１１ｃの上面に比べて、オフセット絶縁膜２１１ｂの上面の高さが１０５ｎｍほど高くなっている。
【００８８】
フラッシュメモリセル部２００ｂ上にのみ開口２０８ａを形成され、ＳＲＡＭセル部２００ａ及び論理回路部２００ｃ上を被覆するレジストマスク２０８を形成する。オフセット絶縁膜２１１ｂの上面の高さが、オフセット絶縁膜２１１ａ及び２１１ｃの上面とほぼ等しい高さになるまで、オフセット絶縁膜２１１ｂをエッチングする。オフセット絶縁膜２１１ｂ上面の方が、オフセット絶縁膜２１１ａ、２１１ｃの上面より低くなるまでエッチングを続けても良い。
【００８９】
図１４（Ｃ）に示す構造に至る工程について説明する。シリコン基板２００上にスルー注入用の膜として厚さ２ｎｍの酸化膜を７５０℃で形成した後、ＮＭＯＳ領域に対して、イオン種としてＡｓを用い、加速エネルギー７ｋｅＶ、ドーズ量２．０×１０15ｃｍ-2の条件でイオン注入（エクステンション領域形成用のイオン注入）を行う。次いで、イオン種をＢとし、加速エネルギー１０ｋｅＶ、ドーズ量４．０×１０13ｃｍ-2の条件でイオン注入（ポケット注入領域形成用のイオン注入）を行う。
【００９０】
ＰＭＯＳ領域に対して、イオン種としてＢＦ2+を用い、加速エネルギー２ｋｅＶ、ドーズ量１．０×１０15ｃｍ-2の条件でイオン注入（エクステンション領域形成用のイオン注入）を行い、次いで、イオン種をＡｓとし、加速エネルギー１００ｋｅＶ、ドーズ量４．０×１０13ｃｍ-2の条件でイオン注入（ポケット注入領域形成用のイオン注入）を行う。
【００９１】
その後、厚さ２０ｎｍの窒化シリコン膜と、厚さ３０ｎｍの酸化シリコン膜とを堆積し、異方性エッチングを行うことにより、積層構造体Ｇ１及びＧ３の側壁にスペーサ膜（側壁絶縁膜）２１５ａ及び２１５ｃを残す。この際、フラッシュメモリセル部２００ｂのエクステンション領域が、後の工程でシリサイド化されるのを防止するために、フラッシュメモリセル部２００ｂ上をレジストマスクで被覆した状態で異方性エッチングを行う。
【００９２】
次いで、ＮＭＯＳ領域に対して、イオン種をＰとし、加速エネルギー１５ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2の条件でソース／ドレイン領域形成用のイオン注入を行う。ＰＭＯＳ領域に対しては、イオン種をＢとし、加速エネルギー５ｋｅＶ、ドーズ量２．０×１０15ｃｍ-2の条件でイオン注入を行う。上記のレジストマスクを除去する。例えばＲＴＡ法を用い、１０２５℃で３秒間のアニールを行うことにより、エクステンション領域２２１ａ、２２１ｂ及び２２１ｃとポケット注入領域２２３ａ、２２３ｂ及び２２３ｃとソース／ドレイン領域２２５ａ及び２２５ｃとを形成する。
【００９３】
次いで、例えばスパッタリング法を用いて、シリコン基板２００上に厚さ１０ｎｍのコバルト金属層を形成し、５００℃で３０秒間のアニール処理を行う。ＳＲＡＭセル部２００ａ上に形成されたソース／ドレイン領域２２５ａの表層部と論理回路部２００ｃ上に形成されたソース／ドレイン領域２２５ｃの表層部とをシリサイド化する。シリコン酸化膜上の未反応のコバルト金属層を選択的に除去した後に、８４０℃で３０秒間のアニールを行う。ソース／ドレイン領域２２５ａとソース／ドレイン領域２２５ｃとに、コバルトシリサイド層２２８ａと２２８ｃとが形成される。
【００９４】
第１の実施の形態による半導体製造工程と同様に、ＳＲＡＭセル部２００ａ及び論理回路部２００ｃ上を覆い、フラッシュメモリセル部２００ｂ上に開口を有するレジストマスクを形成する。このレジストマスクを用いて、フラッシュメモリセル部２００ｂに形成されている窒化シリコン膜と酸化シリコン膜とを異方性エッチングにより除去する。積層構造体Ｇ２の側壁上にスペーサ膜２１５ｂが残る。
【００９５】
図１４（Ｄ）に示すように、シリコン基板２００の全面に、プラズマＣＶＤ法により厚さ５００ｎｍの層間絶縁膜２３２（酸化シリコン膜）を堆積する。層間絶縁膜２３２は、積層構造体Ｇ１からＧ３までを覆ってその表面がほぼ平坦になるような条件で層間絶縁膜２３２を形成する。窒化シリコン膜との選択性を有する条件で、ＣＭＰ法により層間絶縁膜２３２を上面から削る。オフセット絶縁膜２１１ａ、２１１ｂ及び２１１ｃの上面に達すると、スペーサ層２１５ａ、２１５ｂ及び２１５ｃの上面も露出する。ここ時点において研磨処理が自動的に停止される。この際、フラッシュメモリセル部２００ｂのオフセット絶縁膜２１１ｂの上面も上記の工程において、オフセット絶縁膜２１１ａ及び２１１ｃの上面と同じ高さに調整したため、それぞれのオフセット絶縁膜２１１ａ、２１１ｂ及び２１１ｃの上面がほぼ同時に露出する。尚、オフセット絶縁膜２１１ｂの上面をオフセット絶縁膜２１１ａ及び２１１１ｃの上面の高さよりも低くまでエッチングした場合には、オフセット絶縁膜２１１ｂの上部に層間絶縁膜２３２が残るが、その後の工程において、特に問題にはならない。
【００９６】
図１２および図１５（Ｆ）に示すように、コンタクトプラグ用のコンタクトホールを形成するための領域に開口１９５、１９７及び１９５ｃを有するレジストマスク２３０を形成する。このレジストマスク２３０を用いて、積層構造体Ｇ１、Ｇ２及びＧ３間に形成されている層間絶縁膜２３２ａ、２３２ｂ及び２３２ｃを除去する。コバルトシリサイド層２２８ａ及び２２８ｃの上面を露出するとともに、エクステンション領域２２１ｂの上面をも露出するコンタクトホール２３５ａ、２３５ｂ及び２３５ｃが形成される。コンタクトホール２３５ａは、積層構造体Ｇ１に隣接して形成され、一部領域において積層構造体Ｇ１の側壁に形成されているスペーサ膜２１５ａと自己整合して形成される。コンタクトホール２３５ｂは、積層構造体Ｇ２に隣接して形成され、通常のマスク合わせ工程により積層構造体Ｇ２と位置合わせされる。コンタクトホール２３５ｃは、積層構造体Ｇ３に隣接して形成され、一部領域において積層構造体Ｇ３の側壁に形成されているスペーサ膜２１５ｃと自己整合してＳＡＣ構造が形成される。
【００９７】
尚、図１５（Ｆ）に示すように、コンタクトホール２３５ｃ内において、スペーサ膜２１５ｃの側壁に層間絶縁膜２３２ｃ'が残るが、後の工程で特に問題はない。
【００９８】
図１５（Ｇ）に示すように、コンタクトホール２３５ａ、２３５ｂ及び２３５ｃ内に、バリアメタル層２４１ａ（Ｔｉ層（厚さ１０ｎｍ）/ＴｉＮ層（厚さ２０ｎｍ））とタングステン層２４２ａ（２００ｎｍ）とを堆積する。バリアメタル層２４１ａとタングステン層２４２ａとがコンタクトホール内に埋まるとともに、さらに層間絶縁膜２３２ａ、２３２ｂ及び２３２ｃ上に形成され、その上面は、ほぼ平坦になる。
【００９９】
図１６（Ｈ）に示すように、オフセット絶縁膜２１１ａ、２１１ｂ及び２１１１ｃをストッパとして、上記のバリアメタル層２４１ａとタングステン層２４２ａとをＣＭＰ法により研磨する。ＣＭＰ法により研磨することで、バリアメタル層２４１ａとタングステン層２４２ａとが、積層構造体Ｇ１、Ｇ２及びＧ３の上面まで擦り切られてコンタクトホール２３５ａ、２３５ｂ及び２３５ｃ内にのみ残る。プラグ電極２４１ａ／２４２ａが、積層構造体Ｇ１、Ｇ２及びＧ３間において分離される。
【０１００】
図１７（Ｉ）に示すように、第１の実施の形態において説明した工程と同様の工程により、積層構造体Ｇ１、Ｇ２及びＧ３とを覆って、層間絶縁膜２３２上に別の層間絶縁膜２５１を形成する。別の層間絶縁膜２５１（或いは層間絶縁膜２５１及び層間絶縁膜２３２）内に第２のコンタクトホール２４３ａ、２４３ｂ及び２４３ｃを形成する。第２のコンタクトホール内にプラグ電極２４５ａ、２４５ｂ及び２４５ｃを形成し、層間絶縁膜２４１上に配線層２４７ａ、２４７ｂ及び２４７ｃを形成する。配線層２４７ａ、２４７ｂ及び２４７ｃは、シリコン基板２００内に形成されたコバルトシリサイド層２２８ａ、２２８ｃ又は不純物拡散領域２２１ｂと接続される。
【０１０１】
本実施の形態による半導体技術によれば、オフセット絶縁膜堆積直後の高さが基板面内で一定でない場合において、層間絶縁膜の上面とオフセット絶縁膜の上面とを基板面内において面一にすることができる。ＳＲＡＭセル部と、ＳＡＣを含むフラッシュメモリセル部と、論理回路を含む論理回路部と、を同一基板上に集積化しても、ＳＡＣ構造を形成するためのプラグ電極用の材料が層間絶縁膜上に残ることがない。従って、プラグ電極の短絡を防止することができる。
【０１０２】
次に、本発明の第２の実施の形態の変形例による半導体技術について、図１８（Ａ）から図２０（Ｆ）までを参照して説明する。本変形例による半導体技術は、第２の実施の形態による半導体技術と同様に、ＳＲＡＭセル部と論理回路部とフラッシュメモリセル部とを同一基板上に混載した半導体集積回路技術に関する。第２の実施の形態による半導体技術と同一の構成要素に関しては、第２の実施の形態による半導体技術において付した符号に１００を足した符号を付して、その詳細な説明は省略する。
【０１０３】
図１８（Ａ）以下は、本変形例による製造工程を説明するための断面図である。第２の実施の形態による半導体技術と同様に、第１の素子領域３００ａにＳＲＡＭセル部が、第２の素子領域３００ｂにフラッシュメモリセル部が、第３の素子領域３００ｃに論理回路部が形成される。
【０１０４】
まず、ｐ型シリコン基板３００（抵抗率１０Ω・ｃｍ、（１００）面を主面とする）を１００ｎｍの厚さまで熱酸化した後に、ＣＶＤ法により厚さ１１２ｎｍの窒化シリコン膜をシリコン基板３００上に堆積する。レジストマスクを用いて素子分離領域の窒化シリコン膜と酸化シリコン膜とを除去する。レジストマスクを除去した後に、素子領域上の窒化シリコン膜と酸化シリコン膜とをマスクとして用い、素子分離領域のシリコンを３００ｎｍ程度エッチングする。８５０℃で熱酸化することにより厚さ１０ｎｍの熱酸化膜を形成し、次いで、ＣＶＤ法によりシリコン酸化膜を厚さ５５０ｎｍだけ形成する。その後、窒化シリコン膜をエッチングストッパとして用い、酸化シリコン膜をＣＭＰ法により研磨する。窒化シリコン膜を剥離することにより、素子分離領域３０１（３０１ａ、３０１ｂ、３０１ｃ）を形成する。
【０１０５】
レジストマスクを用いてシリコン基板３００に選択的にイオン注入を行い、ウェルを形成するとともに、ＭＯＳＦＥＴのしきい値コントロールを行う。フラッシュメモリセル部を含む第３の素子領域３０３ｃ上に、トンネル酸化膜３２５を９００℃で厚さ１０ｎｍだけ形成する。次いで、Ｐをドープした厚さ９０ｎｍの非晶質シリコン膜３２７を堆積した後、ＯＮＯ膜３２８を形成する。ＯＮＯ膜３２８は、ＣＶＤ法により形成した厚さ６ｎｍの酸化シリコン膜と、同じくＣＶＤ法により形成した厚さ９ｎｍの窒化シリコン膜と、９５０℃で熱酸化された厚さ３ｎｍの酸化シリコン膜との積層膜により形成されている。フラッシュメモリセル部３００ｂ上に図１２に示すように、Ｘ方向に延在するストライプ状のレジストマスクを形成する。レジストマスクは複数本平行に配置される。ＳＲＡＭセル部３００ａ及び論理回路部３００ｃ上に形成されたトンネル酸化膜３２５と非晶質シリコン膜３２７とＯＮＯ膜３２８とをエッチングにより除去する。この際、フラッシュメモリセル部３００ｂにおいては、図１２に示すようにＸ方向に延びる平行なストライプ状の蓄積ゲートが形成される。尚、１８（Ａ）は、トンネル酸化膜３２５と非晶質シリコン層３２７とＯＮＯ膜３２８と非晶質シリコン層３０５ｂとバリアメタル層３０７ｂと絶縁膜２１１との積層造が残っている領域の断面を示している。ストライプ状のパターン間においては、これらの積層が除去される。
【０１０６】
レジストマスクを除去した後、ＳＲＡＭセル部３００ａと論理回路部３００ｃとの上に、７５０℃での熱酸化により、厚さ２ｎｍのゲート絶縁膜３０３を形成する。この際、ＯＮＯ膜３２８上は、ほとんど酸化されない。シリコン基板３００上に、厚さ１００ｎｍの非晶質シリコン膜３０５を堆積した後、ＮＭＯＳ領域に対しては、イオン種としてＰを用い、加速エネルギー１０ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2の条件でイオン注入を行う。ＰＭＯＳ領域に対しては、イオン種としてＢを用い、加速エネルギー３ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2の条件でイオン注入を行う。次いで、シリコン基板３００上に、厚さ５ｎｍの窒化タングステン層と、その上に形成された厚さ５０ｎｍのタングステン層とにより形成されたバリアメタル層３０７を形成する。バリアメタル層３０７上に、窒化シリコン膜により形成され、後の工程でオフセット絶縁膜となる絶縁膜３１１を形成する。
【０１０７】
図１８（Ａ）に示すように、フラッシュメモリセル部３００ｂの絶縁膜３１１上面は、ＳＲＡＭセル部３００ａ及び論理回路部３００ｃ上の絶縁膜３１１上面に比べて１０５ｎｍ程度高くなる。
【０１０８】
図１８（Ｂ）に示すように、ＳＲＡＭセル部３００ａ及び論理回路部３００ｃ上を覆い、フラッシュメモリセル部３００ｂ上に開口３２８ａを有するレジストマスク３２８を形成する。フラッシュメモリセル部３００ｂ上の絶縁膜３１１がＳＲＡＭセル部３００ａ及び論理回路部３００ｃ上に形成された絶縁膜３１１の上面とほぼ等しい高さになるまで、絶縁膜３１１をエッチングする。レジストマスク３２８を除去する。尚、フラッシュメモリセル部３００ｂに形成されている絶縁膜３１１の上面が、ＳＲＡＭセル部３００ａ及び論理回路部３００ｃに形成されている絶縁膜３１１の上面よりも低くなるまで第２の素子領域３００ｂに形成されている絶縁膜３１１をエッチングしてもよい。
【０１０９】
レジストマスクを用いて絶縁膜３１１を加工する。図１９（Ｃ）に示すように、ＳＲＡＭセル部３００ａに、オフセット絶縁膜３１１ａとバリアメタル層３０７ａと非晶質シリコン層３０５ａとの積層構造体Ｇ１が形成される。フラッシュメモリセル部３００ｂに、オフセット絶縁膜３１１ｂとバリアメタル層３０７ｂと非晶質シリコン層３０５ｂとの積層構造体Ｇ２が形成される。論理回路部３００ｃに、オフセット絶縁膜３１１ｃとバリアメタル層３０７ｃと非晶質シリコン層３０５ｃとの積層構造体Ｇ３が形成される。
【０１１０】
ＳＲＡＭセル部３００ａ及び論理回路部３００ｃに形成される積層構造体Ｇ１及びＧ３と、フラッシュメモリセル部３００ｂに形成される積層構造体Ｇ２とを同時に形成することができる。図１２に示すように、フラッシュメモリセル部３００ａでは、図面のＹ方向に延びるストライプ状の制御電極ＣＧが形成される。
【０１１１】
図１９（Ｄ）に至る工程を説明する。シリコン基板３００上に、７５０℃での熱酸化法により厚さ２ｎｍのスルー酸化膜を形成する。その後、ＮＭＯＳ領域に対しては、イオン種をＡｓとし、加速エネルギー７ｋｅＶ、ドーズ量２．０×１０15ｃｍ-2の条件でエクステンション領域形成用のイオン注入を行い、次いで、イオン種をＢとし、加速エネルギー１０ｋｅＶ、ドーズ量４．０×１０13ｃｍ-2の条件で、ポケット注入領域形成用のイオン注入を行う。
【０１１２】
ＰＭＯＳ領域に対しては、イオン種をＢとし、加速エネルギー２ｋｅＶ、ドーズ量１．０ｘ１０15ｃｍ-2の条件で、エクステンション領域用のイオン注入を行い、次いで、イオン種をＡｓとし、加速エネルギーを１００ｋｅＶ、ドーズ量を４．０×１０13ｃｍ-2の条件でポケット領域用のイオン注入を行う。その後、厚さ２０ｎｍの窒化シリコン膜と、厚さ３０ｎｍの酸化シリコン膜とを堆積する。窒化シリコン膜と酸化シリコン膜とを異方性エッチングすることにより、積層構造体Ｇ１及びＧ３の側壁にスペーサ膜３１５ａ及び３１５ｃを残す。この際、フラッシュメモリセル部３００ｂにおいては、エクステンション領域が、後の工程でシリサイド化されるのを防ぐため、フラッシュメモリセル部３００ｂ上をレジストマスクで被覆した状態で異方性エッチングを行う。
【０１１３】
ＮＭＯＳ領域に対しては、イオン種をＰとし、加速エネルギー１５ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2の条件でイオン注入を行う。ＰＭＯＳ領域に対しては、イオン種をＢとし、加速エネルギー５ｋｅＶ、ドーズ量２．０×１０15ｃｍ-2の条件でイオン注入を行う。レジストマスクを除去する。その後、ＲＴＡ法により、１０２５℃、３秒間の熱処理を行い、ソース／ドレイン領域３２５ａ及び３２５ｃを形成する。
【０１１４】
厚さ１０ｎｍのコバルト層を、スパッタリング法を用いて基板上に形成する。５００℃で３０秒間のアニールを行い、ＳＲＡＭセル部３００ａと論理回路部３００ｃとに形成されているソース／ドレイン領域３２５ａと３２５ｃとの表層部をシリサイド化する。更に、未反応のコバルト層を選択的に除去する。その後、８４０℃、３０秒間のアニール処理を行う。ＳＲＡＭセル部３００ａと論理回路部３００ｃに、それぞれ形成されたソース／ドレイン領域３２５ａ及び３２５ｃの表層部に、コバルトシリサイド層３１７ａ及び３１７ｃが形成される。
【０１１５】
第２の実施の形態による半導体製造工程と同様に、ＳＲＡＭセル部３００ａ及び論理回路部３００ｃ上を覆い、フラッシュメモリセル部３００ｂ上に開口を有するレジストマスクを形成する。レジストマスクを用いて、フラッシュメモリセル部３００ｂに形成されている上記の窒化シリコン膜と酸化シリコン膜とを異方性エッチングにより除去する。図１９（Ｄ）に示すように、積層構造体Ｇ３の側壁上にスペーサ膜３１５ｂが残る。レジストマスクを除去する。
【０１１６】
図２０（Ｅ）に示すように、シリコン基板３００全面に、プラズマＣＶＤ法により厚さ５００ｎｍの酸化シリコン膜により形成された層間絶縁膜３３２を堆積する。層間絶縁膜３３２は、積層構造体Ｇ１、Ｇ２及びＧ３上を覆う。層間絶縁膜３３２の上面がほぼ平坦になる。
【０１１７】
ＣＭＰ法により窒化シリコン膜との選択性をとって層間絶縁膜３３２を上面から研磨する。図２０（Ｆ）に示すように、オフセット絶縁膜３１１ａから３１１ｃまでの上面が露出した時点で研磨を停止する。前の工程において、オフセット絶縁膜３１１ａから３１１ｃまでの上面の高さを揃えたので、各オフセット絶縁膜の上面はほぼ同時に露出する。オーバーエッチング量が少なくてすむ。この状態で、層間絶縁膜３３２の上面と、オフセット絶縁膜３１１ａ、３１１ｂ及び３１１ｃの上面と、スペーサ膜３１５ａ、３１５ｂ及び３１５ｃの上面と、がほぼ面一になる。
【０１１８】
尚、フラッシュメモリセル部３００ｂに形成されているオフセット絶縁膜３１１ｂの上面がＳＲＡＭセル部３００ａ又は論理回路部３００ｃに形成されているオフセット絶縁膜３１１ａ又は３１１ｃの上面よりも低く形成されている場合には、オフセット絶縁膜３１１ｂの上部に層間絶縁膜３３２が残るが、その後の工程において特に問題となることはない。
【０１１９】
その後は、第２の実施の形態において図１５（Ｆ）から図１７（Ｉ）までを参照して説明した工程と同様の工程を行えば良い。
【０１２０】
本変形例による半導体技術によれば、オフセット絶縁膜堆積直後の高さが基板面内で一定でない場合において、層間絶縁膜の上面とオフセット絶縁膜の上面とを基板面内において面一にすることができる。ＳＲＡＭセル部と、ＳＡＣを含むフラッシュメモリセル部と、論理回路を含む論理回路部と、を同一基板上に集積化しても、ＳＡＣ構造を形成するためのプラグ電極用の材料が層間絶縁膜上に残ることがない。従って、プラグ電極の短絡を防止することができる。
【０１２１】
尚、本変形例による半導体技術では、層間絶縁膜の平坦化工程の前に、素子領域間において高さの異なる絶縁膜の上面を、高さが等しくなるように調整してから、ゲート電極などの積層構造を形成した。その代わりに、以下に説明する工程を用いても良い。
【０１２２】
第１の実施の形態の変形例による半導体技術において説明したように、まず、図１２（Ａ）に示す状態からオフセット絶縁膜を含む積層構造を形成する。次いで、層間絶縁膜を形成する。層間絶縁膜を例えば窒化シリコンに対して酸化シリコンを選択的に研磨する条件で、一番高い上面を有するオフセット絶縁膜の上面まで研磨する。ここで、窒化シリコンと酸化シリコンとを同時に研磨又はエッチングできる条件に変えて、一番低い上面を有するオフセット絶縁膜の上面まで層間絶縁膜とオフセット絶縁膜とを除去し、図２０（Ｆ）に示す状態にする。その後は、本変形例による半導体技術と同様の工程を用いれば良い。
【０１２３】
また、上記の各実施の形態においては、同一基板上に３種類の異なる素子を形成する場合について説明したが、２種類の異なる素子又は３種類以上の異なる素子を同一基板上に形成する場合においても、各素子のオフセット絶縁膜の上面の高さが合うように調整すれば、層間絶縁膜の上面とオフセット絶縁膜の上面とを面一にすることが可能である。
【０１２４】
以上、実施の形態に沿って本発明を説明したが、本発明はこれらに制限されるものではない。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【０１２５】
尚、本願明細書に記載されている発明に関して、特許請求の範囲に記載した発明と併せて、以下に付記する発明についても抽出可能である。
（付記１）主面内に第１の領域と第２の領域とが画定された半導体基板と、
前記半導体基板の主面の前記第１の領域の一部の上に形成され、基板側から順番に導電膜と絶縁膜とが積層された第１の積層構造と、
前記半導体基板の主面の前記第２の領域上に形成された第１の下地膜と、
該第１の下地膜の上に形成され、基板側から順番に導電膜と絶縁膜とが積層された第２の積層構造であって、前記第１の積層構造の絶縁膜と前記第２の積層構造の絶縁膜とが同一材料で形成され、前記半導体基板の主面から前記第２の積層構造の上面までの高さが、前記半導体基板の主面から前記第１の積層構造の上面までの高さと等しいかまたはそれよりも低い前記第２の積層構造と
を有する半導体装置。（１）
（付記２）さらに、前記半導体基板の主面上に形成された層間絶縁膜であって、該層間絶縁膜の上面が前記第１の積層構造の上面と同一の平面を画定している前記層間絶縁膜と、
前記第１の領域上の前記層間絶縁膜に形成された複数のコンタクトホールと、
前記コンタクトホール内に埋め込まれた導電性プラグであって、該導電性プラグの上面が前記平面に整合している前記導電性プラグと
を有する付記１に記載の半導体装置。（２）
（付記３）さらに、前記第１の積層構造と前記第２の積層構造との側壁に形成されたサイドウォールスペーサと
を有する付記１又は２に記載の半導体装置。（３）
（付記４）前記第１の下地膜が、キャパシタの下部電極と誘電体膜とを含む
付記１から３までのいずれか１に記載の半導体装置。（４）
（付記５）前記第１の下地膜が、フローティングゲート電極と第２の絶縁膜とを含む付記１から３までのいずれか１に記載の半導体装置。（５）
（付記６）（ａ）第１の領域と第２の領域とが画定された半導体基板を準備する工程と、
（ｂ）前記半導体基板の前記第２の領域上に、第１の下地膜を形成する工程と、
（ｃ）前記第１の領域上及び前記第１の下地膜の上に、第１の導電膜を形成する工程と、
（ｄ）前記第１の導電膜の上に、第１の絶縁膜を形成する工程と、
（ｅ）少なくとも前記第１の導電膜と第１の絶縁膜との２層をパターニングし、前記第１の領域上においては、前記半導体基板の上に、前記第１の導電膜の一部と前記第１の絶縁膜の一部とが積層された第１の積層構造を残し、前記第２の領域上においては前記第１の下地膜の上に、前記第１の導電膜の一部と前記第１の絶縁膜の一部とが積層された第２の積層構造を残す工程と、
（ｆ）前記第２の積層構造の上面が前記第１の積層構造の上面と等しい高さ、もしくは該第１の積層構造の上面よりも低くなるように、前記第２の積層構造を薄くする工程と
を含む半導体装置の製造方法。（６）
（付記７）（ａ）第１の領域と第２の領域とが画定された半導体基板を準備する工程と、
（ｂ）前記半導体基板の前記第２の領域上に、第１の下地膜を形成する工程と、
（ｃ）前記第１の領域上及び前記第１の下地膜の上に、第１の導電膜を形成する工程と、
（ｄ）前記第１の導電膜の上に、第１の絶縁膜を形成する工程と、
（ｅ）前記第２の領域上の前記第１の絶縁膜の上面が、前記第１の領域上の前記第１の絶縁膜の上面と等しい高さ、もしくは該第１の絶縁膜の上面よりも低くなるように、前記第２の領域上の前記第１の絶縁膜を薄くする工程と、
（ｆ）少なくとも前記第１の導電膜と第１の絶縁膜との２層をパターニングし、前記第１の領域上においては、前記半導体基板の上に、前記第１の導電膜の一部と前記第１の絶縁膜の一部とが積層された第１の積層構造を残し、前記第２の領域上においては前記第１の下地膜の上に、前記第１の導電膜の一部と前記第１の絶縁膜の一部とが積層された第２の積層構造を残す工程と
を含む半導体装置の製造方法。（７）
（付記８）さらに、（ｇ）前記第１の積層構造及び第２の積層構造を覆うように、前記半導体基板の主面上に層間絶縁膜を形成する工程と、
（ｈ）前記第１の積層構造の上面が露出するまで、前記層間絶縁膜を削り、該層間絶縁膜の上面を平坦化する工程と、
（ｉ）前記第１の領域上の前記層間絶縁膜に、複数のコンタクトホールを形成する工程と、
（ｊ）前記コンタクトホール内を埋め込むように、前記層間絶縁膜、前記第１の積層構造、及び前記第２の積層構造の上に第２の導電膜を形成する工程と、
（ｋ）前記第１の積層構造の上面が露出するまで、前記第２の導電膜を削り、前記コンタクトホール内に前記第２の導電膜の一部を残す工程と
を有する付記６又は７に記載の半導体装置の製造方法。
（付記９）（ａ）第１の領域と第２の領域とが画定された半導体基板を準備する工程と、
（ｂ）前記半導体基板の前記第２の領域上に、第１の下地膜を形成する工程と、
（ｃ）前記第１の領域上及び前記第１の下地膜の上に、第１の導電膜を形成する工程と、
（ｄ）前記第１の導電膜の上に、第１の絶縁膜を形成する工程と、
（ｅ）少なくとも前記第１の導電膜と第１の絶縁膜との２層をパターニングし、前記第１の領域上においては、前記半導体基板の上に、前記第１の導電膜の一部と前記第１の絶縁膜の一部とが積層された第１の積層構造を残し、前記第２の領域上においては前記第１の下地膜の上に、前記第１の導電膜の一部と前記第１の絶縁膜の一部とが積層された第２の積層構造を残す工程と、
（ｆ）前記第１の積層構造及び第２の積層構造を覆うように、前記半導体基板の主面上に層間絶縁膜を形成する工程と、
（ｇ）前記第１の絶縁膜の研削速度に対する前記層間絶縁膜の研削速度の比が１よりも大きい第１の研削条件で、前記第２の積層構造の上面が露出するまで前記層間絶縁膜を削る工程と、
（ｈ）前記第１の絶縁膜の研削速度に対する前記層間絶縁膜の研削速度の比が、前記第１の研削条件における当該比よりも小さく、かつ１以上である第２の研削条件で、前記第１の積層構造の上面が露出するまで、前記層間絶縁膜及び前記第２の積層構造を削る工程と
を含む半導体装置の製造方法。（８）
（付記１０）さらに、（ｉ）前記第１の領域上の前記層間絶縁膜に、複数のコンタクトホールを形成する工程と、
（ｊ）前記コンタクトホール内を埋め込むように、前記層間絶縁膜、前記第１の積層構造、及び前記第２の積層構造の上に第２の導電膜を形成する工程と、
（ｋ）前記第１の積層構造の上面が露出するまで、前記第２の導電膜を削り、前記コンタクトホール内に前記第２の導電膜の一部を残す工程と
を有する付記９に記載の半導体装置の製造方法。
（付記１１）前記（ｅ）工程の後に、前記第１の積層構造と前記第２の積層構造との側壁にサイドウォールスペーサを形成する工程を含む
付記６、９及び１０のうちいずれか１に記載の半導体装置の製造方法。
（付記１２）前記（ｆ）工程の後に、前記第１の積層構造と前記第２の積層構造にサイドウォールスペーサを形成する工程を含む
付記７又は８に記載の半導体装置の製造方法。
（付記１３）前記第１の下地膜が、キャパシタの下部電極と誘電体膜とから形成される付記６から１２までのいずれか１に記載の半導体装置の製造方法。
（付記１４）前記第１の下地膜が、フローティングゲート電極と第２の絶縁膜との積層構造により形成される
付記６から１２までのいずれか１に記載の半導体装置の製造方法。
【０１２６】
【発明の効果】
本発明の半導体技術によれば、オフセット絶縁膜堆積直後の高さが基板面内で一定でない場合において、層間絶縁膜の上面とオフセット絶縁膜の上面とを基板面内において面一にすることができる。コンタクトプラグを研磨により形成する場合においても、隣接するプラグのショートを防止することができる。特に、プラグのパターンがゲート電極を跨いで開口されているようなＳＡＣ構造の場合に有効である。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態による半導体装置の平面図である。
【図２】  図２（Ａ）及び（Ｂ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図であり、図１のＩＩａ−ＩＩａ'線に沿う断面図である。
【図３】  図３（Ｃ）及び（Ｄ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図４】  図４（Ｅ）及び（Ｆ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図５】  図５（Ｇ）及び（Ｈ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図６】  図６（Ｉ）及び（Ｊ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図７】  図７（Ｋ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図８】  図８（Ｌ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図９】  図９（Ａ）及び（Ｂ）は、本発明の第１の実施の形態の変形例による半導体装置の製造工程を示す断面図である。
【図１０】  図１０（Ｃ）及び（Ｄ）は、本発明の第１の実施の形態の変形例による半導体装置の製造工程を示す断面図である。
【図１１】  図１１（Ｅ）及び（Ｆ）は、本発明の第１の実施の形態の変形例による半導体装置の製造工程を示す断面図である。
【図１２】  本発明の第２の実施の形態による半導体装置の平面図である。
【図１３】  図１３（Ａ）及び（Ｂ）は、本発明の第２の実施の形態による半導体装置の製造工程を示す断面図であり、図１２のＸＩＩａ−ＸＩＩａ'線に沿う断面図である。
【図１４】  図１４（Ｃ）及び（Ｄ）は、本発明の第２の実施の形態による半導体装置の製造工程を示す断面図である。
【図１５】  図１５（Ｅ）及び（Ｆ）は、本発明の第２の実施の形態による半導体装置の製造工程を示す断面図である。
【図１６】  図１６（Ｇ）及び（Ｈ）は、本発明の第２の実施の形態による半導体装置の製造工程を示す断面図である。
【図１７】  図１７（Ｉ）は、本発明の第２の実施の形態による半導体装置の製造工程を示す断面図である。
【図１８】  図１８（Ａ）及び（Ｂ）は、本発明の第２の実施の形態の変形例による半導体装置の製造工程を示す断面図である。
【図１９】  図１９（Ｃ）及び（Ｄ）は、本発明の第２の実施の形態の変形例による半導体装置の製造工程を示す断面図である。
【図２０】  図２０（Ｅ）及び（Ｆ）は、本発明の第２の実施の形態の変形例による半導体装置の製造工程を示す断面図である。
【図２１】  従来のＳＡＣ構造を示す断面図である。
【図２２】  図２２（Ａ）は、同一基板上にＤＲＡＭとアナログ容量とを形成する場合の工程を示す断面図である。
【図２３】  図２３（Ｂ）及び（Ｃ）は、同一基板上にＤＲＡＭとアナログ容量とを形成する場合の工程を示す断面図である。
【図２４】  図２４（Ｄ）及び（Ｅ）は、同一基板上にＤＲＡＭとアナログ容量とを形成する場合の工程を示す断面図である。
【符号の説明】
９５  マスク開口部
１００  シリコン基板
１００ａ  第１の素子領域（ＤＲＡＭセル部）
１００ｂ  第２の素子領域（アナログ容量部）
１００ｃ  第３の素子領域（論理回路部）
１０１ａ，１００ｂ，１００ｃ  素子分離領域
Ｇ１、Ｇ２、Ｇ３  積層構造体
ＣＧ  制御ゲート電極
Ｃｐ  アナログ容量
１０３  ゲート酸化膜
１０５ａ、ｃ  ゲート電極層
１０５ｂ  上部電極
１０７  バリアメタル層
１０８  レジストマスク
１０８ａ  開口
１１１  オフセット絶縁膜
１１５  スペーサ膜
１２１  エクステンション領域
１２３  ポケット注入領域
１２５  ソース／ドレイン領域
１２７  金属シリサイド層
１２８  レジストマスク
１２９  誘電体層
１３０  下部電極
１３２  層間絶縁膜
１３８  レジストマスク
１３８ａ  開口
１４０  コンタクトホール
１４１  非晶質シリコン
１４１ａ  プラグ電極
２００ａ  第１の素子領域（ＳＲＡＭセル部）
２００ｂ  第２の素子領域（フラッシュメモリセル部）
２００ｃ  第３の素子領域（論理回路部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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