(57)【特許請求の範囲】
【請求項１】
基板上に形成されたゲート配線、ゲート電極及びゲートパッド電極と；
前記ゲート配線と垂直に交差するデータ配線、前記ゲート電極の上部に形成されるソース／ドレイン電極及び前記データ配線の終端に形成されるデータパッド電極と；
前記データ配線、ソース／ドレイン電極、データパッド電極、及び前記ソース電極とドレイン電極との間の半導体層チャネル領域の下部に形成されるゲート絶縁膜及び半導体層と；
前記半導体層チャネル領域上に形成され、前記データ配線、ソース／ドレイン電極、ゲートパッド電極及びデータパッド電極を含む配線領域を除いて露出した基板面と接触するように形成される保護膜と；
前記ドレイン電極にコンタクトされ、前記保護膜の上に形成された画素電極と；を含んで構成されることを特徴とする液晶表示素子。
【請求項２】
前記ゲート絶縁膜及び半導体層は、前記データ配線、ソース／ドレイン電極、半導体層チャネル領域及びデータパッド電極と同じ形状で形成されることを特徴とする請求項１に記載の液晶表示素子。
【請求項３】
前記保護膜は、１０００Å以下の無機絶縁物質、または、３０００Å以下の有機絶縁物質からなることを特徴とする請求項１に記載の液晶表示素子。
【請求項４】
前記ゲートパッド電極及びデータパッド電極は、透明導電膜によってカバーされ、前記透明導電膜は、前記画素電極と同一の層に形成されることを特徴とする請求項１に記載の液晶表示素子。
【請求項５】
前記ゲート配線と同一の層には、キャパシタ下部電極がさらに形成されることを特徴とする請求項１に記載の液晶表示素子。
【請求項６】
前記キャパシタ下部電極の上部には、前記データ配線と同一の層にキャパシタ上部電極がさらに形成され、前記キャパシタ上部電極は前記画素電極とコンタクトされることを特徴とする請求項５に記載の液晶表示素子。
【請求項７】
前記キャパシタ上部電極の下部には、前記キャパシタ上部電極と同じ形状でゲート絶縁膜及び半導体層がさらに形成されることを特徴とする請求項６に記載の液晶表示素子。
【請求項８】
前記保護膜が形成されない前記配線領域は、前記キャパシタ上部電極及び下部電極をさらに含むことを特徴とする請求項６に記載の液晶表示素子。
【請求項９】
前記画素電極と平行に形成される共通電極をさらに含むことを特徴とする請求項１に記載の液晶表示素子。
【請求項１０】
前記共通電極は、前記ゲート配線と同一の層に形成されることを特徴とする請求項９に記載の液晶表示素子。
【請求項１１】
前記基板と対向する対向基板及び前記両基板の間に形成された液晶層をさらに含むことを特徴とする請求項１に記載の液晶表示素子。
【請求項１２】
基板上にゲート配線、ゲート電極及びゲートパッド電極を形成する段階と；
前記ゲート電極を含む全面にゲート絶縁膜、半導体層及び金属層を積層する段階と；
回折露光マスクを用いて二重段差パターンとし、前記金属層上に第１フォトレジストを形成する段階と；
前記第１フォトレジストをマスクとして用いて、前記ゲート絶縁膜、半導体層及び金属層を選択的にエッチングして半導体層、データ配線、ソース／ドレイン電極及びデータパッド電極を形成する段階と；
前記ゲートパッド電極をカバーする第２フォトレジストをプリンティング方法により形成する段階と；
前記第１及び第２フォトレジストを含む基板全面に保護膜を形成する段階と；
前記第１及び第２フォトレジストをリフト-ストリップして前記第１及び第２フォトレジスト上部の保護膜を除去する段階と；
前記ドレイン電極にコンタクトされる画素電極を形成する段階と；を含んで構成されることを特徴とする液晶表示素子の製造方法。
【請求項１３】
前記二重段差の第１フォトレジストをマスクとして、前記ゲート絶縁膜、半導体層及び金属層を選択的にエッチングして半導体層、データ配線、ソース／ドレイン電極及びデータパッド電極を形成する段階は、
前記二重段差の第１フォトレジストをマスクとして、前記ゲート絶縁膜、半導体層及び金属層を一括エッチングして半導体層、データ配線及びデータパッド電極を形成する段階と；
前記二重段差の第１フォトレジストをアッシングして低い段差の第１フォトレジスト領域を除去する段階と；
前記アッシングされた第１フォトレジストをマスクとして、前記半導体層上部の金属層をパターニングしてソース／ドレイン電極を形成する段階と；を含んで構成されることを特徴とする請求項１２に記載の液晶表示素子の製造方法。
【請求項１４】
前記ゲート絶縁膜、半導体層及び金属層を一括エッチングする工程は、一つの乾式エッチングチャンバーで行われることを特徴とする請求項１３に記載の液晶表示素子の製造方法。
【請求項１５】
前記第１及び第２フォトレジストを含む全面に保護膜を形成する段階後、前記第１及び第２フォトレジストの側面に形成された保護膜を除去するために、プラズマトリートメントをさらに行うことを特徴とする請求項１２に記載の液晶表示素子の製造方法。
【請求項１６】
前記保護膜は、無機絶縁物質を１０００Å以下の厚さで塗布するか、または、有機絶縁物質を３０００Å以下の厚さで塗布して形成することを特徴とする請求項１２に記載の液晶表示素子の製造方法。
【請求項１７】
前記第１及び第２フォトレジストをリフト-ストリップして前記第１及び第２フォトレジスト上部の保護膜を除去する段階は、前記データ配線、ソース／ドレイン電極、ゲートパッド電極及びデータパッド電極の形成領域を除いた基板上に保護膜を残存させる工程からなることを特徴とする請求項１２に記載の液晶表示素子の製造方法。
【請求項１８】
前記画素電極を形成する段階と同時に、前記ゲートパッド電極及びデータパッド電極をカバーする透明導電膜を形成する段階をさらに含むことを特徴とする請求項１２に記載の液晶表示素子の製造方法。
【請求項１９】
前記ゲート配線の形成時、キャパシタ下部電極を形成する工程をさらに含むことを特徴とする請求項１２に記載の液晶表示素子の製造方法。
【請求項２０】
前記ゲート絶縁膜、半導体層及び金属層をエッチングしてデータ配線を形成する段階は、前記キャパシタ下部電極の上部に、前記画素電極とコンタクトされるキャパシタ上部電極を形成する工程をさらに含むことを特徴とする請求項１９に記載の液晶表示素子の製造方法。
【請求項２１】
前記第１及び第２フォトレジストをリフト-ストリップして前記第１及び第２フォトレジスト上部の保護膜を除去する段階は、前記キャパシタ上部及び下部電極、前記データ配線、ソース／ドレイン電極、ゲートパッド電極及びデータパッド電極の形成領域を除いた基板上に保護膜を残存させる工程からなることを特徴とする請求項２０に記載の液晶表示素子の製造方法。
【請求項２２】
前記画素電極と平行に共通電極を形成する工程をさらに含むことを特徴とする請求項１２に記載の液晶表示素子の製造方法。
【請求項２３】
前記共通電極は、前記ゲート配線と同時に形成することを特徴とする請求項２２に記載の液晶表示素子の製造方法。
【請求項２４】
前記基板と対向する対向基板を準備する工程と；
前記両基板の間に液晶層を形成する工程と；をさらに含むことを特徴とする請求項１２に記載の液晶表示素子の製造方法。
【請求項２５】
前記両基板の間に液晶層を形成する工程は、
前記両基板のうちいずれか一つの基板上に液晶を滴下する工程と；
前記両基板を合着する工程と；を含んで構成されることを特徴とする請求項２４に記載の液晶表示素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示素子（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ；ＬＣＤ）に関するもので、詳しくは、回折露光（ｄｉｆｆｒａｃｔｉｏｎ  ｅｘｐｏｓｕｒｅ）工程及びフォトレジストのリフト-ストリップ工程を適用し、３回のマスク工程で薄膜トランジスタアレイ基板を形成することで、工程時間及び工程単価を節減できる液晶表示素子及びその製造方法に関するものである。
【背景技術】
【０００２】
液晶表示素子は、コントラスト比が大きく、階調表示や動画像表示に適しており、電力消費が少ないなどの特徴があるので、平板ディスプレイの中でもその比重が増大している。
【０００３】
かかる液晶表示素子は、動作遂行のために、基板に駆動素子または配線などの多様なパターンを形成するが、このとき、パターン形成には、フォトエッチング技術（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）が一般的に用いられる。
【０００４】
前記フォトエッチング技術は、パターンが形成される基板上のフィルム層に、紫外線で感光する材料であるフォトレジストをコーティングし、露光マスクに形成されたパターンをフォトレジスト上にそのまま露光して現像し、このパターニングされたフォトレジストをマスクとして活用して前記フィルム層をエッチングした後、フォトレジストを除去する一連の複雑な過程からなる。
【０００５】
従来の液晶表示素子用ＴＦＴアレイ基板は、基板上にゲート配線層、ゲート絶縁膜、半導体層、データ配線層、保護膜、画素電極を形成するために、通常、５〜７マスク技術を用いているが、このようにマスクを用いるフォトエッチング技術の回数が多くなるほど、工程エラーの発生確率が増加する。
【０００６】
上記の問題点を克服するために、最近、フォトリソグラフィ工程の回数を最小限に減少して生産性を高め、工程マージンを確保するための”低マスク技術”に対する研究が活発に行われている。
【０００７】
以下、従来の液晶表示素子用ＴＦＴアレイ基板の製造方法を図面に基づいて説明する。
【０００８】
図１Ａ乃至図１Ｅは、従来の液晶表示素子用ＴＦＴアレイ基板を示した工程断面図である。
【０００９】
従来の液晶表示素子用ＴＦＴアレイ基板を形成するためには、まず、図１Ａに示すように、基板１１上に銅、アルミニウム、ＡｌＮｄ（Ａｌｕｍｉｎｕｍ  Ｎｅｏｄｙｍｉｕｍ）、モリブデン、クロムなどの低抵抗金属物質を蒸着した後、第１マスクを用いたフォトエッチング技術を適用し、複数個のゲート配線（図示せず）、ゲート電極１２ａ及びゲートパッド電極２２を形成する。
【００１０】
前記フォトエッチング技術は、次のように行われる。
【００１１】
すなわち、耐熱性に優れた透明なガラス基板上に、抵抗の低い金属を高温で蒸着し、その上にフォトレジストを塗布する。その後、前記フォトレジストの上部に、パターン層が備わった第１マスクを位置させて光を選択的に照射することで、第１マスクのパターン層と同一のパターンを前記フォトレジスト上に形成する。
【００１２】
次いで、現像液を用いて受光部分のフォトレジストを除去し、フォトレジストをパターニングする。その後、前記パターニングされたフォトレジストから露出された部分の金属を選択的にエッチングし、所望のパターンを得る。
【００１３】
次いで、図１Ｂに示すように、前記ゲート電極１２ａを含む全面にシリコン窒化物（ＳｉＮｘ）またはシリコン酸化物（ＳｉＯｘ）などの無機物質を高温で蒸着し、ゲート絶縁膜１３を形成する。
【００１４】
次いで、前記ゲート絶縁膜１３上に非晶質シリコンを蒸着し、第２マスクを用いた写真エッチング技術でパターニングし、前記ゲート電極１２ａにオーバーラップされるように前記ゲート絶縁膜１３上に島状の半導体層１４を形成する。
【００１５】
次いで、図１Ｃに示すように、前記半導体層１４を含む全面に銅、アルミニウム、ＡｌＮｄ、モリブデン、クロムなどの低抵抗金属物質を蒸着し、第３マスクを用いたフォトエッチング技術でパターニングしてデータ配線層を形成する。
【００１６】
前記データ配線層は、前記ゲート配線と交差して単位画素領域を定義するデータ配線（図示せず）と、前記半導体層１４の縁部にオーバーラップされるソース電極１５ａ及びドレイン電極１５ｂと、パッド領域のデータパッド電極２５と、を含む。
【００１７】
上記のように積層されたゲート電極１２ａ、ゲート絶縁膜１３、半導体層１４及びソース／ドレイン電極１５ａ，１５ｂは、単位ピクセルに印加される電圧のオン／オフを制御する薄膜トランジスタをなす。
【００１８】
次いで、図１Ｄに示すように、前記ドレイン電極１５ｂを含む全面にＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）などの有機絶縁物質またはＳｉＮｘの無機絶縁物質を塗布し、保護膜１６を形成する。その後、第４マスクを用いたフォトエッチング技術で前記保護膜１６の一部を除去し、前記ドレイン電極１５ｂが露出されるコンタクトホール７１と、前記ゲートパッド電極２２が露出される第１パッドオープン領域８１ａと、前記データパッド電極２５が露出される第２パッドオープン領域８１ｂと、を形成する。
【００１９】
次いで、図１Ｅに示すように、前記保護膜１６を含む全面にＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎ  Ｏｘｉｄｅ）などの透明導電物質を蒸着した後、第５マスクを用いたフォトエッチング技術を適用し、前記ドレイン電極１５ｂに電気的に連結されるように画素領域に画素電極１７を形成することで、ＴＦＴアレイ基板を完成する。これと同時に、第１及び第２パッドオープン領域８１ａ，８１ｂをカバーし、ゲートパッド電極２２及びデータパッド電極２５の酸化を防止する透明導電膜２７を形成する。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、従来の液晶表示素子は、ゲート配線層、半導体層、データ配線層、保護膜のコンタクトホール、画素電極を形成するために、総５回の露光マスクを最小限に用いるが、このように露光マスクの使用回数が多くなると、工程が複雑になり、工程時間及び工程費用が多く要されるので、工程効率が大いに低下するという問題があった。
【００２１】
本発明は上記の問題点を解決するためのもので、その目的は、回折露光工程による二重段差のフォトレジスト及びフォトレジストのリフト-ストリップ（ｌｉｆｔ−ｓｔｒｉｐ）工程を適用し、３回のマスク工程で薄膜トランジスタアレイ基板を形成することで、工程時間及び工程単価を節減できる液晶表示素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２２】
上記目的を達成するための本発明に係る液晶表示素子は、基板上に形成されたゲート配線、ゲート電極及びゲートパッド電極と；前記ゲート配線と垂直に交差するデータ配線、前記ゲート電極の上部に形成されるソース／ドレイン電極及び前記データ配線の終端に形成されるデータパッド電極と；前記データ配線、ソース／ドレイン電極、及びデータパッド電極の下部に形成されるゲート絶縁膜及び半導体層と；前記ソース電極とドレイン電極との間の半導体層チャネル領域上に形成される保護膜と；前記ドレイン電極にコンタクトされる画素電極と；を含んで構成されることを特徴とする。
【００２３】
また、本発明に係る液晶表示素子の製造方法は、基板上にゲート配線、ゲート電極及びゲートパッド電極を形成する段階と；前記ゲート電極を含む全面にゲート絶縁膜、半導体層及び金属層を積層する段階と；前記金属層上に第１フォトレジストを形成する段階と；前記第１フォトレジストをマスクとして、前記ゲート絶縁膜、半導体層及び金属層を選択的にエッチングして半導体層、データ配線、ソース／ドレイン電極及びデータパッド電極を形成する段階と；前記ゲートパッド電極をカバーする第２フォトレジストを形成する段階と；前記第１及び第２フォトレジストを含む全面に保護膜を形成する段階と；前記第１及び第２フォトレジストをリフト-ストリップして前記第１及び第２フォトレジスト上部の保護膜を除去する段階と；前記ドレイン電極にコンタクトされる画素電極を形成する段階と；を含んで構成されることを特徴とする。
【発明の効果】
【００２４】
本発明の液晶表示素子及びその製造方法においては、ゲート配線を形成した後、金属層／半導体層／ゲート絶縁膜を蒸着し、回折露光を用いて一括的にパターニングしてデータ配線層パターン及び半導体層パターンを同時に形成することで、１回のマスク工程を減少できる。
【００２５】
また、保護膜の形成時、既存に形成されたフォトレジストをリフト-オフしてパターニングすることで、１回のマスク工程をさらに減少できる。
【００２６】
上記のようにマスクの使用回数を減少することで、工程単価及び工程時間を節減できるとともに、工程エラーの発生確率を低下できる。
【００２７】
なお、本発明の技術的思想は、ＴＮ液晶表示素子の他に、ＩＰＳモード液晶表示素子にも適用できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の好適な実施形態について、添付の図面に基づいて詳細に説明する
【００２９】
第１実施形態
図２は、本発明の第１実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した平面図で、図３は、本発明の第１実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した断面図で、図４Ａ乃至図４Ｈは、本発明の第１実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した工程断面図である。
【００３０】
本発明に係る液晶表示素子用ＴＦＴアレイ基板は、図２及び図３に示すように、画素電極１１７及び薄膜トランジスタＴＦＴが形成されたアクティブ領域と、ゲートパッド電極１２２が形成されたゲートパッド領域Ｇ．Ｐと、データパッド電極１２５が形成されたデータパッド領域Ｄ．Ｐと、を含む。
【００３１】
前記アクティブ領域には、垂直に交差して単位画素を定義するゲート配線１１２及びデータ配線１１５と、前記二つの配線１１２，１１５の交差地点においてゲート電極１１２ａ、ゲート絶縁膜１１３、半導体層１１４、ソース／ドレイン電極１１５ａ，１１５ｂが順次積層される薄膜トランジスタ（ＴＦＴ）と、前記薄膜トランジスタのドレイン電極１１５ｂにコンタクトされて単位画素の全面に形成される画素電極１１７と、前記ゲート配線１１２に平行なキャパシタ上／下部電極１３２，１３５と、が形成される。
【００３２】
アクティブ領域内における前記ゲート絶縁膜１１３及び半導体層１１４は、前記データ配線１１５、ソース／ドレイン電極１１５ａ，１１５ｂ及びキャパシタ上部電極１３５の下部に形成され、前記データ配線１１５、ソース／ドレイン電極１１５ａ，１１５ｂ、半導体層１１４のチャネル領域、キャパシタ上部電極１３５と同一の形状で形成される。
【００３３】
また、前記ソース電極１１５ａとドレイン電極１１５ｂとの間の半導体層１１４チャネル領域上には、保護膜１１６が形成される。すなわち、ソース電極１１５ａとドレイン電極１１５ｂとの間にシリコン窒化物、シリコン酸化物などの無機絶縁物質を蒸着したり、または、ＢＣＢ、アクリル系物質などの有機絶縁物質を塗布することで、外部の自然光または液晶層から前記チャネル部を保護する。前記保護膜１１６は、無機絶縁物質からなる場合、１０００Å以下の厚さで形成し、有機絶縁物質からなる場合、３０００Å以下の厚さで形成する。
【００３４】
さらに、前記保護膜１１６は、前記データ配線１１５、ソース／ドレイン電極１１５ａ，１１５ｂ、及びキャパシタ上／下部電極１３２，１３５の形成領域を除いた基板上にも形成される。
【００３５】
前記キャパシタ下部電極１３２は、ゲート配線１１２と同一の層に形成されてアクティブ領域の外郭から電圧を受ける。また、前記キャパシタ上部電極１３５は、データ配線１１５と同一の層に形成され、前記画素電極１１７とコンタクトされて画素電極１１７から一定の電圧を受ける。
【００３６】
そして、パッド領域には、前記ゲート配線１１２から延長形成されて外部から走査信号を伝達するゲートパッド電極１２２と、前記データ配線１１５から延長形成されてビデオ信号を伝達するデータパッド電極１２５と、が備わる。また、前記ゲートパッド電極１２２が上部の第１透明導電膜１５１によってカバーされ、データパッド電極１２５が第２透明導電膜１５２によってカバーされることで、パッド電極が外部酸素によって酸化することを防止する。
【００３７】
パッド領域における前記ゲート絶縁膜１１３及び半導体層１１４は、前記データパッド電極１２５の下部でデータパッド電極１２５と同一形状で形成される。
【００３８】
また、パッド領域における前記保護膜１１６は、前記ゲートパッド電極１２２及びデータパッド電極１２５の形成領域を除いた基板上にも形成される。
【００３９】
図示してないが、上記のように画素電極及び薄膜トランジスタが形成されたＴＦＴアレイ基板は、液晶層を挟んで共通電極及びカラーフィルタ層が形成された対向基板と合着され、液晶表示素子が構成される。
【００４０】
以下、前記液晶表示素子用ＴＦＴアレイ基板の製造方法を説明する。
【００４１】
まず、図４Ａに示すように、耐熱性に優れた透明な基板１１１上に銅、銅合金、アルミニウム、ＡｌＮｄ、モリブデン（Ｍｏ）、モリブデン合金、クロム、クロム合金、チタニウム、チタニウム合金、銀、銀合金などの金属物質、好ましくは、Ｍｏ／ＡｌＮｄの積層膜をスパッタリング方法で蒸着し、第１露光マスクを用いたフォトエッチング工程でパターニングし、ゲート配線１１２（図２を参照）と、ＴＦＴ領域のゲート電極１１２ａと、ストーリッジ領域のキャパシタ下部電極１３２と、ゲートパッド部領域Ｇ．Ｐのゲートパッド電極１２２と、を形成する。このとき、前記キャパシタ下部電極１３２は、前記ゲート配線と平行をなすように形成し、前記ゲート電極１１２ａは、前記ゲート配線と一体に形成し、前記ゲートパッド電極１２２は、前記ゲート配線の終端に一体に形成する。
【００４２】
次いで、図４Ｂに示すように、前記ゲート電極１１２ａを含む全面にシリコン窒化物またはシリコン酸化物などの無機絶縁物質を高温で蒸着し、ゲート絶縁膜１１３を形成する。
【００４３】
次いで、前記ゲート絶縁膜１１３上に、化学蒸気蒸着（ＣＶＤ）方法で、半導体層として用いられる非晶質シリコン１１４を蒸着し、その上に銅、銅合金、アルミニウム、ＡｌＮｄ、モリブデン、モリブデン合金、クロム、クロム合金、チタニウム、チタニウム合金、銀、銀合金などの金属物質１１５ｄ、好ましくは、モリブデンをスパッタリング方法で蒸着する。
【００４４】
その後、前記金属物質１１５ｄの上部全面にスピン法、ロールコーティング法などでＵＶ硬化性樹脂である第１フォトレジスト１０８を塗布した後、前記フォトレジストの上部に所定パターンが形成された第２露光マスク（図示せず）を被せ、ＵＶまたはｘ-線波長に露出させて露光した後、この露光されたフォトレジストを現像し、二重段差の第１フォトレジストパターンを形成する。
【００４５】
ここで、前記第２露光マスクは、回折露光マスクであり、透明基板上に金属材質の遮光層及び半透明層が形成され、透明領域、半透明領域、遮光領域の三つの領域に分割されるが、透明領域では光透過率が１００％で、遮光領域では光透過率が０％で、半透明領域では光透過率が０％〜１００％以下である。
【００４６】
したがって、回折露光が行われた前記第１フォトレジスト１０８は、三つの領域に区分される。すなわち、回折露光マスクの透明領域の位置に相応してフォトレジストが完全に露光され、以後の現像工程で除去される部分と、回折露光マスクの遮光領域の位置に相応してフォトレジストが完全に露光されず全く除去されない高い段差部分と、回折露光マスクの半透明領域の位置に相応して回折露光が行われた低い段差部分と、に区分される。このとき、ポジティブフォトレジストに限って露光部位がエッチングされ、ネガティブ特性のフォトレジストを用いた場合は非露光部位がエッチングされる。
【００４７】
回折露光が行われた第１フォトレジスト１０８は、二重段差を有している。すなわち、データ配線が形成される領域、ソース／ドレイン電極が形成されるＴＦＴ領域及びデータパッド部領域Ｄ．Ｐの第１フォトレジスト１０８は、完全に残って高い段差を有し、ＴＦＴ領域のチャネル層に該当するフォトレジストは、低い段差を有し、その他の部分のフォトレジストは完全に除去する。
【００４８】
次いで、図４Ｃに示すように、前記第１フォトレジスト１０８をマスクとして、その間に露出されたゲート絶縁膜１１３、非晶質シリコン１１４、金属物質１１５ｄをエッチングし、データ配線１１５（図２を参照）と、ＴＦＴ領域の半導体層１１４と、ストーリッジ領域のキャパシタ上部電極１３５と、データパッド領域Ｄ．Ｐのデータパッド電極１２５と、を形成する。
【００４９】
前記ゲート絶縁膜１１３、非晶質シリコン１１４、金属物質１１５ｄをエッチングする場合、一つの乾式エッチングチャンバー内で一括的にエッチングできるが、被エッチング物質が相異なるのでエッチングガスも異っている。まず、金属物質Ｍｏをエッチングする場合はＳＦ６、Ｃｌ２、Ｏ２を使用し、非晶質シリコンをエッチングする場合はＳＦ６、Ｃｌ２、Ｈ２を使用し、ゲート絶縁膜をエッチングする場合はＳＦ６、Ｏ２、Ｈｅを使用する。このとき、ゲートパッド領域Ｇ．Ｐのゲートパッド電極１２２は乾式エッチングされないが、ゲートパッド電極がＭｏ／ＡｌＮｄの積層膜で形成される場合、ＡｌＮｄによってエッチングが防止される。また、ゲートパッド電極が銅で形成される場合も、前記エッチングガスによってエッチングされなくなる。すなわち、ゲート配線用物質及びデータ配線用物質は、互いにエッチング選択比の異なる金属物質を用いて形成する。
【００５０】
その後、図４Ｄに示すように、前記フォトレジスト１０８をアッシングしてＴＦＴ領域チャネル部の低い段差のフォトレジストを完全に除去し、残りの領域にある高いフォトレジストは残しておく。
【００５１】
次いで、ＴＦＴ領域チャネル部の金属物質を選択的にエッチングし、半導体層１１４の上部にソース／ドレイン電極１１５ａ，１１５ｂを形成する。
【００５２】
上記のようにして、１回の回折露光で、データ配線、ソース／ドレイン電極１１５ａ，１１５ｂ、データパッド電極１２５、半導体層１１４、キャパシタ上部電極１３５を形成する。前記データ配線は、ゲート配線と垂直に交差してサブ-ピクセルを定義し、前記半導体層１１４及びソース／ドレイン電極１１５ａ，１１５ｂは、ゲート電極１１２ａの上部に順次オーバーラップされて薄膜トランジスタを構成し、前記キャパシタ上部電極１３５は、ゲート絶縁膜１１３及び半導体層１１４を挟んでキャパシタ下部電極１３２にオーバーラップされてストレージ（ストーリッジ）キャパシタを構成する。
【００５３】
次いで、図４Ｅに示すように、プリンティング技術を用いて、前記ゲートパッド電極１２２をカバーするように第２フォトレジスト１０９を形成する。
【００５４】
その後、図４Ｆに示すように、前記第１及び第２フォトレジスト１０８，１０９を含む全面にシリコン窒化物（ＳｉＮｘ）、シリコン酸化物（ＳｉＯ２）などの無機絶縁物質を１０００Å以下の厚さで蒸着し、保護膜１１６を形成する。一方、前記保護膜１１６が前記第１及び第２フォトレジスト１０８，１０９の側面に形成されると、後工程であるリフト-ストリップ工程が円滑に行われなくなるが、保護膜が薄い厚さで蒸着されることによって、それより１０倍以上厚いフォトレジスト１０８，１０９の側面には、段差によって無機絶縁物質がほとんど蒸着されない。ただし、保護膜１１６がフォトレジストの側面に形成される場合、フォトレジスト側面に対してプラズマトリートメントを行って無機絶縁物質を完全に除去する。
【００５５】
一方、前記保護膜には、ＢＣＢ、アクリル系樹脂などの有機絶縁物質が用いられるが、有機絶縁物質の場合、コーティング法などで塗布するので、フォトレジストの間に流れて形成される。このとき、有機絶縁物質を用いて形成される保護膜は、３０００Å以下の厚さにする。
【００５６】
次いで、第１及び第２フォトレジストとその下部パターンとの間にストリッパーを浸透させ、前記第１及び第２フォトレジスト１０８，１０９をリフト-ストリップすることで、図４Ｇに示すように、第１及び第２フォトレジストの上面に形成された保護膜１１６を除去する。前記フォトレジストストリッパーには、ＮＭＰ、ＭＥＡ、ＢＯＧ、カルビトール、添加剤などが混合された有機系列の化学物質またはＩＰＡ（ｉｓｏ−ｐｒｏｐｙｌ  ａｌｃｈｏｌ）などを用いることができ、ストリップされたフォトレジストは、アセトンなどの低価の溶液で除去する。
【００５７】
上記のように、データ配線、ソース／ドレイン電極１１５ａ，１１５ｂ、キャパシタ上部電極１３５、ゲートパッド電極１２２、データパッド電極１２５上部の第１及び第２フォトレジスト１０８，１０９及び保護膜１１６が除去されることで、前記各構成要素の上部表面が外部に露出され、前記各構成要素どうしが互いに絶縁される。
【００５８】
このとき、ソース電極１１５ａとドレイン電極１１５ｂとの間のチャネル部には保護膜１１６が残存し、この保護膜１１６によって外部の自然光または液晶層からチャネル部を保護する。
【００５９】
最後に、図４Ｈに示すように、前記ドレイン電極１１５ｂを含む全面に透明な導電物質であるＩＴＯまたはＩＺＯを蒸着した後、第３露光マスクを用いたフォトエッチング工程でパターニングし、画素電極１１７と第１及び第２透明導電膜１５１，１５２を形成する。
【００６０】
画素領域に形成された前記画素電極１１７は、前記ドレイン電極１１５ｂにコンタクトされて外部駆動回路から印加されるピクセル信号を受け、前記キャパシタ上部電極１３５にコンタクトされてキャパシタ上部電極に一定の電圧を伝達する。
【００６１】
そして、前記第１及び第２透明導電膜１５１，１５２は、ゲートパッド電極１２２及びデータパッド電極１２５をカバーするように形成し、パッド電極への酸素流入を遮断する。
【００６２】
以上のように形成された本発明に係るＴＦＴアレイ基板は、総３回の露光マスクを用いて完成するので、低マスク技術として有用である。
【００６３】
一方、図示してないが、上記のようにＴＦＴアレイ基板を製造し、共通電極及びカラーフィルタ層が形成されたカラーフィルタ基板を製造した後、前記両基板の間に液晶層を形成して液晶表示素子の製造を完成する。前記両基板の間に液晶層を形成する工程は、前記両基板のうちいずれか一つの基板上に液晶を滴下した後、前記両基板を合着する工程からなる。
【００６４】
第２実施形態
前記第１実施形態では、ＴＮモードＴＦＴアレイ基板の製造方法に限定して説明したが、ＩＰＳモードＴＦＴアレイ基板の製造方法にも、本発明による技術的思想を適用できる。以下、ＩＰＳモードＴＦＴアレイ基板の製造方法に対して具体的に説明する。
【００６５】
図５は、本発明の第２実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した平面図で、図６は、本発明の第２実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した断面図で、図７Ａ乃至図７Ｈは、本発明の第２実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した工程断面図である。
【００６６】
本発明に係る横電界方式液晶表示素子用ＴＦＴアレイ基板は、図５及び図６に示すように、共通電極５２４、画素電極５１７及び薄膜トランジスタＴＦＴが形成されたアクティブ領域と、ゲートパッド電極５２２及びデータパッド電極５２５がそれぞれ形成されたゲートパッド領域Ｇ．Ｐ及びデータパッド領域Ｄ．Ｐと、に区分される。
【００６７】
具体的に説明すると、前記アクティブ領域には、垂直に交差して単位画素を定義するゲート配線５１２及びデータ配線５１５と、前記ゲート配線５１２と平行をなしてＶｃｏｍ信号を伝達する共通配線５２７と、前記二つの配線５１２，５１５の交差地点においてゲート電極５１２ａ、ゲート絶縁膜５１３、半導体層５１４、ソース／ドレイン電極５１５ａ，５１５ｂが順次積層される薄膜トランジスタ（ＴＦＴ）と、前記薄膜トランジスタのドレイン電極５１５ｂにオーバーラップされて互いにコンタクトされる画素電極５１７と、前記共通配線５３２から分岐され、前記画素電極５１７と平行をなして横電界を発生する共通電極５２４と、が形成されており、キャパシタ上／下部電極５３５，５３２によって構成されるストーリッジキャパシタが形成される。
【００６８】
アクティブ領域内における前記ゲート絶縁膜５１３及び半導体層５１４は、前記データ配線５１５、ソース／ドレイン電極５１５ａ，５１５ｂ及びキャパシタ上部電極５３５の下部に形成され、前記データ配線５１５、ソース／ドレイン電極５１５ａ，５１５ｂ、半導体層のチャネル領域、キャパシタ上部電極５３５と同一形状で形成される。
【００６９】
また、前記ソース電極５１５ａとドレイン電極５１５ｂとの間の半導体層５１４のチャネル領域上には、保護膜５１６が形成される。すなわち、ソース電極５１５ａとドレイン電極５１５ｂとの間にシリコン窒化物、シリコン酸化物などの無機絶縁物質を蒸着したり、または、ＢＣＢ、アクリル系物質などの有機絶縁物質を塗布し、外部の自然光または液晶層から前記チャネル部を保護する。前記保護膜は、無機絶縁物質で形成される場合は１０００Å以下の厚さにし、有機絶縁物質で形成される場合は３０００Å以下の厚さにする。
【００７０】
さらに、前記保護膜５１６は、前記データ配線５１５、ソース／ドレイン電極５１５ａ，５１５ｂ及びキャパシタ上／下部電極５３５，５３２の形成領域を除いた基板上にも形成される。
【００７１】
前記キャパシタ下部電極５３２は、ゲート配線５１２と同一の層で前記共通配線５２７と一体に形成される。また、前記キャパシタ上部電極５３５は、データ配線５１５と同一の層に形成され、前記キャパシタ上部電極５３５を独立したパターンでフローティングさせた場合、前記画素電極５１７とコンタクトされて画素電極５１７から一定の電圧を印加する。場合によって、前記キャパシタ上部電極５３５は、ドレイン電極５１５ｂと一体に形成することもできる。
【００７２】
そして、パッド領域には、前記ゲート配線５１２から延長形成されて外部からの走査信号を伝達するゲートパッド電極５２２と、前記データ配線５１５から延長形成されてビデオ信号を伝達するデータパッド電極５２５と、が備わるが、前記ゲートパッド電極５２２及びデータパッド電極５２５の上部には、第１及び第２透明導電膜５５１，５５２がオーバーラップされて外部空気からパッド電極を保護する。前記第１及び第２透明導電膜５５１，５５２は、アクティブ領域の画素電極５１７と同一の層に備わる。
【００７３】
パッド領域における前記ゲート絶縁膜５１３及び半導体層５１４は、前記データパッド電極５２５の下部でデータパッド電極５２５と同一形状で形成される。
【００７４】
さらに、パッド領域における前記保護膜５１６は、前記ゲートパッド電極５２２及びデータパッド電極５２５の形成領域を除いた基板上にも形成される。
【００７５】
図示してないが、上記のように共通電極、画素電極及び薄膜トランジスタが形成されたＴＦＴアレイ基板は、液晶層を挟んでカラーフィルタ層が形成された対向基板と合着され、液晶表示素子が構成される。
【００７６】
以下、前記横電界方式液晶表示素子用ＴＦＴアレイ基板の製造方法を説明する。
【００７７】
まず、図７Ａに示すように、耐熱性に優れた透明な基板５１１上に銅、銅合金、アルミニウム、ＡｌＮｄ、モリブデン（Ｍｏ）、モリブデン合金、クロム、クロム合金、チタニウム、チタニウム合金、銀、銀合金などの金属物質、好ましくは、Ｍｏ／ＡｌＮｄの積層膜をスパッタリング方法で蒸着した後、第１露光マスクを用いたフォトエッチング工程でパターニングし、ゲート配線５１２（図５を参照）と、前記ゲート配線から分岐されるＴＦＴ領域のゲート電極５１２ａと、前記ゲート配線と平行をなす共通配線５２７（図５を参照）と、前記共通配線から分岐されて互いに平行をなす複数個の共通電極５２４と、ゲートパッド部領域Ｇ．Ｐのゲートパッド電極５２２と、を形成する。このとき、前記共通配線の一部領域は、ストレージ（ストーリッジ）キャパシタのキャパシタ下部電極５３２としての役割をする。
【００７８】
次いで、図７Ｂに示すように、前記ゲート電極５１２ａを含む全面にシリコン窒化物またはシリコン酸化物などの無機物質を高温で蒸着し、ゲート絶縁膜５１３を形成する。
【００７９】
次いで、前記ゲート絶縁膜５１３上に化学蒸気蒸着（ＣＶＤ）方法で半導体層として用いられる非晶質シリコン５１４を蒸着し、その上に銅、銅合金、アルミニウム、ＡｌＮｄ、モリブデン（Ｍｏ）、モリブデン合金、クロム、クロム合金、チタニウム、チタニウム合金、銀、銀合金などの金属物質５１５ｄ、好ましくは、Ｍｏをスパッタリング方法で蒸着する。
【００８０】
その後、前記金属物質５１５ｄの上部全面にスピン法、ロールコーティング法などでＵＶ硬化性樹脂である第１フォトレジスト５０８を塗布した後、前記第１フォトレジスト５０８の上部に所定パターンが形成された第２露光マスク（図示せず）を被せ、ＵＶまたはｘ-線波長に露出させて露光した後、この露光されたフォトレジストを現像して二重段差の第１フォトレジストパターンを形成する。
【００８１】
ここで、前記第２露光マスクは、第１実施形態で述べたように、回折露光マスクであり、光透過率が１００％の透明領域、光透過率が０％の遮光領域及び光透過率が０％〜１００％の半透明領域の三つの領域に分割され、二重段差を有するフォトレジストを形成する。
【００８２】
回折露光が行われた第１フォトレジスト５０８は、二重段差を有している。すなわち、データ配線が形成される領域、ソース／ドレイン電極が形成されるＴＦＴ領域及びデータパッド領域Ｄ．Ｐのフォトレジスト５０８は、完全に残って高い段差を有し、ＴＦＴ領域のチャネル層に該当するフォトレジストは、低い段差を有し、その他の部分のフォトレジストは完全に除去する。
【００８３】
次いで、図７Ｃに示すように、前記第１フォトレジスト５０８をマスクとして、その間に露出されたゲート絶縁膜５１３、非晶質シリコン５１４、金属物質５１５ｄをエッチングし、データ配線５１５（図５を参照）と、ＴＦＴ領域の半導体層５１４と、ストーリッジ領域のキャパシタ上部電極５３５と、データパッド領域Ｄ．Ｐのデータパッド電極５２５と、を形成する。
【００８４】
前記ゲート絶縁膜５１３、非晶質シリコン５１４ｄ、金属物質５１５ｄをエッチングする場合、一つの乾式エッチングチャンバー内で一括的にエッチングできるが、まず、金属物質Ｍｏをエッチングする場合はＳＦ６、Ｃｌ２、Ｏ２を使用し、非晶質シリコンをエッチングする場合はＳＦ６、Ｃｌ２、Ｈ２を使用し、ゲート絶縁膜をエッチングする場合はＳＦ６、Ｏ２、Ｈｅを使用する。このとき、ゲートパッド領域Ｇ．Ｐのゲートパッド電極５２２は乾式エッチングされないが、ゲートパッド電極がＭｏ／ＡｌＮｄの積層膜で形成される場合、ＡｌＮｄによってエッチングが防止される。また、前記ゲートパッド電極が銅で形成される場合も、前記エッチングガスによってエッチングされなくなる。すなわち、ゲート配線用物質及びデータ配線用物質は、互いにエッチング選択比の異なる金属物質を用いて形成する。
【００８５】
その後、図７Ｄに示すように、前記第１フォトレジスト５０８をアッシングしてＴＦＴ領域チャネル部の低い段差のフォトレジストを完全に除去し、高い段差のフォトレジストは残しておく。
【００８６】
次いで、ＴＦＴ領域チャネル部の金属物質を選択的にエッチングし、半導体層５１４の上部にソース／ドレイン電極５１５ａ，５１５ｂを形成する。
【００８７】
上記のようにして、１回の回折露光でデータ配線、ソース／ドレイン電極５１５ａ，５１５ｂ、データパッド電極５２５、半導体層５１４、キャパシタ上部電極５３５を形成する。前記データ配線は、ゲート配線と垂直に交差してサブ-ピクセルを定義し、前記半導体層５１４及びソース／ドレイン電極５１５ａ，５１５ｂは、ゲート電極５１２ａの上部に順次オーバーラップされて薄膜トランジスタを構成し、前記キャパシタ上部電極５３５は、ゲート絶縁膜５１３及び半導体層５１４を挟んでキャパシタ下部電極５３２にオーバーラップされてストレージ（ストーリッジ）キャパシタを構成する。
【００８８】
次いで、図７Ｅに示すように、プリンティング技術を用いて、前記ゲートパッド電極５２２をカバーするように第２フォトレジスト５０９を形成する。
【００８９】
その後、図７Ｆに示すように、前記第１及び第２フォトレジスト５０８，５０９を含む全面にシリコン窒化物、シリコン酸化物などの無機絶縁物質を１０００Å以下の厚さで蒸着するか、または、ＢＣＢ、アクリル系樹脂などの有機絶縁物質を３０００Å以下の厚さで塗布して保護膜５１６を形成する。このとき、保護膜５１６が薄い厚さで蒸着されることによって、それより１０倍以上厚いフォトレジスト５０８，５０９の側面には、段差によって保護膜がほとんど形成されない。ただし、保護膜がフォトレジストの側面に形成される場合、プラズマトリートメントを行って保護膜を除去する。
【００９０】
次いで、第１及び第２フォトレジスト５０８，５０９とその下部パターンとの間にストリッパーを浸透させ、前記第１及び第２フォトレジスト５０８，５０９をリフト-ストリップすることで、図７Ｇに示すように、フォトレジストの上面に形成された保護膜５１６を除去する。
【００９１】
上記のように、データ配線、ソース／ドレイン電極５１５ａ，５１５ｂ、キャパシタ上部電極５３５、ゲートパッド電極５２２、データパッド電極５２５上部の第１及び第２フォトレジスト５０８，５０９及び保護膜５１６が除去されることで、前記各構成要素の上部表面が外部に露出され、前記各構成要素どうしは互いに絶縁される。
【００９２】
このとき、ソース電極５１５ａとドレイン電極５１５ｂとの間のチャネル部には保護膜５１６が残存し、この保護膜５１６によって外部の自然光または液晶層からチャネル部が保護される。
【００９３】
最後に、図７Ｈに示すように、前記ドレイン電極５１５ｂを含む全面に透明な導電物質であるＩＴＯまたはＩＺＯを蒸着した後、第３露光マスクを用いたフォトエッチング工程でパターニングし、画素電極５１７と第１及び第２透明導電膜５５１，５５２を形成する。
【００９４】
前記画素電極５１７は、前記ドレイン電極５１５ｂにコンタクトされるように形成するとともに、単位画素内で前記共通電極５２４と平行をなすように形成することで、電界印加時に横電界を発生し、前記キャパシタ上部電極５３５にコンタクトされるように形成することで、キャパシタ上部電極に一定の電圧を伝達する。
【００９５】
そして、前記第１及び第２透明導電膜５５１，５５２は、ゲートパッド電極５２２及びデータパッド電極５２５をカバーするように形成し、パッド電極への酸素流入を遮断する。
【００９６】
以上のように形成された本発明に係るＴＦＴアレイ基板は、総３回の露光マスクを用いて完成するので、低マスク技術として有用である。
【００９７】
以上説明した本発明は、上述した実施形態及び図面に限定されるものではなく、本発明の技術的思想から逸脱しない範囲で多様な置換、変形及び変更が可能であることは、本発明の属する技術分野で通常の知識を有する者にとって明らかである。
【図面の簡単な説明】
【００９８】
【図１Ａ】従来のＴＦＴアレイ基板を示した工程断面図である。
【図１Ｂ】従来のＴＦＴアレイ基板を示した工程断面図である。
【図１Ｃ】従来のＴＦＴアレイ基板を示した工程断面図である。
【図１Ｄ】従来のＴＦＴアレイ基板を示した工程断面図である。
【図１Ｅ】従来のＴＦＴアレイ基板を示した工程断面図である。
【図２】本発明の第１実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した平面図である。
【図３】本発明の第１実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した断面図である。
【図４Ａ】本発明の第１実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した工程断面図である。
【図４Ｂ】本発明の第１実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した工程断面図である。
【図４Ｃ】本発明の第１実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した工程断面図である。
【図４Ｄ】本発明の第１実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した工程断面図である。
【図４Ｅ】本発明の第１実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した工程断面図である。
【図４Ｆ】本発明の第１実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した工程断面図である。
【図４Ｇ】本発明の第１実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した工程断面図である。
【図４Ｈ】本発明の第１実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した工程断面図である。
【図５】本発明の第２実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した平面図である。
【図６】本発明の第２実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した断面図である。
【図７Ａ】本発明の第２実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した工程断面図である。
【図７Ｂ】本発明の第２実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した工程断面図である。
【図７Ｃ】本発明の第２実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した工程断面図である。
【図７Ｄ】本発明の第２実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した工程断面図である。
【図７Ｅ】本発明の第２実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した工程断面図である。
【図７Ｆ】本発明の第２実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した工程断面図である。
【図７Ｇ】本発明の第２実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した工程断面図である。
【図７Ｈ】本発明の第２実施形態に係る液晶表示素子用ＴＦＴアレイ基板を示した工程断面図である。
【符号の説明】
【００９９】
１０８，１０９  フォトレジスト
１１１  基板
１１２  ゲート配線
１１２ａ  ゲート電極
１１３  ゲート絶縁膜
１１４  半導体層
１１５  データ配線
１１５ａ，１１５ｂ  ソース／ドレイン電極
１１６  保護膜
１１７  画素電極
１２２  ゲートパッド電極
１２５  データパッド電極
１３２  キャパシタ上部電極
１３５  キャパシタ下部電極
１５１，１５２  第１及び第２透明導電膜
【図１Ａ】
0004468922.tif 000002
【図１Ｂ】
0004468922.tif 000003
【図１Ｃ】
0004468922.tif 000004
【図１Ｄ】
0004468922.tif 000005
【図１Ｅ】
0004468922.tif 000006
【図２】
0004468922.tif 000007
【図３】
0004468922.tif 000008
【図４Ａ】
0004468922.tif 000009
【図４Ｂ】
0004468922.tif 000010
【図４Ｃ】
0004468922.tif 000011
【図４Ｄ】
0004468922.tif 000012
【図４Ｅ】
0004468922.tif 000013
【図４Ｆ】
0004468922.tif 000014
【図４Ｇ】
0004468922.tif 000015
【図４Ｈ】
0004468922.tif 000016
【図５】
0004468922.tif 000017
【図６】
0004468922.tif 000018
【図７Ａ】
0004468922.tif 000019
【図７Ｂ】
0004468922.tif 000020
【図７Ｃ】
0004468922.tif 000021
【図７Ｄ】
0004468922.tif 000022
【図７Ｅ】
0004468922.tif 000023
【図７Ｆ】
0004468922.tif 000024
【図７Ｇ】
0004468922.tif 000025
【図７Ｈ】
0004468922.tif 000026