(57)【特許請求の範囲】
【請求項１】
半導体装置であって、
半導体基板（４０２）上に形成されたフローティングゲートを有する不揮発性メモリと、
前記フローティングゲート上に形成され、高温ＰＥＣＶＤ窒化膜、高温ＰＥＣＶＤ酸窒化膜および高温ＬＰＣＶＤ窒化膜からなる群より選択された膜であることを特徴とするバリア層（４３２）と、
前記バリア層の下であって前記フローティングゲートの上に形成されたＰドープの膜であり、かつおよそ１０００から２０００オングストロームの厚みを有し、かつＰＳＧ膜、ＢＰＳＧ膜、ＰＴＥＯＳ堆積酸化膜およびＢＰＴＥＯＳ堆積酸化膜からなる群より選択された材料を含む水素ゲッタリング層（４２４）と、
前記バリア層（４３２）に注入されるリンイオン（４２９）とを含み、
前記リンイオン（４２９）の注入量は１平方センチメートル当り１Ｅ１４から５Ｅ１６イオンの範囲であり、その注入エネルギは２０ＫｅＶから８０ＫｅＶの範囲である、半導体装置。
【請求項２】
半導体装置を製造する方法であって、
半導体基板（４０２）上にフローティングゲートを有する不揮発性メモリを形成するステップと、
前記フローティングゲート上にバリア層（４３２）を形成するステップとを含み、前記バリア層は高温ＰＥＣＶＤ窒化膜、高温ＰＥＣＶＤ酸窒化膜および高温ＬＰＣＶＤ窒化膜からなる群より選択された膜であることを特徴とし、前記方法はさらに、
前記バリア層（４３２）の下であって前記フローティングゲートの上に、およそ１０００から２０００オングストロームの厚みを有し、かつＰＳＧ膜、ＢＰＳＧ膜、ＰＴＥＯＳ堆積酸化膜およびＢＰＴＥＯＳ堆積膜からなる群より選択されたＰドープの膜よりなる水素ゲッタリング層（４２４）を形成するステップと、
前記バリア層（４３２）にリンイオン（４２９）を注入するステップを含み、
前記リンイオン（４２９）の注入量は１平方センチメートル当り１Ｅ１４から５Ｅ１６イオンの範囲であり、その注入エネルギは２０ＫｅＶから８０ＫｅＶの範囲である、半導体装置を製造する方法。
【発明の詳細な説明】
【０００１】
【発明の背景】
【発明の分野】
包括的に、この発明はリンが注入されたバリア層を有する不揮発性記憶装置において電荷損失が減少した高性能半導体装置に関する。より具体的には、この発明はリンが注入されたバリア層およびこのバリア層の下に形成された水素ゲッタリング層を備える高性能半導体装置に関する。
【０００２】
【関連技術の説明】
半導体産業の特徴は、集積回路の高速化およびこの集積回路における素子の高密度化という２つの要求である。したがってこの２つの要求は、ＭＯＳＦＥＴならびに揮発性および不揮発性記憶装置といったその他の半導体装置に関して設計技術者らが行なう設計および製造努力の２つの主要な目的である。集積回路の素子の高密度化は、長さおよび幅のより小さなチャネルを使用しなければならないことを意味する。半導体装置の寸法が縮小しているので、ＭＯＳＦＥＴ装置のための既存の「ロングチャネル」性能モデルは、チャネル長Ｌまたはゲート酸化膜の厚みＴOXが減少するとＩDSATが増大することを予測していた。しかしながら、ＭＯＳＦＥＴ装置の寸法が約２μｍを下回ると、既存のロングチャネルモデルでは予測しなかった効果が現われ、この予期せぬ効果はその後「ショートチャネル」効果と名付けられた。
【０００３】
ＭＯＳＦＥＴのデバイス寸法が引続き減少するのに伴い、ショートチャネル効果に関連する問題は大きく２つのカテゴリに分けられるものと判断された。すなわち（１）ＭＯＳＦＥＴがオフのときのリーク電流の増大の問題および（２）ショートチャネルでゲート酸化膜の薄いデバイス構造に関連する信頼性の問題である。
【０００４】
ショートチャネルでゲート酸化膜の薄いＭＯＳＦＥＴに生じる信頼性の問題は、（１）薄いゲート酸化膜の降伏、（２）ホットキャリア効果によるデバイスの劣化、（３）ＭＯＳＦＥＴ間の配線に関連する信頼性の問題、および（４）ローカル配線に関連する信頼性の問題を含む。ＭＯＳＦＥＴ以外の半導体装置に関連する主な問題の１つには、不揮発性メモリセルにおける高温データ保持が含まれる。特に重要な２つの問題は、ホットキャリア効果によるデバイス劣化および不揮発性メモリセルにおける高温データ保持の問題である。
【０００５】
ＥＰＲＯＭ、フラッシュＥＰＲＯＭおよびＥ2ＰＲＯＭといった不揮発性メモリセルアレイには高温データ保持の問題があることがわかっている。高温データ保持に優れない原因は、不揮発性メモリセルのフローティングゲートに拡散しフローティングゲートの電荷損失を引き起こす可動水素原子であると仮定されている。
【０００６】
メモリセルサイズの減少および高性能論理回路は、ボーダレスコンタクトおよびローカル配線の使用を必要としている。ボーダレスコンタクトおよびローカル配線は、エッチストップ層または拡散保護層といったバリア層の使用を必要とする。先行技術では、トレンチ分離を用いて０．２５μｍチャネルＣＭＯＳ技術のための低温ダマシン−タングステンローカル配線を開発した。このような先行技術の構造の１つは、J.Givens、S.Geissler、O.Cain、W.Clark、C.KoburgerおよびJ.Leeによる「浅いトレンチ分離を用いた０．２５μmチャネルＣＭＯＳロジック技術における低温ローカル配線プロセス（A Low-Temperature Local Interconnect Process in a 0.25-μm-channel CMOS Logic Technology with Shallow Trench Isolation)」（1994、 VMIC Conference）と題された論文に記載されている。しかしながら、この先行技術は水素含量の多いシリコン窒化膜の使用を含んでいる。水素の含量が多ければ、R.C.Sun、J.T.ClemensおよびJ.T.Nelsonによる「ＭＯＳデバイスの安定性に対するシリコン窒化物封止の効果（Effects of Silicon Nitride Encapsulation on MOS Device Stability）」(IEEE 1980)と題された論文に記載されたような問題が生じる。この論文では、プラズマ堆積シリコン窒化膜で包まれたＭＯＳトランジスタにおいて見受けられる新たなしきい値不安定現象について述べられ、一連の実験を通してこの不安定性の原因がシリコン窒化膜における水素に関連する化学的効果にあることが示されたことも述べられている。この論文は、チャネル領域における表面状態の形成および固定電荷が、ホットキャリアと界面に存在する水素との相互作用を原因としており、これが不安定性を生じさせる基本的なメカニズムであると仮定している。
【０００７】
したがって、自由水素の量が少ない半導体装置およびこのような水素含量の少ない半導体装置の製造方法が必要となっている。
【０００８】
【発明の概要】
この発明は、バリア層が上に形成された半導体装置に向けられたものであり、このバリア層にはリンイオンが注入される。バリア層は、高温ＰＥＣＶＤシリコン窒化膜、高温ＰＥＣＶＤシリコン酸窒化膜または高温ＬＰＣＶＤ窒化膜である。
【０００９】
この発明はさらに、バリア層の下に水素ゲッタリング層が形成された半導体装置に向けられたものである。水素ゲッタリング層は、ＰＳＧ膜、ＢＰＳＧ膜、ＰＴＥＯＳ堆積酸化膜またはＢＰＴＥＯＳ堆積酸化膜を含む群より選択される。水素ゲッタリング層の厚みはおよそ１０００−２０００オングストロームである。
【００１０】
この発明はまた、タングステンダマシン配線を有する半導体装置に向けられている。
【００１１】
この発明はさらに、上にバリア層が形成された半導体装置の製造方法に向けられる。バリア層にはリンイオンが注入される。バリア層は、高温ＰＥＣＶＤシリコン窒化膜、高温ＰＥＣＶＤシリコン酸窒化膜および高温ＬＰＣＶＤシリコン窒化膜を含む群より選択された材料から形成される。
【００１２】
この発明の方法は、バリア層の下に水素ゲッタリング層を形成するステップを含む。水素ゲッタリング層は、ＰＳＧ膜、ＢＰＳＧ膜、ＰＴＥＯＳ堆積酸化膜およびＢＰＴＥＯＳ堆積酸化膜を含む群より選択される。水素ゲッタリング層は厚みがおよそ１０００−２０００オングストロームとなるように形成される。
【００１３】
この発明についての理解は、以下の詳細な説明を添付の図面と関連付けて検討することにより深まるものである。以下の説明より当業者には容易に理解されるであろうが、この発明について示されかつ説明された実施例はこの発明を実施するための最良のモードを例示したにすぎない。この発明については他の実施例が可能でありその詳細のいくつかに関してはこの発明の範囲から逸脱することなく種々の明らかな局面における変形が可能であることが理解されるであろう。したがって、図面および詳細な説明は本質的に例示であり限定ではないと理解されるであろう。
【００１４】
本明細書に組み込まれ明細書の一部をなす添付の図面は、この発明を例示するものであり、以下の詳細な説明とともにこの発明の原理を説明する役割を果たしている。
【００１５】
【詳細な説明】
以下ではこの発明の具体的な実施例を詳細に示すが、この実施例は、現時点で発明者らが意図する、発明を実施するための最良のモードを示している。
【００１６】
図１Ａ−１Ｄは、フローティングゲートを有する先行技術の半導体装置１００を作製する方法における構造および選択されたステップを示す。このような装置はたとえば不揮発性メモリセルにおいて使用することが可能である。以下の図面各々について同じ要素には同じ参照番号を付す。図１Ａは半導体基板１０２を示しており、半導体基板１０２にはプログラム接合領域１０４が形成される。フローティングゲート１０６はゲート酸化物の層１０８によりプログラム接合領域１０４から離される。側壁スペーサ１１０および１１２はフローティングゲート１０６の各側面に形成される。
【００１７】
図１Ｂは図１Ａに示した半導体装置１００の構造上に薄いゲート保護酸化物層１１４が形成されたものを示す。先行技術で利用されるゲート保護酸化物層１１４は、典型的には厚みがおよそ３００オングストロームのアンドープの酸化物層であり、装置の一部が以降のステップでサリサイド（自己整合シリサイド）層を形成しないようにするために用いられる。図示したゲート保護酸化物層１１４を１１６および１１８でエッチングにより除去して、ゲート保護酸化物層１１４で保護されていない選択領域にサリサイド層を形成できるようにする。
【００１８】
図１Ｃは、図１Ｂに示した半導体装置１００にサリサイド層１２０および１２２が設けられたものを示す。サリサイド層は典型的にはケイ化チタンＴｉＳｉ2またはケイ化コバルトＣｏＳｉ2である。
【００１９】
図１Ｄは、図１Ｃに示した半導体装置１００の上にバリア層１２４が形成されたものを示す。先行技術のバリア層１２４は典型的に、プラズマ堆積シリコン酸窒化または窒化物である。このような層を形成するプロセスはおよそ４００℃で行なわれるＰＥＣＶＤ（プラズマ増速化学気相成長）である。
【００２０】
図２Ａ−２Ｅは、この発明に従う、実質的に水素のないフローティングゲートを有する半導体装置２００を作製する方法における構造および選択ステップを示す。以下の図面各々において同じ要素には同じ参照番号を付す。図２Ａは、プログラム接合領域２０４が形成された半導体基板２０２を示す。プログラム接合領域２０４は適切なイオンを基板２０２にイオン注入することによって形成可能である。フローティングゲート２０６はゲート酸化物の層２０８によりプログラム接合領域２０４から離される。側壁スペーサ２１０および２１２はフローティングゲート２０６の各側面に形成される。
【００２１】
図２Ｂは、図２Ａに示した半導体装置２００に水素ゲッタリング層２１４を設けたものを示す。水素ゲッタリング層２１４は、ＰＳＧ（フォスホシリケートガラス）膜、ＢＰＳＧ（ボロフォスホシリケートガラス）膜、ＰＴＥＯＳ（リンドープのオルトケイ酸テトラエチル）堆積酸化膜またはＢＰＴＥＯＳ（ボロフォスホドープのオルトケイ酸テトラエチル）堆積膜などのドープ（リンドープ）膜である。水素ゲッタリング層２１４の目的は、半導体装置２００にある可動水素イオンをゲッタリングすることである。水素ゲッタリング層２１４は、好ましくは１０００−２０００オングストロームの厚みを有するように形成される。図示の水素ゲッタリング層２１４を２１６および２１８でエッチングして除去し、水素ゲッタリング層２１４で保護されていない領域にサリサイド層を形成できるようにする。
【００２２】
図２Ｃは、図２Ｂに示した半導体装置２００にサリサイド層２２０および２２２を設けたものを示す。サリサイド層は典型的にはケイ化チタンＴｉＳｉ2またはケイ化コバルトＣｏＳｉ2である。サリサイドを形成する方法は半導体製造技術では周知であるので説明は省く。
【００２３】
図２Ｄは、図２Ｃに示した半導体装置２００上にバリア層２２４を形成したものを示す。バリア層２２４は高温プロセス（５００℃以上）で形成され、典型的にはＰＥＣＶＤ窒化物の層、または酸窒化膜、またはＬＰＣＶＤ（減圧化学気相成長）窒化膜である。バリア層２２４はエッチストップ層の役割を果たすのに加え、堆積膜の水素含量を最小にする。
【００２４】
図２Ｅは、図２Ｄに示した半導体装置２００に矢印２２６で示すようにリンを注入する様子を示す。リンの注入量の範囲は１平方センチメートル当り１Ｅ１４から１Ｅ１６イオンであり、注入エネルギの範囲は２５ＫｅＶから３５ＫｅＶである。厚みがおよそ８００オングストロームのバリア層についての好ましい注入パラメータは、リンの注入量が１平方センチメートル当り１Ｅ１６イオンであり、注入エネルギが３５ＫｅＶである。注入は熱処理され、熱処理は好ましくは８００℃での短時間アニール（ＲＴＡ）である。
【００２５】
図３Ａ−３Ｉは、先行技術の半導体装置３００を作製する方法における構造および選択ステップを示す。以降の図面各々において同じ素子には同じ参照番号を付す。典型的に、図３Ａ−３Ｉに示した装置３００は、図１Ａ−１Ｄと関連付けて説明した半導体装置１００のような他の半導体装置も含むチップにおいて製造されることを理解されたい。図３Ａは、トレンチ分離領域３０４および３０６を備える半導体基板３０２を有する半導体装置３００の一部を示す。トレンチ分離領域３０４および３０６は、ＬＯＣＯＳプロセスによって形成されるフィールド酸化物領域とすることもできる。半導体装置３００は典型的にはポリシリコンゲートであるゲート３０８を有し、ゲート３０８はゲート自身の各側面に形成された側壁スペーサ３１２および３１４を備えるゲート酸化物層３１０により半導体基板３０２から離されている。低濃度ドープドレイン（ＬＤＤ）領域３１６および３１８は、半導体基板３０２に形成される。ＬＤＤ領域３１６および３１８は、典型的には半導体装置３００の領域をマスキングし、基板３０２に選択されたイオンを注入することにより形成される。ＬＤＤ領域３１６および３１８を形成するのに用いることができるイオンはリンイオンであり、用いる量は１平方メートル当り約１Ｅ１３イオンである。ＬＤＤ領域３１６および３１８の形成は典型的に側壁スペーサ３１２および３１４の形成前に行なわれる。イオン注入方法は当該技術では周知であるのでここでは説明しない。
【００２６】
図３Ｂは、図３Ａに示した半導体装置３００に、半導体基板３０２に形成されたソース領域３２０およびドレイン領域３２２を設けたものを示す。ソースおよびドレイン領域３２０および３２２の形成は典型的に、適切なイオンの注入により行なわれる。半導体装置にイオンを注入してソースおよびドレイン領域を形成するプロセスは、半導体製造技術では周知であるのでここでは説明しない。ソースおよびドレイン領域３２０および３２２のイオン濃度は、ＬＤＤ領域３１６および３１８のイオン濃度よりも高いので、図示したＬＤＤ領域３１６および３１８はソースおよびドレイン領域３２０および３２２に含まれている。ソースおよびドレイン領域３１６および３１８に注入される典型的なイオンは砒素イオンであり、その注入量は１平方センチメートル当り約１Ｅ１５イオンである。他のイオンを用いてＬＤＤ領域またはソースおよびドレイン領域を形成できることを理解されたい。
【００２７】
図３Ｃは、図３Ｂに示した先行技術の半導体装置３００の表面全体にゲート保護酸化物層３２４を形成したものを示す。先行技術の装置におけるゲート保護酸化物層３２４は典型的に、厚みが３００オングストロームである。ゲート保護酸化物層３２４の目的は、装置３００の選択領域が製造プロセスによる以降のステップにおいてサリサイド層を形成しないようにすることである。図３Ａ−３Ｉに示した装置３００の部分は、装置全体の一部にすぎず、ゲート保護酸化物層３２４を装置の表面全体に形成できることを理解されたい。
【００２８】
図３Ｄは、図３Ｃに示した半導体装置３００においてゲート保護酸化物層３２４が除去された後の様子を示す。
【００２９】
図３Ｅは、図３Ｄに示した先行技術の半導体装置３００に、ソース領域３２０上に形成されたサリサイド層３２６、ドレイン領域３２２上に形成されたサリサイド層３２８およびゲート領域３０８上に形成されたサリサイド層３３０を設けたものを示す。典型的にはサリサイドはケイ化チタンＴｉＳｉ2またはケイ化コバルトＣｏＳｉ2であり、半導体製造技術において周知の方法によって形成されるのでここでは説明しない。
【００３０】
図３Ｆは、図３Ｅに示した先行技術の半導体装置３００の全体にバリア層３３２を形成したものを示す。典型的にバリア層３３２はプラズマシリコン酸窒化またはシリコン窒化膜であり、このバリア層を用いて、半導体装置の特徴を、酸化膜のエッチングに用いる典型的なエッチング材料から保護する。
【００３１】
図３Ｇは、図３Ｆに示した先行技術の半導体装置３００において、装置３００の上に誘電体層３３４を形成し、これを選択的にエッチングして開口部３３６を残し、下にある装置の選択部分を露出させる様子を示す。このような開口部を形成する方法は、半導体装置３００全体上に誘電体層３３４を堆積させるまたは形成し、次に誘電体層３３４の選択部分をエッチングして半導体装置３００の下にある領域を露出させることである。誘電体層をエッチングするのに用いる典型的な材料はＣ4Ｆ8であり、またはＣ4Ｆ8およびＣＨ３Fの組合せである。バリア層３３２の目的は、誘電体層をエッチングするために用いるエッチング材料が誘電体層の下にある材料をエッチングしないようにすることである。誘電体層３３４の目的は、下にある装置３００の部分を、誘電体層３３４上に製造される他の要素から電気的に絶縁することである。図示のように、開口部３３６により、下にある装置３００の選択部分と、誘電体層３３４上に製造される装置の選択部分とが電気的に接触する。
【００３２】
図３Ｈは、開口部３３６によって露出させた後にエッチングで除去したバリア層３３２の部分を示す。半導体製造技術では既知のように、配線を形成するプロセスは２段階のプロセスである。第１段階は、誘電体３３４の部分を選択的にエッチングすることである。バリア層３３２は、誘電体エッチング材料がバリア材料の下にある材料をエッチングしないようにする。誘電体材料がエッチングされるとき、バリア層３３２がエッチングされて下にある材料の選択領域を露出させる。典型的にバリア層３３２はＣＨ3Ｆ＆Ｏ2のようなエッチング材料によってエッチングされる。図３Ｈは、窒化チタンまたはチタンと窒化チタンとの組合せなどの接着層３３７でコーティングした開口部３３６の表面を示す。
【００３３】
図３Ｉは、接着層３３７を開口部３３６の表面に形成した後、開口部３３６を導電性材料３３８で充填した半導体装置３００を示す。典型的に半導体装置３００は、配線材料３３８を形成した後に平坦化されるので、次の層は滑らかで平らな面の上に形成される。配線のために用いる材料はタングステンのような導電性の材料である。図３Ａ−３Ｉにおいて図示しかつ説明した配線は、ゲート３０８をドレイン領域３２２に電気的に接続する。ドレイン領域３２２として示した領域をソース領域とすることもでき、ゲートを選択して装置のソース領域に電気的に接続することもできることが当業者にはわかるであろう。同じ装置または半導体装置における他の装置において要素の何らかの組合せを電気的に接続できることもわかるであろう。また、誘電体層を形成し、誘電体層をエッチングして開口部を形成し、開口部を導電性材料で充填する方法は、当該技術ではダマシン法として知られていることもわかるであろう。
【００３４】
図４Ａ−４Ｉは、この発明に従いサリサイド層を有する半導体装置４００を製造する構造および方法を示す。以降の図面各々において同じ要素には同じ参照番号を付す。半導体装置４００は半導体チップの一部に製造されるもので、図２Ａ−２Ｅと関連付けて先に述べた半導体装置２００をも含むチップの上にも製造できることを理解されたい。図４Ａは、トレンチ分離領域４０４および４０６とともに半導体基板４０２上に製造された半導体装置４００の一部を示す。トレンチ分離領域４０４および４０６は、ＬＯＣＯＳプロセスによって形成されるフィールド酸化物領域とすることもできる。半導体装置４００は典型的にポリシリコンゲートであるゲート４０８を有し、ゲート４０８はゲート自身の各側面に形成された側壁スペーサ４１２および４１４を備えるゲート酸化物層４１０により半導体基板から離される。低濃度ドープドレイン（ＬＤＤ）領域４１６および４１８は半導体基板４０２に形成される。典型的にＬＤＤ領域４１６および４１８は、装置４００の領域をマスキングし、選択されたイオンを基板４０２に注入することにより形成される。ＬＤＤ領域の形成は典型的には側壁スペーサ４１２および４１４の形成前に行なわれる。ＬＤＤ領域を形成するのに用いることのできるイオンはリンイオンであり、その注入量は１平方センチメートル当り約１Ｅ１３イオンである。イオン注入方法は半導体製造技術では周知でありここでは説明しない。
【００３５】
図４Ｂは、図４Ａに示した半導体装置４００に、半導体基板４０２に形成されたソース領域４２０およびドレイン領域４２２を設けたものを示す。ソースおよびドレイン領域４２０および４２２の形成は、典型的には適切なイオンのイオン注入により行なわれ、半導体製造技術では周知であるのでここでは説明しない。ソースおよびドレイン領域４２０および４２２に注入されるイオンの濃度は、ＬＤＤ領域４１６および４１８に注入されるイオンの濃度よりも高いため、図示のＬＤＤ領域４１６および４１８はソースおよびドレイン領域４２０および４２２に含まれている。ソースおよびドレイン領域４１６および４１８に注入されるイオンは典型的に砒素イオンであり、その注入量は１平方センチメートル当り約１Ｅ１５イオンである。他のイオンを用いてＬＤＤ領域またはソースおよびドレイン領域を形成できることを理解されたい。
【００３６】
図４Ｃは、全表面上に水素ゲッタリング層４２４が形成された半導体装置４００を示す。水素ゲッタリング層４２４は、ＰＳＧ（フォスホシリケートガラス）膜、ＢＰＳＧ（ボロフォスホシリケートガラス）膜、ＰＴＥＯＳ（リンドープのオルトケイ酸テトラエチル）堆積酸化膜またはＢＰＴＥＯＳ（ボロフォスホドープのオルトケイ酸テトラエチル）堆積酸化膜などの膜である。水素ゲッタリング層４２４の厚みは典型的に１０００から２０００オングストロームの間である。水素ゲッタリング層４２４の目的は、可動水素をゲッタリングし、下にある選択された領域が以降の処理ステップでサリサイド層を形成しないようにすることである。図４Ａ−４Ｌに示した装置４００の部分は、装置全体の一部にすぎず、水素ゲッタリング層４２４は装置の表面全体に形成される。図４Ｄは、図４Ａ−４Ｌに示した装置の部分から水素ゲッタリング層４２４を取除いた装置４００を示す。水素ゲッタリング層４２４を装置４００のこの部分から除去する理由は、装置４００の選択部分がサリサイド層を形成することを意図しているからである。水素ゲッタリング層４２４は装置４００のうちでもサリサイド層を形成しない部分からは除去しない。
【００３７】
図４Ｅは、ソース領域４２０の上に形成されたサリサイド層４２６、ドレイン領域４２２の上に形成されたサリサイド層４２８、およびゲート領域４０８の上に形成されたサリサイド層４３０を備える半導体装置４００を示す。典型的にサリサイド層はケイ化チタンＴｉＳｉ2またはケイ化コバルトＣｏＳｉ2であり、半導体製造技術では周知の方法で形成されるのでここでは説明しない。
【００３８】
図４Ｆは、半導体装置４００全体にバリア層４３２が形成されたものを示す。バリア層４３２は典型的には高温（５００℃以上）プラズマシリコン窒化物、シリコン酸窒化物またはＬＰＣＶＤシリコン窒化膜である。バリア層４３２を用いて下にある半導体装置４００の特徴を、シリコン二酸化物をエッチングするのに用いる典型的なエッチング材料から保護する。図４Ｆは、図２Ｅと関連付けて先に述べたような矢印４２９で示されるリンイオンの注入を示す。半導体装置全体にリンイオンが注入されることを理解されたい。半導体装置４００にリンイオンを注入することにより、ゲートおよびゲート酸化物領域が、ＭＯＳＦＥＴ装置のホットキャリア老化を悪化させることがわかっている過剰の可動水素を含まないようにする。
【００３９】
図４Ｇは、上に誘電体層４３４が形成された半導体装置４００を示す。誘電体層４３４の目的は、下にある装置４００の部分を、誘電体層４３４の上に製造され得る他の素子から電気的に絶縁することである。
【００４０】
図４Ｈに示した半導体装置４００では、誘電体層４３４を平坦化して後続の製造プロセスのために滑らかな表面を提供している。
【００４１】
図４Ｉは、誘電体層４３４にエッチングで形成された開口部４３６を備えた半導体装置４００を示す。開口部４３６のような開口部により、半導体装置４００のある層の選択部分と、誘電体層４３４の上に製造される何らかの装置の選択部分との電気コンタクトが可能になり、または装置４００の同じ層における選択部分間の電気コンタクトが可能になる。
【００４２】
図４Ｊは、開口部４３６により露出させたバリア層４３２の部分をエッチングにより除去して開口部４３６の表面に接着層４３７を形成した様子を示す。
【００４３】
図４Ｋは、開口部を、ゲート４０８をドレイン領域４２２に電気的に接続するタングステンのような導電性材料４３８で充填した様子を示す。なお、サリサイドは導電性がありこのサリサイドを通して電気コンタクトが確立する。
【００４４】
図４Ｌは、代替実施例を示しており、誘電体層４３４においてエッチングで形成された開口部がドレイン領域４２２の一部のみを露出させている様子を示す。この開口部をタングステンのような導電性材料で充填する。ドレイン領域４２２への電気接続４４０によりドレイン領域４２２は、半導体装置４００の同じ層における他の１つまたは複数の装置に、または半導体装置４００において異なる層の１つまたは複数の装置に接続する。この開口部は接着層４４２でコーティングされる。
【００４５】
図５Ａ−５Ｊは、この発明に従いサリサイド層を有さない半導体装置５００を製造する方法における構造および選択ステップを示す。各図面において同じ要素には同じ参照番号を付す。図５Ａ−５Ｊ各々において図４Ａ−４Ｌに示したのと同じ要素には同じ参照番号を付す。図５Ａは、トレンチ分離領域５０４および５０６とともに半導体基板４０２に製造された半導体装置５００の一部を示す。トレンチ分離領域５０４および５０６は、ＬＯＣＯＳプロセスによって形成されるフィールド酸化物領域とすることもできる。トレンチ分離またはフィールド酸化物領域の目的は、ある要素を隣接する領域から分離させることである。半導体装置５００は典型的にポリシリコンゲートであるゲート５０８を有し、ゲート５０８の各側面に形成された側壁スペーサ５１２および５１４を備えるゲート酸化物層５１０によりゲート５０８は半導体基板から離される。低濃度ドープドレイン領域５１６および５１８は半導体基板４０２に形成される。典型的にＬＤＤ領域は上記のように形成される。ＬＤＤ領域の形成は典型的には側壁スペーサの形成前に行なわれる。ＬＤＤ領域を形成するのに用いることができるイオンはリンイオンであり、その量は１平方センチメートル当り約１Ｅ１３イオンである。
【００４６】
図５Ｂは、図５Ａに示した半導体装置５００において、半導体基板５０２にソース領域５２０およびドレイン領域５２２が形成されたものを示す。典型的にはソースおよびドレイン領域５２０および５２２の形成は適切なイオンの注入により行なわれ、半導体製造技術では周知であるので説明しない。ソースおよびドレイン領域５２０および５２２に注入されるイオンの濃度は、ＬＤＤ領域５１６および５１８に注入されるイオンの濃度よりも高いため、図示のＬＤＤ領域５１６および５１８はソースおよびドレイン領域５２０および５２２に含まれる。ソースおよびドレイン領域５１６および５１８に注入される典型的なイオンは砒素イオンであり、その量は１平方センチメートル当り約１Ｅ１５イオンである。
【００４７】
図５Ｃは装置５００の表面全体に水素ゲッタリング層４２４が形成された様子を示す。装置５００の上に形成された水素ゲッタリング層４２４は、図４Ａ−４Ｉと関連付けて述べた装置４００上に形成される水素ゲッタリング層４２４と同じである。上記のように、水素ゲッタリング層４２４は、ＰＳＧ（フォスホシリケートガラス）膜、ＢＰＳＧ（ボロフォスホシリケートガラス）膜、ＰＴＥＯＳ（リンドープのオルトケイ酸テトラエチル）堆積酸化膜またはＢＰＴＥＯＳ（ボロフォスホドープのオルトケイ酸テトラエチル）堆積酸化膜などといった膜である。典型的に水素ゲッタリング層４２４の厚みは１０００−２０００オングストロームである。水素ゲッタリング層４２４の目的は、水素をゲッタリングし、下にある領域が以降の処理ステップにおいてサリサイド層を形成しないようにすることである。
【００４８】
図５Ｄは、水素ゲッタリング層４２４が除去されないようにするための、装置５００上に形成されたエッチ保護層５２３を示す。
【００４９】
図５Ｅは、保護層５２３を除去し装置５００の上にバリア層４３２を形成した様子を示す。バリア層４３２は装置全体の上に形成される。上記のバリア層４３２は高温プラズマシリコン窒化物またはシリコン酸窒化物またはＬＰＣＶＤシリコン窒化膜である。バリア層４３２を用いて、下にある装置５００の特徴を、シリコン二酸化物をエッチングするのに用いる典型的なエッチング材料から保護する。矢印５１９は半導体装置全体に注入されるリンイオンを示す。
【００５０】
図５Ｆは、半導体装置全体上に形成された誘電体層４３４を備える装置５００および半導体装置５００を示す。
【００５１】
図５Ｇは、平坦化した誘電体層４３４、および下にある装置の選択部を露出させるようにエッチングした５３６で示される開口部を示す。誘電体材料４３４の目的は、下にある装置５００の部分を、誘電体層４３４の上に製造され得る他の素子から電気的に絶縁することである。開口部５３６の目的は、下にある装置５００の部分の露出した部分への電気的接続を可能にすることである。
【００５２】
図５Ｈは、エッチングにより除去された開口部５３６により露出するバリア層４３２の部分および開口部５３６の表面に形成された接着層５３７を示す。
【００５３】
図５Ｉは、ゲート５０８をドレイン領域５２２に電気的に接続する、タングステンなどの導電性材料５３８で充填した開口部５３６を示す。
【００５４】
図５Ｊは、代替実施例を示しており、ドレイン領域５２２を同じ層または異なる層の別の装置に接続する電気接続５４０を備えている。電気接続５４０は上記の方法すなわち誘電体層４３４に開口部をエッチングで形成し、接着層５３９を形成し、この開口部をタングステンのような導電性材料で充填することにより形成される。
【００５５】
図６は、リンの注入量および注入エネルギを変化させた実験テストの結果を示す図である。このデータは、リン注入レベルが増大するとデルタＶＴＥ（Ｖ）が減少することを明らかに示しいる。このＶＴＥ（Ｖ）はフローティングゲートの電子の数の測定値であり、デルタＶＴＥ（Ｖ）はフローティングゲートの電子の数の変化の測定値である（したがってフローティングゲートからの電荷損失の測定値となる）。理想的なデルタＶＴＥ（Ｖ）はゼロであり、デルタＶＴＥ（Ｖ）が最低の装置が好ましい装置である。図６に示したデータより、６００で示した注入を行なわない装置はかなりの量の電荷を失うことがはっきりとわかる。このデータは、２５０℃の温度で６０時間経過後デルタＶＴＥ（Ｖ）は１ボルトであることを示す。６０２で示した、リンイオン注入量が１平方センチメートル当り１Ｅ１６イオンで注入エネルギが３５ＫｅＶの装置のデルタＶＴＥ（Ｖ）は、同じテスト条件下でおよそ０．３５ボルトである。
【００５６】
この発明の実施例の上記の説明は、例示および説明のために行なったものである。完全を期すまたはこの発明を開示した特定の形式に限定することを意図したものではない。上記の教示より明確な変形または修正が可能である。実施例はこの発明の原理を最もよく示すものとして選択し、説明したものであり、実際に応用することにより当業者は意図する特定の用途に適したやり方で、種々の実施例およびその種々の変形においてこの発明を利用することができる。このような変形例および修正例すべては、前掲の特許請求の範囲を公正に、法的にかつ衡平的に認められる範囲に従い解釈したときに定められるこの発明の範囲内のものである。
【図面の簡単な説明】
【図１】  図１Ａ−１Ｄは、フローティングゲート、ゲート保護酸化物層およびバリア層を備える先行技術の半導体装置の一部を示し、かつこの半導体装置の製造方法における選択ステップも示している。
【図２】  図２Ａ−２Ｅは、この発明に従い製造される、フローティングゲート、ゲート保護酸化物層およびバリア層を備える半導体装置の一部を示し、かつこの半導体装置の製造方法における選択ステップも示している。
【図３】  図３Ａ−３Ｉは、タングステンダマシンローカル配線（ＬＩ）を備える先行技術の半導体装置の一部を示し、ここではゲート保護酸化物層を除去して半導体装置にサリサイド層やローカル配線バリア層を形成しており、図３Ａ−３Ｉはまたこの半導体装置製造方法における選択ステップを示す。
【図４】  この発明に従い製造される、タングステンダマシンローカル配線（ＬＩ）すなわちソースまたはドレイン電極への配線を備える半導体装置の一部を示し、かつこの半導体装置製造方法における選択ステップも示している。
【図５】  図５Ａ−５Ｊは、この発明に従い製造される、タングステンダマシンローカル配線（ＬＩ）すなわちソースまたはドレイン電極への配線を備える半導体装置の一部を示し、かつこの半導体装置の製造方法における選択ステップも示している。
【図６】  リン注入量を変化させて製造した装置から得られる実験測定値を示す。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図４Ｋ】
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【図４Ｌ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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【図６】
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