(57)【特許請求の範囲】
【請求項１】
炭化珪素層（２）を有する半導体基板（１）を用意する工程と、
前記炭化珪素層の上にマスク材としてグラファイト層（３）を形成する工程と、
前記グラファイト層の所望領域に開口部を形成すると共に、該グラファイト層をマスクとして用いた選択エピタキシャル成長を行うことにより、前記開口部に不純物領域（５）をエピタキシャル成長させる工程とを含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記グラファイト層の形成工程では、前記炭化珪素層の表層部に存在するＳｉを昇華させることによって前記グラファイト層を形成することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記グラファイト層の形成工程では、前記Ｓｉの昇華を減圧雰囲気下で行うことを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記グラファイト層の形成工程では、前記Ｓｉの昇華を１５００℃以上の温度下で行うことを特徴とする請求項２又は３に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記グラファイト層の形成工程では、前記炭化珪素層の上に、ＣＶＤによって前記グラファイト層をデポジションすることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記グラファイト層を平坦化ストッパとして用いて、前記不純物領域の表面の平坦化を行うことを特徴とする請求項１乃至５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項７】
炭化珪素層（２）を有する半導体基板（１）を用意する工程と、
前記炭化珪素層の上にマスク材としてＧａＮ層（３′）を形成する工程と、
前記ＧａＮ層の所望領域に開口部を形成すると共に、該ＧａＮ層をマスクとしてエピタキシャル成長を行うことにより、前記開口部および前記ＧａＮ層の上に不純物領域（５）をエピタキシャル成長させる工程と、
前記ＧａＮ層を平坦化ストッパとして用いて、前記不純物領域の表面の平坦化を行う工程とを含んでいることを特徴とするを炭化珪素半導体装置の製造方法。
【請求項８】
炭化珪素層（２）を有する半導体基板（１）を用意する工程と、
前記炭化珪素層の上に第１のマスク材（３、３′）を形成する工程と、
前記第１のマスク材の上に第２のマスク材（６）を形成する工程と、
前記第１、第２のマスク材の所望領域に開口部を形成する工程と、
前記第２のマスク材をマスクとして用い、前記開口部を通じて前記炭化珪素層に溝（８）を形成する工程と、
前記第２のマスク材を除去した後、前記第１のマスク材をマスクとして用いたエピタキシャル成長を行うことにより、前記溝内部に不純物領域（５）をエピタキシャル成長させる工程とを含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項９】
前記第２のマスク材として、炭化珪素に対する前記第２のマスク材の選択比が０．５以上のものを用いることを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記第１のマスク材として、前記炭化珪素層と同等以下の不純物を含有している材料を用いることを特徴とする請求項８又は９に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記第１のマスク材としてグラファイト層（３）を用い、前記第２のマスク材としてＳｉＯ2を用いることを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記第１のマスク材としてのグラファイト層の形成工程では、前記半導体層の表層部からＳｉを昇華させることによって前記グラファイト層を形成することを特徴とする請求項１１に記載の炭化珪素半導体装置の製造方法。
【請求項１３】
前記第１のマスク材としてのグラファイト層の形成工程では、前記半導体層の上に、ＣＶＤによって前記グラファイト層をデポジションすることを特徴とする請求項１１に記載の炭化珪素半導体装置の製造方法。
【請求項１４】
前記第１のマスク材として、表面にエピタキシャル成長膜が成膜されるＧａＮ膜（３′）を用いることを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１５】
前記第１のマスク材を平坦化ストッパとして用い、前記不純物領域の表面を平坦化することを特徴とする請求項８乃至１４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（以下、ＳｉＣという）からなる半導体基板に不純物層を形成するＳｉＣ半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来より、ＳｉＣ上に任意のデバイスを作成するために、ＳｉＣ基板上に、十分な不純物濃度と厚みで、かつ、欠陥等の損傷が少ない不純物領域を形成する技術が要望されており、このような不純物領域の形成技術として、特開平１１−１６８４０号公報に示される選択エピタキシャル成長法が挙げられる。
【０００３】
この選択エピタキシャル成長法は、ＳｉＯ2やレジストをマスクとした状態でエピタキシャル成長を行うことにより、ＳｉＯ2やレジストに形成しておいた開口部にのみエピタキシャル膜を選択的に成長させるというものである。このような方法によれば、エピタキシャル成長によって所望箇所に不純物領域が形成できることから、上記要望を満たすことが可能となる。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、以下の問題点があることが確認された。まず第１に、従来公報では、選択エピタキシャル成長法のマスク材としてＳｉＯ2やレジストを用いることが示されているが、実際には、これらをマスク材として用いることができないという問題がある。すなわち、ＳｉＯ2を選択エピタキシャル成長法のマスク材として用いると、エピタキシャル膜を成長させる際における成長温度が１６００℃と高いことから、ＳｉＯ2の軟化温度以上となって選択エピタキシャル成長が行えないし、レジストをマスク材として用いると、ＳｉＣと反応して表面に付着して除去できないのである。なお、レジストとＳｉＣとの反応の問題は、レジストを焼結することによって回避することができるが、この場合には焼結させたレジストが不純物汚染の原因になるという問題を発生させる。
【０００５】
第２に、従来公報では、ＳｉＣに溝を掘る際に使用するマスク材をそのまま選択エピタキシャル成長用のマスク材として用いることが示されているが、この方法でも実際にはデバイス用のプロセスに適用できないという問題がある。すなわち、ＳｉＣに溝を掘る際に使用するマスク材として、上述したＳｉＯ2やレジストを用いるとすれば、上記第１の問題が発生するし、それに加えて、レジストを用いた場合には、レジストのＳｉＣに対する選択比が低いことから、深い溝が形成できないという問題を発生させる。
【０００６】
第３に、従来公報に示されるような選択エピタキシャル成長法によると、図７、図８に示されるように、成長したエピタキシャル膜Ｊ１の表面に凹凸が形成されることが確認され、デバイスに適用した場合に特性の変動や悪化が発生することが予測される。また、図８に示すように、溝Ｊ２内にエピタキシャル膜Ｊ１を埋め込むようにすれば、基板Ｊ３の内部に不純物領域を形成できることになるが、デバイスを作成する工程を考慮すると、エピタキシャル膜Ｊ１の表面をフラットにできる方が好ましい。しなしながら、エピタキシャル成長の時間が長いとエピタキシャル膜Ｊ１がＳｉＣ表面から突出し、逆に短いとエピタキシャル膜Ｊ１がＳｉＣ表面から窪んでしまうため、平坦化を行う必要性があるが、従来公報には平坦化処理という考えそのものが無く、解決するための方法が必要であった。
【０００７】
本発明は上記点に鑑みて成され、上記問題のいずれかを解決することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、炭化珪素層（２）を有する半導体基板（１）を用意する工程と、炭化珪素層の上にマスク材としてグラファイト層（３）を形成する工程と、グラファイト層の所望領域に開口部を形成すると共に、該グラファイト層をマスクとして用いた選択エピタキシャル成長を行うことにより、開口部に不純物領域（５）をエピタキシャル成長させる工程とを含んでいることを特徴としている。このように、マスク材としてグラファイト層を用いて選択エピタキシャル成長を行うことで、マスク材からの不純物汚染を無くすことができる。
【０００９】
例えば、請求項２に示すように、グラファイト層の形成工程では、炭化珪素層の表層部に存在するＳｉを昇華させることによってグラファイト層を形成することができる。このように、マスク材を基板材料そのものから形成することができる。この場合、請求項３に示すように、Ｓｉの昇華を減圧雰囲気下で行うようにすれば、Ｓｉの蒸気圧が高くなって、よりグラファイト層を形成し易くすることができる。また、請求項４に示すように、Ｓｉの昇華を１５００℃以上の温度下で行うようにすれば、Ｓｉでの昇華速度を高くすることができるため、容易に所望膜厚のグラファイト層を得ることができる。なお、請求項５に示すように、グラファイト層の形成工程では、炭化珪素層の上に、ＣＶＤによってグラファイト層をデポジションしてもよい。
【００１０】
請求項６に記載の発明では、グラファイト層を平坦化ストッパとして用いて、不純物領域の表面の平坦化を行うことを特徴としている。このように、エピタキシャル成長の用いたマスクをそのまま平坦化マスクとして用いて不純物領域の平坦化を行うことができる。そして、このように、マスクを兼用することで、不純物領域の形成工程の簡略化を図ることができる。
【００１１】
請求項７に記載の発明では、炭化珪素層（２）を有する半導体基板（１）を用意する工程と、炭化珪素層の上にマスク材としてＧａＮ層（３′）を形成する工程と、ＧａＮ層の所望領域に開口部を形成すると共に、該ＧａＮ層をマスクとしてエピタキシャル成長を行うことにより、開口部およびＧａＮ層の上に不純物領域（５）をエピタキシャル成長させる工程と、ＧａＮ層を平坦化ストッパとして用いて、不純物領域の表面の平坦化を行う工程とを含んでいることを特徴としている。このように、請求項１に示したグラファイト層に代えてＧａＮ層を適用してもよい。この場合、エピタキシャル成長時に不純物領域がＧａＮ層の上にも形成されることになるため、ＧａＮ膜を平坦化ストッパとして用いた平坦化工程を行うようにする。
【００１２】
また、選択エピタキシャル成長ができるマスク材を用いることにより、成長層とマスク材とが接する部分も連続的に成長するため、不連続となる場合に発生する欠陥が抑制され、信頼性の高い膜が形成できる。
【００１３】
請求項８に記載の発明では、炭化珪素層（２）を有する半導体基板（１）を用意する工程と、炭化珪素層の上に第１のマスク材（３、３′）を形成する工程と、第１のマスク材の上に第２のマスク材（６）を形成する工程と、第１、第２のマスク材の所望領域に開口部を形成する工程と、第２のマスク材をマスクとして用い、開口部を通じて炭化珪素層に溝（８）を形成する工程と、第２のマスク材を除去した後、第１のマスク材をマスクとして用いたエピタキシャル成長を行うことにより、溝内部に不純物領域（５）をエピタキシャル成長させる工程とを含んでいることを特徴としている。
【００１４】
このように、溝形成用のマスクとして耐選択エッチング性に優れた第２のマスク材と、選択エピタキシャル成長に用いる第１のマスク材とを用いることにより、溝を十分深くすることが可能となる。
【００１５】
例えば、請求項９に示すように、第２のマスク材として、炭化珪素に対する第２のマスク材の選択比が０．５以上のものを用いると良い。また、請求項１０に示すように、第１のマスク材として、炭化珪素層と同等以下の不純物を含有している材料を用いると良い。具体的には、請求項１１に示すように、第１のマスク材としてグラファイト層（３）を用い、第２のマスク材としてＳｉＯ2を用いることができる。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１７】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態におけるＳｉＣ半導体装置の製造工程を示し、この図に基づきＳｉＣ半導体装置の製造方法について説明する。
【００１８】
まず、図１（ａ）に示すように、主表面及び裏面を有するＳｉＣからなるｎ+型基板１を用意すると共に、このｎ+型基板１の主表面側にｎ-型エピタキシャル層（以下、ｎ-型エピ層という）２をエピタキシャル成長させる。続いて、図１（ｂ）に示すように、ｎ-型エピ層２の表面からＳｉを昇華させる。例えば、減圧雰囲気において、３０分間、１５００℃の温度で熱処理することで、ｎ-型エピ層２の表面からＳｉを昇華させることができる。そして、この処理を終えると、ｎ-型エピ層２の表層部にはＳｉＣの炭素成分のみが残ったグラファイト層３が形成される。このように、グラファイト層３の形成を減圧雰囲気で行うことにより、Ｓｉの蒸気圧が高くなるため、よりグラファイト層３を形成し易くすることができると共に、１５００℃以上の温度で加熱することにより、Ｓｉの昇華速度を高くすることができ、容易にグラファイト層３を所望の膜厚とすることができる。
【００１９】
次に、図１（ｃ）に示すように、グラファイト層３の上面にレジスト４を堆積させたのち、このレジスト４をマスクとした選択エッチングにより、グラファイト層３の所望領域を開口させる。そして、レジスト４を除去した後、グラファイト層３をマスクとして用いた選択エピタキシャル成長を行い、グラファイト層３の開口部分にＳｉＣからなる不純物領域５を成長させる。その後、例えば、ＲＩＥやＨ2エッチングによってグラファイト層３を除去したり、グラファイト層３を酸化により除去したり、ＳＣ１によってグラファイト層３を除去することで、ｎ-型エピ層２の上に、十分な不純物濃度と厚みで、かつ、欠陥等の損傷が少ない不純物領域５を形成した構成を得ることができる。なお、このような構成は、例えば不純物領域５をｐ型半導体とすることで、ＰＮダイオードとして使用される。
【００２０】
このように、グラファイト層３を選択エピタキシャル成長法におけるマスク材として用いる場合、ＳｉＣ基板材料そのものによってグラファイト層３が形成されていることから、マスク材料からの不純物汚染という問題がなく、また、グラファイト層３の軟化温度がＳｉＯ2のように低くないため、エピタキシャル成長中にマスク材料が軟化してしまうという問題もない。
【００２１】
（第２実施形態）
上記第１実施形態では、ｎ-型エピ層２の表面からＳｉを昇華させることによって、グラファイト層３を形成したが、本実施形態では、ＣＶＤ等によってグラファイト層３を形成する。図２に、本実施形態におけるＳｉＣ半導体装置の製造工程を示し、この図に基づき本実施形態のＳｉＣ半導体装置の製造方法について説明する。
【００２２】
まず、図２（ａ）に示すように、ｎ+型基板１の主表面上に、ｎ-型エピ層２を成長させる。この工程は、図１（ａ）と同様である。そして、ＣＶＤ法により、ｎ-型エピ層２の表面にグラファイト層３をデポジションさせる。例えば、Ｃ3Ｈ8の雰囲気において、１６００℃の温度とすることで、グラファイト層３をデポジションさせる。この後、図２（ｃ）以降に示す第１実施形態の図１（ｄ）〜（ｆ）と同様の工程を行うことで、ｎ-型エピ層２の上に不純物領域５が形成された構成を得ることができる。
【００２３】
このように、グラファイト層３を第１実施形態と異なる方法によって形成した場合においても、第１実施形態と同様の効果を得ることができる。
【００２４】
（第３実施形態）
図３、図４に、本発明の第３実施形態におけるＳｉＣ半導体装置の製造工程を示し、この図に基づきＳｉＣ半導体装置の製造方法について説明する。
【００２５】
まず、図３（ａ）〜（ｃ）に示す工程において、上記第１実施形態における図１（ａ）〜（ｃ）と同様の工程を行い、ｎ-型エピ層２の上に第１のマスク材となるグラファイト層３を形成する。
【００２６】
続いて、図３（ｄ）に示すように、グラファイト層３の上に第２のマスク材となるＬＴＯ膜６をデポジションする。そして、図４（ａ）に示すように、ＬＴＯ膜６の上面にレジスト７を堆積させたのち、このレジスト７をマスクとした選択エッチングにより、ＬＴＯ膜６およびグラファイト層３の所望領域を開口させる。そして、図４（ｂ）に示すように、レジスト７を除去した後、ＬＴＯ膜６をマスクとして用いたエッチング、例えばＣＦ4＋Ｏ2によるＲＩＥを行うことで、ｎ-型エピ層２に溝８を形成する。
【００２７】
その後、ＬＴＯ膜６を除去し、図４（ｃ）に示すように、グラファイト層３をマスクとした選択エピタキシャル成長を行い、グラファイト層３の開口部分、すなわち溝８の内部にＳｉＣからなる不純物領域５を成長させる。その後、例えば、ＲＩＥ又は酸化、ＳＣ１、Ｈ2によってグラファイト層３を除去することで、溝８の内部に、十分な不純物濃度と厚みで、かつ、欠陥等の損傷が少ない不純物領域５を形成した構成を得ることができる。なお、このような構成は、例えば不純物領域５をｐ型半導体とすることで、ＰＮダイオードとしたり、ＭＯＳデバイスの一部として使用される。
【００２８】
このように、本実施形態では、選択エピタキシャル成長のマスク材として使用されるグラファイト層３の上に、ＬＴＯ膜６を成膜しておくことにより、このＬＴＯ膜６をマスクとした溝８の形成と、グラファイト層３を用いた溝８の内部への選択エピタキシャル成長とを両立できるようにしている。
【００２９】
そして、ＳｉＣに対するエッチング選択比が≧０．５以上となるＬＴＯ膜６をマスク材として用いて溝８を形成していることから、溝８の深さを十分深くすることが可能になり、また、選択エピタキシャル成長時にはＳｉＯ2で構成されるＬＴＯ膜６を除去してグラファイト層３をマスク材として用いていることから、第１実施形態と同様の効果を得ることも可能となる。
【００３０】
なお、ここで説明したように、第１のマスク材としてはグラファイト層３のようなカーボン層を用い、第２のマスク材としてはＬＴＯ膜６のようなＳｉＯ2層を用いるのが好ましいが、これら以外であってもよい。ただし、第２のマスク材としては、溝８の深さを十分に深くするために、ＳｉＣに対する選択比が高いものを選ぶのが望ましく、また、第１のマスク材としては、不純物汚染を考慮して半導体材料以上の清浄な材料を選ぶのが望ましい。
【００３１】
（第４実施形態）
本実施形態では、第３実施形態に加えて不純物領域５の平坦化工程を行う。なお、本実施形態におけるＳｉＣ半導体装置の製造工程は、第３実施形態とほぼ同様であるため、同様の部分については第３実施形態を参照し、異なる部分についてのみ説明する。
【００３２】
図５に、本実施形態におけるＳｉＣ半導体装置の製造工程を示す。以下、図５および上記第３実施形態で示した図３、図４に基づき本実施形態におけるＳｉＣ半導体装置の製造方法について説明する。
【００３３】
まず、第３実施形態に示す図３（ａ）〜（ｄ）および図４（ａ）〜（ｃ）に示す工程を行い、選択エピタキシャル成長による不純物領域５を形成する。そして、図５（ａ）に示すように、ＣＭＰ（Chemical  Mecanical  Polish）研磨によって不純物領域５を平坦化する。このとき、ＣＭＰの砥粒として、例えば酸化クロムを用いる。そして、ＣＭＰ研磨を進め、図５（ｂ）に示すように、グラファイト層３の表面と同等の高さまで平坦化が進められると、グラファイト層３によって研磨レートが落ちるため、この時点でＣＭＰ研磨を止める。その後、図５（ｃ）に示す工程において、第３実施形態の図４（ｄ）と同様の工程にて、グラファイト層３を除去する。
【００３４】
このように、グラファイト層３を平坦化の終点検出に用いることで、不純物領域５の表面の平坦化を行うことができる。そして、このように選択エピタキシャル成長用のマスクと平坦化ストッパ用マスクとを兼用することにより、ＳｉＣ半導体装置の製造工程の簡略化を図ることができる。なお、図５（ｃ）においては、グラファイト層３の厚み分、不純物領域５がｎ-型エピ層２から吐出した形状となっているが、グラファイト層３の厚み量を調整することにより、ｎ-型エピ層２からの突出量を適宜制御することが可能である。
【００３５】
（第５実施形態）
上記第４実施形態では、第１のマスク材の材料としてグラファイト層３を用いたが、これに代えてＧａＮ層を用いるようにしても第４実施形態と同様の効果を得ることが可能である。この場合、図６（ａ）に示すように、選択エピタキシャル成長ではなく、ＧａＮ層３′の上にもエピタキシャル成長が行われて不純物領域５が形成されることになるが、図６（ｂ）、（ｃ）に示すように、不純物領域５をＧａＮ層３′の上に存在する部分ごと平坦化すれば、ＧａＮ層３′が平坦化ストッパの役割を果たすことになる。
【００３６】
また、選択エピタキシャル成長ができるマスク材を用いることにより、成長層とマスク材とが接する部分も連続的に成長するため、不連続となる場合に発生する欠陥が抑制され、信頼性の高い膜を形成できる。
【００３７】
なお、このようにＧａＮ層３′を用いる場合、ＧａＮ層３′の除去用のエッチングガスとして、ＣＣｌ4、ＣＣｌ2Ｆ2、もしくはＢＣｌ3を用いることで、ＳｉＣとの選択比を大きくとりつつＧａＮ層３′の除去を行うことができる。
【００３８】
（他の実施形態）
第５実施形態では、溝８を掘るタイプのＳｉＣ半導体装置において、マスク材料にＧａＮ層３′を用いる場合を説明したが、第１、第２実施形態のように溝を掘らないようなタイプのＳｉＣ半導体装置においても、マスク材料にＧａＮ層を用いることも可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図２】本発明の第２実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図３】本発明の第３実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図４】図３に続くＳｉＣ半導体装置の製造工程を示す図である。
【図５】本発明の第４実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図６】本発明の第５実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図７】従来のＳｉＣ半導体装置の断面構成を示した図である。
【図８】従来のＳｉＣ半導体装置の断面構成を示した図である。
【符号の説明】
１…ｎ+型基板、２…ｎ-型エピ層、３…グラファイト層、４…レジスト、
５…不純物領域、６…ＬＴＯ膜、７…レジスト、８…溝。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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