(57)【特許請求の範囲】
【請求項１】
それぞれが、前段のフリップフロップと後段のフリップフロップとの間に、第１の組合せ回路と第２の組合せ回路とがこの順番に直列に接続された第１および第２の順序回路と、回路修正用セルとを備える半導体集積回路の修正方法であって、
前記回路修正用セルを、スキャンモード信号に応じて、前記第２の順序回路の第１の組合せ回路からの出力信号と前記第１の順序回路の前段のフリップフロップの出力信号との一方を、前記第２の順序回路の第２の組合せ回路に入力することができるように、もしくは、前記第２の順序回路の第２の組合せ回路の出力信号と前記第１の順序回路の第１の組合せ回路の出力信号との一方を、前記第２の順序回路の後段のフリップフロップに入力することができるように配線して、前記半導体集積回路を製造するための全層のマスクパターンを作成し、
その後の回路修正に応じて、前記回路修正用セルを、前記回路修正により新たに当該回路修正用セルが必要とされる所に接続し直し、配線層のみのマスクパターンを作成し直すことを特徴とする半導体集積回路の修正方法。
【請求項２】
前記回路修正用セルは、論理ゲートである請求項１に記載の半導体集積回路の修正方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スタンダードセル方式等のように、下地トランジスタから製造される半導体集積回路において、製造時にあらかじめ作り込まれ、製造後の半導体集積回路を変更する際にのみ使用される回路修正用セルを有効活用するための技術分野に関するものである。
【０００２】
【従来の技術】
スタンダードセル方式を採用するＡＳＩＣ（Application Specific IC:用途限定ＩＣ）の実現方法では、標準セルを用いて、下地トランジスタやメタル配線等を含む全ての製造工程を経て製造される。このように、下地トランジスタから製造される半導体集積回路では、マスクパターンの作成後や装置の製造後に回路変更が必要となる場合、下地トランジスタやメタル配線等を含む全層のマスクパターンを作り直す必要がある。
【０００３】
このため、スタンダードセル方式を採用する半導体集積回路では、回路修正に伴う製造コストの増加や製造期間の延長を抑えるために、一般的にスペアセルと呼ばれ、回路変更時にのみ使用される専用の回路修正用セルをあらかじめレイアウト中に配置しておき、マスクパターンの作成後や装置の製造後に回路変更が必要な際にこれらの回路修正用セルを使用して、メタル配線のやり直しのみで対応可能とする手法が用いられている。
【０００４】
ここで、図２に、従来の半導体集積回路の一例の構成概念図を示す。
図示例の半導体集積回路３２は２つの順序回路１４，１６と、回路修正用セル２６とを備えている。各々の順序回路１４，１６は、２つのフリップフロップ１８，２０と、これら２つのフリップフロップ１８，２０の間に配置され、２つのフリップフロップ１８，２０の間に直列に接続されている２つの組合せ回路２２，２４とを備えている。
【０００５】
また、回路修正用セル２６は、ＡＮＤゲート２８と、ＯＲゲート３０とを備えている。これらの回路修正用セル２６は、製造後の半導体集積回路３２の論理変更時にのみ使用されるスペアセルであるため、ユーザ論理とは独立した箇所に配置され、その入力端子は全て電源電位に接続され、その出力端子は開放状態とされている。そして、回路修正が必要な際には、回路修正用セル２６の入力端子および出力端子が回路修正に応じて接続し直される。
【０００６】
【発明が解決しようとする課題】
既に述べたように、スタンダードセル方式等のように、下地トランジスタから製造される半導体集積回路３２においては、回路修正用セル２６を設けていないと、製造後の回路修正に伴って下地トランジスタから作り直さなければならなくなり、製造コストの増加や製造期間の延長という問題が発生する。しかし、回路修正が行われない場合、回路修正用セル２６は、半導体チップ上に全く無駄なセルとして存在することになる。
【０００７】
本発明の目的は、前記従来技術に基づく問題点を解消し、本来回路修正のためだけに使用されるスペアセルを有効利用して、テストパターンを短縮し、テストのためのコストと時間を削減することができる半導体集積回路の修正方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、それぞれが、前段のフリップフロップと後段のフリップフロップとの間に、第１の組合せ回路と第２の組合せ回路とがこの順番に直列に接続された第１および第２の順序回路と、回路修正用セルとを備える半導体集積回路の修正方法であって、
前記回路修正用セルを、スキャンモード信号に応じて、前記第２の順序回路の第１の組合せ回路からの出力信号と前記第１の順序回路の前段のフリップフロップの出力信号との一方を、前記第２の順序回路の第２の組合せ回路に入力することができるように、もしくは、前記第２の順序回路の第２の組合せ回路の出力信号と前記第１の順序回路の第１の組合せ回路の出力信号との一方を、前記第２の順序回路の後段のフリップフロップに入力することができるように配線して、前記半導体集積回路を製造するための全層のマスクパターンを作成し、
その後の回路修正に応じて、前記回路修正用セルを、前記回路修正により新たに当該回路修正用セルが必要とされる所に接続し直し、配線層のみのマスクパターンを作成し直すことを特徴とする半導体集積回路の修正方法を提供するものである。
ここで、前記回路修正用セルは、論理ゲートであるのが好ましい。
【０００９】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明の半導体集積回路の修正方法を詳細に説明する。
【００１０】
本発明の半導体集積回路の修正方法は、本来、回路修正の目的のためだけに使用される回路修正用セル（スペアセル）を、回路修正のために使用しない間は、ユーザ論理の組合せ回路の可制御性および可観測性を向上させるために使用するように配線接続して、その後の回路修正の際に、回路修正に応じてスペアセルの配線を接続し直すものである。以下、図２に示す従来の半導体集積回路に本発明を適用した場合を例に挙げて説明する。
【００１１】
図１は、本発明を適用する半導体集積回路の一実施例の構成回路図である。
図示例の半導体集積回路１０，１２は、前述の通り、図２に示す従来の半導体集積回路３２に対して本発明を適用したものである。なお、図１に示す本発明を適用する半導体集積回路１０，１２と図２に示す従来の半導体集積回路３２とは配線の接続状態が違う点を除いて、その構成要素は全く同じであるので、同じ構成要素には同じ符号を付して、その詳細な説明は省略する。
【００１２】
なお、本発明は、組合せ回路の可制御性および可観測性を向上させるためにスキャンパス方式のテストを採用し、かつ、例えばスタンダードセル方式やフルカスタム方式等を採用する半導体集積回路のように下地トランジスタから製造され、しかも、ＡＮＤゲート、ＯＲゲート等の論理ゲートや、フリップフロップ、ラッチ等の記憶素子やその他の各種の標準セルを回路修正用セルとして備える半導体集積回路に対して適用されるものである。
【００１３】
まず、図１（ａ）に示す半導体集積回路１０において、回路修正用セル２６のＯＲゲート３０は、その一方の入力端子および出力端子が順列回路１６の組合せ回路２２，２４の間に接続されている。また、ＡＮＤゲート２８は、その一方の入力にスキャンモード信号ＳＣＡＮ＿ＭＯＤＥが入力され、その他方の入力端子および出力端子が順序回路１４のフリップフロップ１８とＯＲゲート３０の他方の入力端子との間に接続されている。
【００１４】
また、図１（ｂ）の半導体集積回路１２において、回路修正用セル２６のＯＲゲート３０は、その一方の入力端子および出力端子が順序回路１６の組合せ回路２４とフリップフロップ２０との間に接続されている。また、ＡＮＤゲート２８は、その一方の入力にスキャンモード信号ＳＣＡＮ＿ＭＯＤＥが入力され、その他方の入力端子および出力端子が順序回路１４の組合せ回路２２とＯＲゲート３０の他方の入力端子との間に接続されている。
【００１５】
なお、回路修正用セル２６のレイアウト上の配置箇所は、ユーザ論理から独立した箇所であっても、同じ箇所であってもよい。また、同図には、回路修正用セル２６として、図２に示す従来の半導体集積回路３２との対比が容易となるように、ＡＮＤゲート２８とＯＲゲート３０のみを表示しているが、これに限定されず、他の各種の論理ゲートや、フリップフロップ、ラッチ等の記憶回路や、その他の各種の標準セルが複数存在していてもよい。
【００１６】
図示例の半導体集積回路１０，１２において、スキャンモード信号ＳＣＡＮ＿ＭＯＤＥは通常動作とテスト動作とを切り替える信号で、本実施例では、スキャンモード信号ＳＣＡＮ＿ＭＯＤＥが‘０’の場合は通常動作、‘１’の場合はテスト動作となる。また、図示を省略しているが、本発明を適用する半導体集積回路１０，１２では、テスト時に順序回路１４，１６を構成するフリップフロップ１８，２０がスキャンチェーン（シフトレジスタ）を構成する。
【００１７】
すなわち、スキャンパス方式のテストを採用する半導体集積回路１０，１２では、組合せ回路からの出力をフリップフロップに保持し、スキャンチェーンを順次シフトすることにより、組合せ回路からの出力を半導体集積回路の外部まで出力することができる。また、これとは逆に、半導体集積回路の外部から信号を与え、スキャンチェーンを順次シフトすることにより、対応する組合せ回路に任意の信号を与えることができる。
【００１８】
まず、図１（ａ）の半導体集積回路１０は、本発明を適用して組合せ回路に対する可制御性を向上させる場合の一例を示すもので、スキャンモード信号ＳＣＡＮ＿ＭＯＤＥが‘０’すなわち通常動作時には、回路修正用セル２６のＡＮＤゲート２８の出力はローレベルとなる。従って、ＯＲゲート３０からは順序回路１６の組合せ回路２２からの出力信号が出力され、通常動作時の半導体集積回路１０の動作は、図２に示す従来の半導体集積回路３２と同じになる。
【００１９】
これに対し、スキャンモード信号ＳＣＡＮ＿ＭＯＤＥが‘１’すなわちテスト動作時には、ＡＮＤゲート２８からは、順序回路１４のフリップフロップ１８からの出力信号が出力される。従って、スキャンテスト時にフリップフロップ１８にハイレベルを設定すれば、回路修正用セル２６を通して、順序回路１６の組合せ回路２４への入力信号をハイレベルに制御することができる。すなわち、組合せ回路２４への入力信号に対して可制御性を向上させることができる。
【００２０】
一方、図１（ｂ）の半導体集積回路１２は、本発明を適用して組合せ回路に対する可観測性を向上させる場合の一例を示すもので、スキャンモード信号ＳＣＡＮ＿ＭＯＤＥが‘０’すなわち通常動作時には、回路修正用セル２６のＡＮＤゲート２８の出力はローレベルとなる。従って、ＯＲゲート３０からは順序回路１６の組合せ回路２４からの出力信号が出力され、通常動作時の半導体集積回路１２の動作は、図２に示す従来の半導体集積回路３２と同じになる。
【００２１】
これに対し、スキャンモード信号ＳＣＡＮ＿ＭＯＤＥが‘１’すなわちテスト動作時には、ＡＮＤゲート２８からは、順序回路１４の組合せ回路２２からの出力信号が出力される。この出力は、ＯＲゲート３０を通して順序回路１６のフリップフロップ２０へ保持され、スキャンチェーンをシフトすることによって外部へ出力することができる。すなわち、組合せ回路２２からの出力信号に対して可観測性を向上させることができる。
【００２２】
このように、本発明では、回路修正用セル２６は、回路修正のために使用しない場合、スキャンパス方式のテストの際に、ユーザ論理の組合せ回路の可制御性および可観測性を向上させるために使用される。これにより、回路規模を増大させることなく、従来よりも短いテストパターンで検出率の高いテストを行うことができる。なお、回路修正用セル２６をどのように使用するのかは何ら限定されず、ユーザ論理に応じて適宜使用すればよい。
【００２３】
ところで、ユーザ論理としてＡＮＤゲート２８やＯＲゲート３０を追加して図１と同じ回路を実現することは容易に可能である。しかし、本発明では、回路を追加することなく、回路修正が必要ない場合には使用されない回路修正用セルを使用して、組合せ回路の可制御性および可観測性を高めることができるし、回路修正が必要な場合には、配線接続をし直すだけで、回路修正用セル２６を回路修正に応じて使うことができるという利点がある。
【００２４】
回路修正のために回路修正用セル２６を使用する場合、ＡＮＤゲート２８およびＯＲゲート３０の入力端子および出力端子に接続されている配線を切断し、回路修正に応じて接続し直す。そして、図１（ａ）の半導体集積回路１０では、順序回路１６の組合せ回路２２からの出力を組合せ回路２４に入力し、図１（ｂ）の半導体集積回路１２では、順序回路１６の組合せ回路２４からの出力をフリップフロップ２０に入力するように配線を接続し直す。
【００２５】
以上のように、本発明の半導体集積回路の修正方法に従って回路を修正することにより、従来通りに回路修正用セル２６を使用して回路修正を行うことができる。本発明を適用する半導体集積回路１０，１２においては、配線接続をやり直すだけで回路修正を行うことができるため、配線層のみのマスクパターンを作成し直すだけでよく、半導体集積回路１０，１２の製造コストを削減することができ、製造期間を短縮することができる。
【００２６】
本発明の半導体集積回路の修正方法は、基本的に以上のようなものである。以上、本発明の半導体集積回路の修正方法について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００２７】
【発明の効果】
以上詳細に説明した様に、本発明の半導体集積回路の修正方法は、回路修正用セルを、回路修正のために使用しない間は、ユーザ論理の組合せ回路の可制御性および可観測性を向上させるために使用するように配線を接続しておき、その後、回路修正が必要な場合には、回路修正のために使用するように配線を接続し直すものである。
これにより、本発明によれば、回路を追加することなく、組合せ回路をテストする際の可制御性および可観測性を向上させて、従来よりも短いテストパターンでテストを行うことができる。また、回路修正が必要な場合には、配線層のマスクパターンのみを作り直せばよい。従って、本発明によれば、テストのための時間とコストを削減することができ、ひいては半導体集積回路を安価に製造することができるという利点がある。
【図面の簡単な説明】
【図１】  （ａ）および（ｂ）は、ともに本発明の修正方法を適用する半導体集積回路の一実施例の構成概念図である。
【図２】  従来の半導体集積回路の一例の構成概念図である。
【符号の説明】
１０，１２，３２  半導体集積回路
１４，１６  順序回路
１８，２０  フリップフロップ
２２，２４  組合せ回路
２６  回路修正用セル
２８  ＡＮＤゲート
３０  ＯＲゲート
【図１】
0004504489.tif 000002
【図２】
0004504489.tif 000003