(57)【特許請求の範囲】
【請求項１】
下記の回路構成を有することを特徴とするコンピュータシステムからの制御信号出力回路。
（イ）複数桁の並列ビットで制御信号を出力するコンピュータシステムの各出力端子毎に対応して設けられ、前記出力端子の出力がＯＮとなったときに駆動され、ＯＮのときに閉じＯＦＦのときに開くａ接点を複数と、ＯＦＦのとき閉じＯＮのとき開くｂ接点を複数有する複数個の中継リレー
（ロ）駆動されると一定時間の間だけ閉じる接点を有するタイマーリレーの駆動回路と、前記中継リレー中の一部複数個の中継リレー間で任意のａ接点とｂ接点を直列接続したものとを直列に接続してタイマーリレー駆動電源に接続され、前記タイマーリレーの接点を介して制御信号用電源を供給する限時制御回路
（ハ）前記一部複数個外の中継リレーｎ個のうち、ｍ個の中継リレーのａ接点と（ｎ−ｍ）個の中継リレーのｂ接点を直列接続した nＣm 通りの接点回路から成り前記限時制御回路から制御信号用電源が供給される接点組み合わせ制御回路
（ニ）前記限時制御回路の中継リレー中ａ接点が用いられている中継リレーのｂ接点と、ｂ接点が用いられている中継リレーのａ接点とを直列接続し制御信号用電源のリターン側に直列に接続された制御電源安全回路
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はコンピュータシステムを用いて外部に存在する制御対象（ポンプ、予備発電装置、ゲート等）を制御する場合、コンピュータシステムのディジタルアウトプット（ＤＯ）が故障した場合や、制御信号出力中に処理停止した場合、制御対象へ制御信号を出力しないようにする制御信号出力回路に関する技術の分野に属する。
【０００２】
【従来の技術】
従来、制御対象への制御信号の出力は、図３に示すように、コンピュータシステム９の出力用内部回路を構成する出力制御回路１０から出力され、出力ドライバ１１を経てコンピュータシステム９から“１”、“０”又は、ＯＮ、ＯＦＦの形で出力され、外部出力補助回路８が、これを受けて、中継リレーＫ0 〜Ｋn のうち“１”又はＯＮ信号を受けたリレー（例えばＫ1)が駆動されその接点を閉じることにより制御信号用電源（以下単に制御電圧と云う）Ｖc を制御信号出力端子Ｃ1 を通じて制御対象７へ送出するようになっている。同時に複数個の中継リレーに“１”又はＯＮ信号が入力されれば複数の制御信号出力端子から制御電圧Ｖc が出力される。
【０００３】
【発明が解決しようとする課題】
ところで、コンピュータシステムでは出力制御回路１０や出力ドライバ１１の故障或いはソフトを含むシステムの障害により、出力ドライバ１１の各出力がそれぞれ“０”または“１”に固定してしまう故障（これをスタック故障と呼んでいる）を起こすことがある。
【０００４】
出力ドライバ１１の出力のどれであろうと、“０”に固定した場合は、外部出力補助回路８の対応する制御信号出力端子には制御電圧Ｖc は出力されないが、逆に“１”に固定してしまった場合には、対応する制御信号出力端子に制御電圧Ｖc が出力され放しということが発生する。即ち、制御対象に対し制御電圧Ｖc が掛り放しになるということである。
この制御電圧Ｖc の掛り放しは、制御対象の破損や異常動作等、予期しない危険を招くと云う問題がある。
【０００５】
本発明の目的は、上記従来技術の問題点に鑑みて、制御電圧は一定時間を越えては出力されないと云う限時性を確保した上で、制御電圧の出力が可能となるように２段階動作とし、各制御信号出力端子への制御電圧の出力は、コンピュータシステムからのパラレルビットの制御信号の“１”、“０”の組み合わせが予め定めた組み合わせになったときのみ出力されるようにすることにより、コンピュータシステムのスタック故障や障害により、制御電圧が出力され放しになることを防止した、コンピュータシステムからの制御信号出力回路を提供することにある。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、本発明の、コンピュータシステムからの制御信号出力回路は以下の各回路構成からなる。
（イ）複数桁の並列ビットで制御信号を出力するコンピュータシステムの各出力端子毎に対応して設けられ、前記出力端子の出力がＯＮとなったときに駆動され、ＯＮのときに閉じＯＦＦのときに開くａ接点を複数と、ＯＦＦのとき閉じＯＮのとき開くｂ接点を複数有する複数個の中継リレー
（ロ）駆動されると一定時間の間だけ閉じる接点を有するタイマーリレーの駆動回路と、前記中継リレー中の一部複数個の中継リレー間で任意のａ接点とｂ接点を直列接続したものとを直列に接続してタイマーリレー駆動電源に接続され、前記タイマーリレーの接点を介して制御信号用電源を供給する限時制御回路
（ハ）前記一部複数個外の中継リレーｎ個のうち、ｍ個の中継リレーのａ接点と（ｎ−ｍ）個の中継リレーのｂ接点を直列接続した nＣm 通りの接点回路から成り前記限時制御回路から制御信号用電源が供給される接点組み合わせ制御回路
（ニ）前記限時制御回路の中継リレー中ａ接点が用いられている中継リレーのｂ接点と、ｂ接点が用いられている中継リレーのａ接点とを直列接続し制御信号用電源のリターン側に直列に接続された制御電源安全回路
【０００７】
【発明の実施の形態】
コンピュータシステムの制御信号出力は通常論理“１”、論理“０”或いはＯＮ、ＯＦＦで示されるディジタル信号で出力される。
一方、制御対象の方へ送るべき制御信号は或る程度のエネルギー負担の可能な電圧或いは電流信号である。本発明の、コンピュータシステムからの制御信号出力回路は、上記の如きコンピュータシステムと制御対象との間にあって、一種の信号変換の機能を果すものである。
【０００８】
本発明の制御信号出力回路は、コンピュータシステムが、制御対象へ送る１つの制御信号に対応して、パラレルビットの信号を出力する場合に適用される。そして、パラレルビットの一部複数ビットを、限時制御回路および制御電源安全回路の動作に用い、残りビットを本来の制御用として用い、このビットのＯＮ、ＯＦＦの組み合わせによって、どの制御信号出力端子へ制御電圧を出力させるかが定まるようになっている。
【０００９】
本発明の制御信号出力回路には、コンピュータシステムの制御信号出力の各ビットに対応して中継リレーが設けられており、各中継リレーはコンピュータシステムのビット出力が論理“１”或いはＯＮ信号を受けたとき駆動される。
各中継リレーには、コンピュータシステムのビット出力がＯＮのときに閉じ（接となり）、ＯＦＦのときに開く（断となる）ａ接点と、ビット出力がＯＦＦのときに閉じ、ＯＮのときに開くｂ接点とをそれぞれ複数個有している。
【００１０】
限時制御回路および制御電源安全回路の動作に用いられる一部複数ビットについては、それに対応する中継リレーの各接点は、予め定められたＯＮ、ＯＦＦの組み合わせのときのみすべてが閉じることになるようにａ接点とｂ接点が直列に接続されタイマーリレーの駆動回路をタイマーリレー駆動電源へ接続するようになっている。これにより、タイマーリレーは駆動され駆動後一定時間だけその接点を閉じる。これが限時制御回路の構成である。
【００１１】
一方、制御電源安全回路では、限時制御回路でａ接点が用いられた中継リレーのｂ接点と、限時制御回路でｂ接点が用いられた中継リレーのａ接点とを直列に接続して、前記予め定められたＯＮ、ＯＦＦの組み合わせの反転の組み合わせのときにすべての接点が閉じることとなり、前記タイマーリレーの接点と相俟って、制御対象へ送るべき制御信号用電源回路が一定時間だけＯＮになるようになっている。
【００１２】
次に、残りの本来の制御用としての各ビットに対応する中継リレーについては、その数をｎ個とした場合、このうちのｍ個の中継リレーのａ接点とその他の（ｎ−ｍ）個の中継リレーのｂ接点を直列に接続する接点組み合わせ制御回路が構成される。
【００１３】
そして、１番目からｎ番目までのｎ個の中継リレーのうち、どのｍ個の中継リレーのａ接点を取り出すかによって nＣm 通りの組み合わせ即ち接点の直列回路が形成される。
【００１４】
そして、各直列回路においては、ａ接点を使う中継リレーに対応するビットがＯＮで、且つｂ接点を使う中継リレーに対応するビットがＯＦＦであるときのみ、その直列回路の接点がすべて閉じたことになり、その先に連なる制御信号出力端子へ、制御信号用電源から制御電圧を出力することができるようになる。
【００１５】
以上述べたように、本発明の制御信号出力回路では、コンピュータシステムの制御信号出力のパラレルビットのうち、一部複数ビットのＯＮ、ＯＦＦが予め定められた通りになったとき、対応する中継リレーの直列接点が閉じタイマーリレーが動作して一定時間の間だけその接点が閉じ、次いで前記ＯＮ、ＯＦＦが反転して前記対応中継リレーの、ａ，ｂを逆にとった直列接点が閉じて始めて、制御電圧の出力が可能になるように歯止めが掛っているうえ、接点組み合わせ制御回路により、コンピュータの制御信号出力ビットのＯＮ、ＯＦＦが或る特定の組み合わせになったときのみ対応する特定の制御信号出力端子へ制御電圧を出力するようになっているので、コンピュータシステムのスタック故障やソフトウェアを含む障害により動作停止或いは異常動作をしても、制御対象へ制御電圧が出力され放しになることはない。
【００１６】
【実施例】
以下、本発明の制御信号出力回路の実施例を図面を参照して説明する。
図１は、本発明の実施例の回路構成および、コンピュータシステムと制御対象を示すブロック図である。今、例として、コンピュータシステム６から６桁並列ビットの制御信号が出力され、また制御対象７に対しては６通りの制御が行われる場合について説明する。
【００１７】
まず、コンピュータシステム６からの６桁の制御信号（Ｏ0 〜Ｏ5)の各ビットに対応して、６個の中継リレーＫ0 〜Ｋ5 が設けられている。図中、符号Ｋ0 〜Ｋ5 を円で囲んだものはその符号の中継リレーの駆動回路であることを示し、接点シンボルの傍に符号Ｋ0 〜Ｋ5 が示されているときはその符号の中継リレーの接点であることを示している。各中継リレーＫ0 〜Ｋ5 は３個のａ接点と３個のｂ接点を有しており、ａ接点はコンピュータシステム６からの制御信号がＯＮのとき閉じ、ＯＦＦのとき開となる接点であり、ｂ接点は、コンピュータシステム６からの制御信号がＯＦＦのとき閉じ、ＯＮのとき開となる接点である。
【００１８】
まず限時制御回路３は、中継リレーＫ0 のａ接点と中継リレーＫ1 のｂ接点とタイマーリレー２の駆動回路が直列になった線がタイマーリレー駆動電源Ｖ1 に接続されている。従って、コンピュータシステムの出力端子Ｏ0 がＯＮで、Ｏ1 がＯＦＦのときタイマーリレー２が駆動され、タイマーリレー２のａ接点が閉じて制御信号用電源Ｖc から接点組み合わせ制御回路４へ制御電圧が供給されるようになる。こうしてタイマーリレー２を駆動した後、制御信号Ｏ0 がＯＦＦとなり、制御信号Ｏ1 がＯＮになると、中継リレーＫ0 のａ接点と中継リレーＫ1 のｂ接点はともに開となり、タイマーリレー２への駆動電源は断となるが、タイマーリレー２のａ接点は一定時間だけ閉のままとなっており、一方、制御電源安全回路５において、中継リレーＫ0 のｂ接点と中継リレーＫ1 のａ接点がともに閉となり、制御信号用電源Ｖc の、制御対象７からのリターン側が閉となったことになり、接点組み合わせ制御回路４により制御が有効に行われることになる。
【００１９】
接点組み合わせ制御回路４は、中継リレーＫ2 〜Ｋ5 のａ接点とｂ接点を４個直列に接続したものが６列設けられている。最上列で見れば、右から中継リレーＫ2 およびＫ3 のａ接点と中継リレーＫ4 およびＫ5 のｂ接点が直列に接続されている。
【００２０】
これらは、Ｋ2 〜Ｋ5 の４個の中継リレーのうち、どの２個をａ接点とするかの組み合わせとなっており、結局 4Ｃ2 ＝６通りの組み合わせが接点組み合わせ接続回路４中に示されている。そして、その動作についてみれば、制御信号出力端子Ｃ1 に連なる最上列は、コンピュータシステム６の制御信号Ｏ2 と同Ｏ3 がＯＮで同Ｏ4 と同Ｏ5 がＯＦＦのときのみ全接点が閉じて、制御信号用電源Ｖc から制御信号出力端子Ｃ1 へ制御電圧が出力されることになる。
【００２１】
このとき、第２列目、第３列目および第６列目は中継リレーＫ3 のｂ接点（右から２番目）が開となるため、制御信号出力端子Ｃ2,Ｃ3 およびＣ6 へは制御電圧は出力されず、また第４列目〜第６列目では中継リレーＫ2 のｂ接点（右端）が開となるから制御信号出力端子Ｃ4,Ｃ5,Ｃ6 へも制御電圧は出力されない。このような動作を各列についてまとめると、図２のようになる。
【００２２】
一般に、ｎ個の中継リレー中、ｍ個のａ接点と、（ｎ−ｍ）個のｂ接点とを直列に接続する組み合わせ数は
nＣm ＝ｎ・（ｎ−１)(ｎ−２）・……（ｎ−ｍ＋１）／１・２・……・ｍ
となる。このとき、コンピュータシステムから出力させる制御信号はｎビットということになる。
【００２３】
以上のように、制御信号出力端子から制御電圧が出力されるのは、コンピュータシステムの制御信号出力の各ビットが図２に示したような組み合わせで出力される場合のみであるから、スタック故障やその他の障害が発生するとこの組み合わせ条件が崩れることになる確率が極めて高いので、制御信号出力端子から誤った制御電圧が出力されない確率が極めて高くなる。これはコンピュータシステムから出力される制御信号のビット数が多くなる程高くなる。
【００２４】
万一、コンピュータシステムが図２の条件を満たした状態のスタック故障や障害を起こした場合（確率は極めて低いと考えられるが）には、制御電圧が出力されるが、それもタイマーリレーによって一定時間経過すると断になるので、制御対象へ制御電圧が掛り放しになるということはない。
【００２５】
【発明の効果】
以上説明したように、本発明の制御信号出力回路は、コンピュータシステムの出力する制御信号のうち一部複数ビットの制御信号のＯＮ、ＯＦＦが予め定めた条件を満たしたときのみ、制御用電源回路がタイマーリレーを介して接続されるようになっており、他の複数ビットの制御信号による制御については、直列に接続する中継リレーのａ接点、ｂ接点の組み合わせにより、複数ビットの制御信号のＯＮ、ＯＦＦの組み合わせが予め定めた特定の条件を満たしたときのみ、特定の制御出力端子のみへ制御電圧が出力されるようになっているので、コンピュータシステムがスタック故障や障害を起こした場合には、まず、制御用電源回路が接続されない確率が高いし、制御用電源回路が接続されたとしても、他の複数ビットの上記ＯＮ、ＯＦＦの組み合わせが崩れる確率が極めて高くなり、制御信号出力端子から誤った制御電圧が出力される確率が極めて低くなる。
【００２６】
万一、コンピュータシステムが、前記特定の条件を満たした状態で固定するような故障や障害を起こし制御対象へ誤った制御電圧が出力されたとしても、前記タイマーリレーの動作により一定時間で断となる。
【００２７】
以上のように、コンピュータシステムにスタック故障その他の障害が生じたとしても、本発明の制御信号出力回路によれば、制御対象に誤った制御電圧が送られ放しになると云う危険を除去することができると云う利点がある。
【図面の簡単な説明】
【図１】本発明の、コンピュータシステムからの制御信号出力回路の実施例およびコンピュータシステムと制御対象を含む構成を示すブロック図である。
【図２】コンピュータシステムの４ビット制御信号のＯＮ、ＯＦＦの組み合わせに対し、制御電圧が出力される制御信号出力端子の関係を示す図である。
【図３】従来、コンピュータシステムと制御対象との間に置かれた外部出力補助回路の構成を示すブロック図である。
【符号の説明】
１  制御信号出力回路
２  タイマーリレー
３  限時制御回路
４  接点組み合わせ制御回路
５  制御電源安全回路
６  コンピュータシステム
７  制御対象
８  外部出力補助回路
９  コンピュータシステム
１０  出力制御回路
１１  出力ドライバ
Ｃ0 〜Ｃn   制御信号出力端子
Ｋ0 〜Ｋn   中継リレー
Ｏ0 〜Ｏ5   制御信号出力
ＶC   制御信号用電源
Ｖ0   リレー駆動電源
Ｖ1   タイマーリレー駆動電源
【図１】
0004471188.tif 000002
【図２】
0004471188.tif 000003
【図３】
0004471188.tif 000004