(57)【特許請求の範囲】
【請求項１】
ビット線の検知期間中にＤＲＡＭのビット線上のノイズを減少させる装置において、
所定時間期間の間ＤＲＡＭにおけるメモリのブロックからビット線プレチャージ用の第一電圧及びメモリセルプレートバイアス用の第二電圧の供給を切断する手段、
が設けられており、前記所定の時間期間の少なくとも一部が前記ＤＲＡＭのビット線の検知期間中に発生することを特徴とする装置。
【請求項２】
請求項１において、前記切断する手段がスイッチを有していることを特徴とする装置。
【請求項３】
請求項１において、前記切断する手段が、スイッチ、前記スイッチと並列なインピーダンス、を有していることを特徴とする装置。
【請求項４】
請求項１において、ビット線をプレチャージするためにＤＲＡＭのビット線へ前記第一電圧を結合する回路を有していることを特徴とする装置。
【請求項５】
ビット線の検知期間中にＤＲＡＭのビット線上のノイズを減少させる装置において、
所定時間期間の間ＤＲＡＭにおけるメモリのブロックからビット線プレチャージ用の第一電圧及びメモリセルプレートバイアス用の第二電圧の供給を切断する回路、
を有しており、前記所定時間期間の少なくとも一部がＤＲＡＭのビット線の検知期間中に発生することを特徴とする装置。
【請求項６】
請求項５において、前記切断する回路がスイッチを有していることを特徴とする装置。
【請求項７】
ビット線の検知期間中にＤＲＡＭのビット線上のノイズを減少させる方法において、
複数本のビット線を第一電圧供給へ結合することによってＤＲＡＭにおけるメモリのブロックにおける複数本のビット線を実質的に第一電圧供給によって供給される電圧レベルへプレチャージし、
ＤＲＡＭにおけるメモリのブロック内の複数個のメモリセルを第二電圧供給へ結合することによって実質的に第二電圧供給によって供給される電圧レベルへバイアスし、
前記第一電圧供給を前記複数本のビット線から切断し、
前記第一及び第二電圧供給を前記メモリのブロックから切断し、
前記第一及び第二電圧供給が前記メモリのブロックから切断された期間中に前記複数本のビット線を一度に検知する、
上記各ステップを有することを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関するものであって、更に詳細には、ＤＲＡＭにおいてノイズを減少させる装置及び方法に関するものである。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、通常、メモリセルの読取の前にビット線をプレチャージ及び平衡化させるために、Ｖｄｄ又はＶｄｄに比例する何等かのその他の電圧からなる電圧供給を使用する。殆どの現在のＤＲＡＭ設計においては、プレチャージ及び平衡化のために使用される電圧供給は約０．５Ｖｄｄ（Ｖｄｄ／２電源）である。Ｖｄｄ／２電源を使用することは幾つかの利点を有しており、例えばＶｄｄのスイングが半分となるために検知及びビット線プレチャージの両方においてピーク電流が減少すること、及び折り曲げられたビット線が使用される場合には、メモリセルプレート、アレイ基板及びワード線へ結合されるノイズが減少されること等がある。
【０００３】
典型的なＤＲＡＭセルは論理０又は論理１を表わす電圧レベルを格納するコンデンサを有している。該コンデンサの他端はメモリセルプレートへ結合されており、該プレートはメモリアレイ全体にわたり走行している。メモリセルプレートは、典型的に、接地電位又はＶｄｄに比例する何等かのその他の電圧にバイアスされる。殆どの最近のＤＲＡＭ設計においては、メモリセルプレートは約０．５Ｖｄｄに等しい電圧供給へ結合される。メモリセルプレート上のＶｄｄ／２バイアスは幾つかの利点を有しており、例えばコンデンサ誘電体を横断しての最大電圧が減少されること等である。
【０００４】
典型的なＤＲＡＭ集積回路においては、事実上、全集積回路がＤＲＡＭ機能専用のものであり、比較的少ない量の論理及び周辺回路がＤＲＡＭ用のＩ／Ｏ、選択及びタイミングのために使用される。従って、典型的なＤＲＡＭにおけるスイッチング負荷は影響力が少なく且つＶｄｄ電源上で発生されるノイズは比較的少ない。従って、ビット線のプレチャージ／平衡化及びメモリセルプレート用のＶｄｄ／２電源用の源を提供するＶｄｄ電源はノイズが低い。更に、ＤＲＡＭの動作によってＶｄｄ電源上に発生される何等かのノイズは、通常、予測可能であり且つ比較的安定なものであり、従って設計者がノイズの影響を減少させるためにその動作を設計することを可能とする。低いノイズが与えられると、典型的なＤＲＡＭは実質的に回復機能と同時的に検知機能を実施する。このことはより高速な検知動作を与える。
【０００５】
集積回路が多くの異なる且つ変化する機能（例えば、プロセサ、高速Ｉ／Ｏ、アナログ等）を実施する実質的な回路を包含している場合には、スイッチング負荷が高く且つランダムである。ＤＲＡＭを応用特定集積回路（ＡＳＩＣ）、プロセサをベースとした集積回路、又は一般的に「埋込型ＤＲＡＭ（ｅｍｄｅｄｅｄＤＲＡＭ）」と呼ばれる何等かのその他の集積回路の比較的小さな部分として結合される場合に多くの問題が発生する。１つの主要な問題は、高いスイッチング負荷によって発生されるＶｄｄ電源上のノイズの量が増加することである。別の問題はスイッチング負荷のランダム性である（即ちＩＣ上のその他の回路の動作がＩＣ上のＤＲＡＭの動作と関連していない場合がある）。そのために、このノイズの影響を減少させるためにＤＲＡＭを設計することは非常に困難である。更に、ＤＲＡＭにおけるビット線の検知は非常に影響を受け易い時間である。
【０００６】
従って、集積回路におけるＤＲＡＭにおいてノイズを減少させることの必要性が存在している。更に、埋込型ＤＲＡＭに与えるノイズの影響を減少させる方法及び装置に対する必要性が存在している。
【０００７】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、改良したダイナミックランダムアクセスメモリ（ＤＲＡＭ）を提供することを目的とする。本発明の別の目的とするところは、ＤＲＡＭにおけるノイズを減少させる方法及び装置を提供することである。
【０００８】
【課題を解決するための手段】
本発明によれば、ビット線の検知期間中にＤＲＡＭのビット線上のノイズを減少させる装置が提供される。本装置は、所定時間期間の間ＤＲＡＭ内のメモリのブロックから第一電圧供給を切断（離脱）させる回路を有しており、該所定時間期間の少なくとも一部はＤＲＡＭのビット線の検知期間中に発生する。
【０００９】
本発明によれば、ビット線の検知期間中にＤＲＡＭのビット線上のノイズを減少させる方法が提供される。本方法は、ＤＲＡＭ内のメモリのブロック内の複数本のビット線を該複数本のビット線を第一電圧供給へ結合させることによって実質的に第一電圧供給によって供給される電圧レベルへプレチャージする。第一電圧供給が該複数本のビット線から離脱即ち切断され且つ第一電圧供給が該メモリのブロックから離脱即ち切断される。第一電圧供給が該メモリのブロックから切断されると、該複数本のビット線は一度に検知される。
【００１０】
上の説明は、以下の本発明の詳細な説明をより良く理解することが可能であるように、本発明の特徴及び技術的利点について広義に概説したものである。本発明の付加的な特徴及び利点については以下に説明するが、それは本発明の主題を形成するものである。理解すべきことであるが、当業者は、本発明の目的と同一の目的を実施するために本明細書に記載した概念及び特定の実施例を修正するか又はその他の構成を設計することが容易に可能なものであるが、これらの修正例及び変形例は本発明の技術的範囲に含まれるべきものである。
【００１１】
【発明の実施の形態】
図１を参照すると、本発明に基づく集積回路１０が示されている。集積回路１０はプロセサ１２と、幾つかの論理回路ブロック１４と、アナログ回路１６と、入力／出力（Ｉ／Ｏ）回路１８と、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）２０とを有する回路の機能ブロックを有している。理解されるように、集積回路１０内に設けられており且つ図１に示されている機能的ブロックの一般的なタイプ及び寸法は単に例示的なものであって、ブロック１２，１４，１８は異なる機能を実施する異なる回路を有することが可能である。
【００１２】
図２を参照すると、本発明に基づくエンベッデド即ち埋込型のＤＲＡＭ２０のより詳細なブロック及び回路図が示されている。ＤＲＡＭ２０は共用センスアンプ３８のブロックへ結合されている２個のメモリブロック３０，３２（各ブロックは多数のメモリセルを有している）を有している。付加的なメモリブロッック３４，３６も共用センスアンプ４０の別のブロックへ結合した状態が示されている。オプションとして各メモリブロックはそれ自身のセンスアンプのブロックを使用することが可能である。理解されるように、メモリブロックの数、及び各ブロック内のメモリセルの数は、ＤＲＡＭ２０の所望の寸法及びアーキテクチュアに依存して異なることが可能である。
【００１３】
電圧供給（源）４２はＶｄｄ供給源からＶｄｄを受取り且つ電圧供給ＶBLP及び電圧供給ＶCPを発生し且つ出力し、それらは、夫々、参照番号４４及び４６で示してある。電圧供給ＶBLPは、図示したごとく、ＤＲＡＭ２０のメモリブロック３０，３２，３４，３６におけるビット線プレチャージ／平衡化機能用の電圧供給源（即ち基準電圧又はバイアス電圧）を提供する。電圧供給ＶCPは図示した如くＤＲＡＭ２０のメモリブロック３０，３２，３４，３６におけるメモリセルプレートバイアス機能用の電圧供給源（即ち基準電圧又はバイアス電圧）を提供する。電圧供給ＶBLP及びＶCPは通常、Ｖｄｄと接地との間の電圧レベルを必要とするように設計される。好適実施例においては、電圧供給ＶBLPからの電圧出力は約０．５Ｖｄｄであり、且つ電圧供給ＶCPからの電圧出力は約０．５Ｖｄｄである。
【００１４】
電圧供給４２は、典型的に、供給源としてＶｄｄを使用する例えばＭＯＳ装置分圧回路等の何等かのタイプの分圧回路又は複数個の分圧回路を有している。理解されるように、電圧供給４２を提供するために任意の回路を使用することが可能である。好適実施例において、電圧供給４２は低インピーダンス出力を具備する２個のＭＯＳ分圧器（各供給に対して１個）を有している。
【００１５】
本発明はＤＲＡＭ２０のメモリブロック３０，３２，３４，３６から電圧供給を切断即ち離脱させるための回路又はスイッチ４８を提供している。同様に、ＤＲＡＭ２０のメモリブロック３０，３２，３４，３６から電圧供給ＶCPを切断即ち離脱させるための回路又はスイッチ５０が設けられている。信号Ａはスイッチ４８の動作（接続／切断）を制御し一方信号Ｂは回路５０の動作（接続／切断）を制御する。信号Ａ及びＢは異なる信号とすることが可能であるが、好適には、同一の信号である。理解される如く、ＤＲＡＭ２０のメモリブロック３０，３２，３４，３６から電圧供給ＶBLP及びＶCPを切断即ち離脱させるために任意のタイプの回路又はスイッチを使用することが可能である。
【００１６】
次に、図３を参照すると、図２に示した埋込型ＤＲＡＭ２０におけるメモリ列の例示的な２つのメモリ列の回路図が示されている。ここでは、本発明の理解に必要な回路のみが示されている。列１００の各々は複数個のメモリセル１０２と、ＢＬ及びＢＬ＿として示した２本のビット線と、センスアンプ１０４と、図示されているような付加的な回路とを有している。なお、本明細書において英文字記号の終りに下線を付したものはその英文字記号の信号の反転した信号であることを表わすものとする。例えば、ダミーセル、基準回路及び回復回路（不図示）等の付加的な回路を設けることが可能である。図３に示したように、センスアンプ１０４を短絡させるためのトランジスタ１０６及びセンスアンプ１０４によってビット線の検知を制御するためのトランジスタ１０８が設けられている。ブロック選択トランジスタ１１０は選択したメモリブロックに対してビット線を共用センスアンプ１０４へ結合させる。
【００１７】
各メモリセル１０２はトランジスタとコンデンサとを有している。該メモリセルコンデンサは電荷（論理０又は論理１を表わす）を格納し且つ該トランジスタは該メモリセルコンデンサを適宜のビット線へ結合させる。該メモリセルコンデンサの他端は電圧供給ＶCPへ結合される。
【００１８】
各列１００は３個のスイッチ１１４，１１６，１１８を具備するプレチャージ・平衡化回路１１２を有している。スイッチ１１４は、短絡アレイ信号がアクティブ即ち活性状態である場合に、且つ列１００のビット線ＢＬ及びＢＬ＿を一緒に結合させる。更に、スイッチ１１６及び１１８は電圧供給ＶBLPをビット線へ結合させる。電圧供給ＶBLPはビット線へのリーク電流を供給し且つビット線をプレチャージする。プレチャージ・平衡化回路１１２はビット線を電圧供給ＶBLPの電圧レベルへプレチャージし且つ平衡化させるべく機能する。ビット線のプレチャージはＤＲＡＭ２０のメモリセル１００に対する読取又は書込（及びリフレッシュ）動作の前に実施される。メモリセル１０２及びセンスアンプ１０４の動作は当業者にとって公知であり、且つこのような動作の詳細な説明は本発明の完全な理解のために必要なものではない。
【００１９】
各センスアンプ１０４は２個のセンスアンプノード１４０，１４２を有している。理解されるように、各センスアンプ１０４用のセンスアンプノード１４０，１４２はプレチャージ・平衡化回路（不図示）によってプレチャージ及び平衡化される場合もされない場合もある。この回路及び機能は本発明によってオプションなものであるが、一般的には好適なものである。
【００２０】
メモリブロック３０，３２，３４，３６内の電気的導体はメモリブロック３０，３２，３４，３６内のビット線プレチャージ回路１１２（図３参照）に対してＶBLPを分布させるために使用されている。プレチャージトランジスタ１１６，１１８（各メモリ列）はビット線からＶBLPを結合させ且つ切断させる。メモリブロック３０，３２，３４，３６内の電気的導体はメモリブロック３０，３２，３４，３６内のメモリセル１０２（図３参照）へＶCPを分布するために使用される。
【００２１】
読取動作においてビット線の検知期間中に、センスアンプ１０４はビット線ＢＬ及びＢＬ＿の間の小さな電圧差を検知する。この電圧差はセンスアンプによって増幅され且つビット線ＢＬ及びＢＬ＿は論理０及び論理１の電圧レベルを有する（又は、読取中のメモリセル内に格納されている値に依存して逆も又真である）。ビット線の検知は読取動作期間中においてクリチカルタイム即ち臨界的な時間である。電圧差は小さいので、ノイズがビット線へ結合されると、検知動作が影響される。埋込型ＤＲＡＭ２０においては、Ｖｄｄ供給が多数の異なる機能的ブロック１２，１４，１６，１８（図１参照）に電力を供給しており、そのことは異なる時間において異なるスイッチング負荷が発生することとなる。このことはＶｄｄ供給（源）上に顕著なノイズを発生させ、それは電圧供給（源）ＶBLP及びＶCPへ結合される。更に、ブロック１２，１４，１６，１８はＤＲＡＭ２０と実質的に独立的に動作し、従って、ＤＲＡＭ２０の検知動作期間中にノイズを増加させる。ビット線における大きな電圧差がノイズの影響を無視するために望ましいものであるが、大きな電圧差は得ることが困難である。本発明はＤＲＡＭ２０の検知動作期間中にビット線へ結合されるノイズを減少させる装置及び方法を提供している。
【００２２】
次に、図２及び３と共に、図４を参照すると、本発明の好適実施例に基づく読取動作（又は、読取動作を利用するリフレッシュ動作）期間中におけるＤＲＡＭ２０の動作を図示したタイミング線図を示している。時間Ｔ０において、短絡アレイ信号がアクティブ即ち活性状態であり且つビット線は電圧供給ＶBLPへプレチャージされる（平衡化される）。（上述したように、センスアンプノード１４０，１４２もプレチャージし且つ平衡化される。）一方、電圧供給ＶBLP及びＶCPはメモリブロック３０，３２，３４，３６へ結合され且つワード線は低であり且つセンスアンプ１０４はオフである。時間Ｔ１において、短絡アレイ信号がビット線検知動作を予期して低状態へ移行し且つビット線ＢＬ及びＢＬ＿を互いに切断し且つ電圧供給ＶBLPをビット線から切断する。
【００２３】
時間Ｔ２において本発明は信号Ａに応答して電圧供給ＶBLPをメモリブロック３０，３２，３４，３６から切断して、それによりビット線に対する容量を減少させ且つ更にビット線へ結合することからＶｄｄ上に表われるノイズを減少させるか又は除去する。又、電圧供給ＶCPは信号Ｂに応答してメモリブロック３０，３２，３４，３６から切断され、同様の利点を提供する。本発明はビット線を検知する前にメモリアレイへの電圧供給ＶBLPを切断（即ち、スイッチングにより切り離し）を行う。このことは、検知期間中におけるビット線ノイズを減少させ、尚該ノイズは、通常、Ｖｄｄ供給（及び／又はＶBLP供給）上のノイズによって発生される。同様の理由から、本発明は、又、ビット線の検知動作の前に、メモリアレイに対し電圧供給ＶCPを切断（又は、スイッチによる切り離し）を行う。理解されるように、当業者は信号Ａ及びＢを発生するための任意の回路及び手段を使用することが可能であり、且つこれらの信号は短絡アレイ信号を使用して発生することが可能である。
【００２４】
時間Ｔ３において適宜のワード線が活性されて所望のメモリセルへアクセスする。その後に、時間Ｔ４において、センスアンプ１０４が検知信号に応答して活性化される（即ちターンオンされる）。検知動作期間中にビット線が検知され且つ適宜の電圧レベルがビット線上に発生される。検知動作が活性化された後（即ち、ターンオンされた後）、回復トランジスタ１２０（図３参照）がターンオンされてセンスアンプ１０４へＶｄｄを供給する。回復機能は検知機能と同時的に実施することが可能であるが、検知機能と回復機能とが逐次的に発生するように構成することが望ましい。
【００２５】
次いで、時間Ｔ５において活性なワード線がターンオフされ且つ検知動作は時間Ｔ６においてターンオフされる。ビット線検知動作が終了された後に、電圧供給ＶBLP及び電圧供給ＶCPは時間Ｔ７においてメモリブロック３０，３２，３４，３６へ結合される。時間Ｔ８において、ビット線は、再度、次の読取／リフレッシュサイクルのためにプレチャージ（及び平衡化）される。
【００２６】
オプションとして、電圧供給ＶBLP及び電圧供給ＶCPはより速い時間であるが、ビット線が適宜の電圧レベルへ回復された後にメモリセル内にオリジナルのデータを回復させるためにメモリブロック３０，３２，３４，３６へ再結合させることが可能である。更に、電圧供給の切断動作は、プレチャージ機能の脱活性化と実質的に同時的に発生することが可能であり及び／又は短絡信号（プレチャージ）によるか又はそれに応答して初期化又は活性化することが可能である。
【００２７】
本発明はビットライン検知時間期間中においてＤＲＡＭアレイ内へのノイズを制限する。このことは、検知動作期間中にメモリアレイから電圧供給ＶBLPを切断することによって達成される。又、メモリアレイから電圧供給ＶCPも切断することによって付加的なノイズの減少を達成することが可能である。
【００２８】
次に、図５を参照すると、メモリブロック３０，３２，３４，３６から電圧供給ＶBLP及びＶCPを切断するための回路４８，５０の別の実施例を示してある。回路４８ａ，５０ａの各々は１個のスイッチと、該スイッチと並列なインピーダンスＲとを有している。回路４８ａ，５０ａはＶBLP線及びＶCP線内に直列インピーダンスを挿入することによって電圧供給ＶBLP及びＶCPを切断すべく動作する。従って、ビット線検知期間中に、メモリブロック３０，３２，３４，３６に到達前に電圧供給ＶBLP及びＶCP上のノイズの幾等かをフィルタするためにＲＣフィルタが使用されている（容量Ｃは信号線の容量であり、且つＣの値は電圧供給ＶBLP及びＶCPを担持する導体線及び周囲環境の特性／アーキテクチュアに依存する）。
【００２９】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】  本発明に基づく埋込型ＤＲＡＭを包含する集積回路の１例を示した概略ブロック図。
【図２】  本発明の埋込型ＤＲＡＭを示した詳細なブロック・回路図。
【図３】  図２に示した埋込型ＤＲＡＭに対するメモリ列を示した概略回路図。
【図４】  書込／読取／リフレッシュ動作期間のＤＲＡＭの動作を図示したタイミング線図。
【図５】  本発明の別の実施例を示した概略図。
【符号の説明】
１０  集積回路
１２  プロセサ
１４  論理回路ブロック
１６  アナログ回路
１８  入力／出力（Ｉ／Ｏ）回路
２０  ＤＲＡＭ
【図１】
0004518600.tif 000002
【図２】
0004518600.tif 000003
【図３】
0004518600.tif 000004
【図４】
0004518600.tif 000005
【図５】
0004518600.tif 000006