(57)【特許請求の範囲】
【請求項１】
半導体メモリにおいて，
複数のメモリセルを有する通常セルアレイと，入力アドレスをデコードして前記入力アドレスに対応するメモリセルを通常セルアレイ内から選択するデコーダとを有し，前記選択されたメモリセルに対してアクセス動作が行われるメモリユニットと，
前記通常セルアレイ内の不良ビットに対応する不良アドレスを記憶する不良アドレス記憶部と，
前記通常セルアレイ内の置換ビットに対応する置換アドレスを記憶する置換アドレス記憶部と
半導体メモリへの書き込み動作時にアクセスされる入力アドレスを監視し，書き込みが行われなかったアドレスを前記置換アドレスに設定する置換アドレス設定ユニットを有し，
前記メモリユニットに供給される供給アドレスが前記不良アドレスと一致するとき，当該供給アドレスに代えて前記置換アドレスが前記入力アドレスとして前記メモリユニットに供給されて前記アクセス動作が行われることを特徴とする半導体メモリ。
【請求項２】
請求項１において，
前記供給アドレスが前記置換アドレスと一致するとき，当該供給アドレスに代えて前記不良アドレスが前記入力アドレスとして前記メモリユニットに供給されて前記アクセス動作が行われることを特徴とする半導体メモリ。
【請求項３】
請求項１において，
前記不良ビットに代えてアクセスされる置換対象メモリセルの置換アドレスは，半導体メモリに記憶されるデータの種類を基にして実用上不良の存在が許容されるデータが記憶されるメモリセルのアドレスから選択されることを特徴とする半導体メモリ。
【請求項４】
請求項１において，
前記不良ビットに代えてアクセスされる置換対象メモリセルの置換アドレスは，前記通常セルアレイ内のデータが書き込まれていないメモリセルのアドレスから選択されることを特徴とする半導体メモリ。
【請求項５】
請求項１において，
前記置換アドレス設定ユニットは，前記半導体メモリへのデータのダウンロード動作時に書き込みが行われなかったメモリセルのアドレスを検出し，当該検出されたアドレスを前記置換アドレス記憶部に記憶させることを特徴とする半導体メモリ。
【請求項６】
請求項１において，
前記メモリユニットは，入力アドレスに対応して複数ビットのデータの書き込みまたは読み出しを行い，
半導体メモリは，さらに，前記不良アドレスによる書き込みデータ及び読み出しデータについて，不良ビットとそれ以外の所定ビットとを交換するビット交換回路を有することを特徴とする半導体メモリ。
【請求項７】
請求項６において，
前記所定ビットは，最下位ビットである半導体メモリ。
【請求項８】
請求項２において，
さらに，前記供給アドレスに代えて，前記置換アドレスまたは不良アドレスを選択して前記メモリユニットの供給するセレクタを有することを特徴とする半導体メモリ。
【請求項９】
請求項８において，
さらに，前記供給アドレスと不良アドレスの一致を検出する第１の比較器と，前記供給アドレスと置換アドレスの一致を検出する第２の比較器とを有し，前記セレクタは，前記第１の比較器が一致を検出するとき前記置換アドレスを選択し，前記第２の比較器が一致を検出するとき前記不良アドレスを選択することを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，不良ビットを救済する半導体メモリに関し，特に，不良ビット救済用の冗長セルアレイを設けることなく不良ビットを救済する半導体メモリに関する。
【背景技術】
【０００２】
大容量の半導体メモリは，歩留まりを向上させて低価格化を図るために，不良ビットを救済できる構成を有する。具体的には，半導体メモリは，通常セルアレイに加えて，不良ビットの不良ワードや不良コラムに置き換え可能な冗長セルアレイを有する。そして，動作試験で不良ビットが検出された場合，不良ビットを含む不良ワード線や不良コラム線が，冗長セルアレイ内のワード線やコラム線と置き換えられる。そして，不良ビットを冗長セルと置き換えるために，不良ビットのアドレスをＲＯＭ内に記憶する。そして，通常動作において，アクセス対象のアドレスが不良ビットのアドレスと一致するか否かをチェックし，一致する時は不良セルへのアクセスに加えて冗長セルをアクセスし，冗長セルの出力を選択して出力する。これにより，半導体メモリの歩留まりを向上させることができる。このような冗長セルアレイ構成は，ＤＲＡＭに加えてＦｅＲＡＭ，ＳＲＡＭなど種々のメモリでも採用されている。
【０００３】
上記の冗長セルアレイを有する半導体メモリは，例えば，特許文献１，２に記載されている。
【特許文献１】特開昭５７−６４３９５号公報
【特許文献２】特開２００２−２９８５９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の冗長セルアレイを有する半導体メモリは，不良ビットが存在するしないにかかわらず，通常セルアレイに加えて冗長セルアレイを設けなければならない。そのため，セルアレイの容量が非常に大きくなる傾向にある。
【０００５】
一方，大容量の半導体メモリの場合，ユーザは必ずしも全てのメモリセルを利用するわけではなく，大部分のユーザは，一部のメモリセルは使用せずに単に搭載しているだけとなっている。したがって，通常セルアレイ内に未使用の領域があるにもかかわらず，冗長セルアレイのメモリセルを不良ビットに置き換えることが行われている。
【０００６】
さらに，画像データなどは，必ずしも全データを正確にメモリに記憶しておく必要はない。画像の目立たない領域の画像データは，たとえメモリで正確に記憶できず不正確なデータが読み出されたとしても，ユーザの利用形態上深刻な問題を招くものではない。
【０００７】
そこで，本発明の目的は，冗長セルアレイを有することなく不良ビットを救済可能にした半導体メモリを提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために，本発明の第１の側面によれば，半導体メモリにおいて，複数のメモリセルを有する通常セルアレイと，入力アドレスをデコードして前記入力アドレスに対応するメモリセルを通常セルアレイ内から選択するデコーダとを有し，前記選択されたメモリセルに対してアクセス動作が行われるメモリユニットと，前記通常セルアレイ内の不良ビットに対応する不良アドレスを記憶する不良アドレス記憶部と，前記通常セルアレイ内の置換ビットに対応する置換アドレスを記憶する置換アドレス記憶部とを有し，メモリユニットに供給される供給アドレスが前記不良アドレスと一致するとき，当該供給アドレスに代えて前記置換アドレスが前記入力アドレスとして前記メモリユニットに供給されて前記アクセス動作が行われることを特徴とする。
【０００９】
上記本発明の第１の側面によれば，通常セルアレイ内の不良ビットがアクセスされるとき，当該通常セルアレイ内の置換アドレスのメモリセルがアクセスされるので，不良ビットによる誤動作を回避することができる。
【００１０】
上記第１の側面において，好ましい実施態様では，前記供給アドレスが前記置換アドレスと一致するとき，当該供給アドレスに代えて前記不良アドレスが前記入力アドレスとして前記メモリユニットに供給されて前記アクセス動作が行われる。つまり，不良アドレスと置換アドレスとが交換されて入力アドレスとしてメモリユニットに与えられる。
【００１１】
上記第１の側面において，好ましい実施態様では，不良ビットに代えてアクセスされる置換対象メモリセルの置換アドレスは，半導体メモリに記憶されるデータの種類を基にして実用上不良の存在が許容されるデータが記憶されるメモリセルのアドレスから選択される。
【００１２】
上記の好ましい実施態様によれば，通常セルアレイ内において，実用上不良の存在が許容されるデータが記憶されるメモリセルを不良ビットのメモリセルと交換することで，不良アドレスにアクセスされた時は置換アドレスのメモリセルにアクセスして正常アクセスを可能にすることができる。ただし，置換アドレスにアクセスされた時は不良ビットのメモリセルにアクセスされるが，それによりデータが不良データになっても実用上許容される。
【００１３】
または，別の好ましい実施態様では，不良ビットに代えてアクセスされる置換対象メモリセルの置換アドレスは，通常セルアレイ内のデータが書き込まれていないメモリセルのアドレスから選択される。たとえば，半導体メモリへのデータのダウンロード動作時に書き込みが行われなかったメモリセルのアドレスから選択される。そのために，半導体メモリへの書き込み動作時にアクセスされる入力アドレスを監視し，書き込みが行われなかったアドレスを置換アドレスに設定する置換アドレス設定ユニットを有する。たとえば，半導体メモリへのデータのダウンロード動作時にアクセスされる入力アドレスを監視し，アクセスが行われなかったアドレスを置換アドレスに設定する。
【００１４】
上記の好ましい実施態様によれば，通常セルアレイ内の未使用のメモリセルを不良ビットのメモリセルと交換することで，不良アドレスにアクセスされた時は置換アドレスのメモリセルにアクセスして正常アクセスを可能にすることができる。通常セルアレイ内の全てのメモリセルが利用されない場合に，有効に不良ビットを救済することができる。
【００１５】
上記の第１の側面において，好ましい実施態様では，メモリユニットは，入力アドレスに対応して複数ビットのデータの書き込みまたは読み出しを行い，半導体メモリは，さらに，前記不良アドレスに基づく書き込みデータ及び読み出しデータについて，不良ビットと最下位ビットとを交換するビット交換回路を有する。これによれば，不良ビットが最下位ビットと交換されるので，複数ビットのデータにおいて不良ビットが最下位ビットに位置することになり，複数ビットデータの値が正常値からできるだけ異ならないようにできる。
【００１６】
上記の目的を達成するために，本発明の第２の側面によれば，半導体メモリにおいて，複数のメモリセルを有する通常セルアレイと，入力アドレスをデコードして前記入力アドレスに対応するメモリセルを通常セルアレイ内から選択するデコーダとを有し，前記選択されたメモリセルに対してアクセス動作が行われ前記入力アドレスに対応して複数ビットのデータの書き込みまたは読み出しが行われるメモリユニットと，前記通常セルアレイ内の不良ビットに対応する不良アドレスを記憶する不良アドレス記憶部と，前記不良アドレスに基づく書き込みデータ及び読み出しデータについて，不良ビットとそれ以外の所定ビット，例えば最下位ビット，とを交換するビット交換回路とを有する。
【００１７】
上記の第２の側面によれば，不良ビットがそれ以外の所定ビット，例えば最下位ビット，と交換されるので，複数ビットのデータにおいて不良ビットが最下位ビットに位置することになり，複数ビットデータの値が正常値からできるだけ異ならないようにできる。
【発明の効果】
【００１８】
本発明の半導体メモリによれば，冗長セルアレイを設けることなく通常セルアレイ内の不良ビットを救済することができる。さらに、不良がある行や列を特定する工程、レーザーカット等による良救済工程が不要となる。
【発明を実施するための最良の形態】
【００１９】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００２０】
図１は，本発明の原理図である。半導体メモリ１は，複数のメモリセルを有する通常セルアレイＣＡと，入力アドレスをデコードして通常セルアレイＣＡ内のメモリセルを選択するデコーダＡＤＤ−ＤＥＣとを有する。メモリ制御回路１０は，通常セルアレイとデコーダを有するメモリユニット２に供給アドレスＳＡＤＤを与えて，データの書き込み及びデータの読み出しを含むアクセス動作を行う。また，半導体メモリ１は，通常セルアレイ内の不良ビットに対応する不良アドレスＤＡｄｄを記憶する不良アドレスレジスタＲＧ１と，不良アドレスと交換される置換アドレスＲＡｄｄを記憶する置換アドレスレジスタＲＧ２とを有する。比較器ＣＯＭＰは，供給アドレスＳＡＤＤと不良アドレスＤＡｄｄを比較し，一致するときに一致信号ＣＯＩＮを出力し，セレクタｓｅｌは一致信号ＣＯＩＮに応答して供給アドレスＳＡＤＤに代えて置換アドレスＲＡｄｄをメモリユニットに与える。つまり，不良アドレスが置換アドレスに置き換えられてメモリユニットに供給される。
【００２１】
置換アドレスＲＡｄｄは，通常セルアレイＣＡ内のメモリセルであって，実用上不良の存在が許容されるデータを記憶するメモリセルのアドレスに設定される。または，置換アドレスＲＡｄｄは，通常セルアレイＣＡ内のメモリセルであって，データが書き込まれていない，つまり不使用のメモリセルのアドレスに設定される。
【００２２】
図２は，置換アドレスに対応するデータの画像領域上の位置を示す図である。図２は，置換アドレスの一例として，実用上不良の存在が許容されるデータを記憶するメモリセルのアドレスを示す。この例では，通常セルアレイ内に画像データが記憶される。そして，画像データの容量が通常セルアレイの容量と一致し，通常セルアレイ内のメモリセルが全て使用され，画像領域上の位置と通常セルアレイ上の位置とが対応している。画像領域１２内の周辺以外の位置に不良ビット１３が存在する場合，この不良ビット１３によりメモリに記憶したデータに不良が存在すると，その不良データにより画像の画質を低下させることになる。一方，画像領域１２の周辺の位置１２２，１２４に不良が存在していても，その不良データによる画像の画質低下はあまり深刻な問題ではない。なぜなら，画像領域の周辺の１ドットに不良が存在していても，画像を観察する人間の目には目立たないからである。特に、画面領域の左右1ドットが望ましく、不良が4個以下の場合は4隅が望ましい。字幕等は画面の上下に表示されることが多く、画像の不良は上下より左右の方が目立たない。
【００２３】
そこで，本発明の実施例では，不良ビットの不良アドレスと交換される置換アドレスを，画像領域１２の周辺領域１２２，１２４のメモリセルに対応するアドレスに設定する。そして，不良ビット１３がアクセスされる場合は，不良ビット１３に代えて周辺領域の置換ビット１４にアクセスさせる。また，逆に，置換ビット１４がアクセスされる場合は，置換ビット１４に代えて不良ビット１３にアクセスさせる。その結果，画像領域１２内の目立つ位置の画像データは，不良ビットではなく正常な置換ビットに書き込まれ，読み出される。一方，画像領域１２内の目立たない周辺領域の画像データは，置換ビット１４ではなく不良ビット１３に書き込まれ，読み出される。したがって，周辺領域の画像データには不良が存在することになる。
【００２４】
一例として，ＭＰＥＧなど画像データを処理する場合，参照画像データがフレームメモリ内に一時的に記憶される。このフレームメモリとして半導体メモリが利用される場合，図２に示したように，画像領域１２の周辺に対応するメモリセルを，置換対象のメモリセルにする。周辺の画像データは，たとえ不良が存在していても，画像の画質低下にそれほど大きな影響を与えない。よって，不良ビットのメモリセルと置換対象メモリセルとが交換されても，実用上許容される。
【００２５】
置換アドレスの別の例としては，通常セルアレイ内の全てのメモリセルにデータが書き込まれない場合，利用されていないメモリセルのアドレスを置換アドレスに設定する。これにより，不良ビットの不良アドレスと置換アドレスとが交換され，不良ビットへのアクセス動作を正常に行うことができる。
【００２６】
このような例として，バッファメモリやワークメモリとして利用される大容量メモリがある。このようなメモリは必要量より大きな容量を有する。したがって，通常，未使用のメモリセルが存在する。そこで，未使用のメモリセルを置換対象のメモリセルに設定し，不良ビットの不良アドレスと置換対象メモリセルの置換アドレスとを交換することで，不良ビットへのアクセス動作を正常に行うことができる。
【００２７】
メモリ容量に余裕のあるメモリの例としては，ＭＰＥＧストリームの入出力バッファ，ＲＯＭ内に圧縮記憶されたプログラムコードが展開されるメモリ，スタックメモリなど常時変化する変数が逐次記憶されるメモリ（変数とアドレスが一対一に対応づけられていない），パラメータを格納するメモリなどである。また，フレームバッファの隙間領域，入力ビデオデータと入力オーディオデータとの隙間領域，小容量ＲＯＭや内蔵または外付けリソースのアドレスと重複するアドレス空間を有するメモリなどがある。
【００２８】
このように，半導体メモリの使用形態があらかじめ判明している場合は，利用されないメモリセルのアドレスをあらかじめ知ることができ，そのアドレスを置換アドレスとして設定しておくことができる。または，半導体メモリを上位のシステムに組み込む者が，適切な置換アドレスを設定することもできる。
【００２９】
図３は，第１の実施の形態における半導体メモリの構成図である。メモリユニット２は，入力アドレスＡＤＤｉｎと，書き込みを指示するメモリ制御信号ＭＥＣと，入力データＤｉｎとを供給されて，入力データＤｉｎを入力アドレスＡＤＤｉｎのメモリセルに書き込む。また，メモリユニット２は，入力アドレスＡＤＤｉｎと，読み出しを指示するメモリ制御信号ＭＥＣとを供給されて，入力アドレスのメモリセルからデータＤｏｕｔを読み出す。この例では，メモリユニット２は，８ビットや３２ビットからなるワード単位でデータの書き込みと読み出しを行う。
【００３０】
メモリ制御回路１０は，供給アドレスＳＡＤＤとメモリ制御信号ＭＥＣとをメモリユニット２に供給する。書き込み動作の場合は，さらに書き込みデータＷＤａｔａも供給し，書き込みデータＷＤａｔａは入力データＤｉｎとして，供給アドレスＳＡＤＤは入力アドレスＡＤＤｉｎとしてメモリユニット２に入力される。また，読み出し動作の場合は，メモリユニット２からの出力データＤｏｕｔを読み出しデータＲＤａｔａとして受信する。
【００３１】
半導体メモリは，さらに不良アドレスを記憶する不良アドレスレジスタＲＧ１と，置換アドレスを記憶する置換アドレスレジスタＲＧ２とを有する。また，この例では，試験回路１２と試験制御回路１４とを有する。そして，この半導体メモリでは，電源投入時などにリセット信号ＲＳＴが解除された時，試験制御回路１４が試験モード信号ＴＥＳＴを出力して，試験回路１２にメモリユニットの動作試験を実行させる。試験制御回路１４は，この動作試験により検出した不良ビットの不良アドレスＤＡｄｄを不良アドレスレジスタＲＧ１に記憶する。一方，置換アドレスＲＡｄｄには，半導体メモリの設計段階で，メモリの利用態様に基づいて実用上不良の存在が許容されるメモリセルのアドレスが設定される。よって，設計段階で，置換アドレスレジスタＲＧ２には置換アドレスＲＡｄｄが設定される。
【００３２】
試験回路１２は，試験モード信号ＴＥＳＴに応答して，テスト用制御信号ＴＭＥＣとテスト用アドレスＴＡＤＤと，書き込み時のテスト用書き込みデータＴＷＤａｔａとを生成する。テストモード信号ＴＥＳＴに応答して，セレクタ群ｓｅｌ３が試験回路１２からの信号に切り替わり，メモリユニット２の動作試験が行われる。動作試験は一般的な試験と同じであり，試験回路１２は，例えば最下位アドレスから最上位アドレスまでテスト用アドレスＴＡＤＤを変化させながら所定の書き込みデータＴＷＤａｔａを書き込み，同様にテスト用アドレスＴＡＤＤを変化させながらデータＤｏｕｔを読み出す。そして，試験回路１２は，書き込みデータと読み出しデータが一致するか否かをチェックし，一致と不一致を示す判定信号ＪＵＧを出力する。試験制御回路１４は，判定信号ＪＵＧが不一致になった時のテスト用アドレスＴＡＤＤを記憶し，それを不良アドレスＤＡｄｄとして不良アドレスレジスタＲＧ１に記憶する。さらに、試験回路１４は出荷試験で使用する試験回路を流用できる場合は、回路の増加は僅かとなる。
【００３３】
図３の半導体メモリは，供給アドレスＳＡＤＤと不良アドレスＤＡｄｄとを比較する第１の比較器ＣＯＭＰ１と，供給アドレスＳＡＤＤと置換アドレスＲＡｄｄとを比較する第２の比較器ＣＯＭＰ２と，不良アドレスＤＡｄｄと置換アドレスＲＡｄｄの一方を一致信号ＣＯＩＮ２に応じて選択する第１のセレクタｓｅｌ１と，第２のセレクタｓｅｌ１で選択されたアドレスと供給アドレスＳＡＤＤの一方をＯＲゲートＯＲ１の出力に応じて選択する第２のセレクタｓｅｌ２とを有する。そして，不良アドレスレジスタＲＧ１，置換アドレスレジスタＲＧ２，比較器ＣＯＭＰ１，ＣＯＭＰ２，第１のセレクタｓｅｌ１，ＯＲゲートＯＲ１からなる回路群は，不良ビットに対応して設けられる。よって，不良ビットが複数存在し，それらの不良アドレスを全て置換アドレスと交換する場合は，上記回路群は不良ビットの数だけ設けられる。
【００３４】
リセット時の試験動作により不良アドレスＤＡｄｄが設定されると，その後の通常動作において，上記回路群により不良アドレスと置換アドレスとが交換されてメモリユニット２に与えられる。すなわち，第１の比較器ＣＯＭＰ１は，メモリ制御回路１０が出力する供給アドレスＳＡＤＤと不良アドレスＤＡｄｄとを比較し，一致する時に一致信号ＣＯＩＮ１を出力し，第２のセレクタｓｅｌ２を供給アドレスＳＡＤＤから第１のセレクタｓｅｌ１の出力に切り換える。また，第２の比較器ＣＯＭＰ２は，メモリ制御回路１０からの供給アドレスＳＡＤＤと置換アドレスＲＡｄｄとを比較し，一致する時に一致信号ＣＯＩＮ２を出力し，第１のセレクタを不良アドレスＤＡｄｄ側に切り換え，第２のセレクタｓｅｌ２を供給アドレスＳＡＤＤから第１のセレクタｓｅｌ１の出力に切り換える。第１及び第２の比較器ＣＯＭＰ１，２のいずれもが不一致を検出するときは，第２のセレクタｓｅｌ２は，供給アドレスＳＡＤＤを選択して，メモリユニット２に入力アドレスＡＤＤｉｎとして与える。
【００３５】
上記２つの比較器とセレクタｓｅｌ１，ｓｅｌ２により，図３の半導体メモリは以下の動作を行う。供給アドレスＳＡＤＤが不良アドレスＤＡｄｄでも置換アドレスＲＡｄｄでもない場合は，第２のセレクタｓｅｌ２が供給アドレスＳＡＤＤを選択し，供給アドレスＳＡＤＤが入力アドレスＡＤＤｉｎとしてメモリユニット２に与えられその供給アドレスに対応するメモリセルがアクセスされる。一方，供給アドレスＳＡＤＤが不良アドレスＤＡｄｄと一致するときは，第２のセレクタｓｅｌ２が第１のセレクタｓｅｌ１により選択された置換アドレスＲＡｄｄを選択し，置換アドレスがメモリユニット２に与えられ置換アドレスに対応するメモリセルがアクセスされる。そして，供給アドレスＳＡＤＤが置換アドレスＲＡｄｄと一致するときは，第１のセレクタｓｅｌ１が不良アドレスＤＡｄｄを選択し，第２のセレクタｓｅｌ２がその不良アドレスＤＡｄｄを選択し，不良アドレスに対応するメモリセルがアクセスされる。
【００３６】
すなわち，不良アドレスＤＡｄｄと置換アドレスＲＡｄｄとが交換されてメモリユニット２に入力アドレスＡＤＤｉｎとして与えられる。これにより，メモリ制御回路１０が不良ビットのメモリセルをアクセスするときは，代わりに置換アドレスのメモリセルがアクセスされ，置換アドレスのメモリセルをアクセスするときは，代わりに不良アドレスのメモリセルがアクセスされる。
【００３７】
図４は，本実施の形態におけるメモリユニットの概略構成図である。メモリユニット２は，通常セルアレイＣＡと，入力アドレスＡＤＤｉｎをデコードする行デコーダＲ−ＤＥＣと列デコーダＣ−ＤＥＣと，センスアンプＳＡと，入出力回路Ｉ／Ｏとを有する。そして，通常セルアレイ以外の冗長セルアレイは設けられず，不良ビット１３は通常セルアレイ内の置換ビット１４と置き換えられる。
【００３８】
図５は，供給アドレスＳＡＤＤとメモリユニットへの入力アドレスＡＤＤｉｎとの関係を示す図である。図４，５に示されるとおり，通常セルアレイ内の不良ビット１３に代えて置換ビット１４がアクセスされ，置換ビット１４に代えて不良ビット１３がアクセスされる。具体的には，図５に示されるとおり，不良アドレスＤＡｄｄと置換アドレスＲＡｄｄとが交換されて，入力アドレスＡＤＤｉｎとしてメモリユニット２に与えられる。この結果，不良ビット１３へのアクセスは，正常な置換ビット１４に対して行われるので，データ不良は発生しない。一方，置換ビット１４へのアクセスは不良ビット１３に対して行われるが，置換ビット１４は実用上不良が許容される位置に設定されているので，データ不良が発生しても実用上許容され問題はない。
【００３９】
以上のように，第１の実施の形態では，通常セルアレイ内の全てのメモリセルにデータが書き込まれて利用されるが，実用上不良が許容される位置のメモリセルを置換ビットに指定して不良ビットに置き換える。つまり，不良アドレスと置換アドレスとを交換するようにして，不良ビットによるデータ不良が実用上問題になることを回避することができる。
【００４０】
図６は，第２の実施の形態における半導体メモリの構成図である。図６において，図３と同じ引用番号が与えられている。図６の例では，不良アドレスＤＡｄｄと置換アドレスＲＡｄｄとの交換が，２組のＥＯＲ群ＥＯＲ１，ＥＯＲ２により行われる。つまり，第１の実施の形態の第１，第２の比較器と第１，第２のセレクタに代えて，２組のＥＯＲ群が設けられ，回路構成が簡略化されている。ただし，不良アドレスＤＡｄｄは１個のみしか置換することができない。それ以外のメモリユニット２，メモリ制御回路１０，内蔵試験回路１２，試験制御回路１４の動作は，第１の実施の形態と同じである。
【００４１】
図７は，２組のＥＯＲ群の動作を説明するための図である。第１のＥＯＲ群ＥＯＲ１は，不良アドレスＤＡｄｄと置換アドレスＲＡｄｄとの排他的論理和を求め，その出力と供給アドレスＳＡＤＤの排他的論理和が第２のＥＯＲ群ＥＯＲ２により求められ，第３のセレクタｓｅｌ３を介してメモリユニット２に供給される。この２つの排他的論理和演算により，第２のＥＯＲ群ＥＯＲ２の出力は，第１の実施の形態における第２のセレクタｓｅｌ２の出力と同じになる。つまり，第２のＥＯＲ群ＥＯＲ２の出力は，供給アドレスＳＡＤＤが不良アドレスＤＡｄｄとも置換アドレスＲＡｄｄとも一致しない場合は供給アドレスＳＡＤＤから変換された不良，置換アドレス以外のアドレスになり，一方，供給アドレスＳＡＤＤが不良アドレスＤＡｄｄと一致する場合は置換アドレスＲＡｄｄになり，供給アドレスＳＡＤＤが置換アドレスＲＡｄｄと一致する場合は不良アドレスＤＡｄｄになる。
【００４２】
図７（Ａ）は，供給アドレスＳＡＤＤが不良，置換アドレスのいずれにも一致しない場合であり，その場合は，供給アドレスＳＡＤＤが不良，置換アドレスの排他的論理和ＥＯＲ１に基づいて変換されたアドレスになっている。この変換されたアドレスは，不良，置換アドレスのいずれとも一致していない。図７（Ｂ）は，ＳＡＤＤ＝ＤＡｄｄの場合の第１，第２のＥＯＲ群ＥＯＲ１，ＥＯＲ２の論理演算結果を示す。演算結果はＥＯＲ２＝ＲＡｄｄとなっている。図７（Ｃ）は，ＳＡＤＤ＝ＲＡｄｄの場合の論理演算結果を示す。演算結果はＥＯＲ２＝ＤＡｄｄとなっている。
【００４３】
以上のように，不良アドレスＤＡｄｄが１組しか必要でない場合は，２組の排他的論理和回路により不良アドレスと置換アドレスとの交換を行うことができる。第１の実施の形態のように比較器とセレクタを使用するよりも入力アドレスＡＤＤｉｎが確定するまでのクリティカルパスが短くなり遅延時間が短くなり，高速動作が可能である。
【００４４】
図８は，第３の実施の形態における半導体メモリの構成図である。この例では，図３の第１の実施の形態において，不良アドレスに書き込まれる複数ビットのデータＷＤａｔａのうち不良ビットをそれ以外のビット，例えば最下位ビットに交換するビット交換回路１６と，不良アドレスから読み出される複数ビットのデータＤｏｕｔのうち不良ビットをそれ以外のビット，例えば最下位ビットに交換するビット交換回路１８とを有する。それにともなって，不良ビット位置情報が記憶される不良ビット位置レジスタＲＧ３が設けられ，試験制御回路１４は，試験結果に基づいて不良ビット位置情報ＤＢｉｔをレジスタＲＧ３に書き込む。１つのアドレスに対応する複数のメモリセル内で複数の不良ビットが存在することは極めてまれであるので，単一の不良ビットを最下位ビットに置き換えることが不良の程度を抑えるためには有効である。もし，２つの不良ビットが検出された時は，最下位ビットとその次の下位ビットとに置き換えても良い。
【００４５】
第３の実施の形態では，供給アドレスＳＡＤＤが置換アドレスＲＡｄｄと一致するとき，第２の比較器ＣＯＭＰ２が一致信号ＣＯＩＮ２を出力し，セレクタｓｅｌ１，ｓｅｌ２とを介して不良アドレスＲＡｄｄがメモリユニット２に供給される。ただし，不良アドレスにデータを書き込むと不良ビットのデータに不良が生じる。置換アドレスＲＡｄｄは，実用上不良を許容する位置に設定されているが，そのデータの不良は最小限に止めることが好ましい。そこで，置換アドレスに代えて不良アドレスにアクセスされるときは，ビット交換回路１６，１８が，書き込みデータと読み出しデータに対して，不良ビットと最下位ビットとを交換する。たとえば，データが画像データのように複数ビットからなる階調値データの場合，最下位ビットに不良が存在していても，８ビットデータならその階調値データの不良は高々２５６分の１の誤差にすぎない。不良ビットがより上位のビットの場合はその誤差が大きくなる。したがって，不良ビットを最下位ビットなど不良の程度を最小限にできる所定のビットに置き換えることで，不良ビットによる影響を最小限に抑えることができる。
【００４６】
具体的な動作では，第２の比較器ＣＯＭＰ２が一致を検出すると，その一致信号ＣＯＩＮ２がビット交換回路１６，１８にイネーブル信号ＥＮとして供給され，ビット交換回路１６，１８が動作状態にされる。また，不良ビット位置情報ＤＢｉｔもビット交換回路１６，１８に供給される。それにより，それぞれ入力される複数ビットの入力データＢＩの不良ビットが所定のビット，好ましくは最下位ビットと交換され，出力データＢＯとして出力される。
【００４７】
図９は，ビット交換回路の構成図である。ビット交換回路１６，１８は，ｎ＋１ビットの入力データＢＩ０〜ＢＩｎのうち不良ビットを最下位ビットと交換する第４のセレクタ群ｓｅｌ４と，イネーブル状態のときに不良ビット位置情報ＤＢｉｔをデコードするデコーダ２０と，ＡＮＤゲート２２とを有する。デコーダ２０は，不良ビット情報ＤＢｉｔをデコードして，入力，出力データの複数ビットに対応するビット交換信号ＥＸを生成し，最下位ビット以外のビットに対応するセレクタｓｅｌ４に選択信号として供給する。一方，ＡＮＤゲート２２は，イネーブル状態の時に不良ビット情報ＤＢｉｔを最下位ビットに対応するセレクタｓｅｌ４に選択信号として供給する。最下位ビットのセレクタｓｅｌ４は，不良ビット情報ＤＢｉｔで特定される入力データを選択して，最下位出力ビットＢＯ０として出力する。イネーブル信号ＥＮがＬレベルの時は，ＡＮＤゲートの出力が全て「０」となり，最下位ビットのセレクタｓｅｌ４は最下位入力ビットＢＩ０を選択する。つまり，イネーブル信号ＥＮがＨレベルの時に，不良ビット情報ＤＢｉｔに応じて，不良ビットの入力データが最下位ビットの入力データと交換される。
【００４８】
図１０は，第４の実施の形態における半導体メモリの構成図である。この例は，図８の第３の実施の形態を図６の第２に実施の形態に適用したものである。つまり，不良アドレスＤＡｄｄと置換アドレスＲＡｄｄとの交換は，２組のＥＯＲ群ＥＯＲ１，ＥＯＲ２により行われ，不良アドレスへのデータについての不良ビットと最下位ビットとの交換は，ビット交換回路１６，１８により行われる。２組のＥＯＲ群を設けたことに伴い，供給アドレスＳＡＤＤと置換アドレスＲＡｄｄとが一致するか否かが第２の比較器ＣＯＭＰ２により監視され，一致するときの一致信号ＣＯＩＮ２が，イネーブル信号ＥＮとしてビット交換回路１６，１８に与えられる。また，不良ビット位置レジスタＲＧ３が設けられ，試験制御回路１４が試験結果により検出した不良ビット位置情報ＤＢｉｔをレジスタＲＧ３に記憶する。この不良ビット位置情報ＤＢｉｔがビット交換回路１６，１８に与えられる。ビット交換回路の構成は，図９で示した通りである。
【００４９】
第４の実施の形態においても，メモリ制御回路１０が置換アドレスにアクセスしようとすると，不良アドレスＤＡｄｄが入力アドレスＡＤＤｉｎとしてメモリユニット２に与えられ，不良ビットがアクセスされる。しかし，その不良ビットを含む不良アドレスへのアクセス時に，複数ビットからなるデータの不良ビットが最下位ビットと交換される。よって，不良アドレスへのアクセスによりデータへの不良の影響を最小限に抑えることができる。
【００５０】
図１１は，第５の実施の形態における半導体メモリの構成図である。この半導体メモリは，内蔵された試験回路１２によりメモリユニット２の動作試験を行い不良ビットを検出し，不良ビットに対応する不良アドレスＤＡｄｄをレジスタＲＧ１に，不良アドレスに対応する複数メモリセルの不良ビット位置情報ＤＢｉｔをレジスタＲＧ３にそれぞれ記憶し，不良アドレスにアクセスされるときは，ビット交換回路１６，１８が不良ビットとそれ以外の所定のビット，例えば最下位ビットとを交換する。ただし，上記の第１〜第４の実施の形態のように，不良アドレスを置換アドレスと置き換えることは行わない。
【００５１】
したがって，この実施の形態では，不良ビットが検出されてもその不良ビットへのアクセス動作は行われる。ただし，不良ビットに対応するアドレスに複数ビットデータ（例えば１ワードのデータ）を記憶する場合，その複数ビットのうち不良ビットをそれ以外の例えば最下位ビットと交換することで，記憶データの不良の程度を最小限に抑える。不良ビットのビット交換は，書き込みデータと読み出しデータの両方に対して行われる。
【００５２】
図１１に示されるとおり，供給アドレスＳＡＤＤと不良アドレスＤＡｄｄとを比較する第３の比較器ＣＯＭＰ３が設けられ，この比較器が両アドレスの一致を検出したとき，Ｈレベルにアサートされた一致信号ＣＯＩＮ３がイネーブル信号ＥＮとしてビット交換回路１６，１８に供給される。そして，ビット交換回路１６，１８は，図９の構成を有し，不良ビット位置レジスタＲＧ３の不良ビット位置情報ＤＢｉｔに対応する不良ビットを最下位ビットと交換する。
【００５３】
また，ビット交換回路１８は，読み出したデータＤｏｕｔについてビット交換を行い，ビット交換したデータの最下位ビットをクリップして「１」「０」のいずれかに固定してもよい。その場合は，最下位ビットによる不良の程度を予想した範囲に抑えることができる。
【００５４】
図１２は，第６の実施の形態における半導体メモリの構成図である。第１〜第４の実施の形態では，半導体メモリの設計時に置換アドレスを使用態様に基づいてあらかじめ設定し，レジスタに書き込む。それに対して，第６の実施の形態では，半導体メモリが搭載されたシステムを半導体メモリへのアクセスを含むダミー動作をさせて，そのダミー動作を監視することで適切な置換アドレスを自動的に設定する。したがって，半導体メモリがユーザにより使用される態様に基づいて最適な置換アドレスを個別に設定可能である。
【００５５】
具体的な構成は，図１２に示されるとおり，不良アドレス・置換アドレス設定回路２４が設けられ，この不良アドレス・置換アドレス設定回路２４が，試験回路１２による試験を制御し，更にシステムに対してダミー動作を指示し，ダミー動作中のアドレスや同期信号ＨＳＹＮＣ，ＶＳＹＮＣを監視することで，最適の置換アドレスを自動検出する。そして，検出した置換アドレスＲＡｄｄを置換アドレスレジスタＲＧ２に書き込む。また，不良アドレス・置換アドレス設定回路２４が不良ビットを検出しなかった場合にインヒビット信号ＩＮＨを出力し，ＡＮＤゲート２８を介して，不良アドレスと置換アドレスのアドレス置換を行う第２のセレクタｓｅｌ２へのセレクト信号を強制的に供給アドレスＳＡＤＤ側にする。これにより，不良ビットがない場合は，上記アドレスの置換処理は行われない。ただし，不良ビットが存在しない場合は，上記のアドレスの置換処理が行われても別段支障はない。上記以外は，図３の第１の実施の形態と同様である。
【００５６】
図１３は，第６の実施の形態における置換アドレス設定動作を示すフローチャート図である。電源投入時にリセット信号ＲＳＴが生成され，そのリセット状態が解除されると（Ｓ１０），試験動作モード信号ＴＥＳＴにより試験回路１２がメモリユニット２の動作試験を行う。動作試験については，前述したとおりである。この動作試験中に試験回路１２が生成する判定信号ＪＵＧと試験用アドレスＴＡＤＤとを監視することで，不良アドレス・置換アドレス設定回路２４は，不良ビットの不良アドレスＤＡｄｄを検出する（Ｓ１２）。そして，不良アドレスが存在しない場合は（Ｓ１４のＮＯ），インヒビット信号ＩＮＨをアサートして，第２のセレクタｓｅｌ２によるアドレス交換機能を停止させる（Ｓ２４）。
【００５７】
一方，不良アドレスが存在する場合は（Ｓ１４のＹＥＳ），不良アドレス・置換アドレス設定回路２４は，ダミー動作モード信号ＤＭＹをアサートして，上位のシステムに対してダミー動作を実行させる（Ｓ１６）。ダミー動作中は，アクティブ信号ＡＣＴＶを半導体メモリからの出力（図示しないがメモリ制御回路からの出力）を禁止する状態にする。このダミー動作は，例えば，数フレームにわたる画像データをメモリユニット２内に書き込んだり（ダウンロード）読み出したりする動作である。かかるダミー動作において，上位のシステムは，画像データに付随する水平同期信号ＨＳＹＮＣや垂直同期信号ＶＳＹＮＣを生成する。そこで，不良アドレス・置換アドレス設定回路２４は，かかる同期信号と供給アドレスＳＡＤＤとを監視することで，画像データのうち実用上不良が許容されるデータが格納されるメモリセルのアドレスを検出する（Ｓ１８）。
【００５８】
具体的には，画像データのうち，両同期信号のタイミングが一致する近傍のアドレスには，画像の周辺のデータが記憶されると予測できる。したがって，そのようなタイミングでの供給アドレスＳＡＤＤを置換アドレスＲＡｄｄとして設定することが好ましい。別の例としては，画像に字幕が含まれる場合などは，字幕は通常画像領域の下側に位置するので，水平同期信号ＨＳＹＮＣと供給アドレスＳＡＤＤを監視し，水平同期信号の前後の供給アドレスを置換アドレスに設定する。つまり画像の両端の位置のデータが記憶されるアドレスを置換アドレスに設定する。その結果，字幕に対応する画像データが格納されるアドレスが置換アドレスに設定されることを回避することができる。
【００５９】
このように実用上不良が許容される，具体的には画像データなどの場合に不良が目立たないデータのアドレスを置換アドレスに設定する。置換アドレスの設定が終了すると，ダミー動作モード信号ＤＭＹを一旦解除し，システムを停止させる（Ｓ２０）。その後，アクティブ信号ＡＣＴＶを出力許可状態にして，通常動作モードでシステムを動作可能状態にする（Ｓ２２）。
【００６０】
第６の実施の形態では，ダミー動作を行う時間が必要になる。しかし，ハードディスク装置，ローカルネットワーク装置，ＤＶＤ装置などは，電源投入後の起動時に所定の期間の待ち時間が必要である。したがって，そのような起動時の待ち時間を利用して，上記ダミー動作を行うことが好ましい。
【００６１】
図１４は，第７の実施の形態における半導体メモリの構成図である。この半導体メモリは，第６の実施の形態と同様に，半導体メモリがシステムに搭載された状態でその動作を監視して置換アドレスを検出し設定する。ただし，置換アドレスとして，システムがデータの書き込みを行っていない未使用のメモリセルのアドレスを検出する。
【００６２】
この半導体メモリの構成は，図１２の第６の実施の形態と同様に，不良アドレス・置換アドレス設定回路２４が設けられ，この設定回路２４は，試験回路１２の試験動作を制御して不良アドレスを検出し，不良アドレスレジスタＲＧ１に不良アドレスを設定する。さらに，設定回路２４は，システムに半導体メモリへのアクセスを含む動作を行わせ，不使用メモリセルのアドレスを検出して置換アドレスとして置換アドレスレジスタＲＧ２に設定する。
【００６３】
ただし，不良アドレス・置換アドレス設定回路２４は，システムの動作中の供給アドレスＳＡＤＤを監視せず，供給アドレスＳＡＤＤが置換アドレスＲＡｄｄと一致するか否かを示す一致信号ＣＯＩＮ２を監視することで，あらかじめ仮設定した置換アドレスＲＡｄｄへのアクセスが発生したか否かで，仮設定した置換アドレスＲＡｄｄが未使用メモリセルのアドレスとマッチングするか否かをチェックする。パラメータや変数の初期化を含む所定期間にわたるシステム動作中に仮設定した置換アドレスＲＡｄｄがアクセスされない場合は，未使用メモリセルのアドレスと判断されるので，置換アドレスＲＡｄｄが確定する。
【００６４】
上記の一致信号ＣＯＩＮ２は，システムの動作停止を指示するインタラプト信号ＩＮＴとして出力される。また，アクティブ信号ＡＣＴＶは，第６の実施の形態と異なり，システムの動作をイネーブルにする信号である。
【００６５】
図１５は，第７の実施の形態における置換アドレス設定の動作フローチャート図である。図１３と同じ工程には同じ番号を与えている。まず，リセットが解除されると（Ｓ１０），不良アドレス・置換アドレス設定回路２４は，動作試験により不良アドレスを検出する（Ｓ１２）。不良アドレスがない場合はインヒビット信号ＩＮＨをアサートして第２のセレクタｓｅｌ２を供給アドレス側に切り換えて，アドレス交換機能を停止させる（Ｓ２４）。
【００６６】
一方，不良アドレスが検出されると（Ｓ１４のＮＯ），不良アドレス・置換アドレス設定回路２４は，仮に置換アドレスＲＡｄｄを置換アドレスレジスタＲＧ２に設定し，アクティブ信号ＡＣＴＶをアサートしてシステムを起動する（Ｓ３０）。これにより，システムはリセット時の初期動作を開始する。初期動作には，例えばプログラムのメモリユニット２へのダウンロードや，変数やパラメータのメモリユニット２への書き込みなど，半導体メモリへのアクセスを含む。
【００６７】
このシステムの動作中，不良アドレス・置換アドレス設定回路２４は，第２の比較器ＣＯＭＰ２の一致信号ＣＯＩＮ２を監視し，システムが仮に設定した置換アドレスＲＡｄｄに書き込みまたは読み出しを行うか否かをチェックする（Ｓ３２）。置換アドレスへのアクセスがないまま初期化動作が終了すると（Ｓ４０のＹＥＳ），置換アドレスが未使用メモリセルのアドレスであることが確定し，置換アドレス設定プロセスを終了する。その後，通常動作モードでシステムが起動される（Ｓ２２）。
【００６８】
初期動作中に仮設定した置換アドレスにアクセスすることが検出されると，不良アドレス・置換アドレス設定回路２４は，アクティブ信号ＡＣＴＶのアサートを取り下げるか又は一致信号ＣＯＩＮ２をインタラプト信号ＩＮＴとしてシステムに与えて，システムの動作を停止させる（Ｓ３４）。そして，設定回路２４は，別の置換アドレスをレジスタＲＧ２に仮に設定し（Ｓ３６），アクティブ信号ＡＣＴＶを再度アサートするか又はインタラプト信号ＩＮＴのアサートを取り下げて，システムを再起動させる（Ｓ３８）。上記工程Ｓ３２〜Ｓ３８をシステムの初期化動作が終了するまで繰り返す（Ｓ４０）。
【００６９】
そして，システムの初期化動作が終了した時点で仮設定されている置換アドレスＲＡｄｄが，最終的に設定される置換アドレスＲＡｄｄとなる。この置換アドレスは，システムの初期化動作中に一度もアクセスされなかったアドレスであり，不良アドレスと交換する置換アドレスとして適切である。
【００７０】
このように，不良アドレス・置換アドレス設定回路２４は，置換アドレスを仮設定し，その置換アドレスにアクセスされるか否かを監視し，アクセスされると別の候補を設定する。この動作を繰り返すことにより，置換アドレスを探索し検出することができる。
【００７１】
図１６は，第７の実施の形態における置換アドレスの仮設定を説明する図である。第７の実施の形態では，使用されないメモリセルのアドレスを探索する。そのために，置換アドレスの仮設定を，使用されない可能性が高い順にアドレスを選択して行うことが望ましい。
【００７２】
図１６（Ａ）は，メモリ容量が２のべき乗の場合を示し，メモリＲＡＭのアドレス空間は，最下位アドレス「００００．．．０」から最上位アドレス「１１１１．．．１」まで存在する。かかるアドレス空間では，通常最上位アドレスが使用されない可能性が最も高い。また，メモリのアドレス空間の割り当て方としては，アドレスの上位ビットを基準にして分割した領域に，必要なデータやプログラム格納領域を割り当てることが多い。したがって，アドレス空間を複数に分割し，各分割領域の最上位アドレスも使用されない可能性が高い。
【００７３】
そこで，図１６（Ａ）の場合は，置換アドレスの仮設定の優先度を，最上位アドレス「１１１１．．．１」を１番にし，２分割した場合の下位アドレス領域の最上位アドレス「０１１１．．．１」を２番にし，さらに，４分割した場合の上位アドレス領域の最上位アドレス「１０１１．．．１」を３番にし，それ以外は，図示される位置に優先度を割り当てる。そして，置換アドレスの仮設定を上記の優先度の順で行う。つまり，メモリ空間を２，４，８分割した複数領域のより上位のアドレスの領域における最上位アドレスに，優先度を順番に与える。これにより，置換アドレスの探索プロセスをできるだけ短くすることができる。
【００７４】
なお，図１６（Ｂ）は，メモリ容量が２のべき乗でない場合を示し，アドレス空間は，最下位アドレス「００００．．．０」から最上位アドレス「１１０ｘ．．．ｘ」まで存在する。この場合は，置換アドレスの仮設定の優先度を，最上位アドレスを１番にし，それ以降は，図１６（Ａ）と同様に，メモリ空間を２分割，４分割，８分割した領域それぞれの最上位アドレスに優先度を与える。
【００７５】
第６及び第７の実施の形態において，第３の実施の形態のように不良ビット位置を検出して，不良ビットのアドレスにアクセスされる時に書き込みデータや読み出しデータのビット交換を行うようにしてもよい。
【００７６】
以上の実施の形態をまとめると，次の付記のとおりである。
【００７７】
（付記１）半導体メモリにおいて，
複数のメモリセルを有する通常セルアレイと，入力アドレスをデコードして前記入力アドレスに対応するメモリセルを通常セルアレイ内から選択するデコーダとを有し，前記選択されたメモリセルに対してアクセス動作が行われるメモリユニットと，
前記通常セルアレイ内の不良ビットに対応する不良アドレスを記憶する不良アドレス記憶部と，
前記通常セルアレイ内の置換ビットに対応する置換アドレスを記憶する置換アドレス記憶部とを有し，
前記メモリユニットに供給される供給アドレスが前記不良アドレスと一致するとき，当該供給アドレスに代えて前記置換アドレスが前記入力アドレスとして前記メモリユニットに供給されて前記アクセス動作が行われることを特徴とする半導体メモリ。
【００７８】
（付記２）付記１において，
前記供給アドレスが前記置換アドレスと一致するとき，当該供給アドレスに代えて前記不良アドレスが前記入力アドレスとして前記メモリユニットに供給されて前記アクセス動作が行われることを特徴とする半導体メモリ。
【００７９】
（付記３）付記１において，
前記不良ビットに代えてアクセスされる置換対象メモリセルの置換アドレスは，半導体メモリに記憶されるデータの種類を基にして実用上不良の存在が許容されるデータが記憶されるメモリセルのアドレスから選択されることを特徴とする半導体メモリ。
【００８０】
（付記４）付記１において，
前記不良ビットに代えてアクセスされる置換対象メモリセルの置換アドレスは，前記通常セルアレイ内のデータが書き込まれていないメモリセルのアドレスから選択されることを特徴とする半導体メモリ。
【００８１】
（付記５）付記４において，
さらに，半導体メモリへの書き込み動作時にアクセスされる入力アドレスを監視し，書き込みが行われなかったアドレスを前記置換アドレスに設定する置換アドレス設定ユニットを有することを特徴とする半導体メモリ。
【００８２】
（付記６）付記５において，
前記置換アドレス設定ユニットは，前記半導体メモリへのデータのダウンロード動作時に書き込みが行われなかったメモリセルのアドレスを検出し，当該検出されたアドレスを前記置換アドレス記憶部に記憶させることを特徴とする半導体メモリ。
【００８３】
（付記７）付記１において，
前記メモリユニットは，入力アドレスに対応して複数ビットのデータの書き込みまたは読み出しを行い，
半導体メモリは，さらに，前記不良アドレスによる書き込みデータ及び読み出しデータについて，不良ビットとそれ以外の所定ビットとを交換するビット交換回路を有することを特徴とする半導体メモリ。
【００８４】
（付記８）付記７において，
前記所定ビットは，最下位ビットである半導体メモリ。
【００８５】
（付記９）付記２において，
さらに，前記供給アドレスに代えて，前記置換アドレスまたは不良アドレスを選択して前記メモリユニットの供給するセレクタを有することを特徴とする半導体メモリ。
【００８６】
（付記１０）付記９において，
さらに，前記供給アドレスと不良アドレスの一致を検出する第１の比較器と，前記供給アドレスと置換アドレスの一致を検出する第２の比較器とを有し，前記セレクタは，前記第１の比較器が一致を検出するとき前記置換アドレスを選択し，前記第２の比較器が一致を検出するとき前記不良アドレスを選択することを特徴とする半導体メモリ。
【００８７】
（付記１１）付記１において，
さらに，前記メモリユニットの動作試験を行って不良ビットのアドレスを検出する試験回路を有することを特徴とする半導体メモリ。
【００８８】
（付記１２）半導体メモリにおいて，
複数のメモリセルを有する通常セルアレイと，入力アドレスをデコードして前記入力アドレスに対応するメモリセルを通常セルアレイ内から選択するデコーダとを有し，前記選択されたメモリセルに対してアクセス動作が行われ前記入力アドレスに対応して複数ビットのデータの書き込みまたは読み出しが行われるメモリユニットと，
前記通常セルアレイ内の不良ビットに対応する不良アドレスを記憶する不良アドレス記憶部と，
前記不良アドレスに基づく書き込みデータ及び読み出しデータについて，不良ビットとそれ以外の所定ビットとを交換するビット交換回路とを有することを特徴とする半導体メモリ。
【００８９】
（付記１３）付記１２において，
前記所定ビットは，最下位ビットである半導体メモリ。
【図面の簡単な説明】
【００９０】
【図１】本発明の原理図である。
【図２】置換アドレスに対応するデータの画像領域上の位置を示す図である。
【図３】第１の実施の形態における半導体メモリの構成図である。
【図４】本実施の形態におけるメモリユニットの概略構成図である。
【図５】供給アドレスＳＡＤＤとメモリユニットへの入力アドレスＡＤＤｉｎとの関係を示す図である。
【図６】第２の実施の形態における半導体メモリの構成図である。
【図７】２組のＥＯＲ群の動作を説明するための図である。
【図８】第３の実施の形態における半導体メモリの構成図である。
【図９】ビット交換回路の構成図である。
【図１０】第４の実施の形態における半導体メモリの構成図である。
【図１１】第５の実施の形態における半導体メモリの構成図である。
【図１２】第６の実施の形態における半導体メモリの構成図である。
【図１３】第６の実施の形態における置換アドレス設定動作を示すフローチャート図である。
【図１４】第７の実施の形態における半導体メモリの構成図である。
【図１５】第７の実施の形態における置換アドレス設定の動作フローチャート図である
【図１６】置換アドレスの仮設定を説明する図である。
【符号の説明】
【００９１】
１：半導体メモリ          ２：メモリユニット
ＣＡ：通常セルアレイ      ＡＤＤ−ＤＥＣ：デコーダ
１０：メモリ制御回路      ＲＧ１：不良アドレスレジスタ
ＲＧ２：置換アドレスレジスタ  ＣＯＭＰ：比較器      Ｓｅｌ：セレクタ
【図１】
0004447533.tif 000002
【図２】
0004447533.tif 000003
【図３】
0004447533.tif 000004
【図４】
0004447533.tif 000005
【図５】
0004447533.tif 000006
【図６】
0004447533.tif 000007
【図７】
0004447533.tif 000008
【図８】
0004447533.tif 000009
【図９】
0004447533.tif 000010
【図１０】
0004447533.tif 000011
【図１１】
0004447533.tif 000012
【図１２】
0004447533.tif 000013
【図１３】
0004447533.tif 000014
【図１４】
0004447533.tif 000015
【図１５】
0004447533.tif 000016
【図１６】
0004447533.tif 000017