(57)【特許請求の範囲】
【請求項１】
クロック信号を生成するクロック生成部と、
前記クロック信号を用いて、入力された入力データ信号を信号処理して処理データ信号を生成するロジックブロックと、
前記処理データ信号を伝送系に出力するデータ駆動部と、
前記ロジックブロックの処理データ信号の信号レベルを前記データ駆動部の電源電圧レベルにレベル変換するデータレベル変換回路とを備え、
前記データ駆動部の内部には、
前記クロック信号及び前記レベル変換した処理データ信号が入力され、このクロック信号と前記レベル変換した処理データ信号との位相関係に基づいて、この両信号間のスキューを調整するスキュー調整部と、
前記スキュー調整部のクロック信号を用いて、前記スキュー調整部の処理データ信号を整形するフリップフロップ回路とを有する
ことを特徴とするデータ送信装置。
【請求項２】
前記請求項１記載のデータ送信装置において、
前記スキュー調整部には、前記ロジックブロックの信号処理に用いたクロック信号が入力され、このクロック信号に基づいて、前記両信号間のスキューを調整する
ことを特徴とするデータ送信装置。
【請求項３】
前記請求項１及び２の何れか一項に記載のデータ送信装置において、
前記ロジックブロックの信号処理に用いたクロック信号の信号レベルを前記データ駆動部の電源電圧レベルにレベル変換するクロックレベル変換回路を備える
ことを特徴とするデータ送信装置。
【請求項４】
前記請求項１〜３の何れか一項に記載のデータ送信装置において、
前記スキュー調整部の内部には、
前記ロジックブロックの処理データ信号を遅延させるデータ遅延回路を備える
ことを特徴とするデータ送信装置。
【請求項５】
前記請求項１〜３の何れか一項に記載のデータ送信装置において、
前記スキュー調整部の内部には、
前記クロック生成回路のクロック信号を遅延させるクロック遅延回路を備える
ことを特徴とするデータ送信装置。
【請求項６】
前記請求項４又は５記載のデータ送信装置において、
前記スキュー調整部の内部には、
前記データ遅延回路及び前記クロック遅延回路の少なくとも一方の遅延回路の遅延時間を調整する遅延時間調整回路を備え、
前記遅延時間調整回路は、前記ロジックブロックの処理データ信号と前記クロック生成回路のクロック信号との位相関係に基づいて、前記データ遅延回路及び前記クロック遅延回路における遅延時間を調整する
ことを特徴とするデータ送信装置。
【請求項７】
前記請求項４又は５記載のデータ送信装置において、
前記スキュー調整部の内部には、
前記データ遅延回路及び前記クロック遅延回路の少なくとも一方の遅延回路の遅延時間を調整する遅延時間調整回路を備え、
前記遅延時間調整回路は、前記ロジックブロックの処理データ信号、及び前記クロック生成回路のクロック信号、及び前記ロジックブロックの信号処理に用いたクロック信号の位相関係に基づいて、前記データ遅延回路及び前記クロック遅延回路における遅延時間を調整する
ことを特徴とするデータ送信装置。
【請求項８】
前記請求項６又は７記載のデータ送信装置において、
前記スキュー調整部の内部には、
前記遅延時間調整回路による遅延時間調整の開始を制御する遅延開始制御回路を備える
ことを特徴とするデータ送信装置。
【請求項９】
前記請求項６〜８の何れか一項に記載のデータ送信装置において、
前記スキュー調整部の内部には、
前記遅延時間調整回路による遅延時間の調整量を記憶する遅延時間記憶回路を備える
ことを特徴とするデータ送信装置。
【請求項１０】
前記請求項６〜９の何れか一項に記載のデータ送信装置において、
前記スキュー調整部の内部には、
前記遅延時間調整回路による遅延時間の調整を所定の時間遅延させる固定時間遅延回路を備える
ことを特徴とするデータ送信装置。
【請求項１１】
前記請求項１記載のデータ送信装置において、
前記クロック生成部の内部には、多相クロック信号を生成する多相クロック生成回路を備え、
前記スキュー調整部は、前記ロジックブロックの処理データ信号に基づいて、前記多相クロック信号内の単相クロック信号を選択し、
前記フリップフロップ回路は、前記単相クロック信号を用いて、前記スキュー調整部の処理データ信号を整形する
ことを特徴とするデータ送信装置。
【請求項１２】
前記請求項２記載のデータ送信装置において、
前記クロック生成部の内部には、多相クロック信号を生成する多相クロック生成回路を備え、
前記スキュー調整部は、前記ロジックブロックの処理データ信号及び前記ロジックブロックの信号処理に用いたクロック信号に基づいて、前記多相クロック信号内の単相クロック信号を選択し、
前記フリップフロップ回路は、前記単相クロック信号を用いて、前記スキュー調整部の処理データ信号を整形する
ことを特徴とするデータ送信装置。
【請求項１３】
クロック信号を生成するクロック生成ステップと、
前記クロック信号を用いて、入力された入力データ信号を信号処理して処理データ信号を生成するデータ信号処理ステップと、
前記処理データ信号の信号レベルを異なる電圧レベルにレベル変換するデータレベル変換ステップと、
前記クロック信号と前記レベル変換した処理データ信号との位相関係に基づいて、この両信号間のスキューを調整するスキュー調整ステップと、
前記スキュー調整ステップのクロック信号を用いて、前記スキュー調整ステップの処理データ信号を整形するデータ処理ステップと、
前記データ処理ステップにおいて整形した処理データ信号を伝送系に出力するデータ駆動ステップとを備えた
ことを特徴とするデータ送信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルデータ信号のデータ送信装置及びデータ送信方法に関し、特に、ＵＳＢ２．０等の高速データ転送に用いられるデータ送信装置及びデータ送信方法に関するものである。
【背景技術】
【０００２】
近年、コンピュータやデジタルテレビ等とそれらの周辺機器とを接続してデータ信号を送信するデータ送信装置には、転送データ量の増加に伴い、データ転送速度の高速化が要求されている。
【０００３】
現在、非特許文献１記載のＵＳＢ２．０や非特許文献２記載のＳｅｒｉａｌＡＴＡといったシリアルインターフェースの伝送規格に準拠したデータ送信装置では、４００Ｍｂｐｓを超える高速なデータ転送速度が実現されている。また、非特許文献３に記載されるように、前記ＵＳＢ２．０における物理層回路や論理層回路のインターフェース仕様がＵＴＭＩ（ＵＳＢ２．０  Ｔｒａｎｓｃｅｉｖｅｒ  Ｍａｃｒｏｃｅｌｌ  Ｉｎｔｅｒｆａｃｅ）として策定されている。
【０００４】
デジタルデータ信号の高速伝送が可能なシリアルインターフェースの中でも、ＵＳＢ２．０のＨｉｇｈ  Ｓｐｅｅｄモードでは、４８０Ｍｂｐｓのデータ転送速度を実現しており、このデータ転送速度に対応したデータ信号を生成するために、ロジックブロック（後述）では４８０ＭＨｚのクロック周波数、つまり１クロックあたり２．０８ｎｓｅｃの高速なクロック信号で動作してデータ信号を生成している。このように、転送データ量の増加に伴って、データ送信装置内での信号処理に用いられるクロック信号が高速になっている。
【０００５】
従来のデータ送信装置として、図１６に示したデータ送信装置がある。
【０００６】
同図において、ＵＳＢ２．０の信号制御は、物理層回路のトランシーバマクロセル２０１と論理層回路のＵＳＢコントロールブロック２０７とを用いて、ＵＴＭＩで策定された仕様に基づいて行われる。前記トランシーバマクロセル２０１は、トランシーバブロック２０２と、ロジックブロック２０３と、４８０ＭＨｚのクロック信号ＣＬＫを生成するクロック生成回路２０４とを備え、前記トランシーバブロック２０２の内部には、ドライバ２０５とレシーバ２０６とを有する。
【０００７】
以下に、図１６のデータ送信装置の動作について説明する。
【０００８】
まず、ＵＳＢで転送を行うパラレルデータ信号Ｐ−ＤＡＴＡがＵＳＢコントロールブロック２０７からロジックブロック２０３に転送される。次に、前記ロジックブロック２０３では、クロック生成回路２０４において生成したクロック信号ＣＬＫを用いて、前記パラレルデータ信号Ｐ−ＤＡＴＡを信号処理してシリアルデータ信号ＤＡＴＡに変換し、前記シリアルデータ信号ＤＡＴＡをトランシーバブロック２０２に転送する。その後、前記トランシーバブロック２０２は、ＵＳＢ２．０の規格を満たすような信号レベル及びインピーダンスによって伝送ケーブルを駆動して、シリアルデータ信号ＤＡＴＡを外部に伝送する。
【非特許文献１】Compaq、他６社、“Universal Serial Bus Specification”、［online］、２０００年４月２７日、＜URL : http://www.usb.org/developers/docs/usb_20.zip＞
【非特許文献２】Dell Computer Corporation、他４社、“Serial ATA II:Electrical Specification”、［online］、２００４年５月２６日、＜URL : http://www.sata-io.org/docs/PHYii%20Spec%20Rev%201_0%20052604.pdf＞、ｐ．３０−３２
【非特許文献３】Wes Talarek、“USB 2.0 Transceiver and Macrocell Tester (T&MT) Interface Specification”、［online］、２００１年４月４日、Intel Corporation、＜URL : http://www.intel.com/technology/usb/download/transceiverandmacrocelltestv0_1_2.pdf＞
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、図１６に示した従来のデータ送信装置及びデータ送信方法では、ロジックブロック２０３は、高速なクロック信号に同期して、内部を流れる信号を「Ｈｉｇｈ」や「Ｌｏｗ」に繰り返し変化させて高速な信号処理動作を行うので、前記ロジックブロック２０３の内部では電源やグランドに揺らぎが発生する。そのため、前記ロジックブロック２０３内のクロックパスを通るクロック信号にジッタが発生し、信号処理されたシリアルデータ信号ＤＡＴＡにはそのクロック信号のジッタが重畳されて信号品質が劣化してしまうという問題があった。
【００１０】
図１７（Ａ）は、ロジックブロック２０３内のクロックパスの要部構成のブロック図であり、同図（Ｂ）は、クロックパスを通るクロック信号の信号波形の波形図である。
【００１１】
図１７（Ａ）及び図１７（Ｂ）において、クロックパスにクロック信号ＣＬＫ−ＩＮが入力されたとき、そのクロック信号ＣＬＫ−ＩＮは、ノイズが重畳された電源ＶＤＤやグランドＧＮＤの揺らぎの影響を受けながらクロックパス内を伝送される。そのため、それらの揺らぎによって、クロック信号の立ち上がり時間や立ち下がり時間が変化することにより信号波形が乱れ、ジッタが重畳されたクロック信号ＣＬＫ−ＯＵＴがクロックパスから出力される。
【００１２】
４８０Ｍｂｐｓ等の高速データ伝送においては、わずかなジッタでも信号品質に対する影響が大きく、例えば、クロック信号のジッタが±１００ｐｓｅｃだけシリアルデータ信号ＤＡＴＡに重畳された場合であっても、ロジックブロック２０３から出力されるシリアルデータ信号ＤＡＴＡのアイパターンは１０％程度劣化する。そのため、ロジックブロック２０３内において発生したクロック信号のジッタのレベルによっては、シリアルデータ信号ＤＡＴＡが伝送規格の規格外の信号となり、外部にそのシリアルデータ信号ＤＡＴＡを伝送できなくなる可能性がある。
【００１３】
図１８（Ａ）は、フリップフロップ回路を用いて信号処理を行う際の各信号の信号波形の波形図であり、同図（Ｂ）は、出力データ信号のアイパターンの波形図である。
【００１４】
図１８（Ａ）において、フリップフロップ回路には入力クロック信号ＣＬＫ−ＩＮ及び入力データ信号ＤＡＴＡ−ＩＮが入力される。前記フリップフロップ回路は、前記入力クロック信号ＣＬＫ−ＩＮを用いて前記入力データ信号ＤＡＴＡ−ＩＮを信号処理することによって、出力データ信号ＤＡＴＡ−ＯＵＴを出力する。
【００１５】
ここで、前記入力クロック信号ＣＬＫ−ＩＮにはジッタが重畳されており、この入力クロック信号ＣＬＫ−ＩＮに同期して前記入力データ信号ＤＡＴＡ−ＩＮの信号処理を行った場合には、信号処理された出力データ信号ＤＡＴＡ−ＯＵＴにも前記入力クロック信号ＣＬＫ−ＩＮのジッタが重畳されてしまう。その結果として、図１８（Ｂ）に示すように、出力データ信号ＤＡＴＡ−ＯＵＴから得られるアイパターンの開口部が狭くなり、前記出力データ信号ＤＡＴＡ−ＯＵＴはデータ品質が劣化したものとなる。
【００１６】
本発明は、前記の課題に着目してなされたものであり、その目的は、クロック信号を生成するクロック生成部と、データ信号を信号処理するロジックブロックと、データ信号を伝送系に出力するデータ駆動部とを備えたデータ送信装置において、ロジックブロック内において発生したクロック信号のジッタが信号処理後のデータ信号に重畳されている場合であっても、そのクロック信号のジッタの影響を低減してデータ駆動部から外部にデータ信号を伝送可能なデータ送信装置及びデータ送信方法を提供することにある。
【課題を解決するための手段】
【００１７】
前記の目的を達成するために、本発明では、クロック信号を生成するクロック生成部と、データ信号を信号処理するロジックブロックと、データ信号を伝送系に出力するデータ駆動部とを備えたデータ送信装置において、前記データ駆動部の内部に波形整形回路を新たに設け、前記ロジックブロックにおいて信号処理した処理データ信号を前記クロック生成部において生成したクロック信号を用いて波形整形する構成を採用する。
【００１８】
具体的に、請求項１記載の発明のデータ送信装置は、クロック信号を生成するクロック生成部と、前記クロック信号を用いて、入力された入力データ信号を信号処理して処理データ信号を生成するロジックブロックと、前記処理データ信号を伝送系に出力するデータ駆動部と、前記ロジックブロックの処理データ信号の信号レベルを前記データ駆動部の電源電圧レベルにレベル変換するデータレベル変換回路とを備え、前記データ駆動部の内部には、前記クロック信号及び前記レベル変換した処理データ信号が入力され、このクロック信号と前記レベル変換した処理データ信号との位相関係に基づいて、この両信号間のスキューを調整するスキュー調整部と、前記スキュー調整部のクロック信号を用いて、前記スキュー調整部の処理データ信号を整形するフリップフロップ回路とを有することを特徴とする。
【００１９】
請求項２記載の発明は、前記請求項１記載のデータ送信装置において、前記スキュー調整部には、前記ロジックブロックの信号処理に用いたクロック信号が入力され、このクロック信号に基づいて、前記両信号間のスキューを調整することを特徴とする。
【００２０】
請求項３記載の発明は、前記請求項１及び２の何れか一項に記載のデータ送信装置において、前記ロジックブロックの信号処理に用いたクロック信号の信号レベルを前記データ駆動部の電源電圧レベルにレベル変換するクロックレベル変換回路を備えることを特徴とする。
【００２１】
請求項４記載の発明は、前記請求項１〜３の何れか一項に記載のデータ送信装置において、前記スキュー調整部の内部には、前記ロジックブロックの処理データ信号を遅延させるデータ遅延回路を備えることを特徴とする。
【００２２】
請求項５記載の発明は、前記請求項１〜３の何れか一項に記載のデータ送信装置において、前記スキュー調整部の内部には、前記クロック生成回路のクロック信号を遅延させるクロック遅延回路を備えることを特徴とする。
【００２３】
請求項６記載の発明は、前記請求項４又は５記載のデータ送信装置において、前記スキュー調整部の内部には、前記データ遅延回路及び前記クロック遅延回路の少なくとも一方の遅延回路の遅延時間を調整する遅延時間調整回路を備え、前記遅延時間調整回路は、前記ロジックブロックの処理データ信号と前記クロック生成回路のクロック信号との位相関係に基づいて、前記データ遅延回路及び前記クロック遅延回路における遅延時間を調整することを特徴とする。
【００２４】
請求項７記載の発明は、前記請求項４又は５記載のデータ送信装置において、前記スキュー調整部の内部には、前記データ遅延回路及び前記クロック遅延回路の少なくとも一方の遅延回路の遅延時間を調整する遅延時間調整回路を備え、前記遅延時間調整回路は、前記ロジックブロックの処理データ信号、及び前記クロック生成回路のクロック信号、及び前記ロジックブロックの信号処理に用いたクロック信号の位相関係に基づいて、前記データ遅延回路及び前記クロック遅延回路における遅延時間を調整することを特徴とする。
【００２５】
請求項８記載の発明は、前記請求項６又は７記載のデータ送信装置において、前記スキュー調整部の内部には、前記遅延時間調整回路による遅延時間調整の開始を制御する遅延開始制御回路を備えることを特徴とする。
【００２６】
請求項９記載の発明は、前記請求項６〜８の何れか一項に記載のデータ送信装置において、前記スキュー調整部の内部には、前記遅延時間調整回路による遅延時間の調整量を記憶する遅延時間記憶回路を備えることを特徴とする。
【００２７】
請求項１０記載の発明は、前記請求項６〜９の何れか一項に記載のデータ送信装置において、前記スキュー調整部の内部には、前記遅延時間調整回路による遅延時間の調整を所定の時間遅延させる固定時間遅延回路を備えることを特徴とする。
【００２８】
請求項１１記載の発明は、前記請求項１記載のデータ送信装置において、前記クロック生成部の内部には、多相クロック信号を生成する多相クロック生成回路を備え、前記スキュー調整部は、前記ロジックブロックの処理データ信号に基づいて、前記多相クロック信号内の単相クロック信号を選択し、前記フリップフロップ回路は、前記単相クロック信号を用いて、前記スキュー調整部の処理データ信号を整形することを特徴とする。
【００２９】
請求項１２記載の発明は、前記請求項２記載のデータ送信装置において、前記クロック生成部の内部には、多相クロック信号を生成する多相クロック生成回路を備え、前記スキュー調整部は、前記ロジックブロックの処理データ信号及び前記ロジックブロックの信号処理に用いたクロック信号に基づいて、前記多相クロック信号内の単相クロック信号を選択し、前記フリップフロップ回路は、前記単相クロック信号を用いて、前記スキュー調整部の処理データ信号を整形することを特徴とする。
【００３０】
請求項１３記載の発明のデータ送信方法は、クロック信号を生成するクロック生成ステップと、前記クロック信号を用いて、入力された入力データ信号を信号処理して処理データ信号を生成するデータ信号処理ステップと、前記処理データ信号の信号レベルを異なる電圧レベルにレベル変換するデータレベル変換ステップと、前記クロック信号と前記レベル変換した処理データ信号との位相関係に基づいて、この両信号間のスキューを調整するスキュー調整ステップと、前記スキュー調整ステップのクロック信号を用いて、前記スキュー調整ステップの処理データ信号を整形するデータ処理ステップと、前記データ処理ステップにおいて整形した処理データ信号を伝送系に出力するデータ駆動ステップとを備えたことを特徴とする。
【００３１】
以上により、請求項１〜１３記載の発明では、ロジックブロック内において発生したクロック信号のジッタが処理データ信号に重畳されている場合であっても、フリップフロップ回路において、クロック生成部によって生成したジッタの発生していないクロック信号を用いて処理データ信号を整形するので、ジッタを含むことにより信号品質が劣化した処理データ信号を規格で定められた範囲内のデータ信号に整形して伝送することが可能である。また、スキュー調整部を用いることによって、フリップフロップ回路に入力される信号間のセットアップ時間及びホールド時間を調整して処理データ信号を整形するので、データの欠落を防止することが可能となる。
【発明の効果】
【００３２】
以上説明したように、請求項１〜１３記載の発明によれば、データ駆動部において、ロジックブロック内で発生したクロック信号のジッタが重畳されて信号品質が劣化した処理データ信号を整形して伝送規格の規格内のデータ信号を生成し、そのデータ信号を伝送することが可能となる。また、フリップフロップ回路に入力される信号間のセットアップ時間及びホールド時間を満たすことができるので、データの欠落を防止したデータ信号を伝送することが可能となる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態のデータ送信装置及びデータ送信方法を図面に基づいて説明する。
【００３４】
（第１の実施形態）
図１は、本発明の第１の実施形態のデータ送信装置の全体構成のブロック図である。
【００３５】
同図において、ＵＳＢ２．０の信号制御は、物理層回路のトランシーバマクロセル１０１と論理層回路のＵＳＢコントロールブロック１０７とを用いて行われる。前記トランシーバマクロセル１０１は、トランシーバブロック（データ駆動部）１０２と、ロジックブロック１０３と、クロック生成部１０４とを備え、前記トランシーバブロック１０２の内部には、スキュー調整部１１１と、フリップフロップ回路（以下、ＦＦ回路という）１１２と、ドライバ１０５と、レシーバ１０６とを有する。
【００３６】
以下に具体的に図１のデータ送信装置の動作について説明する。
【００３７】
まず、ＵＳＢで転送を行うパラレルデータ信号（入力データ信号）Ｐ−ＤＡＴＡがＵＳＢコントロールブロック１０７からロジックブロック１０３に転送される。次に、前記ロジックブロック１０３では、クロック生成部１０４において生成したクロック信号ＣＬＫを用いて前記パラレルデータ信号Ｐ−ＤＡＴＡを信号処理してシリアルデータ信号（処理データ信号）ＤＡＴＡを生成し、前記シリアルデータ信号ＤＡＴＡをトランシーバブロック１０２に転送する。ここで、前記ロジックブロック１０３内において、高速な信号処理動作やノイズの影響によって、供給されたクロック信号にはジッタが発生し、前記シリアルデータ信号ＤＡＴＡにそのクロック信号のジッタが重畳されている。
【００３８】
その後、前記ロジックブロック１０３のシリアルデータ信号ＤＡＴＡ及び前記クロック生成部１０４において生成したジッタの発生していないクロック信号ＣＬＫがスキュー調整部１１１に入力される。このスキュー調整部１１１において、前記クロック信号ＣＬＫと前記シリアルデータ信号ＤＡＴＡとの位相関係に基づいて、前記シリアルデータＤＡＴＡの遅延を調整して、遅延を調整したシリアルデータ信号ＤＡＴＡ−ＳＫ及び前記クロック信号ＣＬＫをＦＦ回路１１２に出力する。
【００３９】
前記スキュー調整部１１１は、前記ロジックブロック１０３内における信号伝播の遅延時間の最大値と最小値とを考慮して、どのような使用条件においても前記ＦＦ回路１１２のセットアップ時間及びホールド時間を満たすように設計された回路であり、このスキュー調整部１１１によって、前記クロック信号ＣＬＫと前記シリアルデータ信号ＤＡＴＡ−ＳＫとの間のスキューを調整する。
【００４０】
前記ＦＦ回路１１２では、ジッタの少ないクロック信号ＣＬＫを用いて、前記遅延を調整したシリアルデータ信号ＤＡＴＡ−ＳＫを整形して、前記シリアルデータ信号ＤＡＴＡ−ＳＫのジッタを減少させる。
【００４１】
ジッタを減少させたシリアルデータ信号ＤＡＴＡ−ＦＦは、ドライバ１０５によってＵＳＢ２．０の規格を満たすような信号レベル及びインピーダンスによって駆動した伝送ケーブルによって外部に伝送される。
【００４２】
図２は、本実施形態のデータ送信装置のスキュー調整部１１１における信号波形の波形図である。
【００４３】
同図において、前記スキュー調整部１１１には、シリアルデータ信号ＤＡＴＡ及びジッタの発生していないクロック信号ＣＬＫが入力される。前記シリアルデータ信号ＤＡＴＡは、ジッタが重畳されたデータ信号である。
【００４４】
例えば、ＦＦ回路１１２において、クロック信号ＣＬＫの立ち上がりエッジによって、入力されたシリアルデータ信号ＤＡＴＡ−ＳＫを整形する場合には、前記シリアルデータ信号ＤＡＴＡ−ＳＫのエッジと前記クロック信号ＣＬＫの立ち上がりエッジとが前記ＦＦ回路１１２のセットアップ時間及びホールド時間を満たしていないときにはシリアルデータ信号ＤＡＴＡ−ＳＫを正確に整形することができない。そこで、前記スキュー調整部１１１では、クロック信号ＣＬＫとシリアルデータ信号ＤＡＴＡとの位相関係に基づいて、入力されたシリアルデータ信号ＤＡＴＡを遅延させて、前記クロック信号ＣＬＫと前記シリアルデータ信号ＤＡＴＡ−ＳＫとの間のスキューを調整する。
【００４５】
図３は、本実施形態のデータ送信装置のＦＦ回路１１２における信号波形の波形図である。
【００４６】
同図において、前記ＦＦ回路１１２には、シリアルデータ信号ＤＡＴＡ−ＳＫとクロック信号ＣＬＫとが入力される。そして、例えば前記クロック信号ＣＬＫの立ち上がりエッジに同期して前記シリアルデータ信号ＤＡＴＡ−ＳＫを整形し、ジッタを減少させたシリアルデータ信号ＤＡＴＡ−ＦＦを出力する。
【００４７】
上記に説明したように、本実施形態では、トランシーバブロック１０２の内部にＦＦ回路１１２を設けて、そのＦＦ回路１１２にジッタを含んだシリアルデータ信号ＤＡＴＡ−ＳＫとジッタの少ないクロック信号ＣＬＫとを入力し、前記クロック信号ＣＬＫを用いて前記シリアルデータ信号ＤＡＴＡ−ＳＫを整形することによって、前記シリアルデータ信号ＤＡＴＡ−ＳＫのジッタを減少させることにより、外部に送信するシリアルデータ信号ＤＡＴＡ−ＦＦのアイパターンを向上させることが可能となる。
【００４８】
また、前記トランシーバブロック１０２の内部にスキュー調整部１１１を設けて、そのスキュー調整部１１１において前記ロジックブロック１０３で生成したシリアルデータ信号ＤＡＴＡと前記クロック信号ＣＬＫとのスキューを調整するので、前記クロック信号ＣＬＫを用いて前記シリアルデータ信号ＤＡＴＡ−ＳＫを整形する際に、前記ＦＦ回路１１２のセットアップ時間及びホールド時間を満たして、データの欠落を防止することが可能となる。
【００４９】
尚、本実施形態では、トランシーバブロック１０２内のスキュー調整部１１１においてシリアルデータ信号ＤＡＴＡの遅延を調整したが、前記シリアルデータ信号ＤＡＴＡ及び前記スキュー調整部１１１に入力されるクロック信号ＣＬＫの少なくとも一方の遅延を調整すればよいのは勿論である。
【００５０】
また、前記データ信号ＤＡＴＡのエッジと前記クロック信号ＣＬＫのエッジとが前記ＦＦ回路１１２のセットアップ時間及びホールド時間を満たすときには、スキュー調整部１１１を設けることなく、前記ＦＦ回路１１２においてデータ信号ＤＡＴＡを適切に整形することが可能である。
【００５１】
図４は、本発明の実施形態のデータ送信装置におけるスキュー調整部１１１の全体構成の一例を示したブロック図である。尚、スキュー調整部１１１の内部構成は図４の構成に限らず、種々の構成を採用可能であるのは勿論である。
【００５２】
同図において、１１３は可変ディレイ回路（データ遅延回路）、１１４はシフトレジスタ（遅延時間記憶回路）、１１５は位相比較回路（遅延時間調整回路）、１１６はエッジ検出回路（遅延開始制御回路）、１１９は固定ディレイ回路（固定時間遅延回路）である。
【００５３】
スキュー調整部１１１に供給されたシリアルデータ信号ＤＡＴＡは、可変ディレイ回路１１３において遅延を調整され、遅延を調整したシリアルデータ信号ＤＡＴＡ−ＳＫは固定ディレイ回路１１９、エッジ検出回路１１６及びＦＦ回路１１２に供給される。その後、前記固定ディレイ回路１１９に供給されたシリアルデータ信号ＤＡＴＡ−ＳＫは、一定の遅延時間の経過後に位相比較回路１１５に入力される。前記位相比較回路１１５では、シリアルデータ信号ＤＡＴＡ−ＳＫのデータ遷移時に出力されるエッジ検出信号ＥＤＳがエッジ検出回路１１６から入力されると、シリアルデータ信号ＤＡＴＡ−ＤＬＹとクロック信号ＣＬＫとの位相を比較する。前記２つの信号ＤＡＴＡ−ＤＬＹ、ＣＬＫの位相関係に基づいて、前記可変ディレイ回路１１３の遅延時間をシフト方向制御及びシフトクロックとしてシフトレジスタ１１４に入力する。前記シフトレジスタ１１４では、前記位相比較回路１１５から供給された前記可変ディレイ回路１１３の遅延時間を記憶する。この遅延時間を調節することによって、シリアルデータ信号ＤＡＴＡの遅延が調整されてＦＦ回路１１２及び前記エッジ検出回路１１６に供給されるデータラインの遅延時間を調整する。
【００５４】
図５は、スキュー調整部１１１の内部回路における信号波形の波形図である。
【００５５】
以下、図４及び図５を参照して、スキュー調整部１１１の動作原理について説明する。
【００５６】
まず、可変ディレイ回路１１３において、シリアルデータ信号ＤＡＴＡに遅延量ｔｄ１分の遅延が与えられて、遅延を調整したシリアルデータ信号ＤＡＴＡ−ＳＫがエッジ検出回路１１６及び固定ディレイ回路１１９に入力される。
【００５７】
次に、前記シリアルデータ信号ＤＡＴＡ−ＳＫの立ち上がりエッジをエッジ検出回路１１６が検出してエッジ検出信号ＥＤＳが出力され、そのエッジ検出信号ＥＤＳが位相比較回路１１５に入力されて前記位相比較回路１１５が活性化される。
【００５８】
また、前記固定ディレイ回路１１９において、前記シリアルデータ信号ＤＡＴＡ−ＳＫに遅延量ｔｄｃｏｎｓ分の遅延が与えられ、そのシリアルデータ信号ＤＡＴＡ−ＤＬＹが前記位相比較回路１１５に入力される。
【００５９】
前記位相比較回路１１５は、前記可変ディレイ回路１１３及び前記固定ディレイ回路１１９を通ったシリアルデータ信号ＤＡＴＡ−ＤＬＹの立ち上がりエッジと、クロック信号ＣＬＫの立ち上がりエッジとの位相を比較し、その比較結果に基づいて、シフトレジスタ１１４の方向を決定すると共にシフトクロックを発生させる。ここで、前記２つの信号ＤＡＴＡ−ＤＬＹ、ＣＬＫの位相が合っているときにはシフトクロックは発生しない。
【００６０】
ここで、シリアルデータ信号ＤＡＴＡ−ＤＬＹの立ち上がりエッジがクロック信号ＣＬＫの立ち上がりエッジよりも時間差ｆａｓｔ分だけ早いときには、可変ディレイ回路１１３における遅延量をｆａｓｔ分だけ大きくする。また、時間差ｓｌｏｗ分だけ遅いときには、可変ディレイ回路１１３における遅延量をｓｌｏｗ分だけ小さくすることによって、クロック信号ＣＬＫの立ち上がりエッジとシリアルデータ信号ＤＡＴＡ−ＤＬＹの立ち上がりエッジとの位相が一致するように制御する。
【００６１】
上記のようなシリアルデータ信号ＤＡＴＡ−ＤＬＹとクロック信号ＣＬＫとの比較を繰り返して、前記２つの信号ＣＬＫ、ＤＡＴＡ−ＤＬＹの立ち上がりエッジの位相が一致するように制御することによって、後段のＦＦ回路１１２に入力されるクロック信号ＣＬＫとシリアルデータ信号ＤＡＴＡ−ＳＫとの位相差は固定ディレイ回路１１９における固定遅延量ｔｄｃｏｎｓ分となるので、この固定遅延量ｔｄｃｏｎｓを、シリアルデータ信号のラッチに最適な値にしておくことで、データのセットアップ時間を確保することが可能となる。
【００６２】
尚、本実施形態では、可変ディレイ回路１１３を用いてロジックブロック１０３のシリアルデータ信号ＤＡＴＡの遅延時間を調整したが、この遅延時間の調整はスキュー調整部１１１に入力されたクロック信号ＣＬＫに対して行ってもよい。
【００６３】
また、位相比較を行うシリアルデータ信号ＤＡＴＡ−ＤＬＹにはジッタ成分が含まれているので、ジッタの影響をフィルタリングする回路を介して、そのシリアルデータ信号ＤＡＴＡ−ＤＬＹを位相比較回路１１５に供給することによって、精度よく遅延時間を調整することが可能となる。
【００６４】
（第２の実施形態）
図６は、本発明の第２の実施形態のデータ送信装置の全体構成のブロック図である。
【００６５】
本実施形態のデータ送信装置が図１に示した第１の実施形態のデータ送信装置と異なる点は、トランシーバブロック１０２の内部にデータレベルシフタ（データレベル変換回路）１１７を備えていると共に、クロック生成部１０４の内部に降圧部１０８を備えている点のみである。その他の構成については、第１の実施形態と同様であるので、その説明は省略する。
【００６６】
同図において、ロジックブロック１０３はデジタル回路であり、１．２Ｖの電源電圧で動作している。また、トランシーバブロック１０２はアナログ回路であり、３．３Ｖの電源電圧で動作している。そこで、本実施形態では、クロック生成部１０４において生成した３．３Ｖ系のクロック信号ＣＬＫ３．３をスキュー調整回路１１１に供給すると共に、前記クロック生成部１０４の内部の降圧部１０８において生成した１．２Ｖ系のクロック信号ＣＬＫ１．２Ｖをロジックブロック１０３に供給する。
【００６７】
トランシーバブロック１０２内に備えたデータレベルシフタ１１７には、ロジックブロック１０３のシリアルデータ信号ＤＡＴＡが入力される。このシリアルデータ信号ＤＡＴＡは１．２Ｖ系のデータ信号であるので、前記データレベルシフタ１１７において、前記シリアルデータ信号ＤＡＴＡの信号レベルを前記トランシーバブロック１０２の電源電圧のレベルである３．３Ｖ系にレベルシフトして、そのレベルシフト後のシリアルデータ信号ＤＡＴＡ−ＬＳをスキュー調整部１１１に出力する。そのため、前記スキュー調整部１１１に入力されるシリアルデータ信号ＤＡＴＡ−ＬＳ及び前記クロック信号ＣＬＫ３．３は共に３．３Ｖ系の信号となる。
【００６８】
その後、前記スキュー調整部１１１において前記シリアルデータ信号ＤＡＴＡ−ＬＳの遅延を調整することにより、シリアルデータ信号ＤＡＴＡ−ＳＫとクロック信号ＣＬＫとのスキューを調整し、ＦＦ回路１１２において前記シリアルデータ信号ＤＡＴＡ−ＳＫを整形する。
【００６９】
図７は、本発明の実施形態のデータ送信装置におけるデータレベルシフタ１１７の全体構成を示したブロック図である。
【００７０】
同図に示したデータレベルシフタ１１７によって、入力された１．２Ｖ系のシリアルデータ信号ＤＡＴＡを３．３Ｖのシリアルデータ信号ＤＡＴＡ−ＬＳに昇圧して、スキュー調整部１１１に入力されるシリアルデータ信号ＤＡＴＡ−ＬＳの振幅を大きくしている。
【００７１】
上記のように、本実施形態では、トランシーバブロック１０２の内部にデータレベルシフタ１１７を設けて、そのデータレベルシフタ１１７によってシリアルデータ信号ＤＡＴＡの信号レベルを前記トランシーバブロック１０２の電源電圧レベルである３．３Ｖ系にレベルシフトしてシリアルデータ信号ＤＡＴＡ−ＬＳに変換し、そのシリアルデータ信号ＤＡＴＡ−ＬＳやそれに基づいたシリアルデータ信号ＤＡＴＡ−ＳＫをスキュー調整部１１１やＦＦ回路１１２に入力するので、入力電圧を所要の電圧までシフトさせることにより、スキュー調整部１１１やＦＦ回路１１２に供給される信号の信号電圧レベルを合わせてスキュー調整を容易に行うことが可能となる。
【００７２】
尚、本実施形態では、トランシーバブロック１０２の内部にデータレベルシフタ１１７を設けたが、前記トランシーバブロック１０２の外部、例えば、トランシーバマクロセル１０１の内部に前記データレベルシフタ１１７を設けてもよいのは勿論である。
【００７３】
（第３の実施形態）
図８は、本発明の第３の実施形態のデータ送信装置の全体構成のブロック図である。
【００７４】
本実施形態のデータ送信装置が図１に示した第１の実施形態のデータ送信装置と異なる点は、スキュー調整部１１１に、ロジックブロック１０３のシリアルデータ信号ＤＡＴＡ、クロック生成回路１０４のクロック信号ＣＬＫ及び、ロジックブロック１０３の信号処理に用いたクロック信号ＣＬＫ−ＬＢが供給されている点のみである。その他の構成については、第１の実施形態と同様であるので、その説明は省略する。
【００７５】
スキュー調整部１１１では、前記クロック信号ＣＬＫ、前記シリアルデータ信号ＤＡＴＡ及び、ロジックブロック１０３の信号処理に用いたクロック信号ＣＬＫ−ＬＢを用いて、前記シリアルデータ信号ＤＡＴＡの遅延を調節する。
【００７６】
図４のスキュー調整部１１１において、前記ロジックブロック１０３の信号処理に用いたクロック信号ＣＬＫ−ＬＢと前記クロック生成部１０４のクロック信号ＣＬＫとの位相比較を行うことにより、前記ロジックブロック１０３のシリアルデータ信号ＤＡＴＡの遅延を調節し、遅延を調節したシリアルデータ信号ＤＡＴＡ−ＳＫをＦＦ回路１１２に出力して、そのシリアルデータ信号ＤＡＴＡ−ＳＫを整形する。
【００７７】
上記のように、本実施形態では、ロジックブロック１０３内の信号処理に用いたクロック信号ＣＬＫ−ＬＢに基づいてシリアルデータ信号ＤＡＴＡの遅延を調整するので、そのシリアルデータ信号ＤＡＴＡのジッタの元であるクロック信号ＣＬＫ−ＬＢをスキュー調整に用いることによって、ＦＦ回路１１２に供給されるシリアルデータ信号ＤＡＴＡ−ＳＫとクロック信号ＣＬＫとのスキューをより正確に調整することが可能となる。
【００７８】
また、スキュー調整部１１１において、上記第１の実施形態では、信号波形に「Ｈｉｇｈ」及び「Ｌｏｗ」が非周期的に現れるシリアルデータ信号ＤＡＴＡを用いてスキューを調整していたため、クロック信号ＣＬＫの１周期毎に位相比較を行うことが不可能であったが、本実施形態では、信号波形に「Ｈｉｇｈ」及び「Ｌｏｗ」が周期的に現れるクロック信号ＣＬＫ−ＬＢを用いて位相比較を行うので、クロック信号ＣＬＫ−ＬＢ、ＣＬＫの１周期毎に位相を比較することが可能となる。
【００７９】
尚、本実施形態では、スキュー調整部１１１において、前記クロック生成部１０４のクロック信号ＣＬＫと前記ロジックブロック１０３の信号処理に用いたクロック信号ＣＬＫ−ＬＢとによって前記ロジックブロック１０３のシリアルデータ信号ＤＡＴＡの遅延を調整したが、前記２つのクロック信号ＣＬＫ、ＣＬＫ−ＬＢと前記シリアルデータ信号ＤＡＴＡとを用いて遅延を調整してもよいのは勿論である。
【００８０】
（第４の実施形態）
図９は、本発明の第４の実施形態のデータ送信装置の全体構成のブロック図である。
【００８１】
本実施形態のデータ送信装置が図６に示した第２の実施形態のデータ送信装置と異なる点は、トランシーバブロック１０２の内部にクロックレベルシフタ（クロックレベル変換回路）１１８を備えている点のみである。その他の構成については、第２の実施形態と同様であるので、その説明は省略する。
【００８２】
トランシーバブロック１０２内に備えたデータレベルシフタ１１７には、ロジックブロック１０３のシリアルデータ信号ＤＡＴＡが入力される。前記データレベルシフタ１１７において、前記シリアルデータ信号ＤＡＴＡの信号レベルを前記トランシーバブロック１０２の電源電圧のレベルにシフトして、そのレベルシフト後のシリアルデータ信号ＤＡＴＡ−ＬＳをスキュー調整部１１１に出力する。
【００８３】
また、トランシーバブロック１０２内に備えたクロックレベルシフタ１１８には、ロジックブロック１０３の信号処理に用いた１．２Ｖ系のクロック信号ＣＬＫ−ＬＢが入力される。前記クロックレベルシフタ１１８において、前記１．２Ｖ系のクロック信号ＣＬＫ−ＬＢの信号レベルを前記トランシーバブロック１０２の電源電圧のレベルである３．３Ｖ系にレベルシフトして、そのレベルシフト後のクロック信号ＣＬＫ−ＬＳをスキュー調整部１１１に出力する。
【００８４】
その後、前記レベルシフト後のシリアルデータ信号ＤＡＴＡ−ＬＳ、前記レベルシフト後のクロック信号ＣＬＫ−ＬＳ及び、クロック生成部１０４のクロック信号ＣＬＫ３．３に基づいて、前記シリアルデータ信号ＤＡＴＡ−ＬＳの遅延を調整することにより、シリアルデータＤＡＴＡ−ＬＳとクロック信号ＣＬＫ３．３とのスキューを調整し、ＦＦ回路１１２において遅延を調整したシリアルデータ信号ＤＡＴＡ−ＳＫを整形する。
【００８５】
図１０は、本実施形態のデータ送信装置におけるスキュー調整部１１１の全体構成を示したブロック図である。
【００８６】
同図において、１１３は可変ディレイ回路（データ遅延回路）、１１４はシフトレジスタ（遅延時間記憶回路）、１１５は位相比較回路（遅延時間調整回路）、１１６はエッジ検出回路（遅延開始制御回路）、１２２は固定・可変ディレイ回路（固定時間遅延回路、クロック遅延回路）である。
【００８７】
スキュー調整部１１１に供給されたクロック信号ＣＬＫ−ＬＳは、固定・可変ディレイ回路１２２において遅延を調整され、遅延を調整したクロック信号ＣＬＫ−ＤＬＹはエッジ検出回路１１６及び位相比較回路１１５に供給される。前記位相比較回路１１５では、エッジ検出回路１１６によってクロック信号ＣＬＫ−ＤＬＹの立ち上がり時に出力されるエッジ検出信号ＥＤＳが入力されると、クロック信号ＣＬＫ−ＤＬＹとクロック信号ＣＬＫ３．３との位相を比較する。前記２つの信号ＣＬＫ−ＤＬＹ、ＣＬＫの位相関係に基づいて、スキュー調整部１１１に入力されたシリアルデータ信号ＤＡＴＡ−ＬＳの遅延を調整する可変ディレイ回路１１３の遅延時間をシフト方向制御及びシフトクロックとしてシフトレジスタ１１４に入力する。前記シフトレジスタ１１４では、前記位相比較回路１１５から供給された前記可変ディレイ回路１１３の遅延時間を記憶する。この遅延時間を調節することによって、シリアルデータ信号ＤＡＴＡ−ＳＫが遅延を調整されてＦＦ回路１１２に供給されるデータラインの遅延時間を調整する。
【００８８】
図１１は、スキュー調整部１１１の内部回路における信号波形の波形図である。
【００８９】
以下、図１０及び図１１を参照して、スキュー調整部１１１の動作原理について説明する。
【００９０】
まず、固定・可変ディレイ回路１２２において、クロック信号ＣＬＫ−ＬＳに可変遅延量ｔｄ１分の遅延、及び固定遅延量ｔｄｃｏｎｓ分の遅延が与えられて、遅延を調整したクロック信号ＣＬＫ−ＤＬＹがエッジ検出回路１１６及び位相比較回路１１５に入力される。
【００９１】
次に、前記クロック信号ＣＬＫ−ＤＬＹの立ち上がりエッジをエッジ検出回路１１６が検出してエッジ検出信号ＥＤＳが出力され、そのエッジ検出信号ＥＤＳが位相比較回路１１５に入力されて前記位相比較回路１１５が活性化される。
【００９２】
前記位相比較回路１１５では、２つのクロック信号ＣＬＫ−ＤＬＹ、ＣＬＫ３．３の位相を比較し、その比較結果に基づいて、シフトレジスタ１１４の方向を決定すると共にシフトクロックを発生させる。ここで、前記２つの信号ＣＬＫ−ＤＬＹ、ＣＬＫ３．３の位相が合っているときにはシフトクロックは発生しない。
【００９３】
ここで、クロック信号ＣＬＫ−ＤＬＹの立ち上がりエッジがクロック信号ＣＬＫ３．３の立ち上がりエッジよりも時間差ｆａｓｔ分だけ早いときには、可変ディレイ回路１１３におけるシリアルデータ信号ＤＡＴＡ−ＬＳの遅延量をｆａｓｔ分だけ大きくすると共に、固定・可変ディレイ回路１２２の可変遅延量をｆａｓｔ分だけ大きくする。また、時間差ｓｌｏｗ分だけ遅いときには、可変ディレイ回路１１３における遅延量をｓｌｏｗ分だけ小さくすると共に、固定・可変ディレイ回路１２２の可変遅延量をｓｌｏｗ分だけ小さくすることによって、２つのクロック信号ＣＬＫ−ＤＬＹ、ＣＬＫ３．３の立ち上がりエッジの位相が一致するように制御する。
【００９４】
上記のようなクロック信号ＣＬＫ−ＤＬＹとクロック信号ＣＬＫ３．３との比較を繰り返して、前記２つの信号ＣＬＫ−ＤＬＹ、ＣＬＫの立ち上がりエッジの位相が一致するように制御することによって、後段のＦＦ回路１１２に入力されるクロック信号ＣＬＫ３．３とシリアルデータ信号ＤＡＴＡ−ＳＫとの位相差は固定・可変ディレイ回路１２２における固定遅延量ｔｄｃｏｎｓ分となるので、この固定遅延量ｔｄｃｏｎｓを、シリアルデータ信号のラッチに最適な値にしておくことで、データのセットアップタイムを確保することが可能となる。
【００９５】
上記のように、本実施形態では、トランシーバブロック１０２の内部にデータレベルシフタ１１７及びクロックレベルシフタ１１８を設けて、前記データレベルシフタ１１７によってシリアルデータ信号ＤＡＴＡをシリアルデータ信号ＤＡＴＡ−ＬＳに変換すると共に、前記クロックレベルシフタ１１８によってロジックブロック１０３の信号処理に用いたクロック信号ＣＬＫ−ＬＢをクロック信号ＣＬＫ−ＬＳに変換し、そのシリアルデータ信号ＤＡＴＡ−ＬＳ及びそのクロック信号ＣＬＫ−ＬＳやそれらに基づいた信号をスキュー調整部１１１やＦＦ回路１１２に入力するので、入力電圧を所要の電圧までシフトさせることにより、スキュー調整部１１１やＦＦ回路１１２に供給される信号電圧レベルをあわせてスキュー調整を容易に行うことが可能となる。
【００９６】
尚、本実施形態では、トランシーバブロック１０２の内部にデータレベルシフタ１１７及びクロックレベルシフタ１１８を設けたが、前記トランシーバブロック１０２の外部、例えば、トランシーバマクロセル１０１の内に前記データレベルシフタ１１７及び前記クロックレベルシフタ１１８を設けてもよいのは勿論である。
【００９７】
（第５の実施形態）
図１２は、本発明の第５の実施形態のデータ送信装置の全体構成のブロック図である。
【００９８】
本実施形態のデータ送信装置が図９に示した第４の実施形態のデータ送信装置と異なる点は、クロック生成部１０４の内部に、多相クロック生成回路１２０を備えていると共に、スキュー調整部１１１の代わりにスキュー調整部１２１を備えている点のみである。その他の構成については、第４の実施形態と同様であるので、その説明は省略する。
【００９９】
本実施形態では、多相クロック生成回路１２０において生成した多相クロックＭＰ−ＣＬＫをスキュー調整部１２１に供給する。前記スキュー調整部１２１では、クロック信号ＣＬＫ−ＬＳを用いて、前記多相クロック信号ＭＰ−ＣＬＫ内の単相クロックＳＰ−ＣＬＫを選択して、前記シリアルデータ信号ＤＡＴＡと前記単相クロックＳＰ−ＣＬＫとのスキューを調節する。
【０１００】
図１３（Ａ）及び（Ｂ）は、本実施形態のスキュー調整部１２１における単相クロックの選択を模式的に示した波形図である。
【０１０１】
同図（Ａ）に示すように、ＦＦ回路１１２において、例えばクロック信号ＣＬＫ−ＩＮを用いてシリアルデータ信号ＤＡＴＡ−ＩＮを整形しようとしたとき、前記クロック信号ＣＬＫ−ＩＮのエッジと前記シリアルデータ信号ＤＡＴＡ−ＩＮのエッジとが時間的に重なっているため、シリアルデータ信号ＤＡＴＡ−ＩＮを正確に整形することができない。
【０１０２】
そこで、本実施形態では、同図（Ｂ）に示すような各々の位相が異なる多相クロックＣＬＫ［５：０］（ＭＰ−ＣＬＫ）をスキュー調整部１２１に供給し、前記多相クロックＣＬＫ［５：０］の各々と、クロックレベルシフタ１１８によるレベルシフト後のクロック信号ＣＬＫ−ＬＳとの位相を比較して、その比較結果に基づいて、前記多相クロックＣＬＫ［５：０］のうち、１つのクロック信号（単相クロックＳＰ−ＣＬＫ）を後段のＦＦ回路１１２に供給する。
【０１０３】
ＦＦ回路１１２では、前記単相クロックＳＰ−ＣＬＫを用いて、シリアルデータ信号ＤＡＴＡを整形し、整形後のシリアルデータ信号ＤＡＴＡ−ＦＦをドライバ１０５によって伝送する。
【０１０４】
図１４は、本発明の実施形態のデータ送信装置におけるスキュー調整部１２１の全体構成を示したブロック図である。
【０１０５】
同図において、１１５は位相比較回路（遅延時間調整回路）、１１６はエッジ検出回路（遅延開始制御回路）、１２３はクロック選択回路である。
【０１０６】
スキュー調整部１１１に供給されたクロック信号ＣＬＫ−ＬＳは、固定ディレイ回路１１９において遅延を調整され、遅延を調整したクロック信号ＣＬＫ−ＤＬＹはエッジ検出回路１１６及び位相比較回路１１５に供給される。前記位相比較回路１１５では、エッジ検出回路１１６によってクロック信号ＣＬＫ−ＤＬＹの立ち上がり時に出力されるエッジ検出信号ＥＤＳが入力されると、クロック信号ＣＬＫ−ＤＬＹと多相クロックＭＰ−ＣＬＫとの位相を比較する。クロック選択回路１２３は、前記位相比較回路１１５での比較結果に基づいて、多相クロックＭＰ−ＣＬＫから単相クロックＳＰ−ＣＬＫを選択し、その単相クロックＳＰ−ＣＬＫを後段のＦＦ回路１１２に供給する。
【０１０７】
上記のように、本実施形態のスキュー調整部１２１では、上記第１〜第４の実施形態のスキュー調整部１１１とは異なり、スキュー調整部１２１に供給されたシリアルデータ信号ＤＡＴＡ−ＬＳ、クロック信号ＣＬＫ−ＬＳ、多相クロックＭＰ−ＣＬＫを遅延させるのではなく、前記多相クロックＭＰ−ＣＬＫから単相クロックＳＰ−ＣＬＫを選択してその単相クロックＳＰ−ＣＬＫをＦＦ回路１１２に供給することによって、前記ＦＦ回路１１２に入力されるシリアルデータ信号ＤＡＴＡ−ＬＳとクロック信号ＳＰ−ＣＬＫとのスキューを調整する。
【０１０８】
図１５は、スキュー調整部１２１の内部回路における信号波形の波形図である。
【０１０９】
同図において、多相クロックＣＬＫ［５：０］中の太線は単相クロックＳＰ−ＣＬＫを示している。
【０１１０】
以下、図１４及び図１５を参照して、スキュー調整部１２１の動作原理について説明する。
【０１１１】
まず、固定ディレイ回路１１９において、クロック信号ＣＬＫ−ＬＳに固定遅延量ｔｄｃｏｎｓ分の遅延が与えられて、遅延を調整したクロック信号ＣＬＫ−ＤＬＹがエッジ検出回路１１６及び位相比較回路１１５に入力される。
【０１１２】
次に、前記クロック信号ＣＬＫ−ＤＬＹの立ち上がりエッジを前記エッジ検出回路１１６が検出してエッジ検出信号ＥＤＳが出力され、そのエッジ検出信号ＥＤＳが位相比較回路１１５に入力されて前記位相比較回路１１５が活性化される。
【０１１３】
前記位相比較回路１１５では、前記クロック信号ＣＬＫ−ＤＬＹの立ち上がりエッジと、多相クロックのうちの現在選択されている単相クロックＳＰ−ＣＬＫの立ち上がりエッジとの位相を比較する。前記クロック信号ＣＬＫ−ＤＬＹの立ち上がりエッジが前記単相クロックの立ち上がりエッジよりも早いときには、単相クロックＳＰ−ＣＬＫを、現在選択されているものよりも１つ位相が早いクロック信号に切り替えるようにクロック選択回路１２３のクロック選択制御を行う。また、前記クロック信号ＣＬＫ−ＤＬＹの立ち上がりエッジが前記単相クロックＳＰ−ＣＬＫの立ち上がりエッジよりも遅いときには、単相クロックを、現在選択されているものよりも１つ位相が遅いクロック信号に切り替えるようにクロック選択回路１２３のクロック選択制御を行う。上記の単相クロックの選択を繰り返し行って、クロック信号ＣＬＫ−ＤＬＹの位相と単相クロックＳＰ−ＣＬＫの位相とが一致するように多相クロックＭＰ−ＣＬＫ中の単相クロックＳＰ−ＣＬＫを選択する。ここで、クロック信号ＣＬＫ−ＤＬＹの位相と単相クロックＳＰ−ＣＬＫの位相とが一致している際には、クロックの切り替えは行われない。
【０１１４】
上記のように、クロック信号ＣＬＫ−ＤＬＹと単相クロックＳＰ−ＣＬＫとの比較を繰り返し行い、前記クロック信号ＣＬＫ−ＤＬＹの位相と前記単相クロックＳＰ−ＣＬＫの位相とが一致するように制御することによって、後段のＦＦ回路１１２に入力される単相クロックＳＰ−ＣＬＫとシリアルデータ信号ＤＡＴＡ−ＬＳとの位相差は固定遅延量ｔｄｃｏｎｓ分となるので、この固定遅延量ｔｄｃｏｎｓを、シリアルデータ信号のラッチに最適な値にしておくことで、データのセットアップタイムを確保することが可能となる。
【０１１５】
上記のように、本実施形態では、多相クロック生成回路１２０を設けて、位相が等間隔にずれた多相クロック信号ＭＰ−ＣＬＫを生成することによって、ＦＦ回路１１２に入力されるシリアルデータ信号ＤＡＴＡと単相クロック信号ＳＰ−ＣＬＫとのタイミングを調整して、それら２つの信号ＤＡＴＡ、ＳＰ−ＣＬＫの同期を確保することが可能となる。
【０１１６】
尚、本実施形態では、シリアルデータ信号ＤＡＴＡ及びロジックブロック１０３の信号処理に用いたクロック信号ＣＬＫ−ＬＢに基づいて、前記多相クロック信号ＭＰ−ＣＬＫ内の単相クロックＳＰ−ＣＬＫを選択したが、前記シリアルデータ信号ＤＡＴＡに基づいて単相クロックＳＰ−ＣＬＫを選択してもよいのは勿論である。
【０１１７】
また、本実施形態のスキュー調整回路１２１では、クロック信号ＣＬＫ−ＬＳを用いて多相クロックＭＰ−ＣＬＫから単相クロックＳＰ−ＣＬＫを選択したが、例えばシリアルデータ信号ＤＡＴＡ−ＬＳを用いて選択してもよいのは勿論である。
【０１１８】
さらに、データレベルシフタ１１８におけるレベル変換前後の２つのクロック信号ＣＬＫ−ＬＢ、ＣＬＫ−ＬＳの間の位相差を検出して、その位相差を用いて単相クロックＳＰ−ＣＬＫを選択することも可能である。
【０１１９】
上記に説明した本発明のデータ送信装置は、ＵＳＢ２．０やＳｅｒｉａｌ  ＡＴＡ等の高速インターフェース規格に準拠したデータ送信機能に加えて、ジッタの少ない信号品質の良いクロック信号に、信号処理を施したデータ信号を同期させるデータ同期機能を付加することによって実現可能である。
【０１２０】
また、上記の第１〜第５の実施形態のデータ送信装置では、ＵＳＢ２．０やＳｅｒｉａｌ  ＡＴＡ等のインターフェース規格に準拠したデータ送信装置における実施を前提とし、外部に送信されるデータ信号を差動信号として記載したが、本発明のデータ送信装置はこれに限られるものではないことは勿論である。
【産業上の利用可能性】
【０１２１】
以上説明したように、本発明は、信号品質が劣化したデータ信号を整形して伝送規格の規格内のデータ信号を生成することが可能であるので、特に、ＵＳＢやＳｅｒｉａｌ  ＡＴＡに準拠したデータ送信装置等として有用である。
【図面の簡単な説明】
【０１２２】
【図１】本発明の第１の実施形態のデータ送信装置の全体構成を示すブロック図である。
【図２】同データ送信装置のスキュー調整部における信号波形の波形図である。
【図３】同データ送信装置のＦＦ回路における信号波形の波形図である。
【図４】同データ送信装置におけるスキュー調整部の全体構成を示したブロック図である。
【図５】同スキュー調整部の内部回路における信号波形の波形図である。
【図６】本発明の第２の実施形態のデータ送信装置の全体構成を示すブロック図である。
【図７】同データ送信装置におけるデータレベルシフタの全体構成を示したブロック図である。
【図８】本発明の第３の実施形態のデータ送信装置の全体構成を示すブロック図である。
【図９】本発明の第４の実施形態のデータ送信装置の全体構成を示すブロック図である。
【図１０】同データ送信装置におけるスキュー調整部の全体構成を示したブロック図である。
【図１１】同スキュー調整部の内部回路における信号波形の波形図である。
【図１２】本発明の第５の実施形態のデータ送信装置の全体構成を示すブロック図である。
【図１３】（Ａ）及び同図（Ｂ）は、同データ送信装置のスキュー調整部における単相クロックの選択を模式的に示した波形図である。
【図１４】同データ送信装置におけるスキュー調整部の全体構成を示したブロック図である。
【図１５】同スキュー調整部の内部回路における信号波形の波形図である。
【図１６】従来のデータ送信装置の全体構成を示すブロック図である。
【図１７】（Ａ）は、ロジックブロック内のクロックパスの要部構成のブロック図であり、同図（Ｂ）は、クロックパスを通るクロック信号の信号波形の波形図である。
【図１８】（Ａ）は、フリップフロップ回路を用いて信号処理を行う際の各信号の信号は計の波形図であり、同図（Ｂ）は、出力データ信号のアイパターンの波形図である。
【符号の説明】
【０１２３】
ＣＬＫ            クロック信号
ＣＬＫ１．２      １．２Ｖ系のクロック信号
ＣＬＫ３．３      ３．３Ｖ系のクロック信号
ＣＬＫ−ＬＢ      ロジックブロックの信号処理に用いたクロック信号
ＣＬＫ−ＬＳ      レベルシフト後のクロック信号
Ｐ−ＤＡＴＡ      パラレルデータ信号（入力データ信号）
ＤＡＴＡ          シリアルデータ信号（処理データ信号）
ＤＡＴＡ−ＦＦ    整形後のシリアルデータ信号
ＤＡＴＡ−ＬＳ    レベルシフト後のシリアルデータ信号
ＳＰ−ＣＬＫ      単相クロック信号
ＭＰ−ＣＬＫ      多相クロック信号
【図１】
0004602451.tif 000002
【図２】
0004602451.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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