(57)【特許請求の範囲】
【請求項１】
画素アレイとして配列された複数のフォトセンサ画素を具備する固定イメージャであって、前記フォトセンサ画素の各々が、（１）側壁を有していて、該側壁上にゲート誘電体層が配置されている、フォトダイオードと、（２）前記フォトダイオードの本体の周囲に配置され、前記誘電体層上に配置されたアモルファスシリコンから形成され、且つ前記フォトダイオードの前記側壁の周囲を完全に覆うように延在して、前記フォトダイオードからの逆バイアス漏れを減少させている電界プレートとを具備している、固定イメージャ。
【請求項２】
前記固体イメージャは共通電極を更に具備し、前記電界プレートは前記共通電極の一部と電気的に接触する状態で配置されている請求項１記載の固体イメージャ。
【請求項３】
前記フォトダイオードの側壁は、前記画素アレイが配置されている基板の面に関してほぼ垂直に配置されている請求項１または２記載の固体イメージャ。
【請求項４】
前記電界プレートは前記フォトダイオードの側壁のほぼ垂直な部分を覆うように配置されている請求項１乃至３のいずれかに記載の固体イメージャ。
【請求項５】
複数の画素を有し、且つ各々の画素が対応する画素薄膜トランジスタと画素フォトセンサとを具備しているイメージャアレイを製造する方法において、画素ごとに、基板上に第１の導電層を堆積する工程と、前記第１の導電層からフォトセンサ底部電極を形成する工程と、前記フォトセンサ底部電極の少なくとも一部の上に配置され、側壁を有するフォトセンサ本体を形成する工程と、前記フォトセンサ本体を覆うようにゲート電極誘電体層を堆積する工程と、前記フォトセンサ本体の前記側壁を被覆し且つ前記フォトセンサ本体の周囲を完全に覆うように延在する、アモルファスシリコンから成る電界プレートの層を前記ゲート誘電体層の少なくとも一部の上に形成する工程と、前記電界プレートと電気的に接触する共通電極を形成する工程と、を含む方法。
【請求項６】
前記共通電極を形成する工程は、ソース／ドレイン導電性材料を堆積する工程と、前記共通電極を形成し且つ前記画素の各々に対応する薄膜トランジスタ（ＴＦＴ）のソース電極とドレイン電極とを形成するために前記ソース／ドレイン導電性材料をパターニングする工程と、を更に含む請求項５記載の方法。
【請求項７】
前記ゲート電極誘電体層の堆積に続いてＴＦＴ材料のアイランドを形成する工程を更に含み、前記アイランドを形成する工程は、前記ゲート誘電体層の露出面のほぼ全面を覆うように真性アモルファスシリコンの第１の層を堆積する工程と、前記真性アモルファスシリコンの層を覆うようにｎ＋型不純物を添加したアモルファスシリコン材料から成る第２の層を堆積する工程と、前記ゲート誘電体層の所定の複数の部分から第１及び第２の層をほぼ除去して、前記ＴＦＴアイランドが存在すべき複数の選択された領域に前記第１及び第２の層を残すように前記第１及び第２の層をエッチングし、更に、前記フォトダイオード本体の前記側壁上にある前記真性アモルファスシリコンの第１の層の少なくとも一部分を残す工程とを含んでいる請求項５または６に記載の方法。
【請求項８】
基板と、
前記基板上に配置され、各々が１つの走査線と１つのデータ線とに結合されている複数の画素から構成されるフォトセンサアレイとを具備し、
薄膜トランジスタ（ＴＦＴ）が前記フォトセンサアレイと、前記走査線及びデータ線とに電気的に結合され、前記フォトセンサアレイの電荷を選択的に読み出し可能であり、
共通電極が前記フォトダイオードと電気的に接触する状態で配置され、
前記電界プレートとフォトダイオード本体との間に誘電体材料が配置されるような状態で前記電界プレートが前記フォトダイオードの側壁の周囲に配置され、
前記電界プレートが前記共通電極の電位に対応して前記フォトダイオード本体の周囲に電界を発生させるように、前記共通電極と電気的に接触している、請求項１記載の固体イメージャ。
【請求項９】
前記共通電極は、前記フォトダイオード本体の側壁を覆うように配置されている箇所で、それぞれ対応するＴＦＴアイランドを覆うように配置されている請求項８記載の放射線イメージャ。
【請求項１０】
前記電界プレートが延在している前記フォトダイオード本体の側壁は、前記基板の面に対してほぼ垂直である部分を含む請求項８または９に記載の放射線イメージャ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的には、面積の広い固体イメージャデバイスに関し、特にフォトダイオード側壁の漏れを減少させたイメージャデバイスに関する。
【０００２】
【従来の技術】
固体イメージャデバイスは医療診断などの用途で放射線撮影（例えば、Ｘ線）に使用されている。このような固体イメージャデバイスは一般にフォトセンサ素子の複数のアレイから構成されている。フォトセンサ素子に関連するスイッチング素子が行と列を成して配列され、フォトセンサ素子は走査線（アドレス線とも呼ばれる）の行と、データ線（読み出し線とも呼ばれる）の列とによってアドレッシングされる。通常、フォトセンサ素子はフォトダイオードであり、スイッチング素子は薄膜電界効果トランジスタ（ＦＥＴ又はＴＦＴ）である。
【０００３】
固体イメージャの性能に影響を及ぼすいくつかの要因の１つはフォトダイオード逆バイアス漏れの量、すなわち、レベルである。本発明が関係している固体イメージャデバイスにおいては、フォトダイオード漏れは２つの成分、すなわち、（基板に対してかなりの傾きを持つフォトダイオードの面からの）側壁漏れと、（基板とほぼ平行なフォトダイオード表面からの）面積漏れとを有するものとみなされる。
【０００４】
医療用として使用されるべきイメージャデバイスの場合、代表的な画素のフォトダイオードは、通常、長さと幅が約０．１から０．４ｍｍ程度のほぼ正方形である。このような大きさであるとき、側壁漏れ成分は面積漏れ成分と同じ大きさであり、従って、それら２つの成分が漏れに占める割合は著しく大きく、その結果、イメージャの性能を劣化させる。例えば、Ｘ線撮影に適用された場合、露出時間（アレイの読み出しから次の読み出しまでの時間）は２秒の長さになり、１ｐＡ程度のフォトダイオード漏れであっても、フォトダイオードが収集できる電荷の飽和と、漏れ電流と関連するイメージャの雑音及びオフセットドリフトの一因となることによって、性能を著しく低下させてしまう。
【０００５】
フォトダイオード漏れがどれほど深刻な問題をかかえているかは、周囲の電子部品により発生する熱によって室温より幾分高い温度であるときに、１０Ｖの共通バイアスの下でフォトダイオードを動作させると考えた場合に最も良く理解される。更に、イメージャデバイスは百万（１×１０6 ）個ものフォトダイオードを有すると考えられ、劣悪な画素の数が過剰になるのを回避するためには、その大半のフォトダイオードが漏れを生じてはならない。従って、イメージャ製造プロセスのコストの増加を回避し且つ／又はイメージャ製造プロセスを今以上に複雑にせず、且つ性能又は信頼性の低下を回避しつつ、イメージャフォトダイオードの逆バイアス漏れを実施可能な程度まで減少させることが望ましい。
【０００６】
【発明の概要】
本発明では、ゲーテッド(gated) フォトダイオードのアレイを具備する固体イメージャを提供する。イメージャは画素アレイを成して配列された複数のフォトセンサ画素を具備し、各々のフォトセンサ画素は、上面にゲート誘電体層を有する側壁を有するフォトダイオードと、フォトダイオード本体の周囲に配置された電界プレート(field plate) とを含む。電界プレートはゲート誘電体層上に配置されたアモルファスシリコンから成り、前記フォトダイオードの側壁をほぼ完全に覆うように延在している。このゲーテッドフォトダイオードアレイを製造する方法も提供する。
【０００７】
本発明の上記の並びにその他の特徴、面及び利点は添付の図面を参照して以下の詳細な説明を読むことにより更によく理解されるであろう。尚、図面中、同じ図中符号は同様の構成要素を指示する。
【０００８】
【発明の実施の形態】
本発明に従って製造された放射線イメージャ１００（図１）は複数のゲーテッドフォトダイオードを具備する。ここで使用する「イメージャ」という用語は、特定の波長の入射放射線（光子、Ｘ線など）を吸収し、吸収した放射線に対応する電気信号を発生する固体デバイスを表す。当該技術では良く知られているように、通常、画素は複数の行と複数の列から成るパターンを描くアレイとして配置されている。各画素１１０はそれぞれ対応する走査線の行と、データ線の列とにより個別にアドレッシング可能であるので、アレイにより吸収される放射線の空間的分布を判定することも可能である。フォトセンサアレイは基板の外に配置された電気回路（図示せず）に電気的に結合している。それらの電気回路はアレイにより発生される電気信号を増幅し、処理する。
【０００９】
一例として、そのような画素のアレイが光画像形成アレイ（例えば、フォトダイオードなどのフォトセンサのアレイ）であると考えても良く、この光イメージャアレイをＸ線シンチレータ（Ｘ線放射（又は検出すべき他の種類の放射線）をシンチレータで吸収するときに光子を放射する材料から製造されている）に結合することにより、これをＸ線イメージャとして採用することができる。
【００１０】
ここで使用する用語「ゲーテッドフォトダイオード」は、フォトダイオード本体の側壁の周囲に「電界プレート」、すなわち、動作中にフォトダイオード本体の周囲に電界を発生させて、アレイにおけるフォトダイオードの側壁からの電気の漏れを減少させる手段を設けるように、フォトダイオード本体の側壁の周囲に半導体材料の帯（又はベルト）が配置されているダイオードアセンブリを表す。
【００１１】
ダイオード本体の側壁の周囲に配置される半導体材料のベルト（ダイオード本体と、半導体材料のベルトとの間には誘電体材料が配置される）は、通常、ダイオードの陽極に電気的に結合している。この構成がダイオードの漏れを減少させる「電界プレート」、すなわち、「ゲーテッド」ダイオードを形成する。
【００１２】
フォトセンサアレイを製造する多数の方法があるが、製造方法はアレイ中に所望の性能を示す素子を設けるだけではなく、時間及び資源の観点から見て製造工程が効率良いものであることも望ましい。例えば、ここで説明するイメージャデバイスは縮小マスクセットイメージャプロセスと呼ばれる方法により製造されるが、その方法には限定されない。この方法の一面によれば、それぞれの画素に対応するフォトダイオード本体（ダイオードの半導体材料から形成される）は関連する薄膜トランジスタの堆積に先立って堆積される。逆バイアス電流漏れを減少させた本発明の固体イメージャは複数の工程で製造され、識別される工程により製造された構造を図１Ａから図１Ｄに示し、それらに対応する横断面図を図２Ａから図２Ｄ及び図３Ａから図３Ｄに示す。縮小マスク製造方法の概要は、全て本発明の譲受人に譲渡された米国特許第５,３９９,８４４号、第５,４３５,６０８号及び第５,４８０,８１０号に記載されている。本発明は、フォトダイオードの逆バイアス漏れを減少させるような画素構成を実現するためにこの方法を変形させた方法を提供する。
【００１３】
例により示すため、各図には代表的な１つの画素１１０を示し、それに付随する説明においても代表的な１つの画素を説明するが、それに限定されるわけではない。通常、画素１１０は基板１０５（図１Ａから図１Ｄ）上に配置されている。各画素１００はここで図示し且つ説明するようなフォトダイオード１２６などのフォトセンサと、ＴＦＴとも呼ばれる薄膜電界効果トランジスタ（ＦＥＴ）とを具備する。通常、周知の製造方法によれば、特定のイメージャフォトセンサアレイを形成する基板１０５上の全ての画素の製造は同時に進行する。
【００１４】
本発明の方法に従えば、基板１０５の表面に第１の導電層１２０を堆積する（エッチング後に残った第１の導電層１２０の一部を図１Ａ、図２Ａ及び図３Ａに示す）。ゲート電極１２２及びフォトセンサ底部ゲート電極１２４の所望の位置取りに応じて適切にパターニングされたフォトマスクにより規定されるようなパターンに従って第１の導電層１２０をエッチングすることにより、共通エッチングシーケンスにおいてゲート電極１２２とフォトセンサ底部ゲート電極１２４を形成する。ここで使用される用語「共通エッチングシーケンス」及びそれに類似する用語は、それぞれの素子へと形成されるべき下方に位置する材料を１つのパターニングされたフォトレジストマスクを通して一連のエッチング工程によってエッチングするなど、画素中の素子を同時に形成することを表す。
【００１５】
ゲート電極１２２とフォトセンサ底部ゲート電極１２４が形成される第１の導電層１２０は、通常、酸化インジウムスズ（ＩＴＯ）又はクロム、チタン、モリブデン、アルミニウムなどの金属を１つ又は複数の層として１００オングストロームから１００００オングストロームの厚さまで堆積させた構造を有する。
【００１６】
ゲート形成後、フォトダイオードアイランド１２６を形成する（図１Ｂ、図２Ｂ及び図３Ｂを参照。フォトダイオードアイランド１２６の下方に位置するダイオード底部電極の部分は破線で示されている）。通常、フォトダイオードアイランド１２６はアモルファスシリコン（ａ−Ｓｉ）から成る３つの層から構成されている（図２Ｂ及び図３Ｂの横断面図には破線で示されている）。まず、ｎ＋型不純物を添加したアモルファスシリコンの層１２８が堆積され、次に真性アモルファスシリコン（ｉ−Ｓｉ）とも呼ばれる不純物を含有しないアモルファスシリコンの層１３０が堆積され、続いてｐ＋型不純物を添加したアモルファスシリコンの層１３２が堆積される。図２Ｂ及び図３Ｂの表現は単なる例示を目的としており、通常、ｎ型層及びｐ型層は不純物を添加しないアモルファスシリコンの層より薄い。更に、フォトダイオードアイランドはフォトダイオードの上面１３３に沿って配置された酸化インジウムスズ（ＯＴＯ）などの導電性透明材料から成る薄い層を有していても良い。デバイスの図示を簡略化するため、このＩＴＯの層は図示されていない。フォトダイオードアイランド１２６の好ましい厚さは約０．５μｍから約２．５μｍの範囲である。
【００１７】
導電層１２０と同様に、フォトダイオードアイランド１２６を構成する各層も初めに基板１０５上にほぼ均一に堆積され、その上面にゲート電極１２２と底部ゲート電極１２４が配置される。その後、シリコン層１３２、１３０、１２８を通してエッチングを実行して、ゲート電極１２２を露出させ、底部ゲート電極１２４のごく小さな接点部分１２３を除く全ての面にアイランドが形成されるように（図１Ｂを参照）フォトダイオードアイランドを形成する。
【００１８】
本発明では、フォトダイオードアイランド材料のエッチングは、経済的制約条件及び技術的制約条件の中で実施しうる範囲で、フォトダイオード側壁１３４をほぼ垂直にする（例えば、基板表面１０５に関して約８５度から約９０度の角度を成して配置するのが望ましい）ように実行される。側壁１３４の少なくとも一部がほぼ垂直方向に向いていることが特に望ましい。これは、例えば、ＳＦ6 ／ＨＣｌを２０ｓｃｃｍ／３０ｓｃｃｍ、１．６Ｗ／ｃｍ2 、１３．５６ＭＨｚ及び約１００ｍＴｏｒｒから８０ｍＴｏｒｒの圧力を使用するという条件により反応性イオンエッチング（ＲＩＥ）により実現されるであろう。
【００１９】
現実に実施することを考えると、現在のエッチング技術によってフォトダイオードアイランド１２６上で完全に垂直な側壁１３４を得ることは極めて困難である。図９及びそれに関連する以下の表１は、本発明の反応性イオンエッチングを使用して形成された１．５ミクロン（μｍ）の厚さのダイオードアイランドで無理なく達成できる側壁１３４の部分の輪郭形状と向きのいくつかの例を示す。この方法によって得られる側壁１３４の垂直度は、パターニングフォトレジストの傾きによりある程度判定される。レジストパターンの輪郭規定後に必要とされるレジストの後焼成は、レジストがＲＩＥ中に過剰に架橋しないように（過剰な架橋はＲＩＥ後のレジストの除去を困難にすると考えられる）実行され、レジストのプロファイルの垂直度を低下させる傾向がある。
【００２０】
0004600964.tif 000002
【００２１】
表１から、約８０ｍＴｏｒｒ未満の圧力を使用すると側壁にほぼ垂直な部分はなくなり、下端部（Ｓ１）から上端部（Ｓ３）に向かって勾配が減少するような側壁の傾きのみが残ることがわかる。これに対し、８０〜１００ｍＴｏｒｒの圧力を使用した場合には、側壁の中間部分Ｓ２がほぼ垂直になる、すなわち、基板表面に対して８５°〜９０°の向きになる（向きは基板の表面に対して垂直又は直交する方向を指す）。更に、圧力が１００ｍＴｏｒｒを越えると、中間部分Ｓ２の垂直度／直交度は増し、ＲＩＥ圧力として８０ｍＴｏｒｒを使用して形成された中間部分Ｓ２と比較して、側壁の高さのより大きな部分に広がることを理解できる。
【００２２】
フォトダイオードアイランド１２６の形成に続いて、図１Ｃ及び図１Ｄ図２Ｃ及び図２Ｄ並びに図３Ｃ及び図３Ｄに示すように、薄膜トランジスタ（ＴＦＴ）の堆積とパターニングを実行する。一般に、プラズマ強化化学蒸着（ＰＥＣＶＤ）プロセスにおいては、複数の材料層を堆積した後にパターニングして、アレイ上に所望の素子構造を形成する。例えば、まず、ゲート誘電体層１３６を堆積するが、この層は、通常、窒化シリコン、酸化シリコン又はその組み合わせから成る１つ又は複数の層を含み、約０.１〜０.５ミクロンの範囲の厚さまで堆積される。
【００２３】
それに加えて、薄膜トランジスタ（ＴＦＴ）１７５を形成するための材料１３８（図１Ｄ）をＰＥＣＶＤプロセスで堆積する。一般に、ＴＦＴ１３８は２つのＰＥＣＶＤシリコン層を有する（図２Ｃを参照）逆スタガＴＦＴから構成され、それらのシリコン層のうち第１の層１４０は約０．１μｍから０．３μｍの厚さの真性アモルファスシリコン（ｉ−Ｓｉ）である。ＴＦＴ１３８の第２の、すなわち、上部の層１４２は一般に厚さが約０．１μｍ未満の（ｎ＋）−Ｓｉ、すなわち、ｎ＋型不純物を添加したＳｉから形成されている。図２Ｃには、以下に説明するパターニング工程の後の層１３８が示されている。当該技術では知られているように、ＴＦＴ１３８の第２の層１４２の上面に、例えば、Ｍｏ又はＣｒの薄い金属被覆層（図示せず）を任意に形成しても良い。
【００２４】
周知の標準縮小マスクセットプロセスの場合と同様に、次の工程では、画素１１０上の所望の領域以外の領域から堆積されたＴＦＴシリコン材料を除去することにより、所望の場所にＴＦＴ／ＦＥＴアイランド１４４、１４６（図１Ｃを参照）を形成する。ここで使用する用語「ＴＦＴ材料シリコン材料」及びそれに類似する用語は、図面には総じて項目１３８として示されているＴＦＴの半導体部分を表す。この選択的なＴＦＴシリコン材料の除去は、通常、エッチング手順を使用して実現される。本発明の方法においては、このエッチング工程は、フォトダイオードアイランド１２６のほぼ垂直な側壁部分１３４に堆積したＴＦＴシリコン材料を除去しないか、又はその一部のみを除去する一方で、画素の水平の（すなわち、基板と平行な）平坦な面からはＴＦＴ材料を除去して、フォトダイオード本体の側壁の周囲にベルト状のシリコン層を形成するスぺーサ（又はベルト）１５０を形成するように実行される。
【００２５】
これを実現するため、例えば、ＳＦ6 ／ＨＣｌの２０ｓｃｃｍ／３０ｓｃｃｍをエッチング剤とし、１．１Ｗ／ｃｍ2 、１３．５６ＭＨｚ及び約１００ｍＴｏｒｒの圧力を使用する反応性イオンエッチング又はドライエッチングを採用する。このエッチングは、例えば、２８８ｎｍのＳｉラインに基づく放出終点に、数分（通常は実験により判定される）、一般には約１分から３分を加えて実行される。エッチング時間が短すぎると、アレイのゲート段部又はフィールド（その他の水平面）に沿ってシリコン材料が残留し、画素間の漏れにつながる。また、エッチング時間が長すぎると、下方に位置するゲート誘電体材料が除去されてしまい、その結果、同様にアレイ中の漏れを生じる。エッチングが長引くと、電界プレート（又はベルトスぺーサ）１５０を形成するシリコン材料までも除去されるおそれがある。
【００２６】
このエッチング手順の結果、所望の水平面からはＴＦＴシリコン材料は除去されるが、フォトダイオード１２６の周囲の、フォトダイオード本体のほぼ垂直の側壁１３４にあるＴＦＴシリコン材料（すなわち、ａ−Ｓｉ材料）から成る電界プレート（すなわち、ベルトスぺーサ）１５０は損なわれずに残る。通常、エッチングプロセスでは、垂直のフォトダイオード側壁１３４から上面のｎ＋型不純物を添加したＳｉ材料はエッチングにより除去されるので、電界プレート１５０を形成するシリコンの層は、当初堆積されたＴＦＴ材料のｉ−Ｓｉ部分のみから構成されることになり、この材料はフォトダイオード本体１２６の側壁の周囲に沿って連続するベルトとして延在する。ゲート電極誘電体層１３６は電界プレート１５０とフォトダイオード１２６の側壁との間に配置されているので、電界プレート（すなわち、スぺーサ）１５０のシリコンはフォトダイオード本体からは電気的に絶縁されることになり、これにより、本発明のゲーテッドダイオード構造を形成することができる。
【００２７】
縮小マスクセットプロセスで採用される工程の順序によって、特に、縮小マスクセットプロセスにおいてＴＦＴアイランドを形成するのに先立ってフォトダイオードを形成するという手順をとっていることにより、フォトダイオード１２６の側壁上に電界プレート（すなわち、ベルトスぺーサ）１５０を形成することが可能になる。
【００２８】
ＴＦＴ／ＦＥＴアイランド１４４、１４６及び電界プレート（ベルトスぺーサ）１５０の形成に続いて、ゲート誘電体層にバイア１５２を形成し、次に、ソース／ドレイン金属層（ソース／ドレイン金属とは、ＴＦＴのソース電極とドレイン電極の双方を形成するために使用される共通の金属を指す）を堆積し、その金属層を共通電極線１５４及び他の接点１５５（例えば、ＴＦＴのソース電極及びドレイン電極と、ＴＦＴに結合する読み出し線を構成する）を形成するようにパターニングすることにより、デバイス製造プロセスは続く。通常、ソース／ドレイン金属層はモリブデン、クロムなどの導電性材料である。
【００２９】
図２Ｄからわかるように、共通電極線１５４はＴＦＴアイランド構造１４４の付近の領域でフォトダイオードアイランドの側壁と重なり合っている。動作中、共通電極はほぼ一定の電位に保持される。共通電極１５４はわずかな導電性を有する電界プレート（ベルトスぺーサ）１５０のａ−Ｓｉ材料と接触するので、ベルトスぺーサ１５０のシリコンは共通電極のバイアス電圧まで充電する。電界プレート１５０により発生する電界により、動作中、フォトダイオード１２６からの逆バイアス漏れは減少する。更に、ｐ／ｉ／ｎ型フォトダイオード（図２Ｂ及び図３Ｂに示すように上の層から下の層への順）の場合のように共通電極が負バイアスされると、電界プレート１５０のシリコン材料の電位はフォトダイオード１２６の本体のより正の電位に関して負であり、導電率の高いＦＥＴチャネル充電層がベルトスぺーサ１５０のシリコン内に形成される。この状況によって、シリコン電界プレートの導電率は増加し、フォトダイオード側壁の電界は強化される。
【００３０】
最終処理において、ＴＦＴ／ＦＥＴアイランド１４４、１４６の、ソース／ドレイン金属により被覆されていない領域から更に材料を除去する。この工程では、（ｎ＋）−Ｓｉ層と、その下方に位置するごく少量のｉ−Ｓｉ層とを除去し、結果的には約５０ｎｍから約１００ｎｍの（ｎ＋）−Ｓｉ及びｉ−Ｓｉが除去されることになる。この除去の目的は、当該技術では知られているように、機能するＴＦＴを形成することである。材料が表面に対してほぼ直交する方向で除去され、従って、フォトダイオードの側壁１３４に沿ってベルトスぺーサ材料１５０が全く除去されないか、又はごく少量しか除去されないという理由により、反応性イオンエッチングが好ましい方法である。反応性イオンエッチングは先のエッチング工程と同様にＳＦ6 及びＨＣｌを使用するのが好ましいであろう。希望又は必要に応じて、この工程においてＦＥＴチャネル１７０からｎ＋層１４２を除去しつつ、フォトダイオード側壁の電界プレート（ベルトスぺーサ）１５０の材料を保護するために、追加のフォトレジストマスキング層（図示せず）を使用することができる。このフォトレジストマスキング層は、チャネル領域１７０のシリコン材料のエッチングを可能にするためにそれぞれ対応する画素開口を配列して、アレイを覆うように配置される。
【００３１】
その後、ＴＦＴ／ＦＥＴアイランド１４４、１４６の表面を不活性化し且つデバイス全体の露出面を密封する障壁層１６０を堆積することにより、イメージャは完成する（図４及び図５）。障壁層は約０．５μｍから約２．０μｍの厚さであるのが好ましく、また、ＳｉＯｘ、ＳｉＮｘ又はその組み合わせから形成されるのが好ましいであろう。図１１は、チャネル１７０のエッチングを可能にするためにＴＦＴ領域にそれぞれ対応するフォトレジストＴＦＴ開口１６５を設けたイメージャアレイ１００の平面図を示す。
【００３２】
図６、図７及び図８は、最初にＴＦＴ／ＦＥＴアイランド２４４、２４６を形成する工程で標準的なフォトリソグラフィを使用することにより製造された本発明の別の実施例を示す。フォトリソグラフィを使用すると、ＴＦＴアイランド２４４は、通常、フォトダイオード２２６の周囲に沿って、ゲート誘電体材料の層２３６が堆積されているフォトダイオードの平坦な上面２４８と重なり合って（図７参照）アイランドが残るようにパターニングされる。このような材料の重なり合いによってフォトダイオード２２６の光応答又は感度はある程度低下するが、ゲーテッドフォトダイオード構造を形成するために側壁電界プレート（ベルトスぺーサ）２５０として作用するａ−Ｓｉ材料の層はより幅広く又はより厚くなるという結果も得られる。先の実施例においてＴＦＴ／ＦＥＴアイランドをエッチングするためにＲＩＥを使用していた場合と比較すると、フォトリソグラフィを採用する方法は、側壁にＳｉ材料を残すという点では信頼性がより高い。
【００３３】
図１０は、本発明の実験用ゲーテッドダイオード構造の開発に関連して得られた実験データを示すグラフであり、フォトダイオードの側壁に沿って延在する電界プレート（ベルトスぺーサ）１５０を有するデバイスにおける逆バイアス漏れの減少を明示している。図１０に提示するデータを生成する際に使用されたゲーテッドダイオードデバイスにおいて採用したゲート電極材料は酸化インジウムスズ（ＩＴＯ）であり、ゲート誘電体は厚さが約０．１ミクロンの窒化シリコンであった。デバイスは、ゲートに別個のバイアスを印加できるように構成された。本発明では、ゲート電極はバイアス電極に電気的に接続している。ゲート（約０ＶのＶ8 ）がないと、実験例における漏れ電流は約１０−９Ａであった。ゲートを約−８ＶのＶbiasに接続すると、漏れは約１０−１２Ａになるであろう（すなわち、Ｖgate＝Ｖbias＝−８Ｖ）。
【００３４】
本発明を特許法に従って図示し且つ説明したが、開示した実施例について本発明の真の趣旨から逸脱せずに変形及び変更を実施しうることは当業者には明白であろう。従って、特許請求の範囲は本発明の真の趣旨の中に入るそのような変形及び変更の全てを包含しようとするものであることを理解すべきである。
【図面の簡単な説明】
【図１Ａ】製造プロセスの一工程における本発明の代表的なフォトセンサ画素の概略平面図。
【図１Ｂ】製造プロセスの別の工程における本発明の代表的なフォトセンサ画素の概略平面図。
【図１Ｃ】製造プロセスの別の工程における本発明の代表的なフォトセンサ画素の概略平面図。
【図１Ｄ】製造プロセスの別の工程における本発明の代表的なフォトセンサ画素の概略平面図。
【図２Ａ】図１Ａに示した横断線２Ａ−２Ａに沿った概略横断面図。
【図２Ｂ】図１Ｂに示した横断線２Ｂ−２Ｂに沿った概略横断面図。
【図２Ｃ】図１Ｃに示した横断線２Ｃ−２Ｃに沿った概略横断面図。
【図２Ｄ】図１Ｄに示した横断線２Ｄ−２Ｄに沿った概略横断面図。
【図３Ａ】図１Ａに示した横断線３Ａ−３Ａに沿った概略横断面図。
【図３Ｂ】図１Ｂに示した横断線３Ｂ−３Ｂに沿った概略横断面図。
【図３Ｃ】図１Ｃに示した横断線３Ｃ−３Ｃに沿った概略横断面図。
【図３Ｄ】図１Ｄに示した横断線３Ｄ−３Ｄに沿った概略横断面図。
【図４】本発明のフォトセンサ画素の露出面の上に最終障壁層が堆積された状態の図２Ｄに示すデバイスの概略横断面図。
【図５】本発明のフォトセンサ画素の露出面の上に最終障壁層が堆積された状態の図３Ｄに示すデバイスの概略横断面図。
【図６】本発明の別の実施例による代表的なフォトセンサ画素の概略平面図。
【図７】図６の切断線７−７に沿った概略横断面図。
【図８】図６の切断線８−８に沿った概略横断面図。
【図９】本発明による代表的なフォトダイオードアイランドの概略横断面図。
【図１０】本発明によるデバイスを採用するダイオードの漏れの減少を示す実験データを提示したグラフ。
【図１１】複数の代表的な画素及びそれぞれに対応するフォトレジストＴＦＴ開口を示すイメージャアレイの平面図。
【符号の説明】
１００  放射線イメージャ
１０５  基板
１１０  画素
１２０  第１の導電層
１２２  ゲート電極
１２４  センサ底部ゲート電極
１２６  フォトダイオードアイランド
１２８  ｎ＋型不純物を添加したアモルファスシリコンの層
１３０  真性アモルファスシリコンの層
１３２  ｐ＋型不純物を添加したアモルファスシリコンの層
１３４  フォトダイオード側壁
１３６  ゲート電極誘電体層
１３８  薄膜トランジスタ（ＴＦＴ）
１４０  第１のシリコン層
１４２  第２のシリコン層
１４４、１４６  ＴＦＴ／ＦＥＴアイランド
１５０  電界プレート
１５２  バイア
１５４  共通電極線
１５５  接点
１６０  障壁層
１７０  チャネル領域
２２６  フォトダイオードアイランド
２３６  ゲート電極誘電体層
２４４、２４６  ＴＦＴ／ＦＥＴアイランド
２５０  電界プレート
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
0004600964.tif 000007
【図２Ｂ】
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【図２Ｃ】
0004600964.tif 000009
【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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