(57)【特許請求の範囲】
【請求項１】
行列状に配列された複数のメモリブロックを備えた半導体記憶装置であって、
第Ｎ番（ただし、Ｎは自然数である）の列のメモリブロック列と第Ｎ＋１番の列のメモリブロック列との間の領域に設けられた第１および第２のグローバルＩＯ線対、
第Ｎ＋１番の列のメモリブロック列と第Ｎ＋２番の列のメモリブロック列との間の領域に設けられた第３および第４のグローバルＩＯ線対、
第Ｍ番（ただし、Ｍは自然数である）の行のメモリブロック行と第Ｍ＋１番の行のメモリブロック行との間の領域に設けられ、第Ｎ番の列で第Ｍ番の行のメモリブロックと、第Ｎ＋１番の列で第Ｍ番の行のメモリブロックと、第Ｎ番の列で第Ｍ＋１番の行のメモリブロックと、第Ｎ＋１番の列で第Ｍ＋１番の行のメモリブロックとに共通に設けられた第１のローカルＩＯ線対、
第Ｍ番の行のメモリブロック行と第Ｍ＋１番の行のメモリブロック行との間の領域に設けられ、第Ｎ＋１番の列で第Ｍ番の行のメモリブロックと、第Ｎ＋２番の列で第Ｍ番の行のメモリブロックと、第Ｎ＋１番の列で第Ｍ＋１番の行のメモリブロックと、第Ｎ＋２番の列で第Ｍ＋１番の行のメモリブロックとに共通に設けられた第２のローカルＩＯ線対、
第Ｍ＋１番の行のメモリブロック行と第Ｍ＋２番の行のメモリブロック行との間の領域に設けられ、第Ｎ番の列で第Ｍ＋１番の行のメモリブロックと、第Ｎ＋１番の列で第Ｍ＋１番の行のメモリブロックと、第Ｎ番の列で第Ｍ＋２番の行のメモリブロックと、第Ｎ＋１番の列で第Ｍ＋２番の行のメモリブロックとに共通に設けられた第３のローカルＩＯ線対、
第Ｍ＋１番の行のメモリブロック行と第Ｍ＋２番の行のメモリブロック行との間の領域に設けられ、第Ｎ＋１番の列で第Ｍ＋１番の行のメモリブロックと、第Ｎ＋２番の列で第Ｍ＋１番の行のメモリブロックと、第Ｎ＋１番の列で第Ｍ＋２番の行のメモリブロックと、第Ｎ＋２番の列で第Ｍ＋２番の行のメモリブロックとに共通に設けられた第４のローカルＩＯ線対、
前記第１のローカルＩＯ線対と前記第１のグローバルＩＯ線対の交差部の各々に設けられた第１のスイッチ手段、
前記第２のローカルＩＯ線対と前記第３のグローバルＩＯ線対との交差部の各々に設けられた第２のスイッチ手段、
前記第３のローカルＩＯ線対と前記第２のグローバルＩＯ線対の交差部の各々に設けられた第３のスイッチ手段、
前記第４のローカルＩＯ線対と前記第４のグローバルＩＯ線対の交差部の各々に設けられた第４のスイッチ手段、
行アドレス信号に従って複数のメモリブロック行のうちのいずれかのメモリブロック行を選択する行選択手段、
列アドレス信号に従って複数のメモリブロック列のうちのいずれかのメモリブロック列を選択する列選択手段、
前記第１〜第４のスイッチ手段を制御して、前記行選択手段および前記列選択手段によって前記第Ｎ＋１番の列で第Ｍ＋１番の行のメモリブロックが選択された場合に、前記第１のローカルＩＯ線対と前記第１のグローバルＩＯ線対、前記第２のローカルＩＯ線と前記第３のグローバルＩＯ線、前記第３のローカルＩＯ線と前記第２のグローバルＩＯ線、前記第４のローカルＩＯ線と前記第４のグローバルＩＯ線をそれぞれ結合させる制御手段、および
前記第１〜第４のグローバルＩＯ線対に接続され、データの入出力を行なうデータ入出力手段を備える、半導体記憶装置。
【請求項２】
前記第１のスイッチ手段は、前記第１のローカルＩＯ線対の中央部と前記第１のグローバルＩＯ線対との間に接続された１対のトランスファゲートを含み、
前記第２のスイッチ手段は、前記第２のローカルＩＯ線対の中央部と前記第３のグローバルＩＯ線対との間に接続された１対のトランスファゲートを含み、
前記第３のスイッチ手段は、前記第３のローカルＩＯ線対の中央部と前記第２のグローバルＩＯ線対との間に接続された１対のトランスファゲートを含み、
前記第４のスイッチ手段は、前記第４のローカルＩＯ線対の中央部と前記第４のグローバルＩＯ線対との間に接続された１対のトランスファゲートを含む、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のスイッチ手段は、前記第１のローカルＩＯ線対の電位差を増幅して前記第１のグローバルＩＯ線対に与える増幅器を含み、
前記第２のスイッチ手段は、前記第２のローカルＩＯ線対の電位差を増幅して前記第３のグローバルＩＯ線対に与える増幅器を含み、
前記第３のスイッチ手段は、前記第３のローカルＩＯ線対の電位差を増幅して前記第２のグローバルＩＯ線対に与える増幅器を含み、
前記第４のスイッチ手段は、前記第４のローカルＩＯ線対の電位差を増幅して前記第４のグローバルＩＯ線対に与える増幅器を含む、請求項１に記載の半導体記憶装置。
【請求項４】
さらに、前記第１のローカルＩＯ線対には、第５および第６のスイッチ手段が前記第１のスイッチ手段を間に挟んで設けられ、
前記第２のローカルＩＯ線対には、第７および第８のスイッチ手段が前記第２のスイッチ手段を間に挟んで設けられ、
前記第３のローカルＩＯ線対には、第９および第１０のスイッチ手段が前記第３のスイッチ手段を間に挟んで設けられ、
前記第４のローカルＩＯ線対には、第１１および第１２のスイッチ手段が前記第４のスイッチ手段を間に挟んで設けられ、
前記制御手段は、さらに、前記第５〜第１２のスイッチ手段を制御して、前記第１〜第４のローカルＩＯ線対のうちの前記行選択手段および前記列選択手段によって選択されたメモリブロックに対応する部分とそれぞれに対応する前記第１〜第４のグローバルＩＯ線対とを結合させ、前記第１〜第４のローカルＩＯ線対のうちの他の部分とそれぞれに対応する前記第１〜第４のグローバルＩＯ線対とを切り離す、請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
各メモリブロックは、
複数行複数列に配列された複数のメモリセル、
それぞれ前記複数行に対応して設けられた複数のワード線、および
それぞれ前記複数列に対応して設けられた複数のビット線対を含み、
前記複数のビット線対は、各々が４つのビット線対を含む複数のビット線対グループに分割され、
前記半導体記憶装置は、さらに、各メモリブロック列に対応して設けられて対応するメモリブロック列に属する複数のメモリブロックに共通に設けられ、対応する各メモリブロックの前記複数のビット線対グループのうちのいずれかのビット線対グループを選択するための複数の列選択線を備え、
前記複数の列選択線のうちの少なくとも１つの列選択線は、不良列選択線と置換するためのスペア列選択線として使用され、
前記半導体記憶装置は、さらに、各スペア列選択線に対応して設けられ、前記不良列選択線に割当てられた列アドレス信号がプログラムされ、入力されたアドレス信号とプログラムされた列アドレス信号が一致したことに応じて、対応のスペア列選択線を選択するアドレスコンパレータを備え、
前記列選択手段は、さらに、選択したメモリブロック列に対応する前記複数の列選択線のうちの前記アドレスコンパレータにプログラムされた不良列選択線以外のいずれかの列選択線を選択し、
前記行選択手段は、さらに、選択したメモリブロック行のうちの前記アドレスコンパレータまたは前記列選択手段によって選択されたスペア列選択線または列選択線に対応するメモリブロックの前記複数のワード線のうちのいずれかのワード線を選択し、
前記制御手段は、さらに、前記アドレスコンパレータまたは前記列選択手段によって選択されたスペア列選択線または列選択線に対応するビット線対グループの４つのビット線対と、前記行選択手段によって選択されたワード線とに対応する４つのメモリセルを対応の第１〜第４のローカルＩＯ線対に結合させる、請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項６】
各アドレスコンパレータには、対応のスペア列選択線が属するメモリブロック列に属する不良列選択線の列アドレス信号がプログラムされる、請求項５に記載の半導体記憶装置。
【請求項７】
前記列選択手段は、複数の奇数番のメモリブロック列と複数の偶数番のメモリブロック列とのうちのいずれか一方を選択し、
各アドレスコンパレータには、対応のスペア列選択線が属するメモリブロック列または該メモリブロック列に隣接するメモリブロック列に属する不良列選択線の列アドレス信号がプログラムされ、
各アドレスコンパレータは、複数の奇数番のメモリブロック列または複数の偶数番のメモリブロック列に共通に設けられる、請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、行列状に配列された複数のメモリブロックを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
図２０は、従来のダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）のメモリマットの要部を示す図である。図２０を参照して、メモリマットは、複数行複数列（図では４行４列）に配置された複数の（図では１６）のメモリブロックＭ１１〜Ｍ４４を備える。
【０００３】
メモリブロック列Ｍ１１〜Ｍ４１；…Ｍ１４〜Ｍ４４の各々の両側にそれぞれ２組のグローバルＩＯ線対ＧＩＯＰ１，ＧＩＯＰ２とＧＩＯＰ３，ＧＩＯＰ４が配置される。各グローバルＩＯ線対ＧＩＯＰは、同じ列の４つのメモリブロックで共用される。
【０００４】
第１のメモリブロック列Ｍ１１〜Ｍ４１の上下両側および各間に２組のローカルＩＯ線対ＬＩＯＰ１，ＬＩＯＰ２とＬＩＯＰ３，ＬＩＯＰ４が交互に配置される。図において上下方向に隣接する２つのメモリブロック間のローカルＩＯ線対ＬＩＯＰは、上下方向に隣接する２つのメモリブロックで共用される。他のメモリブロック列も同様である。
【０００５】
ＧＩＯＰ１とＬＩＯＰ３、ＧＩＯＰ２とＬＩＯＰ４、ＧＩＯＰ３とＬＩＯＰ１、ＧＩＯＰ４とＬＩＯＰ２の各々の交差部にブロック選択スイッチＢＳ（図中□印で示される）が配置される。
【０００６】
４つのメモリブロック行のうちのいずれか１つのメモリブロック行（たとえばＭ３１〜Ｍ３４）と、４つのメモリブロック列のうちの奇数番または偶数番のブロック列（たとえばＭ１１〜Ｍ４１とＭ１３〜Ｍ４３）とが選択され、それらの交差部に位置する２つのメモリブロック（この場合はＭ３１とＭ３３）の各々の右上および左下の４つのブロック選択スイッチＢＳが導通する。メモリブロックＭ３１，Ｍ３３の各々において、４ビットのデータの読出／書込が可能となる。
【０００７】
図２１は、従来の他のＤＲＡＭのメモリマットの要部を示す図である。図２１を参照して、メモリマットは、図２０のＤＲＡＭと同様、４行４列に配列された１６のメモリブロックＭ１１〜Ｍ４４を備える。
【０００８】
４つのメモリブロック列Ｍ１１〜Ｍ４１；…Ｍ１４〜４４の左右両側および各間に２組のグローバルＩＯ線対ＧＩＯＰ１，ＧＩＯＰ２とＧＩＯＰ３，ＧＩＯＰ４が交互に配置される。グローバルＩＯ線対ＧＩＯＰ１，ＧＩＯＰ２は、両側のブロック列で共用される。グローバルＩＯ線対ＧＩＯＰ３，ＧＩＯＰ４は、それぞれ同じ列のブロックで共用される。
【０００９】
中央の４つのメモリブロック行Ｍ１２，Ｍ１３；…；Ｍ４２，Ｍ４３の上下両側および各間に２組のローカルＩＯ線対ＬＩＯＰ１，ＬＩＯＰ２とＬＩＯＰ３，ＬＩＯＰ４が交互に配置される。ＧＩＯＰ１とＬＩＯＰ４、ＧＩＯＰ２とＬＩＯＰ１、ＧＩＯＰ３とＬＩＯＰ２、ＧＩＯＰ４とＬＩＯＰ３の各々の交差部にブロック選択スイッチＢＳが配置される。上下左右の方向においても、同じ周期でローカルＩＯ線対ＬＩＯＰ１〜ＬＩＯＰ４およびブロック選択スイッチＢＳが配置される。
【００１０】
図２０のＤＲＡＭと同様にして、たとえばメモリブロックＭ３１，Ｍ３３が選択されると、メモリブロックＭ３１，Ｍ３３の各々はローカルＩＯ線対ＬＩＯＰ１〜ＬＩＰＯ４およびブロック選択スイッチＢＳを介してグローバルＩＯ線対ＧＩＯＰ１〜ＧＩＯＰ４に接続される。これにより、メモリブロックＭ３１，Ｍ３３の各々において４ビットのデータの読出／書込が可能となる。
【００１１】
【発明が解決しようとする課題】
しかし、図２０のＤＲＡＭでは、隣接する２つのメモリブロック列の間に４組のグローバルＩＯ線対ＧＩＯＰが設けられていたので、エリアペナルティが大きいという問題があった。また、各読出／書込サイクルにおいて、全体のうちの半分のローカルＩＯ線対ＬＩＯＰおよびグローバルＩＯ線対ＧＩＯＰは使用されず、ローカルＩＯ線対ＬＩＯＰおよびグローバルＩＯ線対ＧＩＯＰが有効に活用されていなかった。
【００１２】
一方、図２１のＤＲＡＭでは、隣接する２つのメモリブロック間に２組のグローバルＩＯ線対ＧＩＯＰを設けたので、図２０のＤＲＡＭの問題点は解消された。しかし、ブロック選択スイッチＢＳがローカルＩＯ線対ＬＩＯＰの中央部に位置する場合と端部に位置する場合とがあり、ブロック選択スイッチＢＳがローカルＩＯ線対ＬＩＯＰの端部に位置する場合はデータ転送経路が長くなり、データ転送速度が遅くなるという問題があった。
【００１３】
それゆえに、この発明の主たる目的は、エリアペナルティが小さく、かつ高速なデータ転送が可能な半導体記憶装置を提供することである。
【００１４】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、行列状に配列された複数のメモリブロックを備えた半導体記憶装置であって、第１〜第４のグローバルＩＯ線対、第１〜第４のローカルＩＯ線対、第１〜第４のスイッチ手段、行選択手段、列選択手段、制御手段、およびデータ入出力手段を備える。第１および第２のグローバルＩＯ線対は、第Ｎ番（ただし、Ｎは自然数である）の列のメモリブロック列と第Ｎ＋１番の列のメモリブロック列との間の領域に設けられる。第３および第４のグローバルＩＯ線対は、第Ｎ＋１番の列のメモリブロック列と第Ｎ＋２番の列のメモリブロック列との間の領域に設けられる。第１のローカルＩＯ線対は、第Ｍ番（ただし、Ｍは自然数である）の行のメモリブロック行と第Ｍ＋１番の行のメモリブロック行との間の領域に設けられ、第Ｎ番の列で第Ｍ番の行のメモリブロックと、第Ｎ＋１番の列で第Ｍ番の行のメモリブロックと、第Ｎ番の列で第Ｍ＋１番の行のメモリブロックと、第Ｎ＋１番の列で第Ｍ＋１番の行のメモリブロックとに共通に設けられる。第２のローカルＩＯ線対は、第Ｍ番の行のメモリブロック行と第Ｍ＋１番の行のメモリブロック行との間の領域に設けられ、第Ｎ＋１番の列で第Ｍ番の行のメモリブロックと、第Ｎ＋２番の列で第Ｍ番の行のメモリブロックと、第Ｎ＋１番の列で第Ｍ＋１番の行のメモリブロックと、第Ｎ＋２番の列で第Ｍ＋１番の行のメモリブロックとに共通に設けられる。第３のローカルＩＯ線対は、第Ｍ＋１番の行のメモリブロック行と第Ｍ＋２番の行のメモリブロック行との間の領域に設けられ、第Ｎ番の列で第Ｍ＋１番の行のメモリブロックと、第Ｎ＋１番の列で第Ｍ＋１番の行のメモリブロックと、第Ｎ番の列で第Ｍ＋２番の行のメモリブロックと、第Ｎ＋１番の列で第Ｍ＋２番の行のメモリブロックとに共通に設けられる。第４のローカルＩＯ線対は、第Ｍ＋１番の行のメモリブロック行と第Ｍ＋２番の行のメモリブロック行との間の領域に設けられ、第Ｎ＋１番の列で第Ｍ＋１番の行のメモリブロックと、第Ｎ＋２番の列で第Ｍ＋１番の行のメモリブロックと、第Ｎ＋１番の列で第Ｍ＋２番の行のメモリブロックと、第Ｎ＋２番の列で第Ｍ＋２番の行のメモリブロックとに共通に設けられる。第１のスイッチ手段は、第１のローカルＩＯ線対と第１のグローバルＩＯ線対の交差部の各々に設けられる。第２のスイッチ手段は、第２のローカルＩＯ線対と第３のグローバルＩＯ線対との交差部の各々に設けられる。第３のスイッチ手段は、第３のローカルＩＯ線対と第２のグローバルＩＯ線対の交差部の各々に設けられる。第４のスイッチ手段は、第４のローカルＩＯ線対と第４のグローバルＩＯ線対の交差部の各々に設けられる。行選択手段は、行アドレス信号に従って複数のメモリブロック行のうちのいずれかのメモリブロック行を選択する。列選択手段は、列アドレス信号に従って複数のメモリブロック列のうちのいずれかのメモリブロック列を選択する。制御手段は、第１〜第４のスイッチ手段を制御して、行選択手段および列選択手段によって第Ｎ＋１番の列で第Ｍ＋１番の行のメモリブロックが選択された場合に、第１のローカルＩＯ線対と第１のグローバルＩＯ線対、第２のローカルＩＯ線と第３のグローバルＩＯ線、第３のローカルＩＯ線と第２のグローバルＩＯ線、第４のローカルＩＯ線と第４のグローバルＩＯ線をそれぞれ結合させる。データ入出力手段は、第１〜第４のグローバルＩＯ線対に接続され、データの入出力を行なう。
【００１５】
好ましくは、第１のスイッチ手段は、第１のローカルＩＯ線対の中央部と第１のグローバルＩＯ線対との間に接続された１対のトランスファゲートを含む。第２のスイッチ手段は、第２のローカルＩＯ線対の中央部と第３のグローバルＩＯ線対との間に接続された１対のトランスファゲートを含む。第３のスイッチ手段は、第３のローカルＩＯ線対の中央部と第２のグローバルＩＯ線対との間に接続された１対のトランスファゲートを含む。第４のスイッチ手段は、第４のローカルＩＯ線対の中央部と第４のグローバルＩＯ線対との間に接続された１対のトランスファゲートを含む。
【００１６】
また好ましくは、第１のスイッチ手段は、第１のローカルＩＯ線対の電位差を増幅して第１のグローバルＩＯ線対に与える増幅器を含む。第２のスイッチ手段は、第２のローカルＩＯ線対の電位差を増幅して第２のグローバルＩＯ線対に与える増幅器を含む。第３のスイッチ手段は、第３のローカルＩＯ線対の電位差を増幅して第２のグローバルＩＯ線対に与える増幅器を含む。第４のスイッチ手段は、第４のローカルＩＯ線対の電位差を増幅して第４のグローバルＩＯ線対に与える増幅器を含む。
【００１７】
また好ましくは、さらに、第１のローカルＩＯ線対には、第５および第６のスイッチ手段が第１のスイッチ手段を間に挟んで設けられ、第２のローカルＩＯ線対には、第７および第８のスイッチ手段が第２のスイッチ手段を間に挟んで設けられる。第３のローカルＩＯ線対には、第９および第１０のスイッチ手段が第３のスイッチ手段を間に挟んで設けられ、第４のローカルＩＯ線対には、第１１および第１２のスイッチ手段が第４のスイッチ手段を間に挟んで設けられる。制御手段は、さらに、第５〜第１２のスイッチ手段を制御して、第１〜第４のローカルＩＯ線対のうちの行選択手段および列選択手段によって選択されたメモリブロックに対応する部分とそれぞれに対応する第１〜第４のグローバルＩＯ線対とを結合させ、第１〜第４のローカルＩＯ線対のうちの他の部分とそれぞれに対応する第１〜第４のグローバルＩＯ線対とを切り離す。
【００１８】
また好ましくは、各メモリブロックは、複数行複数列に配列された複数のメモリセル、それぞれ複数行に対応して設けられた複数のワード線、およびそれぞれ複数列に対応して設けられた複数のビット線対を含む。複数のビット線対は、各々が４つのビット線対を含む複数のビット線対グループに分割される。半導体記憶装置は、さらに、各メモリブロック列に対応して設けられて対応するメモリブロック列に属する複数のメモリブロックに共通に設けられ、対応する各メモリブロックの複数のビット線対グループのうちのいずれかのビット線対グループを選択するための複数の列選択線を備える。複数の列選択線のうちの少なくとも１つの列選択線は、不良列選択線と置換するためのスペア列選択線として使用される。半導体記憶装置は、さらに、各スペア列選択線に対応して設けられ、不良列選択線に割当てられた列アドレス信号がプログラムされ、入力されたアドレス信号とプログラムされた列アドレス信号が一致したことに応じて、対応のスペア列選択線を選択するアドレスコンパレータを備える。列選択手段は、さらに、選択したメモリブロック列に対応する複数の列選択線のうちのアドレスコンパレータにプログラムされた不良列選択線以外のいずれかの列選択線を選択する。行選択手段は、さらに、選択したメモリブロック行のうちのアドレスコンパレータまたは列選択手段によって選択されたスペア列選択線または列選択線に対応するメモリブロックの複数のワード線のうちのいずれかのワード線を選択する。制御手段は、さらに、アドレスコンパレータまたは列選択手段によって選択されたスペア列選択線または列選択線に対応するビット線対グループの４つのビット線対と、行選択手段によって選択されたワード線とに対応する４つのメモリセルを対応の第１〜第４のローカルＩＯ線対に結合させる。
【００１９】
また好ましくは、各アドレスコンパレータには、対応のスペア列選択線が属するメモリブロック列に属する不良列選択線の列アドレス信号がプログラムされる。
【００２０】
また好ましくは、列選択手段は、複数の奇数番のメモリブロック列と複数の偶数番のメモリブロック列とのうちのいずれか一方を選択する。各アドレスコンパレータには、対応のスペア列選択線が属するメモリブロック列または該メモリブロック列に隣接するメモリブロック列に属する不良列選択線の列アドレス信号がプログラムされる。各アドレスコンパレータは、複数の奇数番のメモリブロック列または複数の偶数番のメモリブロック列に共通に設けられる。
【００２４】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるＤＲＡＭの全体構成を示すブロック図である。図１を参照して、このＤＲＡＭは、クロック発生回路１、行および列アドレスバッファ２、行デコーダ３、列デコーダ４、メモリマット５、入力バッファ８および出力バッファ９を備え、メモリマット５はメモリアレイ６およびセンスアンプ＋入出力制御回路７を含む。
【００２５】
クロック発生回路１は、外部から与えられる制御信号／ＲＡＳ，／ＣＡＳ，／Ｗに基づいて所定の動作モードを選択し、ＤＲＡＭ全体を制御する。
【００２６】
行および列アドレスバッファ２は、外部から与えられるアドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数である）に基づいて行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ３および列デコーダ４に与える。
【００２７】
メモリアレイ６は、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【００２８】
行デコーダ３は、行および列アドレスバッファ２から与えられた行アドレス信号ＲＡ０〜ＲＡｉに応答して、メモリアレイ６の行アドレスを指定する。列デコーダ４は、行および列アドレスバッファ２から与えられた列アドレス信号ＣＡ０〜ＣＡｉに応答して、メモリアレイ６の列アドレスを指定する。
【００２９】
センスアンプ＋入出力制御回路７は、行デコーダ３および列デコーダ４によって指定されたアドレスのメモリセルをグローバルＩＯ線対ＧＩＯＰの一方端に接続する。グローバルＩＯ線対ＧＩＯＰの他方端は、入力バッファ８および出力バッファ９に接続される。入力バッファ８は、書込モード時に、制御信号／Ｗに応答して、外部から入力されたデータＤｊ（ただし、ｊは０以上の整数である）をグローバルＩＯ線対ＧＩＯＰを介して選択されたメモリセルに与える。出力バッファ９は、読出モード時に、外部から入力される制御信号／ＯＥに応答して、選択されたメモリセルからの読出データＤｊ外部に出力する。
【００３０】
図２は、図１に示したＤＲＡＭのチップレイアウトを示す図である。図２を参照して、メモリマット５は、４つの長方形のメモリマット５ａ〜５ｄに分割され。メモリマット５ａ〜５ｄはそれぞれ長方形の半導体基板１０の四隅に配置される。行デコーダ３は４つの行デコーダ３ａ〜３ｄに分割され、行デコーダ３ａ〜３ｄはそれぞれメモリマット５ａ〜５ｄのチップ中央側の長辺に沿って配置される。列デコーダ４は４つの列デコーダ４ａ〜４ｄに分割され、列デコーダ４ａ〜４ｄはそれぞれメモリマット５ａ〜５ｄのチップ中央側の短辺に沿って配置される。
【００３１】
図１のクロック発生回路１、行および列アドレスバッファ２、入力バッファ８および出力バッファ９は、チップ中央部の周辺回路領域１１に配置される。
【００３２】
メモリマット５ａ〜５ｄの各々において、メモリマットの長辺と同方向に延びる列選択線ＣＳＬおよびグローバルＩＯ線対ＧＩＯＰと、メモリマットの短辺方向と同方向に延びる主ワード線ＭＷＬとが配置される。
【００３３】
図３は、図２のＸ部拡大図である。図３を参照して、メモリマット５ａは、複数行複数列（図では４行４列）に配置された複数（図では１６）のメモリブロックＭ１１〜Ｍ４４を備える。
【００３４】
４つのメモリブロック列Ｍ１１〜Ｍ４１；…；Ｍ１４〜Ｍ４４の左右両側および各間に２組のグローバルＩＯ線対ＧＩＯＰ１，ＧＩＯＰ２とＧＩＯＰ３，ＧＩＯＰ４が交互に配置される。グローバルＩＯ線対ＧＩＯＰは、左右両側の２つのメモリブロック列で共用される。
【００３５】
中央の４つのメモリブロック行Ｍ１２，Ｍ１３；…；Ｍ４２，Ｍ４３の上下両側および各間にローカルＩＯ線対ＬＩＯＰ１とＬＩＯＰ３が交互に配置される。左側の４つのメモリブロック行Ｍ１１，Ｍ１２；…；Ｍ４１，Ｍ４２の上下両側および各間にローカルＩＯ線対ＬＩＯＰ２とＬＩＯＰ４が交互に配置される。右側の４つのメモリブロック行Ｍ１３，Ｍ１２；…；Ｍ４３，Ｍ４４の上下両側および各間にローカルＩＯ線対ＬＩＯＰ２とＬＩＯＰ４が交互に配置される。すなわち、ローカルＩＯ線対ＬＩＯＰ１とＬＩＯＰ２、ＬＩＯＰ３とＬＩＯＰ４は、いわゆる入れ子構造となっている。ローカルＩＯ線対ＬＩＯＰは、上下両側の２つのメモリブロックで共用される。
【００３６】
ＧＩＯＰ１とＬＩＯＰ３、ＧＩＯＰ２とＬＩＯＰ１、ＧＩＯＰ３とＬＩＯＰ４、ＧＩＯＰ４とＬＩＯＰ２の各々の交差部にブロック選択スイッチＢＳが配置される。上下左右の方向においても、同じ周期でグローバルＩＯ線対ＧＩＯＰ１〜ＧＩＯＰ４、ローカルＩＯ線対ＬＩＯＰ１〜ＬＩＯＰ４およびブロック選択スイッチＢＳが配置される。
【００３７】
４つのメモリブロック行のうちのいずれか１つのメモリブロック行（たとえばＭ３１〜Ｍ３４）と、４つのメモリブロック列のうちの奇数番または偶数番のメモリブロック列（たとえばＭ１１〜Ｍ４１とＭ１３〜Ｍ４３）とが選択され、それらの交差部に位置する２つのメモリブロック（この場合はＭ３１とＭ３３）の各々の周囲の４つのブロック選択スイッチＢＳが導通する。メモリブロックＭ３１，Ｍ３３の各々において、４ビットのデータの読出／書込が可能となる。
【００３８】
図４は、図３のＹ部拡大図である。図４を参照して、このメモリマットは、いわゆる交互シェアードセンスアンプ構成を備える。すなわち、メモリブロックＭ２３とＭ３３で共用されるセンスアンプＳＡがメモリブロックＭ２３とＭ３３の間に配置され、メモリブロックＭ３３とＭ４３で共用されるセンスアンプＳＡがメモリブロックＭ３３とＭ４３の間に配置される。
【００３９】
メモリブロックＭ２３とＭ３３の間のセンスアンプＳＡはメモリブロックＭ２２３，Ｍ３３の奇数番のビット線対ＢＬＰに対応して設けられ、メモリブロックＭ３３とＭ４３の間のセンスアンプＳＡはメモリブロックＭ３３，Ｍ４３の偶数番のビット線対ＢＬＰに対応して設けられる。
【００４０】
たとえばメモリブロックＭ３３が選択された場合は、図４に示すように、各センスアンプＳＡはメモリブロックＭ３３の対応のビット線対ＢＬＰと接続される。メモリブロックＭ３３の内の選択された４つのセンスアンプＳＡはそれぞれローカルＩＯ線対ＬＩＯＰ１〜ＬＩＯＰ４に接続され、さらに４つのブロック選択スイッチＢＳを介してグローバルＩＯ線対ＧＩＯＰ１〜ＧＩＯＰ４に接続される。
【００４１】
図５は、図４に示したメモリブロックＭ３３の奇数番のビット線対ＢＬ，／ＢＬに関連する部分を詳細に示す図である。図５を参照して、メモリブロックＭ３３は、行列状に配列された複数のメモリセルＭＣと、各行に対応して設けられた副ワード線ＳＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを含む。メモリセルＭＣは、情報記憶用のキャパシタとアクセス用のＮチャネルＭＯＳトランジスタを含む周知のものである。
【００４２】
メモリブロックＭ３３に対応して、隣接するメモリブロックＭ３２との間の領域に副ワードドライバ１２が設けられる。副ワードドライバ１２は、対応のメモリブロックＭ３３に対応する列選択線ＣＳＬが選択されたことに応じて活性化され、行デコーダ３ａによって選択された主ワード線ＭＷＬと同じ行の副ワード線ＳＷＬを選択レベルの「Ｈ」レベルにする。
【００４３】
ビット線対ＢＬ，／ＢＬとセンスアンプＳＡの間に転送ゲート１３が設けられる。転送ゲート１３は複数のＮチャネルＭＯＳトランジスタを含む。各ＮチャネルＭＯＳトランジスタは、ビット線とセンスアンプの間に接続され、そのゲートが信号φ３３を受ける。メモリブロックＭ３３が選択されると、信号φ３３が「Ｈ」レベルとなって転送ゲート１３が導通し、メモリブロックＭ３３のビット線対ＢＬ，／ＢＬとセンスアンプＳＡとが結合される。
【００４４】
センスアンプＳＡは、予め２つずつグループ化されており、各グループのセンスアンプＳＡは列選択ゲートＣＳＧを介してローカルＩＯ線対ＬＩＯ１，／ＬＩＯ１またはＬＩＯ２，／ＬＩＯ２に接続される。列選択ゲートＣＳＧは４つのＮチャネルＭＯＳトランジスタを含む。各ＮチャネルＭＯＳトランジスタは、センスアンプＳＡとローカルＩＯ線との間に接続され、そのゲートが対応の列選択線ＣＳＬに接続される。対応の列選択線ＣＳＬが選択レベルの「Ｈ」レベルになると、列選択ゲートＣＳＧが導通してセンスアンプＳＡがローカルＩＯ線対に接続される。
【００４５】
ブロック選択スイッチＢＳは、図６に示すように、トランスファゲート１４，１５およびインバータ１６を含む。トランスファゲート１４，１５は、それぞれグローバルＩＯ線ＧＩＯ，／ＧＩＯとローカルＩＯ線ＬＩＯ，／ＬＩＯとの間に接続される。ブロック選択信号φＢは、インバータ１６を介してトランスファゲート１４，１５のＰチャネルＭＯＳトランジスタ側のゲートに入力されるとともに、トランスファゲート１４，１５のＮチャネルＭＯＳトランジスタ側のゲートに直接入力される。各ブロック選択スイッチＢＳには、固有のブロック選択信号φＢが予め割当てられている。ブロック選択信号φＢは、アドレス信号に基づいて生成される。ブロック選択信号φＢが活性化レベルの「Ｈ」レベルになるとトランスファゲート１４，１５が導通してローカルＩＯ線対ＬＩＯ，／ＬＩＯとグローバルＩＯ線ＧＩＯ，／ＧＩＯとが結合される。
【００４６】
次に、図１〜図６に示したＤＲＡＭの動作について説明する。書込モード時は、列アドレス信号ＣＡ０〜ＣＡｉに応じたグループの列選択線ＳＣＬが列デコーダ４によって選択レベルの「Ｈ」レベルに立上げられ、そのグループの列選択ゲートＣＳＧが導通する。
【００４７】
次いで、入力バッファ８を介して与えられた書込データがグローバルＩＯ線対ＧＩＯＰ、ブロック選択線スイッチＢＳおよびローカルＩＯ線対ＬＩＯＰを介して選択されたグループのビット線対ＢＬ，／ＢＬに与えられる。次いで、行アドレス信号ＲＡ０〜ＲＡｉに応じた副ワード線ＳＷＬが行デコーダ３および副ワードドライバ１２によって選択レベルの「Ｈ」レベルに立上げられ、その副ワード線ＳＷＬに対応するメモリセルＭＣが活性化される。活性化されたメモリセルＭＣには対応のビット線ＢＬ，／ＢＬのデータが電荷量の形態で書込まれる。
【００４８】
読出モード時は、各ビット線対ＢＬ，／ＢＬ間の電位がイコライズされた後、行アドレス信号ＲＡ０〜ＲＡｉに応じた副ワード線ＳＷＬが行デコーダ３および副ワードドライバ１２によって選択レベルの「Ｈ」レベルに立上げられる。ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのデータに応じて微小量だけ変化する。次いで、センスアンプＳＡが活性化されて、ビット線ＢＬ，／ＢＬのうちの電位の高い方のビット線が電源電位ＶＣＣまで引上げられ、他方のビット線が接地電位ＧＮＤまで引下げられる。
【００４９】
次いで、列アドレス信号ＣＡ０〜ＣＡｉに応じたグループの列選択線ＣＳＬが列デコーダ４によって選択レベルの「Ｈ」レベルに立上げられて、そのグループの列選択ゲートＣＳＧが導通する。選択されたグループのビット線対ＢＬ，／ＢＬのデータが列選択ゲートＣＳＧ、ローカルＩＯ線対ＬＩＯＰ、ブロック選択スイッチＢＳおよびグローバルＩＯ線対ＧＩＯＰを介して出力バッファ９に与えられる。出力バッファ９は、グローバルＩＯ線対ＧＩＯＰを介して与えられた読出データを外部に出力する。
【００５０】
この実施の形態では、隣接する２つのメモリブロック列の間に２組のグローバルＩＯ線対ＧＩＯＰを配置し、隣接する２つのメモリブロック行の間にメモリブロック２つ分の長さのローカルＩＯ線対ＬＩＯＰを入れ子構造で配置し、各ローカルＩＯ線対ＬＩＯＰの中央部とグローバルＩＯ線対ＧＩＯＰとの交差部にブロック選択スイッチＢＳを設けた。したがって、複数のメモリブロック列の各間に４組のグローバルＩＯ線対ＧＩＯＰが設けられていた従来例１に比べてエリアペナルティが小さくてすみ、かつ、ローカルＩＯ線対ＬＩＯＰの端部または中央部にブロック選択スイッチが配置されていた従来例２に比べてデータ転送速度の高速化が図られる。
【００５１】
（変更例１）
図７は、実施の形態１の変更例１によるＤＲＡＭのブロック選択スイッチＢＳおよびその周辺回路を示す回路図である。図７を参照して、このブロック選択スイッチＢＳは、ＮチャネルＭＯＳトランジスタ２１〜２７を含む。
【００５２】
ＮチャネルＭＯＳトランジスタ２１，２２は、それぞれグローバルＩＯ線ＧＩＯ，／ＧＩＯとローカルＩ／Ｏ線ＬＩＯ，／ＬＩＯとの間に接続され、各々のゲートは共にブロック選択信号φＢｗを受ける。書込モード時にブロック選択信号φＢｗが活性化レベルの「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタ２１，２２が導通してグローバルＩＯ線ＧＩＯ，／ＧＩＯとローカルＩ／Ｏ線ＬＩＯ，／ＬＩＯとが結合される。
【００５３】
ＮチャネルＭＯＳトランジスタ２３，２４と２５，２６は、それぞれグローバルＩＯ線ＧＩＯ，／ＧＩＯとノードＮ２７との間に直列接続される。ＮチャネルＭＯＳトランジスタ２７は、ノードＮ２７と接地電位ＧＮＤのラインとの間に接続される。ＮチャネルＭＯＳトランジスタ２３，２５，２７のゲートはブロック選択信号φＢｒを受け、ＮチャネルＭＯＳトランジスタ２４，２６のゲートはそれぞれローカルＩＯ線ＬＩＯ，／ＬＩＯに接続される。ブロック選択信号φＢｒは読出モード時に活性化レベルの「Ｈ」レベルになる。この部分の動作については後述する。
【００５４】
ローカルＩ／Ｏ線ＬＩＯ，／ＬＩＯにイコライザ２８が設けられる。イコライザ２８は、ＰチャネルＭＯＳトランジスタ２９〜３１を含む。ＰチャネルＭＯＳトランジスタ２９は、ローカルＩＯ線ＬＩＯと／ＬＩＯの間に接続される。ＰチャネルＭＯＳトランジスタ３０，３１は、それぞれローカルＩＯ線ＬＩＯと／ＬＩＯと電源電位ＶＣＣのラインとの間に接続される。ＰチャネルＭＯＳトランジスタ２９〜３１のゲートは、イコライズ信号ＬＩＯＥＱを受ける。イコライズ信号ＬＩＯＥＱが活性化レベルの「Ｌ」レベルになると、ＰチャネルＭＯＳトランジスタ２９〜３１が導通してローカルＩ／Ｏ線ＬＩＯと／ＬＩＯが電源電位ＶＣＣにイコライズされる。
【００５５】
グローバルＩＯ線対ＧＩＯ，／ＧＩＯにイコライザ３２が設けられる。イコライザ３２は、ＰチャネルＭＯＳトランジスタ３３〜３５を含む。ＰチャネルＭＯＳトランジスタ３３は、グローバルＩＯ線ＧＩＯと／ＧＩＯの間に接続される。ＰチャネルＭＯＳトランジスタ３４，３５は、それぞれグローバルＩＯ線ＧＩＯ，／ＧＩＯと電源電位ＶＣＣのラインとの間に接続される。ＰチャネルＭＯＳトランジスタ３３〜３５のゲートは、イコライズ信号ＧＩＯＥＱを受ける。イコライズ信号ＧＩＯＥＱが活性化レベルの「Ｌ」レベルになると、ＰチャネルＭＯＳトランジスタ３３〜３５が導通してグローバルＩＯ線ＧＩＯと／ＧＩＯが電源電位ＶＣＣにイコライズされる。
【００５６】
グローバルＩＯ線対ＧＩＯ，／ＧＩＯに充電回路３６が設けられる。充電回路３６は、ゲート幅が比較的小さなＰチャネルＭＯＳトランジスタ３７，３８を含む。ＰチャネルＭＯＳトランジスタ３７，３８は、それぞれグローバルＩＯ線ＧＩＯ，／ＧＩＯと電源電位ＶＣＣのラインとの間に接続され、各々のゲートは信号ＣＬＰを受ける。信号ＣＬＰが活性化レベルの「Ｌ」レベルになると、ＰチャネルＭＯＳトランジスタ３７，３８が導通してグローバルＩＯ線ＧＩＯ，／ＧＩＯが電源電位ＶＣＣに充電される。
【００５７】
次に、図７に示した回路の動作について説明する。書込モード時は、イコライザ２８，３２によってローカルＩＯ線ＬＩＯ，／ＬＩＯおよびグローバルＩＯ線対ＧＩＯ，／ＧＩＯが「Ｈ」レベル（電源電位ＶＣＣ）にイコライズされた後、ブロック選択信号φＢｗが活性化レベルの「Ｈ」レベルになってグローバルＩＯ線対ＧＩＯ，／ＧＩＯとローカルＩＯ線対ＬＩＯ，／ＬＩＯとが結合される。
【００５８】
次に、入力バッファ８が書込データに従ってグローバルＩＯ線ＧＩＯ，／ＧＩＯのうちの一方を「Ｌ」レベルに引き下げる。これにより書込データがグローバルＩＯ線対ＧＩＯ，／ＧＩＯおよびローカルＩＯ線対ＬＩＯ，／ＬＩＯを介して選択されたメモリセルＭＣに与えられる。
【００５９】
読出モード時は、図８に示すように、信号ＣＬＰが「Ｌ」レベルに固定され、グローバルＩＯ線ＧＩＯ，／ＧＩＯは微小電流によって「Ｈ」レベルに充電される。また、イコライザ２８，３２によってローカルＩＯ線対ＬＩＯ，／ＬＩＯおよびグローバルＩＯ線対ＩＯ，／ＧＩＯが「Ｈ」レベルにイコライズされた後、イコライズ信号ＬＩＯＥＱ，ＧＩＯＥＱが非活性化レベルの「Ｈ」レベルになってイコライズが停止される。
【００６０】
次に時刻ｔ０に、選択された列選択線ＣＳＬが活性化レベルの「Ｈ」レベルに立上げられ、読出データにおいてローカルＩＯ線ＬＩＯ，／ＬＩＯの一方（図では／ＬＩＯ）の電位が徐々に下降する。
次に、時刻ｔ１に、ブロック選択信号φＢｒが活性化レベルの「Ｌ」レベルに立上げられる。これによりブロックスイッチＢＳのＮチャネルＭＯＳトランジスタ２３，２５，２７が導通する。このときローカルＩＯ線／ＬＩＯの電位がローカルＩＯ線ＬＩＯの電位よりも低下し、ＮチャネルＭＯＳトランジスタ２６がＮチャネルＭＯＳトランジスタ２４よりも高抵抗になっているので、グローバルＩＯ線ＧＩＯの電位が徐々に下降する。グローバルＩＯ線ＧＩＯと／ＧＩＯの電位差が所定値になったときにデータが読出され、時刻ｔ２にブロック選択信号φＢｒが非選択レベルの「Ｌ」レベルとなりイコライズ信号ＬＩＯＥＱ，ＧＩＯＥＱが活性化レベルの「Ｌ」レベルとなってデータ読出が終了する。
【００６１】
なお、ローカルＩＯ線対ＬＩＯ，／ＬＩＯからグローバルＩＯ線対ＧＩＯ，／ＧＩＯに伝達されるときに読出データが反転されるが、このデータは図示しない反転回路で再度反転された後に外部に出力される。
【００６２】
この実施の形態では、センスアンプＳＡによってグローバルＩＯ線対ＧＩＯ，／ＧＩＯを駆動する必要がないので、センスアンプＳＡの駆動能力が小さくて済む。
【００６３】
（変更例２）
図９は、実施の形態１の変更例２によるＤＲＡＭの冗長構成を示すブロック図である。図９を参照して、このＤＲＡＭでは、各メモリブロック列ごとにスペア列選択線ＳＣＳＬが複数本（図では２本）ずつ設けられ、各メモリブロック列の各スペア列選択線ＳＣＳＬに対応してアドレスコンパレータ４０が設けられ、４つのブロック列に対応してそれぞれ列デコーダブロックＤＢ１〜ＤＢ４が設けられる。不良列選択線ＣＳＬは、同じメモリブロック列内のスペア列選択線ＳＣＳＬで置換される。
【００６４】
アドレスコンパレータ４０は、対応のメモリブロック列の不良列選択線ＣＳＬ（図中×印が付される）の列アドレス信号がプログラムされる。図９では、第１メモリブロック列の列選択線ＣＳＬ０、第２メモリブロック列の列選択線ＣＳＬ１，ＣＳＬ２、第３メモリブロック列の列選択線ＣＳＬ３および第４メモリブロック列の列選択線ＣＳＬ４の列アドレス信号がプログラムされた例が示される。アドレスコンパレータ４０は、列アドレス信号ＣＡ０〜ＣＡｉを受け、入力された列アドレス信号ＣＡ０〜ＣＡｉとプログラムされた不良列選択線ＣＳＬの列アドレス信号とが一致したことに応じて対応のスペア列選択線ＳＣＳＬを選択レベルの「Ｈ」レベルに立上げる。
【００６５】
列デコーダブロックＤＢは、列アドレス信号ＣＡ０〜ＣＡｉを受け、その列アドレス信号ＣＡ０〜ＣＡｉに応じた列選択線ＣＳＬを選択する。また列デコーダブロックＤＢは、対応のメモリブロックのスペア列選択線ＳＣＳＬが選択レベルの「Ｈ」レベルに立上げられた場合は、そのスペア列選択線ＳＣＳＬで置換された不良列選択線ＣＳＬを非選択レベルの「Ｌ」レベルに固定する。
【００６６】
（変更例３）
図１０は、実施の形態１の変更例３によるＤＲＡＭの冗長構成を示すブロック図である。図１０を参照して、このＤＲＡＭでは、各メモリブロック列ごとにスペア列選択線ＳＣＳＬが複数本（図では４本）ずつ設けられ、第１および第３のブロック列の４本のスペア列選択線ＳＣＳＬに共通に４つのアドレスコンパレータ４１が設けられ、第２および第４のブロック列の４本のスペア列選択線ＳＣＳＬに共通に４つのアドレスコンパレータ４１が設けられ、４つのメモリブロック列に対応してそれぞれ４つの列デコーダブロックＤＢ１〜ＤＢ４が設けられる。
【００６７】
このＤＲＡＭでは、不良列選択線ＣＳＬは同じメモリブロックまたは隣接するメモリブロック内のスペア列選択線ＳＣＳＬで置換される。２つのメモリブロック内で最大８本の不良列選択線ＣＳＬを置換できるが、各メモリブロックごとに独立にはプログラムできず、２メモリブロック単位での同時置換となる。
【００６８】
なお、このように同時置換させるのは、隣接する２つのメモリブロック列でデータの読出／書込が行なわれると、２つのメモリブロック列の間のグローバルＩＯ線対ＧＩＯＰでデータの衝突が生じるからである。
【００６９】
アドレスコンパレータ４１には、対応のメモリブロック列の不良列選択線ＣＳＬの列アドレス信号がプログラムされる。図９では、第２メモリブロック列の列選択線ＣＳＬ０，ＣＳＬ１、第３メモリブロック列の列選択線ＣＳＬ２および第４メモリブロック列の列選択線ＣＳＬ３がプログラムされた例が示される。アドレスコンパレータ４１は、列アドレス信号ＣＡ０〜ＣＡｉを受け、入力された列アドレス信号ＣＡ０〜ＣＡｉとプログラムされた不良列選択線ＣＳＬの列アドレス信号とが一致したことに応じて対応の２本のスペア列選択線ＳＣＳＬを活性化レベルの「Ｈ」レベルに立上げる。
【００７０】
列デコーダブロックＤＢは、列アドレス信号ＣＡ０〜ＣＡｉを受け、その列アドレス信号ＣＡ０〜ＣＡｉに応じた列選択線ＣＳＬを選択する。また列デコーダブロックＤＢは、スペア列選択線ＳＣＳＬが選択された場合は、そのスペア列選択線ＳＣＳＬで置換された不良列選択線ＣＳＬを非活性化レベルの「Ｌ」レベルに固定する。
【００７１】
このＤＲＡＭでは、不良列選択線ＣＳＬは同じメモリブロック列内または隣接するメモリブロック列内のスペア列選択線ＣＳＬで置換される。２つのメモリブロック列内で最大８本の不良列選択線ＣＳＬをスペア列選択線ＳＣＳＬで置換できるが、各メモリブロック列ごとに独立にプログラムすることはできず、２つのブロック列で同時に置換される。スペア列選択線ＳＣＳＬがヒットした場合、置換されるノーマル列選択線ＣＳＬは非活性化される。
【００７２】
［実施の形態２］
図１１は、この発明の実施の形態２によるＤＲＡＭのメモリマットの要部を示す図であって、図３と対比される図である。図１１を参照して、このＤＲＡＭが図３のＤＲＡＭと異なる点は、各ローカルＩＯ線対ＬＩＯＰにおいてブロック選択スイッチＢＳの両側にブロック選択スイッチＢＳ′（図中○印で示される）が設けられる点である。図１１では、各メモリブロック列の両側に１列ずつ合計８列のブロック選択スイッチＢＳ′が示される。８列のブロック選択スイッチＢＳ′は、それぞれ信号φａ〜φｈで制御される。
【００７３】
たとえば第１および第２のメモリブロック列の間の領域では、図１２に示すように、ブロック選択スイッチＢＳの一方側近傍および他方側近傍の２箇所でたとえばローカルＩＯ線対ＬＩＯ２，／ＬＩＯ２が切断される。ブロック選択スイッチＢＳ′は、１対のＮチャネルＭＯＳトランジスタ４３，４４を含む。ＮチャネルＭＯＳトランジスタ４３，４４は、それぞれ切断されたローカルＩＯ線ＬＩＯ２とＬＩＯ２，／ＬＩＯ２と／ＬＩＯ２の間に接続される。ブロック選択スイッチＢＳの一方側のブロック選択スイッチＢＳ′に含まれるＮチャネルＭＯＳトランジスタ４３，４４のゲートは信号φｂを受ける。ブロック選択スイッチＢＳの他方側のブロック選択スイッチＢＳ′に含まれるＮチャネルＭＯＳトランジスタ４３，４４のゲートは信号φｃを受ける。他のブロック選択スイッチＢＳ′も同様である。
【００７４】
図１３は、図１１に示したＤＲＡＭの動作を示すタイムチャートである。奇数番のメモリブロック列に対応する列選択線ＣＳＬが選択レベルの「Ｈ」レベルとなった場合は、信号φａ，φｂ，φｅ，φｆが「Ｈ」レベルに維持され、信号φｃ，φｄ，φｇ，φｈは「Ｌ」レベルとなる。信号φａ，φｂ，φｅ，φｆに対応するブロック選択スイッチＢＳ′が導通し、信号φｃ，φｄ，φｇ，φｈに対応するブロック選択スイッチＢＳ′は非導通になる。これにより、ローカルＩＯ線対ＬＩＯＰのうち今回の読出／書込サイクルにおいて不要な部分は、ブロック選択スイッチＢＳおよびグローバルＩＯ線対ＧＩＯＰから切り離される。このため、ローカルＩＯ線対ＬＩＯＰの容量が半分になり、データ転送速度の一層の高速化が図られる。
【００７５】
なお、この実施の形態では、信号φａ〜φｈは通常時において「Ｈ」レベルに維持されていたが、図１４に示すように、φａ〜φｈは通常時において「Ｌ」レベルに維持されていてもよいことは言うまでもない。
【００７６】
［実施の形態３］
図１５は、この発明の実施の形態３によるＤＲＡＭのメモリマットの要部を示す図であって、図１１と対比される図である。
【００７７】
図１５を参照して、このＤＲＡＭが図１１のＤＲＡＭと異なる点は、各メモリブロック列に複数本（図では２本）のスペア列選択線ＳＣＳＬが設けられている点と、ローカルＩＯ線対ＬＩＯＰの延在する方向に隣接する２つのローカルＩＯ線対ＬＩＯＰ１とＬＩＯＰ１、ＬＩＯＰ２とＬＩＯＰ２、ＬＩＯＰ３とＬＩＯＰ３、ＬＩＯＰ４とＬＩＯＰ４の各々の間がそれぞれブロック選択スイッチＢＳ″（図中ＢＳ′よりも小さな○印で示される）で接続されている点である。図１５では、４つのメモリブロック列の間に一列ずつ、合計３列のブロック選択スイッチＢＳ″が示される。３列のブロック選択スイッチＢＳ″は、それぞれ信号φｉ〜φｈで制御される。
【００７８】
第１および第２のメモリブロック列間のブロック選択スイッチＢＳ″は、図１６に示すように、１対のＮチャネルＭＯＳトランジスタ４５，４６を含む。ＮチャネルＭＯＳトランジスタ４５，４６は、たとえばローカルＩＯ線ＬＩＯ１，／ＬＩＯ１の一方端とその延在方向に隣接するローカルＩＯ線ＬＩＯ１，／ＬＩＯ１の一方端との間にそれぞれ接続され、各々のゲートはともに信号φｉを受ける。信号φｉが活性化レベルの「Ｈ」レベルになるとＮチャネルＭＯＳトランジスタ４５，４６が導通して、２つのローカルＩＯ線対ＬＩＯＰ１は互いに接続される。他のブロック選択スイッチＢＳ″も同様である。
【００７９】
図１７は、図１５に示したＤＲＡＭの動作を示すタイムチャートである。図１７では、第１のメモリブロック列の正常な列選択線ＣＳＬ１と第３のメモリブロック列の正常な列選択線ＣＳＬ２とが同時選択された場合が示される。この場合は、信号φａ〜φｈのうちの信号φａ，φｂ，φｅ，φｆのみが活性化レベルの「Ｈ」レベルとなる。これにより、第１メモリブロック列の両側のブロック選択スイッチＢＳ′と第３メモリブロック列の両側のブロック選択スイッチＢＳ′が導通し、左側の８本のグローバルＩＯ線対ＧＩＯＰにデータが読出される。図１７では、図１５中の１０本のグローバルＩＯ線対ＧＩＯＰに読出される信号はそれぞれＡ〜Ｊで示される。
【００８０】
図１８は、図１５に示したＤＲＡＭの動作を示す他のタイムチャートである。図１７では、第１のメモリブロック列の不良な列選択線ＣＳＬ１と第３のメモリブロック列の不良な列選択線ＣＳＬ２とが同時選択された場合が示される。列選択線ＣＳＬ１，ＣＳＬ２は、８本のスペア列選択線ＳＣＳＬ１〜ＳＣＳＬ８のうちの任意のスペア列選択線と置換可能となっている。列選択線ＣＳＬ１，ＣＳＬ２は、たとえばスペア列選択線ＳＣＳＬ２，ＳＣＳＬ３で置換される。置換された列選択線ＣＳＬ１，ＣＳＬ２は、非活性化レベルの「Ｌ」レベルに維持される。信号φａ〜φｈのうちの信号φａ，φｂ，φｄ，φｆ，φｊが活性化レベルの「Ｈ」レベルとなる。スペア列選択線ＳＣＳＬ２が「Ｈ」レベルにされて第１メモリブロック列から読出された４ビットの信号は信号Ａ〜Ｄとなる。スペア列選択線ＳＣＳＬ３が「Ｈ」レベルにされて第２メモリブロック列から読出された４ビットの信号は信号Ｅ〜Ｈとなる。信号Ｉ，Ｊは「Ｈ」レベルに維持される。
【００８１】
（変更例）
図１９は、実施の形態３の変更例によるＤＲＡＭの動作を示すタイムチャートであって、図１８と対比される図である。
【００８２】
この変更例では、図１５のノーマル列選択線ＣＳＬ１，ＣＳＬ２は、スペア列選択線ＳＣＳＬ３，ＳＣＳＬ４，ＳＣＳＬ７，ＳＣＳＬ８のうちの任意の１本と置換可能となっている。ただし、列スペア列選択線ＳＣＳＬ３とＳＣＳＬ４、ＳＣＳＬ７とＳＣＳＬ８を同時に使用することはできない。
【００８３】
図１９では、列選択線ＣＳＬ１がスペア列選択線ＳＣＳＬ３と置換され、列選択線ＣＳＬ２はそのまま使用される例が示される。この変更例では、置換された列選択線ＣＳＬ１を非活性化する必要はない。
【００８４】
この場合は、信号φａ〜φｋのうちの信号φｃ，φｄ，φｆ，φｈ，φｋのみが活性化レベルの「Ｈ」レベルとなる。列選択線ＣＳＬ１が「Ｈ」レベルにされて第１メモリブロック列から読出された４ビットの信号は第１メモリブロック列の両側のブロック選択スイッチＢＳ′で阻止されてグローバルＩＯ線対ＧＩＯＰには現われない。スペア列選択線ＳＣＳＬ３が「Ｈ」レベルにされて第２メモリブロック列から読出された４ビットの信号は信号Ｃ〜Ｆとなる。列選択線ＣＳＬ２が「Ｈ」レベルにされて第３メモリブロック列から読出された４ビットの信号は信号Ｇ〜Ｊとなる。
【００８５】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８６】
【発明の効果】
以上のように、この発明によれば、第Ｎ番の列のメモリブロック列と第Ｎ＋１番の列のメモリブロック列との間に第１および第２のグローバルＩＯ線対が設けられ、第Ｎ＋１番の列のメモリブロック列と第Ｎ＋２番の列のメモリブロック列との間に第３および第４のグローバルＩＯ線対が設けられる。また、第Ｍ番の行のメモリブロック行と第Ｍ＋１番の行のメモリブロック行との間に、第Ｎ番の列で第Ｍ番の行のメモリブロックと、第Ｎ＋１番の列で第Ｍ番の行のメモリブロックと、第Ｎ番の列で第Ｍ＋１番の行のメモリブロックと、第Ｎ＋１番の列で第Ｍ＋１番の行のメモリブロックとに第１のローカルＩＯ線対が共通に設けられる。また、第Ｍ番の行のメモリブロック行と第Ｍ＋１番の行のメモリブロック行との間に、第Ｎ＋１番の列で第Ｍ番の行のメモリブロックと、第Ｎ＋２番の列で第Ｍ番の行のメモリブロックと、第Ｎ＋１番の列で第Ｍ＋１番の行のメモリブロックと、第Ｎ＋２番の列で第Ｍ＋１番の行のメモリブロックとに第２のローカルＩＯ線対が共通に設けられる。また、第Ｍ＋１番の行のメモリブロック行と第Ｍ＋２番の行のメモリブロック行との間に、第Ｎ番の列で第Ｍ＋１番の行のメモリブロックと、第Ｎ＋１番の列で第Ｍ＋１番の行のメモリブロックと、第Ｎ番の列で第Ｍ＋２番の行のメモリブロックと、第Ｎ＋１番の列で第Ｍ＋２番の行のメモリブロックとに第３のローカルＩＯ線対が共通に設けられる。また、第Ｍ＋１番の行のメモリブロック行と第Ｍ＋２番の行のメモリブロック行との間に、第Ｎ＋１番の列で第Ｍ＋１番の行のメモリブロックと、第Ｎ＋２番の列で第Ｍ＋１番の行のメモリブロックと、第Ｎ＋１番の列で第Ｍ＋２番の行のメモリブロックと、第Ｎ＋２番の列で第Ｍ＋２番の行のメモリブロックとに第４のローカルＩＯ線対が共通に設けられる。第１のローカルＩＯ線対と第１のグローバルＩＯ線対の交差部の各々に第１のスイッチ手段が設けられ、第２のローカルＩＯ線対と第３のグローバルＩＯ線対との交差部の各々に第２のスイッチ手段が設けられる。第３のローカルＩＯ線対と第２のグローバルＩＯ線対の交差部の各々に第３のスイッチ手段が設けられ、第４のローカルＩＯ線対と第４のグローバルＩＯ線対の交差部の各々に第４のスイッチ手段が設けられる。そして、制御手段が、第１〜第４のスイッチ手段を制御して、行選択手段および列選択手段によって選択されたメモリブロックに対応するローカルＩＯ線対とグローバルＩＯ線対とを結合させる。したがって、複数のメモリブロック列の各間に４組のグローバルＩＯ線対が設けられていた従来例１に比べてエリアペナルティが小さくてすみ、かつ、ローカルＩＯ線対の端部または中央部がグローバルＩＯ線対に接続されていた従来例２に比べてデータ転送速度の高速化が図られる。
【００８７】
好ましくは、第１〜第４のスイッチ手段の各々は１対のトランスファゲートを含む。この場合は、第１〜第４のスイッチ手段を容易に構成できる。
【００８８】
また好ましくは、第１〜第４のスイッチ手段の各々はローカルＩＯ線対の電位差を増幅してグローバルＩＯ線対に与える増幅器を含む。この場合は、ローカルＩＯ線対の電位差を増幅してグローバルＩＯ線対に与えるので、データ転送速度の一層の高速化が図られる。
【００８９】
また好ましくは、第１のローカルＩＯ線対には、第５および第６のスイッチ手段が第１のスイッチ手段を間に挟んで設けられ、第２のローカルＩＯ線対には、第７および第８のスイッチ手段が第２のスイッチ手段を間に挟んで設けられる。第３のローカルＩＯ線対には、第９および第１０のスイッチ手段が第３のスイッチ手段を間に挟んで設けられ、第４のローカルＩＯ線対には、第１１および第１２のスイッチ手段が第４のスイッチ手段を間に挟んで設けられる。制御手段は、第５〜第１２のスイッチ手段も制御して、第１〜第４のローカルＩＯ線対のうちの選択されたメモリブロックに対応する部分とそれぞれに対応する第１〜第４のグローバルＩＯ線対とを結合させ、第１〜第４のローカルＩＯ線対のうちの他の部分とそれぞれに対応する第１〜第４のグローバルＩＯ線対とを切り離す。この場合は、第１〜第４のローカルＩＯ線対の容量を半分にすることができ、データ転送速度の一層の高速化が図られる。
【００９０】
また好ましくは、各メモリブロック列にスペア列選択線およびアドレスコンパレータがさらに設けられる。この場合は、不良な列選択線をスペア列選択線で置換することができる。
【００９１】
また好ましくは、各アドレスコンパレータには、対応のスペア列選択線が属するメモリブロック列に属する不良列選択線の列アドレス信号がプログラムされる。この場合は、制御手段の制御動作を簡単化できる。
【００９２】
また好ましくは、列選択手段は、複数の奇数番のメモリブロック列を複数の偶数番のメモリブロック列とのうちのいずれか一方を選択し、各アドレスコンパレータには、対応のスペア列選択線が属するメモリブロック列またはそのメモリブロック列に隣接するメモリブロック列に属する不良列選択線の列アドレス信号がプログラムされ、アドレスコンパレータは、複数の奇数番のメモリブロック列または複数の偶数番のメモリブロック列に共通に設けられる。この場合は、より多くの不良列選択線を救済できる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるＤＲＡＭの全体構成を示すブロック図である。
【図２】  図１に示したＤＲＡＭのチップレイアウトを示す図である。
【図３】  図２のＸ部拡大図である。
【図４】  図３のＹ部拡大図である。
【図５】  図４に示したメモリブロックの奇数番のビット線対に関連する部分を詳細に示す図である。
【図６】  図５に示したブロック選択スイッチの構成を示す回路図である。
【図７】  実施の形態１の変更例１を示す回路図である。
【図８】  図７に示した変更例１の読出モード時の動作を示すタイムチャートである。
【図９】  実施の形態１の変更例２を示すブロック図である。
【図１０】  実施の形態１の変更例３を示すブロック図である。
【図１１】  この発明の実施の形態２によるＤＲＡＭのメモリマットの要部を示す回路ブロック図である。
【図１２】  図１１に示したブロック選択スイッチＢＳ′の構成を示す回路ブロック図である。
【図１３】  図１１に示したＤＲＡＭの動作を示したタイムチャートである。
【図１４】  実施の形態２の変更例を示すタイムチャートである。
【図１５】  この発明の実施の形態３によるＤＲＡＭのメモリマットの要部を示す回路ブロック図である。
【図１６】  図１５に示したブロック選択スイッチＢＳ″の構成を示す回路図である。
【図１７】  図１５に示したＤＲＡＭの動作を示すタイムチャートである。
【図１８】  図１５に示したＤＲＡＭの動作を示す他のタイムチャートである。
【図１９】  図１５に示したＤＲＡＭの変更例を示すタイムチャートである。
【図２０】  従来のＤＲＡＭのメモリマットの要部を示す回路ブロック図である。
【図２１】  従来の他のＤＲＡＭのメモリマットの要部を示す回路ブロック図である。
【符号の説明】
１  クロック発生回路、２  行および列アドレスバッファ、３  行デコーダ、４  列デコーダ、５  メモリマット、６  メモリアレイ、７  センスアンプ＋入出力制御回路、８  入力バッファ、９  出力バッファ、１０  半導体基板、１１周辺回路領域、１２  副ワードドライバ、１３  転送ゲート、１４，１５  トランスファゲート、１６  インバータ、２１〜２７，４３〜４６  ＮチャネルＭＯＳトランジスタ、２８，３２  イコライザ、２９〜３１，３３〜３５，３７，３８  ＰチャネルＭＯＳトランジスタ、３６  充電回路、４０，４１  アドレスコンパレータ、Ｍ  メモリブロック、ＬＩＯＰ  ローカルＩＯ線対、ＧＩＯＰグローバルＩＯ線対、ＢＳ，ＢＳ′，ＢＳ″  ブロック選択スイッチ、ＭＣ  メモリセル、ＷＬ  ワード線、ＢＬＰ  ビット線対、ＳＡ  センスアンプ、ＣＳＬ列選択線、ＳＣＳＬスペア列選択線、ＣＳＬＧ  列選択ゲート、ＤＢ  列デコーダブロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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