(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体基板（２）および前記第１半導体基板（２）の上に形成された第１導電型のドリフト層（３）を備え、前記ドリフト層（３）のセル部において、前記ドリフト層（３）の表層部に形成された第２導電型のチャネル層（４）と、前記チャネル層（４）の表層部に形成された第１導電型のソース領域（５）と、前記チャネル層（４）のうち前記ソース領域（５）と前記ドリフト層（３）との間に挟まれた部分をチャネル領域として該チャネル領域の表面上に形成されたゲート絶縁膜（７）と、前記ゲート絶縁膜（７）に対して前記チャネル領域と反対側に配置されたゲート電極（８）と、前記ソース領域（５）および前記チャネル層（４）と電気的に接続されたソース電極（１０）と、前記第１半導体基板（２）の裏面に形成された裏面ドレイン電極（１４）と、を有してなる第１導電型チャネルのパワーＭＯＳＦＥＴが形成された第１チップ（１）と、
第２導電型の第２半導体基板（２２）および前記第２半導体基板（２２）の上に形成された第２導電型のドリフト層（２３）を備え、前記ドリフト層（２３）のセル部において、前記ドリフト層（２３）の表層部に形成された第１導電型のチャネル層（２４）と、前記チャネル層（２４）の表層部に形成された第２導電型のソース領域（２５）と、前記チャネル層（２４）のうち前記ソース領域（２５）と前記ドリフト層（２３）との間に挟まれた部分をチャネル領域として該チャネル領域の表面上に形成されたゲート絶縁膜（２７）と、前記ゲート絶縁膜（２７）に対して前記チャネル領域と反対側に配置されたゲート電極（２８）と、前記ソース領域（２５）および前記チャネル層（２４）と電気的に接続されたソース電極（３０）と、前記第２半導体基板（２２）の裏面に形成された裏面ドレイン電極（３４）と、を有してなる第２導電型チャネルのパワーＭＯＳＦＥＴが形成された第２チップ（２１）と、を備え、
前記第１、第２チップ（１、２１）が互いの前記裏面ドレイン電極（１４、３４）が向かい合わされ、導体材料（４０）を介して電気的に接合されることにより一体化されており、
さらに、前記第１チップ（１）の前記ドリフト層（３）上に形成された第１リードフレーム（１０３）と、
前記第２チップ（２１）の前記ドリフト層（２３）上に形成された第２リードフレーム（１０６）と、
前記第１チップ（１）の端面および前記第２チップ（２１）の端面と接し、前記第１チップ（１）に備えられた前記裏面ドレイン電極（１４）と前記第２チップ（２１）に備えられた前記裏面ドレイン電極（３４）とに電気的に接続されると共に、前記第１、第２リードフレーム（１０３、１０６）とを接続する接続部（１０７）と、を備えていることを特徴とする半導体装置。
【請求項２】
第１もしくは第２導電型の第１半導体基板（２、７０）に電子回路もしくは回路配線を形成した回路チップを構成する第１チップ（１）と、
第２導電型の第２半導体基板（２２）および前記第２半導体基板（２２）の上に形成された第２導電型のドリフト層（２３）を備え、前記ドリフト層（２３）のセル部において、前記ドリフト層（２３）の表層部に形成された第１導電型のチャネル層（２４）と、前記チャネル層（２４）の表層部に形成された第２導電型のソース領域（２５）と、前記チャネル層（２４）のうち前記ソース領域（２５）と前記ドリフト層（２３）との間に挟まれた部分をチャネル領域として該チャネル領域の表面上に形成されたゲート絶縁膜（２７）と、前記ゲート絶縁膜（２７）に対して前記チャネル領域と反対側に配置されたゲート電極（２８）と、前記ソース領域（２５）および前記チャネル層（２４）と電気的に接続されたソース電極（３０）と、前記第２半導体基板（２２）の裏面に形成された裏面ドレイン電極（３４）と、を有してなる第２導電型チャネルのパワーＭＯＳＦＥＴが形成された第２チップ（２１）と、を備え、
前記第１チップ（１）の裏面と第２チップ（２１）の前記裏面ドレイン電極（３４）が向かい合わされ、導体材料（８１）を介して電気的に接合されることにより一体化されており、
さらに、前記第１半導体基板（７０）は第１導電型の基板で構成され、
前記第１チップ（１）には、前記第１半導体基板（７０）のうち前記第２チップ（２１）側の表層部に形成された第２導電型のソース領域（７６）およびドレイン領域（７７）と、前記ソース領域（７６）および前記ドレイン領域（７７）の間をチャネル領域として、該チャネル領域の表面にゲート絶縁膜（７８）を介して形成されたゲート電極（７９）とを有する横型ＭＯＳＦＥＴが形成されており、
前記第２チップ（２１）には、前記ゲート電極（２８）に電気的に接続されるゲート配線（３１）が備えられ、該ゲート配線（３１）が接合材料（８２）を介して前記第１チップ（１）に形成されたドレイン領域（７７）と電気的に接続されていることを特徴とする半導体装置。
【請求項３】
第１もしくは第２導電型の第１半導体基板（２、７０）に電子回路もしくは回路配線を形成した回路チップを構成する第１チップ（１）と、
第２導電型の第２半導体基板（２２）および前記第２半導体基板（２２）の上に形成された第２導電型のドリフト層（２３）を備え、前記ドリフト層（２３）のセル部において、前記ドリフト層（２３）の表層部に形成された第１導電型のチャネル層（２４）と、前記チャネル層（２４）の表層部に形成された第２導電型のソース領域（２５）と、前記チャネル層（２４）のうち前記ソース領域（２５）と前記ドリフト層（２３）との間に挟まれた部分をチャネル領域として該チャネル領域の表面上に形成されたゲート絶縁膜（２７）と、前記ゲート絶縁膜（２７）に対して前記チャネル領域と反対側に配置されたゲート電極（２８）と、前記ソース領域（２５）および前記チャネル層（２４）と電気的に接続されたソース電極（３０）と、前記第２半導体基板（２２）の裏面に形成された裏面ドレイン電極（３４）と、を有してなる第２導電型チャネルのパワーＭＯＳＦＥＴが形成された第２チップ（２１）と、を備え、
前記第１チップ（１）の裏面と第２チップ（２１）の前記裏面ドレイン電極（３４）が向かい合わされ、導体材料（８１）を介して電気的に接合されることにより一体化されており、
さらに、前記第１半導体基板（２、７０）は第１導電型の基板で構成され、
前記第１チップ（１）は、前記第１半導体基板（２、７０）の上に形成された第１導電型のドリフト層（３）を有し、前記ドリフト層（３）の表層部に形成された第２導電型のチャネル層（４）と、前記チャネル層（４）の表層部に形成された第１導電型のソース領域（５）と、前記チャネル層（４）のうち前記ソース領域（５）と前記ドリフト層（３）との間に挟まれた部分をチャネル領域として該チャネル領域の表面上に形成されたゲート絶縁膜（７）と、前記ゲート絶縁膜（７）に対して前記チャネル領域と反対側に配置されたゲート電極（８）と、前記ソース領域（５）および前記チャネル層（４）と電気的に接続されたソース電極（１０）と、前記第１半導体基板（２）の裏面に形成された裏面ドレイン電極を構成する電極（７２）と、を有してなる第１導電型チャネルの縦型ＭＯＳＦＥＴを備え、
前記第２チップ（２１）には、前記ゲート電極（２８）に電気的に接続されるゲート配線（３１）が備えられ、該ゲート配線（３１）が接合材料（８２）を介して前記第１チップ（１）に形成された前記裏面ドレイン電極を構成する電極（７２）と電気的に接続されていることを特徴とする半導体装置。
【請求項４】
第１導電型の第１半導体基板（２）および前記第１半導体基板（２）の上に形成された第１導電型のドリフト層（３）を備え、前記ドリフト層（３）のセル部において、前記ドリフト層（３）の表層部に形成された第２導電型のチャネル層（４）と、前記チャネル層（４）の表層部に形成された第１導電型のソース領域（５）と、前記チャネル層（４）のうち前記ソース領域（５）と前記ドリフト層（３）との間に挟まれた部分をチャネル領域として該チャネル領域の表面上に形成されたゲート絶縁膜（７）と、前記ゲート絶縁膜（７）に対して前記チャネル領域と反対側に配置されたゲート電極（８）と、前記ソース領域（５）および前記チャネル層（４）と電気的に接続されたソース電極（１０）と、前記第１半導体基板（２）の裏面に形成された裏面ドレイン電極（１４）と、を有してなる第１導電型チャネルのパワーＭＯＳＦＥＴが形成された第１チップ（１）と、
第１導電型の第２半導体基板（２）および前記第２半導体基板（２）の上に形成された第１導電型のドリフト層（３）を備え、前記ドリフト層（３）のセル部において、前記ドリフト層（３）の表層部に形成された第２導電型のチャネル層（４）と、前記チャネル層（４）の表層部に形成された第１導電型のソース領域（５）と、前記チャネル層（４）のうち前記ソース領域（５）と前記ドリフト層（３）との間に挟まれた部分をチャネル領域として該チャネル領域の表面上に形成されたゲート絶縁膜（７）と、前記ゲート絶縁膜（７）に対して前記チャネル領域と反対側に配置されたゲート電極（８）と、前記ソース領域（５）および前記チャネル層（４）と電気的に接続されたソース電極（１０）と、前記第１半導体基板（２）の裏面に形成された裏面ドレイン電極（１４）と、を有してなる第１導電型チャネルのパワーＭＯＳＦＥＴが形成された第２チップ（２１）と、を備え、
前記第１チップ（１）の前記裏面ドレイン電極（１４）と前記第２チップ（２１）の前記ソース電極（１０）が向かい合わされ、導体材料（４０）を介して電気的に接合されることにより一体化されおり、
さらに、前記第２チップ（２１）には、前記セル部から離れた位置において、前記ドリフト層（３）の上に前記ゲート電極（８）と電気的に接続されるゲート配線（１１）が備えられ、該ゲート配線（１１）が前記第１チップ（１）から露出されるように、前記第１チップ（１）と前記第２チップ（２１）とがずらして接合されている半導体装置の製造方法であって、
前記第１チップ（１）を複数個形成するための第１ウェハ（４１）と、前記第２チップ（２１）を複数個形成するための第２ウェハ（４２）とを用意する工程と、
前記第１ウェハ（４１）に対して前記第１導電型チャネルのパワーＭＯＳＦＥＴを作り込む工程と、
前記第２ウェハ（４２）に対して前記第１導電型チャネルのパワーＭＯＳＦＥＴを作り込む工程と、
前記第１ウェハ（４１）に対し、前記第２ウェハ（４２）に形成された前記ゲート配線（１１）が配置される場所に貫通穴（４１ａ）を形成する工程と、
前記第１ウェハ（４１）と前記第２ウェハ（４２）とを、前記第１ウェハ（４１）に形成した前記貫通孔（４１ａ）に前記第２ウェハ（４２）に形成された前記ゲート配線（１１）が配置されるようにしつつ、前記第１ウェハ（４１）の前記裏面ドレイン電極（１４）と前記第２ウェハ（４２）の前記ソース電極（３０）を対向させ、導体部材（４０）を介して電気的に接合することにより、前記第１、第２ウェハ（４１、４２）を一体化する工程と、
一体化した前記第１ウェハ（４１）および前記第２ウェハ（４２）をダイシングカットしてチップ単位に分割する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項５】
第１導電型の第１半導体基板（５１）および前記第１半導体基板（５１）の上に形成された第２導電型のドリフト層（５３）を備え、前記ドリフト層（５３）のセル部において、前記ドリフト層（５３）の表層部に形成された第１導電型のチャネル層（５４）と、前記チャネル層（５４）の表層部に形成された第２導電型のエミッタ領域（５５）と、前記チャネル層（５４）のうち前記エミッタ領域（５５）と前記ドリフト層（５３）との間に挟まれた部分をチャネル領域として該チャネル領域の表面上に形成されたゲート絶縁膜（５７）と、前記ゲート絶縁膜（５７）に対して前記チャネル領域と反対側に配置されたゲート電極（５８）と、前記エミッタ領域（５５）および前記チャネル層（５４）と電気的に接続されたエミッタ電極（６０）と、前記第１半導体基板（５１）の裏面に形成された裏面コレクタ電極（６２）と、を有してなる第２導電型チャネルのＩＧＢＴが形成された第１チップ（１）と、
第２導電型の第２半導体基板（２２）および前記第２半導体基板（２２）の上に形成された第２導電型のドリフト層（２３）を備え、前記ドリフト層（２３）のセル部において、前記ドリフト層（２３）の表層部に形成された第１導電型のチャネル層（２４）と、前記チャネル層（２４）の表層部に形成された第２導電型のソース領域（２５）と、前記チャネル層（２４）のうち前記ソース領域（２５）と前記ドリフト層（２３）との間に挟まれた部分をチャネル領域として該チャネル領域の表面上に形成されたゲート絶縁膜（２７）と、前記ゲート絶縁膜（２７）に対して前記チャネル領域と反対側に配置されたゲート電極（２８）と、前記ソース領域（２５）および前記チャネル層（２４）と電気的に接続されたソース電極（３０）と、前記第２半導体基板（２２）の裏面に形成された裏面ドレイン電極（３４）と、を有してなる第２導電型チャネルのパワーＭＯＳＦＥＴが形成された第２チップ（２１）と、を備え、
前記第１チップ（１）の前記エミッタ電極（６０）と前記第２チップ（２１）の前記ソース電極（３０）が向かい合わされ、導体材料（４０）を介して電気的に接合されることにより一体化されており、
さらに、前記第１チップ（１）には、前記セル部から離れた位置において、前記ドリフト層（５３）の上に前記ゲート電極（５８）と電気的に接続されるゲート配線（６１）が備えられ、
前記第２チップ（２１）には、前記セル部から離れた位置において、前記ドリフト層（２３）の上に前記ゲート電極（２８）と電気的に接続されるゲート配線（３１）が備えられ、
前記第１チップ（１）の前記ゲート配線（６１）が前記第２チップ（２１）から露出され、かつ、前記第２チップ（２１）の前記ゲート配線（３１）が前記第１チップ（１）から露出されるように、前記第１チップ（１）と前記第２チップ（２１）とがずらして接合されている半導体装置の製造方法であって、
前記第１チップ（１）を複数個形成するための第１ウェハ（４１）と、前記第２チップ（２１）を複数個形成するための第２ウェハ（４２）とを用意する工程と、
前記第１ウェハ（４１）に対して前記第２導電型チャネルのＩＧＢＴを作り込む工程と、
前記第２ウェハ（４２）に対して前記第２導電型チャネルのパワーＭＯＳＦＥＴを作り込む工程と、
前記第１ウェハ（４１）に対し、前記第２ウェハ（４２）に形成された前記ゲート配線（３１）が配置される場所に貫通穴（４１ａ）を形成する工程と、
前記第２ウェハ（４２）に対し、前記第１ウェハ（４１）に形成された前記ゲート配線（６１）が配置される場所に貫通穴（４２ａ）を形成する工程と、
前記第１ウェハ（４１）と前記第２ウェハ（４２）とを、前記第１ウェハ（４１）に形成した前記貫通孔（４１ａ）に前記第２ウェハ（４２）に形成された前記ゲート配線（３１）が配置されるようにしつつ、前記第２ウェハ（４２）に形成した前記貫通孔（４２ａ）に前記第１ウェハ（４１）に形成された前記ゲート配線（６１）が配置されるようにし、前記第１ウェハ（４１）の前記裏面ドレイン電極（１４）と前記第２ウェハ（４２）の前記ソース電極（３０）を対向させ、導体部材（４０）を介して電気的に接合することにより、前記第１、第２ウェハ（４１、４２）を一体化する工程と、
一体化した前記第１ウェハ（４１）および前記第２ウェハ（４２）をダイシングカットしてチップ単位に分割する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のチップを貼り合せ、回路の小型化を可能とする半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、モータ等の負荷を駆動するのに、パワーＭＯＳＦＥＴやＩＧＢＴといったパワーデバイスが使用されている。このパワーデバイスにて例えばモータ駆動のためにフルブリッジ回路を組む場合、ブラシモータを駆動するためには４個、ブラシレスモータを駆動するためには６個のパワーデバイスが必要になる。このため、１チップの同一平面上にパワーデバイスを形成する場合、もしくは、複数チップに各パワーデバイスを形成して同一平面状に並べて実装する場合、共に、基板サイズが大きくなって小型化できないという問題がある。
【０００３】
このため、特許文献１において、ドレイン電極を引き出すために金属リードの表裏に縦型パワーデバイスを実装し、リードフレームをドレイン電極とすることにより、複数のパワーデバイスおよびリードフレームを重ね合わせ、基板サイズの小型化を図ることができる半導体装置が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−７３６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１で提案されている構造では、各半導体素子の間にリードフレームが配置されることになるため、リードフレームの分、実装サイズが大きくなってしまうという問題がある。
【０００６】
本発明は上記点に鑑みて、より基板サイズの小型化を図ることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、第１導電型チャネルのパワーＭＯＳＦＥＴが形成された第１チップ（１）と、第２導電型チャネルのパワーＭＯＳＦＥＴが形成された第２チップ（２１）とを備え、第１、第２チップ（１、２１）が互いの裏面ドレイン電極（１４、３４）を向かい合わされ、導体材料（４０）を介して電気的に接合されることにより一体化されていることを特徴としている。
【０００８】
このように、２つのチップ（１、２１）それぞれに縦型パワーＭＯＳＦＥＴを作り込んでおき、２つのチップ（１、２１）を互いに裏面同士が接続されるように貼り合せることで、一体化できる。このような構造は、各半導体素子の間にリードフレームを配置した構造ではないため、その分、半導体装置の小型化を図ることが可能となる。
【００１０】
また、請求項１に記載の発明では、第１チップ（１）のドリフト層（３）上に形成された第１リードフレーム（１０３）と、第２チップ（２１）のドリフト層（２３）上に形成された第２リードフレーム（１０６）と、第１チップ（１）の端面および第２チップ（２１）の端面と接し、第１チップ（１）に備えられた裏面ドレイン電極（１４）と第２チップ（２１）に備えられた裏面ドレイン電極（３４）とに電気的に接続されると共に、第１、第２リードフレーム（１０３、１０６）とを接続する接続部（１０７）と、を備えた構造としている。このような構造とすれば、アップドレイン構造としなくても良い。
【００２０】
請求項４に記載の発明は、第１導電型チャネルのパワーＭＯＳＦＥＴが形成された第１チップ（１）と、第１導電型チャネルのパワーＭＯＳＦＥＴが形成された第２チップ（２１）とを備え、第１チップ（１）の裏面ドレイン電極（１４）と第２チップ（２１）のソース電極（１０）が向かい合わされ、導体材料（４０）を介して電気的に接合されることにより一体化されており、かつ、第２チップ（２１）に対して、セル部から離れた位置において、ドリフト層（３）の上にゲート電極（８）と電気的に接続されるゲート配線（３１）が備えられる場合、該ゲート配線（３１）が第１チップ（１）から露出されるように、第１チップ（１）と第２チップ（２１）とをずらして接合する構造の半導体装置の製造方法に関する。
具体的には、第１チップ（１）を複数個形成するための第１ウェハ（４１）と、第２チップ（２１）を複数個形成するための第２ウェハ（４２）とを用意する工程と、第１ウェハ（４１）に対して第１導電型チャネルのパワーＭＯＳＦＥＴを作り込む工程と、第２ウェハ（４２）に対して第１導電型チャネルのパワーＭＯＳＦＥＴを作り込む工程と、第１ウェハ（４１）に対し、第２ウェハ（４２）に形成されたゲート配線（１１）が配置される場所に貫通穴（４１ａ）を形成する工程と、第１ウェハ（４１）と第２ウェハ（４２）とを、第１ウェハ（４１）に形成した貫通孔（４１ａ）に第２ウェハ（４２）に形成されたゲート配線（１１）が配置されるようにしつつ、第１ウェハ（４１）の裏面ドレイン電極（１４）と第２ウェハ（４２）のソース電極（３０）を対向させ、導体部材（４０）を介して電気的に接合することにより、第１、第２ウェハ（４１、４２）を一体化する工程と、一体化した第１ウェハ（４１）および第２ウェハ（４２）をダイシングカットしてチップ単位に分割する工程と、を含んだ製造方法により、上記構造の半導体装置を製造することができる。
【００２２】
さらに、請求項５に記載の発明は、第２導電型チャネルのＩＧＢＴが形成された第１チップ（１）と、第２導電型チャネルのパワーＭＯＳＦＥＴが形成された第２チップ（２１）を備え、第１チップ（１）のエミッタ電極（６０）と第２チップ（２１）のソース電極（１０）が向かい合わされ、導体材料（４０）を介して電気的に接合されることにより一体化されており、かつ、第１チップ（１）に対して、セル部から離れた位置において、ドリフト層（５３）の上にゲート電極（５８）と電気的に接続されるゲート配線（６１）が備えられ、第２チップ（２１）に対して、セル部から離れた位置において、ドリフト層（２３）の上にゲート電極（２８）と電気的に接続されるゲート配線（３１）が備えられる場合、第１チップ（１）のゲート配線（６１）が第２チップ（２１）から露出され、かつ、第２チップ（２１）のゲート配線（３１）が第１チップ（１）から露出されるように、第１チップ（１）と第２チップ（２１）とをずらして接合する構造の半導体装置の製造方法に関する。
具体的には、第１チップ（１）を複数個形成するための第１ウェハ（４１）と、第２チップ（２１）を複数個形成するための第２ウェハ（４２）とを用意する工程と、第１ウェハ（４１）に対して第２導電型チャネルのＩＧＢＴを作り込む工程と、第２ウェハ（４２）に対して第２導電型チャネルのパワーＭＯＳＦＥＴを作り込む工程と、第１ウェハ（４１）に対し、第２ウェハ（４２）に形成されたゲート配線（３１）が配置される場所に貫通穴（４１ａ）を形成する工程と、第２ウェハ（４２）に対し、第１ウェハ（４１）に形成されたゲート配線（６１）が配置される場所に貫通穴（４２ａ）を形成する工程と、第１ウェハ（４１）と第２ウェハ（４２）とを、第１ウェハ（４１）に形成した貫通孔（４１ａ）に第２ウェハ（４２）に形成されたゲート配線（３１）が配置されるようにしつつ、第２ウェハ（４２）に形成した貫通孔（４２ａ）に第１ウェハ（４１）に形成されたゲート配線（６１）が配置されるようにし、第１ウェハ（４１）の裏面ドレイン電極（１４）と第２ウェハ（４２）のソース電極（３０）を対向させ、導体部材（４０）を介して電気的に接合することにより、第１、第２ウェハ（４１、４２）を一体化する工程と、一体化した第１ウェハ（４１）および第２ウェハ（４２）をダイシングカットしてチップ単位に分割する工程と、を含んだ製造方法により、上記構造の半導体装置を製造することができる。
【００２３】
また、請求項２、３に記載の発明は、第１チップ（１）を、第１もしくは第２導電型の第１半導体基板（２、７０）に電子回路もしくは回路配線を形成した回路チップとしたものである。このように、第１チップ（１）を回路チップとする場合でも、請求項２、３に記載したように、第１チップ（１）の裏面と第２チップ（２１）の裏面ドレイン電極（３４）を向かい合わせ、導体材料（８１）を介して電気的に接合して一体化することで、請求項１と同様の効果を得ることができる。
【００２４】
この場合、請求項２に記載したように、第１半導体基板（７０）を第１導電型の基板で構成すると共に、第１チップ（１）に、第１半導体基板（７０）のうち第２チップ（２１）側の表層部に形成された第２導電型のソース領域（７６）およびドレイン領域（７７）と、ソース領域（７６）およびドレイン領域（７７）の間をチャネル領域として、該チャネル領域の表面にゲート絶縁膜（７８）を介して形成されたゲート電極（７９）とを有する横型ＭＯＳＦＥＴを形成し、第２チップ（２１）に備えられたゲート電極（２８）に電気的に接続されるゲート配線（３１）に対して、接合材料（８２）を介して第１チップ（１）に形成されたドレイン領域（７７）と電気的に接続されるようにすることができる。
【００２５】
また、請求項３に記載したように、第１半導体基板（２、７０）を第１導電型の基板で構成すると共に、第１チップ（１）に、第１半導体基板（２、７０）の上に形成された第１導電型のドリフト層（３）と、ドリフト層（３）の表層部に形成された第２導電型のチャネル層（４）と、チャネル層（４）の表層部に形成された第１導電型のソース領域（５）と、チャネル層（４）のうちソース領域（５）とドリフト層（３）との間に挟まれた部分をチャネル領域として該チャネル領域の表面上に形成されたゲート絶縁膜（７）と、ゲート絶縁膜（７）に対してチャネル領域と反対側に配置されたゲート電極（８）と、ソース領域（５）およびチャネル層（４）と電気的に接続されたソース電極（１０）と、第１半導体基板（２）の裏面に形成された裏面ドレイン電極を構成する電極（７２）と、を有してなる第１導電型チャネルの縦型ＭＯＳＦＥＴを備え、第２チップ（２１）に備えられたゲート電極（２８）に電気的に接続されるゲート配線（３１）に対し、接合材料（８２）を介して、第１チップ（１）に形成された裏面ドレイン電極を構成する電極（７２）を電気的に接続することもできる。
【００２６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態にかかる半導体装置の断面構成を示す図である。
【図２】図１に示す半導体装置の等価回路図である。
【図３】図１に示す半導体装置を製造するために用いるウェハの上面図である。
【図４】図１に示す半導体装置の製造工程を示した断面図である。
【図５】本発明の第２実施形態にかかる半導体装置の断面構成を示す図である。
【図６】図５に示す半導体装置の等価回路図である。
【図７】図５に示す半導体装置を製造するために用いるウェハの上面図である。
【図８】図５に示す半導体装置の製造工程を示した断面図である。
【図９】本発明の第３実施形態にかかる半導体装置の断面構成を示す図である。
【図１０】図９に示す半導体装置の等価回路図である。
【図１１】図９に示す半導体装置を製造するために用いるウェハの上面図である。
【図１２】図９に示す半導体装置の製造工程を示した断面図である。
【図１３】（ａ）は、本発明の第４実施形態にかかる半導体装置の断面図であり、（ｂ）は、（ａ）の右側領域の拡大図である。
【図１４】（ａ）は、本発明の第５実施形態にかかる半導体装置の断面図であり、（ｂ）は、（ａ）の右側領域の拡大図である。
【図１５−ａ】図１に示した半導体装置に対して外部接続用端子としてのリードフレームを備えたときの断面図である。
【図１５−ｂ】図１に示した半導体装置に対して外部接続用端子としてのリードフレームを備えたときの上面図である。
【図１６−ａ】図１に示した半導体装置をアップドレイン構造としない場合に外部接続用端子としてのリードフレームを備えたときの断面図である。
【図１６−ｂ】図１に示した半導体装置をアップドレイン構造としない場合に外部接続用端子としてのリードフレームを備えたときの上面図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２９】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる半導体装置の断面図である。また、図２は、図１に示す半導体装置の等価回路図である。以下、これらの図を参照して本実施形態の半導体装置について説明する。
【００３０】
図１に示すように、本実施形態の半導体装置は、縦型パワーデバイスとして、トレンチゲート構造のパワーＭＯＳＦＥＴを第１、第２チップ１、２１の２つに対して作り込み、第１、第２チップ１、２１を裏面同士互いに貼り合せることで一体化した構造とされている。
【００３１】
第１チップ１には、Ｐチャネル型のパワーＭＯＳＦＥＴが作り込まれている。具体的には、Ｐ+型シリコン基板２の表面にＰ-型ドリフト層３をエピタキシャル成長させた基板が用いられている。Ｐ-型ドリフト層３内におけるセル領域にＮ型チャネル層４およびＮ型チャネル層４よりも浅いＰ+型ソース領域５が形成されていると共に、トレンチゲート構造が形成されている。トレンチゲート構造は、Ｐ+型ソース領域５およびＮ型チャネル層４を貫通してＰ-型ドリフト層３に達するトレンチ６と、トレンチ６の内壁に形成されたゲート絶縁膜７と、ゲート絶縁膜７の表面においてトレンチ６内を埋め尽くすように形成されたゲート電極８とを有した構成とされている。このような構造では、Ｎ型チャネル層４のうちＰ+型ソース領域５とＰ-型ドリフト層３との間に位置する表面部をチャネル領域として機能する。
【００３２】
また、ゲート電極８の上に層間絶縁膜９が形成されといると共に、層間絶縁膜９上にソース電極１０およびゲート配線１１が備えられている。ソース電極１０は、層間絶縁膜９に形成されたコンタクトホール９ａを通じてＮ型チャネル層４およびＰ+型ソース領域５に電気的に接続されている。ゲート配線１１は、図１とは別断面において、層間絶縁膜９に形成されたコンタクトホール（図示せず）を通じてゲート電極８と電気的に接続されている。
【００３３】
また、Ｐ-型ドリフト層３のうちトレンチゲート構造が構成された領域から離れた位置に、Ｐ+型コンタクト層１２が形成され、この上に表面ドレイン電極１３が形成されることでアップドレイン構造とされている。さらに、Ｐ+型シリコン基板２の裏面側にも裏面ドレイン電極１４が形成され、この裏面ドレイン電極１４側が第２チップ２１と電気的に接続されている。このような構造により、トレンチゲート構造の縦型パワーＭＯＳＦＥＴが構成されている。
【００３４】
なお、トレンチゲート構造のうち最も外側（外縁側）に位置する部分には、トレンチ６と接し、かつ、トレンチ６のうち外側の角部を覆うように形成されたＮ型電界緩和層１５が備えられている。このＮ型電界緩和層１５により、トレンチ６の角部などに掛かる電界を緩和することが可能となり、トレンチ６の角部などに電界集中が生じることによってゲート絶縁膜７が破壊されたりすることを防止できるようになっている。
【００３５】
一方、第２チップ２１には、Ｎチャネル型のパワーＭＯＳＦＥＴが作り込まれている。具体的には、Ｎ+型シリコン基板２２の表面にＮ-型ドリフト層２３をエピタキシャル成長させた基板が用いられている。Ｎ-型ドリフト層２３内におけるセル領域にＰ型チャネル層２４およびＰ型チャネル層２４よりも浅いＮ+型ソース領域２５が形成されていると共に、トレンチゲート構造が形成されている。トレンチゲート構造は、Ｎ+型ソース領域２５およびＰ型チャネル層２４を貫通してＮ-型ドリフト層２３に達するトレンチ２６と、トレンチ２６の内壁に形成されたゲート絶縁膜２７と、ゲート絶縁膜２７の表面においてトレンチ２６内を埋め尽くすように形成されたゲート電極２８とを有した構成とされている。このような構造では、Ｐ型チャネル層２４のうちＮ+型ソース領域２５とＮ-型ドリフト層２３との間に位置する表面部をチャネル領域として機能する。
【００３６】
また、ゲート電極２８の上に層間絶縁膜２９が形成されといると共に、層間絶縁膜２９上にソース電極３０およびゲート配線３１が備えられている。ソース電極３０は、層間絶縁膜２９に形成されたコンタクトホール２９ａを通じてＰ型チャネル層２４およびＮ+型ソース領域２５に電気的に接続されている。ゲート配線３１は、図１とは別断面において、層間絶縁膜２９に形成されたコンタクトホール（図示せず）を通じてゲート電極２８と電気的に接続されている。
【００３７】
また、Ｎ-型ドリフト層２３のうちトレンチゲート構造が構成された領域から離れた位置に、Ｎ+型コンタクト層３２が形成され、この上にドレイン電極３３が形成されている。さらに、Ｎ+型シリコン基板２２の裏面側にも裏面ドレイン電極３４が形成され、この裏面ドレイン電極３４側が第１チップ１と電気的に接続されている。これにより、トレンチゲート構造の縦型パワーＭＯＳＦＥＴが構成されている。
【００３８】
なお、トレンチゲート構造のうち最も外側（外縁側）に位置する部分には、トレンチ２６と接し、かつ、トレンチ２６のうち外側の角部を覆うように形成されたＰ型電界緩和層３５が備えられている。このＰ型電界緩和層３５により、トレンチ２６の角部などに掛かる電界を緩和することが可能となり、トレンチ２６の角部などに電界集中が生じることによってゲート絶縁膜２７が破壊されたりすることを防止できるようになっている。
【００３９】
そして、このように構成された第１チップ１および第２チップ２１が、はんだや導電性接着剤等の導体部材４０を介して互いの裏面側（裏面ドレイン電極１４、３４）同士で電気的に接続されることで、図１に示した構造の半導体装置が構成されている。
【００４０】
このように構成された半導体装置は、Ｐチャネル型のパワーＭＯＳＦＥＴとＮチャネル型のパワーＭＯＳＦＥＴとが互いのドレイン同士を電気的に接続した構造となるため、図２に示すような等価回路を構成することになる。
【００４１】
このように、２つのチップそれぞれに縦型パワーＭＯＳＦＥＴを作り込んでおき、２つのチップを互いに裏面同士が接続されるように貼り合せることで、一体化できる。このような構造は、各半導体素子の間にリードフレームを配置した構造ではないため、その分、半導体装置の小型化を図ることが可能となる。なお、ここでは第１、第２チップ１、２１と半導体装置の外部との電気的接続について記載していないが、このような構造の半導体装置は、表面側に位置するソース電極１０や裏面側に位置するソース電極３０それぞれに対してリードフレームを直接接合したり、ヒートシンクを介してリードフレームを接合すること等により、外部との電気的接続を行うことができる。
【００４２】
次に、上記のように構成される半導体装置の製造方法について説明する。図３および図４は、図１に示す半導体装置の製造工程中の様子を示したものである。
【００４３】
まず、図３（ａ）に示すように、第１ウェハ４１を用意し、第１ウェハ４１に対してデバイス形成プロセスを経て上記したＰチャネル型のパワーＭＯＳＦＥＴを作り込むと共に、図３（ｂ）に示すように、第２ウェハ４２を用意し、第２ウェハ４２に対してＮチャネル型のパワーＭＯＳＦＥＴを作り込む。具体的には、第１、第２ウェハ４１、４２に対して第１チップ１と第２チップ２１に分割する前の状態の各素子を作り込む。
【００４４】
次に、図４（ａ）に示すように、第１ウェハ４１と第２ウェハ４２を互いの裏面同士、つまり裏面ドレイン電極１４、３４が形成されている面同士を対向させ、その間にはんだや導電性接着剤等の導体部材４０にて接合する。そして、図４（ｂ）に示すように、第１ウェハ４１および第２ウェハ４２を共にダイシングカットする。これにより、チップ単位に分割され、第１チップ１と第２チップ２１が貼り合わされた半導体装置が完成する。
【００４５】
このようにウェハ状態で接合しておき、ダイシングカットでチップ単位に分割することで、チップ実装の工数も低減することができる。
【００４６】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態のように第１、第２チップ１、２１に対してＰチャネル型のパワーＭＯＳＦＥＴとＮチャネル型のパワーＭＯＳＦＥＴを形成するのではなく、第１、第２チップ１、２１に共にＰチャネル型のパワーＭＯＳＦＥＴを形成したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４７】
図５は、本実施形態にかかる半導体装置の断面図である。また、図６は、図５に示す半導体装置の等価回路図である。以下、これらの図を参照して本実施形態の半導体装置について説明する。
【００４８】
図５に示すように、本実施形態の半導体装置も、第１、第２チップ１、２１に対して縦型パワーデバイスとしてトレンチゲート構造のパワーＭＯＳＦＥＴを形成しているが、第１、第２チップ１、２１の双方に対して、第１実施形態の第１チップ１と同様、Ｐチャネル型のパワーＭＯＳＦＥＴを形成してある。ただし、第１実施形態と異なり、アップドレイン構造を採用しておらず、図１に示したＰ+型コンタクト層１２やドレイン電極１３が無くされた構造とされている。
【００４９】
そして、第１チップ１の裏面に形成された裏面ドレイン電極１４と第２チップ２１の表面側に形成されたソース電極１０とが導体部材４０を介して電気的に接続されており、第１チップ１によって第２チップ２１のゲート配線１１が覆われてしまわないように、第１チップ１と第２チップ２１とがずらして貼り合わされている。
【００５０】
このように構成された半導体装置は、第１チップ１に形成されたＰチャネル型のパワーＭＯＳＦＥＴのドレインと第２チップ２１に形成されたＰチャネル型のパワーＭＯＳＦＥＴとを電気的に接続した構造となるため、図６に示すような等価回路を構成することになる。このような構成にしても、第１実施形態と同様の効果を得ることができる。
【００５１】
次に、上記のように構成される半導体装置の製造方法について説明する。図７および図８は、図５に示す半導体装置の製造工程中の様子を示したものである。
【００５２】
まず、図７（ａ）、（ｂ）に示すように、第１、第２ウェハ４１、４２を用意し、これら第１、第２ウェハ４１、４２に対してデバイス形成プロセスを経て上記したＰチャネル型のパワーＭＯＳＦＥＴを作り込む。具体的には、第１、第２ウェハ４１、４２に対して第１チップ１と第２チップ２１に分割する前の状態の各素子を作り込む。これら第１ウェハ４１と第２ウェハ４２には同じＰチャネル型のパワーＭＯＳＦＥＴが作り込まれるが、ゲート配線１１の取り出し位置はそれぞれの第１、第２ウェハ４１、４２で左右対称となるようにするのが好ましい。
【００５３】
続いて、図７および図８（ａ）に示すように、第１、第２ウェハ４１、４２のうち各チップ１、２１の周囲の一部と対応する位置にウェットエッチングまたはドライエッチング等により貫通穴４１ａ、４２ａを形成する。具体的には、図７に記載したように、第１ウェハ４１に対しては各第１チップ１の左辺と対応する位置に貫通穴４１ａを形成し、第２ウェハ４２に対しては各第２チップ２１の右辺と対応する位置に貫通穴４２ａを形成する。
【００５４】
そして、図８（ｂ）に示すように、第１、第２ウェハ４１、４２を重ね合わせ、第１ウェハ４１の裏面ドレイン電極１４と第２ウェハ４２のソース電極１０とをはんだや導電性接着剤等の導体部材４０にて接合する。例えば、はんだを予めソース電極１０の表面もしくは裏面ドレイン電極１４の表面にメッキなどにより形成しておき、第１、第２ウェハ４１、４２をアライメントを取って対向配置した状態で加熱することで接合する。このとき、第１、第２ウェハ４１、４２に形成されている第１、第２チップ１、２１が一致するようにアライメントすると、第１ウェハ４１に形成された貫通穴４１ａから第２ウェハ４２に形成されたＰチャネル型のパワーＭＯＳＦＥＴのゲート配線１１が露出させられた状態となる。
【００５５】
この後、図８（ｃ）に示すように、第１ウェハ４１および第２ウェハ４２を共にダイシングカットする。これにより、チップ単位に分割され、第１チップ１と第２チップ２１が貼り合わされた半導体装置が完成する。
【００５６】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置も、第１実施形態のように第１、第２チップ１、２１に対してＰチャネル型のパワーＭＯＳＦＥＴとＮチャネル型のパワーＭＯＳＦＥＴを形成するのではなく、第１チップ１に対してＮチャネル型のＩＧＢＴを形成し、第２チップ２１に対してＮチャネル型のパワーＭＯＳＦＥＴを形成したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５７】
図９は、本実施形態にかかる半導体装置の断面図である。また、図１０は、図９に示す半導体装置の等価回路図である。以下、これらの図を参照して本実施形態の半導体装置について説明する。
【００５８】
図９に示すように、本実施形態の半導体装置では、第１チップ１に対してＮチャネル型のＩＧＢＴを形成し、第２チップ２１に対してＮチャネル型のパワーＭＯＳＦＥＴを形成してある。第２チップ２１に形成されたＮチャネル型のパワーＭＯＳＦＥＴに関しては、基本的には第１実施形態と同様の構造であるが、第１実施形態と異なり、アップドレイン構造を採用していないため、図１に示したＮ+型コンタクト層３２やドレイン電極３３が無くされた構造とされている。
【００５９】
一方、第１チップ１に形成されたＩＧＢＴは、Ｐ+型シリコン基板５１の表面にＮ+型バッファ層５２およびＮ-型ドリフト層５３をエピタキシャル成長させた基板を用いて形成されている。Ｎ-型ドリフト層５３内におけるセル領域にＰ型チャネル層５４およびＰ型チャネル層５４よりも浅いＮ+型エミッタ領域５５が形成されていると共に、トレンチゲート構造が形成されている。トレンチゲート構造は、Ｎ+型エミッタ領域５５およびＰ型チャネル層５４を貫通してＮ-型ドリフト層５３に達するトレンチ５６と、トレンチ５６の内壁に形成されたゲート絶縁膜５７と、ゲート絶縁膜５７の表面においてトレンチ５６内を埋め尽くすように形成されたゲート電極５８とを有した構成とされている。このような構造では、Ｐ型チャネル層５４のうちＮ+型エミッタ領域５５とＮ-型ドリフト層５３との間に位置する表面部をチャネル領域として機能する。
【００６０】
また、ゲート電極５８の上に層間絶縁膜５９が形成されといると共に、層間絶縁膜５９上にエミッタ電極６０およびゲート配線６１が備えられている。エミッタ電極６０は、層間絶縁膜５９に形成されたコンタクトホール５９ａを通じてＰ型チャネル層５４およびＮ+型エミッタ領域５５に電気的に接続されている。ゲート配線６１は、図１とは別断面において、層間絶縁膜５９に形成されたコンタクトホール（図示せず）を通じてゲート電極５８と電気的に接続されている。
【００６１】
さらに、Ｎ+型シリコン基板５２の裏面側に裏面コレクタ電極６２が形成されている。これにより、トレンチゲート構造の縦型パワーＭＯＳＦＥＴが構成されている。
【００６２】
なお、トレンチゲート構造のうち最も外側（外縁側）に位置する部分には、トレンチ５６と接し、かつ、トレンチ５６のうち外側の角部を覆うように形成されたＰ型電界緩和層６３が備えられている。このＰ型電界緩和層６３により、トレンチ５６の角部などに掛かる電界を緩和することが可能となり、トレンチ５６の角部などに電界集中が生じることによってゲート絶縁膜５７が破壊されたりすることを防止できるようになっている。
【００６３】
そして、第１チップ１の表面に形成されたソース電極３０と第２チップ２１の表面に形成されたエミッタ電極６０とが導体部材４０を介して電気的に接続されており、第１チップ１と第２チップ２１それぞれのゲート配線３１、６１が覆われてしまわないように、第１チップ１と第２チップ２１とがずらして貼り合わされている。
【００６４】
このように構成された半導体装置は、第１チップ１に形成されたＮチャネル型のパワーＭＯＳＦＥＴのドレインと第２チップ２１に形成されたＮチャネル型のＩＧＢＴとを電気的に接続した構造となるため、図１０に示すような等価回路を構成することになる。このような構成にしても、第１実施形態と同様の効果を得ることができる。
【００６５】
次に、上記のように構成される半導体装置の製造方法について説明する。図１１および図１２は、図９に示す半導体装置の製造工程中の様子を示したものである。
【００６６】
まず、図１１（ａ）に示すように、第１ウェハ４１を用意し、第１ウェハ４１に対してデバイス形成プロセスを経て上記したＮチャネル型のＩＧＢＴを作り込むと共に、図１１（ｂ）に示すように、第２ウェハ４２を用意し、第２ウェハ４２に対してＮチャネル型のパワーＭＯＳＦＥＴを作り込む。具体的には、第１、第２ウェハ４１、４２に対して第１チップ１と第２チップ２１に分割する前の状態の各素子を作り込む。
【００６７】
続いて、図１１および図１２（ａ）に示すように、第１、第２ウェハ４１、４２のうち各チップ１、２１の周囲の一部と対応する位置にウェットエッチングまたはドライエッチング等により貫通穴４１ａ、４２ａを形成する。具体的には、図１１に記載したように、第１ウェハ４１に対しては、第１チップ１を形成する列の上から一番目と三番目（奇数列）を各第１チップ１の左辺、上から二番目と四番目（偶数列）を各第１チップ１の右辺と対応する位置に貫通穴４１ａを形成する。また、第２ウェハ４２に対しては、第２チップ２１を形成する列の上から一番目と三番目（奇数列）を各第２チップ２１の右辺、上から二番目と四番目（偶数列）を各第２チップ２１の左辺と対応する位置に貫通穴４２ａを形成する。
【００６８】
そして、図１２（ｂ）に示すように、第１、第２ウェハ４１、４２を重ね合わせ、第１ウェハ４１の表面のエミッタ電極６０と第２ウェハ４２のソース電極３０とをはんだや導電性接着剤等の導体部材４０にて接合する。例えば、はんだを予めエミッタ電極６０の表面もしくはソース電極３０の表面にメッキなどにより形成しておき、第１、第２ウェハ４１、４２をアライメントを取って対向配置した状態で加熱することで接合する。このとき、第１、第２ウェハ４１、４２に形成されている第１、第２チップ１、２１が一致するようにアライメントすると、第１ウェハ４１に形成された貫通穴４１ａから第２ウェハ４２に形成されたＮチャネル型のパワーＭＯＳＦＥＴのゲート配線１１が露出させられ、逆に、第２ウェハ４２に形成された貫通穴４２ａから第１ウェハ４１に形成されたＮチャネル型のＩＧＢＴのゲート配線６１が露出させられた状態となる。
【００６９】
この後、図８（ｃ）に示すように、第１ウェハ４１および第２ウェハ４２を共にダイシングカットする。これにより、チップ単位に分割され、第１チップ１と第２チップ２１が貼り合わされた半導体装置が完成する。
【００７０】
なお、本実施形態では、第１、第２ウェハ４１、４２に形成した貫通穴４１ａ、４２ａの形成位置を第２実施形態に対して変更した。これは、第１ウェハ４１における貫通穴４１ａや第２ウェハ４２における貫通穴４２ａが一直線上に配置されることになるためである。シリコン基板を用いてパワー半導体素子を形成する場合、例えば１００ウェハを使用するが、その場合、縦方向と横方向に割れ易い。このため、貫通穴４１ａ、４２ａの配置レイアウトを本実施形態のように直線状にならないようにすれば、第１、第２ウェハ４１、４２が割れ難くなるようにできる。
【００７１】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置は、第１チップ１を電子回路もしくは回路配線が形成された回路チップとし、第２チップ２１に形成されたＮチャネル型のパワーＭＯＳＦＥＴと第１チップ１内の電子回路もしくは回路配線の所望箇所とをリードフレーム無しで接続したものである。なお、本実施形態では、第２チップ２１のうちソース電極３０やゲート配線３１が形成された方の表面を第１チップ１側に向けて配置していること、および、アップドレイン構造としていないこと以外は、基本的に第１実施形態に示したＮチャネル型のパワーＭＯＳＦＥＴと同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００７２】
図１３（ａ）は、本実施形態にかかる半導体装置の断面図であり、図１３（ｂ）は、図１３（ａ）の右側領域の拡大図である。以下、これらの図を参照して本実施形態の半導体装置について説明する。
【００７３】
図１３（ａ）に示されるように、パワーＭＯＳＦＥＴのソース電極３０やゲート配線３１と第１チップ１を構成する半導体基板７０の表面に形成された電極７１、７２とがはんだ等の接合部材８１、８２を介して電気的に接続してある。第１チップ１は第２チップ２１よりも広面積とされ、第１チップ１の一端が第２チップ２１の端面よりも外側に突き出すように配置されると共に、その端部側に向かって電極７１が延設されている。また、第１チップ１のうち第２チップ２１との接合部よりも外側には、第１チップ１内に形成された電子回路もしくは回路配線と外部との電気的な接続を行うためのパッド７３も形成されている。そして、電極７１やパッド７３に対してワイヤ７４、７５をボンディングすることにより、電子回路もしくは回路配線の各部やパワーＭＯＳＦＥＴの各部と外部との電気的接続が行えるように構成されている。また、第２チップ２１のうち第１チップ１と接合される表面と反対側の面において、はんだ等の接合部材８３を介してリードフレーム８４と電気的に接続されている。
【００７４】
具体的には、図１３（ｂ）に示すように、例えば、半導体基板７０はＰ型基板とされ、半導体基板７０のうち第２チップ２１側の表層部には、Ｎ+型ソース領域７６やＮ+型ドレイン領域７７が形成されている。また、Ｎ+型ソース領域７６やＮ+型ドレイン領域７７の間をチャネル領域とし、該チャネル領域上にゲート絶縁膜７８を介して備えられたゲート電極７９が形成されることで横型ＭＯＳＦＥＴが構成されている。このうちのＮ+型ドレイン領域７７に対して電極７２が接続されることで、Ｎ+型ドレイン領域７７がゲート配線３１に電気的に接続されている。なお、ゲート配線３１は、図１３（ｂ）とは別断面において各ゲート電極２８と電気的に接続されている。
【００７５】
このように、一方が縦型パワーＭＯＳＦＥＴが形成されたチップで他方が電子回路もしくは回路配線が形成された回路チップとする場合であっても、互いの対向する面に電極３０、３１、７１、７２を形成しておき、これらが接続されるように貼り合せることで、第１、第２チップ１、２１を一体化できる。このような構造は、各半導体素子の間にリードフレームを配置した構造ではないため、その分、半導体装置の小型化を図ることが可能となる。
【００７６】
なお、ここでは、縦型パワーＭＯＳＦＥＴのゲートと電子回路もしくは回路配線に備えられた横型ＭＯＳＦＥＴのドレインとを電気的に接続した構造としたが、第２チップ２１に温度検出用のダイオードやカレントミラー方式の電流検出セルを備える場合には、それらと電子回路もしくは回路配線のどこかの部位とを電気的に接続する構成としても良い。また、電子回路もしくは回路配線が形成される半導体基板７０をＰ型基板で構成した場合について説明したが、形成される素子に応じてＮ型に導電型を変更しても良い。
【００７７】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体装置も、第１チップ１を電子回路もしくは回路配線が形成される回路チップとし、第２チップ２１に形成されたＮチャネル型のパワーＭＯＳＦＥＴと回路チップとをリードフレーム無しで接続したものであるが、さらに回路チップに対しても縦型半導体素子を内蔵させた構造としている。なお、本実施形態では、第１チップ１のうちの縦型半導体素子以外については、基本的に第４実施形態と同様であるため、第４実施形態と異なる部分についてのみ説明する。
【００７８】
図１４（ａ）は、本実施形態にかかる半導体装置の断面図であり、図１４（ｂ）は、図１４（ａ）の右側領域の拡大図である。以下、これらの図を参照して本実施形態の半導体装置について説明する。
【００７９】
図１４（ａ）に示されるように、本実施形態でも、パワーＭＯＳＦＥＴのソース電極３０や第１チップ１を構成する半導体基板７０の表面に形成された電極７１、７２とがはんだ等の接合部材８１、８２を介して電気的に接続してあるが、第１チップ１は絶縁膜９１によって絶縁分離されており、図１４（ｂ）に示されるように、絶縁膜９１によって分離された領域に縦型半導体素子が形成されている。具体的には、縦型半導体素子として、Ｐチャネル型のパワーＭＯＳＦＥＴが形成されている。このＰチャネル型のパワーＭＯＳＦＥＴは、第１実施形態に示した第１チップ１に形成されたＰチャネル型のパワーＭＯＳＦＥＴと同様の構造とされている。そして、ドレインとなるＰ+型シリコン基板２（半導体基板７０に相当）の裏面に対して裏面ドレイン電極を構成する電極７２が接続されると共に接合部材８２が接合されることにより、Ｐチャネル型のパワーＭＯＳＦＥＴのドレインがゲート配線３１に電気的に接続されている。
【００８０】
このように、一方を縦型パワーＭＯＳＦＥＴが形成されたチップとし、他方を電子回路もしくは回路配線が形成された回路チップとする場合において、縦型パワーＭＯＳＦＥＴを回路チップ側に形成した縦型半導体素子と電気的に接続するような形態としても良い。勿論、このような形態においても、第２チップ２１に温度検出用のダイオードやカレントミラー方式の電流検出セルを備える場合には、それらと電子回路もしくは回路配線のどこかの部位とを電気的に接続する構成としても良い。
【００８１】
（他の実施形態）
（１）上記各実施形態において半導体装置の構造について説明したが、各半導体装置に対する外部接続用端子の接続形態については様々な形態が考えられる。
【００８２】
例えば、第１実施形態に示した半導体装置に対して外部接続用端子としてのリードフレームを備えたときの断面図および上面図を図１５−ａ、ｂに示す。これらの図に示されるように、第１チップ１の表面側にソース電極１０、ゲート配線１１および表面ドレイン電極１３が配置されており、第２チップ２１の裏面側にソース電極３０、ゲート配線３１およびドレイン電極３３が配置されている。これら各部に対して、はんだ等を介してリードフレーム１０１〜１０６が電気的に接続されている。各リードフレーム１０１〜１０６は、図１５−ｂでは図示していないが、半導体装置の外方に向かって延設されており、図示しない封止樹脂にて半導体装置がパッケージ化されても、その外部に張り出し、端子として機能する構造とされている。このように、各部それぞれに対して別々にリードフレーム１０１〜１０６を接続した構造としても良い。
【００８３】
また、図１６−ａ、ｂは、第１実施形態のように２つのチップにトレンチゲート構造の縦型パワーＭＯＳＦＥＴを形成した半導体装置において、アップドレイン構造とするためのＰ+型コンタクト層１２やＮ+型コンタクト層３２を無くし、リードフレームの共通化を図った構造の断面図および上面図である。図１６−ａに示すように、第１、第２チップ１、２１の側面に沿って、リードフレーム１０３、１０６を連結させる連結部１０７が備えられている。これにより、第１チップ１の表面側の表面ドレイン電極１３と第２チップ２１のドレイン電極３３および裏面ドレイン電極１４、３４とが電気的に接続されることになり、かつ、第１、第２チップ１、２１の側面においてＰ-型ドリフト層３やＮ-型ドリフト層２３などと電気的に接続された構造とされるため、アップドレイン構造とする必要が無くなる。このような構造としても良い。
【００８４】
（２）上記第１〜第３実施形態では、縦型のパワー素子として、トレンチゲート構造のパワーＭＯＳＦＥＴやＩＧＢＴを例に挙げて説明したが、プレーナ型のパワーＭＯＳＦＥＴやＩＧＢＴに対しても本発明を適用することができる。
【００８５】
（３）上記第２実施形態では、第１、第２チップ１、２１に共にＰチャネル型のパワーＭＯＳＦＥＴを形成した場合について説明したが、第１、第２チップ１、２１に対してＮチャネル型のパワーＭＯＳＦＥＴを形成する場合においても、同様の構造を採用することができる。また、第２実施形態では、アップドレイン構造としなかったが、第１実施形態に示したようなアップドレイン構造とすることもできる。
【００８６】
（４）また、上記第２、第３実施形態では、第１、第２ウェハ４１、４２をずらして配置することにより、第１、第２チップ１、２１がオフセット配置されるようにしているが、予め第１、第２ウェハ４１、４２をチップ単位に分割して第１、第２チップ１、２１を作成しておき、１つ１つをオフセット配置して導体部材４０を介して接合しても構わない。ただし、この場合、チップ単位で接合を行わなければならなくなるため、製造工程の煩雑化を招くことになる。
【００８７】
（６）また、上記第２実施形態と第３実施形態では、第１、第２ウェハ４１、４２に形成する貫通穴４１ａ、４２ａの配置レイアウトを変えているが、各実施形態いずれの配置レイアウトを採用しても構わない。
【００８８】
（７）さらに、第１〜第３実施形態では、第１、第２チップ１、２１という２つのチップを積層した場合について説明したが、３つ以上のチップを積層配置しても良い。また、２つ以上のチップを横並びさせたものを積層配置しても良い。
【符号の説明】
【００８９】
１                  第１チップ
２、５１            Ｐ+型シリコン基板
４                  Ｎ型チャネル層
５                  Ｐ+型ソース領域
８、２８、５８      ゲート電極
１３                表面ドレイン電極
１４、３４          裏面ドレイン電極
２１                第２チップ
２２                Ｎ+型シリコン基板
２４                Ｐ型チャネル層
２５                Ｎ+型ソース領域
３０                ソース電極
４０                導体部材
４１、４２          第１、第２ウェハ
４１ａ、４２ａ      貫通穴
５４                Ｐ型チャネル層
５５                Ｎ+型エミッタ領域
６０                エミッタ電極
６２                裏面コレクタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５−ａ】
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【図１５−ｂ】
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【図１６−ａ】
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【図１６−ｂ】
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