(57)【特許請求の範囲】
【請求項１】
第１電源電圧端子と基準電圧端子との間にパワー半導体素子を配線し、
前記パワー半導体素子により電力を制御される負荷と、
前記パワー半導体素子を制御する制御回路を設け、
該制御回路が、前記パワー半導体素子のソース端子の電圧に対して予め定めた第１電圧正方向または負方向に離れたまたは前記ソース端子の電圧と等しい高圧側電圧端子と、ソース端子の電圧に対して予め定めた第２電圧負方向に離れた低圧側電圧端子との間で動作し、
第１使用温度範囲では、前記パワー半導体素子のしきい電圧が、前記第１電圧と前記第２電圧の間の電圧であって、
第２使用温度範囲では、前記パワー半導体素子のしきい電圧が、前記第１使用温度範囲における前記第１電圧と第２電圧の間の電圧範囲を越える電圧であることを特徴とする半導体回路。
【請求項２】
請求項１において、前記制御回路が前記パワー半導体素子を加熱して、前記パワー半導体素子のしきい電圧を前記第１使用温度範囲における前記第１電圧と前記第２電圧の間の電圧範囲を超える値から、前記第１使用温度範囲における前記第１電圧と前記第２電圧の間の値に変えることを特徴とする半導体回路。
【請求項３】
請求項２において、前記パワー半導体素子のドレイン・ソース間に電圧を印加しドレイン電流を流して加熱することを特徴とする半導体回路。
【請求項４】
請求項３において、メインスイッチ投入後に第１電源電圧端子が目標電圧値の８０％の電圧に達するまでの電圧上昇期間中に、前記第１電源電圧端子から供給される電流の半分以上を前記パワー半導体素子のドレイン電流として流し、かつ前記負荷に印加される出力電圧を最大出力電圧の３０％以下に保持して前記パワー半導体素子を発熱させ、前記パワー半導体素子のしきい電圧を前記第１電位と前記第２電位の間の値に変えた後、前記第１電源電圧端子の電圧を上げて目標電圧に達するように制御することを特徴とする半導体回路。
【請求項５】
請求項１において、前記制御回路が前記第１使用温度範囲における前記第１電圧と前記第２電圧の間の電圧範囲を超えた電圧を、前記パワー半導体素子のゲート・ソース間に印加してから、前記第１電源電圧端子を最終目標電圧値の８０％の値になるまで上昇させることを特徴とする半導体回路。
【請求項６】
請求項１において、前記制御回路が、前記低圧側電圧端子と基準電圧端子より電圧が低い電圧端子との間または、前記低圧側電圧端子と前記基準電圧端子との間に半導体スイッチ素子を設け、前記第１使用温度範囲における前記第１電圧と前記第２電圧の間の電圧範囲を超えた電圧を前記パワー半導体素子のゲート・ソース間に印加することを特徴とする半導体回路。
【請求項７】
基準電圧端子と該基準電圧端子より電圧が高い第１電源電圧端子との間にパワー半導体素子と出力端子とを配線し、
該パワー半導体素子を制御する制御回路を備え、
該制御回路が前記パワー半導体素子のソース端子の電圧に対し予め定めた第１電圧正方向または負方向に離れたまたは前記ソース端子の電圧と等しい高圧側電圧端子と第２電圧負方向に離れた低圧側電圧端子との間で動作し、
前記低圧側電圧端子の電圧が、前記パワー半導体素子のソース端子の電圧より低い負電圧であり、
前記出力端子と第２電源電圧端子との間に第１のキャパシタと第１の整流素子とを直列接続し、前記出力端子の電圧が上昇したときに前記第１のキャパシタを充電し、前記第１のキャパシタの電圧を用いて前記低圧側電圧端子の電圧を負方向に増加させることを特徴とする半導体回路。
【請求項８】
請求項７において、前記第１のキャパシタと前記第１の整流素子との間に第２のキャパシタを設けたことを特徴とする半導体回路。
【請求項９】
請求項７において、前記出力端子と前記パワー半導体素子の高圧電圧端子との間に第３のキャパシタを設け、前記パワー半導体素子の前記高圧電圧端子と第３の電源電圧端子との間に第２の整流素子を設け、出力端子が低電圧になったときに前記第３のキャパシタに充電される電圧で前記パワー半導体素子の高圧側電圧端子の電圧を正方向に増加させることを特徴とする半導体回路。
【請求項１０】
請求項７において、前記パワー半導体素子が前記基準電圧端子と前記出力端子との間に設けたローサイドスイッチ用パワー半導体素子であって、前記低圧電圧端子と前記第１キャパシタとの間に第２の整流素子を設けたことを特徴とする半導体回路。
【請求項１１】
請求項９において、前記パワー半導体素子が第１電源電圧端子と前記出力端子との間に設けたハイサイドスイッチ用パワー半導体素子と、前記出力端子と前記基準電圧端子との間にローサイドスイッチ用パワー半導体素子とであって、前記ローサイドスイッチ用パワー半導体素子のソース端子と前記第３の電源電圧端子との間に第３の整流素子を設けたことを特徴とする半導体回路。
【請求項１２】
請求項９において、前記第２の電源電圧端子と前記第３の電源電圧端子を共通にしたことを特徴とする半導体回路。
【請求項１３】
請求項７において、前記低圧側電圧端子の電圧を前記基準電圧端子より低くするためにチャージポンプ回路を用いることを特徴とする半導体回路。
【請求項１４】
請求項７において、前記第１電源電圧端子と基準電圧端子の間の電圧が最終目標電圧の８０％までを上昇させる前に、チャージポンプ回路により前記基準電圧端子より負電圧を発生することを特徴とする半導体回路。
【請求項１５】
請求項７において、前記制御回路が、前記第１電源電圧端子と基準電圧端子の間の電圧を最終目標電圧の８０％までに上昇させる前に、前記第１のキャパシタの電圧を充電することを特徴とする半導体回路。
【請求項１６】
第１電源電圧端子と出力端子との間にハイサイドスイッチ用パワー半導体素子を接続し、出力端子と基準電圧端子との間にローサイドスイッチ用パワー半導体素子を配線し、前記出力端子に負荷を接続した半導体回路において、
前記ハイサイドスイッチ用パワー半導体素子と、ハイサイドスイッチ用制御回路が、前記ハイサイドスイッチ用パワー半導体素子のソース端子の電圧に対し予め定めた第１電圧正方向に離れた高圧側電圧端子と第２電圧負方向に離れた低圧側電圧端子との間で動作し、
前記ローサイドスイッチ用パワー半導体素子と、ローサイドスイッチ用制御回路が、前記ローサイドスイッチ用パワー半導体素子のソース端子の電圧に対し予め定めた第１電圧正方向または負方向に離れたまたは前記ソース端子の電圧と等しい高圧側電圧端子と第２電圧負方向に離れた低圧側電圧端子との間で動作し、
前記ハイサイドスイッチ用制御回路への駆動信号を、前記基準電圧端子と正の電圧端子との間の信号レベルから、前記ローサイドスイッチ用制御回路の制御信号レベルにレベルシフトして伝達することを特徴とする半導体回路。
【請求項１７】
請求項１から請求項１６の何れかにおいて、前記パワー半導体素子がバンドギャップが２.０ｅＶ以上の半導体基板を用いた電界効果トランジスタであることを特徴とする半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノーマリオン特性またはしきい電圧が低いノーマリオフ特性を有する電界効果型パワー半導体素子または静電誘導型トランジスタに好適な半導体回路に関する。
【背景技術】
【０００２】
半導体基板にＳｉＣ（炭化珪素）やＧａＮ（窒化ガリウム）やダイヤモンドのようなワイドバンドギャップ半導体素子はパワー半導体素子として優れた特性を有するものの、これらワイドバンドギャップ半導体素子を用いた代表的半導体素子であるＪＦＥＴ（接合型ＦＥＴ）やＳＩＴ（静電誘導型トランジスタ）やＭＥＳＦＥＴ（金属−半導体ＦＥＴ：Metal−Semiconductor−Field−Effect−Transistor）やＨＦＥＴ(Heterojunction Field Effect Transistor)やＨＥＭＴ（High Electron Mobility Transistor）や蓄積型ＦＥＴなどは、ゲート電圧がゼロの時に電流が流れるノーマリオン特性を有する半導体素子、または、しきい電圧が低い半導体素子となるため、制御回路にパワー半導体素子を確実にオフさせるための負ゲート電圧用の電源回路が必要となっている。
【０００３】
また、ゲート電圧によりチャネル部に形成される空乏層の広がりを制御することによりドレイン電流を制御する上記ＪＦＥＴなどの半導体素子では低温状態でゲート領域であるｐ型不純物半導体領域が特に活性化されにくくなるため、ゲート・ソース間に逆バイアス電圧を印加してもｎ型不純物半導体領域に空乏層が形成されにくくなる。このため、車載分野で要求される−２０℃から−４０℃以下の低温状態ではゲート・ソース間に逆バイアス電圧を印加してもドレイン電流を遮断しにくくなる。このため、−２０℃から−４０℃以下の低温状態では室温状態と同じ駆動方法を用いることができない。
【０００４】
特許文献１にはゲート電圧がゼロボルトでもドレイン電流が流れるノーマリオンの高耐圧ＳｉＣ  ＪＦＥＴにゲート電圧がゼロボルトではドレイン電流が流れないノーマリオフの低耐圧ＭＯＳＦＥＴをカスコード接続させて、高耐圧で低損失なノーマリオフ型スイッチング素子を複合素子で実現する方法が開示されている。
【０００５】
特許文献２では、ノーマリオン型トランジスタであるＳＩＴ（静電誘導型トランジスタ）を安定に起動させるためにゲート電圧、ソース電圧の印加に時間差を設けたＳＩＴ起動回路が開示されている。
【０００６】
また、特許文献３にはノーマリオン型ＪＦＥＴを駆動する方法、特にゲート・ソース間ダイオードの耐圧が異なったＪＦＥＴを使用してもゲート電流を低く抑えられる制御回路が開示されている。
【０００７】
【特許文献１】特表平９−５０８４９２号公報（図５Ａ、図５Ｂの記載。）
【特許文献２】特開平７−２３５７０号公報（図１、図２の記載。）
【特許文献３】米国Patent Application Publication  ＵＳ２００３／０１７９０３５Ａ１（図３から図６の記載。）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記従来技術において、特許文献１に記載のものは、ノーマリオン特性のＪＦＥＴを通常のノーマリオフ型パワー半導体素子用回路で制御できるようになるものの、ノーマリオフ特性のパワーＭＯＳＦＥＴがノーマリオン特性のＪＦＥＴの使用数だけ必要になるため複雑になるという問題がある。
【０００９】
特許文献２に記載のものは、ノーマリオン型トランジスタであるＳＩＴを駆動するためにゲート電圧、ソース電圧の印加に時間差を設けたＳＩＴ用の起動回路が開示されているが、−２０℃〜−４０℃以下の低温で回路を起動する場合には通常のゲート・ソース間電圧範囲ではＳＩＴのドレイン電流を遮断できなくなるという問題の対策が考慮されてなかった。
【００１０】
特許文献３に記載のものは、変圧器を使用せずに負ゲート電圧を生成する制御回路に関しては考慮されてなかった。
【００１１】
本発明の目的は、ノーマリオン特性を有するパワー半導体素子またはしきい電圧が低いパワー半導体素子を駆動するのに好適な半導体回路を提供することにある。
【課題を解決するための手段】
【００１２】
本発明は、フローティングバッテリや変圧器や通常のバッテリの数を低減するために整流素子であるダイオードとキャパシタを使用した負電源電圧発生回路を設けた。
【００１３】
さらに、本発明では、−２０℃から−４０℃以下の低温状態でパワー半導体回路を使用する場合も、負荷に大きな悪影響を与えることなくパワー半導体素子を制御するため、パワー半導体素子が接続されている高圧側電圧端子の電圧を目標電圧まで上昇する前に、電界効果型パワー半導体素子を発熱させてしきい電圧を上昇させたり、通常駆動時のゲート・ソース間電圧範囲を超える負のゲート・ソース間電圧（高い逆方向電圧）を印加してドレインリーク電流を抑制した後に高圧電源を上昇させる。
【００１４】
さらに、本発明の半導体回路に使用する電界効果型パワー半導体素子は、ソース拡散層の形状を円形に近づけ、ゲート拡散層の濃度を低くした。
【発明の効果】
【００１５】
本発明では、しきい電圧が負または低いパワー半導体素子の制御回路が簡単となり半導体回路が小型化やＩＣ化しやすくなる。
【発明を実施するための最良の形態】
【００１６】
本発明の半導体回路では、第１電源電圧端子と基準電圧端子との間に少なくとも１つのパワー半導体素子を配線し、前記パワー半導体素子により電力を制御される負荷と、前記パワー半導体素子を制御する制御回路を設け、該制御回路は前記パワー半導体素子のソース電圧に対しあらかじめ定められた第１電圧離れた高圧側電圧端子と第２電圧負方向に離れた低圧側電圧端子との間で動作し、第１使用温度範囲では前記パワー半導体素子のしきい電圧は、前記第１電圧と前記第２電圧の間の電圧で、第２使用温度範囲では前記パワー半導体素子のしきい電圧は前記第１電圧と前記第２電圧の間の電圧範囲を越える電圧としてもよいようにした。これにより、パワー半導体素子の制御回路の低圧側電圧端子の電圧を−２０℃〜−４０℃以下でもパワー半導体素子を遮断できるような高い負電圧に設定したり、常に上記低圧側電圧端子の電圧を常に変動できるように制御するための複雑な回路を用意せずにすむ。なお、前記高圧側電圧端子は前記低圧側電圧端子より電圧が高い端子であり、前記ソース電圧に対し負方向に離れた電圧でもよい、また上記第１電圧はゼロボルトも含む電圧である。
【００１７】
さらに、本発明の半導体回路では、基準電圧端子と前記基準電圧端子の電圧より電圧が高い第１電源電圧端子との間に少なくとも１つのパワー半導体素子と出力端子を配線し、前記パワー半導体素子を制御する制御回路を設け、前記制御回路は各々パワー半導体素子のソース電圧に対し予め定められた第１電圧離れた高圧側電圧と第２電圧負方向に離れた低圧側電圧との間で動作し、前記低圧側電圧は前記ソース電圧より低い電圧であり、前記出力端子と第２電源電圧端子との間に第１のキャパシタと第１の整流素子を直列接続させ、前記出力端子の電圧が上昇したときに前記第１のキャパシタを充電し、前記第１のキャパシタに充電して高めた電圧を前記低圧側電圧端子の電圧を負方向に増加させるように使用した。これにより、ノーマリオフ特性のパワーデバイスや、しきい電圧の低いパワーデバイスを駆動するための負電源電圧をフローティング電源や変圧器を用いずに発生させることができ、制御回路が簡単で小型にできる。
【００２０】
以下、本発明の詳細を図面を用いて説明する。
【実施例１】
【００２１】
図１は、本実施例の回路図であり、図２は駆動タイミングチャートである。図３は、図１で使用されるレベルシフト回路である。パワー半導体素子１０１、１０２にはｎチャネル型のＪＦＥＴを使用した回路を示したが、ＪＦＥＴ以外の他の電界効果型パワー半導体素子や静電誘導型トランジスタやＨＥＭＴ(High Electron Mobility Transistor) や電流利得が高く、ベース電流が小さいバイポーラ型スイッチング素子を使用しても同様である。なお、本実施例では、パワー半導体素子１０１、１０２にノーマリオン型のＳｉＣパワー半導体素子を用いた場合を説明する。
【００２２】
本実施例は、高圧電圧端子５０３と出力端子５０５との間には、ハイサイドスイッチ用のパワー半導体素子１０１を接続し、出力端子５０５と基準電圧端子５０４の間にはローサイドスイッチ用のパワー半導体素子１０２を配置し、前記ハイサイドスイッチ用のパワー半導体素子１０１と前記ローサイドスイッチ用パワー半導体素子１０２により電力を制御される負荷１０４を、出力端子５０５に接続したブリッジ回路である。前記ハイサイドスイッチ用のパワー半導体素子１０１を制御するために、ハイサイドスイッチ用の制御回路１１０、前記ローサイドスイッチ用のパワー半導体素子１０２を制御するために、ローサイドスイッチ用の制御回路１１１を設けてある。
【００２３】
本実施例ではハイサイドスイッチ用の制御回路１１０の高圧側電圧端子は、パワー半導体素子１０１のソース端子と同じ電位であって、出力端子５０５に接続してある。なお、符号５１０は、ハイサイドスイッチ用の制御回路１１０の低圧側電圧端子である。また、ローサイドスイッチ用の制御回路１１１の高圧側電圧端子はパワー半導体素子１０２のソース端子と同じ電位であって基準電圧端子５０４に接続している。なお、符号５０９は、ローサイドスイッチ用の制御回路１１１の低圧側電圧端子である。
【００２４】
本実施例では、電圧端子５００、５０６、５０１、５０２、５１３の電圧は、バッテリ１２６、１２７、１２８、１２９により、例えば、各々１００Ｖ、９０Ｖ、３Ｖ、０Ｖ、−１０Ｖに設定している。もちろん、バッテリに代えて、各電圧を発生する電源装置であってもよい。電圧端子５０６、５０１、５０２、５１３は各々電圧端子５１１、５０７、基準電圧端子５０４、低圧側電圧端子５０９とスイッチ１１５、１１６、１１７、１１８を介して接続してあるが回路の漏れ電流が無視できる場合にはスイッチ１１５、１１６、１１７、１１８を省いて常時接続しても構わない。なお、スイッチ１１５、１１６、１１７、１１８は機械式リレーを用いたスイッチでも半導体スイッチでも構わない。また、本実施例では例えば電圧端子５００の電圧はバッテリ１２８、１２７、１２６を接続して、その合計の電圧で生成されるように図示してあるが、電圧端子５００、５０６、５０１の電圧は各々別々のバッテリで独立に生成しても構わない。
【００２５】
本実施例では、出力端子５０５と電圧端子５１１との間にキャパシタ１１４と整流素子であるダイオード１１３を接続し、出力端子５０５が高電位になったときにキャパシタ１１４に充電した電圧によりハイサイドスイッチ用の制御回路１１０の低圧側電圧端子５１０の電圧を生成することである。低圧側電圧端子５１０の電圧はパワー半導体素子１０１のソース端子である出力端子５０５の電圧より、｛（高圧電圧端子５０３の電圧）−（電圧端子５１１の電圧）−（ダイオード１１３の順方向電圧）｝だけ低い電圧になり、キャパシタ１１４に充電され、負電圧用のフローティング電源として使用される。すなわち、本実施例の場合にはパワー半導体１０１のソース電流により、キャパシタ１１４を充電し、このパワー半導体素子１０１を制動する回路１１０の低圧側電圧端子５１０の電圧がソース電圧よりも負の電圧となるように生成している。
【００２６】
このため、ハイサイドスイッチの制御回路のためにフローティングのバッテリを接続したり変圧器を用いてフローティングの電源を生成する必要がない。本実施例の場合には、パワー半導体素子１０１のしきい電圧は０Ｖと、−｛（高圧電圧端子５０３の電圧）−（電圧端子５１１の電圧）−（ダイオード１１３の順方向電圧）｝Ｖ、との間の値になっている。
【００２７】
図２に駆動タイミングチャートを示す。Ｖｄｄは高圧電圧端子５０３の電圧、Ｖｏｕｔは出力端子５０５の電圧である。本実施例ではスイッチ１１７がオンするときとメインスイッチがオンするときが同時として示す。スイッチ１１６とスイッチ１１８をオンすると制御回路１３４、制御回路１１１の電源電圧が立ち上がり、キャパシタ１１４が充電されて制御回路１１０の電源電圧も立ち上がる。その後、スイッチ１０５、１１５をオンする。本実施例の半導体回路は、メインスイッチ投入後に高圧電圧端子５０３の電圧を最終目標電圧Ｖｄｄ（１００％）の８０％の電圧であるＶｄｄ（８０％）になるまで上昇させる間の、少なくとも一時期に、高圧電圧端子５０３からの供給電流Ｉｓｕｐの半分以上がパワー半導体素子１０１のドレイン電流Ｉｆｅｔとなるように駆動する。この時、パワー半導体素子１０１に流すドレイン電流は、パワー半導体素子１０１に流す最大ドレイン電流の０.１％ 以上のドレイン電流となる。また、このとき、出力電圧Ｖｏｕｔは最終目標電圧Ｖｄｄ（１００％）の３０％以下の電圧となるように高圧電圧端子５０３の昇圧速度を抑える。
【００２８】
このため、本実施例ではインピーダンス１０８、１０９とスイッチ１０６、１０７を用いて、パワー半導体素子のドレイン電流が大きくなるときには、供給電流Ｉｓｕｐの経路のインピーダンスを大きくして供給電流Ｉｓｕｐを小さくする。このｔ２からｔ３の期間にパワー半導体素子に電流を流し自己発熱させ、パワー半導体素子の接合温度を上昇させて、パワー半導体素子のドレインリーク電流を低減させる。一度半導体チップが発熱すると、急速には温度が低下しないため、ドレインリーク電流を低い状態のままに保てる。ドレイン電流が減少したｔ３の時点でスイッチ１０６をオンさせることにより供給電流Ｉｓｕｐの経路のインピーダンスを少し小さくし、キャパシタ１０３やパワー半導体素子の寄生容量の充電を行なう。高圧電圧端子５０３の電圧が目標電圧にほぼ達したｔ４の時点でスイッチ１０７をオンさせて、供給電流Ｉｓｕｐの経路のインピーダンスをゼロにし、通常の駆動モードに移行する。
【００２９】
なお、本実施例ではパワー半導体素子のしきい電圧を上げるためにパワー半導体素子の自己発熱を利用したが、ヒータによる加熱や誘導加熱などの手段を用いて高圧電圧端子５０３の電圧Ｖｄｄを目標電圧まで上昇させる前にパワー半導体素子を加熱しても良い。なお、高圧電圧端子５０３の電圧を徐々に増加させる方法として、上記では、抵抗１０８、１０９とスイッチ素子１０５、１０６、１０７を使用して実現しているが、これら抵抗やスイッチを使用せずにチョッパ等を用いた昇圧回路を使用し、昇圧速度を制御して実現しても構わない。
【００３０】
従来技術の制御回路では高圧電圧端子５０３の電圧を上昇させるときには、パワー半導体素子はオフ駆動させ、そのときのドレイン電流はゼロからパワー半導体素子の最大電流の０.１％未満の電流にしていた。このため、−２０℃〜−４０℃の低温状態でしきい電圧が低下したパワー半導体素子を遮断できる条件で制御回路の低圧側電圧端子の電圧を決定しようとすると、室温状態でパワー半導体素子を遮断するために必要な低圧側電圧端子の電圧より低い電圧（高い負電圧）が必要となる。このため、ゲート駆動回路の電圧振幅を常に高くする必要があり、充放電電力が高くなる。また、常に低圧側電圧端子の電圧が最適値になるような制御回路を使用しようとすると制御回路が複雑になった。
【００３１】
また、従来技術の突入電流防止回路では高圧電圧端子５０３の電圧を上昇させるときにはパワー半導体素子はオフ駆動させるためにパワー半導体素子にはドレイン電流は流れず、供給電流Ｉｓｕｐはキャパシタ１０３やパワー半導体素子１０１、１０２の寄生容量を充電させるためにのみ使われると想定してインピーダンス１０９等の値を選定していた。このため、従来技術の突入電流防止回路を用いてドレイン電流の遮断能力が低下したパワー半導体素子を駆動しようとするとドレインリーク電流が急に大きくなりすぎ、出力端子に印加される出力電圧Ｖｏｕｔは最終目標電圧Ｖｄｄ（１００％）の３０％以上の電圧となる。このため、パワー半導体素子が破壊したり負荷であるアクチュエータが誤動作する可能性があった。あるいは、過電流や過電圧の保護回路が動作し、回路の起動ができなくなるという場合があった。これに対し、本実施例ではこれらの問題を回避できる。
【００３２】
本実施例ではパワー半導体素子のドレイン電流遮断能力が低下する−２０℃〜−４０℃以下の低温状態で、パワー半導体素子を加熱してしきい電圧を上げるかあるいは、パワー半導体素子のゲート・ソース間に印加する逆電圧を一時的に増加することを同時に実施できる回路図になっているが、どちらか一つの方法だけを使用しても構わない。なお、ダイオード１３８は負荷から逆流する電流を防止するためのダイオードであり用途によっては不要である。すなわち、たとえばダイオード１３８をなくし、負荷から逆流する電流が過大となった場合には、スイッチ１０７、１０６をオフさせて抵抗１０８、１０９により負荷電流を抑制させ、負荷から逆流する電流が低下したら、まずスイッチ１０６をオンさせ、その後スイッチ１０７をオンさせるという駆動をしてもかまわない。
【００３３】
図１の端子５０８は入力端子で、制御信号は、制御回路１３４、レベルシフト回路１２５を通ってローサイドスイッチ用の制御回路１１１を制御し、さらにレベルシフト回路１１２を介してハイサイドスイッチ用の制御回路１１０を制御する。図３にレベルシフト回路１２５とレベルシフト回路１１２の構成例を示す。レベルシフト回路１２５は電圧端子５０７／基準電圧端子５０４の信号レベルから基準電圧端子５０４／低圧側電圧端子５０９へ電圧レベルを下げる。「Ｈ」を伝達するためにはＭＯＳＦＥＴ３０７をオンし、ＭＯＳＦＥＴ３０８をオフする。これにより、ラッチ回路３１３がセットされて出力Ｑ１が「Ｈ」になる。「Ｌ」を伝達するためにはＭＯＳＦＥＴ３０８をオンし、ＭＯＳＦＥＴ３０７をオフする。これにより、ラッチ回路３１３がリセットされて出力Ｑ１が「Ｌ」になる。レベルシフト回路１１２は基準電圧端子５０４／低圧側電圧端子５０９の信号レベルから出力端子５０５／低圧側電圧端子５１０の信号レベルへ電圧レベルを上げる。「Ｈ」を伝達するためにはＭＯＳＦＥＴ３００をオンし、ＭＯＳＦＥＴ３０１をオフする。これにより、ラッチ回路３０６がセットされて出力Ｑ２が「Ｈ」になる。「Ｌ」を伝達するためにはＭＯＳＦＥＴ３００をオンし、ＭＯＳＦＥＴ３０１をオフする。これにより、ラッチ回路３０６がリセットされて出力Ｑ２が「Ｌ」になる。
【００３４】
もし、電圧端子５０７／基準電圧端子５０４の電圧レベルから出力端子５０５／低圧側電圧端子５１０の電圧レベルに直接レベルシフトしようとすると電圧範囲が出力端子５０５の電圧状態により高電位側にも低電位側にも電圧を伝達する必要が生じるため回路が複雑になる。これに対し、本実施例では入力端子からの信号はハイサイドスイッチを制御する信号も一旦負電圧側にレベルシフトし、その後高電圧側にレベルシフトしている。すなわち、本実施例では各レベルシフト回路においてレベルシフトさせる電圧範囲が高電位側方向または低電位側方向だけとなるため、制御回路が簡単になる。なお、図３において、ＭＯＳＦＥＴ３０７とＭＯＳＦＥＴ３１１の間、ＭＯＳＦＥＴ３０８とＭＯＳＦＥＴ３０９の間、ＭＯＳＦＥＴ３０４とＭＯＳＦＥＴ３０１の間、ＭＯＳＦＥＴ３０２とＭＯＳＦＥＴ３００の間に各々キャパシタを設けて、容量結合を利用してレベルシフトしても構わない。あるいは、パワー半導体素子を制御する信号の伝達手段として、フォトカプラのような光学的手段を用いたり、変圧器で信号を伝達しても構わない。
【００３５】
メインスイッチが投入された時にパワー半導体素子１０１のゲート・ソース間に逆バイアス電圧が印加されない場合、すなわち、キャパシタ１１４が充電されてない場合にはパワー半導体素子１０１をオフできなくなり、高圧電圧端子５０３を目標電圧まで上昇させようとすると出力端子５０５の電圧も同時に上がる。そこで、本実施例ではメインスイッチが投入されるときには低圧側電圧端子５０９に接続してあるスイッチ素子であるＭＯＳＦＥＴ１２３をオンさせてハイサイドスイッチ用制御回路をオフ駆動できるようにした。さらに、本実施例では−２０℃から−４０℃以下の低温状態でパワー半導体素子１０１をオフしにくくなったときに、ＭＯＳＦＥＴ１２３をオンさせ続けることにより、パワー半導体素子１０１の制御回路の低圧側電圧端子５１０を低圧側電圧端子５０９の電圧にとどめることができる。このため、ソース端子でもある出力端子５０５の電圧が上昇するとパワー半導体素子１０１のゲート・ソース間に通常のゲート電圧範囲を超えた低い電圧（高い逆方向電圧）が印加できるため、出力端子（ソース端子）の電圧の上昇は最小限度に抑えられる。なお、ＭＯＳＦＥＴ１２３を用いるとパワー半導体素子１０１がオフ状態のときにＭＯＳＦＥＴ１２３をオンさせて、ＭＯＳＦＥＴ１２３のドレイン電流が規定電流以上になったらオフする駆動をすることにより、パワー半導体素子１０１のゲート・ソース間ダイオードが降伏電圧となるまで、または、パワー半導体素子１０１のゲート・ソース間に接続したツェナーダイオード１４２が降伏する電圧まで低圧側電圧端子５１０の電圧を下げることが可能である。これにより、パワー半導体素子１０１のしきい電圧が低くなったときにはいつでもパワー半導体素子１０１をオフさせために必要な高い負のゲート・ソース間電圧を印加でき、更に、不要な電流損失を抑制できる。なお、ここではスイッチ素子１２３の役割をパワー半導体素子が低温になりすぎて、オフしにくくなった場合で説明したが、高温時にしきい電圧が低下して、パワー半導体素子がオフしにくくなった場合に使用しても同様の効果がある。また、スイッチ素子１２３は負電圧端子５０４に接続することが望ましいが、基準電圧端子５０４に接続してもかまわない。
【００３６】
ツェナーダイオード１４２は制御回路１１０に使用されるＭＯＳＦＥＴ１１９、１２０などを過電圧から保護するために設けてあるが、過電圧の心配がない場合には不要である。また、抵抗１００はＭＯＳＦＥＴ１２３の電流を抑制するために設けてあるがなくても構わない。または、ＭＯＳＦＥＴ１２３をなくし、抵抗値の大きい抵抗１００だけを設けた場合には抵抗１００に常に電流が流れるが、高圧電圧端子５０３の電圧を立ち上げる前に負の低圧側電圧端子５０９によりキャパシタ１１４を簡単に充電できてパワー半導体素子１０１をオフ制御できる。また、制御回路１３４、１１０、１１１はキャパシタとダイオードの一部は外付けになるが、スイッチ素子であるＭＯＳＦＥＴ等はワンチップに集積回路化して小型化できる。
【００３７】
なお、本実施例ではパワー半導体素子としてノーマリオン型のＪＦＥＴを用いて説明したが、本発明でノーマリオン型のパワーＭＯＳＦＥＴも含む電界効果型パワー半導体素子を対象とした一般の制御回路に対して好適である。ただし、−２０℃から−４０℃以下の低温状態でドレイン電流を遮断する能力が低下するＪＦＥＴやＳＩＴやＭＥＳ・ＦＥＴや蓄積型電界効果トランジスタを用いた場合に特に好適である。
【実施例２】
【００３８】
図４は、本実施例の回路図である。本実施例ではハイサイドスイッチ用のパワー半導体素子１０１を強制的にオフさせる手段としてＭＯＳＦＥＴ１２３をパワー半導体素子１０１のゲート端子に接続してあり、さらに、パワー半導体素子１０１のゲート端子と低圧側電圧端子５１０との間に整流素子であるダイオード１３０を設けたことが実施例１と異なるだけで、その他は実施例１と同じである。ダイオード１３０がない場合には、スイッチ素子であるＭＯＳＦＥＴ１２０のドレイン・ソース間に存在する寄生ダイオードによりパワー半導体素子１０１のゲート・ソース間に高い負の電圧が印加され、低圧側電圧端子５１０の電圧も下がるため、図１に示した実施例１と同様の動作となる。ダイオード１３０があるとパワー半導体素子１０１のゲート・ソース間に低圧側電圧端子５１０より低い電圧も印加できるため、制御回路１１０を構成する半導体スイッチング素子の耐圧を高くしなくてもパワー半導体素子１０１のゲート・ソース間に高い負電圧を印加できる。
【実施例３】
【００３９】
図５は、本実施例の回路図である。本実施例では制御回路１３４を基準電圧端子５０４と低圧側電圧端子５０９の間で動作する回路にしたことが実施例１と異なる。本実施例の場合にはレベルシフト回路１２５がいらない利点がある。その他は実施例１と同じである。
【実施例４】
【００４０】
図６は、本実施例の回路図である。図１に示した実施例１の回路図と比べると、本実施例では高圧側電圧端子は５１２で、パワー半導体素子１０１のソース端子５０５より高い電圧である場合の実施例であることが異なる。このため、ハイサイドスイッチ用パワー半導体素子１０１とローサイドスイッチ用パワー半導体素子１０２のゲート・ソース間電圧範囲を負方向のみならず正方向にも印加できる。このため、パワー半導体素子１０１のゲート・ソース間電圧を高くでき、オン抵抗を低くできる。またパワー半導体素子１０１、１０２がノーマリオフ型の素子の場合でも使用することができる。本実施例の回路構成は、キャパシタ１３１と整流素子であるダイオード１３２を設けてあり、ハイサイドスイッチ用パワー半導体素子の高圧側電圧端子は電圧端子５１２になる。出力端子５０５が低電位になったときに、キャパシタ１３１に電荷が充電され電圧が高められ、この電圧により電圧端子５１２の電圧はパワー半導体素子１０１のソース端子が接続されている出力端子５０５の電圧より｛（電圧端子５０７の電圧）−（ダイオード１３２の順方向電圧）｝だけ高い値になる。ハイサイドスイッチ用パワー半導体素子の低圧側電圧端子は図４と同じで低圧側電圧端子５１０である。本実施例の場合には、ハイサイドスイッチ用パワー半導体素子１０１のしきい電圧は、｛（電圧端子５０７の電圧）−（ダイオード１３２の順方向電圧）｝Ｖと−｛（高圧電圧端子５０３の電圧）−（電圧端子５１１の電圧）−（ダイオード１１３の順方向電圧）｝Ｖとの間の値になっている。
【００４１】
ローサイドスイッチ用パワー半導体素子の高圧側電圧端子は電圧端子５１４になる。本実施例では、ローサイドスイッチ用パワー半導体素子の高圧側電圧端子は電圧端子５０７にしてもよいがハイサイドスイッチ用パワー半導体素子とローサイドスイッチ用パワー半導体素子の高圧側電圧端子の電圧を揃えるために整流素子であるダイオード１３３を設けた。ＪＦＥＴの場合ゲート・ソース間の順方向電圧は、Ｓｉ基板の場合には０.７Ｖ 程度、ＳｉＣ基板の場合でも２.５Ｖ 程度と低い。正の電圧を高くしすぎるとゲートからドレインに電流が流れてしまうため、電圧端子５０７の電圧制御は大切である。
【００４２】
本回路の構成により電圧端子５０７の電圧を最適に制御することにより、ハイサイドスイッチ用パワー半導体素子１０１とローサイドスイッチ用パワー半導体素子１０２の両方のゲート・ソース間電圧の上限値をほぼ同じ値に設定できる。そのために、ハイサイドスイッチ用パワー半導体素子１０１とローサイドスイッチ用パワー半導体素子１０２を最適に制御できる。なお、整流素子であるダイオード１３３を設けた場合にはローサイドスイッチ用パワー半導体素子１０２のしきい電圧は｛（電圧端子５０７の電圧）−（ダイオード１３３の順方向電圧）｝Ｖと（低圧側電圧端子５０９の電圧）Ｖとの間の値にしている。
【００４３】
なお、本実施例では、パワー半導体素子としてはパワーＭＯＳＦＥＴも含む電界効果型パワー半導体素子を対象とした一般の制御回路に対して好適である。特に、−２０℃から−４０℃以下の低温状態でドレイン電流を遮断する能力が低下するＪＦＥＴやＳＩＴやＭＥＳ・ＦＥＴや蓄積型電界効果トランジスタを用いた場合に特に好適である。
【００４４】
ノーマリオフ型パワー半導体素子の場合にはゲート・ソース間電圧をゼロボルトにすればオフできるため、本実施例のように必ずしもゲート・ソース間に負電圧を印加する必要はないが、本実施例のようにパワー半導体素子のゲート・ソース間に負電圧を印加してオフさせる場合にはゲート端子に印加される雑音によりパワー半導体素子が誤ってオンすることを防止できる。その他は実施例１と同じである。
【実施例５】
【００４５】
図７は、本実施例の回路図である。図６に示した実施例４の回路図と比べると、本実施例では整流素子としてダイオード１３２の代わりにＭＯＳＦＥＴ１２４とコンパレータ１３５を使用していることが異なる。コンパレータ１３５は電圧端子５１２の電圧が電圧端子５０７の電圧より低くなったときにだけＭＯＳＦＥＴ１２４をオンさせ、電圧端子５１２の電圧が電圧端子５０７の電圧より高くなったときにだけＭＯＳＦＥＴ１２４をオフさせる。このため、回路は少し複雑になるが図６のダイオード１３２の順方向電圧降下分を低くできる。このため、本実施例では図６のダイオード１３３も削除できる。その他は実施例４と同じである。
【実施例６】
【００４６】
図８は、本実施例の回路図である。図６に示した実施例４の回路図と比べると、本実施例ではキャパシタ１１４の代わりにキャパシタ１３６を使用していることが異なる。ハイサイドスイッチ用制御回路の低圧側電圧端子の電圧はキャパシタ１３６とキャパシタ１３１に充電される電圧の差で決まっている。本実施例の場合にはキャパシタ１１４はないがキャパシタ１３６とキャパシタ１３１があるため、実質的には図６と同じである。従って、本実施例の特徴とその効果は実施例４と同じである。
【実施例７】
【００４７】
図９は、本実施例の回路図である。図１に示した実施例１の回路図と比べると、本実施例では、ローサイドスイッチ用パワー半導体素子１０２の制御回路１１１の低圧側電圧端子５０９の負電圧をバッテリ１２９なしで生成していることが異なる。低圧側電圧端子５０９の電圧を生成するために、キャパシタ１１４とローサイドスイッチ用の低圧側電圧端子５０９との間に整流素子であるダイオード１３９を接続してある。
【００４８】
これにより出力端子５０５が高圧になったときにキャパシタ１１４を充電し、出力端子５０５が低電位になったときにキャパシタ１１４に充電していたエネルギーの一部をキャパシタ１４１を充電するために使用している。すなわち、キャパシタ１４１を図１に示したバッテリ１２９の代わりに使用している。さらに、メインスイッチが投入されて高圧電圧端子５０３の電圧が立ち上がる前にパワー半導体素子１０１、１０２をオフ駆動するため、図１０で示されるようなチャージポンプ回路１３７により基準電圧端子５０４より負の電圧を低圧側電圧端子５０９に発生させて、キャパシタ１４１をあらかじめ充電する。図１０において、ＭＯＳＦＥＴ３１９〜３２３はダイオード（整流素子）として動作しており、ゲートが接続された端子がアノード、ゲートが接続されてない方の端子がカソードとして動作する。符号３２４から３２７はキャパシタで、クロックφ１とクロックφ２を逆位相で動作させて低圧側電圧端子５０９から基準電圧端子５０４に電荷を移動させることにより、低圧側電圧端子５０９を負電圧にする。クロック周波数は数百ｋＨｚ程度から数十ＭＨｚ程度にしている。また、制御回路１３４、１１０、１１１、チャージポンプ回路１３７はキャパシタとダイオードの一部は外付けになるがスイッチ素子であるＭＯＳＦＥＴ等はワンチップに集積回路化して小型化できる。その他は実施例１と同じである。
【実施例８】
【００４９】
図１１は、本実施例の回路図である。図６に示した実施例４の回路図と比べると、図９に示した実施例７と同様に、ハイサイドスイッチ用制御回路の低圧側電圧端子５０９の負電圧をバッテリ１２９なしで生成していることだけが異なっている。その他は実施例４と同じである。なお、ローサイドスイッチ用パワー半導体素子１０２が、ノーマリオフ型素子の場合にはチャージポンプ回路１３７はなくてもよい。
【実施例９】
【００５０】
図１２は、本実施例の回路図である。本実施例はパワー半導体素子１０１をハイサイドスイッチ回路に用いた場合である。本実施例は図９に示した実施例７においてローサイドスイッチ用のパワー半導体素子１０２関係の回路がないだけで、その他は実施例７と同じである。
【実施例１０】
【００５１】
図１３は、本実施例の回路図である。本実施例はパワー半導体素子１０２をローサイドスイッチ回路に用いた。本実施例は図９に示した実施例７においてハイサイドスイッチ用のパワー半導体素子１０１関係の回路がないだけで、その他は実施例７と同じである。
【実施例１１】
【００５２】
図１４は、本実施例の回路図である。図１に示した実施例１の回路図と比べると、本実施例では、図１に示したハイサイドスイッチ素子の低圧側電圧を供給する電圧端子５０６、５１１、スイッチ１１５をなくし、その代わり、キャパシタ１４３を追加してハイサイドスイッチ素子の低圧側で電圧端子５１０の電圧を生成していることが異なる。このため、図１の電圧端子５１１はなくして電圧端子５０７と共通に使用している。なお、バッテリ１２６、１２７はバッテリ１４４として集約して示す。なお、電圧端子５０７の電圧はバッテリ１４４を使用せずに電源装置で生成してもかまわない。
【００５３】
本実施例では、高圧電圧端子５０３が例えば１００Ｖ、電圧端子５０１が例えば３Ｖのときに出力端子５０５と低圧側電圧端子５１０との間の電圧を１０Ｖにするには、ツェナーダイオード１４２はなくてもキャパシタ１１４とキャパシタ１４３の容量比を８７：１０とすればよい。なお、この容量比は、寄生容量やダイオードの順方向電圧降下やパワー半導体素子のオン電圧は無視したものである。降伏電圧が１０Ｖのツェナーダイオード１４２を使用することにより、上記キャパシタの容量比がずれても出力端子５０５と低圧側電圧端子５１０との間の電圧を１０Ｖにできる。本実施例では電圧端子５０６、５１１やスイッチ１１５をなくしたが、その他は実施例１と同じである。
【実施例１２】
【００５４】
図１５は、本実施例の回路図である。図１１に示した実施例８の回路図と比べると、本実施例では、図１４に示した実施例１１と同様にハイサイドスイッチ用制御回路の低圧側電圧端子５０９の負電圧をバッテリ１２９なしで生成していることが異なる。このため、本実施例では、図１１の電圧端子５０６、５１１やスイッチ１１５をなくすことができる。本実施例では、電圧端子５０６、５１１やスイッチ１１５がない他は、実施例８と同じである。
【実施例１３】
【００５５】
図１６は、本実施例の回路ブロック図である。本実施例では図１５に示した実施例１２を例にして、高圧電圧端子５０３、電圧端子５０７、低圧側電圧端子５０９の電圧を交流回路から生成する場合を示す。本実施例ではメインスイッチをオンさせるとスイッチ１４５、スイッチ１４６がオンし、変圧器１５２により電圧端子５０７、低圧側電圧端子５０９に電圧が生成される。さらに高圧電圧端子５０３用のスイッチ２００は図２で説明したように高圧回路を起動する時に内部抵抗を徐々に低下するようになっており、ダイオード１４７からダイオード１５０で構成される整流回路１５６とキャパシタ１５１により脈流を低減させて、高圧電圧端子５０３の電圧を発生させている。本実施例では、図１５に示した実施例１２の回路で、スイッチ２００が交流に対するスイッチ回路になっている。
【実施例１４】
【００５６】
図１８は、本実施例のパワー半導体素子の平面図であり、図１７は図１８のＡ−Ａ′部分の断面図である。本実施例の半導体素子はバンドギャップが２.０ｅＶ 以上のワイドバンドギャップ半導体であるＳｉＣを半導体基板に用いたＪＦＥＴまたはＳＩＴである。なお、ワイドバンドギャップ半導体基板には、ＳｉＣのほかにもＧａＮ（窒化ガリウム）やダイアモンドがある。図１７と図１８で、符号１はドレイン電極、２は高濃度ｎ型基板、３は低濃度ｎ型ドレイン領域、４ａは高濃度ｎ型ソース領域、６ａは高濃度ｐ型ゲート領域、７ａは低濃度ｐ型ゲート領域、５ａは高濃度ｎ型ソース領域４ａとオーミックコンタクトをとるために設けたソース電極、８ａは高濃度ｐ型ゲート領域６ａとオーミックコンタクトをとるために設けたゲート電極、９ａは第２のソース電極、９ｂは第２のゲート電極である。低濃度ｐ型ゲート領域７ａは、トレンチを形成後に斜めイオン打ち込みによりｐ型不純物層を形成する。符号１０はゲートパッドが形成される領域である。また、ソースパッドの位置は図１８には示してないが、ゲートパッドが形成される領域１０と同じ平面上に形成する。
【００５７】
ゲート・ソース間に逆バイアスの電圧が印加されると、低濃度ｐ型ゲート領域７ａ、ゲート電極８ａと、低濃度ｎ型ドレイン領域３との間の空乏層が広がり、高濃度ｎ型ソース領域４ａ直下のトレンチで囲まれたチャネル領域に電流が流れなくなる。逆に、ゲート・ソース間の逆バイアス電圧を低くし、しきい電圧より高いゲート電圧が印加されたときには、ドレイン・ソース間に電流が流れる。
【００５８】
従来技術のパワーＭＯＳＦＥＴの場合には、単位面積当たりのゲートの長さを長くしてオン抵抗を下げるためにセルを円形や多角形にすることが行われていた。すなわち、図１８の平面寸法ＸとＹの比率を小さくしていた。また、従来技術のＪＦＥＴの場合には、ドレイン電流はチャネルの平面図サイズに比例するため、従来技術ではオン抵抗を下げるために、高濃度ｎ型ソース領域４ａを細長く形成、すなわち、平面寸法ＸとＹの比率Ｘ：Ｙはできるだけ大きく取っていた。
【００５９】
しかしながら、本実施例のように、トレンチを利用してゲート半導体領域を形成しｇｍが高い接合型ＦＥＴを作る場合には、平面寸法ＸとＹの比率を大きくすると、しきい電圧がばらつきやすくなることが判明した。また、ドレイン・ソース間の破壊ポイントが細長く形成したチャネル領域の隅に集中するためドレインの耐圧特性が図１９の（Ｉ）で示すグラフのように、ソフトブレークダウン特性となることが分かった。
【００６０】
本実施例のＪＦＥＴでは高濃度ｎ型ソース領域４ａの平面寸法ＸとＹの比Ｘ／Ｙを１／１０から１／１、すなわち、平面寸法ＸがＹの１０％〜１００％、さらに望ましくは平面寸法ＸとＹの比Ｘ／Ｙを、１／５から１／１、すなわち、平面寸法ＸがＹの２０％〜１００％とした。また、トレンチ領域で囲まれるソース領域である高濃度ｎ型ソース領域４ａならびに高濃度ｎ型ソース領域４ａ直下のチャネル領域を縦方向と横方向に複数個配置して、オン抵抗を低くし、大電流化した。これにより、ドレイン・ソース間の破壊ポイントの数が増加し一様化するため、図１９の（ＩＩ）で示すグラフのように、ドレイン電流の立ち上がり部分が急峻になって、破壊特性をハードブレークダウン化し、破壊強度を高くした。さらに、本実施例では、低濃度ｐ型ゲート領域７ａ、ゲート電極８ａで囲まれるチャネル領域の形状が均一化しやすくなるため、しきい電圧のばらつきが小さくなる。なお、高濃度ｎ型ソース領域４ａの平面形状は四角ではなく多角形や楕円形や円形、半円と直線を組み合わせた競技トラック形状にするとさらによい。
【００６１】
素子温度が−２０℃から−４０℃程度の低温では、特にｐ型不純物が活性化しなくなりチャネル部に空乏層を形成しにくくなることが分かった。このような低温状態でもＪＦＥＴを遮断させやすくするためにはゲート・ソース間に高い逆方向電圧を印加する必要がある。ソース用半導体領域とゲート用半導体領域が高濃度で接触するとゲート・ソース間ダイオードの耐圧が低くなるため、本実施例では低濃度ｐ型ゲート領域７ａを設けてゲート・ソース間ダイオードの逆方向電圧に対する耐圧を高くしている。このため、本実施例のＪＦＥＴでは、−２０℃から−４０℃以下の低温でオフできるような高い負ゲート電圧を印加しても、ゲート・ソース間のリーク電流を無視できる。また、本構造は、ＪＦＥＴが高温となり、しきい電圧が低くなった場合に、高い負ゲート電圧を印加する場合にも有効である。
【００６２】
なお、トレンチを細く形成するために、トレンチの底のゲート用の高濃度ｐ型ゲート領域６ａにオーミックコンタクトを取るために用いるゲート電極８ａは厚くできない。このため、ゲート電極８ａをトレンチの上に延長させることは難しい。一方、トレンチの底の高濃度ｐ型ゲート領域６ａからゲートパッドが形成される領域１０までの配線を形成するためには、トレンチの側壁に形成した低濃度ｐ型ゲート領域７ａを介してトレンチの底からトレンチの上まで接続すると簡単であるが、ゲート抵抗が高くなる。
【００６３】
そこで、本実施例の半導体素子では、ゲート電極８ａからゲートパッドが形成される領域１０までのゲート配線抵抗を低減するために、高濃度ｐ型ゲート領域６ａにオーミックコンタクトをとるためにゲート電極８ａを設け、さらにゲート電極８ａより膜厚が厚い第２のゲート電極９ｂと接続して、ゲートパッドが形成される領域１０に接続した。さらに、ソース電極の抵抗を低減するために高濃度ｎ型ソース電極４ａより膜厚が厚い第２のソース電極９ａを配置している。ここで、第２のソース電極９ａと第２のゲート電極９ｂは同一工程で形成できる。
【００６４】
また、本実施例ではドレイン・ソース間の耐圧を高くするために、トレンチの底に形成した高濃度ｐ型領域６ｂ、６ｃと、トレンチの側壁に形成した低濃度ｐ型領域７ｂ、７ｃを、トレンチの上に形成した高濃度ｎ型領域４ｂ、４ｃで分離して、フローティングのフィールドリミティングリングを形成している。高濃度ｎ型領域４ｂはソース用の高濃度ｎ型ソース領域４ａと同一工程にし、高濃度ｐ型領域６ｂ、６ｃと、低濃度ｐ型領域７ｂ、７ｃはゲート用の高濃度ｐ型領域６ａ、ゲート用の低濃度ｐ型ゲート領域７ａと同一工程で形成できる。なお、高濃度ｎ型領域４ａ、４ｂ、４ｃをｐ型領域７ａ、７ｂ、７ｃと高濃度不純物同士で接触しないように離して形成する場合には、トレンチ側壁のｐ型領域７ａ、７ｂ、７ｃの不純物濃度は高くても耐圧確保できるためかまわない。
【００６５】
以上、本実施例では電界効果型パワー半導体素子はｎチャネル型の場合を説明したが、ｐチャネル型のパワー半導体素子の場合には回路の極性や不純物層の導電型を逆にすることにより同様な構成が実現でき、同様の効果が得られることはいうまでもない。
【図面の簡単な説明】
【００６６】
【図１】実施例１の回路図。
【図２】実施例１の半導体回路図の駆動タイミングチャート。
【図３】実施例１の回路図のレベルシフト回路図。
【図４】実施例２の半導体回路図。
【図５】実施例３の半導体回路図。
【図６】実施例４の半導体回路図。
【図７】実施例５の半導体回路図。
【図８】実施例６の半導体回路図。
【図９】実施例７の半導体回路図。
【図１０】実施例７のチャージポンプ回路図。
【図１１】実施例８の半導体回路図。
【図１２】実施例９の半導体回路図。
【図１３】実施例１０の半導体回路図。
【図１４】実施例１１の半導体回路図。
【図１５】実施例１２の半導体回路図。
【図１６】実施例１３の半導体回路図。
【図１７】実施例１４の接合型半導体素子の断面図。
【図１８】実施例１４の接合型半導体素子の平面図。
【図１９】実施例１４の接合型半導体素子の特性図。
【符号の説明】
【００６７】
１…ドレイン電極、２…高濃度ｎ型基板、３…低濃度ｎ型ドレイン領域、４ａ…高濃度ｎ型ソース領域、４ｂ、４ｃ、４ｄ、４ｅ…高濃度ｎ型領域、５ａ…ソース電極、５ｂ〜５ｅ、８ｂ、８ｃ、８ｄ…金属層、６ａ…高濃度ｐ型ゲート領域、６ｂ〜６ｄ…高濃度ｐ型領域、７ａ…低濃度ｐ型ゲート領域、７ｂ〜７ｄ…低濃度ｐ型領域、８ａ…第１ゲート金属層、９ａ…第２のソース電極、９ｂ…第２のゲート電極、９ｃ…フィールドプレート金属層、９ｄ…ドレインフィールドプレート金属層、１０…ゲートパッドが形成される領域、１１…絶縁層、１００…抵抗、１０１、１０２…パワー半導体素子、１０３、１１４、１３１、１３６、１４１、１４３、１５１、３２４〜３２７…キャパシタ、１０４…負荷、１０５〜１０７、１１５〜１１８、１４５、１４６、２００…スイッチ、１０８、１０９…インピーダンス、１１０、１１１、１３４…制御回路、１１２、１２５…レベルシフト回路、１１３、１３０、１３２、１３３、１３８、１３９、１４７〜１５０…ダイオード、１１９〜１２４…ＭＯＳＦＥＴ、１２６〜１２９、１４４…バッテリ、１３５…コンパレータ、１３７…チャージポンプ回路、１４２、１５７…ツェナーダイオード、１５２…変圧器、１５３…交流用プラグ、１５４、１５５…電源回路、１５６…整流回路、３００〜３０５、３０７〜３１２、３１４〜３２３…ＭＯＳＦＥＴ、３０６、３１３…ラッチ回路、５００、５０１、５０２、５０６、５０７、５１１〜５１４…電圧端子、５０３…高圧電圧端子、５０４…基準電圧端子、５０５…出力端子、５０８…入力端子、５０９、５１０…低圧側電圧端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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