(57)【特許請求の範囲】
【請求項１】
基板表面上に形成され、絶縁性を有し、第１の方向にある間隔を隔てて配置された第１及び第２の活性領域を画定する素子分離構造体と、
前記第１の活性領域から前記素子分離構造体上まで延在するように形成され、導電材料からなる第１のフローティングゲート電極と、
前記第２の活性領域から前記素子分離構造体上まで延在するように形成され、導電材料からなる第２のフローティングゲート電極と、
絶縁材料により形成され、前記素子分離構造体上に設けられ、前記第１のフローティングゲート電極と第２のフローティングゲート電極とを物理的に連結する絶縁分離領域と、
前記第１、第２のフローティングゲート電極、及び前記絶縁分離領域の上に連続的に形成され、導電材料からなるコントロールゲート電極と
を有し、
前記絶縁分離領域が、前記第１の方向に隔てて配置された２つの絶縁部分、及び該２つの絶縁部分の間に配置された中間部分を含み、該中間部分は、前記第１及び第２のフローティングゲート電極と同一材料で形成されており、前記第１及び第２のフローティングゲート電極と同一の厚さを有し、該中間部分には、前記第１及び第２のフローティングゲート電極に添加されている不純物と同一の不純物が同一濃度になるように添加されている半導体記憶装置。
【請求項２】
前記第１及び第２のフローティングゲート電極がシリコンで形成され、前記絶縁分離領域の前記２つの絶縁部分が酸化シリコンで形成されている請求項１に記載の半導体記憶装置。
【請求項３】
前記絶縁分離領域と前記第１のフローティングゲート電極との境界、及び前記絶縁分離領域と前記第２のフローティングゲート電極との境界に、前記絶縁分離領域の上面が前記第１及び第２のフローティングゲート電極の上面よりも高くなるような段差が形成されている請求項２に記載の半導体記憶装置。
【請求項４】
主表面を有する半導体基板と、
前記半導体基板の主表面上に形成された複数のフローティングゲート型ＦＥＴであって、該ＦＥＴが、主表面上に行列状に配置され、各ＦＥＴのソース領域、チャネル領域、及びドレイン領域が行方向に配列している前記ＦＥＴと、
前記複数のＦＥＴを、列方向に関して電気的に分離する素子分離構造体と、
前記素子分離構造体の上に配置され、列方向に配列した２つのＦＥＴのフローティングゲート電極の相互に対向する端面に接触し、２つのフローティングゲート電極同士の電気的絶縁性を確保し、かつ両者を物理的に連結する絶縁分離領域と
を有し、
前記ＦＥＴの各々のコントロールゲート電極が、前記絶縁分離領域上を経由して、列方向に隣接する他のＦＥＴのコントロールゲート電極に連続しており、
前記絶縁分離領域が、前記列方向に隔てて配置された２つの絶縁部分、及び該２つの絶縁部分の間に配置された中間部分を含み、該中間部分は、前記ＦＥＴのフローティングゲート電極と同一材料で形成されており、前記ＦＥＴのフローティングゲート電極と同一の厚さを有し、該中間部分には、前記ＦＥＴのフローティングゲート電極に添加されている不純物と同一の不純物が同一濃度になるように添加されている半導体記憶装置。
【請求項５】
さらに、前記半導体基板の主表面上に、前記ＦＥＴの各行に対応して配置され、対応する行のＦＥＴのドレイン領域同士を電気的に接続するビット線を有する請求項４に記載の半導体記憶装置。
【請求項６】
さらに、前記半導体基板の主表面上に配置され、各ＦＥＴのソース領域に駆動電圧を供給するソース線を有する請求項４または５に記載の半導体記憶装置。
【請求項７】
半導体基板の主表面上に、第１の方向にある間隔を隔てて活性領域が配列するように素子分離構造体を形成する工程と、
前記活性領域の表面上に、第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜及び素子分離構造体を覆うように、第１の導電膜を形成する工程と、
前記第１の導電膜の一部を選択的に絶縁物化する工程であって、前記第１の方向に並んだ活性領域の間の素子分離構造体の上の一部の領域を、基板温度５００℃〜６００℃の条件で、且つ前記第１の導電膜の上層部がスパッタされる条件で、酸素を注入することにより絶縁物化する工程と、
一部が絶縁物化された前記第１の導電膜の表面のうち、少なくとも絶縁物化されていない領域上に、第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜を覆うように、基板の全面上に第２の導電膜を形成する工程と、
前記第２の導電膜から、少なくとも前記第１の導電膜までの積層構造をパターニングすることにより、フローティングゲート電極及びフローティングゲート電極上に積層されたワード線を形成する工程であって、該ワード線が前記第１の方向に延在し、前記活性領域上を通過するように前記ワード線を形成する工程と、
前記活性領域の、前記ワード線の両側の領域に不純物を添加し、ソース領域とドレイン領域を形成する工程と
を有し、
前記第１の導電膜の一部を選択的に絶縁物化する工程において、
前記第１の方向に並んだ活性領域の間の素子分離構造体の各々の上の前記第１の導電膜のうち、前記第１の方向に隔てて配置された２つの領域に、前記条件で酸素を注入する半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、特にフローティングゲート電極とコントロールゲート電極とを積層したＦＥＴを有する半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
図６は、従来のフローティングゲート型ＦＥＴを用いた半導体記憶装置の断面図を示す。シリコン基板１００の表面上にフィールド酸化膜１０１が形成されている。フィールド酸化膜１０１により、図６の横方向に配列した活性領域が画定されている。各活性領域内に、フローティングゲート型ＦＥＴ１１０が形成されている。図６に示す断面図は、フローティングゲート型ＦＥＴのチャネル領域１１１を、キャリアの移動方向に対して直交する平面で切断した断面図である。従って、ソース領域及びドレイン領域は、図６には現れていない。
【０００３】
チャネル領域１１１の上に、第１のゲート絶縁膜１１２、フローティングゲート電極１１３、第２のゲート絶縁膜１１４、及びワード線１１５が積層されている。ワード線１１５は、ポリシリコン膜１１５ａとタングステンシリサイド（ＷＳｉ）膜１１５ｂとの２層構造を有する。相互に隣接する２つのＦＥＴのフローティングゲート電極１１３は、その間のフィールド酸化膜１０１上の領域で相互に分断されている。ワード線１１５は、フローティングゲート電極１１３の分断されている領域では、フィールド酸化膜１０１の上に直接配置されている。
【０００４】
【発明が解決しようとする課題】
半導体記憶装置の微細化に伴い、フローティングゲート電極１１３が分断される領域が狭くなる。このため、分断された領域において、ワード線１１５のステップカバレッジ率が低下したり、ワード線１１５にクラックが発生する場合がある。ステップカバレッジ率の低下やクラックの発生は、ワード線１１５の断線の要因になる。
【０００５】
本発明の目的は、微細化してもワード線の断線の発生しにくい構造の半導体記憶装置及びその製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明の一観点によると、
基板表面上に形成され、絶縁性を有し、第１の方向にある間隔を隔てて配置された第１及び第２の活性領域を画定する素子分離構造体と、
前記第１の活性領域から前記素子分離構造体上まで延在するように形成され、導電材料からなる第１のフローティングゲート電極と、
前記第２の活性領域から前記素子分離構造体上まで延在するように形成され、導電材料からなる第２のフローティングゲート電極と、
絶縁材料により形成され、前記素子分離構造体上に設けられ、前記第１のフローティングゲート電極と第２のフローティングゲート電極とを物理的に連結する絶縁分離領域と、
前記第１、第２のフローティングゲート電極、及び前記絶縁分離領域の上に連続的に形成され、導電材料からなるコントロールゲート電極と
を有し、
前記絶縁分離領域が、前記第１の方向に隔てて配置された２つの絶縁部分、及び該２つの絶縁部分の間に配置された中間部分を含み、該中間部分は、前記第１及び第２のフローティングゲート電極と同一材料で形成されており、前記第１及び第２のフローティングゲート電極と同一の厚さを有し、該中間部分には、前記第１及び第２のフローティングゲート電極に添加されている不純物と同一の不純物が同一濃度になるように添加されている半導体記憶装置が提供される。
【０００７】
相互に隣接する第１及び第２のフローティングゲート電極の間に絶縁分離領域が配置されている。第１のフローティングゲート電極と第２のフローティングゲート電極とが物理的に分断されている場合に比べて、コントロールゲート電極の下地表面の段差が低くなる。このため、コントロールゲート電極の断線の発生を抑制することができる。
【０００８】
本発明の他の観点によると、
主表面を有する半導体基板と、
前記半導体基板の主表面上に形成された複数のフローティングゲート型ＦＥＴであって、該ＦＥＴが、主表面上に行列状に配置され、各ＦＥＴのソース領域、チャネル領域、及びドレイン領域が行方向に配列している前記ＦＥＴと、
前記複数のＦＥＴを、列方向に関して電気的に分離する素子分離構造体と、
前記素子分離構造体の上に配置され、列方向に配列した２つのＦＥＴのフローティングゲート電極の相互に対向する端面に接触し、２つのフローティングゲート電極同士の電気的絶縁性を確保し、かつ両者を物理的に連結する絶縁分離領域と
を有し、
前記ＦＥＴの各々のコントロールゲート電極が、前記絶縁分離領域上を経由して、列方向に隣接する他のＦＥＴのコントロールゲート電極に連続しており、
前記絶縁分離領域が、前記列方向に隔てて配置された２つの絶縁部分、及び該２つの絶縁部分の間に配置された中間部分を含み、該中間部分は、前記ＦＥＴのフローティングゲート電極と同一材料で形成されており、前記ＦＥＴのフローティングゲート電極と同一の厚さを有し、該中間部分には、前記ＦＥＴのフローティングゲート電極に添加されている不純物と同一の不純物が同一濃度になるように添加されている半導体記憶装置が提供される。
【０００９】
相互に隣接するフローティングゲート電極の間に絶縁分離領域が配置されている。フローティングゲート電極が物理的に分断されている場合に比べて、ワード線の下地表面の段差が低くなる。このため、ワード線の断線の発生を抑制することができる。
【００１０】
本発明の他の観点によると、
半導体基板の主表面上に、第１の方向にある間隔を隔てて活性領域が配列するように素子分離構造体を形成する工程と、
前記活性領域の表面上に、第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜及び素子分離構造体を覆うように、第１の導電膜を形成する工程と、
前記第１の導電膜の一部を選択的に絶縁物化する工程であって、前記第１の方向に並んだ活性領域の間の素子分離構造体の上の一部の領域を、基板温度５００℃〜６００℃の条件で、且つ前記第１の導電膜の上層部がスパッタされる条件で、酸素を注入することにより絶縁物化する工程と、
一部が絶縁物化された前記第１の導電膜の表面のうち、少なくとも絶縁物化されていない領域上に、第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜を覆うように、基板の全面上に第２の導電膜を形成する工程と、
前記第２の導電膜から、少なくとも前記第１の導電膜までの積層構造をパターニングすることにより、フローティングゲート電極及びフローティングゲート電極上に積層されたワード線を形成する工程であって、該ワード線が前記第１の方向に延在し、前記活性領域上を通過するように前記ワード線を形成する工程と、
前記活性領域の、前記ワード線の両側の領域に不純物を添加し、ソース領域とドレイン領域を形成する工程と
を有し、
前記第１の導電膜の一部を選択的に絶縁物化する工程において、
前記第１の方向に並んだ活性領域の間の素子分離構造体の各々の上の前記第１の導電膜のうち、前記第１の方向に隔てて配置された２つの領域に、前記条件で酸素を注入する半導体記憶装置の製造方法が提供される。
【００１１】
第２の導電膜の下地表面には、第１の導電膜とそれを絶縁物化した領域が形成されている。第１の導電膜をパターニングする場合に比べて、下地表面の段差が低くなる。このため、第２の導電膜のステップカバレッジ率の低下を抑制することができる。第２の導電膜をパターニングして形成されるゲート線の上層部の断線を防止することができる。
【００１２】
【発明の実施の形態】
図１は、本発明の第１の実施例による半導体記憶装置の平面図を示す。シリコン基板の表面上に形成された素子分離構造体により、活性領域１０が画定されている。活性領域１０は、図１の行方向（横方向）に延在する複数の行方向領域１０ａと、列方向（縦方向）に延在する複数の列方向領域１０ｂとを含んで構成される。行方向領域１０ａは、列方向にある間隔を隔てて配置されている。列方向領域１０ｂは、行方向領域１０ａの各々と交差している。
【００１３】
列方向領域１０ｂの各々の両脇に、それぞれゲート線２０が配置されている。ゲート線２０は、フローティングゲート線とワード線とを積層した構造を有する。各ゲート線２０は、行方向領域１０ａと交差し、交差箇所にフローティングゲート型の電界効果トランジスタ（ＦＥＴ）３０が形成されている。ゲート線２０を構成するワード線の一部及びフローティングゲート線の一部が、それぞれフローティングゲート型ＦＥＴ３０のコントロールゲート電極３０Ｇ及びフローティングゲート電極３０Ｆを兼ねる。行方向領域１０ａの、ゲート線２０の両側の領域に、ドレイン領域３０Ｄ及びソース領域３０Ｓが配置されている。
【００１４】
列方向領域１０ｂは、ソース領域３０Ｓにおいて行方向領域１０ａと交差している。ドレイン領域３０Ｄ、及び列方向領域１０ｂは、それぞれコンタクトホール４０及び４１を介して、上層の配線に接続される。
【００１５】
図２（Ａ）は、図１の一点鎖線Ａ２−Ａ２における断面図を示す。シリコン基板１の表面上に素子分離構造体２が形成され、活性領域の行方向領域１０ａが画定されている。素子分離構造体２は、例えばシリコン局所酸化（ＬＯＣＯＳ）法により形成された厚さ４００〜８００ｎｍのフィールド酸化膜である。
【００１６】
行方向領域１０ａの表面上に、厚さ１０ｎｍの第１のゲート絶縁膜１０Ｉが形成されている。第１のゲート絶縁膜１０Ｉは、例えば熱酸化により形成される。第１のゲート絶縁膜３０Ｉ及び素子分離構造体２の上に、図２（Ａ）の横方向に延在するフローティングゲート線２１が形成されている。フローティングゲート線２１は、第１のゲート絶縁膜３０Ｉの上方では、ポリシリコンからなるフローティングゲート電極３０Ｆを構成し、素子分離構造体２１の上方では、絶縁分離領域３１を構成する。
【００１７】
フローティングゲート電極３０Ｆは、その両側の素子分離構造体２の上まで延在する。絶縁分離領域３１は、その両側のフローティングゲート電極３０Ｆの相互に対向する端面に接触し、両者を物理的に連結する。絶縁分離領域３１は、例えばＳｉＯ2 で形成され、その両側のフローティングゲート電極３０Ｆ同士を電気的に絶縁している。
【００１８】
絶縁分離領域３１とフローティングゲート電極３０Ｆとの接合部分には、絶縁分離領域３１の上面がフローティングゲート電極３０Ｆの上面よりもやや高くなるような段差が形成されている。
【００１９】
フローティングゲート電極３０Ｆの上面が、厚さ２０ｎｍの第２のゲート絶縁膜３０Ｊで覆われている。第２のゲート絶縁膜３０Ｊは、例えばフローティングゲート電極３０Ｆの上面を熱酸化することにより形成される。
【００２０】
第２のゲート絶縁膜３０Ｊ及び絶縁分離領域３１の上に、ワード線２２が形成されている。ワード線２２は、厚さ１５０ｎｍのポリシリコン膜２２Ａと厚さ１７０ｎｍのＷＳｉ膜２２Ｂとの２層構造を有する。ワード線２２の、行方向領域１０ａの上方の部分は、コントロール電極３０Ｇを兼ねる。ワード線２２よりも上層には、図２（Ｂ）に示すように、層間絶縁膜及び上層配線が形成されている。
【００２１】
図２（Ｂ）は、図１の一点鎖線Ｂ２−Ｂ２における断面図を示す。シリコン基板１の表面に画定された活性領域１０内に、図２（Ｂ）の横方向（図１においては行方向）に、ドレイン領域３０Ｄ、ソース領域３０Ｓ、及びドレイン領域３０Ｄが、ある間隔を隔ててこの順番に配置されている。ドレイン領域３０Ｄとソース領域３０Ｓとの間に、チャネル領域３０Ｃが画定されている。
【００２２】
ドレイン領域３０Ｄは、例えばＡｓを、加速エネルギ数十ｋｅＶ、ドーズ量１×１０15ｃｍ-2オーダの条件でイオン注入することにより形成される。ソース領域３０Ｓは、例えばＰを加速エネルギ数十ｋｅＶ、ドーズ量１×１０14ｃｍ-2オーダの条件でイオン注入し、さらに、Ａｓをドレイン領域３０Ｄと同一条件でイオン注入することにより形成される。Ｐのイオン注入により、ｎ型領域と基板との間に、ｎ- 領域が形成される。このｎ- 領域は、ソース領域３０Ｓと基板との間の耐圧を高める。
【００２３】
チャネル領域３０Ｃの上に、第１のゲート絶縁膜３０Ｉ、フローティングゲート電極３０Ｆ、第２のゲート絶縁膜３０Ｊ、及びコントロールゲート電極３０Ｇがこの順番に積層されている。この積層構造の側面上に、サイドウォール絶縁膜３０Ｗが形成されている。サイドウォール絶縁膜３０Ｗは、化学気相成長（ＣＶＤ）により厚さ２００ｎｍのＳｉＯ2 膜を堆積した後、このＳｉＯ2 膜を異方性エッチングすることにより形成される。
【００２４】
シリコン基板１の表面、コントロールゲート電極３０Ｇ、及びサイドウォール絶縁膜３０Ｗを覆うように、層間絶縁膜５０が形成されている。層間絶縁膜５０の、ドレイン領域３０Ｄに対応する位置に、コンタクトホール４０が形成されている。層間絶縁膜５０の上にビット線５２が形成されている。ビット線５２は、図１に示す行方向領域１０ａに沿って配置され、コンタクトホール４０を介して、対応するドレイン領域３０Ｄに接続されている。
【００２５】
層間絶縁膜５０の上に、ビット線５２を覆うように他の層間絶縁膜５１が形成されている。層間絶縁膜５０及び５１の、コントロールゲート電極３０Ｇに対応する位置に、コンタクトホール４２が形成されている。
【００２６】
層間絶縁膜５１の上に、ワード補助配線４６が形成されている。ワード補助配線４６は、図１に示すゲート線２０に沿って配置され、コンタクトホール４２を介して、対応するコントロールゲート電極３０Ｇに接続されている。なお、ビット線５２の配線層内に、コントロールゲート電極３０Ｇとワード補助配線４６とを接続するための中間電極を形成しておいてもよい。
【００２７】
図３を参照して、第１の実施例による半導体記憶装置の製造方法について説明する。図３（Ａ）及び（Ｂ）は、第１の実施例の図２（Ａ）に相当する断面図である。
【００２８】
図３（Ａ）に示すように、公知の技術を用いて、ｐ型シリコン基板１の表面上に素子分離構造体２を形成し、活性領域１０ａを画定する。活性領域１０ａの表面を熱酸化し、厚さ１０ｎｍの第１のゲート絶縁膜３０Ｉを形成する。
【００２９】
第１のゲート絶縁膜３０Ｉ及び素子分離構造体２を覆うように、ＣＶＤにより厚さ１３０ｎｍのポリシリコン膜２１ａを堆積する。ＰＣｌ3 とＯ2 との混合雰囲気中で基板を加熱し、ポリシリコン膜２１ａ中にＰを導入する。図１に示す複数の行方向領域１０ａの間の素子分離構造体２の上方に開口を有するレジストパターン４７を形成する。レジストパターン４７の代わりに、絶縁膜のハードマスクパターンを形成してもよい。
【００３０】
レジストパターン４７をマスクとして、ポリシリコン膜２１ａに、Ｏ+ イオンを注入する。Ｏ+ イオンの注入は、８０〜１００ｍＡ程度の高ビーム電流イオン注入装置を用いて行う。イオン注入条件は、加速エネルギ５０〜１００ｋｅＶ、ドーズ量１×１０17〜２×１０18ｃｍ-2である。イオン注入期間中は、注入によるダメージを回復させるために、基板温度を５００〜６００℃とする。なお、このＯ+ イオン注入技術は、ＳＩＭＯＸ基板形成に使用される技術を応用したものである。Ｏ+ イオンの注入後、レジストパターン４７を除去する。
【００３１】
図３（Ｂ）に示すように、ポリシリコン膜２１ａの表面を熱酸化し、厚さ２０ｎｍの第２のゲート絶縁膜３０Ｊを形成する、このとき、図３（Ａ）の工程で注入された酸素原子が拡散し、シリコンと反応して、絶縁分離領域３１が形成される。
【００３２】
絶縁分離領域３１の両側に、ポリシリコン膜２１ａからなるポリシリコン領域３０Ｆａが残る。各ポリシリコン領域３０Ｆａは、絶縁分離領域３１により、他のポリシリコン領域３０Ｆａと絶縁される。厚さ１３０ｎｍのポリシリコン膜２１ａを酸化してＳｉＯ2 膜とすると、その厚さが約２００ｎｍになる。ただし、Ｏ+ イオンの注入時にポリシリコン膜２１ａの上層部がスパッタされ１０〜２０ｎｍ程度削られるため、絶縁分離領域３１の厚さは約１８０〜１９０ｎｍとなる。このため、絶縁分離領域３１とポリシリコン領域３０Ｆａとの境界に、絶縁分離領域３１の上面が第２のゲート絶縁膜３０Ｊの上面よりも３０〜４０ｎｍ程度高くなるような段差が生じる。
【００３３】
第２のゲート絶縁膜３０Ｊと絶縁分離領域３１の上に、厚さ１５０ｎｍのポリシリコン膜２２Ａａと厚さ１７０ｎｍのＷＳｉ膜２２Ｂａを堆積する。ポリシリコン膜２２Ａａには、ポリシリコン膜２１ａと同様に、Ｐを添加する。ＷＳｉ膜２２Ｂａの堆積は、ＳｉＨ4 とＷＦ6 を用いたＣＶＤにより行う。なお、ＷＳｉ膜２２Ｂａの代わりに、他の高融点金属シリサイド膜、例えばチタンシリサイド（ＴｉＳｉ）膜、タンタルシリサイド（ＴａＳｉ）膜等を用いることもできる。
【００３４】
ポリシリコン膜２１ａからＷＳｉ膜２２Ｂａまでの積層構造を、図１のゲート線２０の形状にパターニングする。ＷＳｉ膜２２Ｂａ、ポリシリコン膜２２Ａａ、及びポリシリコン膜２１ａのエッチングは、Ｃｌ2 とＯ2 を用いた反応性イオンエッチング（ＲＩＥ）により行う。なお、このとき絶縁分離領域３１はエッチングされないため、図３（Ｂ）の断面以外の部分にも絶縁分離領域３１が残るが、機能上問題はない。
【００３５】
上述の工程を経て、図２（Ａ）に示すフローティングゲート電極３０Ｆ、第２のゲート絶縁膜３０Ｊ、ワード線２２が形成される。図２（Ｂ）に示すサイドウォール絶縁膜３０Ｗからビット線５２までは、公知のＣＶＤ、フォトリソグラフィ、エッチング技術を用いて形成される。
【００３６】
上記第１の実施例では、図２（Ａ）に示すように、相互に隣り合うフローティングゲート型ＦＥＴのフローティングゲート電極３０Ｆが、絶縁分離領域３１により物理的に連結されている。この連結部には、３０〜４０ｎｍの段差が形成されるが、この段差は、絶縁分離領域３１が無い場合の段差１３０ｎｍに比べて小さい。このため、ワード線２２のステップカバレッジ率の低下を防止し、ワード線２２内にクラックが発生することを防止することができる。このため、ワード線２２の断線による不良の発生を減少させることができる。
【００３７】
図４は、第２の実施例による半導体記憶装置の断面図を示す。第２の実施例による半導体記憶装置の平面図は、図１に示す第１の実施例による半導体記憶装置の平面図と同様である。図４は、図１の一点鎖線Ａ２−Ａ２における断面図である。
【００３８】
第１の実施例では、図２（Ａ）に示すように、絶縁分離領域３１が、１つのＳｉＯ2 領域で構成されていた。第２の実施例では、図４に示すように、絶縁分離領域３１が、第１のＳｉＯ2 領域３１Ａ、シリコン領域３１Ｃ、及び第２のＳｉＯ2 領域３１Ｂで構成されている。第１及び第２のＳｉＯ2 領域３１Ａと３１Ｂが、シリコン領域３１Ｃを挟んでいる。その他の構成は、第１の実施例の半導体記憶装置の構成と同様である。
【００３９】
第２の実施例の絶縁分離領域３１を形成するには、第１の実施例の図３（Ａ）に示すレジストパターン４７の開口を、第１及び第２のＳｉＯ2 領域３１Ａ及び３１Ｂに対応して形成すればよい。
【００４０】
図２（Ａ）において、相互に隣接するフローティングゲート電極３０Ｆの間隔が１μｍ以上である場合には、絶縁分離領域３１の膜厚にばらつきが生じ易い。絶縁分離領域３１の膜厚にばらつきが生ずると、ワード線２２の下地表面の平坦性が損なわれる。
【００４１】
第２の実施例では、図４に示すように、ＳｉＯ2 領域を、素子分離領域２の縁近傍に局在化させて配置している。例えば、２つのフローティングゲート電極３０Ｆの間隔が１μｍである場合には、第１及び第２のＳｉＯ2 領域３１Ａ及び３１Ｂの長さを０．３μｍとし、シリコン領域３１Ｃの長さを０．４μｍとする。シリコン領域３１Ｃの上面はほぼ平坦であるため、ＳｉＯ2 領域の膜厚にばらつきが生じたとしても、膜厚のばらついている領域が局在化する。このため、ワード線２２の下地表面の平坦性を、ある程度確保することができる。
【００４２】
上記第１の実施例では、ポリシリコン膜を酸化することにより、図２（Ａ）に示す絶縁分離領域３１を形成した。以下に示す第３の実施例では、アモルファスシリコン膜を酸化することにより、絶縁分離領域３１を形成する。
【００４３】
図３（Ａ）に示す工程において、ポリシリコン膜２１ａを形成する代わりに、厚さ９０ｎｍのアモルファスシリコン膜を形成する。アモルファスシリコン膜の形成は、ＳｉＨ4 とＰＨ3 を用いたＣＶＤにより行うことができる。厚さ９０ｎｍのアモルファスシリコン膜を酸化して形成されたＳｉＯ2 膜の厚さは、約１５０ｎｍになる。実際には、Ｏ+ イオンの注入時にアモルファスシリコン膜が１０〜２０ｎｍ程度削られるため、図３（Ｂ）に示す絶縁分離領域３１の厚さは約１３０〜１４０ｎｍになる。このため、第２のゲート絶縁膜３０Ｊと絶縁分離領域３１との間の段差は、２０〜３０ｎｍになる。
【００４４】
アモルファスシリコン領域３０Ｆａの表面を酸化して第２のゲート絶縁膜３０Ｊを形成する時に、アモルファスシリコンが多結晶化し、ポリシリコン膜になる。第２のゲート絶縁膜３０Ｊ及び絶縁分離領域３１の上に、厚さ１２０ｎｍのアモルファスシリコン膜２２Ａａを形成し、その上に厚さ１５０ｎｍのＷＳｉ膜２２Ｂａを形成する。その後の工程は、第１の実施例の場合と同様である。
【００４５】
第３の実施例では、図２（Ａ）に示すフローティングゲート電極３０Ｆと絶縁分離領域３１との境界の段差が、第１の実施例による段差よりも低くなる。このため、ワード線２２のステップカバレッジ率を高め、断線の発生を抑制することが可能になる。
【００４６】
なお、図４に示す第２の実施例の場合にも、アモルファスシリコン膜を酸化してＳｉＯ2 領域３１Ａ及び３１Ｂを形成してもよい。
【００４７】
図５は、上記実施例による半導体記憶装置のセルアレイ部の等価回路図及びワード線、ビット線、ソース線の配置を示す平面図である。フローティングゲート型ＦＥＴ３０が、行列状に配置されている。ＦＥＴの列に対応してゲート線２０が配置されている。ゲート線２０の上層部のワード線は、対応する列のＦＥＴ３０のコントロールゲート電極３０Ｇに連続している。ＦＥＴ３０の行に対応してビット線５２が配置されている。各ビット線５２は、対応する行のＦＥＴ３０のドレイン領域３０Ｄに、コンタクトホール４０を介して接続されている。
【００４８】
相互に行方向に隣接する２つのＦＥＴ３０のソース領域３０Ｓは、１本の列方向領域１０ｂに連続している。列方向領域１０ｂは、コンタクトホール４１を介してソース線５５に接続される。ソース線５２及び列方向領域１０ｂを介してソース領域３０Ｓに駆動電圧が印加される。
【００４９】
ゲート線２０の上層部のワード線に読出信号を印加することにより、当該ワード線に対応する列のＦＥＴ３０に記憶されている情報を読み出すことができる。１本のワード線と１本のビット線に、書込信号を印加することにより、当該ワード線とビット線により選択されるＦＥＴ３０に情報を書き込むことができる。
【００５０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５１】
【発明の効果】
以上説明したように、本発明によれば、相互に隣接するフローティングゲート型ＦＥＴのフローティングゲート電極間に、大きな段差が形成されない。このため、フローティングゲート電極上に形成されるワード線の断線を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体記憶装置の平面図である。
【図２】本発明の第１の実施例による半導体記憶装置の断面図である。
【図３】本発明の第１の実施例による半導体記憶装置の製造方法を説明するための基板の断面図である。
【図４】本発明の第２の実施例による半導体記憶装置の断面図である。
【図５】フローティングゲート型ＦＥＴの等価回路図及びワード線、ビット線、ソース線の配置を示す平面図である。
【図６】従来例による半導体記憶装置の断面図である。
【符号の説明】
１  シリコン基板
２  素子分離構造体
１０  活性領域
１０ａ  行方向領域
１０ｂ  列方向領域
２０  ゲート線
２１  フローティングゲート線
２２  ワード線
３０  フローティングゲート型ＦＥＴ
３０Ｓ  ソース領域
３０Ｄ  ドレイン領域
３０Ｆ  フローティングゲート電極
３０Ｇ  コントロール電極
３０Ｃ  チャネル領域
３０Ｗ  サイドウォール絶縁膜
３０Ｉ  第１のゲート絶縁膜
３０Ｊ  第２のゲート絶縁膜
３１  絶縁分離領域
４０、４０ａ、４１、４２  コンタクトホール
４６  補助ワード線
４７  レジストパターン
５０、５１  層間絶縁膜
５２  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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