(57)【特許請求の範囲】
【請求項１】
周波数可変なサンプリング・クロックを供給するサンプリング・クロック供給手段と、上記サンプリング・クロックを分周して分周クロックを供給する分周手段と、データの供給順序を制御するシーケンス制御手段と、上記データを上記分周クロックに従って供給する波形記憶手段と、上記データの供給タイミングを制御するタイミング信号を上記シーケンス制御手段に供給するタイミング制御手段と、上記データを上記サンプリング・クロック単位で遅延できる遅延手段と、該遅延手段から受けた上記データを並直列変換して高速データとして上記サンプリング・クロックに従って出力する並直列変換手段と、上記各手段の制御を行う中央制御手段とを夫々有する第１及び第２信号発生装置と、
上記第１信号発生装置の上記サンプリング・クロック及び上記タイミング信号を上記第２信号発生装置に供給すると共に、上記第１及び第２信号発生装置夫々の上記中央制御手段間で情報を通信するための通信手段とを具える信号発生システムにおいて、
上記第２信号発生装置は、上記第２信号発生装置の上記サンプリング・クロック供給手段が供給する上記サンプリング・クロックの代わりとして、上記第１信号発生装置が供給する上記サンプリング・クロックを使用すると共に、上記第２信号発生装置の上記タイミング制御手段は、上記第１信号発生装置が供給する上記タイミング信号を受け、該タイミング信号を上記第２信号発生装置の上記シーケンス制御手段に供給し、
上記第１信号発生装置の上記サンプリング・クロックの周波数が変更されたときに、上記第１又は第２信号発生装置の上記中央制御手段は、上記通信手段における遅延量を上記周波数の変更後の上記サンプリング・クロックのクロック数で表した値を計算し、該クロック数で表した値に応じて上記第１信号発生装置の上記遅延手段が上記データを遅延することにより、上記第１及び第２信号発生装置で生成する上記高速データの位相関係を調整することを特徴とする信号発生システム。
【請求項２】
上記第１及び第２信号発生装置が、上記分周手段に供給する上記サンプリング・クロックの位相を調整する第１サンプリング・クロック位相調整手段と、上記並直列変換手段に供給する上記サンプリング・クロックの位相を調整する第２サンプリング・クロック位相調整手段とを更に有し、
上記第１信号発生装置の上記サンプリング・クロックの周波数が変更されたときに、上記第１又は第２信号発生装置の上記中央制御手段は、上記通信手段における上記遅延量を上記周波数の変更後の上記サンプリング・クロックのクロック数及びクロック位相で表した値を計算し、上記クロック数で表した値に応じて上記第１信号発生装置の上記遅延手段が上記データを遅延すると共に、上記クロック位相で表した値に応じて上記第１又は第２信号発生装置の第１及び第２サンプリング・クロック位相調整手段が供給する上記サンプリング・クロックの位相を調整することにより、上記第１及び第２信号発生装置で生成する上記高速データの位相関係を調整することを特徴とする請求項１記載の信号発生システム。
【請求項３】
上記第２信号発生装置が分周クロック位相比較手段を更に有し、上記通信手段が上記第１信号発生装置の上記分周クロックも上記第２信号発生装置に供給し、
上記分周クロック位相比較手段を用いて上記第１信号発生装置からの上記分周クロックと上記第２信号発生装置の上記分周クロックの位相を一致させた後に、上記第１又は第２信号発生装置の上記中央制御手段が、上記通信手段における遅延量を上記周波数の変更後の上記サンプリング・クロックの上記クロック数で表した値を計算することを特徴とする請求項１又は２記載の信号発生システム。
【請求項４】
上記第１信号発生装置の上記サンプリング・クロックの周波数が変更されたときに、上記第１又は第２信号発生装置の上記中央制御手段は、上記通信手段における上記遅延量を上記周波数の変更後の上記サンプリング・クロックの上記クロック数で表した値を計算し、該クロック数で表した値から上記第１信号発生装置の上記分周クロックに対する上記第２信号発生装置の上記分周クロックの位相遅延量を計算し、上記分周クロックの上記位相遅延量に応じて、上記第１信号発生装置が上記第２信号発生装置に供給する上記タイミング信号の位相を遅延させることを特徴とする請求項１乃至３のいずれかに記載の信号発生システム。
【発明の詳細な説明】
【技術分野】
【０００１】
複数の信号発生装置をケーブルで接続して構成される信号発生システムに関し、特にサンプリング・クロックの周波数を変更したときに、複数の信号発生装置からの出力信号間の位相を自動的に合わせることができる信号発生システムに関する。
【背景技術】
【０００２】
信号発生装置は、ユーザが任意の波形データを設定することで、その波形データに対応する電気信号を出力できる装置である。こうした信号発生装置としては、例えば、米国テクロニクス社製ＡＷＧ７０００シリーズ任意波形ゼネレータが知られている。これは、例えば、被測定回路の動作に必要な信号を信号発生装置から供給し、被測定回路から出力される信号をオシロスコープなどで測定することで、被測定回路が正常に動作しているか否か確認するために使用される。
【０００３】
信号発生装置は、１台で２又は４チャンネルの信号を一度に出力できるものが多い。もしこれ以上のチャンネル数の信号を出力したければ、複数の信号発生装置を用いる方法が考えられるが、この場合、異なる信号発生装置から出力される出力信号間の位相をどのように合わせるかが課題となる。
【０００４】
従来、複数の信号発生装置の内の１つをマスタとして、その基準発振信号を外部の分配増幅器に供給し、分配増幅器がマスタの基準発振信号を増幅して他の信号発生装置（スレーブ）に供給することで、複数の信号発生器から位相差が固定され、共通の単一周波数の信号を出力する方法が知られている。これについては、例えば、非特許文献１として示す米国アジレント・テクノロジー社の「PSG Signal Generators Brochure」第２０頁に、Ｚ５６２３ＡＫ０５型分配増幅器（Distribution Amplifier）を用いて、最大８台の米国アジレント・テクノロジー社製Ｅ８２６７Ｄ型ＰＳＧベクトル信号発生器から位相同期信号を発生させることが開示されている。
【０００５】
【非特許文献１】”PSG Signal Generators Brochure”、［Online］、２００７年１１月２０日、第２０頁、Agilent Technologies, Inc.、［平成１９年１２月１４日検索］、インターネット<URL:http://cp.literature.agilent.com/litweb/pdf/5989-1324EN.pdf>（参考：対応日本語版、２００５年２月８日、第１８頁、インターネット<URL:http://cp.literature.agilent.com/litweb/pdf/5989-1324JAJP.pdf>）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、信号発生装置には、装置の外部に設けた回路等から出力される特定の信号や、ユーザの操作パネルの操作に応じて信号の出力を開始するトリガ機能がある。また、装置の外部に設けた回路から出力される特定の信号や、ユーザの操作パネルの操作に応じて出力信号の種類を変更するイベント機能がある。こうしたトリガ／イベントに応じた信号の出力開始／出力信号の変更時においても、複数の信号発生装置の出力信号間の位相関係を適切に維持できる必要がある。
【課題を解決するための手段】
【０００７】
本発明による信号発生システムは、複数の信号発生装置からタイミング（トリガ／イベント）信号に応じてデータ（信号）を出力する場合にあっても、複数の信号発生装置の出力データ間の位相関係を自動的に調整するものである。各信号発生装置は、周波数可変なサンプリング・クロックを供給するサンプリング・クロック供給手段と、サンプリング・クロックを分周して分周クロックを供給する分周手段と、データの供給順序を制御するシーケンス制御手段と、データを分周クロックに従って供給する波形記憶手段と、データの供給タイミングを制御するタイミング信号をシーケンス制御手段に供給するタイミング制御手段と、データをサンプリング・クロック単位で遅延できる遅延手段と、遅延手段から受けたデータを並直列変換して高速データとしてサンプリング・クロックに従って出力する並直列変換手段と、各手段の制御を行う中央制御手段とを夫々有する。これらの信号発生装置間は、専用の同軸ケーブルなどで接続され、こうした同軸ケーブルとその周辺回路を含む通信手段により、第１信号発生装置のサンプリング・クロック及びタイミング信号を第２信号発生装置に供給すると共に、第１及び第２信号発生装置夫々の中央制御手段間で情報を通信する。このとき、第２信号発生装置は、第２信号発生装置のサンプリング・クロック供給手段が供給するサンプリング・クロックの代わりとして、第１信号発生装置が供給するサンプリング・クロックを使用する。また、第２信号発生装置のタイミング制御手段は、第１信号発生装置が供給するタイミング信号を受け、このタイミング信号を第２信号発生装置のシーケンス制御手段に供給する。通信手段における信号の遅延量は、専用の同軸ケーブル等を使用するので、既知とする。しかしながら、第１信号発生装置から供給されるサンプリング・クロック等に従って第２信号発生装置が動作するので、通信手段における信号の遅延量が固定であっても、もしサンプリング・クロックの周波数が変更されると、通信手段の遅延量に相当するサンプリング・クロックのクロック数は変化する。そこで、本発明では、第１信号発生装置のサンプリング・クロックの周波数が変更されたときに、第１又は第２信号発生装置の中央制御手段は、通信手段における遅延量を周波数の変更後のサンプリング・クロックのクロック数で表した値を計算し、クロック数に応じて第１信号発生装置の遅延手段がデータを遅延することにより、第１及び第２信号発生装置で生成する高速データの位相関係を調整することを特徴とする。
【０００８】
また、更に精密に複数信号発生装置からの出力データの位相関係を調整するため、通信手段の遅延量に相当するサンプリング・クロックのクロック数に加えて、１クロックに満たないサンプリング・クロックの位相分も併せて計算し、位相調整するようにしても良い。このため、第１及び第２信号発生装置が、分周手段に供給するサンプリング・クロックの位相を調整する第１サンプリング・クロック位相調整手段と、並直列変換手段に供給するサンプリング・クロックの位相を調整する第２サンプリング・クロック位相調整手段とを更に有するようにすると良い。その上で、第１信号発生装置のサンプリング・クロックの周波数が変更されたときに、第１又は第２信号発生装置の中央制御手段は、通信手段における遅延量を周波数の変更後のサンプリング・クロックのクロック数及びクロック位相で表した値を計算し、クロック数で表した値に応じて第１信号発生装置の遅延手段がデータを遅延すると共に、クロック位相で表した値に応じて第１又は第２信号発生装置の第１及び第２サンプリング・クロック位相調整手段が供給するサンプリング・クロックの位相を調整することにより、第１及び第２信号発生装置で生成する高速データの位相関係を調整するにすると良い。
【０００９】
また、位相関係の計算を容易にするため、第１及び第２信号発生装置を通信手段で接続した際に、通信手段が第１信号発生装置の分周クロックも第２信号発生装置に供給し、初期設定として、第１信号発生装置からの分周クロックと第２信号発生装置の分周クロックの位相を合わせるようにすると良い。その後のサンプリング・クロックの周波数変更によって両分周クロックの位相はずれていくが、このように最初に合わせておくことで、位相調整用のクロック数の計算を担当する第１又は第２信号発生装置の中央演算装置は、第１及び第２信号発生装置から出力される信号の位相関係を確実の把握できる。この位相比較のために、第２信号発生装置が分周クロック位相比較手段を更に有すると良い。そして、分周クロック位相比較手段を用いて第１及び第２信号発生装置の分周クロックの位相を一致させた後に、第１又は第２信号発生装置の中央制御手段が、通信手段における遅延量を周波数の変更後のサンプリング・クロックのクロック数で表した値を計算するようにする。
【００１０】
第２信号発生装置では、分周クロックで第１信号発生装置から供給されるタイミング（トリガ／イベント）信号を検出するので、サンプリング・クロックの周波数変更によって第１信号発生装置の分周クロックに比較して第２信号発生装置の分周クロックの位相が遅れると、第１信号発生装置とは異なるタイミングでトリガ又はイベントを検出する恐れがある。そこで、第１信号発生装置のサンプリング・クロックの周波数が変更されたときに、第１又は第２信号発生装置の中央制御手段は、通信手段における遅延量を周波数の変更後のサンプリング・クロックのクロック数で表した値を計算し、このクロック数で表した値から第１信号発生装置の分周クロックに対する第２信号発生装置の分周クロックの位相遅延量を計算する。このとき、分周クロックが位相遅延量ゼロから丁度１周期遅れたら位相遅延はゼロに戻るので、周波数変更前の通信手段における遅延量に相当するクロック数に対し、周波数変更後の通信手段における遅延量に相当するクロック数について、分周クロック（例えば、分周クロック＝サンプリング・クロックの１６クロック）で割り算した余りが分周クロックの位相遅延量となる。そして、クロック数で表した値から求まる第２信号発生装置における分周クロックの位相遅延量に応じて、第１信号発生装置が第２信号発生装置に供給するタイミング信号の位相を遅延させるようにしても良い。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明による信号発生システムを構成する複数の信号発生装置の１つとして利用可能な信号発生装置の機能ブロック図である。ＣＰＵ（中央演算装置）１０は、ハードディスク・ドライブ装置（ＨＤＤ）１４に記憶されたプログラムに従って装置全体の動作を制御する。また、ＨＤＤ１４は、常時には使用しないデータを大量に保存するためにも利用される。ＲＡＭなどが用いられるメモリ１２は、ＨＤＤ１４からのプログラムを読み込み、ＣＰＵ１０との間でデータ交換しながら一時的な作業の処理をするのに利用される。ユーザは、キー、ノブ等で構成される操作手段２４を用いて、信号発生装置に必要な設定を行う。表示装置２２は、信号パターンに関する情報やユーザが設定に必要となる情報を提供する。外部表示出力回路２０は、ビデオ出力を供給する回路で、これに必要に応じて外部表示装置３２を接続すれば、本体の表示装置２２とあわせて、広い表示領域を提供できる。
【００１２】
波形発生回路１６は、ユーザが所望するパターンの信号を発生させる回路である。この例では、４チャンネルの出力端子がある。また、トリガ信号、イベント信号の外部入力端子を有し、外部の装置又は回路からこれら信号を受けると条件付動作が可能となっている。外部クロック入出力端子１５は、サンプリング・クロックの入出力用端子である。リンク入出力端子１７は、専用リンク・ケーブルを介して、シーケンス・クロック（分周クロック）と、トリガ信号及びイベント信号を他の信号発生装置と入出力するための端子である。また、本発明では、後述のように、ＣＰＵ１０が算出した数値などの情報を、他の信号発生装置のＣＰＵと交換するためにも使用される。外部クロック入出力端子１５とリンク入出力端子１７を１つにして、１つのケーブルでこれら信号を他の信号発生装置と通信できるようにしても良い。入力と出力の切換えは、ユーザの設定に応じて行われる。
【００１３】
入出力ポート２８は、例えば、外付けキーボード２９やマウス３０等のポインティング・デバイスの接続に利用される。これら外付けキーボード２９やマウス３０も、信号発生装置の操作手段として機能する。これらの回路は、バス１８によって相互に接続される。ＬＡＮ（ローカルエリアネットワーク）インターフェース２６は、ネットワーク経由で、外部のパソコンから信号発生装置を制御したり、データ授受などの行うために利用される。
【００１４】
信号発生装置は、複数の信号パターンをユーザが設定したシーケンスに従って出力する。ユーザは、表示画面上で表形式で示される１から２、３・・・と順番に数字が増加するインデックス（Index）に所望の信号パターンを割り当てる。図２に、簡単のため、２チャンネルだけを用いてシーケンス設定した例を示す。信号発生装置は、このインデックスの順番に従って信号パターンを出力し、最後のインデックスの信号パターンの出力が終わると、信号出力を終了する。シーケンスの各インデックスに、トリガ待ち（Trigger Wait）、ループ（Loop）、条件付ジャンプ(Event Jump To)、無条件ジャンプ（Go To）といったシーケンス制御パラメータをユーザが設定すれば、より複雑な出力信号も生成できる。図２の例では、インデックス３に、出力を一時停止し、トリガが来ると出力を開始する設定がされている。インデックス５には、その信号パターンの出力を１００回ループし、その間にイベント信号を受けると、インデックス１５にジャンプするシ―ケンスが設定されている。インデックス６には、その信号パターンの出力終了後、インデックス２０にジャンプする設定がされている。トリガやイベントは、外部の回路等からトリガ信号又はイベント信号として受ける場合と、ユーザが操作パネル２４等を操作して生じさせる場合とがある。
【００１５】
図３は、複数の信号発生装置から構成した本発明による信号発生システムの一例のブロック図である。ここでは、第１信号発生装置１００をマスタとし、第２信号発生装置２００をスレーブとする。各信号発生装置は、４チャンネルの出力端子を持つが、第１チャンネルに関係するブロックのみ示し、他のチャンネルについては同様なので省略している。また、第１及び第２信号発生装置は構成が同じなので、以下の説明では主に第１信号発生装置１００の各ブロックについて説明し、必要に応じて第２信号発生装置２００の各ブロックを説明する。
【００１６】
サンプリング・クロック発振回路１１０は、サンプリング・クロックを生成し、これに従って出力信号に対応する波形データの各サンプル・データがデジタル・アナログ変換回路１３４でアナログ信号に変換される。サンプリング・クロック発振回路の発振周波数、即ち、サンプリング・クロック周波数（サンプル・レート）は、ユーザの設定に応じて変更できる。サンプリング・クロックは、外部クロック入力との切換えスイッチ１１２を介して、サンプリング・クロック分配回路１１４に供給される。サンプリング・クロック分配回路１１４は、第１信号発生装置１００内の４チャンネルの信号発生ブロックにサンプリング・クロックを分配すると共に、外部へサンプリング・クロックを出力する。この実施例では、第２信号発生装置２００に供給している。
【００１７】
第１サンプリング・クロック位相調整回路１１６は、分周回路１２０にサンプリング・クロックを供給し、このとき必要に応じてその位相を調整する。第２サンプリング・クロック位相調整回路１１８は、並直列変換回路１３２及びデジタル・アナログ変換回路１３４にサンプリング・クロックを供給し、このとき必要に応じてその位相を調整する。また、これらは、第１信号発生装置の電源投入時などの初期設定時に、第１信号発生装置１００内の４チャンネル間の位相調整にも利用される。図４は、これら位相調整回路の一実施例を示すブロック図である。ここでは、ＩＱモジュレータを用いて実現する例が示され、ＣＰＵからの制御コードをデジタル・アナログ変換するデジタル・アナログ変換回路（ＤＡＣ）４１及び４３の出力信号と、クロックの同相（Ｉ）及び直交（Ｑ）成分とを乗算器４０及び４４で夫々乗算し、加算器４６で加算するアナログ演算により、ＣＰＵの制御に応じてクロックの位相に所望の遅延を加えることができる。
【００１８】
分周回路１２０は、サンプリング・クロックを分周し、その分周クロックをシーケンス・クロックとしてシーケンサ１２４、波形メモリ１２８、遅延回路及び並直列変換回路１３２に供給する。ここでは分周比１６の例を示す。トリガ／イベント信号処理・位相遅延及びクロック位相検出回路１２２は、トリガ信号又はイベント信号を受けてシーケンサ１２４に供給すると共に、後述の如く、必要に応じてこれらの位相を遅延して第２信号発生装置２００に供給する。回路１２２は、シーケンス・クロック位相検出機能も有するが、この例ではマスタ側である第１信号発生装置１００では利用しない。しかし、スレーブである第２信号発生装置２００の対応する回路２２２では、この機能により、電源投入時などにおいて、第１信号発生装置１００から供給されるシーケンス・クロックと、自身のシーケンス・クロックと位相比較し、第２信号発生装置内の第１サンプリング・クロック位相調整回路２１６を制御することによって位相を合わせる。シーケンサ１２４は、アドレスを供給して波形メモリ１２８から波形データを出力させる。このとき、図２を用いて説明したように、トリガ又はイベント信号に応じた波形データ出力の制御が行われる。
【００１９】
スイッチ１２６は、外部又は内部からのトリガ／イベント信号と、他の信号発生装置からのトリガ／イベント信号及びシーケンス・クロックとを選択的に回路１２２に供給する。スイッチ１２７は、トリガ／イベント信号及びシーケンス・クロックを他の信号発生装置に供給するか、他の信号発生装置から供給を受けるかの入出力切換えスイッチである。図３の例では、第１信号発生装置１００のトリガ／イベント信号及びシーケンス・クロックを第２信号発生装置に供給する設定を示している。
【００２０】
同軸ケーブル９０は、第１信号発生装置から第２信号発生装置へサンプリング・クロックを供給する。リンク・ケーブル９２は、第１信号発生装置から第２信号発生装置へとトリガ／イベント信号及びシーケンス・クロックを供給する。また、両装置のＣＰＵ間の情報通信にも利用され、後述するサンプリング周波数変更時の装置間通信遅延量に相当するクロック数の情報などが交換される。リンク・ケーブル９２は、信号発生装置専用のものを使用することとし、このため信号遅延量は既知であるとする。なお、同軸ケーブル９０によるサンプリング・クロックの供給は、本願発明前の信号発生装置でも行われていた。そして本願発明のために別途リンク・ケーブル９２が設けられた経緯上、図３の実施例では同軸ケーブル９０とリンク・ケーブル９２を別々に描いているが、これらで伝送する信号を１つのケーブルで伝送するようにしても良い。
【００２１】
遅延回路１３０は、サンプリング・クロック単位で波形データを遅延させることができる。図５は、遅延回路の一例のブロック図である。この例では、シーケンス・クロック（分周クロック）単位で遅延する第１遅延ブロック５０と、サンプリング・クロック単位で波形データを遅延させる第２遅延ブロック５５とから構成される。第１遅延ブロック５０では、波形データをシフト・レジスタ５２ａが受けて、５個のシフト・レジスタ５２ａ〜５２ｅが夫々シーケンス・クロックD_CLK単位で順次遅延した波形データを出力する。マルチプレクサ５４は、遅延ゼロの波形データから最大５個のシーケンス・クロック分遅延した波形データを入力端子Ｄ０〜Ｄ５に受けて、後述するＣＰＵの制御に応じて選択して出力することで、遅延量を調整する。
【００２２】
第２遅延ブロック５５では、マルチプレクサ５８がＩ１端子でマルチプレクサ５４から波形データを直接受けると共に、Ｉ２端子にラッチ５６を介して１分周クロック遅延した波形データを受け、ＣＰＵの制御に応じて順序を組み替えた波形データを出力する。図６は、サンプリング・クロック５個分の遅延を行う例を示し、Ｉ２端子に入力された波形データから５個のデータを選択し、Ｉ１端子に入力された波形データから１１個のデータを選択することで、データを組み替えた並列波形データを生成する。
【００２３】
図６では、簡単のため、１組の１６ビット並列波形データを遅延する例を示すが、遅延回路１３０では、図６に示す回路を並列に複数設け、複数の１６ビット並列波形データを並行して遅延しても良い。例えば、並直列変換回路１３２が１０ビット並列波形データを出力するのであれば、遅延回路１３０で１０組の１６ビット並列波形データを同様に遅延し、並行して並直列変換回路１３２に供給しても良い。なお、これと同じ原理による遅延方法は、例えば、特開２００７−２９５１３２号公報に詳しい。
【００２４】
なお、図６中、同じアルファベットを持つデータは、波形メモリ１２８から並列に読み出された１６ビット並列波形データを示す。また、アルファベット順で数字の小さいデータほど順番が早いデータである。この例では、Ｃ１５のデータまでは、例えば、電圧０Ｖに対応するデータであって、データが出力されていても、実質的には出力信号が出力されないアイドリング状態にある。そして、Ｄ０のデータから実質的な信号出力が開始される。この点については、後述する。
【００２５】
並直列変換回路１３２は、遅延回路１３０から例えば１０組の１６ビット並列波形データを分周クロックに従って受けて並直列変換を行い、サンプリング・クロックに同期した１０ビット並列波形データを生成する。これにより、波形メモリ１２８から波形データ読み出しに使用した分周クロックより、１６倍高速なサンプリング・クロックに同期した波形データが得られる。この処理を行うのは、メモリのデータ読み出し速度が遅いのを補うためである。
【００２６】
デジタル・アナログ変換回路１３４は、サンプリング・クロックに従って、例えば１０ビット並列波形データをデジタル・アナログ変換し、アナログ信号を生成する。しかし、アナログ信号でなく、波形データをデジタルのパターン・データとして出力したければ、デジタル・アナログ変換回路１３４を使用せず、並直列変換回路１３２の出力をそのまま出力しても良い。なお、この場合は、１チャンネルにつき波形メモリ１２８から１組の１６ビット並列波形データを読み出して並直列変換により１ビットの波形データを生成し、これをデジタル・パターン・データとして出力するようにしても良い。
【００２７】
図７は、本発明による複数信号発生装置間における位相調整処理の流れを示すフローチャートである。この位相調整で問題となる点は、リンク・ケーブル９２及びその周辺回路を含めた装置間通信の遅延量は既知で一定であるものの、サンプリング・クロックの周波数（サンプリング周波数）が変更されると、この一定の遅延量に相当するサンプリング・クロックのクロック数が変化することである。よって、サンプリング周波数変更時に複数の信号発生装置間の位相調整を行わないと、夫々から出力される信号の位相が変更前のサンプリング周波数では合っていても、変更後にずれるという現象が生じる。そこで、本発明では、サンプリング周波数変更時（ステップ７２）には、第１又は第２信号発生装置のＣＰＵが装置間通信の遅延量に相当するサンプリング・クロックのクロック数と位相を計算し（ステップ６４）、この計算値に基いて装置間の位相調整を行う。この計算は、第１又は第２信号発生装置の一方のＣＰＵが行うが、リンク・ケーブルを介して、この計算値の情報は両ＣＰＵで共有される。よって、サンプリング周波数変更の度に、装置間の出力信号の位相を検出して位相調整することはない。
【００２８】
上述のように、通常は信号発生装置間の位相調整を計算値に基いて行うにしても、装置の電源投入時など適当なタイミングで、回路２２２が実際にクロックの位相を検出して装置間の位相調整をしても良い（ステップ６２）。これによって、計算値だけで位相調整し続けた場合に累積する誤差を相殺できる。この位相調整は、上述のように、第２信号発生装置内の第１サンプリング・クロック位相調整回路２１６がＣＰＵ２３６の制御に従って行う。
【００２９】
ここで、信号発生装置の動作開始からステップ７０で信号が実質的に出力されるまでは、アイドリング状態にして行うと良い。電源投入後であれば（ステップ６１）、例えば電圧０Ｖに対応する波形データを波形メモリ１２８から読み出し続けるようにシーケンサが波形メモリにアドレスを供給する。また、既に動作を開始した後で、サンプリング周波数を変更した後（ステップ７３）であれば、直前に出力していた電圧、例えば、０．８Ｖなどを維持するようにシーケンサが波形メモリにアドレスを供給する。なお、ステップ７３については、サンプリング周波数変更時の出力波形の多少の乱れなどを許容できれば、サンプリング周波数変更後にアイドリング状態に入らなくても良い。
【００３０】
ステップ６６では、ＣＰＵ１３６が第１信号発生装置の遅延回路１３０を制御し、ステップ６４で計算した通信遅延量に相当するサンプリング・クロック数に応じて、波形データを遅延させる。上述の如く、並列波形データの組み替えにより、サンプリング・クロック単位で遅延量を調整できる。このとき遅延回路１３０では、通信遅延量に相当するサンプリング・クロック数の内、１６で割り切れる分については、第１遅延ブロック５０で遅延し、端数分について、第２遅延ブロック５５で遅延する。ステップ６８では、第２信号発生装置の第１及び第２シーケンス・クロック位相調整回路２１６及び２１８を用いて、サンプリング・クロックの１周期に満たない位相分について、第２信号発生装置側の波形データの位相を調整する。なお、これに代わって、第１信号発生装置の第１及び第２シーケンス・クロック位相調整回路１１６及び１１８で、第１信号発生装置側の波形データの位相を調整するようにしても良い。
【００３１】
位相調整が終わると、アイドリング状態から抜けて第１及び第２信号発生装置から実質的な信号出力を開始又は再開する（ステップ７０）。予め設定したシーケンスの終了やユーザの操作により、信号出力は終了する（ステップ７４）。
【００３２】
次に、サンプリング周波数変更に伴うもう１つの問題について説明する。第２信号発生装置２００では、第１信号発生装置１００から供給されたトリガ信号及びイベント信号を、回路２２２がシーケンス・クロック（分周クロック）に従って検出し、トリガ／イベント機能を実行する。しかし、第２信号発生装置のシーケンス・クロックの位相は、最初こそ第１信号発生装置のものと合わせるが、サンプリング周波数の変更があると、第１信号発生装置のシーケンス・クロックの位相と異なってくるので、トリガ信号とイベント信号を検出するタイミングが第１及び第２信号発生装置のシーケンス・クロック間で異なってしまう。そこで、サンプリング周波数の変更ごとに算出する通信遅延量に相当するサンプリング・クロックのクロック数から、第１信号発生装置のシーケンス・クロックに対する第２信号発生装置のシーケンス・クロックの位相遅延量を算出し、それに応じて第１信号発生装置から第２信号発生装置に供給するトリガ信号及びイベント信号（これらをタイミング信号と呼ぶ）の位相を調整する。なお、ここではシーケンス・クロックが位相遅延量ゼロから丁度１周期遅れたら、位相遅延はゼロに戻るとする。
【００３３】
図８は、第２信号発生装置のシーケンス・クロックの位相遅延量と、タイミング信号の遅延量の関係を示すタイミング図である。このとき、図８（１）は第２信号発生装置のシーケンス・クロックの位相遅延量を示し、図８（２）はタイミング信号の遅延量を示す。もしシーケンス・クロックの遅延量が０度から９０度の範囲（範囲Ａ）であれば、第１信号発生装置の回路１２２は、タイミング信号を遅延せずに供給する。もしシーケンス・クロックの遅延量が９０度から１８０度の範囲（範囲Ｂ）であれば、第１信号発生装置の回路１２２は、タイミング信号を９０度遅延して供給する。もしシーケンス・クロックの遅延量が１８０度から２７０度の範囲（範囲Ｃ）であれば、第１信号発生装置の回路１２２は、タイミング信号を１８０度遅延して供給する。もしシーケンス・クロックの遅延量が２７０度から３６０度の範囲（範囲Ｄ）であれば、第１信号発生装置の回路１２２は、タイミング信号を２７０度遅延して供給する。もちろん、回路が複雑になってもよければ、第２信号発生装置のシーケンス・クロックの位相遅延量と同じだけ遅延するようにしても良い。逆に、タイミング信号検出の時間的マージンが小さくなるため、場合によるが、回路を簡単にするため、シーケンス・クロックの遅延量が０度から１８０度の範囲（範囲Ａ及びＢ）のとき、第１信号発生装置の回路１２２がタイミング信号を遅延せずに供給し、シーケンス・クロックの遅延量が１８０度から３６０度の範囲（範囲Ｃ及びＤ）のとき、第１信号発生装置の回路１２２がタイミング信号を１８０度遅延して供給するようにしても良い。
【００３４】
以上、好適な実施形態に基づき説明してきたが、当業者であれば、本発明の趣旨を沿って種々の変更が可能であろう。
【図面の簡単な説明】
【００３５】
【図１】本発明による信号発生システムを構成する複数の信号発生装置の１つの機能ブロック図である。
【図２】表形式によるシーケンス設定の例を示す図である。
【図３】複数の信号発生装置から構成した本発明による信号発生システムの一例のブロック図である。
【図４】サンプリング・クロック位相調整回路の一実施例を示すブロック図である。
【図５】遅延回路の一例のブロック図である。
【図６】第２遅延ブロック５５におけるデータの組み替えによる等価的な遅延の例を示すチャート図である。
【図７】本発明による複数信号発生装置間における位相調整処理の流れを示すフローチャートである。
【図８】第２信号発生装置のシーケンス・クロックの位相遅延量と、タイミング信号の遅延量の関係を示すタイミング図である。
【符号の説明】
【００３６】
９０            同軸ケーブル
９２            リンク・ケーブル
１００            第１信号発生装置
２００            第２信号発生装置
１１０、２１０    サンプリング・クロック発振回路
１１４、２１４    サンプリング・クロック分配回路
１１６、２１６    第１サンプリング・クロック位相調整回路
１１８、２１８    第２サンプリング・クロック位相調整回路
１２０、２２０    分周回路
１２４、２２４    シーケンサ
１２８、２２８    波形メモリ
１３０、２３０    遅延回路
１３２、２３２    並直列変換回路
１３４、２３４    デジタル・アナログ変換回路
１２２、２２２    トリガ／イベント信号処理・位相遅延及びクロック位相検出回路
１３６、２３６    ＣＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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