(57)【特許請求の範囲】
【請求項１】
複数の画素を２次元配列で設けた画素アレイ部と、
前記画素アレイ部の画素配列に対応して複数の単位メモリを２次元配列で設け、各単位メモリに相関二重サンプリング回路及びＡＤ変換回路を設けたＡＤメモリ部と、
前記画素アレイ部を走査して、各画素列ごとに設けられた垂直信号線を介して各画素のアナログ信号を各行毎に前記ＡＤメモリ部へ読み出す画素アレイ走査回路と、
前記ＡＤメモリ部を走査して各単位メモリのデジタル信号を出力するメモリ走査回路とを有し、
前記ＡＤメモリ部の前記相関二重サンプリング回路は、前記画素アレイ部から行毎に出力されたノイズ信号と前記アナログ信号との差分により差分信号を生成し、前記ＡＤメモリ部の前記ＡＤ変換回路は、該差分信号をデジタル信号へ変換するＡＤ変換を全単位メモリで同時に行う、
ことを特徴とする固体撮像装置。
【請求項２】
前記単位メモリは、前記相関二重サンプリング回路構成であるサンプリング用コンデンサと前記ＡＤ変換回路構成であるＡＤ変換用トランジスタと出力用トランジスタとを含むＤＲＡＭセルを備えることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
複数の画素を２次元配列で設けた画素アレイ部と、
前記画素アレイ部の画素配列に対応して複数の単位メモリを２次元配列で設け、各単位メモリに相関二重サンプリング回路及びＡＤ変換回路を設けたＡＤメモリ部と、
を備えた固体撮像装置の駆動方法であって、
前記画素アレイ部を走査して、各画素列ごとに設けられた垂直信号線を介して各画素のアナログ信号を各行毎に前記ＡＤメモリ部へ読み出す読み出し期間と、
前記相関二重サンプリング回路により前記画素アレイ部から行毎に出力されたノイズ信号と前記アナログ信号との差分により差分信号を生成し、前記ＡＤ変換回路により前記差分信号をデジタル信号へ変換するＡＤ変換を全単位メモリで同時に行うＡＤ変換期間と、
前記各単位メモリの信号を読み出すメモリアクセス期間と、
を有することを特徴とする固体撮像装置の駆動方法。
【請求項４】
前記ＡＤメモリ部へ外から別の信号を書き込むことを特徴とする請求項３記載の固体撮像装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の画素を２次元配列で設けた画素アレイ部を有し、この画素アレイ部の各画素から信号を取り出して信号処理を行う方式の例えばＣＭＯＳイメージセンサ等の固体撮像装置に関する。
【０００２】
【従来の技術】
一般にＣＭＯＳイメージセンサはＭＯＳプロセスを用いて作製されるため、ＣＣＤイメージセンサと異なり、画素アレイ部を設けた同一チップ上にＡＤ変換回路をオンチップで搭載することが可能である。
そして、このＡＤ変換回路をオンチップで搭載する形態としては、後述する３タイプのものが知られている。
図４は、このようなＡＤ変換回路をオンチップで搭載したＣＭＯＳイメージセンサの構成例を示す説明図である。ただし、図中の斜線ブロック２００Ａ、２００Ｂ、２００Ｃは、ＡＤ変換回路の３つの配置例を示すものであり、実際の回路では、いずれか１つの配置例を採用するものである。
【０００３】
まず、この図４に基づいて従来のＣＭＯＳイメージセンサの構成について説明する。
図示のように、このＣＭＯＳイメージセンサは、画素アレイ部２１０、Ｖ選択回路２２０、列信号処理部２３０、Ｈ選択回路２４０、及び出力部２５０を１つのチップ上に搭載したものである。
画素アレイ部２１０は、多数の画素を２次元配列状（行列状）に設けたものである。
Ｖ選択回路２２０は、画素アレイ部２１０の各画素を行単位で垂直方向（列方向）に順次選択しながら駆動する回路である。
列信号処理部２３０は、画素アレイ部２１０の各画素列に対応して設けられ、各画素２１１の信号を順次受け取って固定パターンノイズ除去やゲイン調整等の処理を行う回路である。
Ｈ選択回路２４０は、列信号処理部２３０を行方向に順次選択し、この列信号処理部２３０によって処理された各画素の信号を出力線２４１に出力するものである。
出力部２５０は、出力線２４１からの画素信号を受け取って最終的な信号処理を行い、画像信号として出力するものである。
【０００４】
そして、このようなＣＭＯＳイメージセンサにおいて、ＡＤ変換回路をオンチップで配置する形態としては次の３通りとなる。
まず、図４に示す斜線ブロック２００Ａで示す配置例は、各画素２１１にＡＤ変換回路を設けたものであり、画素毎にＡＤ変換を行い、各画素２１１からデジタル化した画素信号を出力するものである（以下、画素レベルＡＤという）。（例えば、特許文献１）。
また、図４に示す斜線ブロック２００Ｂで示す配置例は、各列信号処理回路２３０にＡＤ変換回路を設けたものであり、列毎にＡＤ変換を行い、各列信号処理回路２３０からデジタル化した画素信号を出力するものである（以下、列レベルＡＤという）。（例えば特許文献２）。
また、図４に示す斜線ブロック２００Ｃで示す配置例は、出力部２５０にＡＤ変換回路を設けたものであり、出力線２４１に導かれる信号に対して順々にＡＤ変換を行い、出力部２５０からチップ外にデジタル化した画素信号を出力するものである（以下、チップレベルＡＤという）。これは単にアナログ出力のデバイスにＡＤ変換回路をつなげたものと同等である。
【０００５】
【特許文献１】
米国特許第５４６１４２５号公報
【特許文献２】
日本国特許第２５３２３４号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した３つのＡＤ変換では以下のような課題があった。
（１）画素レベルＡＤは、全ての画素で同時にＡＤ変換できるので、高速な処理が可能であるが、ＡＤ変換回路を各画素内に配置するので、各画素の規模が大きくなり、画素アレイ部の面積及び光学系が大きくなり、その一方で開口率（画素中のフォトダイオードの面積比率）が低くなり、感度が低くなるなどの欠点がある。
【０００７】
（２）列レベルＡＤは、画素レベルＡＤに比べて画素は簡単になり、小型化が可能であるが、１フレーム分の画像を出力するのに、行数に応じた回数（例えば数百〜数千回）のＡＤ変換をしなければならないので低速であるという欠点がある。
また、ＡＤ変換を短時間で行うので、回路の帯域を大きくすることが必要であり、ノイズが大きくなる。
また、ＡＤ変換は１フレームの間、ずっと順番に行を処理していくので、最初の行と最後の行でＡＤ変換される時間に１フレーム時間のずれが生じるので、全画面の時間差をできるだけ小さくしたい場合（例えば動きのある被写体を撮影する場合）には適さない。
【０００８】
（３）チップレベルＡＤは、列レベルＡＤと同様の性質をもっている。つまり、画素は簡単になるが、１フレームの出力をするのに、画素数に応じた回数（例えば数十万〜数百万回）のＡＤ変換をしなければならないので、列レベルＡＤよりさらに低速になるという欠点がある。
また、ＡＤ変換を短時間で行うので、回路の帯域を大きくすることが必要で、列レベルＡＤよりさらにノイズが大きくなる。また、ＡＤ変換は１フレームの間ずっと順番に画素信号を処理していくので、最初の画素と最後の画素でＡＤ変換される時間に１フレーム時間のずれが生じ、全画面の時間差をできるだけ小さくしたい場合には適さない。
【０００９】
そこで本発明の目的は、画素アレイ部や光学系の大型化を招くことなく、迅速かつ低負担でＡＤ変換を行うことができ、かつ、同時ＡＤ変換による高画質のデジタル画像信号を出力することが可能な固体撮像装置及びその駆動方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る固体撮像装置は、複数の画素を２次元配列で設けた画素アレイ部と、前記画素アレイ部の画素配列に対応して複数の単位メモリを２次元配列で設け、各単位メモリに相関二重サンプリング回路及びＡＤ変換回路を設けたＡＤメモリ部と、前記画素アレイ部を走査して、各画素列ごとに設けられた垂直信号線を介して各画素のアナログ信号を各行毎に前記ＡＤメモリ部へ読み出す画素アレイ走査回路と、前記ＡＤメモリ部を走査して各単位メモリのデジタル信号を出力するメモリ走査回路とを有し、前記ＡＤメモリ部の前記相関二重サンプリング回路は、前記画素アレイ部から行毎に出力されたノイズ信号と前記アナログ信号との差分により差分信号を生成し、前記ＡＤメモリ部の前記ＡＤ変換回路は、該差分信号をデジタル信号へ変換するＡＤ変換を全単位メモリで同時に行うことを特徴とする。
また、本発明に係る固体撮像装置の駆動方法は、複数の画素を２次元配列で設けた画素アレイ部と、前記画素アレイ部の画素配列に対応して複数の単位メモリを２次元配列で設け、各単位メモリに相関二重サンプリング回路及びＡＤ変換回路を設けたＡＤメモリ部とを備えた固体撮像装置の駆動方法であって、前記画素アレイ部を走査して、各画素列ごとに設けられた垂直信号線を介して各画素のアナログ信号を各行毎に前記ＡＤメモリ部へ読み出す読み出し期間と、前記相関二重サンプリング回路により前記画素アレイ部から行毎に出力されたノイズ信号と前記アナログ信号との差分により差分信号を生成し、前記ＡＤ変換回路により前記差分信号をデジタル信号へ変換するＡＤ変換を全単位メモリで同時に行うＡＤ変換期間と、前記各単位メモリの信号を読み出すメモリアクセス期間とを有することを特徴とする。
【００１１】
本発明の固体撮像装置では、２次元配列の画素アレイ部に対応したＡＤメモリ部の各単位メモリ毎にＡＤ変換回路を設け、各画素から読み出した信号をＡＤメモリ部でＡＤ変換する。
したがって、２次元配列のＡＤ変換回路でＡＤ変換を分散して行え、上述した列レベルＡＤ変換やチップレベルＡＤ変換に比べて高速なＡＤ変換を行うことができる。また、ＡＤ変換回路の帯域を落とすことができ、ノイズの少ない信号を得ることが可能である。
また、画素内にＡＤ変換回路を設けないため、画素回路の構成を簡素化でき、画素の開口率を大きくでき、高い感度の画素アレイ部を構成できる。また、画素アレイ部からＡＤメモリ部に短時間で画素信号を読み込めるので、１つの画面内での処理の時間差を小さくでき、動きの有る被写体を撮ってもゆがみが少なく、良好な画質の画像を得ることができる。
【００１２】
【発明の実施の形態】
以下、本発明による固体撮像装置の実施の形態例について説明する。
図１は、本発明の実施の形態例によるＡＤ変換回路をオンチップで搭載したＣＭＯＳイメージセンサの構成例を示す説明図である。
図示のように、このＣＭＯＳイメージセンサは、画素アレイ部１１０、Ｖ選択回路１２０、ＡＤメモリ部（メモリブロック）１３０、メモリＶ選択回路１４０、Ｈ選択回路１５０、及び出力部１６０を１つのチップ上に搭載したものである。
【００１３】
画素アレイ部１１０は、多数の画素１１１を２次元配列状（行列状）に設けたものであり、各画素において検出されたアナログ画素信号を各画素列毎に設けられた出力信号線（垂直信号線）より出力するものである。
なお、各画素１１１の回路構成は、種々の形態が用いることが可能であるが、例えば光電変換素子（フォトダイオード等）と、その生成電荷をフローティングデフュージョン（ＦＤ）部に読み出す転送トランジスタと、ＦＤ部に転送された信号電荷による電位変動を電気信号に変換して出力する増幅トランジスタと、この増幅トランジスタの出力と出力信号線（垂直信号線）とを接続する選択トランジスタと、ＦＤ部の電位をリセットするリセットトランジスタとを有するものとする。
Ｖ選択回路１２０は、画素アレイ部１１０の各画素を行単位で垂直方向（列方向）に順次選択しながら駆動するものであり、画素アレイ走査回路を構成している。
【００１４】
ＡＤメモリ部１３０は、画素アレイ部１１０の各画素配列に対応する２次元配列で単位メモリ１３１を配置して構成され、垂直信号線を通して読み出されたアナログ画素信号を順次蓄積し、ＡＤ変換を含む各種の処理（例えばＣＤＳによる固体パターンノイズ除去やゲイン調整等）を行うものである。なお、各単位メモリ１３１はＤＲＡＭによって構成されている。
そして、このＡＤメモリ部１３０の各単位メモリ１３１には、ＡＤ変換回路１３２が設けられ、このＡＤ変換回路１３２によって各画素から読み出されたアナログ画素信号をデジタル画素信号に変換する。
なお、図１に示す構成では、画素アレイ部１１０の各画素１１１とＡＤメモリ部１３０の各単位メモリ１３１とが１対１で対応させた例を示しているが、複数（Ｎ≧２）の画素と１つの単位メモリがＮ対１で対応する構成であってよい。この場合には、１つの単位メモリによって複数（Ｎ個）の画素の処理を順次に行うことになる。
また、本例では、ＡＤメモリ部１３０の各単位メモリ配列がそのまま１画像フレームに対応しており、このフレーム単位でＡＤ変換を行うことから、本例のＡＤ変換方式をフレームメモリレベルＡＤと呼ぶものとする。
【００１５】
メモリＶ選択回路１４０は、ＡＤメモリ部１３０の各単位メモリ１３１の走査と駆動を行い、各単位メモリ１３１で処理されたデジタル画素信号を出力する回路である。
Ｈ選択回路１５０は、ＡＤメモリ部１３０を行方向に順次選択し、このＡＤメモリ部１３０によって処理されたデジタル画素信号を出力線１５１に出力するものである。なお、メモリＶ選択回路１４０とＨ選択回路１５０でメモリ走査回路を構成している。
出力部１６０は、出力線１５１からのデジタル画素信号を受け取って最終的な信号処理を行い、デジタル画像信号としてチップ外に出力するものである。
【００１６】
本例のフレームメモリレベルＡＤでは、画素アレイ部１１０の画素信号を短時間でＡＤメモリ部１３０に転送し、その後、全画素の信号を同時にＡＤ変換することができる。よって、従来の画素レベルＡＤと異なり、画素がＡＤ変換回路のために大きくなったり、開口率が下がったりすることがなく、また、列レベルＡＤ、チップレベルＡＤと異なり、ＡＤ変換を１フレームで１回行えばよいので、高速に処理できる。また、個々のＡＤ変換処理をゆっくりできるので、ＡＤ変換回路の帯域を落とし、ノイズを下げることができる。
【００１７】
図２は、本例のＡＤメモリ部１３０における単位メモリ１３１の回路例を示す回路図であり、図３は、本例のＡＤメモリ部１３０における駆動例を示すタイミングチャートである。
まず、図２に基づいて単位メモリ１３１の構成を説明する。
本例の単位メモリ１３１は、垂直信号線１３３を通して各画素から読み出されるリセットレベル電圧と信号レベル電圧の差分を取り、各画素毎に生じる固定パターンノイズを除去するためのＣＤＳ（相関二重サンプリング）回路１７０と、このＣＤＳ回路１７０によって生成された差分信号をランプ（ｒａｍｐ）波と比較して、デジタル信号値を出力するＡＤ変換回路１８０（すなわち、図１に示すＡＤ変換回路１３２）とで構成される。なお、ここではリセットレベル電圧が０レベル信号に相当する電圧となり、それに対して負に振れる信号レベル電圧を順に出力するタイプの画素回路を用いているものとする。
そして、図２に示すように、ＣＤＳ回路１７０は、スイッチ（ＳＷ１、ＳＷ２）１７１、１７２と、コンデンサ（Ｃ１、Ｃ２）１７３、１７４と、差動増幅器１７５とを有する。
また、ＡＤ変換回路１８０は、図示の例では１０ｂｉｔのデータ幅を有する場合の構成例であり、各ビット毎に変換用のトランジスタ（Ｔｒ０〜Ｔｒ９）１８１と、サンプリング用のコンデンサ１８２と、出力用のトランジスタ１８３とを有する。
【００１８】
以下、本例のＡＤメモリ部１３０における動作を図３を用いて説明する。なお、ｒａｍｐ電圧はアナログ電圧信号であるので、図３の波形図では他の信号とは異なるスケールで示している。
（１）画素アレイ部１１０からＡＤメモリ部（メモリブロック）１３０への読み出し期間
ここでは画素アレイ部１１０から１行ずつ信号を読み出して、各画素に対応するＡＤメモリ部１３０の単位メモリ１３１に書き込む動作となる。
１行分の動作は、以下のようになる。
（１−１）まず、垂直信号線１３３に画素１１１からリセットレベルを読み出している期間に、スイッチ１７１、１７２をＯＮする。
ここでコンデンサ１７３のスイッチ１７１側の電位はリセットレベルとなるが、その反対側では、差動増幅器１７５の＋入力端子にランプ信号の供給線（ｒａｍｐ配線）１９１によって供給されるｒａｍｐ電圧が印加されているため、スイッチ１７２のＯＮにより、差動増幅器１７５の−入力端子と出力端子がｒａｍｐ電圧にクランプされることになる。
【００１９】
（１−２）次に、スイッチ１７２をＯＦＦしてから、垂直信号線１３３に画素の信号レベルを読み出す。このとき差動増幅器１７５の−入力端子は、コンデンサ１７３を通してリセットレベルと信号レベルの差に比例した負の方向の電位変動が生じ、画素の固定パターンばらつきが除去された信号電圧が入力されることになる。
この結果、差動増幅器１７５の出力はＨｉｇｈレベルになり、トランジスタ１８１がＯＮする。
（１−３）次に、スイッチ１７１をＯＦＦすると、垂直信号線１３３と切り離され、この状態が保持される。
この期間中は、ｒａｍｐ信号はＨｉｇｈレベルである。また、トランジスタ１８１の駆動用クロック配線（ｃｋ配線）１９２、及びトランジスタ１８３の駆動用クロック配線（ｗｏｒｄ配線）１９３は、共にＬｏｗレベルである。
この動作を各行について繰り返し、１フレームの信号をＡＤメモリ部に取り込む。
【００２０】
（２）ＡＤ変換期間
次に、ｒａｍｐ電圧をＨｉｇｈからＬｏｗに遷移させながら、トランジスタ１８１の駆動用クロックｃｋ［０］〜ｃｋ［９］を１０ｂｉｔでカウントアップするよう駆動する。ｒａｍｐ電圧が（１）で保持されている差動増幅器１７５の−入力端子電圧よりも低くなったときに、差動増幅器１７５の出力が反転し、その時のｃｋ［０］〜ｃｋ［９］の値（Ｈｉｇｈ／Ｌｏｗ）がそれぞれのコンデンサ１８２に保持される、すなわち１０ｂｉｔのＡＤ変換結果が格納される。
なお、ｒａｍｐ電圧、及びｃｋ［０］〜ｃｋ［９］は、それぞれＡＤメモリ部の全域で共通になっているので、１フレーム分の信号が同時にＡＤ変換される。また、コンデンサ１８２にＨｉｇｈ／Ｌｏｗが書き込まれるので、これは原理的にＤＲＡＭである。
【００２１】
（３）メモリアクセス期間
次に、ＡＤメモリ部から読み出したい画素の信号を、トランジスタ１８３のｗｏｒｄ配線１９３を駆動し、データ出力線であるｂｉｔ配線１９４から読み出す。なお、読み出し方法、及び読み出し回路構成は、ともに通常のＤＲＡＭと同様のもので良い。また、１行ずつ順番に読み出しても良いし、１部分だけを読み出すようにしても良い。あるいは完全なランダムアクセスも可能である。
【００２２】
また、次のフレームの情報を得るには、上記（１）の読み出し動作から同様の動作を行う。これは１行ずつの動作であるので、ＡＤメモリ部への読出し期間であっても、まだ読出し順が回ってこない行はメモリアクセスは可能である。以下これらの動作を繰り返す。
【００２３】
ところで、従来のフレームメモリを持たないＣＭＯＳイメージセンサでは、１行を列信号処理部に同時に読み出しても、その後に、各列の列信号処理回路を順番に選択して信号を水平信号線に導き、１個ずつ出力する期間が数倍〜数十倍必要で、その後にやっと次の行に移ることができる。
これに対し、本例の方式では、１行ずつ読み出すだけでＡＤメモリ部１３０への読み出しが完了するので、その読み出しに要する時間は、数分の１〜数十分の１の短時間で終わる。これは、各行が読み出される時間のずれが短くなるということであるので、全画面の時間差が数倍〜数十倍小さくなる。この時間差があると、動いている被写体を撮影したときに時間差のせいで被写体がゆがむが、本例の方式によれば、このゆがみが数倍〜数十倍小さくなる効果がある。もちろん、画素から読み出すところは従来のＣＭＯＳイメージセンサと同じなので、従来のＣＭＯＳイメージセンサで露光時間を同時化してゆがみを無くす公知の方法を本例に適用することもできる。
【００２４】
また、本例の方式では、１フレーム分の信号が同時にＡＤ変換されるので、ＡＤ変換も短時間で終わる。
さらに、ＡＤメモリ部１３０からの読み出しは、フレームメモリへのアクセスとなるので、行ごとに順番である必要は無く、読出し順が完全に自由である。もちろん通常のＤＲＡＭと同様に、ｗｏｒｄ線とｂｉｔ線を用いて外から別の信号を書き込むことも可能である。
また、各画素の信号を読み出す前の適当な時間に画素をリセットして電子シャッタがかけられるのは従来のＣＭＯＳイメージセンサと同様である。
【００２５】
なお、上述の例では、画素回路として、リセットレベル電圧（信号０に相当する電圧）と、それに対して負に振れる信号レベル電圧を順に出力するタイプのものを仮定したが、このタイプでない画素回路に適用することも、もちろん可能である。
また、ＡＤメモリ部の構成としては、上記の他にも種々の変形が可能である。例えば、上述したように複数画素に対応して１つのＡＤ変換回路を割り当てることも可能である。
また、ＡＤ変換回路は、チョッパ型コンパレータを用いたり、ΔΣ型を採用することもできる。また、メモリにはＤＲＡＭ型でなく、ＳＲＡＭ型等を用いることも可能である。
【００２６】
【発明の効果】
以上説明したように本発明の固体撮像装置及びその駆動方法によれば、２次元配列の画素アレイ部に対応したＡＤメモリ部の各単位メモリ毎に相関二重サンプリング回路及びＡＤ変換回路を設け、画素アレイ部を走査して、各画素列ごとに設けられた垂直信号線を介して各行毎に各画素からアナログ信号を読み出し、前記相関二重サンプリング回路によりノイズ信号と前記アナログ信号との差分信号を生成し、該差分信号を前記ＡＤメモリ部の前記ＡＤ変改回路により全単位メモリで同時にＡＤ変換することから、２次元配列のＡＤ変換回路でＡＤ変換を分散して行え、上述した列レベルＡＤ変換やチップレベルＡＤ変換に比べて高速なＡＤ変換を行うことができ、また、ＡＤ変換回路の帯域を落とすことができ、ノイズの少ない信号を得ることが可能である。
また、画素内にＡＤ変換回路を設けないため、画素回路の構成を簡素化でき、画素の開口率を大きくでき、高い感度の画素アレイ部を構成でき、さらに画素アレイ部からＡＤメモリ部に短時間で画素信号を読み込めるので、１つの画面内での処理の時間差を小さくでき、動きの有る被写体を撮ってもゆがみが少なく、良好な画質の画像を得ることができる。
さらに、ＡＤメモリ部からの読み出しは、フレームメモリへのアクセスとなるので、行ごとに順番である必要などは無く、読出し順が完全に自由である。さらに、通常のＤＲＡＭと同様に、ｗｏｒｄ線とｂｉｔ線を用いて外から別の信号を書き込むことも可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態例によるＡＤ変換回路をオンチップで搭載したＣＭＯＳイメージセンサの構成例を示す説明図である。
【図２】図１に示すＡＤメモリ部における単位メモリの回路例を示す回路図である。
【図３】図１に示すＡＤメモリ部における駆動例を示すタイミングチャートである。
【図４】従来のＡＤ変換回路をオンチップで搭載したＣＭＯＳイメージセンサの構成例を示す説明図である。
【符号の説明】
１１０……画素アレイ部、１１１……画素、１２０……Ｖ選択回路、１３０……ＡＤメモリ部、１３１……単位メモリ、１３２、１８０……ＡＤ変換回路、１３３……垂直信号線、１４０……メモリＶ選択回路、１５０……Ｈ選択回路、１６０……出力部、１７０……ＣＤＳ回路、１７１、１７２……スイッチ、１７３、１７４、１８２……コンデンサ、１７５……差動増幅器、１８１、１８３……トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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