(57)【特許請求の範囲】
【請求項１】
ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを有するＣＭＯＳ半導体装置において、
ゲート電極は、シリコン膜と高融点金属とのポリサイド構造であり、
前記ｐチャネルＭＯＳトランジスタにおいて、前記シリコン膜が、ノンドープシリコンであり、
前記ｎチャネルＭＯＳトランジスタにおいて、前記シリコン膜が、ｎ型の不純物が添加されたシリコンであり、
前記ゲート電極のノンドープ領域とｎ型領域との境界は、前記ｎチャネル型ＭＯＳトランジスタ側にずらして設けられていることを特徴とするＣＭＯＳ半導体装置。
【請求項２】
前記シリコン膜の厚さは２４７Å以上であることを特徴とする請求項１に記載のＣＭＯＳ半導体装置。
【請求項３】
前記シリコン膜の厚さは１０１０Å以下であることを特徴とする請求項１もしくは請求項２に記載のＣＭＯＳ半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はシリコンよりなるゲート電極を有する電解効果トランジスタ（Field Effect Transistor、以下FET）に関し、さらに詳しく言えば、ゲート電極を共有したｐチャネルMOS(Metal Oxide Semiconductor)FETとｎチャネルMOSFETとを有するいわゆるCMOS半導体装置のゲート電極下のオフリーク電流の低減と微細化に関するものである。
【０００２】
【従来の技術】
図１０に従来の典型的なCMOS半導体装置を示す。このようなCMOS半導体装置は、様々な論理回路や、SRAMなどに用いられている。半導体基板５１の一部上（図では右半分）にｎウェルが、他の一部上（同左半分）にｐウェルが形成されている。ｎウェル、ｐウェルのそれぞれの一部上に活性領域５２が形成されている。活性領域５２上にはゲート絶縁膜５３を隔ててゲート電極５４が形成され、ｎチャネルトランジスタｎch-Trとｐチャネルトランジスタｐch-Trを形成している。ゲート電極５４には、1E20cm-3前後のｎ型の不純物が添加され、導電性となっている。活性領域５２のゲート電極５４が形成されていない領域には、ウェルと逆導電型の不純物、即ちｎウェルにはボロンなどのｐ型の不純物、ｐウェルにはリンなどのｎ型の不純物が添加されたソース、ドレイン領域５５が形成されている。
【０００３】
ゲート電極５４が接地されているとき、ゲート電極下のチャネル領域５６は完全に空乏化し、非導通であって、ソース、ドレイン領域５５間に電圧を印加しても電流は流れない。ゲート電極５４に電圧を印加することによって、チャネル領域５６が導通となるので、このときソース、ドレイン間に電圧を印加すると、チャネル領域５６にチャネル電流が流れる。ｐチャネルトランジスタとｎチャネルトランジスタでは、ゲート電極５４に正負どちらの電圧を印加すると導通となるかが異なり、CMOSはこのことを利用した半導体装置である。ゲート電極下のチャネル領域が導通となるゲート電圧のしきい値をオン電圧と呼ぶ。
【０００４】
ｎ型の不純物が添加されたポリシリコン（以下N+ポリと表記）と、ｐ型の不純物が添加された基板とをゲート絶縁膜を介して接触させると、仕事関数の差から、電子はN+ポリに移動しようとする。このため、N+ポリをゲート電極としたｐチャネルトランジスタは、ゲート電圧が0Vであっても、あたかも弱い正電圧を印加した様な状態となり、トランジスタをオンさせるために、これを相殺する電圧を印加した上でさらに電圧を印加せねばならず、オン電圧の上昇になっていた。また、ｐチャネルトランジスタとｎチャネルトランジスタのオン電圧の絶対値が異なってしまうなどの不具合が生じてきた。
【０００５】
そこで、ｐチャネルトランジスタのオン電圧を低電圧化するために、チャネル領域５６には、埋め込みチャネル５７と呼ばれる領域を形成することがある。埋め込みチャネルは、ソース、ドレイン領域と同じ導電型の不純物を添加した領域であり、ここへの不純物の添加量を増やすことによってオン電圧を下げることができる。図３にオン電圧の埋め込みチャネル量との依存性を実線で示す。これによると、例えば、5.0×1012cm-2のドープ量であればオン電圧は0.3Vに低減できることがわかる。
【０００６】
一方で、図１１に示すように、ゲート電極５４に添加する不純物をｎチャネルトランジスタとｐチャネルトランジスタとで別々にすることが提案されている。即ち、ｎチャネルトランジスタの上部に位置するゲート電極５４ａには、従来通りN+ポリを用い、ｐチャネルトランジスタの上部に位置するゲート電極５４ｂには、P型の不純物が添加されたポリシリコン（P+ポリ）を用いるというものである。このように構成することで、ゲート電極５４とその直下のチャネル領域５６との導電型が同じになるので、ゲート電極とチャネル領域の仕事関数の差はなく、オン電圧を所定の値とすることができる。
【０００７】
【発明が解決しようとする課題】
ゲート電圧が0Vのとき、理想的にはチャネル電流は0Aであるが、実際のMOSFETにおいては、ゲート電圧が0Vであっても微少な電流が流れる。このような電流をオフリーク電流と呼ぶ。
【０００８】
埋め込みチャネル５７は、チャネル領域５８にソース、ドレイン領域５５と同じ導電型の不純物をドープするので、注入量が増加すると、オフリーク電流が増加する。オフリーク電流は、pA（ピコアンペア）の程度であるが、近年オン電圧の低電圧化や、素子の微細化に伴い、論理回路の誤動作や、記憶素子の読み出しのエラーを引き起こし、無視できなくなってきている。また、オフリーク電流は、不要な電流が流れることから、このような素子を組み込んだ携帯機器の電池を浪費させ、可動時間を短縮し、問題となっている。
【０００９】
また、CMOSのｐチャネルトランジスタのゲート電極５４ｂのP+ポリを形成するために、ポリシリコン膜にボロンを注入すると、ボロンはシリコン内での拡散係数が大きいため、ゲート電極５４を突き抜け、半導体基板５１まで到達してしまう。ボロンが半導体基板５１に注入されると、埋め込みチャネル５７の濃度が増大し、ソース、ドレイン領域５５間の耐圧が低下し、オフリーク電流が増大するという問題が生じる。また、ゲート電極５４ｂに残留するボロンの濃度も変動するため、ｐチャネルトランジスタのオン電圧のばらつきが生じる。さらに、ボロンが横方向に拡散することによって、ｎチャネルトランジスタのゲート電極５４ａまで拡散すると、ｎチャネルトランジスタのオン電圧にもばらつきが生じる。
【００１０】
また、リーク電流を低減させるため、埋め込みチャネルの濃度を薄くする必要があり、結果的にｐチャネルトランジスタのオン電圧を十分に低下させることができず、ｐチャネルトランジスタのオン電圧は、ゲート電極に印加する電圧との差が小さく、ｐチャネルトランジスタのチャネル電流は、ｎチャネルトランジスタに比較して小さくなる。そこで、図１１に示すように、ｐチャネルトランジスタのゲート幅GWpをｎチャネルトランジスタのゲート幅GWnに比較して大きくとることによって、ｎチャネルトランジスタと同程度の電流値を確保している。これは素子の面積の増大につながっていた。
【００１１】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、ノンドープのポリシリコンをｐチャネルトランジスタのゲート電極として用いることによって、所望するオン電圧に調整するための埋め込みチャネルの濃度を低下させ、かつ埋め込みチャネルの深さを浅くすることによって、オフリーク電流を低減するCMOS半導体装置である。
【００１２】
MOSFETは一般的に、ゲート電極５４を配線として用いる。このため、ゲート電極５４の電気抵抗は、素子動作に大きく影響し、ゲート電極５４の抵抗を下げることに多くの努力がなされてきた。従来のゲート電極５４は、ポリシリコンに不純物がドープされ、電気抵抗を下げている。また、ゲート電極５４には、タングステンシリサイドなどを用いたポリサイド構造が採用され、ゲート電極５４の電気抵抗をさらに下げることに成功している。ここで、本出願人は、ポリサイド構造を採用したゲート電極５４の電気抵抗を決定している要因は主にタングステンシリサイドであって、ポリシリコンにドープされた不純物の量にはあまり依存しないことを見出した。即ち、ポリサイド構造のゲート電極５４を採用すれば、ゲート電極のポリシリコンに不純物をドープする必要は必ずしもない、と言える。
【００１３】
【発明の実施の形態】
以下に本発明の実施形態について説明する。図１は本発明のCMOSである。半導体基板１の一部上（図では右半分）にｎウェルが、他の一部上（同左半分）にｐウェルが形成されている。ｎウェル、ｐウェルのそれぞれの一部上に活性領域２が形成されている。活性領域２上にはゲート絶縁膜３を隔ててゲート電極４が形成され、ｎチャネルトランジスタｎch-Trとｐチャネルトランジスタｐch-Trを形成している。ゲート電極４は、ポリシリコンとタングステンシリサイドの多層構造であるポリサイド構造である。ｎチャネルトランジスタｎch-Tr上部のゲート電極４ａのポリシリコンは、1E20cm-3前後のｎ型の不純物が添加されたＮ+ポリであり、導電性となっている。ｐチャネルトランジスタｐch-Tr上部のゲート電極４ｂのポリシリコンは、不純物が添加されていないノンドープポリシリコンである。活性領域２のゲート電極４が形成されていない領域には、ウェルと逆導電型の不純物、即ちｎウェルにはボロンなどのｐ型の不純物、ｐウェルにはリンなどのｎ型の不純物が添加されたソース、ドレイン領域５が形成されている。ゲート電極４下のチャネル領域６には、埋め込みチャネル領域７が形成されている。
【００１４】
以下に、ｐチャネルトランジスタについて述べる。
【００１５】
図２に本実施形態のMOSFETと、従来のMOSFETの、オフリーク電流のゲート長GL依存性を示す。ゲート長GLとは、ゲート電極４下部のソース、ドレイン領域６の間隔、換言すればチャネル領域６のソース、ドレイン領域方向の長さである。本実施形態、従来共にポリシリコン膜の厚さは1010Åである。○は従来のMOSFET、△及び▲は、本発明のMOSFETである。それぞれのオン電圧は、○が0.61V、△が0.67V、▲が0.49Vである。オン電圧は、埋め込みチャネルの濃度を変化させることによって調節することができる。ゲート長が短くなるに従って、オフリーク電流が増加する現象は、一般に短チャネル効果と呼ばれる現象である。まず○と▲を比較して、本発明のMOSFETは、オン電圧が約0.1V低いにも関わらず、ほぼ同じオフリーク電流値である。次に、○と△を比較して、本発明のMOSFETは、オン電圧が約0.06V高いだけで、オフリーク電流値は二桁近く小さい。このように、本発明のMOSFETは、同じオン電圧であれば、オフリーク電流を従来よりも小さく抑えることができる。次に、図３にオフリーク電流のオン電圧依存性を示す。本発明、従来共に、オン電圧を低く設定するとオフリーク電流が増えるが、本発明のMOSFETは、従来のMOSFETよりも一桁小さいオフリーク電流値である。
【００１６】
次に、図４にオン電圧の埋め込みチャネル８濃度依存性を示す。埋め込みチャネル８の濃度の上昇と共にオン電圧が低下することは、従来のMOSFET、本発明のMOSFET共に同様である。ただし、例えばオン電圧を0.35Vとする場合の埋め込みチャネル８の濃度は3.0×1012cm-2であり、これは、従来のMOSFETで必要な濃度の60%程度である。本発明のMOSFETは、従来よりも少ない不純物の注入で従来のMOSFETと同等のオン電圧に設定することができる。
【００１７】
本発明のMOSFETのオフリーク電流が従来より小さいことは、埋め込みチャネルの濃度が低くなっていると共に埋め込みチャネルの形成されている深さが浅くなっていることが要因であると考えられる。埋め込みチャネルとソース、ドレイン領域は、同じ導電型の不純物を添加された領域であるので、基本的に導通であり、埋め込みチャネルの濃度が低いので電気抵抗が比較的高いにすぎない。従って、埋め込みチャネルの濃度が上昇すると、オフリーク電流が増大する。また、濃度が増加すると、それに付随して埋め込みチャネルの形成される深さも深くなり、埋め込みチャネル領域の電気抵抗を低下させるのである。従って、埋め込みチャネルの濃度が上昇するとオフリーク電流が増加する。本発明のMOSFETは、従来のMOSFETよりも低い埋め込みチャネル濃度で同じオン電圧にすることができるので、従来のMOSFETと同じオン電圧であれば、オフリーク電流を1/10以下に抑えることができる。
【００１８】
次に、ノンドープポリシリコン膜３の厚さについて述べる。ノンドープポリシリコン膜３の厚さは、本実施例においては、1010Å、285Å、247Åとして作成した。以下、ポリシリコン膜３の厚さが1010Åのものをサンプル１、285Åのものをサンプル２、247Åのものをサンプル３と記す。
【００１９】
図５はサンプル１乃至サンプル３及び比較対象としてドープドポリシリコン膜５３の厚さを1010Åとした従来のMOSFET（以下従来サンプルと記す）のチャネル電流のゲート電圧依存性である。本実施形態のチャネル電流は、従来サンプルのチャネル電流に比較して、サンプル１〜３ともに若干小さいものの、実用上問題となる程度ではない。サンプル１に比較して、サンプル２、３のチャネル電流値が大きく、チャネル電流値からは、サンプル２及びサンプル３がよいといえる。
【００２０】
図６は、オン電圧を0.65V程度とした時の従来及び本実施形態のMOSFETの特性であり、１段目はサンプル１、２段目はサンプル２、３段目はサンプル３、４段目は従来サンプルの特性をそれぞれ示している。オフリーク電流は従来のMOSFETが6.40pAであるのに比較して、各条件において0.05pA〜0.09pAと、二桁程度小さく、オフリーク電流が十分に抑制されていることが分かる。βはゲート電圧に対するチャネル電流値の傾きであり、FETの駆動能力を示す値である。βはサンプル２、３は従来とほぼ同等の値を示しているが、サンプル１は若干低い。これは、ノンドープシリコン膜の内部が空乏化するため、膜厚が厚いほど、空乏化領域が厚くなるためである。
【００２１】
次に、図７に、オン電圧のゲート長依存を示す。横軸が実効チャネル長、縦軸がゲート長2μｍで規格化したオン電圧である。実効チャネル長とは、ソース、ドレイン領域の不純物が拡散した結果のチャネル長である。●及び○が従来のMOSFET、▲及び△が本発明のMOSFETである。本発明のMOSFETは従来と比較して0.05μｍ程度シフトしている。ゲート長が短くなるとオン電圧が低下する現象が短チャネル効果であるが、本発明のMOSFETは、短チャネル効果の発生が0.05μｍ改善されていると言うことができる。換言すれば、従来のMOSFETよりも微細化が可能である。
【００２２】
また、図８は、サンプル１、２、３のゲート長に対するオン電圧の低下の比較である。膜厚の薄いサンプル２、３の方がサンプル１に比較してオン電圧の低下が少ない。これは、ポリシリコン層３を形成する際に、厚い方がより堆積に時間を要し、その間高い温度に保たれるため、埋め込みチャネルの不純物が拡散し、より埋め込みチャネルが深くなっているためである。
【００２３】
次に図９にゲート耐圧を示す。これは、ゲート電極に電圧を印加した時のゲート電極からのリーク電流である。サンプル１、２、３共にほぼ同様の値を示している。Vg<8Vにおいて従来サンプルよりリーク電流が大きいが、電流値として実用上問題とはならない。また、ノンドープポリシリコンの膜厚が193Åの測定結果も併せて示す。これを見ると、Vg=1Vで1nA程度のリーク電流が流れており、使用できるものではない。また、この膜厚においては、CV特性も得られない。従って、ノンドープポリシリコン膜３の膜厚は少なくとも193Åを越える必要がある。
【００２４】
以上のデータから、ノンドープポリシリコンの膜厚は、1010Å以下で、薄い方が駆動能力や、短チャネル効果抑制の観点からよく、逆に、193Åよりも厚くなければゲート電極としての役割を果たさないので、ノンドープポリシリコンの膜厚は、193Å〜1010Åが適切であるといえる。
【００２５】
以上に述べたようにｐチャネルトランジスタのゲート電極を適切な厚さのノンドープポリシリコンとすることによって、リーク電流を低減することができ、また、オン電圧を低下させることができる。
【００２６】
オン電圧を低下させると、ゲート電極に印加する電圧とオン電圧との差が大きくなるので、ｐチャネルトランジスタの電流量を十分に確保することができる。従来のCMOSは、ｐチャネルトランジスタの電流量を確保するためにｐチャネルトランジスタだけゲート幅GWpを大きくしていたが、これは不要となり、ゲート幅GWを縮小し、ｎチャネルトランジスタと同じ幅とすることができる。また、ｐチャネルトランジスタの電流量が確保されるので、ゲート電極に印加する電圧も下げることができるので、電源電圧も下げることができる。
【００２７】
次に、ｎチャネルトランジスタについて述べる。ゲート電極をノンドープポリシリコンにすることは、もちろんｎチャネルトランジスタでも実施可能である。しかし、ｎチャネルトランジスタの場合、ノンドープにすると基板との仕事関数の差が減少し、短チャネル効果が顕著に現れるので、効果的ではない。従って、ゲート電極をノンドープとすることはｐチャネルトランジスタのみに適用して、ｎチャネルトランジスタのゲート電極はＮ+ポリとした。
【００２８】
ところで、CMOSにおいて、ｐチャネルトランジスタのゲート電極のみをノンドープとするには、ｐチャネルトランジスタとｎチャネルトランジスタの間で、ノンドープの領域と、Ｎ+の領域とを区切る必要がある。しかしながら、Ｎ+の領域に注入したリンもしくはヒ素は装置の製造過程の熱処理工程などで、ノンドープの領域に拡散する可能性がある。そこで、ノンドープの領域とＮ+の領域との境界は、ｐチャネルトランジスタとｎチャネルトランジスタの真ん中ではなく、ｎチャネルトランジスタ側にずらして設けるとよい。
【００２９】
また、本明細書における「ノンドープ」とは、積極的な不純物の添加を行っていないという意味であり、例えば他の拡散層などから微量の不純物が拡散して、結果的に微量の不純物がポリシリコン膜に添加されても、もしくは形成時に予期せぬ不純物が混入する等しても、「ノンドープ」の範疇であるとする。
【００３０】
また、一般的にアモルファスシリコンはポリシリコンに比較して不純物の拡散が小さいので、ノンドープポリシリコン膜は、ノンドープアモルファスシリコン膜でもよい。従って、請求項に記載したシリコン膜とは、ポリシリコン膜、アモルファスシリコン膜などを含むものとする。
【００３１】
また、ポリサイド構造の例としてタングステンシリサイドを挙げたが、これ以外にも、モリブデンや、チタンなど、様々な金属でポリサイド構造とすることができる。さらに、ポリサイド構造以外にも、ゲート電極のシリコン層をノンドープとした上でゲート電極の電気抵抗を十分に低減できれば、それでよい。
【００３２】
その他、請求項に記載した思想を逸脱しない範囲で本発明はさまざまに応用可能である。
【００３３】
【発明の効果】
以上に説明したように、本発明のCMOS半導体装置は、ｐチャネルトランジスタのゲート電極をノンドープシリコン膜としたので、オフリーク電流を抑制しつつオン電圧を低減することができる。
【００３４】
また、オン電圧が低減されるので、所定の電源電圧を印加した際のチャネル電流が大きくなり、従来、チャネル電流を確保するために大きくしていたチャネル幅を縮小でき、素子を微細化できる。
【００３５】
また、オン電圧が低減されるので、電源電圧も低減することができ、従って、これを組み込んだ携帯機器の可動時間が延長され、また、電源電圧が低くすむことから、携帯機器の電池の個数を減らすことができ、携帯機器を小型化することができる。
【図面の簡単な説明】
【図１】本発明の実施形態の半導体装置の図である。
【図２】オフリーク電流のゲート長依存性を示す図である。
【図３】オン電圧の埋め込みチャネルの不純物濃度依存性を示す図である。
【図４】チャネル電流のゲート電圧依存性を示す図である。
【図５】オフリーク電流のオン電圧依存性を示す図である。
【図６】本発明の実施形態の半導体装置の特性を示す表である。
【図７】オン電圧の実効チャネル長依存性を示す図である。
【図８】オン電圧のゲート長依存性を示す図である。
【図９】ゲートリーク電流のゲート電圧依存性を示す図である。
【図１０】従来の半導体装置の図である。
【図１１】従来の半導体装置の図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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