(57)【特許請求の範囲】
【請求項１】
２つの主電極と、前記２つの主電極間の導通状態を制御する制御電極とを有する発光サイリスタを複数配列させてなる発光サイリスタアレイと、
各段が前記発光サイリスタアレイに含まれる前記発光サイリスタの各々に対応して設けられ、対応する前記発光サイリスタの制御電極に加える制御信号を記憶するシフトレジスタと、
複数の前記発光サイリスタ各々の一方の主電極と共通に接続され、前記シフトレジスタの各段に記憶された前記制御信号により選択的に導通状態とされた発光サイリスタに対して所定の電流を流して発光させる定電流回路と、
所定の幅を有するパルス信号に基づいて、前記定電流回路の出力電流を制御するスイッチ回路とを備えたことを特徴とする光プリントヘッド。
【請求項２】
前記定電流回路は、定電流ダイオードを含み、前記スイッチ回路の出力端子に接続される請求項１記載の光プリントヘッド。
【請求項３】
前記定電流回路は、前記定電流ダイオードと該定電流ダイオードと並列接続されたショットキーバリアダイオードを有する請求項２記載の光プリントヘッド。
【請求項４】
前記定電流回路は前記定電流ダイオードのみで構成される請求項２記載の光プリントヘッド。
【請求項５】
前記定電流回路はディプリーション型ＭＯＳトランジスタで構成される請求項１記載の光プリントヘッド。
【請求項６】
前記ディプリーション型ＭＯＳトランジスタは電源と前記スイッチ回路の間に接続される請求項５記載の光プリントヘッド。
【請求項７】
前記ディプリーション型ＭＯＳトランジスタは、ドレーン端子が電源に接続され、ゲート端子とソース端子が互いに接続されるとともに前記スイッチ回路に接続されるＮＭＯＳディプリーション型トランジスタである請求項６記載の光プリントヘッド。
【請求項８】
前記ディプリーション型ＭＯＳトランジスタは、ソース端子及びゲート端子が電源に接続され、ドレーン端子が前記スイッチ回路に接続されるＰＭＯＳディプリーション型トランジスタである請求項６記載の光プリントヘッド。
【請求項９】
前記ディプリーション型ＭＯＳトランジスタは、前記スイッチ回路と前記発光サイリスタアレイの前記一方の主電極との間に接続される請求項５記載の光プリントヘッド。
【請求項１０】
前記ディプリーション型ＭＯＳトランジスタは、ドレーン端子が前記スイッチ回路に接続され、ゲート端子とソース端子が互いに接続されるとともに前記発光サイリスタアレイの前記一方の主電極に接続されるＮＭＯＳディプリーション型トランジスタである請求項９記載の光プリントヘッド。
【請求項１１】
前記ディプリーション型ＭＯＳトランジスタは、ソース端子及びゲート端子が前記スイッチ回路に接続され、ドレーン端子が前記発光サイリスタアレイの前記一方の主電極に接続されるＰＭＯＳディプリーション型トランジスタである請求項９記載の光プリントヘッド。
【請求項１２】
前記発光サイリスタは三端子発光サイリスタである請求項１、２または５記載の光プリントヘッド。
【請求項１３】
請求項１から請求項１２の何れか一項に記載の光プリントヘッドと、
前記光プリントヘッドにより選択的に照射された光により静電潜像を形成する感光体とを有することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アレイ状の被駆動素子を駆動するための駆動回路、該駆動回路を有する光プリントヘッド並びに画像形成装置に関する。
【背景技術】
【０００２】
従来の画像形成装置、例えば電子写真プリンタにおいては、帯電した感光体ドラムをプリント情報に応じて選択的に光照射して静電潜像を形成し、該静電潜像にトナーを付着させて現像を行ってトナー像を形成し、該トナー像を用紙に転写し、定着させるようにしている。このような電子写真プリンタにおいては、光源として発光ダイオード（ＬＥＤ）のほかに、発光サイリスタを用いたものが知られている。
【０００３】
光源に発光ダイオードを用いたものでは、駆動回路と発光素子とが１対１に対応するように設けられ、直接アノード端子とカソード端子間に電流を流すか否かにより、発光／非発光の状態を切り替えるようにしている。これに対し、発光サイリスタを用いたものでは、駆動回路と発光素子とが１対Ｎ（Ｎ＞１）に対応するように設けられ、ゲート端子を用いて発光させる素子を指定し、アノード端子とカソード端子間に流す電流により発光パワーを制御するようにしている。発光サイリスタを用いるものとして、例えば、特開２００４−１９５７９６号公報に開示された自己走査型ＬＥＤと称する構成が知られており、発光サイリスタによるラッチ動作を用いて２相クロック信号によりシフトレジスタ動作を行っている。またＣＭＯＳインバータ出力による定電圧源と直列抵抗による電流制限作用により発光サイリスタのアノード駆動を行う構成であった。
【特許文献１】特開２００４−１９５７９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、発光サイリスタの駆動回路において、ＣＭＯＳインバータ出力による定電圧源と直列抵抗による電流制限作用によりアノード駆動を行う構成においては、電源電圧が変動すると駆動電流が大きく変動してしまい、それを用いる画像形成装置に印刷濃度ムラとなって現れ、印刷品質上好ましくない。また、電流制限用の抵抗を直列に接続する必要から、駆動電流波形の立ち上がり時間や立下り時間が増大し、高速に点灯オン、オフすることができず、動作速度を向上させることができない一因となっていた。
【０００５】
本発明は、電源電圧の変動や発光素子の製造ばらつき等に起因する駆動電流の変動を僅少とし、発光素子を使用する画像形成装置における印刷濃度ムラを抑え、印刷品質の良好な駆動回路、光プリントヘッドおよび画像形成装置を提供することを目的とする。
【０００６】
また本発明は、駆動電流波形の立ち上がり時間や立下り時間を減少することにより、高速に点灯オン、オフすることを可能にして動作速度を高速化した駆動回路、光プリントヘッドおよび画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の光プリントヘッドは、２つの主電極と、前記２つの主電極間の導通状態を制御する制御電極とを有する発光サイリスタを複数配列させてなる発光サイリスタアレイと、 各段が前記発光サイリスタアレイに含まれる前記発光サイリスタの各々に対応して設けられ、対応する前記発光サイリスタの制御電極に加える制御信号を記憶するシフトレジスタと、複数の前記発光サイリスタ各々の一方の主電極と共通に接続され、前記シフトレジスタの各段に記憶された前記制御信号により選択的に導通状態とされた発光サイリスタに対して所定の電流を流して発光させる定電流回路と、所定の幅を有するパルス信号に基づいて、前記定電流回路の出力電流を制御するスイッチ回路とを備えたことを特徴とするものである。
【０００９】
また本発明の画像形成装置は、２つの主電極と、前記２つの主電極間の導通状態を制御する制御電極とを有する発光サイリスタを複数配列させてなる発光サイリスタアレイと、各段が前記発光サイリスタアレイに含まれる前記発光サイリスタの各々に対応して設けられ、対応する前記発光サイリスタの制御電極に加える制御信号を記憶するシフトレジスタと、
複数の前記発光サイリスタ各々の一方の主電極と共通に接続され、前記シフトレジスタの各段に記憶された前記制御信号により選択的に導通状態とされた発光サイリスタに対して所定の電流を流して発光させる定電流回路と、所定の幅を有するパルス信号に基づいて、前記定電流回路の出力電流を制御するスイッチ回路とを備えた光プリントヘッドと、前記光プリントヘッドにより選択的に照射された光により静電潜像を形成する感光体とを有することを特徴とするものである。
【発明の効果】
【００１０】
上記構成を有する本発明に拠れば、被駆動素子を駆動するために定電流回路を用いた構成としたので、電源電圧の変動や被駆動素子の製造ばらつき等に起因する駆動電流の変動を僅少とすることができ、被駆動素子の出力を所定値に保持することができるとともに、駆動電流波形の立ち上がり時間や立下り時間を減少することができ、高速に点灯オン、オフすることを可能にして動作速度を高速化することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係る実施の形態を図面を用いて説明する。なお各図に共通する要素には同一の符号を付す。図１は本発明に係る電子写真プリンタを示すブロック図、図２は実施例１の光プリントヘッドを示す回路図である。
【実施例１】
【００１２】
図１において、１はマイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポート、タイマ等によって構成される印刷制御部であり、プリンタの印刷部の内部に配設され、図示しない上位コントローラからの制御信号ＳＧ１、ビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御し、印刷動作を行う。
【００１３】
制御信号ＳＧ１によって印刷指示を受信すると、印刷制御部１は、先ず定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲内にあるか否かを検出し、該温度範囲内になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。次に、ドライバ２を介して現像・転写プロセス用モータ（ＰＭ）３を回転させ、同時にチャージ信号ＳＧＣによって帯電用電圧電源２５をオンにし、現像器２７の帯電を行う。
【００１４】
そして、セットされている図示しない用紙の有無およびサイズが用紙残量センサ８、用紙サイズセンサ９によって検出され、該用紙に合った用紙送りが開始される。ここで、用紙送りモータ（ＰＭ）５はドライバ４を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ６が検知するまで、セットされた用紙を予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。
【００１５】
印刷制御部１は、用紙が印刷可能な位置に到達した時点において、上位コントローラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、上位コントローラからビデオ信号ＳＧ２を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部１に受信されたビデオ信号ＳＧ２は、印刷データ信号ＨＤ−ＤＡＴＡとして光プリントヘッド１９に転送される。光プリントヘッド１９はそれぞれ１ドット（ピクセル）の印刷のために設けられた複数の発光サイリスタを略一直線状に配列したものである。
【００１６】
ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。光プリントヘッド１９によって印刷される情報は、マイナス電位に帯電させられた図示しない感光体ドラム上において電位の上昇したドットとして潜像化される。そして、現像器２７において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって潜像化されたドットに吸引され、トナー像が形成される。
【００１７】
その後、該トナー像は転写器２８に送られ、一方、転写信号ＳＧ４によってプラス電位に転写用高圧電源２６がオンになり、転写器２８は感光体ドラムと転写器２８との間を通過する用紙上にトナー像を転写する。トナー像が転写された用紙は、ヒータ２２ａを内蔵する定着器２２に当接して搬送され、該定着器２２の熱によって用紙にトナー像が定着される。トナー像が定着された用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ７を通過してプリンタの外部に排出される。
【００１８】
印刷制御部１は用紙サイズセンサ９、用紙吸入口センサ６の検知に対応して、用紙が転写器２８を通過している間だけ転写用高圧電源２６からの電圧を転写器２８に印加する。そして、印刷が終了し、用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による現像器２７への電圧の印加を終了し、同時に現像・転写プロセス用モータ３の回転を停止させる。以後、前記の動作を繰り返す。
【００１９】
ここで、光プリントヘッドについて説明する。発光素子の代表的なものとしてはＬＥＤ（Light Emitting Diode）及びＬＤ（Laser Diode）が知られている。ＬＥＤは化合物半導体（GaAs、GaP、AlGaAs、InGaAsP、InGaAlAs等）のＰＮまたはＰＩＮ接合を形成し、これに順方向電圧を加えることにより接合内部にキャリアを注入し、その再結合の過程で生じる発光現象を利用するものである。またＬＤはこのＬＥＤ内部に導波部を設けた構造となっている。或る閾値電流以上の電流を流すと注入される電子−正孔対が増加し反転分布状態となり、誘導放射による光子の増倍（利得）が発生し、へき開面などを利用した平行な反射鏡で発生した光が再び活性層に帰還されレーザ発振が起こる。そして導波路の端面からレーザ光が出ていくものである。
【００２０】
これらＬＥＤ、ＬＤと同じ発光メカニズムを有する発光素子として、発光機能を持つ負性抵抗素子（発光サイリスタ、レーザサイリスタ等）も知られている。本実施例においては、光プリントヘッド１９は発光素子として発光サイリスタを使用している。発光サイリスタは先に述べたような化合物半導体でＰＮＰＮ構造を作るものであり、シリコンではサイリスタ(Thyristor)、ＳＣＲ(Semiconductor Controlled Rectifier)などとして実用化されている。
【００２１】
次に図２により光プリントヘッドの構成を説明する。なお図２では説明を簡単にするために発光素子を８個のみとして記載しているが、たとえばＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能な光プリントヘッドにおいては、発光素子の総数は４９９２個であり、図２の構成からなる回路素子が総数で４９９２段配列されることになる。
【００２２】
図２において、１９は光プリントヘッドで、破線にて囲んで示す３０はシフトレジスタであって、３１〜３８はフリップフロップ回路である。またｄ１〜ｄ８は発光サイリスタであって、アノード、カソード、ゲートの三つの端子を備える。４０は発光サイリスタｄ１〜ｄ８のアノード駆動回路である。アノード駆動回路４０は図１に示す印刷制御部１の内部に搭載することが好ましいが、光プリントヘッド１９の内部に配設することも可能であり、本実施例１では光プリントヘッド１９の内部に含めている。
【００２３】
シフトレジスタ３０はＳＩ、ＳＣＫの３個の入力信号端子を備えており、ＳＩはシフトレジスタ３０へのシリアルデータ入力端子、ＳＣＫはシフトレジスタのクロック端子である。また端子Ｄは、発光サイリスタのアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。
【００２４】
シリアルデータ端子ＳＩはフリップフロップ３１のＤ入力端子と接続され、フリップフロップ３１のＱ出力端子は次段のフリップフロップ３２のＤ入力端子と接続される一方で、シフトレジスタ回路３０のＱ１出力となっていて、発光サイリスタｄ１のゲート端子と接続される。シフトレジスタ３０のＱ２〜Ｑ８についても同様である。シフトレジスタ３０のクロック端子ＳＣＫはフリップフロップ３１〜３８のクロック端子と接続されている。また発光サイリスタｄ１〜ｄ８のカソード端子はグランドに接続される。
【００２５】
アノード駆動回路４０において、ＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４５とでインバータ回路４６を構成している。ＰＭＯＳトランジスタ４４のソースは電源ＶＤＤに接続され、そのドレーンはＮＭＯＳトランジスタ４５のドレーン端子と接続されるとともに後述する電流制限回路４１とも接続される。ＮＭＯＳトランジスタ４５のソースはグランドと接続されている。また、ＤＲＶ  ＯＮ―Ｎ信号は発光サイリスタの実際の発光／非発光のタイミングを指令する信号であって、ＰＭＯＳトランジスタ４４、ＮＭＯＳトランジスタ４５のゲート端子と接続されている。
【００２６】
破線で囲まれた４１は電流制限回路である。このうち４２は定電流ダイオードであって、例えば石塚電子製のＣＲＤシリーズなどの製品が使用可能である。また４３はシリコン小信号ダイオードであって、より好ましくは順方向電圧が小さいショットキーバリアダイオードとすることで良好な特性を得ることができる。定電流ダイオード４２のアノードは前記ＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４５のドレーン端子と接続される一方で、ダイオード４３のカソードとも接続される。また定電流ダイオード４２のカソードはダイオード４３のアノードと接続される一方で、発光サイリスタｄ１〜ｄ８のアノード端子（データ端子Ｄ）とも接続されている。
【００２７】
いま、ＤＲＶ  ＯＮ―Ｎ信号がＨｉｇｈレベルにある場合を考える。このとき、ＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４５とで構成されるインバータ回路４６の出力はＬｏｗレベルとなり、主としてダイオード４３の働きにより前記したデータ端子ＤもＬｏｗレベルとなる。ダイオード４３としてショットキーバリアダイオードを用いることで、その順電圧を十分小さくすることができて、前記データ端子Ｄは略０Ｖの出力となり発光サイリスタｄ１〜ｄ８のアノード端子電流ＩＯＵＴ２もゼロとなって、発光サイリスタｄ１〜ｄ８は全て非発光状態とできる。
【００２８】
また別の場合として、ＤＲＶ  ＯＮ―Ｎ信号がＬｏｗレベルとなる場合を考える。このときＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４５とで構成されるインバータ回路４６の出力はＨｉｇｈレベルとなる。この結果、定電流ダイオード４２を介してデータ端子Ｄから発光サイリスタｄ１〜ｄ８のアノード端子へ電流ＩＯＵＴ２が流れ得ることになり、発光サイリスタｄ１〜ｄ８のうち発光指令されている素子のみが選択的に発光状態となる。
【００２９】
図３は図２で示した発光サイリスタの構成を示す図である。図３（ａ）は回路シンボルを示し、アノード端子Ａ、カソード端子Ｋ、ゲート端子Ｇの三つの端子を備えている。図３（ｂ）は図３（ａ）にて示した発光サイリスタの断面構造を示す図である。本図にて示す発光サイリスタはＧａＡｓウェハー基材を用い、公知のＭＯ−ＣＶＤ（Metal Organic-Chemical Vapor Deposition）法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。
【００３０】
まず、所定のバッファ層や犠牲層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層５３と、Ｐ型不純物を含ませ成層したＰ型層５２と、Ｎ型不純物を含ませたＮ型層５１とを順に積層させたＮＰＮの３層構造からなるウェハーを構成する。次いで、最上層のＮ型層の一部に公知のフォトリソグラフィー法により選択的にＰ型不純物領域５４を形成する。さらに、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、前記エッチングの過程でサイリスタの最下層となるＮ型領域５３の一部を露出させ、該領域５３に金属配線を形成してカソード電極を形成する。それと同時にＰ型領域５４とＮ型領域５１にもそれぞれアノード電極とゲート電極が形成される。
【００３１】
図３（ｃ）は発光サイリスタの別の形態を示す。本構成においては、ＧａＡｓウェハー基材を用い、公知のＭＯ−ＣＶＤ法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。まず、所定のバッファ層や犠牲層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層５３と、Ｐ型不純物を含ませ成層したＰ型層５２と、Ｎ型不純物を含ませたＮ型層５１と、Ｐ型不純物を含ませ成層したＰ型層５５を順に積層させたＰＮＰＮの４層構造のウェハーを構成する。
【００３２】
さらに、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、前記エッチングの過程でサイリスタの最下層となるＮ型領域５３の一部を露出させ、該領域５３に金属配線を形成してカソード電極を形成する。同様に、最上層となるＰ型領域５５の一部を露出させ、該領域５５に金属配線を形成してアノード電極を形成する。それと同時にＮ型領域５１にゲート電極が形成される。
【００３３】
図３（ｄ）は図３（ｂ）、（ｃ）と対比させて描いた発光サイリスタの等価回路である。発光サイリスタはＰＮＰトランジスタ６１とＮＰＮトランジスタ６２とからなり、ＰＮＰトランジスタ６１のエミッタがサイリスタのアノード端子Ａに相当し、ＰＮＰトランジスタ６１のベースがサイリスタのゲート端子Ｇに対応しており、該端子はＮＰＮトランジスタ６２のコレクタとも接続される。またＰＮＰトランジスタ６１のコレクタはＮＰＮトランジスタ６２のベースと接続され、ＮＰＮトランジスタ６２のエミッタはサイリスタのカソード端子Ｋに相当している。
【００３４】
前述したサイリスタ素子は、たとえば特開２００７−８１０８１号で開示される工法で処理される。即ち、図３（ｂ）や図３（ｃ）に示す構成の層形成が与えられたエピタキシャル層は、上記特許文献で開示される方法でフィルム状に剥離され、エピタキシャルフィルムボンディング法を用いてシフトレジスタを集積したＩＣウェハーと接着され、両者の接続端子間がフォトリソグラフィー法を用いて配線される。さらに公知のダイシング法を用いて複数のチップに分離することで発光素子・駆動素子からなる複合チップが形成される。
【００３５】
図４は前記の発光素子・駆動素子複合チップをプリント配線板上に配列してなる光プリントヘッドの基板ユニットの斜視図である。図４において、７１はプリント配線板、７２はシフトレジスタが集積されたＩＣチップであり、７３は該素子上に配置された発光サイリスタ列を示す。また７４はボンディングワイヤーを示し、ＩＣチップ７２のシフトレジスタの各端子とプリント配線板７１上の図示しない配線パッドとを接続している。
【００３６】
図５は光プリントヘッドの構成を概略的に示す断面図である。図５に示されるように、光プリントヘッド１９は、ベース部材８１と、ベース部材８１にて固定されたプリント配線板７１と、柱状の光学素子を多数配列してなるロッドレンズアレイ８２と、ロッドレンズアレイ８２を保持するホルダ８３と、プリント配線板７１、ベース部材８１およびホルダ８３とを固定するクランプ部材８４、８５とで構成される。
【００３７】
次に実施例１の動作を説明する。図６は図２で示した光プリントヘッドの駆動時の動作を示すタイムチャートである。本図ではプリンタでの印刷動作時における１ライン走査の状況を示し、図２の発光サイリスタｄ１〜ｄ８を順次点灯させる場合の動作を示している。なお本図では示していないが、プリンタ電源投入時の予備動作としてシフトレジスタのプリセット処理が行われる。この処理では、図２のＳＩ端子をＨｉｇｈレベルとしておき、クロック端子ＳＣＫにシフトレジスタ３０の段数に相当する個数のクロックパルスを入力する。これにより、シフトレジスタ３０のＱ１〜Ｑ８の全出力はＨｉｇｈレベルとなる。
【００３８】
図２、図６において、１ライン分の走査に先立ち、時刻ｔ１においてシフトデータ入力端子ＳＩはＬｏｗレベルとされる。次いで時刻ｔ２においてクロック信号ＳＣＫの第１パルスが入力される。ＳＣＫ信号が立ち上がると、前記ＳＩ信号はシフトレジスタの第１段のフリップフロップ回路３１に取り込まれ、これより僅かに遅れて第１段のフリップフロップ回路３１の出力であるＱ１はＬｏｗレベルへと遷移する。クロック信号ＳＣＫが立ち上がったあとで、時刻ｔ３にてシフトデータ入力端子ＳＩは再びＨｉｇｈレベルに戻される。
【００３９】
さて、Ｑ１出力がＬｏｗレベルとなると、サイリスタｄ１のゲート電位を低下させる。次いで時刻ｔ４にてデータ入力端子Ｄの信号がＨｉｇｈとされる。これによりサイリスタｄ１のアノード・ゲート間に電位差を生じ、これによるトリガ電流によってサイリスタｄ１はターンオンして発光状態となる。サイリスタｄ１による発光状態は主としてアノード・カソード間に流れる電流によるので、発光駆動のため一度ターンオンしたサイリスタｄ１をオフさせるためには、アノード・カソード間に印加される電圧をゼロとさせることになる。このため、時刻ｔ５においてデータ端子Ｄの電位をＬｏｗとしている。
【００４０】
また前述したように、サイリスタｄ１〜ｄ８の発光出力は主としてそのアノード・カソード間に流れる電流値によるので、図２のＤ端子の駆動源として定電流特性を備える駆動回路を用いることで、サイリスタ発光時におけるアノード・カソード間電圧に多少の素子バラツキを生じていたとしても、その駆動電流は所定値に保つことができ、電源電圧等に多少の変動があったとしても発光出力を所定値に維持することができる。
【００４１】
従来技術における特許文献１（特開２００４−１９５７９６号公報）では駆動回路としてＣＭＯＳバッファの出力と抵抗とを備え、前記バッファ回路からの定電圧出力を前記抵抗により電流制限することで所望の駆動電流を得る構成が開示されている。すなわち、従来技術による構成においては、図２の電流制限回路４１は単なる抵抗により構成されていたのである。このような回路においては、前記ＣＭＯＳバッファのＨｉｇｈ出力は電源電圧ＶＤＤと略等しいのでこれをＶＤＤとおき、前記抵抗の抵抗値をＲ、発光時のサイリスタのアノード・カソード間電圧をＶａとするとき、サイリスタのアノードに流れる電流値Ｉａは次式で与えられる。
Ｉａ＝（ＶＤＤ−Ｖａ）／Ｒ
【００４２】
上記式から明らかなように、従来構成のアノード駆動回路においては電源電圧ＶＤＤが変動すると直ちに駆動電流Ｉａの変動となって現れることになる。なお特許文献１（特開２００４−１９５７９６号公報）の具体例では、発光サイリスタのアノードを電源に接続し、カソード端子側を駆動する構成として記載されているが、このような場合でも、上記式による結果はそのまま当てはめることができる。
【００４３】
なお本実施例の図６では、サイリスタｄ１を発光させるために時刻ｔ４でデータ端子ＤをＨｉｇｈレベルとし、消灯させるために時刻ｔ５でＬｏｗレベルとしているが、サイリスタｄ１を発光させる必要がない場合には時刻ｔ４から時刻ｔ５の間もデータ入力ＤをＬｏｗレベルのままとすれば良い。このように、データ入力Ｄの値により発光サイリスタｄ１の発光、非発光状態を切り替えることができる。
【００４４】
次いで、時刻ｔ６においてクロック信号ＳＣＫが立ち上がる。このときシフトデータ入力端子ＳＩはＨｉｇｈレベルとなっているので、これより僅かに遅れてＱ１端子出力はＨｉｇｈレベルへと遷移する一方で、Ｑ２端子出力はＬｏｗレベルに変化する。次いで時刻ｔ７においてデータ入力端子Ｄの信号がＨｉｇｈとされる。これによりサイリスタｄ２のアノード・ゲート間に電位差を生じ、これによるトリガ電流によってサイリスタｄ２はターンオンして発光状態となる。サイリスタｄ２による発光状態は主としてアノード・カソード間に流れる電流値によるので、点灯目的で一度ターンオンしたサイリスタｄ２をオフさせるためには、アノード・カソード間に印加される電圧をゼロとさせることになる。このため時刻ｔ８においてデータ端子Ｄの電位をＬｏｗとしている。
【００４５】
上記説明で明らかなように、図６に示すＳＣＫクロック信号１、２、３、４、５、６、７、８の立ち上がりごとに、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８の各出力は順次１出力だけがＬｏｗレベルとなり、他の出力はＨｉｇｈレベルである。このためデータ信号ＤがＨｉｇｈレベルのとき、Ｑ１からＱ８の端子に接続されるサイリスタｄ１〜ｄ８のうち、対応するＱ１〜Ｑ８出力がＬｏｗレベルとなっているものだけが選択的に発光させられることになる。
【００４６】
上述の説明において、サイリスタｄ１〜ｄ８をオンさせるためには、これらの素子のアノード・ゲート間を順方向にバイアスさせる電位差を与え、アノード電流を供給させるだけで良く、オフ状態のままとするためには、アノード・ゲート間の電位差を順方向電圧以下としておくだけで十分であり、電位差をゼロとしたり、逆方向へ電圧を印加したりすることもできる。
【００４７】
図７は図２で説明した電流制限回路４１に用いられる定電流ダイオード４２の特性を説明する図である。図７（ａ）は定電流ダイオードのシンボルを示しており、アノード端子Ａ、カソード端子Ｋと、前記端子間に印加されるアノード・カソード間電圧Ｖａｋ、アノード電流Ｉａの関係を示している。
【００４８】
図７（ｂ）は前記定電流ダイオードの特性を示すグラフである。図７（ｂ）において、横軸は前記したアノード・カソード間電圧Ｖａｋを示し、縦軸はアノード電流Ｉａを示す。図７（ｂ）において、アノード・カソード間に逆方向電圧を印加したとき、図中Ｖｆで示される電圧（略０．６Ｖである）以上となると大きな電流が流れる一方で、順方向への電圧印加では図中Ｉｏｕｔ２で示される電流が流れ、該電流はアノード・カソード間への印加電圧Ｖａｋが変動したとしても、ほぼ一定の電流値に保持され、定電流性の特性を持っている。
【００４９】
図８（ａ）は図２で示した電流制限回路４１の構成を示す。図８（ａ）に示す電流制限回路４１は、前記した定電流ダイオード４２とショットキーバリアダイオード４３とを互いに逆方向かつ並列に接続している。図８（ｂ）は電流制限回路４１の特性を示すグラフである。図８（ｂ）において、横軸は図８（ａ）で示したアノード・カソード間電圧Ｖａｋ、縦軸はアノード電流Ｉａである。
【００５０】
図８（ｂ）に示すように、アノード・カソード間に逆方向電圧を印加したとき、図中Ｖｆで示される電圧以上となると大きな電流が流れるが、前記電圧Ｖｆは主としてショットキーバリアダイオード４３の順方向特性によるものであり、その電圧は０．２Ｖ程度と、図７（ｂ）のおけるＶｆ（０．６Ｖ）と比べて無視しうる程小さくなっている。また定電流ダイオードの順方向への電圧印加では図中Ｉｏｕｔ２で示される電流が流れ、該電流はアノード・カソード間への印加電圧Ｖａｋが変動したとしても、ほぼ一定の電流値に保持され、定電流性の特性を持っている。
【００５１】
図９は図２に示した回路からサイリスタｄ１の１素子分について抜き出してその動作を説明するもので、図２のうちアノード駆動回路４０、発光サイリスタｄ１を抜き出して示す。また図中に矢印にてアノード電流ＩＯＵＴ２を示している。
【００５２】
図１０は図９で示す回路の動作を示すタイムチャートである。図１０において、波形Ｇは発光サイリスタのゲート端子波形を示し、また破線で示すＩＯＵＴ２は従来の特許文献１（特開２００４−１９５７９６号公報）で開示されたのと同様な電流制限素子として抵抗を用いた場合のサイリスタの駆動電流波形を示す。また実線で示すＩＯＵＴ２は実施例１の構成を用いたアノード駆動回路（図９の構成）による駆動電流波形である。
【００５３】
図６を用いて説明したように、発光サイリスタｄ１の駆動に際してそのゲート端子はＬｏｗレベルとされる。次いで、図示しない印刷制御部１から駆動オン指令信号ＤＲＶ  ＯＮ−Ｎが出力され、図９のアノード駆動回路４０へ入力される。駆動オン指令信号ＤＲＶ  ＯＮ−ＮがＬｏｗレベルになると、ＰＭＯＳトランジスタ４４はオンとなる一方で、ＮＭＯＳトランジスタ４５はオフとなり、定電流ダイオード４２のアノード端子には電源電圧ＶＤＤと略等しい電圧が印加される。これにより定電流ダイオード４２を介して電流ＩＯＵＴ２が流れる。
【００５４】
図９において、ＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４５とで構成されるＣＭＯＳバッファのＨｉｇｈレベル出力電圧は電源電圧ＶＤＤと略等しいのでこれをＶＤＤとおき、定電流ダイオード４２の順電圧をＶａｋ、発光時のサイリスタのアノード・カソード間電圧をＶａとするとき、
ＶＤＤ＝Ｖａｋ＋Ｖａ
であり、これを変形して
Ｖａｋ＝ＶＤＤ−Ｖａ
を得る。
【００５５】
上式のように、電源電圧ＶＤＤが変動した場合や、発光サイリスタの製造バラツキ等に起因する発光時のアノード・カソード間電圧をＶａが変動した場合には、定電流ダイオード４２に印加されるＶａｋ電圧が変動することになるが、図８（ｂ）のグラフで示したように、Ｖａｋ電圧が変動したとしても、その電流値Ｉｏｕｔ２への影響は僅少となる。この結果、発光サイリスタの駆動電流には影響せず、その発光出力は所定値に保たれる。
【００５６】
それに加えて、図１０に破線で示す従来構成の場合の駆動電流ＩＯＵＴ２と、実線で示す実施例１の構成による駆動電流ＩＯＵＴ２とを比較して明らかなように、実施例１の構成では電流波形の立ち上がり時間や立下り時間が減少できており、発光オン、オフを繰り返して動作する必要のあるＬＥＤヘッドに適用するとき、その動作速度を向上させることができる。
【００５７】
以上説明したように実施例１によれば、発光サイリスタの駆動回路の電流制限回路として定電流ダイオード４２を用いる構成としているので、電源電圧ＶＤＤの変動や発光サイリスタの製造バラツキ等に起因して発光時のアノード・カソード間電圧が変動したとしても、駆動電流値への影響は僅少とでき、その発光出力は所定値に保たれる。それに加えて、実施例１の構成では駆動電流波形の立ち上がり時間や立下り時間が減少できて、その動作速度を向上させることが可能となる。
[変形例]
【００５８】
次に実施例１の変形例を説明する。図１１は実施例１の変形例を示す回路図である。本変形例では光プリントヘッドに用いる発光サイリスタを複数の半導体チップにより構成し、該チップを同時並行的に動作させ、さらに高速に動作できるようにしたものである。
【００５９】
図１１は光プリントヘッド１９および印刷制御部１とその周辺の構成を示しており、発光素子として発光サイリスタ（ｄ１〜ｄ８）が用いられている。なお図１１では説明を簡単にするため、発光素子の一部のみを図示し他を省略して記載しているが、たとえばＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能な光プリントヘッドにおいては発光素子の総数は４９９２個であり、図１１の構成からなる各回路素子が総数でそれぞれ４９９２段配列されることになる。
【００６０】
図１１において、２０１、２０２はアノード駆動回路である。また１０１、１０２はシフトレジスタ回路を示し、例えばシフトレジスタ１０１ではＱ１〜Ｑ４の４個の出力端子を備えるものとして省略して記載しているが、前述したように実際の構成においては、各シフトレジスタは１９２個の出力端子を備え、前記したシフトレジスタ１０１と同様構成の素子を２６個カスケードに接続することで総数４９９２（＝１９２×２６）の駆動出力を持ち、前記駆動出力のそれぞれに対応させて発光サイリスタのゲート端子を接続することで総数４９９２個の発光サイリスタの駆動制御を可能としている。
【００６１】
図１１において、１１１〜１１４はフリップフロップ回路で、１３１、１３２はバッファ回路であり、１２１、１２２はシフトレジスタ１０１の入力端子であって、ＳＩで示す入力端子１２１はシリアルデータ信号ＳＩと接続され、該端子を介してフルップフロップ回路１１１のＤ端子と接続される。またＣＫＩで示す入力端子１２２はシフトレジスタ１０１のクロック入力端子であって、該端子にはシリアルクロック信号ＳＣＫが入力されており、該端子はバッファ回路１３１の入力と接続される。またＳＯで示す出力端子１２３はシフトレジスタ１０１のシリアルデータ出力端子であり、フリップフロップ回路１１４のＱ出力に図示しないバッファ回路を介して接続されている。
【００６２】
さらに、ＣＫＯで示す出力端子１２４はシフトレジスタ１０１のシリアルクロック出力端子であり、バッファ回路１３２の出力端子と接続されている。また、バッファ回路１３１の出力はフリップフロップ回路１１１〜１１４のクロック端子と接続される一方でバッファ回路１３２の入力端子とも接続されている。シフトレジスタ回路１０１からの出力信号端子（シリアルデータ出力ＳＯ、シリアルクロック出力ＣＫＯ）は、シフトレジスタ回路１０２の入力端子（シリアルデータ入力ＳＩ、シリアルクロック入力ＣＫＩ）とは図示しないプリント配線板の配線パターンやボンディングワイヤー等を介して相互に接続されている。
【００６３】
図１１における発光サイリスタｄ１〜ｄ４はシフトレジスタ１０１によってその発光素子が指定制御されるものであり、発光サイリスタｄ１〜ｄ４のアノード端子はアノード駆動回路２０１のデータ端子Ｄ１と接続され、同様に発光サイリスタｄ５〜ｄ８はシフトレジスタ１０２によってその発光素子が指定制御されるものであり、発光サイリスタｄ５〜ｄ８のアノード端子はアノード駆動回路２０２のデータ端子Ｄ２と接続されている。アノード駆動回路２０２は、アノード駆動回路２０１と同様の構成を有する。
【００６４】
図示を省略した発光サイリスタ列やシフトレジスタ回路においても同様に、それぞれ対応するアノード駆動回路（図示を省略）に接続されている。前述したように、実際の構成においては、シフトレジスタ１０１、１０２等はそれぞれ１９２個の出力端子を備え、前記したシフトレジスタ１０１と同様構成のシフトレジスタを２６個備えており、各シフトレジスタ毎に発光サイリスタの群れを備え、各群のアノード端子は接続され、それぞれが前述のアノード駆動回路に接続され、このようなアノード駆動回路が総数で２６個同時並行的に動作することで、プリンタ装置による１ライン分の露光処理が行われることになる。
【００６５】
図１２、図１３は図１１に示す実施例１の変形例の回路の動作を示すタイムチャートである。図１２ではプリンタでの印刷動作時における１ライン走査の状況を示し、図１１の発光サイリスタｄ１〜ｄ４、ｄ５〜ｄ８の各群をそれぞれ順次点灯させる場合の動作を示している。また図１２は，プリンタ電源投入時の予備動作として行われるシフトレジスタのプリセット処理を示す。
【００６６】
図１２において、時刻ｔ１でＳＩ端子をＬｏｗレベルとしてから時刻ｔ２でクロック端子ＳＣＫにクロックパルス（第１パルス）を与える。次いで時刻ｔ３でＳＩ端子をＨｉｇｈレベルに戻し、時刻ｔ６で示す様に、総数でシフトレジスタの段数に相当する個数となるようクロックパルスＳＣＫを入力する（第２パルス〜第４パルス部）。これにより、シフトレジスタ１０１のＱ１〜Ｑ４の出力はそれぞれＨｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗレベルとなる。
【００６７】
このあと前述したのと同様に、再びＳＩ端子をＬｏｗレベルとしてからクロック端子ＳＣＫにクロックパルス（第５パルス）を与える。次いでＳＩ端子をＨｉｇｈレベルに戻してから、総数でシフトレジスタの段数に相当する個数となるようクロックパルスＳＣＫを入力する（第６パルス〜第８パルス部）。これにより、シフトレジスタ１０１のＱ１〜Ｑ４の出力はそれぞれ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗレベルとなり、シフトレジスタ１０２のＱ５〜Ｑ８の出力はそれぞれ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗレベルとなる。
【００６８】
図１３は図１２の処理の後に行われる発光素子の走査駆動の状況を示すタイムチャートである。図１３による動作時には前述したプリセット処理が行われており、シフトレジスタ１０１のＱ１〜Ｑ４の出力はそれぞれ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗレベルとなり、シフトレジスタ１０２のＱ５〜Ｑ８の出力はそれぞれ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗレベルとなっている。図１３において、１ライン分の走査に先立ち、時刻ｔ１においてシフトデータ入力端子ＳＩはＬｏｗレベルとされる。次いで時刻ｔ２においてクロック信号ＳＣＫの第１パルスが入力される。ＳＣＫ信号が立ち上がると、前記ＳＩ信号はシフトレジスタの第１段のフリップフロップ回路１１１に取り込まれ、これより僅かに遅れて第１段のフリップフロップ回路の出力であるＱ１はＬｏｗレベルへと遷移する。
【００６９】
これと同様に第５段に相当するフリップフロップ回路の出力であるＱ５もＬｏｗレベルへと遷移する。この結果、シフトレジスタ１０１のＱ１〜Ｑ４の出力はそれぞれ、Ｌｏｗ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈレベルとなり、シフトレジスタ１０２のＱ５〜Ｑ８の出力はそれぞれ、Ｌｏｗ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈレベルとなる。なおクロックＳＣＫが立ち上がったあとで、時刻ｔ３にてシフトデータ入力は再びＨｉｇｈレベルに戻されている。
【００７０】
さて、Ｑ１、Ｑ５出力がＬｏｗレベルとなると、図１１に示す発光サイリスタｄ１、ｄ５のゲート電位を低下させる。次いで時刻ｔ４にてデータ端子Ｄ１の信号がＨｉｇｈとされ（ａ部）、略同時にデータ端子Ｄ２の信号もＨｉｇｈレベルとされる（ｉ部）。これにより発光サイリスタｄ１、ｄ５のアノード・ゲート間に順方向の電位差を生じ、これによるトリガ電流によって発光サイリスタｄ１、ｄ５はターンオンして発光状態となる。発光サイリスタｄ１、ｄ５による発光状態は主としてアノード・カソード間に流れる電流によるので、発光駆動のため一度ターンオンした発光サイリスタｄ１、ｄ５をオフさせるためにアノード・カソード間に印加される電圧をゼロとさせることになる。このため時刻ｔ５においてデータ端子Ｄ１、Ｄ２の電位をＬｏｗとしている。
【００７１】
また前述したように、発光サイリスタｄ１〜ｄ８の発光出力は主としてそのアノード・カソード間に流れる電流値によるものであり、図１１で用いられるアノード駆動回路（２０１、２０２等）のように定電流特性を備える駆動回路を用いることで、サイリスタ発光時におけるアノード・カソード間電圧に多少の素子バラツキを生じていたとしても、その駆動電流は所定値に保つことができ、また電源電圧等に多少の変動があったとしてもその発光出力を所定値に維持することができる。
【００７２】
なお図１３では発光サイリスタｄ１、ｄ５を発光させるために、時刻ｔ４でデータ端子Ｄ１、Ｄ２をＨｉｇｈレベルとし、消灯させるために時刻ｔ５でＬｏｗレベルとしているが、発光サイリスタｄ１を発光させる必要がない場合には時刻ｔ４からｔ５の間もデータ端子Ｄ１をＬｏｗレベルのままとすれば良く、発光サイリスタｄ５を発光させる必要がない場合には時刻ｔ４からｔ５の間もデータ端子Ｄ２をＬｏｗレベルのままとすれば良い。このように、データ端子Ｄ１、Ｄ２の値により発光サイリスタｄ１、ｄ５の発光、非発光状態を切り替えることができる。
【００７３】
以下同様に、図１３のＳＣＫ信号の第２パルスにより、シフトレジスタ１０１のＱ１〜Ｑ４の出力はそれぞれ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈ、Ｈｉｇｈレベルとなり、シフトレジスタ１０２のＱ５〜Ｑ８の出力はそれぞれ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈ、Ｈｉｇｈレベルとなる。次いで時刻ｔ７で示す様にデータ端子Ｄ１、Ｄ２をｂ部、ｊ部にて示す様にＨｉｇｈレベルとすることで、発光サイリスタｄ２、ｄ６のアノード・ゲート間に順方向の電位差を生じ、これによるトリガ電流によって発光サイリスタｄ２、ｄ６はターンオンして発光状態となる。
【００７４】
以下同様に、ＳＣＫ信号の第４パルス目まで動作が完了し、データ信号Ｄ１、Ｄ２によるサイリスタの駆動制御が完了することで、発光サイリスタｄ１〜ｄ４、ｄ５〜ｄ８の一連の発光駆動は完了しており、この時点でシフトレジスタ１０１のＱ１〜Ｑ４の出力はそれぞれ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗレベルとなり、シフトレジスタ１０２のＱ５〜Ｑ８の出力はそれぞれ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗレベルとなっていて、図１２において説明したプリセット処理の完了時と同様の状態となっている。このため引き続く１ラインの走査駆動においても、図１３と同様の処理を繰り返すことで、発光サイリスタ列ｄ１〜ｄ４、ｄ５〜ｄ８の発光駆動をそれぞれ同時並行して順次行うことができる。
【００７５】
以上説明したように、実施例１の変形例においては、上述した実施例１の効果と同様の効果を奏するとともに、光プリントヘッドに用いられる発光サイリスタを複数の半導体チップで構成し、各チップをそれぞれ対応する複数の駆動回路により同時並行的に駆動することにより、実施例１よりも更に高速に動作させることが可能である。
【実施例２】
【００７６】
次に実施例２を説明する。実施例２は実施例１で示した発光サイリスタのアノード駆動回路を別の構成としたものである。光プリントヘッド１９の構成は実施例１における構成と同様とし、その個別の説明は省略する。なお、駆動タイムチャートも実施例１におけるもの（図６）と同様である。図１４は実施例２の光プリントヘッドおよび印刷制御部４１とその周辺の構成を示す回路図である。図１４においては説明を簡単にするため、発光素子を８個のみとして記載しているが、たとえばＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能な光プリントヘッドにおいては、発光素子の総数は４９９２個であり、図１４の構成からなる回路素子が総数でそれぞれ４９９２段配列されることになる。
【００７７】
図１４において、１９は光プリントヘッド、破線で囲んで示す３０はシフトレジスタであって、３１〜３８はフリップフロップ回路である。ｄ１〜ｄ８は発光サイリスタであって、アノード、カソード、ゲートの三つの端子を備える。シフトレジスタ３０はＳＩ、ＳＣＫの２個の入力信号端子を備えており、ＳＩはシフトレジスタ３０へのシリアルデータ入力端子、ＳＣＫはシフトレジスタのクロック端子であり、また端子Ｄは発光サイリスタのアノード端子に接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。
【００７８】
シリアルデータ端子ＳＩはフリップフロップ３１のＤ入力端子と接続され、フリップフロップ３１のＱ出力端子は次段のフリップフロップ３２のＤ入力端子と接続される一方で、発光サイリスタｄ１のゲート端子とも接続される。シフトレジスタ３０の他の出力端子Ｑ２〜Ｑ８についても同様である。シフトレジスタ３０のクロック端子ＳＣＫはフリップフロップ３１〜３８のクロック端子と接続されている。また発光サイリスタｄ１〜ｄ８のカソード端子はグランドに接続されている。
【００７９】
３０１は実施例２における発光サイリスタのアノード駆動回路を示す。アノード駆動回路３０１において、３０３はＰＭＯＳトランジスタで、３０４はＮＭＯＳトランジスタであって、ＰＭＯＳトランジスタ３０３のドレーンはＮＭＯＳトランジスタ３０４のドレーン端子と接続され、ＮＭＯＳトランジスタ３０４のソースはグランドと接続され、ＰＭＯＳトランジスタ３０３とＮＭＯＳトランジスタ３０４のゲート同士は接続され、ＰＭＯＳトランジスタ３０３とＮＭＯＳトランジスタ３０４とでインバータ回路３０６を構成している。
【００８０】
インバータ回路３０６には図示しない印刷制御部から発光サイリスタの駆動オン、オフを指令する指令信号ＤＲＶ  ＯＮ−Ｎが与えられる。またインバータ回路３０６の出力（すなわちＰＭＯＳトランジスタ３０３のドレーン端子）は発光サイリスタのアノード端子、すなわちデータ端子Ｄと接続されている。また、３０２はＮＭＯＳディプリーション型トランジスタ(depletion type：なお文献によってはディプレッション、デプレッション型などと表記される場合もある)であって、そのドレーン端子は電源ＶＤＤと接続され、そのゲート端子はソース端子と接続される一方で、ＰＭＯＳトランジスタ３０３のソース端子とも接続されている。
【００８１】
ここでディプリーション型トランジスタについて説明する。図１５は図１４で示したアノード駆動回路３０１で用いられるＮＭＯＳディプリーション型トランジスタ３０２の構成を示す図である。図１５（ａ）はその回路図シンボルを示しており、ドレーン端子Ｄ、ゲート端子Ｇ、ソース端子Ｓの３個の端子を備えている。図１５（ｂ）はその製造における一過程を示す断面図である。
【００８２】
図１５（ｂ）は前記したソース端子、ドレーン端子部をチャネル方向に横切る断面を示し、ｎ型半導体ウェハー基板３１１の所定部にＰ型不純物を拡散させＰウェル領域３１２を構成する。ついで素子分離のためのフィールド酸化膜３１３、３１４を構成し、フィールド酸化膜３１３、３１４で覆われてない箇所の所定部にＮ型不純物のイオン注入を行うことでチャネル領域３１５を構成している。
【００８３】
図１５（ｃ）は図１５（ｂ）の構成から更に半導体製造プロセスを経ることでＮＭＯＳディプリーショントランジスタを構成した状態を示している。図１５（ｃ）において、３１６はポリシリコンを用いて形成したゲート部であり、該ゲート部３１６をマスクとしてＮ型不純物を拡散させソース領域３１７とドレーン領域３１８を形成している。図１５（ｂ）で説明したように、ゲート部３１６直下のチャネル領域の浅い領域にはＮ型不純物が注入されており、該不純物の濃度や、注入される層の深い、浅いといった濃度プロファイルによって、構成されるＭＯＳトランジスタの特性を種々に調整することができる。
【００８４】
図１６は図１５にて示したＮＭＯＳディプリーション型トランジスタの特性を示すグラフである。図１６（ａ）は前記トランジスタのゲート電圧とドレーン電流の関係を示すグラフであって、横軸はゲート・ソース間電圧Ｖｇｓを示し、縦軸にドレーン電流の平方根をＳＱＲＴ（Ｉｄ）として示している。本グラフにおいて、例えば曲線ａはゲート・ソース間電圧Ｖｇｓの増加に対して略直線的に変化しており、該曲線の接線と横軸との交点が該トランジスタの閾値電圧Ｖｔとなっている。なおグラフ中の曲線ａは図１５において説明したチャネル領域への不純物の注入量が比較的小さい場合であって、通常のＮＭＯＳエンハンスメント型トランジスタの特性と略等しい。
【００８５】
これに対して、チャネル領域への不純物の注入量を増していくに従い、曲線ｂのように、閾値電圧Ｖｔが小さくなる方向にシフトしていき、曲線ｃや曲線ｄの状態になると、ゲート・ソース間電圧がゼロとなってもドレーン電流が流れる状態（Ａ部、Ｂ部）となり、ディプリーション型トランジスタの特性が得られるようになる。なおこの場合においては、前記閾値電圧Ｖｔはマイナス値となっていることになる。
【００８６】
図１６（ｂ）は前記トランジスタにおいて、ゲート・ソース間電圧をゼロとしたときのドレーン電圧とドレーン電流の関係を模式的に示すグラフであって、横軸はドレーン・ソース間電圧Ｖｄｓを示し、縦軸にドレーン電流Ｉｄを示している。図１６（ｂ）のグラフにおいて、曲線ｃ１は図１６（ａ）の曲線ｃと対応し、曲線ｄ１は図１６（ａ）の曲線ｄと対応するものであって、例えば、曲線ｃ１においてはドレーン・ソース間電圧Ｖｄｓが所定値以上であればドレーン電流Ｉｄは略一定とみなせるＩｏｕｔ２となり、ドレーン・ソース間電圧Ｖｄｓによらない定電流特性が得られることが判る。
【００８７】
なお、図１６（ｂ）のグラフ中の曲線ｃ１は、図１５において説明したチャネル領域への不純物の注入量が比較的小さい場合であって、チャネル領域への不純物の注入量を増すと、曲線ｄ１のように、前記した略一定とみなせる電流値が増加できる。同様に、破線で示す曲線ｅ、ｆ、ｇは前記した曲線ｃ１と曲線ｄ１の間を補間するものであって、前記したチャネル領域への不純物の注入量を微調整することで、所望のドレーン電流が得られることを示している。
【００８８】
上述した関係を定量的に説明すると、電子デバイス物理の理論により良く知られている様に、ＭＯＳトランジスタのドレーン電流Ｉｄは次式で与えられる。
Ｉｄ＝Ｋ・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔ）2
ここで、Ｋは定数、ＷはＭＯＳトランジスタのゲート幅、Ｌはゲート長、Ｖｇｓはゲート・ソース間電圧、Ｖｔは閾値電圧である。
【００８９】
図１４を用いて説明したように、実施例２の構成によるアノード駆動回路３０１においては、ディプリーション型トランジスタ３０２のゲート、ソースは互いに接続されており、そのゲート・ソース間電圧はゼロとなっている。このため、前記したドレーン電流Ｉｄは
Ｉｄ＝Ｋ・（Ｗ／Ｌ）・（Ｖｔ）2
で与えられ、その素子サイズＷとＬの比および閾値電圧Ｖｔにより決まることになる。
【００９０】
前記素子サイズＷとＬの比は素子の設計段階で比較的自由に、広範囲に渡って変化させることが可能であり、前述したように、前記閾値電圧Ｖｔもまたチャネル領域に注入される不純物量などにより比較的自由に調整することが可能であって、前記したドレーン電流もまた比較的自由に調整することができる。またＭＯＳトランジスタにおいては、そのゲート長を比較的大きめに設定することでドレーン電位が多少変動したとしてもドレーン電流値を所定値に保つことが可能である。このような特性はＭＯＳトランジスタの定電流特性として公知であり、良好な特性を得るためには前記ゲート長を大きめに設定することが望ましい。
【００９１】
また、図１５、図１６において説明したのはＮＭＯＳディプリーション型トランジスタの構成や特性例についてであるが、図１５に示した図のＰ型、Ｎ型を逆に入れ替えることでＰＭＯＳディプリーション型トランジスタを構成することができ、その特性もＮＭＯＳディプリーション型トランジスタにおけるものと同様に調整することができる。
【００９２】
図１７は実施例２におけるアノード駆動回路の動作を説明する回路図で、図１４に示した回路から発光サイリスタｄ１の１素子分について抜き出して、その動作を説明するものである。また図中矢印にてアノード電流ＩＯＵＴ２を示している。なお、３０５で示すコンデンサＣＬは、ＮＭＯＳトランジスタ３０２のソース領域やＰＭＯＳトランジスタ３０３のソース領域とグランド間に不可避的に生じる浮遊容量をモデル化したものである。
【００９３】
発光サイリスタｄ１の非発光状態においては、駆動指令信号ＤＲＶ  ＯＮ−ＮはＨｉｇｈレベルとなっており、ＰＭＯＳトランジスタ３０３はオフ、ＮＭＯＳトランジスタ３０４はオン状態となっている。このとき、ＮＭＯＳディプリーション型トランジスタ３０２は常にオン状態とされているので、コンデンサＣＬ３０５の両端は電源電圧ＶＤＤに略等しい電圧で充電されていることになる。
【００９４】
図１８は図１７で示す回路の動作を示すタイムチャートである。図１８において、波形Ｇは発光サイリスタのゲート端子波形を示し、破線で示すＩＯＵＴ２は従来の特許文献１（特開２００４−１９５７９６号公報）で開示された電流制限素子として抵抗を用いた場合のサイリスタの駆動電流波形を示し、また実線で示すＩＯＵＴ２は実施例２の構成を用いたアノード駆動回路（図１５の３０１の構成）による駆動電流波形を示す。
【００９５】
まず始めに、実施例１の図６を用いて説明したように、発光サイリスタｄ１の駆動に際してそのゲート端子はＬｏｗレベルとされる。ついで図示しない印刷制御部から駆動オン指令信号ＤＲＶ  ＯＮ−Ｎが出力され、図１７のアノード駆動回路３０１へ入力される。駆動オン指令信号ＤＲＶ  ＯＮ−ＮがＬｏｗレベルになると、ＰＭＯＳトランジスタ３０３はオンとなる一方で、ＮＭＯＳトランジスタ３０４はオフとなり、ＮＭＯＳディプリーション型トランジスタのドレーン・ソース端子間に電圧が印加される。これにより、前述したコンデンサ３０５に充電されていた電荷がＰＭＯＳトランジスタ３０３と発光サイリスタｄ１を介して急速に放電されることになる。
【００９６】
この結果、図１８に実線にて示すＩＯＵＴ２波形のＡ部のように、その立ち上がり波形はややオーバシュートぎみに見える急速に立ち上がったものとなる。このオーバシュート波形は比較的短時間に収束して、その後ほぼ一定値となっている。このとき、流れるドレーン電流Ｉｄは前述したように、
Ｉｄ＝Ｋ・（Ｗ／Ｌ）・（Ｖｔ）2
で表され、電源電圧ＶＤＤや発光状態にあるサイリスタのアノード・カソード間電圧Ｖａに依存することなく決まる所定値とすることができる。この結果、発光サイリスタの駆動電流には影響せず、その発光出力は所定値に保たれる。
【００９７】
次いで、図示しない印刷制御部から駆動オンオフ指令信号ＤＲＶ  ＯＮ−ＮがＬｏｗレベルからＨｉｇｈレベルへと遷移して出力され、図１７のアノード駆動回路３０１へ入力される。駆動オンオフ指令信号ＤＲＶ  ＯＮ−ＮがＨｉｇｈレベルになると、ＰＭＯＳトランジスタ３０３はオフとなる一方で、ＮＭＯＳトランジスタ３０４はオンとなり、発光サイリスタｄ１のアノード電位を略ゼロに低下させる。この結果、発光サイリスタｄ１はオフさせられ非発光状態へと遷移し、これに伴いアノード端子に流れていた電流ＩＯＵＴ２も急速に立ち下がり、略ゼロにまで遷移する。
【００９８】
これと同時に、オン状態にあるＮＭＯＳディプリーション型トランジスタ３０２を介してコンデンサ３０５は再び充電され、充電完了の後はＮＭＯＳディプリーション型トランジスタのドレーン・ソース間電圧が略ゼロとなってドレーン電流もまた略ゼロとなる。一方、ＰＭＯＳトランジスタ３０３はオフ状態にあるので、ＮＭＯＳディプリーション型トランジスタ３０２による電流はＰＭＯＳトランジスタ３０３を介してグランド方向へ貫通して流れることはない。
【００９９】
このように、実施例２で示すアノード駆動回路３０１においては、その駆動電流が電源電圧ＶＤＤや発光状態にあるサイリスタのアノード・カソード間電圧Ｖａに依存することなく所定値とすることができる。この結果、電源電圧ＶＤＤが変動するなどした場合でも、その発光出力を所定値に保つことができて、それを用いて成るプリンタ装置による印刷出力に濃度ムラを生じるなどの不具合を未然に防止することができる。
【０１００】
それに加えて、図１８の破線で示す従来構成の場合の駆動電流ＩＯＵＴ２と、実線で示す実施例２の構成による駆動電流ＩＯＵＴ２とを比較して明らかなように、実施例２の構成では電流波形の立ち上がり時間や立下り時間が減少できており、発光オン、オフを繰り返して動作する必要のあるＬＥＤヘッドに適用するときその動作速度を向上させることができる。
【０１０１】
以上説明したように実施例２によれば、発光サイリスタの駆動回路の電流制限回路としてＮＭＯＳディプリーション型トランジスタ３０２を用いる構成としているので、電源電圧ＶＤＤの変動や発光サイリスタの製造バラツキ等に起因して発光時のアノード・カソード間電圧が変動したとしても、駆動電流値への影響は僅少とでき、その発光出力は所定値に保たれる。それに加えて、実施例２の構成では駆動電流波形の立ち上がり時間や立下り時間が減少できて、その動作速度を向上させることが可能となる。
【実施例３】
【０１０２】
実施例３は発光サイリスタの駆動回路において、アノード端子の駆動回路を別の構成としたものである。図１９は実施例３の光プリントヘッドの構成を示す回路図であり、実施例３の光プリントヘッドは発光素子として発光サイリスタを用いる。なお図１９では説明を簡単にするため、発光素子を８個のみとして記載しているが、たとえばＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なＬＥＤヘッドにおいては、発光素子の総数は４９９２個であり、図１９の構成からなる発光素子、フリップフロップ回路等の回路素子が総数でそれぞれ４９９２段配列されることになる。
【０１０３】
図１９において、実施例３の光プリントヘッドには、シフトレジスタ３０、フリップフロック回路３１〜３８が設けられる。ｄ１〜ｄ８は発光サイリスタであって、アノードＡ、カソードＫ、ゲートＧの三つの端子を備える。シフトレジスタ３０は、ＳＩ、ＳＣＫの２個の入力信号端子を備えており、ＳＩはシフトレジスタ３０へのシリアルデータ入力端子、ＳＣＫはシフトレジスタのクロック端子である。シリアルデータ端子ＳＩはフリップフロップ３１のＤ入力端子と接続される。フリップフロップ３１のＱ出力端子は次段のフリップフロップ３２のＤ入力と接続される一方で、発光サイリスタｄ１のゲート端子とも接続される。シフトレジスタのＱ２〜Ｑ８についても同様である。
【０１０４】
シフトレジスタ３０のクロック端子ＳＣＫはフリップフロップ３１〜３８のクロック端子と接続されている。また端子Ｄは発光サイリスタｄ１〜ｄ８のアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。また発光サイリスタｄ１〜ｄ８のカソード端子はグランドに接続される。
【０１０５】
４０１は実施例３における発光サイリスタのアノード駆動回路を示す。アノード駆動回路４０１において、３０２はＮＭＯＳディプリーション型トランジスタ、３０３はＰＭＯＳトランジスタ、３０４はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ３０３のソースは電源ＶＤＤと接続され、そのドレーン端子はＮＭＯＳディプリーション型トランジスタ３０２のドレーンと接続され、ＮＭＯＳディプリーション型トランジスタ３０２のソース端子は自己のゲート端子と接続される一方でＮＭＯＳトランジスタ３０４のドレーン端子と接続されている。またＮＭＯＳトランジスタ３０４のソース端子はグランドと接続される。ＰＭＯＳトランジスタ３０３とＮＭＯＳトランジスタ３０４のゲート同士は接続され、これらのゲート端子には図示しない印刷制御部から発光サイリスタの駆動オン、オフを指令する指令信号ＤＲＶ  ＯＮ−Ｎが与えられる。またＮＭＯＳディプリーション型トランジスタ３０２のソース端子には発光サイリスタのアノード端子、すなわちデータ端子Ｄが接続されている。
【０１０６】
電子デバイス物理の理論により良く知られている様に、ＭＯＳトランジスタのドレーン電流Ｉｄは次式で与えられる。
Ｉｄ＝Ｋ・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔ）2
ここで、Ｋは定数、ＷはＭＯＳトランジスタのゲート幅、Ｌはゲート長、Ｖｇｓはゲート・ソース間電圧、Ｖｔは閾値電圧である。
【０１０７】
図１９を用いて説明したように、実施例３の構成によるアノード駆動回路においては、ＮＭＯＳディプリーション型トランジスタ３０２のゲート、ソースは接続されており、そのゲート・ソース間電圧はゼロとなっている。このため前記したドレーン電流Ｉｄは
Ｉｄ＝Ｋ・（Ｗ／Ｌ）・（Ｖｔ）2
で与えられ、その素子サイズＷとＬの比、および閾値電圧Ｖｔにより決まることになる。
【０１０８】
前記素子サイズＷとＬの比は素子の設計段階で比較的自由に、広範囲に渡って変化させることが可能であり、前述したように、前記閾値電圧Ｖｔもまたチャネル領域に注入される不純物量などにより比較的自由に調整することが可能であって、前記したドレーン電流もまた比較的自由に調整することができる。また、ＭＯＳトランジスタにおいては、そのゲート長を比較的大きめに設定することでドレーン電位が多少変動したとしてもドレーン電流値を所定値に保つことが可能である。このような特性はＭＯＳトランジスタの定電流特性として公知であり、良好な特性を得るためには前記ゲート長を大きめに設定することが望ましい。
【０１０９】
次に実施例３の動作を説明する。図２０は実施例３におけるアノード駆動回路４０１の動作を示す回路図であり、図１９に示した回路から発光サイリスタｄ１の１素子およびその周辺部を抜き出して、その動作を説明するものである。図中矢印にてアノード電流ＩＯＵＴ２を示している。なお、３０５で示すコンデンサＣＬはＰＭＯＳトランジスタ３０３のドレーン領域やＮＭＯＳディプリーション型トランジスタ３０２のドレーン領域とグランド間に不可避的に生じる浮遊容量をモデル化したものである。
【０１１０】
発光サイリスタｄ１の非発光状態においては、駆動指令信号ＤＲＶ  ＯＮ−ＮはＨｉｇｈレベルとなっており、ＰＭＯＳトランジスタ３０３はオフ、ＮＭＯＳトランジスタ３０４はオン状態となっている。このとき、ＮＭＯＳディプリーション型トランジスタ３０２は常にオン状態とされているので、前記コンデンサＣＬ３０５の両端電圧は略０Ｖであって充電電荷は殆どない状態にある。
【０１１１】
図２１は図２０で示す回路の動作を示すタイムチャートである。図２１において、波形Ｇは発光サイリスタのゲート端子波形であり、破線で示すＩＯＵＴ２は従来の電流制限素子として抵抗を用いた場合のサイリスタの駆動電流波形を示し、実線で示すＩＯＵＴ２は実施例３の構成を用いたアノード駆動回路４０１による駆動電流波形を示す。
【０１１２】
図２１のタイムチャートにおいては、実施例１の図６を用いて説明したように、発光サイリスタｄ１の駆動に際してそのゲート端子はＨｉｇｈからＬｏｗレベルに遷移される。ついで図示しない印刷制御部から駆動オン指令信号ＤＲＶ  ＯＮ−Ｎが出力され、図２１のアノード駆動回路４０１へ入力される。駆動オン指令信号ＤＲＶ  ＯＮ−ＮがＬｏｗレベルになると、ＰＭＯＳトランジスタ３０３はオンとなる一方で、ＮＭＯＳトランジスタ３０４はオフとなり、ＮＭＯＳディプリーション型トランジスタ３０２のドレーン・ソース端子間に電圧が印加される。
【０１１３】
これにより、前述したコンデンサ３０５にはＰＭＯＳトランジスタ３０３を介して急速に充電されることになる。これと同時にＮＭＯＳディプレーション型トランジスタ３０２はドレーン電流を生じ、図２１に実線にて示すＩＯＵＴ２波形のＡ部のように、その立ち上がり波形は急速に立ち上がり、その後一定値となる。このとき流れるドレーン電流Ｉｄは前述したように、
Ｉｄ＝Ｋ・（Ｗ／Ｌ）・（Ｖｔ）2
で表され、電源電圧ＶＤＤや発光状態にあるサイリスタのアノード・カソード間電圧Ｖａに依存することなく決まる所定値とすることができる。この結果、発光サイリスタｄ１の駆動電流には影響せず、その発光出力は所定値に保たれる。
【０１１４】
次いで、図示しない印刷制御部からの駆動オンオフ指令信号ＤＲＶ  ＯＮ−ＮがＬｏｗレベルからＨｉｇｈレベルへと遷移して出力され、図２０のアノード駆動回路４０１へ入力される。駆動オンオフ指令信号ＤＲＶ  ＯＮ−ＮがＨｉｇｈレベルになると、ＰＭＯＳトランジスタ３０３はオフとなる一方で、ＮＭＯＳトランジスタ３０４はオンとなり、発光サイリスタｄ１のアノード電位を略ゼロに低下させる。この結果、発光サイリスタｄ１はオフさせられ非発光状態へと遷移し、これに伴いアノード端子に流れていた電流ＩＯＵＴ２も急速に立ち下がり、略ゼロにまで遷移する。これと同時に、オン状態にあるＮＭＯＳディプリーション型トランジスタ３０２を介してコンデンサ３０５は放電され、その電位は略ゼロとなる。一方、ＰＭＯＳトランジスタ３０３はオフ状態にあるので、ＮＭＯＳディプリーション型トランジスタ３０２のドレーン電流は遮断されグランド方向へ貫通して流れることはない。
【０１１５】
このように、実施例３のアノード駆動回路４０１においては、その駆動電流を電源電圧ＶＤＤや発光状態にあるサイリスタのアノード・カソード間電圧Ｖａに依存することなく所定値とすることができる。この結果、電源電圧ＶＤＤが変動するなどした場合でも、その発光出力を所定値に保つことができて、それを用いて成るプリンタ装置による印刷出力に濃度ムラを生じるなどの不具合を未然に防止することができる。
【０１１６】
それに加えて、図２１に破線で示す従来構成の場合の駆動電流ＩＯＵＴ２と、実線で示す実施例３の構成による駆動電流ＩＯＵＴ２とを比較して明らかなように、実施例３の構成では電流波形の立ち上がり時間や立下り時間が減少できており、発光オン、オフを繰り返して動作する必要のあるＬＥＤヘッドに適用するときその動作速度を向上させることができる。
【０１１７】
以上説明したように、実施例３によれば、発光サイリスタの駆動回路の電流制限回路としてＮＭＯＳディプリーション型トランジスタ３０２を用いる構成としているので、電源電圧ＶＤＤの変動や発光サイリスタの製造バラツキ等に起因して発光時のアノード・カソード間電圧が変動したとしても、駆動電流値への影響は僅少とでき、その発光出力は所定値に保たれる。それに加えて、実施例３の構成では駆動電流波形の立ち上がり時間や立下り時間が減少できて、その動作速度を向上させることが可能となる。
【実施例４】
【０１１８】
実施例４は発光サイリスタの駆動回路において、アノード端子の駆動回路を別の構成としたものである。図２２は実施例４の光プリントヘッドの構成を示す回路図であり、実施例４の光プリントヘッドは発光素子として発光サイリスタを用いる。なお図２２では説明を簡単にするため、発光素子を８個のみとして記載しているが、たとえばＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なＬＥＤヘッドにおいては、発光素子の総数は４９９２個であり、図２２の構成からなる発光素子、フリップフロップ回路等の回路素子が総数でそれぞれ４９９２段配列されることになる。
【０１１９】
図２２において、実施例４の光プリントヘッドには、シフトレジスタ３０、フリップフロック回路３１〜３８が設けられる。ｄ１〜ｄ８は発光サイリスタであって、アノードＡ、カソードＫ、ゲートＧの三つの端子を備える。シフトレジスタ３０は、ＳＩ、ＳＣＫの２個の入力信号端子を備えており、ＳＩはシフトレジスタ３０へのシリアルデータ入力端子、ＳＣＫはシフトレジスタのクロック端子である。シリアルデータ端子ＳＩはフリップフロップ３１のＤ入力端子と接続される。フリップフロップ３１のＱ出力端子は次段のフリップフロップ３２のＤ入力と接続される一方で、発光サイリスタｄ１のゲート端子とも接続される。シフトレジスタのＱ２〜Ｑ８についても同様である。
【０１２０】
シフトレジスタ３０のクロック端子ＳＣＫはフリップフロップ３１〜３８のクロック端子と接続されている。また端子Ｄは発光サイリスタｄ１〜ｄ８のアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。また発光サイリスタｄ１〜ｄ８のカソード端子はグランドに接続される。
【０１２１】
５０１は実施例４における発光サイリスタのアノード駆動回路を示す。アノード駆動回路５０１において、３０３はＰＭＯＳトランジスタ、３０４はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ３０３のドレーンはＮＭＯＳトランジスタ３０４のドレーン端子と接続され、ＮＭＯＳトランジスタ３０４のソースはグランドと接続され、ＰＭＯＳトランジスタ３０３とＮＭＯＳトランジスタ３０４のゲート同士は接続され、ＰＭＯＳトランジスタ３０３とＮＭＯＳトランジスタ３０４とでインバータ回路３０６を構成している。
【０１２２】
インバータ回路３０６には図示しない印刷制御部から発光サイリスタの駆動オン、オフを指令する指令信号ＤＲＶ  ＯＮ−Ｎが与えられる。またインバータ回路３０６の出力（すなわちＰＭＯＳトランジスタ３０３のドレーン端子）は発光サイリスタのアノード端子、すなわちデータ端子Ｄと接続されている。また、５０２はＰＭＯＳディプリーション型トランジスタであって、そのゲート端子とソース端子は電源ＶＤＤと接続され、そのドレーン端子はＰＭＯＳトランジスタ３０３のソース端子とも接続されている。
【０１２３】
次に実施例４の動作を説明する。図２３は実施例４におけるアノード駆動回路５０１の動作を示す回路図であり、図２２に示した回路から発光サイリスタｄ１の１素子およびその周辺部を抜き出して、その動作を説明するものである。図中矢印にてアノード電流ＩＯＵＴ２を示している。なお、３０５で示すコンデンサＣＬはＰＭＯＳディプリーション型トランジスタ５０２のドレーン領域やＰＭＯＳトランジスタ３０３のソース領域とグランド間に不可避的に生じる浮遊容量をモデル化したものである。
【０１２４】
発光サイリスタｄ１の非発光状態においては、駆動指令信号ＤＲＶ  ＯＮ−ＮはＨｉｇｈレベルとなっており、ＰＭＯＳトランジスタ３０３はオフ、ＮＭＯＳトランジスタ３０４はオン状態となっている。このとき、ＰＭＯＳディプリーション型トランジスタ５０２は常にオン状態とされているので、前記コンデンサＣＬ３０５の両端電圧には電源電圧ＶＤＤに略等しい電圧で充電されていることになる。
【０１２５】
図２４は図２３に示す回路の動作を示すタイムチャートである。図２４において、波形Ｇは発光サイリスタのゲート端子波形であり、破線で示すＩＯＵＴ２は従来の電流制限素子として抵抗を用いた場合のサイリスタの駆動電流波形を示し、実線で示すＩＯＵＴ２は実施例４の構成を用いたアノード駆動回路５０１による駆動電流波形を示す。
【０１２６】
図２４のタイムチャートにおいては、実施例１の図６を用いて説明したように、発光サイリスタｄ１の駆動に際してそのゲート端子はＨｉｇｈからＬｏｗレベルに遷移される。ついで図示しない印刷制御部から駆動オン指令信号ＤＲＶ  ＯＮ−Ｎが出力され、図２３のアノード駆動回路５０１へ入力される。駆動オン指令信号ＤＲＶ  ＯＮ−ＮがＬｏｗレベルになると、ＰＭＯＳトランジスタ３０３はオンとなる一方で、ＮＭＯＳトランジスタ３０４はオフとなり、ＰＭＯＳディプリーション型トランジスタ５０２のドレーン・ソース端子間に電圧が印加される。
【０１２７】
これにより、前述したコンデンサ３０５に充電されていた電荷がＰＭＯＳトランジスタ３０３と発光サイリスタｄ１を介して急速に放電されることになる。この結果、図２４に実線で示すＩＯＵＴ２波形のＡ部のように、その立ち上がり波形はややオーバシュートぎみに急速に立ち上がったものとなる。このオーバシュート波形は比較的短時間に収束し、その後ほぼ一定値となる。このとき流れるドレーン電流Ｉｄは前述したように、
Ｉｄ＝Ｋ・（Ｗ／Ｌ）・（Ｖｔ）2
で表され、電源電圧ＶＤＤや発光状態にあるサイリスタのアノード・カソード間電圧Ｖａに依存することなく決まる所定値とすることができる。この結果、発光サイリスタｄ１の駆動電流には影響せず、その発光出力は所定値に保たれる。
【０１２８】
次いで、図示しない印刷制御部からの駆動オンオフ指令信号ＤＲＶ  ＯＮ−ＮがＬｏｗレベルからＨｉｇｈレベルへと遷移して出力され、図２３のアノード駆動回路５０１へ入力される。駆動オンオフ指令信号ＤＲＶ  ＯＮ−ＮがＨｉｇｈレベルになると、ＰＭＯＳトランジスタ３０３はオフとなる一方で、ＮＭＯＳトランジスタ３０４はオンとなり、発光サイリスタｄ１のアノード電位を略ゼロに低下させる。この結果、発光サイリスタｄ１はオフさせられ非発光状態へと遷移し、これに伴いアノード端子に流れていた電流ＩＯＵＴ２も急速に立ち下がり、略ゼロにまで遷移する。
【０１２９】
これと同時に、オン状態にあるＰＭＯＳディプリーション型トランジスタ５０２を介してコンデンサ３０５は再び充電され、充電完了の後はＰＭＯＳディプリーション型トランジスタ５０２のドレーン・ソース間電圧が略ゼロとなってドレーン電流もまた略ゼロとなる。一方、ＰＭＯＳトランジスタ３０３はオフ状態にあるので、ＰＭＯＳディプリーション型トランジスタ５０２による電流はＮＭＯＳトランジスタ３０４を介してグランド方向へ貫通して流れることはない。
【０１３０】
このように、実施例４のアノード駆動回路５０１においては、その駆動電流を電源電圧ＶＤＤや発光状態にあるサイリスタのアノード・カソード間電圧Ｖａに依存することなく所定値とすることができる。この結果、電源電圧ＶＤＤが変動するなどした場合でも、その発光出力を所定値に保つことができて、それを用いて成るプリンタ装置による印刷出力に濃度ムラを生じるなどの不具合を未然に防止することができる。
【０１３１】
それに加えて、図２４に破線で示す従来構成の場合の駆動電流ＩＯＵＴ２と、実線で示す実施例４の構成による駆動電流ＩＯＵＴ２とを比較して明らかなように、実施例４の構成では電流波形の立ち上がり時間や立下り時間が減少できており、発光オン、オフを繰り返して動作する必要のあるＬＥＤヘッドに適用するときその動作速度を向上させることができる。
【０１３２】
以上説明したように、実施例４によれば、発光サイリスタの駆動回路の電流制限回路としてＰＭＯＳディプリーション型トランジスタ５０２を用いる構成としているので、電源電圧ＶＤＤの変動や発光サイリスタの製造バラツキ等に起因して発光時のアノード・カソード間電圧が変動したとしても、駆動電流値への影響は僅少とでき、その発光出力は所定値に保たれる。それに加えて、実施例４の構成では駆動電流波形の立ち上がり時間や立下り時間が減少できて、その動作速度を向上させることが可能となる。
【実施例５】
【０１３３】
実施例５は発光サイリスタの駆動回路において、アノード端子の駆動回路をさらに別の構成としたものである。図２５は実施例５の光プリントヘッドの構成を示す回路図であり、実施例５の光プリントヘッドは発光素子として発光サイリスタを用いる。なお図２５では説明を簡単にするため、発光素子を８個のみとして記載しているが、たとえばＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なＬＥＤヘッドにおいては、発光素子の総数は４９９２個であり、図２５の構成からなる発光素子、フリップフロップ回路等の回路素子が総数でそれぞれ４９９２段配列されることになる。
【０１３４】
図２５において、実施例５の光プリントヘッドには、シフトレジスタ３０、フリップフロック回路３１〜３８が設けられる。ｄ１〜ｄ８は発光サイリスタであって、アノードＡ、カソードＫ、ゲートＧの三つの端子を備える。シフトレジスタ３０は、ＳＩ、ＳＣＫの２個の入力信号端子を備えており、ＳＩはシフトレジスタ３０へのシリアルデータ入力端子、ＳＣＫはシフトレジスタのクロック端子である。シリアルデータ端子ＳＩはフリップフロップ３１のＤ入力端子と接続される。フリップフロップ３１のＱ出力端子は次段のフリップフロップ３２のＤ入力と接続される一方で、発光サイリスタｄ１のゲート端子とも接続される。シフトレジスタのＱ２〜Ｑ８についても同様である。
【０１３５】
シフトレジスタ３０のクロック端子ＳＣＫはフリップフロップ３１〜３８のクロック端子と接続されている。また端子Ｄは発光サイリスタｄ１〜ｄ８のアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。また発光サイリスタｄ１〜ｄ８のカソード端子はグランドに接続される。
【０１３６】
６０１は実施例５における発光サイリスタのアノード駆動回路を示す。アノード駆動回路６０１において、５０２はＰＭＯＳディプリーション型トランジスタ、３０３はＰＭＯＳトランジスタ、３０４はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ３０３のソースは電源ＶＤＤと接続され、そのドレーン端子はＰＭＯＳディプリーション型トランジスタ５０２のソース端子とゲート端子に接続され、ＰＭＯＳディプリーション型トランジスタ５０２のドレーン端子はＮＭＯＳトランジスタ３０４のドレーン端子と接続されている。
【０１３７】
またＮＭＯＳトランジスタ３０４のソース端子はグランドと接続される。ＰＭＯＳトランジスタ３０３とＮＭＯＳトランジスタ３０４のゲート同士は互いに接続され、これらのゲート端子には図示しない印刷制御部から発光サイリスタの駆動オン、オフを指令する指令信号ＤＲＶ  ＯＮ−Ｎが与えられる。またＮＭＯＳトランジスタ３０４のソース端子は発光サイリスタのアノード端子、すなわちデータ端子Ｄが接続されている。
【０１３８】
電子デバイス物理の理論により良く知られている様に、ＭＯＳトランジスタのドレーン電流Ｉｄは次式で与えられる。
Ｉｄ＝Ｋ・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔ）2
ここで、Ｋは定数、ＷはＭＯＳトランジスタのゲート幅、Ｌはゲート長、Ｖｇｓはゲート・ソース間電圧、Ｖｔは閾値電圧である。
【０１３９】
図２５を用いて説明したように、実施例５の構成によるアノード駆動回路６０１においては、ＰＭＯＳディプリーション型トランジスタ５０２のゲート、ソースは接続されており、そのゲート・ソース間電圧はゼロとなっている。このため前記したドレーン電流Ｉｄは
Ｉｄ＝Ｋ・（Ｗ／Ｌ）・（Ｖｔ）2
で与えられ、その素子サイズＷとＬの比、および閾値電圧Ｖｔにより決まることになる。
【０１４０】
前記素子サイズＷとＬの比は素子の設計段階で比較的自由に、広範囲に渡って変化させることが可能であり、前述したように、前記閾値電圧Ｖｔもまたチャネル領域に注入される不純物量などにより比較的自由に調整することが可能であって、前記したドレーン電流もまた比較的自由に調整することができる。また、ＭＯＳトランジスタにおいては、そのゲート長を比較的大きめに設定することでドレーン電位が多少変動したとしてもドレーン電流値を所定値に保つことが可能である。このような特性はＭＯＳトランジスタの定電流特性として公知であり、良好な特性を得るためには前記ゲート長を大きめに設定することが望ましい。
【０１４１】
次に実施例５の動作を説明する。図２６は実施例５におけるアノード駆動回路６０１の動作を示す回路図であり、図２５に示した回路から発光サイリスタｄ１の１素子およびその周辺部を抜き出して、その動作を説明するものである。図中矢印にてアノード電流ＩＯＵＴ２を示している。なお、３０５で示すコンデンサＣＬはＰＭＯＳトランジスタ３０３のドレーン領域やＰＭＯＳディプリーション型トランジスタ５０２のソース領域とグランド間に不可避的に生じる浮遊容量をモデル化したものである。
【０１４２】
発光サイリスタｄ１の非発光状態においては、駆動指令信号ＤＲＶ  ＯＮ−ＮはＨｉｇｈレベルとなっており、ＰＭＯＳトランジスタ３０３はオフ、ＮＭＯＳトランジスタ３０４はオン状態となっている。このとき、ＰＭＯＳディプリーション型トランジスタ５０２は常にオン状態とされているので、前記コンデンサＣＬ３０５の両端電圧は略０Ｖであって充電電荷は殆どない状態にある。
【０１４３】
図２７は図２６で示す回路の動作を示すタイムチャートである。図２７において、波形Ｇは発光サイリスタのゲート端子波形であり、破線で示すＩＯＵＴ２は従来の電流制限素子として抵抗を用いた場合のサイリスタの駆動電流波形を示し、実線で示すＩＯＵＴ２は実施例５の構成を用いたアノード駆動回路６０１による駆動電流波形を示す。
【０１４４】
図２７のタイムチャートにおいては、実施例１の図６を用いて説明したように、発光サイリスタｄ１の駆動に際してそのゲート端子はＨｉｇｈからＬｏｗレベルに遷移される。ついで図示しない印刷制御部から駆動オン指令信号ＤＲＶ  ＯＮ−Ｎが出力され、図２６のアノード駆動回路６０１へ入力される。駆動オン指令信号ＤＲＶ  ＯＮ−ＮがＬｏｗレベルになると、ＰＭＯＳトランジスタ３０３はオンとなる一方で、ＮＭＯＳトランジスタ３０４はオフとなり、ＰＭＯＳディプリーション型トランジスタ５０２のドレーン・ソース端子間に電圧が印加される。
【０１４５】
これにより、前述したコンデンサ３０５にはＰＭＯＳトランジスタ３０３を介して急速に充電されることになる。これと同時にＰＭＯＳディプレーション型トランジスタ５０２はドレーン電流を生じ、図２７に実線にて示すＩＯＵＴ２波形のＡ部のように、その立ち上がり波形は急速に立ち上がり、その後一定値となる。このとき流れるドレーン電流Ｉｄは前述したように、
Ｉｄ＝Ｋ・（Ｗ／Ｌ）・（Ｖｔ）2
で表され、電源電圧ＶＤＤや発光状態にあるサイリスタのアノード・カソード間電圧Ｖａに依存することなく決まる所定値とすることができる。この結果、発光サイリスタｄ１の駆動電流には影響せず、その発光出力は所定値に保たれる。
【０１４６】
次いで、図示しない印刷制御部からの駆動オンオフ指令信号ＤＲＶ  ＯＮ−ＮがＬｏｗレベルからＨｉｇｈレベルへと遷移して出力され、図２６のアノード駆動回路６０１へ入力される。駆動オンオフ指令信号ＤＲＶ  ＯＮ−ＮがＨｉｇｈレベルになると、ＰＭＯＳトランジスタ３０３はオフとなる一方で、ＮＭＯＳトランジスタ３０４はオンとなり、発光サイリスタｄ１のアノード電位を略ゼロに低下させる。この結果、発光サイリスタｄ１はオフさせられ非発光状態へと遷移し、これに伴いアノード端子に流れていた電流ＩＯＵＴ２も急速に立ち下がり、略ゼロにまで遷移する。これと同時に、オン状態にあるＰＭＯＳディプリーション型トランジスタ５０２を介してコンデンサ３０５は放電され、その電位は略ゼロとなる。一方、ＰＭＯＳトランジスタ３０３はオフ状態にあるので、ＰＭＯＳディプリーション型トランジスタ５０２のドレーン電流は遮断され、グランド方向へ貫通して流れることはない。
【０１４７】
このように、実施例５のアノード駆動回路６０１においては、その駆動電流を電源電圧ＶＤＤや発光状態にあるサイリスタのアノード・カソード間電圧Ｖａに依存することなく所定値とすることができる。この結果、電源電圧ＶＤＤが変動するなどした場合でも、その発光出力を所定値に保つことができて、それを用いて成るプリンタ装置による印刷出力に濃度ムラを生じるなどの不具合を未然に防止することができる。
【０１４８】
それに加えて、図２７に破線で示す従来構成の場合の駆動電流ＩＯＵＴ２と、実線で示す実施例５の構成による駆動電流ＩＯＵＴ２とを比較して明らかなように、実施例５の構成では電流波形の立ち上がり時間や立下り時間が減少できており、発光オン、オフを繰り返して動作する必要のあるＬＥＤヘッドに適用するときその動作速度を向上させることができる。
【０１４９】
以上説明したように、実施例５によれば、発光サイリスタの駆動回路の電流制限回路としてＰＭＯＳディプリーション型トランジスタ５０２を用いる構成としているので、電源電圧ＶＤＤの変動や発光サイリスタの製造バラツキ等に起因して発光時のアノード・カソード間電圧が変動したとしても、駆動電流値への影響は僅少とでき、その発光出力は所定値に保たれる。それに加えて、実施例５の構成では駆動電流波形の立ち上がり時間や立下り時間が減少できて、その動作速度を向上させることが可能となる。
【０１５０】
図２８は実施例１のアノード駆動回路の変形例を示す回路図である。図２８（ａ）は変形例との対比説明を分かりやすくするために実施例１の構成を示し、図２８（ｂ）は実施例１の第１の変形例を示し、図２８（ｃ）は実施例１の第２の変形例を示し、図２８（ｄ）は実施例１の第３の変形例を示す。
【０１５１】
まず、繰り返しになるが、図２８（ａ）の実施例１のアノード駆動回路４０は、ＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４５とで構成されるインバータ回路４６と、定電流ダイオード４２とショットキーバリアダイオード４３とで構成される。またＤＲＶ  ＯＮ−Ｎは駆動のオン指令を示す負論理の信号で、Ｄは発光サイリスタのアノード端子に接続され該素子を駆動するデータ端子、ＶＤＤは電源である。
【０１５２】
これに対して図２８（ｂ）に示す実施例１の第１変形例のアノード駆動回路は、駆動のオン指令を示す負論理の信号ＤＲＶ  ＯＮ−Ｎに接続されたＰＭＯＳトランジスタ４４と定電流ダイオード４２とで構成される。ＰＭＯＳトランジスタ４４のソースは電源ＶＤＤに接続され、そのゲートは信号ＤＲＶ  ＯＮ−Ｎに接続され、またそのドレーンは定電流ダイオード４２に接続されている。
【０１５３】
図２８（ｃ）に示す実施例１の第２変形例のアノード駆動回路は、ＰＭＯＳトランジスタ４４とＰＭＯＳトランジスタ７０１と定電流ダイオード４２とショットキーバリアダイオード４３で構成される。ＰＭＯＳトランジスタ４４のソースは電源ＶＤＤに接続され、そのゲートは駆動のオン指令を示す負論理の信号ＤＲＶ  ＯＮ−Ｎに接続され、またそのドレーンはＰＭＯＳトランジスタ７０１に接続されている。ＰＭＯＳトランジスタ７０１のゲートは駆動のオン指令を示す正論理の信号ＤＲＶ  ＯＮ−Ｐに接続されている。定電流ダイオード４２とショットキーバリアダイオード４３の構成は実施例１と同様である。
【０１５４】
図２８（ｄ）に示す実施例１の第３変形例のアノード駆動回路は、ＮＭＯＳトランジスタ４５とＰＭＯＳトランジスタ４４と定電流ダイオード４２とショットキーバリアダイオード４３で構成される。ＮＭＯＳトランジスタ４５は電源ＶＤＤに接続され、ＮＭＯＳトランジスタ４５とＰＭＯＳトランジスタ４４のゲートは駆動のオン指令を示す正論理の信号ＤＲＶ  ＯＮ−Ｐに接続されている。定電流ダイオード４２とショットキーバリアダイオード４３の構成は実施例１と同様である。
【０１５５】
図２９は実施例２のアノード駆動回路の変形例を示す回路図である。図２９（ａ）は変形例との対比説明を分かりやすくするために実施例２の構成を示し、図２９（ｂ）は実施例２の第１の変形例を示し、図２９（ｃ）は実施例２の第２の変形例を示し、図２９（ｄ）は実施例２の第３の変形例を示す。
【０１５６】
図２９（ａ）の実施例２のアノード駆動回路３０１は、ＰＭＯＳトランジスタ３０３とＮＭＯＳトランジスタ３０４とＮＭＯＳディプリーション型トランジスタ３０２とで構成される。ＰＭＯＳトランジスタ３０３とＮＭＯＳトランジスタ３０４でインバータ回路３０６を構成し、駆動のオン指令を示す負論理の信号ＤＲＶ  ＯＮ−Ｎが接続される。
【０１５７】
図２９（ｂ）に示す実施例２の第１変形例のアノード駆動回路は、ＰＭＯＳトランジスタ３０３とＮＭＯＳディプリーション型トランジスタ３０２とで構成される。駆動のオン指令を示す負論理の信号ＤＲＶ  ＯＮ−ＮがＰＭＯＳトランジスタ３０３に接続され、ＮＭＯＳディプリーション型トランジスタ３０２が電源ＶＤＤに接続される。
【０１５８】
図２９（ｃ）に示す実施例２の第２変形例のアノード駆動回路は、ＮＭＯＳディプリーション型トランジスタ３０２とＰＭＯＳトランジスタ３０３とＰＭＯＳトランジスタ７０１とで構成される。駆動のオン指令を示す負論理の信号ＤＲＶ  ＯＮ−ＮがＰＭＯＳトランジスタ３０３に接続され、駆動のオン指令を示す正論理の信号ＤＲＶ  ＯＮ−ＰがＰＭＯＳトランジスタ７０１に接続され、ＮＭＯＳディプリーション型トランジスタ３０２が電源ＶＤＤに接続される。
【０１５９】
図２９（ｄ）に示す実施例２の第３変形例のアノード駆動回路は、ＮＭＯＳディプリーション型トランジスタ３０２とＮＭＯＳトランジスタ３０４とＰＭＯＳトランジスタ３０３とで構成される。駆動のオン指令を示す正論理の信号ＤＲＶ  ＯＮ−ＰがＮＭＯＳトランジスタ３０４のゲートとＰＭＯＳトランジスタ３０３のゲートに接続され、ＮＭＯＳディプリーション型トランジスタ３０２が電源ＶＤＤに接続される。
【０１６０】
図３０は実施例３のアノード駆動回路の変形例を示す回路図である。図３０（ａ）は変形例との対比説明を分かりやすくするために実施例３の構成を示し、図３０（ｂ）は実施例３の第１の変形例を示し、図３０（ｃ）は実施例３の第２の変形例を示し、図３０（ｄ）は実施例３の第３の変形例を示す。
【０１６１】
図３０（ａ）の実施例３のアノード駆動回路４０１は、ＰＭＯＳトランジスタ３０３とＮＭＯＳディプリーション型トランジスタ３０２とＮＭＯＳトランジスタ３０４とで構成される。ＰＭＯＳトランジスタ３０３のゲートとＮＭＯＳトランジスタ３０４のゲートに駆動のオン指令を示す負論理の信号ＤＲＶ  ＯＮ−Ｎが接続される。
【０１６２】
図３０（ｂ）の実施例３の第１変形例のアノード駆動回路は、ＰＭＯＳトランジスタ３０３とＮＭＯＳディプリーション型トランジスタ３０２とで構成される。ＰＭＯＳトランジスタ３０３のゲートに駆動のオン指令を示す負論理の信号ＤＲＶ  ＯＮ−Ｎが接続され、ＮＭＯＳディプリーション型トランジスタ３０２のソース端子はゲート端子と接続され、さらにデータ端子Ｄと接続される。
【０１６３】
図３０（ｃ）の実施例３の第２変形例のアノード駆動回路は、ＰＭＯＳトランジスタ３０３とＮＭＯＳディプリーション型トランジスタ３０２とＰＭＯＳトランジスタ７０１とで構成される。ＰＭＯＳトランジスタ３０３のゲートに駆動のオン指令を示す負論理の信号ＤＲＶ  ＯＮ−Ｎが接続され、ＰＭＯＳトランジスタ７０１のゲートに駆動のオン指令を示す正論理の信号ＤＲＶ  ＯＮ−Ｐが接続され、ＮＭＯＳディプリーション型トランジスタ３０２のソース端子はゲート端子と接続され、さらにデータ端子Ｄと接続される。
【０１６４】
図３０（ｄ）の実施例３の第３変形例のアノード駆動回路は、ＮＭＯＳトランジスタ３０４とＮＭＯＳディプリーション型トランジスタ３０２とＰＭＯＳトランジスタ３０３とで構成される。ＮＭＯＳトランジスタ３０４のゲートおよびＰＭＯＳトランジスタ３０３のゲートに駆動のオン指令を示す正論理の信号ＤＲＶ  ＯＮ−Ｐが接続され、ＮＭＯＳディプリーション型トランジスタ３０２のソース端子はゲート端子と接続され、さらにデータ端子Ｄと接続される。
【０１６５】
図３１は実施例４のアノード駆動回路の変形例を示す回路図である。図３１（ａ）は変形例との対比説明を分かりやすくするために実施例４の構成を示し、図３１（ｂ）は実施例４の第１の変形例を示し、図３１（ｃ）は実施例４の第２の変形例を示し、図３１（ｄ）は実施例４の第３の変形例を示す。
【０１６６】
図３１（ａ）の実施例４のアノード駆動回路５０１は、ＰＭＯＳディプリーション型トランジスタ５０２とＰＭＯＳトランジスタ３０３とＮＭＯＳトランジスタ３０４とで構成される。ＰＭＯＳディプリーション型トランジスタ５０２のソース端子およびゲート端子は電源ＶＤＤに接続され、ＰＭＯＳトランジスタ３０３のゲートとＮＭＯＳトランジスタ３０４のゲートに駆動のオン指令を示す負論理の信号ＤＲＶ  ＯＮ−Ｎが接続される。
【０１６７】
図３１（ｂ）の実施例４の第１変形例のアノード駆動回路は、ＰＭＯＳディプリーション型トランジスタ５０２とＰＭＯＳトランジスタ３０３とで構成される。ＰＭＯＳディプリーション型トランジスタ５０２のソース端子およびゲート端子は電源ＶＤＤに接続され、ＰＭＯＳトランジスタ３０３のゲートに駆動のオン指令を示す負論理の信号ＤＲＶ  ＯＮ−Ｎが接続される。
【０１６８】
図３１（ｃ）の実施例４の第２変形例のアノード駆動回路は、ＰＭＯＳディプリーション型トランジスタ５０２とＰＭＯＳトランジスタ３０３とＰＭＯＳトランジスタ７０１とで構成される。ＰＭＯＳディプリーション型トランジスタ５０２のソース端子およびゲート端子は電源ＶＤＤに接続され、ＰＭＯＳトランジスタ３０３のゲートに駆動のオン指令を示す負論理の信号ＤＲＶ  ＯＮ−Ｎが接続され、ＰＭＯＳトランジスタ７０１のゲートに駆動のオン指令を示す正論理の信号ＤＲＶ  ＯＮ−Ｐが接続される。
【０１６９】
図３１（ｄ）の実施例４の第３変形例のアノード駆動回路は、ＰＭＯＳディプリーション型トランジスタ５０２とＮＭＯＳトランジスタ３０４とＰＭＯＳトランジスタ３０３とで構成される。ＰＭＯＳディプリーション型トランジスタ５０２のソース端子およびゲート端子は電源ＶＤＤに接続され、ＮＭＯＳトランジスタ３０４のゲートとＰＭＯＳトランジスタ３０３のゲートに駆動のオン指令を示す正論理の信号ＤＲＶ  ＯＮ−Ｐが接続される。
【０１７０】
図３２は実施例５のアノード駆動回路の変形例を示す回路図である。図３２（ａ）は変形例との対比説明を分かりやすくするために実施例５の構成を示し、図３２（ｂ）は実施例５の第１の変形例を示し、図３２（ｃ）は実施例５の第２の変形例を示し、図３２（ｄ）は実施例５の第３の変形例を示す。
【０１７１】
図３２（ａ）の実施例５のアノード駆動回路６０１は、ＰＭＯＳトランジスタ３０３とＰＭＯＳディプリーション型トランジスタ５０２とＮＭＯＳトランジスタ３０４とで構成される。ＰＭＯＳトランジスタ３０３のソースは電源ＶＤＤと接続され、そのドレーン端子はＰＭＯＳディプリーション型トランジスタ５０２のソース端子およびゲート端子に接続され、ＰＭＯＳディプリーション型トランジスタ５０２のドレーン端子はＮＭＯＳトランジスタ３０４のドレーン端子に接続される。ＰＭＯＳトランジスタ３０３のゲートとＮＭＯＳトランジスタ３０４のゲートに駆動のオン指令を示す負論理の信号ＤＲＶ  ＯＮ−Ｎが接続される。
【０１７２】
図３２（ｂ）の実施例５の第１変形例のアノード駆動回路は、ＰＭＯＳトランジスタ３０３とＰＭＯＳディプリーション型トランジスタ５０２とで構成される。ＰＭＯＳトランジスタ３０３のソースは電源ＶＤＤと接続され、そのドレーン端子はＰＭＯＳディプリーション型トランジスタ５０２のソース端子およびゲート端子に接続され、ＰＭＯＳディプリーション型トランジスタ５０２のドレーン端子はデータ端子Ｄに接続される。ＰＭＯＳトランジスタ３０３のゲートに駆動のオン指令を示す負論理の信号ＤＲＶ  ＯＮ−Ｎが接続される。
【０１７３】
図３２（ｃ）の実施例５の第２変形例のアノード駆動回路は、ＰＭＯＳトランジスタ３０３とＰＭＯＳディプリーション型トランジスタ５０２とＰＭＯＳトランジスタ７０１とで構成される。ＰＭＯＳトランジスタ３０３のソースは電源ＶＤＤと接続され、そのドレーン端子はＰＭＯＳディプリーション型トランジスタ５０２のソース端子およびゲート端子に接続され、ＰＭＯＳディプリーション型トランジスタ５０２のドレーン端子はＰＭＯＳトランジスタ７０１に接続される。ＰＭＯＳトランジスタ３０３のゲートに駆動のオン指令を示す負論理の信号ＤＲＶ  ＯＮ−Ｎが接続され、ＰＭＯＳトランジスタ７０１のゲートに駆動のオン指令を示す正論理の信号ＤＲＶ  ＯＮ−Ｐが接続される。
【０１７４】
図３２（ｄ）の実施例５の第３変形例のアノード駆動回路は、ＮＭＯＳトランジスタ３０４とＰＭＯＳディプリーション型トランジスタ５０２とＰＭＯＳトランジスタ３０３とで構成される。ＮＭＯＳトランジスタ３０４は電源ＶＤＤと接続され、またＰＭＯＳディプリーション型トランジスタ５０２のソース端子およびゲート端子に接続される。ＰＭＯＳディプリーション型トランジスタ５０２のドレーン端子はＰＭＯＳトランジスタ３０３に接続される。ＮＭＯＳトランジスタ３０４のゲートとＰＭＯＳトランジスタ７０１のゲートには駆動のオン指令を示す正論理の信号ＤＲＶ  ＯＮ−Ｐが接続される。以上説明した図２８乃至図３２の各変形例は、上記各実施例と同様の効果を有する。
【産業上の利用可能性】
【０１７５】
以上述べたように、本発明の実施例１乃至実施例５では、駆動回路として光源に発光サイリスタを用いた電子写真プリンタにおける光プリントヘッドへ適用する場合について説明したが、発光サイリスタのアノード端子に代えてＰＮＰバイポーラトランジスタのエミッタ、サイリスタのゲート端子に代えてＰＮＰバイポーラトランジスタのベース、ＰＮＰバイポーラトランジスタのコレクタに発光ダイオードのアノードを接続し、発光サイリスタのカソードに代えて発光ダイオードのカソードとした構成であっても上記実施例と同様に動作させることができる。
【０１７６】
あるいは前記発光サイリスタのアノード端子に代えて発光ダイオードのアノードに接続し、該発光ダイオードのカソードとＮＰＮバイポーラトランジスタのコレクタを接続し、サイリスタのゲート端子に代えてＮＰＮバイポーラトランジスタのベース、前記サイリスタのカソードに代えて前記ＮＰＮバイポーラトランジスタのエミッタと接続する構成であってもゲート端子に印加すべき信号論理が逆となる他は同様に動作させることができる。また、前記ＰＮＰやＮＰＮバイポーラトランジスタはシリコン材料を用いた半導体であってもよく、ＧａＡｓ系の化合物半導体でも、それらを用いて構成したヘテロ接合バイポーラトランジスタ（ＨＢＴ）であったとしても構成することができる。
【０１７７】
またさらに同様の方法で、サイリスタを含む回路によりシフトレジスタを構成して発光サイリスタを駆動する自己走査型ＬＥＤに適用できることは勿論のこと、光源に有機ＥＬ素子を用いた有機ＥＬヘッドへ適用することも可能であり、さらには、サーマルプリンタにおける発熱抵抗体と組み合わせる構成、表示装置における表示素子の列あるいは面発光素子列を駆動する構成にさえも適用することが可能であり、広範な技術分野へ応用することが可能である。
【図面の簡単な説明】
【０１７８】
【図１】本発明に係る電子写真プリンタを示すブロック図である。
【図２】実施例１の光プリントヘッドを示す回路図である。
【図３】実施例１の発光サイリスタの構成を示す図である。
【図４】光プリントヘッドの基板ユニットの斜視図である。
【図５】光プリントヘッドの構成を概略的に示す断面図である。
【図６】実施例１の動作を示すタイムチャートである。
【図７】実施例１のアノード駆動回路の動作を示すタイムチャートである。
【図８】実施例１のアノード駆動回路の動作を示すタイムチャートである。
【図９】実施例１のアノード駆動回路の動作を示す回路図である。
【図１０】実施例１のアノード駆動回路の動作を示すタイムチャートである。
【図１１】実施例１の変形例の光プリントヘッドを示す回路図である。
【図１２】実施例１の変形例の動作を示すタイムチャートである。
【図１３】実施例１の変形例の動作を示すタイムチャートである。
【図１４】実施例２の光プリントヘッドを示す回路図である。
【図１５】ディプリーション型トランジスタの構成を示す図である。
【図１６】ディプリーション型トランジスタの特性を示す図である。
【図１７】実施例２のアノード駆動回路の動作を示す回路図である。
【図１８】実施例２のアノード駆動回路の動作を示すタイムチャートである。
【図１９】実施例３の光プリントヘッドを示す回路図である。
【図２０】実施例３のアノード駆動回路の動作を示す回路図である。
【図２１】実施例３のアノード駆動回路の動作を示すタイムチャートである。
【図２２】実施例４の光プリントヘッドを示す回路図である。
【図２３】実施例４のアノード駆動回路の動作を示す回路図である。
【図２４】実施例４のアノード駆動回路の動作を示すタイムチャートである。
【図２５】実施例５の光プリントヘッドを示す回路図である。
【図２６】実施例５のアノード駆動回路の動作を示す回路図である。
【図２７】実施例５のアノード駆動回路の動作を示すタイムチャートである。
【図２８】実施例１のアノード駆動回路の変形例を示す回路図である。
【図２９】実施例２のアノード駆動回路の変形例を示す回路図である。
【図３０】実施例３のアノード駆動回路の変形例を示す回路図である。
【図３１】実施例４のアノード駆動回路の変形例を示す回路図である。
【図３２】実施例５のアノード駆動回路の変形例を示す回路図である。
【符号の説明】
【０１７９】
１９  光プリントヘッド
３０  シフトレジスタ
４０、２０１、２０２、３０１、４０１、５０１、６０１  アノード駆動回路
４２  定電流ダイオード
４３  ショットキーバリアダイオード
３０２  ＮＭＯＳディプリーション型トランジスタ
５０２  ＰＭＯＳディプリーション型トランジスタ
ｄ１〜ｄ８  発光サイリスタ
【図１】
0004545203.tif 000002
【図２】
0004545203.tif 000003
【図３】
0004545203.tif 000004
【図４】
0004545203.tif 000005
【図５】
0004545203.tif 000006
【図６】
0004545203.tif 000007
【図７】
0004545203.tif 000008
【図８】
0004545203.tif 000009
【図９】
0004545203.tif 000010
【図１０】
0004545203.tif 000011
【図１１】
0004545203.tif 000012
【図１２】
0004545203.tif 000013
【図１３】
0004545203.tif 000014
【図１４】
0004545203.tif 000015
【図１５】
0004545203.tif 000016
【図１６】
0004545203.tif 000017
【図１７】
0004545203.tif 000018
【図１８】
0004545203.tif 000019
【図１９】
0004545203.tif 000020
【図２０】
0004545203.tif 000021
【図２１】
0004545203.tif 000022
【図２２】
0004545203.tif 000023
【図２３】
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【図２４】
0004545203.tif 000025
【図２５】
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【図２６】
0004545203.tif 000027
【図２７】
0004545203.tif 000028
【図２８】
0004545203.tif 000029
【図２９】
0004545203.tif 000030
【図３０】
0004545203.tif 000031
【図３１】
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【図３２】
0004545203.tif 000033