(57)【特許請求の範囲】
【請求項１】
動作クロック周期に同期してデータの入出力を行うクロック同期メモリにおいて、
遅延されたクロック信号出力と前記データ入出力が同期されない場合にカウント値に１を加え、前記カウント値と前記カウント値の最下位ビットである第１の選択信号を出力する計数手段と、
前記計数手段によりカウントされた前記カウント値の出力信号を入力とし、前記カウント値の出力信号に基づいて所定の第２の選択信号を出力する出力手段と、
前記動作クロック周期に基づいて入力されるクロック信号を一定時間遅延させて出力することにより、データの入出力タイミングと同期をとり、前記第２の選択信号により選択的に動作する互いに直列連結された複数の第１の遅延手段と、前記第１の遅延手段によるクロック信号出力の遅延値よりも短い時間遅延させてクロック信号を出力することにより、データの入出力タイミングと同期をとり、前記複数の第１の遅延手段と直列連結され前記最下位ビットが１になれば前記第１の選択信号に応じて前記クロック信号を遅延させる第２の遅延手段とにより構成され、前記第１の選択信号及び前記第２の選択信号の入力に基づいて前記複数の第１の遅延手段と前記第２の遅延手段により前記クロック信号の出力を遅延させる遅延部と、
を備え、
前記遅延部は、前記複数の第１の遅延手段のうち前記第２の選択信号により選択された第１の遅延手段と後段の直列連結された第１の遅延手段とに前記クロック信号を通すことにより前記クロック信号を遅延させ、
前記複数の第１の遅延手段それぞれは、
インバータを介して出力されるクロック信号、及び、前記出力手段より出力される前記第２の選択信号を入力とする第１のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力信号、及び、前段の第１の遅延手段の出力信号を入力とする第２のＮＡＮＤゲートと、
前記第２のＮＡＮＤゲートの出力を入力として遅延出力信号を出力するインバータと、
より構成されること、
を備えることを特徴とするクロック同期メモリ。
【請求項２】
前記複数の第１の遅延手段は、前記入力されるクロック信号を一定時間遅延させて遅延したクロック信号を前記第２の遅延手段に出力し、
前記第２の遅延手段は、前記複数の第１の遅延手段の中で信号出力の最終端となる第１の遅延手段の出力信号と、前記計数手段によりカウントされた前記第１の選択信号を入力とすること、
を特徴とする請求項１記載のクロック同期メモリ。
【請求項３】
前記複数の第１の遅延手段は、前記クロック信号を遅延する際の遅延値を２００ｐｓに設定し、
前記第２の遅延手段は、前記クロック信号を遅延する際の遅延値を１００ｐｓに設定すること、
を特徴とする請求項２記載のクロック同期メモリ。
【請求項４】
前記第２の遅延手段は、
前記計数手段よりカウントされた前記第１の選択信号を入力とする第１のインバータと、
前記複数の第１の遅延手段の中で最終端になる第１の遅延手段の出力信号を入力とする第２のインバータと、
前記第１のインバータの出力信号を入力としてソース端子が電源端に接続された第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタと前記第２のインバータの出力端との間に接続される第１のＰＭＯＳキャパシタと、
前記出力手段より出力される選択信号を入力とし、ソース端子が接地端に接続された第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタと、前記第２のインバータの出力端との間に接続構成される第１のＮＭＯＳキャパシタと、
前記第２のインバータの出力信号を入力とする直列連結された第３のインバータと、
前記第３のインバータの出力信号を入力とする直列連結された第４のインバータと、
前記第１のインバータの出力信号を入力としてソース端子が電源端に接続された第２のＰＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタと前記第４のインバータの出力端との間に接続構成される第２のＰＭＯＳキャパシタと、
前記出力手段より出力される選択信号を入力としてソース端子が接地端に接続された第２のＮＭＯＳトランジスタと、
前記第２のＮＭＯＳトランジスタと前記第４のインバータの出力端との間に接続構成される第２のＮＭＯＳキャパシタと、
前記第４のインバータの出力信号を入力として出力信号を出力する第５のインバータと、
より構成されることを特徴とする請求項２又は３記載のクロック同期メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに関し、詳細には、クロック周期とデータ入出力の同期化を図る遅延調整回路を備えるクロック同期メモリに関する。
【０００２】
【従来の技術】
従来、半導体メモリには非同期方式によるデータアクセスを採用していた。しかし、近年半導体メモリの集積度が急速に高まるのに伴ってデータアクセスの高速化が進行し、非同期方式によるデータアクセスの高速化に限界が生じてきた。このため、半導体メモリにクロック同期方式を採用することが多くなっている。
【０００３】
これらのクロック同期メモリの種類には、ＳＤＲＡＭ（ＳynchronousＤynamicＲandom Ａccess Ｍemory）やＲＤＲＡＭ（Ｒambus DRAM）、ＳＬＤＲＡＭ（ＳyncＬink DRAM）等があり、いずれも超高速データアクセスを可能にする。特に、ＳＬＤＲＡＭは、パケット方式のデータ伝送を行う代表的なメモリである。
【０００４】
ここで、図５は、従来技術における一般的なＳＬＤＲＡＭ１００の回路構成を示すブロック図である。まず、その構成について説明する。ＳＬＤＲＡＭ１００は、複数のＳＬＤＲＡＭ１２０−１，１２０−２，１２０−３，…，１２０−ｎ、及び、それら複数のＳＬＤＲＡＭによるデータ入出力を制御するメモリコントローラ１１０より構成されている。
【０００５】
次に、動作について説明する。図５において、１つのメモリコントローラ１１０とｎ個のＳＬＤＲＡＭ１２０−１，１２０−２，１２０−３，…，１２０−ｎは、それらの間を単方向のコマンドリンク、及び、両方向のデータリンクによりコマンド送信を行う。ＳＬＤＲＡＭ１２０−１，１２０−２，１２０−３，…，１２０−ｎは、これらのコマンドリンクを介してメモリコントローラ１１０からパケット単位のコマンドを受けてデコーディングした後、デコーディングしたデータの入出力等の各種動作を実行する。
【０００６】
そして、ＳＬＤＲＡＭ１２０−１，１２０−２，１２０−３，…，１２０−ｎより出力されるデータ（以下、“ＤＣＬＫ”と称する。）はデータリンクを介して入出力される。例えば、３００ＭＨｚで動作するＳＬＤＲＡＭの場合、以下のようになる。４ｔｉｃｋ間に１つのコマンドパケットが入力され、このコマンドパケットに従ってデータは出力される。ここで、“ｔｉｃｋ”とは、１周期の１／２を表す時間単位であり、動作周波数が３００ＭＨｚの場合、１周期が約３.３ｎｓであるため、１ｔｉｃｋは１.６５ｎｓとなる。
【０００７】
また、クロック同期メモリ１００は、クロックのライジングエッジ（rising edge）、フォーリングエッジ（falling edge）の２方向のエッジを用いるため、データは、クロックがトグリング（toggling）する度に出力される。したがって、出力データ量は１方向のエッジのみを用いる場合の２倍となり、動作周波数が３００ＭＨｚの場合、データ出力比は６００Ｍbit/s/pとなる。
【０００８】
次に、図５において、ＳＬＤＲＡＭ１２０−１，１２０−２，１２０−３，…，１２０−ｎとメモリコントローラ１１０間でデータの送受信を行う過程は、以下の通りである。ＳＬＤＲＡＭ１２０−１，１２０−２，１２０−３，…，１２０−ｎからデータを入力する際には、ＤＣＬＫをメモリで発生させてデータと共にメモリコントローラ１１０に伝送することになる。なお、ＳＬＤＲＡＭ１２０−１，１２０−２，１２０−３，…，１２０−ｎにデータを入力する際には、メモリコントローラ１１０でＤＣＬＫを発生させてデータと共に伝送する。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来のクロック同期メモリでは、以下のような問題があった。図５に示すように、ＳＬＤＲＡＭ１２０−１，１２０−２，１２０−３，…，１２０−ｎのメモリコントローラ１１０に対する配置は、各ＳＬＤＲＡＭによって異なるため、メモリコントローラ１１０とのデータ交換時において各ＳＬＤＲＡＭ間で異なる遅延時間が生じることになる。
【００１０】
また、このような遅延は、外部的な要因の他、信号線自体の線路抵抗等にも起因する。したがって、この遅延時間を調節するため、特定レジスタに遅延値を貯蔵しておく必要があるが、この遅延値は実測値と異なることが多かった。このため、正確なタイミングでのデータ伝送がなされず、遅延値が大きく異なる程、クロック同期メモリに誤動作を発生させることが多かった。
【００１１】
本発明の課題は、上記問題点を解決するため、ＳＬＤＲＡＭの様な複数個のメモリ素子を含むクロック同期メモリにおいて、各メモリ素子間で遅延値が異なる場合であっても、クロックとデータ間の同期を正確且つ容易に具現するクロック同期メモリを提供することである。
【００１２】
【課題を解決するための手段】
請求項１記載の発明は、
動作クロック周期に同期してデータの入出力を行うクロック同期メモリにおいて、
遅延されたクロック信号出力と前記データ入出力が同期されない場合にカウント値に１を加え、前記カウント値と前記カウント値の最下位ビットである第１の選択信号を出力する計数手段と、
前記計数手段によりカウントされた前記カウント値の出力信号を入力とし、前記カウント値の出力信号に基づいて所定の第２の選択信号を出力する出力手段と、
前記動作クロック周期に基づいて入力されるクロック信号を一定時間遅延させて出力することにより、データの入出力タイミングと同期をとり、前記第２の選択信号により選択的に動作する互いに直列連結された複数の第１の遅延手段と、前記第１の遅延手段によるクロック信号出力の遅延値よりも短い時間遅延させてクロック信号を出力することにより、データの入出力タイミングと同期をとり、前記複数の第１の遅延手段と直列連結され前記最下位ビットが１になれば前記第１の選択信号に応じて前記クロック信号を遅延させる第２の遅延手段とにより構成され、前記第１の選択信号及び前記第２の選択信号の入力に基づいて前記複数の第１の遅延手段と前記第２の遅延手段により前記クロック信号の出力を遅延させる遅延部と、
を備え、
前記遅延部は、前記複数の第１の遅延手段のうち前記第２の選択信号により選択された第１の遅延手段と後段の直列連結された第１の遅延手段とに前記クロック信号を通すことにより前記クロック信号を遅延させ、
前記複数の第１の遅延手段それぞれは、
インバータを介して出力されるクロック信号、及び、前記出力手段より出力される前記第２の選択信号を入力とする第１のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力信号、及び、前段の第１の遅延手段の出力信号を入力とする第２のＮＡＮＤゲートと、
前記第２のＮＡＮＤゲートの出力を入力として遅延出力信号を出力するインバータと、
より構成されること、を特徴としている。
【００１３】
請求項１記載の発明によれば、計数手段は、遅延されたクロック信号出力と前記データ入出力が同期されない場合にカウント値に１を加え、前記カウント値と前記カウント値の最下位ビットである第１の選択信号を出力し、出力手段は、前記計数手段によりカウントされた前記カウント値の出力信号を入力とし、前記カウント値の出力信号に基づいて所定の第２の選択信号を出力し、
遅延部は、前記動作クロック周期に基づいて入力されるクロック信号を一定時間遅延させて出力することにより、データの入出力タイミングと同期をとり、前記第２の選択信号により選択的に動作する互いに直列連結された複数の第１の遅延手段と、
前記第１の遅延手段によるクロック信号出力の遅延値よりも短い時間遅延させてクロック信号を出力することにより、データの入出力タイミングと同期をとり、前記複数の第１の遅延手段と直列連結され前記最下位ビットが１になれば前記第１の選択信号に応じて前記クロック信号を遅延させる第２の遅延手段とにより構成され、
前記第１の選択信号及び前記第２の選択信号の入力に基づいて前記複数の第１の遅延手段と前記第２の遅延手段により前記クロック信号の出力を遅延させ、前記複数の第１の遅延手段のうち前記第２の選択信号により選択された第１の遅延手段と後段の直列連結された第１の遅延手段とに前記クロック信号を通すことにより前記クロック信号を遅延させる。
また、第１の遅延手段は、インバータを介して出力されるクロック信号、及び、前記遅延調整手段より出力される前記第２の選択信号を入力とする第１のＮＡＮＤゲートと、前記第１のＮＡＮＤゲートの出力信号、及び、前段の第１の遅延手段の出力信号を入力とする第２のＮＡＮＤゲートと、前記第２のＮＡＮＤゲートの出力を入力として遅延出力信号を出力するインバータと、より構成される。
【００１６】
請求項２記載の発明は、
前記複数の第１の遅延手段は、前記入力されるクロック信号を一定時間遅延させて遅延したクロック信号を前記第２の遅延手段に出力し、
前記第２の遅延手段は、前記複数の第１の遅延手段の中で信号出力の最終端となる第１の遅延手段の出力信号と、前記計数手段によりカウントされた前記第１の選択信号を入力とすること、
を特徴としている。
【００１７】
請求項２記載の発明によれば、
前記複数の第１の遅延手段は、前記入力されるクロック信号を一定時間遅延させて遅延したクロック信号を前記第２の遅延手段に出力し、前記第２の遅延手段は、直列連結された前記複数の第１の遅延手段の中で信号出力の最終端となる第１の遅延手段の出力信号と、前記計数手段によりカウントされた前記第１の選択信号の出力を入力とする。
【００１８】
請求項３記載の発明は、
前記複数の第１の遅延手段は、前記クロック信号を遅延する際の遅延値を２００ｐｓに設定し、
前記第２の遅延手段は、前記クロック信号を遅延する際の遅延値を１００ｐｓに設定すること、
を特徴としている。
【００１９】
請求項３記載の発明によれば、
前記複数の第１の遅延手段は、前記クロック信号を遅延する際の遅延値を２００ｐｓに設定し、前記第２の遅延手段は、前記クロック信号を遅延する際の遅延値を１００ｐｓに設定する。
【００２２】
請求項４記載の発明は、
前記第２の遅延手段（例えば、図２に示す１００ｐｓ遅延ユニット２７）は、
前記計数手段よりカウントされた前記第１の選択信号を入力とする第１のインバータ（例えば、図４に示すインバータ４０）と、
前記複数の第１の遅延手段の中で最終端になる第１の遅延手段の出力信号を入力とする第２のインバータ（例えば、図４に示すインバータ４２）と、
前記第１のインバータの出力信号を入力としてソース端子が電源端に接続された第１のＰＭＯＳトランジスタ（例えば、図４に示すＰＭＯＳトランジスタ４４）と、
前記第１のＰＭＯＳトランジスタと前記第２のインバータの出力端との間に接続される第１のＰＭＯＳキャパシタ（例えば、図４に示すＰＭＯＳキャパシタ４６）と、
前記出力手段より出力される選択信号を入力とし、ソース端子が接地端に接続された第１のＮＭＯＳトランジスタ（例えば、図４に示すＮＭＯＳトランジスタ５０）と、
前記第１のＮＭＯＳトランジスタと、前記第２のインバータの出力端との間に接続構成される第１のＮＭＯＳキャパシタ（例えば、図４に示すＮＭＯＳキャパシタ４８）と、
前記第２のインバータの出力信号を入力とする直列連結された第３のインバータ（例えば、図４に示すインバータ５２）と、
前記第３のインバータの出力信号を入力とする直列連結された第４のインバータ（例えば、図４に示すインバータ５４）と、
前記第１のインバータの出力信号を入力としてソース端子が電源端に接続された第２のＰＭＯＳトランジスタ（例えば、図４に示すＰＭＯＳトランジスタ５６）と、
前記第２のＰＭＯＳトランジスタと前記第４のインバータの出力端との間に接続構成される第２のＰＭＯＳキャパシタ（例えば、図４に示すＰＭＯＳキャパシタ５８）と、
前記出力手段より出力される選択信号を入力としてソース端子が接地端に接続された第２のＮＭＯＳトランジスタ（例えば、図４に示すＮＭＯＳトランジスタ６２）と、
前記第２のＮＭＯＳトランジスタと前記第４のインバータの出力端との間に接続構成される第２のＮＭＯＳキャパシタ（例えば、図４に示すＮＭＯＳキャパシタ６０）と、
前記第４のインバータの出力信号を入力として出力信号を出力する第５のインバータ（例えば、図４に示すインバータ６４）と、
より構成されることを特徴としている。
【００２３】
請求項４記載の発明によれば、
前記第２の遅延手段は、前記計数手段よりカウントされた前記第１の選択信号を入力とする第１のインバータと、前記複数の第１の遅延手段の中で最終端になる第１の遅延手段の出力信号を入力とする第２のインバータと、前記第１のインバータの出力信号を入力としてソース端子が電源端に接続された第１のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタと前記第２のインバータの出力端との間に接続される第１のＰＭＯＳキャパシタと、前記出力手段より出力される選択信号を入力とし、ソース端子が接地端に接続された第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタと、前記第２のインバータの出力端との間に接続構成される第１のＮＭＯＳキャパシタと、前記第２のインバータの出力信号を入力とする直列連結された第３のインバータと、前記第３のインバータの出力信号を入力とする直列連結された第４のインバータと、前記第１のインバータの出力信号を入力としてソース端子が電源端に接続された第２のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタと前記第４のインバータの出力端との間に接続構成される第２のＰＭＯＳキャパシタと、前記出力手段より出力される選択信号を入力としてソース端子が接地端に接続された第２のＮＭＯＳトランジスタと、前記第２のＮＭＯＳトランジスタと前記第４のインバータの出力端との間に接続構成される第２のＮＭＯＳキャパシタと、前記第４のインバータの出力信号を入力として出力信号を出力する第５のインバータと、より構成される。
【００２４】
したがって、ＳＬＤＲＡＭの様な複数個のメモリ素子を含むクロック同期メモリに単位ユニットが微細な遅延手段を追加することにより、各メモリ素子間で遅延値が異なる場合であっても、ＳＬＤＲＡＭとメモリコントローラとの間で動作クロック周期とデータ入出力とを正確且つ容易に同期させることが可能となる。
また、１００ｐｓ遅延ユニットを追加することにより、より微細な遅延調整が可能となる。
【００２５】
【発明の実施の形態】
以下、図１〜４を参照して本発明に係るクロック同期メモリ１の実施の形態について詳細に説明する。
【００２６】
まず、構成を説明する。
図１は、本発明に係る微細遅延調整回路１０の構成を示すブロック図である。微細遅延調整回路１０は、カウンター部２、このカウンター部２の係数出力をデコーディングし、このデコーディング結果に従って所定の選択信号を出力するデコーダ部４、カウンター部２の出力とデコーダ部４の出力を入力とし、選択信号が入力される部分でクロックを遅延させる遅延部６より構成される。
【００２７】
次に、動作を説明する。
カウンター部２は、まず“０”をカウントする。これに伴い、デコーダ部４は、この信号“０”をデコーディングして“０”に該当する選択信号を発生させる。次に、遅延部６は、選択信号が入力されたタイミングからクロック信号を遅延させる。ここで、遅延されたクロック信号とデータの入出力が同期されない場合、カウンター部２は、カウントに“１”を追加させる。
【００２８】
これにより、デコーダ部４は、再びカウント“１”に対応する選択信号を発生させ、遅延部６を介してこの選択信号が入力されたタイミングからクロックを遅延させる。このように遅延された信号の入力タイミングがデータの出力タイミングと同期されなければ、再びカウンター部２のカウントを増加させながらクロックとデータが同期されるまで前述した動作を繰り返し実行することになる。
【００２９】
次に、図２は、微細な遅延調整をするための遅延部６の内部構成を示す図である。図２に示すように、２００ｐｓ（pico second）単位の遅延が可能な１６個の遅延ユニットと１００ｐｓ単位の遅延が可能な遅延ユニット１個が直列に接続されることにより構成されている。２００ｐｓ遅延ユニット１１，１２，…，２６には、必要に応じてデコーダ部４から選択信号が入力されるように構成されている。
【００３０】
そして、１６個の２００ｐｓ遅延ユニットの中で最終端に位置する２００ｐｓ遅延ユニット２６の出力を入力とする１００ｐｓ遅延ユニット２７には、カウンター部２の最下位ビット“ＬＳＢ（Least Significant Bit）”が入力される。図２において、２００ｐｓ遅延ユニットは、図３の論理回路により具現化される。
【００３１】
図３に示すように、２００ｐｓ遅延ユニット１１，１２，…，２６は、インバータ３２を介したクロック信号“ＣＬＫ”とデコーダ部４より出力される選択信号“ＳＥＬ”を入力するＮＡＮＤゲート３４と、このＮＡＮＤゲート３４の出力信号と入力ハイ電圧信号を入力とするＮＡＮＤゲート３６と、このＮＡＮＤゲート３６の出力を入力として遅延出力信号ＤＯＵＴを出力するインバータ３８により構成されている。
【００３２】
次に、図２の１００ｐｓ遅延ユニット２７は、図４の論理回路により具現化される。すなわち、１００ｐｓ遅延ユニット２７は、図４に示すようにデコーダ部４の出力である選択信号“ＬＳＢ”を入力とするインバータ４０と、２００ｐｓ遅延ユニット２６の出力信号“Ｄ１５”を入力とするインバータ４２と、インバータ４０の出力信号“ＬＳＢ＃”をゲート入力としてソース端子が電源端に接続されたＰＭＯＳ（Metal Oxide Semiconductor）トランジスタ４４と、このＰＭＯＳトランジスタ４４とインバータ４２の出力端４７との間に接続構成されるＰＭＯＳキャパシタ４６と、デコーダ部４の出力である選択信号“ＬＳＢ”をゲート入力してソース端子が接地端に接続されたＮＭＯＳ（Nitride Metal Oxide Semiconductor）トランジスタ５０と、このＮＭＯＳトランジスタ５０とインバータ４２の出力端４７との間に接続構成されるＮＭＯＳキャパシタ４８と、インバータ４２の出力信号を入力する直列接続された２個のインバータ５２，５４と、インバータ４０の出力信号“ＬＳＢ＃”をゲート入力してソース端子が電源端に接続されたＰＭＯＳトランジスタ５６と、このＰＭＯＳトランジスタ５６とインバータ５４の出力端５９との間に接続構成されるＰＭＯＳキャパシタ５８と、デコーダ部４の出力である選択信号“ＬＳＢ”をゲート入力してソース端子が接地端に接続されたＮＭＯＳトランジスタ６２と、このＮＭＯＳトランジスタ６２とインバータ５４の出力端５９との間に接続構成されるＮＭＯＳキャパシタ６０と、インバータ５４の出力信号を入力して出力信号“ＤＯＵＴ”を出力するインバータ６４により構成されている。
【００３３】
次に、図２〜図４を参照してクロック同期メモリ１の動作を説明する。
まず、前提として３００ＭＨｚクロック１周期（約３.３ｎｓ）を３２等分した場合、１間隔は約１００ｐｓとなる。このため、本発明では１００ｐｓを１単位として遅延調整できるようにした。
【００３４】
遅延部６の動作は以下の通りである。２００ｐｓ遅延ユニット１１，１２，…，２６はデコーダ部４で選択信号が入力されたタイミングからクロックをイネーブルさせ、２００ｐｓ遅延ユニットを通過して２００ｐｓ単位にクロックを遅延させる。同様に、遅延を要するタイミングの遅延信号をイネーブルさせると、それに対応して信号出力を遅延させることができる。
【００３５】
次に、１００ｐｓ遅延ユニット２７の選択信号は、図１のカウンター部２の最下位ビットである“ＬＳＢ”に連結して回路を構成することにより、遅延部６の各単位遅延ユニットは１００ｐｓとなり、所望の遅延調整が可能になる。例えば、最下位ビット“ＬＳＢ”が“１”の時は、図４のＰＭＯＳトランジスタ４４，５６、及び、ＮＭＯＳトランジスタ５０，６２がオンになり、各電源端、及び、接地端に接続されるＰＭＯＳキャパシタ４６，５８、及び、ＮＭＯＳキャパシタ４８，６０の動作により、結果的に入力データ“ＤＩＮ”は、１００ｐｓ遅延させた信号となって出力される。
【００３６】
一方、最下位ビット“ＬＳＢ”が“０”の場合は、図４のＰＭＯＳトランジスタ４４，５６、及び、ＮＭＯＳトランジスタ５０，６２がオフとなり、結果的に入力データ“ＤＩＮ”はＰＭＯＳキャパシタ４６，５８、及び、ＮＭＯＳキャパシタ４８，６０の影響なく、１００ｐｓ遅延ユニット２７を通過することになり、２００ｐｓ遅延ユニットのみにより、その遅延が調整された信号が出力されることになる。
【００３７】
したがって、１００ｐｓ遅延ユニット２７を追加することにより、クロックの望む単位遅延過程が１００ｐｓ単位であり、遅延部６の各単位遅延時間が大きい場合であっても、容易にクロック信号の同期をとることができる。
【００３８】
【発明の効果】
本発明によれば、ＳＬＤＲＡＭの様な複数個のメモリ素子を含むクロック同期メモリに単位ユニットが微細な遅延手段を追加することにより、各メモリ素子間で遅延値が異なる場合であっても、ＳＬＤＲＡＭとメモリコントローラとの間で動作クロック周期とデータ入出力とを正確且つ容易に同期させることが可能となる。また、１００ｐｓ遅延ユニットを追加することにより、より微細な遅延調整が可能となる。
【図面の簡単な説明】
【図１】本発明に係る微細遅延調整回路１０の構成を示すブロック図である。
【図２】本発明に係る図１の遅延部６の内部構成を示す図である。
【図３】本発明に係る図２の２００ｐｓ遅延ユニットの論理回路を示す図である。
【図４】本発明に係る図２の１００ｐｓ遅延ユニットの論理回路を示す図である。
【図５】従来のクロック同期メモリ１００の構成を示すブロック図である。
【符号の説明】
２  カウンター部
４  デコーダ部
６  遅延部
１０  微細遅延調整回路
１１，１２，…，２６  ２００ｐｓ遅延ユニット
２７  １００ｐｓ遅延ユニット
３２，３８  インバータ
３４，３６  ＮＡＮＤゲート
４０，４２，５２，５４，６４  インバータ
４４，５６  ＰＭＯＳトランジスタ
４６，５８  ＰＭＯＳキャパシタ
４７，５９  出力端
４８，６０  ＮＭＯＳキャパシタ
５０，６２  ＮＭＯＳトランジスタ
１００  クロック同期メモリ
１１０  メモリコントローラ
１２０−１，１２０−２，…，１２０−ｎ  ＳＬＤＲＡＭ
【図１】
0004580047.tif 000002
【図２】
0004580047.tif 000003
【図３】
0004580047.tif 000004
【図４】
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【図５】
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