(57)【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線と交差する複数のデータ線と、
前記複数のワード線と前記複数のデータ線との所望の交点に配置された複数のメモリセルと、
前記複数のワード線のそれぞれに対応して設けられた複数のワードドライバとを有し、
前記複数のワードドライバの各々は、
第１電圧が供給される第１ノードと対応するワード線との間にソース・ドレイン経路が接続されたＰ型第１MOSFETと、
第２電圧が印加される第２ノードと前記対応するワード線との間に並列にソース・ドレイン経路が接続されたＮ型第１MOSFETおよびＮ型第２MOSFETと、
第３電圧が印加される第３ノードと前記対応するワード線との間に直列にソース・ドレイン経路が接続されたＮ型第３MOSFETおよびＮ型第４MOSFETとを有し、
前記複数のワードドライバの各々は、前記対応するワード線を前記第１電圧、前記第２電圧、及び前記第３電圧の中から選択された一つに駆動し、
前記対応するワード線が前記第１電圧であるときは対応するメモリセルに対する書き込み動作が行われ、前記対応するワード線が前記第２電圧であるときは対応するメモリセルのデータ保持状態となり、前記対応するワード線が前記第３電圧であるときは対応するメモリセルに対する読み出し動作が行われ、
前記第１電圧が前記第３電圧よりも電圧が大きく、前記第３電圧は前記第２電圧より電圧が大きく、
前記第１電圧と前記第３電圧が正電圧で、前記第２電圧が負電圧であることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記複数のワードドライバの各々は、前記Ｐ型第１MOSFETが導通する時、前記対応するワード線に前記第１電圧を出力し、前記Ｎ型第３MOSFET及び前記Ｎ型第４MOSFETの両方が導通する時、前記対応するワード線に前記第３電圧を出力し、前記Ｎ型第１MOSFET又は前記Ｎ型第２MOSFETの少なくとも一方が導通する時、前記対応するワード線に前記第２電圧を出力する半導体装置。
【請求項３】
請求項１において、
前記複数のワードドライバの各々は、更に、
前記Ｐ型第１MOSFET及び前記対応するワード線の間にソース・ドレイン経路が接続された第１電界緩和用MOSFETと、
前記並列にソース・ドレイン経路が接続された前記Ｎ型第１MOSFETおよびＮ型第２MOSFETと前記対応するワード線との間にソース・ドレイン経路が接続された第２電界緩和用MOSFETとを有する半導体装置。
【請求項４】
請求項１において、前記第３ノードには、前記複数のワードドライバが前記対応するワード線を選択する期間と非選択の期間の両方で、前記第３電圧が供給される半導体装置。
【請求項５】
複数のワード線と、
前記複数のワード線と交差する複数のデータ線と、
前記複数のワード線と前記複数のデータ線との所望の交点に配置された複数のメモリセルと、
前記複数のワード線を駆動する複数のワードドライバとを有し、
前記複数のワードドライバの各々は、
書き込み期間に第１電圧が供給され、読み出し期間に第３電圧が供給される第１ノードと対応するワード線との間にソース・ドレイン経路が接続されたＰ型第１MOSFETと、
待機期間に第２電圧が印加される第２ノードと前記対応するワード線との間に並列にソース・ドレイン経路が接続されたＮ型第１MOSFETおよびＮ型第２MOSFETとを有し、
前記複数のワードドライバの各々は、前記対応するワード線を前記第１電圧、前記第２電圧、及び前記第３電圧の中から選択された一つに駆動し、
前記対応するワード線が前記第１電圧であるときは対応するメモリセルに対する書き込み動作が行われ、前記対応するワード線が前記第２電圧であるときは対応するメモリセルのデータ保持状態となり、前記対応するワード線が前記第３電圧であるときは対応するメモリセルに対する読み出し動作が行われ、
前記第１電圧が前記第３電圧よりも電圧が大きく、前記第３電圧は前記第２電圧より電圧が大きく、
前記第１電圧と前記第３電圧が正電圧で、前記第２電圧が負電圧であることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記複数のワードドライバの各々が、前記書き込み期間に、前記Ｐ型第１MOSFETが導通する時、前記対応するワード線に前記第１電圧を出力し、前記読み出し期間に、前記Ｐ型第１MOSFETが導通する時、前記対応するワード線に前記第３電圧を出力し、前記Ｎ型第１MOSFETまたは前記Ｎ型第２MOSFETの少なくとも一方が導通する時、前記対応するワード線に前記第２電圧を出力する半導体装置。
【請求項７】
請求項５において、
前記複数のワードドライバの各々は、更に、
前記Ｐ型第１MOSFET及び前記対応するワード線の間にソース・ドレイン経路が接続された第１電界緩和用MOSFETと、
前記並列にソース・ドレイン経路が接続された前記Ｎ型第１MOSFET及びＮ型第２MOSFETと前記対応するワード線との間にソース・ドレイン経路が接続された第２電界緩和用MOSFETとを有する半導体装置。
【請求項８】
請求項３において、
前記第１電圧が前記第３電圧よりも電圧が大きく、前記第３電圧は前記第２電圧よりも電圧が大きく、
前記第１電界緩和用MOSFETはＰ型を持つと共にそのゲートには前記第２電圧と前記第３電圧との間の電圧が印加され、前記第２電界緩和用MOSFETはＮ型を持つと共にそのゲートには前記第１電圧と前記第３電圧との間の電圧が印加される半導体装置。
【請求項９】
請求項１において、前記複数のメモリセルの各々は、
ゲートが前記対応するワード線に接続された第１１MOSFETと、
ゲートが前記対応するワード線に接続された第１２MOSFETと、
前記第１２MOSFETのソース・ドレイン経路と接地電位との間にソース・ドレイン経路が接続された第１３MOSFETとを有し、
前記第１３MOSFETのゲートと前記データ線との間に前記第１１MOSFETのソース・ドレイン経路が接続され、
前記第１３MOSFETのソース・ドレイン経路と前記データ線との間に前記第１２MOSFETのソース・ドレイン経路が接続されることを特徴とするダイナミック型メモリセルである半導体装置。
【請求項１０】
請求項１において、前記複数のメモリセルの各々は、
前記対応するワード線に一方の電極が接続された結合容量と、
ゲートが前記対応するワード線に接続された第１１MOSFETと、
ゲートが前記結合容量の他方の電極に接続された第１２MOSFETと、を有し、
前記第１２MOSFETのゲートと前記ビット線との間に前記第１１MOSFETのソース・ドレイン経路が接続され、
接地電位と前記対応するワード線に交差するセンス線との間に前記第１２MOSFETのソース・ドレイン経路が接続されることを特徴とするダイナミック型メモリセルである半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は、半導体装置、わけても半導体メモリ装置に関する。特に、本願発明は増幅作用を有するメモリセルを用いた高信頼、高集積なメモリを含む半導体装置に関するものである。
【０００２】
【従来の技術】
ダイナミック・ランダム・アクセス・メモリ（DRAM）は、１個のトランジスタと１個のキャパシタからなる１トランジスタセルをメモリセルとして用いて、広く用いられている。しかし、近年の半導体装置では、MOSトランジスタ(MOSFET：Metal Oxide Semiconductor Field Effect Transistor)が高集積化および微細化されるにつれて、その耐圧が低下するためと低消費電力化のために動作電圧が低くなっている。これに伴い、１トランジスタセルを用いたDRAMでは、メモリセル自体に増幅作用がないのでメモリセルからの読み出し信号量が小さく、動作が各種の雑音を受けて不安定になり易くなる。
【０００３】
そこで、増幅作用により大きな読み出し信号量を得ることができるメモリセルとして、１トランジスタセルが実用化される以前に用いられていた３個のトランジスタで構成されるメモリセル（以下、３トランジスタセルと略称する）が、再び注目されている。３トランジスタセルは、例えば、アイ・イー・イー・イー、インターナショナル・ソリッド−ステート・サーキッツ・カンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ、第１０頁から第１１頁（１９７２年）（IEEE International Solid-State Circuits Conference,  DIGEST OF TECHNICAL PAPERS, pp. 10-11, 1972）で述べられている。
【０００４】
このメモリセルは、例えば図２に示すように、読み出し用NMOSトランジスタQR、書き込み用NMOSトランジスタQW、ならびに電荷保持用NMOSトランジスタQNから構成される。トランジスタQR、QWのゲートをワード線WLに接続し、ソースをデータ線DLに接続する。トランジスタQNのゲートをトランジスタQWのドレインに接続し、トランジスタQNのソースを接地する。さらに、トランジスタQN、QRのドレインをそれぞれ接続する。ここで、トランジスタQWのしきい電圧VTWがトランジスタQRのしきい電圧VTRよりも高いものとし、データ線電圧振幅を電源電圧振幅VDLに等しいとする。このようなメモリセル構成において、書き込み動作のワード線電圧はしきい電圧VTWよりも高い書き込み電位VWでなければならず、この値は一般に電源電圧VDLよりも高く設定されるとする。また、読み出し動作のワード線電圧はしきい電圧VTRよりも高く、VTWよりも低い読み出し電位VRでなければならず、この値は一般に電源電圧レベルVDLと接地電位の間に設定されるとする。さらに、待機状態（非選択状態）のワード線電圧はVTRよりも低い電位でなければならず、例えば接地電位VSSに設定される。
【０００５】
さらに、増幅作用を持つ別のメモリセルとして２個のトランジスタと１個のキャパシタで構成されるもの（以下、容量結合型２トランジスタセルと略称する）が、アイ・イー・イー  エレクトロニクス・レターズ(１９９９年５月１３日)、第３５巻、１０号、８４８−８５０頁(IEE ELECTRONICS LETTERS 13th May 1999
Vol.35 No.10, pp.848-850)で述べられている。
【０００６】
このメモリセルは、図３に示すように、読み出し用NMOSトランジスタQR、書き込み用トランジスタQW、ならびにメモリセルノードNの電圧を制御する結合容量Ccから構成される。トランジスタQR、QWが立て積み構造になっているので、セル面積が小さいことが特長である。ここで、トランジスタQWはトンネル現象を利用したトランジスタを用いてリーク電流を小さくしている。これらの素子の接続は、キャパシタCcの一端とトランジスタQWのゲートをワード線WLに接続し、トランジスタQWのソースをビット線BLに接続する。キャパシタCcの他の一端とトランジスタQWのドレインをトランジスタQRのゲートに接続し、メモリセルノードNを形成する。さらに、トランジスタQRのソースを接地し、ドレインをセンス線SLにする。このようなセルでは、図２に示す３トランジスタセルで述べたように、書き込み動作のワード線電圧VWと読み出し動作のワード線電圧VRがそれぞれ設定される。
【０００７】
しかし、待機状態（非選択状態）では、電源電圧レベルVDLが書き込まれたメモリセルノードNの待機状態における電位VN(H)がVTRよりも低い電位となるようなワード線電圧でなければならず、例えば接地電位VSSよりも低い待機電位-VBに設定される。以上のように、３トランジスタセルや容量結合型２トランジスタセルでは、一本のワード線を読み出し電位VRや書き込み電位VWに印加して読み書き動作を制御する。
【０００８】
【発明が解決しようとする課題】
本願発明の目的は、高信頼性を確保しつつ高速・低電力・高集積なDRAMを実現することにある。本願発明は増幅作用を有するメモリセルを用いた高信頼、高集積なメモリを含む半導体装置を提供するものである。
【０００９】
更に、より具体的には、本願発明は以下に述べるように二つある。第一に、サブワード線を３値のワード線電圧に駆動するサブワードドライバ並びにこのワードドライバを用いたDRAMを提供することにある。第二に、その際にサブワードドライバにおけるMOSトランジスタの耐圧に関する問題を解決し、高信頼性を確保しつつ高速・低電力・高集積なDRAMを実現する。
【００１０】
以下、従来例を参酌して、本願発明の背景を詳細に説明する。
DRAMの高集積化と低電圧化に伴い、ワード線の遅延時間が問題となっている。この問題を解決する手段として、ワード線の負荷容量を低減するためにワード線を分割し、その各々に配置されたドライバでそれぞれ独立に駆動する階層型ワード線構造と、この分割されたワード線WL毎に配置されたドライバが提案されている。この構成に用いられるサブワードドライバが、ヨーロピアン・ソリッド−ステート・サーキッツ・コンファレンス  ダイジェスト・オブ・テクニカル・ペーパーズ  第１３１頁から第１３４頁（１９９２年９月）（European Solid-State Circuits Conference Digest of Technical Papers, pp. 131-134, Sept. 1992）で述べられている。
【００１１】
この回路構成を図４に示す。図４の点線で囲った回路構成SWDがサブワードドライバーの領域であっる。PMOSトランジスタMp１とNMOSトランジスタMn１のゲートにメインワード線MWLbを接続し、NMOSトランジスタMn２のゲートに共通ワード線FXbを接続する。トランジスタMp１のソースに共通ワード線FXtを接続し、トランジスタMn１、Mn２のソースを接地する。トランジスタMp１、Mn１、Mn２のドレインをメインワード線を多分割したサブワード線SWLに接続する。
【００１２】
図５に従い、図４に記載の回路の動作を説明する。ハイレベルの電源電圧VDLとなっているメインワード線MWLbがロウレベルの接地レベルVSSに駆動されると、接地電位VSSとなっている共通ワード線FXtが電源電圧VDLに駆動されることにより図４に示すサブワードドライバにおけるトランジスタMp１が導通し、接地電位VSSとなっているサブワード線SWLを電源電圧VDLに駆動して選択状態となる。このように、従来のサブワードドライバはサブワード線SWLの電圧レベルをハイレベルもしくはロウレベルの２値レベルに駆動する。
【００１３】
さて前述のように、低電圧動作の３トランジスタセルや容量結合型２トランジスタセルを用いたメモリアレイでは、ワード線を３値にしなければならないため、このような階層型ワード線構造を適用した場合を考えると、サブワード線を３値の電位に駆動するサブワードドライバが必要となる。また、低電圧動作でもMOSトランジスタの駆動能力が低下しないようにするために、周辺回路のMOSトランジスタのゲート酸化膜を薄くすることが望まれている。この為、当該周辺回路のMOSトランジスタのゲート酸化膜の許容最大電界が低下している。
【００１４】
ところが、周辺回路のMOSトランジスタと同じ酸化膜厚toxのMOSトランジスタをサブワードドライバに適用した場合、容量結合型２トランジスタセルで必要な３値のサブワード線電圧振幅は先に述べたように電源電圧振幅よりも大きいので、MOSトランジスタの耐圧問題が避けられない。
【００１５】
本願発明は、以上のような諸問題を解決するものである。
【００１６】
【課題を解決するための手段】
上記目的を達成するための代表的な本発明の一例は、複数のワード線と、前記複数のワード線と交差する複数のデータ線と、前記複数のワード線と前記複数のデータ線との所望の交点に配置された複数のメモリセルと、前記複数のワード線を駆動する複数のワードドライバとを有する半導体装置において、前記複数のワードドライバの各々は、ドレインまたはソースの何れか一方に第一電圧が供給される第一導電型第一MOSトランジスタと、ドレインまたはソースの何れか一方に第二電圧が印加される第二導電型第一MOSトランジスタと、少なくとも所望の期間、ドレインまたはソースの何れか一方に前記第二電圧が印加される第二導電型第二MOSトランジスタと、ドレインまたはソースの何れか一方に第三電圧が印加される第二導電型第三MOSトランジスタと、前記第二導電型第三MOSトランジスタの他方のドレインまたはソースにドレインまたはソースの何れか一方を接続した第二導電型第四MOSトランジスタとを有し、前記複数のワードドライバの各々は、前記第一電圧と前記第二電圧と前記第三電圧のいずれかを出力することにある。
【００１７】
尚、本願明細書では「MOSトランジスタ又はMOSFET」が絶縁ゲート型電界効果型トランジスタを意味する略式表現として用いることとする。
【００１８】
【発明の実施の形態】
先ず、本願発明の諸形態の概要を列挙し、次いでそれらの具体例を詳細に説明する。複数のサブワード線と、前記複数のサブワード線と交差するごとく配置された複数のデータ線と、前記複数のサブワード線と略平行に配置されたメインワード線と、前記複数のサブワード線と交差するごとく配置された複数の共通ワード線と、前記複数のサブワード線と前記複数のデータ線の所望の交点に配置され該ワード線により選択されることにより該データ線と信号の授受を行う多数のメモリセルと、前記複数のメインワード線と前記複数の共通ワード線の所望の交点に配置され該メインワード線と該共通ワード線により選択され前記複数のサブワード線の各々を駆動する複数のサブワードドライバと、前記複数のデータ線に対応して設けられメモリセルからの信号を増幅する読み出し回路と、前記複数のデータ線に対応して設けられメモリセルからの信号を書き込むための書き込み回路とを具備する階層型ワード線構成を用いた半導体装置において、前記複数のサブワードドライバの各々は書き込み動作において第一のワード線電圧を発生し、前記複数のサブワードドライバの各々は待機状態において第二のワード線電圧を発生し、前記複数のサブワードドライバの各々は読み出し動作において第三のワード線電圧を発生し、前記複数のサブワードドライバの各々を構成するMOSトランジスタのゲート酸化膜に加わる電圧が十分小さくなるように構成する。具体的には、以下の手法を用いる。
【００１９】
第一に、前記メインワード線と前記共通ワード線をそれぞれ３本のペア線とし、第一のメインワード線を前記サブワードドライバ中の第一のPMOSトランジスタのゲートに接続し、第一の共通ワード線を前記第一のPMOSトランジスタのソースに接続して、前記第一のPMOSトランジスタが導通状態になるときに、前記第一の共通ワード線から前記第一のPMOSトランジスタのドレインを通じて前記第一のワード線電圧を該サブワード線に印加する。
【００２０】
第二に、前記メインワード線中の第二のメインワード線を前記サブワードドライバ中の第一のNMOSトランジスタのゲートに接続し、前記第一のNMOSトランジスタのソースを待機電位-VBに接続し、前記第二のNMOSトランジスタが導通状態になるときに、前記第一のNMOSトランジスタのドレインを通じて前記第二のワード線電圧を該サブワード線に印加する。
【００２１】
第三に、前記共通ワード線中の第二の共通ワード線を前記サブワードドライバ中の第二のNMOSトランジスタのゲートに接続し、前記第二のNMOSトランジスタのソースを待機電位-VBに接続し、前記第二のNMOSトランジスタが導通状態になるときに、前記第二のNMOSトランジスタのドレインを通じて前記第二のワード線電圧を該サブワード線に印加する。
【００２２】
第四に、前記メインワード線中の第三のメインワード線を前記サブワードドライバ中の第三のNMOSトランジスタのゲートに接続し、前記第三のNMOSトランジスタのソースに前記第三のワード線電圧を印加し、前記共通ワード線中の第三の共通ワード線を前記サブワードドライバ中の第四のNMOSトランジスタのゲートに接続し、前記第三のNMOSトランジスタのドレインと前記第四のNMOSトランジスタのソースを接続し、前記第三のNMOSトランジスタと前記第四のNMOSトランジスタが共に導通状態になるときに、前記第四のNMOSトランジスタのドレインを通じて前記第三のワード線電圧を該サブワード線に印加し、前記第三のNMOSトランジスタのゲート-ドレイン間の電圧を小さくする。
【００２３】
第五に、前記メインワード線中の第一のメインワード線を前記サブワードドライバ中の第一のPMOSトランジスタのゲートに接続し、前記メインワード線中の第二のメインワード線を前記サブワードドライバ中の第一のNMOSトランジスタのゲートに接続して、前記第一のPMOSトランジスタのゲート電極と前記第一のNMOSトランジスタのゲート電極の電圧を分け、該MOSトランジスタのゲート−ソース間の電圧を小さくする。
【００２４】
第六に、前記共通ワード線中の第一の共通ワード線を前記サブワードドライバ中の第一のPMOSトランジスタのソースに接続し、前記共通ワード線中の第三の共通ワード線を前記サブワードドライバ中の第四のNMOSトランジスタのゲートに接続して、前記第一のPMOSトランジスタのソース電極と前記第三のNMOSトランジスタのゲート電極の電圧を分け、前記第一のPMOSトランジスタのゲート−ソース間の電圧と前記第四のNMOSトランジスタのゲート−ドレイン間の電圧を小さくする。
【００２５】
第七に、前記サブワードドライバ中の第一のPMOSトランジスタのドレインと該サブワード線との間にゲート電極に固定電圧を印可した第二のPMOSトランジスタを挿入し、該PMOSトランジスタのゲート−ドレイン間の電圧を小さくする。
【００２６】
第八に、前記サブワードドライバ中の第一のNMOSトランジスタのドレインあるいは前記サブワードドライバ中の第二のNMOSトランジスタのドレインと該サブワード線との間にゲート電極に固定電圧を印可した第五のNMOSトランジスタを挿入し、該NMOSトランジスタのゲート−ドレイン間の電圧を小さくする。
【００２７】
以上の八つの手法を組み合わせて用いることにより、前記サブワードドライバは３値のワード線電圧を発生することが出来て、さらに、前記サブワードドライバを構成するMOSトランジスタのゲート酸化膜に加わる電圧を十分小さく出来る。
【００２８】
本願の第１の形態は次の通りである。この形態の具体例は、以下に示す実施の形態１に例示される。
【００２９】
それは、複数のワード線と、前記複数のワード線と交差する複数のデータ線と、前記複数のワード線と前記複数のデータ線との所望の交点に配置された複数のメモリセルと、前記複数のワード線を駆動する複数のワードドライバとを有し、前記複数のワードドライバ(SWD)の各々は、ドレインまたはソースの何れか一方に第一電圧(VW)が供給される第一導電型第一MOSトランジスタ(Mp１)と、ドレインまたはソースの何れか一方に第二電圧(-VB)が印加される第二導電型第一MOSトランジスタ(Mn１)と、ドレインまたはソースの何れか一方に前記第二電圧(-VB)が印加される第二導電型第二MOSトランジスタ(Mn２)と、ドレインまたはソースの何れか一方に第三電圧(VR)が印加される第二導電型第三MOSトランジスタ(Mn３)と、前記第二導電型第三MOSトランジスタ(Mn３)の他方のドレインまたはソースにドレインまたはソースの何れか一方を接続した第二導電型第四MOSトランジスタ(Mn４)とを有し、前記複数のワードドライバの各々は、前記第一電圧と前記第二電圧と前記第三電圧のいずれかを出力することを特徴とする半導体装置である。
【００３０】
本願の第２の形態は、前記第１の形態において、前記複数のワードドライバの各々は、前記第一導電型第一MOSトランジスタが導通する時、該ワード線に前記第一電圧を出力し、前記第二導電型第三MOSトランジスタおよび第四MOSトランジスタが導通する時、該ワード線に前記第三電圧を出力し、その他の場合は、該ワード線に前記第二電圧を出力することを特徴とする半導体装置である。
【００３１】
本願の第３の形態は次の通りである。本例の具体例は、図１に例示される。
【００３２】
本例は、前記第１の形態において、前記複数のワードドライバは、前記第一導電型第一MOSトランジスタ(Mp１)の他方のドレインまたはソースとワード線との間に第一導電型第二MOSトランジスタ(Mp２)と、前記第二導電型第一MOSトランジスタ(Mn１)および第二導電型第二MOSトランジスタ(Mn２)の他方のドレインまたはソースとワード線との間に第二導電型第五MOSトランジスタ(Mn５)とを有し、前記第一導電型第二MOSトランジスタ(Mp１)のゲートに第四電圧(Vss)が印加され第五MOSトランジスタのゲートに第五電圧(VDL)が印加されることを特徴とする半導体装置である。
【００３３】
尚、ここで前記Mp１、及びMn５のトランジスタは必ずしも要せず回路を構成しても良い。
【００３４】
本願の第４の形態は次の通りである。本例の具体例は実施の形態２に例示される。
【００３５】
本例は複数のワード線と、前記複数のワード線と交差する複数のデータ線と、前記複数のワード線と前記複数のデータ線との所望の交点に配置された複数のメモリセルと、前記複数のワード線を駆動する複数のワードドライバとを有する半導体装置において、前記複数のワードドライバの各々は、ドレインまたはソースの何れか一方に、所望の期間、第一電圧(VW)が供給される第一導電型第一MOSトランジスタ(Mp１)と、ドレインまたはソースの何れか一方に第二電圧(-VB)が印加される第二導電形の第一MOSトランジスタ(Mn１)と、ドレインまたはソースの何れか一方に前記第二電圧(-VB)が印加される第二導電型第二MOSトランジスタ(Mn２)と、ドレインまたはソースの何れか一方に、所望の期間、第三電圧(VR)が印加される第二導電型第三MOSトランジスタ(Mn３)を有し、前記複数のワードドライバの各々は、前記第一電圧と前記第二電圧と前記第三電圧のいずれかを出力することを特徴とする半導体装置である。
【００３６】
本願の第５の形態は、前記第４の形態において、前記複数のワードドライバの各々は、前記第一導電型第一MOSトランジスタ(Mp１)のドレインまたはソースに前記第一電圧(VW)が供給され、前記第一導電型第一MOSトランジスタが導通する時、該ワード線に前記第一電圧を出力し、前記第二導電型第一MOSトランジスタ(Mn１)または第二導電型第二MOSトランジスタ(Mn２)が導通する時、該ワード線に第二電圧(−VB)を出力し、前記第二導電型第三MOSトランジスタのドレインまたはソースに前記第三電圧(VR)が供給され、前記第二導電型第三MOSトランジスタが導通する時、該ワード線に第三電圧を出力し、その他の場合は、該ワード線に前記第二電圧(-VB)を出力することを特徴とする半導体装置である。
【００３７】
本願の第６の形態は次の通りである。本例の具体例は実施の形態３あるいは実施の形態４に例示される。
【００３８】
本例は、複数のワード線と、前記複数のワード線と交差する複数のデータ線と、前記複数のワード線と前記複数のデータ線との所望の交点に配置された複数のメモリセルと、前記複数のワード線を駆動する複数のワードドライバとを有し、前記複数のワードドライバの各々は、ドレインまたはソースの何れか一方に、第一の期間に第一電圧(VW)が供給され、第二の期間に第三電位(VR)が供給される第一導電型第一MOSトランジスタと、ドレインまたはソースの何れか一方に第二電圧(-VB)が印加される第二導電型第一MOSトランジスタと、少なくとも所望の期間、ドレインまたはソースの何れか一方に前記第二電圧(-VB)が印加される第二導電型第二MOSトランジスタとを有し、前記複数のワードドライバの各々は、前記第一電圧と前記第二電圧と前記第三電圧のいずれかを出力することを特徴とする半導体装置である。
【００３９】
尚、ここで、トランジスタMn２のソ−ス又はドレインに第二電圧(-VB)が固定入力された構成も十分目的を達成することが出来る。
【００４０】
本願の第７の形態は、前記第６の形態において、前記複数のワードドライバの各々が、前記第一の期間に、前記第一導電型第一MOSトランジスタが導通する時、該ワード線に前記第一電圧(VW)を出力し、前記第二の期間に、前記第一導電型第一MOSトランジスタが導通する時、該ワード線に前記第三電圧(VR)を出力し、その他の場合は、該ワード線に前記第二電圧(-VB)を出力することを特徴とする半導体装置である。
【００４１】
本願の第８の形態は、前記第６の形態において、前記複数のワードドライバが、前記第一導電型第一MOSトランジスタの他方のドレインまたはソースとワード線との間に第一導電型第二MOSトランジスタ(Mp２)と、前記第二導電型第一MOSトランジスタおよび第二導電型第二MOSトランジスタの他方のドレインまたはソースとワード線との間に第二導電型第五MOSトランジスタ(Mn５)とを有し、前記第一導電型第二MOSトランジスタのゲートに第四電圧(VSS)が印加され、前記第二導電型第五MOSトランジスタのゲートに第五電圧(VDL)が印加されることを特徴とする半導体装置である。
【００４２】
本願の第９の形態は、前記第１より第８の諸形態において、前記第一導電型第一MOSトランジスタのゲート酸化膜に接する領域を形成する材料と、前記第一導電型第一MOSトランジスタのゲート電極を駆動する回路に含まれる第一導電型MOSトランジスタのゲート酸化膜に接する領域を形成する材料とは互いに異なることを特徴とする半導体装置である。
【００４３】
本願の第１０の形態は、前記第１より第８の諸形態において、前記第一電圧(VW)が前記第三電圧(VR)よりも電圧が大きく、前記第三電圧は前記第二電圧(-VB)よりも電圧が大きいことを特徴とする半導体装置である。
【００４４】
本願の第１１の形態は、前記第３または第８の諸形態において、前記第一電圧(VW)が前記第三電圧(VR)よりも電圧が大きく、前記第三電圧(VR)は前記第二電圧(-VB)よりも電圧が大きく、前記第四電圧(VSS)は前記第二電圧と前記第三電圧との間の電圧の大きさであり、前記第五電圧(VDL)は前記第一電圧と前記第三電圧との間の電圧の大きさであることを特徴とする半導体装置である。
【００４５】
本願の第１２の形態は、前記第１より第８の諸形態において、前記複数のメモリセルの各々が、該ワード線が第一電圧であるとき、書き込み動作を行い、該ワード線が第二電圧であるとき、データ保持状態となり、該ワード線が第三電圧であるとき、読み出し動作を行うことを特徴とする半導体装置である。
【００４６】
本願の第１３の形態は、前記第１より第８の諸形態において、前記複数のメモリセルの各々が、ゲートが前記ワード線に接続され、ソースまたはドレインの何れか一方が前記データ線に接続された第一MOSトランジスタと、ゲートが前記第一トランジスタのソースまたはドレインの何れか他方に接続される第二MOSトランジスタと、ゲートが前記ワード線に接続され、ソースまたはドレインの何れか他方が前記第二MOSトランジスタのソースまたはドレインの何れか他方に接続された第三MOSトランジスタとを含むダイナミック形３トランジスタセルであることを特徴とする半導体装置である。
【００４７】
本願の第１４の形態は、前記第１より第８の諸形態において、前記複数のメモリセルの各々が、ゲートが前記ワード線に接続され、ソースまたはドレインの何れか一方が前記データ線に接続された第一MOSトランジスタと、一方の端子が前記ワード線に接続された結合容量と、ゲートが前記第一MOSトランジスタのドレインまたはソースの何れか他方と前記結合容量の他方の端子に接続された第二MOSトランジスタとを含むダイナミック形の容量結合型２トランジスタセルであることを特徴とする半導体装置である。
【００４８】
尚、前記第一導電形はＰ形であり、前記第二導電形はＮ形を通例採用する。
【００４９】
先ず、メモリセルに容量結合型２トランジスタセルを用いる場合を例に、実施の形態に従い本願発明を詳細に説明する。
【００５０】
なお、以下の例では図６に示す電圧設定を想定している。図６は容量結合型トランジスタセルを用いたＤＲＡＭでの電圧設定の例を示す図である。図の上下の位置で電位の高低を示している。すなわち、電源電圧をVDL、ビット線、センス線および周辺回路の高レベルを電源電圧VDL、ビット線、センス線および周辺回路の低レベルを接地電位VSS、メインワード線および共通ワード線の第一の高レベルをVW（以下、書き込み電位）、メインワード線および共通ワード線の第一の低レベルを接地電位VSS、メインワード線および共通ワード線の第二の高レベルを電源電圧VDL、メインワード線および共通ワード線の第二の低レベルを-VB（以下、待機電位）、サブワード線の第一の高レベルを書き込み電位VW、サブワード線の低レベルを待機電位-VB、サブワード線の第二の高レベル（以下、読み出し電位）をVRとしている。
【００５１】
また、現在、ゲート絶縁膜の信頼性からMOSトランジスタの酸化膜で許される最大電界強度の目安は一般に、Eox  max＝4.５[MV/cm]としなければならない。その時、サブワードドライバにおけるPMOSトランジスタおよびNMOSトランジスタに許されるゲート酸化膜厚をtoxpおよびtoxnと表わす。そして、PMOSトランジスタおよびNMOSトランジスタのしきい電圧の絶対値を、それぞれ｜Vthp｜＝-０.３[V]および｜Vthn｜＝０.３[V]と仮定して説明する。
【００５２】
さらに、本願明細書において、特に説明のない場合に、通常の周辺回路内ではPMOSトランジスタのゲート電極材料にはアクセプタを十分な濃度にドープしたピー  プラス  シリコン（以下ではp+Siと表記する）、NMOSトランジスタにはドナーを十分にドープしたエヌ  プラス  シリコン（以下ではn+Siと表記する）を用いる場合について説明する。これは、しきい電圧調整用のイオン打ち込み量を大きくすることなく、MOSトランジスタのしきい電圧を小さくするためである。なお、ここでゲート電極材料とはゲート電極中のゲート酸化膜と接する部分の材料であり、例えばp+Siゲートと記述してもゲート全体がp+Siである必要はなく、タングステンなどの高融点金属とp+Siとの二層構造にしてもよい。
【００５３】
この場合、周辺回路の電源電圧をVDL＝１.５[V]とする時に、周辺回路のゲート酸化膜に許される膜厚toxを計算すると、
tox＝VDL÷Ｅox max＝１.５[V]÷４.５[MV/cm]≒３.３[nm]となる。ただし、実際にはゲート酸化膜に流れるトンネル電流が発生しない程度に厚くしなければならず、およそ５[nm]と予測される。
【００５４】
＜実施の形態１＞
本例を説明するに当って、図１、図７より図１２を参酌する。図１はサブワード線を３値の電圧に駆動するサブワードドライバーの構成例を示す図である。図７は本願発明によるDRAMの階層型ワード線構成の代表的な構成例を示す。図８は図１のサブワードドライバーの動作説明図、図９は本半導体記憶装置のメインワードドライバーの回路例の構成図、図１０は共通ワードドライバの例を示す構成図である。図１１は図５に示した容量結合型２トランジスタを用いたメモリセルアレーの例を示す図である。図１２は２個のトランジスタと１個のキャパシタを用いて構成したメモリセルの動作タイミングの例を示す図である。
【００５５】
図７を参酌して階層型ワード線構成を以下説明する。サブワード線SWL(SWL１１１、SWL１１２、．．．)をそれぞれ独立に制御するサブワードドライバSWD(SWD１１１、SWD１１２、．．．)は、メインワード線MWLbp(MWL１bp、MWL２bp、．．．)、MWLbn(MWL１bn、MWL２bn、．．．)、MWLRtn(MWLR１tn、MWLR２tn、．．．)と共通ワード線FXtp(FX１１tp、FX１２tp、．．．)、FXtn(FX１１tn、FX１２tn、．．．)、FXbn(FX１１bn、FX１２bn、．．．)の交点にそれぞれ配置される。これらのサブワードドライバSWDは複数個でサブワードドライバアレイSWDA(SWDA１１、SWDA１２、．．．)を構成する。
【００５６】
サブワード線SWLはメモリセルアレイMCA(MCA１１、MCA１２、．．．)に接続される。これらのメモリセルアレイの隣には、複数個の読み書き制御回路RWC(RWC１１、RWC１２、．．．)で構成される読み書き制御回路アレイRWCA(RWCA１、RWCA２、．．．)が配置される。メインワード線MWLbp、MWLbn、MWLRtnは、メインワードドライバMWD(MWD１、MWD２、．．．)で駆動され、サブワードドライバアレイSWDAとメモリセルアレイMCAの上を横切る。
【００５７】
ここで、メインワード線は非反転(true)と反転(bar)の相補信号で構成され、参照記号の添え字tとbで区別される。さらに、反転信号はPMOSトランジスタ用とNMOSトランジスタ用の信号で構成され、それぞれ参照記号の添え字pとnで区別される。一組の共通ワード線FXtp、FXtnおよびFXbnは共通ワードドライバFXD(FXD１１、FXD１２、．．．)で駆動され、これらの共通ワードドライバFXDは複数個で共通ワードドライバアレイFXDA(FXDA１、FXDA２、．．．)を構成する。メインワードドライバアレイMWDAと共通ワードドライバアレイFXDAは、サブワードドライバアレイSWDAやメモリセルアレイMCAおよび読み書き制御回路アレイRWCAの周囲に配置される。
【００５８】
サブワード線とメモリセルとの関係は、メモリセルアレイMCA(MC１１、MC１２、．．．)において、サブワード線SWLとデータ線DLとの交点に白丸で示す位置でサブワード線とメモリセルが接続されている。
【００５９】
このメモリセルは、先に述べたように図４に示した３トランジスタセルである。図３に示した容量結合型２トランジスタセルの場合は、データ線DLの代わりにビット線BLとセンス線SLが配置される。データ線DL(DL１１、DL１２、．．．)の先には読み書き制御回路RWC(RWC１１、RWC１２、．．．)が接続される。
【００６０】
なお、図７に示していないが、図７の回路は読み書き動作を行うメモリセルを選択制御するためのアドレス入力信号端子およびアドレスデコーダを備え、入力されたアドレス信号がアドレスデコーダでデコードされてデコード信号を発生する。このデコード信号により、選択するメモリセルが含まれるサブワード線SWLを指定するように、メインワードドライバMWDや共通ワードドライバFXDが活性化される。
【００６１】
＜サブワードドライバの構成例＞
図１に、本願発明によるサブワード線を３値の電圧に駆動するサブワードドライバSWDの構成例を示す。この図では、多数キャリアの導電形によってP型MOSトランジスタは矢印をつけたトランジスタ記号を用い、矢印の無いN型MOSトランジスタと区別している。
【００６２】
メインワード線信号はPMOSトランジスタMp１用とNMOSトランジスタMn１用を別にして、PMOSトランジスタMp１のゲートにメインワード線MWLbpを、NMOSトランジスタMn１のゲートにメインワード線MWLbnを接続する。また、NMOSトランジスタMn３のゲートにメインワード線MWLRtnを接続する。共通ワード線もPMOSトランジスタMp１用とNMOSトランジスタMn４用を別にして、PMOSトランジスタのソースに共通ワード線FXtpを、NMOSトランジスタMn４のゲートに共通ワード線FXtnを接続する。また、NMOSトランジスタMn２のゲートに共通ワード線FXbnが接続される。NMOSトランジスタMn１、Mn２のソースを待機電位-VBに接続し、NMOSトランジスタMn３のソースには読み出し電位VRを入力する。PMOSトランジスタMp２とNMOSトランジスタMn５は電界緩和用MOSトランジスタであり、ゲート電極に固定電圧を印加する。図１では、接地電位VSSと電源電圧VDLをそれぞれ印加する例を示している。また、トランジスタMn４も電界緩和MOSの役割を果たす。トランジスタMp２、Mn４、およびMn５のドレインにサブワード線SWLを接続する。
【００６３】
＜サブワードドライバの動作＞
図８に従い、図１のサブワードドライバSWDの動作を説明する。
【００６４】
同図では、サブワード線SWL１１１が選択される場合を示しており、待機状態から読み出し動作と書き込み動作を連続して行っている。まず、接地電位VSSとなっている読み出し制御信号φrが電源電圧VDLに駆動されて読み出し状態になると、メインワードドライバMWD１は電源電圧VDLとなっているメインワード線MWL１bnを待機電位-VBに駆動し、待機電位-VBとなっているメインワード線MWLR１tnを電源電圧VDLに駆動する。また、共通ワードドライバFXD１１は、接地電位VSSと待機電位-VBになっている共通ワード線FX１１tp、FX１１tnをそれぞれ書き込み電位VW、電源電圧VDLに駆動する。よって、メインワード線MWL１bpが書き込み電位VW、メインワード線MWL１bnが待機電位-VB、メインワード線MWLR１tnが電源電位VDLにそれぞれ駆動され、共通ワード線FX１１tpが書き込み電位VW、共通ワード線FX１１tnが電源電圧VDL、共通ワード線FX１１bnが待機電位-VBにそれぞれ駆動されることによりトランジスタMn３、Mn４が導通して、サブワードドライバSWD１１１が選択され、待機電位-VBとなっているサブワード線SWL１１１を読み出し電位VRに駆動する。
【００６５】
次に、電源電圧VDLとなっている読み出し制御信号φrが接地電位VSSに駆動されて書き込み状態になると、メインワードドライバMWD１は書き込み電位VWとなっているメインワード線MWL１bpを接地電位VSSに駆動し、電源電圧VDLとなっているメインワード線MWLR１tnを待機電位-VBに駆動する。よって、メインワード線MWL１bpが接地電位VSS、メインワード線MWL１bnが待機電位-VB、メインワード線MWLR１tnが待機電位-VBにそれぞれ駆動され、共通ワード線FX１１tpが書き込み電位VW、共通ワード線FX１１tnが電源電圧VDL、共通ワード線FX１１bnが待機電位-VBにそれぞれ駆動されることによりトランジスタMp１、Mp２が導通して、サブワードドライバSWD１１１が選択され、読み出し電位VRとなっているサブワード線SWL１１１を書き込み電位VWに駆動する。
【００６６】
このように、サブワードドライバSWD１１１が選択される動作で、非選択のサブワードドライバは三通りの状態となる。すなわち、第一にメインワード線と共通ワード線が共に非選択の状態、第二にメインワード線が選択され共通ワード線が非選択の状態、第三にメインワード線が非選択の状態で共通ワード線が選択された状態の三通りである。以下、これらについて順に説明する。
【００６７】
第一に、メインワード線と共通ワード線が共に非選択の状態を説明する。待機時において、全サブワードドライバSWDがこのような非選択の状態にある。また、サブワードドライバSWD１１１が選択される時、例えばサブワードドライバSWD２２１が待機時と同じ状態を保つ。そこで、待機時のサブワードドライバSWDについて一般化して説明すると、メインワード線MWLbpが書き込み電位VW、メインワード線MWLbnが電源電圧VDL、メインワード線MWLRtnが待機電位-VBにそれぞれ駆動され、共通ワード線FXtpが接地電位VSS、共通ワード線FXtnが待機電位-VB、共通ワード線FXbnが電源電圧VDLにそれぞれ駆動されることにより、サブワードドライバSWDにおけるトランジスタMn１、Mn２が導通し、トランジスタMp１、Mn３、Mn４はオフ状態になり、サブワード線SWLを待機電位-VBに保持する。
【００６８】
第二に、メインワード線が選択され共通ワード線が非選択の状態を説明する。
サブワードドライバSWD１１１が選択される時に、例えばサブワードドライバSWD１２１がこの状態になる。サブワードドライバSWD１２１の動作が図８の中段に示される。
【００６９】
まず、接地電位VSSとなっている読み出し制御信号φrが電源電圧VDLに駆動されて読み出し状態になると、メインワードドライバMWD１は電源電圧VDLとなっているメインワード線MWL１bnを接地電位VSSに駆動し、待機電位-VBとなっているメインワード線MWLR１tnを電源電圧VDLに駆動する。また、共通ワードドライバFXD２１は非選択状態を保持し、共通ワード線FX２１tp、FX２１tnおよびFX２１bnを接地電位VSS、待機電位-VBおよび電源電圧VDLに保持する。よって、メインワード線MWL１bpが書き込み電位VW、メインワード線MWL１bnが待機電位-VB、メインワード線MWLR１tnが電源電位VDLにそれぞれ駆動され、共通ワード線FX２１tpが接地電位VSS、共通ワード線FX２１tnが待機電位-VB、共通ワード線FX２１bnが電源電圧VDLにそれぞれ駆動されることにより、サブワードドライバSWD１２１におけるトランジスタMn２、Mn３が導通し、トランジスタMp１、Mn１、Mn４がオフ状態になり、サブワード線SWL１２１を待機電位-VBに保持する。
【００７０】
次に、読み出し制御信号φrが電源電圧VDLから接地電位VSSに立ち下がって書き込み状態になると、メインワードドライバMWD１は書き込み電位VWとなっているメインワード線MWL１bpを接地電位VSSに駆動し、電源電圧VDLとなっているメインワード線MWLR１tnを待機電位-VBに駆動する。よって、メインワード線MWL１bpが接地電位VSS、メインワード線MWL１bnが待機電位-VB、メインワード線MWLR１tnが接地電位VSSにそれぞれ駆動され、共通ワード線FX２１tpが接地電位VSS、共通ワード線FX２１tnが待機電位-VB、共通ワード線FX２１bnが電源電圧VDLにそれぞれ駆動されることにより、サブワードドライバSWD１２１におけるトランジスタMn２が導通し、トランジスタMp１、Mn１、Mn３、Mn４がオフ状態になり、サブワード線SWL１２１を引き続き待機電位-VBに保持する。
【００７１】
第三に、メインワード線が非選択の状態で共通ワード線が選択された状態を説明する。サブワードドライバSWD１１１が選択される時に、例えばサブワードドライバSWD２１１がこの状態になる。サブワードドライバSWD２１１の動作は図８の下段に示される。
【００７２】
まず、接地電位VSSとなっている読み出し制御信号φrが電源電圧VDLに駆動されて読み出し状態になると、メインワードドライバMWD２は非選択状態を保持し、メインワード線MWL２bp、MWL２bnおよびMWLR２tnを書き込み電位VW、電源電圧VDLおよび待機電位-VBに保持する。また、共通ワードドライバFXD１１は、接地電位VSSと待機電位-VBになっている共通ワード線FX１１tp、FX１１tnをそれぞれ書き込み電位VW、電源電圧VDLに駆動する。よって、メインワード線MWL２bpが書き込み電位VW、メインワード線MWL２bnが電源電位VDL、メインワード線MWLR２tnが待機電位-VBにそれぞれ駆動され、共通ワード線FX１１tpが書き込み電位VW、共通ワード線FX１１tnが電源電圧VDL、共通ワード線FX１１bnが待機電位-VBにそれぞれ駆動されることにより、サブワードドライバSWD２１１におけるトランジスタMn１、Mn４が導通し、トランジスタMp１、Mn２、Mn３がオフ状態になり、サブワード線SWL２１１を待機電位-VBに保持する。さらに、電源電圧VDLとなっている読み出し制御信号φrが接地電位VSSに駆動されて書き込み状態になっても、メインワード線MWL２bp、MWL２bnおよびMWLR２tnと、共通ワード線FX１１tp、FX１１tnおよびFX１１bnの状態が保持され、サブワードドライバSWD２１１によってサブワード線SWL２１１を引き続き待機電位-VBに保持する。
【００７３】
以上の動作を基に、図１に示した構成のサブワードドライバSWD１１１において、各MOSトランジスタのゲート酸化膜に加わる電圧の例について示す。一例として、電源電圧をVDL＝１.５[V]、待機電位を-VB＝-２[V]、読み出し電位をVR＝０.５[V]、書き込み電位をVW＝３[V]とした時の、NMOSトランジスタについて説明する。
【００７４】
選択されたサブワードドライバSWD１１１において、MOSトランジスタMn５のゲートに第二の高レベルである電源電圧VDLを入力しているので、MOSトランジスタMn５のゲート-ドレイン間に印加される電圧は書き込み動作の時に、
VW-VDL＝１.５[V]
となる。また、NMOSトランジスタMn１、Mn２がカットオフ状態であるのでトランジスタMn５には定常的に電流が流れず、トランジスタMn５のソース電位が(VDL-Vthn)になる。したがって、トランジスタMn５のゲート-ソース間のゲート酸化膜に印加される電圧は、
VDL-(VDL-Vthn)＝０.３[V]
となり、NMOSトランジスタMn１、Mn２のゲート-ドレイン間のゲート酸化膜に印加される電圧は書き込み動作の時に、
(VDL-Vthn)-(-VB)＝３.２[V]
となる。よって、電源電圧VDLをゲートに入力したトランジスタMn５を挿入することにより、トランジスタMn１のドレイン電位が書き込み電位VWから(VDL-Vthn)に引き下げられるので、トランジスタMn１、Mn２のゲート-ドレイン間のゲート酸化膜に印加される電圧を、
VW-(VDL-Vthn)＝１.８[V]
だけ低減できる。また、書き込み動作において、MOSトランジスタMn４のゲートに共通ワード線FXtnからVDLを入力することにより、トランジスタMn３、Mn４のゲート-ドレイン間およびゲートソース間に印加される電圧についても同様の議論が成り立ち、耐圧を緩和することができる。
【００７５】
一方、待機状態や非選択状態のサブワードドライバにおいて、メインワード線MWLbpおよびMWLbnと共通ワード線FXtpおよびFXnpを分けたことにより、トランジスタMn１、Mn２のゲートに入力する電圧を、
VW−VDL＝１.５[V]
だけ低減できて、耐圧を緩和することができる。すなわち、この分だけトランジスタMn１、Mn２に入力する電圧が低減されて、ゲート-ドレイン間およびゲート-ソース間に印加される電圧はトランジスタMn１、Mn２およびMn５において最大であり、
VDL-(-VB)＝３.５[V]
となる。したがって、図１に示したようにサブワードドライバを構成して、ゲート酸化膜厚toxnを最大電界４.５[MV／cm]を超えないように、
(VDL＋VB)÷Ｅox max＝３.５[V]÷４.５[MV／cm]≒７.８[nm]よりも厚くすることにより、この範囲でサブワードドライバにおけるNMOSトランジスタのゲート酸化膜厚toxnを設定して、トランジスタMn１、Mn２のゲート-ドレイン間のゲート酸化膜における耐圧の問題を解決できる。この結果と先に示したtoxの数値例から、サブワードドライバと周辺回路とでゲート酸化膜厚を分ければ、回路の高速化が実現できる。
【００７６】
一方、周辺回路の膜厚をサブワードドライバの値に合わせれば加工工程が簡略化されて、マスク枚数削減を実現できる。場合によっては、メインワード線MWLbnの第二の高レベル（ここでは電源電圧VDL）やトランジスタMn５のゲートに入力する電圧レベルを、最大電界４.５[MV/cm]を超えない範囲で適当な値とすることもでき、トランジスタMn５のゲートに入力する電圧レベルを適当な振幅を持つパルス信号としてもよい。ただし、トランジスタMn５の駆動能力をトランジスタMn１、Mn２と同程度にするためと、チップ内の電源系の負担を軽くし、電圧供給線の本数を増加させないために、データ線DLの高レベルと同じ電源電圧VDLが望ましい。
【００７７】
次に、PMOSトランジスタについて説明する。選択されたサブワードドライバSWD１１１において、一方、メインワード線MWLbpとMWLbnを分けたことにより、トランジスタMp１、Mp２のゲートに入力する電圧を、
VSS-(-VB)＝２[V]
だけ引き上げることができて、耐圧を緩和することができる。すなわち、この分だけトランジスタMp１、Mp２に入力する電圧が低減されて、PMOSトランジスタMp１、Mp２のゲート-ソース間およびゲート-ドレイン間の電位差は書き込み動作の時に最大となり、書き込み電位VW＝３[V]である。一方、待機状態や非選択状態において、トランジスタMp２のゲートに接地電位VSSを固定入力しているので、トランジスタMp２のゲート-ドレイン間のゲート酸化膜に印加される電圧は、VSS-(-VB)＝２[V]
となる。また、トランジスタMp１がオフ状態であるのでトランジスタMp２には定常的に電流が流れず、トランジスタMp２のソース電位が、
VSS＋|Vthp|＝０.３[V]
となるので、トランジスタMp２のゲート-ソース間の電位差は、
(VSS＋|Vthp|)-VSS＝０.３[V]
となる。よって、PMOSトランジスタMp１のゲート-ドレイン間のゲート酸化膜に印加される電圧は、
VW-|Vthp|＝２.７[V]
となる。したがって、接地電位VSSをゲートに入力したトランジスタMp２を挿入することにより、トランジスタMp１のドレイン電位が書き込み電位-VBからしきい電圧｜Vthp｜に引き上げられるので、耐圧を緩和することができる。すなわち、ゲート-ドレイン間のゲート酸化膜に印加される電圧を、
(VW+VB)-(VW-|Vthp|)＝２.３[V]
だけ低減できる。以上から、図１に示したようにサブワードドライバを構成して、PMOSトランジスタのゲート酸化膜厚toxpを最大電界４.５[MV／cm]を超えないように、
VW÷Ｅox max＝３[V]÷４.５[MV/cm]≒６.７[nm]
よりも厚くすることにより、トランジスタMp１、Mp２のゲート-ドレイン間のゲート酸化膜における耐圧の問題を解決できる。この結果と先に示したtoxの数値例から、サブワードドライバと周辺回路とでゲート酸化膜厚を分ければ、回路の高速化が実現できる。
【００７８】
一方、周辺回路の膜厚をサブワードドライバの値に合わせれば加工工程が簡略化されて、マスク枚数削減を実現できる。場合によっては、メインワード線MWLbpの第一の低レベル（ここでは接地電位VSS）やトランジスタMn５のゲートに入力する電圧レベルを、最大電界4.５[MV/cm]を超えない範囲で適当な値とすることもでき、トランジスタMp２のゲートに入力する電圧レベルを適当な振幅を持つパルス信号としてもよい。ただし、トランジスタMp２の駆動能力をトランジスタMp１と同程度にするためと、チップ内の電源系の負担を軽くし、電圧供給線の本数を増加させないために、データ線DLの低レベルと同じ接地電位VSSが望ましい。
【００７９】
また、トランジスタMp１、Mp２のゲート電極材料をn+Siとする手法を組み合わせると、トランジスタMp２のゲート-ドレイン間のゲート酸化膜に印加される電圧を、ドレイン電極のp+Siとの仕事関数差ΔWに等しい約１Vだけ低減することができて、ゲート酸化膜厚をさらに薄くすることができる。
【００８０】
以上で述べた、図１に示したサブワードドライバの特徴をまとめる。
【００８１】
(１)この回路構成では、従来の階層型ワード線構造におけるデコード信号を用いてメモリセルの読み書き動作に応じた電圧レベルの選択・非選択信号を発生できる。すなわち、NMOSトランジスタMn３、Mn４を挿入することにより、選択されたサブワード線を読み出し動作の時には読み出し電位VRに、書き込み動作の時には書き込み電位VWにそれぞれ駆動できる。また、待機状態や非選択状態を保つ場合には、該当するサブワード線を待機電位-VBに保持できる。
【００８２】
(２)さらに、この回路構成では、選択・非選択にかかわらず、MOSトランジスタのゲート酸化膜に印加される電界を小さくできる。すなわち、電界緩和用PMOSトランジスタMp２とNMOSトランジスタMn５を挿入することにより、PMOSトランジスタMp１とNMOSトランジスタMn１、Mn２のゲート-ドレイン間のゲート酸化膜における耐圧問題を解決できる。
【００８３】
(３)また、メインワード線MWL信号を電圧振幅の異なるMWLbpとMWLbnに分離したことと、共通ワード線FX信号を電圧振幅の異なるFXtpとFXtnに分離したことにより、選択されたサブワードドライバにおけるトランジスタMp１のゲート-ソース間のゲート酸化膜における耐圧問題と、非選択状態のサブワードドライバにおけるトランジスタMn１、Mn２のゲート-ソース間およびゲート-ドレイン間のゲート酸化膜における耐圧問題を解決できる。そして、非選択状態のサブワードドライバにおけるトランジスタMn３のゲート-ドレイン間のゲート酸化膜における耐圧問題も解決できる。
【００８４】
(４)さらに、トランジスタMp１のゲート電極材料をp+Siよりも仕事関数が約１V小さいn+Siとしてしきい電圧を高くする手法を適用して、選択されたサブワードドライバにおけるトランジスタMp１のゲート-ドレイン間のゲート酸化膜における耐圧問題も解決できる。したがって、MOSトランジスタの耐圧問題を解決しつつ、サブワード線を３値の電圧に駆動するサブワードドライバを７個のMOSトランジスタで構成することができる。
【００８５】
図１に示したサブワードドライバに接続するメインワード線MWLbp、MWLbnおよびMWLRtnと共通ワード線FXtp、FXtnおよびFXbnをそれぞれ駆動するメインワードドライバMWDと共通ワードドライバFXDについて、以下に示す。
【００８６】
＜メインワードドライバの例＞
図９に、メインワードドライバMWDの回路構成の例を示す。図１に示したサブワードドライバを用いることにより、メインワード線の電圧振幅は周辺回路の電源電圧振幅であるVSSからVDLよりも大きい-VBからVWでなければならないので、周辺回路の電圧振幅をメインワードドライバでレベルシフトする。また、サブワードドライバのトランジスタMp１、Mn１およびMn２のゲート-ソース間およびゲート-ドレイン間のゲート酸化膜における耐圧問題を解決しつつ、メモリセルの読み書き動作に応じた電圧レベルの選択信号を発生するために、三種類のメインワード線MWLbp、MWLbnおよびMWLRtnを用いている。したがって、メインワード線MWLbp、MWLbnおよびMWLRtnを独立に駆動するレベルシフト回路LSCH、LSCL１およびLSCL２と読み書き制御回路RWCC１でメインワードドライバMWDが構成される。
【００８７】
始めに、読み書き制御回路RWCC１について示す。デコード信号axjを、インバータ回路NV１を介してNOR回路NR１の第一の入力端子に入力し、読み出し制御信号φrをNR１の第二の入力端子に入力する。また、デコード信号axjをNAND回路ND１の第一の入力端子に入力し、読み出し制御信号φrをND１の第二の入力端子に入力する。NR１の出力をデコード信号axjr１１とし、ND１の出力をデコード信号axjr１２とする。
【００８８】
次に、第一のレベルシフト回路LSCHについて示す。この回路は、接地電位VSSから電源電圧VDLの電圧振幅を持った入力信号を接地電位VSSから電源電圧VDLよりも高いレベル（ここでは書き込み電位VW）の電圧振幅を持った信号として出力する回路である。NMOSトランジスタMn１のゲートおよびNMOSトランジスタMn２のソースにデコード信号axjr１１を入力し、トランジスタMn１のソースを接地する。トランジスタMn１とPMOSトランジスタMp１のドレインおよびMp２のゲートに第一のメインワード線MWLbpを接続する。また、トランジスタMp１、Mp２のソースを書き込み電圧VWを入力し、トランジスタMn２、Mp２のドレインをトランジスタMp１のゲートに接続して帰還経路を形成する。ここで、トランジスタMn２のゲートに電源電圧VDLを入力することにより、メインワード線MWLbp出力が接地電位VSSになるときに、トランジスタMp２を介した貫通電流を遮断する。
【００８９】
さらに、第二のレベルシフト回路LSCL１、LSCL２のうち、レベルシフト回路LSCL１について示す。レベルシフト回路LSCL１、LSCL２は同じ回路構成であり、接地電位VSSから電源電圧VDLの電圧振幅を持った入力信号を接地電位VSSよりも低いレベル（ここでは待機電位-VB）から電源電圧VDLの電圧振幅を持った信号として出力する回路である。
【００９０】
PMOSトランジスタMp１のゲートおよびPMOSトランジスタMp２のソースにデコード信号axjを入力し、トランジスタMp１のソースに電源電圧VDLを入力する。トランジスタMp１とNMOSトランジスタMn１のドレインおよびMn２のゲートに第二のメインワード線MWLbnを接続する。また、トランジスタMn１、Mn２のソースを待機電位-VBに接続し、トランジスタMp２、Mn２のドレインをトランジスタMn１のゲートに接続して帰還経路を形成する。ここで、トランジスタMp２のゲートに接地電位VSSを入力することにより、メインワード線MWLbn出力が電源電圧VDLになるときに、トランジスタMn２を介した貫通電流を遮断する。
【００９１】
＜メインワードドライバの動作＞
以上の構成を用いたメインワードドライバMWDの動作について示す。メインワードドライバMWDは、デコード信号axjが電源電圧VDLになることにより選択される。そして、メモリセルの読み書き動作に応じた電圧レベルに、三種類のメインワード線MWLbp、MWLbnおよびMWLRtnを駆動する。
【００９２】
すなわち、接地電位VSSとなっている読み出し制御信号φrが電源電圧VDLに駆動されて読み出し動作となる時、接地電位VSSのデコード信号axjr１１がレベルシフト回路LSCHに入力され、トランジスタMp１が導通してメインワード線MWLbpを書き込み電位VWに保持する。また、電源電圧VDLのデコード信号axjがレベルシフト回路LSCL１に入力され、トランジスタMn１が導通して電源電圧VDLとなっているメインワード線MWLbnを待機電位-VBに駆動する。さらに、接地電位VSSのデコード信号axjr１２がレベルシフト回路LSCL２に入力され、トランジスタMp１が導通して待機電位-VBとなっているメインワード線MWLRtnを電源電圧VDLに駆動する。
【００９３】
一方、電源電圧VDLとなっている読み出し制御信号φrが接地電位VSSに駆動されて書き込み動作となる時、電源電圧VDLのデコード信号axjr１１がレベルシフト回路LSCHに入力され、トランジスタMn１が導通して書き込み電位VWとなっているメインワード線MWLbpを接地電位VSSに駆動する。また、デコード信号axjは電源電圧VDLのままであるので、レベルシフト回路LSCL１においてトランジスタMn１が導通してメインワード線MWLbnを待機電位-VBに保持する。さらに、電源電圧VDLのデコード信号axjr１２がレベルシフト回路LSCL２に入力され、トランジスタMn１が導通して電源電圧VDLとなっているメインワード線MWLRtnを待機電位-VBに駆動する。
【００９４】
このような動作を行うメインワードドライバにおいて、各トランジスタのゲート酸化膜に加わる電圧について示す。レベルシフト回路LSCHにおいてトランジスタMp１のゲート-ソース間およびゲート-ドレイン間にゲート酸化膜に印加される電圧は、待機状態と選択メインワードドライバの読み出し動作において最大でVWとなる。また、トランジスタMp２のゲート-ソース間のゲート酸化膜に印加される電圧は選択メインワードドライバの書き込み動作において最大であり、さらにトランジスタMp２のゲート-ドレイン間のゲート酸化膜に印加される電圧は待機状態と選択ワードドライバの読み出し動作において最大で、いずれもVWである。
したがって、図１に示したサブワードドライバにおけるPMOSトランジスタと同じゲート酸化膜厚やゲート電極材料を用いれば、耐圧問題を回避できる。
一方、レベルシフト回路LSCL１、LSCL２においてトランジスタMn１のゲート-ソース間およびゲート-ドレイン間にゲート酸化膜に印加される電圧は、選択メインワードドライバの読み出し動作において最大で(VDL+VB)となる。また、トランジスタMn２のゲート-ソース間のゲート酸化膜に印加される電圧は選択メインワードドライバの読み出し動作において最大であり、さらにトランジスタMn２のゲート-ドレイン間のゲート酸化膜に印加される電圧は待機状態と選択ワードドライバの書き込み動作において最大で、共に(VDL+VB)である。したがって、図１に示したサブワードドライバにおけるNMOSトランジスタと同じゲート酸化膜厚を用いれば、耐圧問題を回避できる。
【００９５】
＜共通ワードドライバの例＞
図１０に、共通ワードドライバFXDを示す。図１に示したサブワードドライバを用いることにより、共通ワード線の電圧振幅は周辺回路の電源電圧振幅であるVSSからVDLよりも大きい-VBからVWであるので、周辺回路の電圧振幅を共通ワードドライバでレベルシフトする。また、サブワードドライバのトランジスタMp１、Mn２およびMn４のゲート-ソース間およびゲート-ドレイン間のゲート酸化膜における耐圧問題を解決しつつ、メモリセルの読み書き動作に応じた電圧レベルの選択信号を発生するために、三種類の共通ワード線FXtp、FXtnおよびFXbnを用いている。
【００９６】
ここで、共通ワード線FXbnは共通ワード線FXtnの反転信号なので、共通ワード線FXtp、FXtnを独立に駆動するレベルシフト回路LSCH、LSCLとインバータ回路NVL、NV１で共通ワードドライバFXDが構成される。レベルシフト回路LSCH、LSCLはメインワードドライバで述べた構成と同じもので、デコード信号ajをレベルシフト回路LSCHに入力し、デコード信号ajからインバータ回路NV１を介して発生したデコード信号ajbをレベルシフト回路LSCLに入力する。レベルシフト回路LSCHの出力を共通ワード線FXtpとし、レベルシフト回路LSCLの出力を共通ワード線FXbnとする。インバータ回路NVLはPMOSトランジスタMp１とNMOSトランジスタMn１で構成されるが、NMOSトランジスタMn１のソースに待機電位-VBを入力する点が周辺回路のインバータと異なる。トランジスタMp１、Mn１のゲートに共通ワード線FXbnを接続し、ドレインを共通ワード線FXtnとする。
【００９７】
＜共通ワードドライバの動作＞
次に、以上の構成を用いた共通ワードドライバFXDの動作について示す。
共通ワードドライバFXDは、デコード信号ajが接地電位VSSになることにより選択され、レベルシフト回路LSCHにおいてトランジスタMp１が導通して接地電位VSSとなっている共通ワード線FXtpを書き込み電位VWに駆動する。また、電源電圧VDLのデコード信号ajbがレベルシフト回路LSCLに入力され、トランジスタMn１が導通して電源電圧VDLとなっている共通ワード線FXbnを待機電位-VBに駆動する。
この待機電位-VBの共通ワード線FXbnによりインバータNVLにおいてトランジスタMp１が導通して、待機電位-VBとなっている共通ワード線FXtnを電源電圧VDLに駆動する。
【００９８】
このような動作を行う共通ワードドライバでは入出力信号の電圧振幅が前述したメインワードドライバと同じであるので、各トランジスタのゲート酸化膜に印加される電圧もメインワードドライバと等しい。したがって、前述したサブワードドライバにおけるPMOSトランジスタおよびNMOSトランジスタと同じゲート酸化膜厚のトランジスタを共通ワードドライバに用いれば、耐圧問題を解決できる。
【００９９】
＜メモリセルアレーの例＞
図１１に、図５で示した容量結合型２トランジスタセルを用いたメモリセルアレーMCA１を示している。電圧設定は、一例として、図６に示した容量結合型２トランジスタセルDRAMに好適な電圧設定例を適用する。簡単のため、二本のビット線BL１、BL２および二本のセンス線SL１、SL２と二本のサブワード線SWL１１１、SWL１２１に対してメモリセルMCを４個しか表わしていないが、ビット線BL、センス線SLおよびサブワード線SWLはそれぞれ複数個配置され、それらの所望の交点に多数のメモリセルMCが配置される。
【０１００】
図１１では、ビット線BL、センス線SLおよびサブワード線SWLの各交点にメモリセルMCが配置される例を示している。また、各ビット線および各センス線に設けられている読み出し回路、書き込み回路およびプリチャージ回路の動作タイミングを制御するスイッチや、入出力用のスイッチなどの具体的回路構成は省略されている。これらは通例のもので十分である。
【０１０１】
図１２に、前記メモリセルの動作を示す。まず、選択されたサブワード線SWLにトランジスタQWのしきい電圧VTWよりも高い書き込み電位VWのパルス電圧が印加されると、トランジスタQWが導通して書き込みデータに応じたビット線の電位がメモリセルノードNに与えられて、書き込み動作となる。この電位は外部より与えられた電圧から列選択された書き込み回路を介して与えられ、例えば情報「１」を記憶するときに電源電圧VDL、情報「０」を記憶するときに接地電位VSSである。次に、サブワード線SWLが待機電位-VBとなる。この時、電源電圧VDLが与えられたメモリセルノードの電圧VN(H)は、容量結合CcによりトランジスタQRのしきい電圧VTRよりも低くなるので、トランジスタQR、QWがカットオフされて情報が保持される。さらに、センス線が電源電圧VDLにプリチャージされた後に、選択されたサブワード線に読み出し電位VRのパルス電位が印加されると、メモリノードNに保持されていた情報に応じた信号電位がセンス線SLに読み出される。
【０１０２】
例えば、情報「１」が記憶されていた場合、VN(H)となっていたメモリセルノードの電圧は容量結合CcによりトランジスタQRのしきい電圧VTRよりも高いVN’(H)となるので、トランジスタQRが導通し、電源電圧VDLにプリチャージされていたセンス線SLが接地電位VSSに放電される。一方、情報「０」が記憶されていた場合、VN(L)となっていたメモリセルノードの電圧は容量結合CcによりトランジスタQRのしきい電圧VTRよりも低いVN’(L)となるので、トランジスタQRはカットオフ状態を保持し、プリチャージされていたセンス線SLが電源電圧VDLに保持される。この結果、センス線SLに読み出された信号から列選択された読み出し回路を介して所望の電圧が外部に取り出されて、読み出し動作となる。
【０１０３】
以上では、図５に示した容量結合型２トランジスタセルを図７に示した階層型ワード線構造に適用した場合について、サブワードドライバを中心に各回路について説明し、更に各MOSトランジスタのゲート酸化膜に印加される電圧を十分小さくしながら、選択されたサブワード線を３値の電位に駆動できることを示した。
【０１０４】
この中で、図９では読み出し制御信号φrによってメインワード線MWLを駆動する例を示したが、図１２に示した書き込み制御信号φwbとデコード信号axjを用いて読み出し制御回路を構成してメインワード線MWLを駆動してもよい。また、図５に示した容量結合型２トランジスタセルにおいて、トランジスタQWはトンネル現象を利用したトランジスタとしていたが、NMOSトランジスタ動作をするものであるので、トランジスタQWを通常のNMOSトランジスタとしてもよい。
【０１０５】
さらに、図４に示した３トランジスタセルに代表されるように、３値のワード線電圧で読み書き動作を制御するメモリセルを図７に示した階層型ワード線構造に適用した場合についても、各回路における各MOSトランジスタのゲート酸化膜に印加される電圧を十分小さくしながら、選択されたサブワード線を３値の電位に駆動するために、図１、図９および図１０で示した手法を応用することができる。以下では、サブワードドライバの別の構成例を説明する。
【０１０６】
＜実施の形態２＞
図１３に、電界緩和用MOSトランジスタを持たないサブワードドライバの回路構成例を示す。
【０１０７】
図１３のサブワードドライバは図１に示したサブワードドライバの回路構成と比べてPMOSトランジスタMp２とNMOSトランジスタMn５が取り除かれている。また、読み出し電位を選択するNMOSトランジスタMn４が取り除かれてNMOSトランジスタMn３と共有化され、トランジスタMn３のソースに共通ワード線FXtnを接続している点が異なる。したがって、選択されたサブワード線を３値の電位に駆動するサブワード線を４個のMOSトランジスタで構成できて、この部分の回路面積増加を抑えることが特徴である。
【０１０８】
このような回路構成は、サブワードドライバを構成する各MOSトランジスタのゲート酸化膜厚が十分厚く、各MOSトランジスタのゲート-ソース間およびゲート-ドレイン間のゲート酸化膜における電界が最大電界Eox maxを超えない場合に適用できる。また、図６に示した容量結合型２トランジスタセルDRAMに好適な電圧設定例において、サブワード線電圧振幅が電源電圧振幅に近く、各MOSトランジスタのゲート−ソース間およびゲート-ドレイン間のゲート酸化膜における電界が最大電界Eox maxを超えない場合にも適用できる。
【０１０９】
図１３に示したサブワードドライバに接続するメインワード線MWLbp、MWLbnおよびMWLRtnを駆動するメインワードドライバMWDには、図９に示した回路構成を用いる。
【０１１０】
一方、共通ワード線FXtp、FXtnおよびFXbnをそれぞれ駆動する共通ワードドライバFXDを図１４に示す。図１０に示した共通ワードドライバFXDと比べて、共通ワード線FXtnを駆動するインバータ回路NVL１におけるPMOSトランジスタMp１のソースに読み出し電位VRを入力する点が異なる。よって、共通ワード線FXtn信号の電圧振幅が待機電位-VBから読み出し電位VRとなる。
【０１１１】
図１３のサブワードドライバの動作を図１５に示す。図１５は３値の電圧レベルを発生するサブワードドライバの動作タイミングを示す図で、図８と同様にその動作タイミングを示している。図８に示した図１のサブワードドライバの動作と比べて、共通ワード線FXtnが選択された場合の動作が異なる。
【０１１２】
まず、メインワード線と共通ワード線が共に選択された場合について説明する。選択されたメインワードドライバMWD１が、読み出し動作において待機電位-VBとなっていたメインワード線MWLR１tnを電源電圧VDLに駆動する。また、共通ワードドライバが、待機電位-VBとなっている共通ワード線FX１１tnを読み出し電位VRに駆動する。よって、トランジスタMn３が導通して、サブワード線SWL１１１が選択され、待機電位-VBとなっているサブワード線SWL１１１を読み出し電位VRに駆動する。
【０１１３】
次に、メインワード線が非選択で共通ワード線が選択された場合について説明する。サブワード線SWL１１１が選択された時に、例えばサブワード線SWL２１１がこの状態になる。メインワードドライバMWD２が非選択状態を保持し、メインワード線MWL２bn、MWLR２tnをそれぞれ電源電圧VDLと待機電位-VBに保持する。一方、共通ワードドライバが、待機電位-VBとなっている共通ワード線FX１１tnを読み出し電位VRに駆動する。よって、トランジスタMn３がカットオフされ、トランジスタMn１が導通して、サブワード線SWL２１１は待機電位-VBの非選択状態となる。
【０１１４】
図１３に示した回路構成例では、トランジスタMn３のゲートにメインワード線MWLRtnを接続し、トランジスタMn３のソースに共通ワード線FXtnを接続する構成を示したが、トランジスタMn３のゲートに共通ワード線FXtnを接続し、トランジスタMn３のソースにメインワード線MWLRtnを接続する構成も可能である。この場合、図９に示したメインワードドライバにおいて、レベルシフト回路LSCL２中のトランジスタMp１のソースに読み出し電位VRを入力してメインワード線MWLRtn信号振幅を待機電位-VBから読み出し電位VRとするメインワードドライバ構成とする。また、共通ワードドライバを図１０に示した回路構成として、共通ワード線FXtn信号振幅を待機電位-VBから電源電圧VDLとする。
【０１１５】
＜実施の形態３＞
図１６に、さらに別なサブワードドライバの構成例を示す。
【０１１６】
図１に示したサブワードドライバとは異なり、NMOSトランジスタMn３、Mn４とメインワード線MWLRtnおよび共通ワード線FXtnが取り除かれて、回路構成が簡単になっているところが特長である。さらに、このような回路構成を用いて３値のワード線電圧を発生するために、PMOSトランジスタMp１のソースに接続した共通ワード線Fxtpの電位を読み出し動作と書き込み動作に応じて制御するところが特長である。
【０１１７】
図１７に従い、図１６のサブワードドライバSWDの動作を説明する。同図では、サブワード線SWL１１１が選択される場合を示しており、待機状態から読み出し動作と書き込み動作を連続して行っている。メインワードドライバMWD１は書き込み電位VWとなっているメインワード線MWL１bpを接地電位VSSに駆動し、電源電圧VDLとなっているメインワード線MWL１bnを待機電位-VBに駆動する。この状態で、まず、接地電位VSSとなっている読み出し制御信号φrが電源電圧VDLに駆動されて読み出し状態になると、共通ワードドライバFXD１１は、接地電位VSSと電源電圧VDLになっている共通ワード線FX１１tp、FX１１bnをそれぞれ読み出し電位VR、待機電位-VBに駆動する。よって、メインワード線MWL１bp、MWL１bnがそれぞれ接地電位VSS、待機電位-VBに駆動され、共通ワード線FX１１tp、FX１１bnが読み出し電位VR、待機電位-VBにそれぞれ駆動されることによりトランジスタMp１が導通して、サブワードドライバSWD１１１が選択され、待機電位-VBとなっているサブワード線SWL１１１を読み出し電位VRに駆動する。
【０１１８】
次に、電源電圧VDLとなっている読み出し制御信号φrが接地電位VSSに駆動されて書き込み状態になると、共通ワードドライバFXD１１は、読み出し電位VRとなっている共通ワード線FX１１tpを書き込み電位VWに駆動する。よって、メインワード線MWL１bp、MWL１bnがそれぞれ接地電位VSS、待機電位-VBに駆動されたまま保持され、共通ワード線FX１１tp、FX１１bnが書き込み電位VW、待機電位-VBにそれぞれ駆動されることによりトランジスタMp１が導通して、サブワードドライバSWD１１１が選択され、読み出し電位VRとなっているサブワード線SWL１１１を書き込み電位VWに駆動する。
【０１１９】
図１６に示したサブワードドライバSWDに接続する、メインワード線MWLbp、MWLbnをそれぞれ駆動するメインワードドライバMWDと共通ワード線FXtp、FXbnを駆動する共通ワードドライバFXDについて、以下に示す。
【０１２０】
まず、図１８にメインワードドライバMWDを示す。図１７で示した動作で述べたように、実施の形態３では共通ワードドライバにおいて読み出し動作と書き込み動作に応じた制御を行うために、メインワードドライバに読み書き制御回路は必要ない。したがって、メインワード線MWLbp、MWLbnを独立に駆動するレベルシフト回路LSCH、LSCLでメインワードドライバMWDが構成される。すなわち、デコード信号axjをレベルシフト回路LSCH、LSCLに入力し、それぞれの出力をメインワード線MWLbpおよびMWLbnとする。デコード信号axjが電源電圧VDLになることにより選択され、書き込み電位VWとなっているメインワード線MWLbpを接地電位VSSに、電源電圧VDLとなっているメインワード線MWLbnを待機電位-VBにそれぞれ駆動する。
【０１２１】
図１９に、共通ワードドライバFXDを示す。共通ワード線FXtp、FXbnを独立に駆動するレベルシフト回路LSCHRW、LSCLと読み書き電圧制御回路VRWCC４およびインバータ回路NV１、NV２で共通ワードドライバFXDが構成される。読み書き電圧制御回路VRWCC４は、実施の形態１で述べたレベルシフト回路LSCHと電圧切替え回路VSW１、VSW２で構成される。読み出し制御信号φrからインバータ回路NV１を介した反転信号φrbをレベルシフト回路LSCHに入力し、レベルシフト回路LSCHの出力を読み出し制御信号ΦRとする。したがって、電圧振幅が接地電位VSSから電源電圧VDLの読み出し制御信号φrは、電圧振幅が接地電位VSSから書き込み電位VWの読み出し制御信号ΦRとなる。電圧切替え回路VSW１はPMOSトランジスタMp１とNMOSトランジスタMn１で構成される。読み出し制御信号ΦRをトランジスタMp１、Mn１のゲートに接続し、トランジスタMp１のソースに書き込み電位VWを、トランジスタMn１のソースに読み出し電位VRをそれぞれ入力する。トランジスタMp１、Mn１のドレインを読み書き電圧VRWとする。
【０１２２】
また、電圧切替え回路VSW２はPMOSトランジスタMp１とNMOSトランジスタMn１で構成されるが、読み出し制御信号φｒをトランジスタMp１、Mn１のゲートに接続し、トランジスタMp１のソースに電源電圧VDLを、トランジスタMn１のソースに読み出し電位VRをそれぞれ入力する。トランジスタMp１、Mn１のドレインを遮断電圧VRDLとする。レベルシフト回路LSCHRWは、実施の形態１で述べたレベルシフト回路LSCHと比べて、PMOSトランジスタMp１、Mp２のソースに読み書き電圧VRWが入力されている点と、NMOSトランジスタMn２に遮断電圧VRDLを入力する点が異なる。このような構成のレベルシフト回路LSCHRWにおいて、トランジスタMn１のゲートおよびトランジスタMn２のソースにデコード信号ajを接続し、トランジスタMp１、Mn１のドレインおよびトランジスタMp２のゲートを共通ワード線FXtpとする。また、デコード信号からインバータ回路NV２を介した反転デコード信号ajbをレベルシフト回路LSCLに入力し、その出力を共通ワード線FXbnとする。
【０１２３】
以上の構成を用いた共通ワードドライバFXDは、デコード信号ajが接地電位VSSになることにより選択される。まず、接地電位VSSとなっている読み出し制御信号φrが電源電圧レベルVDLに駆動されて読み出し動作となる時、この信号が電圧切替え回路VSW２に入力されるのでトランジスタMn１が導通して、電源電圧VDLとなっている遮断電圧VRDLを読み出し電位VRに駆動する。また、読み出し制御信号ΦRが書き込み電位VWとなるので、書き込み電位VWとなっている読み書き電圧VRWを読み出し電位VRに駆動する。よって、レベルシフト回路LSCHRWにおいて、接地電位VSSのデコード信号aj、読み出し電位VRの読み書き電圧VRWおよび遮断電圧VRDLが入力されるので、トランジスタMn１、Mp２がカットオフ状態となり、トランジスタMn２、Mp１が導通して、接地電位VSSとなっている共通ワード線FXtpを読み出し電位VRに駆動する。また、レベルシフト回路LSCLにおいて電源電圧VDLが入力されて、電源電圧VDLとなっている共通ワード線FXbnを待機電位-VBに駆動する。次に、電源電圧VDLとなっている読み出し制御信号φrが接地電位VSSに駆動されて書き込み動作となる時、この信号が電圧切替え回路VSW２に入力されるのでトランジスタMp１が導通して、読み出し電位VRとなっている遮断電圧VRDLを電源電圧VDLに駆動する。また、書き込み電位VWとなっている読み出し制御信号ΦRが接地電位VSSとなるので、読み出し電位VRとなっている読み書き電圧VRWを書き込み電位VWに駆動する。よって、レベルシフト回路LSCHRWにおいて、接地電位VSSのデコード信号aj、書き込み電位VWの読み書き電圧VRWおよび電源電圧VDLの遮断電圧VRDLが入力されるので、トランジスタMn１、Mp２がカットオフ状態となり、トランジスタMn２、Mp１が導通して、読み出し電位VRとなっている共通ワード線FXtpを書き込み電位VWに駆動する。また、レベルシフト回路LSCLにおいて電源電圧VDLの反転デコード信号ajbが入力されて、共通ワード線FXbnを待機電位-VBに保持する。
【０１２４】
一方、非選択状態におけるレベルシフト回路LSCHRWの動作は、読み書き電圧VRWを切替えるためにレベルシフト回路LSCHと異なる。すなわち、非選択状態において電源電圧VDLのデコード信号ajが入力されてトランジスタMn１が導通し、共通ワード線FXtpを接地電位VSSに駆動する。ここで、書き込み動作および待機状態において、書き込み電位VWの読み書き電圧VRWおよび電源電圧VDLの遮断電圧VRDLが入力されるのでトランジスタMp２が導通し、トランジスタMp１がカットオフ状態となる。そして、トランジスタMn２のドレインに書き込み電位VWの読み書き電圧VRWが入力されるので、トランジスタMn２がカットオフ状態となって、トランジスタMp２を介した貫通電流が遮断される。さらに、読み出し動作において、読み出し電位VRの読み書き電圧VRWおよび遮断電圧VRDLが入力されるのでトランジスタMp２が導通し、トランジスタMp１がカットオフ状態となる。そして、トランジスタMn２のドレインに読み出し電位VRの読み書き電圧VRWが入力されるので、トランジスタMn２がカットオフ状態となって、トランジスタMp２を介した貫通電流が遮断される。
【０１２５】
以上で述べたように、図１９に示した本実施の形態の共通ワードドライバは、共通ワード線を３値の電位に駆動することが特長である。具体的には、読み書き電圧制御回路VRWCC４によって読み書き動作に応じた電圧に制御する。また、レベルシフト回路LSCHRWに貫通電流が流れないようにするために、電圧の切替えに応じて遮断電圧VRDLを切替えることが特長である。
【０１２６】
図６に示した容量結合型２トランジスタセルDRAMに好適な電圧設定例において、読み出し電位VRがトランジスタMn２のしきい電圧よりも十分大きく、トランジスタMn２の駆動能力が十分大きい場合、遮断電圧VRDLを読み出し電位VRに固定してもよい。さらに、電圧切替え回路VSW１において、WELL構造の異なるトランジスタMp１およびトランジスタMn１を介して読み書き電圧VRWを異なる二つの正電圧に駆動しているので、電源投入時にラッチアップの発生を防止して、電源電圧VDLよりも高い書き込み電位VWを確実に発生できる。
【０１２７】
図１６に示したサブワードドライバについてまとめる。図１９に示した共通ワードドライバFXDを用いることにより、図１６に示した３値の電圧を出力するサブワードドライバを５個のMOSトランジスタで構成することができる。また、２本のメインワード線と２本の共通ワード線で構成できるので、この部分の回路構成が簡単になり、面積増加を抑制できる。図６に示した容量結合型２トランジスタセルDRAMに好適な電圧設定例を適用した場合、本実施の形態で示した回路を用いることによってゲート酸化膜における耐圧問題を解決できることは、実施の形態１の説明から容易に理解できる。あるいは、本実施の形態で示した回路にも、実施の形態１で述べたPMOSトランジスタMp１、Mp２にn+Siゲートを用いる方法や、レベルシフトされるメインワード線信号、共通ワード線信号を適当な電圧振幅とする方法を適用することができる。また、電界緩和用MOSトランジスタMp２、Mn５のゲートに印加する定電圧レベルは、実施の形態１と同様に一つとは限らず、適当な電圧振幅をもつパルスとしてもよい。さらに、実施の形態２で述べたように各MOSトランジスタのゲート-ソース間およびゲート-ドレイン間のゲート酸化膜における電界が最大電界Eox maxを超えない場合に、トランジスタMp２、Mn５を取り除いた電界緩和用MOSトランジスタを持たない回路構成とすることもできる。ゲート酸化膜における電界が十分小さい場合は図１６に示したメインワード線MWLbp、MWLbnを共有化することもできるので、１本のメインワード線でセブワードドライバを駆動することにより、この部分の回路面積増加を抑えることができる。さらに、図１９に示した共通ワードドライバおいて、実施の形態１で述べたように読み出し制御信号φrの変わりに書き込み制御信号φwbを用いて共通ワード線を制御する方法を適用することができる。
【０１２８】
＜実施の形態４＞
図２０に、さらに別なサブワードドライバの構成例を示す。
【０１２９】
本例のサブワードドライバSWDは図１６に示したサブワードドライバとは異なり、NMOSトランジスタMn２のソース電極を待機電位-VBに接続せずに共通ワード線FXtnに接続しているところが特徴である。メインワード線信号はPMOSトランジスタMp１用とNMOSトランジスタMn１用を別個にし、PMOSトランジスタMp１のゲートにメインワード線MWLbpを、NMOSトランジスタMn１のゲートにメインワード線MWLbnを接続する。また、NMOSトランジスタMn２のゲートにメインワード線MWLtnを接続する。共通ワード線もPMOSトランジスタMp１用とNMOSトランジスタMn２用を別個にし、PMOSトランジスタのソースに共通ワード線FXtpを、NMOSトランジスタMn２のソースに共通ワード線FXtnを接続する。NMOSトランジスタMn１のソースを待機電位-VBに接続する。PMOSトランジスタMp２とNMOSトランジスタMn５は電界緩和用MOSトランジスタであり、ゲート電極に固定電圧を印加する。図２０では、接地電位VSSと電源電圧VDLをそれぞれ印加する例を示している。さらに、トランジスタMp２、Mn２、およびMn５のドレインにサブワード線SWLを接続する。このような回路構成により、ゲート酸化膜の耐圧問題を解決できて、３本のメインワード線と２本の共通ワード線および５個のMOSトランジスタでサブワードドライバを構成できる。そして、３値のワード線電圧を発生するために、PMOSトランジスタMp１のソースに接続した共通ワード線Fxtpの電位を読み出し動作と書き込み動作に応じて制御するところが特長である。
【０１３０】
尚、ここでトランスタMp２およびMN５を用いないで回路を構成しても十分目的を達成することは出来る。
【０１３１】
図２１に従い、図２０のサブワードドライバSWDの動作を説明する。同図では、サブワード線SWL１１１が選択される場合を示しており、待機状態から読み出し動作と書き込み動作を連続して行っている。実施の形態１等と異なる動作は、例えばメインワードドライバMWD１のように選択されたワードドライバが、読み出し動作と書き込み動作のどちらにおいてもメインワード線MWLbp、MWLbnおよびMWLtnをそれぞれ接地レベルVSS、待機電位-VBおよび電源電圧VDLに駆動する動作である。メインワードドライバMWD１は書き込み電位VWとなっているメインワード線MWL１bpを接地電位VSS、電源電圧VDLとなっているメインワード線MWL１bnを待機電位-VB、待機電位-VBとなっているメインワード線MWL１tn電源電圧VDLにそれぞれ駆動する。この状態で、まず、接地電位VSSとなっている読み出し制御信号φrが電源電圧VDLに駆動されて読み出し動作になると、共通ワードドライバFXD１１は、接地電位VSSと待機電位-VBになっている共通ワード線FX１１tp、FX１１tnをそれぞれ読み出し電位VRに駆動する。よって、メインワード線MWL１bp、MWL１bnおよびMWL１tnがそれぞれ接地電位VSS、待機電位-VBおよび電源電圧VDLに駆動され、共通ワード線FX１１tp、FX１１tnがそれぞれ読み出し電位VRに駆動されることによりトランジスタMn１がカットオフ状態となり、トランジスタMp１、Mp２が導通して、サブワードドライバSWD１１１が選択され、待機電位-VBとなっているサブワード線SWL１１１を読み出し電位VRに駆動する。
【０１３２】
次に、電源電圧VDLとなっている読み出し制御信号φrが接地電位VSSに駆動されて書き込み状態になると、共通ワードドライバFXD１１は読み出し電位VRとなっている共通ワード線FX１１tpを書き込み電位VWに駆動し、FX１１tnを電源電圧VDLに駆動する。よって、メインワード線MWL１bp、MWL１bnおよびMWL１tnがそれぞれ接地電位VSS、待機電位-VBおよび電源電圧VDLに駆動されたまま保持され、共通ワード線FX１１tp、FX１１tnが書き込み電位VW、電源電圧VDLにそれぞれ駆動されることによりトランジスタMn１、Mn２がカットオフ状態となり、トランジスタMp１が導通して、サブワードドライバSWD１１１が選択され、読み出し電位VRとなっているサブワード線SWL１１１を書き込み電位VWに駆動する。
【０１３３】
図２０に示したサブワードドライバに接続する、メインワード線MWLbp、MWLbnおよびMWLtnをそれぞれ駆動するメインワードドライバMWDと共通ワード線FXtp、FXtnを駆動する共通ワードドライバFXDについて、以下に示す。
【０１３４】
まず、図２２にメインワードドライバの例を示す。図２１で示した動作で述べたように、実施の形態４では共通ワードドライバにおいて読み出し動作と書き込み動作に応じた制御を行うために、メインワードドライバに読み書き制御回路は必要ない。したがって、メインワード線MWLbp、MWLbnを独立に駆動するレベルシフト回路LSCH、LSCLと、メインワード線MWLtnを駆動するインバータ回路NVLでメインワードドライバMWDが構成される。すなわち、デコード信号axjをレベルシフト回路LSCH、LSCLに入力し、それぞれの出力をメインワード線MWLbpおよびMWLbnとする。また、メインワード線MWLbnをインバータ回路NVLに接続し、その出力をメインワード線MWLtnとする。デコード信号axjが電源電圧VDLになることにより選択され、書き込み電位VWとなっているメインワード線MWLbpを接地電位VSSに、電源電圧VDLとなっているメインワード線MWLbnを待機電位-VBに、待機電位-VBとなっているメインワード線MWLtnを電源電圧VDLにそれぞれ駆動する。
【０１３５】
図２３に、共通ワードドライバFXDを示す。共通ワード線FXtp、FXtnを独立に駆動するレベルシフト回路LSCHRW、LSCLRと読み書き電圧制御回路VRWCC５およびインバータ回路NV１で共通ワードドライバFXDが構成される。図１９に示した実施の形態３の共通ワードドライバと比べて異なるところは、共通ワード線FXnbの極性と反対の共通ワード線FXntになったために、インバータ回路NVL２が取り除かれ、デコード信号ajがそのままレベルシフト回路LSCLRに入力されていることである。また、レベルシフト回路LSCLRは、実施の形態１に示したレベルシフト回路LSCLと比べてトランジスタMp１のソースに遮断電位VRDLが入力されているところが異なる。よって、このような共通ワードドライバFXDは、デコード信号ajが接地電位VSSになることにより選択されて、待機電位-VBとなっている共通ワード線FXntを読み出し動作において読み出し電位VRに駆動し、書き込み動作において電源電圧VDLに駆動する。共通ワード線FXtpの動作は、図１９に示した実施の形態３の共通ワードドライバと同じである。
【０１３６】
したがって、図２３に示した本実施の形態の共通ワードドライバは図１９に示した実施の形態３の共通ワードドライバと同じように、レベルシフト回路LSCHRWに貫通電流が流れないようにするために、電圧の切替えに応じて遮断電圧VRDLを切替えながら、共通ワード線FXtpを３値の電位に駆動することが特長である。また、サブワードドライバにおけるトランジスタMn２を制御するために、共通ワード線FXtnを３値の電位、すなわち待機電位-VB、読み出し電位VRおよび電源電圧VDLに駆動することが特長である。図６に示した容量結合型２トランジスタセルDRAMに好適な電圧設定例において、読み出し電位VRがトランジスタMn２のしきい電圧よりも十分大きく、トランジスタMn２の駆動能力が十分大きい場合、レベルシフト回路LSCHRWにおけるトランジスタMn２のゲート電圧を読み出し電位VRに固定してもよい。さらに、電圧切替え回路VSW１において、WELL構造の異なるトランジスタMp１およびトランジスタMn１を介して読み書き電圧VRWを異なる二つの正電圧に駆動しているので、電源投入時にラッチアップの発生を防止して、電源電圧VDLよりも高い書き込み電位VWを確実に発生できる。
【０１３７】
図２０に示したサブワードドライバについてまとめる。図２３に示した共通ワードドライバFXDを用いることにより、図２０に示した３値の電圧を出力するサブワードドライバを５個のMOSトランジスタで構成することができる。また、３本のメインワード線と２本の共通ワード線で構成できるので、この部分の回路構成が簡単になり、面積増加を抑制できる。
【０１３８】
図６に示した容量結合型２トランジスタセルDRAMに好適な電圧設定例を適用した場合、本実施の形態で示した回路を用いることによってゲート酸化膜における耐圧問題を解決できることは、実施の形態１の説明から容易に理解できる。あるいは、本実施の形態で示した回路にも、実施の形態１で述べたPMOSトランジスタMp１、Mp２にn+Siゲートを用いる方法や、レベルシフトされるメインワード線信号、共通ワード線信号を適当な電圧振幅とする方法を適用することができる。また、電界緩和用MOSトランジスタMp２、Mn５のゲートに印加する定電圧レベルは、実施の形態１と同様に一つとは限らず、適当な電圧振幅をもつパルスとしてもよい。さらに、実施の形態２で述べたように各MOSトランジスタのゲート-ソース間およびゲート-ドレイン間のゲート酸化膜における電界が最大電界Eox maxを超えない場合に、トランジスタMp２、Mn５を取り除いた電界緩和用MOSトランジスタを持たない回路構成とすることもできる。ゲート酸化膜における電界が十分小さい場合は図２０に示したメインワード線MWLbp、MWLbnを共有化することもできるので、２本のメインワード線と２本の共通ワード線でサブワードドライバを駆動することにより、この部分の回路面積増加を抑えることができる。さらに、図２３に示した共通ワードドライバおいて、実施の形態１で述べたように読み出し制御信号φrの代わりに書き込み制御信号φwbを用いて共通ワード線を制御する方法を適用することができる。
【０１３９】
以上、種々の実施の形態に従い本発明を説明してきたが、本発明による構成はこれらに限定されず、種々の変形および応用においても同様の効果が得られる。例えば、階層型ワード線構造に本発明を適用した場合について説明したが、ワードドライバが直接ロウデコーダにより制御される通常のワード線構造にも本発明を適用できる。また、図５に示した容量結合型２トランジスタセルを図７に示した階層型ワード線構造に適用した場合について本発明を説明してきたが、図４に示した３トランジスタセルに代表されるように、３値のワード線電圧で読み書き動作を制御するメモリセルを階層型ワード線構造に適用した場合についても、各回路における各MOSトランジスタのゲート酸化膜に印加される電圧を十分小さくしながら、選択されたサブワード線を３値の電位に駆動するために、本発明の変形および応用が可能である。
【０１４０】
また、これまでは読み出しトランジスタQRのしきい電圧VTRが書き込みトランジスタQWのしきい電圧VTWよりも低い場合について説明を行ったが、読み出しトランジスタQRのしきい電圧VTRと書き込みトランジスタQWのしきい電圧VTWの関係が入れ替わった場合においても同様な議論が成り立つことは明らかである。この場合、データ線を読み出し用と書き込み用に分離して適当に制御し、読み出し電位をVW、書き込み電位をVRにすることにより、メモリセルの読み書き動作が可能である。このとき、種々の実施の形態において示した読み書き制御回路を適当に制御しながら、サブワード線を読み出し電位と、書き込み電位に駆動するサブワードドライバ、メインワードドライバおよび共通ワードドライバを構成すればよい。
【０１４１】
さらに、これまではNMOSトランジスタを用いてメモリセルを構成した場合について説明を行ったが、PMOSトランジスタを用いてメモリセルを構成した場合においても同様な議論が成り立つことは明らかである。その場合、サブワードドライバ等でPMOSとNMOSとを入れ換えると共に、電源、メインワード線および共通ワード線などの電源関係を逆にして、非選択サブワード線の電圧を高レベルのデータ線よりも高く、選択サブワード線の電圧をデータ線の低レベルよりも低く設定すればよい。
【０１４２】
【発明の効果】
本願諸発明は、MOSトランジスタにおける耐圧問題を緩和し、３値のワード線電圧で読み書き動作を制御するDRAMが実現できる。
【図面の簡単な説明】
【図１】３値の電圧レベルを発生するサブワードドライバの構成例を示す図である。
【図２】３個のトランジスタで構成されるメモリセルの例を示す図である。
【図３】２個のトランジスタと１個のキャパシタで構成されるメモリセルの例を示す図である。
【図４】従来のサブワードドライバの回路の構成を示す図である。
【図５】従来のサブワードドライバの動作タイミングを示す図である。
【図６】容量結合型２トランジスタセルDRAMに好適な電圧設定例を示す図である。
【図７】実施の形態１による階層型ワード線構成の部分を模式的に示す図である。
【図８】３値の電圧レベルを発生するサブワードドライバの動作タイミングを示す図である。
【図９】実施の形態１のメインワードドライバの回路の構成例を示す図である。
【図１０】共通ワードドライバの回路の構成例を示す図である。
【図１１】メモリセルアレーの構成の例を示す図である。
【図１２】２個のトランジスタと１個のキャパシタで構成されるメモリセルの動作タイミング図である。
【図１３】実施の形態２による３値の電圧レベルを発生するサブワードドライバの構成例を示す図である。
【図１４】実施の形態２による共通ワードドライバの回路の構成例を示す図である。
【図１５】実施の形態２による３値の電圧レベルを発生するサブワードドライバの動作タイミングを示す図である。
【図１６】実施の形態３の３値の電圧レベルを発生するサブワードドライバの構成例を示す図である。
【図１７】実施の形態３の３値の電圧レベルを発生するサブワードドライバの動作タイミングを示す図である。
【図１８】実施の形態３のメインワードドライバの回路の構成例を示す図である。
【図１９】実施の形態３の共通ワードドライバの回路の構成例を示す図である。
【図２０】実施の形態４による３値の電圧レベルを発生するサブワードドライバの構成例を示す図である。
【図２１】実施の形態４の３値の電圧レベルを発生するサブワードドライバの動作タイミングを示す図である。
【図２２】実施の形態４のメインワードドライバの回路の構成例を示す図である。
【図２３】実施の形態４の共通ワードドライバの回路の構成例を示す図である。
【符号の説明】
MWLbp，MWLbn，MWLRtn，MWLb，MWLtn…メインワード線、FXtp，FXtn，FXbn，FXRtn…共通ワード線、VW…書き込み電位、VR…読み出し電位、-VB…待機電位、VDL…電源電圧、VSS…接地電位、Mp１, Mp２…MOSトランジスタ、Mn１，Mn２，Mn３，Mn４，Mn５…MOSトランジスタ、SWL，SWL１１１，SWL１１２…サブワード線、WL…ワード線、DL，DL１，DL２…データ線、QW…書き込み用NMOSトランジスタ、QR…読み出し用NMOSトランジスタ、QN…電荷保持用NMOSトランジスタ、MC…メモリセル、SWD，SWD１１１，SWD１１２…サブワードドライバ、MWD，MWD１，MWD２…メインワードドライバ、FXD，FXD１１，FXD１２…共通ワードドライバ、RWC１１，RWC１２…読み書き回路、FXDA１，FXDA２…共通ワードドライバアレイ、SWDA１１，SWDA１２…サブワードドライバアレイ、NCA１１，MCA１２…メモリセルアレイ、RWCA１，RWCA２…読み書き回路アレイ、NV１，NV２，NVL，NVL１…インバータ回路、NR１…NOR回路、ND１…AND回路、aj，ajb，axj, axjr１１，axjr１２…デコード信号、φr，ΦR…読み出し制御信号、φw…書き込み制御信号、LSCH，LSCL，LSCL１，LSCL２，LSCHRW，LSCLR…レベルシフト回路、RWCC１，RWCC２…読み書き制御回路、VRWCC，VRWCC４，VRWCC５…読み書き電圧制御回路、VSW１，VSW２…電圧切替え回路、VRW…読み書き電圧、VRDL…遮断電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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