(57)【特許請求の範囲】
【請求項１】
第１のトランジスタと、
前記第１のトランジスタに直列に接続された第２のトランジスタと、
前記第１のトランジスタおよび前記第２のトランジスタがともにオフする期間に、前記第１のトランジスタと前記第２のトランジスタとの接続点に所定の電圧を印加する電圧印加回路とを備え、
前記電圧印加回路は、第３のトランジスタにより構成され、前記第３のトランジスタのソースまたはドレインの一方が前記接続点に接続され、前記第３のトランジスタのソースまたはドレインの他方が前記第１のトランジスタのゲートに接続される半導体集積回路。
【請求項２】
前記電圧印加回路は、前記第１のトランジスタおよび前記第２のトランジスタがオンしない大きさの電圧を印加する請求項１に記載の半導体集積回路。
【請求項３】
前記第３のトランジスタのゲートが、前記半導体集積回路の入力信号線に接続されている請求項１に記載の半導体集積回路。
【請求項４】
前記第３のトランジスタのゲートが、前記半導体集積回路の出力信号線に接続されている請求項１に記載の半導体集積回路。
【請求項５】
前記第１のトランジスタまたは前記第２のトランジスタは、アモルファスシリコントランジスタまたはポリシリコントランジスタである請求項１〜４のいずれかに記載の半導体集積回路。
【請求項６】
請求項１〜５のいずれかに記載の半導体集積回路を含むインバータ回路であって、
前記第１のトランジスタと前記第２のトランジスタが電源電圧間に接続されているインバータ回路。
【請求項７】
請求項１〜５のいずれかに記載の半導体集積回路を含むバッファ回路であって、
前記第１のトランジスタと前記第２のトランジスタが電源電圧間に接続されているバッファ回路。
【請求項８】
請求項１〜５のいずれかに記載の半導体集積回路を含むレベルシフタ回路であって、
前記第１のトランジスタと前記第２のトランジスタが電源電圧間に接続されているレベルシフタ回路。
【請求項９】
高電位側から低電位側に向かって直列に接続された第１のＰ型ＭＯＳトランジスタ、第２のＰ型ＭＯＳトランジスタ、第１のＮ型ＭＯＳトランジスタ、第２のＮ型ＭＯＳトランジスタと、
前記各ＭＯＳトランジスタのゲートに共通に接続された入力信号線と、
前記第２のＰ型ＭＯＳトランジスタと前記第１のＮ型ＭＯＳトランジスタとの接続点に接続された出力信号線と、
前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接続点に接続された第３のＰ型ＭＯＳトランジスタと、
前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとの接続点に接続された第３のＮ型ＭＯＳトランジスタと、
を備え、
前記第３のＰ型ＭＯＳトランジスタのソースは入力信号線に接続され、ドレインは前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの間に接続され、ゲートは出力信号線に接続され、
前記第３のＮ型ＭＯＳトランジスタのソースは入力信号線に接続され、ドレインは前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとの間に接続され、ゲートは出力信号線に接続されているインバータ回路。
【請求項１０】
高電位側から低電位側に向かって直列に接続された第１のＰ型ＭＯＳトランジスタ、第２のＰ型ＭＯＳトランジスタ、第１のＮ型ＭＯＳトランジスタ、第２のＮ型ＭＯＳトランジスタと、
第１のＰ型ＭＯＳトランジスタのゲートに接続された第１の入力信号線と、
前記第２のＰ型ＭＯＳトランジスタのゲートおよび前記第１のＮ型ＭＯＳトランジスタのゲートに共通に接続された第２の入力信号線と、
前記第２のＮ型ＭＯＳトランジスタのゲートに接続された第３の入力信号線と、
前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接続点に接続された第３のＮ型ＭＯＳトランジスタと、
前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとの接続点に接続された第３のＰ型ＭＯＳトランジスタと、
を備え、
前記第３のＮ型ＭＯＳトランジスタのソースは前記第２の入力信号線に接続され、ドレインは前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの間に接続され、ゲートは前記第１の入力信号線に接続され、
前記第３のＰ型ＭＯＳトランジスタのソースは前記第２の入力信号線に接続され、ドレインは前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとの間に接続され、ゲートは前記第３の入力信号線に接続されているバッファ回路。
【請求項１１】
高電位側から低電位側に向かって直列に接続された第１のＰ型ＭＯＳトランジスタ、第２のＰ型ＭＯＳトランジスタ、第１のＮ型ＭＯＳトランジスタと、
前記第２のＰ型ＭＯＳトランジスタのゲートおよび前記第１のＮ型ＭＯＳトランジスタのゲートに接続された第１の入力信号線と、
前記第２のＰ型ＭＯＳトランジスタと前記第１のＮ型ＭＯＳトランジスタとの接続点に接続された第１の出力信号線と、
高電位側から低電位側に向かって直列に接続された第３のＰ型ＭＯＳトランジスタ、第４のＰ型ＭＯＳトランジスタ、第２のＮ型ＭＯＳトランジスタと、
前記第４のＰ型ＭＯＳトランジスタのゲートおよび前記第２のＮ型ＭＯＳトランジスタのゲートに接続された第２の入力信号線と、
前記第４のＰ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとの接続点に接続された第２の出力信号線と、
前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接続点に接続された第３のＮ型ＭＯＳトランジスタと、
前記第３のＰ型ＭＯＳトランジスタと前記第４のＰ型ＭＯＳトランジスタとの接続点に接続された第４のＮ型ＭＯＳトランジスタと、
を備え、
前記第３のＮ型ＭＯＳトランジスタのソースは前記第１の入力信号線に接続され、ドレインは前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの間に接続され、ゲートは前記第１のＰ型ＭＯＳトランジスタのゲートと共に前記第２の出力信号線に接続され、
前記第４のＮ型ＭＯＳトランジスタのソースは前記第２の入力信号線に接続され、ドレインは前記第３のＰ型ＭＯＳトランジスタと前記第４のＰ型ＭＯＳトランジスタとの間に接続され、ゲートは前記第３のＰ型ＭＯＳトランジスタのゲートと共に前記第１の出力信号線に接続されているレベルシフタ回路。
【請求項１２】
低電位側から高電位側に向かって直列に接続された第１のＮ型ＭＯＳトランジスタ、第２のＮ型ＭＯＳトランジスタ、第１のＰ型ＭＯＳトランジスタと、
前記第２のＮ型ＭＯＳトランジスタのゲートおよび前記第１のＰ型ＭＯＳトランジスタのゲートに接続された第１の入力信号線と、
前記第２のＮ型ＭＯＳトランジスタと前記第１のＰ型ＭＯＳトランジスタとの接続点に接続された第１の出力信号線と、
低電位側から高電位側に向かって直列に接続された第３のＮ型ＭＯＳトランジスタ、第４のＮ型ＭＯＳトランジスタ、第２のＰ型ＭＯＳトランジスタと、
前記第４のＮ型ＭＯＳトランジスタのゲートおよび前記第２のＰ型ＭＯＳトランジスタのゲートに接続された第２の入力信号線と、
前記第４のＮ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接続点に接続された第２の出力信号線と、
前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとの接続点に接続された第３のＰ型ＭＯＳトランジスタと、
前記第３のＮ型ＭＯＳトランジスタと前記第４のＮ型ＭＯＳトランジスタとの接続点に接続された第４のＰ型ＭＯＳトランジスタと、
を備え、
前記第３のＰ型ＭＯＳトランジスタのソースは前記第１の入力信号線に接続され、ドレインは前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとの間に接続され、ゲートは前記第１のＮ型ＭＯＳトランジスタのゲートと共に前記第２の出力信号線に接続され、
前記第４のＰ型ＭＯＳトランジスタのソースは前記第２の入力信号線に接続され、ドレインは前記第３のＮ型ＭＯＳトランジスタと前記第４のＮ型ＭＯＳトランジスタとの間に接続され、ゲートは前記第３のＮ型ＭＯＳトランジスタのゲートと共に前記第１の出力信号線に接続されているレベルシフタ回路。
【請求項１３】
請求項１〜５のいずれかに記載の半導体集積回路を含むディスプレイパネルと、
前記ディスプレイパネルに接続され、前記ディスプレイパネルに電源を供給する電源装置と、
を備える電子機器。
【請求項１４】
請求項１３に記載の電子機器であって、携帯電話、デジタルカメラ、ＰＤＡ（personal data assistant）、ノートパソコン、デスクトップパソコン、テレビ、ＧＰＳ（Global Positioning System）、自動車用ディスプレイ、航空用ディスプレイ、デジタルフォトフレーム、またはポータブルＤＶＤプレーヤである電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特に液晶ディスプレイの周辺駆動回路に用いられる半導体集積回路に関する。
【背景技術】
【０００２】
従来から、液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：以下「ＬＣＤ」という）の小型化や低コスト化を図るために、ＬＣＤ基板と同じ基板上に周辺駆動回路を集積化する技術の開発が進んでいる。
【０００３】
この周辺駆動回路は、アクティブマトリクスアレイを形成する薄膜トランジスタ（ＴｈｉｎＦｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下「ＴＦＴ」という）のゲートを走査する垂直駆動回路と、ビデオ信号をデータバスラインに供給する水平駆動回路とに分けられる。これら周辺駆動回路は、通常、多結晶シリコン薄膜トランジスタ（以下、ｐ−ＳｉＴＦＴとする）を集積して形成される。
【０００４】
ＬＣＤの周辺駆動回路においては、通常、ロジック電圧５Ｖ、あるいは３．３Ｖを越える高電圧を出力できることが求められる。例えば、ＬＣＤの垂直駆動回路では２０〜４０Ｖの出力電圧が求められる。このため、ＬＣＤの周辺駆動回路においては、高耐圧回路の開発が大きな課題の一つとなっている。
【０００５】
回路の高耐圧化を図るためには出力電圧が直接加わるトランジスタのソース・ドレイン間の耐圧を向上させるか、あるいはトランジスタのソース・ドレイン間に印加される電圧を低減する構成が考えられる。
【０００６】
従来から、トランジスタを直列に接続することによって各トランジスタに印加される電圧を低減する技術が知られている。例えば、特許文献１には、ＴＦＴに印加される電圧を均等に分圧し、回路耐圧のばらつきを無くした高耐圧の半導体集積回路が開示されている。
【特許文献１】特開平１０−２２３９０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のように複数のトランジスタを直列に接続した回路においては、トランジスタがオフされているときに、複数のトランジスタの接続点がフローティング状態となる。このとき、トランジスタの接続点の電位は、理論上は、オン状態における分圧比に応じた値となる。しかしながら、トランジスタの特性の個体差や回路の寄生容量に起因するフィードスルー効果の影響等によって、トランジスタのオフ時における接続点の電位は、分圧比に応じた値とはならない。従来、フローティングされた接続点の電位に注意が払われていなかったが、フローティングされた接続点の電位とゲートの電位との電位差がトランジスタのしきい値電圧に近い値となる可能性もあり得る。
【０００８】
ところで、ＭＯＳトランジスタにおいては、ゲート・ソース間に、トランジスタのしきい値電圧よりわずかに低い電圧が印加されるとドレイン近傍に高い電界が生じる。この状態が長時間（数秒間）継続すると、トランジスタの特性が劣化することが知られている。
【０００９】
従って、複数のトランジスタを直列に接続した回路においては、トランジスタのオフ状態の期間に、トランジスタの特性が劣化する可能性がある。
【００１０】
そこで、本発明は上記背景に鑑み、複数のトランジスタを直列に接続した回路において、トランジスタの特性を保持できる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体集積回路は、第１のトランジスタと、前記第１のトランジスタに直列に接続された第２のトランジスタと、前記第１のトランジスタおよび前記第２のトランジスタがともにオフする期間に、前記第１のトランジスタと前記第２のトランジスタとの接続点に所定の電圧を印加する電圧印加回路とを備える。
【００１２】
このように第１のトランジスタと第２のトランジスタのオフ期間における接続点の電位を固定することにより、トランジスタにしきい値電圧が長時間印加されることに起因して生じるトランジスタの特性劣化を防止できる。
【００１３】
本発明の半導体集積回路において、前記電圧印加回路は、前記第１のトランジスタおよび前記第２のトランジスタがオンしない大きさの電圧を印加してもよい。
【００１４】
トランジスタのオフ期間に接続点に印加する電圧は、第１のトランジスタおよび第２のトランジスタがオンしない大きさの電圧であればよい。本発明の構成により、適切な大きさの電圧値を設定できる。
【００１５】
本発明の半導体集積回路において、前記電圧印加回路は、第３のトランジスタにより構成され、前記第３のトランジスタのソースまたはドレインの一方が前記接続点に接続され、前記第３のトランジスタのソースまたはドレインの他方が前記第１のトランジスタのゲートに接続されてもよい。
【００１６】
この構成により、トランジスタのオフ期間に、接続点の電位を第１のトランジスタのゲートと同電位になるように制御できる。
【００１７】
本発明の半導体集積回路は、前記第３のトランジスタのゲートが、前記半導体集積回路の入力信号線に接続されていてもよい。
【００１８】
この構成により、半導体集積回路の入力信号を利用して、第３のトランジスタを制御できる。
【００１９】
本発明の半導体集積回路は、前記第３のトランジスタのゲートが、前記半導体集積回路の出力信号線に接続されていてもよい。
【００２０】
この構成により、半導体集積回路の出力信号を利用して、第３のトランジスタを制御できる。
【００２１】
本発明の半導体集積回路において、前記第１のトランジスタまたは前記第２のトランジスタは、アモルファスシリコントランジスタあるいはポリシリコントランジスタでもよい。
【００２２】
アモルファスシリコンまたはポリシリコンを材料とするトランジスタでは、しきい値電圧に起因する特性劣化が大きいので、本発明の構成を採用することが好適である。
【００２３】
本発明のインバータ回路は、上記の半導体集積回路を含み、前記第１のトランジスタと前記第２のトランジスタが電源電圧間に接続されている。
【００２４】
本発明のバッファ回路は、上記の半導体集積回路を含み、前記第１のトランジスタと前記第２のトランジスタが電源電圧間に接続されている。
【００２５】
本発明のレベルシフタ回路は、上記の半導体集積回路を含み、前記第１のトランジスタと前記第２のトランジスタが電源電圧間に接続されている。
【００２６】
このように上記した半導体集積回路を備えたインバータ回路、バッファ回路、レベルシフタ回路は、上記した半導体集積回路の発明と同様に、第１のトランジスタと第２のトランジスタのオフ期間における接続点の電位を固定することにより、トランジスタにしきい値電圧が長時間印加されることに起因して生じるトランジスタの特性劣化を防止できる。
【００２７】
なお、上記した発明において、トランジスタは、ＭＯＳトランジスタであってもよい。ＭＯＳトランジスタにおいては、トランジスタのしきい値電圧よりわずかに低い電圧がゲート・ソース間に長時間印加されるとトランジスタの特性が劣化するが、本発明の構成により、オフ期間における接続点の電位を固定し、ＭＯＳトランジスタの特性の劣化を効果的に抑制できる。
【００２８】
本発明の他の態様に係る半導体集積回路は、第１の回路素子と、前記第１の回路素子に接続された第２の回路素子と、前記第１の回路素子および前記第２の回路素子にともに導電していない期間に、前記第１の回路素子と前記第２の回路素子との接続点に所定の電圧を印加する電圧印加回路と、を備える。
【００２９】
このように第１の回路素子と第２の回路素子との接続点の電位をコントロールすることができるので、値の不明な電位に起因する回路素子の特性劣化を防止できる。
【００３０】
本発明の別の態様のインバータ回路は、高電位側から低電位側に向かって直列に接続された第１のＰ型ＭＯＳトランジスタ、第２のＰ型ＭＯＳトランジスタ、第１のＮ型ＭＯＳトランジスタ、第２のＮ型ＭＯＳトランジスタと、前記各ＭＯＳトランジスタのゲートに共通に接続された入力信号線と、前記第２のＰ型ＭＯＳトランジスタと前記第１のＮ型ＭＯＳトランジスタとの接続点に接続された出力信号線と、前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接続点に接続された第３のＰ型ＭＯＳトランジスタと、前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとの接続点に接続された第３のＮ型ＭＯＳトランジスタとを備え、前記第３のＰ型ＭＯＳトランジスタのソースは入力信号線に接続され、ドレインは前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの間に接続され、ゲートは出力信号線に接続され、前記第３のＮ型ＭＯＳトランジスタのソースは入力信号線に接続され、ドレインは前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとの間に接続され、ゲートは出力信号線に接続されている。
【００３１】
本発明の別の態様のバッファ回路は、高電位側から低電位側に向かって直列に接続された第１のＰ型ＭＯＳトランジスタ、第２のＰ型ＭＯＳトランジスタ、第１のＮ型ＭＯＳトランジスタ、第２のＮ型ＭＯＳトランジスタと、第１のＰ型ＭＯＳトランジスタのゲートに接続された第１の入力信号線と、前記第２のＰ型ＭＯＳトランジスタのゲートおよび前記第１のＮ型ＭＯＳトランジスタのゲートに共通に接続された第２の入力信号線と、前記第２のＮ型ＭＯＳトランジスタのゲートに接続された第３の入力信号線と、前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接続点に接続された第３のＮ型ＭＯＳトランジスタと、前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとの接続点に接続された第３のＰ型ＭＯＳトランジスタとを備え、前記第３のＮ型ＭＯＳトランジスタのソースは前記第２の入力信号線に接続され、ドレインは前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの間に接続され、ゲートは前記第１の入力信号線に接続され、前記第３のＰ型ＭＯＳトランジスタのソースは前記第２の入力信号線に接続され、ドレインは前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとの間に接続され、ゲートは前記第３の入力信号線に接続されている。
【００３２】
本発明の別の態様のレベルシフタ回路は、高電位側から低電位側に向かって直列に接続された第１のＰ型ＭＯＳトランジスタ、第２のＰ型ＭＯＳトランジスタ、第１のＮ型ＭＯＳトランジスタと、前記第２のＰ型ＭＯＳトランジスタのゲートおよび前記第１のＮ型ＭＯＳトランジスタのゲートに接続された第１の入力信号線と、前記第２のＰ型ＭＯＳトランジスタと前記第１のＮ型ＭＯＳトランジスタとの接続点に接続された第１の出力信号線と、高電位側から低電位側に向かって直列に接続された第３のＰ型ＭＯＳトランジスタ、第４のＰ型ＭＯＳトランジスタ、第２のＮ型ＭＯＳトランジスタと、前記第４のＰ型ＭＯＳトランジスタのゲートおよび前記第２のＮ型ＭＯＳトランジスタのゲートに接続された第２の入力信号線と、前記第４のＰ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとの接続点に接続された第２の出力信号線と、前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接続点に接続された第３のＮ型ＭＯＳトランジスタと、前記第３のＰ型ＭＯＳトランジスタと前記第４のＰ型ＭＯＳトランジスタとの接続点に接続された第４のＮ型ＭＯＳトランジスタとを備え、前記第３のＮ型ＭＯＳトランジスタのソースは前記第１の入力信号線に接続され、ドレインは前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの間に接続され、ゲートは前記第１のＰ型ＭＯＳトランジスタのゲートと共に前記第２の出力信号線に接続され、前記第４のＮ型ＭＯＳトランジスタのソースは前記第２の入力信号線に接続され、ドレインは前記第３のＰ型ＭＯＳトランジスタと前記第４のＰ型ＭＯＳトランジスタとの間に接続され、ゲートは前記第３のＰ型ＭＯＳトランジスタのゲートと共に前記第１の出力信号線に接続されている。
【００３３】
本発明の別の態様のレベルシフタ回路は、低電位側から高電位側に向かって直列に接続された第１のＮ型ＭＯＳトランジスタ、第２のＮ型ＭＯＳトランジスタ、第１のＰ型ＭＯＳトランジスタと、前記第２のＮ型ＭＯＳトランジスタのゲートおよび前記第１のＰ型ＭＯＳトランジスタのゲートに接続された第１の入力信号線と、前記第２のＮ型ＭＯＳトランジスタと前記第１のＰ型ＭＯＳトランジスタとの接続点に接続された第１の出力信号線と、低電位側から高電位側に向かって直列に接続された第３のＮ型ＭＯＳトランジスタ、第４のＮ型ＭＯＳトランジスタ、第２のＰ型ＭＯＳトランジスタと、前記第４のＮ型ＭＯＳトランジスタのゲートおよび前記第２のＰ型ＭＯＳトランジスタのゲートに接続された第２の入力信号線と、前記第４のＮ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接続点に接続された第２の出力信号線と、前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとの接続点に接続された第３のＰ型ＭＯＳトランジスタと、前記第３のＮ型ＭＯＳトランジスタと前記第４のＮ型ＭＯＳトランジスタとの接続点に接続された第４のＰ型ＭＯＳトランジスタとを備え、前記第３のＰ型ＭＯＳトランジスタのソースは前記第１の入力信号線に接続され、ドレインは前記第１のＮ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとの間に接続され、ゲートは前記第１のＮ型ＭＯＳトランジスタのゲートと共に前記第２の出力信号線に接続され、前記第４のＰ型ＭＯＳトランジスタのソースは前記第２の入力信号線に接続され、ドレインは前記第３のＮ型ＭＯＳトランジスタと前記第４のＮ型ＭＯＳトランジスタとの間に接続され、ゲートは前記第３のＮ型ＭＯＳトランジスタのゲートと共に前記第１の出力信号線に接続されている。
【００３４】
本発明の電子機器は、上記した半導体集積回路を含むディスプレイパネルと、前記ディスプレイパネルに接続され、前記ディスプレイパネルに電源を供給する電源装置とを備える。
【００３５】
この構成により、上記した半導体集積回路と同様に、トランジスタにしきい値電圧が長時間印加されることに起因して生じるトランジスタの特性劣化を防止できる。
【００３６】
また、上記した電子機器は、携帯電話、デジタルカメラ、ＰＤＡ（personal data assistant）、ノートパソコン、デスクトップパソコン、テレビ、ＧＰＳ（Global Positioning System）、自動車用ディスプレイ、航空用ディスプレイ、デジタルフォトフレーム、またはポータブルＤＶＤプレーヤであってもよい。
【発明の効果】
【００３７】
本発明によれば、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタのオフ期間における接続点の電位を固定することにより、ＭＯＳトランジスタにしきい値電圧が長時間印加されることに起因して生じるＭＯＳトランジスタの特性劣化を防止できるという効果を有する。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施の形態の半導体集積回路について図面を参照して説明する。なお、本実施の形態では、ＭＯＳトランジスタを用いた半導体集積回路について説明するが、本発明は、ＭＯＳトランジスタ以外のトランジスタやダイオード等を用いた回路にも適用できる。また、以下に説明するＭＯＳトランジスタは、ｐ−Ｓｉ形ＴＦＴあるいはａ−Ｓｉ形ＴＦＴであってもよい。
【００３９】
（第１の実施の形態）
図１は、第１の実施の形態の半導体集積回路を示す図である。図１に示す回路は、ダブルゲートＴＦＴを用いたインバータ回路１である。インバータ回路１は、直列に接続されたＰ型ＭＯＳトランジスタ１０と、Ｐ型ＭＯＳトランジスタ１１と、Ｎ型ＭＯＳトランジスタ１２と、Ｎ型ＭＯＳトランジスタ１３とを有する。Ｐ型ＭＯＳトランジスタ１０が高電位電源ＶＨに接続され、Ｎ型ＭＯＳトランジスタ１３が低電位電源ＶＬに接続されている。各ＭＯＳトランジスタ１０〜１３のゲートは入力信号線１９に接続されている。Ｐ型ＭＯＳトランジスタ１１とＮ型ＭＯＳトランジスタ１２との接続点１５に、出力信号線２０が接続されている。
【００４０】
また、インバータ回路１は、Ｐ型ＭＯＳトランジスタ１０とＰ型ＭＯＳトランジスタ１１との接続点１４と入力信号線１９とを接続するＰ型ＭＯＳトランジスタ１７と、Ｎ型ＭＯＳトランジスタ１２とＮ型ＭＯＳトランジスタ１３との接続点１６と入力信号線１９とを接続するＮ型ＭＯＳトランジスタ１８とを有している。Ｐ型ＭＯＳトランジスタ１７およびＮ型ＭＯＳトランジスタ１８のゲートは、インバータ回路１の出力信号線２０に接続されている。
【００４１】
次に、第１の実施の形態のインバータ回路１の動作について説明する。入力信号線１９にＨｉｇｈ信号が入力されると、Ｐ型ＭＯＳトランジスタ１０，１１はオフされ、Ｎ型ＭＯＳトランジスタ１２，１３がオンされる。これにより、出力信号線２０からは低電位ＶＬが出力される。このとき、接続点１５に接続されたＰ型ＭＯＳトランジスタ１７のゲートに、出力信号線２０の低電位ＶＬの出力信号が入力されるので、Ｐ型ＭＯＳトランジスタ１７はオンする。これにより、接続点１４の電位は、入力信号線１９の電位ＶＨと同電位となり、Ｐ型ＭＯＳトランジスタ１１のソース・ゲート間の電位差は０となる。
【００４２】
インバータ回路１の入力信号線１９にＬｏｗ信号が入力されると上記と反対に、Ｐ型ＭＯＳトランジスタ１０，１１がオンとなり、Ｎ型ＭＯＳトランジスタ１２，１３がオフとなる。これにより、出力信号線２０からは高電位ＶＨが出力される。このとき、接続点１５に接続されたＮ型ＭＯＳトランジスタ１８のゲートに、出力信号線２０の高電位ＶＨの出力信号が入力されるので、Ｎ型ＭＯＳトランジスタ１８はオンする。このとき接続点１６の電位は、入力信号線１９の電位ＶＬと同電位となり、Ｎ型ＭＯＳトランジスタ１２のソース・ゲート間の電位差は０となる。
【００４３】
以上のように、本実施の形態のインバータ回路１では、Ｐ型ＭＯＳトランジスタ１０，１１がオフされたときに接続点１４の電位が入力信号線の電位と同電位となり、Ｎ型ＭＯＳトランジスタ１２，１３がオフされたときに接続点１６の電位が入力信号線の電位と同電位となる。これにより、ソース・ゲート間にしきい値電圧に近い電圧が長時間印加されることに起因して生じるＭＯＳトランジスタの特性劣化が起きない。
【００４４】
（第２の実施の形態）
図２は、第２の実施の形態の半導体集積回路を示す図である。図２に示す回路は、バッファ回路２である。バッファ回路２は、直列に接続されたＰ型ＭＯＳトランジスタ３０と、Ｐ型ＭＯＳトランジスタ３１と、Ｎ型ＭＯＳトランジスタ３２と、Ｎ型ＭＯＳトランジスタ３３とを有する。Ｐ型ＭＯＳトランジスタ３０が高電位電源ＶＨに接続され、Ｎ型ＭＯＳトランジスタ３３が低電位電源ＶＬに接続されている。Ｐ型ＭＯＳトランジスタ３０のゲートは、第１の入力信号線３９に接続され、Ｐ型ＭＯＳトランジスタ３１のゲートおよびＮ型ＭＯＳトランジスタ３２のゲートは第２の入力信号線４０に接続され、Ｎ型ＭＯＳトランジスタ３３は第３の入力信号線４１に接続されている。Ｐ型ＭＯＳトランジスタ３１とＮ型ＭＯＳトランジスタ３２との接続点３５に出力信号線４３が接続されている。
【００４５】
また、バッファ回路２は、Ｐ型ＭＯＳトランジスタ３０，３１の接続点３４と第２の入力信号線４０とを接続するＮ型ＭＯＳトランジスタ３７と、Ｎ型ＭＯＳトランジスタ３２とＮ型ＭＯＳトランジスタ３３との接続点３６と第２の入力信号線４０とを接続するＰ型ＭＯＳトランジスタ３８とを有している。Ｎ型ＭＯＳトランジスタ３７のゲートは第１の入力信号線３９に接続され、Ｐ型ＭＯＳトランジスタ３８のゲートは、第３の入力信号線４１に接続されている。
【００４６】
第１の入力信号線３９には０〜ＶＨの入力信号ＩＮ１が入力され、第２の入力信号線４０にはＶＭの入力信号ＩＮ２が入力され、第３の入力信号線４１にはＶＬ〜０の入力信号ＩＮ３が入力される。ここで、各入力信号線３９〜４１に入力される入力信号は、ＶＨ＞ＶＭ＞ＶＬの関係を有する。第１の入力信号線３９と第３の入力信号線４１には、同相信号が入力される。すなわち、第１の入力信号線３９にＨｉｇｈ信号（ＶＨ）が入力されるときには第３の入力信号線４１にもＨｉｇｈ信号（０）が入力され、第１の入力信号線３９にＬｏｗ信号（０）が入力されるときには第３の入力信号線４１にもＬｏｗ信号（ＶＬ）が入力される。
【００４７】
次に、第２の実施の形態のバッファ回路２の動作について説明する。第１の入力信号線３９および第３の入力信号線４１にＨｉｇｈ信号が入力されると、Ｐ型ＭＯＳトランジスタ３０，３１はオフされ、Ｎ型ＭＯＳトランジスタ３２，３３がオンされる。これにより、出力信号線４３からは低電位ＶＬが出力される。また、Ｎ型ＭＯＳトランジスタ３７はオンし、Ｐ型ＭＯＳトランジスタ３８はオフする。これにより、接続点３４の電位は、第１の入力信号線３９の電位ＶＨと同電位となり、Ｐ型ＭＯＳトランジスタ３１のソース・ゲート間の電位差は０となる。
【００４８】
第１の入力信号線３９および第３の入力信号線４１にＬｏｗ信号が入力されると、上記と反対に、Ｐ型ＭＯＳトランジスタ３０，３１がオンとなり、Ｎ型ＭＯＳトランジスタ３２，３３がオフとなる。これにより、出力信号線４３からは高電位ＶＨが出力される。また、Ｎ型ＭＯＳトランジスタ３７はオフし、Ｐ型ＭＯＳトランジスタ３８はオンする。このとき接続点３６の電位は、第３の入力信号線４１の電位ＶＬと同電位となり、Ｎ型ＭＯＳトランジスタ３２のソース・ゲート間の電位差は０となる。
【００４９】
以上のように、本実施の形態のバッファ回路２では、Ｐ型ＭＯＳトランジスタ３０，３１がオフされるときには接続点３４の電位が第１の入力信号線３９の電位と同電位となり、Ｎ型ＭＯＳトランジスタ３２，３３がオフされるときには接続点３６の電位が第３の入力信号線４１の電位と同電位となる。これにより、ソース・ゲート間にしきい値電圧に近い電圧が長時間印加されることに起因して生じるＭＯＳトランジスタの特性劣化が起きない。
【００５０】
（第３の実施の形態）
図３は、第３の実施の形態の半導体集積回路を示す図である。図３に示す回路は、レベルシフタ回路３である。レベルシフタ回路３は、ＧＮＤ〜ＶＤＤ１の電圧振幅を有する入力信号に対し、ＧＮＤ〜ＶＤＤ２の電圧振幅を得る回路である。レベルシフタ回路３は、低電位側を固定して、高電位側の電位を変換して振幅変換を行う。
【００５１】
レベルシフタ回路３は、直列に接続されたＰ型ＭＯＳトランジスタ５０と、Ｐ型ＭＯＳトランジスタ５１と、Ｎ型ＭＯＳトランジスタ５２とを有する。Ｐ型ＭＯＳトランジスタ５０は電源電圧ＶＤＤ２に接続され、Ｎ型ＭＯＳトランジスタ５２は接地されている。
【００５２】
また、レベルシフタ回路３は、直列に接続されたＰ型ＭＯＳトランジスタ５３、Ｐ型ＭＯＳトランジスタ５４と、Ｎ型ＭＯＳトランジスタ５５とを有する。Ｐ型ＭＯＳトランジスタ５３は電源電圧ＶＤＤ２に接続され、Ｎ型ＭＯＳトランジスタ５５は接地されている。
【００５３】
Ｐ型ＭＯＳトランジスタ５１とＮ型ＭＯＳトランジスタ５２のゲートは第１の入力信号線６２に接続されている。また、Ｐ型ＭＯＳトランジスタ５４とＮ型ＭＯＳトランジスタ５５のゲートは第２の入力信号線６３に接続されている。第１の入力信号線６２と第２の入力信号線６３には反転信号が入力される。すなわち、第１の入力信号線６２と第２の入力信号線６３の一方にＨｉｇｈ信号が入力されるときに、他方にＬｏｗ信号が入力される。
【００５４】
Ｐ型ＭＯＳトランジスタ５１とＮ型ＭＯＳトランジスタ５２との接続点５６は、出力信号線６４に接続されている。また、接続点５６はＰ型ＭＯＳトランジスタ５３のゲートに接続されている。同様に、Ｐ型ＭＯＳトランジスタ５４とＮ型ＭＯＳトランジスタ５５との接続点５７は、出力信号線６５に接続されている。また、接続点５７はＰ型ＭＯＳトランジスタ５０のゲートに接続されている。以上の構成は、従来のレベルシフタ回路と同じである。
【００５５】
本実施の形態のレベルシフタ回路３は、Ｐ型ＭＯＳトランジスタ５０とＰ型ＭＯＳトランジスタ５１との接続点５８と入力信号線６２とを接続するＮ型ＭＯＳトランジスタ６０を有する。Ｎ型ＭＯＳトランジスタ６０のソースは入力信号線６２に接続され、ドレインは接続点５８に接続されている。Ｎ型ＭＯＳトランジスタ６０のゲートは、Ｐ型ＭＯＳトランジスタ５０のゲートと共に出力信号線６５に接続されている。また、レベルシフタ回路３は、Ｐ型ＭＯＳトランジスタ５３とＰ型ＭＯＳトランジスタ５４との接続点５９と入力信号線６３とを接続するＮ型ＭＯＳトランジスタ６１を有する。Ｎ型ＭＯＳトランジスタ６１のソースは入力信号線６３に接続され、ドレインは接続点５９に接続されている。Ｎ型ＭＯＳトランジスタ６１のゲートは、Ｐ型ＭＯＳトランジスタ５３のゲートと共に出力信号線６４に接続されている。
【００５６】
次に、第３の実施の形態のレベルシフタ回路３の動作について説明する。入力信号線６２にＨｉｇｈ信号が入力されると、Ｎ型ＭＯＳトランジスタ５２はオンし、Ｐ型ＭＯＳトランジスタ５１はオフする。従って、接続点５６の電位はＧＮＤとなり、この電位が出力信号線６４から出力される。また、接続点５６の電位は、Ｐ型ＭＯＳトランジスタ５３およびＮ型ＭＯＳトランジスタ６１のゲートに入力される。ここでは、ＧＮＤすなわちＬｏｗ信号が入力されるので、Ｐ型ＭＯＳトランジスタ５３はオンし、Ｎ型ＭＯＳトランジスタ６１はオフする。
【００５７】
入力信号線６２にＨｉｇｈ信号が入力される一方、入力信号線６３にはＬｏｗ信号が入力される。これにより、Ｐ型ＭＯＳトランジスタ５４はオンし、Ｎ型ＭＯＳトランジスタ５５はオフする。Ｐ型ＭＯＳトランジスタ５３，５４は共にオンするので、接続点５７の電位はＶＤＤ２となり、この電位が出力信号線６５から出力される。
【００５８】
また、接続点５７の電位は、Ｐ型ＭＯＳトランジスタ５０およびＮ型ＭＯＳトランジスタ６０に入力される。ここでは、ＶＤＤ２すなわちＨｉｇｈ信号が入力されるので、Ｐ型ＭＯＳトランジスタ５０はオフし、Ｎ型ＭＯＳトランジスタ６０はオンする。これにより、Ｎ型ＭＯＳトランジスタ６０のソース・ドレイン間が導通し、接続点５８の電位が入力信号線６２の電位ＶＤＤと同電位となり、Ｐ型ＭＯＳトランジスタ５１のソース・ゲート間の電位差は０となる。
【００５９】
なお、入力信号線６２にＬｏｗ信号が入力し、入力信号線６３にＨｉｇｈ信号が入力した場合には、上記と全く逆の動作をする。
【００６０】
以上のように、本実施の形態のレベルシフタ回路３では、Ｐ型ＭＯＳトランジスタ５０，５１がオフされるときに接続点５８の電位が入力信号線６２の電位と同電位となり、Ｐ型ＭＯＳトランジスタ５１のソース・ゲート間にしきい値電圧に近い電圧が長時間印加されることに起因して生じる特性劣化が起きない。
【００６１】
（第４の実施の形態）
図４は、第４の実施の形態の半導体集積回路を示す図である。図４に示す回路は、レベルシフタ回路４である。
【００６２】
レベルシフタ回路４は、ＧＮＤ〜ＶＤＤ３の電圧振幅を有する入力信号に対し、ＧＮＤ〜ＶＤＤ４の電圧振幅を得る回路である。レベルシフタ回路４は、レベルシフタ回路３と異なり、高電位側を固定して、低電位側の電位を変換して振幅変換を行う。
【００６３】
レベルシフタ回路４は、直列に接続されたＮ型ＭＯＳトランジスタ７０と、Ｎ型ＭＯＳトランジスタ７１と、Ｐ型ＭＯＳトランジスタ７２とを有する。Ｎ型ＭＯＳトランジスタ７０は電源電圧ＶＤＤ４に接続され、Ｐ型ＭＯＳトランジスタ７２は接地されている。
【００６４】
また、レベルシフタ回路４は、直列に接続されたＮ型ＭＯＳトランジスタ７３と、Ｎ型ＭＯＳトランジスタ７４と、Ｐ型ＭＯＳトランジスタ７５とを有する。Ｎ型ＭＯＳトランジスタ７３は電源電圧ＶＤＤ４に接続され、Ｐ型ＭＯＳトランジスタ７５は接地されている。
【００６５】
Ｎ型ＭＯＳトランジスタ７１とＰ型ＭＯＳトランジスタ７２のゲートは第１の入力信号線８２に接続されている。また、Ｎ型ＭＯＳトランジスタ７４とＰ型ＭＯＳトランジスタ７５のゲートは第２の入力信号線８３に接続されている。第１の入力信号線８２と第２の入力信号線８３には反転信号が入力される。すなわち、第１の入力信号線８２と第２の入力信号線８３の一方にＨｉｇｈ信号が入力されるときに、他方にＬｏｗ信号が入力される。
【００６６】
Ｎ型ＭＯＳトランジスタ７１とＰ型ＭＯＳトランジスタ７２との接続点７６は、出力信号線８４に接続されている。また、接続点７６はＮ型ＭＯＳトランジスタ７３のゲートに接続されている。同様に、Ｎ型ＭＯＳトランジスタ７４とＰ型ＭＯＳトランジスタ７５との接続点７７は、出力信号線８５に接続されている。また、接続点７７はＮ型ＭＯＳトランジスタ７０のゲートに接続されている。以上の構成は、従来のレベルシフタ回路と同じである。
【００６７】
本実施の形態のレベルシフタ回路４は、Ｎ型ＭＯＳトランジスタ７０とＮ型ＭＯＳトランジスタ７１との接続点７８と入力信号線８２とを接続するＰ型ＭＯＳトランジスタ８０を有する。Ｐ型ＭＯＳトランジスタ８０のソースは入力信号線８２に接続され、ドレインは接続点７８に接続されている。Ｐ型ＭＯＳトランジスタ８０のゲートは、Ｎ型ＭＯＳトランジスタ７０のゲートと共に出力信号線８５に接続されている。また、Ｎ型ＭＯＳトランジスタ７３とＮ型ＭＯＳトランジスタ７４との接続点７９と入力信号線８３との間にもＰ型ＭＯＳトランジスタ８１を有する。Ｐ型ＭＯＳトランジスタ８１のソースは入力信号線８３に接続され、ドレインは接続点７９に接続されている。Ｐ型ＭＯＳトランジスタ８１のゲートは、Ｎ型ＭＯＳトランジスタ７３のゲートと共に出力信号線８４に接続されている。
【００６８】
次に、第４の実施の形態のレベルシフタ回路４の動作について説明する。入力信号線８２にＬｏｗ信号が入力されると、Ｐ型ＭＯＳトランジスタ７２はオンし、Ｎ型ＭＯＳトランジスタ７１はオフする。従って、接続点７６の電位はＧＮＤとなり、この電位が出力信号線８４から出力される。また、接続点７６の電位は、Ｎ型ＭＯＳトランジスタ７３およびＰ型ＭＯＳトランジスタ８１のゲートに入力される。ここでは、ＧＮＤすなわちＨｉｇｈ信号が入力されるので、Ｎ型ＭＯＳトランジスタ７３はオンし、Ｐ型ＭＯＳトランジスタ８１はオフする。
【００６９】
入力信号線８２にＬｏｗ信号が入力される一方、入力信号線８３にはＨｉｇｈ信号が入力される。これにより、Ｎ型ＭＯＳトランジスタ７４はオンし、Ｐ型ＭＯＳトランジスタ７５はオフする。これにより、Ｎ型ＭＯＳトランジスタ７３，７４は共にオンするので、接続点７７の電位はＶＤＤ４となり、この電位が出力信号線８５から出力される。
【００７０】
また、接続点７７の電位は、Ｎ型ＭＯＳトランジスタ７０のゲートおよびＰ型ＭＯＳトランジスタ８０のゲートに入力される。ここでは、ＶＤＤ４すなわちＬｏｗ信号が入力されるので、Ｎ型ＭＯＳトランジスタ７０はオフし、Ｐ型ＭＯＳトランジスタ８０はオンする。これにより、Ｐ型ＭＯＳトランジスタ８０のソース・ドレイン間が導通し、接続点７８の電位が入力信号線８２の電位と同電位となり、Ｎ型ＭＯＳトランジスタ７１のソース・ゲート間の電位差は０となる。
【００７１】
なお、入力信号線８２にＨｉｇｈ信号が入力し、入力信号線８３にＬｏｗ信号が入力した場合には、上記と全く逆の動作をする。
【００７２】
以上のように、本実施の形態のレベルシフタ回路４では、Ｎ型ＭＯＳトランジスタ７０，７１がオフされるときに接続点７８の電位が入力信号線８２の電位と同電位となり、Ｎ型ＭＯＳトランジスタ７１のソース・ゲート間にしきい値電圧に近い電圧が長時間印加されることに起因して生じる特性劣化が起きない。
【００７３】
（他の実施の形態）
図５は、他の実施の形態の電子機器６００の構成を示す図である。図５に示すように、電子機器６００は、ディスプレイパネル４００と電源装置５００とを有している。ディスプレイパネル４００は、半導体集積回路２００を有している。半導体集積回路２００は、上記した実施の形態で説明したインバータ回路１であってもよいし、バッファ回路２であってもよいし、レベルシフタ３あるいはレベルシフタ４であってもよい。さらに、電源装置５００は、ディスプレイパネル４００と動作可能に接続されており、ディスプレイパネル４００に電源を供給する。電子機器６００は、例えば、携帯電話、デジタルカメラ、ＰＤＡ（personal data assistant）、ノートパソコン、デスクトップパソコン、テレビ、ＧＰＳ（Global Positioning System）、自動車用ディスプレイ、航空用ディスプレイ、デジタルフォトフレームまたはポータブルＤＶＤプレーヤ等である。
【００７４】
以上、本発明の半導体集積回路について実施の形態を挙げて詳細に説明したが、本発明は上記した実施の形態に限定されるものではない。本発明は、複数のＭＯＳトランジスタが接続された回路を含む様々な半導体集積回路に適用できる。
【００７５】
上記した実施の形態では、ＭＯＳトランジスタの接続点に所定の電圧を印加する構成について説明したが、本発明はＭＯＳトランジスタ以外の回路素子間の接続点がフローティングしないように所定の電圧を印加する構成としてもよい。
【産業上の利用可能性】
【００７６】
以上説明したように、本発明は、カスケード接続されたＭＯＳトランジスタの特性劣化を防止できるという効果を有し、例えば、液晶ディスプレイの周辺駆動回路に用いられる半導体集積回路等として有用である。
【図面の簡単な説明】
【００７７】
【図１】第１の実施の形態の半導体集積回路を示す図である。
【図２】第２の実施の形態の半導体集積回路を示す図である。
【図３】第３の実施の形態の半導体集積回路を示す図である。
【図４】第４の実施の形態の半導体集積回路を示す図である。
【図５】他の実施の形態の電子機器の構成を示す図である。
【符号の説明】
【００７８】
１  インバータ回路
２  バッファ回路
３、４  レベルシフタ回路
１０，１１，３０，３１，３８，５０，５１，５３，５４，７２，７５，８０，８１  Ｐ型ＭＯＳトランジスタ
１２，１３，１７，１８，３２，３３，３７，５２，５５，６０，６１，７０，７１，７３．７４  Ｎ型ＭＯＳトランジスタ
２００  半導体集積回路
４００  ディスプレイパネル
５００  電源装置
６００  電子機器
【図１】
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【図２】
0004471226.tif 000003
【図３】
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【図４】
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【図５】
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