(57)【特許請求の範囲】
【請求項１】
発生楽音の周波数を指示する第１の周波数データまたは外部から供給される第２の周波数データの一方を外部から供給される第１の制御データに基づいて選択し出力するセレクタと、
前記セレクタの出力データを外部から供給される第２の制御データに基づく倍率で変更するデータ変更手段と、
前記データ変更手段の出力を累算する累算手段と、
前記累算手段の出力に基づいて楽音信号を形成する楽音信号形成手段と、
を具備する第１〜第ｎのオペレータからなるＦＭ楽音形成回路であって、
第ｋ（ｋ＝１，２，・・・ｎ−１）のオペレータの前記データ変更手段の出力を第（ｋ＋１）のオペレータの前記セレクタへ第２の周波数データとして印加することを特徴とするＦＭ楽音形成回路。
【請求項２】
前記データ変更手段の後部に前記データ変更手段の出力データを1/2にする1/2回路を設け、前記1/2回路の出力を前記データ変更手段の出力に代えて前記累算手段および次段のオペレータの前記セレクタへ供給することを特徴とする請求項１に記載のＦＭ楽音形成回路。
【請求項３】
発生楽音の周波数を指示する第１の周波数データまたは外部から供給される第２の周波数データの一方を外部から供給される第１の制御データに基づいて選択し出力するセレクタと、
前記セレクタの出力データを外部から供給される第２の制御データに基づく倍率で変更するデータ変更手段と、
前記データ変更手段の出力を累算する累算手段と、
前記累算手段の出力に基づいて楽音信号を形成する楽音信号形成手段と、
前記データ変更手段の出力データを時分割駆動の時間幅だけ遅延させ前記セレクタへ前記第２の周波数データとして印加する遅延回路と、
を具備し、前記データ変更手段、前記累算手段および前記楽音信号形成手段が前記時間幅に基づく時分割駆動されることを特徴とするＦＭ楽音形成回路。
【請求項４】
前記データ変更手段の後部に前記データ変更手段の出力データを1/2にする1/2回路を設け、前記1/2回路の出力を前記データ変更手段の出力に代えて前記累算手段および前記遅延回路へ供給することを特徴とする請求項３に記載のＦＭ楽音形成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＦＭ（周波数変調）方式によって楽音信号を形成するＦＭ楽音形成回路に関する。
【０００２】
【従来の技術】
シンセサイザや電子オルガンの楽音信号を形成する方式は種々知られているが、その１つにＦＭ方式がある。このＦＭ方式による楽音形成回路は、オペレータと呼ばれる正弦波発生器を２〜６個組み合わせて構成される。図４はオペレータＯＰの構成を示すブロック図である。この図において、符号１はフェイズジェネレータであり、その詳細を図５に示す。図５において、ＦＮはオペレータＯＰにおいて発生させるディジタル楽音信号のノートを指示する周波数ナンバ、ＢＬはオクターブを指示するオクターブデータである。２はシフタであり、周波数ナンバＦＮをオクターブデータＢＬが指示するビット数だけシフトし周波数データＦＤとして出力する。周知のように、Ｍオクターブ上の周波数ナンバは周波数ナンバＦＮを２M倍すること、すなわち、周波数ナンバをＭビット上位方向へシフトすることによって得られる。
【０００３】
シフト＆アダー３はシフタ２から出力される周波数データＦＤに、４ビットの制御データMultに対応する次の倍率を乗算する回路である。
データMult：０  １  ２  ３  ４  ５  ６  ７  ８  ９  10,11  12,13  14,15
倍率    ：1/2 １  ２  ３  ４  ５  ６  ７  ８  ９   10      12    15
すなわち、このシフト＆アダー３は周波数データＦＤを所定ビット数だけシフトするシフタと、シフト後のデータに周波数データＦＤを１回または複数回加算する回路とから構成され、例えば、制御データMultが「３」の場合は、周波数データＦＤを１ビットシフトすることによって２倍とし、次いでシフト後のデータに周波数データＦＤを１回加算して３倍とする。同様に、制御データMultが「６」の場合は、周波数データＦＤを２ビットシフトし２回加算して６倍とする。累算器４はシフト＆アダー３の出力を繰り返し累算する回路であり、累算値がオーバフローすると最小値から再び累算を行う。この累算器４の出力が位相データωcｔとして加算器７（図４）へ出力される。この累算器４の出力は、鋸歯状に変化するデータとなる。
【０００４】
加算器７は上述した位相データωcｔと別のオペレータ等からのデータＤpとを加算し、加算結果をサインテーブル８へ出力する。サインテーブル８はサイン波形の各瞬時値が記憶されたメモリであり、加算器７の出力がそのアドレス端子へ印加されると、サイン波形の各瞬時値が順次読み出され、乗算器９へ出力される。すなわち、このサインテーブル８の出力は、
ｓｉｎ（ωcｔ＋Ｄp）
となる。
【０００５】
１０はエンベロープジェネレータであり、エンベロープデータＡ（ｔ）を発生し乗算器９へ出力する。乗算器９はエンベロープジェネレータ１０の出力とサインテーブル８の出力を乗算して出力する。すなわち、この乗算器の出力（オペレータＯＰの出力）は、
Ａ（ｔ）ｓｉｎ（ωcｔ＋Ｄp）
なる式で表される正弦波となる。
【０００６】
図６は上述したオペレータを２個シリーズに接続した楽音形成回路の構成を示すブロック図である。いま、オペレータＯＰ１の出力を、
Ａ１（ｔ）ｓｉｎωｍｔ
とし、このオペレータＯＰ１の出力をオペレータＯＰ２へデータＤｐとして印加すると、オペレータＯＰ２の出力は、
Ａ（ｔ）ｓｉｎ{ωcｔ＋Ａ１（ｔ）ｓｉｎωｍｔ}
となる。すなわち、ＦＭ変調波形となる。
【０００７】
このように、ＦＭ方式による楽音形成回路は、複数のオペレータＯＰを種々組み合わせることによって変化に富んだ楽音波形を形成するものである。
【０００８】
【発明が解決しようとする課題】
ところで、上述した従来のＦＭ楽音形成回路は、制御データMult＝４ビットという制約があり、このため、シフト＆アダー３によって、基本となる周波数データＦＤの1/2倍、１倍、２倍・・・という限られた単純な倍率の周波数データを作ることはできるが、例えば1.5倍、2.5倍、2.25倍、21倍等の複雑な倍率の周波数データを作ることができない欠点があった。
【０００９】
この発明は、このような事情を考慮してなされたもので、その目的は、従来の楽音形成回路によっては作ることができなかった高次あるいは小数の音程／倍音の楽音信号を形成することができるＦＭ音源オペレータを提供することにある。
【００１０】
【課題を解決するための手段】
この発明は上記の課題を解決すべくなされたもので、請求項１に記載の発明は、発生楽音の周波数を指示する第１の周波数データまたは外部から供給される第２の周波数データの一方を外部から供給される第１の制御データに基づいて選択し出力するセレクタと、前記セレクタの出力データを外部から供給される第２の制御データに基づく倍率で変更するデータ変更手段と、前記データ変更手段の出力を累算する累算手段と、前記累算手段の出力に基づいて楽音信号を形成する楽音信号形成手段とを具備する第１〜第ｎのオペレータからなるＦＭ楽音形成回路であって、第ｋ（ｋ＝１，２，・・・ｎ−１）のオペレータの前記データ変更手段の出力を第（ｋ＋１）のオペレータの前記セレクタへ第２の周波数データとして印加することを特徴とするＦＭ楽音形成回路である。
【００１１】
また、請求項２に記載の発明は、請求項１に記載のＦＭ楽音形成回路において、前記データ変更手段の後部に前記データ変更手段の出力データを1/2にする1/2回路を設け、前記1/2回路の出力を前記データ変更手段の出力に代えて前記累算手段および次段のオペレータの前記セレクタへ供給することを特徴とする。
【００１２】
また、請求項３に記載の発明は、発生楽音の周波数を指示する第１の周波数データまたは外部から供給される第２の周波数データの一方を外部から供給される第１の制御データに基づいて選択し出力するセレクタと、前記セレクタの出力データを外部から供給される第２の制御データに基づく倍率で変更するデータ変更手段と、前記データ変更手段の出力を累算する累算手段と、前記累算手段の出力に基づいて楽音信号を形成する楽音信号形成手段と、前記データ変更手段の出力データを時分割駆動の時間幅だけ遅延させ前記セレクタへ前記第２の周波数データとして印加する遅延回路とを具備し、前記データ変更手段、前記累算手段および前記楽音信号形成手段が前記時間幅に基づく時分割駆動されることを特徴とするＦＭ楽音形成回路である。
【００１３】
また、請求項４に記載の発明は、請求項３に記載のＦＭ楽音形成回路において、前記データ変更手段の後部に前記データ変更手段の出力データを1/2にする1/2回路を設け、前記1/2回路の出力を前記データ変更手段の出力に代えて前記累算手段および前記遅延回路へ供給することを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の第１の実施の形態によるＦＭ楽音信号形成回路の構成を示すブロック図であり、この図に示すＦＭ楽音信号形成回路は４個のオペレータ１１〜１４から構成されている。オペレータ１１〜１４は各々前述した図４および図５に示す従来のオペレータＯＰとほぼ同様に構成されており、同一の構成要素には同一の符号が付してある。また、各オペレータ１１〜１４へは共通に周波数ナンバＦＮおよびオクターブデータＢＬが印加されている。さらに、各オペレータ１１〜１４の出力は、出力ミキサ（図示略）または他のオペレータ１１〜１４の加算器７へ印加される。
【００１５】
オペレータ１１〜１４が従来のオペレータＯＰと異なる点は次の２点である。
（１）各オペレータ１１〜１４のシフタ２とシフト＆アダー３との間にセレクタ１６〜１９が挿入されている。そして、各セレクタ１６〜１９の選択動作は各々、１ビットの制御データSLC1〜SLC4によって制御される。すなわち、制御データSLC1〜SLC4が各々”０”の場合は各セレクタ１６〜１９の第１入力端のデータがセレクタ１６〜１９から出力され、”１”の場合は各セレクタ１６〜１９の第２入力端のデータがセレクタ１６〜１９から出力される。
（２）オペレータ１１のシフト＆アダー３の出力がオペレータ１２のセレクタ１７の第１入力端へ印加され、オペレータ１２のシフト＆アダー３の出力がオペレータ１３のセレクタ１８の第１入力端へ印加され、また、オペレータ１３のシフト＆アダー３の出力がオペレータ１４のセレクタ１９の第１入力端へ印加されている。
【００１６】
このような構成において、制御データSLC1を”０”に、制御データSLC2〜SLC4を”１”に設定すると、オペレータ１１のシフト＆アダー３の出力がセレクタ１７を介してオペレータ１２のシフト＆アダー３へ印加され、オペレータ１２のシフト＆アダー３の出力がセレクタ１８を介してオペレータ１３のシフト＆アダー３へ印加され、オペレータ１３のシフト＆アダー３の出力がセレクタ１９を介してオペレータ１４のシフト＆アダー３へ印加される。
【００１７】
これにより、例えば、シフト＆アダー３へ印加する制御データMult1〜Mult4を各々「０」、「３」、「５」、「３」とすれば、オペレータ１２〜１４から各々、周波数データＦＤの
オペレータ１２・・・0.5×3＝1.5倍
オペレータ１３・・・0.5×3×5＝7.5倍
オペレータ１４・・・0.5×3×5×3＝22.5倍
の周波数データに対応する正弦波信号が出力される。
【００１８】
また、例えば、制御データSLC1、SLC3を”０”、制御データSLC2、SLC4を”１”とし、また、制御データMult1〜Mult4を各々「０」、「３」、「０」、「５」とすれば、オペレータ１２、１４から各々、周波数データＦＤの
オペレータ１２・・・0.5×3＝1.5倍
オペレータ１４・・・0.5×5＝2.5倍
の周波数データに対応する正弦波信号が出力される。
【００１９】
このように、制御データSLC1〜SLC4および制御データMult1〜Mult4を種々選択することにより、種々の変化に富んだ音程の正弦波信号を形成することができる。そして、図１の各オペレータ１１〜１４は各々、別の発音チャンネルとして使用してもよく、あるいは、同一の発音チャンネルの複数のスロットとして使用してもよい。
【００２０】
なお、上記実施形態においては、周波数ナンバＦＮおよびオクターブデータＢＬを各オペレータへ共通に印加しているが、各オペレータ毎にそれぞれ異なる周波数ナンバＦＮおよびオクターブデータＢＬを印加してもよい。
また、各セレクタ１７〜１９へは、前段のオペレータのみならず、他のオペレータのシフト＆アダー３の出力を印加してもよい。
【００２１】
図２はこの発明の第２の実施形態の構成を示すブロック図である。この図に示す実施形態は回路の各構成要素を時分割で使用するようになっており、２個のオペレータとして動作する。すなわち、この回路は交互に繰り返される第１、第２の時間帯においてそれぞれ別のオペレータとして動作するもので、第１の時間帯においては、制御データSLC＝”１”がセレクタ２１へ印加され、これにより、シフタ２から出力される周波数データＦＤがセレクタ２１を介してシフト＆アダー３へ印加され、シフト＆アダー３において制御データMultに応じた倍率が乗算され、累算器４へ出力される。
【００２２】
次に、第２の時間帯になると、制御データSLC＝”０”がセレクタ２１へ印加され、これにより、遅延回路２２の出力がセレクタ２１を介してシフト＆アダー３へ印加される。ここで、遅延回路２２の遅延時間は第１の時間帯（＝第２の時間帯）の時間幅と等しくなっており、したがって、第２の時間帯においては第１の時間帯においてシフト＆アダー３から出力された周波数データがセレクタ２１を介してシフト＆アダー３へ印加される。そして、シフト＆アダー３において、この時点の制御データMult応じた倍率が乗算され、累算器４へ出力される。
【００２３】
このように、上述した第２の実施形態は、図１におけるオペレータ１１および１２の組合わせと同じ機能を有している。
なお、図２に示す実施形態を、図１の４つのオペレータの機能を達成するように時分割駆動してもよい。
【００２４】
図３はこの発明の第３の実施形態の構成を示すブロック図であり、この図に示す実施形態が図２に示すものと異なる点は、シフト＆アダー３の後部に1/2シフタ２４が設けられ、この1/2シフタ２４の出力データが遅延回路２２へ供給されている点である。この1/2シフタ２４は、制御データ1/2Muが”０”の時はシフト＆アダー３の出力をそのままスルーさせるが、”１”の時は、シフト＆アダー３の出力を下位方向へ１ビットシフトして出力する。すわわち、シフト＆アダー３の出力を１／２にして出力する。
【００２５】
これにより、例えば、第１、第２の時間帯において共に
Mult＝３、1/2Mu＝”１”
とすれば、第２の時間帯において
３×0.5×３×0.5×ＦＤ＝2.25×ＦＤ
なる周波数データＦＤが得られる。すなわち、上述した第１、第２の実施形態よりさらに微細な音程の正弦波信号を形成することが可能となる。
なお、図１の回路において各シフト＆アダー３の後部に1/2シフタを挿入しても、図３の回路と同様な効果が得られることは勿論である。
【００２６】
【発明の効果】
以上説明したように、この発明によれば、従来の楽音形成回路によっては作ることができなかった高次あるいは小数の音程／倍音の楽音信号を簡単な構成によって形成することができる効果が得られる。
【図面の簡単な説明】
【図１】  この発明の第１の実施形態によるＦＭ楽音形成回路の構成を示すブロック図である。
【図２】  この発明の第２の実施形態によるＦＭ楽音形成回路の構成を示すブロック図である。
【図３】  この発明の第３の実施形態によるＦＭ楽音形成回路の構成を示すブロック図である。
【図４】  従来のオペレータの構成を示すブロック図である。
【図５】  図４に示すオペレータにおけるフェイズジェネレータ１の構成を示すブロック図である。
【図６】  図４に示すオペレータを２個用いて構成した楽音形成回路の構成を示すブロック図である。
【符号の説明】
２…シフタ、３…シフト＆アダー、４…累算器、７…加算器、８…サインテーブル、９…乗算器、１０…エンベロープジェネレータ、１１〜１４…オペレータ、２２…遅延回路、２４…1/2シフタ。
【図１】
0004423827.tif 000002
【図２】
0004423827.tif 000003
【図３】
0004423827.tif 000004
【図４】
0004423827.tif 000005
【図５】
0004423827.tif 000006
【図６】
0004423827.tif 000007