(57)【特許請求の範囲】
【請求項１】
第１の制御部および第２の制御部を有する遊技機に備えられて、上記第２の制御部が上記第１の制御部から送信される所定の制御信号を確定するための制御信号確定装置であって、上記第１の制御部から第２の制御部に送信される所定の制御信号が予め定める第１のレベルから予め定める第２のレベルに変化した後、上記第２のレベルから上記第１のレベルに変化したことに基づいて、上記所定の制御信号を確定する確定信号を出力する確定信号出力手段と、上記所定の制御信号が上記第１のレベルから上記第２のレベルに変化したことに基づいて、所定の無効期間信号を出力する無効期間信号出力手段と、上記無効期間信号出力手段によって上記無効期間信号が出力されている間、上記所定の制御信号の状態の変化を無効とする処理を行う信号処理手段とを含み、
上記無効期間信号出力手段は、上記所定の制御信号が上記第１のレベルから上記第２のレベルに変化したことに応答して無効期間信号の出力を開始し、その後、上記第２のレベルである状態が予め定める期間継続したことに応答して無効期間信号の出力を停止するものであることを特徴とする遊技機用制御信号確定装置。
【請求項２】
上記無効期間信号出力手段は、上記所定の制御信号が上記第１のレベルから上記第２のレベルに変化してから上記予め定める期間、上記無効期間信号を出力し続ける手段と、上記無効期間信号の出力中に、上記所定の制御信号が上記第１のレベルから上記第２のレベルに再び変化した場合には、その変化からさらに上記予め定める期間、上記無効期間信号を出力し続ける手段とを含むことを特徴とする請求項１記載の遊技機用制御信号確定装置。
【請求項３】
上記第１の制御部が主制御部であるとともに、上記第２の制御部が副制御部であって、上記所定の制御信号は、上記主制御部から送信されるデータ信号を取得するタイミングを規定するストローブ信号であることを特徴とする請求項１または２記載の遊技機用制御信号確定装置。
【請求項４】
上記第１の制御部が電源制御部であるとともに、上記第２の制御部が主制御部および副制御部のうちのいずれかであって、上記所定の信号はＮＭＩ信号であることを特徴とする請求項１または２記載の遊技機用制御信号確定装置。
【請求項５】
上記第１の制御部が電源制御部であるとともに、上記第２の制御部が主制御部および副制御部のうちのいずれかであって、上記所定の信号はリセット信号であることを特徴とする請求項１または２記載の遊技機用制御信号確定装置。
【請求項６】
第１の制御部と、この第１の制御部から送信される所定の制御信号を受信可能な第２の制御部と、請求項１ないし５のいずれかに記載の遊技機用制御信号確定装置とを備えたことを特徴とする遊技機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、たとえばパチンコ機やスロットマシンなどの遊技機に備えられて、第２の制御部が第１の制御部から送出される所定の制御信号を確定するための制御信号確定装置、およびこの制御信号確定装置を備えた遊技機に関する。
【０００２】
【従来の技術】
たとえばパチンコ機やスロットマシンなどの遊技機においては、メモリに格納されたプログラムに基づいて、ゲーム（遊技）の内容がコンピュータ制御によって実行される。
この種の遊技機の分野におけるコンピュータ制御が他分野と異なる点は、ゲームの基本動作を制御するプログラムのために使用できるメモリの容量が法規制を受ける点にある。この法規制は、メモリの空領域に違法なプログラムが書き込まれて、その違法なプログラムに基づく不正なゲームが行われることを防止するために設けられている。
【０００３】
その一方で、遊技客がゲームに飽きないように、ゲームの内容を複雑高度にすることが望まれている。しかし、ゲームの内容を複雑高度なものにしようとすれば、それを制御するためのプログラムの容量が大きくなり、法規制を受けているメモリ内には格納しきれなくなる。そのため、ゲーム内容の複雑高度化には限界があった。
そこで、最近では、ゲームの内容を制御するためのプログラムのうち、ゲームの基本動作を制御するためのプログラムを主制御基板のメモリエリアに格納し、その基本動作に付随する音声出力および画像出力を制御するためのプログラムは、それぞれ、主制御基板とは別に設けられた音声制御基板および画像制御基板のメモリエリアに格納したものが提供されてきている。この構成の場合、法規制の対象となるのは主制御基板のメモリ容量であり、音声制御基板および画像制御基板のメモリ容量は法規制の対象外となる。したがって、従来の遊技機と比較して、より複雑高度であり、遊技者にとって面白みのあるゲーム内容を実現できる。
【０００４】
図１１は、音声制御基板を含む制御回路の構成を示すブロック図である。音声制御基板１１０は、ＣＰＵ１０１、ＲＡＭ１０２およびＲＯＭ１０３が実装された主制御基板１００に接続されており、この主制御基板１００から与えられる音声制御信号に基づいて、アンプおよびスピーカを含む音声信号再生装置１２０を制御する。
音声制御基板１１０には、ＣＰＵ１１１、ＲＡＭ１１２およびＲＯＭ１１３を含むマイクロコンピュータの他に、音色や音階などを表す音データを記憶したＲＯＭ１１４や、ＲＯＭ１１４内の音データに基づいて音声信号を作成するミュージックコントローラ１１５、このミュージックコントローラ１１５が音声信号を作成する際に使用するＲＡＭ１１６が実装されている。
【０００５】
ＣＰＵ１１１は、主制御基板１００から与えられる音声制御信号を取り込み、その取り込んだ音声制御信号に基づいてミュージックコントローラ１１５に入力すべき制御信号を作成する。ミュージックコントローラ１１５は、ＣＰＵ１１１から入力された制御信号に基づいて、ＲＯＭ１１４から必要な音データを読み出して音声信号を作成する。この作成された音声信号は、ミュージックコントローラ１１５から音声信号再生装置１２０に与えられ、これにより、音声制御信号に基づく音声が音声信号再生装置１２０から出力される。
【０００６】
図１２は、画像制御基板を含む制御回路の構成を示すブロック図である。画像制御基板１３０は、ＣＰＵ１０１、ＲＡＭ１０２およびＲＯＭ１０３が実装された主制御基板１００から与えられる画像制御信号に基づいて、ＬＣＤ(Liquid Crystal Display：液晶ディスプレイ)表示部１４１およびＬＣＤドライバ１４２を含むＬＣＤ表示装置１４０を制御する。
画像制御基板１３０には、ＣＰＵ１３１、ＲＡＭ１３２およびＲＯＭ１３３を含むマイクロコンピュータの他に、画像データを記憶したＲＯＭ１３４や、ＲＯＭ１３４内の画像データに基づいて画像表示信号を作成するＬＣＤコントローラ１３５、このＬＣＤコントローラ１３５が画像表示信号を作成する際に使用するＶＲＡＭ(Video RAM)１３６が実装されている。
【０００７】
ＣＰＵ１３１は、主制御基板１００から与えられる画像制御信号を取り込み、その取り込んだ画像制御信号に基づいてＬＣＤコントローラ１３５に入力すべき制御信号を作成する。ＬＣＤコントローラ１３５は、ＣＰＵ１３１から入力された制御信号に基づいて、ＲＯＭ２０から必要な画像データを読み出して画像表示信号を作成する。この作成された画像表示信号は、ＬＣＤコントローラ１３５からＬＣＤ表示装置１４０に与えられ、この画像表示信号に基づいてＬＣＤドライバ１４２が駆動されることにより、画像制御信号に基づく画像がＬＣＤ表示部１４１に表示される。
【０００８】
【発明が解決しようとする課題】
主制御基板１００から音声制御基板１１０に与えられる音声制御信号は、図１３に示すように、ミュージックコントローラ１１５に入力すべき制御信号を作成するのに必要なデータ信号と、このデータ信号を音声制御基板１１０のＣＰＵ１１１が取り込むタイミングを通知するストローブ信号とを含む。主制御基板１００から画像制御基板１３０に与えられる画像制御信号も、音声制御信号と同様にデータ信号およびストローブ信号を含む。
【０００９】
図１４は、ストローブ信号波形と音声制御基板１１０または画像制御基板１３０がデータ信号を取り込むタイミングとの関係について説明するための図である。この図１４に示すような波形のストローブ信号が主制御基板１００から出力されると、音声制御基板１１０または画像制御基板１３０は、一般に、図１４に示すタイミングＷ，Ｘ，Ｙ，Ｚのいずれかでデータ信号を取り込む。すなわち、音声制御基板１１０または画像制御基板１３０は、ストローブ信号がＨ(high)レベルからＬ(low)レベルに立ち下がるタイミングＷ、ストローブ信号がＨレベルからＬレベルに立ち下がってから所定時間ｔ１が経過したタイミングＸ、ストローブ信号がＬレベルからＨレベルに立ち上がるタイミングＹまたはストローブ信号がＬレベルからＨレベルに立ち上がってから所定時間ｔ２が経過したタイミングＺのいずれかに応答してデータ信号を取り込む。
【００１０】
このようなストローブ信号の立ち上がりまたは立ち下がりに基づいてデータ信号の取り込みが行われる構成では、ストローブ信号にノイズが混入した場合に、主制御基板１００から取り込むべきデータ信号と異なる信号が音声制御基板１１０または画像制御基板１３０に取り込まれるおそれがある。
たとえば、ストローブ信号がＬレベルからＨレベルに立ち上がるタイミングＹが主制御基板１００からデータ信号を取り込むタイミングであると設定されている場合を想定する。この場合において、図１５のように、ストローブ信号がＬレベルである期間内にノイズＮ１またはノイズＮ２が発生すると、音声制御基板１１０または画像制御基板１３０は、このノイズＮ１またはノイズＮ２の発生をストローブ信号のＬレベルからＨレベルへの立ち上がりと判断して、その時点で主制御基板１００から送出されている信号をデータ信号として取り込む。その結果、主制御基板１００から本来取り込むべきデータ信号と異なる信号が音声制御基板１１０または画像制御基板１３０に取り込まれ、音声制御基板１１０または画像制御基板１３０による音声出力および画像出力の制御に不具合を生じる。
【００１１】
一方、この主制御基板１００、音声制御基板１１０および画像制御基板１３０には電源制御基板が接続されている。この電源制御基板は、交流電源から与えられるたとえばＡＣ２４Ｖの交流電圧を所定電圧（たとえば５Ｖ，１２Ｖ等）の直流電圧に変換し、その直流電圧を主制御基板１００、音声制御基板１１０等に与えるものである。
通常、遊技機には、停電発生時に遊技データのバックアップが行なわれるようになっており、たとえば供給電圧が著しく低下したとき、電源制御基板の電源回路から、主制御基板１００に、ＲＡＭ１００中の所定のデータを不揮発性メモリ等に保存させる命令を行うＮＭＩ（Non Maskable Interrupt）信号が与えられるようになっている。そして、ＮＭＩ信号が主制御基板１００、音声制御基板１１０等に確定され、メモリ保存処理を終了した後、電源回路から主制御基板１００または音声制御基板１１０に、初期化のためのリセット信号が与えられるようになっている。
【００１２】
ＮＭＩ信号は、図１４に示すストローブ信号の波形と同等の波形を有しており、ＮＭＩ信号が電源制御基板から出力されると、図１４に示すタイミングＸ，ＹのいずれかでＮＭＩ信号が確定される。すなわち、主制御基板１００は、ＮＭＩ信号がＨレベルからＬレベルに立ち下がってから所定時間ｔ１が経過したタイミングＸ、ＮＭＩ信号がＬレベルからＨレベルに立ち上がるタイミングＹのいずれかに応答してバックアップ動作を開始する。
【００１３】
また、リセット信号は、図１４に示すストローブ信号の波形と同等の波形を有しており、リセット信号が電源制御基板から出力されると、図１４に示すタイミングＸ，Ｙのいずれかでリセット信号が確定される。すなわち、主制御基板１００、音声制御基板１１０または画像制御基板１３０は、ＮＭＩ信号がＨレベルからＬレベルに立ち下がってから所定時間ｔ１が経過したタイミングＸ、ＮＭＩ信号がＬレベルからＨレベルに立ち上がるタイミングＹのいずれかに応答して初期化動作を開始する。
【００１４】
ところが、このＮＭＩ信号にノイズが混入した場合には、バックアップ動作が良好に行なわれない場合がある。たとえばＮＭＩ信号の立下りの後にノイズがあると、電源制御基板から送出されるＮＭＩ信号が、主制御基板１００に認識されず、遊技データのバックアップが行えないおそれがある。また、ノイズに応答してＮＭＩ信号が立ち下がると、停電していないにもかかわらず、バックアップ動作が行なわれてしまうおそれがある。
【００１５】
また、リセット信号にノイズが混入した場合には、初期化動作が正常に行なわれないおそれがある。たとえばリセット信号の立下りの後にノイズがあると、電源制御基板から送出されるリセット信号が、主制御基板１００、音声制御基板１１０等に認識されず、初期化動作が十分に行えないおそれがある。また、ノイズに応答してリセット信号が立ち下がると、停電していないにもかかわらず、初期化動作が行なわれてしまうおそれがある。
【００１６】
そこで、この発明の目的は、上述の技術的課題を解決し、第１の制御部から第２の制御部への信号の取込みを良好に行わせることができる遊技機用データ取得タイミング確定装置を提供することである。
【００１７】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、第１の制御部および第２の制御部を有する遊技機に備えられて、上記第２の制御部が上記第１の制御部から送信される所定の制御信号を確定するための制御信号確定装置であって、上記第１の制御部から第２の制御部に送信される所定の制御信号が予め定める第１のレベルから予め定める第２のレベルに変化した後、上記第２のレベルから上記第１のレベルに変化したことに基づいて、上記所定の制御信号を確定する確定信号を出力する確定信号出力手段と、上記所定の制御信号が上記第１のレベルから上記第２のレベルに変化したことに基づいて、所定の無効期間信号を出力する無効期間信号出力手段と、上記無効期間信号出力手段によって上記無効期間信号が出力されている間、上記所定の制御信号の状態の変化を無効とする処理を行う信号処理手段とを含み、上記無効期間信号出力手段は、上記所定の制御信号が上記第１のレベルから上記第２のレベルに変化したことに応答して無効期間信号の出力を開始し、その後、上記第２のレベルである状態が予め定める期間継続したことに応答して無効期間信号の出力を停止するものであることを特徴とする遊技機用制御信号確定装置である。
【００１９】
この発明によれば、第２の制御部が第１の制御部から送信された所定の制御信号の確定は、確定信号出力手段から出力される確定信号によって規定される。データ取得タイミング確定信号は、所定の制御信号が第２のレベルから第１のレベルに変化したことに基づいて出力されるが、無効期間信号の出力中における制御信号の状態変化は無効とされる。これにより、無効期間信号が出力されている期間中において、制御信号中にノイズが発生しても、そのノイズの発生に応答して、第２の制御部が第１の制御部から送られてくる信号を誤って取り込むことを防止できる。ゆえに、無効期間信号を出力する期間が適切に設定されていれば、第２の制御部は、本来取り込むべき制御信号を上手く取り込むことができ、この制御信号に基づく出力の制御を良好に行うことができる。
また、この発明によれば、制御信号が第２のレベルである状態が予め定める期間継続するまで、制御信号の変化が無効とされるので、制御信号の第１のレベルから第２のレベルへの変化直後に限らず、制御信号が第２のレベルである期間においてノイズが分散して発生する場合や多くのノイズが発生する場合に、このノイズによる影響を排除して、良好に制御信号の確定を行わせることができる。
請求項２に記載のように、上記無効期間信号出力手段は、上記所定の制御信号が上記第１のレベルから上記第２のレベルに変化してから上記予め定める期間、上記無効期間信号を出力し続ける手段と、上記無効期間信号の出力中に、上記所定の制御信号が上記第１のレベルから上記第２のレベルに再び変化した場合には、その変化からさらに上記予め定める期間、上記無効期間信号を出力し続ける手段とを含むものであってもよい。
【００２０】
また、請求項３のように、上記第１の制御部が主制御部であるとともに、上記第２の制御部が副制御部であって、上記所定の制御信号は、上記主制御部から送信されるデータ信号を取得するタイミングを規定するストローブ信号であってもよい。この場合には、上記データ信号は、上記第２の制御部が実行する制御に必要な信号を含むことが好ましい。さらに、請求項４のように、上記第１の制御部が電源制御部であるとともに、上記第２の制御部が主制御部および副制御部のうちのいずれかであって、上記所定の信号はＮＭＩ信号であってもよい。
【００２１】
さらにまた、請求項５のように、上記第１の制御部が電源制御部であるとともに、上記第２の制御部が主制御部および副制御部のうちのいずれかであって、上記所定の信号はリセット信号であってもよい。
上記主制御部は、上記遊技機におけるゲームの基本となる内容を制御するためのものであり、上記副制御部は、上記ゲームの基本となる内容に付加される周辺機能を制御するためのものであってもよい。上記周辺機能は、ゲームの雰囲気を盛り上げるための音声出力機能や画像出力機能を含む。さらに、電源制御部は、主制御部や副制御部に所定の電圧を与えるものである。
【００２４】
また、請求項６記載の発明は、第１の制御部と、この第１の制御部から送信される所定の制御信号を受信可能な第２の制御部と、請求項１ないし５のいずれかに記載の遊技機用制御信号確定装置とを備えたことを特徴とする遊技機である。
なお、上記遊技機は、遊技盤に向けて遊技球を発射して遊技を行う弾球遊技機であってもよいし、遊技に使用すべき所定枚数のメダルを使用して遊技を行うスロットマシンであってもよい。
【００２５】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係るパチンコ機の概略構成を示す正面図である。このパチンコ機は、ハンドルＨを操作して遊技盤１０内に遊技球を打ち出させることにより、遊技球を用いたゲーム（遊技）を行うことができるものであり、そのゲームの内容は、予め作成されたプログラムに基づいてコンピュータ制御されるようになっている。
【００２６】
遊技盤１０内に打ち出されるべき遊技球は、このパチンコ機の前面に設けられた上皿２０に貯留しておくことができる。遊技者がハンドルＨを操作すると、上皿２０内の遊技球が１個ずつ機内に導入され、機内に設けられた球発射装置（図示せず）によって遊技盤１０に向けて打ち出される。遊技盤１０に向けて打ち出された遊技球は、遊技盤１０の周縁部に配設された略円弧状のガイドレール１１に沿って移動し、遊技盤１０の上部から遊技盤１０内に導入される。
【００２７】
遊技盤１０内には、多数本の遊技釘（図示せず）が打設されており、最下部には、遊技球（アウト球）を機内に回収するためのアウト口１２が形成されている。遊技盤１０内に導入された遊技球は、多数本の遊技球の間を通ってアウト口１２に向けて落下する。遊技盤１０内にはまた、遊技球が入球可能な入賞口が適所に配設されていて、遊技盤１０内を落下する遊技球は、その落下の過程で上記入賞口に入球したり、上記入賞口には入球せずにアウト口１２に到達して機内に回収されたりする。上記入賞口に遊技球が入球した場合には、その入球に対して予め定める個数の遊技球（賞球）が付与される。
【００２８】
この実施形態ではさらに、遊技盤１０内に、たとえばＬＣＤ表示装置からなる図柄表示装置１３が設けられている。この図柄表示装置１３には、たとえば複数個の図柄表示位置が設定されており、各図柄表示位置には複数種類の図柄を表示できるようになっている。遊技盤１０内に配設された上記入賞口のうちの予め定める入賞口に遊技球が入球すると、図柄表示装置１３の各図柄表示位置における表示図柄がしばらく変動した後、所定の順序で停止されていく。そして、すべての図柄表示位置における図柄の変動が停止した時点で、各図柄表示位置に表示されている図柄の組み合わせが予め定める組み合わせと一致した場合には、遊技者に対して多数の賞球が付与される特別遊技モードが行われる。すなわち、この実施形態に係るパチンコ機は、いわゆる第１種パチンコ機である。
【００２９】
なお、パチンコ機は、必ずしも第１種パチンコ機である必要はなく、上記のような特別遊技モードを有していないタイプの機種であってもよい。
上皿２０の下方であってハンドルＨの左側には、上皿２０に貯留しきれない遊技球を貯留しておくための下皿３０が配設されている。また、上皿２０の下方には、たとえば上記入賞口への遊技球の入球時などに、ゲームの雰囲気を盛り上げるための音声（効果音）を発生するスピーカ４０が設けられている。
【００３０】
さらに、遊技盤１０の上方には、たとえば上記入賞口への遊技球の入球時などに、ゲームの雰囲気を盛り上げるために、スピーカ４０からの効果音の発生に合わせて点滅駆動される表示ランプ５０が配設されている。
図２は、このパチンコ機の電気的構成を示すブロック図であり、特に音声制御に関する構成が示されている。このパチンコ機は、ゲームの基本となる動作を制御するための主制御基板６０を備えている。主制御基板６０には、制御の中枢となるＣＰＵ６１、ゲームプログラムが記録されたＲＯＭ６３および制御時に必要なデータが書き込まれるＲＡＭ６２を含むマイクロコンピュータ等が実装されており、これらのＣＰＵ６１、ＲＡＭ６２およびＲＯＭ６３は、第１バスラインを介して相互に接続されている。
【００３１】
主制御基板６０には、信号線Ｌ１，Ｌ２を介して、スピーカ４０（図１参照）を含む音声信号再生装置７０から出力される音声を制御するための音声制御基板８０が接続されている。この音声制御基板８０には、ＣＰＵ８１、ＲＡＭ８２およびＲＯＭ８３が実装されており、これらのＣＰＵ８１、ＲＡＭ８２およびＲＯＭ８３は、第２バスライン８４を介して相互に接続されている。
第２バスライン８４には、音声信号再生装置７０から出力させるべき音声に対応した音声信号を作成するためのミュージックコントローラ８５が接続されている。このミュージックコントローラ８５には、第３バスライン８６を介して、ＲＡＭ８７およびＲＯＭ８８等のメモリが接続されている。ＲＡＭ８７は、ミュージックコントローラ８５が音声信号を作成する際にワークエリアとして機能するものであり、ＲＯＭ８８は、音色や音階などを表す音データを記憶しておくためのものである。
【００３２】
音声制御基板８０には、主制御基板６０から信号線Ｌ１，Ｌ２を介して音声制御信号が入力される。この音声制御信号には、たとえば７ビットのデータ列からなるデータ信号と、たとえば１ビットのデータからなるストローブ信号とが含まれている。データ信号は、ＣＰＵ８１がミュージックコントローラ８５に入力すべき制御信号を作成するのに必要な信号であり、主制御基板６０から信号線Ｌ１を介して第２バスライン８４に入力されるようになっている。
【００３３】
一方、ストローブ信号は、主制御基板６０のＣＰＵ６１が音声制御基板８０のＣＰＵ８１にデータ信号を取り込むタイミングを知らせるための信号であり、たとえば、通常はＨ(high)レベルであって、音声制御基板８０のＣＰＵ８１にデータ信号を取り込むタイミングを知らせる際には、一定時間だけＬ(low)レベルになった後にＬレベルからＨレベルに立ち上げられる。この実施形態において、音声制御基板８０のＣＰＵ８１は、ストローブ信号のＬレベルからＨレベルへの立ち上がりに応答してデータ信号を取り込めば、主制御基板６０から取り込むべきデータ信号を取得することができる。ところが、「発明が解決しようとする課題」の項にも記載したように、ストローブ信号の状態に応答してデータ信号の取込みを行うと、ストローブ信号にノイズが混入した場合に不都合を生じるおそれがある。
【００３４】
そこで、この実施形態に係る音声制御基板８０には、ストローブ信号確定通知回路８９が実装されており、主制御基板６０から信号線Ｌ２を介して送信されてくるストローブ信号は、まずストローブ信号確定通知回路８９に与えられるようになっている。ストローブ信号確定通知回路８９は、主制御基板６０から受信したストローブ信号に基づいて、ＣＰＵ８１が主制御基板６０から送出されるデータ信号を取り込むタイミングを確定し、その旨を表すデータ取得タイミング確定信号を第２バスライン８４に与える。
【００３５】
音声制御基板８０のＣＰＵ８１は、ストローブ信号確定通知回路８９からデータ取得タイミング確定信号が出力されると、この信号出力に応答して、上記信号線Ｌ１を介して送信されてくる信号をデータ信号として取り込む。そして、その取り込んだデータ信号に基づき、ＲＯＭ８３に記憶されているプログラムに従って、ミュージックコントローラ８５に入力すべき制御信号を作成する。ミュージックコントローラ８５は、ＣＰＵ８１から入力された制御信号に基づいて、ＲＯＭ８８から必要な音データを読み出して音声信号を作成する。この作成された音声信号は、ミュージックコントローラ８５から音声信号再生装置７０に与えられ、これにより、主制御基板６０から出力された音声制御信号に基づく音声が音声信号再生装置７０から出力される。
【００３６】
図３は、他の形態に係るストローブ信号確定通知回路８９の構成を示すブロック図である。ストローブ信号確定通知回路８９は、ストローブ信号Ａの状態変化を無効とすべき期間中、たとえばＬレベルの無効期間信号Ｂを発生する信号発生回路８９１と、この信号発生回路８９１から出力される無効期間信号Ｂの状態に基づいて、ストローブ信号Ａの状態変化を無効とするための処理を行う信号処理回路８９２とを有している。
【００３７】
信号発生回路８９１には、ＡＮＤゲート８９３と単安定マルチバイブレータ８９４とが備えられている。ＡＮＤゲート８９３の一方の入力端子には、主制御基板６０（図２参照）から送られてくるストローブ信号Ａが与えられ、他方の入力端子には、信号発生回路８９１から出力される無効期間信号Ｂがフィードバック入力されるようになっている。したがって、ＡＮＤゲート８９３の出力信号Ａ’は、ストローブ信号Ａおよび無効期間信号Ｂの両方がＨレベルの時にＨレベルとなり、ストローブ信号Ａまたは無効期間信号Ｂの少なくとも一方がＬレベルの時にＬレベルとなる。
【００３８】
ＡＮＤゲート８９３の出力信号Ａ’は、単安定マルチバイブレータ８９４に与えられている。単安定マルチバイブレータ８９４は、通常はＨレベルの無効期間信号Ｂを出力しており、ＡＮＤゲート８９３の出力信号Ａ’がＨレベルからＬレベルに立ち下がると、その立ち下がりに応答して予め定める期間だけＬレベルの無効期間信号Ｂを出力する。このＬレベルの無効期間信号Ｂが出力される期間は、Ｌレベルのストローブ信号Ａが出力される期間よりも短く設定されている。
【００３９】
信号処理回路８９２には、反転ゲート８９５およびＯＲゲート８９６が備えられており、単安定マルチバイブレータ８９４から出力される無効期間信号Ｂは、反転ゲート８９５を介してＯＲゲート８９６の一方の入力端子に与えられる。ＯＲゲート８９６の他方の入力端子には、主制御基板６０から送られてくるストローブ信号Ａが与えられている。無効期間信号ＢがＬレベルであれば、ＯＲゲート８９６の一方の入力端子にはＨレベル信号が与えられ、この時、ＯＲゲート８９６の出力信号Ｃは、ストローブ信号Ａの状態にかかわらずＨレベルとなる。一方、無効期間信号ＢがＨレベルであれば、ＯＲゲート８９６の一方の入力端子にはＬレベル信号が与えられ、この時、ＯＲゲート８９６の出力信号Ｃの状態は、ストローブ信号Ａの状態と一致する。すなわち、ストローブ信号ＡがＬレベルの時には、ＯＲゲート８９６の出力信号ＣもＬレベルとなり、ストローブ信号ＡがＨレベルの時には、ＯＲゲート８９６の出力信号ＣもＨレベルとなる。
【００４０】
ＯＲゲート８９６の出力信号Ｃは、単安定マルチバイブレータ８９７に与えられる。単安定マルチバイブレータ８９７は、通常はＨレベルのデータ取得タイミング確定信号Ｄを出力しており、ＯＲゲート８９６の出力信号ＣがＬレベルからＨレベルに立ち上がると、その立ち上がりに応答して予め定める期間だけＬレベルのデータ取得タイミング確定信号Ｄを出力する。このデータ取得タイミング確定信号Ｄは、音声制御基板８０の第２バスライン８４を介してＣＰＵ８１（図２参照）に与えられる。
【００４１】
図４は、他の形態に係るストローブ信号Ａ、無効期間信号Ｂ、ＡＮＤゲート８９３の出力信号Ａ’、ＯＲゲート８９６の出力信号Ｃおよびデータ取得タイミング確定信号Ｄの時間変化を示すタイミングチャートである。主制御基板６０から音声制御基板８０にデータ信号が送信される前は、主制御基板６０からはＨレベルのストローブ信号Ａが出力されており、無効期間信号Ｂ、ＡＮＤゲート８９３の出力信号Ａ’、ＯＲゲート８９６の出力信号Ｃおよびデータ取得タイミング確定信号ＤはいずれもＨレベルである。
【００４２】
主制御基板６０から音声制御基板８０へのデータ信号の送信に先立って、ストローブ信号ＡがＨレベルからＬレベルに立ち下がると、ＡＮＤゲート８９３に入力される無効期間信号Ｂの状態にかかわらず、ＡＮＤゲート８９３の出力信号Ａ’はＨレベルからＬレベルに立ち下がる。この出力信号Ａ’の立ち下がりに応答して単安定マルチバイブレータ８９４が作動して、出力信号Ａ’が立ち下がってから予め定める無効期間Ｔ２の間、単安定マルチバイブレータ８９４からＬレベルの無効期間信号Ｂが出力される。
【００４３】
このＬレベルの無効期間信号Ｂが出力される無効期間Ｔ２は、Ｌレベルのストローブ信号Ａが出力される期間Ｔ１よりも短く設定されている。また、無効期間Ｔ２は、ストローブ信号Ａへのノイズ混入状況（ノイズ発生状況）に応じて設定されている。すなわち、この制御回路の試験を行って、ストローブ信号Ａへのノイズ混入状況を調べた結果、ストローブ信号ＡのＨレベルからＬレベルへの立ち下がり直後にノイズの混入が集中している場合には、無効期間Ｔ２は比較的短く設定される。たとえば、Ｌレベルのストローブ信号Ａが出力される期間Ｔ１が３μｓに設定されている場合、Ｌレベルの無効期間信号Ｂが出力される無効期間Ｔ２は９００ｎｓ程度に設定されることが好ましい。
【００４４】
ＯＲゲート８９６の一方の入力端子には、無効期間信号Ｂを反転ゲート８９５で反転して得られる信号が入力される。反転ゲート８９５に与えられる無効期間信号Ｂは、ストローブ信号ＡがＬレベルに立ち下がってから無効期間Ｔ２の間はＬレベルであるから、この無効期間Ｔ２の間、ＯＲゲート８９６の一方の入力端子にはＨレベルの信号が入力されることになる。したがって、この無効期間Ｔ２の間、ＯＲゲート８９６の出力信号Ｃは、ストローブ信号Ａの状態にかかわらずＨレベルとなる。
【００４５】
これにより、ストローブ信号ＡのＬレベルへの立ち下がりから予め定める無効期間Ｔ２の間に、ストローブ信号ＡにノイズＮ１またはノイズＮ２が発生しても、ＯＲゲート８９６の出力信号ＣはＨレベルのままで変化しない。つまり、無効期間Ｔ２の間、ＯＲゲート８９６の出力信号ＣはＨレベルにホールドされる。
ストローブ信号ＡがＬレベルに立ち下がってから無効期間Ｔ２が経過して、反転ゲート８９５に与えられる無効期間信号ＢがＬレベルからＨレベルに立ち上がると、反転ゲート８９５からＯＲゲート８９６に与えられる信号がＨレベルからＬレベルに立ち下がる。したがって、無効期間Ｔ２の経過後は、ＯＲゲート８９６の出力信号Ｃの状態は、ＯＲゲート８９６の他方の入力端子にに入力されるストローブ信号Ａの状態と一致する。
【００４６】
ストローブ信号ＡがＬレベルに立ち下がってから期間Ｔ１が経過すると、言い換えれば、無効期間Ｔ２が経過してから期間Ｔ３（＝Ｔ１−Ｔ２）が経過すると、ストローブ信号ＡがＬレベルからＨレベルに立ち上がる。このストローブ信号Ａの立ち上がりに応答して、ＯＲゲート８９６の出力信号Ｃは、ＬレベルからＨレベルに立ち上がる。また、このＯＲゲート８９６の出力信号Ｃの立ち上がりに応答して、単安定マルチバイブレータ８９７からＬレベルのデータ取得タイミング確定信号Ｄが出力される。このＬレベルのデータ取得タイミング確定信号Ｄは、ＯＲゲート８９６の出力信号Ｃが立ち上がってから予め定める期間Ｔ４（たとえば９μｓ）だけ出力される。
【００４７】
データ取得タイミング確定信号Ｄは、上記したように音声制御基板８０の第２バスライン８４を介してＣＰＵ８１に与えられており、ＣＰＵ８１は、データ取得タイミング確定信号ＤのＨレベルからＬレベルへの立ち下がりに応答して、主制御基板６０から送信されてくる信号をデータ信号として取り込む。
以上のようにこの形態によれば、音声制御基板８０のＣＰＵ８１は、ＯＲゲート８９６の出力信号ＣのＨレベルへの立ち上がりに同期して、データ取得タイミング確定信号ＤがＨレベルからＬレベルへの立ち下がったことに基づいて、主制御基板６０からデータ信号を取り込む。ＯＲゲート８９６の出力信号Ｃは、ストローブ信号ＡのＬレベルへの立ち下がりから予め定める無効期間Ｔ２の間、ストローブ信号Ａの状態にかかわらずＨレベルのままで変化せず、無効期間Ｔ２の経過後にＬレベルに立ち下がり、その後はストローブ信号Ａの状態に応じて変化する。
【００４８】
これにより、無効期間Ｔ２中におけるノイズの発生に応答して、音声制御基板８０のＣＰＵ８１が主制御基板６０から送られてくる信号をデータ信号として誤って取り込むことを防止できる。ゆえに、無効期間Ｔ２が適切に設定されていれば、音声制御基板８０のＣＰＵ８１は、主制御基板６０から本来取り込むべきデータ信号を取り込むことができ、このデータ信号に基づく音声出力の制御を良好に行うことができる。
【００４９】
図５は、この発明の一実施形態に係るストローブ信号確定通知回路の構成を示すブロック図である。この図５において、上述した図３に示す各部に相当する部分には同一の参照符号を付すこととする。
この実施形態に係るストローブ信号確定通知回路９０は、上述した図３の形態に係るストローブ信号確定通知回路８９と比較して、図３の形態に係るストローブ信号確定通知回路８９の信号発生回路８９１に備えられているＡＮＤゲート８９３が、この実施形態に係るストローブ信号確定通知回路９０の信号発生回路９０１には備えられていない点で異なる。
【００５０】
すなわち、このストローブ信号確定通知回路９０の信号発生回路９０１には、単安定マルチバイブレータ８９４のみが備えられており、この単安定マルチバイブレータ８９４には、ストローブ信号Ａが直接に入力されるようになっている。したがって、ストローブ信号ＡがＨレベルからＬレベルに立ち下がると、単安定マルチバイブレータ８９４は、そのストローブ信号Ａの立ち下がりに応答して予め定める期間だけＬレベルの無効期間信号Ｂを出力する。
【００５１】
図６は、ストローブ信号Ａ、無効期間信号Ｂ、ＯＲゲート８９６の出力信号Ｃおよびデータ取得タイミング確定信号Ｄの時間変化を示すタイミングチャートである。また、図６には、ストローブ信号ＡにノイズＮ１，Ｎ２が混入した場合における無効期間信号Ｂ’の時間変化も示されている。
なお、上述した図３の形態と同様に、主制御基板６０から音声制御基板８０にデータ信号が送信される前は、主制御基板６０からはＨレベルのストローブ信号Ａが出力されており、無効期間信号Ｂ、ＯＲゲート８９６の出力信号Ｃおよびデータ取得タイミング確定信号ＤはいずれもＨレベルである。
【００５２】
主制御基板６０から音声制御基板８０へのデータ信号の送信に先立って、ストローブ信号ＡがＨレベルからＬレベルに立ち下がると、このストローブ信号Ａの立ち下がりに応答して単安定マルチバイブレータ８９４が作動し、ストローブ信号Ａが立ち下がってから予め定める無効期間Ｔ５の間、単安定マルチバイブレータ８９４からＬレベルの無効期間信号Ｂが出力される。
もし、ストローブ信号ＡがＬレベルに立ち下がってから無効期間Ｔ５が経過するまでの間に、ストローブ信号ＡにノイズＮ１が発生した場合、ノイズＮ１の立ち上がりおよび立ち下がりが単安定マルチバイブレータ８９４に入力され、この入力に応答して単安定マルチバイブレータ８９４が再作動する。これにより、ノイズＮ１の発生時から新たな無効期間Ｔ５の間、単安定マルチバイブレータ８９４からＬレベルの無効期間信号Ｂが出力される。また、この新たな無効期間Ｔ５の間にストローブ信号ＡにノイズＮ２が発生した場合には、そのノイズＮ２の発生からさらに無効期間Ｔ５だけＬレベルの無効期間信号Ｂが出力される。すなわち、単安定マルチバイブレータ８９４から出力される無効期間信号Ｂは、ストローブ信号ＡのＬレベル状態が無効期間Ｔ５より長く保持され続けると、ＬレベルからＨレベルに立ち上がる。
【００５３】
なお、単安定マルチバイブレータ８９４の再作動の回数は、Ｌレベルのストローブ信号Ａが出力される期間Ｔ１および無効期間Ｔ５に応じて適切に設定されている。すなわち、単安定マルチバイブレータ８９４の再作動の回数は、単安定マルチバイブレータ８９４からＬレベルの無効期間信号Ｂが出力され続ける期間Ｔ６が上記期間Ｔ１よりも短くなるように設定されている。
ストローブ信号ＡのＬレベル状態が無効期間Ｔ５以上続き、反転ゲート８９５に与えられる無効期間信号ＢがＬレベルからＨレベルに立ち上がると、反転ゲート８９５からＯＲゲート８９６に与えられる信号がＨレベルからＬレベルに立ち下がる。そして、ストローブ信号ＡがＬレベルに立ち下がってから期間Ｔ１が経過し、ストローブ信号ＡがＬレベルからＨレベルに立ち上がると、このストローブ信号Ａの立ち上がりに応答して、ＯＲゲート８９６の出力信号ＣがＬレベルからＨレベルに立ち上がる。また、このＯＲゲート８９６の出力信号Ｃの立ち上がりに応答して、単安定マルチバイブレータ８９７からＬレベルのデータ取得タイミング確定信号Ｄが出力される。
【００５４】
以上のようにこの実施形態によっても、上述した図３の形態と同様に、ストローブ信号Ａに発生するノイズの影響を排除して、主制御基板６０から送られてくるデータ信号を良好なタイミングで取り込むことができる。
また、上述した図３の形態に係るストローブ信号確定通知回路８９は、ストローブ信号ＡのＨレベルからＬレベルへの立ち下がりから一定の無効期間Ｔ２だけストローブ信号Ａの変化を無効にしており、ストローブ信号Ａの立ち下がり直後にノイズが多く発生する場合に特に有用である。これに対し、この実施形態に係るストローブ信号確定通知回路９０は、ストローブ信号ＡのＬレベル状態が無効期間Ｔ５以上続くまでストローブ信号Ａの変化を無効としていることにより、ストローブ信号Ａの立ち下がり直後に限らず、ストローブ信号ＡがＬレベルである期間Ｔ１においてノイズが分散して発生する場合や、多くのノイズが発生する場合に特に有用である。
【００５５】
以上、この発明の実施形態について説明したが、この発明は、上述の実施形態に限定されるものではない。たとえば、ストローブ信号がＬレベルからＨレベルへの立ち上がるタイミングがデータ信号を取り込むべきタイミングに設定されている場合を例にとったが、ストローブ信号がＨレベルからＬレベルに立ち下がるタイミング、ストローブ信号がＨレベルからＬレベルに立ち下がってから所定時間が経過したタイミング、またはストローブ信号がＬレベルからＨレベルに立ち上がってから所定時間が経過したタイミングがデータ信号を取り込むべきタイミングに設定されている場合においても、この発明を適用することができる。
【００５６】
また、以上の説明では、ストローブ信号Ａを確定させる態様について説明したが、この発明はその他の制御信号の確定に用いることができるものである。
図７は、パチンコ機の他の実施形態に係る電気的構成を示すブロック図である。この図７においては、上述した図２と同様、音声制御に関する構成が示されており、図２に示す各部に相当する部分には同一の参照符号を付し、説明を省略することとする。
【００５７】
このパチンコ機においては、主制御基板６０や音声制御基板８０に、電源制御基板９１が接続されている。この電源制御基板９１は電源回路９２を備えている。電源回路９２は、図示しない交流電源から与えられるたとえばＡＣ２４Ｖの交流電圧を所定電圧（たとえばＤＣ５Ｖ、ＤＣ１２Ｖ、ＤＣ３２Ｖ）の直流電圧に変換し、この直流電圧を、主制御基板６０、音声制御基板８０等に与えるものであり、主制御基板６０や音声制御基板８０に制御信号を送出するための信号送出部９３を有している。
【００５８】
また、この図７の実施形態に係る主制御基板６０が、図２の実施形態に係る主制御基板と異なるのは、第１バスライン６７にバックアップメモリ６４が接続されている点である。この実施形態においては図７に示すようにバックアップメモリ６４をＲＡＭ６２と別個のものとしているが、このバックアップメモリ６４はＲＡＭ６２内に内蔵されるものであってもよい。
主制御基板６０には、所定の直流電圧のほか、電源制御基板９１から信号線Ｌ３，Ｌ４を介して制御信号が入力される。この制御信号にはＮＭＩ（Non Maskable Interrupt）信号やリセット信号が含まれている。
【００５９】
ＮＭＩ信号は、たとえば停電の発生時のように、電源回路９２への供給電圧が著しく低下したときに、ＣＰＵ６１に、ＲＡＭ６２内の遊技データをバックアップメモリ６４に保存させておくのに必要な信号であり、電源制御基板９１の信号送出部９３から信号線Ｌ４を介して第１バスライン６７に入力されるようになっている。また、リセット信号は、ＣＰＵ６１の内部設定等を初期化するのに必要な信号であり、電源制御基板９１の信号送出部９３から信号線Ｌ３を介して第１バスライン６７に入力されるようになっている。
【００６０】
音声制御基板８０には、所定の直流電圧のほか、電源制御基板９１から制御信号が入力される。この制御信号にはリセット信号とが含まれている。リセット信号は、ＣＰＵ８１の内部設定等を初期化するのに必要な信号であり電源制御基板９１の信号送出部９３から信号線Ｌ５を介して第２バスライン８４に入力されるようになっている。
一方、ＮＭＩ信号は、電源制御基板９１への給電停止等に伴い、主制御基板６０のＣＰＵ６１に、ＲＡＭ６２内の遊技データをバックアップメモリ６４に保存させる命令を行なう信号であり、たとえば、通常はＨ(high)レベルであって、主制御基板６０のＣＰＵ６１に遊技データの保存を行なわせる際には、一定時間だけＬ(low)レベルになった後にＬレベルからＨレベルに立ち上げられる。
【００６１】
また、リセット信号は、主制御基板６０および音声制御基板８０のＣＰＵ６１，８１の内部設定等を初期化させるための信号であり、たとえば、通常はＨ(high)レベルであって、初期化を開始させる際には一定時間だけＬ(low)レベルになった後にＬレベルからＨレベルに立ち上げられる。
この実施形態において、主制御基板６０のＣＰＵ６１は、ＮＭＩ信号のＬレベルからＨレベルへの立ち上がりに応答してＮＭＩ信号を確定すれば、ＲＡＭ６２の遊技データをバックアップメモリ６４に保存することができる。また、主制御基板６０および音声制御基板８０のＣＰＵ６１，８１は、リセット信号のＬレベルからＨレベルへの立ち上がりに応答してリセット信号を確定すれば、ＣＰＵ６１，８１の内部設定等を初期化することができる。
【００６２】
ところが、「発明が解決しようとする課題」の項にも記載したように、ＮＭＩ信号やリセット信号の状態に応答して各信号の確定を行なうと、これらの信号にノイズが混入した場合に不都合を生じるおそれがある。
そこで、主制御基板６０には、ＮＭＩ信号確定通知回路６５が実装されており、電源制御基板９１から送信されてくるＮＭＩ信号は、まずＮＭＩ信号確定通知回路６５に与えられるようになっている。その後ＮＭＩ信号が確定されると、ＮＭＩ信号確定通知回路６５からＮＭＩ確定信号がＣＰＵ６１に与えられ、これにより、ＲＡＭ６２内の遊技データがバックアップメモリ６４に保存される。
【００６３】
また、主制御基板６０には、リセット信号確定通知回路６６が実装されており、電源制御基板９１の信号送出部９３から送出されるリセット信号は、まずリセット信号確定通知回路６６に与えられるようになっている。その後リセット信号が確定されると、リセット信号確定通知回路６６からリセット確定信号がＣＰＵ６１に与えられ、これにより、ＣＰＵ６１の内部設定等が初期化される。
一方、音声制御基板８０には、リセット信号確定通知回路９９が実装されており、電源制御基板９１から送信されてくるリセット信号は、まずリセット信号確定通知回路９９に与えられるようになっている。その後リセット信号が確定されると、リセット信号確定通知回路９９からリセット確定信号がＣＰＵ８１に与えられ、これにより、ＣＰＵ８１の内部設定等が初期化され、これにより、音声信号再生装置７０が停止状態となる。
【００６４】
図８は、ＮＭＩ信号確定通知回路６５の構成を示すブロック図である。
ＮＭＩ信号確定通知回路６５は、ＮＭＩ信号Ｅの状態変化を無効とすべき期間中、たとえばＬレベルの無効期間信号Ｆを発生する信号発生回路６５１と、この信号発生回路６５１から出力される無効期間信号Ｆの状態に基づいて、ＮＭＩ信号Ｅの状態変化を無効とするための処理を行う信号処理回路６５２とを有している。
【００６５】
信号発生回路６５１には、ＡＮＤゲート６５３と単安定マルチバイブレータ６５４とが備えられている。ＡＮＤゲート６５３の一方の入力端子には、主制御基板６０（図７参照）から送られてくるＮＭＩ信号Ｅが与えられ、他方の入力端子には、信号発生回路６５１から出力される無効期間信号Ｆがフィードバック入力されるようになっている。したがって、ＡＮＤゲート６５３の出力信号Ａ’は、ＮＭＩ信号Ｅおよび無効期間信号Ｆの両方がＨレベルの時にＨレベルとなり、ＮＭＩ信号Ｅまたは無効期間信号Ｆの少なくとも一方がＬレベルの時にＬレベルとなる。
【００６６】
ＡＮＤゲート６５３の出力信号Ｅ’は、単安定マルチバイブレータ６５４に与えられている。単安定マルチバイブレータ６５４は、通常はＨレベルの無効期間信号Ｆを出力しており、ＡＮＤゲート６５３の出力信号Ｅ’がＨレベルからＬレベルに立ち下がると、その立ち下がりに応答して予め定める期間だけＬレベルの無効期間信号Ｆを出力する。このＬレベルの無効期間信号Ｆが出力される期間は、ＬレベルのＮＭＩ信号Ｅが出力される期間よりも短く設定されている。
【００６７】
信号処理回路６５２には、反転ゲート６５５およびＯＲゲート６５６が備えられており、単安定マルチバイブレータ６５４から出力される無効期間信号Ｆは、反転ゲート６５５を介してＯＲゲート６５６の一方の入力端子に与えられる。ＯＲゲート６５６の他方の入力端子には、主制御基板６０から送られてくるＮＭＩ信号Ｅが与えられている。無効期間信号ＦがＬレベルであれば、ＯＲゲート６５６の一方の入力端子にはＨレベル信号が与えられ、この時、ＯＲゲート６５６の出力信号（ＮＭＩ確定信号）Ｇは、ＮＭＩ信号Ｅの状態にかかわらずＨレベルとなる。一方、無効期間信号ＦがＨレベルであれば、ＯＲゲート６５６の一方の入力端子にはＬレベル信号が与えられ、この時、ＮＭＩ確定信号Ｇの状態は、ＮＭＩ信号Ｅの状態と一致する。すなわち、ＮＭＩ信号ＥがＬレベルの時には、ＮＭＩ確定信号ＧもＬレベルとなり、ＮＭＩ信号ＥがＨレベルの時には、ＮＭＩ確定信号ＧもＨレベルとなる。このＮＭＩ確定信号Ｇは、主制御基板６０の第１バスライン６７を介してＣＰＵ６１（図７参照）に与えられる。
【００６８】
図９は、ＮＭＩ信号Ｅ、無効期間信号Ｆ、ＡＮＤゲート６５３の出力信号Ｅ’およびＮＭＩ確定信号Ｇの時間変化を示すタイミングチャートである。ＮＭＩ信号が確定する前は、電源制御基板９１からはＨレベルのＮＭＩ信号Ｅが出力されており、無効期間信号Ｆ、ＡＮＤゲート６５３の出力信号Ｅ’およびＮＭＩ確定信号ＧはいずれもＨレベルである。
電源制御基板９１から主制御基板６０に送信されるＮＭＩ信号の確定に先立って、ＮＭＩ信号ＥがＨレベルからＬレベルに立ち下がると、ＡＮＤゲート６５３に入力される無効期間信号Ｆの状態にかかわらず、ＡＮＤゲート６５３の出力信号Ｅ’はＨレベルからＬレベルに立ち下がる。この出力信号Ｅ’の立ち下がりに応答して単安定マルチバイブレータ６５４が作動して、出力信号Ｅ’が立ち下がってから予め定める無効期間Ｔ８の間、単安定マルチバイブレータ６５４からＬレベルの無効期間信号Ｆが出力される。
【００６９】
このＬレベルの無効期間信号Ｆが出力される無効期間Ｔ８は、ＬレベルのＮＭＩ信号Ｅが出力される期間Ｔ７よりも短く設定されている。また、無効期間Ｔ８は、ＮＭＩ信号Ｅへのノイズ混入状況（ノイズ発生状況）に応じて設定されている。すなわち、この制御回路の試験を行って、ＮＭＩ信号Ｅへのノイズ混入状況を調べた結果、ＮＭＩ信号ＥのＨレベルからＬレベルへの立ち下がり直後にノイズの混入が集中している場合には、無効期間Ｔ８は比較的短く設定される。たとえば、ＬレベルのＮＭＩ信号Ｅが出力される期間Ｔ７が３μｓに設定されている場合、Ｌレベルの無効期間信号Ｆが出力される無効期間Ｔ８は９００ｎｓ程度に設定されることが好ましい。
【００７０】
ＯＲゲート６５６の一方の入力端子には、無効期間信号Ｆを反転ゲート６５５で反転して得られる信号が入力される。反転ゲート６５５に与えられる無効期間信号Ｆは、ＮＭＩ信号ＥがＬレベルに立ち下がってから無効期間Ｔ８の間はＬレベルであるから、この無効期間Ｔ８の間、ＯＲゲート６５６の一方の入力端子にはＨレベルの信号が入力されることになる。したがって、この無効期間Ｔ８の間、ＮＭＩ確定信号Ｇは、ＮＭＩ信号Ｅの状態にかかわらずＨレベルとなる。
【００７１】
これにより、ＮＭＩ信号ＥのＬレベルへの立ち下がりから予め定める無効期間Ｔ８の間に、ＮＭＩ信号Ｅにノイズが発生しても、ＮＭＩ確定信号ＧはＨレベルのままで変化しない。つまり、無効期間Ｔ８の間、ＮＭＩ確定信号ＧはＨレベルにホールドされる。
ＮＭＩ信号ＥがＬレベルに立ち下がってから無効期間Ｔ８が経過して、反転ゲート６５５に与えられる無効期間信号ＦがＬレベルからＨレベルに立ち上がると、反転ゲート６５５からＯＲゲート６５６に与えられる信号がＨレベルからＬレベルに立ち下がる。したがって、無効期間Ｔ８の経過後は、ＮＭＩ確定信号Ｇの状態は、ＯＲゲート６５６の他方の入力端子に入力されるＮＭＩ信号Ｅの状態と一致する。
【００７２】
ＮＭＩ信号ＥがＬレベルに立ち下がってから期間Ｔ１が経過すると、言い換えれば、無効期間Ｔ８が経過してから期間Ｔ９（＝Ｔ７−Ｔ８）が経過すると、ＮＭＩ信号ＥがＬレベルからＨレベルに立ち上がる。このＮＭＩ信号Ｅの立ち上がりに応答して、ＮＭＩ確定信号Ｇは、ＬレベルからＨレベルに立ち上がる。また、このＮＭＩ確定信号Ｇの立ち上がりに応答して、ＣＰＵ６１のバックアップ動作が開始される。
【００７３】
以上のように、主制御基板６０のＣＰＵ６１は、ＮＭＩ確定信号ＧのＨレベルへの立ち上がりに同期して、ＲＡＭ６２内の遊技データをバックアップメモリ６４に保存する。ＮＭＩ確定信号Ｇは、ＮＭＩ信号ＥのＬレベルへの立ち下がりから予め定める無効期間Ｔ８の間、ＮＭＩ信号Ｅの状態にかかわらずＨレベルのままで変化せず、無効期間Ｔ８の経過後にＬレベルに立ち下がり、その後はＮＭＩ信号Ｅの状態に応じて変化する。
【００７４】
これにより、無効期間Ｔ８中におけるノイズの発生に応答して、主制御基板６０のＣＰＵ６１が、電源制御基板９１から送られてくるＮＭＩ信号Ｅを非認識してしまうことを防止でき、これにより、停電時にバックアップ動作が行なわれないという不具合が生じることがない。また、ノイズに応答してＮＭＩ信号Ｅが立ち下がったとしてもこのノイズが無効化されるので、無駄にバックアップ動作が行なわれない。ゆえに、無効期間Ｔ８が適切に設定されていれば、主制御基板６０のＣＰＵ６１は、電源制御基板９１から入力したＮＭＩ信号Ｅの確定を良好に行なうことができ、このＮＭＩ信号Ｅに基づく停電時のバックアップ処理を良好に行うことができる。
【００７５】
次に、リセット信号確定通知回路６６，９９について説明する。リセット信号確定通知回路６６，９９は、たとえば図８を用いて説明したＮＭＩ信号確定通知回路６５と同等の構成を備えたものであり、それについての詳細な説明は省略する。ＡＮＤゲートの一方の入力端子には、電源制御基板９１（図７参照）から送られてくるリセット信号Ｊが与えられ、他方の入力端子には、信号発生回路から出力される無効期間信号Ｋがフィードバック入力されるようになっている。ＯＲゲートからはリセット確定信号Ｍが出力されるようになっている。
【００７６】
図１０は、リセット信号Ｊ、無効期間信号Ｋ、ＡＮＤゲートの出力信号Ｊ’、リセット確定信号Ｍおよび初期化動作の時間変化を示すタイミングチャートである。
リセット信号Ｊが確定する前は、電源制御基板９１からはＨレベルのリセット信号Ｊが出力されており、無効期間信号Ｋ、ＡＮＤゲートの出力信号Ｊ’およびリセット確定信号ＭはいずれもＨレベルである。
【００７７】
電源制御基板９１から主制御基板６０および音声制御基板８０に送信されるリセット信号Ｊの確定に先立って、リセット信号ＪがＨレベルからＬレベルに立ち下がると、ＡＮＤゲートに入力される無効期間信号Ｋの状態にかかわらず、ＡＮＤゲートの出力信号Ｊ’はＨレベルからＬレベルに立ち下がる。この出力信号Ｊ’の立ち下がりに応答して単安定マルチバイブレータが作動して、出力信号Ｊ’が立ち下がってから予め定める無効期間Ｔ１１の間、単安定マルチバイブレータからＬレベルの無効期間信号Ｋが出力される。
【００７８】
このＬレベルの無効期間信号Ｋが出力される無効期間Ｔ８は、Ｌレベルのリセット信号Ｊが出力される期間Ｔ１０よりも短く設定されている。また、無効期間Ｔ１１は、リセット信号Ｊへのノイズ混入状況（ノイズ発生状況）に応じて設定されている。すなわち、この制御回路の試験を行って、リセット信号Ｊへのノイズ混入状況を調べた結果、リセット信号ＪのＨレベルからＬレベルへの立ち下がり直後にノイズの混入が集中している場合には、無効期間Ｔ１１は比較的短く設定される。たとえば、Ｌレベルのリセット信号Ｊが出力される期間Ｔ１０が３００μｓに設定されている場合、Ｌレベルの無効期間信号Ｋが出力される無効期間Ｔ１１は１０ｎｓ程度に設定されることが好ましい。
【００７９】
ＯＲゲートの一方の入力端子には、無効期間信号Ｋを反転ゲートで反転して得られる信号が入力される。反転ゲートに与えられる無効期間信号Ｋは、リセット信号ＪがＬレベルに立ち下がってから無効期間Ｔ１１の間はＬレベルであるから、この無効期間Ｔ１１の間、ＯＲゲートの一方の入力端子にはＨレベルの信号が入力されることになる。したがって、この無効期間Ｔ１１の間、リセット確定信号Ｍは、リセット信号Ｊの状態にかかわらずＨレベルとなる。
【００８０】
これにより、リセット信号ＪのＬレベルへの立ち下がりから予め定める無効期間Ｔ１１の間に、リセット信号Ｊにノイズが発生しても、リセット確定信号ＭはＨレベルのままで変化しない。つまり、無効期間Ｔ１１の間、リセット確定信号ＭはＨレベルにホールドされる。
リセット信号ＪがＬレベルに立ち下がってから無効期間Ｔ１１が経過して、反転ゲートに与えられる無効期間信号ＫがＬレベルからＨレベルに立ち上がると、反転ゲートからＯＲゲートに与えられる信号がＨレベルからＬレベルに立ち下がる。したがって、無効期間Ｔ１１の経過後は、リセット確定信号Ｍの状態は、ＯＲゲートの他方の入力端子に入力されるリセット信号Ｊの状態と一致する。
【００８１】
リセット信号ＪがＬレベルに立ち下がってから期間Ｔ１が経過すると、言い換えれば、無効期間Ｔ１１が経過してから期間Ｔ１２（＝Ｔ１０−Ｔ１１）が経過すると、リセット信号ＪがＬレベルからＨレベルに立ち上がる。このリセット信号Ｊの立ち上がりに応答して、リセット確定信号Ｍは、ＬレベルからＨレベルに立ち上がる。また、このリセット確定信号Ｍの立ち上がりに応答して、ＣＰＵ６１のバックアップ動作が開始される。
【００８２】
以上のようにこの図１０の形態によれば、主制御基板６０のＣＰＵ６１はリセット確定信号ＭのＨレベルへの立ち上がりに同期して初期化動作が実行される。リセット確定信号Ｍは、リセット信号ＪのＬレベルへの立ち下がりから予め定める無効期間Ｔ１１の間、リセット信号Ｊの状態にかかわらずＨレベルのままで変化せず、無効期間Ｔ１１の経過後にＬレベルに立ち下がり、その後はリセット信号Ｊの状態に応じて変化する。
【００８３】
また、音声制御基板８０のＣＰＵ８１は、リセット確定信号ＭのＨレベルへの立ち上がりに同期して初期化動作を実行する。リセット確定信号Ｍは、リセット信号ＪのＬレベルへの立ち下がりから予め定める無効期間Ｔ１１の間、リセット信号Ｊの状態にかかわらずＨレベルのままで変化せず、無効期間Ｔ１１の経過後にＬレベルに立ち下がり、その後はリセット信号Ｊの状態に応じて変化する。
これにより、無効期間Ｔ１１中におけるノイズの発生に応答して、ＣＰＵ６１，８１が、電源制御基板９１から送られてくるリセット信号Ｊを非認識してしまうことを防止でき、これにより、停電時において、初期化動作が行なわれないという不具合が生じることがない。また、ノイズに応答してＮＭＩ信号Ｅが立ち下がったとしてもこのノイズが無効化されるので、誤って初期化動作が行なわれることもない。ゆえに、無効期間Ｔ１１が適切に設定されていれば、ＣＰＵ６１，８１は、電源制御基板９１から良好にＮＭＩ信号Ｅを取り込むことができ、停電時にＣＰＵ６１，８１の内部設定等の初期化処理を良好に行うことができる。
【００８４】
また、ＮＭＩ信号確定通知回路６５およびリセット信号通知回路６６，９９の信号発生回路６５１は、ＡＮＤゲート６５３と単安定マルチバイブレータ６５４とが備えたものとして説明したが、図５に示すストローブ信号確定通知回路９０の信号発生回路９０１のように、ＡＮＤゲート６５３を備えていないものとすることもできる。
この場合には、ＮＭＩ信号確定通知回路６５やリセット信号通知回路６６，９９は、ＮＭＩ信号Ｅやリセット信号ＪのＬレベル状態が所定の無効期間以上続くまでこれらの信号Ｅ，Ｊの変化を無効とすることができ、信号Ｅ，ＪがＬレベルである期間Ｔ７，Ｔ１０においてノイズが分散して発生する場合や、多くのノイズが発生する場合に特に有用である。
【００８５】
なお、図９の形態および図１０の形態では、ＮＭＩ信号やリセット信号がＬレベルからＨレベルへの立ち上がるタイミングが各信号を確定するタイミングに設定されている場合を例にとったが、ＮＭＩ信号やリセット信号がＨレベルからＬレベルに立ち下がってから所定時間が経過したタイミングが各信号を確定するタイミングに設定されている場合においても、この発明を適用することができる。
【００８６】
さらに、上述の実施形態では、電源制御基板９１から音声制御基板８０に与えられる制御信号がリセット信号だけの場合について説明したが、この制御信号がリセット信号だけでなくＮＭＩ信号を含むものであってもよい。
また、上述の実施形態では、音声制御に関する回路（副制御部）は、ゲームの基本となる動作を制御するための回路（主制御部）を実装した主制御基板とは別に設けられた副制御基板に実装されているとしたが、主制御基板上に実装されていてもよい。
【００８７】
さらにまた、上述の実施形態では、音声制御に関する構成を例にとって説明したが、この発明は、図柄表示装置１３などの画像表示装置への画像出力を制御する画像制御回路（第２の制御部）が第１の制御部からデータ信号を取得するタイミングを確定するために適用されてもよい。その他にも、パチンコ機の内部から賞球を払い出すための賞球払出装置を制御する賞球払出制御回路や、表示ランプ５０などのランプ類の駆動を制御するランプ制御回路などの第２の制御部が第１の制御部からデータ信号を取得するタイミングを確定するために広く適用することができる。
【００８８】
また、上述の実施形態においては、この発明がパチンコ機に適用された例を取り上げたが、たとえばスロットマシン等の他の種類の遊技機に、この発明が適用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るパチンコ機の概略構成を示す正面図である。
【図２】このパチンコ機の電気的構成を示すブロック図であり、特に音声制御に関する構成が示されている。
【図３】他の形態に係るストローブ信号確定通知回路の構成を示すブロック図である。
【図４】他の形態に係るストローブ信号Ａ、無効期間信号Ｂ、ＡＮＤゲートの出力信号Ａ’、ＯＲゲートの出力信号Ｃおよびデータ取得タイミング確定信号Ｄの時間変化を示すタイミングチャートである。
【図５】この発明の一実施形態に係るストローブ信号確定通知回路の構成を示すブロック図である。
【図６】ストローブ信号Ａ、無効期間信号Ｂ、ＯＲゲートの出力信号Ｃおよびデータ取得タイミング確定信号Ｄの時間変化を示すタイミングチャートである。
【図７】パチンコ機の他の実施形態に係る電気的構成を示すブロック図であり、特に音声制御に関する構成が示されている。
【図８】ＮＭＩ信号確定通知回路の構成を示すブロック図である。
【図９】ＮＭＩ信号Ｅ、無効期間信号Ｆ、ＡＮＤゲートの出力信号Ｅ’、ＮＭＩ確定信号Ｇおよびバックアップ動作の時間変化を示すタイミングチャートである。
【図１０】リセット信号Ｊ、無効期間信号Ｋ、ＡＮＤゲートの出力信号Ｊ’、リセット確定信号Ｌおよび初期化動作の時間変化を示すタイミングチャートである。
【図１１】従来の遊技機に備えられた音声制御に関する制御回路の構成を示すブロック図である。
【図１２】従来の遊技機に備えられた画像制御に関する制御回路の構成を示すブロック図である。
【図１３】主制御基板から副制御基板に与えられる信号について説明するための図である。
【図１４】従来の遊技機におけるストローブ信号とデータ取得タイミングとの関係について説明するための図である。
【図１５】ストローブ信号にノイズが混入した場合に生じる不都合について説明するための図である。
【符号の説明】
６０  主制御基板
８０  音声制御基板
８９，９０  ストローブ信号確定通知回路（データ取得タイミング確定装置）
９１  電源制御基板（電源制御部）
６５１，８９１，９０１  信号発生回路（無効期間信号出力手段）
６５２，８９２  信号処理回路（信号処理手段）
６５７，８９７  単安定マルチバイブレータ（確定信号出力手段）
Ａ  ストローブ信号
Ｂ，Ｆ，Ｋ  無効期間信号
Ｄ  データ取得タイミング確定信号
Ｅ  ＮＭＩ信号
Ｇ  ＮＭＩ確定信号
Ｊ  リセット信号
Ｍ  リセット確定信号
Ｔ２，Ｔ８，Ｔ１１  無効期間（一定期間）
Ｔ５  無効期間（予め定める期間）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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