(57)【特許請求の範囲】
【請求項１】
互いに並列に配置された一対のダイオード接続トランジスタを備える全差動増幅回路において、
各ダイオード接続トランジスタは、所定のバイアス電圧が印加されるソース端子を有する第１トランジスタ素子と、
前記第１トランジスタ素子のドレイン端子にソース端子が接続された第２トランジスタ素子とを有し、
前記第１トランジスタ素子のゲート端子と、前記第２トランジスタ素子のゲート端子とが、前記第２トランジスタ素子のドレイン端子に接続され、
一方のダイオード接続トランジスタに設けられた第２トランジスタ素子のソース端子と、他方のダイオード接続トランジスタに設けられた第２トランジスタ素子のソース端子とが、互いに接続されており、
差動出力端子が、各ダイオード接続トランジスタにそれぞれ設けられた第２トランジスタ素子のドレイン端子であることを特徴とする全差動増幅回路。
【請求項２】
各ダイオード接続トランジスタにそれぞれ設けられた第２トランジスタ素子のドレイン端子にそれぞれ接続される電流源をさらに備える請求項１記載の全差動増幅回路。
【請求項３】
各ダイオード接続トランジスタにそれぞれ設けられた第１トランジスタ素子と第２トランジスタ素子とは、互いに同一の極性を有している請求項１記載の全差動増幅回路。
【請求項４】
初段増幅回路と、前記初段増幅回路の後段側に設けられた後段増幅回路とをさらに備える差動増幅回路において、
前記初段増幅回路は請求項１に記載の全差動増幅回路であることを特徴とする差動増幅回路。
【請求項５】
互いに並列に配置された一対のダイオード接続トランジスタを備える全差動増幅回路において、
各ダイオード接続トランジスタは、所定のバイアス電圧が印加されるソース端子を有する第１極性の第１トランジスタ素子と、
前記第１トランジスタ素子のドレイン端子にドレイン端子が接続された前記第１極性と異なる第２極性の第２トランジスタ素子と、
ゲート端子に所定の一定電圧が印加される第３トランジスタとを有し、
前記第１トランジスタ素子のゲート端子と、前記第２トランジスタ素子のゲート端子とが、前記第２トランジスタ素子のドレイン端子に接続され、
一方のダイオード接続トランジスタに設けられた第２トランジスタ素子のソース端子と、他方のダイオード接続トランジスタに設けられた第２トランジスタ素子のソース端子とが、互いに接続され、
互いに接続された前記ソース端子のそれぞれにさらに前記第３トランジスタのドレイン端子のそれぞれが接続されており、
差動出力端子が、各ダイオード接続トランジスタにそれぞれ設けられた第２トランジスタ素子のドレイン端子であることを特徴とする全差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電源電圧により高速動作が可能な全差動増幅回路に関するものである。
【背景技術】
【０００２】
ＣＭＯＳプロセスによって形成される差動増幅回路としてテレスコピックカスコードアンプがある。このテレスコピックカスコードアンプは例えば、非特許文献１のＦｉｇ．２に示されている。このテレスコピックカスコードアンプは、スイッチトキャパシタ増幅回路及びサンプルホールド回路等のフィードバック回路で用いる場合、安定性がよく、低消費電力であり、高速性に優れ、構成が簡単であるという特長を有する。
【０００３】
しかしながら、微細ＣＭＯＳプロセス等によってテレスコピックカスコードアンプを形成する場合、問題が生じる。このテレスコピックカスコードアンプの入力電圧は、通常、グランドレベルおよび電源レベルから大きくかけ離れているため(電源電圧をＶＤＤとするとＶＤＤ／２に近い電圧となるため)、スイッチトキャパシタ回路で用いる場合、このテレスコピックカスコードアンプの入力端子に接続されるアナログスイッチのオン抵抗が大きくなってしまい、このため、それらのアナログスイッチのゲート電圧を昇圧する回路が必要となるという問題がある。
【０００４】
また、非特許文献２のＦｉｇ．３．８．２に示すＩｎｔｅｇｒａｔｏｒ１に、テレスコピックカスコードアンプを用いる場合、入力端子に複数のアナログスイッチが接続されるため、複数の昇圧回路が必要となり、消費電力、回路面積が増大するという問題がある。
【０００５】
この問題を解決するため、カレントミラー型差動増幅回路が用いられる。例えば、非特許文献２または非特許文献３に示されるような構成のカレントミラー型差動アンプが用いられる。
【０００６】
図６は、従来の全差動増幅回路９０の構成を示す回路図である。全差動増幅回路９０は、Ｐチャネル型ＭＯＳトランジスタＭ１ａ・Ｍ１ｂを備えている。Ｐチャネル型ＭＯＳトランジスタＭ１ａのゲート端子には、差動入力電圧ｖｉｎｐが印加される。Ｐチャネル型ＭＯＳトランジスタＭ１ｂのゲート端子には、差動入力電圧ｖｉｎｍが印加される。Ｐチャネル型ＭＯＳトランジスタＭ１ａのソース端子とＰチャネル型ＭＯＳトランジスタＭ１ｂのソース端子とは、Ｐチャネル型ＭＯＳトランジスタＭｃのドレイン端子に接続されている。Ｐチャネル型ＭＯＳトランジスタＭｃのソース端子は、共通ラインに接続され、ゲート端子には、電圧ｖｂ５が印加される。
【０００７】
Ｐチャネル型ＭＯＳトランジスタＭ１ａのドレイン端子は、Ｎチャネル型ＭＯＳトランジスタＭ２ａのドレイン端子に接続されている。Ｎチャネル型ＭＯＳトランジスタＭ２ａのソース端子は、Ｎチャネル型ＭＯＳトランジスタＭ２ｂのドレイン端子に接続されている。ＭＯＳトランジスタＭ２ｂのソース端子は、他の共通ラインに接続されている。ＭＯＳトランジスタＭ２ｂのゲート端子は、ＭＯＳトランジスタＭ２ａのドレイン端子に接続されている。
【０００８】
Ｐチャネル型ＭＯＳトランジスタＭ１ｂのドレイン端子は、Ｎチャネル型ＭＯＳトランジスタＭ２ｃのドレイン端子に接続されている。Ｎチャネル型ＭＯＳトランジスタＭ２ｃのソース端子は、Ｎチャネル型ＭＯＳトランジスタＭ２ｄのドレイン端子に接続されている。ＭＯＳトランジスタＭ２ｄのソース端子は、共通ラインに接続されている。ＭＯＳトランジスタＭ２ｄのゲート端子は、ＭＯＳトランジスタＭ２ｃのドレイン端子に接続されている。
【０００９】
ＭＯＳトランジスタＭ２ａおよびＭ２ｃのドレイン端子は、それぞれＮチャネル型ＭＯＳトランジスタＭ２ｅおよびＭ２ｆのドレイン端子に接続されており、ＭＯＳトランジスタＭ２ｅおよびＭ２ｆのソース端子は、共通ラインに接続されている。ＭＯＳトランジスタＭ２ｅおよびＭ２ｆのゲート端子には、入力電圧ｖｂ１が印加される。
【００１０】
全差動増幅回路９０には、直列に接続されたＮチャネル型ＭＯＳトランジスタＭ３ａ・Ｍ３ｂが設けられている。ＭＯＳトランジスタＭ３ｂのゲート端子は、ＭＯＳトランジスタＭ２ｂのゲート端子に接続されている。ＭＯＳトランジスタＭ３ｂのソース端子は共通ラインに接続される。
【００１１】
全差動増幅回路９０は、直列に接続されたＮチャネル型ＭＯＳトランジスタＭ３ｃ・Ｍ３ｄを備えている。ＭＯＳトランジスタＭ３ｄのゲート端子は、ＭＯＳトランジスタＭ２ｄのゲート端子に接続されている。ＭＯＳトランジスタＭ３ｄのソース端子は、共通ラインに接続される。ＭＯＳトランジスタＭ３ａ・Ｍ２ａ・Ｍ２ｃ・Ｍ３ｃのゲート端子は、互いに接続されており、入力電圧ｖｂ２ｂが印加される。
【００１２】
全差動増幅回路９０には、直列に接続されたＰチャネル型ＭＯＳトランジスタＭ４ａ・Ｍ４ｂが設けられている。ＭＯＳトランジスタＭ４ｂのゲート端子には、電圧ｖｂ４ｂが印加される。ＭＯＳトランジスタＭ３ａ・Ｍ４ｂは、差動出力電圧ｖｏｕｔｐが出力される出力端子に接続されている。
【００１３】
全差動増幅回路９０は、直列に接続されたＰチャネル型ＭＯＳトランジスタＭ４ｃ・Ｍ４ｄが設けられている。ＭＯＳトランジスタＭ４ｄのゲート端子には、電圧ｖｂ４ｂが印加される。ＭＯＳトランジスタＭ３ｃ・Ｍ４ｄは、差動出力電圧ｖｏｕｔｍが出力される出力端子に接続されている。ＭＯＳトランジスタＭ４ａ・Ｍ４ｃのゲート端子には、コモンモードフィードバック回路ＣＭＦＢの出力電圧が印加される。
【００１４】
このアンプを用いることにより、アンプの入力電圧をグランドレベル（下側の共通ラインの電位）に近づけることが可能となり、このアンプの入力端子に接続されるアナログスイッチのオン抵抗を低減することが可能である。また、このアンプはカレントミラー比を設定することにより、帯域とノイズのトレードオフを設定できるという特長を有するため（非特許文献２：プレゼン資料８ページ）、テレスコピックカスコードアンプよりも低消費電力にすることが可能である。
【非特許文献１】G. Nicollini et. al., “A Fully Differential Sample-and-Hold Circuit for High-Speed Applications”, IEEE Journal of Solid-State Circuits, vol.24, no.5, pp.1461-1465, Oct. 1989.
【非特許文献２】Y. Fujimoto, et. al., “An 80/100MS/s 76.3/70.1dB SNDR DS ADC for Digital TV Receivers”, IEEE International Solid-State Circuits Conference, Feb. 2006.（発表スライドを含む）
【非特許文献３】L. Yao, et. al., “A 0.8-V 8-uW, CMOS OTA with 50-dB Gain and 1.2-MHz GBW in 18-pF Load”, 29th European Solid-State Circuits Conference, Sept. 2003.
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、図６に示すカレントミラー型差動増幅回路の構成では、スルーイング時に出力コモンモード電圧が大きく揺らいでしまうという問題点がある。スルーイングとは、差動出力電圧voutp-voutmが大きく変化するときに起こる現象であり、このとき、差動出力として出力端子(voutpとvoutm)から供給可能な電流をＩとし、差動出力端子に接続される負荷容量をＣとすると、差動出力電圧の時間変化はＩ／Ｃとなる（スルーレート）。
【００１６】
定常状態でのバイアス条件を、下記の（表１）のように仮定する。
【００１７】
【表１】
0004545705.tif 000002
【００１８】
また、ＭＯＳトランジスタＭ３ｄ・Ｍ２ｄ間（ＭＯＳトランジスタＭ３ｂ・Ｍ２ｂ間）のカレントミラー比を２とする。
【００１９】
スルーイング時には、差動入力電圧ｖｉｎｐと差動入力電圧ｖｉｎｍとの間の差が大きな差動電圧が印加された状態となる（差動入力電圧ｖｉｎｐ−差動入力電圧ｖｉｎｍが大きい場合を考える）。このとき、ＭＯＳトランジスタＭ１ａはオフ状態となり、ＭＯＳトランジスタＭ１ｂはオン状態となる。ＭＯＳトランジスタＭｃに流れる電流を２×ＩＩＮとすると、その電流はＭＯＳトランジスタＭ１ｂに全て流れる。ＭＯＳトランジスタＭ２ｅ、Ｍ２ｆには常時一定の電流０．５×ＩＩＮが流れるため、ＭＯＳトランジスタＭ３ｄには３×ＩＩＮの電流が流れようとする。一方、ＭＯＳトランジスタＭ３ｂには電流が流れない。
【００２０】
一方、ＣＭＦＢ回路の出力電圧がフィードバックされるＭＯＳトランジスタＭ４ａ・Ｍ４ｃには常時ＩＩＮの電流が流れる。従って、ｖｏｕｔｍ端子ではｖｏｕｔｍ端子に接続される負荷から２×ＩＩＮの電流を引き込もうとするが、ｖｏｕｔｐ端子ではｖｏｕｔｐ端子に接続される負荷からＩＩＮの電流を出力しようとする。コモンモードを安定に保つためには、差動出力端子間で引き込む電流の値と出力する電流の値とが同じである必要がある。しかし、図６の演算増幅器ではそれらの電流に差があるため（ＩＩＮと３×ＩＩＮ）、スルーイング時に出力コモンモード電圧（ｖｏｕｔｐ＋ｖｏｕｔｍ）／２が大きく揺らぐ。その揺らぎを抑えるために、出力段であるＭＯＳトランジスタＭ４ａ・Ｍ４ｃにより多くの電流を流す必要が生じ、電力効率が悪くなる。
【００２１】
この問題を解決するためには、出力側の増幅回路（ＭＯＳトランジスタＭ３ａ〜Ｍ３ｄ・Ｍ４ａ〜Ｍ４ｄ）を、差動対とテールトランジスタとから構成されるアンプ（非特許文献１のＦｉｇ．２）に置き換えることにより回避可能であるが、そうすると、そのアンプの差動入力対のバイアス電圧が高くなってしまい、入力側の増幅回路（ＭＯＳトランジスタＭｃ・Ｍ１ａ・Ｍ１ｂ・Ｍ２ａ〜Ｍ２ｆ）のダイオード接続トランジスタである、ＭＯＳトランジスタＭ２ｂとＭＯＳトランジスタＭ２ｄのＷ／Ｌ（Ｗ：チャネル幅、Ｌ：チャネル長）を小さくし、インピーダンスを高くする必要がある。ＭＯＳトランジスタＭ２ｂとＭＯＳトランジスタＭ２ｄとのインピーダンスが高くなると、周波数特性が劣化してしまうという問題が生じる（差動増幅回路の位相余裕が劣化し、差動増幅回路をフィードバック回路で用いる場合に不安定になる）。
【００２２】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、差動増幅回路に用いられる１対のダイオード接続トランジスタにおいて、そのコモンモードインピーダンスを高くすると共に、その差動インピーダンスを低減することが可能な１対のダイオード接続トランジスタを提供することにある。さらに、そのダイオード接続トランジスタを用いることにより、周波数特性の劣化なく、コモンモード出力電圧の安定した差動増幅回路を実現することにある。
【課題を解決するための手段】
【００２３】
本発明に係る全差動増幅回路は、上記課題を解決するために、互いに並列に配置された一対のダイオード接続トランジスタを備える全差動増幅回路において、各ダイオード接続トランジスタは、所定のバイアス電圧が印加されるソース端子を有する第１トランジスタ素子と、前記第１トランジスタ素子のドレイン端子にソース端子が接続された第２トランジスタ素子とを有し、前記第１トランジスタ素子のゲート端子と、前記第２トランジスタ素子のゲート端子とが、前記第２トランジスタ素子のドレイン端子に接続され、一方のダイオード接続トランジスタに設けられた第２トランジスタ素子のソース端子と、他方のダイオード接続トランジスタに設けられた第２トランジスタ素子のソース端子とが、互いに接続されており、差動出力端子が、各ダイオード接続トランジスタにそれぞれ設けられた第２トランジスタ素子のドレイン端子であることを特徴とする。
【００２４】
この特徴により、各ダイオード接続トランジスタに設けられた第２トランジスタ素子のトランスコンダクタンスを、第１トランジスタ素子のトランスコンダクタンスよりもはるかに大きくすることにより、差動モードインピーダンスＺＤＭを小さくする一方、コモンモードインピーダンスＺＣＭを大きくすることができる。また、各ダイオード接続トランジスタの第２トランジスタ素子のＷ／Ｌを大きくし、各ダイオード接続トランジスタの第１トランジスタ素子のＷ／Ｌを小さくすることにより、差動モードインピーダンスＺＤＭを小さく保ちながら、各ダイオード接続トランジスタの第１トランジスタ素子及び第２トランジスタ素子のゲート電圧を高くすることができる。このため、一対のダイオード接続トランジスタの差動インピーダンスを所望の値に保ったまま、後段増幅回路の入力バイアス電圧を所望の値に設定することが可能である。その結果、一対のダイオード接続トランジスタの差動インピーダンスの増大による周波数特性の劣化を防止することができる。
【００２５】
本発明に係る全差動増幅回路では、各ダイオード接続トランジスタにそれぞれ設けられた第２トランジスタ素子のドレイン端子にそれぞれ接続される電流源をさらに備えることが好ましい。
【００２６】
上記構成によれば、各ダイオード接続トランジスタのサイズを大きくすることなく、差動対ＭＯＳトランジスタのサイズ、及び、流す電流を増大することができ、ノイズ、及び帯域を改善することが可能である。つまり、差動対ＭＯＳトランジスタに流れる電流のほとんどを一対の電流源（電流源はＭＯＳトランジスタで構成される）に流すため、各ダイオード接続トランジスタに流す電流を小さくすることができる。
【００２７】
本発明に係る全差動増幅回路では、各ダイオード接続トランジスタにそれぞれ設けられた第１トランジスタ素子と第２トランジスタ素子とは、互いに同一の極性を有していることが好ましい。
【００２８】
上記構成によれば、第２トランジスタ素子の第１トランジスタ素子と反対側の端子を差動出力端子とする全差動増幅回路を構成することができる。
【００２９】
本発明に係る差動増幅回路は、上記課題を解決するために、初段増幅回路と、前記初段増幅回路の後段側に設けられた後段増幅回路とをさらに備える差動増幅回路において、前記初段増幅回路は本発明の全差動増幅回路であることを特徴とする。
【００３０】
上記構成によれば、２段構成の差動増幅回路に本発明を適用することができる。
【００３１】
本発明に係る他の全差動増幅回路は、上記課題を解決するために、互いに並列に配置された一対のダイオード接続トランジスタを備える全差動増幅回路において、各ダイオード接続トランジスタは、所定のバイアス電圧が印加されるソース端子を有する第１極性の第１トランジスタ素子と、前記第１トランジスタ素子のドレイン端子にドレイン端子が接続された前記第１極性と異なる第２極性の第２トランジスタ素子とを有し、前記第１トランジスタ素子のゲート端子と、前記第２トランジスタ素子のゲート端子とが、前記第２トランジスタ素子のドレイン端子に接続され、一方のダイオード接続トランジスタに設けられた第２トランジスタ素子のソース端子と、他方のダイオード接続トランジスタに設けられた第２トランジスタ素子のソース端子とが、互いに接続されており、差動出力端子が、各ダイオード接続トランジスタにそれぞれ設けられた第２トランジスタ素子のドレイン端子であることを特徴とする。
【００３２】
このため、各ダイオード接続トランジスタに設けられた第２極性の第２トランジスタ素子のトランスコンダクタンスを、第１極性の第１トランジスタ素子のトランスコンダクタンスよりもはるかに大きくすることにより、差動モードインピーダンスＺＤＭを小さくする一方、コモンモードインピーダンスＺＣＭを大きくすることができる。また、各ダイオード接続トランジスタの第２極性の第２トランジスタ素子のＷ／Ｌを大きくし、各ダイオード接続トランジスタの第１極性の第１トランジスタ素子のＷ／Ｌを小さくすることにより、差動モードインピーダンスＺＤＭを小さく保ちながら、一方のダイオード接続トランジスタの第１極性の第１トランジスタ素子及び第２極性の第２トランジスタ素子のゲート電圧を高くすることができる。このため、一対のダイオード接続トランジスタの差動インピーダンスを所望の値に保ったまま、後段増幅回路の入力バイアス電圧を所望の値に設定することが可能である。その結果、一対のダイオード接続トランジスタの差動インピーダンスの増大による周波数特性の劣化を防止することができる。
【発明の効果】
【００３３】
本発明に係る全差動増幅回路は、以上のように、第１トランジスタ素子のゲート端子と、第２トランジスタ素子のゲート端子とが、第２トランジスタ素子のドレイン端子に接続され、一方のダイオード接続トランジスタに設けられた第２トランジスタ素子のソース端子と、他方のダイオード接続トランジスタに設けられた第２トランジスタ素子のソース端子とが、互いに接続されているので、一対のダイオード接続トランジスタの差動インピーダンスを所望の値に保ったまま、後段増幅回路の入力バイアス電圧を所望の値に設定することが可能となり、一対のダイオード接続トランジスタの差動インピーダンスの増大による周波数特性の劣化を防止することができるという効果を奏する。
【００３４】
本発明に係る他の全差動増幅回路は、以上のように、第１トランジスタ素子のゲート端子と、第２トランジスタ素子のゲート端子とが、第２トランジスタ素子のドレイン端子に接続され、一方のダイオード接続トランジスタに設けられた第２トランジスタ素子のソース端子と、他方のダイオード接続トランジスタに設けられた第２トランジスタ素子のソース端子とが、互いに接続されているので、一対のダイオード接続トランジスタの差動インピーダンスを所望の値に保ったまま、後段増幅回路の入力バイアス電圧を所望の値に設定することが可能となり、一対のダイオード接続トランジスタの差動インピーダンスの増大による周波数特性の劣化を防止することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３５】
本発明の実施形態について図１ないし図５に基づいて説明すると以下の通りである。
【００３６】
（実施の形態１）
図１は、実施の形態１に係る全差動増幅回路１の構成を示す回路図である。全差動増幅回路１は、初段増幅回路２と、初段増幅回路２の後段側に設けられた後段増幅回路３とを備えている。
【００３７】
本明細書において、「全差動増幅回路」とは、入力が差動２入力であり、かつ出力も差動２出力である増幅回路を意味する。また、「差動増幅回路」は、入力が差動２入力であることを示し、出力はシングル１出力でもよいし、差動２出力でもよい。入力が差動２入力であり出力はシングル１出力である差動増幅回路は既によく知られているため、以下の実施例では、差動増幅回路の出力は差動２出力であるとする。「極性」とは、ＮチャネルＭＯＳであるか、ＰチャネルＭＯＳであるかを指す。
【００３８】
初段増幅回路２は、ダイオード接続トランジスタブロック４を有している。ダイオード接続トランジスタブロック４には、一対のダイオード接続トランジスタ５・６が設けられている。
【００３９】
ダイオード接続トランジスタ５は、直列に接続されたＮチャネル型ＭＯＳトランジスタＭ２ＢＰ・Ｍ２ＡＰを有している。ＭＯＳトランジスタＭ２ＢＰのソース端子Ｓ１は、電源が供給される共通ラインに接続されている。ＭＯＳトランジスタＭ２ＢＰのドレイン端子Ｄ１は、ＭＯＳトランジスタＭ２ＡＰのソース端子Ｓ３に接続されている。ＭＯＳトランジスタＭ２ＢＰのゲート端子Ｇ１とＭＯＳトランジスタＭ２ＡＰのゲート端子Ｇ３とは、ＭＯＳトランジスタＭ２ＡＰのドレイン端子Ｄ３に接続されている。
【００４０】
ダイオード接続トランジスタ６は、直列に接続されたＮチャネル型ＭＯＳトランジスタＭ２ＢＭ・Ｍ２ＡＭを有している。ＭＯＳトランジスタＭ２ＢＭのソース端子Ｓ２は、共通ラインに接続されている。ＭＯＳトランジスタＭ２ＢＭのドレイン端子Ｄ２は、ＭＯＳトランジスタＭ２ＡＭのソース端子Ｓ４に接続されている。ＭＯＳトランジスタＭ２ＢＭのゲート端子Ｇ２とＭＯＳトランジスタＭ２ＡＭのゲート端子Ｇ４とは、ＭＯＳトランジスタＭ２ＡＭのドレイン端子Ｄ４に接続されている。
【００４１】
初段増幅回路２は、Ｐチャネル型ＭＯＳトランジスタＭ１Ｐを有している。ＭＯＳトランジスタＭ１Ｐのドレイン端子は、ＭＯＳトランジスタＭ２ＡＰのドレイン端子Ｄ３に接続されている。ＭＯＳトランジスタＭ１Ｐのゲート端子には、差動入力電圧ｖｉｎｐが印加される。
【００４２】
初段増幅回路２には、Ｐチャネル型ＭＯＳトランジスタＭ１Ｍが設けられている。ＭＯＳトランジスタＭ１Ｍのドレイン端子は、ＭＯＳトランジスタＭ２ＡＭのドレイン端子Ｄ４に接続されている。ＭＯＳトランジスタＭ１Ｍのゲート端子には、差動入力電圧ｖｉｎｍが印加される。
【００４３】
初段増幅回路２は、Ｐチャネル型ＭＯＳトランジスタＭ１Ｃを有している。ＭＯＳトランジスタＭ１Ｃのソース端子は、他の共通ラインに接続されている。ＭＯＳトランジスタＭ１Ｃのドレイン端子は、ＭＯＳトランジスタＭ１Ｐのソース端子及びＭＯＳトランジスタＭ１Ｍのソース端子に接続されている。ＭＯＳトランジスタＭ１Ｃのゲート端子には、電圧ｖｂ５が印加される。
【００４４】
後段増幅回路３は、Ｎチャネル型ＭＯＳトランジスタＭ３Ｍを有している。ＭＯＳトランジスタＭ３Ｍのゲート端子は、ＭＯＳトランジスタＭ２ＡＭのドレイン端子Ｄ４に接続されている。後段増幅回路には、Ｎチャネル型ＭＯＳトランジスタＭ３Ｐが設けられている。ＭＯＳトランジスタＭ３Ｐのゲート端子は、ＭＯＳトランジスタＭ２ＡＰのドレイン端子Ｄ３に接続されている。
【００４５】
後段増幅回路３は、Ｎチャネル型ＭＯＳトランジスタＭ３Ｃを有している。ＭＯＳトランジスタＭ３Ｃのソース端子は共通ラインに接続されており、ドレイン端子はＭＯＳトランジスタＭ３Ｍのソース端子及びＭＯＳトランジスタＭ３Ｐのソース端子に接続されている。ＭＯＳトランジスタＭ３Ｃのゲート端子には、ＣＭＦＢ回路の出力電圧が印加される。
【００４６】
後段増幅回路３には、Ｐチャネル型ＭＯＳトランジスタＭ４Ｍ・Ｍ４Ｐが設けられている。ＭＯＳトランジスタＭ４Ｍ・Ｍ４Ｐのソース端子は、他の共通ラインを介して、ＭＯＳトランジスタＭ１Ｃのドレイン端子に接続されている。ＭＯＳトランジスタＭ４Ｍのゲート端子とＭＯＳトランジスタＭ４Ｐのゲート端子とは、互いに接続されており、電圧ｖｂ５ｂが印加される。
【００４７】
ＭＯＳトランジスタＭ４Ｍのドレイン端子は、ＭＯＳトランジスタＭ３Ｍのドレイン端子と接続されている。ＭＯＳトランジスタＭ４Ｍ・Ｍ３Ｍ間に設けられた出力端子から差動出力ｖｏｕｔｍが出力される。ＭＯＳトランジスタＭ４Ｐのドレイン端子は、ＭＯＳトランジスタＭ３Ｐのドレイン端子と接続されている。ＭＯＳトランジスタＭ４Ｐ・Ｍ３Ｐ間に設けられた出力端子から差動出力ｖｏｕｔｐが出力される。
【００４８】
図１に示す差動増幅回路１は、２つの増幅回路（初段増幅回路２と後段増幅回路３）を直列に接続した構成となっている。初段増幅回路２は、ＭＯＳトランジスタＭ１Ｃ・Ｍ１Ｐ・Ｍ１Ｍ・Ｍ２ＡＰ・Ｍ２ＢＰ・Ｍ２ＡＭ・Ｍ２ＢＭによって構成されるゲインの比較的低い全差動増幅回路である。後段増幅回路３は、ＭＯＳトランジスタＭ３Ｐ・Ｍ３Ｍ・Ｍ３Ｃ・Ｍ４Ｍ・Ｍ４Ｐによって構成されるゲインの比較的高い差動増幅回路である（非特許文献１のＦｉｇ．２と基本的に同じ）。
【００４９】
この差動増幅回路１では、差動対となるＭＯＳトランジスタＭ３ＰとＭＯＳトランジスタＭ３Ｍに流れる電流値の和を一定に保つために、テールトランジスタ（ＭＯＳトランジスタ）Ｍ３Ｃが付加されている。このため、スルーイング時においても、出力コモンモード電圧が安定する。
【００５０】
しかしながら、この差動増幅回路を採用したことにより、該差動増幅回路の入力コモンモード電圧（ＭＯＳトランジスタＭ３ＭおよびＭＯＳトランジスタＭ３Ｐのゲート電圧の平均値）を、ＭＯＳトランジスタＭ３Ｃが線形領域に入らないように、少し高めの電圧に設定する必要がある。
【００５１】
即ち、
Ｖｇ３＞Ｖｇｓ３＋Ｖｄｓａｔ３ｃ、
ここで、
Ｖｇｓ３：ＭＯＳトランジスタＭ３Ｐ・Ｍ３Ｍのゲート・ソース間電圧、
Ｖｄｓａｔ３ｃ：ＭＯＳトランジスタＭ３Ｃが飽和領域で動作するために必要となるソース・ドレイン間電圧、
である。
【００５２】
この入力コモンモード電圧を最適にバイアスするため、初段増幅回路２の負荷として、ＭＯＳトランジスタＭ２ＡＰ・Ｍ２ＢＰによって構成されるダイオード接続トランジスタ５と、ＭＯＳトランジスタＭ２ＡＭ・Ｍ２ＢＭによって構成されるダイオード接続トランジスタ６とを有するダイオード接続トランジスタブロック４を採用する。
【００５３】
図２（ａ）はダイオード接続トランジスタブロック４の差動モードにおける動作を説明するための回路図であり、図２（ｂ）はコモンモードにおける動作を説明するための回路図である。
【００５４】
小信号解析による差動モードインピーダンスＺＤＭおよびコモンモードインピーダンスＺＣＭは、それぞれ近似的に下記の（式１）及び（式２）によって表される。
【００５５】
【数１】
0004545705.tif 000003
【００５６】
【数２】
0004545705.tif 000004
【００５７】
ここで、
ｇｍ２Ａ：ＭＯＳトランジスタＭ２ＡＰ・Ｍ２ＡＭのトランスコンダクタンス、
ｇｍ２Ｂ：ＭＯＳトランジスタＭ２ＢＰ・Ｍ２ＢＭのトランスコンダクタンス、
である。
【００５８】
トランスコンダクタンスｇｍ２Ａが、トランスコンダクタンスｇｍ２Ｂよりも、はるかに大きくなるように（ｇｍ２Ａ＞＞ｇｍ２Ｂ）構成すると、差動モードインピーダンスＺＤＭを小さくする一方、コモンモードインピーダンスＺＣＭを大きくすることができる。
【００５９】
また、ＭＯＳトランジスタＭ２ＡＰ・Ｍ２ＡＭのＷ／Ｌを大きくし、ＭＯＳトランジスタＭ２ＢＰ・Ｍ２ＢＭのＷ／Ｌを小さくすることにより、差動モードインピーダンスＺＤＭを小さく保ちながら、ＭＯＳトランジスタＭ２ＡＰ・Ｍ２ＢＰのゲート電圧を高くすることができる。
【００６０】
図６に示す従来の差動増幅回路９０の場合、ダイオード接続トランジスタＭ２ｂ・Ｍ２ｄのゲート電圧を上げるためには、差動インピーダンスも上げる必要があり、演算増幅回路の差動特性を劣化させてしまっていた。図１に示す実施の形態１に係る差動増幅回路１によれば、ダイオード接続トランジスタ５・６の差動インピーダンスを所望の値に保ったまま、後段増幅回路３の入力バイアス電圧を所望の値に設定することが可能である。
【００６１】
なお、実施の形態１では、ダイオード接続トランジスタの構成としてＮチャネル型ＭＯＳトランジスタを用いたが、Ｐチャネル型ＭＯＳトランジスタを用いてもよい。後述する実施の形態においても同様である。また、ここではＭＯＳトランジスタを用いて構成したが、バイポーラトランジスタ等を用いても同様に構成することが可能である。
【００６２】
（実施の形態２）
図３は、実施の形態２に係る差動増幅回路１ａの構成を示す回路図である。実施の形態１で前述した構成要素と同一の構成要素には、同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【００６３】
差動増幅回路１ａの初段増幅回路２ａは、ダイオード接続トランジスタブロック４ａを備えている。ダイオード接続トランジスタブロック４ａは、ダイオード接続トランジスタ５ａ・６ａを有している。ダイオード接続トランジスタブロック４ａには、一対のＮチャネル型ＭＯＳトランジスタＭ２Ｃ（電流源）が設けられている。ＭＯＳトランジスタＭ２Ｃの一方のソース端子は、共通ラインに接続されており、そのドレイン端子は、ＭＯＳトランジスタＭ２ＡＰのドレイン端子に接続されている。ＭＯＳトランジスタＭ２Ｃの他方のソース端子は、共通ラインに接続されており、そのドレイン端子は、ＭＯＳトランジスタＭ２ＡＭのドレイン端子に接続されている。一対のＭＯＳトランジスタＭ２Ｃのゲート端子には、所定の一定電圧ｖｂ１が印加される。
【００６４】
このように一対のＭＯＳトランジスタＭ２Ｃを追加することにより、ダイオード接続トランジスタ５ａ・６ａのサイズを大きくすることなく、初段増幅回路２ａの差動対ＭＯＳトランジスタＭ１Ｐ・Ｍ１Ｍのサイズ、及び、流す電流を増大することができ、ノイズ、及び帯域を改善することが可能である。つまり、差動対ＭＯＳトランジスタＭ１Ｐ・Ｍ１Ｍに流れる電流のほとんどを一対のＭＯＳトランジスタＭ２Ｃに流すため、ＭＯＳトランジスタＭ２ＢＰおよびＭ２ＢＭに流す電流を小さくすることができる。
【００６５】
（実施の形態３）
図４は、実施の形態３に係る全差動増幅回路１ｂの構成を示す回路図である。全差動増幅回路１ｂは、ダイオード接続トランジスタブロック４ｂを有している。ダイオード接続トランジスタブロック４ｂには、ダイオード接続トランジスタ５ｂ・６ｂが設けられている。
【００６６】
ダイオード接続トランジスタ５ｂは、直列に接続されたＰチャネル型ＭＯＳトランジスタＭ２ＢＰＸと、Ｎチャネル型ＭＯＳトランジスタＭ２ＡＰとを有している。ＭＯＳトランジスタＭ２ＢＰＸのソース端子Ｓ１Ｘは、共通ラインに接続されている。ＭＯＳトランジスタＭ２ＢＰＸのドレイン端子Ｄ１Ｘは、ＭＯＳトランジスタＭ２ＡＰのドレイン端子Ｄ３に接続されている。ＭＯＳトランジスタＭ２ＢＰＸのゲート端子Ｇ１ＸとＭＯＳトランジスタＭ２ＡＰのゲート端子Ｇ３とは、ＭＯＳトランジスタＭ２ＡＰのドレイン端子Ｄ３に接続されている。
【００６７】
ダイオード接続トランジスタ６ｂには、直列に接続されたＰチャネル型ＭＯＳトランジスタＭ２ＢＭＸと、Ｎチャネル型ＭＯＳトランジスタＭ２ＡＭとを有している。ＭＯＳトランジスタＭ２ＢＭＸのソース端子Ｓ２Ｘは、共通ラインに接続されている。ＭＯＳトランジスタＭ２ＢＭＸのドレイン端子Ｄ２Ｘは、ＭＯＳトランジスタＭ２ＡＭのドレイン端子Ｄ４に接続されている。ＭＯＳトランジスタＭ２ＢＭＸのゲート端子Ｇ２ＸとＭＯＳトランジスタＭ２ＡＭのゲート端子Ｇ４とは、ＭＯＳトランジスタＭ２ＡＭのドレイン端子Ｄ４に接続されている。
【００６８】
全差動増幅回路１ｂは、一対のＮチャネル型ＭＯＳトランジスタＭ０Ｃ２を有している。一方のＮチャネル型ＭＯＳトランジスタＭ０Ｃ２のソース端子は、他の共通ラインに接続され、ドレイン端子は、ＭＯＳトランジスタＭ２ＡＰのソース端子Ｓ３に接続されている。他方のＮチャネル型ＭＯＳトランジスタＭ０Ｃ２のソース端子は、他の共通ラインに接続され、ドレイン端子は、ＭＯＳトランジスタＭ２ＡＭのソース端子Ｓ４に接続されている。一対のＭＯＳトランジスタＭ０Ｃ２のそれぞれのゲート端子には、所定の一定電圧ｖｂ１ａが印加される。Ｍ２ＡＰのソース端子Ｓ３とＭ２ＡＭのソース端子Ｓ４は短絡されている。
【００６９】
全差動増幅回路１ｂは、Ｎチャネル型ＭＯＳトランジスタＭ１Ｐを有している。ＭＯＳトランジスタＭ１Ｐのドレイン端子は、ＭＯＳトランジスタＭ２ＡＰのドレイン端子Ｄ３に接続されている。ＭＯＳトランジスタＭ１Ｐのゲート端子には、差動入力電圧ｖｉｎｐが印加される。
【００７０】
全差動増幅回路１ｂには、Ｎチャネル型ＭＯＳトランジスタＭ１Ｍが設けられている。ＭＯＳトランジスタＭ１Ｍのドレイン端子は、ＭＯＳトランジスタＭ２ＡＭのドレイン端子Ｄ４に接続されている。ＭＯＳトランジスタＭ１Ｍのゲート端子には、差動入力電圧ｖｉｎｍが印加される。
【００７１】
全差動増幅回路１ｂは、Ｎチャネル型ＭＯＳトランジスタＭ０Ｃを有している。ＭＯＳトランジスタＭ０Ｃのソース端子は、他の共通ラインに接続されている。ＭＯＳトランジスタＭ０Ｃのドレイン端子は、ＭＯＳトランジスタＭ１Ｐのソース端子及びＭＯＳトランジスタＭ１Ｍのソース端子に接続されている。ＭＯＳトランジスタＭ０Ｃのゲート端子には、電圧ｖｂ１ｂが印加される。
【００７２】
このように、ダイオード接続トランジスタを、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタとを組み合わせて構成してもよい。このとき、トランスコンダクタンスｇｍ２Ａ＞＞トランスコンダクタンスｇｍ２Ｂとすることにより、差動トランジスタＭ１Ｐ・Ｍ１Ｍのドレイン端子が接続される端子間の差動モードインピーダンスを低く保ったまま、該端子間のコモンモードインピーダンスを大きくすることができる。また、該端子のコモンモード電圧を、差動モードインピーダンスに影響を与えずに電源電圧レベルから下げることができる。
【００７３】
なお、全差動増幅回路１ｂを前段増幅回路とし、実施の形態１および２に記載のものと同様の後段増幅回路を追加することにより（実施の形態１および２の後段増幅回路の極性を反転する必要がある）、全差動増幅回路１および１ａと同様の全差動増幅回路を構成することができる。このとき、後段増幅回路の差動入力をそれぞれトランジスタＭ２ＡＰとＭ２ＡＭのドレイン端子Ｄ３とＤ４に接続する。
【００７４】
（実施の形態４）
図５は、実施の形態４に係る差動増幅回路１ｃの構成を示す回路図である。実施の形態１で前述した構成要素と同一の構成要素には、同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【００７５】
差動増幅回路１ｃには、ダイオード接続トランジスタブロック４と電源が供給される共通ラインとの間にＮチャネル型ＭＯＳトランジスタＭ２Ｃが設けられている。ＭＯＳトランジスタＭ２Ｃのソース端子は、共通ラインに接続され、ドレイン端子は、ＭＯＳトランジスタＭ２ＢＰのソース端子及びＭＯＳトランジスタＭ２ＢＭのソース端子に接続されている。ＭＯＳトランジスタＭ２Ｃのゲート端子とドレイン端子とは、互いに接続されている。
【００７６】
このように、ダイオード接続トランジスタと電源端子との間にさらにダイオード接続トランジスタを配置することにより、端子ＴＣの電圧を一定値にバイアスすることができ、初段増幅回路の出力コモンモード電圧をさらに柔軟に設定することが可能である。
【００７７】
以上のように実施の形態１〜４に示すダイオード接続トランジスタを負荷に持つ差動増幅回路を用いることにより、出力差動インピーダンスを低く保ったまま、出力コモンモード電圧を任意に設定することが可能となる。また、実施の形態の差動増幅回路と、差動対とテールトランジスタから構成される差動増幅回路を組み合わせることにより、従来問題であったコモンモードの不安定性を回避可能な演算増幅回路を実現することが可能となる。
【００７８】
本発明は、ＣＭＯＳプロセスによって形成された差動増幅回路に限定されず、バイポーラ型の差動増幅回路に対しても適用することができる。
【００７９】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００８０】
本発明は、低電源電圧により高速動作が可能な差動増幅回路に適用することができる。
【図面の簡単な説明】
【００８１】
【図１】実施の形態１に係る差動増幅回路の構成を示す回路図である。
【図２】（ａ）は全差動増幅回路の負荷として用いられる一対のダイオード接続トランジスタの差動モードにおける動作を説明するための回路図であり、（ｂ）はコモンモードにおける動作を説明するための回路図である。
【図３】実施の形態２に係る差動増幅回路の構成を示す回路図である。
【図４】実施の形態３に係る全差動増幅回路の構成を示す回路図である。
【図５】実施の形態４に係る差動増幅回路の構成を示す回路図である。
【図６】従来の差動増幅回路の構成を示す回路図である。
【符号の説明】
【００８２】
１    差動増幅回路
２    初段増幅回路
３    後段増幅回路
４    ダイオード接続トランジスタブロック
５、６  ダイオード接続トランジスタ
Ｍ２ＢＰ、Ｍ２ＢＭ  ＭＯＳトランジスタ（第１トランジスタ素子）
Ｍ２ＡＰ、Ｍ２ＡＭ  ＭＯＳトランジスタ（第２トランジスタ素子）
Ｍ２Ｃ  ＭＯＳトランジスタ（電流源）
Ｓ１、Ｓ２  ソース端子
Ｄ１、Ｄ２  ドレイン端子
Ｇ１、Ｇ２  ゲート端子
Ｓ３、Ｓ４  ソース端子
Ｄ３、Ｄ４  ドレイン端子
Ｇ３、Ｇ４  ゲート端子
【図１】
0004545705.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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