(57)【特許請求の範囲】
【請求項１】
第１主面を有し、前記第１主面に溝を有する半導体基板と、
前記第１主面に形成されたゲート電極を含む絶縁ゲート型電界効果部を有する素子と、
前記溝内を埋め込み、かつ前記第１主面上で前記溝の幅よりも大きい幅となるように張り出した張り出し部を有する電位固定用電極と、
前記半導体基板と前記電位固定用電極との間に容量を形成するように前記半導体基板と前記電位固定用電極との間に形成された絶縁膜と、
前記第１主面上に形成され、前記ゲート電極と電気的に絶縁され、かつ前記電位固定用電極の前記張り出し部の上面全体に接続された第１の主電極と
を備えた、半導体装置。
【請求項２】
前記第１の主電極は、
第１の金属膜と、
前記第１の金属膜上に形成され、かつ前記第１の金属膜よりも低融点で、かつ前記半導体基板の構成材料と反応しやすい第２の金属膜と
を含む、請求項１に記載の半導体装置。
【請求項３】
前記素子は、前記絶縁ゲート型電界効果部を有するバイポーラトランジスタである、請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板は、前記第１主面と対向する第２主面を有し、
前記第２主面に形成された第２の主電極をさらに備え、
前記素子は、前記第１の主電極と前記第２の主電極との間で主電流が流れる縦型素子である、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第１主面に形成された第２の主電極をさらに備え、
前記素子は、前記第１の主電極と前記第２の主電極との間で主電流が流れる横型素子である、請求項１〜３のいずれかに記載の半導体装置。
【請求項６】
半導体基板の主面に溝を形成する工程と、
前記溝の内壁面および前記半導体基板の前記主面を覆うように絶縁膜を形成する工程と、
前記溝内を埋め込むように、かつ前記主面上を覆うように前記絶縁膜上に導電層を形成する工程と、
前記導電層をパターニングすることにより、前記溝内を埋め込み、かつ前記主面上で前記溝の幅よりも大きい幅となるように張り出した張り出し部を有し、かつ前記絶縁膜を介して前記半導体基板と対向し容量を形成する電位固定用電極を形成するとともに、前記主面にゲート電極を形成する工程と、
前記ゲート電極上を覆い、かつ前記電位固定用電極の前記張り出し部を露出するように絶縁層を形成する工程と、
前記ゲート電極と電気的に絶縁し、かつ前記電位固定用電極の前記張り出し部の上面全体に接続するように主電極を形成する工程と
を備えた、半導体装置の製造方法。
【請求項７】
前記主電極を形成する工程は、
前記電位固定用電極の前記張り出し部に接するように第１の金属膜を形成する工程と、
前記第１の金属膜よりも低融点で、かつ前記半導体基板の構成材料と反応しやすい材質よりなる第２の金属膜を前記第１の金属膜上に形成する工程と
を備えた、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１および第２の金属膜を安定化させるための熱処理を施す工程をさらに備えた、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
モータ等を駆動するスイッチング素子としての電力半導体装置（power semiconductor device）には、定格電圧が３００Ｖ以上の領域ではＩＧＢＴ（Insulated Gate Bipolar Transistor）が主として用いられている。
【０００３】
このような電力半導体装置として、トレンチゲート型のＩＧＢＴセルの間にトレンチを設け、そのトレンチ内にエミッタ電極と同電位となる充填層を埋め込んだ構成が従来提案されている（特許文献１、２参照）。
【０００４】
特に特許文献１では、ＩＧＢＴのゲート電極とエミッタ電位になる充填層とが互いに同じ工程で形成される。
【０００５】
その製造工程においては、まず基板にゲート電極用のトレンチと充填層用のトレンチとが形成され、それらのトレンチの各々の内壁を覆うように第１の絶縁膜が形成される。この後、それらのトレンチ内を充填するように基板の表面全面に導電層が形成され、その導電層が全面エッチングされる。これにより、それらのトレンチの各々の内部のみに導電層を残し、ゲート電極と充填層とを形成する。
【０００６】
この後、ゲート電極と充填層とを覆うように基板の表面全面に第２の絶縁膜が形成され、この第２の絶縁膜に選択的にエッチング処理が施される。これにより、充填層周辺を露出するコンタクトホールが第２の絶縁膜に形成され、ゲート電極上の第２の絶縁膜は残存される。この後、表面全面にエミッタ電極を形成することで、エミッタ電極はコンタクトホールを通じて充填層とは電気的に接続され、かつゲート電極とは第２の絶縁膜により電気的に絶縁される。
【０００７】
このようにして、ＩＧＢＴのゲート電極と、エミッタ電位になる充填層とが同じ工程にて形成される。
【特許文献１】特開２００２−３５３４５６号公報
【特許文献２】国際公開第０２／０５８１６０号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１のような構成・製造方法では、充填層とトレンチ内壁との間に微細な間隙が生じて、その部分でアルミスパイクなどが生じることで信頼性が低下するという問題があった。以下、そのことを説明する。
【０００９】
上記特許文献１のような製造方法では、コンタクトホール形成のためのエッチングにおいて、通常、第２の絶縁膜の厚みの数十％のオーバーエッチングが施される。このオーバーエッチングは、第２の絶縁膜の厚みのウエハ面内・面間のばらつきや、エッチング装置のエッチング速度のばらつきを考慮したものである。
【００１０】
このオーバーエッチングにより、充填層とトレンチの内壁面との間に形成された第１の絶縁膜が所定量エッチング除去される。これにより、充填層とトレンチの内壁面との間に、ゲート酸化膜厚程度の極めて細い間隙ができてしまう。
【００１１】
加えて、シリコンと接触させてシリサイドを形成する高融点金属層をスパッタリング法などによる成膜する場合、酸やアルカリ液などを用いた一般的なコンタクトホール部分の洗浄に加え、シリコンの露出部分の自然酸化膜を除去する目的でフッ酸（ＨＦ）などによる表面のエッチングが行なわれる。このエッチングの際にも、充填層とトレンチの内壁面との間に形成された第１の絶縁膜が所定量エッチング除去される。これによっても、充填層とトレンチの内壁面との間の第１の絶縁膜がさらに大きく（深く）エッチングされてしまう危険性がある。
【００１２】
このように生じた間隙は、最先端のＬＳＩ（Large Scale Integrated circuit）の加工寸法に匹敵するほど微細であるばかりか、コンタクトホール内に発生した二重のコンタクトホールとも呼べる断面構造である。このため、最先端のＬＳＩに適用するスパッタリング成膜装置を用いても、この間隙にバリア層としてチタン（Ｔｉ）などの金属膜を埋め込むことは極めて難しい。また仮に間隙の上部を塞ぐように金属膜が載ったとしても、その膜厚が薄くなったり、ピンホールが生じたりすることは避けられない。
【００１３】
その結果、後工程の熱処理により、あるいは、通常の素子動作である通電によるエレクトロ・マイグレーション（Electro-migration）反応などにより、バリア性の弱い金属膜を通して、エミッタ電極材料であるアルミニウムと基板材料であるシリコンとが直接反応してしまう。これにより、シリコンがアルミニウム中に拡散すると同時に、シリコン中にもアルミニウムがスパイクとして侵食することになり（いわゆるアルミスパイクが生じ）、電気特性が大きく損なわれ、長期の信頼性が保てないことがあった。
【００１４】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、アルミスパイクの発生を抑制することで信頼性を高めることのできる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、半導体基板と、素子と、電位固定用電極と、絶縁膜と、第１の主電極とを備えている。半導体基板は、第１主面を有し、その第１主面に溝を有している。素子は、第１主面に形成されたゲート電極を含む絶縁ゲート型電界効果部を有している。電位固定用電極は、溝内を埋め込み、かつ第１主面上で溝の幅よりも大きい幅となるように張り出した張り出し部を有している。絶縁膜は、半導体基板と電位固定用電極との間に容量を形成するように半導体基板と電位固定用電極との間に形成されている。第１の主電極は、第１主面上に形成され、ゲート電極と電気的に絶縁され、かつ電位固定用電極の張り出し部の上面全体に接続されている。
【００１６】
本発明の半導体装置の製造方法は、以下の工程を備えている。
半導体基板の主面に溝が形成される。溝の内壁面および半導体基板の主面を覆うように絶縁膜が形成される。溝内を埋め込むように、かつ主面上を覆うように絶縁膜上に導電層が形成される。導電層をパターニングすることにより、溝内を埋め込み、かつ主面上で溝の幅よりも大きい幅となるように張り出した張り出し部を有し、かつ絶縁膜を介して半導体基板と対向し容量を形成する電位固定用電極が形成されるとともに、主面にゲート電極が形成される。ゲート電極上を覆い、かつ電位固定用電極の張り出し部を露出するように絶縁層が形成される。ゲート電極と電気的に絶縁し、かつ電位固定用電極の張り出し部の上面全体に接続するように主電極が形成される。
【発明の効果】
【００１７】
本発明によれば、電位固定用電極が第１主面上で溝幅よりも広くなるように張り出しているため、電位固定用電極と溝の壁面との間に間隙が生じることを防止できる。これにより、信頼性の高い半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。図１を参照して、本実施の形態の半導体装置は、たとえば縦型や横型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴなどに適用され得る。
【００１９】
以下、トレンチゲート構造のＩＧＢＴやＭＯＳＦＥＴの表面のＭＯＳゲート部分の構成を例にとって説明する。また、説明の都合上、ｎチャネル型のＭＯＳゲートを例に説明するが、反対導電型のｐチャネル型のものでも、構成や効果は同じである。
【００２０】
たとえばシリコンよりなる半導体基板１内には、たとえばドリフト領域となるｎ-領域２が形成されている。このｎ-領域２上であって半導体基板１の第１主面側には、たとえばベース領域となるｐ型領域３が形成されている。このｐ型領域３内であって半導体基板１の第１主面には、たとえばエミッタ領域（ソース領域）となるｎ型領域４が選択的に形成されている。
【００２１】
ｎ型領域４およびｐ型領域３を突き抜けてｎ-領域２に達するように半導体基板１の第１主面には溝１ａが形成されている。またｎ型領域４が形成されていない半導体基板１の第１主面には、ｐ型領域３を突き抜けてｎ-領域２に達するように溝１ｂが形成されている。これらの溝１ａ、１ｂの各々の内壁面および半導体基板１の第１主面を覆うように、たとえばシリコン酸化膜よりなる絶縁膜１１が形成されている。
【００２２】
溝１ａ内には制御電極であるゲート電極１２ａが形成されている。ゲート電極１２ａは、ｎ-領域２とｎ型領域４とに挟まれるｐ型領域３と絶縁膜（ゲート絶縁膜）１１を介して対向するように形成されている。つまり、ゲート電極１２ａと、絶縁膜（ゲート絶縁膜）１１と、ｎ-領域２と、ｎ型領域４と、ｐ型領域３とにより、絶縁ゲート型電界効果部が構成されている。
【００２３】
このゲート電極１２ａは、たとえば不純物がドープされた多結晶シリコン層（以下、ドープトポリシリコン層と称する）などの導電性を有する材質よりなっている。このゲート電極１２ａは、溝１ａ内にのみ形成されており、溝１ａから半導体基板１の第１主面上方に突き出していない。
【００２４】
溝１ｂ内には電位固定用電極１２ｂが形成されている。この電位固定用電極１２ｂは、たとえばドープトポリシリコン層などの導電性を有する材質よりなっている。この電位固定用電極１２ｂは、溝１ｂから半導体基板１の第１主面上方に突き出した部分を有し、その突き出した部分は溝１ｂの幅ｗ１よりも大きい幅ｗ２となるように横方向（第１主面の面内方向）に張り出した張り出し部を有している。なお電位固定用電極１２ｂの張り出し部と半導体基板１との間には、絶縁膜１１が位置している。
【００２５】
半導体基板１の第１主面上には、たとえばシリコン酸化膜よりなる絶縁膜１３が形成されている。この絶縁膜１３は、ゲート電極１２ａ上を覆い、かつ電位固定用電極１２ｂの張り出し部の上面全体と半導体基板１の第１主面の一部とを露出するようなコンタクトホール１３ａを有している。この絶縁膜１３上には、たとえばシリコン酸化膜よりなる絶縁膜１９が形成されている。なお絶縁膜１３と半導体基板１との間には、絶縁膜１１が位置している。
【００２６】
この絶縁膜１３、１９上およびコンタクトホール１３ａ上にエミッタ電極（またはソース電極）となる主電極が形成されている。この主電極は、コンタクトホール１３ａから露出した電位固定用電極１２ｂの張り出し部の上面全体に接続され、かつゲート電極１２ａとは絶縁膜１３、１９により電気的に絶縁されている。
【００２７】
この主電極は、シリサイド層１４ｂ、１６と、高融点金属層１４ａと、バリアメタル層１５と、導電層１７とを有している。シリサイド層１４ｂは、電位固定用電極１２ｂの張り出し部の上面全体に形成されている。シリサイド層１６は、コンタクトホール１３ａから露出した半導体基板１の表面に形成されている。高融点金属層１４ａは、絶縁膜１１、１３、１９の各々の上に形成されている。バリアメタル層１５は、シリサイド層１４ｂ、１６および高融点金属層１４ａ上に形成されている。導電層１７は、バリアメタル層１５上に形成されている。
【００２８】
高融点金属層１４ａはたとえばシリサイド化の際に未反応のチタン（Ｔｉ）層のことなので、存在しない場合も多く、また、存在する場合も厚みは極めて薄い。シリサイド層１４ｂ、１６はたとえばチタンシリサイド（ＴｉＳｉ2）よりなっている。バリアメタル層１５は、半導体基板１と導電層１７との反応を抑制する目的で形成された金属膜または金属化合物膜よりなり、たとえば窒化チタン（ＴｉＮ）層よりなっている。導電層１７は、バリアメタル層１５よりも低融点で、かつ高融点金属層１４ａやバリアメタル層１５よりも抵抗率の低い材料よりなっている。この導電層１７が、シリコン含有率が１％より高い場合には、基板シリコンとの反応はし難いので問題ないが、後述のワイヤーボンド特性を考慮して、シリコン析出（nodule）が発生し難い材質、たとえばシリコン含有量が１％未満のアルミニウム・シリコン（ＡｌＳｉ）合金、純粋なアルミニウムなどよりなっている場合には、高融点金属層１４ａやバリアメタル層１５よりも基板のシリコン材質と反応し易い性質を持つ。
【００２９】
次に、本実施の形態の製造方法について説明する。
図２〜図１１は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。図２を参照して、ｎ-領域２を有する半導体基板１の第１主面にｐ型領域３とｎ型領域４とが形成される。次に、これらのｎ型領域４とｐ型領域３との双方を突き抜けてｎ-領域２に達する溝１ａと、ｎ型領域４が形成されていない領域においてｐ型領域３を突き抜けてｎ-領域２に達する溝１ｂとが、半導体基板１の第１主面に形成される。溝１ａ、１ｂの内壁面および半導体基板１の第１主面を覆うように絶縁膜１１が形成される。この絶縁膜１１は、たとえば熱酸化法により形成されたシリコン酸化膜、ＣＶＤ（Chemical Vapor Deposition）法により形成されたシリコン酸化膜またはシリコン窒化膜、またはそれらの組み合わせの材質よりなる。
【００３０】
図３を参照して、溝１ａ、１ｂの双方を埋め込むように半導体基板１の第１主面上に、たとえばドープトポリシリコン膜よりなる導電層１２が形成される。この導電層１２を薄膜化するために、この導電層１２を全面エッチバックする場合もある。
【００３１】
図４を参照して、通常の写真製版技術により、フォトレジスト２１が塗布された後に露光・現像される。これにより、溝１ｂ上に、溝１ｂよりも太い幅を有するレジストパターン２１が形成される。
【００３２】
図５を参照して、レジストパターン２１をマスクとして、導電層１２にドライエッチングが施される。このドライエッチングは少なくとも絶縁膜１１の表面が露出するまで行われ、これにより導電層１２が選択的に除去されて、溝１ａ内の導電層１２ａと、レジストパターン２１の真下の導電層１２ｂとが残存する。
【００３３】
導電層１２ａは溝１ａ内にのみ残存し、導電層１２ａの上面は半導体基板１の第１主面よりも退行した位置となる（つまり第１主面よりも図中下側の位置となる）。この導電層１２ａによりゲート電極が形成される。
【００３４】
また導電層１２ｂは、溝１ｂ内を埋め込むと共に、溝１ｂから半導体基板１の第１主面よりも上方へ突き出し、その突き出した部分は溝１ｂの幅よりも大きい幅となるように張り出した形状となる。この導電層１２ｂにより電位固定用電極１２ｂが形成される。
【００３５】
この後、たとえばアッシングなどによりレジストパターン２１が除去される。
図６を参照して、半導体基板１の第１主面上を覆うように絶縁膜１３が形成される。この絶縁膜１３は、常圧ＣＶＤ法やプラズマＣＶＤ法により形成されたＰＳＧ（Phospho Silicate Glass）、ＢＰＳＧ（Boro-Phospho Silicate Glass）、ＢＰ（Boro-Phospho）−ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）シリコン酸化膜などのいずれでもよい。
【００３６】
図７を参照して、絶縁膜１３が熱処理によってリフローされて、その上面が平坦化される。この後、写真製版用のフォトレジストとの密着性を高めるために、たとえばシリコン酸化膜などよりなる絶縁膜１９が減圧ＣＶＤ法などにより成膜される。この後、絶縁膜１９上にフォトレジスト２２が塗布される。
【００３７】
なお絶縁膜１９の成膜は必須ではなく、フォトレジスト２２は絶縁膜１３上に直接塗布されてもよい。
【００３８】
図８を参照して、フォトレジスト２２が通常の写真製版技術により露光・現像されて、所定の形状にパターニングされる。このレジストパターン２２は、ゲート電極１２ａ上を覆い、かつ電位固定用電極１２ｂおよびその周辺部上を開口するようにパターニングされる。
【００３９】
このレジストパターンをマスクとして絶縁膜１９、１３にウエットエッチングが施された後に、ドライエッチングが施される。これにより、絶縁膜１９、１３に、電位固定用電極１２ｂの張り出し部の上面および半導体基板１の表面に達するコンタクトホール１３ａが形成される。この後、レジストパターン２２が、たとえばアッシングなどによって除去される。
【００４０】
なお上記のコンタクトホール１３ａ形成のための絶縁膜１９、１３のエッチングは、ドライエッチングだけでもよく、またウエットエッチングだけでもよい。
【００４１】
図９を参照して、絶縁膜１９、１３のコンタクトホール１３ａの開口端部の形状を丸めるための熱処理（リフロー）が施される。
【００４２】
図１０を参照して、表面全面を覆うように、たとえばチタンなどの高融点金属層１４が形成される。
【００４３】
図１１を参照して、たとえば窒化チタン（ＴｉＮ）よりなるバリアメタル層１５が、たとえば反応性スパッタリング法により形成される。この後、ランプアニールなどのＲＴＡ（Rapid Thermal Anneal）処理により、バリアメタル層１５越しに高融点金属層１４に熱処理が施される。これにより、高融点金属層１４の高融点金属と導電層１２または半導体基板１のシリコンとが反応して、高融点金属とシリコンとからなるシリサイド層（たとえばＴｉＳｉ2）１４ｂ、１６が形成される。つまり、高融点金属層１４と導電層１２との接触部分にはシリサイド層１４ｂが形成され、高融点金属層１４と半導体基板１との接触部分にはシリサイド層１６が形成される。
【００４４】
この際、絶縁膜１１、１３、１９上の高融点金属層１４は反応せずに、未反応の高融点金属層（たとえばチタン層）１４ａとして残る場合もある。
【００４５】
この後、たとえばアルミニウムよりなる導電層１７が表面全面に形成され、バリアメタル層１５、導電層１７などを安定化させるための熱処理が施されて、図１に示す本実施の形態の半導体装置が完成する。
【００４６】
本実施の形態によれば、電位固定用電極１２ｂと溝１ｂの内壁面との間に間隙が生じないため、信頼性の高い半導体装置を得ることができる。以下、そのことを説明する。
【００４７】
図１２は、電位固定用電極１２ｂと溝１ｂの内壁面との間に間隙５０が生じた様子を示す概略断面図である。図１２を参照して、電位固定用電極１２ｂが溝１ｂ内にのみ形成されている場合には、絶縁膜１３にコンタクトホール１３ａを形成する際に、電位固定用電極１２ｂと溝１ｂの内壁面との間の絶縁膜１１もエッチングされてしまう。これにより、電位固定用電極１２ｂと溝１ｂの内壁面との間に極めて細い間隙５０が生じてしまう。
【００４８】
加えて、シリコンと接触させてシリサイド層１４ｂ、１６を形成する高融点金属層をスパッタリング法などにより成膜する場合、その成膜前に、シリコンの露出部分の自然酸化膜を除去する目的でフッ酸などによる表面のエッチングが行なわれる。このエッチングにより、絶縁膜１１がさらに大きく（深く）エッチングされてしまう危険性がある。
【００４９】
このように生じた極めて細い間隙５０に高融点金属層やバリアメタル層１５を埋め込むことは極めて難しい。また仮に間隙５０上を塞ぐように高融点金属層やバリアメタル層１５が載ったとしても、その膜厚が薄くなったり、ピンホールが生じたりすることは避けられない。
【００５０】
この状態で、導電層１７としてアルミニウム層が形成されると、導電層１７のアルミニウムが、半導体基板１のシリコンや電位固定用電極１２ｂのシリコンと直接接するか、またはバリア性の弱い金属膜を介して形成されることになる。これにより、シリコンがアルミニウム中に拡散すると同時に、シリコン中にもアルミニウムがスパイクとして侵食することになり（いわゆるアルミスパイクが生じ）、電気特性が大きく損ねられ、長期の信頼性が保てないことがあった。
【００５１】
一方、本実施の形態では、図１に示すように電位固定用電極１２ｂが第１主面上で溝１ｂの幅ｗ１よりも大きい幅ｗ２となるように張り出した張り出し部を有している。そして、この電位固定用電極１２ｂの張り出し部が溝１ｂの内壁面と電位固定用電極１２ｂとの間の絶縁膜１１上を覆っている。よって、図８に示すコンタクトホールの形成のためのエッチング時に、溝１ｂの内壁面と電位固定用電極１２ｂとの間の絶縁膜１１がエッチング除去されることを防止することができる。これにより、電位固定用電極１２ｂと溝１ｂの内壁面との間に間隙が生じることを防止することができる。このように微細な間隙が生じることを防止できるため、この微細な間隙上にてバリアメタルのバリア性が劣化することもない。したがって、導電層１７のアルミニウムが半導体基板１のシリコンや電位固定用電極１２ｂのシリコンと反応することを防止でき、信頼性の高い半導体装置を得ることができる。
【００５２】
また電位固定用電極１２ｂの張り出し部の上面全体がエミッタ電極と接続されているため、電位固定用電極１２ｂとエミッタ電極との接触面積を大きく確保することができる。このため、電位固定用電極１２ｂの電位をＧＮＤに安定して固定することができる。
【００５３】
また電位固定用電極１２ｂの張り出し部の上面全体をエミッタ電極と接続することとしたため、図８に示すコンタクトホール１３ａの形成に要求される加工精度は低くてもよい。
【００５４】
仮に電位固定用電極１２ｂの張り出し部の一部にのみ達するようにコンタクトホールを形成しようとすると、電位固定用電極１２ｂ用の溝１ｂの幅をゲート電極用の溝１ａの幅よりも大きくしなければならない。このため、同じエッチングの工程で、溝１ｂと溝１ａとを形成すると、溝１ｂが溝１ａよりも数割程度深くなってしまう。これにより、オフ時の主耐圧保持の際に電界集中が生じて、主耐圧低下を招くおそれがある。
【００５５】
これに対して本実施の形態では、電位固定用電極１２ｂの張り出し部の上面全体をエミッタ電極と接続することとしたため、溝１ｂの幅を溝１ａの幅と同程度にできる。このため、上記のような主耐圧保持の際の電界集中を抑制でき、主耐圧を高く維持することができる。
【００５６】
また電位固定用電極１２ｂはエミッタ電極と電気的に接続されており、絶縁膜１１を介して半導体基板１と対向し容量を形成しているため、この電位固定用電極１２ｂにより半導体基板１の電位を固定し安定化させることができる。
【００５７】
また本実施の形態では、何百万、何十億セル群が同じピッチで繰り返し形成されている中に電位固定用電極１２ｂが織り込まれている。このため、本実施の形態の半導体装置は、高集積化に伴うセル寸法の縮小に適した構成である。
【００５８】
また本実施の形態においては、仮に複数の電位固定用電極１２ｂが隣り合いながら形成された場合でも、隣り合う電位固定用電極１２ｂに挟まれるｐ型領域３はエミッタ電極に電気的に接続することができる。このため隣り合う電位固定用電極１２ｂに挟まれるｐ型領域３は電気的にフローティングな状態になることはなく、確実に接地電位にできる。
【００５９】
なお図１に示すようなチタンシリサイド（ＴｉＳｉ2）層１４ｂと窒化チタン（ＴｉＮ）層１５との積層構造を形成する方法として、たとえばシリコン上にスパッタリング法により成膜したチタン（Ｔｉ）層をランプアニールによって、シリコンと接するチタン層の下側をシリサイド化させてチタンシリサイドにすると同時に、チタン層の上側をランプアニールの雰囲気中の窒素ガスと反応させて窒化チタンにする方法がある。下層のチタンシリサイド層はオーミック特性をよくするためのものであり、上層の窒化チタン層はバリアメタルとなるものである。上記のランプアニールによる熱窒化で窒化チタン層を形成する方法は、チタン層の厚みを下層のシリサイド層と上層の窒化チタン層とで分け合う方法であるため、窒化チタン層の厚膜化には向いていない。
【００６０】
そこで、厚い窒化チタン層が必要な場合には、反応性スパッタリング法により窒化チタン層を成膜することが好ましい。この方法を用いた場合、チタンシリサイド層１４ｂ／反応性窒化チタン層１５／アルミニウム系材料層１７の積層構造が得られる。またアルミニウム系材料層１７は、純粋なアルミニウム、シリコン含有量が１％未満のアルミニウム・シリコン（ＡｌＳｉ）合金、アルミニウム・銅（ＡｌＣｕ）合金、アルミニウム・シリコン・銅（ＡｌＳｉＣｕ）合金などである。
【００６１】
またバイポーラＩＣ（Integrated Circuit）やパワーデバイスの場合には、シリサイド層としてチタンシリサイドよりもオーミック特性の良好なシリサイド層である白金シリサイド（ＰｔＳｉ）層が用いられる場合もある。この場合には、白金シリサイド（ＰｔＳｉ）層／チタンタングステン（ＴｉＷ）層／アルミニウム系材料層の積層構造が用いられる。
【００６２】
（実施の形態２）
図１に示した構成は、図１３〜図１５に示す縦型のＩＧＢＴや、図１６に示す縦型のｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳＦＥＴと称する）や、図１７に示すような横型のＩＧＢＴなどに適用することができる。
【００６３】
なお、縦型とは、主電流が半導体基板の第１主面に形成された電極と第２主面に形成された電極との間で流れるタイプのことを意味する。また横型とは、主電流が半導体基板の第１主面に形成された電極間で流れるタイプのことを意味する。
【００６４】
図１３は、図１の構成を縦型のＰＴ（パンチスルー：Punch Through）タイプのＩＧＢＴに適用した場合の構成を概略的に示す断面図である。図１３を参照して、この構成においては、半導体基板１のｎ-領域（ｎ-ドリフト領域）２の第２主面側にｎ+領域（ｎ+バッファ領域）５とｐ+領域（ｐ+コレクタ領域）６とが順に形成されている。このｐ+領域（ｐ+コレクタ領域）６に接するように半導体基板１の第２主面上には主電極（コレクタ電極）１８が形成されている。
【００６５】
また図１４は、図１の構成を縦型ＬＰＴ（ライトパンチスルー：Light Punch Through）タイプのＩＧＢＴに適用した場合の構成を概略的に示す断面図である。図１４を参照して、この構成においては、半導体基板１のｎ-領域（ｎ-ドリフト領域）２の第２主面側にｎ型領域（ｎ型バッファ領域）５とｐ型領域（ｐ型コレクタ領域）６とが順に形成されている。このｐ型領域（ｐ型コレクタ領域）６に接するように半導体基板１の第２主面上には主電極（コレクタ電極）１８が形成されている。
【００６６】
また図１５は、図１の構成を縦型のＮＰＴ（ノンパンチスルー：Non Punch Through）タイプのＩＧＢＴに適用した場合の構成を概略的に示す断面図である。図１５を参照して、この構成においては、半導体基板１のｎ-領域（ｎ-ドリフト領域）２の第２主面側にｐ型領域（ｐ型コレクタ領域）６が直接形成されている。このｐ型領域（ｐ型コレクタ領域）６に接するように半導体基板１の第２主面上には主電極（コレクタ電極）１８が形成されている。
【００６７】
また図１６は、図１の構成を縦型ＭＯＳＦＥＴに適用した場合の構成を概略的に示す断面図である。図１６を参照して、この構成においては、半導体基板１のｎ-領域（ｎ-ドリフト領域）２の第２主面側にｎ+領域（ｎ+ドレイン領域）５が直接形成されている。このｎ+領域（ｎ+ドレイン領域）５に接するように半導体基板１の第２主面上には主電極（ドレイン電極）１８が形成されている。
【００６８】
また図１７は、図１の構成を横型のＩＧＢＴに適用した場合の構成を概略的に示す断面図である。図１７を参照して、この構成においては、ｎ-領域（ｎ-ドリフト領域）２内であって半導体基板１の第１主面にｎ型領域（ｎ型バッファ領域）５が形成されている。またｎ型領域（ｎ型バッファ領域）５内であって半導体基板１の第１主面にｐ型領域（ｐ型コレクタ領域）６が形成されている。
【００６９】
ｐ型領域（ｐ型コレクタ領域）６に接するように第１主面上に主電極（コレクタ電極）領域が形成されている。この主電極（コレクタ電極）は、半導体基板１の第１主面においてｐ型領域（ｐ型コレクタ領域）６と接するシリサイド層１６と、絶縁膜１１、１３、１９上に形成された未反応の高融点金属層１４ａと、シリサイド層１６および高融点金属層１４ａ上に形成されたバリアメタル層１５と、このバリアメタル層１５上に形成されたたとえばアルミニウムよりなる導電層１８とを有している。
【００７０】
この図１７に示す横型ＩＧＢＴの構成は、図１３に示すＰＴタイプの縦型ＩＧＢＴの構成を横型にしたものである。これと同様に、図１に示す構成は、図１４に示すＬＰＴタイプの縦型ＩＧＢＴの構成を横型にしたものや、図１５に示すＮＰＴタイプの縦型ＩＧＢＴの構成を横型にしたものに適用されてもよい。
【００７１】
なお、図１３〜図１７の各々のこれ以外の構成については、図１に示す実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００７２】
このように図１３〜図１７の各々の構成においても、実施の形態１と同様、電位固定用電極１２ｂが第１主面上にて溝１ｂの幅ｗ１よりも大きい幅ｗ２となるような張り出し部を有しているため、電位固定用電極１２ｂと溝１ｂの壁面との間に間隙が生じることを防止することができ、これにより信頼性の高い半導体装置を得ることができる。
【００７３】
（実施の形態３）
図１に示す上記の実施の形態１においては、絶縁ゲート型電界効果部のゲートがトレンチゲート構造のものについて説明したが、絶縁ゲート型電界効果部のゲートは平面ゲート構造であってもよい。以下、その構成について説明する。
【００７４】
図１８は、本発明の実施の形態３における半導体装置の構成であって、平面ゲート構造を有する構成を概略的に示す断面図である。図１８を参照して、たとえばシリコンよりなる半導体基板１内には、たとえばドリフト領域となるｎ-領域２が形成されている。このｎ-領域２上であって半導体基板１の第１主面側には、たとえばベース領域となるｐ型領域３が選択的に形成されている。このｐ型領域３内であって半導体基板１の第１主面側には、たとえばエミッタ領域（ソース領域）となるｎ型領域４が選択的に形成されている。
【００７５】
第１主面において、ｎ型領域４とｎ-領域２とに挟まれたｐ型領域３上には、絶縁膜（ゲート絶縁膜）１１を介してゲート電極１２ａが形成されている。このゲート電極１２ａは、平坦な第１主面上に形成されており、溝内に形成されていない。絶縁膜（ゲート絶縁膜）１１はたとえばシリコン酸化膜よりなり、ゲート電極１２ａはたとえばドープトポリシリコン層などの導電性を有する非金属の材質よりなっている。
【００７６】
ゲート電極１２ａと、絶縁膜（ゲート絶縁膜）１１と、ｎ-領域２と、ｎ型領域４と、ｐ型領域３とにより、絶縁ゲート型電界効果部が構成されている。
【００７７】
なお、本実施の形態のこれ以外の構成については、図１に示す実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００７８】
このように絶縁ゲート型電界効果部のゲートが平面ゲート構造であっても、実施の形態１と同様、電位固定用電極１２ｂが第１主面上にて溝１ｂの幅よりも大きい幅となるような張り出し部を有しているため、電位固定用電極１２ｂと溝１ｂの壁面との間に間隙が生じることを防止することができ、これにより信頼性の高い半導体装置を得ることができる。
【００７９】
また本実施の形態の構成も、実施の形態１の構成と同様、図１３〜図１５に示すような縦型のＩＧＢＴや、図１６に示すような縦型のＭＯＳＦＥＴや、図１７に示すような横型のＩＧＢＴなどに適用することができる。
【００８０】
（実施の形態４）
実施の形態１〜３においてはＩＧＢＴ、ＭＯＳＦＥＴについて説明したが、本発明は、これ以外の絶縁ゲート型電界効果部を有する素子に適用することができ、たとえばキャリア蓄積型ＩＧＢＴ、ＭＣＴ（MOS-Controlled Thyristor）、ＩＥＧＴ（Injection Enhanced Gate Transistor）などにも適用することができる。以下、これらの構成について説明する。
【００８１】
図１９は、本発明の実施の形態４における半導体装置としてキャリア蓄積型ＩＧＢＴの構成を概略的に示す断面図である。図１９を参照して、本実施の形態のキャリア蓄積型ＩＧＢＴは、図１３に示すＰＴタイプの縦型ＩＧＢＴの構成と比較して、ｎ-領域２とｐ型領域３との間にｎ型のＣＳ（Carrier Stored）層３１を追加した点において異なる。
【００８２】
これ以外のキャリア蓄積型ＩＧＢＴの構成については、図１３に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００８３】
図２０は、本発明の実施の形態４における半導体装置としてＭＣＴの構成を概略的に示す断面図である。図２０を参照して、本実施の形態のＭＣＴにおいては、たとえばシリコンよりなる半導体基板１内には、たとえばドリフト領域となるｎ-領域２が形成されている。このｎ-領域２上であって半導体基板１の第１主面側には、たとえばベース領域となるｐ型領域３と、たとえばカソード領域となるｎ型領域３２とが順に形成されている。このｎ型領域３２内であって半導体基板１の第１主面側には、たとえばショートエミッタ領域となるｐ+領域３３が選択的に形成されている。
【００８４】
ｐ+領域３３、ｎ型領域３２およびｐ型領域３を突き抜けてｎ-領域２に達するように半導体基板１の第１主面には溝１ａが形成されている。またｐ+領域３３が形成されていない半導体基板１の第１主面には、ｎ型領域３２およびｐ型領域３を突き抜けてｎ-領域２に達するように溝１ｂが形成されている。これらの溝１ａ、１ｂの各々の内壁面および半導体基板１の第一主面を覆うように、たとえばシリコン酸化膜よりなる絶縁膜１１が形成されている。溝１ａ内にはゲート電極１２ａが形成されており、溝１ｂ内には電位固定用電極１２ｂが形成されている。
【００８５】
これ以外のＭＣＴの構成については、図１３に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００８６】
図２１は、本発明の実施の形態４における半導体装置としてＩＥＧＴの構成を概略的に示す断面図である。図２１を参照して、本実施の形態のＩＥＧＴは、図１３に示すＰＴタイプの縦型ＩＧＢＴの構成と比較して、ゲート電極１２ａと電位固定用電極１２ｂとの間にゲートの間引き構造を追加した点において異なる。
【００８７】
このゲートの間引き構造は、少なくとも２本の溝１ｃと、その溝１ｃ内を埋め込むダミーゲート１２ｃとを有している。２本の溝１ｃの各々は、ｎ型領域４が形成されていない半導体基板１の第１主面において、ｐ型領域３を突き抜けてｎ-領域２に達するように形成されている。２本の溝１ｃの各々の内壁には、たとえばシリコン酸化膜よりなる絶縁膜１１が形成されている。
【００８８】
２本の溝１ｃの各々はダミーゲート１２ｃによって埋め込まれている。２本の溝１ｃの各々を埋め込むダミーゲート１２ｃは、溝１ｃの幅よりも大きな幅となるように張り出した張り出し部を有している。隣り合うダミーゲート１２ｃの張り出し部は半導体基板１の第１主面上にて互いに接続されており、これにより隣り合うダミーゲート１２ｃは互いに同電位とされている。２本の溝１ｃによって挟まれるｐ型領域３は電気的にフローティングな状態とされている。
【００８９】
２本のダミーゲート１２ｃの張り出し部上を覆うように絶縁膜１３、１９が形成されている。この絶縁膜１３、１９上にエミッタ電極が形成されている。
【００９０】
このＩＥＧＴにおいてダミーゲート１２ｃの本数や間隔は、ＩＥＧＴに要求される特性（主耐圧級、電流密度、動作速度など）、構造に応じて任意に設定され得る。
【００９１】
これ以外のＩＥＧＴの構成については、図１３に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００９２】
このようにキャリア蓄積型ＩＧＢＴ、ＭＣＴおよびＩＥＧＴのいずれにおいても、実施の形態１と同様、電位固定用電極１２ｂが第１主面上にて溝１ｂの幅よりも大きい幅となるような張り出し部を有しているため、電位固定用電極１２ｂと溝１ｂの壁面との間に間隙が生じることを防止することができ、これにより信頼性の高い半導体装置を得ることができる。
【００９３】
（その他）
エミッタ領域の形状を変えた他の例について説明する。
【００９４】
図２２は、エミッタ領域の形状を変えた例であって、エミッタ電極とエミッタ領域との電気的な接続の様子を示す概略平面図（ａ）と、その平面図（ａ）のＸＸＩＩＢ−ＸＸＩＩＢ線に沿う概略断面図（ｂ）である。図２２（ａ）を参照して、半導体基板１の第１主面において、溝１ａ、１ｂの延在する方向に交差する方向（たとえば直交する方向）にｎ型領域（エミッタ領域）４とｐ型領域（ベース領域）３との各々がストライプ状に配置されている。つまり、図２２（ａ）中において太線で示すようにｎ型領域（エミッタ領域）４は、平面視において溝１ａ、１ｂにより分断されているものの帯状に形成されている。またｐ型領域（ベース領域）３も、平面視において溝１ａ、１ｂにより分断されているものの帯状に形成されている。
【００９５】
このようにｎ型領域（エミッタ領域）４とｐ型領域（ベース領域）３とは、第１主面において平面視で交互に帯状に形成されており、ｎ型領域（エミッタ領域）４の帯状領域は溝１ａ、１ｂ以外はｎ型領域（エミッタ領域）４のみからなっており、ｐ型領域（ベース領域）３の帯状領域は溝１ａ、１ｂ以外はｐ型領域（ベース領域）３のみからなっている。
【００９６】
このようにｎ型領域（エミッタ領域）４とｐ型領域（ベース領域）３との各々がストライプ状に配置されているため、シリサイド層１６はｎ型領域（エミッタ領域）４とｐ型領域（ベース領域）３との双方に接することになる。このため、エミッタ電極はシリサイド層１６はｎ型領域（エミッタ領域）４とｐ型領域（ベース領域）３との双方に電気的に接続されている。
【００９７】
上記の実施の形態においては、半導体基板１の材料がシリコンの場合について説明したが、本発明における半導体基板１の材料は、シリコン材料に限定されるものではなく、広くシリコン以外の半導体材料やシリコンと他の元素との化合物による半導体材料であってもよい。たとえば、半導体基板１の材料として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などのワイドバンドギャップ材料や、シリコン・ゲルマニウム（ＳｉＧｅ）、ガリウム・砒素（ＧａＡｓ）、インジウム・リン（ＩｎＰ）、ガリウム・アルミニウム・砒素（ＧａＡｌＡｓ）などの化合物半導体材料、炭素元素よりなるワイドバンドギャップ半導体材料であるダイヤモンドやパイロリティック・グラファイト（Pyloritic Graphite）、ｐ−ＢＮ（Pyloritic Boron Nitride）、硫化カドミウム（ＣｄＳ）やカドミウム・セレン（ＣｄＳｅ）などのＩＩ−ＶＩ族化合物半導体材料などが用いられてもよい。
【００９８】
上記の実施の形態において示した導電型（ｐ型、ｎ型）は逆の導電型であってもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９９】
本発明は、電力用の半導体装置に特に有利に適用され得る。
【図面の簡単な説明】
【０１００】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。
【図２】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１２】電位固定用電極１２ｂと溝１ｂの内壁面との間に間隙が生じた様子を示す概略断面図である。
【図１３】図１の構成を縦型のＰＴタイプのＩＧＢＴに適用した場合の構成を概略的に示す断面図である。
【図１４】図１の構成を縦型のＬＰＴタイプのＩＧＢＴに適用した場合の構成を概略的に示す断面図である。
【図１５】図１の構成を縦型のＮＰＴタイプのＩＧＢＴに適用した場合の構成を概略的に示す断面図である。
【図１６】図１の構成を縦型ＭＯＳＦＥＴに適用した場合の構成を概略的に示す断面図である。
【図１７】図１の構成を横型のＩＧＢＴに適用した場合の構成を概略的に示す断面図である。
【図１８】本発明の実施の形態３における半導体装置の構成であって、平面ゲート構造を有する構成を概略的に示す断面図である。
【図１９】本発明の実施の形態４における半導体装置としてキャリア蓄積型ＩＧＢＴの構成を概略的に示す断面図である。
【図２０】本発明の実施の形態４における半導体装置としてＭＣＴの構成を概略的に示す断面図である。
【図２１】本発明の実施の形態４における半導体装置としてＩＥＧＴの構成を概略的に示す断面図である。
【図２２】エミッタ領域の形状を変えた例であって、エミッタ電極とエミッタ領域との電気的な接続の様子を示す概略平面図（ａ）と、その平面図（ａ）のＸＸＩＩＢ−ＸＸＩＩＢ線に沿う概略断面図（ｂ）である。
【符号の説明】
【０１０１】
１  半導体基板、１ａ，１ｂ，１ｃ  溝、２  ｎ-領域、３  ｐ型領域、４  ｎ型領域、１１  絶縁膜（ゲート絶縁膜）、１２ａ  導電層（ゲート電極）、１２ｂ  導電層（電位固定用電極）、１２ｃ  ダミーゲート、１３  絶縁膜、１３ａ  コンタクトホール、１４，１４ａ  高融点金属層、１４ｂ，１６  シリサイド層、１５  バリアメタル層、１７  導電層（アルミニウム系材料層）、１８  コレクタ電極（ドレイン電極）、１９  絶縁膜、２１，２２  レジストパターン、３１  ＣＳ層、３２  ｎ型領域、３３  ｐ+領域、５０  間隙。
【図１】
0004600936.tif 000002
【図２】
0004600936.tif 000003
【図３】
0004600936.tif 000004
【図４】
0004600936.tif 000005
【図５】
0004600936.tif 000006
【図６】
0004600936.tif 000007
【図７】
0004600936.tif 000008
【図８】
0004600936.tif 000009
【図９】
0004600936.tif 000010
【図１０】
0004600936.tif 000011
【図１１】
0004600936.tif 000012
【図１２】
0004600936.tif 000013
【図１３】
0004600936.tif 000014
【図１４】
0004600936.tif 000015
【図１５】
0004600936.tif 000016
【図１６】
0004600936.tif 000017
【図１７】
0004600936.tif 000018
【図１８】
0004600936.tif 000019
【図１９】
0004600936.tif 000020
【図２０】
0004600936.tif 000021
【図２１】
0004600936.tif 000022
【図２２】
0004600936.tif 000023