(57)【特許請求の範囲】
【請求項１】
それぞれが、所定のビットレートのデータ信号を受信し、該ビットレートを使用して該受信されたデータ信号内のデータ情報を回復し、該データ情報を出力するよう動作する少なくとも２つの入力装置と、
前記入力装置にそれぞれ接続されたバッファリング装置であって、それぞれが、対応する該入力装置から前記回復されたデータ情報を受け取り、決められた出力期間において該回復されたデータ情報を出力するよう動作するバッファリング装置と、
前記バッファリング装置に接続されたマッピング装置であって、該バッファリング装置のそれぞれのフィル特性を監視し、前記バッファリング装置のそれぞれについて、対応する該フィル特性を使用して前記出力期間を決定し、該バッファリング装置のそれぞれから前記データ情報を受け取り、該受け取ったデータ情報をデータユニットにマップし、該データユニットを出力するよう動作するマッピング装置と、
を備えるマルチプレクサ。
【請求項２】
前記入力装置のそれぞれは、受信した前記データ信号の前記所定のビットレートを判断するよう動作する、
請求項１に記載のマルチプレクサ。
【請求項３】
前記入力装置のそれぞれは、受信した前記データ信号の前記所定のビットレートを示すソフトウェア・フラグを受け取る、
請求項１に記載のマルチプレクサ。
【請求項４】
前記マッピング装置に接続された出力装置であって、前記データユニットを受け取り、該データユニットを、伝送に適した所定のフォーマットに変換するよう動作する出力装置を備える、
請求項１から請求項３のいずれかに記載のマルチプレクサ。
【請求項５】
前記入力装置で受信されたデータ信号は光信号であり、前記入力装置のそれぞれは、光−電気変換器を備え、
前記出力装置は、電気−光変換器を備え、前記伝送に適した所定のフォーマットは、光学的フォーマットである、
請求項１から請求項４のいずれかに記載のマルチプレクサ。
【請求項６】
前記入力装置のそれぞれは、前記データ情報を複数のデータ情報セグメントに多重分離するよう動作し、該入力装置からのデータ情報の出力が、該データ情報セグメントの形式であり、
前記出力装置は、複数の前記データユニットを、伝送に適した１つの信号に多重化するよう動作する、
請求項４または請求項５に記載のマルチプレクサ。
【請求項７】
前記バッファリング装置およびマッピング装置は、ＣＭＯＳプロセスで製作される、
請求項６に記載のマルチプレクサ。
【請求項８】
前記バッファリング装置のそれぞれは、ＦＩＦＯメモリデバイスである、
請求項１から請求項７のいずれかに記載のマルチプレクサ。
【請求項９】
前記フィル特性は、出力されていない前記バッファリング装置内に記憶されたデータ情報と、該バッファリング装置内に記憶することのできる最大量との比である、
請求項１から請求項８のいずれかに記載のマルチプレクサ。
【請求項１０】
前記マッピング装置は、前記バッファリング装置のそれぞれについて、前記フィル特性を実質的に５０％近い値に維持するよう、前記出力期間を決定する、
請求項９に記載のマルチプレクサ。
【請求項１１】
前記マッピング装置は、フレーム生成装置であり、前記受け取ったデータ情報の前記データユニットへの前記マッピングは、複数のフレームを生成するステップを含み、
該フレームのそれぞれは、オーバーヘッド部分および複数のデータセクションを有し、該データセクションのそれぞれが、前記出力期間のうちの１つにおいて前記バッファリング装置のうちの１つから受け取ったデータ情報を含む、
請求項１から請求項１０のいずれかに記載のマルチプレクサ。
【請求項１２】
前記フレームのそれぞれにおいて、前記バッファリング装置のそれぞれに所定数の前記出力期間を割り振ることにより、前記マッピング装置が該バッファリング装置のそれぞれについて前記出力期間を決定するよう動作する、
請求項１１に記載のマルチプレクサ。
【請求項１３】
前記所定数は、前記バッファリング装置のフィル特性に基づき、それぞれのフレームについて動的に決定される、
請求項１２に記載のマルチプレクサ。
【請求項１４】
前記フレームのそれぞれは、該フレーム内の未使用スペースを満たす少なくとも１つのスタッフビットを含み、前記オーバーヘッド部分は、該スタッフビットを除去するのに必要な情報を含む、
請求項１１から請求項１３のいずれかに記載のマルチプレクサ。
【請求項１５】
前記スタッフビットは、前記バッファリング装置のフィル特性に基づいて前記フレームのそれぞれに動的に割り振られる、
請求項１４に記載のマルチプレクサ。
【請求項１６】
前記マッピング装置が、パケット生成装置であり、前記受け取ったデータ情報の前記データユニットへの前記マッピングは、複数のパケットを生成するステップを含み、
前記パケットのそれぞれは、ヘッダー部分および少なくとも１つのデータセクションを含み、該データセクションは、前記出力期間のうちの１つにおいて前記バッファリング装置のうちの１つから受け取ったデータ情報を含む、
請求項１から請求項１０のいずれかに記載のマルチプレクサ。
【請求項１７】
前記フィル特性は、前記バッファリング装置のそれぞれに記憶されたデータ情報量の指標であり、
前記マッピング装置は、前記バッファリング装置のそれぞれについて、前記複数のパケットのうちの１つのパケットの前記データセクションを満たすのに必要なデータ情報量が記憶されている時を判断することにより、該バッファリング装置のうちの１つについて前記出力期間を決定する、
請求項１６に記載のマルチプレクサ。
【請求項１８】
前記パケットのそれぞれは、インターネットプロトコル（ＩＰ）のパケットである、
請求項１７に記載のマルチプレクサ。
【請求項１９】
前記パケットのそれぞれは、非同期転送モード（ＡＴＭ）セルである、
請求項１７に記載のマルチプレクサ。
【請求項２０】
データ信号を受け取り、該受け取ったデータ信号内のデータ情報を回復し、該データ情報を出力するよう動作する入力装置と、
前記入力装置に接続された少なくとも２つのバッファリング装置であって、前記回復されたデータ情報の少なくとも一部を受け取り、該回復されたデータ情報を記憶し、決められた出力期間において該回復されたデータ情報を出力するよう動作する少なくとも２つのバッファリング装置と、
前記バッファリング装置にそれぞれ接続された出力装置であって、それぞれが、前記それぞれのバッファリング装置のフィル特性を監視し、それぞれの該バッファリング装置について、対応するフィル特性を使用して前記出力期間を決定し、それぞれの該バッファリング装置からデータ情報を受け取り、該データ情報を出力するよう動作する出力装置と、
を備えるデマルチプレクサ。
【請求項２１】
前記入力装置は、前記データ情報からデータユニット構造を除去することにより、該データ情報を回復する、
請求項２０に記載のデマルチプレクサ。
【請求項２２】
前記データユニット構造は、オーバーヘッド部分、前記データ情報を含む複数のデータセクション、および少なくとも１つのスタッフビットを含むフレーム構造である、
請求項２１に記載のデマルチプレクサ。
【請求項２３】
前記データユニット構造は、パケット構造である、
請求項２１に記載のデマルチプレクサ。
【請求項２４】
前記フィル特性は、出力されていない前記バッファリング装置内に記憶されたデータ情報と、該バッファリング装置内に記憶することのできる最大量との比である、
請求項２０から請求項２３のいずれかに記載のデマルチプレクサ。
【請求項２５】
前記出力装置のそれぞれは、前記フィル特性を実質的に５０％近い値に維持するよう、それぞれの前記バッファリング装置について前記出力期間を決定する、
請求項２４に記載のデマルチプレクサ。
【請求項２６】
前記入力装置で受け取ったデータ信号は光信号であり、前記データ情報は、前記出力装置のそれぞれから光信号として出力され、
前記入力装置は、光−電気変換器を備え、前記出力装置のそれぞれは、電気−光変換器を備える、
請求項２０から請求項２５のいずれかに記載のデマルチプレクサ。
【請求項２７】
特定のビットレートのデータ信号を受信し、該ビットレートを使用して該受信されたデータ信号内のデータ情報を回復し、該データ情報を出力するよう動作することができる入力装置と、
前記入力装置に接続されたバッファリング装置であって、該入力装置から前記回復されたデータ情報を受け取り、該データ情報を記憶し、決められた出力期間において該回復されたデータ情報を出力するよう動作することができるバッファリング装置と、
前記バッファリング装置に接続されたマッピング装置であって、前記バッファリング装置内のフィル特性を監視し、前記バッファリング装置について該フィル特性を使用して出力期間を決定し、該バッファリング装置から出力されたデータ情報を受け取り、該受け取ったデータ情報をデータユニットにマップし、該データユニットを出力するよう動作することができるマッピング装置と、
を備えるインターフェース装置。
【請求項２８】
前記マッピング装置に接続された出力装置であって、前記データユニットを受け取り、該データユニットを、伝送に適した所定のフォーマットに変換するよう動作する出力装置を備える、
請求項２７に記載のインターフェース装置。
【請求項２９】
前記入力装置で受信したデータ信号は光信号であり、該入力装置は光−電気変換器を備え、
前記出力装置は電気−光変換器を備え、前記伝送に適した所定のフォーマットは光学的なフォーマットである、
請求項２８に記載のインターフェース装置。
【請求項３０】
前記入力装置は、前記データ情報を複数のデータ情報セグメントに多重分離するよう動作することができ、前記入力装置からのデータ情報の出力は、該データ情報セグメントの形式であり、
前記出力装置は、複数のデータユニットを、伝送に適した信号に多重化するよう動作する、
請求項２８に記載のインターフェース装置。
【請求項３１】
前記フィル特性は、出力されていない前記バッファリング装置内に記憶されたデータ情報と、該バッファリング装置内に記憶することのできる最大量との比である、
請求項２７から請求項３０のいずれかに記載のインターフェース装置。
【請求項３２】
前記マッピング装置は、前記フィル特性を実質的に５０％近い値に維持するよう、前記バッファリング装置について前記出力期間を決定する、
請求項３１に記載のインターフェース装置。
【請求項３３】
第１のデータ信号を受信し、該受信したデータ信号内の第１のデータユニットを回復し、該第１のデータユニットを出力するよう動作する第１の入力装置と、
特定のビットレートの第２のデータ信号を受信し、該ビットレートを使用して該受信したデータ信号内のデータ情報を回復し、該受信したデータ情報を出力するよう動作する少なくとも１つの第２の入力装置と、
前記入力装置に接続された少なくとも１つの入力バッファリング装置であってであって、前記入力装置から受信されたデータ情報を受け取り、該受信されたデータ情報を記憶し、決められた出力期間において該受信されたデータ情報を出力するよう動作する少なくとも１つの入力バッファリング装置と、
前記入力バッファリング装置に接続されたマッピング装置であって、該入力バッファリング装置内のフィル特性を監視し、該入力バッファリング装置について、対応する該フィル特性を使用して前記出力期間を決定し、前記入力バッファリング装置から前記受信したデータ情報を受け取り、該受け取ったデータ情報を第２のデータユニットにマップし、該第２のデータユニットを出力するよう動作するマッピング装置と、
前記第１および第２のデータユニットを受け取り、いずれの該第１のデータユニットをドロップするかどうか判断し、ドロップすべき該第１のデータユニットを前記マッピング装置に出力するよう動作する追加／ドロップデータユニット装置と、を備え、
前記マッピング装置は、該ドロップされた第１のデータユニットを受け取り、該ドロップされた第１のデータユニット内のデータ情報を回復し、該回復されたデータ情報を出力すると共に、残りの第１のデータユニットおよび第２のデータユニットを出力するよう動作し、
前記マッピング装置に接続された少なくとも１つの出力バッファリング装置であって、前記回復されたデータ情報の少なくとも一部を受け取り、該回復された情報を記憶し、決められた出力期間において該回復されたデータ情報を出力するよう動作する少なくとも１つの出力バッファリング装置と、
前記出力バッファリング装置に接続された少なくとも１つの出力装置であって、該出力バッファリング装置内のフィル特性を監視し、該出力バッファリング装置について、該フィル特性を使用して前記出力期間を判断し、該出力バッファリング装置から出力された前記回復されたデータ情報を受け取り、前記ドロップされた第１のデータユニットに対応する前記回復されたデータ情報を出力するよう動作する出力装置と、
を備えるインターフェース装置。
【請求項３４】
前記第１および第２のデータユニットは、データパケットである、
請求項３３に記載のインターフェース装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般に、通信システム内のインターフェース装置に関し、より具体的には、光ファイバ通信システムのような通信システム内で実現されるマルチプレクサおよびデマルチプレクサのような装置に関する。
【０００２】
【従来の技術】
どんな通信システムでも、第１の場所から第２の場所に所望の情報を適切に伝送するのに利用するプロトコルは、必須部分である。光ファイバ通信システムによって伝送される情報量が増加するにつれ、多数の標準プロトコルが確立され、さらに多くのプロトコルが現在定義されつつある。これらのプロトコルは、向上した柔軟性およびサービスの有利さを、結果として生じる複雑さおよびオーバーヘッドと均衡を保つために、異なるレートおよびフォーマットを使用する。
【０００３】
たとえば、北米のＳＯＮＥＴおよび欧米のＳＤＨのような同期型標準、多数の他の連続形式および多数のバースト形式がある。バースト形式は連続クロックを持たないが、バースト間に任意の所与の位相関係を必要とすることなく、バーストデータを伝送する。連続形式におけるクロックの位相は、標準条件下で連続性を持つ。
【０００４】
これらのプロトコルのそれぞれについて、トランスポンダー（transponder）、再生器、およびマルチプレクサ／デマルチプレクサのシステムが、特定のビットレートおよびそれが適用される条件のために開発されてきた。これらのコンポーネントは、特定のプロトコルについて、該プロトコルが該コンポーネントと共に機能するよう特に設計され、該コンポーネントは、通常他のプロトコルに使用することができない。
【０００５】
異なるプロトコルを利用するシステム間のインターフェースをとることを可能にするために、あるプロトコルのデータ情報を、異なるプロトコルのシステムで使用することのできるフォーマットに変換するマッピング装置が開発されてきた。これらのマッピング装置について重要なのは、それらが、あるプロトコルから他のプロトコルに変換することに固有であり、通常、そのために特にハードウェアとして組み込まれていないプロトコルでは通常使用することができない、ということである。たとえば、「Bellcore Generic Requirement 0253（GR-0253）」は、ＳＯＮＥＴに共通な非同期伝送フォーマット（DS0, DS1, DS2, DS3など）のＳＯＮＥＴへの標準マッピングについて詳細に記述する。同様のマッピングが、ＥＴＳＩのＳＤＨへの階層マッピングについて規定される。
【０００６】
これらのマッピングで重要なのは、それらが、特定のフォーマットおよびビットレートについて非常に正確にそれぞれ調整されるということである。ここで、ビットレートは、たとえば２０ｐｐｍ（parts per million）の許容差をプラスマイナスしてマッピングされる。これは、これらの標準マッピングを使用すると、ＤＳ３フォーマットのものと１％ですら異なるビットレートを持つ信号を、ＳＯＮＥＴのシステムでは伝送することができない、ということを意味する。一般に、信号のそれぞれの種類のマッピングを実行するのに、異なるハードウェア装置が必要とされる。
【０００７】
標準マッピングに対するこれらの制限は、他のプロトコルの入力信号および出力信号の間に２以上のプロトコルを持つことがあるマルチプレクサの使用を考慮するとき、より顕著になってくる。同様の問題が、デマルチプレクサの使用についても生じる。限られた数のプロトコルについて多重化機能を実行する非常に特定的なマルチプレクサが開発されてきた。たとえば、ＯＣ−３およびＯＣ−１２のフォーマットの信号を組み合わせて、ＯＣ−４８のフォーマットの出力信号を生成することのできるマルチプレクサがある。
【０００８】
【発明が解決しようとする課題】
多重化および多重分離に使用される現在のコンポーネントに対する重要な制限は、それぞれ異なるプロトコル、または組み合わされるべきプロトコルのセットについて、ハードウェアの異なる部分が必要となることである。これにより、新しいプロトコルそれぞれの出現によって新しいコンポーネントが必要になり、プロトコルの数が増加し続けるにつれ、実質的に異なる数のマッピング装置およびプロトコル固有のマルチプレクサ／デマルチプレクサが必要となってくる。
【０００９】
【課題を解決するための手段】
この発明は、好ましくは、受信された信号のいずれとも異なることができるビットレートを持つ信号出力を出力しつつ、様々な異なるビットレートの入力信号を受信することができるプロトコル独立型のマルチプレクサである。これは、入力信号内のデータを回復し、該回復されたデータをバッファリングし、該回復されたデータを、出力するのに十分なフォーマットにマッピングすることによって実行される。マッピングは、フレーム生成またはパケット生成のいずれかで行われる。好ましい実施形態においては、回復されたデータのバッファリングは、マッピングが本質的に連続であるのを保証するよう制御される。
【００１０】
第１の広い側面によると、この発明は、２つの入力装置、２つのバッファリング装置およびマッピング装置を備える。入力装置のそれぞれは、特定のビットレートのデータ信号を受信し、該特定のビットレートを使用して該受信されたデータ信号内のデータ情報を回復し、該データ情報を出力するよう動作する。バッファリング装置のそれぞれは入力装置にそれぞれ接続され、前記受信されたデータ情報をそのそれぞれの入力装置から受け取り、データ情報を記憶し、決められた出力期間において前記回復されたデータ情報を出力するよう動作する。マッピング装置はバッファリング装置に接続され、バッファリング装置のそれぞれにおけるフィル特性（fill characteristic）を監視し、対応するフィル特性を使用してバッファリング装置のそれぞれについて出力期間を決定し、バッファリング装置のそれぞれから出力されたデータ情報を受け取り、該受け取ったデータ情報をデータユニットにマッピングし、該データユニットを出力する。
【００１１】
さらなる側面によると、この発明は、上記第１の側面のマルチプレクサに類似するが、１つの入力装置および１つのバッファリング装置のみを持つ。これにより、この装置は、まだ知られていない可能性のある２つのプロトコル間のインターフェース装置となる。
【００１２】
第２の広い側面によると、この発明は、入力装置、２つのバッファリング装置および２つの出力装置を備えるデマルチプレクサである。入力装置は、データ信号を受信し、該受信されたデータ信号内のデータ情報を回復し、該データ情報を出力するよう動作する。バッファリング装置のそれぞれは入力装置に接続され、回復されたデータ情報の一部を受け取り、該回復された情報を記憶し、決められた出力期間において該回復されたデータ情報を出力するよう動作する。出力装置のそれぞれはそれぞれのバッファリング装置に接続され、それぞれのバッファリング装置内のフィル特性を監視し、対応するフィル特性を使用してそれぞれのバッファリング装置について出力期間を決定し、それぞれのバッファリング装置から出力されたデータ情報を受け取り、該データ情報を出力するよう動作する。
【００１３】
さらに他の側面によると、この発明は、第１の側面によるマルチプレクサと第２の側面によるデマルチプレクサを組み合わせることにより、データユニット、好ましくはデータパケットの追加およびドロップ（drop）を可能にするプロトコル独立型インターフェース装置である。
【００１４】
この発明の他の側面および特徴は、以下に記述するこの発明の具体的な実施形態を図と共に参照することにより、当該技術分野の当業者には明らかになるであろう。
【００１５】
【発明の実施の形態】
図１は、この発明の広い側面に従うプロトコル独立型マルチプレクサを示す。このマルチプレクサは、第１および第２の入力装置１０２および１０４と、該第１および第２の入力装置１０２および１０４に接続された第１および第２のバッファリング装置１０６および１０８と、該第１および第２のバッファリング装置１０６および１０８に接続されたマッピング装置１１０を備える。
【００１６】
入力装置１０２および１０４のそれぞれは、特定のプロトコルによって規定されたそれぞれの入力信号Ｓ１およびＳ２を受信するよう動作することができる。入力信号は光入力信号であるのが好ましいが、これに制限されるものではないことは理解されるべきであろう。たとえば、入力信号は、電気入力信号であることもできる。当該技術分野の当業者ならば、それぞれのプロトコルは異なるビットレート持つことができ、よって以前の実施においては、その特定のビットレート用に設計された入力装置を必要とする。この発明の広い側面によると、図１に示される入力装置１０２および１０４を、複数の異なるビットレートで動作する複数の異なるプロトコルについて使用することができる。実施形態によっては、これはいくつかの異なる固定されたビットレートで動作することができる柔軟な入力装置を使用することにより達成され、その際、ソフトウェア・フラグは、ある特定の環境でどの固定ビットレートが使用されるかを入力装置に通信する。以下の図２および図３を参照して記述する好ましい実施形態において、入力装置が「クロックおよびデータ回復（ＣＤＲ）」装置を備えるときには、ソフトウェア・フラグを必要としない（図４および図５を参照して以下に説明するように）。ＣＤＲ装置は、それぞれの受信した信号Ｓin1およびＳin2のビットレートを判断し、使用される実際のプロトコルおよびビットレートの知識を全く与えられることなく、受信した信号内のデータ情報Ｄ１およびＤ２を回復させることができる。
【００１７】
図１に示されるように、第１および第２のバッファリング装置１０６および１０８は、第１および第２の入力装置１０２および１０４からデータ情報Ｄ１およびＤ２の出力をそれぞれ受け取り、マッピング装置１１０によって決められた出力期間において、それぞれのバッファリングされたデータ情報ＢＤ１およびＢＤ２をマッピング装置１１０に出力する。バッファリング装置１０６および１０８が満たされた割合（以降、これをフィル・レベル（fill level：ＦＬ）と呼ぶ）が、マッピング装置に伝達される。その後、マッピング装置１１０はフィル・レベルＦＬ１およびＦＬ２を使用して、バッファリング装置１０６および１０８からのバッファリングされたデータ情報ＢＤ１およびＢＤ２について出力期間を決定し、読み出し信号READ１およびREAD２をバッファリング装置１０６および１０８に出力する。フィル・レベルＦＬ１およびＦＬ２の使用および出力期間のその後の選択を多くの方法で行うことができ、それらのうちのいくつかを、好ましい実施形態の記述において以下に説明する。
【００１８】
データ情報で占有されるバッファリング装置の割合を示すフィル・レベルが好ましい実施形態で使用されるけれども、任意のフィル特性を使用することができるということを認識すべきである。たとえば、フィル特性は、出力されていない特定のバッファリング装置内に記憶されたデータ情報と、該特定のバッファリング装置内に記憶されることができる最大量との比であることができる。
【００１９】
マッピング装置１１０は、バッファリング装置１０６および１０８からバッファリングされたデータ情報ＢＤ１およびＢＤ２を入力した後、このデータ情報を、特定のフォーマットに適合するデータユニットにマッピングする。いくつかの好ましいデータユニットのフォーマットは、好ましい実施形態について以下に説明するけれども、これらは、この発明の範囲を制限することを意図するものではない。その後、マッピング装置１１０は、出力信号Ｓoutを介してこれらのデータユニットを出力する。出力信号Ｓoutは、第１および第２の入力装置１０２および１０４の両方によって受信されたデータ情報Ｄ１およびＤ２を含む。入力信号Ｓin1およびＳin2と同様に、出力信号は光出力信号であるのが好ましいが、これに制限されない。
【００２０】
図１に示されるこの発明の広い側面は、２つの入力信号Ｓin1およびＳin2のマルチプレクサを示すけれども、当業者ならば、それぞれの入力信号が、対応する入力装置および対応するバッファリング装置を持つ限り、この発明に従うマルチプレクサはさらに多くの入力信号を持つことができる、ということが理解されよう。さらに、図１には示されていないが、この発明に従うマルチプレクサは、マッピング装置１１０の出力に接続された出力装置をさらに備え、出力信号Ｓoutのデータユニットを、伝送に適した特定のフォーマットに変換することができる。
【００２１】
この発明の好ましい実施形態を、光ファイバ通信システム内で実現することができるマルチプレクサ／デマルチプレクサについて、図２から図８を参照して以下に説明する。図２および図３は、この発明の第１および第２の好ましい実施形態に従うプロトコル独立型マルチプレクサを示す。これらの好ましい実施形態について、入力装置は、図４および図５にを参照して以下に詳細に説明するように、デマルチプレクサ（ＤＥＭＵＸ）と組み合わされた「クロックおよびデータ回復（ＣＤＲ：Clock and Data Recovery）」装置である。これを、以下「ＣＤＲ DEMUX」装置２０２および２０４と呼ぶ。これらのＣＤＲ DEMUX装置２０２および２０４のそれぞれは、それぞれの光入力信号Ｏin1およびＯin2を受信し、受信した信号のクロックレート、したがってその対応するビットレートを求め、それぞれの光入力信号Ｏin1およびＯin2に同期したそれぞれのクロックレートＣＫin1およびＣＫin2を、データ情報が多重分離されたｎ個の信号と一緒に、それぞれのバッファリング装置に出力する。これらの好ましい実施形態において、バッファリング装置は、先入れ先出し（ＦＩＦＯ）のメモリデバイス２０６および２０８である。
【００２２】
図４は、ＣＤＲ DEMUX装置２０２の典型的な例（これはまた、ＣＤＲ DEMUX２０４と同一である）を示し、これは、光−電気（Ｏ／Ｅ）変換器４０２と、該Ｏ／Ｅ変換器４０２に接続された周波数アジャイル（frequency agile）の位相ロックループ（ＰＬＬ）４０４と、該Ｏ／Ｅ変換器４０２および周波数アジャイルＰＬＬ４０４に接続されたデータ回復ユニット４０６と、周波数アジャイルＰＬＬ４０４およびデータ回復ユニット４０６に独立的に接続されたデマルチプレクサ（DEMUX）４０８と、を備える。
【００２３】
Ｏ／Ｅ変換器４０２は、光信号Ｏin1を受信して、それを電気信号Ｓin1に変換するよう動作する。ここで、電気信号Ｓin1は、周波数アジャイルＰＬＬ４０４およびデータ回復ユニット４０６の両方への入力となる。図４を参照して以下に詳細に説明するように、周波数アジャイルのＰＬＬ４０４は、受け取った信号Ｓin1の種類を判断し、該受け取った信号Ｓin1に対応するクロックレートＣＫin1を出力する。データ回復ユニット４０６は、この求められたクロックレートＣＫin1を使用して、光信号Ｏin1で伝送されたデータ情報を回復する。デマルチプレクサ（DEMUX）４０８は、データ回復ユニット４０６から出力されたデータ情報を受け取り、該データ情報が多重分離されたｎ個の信号を出力する。さらに、デマルチプレクサ４０８は、周波数アジャイルＰＬＬ４０４において求められたクロックレートＣＫin1を転送する。
【００２４】
周波数アジャイルＰＬＬ４０４は、図５に示されるように、任意の種類のデジタル変調された信号から、広範の連続したレンジ（範囲）上にある任意の周波数のクロックを回復するよう設計されるのが好ましい。周波数アジャイルＰＬＬについて他の設計も可能であり、図５は、ある好ましい実施形態を示すのに提供されるということを理解すべきである。
【００２５】
この回路は、位相エラー検出器５０２と、制御ユニット５０４と、該位相エラー検出器５０２および制御ユニット５０４の両方に接続されたループ・フィルタ５０６と、該ループ・フィルタ５０６に接続されたオクターブ電圧制御発振器（ＶＣＯ）５０８と、該ＶＣＯ５０８に直列に接続された複数のクロック分周器５１０、５１２、５１４、５１６、５１８および５２０と、該ＶＣＯ５０８およびクロック分周器５１０〜５２０に接続された制御セレクタ５２２と、を備える。セレクタ５２２は、ＰＬＬ４０４から出力されるべき基準クロックＣＫを出力する。位相エラー検出器５０２は、求めるべきクロックを含む復調されたデジタル信号Ｓin1と、セレクタ５２２からの基準クロックＣＫとを受け取り、これら２つの信号間の位相差を検出し、その位相差、すなわちデジタル形式の位相エラー信号Ｓerを出力する。信号はループ・フィルタ５０６に入力され、ここで、このフィルタ５０６のローパス特性に従い、高周波成分が出力から取り除かれる。
【００２６】
この回路は、オクターブＶＣＯ５０８を、クロック分周器５１０〜５２０の縦続と組み合わせて使用する。図５は、好ましい実施形態に使用する６個の「２で割る分周器（divider-by-two）」を示すが、分周器の数は６に制限されず、あるアプリケーションに必要な周波数領域に従って、それより多くのまたは少ない数の分周器を使用することができる。
【００２７】
ＶＣＯ４０８はオクターブの周波数に広がることができ、またＶＣＯ５０８によって出力される基準クロックの周波数が２、４、８、１６などで分周されるので、分周器５１０〜５２０の出力において任意の周波数を生成することができる。セレクタ５２２は、回復されたクロック信号ＣＫin1として対象となる周波数を選択する。この選択を、ハードウェアまたはソフトウェアで行うことができる。
【００２８】
制御ユニット５０４は、ループ・フィルタ５０６および制御セレクタ５２２についてプログラム可能な利得を設定するのに使用される。制御ユニット５０４は、セレクタ５２２に、回復されたクロックの対象となる値を選択するよう命令するため、ＰＬＬ４０４の入力に提示された信号Ｓin1の入力信号周波数を判断する。制御ユニットは、ＰＬＬロックが得られるまで、最も高い分周比（Ｇ）から最も低い分周比（Ａ）までの分周器５１０〜５２０からの出力を介したソフトウェアサイクルを持つことにより、入力信号の周波数を判断するのが好ましい。代わりに、ＰＬＬロック検出器を、それぞれの分周器５１０〜５２０の出力においてハードウェアで実現することもできる。この場合、ロックが得られる最も低い周波数が、信号Ｓin1の基本周波数である。
【００２９】
図５には、オプションであるアナログ／デジタル変換器（ＡＤＣ）５２４が示されているが、これは、ＶＣＯの制御電圧を監視して、回復されるクロックのビットレートの推定を容易にするのに使用することができる。
【００３０】
ＰＬＬ４０４がロックすることができる周波数領域は、１オクターブよりはるかに大きいことがあるが、それにもかかわらずＰＬＬ４０４は、オクターブＶＣＯ５０８のみを必要とする。たとえば、ＶＣＯ５０８は、レンジ２．５ＧＨｚ±３３％にわたって動作することができる。２４８８ＭＨｚのＳＴＳ−４８（ＳＯＮＥＴ）またはＳＴＭ−１６（ＳＤＨ）のレートはこの周波数レンジにあり、セレクタ５２２の入力Ａにおいて利用可能である。この場合の入力Ｂは、周波数レンジ２．５ＧＨｚ÷２±３３％に及び、これは１．２５ＧＨｚ±３３％である。１２４４ＭＨｚのＳＯＮＥＴ／ＳＤＨ  ＳＴＳ−２４／ＳＴＭ−８のレートはこの周波数レンジにあり、セレクタ５２２の入力Ｂで利用可能である。非常に重要なのは、ＰＬＬ４０４を、これらのオクターブ領域の他の、ＳＯＮＥＴ／ＳＤＨのレートではない領域でロックすることもできる、ということである。例として、１０６２ＭＨｚ（ファイバチャネル）および１６００ＭＨｚ（シリアルＨＩＰＰＩ）は、セレクタ５２２の入力Ｂで利用可能なレンジ上にある周波数であり、５６５ＭＨｚ（ＰＤＨ）は、入力Ｃで利用可能なレンジ上にある周波数であり、４４．７３６ＭＨｚ（ＤＳ−３）は、セレクタ５２２の入力Ｇで利用可能な周波数である。
【００３１】
ＰＬＬ４０４の帯域幅Ｋは、以下の式に従って求められる。
【００３２】
【数１】
Ｋ＝ＫｄＫｏＫｈ／ｄｎ
【００３３】
ここで、Ｋdは位相エラー検出器５０２の利得であり、ＫoはＶＣＯ５０８の利得であり、Ｋhはループ・フィルタ４０６の利得であり、ｄｎは分周器ｎの比（たとえば、１、２、４、８、１６など）である。ここでｎ∈［０，Ｎ］、Ｎは分周器の数、ｄはすべての分周器の比である（これは、図５の例では２である）。
【００３４】
図４を参照すると、バッファリング装置（この場合、ＦＩＦＯメモリデバイス２０６および２０８）およびマッピング装置１１０が、受信した信号Ｏin1およびＯin2のクロックレートより遅い速度で動作するたとえばＣＭＯＳ（Complementary Metal-Oxide Semiconductor）の技術で実現することを可能にするためには、この好ましい実施形態のＣＤＲ DEMUX装置２０２および２０４内にデマルチプレクサ４０８が必要である、ということがわかる。バッファリング装置およびマッピング装置が、受信した信号Ｏin1およびＯin2より速いまたは同じ処理速度を持つ高速処理技術で実現される場合には、デマルチプレクサ４０８を不要とすることができる。可能な高速処理技術のうちの１つに、ガリウム砒素（ＧａＡｓ）がある。
【００３５】
図２に示されるプロトコル独立型マルチプレクサの好ましい実施形態を再び参照すると、ＦＩＦＯメモリデバイス２０６および２０８は、マッピング装置１１０と、ＦＩＦＯメモリデバイス２０６および２０８のフィル・レベルＦＬ１およびＦＬ２をやりとりし、マッピング装置１１０は、読み出し信号READ１およびREAD２を使用してＦＩＦＯメモリデバイス２０６および２０８の出力期間を決める。
【００３６】
図２に示されるこの発明の第１の好ましい実施形態においては、マッピング装置１１０は、ＦＩＦＯメモリデバイス２０６および２０８からのバッファリングされたデータ情報ＢＤ１およびＢＤ２をフレーム構造にマップする。この第１の好ましい実施形態に従うと、マッピング装置１１０は、フレーム生成および読み出し論理ブロック２１０と、スタッフビット挿入ブロック２１２と、オーバーヘッド挿入ブロック２１４とを備える。
【００３７】
フレーム生成および読み出し論理ブロック２１０は、ＦＩＦＯメモリデバイス２０６および２０８からフィル・レベルＦＬ１およびＦＬ２を入力し、対応する読み出し信号READ１およびREAD２でＦＩＦＯメモリデバイス２０６および２０８の出力期間を制御する。この第１の好ましい実施形態の重要な点は、ＦＩＦＯメモリデバイス２０６および２０８のフィル・レベルが、デバイス２０６および２０８において利用可能なメモリの実質的に中間に維持される、ということである。フレームのそれぞれは、それぞれのＦＩＦＯメモリデバイス２０６および２０８について少なくとも１つの読み出しサイクルと、スタッフビット挿入ブロック２１２によって挿入されるスタッフバイトとしてグループ化することのできるいくつかのスタッフビットと、オーバーヘッド挿入ブロック２１４によって挿入される初期オーバーヘッド（ＯＨ）部分とを含むけれども、それぞれの個々のフレームについて多数の異なる実現形態がある。
【００３８】
ＯＨ部分は、デマルチプレクサによって必要とされる情報を含み、スタッフビットの位置およびそれぞれの入力に割り当てられた帯域幅（チャネル内の読み出しサイクルの、特定のＦＩＦＯメモリデバイス２０６および２０８に対する割り振り。これについては、後述する）に関連する情報などを適切に処理するのが好ましい。さらにＯＨ部分は、パリティビットのような他の情報を含むことができる。
【００３９】
第１の好ましい実施形態で使用することのできる１つの典型的なフレーム構造を、図６を参照して説明する。この特定のフレーム構造は、オーバーヘッド（ＯＨ）部分６０２およびｍ個のフレームチャネル６０４を含む。フレームチャネルのそれぞれは、Ｎ個の読み出しサイクル６０６と、１または複数のスタッフビット６０８を含む。チャネル６０４内のＮ個の読み出しサイクル６０６は、フレーム全体の伝送ビットレートをＮ個の部分に細分することにより、複数のＦＩＦＯメモリデバイス２０６および２０８の動的帯域幅の割当てを可能にするのが好ましい。ここで、Ｎ個の部分は、ＦＩＦＯメモリデバイス２０６および２０８の間で分配される。たとえば、フレームが２．５ＧＨｚで伝送され、Ｎが１６に設定される場合、特定のＦＩＦＯメモリデバイス２０６および２０８に割り当てられるそれぞれの読み出しサイクルは、１５６．２５ＭＨｚの割当てを構成する。よって、１つのＦＩＦＯメモリデバイス２０６および２０８に割り当てることのできる最小帯域幅は、１つの読み出しサイクルに割り当てられた帯域幅であり（上記の例では、１５６．２５ＭＨｚ）、最大帯域幅は、ＦＩＦＯメモリデバイス２０６および２０８の速度（つまり、１つのチャネル内の特定のＦＩＦＯメモリデバイスに、いくつの読み出しサイクルを割り当てることができるか）によって決定される。それぞれのＦＩＦＯメモリデバイス２０６および２０８についてのそれぞれのフレーム内の帯域幅を、特定のＦＩＦＯメモリデバイス２０６および２０８のフィル・レベルＦＬ１およびＦＬ２に基づいて割当て、フレーム内の残りのビットをスタッフビットで満たすのが好ましい。ある実施形態においては公称のスタッフレートが使用され、これにより、予め決められた時間間隔に、ある設定された数のスタッフビットが存在する。この公称レートは、ＦＩＦＯメモリデバイス２０６および２０８のフィル・レベルＦＬ１およびＦＬ２に基づいて調整可能であるのが好ましい。ある典型的な実施形態では、フレームの間にフィル・レベルＦＬ１およびＦＬ２の差を調整するため、スタッフビットを必要に応じて追加または除去することができる。多数のスタッフビットが集まってグループ化される場合には、データ情報の到着間の大きな時間間隔に起因して、デマルチプレクサにおいてジッターの問題が潜在的に存在する、ということに注意されたい。
【００４０】
一方、１フレーム当たりのフレームサイクルの数（ｍ）は、要求される効率性によって決定される。効率比は、チャネルに使用されるビット数を、オーバーヘッド（ＯＨ）部分６０２を含むフレーム全体に使用されるビット数で除算することにより求められる。効率を上げるため、１フレーム当たりのチャネル数を増やすことができ、または１チャネル当たりの読み出しサイクル数を増やすことができる。
【００４１】
第１の好ましい実施形態を、図６に示される典型的なフレーム構造で説明したけれども、これは、この発明の範囲を限定することを意図するものではない。図２に示される第１の好ましい実施形態で動作することができる異なるフレーム構造は多数あり、データ情報をＦＩＦＯメモリデバイス２０６および２０８から読み出し、いくつかのスタッフビットまたはスタッフバイトをフレームに加え、オーバーヘッド（ＯＨ）部分をフレームの前方に付け加える。実際、第１の好ましい実施形態は、個々のＦＩＦＯメモリデバイス２０６および２０８に対する帯域幅の動的な割当てを可能にする任意のフレーム構造をサポートするので、ＦＩＦＯメモリデバイス２０６および２０８のフィル・レベルは、たとえば５０％フルのような予め決められた所望のレベルまたは範囲に実質的に維持される。
【００４２】
次に図３を参照すると、第２の好ましい実施形態に従うマッピング装置１１０は、パケットインターフェース論理ブロック３１０と、パケットマルチプレクサ（ＭＵＸ）３１２とを備える。この第２の好ましい実施形態において、パケットインターフェース論理ブロック３１０には、ＦＩＦＯメモリデバイス２０６および２０８のフィル・レベルＦＬ１およびＦＬ２が入力されるので、ブロック３１０は、パケットを作成するのに十分なデータ情報が存在する時を判断することができる。ＦＩＦＯメモリデバイス２０６および２０８のうちの１つに十分なデータ情報がバッファリングされていると判断すると、パケットインターフェース論理ブロック３１０は、対応する読み出し信号READ１およびREAD２で読み出しサイクルを起動するのが好ましい。これらの読み出しサイクルは、特定のＦＩＦＯメモリデバイス２０６および２０８内にバッファリングされたデータ情報ＢＤ１およびＢＤ２の出力をトリガーする。読み出しレートは書き込みレートよりも高いのが好ましく、その場合には、対応するＦＩＦＯメモリデバイス２０６および２０８は読み出しサイクル中に空になる。第２の好ましい実施形態によると、特定のＦＩＦＯメモリデバイス２０６および２０８内にバッファリングされたデータ情報が予め決められた低いレベルになると、読み出しサイクルは終了する。さらに、パケットインターフェース論理ブロック３１０は、データ情報を標準のパケットフレームに、好ましくはヘッダーおよびトレーラーも含めてフォーマットし、それぞれのＦＩＦＯメモリデバイス２０６および２０８に対応するこれらのパケットＰ１およびＰ２をパケットＭＵＸ３１２に転送する。
【００４３】
図３に示されるように、１つのパケットインターフェース論理ブロック３１０が複数のＦＩＦＯメモリデバイス２０６および２０８をサービスする、ということに注意されたい。これは、読み出しレートが十分高い場合にのみ行うことができる。そうでなければ、それぞれのＦＩＦＯメモリデバイス２０６および２０８は、対応するパケットインターフェース論理ブロック３１０を持つべきである。
【００４４】
パケットＭＵＸ３１２は、パケットインターフェース論理ブロック３１０から受け取ったパケットを、伝送に使用することのできるフレーム構造に挿入する。未使用の帯域幅を、アイドル（idle）のパケットで満たすことができる。さらに、パケットＭＵＸ３１２を、出力ポートを割り振ってコネクション管理およびＡＤＭ機能を実行するのに使用することができる。パケットＭＵＸ３１２は、カスタム設計されたパーツであるのが好ましいけれども、業界標準のパーツを使用することもできる、ということに注意されたい。
【００４５】
第１および第２の好ましい実施形態の次のコンポーネントは、図２および図３で示されるように、図１を参照して前述した出力装置に対応する、ＶＣＯ付きマルチプレクサ（ＭＵＸ）ブロック２１６である。これは、第１の低速ビットレートにおいて並列に部分フレームを受け取り、使用される光ファイバに適合するビットレートの光信号Ｏoutのフレームを出力するのに十分なクロックレート（ＣＫout）でそれらを多重化する、既知のコンポーネントであるのが好ましい。このＶＣＯ付きＭＵＸ２１６は、ＳＯＮＥＴで動作するようフォーマットされるので、出力のビットレートは２．５ＧＨｚであるのが好ましい。
【００４６】
第１および第２の好ましい実施形態の実現の間の１つの重要な相違は、読み出し信号READ１およびREAD２である。第１の好ましい実施形態では、読み出し信号READ１およびREAD２は、ＯＨ部分およびスタッフビットのために挿入されたギャップで、マルチプレクサの光出力信号Ｏoutと同期される。一方、図３の第２の好ましい実施形態における読み出し信号READ１およびREAD２は、非同期であるのが好ましい。
【００４７】
第１および第２の好ましい実施形態のマルチプレクサで好ましく動作するデマルチプレクサについて、図７および図８をそれぞれ参照して説明する。第１の好ましい実施形態のマルチプレクサで動作する図７のデマルチプレクサは、ＣＤＲ DEMUX装置７０２と、該ＣＤＲ DEMUX装置７０２に接続されたフレーム除去および書き込み論理ブロック７０４と、該フレーム除去および書き込み論理ブロック７０４に独立的に接続された第１および第２のＦＩＦＯメモリデバイス７０６および７０８と、該ＦＩＦＯメモリデバイス７０６および７０８に独立的に接続された第１および第２のＶＣＯ付きＭＵＸ７１０および７１２とを備える。
【００４８】
ＣＤＲ DEMUX装置７０２は、光ファイバから光信号Ｏinを受信し、受信した光信号Ｏinを多重分離し、受信した光信号Ｏinを共に含むｎ個の信号を出力するよう動作するのが好ましい。
【００４９】
フレーム除去および書き込み論理ブロック７０４は、多重分離された信号をＣＤＲ DEMUX装置７０２から受け取り、多重分離された信号ｎからフレームを回復し、オーバーヘッド（ＯＨ）部分を使用してスタッフビットの位置を求め、どの読み出しサイクルがどのＦＩＦＯメモリデバイス２０６および２０８（入力信号Ｏin1およびＯin2）に割り当てられたかを判断する。オーバーヘッド部分を読み出した後、フレーム除去および書き込み論理ブロック７０４は、オーバーヘッド部分およびスタッフビットを除去し、チャネル内に含まれるデータ情報を適切なＦＩＦＯメモリデバイス７０６および７０８に書き込む。
【００５０】
ＶＣＯ付きＭＵＸブロック７１０および７１２は、同時に、対応するＦＩＦＯメモリデバイス７０６および７０８からデータ情報を読み出し、それぞれの光信号Ｏout1およびＯout2を介して光ファイバに出力する。フィル・レベルＦＬ１およびＦＬ２を、たとえば５０％のような予め決められた所望のレベルまたは範囲に実質的に維持するため、ブロック７１０および７１２内のＶＣＯは、ＦＩＦＯメモリデバイス７０６および７０８から出力されたフィル・レベルＦＬ１およびＦＬ２を使用して、ＶＣＯの周波数を調整するのが好ましい。
【００５１】
第２の好ましい実施形態のマルチプレクサで動作する図８のデマルチプレクサは、図７のものと似ているが、フレーム除去および書き込み論理ブロック７０４が、パケットインターフェース論理ブロック８０６に直列に接続されたパケットデマルチプレクサ（DEMUX）８０４で置き換えられている。パケットDEMUX８０４は、ＣＤＲ DEMUX装置７０２から出力され入来データストリームを介して送られてきたパケットを回復し、これらのパケットを、パケットインターフェース論理ブロック８０６内のそれらの割り当てられたパケットインターフェースポートに転送する。パケットインターフェース論理ブロック８０６は、データカプセル化を取り除き（パケットＭＵＸ３１２により必要とされた場合）、パケット内に含まれるデータ情報を適切なＦＩＦＯメモリデバイス７０６および７０８に書き込む。図８に示されるデマルチプレクサの残りのコンポーネントは、図７のデマルチプレクサについて前述したコンポーネントと同様に動作する。
【００５２】
図７および図８のデマルチプレクサに関して考慮すべき１つの重要な点は、出力光信号Ｏout1およびＯout2に関する出力ジッターの問題である。ジッターを低減するため、ＰＬＬの帯域幅は、データ到着時における変動をフィルタで取り除くことができるよう十分低くなければならない。ジッター問題の蓋然性を低減するために、ＦＩＦＯメモリデバイス７０６および７０８内のメモリ量を増加して、ＦＩＦＯメモリデバイス７０６および７０８が潜在的に空である期間を減らすというように、既知の多くの技術を利用することができる。
【００５３】
第２の好ましい実施形態のマルチプレクサおよびデマルチプレクサを組み合わせる追加／ドロップインターフェースについて、この発明の代替的な実施形態を図９を参照して説明する。このインターフェースは、パケット追加／ドロップマルチプレクサ（ＭＵＸ）ブロック９０４と直列に接続され、ＣＤＲ DEMUX装置７０２と同じであるのが好ましいＣＤＲ DEMUX装置９０２と、ＶＣＯ付きＭＵＸブロック２１６と同じであるのが好ましいＶＣＯ付きＭＵＸブロック９０６とを備える。さらに、パケット追加／ドロップＭＵＸブロック９０４に接続されるのは、取り付けられた複数の入力ＦＩＦＯメモリデバイス９１０および９１２と複数の出力メモリデバイス９１４および９１６を持つパケットインターフェースブロック９０８である。入力ＦＩＦＯメモリデバイス９１０および９１２のそれぞれは、さらにそれぞれのＣＤＲ DEMUX装置９１８および９２０に接続され、出力ＦＩＦＯメモリデバイスのそれぞれは、さらにそれぞれのＶＣＯ付きＭＵＸブロック９２２および９２４に接続される。
【００５４】
ＣＤＲ DEMUX装置９０２は、光入力信号Ｏinを受信し、該光入力信号Ｏinの入力クロックレートＣＫinを求め、クロックレートＣＫinと、光入力信号Ｏinを共に含む多重分離された信号とを出力する。パケット追加／ドロップＭＵＸブロック９０４は、多重分離された信号および入力クロックレートＣＫinを受け取り、パケットのヘッダーを使用して、どのパケットをＶＣＯ付きＭＵＸブロック９０６を介して先の方へ転送するべきか、およびインターフェースで処理するためにどのパケットをパケットインターフェースブロック９０８に転送するべきかを判断する。さらに、パケット追加／ドロップＭＵＸブロック９０４は、ＶＣＯ付きＭＵＸ９０６にその後転送される他のパケットを、パケットインターフェースブロック９０８から受け取る。ＶＣＯ付きＭＵＸブロック９０６は、ＶＣＯ付きＭＵＸブロック２１６で説明したように動作し、光出力信号Ｏoutを出力する。
【００５５】
パケットインターフェースブロック９０８は、パケットインターフェース論理ブロック３１０およびパケットインターフェース論理ブロック８０６の組合せと同様に動作する。ＣＤＲ DEMUX装置９１８および９２０は、入力ＦＩＦＯメモリデバイス９１０および９１２と一緒に、図２および図３の同様のコンポーネントと同じく動作する。ＶＣＯ付きＭＵＸ９２２および９２４と組み合わされた出力ＦＩＦＯメモリデバイス９１４および９１６は、図７および図８における同様のコンポーネントと同じく動作する。よって、この追加／ドロップインターフェースの追加機能は、ＣＤＲ DEMUX装置９１８および９２０で受信された光入力信号Ｏin1およびＯin2が、入力ＦＩＦＯメモリデバイス９１０および９１２に転送され、パケットインターフェースブロック９０８内でパケットに変換され、追懐／ドロップＭＵＸ９０４およびＶＣＯ付きＭＵＸブロック９０６を通って、光出力信号Ｏoutに転送される。同様に、ドロップ機能は、パケットが、パケット追加／ドロップＭＵＸブロック９０４からパケットインターフェースブロック９０８に転送されるよう動作する。その後、パケットは再フォーマットされ、出力ＦＩＦＯメモリデバイス９１４および９１６を介してそれぞれのＶＣＯ付きＭＵＸブロック９２２および９２４に転送され、ここで、ドロップされたパケットのデータ情報を、対応する光出力信号Ｏout1およびＯout2に出力することができる。
【００５６】
この発明の第１および第２の好ましい実施形態の両方に有利な点が多数ある。第２の好ましい実施形態は、パケットＭＵＸブロック３１２において実現されるように、パケットＭＵＸ技術に業界投資を供与して、さらなる機能性を提供することができる。さらに、パケットＭＵＸブロック３１２は、入力レートの変動に対して自動的に対処し、任意の所与の入力ポートの帯域幅を備えておく必要がないので、このパケットに基づく解決策は、第１の好ましい実施形態に簡素化を提供する。さらに、パケットに基づく解決策についての帯域幅の割り当ての粒状度（granularity）は、フレーム生成およびビット詰め込み（bit stuffing）の解決策と比較して向上する。パケットに基づく解決策においては、それぞれの入力ポートに対する帯域幅の割当ては、規定されるパケットの大きさによってのみ制限され、フレーム生成およびビット詰め込み解決策は、伝送されるべきフレームのレートによる読み出しサイクル数の分周比によってのみ制限される。さらに、第２の好ましい実施形態のパケットに基づく解決策は、図９の代替的な実施形態で説明される、追加／ドロップの機能性を可能にし、この発明のプロトコル独立型多重化を同じ波長の交換イーサネットインターフェースと組合せ、および（または）既存のインターネットプロトコル（ＩＰ）または非同期転送モード（ＡＴＭ）のインフラで伝送する既存のパケットに基づくネットワークと互換性を持たせることにより、さらなる価値を潜在的に持つ。
【００５７】
一方、第１の好ましい実施形態のフレーム生成およびビット詰め込みは、パケットＭＵＸブロックがまだ利用可能でない場合に、より簡単である。さらに、パケットに基づく解決策は、データ情報の伝送間の時間間隔に起因して、デマルチプレクサにおいて潜在的に大きなジッター問題を持つ。さらに、第１の好ましい実施形態で使用されるオーバーヘッド部分は、たとえばノード間通信、ビットエラーの監視および（または）訂正、保護シグナリングおよび故障分離のためのシグナリング、およびエンドツーエンドのコネクション検証のような、さらなる利益を提供することができる。規定されるフレーム・フォーマットが以前から存在する標準と互換性がある場合には、フレーム生成およびビット詰め込みの解決策により、多重化信号を、ＳＯＮＥＴネットワークのような既存のネットワークに伝達することができる。
【００５８】
いずれの場合においても、この発明に対する重要な有利な点は、使用されるプロトコルの知識を予め持たずに実施する時にプロトコルを知り、信号を多重化するこの発明の能力と、様々な入力信号に帯域幅を動的に割り当てるマルチプレクサの能力とである。第１の重要な有利な点により、ハードウェアの１つの部分を多数の異なるプロトコルで使用することができるようになり、したがって、制限された数のプロトコルに固有である、大きな目録となる多数の異なるマルチプレクサおよびデマルチプレクサを必要としなくなる。また、この発明を使用することにより、新しいプロトコルが導入される時にハードウェアを置き換えるのに必要となる訪問サービスの数を低減させることができ、ネットワークの新しいサービスを実行するのに何らハードウェアの変更が不要であるので、新しいサービスを市場に出しておく時間を増やすことができる。
【００５９】
様々な入力信号に帯域幅を動的に割り振る能力により、未知のビットレートを持つチャネル内の帯域幅の利用性を向上させることができる。これを以下、トランスペアレント（transparent）なチャネルという。この改善された効率性により、トランスペアレントなチャネルを使用するトランスペアレントなサービスを実現するコストを減らすことができる。さらに、動的な帯域幅の割り振りにより、柔軟性が向上し、１つの高帯域幅のサービスを複数の低帯域幅のサービスと組み合わせることができ、これによりコスト高を最小にすることができる。
【００６０】
好ましい実施形態について上記のように説明してきたが、これは、この発明の範囲を制限することを意図するものではない。たとえば、マルチプレクサ内のＣＤＲ DEMUX装置２０２および２０４、ＦＩＦＯメモリデバイス２０６および２０８、デマルチプレクサ内のＦＩＦＯメモリデバイス７０６および７０８、ＶＣＯ付きＭＵＸブロック７１０および７１２のような「トリビュタリ（tributary：信号の分岐や組合せ）」機能を、残りのコンポーネントとは別個のカード上に実現することができる。これにより、これらの「トリビュタリ」コンポーネントの副次的な保護が可能になり、より低い初期コストで「トリビュタリ」コンポーネントを実装することができる。
【００６１】
この発明の範囲を制限することを意図しない好ましい実施形態の他の制限は、第１の好ましい実施形態で説明したいずれかのフレームの使用、および第２の好ましい実施形態のパケットの使用である。実際に、データ情報の受け取りがフィル特性に基づいて行われる限り、マッピング装置は、バッファリング装置から入力したデータ情報を、そのために規定された任意のデータユニットにマップすることができる。
【００６２】
好ましい実施形態のマルチプレクサを、２つのみの入力光信号Ｏin1およびＯin2を持つものとして図２および図３に示したが、当業者ならば、それぞれの光信号が、対応する入力装置１０４およびバッファリング装置１０６を持つ限り、マルチプレクサを、より多くの光信号で実現することができる、ということを理解するであろう。同様に、図７、図８および図９の拡張を考慮することもできる。
【００６３】
さらに、この発明の好ましい実施形態は、マルチプレクサおよびデマルチプレクサに向けられたものであるけれども、図２または図３のマルチプレクサを、１つの入力光信号に減らすことができるということはわかるであろう。この場合、１つの入力装置１０２および１つのバッファリング装置１０６のみが必要とされる。よって、マルチプレクサのように動作するのと異なり、変更された装置は２つのプロトコル間のインターフェース装置として動作し、入力光信号のビットレートは、ＣＤＲ DEMUX装置によって検出されるか、またはソフトウェア・フラグを介して示される。この実施において、インターフェース装置は、入力装置、バッファリング装置、マッピング装置および好ましくは出力装置を備える。
【００６４】
当業者には、プロトコル独立型マルチプレクサおよび（または）デマルチプレクサを提供するのに、さらに多くの代替的な実現形態、および可能な変形があるということ、および上記の実施はこの発明のこれらの実施形態の例示にすぎないということがわかるであろう。したがって、この発明の範囲は、特許請求の範囲によってのみ制限される。
【００６５】
【発明の効果】
この発明によると、ハードウェアの１つの部分を多数の異なるプロトコルで使用することができるようになり、制限された数のプロトコルに固有な多数の異なるマルチプレクサおよびデマルチプレクサが不要となる。
【図面の簡単な説明】
【図１】この発明の側面に従う、プロトコル独立型マルチプレクサのブロック図。
【図２】この発明の第１の好ましい実施形態に従う、プロトコル独立型マルチプレクサのブロック図。
【図３】この発明の第２の好ましい実施形態に従う、プロトコル独立型マルチプレクサのブロック図。
【図４】典型的な実施形態に従う、図２および図３のマルチプレクサで実現されるクロックおよびデータ回復（ＣＤＲ）のデマルチプレクサ（ＤＥＭＵＸ）のブロック図。
【図５】典型的な実施形態に従う、図４のＣＤＲ ＤＥＭＵＸ装置で実現される周波数アジャイルの位相ロックループ（ＰＬＬ）のブロック図。
【図６】図２で実現されるフレーム生成および読み出し論理ブロックによって生成される典型的なフレーム構造を示す図。
【図７】図２のマルチプレクサで動作することができるプロトコル独立型デマルチプレクサのブロック図。
【図８】図３のマルチプレクサで動作することができるプロトコル独立型デマルチプレクサのブロック図。
【図９】この発明の第２の実施形態に代替に従う、プロトコル独立型の追加／ドロップインターフェースのブロック図。
【符号の説明】
１０２、１０４  入力装置
１０６、１０８  バッファリング装置
１１０    マッピング装置
【図１】
0004416268.tif 000002
【図２】
0004416268.tif 000003
【図３】
0004416268.tif 000004
【図４】
0004416268.tif 000005
【図５】
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【図６】
0004416268.tif 000007
【図７】
0004416268.tif 000008
【図８】
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【図９】
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