(57)【特許請求の範囲】
【請求項１】
入力信号を受けて負遅延信号及び低周波検出信号を出力する負遅延信号発生部と、
前記低周波検出信号を受けてフラグ信号を出力する低周波検出部と、
前記フラグ信号によって前記入力信号及び負遅延信号中何れか１つを選択して出力する信号選択部と、
を備え、
前記負遅延信号発生部が、
クロック信号を遅延させて遅延信号を出力するバッファと、
前記遅延信号を受けて所定パルス幅を有するワンショットパルス信号を出力する第１遅延部と、
前記ワンショットパルス信号を受けて前記遅延信号によってそれらワンショットパルス信号をラッチするラッチ部と、
該ラッチ部の各出力信号を否定論理積して低周波検出信号を出力する第１論理演算部と、
前記低周波検出信号を受けて反転された低周波検出信号を出力し、前記反転された低周波検出信号と前記ワンショットパルス信号とを否定論理積して第１ロッキング信号を出力する第２論理演算部と、
前記第１ロッキング信号を受けてそれぞれ順次遅延させる第２遅延部と、
前記反転された低周波検出信号と前記ワンショットパルス信号とをそれぞれ否定論理積して第２ロッキング信号を出力する第３論理演算部と、
前記第２ロッキング信号を受けて順次遅延させる第３遅延部と、
前記第２遅延部の出力信号及び第３遅延部の出力信号を受け、論理演算して前記負遅延信号を出力する第４論理演算部と、
を備えて構成されたことを特徴とする低周波検出回路。
【請求項２】
前記入力信号が高周波数であるときは、前記低周波検出部はローレベルのフラグ信号を出力して、該ローレベルのフラグ信号の入力を受けた前記信号選択部は前記負遅延信号を出力し、
前記入力信号が低周波数であるときは、前記低周波検出部はハイレベルのフラグ信号を出力して、該ハイレベルのフラグ信号の入力を受けた前記信号選択部は前記入力信号を出力することを特徴とする請求項１に記載の低周波検出回路。
【請求項３】
前記低周波検出部は、
前記低周波検出信号を否定論理積するＮＡＮＤゲ−トと、
該ＮＡＮＤゲ−トの出力を反転させて前記フラグ信号を出力するインバ−タと、
により構成されたことを特徴とする請求項１又は請求項２に記載の低周波検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低周波検出回路に係るもので、詳しくは、高周波数帯域で動作する半導体メモリの負遅延回路（Negatively Delayed Locked Loop）を低周波数帯域でも動作し得る低周波検出回路に関するものである。
【０００２】
【従来の技術】
従来、半導体メモリのための負遅延信号発生回路は、図４に示したように、外部から入力されるクロック信号ＣＫを受けてワンショットパルス信号Ｓ１を生成するパルス発生器１０と、前記ワンショットパルス信号Ｓ１受けて遅延されたワンショットパルス信号Ｓ２を出力する遅延部１１と、前記遅延されたワンショットパルス信号Ｓ２を受けて遅延信号ＤＳ１〜ＤＳ６を出力する前向遅延部１２と、それら遅延信号ＤＳ１〜ＤＳ６を入力し、前記ワンショットパルス信号Ｓ１によってロッキング信号Ｓ３〜Ｓ８を出力する反射制御部（Mirror control circuit）１３と、前記複数のロッキング信号Ｓ３〜Ｓ８の入力を受けて順次遅延された出力信号ＤＳ７〜ＤＳ１２を出力する後向遅延部（ＢＤＡ、backward delay array）１４と、前記後向遅延部１４の出力信号ＤＳ１２を受け遅延させて負遅延信号ＣＫＯを出力する遅延部１６と、を備えて構成されていた。
【０００３】
前記パルス発生器１０は、クロック信号ＣＫを反転させるインバータＩ１と、前記クロック信号ＣＫと前記インバータＩ１の出力信号とを否定論理積するＮＡＮＤゲートＮＤ１と、該ＮＡＮＤゲートＮＤ１の出力信号を反転させてワンショットパルス信号Ｓ１を出力するインバータＩ２と、により構成されていた。
【０００４】
前記遅延部１１は、前記ワンショットパルス信号Ｓ１を受けて遅延されたワンショットパルス信号Ｓ２を出力するように、直列連結された複数のインバータＩ３，Ｉ４及びバッファＢ１，Ｂ２から構成されていた。
【０００５】
前記前向遅延部１２は、前記遅延されたワンショットパルス信号Ｓ２の入力を受けて遅延信号ＤＳ１〜ＤＳ６をそれぞれ出力するように直列連結された複数の遅延器Ｄ１〜Ｄ６により構成されていた。ここで、該遅延器Ｄ１は、前記遅延されたワンショットパルス信号Ｓ２と電源電圧ＶＣＣとを否定論理積するＮＡＮＤゲートＮＤ２と、該ＮＡＮＤゲートＮＤ２の出力信号を反転させるインバータＩ５とにより構成され、その他の遅延器Ｄ２〜Ｄ６も同様に構成されていた。
【０００６】
前記反射制御部１３は、前記前向遅延部１２の出力信号ＤＳ１〜ＤＳ６と前記ワンショットパルス信号Ｓ１とをそれぞれ否定論理積してロッキング信号Ｓ３〜Ｓ８をそれぞれ出力する複数個のＮＡＮＤゲートＮＤ３〜ＮＤ８により構成されていた。
【０００７】
前記後向遅延部１４は、前記反射制御部１３から出力されるロッキング信号Ｓ３〜Ｓ８を受けてそれぞれ順次遅延させて出力信号ＤＳ７〜ＤＳ１２を出力する複数の遅延器Ｄ７〜Ｄ１２により構成される。ここで、該遅延器Ｄ７は、ロッキング信号Ｓ３と電源電圧ＶＣＣとを否定論理積するＮＡＮＤゲートＮＤ９と、該ＮＡＮＤゲートＮＤ９の出力信号を反転させるインバータＩ６とにより構成される。その他の遅延器Ｄ８〜Ｄ１２も遅延器Ｄ７と同様に構成されるが、電源電圧ＶＣＣの代わりに、前段の遅延器Ｄ７〜Ｄ１１からの出力信号ＤＳ７〜ＤＳ１１がそれぞれ入力されていた。
【０００８】
前記遅延部１６は、前記後向遅延部１４の出力信号ＤＳ１２を遅延させるように複数のインバータＩ７，Ｉ８が直列連結されていた。
以下、このように構成された従来の負遅延信号発生回路の動作を、図５に基づいて説明する。
【０００９】
先ず、図５（Ａ）に示されたようなクロック信号ＣＫの入力を受けるパルス発生器１０は、図５（Ｂ）に示したように、インバータＩ２により時間ｔ１だけ遅延されて、所定パルス幅ＰＷ１を有するワンショットパルス信号Ｓ１を生成して、遅延部１１及び反射制御部１３に出力する。
【００１０】
次いで、前記ワンショットパルス信号Ｓ１の入力を受けた前記遅延部１１は、図５（Ｃ）に示されたように、時間ｔ２だけ遅延させたワンショットパルス信号Ｓ２を生成して前向遅延部１２に出力する。
【００１１】
次いで、該前向遅延部１２の直列連結された複数の遅延器Ｄ１〜Ｄ６は、前記遅延されたワンショットパルス信号Ｓ２をそれぞれ遅延させて出力信号ＤＳ１〜ＤＳ６を出力する。
【００１２】
次いで、反射制御部１３のＮＡＮＤゲートＮＤ３は、図５（Ｄ）に示したように、前記遅延されたワンショットパルス信号Ｓ２が、遅延器Ｄ１〜Ｄ６により時間ｔ３だけ遅延されて出力される出力信号ＤＳ６と、図５（Ｂ）に示した、１番目のワンショットパルス信号Ｓ１よりも時間ｔ２＋ｔ３経過後に出力される２番目のワンショットパルス信号Ｓ１とを否定論理積して、図５（Ｅ）に示したようなロッキング信号Ｓ３を出力する。
【００１３】
次いで、前記後向遅延部１４は、前記反射制御部１３からのロッキング信号Ｓ３〜Ｓ８により出力信号ＤＳ７〜ＤＳ１１を順次遅延させて、図５（Ｆ）に示したように遅延された信号ＤＳ１２を出力する。
【００１４】
さらに、該遅延された信号ＤＳ１２が入力される遅延部１６は、信号ＤＳ１２を所定時間遅延し、最終的に、図５（Ｇ）に示したように、前記反射制御部１３から出力されるロッキング信号Ｓ３を時間ｔ４だけ遅延した負遅延信号ＣＫＯを、前記３番目のクロック信号ＣＫが出力される前に出力する。
【００１５】
このように、従来の負遅延信号発生回路においては、入力されるクロック信号ＣＫが高周波数であるときに負遅延信号ＣＫＯを生成して、半導体メモリのための内部クロック信号として利用していた。
【００１６】
【発明が解決しようとする課題】
然るに、このような従来の負遅延信号発生回路においては、前記クロック信号ＣＫが低周波数であるときは、前向遅延部１２から出力される出力信号ＤＳ１〜ＤＳ６と、パルス発生器１０から出力されるワンショットパルス信号Ｓ１とを受けて論理演算する前記反射制御部１３がタイミングスキュー（timing skew）を起こすため、前記後向遅延部１４にロッキング信号Ｓ３〜Ｓ８を出力することができず、よって、負遅延信号ＣＫＯを出力することができないという不都合な点があった。
【００１７】
従って、例えば、低周波数における半導体チップの動作を検査するときは、低周波数のクロック信号ＣＫから負遅延信号ＣＫＯを生成するために、別の回路を設ける必要があるため、負遅延信号発生回路の構成が大きく、煩雑になるという不都合な点があった。
【００１８】
本発明は、このような従来の課題に鑑みてなされたもので、回路規模を増加し、煩雑にすることなく、外部からのクロック信号の周波数に応じて負遅延信号を出力できる低周波検出回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
このような目的を達成するため、本発明に係る低周波検出回路は、入力信号を受けて負遅延信号及び低周波検出信号を出力する負遅延信号発生部と、前記低周波検出信号を受けてフラグ信号を出力する低周波検出部と、前記フラグ信号によって前記入力信号及び負遅延信号中何れか１つを選択して出力する信号選択部と、を備え、前記負遅延信号発生部が、クロック信号を遅延させて遅延信号を出力するバッファと、前記遅延信号を受けて所定パルス幅を有するワンショットパルス信号を出力する第１遅延部と、前記ワンショットパルス信号を受けて前記遅延信号によってそれらワンショットパルス信号をラッチするラッチ部と、該ラッチ部の各出力信号を否定論理積して低周波検出信号を出力する第１論理演算部と、前記低周波検出信号を受けて反転された低周波検出信号を出力し、前記反転された低周波検出信号と前記ワンショットパルス信号とを否定論理積して第１ロッキング信号を出力する第２論理演算部と、前記第１ロッキング信号を受けてそれぞれ順次遅延させる第２遅延部と、前記反転された低周波検出信号と前記ワンショットパルス信号とをそれぞれ否定論理積して第２ロッキング信号を出力する第３論理演算部と、前記第２ロッキング信号を受けて順次遅延させる第３遅延部と、前記第２遅延部の出力信号及び第３遅延部の出力信号を受け、論理演算して前記負遅延信号を出力する第４論理演算部と、を備えて構成された。
【００２０】
請求項２に記載の発明では、前記入力信号が高周波数であるときは、前記低周波検出部はローレベルのフラグ信号を出力して、該ローレベルのフラグ信号の入力を受けた前記信号選択部は前記負遅延信号を出力し、前記入力信号が低周波数であるときは、前記低周波検出部はハイレベルのフラグ信号を出力して、該ハイレベルのフラグ信号の入力を受けた前記信号選択部は前記入力信号を出力する。
【００２１】
請求項３に記載の発明では、前記低周波検出部は、前記低周波検出信号を否定論理積するＮＡＮＤゲ−トと、該ＮＡＮＤゲ−トの出力を反転させて前記フラグ信号を出力するインバ−タと、により構成された。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態に対し、図面を用いて説明する。
先ず、本実施形態に係る低周波検出回路は、図１に示したように、クロック信号ＣＫを受けて負遅延信号ＣＫＩ及び低周波検出信号ＮＤＡＳ１〜ＮＤＡＳ７を出力する負遅延信号発生部１００と、前記低周波検出信号ＮＤＡＳ１〜ＮＤＡＳ７を受けてフラグ信号ＳＦを出力する低周波検出部１０１と、前記フラグ信号ＳＦによって前記クロック信号ＣＫ及び負遅延信号ＣＫＩのうちの何れか１つを選択して出力する信号選択部１０２と、を備えて構成されている。
【００２４】
前記負遅延信号発生部１００は、クロック信号ＣＫを遅延させて前向遅延部（ＦＤＡ、forward delay Array）２１及びラッチ部２２に遅延信号ＢＳ３を出力するバッファＢ３と、前記遅延信号ＢＳ３の入力を受けてワンショットパルス信号ＡＳ１〜ＡＳ１０を出力する第１遅延部としての前向遅延部２１と、前記ワンショットパルス信号ＡＳ１〜ＡＳ９を受け、前記遅延信号ＢＳ３によってラッチ信号Ｑ１〜Ｑ９，ＱＢ１〜ＱＢ９を出力するラッチ部２２と、前記ラッチ信号Ｑ１〜Ｑ７，ＱＢ３〜ＱＢ９の入力を受けて否定論理積演算により低周波検出信号ＮＤＡＳ１〜ＮＤＡＳ７を出力する第１論理演算部２３と、前記低周波検出信号ＮＤＡＳ１〜ＮＤＡＳ７を受けて反転された低周波検出信号ＩＡＳ１〜ＩＡＳ７を出力し、前記反転された低周波検出信号ＩＡＳ１〜ＩＡＳ７と前記ワンショットパルス信号ＡＳ４〜ＡＳ１０とを否定論理積して第１ロッキング信号ＮＤＢＳ１〜ＮＤＢＳ７を出力する第２論理演算部２４と、前記第１ロッキング信号ＮＤＢＳ１〜ＮＤＢＳ７を受けてそれぞれ順次遅延させる第２遅延部としての全波後向遅延部（ＦＷＢＤＡ、full wave backward delay array）２５と、前記反転された低周波検出信号ＩＡＳ１〜ＩＡＳ７及び前記ワンショットパルス信号ＡＳ１〜ＡＳ４を受けて否定論理積演算により第２ロッキング信号ＮＤＣＳ１〜ＮＤＣＳ７を出力する第３論理演算部２６と、前記第２ロッキング信号ＮＤＣＳ１〜ＮＤＣＳ７を受けてそれぞれ順次遅延させる第３遅延部としての半波後向遅延部（ＨＷＢＤＡ、half wave backward delay array）２７と、前記全波後向遅延部２５の出力信号ＣＳ３及び前記半波後向遅延部２７の出力信号ＥＳ５を受けて負遅延信号ＣＫＩを出力する第４論理演算部としての遅延部２８と、を備えて構成されている。
【００２５】
前記負遅延信号発生部１００の各ブロックについてより詳しく説明すると次のようである。
前記前向遅延部２１は、前記遅延信号ＢＳ３の入力を受けて所定パルス幅ＰＷ２を有するワンショットパルス信号ＡＳ１〜ＡＳ１０を出力するように直列連結されたワンショットパルス信号発生器Ａ１及び複数の遅延器Ａ２〜Ａ１０を包含して構成される。それらワンショットパルス信号発生器Ａ１及び複数の遅延器Ａ２〜Ａ１０は、図４に示す従来の負遅延信号発生回路のパルス発生器１０及び前向遅延部１２の遅延器Ｄ１と同様に構成されている。
【００２６】
前記ラッチ部２２は、前記複数個のワンショットパルス信号ＡＳ１〜ＡＳ９を受けて正ラッチ信号Ｑ１〜Ｑ９及び負ラッチ信号ＱＢ１〜ＱＢ９を出力する複数個のＤ型フリップフロップＦ１〜Ｆ９により構成されている。
【００２７】
前記第１論理演算部２３は、前記正ラッチ信号Ｑ１〜Ｑ７と負ラッチ信号ＱＢ３〜ＱＢ９とを否定論理積して低周波検出信号ＮＤＡＳ１〜ＮＤＡＳ７をそれぞれ出力する複数のＮＡＮＤゲートＮＤＡ１〜ＮＤＡ７により構成されている。
【００２８】
前記第２論理演算部２４は、前記低周波検出信号ＮＤＡＳ１〜ＮＤＡＳ７の入力を受けて反転された低周波検出信号ＩＡＳ１〜ＩＡＳ７をそれぞれ出力する複数個のインバータＩＡ１〜ＩＡ７と、前記反転された低周波検出信号ＩＡＳ１〜ＩＡＳ７と前記ワンショットパルス信号ＡＳ４〜ＡＳ１０とをそれぞれ否定論理積して第１ロッキング信号ＮＤＢＳ１〜ＮＤＢＳ７を出力する複数個のＮＡＮＤゲートＮＤＢ１〜ＮＤＢ７と、から構成されている。
【００２９】
前記全波後向遅延部２５は、前記第２論理演算部２４の第１ロッキング信号ＮＤＢＳ１〜ＮＤＢＳ７を受けてそれぞれ順次遅延させる複数個の遅延器Ｃ１〜Ｃ７により構成されている。
【００３０】
前記第３論理演算部２６は、前記ワンショットパルス信号ＡＳ１〜ＡＳ４と前記反転された低周波検出信号ＩＡＳ１〜ＩＡＳ７とを否定論理積して第２ロッキング信号ＮＤＣＳ１〜ＮＤＣＳ７を出力する複数個のＮＡＮＤゲートＮＤＣ１〜ＮＤＣ７により構成されている。
【００３１】
前記半波後向遅延部２７は、前記第２ロッキング信号ＮＤＣＳ１〜ＮＤＣＳ７をそれぞれ順次遅延させる複数個の遅延器Ｅ１〜Ｅ７から構成されている。
前記遅延部２８は、前記全波後向遅延部２５の出力信号ＣＳ３と前記半波後向遅延部２７の出力信号ＥＳ５とを否定論理積するＮＡＮＤゲートＮＤ１４と、該ＮＡＮＤゲートＮＤ１４の出力信号を遅延させる直列連結された複数個のインバータＩ１３，Ｉ１４とにより構成されている。
【００３２】
ここで、前記全波後向遅延部２５及び半波後向遅延部２７を構成する各遅延器Ｃ１〜Ｃ７，Ｅ１〜Ｅ７は、前記前向遅延部２１の各遅延器Ａ２〜Ａ１０と同様に構成される。但し、遅延器Ｃ２〜Ｃ７及び遅延器Ｅ２〜Ｅ７は、電源電圧Ｖｃｃの代わりに第１ロッキング信号ＮＤＢＳ２〜ＮＤＢＳ７及び第２ロッキング信号ＮＤＣＳ２〜ＮＤＣＳ７をそれぞれ入力している。
【００３３】
前記低周波検出部１０１は、前記低周波検出信号ＮＤＡＳ１〜ＮＤＡＳ７を受けて否定論理積するＮＡＮＤゲートＮＤ１１と、該ＮＡＮＤゲートＮＤ１１の出力信号を反転させてフラグ信号ＳＦを出力するインバ−タＩ９と、により構成されている。
【００３４】
以下、このように構成された本実施形態に係る低周波検出回路の動作を、図面を用いて説明する。
先ず、バッファＢ３は、図３（Ａ）に示されたようなクロック信号ＣＫの入力を受けて、図３（Ｂ）に示されたように所定時間遅延された遅延信号ＢＳ３を出力する。
【００３５】
該遅延信号ＢＳ３の入力を受ける前向遅延部２１は、まず、図３（Ｃ）に示されたように、ワンショットパルス信号発生器Ａ１により、所定パルス幅ＰＷ２を有するワンショットパルス信号ＡＳ１を生成し、次に、図３（Ｄ）〜図３（Ｆ）に示したように、順次遅延されたワンショットパルス信号ＡＳ２〜ＡＳ４を出力して、最終的に、図３（Ｇ）〜図３（Ｉ）に示したワンショットパルス信号ＡＳ８〜ＡＳ１０までを出力する。
【００３６】
ここで、前記遅延されたワンショットパルス信号ＡＳ１〜ＡＳ８は、前記遅延信号ＢＳ３の１周期内に出力され、前記遅延信号ＢＳ３の１／２周期内に、４個の遅延されたワンショットパルス信号ＡＳ１〜ＡＳ４が出力される。
【００３７】
次いで、前記前向遅延部２１から所定の時間間隔で出力される前記ワンショットパルス信号ＡＳ１〜ＡＳ９を受けるラッチ部２２は、前記遅延信号ＢＳ３によって、正ラッチ信号Ｑ１〜Ｑ９及び負ラッチ信号ＱＢ１〜ＱＢ９を出力する。
【００３８】
このとき、前記正ラッチ信号Ｑ１〜Ｑ９と、それら正ラッチ信号Ｑ１〜Ｑ９よりも更に２回遅延された負ラッチ信号ＱＢ１〜ＱＢ９とを否定論理積する第１論理演算部２３は、図３（Ｉ−１）に示すような低周波検出信号ＮＤＡＳ７を出力し、さらに、低周波検出信号ＮＤＡＳ６〜ＮＤＡＳ１を順次出力する。しかし、低周波検出信号ＮＤＡＳ１〜ＮＤＡＳ７のいずれか１つがローレベル状態で出力するときには、それらの低周波検出信号ＮＤＡＳ１〜ＮＤＡＳ７を受ける低周波検出部１０１はローレベルのフラグ信号ＳＦを出力する。このとき、該フラグ信号ＳＦの入力を受ける信号選択部１０２は、負遅延信号ＣＫＩを出力する。これにより、システムの内部クロック信号として前記負遅延信号ＣＫＩを利用できるようになる。
【００３９】
一方、前記第１論理演算部２３が、低周波検出信号ＮＤＡＳ１〜ＮＤＡＳ７を全てハイレベル状態で出力するときには、それらハイレベルの低周波検出信号ＮＤＡＳ１〜ＮＤＡＳ７を受ける前記低周波検出部１０１は、図３（Ｊ）に示されたようにハイレベルのフラグ信号ＳＦを出力する。よって、該ハイレベルのフラグ信号ＳＦの入力を受けた信号選択部１０２は、前記クロック信号ＣＫを出力する。これにより、システムの内部クロック信号として前記クロック信号ＣＫを利用するようになる。
【００４０】
次いで、負遅延信号ＣＫＩの生成過程について説明する。
前記第１論理演算部２３から出力された低周波検出信号ＮＤＡＳ１〜ＮＤＡＳ７は第２論理演算部２４で反転される。例えば、反転された低周波検出信号ＩＡＳ１は、図３（Ｊ−１）に示すタイミングとなる。さらに、第２論理演算部２４では、反転された低周波検出信号ＩＡＳ１を用いて、図３（Ｊ−２）に示すような第１ロッキング信号ＮＤＢＳ１を生成し、同様にして、第１ロッキング信号ＮＤＢＳ２〜ＮＤＢＳ７を生成する。そして、全波後向遅延部２５の遅延器Ｃ２から、図３（Ｊ−３）に示すような信号が出力され、遅延器Ｃ３に入力されることで、図３（Ｋ）に示すような信号ＣＳ３が出力される。
【００４１】
一方、反転された低周波検出信号ＩＡＳ１〜ＩＡＳ７が入力される第３論理演算部２６では、前記前向遅延部２１から出力される遅延されたワンショットパルス信号ＡＳ１〜ＡＳ４とそれぞれ否定論理積して出力信号を決定する。そして、半波後向遅延部２７の遅延器Ｅ４から、図３（Ｋ−１）に示すような信号が出力され、遅延器Ｅ５に入力されることで、図３（Ｌ）に示すような信号ＥＳ５が出力される。このとき、図３（Ｋ）に示した、前記全波後向遅延部２５から出力する信号ＣＳ３と、図３（Ｌ）に示した、前記半波後向遅延部２７から出力する信号ＥＳ５との間には、クロック信号ＣＫ又は遅延信号ＢＳ３の１／２周期の時間差がある。
【００４２】
即ち、前記全波後向遅延部２５の出力信号ＣＳ３は、前記遅延信号ＢＳ３の１周期範囲内で生成されたワンショットパルス信号ＡＳ８が５個の遅延器Ａ９，Ａ１０，Ｃ１，Ｃ２，Ｃ３を経由して出力された信号であり、前記半波後向遅延部２７の出力信号ＥＳ５は、前記遅延信号ＢＳ３の１／２周期範囲内で生成されたワンショットパルス信号ＡＳ４が５個の遅延器Ｅ１〜Ｅ５を経由して出力される信号である。従って、前記出力信号ＣＳ３及び出力信号ＥＳ５は、前記遅延信号ＢＳ３と１／２周期の時間差を有して出力される。
【００４３】
よって、出力信号ＣＳ３，ＥＳ５の入力を受ける遅延部２８は、図３（Ｍ）に示したような負遅延信号ＣＫＩを出力するようになる。
【００４４】
【発明の効果】
以上説明したように、本発明に係る低周波検出回路によると、外部から入力される入力信号の周波数を検出して、回路規模を増加し、かつ、煩雑にすることなく、外部から入力されるクロック信号の周波数に応じた負遅延信号を出力できる。即ち、入力信号が高周波数であるときは、発生された負遅延信号をシステムに出力し、入力信号が低周波数であるときは、前記外部から入力された入力信号をそのままシステムに出力して、それらの信号を内部クロック信号として利用することができる。
【００４５】
また、外部から入力される入力信号より先に出力され、かつ、該入力信号の２倍の周波数を有する負遅延信号を生成して、高速のクロック信号を要求するシステムに利用することができる。
【図面の簡単な説明】
【図１】本発明に係る低周波検出回路の一実施形態を示したブロック図である。
【図２】図１の負遅延信号発生部１００及び低周波検出部１０１を示した回路図である。
【図３】図１の低周波検出回路における各信号のタイミング図である。
【図４】従来の負遅延信号発生回路図である。
【図５】図４の各信号のタイミング図である。
【符号の説明】
２１：前向遅延部
２２：ラッチ部
２３：第１論理演算部
２４：第２論理演算部
２５：全波後向遅延部
２６：第３論理演算部
２７：半波後向遅延部
２８：遅延部
１００：負遅延信号発生部
１０１：低周波検出部
１０２：信号選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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