(57)【特許請求の範囲】
【請求項１】
半導体基板、
前記半導体基板上に形成されたゲート絶縁膜、
前記ゲート絶縁膜上に形成されたフローティングゲート、
前記フローティングゲート上に形成された（ＴａＯ）1-x（ＴｉＯ）xＮ(0.01≦x≦0.09)からなる誘電体膜、及び、
前記誘電体膜の上部に形成されたコントロールゲートを含むことを特徴とする不揮発性メモリ素子。
【請求項２】
前記誘電体膜のＴｉとＴａのモル比は、０．０１〜１．０であることを特徴とする請求項1記載の不揮発性メモリ素子。
【請求項３】
前記フローティングゲートは、スタック構造、円筒形構造および二重以上の円筒形構造からなる群から選ばれる１種であることを特徴とする請求項1記載の不揮発性メモリ素子。
【請求項４】
前記フローティングゲートが、ポリシリコン層とＨＳＧポリシリコン層の積層構造からなることを特徴とする請求項1記載の不揮発性メモリ素子。
【請求項５】
前記フローティングゲート及びコントロールゲートからなる群から選ばれる少なくとも１種が、ドーピングされたポリシリコンからなることを特徴とする請求項1記載の不揮発性メモリ素子。
【請求項６】
前記フローティングゲート及びコントロールゲートからなる群から選ばれる少なくとも１種が、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2及びＰｔからなるグループから選択されたいずれかからなることを特徴とする請求項1記載の不揮発性メモリ素子。
【請求項７】
前記コントロールゲートは、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2及びＰｔからなるグループから選択されたいずれかと、ポリシリコンが積層された構造からなることを特徴とする請求項５記載の不揮発性メモリ素子。
【請求項８】
半導体基板を提供するステップ、
半導体基板上にゲート絶縁膜を形成するステップ、
前記ゲート絶縁膜上にフローティングゲートを形成するステップ、
前記フローティングゲート上に（ＴａＯ）1-x（ＴｉＯ）xＮ(0.01≦x≦0.09)を蒸着して誘電体膜を形成するステップ、及び
前記誘電体膜上にコントロールゲート用導電層を形成するステップ
を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項９】
前記誘電体膜を形成するステップが、タンタルエチレート(Ta(OC2H5)5)を前駆体として使用して前記誘電体膜を形成することを特徴とする請求項８記載の不揮発性メモリ素子の製造方法。
【請求項１０】
前記フローティングゲートを形成するステップが、前記ゲート絶縁膜上に導電層を形成し、前記導電層上に半球形（ＨＳＧ）ポリシリコン層を形成することを特徴とする請求項８記載の不揮発性メモリ素子の製造方法。
【請求項１１】
前記誘電体膜を形成するステップの前に、前記フローティングゲート用導電層上に前記フローティングゲートの表面を窒化処理するステップを更に含むことを特徴とする請求項８記載の不揮発性メモリ素子の製造方法。
【請求項１２】
前記フローティングゲートを窒化処理するステップが、インシチュー又はエキスシチューで、３００〜６００℃、ＮＨ3またはＮ2／Ｈ2雰囲気で１〜５分間プラズマを用いて行うか、或いは
急速熱処理工程を用いて６００〜９５０℃の温度においてＮＨ3雰囲気でアニリングして行うか、或いは
電気炉を用いてインシチュー又はエキスシチューで、５００〜１０００℃、ＮＨ3雰囲気で行うことを特徴とする請求項１１記載の不揮発性メモリ素子の製造方法。
【請求項１３】
前記誘電体膜を形成するステップの前に、インシチュー又はエキスシチューで、前記フローティングゲートの表面に形成された自然酸化膜を除去するステップを更に含むことを特徴とする請求項８記載の不揮発性メモリ素子の製造方法。
【請求項１４】
前記フローティングゲートの表面に形成された自然酸化膜を除去するステップの前または後に、前記フローティングゲートの表面を清浄したり均一性を向上させるために、ＮＨ4ＯＨ溶液またはＨ2ＳＯ4溶液を用いて表面処理するステップを更に備えることを特徴とする請求項１３記載の不揮発性メモリ素子の製造方法。
【請求項１５】
前記（ＴａＯ）1-x（ＴｉＯ）xＮ(0.01≦x≦0.09)薄膜のＴｉとＴａのモル組成比が、０．０１〜１．０になるよう、化学気相蒸着法により蒸着することを特徴とする請求項８記載の不揮発性メモリ素子の製造方法。
【請求項１６】
前記（ＴａＯ）1-x（ＴｉＯ）xＮ(xは前記に定義された通り)を蒸着して誘電体膜を形成するステップが、Ｔａ蒸気は流量調節器を介して蒸発器に供給される一定量のＴａ（ＯＣ2Ｈ5）5溶液を１４０〜２００℃で蒸発させて得て、Ｔｉ成分の蒸気はＴｉ［ＯＣＨ（ＣＨ3）2］4溶液を流量調節器を介して蒸発器に供給した後、一定量を２００〜３００℃で蒸発させて得るか、或いはＴｉＣｌ4、ＴＤＭＡＴまたはＴＤＥＡＴを前駆体として使用することを特徴とする請求項８記載の不揮発性メモリ素子の製造方法。
【請求項１７】
前記（ＴａＯ）1-x（ＴｉＯ）xＮ(xは前記に定義された通り)を蒸着して誘電体膜を形成するステップが、Ｔｉ／Ｔａ＝０．０１〜１．０のモル比で、反応ガスＮＨ3とＯ2ガス量を１０〜１０００ｓｃｃｍ内で定量供給して低圧化学気相蒸着チャンバー内で表面反応させることを特徴とする請求項８記載の不揮発性メモリ素子の製造方法。
【請求項１８】
前記誘電体膜を形成するステップ後に、インシチュー又はエキスシチューで、前記誘電体膜の表面を電気炉を用いた熱処理工程または急速熱処理工程を介して炭素化合物のような誘電体膜内の不純物を除去しながら誘電体膜の結晶化を誘導するステップを更に備えることを特徴とする請求項８記載の不揮発性メモリ素子の製造方法。
【請求項１９】
前記熱処理工程が、６５０〜９５０℃でＮ2Ｏ、Ｏ2またはＮ2雰囲気で進行することを特徴とする請求項１８記載の不揮発性メモリ素子の製造方法。
【請求項２０】
半導体基板を提供するステップ、
半導体基板上にゲート絶縁膜を形成するステップ、
前記ゲート絶縁膜上にフローティングゲート用ポリシリコン層と、半球形ポリシリコン層を積層するステップ、
前記半球形ポリシリコン層を窒化処理するステップ、
前記窒化処理された半球形ポリシリコン層上に（ＴａＯ）1-x（ＴｉＯ）xＮ(0.01≦x≦0.09)を蒸着して誘電体膜を形成するステップ、及び
前記誘電体膜上に表面を電気炉を用いた熱処理または急速熱処理工程を介して誘電体膜の結晶化を誘導するステップ、および
前記誘電体膜上にコントロールゲート用導電層を形成するステップ
を含むことを特徴とする不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリ素子及びその製造方法に関し、特に、高誘電率を有し、かつ、優れた電気的特性を有する誘電体膜を備えた不揮発性メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ素子は、データ蓄積特性によって、２つに大別される。その１つは、周期的にデータを復元させなければならないＤＲＡＭ(Dynamic Random Access Memory)のような揮発性(volatile)メモリ素子であり、もう１つは、周期的なデータの復元が不要なＳＲＡＭ、フラッシュ(flash)などのような不揮発性(Non−Volatile)メモリ素子である。
【０００３】
前記２種のメモリ素子等は、各々適用される分野に必要な長所を有しているので、応用分野の特性に合うように独立的に使用されている。
【０００４】
不揮発性メモリ素子の一種であるフラッシュ(flash)メモリ素子の場合、最近携帯用電子製品市場の成長と共にその需要が段々増加している。
【０００５】
フラッシュメモリ素子のセルトランジスタに使用している誘電体膜はフローティングゲート(floating  gate)とコントロールゲート(control  gate)を絶縁させると共に、所定のキャパシタンスを有する誘電体層の役割をする。
【０００６】
このようなフラッシュメモリ素子の誘電体膜に主として使用している酸化膜／窒化膜／酸化膜（ＯＮＯ）誘電体薄膜は、次世代のフラッシュメモリ製品に必要なキャパシタンスの確保に限界を見せている。
【０００７】
即ち、過度にドーピングされたポリシリコン上に熱酸化方法により成長された酸化膜は、フローティングゲートの高濃度燐（Ｐ）成分による特性低下と、高い欠陥密度、そして、ドーピングされたポリシリコン膜の酸化により引き起こされる酸化膜厚さのばらつき等により厚さを低減させるのが容易でないので、十分なキャパシタンスが確保できない問題がある。
【０００８】
従って、２５６Ｍ以上のＤＲＡＭ製品で適用可能性が大きいタンタル酸化物（Ｔａ2Ｏ5）薄膜をフラッシュメモリ素子の誘電体膜に適用する可能性が大きくなっている。
【０００９】
【発明が解決しようとする課題】
しかし、タンタル酸化物（Ta2O5）膜は、不安定な化学量論比(stoichiometry)を有しているので、タンタル（Ｔａ）と酸素（Ｏ）の組成比の差による置換形タンタル原子(タンタル空孔：vacancy atom)が薄膜内に存在することになる。
【００１０】
タンタル酸化物（Ta2O5）膜は、物質自体の不安定な組成のため、その薄膜内には酸素空孔(oxygen vacancy)状態の置換形タンタル（Ｔａ）原子が常に局部的に存在せざるを得ない。
【００１１】
従って、タンタル酸化物（Ta2O5）固有の不安定な化学量論比を安定化させて、漏洩電流を防止する目的で薄膜内に残存している置換形タンタル原子（Ta）を酸化させるための別の酸化工程が必要である。
【００１２】
また、薄膜形成時にタンタル酸化物（Ta2O5）の前駆体(precursor)であるＴａ（ＯＣ2Ｈ5）5の有機物とＯ2（または、Ｎ2Ｏ）ガスの反応により不純物である炭素原子（Ｃ）と炭素化合物（ＣＨ4、Ｃ2Ｈ4）、及び水（Ｈ2Ｏ）も共に存在することになる。
【００１３】
結局、タンタル酸化物（Ta2O5）薄膜内に不純物として存在する炭素原子、イオンとラジカル(radical)によりセルトランジスタのフローティングゲートからの誘電体膜を通じる漏洩電流が増加することになり、誘電特性が劣化する問題がある。
【００１４】
以上の理由により、タンタル酸化物（Ta2O5）薄膜は、不揮発性メモリ素子であるフラッシュメモリ素子のセルトランジスタの誘電体膜に適用できない問題がある。
【００１５】
従って、本発明は、前記従来技術の問題を解決するため、案出したもので、高集積メモリ素子から求められる十分な充電容量が得られる不揮発性メモリ素子及びその製造方法を提供することを目的とする。
【００１６】
また、本発明の別の目的は、高誘電率の誘電体膜を使用して優れた電気的特性を有する不揮発性メモリ素子及びその製造方法を提供することにある。
【００１７】
そして、本発明のまた別の目的は、メモリ素子の製造時の製造工程数を低減し、製造コストを低減することにより、生産性を向上させることができる不揮発性メモリ素子及びその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
前記目的の達成のための本発明にかかる不揮発性メモリ素子は、半導体基板、前記半導体基板上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたフローティングゲート、前記フローティングゲート上に形成された（ＴａＯ）1-x（ＴｉＯ）xＮ] (0.01≦x≦0.09)からなる誘電体膜、及び、前記誘電体膜の上部に形成されたコントロールゲートを含むことを特徴とする。
【００１９】
また、本発明による不揮発性メモリ素子の製造方法は、半導体基板を提供するステップ、半導体基板上にゲート絶縁膜を形成するステップ、前記ゲート絶縁膜上にフローティングゲートを形成するステップ、前記フローティングゲート上に（ＴａＯ）1-x（ＴｉＯ）xＮを蒸着して誘電体膜を形成するステップ、及び、前記誘電体膜上にコントロールゲート用導電層を形成するステップを含むことを特徴とする。
【００２０】
また、本発明による不揮発性メモリ素子の製造方法は、半導体基板を提供するステップ、半導体基板上にゲート絶縁膜を形成するステップ、前記ゲート絶縁膜上にフローティングゲート用ポリシリコン層と、半球形ポリシリコン層を積層するステップ、前記半球形ポリシリコン層を窒化処理するステップ、前記窒化処理された半球形ポリシリコン層上に（ＴａＯ）1-x（ＴｉＯ）xＮ(0.01≦x≦0.09)を蒸着して誘電体膜を形成するステップ、及び、前記誘電体膜上に表面を電気炉を用いた熱処理または急速熱処理工程を介して誘電体膜の結晶化を誘導するステップ、および前記誘電体膜上にコントロールゲート用導電層を形成するステップを含むことを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明にかかる不揮発性メモリ素子及びその製造方法を添付の図面を参照しながら詳細に説明する。
【００２２】
図１ないし図5は、本発明にかかる不揮発性メモリ素子の製造方法を説明するための工程手順図である。
【００２３】
本発明にかかる不揮発性メモリ素子の製造方法は、まず、図１に示すように、半導体基板１上に薄い酸化膜などを成長させて、ゲート絶縁膜５を形成する。
【００２４】
次に、前記ゲート絶縁膜５上に、例えば低圧化学気相蒸着(low pressure chemical vapor deposition)法などを用いてドーピングされたポリシリコン膜などを蒸着してフローティングゲート用導電層１０などを形成する。
【００２５】
その際、前記フローティングゲート用導電層１０は、ドーピングされたポリシリコン膜であってもよく、またはＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、Ｐｔのような金属のいずれかで形成してもよく、または前記金属膜とポリシリコン膜の積層構造で形成することもできる。
【００２６】
次に、図２に示すように、セルトランジスタの充電容量を増加させるために、前記フローティングゲート用導電層１０上に、よく知られている通常の方法で半球形のグレーン(Hemi Spherical Grain :ＨＳＧ）形状のポリシリコン層１５を形成してもよい。フローティングゲートは、ポリシリコン層とＨＳＧポリシリコン層の積層構造であってもよい。フローティングゲート用導電層10とHSGポリシリコン層15とを併せて、フローティングゲートということがある。
【００２７】
その際、前記ゲート用導電層１０は、スタック(stack)構造(例えば、二重スタック構造)、円筒形、二重円筒形構造等、セルトランジスタの充電容量を増加させるために３次元構造で形成することもできる。
【００２８】
次に、図３に示すように、後続誘電体膜の蒸着及び熱工程の際、フローティングゲートを形成するための半球形ポリシリコン層１５の表面と後続工程で形成される誘電体膜(図示しない)の界面で低誘電率の酸化膜（ＳｉＯ2）が形成されることを防止するために、後続する誘電体膜の蒸着前にインシチュー(In-situ)又はエキスシチュー(Ex-situ)で工程を通じて前記半球形ポリシリコン層15を窒化処理してもよい。
【００２９】
その際、前記窒化処理工程は、３００〜６００℃程度の温度、アンモニア（ＮＨ3）ガスまたはＮ2／Ｈ2雰囲気で１〜５分間程度プラズマを放電させて、前記フローティングゲート用導電層１０及びＨＳＧポリシリコン層１５の表面を窒化(nitridation)させてもよい。
【００３０】
また、前記窒化処理工程は、急速熱処理(Rapid Thermal Process ; RTP)工程を用いて、６００〜９５０℃程度、好ましくは６５０〜９５０℃程度の温度においてＮＨ3雰囲気でアニリングして窒化させることもできる。
【００３１】
そして、前記窒化工程は、プラズマまたはRTPを用いる代わりに、電気炉を用いて５００〜１０００℃程度の温度においてＮＨ3雰囲気で窒化させることもできる。
【００３２】
一方、前記ポリシリコン層１５の表面を窒化させる工程前に、フローティングゲート用導電層１０を形成した後、インシチュー又はエキスシチューでフッ化水素（ＨＦ）蒸気またはフッ化水素溶液を使用して自然酸化膜を除去する工程を追加することもできる。
【００３３】
また、このようなＨＦを用いた表面処理前または後に、界面(表面)を清浄したり均一性を向上させるために、ＮＨ4ＯＨ溶液、Ｈ2ＳＯ4溶液等の化合物を使用して界面を処理する工程を追加することもできる。その際、前記フローティングゲート用導電層１０の酸化抵抗層を増加させるために、プラズマまたはRTPを用いて、ＮＨ3またはＮ2／Ｈ2雰囲気でフローティングゲート用導電層１０の表面を３００〜９５０℃程度の温度で窒化させるか、或いはＮＯ2またはＯ2雰囲気で熱処理してダングリングボンド(dangling  bond)に起因する構造的欠陥または構造的なばらつきを改善して漏洩電流特性を向上させることもできる。
【００３４】
次に、図４に示すように、前記窒化処理されていてもよいポリシリコン層１５上に、低圧化学気相蒸着チャンバーなどで気相反応(gas phase reaction)を押えさせながらアモルファス（ＴａＯ）1-x（ＴｉＯ）xＮ(0.01≦x≦0.09)薄膜２０を約１５０Å未満の厚さで蒸着させる。
【００３５】
その際、タンタル（Ｔａ）成分の蒸気は、ＭＦＣ(Mass  Flow  Contoroller)のような流量調節器を通じて蒸発器または蒸発管に供給された一定量のタンタラムエチレート（Ｔａ（ＯＣ2Ｈ5）5）等の溶液を１４０〜２００℃程度の温度範囲内で蒸発させて得ることができる。
【００３６】
また、チタン（Ｔｉ）成分の蒸気は、チタンイソプロピレート（Ｔｉ［ＯＣＨ（ＣＨ3）2］4）のようなチタン化合物を流量調節器を介して蒸発器に供給した後、一定量を２００〜３００℃程度の温度範囲内で蒸発させて得ることができる。
【００３７】
そして、前記Ｔｉ成分の蒸気は、チタンテトラクロライド（ＴｉＣｌ4）を始めとして、ＴＤＭＡＴ(tetrakis-dimethylamido-Ti)、ＴＤＥＡＴ(tetrakis-diethylamido-Ti)等の化合物を前駆体として使用して得ることもできる。
【００３８】
従って、このような方法により得られた蒸気をＴｉ／Ｔａ＝０．０１〜１．０程度のモル比(mole ratio)で、反応ガスであるアンモニア（ＮＨ3）ガスと酸素（Ｏ2）ガス量を１０〜１０００ｓｃｃｍ程度の範囲内で定量供給して低圧化学気相蒸着チャンバー内等で表面反応させて、（ＴａＯ）1-x（ＴｉＯ）xＮ(0.01≦x≦0.09)薄膜を得ることができる。
【００３９】
次に、前記アモルファスの（ＴａＯ）1-x（ＴｉＯ）xＮ(0.01≦x≦0.09)薄膜２０内に反応副産物として残っている炭素化合物のような不純物を除去し、結晶化を誘導して誘電率を増加させるために、電気炉(furnace)等を用いて６５０〜９５０℃程度の温度においてＮ2Ｏ、Ｏ2またはＮ2雰囲気で５〜３０分程度熱処理して前記アモルファスの（ＴａＯ）1-x（ＴｉＯ）xＮ(0.01≦x≦0.09)薄膜２０を結晶化させてもよい。
【００４０】
次に、図５に示すように、結晶化されていてもよい（ＴａＯ）1-x（ＴｉＯ）xＮ(0.01≦x≦0.09)誘電体膜２０上にドーピングされたポリシリコンなどを蒸着してコントロールゲート用導電層２５を形成する。
【００４１】
その際、前記コントロールゲート用導電層２５はドーピングされたポリシリコン膜以外に、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、Ｐｔのような金属のいずれかで形成してもよい。前記金属膜を１００〜６００Å程度蒸着し、その上に後続熱工程によるキャパシタの電気的特性熱化を防止するための緩衝層(buffer layer)としてポリシリコン膜を積層することもできる。
【００４２】
また、前記金属膜等は、ＬＰ−ＣＶＤ方法以外にもＰＥ−ＣＶＤ(Plasma Enhanced Chemical Vapor Deposition)、ＲＦマグネティックスパッタリング(Radio Frequency Magnetic Sputtering) 等の方法を用いて蒸着することもできる。
【００４３】
次に、通常のリソグラフ方法(lithography method)などを用いて、前記コントロールゲート用導電層２５、（ＴａＯ）1-x（ＴｉＯ）xＮ(0.01≦x≦0.09)薄膜２０及びフローティングゲートを成す導電層１０とポリシリコン層１５を逐次パターニングしてフローティングゲート１０と１５、誘電体膜２０及びコントロールゲート２５からなるセルゲート電極を完成してもよい。
【００４４】
【発明の効果】
前述のように、本発明にかかる不揮発性メモリ素子及びその製造方法においては、次のような効果がある。
【００４５】
本発明は、誘電定数（ε）が４０以上で、誘電率が高い（ＴａＯ）1-x（ＴｉＯ）xＮ(0.01≦x≦0.09)薄膜が得られるので、従来のＯＮＯ薄膜（ε＝４〜５）またはＴａ2Ｏ5薄膜（ε＝２５）を用いた素子より大きい充電容量を得ることができる。
【００４６】
また、本発明は、（ＴａＯ）1-x（ＴｉＯ）xＮ薄膜の誘電率が大きいので、電荷蓄積電極の面積を増加させるための複雑な３次元構造の使用が不要である。即ち、電荷蓄積電極を簡単なスタック(stack)構造にしても十分な充電容量を得ることができる。
【００４７】
そして、本発明のように、（ＴａＯ）1-x（ＴｉＯ）xＮ誘電体膜を有するフラッシュメモリ素子のセルトランジスタは、タンタル酸化物（Ｔａ2Ｏ5）薄膜のような誘電体膜の化学量論比により生じる酸素空孔と炭素不純物により生じる漏洩電流が高いという問題が解決できる。
【００４８】
尚、本発明は、従来の漏洩電流が生じるという問題を改善するため、タンタル酸化物（Ｔａ2Ｏ5）薄膜蒸着前処理工程で行っている急速熱処理(Rapid Thermal Annealing ; RTA)工程及び誘電体膜蒸着以後の多段階低温酸化工程のような複雑な熱処理工程が不要である。
【００４９】
このため、本発明は、単位工程数が低減され、工程時間が短くなって生産コスとが低減されるので、生産性の面で非常に経済的である。
【００５０】
一方、本発明は、構造的に安定した正方晶系(tetragonal system)の格子構造の酸化チタン（ＴｉＯ2）が共有結合されているので、タンタル酸化物（Ｔａ2Ｏ5）自体として存在する場合に比べて、機械的、電気的強度が優れており、構造的にも安定していて、外部から印加される電気的衝撃にも強いのみならず、漏洩電流発生水準も低いので、タンタル酸化物（Ｔａ2Ｏ5）薄膜を使用するセルトランジスタより優れた電気的特性を得ることができる。
【００５１】
よって、本発明は、セルゲート電極内で（ＴａＯ）1-x（ＴｉＯ）xＮ(0.01≦x≦0.09)薄膜を誘電体膜として使用することにより、高集積化による単位セル面積の低減にもかかわらず、不揮発性メモリ素子の次世代製品から求められる充電容量を十分得ることができる。
【００５２】
一方、本発明は、前述の実施の形態に限るものではなく、請求範囲に記載された本発明の技術的思想及び範囲内で当業者によりいろいろな変形が可能である。
【図面の簡単な説明】
【図１】本発明にかかる不揮発性メモリ素子の製造方法を説明するための工程手順図である。
【図２】本発明にかかる不揮発性メモリ素子の製造方法を説明するための工程手順図である。
【図３】本発明にかかる不揮発性メモリ素子の製造方法を説明するための工程手順図である。
【図４】本発明にかかる不揮発性メモリ素子の製造方法を説明するための工程手順図である。
【図５】本発明にかかる不揮発性メモリ素子の製造方法を説明するための工程手順図である。
【符号の説明】
１    半導体基板
５      ゲート絶縁膜
１０    フローティングゲート用導電層
１５    ＨＳＧシリコン層
２０    誘電体膜
２５    コントロールゲート
【図１】
0004493208.tif 000002
【図２】
0004493208.tif 000003
【図３】
0004493208.tif 000004
【図４】
0004493208.tif 000005
【図５】
0004493208.tif 000006