(57)【特許請求の範囲】
【請求項１】
コア基板と、
該コア基板上に形成され上面に導体パターンが設けられたビルドアップ層と、
該ビルドアップ層上に形成された低弾性率層と、
該低弾性率層の上面に設けられ電子部品と接続部を介して接続される実装用電極と、
前記低弾性率層を貫通して前記実装用電極と前記導体パターンとを電気的に接続する導体ポストと、
を備えた多層プリント配線板であって、
前記導体ポストは、クビレを持つ形状に形成され、アスペクト比Ｒａｓｐが４≦Ｒａｓｐ＜２０である、多層プリント配線板。
【請求項２】
前記導体ポストは、アスペクト比Ｒａｓｐが４≦Ｒａｓｐ≦６．５である、請求項１に記載の多層プリント配線板。
【請求項３】
前記導体ポストは、直径が３０μｍを超え６０μｍ以下である、請求項１又は２記載の多層プリント配線板。
【請求項４】
前記導体ポストは、最も細い部分の直径に対する最も太い部分の直径の比が２以上である、請求項１〜３のいずれか記載の多層プリント配線板。
【請求項５】
前記実装用電極は、前記低弾性率層の上面と略同一平面となるように形成された前記導体ポストの頂部である、請求項１〜４のいずれか記載の多層プリント配線板。
【請求項６】
前記低弾性率層は、３０℃におけるヤング率が１０ＭＰａ〜１ＧＰａである、請求項１〜５のいずれか記載の多層プリント配線板。
【請求項７】
（ａ）コア基板上に形成されたビルドアップ層の上面に設けられた導体パターン上に頂部がレジストで保護され太さが略一様な導体ポストを形成する工程と、
（ｂ）該導体ポストを浸食するエッチング液への浸漬時間を調整することによりクビレを持つ形状に成形する工程と、
（ｃ）前記頂部のレジストを除去したあと前記導体ポストと略同じ高さの低弾性率層を形成する工程と、
（ｄ）該導体ポストの上面に実装用電極を形成する工程と、
を含む、多層プリント配線板の製造方法。
【発明の詳細な説明】
【技術分野】  本発明は、多層プリント配線板及びその製造方法に関する。
【背景技術】  近年、携帯情報端末や通信端末に代表される電子機器では、高機能化及び小型化がめざましい。これらの電子機器に用いられる半導体チップを多層プリント配線板に高密度実装する形態として、半導体チップを直接多層プリント配線板に表面実装するフリップチップ方式が採用されている。このような多層プリント配線板としては、コア基板と、このコア基板上に形成されたビルドアップ層と、このビルドアップ層の上面にはんだバンプを介して半導体チップが実装される実装用電極とを備えたものが知られている。ここで、コア基板としては、エポキシ樹脂やＢＴ（ビスマレイミド・トリアジン）樹脂、ポリイミド樹脂、ポリブタジエン樹脂、フェノール樹脂等をガラス繊維等の強化材と共に成形したものが用いられるが、これらのコア基板の熱膨張係数は約１２〜２０ｐｐｍ／℃（３０〜２００℃）であり、半導体チップのシリコンの熱膨張係数（約３．５ｐｐｍ／℃）と比較すると、約４倍以上も大きい。したがって、前述のフリップチップ方式では、半導体チップの発熱に伴う温度変化が繰り返し生じた場合、半導体チップとコア基板との熱膨張量及び熱収縮量の違いにより、はんだバンプや半導体チップの絶縁層が破壊されるおそれがあった。
この問題を解決するために、ビルドアップ層上に低弾性率の応力緩和層を設け、この応力緩和層の上面に実装用電極を設け、ビルドアップ層上の導体パターンと実装用電極とを導体ポストで接続した多層プリント配線板が提案されている（特開昭５８−２８８４８号公報、特開２００１−３６２５３号公報を参照）。例えば特開２００１−３６２５３号公報には、図１２に示すように、ビルドアップ層１３０の上面に低弾性率層１４０が積層され、ビルドアップ層１３０の上面の導体パターン１３２と低弾性率層１４０の上面に形成された実装用電極１４２とをバイアホール１５０で接続した多層プリント配線板１００が開示されている。
【発明の開示】
しかしながら、この多層プリント配線板では、加熱・冷却を繰り返し行うと電気抵抗が大きく変化してしまい、搭載した半導体チップ７０への電源供給が不十分となるおそれがあった。また、ＩＣチップの高速化のために層間絶縁膜をポーラス化（多孔質化）して配線間容量を低減化した場合には、ＩＣチップが脆くなることから破壊されるおそれもあった。
本発明は、このような課題を解決するためになされたものであり、熱膨張・熱収縮による電子部品との接続破壊を防止すると共に電子部品へ安定して電源を供給することができる多層プリント配線板を提供することを目的とする。また、そのような多層プリント配線板を製造する方法を提供することを目的とする。
本発明者らは、鋭意研究を行った結果、従来の多層プリント配線板では低弾性率層を貫通するバイアホールのアスペクト比つまり高さ／径が小さいため（例えば特開２００１−３６２５３号公報の実施例では０．５）、低弾性率層が変形せず、はんだバンプに応力が集中して不具合が発生していることを突き止め、本発明を完成するに至った。本発明は、上述の目的を達成するために以下の手段を採った。
即ち、本発明の多層プリント配線板は、コア基板と、該コア基板上に形成され上面に導体パターンが設けられたビルドアップ層と、該ビルドアップ層上に形成された低弾性率層と、該低弾性率層の上面に設けられ電子部品と接続部を介して接続される実装用電極と、前記低弾性率層を貫通して前記実装用電極と前記導体パターンとを電気的に接続する導体ポストと、を備えた多層プリント配線板であって、前記導体ポストはアスペクト比Ｒａｓｐが４≦Ｒａｓｐ＜２０のものである。
この多層プリント配線板では、導体ポストのアスペクト比Ｒａｓｐが４≦Ｒａｓｐ＜２０であるため、コア基板と電子部品との熱膨張係数差に起因する応力が発生したとしてもその応力を確実に緩和することができ、熱膨張・熱収縮による電子部品との接続破壊を防止することができる。また、加熱・冷却を繰り返したときの電気抵抗の変化率を小さく抑えることができ、搭載した電子部品へ安定して電源を供給することができる。このような効果が得られる理由は、導体ポストのアスペクト比Ｒａｓｐが大きいため、低弾性率層に合わせて導体ポストも変形するからであると推察される。なお、本発明において導体ポストのアスペクト比Ｒａｓｐとは、導体ポストの高さ／導体ポストの径（径が一様でないときには最小径）をいう。
本発明の多層プリント配線板において、導体ポストのアスペクト比Ｒａｓｐが４を下回ると加熱・冷却を繰り返したときに電気抵抗が大きく変化するため好ましくなく、２０以上になると加熱・冷却を繰り返したときに導体ポストにクラックが発生するおそれがあるため好ましくない。換言すれば、アスペクト比Ｒａｓｐが４を下回ると導体ポストが変形せずに低弾性率層の変形を妨げるから好ましくなく、２０以上になると導体ポストが変形しすぎて疲労破壊するから好ましくない。このアスペクト比Ｒａｓｐは４≦Ｒａｓｐ≦６．５が好ましい。
本発明の多層プリント配線板において、導体ポストは直径が３０μｍを超えることが好ましい。こうすれば、搭載した電子部品に電源を供給する際の電圧降下を抑制することができ、電子部品が誤動作を起こすのを防止することができる。また、導体ポストの電気抵抗を低く抑えることもできる。ここで、電子部品が１ＧＨｚ以下のＩＣチップの場合には、導体ポストを３０μｍ以下としても電圧降下が起きにくいが、３ＧＨｚ以上の高速のＩＣチップの場合には、電圧降下が顕著になるので導体ポストの直径が３０μｍを超えるようにすることが好ましい。なお、導体ポストの太さが一様でないときには最も細い部分の直径が３０μｍを超えることが好ましい。なぜなら、導体ポストの導体抵抗が小さくなったり、耐疲労劣化性や耐ヒートサイクル性が向上したりするからである。なお、導体ポストの直径は３０μｍを超え６０μｍ以下であることが好ましい。
本発明の多層プリント配線板において、前記導体ポストは、クビレを持つ形状に形成されていてもよい。こうすれば、略ストレート形状の導体ポストに比べて、加熱・冷却を繰り返したときの電気抵抗の変化率を一層抑えることができる。なぜなら、クビレを中心（起点）として導体ポストが低弾性率層に合わせて変形するからである。なお、クビレとは、導体ポストを軸方向に沿ってみたときに上部や下部よりも細くなっている部分をいう。このようなクビレを持つ形状の導体ポストにおいて、該導体ポストのうち最も細い部分の直径に対する最も太い部分の直径（最も太い部分／最も細い部分）が２以上であることが好ましい。
本発明の多層プリント配線板において、前記実装用電極は、前記低弾性率層の上面と略同一平面となるように形成された前記導体ポストの頂部としてもよい。こうすれば、実装用電極を導体ポストとは別に形成する場合に比べて、簡単に作製することができる。
本発明の多層プリント配線板において、前記低弾性率層は、３０℃におけるヤング率が１０ＭＰａ〜１ＧＰａであることが好ましい。こうすれば、熱膨張係数差に起因する応力をより確実に緩和することができる。また、この低弾性率層は、３０℃におけるヤング率が１０ＭＰａ〜３００ＭＰａであることがより好ましく、１０ＭＰａ〜１００ＭＰａであることが最も好ましい。また、前記導体ポストは、導電性の良好な材料で形成されていることが好ましく、例えば銅、はんだ又はこれらのいずれかを含む合金で形成されていることが好ましい。
本発明の多層プリント配線板のうちクビレを持つ形状の導体ポストを備えたものを製造する方法は、
（ａ）コア基板上に形成されたビルドアップ層の上面に設けられた導体パターン上に頂部がレジストで保護され太さが略一様な導体ポストを形成する工程と、
（ｂ）該導体ポストを浸食するエッチング液への浸漬時間を調整することにより該導体ポストがクビレを持つ形状に成形する工程と、
（ｃ）前記頂部のレジストを除去したあと前記導体ポストと略同じ高さの低弾性率層を形成する工程と、
（ｄ）該導体ポストの上面に実装用電極を形成する工程と、
を含むものである。
こうすれば、エッチング工程（前記工程（ｂ））でのエッチング液への浸漬時間つまりエッチング時間を調整することにより、導体ポストをクビレを持つ形状に成形することができる。なお、エッチング時間と導体ポストの形状との関係は、エッチング液の種類や導体ポストの材質に応じて予め実験を行うことにより適宜設定すればよい。
【図面の簡単な説明】  図１は本実施形態の多層プリント配線板の断面図、
図２は本実施形態の多層プリント配線板の作成途中を表す断面図、
図３は本実施形態の多層プリント配線板の作成途中を表す断面図、
図４は本実施形態の多層プリント配線板の作成途中を表す断面図、
図５は本実施形態の多層プリント配線板の作成途中を表す断面図、
図６は本実施形態の多層プリント配線板の作成途中を表す断面図、
図７は本実施形態の多層プリント配線板の作成途中を表す断面図、
図８は本実施形態の多層プリント配線板の作成途中を表す断面図、
図９は導体ポストの形状と電気抵抗の変化率との関係を表すテーブル、
図１０は導体ポストの最小径と電圧降下量との関係を表すテーブル及びグラフ、
図１１は導体ポストのアスペクト比と応力比との関係を表すテーブル及びグラフ、
図１２は従来例の多層プリント配線板の断面図、
図１３は導体ポストの形状と電気抵抗の変化率との関係を表すテーブルである。
【発明を実施するための最良の形態】  次に、本発明の実施の形態を図面に基づいて説明する。図１は、本発明の一実施形態である多層プリント配線板の断面図である。なお、以下には「上」や「下」と表現することがあるが、これは相対的な位置関係を便宜的に表現したものに過ぎないので、例えば上下を入れ替えたり上下を左右に置き換えたりしてもよい。
本実施形態の多層プリント配線板１０は、図１に示すように、上下両面に形成された配線パターン２２同士をスルーホール導体２４を介して電気的に接続するコア基板２０と、このコア基板２０の上下に樹脂絶縁層３６を介して複数積層された導体パターン３２，３２がバイアホール３４によって電気的に接続されたビルドアップ層３０と、ビルドアップ層３０の上に低弾性率材料で形成された低弾性率層４０と、電子部品である半導体チップ７０をはんだバンプ６６を介して実装するランド（実装用電極）５２と、低弾性率層４０を貫通しランド５２とビルドアップ層３０の上面に形成された導体パターン３２とを電気的に接続する導体ポスト５０と、を備えている。
コア基板２０は、ＢＴ（ビスマレイミド−トリアジン）樹脂やガラスエポキシ樹脂等からなるコア基板本体２１の上下両面に銅からなる配線パターン２２，２２と、コア基板本体２１の上下を貫通するスルーホールの内周面に形成された銅からなるスルーホール導体２４とを有しており、両配線パターン２２，２２はスルーホール導体２４を介して電気的に接続されている。
ビルドアップ層３０は、コア基板２０の上下両面に樹脂絶縁層３６と導体パターン３２とを交互に積層したものであり、コア基板２０の配線パターン２２とビルドアップ層３０の導体パターン３２との電気的な接続やビルドアップ層３０における導体パターン３２，３２同士の電気的な接続は樹脂絶縁層３６の上下を貫通するバイアホール３４によって確保されている。このようなビルドアップ層３０は、周知のサブトラクティブ法やアディティブ法（セミアディティブ法やフルアディティブ法を含む）により形成される。具体的には、例えば以下のようにして形成される。すなわち、まず、コア基板２０の上下両面に樹脂絶縁層３６となる樹脂シートを貼り付ける。この樹脂シートは、変成エポキシ系樹脂シート、ポリフェニレンエーテル系樹脂シート、ポリイミド系樹脂シート、シアノエステル系樹脂シートなどで形成され、その厚みは概ね２０〜８０μｍであり、常温でのヤング率は２〜７ＧＰａである。この樹脂シートには無機フィラーを分散させてもよい。本実施例では味の素社製の熱硬化性樹脂フィルム（品名：ＡＢＦ−４５ＳＨ、ヤング率：３．０ＧＰａ）を用いた。次に、貼り付けた樹脂シートに炭酸ガスレーザやＵＶレーザ、ＹＡＧレーザ、エキシマレーザなどによりスルーホールを形成する。続いて、無電解銅めっきを施し、無電解銅めっき層の上にレジストを形成し露光・現像し、次いでレジストの非形成部に電解銅めっきを施したあとレジストを剥離し、そのレジストが存在していた部分の無電解銅めっきを硫酸−過酸化水素系のエッチング液でエッチングすることにより、配線パターン３２を形成する。なお、スルーホール内部の導体層がバイアホール３４となる。あとは、この手順を繰り返すことによりビルドアップ層３０が形成される。
低弾性率層４０は、３０℃におけるヤング率が１０〜１０００ＭＰａ（好ましくは１０〜３００ＭＰａ、より好ましくは１０〜１００ＭＰａ）である弾性材料で形成されている。低弾性率層４０のヤング率がこの範囲だと、ランド５２にはんだバンプ６６を介して電気的に接続される半導体チップ７０とコア基板２０との熱膨張係数差に起因する応力が発生したとしてもその応力を緩和することができる。また、低弾性率層４０に用いられる弾性材料としては、例えばエポキシ樹脂、イミド系樹脂、フェノール樹脂、シリコーン樹脂等の熱硬化性樹脂や、ポリオレフィン系樹脂、ビニル系樹脂、イミド系樹脂等の熱可塑性樹脂にポリブタジエン、シリコーンゴム、ウレタン、ＳＢＲ、ＮＢＲ等のゴム系成分やシリカ、アルミナ、ジルコニア等の無機成分が分散した樹脂などのうち上述したヤング率に合致したものが挙げられる。なお、樹脂に分散させる成分は、１種でも２種以上でもよく、ゴム成分と無機成分の両方を分散させてもよい。また、熱硬化性樹脂の場合にはジシアンジアミド等の硬化剤を分散してもよい。本実施例では、低弾性率層４０の弾性材料として、硬化剤を分散したエポキシ樹脂にウレタン樹脂が６０ｖｏｌ％分散している樹脂を用いている。
導体ポスト５０は、低弾性率層４０を上下方向に貫通するように銅を主成分として形成され、ランド５２とビルドアップ層３０の上面に設けられた導体パターン３２とを電気的に接続している。この導体ポスト５０は、クビレを持つ形状、具体的には上部の直径や下部の直径に比べて中間部の直径が小さい形状に形成されている。本実施例では、上部の直径が８０μｍ、下部の直径が８０μｍ、中間部の直径が３５μｍであり、高さが２００μｍである。したがって、この導体ポスト５０のアスペクト比Ｒａｓｐは最も細い中間部の直径に対する導体ポストの高さの比であるから５．７、最も細い中間部の直径に対する最も太い上部の直径の比が２．３である。
ランド５２は、低弾性率層４０から露出した各導体ポスト５０の頂部である。このランド５２は、ニッケルめっき及び金めっきがこの順に施されたあと半導体チップ７０の電極部とはんだバンプ６６を介して接続される。
次に、本実施形態の多層プリント配線板１０の製造例について説明する。コア基板２０及びビルドアップ層３０の作製手順は周知であるため、ここでは低弾性率層４０，導体ポスト５０及びランド５２を作製する手順を中心に説明する。図２〜図７はこの手順の説明図である。
まず、ビルドアップ層３０が形成されたコア基板２０を用意した。図２はコア基板２０の上面に形成されたビルドアップ層３０の部分断面図である。この段階では、最上部の樹脂絶縁層３６の表面は無電解銅めっき層３０４で被覆されたままである。すなわち、スルーホール形成後の樹脂絶縁層３６に無電解銅めっきが施され、無電解銅めっき層３０４上にフォトレジストが形成されパターン化されたあと、フォトレジストが形成されていない部分に電解銅めっきが施されて無電解銅めっき層３０４と電解銅めっき層が形成され、その後、フォトレジストが剥離された段階である。したがって、導体層のうち電解銅めっき層はパターン化されてパターン化めっき層３０２となっているが無電解銅めっき層３０４は残ったままである。なお、無電解銅めっき層３０４の厚さは数μｍである。さて、このようなビルドアップ層３０の上面に、ドライフィルム３０６（旭化成社製ＣＸ−Ａ２４０を２枚重ねたもの、厚さ２４０μｍ）を貼り付け、所定位置に炭酸ガスレーザによりφ１２０μｍの開口３０８を形成する（図３参照）。
続いて、この作成途中の基板につき、ドライフィルム３０６の開口３０８の底部から電解銅めっきを行うことにより柱状の銅層３１０で開口３０８内を充填し、更にこの銅層３１０の上面にはんだ層３１２を形成する（図４参照）。なお、電解銅めっき液は以下の組成のものを使用した。硫酸２．２４ｍｏｌ／ｌ、硫酸銅０．２６ｍｏｌ／ｌ、添加剤１９．５ｍｌ／ｌ（アトテックジャパン社製、カパラシドＧＬ）。また、電解銅めっきは以下の条件で行った。電流密度１Ａ／ｄｍ２、時間１７時間、温度２２±２℃。
続いて、ドライフィルム３０６を剥がしたあと（図５参照）、作成途中の基板をアンモニアアルカリエッチング液（商品名エープロセス、メルテックス社製）に浸漬することによりエッチングを行った。このエッチングにより、ドライフィルム３０６で覆われていた部分つまり電解銅めっき層３０２で覆われていない部分の無電解銅めっき層３０４が除去されると共に、柱状の銅層３１０の中間部が浸食されてクビレを持つ形状となった（図５参照）。この結果、電解銅めっき層３０２及び無電解銅めっき層３０４のうち樹脂絶縁層３６の上面部分が導体パターン３２となり、スルーホール部分がバイアホール３４となる。このとき、はんだ層３１２はエッチングレジストとして機能する。ここで、銅層３１０の中間部をどの程度浸食させるかはエッチング時間によって制御することができる。例えば、エッチング時間を１０〜６０秒とすれば銅層３１０の最大径（上部又は下部の直径）は６０〜１２０μｍとなり、中間部の直径は３０〜６０μｍとなる。但し、最大径及び中間部の直径は、開口３０８の径を変えることにより上述した大きさ以外の大きさにすることは可能である。
続いて、はんだ層３１２をはんだ剥離剤（商品名エンストリップＴＬ−１０６、メルテックス社製）に浸漬して除去したあと、その作成途中の基板に、硬化剤を分散したエポキシ樹脂にウレタン樹脂が６０ｖｏｌ％分散している樹脂フィルム３１６（５００ＭＰａ）をラミネートし（図６参照）、１５０℃で６０分硬化し、その後導体ポスト５０の表面が露出するまで研磨した（図７参照）。なお、研磨後の樹脂フィルム３１６が低弾性率層４０となる。また、低弾性率層４０から露出した導体ポスト５０の頂部がランド５２となる。最終的に、導体ポスト５０の高さは２００μｍとなった。
次に、この作成途中の基板を、銅表面を活性化するパラジウム触媒を含む酸性溶液に浸漬したあと、塩化ニッケル３０ｇ／ｌ、次亜リン酸ナトリウム１０ｇ／ｌ、クエン酸ナトリウム１０ｇ／ｌからなるｐＨ５の無電解ニッケルめっき液に２０分間浸漬して、ランド５２の上に厚さ５μｍのニッケルめっき層を形成した。更に、その基板を、シアン化金カリウム２ｇ／ｌ、塩化アンモニウム７５ｇ／ｌ、クエン酸ナトリウム５０ｇ／ｌ、次亜リン酸ナトリウム１０ｇ／ｌからなる無電解金めっき液に９３℃の条件で２３秒浸漬して、ニッケルめっき層の上に厚さ０．０３μｍの金めっき層を形成した。そして、マスクパターンを用いてはんだペーストを印刷して２００℃でリフローすることによりランド５２上にはんだバンプ６６を形成し、多層プリント配線板１０を製造した（図８及び図１参照）。
以上詳述した本実施形態の多層プリント配線板１０によれば、導体ポスト５０のアスペクト比Ｒａｓｐが適正であるため、コア基板２０と半導体チップ７０との熱膨張係数差に起因する応力が発生したとしてもその応力を確実に緩和することができるので熱膨張・熱収縮による半導体チップ７０との接続破壊や半導体チップ７０の絶縁層の破壊を防止することができるし、加熱・冷却を繰り返したときの電気抵抗の変化率を小さく抑えることができるので半導体チップ７０へ安定して電源を供給することができる。また、導体ポスト５０は最も細い部分の直径が３０μｍを超えるため、半導体チップ７０に電源を供給する際の電圧降下を抑制することができ、ひいては半導体チップ７０が誤動作を起こすのを防止することができる。特に、３ＧＨｚ以上のＩＣチップ７０を搭載したときにこの効果が顕著となる。更に、導体ポスト５０は、クビレを持つ形状に形成され、しかも最も細い部分の直径に対する最も太い部分の直径（最も太い部分／最も細い部分）が２以上であるため、略ストレート形状の導体ポストに比べて、加熱・冷却を繰り返したときの電気抵抗の変化率をより抑えることができる。なぜなら、低弾性率層４０と導体ポスト５０とが一緒に変形するからである。これらの効果については後述する実験例で説明するとおり実証済みである。更にまた、ランド５２として、低弾性率層４０の上面と同一平面となるように形成された導体ポスト５０の頂部を利用しているため、導体ポスト５０とは別にランドを形成する場合に比べて、簡単に作製することができる。そしてまた、低弾性率層４０は、３０℃におけるヤング率が１０ＭＰａ〜１ＧＰａであるため、熱膨張係数差に起因する応力をより確実に緩和することができる。
なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。
例えば、上述した実施形態では、導体ポスト５０の形状をクビレを持つ形状としたが、略ストレートな柱状としてもよい。このように導体ポスト５０を略ストレートな柱状にする場合には、例えばエッチング液をスリットノズル等により直線的にスプレー噴射してエッチングすればよい。この場合も、導体ポスト５０のアスペクト比Ｒａｓｐが４≦Ｒａｓｐ＜２０であれば、上述した実施形態と同様、熱膨張・熱収縮による半導体チップ７０との接続破壊を防止することができると共に半導体チップ７０の誤動作を防止することができる。このとき、導体ポスト５０の横断面の直径を３０μｍを超えるようにすることが電圧降下量を低く抑えることができるので好ましい。但し、８０μｍを超えると、導体ポスト５０が低弾性率層４０の変形を妨げるおそれがあるため、３０μｍを超えるが８０μｍ以下とするのがより好ましい。なお、これらについても後述する実験例で説明するとおり実証済みである。
また、上述した実施形態の低弾性率層４０上にソルダーレジスト層を形成してもよい。この場合、ソルダーレジスト層にはランド５２が外部に露出するよう開口を設ける。なお、このようなソルダーレジスト層は常法により形成することができる。
更に、上述した実施形態ではビルドアップ層３０の上に導体ポスト５０を備えた低弾性率層４０を１層だけ形成したが、複数積層してもよい。
更にまた、上述した実施形態ではランド５２を導体ポスト５０の頂部つまり導体ポスト５０の一部としたが、ランド５２を導体ポスト５０とは別体としてもよい。
実験例
以下に、本実施形態の多層プリント配線板１０の効果を実証するための実験例について説明する。まず、導体ポストのアスペクト比Ｒａｓｐと加熱・冷却を繰り返したあとの電気抵抗の変化率との関係について説明する。ここでは、図９のテーブルに示す実験例１〜１２の導体ポストを備えた多層プリント配線板を上述した実施形態に準じて作成した。具体的には、各実験例において、図３のドライフィルム３０６（厚さ２４０μｍ）に炭酸ガスレーザを使って形成する開口３０８の穴径を導体ポストの最大径に合わせて設定し、図５の銅層３１０のエッチング時間を導体ポストの最小径に合わせて設定した。なお、最小径と最大径とが同じものは略ストレートな柱状の導体ポストであり、最小径と最大径が異なるものはクビレを持つ形状の導体ポストである。また、ストレート形状の導体ポストはスリットノズルを用いたスプレーエッチングを採用した。このようにして作製した各実施例の多層プリント配線板にＩＣチップを実装し、その後ＩＣチップと多層プリント配線板との間に封止樹脂を充填しＩＣ搭載基板とした。そして、ＩＣチップを介した特定回路の電気抵抗（ＩＣ搭載基板のＩＣチップ搭載面とは反対側の面に露出しＩＣチップと導通している一対の電極間の電気抵抗）を測定し、その値を初期値とした。その後、それらのＩＣ搭載基板に、−５５℃×５分、１２５℃×５分を１サイクルとしこれを１５００サイクル繰り返すヒートサイクル試験を行った。このヒートサイクル試験において、５００サイクル目、７５０サイクル目、１０００サイクル目、１５００サイクル目の電気抵抗を測定し、初期値との変化率（１００×（測定値−初期値）／初期値（％））を求めた。その結果を図９のテーブルに示す。このテーブル中、電気抵抗の変化率が±５％以内のものを「良好」（○）、±５〜１０％のものを「ふつう」（△）、±１０％を超えたものを「不良」（×）とした。なお、目標スペックを、１０００サイクル目の変化率が±１０％以内（つまり評価で「ふつう」か「良好」）とした。このテーブルから明らかなように、アスペクト比Ｒａｓｐが４以上では少なくとも１０００サイクル目まで評価が「良好」であったのに対して、アスペクト比Ｒａｓｐが３．３以下では評価は殆ど「不良」であった。また、アスペクト比Ｒａｓｐが２０では導体ポストにクラックが発生して断線した。また、導体ポストのアスペクト比Ｒａｓｐが同じ場合にはクビレを持つ形状の方が略ストレート状よりも優れていた。
次に、導体ポストの最小径と電圧降下との関係について説明する。ここでは、図１０のテーブルに示す実験例１３〜１８の多層プリント配線板を上述した実施形態に順じて作製した。具体的には、各実験例において、図３のドライフィルム３０６（厚さ２４０μｍ）に炭酸ガスレーザを使って形成する開口３０８の穴径を導体ポストの最大径に合わせて設定し、図５の銅層３１０のエッチング時間を導体ポストの最小径に合わせて設定した。このようにして作製した各実施例の多層プリント配線板に３．１ＧＨｚで高速に駆動するＩＣチップを実装して、一定量の電源を供給してこのＩＣチップを起動したときの電圧降下量を測定した。ちなみに、ＩＣチップの電圧は直接測定できないので多層プリント配線板にＩＣチップの電圧を測定できる回路を形成し、その回路で電圧降下量を測定した。その結果を図１０のテーブルとグラフに示す。なお、ＩＣチップのトランジスタをオンするとそのトランジスタは時間経過に伴って複数回電圧が降下するが、そのうちの１回めの電圧降下量を測定した。また、図１０のテーブル中の電圧降下量は、電源電圧を１．０ＶとしてＩＣチップを５回起動したときの電圧降下量の平均値とした。一方、図１０のテーブル中の導体ポストの最小径に関しては断面研磨後に測定し、ＩＣチップの誤動作の有無に関しては同時スイッチングを１００回繰り返してその間に誤動作が発生したかどうかを確認した。図１０のグラフから明らかなように、導体ポストの最小径が３０μｍを超えた付近で電圧降下量が目立って小さくなっている。なお、実験例１３（図１０のテーブル参照）の多層プリント配線板に１ＧＨｚのＩＣチップを実装して同様にして誤動作が発生したかどうかを確認したが、誤動作は発生しなかった。なお、導体ポストの最小径が８０μｍを超えると、アスペクト比Ｒａｓｐを４以上にする必要があることから導体ポストが高くなり配線長が長くなるので、最小径は３０μｍを超え８０μｍ以下であることが好ましい。
次に、導体ポストのアスペクト比とＩＣチップの絶縁層にかかる応力との関係について説明する。ＩＣチップ、低弾性率層、はんだバンプ、導体ポスト、コア基板等の各種構成材料の熱膨張係数や弾性率、ポアソン比を一定にしたまま導体ポストのアスペクト比Ｒａｓｐを変化させて３Ｄストリップシミュレーションを行い、導体ポストのアスペクト比Ｒａｓｐが１のときのＩＣチップの絶縁層にかかる応力に対する種々のアスペクト比Ｒａｓｐの導体ポストにおけるＩＣチップの絶縁層にかかる応力の比（単に応力比という）を計算した。その結果を図１１のテーブル及びグラフに示す。このテーブル及びグラフから明らかなように、アスペクト比Ｒａｓｐが４を境に応力比が大きく変化していることがわかる。すなわち、応力比はアスペクト比Ｒａｓｐが４以上では小さいのに対して４未満では大きくなっている。
更なる実験例について以下に説明する。まず、導体ポストのアスペクト比Ｒａｓｐと加熱・冷却を繰り返したあとの電気抵抗の変化率との関係について説明する。ここでは、図１３のテーブルに示す実験例１９〜７３の導体ポストを備えた多層プリント配線板を上述した実施形態に準じて作成した。具体的には、各実験例において、導体ポストの高さに応じて厚みを種々変更したドライフィルム３０６（図３参照、例えばフィルム枚数で厚みを調整してもよい）に炭酸ガスレーザを使って形成する開口３０８の穴径を導体ポストの最大径に合わせて設定し、図５の銅層３１０のエッチング時間を導体ポストの最小径に合わせて設定した。なお、最小径と最大径とが同じものは略ストレートな柱状の導体ポストであり、最小径と最大径が異なるものはクビレを持つ形状の導体ポストである。また、ストレート形状の導体ポストはスリットノズルを用いたスプレーエッチングを採用した。このようにして作製した各実施例の多層プリント配線板にＩＣチップを実装し、その後ＩＣチップと多層プリント配線板との間に封止樹脂を充填しＩＣ搭載基板とした。そして、上述した実施例１〜１８と同様のヒートサイクル試験を行った。但し、１７５０サイクル目、２０００サイクル目、２５００サイクル目についても電気抵抗を測定し評価を行った。その結果を図１３のテーブルに示す。このテーブル中の○、△、×の意味するところは図９と同様である。
図１３の結果から、アスペクト比Ｒａｓｐが４以上２０未満であると、少なくとも１０００サイクルまでは評価が「ふつう」（△）又は「良好」（○）であった。それに対し、アスペクト比Ｒａｓｐが４未満または２０以上のものは１０００サイクルにおいて「不良」（×）であった。これは、アスペクト比Ｒａｓｐが４未満では、低弾性率層が変形しようとしても導体ポストがその変形を妨げてしまうからと推察しており、２０以上では、導体ポストが変形しすぎて疲労劣化してしまうからと推察している。また、特にアスペクト比Ｒａｓｐが４以上６．５以下のものがより長いサイクル数において良好な結果を与えた。また、アスペクト比Ｒａｓｐが４以上２０未満において、導体ポストの形状を比較すると、クビレ形状のものは少なくとも１５００サイクルまで評価が「ふつう」又は「良好」であったのに対し、ストレート形状のものは少なくとも１０００サイクルまで評価が「ふつう」又は「良好」で１５００サイクルでは評価が「不良」又は「ふつう」であった。これは、クビレ形状のものはクビレ部を中心として低弾性率層と一緒により変形しやすいためと推察している。一方、導体ポストの最小径に関しては、３０μｍを超え６０μｍ以下のときに好ましい結果が得られた。これは、３０μｍ以下では径が細いため繰り返される変形で疲労劣化してしまい、６０μｍを超えると導体ポストが変形しづらくなるからと推察している。また、導体ポストの最大径／最小径の比が２以上である実験例２２〜２４，３５〜３７と２未満である実験例２５〜２７，３８〜４０を比較すると、前者の方が長期信頼性が高かった。これは、最大径／最小径の比が大きいため、導体ポストが適度に変形しやすいからと推察している。
なお、低弾性率層の代わりに、ビルドアップ層の形成に用いた樹脂絶縁層（味の素社製、品名：ＡＢＦ−４５ＳＨ、ヤング率：３．０ＧＰａ）を採用して、実験例２２と同様の導体ポストを作製し、上述した各実験例と同様の評価試験を行ったところ、５００サイクル目で既に「不良」（×）であった。これは、低弾性率層の代わりに弾性率の高い樹脂絶縁層を採用したため、応力を緩和することができなかったためと推察している。
産業上の利用の可能性
本発明の多層プリント配線板は、ＩＣチップなどの半導体素子を搭載するために用いられるものであり、例えば電気関連産業や通信関連産業などに利用される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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