(57)【特許請求の範囲】
【請求項１】
複数の異なる参照電圧を生成する参照電圧生成器と、アナログ信号の電圧をサンプリングするリセットモードとアナログ信号の電圧と前記参照電圧との比較を行う比較モードとを交互に行う比較段を有する上位ビット用比較部及び下位ビット用比較部と、前記上位ビット用比較部の比較結果に応じた参照電圧を前記参照電圧生成器から選択して下位ビット用比較部に出力する参照電圧選択部と、前記下位ビット用比較部の各比較段の出力を増幅する増幅段と、を有し、前記上位ビット用比較部及び前記下位ビット用比較部による比較結果に基づいて、前記アナログ信号をデジタル信号に変換する直並列型アナログ／デジタル変換器において、
前記下位ビット用比較部は、インターリーブ動作する複数の前記比較段を有し、
前記下位ビット用比較部の各比較段は、前記アナログ信号の電圧を入力する第１スイッチと、前記参照電圧選択部から出力される参照電圧を入力する第２スイッチと、前記第１スイッチ及び前記第２スイッチの各出力部に一端が接続されたコンデンサと、前記コンデンサの他端に接続された第３スイッチと、前記コンデンサの他端と前記増幅段との間に接続された第４スイッチとをそれぞれ有し、リセットモード時に前記第１スイッチと前記第３スイッチを短絡状態にして前記アナログ信号の電圧を前記コンデンサに入力してサンプリングし、その後の比較モード時に前記第２スイッチ及び前記第４スイッチを短絡状態にして前記コンデンサから前記アナログ信号の電圧と参照電圧との差電圧を出力し、
前記下位ビット用比較部は、前記上位ビット用比較部のリセットモード時に前記複数の比較段のうち一つの比較段をリセットモードで動作させ、前記上位ビット用比較部の比較モード時に前記複数の比較段のうち一つの比較段を比較モードで動作させ、
前記下位ビット用比較部の複数の比較段のうち一つの比較段がリセットモードのとき、他の比較段の前記第２スイッチを短絡状態にして当該他の比較段に前記参照電圧選択部により前記参照電圧を入力する直並列型アナログ／デジタル変換器。
【請求項２】
複数の異なる参照電圧を生成する参照電圧生成器と、アナログ信号の電圧をサンプリングするリセットモードとアナログ信号の電圧と前記参照電圧との比較を行う比較モードとを交互に行う比較段を有する上位ビット用比較部及び下位ビット用比較部と、前記上位ビット用比較部の比較結果に応じた参照電圧を前記参照電圧生成器から選択して下位ビット用比較部に出力する参照電圧選択部と、前記下位ビット用比較部の各比較段の出力を増幅する増幅段と、を有し、前記上位ビット用比較部及び前記下位ビット用比較部による比較結果に基づいて、前記アナログ信号をデジタル信号に変換する直並列型アナログ／デジタル変換方法において、前記下位ビット用比較部は、インターリーブ動作する複数の前記比較段を有しており、前記下位ビット用比較部の各比較段は、前記アナログ信号の電圧を入力する第１スイッチと、前記参照電圧選択部から出力される参照電圧を入力する第２スイッチと、前記第１スイッチ及び前記第２スイッチの各出力部に一端が接続されたコンデンサと、前記コンデンサの他端に接続された第３スイッチと、前記コンデンサの他端と前記増幅段との間に接続された第４スイッチとをそれぞれ有し、リセットモード時に前記第１スイッチと前記第３スイッチを短絡状態にして前記アナログ信号の電圧を前記コンデンサに入力してサンプリングし、その後の比較モード時に前記第２スイッチ及び前記第４スイッチを短絡状態にして前記コンデンサから前記アナログ信号の電圧と参照電圧との差電圧を出力するものであり、
前記上位ビット用比較部のリセットモード時に前記下位ビット用比較部に設けた前記複数の比較段のうち一つの比較段をリセットモードで動作させる第１のステップと、
前記上位ビット用比較部の比較モード時に前記下位ビット用比較部に設けた前記複数の比較段のうち一つの比較段を比較モードで動作させる第２のステップと、を有し、
前記第１のステップにおいて、前記一つの比較段がリセットモードのとき、前記下位ビット用比較部に設けた前記複数の比較段のうちの他の比較段の前記第２スイッチを短絡状態にして当該他の比較段に前記参照電圧選択部により前記参照電圧を入力する
ことを特徴とする直並列型アナログ／デジタル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直並列型アナログ／デジタル変換器及びアナログ／デジタル変換方法に関するものである。
【背景技術】
【０００２】
デジタル機器の普及によって、アナログ信号をデジタル信号に変換するアナログ／デジタル変換器（Analog to Digital Converter）が広範に使用されてきている。そして、近年のデジタル機器の小型化・低廉化に伴って、アナログ／デジタル変換器には、処理速度の向上や消費電力の低減が要求されている。かかる処理速度の向上や消費電力の低減を図ることができるアナログ／デジタル変換器として、アナログ信号をデジタル信号の上位ビット側と下位ビット側に分けて変換する直並列（サブレンジング）型アナログ／デジタル変換器が注目されている。
【０００３】
ここで、図８に直並列型アナログ／デジタル変換器の一例を示す。図８に示すように、直並列型アナログ／デジタル変換器１０１は、複数の異なる参照電圧を生成する参照電圧生成器１０２、アナログ信号の電圧と上位ビット用の参照電圧（以下、「上位ビット参照電圧」と呼ぶ。）とを比較する上位ビット用比較部１０３、アナログ信号の電圧と下位ビット用の参照電圧（以下、「下位ビット参照電圧」と呼ぶ。）とを比較する下位ビット用比較部１０４、上位ビット用比較部１０３の出力を論理処理してアナログ信号に対応する上位ビット側のデジタル信号を出力する上位ビット側エンコーダ（Encoder）１０５、下位ビット用比較部１０４の出力を論理処理してアナログ信号に対応する下位ビット側のデジタル信号を出力する下位ビット側エンコーダ（Encoder）１０６、各比較部１０３，１０４や各エンコーダ１０５，１０６などを制御する制御信号を生成するタイミング生成器（Timing Generator）１０７などから構成されている。
【０００４】
ここで、参照電圧生成器１０２は、上位ビット用比較部１０３で使用される上位ビット参照電圧と下位ビット用比較部１０４で使用される下位ビット参照電圧とを生成するように構成している。
【０００５】
そして、直並列型アナログ／デジタル変換器１０１は、上位ビット用比較部１０３におけるアナログ信号の電圧と上位ビット参照電圧との比較結果に基づいて、下位ビット用比較部１０４で使用する下位ビット参照電圧を選択するマルチプレクサ（MUX）１０８を設けており、このマルチプレクサ１０８の出力部を下位ビット用比較部１０４に接続している。
【０００６】
下位ビット用比較部１０４は、アナログ信号と下位ビット参照電圧との差電圧を出力する比較段１１０、この比較段１１０の出力を増幅する増幅段１１１、この増幅段１１１の出力を所定の閾値と比較し、その比較結果を「０」、「１」のデータとして保持する比較・保持手段１１２から構成される。なお、比較段１１０、増幅段１１１、比較・保持手段１１２は、変換すべき下位ビット数に応じた数（例えば、下位ビット数が３ビットの場合には７個、４ビットの場合には１５個）分だけ設けられる。
【０００７】
下位ビット用比較部１０４の比較段１１０は、図９に示すように、スイッチＳＷ１００，ＳＷ１０２、コンデンサＣ１００を有しており、参照電圧入力端子１２０にマルチプレクサ１０８から出力される下位ビット参照電圧をコンデンサＣ１００の一端に入力するとともに、スイッチＳＷ１００の一端（入力部）にアナログ信号を入力する。
【０００８】
そして、比較段１１０は、スイッチＳＷ１００，ＳＷ１０２が短絡状態で、かつマルチプレクサ１０８から下位ビット参照電圧が入力されない状態のときに、コンデンサＣ１００にアナログ信号の電圧を入力（印加）してサンプリングするモード（以下、「リセットモード」と呼ぶ。）となる（図９（ａ）参照）。一方、スイッチＳＷ１００，ＳＷ１０２が非短絡状態で、かつマルチプレクサ１０８から下位ビット参照電圧が入力される状態のときに、コンデンサＣ１００からアナログ信号の電圧と下位ビット参照電圧との差電圧を後段の増幅段へ出力するモード（以下、「比較モード」と呼ぶ。）となる（図９（ｂ）参照）。
【０００９】
ところが、比較段１１０のスイッチＳＷ１００の出力部とマルチプレクサ１０８の出力部とが短絡していることから、マルチプレクサ１０８のスイッチによる寄生容量とマルチプレクサ１０８から比較段１１０までの配線への寄生容量とがスイッチＳＷ１００の出力部に等価的に接続された状態になる。その結果、比較段１１０がリセットモードのときに、これらの寄生容量分（図９（ａ）、（ｂ）のＣｐ）だけアナログ信号への負荷（換言すれば、アナログ信号を比較段１１０へ出力する回路への負荷）が増大し、それに伴って、アナログ信号から下位ビット側のデジタル信号を変換するときの処理速度が低減していた。
【００１０】
このように、従来の直並列型アナログ／デジタル変換器１０１にあっては、スイッチＳＷ１００の出力部とマルチプレクサ１０８の出力部とを短絡していたため、アナログ信号への負荷が増大しており、直並列型アナログ／デジタル変換器をより一層高速化することが困難であった。
【００１１】
そこで、本出願人は、図１０に示すように、スイッチＳＷ１００の出力部とマルチプレクサ１０８の出力部との間に両出力部間を断続する断続手段であるスイッチＳＷ１０３を設け、さらにスイッチＳＷ１０３による前記両出力部間の切断時にマルチプレクサ１０８の出力部にアナログ信号の電圧を入力する入力手段であるスイッチＳＷ１０４とアナログ信号を増幅するための増幅手段である増幅器ＡＭＰ１０１とを設けた直並列型アナログ／デジタル変換器を提案している（たとえば、特許文献１参照）。
【００１２】
この直並列型アナログ／デジタル変換器では、比較段１１０のリセットモード時において、比較段１１０のスイッチＳＷ１００の出力部とマルチプレクサ１０８の出力部とをＳＷ１０３により切断した状態にすることができる。しかも、スイッチＳＷ１０４及び増幅器ＡＭＰ１０１によってマルチプレクサ１０８の出力部に等価的に接続される寄生容量Ｃｐを予めプリジャージすることができる。これにより、比較段１１０のリセットモード時にスイッチＳＷ１００の出力部に生じている寄生容量Ｃｐの分だけアナログ信号への負荷を軽減し、さらに、比較モード時の参照電圧への負荷（換言すれば、マルチプレクサ８への負荷）を軽減して直並列型アナログ／デジタル変換器の高速化を図ることができる。
【００１３】
ところで、下位ビット用比較部１０４の比較段１１０は、アナログ信号の電圧をコンデンサＣ１００にサンプリングしてから上位ビット用比較部１０３が比較結果に基づく信号出力するまでの間、サンプリングした電圧を保持しておかなければならない。
【００１４】
そこで、このような待ち時間を有効に活用すべく、下位ビット用比較部１０４に複数の比較段を用意し、これらを交互に動作させるインターリーブ動作を行うことにより、変換効率を向上する直並列型アナログ／デジタル変換器が知られている。
【００１５】
このようなインターリーブ動作を行う直並列型アナログ／デジタル変換器についても、上述した断続手段、入力手段及び増幅手段を設けることで、アナログ信号や参照電圧への負荷を軽減して、高速化を図ることができる。
【特許文献１】特開２００４−６４４７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、インターリーブ動作を行う直並列型アナログ／デジタル変換器においては、インターリーブ動作のための回路に加えて、上記入力手段や増幅手段が必要となることから、チップ面積が増加してしまう。
【００１７】
そこで、本発明は、参照電圧選択部にアナログ信号を入力する入力手段や増幅手段を設けることなく、高速化を図ることができる直並列型アナログ／デジタル変換器を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明は、複数の異なる参照電圧を生成する参照電圧生成器と、アナログ信号の電圧をサンプリングするリセットモードとアナログ信号の電圧と前記参照電圧との比較を行う比較モードとを交互に行う比較段を有する上位ビット用比較部及び下位ビット用比較部と、前記上位ビット用比較部の比較結果に応じた参照電圧を前記参照電圧生成器から選択して下位ビット用比較部に出力する参照電圧選択部と、前記下位ビット用比較部の各比較段の出力を増幅する増幅段と、を有し、前記上位ビット用比較部及び前記下位ビット用比較部による比較結果に基づいて、前記アナログ信号をデジタル信号に変換する直並列型アナログ／デジタル変換器において、前記下位ビット用比較部は、インターリーブ動作する複数の前記比較段を有し、前記下位ビット用比較部の各比較段は、前記アナログ信号の電圧を入力する第１スイッチと、前記参照電圧選択部から出力される参照電圧を入力する第２スイッチと、前記第１スイッチ及び前記第２スイッチの各出力部に一端が接続されたコンデンサと、前記コンデンサの他端に接続された第３スイッチと、前記コンデンサの他端と前記増幅段との間に接続された第４スイッチとをそれぞれ有し、リセットモード時に前記第１スイッチと前記第３スイッチを短絡状態にして前記アナログ信号の電圧を前記コンデンサに入力してサンプリングし、その後の比較モード時に前記第２スイッチ及び前記第４スイッチを短絡状態にして前記コンデンサから前記アナログ信号の電圧と参照電圧との差電圧を出力し、前記下位ビット用比較部は、前記上位ビット用比較部のリセットモード時に前記複数の比較段のうち一つの比較段をリセットモードで動作させ、前記上位ビット用比較部の比較モード時に前記複数の比較段のうち一つの比較段を比較モードで動作させ、前記下位ビット用比較部の複数の比較段のうち一つの比較段がリセットモードのとき、他の比較段の前記第２スイッチを短絡状態にして当該他の比較段に前記参照電圧選択部により前記参照電圧を入力する。
【００１９】
このように、下位ビット用比較部の一方の比較段がリセットモードのとき、他方の比較段に参照電圧選択部により参照電圧を入力することにより、比較モードに移行する前に当該他方の比較段と参照電圧選択部との間を予めプリチャージすることができる。しかも、下位ビット用比較部の複数の比較段のうち一つの比較段がリセットモードのとき、他の比較段の第２スイッチを短絡状態にすることで、参照電圧選択部と第２スイッチとの間のみならず、第２スイッチを介してコンデンサの他端までプリチャージすることができる。
【００２３】
また、本発明は、複数の異なる参照電圧を生成する参照電圧生成器と、アナログ信号の電圧をサンプリングするリセットモードとアナログ信号の電圧と前記参照電圧との比較を行う比較モードとを交互に行う比較段を有する上位ビット用比較部及び下位ビット用比較部と、前記上位ビット用比較部の比較結果に応じた参照電圧を前記参照電圧生成器から選択して下位ビット用比較部に出力する参照電圧選択部と、前記下位ビット用比較部の各比較段の出力を増幅する増幅段と、を有し、前記上位ビット用比較部及び前記下位ビット用比較部による比較結果に基づいて、前記アナログ信号をデジタル信号に変換する直並列型アナログ／デジタル変換方法において、前記下位ビット用比較部は、インターリーブ動作する複数の前記比較段を有しており、前記下位ビット用比較部の各比較段は、前記アナログ信号の電圧を入力する第１スイッチと、前記参照電圧選択部から出力される参照電圧を入力する第２スイッチと、前記第１スイッチ及び前記第２スイッチの各出力部に一端が接続されたコンデンサと、前記コンデンサの他端に接続された第３スイッチと、前記コンデンサの他端と前記増幅段との間に接続された第４スイッチとをそれぞれ有し、リセットモード時に前記第１スイッチと前記第３スイッチを短絡状態にして前記アナログ信号の電圧を前記コンデンサに入力してサンプリングし、その後の比較モード時に前記第２スイッチ及び前記第４スイッチを短絡状態にして前記コンデンサから前記アナログ信号の電圧と参照電圧との差電圧を出力するものであり、前記上位ビット用比較部のリセットモード時に前記下位ビット用比較部に設けた前記複数の比較段のうち一つの比較段をリセットモードで動作させる第１のステップと、前記上位ビット用比較部の比較モード時に前記下位ビット用比較部に設けた前記複数の比較段のうち一つの比較段を比較モードで動作させる第２のステップと、を有し、前記第１のステップにおいて、前記一つの比較段がリセットモードのとき、前記下位ビット用比較部に設けた前記複数の比較段のうちの他の比較段の前記第２スイッチを短絡状態にして当該他の比較段に前記参照電圧選択部により前記参照電圧を入力する。
【００２４】
このように、下位ビット用比較部の一方の比較段がリセットモードのとき、他方の比較段に参照電圧選択部により参照電圧を入力することにより、比較モードに移行する前に当該他方の比較段と参照電圧選択部との間を予めプリチャージすることができる。しかも、下位ビット用比較部の複数の比較段のうち一つの比較段がリセットモードのとき、他の比較段の第２スイッチを短絡状態にすることで、参照電圧選択部と第２スイッチとの間のみならず、第２スイッチを介してコンデンサの他端までプリチャージすることができる。
【発明の効果】
【００２５】
本発明によれば、高速化を図ることができる直並列型アナログ／デジタル変換器を提供することができる。
【発明を実施するための最良の形態】
【００２６】
本発明の一実施形態にかかるアナログ／デジタル変換器は、複数の異なる参照電圧を生成する参照電圧生成器と、アナログ信号の電圧をサンプリングするリセットモードとアナログ信号の電圧と参照電圧との比較を行う比較モードとを交互に行う複数の比較段をそれぞれ有する上位ビット用比較部及び下位ビット用比較部と、上位ビット用比較部の比較結果に応じた参照電圧を参照電圧生成器から選択して下位ビット用比較部に出力する参照電圧選択部とを有し、上位ビット用比較部及び下位ビット用比較部による比較結果に基づいて、アナログ信号をデジタル信号に変換するものである。
【００２７】
そして、下位ビット用比較部は、比較する参照電圧毎に、インターリーブ動作する複数の比較段を有しており、上位ビット用比較部のリセットモード時に当該複数の比較段のうち一つの比較段をリセットモードで動作させ、上位ビット用比較部の比較モード時に当該複数の比較段のうち一つの比較段を比較モードで動作させている。なお、例えば、変換すべき下位ビット数が３ビットの場合、比較すべき参照電圧は７つある。このとき、インターリーブ動作する複数の比較段からなる比較段の組は、７組となるが、例えば、インターポレーション（補間）技術を用いることにより、比較段の数を減らすこともできる。
【００２８】
下位ビット用比較部の比較段が第１比較段及び第２比較段の２つであるとき、第１比較段はアナログ信号の電圧を第１のサイクルで参照電圧と比較し、第２比較段はアナログ信号の電圧を第２のサイクルで参照電圧と比較する。なお、ここでは、上位ビット用比較部の比較段におけるリセットモードから比較モードまでの動作を１サイクルとし、上記第１のサイクルと上記第２のサイクルとは、１サイクル毎に交互に行われる。
【００２９】
すなわち、Ｘ番目（Ｘは任意の数字）のデジタルデータを生成するためのリセットモードを「Ｘ番目のリセットモード」とし、Ｘ番目のデジタルデータを生成するための比較モードを「Ｘ番目の比較モード」とすると、（ａ）上位ビット用比較部の比較段がＮ番目のリセットモードのとき、下位ビット用比較部の第１比較段はＮ番目のリセットモードとなり、（ｂ）上位ビット用比較部の比較段がＮ番目の比較モードのとき、下位ビット用比較部の第２比較段はＮ−１番目の比較モードとなり、（ｃ）上位ビット用比較部の比較段がＮ＋１番目のリセットモードのとき、下位ビット用比較部の第２比較段がＮ＋１番目のリセットモードとなり、（ｄ）上位ビット用比較部の比較段がＮ＋１番目の比較モードのとき、下位ビット用比較部の第１比較段はＮ番目の比較モードとなる。
【００３０】
そして、第１比較段及び第２比較段のいずれか一方の比較段がリセットモードの時、他方の比較段に参照電圧選択部により参照電圧を入力するようにしている。
【００３１】
これにより、一方の比較段がリセットモードのとき、他方の比較段と参照電圧選択部との間に参照電圧が印加されることになる。
【００３２】
その結果、比較段が比較モードとなる（アナログ信号の電圧と参照電圧とを比較する）前に、当該比較段と参照電圧選択部との間が予めプリチャージされることになり、比較段と参照電圧選択部との間に生じる寄生容量による高速化への影響を低減することができる。
【００３３】
ここで、本実施形態の下位ビット用比較部は、各比較段の出力を増幅する増幅段を備えている。また、下位ビット用比較部の比較段は、アナログ信号の電圧を入力する第１スイッチと、参照電圧選択部から出力される参照電圧を入力する第２スイッチと、第１スイッチ及び第２スイッチの各出力部に一端が接続されたコンデンサ（以下、「比較用コンデンサ」と呼ぶ。）と、この比較用コンデンサの他端に接続された第３スイッチと、コンデンサの他端と増幅段との間に接続された第４スイッチとを有し、リセットモード時に第１スイッチと第３スイッチを短絡状態にしてアナログ信号の電圧を比較用コンデンサに入力してサンプリングし、その後の比較モード時に第２スイッチ及び第４スイッチを短絡状態にして比較用コンデンサからアナログ信号の電圧と参照電圧との差電圧を出力するようにしている。
【００３４】
そして、下位ビット用比較部の比較段のうち一つの比較段がリセットモードのとき、他方の比較段の第２スイッチを短絡状態にする。
【００３５】
これにより、一方の比較段がリセットモードの時に、他方の比較段の比較用コンデンサの他端側（第４スイッチ側）まで参照電圧によってプリチャージされることになる。
【００３６】
その結果、他方の比較段が比較モードとなる前に、比較用コンデンサの他端側（第４スイッチ側）までが参照電圧で予めプリチャージされることになり、比較モードになってから第２スイッチを短絡状態にするのに比べ、第２スイッチによるノイズの影響を抑制（ノイズのセトリングの影響を緩和）して高速化を図ることができる。
【００３７】
以下、本実施形態における直並列型アナログ／デジタル変換器について図面を参照しながら説明する。図１は本実施形態における直並列型アナログ／デジタル変換器の概要構成を示す図、図２は上位ビット用比較部の比較段の説明図、図３は下位ビット用比較部の比較段の説明図、図４は下位ビット用比較部の比較段の動作説明図である。
【００３８】
図１に示すように、本実施形態における直並列型アナログ／デジタル変換器１は、複数の異なる参照電圧を生成する参照電圧生成器２と、アナログ信号Ｖinの電圧と上位ビット参照電圧とを比較する上位ビット用比較部３、アナログ信号Ｖinの電圧と下位ビット参照電圧とを比較する下位ビット用比較部４、上位ビット用比較部３の出力を論理処理してアナログ信号Ｖinに対応する上位ビット側のデジタル信号を出力する上位ビット側エンコーダ（Encoder）５、下位ビット用比較部４の出力を論理処理してアナログ信号Ｖinに対応する下位ビット側のデジタル信号を出力する下位ビット側エンコーダ（Encoder）６、各比較部３，４や各エンコーダ５，６などを制御する制御信号を生成するタイミング生成器（Timing Generator）７、下位ビット用比較部４へ入力する下位ビット参照電圧を選択する参照電圧選択部であるマルチプレクサ（MUX）８などから構成されている。なお、タイミング生成器７は入力されるクロック信号に基づいて動作する。
【００３９】
ここで、参照電圧生成器２は、高位電圧（ＶＲＴ）と低位電圧（ＶＲＢ）との間に設けられたラダー抵抗から構成され、上位ビット用比較部３で使用される上位ビット参照電圧と下位ビット用比較部４で使用される下位ビット参照電圧とをそれぞれ生成する。そして、マルチプレクサ８は、上位ビット用比較部３でのアナログ信号Ｖinの電圧と上位ビット参照電圧との比較結果に基づいて、下位ビット用比較部４で使用する下位ビット参照電圧を選択するようにしている。すなわち、参照電圧生成器２が生成する複数の参照電圧のうち上位ビット参照電圧を用いて上位ビット用比較部３によりアナログ信号Ｖinの電圧が比較され、この比較結果に基づいて、マルチプレクサ８によって参照電圧生成器２が生成する複数の参照電圧のうちアナログ信号Ｖinの電圧値付近の所定数の参照電圧を下位ビット参照電圧として下位ビット用比較部４へ出力するようにしている。なお、このマルチプレクサ８は、後述するように複数のスイッチからなる。
【００４０】
上位ビット用比較部３は、アナログ信号Ｖinと上位ビット参照電圧との差電圧を出力する比較段１０、この比較段１０の出力を増幅する増幅段１１と、この増幅段１１の出力を所定の閾値と比較し、その比較結果を「０」、「１」のデータとして保持する比較・保持手段１２から構成される。なお、比較段１０、増幅段１１、比較・保持手段１２は、上位ビット参照電圧毎に設けられる。例えば、変換すべき上位ビット数が３ビットの場合には、それぞれ７個ずつ設けられることになるが、例えば、インターポレーション技術を用いることにより、比較段や増幅段の数を減らすこともできる。
【００４１】
比較段１０は、図２に示すように、スイッチとして機能するＭＯＳトランジスタＴｒ１０〜Ｔｒ１２、コンデンサＣ１０から構成される。各ＭＯＳトランジスタＴｒ１０〜Ｔｒ１２のゲートには、タイミング生成器７から出力される制御信号が入力され、ＭＯＳトランジスタＴｒ１０〜Ｔｒ１２のＯＮ／ＯＦＦ状態(短絡／非短絡状態)が制御される。
【００４２】
また、ＭＯＳトランジスタＴｒ１０のソースにはアナログ信号Ｖinの電圧が入力され、そのドレインにはコンデンサＣ１０の一端に接続される。ＭＯＳトランジスタＴｒ１１のソースには参照電圧生成器２から上位ビット参照電圧が入力され、そのドレインにはコンデンサＣ１０の一端に接続される。コンデンサＣ１０の他端は、増幅段１１である増幅器ＡＭＰ１０の入力とＭＯＳトランジスタＴｒ１２のドレインが接続される。ＭＯＳトランジスタＴｒ１２のソースは、基準電位（ここでは接地電位）に接続される。
【００４３】
そして、タイミング生成器７から出力される制御信号に基づき、リセットモード時にＭＯＳトランジスタＴｒ１０，Ｔｒ１２をＯＮ状態（短絡状態）にしてアナログ信号Ｖinの電圧をコンデンサＣ１０に印加して、アナログ信号Ｖinの電圧をサンプリングする。すなわち、コンデンサＣ１０の両端の差電圧をアナログ信号Ｖinの電圧にする。
【００４４】
さらに、タイミング生成器７から出力される制御信号に基づき、その後の比較モード時に、ＭＯＳトランジスタＴｒ１０，Ｔｒ１２をＯＦＦ状態（非短絡状態）にし、かつＭＯＳトランジスタＴｒ１１をＯＮ状態（短絡状態）にしてコンデンサＣ１０からアナログ信号Ｖinの電圧と参照電圧との差電圧を増幅段１１へ出力する。
【００４５】
このように上位ビット用比較部３の比較段１０は、リセットモードでアナログ信号Ｖinの電圧をコンデンサＣ１０にサンプリングして保持し、その後の比較モード時にこのコンデンサＣ１０に上位ビット参照電圧を印加して、アナログ信号Ｖinの電圧と上位ビット参照電圧との差電圧を出力するようにしている。
【００４６】
そして、増幅段１１の出力は、比較・保持手段１２によって二値化されて、上位ビット側エンコーダ５から上位側のデジタル信号が出力される。また、この比較・保持手段１２の出力は、マルチプレクサ８へ入力される。その後、マルチプレクサ８は、比較・保持手段１２の出力に基づいて、下位ビット参照電圧を選択して下位ビット用比較部４へ出力する。なお、比較・保持手段１２として、ラッチドコンパレータなどが用いられる。
【００４７】
下位ビット用比較部４は、図１に示すように、アナログ信号Ｖinと下位ビット参照電圧との差電圧を出力する複数の比較段２０ａ，２０ｂ、これらの比較段２０ａ，２０ｂの出力を増幅する増幅段２１、この増幅段２１の出力を所定の閾値と比較し、その比較結果を「０」、「１」のデータとして保持する比較・保持手段２２から構成される。なお、比較段２０ａ，２０ｂ、増幅段２１、比較・保持手段２２は、変換すべき下位ビット数に応じた数（例えば、下位ビット数が３ビットの場合には７個）分だけ設けられるが、例えば、インターポレーション技術を用いることにより、比較段や増幅段の数を減らすこともできる。なお、比較・保持手段２２として、ラッチドコンパレータなどが用いられる。
【００４８】
比較段２０ａ，２０ｂは、インターリーブ動作する比較段（比較回路）であり、アナログ信号Ｖinの電圧をサンプリングするリセットモードと、サンプリングしたアナログ信号Ｖinの電圧と下位ビット参照電圧とを比較する比較モードとを有し、リセットモードと比較モードとを２サイクル単位で繰り返し実行する。
【００４９】
下位ビット用比較部４の比較段２０ａは、図３に示すように、タイミング生成器７からの制御信号に基づいてＯＮ／ＯＦＦ状態(短絡／非短絡状態)が制御されるＭＯＳトランジスタＴｒ２１ａ〜Ｔｒ２４ａとコンデンサＣ２０ａとを備えている。
【００５０】
ＭＯＳトランジスタＴｒ２１ａ（第１スイッチの一例に相当）のソースにはアナログ信号Ｖinの電圧が入力され、そのドレインにはコンデンサＣ２０ａの一端が接続される。ＭＯＳトランジスタＴｒ２２ａ（第２スイッチの一例に相当）のソースにはマルチプレクサ８から出力される下位ビット参照電圧が入力され、そのドレインにはコンデンサＣ２０ａの一端が接続される。ＭＯＳトランジスタＴｒ２３ａ（第３スイッチの一例に相当）のドレインには、コンデンサＣ２０ａの他端が接続され、そのソースには基準電位（ここでは、接地電位）に接続される。ＭＯＳトランジスタＴｒ２４ａのソースにはコンデンサＣ２０ａの他端に接続され、Ｔｒ２４ａのドレインには増幅段２１に接続される。
【００５１】
そして、リセットモード時にＭＯＳトランジスタＴｒ２１ａとＭＯＳトランジスタＴｒ２３ａのゲートにタイミング生成器７からＨレベルのゲート信号が入力され、ＭＯＳトランジスタＴｒ２１ａとＭＯＳトランジスタＴｒ２３ａとがＯＮ状態（短絡状態）となる。これにより、アナログ信号Ｖinの電圧がコンデンサＣ２０ａに印加され、コンデンサＣ２０ａの両端電圧がアナログ信号Ｖinの電圧となって、コンデンサＣ２０ａにアナログ信号Ｖinの電圧がサンプリングされる。
【００５２】
その後、比較モード時にＭＯＳトランジスタＴｒ２２ａにタイミング生成器７からＨレベルのゲート信号が入力され、当該ＭＯＳトランジスタＴｒ２２ａ，Ｔｒ２４ａがＯＮ状態（短絡状態）となる。これにより、マルチプレクサ８から出力される下位ビット参照電圧がコンデンサＣ２０ａに印加され、比較段２０ａからアナログ信号Ｖinの電圧と下位ビット参照電圧との差電圧が増幅段２１へ出力される。
【００５３】
下位ビット用比較部４の比較段２０ｂは、図３に示すように、比較段２０ａと同様に、ＭＯＳトランジスタＴｒ２１ｂ〜Ｔｒ２４ｂとコンデンサＣ２０ｂとを備え、比較段２０ａと同様の動作を行う。そして、比較段２０ｂと比較段２０ａとが交互に動作することになる。
【００５４】
ここで、本実施形態における直並列型アナログ／デジタル変換器１では、比較段２０ａ，２０ｂがリセットモードとなった後、比較モードとなる前に、図４に示すように、上位ビット用比較部３での比較結果に応じてマルチプレクサ８を動作させて下位ビット参照電圧を選択して下位ビット用比較部４へ出力する。すなわち、比較段２０ａ（２０ｂ）がリセットモード時にＭＯＳトランジスタＴｒ２１ａ（Ｔｒ２１ｂ）、Ｔｒ２３ａ（Ｔｒ２３ｂ）をＯＮ状態（短絡状態）とした後、比較モードでＭＯＳトランジスタＴｒ２２ａ（Ｔｒ２２ｂ）、Ｔｒ２４ａ（Ｔｒ２４ｂ）をＯＮ状態（短絡状態）とする前に、上位ビット用比較部３での比較結果に応じてマルチプレクサ８を動作させて下位ビット参照電圧を選択して下位ビット用比較部４の比較段２０ａ（２０ｂ）へ出力する。
【００５５】
これにより、参照電圧選択部であるマルチプレクサ８の出力部とＭＯＳトランジスタＴｒ２２ａ，Ｔｒ２２ｂのソースとの間を予めプリチャージするようにしている。
【００５６】
その結果、比較段２０ａ，２０ｂが比較モードとなる前に、比較段２０ａ，２０ｂとマルチプレクサ８との間が予めプリチャージされることになり、比較段２０ａ，２０ｂとマルチプレクサ８との間の寄生容量による高速化への影響を低減することができる。
【００５７】
なお、マルチプレクサ８は、参照電圧生成器２で生成される下位ビット参照電圧にそれぞれスイッチであるＭＯＳトランジスタが接続されている。例えば、下位ビット参照電圧と比較段２０ａとの間にはＭＯＳトランジスタＴｒ１５ａ１、Ｔｒ１５ａ２、・・・が接続されており、下位ビット参照電圧と比較段２０ｂとの間にはＭＯＳトランジスタＴｒ１５ｂ１、Ｔｒ１５ｂ２、・・・が接続されている。以下、ＭＯＳトランジスタＴｒ１５ａ１、Ｔｒ１５ａ２、・・・のうち一つのＭＯＳトランジスタを指すときにはＭＯＳトランジスタＴｒ１５ａというものとする。また、同様に、ＭＯＳトランジスタＴｒ１５ｂ１、Ｔｒ１５ｂ２、・・・のうち一つのＭＯＳトランジスタを指すときにはＭＯＳトランジスタＴｒ１５ｂというものとする。
【００５８】
ここで、本実施形態における直並列型アナログ／デジタル変換器１の動作について、図５を参照して具体的に説明する。図５は本実施形態における直並列型アナログ／デジタル変換器１の動作タイミングの説明図である。
【００５９】
まず、タイミングｔ１１〜ｔ１２で、上位ビット用比較部３の比較段１０は、Ｎ番目のデジタル信号を生成するために、アナログ信号Ｖinの電圧をサンプリングする（図５（ａ）；Ｔ（Ｎ））。同様に、下位ビット用比較部４の比較段２０ａも、Ｎ番目のデジタル信号を生成するために、アナログ信号Ｖinの電圧をサンプリングする（図５（ｂ）；Ｔ（Ｎ））。一方、下位ビット用比較部４の比較段２０ｂは、Ｎ−１番目のデジタル信号を生成するためのアナログ信号Ｖinの電圧をホールドしている状態である（図５（ｃ）；Ｈ（Ｎ-１））。
【００６０】
ここで、下位ビット用比較部４の比較段２０ａによるアナログ信号Ｖinの電圧のサンプリングは、ＭＯＳトランジスタＴｒ２１ａ，Ｔｒ２３ａをＯＮ状態（短絡状態）とすることによって行う（図５（ｄ）参照）。このとき、マルチプレクサ８のスイッチ（ＭＯＳトランジスタＴｒ１５ａ）及びＭＯＳトランジスタＴｒ２２ａは、ＯＦＦ状態（非短絡状態）であり、比較段２０ａには下位ビット参照電圧は印加されない（図５（ｅ），（ｆ）参照）。また、ＭＯＳトランジスタＴｒ２４ａはＯＦＦ状態（非短絡状態）であり、ＭＯＳトランジスタＴｒ２５はＯＮ状態（短絡状態）であるため、増幅段２１への入力は基準電位（ここでは接地電位）となる（図５（ｇ），（ｈ）参照）。
【００６１】
次のタイミングｔ１２〜ｔ１３では、上位ビット用比較部３の比較段１０は、Ｎ番目のデジタル信号を生成するために、アナログ信号Ｖinの電圧と上位ビット参照電圧との差電圧を出力する（図５（ａ）；Ｃ（Ｎ））。このとき、下位ビット用比較部４の比較段２０ａは、Ｎ番目のデジタル信号を生成するためのアナログ信号Ｖinの電圧を保持した状態である（図５（ｂ）；Ｈ（Ｎ））。一方、下位ビット用比較部４の比較段２０ｂは、Ｎ−１番目のデジタル信号を生成するためのアナログ信号Ｖinの電圧と下位ビット参照電圧との差電圧を生成して出力する（図５（ｃ）；Ｃ（Ｎ-１））。
【００６２】
ここで、下位ビット用比較部４の比較段２０ａによるアナログ信号Ｖinの電圧の保持は、ＭＯＳトランジスタＴｒ２１ａ〜２４ａをＯＦＦ状態（非短絡状態）とすることによって行う（図５（ｄ），（ｆ），（ｇ）参照））。
【００６３】
次のタイミングｔ１３〜ｔ１４では、上位ビット用比較部３の比較段１０は、Ｎ＋１番目のデジタル信号を生成するために、アナログ信号Ｖinの電圧をサンプリングする（図５（ａ）；Ｔ（Ｎ＋１））。同様に、下位ビット用比較部４の比較段２０ｂも、Ｎ＋１番目のデジタル信号を生成するために、アナログ信号Ｖinの電圧をサンプリングする（図５（ｃ）；Ｔ（Ｎ＋１））。一方、下位ビット用比較部４の比較段２０ａは、Ｎ番目のデジタル信号を生成するためのアナログ信号Ｖinの電圧をホールドしている状態である（図５（ｂ）；Ｈ（Ｎ））。
【００６４】
このとき、Ｎ番目のデジタル信号を生成するために上位ビット用比較部３の比較段１０から出力された差電圧に基づいて、マルチプレクサ８は下位ビット参照電圧を選択（スイッチであるＭＯＳトランジスタＴｒ１５ａの一つをＯＮ（短絡状態））して、下位ビット用比較部４の比較段２０ａへ出力する。
【００６５】
このように、下位ビット用比較部４の一方の比較段２０ｂがアナログ信号Ｖinの電圧をサンプリングしている状態のとき（すなわち、リセットモードのとき）、他方の比較段２０ａに下位ビット参照電圧を入力することにより、比較段２０ａのＭＯＳトランジスタＴｒ２２ａとマルチプレクサ８との間を予めプリチャージすることができる。
【００６６】
その結果、比較段２０ａが比較モードとなる前に、比較段２０ａとマルチプレクサ８との間が予めプリチャージされることになり、比較段２０ａと参照電圧選択部との間の寄生容量による高速化への影響を低減することができる。
【００６７】
次のタイミングｔ１４〜ｔ１５では、上位ビット用比較部３の比較段１０は、Ｎ＋１番目のデジタル信号を生成するために、アナログ信号Ｖinの電圧と上位ビット参照電圧との差電圧を出力する（図５（ａ）；Ｃ（Ｎ＋１））。このとき、下位ビット用比較部４の比較段２０ａは、Ｎ番目のデジタル信号を生成するためのアナログ信号Ｖinの電圧と下位ビット参照電圧との差電圧を出力する（図５（ｂ）；Ｃ（Ｎ））。一方、下位ビット用比較部４の比較段２０ｂは、Ｎ＋１番目のデジタル信号を生成するためのアナログ信号Ｖinの電圧をホールドしている状態である（図５（ｃ）；Ｈ（Ｎ＋１））。
【００６８】
ここで、下位ビット用比較部４の比較段２０ａによるアナログ信号Ｖinの電圧と下位ビット参照電圧との比較は、ＭＯＳトランジスタＴｒ２２ａをＯＮ状態（短絡状態）とすることによって行う（図５（ｆ）参照）。
【００６９】
また、このとき、ＭＯＳトランジスタＴｒ２４ａがＯＮ状態（短絡状態）となって（図５（ｇ）参照）、アナログ信号Ｖinの電圧と下位ビット参照電圧との差電圧が比較段２０ａから増幅段２１へ出力される。
【００７０】
そして、増幅段２１の出力は、比較・保持手段２２によって二値化されて、エンコーダ６から下位側のデジタル信号が出力される。
【００７１】
以降同様に、タイミングｔ１１〜ｔ１５までの動作と同様の動作が繰り返し行われる。また、上述においては、比較段２０ａの動作を中心に説明したが、比較段２０ｂの動作は比較段２０ａの動作に対して１サイクルずれてインターリーブ動作するものであり、ここでの説明は省略する。
【００７２】
ところで、比較段２０ａ，２０ｂでの比較モード時に、ＭＯＳトランジスタＴｒ２２ａ，Ｔｒ２２ｂがＯＮ状態（短絡状態）へ移行したとき、このＭＯＳトランジスタＴｒ２２ａ，Ｔｒ２２ｂのスイッチ動作によってノイズが生じることがあり、このノイズによって高速化に影響を与えてしまうことがある。
【００７３】
そこで、比較段２０ａ，２０ｂにおける比較モードの前に、ＭＯＳトランジスタＴｒ２２ａ，Ｔｒ２２ｂも予めＯＮ状態（短絡状態）とする。これにより、比較段２０ａ，２０ｂにおける比較モード時に、ＭＯＳトランジスタＴｒ２２ａ，Ｔｒ２２ｂの動作により発生するノイズがその比較動作に影響しないようにすることが望ましい（図６、図７参照）。図６は下位ビット用比較部４の比較段２０ａ，２０ｂの他の動作説明図であり、図７は直並列型アナログ／デジタル変換器１における他の動作タイミングの説明図である。
【００７４】
図５におけるタイミング説明図と異なるなるところは、タイミングｔ１３〜ｔ１４の間でＭＯＳトランジスタＴｒ２２ａをＯＮ状態としている点である。
【００７５】
すなわち、タイミングｔ１３〜ｔ１４において、タイミング生成器７からＭＯＳトランジスタＴｒ２２ａのゲートに対してＨレベルの制御信号が入力され、ＭＯＳトランジスタＴｒ２２ａがＯＮ状態となり、これにより、比較段２０ａが比較モードとなる前に、マルチプレクサ８の出力部からコンデンサＣ２０ａの一端側（ＭＯＳトランジスタＴｒ２４ａに接続される端子側）までにかけて下位ビット参照電圧が印加されることになる（図６参照）。なお、比較段２０ｂについても同様の動作となる。
【００７６】
このように、比較段２０ａ、２０ｂのうち一つの比較段がリセットモードの時、他の比較段の第２スイッチであるＭＯＳトランジスタＴｒ２２ａ，Ｔｒ２２ｂを短絡状態にし、第４スイッチであるＭＯＳトランジスタＴｒ２４ａ，Ｔｒ２４ｂを非短絡状態にすることにより、増幅段２１に影響を与えることなく、コンデンサＣ２０ａ，Ｃ２０ｂの他端まで予めプリチャージして、ＭＯＳトランジスタＴｒ２２ａ，Ｔｒ２２ｂの動作により発生するノイズによる影響を抑制して高速化を図るようにしている。
【００７７】
以上、本発明の実施形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
【図面の簡単な説明】
【００７８】
【図１】本発明の一実施形態にかかる直並列型アナログ／デジタル変換器の概略構成を示す図である。
【図２】図１における上位ビット用比較部の比較段の説明図である。
【図３】図１における下位ビット用比較部の比較段の説明図である。
【図４】図１における下位ビット用比較部の比較段の動作説明図である。
【図５】図１における直並列型アナログ／デジタル変換器の動作タイミングの説明図である。
【図６】図１における下位ビット用比較部の他の比較段の動作説明図である。
【図７】図１における直並列型アナログ／デジタル変換器の他の動作タイミングの説明図である。
【図８】従来の直並列型アナログ／デジタル変換器の概略構成を示す図である。
【図９】図８に示す比較段の具体的構成を示す図である。
【図１０】図８に示す別の比較段の具体的構成を示す図である。
【符号の説明】
【００７９】
１  直並列アナログ／デジタル変換器
２  参照電圧生成器
３  上位ビット用比較部
４  下位ビット用比較部
５，６  エンコーダ
７  タイミング生成器
８  マルチプレクサ（参照電圧選択手段の一例）
２０ａ，２０ｂ  比較段
２１  増幅段
２２  比較・保持手段
Ｔｒ２１ａ，Ｔｒ２１ｂ  ＭＯＳトランジスタ（第１スイッチの一例）
Ｔｒ２２ａ，Ｔｒ２２ｂ  ＭＯＳトランジスタ（第２スイッチの一例）
Ｔｒ２３ａ，Ｔｒ２３ｂ  ＭＯＳトランジスタ（第３スイッチの一例）
Ｔｒ２４ａ，Ｔｒ２４ｂ  ＭＯＳトランジスタ（第４スイッチの一例）
【図１】
0004424406.tif 000002
【図２】
0004424406.tif 000003
【図３】
0004424406.tif 000004
【図４】
0004424406.tif 000005
【図５】
0004424406.tif 000006
【図６】
0004424406.tif 000007
【図７】
0004424406.tif 000008
【図８】
0004424406.tif 000009
【図９】
0004424406.tif 000010
【図１０】
0004424406.tif 000011