(57)【特許請求の範囲】
【請求項１】
機能の正常なメモリセルとエラーメモリセルとを検出するためにメモリセルテストにかけられる半導体集積メモリにおいて、
アドレス可能な複数のノーマルメモリセル（ＭＣ）と、
各ノーマルメモリセル（ＭＣ）を置換するアドレス可能な複数の冗長メモリセル（ＲＭＣ）と、
テスト回路と、
エラーを有するノーマルメモリセルのアドレスを検出する手段と、
エラーを有するノーマルメモリセル（ＭＣ）のアドレス（ＡＤＲ）を記憶するメモリユニット（２）と、
前処理装置（３）とを有しており、
前記メモリユニットは該ユニットの記憶過程を制御する制御入力側（２１）とメモリ内容を出力する出力側（２２）とを有しており、
前記前処理装置はエラーを有するノーマルメモリセル（ＭＣ）のアドレス（ＡＤＲ）を所定数だけ記憶する少なくとも１つのメモリ装置（４、５）と、メモリ装置に記憶された複数のアドレス（ＡＤＲ）を比較する比較装置（７、８）と、比較の結果に依存して出力信号（Ｓ３１）を出力する出力側（３１）とを備えており、該出力側はメモリユニット（２）の制御入力側（２１）に接続されている、
ことを特徴とする半導体集積メモリ。
【請求項２】
メモリセル（ＭＣ）はマトリクス状のメモリセルフィールド（１）として配置されており、前記メモリセル（ＭＣ）は列線路（ＢＬ）と行線路（ＷＬ）のアドレス可能なユニットとしてまとめられており、前記メモリセル（ＭＣ）のアドレスはそれぞれの列線路（ＢＬ）へアクセスする第１のアドレス部分（ＡＤＲ１）と、それぞれの行線路（ＷＬ）へアクセスする第２のアドレス部分（ＡＤＲ２）とを有している、請求項１記載の半導体集積メモリ。
【請求項３】
メモリ装置（４、５）はエラーを有するノーマルメモリセルのアドレスのそれぞれのアドレス部分（ＡＤＲ１、ＡＤＲ２）を記憶するレジスタユニット（６）を有しており、該レジスタユニットはシフトレジスタのかたちで相互接続されている、請求項２記載の半導体集積メモリ。
【請求項４】
レジスタユニット（６）の出力側（６１）は該レジスタユニット（６）の内容を比較するために比較装置（７）の入力側（７１）と接続されており、比較装置（７）の出力側（７２）は比較結果を出力するために前処理装置（３）の出力側（３１）に接続されている、請求項３記載の半導体集積メモリ。
【請求項５】
レジスタユニット（６）にはそれぞれ相互に相応するアドレス部分が記憶されており、レジスタユニット（６）の内容が一致するか否かの比較が行われ、一致する場合にはメモリユニット（２）の記憶過程が中断される、請求項４記載の半導体集積メモリ。
【請求項６】
メモリはエラーを有するノーマルメモリセル（ＭＣ）のアドレス（ＡＤＲ）を記憶する別のメモリユニット（１０）を有しており、該別のメモリユニットは前記メモリユニット（２）に記憶されたアドレスを引き継ぐために前記メモリユニット（２）の出力側（２２）に接続されている、請求項１から５までのいずれか１項記載の半導体集積メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、機能の正常なメモリセルとエラーメモリセルとを検出するためにメモリセルテストにかけられる半導体集積メモリに関する。この半導体集積メモリはエラーを有するメモリセルを記憶するメモリユニットを有している。
【０００２】
【従来の技術】
半導体集積メモリは一般にエラーを有するメモリセルを修復するために冗長メモリセルを有しており、このメモリセルは大抵の場合に冗長行線路または冗長列線路にまとめられている。こうした冗長線路は欠陥のあるメモリセルを有する席の線路をアドレシングして置換することができる。この場合に集積メモリは例えば外部のテスト装置または自己テスト装置により検査され、続いていわゆるリダンダンシー分析に基づいて冗長素子のプログラミングが行われる。冗長回路はプログラミング可能な素子、例えばプログラミング可能なフューズの形の素子を有しており、この素子は置換すべき線路のアドレスを記憶するために用いられる。
【０００３】
半導体集積メモリモジュールは例えば製造プロセス後にテストされ、続いて修復される。このためにテストを受けてエラーを有すると識別されたメモリセルのアドレスがいわゆるエラーアドレスメモリに記憶され、これにより後続のステップでは記憶されているアドレスに基づいて当該のメモリセルがエラーのない冗長メモリセルと置換される。メモリモジュールはその際に一般に複数回テストにかけられる。全てのテストをクリアしたメモリセルのみが正常な機能を有するセルないしエラーのないセルと見なされる。メモリセルが１回または複数回のテストをクリアしていない場合には、当該のメモリセルはエラーを有するものと見なされるので、エラーのない冗長メモリセルと置換しなければならない。マトリクス状のメモリセルフィールドを有する半導体メモリは冗長行線路または冗長列線路を有しており、このようなメモリでは通常個々のメモリセルを置換することに代えて、行線路または列線路全体が相応の冗長行線路または冗長列線路と置換される。
【０００４】
メモリセルは複数回のテストにかけられるので、テストがクリアされていない場合、エラーを有するメモリセルのアドレス（いわゆるエラーアドレス）を記憶する前に、このエラーアドレスがすでに先行のテストで記憶されていないかを検査しなければならない。この場合、メモリスペースを節約するためにエラーアドレスは２度は記憶されない。エラーアドレスの記憶は検査すべきチップ上の分離されたメモリセルフィールドで行われる。付加的なメモリセルフィールドは例えばメモリチップの自己テスト装置の一部である。
【０００５】
メモリセルがすでに１度記憶されたか否かの検査を実行すべきである場合、メモリテストが行われる速度を制御することはできない。この場合例えばすでに記憶されたエラーアドレスの全てを実際のエラーアドレスと並列して比較することができ、場合によっては続いて新たなアドレスの記憶を１つのクロックサイクルでともに行うことができる。ただしこの場合一般には設けるべきエラーアドレスメモリにかかる回路コストがかなり大きくなる。記憶されたエラーアドレスと実際のエラーアドレスとのシーケンシャルな比較は、エラーを有するメモリセルを識別してからエラーを有する次のメモリセルを識別するまでの時間が所定の長さに達することが保証される場合にのみ可能である。この時間は、エラーを有するメモリセルを識別する前にすでに記憶されているエラーアドレスと先行のエラーを有するメモリセルとの全ての比較、および場合によってはエラーを有する先行のメモリセルのアドレスの必要な記憶が終了しているように選定しなければならない。メモリセルテストの際には特に行線路ないし列線路に沿ってしばしばエラーを有するメモリセルが迅速なシーケンスで発生するので、前述の時間は維持すできないことが多い。
【０００６】
欠陥を有するメモリセルの数がメモリサイズに比べて小さい場合には、メモリユニットをバッファメモリとして構成し、メモリセルフィールドのテストとエラーアドレスの記憶とを分離することができる。こうしたバッファメモリはその場合、エラーを有すると識別されたメモリセルのアドレスをいつでもバッファメモリに書き込めることが保証されるだけの充分な大きさに構成しなければならない。設けられるバッファメモリの最大サイズはテストすべきメモリのサイズと冗長行線路および冗長列線路の数とに基づいて評価される。例えば１つの列線路に沿ったメモリセル全体がテストされ、その際に１つの列線路に沿ったエラーを有するメモリセルを修復するために使用可能な冗長列線路が存在しないことが確認されるまで多数の列線路がテストされる。その結果設けられるバッファメモリには比較的高いメモリ需要が発生する。組み込まれた自己テストユニットを備えたメモリモジュールについてはこのような手段は通常きわめてコストがかかる。
【０００７】
【発明が解決しようとする課題】
本発明の課題は、エラーを有するメモリセルのアドレスを記憶する前述のメモリユニットを備えたメモリセルテストにかけられる半導体メモリを提供し、メモリユニットのメモリ需要を可能な限り小さくすることである。
【０００８】
【課題を解決するための手段】
この課題は、アドレス可能な複数のノーマルメモリセルと、各ノーマルメモリセルを置換するアドレス可能な複数の冗長メモリセルと、テスト回路と、エラーを有するノーマルメモリセルのアドレスを検出する手段と、エラーを有するノーマルメモリセルのアドレスを記憶するメモリユニットと、前処理装置とを有しており、メモリユニットはこのユニットの記憶過程を制御する制御入力側とメモリ内容を出力する出力側とを有しており、前処理装置はエラーを有するノーマルメモリセルのアドレスを所定数だけ記憶する少なくとも１つのメモリ装置と、メモリ装置に記憶された複数のアドレスを比較する比較装置と、比較の結果に依存して出力信号を出力する出力側とを備えており、この出力側はメモリユニットの制御入力側に接続されている構成により解決される。有利な実施形態および実施態様は従属請求項の対象となっている。
【０００９】
【発明の実施の形態】
本発明の回路装置ではメモリテストに続いてエラー情報をメモリユニット内に中間記憶し、メモリユニットのサイズを小さく維持することができる。
【００１０】
メモリユニットのサイズは、メモリユニットでの中間記憶の際、テストに続く修復フェーズに無関係なエラー情報が前処理装置によってフィルタリング除去され、もはや記憶されないことにより小さく維持される。前処理装置に記憶されたエラーアドレス間でこのために行われる比較は適切な手段でどのノーマルメモリセルがどの冗長メモリセルによって置換されるかということを考慮する。したがってエラーを有するメモリセルのアドレスのかたちで存在するエラー情報の前処理は後続のリダンダンシー解析を考慮して行われる。
【００１１】
メモリセルはマトリクス状のメモリセルフィールドに配置されており、かつ列線路および行線路のアドレス可能なユニットにまとめられている。こうしたメモリセルのアドレスはそれぞれの列線路にアクセスする第１のアドレス部分と、それぞれの行線路にアクセスする第２のアドレス部分とを有している。これに応じて前処理装置のメモリ装置は例えばレジスタユニットを有しており、このレジスタユニットは各アドレス部分を記憶するために使用され、シフトレジスタの形で相互に接続されている。
【００１２】
本発明の実施形態によれば、レジスタユニットの内容を比較するためにレジスタユニットの出力側は比較装置の相応の入力側に接続されている。比較装置の出力側は前処理装置の出力側、ひいてはメモリユニットの記憶過程を制御する制御入力側に接続されている。
【００１３】
前述のようにエラーアドレスの複数回行われるテストからの例えばエラーアドレスメモリへの（持続的な）記憶が行われ、このエラーアドレスメモリはテストすべき半導体チップ上の分離されたメモリセルフィールドに存在している。これに応じて回路装置はエラーを有するノーマルメモリセルのアドレスを記憶する別のメモリユニットを有しており、この別のメモリユニットは前述のメモリユニットに記憶されたアドレスを引き継ぐためにその出力側に接続されている。
【００１４】
本発明の回路装置によればエラー情報をすでにメモリユニットへの中間記憶の際にフィルタリングすることができるので、比較的小さい数のエラーアドレスだけをエラーアドレスメモリに記憶すればよい。これは例えば自己テストユニットでの後続のリダンダンシー解析の際に大きな時間的利得が得られることを意味する。なぜならエラーアドレスメモリからの比較的小さな数のエラーアドレスのみを処理すればよいからである。
【００１５】
【実施例】
本発明を以下に図に則して詳細に説明する。
【００１６】
図１には例えばＤＲＡＭのマトリクス状に編成されたメモリセルフィールド１が示されており、これは正規の行線路（ワード線）ＷＬおよび列線路（ビット線）ＢＬ、および冗長行線路（冗長ワード線）ＲＷＬおよび冗長列線路（冗長ビット線）ＲＢＬを有している。これらの線路の交差点にメモリセルＭＣおよび冗長メモリセルＲＭＣが配置されている。図示のメモリのメモリセルＭＣ、ＲＭＣはそれぞれ１つずつ選択トランジスタとメモリキャパシタとを有している。この場合選択トランジスタの制御入力側はワード線ＷＬまたは冗長ワード線ＲＷＬに接続されており、一方選択トランジスタのメイン電流路はそれぞれのメモリセルＭＣ、ＲＭＣのメモリキャパシタとビット線または冗長ビット線ＲＢＬとの間に配置されている。
【００１７】
いわゆるフェイルアドレスメモリＦＡＭを使用するテストシステムは、上述のように、テストすべきモジュールのうちエラーを有するメモリセルＭＣのアドレスを記憶する。設けられるバッファメモリの最大のサイズはテストすべきメモリセルフィールドのサイズと冗長ビット線および冗長ワード線の数とに基づいて評価される。テストすべきメモリセルフィールドが例えばｒ個のワード線ＷＬとｃｒ個の冗長ビット線ＲＢＬとを介して使用される場合、先にワード線ＷＬをカウントアップまたはカウントダウンするメモリテストでは、ビット線アドレスをインクリメントまたはディクリメントする前、モジュールを修復できないことが検出されるまでにｒ・ｃｒ個のエラーアドレスが発生する可能性がある。これに対してｃ個のビット線とｒｒ個の冗長ワード線ＲＷＬとを備えたメモリセルフィールドにおいて、先にビット線ＢＬをカウントアップまたはカウントダウンするメモリテストでは、ワード線アドレスをインクリメントまたはディクリメントする前、モジュールが修復できないことが検出されるまでにｃ・ｒｒ個のエラーアドレスが発生する可能性がある。このためバッファメモリはＷ＝ｃ・ｒｒないしＷ＝ｒ・ｃｒ個のエラーアドレスから最大の数を採用しなければならない。例えば数値ｒ＝２０４８、ｒｒ＝２４、ｃ＝５１２、ｃｒ＝８さらにアドレス深度が２４Ｂｉｔであれば、４８ｋＢｙｔｅのサイズが発生する。組み込まれた自己テストユニットを備えたメモリモジュールについてはこのような手段は通常きわめてコストがかかるものとなる。
【００１８】
図２には本発明の回路装置の実施例が示されている。この回路装置はメモリユニット２を有している。このメモリユニットはエラーを有するノーマルメモリセルのアドレスを記憶するために使用され、メモリユニット２の記憶過程を制御する制御入力側２１とメモリ内容を出力する出力側２２とを有している。回路装置はさらに前処理装置３を有しており、この前処理装置は出力側３１を介してメモリユニット２の制御入力側２１に接続されており、出力信号Ｓ３１を出力する。メモリユニット２および前処理装置３にはそれぞれアドレスバスを介してエラーを有するメモリセルＭＣのアドレスＡＤＲが供給される。その場合アドレスはそれぞれのビット線ＢＬにアクセスする第１のアドレス部分ＡＤＲ１とそれぞれのワード線ＷＬにアクセスする第２のアドレス部分ＡＤＲ２とを有している。
【００１９】
前処理装置３はメモリ装置４、５を有しており、このメモリ装置はエラーを有するノーマルメモリセルＭＣのアドレスを所定数だけ記憶するために使用される。各メモリ装置４、５はレジスタユニット６を有しており、このレジスタユニットはそれぞれのアドレス部分ＡＤＲ１、ＡＤＲ２を記憶するためにシフトレジスタの形で構成されており、相互に接続されている。レジスタユニット６の出力側６１は比較装置７の入力側７１に接続されている。比較装置７の出力側７２は前処理装置３の出力側３１に制御部９を介して接続されている。比較装置８は比較装置７と同様にメモリ装置５の相応の出力側へ接続されており、さらに制御部９を介して前処理装置３の出力側３１に接続されている。制御部９の信号９１は制御部９の入力信号としての信号９２、９３を切り換えるために使用される。クロック信号ｃｌｋおよび例えば自己テストユニットで形成される信号Ｆはメモリ装置４、５の記憶過程を制御するための制御信号としても使用されるし、また制御部９の入力信号としても使用される。
【００２０】
回路装置はエラーを有するノーマルメモリセルＭＣのアドレスを記憶する別のメモリユニット１０を有している。この別のメモリユニット１０はメモリユニット２の出力側２２に接続されており、これによりメモリユニット２に記憶されたアドレスが引き継がれる。別のメモリユニット１０は例えばエラーアドレスメモリとして複数回実行される機能テストから得られたエラーアドレスを記憶するために使用される。別のメモリユニット１０は半導体メモリの内部に設けても外部に設けてもよい。
【００２１】
以下に半導体メモリの機能テストのフローと、これに関連する図２に示した回路装置の機能とを詳細に説明する。
【００２２】
実施例として機能テストを行った。ここではまず１つのワード線ＷＬに沿ったメモリセルＭＣを検査し、順次に次のワード線を処理する。さらに説明のためにメモリセルフィールド１の１つのワード線ＷＬの全てのメモリセルＭＣが完全に故障してしまったものとする。ワード線ＷＬの故障のためにメモリテストはテストされるワード線ＷＬの１つのメモリセルＭＣへの読み出しアクセスの際に迅速なシーケンスで新たなエラーアドレスを発生する。この新たなエラーアドレスはまずメモリユニット２に格納され、続いてエラーアドレスメモリ、すなわち別のメモリユニット１０に伝送される。同じワード線アドレスを有するｃｒ個以上のエラーアドレスがメモリユニット２に存在する場合、相応のワード線ＷＬが冗長ワード線ＲＷＬによって置換されない限り、続いて検出されたエラーを有するメモリセルＭＣを修復できないことがわかっている。エラーを有するメモリセルＭＣを冗長ビット線ＲＢＬによって置換できるほど冗長ビット線ＲＢＬは充分には供給されていない。
【００２３】
メモリテストに続くリダンダンシー解析では、欠陥を有するメモリセルを含むために冗長ワード線で置き換えたワード線が検出されるが、これはエラーアドレスメモリで同じワード線アドレスのｃｒ＋１個以上のエラーアドレスが引き継がれたか否かということは無関係である。メモリユニット２が同じワード線アドレスを有するｃｒ＋１個のエラーアドレスを含む場合、このワード線アドレスを有する別のエラーアドレスは受け入れられない。同じワード線アドレスのエラーアドレスはここで考察しているテストではつねに直接のシーケンスで分散されずにテストシーケンス全体にわたって発生するので、最後のｃｒ＋１個のエラーアドレスが同じワード線アドレスを有するか否かを検査すれば充分である。同じワード線アドレスを有する場合にはそのエラーアドレスをこれ以上メモリユニット２に収容してはならない。メモリユニット２のサイズはｃｒ＋１個のエラーアドレスのオーダーには制限されない。
【００２４】
このような機能テストでは最大で最後のｃｒ＋１個のエラーアドレスが前処理装置３のメモリ装置４または５に記憶される。例えばメモリ装置４のレジスタユニット６にはそのつどそれぞれのワード線ＷＬにアクセスするエラーアドレスのアドレス部分ＡＤＲ２（ワード線アドレス）が記憶されている。それぞれのレジスタユニット６の内容、すなわち最後のｃｒ個のワード線アドレスとその時点でのワード線アドレスとは比較装置７により一致するか否かが検査される。ワード線アドレスが相互に一致する場合には、このワード線アドレスを有する新たなエラーアドレスはメモリユニット２には収容されない。相応に出力側３１を介してメモリユニット２の記憶過程が中断される。
【００２５】
機能テストではビット線アドレスが変更される前にまずワード線アドレスがインクリメントまたはディクリメントされるが、このとき最大でｒｒ＋１個のエラーアドレスをメモリユニット２に記憶しなければならないと類推される。したがって前処理装置３では最後のｒｒ＋１個のエラーアドレスが同じビット線アドレスを有するか否かが検査される。これはメモリ装置５と、アドレス部分ＡＤＲ１（ビット線アドレス）の点でこれに関連する比較装置８とによって行われる。その時点でのビット線アドレスＡＤＲ１とメモリ装置５に記憶されていた最後のｒｒ個のアドレスとは並列に比較される。
【００２６】
メモリユニット２のサイズは機能テストの２つの形式、すなわちＷ＝ｒｒ＋１またはＷ＝ｃｒ＋１の最大値のオーダーに制限されている。いわゆるワーストケースを考慮して機能を保証するためには、メモリユニット２は有利には最大値Ｗの２倍に選定する必要がある。このようなワーストケースは例えば、ワード線ＷＬに沿って最後にテストされたメモリセルＭＣがエラーを有しており、ワード線アドレスのインクリメントまたはディクリメント後に次のワード線で最初にテストされるメモリセルＭＣがエラーを有する場合に発生する。上述のケースの数値でいえばメモリユニット２のメモリの必要スペースは１５０Ｂｙｔｅのオーダーまで低減される。
【００２７】
制御信号９１により、ワード線アドレスＡＤＲ２、ビット線アドレスＡＤＲ１またはエラーアドレスの２つの部分が例えば変更されたリダンダンシー解析の結果、一致するか否かが検査される。信号Ｆ、ｃｌｋにより例えば記憶過程の時点またはこれに関するクロックレートが制御される。メモリユニット２の制御入力側２３を介してメモリユニット２に記憶されたアドレスが別のメモリユニット１０へ内へ引き継がれるように制御が行われる。
【図面の簡単な説明】
【図１】半導体メモリのマトリクス状のメモリセルフィールドの概略図である。
【図２】本発明の半導体メモリの回路装置の実施例を示す図である。
【符号の説明】
１  メモリセルフィールド
ＷＬ  ワード線
ＲＷＬ  冗長ワード線
ＢＬ  ビット線
ＲＢＬ  冗長ビット線
ＭＣ  メモリセル
ＲＭＣ  冗長メモリセル
２  メモリユニット
３  前処理装置
４、５  メモリ装置
６  レジスタユニット
７、８  比較装置
９  制御部
１０  別のメモリユニット
【図１】
0004504558.tif 000002
【図２】
0004504558.tif 000003