(57)【特許請求の範囲】
【請求項１】
半導体メモリ装置において、
外部のクロック信号が入力されてクロック入力信号を生成する入力部と、
遅延固定ループの最終出力信号であるクロック出力信号が入力され、前記クロック入力信号の遅延量をモデリングする遅延モニターと、
前記クロック入力信号と、前記遅延モニターからフィードバックされる信号との位相を比較して、左側シフト信号及び右側シフト信号を出力する位相検出器と、
前記左側シフト信号及び右側シフト信号と、フィードバックされた自身の出力とに応答して、複数のシフト信号を出力するシフトレジスタと、
前記クロック入力信号の遅延量の加算／減算を制御するための前記シフト信号と、前記フィードバックされた自身の出力とに応答して、前記クロック入力信号の遅延量を調節するディジタル遅延ラインと、
前記ディジタル遅延ラインから遅延及び出力されたクロック入力信号が入力され、前記ディジタル遅延ラインが自身の出力のフィードバックを受ける数をカウンティングする第１カウンタと、
前記シフトレジスタが自身の出力のフィードバックを受ける数をカウンティングする第２カウンタと、
前記第１カウンタと前記第２カウンタのカウント数を比較するカウント比較器と、
前記カウント比較器と前記ディジタル遅延ラインの出力が入力されて前記クロック出力信号を出力する出力部とを含んでなることを特徴とするリング遅延とカウンタを利用したレジスタ制御遅延固定ループ。
【請求項２】
前記ディジタル遅延ラインは、前記シフトレジスタから出力されるシフト信号と前記クロック入力信号とが入力されて前記シフト信号の制御により前記クロック入力信号を伝達する制御部と、
リセット信号と前記制御部から伝達されたクロック入力信号とが入力されてリング循環しながら時間遅延を行う遅延部とを含んでなることを特徴とする請求項１に記載のリング遅延とカウンタを利用したレジスタ制御遅延固定ループ。
【請求項３】
前記制御部は、前記クロック入力信号と前記シフト信号とが入力される第１乃至第３ロジックゲートを含んでなることを特徴とする請求項２に記載のリング遅延とカウンタを利用したレジスタ制御遅延固定ループ。
【請求項４】
前記遅延部は、第１ステージ単位遅延端、中間ステージ単位遅延端、及び最終ステージ単位遅延端を含んでおり、
前記第１ステージ単位遅延端は、前記第１ロジックゲートの出力信号とリング循環させる第９ロジックゲートの出力信号とが入力される第４ロジックゲートと、前記第４ロジックゲートの出力とリセット信号とが入力される第５ロジックゲートとを備え、
前記中間ステージ単位遅延端は、前記第２ロジックゲートの出力信号と前記第１ステージ単位遅延端の出力信号とが入力される第６ロジックゲートと、前記第６ロジックゲートの出力とリセット信号とが入力される第７ロジックゲートとを備え、
前記最終ステージ単位遅延端は、前記第３ロジックゲートの出力信号と前記中間ステージ単位遅延端の出力信号とが入力される第８ロジックゲートと、前記第８ロジックゲートの出力とリセット信号とが入力される前記第９ロジックゲートとを備えることを特徴とする請求項３に記載のリング遅延とカウンタを利用したレジスタ制御遅延固定ループ。
【請求項５】
前記出力部は、前記遅延部の出力と前記カウント比較器の出力とが入力されるロジックゲートを含むことを特徴とする請求項１に記載のリング遅延とカウンタを利用したレジスタ制御遅延固定ループ。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体メモリ装置に関し、特に、低周波においても小さい面積を有するリング遅延とカウンタを利用したレジスタ制御遅延固定ループに関する。
【０００２】
【従来の技術】
一般に、遅延固定ループとは、半導体メモリ装置でクロックを用いる同期式メモリの内部クロックを誤りなしに外部クロックと一致するようにするために用いる回路である。すなわち、外部から入力されるクロックが内部で用いられる時、タイミング遅延が発生するが、該タイミング遅延を制御して内部で用いるクロックが外部から入力されるクロックと同一に同期されるようにするために用いる。言い換えれば、外部クロックとデータ、または外部クロックと内部クロックとの間のスキュー（Ｓｋｅｗ）を補償するためのクロック発生装置である。
【０００３】
図１は、従来の技術の線型レジスタ制御遅延固定ループの構成を示すブロック図である。
【０００４】
図１では、ＤＲＡＭにおける遅延固定ループの用途を示すために遅延固定ループ５００と関連したＤＲＡＭの周辺回路構成を同時に示している。
【０００５】
図１を参照すると、従来の技術の遅延固定ループは、外部のクロック信号Ｅｘｔｅｒｎａｌ  ＣＬＫが入力されてクロック入力信号ＣＬＫｉｎを生成する入力部１００と、遅延固定ループの最終出力信号であるクロック出力信号ＣＬＫｏｕｔが入力されて前記クロック入力信号ＣＬＫｉｎで遅延される遅延量をモデリングする遅延モニター１１０と、前記入力部１００からの内部クロック信号ＣＬＫｉｎと前記遅延モニター１１０のフィードバックされる信号とが入力されて二つの信号の位相を比較してシフトを制御する位相検出器１２０と、前記位相検出器１２０の左側又は右側へのシフト指示を行う左側シフト信号ｓｈｉｆｔ−ｌｅｆｔ及び右側シフト信号ｓｈｉｆｔ−ｒｉｇｈｔが入力されて遅延の加算／減算を制御するシフトレジスタ１３０と、前記シフトレジスタ１３０の出力に応じて遅延量を調節するためのディジタル遅延ライン１４０とを備える。
【０００６】
このような遅延固定ループによりＤＲＡＭコア部１５０で読み出されたデータは、前記クロック出力信号ＣＬＫｏｕｔに同期されてＤフリップフロップ１６０及び出力駆動部１７０を経て外部に出力ＤＱされる。遅延固定ループを用いない場合、すなわち前記クロック入力信号ＣＬＫｉｎと前記クロック出力信号ＣＬＫｏｕｔとが同じである場合に、出力されたデータは、外部クロックＥｘｔｅｒｎａｌ  ＣＬＫに比べて前記入力部１００の時間遅延ｔＲと前記Ｄフリップフロップ１６０及び前記出力駆動部１７０で遅延される時間遅延ｔＤとを足しただけのスキュー（ｓｋｅｗ）を有することとなる。しかし、図１のように、遅延固定ループを使用すれば、出力されるデータは、外部クロックと正確に同期される。このようにするためには、クロック出力信号ＣＬＫｏｕｔがクロック入力信号ＣＬＫｉｎを必要とするほど遅延させたものとなるべきであるが、この過程を次の図２と共に説明する。
【０００７】
図２は、３段により構成した従来のディジタル遅延ライン１４０の例を示した詳細な回路図である。
【０００８】
図２を参照すると、ディジタル遅延ライン１４０は、シフトレジスタ１３０からの第１乃至第３シフト信号ｓ１、ｓ２、ｓ３とクロック入力信号ＣＬＫｉｎとが入力されて前記第１乃至第３シフト信号ｓ１、ｓ２、ｓ３の制御によりクロック入力信号ＣＬＫｉｎを伝達する制御部２００と、制御部２００の制御を受けて時間遅延をする遅延部２１０と、前記遅延部２１０から入力される信号を出力する出力部２２０とを備える。
【０００９】
具体的に、制御部２００は、クロック入力信号ＣＬＫｉｎと第３シフト信号ｓ３とが入力される第１ＮＡＮＤゲート２０１と、クロック入力信号ＣＬＫｉｎと第２シフト信号ｓ２とが入力される第２ＮＡＮＤゲート２０２と、クロック入力信号ＣＬＫｉｎと第１シフト信号ｓ１とが入力される第３ＮＡＮＤゲート２０３とを備える。
【００１０】
また、遅延部２１０は、第１ＮＡＮＤゲート２０１と電源電圧が入力される第４ＮＡＮＤゲート２０４と、第４ＮＡＮＤゲート２０４の出力と電源電圧とが入力される第５ＮＡＮＤゲート２０５と、第２ＮＡＮＤゲート２０２の出力と第５ＮＡＮＤゲート２０５の出力とが入力される第６ＮＡＮＤゲート２０６と、第６ＮＡＮＤゲート２０６の出力と電源電圧とが入力される第７ＮＡＮＤゲート２０７と、第３ＮＡＮＤゲート２０３の出力と第７ＮＡＮＤゲート２０７の出力とが入力される第８ＮＡＮＤゲート２０８と、第８ＮＡＮＤゲート２０８の出力と電源電圧とが入力される第９ＮＡＮＤゲート２０９とを備える。
【００１１】
また、出力部２２０は、第９ＮＡＮＤゲート２０９の出力と電源電圧とが入力される第１０ＮＡＮＤゲート２２０から構成されている。
【００１２】
図２で示す遅延部２１０は、二つのＮＡＮＤゲートから構成されている単位遅延２３０三つを用いた３段の遅延部を説明するためのものであって、実際には、１００段またはその以上の単位遅延２３０が必要である。また、単位遅延２３０の個数は、低周波に行くほどさらに多くなり得る。
【００１３】
以下、上記の構成の動作を説明すると、最初に第１シフト信号ｓ１のみが論理ハイであって、第２及び第３シフト信号ｓ２、ｓ３は、論理ローであるならば、クロック出力信号ＣＬＫｏｕｔは、クロック入力信号ＣＬＫｉｎを単位遅延した一つの段だけ遅延させたこととなる。この場合、クロック入力信号ＣＬＫｉｎが入力されるＮＡＮＤゲート２０１、２０２、２０３とクロック出力信号ＣＬＫｏｕｔを出力するＮＡＮＤゲート２２０の遅延は、補償できるものであるので無視しても良い。
【００１４】
クロック出力信号ＣＬＫｏｕｔは、遅延モニター１１０を経た後、位相検出器１２０で位相比較をする。ここで、クロック出力信号ＣＬＫｏｕｔがさらに遅延されるべきであるならば、位相検出器１２０は、左側シフト信号ｓｈｉｆｔ−ｌｅｆｔを活性化させる。これによって第１シフト信号ｓ１は、論理ローとなり、前記第２シフト信号ｓ２は、論理ハイとなる。すなわち、論理ハイが左側に伝達されるのである。次いで、また位相検出器１２０で位相比較をすることとなり、クロック出力信号ＣＬＫｏｕｔがさらに遅延されるべきであるならば、再び左側シフト信号ｓｈｉｆｔ−ｌｅｆｔを活性化させて今回は、第３シフト信号ｓ３に論理ハイを伝達させる。この場合、クロック出力信号ＣＬＫｏｕｔは、クロック入力信号ＣＬＫｉｎを単位遅延３段だけ遅延させたこととなる。それに対し、位相検出器１２０でクロック出力信号ＣＬＫｏｕｔが小さく遅延されるべきであるという判定が出力されれば、右側シフト信号ｓｈｉｆｔ−ｒｉｇｈｔが活性化され、クロック入力信号ＣＬＫｉｎが経るべき単位遅延の段数を減らすこととなる。上記のような方法で位相が一致するまで同じ過程が繰り返される。
【００１５】
必要な単位遅延の段数は、ｔＣＫ（一つのクロック周期）−ｔＤＭ（補償しようとする遅延）であるので、低周波になるほど増えることとなる。例えば、単位遅延が０．１ｎｓｅｃであって、ｔＣＫ＝１５ｎｓｅｃ、ｔＤＭ＝３ｎｓｅｃであるならば、１２０段の単位遅延が必要となる。
【００１６】
以上、説明したように、従来のレジスタ制御位相固定ループ（ｒｅｇｉｓｔｅｒ  ｃｏｎｔｒｏｌｌｅｄ  ＤＬＬ）は、線型遅延ライン（Ｌｉｎｅａｒ  ｄｅｌａｙ  ｌｉｎｅ）を用いるため、低周波に行くほどそれに比例して必要な単位遅延数が増えることとなるので、素子面積がさらに増えることとなる問題点が発生する。
【００１７】
【発明が解決しようとする課題】
そこで、本発明は上記従来のレジスタ制御遅延固定ループにおける問題点に鑑みてなされたものであって、低周波においても小さい面積を占めるリング遅延とカウンタを利用した遅延固定ループを提供することにその目的がある。
【００１８】
【課題を解決するための手段】
上記のような目的を達成するためになされた本発明によるリング遅延とカウンタを利用したレジスタ制御遅延固定ループは、半導体メモリ装置において、外部のクロック信号が入力されてクロック入力信号を生成する入力部と、遅延固定ループの最終出力信号であるクロック出力信号が入力され、前記クロック入力信号の遅延量をモデリングする遅延モニターと、前記クロック入力信号と、前記遅延モニターからフィードバックされる信号との位相を比較して、左側シフト信号及び右側シフト信号を出力する位相検出器と、前記左側シフト信号及び右側シフト信号と、フィードバックされた自身の出力とに応答して、複数のシフト信号を出力するシフトレジスタと、前記クロック入力信号の遅延量の加算／減算を制御するための前記シフト信号と、前記フィードバックされた自身の出力とに応答して、前記クロック入力信号の遅延量を調節するディジタル遅延ラインと、前記ディジタル遅延ラインから遅延及び出力されたクロック入力信号が入力され、前記ディジタル遅延ラインが自身の出力のフィードバックを受ける数をカウンティングする第１カウンタと、前記シフトレジスタが自身の出力のフィードバックを受ける数をカウンティングする第２カウンタと、前記第１カウンタと前記第２カウンタのカウント数を比較するカウント比較器と、前記カウント比較器と前記ディジタル遅延ラインの出力が入力されて前記クロック出力信号を出力する出力部とを含んでなることを特徴とする。
【００１９】
【発明の実施の形態】
次に、本発明にかかるリング遅延とカウンタを利用したレジスタ制御遅延固定ループの実施の形態の具体例を図面を参照しながら説明する。
【００２０】
図３は、本発明の遅延固定ループの構成を示すブロック図である。
【００２１】
図３を参照すると、外部のクロック信号Ｅｘｔｅｒｎａｌ  ＣＬＫが入力されてクロック入力信号ＣＬＫｉｎを生成する入力部３００と、遅延固定ループの最終出力信号であるクロック出力信号ＣＬＫｏｕｔがフィードバック入力され前記クロック入力信号ＣＬＫｉｎで遅延される遅延量をモデリングする遅延モニター３１０と、入力部３００からの内部クロック信号ＣＬＫｉｎと遅延モニター３１０の出力される信号とが入力されて二つの信号の位相を比較してシフトを制御する位相検出器３２０と、位相検出器３２０の左側又は右側へのシフト指示を行う左側シフト信号ｓｈｉｆｔ−ｌｅｆｔ及び右側シフト信号ｓｈｉｆｔ−ｒｉｇｈｔが入力されてリング循環をしながら遅延の加算／減算を制御するシフトレジスタ３３０と、シフトレジスタ３３０の出力に応じてリング循環をしながら遅延量を調節するディジタル遅延ライン３４０と、リング循環しながらディジタル遅延ライン３４０からのデータ出力の数をカウンティングする第１カウンタ３５０と、リング循環しながらシフトレジスタ３３０からの信号出力の数をカウンティングする第２カウンタ３６０と、第１カウンタ３５０と第２カウンタ３６０とのカウント数を比較するカウント比較器３７０と、カウント比較器３７０とディジタル遅延ライン３４０の出力とが入力されてクロック出力信号ＣＬＫｏｕｔを出力する出力部３８０とを備える。
【００２２】
図４は、３段から構成した本発明のリング遅延とカウンタを利用したレジスタ制御遅延固定ループの実施例を示した詳細な回路図である。
【００２３】
図４を参照すると、本発明の遅延固定ループは、シフトレジスタ３３０からの第１乃至第３シフト信号ｓ１、ｓ２、ｓ３とクロック入力信号ＣＬＫｉｎとが入力されて第１乃至第３シフト信号ｓ１、ｓ２、ｓ３の制御によりクロック入力信号ＣＬＫｉｎを伝達する制御部４００と、リセット信号ｒｅｓｅｔｂと制御部４００の制御を受けてリング循環しながら時間遅延を行う遅延部４１０と、遅延部４１０からの信号出力の数をカウンティングする第１カウンタ３５０と、リング循環しているシフトレジスタ３３０からの信号出力の数をカウンティングする第２カウンタ３６０と、第１カウンタ３５０と第２カウンタ３６０のカウント数を比較するためのカウント比較器３７０と、カウント比較器３７０と遅延部４１０の出力が入力されてクロック出力信号ＣＬＫｏｕｔを出力する出力部３８０とを備える。
【００２４】
具体的に、制御部４００は、クロック入力信号ＣＬＫｉｎと第３シフト信号ｓ３とが入力される第１ＮＡＮＤゲート４０１と、クロック入力信号ＣＬＫｉｎと第２シフト信号ｓ２とが入力される第２ＮＡＮＤゲート４０２と、クロック入力信号ＣＬＫｉｎと第１シフト信号ｓ１とが入力される第３ＮＡＮＤゲート４０３とを備える。
【００２５】
また、遅延部４１０は、第１ＮＡＮＤゲート４０１とリング循環される第９ＮＡＮＤゲート４０９の出力とが入力される第４ＮＡＮＤゲート４０４と、第４ＮＡＮＤゲート４０４の出力とリセット信号とが入力される第５ＮＡＮＤゲート４０５と、第２ＮＡＮＤゲート４０２の出力と第５ＮＡＮＤゲート４０５の出力とが入力される第６ＮＡＮＤゲート４０６と、第６ＮＡＮＤゲート４０６の出力とリセット信号とが入力される第７ＮＡＮＤゲート４０７と、第３ＮＡＮＤゲート４０３の出力と第７ＮＡＮＤゲート２０７の出力とが入力される第８ＮＡＮＤゲート４０８と、第８ＮＡＮＤゲート４０８の出力とリセット信号とが入力される第９ＮＡＮＤゲート４０９とを備える。
【００２６】
また、出力部３８０は、第９ＮＡＮＤゲート２０９の出力とカウント比較器３７０の出力とが入力されるＮＯＲゲートとから構成されている。
【００２７】
以下、上記構成の動作を説明すると、基本的な動作原理は、従来の技術と類似しており、ただし、第３シフト信号ｓ３が論理ハイとなっても位相検出器３２０で左側シフト信号ｓｈｉｆｔ−ｌｅｆｔがまた活性化されれば、論理ハイ値は、また第１シフト信号ｓ１に伝達され、第２カウンタ３６０は、回数１を記録することとなる。第１シフト信号ｓ１が論理ハイであるので、クロック入力信号ＣＬＫｉｎは、単位遅延４３０一つを通過して第１カウンタ３５０に回数１を記録することとなり、同時にリング循環して単位遅延４３０三つを通過することとなる。第１カウンタ３５０と第２カウンタ３６０のカウント数が同じになると、カウント比較器３７０は、カウント比較器出力信号ｅｎｂを論理ローにして総４段を経た信号がクロック出力信号ＣＬＫｏｕｔに出力されるようにする。すなわち、３段の遅延のみを有していても、それ以上の遅延が必要な場合に処理できることとなる。第２カウンタ３６０は、右側シフト信号ｓｈｉｆｔ−ｒｉｇｈｔが活性化されて逆リング循環する場合にも処理できるために、カウントダウン（Ｃｏｕｎｔ  Ｄｏｗｎ）機能も実行できるべきである。第１及び第２カウンタ３５０、３６０とカウント比較器３７０は、相対的に非常に小さい面積を占めるため、例えば、３０段の遅延を有してもはるかに低い周波数まで動作できる可能性を有する。
【００２８】
リセット信号ｒｅｓｅｔｂは、初期状態と、クロック出力信号ＣＬＫｏｕｔの出力と次のクロック入力信号ＣＬＫｉｎが入力される間毎に、論理ローにセッティングされてリング遅延を初期化する役割を行う。
【００２９】
図５は、上昇クロックに対するリセット信号ｒｅｓｅｔｂのタイミング図である。
【００３０】
図５を参照すると、クロック信号ＣＬＫが上昇する時ごとにリセット信号ｒｅｓｅｔｂが論理ローに活性化されてクロック出力信号ＣＬｏｕｔが出力され、クロック入力信号ＣＬｋｉｎが入力される前に遅延部４１０を初期化させることが分かる。
【００３１】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００３２】
【発明の効果】
上述したように、本発明は、従来のレジスタ制御遅延固定ループで用いた線型遅延ラインをリング遅延とカウンタとに置き換えることによって必要な遅延段数を減少させて素子の全体面積を減らし、低周波動作時に動作範囲を大幅に広げることができる。
【図面の簡単な説明】
【図１】従来の技術の線型レジスタ制御遅延固定ループの構成を示すブロック図である。
【図２】３段から構成した従来のディジタル遅延ラインの実施例を示した詳細な回路図である。
【図３】本発明のリング遅延とカウンタを利用したレジスタ制御遅延固定ループの構成を示すブロック図である。
【図４】３段から構成した本発明の遅延固定ループの実施例を示した詳細な回路図である。
【図５】本発明の遅延固定ループの上昇クロックに対するリセット信号ｒｅｓｅｔｂのタイミング図である。
【符号の説明】
３００        入力部
３１０        遅延モニター
３２０        位相検出器
３３０        シフトレジスタ
３４０        ディジタル遅延ライン
３５０        第１カウンタ
３６０        第２カウンタ
３７０        カウント比較器
３８０        出力部（ＮＯＲゲート）
４００        制御部
４０１〜４０９    ＮＡＮＤゲート
４１０        遅延部
４３０        単位遅延
【図１】
0004504581.tif 000002
【図２】
0004504581.tif 000003
【図３】
0004504581.tif 000004
【図４】
0004504581.tif 000005
【図５】
0004504581.tif 000006