(57)【特許請求の範囲】
【請求項１】
一方の面に複数個の外部接続電極が配列されたモジュール基板の他方の面に実装パターンが形成され、
前記実装パターンは、高さ寸法のほぼ等しい半導体集積回路チップのグループ毎にそれら半導体集積回路チップを一列に並べて実装可能なグループ化されたパターンを有し、
前記グループ化されたパターン毎に貼り付けられた異方導電性フィルムを介して実装パターンと半導体集積回路チップのバンプ電極とが導電接続されて成るものであることを特徴とする半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数個の半導体集積回路チップを搭載した半導体モジュールに関し、例えば多層配線基板にデータプロセッサチップとメモリチップとを搭載したマルチチップモジュールに適用して有効な技術に関する。
【背景技術】
【０００２】
画像処理などを行う電子回路はマイクロプロセッサ若しくはマイクロコンピュータなどと称されるデータプロセッサと共に、それらによってアクセスされるシンクロナスＤＲＡＭ(以下ＳＤＲＡＭ)等に代表される高速動作メモリから構成される場合が多い。昨今のＳＤＲＡＭは“ＰＣ１００”、“ＰＣ１３３”等の規格に代表される１００ＭＨｚ動作や、１３３ＭＨｚ動作など、ますます高速動作をすることが要求される。電子回路がその種の高速動作メモリを含むことなどによって、高速動作をせざるを得なくなってくると、それに応じて高周波ノイズ対策も重要となってくる。ＳＤＲＡＭやデータプロセッサを搭載するプリント基板（Printed Circuit Board、以下ＰＣＢ）は、応々にして無視し得ない高周波ノイズ源となることがある。そこで、プリント基板に対して、例えば、電源ラインの高周波インピーダンスを低下させたり、シールドフレームで取り囲んだり、電源ラインに工夫をして等価静電容量を大きくしたり、更には多層配線構造を採用したりすることが検討される。
【０００３】
しかしながら、所望する性能のプリント基板を形成することには困難が伴い、また、プリント基板全体を多層配線構造にするとプリント基板の製造コストが極端に大きくなってしまう。
【０００４】
加えて、本発明者等は、高速動作する回路部分の高周波ノイズ対策、そして多層配線基板にマイクロプロセッサなどの複数種類のＬＳＩを実装する技術については、更に検討の余地のあることを明らかにした。
【０００５】
第１に、メモリの高速動作中の高周波ノイズによってメモリデータが破壊されてしまうことを充分に防止することである。１つの考慮された技術は、マイクロプロセッサ、Ｉ／Ｏポート、ランダムアクセスメモリ等の高速動作回路を多層配線基板に設け、その多層配線基板をマザーボードのようなプリント基板に実装する技術である。この技術では多層配線基板によって高速動作回路のある程度の良好な動作が期待可能となる。しかしながら、その構成によっても、メモリやマイクロプロセッサが接続するバスを介して高周波によるノイズが流入すると、アクセス動作中のメモリのリードデータ又はライトデータがバス上で不所望に変化してしまう。
【０００６】
第２に、デバイスの搭載レイアウト、外部接続電極の機能割り当てに対する考慮にある。すなわち、メモリやマイクロプロセッサが接続するモジュール内バス等を介して流入する外来ノイズによると、アクセス動作中のメモリのリードデータ又はライトデータに対する影響は小さいことが望まれる。そのためには、数種類のデバイスに対するモジュール基板への搭載レイアウトが考慮され、また、モジュール基板の外部接続電極の機能割り当てが考慮されることが望ましい。
【０００７】
第３に、前記数種類のデバイスに対するモジュール基板への搭載レイアウトを決定するとき、半導体モジュールの歩留まりや信頼性が低下しないように、多層配線基板にデバイスを搭載して組み立てる工程数を少なくすることが必要である。
【０００８】
本発明者等は本発明を完成した後に、以下のような公知例のあることを知った。
【０００９】
１つは、特開平１−２２０４９８号公報であり、同公報には、マイクロプロセッサとアイオー（Ｉ／Ｏ）ポートとの間を接続するバスラインからは高周波ノイズが放射され易く、少なくともこの部分を多層基板上に配置することによって大きなコスト上昇を防止しつつ、十分なノイズ低減効果を得られるようにした発明が開示されている。そして、ランダムアクセスメモリも共にその多層基板に搭載すれば最も高周波ノイズを発生し易い部分が大部分多層基板上に搭載されることになる、と述べられている。
【００１０】
他の1つは、特開平５−３３５３６４号公報であり、同公報には、マイクロプロセッサＬＳＩをベア実装する領域の周囲にメモリＬＳＩを搭載する領域を設けた多層配線基板に関する発明が記載されている。
【００１１】
しかしながらそれらの公知例には、前述したような更に検討の余地のある点について何も言及されていない。
【００１２】
【特許文献１】特開平１−２２０４９８号公報
【特許文献２】特開平５−３３５３６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、メモリアクセス動作中の高周波ノイズによってメモリデータが破壊されてしまうことを防止することができる半導体モジュール、そして当該半導体モジュールをマザーボードに実装した電子回路を提供することにある。
【００１４】
本発明の別の目的は、データプロセッサチップ及びメモリチップ等の高速動作回路を多層配線基板に設け、その多層配線基板をマザーボードのようなプリント基板に実装しても、データプロセッサチップがメモリチップをアクセスするとき、それらが接続するモジュール内バスを介して外来ノイズがメモリに流入し難い半導体モジュール、更には電子回路を提供することにある。
【００１５】
本発明の更に別の目的は、アクセス動作中のメモリのリードデータ又はライトデータがモジュール内バス上で不所望に変化し難い半導体モジュールを提供することにある。
【００１６】
本発明の他の目的は、数種類の半導体集積回路チップに対するモジュール基板への搭載レイアウトの点で外来ノイズによる影響を緩和できる半導体モジュールを提供することにある。
【００１７】
本発明の他の目的は、数種類の半導体集積回路チップが搭載されるモジュール基板の外部接続電極の機能割り当ての点で外来ノイズによる影響を緩和できる半導体モジュールを提供することにある。
【００１８】
本発明のその他の目的は、数種類の半導体集積回路チップをモジュール基板に搭載して組み立てる工程数を少なくすることによって歩留まりや信頼性の向上に寄与することができる半導体モジュールを提供することにある。
【００１９】
本発明の更に他の目的は、高周波ノイズを抑えて高速動作が可能であって、高い耐外来雑音性能を有し、高い信頼性を備え、それらを比較的低いコストで実現可能なマルチチップモジュールのような半導体モジュールを提供することにある。
【００２０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００２２】
《耐ノイズ性能強化用バッファ》
本発明の第１の観点による半導体モジュールは、複数個の外部接続電極と前記複数個の外部接続電極に接続可能な複数層の配線層とを有するモジュール基板に、データプロセッサチップと、メモリチップと、スイッチ回路とみなすことができるバッファ回路とが設けられる。前記データプロセッサチップとメモリチップは前記配線層によって形成されるモジュール内バスに共通接続される。前記バッファ回路は、前記モジュール内バスに挿入され、前記データプロセッサチップによるメモリチップのアクセスに際して前記モジュール内バスに接続する外部接続電極からの入力を遮断する。
【００２３】
上記によれば、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊を防止することができる。
【００２４】
前記バッファ回路は、例えば、前記外部接続電極に向けてアドレス信号を出力するアドレス出力バッファ、前記外部接続電極に向けてアクセス制御信号を出力する制御信号出力バッファ、及び前記メモリチップの動作選択に呼応して高インピーダンス状態にされるデータ入出力バッファである。アドレス出力バッファ及び制御信号出力バッファは常時信号入力を抑止しているから、それを介するノイズの流入はない。データ入出力バッファにおける常識的なデータの方向制御はデータプロセッサのリード動作で入力、ライト動作で出力であるが、本発明では前記メモリチップの動作選択に応答して高インピーダンス状態に制御するから、データプロセッサチップがメモリチップをアクセスするとき、それらが接続するモジュール内バスを介して外来ノイズがメモリに流入し難く、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊を抑止可能になる。
【００２５】
また、前記バッファ回路は、アドレス入出力バッファ、制御信号入出力バッファ、及びデータ入出力バッファであってもよく、その場合には、それら入出力バッファは前記メモリチップの動作選択に呼応して高インピーダンス状態にされる。メモリチップの動作選択に応答して高インピーダンス状態に制御するから、データプロセッサチップがメモリチップをアクセスするとき、それらが接続するモジュール内バスを介して外来ノイズがメモリに流入し難く、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊を抑止可能になる。
【００２６】
前記モジュール基板は、高周波ノイズの抑制という観点からすれば、電源配線パターンやグランド配線パターンを全面一様に導体層としたベタパターンとする構造等によって信号パターンと電源パターン若しくはグランドパターンとの間の等価静電容量を大きく且つ回路全体に亘って均一に採ることができる多層配線構造にすることが得策である。このとき、その多層配線構造として、複数の配線層を有するベース層と、前記ベース層の表裏に夫々同じ層数の配線層が積み重ねられたビルドアップ層とによる構造を採用すれば、モジュール基板の反りを良好に防止できる。
【００２７】
前記多層配線基板により耐高周波ノイズ特性が強化されていても、データプロセッサチップがメモリチップをアクセスするとき、それらが接続するモジュール内バスを介して外来ノイズがメモリに流入しようとするが、バッファ回路はそのような外来ノイズの流入を抑制し、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊を防止する。
【００２８】
《耐ノイズ性能強化レイアウト》
本発明の第２の観点によるマルチチップモジュールは、複数層の配線層を有するモジュール基板の一方の面には前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続されていて複数個の半導体集積回路チップを実装する実装パッドが配置されている。前記実装パッドは、相対的に高速動作可能な複数個の半導体集積回路チップの実装パッドの領域と、相対的に動作速度の遅い複数個の半導体集積回路チップの実装パッドの領域とが分離されている。
【００２９】
モジュール基板上で高速動作領域と低速動作慮域とを分離すれば、モジュール基板の裏面に配置される外部接続電極の機能を、高速動作領域の回路特性と低速動作領域の回路特性との相違に応じて決定することが可能になる。
【００３０】
例えば、アドレスやデータに割当てられる外部接続電極を、前記相対的に動作速度の遅い複数個の半導体集積回路チップが搭載される領域の裏面に配置する。マルチチップモジュールの動作上アドレスやデータの入出力動作は高速に且つ頻繁に行われるから、そのような信号変化の頻繁な部分で発生するノイズの影響を高速動作領域の回路が受けることを緩和することができる。
【００３１】
また、前記相対的に動作速度の速い複数個の半導体集積回路チップが搭載される領域の裏面には電源電圧及びグランド電圧の供給に割当てられる外部接続電極を相対的に多く配置することができる。電源供給用の外部接続端子が相対的に多ければ、信号入出力用に割当てられる外部接続電極が相対的に少なくなるから、外来ノイズの影響を高速動作領域の回路が受けることを緩和することができる。
【００３２】
外来ノイズ流入緩和レイアウトの別の観点によるマルチチップモジュールは、複数層の配線層を有するモジュール基板の一方の面に前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続されたデータプロセッサチップ、メモリチップ、及びバッファ回路が設けられている。前記モジュール基板のほぼ中央にデータプロセッサチップが配置され、前記データプロセッサチップを挟んで、一方に複数個のメモリチップが、他方に複数個のバッファ回路が並列配置されている。これによれば、データプロセッサチップ及びメモリチップは比較的高速に若しくは頻繁に動作され、これに比べて前記バッファ回路は比較的低速で動作され若しくは動作頻度が比較的低い。このレイアウトによれば、上記同様、高速動作領域と低速動作領域とが分離される。
【００３３】
外来ノイズ流入緩和レイアウトの更に別の観点によるマルチチップモジュールは、複数層の配線層を有するモジュール基板の一方の面には前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続された実装パッドを介してデータプロセッサチップ、メモリチップ、及びバッファ回路が設けられている。アドレスやデータの入出力に対応される外部接続電極は前記バッファ回路が搭載される領域の裏面に配置されている。これにより、アドレスやデータの入出力のような信号変化の頻繁な外部接続電極部分を、データプロセッサチップ及びメモリチップのような高速動作部分から遠ざけることができる。
【００３４】
外来ノイズ流入緩和レイアウトの更に別の観点によるマルチチップモジュールは、複数層の配線層を有するモジュール基板の一方の面には前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続された実装パッドを介してデータプロセッサチップ、メモリチップ、及びバッファ回路が設けられている。前記メモリチップが搭載される領域の裏面には電源電圧及びグランド電圧の供給に割当てられる外部接続電極が相対的に多く配置されている。これにより、上記同様に、アドレス出力及びデータ入出力のような信号変化の頻繁な外部接続電極部分を、データプロセッサチップ及びメモリチップのような高速動作部分から遠ざけることができる。
【００３５】
外来ノイズ流入緩和レイアウトの更に別の観点によるマルチチップモジュールは、複数層の配線層を有するモジュール基板の一方の面には前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続された実装パッドを介して複数種類の半導体集積回路チップが設けられている。前記電源電圧及びグランド電圧の供給に割当てられる動作電源用の外部接続電極の配置にはモジュール基板上で粗密があり、電力消費の大きな半導体集積回路チップの裏面ほど前記動作電源用に割当てられた外部接続電極が密に配置されている。半導体集積回路チップにおける内部回路の充放電動作は、一般的には高速且つ頻繁に行われる程、電力消費も多くなるという相関がある。したがて、この観点に着目すれば、電力消費の大きな半導体集積回路チップの裏面ほど前記動作電源用に割当てられた外部接続電極を密に配置すれば、アドレス出力及びデータ入出力のような信号変化の頻繁な外部接続電極部分は相対的に低速動作部分よりも高速動作部分から遠ざけられることになる。
【００３６】
《組み立て工程数低減》
組み立て工数低減の観点による半導体モジュールは、一方の面に複数個の外部接続電極が配列されたモジュール基板の他方の面に実装パターンが形成され、前記実装パターンは、高さ寸法がほぼ等しい半導体集積回路チップのグループ毎にそれら半導体集積回路チップを一列に並べて実装可能なグループ化されたパターンを有する。前記グループ化されたパターン毎に貼り付けられた異方導電性フィルムを介して実装パターンと半導体集積回路チップのバンプ電極とが導電接続されている。高さ寸法がほぼ等しい半導体集積回路チップのグループ毎に異方導電性フィルムを貼り付け可能な実装パターンを採用するから、そのグループ毎に１枚の異方導電性フィルムを貼り付けて、また、そのグループ毎に複数個の半導体集積回路チップを一括して異方導電性フィルムに圧着加熱することができ、この点において、数種類の半導体集積回路チップをモジュール基板に搭載して組み立てる工程数を少なくすることができる。これにより、半導体モジュールの歩留まりや信頼性の向上に寄与することができる。また、マルチチップモジュールのコストも低減する。
【００３７】
《アドレス遅延低減配線》
メモリチップへのアドレス入力タイミングを揃える観点に着目した半導体モジュールは、配線層を有するモジュール基板の一方の面には前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続されたデータプロセッサチップと複数個のメモリチップが実装されている。前記メモリチップは夫々一列に配置された電極パッドを有し、電極パッドの配列方向と交差する方向に複数個のメモリチップが配列され、夫々のメモリチップにアドレスを供給する配線層はメモリチップの配列方向に延在して順次アドレス入力用の電極パッドに結合されている。
【００３８】
《マザーボードとドータボード》
マザーボードとその上に装着されるドータボードとの関係に着目する本発明の電子回路は、第１の半導体装置と前記第１の半導体装置よりも高速動作可能な第２の半導体装置とが配線基板のバスに共通接続状態で実装されて構成される。前記配線基板に対する前記第２の半導体装置の関係がマザーボードに対するドータボードの関係に対応される。  前記第２の半導体装置は、外部接続電極を介して前記バスに共通接続されるデータプロセッサチップ及びメモリチップを多層配線基板に有し、前記データプロセッサチップ及びメモリチップから前記外部接続電極に至る配線経路にバッファ回路を有する。前記バッファ回路は、前記データプロセッサチップによるメモリチップのアクセスに際して前記バスからの入力を遮断する。
【００３９】
前記バッファ回路として、前記配線経路に夫々挿入されたアドレス出力バッファ、制御信号出力バッファ、及びデータ入出力バッファを採用してよい。前記データ入出力バッファに対しては前記データプロセッサチップによるメモリチップのアクセス指示に応答して高インピーダンス状態に制御してよい。前記バッファ回路は、前記メモリチップの動作選択に呼応して夫々高インピーダンス状態にされるアドレス入出力バッファ、制御信号入出力バッファ、及びデータ入出力バッファであってもよい。
【００４０】
アドレス出力及びデータ入出力に対応される外部接続電極は前記バッファ回路が搭載される領域の裏面に配置してよい。
【００４１】
前記メモリチップが搭載される領域の裏面には電源電圧及びグランド電圧の供給に割当てられる外部接続電極を相対的に多く配置してよい。
【００４２】
上記によれば、マルチチップモジュールのような第２の半導体装置は高周波ノイズを緩和して高速動作が可能であって、高い耐外来ノイズ性能を有し、電子回路全体として高い信頼性を備え、それらを比較的低いコストで実現することができる。
【発明の効果】
【００４３】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【００４４】
すなわち、数種類の半導体集積回路チップをモジュール基板に搭載して組み立てる工程数を少なくすることによって歩留まりや信頼性の向上に寄与することができる半導体モジュールを提供することができる。
【発明を実施するための最良の形態】
【００４５】
《マザーボードとマルチチップモジュール》
図１にはマルチチップモジュールを用いた本発明に係る電子回路の一例が示される。同図に示される電子回路１は、特に制限されないが、デジタルコピー装置やカーナビゲーション装置等のように、画像処理のような高速なデータ処理を必要とする回路部分と、通信機能やシステムの監視機能を実現するためのさほど高速動作を要しない回路部分とが混在して実装されている回路である。
【００４６】
図１に示される電子回路１は、配線基板２の図示を省略する配線パターンに、半導体モジュールとしてのマルチチップモジュール３、ＡＳＩＣ（Application Specified IC：特定用途向けＩＣ）４，５、及び水晶発振子（ＯＳＣ）６が実装されている。入出力コネクタ７は前記配線基板２の図示を省略する所定の配線パターンに接続され、電子回路１をその他の装置に結合可能にする。尚、コネクタ７は、図示の形態に限定されるものではなく、種々変更可能である。前記配線基板２は、例えばガラスエポキシ樹脂の表裏に２層程度の配線パターンが印刷されたローコストのプリント基板である。
【００４７】
図２２にはプリント基板としての前記配線基板２の一部が縦断面で例示される。ガラスエポキシ樹脂基板８０の表面に銅配線８１Ａ，８１Ｂ，８１Ｃが形成され、裏面に銅配線８２Ａ，８２Ｂが形成され、マルチチップモジュール３やＡＳＩＣ４，５などを実装するための接続部に利用される部分を除いて銅配線はソルダーレジスト層８４で覆われて保護されている。図の例では、銅配線８１Ａがスルーホール８３Ａを介して銅配線８２Ａに接続され、銅配線８１Ｃがスルーホール８３Ｂを介して銅配線８２Ｃに接続されて、表裏２層の配線層を用いた配線の様子が概略的に示されているが、これは配線構造の概略を示す一例であり、実際には所望の配線に応じて種々の配線パターンが形成されることになる。
【００４８】
特に図示はしないが、電子回路１には一般的な高周波ノイズ対策として、バイパスコンデンサで電源ラインの高周波インピーダンスを高めたり、シールドフレームで取り囲んだりしてよいことは言うまでもない。
【００４９】
前記マルチチップモジュール３は、底面に多数の外部接続電極が配列された多層配線基板１０に夫々ベア（裸）チップとしてのデータプロセッサチップ１１、メモリチップ１２ａ〜１２ｄ、バッファチップ１３ａ〜１３ｅ及び論理ゲートチップ１４が実装され、比較的高速に動作される第２の半導体装置の一例とされる。第１実装基板とされるマザーボードとその上に装着される第２実装基板としてのドータボードとの関係に着目すると、第１の半導体装置と前記第１の半導体装置よりも高速動作可能な第２の半導体装置とが配線基板２のバスに共通接続状態で実装されて構成される。前記配線基板２に対する前記マルチチップモジュール３の関係がマザーボードに対するドータボードの関係に対応される。
【００５０】
前記多層配線基板１０は、図１３、図２０及び図２１を用いて後述される様に、複数層の配線パターンを有し、例えば電源配線パターンやグランド配線パターンを全面一様に導体層としたベタパターンとする構造等によって信号パターンと電源パターン若しくはグランドパターンとの間の等価静電容量を大きく且つ回路全体に亘って均一に採ることができる。この多層配線構造は、それ自体で高周波ノイズの発生及び拡散をある程度抑制する機能を発揮することができる。この多層配線基板１０が有する配線層は、同基板１０の一方の面で外部接続電極に接続され、他方の面で前記ベアチップの実装パッドに接続される。尚、多層配線基板１０の詳細については後述する。
【００５１】
前記ＡＳＩＣ４，５はデータプロセッサチップ１１の周辺回路として位置付けられ、通信や監視などの周辺機能を受け持つ回路とされ、前記第２の半導体装置よりも動作速度の遅い第１の半導体装置の一例とされる。ＡＳＩＣ４，５は例えばフラットパッケージに収納された半導体チップである。
【００５２】
前記水晶発振子６はマルチチップモジュール３及びＡＳＩＣ４，５に対して動作基準となるクロック信号を供給する。図１に従えば、発振子６から出力される基準クロックは、基板２の配線６Ｉを介して、基板１０に入力される。基板１０に入力された基準クロックは、基板１０内の配線を介してプロセッサチップ１１へ供給されてデータプロセッサチップ１１内のクロックパルス発生回路で所望の周波数、例えば２００ＭＨｚとされデータプロセッサチップ１１の動作クロックとされる。一方、データプロセッサチップ１１は、メモリチップ１２ａ〜１２ｄの動作クロック及びＡＳＩＣ４，５の動作クロックを出力する。ＡＳＩＣ４，５用の動作クロックは、基板１０から基板２内の配線６Ｏを介してＡＳＩＣ４，５へ供給される。マルチチップモジュール３及びＡＳＩＣ４，５は、入出力コネクタ７を経由して入力される命令やデータを受けて処理を開始する。処理の途中で、マルチチップモジュール１とＡＳＩＣ４，５とは、図示を省略する共通バスを介してデータの入出力を行う。マルチチップモジュール１やＡＳＩＣ４，５による最終的な処理結果は入出力コネクタ７から外部に出力される。
【００５３】
図２にはマルチチップモジュール３を採用していない比較例に係る電子回路の外観が示される。マルチチップモジュール３の機能は図２の破線で囲まれた領域３Ａに含まれる複数の半導体集積回路チップによって代替されている。即ち、図２の電子回路１Ａは図１のマルチチップモジュール３の代わりに、夫々個別にパッケージされた半導体数積回路としてデータプロセッサ１１Ａ及びメモリ１２Ａａ〜１２Ａｄが、配線基板２Ａに実装されている。相対的に高速動作される前記データプロセッサ１１Ａ及びメモリ１２Ａａ〜１２Ａｄと、比較的低速で動作すれば済むようなＡＳＩＣ４，５とは、共に配線基板２Ａ上の同じバスに共通接続されている。図１のバッファチップ１３ａ〜１３ｅに相当するような回路は設けられていない。
【００５４】
図２のように高速動作すべきデバイスと低速動作で済むデバイスが共通バスに接続されているとき、その共通バスを有する配線基板２Ａの設計では、少なくとも、データプロセッサ１１Ａとメモリ１２Ａａ〜１２Ａｄとの間を結ぶ配線が高速動作を要するため、電気的な特性や耐外来ノイズ性能を満足させたりするのに困難を伴うことになる。配線基板２Ａを全て多層配線構造にすれば、その要求を満足できても著しくコストが上昇してしまう。このとき、図１に示されるように、高速動作を要する回路部分をマルチチップモジュール３で構成すれば、ＡＳＩＣ４，５等の残りの回路は高速動作を要しないため、配線基板２における高周波ノイズ対策のための設計負担を大幅に軽減することができる。
【００５５】
図１の多層配線基板１０に搭載されるチップ部品は、前述の如く、ここではＩＣパッケージに封止されていないベアチップとされる。したがって、ここにパッケージされた部品に比較すると、占有面積が小さくなり、それに伴い回路内の配線に寄生する抵抗成分や容量成分などの遅延成分が小さくなり、高速動作に好適である。また大量の配線がマルチチップモジュール３内で完結するようになるため、配線基板２に残る配線本数も減り、結果として配線基板２の配線層数を減らすことが可能となる。これは配線基板２の製造コスト引き下げに寄与する。さらに前述したように複数個のベアチップを一つの多層配線基板１０に実装して封止したマルチチップモジュール３を使用することにより、配線基板２自体の面積も小さくすることができる。マルチチップモジュール３はパッケージされたデータプロセッサ１１Ａの外形にほぼ等しい大きさであるから、配線基板２それ自体も小さくでき、携帯端末等の小型機器への組み込み用途に好適である。例えば、モジュール３のサイズは、２７ｍｍ×２７ｍｍと小さくできる。
【００５６】
また、製品の改良や品種展開に伴う変更も、搭載するマルチチップモジュールのみを修正するように当初から計画しておくことにより、電子回路の配線基板２の共通利用が可能となり、電子回路１全体の製造コストも低減する。即ち、電子回路１又は１Ａの構成を変化させようとすると、図２の場合には配線基板２Ａを全て設計し直すことになるが、図１の場合には、変更点をマルチチップモジュール３内に留めることにより、配線基板２の再設計を不要にできる。
【００５７】
《耐ノイズ性能強化レイアウト》
図３にはマルチチップモジュールのチップレイアウトの一例が示される。図３において、比較的高速動作されるデータプロセッサチップ１１及びメモリチップ１２ａ〜１２ｄと、比較的低速動作されるバッファチップ１３ａ〜１３ｅ及び論理ゲートチップ１４とは多層配線基板１０に分離されて配置されている。特に、前記多層配線基板１０のほぼ中央にデータプロセッサチップ１１が配置され、前記データプロセッサチップ１１を挟んで、一方に複数個のメモリチップ１２ａ〜１２ｄが、他方に複数個のバッファチップ１３ａ〜１３ｅ及び論理ゲートチップ１４が並列配置されている。尚、図示は省略されているが、モジュール基板上にバイパスコンデンサや発振防止用抵抗などの受動部品が必要に応じて搭しても支障のないことは言うまでもない。
【００５８】
図４には図３に示されるマルチチップモジュールの底面が示される。多層配線基板１０の底面には多数の外部接続電極が４列で周回するように配列されている。特に制限されないが、外部接続電極１５は半田ボールで構成される。特に制限されないが、各外部接続電極１５の直径は０．７６ミリメーター（ｍｍ）とされ、各外部接続電極１５の中心間の距離は１．２７ミリメーターとされる。ここで採用した多層配線基板１０は、特に制限されないが、ボールグリッドアレー（Ball Grid Array：以下ＢＧＡ）と呼ばれる形式のＩＣパッケージに類似した外形を採用している。例えば、２５６ピンのＢＧＡパッケージに合わせてある。尚、マルチチップモジュール３がその他のパッケージ形式を使用してよいことは言うまでもない。
【００５９】
図５にはマルチチップモジュールの外部接続電極に対する機能割り当ての状態が例示されている。図５の向きは図３に一致されている。
【００６０】
図５において領域Ｅ５の裏面には大凡メモリチップ１２ａ〜１２ｄが配列されている。領域Ｅ１〜Ｅ４の裏面には大凡バッファチップ１３ａ〜１３ｅ及び論理ゲートチップ１４が配列されている。
【００６１】
図５において黒丸印の外部接続電極１５ｖｓは回路のグランド電圧Ｖｓｓ供給端子（グランド端子）である。斜線丸印、平行線丸印の外部接続電極１５ｄａ，１５ｄｂは１．８Ｖ、３．３Ｖの電源電圧ｖｄｄの供給端子、白丸印の外部接続電極１５ｓｇは信号端子である。１．８Ｖの電源はデータプロセッサチップのＣＰＵの動作電源とされる。その他の回路は原則的に３．３Ｖを動作電源とする。
【００６２】
前記領域Ｅ１、Ｅ２の外部接続電極１５ｓｇは、信号変化が頻繁若しくは動きの多い信号であるデータ入出力、アドレス出力に割当てられている。これに対して、領域Ｅ３の外部接続電極１５ｓｇは、信号変化が穏やか若しくは動きの少ない信号である割り込み信号やデータ転送要求信号などのデータプロセッサチップのハンドシェーク信号などの入力及び出力に割当てられると共に、この領域Ｅ３は特に電源電圧Ｖｄｄやグランド電圧Ｖｓｓの供給に割当てられる電極１５ｄａ，１５ｄｂ，１５ｖｓが相対的に多くされている。領域Ｅ４の外部接続電極１５ｓｇはチップセレクト信号等の出力、領域Ｅ５の外部接続電極１５ｓｇはライト信号やリード信号等の出力に割当てられている。また、信号用の外部接続電極１５ｓｇのうち、幾つかは電源用の外部接続端子１５ｄａ，１５ｄｂ，１５ｖｓで大凡囲まれているものがある。これも信号のノイズ対策を企図したものである。尚、ＣＫＩＯは、ＡＳＩＣ      ４，５へのクロック出力端子であり、ＸＴＡＬ、ＥＸＴＡＬは、発振子６への接続端子である。
【００６３】
なお、図５において最内周で周回する1列の外部接続電極のほとんどは電源電圧とグランド電圧の供給に割当てられ、これは、多層配線基板１０の中央部に実装されるデータプロセッサチップ１１への電源供給を強化するためである。
【００６４】
前記データプロセッサチップ１１及びメモリチップ１２ａ〜１２ｄは比較的高速に若しくは頻繁に動作され、これに比べて前記バッファチップ１３ａ〜１３ｅや論理ゲートチップ１４は比較的低速で動作され若しくは動作頻度が比較的少ない。図３のようにデータプロセッサチップ１１を挟んでその両側にメモリチップ１２ａ〜１２ｄと、バッファチップ１３ａ〜１３ｅ及び論理ゲートチップ１４とをレイアウトすれば、高速動作領域と低速動作領域とが分離される。モジュール基板１０上で高速動作領域と低速動作慮域とを分離すれば、多層配線１０の裏面に配置される外部接続電極の機能を、高速動作領域の回路特性と低速動作領域の回路特性との相違に応じて決定することが可能になる。
【００６５】
例えば、アドレス出力及びデータ入出力に対応される外部接続電極を、相対的に動作速度の遅いバッファチップ１３ａ〜１３ｅ及び論理ゲートチップ１４が搭載される領域の裏面Ｅ１，Ｅ２に配置する。マルチチップモジュールの動作上アドレス出力及びデータ入出力動作は高速に且つ頻繁に行われるから、そのような信号変化の頻繁な部分で発生するノイズの影響を高速動作領域の回路であるデータプロセッサチップ１１及びメモリチップ１２ａ〜１２ｄが受けることを緩和することができる。これによって耐ノイズ性能が強化される。
【００６６】
また、前記相対的に動作速度の速いデータプロセッサチップ１１やメモリチップ１２ａ〜１２ｄが搭載される領域の裏面領域Ｅ３には電源電圧Ｖｄｄ及びグランド電圧Ｖｓｓの供給に割当てられる外部接続電極１５ｄａ，１５ｄｂ，１５ｖｓを相対的に多く配置し、これに応じてその領域Ｅ３には信号入出力用に割当てられる外部接続電極１５ｓｇの数が相対的に少なくなる。これは、アドレス出力及びデータ入出力のような信号変化の頻繁な外部接続電極部分が、データプロセッサチップ及びメモリチップのような高速動作部分から遠ざけられていることを意味する。したがって、高速動作するデータプロセッサチップ１１やメモリチップ１２ａ〜１２ｄが外来ノイズの影響を受けることを緩和することができる。この点においても、耐ノイズ性能が強化される。
【００６７】
前記耐ノイズ性強化の観点は、前記電源電圧及びグランド電圧の供給に割当てられる動作電源用の外部接続電極の配置に対する疎密として把握することが可能である。電力消費の大きな半導体集積回路チップの裏面ほど前記動作電源用に割当てられた外部接続電極が密に配置されている。半導体集積回路チップ１１，１２ａ〜１２ｄ、１３ａ〜１３ｅ，１４における内部回路の充放電動作は、一般的には高速且つ頻繁に行われる程、電力消費も多くなるという相関がある。したがて、この観点に着目すれば、電力消費の大きな半導体集積回路チップの裏面ほど前記動作電源用に割当てられた外部接続電極を密に配置すれば、アドレス出力及びデータ入出力のような信号変化の頻繁な外部接続電極部分は相対的に低速動作部分よりも高速動作部分から遠ざけられることになる。
【００６８】
《耐ノイズ性能強化用バッファ》
図６には前記マルチチップモジュールの機能ブロック図を例示する。
【００６９】
図７にはデータプロセッサチップとメモリチップとの接続態様の一例が端子対応で示される。
【００７０】
前記メモリチップ１２ａ〜１２ｄは例えばＳＤＲＡＭによって構成され、例えばデータプロセッサチップ１１のメインメモリとして機能される。
【００７１】
ＳＤＲＡＭは、特に図示はしないが、ダイナミック型メモリセルのマトリクスをメモリセルアレイに有し、クロック信号に同期して供給されるコマンド信号によってロウアクティブ、カラムアクティブリード、カラムアクティブライト、リフレッシュ等の動作が指示され、コマンドと一緒に供給されるアドレス信号或いは内部アドレスカウンタで生成したアドレス信号を用い、クロック同期でリード・ライト動作を行うようになっている。バースト動作が指示されれば、所定のバースト数のデータを連続リード又は連続ライトすることができる。ＳＤＲＡＭ１２ａ〜１２ｄは、図７に例示されるように、アドレス入力端子Ａ１３〜Ａ０及びデータ入出力端子Ｉ／Ｏ１５〜Ｉ／Ｏ０の他に、アクセス制御信号の入力端子として、／ＣＳ（チップ選択）、／ＲＡＳ（ロウアドレスストローブ）、／ＣＡＳ（カラムアドレスストローブ）、／ＷＥ（ライトイネーブル）、ＣＬＫＥ（クロックイネーブル）、ＣＬＫ（クロック）、ＤＱＭＬ、ＤＱＭＨ（データマスク）を有する。ＤＱＭＬ、ＤＱＭＨ（データマスク）はバーストライト動作において入力データをバイト単位でマスクする制御端子である。
【００７２】
図６において、マルチチップモジュール３はモジュール内バス２８としてデータバス２８Ｄ、アドレスバス２８Ａ、及びコントロールバス２８Ｃ１，２８Ｃ２を有する。
【００７３】
メモリチップ１２ａ〜１２ｄにはアドレスバス２８Ａに含まれる１４ビットのアドレス信号線Ａ［１６：３］が共通接続される。メモリチップ１２ａ〜１２ｄとデータバス２８Ｄの信号線とは１６ビット単位で個別的に接続されている。１６ビットの信号線Ｄ［１５：０］はメモリチップ１２ａに、１６ビットの信号線Ｄ［３１：１６］はメモリチップ１２ｂに、１６ビットの信号線Ｄ［４７：３２］はメモリチップ１２ｃに、１６ビットの信号線Ｄ［６３：４８］はメモリチップ１２ｄに接続される。コントロールバス２８Ｃ１はメモリチップ１２ａ〜１２ｄに接続する信号線群を総称する。例えば端子ＤＱＭＬ、ＤＱＭＨ（データマスク）にはメモリチップ毎の個別信号が供給され、その他の端子／ＣＳ（チップ選択）、／ＲＡＳ（ロウアドレスストローブ）、／ＣＡＳ（カラムアドレスストローブ）、／ＷＥ（ライトイネーブル）等には各メモリチップに共通の信号が供給される。コントロールバス２８Ｃ２はメモリチップに接続されない制御信号、例えば割込み信号、ＤＭＡリクエスト信号、ＤＭＡアクノリッジ信号などである。
【００７４】
図７には、メモリチップ１２ａ〜１２ｄの前記端子と接続されるデータプロセッサチップ１１の対応端子として、アドレス出力端子Ａ１６〜Ａ３、データ入出力端子Ｉ／Ｏ６３〜Ｉ／Ｏ０、そしてアクセス制御端子ＣＫＩＯ、ＣＫＥ、／ＣＳｍ、／ＲＡＳｍ、／ＣＡＳｍ、ＲＤ／ＷＲ、ＤＱＭ７〜ＤＱＭ０が示されている。
【００７５】
前記データプロセッサチップ１１は、日立製作所から発売されているＳＨ７７５０が利用可能とされ、図８に例示されるように、システムバス２０に中央処理装置（ＣＰＵ）２１及び浮動小数点演算ユニット（ＦＰＵ）２２を有し、システムバス２０は、アドレス変換・キャッシュユニット２３を介してキャッシュバス２４にインタフェース可能にされる。ＣＰＵ２１はフェッチした命令を解読して制御信号を生成する命令制御部２１Ａ、及び命令制御部２１Ａの制御で整数演算を行う演算部２１Ｂを有する。ＣＰＵ２１はフェッチした命令がＦＰＵ命令であるなら、必要なバスアクセス制御を行ってＦＰＵ２２がオペランドをフェッチし、或いは演算結果をストアできるように制御したりする。ＦＰＵ２２はＦＰＵ命令を解読して、浮動小数点演算を行う。アドレス変換・キャッシュユニット２３は論理アドレスを物理アドレスに変換するアドレス変換機構を有し、また、データキャッシュメモリ及び命令キャッシュメモリを有する。アドレス変換・キャッシュユニット２３はキャッシュヒットであれば、ヒットに係る情報をシステムバス２０に出力し、システムバス２０の情報をキャッシュメモリにライトする。キャッシュミスヒットのとき、アドレス変換・キャッシュユニット２３はバスステートコントローラ２５に外部バスアクセスを指示し、これによってミスヒットに係る情報のリード又はライトを可能にする。
【００７６】
前記キャッシュバス２４はバスステートコントローラ２５に接続される。バスステートコントローラ２５は、キャッシュバス２４からの指示に従って、内部バス２６、外部バスインタフェース回路２７、及びモジュール内バス２８を介する外部アクセスを行い、或いは周辺バス２９を介してＳＣＩ（シリアルコミュニケーションインタフェース）３０、タイマ３１、Ａ／Ｄ３２などの周辺回路をアクセスする。周辺バス２９には割り込みコントローラ３３、クロック発生回路３４、ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）３５が接続されている。ＤＭＡＣ３５は、ＣＰＵ２１による初期設定にしたがってバスステートコントローラ２５を介して外部アクセスが可能にされる。データプロセッサチップ１１はクロック信号ＣＬＫを動作基準クロック信号として、そのクロック信号に同期動作する。
【００７７】
図６において、モジュール内バス２８の前記データバス２８Ｄ、アドレスバス２８Ａ、及びコントロールバス２８Ｃ１には、バッファ回路として、例えば、データ入出力バッファ４０、アドレス出力バッファ４１、制御信号出力バッファ４２、及び前記論理ゲートチップ１４が挿入されている。データ入出力バッファ４０は前記バッファチップ１３ａ、１３ｂで構成され、アドレス出力バッファ４１は前記バッファチップ１３ｃ，１３ｄで構成され、制御信号出力バッファ４２は前記バッファチップ１３ｅで構成される。前記データ入出力バッファ４０は、データプロセッサチップ１１によるメモリチップ１２ａ〜１２ｄのアクセスに際して入力を遮断する。
【００７８】
図９にはアドレス出力バッファ４１、制御信号出力バッファ４２の１ビット分の構成が例示される。これは、トライステートバッファＴＢ１，ＴＢ２が逆並列接続され、一方のトライステートバッファＴＢ１はアンドゲートＧ１の出力で活性化制御され、他方のトライステートバッファＴＢ２はアンドゲートＧ２の出力で活性化制御される。すなわち、バッファ４１及び４２はトライステート型バススイッチと見なすことができる。アンドゲートＧ１の２入力はハイレベルに固定され、トライステートバッファＴＢ１は動作電源が投入されれば常時出力動作可能にされる。他方のアンドゲートＧ２は出力がローレベルに固定されているので、トライステートバッファＴＢ２は高出力インピーダンス状態に固定される。これによって、動作電源投入後、常時出力動作可能な出力バッファが実現される。
【００７９】
図１０にはデータ入出力バッファ４０の１ビット分の構成が例示される。これは、トライステートバッファＴＢ１，ＴＢ２が逆並列接続され、一方のトライステートバッファＴＢ１はアンドゲートＧ１の出力で活性化制御され、他方のトライステートバッファＴＢ２はアンドゲートＧ２の出力で活性化制御される。すなわち、バッファ４０は、入力及び出力が交差接続された一対のバススイッチと見なすことができる。前記論理ゲートチップ１４は電源電圧Ｖｄｄとチップ選択信号／ＣＳを２入力とするナンドゲートＧ３を有する。前記アンドゲートＧ１，Ｇ２の一方の入力には前記ナンドゲートＧ３の出力反転信号が入力される。前記アンドゲートＧ１，Ｇ２の他方の入力には前記リード信号／ＲＤの反転信号、非反転信号が入力される。
【００８０】
データプロセッサチップ１１によるメモリチップ１２ａ〜１２ｄのチップ選択動作は／ＣＳのローレベルによって指示される。この状態で前記ナンドゲートＧ３の出力はハイレベルにされ、これに応答して双方のアンドゲートＧ１，Ｇ２の出力はローレベルにされるから、データ入出力バッファ４０は高インピーダンス状態にされる。メモリチップ１２ａ〜１２ｄのチップ非選択状態（／ＣＳ＝ハイレベル）では、／ＲＤによるリード動作の指示に応答してアンドゲートＧ１の出力がハイレベルにされ、トライステートバッファＴＢ１は外部からデータバス２８Ｄへデータを入力可能にする。メモリチップ１２ａ〜１２ｄのチップ非選択状態（／ＣＳ＝ハイレベル）において、／ＲＤによるリード動作が指示されていないときはアンドゲートＧ２の出力がハイレベルにされ、トライステートバッファＴＢ２がデータバス２８Ｄから外部へデータを出力可能にされる。尚、図９及び図１０に示されるバッファ回路は汎用バッファ回路ＨＤ７４ＬＶＨＣ１６２４５を利用して構成するため、ほぼ同一の回路構成とされている。汎用バッファ回路を用いないのであれば、同一な回路構成とされなくとも良い。
【００８１】
前記データプロセッサチップ１１とメモリチップ１２ａ〜１２ｄとが例えば１００ＭＨｚ以上の高速で動作されると、それによってモジュール内バス２８にはノイズが入り込もうとする。最近の高速動作可能な半導体集積回路は、電源電圧を低くする傾向がある。これは消費電力を低く抑えるとともに、信号振幅を小さくすることによって、信号の変化にかかる時間を小さくし、高速動作を可能にするためである。しかし、信号の振幅が小さくなると、外来ノイズの影響を受けやすくなるという問題がある。このような高周波ノイズに対して、前述の通り、第１に、データプロセッサチップ１１やメモリチップ１２ａ〜１２ｄなどの高速動作デバイスを選んで耐ノイズ特性の優れた多層配線構造のマルチチップモジュール化した。第２にマルチチップモジュールに対して耐ノイズ性能を強化したチップ及び外部接続端子１５のレイアウトを採用した。その上で、モジュール内バス２８Ｄ、２８Ａ、２８Ｃ１に上述のバッファ回路４０，４１，４２、１４を挿入した。バッファ回路４０，４１，４２、１４は、マルチチップモジュール３それ自体に対する前記第１及び第２の耐ノイズ特性強化策に対し、配線基板２からモジュール内バスにノイズが注入されるのを抑制して、更に万全のノイズ対策を施そうとするものである。
【００８２】
上記観点によるバッファ回路４０，４１，４２、１４の作用を説明する。上記より明らかなように、前記外部接続電極１５に向けてアドレス信号を出力するアドレス出力バッファ４１及び前記外部接続電極１５に向けてアクセス制御信号を出力する制御信号出力バッファ４２は、常時信号入力を抑止しているから、外部接続電極１５からそれを介して高周波ノイズの流入はない。更に、前記メモリチップの動作選択に呼応して高インピーダンス状態にされるデータ入出力バッファ４０も外部接続電極１５からモジュール内バスを介して外来ノイズがメモリチップに流入し難くする。したがって、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊に対する抑止機能を強化することができる。さらに、前記メモリチップの動作選択に応答して高インピーダンス状態に制御すればよいから、簡単な制御で済む。
【００８３】
以上により、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊防止を強化することができる。
【００８４】
図１７にはマルチチップモジュールの別の機能ブロック図を例示する。同図に示されるマルチチップモジュール３ｅｘｔは、図６のマルチチップモジュール３に対して、マルチチップモジュール３ｅｘｔの外部に配置されたバスマスタとしての外部デバイス（例えば、カーナビゲーションシステムなどで地図データをＣＤ−ＲＯＭから読出すデバイス、文字放送のデータを抜き出すデバイス）４３ｅｘｔによってマルチチップモジュール３ｅｘｔの内部をアクセス可能にしたものである。例えば、マルチチップモジュール３ｅｘｔは、グラフィックアクセラレータ１１ｅｘｔを含み、更に、モジュール内バス２８の前記データバス２８Ｄ、アドレスバス２８Ａ、及びコントロールバス２８Ｃ１には、バッファ回路として、データ入出力バッファ４０ｅｘｔ、アドレス入出力バッファ４１ｅｘｔ、制御信号入出力バッファ４２ｅｘｔ、及び前記論理ゲートチップ１４ｅｘｔが挿入されている。バス調停回路はデータプロセッサチップ１１が有し、外部デバイス４３ｅｘｔは、バスリクエスト信号ＢＲＥＱをデータプロセッサチップ１１に供給してバス権を要求し、外部デバイス４３ｅｘｔに対するバス権の承認はバスアクノリッジ信号ＢＡＣＫによって外部デバイス４３ｅｘｔに返される。尚、前記バスリクエスト信号ＢＲＥＱ及びバスアクノリッジ信号ＢＡＣＫは制御バス２８Ｃ１経由で入出力されるように図示されているが実際はバス２８Ｃ２を介して入出力されるものであると理解されたい。
【００８５】
図１８には入出力バッファ４０ｅｘｔとそれを制御する論理ゲートチップ１４ｅｘｔの一部が例示され、図１９には入出力バッファ４１ｅｘｔ，４２ｅｘｔとそれを制御する論理ゲートチップ１４ｅｘｔの一部が例示されている。図９及び図１０と同一機能を有する回路要素には同一符号を付してその詳細な説明を省略する。
【００８６】
前記入出力バッファ４０ｅｘｔ，４１ｅｘｔ，４２ｅｘｔは、ナンドゲートＧ３に前記チップ選択信号／ＣＳが供給され、図１０と同様に、データプロセッサチップ１１によるメモリチップ１２ａ〜１２ｄのアクセスに際して入力が遮断される。
【００８７】
図１９に示されるように前記入出力バッファ４１ｅｘｔ，４２ｅｘｔは、データプロセッサチップ１１がバス権を獲得しているときトライステートバッファＴＢ２が非活性にされることにより、出力バッファとして機能される。
【００８８】
データ入出力バッファ４０ｅｘｔはデータプロセッサチップ１１がバス権を獲得するか、外部デバイス４３ｅｘｔがバス権を獲得するかによってリード・ライトによるデータ方向が逆になる。これをサポートするために、図１８に例示されるように、バスアクノリッジ信号／ＢＡＣＫがネゲート状態（データプロセッサチップ１１がバス権保有）のとき、データプロセッサチップ１１が出力するリード信号／ＲＤを選択し、バスアクノリッジ信号／ＢＡＣＫがアサート状態（外部デバイス４３ｅｘｔがバス権保有）のとき、外部デバイス４３ｅｘｔが出力するライト信号／ＷＲを選択するマルチプレクサＭＰＸが設けられている。
【００８９】
図１８及び図１９の例では外部デバイス４３ｅｘｔはグラフィックアクセラレータ１１ｅｘｔをアクセスすることが可能になる。但し、外部デバイス４３ｅｘｔは前記チップ選択信号／ＣＳをアサートしてＳＤＲＡＭ１２ａ〜１２ｄをアクセスすることはできない。チップ選択信号／ＣＳのアサートによって入出力バッファ４０ｅｘｔ，４１ｅｘｔ，４２ｅｘｔが高インピーダンス状態にされるからである。特に図示はしないが、バス権を取得した外部デバイス４３ｅｘｔが前記チップ選択信号／ＣＳをアサートしてＳＤＲＡＭ１２ａ〜１２ｄをアクセスできるようにするには、図１８及び図１９におけるナンドゲートＧ３を２入力ノアゲートに代え、一方の入力にはチップ選択信号／ＣＳを、他方の入力にはバスアクノリッジ信号／ＢＡＣＫの反転信号を入力するように構成すればよい。
【００９０】
図１７の構成においても、図６と同様に、高周波ノイズに対して、多層配線構造によるマルチチップモジュール化し、マルチチップモジュールに対して耐ノイズ性能を強化したチップ及ぶ外部接続端子１５のレイアウトを採用し、その上で、モジュール内バス２８Ｄ、２８Ａ、２８Ｃ１に上述のバッファ回路４０ｅｘｔ，４１ｅｘｔ，４２ｅｘｔ、１４ｅｘｔを挿入したものである。バッファ回路４０ｅｘｔ，４１ｅｘｔ，４２ｅｘｔ、１４は、マルチチップモジュール３ｅｘｔそれ自体に対する前記第１及び第２の耐ノイズ特性強化策に対し、配線基板２側からモジュール内バスにノイズが注入されるのを抑制して、更に万全のノイズ対策を施すものである。したがって、バッファ回路４０ｅｘｔ，４１ｅｘｔ，４２ｅｘｔはメモリチップの動作選択に呼応して高インピーダンス状態にされるから、メモリアクセス動作中における高周波ノイズによるメモリデータの破壊に対する抑止機能を強化することができる。
【００９１】
《アドレス遅延対策》
図３に基いて説明したようにマルチチップモジュールのデバイス搭載領域を高速動作領域と低速動作領域を分ける場合に、メモリチップ１２ａ〜１２ｄへの並列アドレス入力タイミングを揃えることを考慮することができる。
【００９２】
例えば図１１に例示されるように、メモリチップ１２ａ〜１２ｄのボンディングパッド５０がチップ５１のほぼ中央部に長手方向に沿って一列に配置されている場合、アドレスバス２８Ａの信号線Ａ［１６：３］を、ボンディングパッド５０の配列方向に対して交差する方向に延存在させて、順次アドレス系のボンディングパッド５０に結合する。図１１において５２Ａ〜５２Ｄは複数個のメモリバンクを構成するメモリアレイ、５３は電源系制御回路、５４はデータ系制御回路、５５はコマンド系制御回路、５６はアドレス系制御回路である。尚、信号線Ａ[１６：３]はＡ１６〜Ａ３の計１４本のアドレス線を示している。
【００９３】
図１２にはメモリチップ１２ａ〜１２ｄとアドレスバス２８Ａの信号線Ａ［１６：３］との接続状態がマルチチップモジュール３全体で示されている。同図ではコントロールバス２８Ｃ１，２８Ｃ２の図示を省略してある。
【００９４】
上記センタパッド形式で一列に配置されたアドレス系ボンディングパッドに対するアドレス信号線のレイアウト構成によれば、アドレスバス２８Ａに並列して伝播されるアドレス信号は、メモリチップ毎１２ａ〜１２ｄに、並列の各ビットが同じタイミングでアドレス系ボンディングパッドに到達する。したがって、高速動作されるべきＳＤＲＡＭのようなメモリチップ１２ａ〜１２ｄの配置に最適である。
【００９５】
図１２に示される構成は、データプロセッサチップ１１は、１６本のデータ線Ｄ［１５：０］を介してメモリチップ１２ａに、１６本のデータ線Ｄ［３１：１６］を介してメモリチップ１２ｂに、１６本のデータ線Ｄ［４７：３２］を介してメモリチップ１２ｃに、１６本のデータ線Ｄ［６３：４８］を介してメモリチップ１２ｄに結合される。データ線Ｄ［３１：１６］及び［１５：０］はバッファ回路１３ａ及び１３ｂに結合される。一方２６本のアドレス線Ａ［２５：０］はバッファ回路１３ｃ及び１３ｄに結合する。
【００９６】
《多層配線構造》
図１３には前記多層配線基板における多層配線構造の一例が示される。
【００９７】
多層配線基板１０は、複数の配線層を有するコア層又はベース層６０の表裏に、夫々同じ層数の配線層が積み重ねられたビルドアップ層６１，６２を生成した構造を有する。コア層６０の表裏に層数の等しいビルドアップ層６１，６２を形成することによる表裏の対称性により、モジュール基板３の熱による反りを良好に防止できる。
【００９８】
前記コア層６０は、例えばガラスエポキシ樹脂を介して４層の銅からなる配線層６０Ａ〜６０Ｄを積層して構成される。一方のビルドアップ層６１は、コア層６０の上面に更にエポキシ樹脂を介して３層の銅からなる配線層６１Ａ〜６１Ｃを積層して構成される。他方のビルドアップ層６２も同様に、コア層６０の底面に更にエポキシ樹脂を介して３層の銅からなる配線層６２Ａ〜６２Ｃを積層して構成される。上記配線層は相互に必要な接続を採るためにスルーホール等で適宜結合されている。
【００９９】
特に、所定の配線層６０Ａ〜６０Ｄは選択的に設けられたスルーホール部を除き、全面一様に導体層としたベタパターンで形成された電源配線パターンやグランド配線パターンとされ、信号パターンと電源パターン若しくはグランドパターンとの間の等価静電容量を大きく且つ回路全体に亘って均一に採ることができるように考慮されている。詳細については、図２０及び図２１を用いて後に説明される。
【０１００】
ビルドアップ層６１の最上層は前記データプロセッサチップ１１などの半導体集積回路チップ６４を搭載のために利用する実装パッドの部分を除いてソルダーレジスト層などの絶縁層（若しくは保護層）６３で覆われている。半導体集積回路チップ６４の金（Ａｕ）からなるバンプ電極６５は後述する異方導電性フイルム６６を介して実装パッドに導電接続され、且つ異方導電性フイルム６６を介してビルドアップ層６１の表面に固定されている。
【０１０１】
ビルドアップ層６２の表面は外部接続電極１５を形成する部分を除いてレジスト層などの絶縁層６７で覆われている。レジスト層６７から露出された配線層６２Ｃの部分には半田ボールで外部接続電極１５が形成さている。
【０１０２】
ビルドアップ層６１及び６２は、コア層６０にエポキシ樹脂をつけて、所望の部分にスルホールを形成し、その上面に銅からなる配線パターンを形成する工程を繰り返すことによって形成される。更に詳しく説明すると、ビルドアップ層は、以下のようにして形成される。まず、コア層６０を、エポキシ樹脂溶液に浸し、コア層６０の表裏に１層目のエポキシ樹脂層を形成する。そして、配線接続部に対応する部分のエポキシ樹脂層にスルーホールを形成するため、適当なエッチングマスクを用いてエッチングを行う。その後、配線層６１Ｃまたは６２Ｃを構成する銅からなる金属膜を形成し、エッチングを行うことによって、配線層６１Ｃまたは６２Ｃを形成する。上記工程を順次行うことによって、配線層６１Ａ又は６２Ａまで形成する。その後、ソルダーレジスト膜の様な絶縁膜６３及び６７を選択的に形成する事によって、ビルドアップ層６１及び６２が形成される。
【０１０３】
仮に片面にビルドアップ層を生成した基板では、コア層とビルドアップ層の熱に対する特性が異なるため、マルチチップモジュールの実装時に発生する熱応力などの影響でマルチチップモジュールが反る虞がある。そうすると、基板内のいずれかの層に又はコア層とビルドアップ層との剥離が発生したり、内部の配線の断線が発生する場合もある。図１３で説明したように、コア層６０の両面にビルドアップ層６１，６２を生成した基板では、表裏両面の熱に対する特性が等しくなるため、熱応力の影響を低く抑えることが可能となる。したがって、層間剥離や配線の破壊の可能性を低減することが可能になり、信頼性の高いマルチチップモジュールを実現することが可能になる。
【０１０４】
コア層６０の厚さと各ビルドアップ層６１及び６２の厚さとを合計した多層配線基板１０の厚さは、特に制限されないが、１．２２ミリメートルとされる。さらに、上記多層配線基板１０の一方の表面に配置されるデータプロセッサチップ１１、メモリチップ１２ａ〜１２ｄ、バッファチップ１３ａ〜１３ｄないしは論理ゲートチップ１４のうち最もチップ厚のあついものの裏面と上記多層配線基板１０の他方の表面に形成される各外部接続電極１５と間の距離、すなわち、マルチチップモジュール３の高さは２．３ミリメートルとされる。その結果、マルチチップモジュール３の実装高さは、２．７ミリメートル以下にされる。
【０１０５】
それによって、携帯電話器やハンドヘルドコンピュータなどのように、小型・薄型・軽量のような各要素が要求される電子機器内に設けられる実装基板へのマルチチップモジュール３の実装が容易に行うことができる。
【０１０６】
尚、図１３には示されないが、以下のような電源接続形態もある。たとえば、半導体チップ１１に設けられた電源端子乃至接地端子が、図１３のようにスルーホールを介して直線的に、接続端子１５（グランド端子）乃至接続端子１５（電源１端子）に接続できない場合もある。この場合、半導体チップ１１に設けられた電源端子乃至接地端子から、一旦、コア層６０内に形成された配線層６０Ａ（グランド層）又は６０Ｄ（グランド層）、乃至配線層６０Ｂ（電源１層層）又は配線層６０Ｃ（電源２層）に接続される。その後、マルチチップモジュール基板１０の対応する接続端子１５（グランド端子）、接続端子１５（電源１端子）乃至接続端子１５（電源２端子）の接続可能な部分に対応する配線層６０Ａ（グランド層）、６０Ｄ（グランド層）、配線層６０Ｂ（電源１層層）及び配線層６０Ｃ（電源２層）から直線的に接続端子１５（グランド端子）、接続端子１５（電源１端子）乃至接続端子１５（電源２端子）へ接続される。
【０１０７】
図２０は、図１３をさらに詳しく説明するための図面であって、半導体集積回路チップ６４に設けられたグランド端子（ＧＮＤ）乃至電源端子（ＶＤＤ、３．３Ｖ、１．８Ｖ）などの金バンプ電極６５と上記多層配線基板１０に形成される各外部接続電極１５との接続関係を示している。
【０１０８】
同図に示されるように、半導体集積回路チップ６４に設けられたグランド電位の供給されるべき端子６５は、ビルドアップ層６１に設けられた配線６１Ａ、６１Ｂ、６１Ｃ及びビルドアップ層６２に設けられた配線６２Ａ、６２Ｂ、６２Ｃを介して、グランド電位（接地電位：０Ｖ）が供給されるべきグランド端子としての半田バンプ電極１５に接続される。上記配線層６１Ｃは、コア層６０に形成されたスルーホールＴＨの部分において配線層６０Ａ及び６０Ｃに電気的に結合され、その結果配線層６０Ａ及び６０Ｃはグランド電位が供給されるグランド層とされる。
【０１０９】
一方、半導体集積回路チップ６４に設けられた電源電位（１．８Ｖ）の供給されるべき端子６５は、ビルドアップ層６１に設けられた配線６１Ａ、６１Ｂ、６１Ｃ及びビルドアップ層６２に設けられた配線６２Ａ、６２Ｂ、６２Ｃを介して、電源電位（１．８Ｖ）が供給されるべき電源２端子としての半田バンプ電極１５に接続される。上記配線層６１Ｃは、コア層６０に形成されたスルーホールＴＨの部分において配線層６０Ｄに電気的に結合され、その結果配線層６０Ｄは電源電位（１．８Ｖ）が供給される電源２層とされる。
【０１１０】
なお、同図には図示されないが、半導体集積回路チップ６４に設けられた電源電位（３．３Ｖ）の供給されるべき端子６５は、ビルドアップ層６１に設けられた配線６１Ａ、６１Ｂ、６１Ｃ及びビルドアップ層６２に設けられた配線６２Ａ、６２Ｂ、６２Ｃを介して、電源電位（３．３Ｖ）が供給されるべき電源１端子としての半田バンプ電極１５に接続される。上記配線層６１Ｃは、コア層６０に形成されたスルーホールＴＨの部分において配線層６０Ｂに電気的に結合され、その結果配線層６０Ｂは電源電位（１．８Ｖ）が供給される電源１層とされる。
【０１１１】
このように、コア層６０Ａ内に形成された配線層６０Ａ〜６０Ｄは、電源電位（３．３Ｖ、１．８Ｖ）乃至グランド電位に結合され、先述のように、ノイズを低減する効果が発生する。
【０１１２】
図２１は、図１３をさらに詳しく説明するための図面であって、半導体集積回路チップ６４に設けられた信号端子としての金バンプ電極６５と上記多層配線基板１０に形成される各外部接続電極１５との接続関係を示している。
【０１１３】
同図に示されるように、半導体集積回路チップ６４に設けられた信号２の供給されるべき端子６５（信号２）または６５（信号５）は、ビルドアップ層６１に設けられた配線６１Ａ、６１Ｂ、６１Ｃ及びビルドアップ層６２に設けられた配線６２Ａ、６２Ｂ、６２Ｃを介して、信号２が供給されるべき信号端子としての半田バンプ電極１５（信号２）に接続される。上記配線層６１Ｃ乃至６２Ａは、コア層６０に形成されたスルーホールＴＨの部分において、配線層６０Ａ〜６０Ｄには電気的に結合されず、上記配線層６１Ｃ〜６２ＡはスルーホールＴＨの部分において電気的に結合している。なお、各信号１，３，４及び６の供給されるバンプ６５も、図示されない部分において、同様に、所望のバンプ電極１５に電気的に結合される。
【０１１４】
《マルチチップモジュールの組み立て》
前記マルチチップモジュール３をフリップチップ方式で組み立てる法方について説明する。
【０１１５】
図１４にはフリップチップ方式でモジュール基板にベアチップを実装する過程における幾つかの要所を示してある。図１５にはバンプ電極６５と実装パッド７１と接合部の断面構造が例示される。
【０１１６】
図１４の（Ａ）には代表的に1個のベアチップとしての半導体集積回路チップ６４が例示されている。６５で示されるものはバンプ電極である。バンプ電極６５は半導体集積回路チップ６４のボンディングパッド７３（図１５参照）に形成され、バンプ電極６５の表面は例えば金メッキされている。
【０１１７】
モジュール基板１０の表面には図１４の（Ｂ）のように前記バンプ電極６５が載置されて導電接続される前記実装パッド７１が露出されている。実装パッドの表面は例えば金メッキされている。
【０１１８】
前記実装パッド７１の表面には図１４の（Ｃ）のように異方導電性フィルム６６が貼り付けられる。異方導電性フィルム６６は熱硬化性樹脂にニッケル粒子等の導電性微粒子が分散されて混在された熱硬化性の樹脂のフィルムである。この異方導電性フィルム６６に厚み方向に力を作用すると、図１５に例示されるように弾性的に変形し、その部分に含まれている導電性微粒子が連鎖して接触することにより、当該部分だけに導電性が得られるようになっている。この状態は熱で硬化されることによって維持され、また、その熱硬化性によって接着作用も発揮する事になる。基板に貼り付けられる異方導電性フィルム４３の大きさは接続されるＩＣチップの大きさに合わせて決めればよい。
【０１１９】
最後に、図１４の（Ｄ）に示されるように、ベアチップとしての半導体集積回路チップ６４のバンプ電極６５がモジュール基板１０上の所定の実装パッド７１に接合するように異方導電性フィルム６６の上に圧着する。この後、熱を加え、異方導電性フィルム６６を硬化させることにより、図１５の断面構造で示されるように、半導体集積回路チップ６４が張付けられ、バンプ電極６５と実装パッド７１との導電接続が完了する。
【０１２０】
図３に例示されるマルチチップモジュール３を組み立てるとき、前記データプロセッサチップ１１、メモリチップ１２ａ〜１２ｄ、バッファチップ１３ａ〜１３ｅ、及び論理ゲートチップ１４の合計１１個のベアチップを、図１４で説明したように１個づつモジュール基板１０に実装するならば、１個のベアチップ毎に１枚づつ別々の異方導電性フィルム６６を張付けたり、その上にベアチップを圧着したり、熱硬化させたりする処理を、夫々１１回繰り返さなければならず、作業効率は極めて低くなる。
【０１２１】
そこで、組み立て工数低減の観点より、モジュール基板１０には、高さ寸法がほぼ等しい半導体集積回路チップ、例えば同種の半導体集積回路チップのグループ毎にそれら半導体集積回路チップを一列に並べて実装可能なように実装パッドをグループ化して配列する。そして、前記グループ化された実装パッド毎に異方導電性フィルムを貼り付け、貼り付けられた異方導電性フィルムを介して実装パターンと半導体集積回路チップのバンプ電極とを導電接続する。例えば、ベアチップを図３のように配置したマルチチップモジュール３の場合、図１６に例示されるように、メモリチップ１２ａ〜１２ｄのアレイを１グループとして１枚の異方導電性フィルム６６Ａを貼り付け、バッファチップ１３ａ〜１３ｅ及び論理ゲートチップ１４のアレイを１グループとして１枚の異方導電性フィルム６６Ｂを貼り付け、データプロセッサ１１のためには単独で１枚の異方導電性フィルム６６Ｃを貼り付ける。そして各グループ毎に、対応するベアチップのバンプ電極６５が対応する実装パッド７１に接合するように異方導電性フィルムの上にベアチップを圧着し、まとめて熱を加え、異方導電性フィルムを硬化させる。したがって、異方導電性フィルム６６Ａ，６６Ｂ，６６Ｃの貼り付け回数や、異方導電性フィルム６６Ａ，６６Ｂ，６６Ｃに対するベアチップの圧着回数若しくは圧着加熱回数を夫々３回程度に減らすことができる。したがって、マルチチップモジュール３の組み立てる工程数を少なくすることができる。組み立て工程の簡素化は、マルチチップモジュールの歩留まりや信頼性の向上に寄与する。更にマルチチップモジュールの製造コストを低減することが可能になる。
【０１２２】
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【０１２３】
例えば、マルチチップモジュールに実装される半導体集積回路チップはベアチップに限定されず、ＣＳＰ（チップ・サイズ・パッケージ）等の小型若しくは薄型のパッケージで封止されたものであってもよい。また、メモリチップの用途はメインメモリやキャッシュメモリに限定されず、データプロセッサがアクセスする用途であればよい。また、マルチチップモジュールは、その他に、データプロセッサの処理負担を軽減するための演算処理装置であるアクセラレータ、例えばグラフィックス処理、エラー訂正処理、圧縮処理などのための回路チップを一緒に実装してもよい。また、モジュール基板に実装されるメモリチップの数、バッファチップに数、データプロセッサの数などは上記説明に限定されない。
【０１２４】
本発明は、画像処理等のように高速のデータ処置を行う、画像処理装置、音声処理装置、マルチメディア機器、更には通信や画像表示等を行う形態情報端末若しくは携帯通信端末等に広く適用することができる。
【図面の簡単な説明】
【０１２５】
【図１】図１はマルチチップモジュールを用いた本発明に係る電子回路の一例を示す外観図である。
【図２】図２はマルチチップモジュールを採用していない比較例に係る電子回路の外観図である。
【図３】図３はマルチチップモジュールのチップレイアウトの一例を示す平面図である。
【図４】図４は図３に示されるマルチチップモジュールの底面図である。
【図５】図５はマルチチップモジュールの外部接続電極に対する機能割り当ての状態を例示する説明図である。
【図６】図６はマルチチップモジュールのブロック図である。
【図７】図７はデータプロセッサチップとメモリチップとの接続態様の一例を端子対応で示す説明図である。
【図８】図８はデータプロセッサチップの一例を示すブロック図である。
【図９】図９は出力バッファの論理回路図である。
【図１０】図１０は入出力バッファ及び論理ゲートチップのブロック図である。
【図１１】図１１はセンタパッドのメモリチップのボンディングパッドに対するアドレス信号線の配置を例示する平面図である。
【図１２】図１２はメモリチップとアドレスバスの信号線との接続状態をマルチチップモジュール３全体で示した説明図である。
【図１３】図１３は多層配線基板における多層配線構造の一例を示す断面図である。
【図１４】図１４はフリップチップ方式でモジュール基板にベアチップを実装する過程における幾つかの要所を示した説明図である。
【図１５】図１５はバンプ電極と実装パッドと接合部の断面構造を例示する断面図である。
【図１６】図１６はベアチップのグループごとに異方導電性フィルムを貼り付けて複数のベアチップを実装する状態を示したマルチチップモジュールの説明図である。
【図１７】図１７はマルチチップモジュールの別の機能ブロック図である。
【図１８】図１８は図１７のデータ入出力バッファとそれを制御する論理ゲートチップの一部を例示する論理回路図である。
【図１９】図１９は図１７のアドレス入出力バッファ及び制御信号入出力バッファとそれを制御する論理ゲートチップの一部を例示する論理回路図である。
【図２０】図２０は半導体集積回路チップに設けられたグランド端子乃至電源端子などの金バンプ電極と多層配線基板に形成される各外部接続電極との接続関係を示す図１３の詳細説明図である。
【図２１】図２１は半導体集積回路チップに設けられた信号端子としての金バンプ電極と多層配線基板に形成される各外部接続電極との接続関係を示す図１３の詳細説明図である。
【図２２】図２２はプリント基板としての配線基板の一例を示す断面図である。
【符号の説明】
【０１２６】
１０  モジュール基板
１１  データプロセッサチップ
１２ａ〜１２ｄ  メモリチップ
１３ａ〜１３ｅ  バッファチップ
１４  論理ゲートチップ
６６Ａ，６６Ｂ，６６Ｃ  異方導電性フィルム
【図１】
0004447615.tif 000002
【図２】
0004447615.tif 000003
【図３】
0004447615.tif 000004
【図４】
0004447615.tif 000005
【図５】
0004447615.tif 000006
【図６】
0004447615.tif 000007
【図７】
0004447615.tif 000008
【図８】
0004447615.tif 000009
【図９】
0004447615.tif 000010
【図１０】
0004447615.tif 000011
【図１１】
0004447615.tif 000012
【図１２】
0004447615.tif 000013
【図１３】
0004447615.tif 000014
【図１４】
0004447615.tif 000015
【図１５】
0004447615.tif 000016
【図１６】
0004447615.tif 000017
【図１７】
0004447615.tif 000018
【図１８】
0004447615.tif 000019
【図１９】
0004447615.tif 000020
【図２０】
0004447615.tif 000021
【図２１】
0004447615.tif 000022
【図２２】
0004447615.tif 000023