(57)【特許請求の範囲】
【請求項１】
インクドロッププリンタであって、
前記インクドロッププリンタは、
横並びに配置された複数のプリントヘッドセグメントを含み、前記複数のプリントヘッドセグメントによってページ幅全体にわたって液体のインクドロップにより印刷する、複数セグメントインクドロッププリントヘッドと、
マスター／スレーブのピンを介して相互に接続された複数のプリントエンジンコントローラチップであって、各プリントエンジンコントローラチップは、所定数のプリントヘッドセグメントに対応付けられ、印刷されるページの一部分であるページストリップの印刷データを生成し、異なるプリントエンジンコントローラチップは、互いに異なるページストリップの印刷データを生成し、全てのプリントエンジンコントローラチップにより生成されたページストリップの印刷データは、印刷されるページ全体の印刷データに相当する、当該複数のプリントエンジンコントローラチップと、
を備え、
各プリントエンジンコントローラチップは、
圧縮されたページデータを受信するインタフェースと、
受信された圧縮済みページデータ内の連続階調画面を復号するための連続階調画像デコーダと、
受信された圧縮済みのページデータ内の任意の二層画面及びディザデータを復号するための二層デコーダと、
任意の連続階調画面上に任意の二層画面を構成するためのハーフトナー／コンポジタであって、印刷されるページのページストリップのそれぞれの印刷データを構成するために画面内のページデータがマージン装置の制御下でスケーリングされる、当該ハーフトナー／コンポジタと、
各ページストリップの印刷データを前記複数セグメントインクドロッププリントヘッドへ出力するためのプリントヘッドインタフェースであって、各ページストリップの印刷データを出力するインタフェース、および、同期信号を出力する同期信号発生器を含む、当該プリントヘッドインタフェースと、
を有し、
前記複数のプリントエンジンコントローラチップのうち１つは、同期信号を出力するマスターチップであり、他のプリントエンジンコントローラチップは、スレーブチップであり、前記スレーブチップが前記マスターチップから出力された同期信号を使用することにより、前記複数のプリントエンジンコントローラチップは、前記マスターチップにより生成・出力されるページストリップの印刷データの印刷タイミングと、各スレーブチップにより生成・出力されるページストリップの印刷データの印刷タイミングとを同期させることが可能に構成されている、
当該インクドロッププリンタ。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、プリントヘッドを駆動する際に数多くのプリント機構／制御装置とともに動作するように適応されたプリント機構／制御装置に、及び複数のプリント機構／制御装置により駆動されるプリントヘッドに係わる。
【０００２】
（背景技術）
従来の技術では、単一のプリント機構／制御装置が単一のプリントヘッドを制御する。しかしながら、この解決策は、さらに幅広いフォーマットのプリントヘッド、高解像度入力画像、またはさらに高速の印刷に十分にスケールしない。幅広いフォーマットのプリントヘッドの場合、制御装置チップは、現在ではそれぞれがさらに長い同数の印刷行を印字するためにさらに高速で実行するように作られなければならない。または、プリントヘッドがさらに高速で実行しなければならない場合は、印刷制御装置はさらに高速のクロック速度で実行されなければならない。あるいは入力画像の解像度がさらに高い場合には、それがさらに高い解像度であるため実際にさらに大きな入力画像を処理するために、制御チップは、さらに多くのバッファを内蔵するか、さらに高速で実行するか、あるいはその両方でなければならない。
【０００３】
画像が、ドットフォーマットでページに選択的に適用されるインクから構築される一連のプリンタ種類が進化してきた。発明者キア シルバーブルック（Ｋｉａ  Ｓｉｌｖｅｒｂｒｏｏｋ）に対する「モノリシックプリントヘッド用自動位置合わせ構造及び製造プロセス」と題される米国特許番号第６０４５７１０号では、その製造プロセスとともにドロップオンデマンドプリンタに対する従来の技術の評価が述べられている。
【０００４】
本発明に関係する多様な方法、システム及び装置は、２０００年５月２４日に本発明の出願人または譲受人によって提出された以下の同時係属出願に開示されている：
ＰＣＴ／ＡＵ００／００５１８，  ＰＣＴ／ＡＵ００／００５１９，  ＰＣＴ／ＡＵ００／００５２０，  ＰＣＴ／ＡＵ００／００５２１，  ＰＣＴ／ＡＵ００／００５２３，  ＰＣＴ／ＡＵ００／００５２４，  ＰＣＴ／ＡＵ００／００５２５，  ＰＣＴ／ＡＵ００／００５２６，  ＰＣＴ／ＡＵ００／００５２７，  ＰＣＴ／ＡＵ００／００５２８，  ＰＣＴ／ＡＵ００／００５２９，ＰＣＴ／ＡＵ００／００５３０  ＰＣＴ／ＡＵ００／００５３１１，ＰＣＴ／ＡＵ００／００５３２，  ＰＣＴ／ＡＵ００／００５３３，  ＰＣＴ／ＡＵ００／００５３４，  ＰＣＴ／ＡＵ００／００５３５，  ＰＣＴ／ＡＵ００／００５３６，  ＰＣＴ／ＡＵ００／００５３７，  ＰＣＴ／ＡＴＪ００／００５３８，  ＰＣＴ／ＡＵ００／００５３９，  ＰＣＴ／ＡＵ００／００５４０，  ＰＣＴ／ＡＵ００／００５４１，  ＰＣＴ／ＡＵ００／００５４２，  ＰＣＴ／ＡＵ００／００５４３，  ＰＣＴ／ＡＵ００／００５４４，  ＰＣＴ／ＡＵ００／００５４５，  ＰＣＴ／ＡＵ００／００５４７，  ＰＣＴ／ＡＵ００／００５４６，  ＰＣＴ／ＡＵ００／００５５４，  ＰＣＴ／ＡＵ００／００５５６，  ＰＣＴ／ＡＵ００／００５５７，  ＰＣＴ／ＡＵ００／００５５８，  ＰＣＴ／ＡＵ００／００５５９，  ＰＣＴ／ＡＵ００／００５６０，  ＰＣＴ／ＡＵ００／００５６Ｉ，  ＰＣＴ／ＡＵ００／００５６２，  ＰＣＴ／ＡＵ００／００５６３，  ＰＣＴ／ＡＵ００／００５６４，  ＰＣＴ／ＡＵ００／００５６６，  ＰＣＴ／ＡＵ００／００５６７，  ＰＣＴ／ＡＵ００／００５６８，  ＰＣＴ／ＡＵ００／００５６９，  ＰＣＴ／ＡＵ００／００  ５７０，  ＰＣＴ／ＡＵ００／００５７１，  ＰＣＴ／ＡＵ００／００５７２，  ＰＣＴ／ＡＵ００／００５７３，  ＰＣＴ／ＡＵ００／００５７４，  ＰＣＦ／ＡＵ００／００５７５，  ＦＣＴ／ＡＵ００／００５７６，  ＰＣＴ／ＡＵ００／ｏ０５７７，  ＰＣＴ／ＡＵ００／００５７８，  ＰＣＴ／ＡＵ００／００５７９，  Ｐｃｒ／ＡＵ００／００５８１，  ＰＣＴ／ＡＵ００／００５８０，  ＰＣＴ／ＡＵ００／００５８２，  ＰＣＴ／ＡＵ００／００５８７，  ＰＣＴ／ＡＵ００／００５８８，ＰＣＴ／ＡＵ００／００５８９，  ＰＣＴ／ＡＵ００／００５８３，  ＰＣＴ／ＡＵ００／００５９３，  ＰＣＴ／ＡＵ００／００５９０，  ＰＣＴ／ＡＵ００／００５９１，  ＰＣＴ／ＡＵ００／００５９２，  ＰＣＴ／ＡＵ００／００５９４，  ＰＣＴ／ＡＵ００／００５９５，  ＰＣＴ／ＡＵ００／００５９６，  ＰＣＴ／ＡＵ００／００５９７，  ＰＣＴ／ＡＵ００／００５９８，  ＰＣＴ／ＡＵ００／００５１６，  ＰＣＴ／ＡＵ００／００５ｌ７及びＰＣＴ／ＡＵ００／００５１１
これらの同時係属出願の開示は、ここに相互参照して組み込まれている。
【０００５】
さらに、本発明に関係する多様な方法、システム及び装置は、本発明の出願人または譲受人によって同時に提出された以下の同時係属ＰＣＴ出願に開示されている。つまり、ＰＣＴ／ＡＵ００／第００７５５号、ＰＣＴ／ＡＵ００／第００７５６号、及びＰＣＴ／ＡＵ００／第００７５７号である。
【０００６】
これらの同時係属出願の開示は、ここに相互参照して組み込まれている。それぞれの出願は、その事件整理番号単位に仮に特定される。これは使用可能になると、対応するＰＣＴ出願番号で置換されるだろう。
【０００７】
特に注記されるのは、これ以降ＭｅｍＪｅｔプリントヘッドと呼ばれるミクロ電子機械ドロップオンデマンドプリントヘッドを記述する同時係属ＰＣＴ出願番号特許出願ＰＣＴ／ＡＵ００／第００５９１号、ＰＣＴ／ＡＵ００／第００５７８号、ＰＣＴ／ＡＵ００／第００５７９号、ＰＣＴ／ＡＵ００／第００５９２号、及びＰＣＴ／ＡＵ００／第００５９０号である。
【０００８】
Ｍｅｍｊｅｔプリントヘッドは、ページ幅全体で、例えば１６００ｄｐｉの２層ドットの液体インクを生産できるプリントヘッドセグメントから開発される。ドットは容易に分離して生産され、分散ドットディザリングを完全に利用できるようにする。色平面は、完全に見当があった状態で印刷され、理想的なドットオンドット印刷を可能にすることができる。プリントヘッドは、ミクロ電子機械インクドロップ技術を使用する高速印刷を可能にする。
【０００９】
さらに、同時係属ＰＣＴ出願ＰＣＴ／ＡＵ００／第００５１６号、ＰＣＴ／ＡＵ００／第００５１７号、ＰＣＴ／ＡＵ００／第００５１１号とＰＣＴ／ＡＵ００／第００７５５号、ＰＣＴ／ＡＵ００／第００７５６号とＰＣＴ／ＡＵ００／第００７５７号が、前記に参照したページ幅プリントヘッドを駆動するのに適したプリント印刷機構／制御装置を記述する。
【００１０】
単一のプリント機構／制御装置（ＰＥＣ）チップは、前記に参照したタイプのプリントヘッドを駆動し、１２インチのプリントヘッド上で３２０ｐｐｉの連続階調画像のディザリングされたバージョンを印刷できる。さらに高品質の出力のためにさらに高い解像度の画像を印刷できることが望ましい。プリントヘッドをさらに高速で実行できることが望ましい。
【００１１】
（発明の概要）
本発明は、
圧縮されたページデータを受信するためのインタフェースと、
受信された圧縮済みページデータ内の圧縮された画面プレーンを復号するための画像デコーダと、
復号された画面のそれぞれのストリップを複合するためのハーフトナー／コンポジタと、
複合ストリップをプリントヘッドに出力するためのプリントヘッドインタフェースと、
プリントヘッドフォーマットデータを出力するマルチセグメントプリントヘッドインタフェース、及び
プリントヘッドでそのそれぞれのストリップを同期させるためのプリント機構／制御装置に結合するための同期信号を出力する同期信号発生器、
を含むプリントヘッドインタフェースと、
を備える、インクドットプリントヘッドを駆動するために他と結合されるように構成されるプリント機構／制御装置にある。
【００１２】
Ｍｅｍｊｅｔプリントヘッドは、プリントヘッドの各セグメントに物理的な連結部があるマルチセグメントプリントヘッドである。例えば、Ｍｅｍｊｅｔプリントヘッドは、それぞれが単一のプリントヘッドセグメントを有する複数のチップから構築することができるか、あるいはそれぞれが複数のセグメントを含む複数のチップから構築することができる。両方のケースで配線は同じであり、両方のケースで論理接続性は同じである―つまり、複数のセグメントが１つのさらに幅広いプリントヘッドを形成するために結合する。
【００１３】
有利なことに、本発明は、各々がページのストリップを担当し、すべてがマスタチップから同期している、マルチセグメントプリントヘッドを駆動するために同じプリント機構制御装置の複数のコピーを使用する。必要とされる用途に応じて、多岐に渡る構成を構築できる。例えば、１２セグメントプリントヘッドを考えると、単一のプリント機構／制御装置（ＰＥＣ）は、連続階調解像度３２０ｐｐｉ及び最大行速度毎秒３０，０００行でプリントヘッド全体を実行するために使用できる。二倍の速度を達成する必要がある場合は、２個のＰＥＣがそれぞれ６セグメントを制御可能であり、依然として３２０ｐｐｉ連続階調解像度で実行する。しかし、実質的な速度は倍増されている。同様に、連続階調解像度を６４０ｐｐｉに押し上げる必要がある場合、２個のＰＥＣは毎秒３０，０００行でプリントヘッドを実行できる。
【００１４】
同時二重印刷のために同期も容易に使用できる。第１のＰＥＣがページの片側に１２インチ（１５のセグメント）を印刷する一方、第２のＰＥＣがページの第２側に印刷する。同期信号を出す単一のマスタチップがある限り、ＰＥＣの組み合わせを達成できる。
【００１５】
単一のプリントヘッドを複数のチップから駆動することは、さらに幅広いページ、さらに高速の印刷、さらに高い入力解像度、あるいは３つすべての組み合わせを生じさせるのに有利である。
【００１６】
複数のＰＥＣを使用するためには、複数のＰＥＣに同じページを指定できる。その結果、さまざまなＰＥＣがページデータのストリップを処理し、さらに高速の時間及び／またはさらに高い解像度でページ全体を作成する。複数のＰＥＣからプリントヘッドにデータを送信する簡単な方法は、単にそれぞれのＰＥＣに指定された数のプリントヘッドセグメントを担当させることである。
【００１７】
全体的なページ内のストリップのための個々のＰＥＣのプログラミングは、各ＰＥＣのハーフトナー／コンポジタ内のマージン装置において組織化される。各プリント機構／制御装置内のタグエンコーダが、ページのストリップを処理することが可能で、タグ付きページが望ましいときに部分的なタグを作成できる。
【００１８】
二重化された構成において、または１６以上のＭｅｍｊｅｔセグメントから成り立つプリントヘッド構成のように、複数のＰＥＧが同時に使用されるとき、それらは共用回線同期信号を介して同期される。外部のマスタ／スレーブピンを介して選択されるただ１つのプリントヘッド制御装置チップだけが、共用回線上に回線同期信号を発生させる。ＰＥＣの内部は、他のＰＥＣと組み合わせてページの単一のストリップを印刷することを可能にする。これは、部分的なＮｅｔｐａｇｅタグとページ記述の生成を含む。ただし、それぞれのＰＥＣに多様なストリップを正確に割り当てることは外部ページプロバイダの責任である。
【００１９】
（発明の詳細な説明）
典型的には１２インチのプリントヘッド幅は、Ａ４ページとレターページ両方のｆｕｌｌ−ｂｌｅｅｄ印刷を可能とするために、後述されるように１つまたは複数のプリント機構／制御装置（ＰＥＣ）により制御される。現在の印刷環境では、カラーインクの６つのチャネルが最大であると予想され、これらは、
・標準のカラー印刷用のＣＭＹ
・黒テキスト及び他の黒印刷用のＫ
・タグがイネーブルされた用途のためのＩＲ（赤外線）
・高速での印刷を可能とするためのＦ（色留め）
である。
【００２０】
プリンタは高速印刷が可能でなければならないため、次のページがさらに高速で印刷を完了する前にインクが乾くためには、フィクサティフが必要とされるだろう。それ以外の場合、ページは互いの上で裁ち切りに印刷される可能性がある。低速の印刷の状況ではフィクサティフは不必要である。
ＰＥＣはプリントヘッドと接続するために単一のチップ内に構築される可能性がある。それは、以下の４つの基本的なレベルの機能性を含むだろう。
【００２１】
・ＩＥＥＥ１３９４などのシリアルインタフェースを介して圧縮されたページを受信する。
【００２２】
・圧縮形式からページを作成するためのプリント機構。該プリント機構の機能性は、ページ画像の拡大、連続階調層のディザリング、連続階調層の上での黒い層の複合、要すれば赤外線タグの追加、及び結果として生じる画像のプリンタヘッドへの送信を含む。
【００２３】
・プリントヘッド及びステッピングモータを制御するための印刷制御装置。
【００２４】
・２個のＱＡチップとの通信用の２つの標準低速シリアルポート。認証手順中の強力な機密保護を確実にするために、ただ１つのポートではなく、２つのポートが必要であることに注意する。
【００２５】
図１では、コンピュータシステムから印刷されたページに文書を送信するためのデータの流れが示される。文書は１１で受信され、ページレイアウトが達成されてよく、あらゆる必要とされるオブジェクトが追加される可能性があるメモリバッファ１２にロードされる。メモリ１２からのページは１３でラスタライズされ、プリント機構制御装置１０への伝送の前に１４で圧縮される。ページはメモリバッファ１５の中にプリント機構制御装置１０内の圧縮されたページ画像として受信され、ページはメモリバッファからページ画像が検索されるページエキスパンダ１６に送られる。必要なディザは、１７で任意の連続階調層に適用される可能性がある。１９の赤外線タグとともに、１８で、任意の二層の黒い層が連続階調層の上に複合される可能性がある。複合されたページデータはページ２１を作成するために２０で印刷される。
【００２６】
プリント機構／制御装置は圧縮されたページ画像を採取し、ページ拡大と印刷をパイプライン様式で開始する。メモリに相当の大きさの二層ＣＭＹＫ＋ＩＲページ画像を格納するのは実際的ではないため、好ましくは、ページ拡大と印刷はパイプラインされる。
【００２７】
パイプラインの第１段階では、すべてを並行して、ＪＰＥＧ圧縮済み連続階調  ＣＭＹＫ層（以下参照）を拡大し、グループ４ファックス圧縮二層ディザマトリックス選択マップ（以下参照）を拡大する。これと同時に、タグエンコーダが、圧縮されたページ画像から二層ＩＲタグデータを符号化する。第２段階では、ディザマトリックス選択マップにより選択されるディザマトリックスを使用して連続階調  ＣＭＹＫをディザし、結果として生じる二層Ｋ層の上に二層の黒い層を複合し、ＩＲ層をページに追加する。フィクサティフ層も、Ｃチャネル、Ｍチャネル、Ｙチャネル、ＫチャネルまたはＩＲチャネルのどれかで必要がある場合は必ず各ドット位置に生成される。最後の段階では、プリントヘッドインタフェース（以下参照）を介し、プリントヘッドを通して二層ＣＭＹＫ＋ＩＲデータを印刷する。
【００２８】
図２では、プリント機構／制御装置１０が全体的なプリンタシステムアーキテクチャの中でどのように適合するのかが示される。プリンタシステムの多様な構成要素は、以下を含む可能性がある。
【００２９】
・プリント機構／制御装置（ＰＥＣ）。ＰＥＣチップ１０、つまりチップは、メモリバッファ２４内で記憶するための圧縮されたページ画像を受信し、ページ拡大を実行し、ドットデータを黒層複合し、プリントヘッド２３に送信するのを担当する。また、それは、ＱＡチップ２５、２６と通信し、最適印刷を確実にするためにプリントヘッド特性を検索する手段となる。ＰＥＣは、本明細書の主題である。
【００３０】
・メモリバッファ。メモリバッファ２４は、圧縮されたページ画像を記憶するため、及び指定されたページの印刷中の走り書き用である。メモリバッファの構造及び作用は当業者に既知であり、一連の標準的なチップとそれらの使用のための技法が本発明のＰＥＣの使用で活用される可能性がある。
【００３１】
・マスタＱＡチップ。マスタチップ２５は、交換式インクカートリッジＱＡチップ２６に合わせられる。ＱＡ装置の構造及び作用は当業者に既知であり、一連の既知のＱＡプロセスが本発明のＰＥＣの使用で活用される可能性がある。例えば、ＱＡチップは、同時係属米国特許出願に説明されている。
【００３２】
【表１】
0004546697.tif 000002
【００３３】
ＱＡチップ通信は、それが物理的なプリントヘッドの実行だけではなく、画像の拡大でも役割を担うため、ＰＥＣチップの全体的な機能性の中に最もうまく含まれる。ＱＡチップ通信をそこに配置することにより、ページを印刷するのに十分なインクがあることが保証できる。好ましくは、プリントヘッドアセンブリ内に埋め込まれたＱＡが、認証チップを使用して実現される。それはマスタＱＡチップであるため、それは認証キーを含むに過ぎず、ユーザデータは含まない。しかしながら、それはインクカートリッジのＱＡチップに合わなければならない。インクカートリッジ内のＱＡチップは、考えられる最善の印刷品質を維持するために必要とされる情報を含み、認証チップを使用して実現される。
【００３４】
好ましく、圧縮されたページ画像を記憶するには、６４ＭＢｉｔ（８ＭＢｙｔｅ）メモリバッファが使用される。あるページがバッファに書き込まれている間に、別のページが読み取られている（二重バッファ化）。加えて、ＰＥＣは、ページの印刷中に計算されたドット情報をバッファに入れるためにメモリを使用する。ページＮの印刷中、バッファは以下のために使用される。
・圧縮されたページＮの読み取り
・ページＮのための二層ドット情報の読み書き
・圧縮されたページＮ＋１の書き込み
【００３５】
好ましくは、ＰＥＣチップは、以下の機能を実行するために簡略なマイクロ制御装置ＣＰＵコア３５を実装するだろう。
・印刷ページ間でシリアルインタフェース３６を介してＱＡチップ認証プロトコルを実行する。
・印刷中に並列インタフェース９１を介してステッピングモータを実行する（ステッピングモータは５ｋＨｚプロセスを必要とする）。
・印刷中にＰＥＣチップの多様な部分を同期させる。
・外部データ要求との接続手段となる（プログラミングレジスタ他）。
・（特徴化ベクトルの読み取り、及びパルスプロファイルの書き込みなどの）プリントヘッドセグメント低速データ要求との接続手段となる。
・外付けのＤＲＡＭに縦長書式及び横長書式タグ構造を書き込む手段となる。
【００３６】
画像処理のすべてが専用ハードウェアによって実行されるため、ＣＰＵはピクセルを処理する必要がない。その結果、ＣＰＵはきわめて簡略となりえる。多岐に渡るＣＰＵの既知のコアが適切である。つまり、それは、必要とされる計算及び制御機能を十分に速く実行するのに満足な処理力を備えた任意のプロセッサコアでありえる。適切なコアの例は、約１ＭＨｚで実行しているフィリップス８０５１マイクロコントローラである。ＣＰＵコア３５に関連付けられているのは、プログラムＲＯＭと小型プログラムスクラッチＲＡＭである。ＣＰＵは、メモリマッピングされたＩ／Ｏを介してＰＥＣチップ内で他の装置と通信する。特定のアドレス範囲は特定の装置にマッピングし、それぞれの範囲内では、その特定の装置内の特定のレジスタにマッピングできる。これは、シリアルインタフェース３６とパラレル９１インタフェースを含む。小型プログラムフラッシュＲＯＭがＰＥＣチップの中に組み込まれてよい。そのサイズは選ばれるＣＰＵに左右されるが、８ＫＢを超えてはならない。同様に、小型スクラッチＲＡＭ領域がＰＥＣチップの中に組み込まれてよい。プログラムコードは画像を操作する必要がないため、大きなスクラッチ領域に対するニーズはない。ＲＡＭサイズは選ばれるＣＰＵ（例えば、スタック機構、サブルーチン呼び出し規約、レジスタサイズ等）に左右されるが、約２ＫＢを超えてはならない。
【００３７】
前記に参照したセグメントベースのページ幅プリントヘッドを使用するＰＥＣチップは、完全ドット解像度（一般的には１６００ｄｐｉ）で黒を再生できるが、ハーフトーンを使用していくぶん低い解像度で連続階調カラーを再生する。従って、ページ記述は、二層の黒い層と連続階調層に分けられる。二層の黒い層は連続階調層の上で複合するために設定される。二層の黒い層は、ピクセルごとに１ビットの不透明度を含むビットマップから成り立っている。黒い層つや消しは、プリンタのドット解像度の整数係数である解像度を有する。サポートされている最高の解像度は１６００ｄｐｉ、つまりプリンタの完全ドット解像度である。連続階調層は、ピクセルごとに３２ビットＣＭＹＫ色を含むビットマップから成り立ち、Ｋはオプションである。この連続階調画像は、プリンタのドット解像度の整数係数である解像度を有する。サポートされている最高の解像度は、単一のＰＥＣの場合１２インチで３２０ｐｐｉ、つまりプリンタのドット解像度の５分の１である。さらに高い連続階調解像度のためには、それぞれのＰＥＣが出力ページのストリップを実現する複数のＰＥＣが必要とされる。連続階調解像度は、一般的には、ＲＩＰでの計算を簡略化するための黒の二層解像度の整数係数でもある。しかしながら、これは要件ではない。二層の黒い層及び連続階調層は、プリンタの内部メモリでの効率的な記憶のために、ともに圧縮された形式を取る。
【００３８】
図３では、プリント機構アーキテクチャが示される。プリント機構のページ拡大及び印刷パイプラインは、（標準ＩＥＥＥ１３９４インタフェースなどの）高速シリアルインタフェース２７、標準ＪＰＥＧデコーダ２８、標準グループ４ＦＡＸデコーダ４、カスタムハーフトナー／コンポジタ装置２９、カスタムタグエンコーダ３０、ラインローダ／フォーマッタ装置３１、及びプリントヘッド３３へのカスタムインタフェース３２から成り立っている。タグエンコーダ３０は、ページが何に使用されるのかに応じてプロトコルに従ってページに対する１つまたは複数の赤外線タグを確立し、タグの実際のコンテンツは本発明の主題ではない。
【００３９】
プリント機構は二重バッファ化された方法で動作する。１ページが、ＤＲＡＭインタフェース８９及びデータバス９０を介して高速シリアルインタフェース２７からＤＲＡＭ３４の中にロードされるが、過去にロードされたページはＤＲＡＭ３４から読み取られ、プリント機構パイプラインを通過する。いったんページが印刷を終了すると、ロードされたばかりのページが印刷されているページになり、新しいページが高速シリアルインタフェース２７を介してロードされる。第１段階で、パイプラインは、任意のＪＰＥＧ圧縮連続階調（ＣＭＹＫ）層を拡大し、２つのグループ４ファックス圧縮済み二層データストリームのどれかを拡大する。（ＰＥＧは実際には色に寛容であり、この二層の層は出力リンクのどれかに向けることができるが）２つのストリームとは黒い層であり、連続階調ディザリング（以下参照）のためのディザマトリックスの間で選択するためのつや消しである。第２段階は、第１段階と並行して、ＩＲまたは黒インクのどちらかでの後のレンダリングのためにあらゆるタグが符号化される。最後に、第３段階が、連続階調層をディザリングし、結果として生じる二層のディザリングされた層の上に位置タグ及び二層ｓｐｏｔ１層を複合する。データストリームは、プリントヘッド内の重複するセグメント全体での円滑な遷移を生じさせるために理想的に調整され、理想的にはそれはプリントヘッド内の故障したノズルを補償するために調整される。最高６チャネルの二層データがこの段階から生じる。６チャネルのすべてがプリントヘッド上に存在しない可能性があることに注意する。例えば、ＫがＣＭＹチャネルの中に押し込められ、ＩＲが無視され、プリントヘッドがＣＭＹだけである可能性がある。代わりに、ＩＲリンクが使用できない場合（または試験目的のための場合）、位置タグがＫに印刷されることがある。結果として生じる二層ＣＭＹＫ−ＩＲドットデータは、ラインバッファ（以下参照）の集合を介してプリントヘッド３３での印刷のために、バッファ化され、フォーマット化される。これらのラインバッファの大多数が、オフチップＤＲＡＭ３４に理想的に記憶される可能性がある。最終的な段階は、プリントヘッドインタフェース３２を介して６チャネルの二層レベルドットデータを印刷する。
【００４０】
圧縮は、ＰＥＣを利用する印刷システムで使用される。これは、ページ記憶のためのメモリ要件を削減するだけではなく、ホストとＰＥＣの間の帯域幅要件を削減するためでもある。２６７ｐｐｉでは、連続階調  ＣＭＹＫデータのレターページは２５ＭＢというサイズを有する。ＪＰＥＧ（以下参照）などの損失の多い連続階調圧縮アルゴリズムを使用して、連続階調画像は、品質の顕著な損失を生じさせずに最高１０：１の割合で圧縮し、２．５ＭＢという圧縮ページサイズを提供する。８００ｄｐｉで、二層データのレターページは７ＭＢのサイズを有する。テキストなどのコヒーレントなデータは非常によく圧縮する。グループ４ファクシミリ（以下参照）などの圧縮のない二層圧縮アルゴリズムを使用して、１０ポイントのテキストは約１０：１の割合で圧縮し、０．８ＭＢという圧縮ページサイズを提供する。いったんディザリングされると、ＣＭＹＫ  連続階調画像データの１ページは、１１４ＭＢの二層データから成り立つ。後述される２つの層の圧縮済みページ画像フォーマットは、損失の多いＪＰＥＧ  連続階調画像圧縮及び損失のない二層テキスト圧縮の相対的な長所を利用する。フォーマットは、記憶が効率的となるほど十分にコンパクトであり、印刷中の簡単なリアルタイム拡大を可能にするほど十分に簡略である。テキストと画像は通常重複しないため、通常の最悪のページ画像サイズは２．５ＭＢ（つまり画像だけ）であるが、通常の最良のケースのページ画像サイズは０．８ＭＢ（つまりテキストだけ）である。絶対的な最悪のケースのページ画像サイズは３．３ＭＢ（つまり、画像上のテキスト）である。平均ページの４分の１が画像を含むと仮定すると、平均的なページ画像サイズは１．２ＭＢである。
【００４１】
グループ３ファクシミリ圧縮アルゴリズム（ＡＮＳＩ／ＥＩＡ  ５３８−１９８８、グループ４ファクシミリ装置用のファクシミリコーディング方式及びコーディング制御関数、１９８８年８月を参照すること）は、低速の雑音がある電話回線上での伝送用に二層データを損失なく圧縮するために使用できる。二層データは、白の背景に走査された黒いテキストとグラフィックを表し、アルゴリズムはこのクラスの画像のために調整される（それは、例えば、ハーフトーン化された二層画像のためには明示的に調整されない）。ＩＤグループ３アルゴリズムは各走査線をランレングス符号化してから、結果として生じるランレングスをハフマン符号化する。範囲０から６３のランレングスは、終止コードでコーディングされる。範囲６４から２６２３のランレングスは、それぞれが、終止コードが後に続く６４の倍数を表すメークアップコードでコーディングされる。２６２３を超えるランレングスは、終止コードが後に続く複数のメークアップコードでコーディングされる。ハフマンテーブルは固定されるが、（共通である１７２８を超えるメークアップコードを除く）黒のランと白のランについて別々に調整される。可能なときには、２Ｄグループ３アルゴリズムは、過去の走査線に関して短いエッジデルタ（０、±１、±２、±３）の集合として走査線を符号化する。デルタ記号は（ゼロデルタ記号の長さが１ビット等にすぎないように）エントロピー符号化される。デルタ符号化できない２Ｄ符号化された線の中のエッジは、ランレングス符号化され、プリフィックスで特定される。１Ｄ−及び２Ｄ−符号化された線は別に記される。デコーダが、画像劣化が最小で回線雑音から回復できることを確実にするために、１Ｄ−符号化された線は、実際に必要とされているかどうかに関係なく、規則正しい間隔で作成される。２Ｄグループ３は、最高６：１の圧縮率を達成する（１９９２年１月、電子画像技術ジャーナル第１巻（１）、１９９２年１月、５−２１ページ、Ｕｒｂａｎ，Ｓ．Ｊ．「ファクシミリシステム用電子画像技術の規格の検討」を参照すること）。
【００４２】
グループ４ファクシミリアルゴリズム（ＡＮＳＩ／ＥＩＡ  ５３８−１９８８、グループ４ファクシミリ装置用のファクリミリコーディング方式及びコーディング制御関数、１９８８年８月を参照すること）は、エラーのない通信線路での伝送のために二層データを損失なく圧縮する（つまり、回線は真にエラーがないか、あるいはエラー補正がさらに低いプロトコルレベルで行われる）。グループ４アルゴリズムは２Ｄグループ３アルゴリズムに基づいており、伝送がエラーなしであると仮定されるため、１Ｄ−符号化された線はもはやエラー回復に対する補助として定期的な間隔で生成されないという本質的な改良を伴う。グループ４は、試験画像のＣＣＩＴＴセットについて２０：１から６０：１の範囲の圧縮率を達成する。グループ４圧縮アルゴリズムの設計目標と性能は、それを二層の層用の圧縮アルゴリズムとして適格化する。しかしながら、そのハフマンテーブルはさらに低い走査解像度（１００−４００ｄｐｉ）に調整され、それは２６２３を超えるランレングスを不適切に符号化する。８００ｄｐｉでは、我々の最大ランレングスは現在６４００である。グループ４デコーダコアはＰＥＣでの使用に利用できるが、それは４００ｄｐｉファクシミリ用途で通常遭遇するランレングスを超えるランレングスは取り扱わない可能性があるため、改良を必要とするだろう。（一般的には１６００ｄｐｉの）黒い層は、１０：１を超える一般的な圧縮率でＧ４Ｆａｘを使用して損失なく圧縮される。連続階調カラー層に一致する（一般的に３２０ｄｐｉの）ディザマトリックス選択層は、５０：１を超える一般的な圧縮率でＧ４Ｆａｘを使用して損失なく圧縮される。
【００４３】
グループ４ファックス（Ｇ４ファックス）デコーダは、二層データの復元を担当する。二層データは単一のスポットカラー（一般的には、テキスト及び座標方式グラフィックスの場合は黒）、及びその後の（ＪＰＥＧデコーダによって復元される）連続階調データのディザリングで使用するためのディザマトリックス選択ビットマップに制限される。Ｇ４ファックスデコーダへの入力は、外付けのＤＲＡＭから読み取られる二層データの２つの平面である。Ｇ４ファックスデコーダの出力は、復元された二層データの２つの平面である。復元された二層データは、印刷パイプラインの次の段階のためのハーフトナー／コンポジタ装置（ＨＣＵ）に送信される。２つの二層バッファがＧ４ファックスデコーダとＨＣＵの間で二層データを転送する手段となる。復元されたそれぞれの二層の層は２つのラインバッファに出力される。各バッファは、予想最大解像度でドットの完全な１２インチ行を保持することができる。２つのラインバッファを有すると、他方の行はＧ４ファックスデコーダによって書き込まれている間に、ＨＣＵによって一方の行を読み取ることが可能になる。単一の二層線は一般的には１６００ｄｐｉ未満であり、従ってドット寸法と行寸法の両方で拡大されなければならないためこれは重要である。バッファ化が完全な１行未満である場合には、Ｇ４ファックスデコーダは、同じ行を複数回――つまり出力６００ｄｐｉドット線ごとに一度復号しなければならないだろう。
【００４４】
スポットカラー１は、出力画像の単一色平面のための高解像度ドットデータを可能にすることを目的とする。連続階調層は画像に適切な解像度を与えるが、スポットカラー１はテキストと座標方式グラフィックスなどの用途でターゲットにされる（一般的には黒）。テキストと座標方式グラフィックスとして使用されるとき、典型的な圧縮率は１０：１を超える。スポットカラー１は、最大印刷品質のために最高１６００ｄｐｉの可変解像度を可能にする。従って、２つのラインバッファは、合計２４００バイト（１２インチ×１６００ｄｐｉ＝１９，２００ビット）である。
【００４５】
ディザマトリックス選択マップの解像度は、理想的には連続階調解像度に一致する。その結果、従って２つのラインバッファのそれぞれが、３２０ｄｐｉで１２インチを記憶できる４８０バイト（３８４０ビット）である。マップが連続階調解像度に一致するとき、一般的な圧縮率は５０：１を超える。
【００４６】
以下にサポートを提供するために、
・８００ｄｐｉスポットカラー１層（一般的には黒）
・３２０ｄｐｉディザマトリックス選択層
復元帯域幅要件は（ページ幅が１２インチなのか、それとも８．５インチなのかに関係なく）毎秒１ページ性能あたり毎秒９．５ＭＢであり、最大プリンタ速度性能（毎秒３０，０００行）の間、１２インチページ幅と８．５インチページ幅の場合、それぞれ毎秒２０ＭＢと毎秒１４．２ＭＢである。復元されたデータがラインバッファに出力されることを考慮すると、Ｇ４ファックスデコーダは、出力のそれぞれから行を一度に１行づつ容易に復元できる。
【００４７】
Ｇ４ファックスデコーダは、ＤＲＡＭインタフェースを介してメインメモリから直接的に送られる。圧縮量が、外付けのＤＲＡＭに対する帯域幅要件を決定する。Ｇ４ファックスは損失なしであるため、画像の複雑さがデータ量、ひいては帯域幅に影響を与える。一般的には８００ｄｐｉの黒いテキスト／グラフィックス層は１０：１圧縮を超えるため、毎秒１ページを印刷するために必要とされる帯域幅は毎秒０．７８ＭＢである。同様に、典型的な３２０ｄｐｉディザ選択マトリックスは５０：１を超えて圧縮し、毎秒０．０２５ＭＢ帯域幅を生じさせる。ディザ選択マトリックスのための３２０ｄｐｉという最速印刷速度構成及びスポットカラー１のための８００ｄｐｉは、それぞれ毎秒１．７２ＭＢと毎秒０．０５６ＭＢの帯域幅を要求する。従って、総帯域幅毎秒２ＭＢは、ＤＲＡＭ帯域幅にとって十分以上であるはずである。
【００４８】
Ｇ４復号機能性は、Ｇ４ファックスデコーダコアによって実現される。多岐に渡るＧ４ファックスデコーダコアが適切である。つまり、それは必要とされる計算及び制御機能を十分に速く実行するのに満足な処理力を備えた任意のコアである。それは４００ｄｐｉファクシミリ用途で通常遭遇するランレングスを超えるランレングスを処理できなければならないため、改良を必要とする場合がある。
【００４９】
ＪＰＥＧ圧縮アルゴリズム（ＩＳＯ／ＩＥＣ  １９０１７−１：１９４４、情報技術―連続階調静止画像のデジタル圧縮及びコーディング：要件と指針、１９４４を参照すること）は、連続階調画像を指定された品質レベルで損失多く圧縮する。それは５：１以下の圧縮率で感知できない画像劣化、及び１０：１以下の圧縮率でごく少量の画像劣化を生じさせる（Ｗａｌｌａｃｅ，Ｇ．Ｋ．「ＪＰＥＧ静止画像圧縮基準」、ＡＣＭの通信、第３４巻第４番、１９９１年４月３０−４４ページを参照すること）。ＪＰＥＧは、一般的には最初に画像を、輝度とクロミナンスを別々のカラーチャネルに中に分離する色空間に変換する。これにより、クロミナンスチャネルは、人間の視覚系がクロミナンスに対してより輝度に対して相対的に大きな感度を持つために、感知できるほどの損失を被らずにサブサンプリングすることができる。この第１ステップの後、それぞれのカラーチャネルは別々に圧縮される。画像は８×８ピクセルのブロックに分割される。それから、各ブロックが、離散コサイン変換（ＤＣＴ）を介して周波数ドメインに変換される。この変換は、高周波係数をさらにぞんざいに量子化できるようにする相対的に低い周波数係数で画像エネルギーを集中させる効果をもつ。この量子化はＪＰＥＧの圧縮の主要なソースである。追加の圧縮は、隣接するゼロ係数の尤度を最大限にするために周波数ごとに係数を順序付けてから、ゼロのランをランレングス符号化することによって達成される。最後に、ランレングス及び非零周波数係数がエントロピーコーディングされる。復元は圧縮の逆プロセスである。
【００５０】
ＣＭＹＫ（またはＣＭＹ）連続階調層は二次元のカラーＪＰＥＧバイトストリームに圧縮される。テーブル共有またはクロミナンスサブサンプリングの目的のどちらかのために、輝度／クロミナンスの分離が必要と見なされる場合には、ＣＭＹＫがＹＣｒＣｂに変換され、ＣｒとＣｂが正しくサブサンプリングされる。ＪＰＥＧビットストリームは完了し、自己完結している。それは、量子化テーブル及びハフマンテーブルを含む、復元に必要とされるすべてのデータを含む。
【００５１】
ＪＰＥＧデコーダは、連続階調データ層のオンザフライ復元の実行を担当する。ＪＰＥＧデコーダに対する入力は４平面の連続階調データまでである。これは、典型的には、ＣＭＹ連続階調画像を表す３つの平面となるか、あるいはＣＭＹＫ連続階調画像を表す４つの平面になる。一般的にはすべての色平面が同じ解像度となるが、各色平面は異なる解像度となることができる。連続階調層は外付けのＤＲＡＭから読み取られる。ＪＰＥＧデコーダの出力は、平面に分離される、復元された連続階調データである。復元された連続階調画像は、印刷パイプラインの次の段階のためにハーフトナー／コンポジタ装置（ＨＣＵ）２９に送信される。４平面連続階調バッファは、ＪＰＥＧデコーダとＨＣＵ２９の間で連続階調データを転送するための手段となる。
【００５２】
復元された連続階調データの各色平面は、２つのラインバッファ（以下参照）の集合に出力される。各ラインバッファは３８４０バイトであるため、３２０ｐｐｉで１２インチの単一色平面のピクセルを保持できる。ラインバッファ化は、他方のラインバッファがＪＰＥＧデコーダによって書き込まれている間に、一方のラインバッファをＨＣＵに読み取らせるのを可能にする。単一の連続階調行は一般的には１６００ｄｐｉ未満であるため、ドット寸法と行寸法の両方で拡大されなければならないため、これは重要である。バッファ化が完全な１行未満である場合には、ＪＰＥＧデコーダは同じ行を複数回――つまり、出力６００ｄｐｉドット行ごとに一度、復号しなければならないだろう。多岐に渡る解像度がサポートされているが、解像度と利用可能な帯域幅の間には二律背反がある。解像度と色の数が増加するほど、帯域幅の要件も増加する。加えて、ＰＥＣチップがターゲットとするセグメント数も帯域幅と考えられる解像度に影響を及ぼす。連続会長画像が二次元フォーマットで処理されるため、各色平面を別の解像度で記憶できることに注意する（例えば、ＣＭＹはＫ平面より高い解像度にある場合がある）。サポートされている最高の連続階調解像度は（プリンタの完全ドット解像度に一致する）１６００ｄｐｉである。しかしながら、長さ１２インチの３２０ｐｐｉの行に十分な連続階調ピクセルを保持するのに満足な出力ラインバッファメモリがあるにすぎない。完全な１２インチの出力がさらに高い連続階調解像度で必要とされる場合には、プリンタでの最終的な出力は依然として二層にすぎないことが注記されなければならないが、複数のＰＥＣチップが必要とされるだろう。３２０ｐｐｉでの４色に対するサポートがある場合、復元出力帯域幅要件は（ページ幅が１２インチなのか、それとも８．５インチなのかに関係なく）毎秒１ページの性能について毎秒４０ＭＢであり、最大プリンタ速度性能（毎秒３０，０００行）の間、１２インチページ幅と８．５インチページ幅についてそれぞれ毎秒８８ＭＢと毎秒６４ＭＢである。
【００５３】
ＪＰＥＧデコーダはＤＲＡＭインタフェースを介してメインメモリから直接的に送られる。圧縮量が外部ＤＲＲＡＭに対する帯域幅要件を決定する。圧縮のレベルが高まるにつれ、帯域幅は減少するが、最終的な出力画像の品質も低下する。単一色平面のＤＲＡＭ帯域幅は、圧縮係数を出力帯域幅に適用することによって容易に計算できる。例えば、圧縮係数が１０：１である３２０ｐｐｉでの単一色平面は、毎秒１ページを作成するために毎秒１ＭＢのＤＲＡＭへのアクセスを必要とする。
【００５４】
ＪＰＥＧの機能性はＪＰＥＧコアによって実現される。多岐に渡るＪＰＥＧコアが適切である。つまり、それは必要とされる計算及び制御機能を十分に速く実行するために満足な処理能力を備えた任意のＪＰＥＧコアである場合がある。例えば、ＢＴＧ  Ｘ−Ｍａｔｃｈコアは、最大印刷速度（毎秒１６００ｄｐｉで３０，０００行）の場合最高４００ｐｐｉ、及び毎秒１ページのプリンタ速度の場合８００ｐｐｉで連続階調解像度の４つの色平面の復元を可能にする最高毎秒１４０ＭＢｙｔｅｓの復元速度を有する。コアが復元だけをサポートし、より汎用化されたＪＰＥＧ圧縮／復元コアによって課される要件を削減する必要があることに注意する。コアのサイズは１０，０００ゲート以下となると予想される。復元されたデータがラインバッファに出力されることを考慮すると、ＪＰＥＧデコーダは、容易に色平面ごとに一度に行全体を復元することができ、このようにして行の中でのコンテキストの切り替えを省き、ＪＰＥＧデコーダ４の制御を簡略化する。４つのコンテキスト（色平面ごとに１つのコンテキスト）が保たれなければならず、適切なＪＰＥＧ復号パラメータだけではなく外付けのＤＲＡＭ内のカレントアドレスも含む。
【００５５】
図４では、ハーフトナー／コンポジタ装置（ＨＣＵ）２９が、連続階調（一般的にはＣＭＹＫ）層を同の二層バージョンにハーフトーン化する機能と、適切なハーフトーン化された連続階調層（複数の場合がある）の上にｓｐｏｔ１二層の層を複合する機能を結合する。プリンタ内にＫインクがない場合には、ＨＣＵ２９はＫをＣＭＹドットに適宜にマッピングできる。また、それは、ディザマトリックス選択マップ内の対応する値に基づき、ピクセル単位で２つのディザマトリックスの間で選択する。ＨＣＵ２９への入力はバッファ３７を通して（ＪＰＥＧデコーダ装置から）拡大された連続階調層、バッファ３８を通して拡大された二層のｓｐｏｔ１層、バッファ３９を通した連続階調層と一般的には同じ解像度の拡大されたディザマトリックス選択ビットマップ、及びバッファ４０を通る完全ドット解像度でのタグデータである。ＨＣＵ２９は、外付けのＤＲＡＭから読み取られる最高２つのディザマトリックスを使用する。ＨＣＵ２９から４１にあるラインローダ／フォーマッタ装置（ＬＬＦＵ）への出力は、最高６つの色平面でのプリンタ解像度二層画像線の集合である。一般的には、連続階調はＣＭＹＫまたはＣＭＹであり、二層ｓｐｏｔ１層はＫである。
【００５６】
図５では、ＨＣＵがさらに詳細に示されている。いったん起動すると、ＨＣＵは、それがページ端条件を検出するまで、あるいはそれがその制御レジスタを介して明示的に停止されるまで先に進む。ＨＣＵの第１タスクは、スケール装置４３などのそれぞれのスケール装置で、４２などのバッファ平面で受信されたすべてのデータを水平に且つ垂直にプリンタ解像度にスケーリングすることである。
【００５７】
スケール装置は、プリンタ解像度に水平に且つ垂直に連続階調または二層データをスケーリングする手段となる。スケーリングは、両方の寸法で整数の回数データ値を複製することにより達成される。データをスケーリングするプロセスは、当業者によく知られているだろう。
【００５８】
マージン装置５７によってスケール装置４３に、前進ドットと前進行という２個の制御ビットが提供される。前進ドットビットは、状態機械が（ページマージン、及びプリントヘッド内の重複するセグメントのためのドットデータの作成に有効である）同じドットデータの複数のインスタンスを生成できるようにする。前進行ビットは、状態機械が、ドットのある特定の行がいつ終了するのかを制御できるようにし、それによりプリンタマージンに応じたデータの切り捨てを可能にする。それは、スケール装置が、特殊な行端論理を必要とするのも省く。スケール装置への入力は完全なラインバッファである。行は、行の複製によって垂直の拡大を達成するために倍率回数使用され、各行の中で、各値は、ピクセル複製によって水平の拡大を達成するために倍数回数使用される。いったん入力線が倍数回数使用される（前進行ビットが倍数回数設定される）と、アドレスの入力バッファ選択ビットがトグルされる（二重バッファ化）。スケール装置はアドレスだけを生成するため、スケール装置の論理は８ビットと１ビットのケースで同じである。
【００５９】
連続階調層のそれぞれは別の解像度となることがあるため、それらは独立してスケーリングされる。バッファ４５での二層ｓｐｏｔ１層、及びバッファ４６でのディザマトリックス選択層もスケーリングされる必要がある。バッファ４７での二層タグデータは、正しい解像度で確立され、スケーリングされる必要はない。拡大されたディザマトリックス選択ビットは、２つのディザマトリックスから単一の８ビット値を選択するためにディザマトリックスアクセス装置４８によって使用される。８ビット値は、単にそれを特別な８ビット連続階調値に比較するだけである４つのコンパレータ、４４、及び４９から５１に出力される。実際のディザマトリックスの生成はプリントヘッドの構造に依存し、ディザマトリックスを生成するための一般的なプロセスは当業者によく知られているだろう。連続階調値が８ビットディザマトリックス値より大きい場合、１が出力される。大きくない場合は、０が出力される。その後、これらのビットは、（特定のドットがページの印刷可能領域の内側にあるかどうかに関係なく）５２から５６ですべて、マージン装置５７からのｉｎＰａｇｅビットと論理積（ＡＮＤ）を取られる。ＨＣＵ内の最終段階は、複合段階である。６つの出力層のそれぞれについて、装置５８のような、それぞれ６つの入力を含む単一のドットマージャ装置がある。各ドットマージャ装置からの単一出力ビットは、入力ビットのどれかまたはすべての組み合わせである。これにより、スポットカラーを（試験目的のための赤外線を含む）任意の出力色平面に配置し、（プリントヘッドの中に黒いインクが存在しない場合）黒を青緑色、赤紫色、及び黄色にマージし、タグドットデータを可視平面に配置することができる。フィクサティフ色平面も容易に作成できる。ドット再編成（ｒｅｏｒｇ）装置５９が、指定された色平面のために生成されたドットストリームを採取することと、出力がセグメント順、及びセグメント内のドット順になるように、それを３２ビット量に編成することを担当する。重複するセグメントのためのドットはセグメント順で生成されないという事実のため、最小の並べ替えが必要とされる。
【００６０】
２つの制御ビット、つまり前進ドットと前進行が、マージン装置５７によってスケール装置に提供される。前進ドットビットは、状態機械が、（ページマージン、及びプリントヘッド内の重複するセグメントのためのドットデータを作成するために有効である）同じドットデータの複数のインスタンスを生成できるようにする。前進行ビットは、状態機械が、ドットのある特定の行がいつ終了するのかを制御できるようにし、それによりプリンタマージンに応じたデータの切り捨てを可能にする。それは、スケール装置が特別な行端論理を必要とするのも省く。
【００６１】
コンパレータ装置は、単純な８ビットの「より大きい」コンパレータを含む。それは、８ビットの連続階調値が８ビットのディザマトリックス値より大きいかどうかを判断するために使用される。従って、コンパレータ装置は２つの８ビット入力を取り込み、単一の１ビット出力を生じさせる。
【００６２】
図６では、ドットマージャ装置のさらに詳細が示されている。それは、二層ディザリング済みデータ、ｓｐｏｔ１カラー、及びタグデータを実際のプリントヘッド内のタグデータにマッピングする手段となる。各ドットマージャ装置は、６個の１ビット入力を取り込み、その色平面の出力ドットを表す単一のビット出力を生じさせる。６０での出力ビットは入力ビットのどれかまたはすべての組み合わせである。これにより、スポットカラーを（試験目的のための赤外線を含む）任意の出力色平面に配置し、（プリントヘッド内に黒インクがない場合に）黒を青緑色、赤紫色及び黄色にマージし、タグドットデータを可視平面に配置できるようにする。フィクサティフのための出力も、入力ビットのすべてを結合するだけで容易に生成できる。ドットマージャ装置は、該６個の入力ビットに対するマスクとして使用される６ビットＣｏｌｏｒＭａｓｋレジスタ６１を含む。入力ビットのそれぞれは、対応するＣｏｌｏｒＭａｓｋレジスタビットと論理積（ＡＮＤ）を取られ、その後、結果として生じる６ビットがともに論理和（ＯＲ）を取られ、最終的な出力ビットを形成する。
【００６３】
図７では、色平面のために生成されたドットビームを取り、出力がセグメント順に、及びセグメント内のドット順になるように、それを３２ビット量に編成することを担当するドット再編成（ｒｅｏｒｇ）装置（ＤＲＵ）が示されている。重複するセグメントのためのドットはセグメント順に生成されないという事実のため、最小の並べ替えが必要とされる。ＤＲＵは３２ビットのシフトレジスタ、標準３２ビットレジスタ、及び標準１６ビットレジスタを含む。５ビットカウンタがこれまで処理されたビット数を追跡調査する。どのビットが出力される必要があるのかに関してＤＲＵに指示するために、ディザマトリックスアクセス装置（ＤＭＡＵ）からのドット前進信号が使用される。
【００６４】
図７では、レジスタ（Ａ）６２はサイクルごとに計時される。それは、ドットマージャ装置（ＤＭＵ）によって生成される３２個の最も最近のドットを含む。完全３２ビット値は、簡略な５ビットカウンタを介してＤＲＵ状態機械４５により生じるＷｒｉｔｅＥｎａｂｌｅ信号によって３２サイクルごとにレジスタ（Ｂ）６３にコピーされる。レジスタ（Ｂ）６３からの１６個の奇数ビット（ビット１、３、５、７等）が、同じＷｒｉｔｅＥｎａｂｌｅパルスでレジスタ（Ｃ）６５にコピーされる。その後、３２ビットマルチプレクサ６６が、状態機械からの２ビットに基づき、以下の３つの出力の間で選択する。
【００６５】
・レジスタＢからの完全３２ビット
・レジスタＡからの１６個の偶数ビット（ビット０、２、４、６等）及びレジスタＢの１６個の偶数ビットから構成される３２ビット値。レジスタＡからの該１６個の偶数ビットはビット０から１５を形成するが、レジスタＢからの該１６個の偶数ビットはビット１６から３１を形成する。
・レジスタＢの１６個の奇数ビット（ビット１、３、５、７等）とレジスタＣの１６ビットから構成される３２ビット値。レジスタＣのビットはビット０から１５を形成するが、レジスタＢからの奇数ビットはビット１６から１３を形成する。
【００６６】
ＤＲＵのための状態機械は表１に示すことができる。その状態機械は状態０で起動する。それは３２サイクルごとに状態を変える。３２サイクルの間、単一のｎｏＯｖｅｒｌａｐビットがそれらの３２サイクルのすべてのドット前進ビットのＡＮＤ（論理積）を収集する（ｎｏＯｖｅｒｌａｐ＝サイクル０の場合のドット前進、及びｎｏＯｖｅｒｌａｐ＝サイクル１から３１の場合のｎｏＯｖｅｒｌａｐ  ＡＮＤ（論理積）ドット前進）。
【００６７】
【表２】
0004546697.tif 000003
【００６８】
図５のマージン装置（ＭＵ）５７は、ディザマトリックスアクセス装置（ＤＭＡＵ）４８からの前進ドット信号と前進行信号を、現在のページのページマージンに基づいて一般的な制御信号に変換することを担当する。それは、頁端条件の作成も担当する。ＭＵは、ページ全体でのドットと行のカウンタを保つ。ページの始まりで両方とも０に設定される。ドットカウンタは、ＭＵがＤＭＡＵからドット前進信号を受信するたびに１進められる。ＭＵがＤＭＡＵから行前進信号を受信すると、行カウンタが増分され、ドットカウンタは０にリセットされる。毎サイクル、現在の行の値とドットの値がページのマージンに比較され、これらのマージンに基づいて、適切な出力ドット前進信号、行前進信号及び、マージン内信号が発せられる。ＤＭＡＵはＨＣＵ用の実質的なメモリ要件だけを含む。
【００６９】
図８では、ラインローダ／フォーマッタ装置（ＬＬＦＵ）が示されている。それは、ＨＣＵからドット情報を受信し、指定された印刷行のドットを適切なバッファ記憶領域に（いくつかはチップ上に、いくつかは外付けのＤＲＡＭ３４に）ロードし、それらをプリントヘッドに必要とされる順序にフォーマットする。その外部インタフェースという点でのＬＬＦＵの高水準ブロック図は、図９に図示されている。ＬＬＦＵへの入力６７は６個の３２ビットのワードと１個のＤａｔａＶａｌｉｄビットの集合であり、すべてはＨＣＵによって生成される。出力６８は、６色から成る最大１５個のプリントヘッドセグメントを表す９０ビットの集合である。プリントヘッド内で実際に何色の色が使用されるのかに応じて、すべての出力ビットが有効でない可能性がある。
【００７０】
前記に参照されたプリントヘッド上の発射ノズル、つまりオフセット列の中のノズルの物理的な配置は、同じ色の奇数ドットと偶数ドットが、２つの別々の行のためであることを意味している。偶数ドットは行Ｌのためであり、奇数ドットは行Ｌ−２のためである。加えて、ある色のドットと別の色のドット間の行数がある。同じドット位置のための６つの色平面は、ＨＣＵによって一度に計算されるため、同じドットが適切なカラーノズルの下に配置されるまで色平面ごとにドットデータを遅延するニーズがある。
【００７１】
各バッファ行のサイズは、プリントヘッドの幅に依存する。単一のＰＥＣが最高１５個のプリントヘッドセグメントのためのドットを生成するので、単一の奇数バッファ行または偶数バッファ行は、従って合計９６００ビット（１２００バイト）の６４０ドットの１５の集合となる。例えば、色６奇数ドットに必要とされるバッファは合計してほぼ４５ＫＢｙｔｅｓになる。
【００７２】
製造技法が有能である場合には、必要なバッファの集合全体がＰＥＣチップの上に設けられる可能性がある。それ以外の場合、色２以降のためのバッファは外付けＤＲＡＭに記憶できる。これにより、色平面間の距離が将来変化する可能性があるとしても、ＰＥＣは有効になることができる。すべてはその特定のドット行を基準にして印刷される（追加ラインバッファは必要とされない）ため、ＰＥＣ上に色１のための偶数ドットを保つことは瑣末である。加えて、色１奇数ドットをバッファに入れるために必要とされる２行の半行は、かなりのＤＲＡＭ帯域幅を節約する。ページがきれいな端縁を有するように、ページが印刷される前に（チップ上及びＤＲＡＭ内の）多様なラインバッファにはすべての０が事前ロードされる必要がある。頁端は、それがきれいな端縁を有するようにＨＣＵによって自動的に生成される。
【００７３】
図１０では、Ｃｏｌｏｒ  Ｎ  ＯＥＳｐｌｉｔ（図９のＯｅｓｐｌｉｔ７０を参照）のブロック図、及び図９の２つのバッファＥとＦ、７１、７２のそれぞれのブロック図は図１０と図１１に示されている。バッファＥＦは、データを図３のプリントヘッドインタフェース（ＰＨＩ）３２に転送するための二重バッファ化された機構である。従って、バッファＥとＦは同一の構造を有する。ドットの１行の処理の間、２つのバッファの内の一方が書き込まれ、他方が読み出される。該２つのバッファは、ＰＨＩから行同期信号を受信すると、論理的にスワップされる。バッファＥとＦの両方とも、図１１に図示されるように、各職１サブバッファで６個のサブバッファから構成され、色１サブバッファは７３番と番号を付けられる。各サブバッファのサイズは、セグメントあたり１２８０ドットで１５個のセグメントを保持するのに十分な２４００バイトである。メモリは一度に３２ビット、アクセスされるため、（１０ビットのアドレスを必要とする）各サブバッファには６００のアドレスがある。それぞれの色のサブバッファでは、すべての偶数ドットは奇数ビットの前に配置される。（１５セグメントより少なく印刷するための）未使用の空間がある場合、それは各色のサブバッファの最後に位置する。各サブバッファから実際に使用されるメモリ量は、ＰＥＣによって実際にアドレスされるセグメントの数に直接的に関係する。１５セグメントのプリントヘッドの場合、未使用の空間がない、１２００バイトの奇数ドットが後に続く１２００バイトの偶数ビットがある。利益のあるように使用されるサブバッファの数は、プリントヘッドで使用される色数に直接的に関係する。サポートされている色の最大数は１６である。
【００７４】
バッファＥとＦそれぞれのためのアドレス指定復号回路構成要素は、６個すべてのサブバッファに単一の３２ビットアクセス――６すべてからの読み取りまたは６の内の１つへの書き込みを行うことができるほどである。合計６個の出力ビットに対して、各色バッファから読み取られる３２ビットの内の１個のビットだけが選択される。プロセスは図１１に図示されている。アドレスの１５ビットが、３２ビットを選択するために使用されているアドレスの１０ビットによる特定のビットの読み取りを可能にし、アドレスの５ビットがそれら３２から１ビットを選ぶ。すべての色サブバッファがこの論理を共用するため、単一の１５ビットのアドレスが、各色ごとに１ビット、合計６ビットを発する。各サブバッファ７３から７８は専用のＷｒｉｔｅＥｎａｂｌｅ行を有し、単一の３２ビット値を指定サイクルの特定の色バッファに書き込むことができるようにする。個々のＷｒｉｔｅＥｎａｂｌｅｓは、単一のＷｒｉｔｅＥｎａｂｌｅ入力をＣｏｌｏｒＳｅｌｅｃｔの復号された形式と論理積を取ることによって生成される。実際にはただ１つのバッファだけが同期してデータを引き入れるため、行７９上の３２ビットのＤａｔａＩｎが共用される。
【００７５】
バッファＥとＦから読み取るためのアドレスの作成は簡単である。各サイクルは、ある特定のセグメントのための色ごとに１ビットを表す６ビットをフェッチするために使用されるビットアドレスを作成する。６４０を現在のビットアドレスに追加することにより、次のセグメントの同等なドットに進む。奇数ドットと偶数ドットはバッファ内で分けられているため、（１２８０ではなく）６４０を追加する。該偶数ドットを表すデータを取り出すためにＮｕｍＳｅｇｍｅｎｔｓ回これを実行し、それらのビットをＰＨＩに転送する。ＮｕｍＳｅｇｍｅｎｔｓ＝１５のとき、ビット数は９０（１５×６ビット）である。それから、奇数ビットについてプロセスが繰り返される。この偶数／奇数ビット生成プロセス全体が６４０回繰り返され、毎回開始アドレスを増分する。このようにして、すべてのドット値が、６４０×２×ＮｕｍＳｅｇｍｅｎｔサイクルでプリントヘッドによって必要とされる順序でＰＨＩに転送される。ＮｕｍＳｅｇｍｅｎｔ＝１５のとき、サイクル数は１９，２００サイクルである。プリントヘッド内で実際に使用される色の数に関係なく、６ビット（各色のバッファから１ビット）が指定読み取りサイクルで生成されることに注意する。
【００７６】
加えて、図９の９０ビット転送レジスタ９０に書き込むためのＴＷｒｉｔｅＥｎａｂｌｅ制御信号を生成する。ＬＬＦＵはＰＨＩの前に起動するため、ＰＨＩからの前進パルスの前に第１値を転送しなければならない。また第１前進パルスの準備を整えて次の値も生成しなければならない。解決策は、ＮｕｍＳｅｇｍｅｎｔｓサイクル後に第１値を転送レジスタに転送してから、ＮｕｍＳｅｇｍｅｎｔｓサイクル後に失速し、次のＮｕｍＳｅｇｍｅｎｔｓサイクルグループを起動するために前進パルスを待機することである。いったん第１前進パルスが到着すると、ＬＬＦＵはＰＨＩに同期する。
【００７７】
単一ドットラインの読み取りプロセスは、以下の擬似コードに示されている。
【００７８】
【表３】
0004546697.tif 000004
【００７９】
読み取りプロセスがＥまたはＦからＰＨＩにデータを転送している間、書き込みプロセスは他のバッファでの次のドット行を作成している。
【００８０】
ＥまたはＦに書き込まれているデータは、ＨＣＵによって生成される色１データ、及び（ＤＲＡＭから供給される）バッファＤからの色２から６のデータである。色１データは、ＨＣＵのＯｕｔｐｕｔＶａｌｉｄフラグがセットされるときは必ずＥＦに書き込まれ、色２−６データはレジスタＣからの他の日時の間に作成される。
【００８１】
図９の８１であるバッファＯＥ１は、色１について近接する３２ドットの単一ＨＣＵを保持するために使用される３２ビットのレジスタである。ドットはページで近接しているが、奇数ドットと偶数ドットは別々のときに印刷される。
【００８２】
バッファＡＢ８２は、２ドット行分、色１のための奇数ドットデータを遅延するための二重バッファ化機構である。従って、バッファＡとＢは同一構造を有する。ドットの行の処理中、２つのバッファの内の１つが読み取られてから、書き込まれる。２つのバッファは、ドット行全体が処理された後に論理的にスワップされる。単一ビットフラグＡＢＳｅｎｓｅが、２つのバッファの内のどれが読み取られ、書き込まれるのかを突き止める。
【００８３】
ＨＣＵは、第１フラグが行のために送信された後の３２サイクルごとである、出力有効制御フラグがセットされるときに必ず、色１の３２ビットを提供する。該３２ビットは、単一ドット行のための３２ドットの近接する集合―つまり、１６個の偶数ビット（ビット０、２、４等）及び１６個の奇数ビット（ビット１、３、５等）を定義する。出力有効制御フラグはＯＥ1レジスタ８１のためのＷｒｉｔｅＥｎａｂｌｅ制御として使用される。２つのＯｕｔｐｕｔＶａｌｉｄ信号ごとにＨＣＵデータを処理する。ＨＣＵ色１データの該１６個の偶数ビットは、レジスタＯＥ1の該１６個の偶数ビットと結合され、偶数色１データの３２ビットを作る。同様に、ＨＣＵ色１データの該１６個の奇数ビットは、レジスタＯＥ1の該１６個の奇数ビットと結合され、奇数色１データの３２ビットを作る。２のグループの第１ＯｕｔｐｕｔＶａｌｉｄ信号の受信時に、奇数データをバッファＥＦ内の図１１の色１、７３に転送するためにバッファＡＢを読み取る。２のグループの第２ＯｕｔｐｕｔＶａｌｉｄ信号の受信時に、奇数データの３２ビットを過去に読み取ったバッファＡＢ内の同じ場所に書き込み、偶数データの３２ビットをバッファＥＦ内の色１に書き込む。
【００８４】
ＨＣＵｈ、ＯｕｔｐｕｔＶａｌｉｄ制御フラグがセットされると必ず色平面ごとに３２ビットのデータを提供する。これは、一定の起動時間中を除き３２のサイクルごとに発生する。該３２ビットは、単一のドット行のための３２ドット――１６個の偶数ドット（ビット０、２、４等）と１６個の奇数ドット（ビット１、３、５等）の近接集合を定義する。
【００８５】
バッファＯＥ1（図１０の８３）は色１のための単一の３２ビット値を記憶するために使用されるが、バッファＯＥ2からＯＥ6はそれぞれ色２から６のための単一３２ビット値を記憶するために使用される。ちょうど色１のためのデータが、６４サイクルごとに（２つのＯｕｔｐｕｔＶａｌｉｄフラグごとに１回）色１奇数ドットを表す３２ビットと色１偶数ビットを表す３２ビットに分割されるように、残りの色平面も偶数ドットと奇数ドットに分割される。
【００８６】
しかしながら、ドットデータは、直接的にバッファＥＦに書き込まれる代わりに数多くの行、遅延され、バッファＣＤ（図９内の８４）を介してＤＲＡＭに書き出される。指定された行のドットはＤＲＡＭに書き込まれるが、過去の行のドットはＤＲＡＭから読み取られ、バッファＥＦ（７１、７２）に書き込まれる。このプロセスは、バッファＥＦに色１を書き込むプロセスとインタリーブされて実行されなければならない。
【００８７】
図１０の行８５上でＯｕｔｐｕｔＶａｌｉｄフラグがＨＣＵから受信されるたびに、３２ビットの色ＮデータがバッファＯＥN（８３）に書き込まれる。第２ＯｕｔｐｕｔＶａｌｉｄフラグごとに、結合された６４ビット値が色バッファＮ（８６）に書き込まれる。これはすべての色平面２から６について同時に発生する。色バッファＮ（８６）は、２つの完全なセグメントのためのドットを記憶できるようにするために、６４ビット（３２０バイト）の４０の集合を含む。これにより、過去のセグメントのデータ（奇数ドットと偶数ドットの両方）のための完全なセグメント生成時間（２０×６４＝１２８０サイクル）をＤＲＡＭに書き出すことができる。書き込みのためのアドレス生成は簡単である。行８７のＣｏｌｏｒＮＷｒｉｔｅＥｎａｂｌｅ信号は、第２ＯｕｔｐｕｔＶａｌｉｄフラグごとに出される。アドレスは０で開始し、３９まで、第２ＯｕｔｐｕｔＶａｌｉｄフラグごとに増分する。４０に進む代わりに、アドレスは０にリセットされ、このようにして二重バッファ化方式を提供する。これは、ＯｕｔｐｕｔＶａｌｉｄフラグの間に読み取りが発生しない限りうまく行き、過去のセグメントのデータは単一のセグメントのデータを生成するために要する時間内にＤＲＡＭに書き込むことができる。プロセスは以下の擬似コードに示される。
【００８８】
【表４】
0004546697.tif 000005
【００８９】
読み取りのためのアドレス生成は、それがＤＲＡＭアクセス（読み取りと書き込みの両方）、バッファＥＦアクセス、従って色１生成のためのタイミングに結び付けられているためより扱いにくい。それはさらに完全に後述される。
【００９０】
バッファＣ、Ｄ、Ｅ、Ｆ及び色Ｎのためのアドレス生成は、すべてＤＲＡＭアクセスのタイミングに結び付けられ、バッファＥとＦに関する色１処理とは干渉してはならない。基本原理は、色Ｎの単一セグメント（奇数ドットまたは偶数ドットのどちらか）のためのデータは、ＤＲＡＭからバッファＥＦにバッファＣＤを介して転送されるという点である。いったんデータがＤＲＡＭから読み取られると、それらのドットはＣｏｌｏｒＢｕｆｆｅｒＮの中の値に基づいて置換される。これは、奇数ドットと偶数ドットの色のそれぞれについて行われる。ドットに値する完全なセグメントが蓄積された後（６４サイクルの２０のセット）、プロセスは再開する。いったん指定された印刷行内のすべてのセグメントのデータがＤＲＡＭから、及びＤＲＡＭに転送されると、その色のＤＲＡＭバッファのためのカレントアドレスは、それが、色の行の特定のデータがＤＲＡＭから読み戻されるまで適切な数の行となるように進められる。その結果、色Ｎ（奇数または偶数のどちらか）は、色Ｎ（同じ奇数／偶数向き）をバッファＣにコピーしている間に、ＤＲＡＭからバッファＤの中に読み取られる。データのバッファＣへのコピーは、ＯｕｔｐｕｔＶａｌｉｄフラグが２０の転送の間に発生するかどうかに応じて、２０サイクルまたは２１サイクルを要する。いったん両方のタスクが終了すると（一般的にはＤＲＡＭアクセスの方がより低速なタスクとなるだろう）、プロセスの第２部分が開始する。バッファＣ内のデータがＤＲＡＭに書き込まれ（ちょうど読み取られたのと同じロケーション）、バッファＤ内のデータがバッファＥＦにコピーされる（色１データが転送されているため、ＯｕｔｐｕｔＶａｌｉｄフラグがセットされている間、やはり色ＮデータはバッファＥＦには転送されない）。両方のタスクが終了すると、同じプロセスが色Ｎ（奇数または偶数のどちらか）の他の向きについて発生する。二重プロセス全体が１０回発生する。それから、ＤＲＡＭ内のカレント行のそれぞれのアドレスが、次の行の処理が開始するために更新される。
【００９１】
帯域幅という点では、ドットデータバッファのためのＤＲＡＭアクセスが、ＰＥＣからの全ＤＲＡＭアクセスの大多数を消費する。印刷行ごとに色２から６のドット行全体を読み取り、色２から６のドット行全体を書き込む。最大１５個のセグメントの場合、これは印刷行ごとに２×５×１５×１２８０ビット＝１９２，０００ビット（２４，０００バイト）に等しくなる。最も高速の印刷システム（毎秒３０，０００行）の場合、これは毎秒６８７ＭＢに等しくなる。毎秒１ページの印刷の場合、必要とされる帯域幅は毎秒３１２ＭＢである。帯域幅は大変高いため、ＤＲＡＭ内の各色のための多様な半行アドレスは、使用されているメモリタイプについて最適化される必要がある。例えばＲＤＲＡＭメモリシステムでは、まさに最初の半行バッファが、色事に、１ＫＢｙｔｅ境界に位置合わせされ、ＤＲＡＭアクセスでのページヒットを最大限にする。多様なセグメントが処理されるので、次のセグメントの開始が１ＫＢｙｔｅページ内のバイト９６０で位置合わせされると、該６４０ビットのアクセスが２ページに及ぶことを保証することが必要である。従って、変数ＤＲＡＭＭａｘＶａｌがこのケースがないかチェックするために使用され、それが発生すると、アドレスはページ位置合わせされる次の半行バッファについて切り上げられる。その結果、唯一の無駄は１３個のセグメントごとの６４バイトであるが、完全に単一ページ内での６４０ビットアクセスという優位点を有する。
【００９２】
アドレス生成プロセスは、２０×３２ビットの書き込みが後に続く２０×３２ビットの読み取りの１０セットに値するＮｕｍＳｅｇｍｅｎｔｓと見なすことができ、それは以下の擬似コードに示されている。
【００９３】
【表５】
0004546697.tif 000006
【００９４】
ＭａｘＨａｌｆＣｏｌｏｒｓレジスタが、別々に処理された奇数色と偶数色という点での色数より１少ないが、色１を含んでいないことに注意する。例えば、標準的な６色印刷システムという点では、１０（奇数と偶数の色２から６）あるため、ＭａｘＨａｌｆＣｏｌｏｒｓは９に設定される必要がある。
【００９５】
ＬＬＦＵは、プリントヘッドインタフェース（ＰＨＩ）３２のために最初の１８０ビットのデータを準備するために２ＮｕｍＳｅｇｍｅｎｔｓサイクルを必要とする。その結果、プリントヘッドが起動される必要があり、第１ＬｉｎｅＳｙｎｃパルスは、ＬＬＦＵが起動した後のこの期間に発生しなけばならない。これにより、初期の転送値が有効となり、次の９０ビット値が転送レジスタにロードされる準備が完了することができるようになる。
【００９６】
プリントヘッドインタフェース（ＨＩ）３２は、プロセッサがプリントヘッドに印刷されるドットをロードするための手段であり、実際のドット印刷プロセスを制御する。それはＬＬＦＵからの入力を取り込み、プリントヘッド自体にデータを出力する。ＰＨＩは多岐に渡るプリントヘッド長及びフォーマットを処理できる。幅広い動作カスタム化という点では、ＰＨＩは表３３に従ってパラメータ化される。
【００９７】
【表６】
0004546697.tif 000007
【００９８】
ＰＨＩの内部構造は、最大６色、転送ごとに８個のセグメント、及び最大２つのセグメントグループに対処する。これは、完全ｂｌｅｅｄでＡ４／レターを印刷することができる１５セグメント（８．５インチ）のプリンタには十分である。必要に応じてさらに幅広いプリントを作成するために、複数のＰＥＣを連結できる。
【００９９】
プリントヘッドインタフェース（ＰＨＩ）は、以下を含む。
・ステッピングモータだけではなく、複数のＰＥＣチップにも同期信号を提供する（並置（ｓｉｄｅ−ｂｙ−ｓｉｄｅ）印刷及び両面（ｆｒｏｎｔ／ｂａｃｋ）印刷を可能にする）ＬｉｎｅＳｙｎｃＧｅｎ装置（ＬＳＧＵ）
・データをＭｅｍｊｅｔプリントヘッドに転送するＭｅｍｊｅｔインタフェース（ＭＪＩ）
【０１００】
図１２には、プリントヘッドインタフェース（ＰＨＩ）３２の内部構造が示されている。ＰＨＩには２つのＬＳＧＵ８９、９０がある。第１ＬＳＧＵ９０は、すべての同期されたチップ内のＭｅｍｊｅｔインタフェース（ＭＪＩ）を制御するために使用されるＬｉｎｅＳｙｎｃ０（ＬＳ０）を生成する。第２ＬＳＧＵ８９は、用紙駆動ステッピングモータを脈動する（ｐｕｌｓｅ）するために使用されるＬｉｎｅＳＹｎｃ１（ＬＳ１）を生成する。
【０１０１】
９１にあるチップ上のマスタ／スレーブピンは、マスタ／スレーブ関係性によって複数のチップを並置印刷、両面印刷等のために連結できるようにする。マスタ／スレーブピンがＶＤＤに取り付けられると、チップはマスタと見なされ、ＬｉｎｅＳｙｎｃＧｅｎ装置９０によって生成されるＬｉｎｅＳｙｎｃパルスは、２つの３値状態イネーブル９２によってすべてのチップが共用する、２つの３値状態ＬｉｎｅＳｙｎｃ共通行ＬｉｎｅＳｙｎｃ０の上にイネーブルされる。マスタ／スレーブピンがＧＮＤに取り付けられると、チップはスレーブと見なされ、２つのＬｉｎｅＳｙｎｃＧｅｎ装置８９、９０によって生成されるＬｉｎｅＳｙｎｃパルスは、共通のＬｉｉｎｅＳｙｎｃ行の上にイネーブルされない。このようにして、マスタチップのＬｉｎｅＳｙｎｃパルスは、すべての接続されているチップ上でＰＨＩによって使用される。
【０１０２】
ＬｉｎｅＳｙｎｃＧｅｎ装置（ＬＳＧＵ）８９、９０は、ページを印刷するために必要とされる同期パルスの生成を担当する。各ＬＳＧＵは、行同期をイネーブルするために外部ＬｉｎｅＳｙｎｃ信号を生成する。ＬＧＳＵ内部のジェネレータは、「継続する」ように言われるとき、及びその後停止するように言われるまであらゆる非常に多くのサイクル、ＬｉｎｅＳｙｎｃパルスを生成する。ＬｉｎｅＳｙｎｃパルスは次の行の始まりを定義する。ＬｉｎｅＳｙｎｃパルス間の正確なサイクル数は、ジェネレータごとに１つづつ、ＣｙｃｌｅＢｅｔｗｅｅｎＰｕｌｓｅｓレジスタによって決定される。それは少なくともある行を印刷し、別の行をロードできるほど長くなくてはならないが、所望されるように（例えば、用紙トランスポート回路構成要素の特別要件に対処するために）さらに長くなることがある。ＣｙｃｌｅＢｅｔｗｅｅｎＰｕｌｓｅｓレジスタが行印刷時間未満の数に設定されると、各ＬｉｎｅＳｙｎｃパルスが特定の行が印刷を終了する前に到達するため、ページは適切に印刷しないだろう。
【０１０３】
以下のインタフェースレジスタがＬＳＧＵ内に含まれる。
【０１０４】
【表７】
0004546697.tif 000008
【０１０５】
ＬｉｎｅＳｙｎｃパルスはＬＧＳＵから直接的に使用されない。９１でのマスタ／スレーブピンがマスタに設定される場合にだけ、ＬｉｎｅＳｙｎｃ０パルスは３値状態のＬｉｎｅＳｙｎｃ０行９７の上にイネーブルされる。その結果、ＬｉｎｅＳｙｎｃパルスは、マスタＰＥＣによって生成されるような形式だけで使用される（スレーブＰＥＣによって生成されるパルスは無視される）。
【０１０６】
ＭｅｍＪｅｔインタフェース（ＭＪＩ）９３は、９４にあるＭｅｍｊｅｔプリントヘッドにデータを転送し、Ｍｅｍｊｅｔインタフェースに、データの次の行の印刷をいつ開始するのかを教える。それは、指定されたセグメントからのフィードバックをイネーブルするためにも使用される。Ｍｅｍｊｅｔプリントヘッド９５自体が、発射プロファイルが図３のＰＣシリアルインタフェース３６によってプログラミングされる、そのノズルの発射シーケンスの制御を担当する。ＭＪＩは、第１８．１項に説明されるプリントヘッドロード順に従う状態機械を含み、それは予熱サイクル及び清掃サイクルのための機能性も含んでよい。色ごとのドットカウントもＭＪによって保たれる（以下参照）。
【０１０７】
ＭＪＩは、以下の２つのデータソースの選択からプリントヘッドの中にデータをロードする。
・すべて１。つまり、すべてのノズルがそれ以降の印刷サイクルの間に発射し、予熱サイクルまたは清掃サイクルのためにプリントヘッドをロードするための標準的な機構である。
・ＬＬＦＵの転送レジスタに保持される９０ビット入力から。これは画像を印刷する標準的な手段である。第１転送では、第１の４８ビットがプリントヘッドに送信され、第２の転送では、最後の４２ビットがプリントヘッドに送信され、１番上の６ビットは０である。いったんすべての９０ビットが送信されると、１ビット「前進」制御パルスがＬＬＦＵに送信される。
【０１０８】
ＭＪＩはそれがページのために何行を印刷しなければならないのかを知っている。ＭＪＩは「継続する」ように言われると、それは（ＮＰＳｙｎｃパルスを介してプリントヘッドに）最初の行を開始する前にＬｉｎｅＳｙｎｃパルスを待機する。いったんそれが行のロード／印刷を終了すると、それは次の行を開始する前に次のＬｉｎｅＳｙｎｃパルスまで待機する。いったん指定された数の行がロード／印刷されると、ＭＪＩは停止し、追加のＬｉｎｅＳｙｎｃパルスを無視する。従って、ＭＪＩは９７で直接的にＬＬＦ３１（図３と図４を参照）に、（すべての同期チップの間で共用される）９７でＬｉｎｅＳｙｎｃ０に、及び外部ＭｅｍＪｅｔプリントヘッド９５に連結される。ＭＪＩはＬＬＦＵからの９０ビットのデータを受け入れる。これらの９０ビットの内、セグメント数及び色数に一致するビットだけが有効となるだろう。ＭＪＩの状態機械は、どのビットが有効であるのか、及びどのビットが有効ではないのかに注意しない―それは、ビットをプリントヘッドに渡すだけにすぎない。データ線及びＭＪＩから出てくる制御信号は、後述されるようにチップのピンアウトに結線される。
【０１０９】
ＭＪＩは、最大２つのセグメントグループへの、転送あたり最大８個のセグメントに同期して引き入れられる、最大６色を含むプリントヘッドへの接続部数を有する。表３５は、ＭＪＬに関する入力と出力の向きを含む接続部を一覧表示する。名称は、プリントヘッド上のピン接続部に対応する。
【０１１０】
【表８】
0004546697.tif 000009
【０１１１】
ＭＪＩは、プリントヘッドから発射されるそれぞれの色のドット数のカウントを維持する。色ごとのドットカウントは、プロセッサの制御下で個々にクリアされる３２ビット値である。典型的な使用では、ドットカウントは、毎ページまたは半ページごとに読み取られ、クリアされるが、３２ビット長では、各ドットカウントが、８インチ×１２インチの１７ページという最大カバレージドットカウントを保持することができる。該ドットカウントは、インクカートリッジがいつインク不足になるのかを予測する目的でＱＡチップを更新するためにプロセッサによって使用される。プロセッサは、ＱＡチップから、色のそれぞれについてカートリッジ内のインク量を知っている。滴数のカウントが、インクセンサに対するニーズを排除し、インク溝が乾燥するのを防ぐ。更新された滴数カウントが、毎ページ後にＱＡチップに書き込まれる。十分なインクが残っていない限り新しいページは印刷されず、ユーザが、印刷し直されなければならない、価値のない半印刷済みページを得ることなくインクを交換できるようにする。
【０１１２】
図１３では、Ｃｏｌｏｒ  Ｎのドットカウンタのレイアウトが示されている。すべての６つのドットカウンタが、好ましくは構造で同一である。該ドットカウンタは、ＨＣＵから１５行から４行のエンコーダ９９の中に、９８にある色Ｎデータを取り込む。エンコーダ９９の４つのライン出力は、加算器１００、及び１０２で３２ビットカウントを出力するＣｏｌｏｒ  Ｎドットカウント１０１に対してである。カウンタ１０１は、行１０３上のビットによってクリアされる可能性がある。カウンタ１０１のロードは、１０４のビットによって計時される。
プロセッサは、レジスタセットを介してＭＩＩと通信する。レジスタは、プロセッサが、印刷進行についてのフィードバックを受け取るだけではなく、プリントをパラメータ化できるようにする。次のレジスタがＭＪＩに含まれる。
【０１１３】
【表９】
0004546697.tif 000010
0004546697.tif 000011
【０１１４】
ＭＪＩのステータスレジスタは、以下のようなビット解釈の１６ビットレジスタである。
【０１１５】
【表１０】
0004546697.tif 000012
【０１１６】
以下の擬似コードは、単一行のためにプリントヘッドをロードするために必要とされる論理を示す。ロードがＬｉｎｅＳｙｎｃパルスが到着した後にはじめて開始することに注意する。これは、行のためのデータがＬＬＦＦＵにより作成され、プリントヘッドへの第１転送に有効であることを保証するためである。
【０１１７】
【表１１】
0004546697.tif 000013
【０１１８】
清掃サイクルと予熱サイクルは、単に、ＭＪＩに適切なレジスタを設定し、プリントヘッドの発射パルスプロファイルをプログラミングすることによって達成される。
【０１１９】
・ＳｅｔＡｌｌＮｏｚｚｌｅｓ＝１
・発射パルスプロファイルを（予熱モードの場合には）低期間に、あるいは清掃モードに適切なドロップイジェクションに設定する。
・ＮｕｍＬｉｎｅｓをノズルを発射しなければならない回数に設定する。
・継続ビットを設定してから、印刷サイクル完了時に継続ビットがクリアされるのを待機する。
【０１２０】
また、ＬＳＧＵは、正しい周波数でＬｉｎｅＳｙｎｃパルスを送信するようにプログラミングされなければならない。
【０１２１】
明細書を通して、目的は、任意の１つの実施形態または特徴の特定な集合に本発明を制限することなく、本発明の好ましい実施形態を説明することであった。当業者は、特定的な実施形態からの変化が、それにも関わらず本発明の範囲に該当することを理解できる。
【図面の簡単な説明】
【図１】  プリント機構制御装置により実行されるデータフロー及び機能を図解する図である。
【図２】  プリンタシステムの全体的なアーキテクチャとの関連でプリント機構制御装置を示す。
【図３】  プリント機構制御装置アーキテクチャを描く。
【図４】  図３のハーフトナー／コンポジタ装置（ＨＣＵ）への外部インタフェースを描く。
【図５】  図４のＨＣＵへの内部回路構成要素を示す図である。
【図６】  図５のドットマージャ装置内でのプロセスを描くブロック図を示す。
【図７】  図５のドット再編成装置内でのプロセスを描く図を示す。
【図８】  図５のラインローダ／フォーマット装置内のプロセスを描く図を示す。
【図９】  図８のＬＬＦＵ内でカラーデータを生成するための内部回路構成要素を示す図である。
【図１０】  図９に見られるＬＬＦＵの構成要素を描く。
【図１１】  図９に見られるＬＬＦＵの構成要素を描く。
【図１２】  プリントヘッドインタフェースへの内部回路構成要素を示す図である。
【図１３】  プリントヘッドインタフェース内で使用されるドットカウンタの図を示す。
【符号の説明】
１０  プリント機構制御装置（ＰＥＣ）
１２  メモリ
１２，１５  メモリバッファ
１６  ページエキスパンダ
２１  ページ
２３  プリントヘッド
２４  メモリブロック
２５／２６  ＱＡチップ
２５  マスタチップ
２６  交換式インクカートリッジＱＡチップ
２７  高速シリアルインタフェース
２９  ハーフトナー／コンポジタ（ＨＣＵ）装置
３２  プリントヘッドインタフェース
３５  ＣＰＵコア
３６  シリアルインタフェース
３７  ４平面連続階調バッファ
３８  二層ｓｐｏｔ１バッファ
３９  二層ｄｍｓｅｌｅｃｔバッファ
４０  二層タグＦＩＦＯ
４３  スケール装置
４４／４９／５０／５１  コンパレータ
４８  ディザマトリックスアクセス装置
５７  マージン装置
５９  ドット再編成（ｒｅｏｒｇ）装置（ＤＲＵ）
６１  ６ビットカラーマスクレジスタ
６２  レジスタ（Ａ）
６３  レジスタ（Ｂ）
６４  ＤＲＵ状態機械
６５  レジスタ（Ｃ）
６６  ３２ビットマルチプレクサ
６７  入力
６８  出力
７１／７２  バッファＥＦ
８１／８３  バッファＯＥ1
８２  バッファＡＢ
８４  バッファＣＤ
８６  カラーバッファＮ
８９／９０  ＬｉｎｅＳｙｎｃＧｅｎ装置
９１  パラレルインタフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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