(57)【特許請求の範囲】
【請求項１】
入力電荷から分割された電荷出力を取り出すＣ Ｃ Ｄ デバイスの電荷分割装置であって、
入力電荷を受け取るための入力と、素子のアレイと、出力とを含み、
前記素子のアレイは、行及び列に配置され、各行の電荷が１つの行素子から次の行素子に順次クロックされるようにするクロック接続を持ち、
少なくとも幾つかの素子は、隣接する列内に第１素子と第２素子を持つ電荷分割ユニットを構成し、前記第１素子内に取り込まれた電荷が、少なくとも一時的に通信可能にすることによって、該第１素子と前記第２素子との間で分割され、
前記電荷分割ユニットは、出力に生成物として分割電荷を生成することを特徴とする電荷分割装置。
【請求項２】
複数の電荷分割ユニットを含み、１つの電荷分割ユニットの出力が後続の電荷分割ユニットの第１素子に電荷を供給するように配置されたことを特徴とする請求項１に記載の電荷分割装置。
【請求項３】
前記又は各電荷分割ユニットが３つの素子を含み、第１及び第２の素子は隣接した列内にあって少なくとも一時的に通信可能であり、第３の素子は前記第２素子に隣接する列内にあって前記第２素子から電荷を受け取るように配置されたことを特徴とする請求項１又は請求項２に記載の電荷分割装置。
【請求項４】
各電荷分割ユニットの前記第１素子は、前の電荷分割ユニットの第１素子から電荷を受け取るように配置されたことを特徴とする請求項２に従属する場合の請求項３に記載の電荷分割装置。
【請求項５】
前記又は各電荷分割ユニットの前記第１素子及び前記第２素子が、第１素子から第２素子へ流れる電荷を許容し又は拒否するように制御できる制御可能障壁により分離されていることを特徴とする前記請求項のいずれか１項に記載の電荷分割装置。
【請求項６】
前記又は各ユニットの前記第３素子及び前記第２素子が、前記第２素子から前記第３素子への電荷を通すように制御することができる切換え可能な障壁によって分離されたことを特徴とする請求項３又は請求項４に記載の電荷分割装置。
【請求項７】
前記ＣＣＤデバイス内に複数の素子を含むことを特徴とする前記請求項のいずれかの１項に記載の電荷分割装置。
【請求項８】
前記ＣＣＤデバイスとは別の構造を含むことを特徴とする請求項１から請求項６までのいずれか１項に記載の電荷分割装置。
【請求項９】
前記請求項のいずれか１項に記載の電荷分離装置を含むことを特徴とするＣＣＤデバイス。
【請求項１０】
イメージから信号を生成するためのＣＣＤイメージャ装置であって、どのような行及び列のアレイのいずれかにあってイメージモード又は電荷分割モードで作動するように配置された複数個の素子を含み、前記イメージモードにおいては、隣接する列の素子が障壁によって分離され、前記電荷分割モードにおいては、隣接する列内の少なくとも幾つかの素子が、前記障壁を除去することによって１つの素子内の電荷が該素子と隣接する列内の素子との間で分割されるように通信可能であり、これによって、１つのセルに取り込まれた電荷が分割されることを特徴とするＣＣＤイメージャ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体のイメージャに関し、特に、電荷結合素子（ＣＣＤ）に関する。
【背景技術】
【０００２】
特定の電荷結合素子（ＣＣＤ）イメージャにおいては、入射放射線を表す信号電荷がイメージ領域上のいずれかの画素のアレイに蓄積される。ある集積時間の後、制御電極に適切なクロキングパルスを印加することにより、信号電荷が出力レジスタに伝送される。その後、信号電荷が出力レジスタから読み出され、電荷検出回路に印加されて電圧を生成する。電圧は、信号電荷を表すものであり、従って、入射放射線の強さである。
【０００３】
公知のＣＣＤデバイスが概略的に図１Ａに示されており、このデバイスは、イメージ場からの入射放射線を受けるように配置された画素１２のアレイにより構成されるイメージ領域１０を含む。入射放射線は、ＣＣＤの半導体構造内において電子を自由にし、自由にされた電子の数は、その画素に入射する放射線のレベルに関連したものとなる。所定の集積時間の後、各画素に蓄積された電荷は、該画素に適切なクロクッキングパルスを印加することによって、矢印Ａで示されるように順次一つの行から次の行に伝達される。これらの行は、逐次クロックされてシリアルレジスタ１４に導かれ、該シリアルレジスタ１４自体は矢印Ｂの方向にクッロクされる。このようにして、電荷は、各画素から、画素アレイを下方へ、そしてシリアルレジスタ１４によって出力回路１６までクロックされる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者らは、種々の目的のために、ＣＣＤ回路に既知のレベルの電荷を取り込むことの必要性、例えば、一例として出力回路の校正、又は、陽子や中性子損傷の結果として電子捕獲の影響を回避するためのメカニズムとしての必要性を認識した。しかしながら、本発明者らは、さらに、約１０，０００電子より少ない適量の電荷を制御しながら注入することが困難であることも認識した。
【０００５】
本発明は、特許請求の範囲において定義されており、添付の特許請求の範囲に記載された好ましい特徴について、以下に説明する。
【課題を解決するための手段】
【０００６】
本発明は、２つの手法によって実施することができる。第１の手法においては、ＣＣＤイメージャ内の幾つかの素子が、列間に分離領域すなわち障壁を持っており、この分離領域すなわち障壁は選択的に除去可能である。これは、イメージャの第１の行に取り込まれた電荷が続く行にクッロクされ、行間を進むにつれて１つの列と別の列の間で電荷が分割されるのを可能にする。このため、所定の分割電荷が、出力回路への入力としてデバイスの出力部に現れるようにすることが可能になる。
【０００７】
別の手法として、永久的にイネーブルされた分割構造を、アレイの横側において入射放射線から遮蔽された状態にある付加的な列に組み込むことができる。この第２の実施形態においては、ここに説明される電荷分割構造が、ＣＣＤイメージャに加えて、かつ、該ＣＣＤイメージャの入力位置に設けられる。これは、所定の分割電荷がイメージャに入力されるのを可能にする。
【０００８】
いずれの実施形態においても、少量の電荷を最終出力レジスタに注入できる。この用途の１つは、少量電荷レベルである「ファット・ゼロ」をレジスタの各画素内に取り込み、空孔を充たして、該空孔が出力信号に影響を与えるのを防止するために使用することである。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を、単なる例として、以下の図を参照しながら説明する。
本発明の第１の実施形態が図１に示されており、図では、イメージャデバイスの一部が拡大した形で右側に示される。このイメージャＣＣＤデバイスは、列１８及び行２０に配列されたイメージ領域１０を構成する素子１２のアレイを含む。このＣＣＤの各素子は、最終イメージでの別々の画素を表し、公知の方法でクロックされるＣＣＤセルを含む。これらの素子は、イメージ獲得集積期間中に１つの行に蓄積された電荷が、１つの行から別の行にクロックされ、最終的には出力レジスタ１４にクロックされて、出力回路１６に順次に取り出されるように、クロック装置（図示せず）に接続されている。
【００１０】
前述したように、校正のような目的で、出力回路１６から遠い側のレジスタ端においてシリアルレジスタ１４に特定の量の電荷を与えることの要求がある。公知の技術は、シリアルレジスタに直接的に電荷を注入するものである。しかしながら、本実施形態においては、位置２２として示すＣＣＤイメージャのイメージ領域１０の最初の行に電荷を注入する。位置２２で注入された電荷は、イメージ領域１０を下方へ１つの行から別の行へ、シリアルレジスタ１４まで順次に伝送される。本発明者らは、電荷のクロックキングを使用して１つの行から他の行に電荷をクロッキングすることにより、その電化を分割し、それによって、イメージ領域１０からシリアルレジスタ１４に所定の少量の電荷素子を注入できることを認識した。伝送及び分割は、通常の信号読み出し手順の一環として、又は特別の非イメージ獲得モードにおいて自動的に生じるようにすることができる。電荷分割のための配置を図１の右側に示す。
【００１１】
アレイ１０の３つの列が図１の右側により詳細に示されており、素子１２のアレイには、間に列分離障壁２３が設けられる状態が示されている。図示例において、隣接する行及び列の形態は電荷分割ユニットを含み、この電荷分割ユニットは、注入位置２２で取り入れられた電荷が、電荷の一部がどこか他に向けられるという意味で、分割可能なように構成されている。この分割は、整数分割であることが望ましいが、同様に、構造内に定められる列１と列２における相対的電荷蓄積面積によっては整数分割ではないようにすることもできる。この分割ユニットにおいては、第１の列の第１の素子２４が、第２の列の第２の素子２６に隣接する。通常は、この素子２４と素子２６の間に列分離障壁２３が存在する。しかしながら、本発明に基づいて作動する場合には、第１番目の素子２４と第２番目の素子２６との間の障壁が、位置３０として示されるように除去され、このため電荷が位置２４から位置２６に流れることが可能になる。位置３０において障壁が除去されている場合には、位置２４と位置２６の電荷は等しく、位置２２において注入されたソース電荷の半分になる。このように電荷量は２分割される。
【００１２】
クロックパルスが行に加えられると、電荷は、各列から連続的にクロックされ、最初に注入された電荷の典型的には半分が列１に進み、残りの電荷が列２にクロックされるようになる。また、分離障壁２２のさらに別の部分を位置３２において選択的に除去し、位置３４に別の障壁を追加して、位置２６からの過電荷を、列３に向けてクロックし、列３において、必要がなければこの電荷を廃棄するようにすることができる。位置３０及び位置３２の障壁を省略し、１つの行から他の行に向けて電荷をクロックするクロックパルスと同期して再構築し、列１からのクロックされた電荷が２つの隣接した列１及び列２の素子（画素）の格納領域に比例的に分割されるようにすることができる。列２は制御可能な隔離領域３４を含み、その隔離領域により電荷が列３に渡される。
【００１３】
図１に示す電荷分割ユニットは、イメージ領域の高さ方向に数回繰り返され、その都度電荷分割が引き起こされる。電荷分割ユニットは、対応する位置において繰り返され、位置３０に示すもののような制御可能な（除去可能な、又は再設定可能な）分離障壁が、列１及び列２の間で分離障壁２２の長さ方向に沿って繰り返され、除去可能な分離障壁３２及び障壁３４からなる制御可能なゲート型装置が列２及び列３の間で繰り返される。このようにして、列１の電荷は、列１の素子と列２の素子の間で繰り返し分割され、すなわち共有され、列１の行をクロックダウンされた電荷は、その都度減少する。過電荷は、繰り返し列３へ渡され、そこで廃棄ダイオードに伝送することにより失われることもある。
【００１４】
２つの列間に除去可能な障壁を持つ単純なケースにおいては、最も単純な事例は電荷を２分割することである。イメージ領域構造内にこのような分割ユニット複数個設けることにより、有意義な電荷分割を（各ユニットにおいて電荷を繰り返し２分割することにより）得ることができる。２つの列の間に除去可能な障壁が設けられる例を示しているが、この概念を拡張し、さらに多くの列の間で除去可能な障壁持つようにして、各電荷分割ユニットでの電荷分割を増加することもできる。例えば、３つの列の間に除去可能な障壁があれば、電荷が関連する位置までクロックされたとき、電荷は３分割されることになり、その位置で分離障壁を除去する構成にする。別の除去可能な障壁は位置も可能であり、その配置は、電荷が１つの行から別の行へクロックされるクロック速度に依存するものとなる。位置３２及び位置３４に選択可能な障壁を使用することは、過電荷を列２から除くことを可能にするので好ましいものである。もし、この障壁が各分割ユニットになければ、位置２６における電荷は単に列２に向けてクロックされるだけであり、この電荷は、１つの行から別の行にクッロクされたときにおいても、位置２４における電荷に隣接する状態のままに留まる。結果として、電荷は列１から列２へ流れず、電荷は両者内で同じである。
【００１５】
図１の実施形態においては、電荷は、列において、その構造の端からの３列、そして、とりわけ、廃棄ダイオード３６からの３列において注入される。結果として、電荷は、出力回路２０から離れた右側から３列の位置においてレジスタに注入される。列３からの過電荷は、ダイオード３６を通って出ていく。
【００１６】
イメージ領域内に素子の分割ユニットの同様な配列を用いるが、電荷注入位置２２が、一連の列の左側近くに、すなわち出力回路１６に隣接するシリアルレジスタ１４の出力端近くの列にある代替的実施形態を図２に示す。この配置においては、電荷が第１列に注入され、その電荷の一部を除去することにより、電荷が順次に分割され、分割された少量の電荷が、シリアルレジスタ１４を通して伝送されることなく、出力回路１６に渡される。この電荷分割ユニットが図１で示されるものの鏡像であると仮定すれば、第３の列の過剰の電荷は、この第３の列から電荷をとるように配置されたダイオード３６を経由して他に向けられる。
【００１７】
本発明の第２の実施形態を、図３に示す。この配置もまた、電荷分割装置又は電荷分割構造を持つものであるが、ここでは、主イメージ領域１０の素子１２とは別のものであり、別の構造３８を含む。この別構成の電荷分割構造３８は、位置２２で示すように前述した電荷注入構造と、１つ又はそれ以上の電荷分割ユニットを持ち、この電荷分割ユニットは隣接する列を備え、電荷が、入力位置２２から電荷分割構造３８に沿って、イメージ領域素子１２に対する供給のための装備としての付加的分配レジスタ４０の入力ポイント３９にクッロクされる。従って、電荷分割構造内の行は、図３の概略図において、上から下まであり、列は左から右まである。表示を簡単にするために電荷構造３８においては単一の列が示されているが、この分割構造は、図１に示されているように３列配置からなっている。前述したように、過剰電荷を取り除くために、電荷分割構造の第３の列にダイオード３６が設けられている。
【００１８】
分配レジスタ４０は、電荷が分割構造から主イメージ領域１０に伝送されるのを可能にする。位置２２における注入構造は、分配レジスタ４０の全ての素子を充たすように作動するか、或いは、該レジスタに電荷のパターンがロードされるようにパルス駆動され、次いで、該レジスタは、主アレイ１０の選択された列に注入された電荷を伝送する。電荷分配レジスタを使用することは、電荷がイメージ領域１０の列に伝送されたとき、図１で示されたものと同様な方法で、出力回路から離れた方のシリアルレジスタの端部に電荷が表れるように電荷注入することを可能にし、或いは、シリアルレジスタ１４を通してクロックすることを必要とせずに、出力回路２０に現れるようにイメージ領域１０に電荷を注入することを可能にする。もちろん、電荷はまた、これら２つの間のどの位置にでも注入することができる。
【００１９】
図１、図２、図３の実施形態に共通することは、電荷が１つの行から別の行にクロックされるとき、列間の恒久的に除去された分離領域或いは選択的に除去可能な分離領域のいずれかの使用によって、１つの列から別の列へ電荷を分割できるように、要素すなわちセルのアレイ内の種々の要素が配置されることである。分割ユニットが主イメージ領域１０内にあるものとして説明された素子の配列の場合には、列の間にあって電荷の分割を制御するこの領域は、通常イメージ獲得モード時には障壁領域が所定に位置に存在するように選択的に除去可能である（すなわち、一般的に高さで制御できる）ことが必要である。そうでなければ、電荷のぼやけがあり、従って結果としてのイメージにぼやけを生じる。電荷がアレイを通して分割されることになる電荷注入モードでは、障壁は縮小されるか、或いは除去される。図３の実施形態では、或いは、イメージアレイの側部に分割構造が付加的な列として組み込まれている場合には、電荷分割構造がイメージ獲得領域としても機能する必要がないので、障壁領域は同様に選択的に除去可能であってもよいが、もちろん、障壁領域がある場合にはこれを恒久的に固定してもよく、或いは障壁領域を設けなくてもよい（また、位置は、両者間で分割比に依存する）。
【００２０】
本発明の１つの応用は、中性子又は陽子損傷を軽減するために少量電荷を注入することである。
【００２１】
シリコンへの陽子（中性子）照射の効果の１つは、格子の位置から格子間にシリコン原子を放出し、空孔を残すことである。空孔は可動であり、したがって、より安定な状態を見つけることができるまであたりを浮遊する。ＣＣＤにおいては、電荷が伝送されるシリコン内の領域（埋め込みチャネル）はリンによりドープされ、リンは空孔を持った安定複合体を形成する。ｅ−センターとして知られるこの複合体は、エネルギ状態をシリコンのバンドギャップの中央に持ち、そこで電子の「トラッピング」を可能にする。電子がこのエネルギ状態でいる間に、電子はまた空間に固定される。ＣＣＤの埋め込みチャネルにｅ−センターを持つ効果は、特に、トラップによって大きな割合の電荷が保持され、その後、残りの電荷信号が移動してしまった後に放出されるときの、僅かな電子を伝送するときに見ることができる。
【００２２】
もし、全画素が、信号に加えて、少量電荷レベル（「ファット・ゼロ」）を維持していれば、多くのトラップが常時充たされ、信号電荷が損失なく伝送されることになる。「ファット・ゼロ」は、過剰ショットによるノイズを最小にするため、非常に小さくなければならず、したがって、図３に示す構造は、素子全体が単一の低レベル注入構造によって充たされ、理想的な均一性を与えるものとなる。
【００２３】
先に述べたように、間に可変障壁を持つ隣接した列の数及び幅の種々の変更が可能であり、また、アレイ内における隣接する列のセルすなわち素子間で電荷を共有することによる電荷分割の一般的概念及びその変形を用いることは、特許請求の範囲に記載の本発明の範囲内である。
【図面の簡単な説明】
【００２４】
【図１Ａ】行及び列の素子アレイを備える公知のＣＣＤイメージャの概略図である。
【図１】第１実施形態によるＣＣＤイメージャの概略図である。
【図２】図１のＣＣＤイメージャがどのように使用されるかを示すＣＣＤイメージャの概略図である。
【図３】本発明の第２の実施形態の概略図である。
【符号の説明】
【００２５】
１０  イメージ領域
１２  画素
１４  シリアルレジスタ
１６  出力回路
１８  列
２０  行
２２  電荷注入位置
２３  列分離障壁
３６  廃棄ダイオード
３８  電荷分割構造
３９  入力ポイント
４０  分配レジスタ
【図１Ａ】
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【図１】
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【図２】
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【図３】
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