(57)【特許請求の範囲】
【請求項１】
ヘテロ接合バイポーラトランジスタのエミッタに接続されるエミッタ配線と接続され、半導体基板を厚さ方向に貫通し側面もしくは内部に導体層を有する貫通孔を有する半導体基板が配線基板上に実装されてなり、前記半導体基板内の貫通孔と配線基板を厚さ方向に貫通する貫通孔とが接続され、前記半導体基板及び配線基板の貫通孔の側面または内部には導体層を有するとともに、前記半導体基板と配線基板の厚さ方向と直交する平面内にて、前記半導体基板内の貫通孔が占める領域が前記配線基板内の貫通孔が占める領域と重なり、かつ、前記配線基板内の貫通孔が占める領域は前記半導体基板より小さいことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、携帯通信端末用高周波パワーアンプに用いられる多フィンガー型などの半導体装置に関するものである。
【０００２】
【従来の技術】
携帯電話等の携帯通信端末は、通信中継点から離れた位置からも通信が可能となるようなパワーが要求され、携帯通信端末内の高周波パワーアンプの容量アップ化が進んでいる。
【０００３】
高周波パワーアンプの容量をアップさせる手段として、多数のバイポーラトランジスタ（以下、トランジスタという）を所定間隔で並列に配列してモジュール化させることによって、電流が増加し、高い出力を得ることが可能である。
ところが、トランジスタが所定間隔で並列に並べられると、隣接するトランジスタからの熱影響を受け、中央部分のトランジスタの熱抵抗（以下、発熱量という）が最も高くなってしまう。
【０００４】
このように、並列するトランジスタの中に発熱量が高いトランジスタが存在しると、電流は、高い発熱量のトランジスタに集中して流れるため、トランジスタが熱暴走を起こし、破壊してしまう可能性があった。
従って、従来は、トランジスタの発熱量に応じてトランジスタの大きさを変えていた。
【０００５】
尚、この種の従来技術として、例えば特開平２−２１９２９８号公報、特開平５−１５２３４０号公報が揚げられる。
【０００６】
【発明が解決しようとする課題】
近年、携帯通信端末は、パワーアンプのパワーアップの要求と同時に、携帯端末自体の小型軽量化とコスト低減の要求が高くなっており、自ずと、パワーアンプを小型化せざるを得ない状況にある。
【０００７】
そこで、パワーアンプを小型化するために、トランジスタ自体を小さくしたところ、並列に並べられたトランジスタの端部に位置するトランジスタの発熱温度が高いことが判った。これは、中央部分のトランジスタは、隣接するトランジスタへ熱が移動して分散されるが、端部のトランジスタは、分散するトランジスタが片側にしかないので、熱の移動が少なく、発熱量が高くなったものと考えられる。
【０００８】
このような発熱を冷却する手段として、特開平２−２１９２９８号公報のように、配線基板内にサーマルビアを形成した場合、半導体基板内部の発熱分布に偏りがあると、半導体基板内で熱の拡散が不十分な場合、サーマルビアに一次元的な熱の流れではなく、厚さ方向と直交する方向（以下、面方向）に流れる要素が無視できなくなる。つまり、半導体基板内の発熱領域と配線基板内におけるサーマルビアの面方向の位置が離れていると、その分熱抵抗が増大してしまう。
【０００９】
また、特開平５−１５２３４０号公報のように、バイアホールとＰＨＳを用いた場合、半導体基板を実装する配線基板内の放熱経路が不適切であると、熱抵抗を低減することが難しい。特にコスト低減の観点からは金メッキなどの高価な材料を用いたＰＨＳの厚さはなるべく薄くしたいというニーズがあるが、ＰＨＳを薄くすると、ＰＨＳ層における面方向の熱の拡散は極めて不十分となり、熱拡散が不十分なままロー材を経由して熱が多層配線基板に伝えられる。このため、バイアホールとサーマルビアの位置が離れていると半導体素子から配線基板全体の熱抵抗を低減することはできず、結果的にはバイアホールもサーマルビアも放熱用経路としての役割を果たすことができなくなってしまう。
【００１０】
更に、ＧａＡｓ基板のように熱伝導率が小さいし半導体基板を用いた場合や、ＳＯＩ基板のように素子回路面と基板母材との間に断熱材として機能する絶縁膜が存在する場合、半導体基板の回路形成面側に放熱電極を設けても、半導体基板を熱が通過する際の熱抵抗は大きくなるため、エミッタ・ベース接合部等の発熱領域から、配線、放熱用電極を介して半導体基板、配線基板へ放熱する経路の熱抵抗が、発熱領域から直接半導体基板裏面に放熱する経路の熱抵抗より大きくなってしまい、放熱用電極としての役割が不十分である可能性がある。特開平８−２２７８９６号公報において開示されている公知技術においては、放熱用電極がコンタクト用拡散層を介して半導体基板上に形成されているのみであり、半導体基板と配線基板、あるいは半導体基板の厚さ方向への放熱の観点からは効果が十分とは言えない。
【００１１】
このように、いずれの従来技術も理想的な放熱を得ることは出来ない。
【００１２】
本発明の目的は、放熱経路の熱抵抗を低減して放熱効果を向上させた多層は緯線基板を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的は、ヘテロ接合バイポーラトランジスタのエミッタに接続されるエミッタ配線と接続され、半導体基板を厚さ方向に貫通し側面もしくは内部に導体層を有する貫通孔を有する半導体基板が配線基板上に実装されてなり、前記半導体基板内の貫通孔と配線基板を厚さ方向に貫通する貫通孔とが接続され、前記半導体基板及び配線基板の貫通孔の側面または内部には導体層を有するとともに、前記半導体基板と配線基板の厚さ方向と直交する平面内にて、前記半導体基板内の貫通孔が占める領域が前記配線基板内の貫通孔が占める領域に含まれていることにより達成される。
【００１４】
また上記目的は、ヘテロ接合バイポーラトランジスタのエミッタフィンガーが半導体基板上に並び、前記半導体基板は厚さ方向に貫通孔を有する配線基板上に実装されてなり、前記配線基板内の貫通孔は側面または内部に良熱伝導性の材料を有するとともに、同一のエミッタ配線によって電気的に接続されたエミッタフィンガーの両端のフィンガー以外のフィンガーが前記半導体素子及び配線基板の厚さ方向と直交する面内で占める領域が前記配線基板内の貫通孔の占める領域に含まれ、前記両端のフィンガーの占める領域は含まれないことにより達成される。
【００１５】
また上記目的は、半導体基板上に複数個のフィンガー状エミッタ電極またはソース電極と少なくとも一つのバイアホールが第一の方向に列状に配置された半導体装置において、前記エミッタ電極またはソース電極は前記バイアホールを介して前記電極が形成された面と対向する裏面に形成された導体層と接続されており、前記エミッタ電極またはソース電極とバイアホールからなる列は前記第一の方向と直交する第二の方向に並列に配置されるとともに、隣接する列間でバイアホールの位置がずれているか、もしくは隣接する列の位置がずれていることにより達成される。
【００１６】
また上記目的は、前記多層配線基板は側面もしくは内部に導体層が形成された貫通孔を有し、前記半導体素子のバイアホールの占める領域が厚さ方向と直交する面内で前記多層配線基板の貫通孔の占める領域と重なることにより達成される。
【００２６】
【発明の実施の形態】
ところで、携帯通信端末用の高周波パワーアンプ等に用いられる半導体装置は、従来、図３に示すように、多層配線基板上にＳｉ系のパワーＭＯＳＦＥＴを下から多層配線基板３、ロー材２、半導体素子１の順に積層することにより装置を構成していた。このような構成の半導体装置において、配線基板３上には、図示はしていないが、上記半導体素子１以外にチップコンデンサや抵抗など、複数の部品が実装されている。
【００２７】
また、上記多層配線基板３の母材は、セラミック系、ガラスセラミック系やガラスエポキシ系の電気絶縁性の材料であるが、一般に、電気絶縁性の材料は熱伝導率も低く、そのままでは装置全体の熱抵抗が高くなり、装置裏面の温度を一定以下に保持しても半導体素子内の発熱領域の温度が極端に上昇して装置が熱暴走を起こしたり、場合によっては破壊に至る場合があるという問題が存在した。
【００２８】
このような問題を解決するため、上記多層配線基板３の厚さ方向に実質的に貫通する導電性及び高熱伝導性の柱状部材（以下、サーマルビア）４を複数配置し、その上にハンダ等の導電性のロー材２を用いて半導体素子１を実装し、多層配線基板３裏面からマザーボード上の共通接地電極に接続すると同時に熱的な接続も確保し、半導体素子１内の発熱領域と配線基板３裏面との間の熱抵抗を低減する手法を採用している。
【００２９】
一方、パワーアンプの出力向上及び高率改善のために、ＧａＡｓ等の化合物半導体基板上にヘテロバイポーラトランジスタ（ＨＢＴ）を形成する方式の装置が開発されている。図１０にその断面構成の一例を、また、図１１に、櫛形のフィンガー電極が複数個並んでいる場合の平面構成の一例を示す。このような化合物半導体基板はＳｉ系の基板と比較して熱伝導率が低く、また、半導体を形成する部分以外は絶縁性であるという問題点がある。このため、ＧａＡｓ等の化合物半導体基板を用いて半導体素子を形成する場合、素子の一部に貫通孔（以下、バイアホール）５を設けるとともに、素子裏面及び上記貫通孔側面には金メッキ等のメッキ層を設け、上記バイアホール５を経由して素子表面と裏面との間を電気的に接続するとともに、上記メッキ層を熱拡散板として用いることにより、素子表面の発熱領域と配線基板裏面との間の熱抵抗を低減するという技術を採用している。上記の熱拡散板として用いられるメッキ層は、一般にプレーテッドヒートシンク（ＰＨＳ）６と呼ばれている。
【００３０】
一方、半導体素子１表面に形成された回路で発熱した熱の大半は素子内部を、面方向に広がりながら、厚さ方向に貫通し、ＰＨＳ６で更に面方向に拡散して多層配線基板に伝達されるが、一部の熱は発熱領域から離れた場所に素子表面の配線層を経由して逃げ、熱抵抗をある程度低減することができる。
【００３１】
特に面方向の放熱の問題は、半導体基板が薄くなるほど顕著に現れる。従来は、半導体基板が相当厚いものであったために、基板内での熱の面方向への拡大の効果が大きく、半導体基板裏面での熱流束の分布はほぼ一様になっていたため上記のような問題が顕在化しなかったが、半導体基板内の発熱領域の実装密度が増大して面方向の寸法が小さくなると、それだけ厚さ方向の熱抵抗が問題になるため半導体基板を薄くして熱抵抗を下げる必要がある。
ところが、半導体基板を薄くすると半導体基板内部における熱の面方向の拡散が不十分になるため、半導体基板裏面での熱流束の分布がそのまま基板表面側における発熱量及び発熱領域分布の影響を引きずっており、適正な位置にサーマルビア等の熱伝導部材を配置しないと面方向の熱抵抗が大きくなってしまい、薄くしたのに熱抵抗が小さくならないという問題点が生じてしまうのである。
【００３２】
一方、半導体素子の回路が形成された面内における電極やバイアホール５の配置を考えた場合、従来は図１１に示したように、複数の電極列が並列に接続されて一つの半導体素子として機能する場合、電極列の位置を揃えることが一般的であた。このような配置にすると、バイアホール５の配置が電極列の中心であろうと端であろうとに関係なく、図の縦方向にほぼ一直線状に並ぶ配置となる。また、各電極列内の電極の数にばらつきがなければ、電極の位置も図の縦方向にはほぼ一直線状に並ぶ配置となるが、このような配置とした場合、次のような課題が存在する。
【００３３】
ここでは、主として発熱する領域をエミッタ電極７下にある、エミッタ・ベース接合部と仮定する。図１０に図示した断面図の場合であれば高ドープｐ型ＧａＡｓベース層１８と高ドープｎ型ＩｎＧａＰエミッタ層２０接合部の近傍である。この領域で生じた熱は、上記のように、図１１の縦横の方向に拡散しながら、半導体基板１の厚さ方向に放熱されるが、図１１のようなフィンガーのレイアウトをすると、バイアホールの位置や電極列の端の位置が揃ってしまうために、電極列の端からもバイアホールからも離れた位置に配置されたフィンガーは、放熱経路が限られてしまい、温度が上昇しやすくなるという問題がある。
【００３４】
以下、本発明の実施例を図１乃至図２を用いて説明する。
図１は、本発明を備えた多層配線基板と、その上に実装される半導体基板の位置関係を示す断面図である。尚、図１において、半導体基板１の材質がＧａＡｓで回路がヘテロ接合バイポーラトランジスタ（以下、ＨＢＴ）である場合を代表させて示すが、半導体基板１の材質はＧａＡｓに限定されることはないし、回路がＨＢＴに限定されることもないことは言うまでもない。
図２は、半導体基板全体の断面を含む、多層配線基板と半導体基板の位置関係を占めす図で、上から（ａ）−Ｘ方向断面図、（ｂ）−Ｙ方向断面図、（ｃ）−上面図である。尚、ＸＹ方向の決め方に特に制限はないが、ここでは半導体基板が面方向では矩形であると仮定し、その一方の辺に平行な方向をＸ方向、Ｘ方向と直交する方向をＹ方向とした。
【００３５】
図１において、複数のエミッタ電極７は、図２（ｃ）のように列状に配置されており、コレクタ電極８は、列内で隣接するエミッタ電極７同士の間に配置され、個々のエミッタ電極７を挟む形でベース電極９が形成される。半導体基板１の厚さ方向に関し、ＰＨＳ６と接する側を下、回路面が形成されている側を上と定義する。この際、図１及び図２に示す構造においては、エミッタ電極７、エミッタ配線１０は図示しているが、コレクタ配線とベース配線、その他の回路形成部品、ワイヤパッド等の構成部材は簡単のため省略した。
【００３６】
図１及び図２において、エミッタ電極７はエミッタ配線１０と接続され、エミッタ配線１０は半導体基板内に設けられたバイアホール５に接続されている。バイアホール５は、側面が例えばＰＨＳ６と同一で電気的・熱的に良導性の材料で覆われているか、あるいは内部に電気的・熱的に良導性の材料が充填されている。半導体基板１が導電性の材料の場合は、バイアホール５表面に絶縁膜を形成したのち、上記処理が施されていることが望ましい。また、半導体基板１は、例えばはんだや導電性接着剤のようなロー材２を介して多層配線基板３に実装されている。なお、ここでは配線基板３を多層としたが、上下に配線パターンを有するのみの単層の配線基板であっても、本発明は全て適用されるものする。
【００３７】
多層配線基板３には、サーマルビア４が配置されている。サーマルビア４の内部には、バイアホール５と同様、側面に熱的・電気的導体層が形成されているか、あるいは、内部に熱的・電気的良導体が充填されている。本発明においては、バイアホール５の占める領域全体が図のＸＹ面において、サーマルビア４の占める領域に含まれる。このため、エミッタ電極７近傍のエミッタ・ベース接合部で発生する熱損失がエミッタ配線１０、バイアホール５を経由して多層配線基板３下面まで放熱される際に、半導体基板１内のバイアホール５、ロー材２、サーマルビア４の順に厚さ方向に一次元的に放熱される。従って、例えばＰＨＳ層６やロー材２において面方向に熱を伝える必要がなく、エミッタ電極７近傍のエミッタ・ベース接合部で発生する熱損失を効率よく多層配線基板３下面へ、そして基板外部へと放熱することが可能である。
【００３８】
図３及び図４は、上述したように、従来の半導体基板１及び多層配線基板３の配置例を示す図であるが、サーマルビア４とバイアホール５の位置関係が規定されていなかった。このため図４に示す上面図のように、バイアホール５とサーマルビア４の位置がずれてしまい、多層配線基板３の持つ要素としての熱抵抗は、図１及び２に示す本発明の一実施形態と同等であっても、面方向の放熱経路を考えると全体の熱抵抗を押し上げてしまうという問題点があった。
【００３９】
但し、図２に示すように、バイアホール５が複数ある場合は、サーマルビア４も複数あっても構わない。サーマルビア４は全体で１つでも、個々のバイアホール５に対し１つでも、複数のバイアホール５に対し１つでも、バイアホール５の占める領域全体が図のＸＹ面においてサーマルビア４の占める領域に含まれるという条件を満たせばいずれでも同じ効果を得ることができる。また、図２においては、バイアホール４の占める領域以外にもサーマルビア４を規則的に配置した構造を示したが、サーマルビア４の断面積、形状、本数、配置は上述の条件を満たせば自由であり、発熱損失の大きい回路部品が他になければサーマルビア４を他に配置しなくても構わない。逆に、発熱量の大きい回路部品が他にある場合はサーマルビア４をその回路部品の下に別途設けてもよい。
【００４０】
本発明における他の一実施形態を、図５を用いて説明する。図５は、本一実施形態における多層配線基板とその上に実装される半導体基板の位置関係を示す断面図である。尚、図1、図２お同一番号は、同一物であるため、その説明は省略する。
本実施形態においては、エミッタ電極７が配置された領域がＸＹ平面内でバイアホール４の占める領域に含まれたものである。
【００４１】
図６は、図１及び２に示した本発明の他の実施形態における、断面内での放熱経路の模式図である。個々のエミッタ・ベース接合部で発生した熱は、主として、エミッタ配線１０からバイアホール５、サーマルビア４を経由して多層配線基板３下面へ逃げる分と、エミッタ配線１０を介すことなく直接半導体基板３下面へＸＹ方向に拡散しながら逃げ、半導体基板３内部もしくはＰＨＳ６、ロー材２でＸＹ方向に流れる分とに分かれる。最終的には外部に熱伝導や熱伝達により放熱されるが、サーマルビア４の熱抵抗と多層配線基板３のみの熱抵抗とが熱的な並列回路を形成して、大部分がサーマルビア４を、一部が多層配線基板３を厚さ方向に通過することになる。多層配線基板３の母材の熱伝導率が小さいほど、サーマルビア４を経由する熱の量が大きくなる。
【００４２】
図５に示した本発明の一実施形態においては、この、エミッタ電極７が配置された領域がＸＹ平面でバイアホール４の占める領域に含まれているため、エミッタ配線１０を経由しないで素子下面に逃げる熱がＸＹ方向に流れることなく、一次元的にサーマルビア４に流れ込む。このため、トータルの熱抵抗を低減することが可能である。
【００４３】
図７に本発明の他の一実施形態を示す。本一実施形態においては、バイアホール５及びエミッタ電極７が配置された領域のそれぞれが、ＸＹ面内においてサーマルビア４の占める領域に含まれることを特徴とする。このため、エミッタ電極７近傍のエミッタ・ベース接合部で発生した熱損失は、エミッタ配線１０及びバイアホール５を経由する分と直接半導体基板１下面へＸＹ方向に拡散しながら逃げる分の双方とも一次元的にサーマルビア４に流入するため、発熱領域から多層配線基板３下面までのトータルの熱抵抗を低減することが可能である。
【００４４】
図８に本発明における他の一実施形態を示す。図８は、図５に示した一実施形態とほぼ同様の実施形態であるが、半導体基板１の端（図内のチップ端）に一番近いエミッタ電極の下のみサーマルビア４を配置しない構造となっている。半導体基板上３に列状に複数のエミッタ電極７を配置するとき、個々のエミッタ電極７近傍のエミッタ・ベース接合部の温度は、複数配置したエミッタのうち、配置中央部付近のものが高く、周辺部が低くなる。携帯電話用のパワーアンプのような高周波素子の場合、特にＨＢＴを搭載した場合は、並列に配置された個々のエミッタの温度にばらつきがあると、エミッタそれぞれに流れる電流にばらつきが生じ、正のフィードバックがかかって素子が発振したり最終的には破壊に至る可能性があるため、なるべく温度分布は均一化したいというニーズがある。
このためには、配置中央部のエミッタの真下にはサーマルビア４を配置し、周辺部のエミッタの真下には配置しないという構成が良い。この結果、周辺部のエミッタの熱抵抗はそのまま保持し、中央部のエミッタの熱抵抗だけ下げることが可能であるため、全体の熱抵抗を低減しながら、同時に温度のばらつきを低減することが可能である。
【００４５】
なお、図１、５、７、８に示す断面図においては、１つのバイアホール５に対し１つのサーマルビア４から６つの複数のエミッタ電極７に対し１つのサーマルビア４をそれぞれ割り当てた構成となっているが、サーマルビア４の個数、寸法、配置の方法は、それぞれの実施形態において規定した条件を満たせば自由であり、複数のバイアホール５に１つのサーマルビア４を割り当てても良いし、一対一で対応させても構わない。また、エミッタ電極についても、複数のエミッタ電極７に１つのサーマルビア４を割り当てても、一対一で対応させても構わない。更に、図５においては、バイアホール５が図示されていないにもかかわらずエミッタ電極７の配置が２つのグループに分離されているような構成となっているが、エミッタ電極を複数のグループに分割しても、ある一定のルールで個別に配置しても構わない。
【００４６】
また、図１、２、４、７に示した本発明の各実施形態を占めす断面図・上面図においては、１本のエミッタ配線１０で接続されたエミッタ電極７に対し、その配置の中心に列当たり１箇所だけバイアホール５を設けた構成を示しているが、１本のエミッタ配線１０で接続された複数のエミッタ電極７の列に対して、バイアホール５の個数・配置は任意であり、両端に１つずつであっても、列内に複数であっても構わない。
【００４７】
図９に本発明における他の一実施形態の構成を示す。本一実施形態においては、エミッタフィンガー７がＳＯＩ基板１１上に実装された構造である。ＳＯＩ基板の場合、寄生容量を小さくするために個々のトランジスタ１２は絶縁膜１３に周囲を囲まれているが、結果的に絶縁膜１３によって個々のエミッタ電極７の占める領域が断熱されていることになる。このような構成の場合はエミッタ配線１０などの層以外は放熱経路としての役割を果たすことはできないため、発生した熱損失はエミッタ配線１０、バイアホール５を経由して半導体基板１を通過する構造となる。このような構成においてはなおさら、バイアホール５のXY面内で占める領域がサーマルビア４の占める領域に含まれる構成とすることで、厚さ方向の熱伝導を促進し、発熱領域から多層配線基板３下面までの熱抵抗を低減することが可能である。
【００４８】
図１２に本発明における他の一実施形態を示す。図１２は本一実施形態におけるエミッタ電極、エミッタ配線及びバイアホールの位置関係を示したものである。本一実施形態においては、バイアホール５が、隣接したエミッタ列ではずれた位置に配置された構造である。図１１に示した従来の半導体素子における配置の場合、図の左から３番目、４番目、及び右から３番目、４番目のエミッタ電極７の位置は、エミッタ列の端からも、バイアホール５からも離れているために、十分な放熱経路を確保できず、温度が上昇してしまいやすいという問題点があったが、図１２のような配置とすることにより、当該エミッタ電極７が接続された列ではなく、隣接する列のバイアホール５までの距離を小さくできるため、従来の半導体素子では温度が上昇しやすかったエミッタ電極７の温度も低減し、温度分布を一定に保つとともに、半導体素子全体の熱抵抗を低減することができる。
【００４９】
図１３に本発明における他の一実施形態を示す。図１２は本一実施形態におけるエミッタ電極、エミッタ配線及びバイアホールの位置関係を示したものである。本一実施形態においては、エミッタ列の位置そのものが、隣接する列間でずれた配置になっているために、バイアホール５の配置も隣接する列間でずれた配置となっている。この結果、列端近傍のエミッタフィンガー７で生じた熱については、周辺に発熱領域のない部分ができるために放熱性が改善できる。また、列端からも列内のバイアホール５からも離れた位置にあるエミッタフィンガー７で生じた熱については、隣接する列のバイアホール５への放熱性が改善される。
【００５０】
なお、図１２および１３に示した本発明の一実施形態においては、バイアホール５の位置、及びフィンガー列の位置が周期的にずれた配置としたものであるが、本発明においては、そのずれ方が周期性を有しなければならないとする理由はなく、各エミッタフィンガーでの発熱領域の温度分布が一定でかつ何も対策しない場合より低減できる構造であれば、周期性が若干崩れていても同様の効果を得られることは言うまでもない。
【００５１】
図１４に本発明の他の一実施形態を示す。図１４は、半導体基板１内の発熱領域の配置と多層配線基板３内のサーマルビアの配置を示したものであるが、図１に示した本発明の一実施形態と、図１２、１３に示した本発明の一実施形態を組み合わせたものである。このような発熱領域、バイアホール、サーマルビアの配置により、更に一層の低熱抵抗化を図ることができる。
【００５２】
このように、本発明によれば、個々の発熱領域から出る熱を効果的に多層配線基板下面に伝えることができるため、装置全体の熱抵抗を低減することができる。また、個々の発熱領域から出る熱を効果的にバイアホールや半導体基板に逃がすことができるため、装置全体の熱抵抗を低減することができる。
【００５３】
【発明の効果】
本発明によれば、エミッタ配線からバイアホール、サーマルビアを介して多層配線基板下面につながる放熱経路の熱抵抗を低減できるため、放熱効果を向上させた多層配線基板を提供できる。
【図面の簡単な説明】
【図１】図１は、本発明を備えた多層配線基板の断面図である。
【図２】図２は、本発明における基本的な一実施形態を示す図である。
【図３】図３は、従来の半導体基板及び多層配線基板の断面図である。
【図４】図４は、従来の半導体基板内のバイアホールとサーマルビアの位置関係を示す図である。
【図５】図５は、発熱領域の下にサーマルビアを配置する一実施形態を示す断面図である。
【図６】図６は、半導体基板内の熱の流れを示す断面図である。
【図７】図７は、バイアホールと発熱領域の下にサーマルビアを配置する場合の一実施形態を示す断面図である。
【図８】図８は、発熱領域の中心部のみの下にサーマルビアを配置する場合の一実施形態を示す断面図である。
【図９】図９は、ＳＯＩ基板上に回路面が形成された場合の一実施形態を示す断面図である。
【図１０】図１０は、従来のヘテロジャンクションバイポーラトランジスタの代表的な断面構造を示す図である。
【図１１】図１１は、従来の半導体基板内の電極とバイアホールの配置を示す図である。
【図１２】図１２は、バイアホールの位置が隣接する列間でずれている場合の一実施形態を示す図である。
【図１３】図１３は、エミッタ列の位置が隣接する列間でずれている場合の一実施形態を示す図である。
【図１４】図１４は、エミッタ列の位置が隣接する列間でずれており、かつ、バイアホールの位置とサーマルビアの位置が重なる場合の一実施形態を示す図である。
【符号の説明】
１…半導体基板、２…ロー材、３…多層配線基板、４…サーマルビア、５…バイアホール、６…ＰＨＳ、７…エミッタ電極、８…コレクタ電極、９…ベース電極、１０…エミッタ配線、１１…ＳＯＩ基板、１２…トランジスタ、１３…絶縁膜、１４…ＧａＡｓ基板、１５…アンドープＧａＡｓバッファ層、１６…高ドープｎ型ＧａＡｓサブコレクタ層、１７…ｎ型ＧａＡｓコレクタ層、１８…高ドープｐ型ＧａＡｓベース層、１９…高ドープｎ型ＩｎＧａＡｓキャップ層、２０…ｎ型ＩｎＧａＰエミッタ層、２１…バイアホール用表面電極、２２…エミッタ配線、２３…コレクタ配線、２４…ベース配線。
【図１】
0004468609.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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