(57)【特許請求の範囲】
【請求項１】
半導体基板上にパッド酸化膜及びパッド窒化膜を順次形成し、ソース形成予定領域の前記パッド窒化膜を除去した後、前記パッド窒化膜の除去された部分の前記半導体基板にソースイオンを注入する段階と、
熱酸化を行って前記パッド窒化膜の除去された部分に素子分離膜を形成する段階と、
前記半導体基板上の残留する前記パッド窒化膜及びパッド酸化膜を除去した後、しきい値電圧調節のためのイオンを注入する段階と、
前記除去によって露出された前記半導体基板上にトンネル酸化膜を形成する段階と、
前記トンネル酸化膜が形成された前記半導体基板全面に第１ポリシリコン層を形成する段階と、
前記素子分離膜と前記半導体基板とが成す段差部分の前記素子分離膜側壁にのみ第１ポリシリコンを残留させるように、非等方性エッチングで前記第１ポリシリコン層をエッチングしてフローティングゲートを形成する段階と、
前記非等方性エッチングによって露出された前記トンネル酸化膜の領域の前記半導体基板にイオンを注入してドレインを形成する段階と、
全体構造上に誘電体膜及びコントロールゲート用第２ポリシリコン層を順次形成する段階とを含んでなる
ことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記素子分離膜は、３０００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリ素子の製造方法に係り、特にセル面積を最小化するためのフラッシュメモリ素子の製造方法に関する。
【０００２】
【従来の技術】
フラッシュメモリ素子は、ノートブック、ＰＤＡ、セルラーホンなどの携帯用電子製品と、コンピュータＢＩＯＳ、プリンタなどに用いられる半導体素子である。このようなフラッシュメモリ素子は、電気的なプログラム及び消去が可能な素子であって、約１００Åの薄いトンネル酸化膜へ強い電場によって電子が移動しながらセルのしきい値電圧を変化させてプログラム及び消去機能を行う。次に、従来のフラッシュメモリ素子を図１に基づいて説明する。
【０００３】
図１（ａ）及び図１（ｂ）は従来のフラッシュメモリセルの断面図及び等価回路図である。
【０００４】
図１（ａ）に示すように、従来のフラッシュメモリセルは、半導体基板１１上に形成され、半導体基板１１とトンネル酸化膜によって電気的に分離されるフローティングゲート１２と、高誘電率をもつために用いられる誘電体膜によってフローティングゲート１２と電気的に分離されるコントロールゲート１３との積層構造を取る。また、セルの両側下部の半導体基板１１はソースＳ及びドレインＤ領域が形成されている。ここで、トンネル酸化膜は１００Åの厚さに形成され、コントロールゲート１３はセルのワード線の役割を果たす。
【０００５】
かかる構造を有するフラッシュメモリセルのプログラム動作時には、ソースＳと半導体基板１１を接地させ（ＶS＝ＶB＝ＶSS）、コントロールゲート１３に９.０Ｖ（ＶCG＝９Ｖ）を印加する一方、ドレインＤに５Ｖ（ＶD＝５Ｖ）を印加し、コントロールゲート電圧及びドレイン電圧は５μｓのパルスとして印加される。このような条件で電圧を印加すると、チャネルホットエレクトロン(Channel Hot Electron;ＣＨＥ)が酸化膜の電位壁を越えてフローティングゲート１２に貯えられながらプログラムが完了する。消去動作時にはコントロールゲート１３に−９Ｖ（ＶCG＝−９Ｖ）の負電圧を印加し、半導体基板１１に９Ｖ（ＶD＝９Ｖ）の高電圧を印加すると、ＦＮ(ファウラーノルドハイム)トンネリングによってフローティングゲートに貯えられた電子が流出して消去動作が完了する。
【０００６】
図１（ｂ）は図１（ａ）で説明した構造のフラッシュメモリセルがＮＯＲ型セルアレイから構成されたことを示す。
【０００７】
図１（ｂ）に示すように、各セルのコントロールゲートはワード線Ｗ／Ｌ（ｎ−１）、Ｗ／Ｌ（ｎ）、Ｗ／Ｌ（ｎ＋１）として用いられ、各セルのドレインはビット線Ｂ／Ｌ（ｎ）、Ｂ／Ｌ（ｎ＋１）として用いられる。
【０００８】
このようなＮＯＲ型セルアレイを構成する場合、電荷を貯えるフローティングゲートと、セルのワード線として用いられるコントロールゲートがマスク工程を経て形成される。これは露光装置の定義(Define)能力によってセルのチャネル長と面積が決定されるため、今後高集積セルの具現に高価の露光装置などが要求されるという問題点があった。従って、新しいフラッシュメモリセルを製造するためには別の先行技術が要求され、これによる追加の装置投資によって製造工程においてコストが増加し、投資費用の節減を図り難くなる。
【０００９】
【発明が解決しようとする課題】
従って、本発明の目的は、フローティングゲートを定義するためのエッチング工程を非等方性エッチング工程とすることにより、セル面積を最小化し且つ高集積化できるようにしたフラッシュメモリ素子の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するための本発明に係るフラッシュメモリ素子の製造方法は、半導体基板上にパッド酸化膜及びパッド窒化膜を順次形成し、ソース形成予定領域の前記パッド窒化膜を除去した後、前記パッド窒化膜の除去された部分の前記半導体基板にソースイオンを注入する段階と、熱酸化を行って前記パッド窒化膜の除去された部分に素子分離膜を形成する段階と、前記半導体基板上の残留する前記パッド窒化膜及びパッド酸化膜を除去した後、しきい値電圧調節のためのイオンを注入する段階と、前記除去によって露出された前記半導体基板上にトンネル酸化膜を形成する段階と、前記トンネル酸化膜が形成された前記半導体基板全面に第１ポリシリコン層を形成する段階と、前記素子分離膜と前記半導体基板とが成す段差部分の前記素子分離膜側壁にのみ第１ポリシリコンを残留させるように、非等方性エッチングで前記第１ポリシリコン層をエッチングしてフローティングゲートを形成する段階と、前記非等方性エッチングによって露出された前記トンネル酸化膜の領域の前記半導体基板にイオンを注入してドレインを形成する段階と、全体構造上に誘電体膜及びコントロールゲート用第２ポリシリコン層を順次形成する段階とを含んでなることを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付図に基づいて本発明の実施例を詳細に説明する。
【００１２】
図２（ａ）乃至図２（ｇ）は本発明に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【００１３】
図２（ａ）に示すように、半導体基板２１上にパッド酸化膜２２及びパッド窒化膜２３を順次形成し、ＩＳＯマスク工程によってセルのソース形成領域を確定した後、ソース形成領域のパッド窒化膜２３を除去する。その後、パッド窒化膜２３が除去された部分の半導体基板２１にソースイオンを注入する。ここで、パッド酸化膜２２は１００Åの厚さに形成され、パッド窒化膜２３は１０００Åの厚さに形成される。また、ソースイオン注入工程はＮチャネルフラッシュメモリセルを製造しようとする場合にはＮ型のイオンを用いて実施し、Ｐチャネルフラッシュメモリセルを製造しようとする場合にはＰ型のイオンを用いて実施する。
【００１４】
図２（ｂ）に示すように、熱酸化工程を行って約３０００Åの厚さに素子分離膜２４を形成する。この熱酸化工程の際に半導体基板２１に注入されたイオンが拡散されてソースＳ領域が形成される。
【００１５】
図２（ｃ）に示すように、半導体基板２１上のパッド窒化膜２３及びパッド酸化膜２２を除去した後、セルの特性を確保するためにしきい値電圧調節イオン注入工程を行う。しきい値電圧調節イオン注入工程はＮチャネルフラッシュメモリセルを製造しようとする場合にはＰ型のイオンを用いて実施し、Ｐチャネルフラッシュメモリセルを製造しようとする場合にはＮ型のイオンを用いて実施する。
【００１６】
図２（ｄ）に示すように、露出した半導体基板２１に１００Åの厚さにトンネル酸化膜２５を形成した後、全体構造上にフローティングゲート用第１ポリシリコン層２６を形成する。
【００１７】
図２（ｅ）に示すように、非等方性エッチング工程で第１ポリシリコン層２６をエッチングして、素子分離膜２４と半導体基板２１とが成す段差部分の素子分離膜２４の側壁にのみ第１ポリシリコンを残留させ、これによりフローティングゲートが定義される。
【００１８】
図２（ｆ）に示すように、ドレインイオン注入工程及び熱工程によってドレインＤ領域を形成する。ドレインイオン注入工程はＮチャネルフラッシュメモリ素子を製造しようとする場合にはＮ型のイオンを用いて実施し、Ｐチャネルフラッシュメモリ素子を製造しようとする場合にはＰ型のイオンを用いて実施する。
【００１９】
図２（ｇ）に示すように、全体構造上に誘電体膜２７及びコントロールゲート用第２ポリシリコン層２８を形成した後、通常の後続工程を行うことにより、フラッシュメモリ素子の製造工程が完了する。
【００２０】
図３は本発明に係るフラッシュメモリ素子の等価回路図である。図３から、ワード線Ｗ／Ｌ（ｎ）とビット線Ｂ／Ｌ（ｎ）、Ｂ／Ｌ（ｎ＋１）との間に多数のセルが接続され、隣接する２つのセルがビット線を共有し、ビット線を共有する２対のセルがソース領域を共有する構造をもつことが分かる。
【００２１】
【発明の効果】
上述したように、本発明はフラッシュメモリセルのフローティングゲートを定義するとき、非等方性エッチング工程を用いることにより、セルの面積を減らすことができるので、素子の集積度を向上させることができる。このように別の装置投資なしでセル面積を最小化することができるので、製造コストを低減させることができる。
【図面の簡単な説明】
【図１】図１（ａ）及び図１（ｂ）は従来のフラッシュメモリセルの断面図及び等価回路図である。
【図２】図２（ａ）乃至図２（ｇ）は本発明に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【図３】本発明に係るフラッシュメモリ素子の等価回路図である。
【符号の説明】
１１  半導体基板
１２  フローティングゲート
１３  コントロールゲート
１４  ゲート電極
２１  半導体基板
２２  パッド酸化膜
２３  パッド窒化幕
２４  素子分離膜
２５  トンネル酸化膜
２６  第１ポリシリコン層
２７  誘電体膜
２８  第２ポリシリコン層
Ｓ  ソース
Ｄ  ドレイン
【図１】
0004423488.tif 000002
【図２】
0004423488.tif 000003
【図３】
0004423488.tif 000004