(57)【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板の一方の主面に搭載された半導体素子とを有する半導体装置において、
前記支持基板は一方の主面に形成された第１の電極と、他方の主面に形成された第２の電極と、開口或いは切欠きとを有し、
前記半導体素子の第１の電極パッドと前記第１の電極とはフリップチップ接続され、前記半導体素子の第２の電極パッドと前記第２の電極とは前記開口或いは前記切欠きを介して電気的に接続され、
前記支持基板に複数の半導体素子が搭載され、
前記半導体素子は、前記支持基板の中央部から偏った位置に搭載され、
前記開口或いは切欠きは、前記半導体素子の外周４辺に対応して前記支持基板に形成される４つの配線領域の内、最も狭い配線領域に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記開口或いは切欠きは、前記支持基板の選択された辺の縁部近傍、或いは隅部近傍に配設されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２の電極パッドは、前記開口或いは前記切欠きを通るワイヤーにより支持基板の他方の主面の第２の電極へ接続することにより電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記半導体素子及び前記ワイヤーは樹脂封止されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記ワイヤーを封止する樹脂は前記支持基板の他方の主面に突出した突出部を有し、
前記突出部の前記支持基板からの高さは、前記支持基板の他方の主面に設けられた外部端子の前記支持基板からの高さに比べて低く設定したことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記支持基板の他方の主面には前記第２の電極に導通する配線層が形成され、前記配線層上には外部端子が形成されていることを特徴とする半導体装置。
【請求項７】
一方の主面に第１の電極、他方の主面に第２の電極、並びに開口或いは切欠きが形成された支持基板を形成する工程と、
半導体素子の第２の電極パッドを前記開口或いは前記切欠きに対向するように前記支持基板の一方の主面上に複数の半導体素子を搭載する工程と、
前記半導体素子の第１の電極パッドを前記第１の電極に接続する工程と、
前記開口或いは切欠きを通して前記第２の電極パッドを前記第２の電極に電気的に接続する工程とを含み、
前記支持基板を形成する工程では、前記半導体素子の外周４辺に対応して前記支持基板に形成される４つの配線領域の内、最も狭い配線領域に前記開口或いは切欠きを形成し、
前記半導体素子を搭載する工程では、前記半導体素子を前記支持基板の中央部から偏った位置に搭載すること
を特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
支持基板を形成する工程において、前記支持基板の選択された辺の縁部近傍、或いは隅部近傍に前記開口或いは切欠きを形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記第２の電極パッドを前記第２の電極に接続する工程の後に、
前記半導体素子及び前記開口或いは前記切欠きを樹脂で封止する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一つの支持基板上に複数の半導体素子が平面的に搭載される半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
例えば、ＢＧＡ（ボールグリッドアレイ），ＬＧＡ（ランドグリッドアレイ）等の半導体装置は、支持基板上に半導体素子を搭載した構成とされている。かかるＢＧＡタイプの半導体装置の一例を、半導体装置１Ａとして図１に示す。【０００３】
同図に示すように、ＢＧＡタイプの半導体装置１Ａは、支持基板３Ａの一方の主面（表面）に半導体素子２Ａを搭載すると共に、他方の主面（裏面）に外部接続用電極６を有した構成とされている。半導体素子２Ａと支持基板３Ａの表面に形成されたボンディングパッド４は、ワイヤー５により接続されている。【０００４】
また、図２に示すように、支持基板３Ａの表面には、一端がボンディングパッド４と接続された配線７が形成されている。この配線７の他端は、スルーホール１５を介して支持基板３Ａの裏面に形成された外部接続用電極６に接続されている。かかる外部接続用電極６には、外部接続端子を構成するはんだボールが配設される。【０００５】
従来の半導体装置では、前記図１に示した半導体装置１Ａのように、１枚の支持基板３Ａに１個の半導体素子２Ａを搭載・配設する構成が一般的であった。このため、半導体素子２Ａの配設位置は、配線７の引き回しを行ない易い支持基板３Ａの中央位置とされていた。【０００６】
しかしながら近年、携帯型情報機器等電子機器の小型化・高機能化の要求がなされ、より小型でかつ高機能及び／又は大容量の半導体装置が必要とされている。このため、ＭＣＭ（マルチチップモジュール），ＳｉＰ（システムインパッケージ）等、１枚の支持基板上に複数個の半導体素子を搭載した半導体装置が提供されるようになってきている（例えば、特開２０００−１９６００８号公報参照）。【０００７】
かかるＳｉＰタイプの半導体装置１Ｂを図３に示す。同図に示す例では、支持基板３Ｂの一方の主面上に、半導体素子２Ａに加えて、半導体素子２Ｂが並べられて搭載・配設されている。
ここで、半導体素子２Ａは、例えばマイクロプロセッサ等のロジックチップであり、半導体素子２Ｂは例えばフラッシュメモリ等のメモリチップである。
一般的に、より高機能が要求される半導体素子２Ａの外部接続端子パッド数は、規格化された半導体素子２Ｂの外部接続端子パッド数よりも多い。【０００８】
いずれの半導体素子２Ａ，２Ｂも、ワイヤー５により支持基板３Ｂに形成されたボンディングパッド４に接続される。この時、１枚の支持基板３Ｂの同一平面上に複数の半導体素子２Ａ，２Ｂが搭載されることにより、支持基板３Ｂ上における半導体素子２Ａの位置は、中央から偏倚した位置となる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記のように、半導体素子２Ａの搭載位置が支持基板３Ｂの中央から偏った場合に於ける、支持基板３Ｂに形成される配線７の引き回し状態を、図4に示す。同図に示されるように、支持基板３Ｂ上に２個の半導体素子２Ａ，２Ｂが配設されることにより、支持基板３Ｂ上に形成される配線７の引き回しも密となっている。そして、図中矢印Ｘで指示される領域、即ち半導体素子２Ａと支持基板３Ｂの縁部とが近い領域では、配線７を引き回すことができる領域が狭くなる（以下、基板上で配線の引き回しを行うことができる領域を配線引き回し領域という）。これについて、図５乃至図７を用いて説明する。【００１０】
半導体素子２Ａの、上面を図5に示す。かかる半導体素子２Ａは矩形状を有し、その4辺の外周（以下、各辺を外周第１辺１１Ａ〜外周第４辺１１Ｄという）近傍には、複数個の外部接続用ボンディングパッド１０が、外周第１辺１１Ａ〜外周第４辺１１Ｄに対応して、外周第１辺１１Ａ〜外周第４辺１１Ｄと平行に配設されている。【００１１】
かかる半導体素子２Ａを、支持基板３Ａの中央に搭載・配設した時の、半導体装置１Ａにおける配線引き回し領域を図6に示す。同図に示されるように、半導体素子２Ａの外周４辺に対応して、支持基板３Ａ上には４つの配線引き回し領域が設定される。【００１２】
即ち、外周第１辺１１Ａに対応する配線引き回し領域１２Ａ、外周第２辺１１Ｂに対応する第２の配線引き回し領域１２Ｂ、外周第３辺１１Ｃに対応する第３の配線引き回し領域１２Ｃ、及び外周第４辺１１Ｄに対応する第４の配線引き回し領域１２Ｄが形成される（以下、第１乃至第４の配線引き回し領域１２Ａ〜１２Ｄを、単に第１乃至第４の領域１２Ａ〜１２Ｄとする）。【００１３】
図6に示される半導体装置１Ａのように、半導体素子２Ａが支持基板３Ａの中央に配置されている場合、第１乃至第４の領域１２Ａ〜１２Ｄは、略等しい面積をもって設定する事が可能である。従って、支持基板３Ａ上に於ける配線７の引き回しは、第１乃至第４の領域１２Ａ〜１２Ｄにおいて略均等に行うことができ、確実に配線７の引き回しを行うことができる。【００１４】
これに対し、半導体装置１Ｂのように、半導体素子２Ａの配設位置が支持基板の中央から偏ると、第１乃至第４の領域１２Ａ〜１２Ｄの面積が均等でなくなり、図７に示すように、半導体素子２Ａが右側に偏った場合には、第３の領域１３Ｃの面積が最も広くなり、第１の領域１３Ａが最も狭くなる。【００１５】
従って、最も狭い第１の領域１３Ａに、第３の領域１３Ｃと同程度の数の配線７を引き回す場合には、その設計及びその形成が困難であった。また、これを回避する為に、第１の領域１３Ａの面積をより広くすることが考えられるが、この場合には支持基板３Ｂの面積の増加を招き、半導体装置１Ｂの小型化の要求に応えることができなくなってしまう。【００１６】
一方、このような問題点を解決する手段として、図８及び図９に示すように、支持基板３Ｃを多層化し、層間接続用ビア２０及び配線層２１を形成すると共に、半導体素子２Ａをフリップチップ（フェイスダウン）状態でこの支持基板上に搭載する手法を執ることもできる。かかる構造によれば、半導体素子の直下に外部接続用パッドを配設することができ、支持基板の面積の拡大を招来することを抑制・低減することができる。【００１７】
しかしながら、支持基板に形成されるビア（ＶＩＡ）のピッチ（Ｐ１）を半導体素子２Ａに形成されるパッド１０のパッドのピッチ（Ｐ２）に対応させることが難しく、また多層構造とすることにより支持基板の価格の上昇を招いてしまう。
【課題を解決するための手段】
【００１８】
本発明は、このような従来技術の課題を解決する、改良された有用な半導体装置及びその製造方法を提供することを総括的な目的とする。【００１９】
本発明のより具体的な目的は、支持基板上に於ける半導体素子の搭載・配設位置に拘わらず、配線の引き回しの容易化が図れると共に、より小型化が可能な半導体装置の構造及びその製造方法を提供することにある。【００２０】
この目的を達成するため、本発明では、支持基板と、前記支持基板の一方の主面に搭載された半導体素子とを有する半導体装置において、前記支持基板は一方の主面に形成された第１の電極と、他方の主面に形成された第２の電極と、開口或いは切欠きとを有し、前記半導体素子の第１の電極パッドと前記第１の電極とはフリップチップ接続され、前記半導体素子の第２の電極パッドと前記第２の電極とは前記開口或いは前記切欠きを介して電気的に接続され、前記支持基板に複数の半導体素子が搭載され、前記半導体素子は、前記支持基板の中央部から偏った位置に搭載され、前記開口或いは切欠きは、前記半導体素子の外周４辺に対応して前記支持基板に形成される４つの配線領域の内、最も狭い配線領域に形成されていることを特徴とする。
【００２１】
また、上記発明において、前記開口或いは切欠きは、前記支持基板の選択された辺の縁部近傍、或いは隅部近傍に配設されている構成としてもよい。【００２３】
また、上記発明において、前記第２の電極パッドは、前記開口或いは前記切欠きを通るワイヤーにより支持基板の他方の主面の第２の電極へ接続することにより電気的に接続されている構成としてもよい。
【００２４】
また、上記発明において、前記半導体素子及び前記ワイヤーは樹脂封止されている構成としてもよい。
【００２５】
また、上記発明において、前記ワイヤーを封止する樹脂は前記支持基板の他方の主面に突出した突出部を有し、前記突出部の前記支持基板からの高さは、前記支持基板の他方の主面に設けられた外部端子の前記支持基板からの高さに比べて低く設定する構成としてもよい。【００２６】
また、上記発明において、前記支持基板の他方の主面には前記第２の電極に導通する配線層が形成され、前記配線層上には外部端子が形成されている構成としてもよい。
【００２７】
また、上記の目的を達成するため、本発明に係る半導体装置の製造方法では、一方の主面に第１の電極、他方の主面に第２の電極、並びに開口或いは切欠きが形成された支持基板を形成する工程と、半導体素子の第２の電極パッドを前記開口或いは前記切欠きに対向するように前記支持基板の一方の主面上に複数の半導体素子を搭載する工程と、前記半導体素子の第１の電極パッドを前記第１の電極に接続する工程と、前記開口或いは切欠きを通して前記第２の電極パッドを前記第２の電極に電気的に接続する工程とを含み、前記支持基板を形成する工程では、前記半導体素子の外周４辺に対応して前記支持基板に形成される４つの配線領域の内、最も狭い配線領域に前記開口或いは切欠きを形成し、前記半導体素子を前記支持基板の中央部から偏った位置に搭載することを特徴とする。
【００２８】
また、上記発明において、支持基板を形成する工程において、前記支持基板の選択された辺の縁部近傍、或いは隅部近傍に前記開口或いは切欠きを形成することとしてもよい。【００２９】
また、上記発明において、前記第２の電極パッドを前記第２の電極に接続する工程の後に、前記半導体素子及び前記開口或いは前記切欠きを樹脂で封止する工程を含むこととしてもよい。
【発明の効果】
【００３４】
本発明によれば、支持基板の裏面を、かかる支持基板に搭載される半導体素子の電極パッドに直接接続される配線の引き回し領域として利用することにより、かかる支持基板の多層化を伴うことなく、安価に、より小形化された半導体装置を形成することができる。
【図面の簡単な説明】
【００３５】
【図１】従来の一例である半導体素子を１個配設した半導体装置の平面図である。
【図２】図１に示す半導体装置の配線の引き回しを示す図である。
【図３】従来の一例である半導体素子を２個配設した半導体装置の平面図である。
【図４】図３に示す半導体装置の配線の引き回しを示す図である。
【図５】半導体素子のパッドの配置を示す図である。
【図６】図１に示す半導体装置の配線引き回し領域を説明するための図である。
【図７】図３に示す半導体装置の配線引き回し領域を説明するための図である。
【図８】基板に形成されるビア上にバンプを接合することができない理由を説明するための図である（その１）。
【図９】基板に形成されるビア上にバンプを接合することができない理由を説明するための図である（その２）。
【図１０】本発明の第１実施例である半導体装置の平面図である。
【図１１】本発明の第１実施例である半導体装置の、前記図１０に於けるＸ１−Ｘ１断面を示す断面図である。
【図１２】半導体素子のパッドの配置を示す図である。
【図１３】本発明の第１実施例における配線引き回し領域を説明するための図である。
【図１４】本発明の第１実施例である半導体装置に用いられる基板の表面における配線の引き回しを示す図である。
【図１５】本発明の第１実施例である半導体装置に用いられる基板の裏面における配線の引き回しを示す図である。
【図１６】本発明の第１実施例である半導体装置のスリット近傍を拡大して示す断面図である。
【図１７】本発明の第１実施例である半導体装置のスリット近傍を拡大して示す底面図である。
【図１８】本発明の第２実施例である半導体装置の断面図である。
【図１９】本発明の第３実施例である半導体装置の断面図である。
【図２０】本発明の第４実施例である半導体装置の断面図である。
【図２１】本発明の第５実施例である半導体装置のスリット近傍を拡大して示す断面図である。
【図２２】本発明の第６実施例である半導体装置のスリット近傍を拡大して示す断面図である。
【図２３】本発明の第７実施例である半導体装置の断面図である。
【図２４】本発明の第８実施例である半導体装置の断面図である。
【図２５】本発明の第９実施例である半導体装置の断面図である。
【図２６】本発明の第１０実施例である半導体装置のスリット近傍を拡大して示す底面図である。
【図２７】本発明の第１０実施例である半導体装置を示す図２６のＸ２−Ｘ２断面を示す断面図である。
【図２８】本発明の第１０実施例である半導体装置を示す図２７において、矢印Ｂで示した部分を拡大して示す断面図である。
【図２９】スリットの形成位置を説明するための図である（その１）。
【図３０】スリットの形成位置を説明するための図である（その２）。
【図３１】スリットの形成位置を説明するための図である（その３）。
【図３２】切り欠きの形成位置を説明するための図である（その１）。
【図３３】切り欠きの形成位置を説明するための図である（その２）。
【図３４】切り欠きの形成位置を説明するための図である（その３）。
【図３５】切り欠きの形成位置を説明するための図である（その４）。
【図３６】切り欠きの形成位置を説明するための図である（その５）。
【図３７】切り欠きの形成位置を説明するための図である（その６）。
【図３８】本発明の一実施例である半導体装置の製造方法を示す工程図である。
【図３９Ａ】スリット付き基板シートの準備処理を説明するための平面図である。
【図３９Ｂ】スリット付き基板シートの準備処理を説明するための断面図である。
【図４０Ａ】フリップチップボンディング処理を説明するための平面図である。
【図４０Ｂ】フリップチップボンディング処理を説明するための断面図である。
【図４１Ａ】ワイヤーボンディング処理を説明するための平面図である。
【図４１Ｂ】ワイヤーボンディング処理を説明するための断面図である。
【図４２Ａ】樹脂封止処理を説明するための平面図である。
【図４２Ｂ】樹脂封止処理を説明するための断面図である。
【図４３】ダイシング処理を説明するための平面図である。
【図４４】はんだボール付け処理を説明するための平面図である。
【符号の説明】
【００３６】
３０Ａ〜３０Ｋ    半導体装置
３２    第１の半導体素子
３３    第２の半導体素子
３４    第３の半導体素子
３７    バンプ
３８    裏面引き回しワイヤー
３９    ワイヤー
４０，４０Ａ〜４０Ｆ    支持基板
４１Ａ    外周第１辺
４１Ｂ    外周第２辺
４１Ｃ    外周第３辺
４１Ｄ    外周第４辺
４２Ａ〜４２Ｄ    パッド
４３Ａ    第１の領域
４３Ｂ    第２の領域
４３Ｃ    第３の領域
４３Ｄ    第４の領域
４６Ａ    裏面側ボンディングパッド
４６Ｂ〜４６Ｄ    表面側ボンディングパッド
４７    ボンディングパッド
４８    外部接続用電極
４９Ａ    裏面側配線
４９Ｂ    表面側配線
５０，５０Ａ〜５６Ｄ    スリット
５２    外部接続端子
５５    封止樹脂部
５５Ａ    突出部
５６Ａ    ソルダーレジスト
５７    開口部
６０，６０Ａ〜６０Ｆ    切り欠き
６１，６２    ダム
６８    デカップリングコンデンサ
６９    信号配線
７０    電源プレーン
７１    電源パッド
７５    基板シート
【発明を実施するための最良の形態】
【００３７】
次に、本発明の最良の実施形態について、図面と共に説明する。【００３８】
本発明の第１実施例である半導体装置３０Ａの構成を、図１０乃至図１７示す。
かかる半導体装置３０Ａは、図１０及び図１１に示されるように、第１の半導体素子３２、第２の半導体素子３３、支持基板４０Ａ、封止樹脂部５５、及び外部接続端子５２などをもって構成される。【００３９】
第１の半導体素子３２はマイクロプロセッサなどのロジックチップであり、また第２の半導体素子３３はフラッシュメモリなどのメモリチップである。本発明にあっては、かかる図１０及び図１１に示されるように、支持基板４０Ａの一方の主面（上面）に搭載された半導体素子３２の電極の一部は、当該支持基板４０Ａに設けられたスリット（開口）５０を通して、当該支持基板４０Ａの他方の主面（下面）側にワイヤー３８をもって導出され、かかる他方の主面において配線パターン（図示せず）に電気的に接続される。【００４０】
即ち、当該支持基板４０Ａの中央部から偏った位置であり、また当該支持基板の縁部近傍に搭載されることにより、当該支持基板４０Ａの上面にあっては配線パターンへの接続、配線パターンの引き回しが困難な半導体素子の電極パッドの少なくとも一部は、スリット５０を通して当該支持基板４０Ａの裏面へワイヤー３８をもって導出され、当該支持基板４０Ａの裏面が配線領域として利用される。【００４１】
かかる構造を実現するため、本実施例に於ける半導体装置にあっては、図１２に示される半導体素子３２表面の四辺近傍に配設される外部接続用電極パッド部には、フリップチップボンディング用突起電極とワイヤーボンディング用パッドとが選択的に配設される。即ち、本実施例にあっては、当該半導体素子３２が搭載される支持基板４０Ａの配線領域のうち、最も狭い第１の領域４３Ａに対応する辺４１Ａに沿って配設されるパッド（パッド列）４２Ａとして、ワイヤーボンディング用パッドが配設される。【００４２】
一方、当該パッド４２Ａ以外のパッド４２Ｂ〜４２Ｄ（即ち支持基板の配線領域のうち、第１の領域４３Ａよりも広い第２乃至第４の領域４３Ｂ〜４３Ｄに対応する辺４１Ｂ〜４１Ｄに沿って配設されるパッド（パッド列）４２Ｂ〜４２Ｄ）には、例えばはんだボールからなる突起電極（図示せず）が配設される。【００４３】
即ち、第１の半導体素子３２は、前記支持基板４０Ａに対して、フリップチップボンディング法により搭載・配置される外部接続電極構造とされ、選択されたパッドに対してはワイヤーボンディング法によってリードの接続が可能とされる。【００４４】
かかる半導体素子３２が搭載される支持基板４０Ａの表面４４、並びに裏面４５に於ける配線パターン，パッドの配設構成を、図１４、図１５に示す。尚、支持基板４０Ａは、ガラスエポキシなどの絶縁材料を基材として板状に形成され、その表裏両面に銅（Ｃｕ）などを用いて配線パターン、電極パッドが選択的に形成される。かかる支持基板４０Ａは、インターポーザーとも称される。【００４５】
支持基板４０Ａの表裏両面に配設された配線パターン及び／又は電極パッドは、必要に応じて板状基板を貫通する相互接続部（ＶＩＡ）により電気的・機械的に接続される。当該支持基板４０Ａの一方の主面（表面）４４にあっては、図１４に示されるように、表面側ボンディングパッド４６Ｂ〜４６Ｄ、ボンディングパッド４７、及び表面側配線４９Ｂ等が配設される。【００４６】
一方、当該支持基板４０Ａの他方の主面（裏面）４５にあっては、図１５に示されるように、裏面側ボンディングパッド４６Ａ、外部接続用電極４８、及び裏面側配線４９Ａ等が配設される。【００４７】
そして、本実施例に於ける特徴的な構成として、支持基板４０Ａの前記第1の領域４３Ａ対応部分に、当該支持基板４０Ａを貫通するスリット５０が配設される。即ち、かかるスリット５０は、前記第１の半導体素子３２を支持基板４０Ａ上の所定位置に配置・搭載した際、当該半導体素子３２のパッド４２Ａと対応する位置に配設される。【００４８】
当該スリット５０の寸法・形状（幅及び長さ）は、このスリット５０を介して半導体素子３２のパッド４２Ａと支持基板４０Ａの裏面側ボンディングパッド４６Ａとの間に、ワイヤー３８を接続することができる寸法・形状とされる。【００４９】
支持基板４０Ａの表面４４にあっては、ボンディングパッド４６Ｂ〜４６Ｄへは、フリップチップボンディングされる第１の半導体素子３２のパッド４２Ｂ〜４２Ｄが突起電極３７を介して接続される。
一方、ボンディングパッド４７へは、第２の半導体素子３３のボンディングパッドと接続するワイヤー３９が接続される。かかる第２の半導体素子３３はメモリチップであるため、その外部接続用パッドの配置は規格化されているものが殆どであり、一般的に前記第１の半導体素子３２に比較してパッド数は少ない。従って第２の半導体素子３３は、支持基板４０Ａに形成されたボンディングパッド４７にワイヤー３９により接続される。勿論、フリップチップボンディング法を適用することも可能である。【００５０】
かかるボンディングパッド４６Ｂ，４６Ｄに一端が接続された表面側配線４９Ｂは、他端が基板４０Ａを貫通して形成されたスルーホール５１に接続されている。また、表面側ボンディングパッド４６Ｃに一端部が接続された表面側配線４９Ｂは、他端がボンディングパッド４７に接続された構成とされている。尚、図１６に示されるように、当該表面４４上には、ソルダーレジスト層５６Ａが被覆形成され、配線４９Ｂの保護がなされる。【００５１】
一方、支持基板４０Ａの裏面４５にあっては、図１６、図１７に示されるように、ボンディングパッド４６Ａに対し、一端が前記半導体素子３２の電極パッド４２Ａに接続され、スリット５０を通して導出されたワイヤー３８の他端が接続される。また、外部接続用電極４８へは、図１０、図１６に示されるように、はんだボールよりなる外部接続端子５２が配設される。【００５２】
この外部接続用電極４８の一部は、支持基板４０Ａを貫通して形成されたスルーホール５１と電気的に接続される。また、このスルーホール接続がされない外部接続用電極４８は、裏面側配線４９Ａにより裏面側ボンディングパッド４６Ａと接続される。
尚、支持基板４０Ａの裏面４５の表面には、図１６、図１７に示されるように、ソルダーレジスト層５６Ｂが被覆形成され、配線４９Ａの保護がなされる。かかるソルダーレジスト５６Ｂの、ボンディングパッド４６Ａと対向する位置には、当該ボンディングパッド４６Ａを表出する開口部５７が設けられる。また、図１７に示されるように、支持基板４０Ａを裏面４５側から見た際、第１の半導体素子３２のパッド４２Ａはスリット５０を介して覗視できる。【００５３】
この様な半導体装置にあっては、前記第１の半導体素子３２は、選択的にスリット５０が配設された支持基板４０Ａに搭載・配設され、当該半導体素子３２の選択された電極パッド４２Ａは、スリット５０を通して当該支持基板４０Ａの裏面４５に形成された裏面側ボンディングパッド４６Ａにワイヤーボンディングされる。当該裏面側ボンディングパッド４６Ａは、裏面側配線４９Ａにより外部接続用電極４８に接続されるが、支持基板４０Ａの裏面４５に於いて、裏面側配線４９Ａは外部接続用電極４８の形成位置を除き形成することができるため、裏面側配線４９Ａの引き回しの自由度は高い。【００５４】
即ち、支持基板４０Ａの裏面４５を、配線の引き回し領域として利用することにより、表面４４に於ける配線の引き回し領域の自由度が高まり、半導体装置３０Ａの小型化・高密度を図ることができると共に、当該半導体装置３０Ａの高速化を図ることができる。【００５５】
尚、本実施例によれば、第１の半導体素子３２は、支持基板４０Ａにフリップチップボンディングされるため、ワイヤーボンディング法を対象とした実装構造に比べ実装面積を小とすることができ、第１の半導体素子３２と支持基板４０Ａとの電気的接合に要する面積の省スペース化を図ることができる。【００５６】
上述の如き実装構造をもって支持基板４０Ａに搭載・配設された第１の半導体素子３２及び第２の半導体素子３３は、図１６に示されるように、封止樹脂部５５をもって封止される。封止樹脂部５５は、例えばエポキシ系樹脂を用いてのトランスファーモールド処理により形成することができる。【００５７】
かかる樹脂封止の際、封止樹脂は、スリット５０を介して支持基板４０Ａの裏面４５へも進行し、ワイヤー３８部も封止する。当該ワイヤー３８は、封止樹脂により保護される。この時、ワイヤー３８部を覆う封止樹脂部即ち突出部５５Ａの、裏面４５（基板４０Ａ）からの高さＨ２は、図１６に示すように、外部接続端子５２の裏面４５からの高さＨ１に比べ低く設定する。【００５８】
かかる構成により、半導体装置３０Ａを、外部接続端子５２を用いて、電子機器に搭載される実装基板（図示せず）に実装する際、突出部５５Ａが実装の障害となることを防止することができる。突出部５５Ａの高さＨ２は、外部接続端子５２の高さＨ１の１／２以下とすることが望ましい（Ｈ２≦Ｈ１／２）。【００５９】
次に、本発明の第２実施例について説明する。
図１８は、本発明の第２実施例である半導体装置３０Ｂを示す。尚、以下説明する各実施例において、前記第１実施例にかかる半導体装置３０Ａの構成と同一構成の部位については、同一符号を付してその説明を省略する。【００６０】
本第２の実施例にあっては、一つの支持基板４０Ｂ上に、３個の半導体素子３２〜３４が搭載・配設された構成を対象としている。かかる構造に於いて、第１の半導体素子３２及び第３の半導体素子３４は、多数の外部接続用パッドを有するロジックチップであり、第２の半導体素子３３は比較的小数の外部接続用パッドを備えたメモリチップである。【００６１】
第１の半導体素子３２は、図中右側に偏って配設されており、また第３の半導体素子３４は、図中左側に偏って配設されている。一方、第２の半導体素子３３は、この一対の半導体素子３２，３４間に配設された構成とされている。本実施例では、第２の半導体素子３３は、支持基板４０Ｂにフリップチップボンディングされている。また、支持基板４０Ａの左右位置には、夫々スリット５０Ａ，５０Ｂが形成されており、第１の半導体素子３２にあっては、スリット５０Ａを介してワイヤー３８が支持基板４０Ｂの裏面に導出され、一方第３の半導体素子３４にあっては、スリット５０Ｂを介してワイヤー３８が支持基板４０Ｂの裏面に導出されている。【００６２】
このように、一つの支持基板上に、多数のパッドを有する２個の半導体素子３２，３４が搭載される場合、支持基板４０Ａの表面に於ける配線引き回しの自由度は、前記第１実施例に比べて更に低くなる。しかしながら、本実施例にあっては、半導体素子３２，３４に於けるパッド４２Ａ〜４２Ｄのうち、支持基板４０Ｂの端部に於ける狭い配線引き回し領域と対応するパッドは、当該支持基板４０Ｂに設けられたスリット５０Ａ，Ｂを通じ、ワイヤー３８を用いて、支持基板４０Ｂの裏面に導出する。【００６３】
かかる構成により、一つの支持基板上に、複数の半導体素子、或いは多数の外部接続用パッドを具備する半導体装置を搭載・配設する場合であっても、半導体装置３０Ｂの小型化・高密度化に対応することができる。【００６４】
本発明の第３実施例である半導体装置３０Ｃを、図１９に示す。【００６５】
本実施例にかかる半導体装置３０Ｃにあっては、支持基板４０Ｃの縁部に、図３２に示すように選択的に切欠き６０を形成し、この切欠き６０を介して、ワイヤー３８を支持基板４０Ｃの裏面に導出する。即ち、かかる切欠き６０は、前記第１の実施例に於けるスロット５０に代わるものである。【００６６】
かかる構成にあっても、半導体素子３２を支持基板４０Ｃの外周縁部の近傍位置まで、或は縁部よりも外側に延出した状態で配置することができ、半導体装置３０Ｃの更なる小型化を図ることができる。【００６７】
本発明の第４実施例である半導体装置３０Ｄを、図２０に示す。【００６８】
本実施例にかかる半導体装置３０Ｄにあっては、前記第２実施例に示した半導体装置３０Ｂに於けるスリット５０Ａ，５０Ｂに代えて、支持基板４０Ｄの両端部に切欠き６０Ａ，６０Ｂを配設した。当該半導体装置３０Ｄも、第２実施例にかかる半導体装置３０Ｂに比べ、小型化を図ることができる。【００６９】
本発明の第５及び第６実施例である半導体装置３０Ｅ，３０Ｆを、図２１及び図２２に示す。【００７０】
本実施例にかかる半導体装置３０Ｅ，３０Ｆにあっては、前記スリット５０の近傍位置に、封止樹脂の流動を阻止するダム６１，６２を配設することを特徴とする。【００７１】
当該ダム６１，６２は、ソルダーレジスト５６Ｂと同一材質であり、ソルダーレジスト５６Ｂの形成時に一括的に形成される。よって、ダム６１，６２を形成するに際し、製造工程が複雑化することはない。【００７２】
図２１に示す半導体装置３０Ｅにあっては、ダム６１を、支持基板４０Ａに於いて、スリット５０と外部接続端子５２の形成位置との間に配設している。かかる構成とすることにより、封止樹脂部５５の形成時、スリット５０を通して支持基板４０Ａの裏面側に進行した封止樹脂は、ダム６１によりその流れが阻止される。これにより、外部接続端子５２の形成位置（即ち、外部接続用電極４８）に封止樹脂が到達することを防止することでき、外部接続端子５２を外部接続用電極４８に確実に形成することができる。【００７３】
一方、図２２に示す半導体装置３０Ｆにあっては、ダム６１に加え、スリット５０の外側位置にもダム６２を形成している。かかる構成により、封止樹脂が支持基板４０Ａの外周側に流出し付着することを防止することができる。【００７４】
本発明の第７乃至第９実施例である半導体装置３０Ｇ〜３０Ｉを、図２３乃至図２５に示す。
各実施例にかかる半導体装置３０Ｇ〜３０Ｉは、複数の半導体素子を積層（スタック）したことを特徴とする。【００７５】
図２３に示す第７実施例にかかる半導体装置３０Ｇは、前記図１０に示した第１実施例にかかる半導体装置３０Ａに於いて、第１の半導体素子３２上に半導体素子３５を載置し、また第２の半導体素子３３に半導体素子３６を載置した構成である。
半導体素子３５，３６は、いずれもワイヤー３９を用いて、支持基板４０Ａ上のパッドへ電気的に接続される。【００７６】
また、図２４に示す第８実施例にかかる半導体装置３０Ｈは、前記図２３に示した実施例にかかる半導体装置３０Ｇに於いて、第２の半導体素子３３をバンプ５９を備えた構造とし、支持基板４０Ａにフリップチップボンディングした構成を有する。【００７７】
また、図２５に示す第９実施例にかかる半導体装置３０Ｉは、第２の半導体素子３３を支持基板４０Ａにワイヤー３９を用いて接続すると共に、この第２の半導体素子３３上に半導体素子３６をフリップチップボンディングしている。そして、この第２の半導体素子３３と半導体素子３６との間に、デカップリングコンデンサ６８を形成している。【００７８】
デカップリングコンデンサ６８は、半導体素子３６の裏面に形成された接地用金属層６５と、第２の半導体素子３３の上面に形成された電源用金属層６７と、接地用金属層６５と電源用金属層６７との間に介装された誘電体層６６とにより構成されている。このように、第２の半導体素子３３と半導体素子３６との間にデカップリングコンデンサ６８を配設することにより、高周波信号を扱う場合において電気的特性の向上を図ることができる。【００７９】
上記半導体装置３０Ｇ〜３０Ｉにあっては、いずれも半導体素子３２〜３６を積層構造とすることにより高機能化を図ることができる一方、配線数も増大する。
しかしながら、本発明に従い、半導体素子のパッドの一部を当該支持基板４０Ａに設けられたスリット５０を通してその裏面に導出し、当該支持基板４０Ａの裏面を配線領域として適用することにより、かかる配線の増大に対応することができる。
前記スリット５０を切欠きに変更することは、必要に応じて選択可能である。【００８０】
本発明の第１０実施例である半導体装置３０Ｊを、図２６乃至図２８に示す。【００８１】
前記各実施例に於ける半導体装置３０Ａ〜３０Ｉにあっては、支持基板上に形成される配線引き回し領域のうち、狭い面積の配線引き回し領域に於ける支持基板の端部近傍にスリット５０を、或は当該端部に切欠き６０を配設し、かかるスリット或いは切欠きを通して、対応する半導体素子のパッドをワイヤー３８を用いて支持基板の裏面へ導出している。かかる構成により、半導体装置３０Ａ〜３０Ｉの小型化・高密度化を可能としている。【００８２】
本第１０実施例にかかる半導体装置３０Ｊにあっては、支持基板４０Ｅ上にフリップチップ実装された半導体素子３２の複数個の外部接続用パッドのうち、当該パッドの位置に関わらず、選択されたパッドが、当該支持基板４０Ｅに配設されたスリットを介してワイヤー３８により当該支持基板４０Ｅの裏面４５へ導出される。
当該支持基板４０Ｅの裏面４５には、電源導体層（或いは接地導体層）７０が選択的に配設され、前記ワイヤー３８は、当該電源導体層（或いは接地導体層）７０へ接続される。【００８３】
即ち、図２６に示すように、本実施例にあっては、スリット５０Ｃは、第１の半導体素子３２に於ける電源パッド７１の形成位置に対応して設けられる。そして、この電源パッド７１は、ワイヤー３８により支持基板４０Ｅの裏面４５に形成された電源導体層７０に接続される。当該電源導体層７０は、支持基板４０Ｅの、第１の半導体素子３２の搭載・配設位置に対応するの裏面に配設され、比較的大きな面積を有する。【００８４】
このような構成とすることにより、支持基板４０Ｅの表面４４に形成された信号配線６９と、支持基板４０Ｅの裏面４５に形成された電源導体層７０は、マイクロストリップラインを構成する。これにより、信号配線６９に高周波数信号が流れた場合であっても、ノイズが発生することはなく、半導体装置３０Ｊの電気的特性を維持することができる。【００８５】
尚、本実施例では支持基板４０Ｅの裏面４５に形成される導体層を電源導体層としたが、接地導体層として用いることもできる。この場合には、第１の半導体素子３２の接地パッドをワイヤー３８により当該接地導体層へ接続することとなる。【００８６】
図２７は、図２６に於けるＸ２−Ｘ２断面を示し、支持基板４０Ｅに於ける電源導体層７０配設部を拡大して示す。図２８は、図２７のＢで囲む部分を拡大して示す。【００８７】
これらの図に示されるように、支持基板４０Ｅは、基板コア５３の表面４４に信号配線６９が形成されており、基板コア５３の裏面４５に電源導体層７０が形成される。信号配線６９はソルダーレジスト５６Ａにより被覆され、電源導体層７０はソルダーレジスト５６Ｂにより被覆されている。【００８８】
図２９乃至図３７に、支持基板に於けるスリット５０或は切欠き６０の、形成位置及び形状の変形例を示す。尚、各図には、スリット或は切欠きの各態様に応じた半導体素子のパッド４２の位置も併せて示している。【００８９】
図２９に示す例は、直線状のスリット５０を、支持基板４０の一側縁に沿って形成した例である。
図３０に示す例は、支持基板４０の隅（コーナー）部に、Ｌ字状のスリット５０Ｄを形成した例である。かかる構成は、半導体素子３２の外周４辺４１Ａ〜４１Ｄの内、２辺がスリット５０Ｄと対向して採られる。このように、スリット或いは切欠きは、半導体素子３２の外周４辺４１Ａ〜４１Ｄの内、１辺のみに対応するよう形成するものではなく、必要とされる一つの或いは複数の辺に対応して形成する。【００９０】
対応してスリット或いは切欠きを形成する半導体素子３２の辺の選択は、当該半導体素子３２の搭載される支持基板に於いて、当該半導体素子の周囲に於ける４つの配線引き回し領域４３Ａ〜４３Ｄのうち、最も面積が大きい配線引き回し領域に対応する辺を除き、他の３つの配線引き回し領域に対応する３辺の中から１辺或いは２辺を選定する。この時、配線引き回し領域が最も小さな領域に対応する半導体素子３２の辺を優先し、次に面積が小さい配線引き回し領域に対応する辺を選択する。【００９１】
図３１に示す例は、図２９に示した例と図３０に示した例を組み合わせた構成である。図３２乃至図３４に示す例は、スリット５０に代えて切欠き６０を形成した例である。図３２に示す例は、支持基板４０の選択された一辺の縁部に、コ字上に切り欠かれた切欠き６０を形成した例である。図３３に示す例は、支持基板４０の隅（コーナー）部に、Ｌ字状の切欠き６０Ｃを形成した例である。図３４に示す例は、図３２に示した例と図３３に示した例を組み合わせた構成である。【００９２】
図３５乃至図３７に示す例は、コ字状の切り欠き６０に代えて、支持基板４０の一側縁全体にわたり切欠き６０Ｄ，６０Ｅを形成した例である。図３５に示す例は、支持基板４０の図中、右側縁全体にわたって、切欠き６０Ｄを形成した例である。図３６に示す例は、図３５に示した切欠き６０Ｄに加え、支持基板４０の図中、下縁全体にわたって切欠き６０Ｅを形成した例である。更に、図３７に示す例は、図３６に示した切欠き６０Ｄ，６０Ｅに加え、支持基板４０の図中、左側縁全体にわたって切欠き６０Ｆを形成した例である。【００９３】
尚、スリット及び切欠きの形成位置は、図２９乃至図３７に示した構成に限定されるものではなく、半導体素子のパッド数、支持基板上に於ける半導体素子の配設位置、外部接続用電極の配設位置等により、必要に応じてより小型化及び高密度化に適した態様を選択することができる。【００９４】
続いて、本発明の一実施例である半導体装置の製造方法について説明する。尚、以下の説明では、図４４に示す半導体装置３０Ｋを製造する方法について説明する。同図に示す半導体装置３０Ｋは、支持基板４０Ｃに第１の半導体素子３２及び第２の半導体素子３３が搭載・配設されている。【００９５】
かかる構造に於いて、第１の半導体素子３２の有するパッドのうち、支持基板４０Ｃの比較的広い配線引き回し領域に対応する位置に形成されたパッドは、バンプ３７により支持基板４０Ｃにフリップチップボンディングされている。【００９６】
これに対し、支持基板４０Ｃの狭い配線引き回し領域に対応する位置に形成されたパッドは、ワイヤー３８により、切欠き６０を介して支持基板４０Ｃの裏面に導出され、裏面側ボンディングパッド４６Ａに接続（ワイヤーボンディング）されている。また、第２の半導体素子３３は、支持基板４０Ｃにフリップチップボンディングされている。更に、第１及び第２の半導体素子３２，３３は、封止樹脂部５５により封止されている。【００９７】
かかる構成とされた半導体装置３０Ｋは、図３８に示すステップ１０〜６０（図中、ステップをＳと略称する）の工程を経ることにより製造される。以下、各ステップで実施される処理について図３９乃至図４４を参照して説明する。尚、図３９及び図４０において、図番にＡを附記した図は平面図であり、図番にＢを附記した図面は側断面図である。また、図４１及び図４２において、図番にＡを附記した図は底面図であり、図番にＢを附記した図面は側断面図である。【００９８】
先ず図３９Ａ及び図３９Ｂに示される、スリット５０が形成された支持基板シート７５を用意する（ステップ１０）。本実施例では、１枚の支持基板シート７５から複数個の半導体装置３０Ｋを同時形成する、いわゆる多数個取りを行うため、当該支持基板シート７５には複数の半導体装置３０Ｋの形成領域が形成されている（図では、３個分の領域が示されている）。【００９９】
当該支持基板シート７５は、多層配線技術により、外部接続用電極４８，表面側ボンディングパッド，裏面側ボンディングパッド，表面側配線，裏面側配線，ボンディングパッド，スルーホールを有して形成される。スリット５０も、プレス加工により予め当該支持基板シート７５に形成されている。この時、合わせて支持基板シート７５の位置決めを行うための位置決めホール７６も形成される。【０１００】
次いで、当該支持基板シート７５上に、第１の半導体素子３２及び第２の半導体素子３３をフリップチップボンディングする（ステップ２０）。図４０Ａ及び図４０Ｂは、支持基板シート７５上に、半導体素子３２，３３がフリップチップボンディングされた状態を示す。【０１０１】
この状態において、第１の半導体素子３２の比較的広い配線引き回し領域に対向する位置に形成されたパッドは、バンプ３７により支持基板シート上のパッドへフリップチップボンディングされる。これに対し、狭い配線引き回し領域に対向する位置に形成されたパッドは、支持基板シート７５に形成されたスリット５０と対向した状態となっている。【０１０２】
続くステップ３０では、半導体素子３２と基板シート７５とを裏面引き回しワイヤー３８で接続するワイヤーボンディング処理が実施される。図４１Ａ，図４１Ｂは、ワイヤーボンディング処理を示している。【０１０３】
前記ステップ２０の処理において、半導体素子３２の所定のパッドはスリット５０に位置している。かかるスリット５０を通して、半導体素子３２のパッドと、支持基板シート７５の裏面４５に形成された裏面側ボンディングパッド（図４１Ａ，図４１Ｂには図示せず）との間をワイヤー３８により接続する。この時、図４１Ｂに示すように、半導体素子３２は、ヒートブロック７７により支持された状態でワイヤーボンディングが行われる。【０１０４】
続くステップ４０では、樹脂封止処理が行われる。かかる樹脂封止処理にあっては、トランスファーモールド法を用いてエポキシ系樹脂が供給され、封止樹脂部５５が形成される。この封止樹脂部５５の形成の際、封止樹脂の一部は、前記スリット５０を通して支持基板シート７５の裏面４５に進行し、ワイヤー３８を封止しつつ突出部５５Ａを形成する。【０１０５】
図４２Ａ，図４２Ｂは、封止樹脂部５５が形成された状態を示す。この時、支持基板シート７５にダムを配設することにより、封止樹脂の不要な流出を防止することができる。【０１０６】
続くステップ５０では、図４３に示すように支持基板シート７５及び封止樹脂部５５を、ダイシングブレード（図示せず）を用いて、連続して切断し、個片化する。本実施例では、ダイシングブレードによりスリット５０の内部に沿って切断している。従って、支持基板シート７５から切り出された支持基板４０Ｃの縁部のうち、前記スリットが配設された縁部には切り欠き６０が形成される。【０１０７】
ダイシング処理が終了すると、ステップ６０において、支持基板の裏面に於けるパッドに対して、外部接続端子５２となるはんだボールの配設が行われ、図４４に示す半導体装置３０Ｋが形成される。【０１０８】
本実施例にかかる製造方法によれば、半導体素子３２に形成された複数のパッドの内、その一部（狭い配線引き回し領域と対向するパッド）を支持基板シート７５に形成されたスリット５０と対向するよう位置決めし、スリット５０を介してこの半導体素子３２のパッドを基板シート７５の裏面４５に形成された裏面側ボンディングパッドとワイヤーボンディングする構成としている。【０１０９】
これにより、半導体素子３２を支持基板シート７５の表面４４に配設しても、この半導体素子３２に形成されているパッドを支持基板シート７５の裏面４５に形成された裏面側ボンディングパッドに容易かつ確実にワイヤー接続することができる。【０１１０】
尚、上記実施例にあっては、突起形状を有する外部接続端子として、はんだボールを掲げて説明したが、必要に応じて金（Ａｕ）バンプなどを適用することもできる。
【図１】
0004503611.tif 000002
【図２】
0004503611.tif 000003
【図３】
0004503611.tif 000004
【図４】
0004503611.tif 000005
【図５】
0004503611.tif 000006
【図６】
0004503611.tif 000007
【図７】
0004503611.tif 000008
【図８】
0004503611.tif 000009
【図９】
0004503611.tif 000010
【図１０】
0004503611.tif 000011
【図１１】
0004503611.tif 000012
【図１２】
0004503611.tif 000013
【図１３】
0004503611.tif 000014
【図１４】
0004503611.tif 000015
【図１５】
0004503611.tif 000016
【図１６】
0004503611.tif 000017
【図１７】
0004503611.tif 000018
【図１８】
0004503611.tif 000019
【図１９】
0004503611.tif 000020
【図２０】
0004503611.tif 000021
【図２１】
0004503611.tif 000022
【図２２】
0004503611.tif 000023
【図２３】
0004503611.tif 000024
【図２４】
0004503611.tif 000025
【図２５】
0004503611.tif 000026
【図２６】
0004503611.tif 000027
【図２７】
0004503611.tif 000028
【図２８】
0004503611.tif 000029
【図２９】
0004503611.tif 000030
【図３０】
0004503611.tif 000031
【図３１】
0004503611.tif 000032
【図３２】
0004503611.tif 000033
【図３３】
0004503611.tif 000034
【図３４】
0004503611.tif 000035
【図３５】
0004503611.tif 000036
【図３６】
0004503611.tif 000037
【図３７】
0004503611.tif 000038
【図３８】
0004503611.tif 000039
【図３９Ａ】
0004503611.tif 000040
【図３９Ｂ】
0004503611.tif 000041
【図４０Ａ】
0004503611.tif 000042
【図４０Ｂ】
0004503611.tif 000043
【図４１Ａ】
0004503611.tif 000044
【図４１Ｂ】
0004503611.tif 000045
【図４２Ａ】
0004503611.tif 000046
【図４２Ｂ】
0004503611.tif 000047
【図４３】
0004503611.tif 000048
【図４４】
0004503611.tif 000049