(57)【特許請求の範囲】
【請求項１】
行列状に配列された複数の画素であって、それぞれの画素が、光電変換部と、光電変換部で生成された電荷を転送する転送部と、転送部により転送された電荷に基づく画素信号を出力する画素増幅部と、前記画素増幅部の入力を初期化する画素リセット部と、を有する複数の画素と、
前記画素信号に含まれる、前記画素増幅部の入力を初期化する際に発生したノイズ成分を低減するクランプ回路と、
前記画素の列に対応して設けられ、前記クランプ回路で前記ノイズ成分が低減された前記画素信号を増幅するアンプと、
前記アンプの後段に設けられ、前記アンプのオフセットを除去するオフセット除去回路と、
前記画素の電位をリセットする際に生じるノイズ信号を当該画素から出力しているときに前記アンプの入力端子にクランプ電位を印加する印加手段と、を含み、
前記クランプ回路は、前記画素からの出力をクランプするクランプ容量と、前記アンプの入力電位をクランプするためのスイッチ素子とを有し、
前記アンプは、絶対値が１よりも大きいゲインを設定することが可能であり、
前記クランプ容量の一端は、前記アンプの入力端子に接続されることを特徴とする光電変換装置。
【請求項２】
前記アンプは、差動増幅部を含むことを特徴とする請求項１に記載の光電変換装置。
【請求項３】
請求項１又は２に記載の光電変換装置を備えることを特徴とする固体撮像システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光電変換装置、及び固体撮像システムに関し、特に、デジタルカメラなどの光電変換装置、及び固体撮像システムに関するものである。
【０００２】
【従来の技術】
従来、固体撮像装置としては、そのＳ／Ｎ比の良さからＣＣＤ撮像素子が多く使われている。しかし、一方では、使い方の簡便さや消費電力の小ささを長所とするいわゆる増幅型固体撮像装置の開発も行われてきた。
【０００３】
増幅型固体撮像装置とは、フォトダイオード等の光電変換素子で光信号を電気信号に変換し、この電気信号をトランジスタの制御電極に導くことで、トランジスタの主電極から電気信号に基づく増幅信号を出力するものであり、増幅用トランジスタとしてSITを使ったSIT型イメージセンサ（A．Yusa、J．Nishizawa  et al.,  "SIT  image sensor: Design consideration and characteristics," IEEE trans. Vol. ED-33, pp.735-742, June 1986.）、バイポーラトランジスタを使ったBASIS (N.Tanaka et al., "A 310K pixel bipolar imager (BASIS)," IEEE Trans. Electron Devices, vol.35, pp. 646-652, may 1990)、制御電極が空乏化するJFETを使ったCMD (中村ほか“ゲート蓄積型ＭＯＳフォトトランジスタイメージセンサ”,テレビ学会誌,41,11,pp.1075-1082 Nov．，1987)、ＭＯＳトランジスタを使ったＣＭＯＳセンサ (S.K.Mendis, S.E.Kemeny and E.R.Fossum, "A 128 ×128 ＣＭＯＳ active image sensor for highly integrated imaging systems," in IEDM Tech. Dig., 1993, pp. 583-586.) などがある。
【０００４】
特に、ＣＭＯＳセンサはＣＭＯＳプロセスとのマッチングがよく、周辺ＣＭＯＳ回路をオンチップ化できることから，開発に力が注がれている。しかし、これらの増幅型固体撮像装置に共通する欠点は、各画素に備わる増幅用トランジスタの出力オフセットが各画素毎に異なるため、イメージセンサの信号としては固定パターンノイズ（ＦＰＮ）がのるということである。このＦＰＮを除くため、従来色々な信号読み出し回路が工夫されているが、ここではＣＭＯＳセンサの代表的な例を以下に説明する。
【０００５】
図８は、従来のＣＭＯＳイメージセンサを示す回路図である。図８において、１は画素、２は光信号を電気信号に変換し蓄積するフォトダイオード、４はフォトダイオード２に蓄積された電気信号を転送する転送用ＭＯＳトランジスタ、３はフォトダイオード２から転送された光信号を増幅する増幅用ＭＯＳトランジスタ、５は増幅用ＭＯＳトランジスタ３のゲート電極電位をリセットするリセット用ＭＯＳトランジスタ、６はリセット用ＭＯＳトランジスタ５のドレイン電極と増幅用ＭＯＳトランジスタ３のドレイン電極に接続され画素１側へ電源電位を供給する電源電位供給線、７は電気信号に基づく増幅信号の出力元の画素１を選択する選択スイッチ用ＭＯＳトランジスタ、８は増幅信号を伝送する信号出力線、９は垂直出力線８に定電流を供給するための定電流供給用ＭＯＳトランジスタである。
【０００６】
また、１０はリセット用ＭＯＳトランジスタ５のゲート電位を制御するためのリセット制御線、１１は転送用ＭＯＳトランジスタ４のゲート電位を制御するための転送制御線、１２は選択用ＭＯＳトランジスタ７のゲート電位を制御するための選択制御線、１３はＭＯＳトランジスタ９が定電流供給源となるような飽和領域動作をするようにＭＯＳトランジスタ９のゲートに一定の電位を供給するための定電位供給線である。
【０００７】
さらに、１４はリセット制御線１１にリセットパルスを供給するためのパルス端子、１５は転送制御線１０に転送パルスを供給するためのパルス端子、１６は選択制御線１２に選択パルスを供給するためのパルス端子、１７は行列配置の画素１の行を順次選択走査するための垂直走査回路、１８−１，１８−２は垂直走査回路の第１，第２行選択出力線、１９はリセット制御線１０にパルス端子１５からのパルスを導くスイッチ用ＭＯＳトランジスタ、２０は転送制御線１１にパルス端子１４からのパルスを導くスイッチ用ＭＯＳトランジスタ、２１は選択制御線１２にパルス端子１６からのパルスを導くためのスイッチ用ＭＯＳトランジスタである。
【０００８】
さらにまた、２２は画素１からの信号を読み出す読み出し回路、２３は画素１のリセット信号出力を保持する容量、２４は画素１の光信号出力を保持する容量、２５は垂直出力線８と容量２３との導通を制御するスイッチ用ＭＯＳトランジスタ、２６は垂直出力線８と容量２４との導通を制御するスイッチ用ＭＯＳトランジスタ、３７，３８は各々スイッチ用ＭＯＳトランジスタ２５，２６のゲートにパルスを印加するパルス供給端子、２７は容量２３に保持されたノイズ信号が伝送される水平出力線、２８は容量２４に保持された光信号が伝送水平出力線、２９は容量２３と水平出力線２７との導通を制御するスイッチ用ＭＯＳトランジスタ、３０は容量２４と信号出力線２８との導通を制御するスイッチ用ＭＯＳトランジスタである。
【０００９】
また、３１は水平出力線２７の電位をリセットする水平出力線リセット用ＭＯＳトランジスタ、３２は水平出力線２８の電位をリセットする水平出力線リセット用ＭＯＳトランジスタ、３３は水平出力線リセット用ＭＯＳトランジスタ３１，３２のソース電極にリセット電位を供給する電源端子、３４は行列配置の画素１の列毎に設けられた容量２３，２４を順次選択する水平走査回路、３５−１，３５−２はスイッチ用ＭＯＳトランジスタ２９，３０に接続され、３６は水平出力線リセット用ＭＯＳトランジスタ３１，３２のゲートにパルスを印加するパルス供給端子、３９は水平出力線２７の電位と信号出力線２８の電位との差電圧分を増幅して出力する差動アンプ、４０は差動アンプ３９の出力端子である。
【００１０】
なお、図８には、簡単のため２行２列の画素１を示しているが、実際には用途に応じた行列数となる。
【００１１】
図９は、図８の動作を示すタイミングチャートである。なお、図８で示されているＭＯＳトランジスタはすべてＮ型とし、ゲート電位がハイレベルでオン状態、ローレベルでオフ状態になるとして説明する。  まず、垂直走査回路１７によって第１行選択出力線１８−１に印加しているパルス信号がハイレベルに切り替えられると、第１行の画素１の動作が可能となる。パルス端子１６に印加しているパルス信号がハイレベルに切り替わると、画素１の増幅用ＭＯＳトランジスタ３のソースと定電流供給用ＭＯＳトランジスタ９とが接続され、画素１側からの信号が垂直出力線８へ出力可能になる。
【００１２】
パルス端子１５に印加しているパルス信号をハイレベルにすることで、リセット用ＭＯＳトランジスタ５をオンして、増幅用ＭＯＳトランジスタ３のゲート部をリセット電位にリセットする。
【００１３】
つぎに、パルス供給端子３７に印加しているパルスをハイレベルに切り替え、画素１の出力信号を読み出して、ＭＯＳトランジスタ２５を通して容量２３に蓄積する。
【００１４】
次に、パルス端子１４に印加しているパルスをハイレベルにすることで、フォトダイオード２で生成された光信号を、転送用ＭＯＳトランジスタ４を通してＭＯＳトランジスタ３のゲートに転送する。
【００１５】
ここで、ＭＯＳトランジスタ３のゲートに転送した光信号には、画素１の電位のリセット時に発生したノイズ信号が重畳される。
【００１６】
引き続き、パルス供給端子３８にハイレベルのパルスを印加すると、ノイズ信号が重畳された光信号に基づく増幅信号がＭＯＳトランジスタ２６を通して容量２４に蓄積される。
【００１７】
そして、水平走査回路３４が駆動されれば、第１列選択出力線３５−１、第２列選択出力線３５−２に出力されているパルス信号が順次ハイレベルとなり、容量２３，２４に蓄積された信号は、それぞれＭＯＳトランジスタ２９，３０を通して水平出力線２７，２８に出力される。
【００１８】
第１列選択出力線３５−１、第２列選択出力線３５−２に、ハイレベルのパルスが出力される前にはパルス供給端子３６に印加しているパルスをハイレベルとし、水平出力線リセット用ＭＯＳトランジスタ３１，３２を通して水平出力線２７，２８の電位をリセットしておくことが必要である。
【００１９】
水平出力線２７，２８に導かれた各信号は差動アンプ３９に入力され、差分がとられ、出力端子４０から光信号に基づく増幅信号が出力される。
【００２０】
同様に、２行目の画素１からも信号の読み出しを行えば、出力端子４０から光信号に基づく増幅信号が出力される。
【００２１】
【発明が解決しようとする課題】
しかし、従来の技術は、次のような問題点がある。すなわち、差動アンプに入力される信号のゲインが以下説明するように少し異なるので、ノイズが完全に除去できないことである。
【００２２】
容量２３、２４をそれぞれＣＴＮ、ＣＴＳとし、水平出力線２７，２８の容量をそれぞれＣＨＮ、ＣＨＳとすると、差動アンプ３９にいたるまでのゲインはそれぞれ、
ＣＴＮ／（ＣＴＮ＋ＣＨＮ）
ＣＴＳ／（ＣＴＳ＋ＣＨＳ）
である。
【００２３】
設計段階では、
ＣＴＮ＝ＣＴＳ
ＣＨＮ＝ＣＨＳ
として両者のゲインが等しくなるようにするのであるが、２つの出力経路を完全に合同なレイアウトとするのは難しいこと、また実際のプロセス工程においては設計からのずれが生ずることのために、実際には２つの経路のゲインはわずかに異なる。
【００２４】
以上説明した理由で、画素のノイズ信号のばらつきの除去残りが、いわゆる固定パターンノイズ（ＦＰＮ）として表れ、画素のＳ／Ｎ比が十分あがらない。
【００２５】
また、差動アンプ３９に至るまでの信号出力のゲイン落ちである。すなわち、差動アンプに入力される信号電圧は、画素出力電圧に対して、
ＣＴＳ／（ＣＴＳ＋ＣＨＳ）＜１
のゲイン分小さくなっている。
【００２６】
一方、差動アンプ３９は必ずいくらかのランダム雑音を生じる。また差動アンプ３９に至る蓄積容量２３，２４や水平出力線２７，２８の寄生容量に起因する熱ノイズが生ずる。これによってランダムノイズに関するセンサのＳ／Ｎ比が落ちることになる。
【００２７】
そこで、本発明はＦＰＮを減らしてＳ／Ｎ比を向上させることを課題とする。
【００２８】
また、本発明は、ランダムノイズを減らしてＳ／Ｎ比を向上させることを課題とする。
【００２９】
【課題を解決するための手段】
本発明の光電変換装置は、行列状に配列された複数の画素であって、それぞれの画素が、光電変換部と、光電変換部で生成された電荷を転送する転送部と、転送部により転送された電荷に基づく画素信号を出力する画素増幅部と、前記画素増幅部の入力を初期化する画素リセット部と、を有する複数の画素と、前記画素信号に含まれる、前記画素増幅部の入力を初期化する際に発生したノイズ成分を低減するクランプ回路と、前記画素の列に対応して設けられ、前記クランプ回路で前記ノイズ成分が低減された前記画素信号を増幅するアンプと、前記アンプの後段に設けられ、前記アンプのオフセットを除去するオフセット除去回路と、前記画素の電位をリセットする際に生じるノイズ信号を当該画素から出力しているときに前記アンプの入力端子にクランプ電位を印加する印加手段と、を含み、前記クランプ回路は、前記画素からの出力をクランプするクランプ容量と、前記アンプの入力電位をクランプするためのスイッチ素子とを有し、前記アンプは、絶対値が１よりも大きいゲインを設定することが可能であり、前記クランプ容量の一端は、前記アンプの入力端子に接続されることを特徴とする。
また、本発明の固体撮像システムは、前記光電変換装置を備えることを特徴とする。
【００３３】
【発明の実施の形態】
（実施形態１）
図１は、本発明の実施形態１の固体撮像装置の等価回路図である。図１において、１は画素、２は光信号を電気信号に変換し蓄積するフォトダイオード、４はフォトダイオード２に蓄積された電気信号を転送する転送用ＭＯＳトランジスタ、３はフォトダイオード２から転送された電気信号を増幅する増幅用ＭＯＳトランジスタ、５は増幅用ＭＯＳトランジスタ３のゲート電極等の電位をリセットするリセット用ＭＯＳトランジスタ、６はリセット用ＭＯＳトランジスタ５のドレイン電極と増幅用ＭＯＳトランジスタ３のドレイン電極に接続され画素１へ電源電位を供給する電源電位供給線、７は電気信号に基づく増幅信号の出力元の画素を選択する選択スイッチ用ＭＯＳトランジスタ、８は増幅信号を伝送する垂直出力線、９は垂直出力線８に定電流を供給するための定電流供給用ＭＯＳトランジスタである。
【００３４】
また、１０はリセット用ＭＯＳトランジスタ５のゲート電位を制御するためのリセット制御線、１１は転送用ＭＯＳトランジスタ４のゲート電位を制御するための転送制御線、１２は選択用ＭＯＳトランジスタ７のゲート電位を制御するための選択制御線、１３はＭＯＳトランジスタ９が定電流供給源となるような飽和領域動作をするようにＭＯＳトランジスタ９のゲートに一定の電位を供給するための定電位供給線である。
【００３５】
さらに、１４はリセット制御線１１にリセットパルスを供給するためのパルス端子、１５は転送制御線１０に転送パルスを供給するためのパルス端子、１６は選択制御線１２に選択パルスを供給するためのパルス端子、１７は画素１の行を順次選択走査する垂直走査回路、１８−１，１８−２は垂直走査回路１７の第１，第２行選択出力線、１９はリセット制御線１０にパルス端子１５からのパルスを導くスイッチ用ＭＯＳトランジスタ、２０は転送制御線１１にパルス端子１４からのパルスを導くスイッチ用ＭＯＳトランジスタ、２１は選択制御線１２にパルス端子１６からのパルスを導くためのスイッチ用ＭＯＳトランジスタである。
【００３６】
また、４１は各列にあって画素１からの各信号を増幅するゲインアンプ、４２は画素１からの出力をクランプするクランプ容量、４３はゲインアンプ４１の入力電位をクランプするためのＭＯＳスイッチ、４４はクランプ電位供給端子、４５はクランプスイッチ４３のゲートにスイッチパルスを供給するための供給端子である。
【００３７】
さらにまた、２２は画素１からの信号を読み出す読み出し回路（除去回路）、２３は画素１の電位のリセット時に発生するノイズ信号に基づく信号の出力時にゲインアンプ４１のオフセットを保持する容量、２４はゲインアンプ４１のオフセットとゲインアンプ４１の出力を保持する容量、２５は垂直出力線８と容量２３との導通を制御するスイッチ用ＭＯＳトランジスタ、２６は垂直出力線８と容量２４との導通を制御するスイッチ用ＭＯＳトランジスタ、３７，３８は各々スイッチ用ＭＯＳトランジスタ２５，２６のゲートにパルスを印加するパルス供給端子、２７は容量２３に保持された信号が伝送される水平出力線、２８は容量２４に保持された信号が伝送される水平出力線、２９は容量２３と水平出力線２７との導通を制御するスイッチ用ＭＯＳトランジスタ、３０は容量２４と信号出力線２８との導通を制御するスイッチ用ＭＯＳトランジスタである。
【００３８】
また、３１は水平出力線２７の電位をリセットする水平出力線リセット用ＭＯＳトランジスタ、３２は水平出力線２８の電位をリセットする水平出力線リセット用ＭＯＳトランジスタ、３３は水平出力線リセット用ＭＯＳトランジスタ３１，３２のソース電極にリセット電位を供給する電源端子、３４は容量２３，２４を順次選択する水平走査回路、３５−１，３５−２はスイッチ用ＭＯＳトランジスタ２９，３０に水平走査回路３４からの信号を伝送する第１，第２列選択出力線、３６は水平出力線リセット用ＭＯＳトランジスタ３１，３２のゲートにパルスを印加するパルス供給端子、３９は水平出力線２７の電位と信号出力線２８の電位との差電圧分を増幅して出力する差動アンプ、４０は差動アンプ３９の出力端子である。
【００３９】
なお、図１には、簡単のため画素１を２行２列に配列した様子を示しているが、実際には、画素１の数は用途に応じた数となる。また、画素１は、マトリクス状の配列に限定されるものではなく、デルタ状や、ハニカム状に配列するようにしてもよい。
【００４０】
図２は、図１のゲインアンプ４１の等価回路図である。図２において、４６は差動入力段、４７は非反転入力部、４８は反転入力部、４９は定電流供給用のＭＯＳトランジスタ、５０は出力段であるソースフォロワ、５１は出力部、５２は定電流供給用のＭＯＳトランジスタ、５３は差動入力段４６の出力部とソースフォロワ５０の入力部とを接続する結線、５４は出力部５１と反転入力部４８とを接続するＭＯＳトランジスタ、５５は一方の電極が反転入力部４８に接続され他方の電極が接地又は固定電位に接続されている容量、５６は一方の電極が反転入力部４８に接続され他方の電極が出力部５１に接続されている容量、５７はＭＯＳトランジスタ４９，５２のゲートに一定電位を供給する端子、５８はＭＯＳトランジスタ５４のゲートに制御パルスを印加する端子である。
【００４１】
なお、ゲインアンプ４１は、オフセットばらつきが画素１のリセットばらつきよりも小さくなるように設計されるものであって、ゲインの絶対値が１よりも大きいものであれば、構成は図２に示すものに限定されず、例えば他のトランジスタを使って差動入力段が構成されていても、また、ソースフォロワに代えてエミッタフォロワとしてもよい。
【００４２】
オフセットに関しては、ゲインアンプ４１のレイアウトに関する制約が画素１のレイアウトに関する制約よりも一般にずっと緩やかであるので、オフセットばらつきを小さく設計することは十分可能である。
【００４３】
また、ゲインアンプ４１のゲインを１よりも大きくすることによって、画素１から出力される信号は最終的にゲイン倍されたものとなる。よって差動アンプ３９のノイズや容量２３，２４に起因する熱雑音が変わらなくても、ランダムノイズに関するＳ／Ｎ比が向上する。
【００４４】
ちなみに、図２に示すゲインアンプ４１は、動作が信号電圧の大小に依存しない一定の電流で行うことが可能である。また、後述するように容量５５，５６の容量分割比を変えるだけでゲインを簡易に設定でき、容量分割比は製造ばらつきを受けることが小さく、一般に安定して形成されるため、一定のゲインを得やすいというメリットがある。
【００４５】
ゲインアンプ４１の電流が信号電圧に依存すると、ゲインアンプ４１に供給する接地線、電源線の抵抗に起因する電圧降下量が変動するため、容量２３，２４におけるオフセットレベルが異なり、かつその差異が信号量によって変動するので、オフセット除去率が低下してＦＰＮに対するＳ／Ｎ比が低下するが、ゲインアンプ４１によればそのようなＳ／Ｎ比低下を防ぐことができるというメリットがある。
【００４６】
図３は、図１の動作を示すタイミングチャートである。なお、図１で示されているＭＯＳトランジスタはすべてＮ型とし、ゲート電位がハイレベルでオン状態、ローレベルでオフ状態になるとして説明する。
【００４７】
まず、垂直走査回路１７によって第１行選択出力線１８−１に印加しているパルス信号がハイレベルに切り替えられると、第１行の画素１の動作が可能となる。パルス端子１６に印加しているパルス信号がハイレベルに切り替わると、画素１の増幅用ＭＯＳトランジスタ３のソースと定電流供給用ＭＯＳトランジスタ９とが接続され、画素１側からの信号が垂直出力線８へ出力可能になる。
【００４８】
パルス端子１５に印加しているパルス信号をハイレベルにすることで、リセット用ＭＯＳトランジスタ５をオンして、増幅用ＭＯＳトランジスタ３のゲート部をリセット電位にリセットする。
【００４９】
次に、供給端子４５からＭＯＳトランジスタ４３のゲートに印加しているパルスをハイレベルに切り替えて、さらに、パルス供給端子３７に印加しているパルスをハイレベルに切り替え、ゲインアンプ４１の入力電位をクランプ電位とする。
【００５０】
ここで、ゲインアンプ４１の入力部及び出力部は、それぞれ図２の非反転入力部４７及び出力部５１である。
【００５１】
ＭＯＳスイッチ５４をオンしている時には、ゲインアンプ４１はヴォルテージフォロワとして動作し、反転入力部４８が初期化される。このため、供給端子４５に印加しているパルスに同期したパルスを供給端子５８に印加することによって、出力部５１の電位を、非反転入力部４７の電位にゲインアンプ４１のオフセット電圧を上乗せしたものとし、容量２３にゲインアンプ４１のオフセットを蓄積する。
【００５２】
次に、パルス端子１４に印加しているパルスをハイレベルにすることで、フォトダイオード２で生成された光信号を、転送用ＭＯＳトランジスタ４を通してＭＯＳトランジスタ３のゲートに転送する。
【００５３】
ここで、ＭＯＳトランジスタ３のゲートに転送した光信号には、画素１の電位のリセット時に発生したノイズ信号が重畳される。
【００５４】
引き続き、パルス供給端子３８にハイレベルのパルスを印加すると、ゲインアンプ４１に、ノイズ信号が重畳された光信号に基づく増幅信号が入力されることになる。このとき、ＭＯＳスイッチ５４がオフであるので、この入力信号は電圧帰還型の演算増幅器（オペアンプ）として動作し、容量５５，５６の容量分割比で決まるゲイン倍に増幅される。
【００５５】
このため、容量２４にはゲインアンプの出力信号に、ゲインアンプ４１のオフセットレベルが重畳された信号が蓄積される。ちなみに、容量５５，５６の値をそれぞれＣ１、Ｃ２とすると、（Ｃ１＋Ｃ２）／Ｃ２がゲインとなる。
【００５６】
そして、水平走査回路３４が駆動されれば、第１列選択出力線３５−１、第２列選択出力線３５−２に出力されているパルス信号が順次ハイレベルとなり、容量２３，２４に蓄積された信号は、それぞれＭＯＳトランジスタ２９，３０を通して水平出力線２７，２８に出力される。
【００５７】
第１列選択出力線３５−１、第２列選択出力線３５−２に、ハイレベルのパルスが出力される前にはパルス供給端子３６に印加しているパルスをハイレベルとし、水平出力線リセット用ＭＯＳトランジスタ３１，３２を通して水平出力線２７，２８の電位をリセットしておくことが必要である。
【００５８】
水平出力線２７，２８に導かれた各信号は差動アンプ３９に入力され、差分がとられ、出力端子４０から光信号に基づく増幅信号が出力される。
【００５９】
同様に、２行目の画素１からも信号の読み出しを行えば、出力端子４０から光信号に基づく増幅信号が出力される。
【００６０】
このように、画素１のノイズ信号の出力期間にＭＯＳスイッチ４３によってクランプを行い、ゲインアンプ４１の入力電位をクランプ電位にすると、ゲインアンプ４１のオフセットは差動アンプ３９によって除去され、最終的にはオフセットばらつきの小さいセンサ信号を得ることができる。
【００６１】
（実施形態２）
図４は、本発明の実施形態２の固体撮像装置の等価回路図である。図４において、５９はクランプ回路を含む読み出し回路（除去手段）、６０はクランプ後の信号を保持するための容量、６１はクランプ容量４２と容量６０との導通を制御するスイッチ用ＭＯＳトランジスタ、６２は容量６０に保持された信号が出力される水平出力線、６５は水平出力線６２の電位をリセットするＭＯＳトランジスタ、６６は水平出力線６２を通じて伝送される信号を増幅するアンプ、６７はアンプ６６の出力端子である。なお、図４において図１と同様の部分については同一符号を付している。
【００６２】
図５は、図４の動作を示すタイミングチャートである。なお、図４で示されているＭＯＳトランジスタはすべてＮ型とし、ゲート電位がハイレベルでオンし、ローレベルでオフになるとして説明する。
【００６３】
まず、垂直走査回路１７によって第１行選択出力線１８−１に印加しているパルス信号がハイレベルに切り替えられると、第１行の画素１の動作が可能となる。パルス端子１６に印加しているパルス信号がハイレベルに切り替わると、画素１の増幅用ＭＯＳトランジスタ３のソースと定電流供給用ＭＯＳトランジスタ９とが接続され、画素１側からの信号が垂直出力線８へ出力可能となる。
【００６４】
パルス端子１５に印加しているパルス信号をハイレベルにすることで、リセット用ＭＯＳトランジスタ５をオンして、増幅用ＭＯＳトランジスタ３のゲート部をリセット電位にリセットする。
【００６５】
すると、画素１から垂直出力線８に、リセット時に生じるノイズ信号に基づく増幅信号が出力される、この増幅信号は、ゲインアンプ４１によって増幅される。
【００６６】
この後、パルス入力端子６４から入力しているパルス信号をハイレベルとすると共に、供給端子４５に印加しているパルスをハイレベルにすると、容量６０がクランプ電位供給端子４４から供給するクランプ電位となる。
【００６７】
次に、パルス端子１４に印加しているパルスをハイレベルにすることで、フォトダイオード２で生成された光信号を、転送用ＭＯＳトランジスタ４を通してＭＯＳトランジスタ３のゲートに転送する。
【００６８】
すると、ＭＯＳトランジスタ３のゲートがオンされ、画素１からノイズ信号が重畳された光信号に基づく増幅信号が画素１から出力され、ゲインアンプ４１に入力される。
【００６９】
この結果、容量６０にはゲインアンプ４１の出力信号に基づく電位にクランプ電位が加算された状態になる。この時点でパルス入力端子６４に印加しているパルス信号をローレベルに戻す。容量６０に蓄積された信号は、クランプ動作によって画素１のノイズ信号もゲインアンプ４１のオフセットも含まない信号となる。
【００７０】
この後、水平走査回路３４が駆動されれば、第１列選択出力線３５−１、第２列選択出力線３５−２に出力されているパルス信号が順次ハイレベルとなり、画素１の各列の容量６０に蓄積された信号は、それぞれＭＯＳトランジスタ６３を通して水平出力線６２に導かれる。
【００７１】
第１列選択出力線３５−１、第２列選択出力線３５−２に出力されているパルス信号を順次ハイレベルに切り替える前には、実施形態１と同様に水平出力線６２の電位をリセットしておくことが必要である。水平出力線６２に導かれた信号出力はアンプ６６に入力され、光信号に基づく増幅信号が出力端子６７から出力される。
【００７２】
同様に、２行目の画素１からも信号の読み出しを行えば、出力端子６７から光信号に基づく増幅信号が出力される。
【００７３】
なお、画素１からの信号の電圧は、クランプ容量４２と蓄積容量６０との容量分割、及び容量６０と信号出力線６２の容量との容量分割と、２度の容量分割を受けるが、ゲインアンプ４１によってゲイン倍されるので、アンプ６６に入力される時の信号電圧が大きく低下することはない。
【００７４】
一方、画素１のノイズ信号のばらつき、及びゲインアンプ４１のオフセットばらつきは、クランプ回路によって除去されるので、ＦＰＮに関してもランダムノイズに関しても、高いＳ／Ｎ比となる。
【００７５】
また、本実施形態におけるゲインアンプ４１の入力部容量は、十分に小さくなるので、任意画素１から出力される信号は、実際上、垂直出力線８の容量のみをチャージアップすればよく、画素出力を高速化できる。
【００７６】
（実施形態３）
図６は、本発明の実施形態３の固体撮像装置の等価回路図である。図６に示す固体撮像装置の動作は図１の固体撮像装置の動作と同様である。但し、本実施形態の固体撮像装置は、クランプ回路を備えていないので、蓄積容量２３にはゲインアンプ４１のオフセットに加え画素１のノイズ信号に基づく信号が蓄積され、蓄積容量２４には、ゲインアンプ４１のオフセットとゲインアンプ４１の出力信号に加え画素１のノイズ信号に基づく信号が蓄積される。
【００７７】
このため、アンプ３９の出力端子４０には、固定パターンノイズとして、画素１のノイズ信号に基づく信号とゲインアンプ４１のオフセットとのばらつきの除去残りがあらわれるが、ゲインアンプ４１のオフセットのばらつきは小さいので、さほど問題はない。
【００７８】
また、ゲインアンプ４１では、１よりも大きなゲインで信号増幅を行うので、ＦＰＮに関する本実施形態のＳ／Ｎ比は向上するし、ランダムノイズに関するＳ／Ｎ比も、信号がゲインアンプ４１でゲイン倍されることにより向上する。
【００７９】
また、実施形態２と同様に、画素１からの出力は、実際上、垂直出力線８の寄生容量のみをチャージアップすればよく、画素出力を高速化できるという効果がある。
【００８０】
以上、各実施形態では、画素１においてＭＯＳトランジスタによって信号増幅を行っている場合を例に説明したが、他のトランジスタによって信号増幅を行ってもよい。
【００８１】
（実施形態４）
図７は、本発明の実施形態４の撮像システムの構成的な構成を示すブロック図である。図７において、１０５１はレンズのプロテクトとメインスイッチを兼ねるバリア、１０５２は被写体の光学像を実施形態１〜３で説明した固体撮像装置１０５４に結像させるレンズ、１０５３はレンズ１０５２を通った光量を可変するための絞り、１０５４はレンズ１０５２で結像された被写体を画像信号として取り込むための固体撮像素子、１０５５は固体撮像素子１０５４から出力される画像信号に各種の補正、クランプ等の処理を行う撮像信号処理回路、１０５６は固体撮像素子１０５４より出力される画像信号のアナログ−ディジタル変換を行うＡ／Ｄ変換器、１０５７はＡ／Ｄ変換器１０５６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、１０５８は固体撮像装置１０５４，撮像信号処理回路１０５５，Ａ／Ｄ変換器１０５６，信号処理部１０５７に各種タイミング信号を出力するタイミング発生部、１０５９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１０６０は画像データを一時的に記憶するためのメモリ部、１０６１は記録媒体に記録又は読み出しを行うための記録媒体制御インターフェース（Ｉ／Ｆ）部、１０６２は画像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体、１０６３は外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部である。
【００８２】
つぎに、前述の構成における撮影時のスチルビデオカメラの動作について、説明する。バリア１０５１がオープンされるとメイン電源がオンされ、つぎにコントロール系の電源がオンし、さらに、Ａ／Ｄ変換器１０５６などの撮像系回路の電源がオンされる。
【００８３】
それから、露光量を制御するために、全体制御・演算部１０５９は絞り１０５３を開放にし、固体撮像装置１０５４から出力された信号は、撮像信号処理回路１０５５をスルーしてＡ／Ｄ変換器１０５６へ出力される。
【００８４】
Ａ／Ｄ変換器１０５６は、その信号をＡ／Ｄ変換して、信号処理部１０５７に出力する。信号処理部１０５７は、そのデータを基に露出の演算を全体制御・演算部１０５９で行う。
【００８５】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１０５９は絞りを制御する。
【００８６】
つぎに、固体撮像素子１０５４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１０５９で行う。その後、レンズ１０５２を駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズ１０５２を駆動し測距を行う。
【００８７】
そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像装置１０５４から出力された画像信号は、撮像信号処理回路１０５５において補正等がされ、さらにＡ／Ｄ変換器１０５６でＡ／Ｄ変換され、信号処理部１０５７を通り全体制御・演算１０５９によりメモリ部１０６０に蓄積される。
【００８８】
その後、メモリ部１０６０に蓄積されたデータは、全体制御・演算部１０５９の制御により記録媒体制御Ｉ／Ｆ部１０６１を通り半導体メモリ等の着脱可能な記録媒体１０６２に記録される。また外部Ｉ／Ｆ部１０６３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【００８９】
【発明の効果】
以上説明したように、本発明によると、ＦＰＮやランダムノイズを減らすことが可能となり、Ｓ／Ｎ比を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１の固体撮像装置の等価回路図である。
【図２】図１のゲインアンプ４１の等価回路図である。
【図３】図１の動作を示すタイミングチャートである。
【図４】本発明の実施形態２の固体撮像装置の等価回路図である。
【図５】図４の動作を示すタイミングチャートである。
【図６】本発明の実施形態３の固体撮像装置の等価回路図である。
【図７】本発明の実施形態４の固体撮像システムの模式的な構成を示すブロック図である。
【図８】従来のＣＭＯＳイメージセンサを示す回路図である。
【図９】図８の動作を示すタイミングチャートである。
【符号の説明】
１  画素
２  フォトダイオード
３  ＭＯＳトランジスタ
４  転送用ＭＯＳスイッチ
５  リセット用ＭＯＳスイッチ
６  電源電位供給線
７  選択スイッチ用ＭＯＳスイッチ
８  垂直出力線
９  定電流供給用ＭＯＳトランジスタ
１０  リセット制御線
１１  転送制御線
１２  選択制御線
１３  定電位供給線
１４〜１６  パルス端子
１７  垂直走査回路
１８−１  第１行選択出力線
１８−２  第２行選択出力線
１９〜２１  スイッチ用ＭＯＳトランジスタ
２２  読み出し回路
２３，２４  容量
２５，２６  スイッチ用ＭＯＳトランジスタ
２７，２８，６２  水平出力線
３０  スイッチ用ＭＯＳトランジスタ
３１，３２  水平出力線リセット用ＭＯＳトランジスタ
３３  電源端子
３４  水平走査回路
３５−１  第１列選択出力線
３５−２  第２列選択出力線
３６〜３８  パルス供給端子
３９  差動アンプ
４０  出力端子
４１，６６  ゲインアンプ
４２  クランプ容量
４３  ＭＯＳトランジスタ
４４  クランプ電位供給端子
４５  供給端子
４６  差動入力段
４７  非反転入力部
４８  反転入力部
４９  ＭＯＳトランジスタ
５０  ソースフォロワ
５１  出力部
５２  ＭＯＳトランジスタ
５３  結線
５４  ＭＯＳトランジスタ
５５，５６  容量
５７，５８  端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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