(57)【特許請求の範囲】
【請求項１】
メモリセルが、ゲートとチャネルの間の絶縁膜の両端部を２つの電荷保持部として用い２ビットの情報を記憶するメモリトランジスタを有し、行方向及び列方向にマトリックス状に配置された不揮発性半導体記憶装置において、同一行に配置された上記メモリトランジスタの各ゲートが接続された複数のワード線と、同一列に配置された上記メモリトランジスタの一方の拡散層が接続された複数の第１のビット線と、同一列に配置された上記メモリトランジスタの他方の拡散層が接続された複数の第２のビット線とを有し、同一行のｍ番目の上記メモリセルとｍ＋１番目のメモリセルとで、上記第２のビット線が共通化され、上記絶縁膜の一方の端部に記憶されたビットの情報を読み出す場合と上記絶縁膜の他方の端部に記憶されたビットの情報を読み出す場合とで、読み出し方式を異ならしめ、
上記第１のビット線に電圧を検出するセンスアンプを接続し、
上記第２のビット線側の上記絶縁膜の端部に記憶されたビットの情報を読み出す場合は、上記第２のビット線をソース，上記第１のビット線をドレインとし、ドレイン電圧を検出することにより行ない、
上記第１のビット線側の上記絶縁膜の端部に記憶されたビットの情報を読み出す場合は、上記第２のビット線をドレイン，上記第１のビット線をソースとし、ソース電圧を検出することにより行なうことを特徴とする不揮発性半導体記憶装置。
【請求項２】
上記ドレイン電圧検出の前に上記第１のビット線のプリチャージを行ない、上記ソース電圧検出の前には上記第２のビット線のプリチャージを行なわないことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
一端が固定電位に接続され、他端が上記第１のビット線に接続された抵抗を備え、上記ドレイン電圧検出前の上記第１のビット線のプリチャージ及び上記ソース電圧検出前の上記第２のビット線のプリチャージを不要としたことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
メモリセルが、ゲートとチャネルの間の絶縁膜の両端部を２つの電荷保持部として用い２ビットの情報を記憶するメモリトランジスタを有し、行方向及び列方向にマトリックス状に配置された不揮発性半導体記憶装置を備えた非接触型ＩＣカードにおいて、
上記不揮発性半導体記憶装置は、同一行に配置された上記メモリトランジスタの各ゲートが接続された複数のワード線と、
上記同一列に配置された上記メモリトランジスタの一方の拡散層が接続された複数の第１のビット線と、
同一列に配置された上記メモリトランジスタの他方の拡散層が接続された複数の第２のビット線とを有し、
同一行のｍ番目の上記メモリセルとｍ＋１番目のメモリセルとで、上記第２のビット線が共通化され、
上記絶縁膜の一方の端部に記憶されたビットの情報を読み出す場合と上記絶縁膜の他方の端部に記憶されたビットの情報を読み出す場合とで、異なる読み出し方式を適用し、
上記第１のビット線に電圧を検出するセンスアンプを接続し、上記第２のビット線側の上記絶縁膜の端部に記憶されたビットの情報を読み出す場合は、上記第２のビット線をソース，上記第１のビット線をドレインとし、ドレイン電圧を検出することにより行ない、
上記第１のビット線側の上記絶縁膜の端部に記憶されたビットの情報を読み出す場合は、上記第２のビット線をドレイン，上記第１のビット線をソースとし、ソース電圧を検出することにより行ない、
上記ドレイン電圧検出の前に上記第１のビット線のプリチャージを行ない、上記ソース電圧検出の前には上記第２のビット線のプリチャージを行なわないことを特徴とする非接触型ＩＣカード。
【請求項５】
メモリセルが、ゲートとチャネルの間の絶縁膜の両端部を２つの電荷保持部として用い２ビットの情報を記憶するメモリトランジスタを有し、行方向及び列方向にマトリックス状に配置された不揮発性半導体記憶装置を備えた接触型ＩＣカードにおいて、
上記不揮発性半導体記憶装置は、同一行に配置された上記メモリトランジスタの各ゲートが接続された複数のワード線と、
上記同一列に配置された上記メモリトランジスタの一方の拡散層が接続された複数の第１のビット線と、
同一列に配置された上記メモリトランジスタの他方の拡散層が接続された複数の第２のビット線とを有し、
同一行のｍ番目の上記メモリセルとｍ＋１番目のメモリセルとで、上記第２のビット線が共通化され、
上記絶縁膜の一方の端部に記憶されたビットの情報を読み出す場合と上記絶縁膜の他方の端部に記憶されたビットの情報を読み出す場合とで、異なる読み出し方式を適用し、
上記第１のビット線に電圧を検出するセンスアンプを接続し、上記第２のビット線側の上記絶縁膜の端部に記憶されたビットの情報を読み出す場合は、上記第２のビット線をソース、上記第１のビット線をドレインとし、ドレイン電圧を検出することにより行ない、
上記第１のビット線側の上記絶縁膜の端部に記憶されたビットの情報を読み出す場合は、上記第２のビット線をドレイン、上記第１のビット線をソースとし、ソース電圧を検出することにより行ない、
一端が固定電位に接続され、他端が上記第１のビット線に接続された抵抗を備え、上記ドレイン電圧検出前の上記第１のビット線のプリチャージ及び上記ソース電圧検出前の上記第２のビット線のプリチャージを不要としたことを特徴とする接触型ＩＣカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は半導体記憶装置に関し、特に、１つのメモリトランジスタに２ビットの情報を記憶させるようにした不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来の電気的書き換え可能なＥＥＰＲＯＭのメモリアレイ構成例を図１に示す。従来型のＥＥＰＲＯＭは、単位メモリセルとして図１に示すようにスイッチトランジスタとメモリトランジスタの２トランジスタから成り、メモリトランジスタに１ビットの情報を記憶させている。ビットの配列としては図１に示すようにｂ０から順番に隣のメモリセルを繰り上げてビット定義していた。
【０００３】
また、図２にＣＰＵ(Central Processor Unit)とメモリ等を１チップに搭載した１チップマイコンのブロック図を示す。メモリ，シリアルインターフェイスユニット，パラレルインターフェイスユニットの各ブロックは、ＣＰＵとアドレスバス及びデータバスを介して接続されており、これらアドレスバス及びデータバスを使用してデータのやりとりが行われる。
【０００４】
図３は、図２中のメモリブロックをさらに詳細にした図であり、またメモリ単体としてのブロック図である。メモリ単体として見た場合においても、同じくアドレスバス及びデータバスを介してＣＰＵ等とデータ読み書きがされる。
【０００５】
【特許文献１】特開２００１−１５６２７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本願の一部発明者によって、１つのメモリトランジスタに２ビットの情報を記憶させるようなメモリセルの検討がなされている。このメモリセルに関しては、特許文献１（特開２００１−１５６２７５号公報（特願２０００−８３２４６））として特許出願している。このメモリセルは、図４に示すように、酸化膜(Oxide)に挟まれた窒化膜(Nitride)のチャネル方向の両端部に局所的に電荷を蓄積することにより、１メモリトランジスタへの２ビット情報の記憶を実現しているものである。
【０００７】
図５に示すように、このメモリセルに対する２ビット情報の読み出し及び書き込みには、ソースとドレインを入れ替えてメモリセルへの２回の読み出し動作及び書き込み動作を行なう。尚、読み出し動作の際には、窒化膜のソース側の端部に電子が注入される。又、読み出し動作の際には、トランジスタを導通状態としＶｔｈを検出する。さらに、消去動作は、ゲート側から窒化膜に補足された電子を一括して引き抜く又は基板側から一括して電子を引き抜くことにより行なうができる。かかるメモリセルのメリットとしては、１ビット当りのセル面積が従来セルの１／２から１／３に縮小可能であるというメリットがある。本願発明者等は、この２ビット／セルのメモリセルを使用して際のメモリアレイ構成についての検討を行なった。
【０００８】
図６は、図１に示した従来のメモリアレイを構成の思想を適用した場合のメモリアレイ構成図である。図６においては、１メモリセルの２ビット情報を読み出し及び書き込みするためには、図５のように１メモリセルに対してソースとドレインを入れ替えて２回アクセスしなければならない。このメモリアレイが図２に示した１チップマイコンのメモリブロックに組み入れられた場合には、例えば、ＣＰＵが１バイト(ｂ０〜ｂ７)を読み出しする際に、図６のメモリアレイ構成では、ＣＰＵは１回目の読出しサイクルでｂ０，ｂ２，ｂ４，ｂ６を読出し、次の２回目の読出しサイクルでｂ１，ｂ３，ｂ５，ｂ７を読み出すことになる。または、メモリブロックの中で、２回読出しを行いｂ０〜ｂ７が読み出せた後に、ＣＰＵへ読出しデータを送出することになる。この間、ＣＰＵはウェイトしてｂ０〜ｂ７が揃うまで待つことになる。上記何れの場合でも、ＣＰＵは、図１で示したＥＥＰＲＯＭメモリアレイよりも２倍のリードサイクルがかかってしまうことになってしまう。図１で構成したメモリアレイを使用した場合は、１メモリトランジスタに１ビットしか記憶していないので、ｂ０〜ｂ７の１バイトを同時にＣＰＵの１リードサイクルで読出しすることができる。なお、図３に示したようなメモリ単体素子をＣＰＵが読出しする場合においても、図６のような２ビット／セルのメモリアレイを使用した場合には上記と同様に２倍のリードサイクルがかかってしまう。また、上記問題点は、読出し時のみではなく書込みについても同様に生ずる。本発明は、２ビット／セルを記憶させるようなメモリセルを使用した場合にメモリの読出し及び書込みサイクルが２倍かかってしまうという上記問題を解消すると共に、さらに、面積を縮小できるメモリアレイ構成にした時の周辺制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決する為に、ビットの配列定義を隣のメモリセル又はビットから繰り上げてビット定義するのではなく、読み出し又は書き込み方法によって複数バイト単位で同時に読み書きできるビット配列を定義したものである。また、単位メモリアレイを複数並べて、複数バイトを同時に読み出し及び書き込みできるようにしたものである。また、単位メモリを複数並べたメモリアレイで、さらなる面積縮小の為に、単位メモリのドレイン又はソースを共通としてメモリアレイを構成したものであり、読み出しする際に偶数アドレス、奇数アドレスで読み出し方法及び回路を変えるようにしたものである。また、上記読出し回路で、従来型のプリチャージをせず高速読出しをしたものである。さらに、目的に応じて読出し回路の組み合わせを行い、読出し回路を最適化したしたものである。
【発明の効果】
【００１０】
本発明は、１メモリセルに２ビットを蓄積できる半導体メモリで、読み出し又は書き込みを１メモリセルに対して２回アクセスし２ビットを読み出し又は書き込みする場合であって、読み出し又は書き込み方式によって、ビット配列を変更することで同時に複数バイトを読み出し又は書き込みすることができ、リード時間又はライト時間を短縮する効果がある。また、本発明は、メモリ読出しの高速化ができる読出し方式を提供しているので、半導体メモリを使用するシステムにおいて、低消費電力型読出し方式と高速型読出し方式を組み合わせることにより、用途に応じたメモリアレイを提供することができる。
【発明を実施するための最良の形態】
【００１１】
図７に本発明による半導体メモリアレイブロック図を示す。図７は、図６の従来型メモリアレイと構成は同じだが、ビットの配列の定義を変えたものである。このビットの配列定義をすることにより、ｂ０〜ｂ７は各８個のメモリセルに割り当てられる為、ビット線０，２，４，６，８，１０，１２，１４をソースに、ビット線１，３，５，７，９，１１，１３，１５をドレインにすることにより、ｂ０〜ｂ７の１バイトを同時に読出し／書込みすることができる。また、ｂ８〜ｂ１５については、ビット線０，２，４，６，８，１０，１２，１４をドレインに、ビット線１，３，５，７，９，１１，１３，１５をソースにすることにより、同時に読出し／書込みが可能となる。ここでの例は１バイトの例であるが、単位メモリアレイを横並びに並べることにより複数バイトの同時読み出し及び書き込みが可能となる。
【００１２】
４バイト同時読出し又は書込みの例としてのメモリセルアレイとビット配列を図８に示す。本発明の図７のメモリアレイをさらに集積化したメモリアレイを図９に示す。各メモリは図９に示したように２セルがドレイン又はソースとなる共通ビット線を介して接続されており、この２セルの単位メモリアレイを複数並べることによりメモリアレイを構成する。
【００１３】
この２セルの単位メモリアレイの読み出し及び書き込み方法を図１０に示す。図１０（ａ）のようなバイアスを加えソース，ドレインを入れ替えることにより、２セルに４ビットの情報を蓄積することが可能となる。また、読み出し時には、各ドレイン及びソースに接続されたビット線にセンスアンプを接続し、センスアンプでメモリセルのスレッシュホールド（Ｖｔｈ）を検出しデジタルの“０”又は“１”に変換する。この時、共通ビット線側に蓄積された電子(Ｂｂ,Ｂｃ)と反対側に蓄積された電子(Ｂａ,Ｂｄ)とでは、センスアンプの回路方式を変える必要がある。Ｂｂ／Ｂｃを読み出す際には、培風館 １９８９年初版発行 菅野卓雄監修 飯塚哲哉編 「ＣＭＯＳ超ＬＳＩの設計」ｐ１８９等の文献に記載されているようなシングルエンド型センスアンプ方式を採用することができ、図１０（ｂ）のように共通ビット線をソースとし０Ｖにして、各セルのドレイン側にプリチャージした電荷をメモリトランジスタをＯＮさせ、このメモリトランジスタに電流が流れるかで判定する。ここでは、この読出し方式をドレイン電圧検出方式と呼ぶ。例えば、Ｂｂ又はＢｃに電荷が注入されていない場合は、プリチャージトランジスタをＯＮし、メモリセルのドレインにプリチャージを行うことにより、メモリセルのドレイン電圧が上昇する。このプリチャージ期間は、メモリセルのバイアスをＯＦＦにしておく必要がある。ドレイン電圧がＶｃｃ又はＶｃｃ近辺までいった後、次にプリチャージトランジスタをＯＦＦにし、プリチャージを停止後、メモリバイアスをＯＮにする。そうすると、メモリに電荷が注入されていない為、メモリセルのスレッシュホールド（Ｖｔｈ）は、低いままでメモリセルに電流が流れドレイン電圧が降下していく。メモリセルバイアスＯＮ後、ある時間経過後に下降したドレイン電圧を検出をすると“Ｌｏｗ”と判定する。Ｂｂ又はＢｃに電荷が注入されている場合は、メモリセルのＶｔｈが高くなっている為、メモリセルがＯＮせず電流が流れないので、ドレイン電圧はＶｃｃ又はＶｃｃ近辺を保持する。同じくメモリセルバイアスＯＮ後、ある時間経過後にドレイン電圧を検出すると“Ｈｉｇｈ”と判定する。また、Ｂａ／Ｂｄを読み出す際には上記したセンスアンプは使用できない。
【００１４】
なぜならば、ドレインとソースを入れ替えた場合、共通ビット線がドレインとなり、ドレインにプリチャージされた電荷は２セルのメモリトランジスタを同時にＯＮさせた場合、どちらのセルで電流が流れているか判別できなくなるからである。もちろんのことながら、時間をずらして片方のメモリトランジスタをＯＮさせれば、片方づつ読み出し可能となるが、Ｂｂ／Ｂｃの読み出し時よりも読み出し時間が余分にかかってしまうこととなる。そこで、Ｂａ／Ｂｄを読み出す際に共通ビット線をドレインとするのは同じだが、図１０（ｃ）のようにソースを０Ｖとするのではなく、オープンにして共通ビット線に電圧を加えると同時に、各セルのメモリトランジスタをＯＮさせて、共通ビット線のドレイン電圧がソースに現れるか（ソース電圧検出方式）を検出することとした。
【００１５】
これにより、各セルのメモリトランジスタを同時にＯＮさせ、Ｂａ／Ｂｄを検出することが可能となる。例えば、リードトランジスタ及びメモリバイアスを同時にＯＮすると、メモリセルのスレッシュホールド（Ｖｔｈ）は、低いままなのでリードメモリセルがＯＮし、Ｖｃｃがリードトランジスタ及びメモリセルドレインを経由して、メモリセルのソースにＶｃｃ又はＶｃｃ近辺の電圧が現れるので、ある時間経過後、ソース電圧を検出をすると“Ｈｉｇｈ”と判定する。Ｂａ又はＢｄに電荷が注入されている場合は、メモリセルのＶｔｈが高くなっている為、メモリセルがＯＮしないので、ソース電圧は上昇せず０Ｖ近辺のままになっている。同じくメモリセルバイアスＯＮ後、ある時間経過後にソース電圧を検出すると“Ｌｏｗ”と判定する。この２セルの単位メモリアレイを使用して、図９に示したようなビット配列をすることにより１回のアクセスで１バイトを読み出し又は書き込み可能となる。この場合、上記したように偶数アドレスｂ０〜ｂ７読出しでは、ソース電圧検出方式を用い、奇数アドレスｂ８〜ｂ１５では、ドレイン電圧検出方式を用いなければならず、読み出し時のセンスアンプ方式及び回路は違う。ここでの例は１バイトの例であるが、２セルの単位メモリアレイを横並びに並べることにより複数バイトの同時読み出し及び書き込みが可能となる。
【００１６】
４バイト同時読出し又は書込みの例としてのメモリセルアレイとビット配列を図１１に示した。さらなる高集積化の例として複数セルを共通のソース又はドレイン線で接続したメモリセルアレイを図１２に示した。ｂ０〜ｂ７に書き込む場合は、偶数ビット線０，２，４，６，８をソース（０Ｖ）に、奇数ビット線１，３，５，７をドレイン（正電圧印加）することにより書き込み可能となる。また、ｂ８〜ｂ１５については、ｂ０〜ｂ７の書き込み時とソース及びドレインを入れ替えることにより、書き込み可能となる。次に、読出し時においては、図９の２セル単位メモリアレイでは、偶数アドレスｂ０〜ｂ７の読出しにおいて、ソース電圧検出方式を使用した。図１２においても同じくソース電圧検出方式を使用できるが、両隣のセルが共通な為、同時にｂ０〜ｂ７を読出しすることができない。
【００１７】
例えば、図１３に示したように、ｂ０〜ｂ７を読出しする場合は、偶数ビット線をソースにしてオープンとし、奇数ビット線に正電圧を印加して、ソースに正電圧が出てくるかを検出するが、例えばｂ１とｂ２のソース線が共通な為、同時に正電圧が出てくる可能性がある。この場合、ｂ１かｂ２かの判定は不可能である。このような場合は、ｂ１の検出とｂ２の検出を時間をずらして行えば検出可能となる。図１３のように時間の時には、ｂ０及びｂ１が含まれるメモリセル１，２のメモリセルバイアスをかけてリード１トランジスタをＯＮさせ、ビット線０，２に出てくる電圧をセンスアンプで検出する。これによりｂ０およびｂ１を検出することができる。この時、メモリセル３，４のバイアス及びリードトランジスタ２をＯＦＦさせておく必要がある。時間では、ソース電圧がＶｃｃ近辺まで上昇していることを考慮し、ソース線にチャージしている電荷をディスチャージする。この時は、全てのメモリセルバイアス及びリードトランジスタはＯＦＦさせておく。また、ソース電圧のディスチャージとしてはセンスアンプに、その機能を持たせてもいいし、別途ソース線にディスチャージトランジスタ等を追加してもよい。時間及びでは、ｂ２及びｂ３の検出方法を示した。図１３では、ｂ０〜ｂ３の読出し方法についての記述だが、ｂ０〜ｂ７では、ｂ０，ｂ１，ｂ４，ｂ５のグループを時間＋で検出し、ｂ２，ｂ３，ｂ６，ｂ７のグループを時間＋で検出すればよい。また、ｂ８〜ｂ１５を読出しする際は、ドレイン電圧検出方式にて検出可能であるが、上記理由にて同じく時間をずらして検出すればよい。
【００１８】
図１３では、１バイトの同時書込み及び読出しのメモリアレイ図であるが、メモリセルを横並びに複数並べることに複数バイトの同時読出し及び書込みが可能となる。上記した読出し方式のドレイン電圧検出方式とソース電圧検出方式では、図１０（ｂ），（ｃ）に示したようにドレイン電圧検出方式では、ドレイン側にプリチャージを行う。一方ソース電圧検出方式では、プリチャージを行う必要は無い為、検出時間に差が出てくる。ソース電圧検出方式は、プリチャージしない高速な読出し検出方式であることが言える。ドレイン検出方式及びソース電圧検出方式の２種類の検出方式を持った場合、どうしても遅い読出し方式であるドレイン検出方式で、読出し時間が決まってしまう。
【００１９】
そこで、ドレイン検出方式においてもソース検出方式同様に、プリチャージしない高速読出し方式を図１４に考案した。図１４の動作を説明すると、Ｖｃｃとドレイン間に抵抗なるものを挿入した回路である。従来のドレイン電圧検出と違って、リードトランジスタとメモリセルバイアスを同時にＯＮし、ドレイン電圧を検出することである。よって、従来のドレイン電圧検出方式のプリチャージ期間内で、リード可能となる。例えば、メモリセルのソース側に電荷が注入されている状態では、メモリセルのＶｔｈがプラス側にシフトしている為、リードトランジスタ及びメモリセルバイアスをＯＮしてもメモリセルはＯＮせず、ドレイン電圧はＶｃｃ近辺になる。次にメモリセルのソース側に電荷が注入されていない場合は、メモリセルのＶｔｈはマイナス側にシフトし、リードトランジスタ及びメモリセルバイアスをＯＮするとメモリセルはＯＮし、電流が流れる。メモリセルに電流が流れることにより、抵抗ＲにΔＶ（＝ｉ×Ｒ）の電圧降下が発生するので、ドレイン側において（Ｖｃｃ−ΔＶ）の電圧を検出すればよい。これにより、ドレインにプリチャージすることなく高速読出しすることができる。但し、このプリチャージしない改良型のドレイン電圧検出方式では、Ｖｃｃより抵抗Ｒを介して電流が流れる為、検出時間によっては、従来型のドレイン電圧検出方式よりも電流が流れる可能性がある。次にこれら読出し方式を組み合わせることにより、用途に応じて最適となる読出し方式を選択することが可能となる。例えば、ＩＣカードにおいて、接触式ＩＣカードと非接触式ＩＣカードが存在する。
【００２０】
図１５に接触／非接触型ＩＣカードブロック図を示した。接触式ＩＣカードは、図１５内の２８変復調＆電源回路を除いたブロックで置き換えすることができる。接触式ＩＣカードシステムでは、ＩＣカードに蓄積されているデータをリーダライタと呼ばれる装置で読み書きすることができる。この場合、リーダライタから電源Ｖｃｃ，Ｖｓｓ，ＣＬＫが直接有線で供給される為、ＩＣカード内の消費電力は特に低消費ということを気にすることはなく、どちらかと言うと高速のデータ伝送が要求される。こういう場合は、２２ＲＡＭ、２３ＲＯＭ、２４ＥＥＰＲＯＭのメモリとして高速の読出しが要求される為、上記ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭに図９と図１２のメモリアレイを使用した場合においては、上記ソース電圧検出方式と図１４のプリチャージしない改良型のドレイン電圧検出方式を採用すれば高速読出しが可能となる。
【００２１】
また図７のメモリアレイを使用した場合においては、ソース電圧検出方式又は図１３のプリチャージしないドレイン電圧検出方式の一方を使用すればよい。非接触ＩＣカードの場合は、同じくリーダライタでＩＣカードのデータを読み書きするが、ＩＣカードに必要な電源、ＣＬＫ、及びデータ伝送は、リーダライタから発する電磁波をＩＣカード内のアンテナコイルで受けて、この電磁波をＩＣカード内の電力としている。この為、リーダライタとＩＣカードの通信距離によりＩＣカードに供給される電力が大きく異なる。一般的に、できる限る通信距離を伸ばすために、ＩＣカードとしては消費電力をできる限り低消費にする必要がある。このような場合は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭに図９と図１２のメモリアレイを使用した場合においては、低消費型のセンスアンプである図１０（ｂ）のプリチャージ型のドレイン電圧検出方式と、ソース電圧検出方式を採用することで、低消費型の読出しが可能となる。また図７のメモリアレイを使用した場合は、プリチャージ型のドレイン検出又はソース電圧検出方式の一方を使用すればよい。
【００２２】
最近では、図１５のように接触型ＩＣカードと非接触ＩＣカードの両方の機能を持ったＩＣカードが出てきている。ＩＣカード内にあるＩＣチップとしても１チップで接触型及び非接触型の機能を実現している。このような場合においても、メモリ読出し方式としてソース電圧検出方式、プリチャージ型ドレイン電圧検出方式及びプリチャージしないドレイン電圧検出方式の３種類を持ち、接触型で通信する場合と、非接触型で通信する場合とで読出し方式を切替えながら通信することにより、目的用途に応じて高速通信型又は低消費型とすることが可能となる。
【図面の簡単な説明】
【００２３】
【図１】ＥＥＰＲＯＭメモリアレイ構成図。
【図２】１チップマイコンブロック図。
【図３】メモリブロック図。
【図４】２ビット／セルのメモリ断面図。
【図５】２ビット／セルのメモリの読み出し及び書込み方式。
【図６】２ビット／セルのメモリアレイ構成図。
【図７】本発明による２ビット／セルのメモリアレイ構成図。
【図８】本発明による２ビット／セルのメモリアレイ構成図。
【図９】本発明による２ビット／セルのメモリアレイ構成図。
【図１０】本発明による２ビット／セルのメモリアレイ構成図における書込み方法。
【図１１】本発明による２ビット／セルのメモリアレイ構成図。
【図１２】本発明による２ビット／セルのメモリアレイ構成図。
【図１３】本発明による２ビット／セルのメモリアレイ構成図における読出し方法。
【図１４】本発明による改良型ドレイン電圧検出方式。
【図１５】接触／非接触型ＩＣカードブロック図。
【符号の説明】
【００２４】
１１：ＣＰＵ、
１２：メモリ、
１３：シリアルインターフェイスユニット、
１４：パラレルインターフェイスユニット、
１５：クロックドライバ、
１２１：メモリアレイ、
１２２：データバッファ／ラッチ、
１２３：ボルテージジェネレータ、
１２４：クロックジェネレータ、
１２５：Ｘ／Ｙデコーダ、
１２６：コントロールロジック、
２１：システムコントロール／セキュリティロジック付ＣＰＵ、
２２：ＲＡＭ、
２３：ＲＯＭ、
２４：ＥＥＰＲＯＭ、
２５：シリアルインターフェイス、
２６：クロックデバイダ、
２７：パワーサプライ／リセット、
２８：変復調／電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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