(57)【特許請求の範囲】
【請求項１】
システムクロックを受信してクロックサイクルの異なる複数のクロックを生成するクロック分割手段と、
前記複数のクロックをそれぞれが取得し、処理対象の信号に対する遅延処理を、前記複数のクロックに基づいてそれぞれが実行する複数の遅延ブロックと、
を備え、
各遅延ブロックは、
前記複数のクロックのうち対応づけられたクロックのサイクルと、信号を遅延させるか否かを示す遅延選択情報と、に応じてそれぞれが遅延処理を行う複数の選択的遅延手段を備え、
前記複数の選択的遅延手段は、
前記処理対象の信号が最前段に与えられ、前段が処理した信号が後段に与えられるよう縦続接続され、
各選択的遅延手段は、
信号を遅延させる遅延回路と、当該遅延回路に対し信号をバイパスさせるバイパス回路とを備え、
与えられた前記遅延選択情報が信号を遅延させる旨を示すときは、与えられた信号を遅延回路を通過させて出力し、与えられた前記遅延選択情報が信号を遅延させない旨を示すときは、与えられた信号を前記バイパス回路を通過させて出力し、
各遅延ブロックは、
縦続接続の最後段の選択的遅延手段が処理した信号を、前記処理対象の信号に対して遅延処理を施した信号として出力するパルス幅変調回路。
【請求項２】
前記処理対象の信号は、
先端時刻で第１レベルから第２レベルへとレベルが変化し、後端時刻で第２レベルから第１レベルへとレベルが変化するパルス信号であり、  
前記処理対象の信号の後端時刻と各遅延ブロックによる遅延処理後のパルス信号の後端時刻とを揃える手段、または前記処理対象の信号の先端時刻と各遅延ブロックによる遅延処理後のパルス信号の先端時刻とを揃える手段、を備えることを特徴とする請求項１に記載のパルス幅変調回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はパルス幅変調に関し、特に、必要なロジックブロックの個数およびパルス幅変調ロジックを含むチップのサイズを大幅に減らすロジック設計に関する。
【０００２】
【従来の技術】
一般に、桁遅延を用いるパルス幅変調の場合、Ｄフリップフロップ等の大量のロジックブロックを伴なうロジック設計が必要とされる。図１に、信号を４クロックサイクル遅延させるために４個の正エッジトリガＤフリップフロップを用いる従来技術のロジック図を示す。図２に、クロックＣの信号、入力信号Ｄ、出力信号Ｄ1、Ｄ2、Ｄ3およびＤ4を示す。図１および図２を参照するに、入力信号ＤはＤＦ1に印加され、ＤＦ1はクロックＣの上昇エッジｔ1が入力Ｄを出力Ｄ1へ送り出すまで保持される。その結果、入力ＤはＴ’だけ遅延される。Ｄ1は、クロックＣの上昇エッジｔ1がＤＦ2に到達したわずかに後でＤＦ2に到達する。従って、Ｄ1はクロックＣの上昇エッジｔ2で次のフリップフロップＤＦ3へ送られる。その結果、ＤＦ2が引き起こす遅延はクロックＣの１周期に等しいＴである。同様にＤＦ3およびＤＦ4が引き起こす遅延もクロックＣの１周期Ｔに等しい。
【０００３】
【発明が解決しようとする課題】
図１のロジックブロック図は典型的な遅延ロジックである。このロジック設計を利用するには、要求される遅延の数に等しい多数のフリップフロップが必要になる。例えば、３２Ｔの遅延が要求される場合、３２個のフリップフロップが必要になる。この設計では、例えば３２本の線に対して６４Ｔの遅延が必要な場合、膨大な数になる。すなわち各線に６４個のフリップフロップが必要とされ、合計で３２×６４＝２０６８個のフリップフロップが必要になる。
【０００４】
本発明の目的は、複数の遅延要求をともなうパルス幅変調回路を含むチップのフリップフロップの個数およびサイズやコストを削減することである。
【０００５】
【課題を解決するための手段】
本発明は、システムクロックを受信してクロックサイクルの異なる複数のクロックを生成するクロック分割手段と、前記複数のクロックをそれぞれが取得し、処理対象の信号に対する遅延処理を、前記複数のクロックに基づいてそれぞれが実行する複数の遅延ブロックと、を備え、各遅延ブロックは、前記複数のクロックのうち対応づけられたクロックのサイクルと、信号を遅延させるか否かを示す遅延選択情報と、に応じてそれぞれが遅延処理を行う複数の選択的遅延手段を備え、前記複数の選択的遅延手段は、前記処理対象の信号が最前段に与えられ、前段が処理した信号が後段に与えられるよう縦続接続され、各選択的遅延手段は、信号を遅延させる遅延回路と、当該遅延回路に対し信号をバイパスさせるバイパス回路とを備え、与えられた前記遅延選択情報が信号を遅延させる旨を示すときは、与えられた信号を遅延回路を通過させて出力し、与えられた前記遅延選択情報が信号を遅延させない旨を示すときは、与えられた信号を前記バイパス回路を通過させて出力し、各遅延ブロックは、縦続接続の最後段の選択的遅延手段が処理した信号を、前記処理対象の信号に対して遅延処理を施した信号として出力する。
【０００６】
また、本発明に係るパルス幅変調回路においては、前記処理対象の信号は、先端時刻で第１レベルから第２レベルへとレベルが変化し、後端時刻で第２レベルから第１レベルへとレベルが変化するパルス信号であり、前記処理対象の信号の後端時刻と各遅延ブロックによる遅延処理後のパルス信号の後端時刻とを揃える手段、または前記処理対象の信号の先端時刻と各遅延ブロックによる遅延処理後のパルス信号の先端時刻とを揃える手段、を備えることが好適である。
【０００７】
【発明の実施の形態】
図３に、本発明の遅延ロジック１０のブロック図を示す。図３において、クロックデバイダＣＤがシステムクロックＣＬＫを分割して、周期がＴ、２Ｔ、４Ｔ、８Ｔ、１６Ｔおよび３２Ｔである６個のクロック Ｃ1、Ｃ2、Ｃ3、Ｃ4、Ｃ5およびＣ6を生成し、異なる線の遅延ロジックブロックＤＬ1〜ＤＬ32へ送る。
【０００８】
再び図１、図２を参照するに、クロックＣの２個の上昇エッジの間で上昇エッジが生起するため、フリップフロップＤＦ1は信号ＤをＴ’遅延させる。部分的な遅延を防ぐために、図３において、フリップフロップＦ0がクロックデバイダＣＤへのシステムクロックＣＬＫの経路に配置されている。フリップフロップＦ0のＤ入力はフリップフロップＦ0のＤ入力を常時高位（１）に維持すべくＶＤＤに接続している。Ｆ0の正出力（Ｑ）はクロックデバイダＣＤに接続している。遅延する必要がある入力パルスはインバータＩ0を介してＦ0のリセット線に接続している。フリップフロップＦ0のクロック入力はシステムクロックＣＬＫを受信する。
【０００９】
動作時においてフリップフロップＦ0は、フリップフロップＦ0のリセットを無効にするＩＰの上昇エッジを受信するまでシステムクロックＣＬＫを保持する。次に、Ｆ0は同期されたクロックＣＬＫとしてシステムクロックをＣＤブロックへ送る。ＣＬＫは入力パルスＩＰと同期しているため、入力パルスＩＰは完全に遅延される。
【００１０】
図４に、図３のクロックデバイダＣＤの詳細ブロック図を示す。図４において、システムリセット入力パルスＩＰはインバータＩ11を介してフリップフロップＦ1、Ｆ2、Ｆ3、Ｆ4およびＦ5のリセットピンへ送られる。同期したシステムクロックＣＬＫおよび入力パルスＩＰはＡＮＤゲートＡ1へ送られて、同期したシステムクロックＣＬＫと同じ周期を有するリセット可能なクロックＣ1を生成する。クロックＣ1を分割するためには、５個のフリップフロップＦ1、Ｆ2、Ｆ3、Ｆ4およびＦ5が用いられる。Ｃ1はクロックとしてＦ1へ送られる。各フリップフロップＦ1、Ｆ2、Ｆ3、Ｆ4およびＦ5の各々の負出力（ＱＢ）はその入力に接続している。この構成により各フリップフロップＦ1、Ｆ2、Ｆ3、Ｆ4およびＦ5はそのクロックを２分割する。各フリップフロップＦ1、Ｆ2、Ｆ3、Ｆ4およびＦ5の正出力（Ｑ）は後続のフリップフロップのクロックに接続している。さらに、Ｆ1、Ｆ2、Ｆ3、Ｆ4およびＦ5の正出力はそれぞれクロックＣ2、Ｃ3、Ｃ4、Ｃ5およびＣ6として送り出される。
【００１１】
各フリップフロップＦ1、Ｆ2、Ｆ3、Ｆ4およびＦ5はクロックを２分割してその正出力へ送り出すため、Ｃ2の周期はその入力クロックの２倍である。クロックＣ1の周期は同期したシステムクロックＣＬＫの周期Ｔと等しいため、クロックＣ2の周期は２Ｔである。同様に、クロックＣ3、Ｃ4、Ｃ5およびＣ6の周期は図５に示すように４Ｔ、８Ｔ、１６Ｔおよび３２Ｔである。
【００１２】
再び図３参照するに、クロックＣ1、Ｃ2、Ｃ3、Ｃ4、Ｃ5およびＣ6は全ての遅延ブロックＤＬ1〜ＤＬ32へ送られ、各遅延ブロックはクロックＣ1、Ｃ2、Ｃ3、Ｃ4、Ｃ5およびＣ6の組合せを選択して必要とされる遅延を引き起こす。各遅延ブロックＤＬ1〜ＤＬ32は入力パルスＩＰと６ビット遅延値Ｖ1〜Ｖ32を受信する。クロックＣ1、Ｃ2、Ｃ3、Ｃ4、Ｃ5およびＣ6を用いて、各遅延ブロックＤＬ1〜ＤＬ32はそれぞれの遅延値Ｖ1〜Ｖ32に従って入力パルスＩＰを遅らせ、それぞれ対応出力 ＯＵＴ1〜ＯＵＴ32へ送り出す。
【００１３】
図６に、遅延ブロックＤＬ1の一つのロジック図を示す。 遅延ブロックＤＬ2〜ＤＬ32はＤＬ1と同一であることに留意されたい。遅延ブロックＤＬ1において、６個のＤフリップフロップＦＦ1、ＦＦ2、ＦＦ3、ＦＦ4、ＦＦ5、ＦＦ6がある。フリップフロップＦＦ1、ＦＦ2、ＦＦ3、ＦＦ4、ＦＦ5、ＦＦ6のクロック入力はそれぞれクロックＣ6、Ｃ5、Ｃ4、Ｃ3、Ｃ2およびＣ1に接続している 。
【００１４】
各フリップフロップＦＦ1、ＦＦ2、ＦＦ3、ＦＦ4およびＦＦ5の正出力はそれぞれスイッチＳＳ1、ＳＳ2、ＳＳ3、ＳＳ4およびＳＳ5を介して後続のフリップフロップの入力に接続している。フリップフロップＦＦ6の正出力はスイッチＳＳ6を介して遅延線１の出力ＯＵＴ1に接続している。各フリップフロップＦＦ1、ＦＦ2、ＦＦ3、ＦＦ4、ＦＦ5、ＦＦ6の入力はそれぞれＳ1、Ｓ2、Ｓ3、Ｓ4、Ｓ5およびＳ6を介して後続のフリップフロップの入力に接続している。
【００１５】
図３の各遅延ブロックＤＬ1〜ＤＬ32はそれぞれＶ1〜Ｖ32を介して別々の遅延値を受信する。各Ｖ1〜Ｖ32は、０から６３の間の数を伝送する６ビットＢ1、Ｂ2、Ｂ3、Ｂ4、Ｂ5およびＢ6を有する。Ｂ1、Ｂ2、Ｂ3、Ｂ4、Ｂ5およびＢ6はそれぞれスイッチＳＳ1、ＳＳ2、ＳＳ3、ＳＳ4、ＳＳ5およびＳＳ6の制御ピンに直接接続しており、それぞれインバータＩ1、Ｉ2、Ｉ3、Ｉ4、Ｉ5およびＩ6を介してスイッチＳ1、Ｓ2、Ｓ3、Ｓ4、Ｓ5およびＳ6の制御ピンに接続している。
【００１６】
図６において、ビットＢ6、Ｂ5、Ｂ4、Ｂ3、Ｂ2、Ｂ1の中の１個が高位（１）のときは常にそれぞれの対応スイッチＳＳ1、ＳＳ2、ＳＳ3、ＳＳ4、ＳＳ5、ＳＳ6は閉じる。例えば、Ｂ4が高位（１）ならばスイッチＳＳ3が閉じて、ＦＦ3の正出力をＦＦ4の入力へ接続する。しかし、ビットＢ6、Ｂ5、Ｂ4、Ｂ3、Ｂ2、Ｂ1の中の１個が低位（０）のときは常にそれぞれの対応スイッチＳ1、Ｓ2、Ｓ3、Ｓ4、Ｓ5およびＳ6は閉じる。例えば、Ｂ4が低位 （０）のときはスイッチＳ3が閉じてＦＦ3 の入力をＦＦ4の入力へ接続する。言い換えれば、ビットＢ6、Ｂ5、Ｂ4、Ｂ3、Ｂ2、Ｂ1の１個が高位（１）の場合、先行フリップフロップの出力が後続フリップフロップの入力へ伝送されるが、低位（０）の場合は先行フリップフロップはバイパスされて、その入力は後続フリップフロップの入力へ伝送される。
【００１７】
図６の構成において、高位（１）ビットＢ6、Ｂ5、Ｂ4、Ｂ3、Ｂ2およびＢ1は適切な遅延を選択する。例えば、６ビット組Ｂ6、Ｂ5、Ｂ4、Ｂ3、Ｂ2およびＢ1が１０００１１を表わす場合、３２＋２＋１＝３５の遅延が必要であることを意味する。Ｂ6が（１）であるため、スイッチＳＳ1が閉じて、フリップフロップＦＦ1がアクティブになる。従ってフリップフロップＦＦ1の入力は、ＦＦ1が３２Ｔのクロックサイクルを有するクロックＣ6により計時されるため、３２Ｔに相当する遅延を受ける。フリップフロップＦＦ1の入力は、遅延が必要な入力パルスＩＰであることに留意されたい。ビット組Ｂ5、Ｂ4およびＢ3はゼロであるため、スイッチＳ2、Ｓ3およびＳ4が閉じて、フリップフロップＦＦ2、ＦＦ3およびＦＦ4をバイパスし、フリップフロップＦＦ1の出力をＦＦ5の入力へ伝送する。
【００１８】
ビット組Ｂ2、Ｂ1が高位（１）であるため、スイッチＳＳ5、ＳＳ6の両方が閉じて、フリップフロップＦＦ5、ＦＦ6がアクティブになる。フリップフロップＦＦ5はクロックＣ2を受信するため、その入力（３２Ｔ遅延されたＦＦ1の出力）を２Ｔ遅延させる。従って、フリップフロップＦＦ5の出力は３２Ｔ＋２Ｔ＝３４Ｔ遅延される。フリップフロップＦＦ6はＴの遅延を有するクロックＣ1を用いる。引き続いて、フリップフロップＦＦ6はＦＦ5の出力をＴ遅延させる。従って、スイッチＳＳ6を介してＯＵＴ1に接続しているフリップフロップＦＦ6の出力は３５Ｔ遅延された信号を与える。結果を図７に示す。
【００１９】
電源投入時に、フリップフロップＦＦ1、ＦＦ2、ＦＦ3、ＦＦ4、ＦＦ5およびＦＦ6の出力はドントケア（未設定）状態であり得る。遅延回路で一切の誤動作を防ぐためにフリップフロップＦＦ1、ＦＦ2、ＦＦ3、ＦＦ4、ＦＦ5およびＦＦ6をリセットする必要がある。
【００２０】
図８に、リセット接続を加えた図６のロジック図を示す。各フリップフロップFＦ2、FＦ3、FＦ4、FＦ5およびＦＦ6は、対応する２個のスイッチ対（Ｓ1A、Ｓ1B）、（Ｓ2A、Ｓ2B）、（Ｓ3A、Ｓ3B）、（Ｓ4A、Ｓ4B）および（Ｓ5A、Ｓ5B）のそれぞれ１個からリセット信号を受信する。スイッチＳ1B、Ｓ2B、Ｓ3B、Ｓ4BおよびＳ5Bの制御ピンは、それぞれＢ6、Ｂ5、Ｂ4、Ｂ3およびＢ2に接続している。しかし、スイッチＳ1A、Ｓ2A、Ｓ3A、Ｓ4AおよびＳ5Aの制御ピンは、それぞれインバータＩ1 、Ｉ2、Ｉ3、Ｉ4およびＩ5を介してＢ6、Ｂ5、Ｂ4、Ｂ3およびＢ2に接続している。フリップフロップＦＦ1、ＦＦ2、ＦＦ3、ＦＦ4およびＦＦ5の負出力（ＱＢ）は、スイッチＳ1B、Ｓ2B、Ｓ3B、Ｓ4BおよびＳ5Bを介してフリップフロップＦＦ2、ＦＦ3、ＦＦ4、ＦＦ5およびＦＦ6のリセットピンに接続している。さらに、フリップフロップＦＦ1、ＦＦ2、ＦＦ3、ＦＦ4およびＦＦ5の入力は、それぞれインバータとスイッチの対（ＩＩ1、Ｓ1A）、（ＩＩ2、Ｓ2A）、（ＩＩ3、Ｓ3A）、（ＩＩ4、Ｓ4A）、（ＩＩ5、Ｓ5A）を介してフリップフロップＦＦ2、ＦＦ3、ＦＦ4、ＦＦ5およびＦＦ6のリセットピンに接続している。フリップフロップＦＦ1はインバータＩＩ1を介して入力パルスＩＰによりリセットされる。
【００２１】
電源投入時、入力パルスＩＰが低位（０）であるとき、例えばフリップフロップＦＦ1がアクティブになれば、入力パルスＩＰ（０）は正出力（Ｑ）へ送られる。従って、出力（ＱＢ）は（１）になり、Ｓ1Bを介して後続のフリップフロップＦＦ2をリセットする。例えばフリップフロップＦＦ1がバイパスされる都度、その入力（入力パルス（０））はＩＩ1とＳ1A を介して後続のフリップフロップＦＦ2をリセットする。その結果、入力パルスが低位にあるとき、遅延ブロックＤＬ1はリセットされてＯＵＴ1がゼロ（０）になる。一度入力パルスＩＰが高位（１）になれば、図８のロジック図は、図６のロジック図で示したのと同様に遅延を与える。
【００２２】
図９を参照するに、上昇エッジがｔ1、下降エッジがｔ2である入力パルスＩＰが図３の遅延ロジック１０へ送られる際に、各線は同じ入力パルスＩＰの上昇エッジを異なる遅延値で遅延させる。従って、出力線ＯＵＴ1、ＯＵＴ2およびＯＵＴ32はＩＰの上昇エッジを遅延させて、それぞれｔ11、ｔ13およびｔ12において送り出す。しかし、ｔ2における入力パルスＩＰの下降エッジがロジック１０へ入力する際に、出力ＯＵＴ1、ＯＵＴ2およびＯＵＴ32が全てゼロ（０）になる。各出力ＯＵＴ1〜ＯＵＴ32は遅延が異なってもよく、従って各出力は図示されているよりも遅延が多少前後する可能性がある点に留意されたい。各線が送り出す信号は、上昇エッジのタイミングは異なるが下降エッジは他の出力ＯＵＴ1〜ＯＵＴ32の信号の下降エッジと一致するため、遅延ロジック１０はパルス幅変調を与える。その結果、各出力パルスの幅はそれぞれの対応する遅延値V1〜V32により決定される。
【００２３】
図３のロジック図は３２本の線の各信号に対して０〜６４Ｔの遅延を引き起こすべく設計されている。しかし本発明の概念は、異なる本数の線上の異なる数の遅延に適用することができる。
【００２４】
図１０に、本発明の別のパルス幅変調の実施例を示す。図１０において、入力パルスＩＰは、ブロックＤＬ1に印加される前にインバータＩIN を介して反転され、ＤＬ1の出力ＯＵＴ1はインバータＩOUTに接続している。図１０において、入力パルスのｔ1における上昇エッジはＤＬ1ブロックをリセットして、入力パルスの下降エッジｔ2は遅延される。従って、ＩOUTは上昇エッジがｔ1かつ下降エッジがｔ21である（入力パルスＩＰの遅延された下降エッジ）信号を送り出す。この反転が図３の全てのブロックＤＬ1〜ＤＬ32に適用されたならば、同時に入力パルスの上昇エッジを送り出して、入力パルスＩＰの下降エッジをそれぞれの対応する遅延値V1〜V32に従って遅延させることにより、パルス幅変調を行なう。
【図面の簡単な説明】
【図１】  ４クロックサイクルの遅延に必要な従来技術のＤフリップフロップのロジックを示す図である。
【図２】  図１のロジック設計に適用されたクロック、入力信号、および複数の出力信号を示す図である。
【図３】  遅延ロジックのブロック図である。
【図４】  図３のクロックデバイダの詳細ブロック図である。
【図５】  図３の異なるクロック周期を示す図である。
【図６】  １個の遅延ブロックのロジック図である。
【図７】  ３５Ｔの遅延に対する図６の信号を示す図である。
【図８】  図６のロジック図にリセット接続を加えた図である。
【図９】  図３の遅延ロジックがパルス幅変調を行なう様子を示す図である。
【図１０】  入力パルスのもう一方のエッジを遅延させることによる別のパルス幅変調を示す図である。
【符号の説明】
１０  遅延ロジック、ＣＤ  クロックデバイダ、ＣＬＫ  システムクロック、ＤＬn（ｎ＝１〜３２）  遅延ロジックブロック、Ｖn（ｎ＝１〜３２）  遅延値。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004468564.tif 000009
【図９】
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【図１０】
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