(57)【特許請求の範囲】
【請求項１】
絶縁ゲート（２２）に囲まれた能動領域内に形成されるセル状構造を有する絶縁ゲート半導体装置（１０）において、
第１の導電型の、頭部面（１５）を有する半導体層（１４）と、
前記半導体層（１４）の一部内に形成されかつ前記頭部面（１５）から伸びる第２の導電型のベース領域（１６）であって、前記頭部面（１５）において、複数のベース領域部分（２６）を有する、ベース領域（１６）と、
前記ベース領域（１６）内に形成され、前記頭部面（１５）において前記ベース領域部分（２６）を囲み、かつ前記頭部面（１５）から伸びる前記第１の導電型のエミッタ領域（１７）であって、前記エミッタ領域（１７）は、前記頭部面（１５）からみた前記セル状構造の中心にあるエミッタ領域（１７）の中心部分、前記エミッタ領域（１７）の中心部分から伸びるバラスト抵抗（４４，４６）を形成する部分、および、前記ベース領域の複数のベース領域部分（２６）を囲む部分からなり、前記エミッタ領域の中心部分から伸びる前記バラスト抵抗（４４，４６）を形成する部分は、前記複数のベース領域部分（２６）の間に位置する、エミッタ領域（１７）と、
前記頭部面（１５）の一部の上に横たわってかつ前記ベース領域（１６）および前記エミッタ領域（１７）を囲んで形成された絶縁ゲート（２２）と、
前記半導体層（１４）の前記頭部面（１５）の上に横たわって形成された絶縁層（２１）であって、該絶縁層（２１）は開口（３２）を有し、かつ前記開口（３２）は、前記エミッタ領域（１７）の中心部分および前記複数のベース領域部分（２６）の一部の上に形成されるとともに、前記頭部面（１５）からみて“Ｋ”字構造または“Ｘ”字構造を有するものである、絶縁層（２１）と、
前記開口（３２）に配置されたエミッタ電極（２３）と、
を具備することを特徴とする絶縁ゲート半導体装置（１０）。
【請求項２】
少なくとも３つのバラスト抵抗が前記エミッタ領域の中央部分からかつ前記開口の近傍において伸びていることを特徴とする請求項１に記載の絶縁ゲート半導体装置（１０）。
【請求項３】
前記バラスト抵抗（４４，４６）は３０オームと４００オームの間の抵抗値を有することを特徴とする請求項１に記載の絶縁ゲート半導体装置（１０）。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般的には、絶縁ゲート半導体装置に関し、かつより特定的には、ラッチを防止した（ｌａｔｃｈ  ｒｅｓｉｓｔａｎｔ）絶縁ゲート半導体装置に関する。
【０００２】
【従来の技術】
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）のような、絶縁ゲート半導体装置は少なくとも１０マイクロセカンドの間過負荷電流条件（ＳＣＳＯＡ）に耐えることが要求される。典型的な過負荷電流は装置の定格電流の１０倍でありかつＩＧＢＴをラッチアップさせるのに充分なものである。過剰なホール電流によりベース−エミッタ接合が順方向バイアスされたためＩＧＢＴに固有の寄生ＮＰＮがターンオンした場合にラッチアップが生じる。
【０００３】
寄生トランジスタがラッチされる可能性を最小にするため努力が行なわれてきた。これは寄生ＮＰＮトランジスタのベースおよびエミッタのドーピングプロフィールを調整することによって達成されてきた。この調整は典型的には定格電流でラッチアップが発生するのを防止するが、典型的な過負荷電流でラッチアップが発生するのを防止するには充分ではない。
【０００４】
【発明が解決しようとする課題】
固有の寄生トランジスタのベース−エミッタを逆バイアスする傾向にあるバラスト電圧を提供することによってラッチアップを防止する他の試みが行なわれてきた。この方法は効果的ではあるが、ラッチアップを防止する能力をさらに改善することが望まれる。また、要求される仕様から他の電気的特性とくにオン電圧（Ｖｏｎ）の外れを招くことなくラッチアップを防止する能力を改善することが望ましい。
【０００５】
したがって、ラッチに耐えかつ受け入れ可能なＶｏｎを有する改善された絶縁ゲート半導体装置を提供することが望まれる。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明に係わる絶縁ゲート半導体装置（１０）は、第１の導電型の、頭部面（１５）を有する半導体本体部（１４）、前記半導体本体部（１４）の一部内に前記頭部面（１５）へと伸びる第２の導電型の第１のドープ領域（１６）、前記第１のドープ領域（１６）の一部内に配置されかつ前記頭部面（１５）へと伸びる第１の導電型の第２のドープ領域（１７）、そして前記第１のドープ領域（１６）と前記第２のドープ領域（１７）の間の前記第２のドープ領域（１７）に形成されたバラスト抵抗（４０，４２，４４または４６）であって、該バラスト抵抗（４０，４２，４４または４６）は少なくとも１スクエアのシート抵抗を有するもの、を具備することを特徴とする。
【０００７】
この場合、前記半導体本体部（１４）の前記頭部面（１５）の上に形成された絶縁層（２１）を具備し、該絶縁層（２１）は前記第２のドープ領域（１７）の一部および前記第１のドープ領域（１６）の一部を露出する開口を有し、かつ前記開口は前記半導体本体部（１４）の頭部面（１５）における前記第１のドープ領域（１６）の一部および前記第２のドープ領域（１７）の一部を露出する第１の部分、および前記半導体本体部（１４）の前記頭部面（１５）における前記第１のドープ領域（１６）の一部を露出する第２の部分からなり、該第２の部分は実質的に前記第１の部分に垂直であるよう構成することもできる。
【０００８】
さらに、前記バラスト抵抗（４０，４２，４４または４６）は少なくとも３０オームの値を有すると好都合である。
【０００９】
本発明によれば、絶縁ゲート半導体装置（１０）を製造する方法が提供され、該方法は、頭部面（１５）を有する、第１の導電型の半導体本体部（１４）を提供する段階、前記半導体本体部（１４）の一部の中に前記頭部面（１５）へと伸びる第２の導電型の第１のドープ領域（１６）を形成する段階、前記第１のドープ領域（１６）内に配置されかつ前記頭部面（１５）に伸びる第１の導電型の第２のドープ領域（１７）を形成する段階であって、前記第１のドープ領域（１６）の少なくとも２つの隣接部分は前記頭部面（１５）における第２のドープ領域（１７）によって囲まれており、かつバラスト抵抗（４０，４２，４４または４６）が前記第２のドープ領域（１７）の少なくとも２つの隣接部分の間の前記第２のドープ領域（１７）に形成され、該バラスト抵抗（４０，４２，４４または４６）は少なくとも１スクエアに等しいもの、そして前記半導体本体部（１４）の前記頭部面（１５）の上に形成される絶縁層（２１）を形成する段階であって、該絶縁層（２１）は前記半導体本体部（１４）の前記頭部面（１５）における前記第１のドープ領域（１６）の一部および前記第２のドープ領域（１７）の一部を露出する開口を有するもの、を具備することを特徴とする。
【００１０】
この場合、前記第１のドープ領域（１６）は前記頭部面（１５）における前記第２のドープ領域（１７）によって囲まれた“Ｕ”字構造を有するものとすることができる。
【００１１】
【発明の実施の形態】
図１は、本発明に係わる絶縁ゲート半導体装置１０の一部の拡大された断面図を示す。図１は図２〜図５に示される実施例のこれらの図２〜図５の各々に示された１−１線に沿った断面図を示している。
【００１２】
図１は本発明の好ましい実施形態を示す。特に、縦型ＩＧＢＴが示されている。他の装置も本発明から利益を受けることができる。絶縁ゲート半導体装置１０は第１の導電型の半導体基板１１から構成される。この特定の実施形態では、基板１１はｐ型半導体材料から構成される。バッファ層１３が基板１１の上に配置されている。バッファ層１３は第２の導電型のものでありかつこの実施形態ではｎ型半導体材料から構成される。典型的にはドリフト領域と称される、半導体層１４がバッファ層１３の上に配置されている。半導体層１４は第２の導電型のものでありかつバッファ層１３よりもより低くドーピングされている。半導体基板１１、バッファ層１３、および半導体層１４はすべて半導体本体（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｂｏｄｙ）を構成する。ドープ領域またはベース領域１６が半導体層１４の一部に形成されており、頭部面から半導体層１４の一部へと伸びている。縦型装置では、ベース領域１６はお互いに横方向に間隔を空けて配置されている。ベース領域１６は第１の導電型のものでありかつ好ましくはイオン注入により形成される。複数のベース領域１６を半導体層１４に形成することができ、説明の便宜上それらの内の２つのみが示されていることに注意を要する。また、ベース領域１６はベース領域１６の部分の間で頭部面１５へと伸びた半導体層１４の部分を有する単一の領域とすることもできる。
【００１３】
ドープ領域またはエミッタ領域１７が半導体層１４の頭部面から伸びてベース領域１６の一部に形成されている。エミッタ領域１７は第２の導電型のものである。チャネル領域１８はエミッタ領域１７とベース領域１６の周辺部との間に形成される。頭部面１５におけるベース領域部分２６および内部ゲート２２は特定の形状を有する。頭部面１５におけるエミッタ領域１７および頭部面１５におけるベース領域部分２６の種々の形状構造は図２〜図５においてさらに明らかになるであろう。
【００１４】
絶縁層２１は半導体層１４とゲート２２との間のゲート酸化膜として作用する。絶縁層２１はまたゲート２２を金属層から構成されるエミッタ電極から絶縁する働きを成す。単純化のために、絶縁層２１は単一の層として示されているが、当業者はゲート酸化物層はゲート２２の上の絶縁層の前に形成されかつ種々の異なるプロセスを使用して形成できることを認識するであろう。開口３２に配置されたエミッタ電極２３は、典型的にはプレオーミック開口と称されるが、エミッタ領域１７およびベース領域１６への電気的コンタクトを形成し、またはエミッタ領域１７をベース領域１６に短絡させる。メタリゼイション層２４が基板１１の底部面上に形成されかつ該底部面への電気的コンタクトを形成し、かつコレクタメタリゼイションとして作用する。開口３２の種々の構造は図２〜図５に示されている。
【００１５】
図２は、本発明の第１の実施形態の頭部面図を示す。この実施形態では細胞状またはセル状構造が示されており、すなわち、ゲート２２がドーナツ形状を有する。本発明の絶縁ゲート半導体装置１０は複数個の図２に示される構造から形成できる。ゲート２２は中央開口を有し、該中央開口内には半導体装置１０の能動領域（ａｃｔｉｖｅ  ａｒｅａ）が形成される。この実施形態では、ゲート２２内のベース領域２６は頭部面１５におけるエミッタ領域１７で囲まれた２つの隣接する領域または部分から構成される。バラスト抵抗４０がベース領域２６の２つの隣接部分の間のエミッタ領域１７内に形成される。本発明では、該バラスト抵抗は過負荷電流状態でラッチアップを防止するのに必要なバラスティング（ｂａｌｌａｓｔｉｎｇ）を提供するために少なくとも１スクエア（ｓｑｕａｒｅ）のシート抵抗を持たなければならない。典型的なドーピングプロフィールを使用すると、バラスト抵抗４１は過負荷電流状態で必要なラッチ抵抗を提供するために少なくとも３０オームである。３０オームより小さな抵抗はモータ制御の用途のために必要なラッチアップ保護を提供しない。好ましい実施形態では、バラスト抵抗４０は受け入れ可能なＶｏｎを提供するため４００オームより小さくされる。
【００１６】
米国特許第４，８６０，０７２号においては、バラスト抵抗は非常に小さいことに注意を要する。この特許の図８はベース領域６２ｂの間のバラスト抵抗が無視できるほどであることを示している。バラスト抵抗は米国特許第４，８６０，０７２号では２分の１スクエアより小さいものと考えられる。このように小さな抵抗は過負荷電流状態でラッチアップを防止するのに充分な抵抗をするものではない。
【００１７】
本発明の典型的な絶縁ゲート半導体装置１０においては、バラスト抵抗４０の長さはゲート２２の内側寸法から典型的には最小の特徴構造寸法（ｆｅａｔｕｒｅ  ｓｉｚｅ）であるエミッタコンタクト領域３２を減算したものの半分である。バラスト抵抗４０はセルの中央領域から発出している。図２においては、エミッタコンタクト領域３２は“Ｈ”構造を形成し、これによってエミッタ領域１７およびベース領域２６が、“Ｈ”構造の中央で、互いに短絡される。開口３２の“Ｈ”構造の縦方向部分は高いクランプのない（ｕｎｃｌａｍｐｅｄ）誘導スイッチング（ＵＩＳ）能力を持つことが望まれる用途において必要である。ＵＩＳ能力はエミッタ領域１７に隣接するベース領域１６の電気的コンタクトによりエミッタ領域１７の電位に関してベース領域１６の電位が最小化されるため改善される。
【００１８】
図３は、本発明の第２の実施形態を示す。この実施形態では、ストライプ形状、すなわち、ゲート２２が縞状構造を有するもの、が使用される。本発明の絶縁ゲート半導体装置１０は図３に示される構造を複数個備えて構成することができる。ゲート２２のストライプ構造の内側には、絶縁ゲート半導体装置１０の能動領域が形成される。図１と同じまたは同様の要素を示すために同じ参照数字が使用されている。この構成では、ベース領域２６は“Ｕ”構造を形成し、該“Ｕ”構造のフィンガの間にかつ該“Ｕ”を囲んで配置されたエミッタ領域１７を有している。ベース領域２６の間には、バラスト抵抗４２が形成されている。この実施形態では、１個のバラスト抵抗４２のみが形成されているが、これは図２に示された第１の実施形態よりも長くすることは容易に可能であり、それによってより高いバラスト抵抗値を提供できる。バラスト抵抗４２は両方のバラスト抵抗４０について示された値を持たなければならない。
【００１９】
エミッタコンタクト開口３２は前記“Ｕ”構造のベースまたは底部に形成され、これによってエミッタ領域１７およびベース領域２６が短絡されるよう構成される。この実施形態では、高いＵＩＳ能力を達成する必要がないからベース領域２６の大きな部分をエミッタ電極２３と接触させる必要はない。もし図３に示される実施形態がより高いＵＩＳ能力を持つ必要がある場合は、エミッタコンタクト開口３２をベース領域２６のフィンガの一部に開くことができる。図３に示された実施形態もまた絶縁ゲート半導体装置１０の中央位置から伸びるバラスト抵抗４２を持つことができることに注目すべきである。この“Ｕ”セル構造はまたバラスト抵抗値およびＢＶＣＥＳに対する改善されたパッキング密度のためにストライプ状形状を使用する利点を与える。セル状形状の球状の接合の代わりに、ストライプは円筒状のＰ−Ｎ接合を持つために改善されたＢＶＣＥＳが実現できる。
【００２０】
図４は、本発明の第３の実施形態の頭部面図を示す。この実施形態はセル状構造を有する。本発明の絶縁ゲート半導体装置１０は図４に示される構造を複数個使用して構成される。ゲート２２のセル状構造の内側に、絶縁ゲート半導体装置１０の能動領域が形成される。図１に示されるものと同じ要素を示すために同じ参照数字が使用されている。この構成では、エミッタコンタクト開口３２は“Ｋ”構造を形成している。この実施形態では、ベース領域２６は頭部面１５における３つの別個の部分から構成される。エミッタ領域１７は頭部面１５におけるベース領域２６の該部分を囲んでいる。ベース領域２６の間には、バラスト抵抗４４がエミッタ領域１７内に形成されている。この実施形態では、３つのバラスト抵抗４４が形成され、該バラスト抵抗４４は絶縁ゲート半導体装置１０の中央位置から出ている。バラスト抵抗４４は図２のバラスト抵抗４０の双方について示された合計値を持たなければならない。
【００２１】
図５は、本発明の第４の実施形態の頭部面を示す。この実施形態もまたセル状構造を有している。ゲート２２のセル状構造の内側には、絶縁ゲート半導体装置１０の能動領域が形成されている。本発明の絶縁ゲート半導体装置１０は図５に示される構造を複数個使用して構成できる。図１に示されたものと同じ要素を示すのに同じ参照番号が使用されている。この構成では、エミッタコンタクト開口３２は“Ｘ”構造を形成する。この実施形態では、ベース領域２６は頭部面１５における４つの別個の部分から構成される。エミッタ領域１７は頭部面１５におけるベース領域２６の部分を囲んでいる。ベース領域２６の間には、エミッタ領域１７内にバラスト抵抗４６が形成されている。この実施形態では、４つのバラスト抵抗４６が形成され、これらは絶縁ゲート半導体装置１０の中央位置から出ている。バラスト抵抗４６は図２のバラスト抵抗４０の両方に対して示されたのと同じ合計値を持たなければならない。
【００２２】
上に述べたそれぞれの実施形態において、バラスト抵抗領域４０，４２，４４および４６はセルまたはストライプの中央部分から発出し、ＮＰＮ寄生トランジスタのベースからエミッタへのより一様な電圧（ＶＢＥ）バラストを提供する。典型的には、この発明におけるバラスト抵抗の６０％〜８０％はエミッタ領域１７の領域４０，４２，４４および４６にある。この結果、セルの周辺に沿ってより一様な電流が流れ、これはラッチアップおよびＶｏｎを改善する。
【００２３】
前記バラスト抵抗の大きさは領域４０，４２，４４および４６のシート抵抗および長さ／幅のレイアウト比によって決定される。領域４０，４２，４４および４６のシート抵抗はすべてのエミッタ領域１７と同じとすることができ、あるいは該抵抗領域に対して別個の注入を使用することができる。この別個の注入は典型的にはより高いシート抵抗のものとなり、より小さなｌ／ｗ比およびより低いＶｏｎに対してより高いパッキング密度を可能にする。２重注入エミッタプロセスは所望の領域における注入を阻止するために標準的なフォトレジストを使用して容易に達成できる。
【００２４】
【発明の効果】
以上から明らかなように、本発明の装置は寄生ＮＰＮトランジスタのエミッタにバラスト抵抗を加えることによりラッチアップを防止する。前記セル状の実施形態はＵＩＳ能力を改善し、一方前記ストライプ状の実施形態はパッキング密度を改善する。バラスト抵抗はＶＣＥ（ｏｎ）およびＳＣＳＯＡのトレードオフの最適化のために注入またはレイアウトにより変えることができる。
【図面の簡単な説明】
【図１】本発明に係わる装置を示す拡大断面図である。
【図２】本発明の第１の実施形態に係わる装置の一部を示す頭部面図である。
【図３】本発明の第２の実施形態に係わる装置の一部を示す頭部面図である。
【図４】本発明の第３の実施形態に係わる装置の一部を示す頭部面図である。
【図５】本発明の第４の実施形態に係わる装置の一部を示す頭部面図である。
【符号の説明】
１０  絶縁ゲート半導体装置
１１  基板
１３  バッファ層
１４  半導体層
１６  ベース領域
１７  エミッタ領域
１８  チャネル領域
２１  絶縁層
２２  ゲート
２３  エミッタ電極
２４  メタリゼイション層
２６  ベース領域
３２  開口
４０，４２，４４，４６  バラスト抵抗
【図１】
0004471405.tif 000002
【図２】
0004471405.tif 000003
【図３】
0004471405.tif 000004
【図４】
0004471405.tif 000005
【図５】
0004471405.tif 000006