(57)【特許請求の範囲】
【請求項１】
試験対象のメモリから読み出されるべきデータと同一のパターンデータが予め記憶されたパターン記憶手段と、
クロック信号に基づいて前記メモリの読出番地を一定の順序で指定するための第１のアドレス信号を発生するアドレス発生手段と、
前記第１のアドレス信号をＮ（但し、Ｎは複数）個に１個の割合で抽出して第２のアドレス信号として順次前記パターン記憶手段に与えるパターン読出手段と、
前記第１のアドレス信号に従って前記メモリから読み出されたデータと前記第２のアドレス信号に従って前記パターン記憶手段から読み出されたパターンデータを比較する比較手段と、
前記比較手段の比較結果の内で前記第１と第２のアドレス信号が同一アドレスである時の比較結果を試験結果の信号として出力する出力手段とを、
備えたことを特徴とするメモリ試験装置。
【請求項２】
試験対象のメモリから読み出されるべきデータと同一のパターンデータが予め記憶されたパターン記憶手段に対し、クロック信号に基づいて前記メモリの読出番地を一定の順序で指定するための第１のアドレス信号を発生するアドレス発生処理と、
前記第１のアドレス信号をＮ（但し、Ｎは複数）個に１個の割合で抽出して第２のアドレス信号として順次前記パターン記憶手段に与えるパターン読出処理と、
前記第１のアドレス信号に従って前記メモリから読み出されたデータと前記第２のアドレス信号に従って前記パターン記憶手段から読み出されたパターンデータを比較する比較処理と、
前記比較処理における比較結果の内で前記第１と第２のアドレス信号が同一アドレスである時の比較結果を試験結果の信号として出力する出力処理とを、
行うことを特徴とするメモリ試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、読出専用メモリ（以下、「ＲＯＭ」という）等の記憶内容を読み出して正しいデータと比較判定するメモリ試験装置及びメモリ試験方法に関するものである。
【０００２】
【従来の技術】
図２は、従来のメモリ試験装置の概略の構成図である。
このメモリ試験装置は、試験対象のＲＯＭ１の記憶内容を読み出して正しいデータと比較するものであり、クロック発生部２、アドレス発生部３、パターンメモリ４、及び比較器（ＣＭＰ）５で構成されている。
【０００３】
クロック発生部２は、試験対象のＲＯＭ１の読出速度に対応した周波数のクロック信号ＣＬＫを発生するもので、この出力側にアドレス発生部３が接続されている。アドレス発生部３は、クロック信号ＣＬＫによって順次カウントアップするアドレス信号ＡＤＲを発生するもので、このアドレス信号ＡＤＲがＲＯＭ１とパターンメモリ４に与えられるようになっている。パターンメモリ４は読み書き可能なメモリ（以下、「ＲＡＭ」という）で、試験に先立って図示しない書込回路から、試験対象のＲＯＭ１と同一内容のパターンデータＰＤＴが書き込まれたものである。
【０００４】
ＲＯＭ１から読み出されるデータＤＡＴと、パターンメモリ４から出力されるパターンデータＰＤＴは、比較器５に与えられるようになっている。比較器５は、与えられたデータＤＡＴとパターンデータＰＤＴを比較し、一致／不一致の比較結果の出力信号ＯＵＴを出力するものである。
このようなメモリ試験装置において、図示しない試験用のソケットに試験対象のＲＯＭ１をセットし、このＲＯＭ１に電源を供給する。そして、クロック発生器２から、ＲＯＭ１の動作速度に対応したクロック信号ＣＬＫを発生させる。
【０００５】
これにより、アドレス発生部３で順次カウントアップされるアドレス信号ＡＤＲが発生され、ＲＯＭ１とパターンメモリ４に同時に印加される。そして、アドレス信号ＡＤＲに対応して、ＲＯＭ１に記憶されたデータＤＡＴが読み出されて比較器５に与えられる。一方、アドレス信号ＡＤＲに対応して、パターンメモリ４からパターンデータＰＤＴが読み出されて比較器５に与えられる。
比較器５では、データＤＡＴとパターンデータＰＤＴが比較され、一致／不一致に対応した出力信号ＯＵＴが出力される。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来のメモリ試験装置では、次のような課題があった。
試験対象のＲＯＭ１等のメモリの動作速度の進歩は著しいものがある。一方、メモリ試験装置におけるパターンメモリ４は、実績のあるメモリが用いられている。このため、試験対象のＲＯＭ１の動作速度が、パターンメモリ４よりも速い場合が発生する。この場合、従来のメモリ試験装置では、読出試験の速度がパターンメモリ４の動作速度に制限され、試験対象のＲＯＭ１をその最高速度で試験することができないという課題があった。
本発明は、前記従来技術が持っていた課題を解決し、パターンメモリよりも動作速度の速いメモリを、所定の速度で試験することができるメモリ試験装置及びメモリ試験方法を提供するものである。
【０００７】
【課題を解決するための手段】
前記課題を解決するために、本発明のメモリ試験装置は、試験対象のメモリから読み出されるべきデータと同一のパターンデータが予め記憶されたパターン記憶手段と、クロック信号に基づいて前記メモリの読出番地を一定の順序で指定するための第１のアドレス信号を発生するアドレス発生手段と、前記第１のアドレス信号をＮ（但し、Ｎは複数）個に１個の割合で抽出して第２のアドレス信号として順次前記パターン記憶手段に与えるパターン読出手段と、前記第１のアドレス信号に従って前記メモリから読み出されたデータと前記第２のアドレス信号に従って前記パターン記憶手段から読み出されたパターンデータを比較する比較手段と、前記比較手段の比較結果の内で前記第１と第２のアドレス信号が同一アドレスである時の比較結果を試験結果の信号として出力する出力手段とを備えている。
【０００８】
本発明のメモリ試験装置によれば、以上のようにメモリ試験装置を構成したので、次のような作用が行われる。
アドレス発生手段から一定の順序で第１のアドレス信号が発生されて試験対象のメモリに与えられ、このメモリからデータが順次読み出される。一方、パターン読出手段により、第１のアドレス信号の中からＮ個に１個の割合でアドレス信号が抽出され、第２のアドレス信号としてパターン記憶手段に与えられる。パターン読出手段から読み出されたパターンデータと、試験対象のメモリから読み出されたデータは、比較手段で比較される。比較手段の比較結果は、出力手段において、第１と第２のアドレス信号が同一である時の比較結果のみが取り出され、試験結果として出力される。
【０００９】
本発明のメモリ試験方法は、試験対象のメモリから読み出されるべきデータと同一のパターンデータが予め記憶されたパターン記憶手段に対し、クロック信号に基づいて前記メモリの読出番地を一定の順序で指定するための第１のアドレス信号を発生するアドレス発生処理と、前記第１のアドレス信号をＮ（但し、Ｎは複数）個に１個の割合で抽出して第２のアドレス信号として順次前記パターン記憶手段に与えるパターン読出処理と、前記第１のアドレス信号に従って前記メモリから読み出されたデータと前記第２のアドレス信号に従って前記パターン記憶手段から読み出されたパターンデータを比較する比較処理と、前記比較処理における比較結果の内で前記第１と第２のアドレス信号が同一アドレスである時の比較結果を試験結果の信号として出力する出力処理とを行う。
【００１１】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すメモリ試験装置の構成図である。
このメモリ試験装置１０は、試験対象のＲＯＭ１に対して順次アドレス信号ＡＤＲを与え、このアドレス信号ＡＤＲに従って読み出されたデータＤＡＴをチェックすることにより、その記憶内容と動作を試験するものである。
【００１２】
メモリ試験装置１０は、ＲＯＭ１の動作速度に対応した周波数のクロック信号ＣＬＫを発生することができるクロック発生部１１を有している。クロック信号ＣＬＫは、制御部１２とアドレス発生処理を行うアドレス発生手段（例えば、アドレス発生部）１３，１４に与えられるようになっている。
制御部１２は、メモリ試験装置１０全体の制御を行うもので、外部から与えられる開始信号ＳＴＡに基づいて、アドレス発生部１３，１４に対するリセット信号ＲＳＴや、これらのアドレス発生部１３，１４の出力信号を選択するための制御信号ＣＯＮ、判定結果を保持するためのストローブ信号ＳＴＲ等を出力するものである。
【００１３】
アドレス発生部１３，１４は、リセット信号ＲＳＴが解除されたときに、クロック信号ＣＬＫの立ち上がりに同期して、順次カウントアップするアドレス信号ＡＤ１，ＡＤ２をそれぞれ発生するものである。アドレス発生部１３は、初期値を０として２ずつカウントアップする偶数のアドレス信号ＡＤ１を発生し、アドレス発生部１４は、初期値を１として２ずつカウントアップする奇数のアドレス信号ＡＤ２を発生するように構成されている。
【００１４】
アドレス発生部１３，１４の出力側は、セレクタ（ＳＥＬ）１５，１６の第１及び第２の入力側にそれぞれ接続されている。セレクタ１５は、制御端子に与えられるクロック信号ＣＬＫのレベル“Ｈ”／“Ｌ”に対応して第１／第２の入力側の信号を選択し、アドレス信号ＡＤＲを出力するものである。アドレス信号ＡＤＲは、図示しない試験用のソケットを介して試験対象のＲＯＭ１のアドレス端子に与えられるようになっている。また、パターン読出処理を行うパターン読出手段（例えば、セレクタ）１６は、制御端子に与えられる制御信号ＣＯＮの“Ｈ”／“Ｌ”に対応して第１／第２の入力側の信号を選択し、アドレス信号ＰＡＤを出力するものである。アドレス信号ＰＡＤは、パターン記憶手段（例えば、パターンメモリ）１７のアドレス端子に与えられるようになっている。
【００１５】
パターンメモリ１７は、ＲＯＭ１に書き込まれているデータＤＡＴにあわせて、図示しない書込回路から任意のパターンデータＰＤＴを書き込むことができるように構成されたＲＡＭである。パターンメモリ１７のデータ出力端子は、比較処理を行う比較手段（例えば、比較器（ＣＭＰ））１８の第１の入力側に接続されている。比較器１８は、第１と第２の入力側に与えられるデータを比較し、一致／不一致の比較結果信号ＲＥＳを出力するものである。比較器１８の第２の入力側には、試験用のソケットを介してＲＯＭ１の出力データＤＡＴが与えられるようになっている。
【００１６】
比較器１８の出力側には、出力処理を行う出力手段（例えば、データラッチ）１９が接続されている。データラッチ１９は、制御部１２から与えられるストローブ信号ＳＴＲに基づいて、比較器１８から与えられる比較結果信号ＲＥＳを保持し、出力信号ＯＵＴとして出力するものである。
【００１７】
図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１のメモリ試験方法を説明する。
試験に先立って、試験対象のＲＯＭ１に書き込まれているデータＤＡＴと同一のデータを、メモリ試験装置１０のパターンメモリ１７に書き込む。次に、ＲＯＭ１を、メモリ試験装置１０の試験用のソケットにセットする。そして、試験開始のスタート信号ＳＴＡを入力する。これにより、制御部１２のリセット信号ＲＳＴが解除され、制御信号ＣＯＮは“Ｈ”となり、ストローブ信号ＳＴＲはクロック信号ＣＬＫと同位相の信号となる。
【００１８】
アドレス発生部１３，１４では、リセット解除後の最初のクロック信号ＣＬＫの立ち上がりにより、“Ａ０”，“Ａ１”のアドレス信号ＡＤ１，ＡＤ２がそれぞれ出力される。アドレス信号ＡＤ１，ＡＤ２は、セレクタ１５において、クロック信号ＣＬＫのレベル“Ｈ”／“Ｌ”に従って選択される。即ち、クロック信号ＣＬＫが“Ｈ”の時にアドレス信号ＡＤ１が選択され、“Ｌ”の時にアドレス信号ＡＤ２が選択される。従って、クロック信号ＣＬＫの１サイクル中に、“Ａ０”，“Ａ１”のアドレス信号ＡＤＲが順次出力される。
【００１９】
この時、セレクタ１６では、第１の入力側、即ちアドレス信号ＡＤ１が選択され、アドレス信号ＰＡＤとしてパターンメモリ１７に与えられる。これにより、パターンメモリ１７から、“ＰＤ０”のパターンデータＰＤＴが出力される。一方、“Ａ０”，“Ａ１”のアドレス信号ＡＤＲがＲＯＭ１に順次与えられ、このＲＯＭ１から、“Ｄ０”，“Ｄ１”のデータＤＡＴが順次出力される。
【００２０】
パターンメモリ１７から出力されたパターンデータＰＤＴとＲＯＭ１から出力されたデータＤＡＴは、比較器１８で比較される。これにより、前半のクロック信号ＣＬＫが“Ｈ”の時は、パターンデータＰＤＴの“ＰＤ０”と、データＤＡＴの“Ｄ０”が比較され、比較結果信号ＲＥＳとして“Ｒ０”が出力される。また、後半のクロック信号ＣＬＫが“Ｌ”の時は、パターンデータＰＤＴの“ＰＤ０”と、データＤＡＴの“Ｄ１”が比較され、比較結果信号ＲＥＳとして“Ｒ１”が出力される。
【００２１】
比較結果信号ＲＥＳはデータラッチ１９に与えられ、ストローブ信号ＳＴＲに従って保持される。これにより、ストローブ信号ＳＴＲが“Ｌ”の時の比較結果信号ＲＥＳが排除され、ストローブ信号ＳＴＲが“Ｈ”の時の比較結果信号ＲＥＳ、即ち“Ｒ０”が保持されて出力信号ＯＵＴとして出力される。
【００２２】
同様に、クロック信号ＣＬＫの次の立ち上がりにより、アドレス信号ＡＤ１，ＡＤ２がそれぞれ“Ａ２”，“Ａ３”となり、クロック信号ＣＬＫの“Ｈ”から“Ｌ”への変化に対応して、“Ａ２”，“Ａ３”のアドレス信号ＡＤＲが順次ＲＯＭ１に与えられる。そして、ＲＯＭ１から“Ａ２”，“Ａ３”のアドレス信号ＡＤＲに対応して、“Ｄ２”，“Ｄ３”のデータＤＡＴが順次出力される。これらの“Ｄ２”，“Ｄ３”のデータＤＡＴは、“Ａ２”のアドレスＰＡＤに対応して出力された“ＰＤ２”のパターンデータＰＤＴと比較され、“Ｄ２”と“ＰＤ２”の比較結果の“Ｒ２”が、出力信号ＯＵＴとして出力される。
【００２３】
このように、制御信号ＣＯＮが“Ｈ”の時には、ＲＯＭ１の偶数番地と奇数番地から読み出されたデータＤＡＴが、パターンメモリ１７の偶数番地から読み出されたパターンデータＰＤＴと比較される。そして、ＲＯＭ１の偶数番地の比較結果信号ＲＥＳが出力信号ＯＵＴとして出力される。
ＲＯＭ１の偶数番地のデータＤＡＴの試験が終了すると、制御部１２の制御信号ＣＯＮは“Ｌ”となり、ストローブ信号ＳＴＲはクロック信号ＣＬＫとは逆位相の信号となる。そして、アドレス発生部１３，１４に対するリセット信号ＲＳＴが一旦出力されて解除される。
【００２４】
アドレス発生部１３，１４では、リセット解除後のクロック信号ＣＬＫの立ち上がりにより、アドレス信号ＡＤ１，ＡＤ２がそれぞれ“Ａ０”，“Ａ１”となり、クロック信号ＣＬＫに従って、“Ａ０”，“Ａ１”のアドレス信号ＡＤＲが順次ＲＯＭ１に与えられる。そして、ＲＯＭ１から“Ｄ０”，“Ｄ１”のデータＤＡＴが順次出力される。一方、セレクタ１６では、第２の入力側、即ちアドレス信号ＡＤ２が選択され、“Ａ１”のアドレス信号ＰＡＤがパターンメモリ１７に与えられる。これにより、パターンメモリ１７から“ＰＤ１”のパターンデータＰＤＴが出力される。
【００２５】
パターンデータＰＤＴとデータＤＡＴは、比較器１８で比較される。これにより、クロック信号ＣＬＫが“Ｈ”の時は、“ＰＤ１”のパターンデータＰＤＴと“Ｄ０”のデータＤＡＴが比較され、比較結果の“Ｒ０”が出力される。また、クロック信号ＣＬＫが“Ｌ”の時は、“ＰＤ１”のパターンデータＰＤＴと“Ｄ１”のデータＤＡＴが比較されて比較結果の“Ｒ１”が出力される。
【００２６】
比較結果信号ＲＥＳはデータラッチ１９に与えられ、ストローブ信号ＳＴＲが“Ｌ”の時の比較結果信号ＲＥＳが排除され、ストローブ信号ＳＴＲが“Ｈ”の時の比較結果信号ＲＥＳ、即ち“Ｒ１”が保持されて出力信号ＯＵＴとして出力される。
このように、制御信号ＣＯＮが“Ｌ”の時には、ＲＯＭ１の偶数番地と奇数番地から読み出されたデータＤＡＴが、パターンメモリ１７の奇数番地から読み出されたパターンデータＰＤＴと比較される。そして、奇数番地の比較結果信号ＲＥＳが出力信号ＯＵＴとして出力される。
【００２７】
以上のように、この第１の実施形態のメモリ試験装置１０は、１回目に試験対象のＲＯＭ１の偶数番地のみを順次試験し、２回目に奇数番地のみを順次試験するように構成している。これにより、パターンメモリ１７の読出速度を、試験対象のＲＯＭ１の読出速度の１／２にすることができる。これにより、試験時間は２倍必要になるが、パターンメモリ１７よりも速いＲＯＭ１を試験することができるという利点がある。
【００２８】
（第２の実施形態）
図４は、本発明の第２の実施形態を示すメモリ試験装置の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
このメモリ試験装置１０Ａは、図１中のアドレス発生部１３，１４及びセレクタ１５に代えて、クロック信号ＣＬＫの立ち上がりに同期して１ずつ増加するアドレス信号ＡＤＲを発生するアドレス発生部１３Ａを設けている。また、セレクタ１６を削除し、アドレス信号ＡＤＲの内の最下位ビットを除くアドレス信号をパターンメモリ１７のアドレス端子Ｘ１〜Ｘｎに与えると共に、制御信号ＣＯＮをこのパターンメモリ１７の最下位のアドレス端子Ｘ０に与えるように構成している。その他の構成は、図１と同様である。
【００２９】
このメモリ試験装置１０ＡにおけるＲＯＭ１とパターンメモリ１７の読出動作はほぼ同様である。即ち、アドレス発生部１３Ａで発生されたアドレス信号ＡＤＲがＲＯＭ１に与えられ、このＲＯＭ１の記憶内容のデータＤＡＴが読み出される。一方、パターンメモリ１７のアドレス端子Ｘ０〜Ｘｎに与えられるアドレス信号ＰＡＤは、最下位ビットが固定されているため、２クロックに１回の割合で２ずつカウントアップされ、パターンデータＰＤＴが読み出される。そして、データＤＡＴとパターンデータＰＤＴの比較結果信号ＲＥＳの内、同一アドレスに対する比較結果がデータラッチ１９で保持され、出力信号ＯＵＴとして出力される。
以上のように、この第２の実施形態のメモリ試験装置１０Ａは、簡単な構成で第１の実施形態と同様の利点を有する。
【００３０】
（第３の実施形態）
図５は、本発明の第３の実施形態を示すメモリ試験装置の構成図である。
このメモリ試験装置２０は、倍速度の同期型のＲＯＭ１Ａの記憶内容を試験するものである。
ＲＯＭ１Ａは、アドレス端子Ｘ０〜Ｘｎとデータ端子ＤＴの他、クロック端子ＣＫとセット端子ＳＴを有すると共に、図示しない内部のアドレスカウンタを備えている。アドレス端子Ｘ０〜Ｘｎにアドレス信号ＡＤＲを与え、セット端子ＳＴに開始信号ＳＴＡを与えることにより、このアドレス信号ＡＤＲがアドレスカウンタにセットされる。また、ＲＯＭ１Ａは、クロック端子ＣＫに与えられるクロック信号ＣＬＫの立ち上がりと立ち下がりに同期して、アドレスカウンタが１ずつカウントアップされ、このアドレスカウンタで指定されたアドレスのデータＤＡＴが読み出されて、データ端子ＤＴから出力されるようになっている。
【００３１】
一方、メモリ試験装置２０は、ＲＯＭ１Ａの動作速度に対応した周波数のクロック信号ＣＬＫを発生することができるクロック発生部２１を有している。クロック信号ＣＬＫは、図示しない試験用のソケットを介してＲＯＭ１Ａに与えられると共に、アドレス発生手段（例えば、アドレス発生部）２２に与えられるようになっている。アドレス発生部２２は、開始信号ＳＴＡによって初期値０にセットされると共に、クロック信号ＣＬＫの立ち上がりに同期して、順次１ずつ増加するアドレス信号ＡＤ１を出力するものである。
【００３２】
アドレス信号ＡＤ１は、ＲＯＭ１Ａとパターン記憶手段（例えば、パターンメモリ）２３の上位のアドレス端子Ｘ１〜Ｘｎに与えられ、これらのＲＯＭ１Ａとパターンメモリ２３の最下位のアドレス端子Ｘ０には、制御信号ＣＯＮが与えられている。即ち、制御信号ＣＯＮとアドレス信号ＡＤ１で構成されるアドレス信号ＡＤＲが、ＲＯＭ１Ａとパターンメモリ２３のアドレス端子Ｘ０〜Ｘｎに与えられるようになっている。従って、制御信号ＣＯＮが０の場合には、クロック信号ＣＬＫの立ち上がりに同期して２ずつ増加する偶数のアドレス信号ＡＤＲが生成される。また、制御信号ＣＯＮが１の場合には、クロック信号ＣＬＫの立ち上がりに同期して２ずつ増加する奇数のアドレス信号ＡＤＲが生成される。
【００３３】
パターンメモリ２３は、図示しない書込回路から任意のパターンデータＰＤＴを書き込むことができるように構成されたＲＡＭである。パターンメモリ２３のデータ出力端子は、シフトレジスタ２４を介して、比較手段（例えば、比較器）２５の第１の入力側に接続されている。シフトレジスタ２４は、パターンメモリ２３から読み出されたパターンデータＰＤＴと、ＲＯＭ１Ａから遅延して読み出されるデータＤＡＴの比較タイミングを調整するものであり、パターンデータＰＤＴを所定のクロック数だけ遅延させて比較器２５に与えるものである。
【００３４】
比較器２５は、第１と第２の入力側に与えられるデータを比較し、一致／不一致の比較結果信号ＲＥＳを出力するものであり、第２の入力側にはＲＯＭ１Ａの出力データＤＡＴが与えられるようになっている。比較器２５の出力側には、出力手段（例えば、データラッチ）２６が接続されている。データラッチ２６は、クロック信号ＣＬＫをインバータ２７で反転して得られたストローブ信号ＳＴＲに基づいて、比較器２５から与えられる比較結果信号ＲＥＳを保持し、出力信号ＯＵＴとして出力するものである。
【００３５】
図６は、図５の動作を示す信号波形図である。以下、この図６を参照しつつ、図５のメモリ試験方法を説明する。
まず、制御信号ＣＯＮが“Ｌ”に設定される。試験開始のスタート信号ＳＴＡにより、アドレス発生部２２の出力信号が０となり、アドレス信号ＡＤＲは“Ａ０”となって試験対象のＲＯＭ１Ａに与えられる。これにより、ＲＯＭ１Ａの内部アドレスＩＡＤは、“Ａ０”となる。一方、パターンメモリ２３のアドレス端子Ｘ０〜Ｘｎにも“Ａ０”が与えられ、パターンデータＰＤＴの“ＰＤ０”が読み出されてシフトレジスタ２４に与えられる。
【００３６】
次のクロック信号ＣＬＫの立ち下がりで、ＲＯＭ１Ａの内部アドレスＩＡＤは１だけ増加して、“Ａ１”となる。一方、パターンメモリ２３に対するアドレス信号ＰＡＤは変化しない。また、シフトレジスタ２４によって、パターンデータＰＤＴの“ＰＤ０”が取り込まれてシフトされる。
次にクロック信号ＣＬＫが立ち上がると、ＲＯＭ１Ａの内部アドレスＩＡＤは１だけ増加して、“Ａ２”となる。一方、パターンメモリ２３に対するアドレス信号ＰＡＤは２だけ増加して“Ａ２”となる。これにより、パターンデータＰＤＴの“ＰＤ２”が読み出されてシフトレジスタ２４に与えられる。
【００３７】
このように、クロック信号ＣＬＫの立ち上がりに同期して、パターンメモリ２３から偶数番地のパターンデータＰＤＴが順次読み出され、シフトレジスタ２４に与えられる。シフトレジスタ２４に与えられたパターンデータＰＤＴは、クロック信号ＣＬＫの立ち下がりに同期してシフトされ、２．５クロック後に遅延データＤＰＤとして比較器２５に与えられる。
【００３８】
一方、ＲＯＭ１Ａからは、内部アドレスＩＡＤで指定された記憶内容が、２．５クロック後にデータＤＡＴとして出力され、比較器２５に与えられる。これにより、クロック信号ＣＬＫが“Ｌ”の時は、遅延データＤＰＤの“ＰＤ０”とデータＤＡＴの“Ｄ０”が比較され、比較結果信号ＲＥＳの“Ｒ０”が出力される。また、クロック信号ＣＬＫが“Ｈ”の時は、遅延データＤＰＤの“ＰＤ０”とデータＤＡＴの“Ｄ１”が比較され、比較結果信号ＲＥＳの“Ｒ１”が出力される。
【００３９】
比較結果信号ＲＥＳはデータラッチ２６に与えられ、ストローブ信号ＳＴＲが“Ｈ”の時の比較結果信号ＲＥＳ、即ち“Ｒ０”が保持されて出力信号ＯＵＴとして出力される。このように、制御信号ＣＯＮが“Ｌ”の時には、ＲＯＭ１ＡのデータＤＡＴが、パターンメモリ２３から読み出された偶数番地のパターンデータＰＤＴと比較され、偶数番地の比較結果信号ＲＥＳが出力信号ＯＵＴとして出力される。
なお、制御信号ＣＯＮを“Ｈ”に設定することにより、同様の動作によってＲＯＭ１Ａの奇数番地のデータＤＡＴを試験することができる。
【００４０】
以上のように、この第３の実施形態のメモリ試験装置は、クロック信号ＣＬＫに同期してパターンメモリ２３から偶数番地または奇数番地のパターンデータＰＤＴを順次読み出すためのアドレス発生部２３と、このパターンデータＰＤＴとＲＯＭ１Ａから読み出したデータＤＡＴを比較して対応する偶数番地または奇数番地の比較結果だけを出力信号ＯＵＴとして出力するための比較器２５とデータラッチ２６を有している。これにより、動作速度の速いＲＯＭ１Ａ等の同期メモリを、これよりも遅いパターンメモリ２３を使用して試験することができるという利点がある。
【００４１】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  図１のメモリ試験装置１０は、２つのアドレス発生部１３，１４で発生されるアドレス信号ＡＤ１，ＡＤ２を、セレクタ１５で交互に切り替えてＲＯＭ１に対するアドレス信号ＡＤＲを生成しているが、Ｎ（Ｎ≧３）個のアドレス発生部を使用しても良い。これにより、パターンメモリ１７のＮ倍の動作速度を有する高速のＲＯＭ１を試験することができる。
【００４２】
（ｂ）  図３の信号波形図では、ＲＯＭ１は与えられたアドレス信号ＡＤＲに対応して直ちにデータＤＡＴを出力するものとして説明したが、同期メモリのように、数クロック後にデータＤＡＴを出力する場合には、図５に示すようにシフトレジスタを用いて比較タイミングの調整をする必要がある。
【００４３】
【発明の効果】
以上詳細に説明したように、本発明のメモリ試験装置及びメモリ試験方法によれば、試験対象のメモリに与えるアドレス信号をＮ個に１個の割合で抽出し、そのアドレス信号でパターン記憶手段を読み出すようにしている。これにより、パターン記憶手段の動作速度のＮ倍までの動作速度を有するメモリを、所定速度で試験することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すメモリ試験装置の構成図である。
【図２】従来のメモリ試験装置の概略の構成図である。
【図３】図１の動作を示す信号波形図である。
【図４】本発明の第２の実施形態を示すメモリ試験装置の構成図である。
【図５】本発明の第３の実施形態を示すメモリ試験装置の構成図である。
【図６】図５の動作を示す信号波形図である。
【符号の説明】
１，１Ａ    ＲＯＭ
１０，１０Ａ，２０    メモリ試験装置
１１，２１    クロック発生部
１２    制御部
１３，１３Ａ，１４，２２    アドレス発生部
１５，１６    セレクタ
１７，２３    パターンメモリ
１８，２５    比較器
１９，２６    データラッチ
２４    シフトレジスタ
【図１】
0004416339.tif 000002
【図２】
0004416339.tif 000003
【図３】
0004416339.tif 000004
【図４】
0004416339.tif 000005
【図５】
0004416339.tif 000006
【図６】
0004416339.tif 000007