(57)【特許請求の範囲】
【請求項１】
バーチカルＤＲＡＭアレイのためのビット線コンタクトを形成する方法であって、
窒化シリコンよりなるキャップ層を有するゲート導体線を基板上に形成する工程と、
前記ゲート導体線、アクティブ領域および前記アクティブ領域間の絶縁領域上にコンフォーマル窒化シリコン層を付着させる工程と、
前記コンフォーマル窒化シリコン層を付着させる工程により隣接するゲート導体線の間にスペーサを形成する工程と、
リンホウケイ酸ガラス（ＢＰＳＧ）層を前記キャップ層の上に付着させる工程と、
前記リンホウケイ酸ガラス（ＢＰＳＧ）層をアニールする工程と、
前記ゲート導体線の最上部より下へ前記リンホウケイ酸ガラス（ＢＰＳＧ）層を平坦化する工程と、
酸化物層を前記リンホウケイ酸ガラス（ＢＰＳＧ）層の上に付着させる工程と、
前記酸化物層を瞬間熱アニールにより高密度化させる工程と、
ビット線コンタクト線状マスクを前記酸化物層の一部の上に形成する工程と、
前記ビット線コンタクト線状マスクを現像して前記酸化物層およびリンホウケイ酸ガラス（ＢＰＳＧ）層を前記キャップ層および前記スペーサに対して選択的なエッチングにより前記キャップ層までエッチングし、前記ゲート導体線の間では前記基板で停止する工程と、
シリコン層を前記ゲート導体線の間の前記基板上と前記酸化物層の非エッチング部分上とに付着させる工程と、
等方性ドライ・エッチングを用いて、前記シリコン層を前記キャップ層のレベルより下へリセスする工程と、
ビット線（Ｍ０）ＴＥＯＳ層を前記シリコン層上に付着させる工程と、
前記ビット線（Ｍ０）ＴＥＯＳ層の一部をマスキングしてエッチングする工程と、
前記シリコン層の上と前記ビット線（Ｍ０）ＴＥＯＳ層の非エッチング部分の両側とに金属を付着させて左側ビット線および右側ビット線を形成する工程とを含む
方法。
【請求項２】
前記酸化物層は、ＴＥＯＳ層である請求項１に記載の方法。
【請求項３】
前記ビット線コンタクト線状マスクを形成する前に前記ＴＥＯＳ層を平坦化する工程をさらに含む請求項２に記載の方法。
【請求項４】
前記シリコン層は、Ｎ+ アモルファス／ポリシリコン層である請求項１に記載の方法。
【請求項５】
前記Ｎ+アモルファス／ポリシリコン層を、前記酸化物層まで選択的にエッチングあるいは研磨し、前記酸化物層はＴＥＯＳ層である請求項４に記載の方法。
【請求項６】
前記ゲート導体線の最上部より下および前記酸化物層より下へ、前記Ｎ+アモルファス／ポリシリコン層をエッチングする工程をさらに含む請求項５に記載の方法。
【請求項７】
前記ビット線（Ｍ０）ＴＥＯＳ層を平坦化する工程をさらに含み、前記ビット線（Ｍ０）ＴＥＯＳ層はＴＥＯＳ層である請求項１に記載の方法。
【請求項８】
前記ビット線（Ｍ０）ＴＥＯＳ層のエッチングは、前記酸化物層の前記非エッチング部分で停止する請求項１に記載の方法。
【請求項９】
前記ビット線（Ｍ０）ＴＥＯＳ層を、前記キャップ層に対して選択的に、前記シリコン層までエッチングする請求項１に記載の方法。
【請求項１０】
基板上に形成された、窒化シリコンよりなるキャップ層および窒化シリコンよりなる絶縁側壁を有するゲート導体線と、
前記ゲート導体線の間に形成されたシリコン層と、
少なくとも１つの前記ゲート導体線の上に形成されたビット線（Ｍ０）ＴＥＯＳ層と、
前記ビット線（Ｍ０）ＴＥＯＳ層の両側にある前記ゲート導体線の上に形成され、左側ビット線および右側ビット線を形成する金属とを備え、
前記シリコン層は、前記ゲート導体線の最上部より下に形成され、
前記左側ビット線および右側ビット線は、前記ゲート導体線の前記最上部より下に部分的に形成され、
前記ゲート導体線のうちの２つの隣接するゲート導体線間に、スペーサをさらに備え、
前記スペーサの上に形成された、リンホウケイ酸ガラス（ＢＰＳＧ）層と、
前記リンホウケイ酸ガラス（ＢＰＳＧ）層の上に形成された酸化物層とをさらに備え、
前記左側ビット線および右側ビット線は、前記酸化物層の上に部分的に形成され、
前記左側ビット線および右側ビット線は、ビット線レベル間で垂直方向にツイストされない、
バーチカルＤＲＡＭアレイのためのビット線コンタクト。
【請求項１１】
前記ゲート導体線と前記シリコン層との間に形成された絶縁体層をさらに備える請求項１０に記載のビット線コンタクト。
【請求項１２】
前記シリコン層は、Ｎ+アモルファス／ポリシリコン層である請求項１０に記載のビット線コンタクト。
【請求項１３】
前記ビット線（Ｍ０）ＴＥＯＳ層は、ＴＥＯＳ酸化物である請求項１０に記載のビット線コンタクト。
【請求項１４】
前記酸化物層はＴＥＯＳ層である請求項１０に記載のビット線コンタクト。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的にはビット線コンタクトを形成する方法に関し、特に、ビット線コンタクト・マスクを用いてバーチカル（ｖｅｒｔｉｃａｌ）ＤＲＡＭアレイのためのビット線コンタクトを形成する方法およびビット線コンタクトの構造に関する。
【０００２】
【従来の技術】
ランダム・アクセス・メモリ（ＲＡＭ）は、コンピュータ・システムにおいてプログラム・データの一時記憶装置として典型的に用いられる揮発性メモリの一種である。スタティックＲＡＭ（ＳＲＡＭ）およびダイナミックＲＡＭ（ＤＲＡＭ）を含む種々のタイプのＲＡＭが存在する。ＳＲＡＭにおいては、データは、周期的に再書き込みされる必要がなく、メモリ・チップへ電源が供給されている間は、保持される。これに対して、ＤＲＡＭは、それがデータを保持するためには、頻繁に再書き込みされる必要がある。ＤＲＡＭは小型かつ安価であり、したがって大多数のシステム・メモリのために使用されている。
【０００３】
ＤＲＡＭメモリ・アレイは、キャパシタを含むセルのテーブルを有する。これらのキャパシタは、チップ構成に従って１以上の“ビット”のデータを収容する。セルのテーブルは、クロック・ジェネレータから信号を受信する行／列デコーダによってアドレス指定される。パッケージ・サイズを最小化するために、行／列アドレスは行／列アドレス・バッファに多重化される。“センス・アンプ”と呼ばれるアクセス・トランジスタが各列に接続され、ＤＲＡＭメモリ・アレイの読み出しおよび復元動作を与える。セルは読み出し動作ごとに放電するキャパシタであるので、センス・アンプは、アクセス・サイクルの終了よりも前にデータを復元する必要がある。独立したアドレス線，データ線および制御線が、デバイスのアクセス速度を制限するということが知られている。
【０００４】
ＤＲＡＭアレイの制御線の形成が、ＤＲＡＭアレイの動作速度および頑強性にとって決定的に重要である。現在の処理手法において、ボーダレス・ビット線コンタクトがコンタクト／ホール・マスクによって形成される。現在のＤＲＡＭセル・サイズは、８Ｆ2 程度である。（ここで、Ｆはリソグラフィで形成される最小フィーチャ・サイズをあらわす。）８Ｆ2 未満のセル・サイズを得るために、２つのビット線レベル間でビット線を垂直方向にツイスト（ｔｗｉｓｔ）することが提案されている。一般に、この手法は、ＤＲＡＭアレイ内の領域の損失を生じさせる。同様に、これは、ビット線の列／行の密度を制限し、そしてビット線の異なる電位を生じさせる。したがって、ＤＲＡＭデバイスの性能および頑強性は、これらの手法を用いると低下する。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、ビット線コンタクトを形成する方法、特に、ビット線コンタクト・マスクを用いてバーチカルＤＲＡＭアレイのための線状ビット線コンタクトを形成する方法を提供することである。本発明の方法は、ＤＲＡＭアレイ内の領域の損失なしにツイストする垂直ビット線を可能にする。
【０００６】
【課題を解決するための手段】
本発明の一態様において、キャップ層を有するゲート導体線が基板上に形成される。酸化物層がキャップ層の上およびゲート導体線間に付着される。線状ビット線マスクが酸化物層の一部の上に形成される。マスクは、コンタクト／ホール・マスクよりも描画することが容易な線状マスクである。マスクは、酸化物層をゲート導体線のキャップ層までエッチングし、ゲート導体線間の酸化物層を基板までエッチングするために使用される。シリコン層が、ゲート導体線間の基板上と酸化物層の非エッチング部分とに付着される。このシリコン層は、化学機械研磨（ＣＭＰ）のような平坦化手法によって酸化物の上部平坦すなわち非エッチング部分から除去される。ビット線（Ｍ０）ＴＥＯＳ層が、シリコン層および酸化物層の非エッチング部分の上に付着され、ビット線（Ｍ０）ＴＥＯＳ層の一部のマスキングおよびエッチング工程が実行される。Ｍ０金属がシリコン層の上、およびビット線（Ｍ０）層の非エッチング部分の両側に付着され、左側ビット線および右側ビット線を形成する。
【０００７】
本発明の他の態様においては、バーチカルＤＲＡＭアレイのためのビット線コンタクトが与えられる。ビット線コンタクトは、基板上に形成されたゲート導体線を有する。ポリシリコン層がゲート導体線間に形成され、酸化物層が、少なくとも１つのゲート導体線の上に形成される。金属が、酸化物層の両側にあるゲート導体線の上に形成され、左側ビット線および右側ビット線を形成する。左側ビット線および右側ビット線は、垂直方向にツイストされない。
【０００８】
【発明の実施の形態】
本発明は、線状ビット線マスクを用いてビット線コンタクトを形成する方法である。本発明の方法を用いて形成されたビット線コンタクトは、好ましくは、ＤＲＡＭセル、特に、バーチカルＤＲＡＭアレイ用に構成され、これらで使用される。本発明のビット線コンタクトは、さらに好ましくは、セルごとに１つのボーダレス・ビット線コンタクトが存在するＤＲＡＭセルにおいて実現される。
【０００９】
本発明の実施の形態において、ビット線コンタクトは、垂直のワード線またはゲート導体線によって分離される行／列に配置される。本発明の方法を用いることにより、一方向においてビット線マスクによって定められ、垂直方向においてゲート導体線によって定められるビット線コンタクトを形成することが可能である。ビット線コンタクトの形成において、ビット線コンタクト物質がゲート導体線の最上部よりも下に形成され、ゲート導体線は、絶縁物質によって完全に包まれる。絶縁物質は、ゲート導体とビット線コンタクト物質との間の電気的接触を阻止するということを当業者は十分に理解できる。本発明の方法を用いることにより、ビット線コンタクトの形成のための所望の領域は、ゲート導体線より下であり、そしてゲート導体線の間にあることもわかる。このように、本発明は、ＤＲＡＭアレイ内の領域の損失なしにツイストするバーチカル・ビット線を可能にする。
【００１０】
（本発明の形成方法）
図面、特に図１および２を参照すると、本発明に従う製造方法の１つの代表的な実施の形態のフロー図が示される。図１および２に示される製造方法は、いくつかの実施の形態を説明している。いずれか１つの実施の形態において、これらの処理工程が必ず必要とされるものではないが、本発明の一部を構成している。
【００１１】
具体的に図１および２を参照すると、処理工程１００において、キャップ窒化シリコン物質を有するゲート導体線が、シリコン基板上に形成される。ゲート導体線は、好ましくは一般的なリソグラフィおよびエッチング手法によって画定される。処理工程１０５において、絶縁物質がゲート導体線の側壁に沿って形成される。これらの絶縁物質は、窒化シリコンのほかに酸化物を含み得るが、これらに限られない。窒化シリコンは、窒化シリコン・スペーサの形成のために用いることができ、反応性イオン・エッチング（ＲＩＥ）手法を用いて形成することができる。
【００１２】
処理工程１１０において、コンフォーマル窒化シリコン層が、画定されたゲート導体線上に付着される。コンフォーマル窒化物層は、また、アクティブ領域とアクティブ領域間の分離領域との上に形成できる。処理工程１１５において、リンホウケイ酸ガラス（ＢＰＳＧ）の層がこのようにして形成された構造の上に付着され、アニールされる。アニール処理は、ゲート導体線の間のＢＰＳＧ内の全てのボイドを除去するために与えられる。得られるＢＰＳＧの厚さは、形成されたゲート導体線のレベルを越える。処理工程１２０において、ＢＰＳＧは、ゲート導体線の最上部まで、さらに好ましくはその最上部より下まで研磨される。ＢＰＳＧの研磨は、好ましくは、化学的機械研磨（ＣＭＰ）によって実行される。
【００１３】
処理工程１２５において、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）層または他の適切な酸化物が、プラズマＣＶＤ（ＰＥＣＶＤ）を用いてＢＰＳＧの上に付着される。このＴＥＯＳ層の厚さは、ＴＥＯＳ酸化物が平坦化されるか否かに依存する。任意の工程である処理工程１３０において、ＴＥＯＳ酸化物層は研磨（例えば平坦化）可能である。この実施の形態において、研磨は、研磨停止層を有さない“ブラインド（ｂｌｉｎｄ）”研磨とすることができる。この研磨工程において、ゲート導体線より上の最終的なＴＥＯＳ層の厚さは約３０ｎｍ〜１００ｎｍとなる。さらなる実施の形態において、任意でＴＥＯＳ酸化物層は、瞬間熱アニール（ＲＴＡ）によって高密度化される（処理工程１３５）。典型的なＲＴＡは、ＡｒかまたはＮ2 の雰囲気において約９００〜１０００℃で５〜３０秒間実行される。
【００１４】
処理工程１４０において、一般的な反射防止膜（ＡＲＣ）を有するビット線コンタクト・マスクが露光され、現像される。ビット線コンタクト・マスクの現像は、ＴＥＯＳ酸化物とＢＰＳＧとを窒化物層キャップおよび窒化物スペーサまで選択的にエッチングし、Ｓｉ基板上で停止することを含む。処理工程１４５において、減圧ＣＶＤ（ＬＰＣＶＤ）Ｎ+ アモルファス／ポリシリコンがゲート導体線の上に付着される。１つの好適な実施の形態において、事前のプレクリーン工程が実行されてコンタクト・ホールから全ての残留酸化物を除去する。処理工程１５０において、ＴＥＯＳ層（すなわち、ゲート導体線）までのＮ+ アモルファス／ポリシリコンのＣＭＰの任意の工程が与えられる。
【００１５】
処理工程１５５において、Ｎ+ アモルファス／ポリシリコンをキャップ窒化物層のレベルより下へリセス（ｒｅｃｅｓｓ）する等方性ドライ・エッチングが実行される。この処理工程において、シリコンは、キャップ窒化物層に対して選択的にエッチングされる。このように、キャップ窒化物層のエッチングは最小である。この工程は、ゲート間のポリシリコン・スタッドを隣接するスタッドから分離する。
【００１６】
処理工程１６０において、このようにして形成された構造の上にビット線（Ｍ０）ＴＥＯＳ層が付着される。この層を平坦化するためには、ビット線（Ｍ０）ＴＥＯＳ層に対してＣＭＰを実行することが必要とされる。
【００１７】
処理工程１６５において、接合およびゲートをサポートするコンタクトが画定され、処理工程１７０において、ダマシン・ビット線金属レベル（Ｍ０）が一般的なリソグラフィを用いて画定される。続いて、Ｍ０  ＴＥＯＳは、処理工程１７５において、Ｎ+ アモルファス／ポリシリコンまで、ゲート導体線を包む窒化物層に対して選択的にエッチングされる。
【００１８】
処理工程１８０において、Ｍ０金属（好ましくはタングステン）が付着され、ＴＥＯＳ酸化物層までＭ０金属層を研磨するためにＣＭＰが実行される。残留Ｍ０金属を最少化するかまたは除去するために、修正研磨が必要とされる。処理工程１８５において、通常の後工程が継続される。
【００１９】
本発明の方法を用いることにより、ビット線コンタクト・マスクは、一連のコンタクト・ホールの代わりに線として描画される。これは、マスク製造に関してイメージ補償数（ｉｍａｇｅ  ｃｏｍｐｅｎｓａｔｉｏｎ  ｎｕｍｂｅｒｓ）を決定することをより容易にする。このような方法を用いることにより、マスク自身を製造すること、および、レジストにイメージを描くことがより容易になるということも理解されるべきである。加えて、ゲート導体キャップ窒化物層に対して選択的に酸化物をエッチングし、得られるエッチング構造を特徴づけることがより容易となる。
【００２０】
（本発明のデバイス構造）
図３〜１２を参照すると、図１および２の処理フロー図から選択された工程の対応する断面図が説明される。図１２は、本発明の最終的な構造を示す。
【００２１】
図３は、上部に形成されたキャップ窒化シリコン物質を有するゲート導体線を備える基板５（好ましくはシリコン）を示す。具体的には、ゲート導体はＳｉ基板５の上に形成されたポリシリコン層１０を含む。ＷＳｉX （またはＷ／ＷＮ）層１５がポリシリコン層１０の上に形成され、好ましくは、Ｓｉ3 Ｎ4 絶縁層２０が、ＷＳｉX 層１５と、ポリシリコン層１０およびＷＳｉX 層１５の双方の側壁との上に形成される。絶縁物質は、窒化シリコンのほかに酸化物であってもよい。ポリシリコンおよびシリサイド層は、好ましくは厚さが１５０ｎｍであるが、約３０ｎｍ〜約３００ｎｍの範囲内でよい。同様に、キャップ層は、厚さが約５０ｎｍ〜約３００ｎｍの範囲内でよく、好ましくは１５０ｎｍである。側壁酸化物は、好ましくは厚さが５ｎｍであるが、約１ｎｍ〜約１０ｎｍの範囲内でもよい。
【００２２】
図４は、ゲート導体線間のスペーサ２５の形成を示す。スペーサ２５は、好ましくは、反応性イオン・エッチング（ＲＩＥ）手法を用いて付着された窒化シリコン・スペーサである。窒化シリコンは、窒化物ライナあるいはキャップ２７をも形成できる。スペーサは、好ましくは厚さが３０ｎｍであるが、約１０ｎｍ〜約１００ｎｍの範囲内でもよい。窒化物層は、好ましくは、厚さが１０ｎｍであるが、約５ｎｍ〜約５０ｎｍの範囲内でもよい。
【００２３】
図５は、このようにして形成された構造の上に付着されアニールされたリンホウケイ酸ガラス（ＢＰＳＧ）の層３０を示す。得られたＢＰＳＧの厚さは、形成されたゲート導体線のレベルを越えるが、ゲート導体線の最上部まで、好ましくはその最上部よりも下まで研磨される。ＢＰＳＧ層は、好ましくは、厚さが３００ｎｍであるが、約１００ｎｍ〜約８００ｎｍの範囲内でもよい。
【００２４】
図６は、ＢＰＳＧ層３０上に付着されたＴＥＯＳ層３５または他の適切な酸化物を示す。ＴＥＯＳ層は、好ましくは厚さが５０ｎｍである。図６において、ＴＥＯＳ層３５は平坦化されており、これは任意の工程である。この実施の形態において、研磨は“ブラインド（ｂｌｉｎｄ）”研磨とすることができ、最終的なＴＥＯＳ層の厚さはゲート導体線を越えることとなる。ＴＥＯＳ層３５の厚さは約３０ｎｍ〜約１００ｎｍの範囲内でもよい。
【００２５】
図７は、ビット線コンタクト・マスク４０の形成および現像を示す。ビット線コンタクト・マスク４０の現像は、線状マスクであり、ＴＥＯＳ酸化物層３５およびＢＰＳＧ層３０を窒化物層キャップ２７および窒化物スペーサ２５まで選択的にエッチングすることを含む。エッチング処理は、Ｓｉ基板５で停止する。
【００２６】
図８において、減圧ＣＶＤ（ＬＰＣＶＤ）Ｎ+ アモルファス／ポリシリコン層４５が付着される。Ｎ+ アモルファス／ポリシリコン層４５は、ＴＥＯＳ酸化物層３５までエッチングされ、好ましくは１００ｎｍである（しかしながら、約３０ｎｍ〜約５００ｎｍの範囲内でもよい）。図９は、キャップ窒化物層２７よりも下までエッチングされたＮ+ アモルファス／ポリシリコン層４５を示す。
【００２７】
図１０は、このようにしてエッチングされたアモルファス／ポリシリコン層４５の上に付着されたビット線（Ｍ０）ＴＥＯＳ層５０を示す。この層は、好ましくは厚さが３００ｎｍであるが、約１００ｎｍ〜約８００ｎｍの範囲内でもよい。図１１は、一般的なリソグラフィを用いて定められたダマシン・ビット線金属レベル（Ｍ０）５５を示す。ダマシン・ビット線金属レベル（Ｍ０）５５およびＴＥＯＳ酸化物層５０は、ゲート導体線を包む窒化物層に対して選択的に、Ｎ+ アモルファス／ポリシリコン層４５までエッチングされる。
【００２８】
図１２は、本発明の最終的な構造を示す。特に、Ｍ０金属層６０が、導体線およびＴＥＯＳ酸化物層５０の上に付着される。Ｍ０金属層６０は、好ましくは厚さが３００ｎｍであるが、約１００ｎｍ〜約５００ｎｍの範囲内でもよい。図１２に示されるように、Ｍ０金属層６０は、次に、ＴＥＯＳ酸化物層５０までエッチングされるかあるいはＣＭＰによって研磨されて左側ビット線６０Ａおよび右側ビット線６０Ｂを形成する。一般的な後工程が続いて実行される。
【００２９】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）ビット線コンタクトを形成する方法であって、キャップ層を有するゲート導体線を基板上に形成する工程と、酸化物層を前記キャップ層の上に付着させる工程と、ビット線コンタクト線状マスクを前記酸化物層の一部の上に形成する工程と、前記ビット線コンタクト線状マスクを前記キャップ層までエッチングし、前記ゲート導体線の間では前記基板で停止する工程と、シリコン層を前記ゲート導体線の間の前記基板上と前記酸化物層の非エッチング部分上とに付着させる工程と、ビット線層を前記シリコン層上に付着させる工程と、前記ビット線層の一部をマスキングしてエッチングする工程と、前記シリコン層の上と前記ビット線層の非エッチング部分の両側とに金属を付着させて左側ビット線および右側ビット線を形成する工程とを含む方法。
（２）前記酸化物層の付着の前に、リンホウケイ酸ガラス（ＢＰＳＧ）層を前記キャップ層の上に付着させる上記（１）に記載の方法。
（３）前記ＢＰＳＧ層をアニールする工程をさらに含む上記（２）に記載の方法。
（４）前記ゲート導体線の最上部より下へ前記ＢＰＳＧ層を平坦化する工程をさらに含む上記（３）に記載の方法。
（５）前記酸化物層は、ＴＥＯＳ層である上記（１）に記載の方法。
（６）前記ビット線コンタクト線状マスクを形成する前に前記ＴＥＯＳ層を平坦化する工程をさらに含む上記（５）に記載の方法。
（７）隣接するゲート導体線の間にスペーサを形成する工程をさらに含む上記（１）に記載の方法。
（８）リンホウケイ酸ガラス（ＢＰＳＧ）の層を前記キャップ層の上に付着させる工程をさらに含み、前記酸化物およびＢＰＳＧのエッチングは、前記キャップ層に対して選択的であり、前記スペーサに対して選択的である上記（７）に記載の方法。
（９）前記シリコン層は、Ｎ+ アモルファス／ポリシリコン層である上記（１）に記載の方法。
（１０）前記Ｎ+ アモルファス／ポリシリコン層を、前記酸化物層まで選択的にエッチングあるいは研磨し、前記酸化物層はＴＥＯＳ層である上記（９）に記載の方法。
（１１）前記ゲート導体線の最上部より下および前記酸化物層より下へ、前記Ｎ+ アモルファス／ポリシリコン層をエッチングする工程をさらに含む上記（１０）に記載の方法。
（１２）前記ビット線層を平坦化する工程をさらに含み、前記ビット線層はＴＥＯＳ層である上記（１１）に記載の方法。
（１３）前記ビット線層のエッチングは、前記酸化物層の前記非エッチング部分で停止する上記（１）に記載の方法。
（１４）前記酸化物層を、前記キャップ層に対して選択的に、前記シリコン層までエッチングする上記（１）に記載の方法。
（１５）前記ゲート導体線に絶縁側壁を形成する工程をさらに含む上記（１）に記載の方法。
（１６）前記絶縁側壁の物質は、窒化シリコンである上記（１５）に記載の方法。
（１７）前記ゲート導体線，アクティブ領域および前記アクティブ領域間の絶縁領域上にコンフォーマル窒化シリコン層を付着させる工程をさらに含む上記（１６）に記載の方法。
（１８）等方性ドライ・エッチングを用いて、前記シリコン層を前記キャップ層のレベルより下へリセスする上記（１）に記載の方法。
（１９）基板上に形成されたゲート導体線と、前記ゲート導体線の間に形成されたポリシリコン層と、少なくとも１つの前記ゲート導体線の上に形成された酸化物層と、前記酸化物層の両側にある前記ゲート導体線の上に形成され、左側ビット線および右側ビット線を形成する金属とを備え、前記左側ビット線および右側ビット線は、ビット線レベル間で垂直方向にツイストされない、バーチカルＤＲＡＭアレイのためのビット線コンタクト。
（２０）前記ゲート導体線と前記ポリシリコン層との間に形成された絶縁体層をさらに備える上記（１９）に記載のビット線コンタクト。
（２１）前記ポリシリコン層は、Ｎ+ アモルファス／ポリシリコン層である上記（１９）に記載のビット線コンタクト。
（２２）前記酸化物層は、ＴＥＯＳ酸化物である上記（１９）に記載のビット線コンタクト。
（２３）前記ゲート導体線のうちの２つの隣接するゲート導体線間に、スペーサをさらに備える上記（１９）に記載のビット線コンタクト。
（２４）前記スペーサの上に形成された、リンホウケイ酸ガラス（ＢＰＳＧ）層と上部酸化物層とをさらに備える上記（２３）に記載のビット線コンタクト。
（２５）前記左側ビット線および右側ビット線は、前記上部酸化物層の上に部分的に形成される上記（２４）に記載のビット線コンタクト。
（２６）前記上部酸化物層はＴＥＯＳ層である上記（２４）に記載のビット線コンタクト。
（２７）前記ポリシリコン層は、前記ゲート導体線の最上部より下に形成される上記（１９）に記載のビット線コンタクト。
（２８）前記左側ビット線および右側ビット線は、前記ゲート導体線の前記最上部より下に部分的に形成される上記（２７）に記載のビット線コンタクト。
【図面の簡単な説明】
【図１】本発明のビット線コンタクトを形成する方法の代表的なフロー図を示す。
【図２】本発明のビット線コンタクトを形成する方法の図１から続く代表的なフロー図を示す。
【図３】図１および２の工程に従って、バーチカルＤＲＡＭアレイのためのビット線コンタクトの形成において、キャップ層を有するゲート導体線が設けられた段階を示す。
【図４】図１および２の工程に従って、バーチカルＤＲＡＭアレイのためのビット線コンタクトの形成において、窒化物ライナが付着された段階を示す。
【図５】図１および２の工程に従って、バーチカルＤＲＡＭアレイのためのビット線コンタクトの形成において、ＢＰＳＧ層が形成された段階を示す。
【図６】図１および２の工程に従って、バーチカルＤＲＡＭアレイのためのビット線コンタクトの形成において、ＴＥＯＳ層が形成された段階を示す。
【図７】図１および２の工程に従って、バーチカルＤＲＡＭアレイのためのビット線コンタクトの形成において、ビット線コンタクト線状マスクが設けられ、ＴＥＯＳ層，ＢＰＳＧ層，窒化物ライナの一部がエッチングされた段階を示す。
【図８】図１および２の工程に従って、バーチカルＤＲＡＭアレイのためのビット線コンタクトの形成において、シリコン層が形成された段階を示す。
【図９】図１および２の工程に従って、バーチカルＤＲＡＭアレイのためのビット線コンタクトの形成において、シリコン層がリセスされた段階を示す。
【図１０】図１および２の工程に従って、バーチカルＤＲＡＭアレイのためのビット線コンタクトの形成において、上部ＴＥＯＳ層が形成された段階を示す。
【図１１】図１および２の工程に従って、バーチカルＤＲＡＭアレイのためのビット線コンタクトの形成において、ビットラインマスクが設けられ、上部ＴＥＯＳ層が金属化のためにエッチングされた段階を示す。
【図１２】本発明のバーチカルＤＲＡＭアレイで使用されるビット線コンタクトを示す。
【符号の説明】
５  基板
１０  ポリシリコン層
１５  ＷＳｉX 層
２０  Ｓｉ3 Ｎ4 絶縁層
２５  スペーサ
２７  窒化物ライナあるいはキャップ
３０  リンホウケイ酸ガラス（ＢＰＳＧ）層
３５  ＴＥＯＳ層
４０  ビット線コンタクト・マスク
４５  Ｎ+ アモルファス／ポリシリコン層
５０  ビット線（Ｍ０）ＴＥＯＳ層
５５  ダマシン・ビット線金属レベル（Ｍ０）
６０  Ｍ０金属層
【図１】
0004521150.tif 000002
【図２】
0004521150.tif 000003
【図３】
0004521150.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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