(57)【特許請求の範囲】
【請求項１】
行列状に配置される複数の画素を含む液晶表示部と、
前記画素の行に対応してそれぞれ配置される複数の垂直走査線と、
前記画素の列に対応してそれぞれ配置される複数の水平走査線と、
前記画素の行を第１の周期で順に垂直走査するための垂直走査回路と、
前記画素の列を第２の周期で順に水平走査するための水平走査回路とを備え、
前記水平走査回路は、ｎビット（ｎ：２以上の自然数）のデジタル信号である映像信号に応じた階調表示信号を、前記水平走査の対象となる前記水平走査線のうちの１本に供給し、
前記水平走査回路は、前記複数の水平走査線の各々に対応して設けられる、
前記映像信号の各ビットの信号レベルの組合せに応じた活性化期間を有するデコードパルス信号を生成するデコード回路と、
前記デコードパルス信号の前記活性化期間に応じて前記階調表示信号を生成する階調制御回路とを含み、
前記デコード回路は、前記映像信号の各ビットの信号レベルの組合せにそれぞれ対応する複数の活性化期間のうちの１個の活性化期間において、前記デコードパルス信号を活性化し、
各前記画素は、
対向する画素電極および共通電極を有する液晶表示素子と、
前記階調表示信号に応じた電位レベルを前記画素電極に供給する液晶駆動回路とを含み、
前記映像信号のｎビットの信号レベルの２n個の組合せにそれぞれ対応する２n個の階調制御信号を生成する階調制御信号生成回路をさらに備え、
前記階調制御回路は、前記デコードパルス信号の前記活性化期間に応じて、前記２n個の階調制御信号のうちの１個を選択して前記階調表示信号として出力する、液晶表示装置。
【請求項２】
所定期間を２n個の期間に時分割するための一定周波数を有する第１番目のデコードクロック信号を含む、同期したｎ個のデコードクロック信号を生成するデコードクロック生成回路をさらに備え、
前記ｎ個のデコードクロック信号は、互いに異なる周波数を有し、
前記デコード回路は、前記ｎ個のデコードクロック信号および前記映像信号のｎビットの各信号レベルに応じて、前記２n個の期間のうちの１個の期間において前記デコードパルス信号を活性化する、請求項１記載の液晶表示装置。
【請求項３】
前記ｎ個のデコードクロック信号のうちの第ｉ番目（ｉ：２以上ｎ以下の自然数）のデコードクロック信号は、前記一定周波数の１／２(i-1)倍の周波数を有し、
前記デコード回路は、前記ｎ個のデコードクロック信号と前記映像信号のｎビットとの間のそれぞれにおける信号レベルの一致比較結果に基づいて、前記デコードパルス信号を活性化する、請求項２記載の液晶表示装置。
【請求項４】
前記デコード回路は、前記所定期間に先立つ一定期間において、前記デコードパルス信号を所定の信号レベルに固定する、請求項２記載の液晶表示装置。
【請求項５】
液晶表示装置であって、
行列状に配置される複数の画素を含む液晶表示部と、
前記画素の行に対応してそれぞれ配置される複数の垂直走査線と、
前記画素の列に対応してそれぞれ配置される複数の水平走査線と、
前記画素の行を第１の周期で順に垂直走査するための垂直走査回路と、
前記画素の列を第２の周期で順に水平走査するための水平走査回路とを備え、
前記水平走査回路は、ｎビット（ｎ：２以上の自然数）のデジタル信号である映像信号に応じた階調表示信号を、前記水平走査の対象となる前記水平走査線のうちの１本に供給し、
前記水平走査回路は、前記複数の水平走査線の各々に対応して設けられる、
前記映像信号の各ビットの信号レベルの組合せに応じた活性化期間を有するデコードパルス信号を生成するデコード回路と、
前記デコードパルス信号の前記活性化期間に応じて前記階調表示信号を生成する階調制御回路とを含み、
前記デコード回路は、前記映像信号の各ビットの信号レベルの組合せにそれぞれ対応する複数の活性化期間のうちの１個の活性化期間において、前記デコードパルス信号を活性化し、
各前記画素は、
対向する画素電極および共通電極を有する液晶表示素子と、
前記階調表示信号に応じた電位レベルを前記画素電極に供給する液晶駆動回路とを含み、
前記液晶表示装置は、
所定期間を２n個の期間に時分割するための一定周波数を有する第１番目のデコードクロック信号を含む、同期したｎ個のデコードクロック信号を生成するデコードクロック生成回路と、
前記映像信号のｎビットの信号レベルの２n個の組合せにそれぞれ対応する２n個の階調制御信号を生成して、２n個の階調制御信号線にそれぞれ出力する階調制御信号生成回路と、
前記２n個の期間にそれぞれ対応する２n個のタイミングパルスを生成するタイミングパルス生成回路とをさらに備え、
前記ｎ個のデコードクロック信号は、互いに異なる周波数を有し、
前記デコード回路は、前記ｎ個のデコードクロック信号および前記映像信号のｎビットの各信号レベルに応じて、前記２n個の期間のうちの１個の期間において前記デコードパルス信号を活性化し、
前記タイミングパルス生成回路は、各前記２n個のタイミングパルスを、前記２n個の期間のうちの対応する１個の期間において活性化し、
前記階調制御回路は、前記２n個のタイミングパルスにそれぞれ対応して設けられる、２n個のラッチ回路を含み、
前記２n個のラッチ回路の各々は、対応する前記タイミングパルスの活性化に応じて、前記デコードパルス信号の信号レベルを取り込んで保持し、
前記階調制御回路は、さらに、前記２n個のラッチ回路に対応してそれぞれ設けられる２n個のスイッチ回路をさらに含み、
前記２n個のスイッチ回路は、前記２n個の階調制御信号線と前記複数の水平走査線のうちの対応する１本との間に並列に接続され、対応する前記ラッチ回路に保持される信号レベルに応じてオン／オフする、液晶表示装置。
【請求項６】
前記２n個の階調制御信号は、互いに異なる活性化期間を有するデジタル信号であり、
前記階調制御回路は、前記２n個のスイッチ回路と前記複数の水平走査線のうちの対応する１本との間に設けられる信号バッファ回路をさらに含む、請求項５記載の液晶表示装置。
【請求項７】
前記デコードクロック生成回路は、前記所定期間に先立つ一定期間において、前記ｎ個のデコードクロック信号を、前記スイッチ回路のオフに対応する信号レベルに固定し、
前記タイミングパルス生成回路は、各前記２n個のタイミングパルスを、前記一定期間においてさらに活性化する、請求項５記載の液晶表示装置。
【請求項８】
前記映像信号のｎビットの信号レベルの２n個の組合せにそれぞれ対応する２n個の階調制御信号を生成する階調制御信号生成回路をさらに備え、
各２n個の階調制御信号は、互いに異なる電位レベルを有する信号であり、
前記階調制御回路は、前記デコードパルス信号の前記活性化期間に応じて、前記２n個の階調制御信号のうちの１個を選択して前記階調表示信号として出力し、
前記液晶駆動回路は、対応する前記垂直走査線の電位レベルに応じて、対応する前記水平走査線と前記画素電極とを接続する、請求項１記載の液晶表示装置。
【請求項９】
前記２n個の階調制御信号は、共通する活性化開始タイミングと、互いに異なる活性化終了タイミングとを有するデジタル信号であり、
前記液晶表示装置は、
前記複数の垂直走査線に対応してそれぞれ設けられる複数の画像信号線と、
各前記複数の画像信号線に画像信号を出力する画像信号生成回路とをさらに備え、
前記画像信号生成回路は、前記画像信号の電位レベルを２n個の前記活性化終了タイミングにおいてそれぞれ異なるように設定し、
前記液晶駆動回路は、対応する前記水平走査線の電位レベルに応じて、前記画像信号線と前記画素電極とを接続する、請求項１記載の液晶表示装置。
【請求項１０】
前記画像信号生成回路は、前記画像信号の電位レベルをステップ状に変化させる、請求項９記載の液晶表示装置。
【請求項１１】
前記液晶駆動回路は、
対応する前記画素信号線と前記画素電極との間に直列に接続される、第１および第２のスイッチ素子と、
対応する前記垂直走査線の電位レベルに応じて、対応する前記水平走査線と内部ノードとの間をオン／オフする第３のスイッチ素子と、
前記画素電極の電位レベルを保持するための保持容量素子とを有し、
前記第１のスイッチ素子は、前記内部ノードの電位レベルに応じてオン／オフし、
前記第２のスイッチ素子は、対応する前記垂直走査線の電位レベルに応じてオン／オフする、請求項９記載の液晶表示装置。
【請求項１２】
各前記画素は、各々が前記液晶表示素子と前記液晶駆動回路を有するｎ個の副画素に分割され、
前記複数の垂直走査線および前記複数の水平走査線は、各前記副画素の行および列にそれぞれ対応するようにさらに配置され、
前記液晶駆動回路は、
対応する前記垂直走査線の電位レベルに応じて、対応する前記水平走査線と制御ノードとの間をオン／オフする第１のスイッチ素子と、
前記制御ノードの電位レベルを保持するための制御容量素子と、
前記制御ノードの電位レベルに応じて、第１の基準電位配線および第２の基準電位配線いずれか一方を前記画素電極と接続する接続切換回路とを有し、
前記２n個の階調制御信号は、前記ｎ個の副画素のオン／オフ選択の２n個の組合せとそれぞれ対応するデジタル信号である、請求項１記載の液晶表示装置。
【請求項１３】
前記液晶表示装置は、前記複数の垂直走査線にそれぞれ対応して設けられる複数の副垂直走査線をさらに備え、
前記液晶駆動回路は、
第１の電位を供給するノードと前記画素電極との間に直列に接続される、第２および第３のスイッチ素子と、
第２の電位を供給するノードと前記画素電極との間に直列に接続される、第４および第５のスイッチ素子とを有し、
前記第２のスイッチ素子は、前記制御ノードの電位レベルに応じてオン／オフし、
前記第４のスイッチ素子は、前記第２のスイッチ素子と相補的にオン／オフし、
前記第３および第５のスイッチ素子は、前記複数の副垂直走査線のうちの対応する１本の電位レベルに応じてオン／オフする、請求項１２記載の液晶表示装置。
【請求項１４】
前記階調制御信号生成回路は、前記ｎ個の副画素に対応して時分割されたｎ個の期間のそれぞれにおいて、対応する副画素のオンおよびオフを指定するために、各前記２n個の階調制御信号をそれぞれ活性化および非活性化する、請求項１２記載の液晶表示装置。
【請求項１５】
前記第１の基準電位配線は、前記共通電極に対応する電位を伝達し、
前記第２の基準電位配線は、前記共通電極の電位レベルとの電位差が前記液晶表示素子の駆動電位となる電位を伝達する、請求項１２記載の液晶表示装置。
【請求項１６】
ｎビット（ｎ：２以上の自然数）のデジタル信号である映像信号に応じた画像を表示するための液晶表示装置を備え、
前記液晶表示装置は、
行列状に配置される複数の画素を含む液晶表示部と、
前記映像信号のｎビットの信号レベルの２n個の組合せにそれぞれ対応する２n個の階調制御信号を生成する階調制御信号生成回路と、
前記画素の行に対応してそれぞれ配置される複数の垂直走査線と、
前記画素の列に対応してそれぞれ配置される複数の水平走査線と、
前記画素の行を第１の周期で順に垂直走査するための垂直走査回路と、
前記画素の列を第２の周期で順に水平走査するための水平走査回路とを備え、
前記水平走査回路は、前記映像信号に応じて、前記２n個の階調制御信号のうちの１個を、階調表示信号として前記水平走査の対象となる前記水平走査線のうちの１本に供給し、
前記水平走査回路は、前記複数の水平走査線の各々に対応して設けられる、
前記映像信号の各ビットの信号レベルの組合せに応じた活性化期間を有するデコードパルス信号を生成するデコード回路と、
前記デコードパルス信号の前記活性化期間に応じて前記階調表示信号を生成する階調制御回路とを含み、
前記デコード回路は、前記映像信号の各ビットの信号レベルの組合せにそれぞれ対応する複数の活性化期間のうちの１個の活性化期間において、前記デコードパルス信号を活性化し、
各前記画素は、
対向する画素電極および共通電極を有する液晶表示素子と、
前記階調表示信号に応じた電位レベルを前記画素電極に供給する液晶駆動回路とを含む、バッテリ駆動機器。
【請求項１７】
各前記画素は、各々が前記液晶表示素子と前記液晶駆動回路を有するｎ個の副画素に分割され、
前記複数の垂直走査線および前記複数の水平走査線は、各前記副画素の行および列にそれぞれ対応するようにさらに配置され、
前記液晶駆動回路は、
対応する前記垂直走査線の電位レベルに応じて、対応する前記水平走査線と制御ノードとの間をオン／オフする第１のスイッチ素子と、
前記制御ノードの電位レベルを保持するための制御容量素子と、
前記制御ノードの電位レベルに応じて、第１の基準電位配線および第２の基準電位配線いずれか一方を前記画素電極と接続する接続切換回路とを有し、
前記２n個の階調制御信号は、前記ｎ個の副画素のオン／オフ選択の２n個の組合せとそれぞれ対応するデジタル信号である、請求項１６記載のバッテリ駆動機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、液晶表示装置に関し、より特定的には、デジタル信号に基づいて階調表示を行なうことが可能な液晶表示装置およびそれを備えるバッテリ駆動機器に関する。
【０００２】
【従来の技術】
パーソナルコンピュータ、テレビジョン受像機、携帯電話機および携帯情報端末機器などのディスプレイパネルとして、液晶表示装置が用いられるようになってきている。液晶表示装置は、従来のディスプレイ装置と比較して、低消費電力化や小型軽量化の面でメリットが大きい。
【０００３】
図３１は、従来の液晶表示装置５００の全体構成を説明する概略ブロック図である。
【０００４】
図３１を参照して、液晶表示装置５００は、行列状に配置される複数の画素５１０を含む液晶表示部５２０を備える。カラー液晶表示装置においては、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の各１つの画素から１つの表示単位５１５が形成される。
【０００５】
液晶表示部５２０においては、画素の列（以下、単に画素列とも称する）ごとに水平走査線ＨＳＬが設けられ、画素の行（以下、単に画素行とも称する）ごとに垂直走査線ＶＳＬが配置される。また、各画素行ごとに共通配線ＣＬが配置される。
【０００６】
詳細は図示しないが、各画素は、対向して設けられる画素電極と共通電極とを有する液晶表示素子と、液晶表示素子と並列に設けられる保持電極と、対応する垂直走査線ＶＳＬの活性化に応じてオンするスイッチ素子であるＴＦＴ（Thin Film Transistor）素子とを有する。ＴＦＴ素子は、対応する水平走査線ＨＳＬと画素電極との間に接続される。共通電極は、共通配線ＣＬと結合される。画素電極と共通電極との間の電位差に応じて液晶の配向性が変化することにより、液晶表示素子の輝度（反射率）が変化する。
【０００７】
液晶表示装置５００は、さらに、液晶表示部５２０中の画素行を一定の垂直走査周期で順に走査する垂直走査回路５３０と、画素列を一定の水平走査周期周期で順に走査して、表示信号を供水平走査線ＨＳＬを介して各画素に供給する水平走査回路５４０とを備える。
【０００８】
垂直走査回路５３０は、所定周期に基づいて、垂直走査線ＶＳＬを１本ずつ順に活性化することによって、画素行の走査を実行する。水平走査回路５４０は、ｎビット（ｎ：自然数）のデジタル信号である映像信号を受けて、これに対応する電位信号である階調表示信号を水平走査の対象となる水平走査線ＨＳＬに出力する。
【０００９】
いわゆる点順次駆動の場合には、垂直走査の対象となる１つの画素行に属する各画素は、水平走査線ＨＳＬを介して水平走査回路５４０によって順次階調表示信号の供給を受ける。
【００１０】
１つの画素行に対応するすべての画素に対して水平走査が行なわれた後に、垂直走査回路５３０によって、これまで選択されていた垂直走査線ＶＳＬは非活性化されて、次の垂直走査線ＶＳＬが活性化される。これに応じて、ＴＦＴ素子はオフされるが、ＴＦＴ素子のオフ期間においても保持容量によって画素電極ノードの電位レベルは保持される。
【００１１】
同様の水平走査が、次の画素行に対しても順次実行され、すべての画素行が走査（これを１フレームとも称する）された後に、再び先頭の垂直走査線ＶＳＬが活性化される。このように、すべての画素が、１フレームごとに階調表示信号を書込まれることによって、画像の表示が実行されることとなる。
【００１２】
各画素においては、画素電極の電位レベルに応じた輝度が得られるので、階調表示信号の電位レベルを、中間的な輝度に対応する電位レベルとすることによって、階調表示を行なうことができる。
【００１３】
図３２は、デジタル映像信号に基づいて階調表示を行なうための水平走査回路５４０の構成を示すブロック図である。
【００１４】
図３２においては、映像信号が４ビットのデジタル信号である場合、すなわちｎ＝４の場合について示している。図３２は、Ｒ、ＧおよびＢの３画素からなる１つの表示単位に対応する水平走査回路の構成を示している。
【００１５】
図３２を参照して、クロック信号ＣＬＫｈは、水平走査周期に対応する周波数を有するクロック信号である。表示単位の各列ごとに走査回路５４２が設けられる。これらの走査回路は、クロック信号ＣＬＫｈに基づいて一定周期で順に選択されて、対応する３個のデコード回路５４４Ｒ，５４４Ｇ，５４４Ｂを活性化する。
【００１６】
デコード回路５４４Ｒ，５４４Ｇ，５４４Ｂは、Ｒ、ＧおよびＢの画素に対応してそれぞれ設けられる。４ビットの映像信号も、Ｒ、ＧおよびＢの画素ごとに伝達される。映像信号線ＲＤＬは、Ｒ画素に対応する映像信号の４ビットを示すＤＲ０〜ＤＲ３を伝達する。以下において、映像信号を構成する各ビットを映像信号ビットとも称する。
同様に、映像信号線ＧＤＲおよびＢＤＲは、Ｇ画素に対応する映像信号ビットＤＧ０〜ＤＧ３および、Ｂ画素に対応する映像信号ビットＤＢ０〜ＤＢ３をそれぞれ伝達する。
【００１７】
Ｒ画素に対応して設けられるデコード回路５４４Ｒは、走査回路５４２によって活性化されたタイミングで映像信号線ＲＤＬから映像信号ビットＤＲ０〜ＤＲ３を取込み、制御信号ＴＦに応じたタイミングで４ビットの映像信号のデコードを実行して、２nすなわち１６個のデコード信号ＤＳＧ０〜ＤＳＧ１５を出力する。
【００１８】
Ｇ画素およびＢ画素にそれぞれ対応して設けられるデコード回路５４４Ｂおよび５４４Ｇも同様に、対応する映像信号のデコードを実行して、２n＝１６ビットのデコード信号を生成する。このように映像信号をｎ＝４ビットのデジタル信号とすることにより、各画素において２4＝１６（２n）階調の階調表示を実行することが可能となる。
【００１９】
Ｒ、ＧおよびＢ画素にそれぞれ対応して、階調制御回路５４６Ｒ，５４６Ｇおよび５４６Ｂがそれぞれ設けられる。
【００２０】
各階調制御回路は、１６階調の階調表示を実行するための１６個の階調制御信号ＳＩＧ０〜ＳＩＧ１５を受けて、対応する映像信号のデコード結果に応じて、１６個のうちの１個の階調制御信号を選択して水平走査線ＨＳＬに出力する。水平走査線ＨＳＬに伝達された階調制御信号ＳＩＧ１５は、各画素に伝達される。
【００２１】
図３３は、従来のデコード回路および階調制御回路の構成を詳細に説明するブロック図である。
【００２２】
図３３においては、Ｒ画素に対応して設けられる、デコード回路５４４Ｒおよび階調制御回路５４６Ｒの構成が代表的に示される。
【００２３】
図３３を参照して、デコード回路５４４Ｒは、映像信号ビットに対応してそれぞれ設けられるサンプリングユニットＳＵ０〜ＳＵ３と、サンプリングユニットＳＵ０〜ＳＵ３によってサンプリングされた映像信号ビットに基づいてデコードを実行するデコードユニット５４５Ｒとを有する。
【００２４】
サンプリングユニットＳＵ０〜ＳＵ３は、走査回路５４２によって指定されたタイミングにおいて、映像データ線ＲＤＬに伝達される映像信号をサンプリングする。
【００２５】
デコードユニット５４５Ｒは、サンプリングされた４ビットの映像信号に基づいて、デコードを実行し、映像信号の４ビットの信号レベルの組合せに応じて、デコード信号ＤＳＧ０〜ＤＳＧ１５のうちのいずれか１個を選択的に活性化する。
【００２６】
階調制御回路５４６Ｇは、１６（＝２4）個の階調制御信号ＳＩＧ０〜ＳＩＧ１５に対応してそれぞれ設けられるアナログスイッチＳＷ０〜ＳＷ１５を有する。
【００２７】
図３４は、アナログスイッチの構成を示す回路図である。
図３４には、代表的にアナログスイッチＳＷ０の構成が示される。
【００２８】
図３４を参照して、アナログスイッチＳＷ０は、デコード信号ＤＳＧ０の活性化に応じてオンするトランスファゲートＴＧａを有する。トランスファゲートＴＧａのオンによって、階調制御信号ＳＩＧ０が水平走査線ＨＳＬに伝達される。
【００２９】
他のアナログスイッチＳＷ１〜ＳＷ１５も同様の構成を有し、対応するデコード信号の活性化に応答して、対応する階調制御信号を水平走査線ＨＳＬに伝達する。
【００３０】
再び図３３を参照して、階調制御回路５４６Ｒが有する１６個のスイッチＳＷ０〜ＳＷ１５は、４ビットの映像信号のデコード結果に応じて、いずれか１個がオンされる。したがって１６（＝２4）個の階調制御信号ＳＩＧ０〜ＳＩＧ１５を、それぞれ電位レベルの異なる電位信号とすれば、４ビットの映像信号のデコード結果に基づいて、１６段階の電位レベルのうちのいずれか１個を水平走査線ＨＳＬを介して各画素に伝達することができる。このような構成とすることによって、ｎ＝４ビットの映像信号による、各画素における２n＝１６階調の階調表示が可能となる。
【００３１】
【発明が解決しようとする課題】
しかしながら、従来の液晶表示装置５００のデコード回路の構成では、ｎビットの映像信号に対して、２n個のデコード信号を垂直方向（図３３における縦方向）に沿って伝達するための配線を、各画素列ごとに設ける必要が生じる。この結果、面積上の制約が生じて、画素間の水平ピッチをある程度広く取らざるを得なくなり、解像度が低下してしまうという問題点がある。
【００３２】
たとえば、１２インチＳＶＧＡ（Super Video Graphics Array）においては、１つの表示単位のピッチは約２７０μｍであるので、Ｒ、ＧおよびＢに分割される各画素の水平方向ピッチは９０μｍとなる。
【００３３】
一方、デコード信号用配線の配線幅および配線間隔を各々一般的に５μｍ確保するとすれば、１６階調表示を得るためには、各画素間において１６０ミクロン程度の水平方向ピッチが必要となってしまう。したがって、液晶表示装置５００の構成を使用するとすれば、１２インチＳＶＧＡにおいては、３ビットの映像信号による８階調表示を行なうことが限界となってしまう。
【００３４】
また、液晶表示装置５００の構成においては、階調制御信号ＳＩＧ０〜ＳＩＧ１５のそれぞれが有する電位レベルは、各表示階調における画素電極の電位レベルに相当する。したがって、比較的長配線である水平走査線ＨＳＬを十分に充電するだけの電流駆動能力を各アナログスイッチが有する必要があり、図３４で示したトランスファゲートＴＧａを構成するＣＭＯＳトランジスタのトランジスタサイズを比較的大きく確保する必要がある。この結果、高階調表示化に対応した水平走査回路の面積の増大はさらに顕著となる。
【００３５】
このように、従来の液晶表示装置５００においては、高階調表示化に伴って、水平走査回路の面積が増大し、画素ピッチの確保が困難になるという問題点が生じていた。
【００３６】
この発明は、このような問題点を解決するためになされたものであって、その目的は、映像信号としてデジタル信号を用いる液晶表示装置において、回路面積の増大から生じる画素ピッチの制約を回避して、解像度等の表示品位を損なうことなく高階調表示化を実現すること、およびそのような液晶表示装置を備えた携帯電話機および携帯情報端末を提供することである。
【００３７】
【課題を解決するための手段】
請求項１記載の液晶表示装置は、行列状に配置される複数の画素を含む液晶表示部と、画素の行に対応してそれぞれ配置される複数の垂直走査線と、画素の列に対応してそれぞれ配置される複数の水平走査線と、画素の行を第１の周期で順に垂直走査するための垂直走査回路と、画素の列を第２の周期で順に水平走査するための水平走査回路とを備え、水平走査回路は、ｎビット（ｎ：２以上の自然数）のデジタル信号である映像信号に応じた階調表示信号を、水平走査の対象となる水平走査線のうちの１本に供給し、水平走査回路は、複数の水平走査線の各々に対応して設けられる、映像信号の各ビットの信号レベルの組合せに応じた活性化期間を有するデコードパルス信号を生成するデコード回路と、デコードパルス信号の活性化期間に応じて階調表示信号を生成する階調制御回路とを含み、デコード回路は、映像信号の各ビットの信号レベルの組合せにそれぞれ対応する複数の活性化期間のうちの１個の活性化期間において、デコードパルス信号を活性化し、各画素は、対向する画素電極および共通電極を有する液晶表示素子と、階調表示信号に応じた電位レベルを画素電極に供給する液晶駆動回路とを含む。さらに、液晶表示装置は、映像信号のｎビットの信号レベルの２n個の組合せにそれぞれ対応する２n個の階調制御信号を生成する階調制御信号生成回路をさらに備え、階調制御回路は、デコードパルス信号の活性化期間に応じて、２n個の階調制御信号のうちの１個を選択して階調表示信号として出力する。
【００３８】
請求項２記載の液晶表示装置は、請求項１記載の液晶表示装置であって、所定期間を２n個の期間に時分割するための一定周波数を有する第１番目のデコードクロック信号を含む、同期したｎ個のデコードクロック信号を生成するデコードクロック生成回路をさらに備え、ｎ個のデコードクロック信号は、互いに異なる周波数を有し、デコード回路は、ｎ個のデコードクロック信号および映像信号のｎビットの各信号レベルに応じて、２n個の期間のうちの１個の期間においてデコードパルス信号を活性化する。
【００３９】
請求項３記載の液晶表示装置は、請求項２記載の液晶表示装置であって、ｎ個のデコードクロック信号のうちの第ｉ番目（ｉ：２以上ｎ以下の自然数）のデコードクロック信号は、一定周波数の１／２(i-1)倍の周波数を有し、デコード回路は、ｎ個のデコードクロック信号と映像信号のｎビットとの間のそれぞれにおける信号レベルの一致比較結果に基づいて、デコードパルス信号を活性化する。
【００４０】
請求項４記載の液晶表示装置は、請求項２記載の液晶表示装置であって、デコード回路は、所定期間に先立つ一定期間において、デコードパルス信号を所定の信号レベルに固定する。
【００４１】
請求項５記載の液晶表示装置は、行列状に配置される複数の画素を含む液晶表示部と、画素の行に対応してそれぞれ配置される複数の垂直走査線と、画素の列に対応してそれぞれ配置される複数の水平走査線と、画素の行を第１の周期で順に垂直走査するための垂直走査回路と、画素の列を第２の周期で順に水平走査するための水平走査回路とを備え、水平走査回路は、ｎビット（ｎ：２以上の自然数）のデジタル信号である映像信号に応じた階調表示信号を、水平走査の対象となる水平走査線のうちの１本に供給し、水平走査回路は、複数の水平走査線の各々に対応して設けられる、映像信号の各ビットの信号レベルの組合せに応じた活性化期間を有するデコードパルス信号を生成するデコード回路と、デコードパルス信号の活性化期間に応じて階調表示信号を生成する階調制御回路とを含み、デコード回路は、映像信号の各ビットの信号レベルの組合せにそれぞれ対応する複数の活性化期間のうちの１個の活性化期間において、デコードパルス信号を活性化し、各画素は、対向する画素電極および共通電極を有する液晶表示素子と、階調表示信号に応じた電位レベルを画素電極に供給する液晶駆動回路とを含む。液晶表示装置は、所定期間を２n個の期間に時分割するための一定周波数を有する第１番目のデコードクロック信号を含む、同期したｎ個のデコードクロック信号を生成するデコードクロック生成回路と、映像信号のｎビットの信号レベルの２n個の組合せにそれぞれ対応する２n個の階調制御信号を生成して、２n個の階調制御信号線にそれぞれ出力する階調制御信号生成回路と、２n個の期間にそれぞれ対応する２n個のタイミングパルスを生成するタイミングパルス生成回路とをさらに備える。ｎ個のデコードクロック信号は、互いに異なる周波数を有し、デコード回路は、ｎ個のデコードクロック信号および映像信号のｎビットの各信号レベルに応じて、２n個の期間のうちの１個の期間においてデコードパルス信号を活性化する。タイミングパルス生成回路は、各２n個のタイミングパルスを、２n個の期間のうちの対応する１個の期間において活性化し、階調制御回路は、２n個のタイミングパルスにそれぞれ対応して設けられる２n個のラッチ回路を含み、２n個のラッチ回路の各々は、対応するタイミングパルスの活性化に応じて、デコードパルス信号の信号レベルを取り込んで保持し、階調制御回路は、さらに、２n個のラッチ回路に対応してそれぞれ設けられる２n個のスイッチ回路をさらに含み、２n個のスイッチ回路は、２n個の階調制御信号線と複数の水平走査線のうちの対応する１本との間に並列に接続され、対応するラッチ回路に保持される信号レベルに応じてオン／オフする。
【００４２】
請求項６記載の液晶表示装置は、請求項５記載の液晶表示装置であって、２n個の階調制御信号は、互いに異なる活性化期間を有するデジタル信号であり、階調制御回路は、２n個のスイッチ回路と複数の水平走査線のうちの対応する１本との間に設けられる信号バッファ回路をさらに含む。
【００４３】
請求項７記載の液晶表示装置は、請求項５記載の液晶表示装置であって、デコードクロック生成回路は、所定期間に先立つ一定期間において、ｎ個のデコードクロック信号を、スイッチ回路のオフに対応する信号レベルに固定し、タイミングパルス生成回路は、各２n個のタイミングパルスを、一定期間においてさらに活性化する。
【００４４】
請求項８記載の液晶表示装置は、請求項１記載の液晶表示装置であって、映像信号のｎビットの信号レベルの２n個の組合せにそれぞれ対応する２n個の階調制御信号を生成する階調制御信号生成回路をさらに備え、階調制御回路は、デコードパルス信号の活性化期間に応じて、２n個の階調制御信号のうちの１個を選択して階調表示信号として出力する。
【００４５】
請求項８記載の液晶表示装置は、請求項１記載の液晶表示装置であって、映像信号のｎビットの信号レベルの２n個の組合せにそれぞれ対応する２n個の階調制御信号を生成する階調制御信号生成回路をさらに備え、各２n個の階調制御信号は、互いに異なる電位レベルを有する信号であり、階調制御回路は、デコードパルス信号の活性化期間に応じて、２n個の階調制御信号のうちの１個を選択して階調表示信号として出力し、液晶駆動回路は、対応する垂直走査線の電位レベルに応じて、対応する水平走査線と画素電極とを接続する。
【００４６】
請求項９記載の液晶表示装置は、請求項１記載の液晶表示装置であって、２n個の階調制御信号は、共通する活性化開始タイミングと、互いに異なる活性化終了タイミングとを有するデジタル信号であり、液晶表示装置は、複数の垂直走査線に対応してそれぞれ設けられる複数の画像信号線と、各複数の画像信号線に画像信号を出力する画像信号生成回路とをさらに備え、画像信号生成回路は、画像信号の電位レベルを２n個の活性化終了タイミングにおいてそれぞれ異なるように設定し、液晶駆動回路は、対応する水平走査線の電位レベルに応じて、画像信号線と画素電極とを接続する。
【００４７】
請求項１０記載の液晶表示装置は、請求項９記載の液晶表示装置であって、画像信号生成回路は、画像信号の電位レベルをステップ状に変化させる。
【００４８】
請求項１１記載の液晶表示装置は、請求項９記載の液晶表示装置であって、液晶駆動回路は、対応する画素信号線と画素電極との間に直列に接続される、第１および第２のスイッチ素子と、対応する垂直走査線の電位レベルに応じて、対応する水平走査線と内部ノードとの間をオン／オフする第３のスイッチ素子と、画素電極の電位レベルを保持するための保持容量素子とを有し、第１のスイッチ素子は、内部ノードの電位レベルに応じてオン／オフし、第２のスイッチ素子は、対応する垂直走査線の電位レベルに応じてオン／オフする。
【００４９】
請求項１２記載の液晶表示装置は、請求項１記載の液晶表示装置であって、各画素は、各々が液晶表示素子と液晶駆動回路を有するｎ個の副画素に分割され、複数の垂直走査線および複数の水平走査線は、各副画素の行および列にそれぞれ対応するようにさらに配置され、液晶駆動回路は、対応する垂直走査線の電位レベルに応じて、対応する水平走査線と制御ノードとの間をオン／オフする第１のスイッチ素子と、制御ノードの電位レベルを保持するための制御容量素子と、制御ノードの電位レベルに応じて、第１の基準電位配線および第２の基準電位配線いずれか一方を画素電極と接続する接続切換回路とを有し、２n個の階調制御信号は、ｎ個の副画素のオン／オフ選択の２n個の組合せとそれぞれ対応するデジタル信号である。
【００５０】
請求項１３記載の液晶表示装置は、請求項１２記載の液晶表示装置であって、液晶表示装置は、複数の垂直走査線にそれぞれ対応して設けられる複数の副垂直走査線をさらに備え、液晶駆動回路は、第１の電位を供給するノードと画素電極との間に直列に接続される、第２および第３のスイッチ素子と、第２の電位を供給するノードと画素電極との間に直列に接続される、第４および第５のスイッチ素子とを有し、第２のスイッチ素子は、制御ノードの電位レベルに応じてオン／オフし、第４のスイッチ素子は、第２のスイッチ素子と相補的にオン／オフし、第３および第５のスイッチ素子は、複数の副垂直走査線のうちの対応する１本の電位レベルに応じてオン／オフする。
【００５１】
請求項１４記載の液晶表示装置は、請求項１２記載の液晶表示装置であって、階調制御信号生成回路は、ｎ個の副画素に対応して時分割されたｎ個の期間のそれぞれにおいて、対応する副画素のオンおよびオフを指定するために、各２n個の階調制御信号をそれぞれ活性化および非活性化する。
【００５２】
請求項１５記載の液晶表示装置は、請求項１２記載の液晶表示装置であって、第１の基準電位配線は、共通電極に対応する電位を伝達し、第２の基準電位配線は、共通電極の電位レベルとの電位差が液晶表示素子の駆動電位となる電位を伝達する。
【００５３】
請求項１６記載のバッテリ駆動機器は、ｎビット（ｎ：２以上の自然数）のデジタル信号である映像信号に応じた画像を表示するための液晶表示装置を備え、液晶表示装置は、行列状に配置される複数の画素を含む液晶表示部と、映像信号のｎビットの信号レベルの２n個の組合せにそれぞれ対応する２n個の階調制御信号を生成する階調制御信号生成回路と、画素の行に対応してそれぞれ配置される複数の垂直走査線と、画素の列に対応してそれぞれ配置される複数の水平走査線と、画素の行を第１の周期で順に垂直走査するための垂直走査回路と、画素の列を第２の周期で順に水平走査するための水平走査回路とを備え、水平走査回路は、映像信号に応じて、２n個の階調制御信号のうちの１個を、階調表示信号として水平走査の対象となる水平走査線のうちの１本に供給し、水平走査回路は、複数の水平走査線の各々に対応して設けられる、映像信号の各ビットの信号レベルの組合せに応じた活性化期間を有するデコードパルス信号を生成するデコード回路と、デコードパルス信号の活性化期間に応じて階調表示信号を生成する階調制御回路とを含み、デコード回路は、映像信号の各ビットの信号レベルの組合せにそれぞれ対応する複数の活性化期間のうちの１個の活性化期間において、デコードパルス信号を活性化し、各画素は、対向する画素電極および共通電極を有する液晶表示素子と、階調表示信号に応じた電位レベルを画素電極に供給する液晶駆動回路とを含む。
【００５４】
請求項１７記載のバッテリ駆動機器は、請求項１６記載のバッテリ駆動機器であって、各画素は、各々が液晶表示素子と液晶駆動回路を有するｎ個の副画素に分割され、複数の垂直走査線および複数の水平走査線は、各副画素の行および列にそれぞれ対応するようにさらに配置され、液晶駆動回路は、対応する垂直走査線の電位レベルに応じて、対応する水平走査線と制御ノードとの間をオン／オフする第１のスイッチ素子と、制御ノードの電位レベルを保持するための制御容量素子と、制御ノードの電位レベルに応じて、第１の基準電位配線および第２の基準電位配線いずれか一方を画素電極と接続する接続切換回路とを有し、２n個の階調制御信号は、ｎ個の副画素のオン／オフ選択の２n個の組合せとそれぞれ対応するデジタル信号である。
【００５７】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。
【００５８】
図１は、本発明の実施の形態に従う液晶表示装置１００の全体構成を示すブロック図である。
【００５９】
図１を参照して、液晶表示装置１００は、行列状に配置された複数の画素１０を有する液晶表示部２０を備える。カラー液晶表示装置においては、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の各１つの画素から１つの表示単位１５が形成される。液晶表示部２０においては、画素列ごとに水平走査線ＨＳＬが設けられ、画素行ごとに垂直走査線ＶＳＬが配置される。また、各画素行ごとに共通配線ＣＬが配置される。
【００６０】
液晶表示装置１００は、さらに、液晶表示部２０中の画素行を一定の垂直走査周期で順に走査する垂直走査回路３０と、画素列を一定の水平走査周期周期で順に走査して、表示信号を供水平走査線ＨＳＬを介して各画素に供給する水平走査回路４０とを備える。
【００６１】
垂直走査回路３０は、垂直走査周期周期に基づいて、垂直走査線ＶＳＬを１本ずつ順に活性化することによって、画素行の走査を実行する。水平走査回路４０は、ｎビット（ｎ：自然数）のデジタル信号である映像信号を受けて、映像信号に応じた階調表示信号ＳＣＧを水平走査の対象となる水平走査線ＨＳＬに出力する。
【００６２】
図２は、画素１０の構成を示す回路図である。
図２を参照して、画素１０は、液晶駆動回路１１と、液晶表示素子１４とを有する。液晶表示素子１４は、対向して設けられる画素電極および共通電極を有する。以下においては、液晶表示装置の画素電極と接続されるノードを画素電極ノードＮａと示し、共通電極と接続されるノードを共通電極ノードＮｂと示する。
【００６３】
画素電極ノードＮａと共通電極ノードＮｂとの間の電位差に応じて、液晶表示素子１４中の液晶の配向性が変化し、これに応じて液晶表示素子１４の輝度（反射率）が変化する。これにより、各画素の輝度をコントロールすることが可能となる。すなわち、最大輝度に対応する電位差と最小輝度に対応する電位差との間の中間の電位差を対向電極と画素電極との間に印加することによって、中間的な輝度が得られる。この電位差を段階的に設定することにより階調的な輝度を得ることが可能となる。
【００６４】
液晶駆動回路１１は、階調表示信号ＳＣＧに応じた電位レベルを画素電極ノードＮａに供給する。
【００６５】
液晶駆動回路１１は、対応する垂直走査線ＶＳＬの活性化に応じてオンするスイッチ素子であるＴＦＴ（Thin Film Transistor）素子１２と、画素電極ノードＮａと共通配線ＣＬとの間に接続される保持容量１３とを有する。ＴＦＴ素子１２は、垂直走査線ＶＳＬと結合されるゲートを有し、水平走査線ＨＳＬと画素電極ノードＮａとの間に電気的に結合される。共通電極は、共通配線ＣＬと結合される。
【００６６】
垂直走査線ＶＳＬの活性化に応じてＴＦＴ素子１２はオンした場合においては、画素電極ノードＮａは、水平走査線ＨＳＬの電位レベルまで充電される。一方、垂直走査線ＶＳＬが非活性化されてＴＦＴ素子１２がオフされた場合においては、保持容量１３によって画素電極ノードＮａの電位レベルは保持される。
【００６７】
いわゆる点順次駆動の場合には、垂直走査の対象となる１つの画素行に属する各画素は、水平走査線ＨＳＬを介して水平走査回路４０によって順次階調表示信号ＳＣＧの供給を受ける。
【００６８】
１つの画素行に対応するすべての画素に対して水平走査が行なわれた後に、垂直走査回路３０によって、これまで選択されていた垂直走査線ＶＳＬは非活性化されて、次の垂直走査線ＶＳＬが活性化される。これに応じて、ＴＦＴ素子はオフされるが、ＴＦＴ素子のオフ期間においても保持容量１３によって画素電極ノードＮａの電位レベルは保持される。
【００６９】
同様の水平走査が、次の画素行に対しても順次実行され、垂直走査回路３０がすべての画素行を走査（これを１フレームとも称する）した後に、再び先頭の垂直走査線ＶＳＬが活性化される。このように、すべての画素が、１フレームごとに表示信号を書込まれることによって、画像の表示が実行されることとなる。
【００７０】
液晶表示装置１００は、さらに、水平走査および垂直走査に関するクロック信号および制御信号を生成する主制御回路５０と、水平走査動作に関して、ｎ個のデコードクロックを生成するデコードクロック生成回路６０と、２n個のタイミングパルスを生成するタイミングパルス生成回路７０と、２n個の階調制御信号を生成する階調制御信号生成回路８０とを含む。デコードクロック、タイミングパルスおよび階調制御信号の個数は、階調表示を制御するための映像信号のビット数ｎに応じで定められる。
【００７１】
水平走査回路４０は、ｎビットの映像信号、ｎ個のデコードクロック、２n個のタイミングパルスおよび、２n個の階調制御信号を受けて、映像信号に応じた階調表示を実行するための階調表示信号ＳＣＧを水平走査線ＨＳＬに供給する。
【００７２】
以下、本実施の形態においては、ｎ＝４の場合について説明する。したがって、デコードクロックはＴ０〜Ｔ３の４個の信号であり、タイミングパルスはＬＰ０〜ＬＰ１５の１６個の信号であり、階調制御信号はＳＩＧ０〜ＳＩＧ１５の１６個の信号である。
【００７３】
図３は、水平走査回路４０の構成を示すブロック図である。
図３は、Ｒ、ＧおよびＢの３画素からなる１つの表示単位に対応する水平走査回路の構成を示している。
【００７４】
図３を参照して、クロック信号ＣＬＫｈは、水平走査周期に対応する周波数を有するクロック信号である。表示単位の各列ごとに走査回路４２が設けられる。
【００７５】
４ビットの映像信号は、Ｒ、ＧおよびＢの画素ごとに独立の映像信号データ線ＲＤＬ、ＧＤＬおよびＢＤＬによって伝達される。
【００７６】
画素（Ｒ）に対応してデコード回路４４Ｒおよび階調制御回路４６Ｒが設けられる。同様に、画素（Ｇ）に対応して、デコード回路４４Ｇおよび階調制御回路４６Ｇが設けられ、画素（Ｂ）に対応して、デコード回路４４Ｂおよび階調制御回路４６Ｂが設けられる。
【００７７】
走査回路４２は、クロック信号ＣＬＫｈに応じて一定周期で順に選択されて、対応する３個のデコード回路４４Ｒ，４４Ｇ，４４Ｂを活性化する。デコード回路４４Ｒは、４ビットの映像信号ＤＲ０〜ＤＲ３をデコードして、１ビットのデコードパルスＤＰを出力する。階調制御回路４６Ｒは、デコードパルスＤＰに応じて、２n＝１６個の階調制御信号ＳＩＧ０〜ＳＩＧ１５のうちから１個を選択して画素（Ｒ）に対応する階調表示信号ＳＣＧを水平走査線ＨＳＬに伝達する。
【００７８】
デコード回路４４Ｒ、４４Ｇおよび４４Ｂは同様の構成を有し、階調制御回路４６Ｒ、４６Ｇおよび４６Ｂも同様の構成を有するので、以下においては、代表的に画素（Ｒ）に対応するデコード回路４４Ｒおよび階調制御回路４６Ｒの構成について説明する。
【００７９】
図４は、デコード回路の構成を示す回路図である。
図４においては、Ｒ画素に対応して設けられる、デコード回路４４Ｒの構成が代表的に示される。
【００８０】
図４を参照して、デコード回路４４Ｒは、映像信号ビットＤＲ０〜ＤＲ３に対応してそれぞれ設けられるサンプリングユニットＳＵ０〜ＳＵ３と、サンプリングユニットＳＵ０〜ＳＵ３のサンプリング結果に応じてデコードパルスＤＰを生成するデコードユニット４５とを含む。
【００８１】
サンプリングユニットＳＵ０〜ＳＵ３の各々は、走査回路によって活性化されて、映像信号ＤＲ０〜ＤＲ３のうちの対応する１個をサンプリングする。
【００８２】
デコードユニット４５は、デコードクロック生成回路６０が生成する４個のデコードクロックＴ０〜Ｔ３と、サンプリングユニットＳＵ０〜ＳＵ３によってそれぞれサンプリングされた映像信号ビットＤＲ０〜ＤＲ３の信号レベルの組合せとに応じて、デコードパルスＤＰを生成する。
【００８３】
デコードユニット４５は、映像信号ビットＤＲ０とデコードクロックＴ０との排他的論理和演算結果を出力する論理ゲートＬＧ１０と、映像信号ＤＲ１とデコードクロックＴ１との排他的論理和演算結果を出力する論理ゲートＬＧ１１と、映像信号ＤＲ２とデコードクロックＴ２との排他的論理和演算結果を出力する論理ゲートＬＧ１２と、映像信号ＤＲ３とデコードクロックＴ３との排他的論理和演算結果を出力する論理ゲートＬＧ１３と、論理ゲートＬＧ１０〜ＬＧ１３の出力を入力とする論理積演算結果を出力する論理ゲートＬＧ１４と、デコードイネーブル信号Ｔｅｎｂと論理ゲートＬＧ１４の出力との間の論理積演算結果をデコードパルスＤＰとして出力する論理ゲートＬＧ１６とを有する。
【００８４】
図５は、デコードユニット４５の動作を説明するタイミングチャートである。
図５を参照して、デコードクロックＴ０は、水平走査期間のうちの一部である転送期間Ｔｔｒを２n＝１６個に分割するためのクロック信号である。デコードクロックＴ０の周期は、転送期間Ｔｔｒの１／８（＝１／２(n-1)）である。
【００８５】
デコードクロックＴ１は、デコードクロックＴ０の１／２の周波数を有し、転送期間Ｔｔｒを８等分するためのクロック信号である。デコードクロックＴ２は、デコードクロックＴ１の１／２の周波数を有し、転送期間Ｔｔｒを４等分するためのクロック信号である。デコードクロックＴ３は、デコードクロックＴ２の１／２の周波数を有し、転送期間Ｔｔｒを２等分するためのクロック信号である。
【００８６】
デコードイネーブル信号Ｔｅｎｂは、転送期間の間において活性化（Ｈレベル）される。したがって、論理ゲートＬＧ１０〜ＬＧ１３によって、デコードクロックＴ０〜Ｔ３と各映像信号との間の一致比較演算を行ない、さらに、各一致比較結果の論理積演算を行なうことによって、最も周波数の高いデコードクロックＴ０によって時分割された、２n＝１６個の期間のうちのいずれかにおいて活性化期間（Ｈレベル）を有するワンショットパルスがデコードパルスＤＰとして生成される。
【００８７】
すなわち、デコードユニット４５によって生成されるワンショットパルスの活性化期間に、ｎ＝４ビットの映像信号のデコード結果を反映することができる。
【００８８】
図６は、デコードクロック生成回路６０の構成例を示す図である。
図６を参照して、デコードクロック生成回路６０は、カウンタ回路６２を有する。カウンタ回路６２は、デコードクロックＴ０と等しい周波数を有するクロック信号ＤＣＬＫと、カウンタ値を初期化するためのリセット信号ＣＲＳＴとを受けて、デコードクロックＴ０〜Ｔ３を生成する。
【００８９】
カウンタ回路６２は、クロック信号ＤＣＬＫの立上がり／立下がりエッジごとに４ビットのカウント信号のカウントアップを実行し、カウント信号の各ビットを最下位ビット側からＴ０、Ｔ１、Ｔ２およびＴ３の順に割り付けることによって、図５で説明したようなデコードクロックを得ることができる。
【００９０】
カウンタ回路６２は、クロックリセット信号ＣＲＳＴの活性化に応じて、カウント値をクリアするので、図５のタイミングチャートにおいては、時刻ｔｏからｔ１の間のリセット期間中に、カウントリセット信号ＣＲＳＴを一旦活性化すればよい。
【００９１】
図７は、階調制御回路４６Ｒの構成を示す回路図である。
図７を参照して、階調制御回路４６Ｒは、２n＝１６個の階調制御信号ＳＩＧ０〜ＳＩＧ１５に対応してそれぞれ設けられる、ラッチ回路およびアナログスイッチを有する。具体的には、階調制御信号ＳＩＧ０に対応して、ラッチ回路ＬＡ０およびアナログスイッチＳＷ１が設けられ、階調制御信号ＳＩＧ１に対応してラッチ回路ＬＡ１およびアナログスイッチＳＷ１が設けられる。以下同様に、各階調制御信号に応じてラッチ回路およびアナログスイッチが設けられる。
【００９２】
ラッチ回路ＬＡ０〜ＬＡ１５は、対応するタイミングパルスＬＰ０〜ＬＰ１５の活性化タイミングに応じて、デコードパルスＤＰの信号レベルを取込んでラッチする。
【００９３】
アナログスイッチＳＷ１〜ＳＷ１５は、対応するラッチ回路ＬＡ０〜ＬＡ１５がラッチする信号レベルにそれぞれ対応してオン／オフする。
【００９４】
図８は、タイミングパルス生成回路７０の構成を示す回路図である。
図８を参照して、タイミングパルス生成回路７０は、デコードクロックＴ０〜Ｔ３を入力とするデコードユニット４５を有する。デコードユニット４５が出力する２n＝１６個のワンショットパルスは、図５に示した２n＝１６通りのデコード結果にそれぞれ対応するデコードパルスＤＰと同一である。
【００９５】
デコードユニット４５から出力された１６個のワンショットパルスは、ラッチ用リセット信号ＬＲＳＴと各々一致比較がとられた上で、タイミングパルスＬＰ０〜ＬＰ１５として出力される。
【００９６】
図９は、タイミングパルスＬＰ０〜ＬＰ１５の活性化タイミングを説明するタイミングチャートである。
【００９７】
図９を参照して、ラッチ用リセット信号ＬＲＳＴは、水平走査期間が開始されるｔ０から時刻ｔ１までのリセット期間Ｔｒｓの期間内において、活性化（Ｈレベル）される。これに応じて、タイミングパルスＬＰ０〜ＬＰ１５の各々は、リセット期間において、一旦活性化される。
【００９８】
これに応じて、リセット期間においてはラッチ回路ＬＡ０〜ＬＡ１５のラッチ信号レベルは一旦Ｌレベルにクリアされる。
【００９９】
図５で説明したように、時刻ｔ１からｔ２の間の転送期間において、デコードユニット４５の出力する１６個のワンショットパルスは、１個ずつ順に活性化されていくため、これに応じて、タイミングパルスＬＰ０〜ＬＰ１５の各々も、転送期間内において、互いに異なるタイミングで順に活性化される。したがって、転送期間内においては、タイミングパルスＬＰ０〜ＬＰ１５と、２n＝１６通りのデコード結果にそれぞれ対応するタイミングパルスＤＰとは同期している。
【０１００】
映像信号ビットＤＲ３，ＤＲ２，ＤＲ１およびＤＲ１の信号レベルを、（ＤＲ３、ＤＲ２、ＤＲ１、ＤＲ０）の順に表記すると、たとえば、映像信号ビットの信号レベルが（００１１）である場合には、デコードパルスＤＰとタイミングパルスのうちのＬＰ３とが同期する。この場合には、ラッチ回路ＬＡ３のみにデコードパルスの活性状態（Ｈレベル）が取込まれ、タイミングパルスＬＰ３の活性化タイミングである時刻ｔａから、ラッチ回路ＬＡ３のラッチ信号レベルはＬレベルからＨレベルに変化して、このＨレベルが保持される。
【０１０１】
また、映像信号ビットの信号レベルが（１１１１）である場合には、タイミングパルスのうちのＬＰ１５とデコードパルスとが同期する。この場合には、ラッチ回路ＬＡ０〜ＬＡ１５のうち、ラッチ回路ＬＡ１５のラッチ信号レベルのみが、タイミングパルスＬＰ１５の活性化タイミングｔｂよりＨレベルに立上がり保持される。
【０１０２】
このように、転送期間が終了して、ラッチ期間が開始される時刻ｔ２においては、ラッチ回路ＬＡ０〜ＬＡ１５のうちの１個が４ビットの映像信号のデコード結果に応じてＨレベルデータを保持する。
【０１０３】
これに応じて、アナログスイッチＳＷ０〜ＳＷ１５のうちの１個が選択的にオンされて、階調制御信号ＳＩＧ０〜ＳＩＧ１５のうち映像信号のｎビットのデコード結果に対応する１個が、階調表示信号ＳＣＧとして、画素（Ｒ）に対応する水平走査線ＨＳＬに伝達される。
【０１０４】
階調制御信号ＳＩＧ０〜ＳＩＧ１５の生成については後ほど詳細に説明するが、これらの階調制御信号は、階調表示を実現するために、それぞれが異なる電位レベルを有する信号である。したがって、ｎ＝４ビットの映像信号のデコード結果に応じた電位レベルを水平走査線ＨＳＬを介して各画素に供給することが可能となる。
【０１０５】
しかし、図３で説明したように、実施の形態１に従う液晶表示装置１００においては、階調制御回路は、２n＝１６個のデコード信号ではなく、１ビットのデコードパルスに基づいて、デコード結果に応じた階調制御信号の選択を実行する。したがって、デコード回路から階調制御回路に対するデコード結果の伝達に必要な信号配線数を、大幅に削減することができる。これにより、水平走査回路の面積削減が可能となり、解像度が低下しないような水平画素ピッチを確保した上で、デジタル映像信号に基づいた高階調表示化が可能となる。
【０１０６】
次に、階調制御信号の生成について詳細に説明する。
図１０は、階調制御信号の電位レベルを説明する概念図である。
【０１０７】
図１０を参照して、階調制御信号ＳＩＧ０の電位レベルは、Ｖ０もしくはＶ０´のいずれか１個に設定される。ここで、Ｖ０´は、Ｖ０の極性を反転した電位レベルであり、Ｖ０＝−Ｖ０で示される。同様に、階調制御信号ＳＩＧ１〜ＳＩＧは、Ｖ１〜Ｖ１５およびＶ１´（＝−Ｖ１）〜Ｖ１５´（＝−Ｖ１５）のいずれか一方にそれぞれ設定される。
【０１０８】
階調制御信号の電位レベルの極性は一定周期で切替わる。これにより、液晶表示素子を交流駆動して、焼付きの発生を防止することができる。
【０１０９】
図１１は、階調制御信号生成回路８０の構成を示す回路図である。
図１１を参照して、階調制御信号生成回路８０は、電源電位Ｖｄｄおよび接地電位ＧＮＤを受けて一定電位Ｖｏｕｔを出力するレギュレータ８２と、レギュレータ８２の出力電位Ｖｏｕｔを分圧するための分圧回路８３とを有する。
【０１１０】
分圧回路８３は、電位Ｖｏｕｔを分圧して、図１０に示したＶ０〜Ｖ１５の電位レベルを出力する。階調制御信号生成回路８０は、さらに分圧回路８３が出力する電位レベルＶ０〜Ｖ１５を反転するためにそれぞれ設けられる電位反転レギュレータ８４−０〜８４−１５と、切替回路８６とを有する。
【０１１１】
電位反転レギュレータ８４−０〜８４−１５の各々は、分圧回路８３の出力する電位レベルＶ０〜Ｖ１５をそれぞれ受けて、絶対値の等しい負電位Ｖ０´（＝−Ｖ０），…Ｖ１５´（＝−Ｖ１５）に変換する。
【０１１２】
切替回路８６は、分圧回路８３および電位反転レギュレータ８４−０〜８４−１５が生成する電位レベルＶ０〜Ｖ１５およびＶ０´〜Ｖ１５´と、極性切替信号とＳＩＧイネーブル信号ＳＩＧｅｎｂとを受ける。切替回路８６は、イネーブル信号ＳＩＧｅｎｂが活性化されている期間において、極性切替信号によって正電位駆動および負電位駆動のいずれが指定されているかに従って、階調制御信号ＳＩＧ０〜ＳＩＧ１５を生成する。
【０１１３】
図１２は、正電位駆動時における階調制御信号の信号レベルを説明するタイミングチャートである。
【０１１４】
図１２を参照して、イネーブル信号ＳＩＧｅｎｂは、リセット期間および転送期間が終了した時刻ｔ２以降のサンプリング／ラッチ期間において活性化（Ｈレベル）される。イネーブル信号ＳＩＧｅｎｂの活性化期間において、階調制御信号ＳＩＧ０〜ＳＩＧ１５は、異なる正電位Ｖ０〜Ｖ１５にそれぞれ設定される。
【０１１５】
水平走査周期が終了する時刻ｔ３に先立って、ＳＩＧイネーブル信号ＳＩＧｅｎｂは非活性化（Ｌレベル）されて、各階調制御信号ＳＩＧ０〜ＳＩＧ１５の各々の電位レベルも、リセットされて接地電位ＧＮＤに変化する。
【０１１６】
図１３は、負電位駆動時における階調制御信号の信号レベルを説明するタイミングチャートである。
【０１１７】
図１３を参照して、負電位駆動が指定されている期間においても、イネーブル信号ＳＩＧｅｎｂの活性化タイミングおよび階調制御信号ＳＩＧ０〜ＳＩＧ１５の電位レベルの絶対値は同じであり、階調制御信号ＳＩＧ０〜ＳＩＧ１５の極性のみが反転される。すなわち、イネーブル信号ＳＩＧｅｎｂの活性化期間において、階調制御信号ＳＩＧ０〜ＳＩＧ１５は、それぞれＶ０´（＝−Ｖ０），Ｖ１´（＝−Ｖ１），…，Ｖ１５´（＝−Ｖ１５）にそれぞれ設定される。
【０１１８】
図１４は、画像表示装置１００における画素電極電位の変化を説明するタイミングチャートである。
【０１１９】
図１４を参照して、時刻ｔ０において垂直走査周期が開始され、対応する垂直走査線ＶＳＬが活性化（Ｈレベル）される。時刻ｔ０からリセット期間および転送期間が経過した時刻ｔ２において、２n個の階調制御信号のうちのｎビットの映像信号のデコード結果に対応する１個が、階調表示信号として水平走査線ＨＳＬに伝達される。
【０１２０】
垂直走査線ＶＳＬの活性化期間において、画素電極ノードは水平走査線ＨＳＬの電位レベルによってが充電されるので、画素電極電位は、映像信号のデコード結果に応じて選択された階調制御信号が有する電位レベルと等しくなる。
【０１２１】
水平走査周期が終了する時刻ｔ３に先立って、垂直走査線ＶＳＬが非活性化（Ｌレベル）されて、液晶駆動回路中のＴＦＴ素子１２がオフされる。これに応じて、画素電極ノードは水平走査線ＨＳＬと切離されるが、保持容量１３によって画素電極電位は保持される。
【０１２２】
時刻ｔ０より垂直走査周期Ｔｖが経過した時刻ｔ００より、次のフレームに対応する画像を表示するために同様の動作が実行され、当該フレームにおける映像信号に対応する画素電極電位が書込まれて、階調表示が実行される。図１４においては、一例として画素の交流駆動の周期を、垂直走査周期の１周期としているので、水平走査線ＨＳＬに伝達される階調制御信号の信号レベルの極性は、垂直走査周期ごとに反転される。
【０１２３】
［実施の形態２］
図１５は、実施の形態２に従う液晶表示装置２００の全体構成を示す概略ブロック図である。
【０１２４】
図１５を参照して、液晶表示装置２００は、実施の形態１の従う液晶表示装置１００に比較して、階調制御信号生成回路８０に代えて階調制御信号生成回路１８０を備える点と、画素電位信号生成回路９０を新たに備える点と、水平走査回路１４０を水平走査回路４０に代えて備える点とで異なる。また、液晶表示部２０中の各画素１１０は、実施の形態１の画素１０と異なる構成を有する。液晶表示装置２００のその他の構成および動作については、実施の形態１に従う液晶表示装置１００と同様であるので、説明は繰り返さない。
【０１２５】
図１６は、画素１１０の構成を示す回路図である。
図１６を参照して、画素１１０は、液晶駆動回路１１１と、液晶表示素子１４とを含む。
【０１２６】
液晶駆動回路１１１は、図２で説明した液晶駆動回路１１０と比較して、画素電極電位を、水平走査線ＨＳＬではなく画素信号線ＶＰＬから受ける点、および画素信号線ＶＰＬと画素電極ノードＮａとの間に配置されるスイッチ素子であるＴＦＴ素子１１２，１１４をさらに有する点で異なる。
【０１２７】
液晶駆動回路１１１は、垂直走査線ＶＳＬの電位レベルに応じて、水平走査線ＨＳＬおよびＴＦＴ素子１１２のゲートとの間を電気的に結合するスイッチ素子であるＴＦＴ素子１２と、画素信号線ＶＰＬと画素電極ノードＮａとの間に直列に接続されるＴＦＴ素子１１２および１１４と、画素電極ノードＮａと共通配線ＣＬとの間に接続される保持容量１３とを有する。
【０１２８】
ＴＦＴ素子１１４のゲートは垂直走査線ＶＳＬ接続される。したがって、液晶駆動回路１１１は、垂直走査線ＶＳＬが活性化（Ｈレベル）されている場合においては、水平走査線ＨＳＬが活性化（Ｈレベル）されている期間において、ＴＦＴ素子１１２および１１４の両方がオンして、画素信号線ＶＰＬと画素電極ノードＮａとを接続する。これにより、画素電極ノードＮａは、画素信号線ＶＰＬによって充電される。
【０１２９】
垂直走査線ＶＳＬおよび水平走査線ＨＳＬのいずれか一方が非活性化（Ｌレベル）された場合には、画素信号線ＶＰＬと画素電極ノードＮａとの間は遮断されて、画素電極ノードＮａの電位レベルは保持容量１３によって保持される。
【０１３０】
このように、画素１１０においては、画素電極電位は、水平走査線ＨＳＬからではなく、画素電位信号生成回路９０からの画素電位信号Ｖｐｘを供給する画素信号線ＶＰＬから与えられる。
【０１３１】
図１７は、階調制御信号生成回路１８０の動作を説明するタイミングチャートである。
【０１３２】
図１７を参照して、階調制御信号ＳＩＧ０〜ＳＩＧ１５は、それぞれパルス幅の異なるデジタル信号に設定される。階調制御信号ＳＩＧ０〜ＳＩＧ１５の活性化（Ｌレベル→Ｈレベル）タイミングは同期しているが、非活性化タイミング（Ｈレベル→Ｌレベル）がそれぞれ異なる。
【０１３３】
図１８は、階調制御信号生成回路１８０の構成を示すブロック図である。
図１８を参照して、階調制御信号生成回路１８０は、４ビットのカウンタ回路１８２と、カウンタ回路１８２が出力する４ビットのカウント信号をデコードするデコードユニット４５と、デコードユニットの出力する２n＝１６個のワンショットパルスにそれぞれ対応して設けられるフリップフロップ回路１８２−０２〜１８２−１５とを有する。
【０１３４】
カウンタ回路１８２は、サンプリングクロックＳＣＬＫおよびサンプリングリセット信号ＳＲＳＴに応じて動作する。サンプリングクロックＳＣＬＫは、図１８におけるサンプリング／ラッチ期間Ｔｓｌを２n＝１６分割するための周波数を有するクロック信号である。サンプリングリセット信号ＳＲＳＴは、カウンタ回路１８２のカウント信号をリセットするための信号であり、サンプリング／ラッチ期間が開始される時刻ｔ２において活性化される。
【０１３５】
カウンタ回路１８２の出力するカウント信号Ｔ０′〜Ｔ３′は、図５で説明したデコードクロックＴ０〜Ｔ３について、転送期間Ｔｔｒをサンプリング／ラッチ期間Ｔｓｍに置換えた信号となる。したがって、デコードユニット４５が出力する２n＝１６個のワンショットパルスは、図５に示した２n＝１６通りのデコード結果にそれぞれ対応するデコードパルスＤＰと同様であり、サンプリング／ラッチ期間を２n＝１６分割した、いずれかの期間において、活性化されたワンショットパルスとなる。
【０１３６】
フリップフロップ１８２−０〜１８２−１５の各々は、セット入力としてイネーブル信号ＳＩＧｅｎｂを共通に受ける。したがって、フリップフロップ１８２−０〜１８２−１５がそれぞれ出力する階調制御信号ＳＩＧ０〜ＳＩＧ１５の立上がりタイミングは同期することになる。一方、フリップフロップ１８２−０〜１８２−１５は、リセット入力として、デコードユニット４５の出力する２n＝１６個のワンショットパルスのそれぞれを受ける。
【０１３７】
これにより、フリップフロップ１８２−０〜１８２−１５がそれぞれ出力する階調制御信号ＳＩＧ０〜ＳＩＧ１５は、ＳＩＧ０からＳＩＧ１５の順番に、１／２n×Ｔｓｌずつ活性化期間が長く設定されるパルス信号となる。
【０１３８】
水平走査回路１４０は、水平走査回路４０と比較して、階調制御回路の構成が異なる。
【０１３９】
図１９は、実施の形態２に従う液晶表示装置における階調制御回路１４６の構成を示すブロック図である。
【０１４０】
図１９を参照して、階調制御回路１４６は、図７に示した階調制御回路４６Ｒと比較して、信号バッファ１４８をさらに有する点で異なる。
【０１４１】
実施の形態２においては、階調制御信号ＳＩＧ０〜ＳＩＧ１５は、活性化／非活性化タイミングが有意なデジタル信号であるため、これらの電位レベルは、ＨレベルとＬレベルとを識別できればよく、アナログ的な電位レベルは、意味を有さない。この点で、階調制御信号の電位レベルをそのまま階調表示を行なうための画素電極電位と対応づけた従来の技術の液晶表示装置５００と異なる。
【０１４２】
したがって、信号バッファ１４８を水平走査線ごとに設けて、信号増幅を実行することが可能である。これにより、各スイッチＳＷ０〜ＳＷ１５は、デジタルスイッチでよいので、トランスファゲートを構成するトランジスタのサイズを抑えることができ、この点からも水平走査回路の面積削減を図ることができる。
【０１４３】
また、液晶表示装置２００においては、階調制御信号ＳＩＧ０〜ＳＩＧ１５の電位レベルは、階調表示を実行するために画素電極ノードに与えられる電位レベルとは直接の関係がないため、スイッチＳＷ０〜ＳＷ１５のオン抵抗のばらつきによって、階調表示のための画素電極電位が直接影響を受けることがない。この結果、同一の映像信号に対する階調表示のばらつきを低減することができる。
【０１４４】
階調制御回路１４６のその他の構成および動作は、図７に示した階調制御回路４６Ｒと同様であるので、説明は繰り返さない。
【０１４５】
図２０は、画像電位信号生成回路９０の構成を示すブロック図である。
図２０を参照して、画像電位信号生成回路９０は、階調制御信号生成回路１８０と共通のサンプリングクロックＳＣＬＫおよびサンプリングリセット信号ＳＲＳＴに応じて動作するカウント回路１８２と、カウント回路９２の出力する４ビットのカウント信号Ｔ０′〜Ｔ３′の信号レベルの組合せに応じた電位Ｖｄａ出力するＤ／Ａコンバータ回路９４と、電位Ｖｄａを絶対値はそのままで極性のみを反転する電位反転レギュレータ９５と、Ｄ／Ａコンバータ９４の出力と電位反転レギュレータ９５の出力とのいずれか一方を極性切替信号に応じて出力する切替回路９６とを有する。
【０１４６】
切替回路９６は、画素信号線ＶＰＬに対して、画素電位信号Ｖｐｘを出力する。カウント信号Ｔ０′〜Ｔ３′は、サンプリングクロックＳＣＬＫの活性化エッジに応じて、カウントアップされて、Ｄ／Ａコンバータ回路９４の出力電位は、ステップ状に増加する。水平走査周期の開始ごとにサンプリングリセット信号ＳＲＳＴは活性化される。これにより、画素電位信号Ｖｐｘは、図２１に示すように、階段状の電位信号となる。また、極性切替信号によって、画素電位信号Ｖｐｘの極性を切替えることができ、正電位および負電位のいずれによっても、階段状の電位を発生することができ、各液晶表示素子を交流駆動して、焼付きを防止することができる。
【０１４７】
図２１は、画像表示装置２００における画素電極電位の変化を説明するタイミングチャートである。
【０１４８】
図２１を参照して、垂直走査周期が開始される時刻ｔ０において、垂直走査線ＶＳＬが活性化される。リセット期間および転送期間が経過した時刻ｔ２において、水平走査線に、映像信号のデコード結果に応じた階調表示制御信号ＳＣＧが伝達される。これにより、映像信号のデコード結果に対応する期間だけ水平走査線ＨＳＬは活性化（Ｈレベル）される。水平走査線ＨＳＬの活性化期間中において、画素信号線と画素電極ノードとが接続されて、画素電極電位は、画素電位信号Ｖｐｘと等しくなる。
【０１４９】
時刻ｔｘにおいて、映像信号のデコード結果に応じたタイミングで、水平走査線ＨＳＬが非活性化され、画素信号線ＶＰＬと画素電極ノードＮａとは遮断される。したがって、画素電極電位は時刻ｔｘにおける電位レベルが保持される。時刻ｔ３において水平走査周期が終了すると、次の画素に対して、画素電位信号を供給するために画素電位信号Ｖｐｘは一旦リセットされる。
【０１５０】
このようにして、映像信号のデコード結果に基づいて水平走査線の活性化期間を制御するとともに、階段状に変化する画素電位信号Ｖｐｘによって画素電極電位を与えることによって、映像信号のデコード結果に対応した電位レベルを画素電極ノードに伝達することができる。これにより、デジタル信号である映像信号に応じた階調表示を各画素において実行することができる。
【０１５１】
なお、液晶表示装置２００においては、画素電位信号Ｖｐｘを、三角波のような、直線状に電位レベルが推移する信号としても、同様の階調表示制御を行なうことができる。ただし、この場合には、水平走査線ＨＳＬが非活性化の非活性タイミングが素子特性等によってばらつくと、画素電極電位が直接影響を受けるので、同一の映像信号に対する階調表示のばらつきを生じさせてしまうおそれがある。
【０１５２】
［実施の形態３］
図２２は、本発明の実施の形態３に従う液晶表示装置３００の全体構成を示す概略ブロック図である。
【０１５３】
図２２を参照して、液晶表示装置３００は、実施の形態１の液晶表示装置１００と比較して、階調制御信号生成回路１８０に代えて階調制御信号生成回路２８０を備える点および画素電位信号生成回路１９０を新たに備える点で異なる。また、液晶表示部２０に行列状に配置される画素２１０は、実施の形態１で示した画素１０とは異なる構成を有する。
【０１５４】
図２３は、実施の形態３に従う画素２１０の構成を示す概念図である。
図２３を参照して、画素２１０は、複数の副画素に分割される。図２３においては、１つの画素を映像信号のビット数である４個の副画素ＳＰＸ−０〜ＳＰＸ−３に分割する例を示している。このように、各画素を複数の副画素に分割することにより、各副画素について、オン（最大輝度）およびオフ（最小輝度）のみを独立に制御することによって、オン選択された副画素副画素の面積に比例する階調表示を行なうことが可能である。
【０１５５】
たとえば、図２３に示すように、副画素ＳＰＸ−０〜ＳＰＸ−３の表示面積を、それぞれＳ、２Ｓ、４Ｓおよび８Ｓと設定することにより、ｎ＝４個の副画素のオン／オフ選択によって、２n＝１６階調の階調表示を実行することができる。
【０１５６】
各画素は、同様のメッシュによって分割されるものとする。これにより、液晶表示部２０においては、副画素が行列状に配置されることになる。液晶表示装置３００においては、垂直走査線および水平走査線は、この副画素の各行および各列に対応してそれぞれ設けられる。
【０１５７】
図２４は、実施の形態３に従う副画素の構成を示す回路図である。
図２４においては、副画素を総括的に符号ＳＰＸで示すものとする。
【０１５８】
図２４を参照して、副画素ＳＰＸは、液晶駆動回路２１１と、液晶表示素子１４とを含む。各副画素ＳＰＸに対応して、水平走査線ＨＳＬおよび２本の垂直走査線ＶＳＬ１，ＶＳＬ２、共通配線ＣＬおよび画素信号線ＶＰＬが設けられる。
【０１５９】
液晶駆動回路２１１は、第１の垂直走査線ＶＳＬ１の活性化に応じて、水平走査線ＨＳＬと内部ノードＮｘとを電気的に結合するＴＦＴ素子１２と、共通配線ＣＬと内部ノードＮｘとの間に結合され、内部ノードＮｘの電位レベルを保持するための制御容量素子１１６と、内部ノードＮｘの電位レベルに応じて、共通配線ＣＬおよび画素信号線ＶＰＬのうちのいすれか一方と画素電極ノードＮａとを電気的に結合するための画素電位供給回路２１２とを含む。
【０１６０】
画素電位供給回路２１２は、内部ノードＮｘの電位レベルに応じて、相補的にオン／オフするスイッチ素子１１２および１１８と、第２の垂直走査線ＶＳＬ２の活性化に応じて、同時にオンするスイッチ素子１２２および１２４とを有する。スイッチ素子１１２，１１８，１２２，１２４は、ＴＦＴ素子とすればよく、スイッチ素子１１２および１１８を相補的にオン／オフさせるためには、スイッチ素子１１２をｎ型ＴＦＴ素子として、スイッチ素子１１８をｐ型ＴＦＴ素子とすればよい。
【０１６１】
第２の垂直走査線ＶＳＬ２の活性化によってＴＦＴ素子１２２および１２４がオンする。第２の垂直走査線ＶＳＬ２の活性化期間中において、内部ノードＮｘの電位レベルに応じて、ＴＦＴ素子１１２および１１８のいずれかがオンすることによって、共通配線ＣＬおよび画素信号線ＶＰＬのうちのいすれか一方と画素電極ノードＮａとが電気的に結合される。
【０１６２】
したがって、第２の垂直走査線ＶＳＬ２を活性化することによって、新たに第１の垂直走査線および水平走査線を活性化して、映像信号に対応する階調表示信号を画素に書込まなくても、画素電極電位を長期間維持して、同一の表示内容を保持することが可能となる。
【０１６３】
一方、このような制御容量素子１１６を有しない画素の構成においては、同一の表示内容を保持する場合においても、垂直走査周期ごとに、同一データを繰返し書込む必要が生じる。
【０１６４】
このように、液晶駆動回路内に制御容量素子１１６を設けて、副画素のオン／オフを選択する信号を副画素内で保持できる構成とすることにより、表示画面を変化させる必要がない場合におけるデータ書換周期を大幅に延長することができる。
【０１６５】
これにより、たとえば携帯電話機の待ち受け時に相当するような、同一の表示画像が長時間表示される場合において、データ書換回数を極力少なくすることが可能となり、消費電力の低減を図ることが可能である。すなわち、このような構成は、低消費電力化が特に要求される、携帯電話や携帯情報端末等に適した構成であるといえる。
【０１６６】
図２５は、階調制御信号生成回路２８０の動作を説明するためのタイミングチャートである。
【０１６７】
図２５を参照して、サンプリング／ラッチ期間Ｔｓｌは、各画素に含まれる副画素の個数分の期間Ｔｄｖ０〜Ｔｄｖ３に分割される。サンプリング／ラッチ期間の４分割された期間Ｔｄｖ０〜Ｔｄｖ３は、副画素ＳＰＸ−０〜ＳＰＸ−３のオン／オフ状態を制御するための情報をそれぞれ有する。すなわち、これら４個の期間Ｔｄｖ０〜Ｔｄｖ３についての、Ｈレベル／Ｌレベルの１６通りの組合わせは、１６個の階調制御信号ＳＩＧ０〜ＳＩＧ１５とそれぞれ対応する。
【０１６８】
図２６は、階調制御信号生成回路２８０の構成を示す回路図である。
図２６を参照して、階調制御信号生成回路２８０は、クロック信号ＤＳＣＬＫおよびリセット信号ＤＲＳＴに応じて２ビットのカウント信号を生成するカウンタ回路２８２と、カウンタ回路２８２が生成する２ビットのカウント信号に応じたデコードを行なうデコードユニット２４５とを有する。
【０１６９】
クロック信号ＤＳＣＬＫは、サンプリング／ラッチ期間Ｔｓｌを４分割するために、その周期は、Ｔｓｍ／２に設定される。カウンタ回路３８２は、クロック信号ＤＳＣＬＫの立上がり／立下がりエッジに応答して、２ビットのカウント信号のカウントアップを実行する。カウンタ回路３８２のカウント動作は、リセット信号ＤＲＳＴの活性化によってクリアされる。
【０１７０】
デコードユニット２４５は、既に説明したデコードユニット４５と類似の構成を有し、２ビットのカウント信号に対するデコードを実行する。したがって、デコードユニット２４５の出力信号ＯＵＴ０，ＯＵＴ１，ＯＵＴ２およびＯＵＴ３は、それぞれ図２５中におけるＳＩＧ，ＳＩＧ２，ＳＩＧ４およびＳＩＧ８に相当する。
【０１７１】
階調制御信号生成回路２８０は、さらに論理回路２８５を有する。論理回路２８５は、デコードユニット２４５から出力される４個の出力信号ＯＵＴ０〜ＯＵＴ３を組合わせることによって、図２５に示されるような１６通りの階調制御信号ＳＩＧ０〜ＳＩＧ１５を生成する。
【０１７２】
図２７は、画素電位信号生成回路１９０の構成を示す回路図である。
図２７を参照して、画素電位供給回路１９０は、一定電位Ｖｄを反転する電位反転レギュレータ１９４と、極性切替信号に応じて、Ｖｄおよび−Ｖｄのいずれか一方を画素電位信号Ｖｐｘとして出力する切替回路１９２を有する。
【０１７３】
図２８は、画像表示装置３００における画素電極電位の変化を説明するタイミングチャートである。
【０１７４】
図２８を参照して、時刻ｔ０において、垂直走査が開始される。時刻ｔ０からリセット期間および転送期間が経過した時刻ｔ２において、サンプリング／ラッチ期間が開始され、サンプリング／ラッチ期間Ｔｓｌを４分割した期間のそれぞれにおいて、第１の垂直走査線ＶＳＬ１−０〜ＶＳＬ１−３が順に活性化される。これに応じて、各副画素においてＴＦＴ素子１２がオンして、水平走査線ＳＨＬに伝達された階調表示信号が内部ノードＮｘに取込まれ保持される。
【０１７５】
時刻ｔｙにおいて第２の垂直走査線ＶＳＬ２−０〜ＶＳＬ２−３が活性化（Ｈレベル）される。このタイミングで、画素電位信号生成回路１９０による画素電位信号Ｖｐｘの極性も切替えられる。第２の垂直走査線ＶＳＬ２−０〜ＶＳＬ２−３の活性化に応じて、各副画素において、内部ノードＮｘに保持された電位レベルに応じて、画素電極ノードＮａが共通配線ＣＬもしくは画素信号線ＶＰＬのいずれかと接続される。これにより、映像信号のデコード結果に応じて、画素内における副画素のオン／オフ選択が実行される。第２の垂直走査線ＶＳＬ２−０〜ＶＳＬ２−３が非活性化されても、各副画素における画素電極電位は、保持容量１３によって保持される。
【０１７６】
第２の垂直走査線ＶＳＬ２−０〜ＶＳＬ２−３は、垂直走査周期ごと、すなわち１フレームの表示ごとに活性化される。したがって、垂直走査周期ごとに画素電極ノードＮａを共通配線ＣＬもしくは画素信号線ＶＰＬと電気的に結合することができる。この結果、同一内容を続けて表示する場合には、第１の垂直走査線および水平走査線を活性化して、映像信号に対応する階調表示信号を画素に書込む周期Ｔｗｔを垂直走査周期Ｔｖよりもかなり長くとることができる。したがって、同一の表示内容を保持する場合における低消費電力化を図ることができる。
【０１７７】
［実施の形態３の変形例］
既に述べたように、副画素ＳＰＸの構成は、表示画像の変更が必要ない場合において、データ書込頻度を削減して低消費電力化を図ることが可能である。そこで、このような画素の構成は、携帯電話や携帯情報端末等のバッテリ駆動機器に適している。
【０１７８】
図２９は、本発明の実施の形態３の変形例に従う携帯電話機４００の構成を示す概念図である。
【０１７９】
図２９を参照して、携帯電話機４００が備える表示部は、実施の形態３に従う液晶駆動装置３００によって構成される。液晶表示装置３００の構成および動作については既に説明したとおりであるので繰返さない。これにより、低消費電力化を図るとともに、デジタルデータの映像信号に基づいて、回路面積を削減した階調表示が実行できるので、携帯電話機に要求される低消費電力化および小型軽量化のニーズにマッチした構成とすることができる。
【０１８０】
図３０は、実施の形態３の変形例に従う携帯情報端末４１０の構成を示す概念図である。
【０１８１】
図３０を参照して、携帯情報端末４１０は、表示部として実施の形態３に従う液晶表示装置３００を表示部として備える。これにより、携帯情報端末機器４１０は、携帯電話機４００と同様に、低消費電力化および小型軽量化を有効に図ることが可能となる。
【０１８２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１８３】
【発明の効果】
請求項１〜３記載の液晶表示装置は、ｎビットの映像信号のデコード結果に応じて活性化期間が変化する１ビットのデコードパルス信号によって階調表示制御を行なうので、デコード結果を伝達する信号配線の増大を回避することができる。この結果、画素間のピッチ制約によって解像度を低下させることなく、デジタル信号に基づいた多段階階調表示を実行することができる。
【０１８４】
請求項５記載の液晶表示装置は、デコードパルス信号の２n通りの活性化期間とそれぞれ同期した２n個のタイミングパルスに応じてデコードパルス信号をラッチすることによって、階調制御信号の選択を行なうので、１ビットのデコードパルス信号によって、ｎビットの映像信号のデコード結果に応じた階調表示制御が可能である。
【０１８５】
請求項４および７記載の液晶表示装置は、映像信号のデコード結果に対応してデコードパルス信号が活性化される期間に先立って、全てのスイッチ回路を一旦オフすることができる。この結果、以前のデコード結果に対応する階調制御信号の伝達を防止することができるので、請求項２および５記載の液晶表示装置が奏する効果に加えて、動作の安定化を図ることが可能である。
【０１８６】
請求項６記載の液晶表示装置は、デジタル信号である階調制御信号を選択し、さらに信号バッファによって増幅して階調表示信号を生成する。この結果、各階調制御信号線と水平走査線との間に配置されるスイッチ回路の電流駆動能力を低減することができるので、請求項５記載の液晶表示装置が奏する効果に加えて、回路面積の削減を図ることができる。
【０１８７】
請求項８記載の液晶表示装置は、それぞれが異なる電位レベルを有する２n個の階調制御信号のうちの１個をｎビットの映像信号のデコード結果に応じて選択し、水平走査線を介して画素電極に供給することによって、請求項１記載の液晶表示装置が奏する効果を享受することができる。
【０１８８】
請求項９および１１に記載の液晶表示装置は、デジタル信号である階調制御信号によって制御される水平走査線の活性化期間において、画素信号線と画素電極との間を接続することによって、ｎビットの映像信号のデコード結果に応じた電位レベルを画素電極に供給する。この結果、デジタル信号である階調制御信号によって、階調表示を行なうことができるので、アナログ信号である階調制御信号を直接画素電極に供給する場合よりも、階調表示のばらつきを低減することができる。
【０１８９】
請求項１０記載の液晶表示装置は、画素信号の電位レベルをステップ状に変化させるので、請求項９記載の液晶表示装置が奏する効果に加えて、階調制御信号によって制御される水平走査線の活性化期間の微小なずれに起因する階調表示のばらつきを低減することができる。
【０１９０】
請求項１２〜１４に記載の液晶表示装置は、ｎビットの映像信号のデコード結果に応じてｎ個の副画素のオン／オフ制御することによって、各画素における階調表示を行なう。この結果、デジタル信号である階調制御信号によって、階調表示を行なうことができるので、アナログ信号である階調制御信号を直接画素電極に供給する場合よりも、階調表示のばらつきを低減することができる。さらに、各副画素においては、制御用容量素子によって内部ノードに保持される電位レベルに応じて、第１および第２の基準電位配線の一方と各副画素中の画素電極との接続状態を維持できる。したがって、同一画像を連続して表示する場合において、垂直走査線および水平走査線を駆動した各画素へのデータ書込動作を実行する必要がなく、低消費電力化を図ることができる。また、各副画素において、第１および第２の基準電位配線の一方と各副画素中の画素電極との接続されることにより、画素電極電位の変動を抑えられるので、表示品位の低下を防止することができる。
【０１９１】
請求項１５記載の液晶表示装置は、共通電極との電位差がゼロおよび液晶駆動電位である２つの電位を、第１および第２の基準電位配線によってそれぞれ伝達するので、請求項１２記載の液晶表示装置が奏する効果に加えて、副画素間の表示コントラストを強調することができる。
【０１９２】
請求項１６および１７記載のバッテリ駆動機器は、ｎビットの映像信号のデコード結果に応じて活性化期間が変化する１ビットのデコードパルス信号によって階調表示制御を行なう液晶表示部を備えるので、デコード結果を伝達する信号配線の増大を回避することができる。この結果、画素間のピッチ制約によって解像度を低下させることなく、デジタル信号に基づいた多段階階調表示を実行することができる。また、ｎビットの映像信号のデコード結果に応じてｎ個の副画素のオン／オフ制御することによって、各画素における階調表示を行なう。この結果、デジタル信号である階調制御信号によって、階調表示を行なうことができるので、アナログ信号である階調制御信号を直接画素電極に供給する場合よりも、階調表示のばらつきを低減することができる。さらに、各副画素においては、制御用容量素子によって内部ノードに保持される電位レベルに応じて、第１および第２の基準電位配線の一方と各副画素中の画素電極とを接続できる。したがって、同一画像を連続して表示する、いわゆる待ち受け時において、垂直走査線および水平走査線を駆動した各画素へのデータ書込動作を実行する必要がなく、低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態に従う液晶表示装置１００の全体構成を示すブロック図である。
【図２】  画素１０の構成を示す回路図である。
【図３】  水平走査回路４０の構成を示すブロック図である。
【図４】  デコード回路の構成を示す回路図である。
【図５】  デコードユニットの動作を説明するタイミングチャートである。
【図６】  デコードクロック生成回路６０の構成例を示す図である。
【図７】  階調制御回路の構成を示す回路図である。
【図８】  タイミングパルス生成回路７０の構成を示す回路図である。
【図９】  タイミングパルスＬＰ０〜ＬＰ１５の活性化タイミングを説明するタイミングチャートである。
【図１０】  階調制御信号の電位レベルを説明する概念図である。
【図１１】  階調制御信号生成回路８０の構成を示す回路図である。
【図１２】  正電位駆動時における階調制御信号の信号レベルを説明するタイミングチャートである。
【図１３】  負電位駆動時における階調制御信号の信号レベルを説明するタイミングチャートである。
【図１４】  画像表示装置１００における画素電極電位の変化を説明するタイミングチャートである。
【図１５】  実施の形態２に従う液晶表示装置２００の全体構成を示す概略ブロック図である。
【図１６】  画素１１０の構成を示す回路図である。
【図１７】  制御信号生成回路１８０の動作を説明するタイミングチャートである。
【図１８】  階調制御信号生成回路１８０の構成を示すブロック図である。
【図１９】  実施の形態２に従う液晶表示装置における階調制御回路１４６の構成を示すブロック図である。
【図２０】  画像電位信号生成回路９０の構成を示すブロック図である。
【図２１】  画像表示装置２００における画素電極電位の変化を説明するタイミングチャートである。
【図２２】  本発明の実施の形態３に従う液晶表示装置３００の全体構成を示す概略ブロック図である。
【図２３】  実施の形態３に従う画素２１０の構成を示す概念図である。
【図２４】  実施の形態３に従う副画素の構成を示す回路図である。
【図２５】  階調制御信号生成回路２８０の動作を説明するためのタイミングチャートである。
【図２６】  階調制御信号生成回路２８０の構成を示す回路図である。
【図２７】  画素電位信号生成回路１９０の構成を示す回路図である。
【図２８】  画像表示装置３００における画素電極電位の変化を説明するタイミングチャートである。
【図２９】  本発明の実施の形態３の変形例に従う携帯電話機４００の構成を示す概念図である。
【図３０】  実施の形態３の変形例に従う携帯情報端末４１０の構成を示す概念図である。
【図３１】  従来の液晶表示装置５００の全体構成を説明する概略ブロック図である。
【図３２】  デジタル映像信号に基づいて階調表示を行なうための水平走査回路５４０の構成を示すブロック図である。
【図３３】  従来のデコード回路および階調制御回路の構成を詳細に説明するブロック図である。
【図３４】  アナログスイッチの構成を示す回路図である。
【符号の説明】
１０，１１０，２１０  画素、２０  液晶表示部、３０  垂直走査回路、４０水平走査回路、５０  主制御回路、６０  デコードクロック生成回路、７０  タイミングパルス生成回路、８０，１８０，２８０  階調制御信号生成回路、９０，１９０  画素電位信号生成回路、ＨＳＬ  水平走査線、ＶＳＬ，ＶＳＬ１，ＶＳＬ２  垂直走査線、ＣＬ  共通配線、Ｎａ  画素電極ノード、Ｎｂ  共通電極ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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