(57)【特許請求の範囲】
【請求項１】
各々が一つの回路ブロックである複数のモジュールを含む半導体装置において回路の配線を決定する方法であって、
互いに接続するモジュールのモジュール端子を同一のレイヤーに配置し、
該レイヤー以下の一つ或いは複数のレイヤーを用いて該互いに接続するモジュールのうちで物理レイアウトが決まっていないモジュールと接続するモジュールの各々の内部で該モジュール端子につながる配線を決定し、
該レイヤー以下の一つ或いは複数のレイヤーを用いて該モジュール端子間を接続する配線を決定し、
該互いに接続するモジュールの一方である第１のモジュールが、内部配線が決定済みである場合には、該第１のモジュールの使用する最上位層を検出し、
該互いに接続するモジュールのもう一方である第２のモジュールで、該最上位層と同一の層まで到達するように、該モジュール端子につながる配線を決定する
各段階を含むことを特徴とする配線設計方法。
【請求項２】
各々が一つの回路ブロックである複数のモジュールを含む半導体装置において回路の配線を決定するための設計支援装置であって、
互いに接続するモジュールのモジュール端子を同一のレイヤーに配置する手段と、
該レイヤー以下の一つ或いは複数のレイヤーを用いて該互いに接続するモジュールのうちで物理レイアウトが決まっていないモジュールと接続するモジュールの各々の内部で該モジュール端子につながる配線を決定する手段と、
該レイヤー以下の一つ或いは複数のレイヤーを用いて該モジュール端子間を接続する配線を決定する手段と、
該互いに接続するモジュールの一方である第１のモジュールが、内部配線が決定済みである場合には、該第１のモジュールの使用する最上位層を検出する手段と、
該互いに接続するモジュールのもう一方である第２のモジュールで、該最上位層と同一の層まで到達するように、該モジュール端子につながる配線を決定する手段
を含むことを特徴とする設計支援装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体集積回路の設計方法及び設計支援装置に関し、詳しくはアンテナエラーを回避しながら半導体集積回路を設計する半導体集積回路の配線設計方法及び設計支援装置に関する。
【０００２】
【従来の技術】
半導体装置を製造する場合、製造プロセス中のプラズマ照射によって、ウェーハが電気的に帯電し、この電荷によってトランジスタのゲート酸化膜が損傷することがある。このようなプラズマ照射による損傷を避けるためには、半導体装置を設計する段階で、アンテナ比を用いたアンテナチェックを行う必要がある。
【０００３】
アンテナ比とは、あるゲートに着目した場合、そのゲートに接続している配線及びビアの全面積と、着目しているゲートの面積との比率を表わす。この比率が大きくなる、即ちゲートに接続している配線及びビアの全面積が相対的に大きくなると、ゲートの単位面積あたりに帯電する電荷量が増え、損傷が起こりやすくなる。従って、このアンテナ比がある制限値以下になるように、設計段階においてチェックを行うことが必要になる。
【０００４】
【発明が解決しようとする課題】
半導体装置を設計する場合、まず半導体チップ内で回路の各機能ブロックに対応するモジュールを設計し、モジュール内の配線を決定する。その後機能ブロック同士をつなぐ配線、即ちモジュール間の配線を決定する。
【０００５】
問題なのは、モジュール内の配線を設計した段階ではアンテナエラーが起こらないように設計されていても、モジュール間を配線する段階で、セル入力（ゲート）へ接続される配線の総面積が、許容可能アンテナ比の限界を超えてしまう場合が有り得ることである。このような場合には、モジュール内の設計段階に戻ってモジュール内配線を決めなおすことが必要になり、配線レイアウトで要する処理時間の増大につながる。以下にこれを、例を挙げて説明する。
【０００６】
図１は、モジュール内及びモジュール間の配線の様子を示す半導体装置の平面図である。図２は、図１の配線を横方向から示す半導体装置の断面図である。
【０００７】
図１の半導体装置において、モジュール１０は、モジュール１０内のあるセル（論理素子）への入力であるセル入力部１１と、モジュール端子１２と、セル入力部１１とモジュール端子１２とを接続する配線Ｌ１乃至Ｌ４を含む。またモジュール１３は、モジュール１３内のあるセル（論理素子）からの出力であるセル出力部１４と、モジュール端子１５と、セル出力部１４とモジュール端子１５とを接続する配線Ｌ９及びＬ１０を含む。図１に示されるように、モジュール端子１２とモジュール端子１５との間は、モジュール間配線Ｌ５乃至Ｌ８で接続される。
【０００８】
図２に示されるように、配線Ｌ１及びＬ３はメタル第一層２１に設けられ、配線Ｌ２、Ｌ４、Ｌ５、Ｌ７、及びＬ１０はメタル第二層２２に設けられ、配線Ｌ６、Ｌ８、及びＬ９はメタル第三層２３に設けられる。図１と対比させれば分かるように、メタル第一層２１の配線とメタル第三層２３の配線は、図１の横方向に延在し、メタル第二層２２の配線は、図１の縦方向に延在する。またセル入力部１１はポリシリコン層２４に設けられ、セル出力部１４は拡散層２５に設けられる。
【０００９】
図２において、メタル第一層２１からメタル第三層２３まで、下の層から順番に着目していく。まずメタル第一層２１に着目した場合、配線Ｌ１がセル入力部１１に接続されている。次にメタル第二層２２に着目した場合、配線Ｌ２、Ｌ４、及びＬ５がセル入力部１１に接続されている。従って、半導体装置を製造するプロセスにおいて、メタル第二層２２を形成した時点で、配線Ｌ１、Ｌ２、Ｌ４、及びＬ５の全面積分に相当する電荷がセル入力部１１に蓄積されることになる。
【００１０】
セル入力部１１の許容可能アンテナ比を考えた場合、配線Ｌ１、Ｌ２、及びＬ４までは許容可能であるが、配線Ｌ５を加えると許容範囲を超えるとする。この場合、モジュール内配線Ｌ１、Ｌ２、及びＬ４ではアンテナエラーが起きないように設計されていても、モジュール間配線Ｌ５を接続することで許容範囲を超えてしまい、セル入力部１１が損傷することになる。従ってこのような場合には、モジュール内の設計段階に戻ってモジュール内配線を決めなおすことが必要になり、配線レイアウトで要する処理時間の増大につながる。
【００１１】
従って本発明は、アンテナエラーを避ける効率的な配線設計方法及び設計支援装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１の発明では、各々が一つの回路ブロックである複数のモジュールを含む半導体装置において回路の配線を決定する方法は、互いに接続するモジュールのモジュール端子を同一のレイヤーに配置し、該レイヤー以下の一つ或いは複数のレイヤーを用いて該互いに接続するモジュールのうちで物理レイアウトが決まっていないモジュールと接続するモジュールの各々の内部で該モジュール端子につながる配線を決定し、該レイヤー以下の一つ或いは複数のレイヤーを用いて該モジュール端子間を接続する配線を決定し、該互いに接続するモジュールの一方である第１のモジュールが、内部配線が決定済みである場合には、該第１のモジュールの使用する最上位層を検出し、該互いに接続するモジュールのもう一方である第２のモジュールで、該最上位層と同一の層まで到達するように、該モジュール端子につながる配線を決定する各段階を含む。
【００１５】
請求項２の発明では、各々が一つの回路ブロックである複数のモジュールを含む半導体装置において回路の配線を決定するための設計支援装置は、互いに接続するモジュールのモジュール端子を同一のレイヤーに配置する手段と、該レイヤー以下の一つ或いは複数のレイヤーを用いて該互いに接続するモジュールのうちで物理レイアウトが決まっていないモジュールと接続するモジュールの各々の内部で該モジュール端子につながる配線を決定する手段と、該レイヤー以下の一つ或いは複数のレイヤーを用いて該モジュール端子間を接続する配線を決定する手段と、該互いに接続するモジュールの一方である第１のモジュールが、内部配線が決定済みである場合には、該第１のモジュールの使用する最上位層を検出する手段と、該互いに接続するモジュールのもう一方である第２のモジュールで、該最上位層と同一の層まで到達するように、該モジュール端子につながる配線を決定する手段を含む。
【００１８】
上記請求項１及び２の発明においては、モジュールの端子同士を同一のレイヤーに配置して、モジュール内の関連する配線及びモジュール間の配線は、このモジュール端子のレイヤー以下のレイヤーを用いてレイアウトする。従って、モジュール内でアンテナエラーが起こらないようにさえ配線されてあれば、実際の製造プロセスで下側のレイヤーから順番に配線を形成していって、最後にモジュール間をつなげる配線を端子に接続したときには、セル入力部側は必ずセル出力部側につながっていることになり、全ての電荷がセル出力部から放電される。また内部配線が決定済みであるモジュールと接続する場合には、モジュールの最上位レイヤーと同一のレイヤーまでモジュール内の配線を到達させると共に、モジュール間の配線はモジュール端子のレイヤー以下のレイヤーを用いてレイアウトする。従って、モジュール内でアンテナエラーが起こらないようにさえ配線が決めてあれば、実際の製造プロセスで下側のレイヤーから順番に配線を形成していって、最後にハードマクロの最上層であるレイヤーを形成したときには、セル入力部側は必ずセル出力部側につながっていることになり、全ての電荷がセル出力部から放電される。このようにして、本発明の配線設計方法によれば、配線設計時にモジュール間配線をする段階で、モジュール内配線に戻って設計しなおす必要が無くなり、アンテナエラーを回避しながらも効率的に配線することが可能となる。
【００２０】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２１】
図３は、本発明の第１の実施例による配線設計方法のフローチャートである。図４は、本発明による配線設計方法の各段階を説明するための図である。
【００２２】
図３のステップＳ１において、各モジュールの配置を決定する。即ち図４（ａ）に示されるように、半導体チップ３０の領域内で、機能ブロックである各モジュール３１及び４１の配置を決定する。これはフロアプランナーによって行われる。なおここでモジュールとは、ソフトマクロ３１とハードマクロ４１を含むものとする。ソフトマクロとは、対応するネットリストが存在して内部の論理構造が分かり、物理レイアウトが決まっていないモジュールである。ハードマクロとは、物理レイアウトは決定済みであり、論理データと共に物理データも持つモジュールである。
【００２３】
ステップＳ２において、モジュール端子の配置を決定する。即ち図４（ｂ）に示されるように、モジュール間をつなげるために互いに接続されるモジュール端子３２及び４２を検出し、それらの配置を決定する。ここでまずモジュール端子３２及び４２がモジュール間を接続するために必要であることは、ネットリストから得られる各モジュール間の接続関係の情報に基づいて判明する。ソフトマクロモジュール３１間を接続するモジュール端子３２が検出されると、これらのモジュール端子３２を同一のレイヤー上に配置する。ハードマクロ４１と接続するモジュールがある場合には、まずハードマクロ４１のライブラリ情報よりハードマクロの端子４２のレイヤーを判別し、接続するモジュールの端子４２を同一のレイヤーに配置する。
【００２４】
ステップＳ３において、ソフトマクロと接続するモジュールについては、モジュール端子のレイヤー以下のレイヤーを用いてモジュール内の配線を決定し、ハードマクロと接続するモジュールについては、当該ハードマクロで使用される最上位レイヤー迄到達するようにモジュール内の配線を決定する。即ち図４（ｃ）に示されるように、ソフトマクロ同士で接続するモジュール３１内部では、論理素子の入力であるセル入力部３４或いは論理素子の出力であるセル出力部３５をモジュール端子３２に接続する配線３３を配置し、かつこれらの配線３３をモジュール端子３２の位置するレイヤー以下のレイヤーを用いてレイアウトする。またハードマクロ４１と接続するモジュール３１内部では、論理素子の入力であるセル入力部４４をモジュール端子４２に接続する配線４３を配置し、かつこれらの配線４３を接続相手のハードマクロ４１の最上位レイヤーと同一レイヤー迄到達するようにレイアウトする。なお論理素子の入出力とモジュール端子との間を接続する配線以外は、上記制限に関係なく、任意のレイヤーを用いて配線して構わない。
【００２５】
ステップＳ４において、各モジュール内でアンテナ効果のチェックを行う。即ち各モジュール内の各論理素子入力につながる配線に関して、許容可能限度よりアンテナ比が小さくなるように配線されているか否かをチェックする。チェックの結果、問題があればステップＳ３に戻り、モジュール内の配線を修正する。問題が無ければ、ステップＳ５に進む。
【００２６】
ステップＳ５において、モジュール端子のレイヤー以下のレイヤーを用いてモジュール間の配線を決定する。即ち図４（ｄ）に示されるように、各モジュール３１及び４１間をモジュール間配線３６で接続するよう配線を決定し、かつこれらの配線３６をモジュール端子３２或いは４２が位置するレイヤー以下のレイヤーを用いてレイアウトする。
【００２７】
以上で処理を終了する。
【００２８】
図５は、本発明による配線設計方法によって決定されたモジュール内及びモジュール間の配線の一例を示す半導体装置の平面図である。図６は、図５の配線を横方向から示す半導体装置の断面図である。
【００２９】
図５の半導体装置において、ソフトマクロであるモジュール１１０は、モジュール１１０内のあるセル（論理素子）への入力であるセル入力部１１１と、モジュール端子１１２と、セル入力部１１１とモジュール端子１１２とを接続する配線Ｌ１１１乃至Ｌ１１３を含む。またソフトマクロであるモジュール１１３は、モジュール１１３内のあるセル（論理素子）からの出力であるセル出力部１１４と、モジュール端子１１５と、セル出力部１１４とモジュール端子１１５とを接続する配線Ｌ１１９及びＬ１２０を含む。図５に示されるように、モジュール端子１１２とモジュール端子１１５との間は、モジュール間配線Ｌ１１５乃至Ｌ１１８で接続される。
【００３０】
図６に示されるように、配線Ｌ１１１はメタル第一層１２１に設けられ、配線Ｌ１１２、Ｌ１１５、Ｌ１１７、及びＬ１２０はメタル第二層１２２に設けられ、配線Ｌ１１３、Ｌ１１６、Ｌ１１８、及びＬ１１９はメタル第三層１２３に設けられる。またセル入力部１１１はポリシリコン層１２４に設けられ、セル出力部１１４は拡散層１２５に設けられる。
【００３１】
図６において、メタル第一層１２１からメタル第三層１２３まで、下の層から順番に着目していく。まずメタル第一層１２１に着目した場合、配線Ｌ１１１がセル入力部１１１に接続されている。
【００３２】
次にメタル第二層１２２に着目した場合、配線Ｌ１１２がセル入力部１１１に接続されている。従って、半導体装置を製造するプロセスにおいて、メタル第二層１２２を形成した時点で、配線Ｌ１１１及びＬ１１２の全面積分に相当する電荷がセル入力部１１１に蓄積されることになる。
【００３３】
次にメタル第三層１２３に着目した場合、配線Ｌ１１３、Ｌ１１６、Ｌ１１８、及びＬ１１９がセル入力部１１１に接続されている。従って、半導体装置を製造するプロセスにおいて、メタル第三層１２３を形成した時点で、配線Ｌ１１１、Ｌ１１２、Ｌ１１３、Ｌ１１６、Ｌ１１８、及びＬ１１９の全面積分に相当する電荷が、セル入力部１１１に接続される部分に存在することになる。しかしこの場合、配線Ｌ１１９は配線Ｌ１２０を介して、セル出力部１１４にも接続されている。従って、上記の電荷は全てセル出力部１１４から放電されることになり、セル入力部１１１が損傷を受けることはない。
【００３４】
このように本発明の第１実施例の配線設計方法によれば、ソフトマクロであるモジュールの端子同士を同一のレイヤーに配置して、モジュール内の関連する配線及びモジュール間の配線は、このモジュール端子のレイヤー以下のレイヤーを用いてレイアウトする。従って、モジュール内でアンテナエラーが起こらないようにさえ配線されてあれば、実際の製造プロセスで下側のレイヤーから順番に配線を形成していって、最後にモジュール間をつなげる配線を端子に接続したときには、セル入力部側は必ずセル出力部側につながっていることになり、全ての電荷がセル出力部から放電される。このようにして、本発明の配線設計方法によれば、配線設計時にモジュール間配線をする段階で、モジュール内配線に戻って設計しなおす必要が無くなり、アンテナエラーを回避しながらも効率的に配線することが可能となる。
【００３５】
図７は、本発明による配線設計方法によって決定されたモジュール内及びモジュール間の配線の別の例を示す半導体装置の平面図である。図８は、図７の配線を横方向から示す半導体装置の断面図である。図７及び８において、図５及び６と同一の要素は同一の符号で参照される。
【００３６】
図７及び図８の半導体装置において、ソフトマクロであるモジュール１１０及びモジュール１１３は、図５及び６に示されるものと同一である。但し図８に示されるように、モジュール端子１１２とモジュール端子１１５との間を接続する配線が異なっており、モジュール間配線Ｌ１１５ａ、Ｌ１１６ａ、Ｌ１１５ａｂ、Ｌ１１６ａｂ、Ｌ１１７、及びＬ１１８で接続される。
【００３７】
図８に示されるように、配線Ｌ１１１及びＬ１１６ａｂはメタル第一層１２１に設けられ、配線Ｌ１１２、Ｌ１１５ａ、Ｌ１１５ａｂ、Ｌ１１７、及びＬ１２０はメタル第二層１２２に設けられ、配線Ｌ１１３、Ｌ１１６ａ、Ｌ１１８、及びＬ１１９はメタル第三層１２３に設けられる。
【００３８】
図８において、メタル第一層１２１から始めて下の層から順番に形成していき、メタル第三層１２３を形成した時点で、配線Ｌ１１１、Ｌ１１２、Ｌ１１３、Ｌ１１６ａ、Ｌ１１８、及びＬ１１９の全面積分に相当する電荷が、セル入力部１１１に接続される部分に存在することになる。しかしこの場合、配線Ｌ１１９は配線Ｌ１２０を介してセル出力部１１４に接続されているので、この電荷は全てセル出力部１１４から放電されることになり、セル入力部１１１が損傷を受けることはない。
【００３９】
図９は、接続するモジュールの一方がハードマクロである場合に本発明による配線設計方法によって決定されたモジュール内及びモジュール間の配線の一例を示す半導体装置の平面図である。図１０は、図９の配線を横方向から示す半導体装置の断面図である。
【００４０】
図９の半導体装置において、ソフトマクロであるモジュール２１０は、モジュール２１０内のあるセル（論理素子）への入力であるセル入力部２１１と、モジュール端子２１２と、セル入力部２１１とモジュール端子２１２とを接続する配線Ｌ１２１乃至Ｌ１２４を含む。またハードマクロであるモジュール２１３は、モジュール端子２１５を有する。図９に示されるように、モジュール端子２１２とモジュール端子２１５との間は、モジュール間配線Ｌ１２５乃至Ｌ１２７で接続される。
【００４１】
図１０において、ハードマクロであるモジュール２１５は、メタル第三層１２３迄使用しているものとする。即ち、ハードマクロであるモジュール２１５の最上位層は、メタル第三層１２３であるとする。図１０に示されるように、配線Ｌ１２１及びＬ１２６はメタル第一層１２１に設けられ、配線Ｌ１２２、Ｌ１２４、Ｌ１２５、及びＬ１２７はメタル第二層１２２に設けられ、配線Ｌ１２３はメタル第三層１２３に設けられる。またセル入力部２１１はポリシリコン層１２４に設けられる。
【００４２】
図１０において、メタル第一層１２１から始めて下の層から順番に形成していき、メタル第二層１２２を形成した時点で、配線Ｌ１２１及びＬ１２２の全面積分に相当する電荷が、セル入力部１１１に蓄積される。本発明の配線設計方法においては、モジュール内の配線がアンテナエラーを起こさないように配置するのが原則であるので、メタル第二層１２２を形成した時点ではアンテナ効果の問題はない。
【００４３】
次にメタル第三層１２３を形成した時点で、少なくとも配線Ｌ１２１、Ｌ１２２、及びＬ１２３の全面積分に相当する電荷が、セル入力部２１１に接続される部分に存在することになる。しかしこの場合、ハードマクロ２１５の最上位層はメタル第三層１２３であるので、メタル第三層１２３を形成した時点で、セル入力部２１１に対応するハードマクロ２１５のセル出力部が、セル入力部２１１に接続されていることは確実である。即ち、電荷は全てセル出力部から放電されることになり、セル入力部２１１が損傷を受けることはない。
【００４４】
即ち、ハードマクロと接続するモジュールにおいては、セル入力部とモジュール端子とを接続する配線をハードマクロで用いる最上位レイヤーと同一のレイヤー迄到達させることで、このモジュール内配線を完了させたときには、電荷がハードマクロのセル出力部から放電することを確実にしている。
【００４５】
このように本発明の第１実施例の配線設計方法によれば、ハードマクロと接続する場合、ソフトマクロモジュールの端子をハードマクロと同一のレイヤーに配置して、モジュール内の関連する配線をハードマクロの最上位レイヤーと同一のレイヤー迄到達させると共に、モジュール間の配線はモジュール端子のレイヤー以下のレイヤーを用いてレイアウトする。従って、モジュール内でアンテナエラーが起こらないようにさえ配線が決めてあれば、実際の製造プロセスで下側のレイヤーから順番に配線を形成していって、最後にハードマクロの最上層であるレイヤーを形成したときには、セル入力部側は必ずセル出力部側につながっていることになり、全ての電荷がセル出力部から放電される。このようにして、本発明の配線設計方法によれば、配線設計時にモジュール間配線をする段階で、モジュール内配線に戻って設計しなおす必要が無くなり、アンテナエラーを回避しながらも効率的に配線することが可能となる。
【００４６】
図１１は、本発明の第２の実施例による配線設計方法のフローチャートである。
【００４７】
図１１のステップＳ１１において、各モジュールの配置を決定する。
【００４８】
ステップＳ１２において、最上位配線層を決定する。即ち、ステップＳ１１で決定されたフロアプランにおいて、半導体装置（半導体チップ）で使用する配線層の数を決めて、最上位配線層を特定する。
【００４９】
ステップＳ１３において、セル入力側のモジュール端子を最上位配線層に設けるように、モジュール端子の配置を決定する。まずモジュール端子がモジュール間を接続するために必要であることは、ネットリストから得られる各モジュール間の接続関係の情報に基づいて判明する。モジュール間を接続するモジュール端子が検出されると、セル入力部に接続されるモジュール端子を特定し、これらのモジュール端子をステップＳ１２で求めた最上位配線層に配置する。それ以外のモジュール端子に関しては、適宜配置を決定するが、特に制限はなく任意のレイヤーを用いて構わない。
【００５０】
ステップＳ１４において、モジュール内の配線を決定する。特に制限はなく、任意のレイヤーを用いて配線して構わない。
【００５１】
ステップＳ１５において、各モジュール内でアンテナ効果のチェックを行う。即ち各モジュール内の各論理素子入力につながる配線に関して、許容可能限度よりアンテナ比が小さくなるように配線されているか否かをチェックする。チェックの結果、問題があればステップＳ１４に戻り、モジュール内の配線を修正する。問題が無ければ、ステップＳ１６に進む。
【００５２】
ステップＳ１６において、モジュール間の配線を決定する。特に制限はなく、任意のレイヤーを用いて配線して構わない。
【００５３】
以上で処理を終了する。
【００５４】
図１２は、本発明の第２実施例による配線設計方法によって決定されたモジュール内及びモジュール間の配線の一例を示す半導体装置の平面図である。図１３は、図１２の配線を横方向から示す半導体装置の断面図である。
【００５５】
図１２の半導体装置において、ソフトマクロであるモジュール３１０は、モジュール３１０内のあるセル（論理素子）への入力であるセル入力部３１１と、モジュール端子３１２と、セル入力部３１１とモジュール端子３１２とを接続する配線Ｌ１３１乃至Ｌ１３４を含む。またソフトマクロであるモジュール３１３は、モジュール３１３内のあるセル（論理素子）からの出力であるセル出力部３１４と、モジュール端子３１５と、セル出力部３１４とモジュール端子３１５とを接続する配線Ｌ１４１及びＬ１４２を含む。図１２に示されるように、モジュール端子３１２とモジュール端子３１５との間は、モジュール間配線Ｌ１３５乃至Ｌ１４０で接続される。
【００５６】
図１３において、メタル第四層３２４が、図示される半導体装置の最上位レイヤーである。図１３に示されるように、配線Ｌ１３１及びＬ１３８はメタル第一層３２１に設けられ、配線Ｌ１３２、Ｌ１３７、Ｌ１３９、及びＬ１４２はメタル第二層３２２に設けられ、配線Ｌ１３３、Ｌ１３６、Ｌ１４０、及びＬ１４１はメタル第三層３２３に設けられる。また配線Ｌ１３４及びＬ１３５はメタル第四層３２４に設けられる。またセル入力部３１１はポリシリコン層３２６に設けられ、セル出力部３１４は拡散層３２５に設けられる。
【００５７】
図１３において、メタル第一層３２１から始めて下の層から順番に形成していき、メタル第三層３２３を形成した時点で、配線１３１乃至Ｌ１３３の全面積分に相当する電荷が、セル入力部３１１に蓄積される。本発明の配線設計方法においては、モジュール内の配線がアンテナエラーを起こさないように配置するのが原則であるので、メタル第三層３２３を形成した時点ではアンテナ効果の問題はない。
【００５８】
次にメタル第四層３２４を形成した時点で、配線Ｌ１３１、Ｌ１３２、Ｌ１３３、Ｌ１３４、及びＬ１３５の全面積分に相当する電荷が、セル入力部３１１に接続される部分に存在することになる。しかしこの場合、半導体チップ全体での最上位層がメタル第四層３２４であるので、メタル第四層３２４を形成した時点で、セル入力部３１１に対応するセル出力部３１４が、セル入力部３１１に接続されていることは確実である。即ち、電荷は全てセル出力部３１４から放電されることになり、セル入力部３１１が損傷を受けることはない。
【００５９】
このように本発明の第２実施例の配線設計方法によれば、セル入力部に接続するモジュール端子は半導体チップの最上位レイヤーに設けると共にアンテナエラーが起きないようにモジュール内の配線を決定し、それ以外には特に制限無くモジュール間の配線をレイアウトする。実際の製造プロセスで下側のレイヤーから順番に配線を形成していく際、最上層であるレイヤーを形成するまでは、モジュール内の配線がモジュール間の配線に接続されることはないのでアンテナエラーは発生せず、最後に最上層であるレイヤーを形成したときには、セル入力部側は必ずセル出力部側につながっていることになり、全ての電荷がセル出力部から放電される。このようにして、本発明の配線設計方法によれば、配線設計時にモジュール間配線をする段階で、モジュール内配線に戻って設計しなおす必要が無くなり、アンテナエラーを回避しながらも効率的に配線することが可能となる。
【００６０】
図１４は、本発明による配線設計方法を実行する装置の構成を示す図である。
【００６１】
図１４に示されるように、本発明による配線設計方法を実行する装置は、例えばエンジニアリングワークステーション等のコンピュータにより実現される。
【００６２】
図１４の設計支援装置は、コンピュータ５１０と、コンピュータ５１０に接続されるディスプレイ装置５２０、通信装置５２３、及び入力装置よりなる。入力装置は、例えばキーボード５２１及びマウス５２２を含む。コンピュータ５１０は、ＣＰＵ５１１、ＲＡＭ５１２、ＲＯＭ５１３、ハードディスク等の二次記憶装置５１４、可換媒体記憶装置５１５、及びインターフェース５１６を含む。
【００６３】
キーボード５２１及びマウス５２２は、ユーザとのインターフェースを提供するものであり、コンピュータ５１０を操作するための各種コマンドや要求されたデータに対するユーザ応答等が入力される。ディスプレイ装置５２０は、コンピュータ５１０で処理された結果等を表示すると共に、コンピュータ５１０を操作する際にユーザとの対話を可能にするために様々なデータ表示を行う。通信装置５２３は、遠隔地との通信を行なうためのものであり、例えばモデムやネットワークインターフェース等よりなる。
【００６４】
本発明による配線設計方法は、コンピュータ５１０が実行可能なコンピュータプログラムとして提供される。このコンピュータプログラムは、可換媒体記憶装置５１５に装着可能な記憶媒体Ｍに記憶されており、記憶媒体Ｍから可換媒体記憶装置５１５を介して、ＲＡＭ５１２或いは二次記憶装置５１４にロードされる。或いは、このコンピュータプログラムは、遠隔地にある記憶媒体（図示せず）に記憶されており、この記憶媒体から通信装置５２３及びインターフェース５１６を介して、ＲＡＭ５１２或いは二次記憶装置５１４にロードされる。
【００６５】
キーボード５２１及び／又はマウス５２２を介してユーザからプログラム実行指示があると、ＣＰＵ５１１は、記憶媒体Ｍ、遠隔地記憶媒体、或いは二次記憶装置５１４からプログラムをＲＡＭ５１２にロードする。ＣＰＵ５１１は、ＲＡＭ５１２の空き記憶空間をワークエリアとして使用して、ＲＡＭ５１２にロードされたプログラムを実行し、適宜ユーザと対話しながら処理を進める。なおＲＯＭ５１３は、コンピュータ５１０の基本動作を制御するための制御プログラムが格納されている。
【００６６】
なお図１４の説明では、簡単のために処理ユニットとしてはＣＰＵ５１１を示したが、例えば複雑な数値演算用にコプロセッサ等が設けられていてもよく、またＤＳＰ等により演算を実行する構成であってもよい。
【００６７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００６８】
なお特許請求の範囲の請求項１又は２記載の配線設計方法において、複数のモジュールの各々の内部でアンテナエラーが生じるか否かをチェックする段階を更に含み、アンテナエラーが生じないように複数のモジュールの各々の内部を配線することを特徴としてもよい。
【００６９】
また請求項３記載の配線設計方法において、複数のモジュールの各々の内部でアンテナエラーが生じるか否かをチェックする段階を更に含むことを特徴としてもよい。
【００７０】
また請求項３記載の配線設計方法において、複数のモジュール間の配線を使用配線層に制限無く自由に決定する段階を更に含むことを特徴としてもよい。
【００７１】
また請求項４又は５記載の設計支援装置において、複数のモジュールの各々の内部でアンテナエラーが生じるか否かをチェックする手段を更に含み、アンテナエラーが生じないように複数のモジュールの各々の内部を配線することを特徴としてもよい。
【００７２】
また請求項６記載の設計支援装置において、複数のモジュールの各々の内部でアンテナエラーが生じるか否かをチェックする手段を更に含むことを特徴としてもよい。
【００７３】
また請求項６記載の設計支援装置において、複数のモジュール間の配線を使用配線層に制限無く自由に決定する手段を更に含むことを特徴としてもよい。
【００７４】
【発明の効果】
本発明においては、モジュールの端子同士を同一のレイヤーに配置して、モジュール内の関連する配線及びモジュール間の配線は、このモジュール端子のレイヤー以下のレイヤーを用いてレイアウトする。従って、モジュール内でアンテナエラーが起こらないようにさえ配線されてあれば、実際の製造プロセスで下側のレイヤーから順番に配線を形成していって、最後にモジュール間をつなげる配線を端子に接続したときには、セル入力部側は必ずセル出力部側につながっていることになり、全ての電荷がセル出力部から放電される。また内部配線が決定済みであるモジュールと接続する場合には、モジュールの最上位レイヤーと同一のレイヤーまでモジュール内の配線を到達させると共に、モジュール間の配線はモジュール端子のレイヤー以下のレイヤーを用いてレイアウトする。従って、モジュール内でアンテナエラーが起こらないようにさえ配線が決めてあれば、実際の製造プロセスで下側のレイヤーから順番に配線を形成していって、最後にハードマクロの最上層であるレイヤーを形成したときには、セル入力部側は必ずセル出力部側につながっていることになり、全ての電荷がセル出力部から放電される。このようにして、本発明の配線設計方法によれば、配線設計時にモジュール間配線をする段階で、モジュール内配線に戻って設計しなおす必要が無くなり、アンテナエラーを回避しながらも効率的に配線することが可能となる。
【００７５】
また本発明の別の実施例においては、セル入力部に接続するモジュール端子は半導体チップの最上位レイヤーに設けると共にアンテナエラーが起きないようにモジュール内の配線を決定し、それ以外には特に制限無くモジュール間の配線をレイアウトする。実際の製造プロセスで下側のレイヤーから順番に配線を形成していく際、最上層であるレイヤーを形成するまでは、モジュール内の配線がモジュール間の配線に接続されることはないのでアンテナエラーは発生せず、最後に最上層であるレイヤーを形成したときには、セル入力部側は必ずセル出力部側につながっていることになり、全ての電荷がセル出力部から放電される。このようにして、本発明の配線設計方法によれば、配線設計時にモジュール間配線をする段階で、モジュール内配線に戻って設計しなおす必要が無くなり、アンテナエラーを回避しながらも効率的に配線することが可能となる。
【図面の簡単な説明】
【図１】モジュール内及びモジュール間の配線の様子を示す半導体装置の平面図である。
【図２】図１の配線を横方向から示す半導体装置の断面図である。
【図３】本発明の第１の実施例による配線設計方法のフローチャートである。
【図４】本発明による配線設計方法の各段階を説明するための図である。
【図５】本発明による配線設計方法によって決定されたモジュール内及びモジュール間の配線の一例を示す半導体装置の平面図である。
【図６】図５の配線を横方向から示す半導体装置の断面図である。
【図７】本発明による配線設計方法によって決定されたモジュール内及びモジュール間の配線の別の例を示す半導体装置の平面図である。
【図８】図７の配線を横方向から示す半導体装置の断面図である。
【図９】接続するモジュールの一方がハードマクロである場合に本発明による配線設計方法によって決定されたモジュール内及びモジュール間の配線の一例を示す半導体装置の平面図である。
【図１０】図９の配線を横方向から示す半導体装置の断面図である。
【図１１】本発明の第２の実施例による配線設計方法のフローチャートである。
【図１２】本発明の第２実施例による配線設計方法によって決定されたモジュール内及びモジュール間の配線の一例を示す半導体装置の平面図である。
【図１３】図１２の配線を横方向から示す半導体装置の断面図である。
【図１４】本発明による配線設計方法を実行する装置の構成を示す図である。
【符号の説明】
１１０  モジュール
１１１  セル入力部
１１２  モジュール端子
１１３  モジュール
１１４  セル出力部
１１５  モジュール端子
５１０  コンピュータ
５１１  ＣＰＵ
５１２  ＲＡＭ
５１３  ＲＯＭ
５１４  二次記憶装置
５１５  可換媒体記憶装置
５１６  インターフェース
５２０  ディスプレイ装置
５２３  通信装置
５２１  キーボード
５２２  マウス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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