(57)【特許請求の範囲】
【請求項１】
一導電型の半導体基板と、前記基板上に形成された回路と、前記回路と接続された電源配線と、前記回路と接続されたヒューズと、前記回路を保護する保護部と、を含む半導体集積回路装置において、
前記保護部は、
前記基板上に形成された逆導電型の第一拡散層と、
前記基板上に形成された逆導電型のウェル層と、
前記ウェル層に形成された一導電型の第二拡散層と、
前記電源配線に接続され、かつ、前記第二拡散層とダイオードを形成する、前記ウェル層に形成された逆導電型の第三拡散層と、
前記第一拡散層と前記第二拡散層と前記ヒューズとに接続された配線と、を含むことを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記回路は、電界効果トランジスタを含み、
前記第一拡散層は、前記電界効果トランジスタのソースあるいはドレインである、半導体集積回路装置。
【請求項３】
請求項１または２に記載の半導体集積回路装置において、
前記ヒューズ、前記第一拡散層、前記第二拡散層、前記第三拡散層および前記配線は、複数あり、
各第一拡散層は、前記複数のヒューズのいずれかと対応づけられ、
各第二拡散層は、前記複数のヒューズのいずれかと対応づけられて前記ウェル層に形成され、
各第三拡散層は、前記複数の第二拡散層のいずれかと対応づけられて前記ウェル層に形成され、かつ、前記対応づけられた第二拡散層とダイオードを形成し、
各配線は、前記ヒューズと、該ヒューズと対応づけられた第一拡散層および第二拡散層とを接続する、半導体集積回路装置。
【請求項４】
一導電型の半導体基板と、前記基板上に形成された回路と、前記回路と接続された電源配線と、前記回路と接続されたヒューズと、前記回路を保護する保護部と、を含む半導体集積回路装置において、
前記保護部は、
前記基板上に形成された逆導電型の第一拡散層と、
前記基板上に形成された逆導電型のウェル層と、
前記ウェル層に形成された一導電型の第二拡散層と、
前記電源配線に接続され、かつ、前記第二拡散層と電界効果トランジスタのソースおよびドレインを形成する、前記ウェル層に形成された一導電型の第三拡散層と、
前記第一拡散層と前記第二拡散層と前記ヒューズとに接続された配線と、を含むことを特徴とする半導体集積回路装置。
【請求項５】
請求項４に記載の半導体集積回路装置において、
前記電界効果トランジスタは、ディプレッション型である、半導体集積回路装置。
【請求項６】
請求項４または５に記載の半導体集積回路装置において、
前記回路は、前記電界効果トランジスタを含む、半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特には、静電気放電（ＥＳＤ：Ｅｌｅｃｔｏｒｉｃ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）から回路を保護する保護機能を有した半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路には、静電気放電から回路を保護する保護膜が設けられていない箇所（例えば、入出力端子）がある。この箇所では、金属配線層が露出している。
【０００３】
静電気放電は、半導体集積回路の組立工程中に発生しやすい。なお、組立終了後では、金属配線層が露出された入出力端子の数の減少、および、半導体基板の静電容量の増加などのため、入出力端子を保護する必要性は減少する。
【０００４】
また、半導体集積回路の金属配線層が露出した箇所を静電気放電から保護するために、静電気放電保護回路（以下では、ＥＳＤ保護回路と呼ぶ）を有する半導体集積回路が知られている。
【０００５】
ＥＳＤ保護回路が本体回路に接続されていると、本体回路の動作に遅延が生じる。このため、組立終了後に、ＥＳＤ保護回路は本体回路から切断される。
【０００６】
例えば、特許文献１（特開２００１−２４４３３８号公報）および特許文献２（特表２００３−５１８７４５号公報）には、本体回路とＥＳＤ保護回路とを接続するヒューズを、組立終了後に切断する保護機能解除方法が記載されている。
【特許文献１】特開２００１−２４４３３８号公報
【特許文献２】特表２００３−５１８７４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリ装置では、メモリ装置に含まれるメモリセルと本体回路とがヒューズを介して接続される。メモリセルが破壊された場合、破壊されたメモリセルと本体回路とを接続しているヒューズが切断され、その後、正常なメモリセルが本体回路に接続される。
【０００８】
破壊されたメモリセルと本体回路とを切断するために、レーザがヒューズに照射される。レーザの照射にて切断されたヒューズの切断面は、保護膜に覆われることなく露出される。このため、ヒューズの切断面に静電気放電が発生しやすい。
【０００９】
例えば、ボール・グリット・アレイ（ＢＧＡ：Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装法における半導体パッケージの実装工程において、半導体ペレットが吸着コレットにて吸着された場合、吸着部の下にあるヒューズの切断面に静電気放電が発生する可能性がある。
【００１０】
また、マルチ・チップ半導体装置の組立工程において、上層チップの真下に形成される下層チップに設けられたヒューズの切断面に静電気放電が発生する可能性がある。
【００１１】
図６は、従来のヒューズとＭＯＳ型電界効果トランジスタとを接続した従来回路を示した回路図である。図６において、半導体集積回路は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）５０１とヒューズ５０２とを含む。
【００１２】
静電気放電にて電荷がヒューズ５０２の切断面に印加されると、印加された電荷は、ＭＯＳＦＥＴ５０１に放電される。電荷がＭＯＳＦＥＴ５０１に放電されると、ＭＯＳＦＥＴ５０１が破壊される可能性がある。
【００１３】
図７は、図６で示した従来回路の断面図である。
【００１４】
図７において、半導体基板６０１は、Ｎ＋拡散層６０６および６０７を含む。また、Ｎ＋拡散層６０６およびＮ＋拡散層６０７は、ＭＯＳＦＥＴ６０２を形成する。
【００１５】
静電気放電にてヒューズ６０４の切断面に電荷が印加されると、印加された電荷が、第一金属配線層６０３および第二金属配線層６０５を介してＮ＋拡散層６０７に放出される。Ｎ＋拡散層６０７に放出された電荷により、ＭＯＳＦＥＴ６０２が破壊される可能性がある。
【００１６】
特許文献１および２には、ヒューズの切断面で発生する静電気放電から回路を保護する方法は記載されていない。
【００１７】
本発明の目的は、ヒューズの切断面で発生する静電気放電から回路を保護することが可能な半導体集積回路装置を提供することである。
【課題を解決するための手段】
【００１８】
前記目的を達成するために、本発明の半導体集積回路装置は、一導電型の半導体基板と、前記基板上に形成された回路と、前記回路と接続された電源配線と、前記回路と接続されたヒューズと、前記回路を保護する保護部と、を含む半導体集積回路装置において、前記保護部は、前記基板上に形成された逆導電型の第一拡散層と、前記基板上に形成された逆導電型のウェル層と、前記ウェル層に形成された一導電型の第二拡散層と、前記電源配線に接続され、かつ、前記第二拡散層とダイオードを形成する、前記ウェル層に形成された逆導電型の第三拡散層と、前記第一拡散層と前記第二拡散層と前記ヒューズとに接続された配線と、を含むことを特徴とする。
【００１９】
上記の発明によれば、一導電型の半導体基板と逆導電型の第一拡散層とでダイオードが形成され、一導電型の第二拡散層と逆導電型の第三拡散層とでダイオードが形成される。また、ヒューズが、一導電型の半導体基板とダイオードを形成する逆導電型の第一拡散層と接続される。さらに、ヒューズが、電源配線と接続された逆導電型の第三拡散層とダイオードを形成する一導電型の第二拡散層と接続される。
【００２０】
これにより、例えば、一導電型がＰ型の場合、静電放電にて負電荷がヒューズの切断面に印加されると、第一拡散層と半導体基板とで形成されるダイオードに順方向電圧が印可され、第二拡散層と第三拡散層とで形成されるダイオードに逆方向電圧が印可される。よって、印加された負電荷を半導体基板に放電することが可能になる。また、静電放電にて正電荷がヒューズの切断面に印加されると、第一拡散層と半導体基板とで形成されるダイオードに逆方向電圧が印可され、第二拡散層と第三拡散層とで形成されるダイオードに順方向電圧が印可される。よって、印加された正電荷を電源配線に放電することが可能になる。
【００２１】
また、一導電型がＮ型の場合、静電放電にて負電荷がヒューズの切断面に印加されると、第二拡散層から第三拡散層への向きに負電荷が流れ、印加された負電荷を電源配線に放電することが可能になる。また、静電放電にて正電荷がヒューズの切断面に印加されると、第一拡散層から半導体基板への向きに正電荷は流れ、印加された正電荷を半導体基板に放電することが可能になる。
【００２２】
したがって、正電荷あるいは負電荷がヒューズの切断面に印加されても、印加された正電荷あるいは負電荷を放電することが可能になる。よって、ヒューズの切断面で発生する静電気放電から回路を保護することが可能になる。
【００２３】
また、前記回路は、電界効果トランジスタを含み、前記第一拡散層は、前記電界効果トランジスタのソースあるいはドレインであることが望ましい。
【００２４】
上記の発明によれば、電界効果トランジスタのソースあるいはドレインが第一拡散層を兼ねるので、第一拡散層を新たに設けずに回路を保護することが可能になる。よって、半導体集積回路の素子増加を軽減することが可能になる。
【００２５】
また、前記ヒューズ、前記第一拡散層、前記第二拡散層、前記第三拡散層および前記配線は、複数あり、各第一拡散層は、前記複数のヒューズのいずれかと対応づけられ、各第二拡散層は、前記複数のヒューズのいずれかと対応づけられて前記ウェル層に形成され、各第三拡散層は、前記複数の第二拡散層のいずれかと対応づけられて前記ウェル層に形成され、かつ、前記対応づけられた第二拡散層とダイオードを形成し、各配線は、前記ヒューズと、該ヒューズと対応づけられた第一拡散層および第二拡散層とを接続することが望ましい。
【００２６】
上記の発明によれば、同一のウェル層に複数のダイオードを設けることが可能になるので、半導体集積回路の素子増加を軽減することが可能になる。
【００２７】
また、本発明の半導体集積回路装置は、一導電型の半導体基板と、前記基板上に形成された回路と、前記回路と接続された電源配線と、前記回路と接続されたヒューズと、前記回路を保護する保護部と、を含む半導体集積回路装置において、前記保護部は、前記基板上に形成された逆導電型の第一拡散層と、前記基板上に形成された逆導電型のウェル層と、前記ウェル層に形成された一導電型の第二拡散層と、前記電源配線に接続され、かつ、前記第二拡散層と電界効果トランジスタのソースおよびドレインを形成する、前記ウェル層に形成された一導電型の第三拡散層と、前記第一拡散層と前記第二拡散層と前記ヒューズとに接続された配線と、を含むことを特徴とする。
【００２８】
上記の発明によれば、一導電型の半導体基板と逆導電型の第一拡散層とでダイオードが形成され、一導電型の第二拡散層と一導電型の第三拡散層とで電界効果トランジスタのソースおよびドレインが形成される。また、ヒューズが、一導電型の半導体基板とダイオードを形成する逆導電型の第一拡散層と接続される。さらに、ヒューズが、電源配線と接続された一導電型の第三拡散層と電界効果トランジスタのソースおよびドレインを形成する一導電型の第二拡散層と接続される。
【００２９】
これにより、例えば、一導電型がＰ型の場合、静電放電にて負電荷がヒューズの切断面に印加されると、第一拡散層から半導体基板への向きに負電荷が流れ、印加された負電荷を半導体基板に放電することが可能になる。また、静電放電にて正電荷がヒューズの切断面に印加されると、第二拡散層から第三拡散層への向きに正電荷が流れ、印加された正電荷を、電界効果トランジスタのソースおよびドレインを介して電源配線に放電することが可能になる。
【００３０】
また、一導電型がＮ型の場合、静電放電にて負電荷がヒューズの切断面に印加されると、第二拡散層から第三拡散層への向きに負電荷が流れ、印加された負電荷を、電界効果トランジスタのソースおよびドレインを介して電源配線に放電することが可能になる。また、静電放電にて正電荷がヒューズの切断面に印加されると、第一拡散層から半導体基板への向きに正電荷が流れ、印加された正電荷を半導体基板に放電することが可能になる。
【００３１】
したがって、正電荷あるいは負電荷がヒューズの切断面に印加されても、印加された正電荷あるいは負電荷を放電することが可能になる。よって、ヒューズの切断面で発生する静電気放電から回路を保護することが可能になる。
【００３２】
また、前記電界効果トランジスタは、ディプレッション型であることが望ましい。
【００３３】
上記の発明によれば、電界効果トランジスタのゲートに電圧を印加させなくても、電荷を放電することが可能になる。
【００３４】
また、前記回路は、前記電界効果トランジスタを含むことが望ましい。
【００３５】
上記の発明によれば、回路に含まれる電界効果トランジスタが保護部の一部として用いられるので、電界効果トランジスタを新たに設けずに回路を保護することが可能になる。よって、半導体集積回路の素子増加を軽減することが可能になる。
【発明の効果】
【００３６】
本発明によれば、ヒューズの切断面で発生する静電気放電から回路を保護することが可能になる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施例について図面を参照して説明する。
【００３８】
図１は、本発明の一実施例の半導体集積回路装置を示した回路図である。
【００３９】
図１において、半導体集積回路装置は、ＭＯＳＦＥＴ１０１と、ヒューズ１０２と、ダイオード１０３と、電源配線１０４とを含む。
【００４０】
ＭＯＳＦＥＴ１０１は、半導体基板内に設けられる。
【００４１】
なお、ＭＯＳＦＥＴ１０１は、静電気放電から保護すべき回路の一部である。
【００４２】
ヒューズ１０２は、アルミニウムで形成され、外部からレーザが照射されると、切断される。
【００４３】
電源配線１０４は、電源（図示せず）と接続される配線である。なお、電源配線１０４は、大きな静電容量を有する。
【００４４】
ダイオード１０３および電源配線１０４は、静電気放電からＭＯＳＦＥＴ１０１を保護する。
【００４５】
図２は、図１で示した半導体集積回路の断面図である。
【００４６】
図２において、半導体集積回路は、半導体基板２０１と、第一金属配線層２０３と、第二金属配線層２０５と、電源配線２０８とを含む。
【００４７】
半導体基板２０１は、Ｐ型半導体基板であり、第二金属配線層２０５および電源配線２０８と接続される。なお、半導体基板２０１は、大きな静電容量を有する。
【００４８】
半導体基板２０１は、ＭＯＳＦＥＴ２０２と、Ｎウェル２０６とを含む。
【００４９】
ＭＯＳＦＥＴ２０２は、Ｎ＋拡散層２０９および２１２を含む。
【００５０】
Ｎ＋拡散層２０９は、ＭＯＳＦＥＴ２０２のソースであり、第二金属配線層２０５と接続される。
【００５１】
Ｎ＋拡散層２１２は、ＭＯＳＦＥＴ２０２のドレインである。
【００５２】
なお、Ｎ＋拡散層２０９がドレインで、Ｎ＋拡散層２１２がソースでもよい。
【００５３】
Ｎウェル２０６は、Ｐ型半導体基板の一部をＮ型半導体基板として用いるための素子領域である。
【００５４】
Ｎウェル２０６は、ダイオード２０７を含む。
【００５５】
ダイオード２０７は、Ｎ＋拡散層２１０と、Ｐ＋拡散層２１１とを含む。
【００５６】
Ｎ＋拡散層２１０は、ダイオード２０７のカソード電極であり、電源配線２０８と接続される。
【００５７】
Ｐ＋拡散層２１１は、ダイオード２０７のアノード電極であり、第二金属配線層２０５と接続される。
【００５８】
また、Ｎ＋拡散層２０９と半導体基板２０１とでダイオードが形成される。この場合、Ｎ＋拡散層２０９がカソード電極となり、半導体基板２０１がアノード電極となる。よって、ヒューズ２０４は、ダイオード２０７のアノード電極、および、Ｎ＋拡散層２０９と半導体基板２１１とで形成されるダイオードのカソード電極、と接続する。
【００５９】
第一金属配線層２０３は、Ａｌ（アルミニウム）で形成され、第二金属配線層２０５と接続される。
【００６０】
また、第一金属配線層２０３は、静電気放電から半導体集積回路を保護する保護膜（図示せず）で覆われている
第一金属配線層２０３は、ヒューズ２０４を含む。
【００６１】
ヒューズ２０４は、レーザの照射により切断されている。
【００６２】
また、レーザが照射されたヒューズ２０４の切断面は、露出される。
【００６３】
第二金属配線層２０５は、Ｗ（タングステン）で形成され、半導体基板２０１（具体的には、Ｐ＋型拡散層２１１およびＮ＋型拡散層２０９）および第一金属配線層２０３と接続される。
【００６４】
以下では、静電気放電にて、電荷がヒューズ２０４の切断面に印加された場合について説明する。
【００６５】
負電荷がヒューズ２０４の切断面に印加されると、Ｎ＋拡散層２０９とＰ型半導体基板とで形成されるダイオードに順方向電圧が印可され、ダイオード２０７には逆方向電圧が印可される。よって、印加された負電荷は、第二金属配線層２０５およびＮ＋拡散層２０９を介して半導体基板２０１に放電される。
【００６６】
また、正電荷がヒューズ２０４の切断面に印加されると、Ｎ＋拡散層２０９とＰ型半導体基板とで形成されるダイオードに逆方向電圧が印可され、ダイオード２０７には順方向電圧が印可される。よって、印加された正電荷は、第二金属配線層２０５、Ｐ＋拡散層２１１およびＮ＋拡散層２１０を介して電源配線２０８に放電される。
【００６７】
図３は、複数のヒューズが含まれている半導体集積回路を示した平面図である。以下では、主に図１および図２と異なる構成要件について説明する。なお、図３において、図１および図２と同一の構成要件については、同一の符号が付してある。
【００６８】
図３において、半導体集積回路は、半導体基板２０１と、第一金属配線層２０３と、第二金属配線層３０５Ａおよび３０５Ｂとを含む。
【００６９】
第一金属配線層２０３は、ヒューズ３０４Ａおよび３０４Ｂを含む。
【００７０】
ヒューズ３０４Ａおよび３０４Ｂは、レーザが照射されると、切断される。
【００７１】
また、レーザが照射されたヒューズ３０４Ａあるいは３０４Ｂの切断面は、露出される。
【００７２】
ヒューズ３０４Ａは、第二金属配線層３０５Ａと接続され、ヒューズ３０４Ｂは第二金属配線層３０５Ｂと接続される。
【００７３】
半導体基板２０１は、Ｎウェル３０６と、ＭＯＳＦＥＴ３０２Ａおよび３０２Ｂを含む
ＭＯＳＦＥＴ３０２Ａは、Ｎ＋拡散層３０９Ａを含む。
【００７４】
Ｎ＋拡散層３０９Ａは、ＭＯＳＦＥＴ３０２Ａのソースあるいはドレインであり、第二金属配線層３０５Ａと接続される。
【００７５】
ＭＯＳＦＥＴ３０２Ｂは、Ｎ＋拡散層３０９Ｂを含む。
【００７６】
Ｎ＋拡散層３０９Ｂは、ＭＯＳＦＥＴ３０２Ｂのソースあるいはドレインであり、第二金属配線層３０５Ｂと接続される。
【００７７】
Ｎウェル２０６は、ダイオード３０７Ａおよび３０７Ｂを含む。
【００７８】
ダイオード３０７Ａは、Ｎ＋拡散層３１０Ａと、Ｐ＋拡散層３１１Ａとを含む。
【００７９】
Ｎ＋拡散層３１０Ａは、電源配線３０８Ａと接続される。
【００８０】
Ｐ＋拡散層３１１Ａは、第二金属配線層３０５Ａと接続される。
【００８１】
ダイオード３０７Ｂは、Ｎ＋拡散層３１０Ｂと、Ｐ＋拡散層３１１Ｂとを含む。
【００８２】
Ｎ＋拡散層３１０Ｂは、電源配線３０８Ｂと接続される。
【００８３】
Ｐ＋拡散層３１１Ｂは、第二金属配線層３０５Ｂと接続される。
【００８４】
以下では、静電気放電にて電荷がヒューズの切断面に印加された場合について、説明する。先ず、電荷がヒューズ３０４Ａの切断面に印加された場合について説明し、次に、電荷がヒューズ３０４Ｂの切断面に印加された場合について説明する。
【００８５】
負電荷がヒューズ３０４Ａの切断面に印加されると、Ｎ＋拡散層３０９ＡからＰ型の半導体基板２０１への向きに負電荷が流れる。よって、印加された負電荷は、第二金属配線層３０５ＡおよびＮ＋拡散層３０９Ａを介して半導体基板２０１に放電される。
【００８６】
また、正電荷がヒューズ３０４Ａの切断面に印加されると、Ｐ＋拡散層３１１ＡからＮ＋拡散層３１０Ａへの向きに正電荷が流れる。よって、印加された正電荷は、第二金属配線層３０５Ａ、Ｐ＋拡散層３１１ＡおよびＮ＋拡散層３１０Ａを介して電源配線３０８Ａに放電される。
【００８７】
一方、負電荷がヒューズ３０４Ｂの切断面に印加されると、Ｎ＋拡散層３０９ＢからＰ型の半導体基板２０１への向きに負電荷が流れる。よって、印加された負電荷は、第二金属配線層３０５ＢおよびＮ＋拡散層３０９Ｂを介して半導体基板２０１に放電される。
【００８８】
また、正電荷がヒューズ３０４Ｂの切断面に印加されると、Ｐ＋拡散層３１１ＢからＮ＋拡散層３１０Ｂへの向きに正電荷が流れる。よって、印加された正電荷は、第二金属配線層３０５Ｂ、Ｐ＋拡散層３１１ＢおよびＮ＋拡散層３１０Ｂを介して電源配線３０８Ｂに放電される。
【００８９】
本実施例によれば、Ｎ＋拡散層２０９とＰ型の半導体基板２０１とで、ダイオードが形成され、また、Ｎウェル２０６内には、Ｐ＋拡散層２１１とＮ＋拡散層２１０とでダイオード２０７が形成される。Ｎ＋拡散層２１０は、電源配線２０８と接続される。ヒューズ２０４は、Ｎ＋拡散層２０９およびＰ＋拡散層２１１と接続される。
【００９０】
このため、静電放電にて負電荷がヒューズ２０４の切断面に印加されると、Ｎ＋拡散層２０９から半導体基板２０１に負電荷が流れ、印加された負電荷を半導体基板２０１に放電することが可能になる。また、静電放電にて正電荷がヒューズ２０４の切断面に印加されると、Ｐ＋拡散層２１１からＮ＋拡散層２１０への向きに正電荷が流れ、印加された正電荷を電源配線２０８に放電することが可能になる。
【００９１】
したがって、正電荷あるいは負電荷がヒューズ２０４の切断面に印加されても、印加された正電荷あるいは負電荷を放電することが可能になる。よって、ヒューズ２０４の切断面で発生する静電気放電から回路保護することが可能になる。
【００９２】
また、本実施例では、Ｎ＋拡散層２０９は、ＭＯＳＦＥＴ２０２のソースあるいはドレインである。
【００９３】
この場合、ＭＯＳＦＥＴ２０２のソースあるいはドレインがＮ＋拡散層２０９を兼ねるので、Ｎ＋拡散層を新たに設けずに回路を保護することが可能になる。よって、半導体集積回路の素子増加を軽減することが可能になる。
【００９４】
また、本実施例では、Ｎ＋拡散層３０９Ａはヒューズ３０４Ａと対応づけられ、Ｎ＋拡散層３０９Ｂはヒューズ３０４Ｂと対応づけられる。Ｐ＋拡散層３１１Ａは、ヒューズ３０４Ａと対応づけられてＮウェル３０６内に形成され、Ｐ＋拡散層３１１Ｂは、ヒューズ３０４Ｂと対応づけられてＮウェル３０６内に形成される。Ｎ＋拡散層３１０Ａは、Ｐ＋拡散層３１１Ａとダイオードを形成し、Ｎ＋拡散層３１０Ｂは、Ｐ＋拡散層３１１Ｂとダイオードを形成する。ヒューズ３０４Ａは、Ｎ＋拡散層３０９ＡおよびＰ＋拡散層３１１Ａと接続される。また、ヒューズ３０４Ｂは、Ｎ＋拡散層３０９ＢおよびＰ＋拡散層３１１Ｂと接続される。
【００９５】
この場合、同一のＮウェル３０６に複数のダイオードを設けることが可能になるので、半導体集積回路の素子増加を軽減することが可能になる。
【００９６】
図４は他の実施例の半導体集積回路の構成を示した断面図である。以下では、図２で示した半導体集積回路と異なる構成について主に説明する。なお、図４において、図２と同一の構成要件については、同一の符号が付してある。
【００９７】
図４において、半導体集積回路は、半導体基板２０１と、第一金属配線層２０３と、第二金属配線層２０５と、電源配線２０８とを含む。
【００９８】
半導体基板２０１は、Ｎ＋拡散層４０１と、Ｎウェル２０６とを含む。
【００９９】
Ｎ＋拡散層４０１と半導体基板２０１とは、ダイオードを構成する。
【０１００】
Ｎウェル２０６は、ＰＭＯＳＦＥＴ４０２を含む。
【０１０１】
ＰＭＯＳＦＥＴ４０２は、ディプレッション型である。なお、ＰＭＯＳＦＥＴ４０２は、静電気放電から保護すべき回路の一部である。
【０１０２】
ＰＭＯＳＦＥＴ４０２は、Ｐ＋拡散層４０９および４１２を含む。
【０１０３】
Ｐ＋拡散層４０９は、ＰＭＯＳＦＥＴ４０２のソースであり、第二金属配線層２０５と接続される。
【０１０４】
Ｐ＋拡散層４１２は、ＰＭＯＳＦＥＴ４０２のドレインであり、電源配線２０８と接続される。
【０１０５】
なお、Ｐ＋拡散層４０９がドレインで、Ｐ＋拡散層４１２がソースでもよい。
【０１０６】
第二金属配線層２０５は、半導体基板２０１（具体的には、Ｎ＋拡散層４０１とＰ＋拡散層４０９）および第一金属配線層２０３に接続される
以下では、静電気放電にて、電荷がヒューズ２０４の切断面に印加された場合について説明する。
【０１０７】
静電気放電にて負電荷がヒューズ２０４の切断面に印加されると、Ｎ＋拡散層４０１からＰ型の半導体基板２０１に負電荷が流れ、印加された負電荷は、第二金属配線層２０５およびＮ＋拡散層４０１を介して半導体基板２０１に放電される。
【０１０８】
また、静電気放電にて正電荷がヒューズ２０４の切断面に印加されると、Ｐ＋拡散層４０９からＰ＋拡散層４１２に正電荷が流れ、印加された正電荷は、第二金属配線層２０５、Ｐ＋拡散層４０９およびＮ＋拡散層４１２を介して電源配線２０８に放電される。
【０１０９】
本実施例によれば、Ｎ＋拡散層４０１とＰ型の半導体基板２０１とで、ダイオードが形成され、また、Ｎウェル２０６内には、Ｐ＋拡散層４０９とＰ＋拡散層４１２とでＰＭＯＳＦＥＴ２０７のソースおよびドレインが形成される。Ｐ＋拡散層４１２は、電源配線２０８と接続される。ヒューズ２０４は、Ｎ＋拡散層４０１とＰ＋拡散層４０９と接続される。
【０１１０】
これにより、静電放電にて負電荷がヒューズ２０４の切断面に印加されると、Ｎ＋拡散層４０１からＰ型の半導体基板２０１への向きに負電荷が流れ、印加された負電荷を半導体基板２０１に放電することが可能になる。また、静電放電にて正電荷がヒューズ２０４の切断面に印加されると、Ｐ＋拡散層４０９からＰ＋拡散層４１２への向きに正電荷が流れ、印加された正電荷を、Ｐ＋拡散層４０９およびＰ＋拡散層４１２を介して電源配線２０８に放電することが可能になる。
【０１１１】
したがって、正電荷あるいは負電荷がヒューズ２０４の切断面に印加されても、印加された正電荷あるいは負電荷を放電することが可能になる。よって、ヒューズ２０４の切断面で発生する静電気放電から回路を保護することが可能になる。
【０１１２】
また、本実施例では、ＰＭＯＳＦＥＴ４０９は、ディプレッション型である。
【０１１３】
この場合、ＰＭＯＳＦＥＴ４０９のゲートに電圧を印加させなくても、電荷を放電することが可能になる。
【０１１４】
また、本実施例では、ＰＭＯＳＦＥＴ４０９は、静電気放電から保護すべき回路に含まれる。
【０１１５】
したがって、保護すべき回路に含まれるＰＭＯＳＦＥＴ４０９が用いられるので、ＰＭＯＳＦＥＴ４０９を新たに設けずに回路を保護することが可能になる。よって、半導体集積回路の素子増加を軽減することが可能になる。
【０１１６】
以上説明した各実施例において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【０１１７】
例えば、各実施例において、一導電型をＰ型、逆導電型をＮ型として説明したが、一導電型をＮ型、逆導電型をＰ型としても良い。
【０１１８】
図５は、図１で示した半導体集積回路と同じ機能を有し、かつ、一導電型をＮ型、逆導電型をＰ型とした半導体集積回路を示した断面図である。
【０１１９】
図５において、ヒューズ２０３の切断面に負電荷が印加されると、Ｎ＋拡散層７１１からＰ＋拡散層７１０への向きに負電荷が流れ、印加された負電荷は、電源配線２０８に放電される。
【０１２０】
また、ヒューズ２０３の切断面に正電荷が印加されると、Ｐ＋拡散層７０９からＮ型半導体基板７０１への向きに正電荷が流れ、印加された静電気は、半導体基板７０１に放電される。
【図面の簡単な説明】
【０１２１】
【図１】本発明の一実施例の半導体集積回路装置を示した回路図である。
【図２】本発明の一実施例の半導体集積回路装置を示した断面図である。
【図３】ヒューズが複数ある場合の半導体集積回路装置を示した平面図である。
【図４】他の実施例の半導体集積回路装置を示した断面図である。
【図５】一導電型をＮ型とし、逆導電型をＰ型とした半導体集積回路の断面図である。
【図６】従来のヒューズと回路とを接続した半導体集積回路装置を示した回路図である。
【図７】従来のヒューズと回路とを接続した半導体集積回路装置を示した断面図である。
【符号の説明】
【０１２２】
１０１    ＭＯＳＦＥＴ
１０２    ヒューズ
１０３    ダイオード
１０４    電源配線
２０１    半導体基板
２０２    ＭＯＳＦＥＴ
２０３    第一金属配線層
２０４    ヒューズ
２０５    第二金属配線層
２０６    Ｎウェル
２０７    ダイオード
２０８    電源配線
２０９    Ｎ＋拡散層
２１０    Ｎ＋拡散層
２１１    Ｐ＋拡散層
２１２    Ｎ＋拡散層
３０４Ａ  ヒューズ
３０４Ｂ  ヒューズ
３０５Ａ  第二金属配線層
３０５Ｂ  第二金属配線層
３０７Ａ  ダイオード
３０７Ｂ  ダイオード
３０８Ａ  電源配線
３０８Ｂ  電源配線
３０９Ａ  Ｎ＋拡散層
３０９Ｂ  Ｎ＋拡散層
３１０Ａ  Ｎ＋拡散層
３１０Ｂ  Ｎ＋拡散層
３１１Ａ  Ｐ＋拡散層
３１１Ｂ  Ｐ＋拡散層
４０１    Ｎ＋拡散層
４０２    ＰＭＯＳＦＥＴ
４０９    Ｐ＋拡散層
４１２    Ｐ＋拡散層
５０１    ＭＯＳＦＥＴ
５０２    ヒューズ
６０１    半導体基板
６０２    ＭＯＳＦＥＴ
６０３    第一金族配線層
６０４    ヒューズ
６０５    第二金属配線層
６０６    Ｎ＋拡散層
６０７    Ｎ＋拡散層
７０１    Ｎ型半導体基板
７０６    Ｐウェル
７０９    Ｐ＋拡散層
７１０    Ｐ＋拡散層
７１１    Ｎ＋拡散層
７１２    Ｐ＋拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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