(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳデバイスの基板に、５０ｎｍより浅い接合層を作製する方法であって、
（ａ）Ｓｉ、ＳｉＧｅ、Ｓｉ／ＳｉＧｅ、Ｓｉ／ＳｉＯ2 ／Ｓｉから選ばれるＳｉ含有基板に、ドーパントを０．３〜５０ｋｅＶのエネルギー及び１×１０14／ｃｍ2 〜１×１０16／ｃｍ2のドーズ量で注入して、ドープト領域を形成する工程と、
（ｂ）１００℃以下の温度で付着プロセスによって前記Ｓｉ含有基板の前記ドープト領域上にＣｏ層を形成する工程と、
（ｃ）９００〜１０５０℃の温度で、１〜１０秒の時間、前記Ｃｏ層を加熱して同時に前記ドープト領域を活性化しながら、前記Ｃｏ層をＣｏシリサイド層に変え、前記工程（ａ）で形成された格子間Ｓｉを消滅させることによって、前記Ｓｉ含有基板における前記ドーパントの過渡拡散を排除する、浅い接合の作製方法。
【請求項２】
前記ドーパントは、ｐ形ドーパントである、請求項１に記載の浅い接合の作製方法。
【請求項３】
前記ｐ形ドーパントは、Ｂである、請求項２に記載の浅い接合の作製方法。
【請求項４】
前記ドーパントは、ｎ形ドーパントである、請求項１に記載の浅い接合の作製方法。
【請求項５】
前記ｎ形ドーパントは、ＡｓまたはＰである、請求項４に記載の浅い接合の作製方法。
【請求項６】
前記ドーパントを注入する工程は、０．５〜２０ｋｅＶのエネルギーで行う、請求項１〜５のいずれか１項に記載の浅い接合の作製方法。
【請求項７】
前記ドーパントのドーズ量は、３×１０14〜５×１０15／ｃｍ2である、請求項１〜６のいずれか１項に記載の浅い接合の作製方法。
【請求項８】
前記ドーパントを、５０〜１０００Åの深さに注入する、請求項１〜７のいずれか１項に記載の浅い接合の作製方法。
【請求項９】
前記ドーパントを、１００〜４００Åの深さに注入する、請求項８に記載の浅い接合の作製方法。
【請求項１０】
前記工程（ｂ）を、化学気相成長（ＣＶＤ），プラズマＣＶＤ，スパッタリング，メッキ，蒸着，化学溶液付着よりなる群から選択する方法により行なう、請求項１〜９のいずれか１項に記載の浅い接合の作製方法。
【請求項１１】
前記工程（ｂ）を、スパッタリングにより行なう、請求項１０に記載の浅い接合の作製方法。
【請求項１２】
工程（ｃ）を、レーザ・アニールまたはマイクロ波アニールにより行なう、請求項１〜１１のいずれか１項に記載の浅い接合の作製方法。
【請求項１３】
前記加熱工程（ｃ）によって変えられた残留Ｃｏ層を除去する工程をさらに含む、請求項１〜１２のいずれか１項に記載の浅い接合の作製方法。
【請求項１４】
前記残留Ｃｏ層を、ウェット化学エッチング・プロセスによって除去する、請求項１３に記載の浅い接合の作製方法。
【請求項１５】
前記工程（ｃ）に続く第２の活性化アニール工程を、さらに含む、請求項１〜１４のいずれか１項に記載の浅い接合の作製方法。
【請求項１６】
前記工程（ｃ）の前に、前記Ｃｏ層上に任意のキャップ層を形成する工程をさらに含む、請求項１に記載の浅い接合の作製方法。
【請求項１７】
前記工程（ｃ）を行った後に、前記キャップ層を除去する工程を、さらに含む、請求項１６に記載の浅い接合の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、相補金属酸化物半導体（ＣＭＯＳ）デバイスの製造に関し、特に、ホウ素および他の類似のドーパントの過渡的増速拡散（ｔｒａｎｓｉｅｎｔ  ｅｎｈａｎｃｅｄ  ｄｉｆｆｕｓｉｏｎ：ＴＥＤ）が実質的に排除される極浅い接合をＣＭＯＳデバイスに作製する方法に関する。
【０００２】
【従来の技術】
ＣＭＯＳデバイスの小型化の進歩は、ＡＳＩＣ高速マイクロプロセッサおよびメモリ、低電力ハンドホールド・コンピュータ・デバイス、進歩したマルチメディア・オーディオ・／ビデオ・デバイスのような、種々のネットワーク中枢コンピュータ製品の爆発的な成長の背後にある重要な駆動力である。ＣＭＯＳデバイスが小さくなるに従って、典型的に、スイッチング時間は高速になり、このことは、高速かつ良好に実行されるエンドユーザ・システムにつながる。
【０００３】
ＣＭＯＳデバイスの小型化のプロセスは、ＣＭＯＳデバイスの水平寸法および垂直寸法を微細化することを含んでいる。特に、ｐ形またはｎ形トランジスタのイオン注入されたソース／ドレイン接合の厚さは、基板のチャネル・ドーピングの対応した増大に従って、微細化される。このようにして、トランジスタ・チャネル内に、一定の電界が保持され、これにより、微細化されたＣＭＯＳトランジスタに高速性能が与えられる。例えば、０．１μｍＣＭＯＳデバイスに対しては、トランジスタ・チャネルに最も近いソース／ドレイン拡張接合は、３０ｎｍというように浅く、１×１０18原子／ｃｍ3 といった高いチャネル・ドーピングを有している。
【０００４】
ＣＭＯＳデバイスにおけるソース／ドレイン拡張接合の作製は、Ｓｉ基板の適切にマスクされたソース／ドレイン領域に、ホウ素（ｐ形）またはヒ素およびリン（ｎ形）のドーパントを、イオン注入することによって、従来技術で典型的に行われる。イオン注入は、ソース／ドレイン領域の形成に用いられるが、イオン注入は、Ｓｉ基板に対する結晶損傷、および過剰な格子間Ｓｉの形成を生じる。
【０００５】
当業者に知られているように、格子間Ｓｉは、結晶シリコン基板のイオン衝撃によって形成された変移Ｓｉ原子である。以降のアニールの際、過剰な格子間Ｓｉの存在は、Ｓｉ基板におけるドーパントの通常拡散を非常に増速させて（１０〜１０００倍）、非常に深いソース／ドレイン領域と不良の接合プロファイルとを生じる。
【０００６】
ドーパント原子の周囲に過剰な格子間Ｓｉが存在することによる、ドーパントのこの非常に増速した拡散は、従来技術では、過渡的増速拡散（ＴＥＤ）と呼ばれている。特に、小ホウ素ドーパントの比較的高い拡散係数は、イオン・チャネリングおよび過渡的拡散と組合わさって、小型のｐ形ＣＭＯＳデバイスの製造を困難にしている。前述した組合わせは、また、ＣＭＯＳデバイス技術のさらなる小型化が実現される前に、克服することが必要な主なハードルを表している。
【０００７】
いくつかの従来技術の手法は、浅い接合形成のために、過渡的増速拡散を低減することを企ててきた。１つの手法によれば、炭素の同時注入（ｃｏ−ｉｍｐｌａｎｔａｔｉｏｎ）を用いて、短時間アニール（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ：ＲＴＡ）中の、ホウ素ドーパントの過渡拡散を低減した。炭素の同時注入を用いて浅い接合を形成する際に採用される条件は、次のとおりであった。すなわち、２ｋｅＶでのホウ素の浅い注入、ホウ素のドーズ量１×１０15／ｃｍ2 、炭素の注入（エネルギーは、報告されていない）、炭素のドーズ量２×１０14／ｃｍ2 であった。短時間アニール（ＲＴＡ）の条件は、それぞれ、９５０℃，３０秒、または１０５０℃，３０秒であった。
【０００８】
炭素の同時注入は、ホウ素の過渡拡散を低減するのに有効であるが、この方法は、ＲＴＡ後に高密度の残留欠陥が残るという不利な点に苦しんでいる。これは、高温アニール条件（１０５０℃，３０秒）を用いる場合であっても、事実である。高密度の残留欠陥は、浅い接合に対し高い電気的漏洩を生じる。
【０００９】
Ｔ．Ｈ．Ｈｕａｎｇらにより報告された他の手法（“Influence of Fluorine Preamorphization on the Diffusion and Activation of Low-energy Implanted Boron during Rapid Thermal Anneal," Appl. Phys. Lett., (1994）Vo.l.65, No.14, p.1829)は、フッ素の同時注入を用いて、短時間アニールの際のホウ素ドーパントの過渡拡散を低減した。この文献において、浅い接合のために用いられた条件は、次のとおりであった。すなわち、フッ素の注入，４０ｋｅＶのイオンエネルギー，ドーズ量＝２×１０15／ｃｍ2 ，５ｋｅＶでのホウ素の注入または２３ｋｅＶでのＢＦ2 の浅い注入。Ｈａｕｎｇらにより開示されたこの方法では、ウェハは、１０００℃，１０５０℃，１１００℃で３０秒間、短時間アニールされた。フッ素の注入の存在は、ＲＴＡ中のホウ素の過渡的増速拡散を低減したが、この従来技術の方法は、また、１０００℃，３０秒間のアニール後に、残留欠陥が残るという不利な点に苦しんでいる。残留欠陥は、１１００℃，３０秒のアニールによってのみ除去できる。しかし、この高い温度では、かなりのドーパント運動が生じ、したがって、極浅い接合を形成することはできない。
【００１０】
Ｓ．Ｓａｉｔｏによって報告されている他の手法“Defect Reduction by MeV Ion Implantation for Shallow Junction Formation," Appl. Phys. Lett., (1993) Vol.63, No.2, p.197は、プレアモルファス化のためにフッ素の注入（４０ｋｅＶ，１×１０15／ｃｍ2 ）と、１０ｋｅＶおよび５×１０15／ｃｍ2 でのホウ素の浅い注入とを用いた。続いて、１ＭｅＶのエネルギーでフッ素またはシリコンのイオン注入、あるいは２ＭｅＶのエネルギーでヒ素のイオン注入が行われた。ＭｅＶ注入に用いたドーズ量は、５×１０14〜５×１０15／ｃｍ2 であった。試料は、１０００℃または１１００℃で、１１０秒間短時間アニールされた。
【００１１】
これらの実験的条件の下では、Ｓａｉｔｏは、フッ素によるプレアモルファス化の有無にかかわらず、および有さないで、ホウ素の過渡拡散を低減するのに効果的であることを述べている。また、この文献は、フッ素によるプレアモルファス化とＭｅＶフッ素注入とが用いられたときに、ホウ素ドーパント拡散の最大の低減が達成されたことを示している。しかし、従来技術で述べたように、フッ素注入の使用は、残留欠陥を生じ、低漏洩接合を形成するには、１１００℃のような高い温度を必要とする。
【００１２】
前述した従来技術文献の各々において、高エネルギーを用いて、半導体材料中にホウ素を注入し（２〜１０ｋｅＶ）、またはＢＦ2 を注入した（２３ｋｅＶ）。しかし、これらのエネルギーは、５０ｎｍより小さい極浅いホウ素ドーパント接合を形成するのに適していない。従来技術の方法で形成されたすべての接合深さは、６０〜１００ｎｍである。高い温度（＞１０００℃）と長いアニール時間との組み合わせは、炭素またはフッ素の同時注入による残留欠陥を最少にするが、極浅い接合の形成を阻止する。
【００１３】
マイクロエレクトロニクスの分野においてなされた現在の進歩にかかわらず、前述したすべての欠点を克服しながら、ＣＭＯＳデバイスに極浅い接合を与える新規かつ改善された方法を提供する必要性が依然として存在している。
【００１４】
【課題を解決するための手段】
本発明の１つの目的は、マイクロエレクトロニクス・デバイスに極浅い接合を作製する方法を提供することにある。ここで用いられる“極浅い接合（ｕｌｔｒａ−ｓｈａｌｌｏｗ）”という用語は、半導体基板の上面からの深さが、５０ｎｍより小さい接合を意味している。より好適には、本発明は、約１０〜約４０ｎｍの深さを有する接合を作製する。
【００１５】
本発明の他の目的は、ホウ素および他の同様のドーパントの過渡的増速拡散（ＴＥＤ）を、実質的に排除した、極浅い接合を作製する方法を提供することにある。
【００１６】
本発明のさらに他の目的は、接合の深さが、以降の高温アニール（すなわち活性化アニールまたはシリサイド化）工程によって影響を受けない、極浅い接合を作製する方法を提供することにある。
【００１７】
これらおよび他の目的と利点とは、基板に過剰の空格子点（ｖａｃａｎｃｉｅｓ）を生成する材料をＣＭＯＳ構造に導入し、以降の加熱工程の際に、空格子点を過剰なドーパント拡散を生じさせる格子間原子（ｉｎｔｅｒｓｔｉｔｉａｌｓ）と結合させて、格子間原子を実質的に消滅させることによって実現できる。
【００１８】
特に、上述した目的および利点を達成する本発明の方法は、
（ａ）Ｓｉ含有基板にドーパントを注入して、ドープト領域を形成する工程と、
（ｂ）前記Ｓｉ含有基板上に金属層を形成する工程と、
（ｃ）前記金属層を加熱して、前記金属層を金属シリサイド層に変え、同時に前記ドープト領域を活性化する工程とを含み、前記加熱によって形成された空格子点を、前記工程（ａ）で形成された格子間原子と結合させて、前記Ｓｉ含有基板における前記ドーパントの過渡拡散を実質的に排除する。
【００１９】
本発明の一実施例では、金属層を、ドープト領域に近接して形成する。他のさらに好適な実施例では、金属層を、工程（ａ）で設けられたドープト領域の少なくとも一部上に形成する。
【００２０】
上述した処理工程は、ホウ素のようなドーパントの過渡的増速拡散が実質的に排除されるので、Ｓｉ含有基板に極浅い接合の形成につながる。
【００２１】
【発明の実施の形態】
ホウ素のようなドーパントの過渡的増速拡散を実質的に阻止しながら、ＣＭＯＳデバイスに極浅い接合を作製する本発明を、図面を参照して、さらに詳細に説明する。図において、同一の参照番号は、同一および／または対応する要素を記述するのに用いられることに留意すべきである。
【００２２】
極浅い接合を有するＣＭＯＳデバイスの形成に用いられる本発明の基本的な処理工程を示す図１〜４を参照する。図１は、本発明の工程（ａ）を行った後の、すなわちドーパントを基板に注入した後の、基板の一部の断面図を示す。特に、図１は、ドープト領域１２が形成されたＳｉ含有基板１０を含んでいる。図には、１つのドープト領域のみを示しているが、本発明は、複数のドープト領域を含む基板にも適用できる。
【００２３】
図１の構成は、技術上周知の材料よりなり、また当業者に周知の従来の方法を用いて作製される。例えば、Ｓｉ含有基板１０は、Ｓｉ，ＳｉＧｅ，Ｓｉ／ＳｉＧｅ，Ｓｉ／ＳｉＯ2 ／Ｓｉ，および他の同様のＳｉ含有半導体材料のようなＳｉ含有半導体材料よりなる。基板は、基板内または基板の表面に、ＳＴＩおよびＬＯＣＯＳのような種々の分離領域を含むことができる。さらに、基板は、当業者に周知の従来の処理方法を用いて形成される種々の活性デバイス領域を含むことができる。図面を明瞭にするために、分離および／または活性デバイス領域は、図には示していない。
【００２４】
ドープト領域１２は、ｎまたはｐ形のドーパントを基板に注入することによって、基板内に形成される。本発明において用いることのできるｎ形ドーパントの例は、ＡｓまたはＰを含むが、これらに限定されるものではない。ｐ形ドーパントの例は、ＢまたはＩｎを含むが、これらに限定されるものではない。上述した種々のドーパントのうち、Ｂをドーパントとして用いるのが好適である。ドーパント・イオン源は、通常、ＢＦ2 ，Ｂ10Ｈ14またはＡｓ2 ガスソースから引き出された分子錯イオンの形態である。
【００２５】
ドーパント・イオン注入工程は、約０．３〜約５０ｋｅＶのエネルギーで動作するイオン注入装置を用いて行われる。より好適には、ドーパント・イオン注入工程は、約０．５〜約２０ｋｅＶのエネルギーで行われる。
【００２６】
本発明のこの工程で注入されたドーパント・イオンのドーズ量は、約１×１０14／ｃｍ2 〜約１×１０16／ｃｍ2 である。より好適には、本発明では、約３×１０14／ｃｍ2 〜約５×１０15／ｃｍ2 のドーズ量が用いられる。上述したドーパント・イオン注入工程を行う前に、基板を、ＳｉまたはＧｅのような重イオンで注入し、続いて、当業者に周知の従来の処理方法を用いてプレアモルファス化できることに留意すべきである。
【００２７】
上述したパラメータを用いて、ドーパント・イオンは、約５０〜約１０００Åの深さに注入される。特に、本発明のこの工程では、ドーパント・イオンは、約１００〜約４００Åの深さに注入される。
【００２８】
図２は、本発明の工程（ｂ）を行った後に、すなわち構造の表面に金属層を形成した後に作製される構造を示す。本発明の特に好適な１つの実施例では、金属層１４を基板上に形成して、前にドープされた組成を含む基板部分を少なくとも被覆するようにする。あるいはまた、金属層を、ドープト領域に近接したＳｉ含有基板部分上に形成する。
【００２９】
金属層１４は、反応性金属または反応性金属合金であって、これらからシリサイド層を形成できるものである。本発明において用いることのできる反応性金属は、シリサイド処理を行うと、シリサイドを形成することのできるＣｏである。
【００３０】
金属層は、当業者に周知の通常の付着プロセスを用いて、基板上に形成される。金属層１４の形成に用いることのできる適切な付着プロセスは、基板の表面に金属層を形成することのできる、化学気相成長（ＣＶＤ），プラズマＣＶＤ，メッキ，スパッタリング，蒸着，化学溶液付着，および他の同様の付着プロセスであるが、これらに限定されるものではない。
【００３１】
基板上への金属の付着は、前に形成されたドープト領域の活性化を避けるために、十分に低い温度で行わなければならない。特に、基板上に金属層を形成するために用いられる付着プロセスは、約３５０℃以下の温度で行われる。この場合、１００℃以下の付着温度が、特に好ましい。
【００３２】
本発明にとって、基板の表面に形成される反応性金属層の厚さは、重要ではなく、反応性金属層の形成に用いられる付着プロセスに応じて変化する。しかし、典型的には、金属層は、約５〜約４０ｎｍの厚さを有している。
【００３３】
図示しない本発明の一実施例では、反応性金属層は、約１０〜約４０ｎｍの厚さを有するＴｉＭ，Ｔｉ，またはＴａＮのような不活性層によって覆う（キャップする）ことができる。
【００３４】
次に、図３に示すように、図２の構造を、加熱工程にさらす。この加熱工程は、金属層１４を金属シリサイド層１６に変えることができる。このとき同時に、ドープト領域を活性化し、これにより、加熱工程で形成された空格子点は、ドーパント・イオン注入の際に形成された格子間原子と結合して、Ｓｉ含有基板におけるドーパントの過渡的拡散を実質的に排除する。
【００３５】
シリサイド層を形成し、およびドーパントを活性化する、本発明において用いられる加熱工程は、短時間アニール（ＲＴＡ）プロセスである。この短時間アニールは、約８５０℃以上の温度で、約６０秒以下の間、不活性雰囲気内で行われる。特に、本発明において用いられるＲＴＡプロセスは、約９００〜約１０５０℃の温度で、約１〜約１０秒間、行われる。ＲＴＡプロセスは、単一の温度を用いて行うことができ、あるいは種々のランプサイクルおよびソークサイクルも用いることができる。
【００３６】
上述したように、本発明のＲＴＡプロセスは、不活性雰囲気中で行われる。本発明に用いることのできる適切な不活性雰囲気は、Ｈｅ，Ａｒ，Ｎ2 およびこれらの混合物を含むが、これらに限定されるものではない。不活性雰囲気は、１０％より低いＨ2 のような他のガスと混合することもできる。
【００３７】
ＲＴＡプロセスは、従来の反応室を用いて、行うことができる。あるいはまた、ＲＴＡは、マイクロ波アニール・プロセスを用いて行われる。このマイクロ波アニール・プロセスでは、１〜１０ｋＷ／ｃｍ2 以上のオーダのエネルギーを有するマイクロ波を用いて、構造の局部加熱を行う。加熱は、また、レーザ・アニール・プロセス（瞬時にまたは連続して）を用いて行うこともできる。このプロセスでは、レーザのエネルギーは、基板内にシリサイド層を形成し、およびドープト領域を活性化させることができる。
【００３８】
本発明の組み合わされたシリサイド化および活性化アニール・プロセスは、前の注入工程の際に発生した格子間原子を消失させる、空格子点を構造的に注入することを、可能にする。この注入は、また、基板におけるドーパントの過渡的増速拡散を最小にする。さらに、非常に高い温度でシリサイド化が生じるという事実は、空格子点が、基板内を非常に移動しやすいことを意味している。増大した移動度は、また、過渡的増速拡散（ＴＥＤ）が減少するであろうことを保証する。このことは、また、金属層１４の直下ではなく、金属層１４に近接しているドープト層１２の領域が、より小さいＴＥＤを有することを保証する。
【００３９】
いくつかの例では、図３に示すように、加熱工程は、すべての金属層を、シリサイド層に変えない。このようなことが生じると、シリサイド化されなかった残留金属層を、構造から取り除いて、図４の構造を与えることができる。本発明のこの工程の際に、任意のキャップ層を除去することができる。
【００４０】
特に、金属シリサイドに変わらなかった残留金属層は、従来のウェット化学エッチング・プロセスを用いて、構造から除去することができる。なお、このウェット化学エッチング・プロセスでは、金属の除去は、シリサイドに対して極めて選択的である。このために、本発明において用いることのできる適切な化学エッチャントは、Ｈ2 Ｏ2 ／Ｈ2 ＳＯ4 を主成分とする化学物質を含む。反応性イオン・エッチング，イオンビーム・エッチング，プラズマ・エッチングのような通常のドライ・エッチング技術を用いることによって、残留金属層を除去することもできる。
【００４１】
本発明の選択的な実施例において、第２のＲＴＡプロセスを、前述したＲＴＡプロセスに続いて行うことができる。第２のＲＴＡプロセスを実行するときには、前述したものと同じあるいは異なる条件を、用いることができる。いくつかの例では、第２のアニールを用いて、ドープト領域が完全に活性化されることを保証する。
【００４２】
次に、極浅い接合（ドープト領域１２）を含む図４に示す構造を、他の通常のＣＭＯＳデバイス処理方法で処理する。この処理方法により、トランジスタ，キャパシタ，ＢｉＣＭＯＳのような種々のデバイスが基板上に形成される。他のＣＭＯＳデバイス処理方法は、技術上周知であるので、同じ説明は行わない。
【００４３】
本発明を、好適な実施例に関して説明したが、当業者によれば、前述した変更およびその他の変更を、本発明の趣旨および範囲を逸脱することなく行うことができることがわかるであろう。したがって、本発明は、上述した内容に限定されるものではなく、特許請求の範囲内にあることを意図している。
【００４４】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）ＣＭＯＳデバイスの基板に、極浅い接合を作製する方法であって、
（ａ）Ｓｉ含有基板にドーパントを注入して、ドープト領域を形成する工程と、
（ｂ）前記Ｓｉ含有基板上に金属層を形成する工程と、
（ｃ）前記金属層を加熱して、前記金属層を金属シリサイド層に変え、同時に前記ドープト領域を活性化する工程とを含み、前記加熱によって形成された空格子点を、前記工程（ａ）で形成された格子間原子と結合させて、前記Ｓｉ含有基板における前記ドーパントの過渡拡散を実質的に排除する、極浅い接合の作製方法。
（２）前記ドーパントは、ｐ形ドーパントである、上記（１）に記載の極浅い接合の作製方法。
（３）前記ｐ形ドーパントは、Ｂである、上記（２）に記載の極浅い接合の作製方法。
（４）前記ドーパントは、ｎ形ドーパントである、上記（１）に記載の極浅い接合の作製方法。
（５）前記ｎ形ドーパントは、ＡｓまたはＰである、上記（４）に記載の極浅い接合の作製方法。
（６）前記ドーパントを注入する工程は、約０．３〜約５０ｋｅＶのエネルギーで行う、上記（１）に記載の極浅い接合の作製方法。
（７）前記ドーパントを注入する工程は、約０．５〜約２０ｋｅＶのエネルギーで行う、上記（６）に記載の極浅い接合の作製方法。
（８）前記ドーパントを、約１×１０14／ｃｍ2 〜約１×１０16／ｃｍ2 のドーズ量で注入する、上記（１）に記載の極浅い接合の作製方法。
（９）前記ドーパントのドーズ量は、約３×１０14〜約５×１０15／ｃｍ2 である、上記（８）に記載の極浅い接合の作製方法。
（１０）前記ドーパントを、約５０〜約１０００Åの深さに注入する、上記（１）に記載の極浅い接合の作製方法。
（１１）前記ドーパントを、約１００〜約４００Åの深さに注入する、上記（１０）に記載の極浅い接合の作製方法。
（１２）前記金属層を、付着プロセスによって形成する、上記（１）に記載の極浅い接合の作製方法。
（１３）前記付着プロセスを、化学気相成長（ＣＶＤ），プラズマＣＶＤ，スパッタリング，メッキ，蒸着，化学溶液付着よりなる群から選択する、上記（１２）に記載の極浅い接合の作製方法。
（１４）前記付着プロセスは、スパッタリングである、上記（１３）に記載の極浅い接合の作製方法。
（１５）前記金属層を、約３５０℃以下の温度で形成する、上記（１）に記載の極浅い接合の作製方法。
（１６）前記金属層は、Ｎｉ，Ｔｉ，Ｗ，Ｃｏ，それらの化合物および合金よりなる上記（１）に記載の極浅い接合の作製方法。
（１７）前記金属層は、Ｃｏよりなる上記（１）に記載の極浅い接合の作製方法。
（１８）前記金属層を、前記ドープト領域の少なくとも一部上に形成する、上記（１）に記載の極浅い接合の作製方法。
（１９）前記金属層を、前記ドープト領域に近接して形成する、上記（１）に記載の極浅い接合の作製方法。
（２０）前記加熱工程を、短時間アニール（ＲＴＡ）を用いて行う、上記（１）に記載の極浅い接合の作製方法。
（２１）前記ＲＴＡプロセスは、レーザ・アニール，マイクロ波アニール，またはチャンバ・アニールを含む、上記（２０）に記載の極浅い接合の作製方法。
（２２）前記ＲＴＡプロセスを、マイクロ波アニールで行う、上記（２０）に記載の極浅い接合の作製方法。
（２３）前記ＲＴＡプロセスを、約８５０℃以上の温度で、約６０秒以下の時間行う、上記（２１）に記載の極浅い接合の作製方法。
（２４）前記ＲＴＡプロセスを、約９００〜約１０５０℃の温度で、約１〜約１０秒の時間行う、上記（２３）に記載の極浅い接合の作製方法。
（２５）前記加熱工程（ｃ）によって変えられた残留金属層を除去する工程をさらに含む、上記（１）に記載の極浅い接合の作製方法。
（２６）前記残留金属層を、ウェット化学エッチング・プロセスによって除去する、上記（２５）に記載の極浅い接合の作製方法。
（２７）前記工程（ｃ）に続く第２の活性化アニール工程を、さらに含む、上記（１）に記載の極浅い接合の作製方法。
（２８）前記工程（ｃ）の前に、前記金属層上に任意のキャップ層を形成する工程をさらに含む、上記（１）に記載の極浅い接合の作製方法。
（２９）前記工程（ｃ）を行った後に、前記任意の被覆層を除去する工程を、さらに含む、上記（２８）に記載の極浅い接合の作製方法。
【図面の簡単な説明】
【図１】極浅い接合の形成に用いられる本発明の基本的な処理工程を示す断面図である。
【図２】極浅い接合の形成に用いられる本発明の基本的な処理工程を示す断面図である。
【図３】極浅い接合の形成に用いられる本発明の基本的な処理工程を示す断面図である。
【図４】極浅い接合の形成に用いられる本発明の基本的な処理工程を示す断面図である。
【符号の説明】
１０  Ｓｉ含有基板
１２  ドープト領域
１４  金属層
１６  金属シリサイド層
【図１】
0004416357.tif 000002
【図２】
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【図３】
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【図４】
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