(57)【特許請求の範囲】
【請求項１】
アナログ入力信号が供給される第１の合計接合部(108) と、第２の合計接合部(116) と、第１の合計接合部(108) の出力部と第２の合計接合部(116) の入力部との間に接続されている相互コンダクタンス増幅器(114) と、シグマ・デルタ変調装置(100) の出力を前記第１および第２の合計接合部(108，116)にフィードバックするように接続されている複数のデジタルアナログ変換装置（ＤＡＣ）(134, 136, 142, 144)とを具備しているシグマ・デルタ変調装置(100) において、
第１の合計接合部(108) の入力部に接続され、第１の合計接合部(108) において合計された電流信号を電圧信号に変換するように構成された第１の共振ＬＣネットワーク(110)と、
第２の合計接合部(116) の入力部に接続され、第２の合計接合部(108) において合計された電流信号を電圧信号に変換するように構成された第２の共振ＬＣネットワーク（118)とを具備し、
シグマ・デルタ変調装置の中心周波数が共振ＬＣネットワーク(110, 118)の一部である複数のマイクロ電気機械的システム（ＭＥＭＳ）スイッチの少なくとも１つを使用して変更可能に構成され、
第１、第２の合計接合部(108, 116)と、相互コンダクタンス増幅器(114) と、デジタルアナログ変換装置（ＤＡＣ）(134, 136, 142, 144)と、共振ＬＣネットワーク(110, 118)と、複数のマイクロ電気機械システムスイッチ(204, 208, 212, 220, 224, 228)とは１つの基板(102) 上に設けられていることを特徴とするシグマ・デルタ変調装置(100) 。
【請求項２】
少なくともつの共振ＬＣネットワーク(110, 118)は、複数のキャパシタ(206、210 、214)を備えており、シグマ・デルタ変調装置(100) の中心周波数は複数のＭＥＭＳスイッチ(220, 224, 228) の少なくとも１つを使用して複数のキャパシタ(206, 210, 214) の少なくとも１つを共振ＬＣネットワーク(110, 118)に追加するか、あるいはそこから除去することにより修正される請求項１記載のシグマ・デルタ変調装置。
【請求項３】
少なくとも１つの共振ＬＣネットワーク(110, 118)は、複数のインダクタ(222、226 、230)を備えており、シグマ・デルタ変調装置(100) の同調範囲は複数のＭＥＭＳスイッチ(220, 224, 228) の少なくとも１つで使用している複数のインダクタの少なくとも１つを共振ＬＣネットワーク(110, 118)に追加するか、あるいはそこから除去することにより修正される請求項１または２記載のシグマ・デルタ変調装置。
【請求項４】
少なくとも１つの相互コンダクタンス増幅器(114) および少なくとも１つのＤＡＣ(134, 136, 138) は、ＢｉＣＭＯＳ技術を使用して構成されている請求項１乃至３のいずれか１項記載のシグマ・デルタ変調装置。
【請求項５】
さらに、デジタル適応制御システム(150) を備えている請求項１乃至４のいずれか１項記載のシグマ・デルタ変調装置。
【請求項６】
デジタル適応制御システム(150) は、シグマ・デルタ変調装置(100) の安定性を維持するために少なくとも１つのループパラメータを調節するように構成されている請求項５記載のシグマ・デルタ変調装置。
【請求項７】
デジタル適応制御システム(150) は、シグマ・デルタ変調装置(100) の中心周波数を調節するように構成されている請求項５または６記載のシグマ・デルタ変調装置。
【請求項８】
中心周波数は、複数の周波数の１つからホップするように調節される請求項７記載のシグマ・デルタ変調装置。
【請求項９】
シグマ・デルタ変調装置(100) は、無線周波数において直接サンプリングを行う請求項１乃至８のいずれか１項記載のシグマ・デルタ変調装置。
【請求項１０】
さらに、低雑音増幅器（ＬＮＡ）(106) と、駆動増幅器(122) と、比較装置(124) と、および少なくとも１つのラッチ(130、138)とを備えている請求項１乃至９のいずれか１項記載のシグマ・デルタ変調装置。
【請求項１１】
シグマ・デルタ変調装置(100) は、差動アーキテクチャを使用して構成されている請求項１乃至１０のいずれか１項記載のシグマ・デルタ変調装置。
【請求項１２】
さらに、基板(102) 上にデシメータ(252) を備えており、このデシメータ(252) はシグマ・デルタ変調装置(100) の出力(128) に動作するように結合されている請求項１乃至１１のいずれか１項記載のシグマ・デルタ変調装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シグマ・デルタ変調装置に関し、とくに、マイクロ電気機械システム（ＭＥＭＳ）技術およびＢｉＣＭＯＳ技術を使用してフレキシブルな低電力変調装置を提供する単一チップシグマ・デルタ変調装置に関する。
【背景技術】
【０００２】
アナログデジタル変換を行う２つの基本的な技術が存在する。ナイキストレート技術として知られている第１の技術を使用するアナログデジタル変換装置（ＡＤＣ）は、アナログ入力信号に直接応答してデジタル信号を発生する。ナイキストレートＡＤＣは、入力信号の期待される最高の周波数成分の２倍の周波数（ナイキスト周波数として知られている）におけるアナログ入力信号をサンプリングする。ナイキストレートＡＤＣは、一連の正確に整合したコンポーネントを使用して入力信号をデジタル化する。このナイキストレートＡＤＣの分解能および正確さはこれらのコンポーネントの整合に依存する。しかしながら、通常の集積回路処理において高度に正確なコンポーネントを生成することは困難である。
【０００３】
シグマ・デルタ技術として知られている第２の技術を使用するＡＤＣは、パルス密度がＡＤＣ入力における電圧の尺度であるデジタルサンプル流を発生することによりアナログ入力信号を表す。シグマ・デルタＡＤＣはシグマ・デルタ変調装置とデシメータとを備えている。その変調装置は、アナログ入力信号とフィードバック信号との間のフィルタ処理された差に応答してデジタル出力信号を発生する量子化器を備えている。フィードバック信号は、デジタルアナログ変換装置（ＤＡＣ）においてアナログ信号に再変換されるデジタル出力信号である。変調装置はオーバーサンプリングされ、これはサンプリングレートがナイキストレートを超えることを意味する。デシメータは変調装置の出力を再度サンプリングし、ナイキストレートでＮビットデータワードを提供する。シグマ・デルタ技術は、ナイキストレートＡＤＣによって必要とされる正確に整合したコンポーネント（抵抗およびキャパシタ）の代りに、正確なタイミングによって高い分解能を達成する。
【０００４】
簡単なシグマ・デルタＡＤＣは、フィルタ機能を行う単一の積分器と、１ビット量子化器と、および１ビットＤＡＣとを備えた１次変調装置を使用する。量子化器は変調装置の出力を２つのレベルの一方だけで提供することができるため、その動作は必然的に線形となる。１次シグマ・デルタ変調装置は、サンプリング周波数において高い量子化雑音を有する。この変調装置中のフィルタの動作は、量子化雑音を、周波数が高くなるとそれだけ一層高く成形する。したがって、変換装置は雑音成形ＡＤＣと呼ばれている。デシメータもまたナイキスト周波数における遮断周波数を有するローパス特性を備えたフィルタを含んでいる。サンプリング周波数はナイキスト周波数よりはるかに高いため、フィルタは通常この帯域外量子化雑音を十分に減衰する。
【０００５】
変調ループ中に２つのフィルタを有する２次ＡＤＣでは、その帯域外量子化雑音は１次ＡＤＣより高いが、しかし帯域内雑音は低い。したがって、帯域外雑音が十分に濾波されることが可能ならば、２次シグマ・デルタ変調装置は良好な性能を有する。必要な減衰は、デシメーションフィルタの次数が変調装置の次数より１つ大きければ達成可能である。より高い次数の変調装置を使用することにより、性能を高めることができる。もっとも、変調装置は次数が高いとそれだけ安定化させることが難しくなる傾向がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
典型的に、シグマ・デルタ変調装置は、離散した時間ドメイン（たとえば、スイッチキャパシタフィルタを使用して）あるいは連続した時間ドメイン（たとえば、ＲＣ、相互コンダクタＣおよびＬＣフィルタを使用して）のいずれかにおいて積分器を設計することにより構成される。離散した時間の変調装置の欠点は、それらが一般に連続した時間の変調装置より遅いことである。他方において、連続した時間の変調装置は典型的にオフチップインダクタにより構成される。もっとも、設計はオンチップインダクタを使用して試みられている。しかしながら、オンチップインダクタ設計は、シリコンにおいてオンチップインダクタに対して利用可能なＱの制限を受け、また、雑音と歪を導入する能動的なＱ増強回路を必要とする。オンチップインダクタはまた、任意の重要なＱ値が存在する所定のインダクタンス値に対する周波数範囲が限られている。さらに、中心周波数同調は能動回路を使用して達成され、それは結果的に、中心周波数が調節されるにしたがって変調装置の全体的な熱雑音フロアを劣化させる。さらに、このような設計は無線周波数でのフレキシビリティ（たとえば、変調装置の特性を動的に調節する能力）を欠いており、したがって広帯域周波数ホッピング能力を含んでいない。
【０００７】
したがって、変調装置の特性を動的に調節し、無線周波数（ＲＦ）帯域において周波数ホッピング能力を提供することのできる単一チップのシグマ・デルタ変調装置が必要とされている。さらに、能動的なＱ増強回路の個数が減らされ、広い帯域幅にわたって高いＱ能力を有するインダクタンス値を有するシグマ・デルタ変調装置を提供することが有効である。
【課題を解決するための手段】
【０００８】
上記の事情を考慮して、本発明は、基板と、この基板上の少なくとも１つの相互コンダクタンス増幅器と、この基板上の少なくとも１つのデジタルアナログ変換装置（ＤＡＣ）と、この基板上の複数のマイクロ電気機械システム（ＭＥＭＳ）スイッチと、およびこの基板上の少なくとも１つのＬＣネットワークとを備えており、変調装置の中心周波数が複数のＭＥＭＳスイッチの少なくとも１つを使用して修正されるシグマ・デルタ変調装置に関する。
【０００９】
本発明の別の特徴は、基板と、この基板上の少なくとも１つの相互ンダクタンス増幅器と、この基板上の少なくとも１つのデジタルアナログ変換装置（ＤＡＣ）と、この基板上の少なくとも１つのＬＣネットワークと、およびこの基板上の少なくとも１つのＭＥＭＳ可変キャパシタとを備えており、シグマ・デルタ変調装置の中心周波数が少なくとも１つのＭＥＭＳ可変キャパシタのキャパシタンスを変化させることによって修正されるシグマ・デルタ変調装置に関する。
【００１０】
上記および関連した成果を達成するために、本発明は、以下詳細に説明され、とくに、特許請求の範囲に示されている特徴を含んでいる。以下の説明および添付された図面は、本発明のある例示的な実施形態を詳細に示している。しかしながら、これらの実施形態は、本発明の原理が使用されることのできる種々の方法のいくつかを示しているに過ぎない。本発明の以下の詳細な説明および添付図面から、本発明のその他の特徴、利点および新しい特徴が明らかになるであろう。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面を参照して本発明を詳細に説明する。なお、図面において、同じ参照符号は同じ構成要素を一貫して表している。  
図１を参照すると、本発明の１実施形態による４次のシグマ・デルタ変調装置100が示されている。この４次変調装置100は単なる例示に過ぎず、本発明の技術的範囲を逸脱することなくそれより高いまたは低い次数の変調装置が構成されることが可能であることに注意すべきである。さらに、簡明化のために、変調装置100中には種々のコンポーネントおよび回路（たとえば、クロック信号および電源接続）は示されていない。しかしながら、このようなコンポーネントおよび回路の構成は、ここにおける開示に基づいて当業者に明らかであろう。
【００１２】
シグマ・デルタ変調装置100は、たとえば、シリコン・ゲルマニウム（ＳｉＧｅ）基板のような半導体基板102上に構成される。入力端子104はシグマ・デルタ変調装置100によるデジタル形態への変換のためにアナログ信号を受取る。たとえば、複合無線信号を受信するアンテナまたはアンテナアレイ（示されていない）が入力端子104に接続されることができる。この入力端子104は、基板上の低雑音増幅器（ＬＮＡ）106に電気的に接続されている。ＬＮＡ106は相互コンダクタンス増幅器であり、入力端子104における電圧を電流に変換し、この電流が第１の合計接合部108に供給される。
【００１３】
第１の合計接合部108はまた、第１の共振ＬＣネットワーク110および第１のノード112に電気的に接続されている。第１の共振ＬＣネットワーク110は、以下においてさらに詳細に説明される。第１の合計接合部108の出力は、相互コンダクタンス増幅器114の入力に電気的に接続されている。相互コンダクタンス増幅器は共振ＬＣネットワーク110において発生された電圧を電流に変換し、この電流が第２の合計接合部116に供給される。
【００１４】
第２の合計接合部116は、第２の共振ＬＣネットワーク118および第２のノード120に電気的に接続されている。第２の合計接合部116の出力は、駆動増幅器122の入力に電気的に接続されている。駆動増幅器122の出力は比較装置124の１つの入力に電気的に接続され、比較装置124の出力は第３のノード126に電気的に接続されている。比較装置124は駆動増幅器122からの出力を比較して電圧を予め設定し、データの１ビット流を生成し、このデータの１ビット流は第３のノード126を介して出力端子128に供給される。第３のノード126はまた、第１のラッチ130の１つの入力に電気的に接続されている。第１のラッチ130の出力は、第４のノード132に電気的に接続されている。
【００１５】
第４のノード132は、第１のデジタルアナログ変換装置（ＤＡＣ）134の入力と、第２のＤＡＣ136の入力と、第２のラッチ138の入力とに電気的に接続されている。第１のＤＡＣの出力は第２のノード120に電気的に接続され、第２のＤＡＣ136の出力は第１のノード112に電気的に接続されている。
【００１６】
第２のラッチ138の出力は、第５のノード140に電気的に接続されている。第５のノード140は、第３のＤＡＣ142の入力と第４のＤＡＣ144の入力とに電気的に接続されている。第３のＤＡＣ142の出力は第２のノード120に電気的に接続され、第４のＤＡＣ144の出力は第１のノード112に電気的に接続されている。第１のフィードバックループ146は、第１のラッチ130および第１のＤＡＣ134によって形成されている。第２のフィードバックループ148は、第１のラッチ130および第２のＤＡＣ136によって形成されている。第３のフィードバックループ146’は、第１のラッチ130と、第２のラッチ138と、および第３のＤＡＣ142とによって形成されている。第４のフィードバックループ148’は、第１のラッチ130と、第２のラッチ138と、および第４のＤＡＣ144とによって形成されている。
【００１７】
シグマ・デルタ変調装置100は、単一の基板102上においてマイクロ電気機械システム（ＭＥＭＳ）技術および、たとえば、ＢｉＣＭＯＳ技術を含む混合された技術を使用することが好ましい。とくに、共振ＬＣネットワーク110、118はＭＥＭＳ技術を使用して構成され、一方ＬＮＡ106、相互コンダクタンス増幅器114、駆動増幅器122、比較装置124、ラッチ130、138、ＤＡＣ134、136、142、144は、たとえば、ＳｉＧｅのＢｉＣＭＯＳ技術を使用して構成されることができる。混合された技術を使用する利点には、シグマ・デルタ変調装置100の寸法、消費電力、雑音および歪の減少が含まれている。寸法の減少は、多数の異なった機能を単一のチップ上に統合した結果である。電力の節約は、電力効率のよいＳｉＧｅ  ＢｉＣＭＯＳプロセスの使用、能動的なＱ増強回路の減少および、または除去、ならびにＭＥＭＳ技術の使用の結果達成される。これは結果的に、共振ＭＥＭＳのＬＣネットワークのＱがオンチップＬＣネットワークにより達成可能なＱよりはるかに高くなるためである。
【００１８】
以下、シグマ・デルタ変調装置100の動作を簡単に説明する。図１を参照して説明を続けると、たとえば、無線周波数（ＲＦ）信号のようなアナログ信号は、シグマ・デルタ変調装置100の入力端子104に入力する。ＲＦ信号はＬＮＡ106によって調整され、それに応答して出力として利得調節されたアナログ信号を供給する。上述したように、ＬＮＡ106は相互コンダクタンス増幅器であり、ＬＮＡ106の入力に供給された電圧信号（Ｖin）を電流信号（Ｉ1）に変換し、この電流信号（Ｉ1）はＬＮＡ106の出力において供給される。１実施形態において、ＬＮＡはシングルエンドで差動変換を行い、それによって変調装置100が完全に差動となり、それによって良好な電力供給拒否、共通モード拒否および２次積の消去を行うことが可能になる。ＬＮＡ106の出力は第１の合計接合部108の正の入力に供給される。第１の合計接合部108の負の入力は、第２のＤＡＣ136および第４のＤＡＣ144から電流信号（Ｉ2）を供給される。第２のＤＡＣ136および第４のＤＡＣ144は、以下さらに詳細に説明する。第１の合計接合部108は２つの信号（１つは正であり、１つは負である）を合計し、結果的に得られた信号を第１の共振ＬＣネットワーク110に供給する。
【００１９】
以下においてさらに詳細に説明するように、第１の共振ＬＣネットワーク110は、変調装置100の中心周波数および同調範囲を調節する能力を提供する可変的な容量性および誘導性素子を備えている。第１の共振ＬＣネットワーク110は、第１の合計接合部108で合計された電流信号を電圧信号（Ｖ1）に変換し、この電圧信号（Ｖ1）は相互コンダクタンス増幅器114に供給される。相互コンダクタンス増幅器114はこの電圧信号を電流信号（Ｉ3）に変換して戻す（伝達関数はＩ＝ＧM*Ｖであり、“Ｉ”が出力電流であり、“ＧM”は増幅器114の利得であり、“Ｖ”は増幅器114の入力における電圧である）。相互コンダクタンス増幅器114からの電流信号は第２の合計接合部116の正の入力に供給される。第２の合計接合部116の負の入力は第１のＤＡＣ134および第３のＤＡＣ142からの電流信号（Ｉ4）を供給される。第１のＤＡＣ134および第３のＤＡＣ142は、以下さらに詳細に説明する。第２の合計接合部は２つの信号（１つは正であり、１つは負である）を合計し、結果的に得られた信号を第２の共振ＬＣネットワーク118に供給する。
【００２０】
第１の共振ＬＣネットワーク110と同様に、第２の共振ＬＣネットワーク118もまた可変的な容量性および誘導性素子を備えている。第２の共振ＬＣネットワーク118は、第２の合計接合部116で合計された電流信号を電圧信号（Ｖ2）に変換し、この電圧信号（Ｖ2）は駆動増幅器122の入力に供給される。駆動増幅器122は実効的に、予め定められた利得“Ａ”を有し、比較装置124に供給される電圧信号のスケーリングを容易にするバッファ増幅器である。比較装置124は、駆動増幅器122からのフィルタ処理されて利得調節されたアナログ信号（Ｖ3）の電圧レベルと予め定められた基準電圧（Ｖref）を予め定められた時間インターバルで比較する。この予め定められた時間インターバルは、比較装置124がクロックされるレートによって決定される。比較装置124は１ビットのデジタル信号（Ｖout）（たとえば、１ビット量子化器）を変調装置100の出力端子128に出力する。この１ビットのデジタル流は、予め定められた時間インターバルにおけるアナログ信号（Ｖin）に相当する基準しきい値を表している。比較装置124の電圧出力はまた第１のラッチ130の入力に供給される。
【００２１】
第１のラッチ130の出力は電圧信号（Ｖ4）であり、これは第１のＤＡＣ134、第２のＤＡＣ136および第２のラッチ138に供給される。第１のラッチ130は、第１および第２のフィードバックＤＡＣ134、136に対してデータを適切に設定するために１サイクルの遅延を導入する。第１のＤＡＣ134は、第１のラッチ130からの電圧信号を“切替えられた”電流信号（Ｉ4’）に変換し、この電流信号（Ｉ4’）は第２のノード120に供給される。同様に、第２のＤＡＣ136は、第１のラッチ130からの電圧信号を切替えられた電流信号（Ｉ2’）に変換し、この電流信号（Ｉ2’）は第１のノード112に供給される。
【００２２】
第２のラッチ138は比較装置124の電圧出力を再ラッチし、第３および第４のＤＡＣ142、144が駆動される前に、ラッチされた電圧（Ｖ5）を供給し、また、第３および第４のＤＡＣ142、144により補償される比較装置のフィードバック路において付加的な半サイクルの遅延を導入する（合計１．５サイクル）。第２のラッチ138の効果は、それが信号依存性ジッタ遅延を除去することである。第１および第２のラッチ130、138に関する付加的な詳細ならびにシグマ・デルタ変調装置におけるそれらの使用は、この明細書においてその全文が参考文献とされている米国特許第 6,414,615号明細書に記載されている。
【００２３】
第３のＤＡＣ142は、第２のラッチ138からの電圧信号を切替えられた電流信号（Ｉ4’’）に変換し、この電流信号（Ｉ4’’）は第２のノード120に供給される。同様に、第４のＤＡＣ144は、第２のラッチ138からの電圧信号を切替えられた電流信号（Ｉ2’’）に変換し、この電流信号（Ｉ2’’）は第１のノード112に供給される。各ＤＡＣ134、136、142、144に対するフィードバックパルス成形利得は、良好な雑音成形動作を達成し、時間ドメインの理想的でないものを部分的に補償するためにＤＡＣ切替え電流を同調させることによって調節される。
【００２４】
第１のＤＡＣ134の電流出力（Ｉ4’）および第３のＤＡＣ142の電流出力（Ｉ4’’）は、第２のノード120で合計されてフィードバック電流（Ｉ4）を生成し、このフィードバック電流（Ｉ4）は第２の合計接合部116の負の入力に供給される。同様に、第２のＤＡＣ136の電流出力（Ｉ2’）および第４のＤＡＣ144の電流出力（Ｉ2’’）は、第１のノード112で合計されてフィードバック電流（Ｉ2）を生成し、このフィードバック電流（Ｉ2）は第１の合計接合部108の負の入力に供給される。
【００２５】
図２Ａを参照すると、第１の共振ＬＣネットワーク110が示されている。簡単にするために、ここでは第１の共振ＬＣネットワーク110だけを説明する。しかしながら、第２の共振ＬＣネットワーク118は第１の共振ＬＣネットワーク110に類似していることを認識すべきである。第２の共振ＬＣネットワーク118は、第１の共振ＬＣネットワーク110とは異なった素子値、たとえば、各素子のキャパシタンスおよびインダクタンス値を有していてもよいし、あるいはそれは第１の共振ＬＣネットワーク110と同じ素子値を有していてもよい。
【００２６】
第１の共振ＬＣネットワーク110は、ネットワーク110のＬおよびＣ特性を選択するＭＥＭＳスイッチを取り入れている。ＭＥＭＳスイッチと、インダクタと、およびキャパシタは、基板102上に形成されている。ＭＥＭＳスイッチは、半導体スイッチ（たとえば、半導体トランジスタ、ピンダイオード）にまさるいくつかの利点を与える。とくに、ＭＥＭＳスイッチは挿入損失が非常に低く（たとえば、４５ＧＨｚで０．２ｄＢ未満）、開いているときに高い分離（たとえば、３０ｄＢより大きい）を行う。さらに、このスイッチは、半導体トランジスタおよびピンダイオードと比較して広い周波数応答特性と広い帯域幅を有している。同調可能なフィルタ設計において使用されたとき、これらの利点によって性能と制御が増強される。ＭＥＭＳスイッチに関するさらに詳細な説明は、この明細書においてその開示全体が参考文献とされている米国特許第 6,046,659号明細書に記載されている。
【００２７】
第１の共振ＬＣネットワーク110のキャパシタンスは、この回路にキャパシタンスを付加し、および、またはそこから除去することによって連続的に調節されてもよい。さらに、ＬＣネットワーク110のインダクタンスは、このＬＣネットワークにインダクタンスを付加し、および、またはそこから除去することによって変化させられることができる。上述したＭＥＭＳスイッチの使用により、キャパシタンスおよびインダクタンスが付加され、除去される。１実施形態において、ＬＣネットワーク110は、このＬＣネットワークのインダクタンスおよびキャパシタンスの両者を同調させるＭＥＭＳスイッチを含んでいる。別の実施形態においては、ＬＣネットワーク110は、このネットワークのキャパシタンスだけを同調させるＭＥＭＳスイッチを含んでいる。
【００２８】
共振ＬＣネットワーク110は、第１の端子200および第２の端子202を備えている。第１のＭＥＭＳスイッチ204は、一方の端部が第１の端子200に接続され、他方の端部が第１のキャパシタ206の一方の端部に接続されている。第１のキャパシタ206の他方の端部は第２の端子202に接続されている。第２のＭＥＭＳスイッチ208は、一方の端部が第１の端子200に接続され、他方の端部が第２のキャパシタ210の一方の端部に接続されている。第２のキャパシタ210の他方の端部は第２の端子202に接続されている。第３のＭＥＭＳスイッチ212は、一方の端部が第１の端子200に接続され、他方の端部が第３のキャパシタ214の一方の端部に接続されている。第３のキャパシタ214の他方の端部は第２の端子202に接続されている。
【００２９】
第４のＭＥＭＳスイッチ220は、一方の端部が第１の端子200に接続され、他方の端部が第１のインダクタ222の一方の端部に接続されている。第１のインダクタ222の他方の端部は第２の端子202に接続されている。第５のＭＥＭＳスイッチ224は、一方の端部が第１の端子200に接続され、他方の端部が第２のインダクタ226の一方の端部に接続されている。第２のインダクタ226の他方の端部は第２の端子202に接続されている。第６のＭＥＭＳスイッチ228は、一方の端部が第１の端子200に接続され、他方の端部が第３のインダクタ230の一方の端部に接続されている。第３のインダクタの他方の端部は第２の端子202に接続されている。
【００３０】
３つのＭＥＭＳキャパシタおよび３つのＭＥＭＳインダクタが示されているが、それより多いまたは少ないキャパシタおよび、またはインダクタが本発明の技術的範囲を逸脱することなく構成されることが可能であることを認識すべきである。さらに、各ＭＥＭＳスイッチに“開く”および“閉じる”ように命令する制御ラインは、図示されていないことが認識される。しかしながら、これらの制御ラインは、当業者には明白である。
【００３１】
各ＭＥＭＳスイッチの開閉動作は、バイアス電圧をＭＥＭＳスイッチの１以上の制御端子に印加することによって行われる。たとえば、単極ＭＥＭＳスイッチは４つの端子を有することができ、２つの端子は分離されたスイッチコンタクト用であり、２つ端子は、たとえば、スイッチに開閉を命令するための“制御”接続用である。ＭＥＭＳスイッチの制御ライン端子に電圧が印加されたとき、アーマチャは静電力によって基板に向って引っ張られる。スイッチが通常開（Ｎ．Ｏ）の構成である場合、分離されたスイッチコンタクトは、電圧が印加されたときに閉じる。反対に、スイッチが通常閉（Ｎ．Ｃ）スイッチである場合には、分離されたスイッチコンタクトは、電圧が印加されたときに開く。
【００３２】
以下、図２Ａに示されている共振ＬＣネットワーク110の動作を簡単に説明する。最初に、第１のＭＥＭＳスイッチ204および第４のＭＥＭＳスイッチ220は閉じられており、残り全てのＭＥＭＳスイッチは開かれていると仮定する。この状態において、ネットワーク110中の合計キャパシタンスは第１のキャパシタ206のキャパシタンスによって決定され、ネットワーク110中の合計インダクタンスは第１のインダクタ222のインダクタンスによって決定される。キャパシタンスの追加は、開いているＭＥＭＳスイッチ208、212の１つを閉じることによって行われることができる。たとえば、第２のＭＥＭＳスイッチ208が閉じられた場合、共振ＬＣネットワーク110中の合計キャパシタンスは第１のキャパシタ206のキャパシタンスと第２のキャパシタ210のキャパシタンスを合計することによって決定される。同様に、第２および第３のＭＥＭＳスイッチ208、212が閉じられた場合、回路中の合計キャパシタンスは第１のキャパシタ206、第２のキャパシタ210および第３のキャパシタ214のキャパシタンスを合計することによって決定される。キャパシタンスは、はじめの３つのＭＥＭＳスイッチ204、208、212の任意のものを開くことによって除去されることができる。
【００３３】
同様に、共振ＬＣネットワーク110のインダクタンスを変化させることができる。インダクタンスは開いているＭＥＭＳスイッチ224、228の１つを閉じることにより減少されることができる。たとえば、第５のＭＥＭＳスイッチ224が閉じられた場合、共振ＬＣネットワーク110中の合計インダクタンスは第１のインダクタ222および第２のインダクタ226の並列組合せによって決定される。同様に、第５および第６のＭＥＭＳスイッチ224、228が閉じられた場合、回路中の合計インダクタンスは第１のインダクタ222、第２のインダクタ226および第３のインダクタ230の並列組合せによって決定される。
【００３４】
図２Ｂを参照すると、共振ＬＣネットワーク110’の別の実施形態が示されている。この別の実施形態は、上述した第１および第２のＬＣネットワーク110、118の代りに使用されてもよい。このＬＣネットワーク110’は、それがＭＥＭＳスイッチによりこのネットワークとの間の接続および遮断が行われるインダクタのバンクを備えている点でＬＣネットワーク110に類似している。しかしながら、キャパシタのバンクは存在しない。その代わり、可変キャパシタンスをネットワーク110’に提供するために１つのＭＥＭＳ可変キャパシタが使用される。ＭＥＭＳ可変キャパシタは、所定の最小および最大キャパシタンス値内の連続した範囲のキャパシタンスを提供することが可能である。
【００３５】
ＬＣネットワーク110’中には１つのＭＥＭＳ可変キャパシタ232だけが示されているが、本発明の技術的範囲を逸脱することなく多数のＭＥＭＳ可変キャパシタが設けられることが可能であることを認識すべきである。
【００３６】
ＭＥＭＳ可変キャパシタ232の一方の端部は第１の端子200に接続されている。ＭＥＭＳ可変キャパシタの他方の端部は第２の端子202に接続されている。ＭＥＭＳ可変キャパシタ232のキャパシタンスは、印加されるアナログ電圧（示されていない）を調節することによって連続的に変化させることが可能である。したがって、ＭＥＭＳ可変キャパシタ232は、ＬＣネットワーク110’の共振周波数が非離散的な方式で連続して変化することを可能にし、それによって非離散的なステップでの周波数ホッピングのフレキジビリティが提供される。
【００３７】
技術的に知られているように、ＬＣ回路のＬおよびＣのあらゆる組合せに対して、Ｌ素子のリアクタンス（ＸL）をＣ素子のリアクタンス（ＸC）に完全に等しくする周波数は１つしか存在しない（直列および並列回路の両者において）。この周波数は共振周波数として知られている。共振周波数が直列または並列のＬＣ回路に与えられたとき、ＸLはＸCに等しくなり、回路はその周波数に共振していると言われる。１つのＬＣネットワークについて、共振周波数は、公式ｆ＝１／２π（ＬＣ）1/2によって決定され、ここでｆは単位がヘルツの共振周波数であり、Ｌは単位がヘンリーであるこの回路の合計インダクタンスであり、Ｃは単位がファラドであるこの回路のキャパシタンスである。
【００３８】
共振周波数に対して、各ＬＣ回路はそれが任意の他の周波数に対するのとは異なって応答する。このために、ＬＣ回路は周波数を分離する能力を有する。したがって、同調可能なＬＣネットワークは、１つの特定の周波数が通過し、一方その他全ての周波数が拒否されることを可能にするように同調されることができる。ＬまたはＣのいずれか一方あるいはＬおよびＣの両者の値の増加は、１つの所定の回路の共振周波数を低下させる。ＬまたはＣのいずれか一方あるいはＬおよびＣの両者の値の減少は、１つの所定の回路の共振周波数を上昇させる。
【００３９】
上記の説明から、当業者は、たとえば、共振ＬＣネットワーク110、118のキャパシタンスを同調させること等により変調装置100の中心周波数が変化可能であることを認識するであろう。同様に、変調装置の同調範囲は、たとえば、共振ＬＣネットワーク110、118のインダクタンスを同調させることにより変化させられることが可能である。共振ＬＣネットワークを同調させる能力は、たとえば、いくつかの周波数の１つから変化し、あるいは“ホップ”する１つの周波数によって情報を送受信する適用等の周波数ホッピング受信機において変調装置100が使用されることを可能にする。さらに、高周波シリコン技術、たとえば、ＳｉＧｅの使用はＲＦでの直接サンプリングを可能にする。変調装置100は入ってきたＲＦ周波数において信号を直接サンプリングすることにより下方変換ステップとデジタル化ステップを１つの機能に組合せるため、ＲＦ受信機適用において１つの下方変換ステップが除去される。
【００４０】
本発明の別の利点は、ＭＥＭＳスイッチを使用することにより、共振ＬＣネットワーク110、118中の外部ＬＣコンポーネントに対して半導体スイッチよりも高いＱ値（１乃至２ＧＨｚの周波数で２０乃至５０のＱ）が生成されることである。高いＱ値により能動的なＱ増強回路に対する要求は軽減され、あるいはなくなり、したがって共振ＬＣネットワークの費用、寸法および電力要求が減少する。さらに、能動的なＱ増強回路がなくなった結果、共に能動的なＱ増強回路の固有の成分である歪および雑音が減少する。
【００４１】
共振ＬＣネットワークの高いＱ値はまた、シグマ・デルタ変調装置100のフィードバックループ146、146’、148、148’内の固有のフィルタ形状を改善する。これには、フィードバックループ内の能動素子の歪を減少させる効果がある。さらに、オンチップ（たとえば、ＣＭＯＳにおける）デジタル適応制御装置150は、シグマ・デルタ変調装置100が安定性を維持するためにループパラメータを調節しながら中心周波数を変化させることを可能にするように構成されることができる。さらに、シグマ・デルタ変調装置100は、高速周波数ホッピング受信機として動作するためにデジタルエンハンスメントを利用することができる。これらのエンハンスメントには、たとえば、変調装置100が周波数ホッピング受信機として動作するように、デジタル適応制御装置150によりＬＣネットワークの共振周波数を変化させることが含まれる。ＬＣネットワークの共振周波数はデジタル的に調節されることが可能であり、それによって変調装置は、周波数ホッピングしている、あるいは時間にわたって周波数を変化させているＲＦ信号を、これらのホッピング周波数に適合するようにＬＣネットワークの共振周波数をある予め規定された周波数ホッピングレートで変化させることにより受信することが可能になる。これによって、変調装置は本質的に、入ってきた信号周波数シフトを時間にわたって追跡することが可能になる。
【００４２】
図３を参照すると、シグマ・デルタＡＤＣ250が示されている。デシメータ252はシグマ・デルタ変調装置100に結合され、１つの完全なシグマ・デルタＡＤＣ250を単一のチップ上に形成している。たとえば、ＳｉＧｅのＢｉＣＭＯＳ技術を使用することにより、シグマ・デルタ変調装置100の１ビット出力流は、同じ基板102上において変調装置100として形成されたデジタルデシメータ252の入力に電気的に接続される。デシメータ252の出力はシグマ・デルタＡＤＣ250の出力端子254に電気的に接続される。デシメータ252は、変調装置100からのオーバーサンプリングされた信号をナイキスト周波数で出力信号に変換する。デシメータは技術的によく知られているため、ここでは説明しない。
【００４３】
デシメータ252をシグマ・デルタ変調装置100と共に集積することにより、必要とされるチップ間接続数が最少になると共にチップ間接続に関連した電力損失が減少する。シグマ・デルタ変調装置100からデシメータ252へのデジタルデータの移送は、低い消費電力により最大クロックレート、たとえば、１００％のクロックレートで行われることができる。
【００４４】
本発明の特定の実施形態が詳細に記載されているが、本発明は技術的範囲が対応的に制限されるものではなく、添付された特許請求の範囲の技術的範囲内の全ての変更、修正および等価なものを含んでいることが認識される。
【図面の簡単な説明】
【００４５】
【図１】本発明の１実施形態によるシグマ・デルタ変調装置のブロック図。
【図２Ａ】本発明の１実施形態によるシグマ・デルタ変調装置において使用される共振ＬＣネットワークの概略図。
【図２Ｂ】本発明の別の実施形態によるシグマ・デルタ変調装置において使用される共振ＬＣネットワークの概略図。
【図３】本発明の１実施形態によるシグマ・デルタアナログデジタル変換装置のブロック図。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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