(57)【特許請求の範囲】
【請求項１】
半導体メモリ装置において、
複数個のパッドと、
他の複数個のパッドと、前記複数個のパッド及び前記他の複数個のパッドと電気的に接続され、複数個の入出力モード信号を発生させ、電源電圧が所定電圧以上である時に活性化される第１内部信号に応答して動作する入出力モード設定回路とを具備し、
テストモード時に前記他の複数個のパッドのいずれか一つに前記半導体メモリ装置の電源電圧よりも高電圧が印加されれば、前記入出力モード設定回路は前記複数個のパッドから入力される信号を遮断し、前記入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定し、
正常動作時に前記他の複数個のパッドには前記高電圧が印加せず、前記入出力モード設定回路は、前記複数個のパッドから入力される信号に応答して前記入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定し、
前記入出力モード設定回路は、
前記他の複数個のパッドに接続され、第１ないし第３信号を出力し、前記他の複数個のパッドのうちいずれか一つに前記高電圧が印加されれば前記第１ないし第３信号のいずれか一つのみが活性化するパッド回路と、
前記パッド回路から出力される信号と前記第１内部信号及び第２内部信号に応答して第１ないし第３制御信号を発生し、前記第１及び第２内部信号が活性化した状態で前記第１ないし第３信号のうちいずれか一つが活性化したときに該活性化した前記第１ないし第３信号のうちの前記一つをラッチして前記第１ないし第３制御信号のうち少なくとも第１制御信号を活性化させる制御信号発生回路と、
前記制御信号発生回路に接続され、前記第１ないし第３制御信号に応答して前記複数個の入出力モード信号を出力し、前記第１制御信号が活性化する時に前記複数個のパッドから入力される信号を全て遮断し、前記第２及び第３制御信号に応答して前記入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にする入出力モード信号発生回路とを具備することを特徴とする半導体メモリ装置。
【請求項２】
前記高電圧は、短時間の間にのみ前記他の複数個のパッドのいずれか一つに印加されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記高電圧が前記パッドのいずれか一つに印加されてから前記電源電圧が前記半導体メモリ装置に印加されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記複数個のパッドは、全てがフローティング状態になるものと、そのうちの一つが前記半導体メモリ装置の接地端と接地されるものとのいずれか一方に設定されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記第１内部信号は前記電源電圧が所定レベル以上になると活性化する電源感知信号であり、前記第２内部信号は前記半導体メモリ装置の書込みイネーブル信号とローアドレスストローブ信号及びカラムアドレスストローブ信号がいずれも論理“ロー”にイネーブルされるときに活性化する入出力モード制御信号であることを特徴とする請求項１記載の半導体メモリ装置。
【請求項６】
正常動作時に前記複数個の他のパッドには前記正常動作に必要とされる信号が印加されることを特徴とする請求項１記載の半導体メモリ装置。
【請求項７】
前記複数個のパッドは２個であり、前記他の複数個のパッドは３個であることを特徴とする請求項１記載の半導体メモリ装置。
【請求項８】
半導体メモリ装置において、
複数個のパッドと、
前記複数個のパッドと電気的に接続され、複数個のモードレジスタアドレス信号を入力されて複数個の入出力モード信号を出力し、電源電圧が所定電圧以上である時に活性化される第１内部信号に応答して動作する入出力モード設定回路とを具備し、
テストモード時に、前記入出力モード設定回路は、前記複数個のモードレジスタアドレス信号に応答して前記複数個のパッドから入力される信号を遮断し、前記入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定し、
正常動作時に、前記入出力モード設定回路は、前記複数個のパッドから入力される信号に応答して前記入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定し、
前記入出力モード設定回路は、
前記複数個のモードレジスタアドレス信号の一部と第１及び第２内部信号を入力されて第１及び第２モードレジスタ信号を発生し、前記複数個のモードレジスタアドレス信号の一部と前記第１及び第２内部信号が活性化すると前記第１モードレジスタ信号が活性化するモードレジスタセット回路と、
前記モードレジスタセット回路の第１及び第２モードレジスタ信号と前記第１及び第３内部信号及び前記複数個のモードレジスタアドレス信号の他の一部を入力されて第１ないし第３制御信号を出力し、前記モードレジスタセット回路の第１モードレジスタ信号及び前記第１内部信号が活性化すると前記第１制御信号を活性化させ、前記第３内部信号が活性化する時に前記複数個のモードレジスタアドレス信号の他の一部に応答して前記第２及び第３制御信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にする制御信号発生回路と、
前記第１ないし第３制御信号を入力され、前記第１制御信号が活性化すると前記複数個のパッドから入力される信号を遮断し、前記第２及び第３制御信号に応答して前記複数個の入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にする入出力モード信号発生回路とを具備することを特徴とする半導体メモリ装置。
【請求項９】
前記複数個のパッドは、全てがフローティング状態になるものと、そのうち一つが前記半導体メモリ装置の接地端と接地されるものとのいずれか一方に設定されることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記第１内部信号は電源電圧が所定レベル以上になると活性化する電源感知信号であり、前記第２内部信号は前記半導体メモリ装置の書込みイネーブル信号とローアドレスストローブ信号及びカラムアドレスストローブ信号がいずれも論理“ロー”にイネーブルされるときに活性化する入出力モード制御信号であることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１１】
正常動作時に、前記モードレジスタセット回路の第２モードレジスタ信号と第１及び第２内部信号が非活性化して前記第１ないし第３制御信号を非活性化させ、これにより前記入出力モード信号発生回路は前記複数個のパッドから入力される信号に応答して前記入出力モード信号を論理“ハイ”及び論理“ロー”のいずれか一方にすることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記複数個のパッドは、２個であることを特徴とする請求項８に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に外部からデータ入出力モードが制御可能な半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、内部にメモリを具備している。これによりユーザは外部から前記メモリにデータを書き込んだり、または前記メモリに記憶されているデータを読み出したりすることができる。このように、前記メモリにデータが書込まれたり、または前記メモリからデータが読み出されたりすることをデータが入出力されると言う。前記データは多数個が同時に入出力できる。前記メモリに同時に入出力されるデータは前記半導体メモリ装置の入出力モードによってその数が変わる。例えば、前記入出力モードとしては、×４、×８、×１６がある。入出力モードが×４である場合、前記メモリに同時に入出力されるデータは４個であり、入出力モードが×８である場合、前記メモリに同時に入出力されるデータは８個であり、そして入出力モードが×１６である場合、前記メモリに同時に入出力されるデータは１６個である。前記入出力モードは半導体メモリ装置の設計時にいずれか一つに設定される。前記入出力モードを設定する回路が入出力モード制御回路である。
【０００３】
図１は、従来の半導体メモリ装置に具備される入出力モード制御回路の回路図である。図１を参照すれば、従来の入出力モード制御回路１０１は、第１入出力モード設定部１１１及び第２入出力モード設定部１１２を具備する。第１入出力モード設定部１１１は×１６を設定する回路であり、第２入出力モード設定部１１２は×４を設定する回路である。もし、信号Ｐ１６が論理“ハイ”であれば前記半導体メモリ装置の入出力モードは×１６に設定され、信号Ｐ４が論理“ハイ”であれば半導体メモリ装置の入出力モードは×４に設定される。もし、信号Ｐ４、Ｐ１６ともに論理“ロー”であれば半導体メモリ装置の入出力モードは×８に設定される。信号Ｐ４、Ｐ１６ともに論理“ハイ”になる場合はない。
【０００４】
第１入出力モード設定部１１１は、パッド１２１、ＮＭＯＳトランジスタ１３１、ＰＭＯＳトランジスタ１４１及びインバータＩ５１〜Ｉ５３を具備し、第２入出力モード設定部１１２はパッド１２２、ＮＭＯＳトランジスタ１３２、ＰＭＯＳトランジスタ１４２及びインバータＩ５４〜Ｉ５６を具備する。もし、半導体メモリ装置の入出力モードを×１６に設定しようとする場合にはパッド１２１を接地状態にし、×４に設定しようとする場合にはパッド１２２を接地状態にすれば良い。ＮＭＯＳトランジスタ１３１、１３２及びＰＭＯＳトランジスタ１４１、１４２は電源電圧Ｖｃｃが半導体メモリ装置に印加された状態では常時ターンオンされている。ところで、ＰＭＯＳトランジスタ１４１、１４２はＮＭＯＳトランジスタ１３１、１３２よりも小さい。
【０００５】
もし、パッド１２１が接地状態になると、ノードＮ１は接地電圧ＧＮＤレベルに下がり信号Ｐ１６は論理“ハイ”になる。もし、パッド１２１がフローティング状態になると、ノードＮ１は電源電圧Ｖｃｃレベルに上がり信号Ｐ１６は論理“ロー”になる。もし、パッド１２１がフローティング状態になり、かつ、パッド１２２が接地状態になると、ノードＮ２は接地電圧ＧＮＤレベルに下がり信号Ｐ４は論理“ハイ”になる。もし、パッド１２２がフローティング状態になると、ノードＮ２は電源電圧Ｖｃｃレベルに上がり信号Ｐ４は論理“ロー”になる。パッド１２１、１２２がいずれもフローティング状態になる場合には信号Ｐ４、Ｐ１６はいずれも論理“ロー”になる。すなわち、半導体メモリ装置の入出力モードは×８になる。
【０００６】
前述したように、従来の半導体メモリ装置は、いずれか一つの入出力モードに設定された状態でパッケージ組立てが完了すると、それ以上の入出力モードの変更はできない。このため、次のような問題が存在している。先ず第一に、半導体メモリ装置を入出力モード別に個々にテストしなければならないため、生産性が低下する。第二に、半導体メモリ装置の入出力モードによる駆動差によってテスト能率が低減する。そして第三に、半導体メモリ装置の評価時に試料が区分されるので入出力モード別に完壁な評価がし難い。
【０００７】
【発明が解決しようとする課題】
本発明は上記事情に鑑みて成されたものであり、その目的は、外部から入出力モードが自由に制御できる半導体メモリ装置を提供することである。
【０００８】
【課題を解決するための手段】
前記目的を達成するために、本発明は、半導体メモリ装置において、複数個のパッドと、前記複数個のパッドと電気的に接続され、複数個の信号を入力されて複数個の入出力モード信号を出力する入出力モード設定回路とを具備し、テストモード時に、前記入出力モード設定回路は、前記入力される複数個の信号に応答して前記複数個のパッドから入力される信号を遮断し、前記複数個の入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定し、正常動作時に、前記入出力モード設定回路は、前記複数個のパッドから入力される信号に応答して前記複数個の入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定する半導体メモリ装置を提供する。
【０００９】
さらに、前記目的を達成するために、本発明は、半導体メモリ装置において、複数個のパッドと、他の複数個のパッドと、前記複数個のパッド及び前記他の複数個のパッドと電気的に接続され、複数個の入出力モード信号を発生する入出力モード設定回路とを具備し、テストモード時に前記他の複数個のパッドのいずれか一つに前記半導体メモリ装置の電源電圧よりも高電圧が印加されれば、前記入出力モード設定回路は前記複数個のパッドから入力される信号を遮断し、前記入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定し、正常動作時に前記他の複数個のパッドには前記高電圧が印加せず、前記入出力モード設定回路は、前記複数個のパッドから入力される信号に応答して前記入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定する半導体メモリ装置を提供する。
【００１０】
好ましくは、前記高電圧は、短時間の間にのみ前記他の複数個のパッドのいずれか一つに印加され、前記高電圧が前記パッドのいずれか一つに印加されてから前記電源電圧が前記半導体メモリ装置に印加される。
【００１１】
さらに、前記目的を達成するために、本発明は、半導体メモリ装置において、複数個のパッドと、前記複数個のパッドと電気的に接続され、複数個のモードレジスタアドレス信号を入力されて複数個の入出力モード信号を出力する入出力モード設定回路とを具備し、テストモード時に、前記入出力モード設定回路は、前記複数個のモードレジスタアドレス信号に応答して前記複数個のパッドから入力される信号を遮断し、前記入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定し、正常動作時に、前記入出力モード設定回路は、前記複数個のパッドから入力される信号に応答して前記入出力モード信号をそれぞれ論理“ハイ”及び論理“ロー”のいずれか一方にして前記半導体メモリ装置をいずれか一つの入出力モードに設定する半導体メモリ装置を提供する。
【００１２】
好ましくは、第１内部信号は前記電源電圧が所定レベル以上になると活性化する電源感知信号であり、第２内部信号は前記半導体メモリ装置の書込みイネーブル信号とローアドレスストローブ信号及びカラムアドレスストローブ信号がいずれも論理“ロー”にイネーブルされるときに活性化する入出力モード制御信号である。
【００１３】
本発明によれば、外部から半導体メモリ装置の入出力モードが制御可能となる。
【００１４】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分理解するためには、本発明の好適な実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００１５】
以下、添付した図面に基づき、本発明の好適な実施形態について説明することによって、本発明を詳細に説明する。図中、同一の構成要素には同一の符号を使用した。
【００１６】
図２は、本発明の第１実施形態による半導体メモリ装置の概略ブロック図である。図２を参照すれば、本発明の第１実施形態による半導体メモリ装置２０１は、メモリセルアレイ２６１、感知増幅器２７１、入出力マルチプレクサ２８１、入出力モード設定回路２１１、多数の入出力バッファＢ０〜Ｂ１５及び多数のパッド２５１〜２５５、ＰＤ０〜ＰＤ１５を具備する。
【００１７】
パッド２５１〜２５３は半導体メモリ装置２０１に基本的に具備される。正常動作時に外部信号がパッド２５１〜２５３に印加され、テストモード時には半導体メモリ装置２０１の電源電圧Ｖｃｃよりも高電圧が前記パッド２５１〜２５３のいずれか一つに印加される。パッド２５４、２５５は半導体メモリ装置２０１の入出力モードを設定するためのものであって、パッケージ組立て時に接地端にワイヤボンディングされて接地されるか、またはフローティング状態のままでいる。パッド２５４、２５５が接地状態、またはフローティング状態になるかによって半導体メモリ装置２０１は３種類の入出力モードのいずれか一つに設定される。例えば、パッド２５４のみが接地状態になると半導体メモリ装置２０１の入出力モードは×４に設定され、パッド２５５のみが接地状態になると半導体メモリ装置２０１の入出力モードは×１６に設定され、パッド２５４、２５５がいずれもフローティング状態になると半導体メモリ装置２０１の入出力モードは×８に設定される。パッド２５４、２５５がいずれも接地状態になる場合はない。
【００１８】
入出力モード設定回路２１１はパッド２５１〜２５３に電気的に接続される。入出力モード設定回路２１１は、テストモード時にパッド２５１〜２５３のいずれか一つに印加される前記高電圧に応答して入出力モード信号Ｐ４、Ｐ１６を発生する。このとき、入出力モード設定回路２１１はパッド２５４、２５５に印加される信号が入力されることを遮断する。テストモード時に前記高電圧がパッド２５１〜２５３のうちどのパッドに印加されかによって半導体メモリ装置２０１の入出力モードが決定される。例えば、前記高電圧がパッド２５１に印加されれば入出力モード信号Ｐ４が論理“ハイ”となって、半導体メモリ装置２０１の入出力モードは×４に設定される。前記高電圧がパッド２５２に印加されれば入出力モード信号Ｐ４、Ｐ１６がいずれも論理“ロー”となって、半導体メモリ装置２０１の入出力モードは×８に設定される。前記高電圧がパッド２５３に印加されれば入出力モード信号Ｐ１６が論理“ハイ”となって、半導体メモリ装置２０１の入出力モードは×１６になる。
【００１９】
入出力モード設定回路２１１は、パッド回路２２１、制御信号発生回路２３１及び入出力モード信号発生回路２４１を具備する。
【００２０】
図３は、このパッド回路２２１の詳細図である。図３を参照すれば、パッド回路２２１はパッド２５１〜２５３に電気的に接続され、かつ、ＰＭＯＳトランジスタ３１１〜３２２、ＮＭＯＳトランジスタ３４１〜３４３、バッファ３５１〜３５３を具備する。バッファ３５１〜３５３はそれぞれ偶数個のインバータにより構成される。バッファ３５１〜３５３から第１〜第３信号ＳＶ４、ＳＶ８、ＳＶ１６が発生される。ＮＭＯＳトランジスタ３４１〜３４３は半導体メモリ装置２０１に電源電圧Ｖｃｃが印加される限りターンオン状態に保たれる。したがって、パッド２５１〜２５３に前記高電圧が印加されないときには第１ないし第３信号ＳＶ４、ＳＶ８、ＳＶ１６はいずれも論理“ロー”になる。
【００２１】
パッド２５１に高電圧、例えば、８Ｖの電圧が印加されれば、ＰＭＯＳトランジスタ３１１〜３１４がいずれもターンオンされるので、ノードＮは５．２Ｖに高くなる。ここで、ＰＭＯＳトランジスタ３１１〜３１４のしきい値電圧は０．７Ｖであり、ＰＭＯＳトランジスタ３１１〜３１４はＮＭＯＳトランジスタ３４１よりも遥かに小さい。したがって、第１信号ＳＶ４は論理“ハイ”に活性化する。これと同様に、パッド２５２に前記高電圧が印加されれば第２信号ＳＶ８が論理“ハイ”に活性化し、パッド２５３に前記高電圧が印加されれば第３信号ＳＶ１６が論理“ハイ”に活性化する。
【００２２】
図４は、制御信号発生回路２３１の詳細図である。図４を参照すれば、制御信号発生回路２３１は、ＮＡＮＤゲート４１１〜４１９、インバータ４２１〜４２３、ＮＭＯＳトランジスタ４３１〜４３３、バッファ４４１、４４２及びＯＲゲート４５１を具備する。バッファ４４１、４４２はそれぞれ偶数個のインバータにより構成される。制御信号発生回路２３１は第１内部信号である電源感知信号ＰＶＣＣＨと第２内部信号ＰＷＣＢＲ及び第１ないし第３信号ＳＶ４、ＳＶ８、ＳＶ１６を入力されて第１ないし第３制御信号ＯＲＧＳＭ、ＭＦＥ、ＭＨＥを発生する。
【００２３】
電源感知信号ＰＶＣＣＨは電源電圧Ｖｃｃが所定電圧以下であれば論理“ロー”に非活性化し、所定電圧以上であれば論理“ハイ”に活性化する。したがって、電源感知信号ＰＶＣＣＨは電源電圧Ｖｃｃが半導体メモリ装置２０１に印加されれば、初期には非活性化してから所定時間が経過すれば活性化し、電源電圧Ｖｃｃの半導体メモリ装置２０１に印加される間は継続して活性化する。
【００２４】
第２内部信号ＰＷＣＢＲは、図１０に示すように、書込みイネーブル信号ＷＥＢとローアドレスストローブ信号ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢがいずれも論理“ロー”にイネーブルされた状態でクロック信号ＣＬＫが論理“ロー”から論理“ハイ”に遷移するときに論理“ハイ”に活性化し、書込みイネーブル信号ＷＥＢとローアドレスストローブ信号ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢのいずれか一つが論理“ハイ”にディスエーブルされた状態でクロック信号ＣＬＫが論理“ロー”から論理“ハイ”に遷移するときに論理“ロー”に非活性化する。
【００２５】
書込みイネーブル信号ＷＥＢが論理“ロー”にイネーブルされるときに外部データはメモリセルアレイ２６１に書き込まれる。ローアドレスストローブ信号ＲＡＳＢが論理“ロー”にイネーブルされるときにローアドレスが外部から半導体メモリ装置２０１に入力され、カラムアドレスストローブ信号ＣＡＳＢが論理“ロー”にイネーブルされるときにカラムアドレスが外部から半導体メモリ装置２０１に入力される。半導体メモリ装置２０１は、第２内部信号ＰＷＣＢＲが論理“ハイ”にイネーブルされるときにテストモードに入る。第１ないし第３信号ＳＶ４、ＳＶ８、ＳＶ１６は同時に論理“ハイ”になることはなく、そのうち一つのみが論理“ハイ”になる。
【００２６】
テストモード時に第２内部信号ＰＷＣＢＲが論理“ハイ”に活性化し、かつ第１信号ＳＶ４が論理“ハイ”に活性化する場合、ＮＡＮＤゲート４１１は論理“ロー”を出力する。すると、ＮＡＮＤゲート４１３は論理“ハイ”を出力することになり、ノードＮ４は論理“ハイ”になる。電源感知信号ＰＶＣＣＨが論理“ハイ”で、かつノードＮ４が論理“ハイ”であるので、ＮＡＮＤゲート４１２は論理“ロー”を出力する。この状態で、制御信号ＳＶ４が論理“ロー”になってもノードＮ４は継続して論理“ハイ”に保たれる。すなわち、ＮＡＮＤゲート４１２、４１３はラッチ回路を形成し、これによりノードＮ４は電源電圧Ｖｃｃが半導体メモリ装置２０１に印加される間には継続して論理“ハイ”に保たれる。それから電源電圧Ｖｃｃの供給が中断されると、ＮＭＯＳトランジスタ４３１がターンオンされてノードＮ４は論理“ロー”になる。もちろん、これはインバータ４２１に電源電圧Ｖｃｃが印加される場合に限られる。インバータ４２１に電源電圧Ｖｃｃが印加されない場合、ノードＮ４はフローティング状態になる。ノードＮ４が論理“ハイ”であればＯＲゲート４５１の第１制御信号ＯＲＧＳＭは論理“ハイ”に活性化する。
【００２７】
これと同様に、第２信号ＳＶ８が論理“ハイ”になるときに信号ＯＲＧＳ２は論理“ハイ”になり、第３信号ＳＶ１６が論理“ハイ”に活性化するときには信号ＯＲＧＳ３は論理“ハイ”になる。第１制御信号ＯＲＧＳＭは、信号ＯＲＧＳ１、ＯＲＧＳ２、ＯＲＧＳ３のうちいずれか一つが論理“ハイ”になれば論理“ハイ”に活性化する。信号ＯＲＧＳ１、ＯＲＧＳ３が論理“ハイ”になれば第２及び第３制御信号ＭＦＥ、ＭＨＥも論理“ハイ”に活性化する。
【００２８】
図３及び図４を参照すれば、前記高電圧がパッド２５１に印加された状態で電源電圧Ｖｃｃが半導体メモリ装置２０１に印加されれば、信号ＯＲＧＳ１、ＭＦＥは論理“ハイ”になる。以降には、前記高電圧がパッド２５１に印加されなくなっても信号ＯＲＧＳ１、ＭＦＥは継続して論理“ハイ”に保たれる。すなわち、前記高電圧はパッド２５１に短時間の間にのみ印加されても信号ＯＲＧＳ１、ＭＦＥは論理“ハイ”に継続して発生できる。これと同様に、パッド２５２に前記高電圧が短時間の間にのみ印加されても信号ＯＲＧＳ２、ＯＲＧＳＭは論理“ハイ”に継続して発生され、パッド２５３に前記高電圧が短時間の間に印加される場合にも信号ＯＲＧＳ３、ＭＨＥ、ＯＲＧＳＭは論理“ハイ”に継続して発生される。
【００２９】
第１信号ＳＶ４が論理“ロー”の状態で電源電圧Ｖｃｃがオフしてからオンすると、ＮＭＯＳトランジスタ４３１が瞬間的にターンオンしてノードＮ４を接地電圧ＧＮＤレベルに下げる。すると、ＮＡＮＤゲート４１１、４１２の出力がいずれも論理“ハイ”となってＮＡＮＤゲート４１３の出力を論理“ロー”にする。こうなると、電源感知信号ＰＶＣＣＨが活性化してもノードＮ４、すなわち、信号ＧＳ１、ＭＦＥは論理“ロー”になる。この状態は、ＮＡＮＤゲート４１１の出力が論理“ロー”とならない限り続く。信号ＯＲＧＳ２、ＯＲＧＳ３、ＭＨＥに対しても同様である。信号ＯＲＧＳ１、ＯＲＧＳ２、ＯＲＧＳ３がいずれも論理“ロー”であれば第１制御信号ＯＲＧＳＭは論理“ロー”に非活性化する。
【００３０】
図５は、入出力モード信号発生回路２４１の詳細図である。図５を参照すれば、入出力モード信号発生回路２４１は、伝送ゲート５１１〜５１８及びインバータ５２１〜５２８を具備する。テストモード時に第１制御信号ＯＲＧＳＭは論理“ハイ”に活性化する。第１制御信号ＯＲＧＳＭが論理“ハイ”であれば伝送ゲート５１１、５１５はオフし、伝送ゲート５１３、５１７はオンする。伝送ゲート５１１、５１５がオフすると、パッド２５４、２５５に印加される信号は伝送ゲート５１１、５１５によって遮断される。この状態で第２制御信号ＭＦＥが論理“ハイ”に活性化すると、伝送ゲート５１４がオンしてノードＮ５は接地電圧ＧＮＤレベルに下がる。したがって、入出力モード信号Ｐ４は論理“ハイ”となって、半導体メモリ装置２０１の入出力モードは×４に設定される。第１制御信号ＯＲＧＳＭが活性化した状態で第２制御信号ＭＦＥが論理“ロー”であれば、伝送ゲート５１２はオンして伝送ゲート５１４はオフする。すると、ノードＮ５は電源電圧Ｖｃｃレベルになり、これにより入出力モード信号Ｐ４は論理“ロー”になる。
【００３１】
第１制御信号ＯＲＧＳＭが論理“ハイ”に活性化した状態で第３制御信号ＭＨＥが論理“ハイ”に活性化すると、伝送ゲート５１８がオンしてノードＮ６は接地電圧ＧＮＤレベルに下がる。したがって、入出力モード信号Ｐ１６は論理“ハイ”となって、半導体メモリ装置２０１の入出力モードは×１６に設定される。第１制御信号ＯＲＧＳＭが論理“ハイ”の状態で第３制御信号ＭＨＥが論理“ロー”であれば伝送ゲート５１６はオンし伝送ゲート５１８はオフする。すると、ノードＮ６が電源電圧Ｖｃｃレベルとなり、これにより入出力モード信号Ｐ１６は論理“ロー”になる。
【００３２】
第１制御信号ＯＲＧＳＭが論理“ハイ”の状態で、もし、第２及び第３制御信号ＭＦＥ、ＭＨＥがいずれも論理“ロー”であれば、入出力モード信号Ｐ４、Ｐ１６はいずれも論理“ロー”になる。したがって、半導体メモリ装置２０１の入出力モードは×８に設定される。第１制御信号ＯＲＧＳＭが論理“ハイ”の状態で第２及び第３制御信号ＭＦＥ、ＭＨＥがいずれも論理“ハイ”になる場合はない。
【００３３】
外部からパッドＰＤ０〜ＰＤ１５に印加されるデータはバッファＢ０〜Ｂ１５と入出力マルチプレクサ２８１及び感知増幅器２７１を介してメモリセルアレイ２６１に書き込まれる。メモリセルアレイ２６１に記憶されているデータは感知増幅器２７１と入出力マルチプレクサ２８１とバッファＢ０〜Ｂ１５及びパッドＰＤ０〜ＰＤ１５を介して外部に読み出される。入出力マルチプレクサ２８１は、半導体メモリ装置２０１の入出力モードによってメモリセルアレイ２６１に同時に入出力されるデータの数を調節する。もし、半導体メモリ装置２０１の入出力モードが×４であれば、入出力マルチプレクサ２８１はメモリセルアレイ２６１から感知増幅器２７１を介して出力されるデータを同時に４個ずつ入出力バッファＢ０〜Ｂ１５に伝送したり、または外部から印加されるデータを同時に４個ずつ感知増幅器２７１を介してメモリセルアレイ２６１に伝送する。もし、半導体メモリ装置２０１の入出力モードが×８であれば、メモリセルアレイ２６１に同時に入出力されるデータは８個であり、もし、半導体メモリ装置２０１の入出力モードが×１６であれば、メモリセルアレイ２６１に同時に入出力されるデータは１６個である。
【００３４】
このように、外部からパッド２５１〜２５３のうちいずれか一つのパッドに高電圧を印加するかどうかによって半導体メモリ装置２０１の入出力モードは変わる。したがって、パッケージが完全に組み立てられた状態であっても半導体メモリ装置の特性を入出力モード別にテストすることができる。
【００３５】
図６は、本発明の第２実施形態による半導体メモリ装置の概略ブロック図である。図６を参照すれば、本発明の第２実施形態による半導体メモリ装置２０１は、メモリセルアレイ２６１、感知増幅器２７１、入出力マルチプレクサ２８１、入出力モード設定回路６１１、入出力バッファＢ０〜Ｂ１５及びパッドＰＤ０〜ＰＤ１５を具備する。
【００３６】
入出力モード設定回路６１１はパッド２５４、２５５に電気的に接続され、モードレジスタアドレス信号ＭＲＡ４Ｂ〜ＭＲＡ１０Ｂ、第１内部信号の電源感知信号ＰＶＣＣＨ並びに第２及び第３内部信号ＰＷＣＢＲ、ＰＭＲＳＰＤを入力されて入出力モード信号Ｐ４、Ｐ１６を発生する。入出力モード設定回路６１１は、モードレジスタセット回路６２１、制御信号発生回路６３１及び入出力モード信号発生回路６４１を具備する。
【００３７】
図７は、モードレジスタセット回路６２１の詳細図である。図７を参照すれば、モードレジスタセット回路６２１は、ＮＯＲゲート７１１、７１２、ＮＡＮＤゲート７３１〜７３４及びインバータ７２１〜７２４を具備する。モードレジスタセット回路６２１は、モードレジスタアドレス信号ＭＲＡ４Ｂ〜ＭＲＡ８Ｂと電源感知信号ＰＶＣＣＨ及び第２内部信号ＰＷＣＢＲを入力されて第１及び第２モードレジスタ信号ＯＲＧＳＥＴ、ＭＲＳＥＴを発生する。第１モードレジスタ信号ＯＲＧＳＥＴを論理“ハイ”に活性化させるためには、モードレジスタアドレス信号ＭＲＡ４Ｂ〜ＭＲＡ７Ｂ及び第２内部信号ＰＷＣＢＲが論理“ハイ”に活性化し、モードレジスタアドレス信号ＭＲＡ８Ｂは論理“ロー”にならなければならない。モードレジスタアドレス信号ＭＲＡ７Ｂが論理“ハイ”であり、モードレジスタアドレス信号ＭＲＡ８Ｂが論理“ロー”であれば、ＮＯＲゲート７１１の出力は論理“ハイ”になる。また、モードレジスタアドレス信号ＭＲＡ４Ｂ〜ＭＲＡ６Ｂがいずれも論理“ハイ”であれば、インバータ７２３の出力は論理“ハイ”になる。この状態で第２内部信号ＰＷＣＢＲが論理“ハイ”に活性化すると、ＮＡＮＤゲート７３２に入力される信号がいずれも論理“ハイ”であるから、第１モードレジスタ信号ＯＲＧＳＥＴは論理“ハイ”に活性化する。ここで、ＮＡＮＤゲート７３２及びインバータ７２４は論理積回路の役割をする。
【００３８】
第２モードレジスタ信号ＭＲＳＥＴは電源感知信号ＰＶＣＣＨが論理“ロー”になると論理“ハイ”に活性化する。また、第２モードレジスタ信号ＭＲＳＥＴは、第２内部信号ＰＷＣＢＲとモードレジスタアドレス信号ＭＲＡ７Ｂ、ＭＲＡ８Ｂがいずれも論理“ハイ”であり、モードレジスタアドレス信号ＭＲＡ４Ｂ〜ＭＲＡ６Ｂのいずれか一つが論理“ロー”の時に論理“ハイ”に活性化する。モードレジスタアドレス信号ＭＲＡ７Ｂ、ＭＲＡ８Ｂがいずれも論理“ハイ”であればＮＯＲゲート７１２は論理“ハイ”を出力する。また、モードレジスタアドレス信号ＭＲＡ４Ｂ〜ＭＲＡ６Ｂのうちいずれか一つが論理“ロー”であればＮＡＮＤゲート７３１は論理“ハイ”を出力する。この状態で第２内部信号ＰＷＣＢＲが論理“ハイ”に活性化するとＮＡＮＤゲート７３３の出力は論理“ロー”になる。したがって、ＮＡＮＤゲート７３４によって第２モードレジスタ信号ＭＲＳＥＴは論理“ハイ”になる。
【００３９】
図８は、制御信号発生回路６３１の詳細図である。図８を参照すれば、制御信号発生回路６３１は、ＰＭＯＳトランジスタ８１１〜８１５、ＮＭＯＳトランジスタ８５１、伝送ゲート８２１〜８２５、インバータ８３１〜８３４、８３６、ラッチ回路８４１〜８４５、ＮＡＮＤゲート８６１及びバッファ８７１，８７２を具備する。制御信号発生回路６３１は電源感知信号ＰＶＣＣＨと第１及び第２モードレジスタ信号ＯＲＧＳＥＴ、ＭＲＳＥＴ、第３内部信号ＰＭＲＳＰＤ及びモードレジスタアドレス信号ＭＲＡ９Ｂ、ＭＲＡ１０Ｂを入力されて第１ないし第３制御信号ＯＲＧＳＭ、ＭＨＥ、ＭＦＥを発生する。
【００４０】
第１制御信号ＯＲＧＳＭは、電源感知信号ＰＶＣＣＨ及び第１モードレジスタ信号ＯＲＧＳＥＴが論理“ハイ”の時に論理“ハイ”に活性化する。第１モードレジスタ信号ＯＲＧＳＥＴが論理“ハイ”であれば伝送ゲート８２１がオンする。この状態で電源感知信号ＰＶＣＣＨが論理“ハイ”であれば、インバータ８３１の出力が論理“ロー”となってＰＭＯＳトランジスタ８１１をターンオンさせる。すると、電源電圧Ｖｃｃが伝送ゲート８２１を介してラッチ回路８４１に印加され、ラッチ回路８４１の出力は論理“ロー”になる。ラッチ回路８４１の出力はインバータ８３２によって反転されるので、第１制御信号ＯＲＧＳＭは論理“ハイ”に活性化する。第１制御信号ＯＲＧＳＭは電源電圧Ｖｃｃの供給が切れるか、または第２モードレジスタ信号ＭＲＳＥＴが論理“ハイ”になる時に論理“ロー”にディスエーブルされる。電源電圧Ｖｃｃの供給が切れると、電源感知信号ＰＶＣＣＨが論理“ロー”になる。すると、ＮＡＮＤゲート８６１の出力が論理“ハイ”となってＮＭＯＳトランジスタ８５１をターンオンさせる。これと同様に、第２モードレジスタ信号ＭＲＳＥＴが論理“ハイ”になるとインバータ８３３の出力が論理“ロー”となってＮＭＯＳトランジスタ８５１をターンオンさせる。ＮＭＯＳトランジスタ８５１がターンオンすると第１制御信号ＯＲＧＳＭは論理“ロー”になる。
【００４１】
第３制御信号ＭＨＥは、第１モードレジスタ信号ＯＲＧＳＥＴ及び第３内部信号ＰＭＲＳＰＤが論理“ハイ”であり、モードレジスタアドレス信号ＭＲＡ９Ｂが論理“ロー”の時に論理“ハイ”に活性化する。第１モードレジスタ信号ＯＲＧＳＥＴ及び第３内部信号ＰＭＲＳＰＤが論理“ハイ”であれば伝送ゲート８２２、８２３がオンする。
【００４２】
第３内部信号ＰＭＲＳＰＤは、図１０に示すように、書込みイネーブル信号ＷＥＢとローアドレスストローブ信号ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢがいずれも論理“ロー”にイネーブルされた状態でクロック信号ＣＬＫが論理“ロー”から論理“ハイ”に遷移する時に論理“ハイ”に活性化し、活性化モードで書込みイネーブル信号ＷＥＢとローアドレスストローブ信号ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢのうちいずれか一つが論理“ハイ”にディスエーブルされた状態でクロック信号ＣＬＫが論理“ロー”から論理“ハイ”に遷移する時に論理“ロー”に非活性化する。第３内部信号ＰＭＲＳＰＤは、第２内部信号ＰＷＣＢＲに代えうる。
【００４３】
この状態でモードレジスタアドレス信号ＭＲＡ９Ｂが論理“ロー”であれば、これは伝送ゲート８２２を介してラッチ回路８４２に入力される。ラッチ回路８４２は入力を反転させるので、ラッチ回路８４２の出力は論理“ハイ”になる。ラッチ回路８４２の出力はインバータ８３４によって反転され、伝送ゲート８２３を介してラッチ回路８４３に入力される。ラッチ回路８４３は論理“ハイ”を出力し、これはバッファ８７１によりバッファリングされて第３制御信号ＭＨＥとして発生される。したがって、第３制御信号ＭＨＥは論理“ハイ”に活性化する。
【００４４】
第２制御信号ＭＦＥは、第１モードレジスタ信号ＯＲＧＳＥＴ及び第３内部信号ＰＭＲＳＰＤが論理“ハイ”であり、モードレジスタアドレス信号ＭＲＡ１０Ｂが論理“ロー”の時に論理“ハイ”に活性化する。第１モードレジスタ信号ＯＲＧＳＥＴ及び第３内部信号ＰＭＲＳＰＤが論理“ハイ”であれば伝送ゲート８２４、８２５がオンする。この状態でモードレジスタアドレス信号ＭＲＡ１０Ｂが論理“ロー”であれば、これは伝送ゲート８２４を介してラッチ回路８４４に入力される。ラッチ回路８４４は入力を反転させるので、ラッチ回路８４４の出力は論理“ハイ”になる。ラッチ回路８４４の出力はインバータ８３６により反転され、伝送ゲート８２５を介してラッチ回路８４５に入力される。ラッチ回路８４５は論理“ハイ”を出力し、これはバッファ８７２によりバッファリングされて第２制御信号ＭＦＥとして発生される。したがって、第２制御信号ＭＦＥは論理“ハイ”に活性化する。
【００４５】
図９は、入出力モード信号発生回路６４１の詳細図である。図９を参照すれば、入出力モード信号発生回路６４１は、パッド２５４、２５５と電気的に接続され、伝送ゲート９１１〜９１８及びインバータ９２１〜９２８を具備する。入出力モード信号発生回路６４１は、第１ないし第３制御信号ＯＲＧＳＭ、ＭＦＥ、ＭＨＥを入力されて入出力モード信号Ｐ４、Ｐ１６を発生する。第１制御信号ＯＲＧＳＭが論理“ハイ”であれば伝送ゲート９１３、９１７はオンし、伝送ゲート９１１、９１５がオフしてパッド２５４、２５５を介して入出力モード設定回路６４１に入力される信号は遮断される。この状態で第２制御信号ＭＦＥが論理“ハイ”になると、入出力モード信号Ｐ４が論理“ハイ”にイネーブルされて半導体メモリ装置２０１の入出力モードは×４に設定され、第３制御信号ＭＨＥが論理“ハイ”になると、入出力モード信号Ｐ１６が論理“ハイ”にイネーブルされて半導体メモリ装置２０１の入出力モードは×１６に設定される。第２及び第３制御信号ＭＦＥ、ＭＨＥともが同時に論理“ハイ”になる場合はない。第２及び第３制御信号ＭＦＥ、ＭＨＥがいずれも論理“ロー”になると、入出力モード信号Ｐ４、Ｐ１６がいずれも論理“ロー”となって半導体メモリ装置２０１の入出力モードは×８に設定される。
【００４６】
第１制御信号ＯＲＧＳＭが論理“ハイ”の状態で第２制御信号ＭＦＥが論理“ハイ”になると、伝送ゲート９１２はオフし、伝送ゲート９１４はインバータ９２１の出力が論理“ロー”であるからオンする。したがって、ノードＮ７は接地電圧ＧＮＤレベルとなり、これはインバータ９２２〜９２４により反転されるので、入出力モード信号Ｐ４は論理“ハイ”にイネーブルされる。もし、第２制御信号ＭＦＥが論理“ロー”になると、伝送ゲート９１４はオフし、伝送ゲート９１２はオンする。したがって、ノードＮ７は電源電圧Ｖｃｃレベルとなりこれはインバータ９２２〜９２４により反転されるので、入出力モード信号Ｐ４は論理“ロー”にディスエーブルされる。
【００４７】
第１制御信号ＯＲＧＳＭが論理“ハイ”の状態で第３制御信号ＭＨＥが論理“ロー”になると、伝送ゲート９１６はオフし、伝送ゲート９１８はインバータ９２５の出力が論理“ロー”であるからオンする。したがって、ノードＮ８は接地電圧ＧＮＤレベルとなり、これはインバータ９２６〜９２８により反転されるので、入出力モード信号Ｐ１６は論理“ハイ”にイネーブルされる。もし、第３制御信号ＭＨＥが論理“ロー”になると、伝送ゲート９１８はオフし、伝送ゲート９１６はオンする。したがって、ノードＮ８は電源電圧Ｖｃｃレベルになりこれはインバータ９２６〜９２８により反転されるので、入出力モード信号Ｐ１６は論理“ロー”にディスエーブルされる。
【００４８】
このように、モードレジスタアドレス信号ＭＲＡ４Ｂ〜ＭＲＡ１０Ｂを用いて半導体メモリ装置２０１の入出力モードを自由に制御できる。したがって、パッケージが完全に組み立てられた状態であっても、半導体メモリ装置２０１の特性を入出力モード別にテストすることができる。
【００４９】
図２及び図６において、半導体メモリ装置２０１は３種類の入出力モードをもつものだと説明したが、半導体メモリ装置２０１の入出力モードは前述のようにして３種類以下または３種類以上に構成できる。例えば、半導体メモリ装置２０１の入出力モードは×３２、×６４、×１２８などに設定可能である。
【００５０】
【発明の効果】
以上述べたように、本発明によれば、外部から半導体メモリ装置２０１のデータ入出力モードを自由に制御できる。これにより、半導体メモリ装置の生産性の向上が図られると共に、半導体メモリ装置の入出力モードによる駆動差がなくなってテスト能率が高くなる。さらに、半導体メモリ装置を入出力モード別に完壁に評価することができる。
【００５１】
図面及び明細書には最適の実施形態が開示されている。ここで、特定の用語が使用されたが、これは単に本発明を説明するための目的から使用されたものであって、意味の限定や請求範囲に記載された本発明の範囲を制限するために使用されたものではない。よって、この技術分野の通常の知識を有した者なら、これより各種の変形及び均等な他の実施形態が可能なのは理解できる筈である。よって、本発明の真の技術的な保護範囲は請求範囲の技術的な思想によって定まるべきである。
【図面の簡単な説明】
【図１】    従来の半導体メモリ装置に具備される入出力モード制御回路の回路図である。
【図２】    本発明の第１実施形態による半導体メモリ装置の概略ブロック図である。
【図３】    図２のパッド回路の回路図である。
【図４】    図２の制御信号発生回路の回路図である。
【図５】    図２の入出力モード信号発生回路の回路図である。
【図６】    本発明の第２実施形態による半導体メモリ装置の概略ブロック図である。
【図７】    図６のモードレジスタセット信号発生回路の回路図である。
【図８】    図６の制御信号発生回路の回路図である。
【図９】    図６の入出力モード信号発生回路の回路図である。
【図１０】    図６の信号のタイミング図である。
【符号の説明】
２０１  半導体メモリ装置
２１１  入出力モード設定回路
２５１〜２５５、ＰＤ０〜ＰＤ１５  パッド
Ｂ０〜Ｂ１５  入出力バッファ
Ｐ４、Ｐ１６  入出力モード信号
ＭＦＥ、ＯＲＧＳＭ、ＭＨＥ  第１ないし第３制御信号
ＳＶ４、ＳＶ８、ＳＶ１６  第１、第２、第３信号
【図１】
0004499252.tif 000002
【図２】
0004499252.tif 000003
【図３】
0004499252.tif 000004
【図４】
0004499252.tif 000005
【図５】
0004499252.tif 000006
【図６】
0004499252.tif 000007
【図７】
0004499252.tif 000008
【図８】
0004499252.tif 000009
【図９】
0004499252.tif 000010
【図１０】
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