(57)【特許請求の範囲】
【請求項１】
直流電圧が印加される第１および第２の主電源端子の間に、直列に介挿された相補的に動作する複数組の第１および第２のスイッチング素子と、
前記複数組の第１および第２のスイッチング素子の駆動制御をそれぞれ行う複数の制御回路と、
前記第１および第２の主電源端子間に接続され、該両端子間に流れる電流を検出するシャント抵抗と、を備え、
前記複数の制御回路の各々は、
前記シャント抵抗に流れる電流により発生する電圧を検出し、検出電圧が所定電圧以上である場合には、電流異常であることを示す電流異常信号を出力する少なくとも１つの電流検出回路と、
前記少なくとも１つの電流検出回路から出力される電流異常信号を受け、対応する前記第１および第２のスイッチング素子の少なくとも１方の動作を停止させる停止信号を出力するフォールト回路とを備え、
前記フォールト回路は、
自らが属する制御回路とは別の他の制御回路に向けて前記停止信号を出力するとともに、前記他の制御回路から入力される前記停止信号によっても、対応する前記第１および第２のスイッチング素子の少なくとも１方の動作を停止させる機能を有する、半導体装置。
【請求項２】
前記複数の制御回路の各々は、
自らに与えられる駆動電圧を検出し、前記駆動電圧が所定電圧以下である場合には、電圧低下を示す電圧低下信号を出力する電圧検出回路をさらに備え、
前記フォールト回路は、前記電圧低下信号および前記電流異常信号の少なくとも一方が出力された場合に前記停止信号を出力する、請求項１記載の半導体装置。
【請求項３】
前記駆動電圧は、
前記複数組の前記第１および第２のスイッチング素子のうち、低電位側の素子の制御電極に制御電圧としても与えられる電圧である、請求項２記載の半導体装置。
【請求項４】
前記少なくとも１つの電流検出回路は、第１および第２の電流検出回路であって、
前記第１の電流検出回路は前記第２の電流検出回路よりも検出感度が高く設定される、請求項１または請求項２記載の半導体装置。
【請求項５】
前記複数の制御回路のうちの１つの制御回路のみが、前記シャント抵抗の電圧を検出して前記停止信号を出力し、残りの制御回路の前記フォールト回路に与える、請求項１または請求項２記載の半導体装置。
【請求項６】
前記複数の制御回路のうちの１つの制御回路のみが、前記第１の電流検出回路によって前記シャント抵抗の電圧を検出し、残りの制御回路は前記第２の電流検出回路によって前記シャント抵抗の電圧を検出するように前記シャント抵抗に電気的に接続される、請求項４記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、保護機能を備えた電力用半導体装置に関する。
【０００２】
【従来の技術】
図８は３相ブリッジ回路を有するインバータモジュール９０の構成を示すブロック図である。図８に示すように、電源端子となるＰ−Ｎ端子間（高電位側の主電源端子Ｐと低電位側の主電源端子Ｎとの間）に、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのパワーデバイスであるトランジスタ１１および１２、２１および２２、３１および３２の組がトーテムポール接続されている。なお、主電源端子ＰおよびＮは、それぞれ直流電源ＰＳの正極および負極に接続されている。
【０００３】
各々のトーテムポール接続されたトランジスタの接続ノード１６１、１６２および１６３の各々は、Ｕ相、Ｖ相、Ｗ相の出力端子Ｕ、ＶおよびＷに接続される。
【０００４】
また、トランジスタ１１、１２、２１、２２、３１および３２には、それぞれフリーホイールダイオード１１１、１２１、２１１、２２１、３１１および３２１が逆並列接続されている。
【０００５】
そして、トランジスタ１１および１２、２１および２２、３１および３２の組をそれぞれ制御するため、パッケージ化された制御回路ＩＣ１、ＩＣ２およびＩＣ３が配設されている。なお、制御回路ＩＣ１〜ＩＣ３は機能的に同じものであるが、便宜的に符号を変えて示している。
【０００６】
トランジスタ１１および１２の各々のゲート電極には制御回路ＩＣ１の制御信号出力端子ＨＯおよびＬＯから制御信号が与えられ、トランジスタ２１および２２の各々のゲート電極には制御回路ＩＣ２の制御信号出力端子ＨＯおよびＬＯから制御信号が与えられ、トランジスタ３１および３２の各々のゲート電極には制御回路ＩＣ３の制御信号出力端子ＨＯおよび端子ＬＯから制御信号が与えられる構成となっている。
【０００７】
また、制御回路ＩＣ１〜ＩＣ３のそれぞれの基準電位端子ＶSは、接続ノード１６１、１６２、１６３に接続されるとともに、パッケージの基準電位端子ＶUFS、ＶVFS、ＶWFSに接続されている。
【０００８】
また、制御回路ＩＣ１〜ＩＣ３のそれぞれの基準電位端子ＶＮＯは低電位側の主電源端子Ｎに共通に接続され、ＩＣ１〜ＩＣ３のそれぞれの駆動電圧端子ＶBは、パッケージの駆動電圧端子ＶUFB、ＶVFB、ＶWFBに接続されている。
【０００９】
なお、基準電位端子ＶSは、高電位側の基準電位を各ＩＣ内に供給する端子であり、基準電位端子ＶＮＯは低電位側の基準電位を各制御回路内に供給する端子である。
【００１０】
また、制御回路ＩＣ１〜ＩＣ３は、何れも駆動電圧端子ＶCC、接地端子ＣＯＭ、制御信号入力端子ＰＩＮおよびＮＩＮ、フォールト端子ＦOを有している。また、制御回路ＩＣ１〜ＩＣ３は、それぞれ電流検出端子ＣＩＮ１、ＣＩＮ２およびＣＩＮ３を有している。なお、電流検出端子ＣＩＮ１〜ＣＩＮ３は、機能的に何れも同じものである。
【００１１】
そして、制御回路ＩＣ１〜ＩＣ３の各駆動電圧端子ＶCCは、何れもモジュールの駆動電圧端子ＶN1に接続され、各接地端子ＣＯＭは何れもモジュールの接地端子ＶNCに接続されている。
【００１２】
また、制御回路ＩＣ１〜ＩＣ３の各制御信号入力端子ＰＩＮは、それぞれモジュールの制御信号入力端子ＵP、ＶP、ＷPに接続され、各制御信号入力端子ＮＩＮは、それぞれモジュールの制御信号入力端子ＵN、ＶN、ＷNに接続されている。
【００１３】
制御回路ＩＣ１〜ＩＣ３の各フォールト端子ＦOはモジュール内部において互いに接続され、共通してモジュールのフォールト端子ＦＯに接続されている。
【００１４】
なお、制御回路ＩＣ３の電流検出端子ＣＩＮ３は、モジュールの電流検出端子ＣＩＮに接続されるとともに、モジュール内部において電流検出端子ＣＩＮ１およびＣＩＮ２に接続されている。
【００１５】
そして、モジュールの接地端子ＶNCおよび電流検出端子ＣＩＮは、モジュールの外部において、主電源端子ＰおよびＮ間に流れる直流電流を検出するシャント抵抗Ｒ２０の両端に接続され、電圧を検出する構成となっている。
【００１６】
ここで、電流検出端子ＣＩＮ１〜ＣＩＮ３による電圧検出のための構成について図９を用いて説明する。なお、図９においては電流検出端子ＣＩＮ１を例示するが、電流検出端子ＣＩＮ２およびＣＩＮ３においても同様である。
【００１７】
図９において、電流検出端子ＣＩＮ１で検出したシャント抵抗Ｒ２０の電圧はコンパレータＣ１に入力され、コンパレータＣ１において参照電圧ＲＥＦとの比較を行う。この結果、シャント抵抗Ｒ２０の電圧が参照電圧以上となっている場合には、ラッチ回路Ｃ２を介してフォールト回路Ｃ３に与えられ、フォールト回路Ｃ３からトランジスタ１１および１２の動作を停止させる命令をＩＣ１内のパワーデバイス駆動回路（図示せず）に与える。なお、上記命令はフォールト端子ＦOから出力される構成となっている。
【００１８】
このように構成された、インバータモジュール９０は、トランジスタ１１、１２、２１、２２、３１および３２を交互に駆動させることで直流−交流の変換を行って、交流電力を負荷（図示せず）に供給するものである。
【００１９】
【発明が解決しようとする課題】
インバータモジュール９０においては、トランジスタ１１、１２、２１、２２、３１および３２の異常動作等の発生によりＰ−Ｎ端子間に異常な電流が流れた場合には、シャント抵抗Ｒ２０の電圧が異常となる。この異常電圧を制御回路ＩＣ１〜ＩＣ３の電流検出端子ＣＩＮ１、ＣＩＮ２、およびＣＩＮ３で検出し、制御回路ＩＣ１〜ＩＣ３が、それぞれトランジスタ１１、１２、２１、２２、３１および３２への制御信号を停止することで、各トランジスタを保護している。
【００２０】
このように、制御回路ＩＣ１〜ＩＣ３の何れに対してもシャント抵抗Ｒ２０の電圧値を与えるために、モジュール内部において配線（内部配線）が必要であり、その結果、内部配線が複雑になってモジュールの小型化ができないという問題があった。
【００２１】
本発明は上記のような問題点を解消するためになされたもので、パワーデバイスの保護機能を有したインバータモジュールにおいて、内部配線を単純化してモジュールを小型化することを目的とする。
【００２２】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、直流電圧が印加される第１および第２の主電源端子の間に、直列に介挿された相補的に動作する複数組の第１および第２のスイッチング素子と、前記複数組の第１および第２のスイッチング素子の駆動制御をそれぞれ行う複数の制御回路と、前記第１および第２の主電源端子間に接続され、該両端子間に流れる電流を検出するシャント抵抗と、を備え、前記複数の制御回路の各々は、前記シャント抵抗に流れる電流により発生する電圧を検出し、検出電圧が所定電圧以上である場合には、電流異常であることを示す電流異常信号を出力する少なくとも１つの電流検出回路と、前記少なくとも１つの電流検出回路から出力される電流異常信号を受け、対応する前記第１および第２のスイッチング素子の少なくとも１方の動作を停止させる停止信号を出力するフォールト回路とを備え、前記フォールト回路は、自らが属する制御回路とは別の他の制御回路に向けて前記停止信号を出力するとともに、前記他の制御回路から入力される前記停止信号によっても、対応する前記第１および第２のスイッチング素子の少なくとも１方の動作を停止させる機能を有している。
【００２３】
本発明に係る請求項２記載の半導体装置は、前記複数の制御回路の各々は、自らに与えられる駆動電圧を検出し、前記駆動電圧が所定電圧以下である場合には、電圧低下を示す電圧低下信号を出力する電圧検出回路をさらに備え、前記フォールト回路は、前記電圧低下信号および前記電流異常信号の少なくとも一方が出力された場合に前記停止信号を出力する。
【００２４】
本発明に係る請求項３記載の半導体装置は、前記駆動電圧が、前記複数組の前記第１および第２のスイッチング素子のうち、低電位側の素子の制御電極に制御電圧としても与えられる電圧である。
【００２５】
本発明に係る請求項４記載の半導体装置は、前記少なくとも１つの電流検出回路が、第１および第２の電流検出回路であって、前記第１の電流検出回路は前記第２の電流検出回路よりも検出感度が高く設定されている。
【００２６】
本発明に係る請求項５記載の半導体装置は、前記複数の制御回路のうちの１つの制御回路のみが、前記シャント抵抗の電圧を検出して前記停止信号を出力し、残りの制御回路の前記フォールト回路に与える。
【００２７】
本発明に係る請求項６記載の半導体装置は、前記複数の制御回路のうちの１つの制御回路のみが、前記第１の電流検出回路によって前記シャント抵抗の電圧を検出し、残りの制御回路は前記第２の電流検出回路によって前記シャント抵抗の電圧を検出するように前記シャント抵抗に電気的に接続されている。
【００２８】
【発明の実施の形態】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
図１は３相ブリッジ回路を有するインバータモジュール１００の構成を示すブロック図である。図１に示すように、電源端子となるＰ−Ｎ端子間（高電位側の主電源端子Ｐと低電位側の主電源端子Ｎとの間）に、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのパワーデバイスであるトランジスタ１１および１２、２１および２２、３１および３２の組がトーテムポール接続されている。なお、主電源端子ＰおよびＮは、それぞれ直流電源ＰＳの正極および負極に接続されている。
【００２９】
各々のトーテムポール接続されたトランジスタの接続ノード１６１、１６２および１６３の各々は、Ｕ相、Ｖ相、Ｗ相の出力端子Ｕ、ＶおよびＷに接続される。
【００３０】
また、トランジスタ１１、１２、２１、２２、３１および３２には、それぞれフリーホイールダイオード１１１、１２１、２１１、２２１、３１１および３２１が逆並列接続されている。
【００３１】
そして、トランジスタ１１および１２、２１および２２、３１および３２の組をそれぞれ制御するため、パッケージ化された制御回路ＩＣ１１、ＩＣ１２およびＩＣ１３が配設されている。なお、制御回路ＩＣ１１〜ＩＣ１３は機能的に同じものである。
【００３２】
トランジスタ１１および１２の各々のゲート電極には制御回路ＩＣ１１の制御信号出力端子ＨＯおよびＬＯから制御信号が与えられ、トランジスタ２１および２２の各々のゲート電極には制御回路ＩＣ１２の制御信号出力端子ＨＯおよびＬＯから制御信号が与えられ、トランジスタ３１および３２の各々のゲート電極には制御回路ＩＣ１３の制御信号出力端子ＨＯおよびＬＯから制御信号が与えられる構成となっている。
【００３３】
また、制御回路ＩＣ１１〜ＩＣ１３のそれぞれの基準電位端子ＶSは、接続ノード１６１、１６２、１６３に接続されるとともに、パッケージの基準電位端子ＶUFS、ＶVFS、ＶWFSに接続されている。
【００３４】
また、制御回路ＩＣ１１〜ＩＣ１３のそれぞれの基準電位端子ＶＮＯは、低電位側の主電源端子Ｎに共通に接続され、制御回路ＩＣ１１〜ＩＣ１３のそれぞれの駆動電圧端子ＶBは、駆動電圧端子ＶUFB、ＶVFB、ＶWFBに接続されている。
【００３５】
なお、基準電位端子ＶSは、高電位側の基準電位を各ＩＣ内に供給する端子であり、基準電位端子ＶＮＯは低電位側の基準電位を各制御回路内に供給する端子である。
【００３６】
また、制御回路ＩＣ１１〜ＩＣ１３は、何れも駆動電圧端子ＶCC、接地端子ＣＯＭ、制御信号入力端子ＰＩＮおよびＮＩＮ、フォールト端子ＦOを有している。また、制御回路ＩＣ１１〜ＩＣ１３は、それぞれ電流検出端子ＣＩＮ１、ＣＩＮ２およびＣＩＮ３を有している。なお、電流検出端子ＣＩＮ１〜ＣＩＮ３は、機能的に何れも同じものであるが、便宜的に符号を変えて示している。
【００３７】
そして、制御回路ＩＣ１１〜ＩＣ１３の各駆動電圧端子ＶCCは、何れもモジュールの駆動電圧端子ＶN1に接続され、各接地端子ＣＯＭは何れもモジュールの接地端子ＶNCに接続されている。
【００３８】
また、制御回路ＩＣ１１〜ＩＣ１３の各制御信号入力端子ＰＩＮは、それぞれモジュールの制御信号入力端子ＵP、ＶP、ＷPに接続され、各制御信号入力端子ＮＩＮは、それぞれモジュールの制御信号入力端子ＵN、ＶN、ＷNに接続されている。
【００３９】
制御回路ＩＣ１１〜ＩＣ１３の各フォールト端子ＦOは、モジュール内部において互いに接続され、共通してモジュールのフォールト端子ＦＯに接続されている。
【００４０】
なお、制御回路ＩＣ１３の電流検出端子ＣＩＮ３は、モジュールの電流検出端子ＣＩＮに接続されているが、電流検出端子ＣＩＮ１およびＣＩＮ２は何れの端子にも接続されていない。
【００４１】
そして、モジュールの接地端子ＶNCおよび電流検出端子ＣＩＮは、モジュールの外部において、主電源端子ＰおよびＮ間に流れる直流電流を検出するシャント抵抗Ｒ２０の両端に接続され、電圧を検出する構成となっている。
【００４２】
次に、制御回路ＩＣ１１〜ＩＣ１３の内部構成を、制御回路ＩＣ１３を例として図２を用いて説明する。
【００４３】
図２に示すように、制御回路ＩＣ１３はトランジスタ３１および３２の駆動制御をするためのパワーデバイス駆動回路Ｃ１８およびＣ１９を有している。パワーデバイス駆動回路Ｃ１８およびＣ１９からそれぞれ出力される制御信号ＳＨおよびＳＬが、制御信号端子ＨＯおよびＬＯを介してトランジスタ３１および３２（図１参照）のゲート電極に与えられる。
【００４４】
ここで、パワーデバイス駆動回路Ｃ１８は高電位側の回路であり、その基準電位は基準電位端子ＶSから供給される。従って、接地電位を基準とする入力回路Ｃ１１から与えられる信号は、レベルシフト回路Ｃ１２を通してパワーデバイス駆動回路Ｃ１８へ与えられる。
【００４５】
また、パワーデバイス駆動回路Ｃ１９は低電位側の回路であり、その基準電位は基準電位端子ＶＮＯから供給される。
【００４６】
入力回路Ｃ１１は、内部電源Ｃ１３で生成する内部電圧ＶＲＥＧを動作電圧とし、制御信号入力端子ＰＩＮおよびＮＩＮから制御信号を受け、電圧変換を行ってレベルシフト回路Ｃ１２に与える。
【００４７】
なお、制御信号入力端子ＰＩＮと、入力回路Ｃ１１とを結ぶ配線間には抵抗Ｒ２が介挿され、また上記配線と接地電位との間には抵抗Ｒ３およびツェナーダイオードＺＤ１がそれぞれ並列に配設されている。同様に、制御信号入力端子ＮＩＮと、入力回路Ｃ１１とを結ぶ配線間には抵抗Ｒ４が介挿され、また上記配線と接地電位との間には抵抗Ｒ５およびツェナーダイオードＺＤ２がそれぞれ並列に配設されている。
【００４８】
レベルシフト回路Ｃ１２は、与えられた信号、例えば制御信号入力端子ＰＩＮから入力回路Ｃ１１を介して与えられた制御信号ＳＰＩＮ（高電位側トランジスタの制御信号）をレベルシフトして制御信号ＳＰＩＮ１としてパワーデバイス駆動回路Ｃ１８へ出力するとともに、制御信号入力端子ＮＩＮから入力回路Ｃ１１を介して与えられた信号ＳＮＩＮ（低電位側トランジスタの制御信号）は、レベルシフトせずにパワーデバイス駆動回路Ｃ１９へ出力する。
【００４９】
なお、レベルシフト回路Ｃ１２およびパワーデバイス駆動回路Ｃ１９は、駆動電圧端子ＶCCから与えられる駆動電圧ＶＣＣを動作電圧としている。なお、パワーデバイス駆動回路Ｃ１８は、駆動電圧端子ＶBから与えられる駆動電圧ＶＢと駆動電圧ＶＣＣとを動作電圧としており、高耐圧ダイオードＤ１および抵抗Ｒ１を介して駆動電圧ＶＣＣがパワーデバイス駆動回路Ｃ１８に与えられる構成となっている。
【００５０】
次に、電流検出端子ＣＩＮ３による電圧検出のための構成について説明する。電流検出端子ＣＩＮ３で検出したシャント抵抗Ｒ２０の検出電圧ＶＳＣはコンパレータＣ１５に入力され、コンパレータＣ１５において参照電圧ＲＥＦとの比較を行う。この結果、シャント抵抗Ｒ２０（図１）の電圧が参照電圧以上となっている場合には、コンパレータＣ１５が所定の信号（電流異常信号）をフォールト回路Ｃ１０に与え、フォールト回路Ｃ１０からパワーデバイス駆動回路Ｃ１９および入力回路Ｃ１１に停止信号ＳＦＯが与えられ、パワーデバイス駆動回路Ｃ１８およびＣ１９が、それぞれトランジスタ３１および２２の動作を停止させる。なお、電流検出端子ＣＩＮ３とコンパレータＣ１５とを結ぶ配線と接地電位との間には抵抗Ｒ６が配設されている。
【００５１】
ここで、パワーデバイス駆動回路Ｃ１８に対する停止信号ＳＦＯは、入力回路Ｃ１１を介してレベルシフト回路Ｃ１２に与えられ、レベルシフトして停止信号ＳＦＯ１としてパワーデバイス駆動回路Ｃ１８に与えられる。
【００５２】
なお、フォールト回路Ｃ１０は自らが作成した停止信号ＳＦＯをフォールト端子ＦOを介して外部に出力するとともに、他の制御回路が出力する停止信号ＳＦＯを受け、それをパワーデバイス駆動回路Ｃ１９および入力回路Ｃ１１に与えることも可能であり、入出力機能を有していると言える。
【００５３】
フォールト回路Ｃ１０の構成としては、例えば、図２に示すように、ＮＯＲ回路Ｃ１６を介して与えられた電流異常信号に基づいて停止信号ＳＦＯを生成する停止信号生成回路Ｃ１０１と、停止信号ＳＦＯを外部に出力する際に使用されるバッファ回路Ｃ１０２と、他の制御回路が出力する停止信号ＳＦＯを受ける際に使用するバッファ回路Ｃ１０３とを有した構成を採用すれば良い。
【００５４】
なお、停止信号ＳＦＯはモジュールのフォールト端子ＦＯを介してモジュール外部にも出力され、Ｐ−Ｎ端子間の短絡等のエラーが発生していることをモジュールの外部に知らせるフォールト信号（エラー信号）としても使用される。
【００５５】
また、コンパレータＣ１５の電流異常信号は直接にフォールト回路Ｃ１０に与えられるのではなく２入力のＮＯＲ回路Ｃ１６を介して与えられている。
【００５６】
そして、ＮＯＲ回路Ｃ１６にはＵＶ検出回路Ｃ１４の出力も入力される構成となっている。ＵＶ検出回路Ｃ１４は、駆動電圧ＶＣＣの異常低下を検出する回路であり、駆動電圧ＶＣＣが所定値よりも低下した場合に、所定の信号（電圧低下信号）を出力する。この出力がＮＯＲ回路Ｃ１６に与えられる。なお、ＵＶ検出回路Ｃ１４は、電圧低下保護回路とも呼称される。
【００５７】
ＮＯＲ回路Ｃ１６では、ＵＶ検出回路Ｃ１４およびコンパレータＣ１５の何れか一方からでも異常を示す信号が出力された場合には、フォールト回路Ｃ１０をアクティブにする信号を出力することになる。
【００５８】
なお、駆動電圧ＶＣＣは低電位側トランジスタ３２のゲート−エミッタ間電圧にもなるので、すなわち制御電圧にもなるので、この値が異常に低下するとトランジスタ３２の飽和電圧が大きくなり、電力損失が増大して熱破壊に至る。従って、駆動電圧ＶＣＣが低下した場合にはトランジスタ３２の動作を停止させる必要がある。
【００５９】
なお、パワーデバイス駆動回路Ｃ１８は、駆動電圧ＶＢの異常低下を検出するＵＶ検出回路Ｃ２０を内蔵しており、駆動電圧ＶＢが所定値よりも低下した場合には、トランジスタ３１の動作を停止させることができる。
【００６０】
ここで、図３および図４にＵＶ検出回路Ｃ２０およびＣ１４の構成を示す。
図３に示すＵＶ検出回路Ｃ２０は、駆動電圧ＶＢと基準電圧ＶＳとの間に配設された定電流源ＣＩ、定電流源ＣＩ側にカソードが接続され、基準電位ＶＳ側にアノードが接続されたツェナーダイオードＺＤ１０、駆動電圧ＶＢと基準電位ＶＳとの間に直列に接続された抵抗Ｒ１１、Ｒ１２およびＲ１３を備えている。
【００６１】
そして、ツェナーダイオードＺＤ１０のツェナー電圧に基づいて生成される参照電圧と駆動電圧ＶＢとの比較を行うコンパレータＣ２２、コンパレータＣ２２の出力に接続されたディレイ回路Ｃ２３、ディレイ回路Ｃ２３の出力をＲ入力に受け、レベルシフトされた制御信号ＳＰＩＮ１をＳ入力に受けるＲＳラッチ回路Ｃ２４、抵抗Ｒ１１とＲ１２との接続ノードとコンパレータＣ２２のマイナス端子との接続および切り離しをディレイ回路Ｃ２３の出力によって制御するスイッチ手段ＳＷ１、抵抗Ｒ１２とＲ１３との接続ノードとコンパレータＣ２２のマイナス端子との接続および切り離しを行うスイッチ素子ＳＷ２、ディレイ回路Ｃ２３の出力を反転してスイッチ素子ＳＷ２に与えるインバータ回路Ｃ２１とを備えている。
【００６２】
このような構成のＵＶ検出回路Ｃ２０は、駆動電圧ＶＢが低下して電圧低下信号を出力する電圧レベル（セットレベル）と、駆動電圧ＶＢが回復してリセットをかける電圧レベル（リセットレベル）とを設定でき、セットレベルの方がリセットレベルよりも低く設定されている。
【００６３】
また、ディレイ回路Ｃ２３はフィルター時間を設定し、駆動電圧ＶＢの低下期間が所定時間以上になった場合に電圧低下信号を出力するように構成されており、駆動電圧ＶＢの瞬間的な低下などに反応して、過剰に保護動作を行うことを防止できる。
【００６４】
なお、ＲＳラッチ回路Ｃ２４のＱ出力が電圧低下信号として、パワーデバイス駆動回路Ｃ１８に与えられる。
【００６５】
図４に示すＵＶ検出回路Ｃ１４は、駆動電圧ＶＣＣと接地電位との間に、抵抗Ｒ２１およびＲ２２が直列に配設され、また、例えば内部電源Ｃ１３（図２）で生成された内部電圧ＶＲＥＧと接地電位との間に、抵抗Ｒ２３、Ｒ２４およびＲ２５が直列に配設されて抵抗分割により参照電圧を生成する構成となっている。
【００６６】
そして、抵抗Ｒ２１およびＲ２２の接続ノードにコンパレータＣ３１のマイナス端子が接続され、抵抗Ｒ２３およびＲ２４の接続ノードにコンパレータＣ３１のプラス端子が接続され、コンパレータＣ３１の出力はアンド回路Ｃ３２の一方の入力およびディレイ回路Ｃ３３の入力に接続されている。
【００６７】
なお、アンド回路Ｃ３２の他方の入力にはディレイ回路Ｃ３３の出力が接続され、アンド回路Ｃ３２の出力は抵抗Ｒ２５をバイパスする経路に設けられたスイッチ手段ＳＷ３の開閉制御に与えられる構成となっている。
【００６８】
そしてディレイ回路Ｃ３３の出力は、ＲＳラッチ回路Ｃ３４のＲ入力に与えられ、制御信号ＳＮＩＮがＳ入力に与えられ、Ｑ出力が電圧低下信号としてフォールト回路Ｃ１０に与えられる構成となっている。
【００６９】
このような構成のＵＶ検出回路Ｃ１４もＵＶ検出回路Ｃ２０と同様の動作をし、駆動電圧ＶＣＣが低下して電圧低下信号を出力する電圧レベル（セットレベル）と、駆動電圧ＶＣＣが回復してリセットをかける電圧レベル（リセットレベル）とを設定でき、セットレベルの方がリセットレベルよりも低く設定されている。
【００７０】
また、ディレイ回路Ｃ３３はフィルター時間を設定し、駆動電圧ＶＣＣの低下期間が所定時間以上になった場合に電圧低下信号を出力するように構成されており、駆動電圧ＶＣＣの瞬間的な低下などに反応して、過剰に保護動作を行うことを防止できる。
【００７１】
＜Ａ−２．動作＞
制御回路ＩＣ１１およびＩＣ１２は、以上説明した制御回路ＩＣ１３と同じ構成を有している。そして、図１に示すように、モジュール１００においては、制御回路ＩＣ１１〜ＩＣ１３の各フォールト端子ＦOは、モジュール内部において互いに接続され、また、シャント抵抗Ｒ２０の電圧値は制御回路ＩＣ１３のみが検出するように構成されているので、Ｐ−Ｎ端子間に異常な電流が流れた場合には制御回路ＩＣ１３のフォールト端子ＦOから停止信号ＳＦＯが出力され、制御回路ＩＣ１１およびＩＣ１２のフォールト端子ＦOに入力される。
【００７２】
その結果、制御回路ＩＣ１３がトランジスタ３１および３２を停止させるのと同時に、制御回路ＩＣ１１およびＩＣ１２は、それぞれトランジスタ１１および１２、トランジスタ２１および２２を停止させることができる。
【００７３】
すなわち、図８を用いて説明した従来のモジュール９０においては、電源ＰＳの電流が異常になった場合には、シャント抵抗Ｒ２０の電圧を、制御回路ＩＣ１〜ＩＣ３のそれぞれの電流検出端子ＣＩＮ１、ＣＩＮ２、およびＣＩＮ３が検出し、制御回路ＩＣ１〜ＩＣ３が、個々にトランジスタ１１、１２、２１、２２、３１および３２への制御信号を停止していたので、制御回路ＩＣ１〜ＩＣ３がそれぞれ有するコンパレータＣ１（図９）の特性や、参照電圧にばらつきがあった場合、トランジスタの停止までの時間にばらつきが生じる可能性があったが、本実施の形態の制御回路ＩＣ１１およびＩＣ１２においては、コンパレータＣ１５は使用せず、制御回路ＩＣ１３が出力した停止信号ＳＦＯを使用してトランジスタ１１および１２、トランジスタ２１および２２を停止させるので、各トランジスタの停止のタイミングを一致させることができる。
【００７４】
これは、制御回路ＩＣ１１〜ＩＣ１３の各フォールト回路Ｃ１０が停止信号を出力するだけでなく受け入れることもできる入出力機能を有することで可能となった動作である。
【００７５】
図５に、電源ＰＳの電流が異常になった場合のトランジスタ１２、２２および３２の動作停止のタイミングチャートを示す。
【００７６】
図５においては、横軸に時間（任意単位）、縦軸に電圧（任意単位）を示し、制御信号入力端子ＵN、ＶNおよびＷNから与えられる低電位側トランジスタの制御信号をそれぞれＵＮ、ＶＮおよびＷＮとして示すとともに、制御回路ＩＣ１１〜ＩＣ１３から各低電位側トランジスタへ与えられる制御信号をそれぞれＬＯＵ、ＬＯＶ、ＬＯＷとして示し、また、シャント抵抗Ｒ２０の検出電圧ＶＳＣおよび停止信号ＳＦＯを示している。
【００７７】
図５に示すように、制御信号ＵＮ、ＶＮおよびＷＮは、立ち上がり、立ち下がり、すなわちオン、オフのタイミングが一致するようにパルス的に与えられ、制御信号ＵＮ、ＶＮおよびＷＮの立ち上がり、立ち下がりのタイミングに合わせて、制御信号ＬＯＵ、ＬＯＶおよびＬＯＷがパルス的に出力される。
【００７８】
なお、制御信号ＵＮ、ＶＮ、ＷＮと制御信号ＬＯＵ、ＬＯＶ、ＬＯＷとの立ち上がり、立ち下がりの関係は逆転の関係にある。
【００７９】
そして、図５に示すように検出電圧ＶＳＣが０Ｖである場合、すなわち正常に動作している場合には停止信号ＳＦＯは所定電圧を保っているが、Ｐ−Ｎ端子間の短絡などの異常が発生し、検出電圧ＶＳＣが高まった場合には、検出電圧ＶＳＣが０Ｖに戻るまでの期間は制御信号ＬＯＵ、ＬＯＶおよびＬＯＷは出力されず、トランジスタ１２、２２および３２は停止状態を保っている。
【００８０】
＜Ａ−３．作用効果＞
以上説明したように実施の形態１のインバータモジュール１００においては、制御回路ＩＣ１３がトランジスタ３１および３２を停止させるのと同時に、制御回路ＩＣ１１およびＩＣ１２は、それぞれトランジスタ１１および１２、トランジスタ２１および２２を停止させることができ、各トランジスタの停止のタイミングを一致させることができる。これにより、Ｕ相、Ｖ相、Ｗ相の相間での保護動作を一致させることができ、インバータモジュールの信頼性を高めることができる。
【００８１】
そして、そのために必要な内部配線は、制御回路ＩＣ１１〜ＩＣ１３の各フォールト端子ＦOを互いに接続する配線だけで済むので、内部配線を削減してモジュールを小型化することができる。
【００８２】
また、駆動電圧ＶＣＣの異常低下を検出するＵＶ検出回路Ｃ１４により駆動電圧ＶＣＣの異常低下が検出された場合も、フォールト回路Ｃ１０をアクティブにして停止信号ＳＦＯを出力させることができるので、駆動電圧ＶＣＣの異常低下に際しても、トランジスタ１１、１２、２１、２２、３１および３２の停止のタイミングを一致させることができる。
【００８３】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
図６は３相ブリッジ回路を有するインバータモジュール２００の構成を示すブロック図である。図６において、トランジスタ１１および１２、２１および２２、３１および３２の組をそれぞれ制御するため、パッケージ化された制御回路ＩＣ２１、ＩＣ２２およびＩＣ２３が配設されている。なお、その他、図１を用いて説明したインバータモジュール１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８４】
図６に示すように、制御回路ＩＣ２１〜ＩＣ２３は、それぞれ検出電圧の異なる電流検出端子ＣＩＮ１ａおよびＣＩＮ１ｂ、電流検出端子ＣＩＮ２ａおよびＣＩＮ２ｂ、電流検出端子ＣＩＮ３ａおよびＣＩＮ３ｂをそれぞれ有し、電流検出端子ＣＩＮ１ａ、ＣＩＮ２ａおよびＣＩＮ３ｂがモジュールの電流検出端子ＣＩＮに共通に接続され、電流検出端子ＣＩＮ１ｂ、ＣＩＮ２ｂおよびＣＩＮ３ａは何れの端子にも接続されていない。
【００８５】
ここで、各電流検出端子の検出電圧の大小関係は、ＣＩＮ１ａ＝ＣＩＮ２ａ＝ＣＩＮ３ａ＞ＣＩＮ１ｂ＝ＣＩＮ２ｂ＝ＣＩＮ３ｂである。
【００８６】
すなわち、電流検出端子ＣＩＮ１ａとＣＩＮ１ｂとではＣＩＮ１ｂの方がセンシティブであり、電流検出端子ＣＩＮ２ａとＣＩＮ２ｂとではＣＩＮ２ｂの方がセンシティブであり、電流検出端子ＣＩＮ３ａとＣＩＮ３ｂとではＣＩＮ３ｂの方がセンシティブである。
【００８７】
ここで、制御回路ＩＣ２１〜ＩＣ２３の内部構成を、制御回路ＩＣ２３を例として図７を用いて説明する。
【００８８】
基本的には図２を用いて説明した制御回路ＩＣ１３と同じであり、同一の構成については同一の符号を付し、重複する説明は省略する。
【００８９】
図７において、シャント抵抗Ｒ２０の検出電圧ＶＳＣを電流検出端子ＣＩＮ３ａで検出した場合、検出電圧ＶＳＣはコンパレータＣ１５ａに入力され、コンパレータＣ１５ａにおいて参照電圧ＲＥＦａとの比較を行う。
【００９０】
また、シャント抵抗Ｒ２０の検出電圧ＶＳＣを電流検出端子ＣＩＮ３ｂで検出した場合、検出電圧ＶＳＣはコンパレータＣ１５ｂに入力され、コンパレータＣ１５ｂにおいて参照電圧ＲＥＦｂとの比較を行う。
【００９１】
コンパレータＣ１５ａおよびＣ１５ｂの出力は、それぞれ２入力のＮＯＲ回路Ｃ１６ａおよびＣ１６ｂを介してフォールト回路Ｃ１０に与えられる構成になっている。なお、ＮＯＲ回路Ｃ１６ａおよびＣ１６ｂにはＵＶ検出回路Ｃ１４の出力も入力される構成となっている。
【００９２】
なお、電流検出端子ＣＩＮ３ａとコンパレータＣ１５ａとを結ぶ配線と接地電位との間には抵抗Ｒ６ａが配設され、電流検出端子ＣＩＮ３ｂとコンパレータＣ１５ｂとを結ぶ配線と接地電位との間には抵抗Ｒ６ｂが配設されている。
【００９３】
また、上述した検出電圧の大小関係に基づけば、参照電圧ＲＥＦｂの方が参照電圧ＲＥＦａよりも低いことは言うまでもない。
【００９４】
このように、電流検出端子ＣＩＮ３ａおよびＣＩＮ３ｂは、それぞれコンパレータＣ１５ａおよびＣ１５ｂに接続されるので、それぞれのコンパレータで参照電圧を異なる値にしておくことで、検出電圧、すなわち検出感度を異なったものにすることができる。
【００９５】
＜Ｂ−２．動作＞
図７においては、電流検出端子ＣＩＮ１ａ、ＣＩＮ２ａおよびＣＩＮ３ｂがモジュールの電流検出端子ＣＩＮに共通に接続されているので、異常発生時には、制御回路ＩＣ２１〜ＩＣ２３のそれぞれがシャント抵抗Ｒ２０の電圧を検出することになるが、最初に電圧異常を検出するのは、電流検出端子ＣＩＮ３ｂにモジュールの電流検出端子ＣＩＮが接続された制御回路ＩＣ２３であり、制御回路ＩＣ２３が出力する停止信号ＳＦＯによって、トランジスタ１１、１２、２１、２２、３１および３２を同時に停止させることができる。
【００９６】
また、参照電圧ＲＥＦａと参照電圧ＲＥＦｂとの差異を、制御回路ＩＣ２１〜ＩＣ２３のそれぞれの間での参照電圧のばらつきや、コンパレータの性能のばらつきよりも大きくしておけば、制御回路ＩＣ２３よりも早く他の制御回路が電圧異常を検出することを防止でき、トランジスタ１１、１２、２１、２２、３１および３２の停止のタイミングがずれることを確実に防止できる。
【００９７】
＜Ｂ−３．作用効果＞
以上説明したように実施の形態２のインバータモジュール２００においては、制御回路ＩＣ２３がトランジスタ３１および３２を停止させるのと同時に、制御回路ＩＣ２１およびＩＣ２２は、それぞれトランジスタ１１および１２、トランジスタ２１および２２を停止させることができ、各トランジスタの停止のタイミングを一致させることができる。これにより、Ｕ相、Ｖ相、Ｗ相の相間での保護動作を一致させることができ、インバータモジュールの信頼性を高めることができる。
【００９８】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、フォールト回路が自らが属する制御回路とは別の他の制御回路に向けて停止信号を出力するとともに、他の制御回路から入力される停止信号によっても、対応する第１および第２のスイッチング素子の少なくとも１方の動作を停止させる機能を有するので、例えば複数組の第１および第２のスイッチング素子が短絡状態となって、第１および第２の端子間で電流異常が発生した場合、１つの制御回路が１組の第１および第２のスイッチング素子を停止させるタイミングで、例えば、他のスイッチング素子を停止させることができ、スイッチング素子停止のタイミングを一致させることができる。
【００９９】
本発明に係る請求項２記載の半導体装置によれば、フォールト回路が、電圧低下信号および電流異常信号の少なくとも一方が出力された場合に停止信号を出力するので、第１および第２の端子間での電流異常に際してだけでなく、駆動電圧の低下に際しても第１および第２のスイッチング素子の少なくとも１方の動作を停止させることができる。
【０１００】
本発明に係る請求項３記載の半導体装置によれば、複数組の第１および第２のスイッチング素子のうち、低電位側の素子の制御電極に制御電圧としても与えられる駆動電圧の低下を検出するので、レベルシフトなどの必要がなく、取り扱いが容易である。
【０１０１】
本発明に係る請求項４記載の半導体装置によれば、第１の電流検出回路が第２の電流検出回路よりも検出感度が高く設定されているので、第１および第２の電流検出回路を使い分けることで、例えば複数の制御回路が存在する場合に、優先的にシャント抵抗の電圧を検出する制御回路を設定することができ、１つの制御回路が出力する停止信号で、残りの制御回路が制御するスイッチング素子の停止制御が可能となる。
【０１０２】
本発明に係る請求項５記載の半導体装置によれば、複数の制御回路のうちの１つの制御回路のみがシャント抵抗の電圧を検出して停止信号を出力し、残りの制御回路のフォールト回路に与えるように構成されているので、１つの制御回路が出力する停止信号で、残りの制御回路が制御するスイッチング素子の停止制御が可能となり、また、そのために必要な配線は、複数の制御回路の各フォールト回路を互いに電気的に接続する配線だけで済むので、配線数を削減して装置を小型化することができる。
【０１０３】
本発明に係る請求項６記載の半導体装置によれば、複数の制御回路のうちの１つの制御回路のみが、第１の電流検出回路によってシャント抵抗の電圧を検出し、残りの制御回路は第２の電流検出回路によってシャント抵抗の電圧を検出するので、優先的にシャント抵抗の電圧を検出する制御回路を設定することができ、１つの制御回路が出力する停止信号で、残りの制御回路が制御するスイッチング素子を停止制御することで、スイッチング素子停止のタイミングを一致させることができる。
【図面の簡単な説明】
【図１】  本発明に係る半導体装置の実施の形態１の構成を説明する図である。
【図２】  本発明に係る半導体装置の実施の形態１の制御回路の構成を示す図である。
【図３】  高電位側トランジスタのＵＶ検出回路の構成を示す図である。
【図４】  低電位側トランジスタのＵＶ検出回路の構成を示す図である。
【図５】  本発明に係る半導体装置の実施の形態１の動作を示すタイミングチャートである。
【図６】  本発明に係る半導体装置の実施の形態２の構成を説明する図である。
【図７】  本発明に係る半導体装置の実施の形態２の制御回路の構成を示す図である。
【図８】  従来の半導体装置の構成を説明する図である。
【図９】  従来の半導体装置の構成を説明する図である。
【符号の説明】
ＩＣ１１〜ＩＣ１３，ＩＣ２１〜ＩＣ２３  制御回路、Ｒ２０  シャント抵抗。
【図１】
0004493865.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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