(57)【特許請求の範囲】
【請求項１】
ゲート絶縁膜上に少なくともＳｉとＧｅを含む多結晶半導体層と多結晶Ｓｉ層を順次成膜する工程、前記少なくともＳｉとＧｅを含む多結晶半導体層と多結晶Ｓｉ層とに対して異方性エッチングを施してゲート電極を形成する工程、前記少なくともＳｉとＧｅを含む多結晶半導体層と多結晶Ｓｉ層との酸化速度の差を利用して前記少なくともＳｉとＧｅを含む多結晶半導体層の側面及び多結晶Ｓｉ層の側面とを酸化してＴ型ゲート電極を形成する工程、前記少なくともＳｉとＧｅを含む多結晶半導体層の側面及び多結晶Ｓｉ層の側面とを酸化して形成した酸化膜を除去する工程を有することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項２】
前記少なくともＳｉとＧｅを含む多結晶半導体層が、Ｂ、Ｐ、または、ＡｓのいずれかをドープしたＳｉとＧｅを含む多結晶半導体層、多結晶Ｓｉ層にＧｅをイオン注入して形成した層、或いは、ＳｉＧｅＣ層のいずれかひとつからなることを特徴とする請求項１記載の絶縁ゲート型半導体装置の製造方法。
【請求項３】
前記酸化膜を除去する工程の後、前記Ｔ型ゲート電極をマスクとして、半導体基板に第１導電型の第１イオン注入を行う工程と、前記第１イオン注入工程の後、前記Ｔ型ゲート電極の側壁にサイドウォールを形成する工程と、前記Ｔ型ゲート電極及び前記サイドウォールをマスクとして、前記半導体基板に前記第１導電型の第２イオン注入を行う工程とを更に有することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は絶縁ゲート型半導体装置の製造方法に関するものであり、例えば、ゲート電極とのオーバーラップの少ないエクステンション領域を形成するためのＴ字型ゲート電極を精度良く形成するためのゲート電極の層構造に特徴のある絶縁ゲート型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高集積化、或いは、高速化に伴って、半導体集積回路装置を構成する個々の素子は益々微細化され、例えば、ＣＭＯＳデバイスにおいては、０．１μｍレベルのゲート長になってきているが、素子の微細化に伴って、エクステンション領域とゲート電極とのオーバーラップによる寄生容量に起因する信号遅延が発生し、高速動作の妨げとなっている。
【０００３】
この様なオーバーラップを低減するためにゲート電極としてＴ型ゲート電極を用いたＴ型ゲートＭＯＳＦＥＴが提案されている（必要ならば、９９’ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇｅｓｔ，ｐ．４１５参照）ので、ここで、図６を参照して従来のＴ型ゲートＭＯＳＦＥＴを説明する。
【０００４】
図６参照
図６は、従来のＴ型ゲートＭＯＳＦＥＴの概略的断面図であり、まず、ｐ型シリコン基板４１上にゲート酸化膜４２を介してＴ型ゲート電極４３を設けたのち、Ｔ型ゲート電極４３の頂部をマスクとしてＡｓイオンを注入してｎ型エクステンション領域４４を形成し、次いで、サイドウォール（図示を省略）を設けたのち、サイドウォールをマスクとしてＡｓイオンを注入してｎ+ 型ソース・ドレイン領域４５を形成することによって、Ｔ型ゲートＭＯＳＦＥＴの基本的構成が完成する。
【０００５】
この場合、イオン注入時のｎ型エクステンション領域４４は、Ｔ型ゲート電極４３の頂部の端部と略一致してオフセット領域が形成されているが、注入したイオンを活性化するためのアニール工程において不純物が拡散して拡がるのでＴ型ゲート電極４３の基部の端部とｎ型エクステンション領域４４が略一致し、オフセット領域が消失するとともに、オーバーラップも減少する。
【０００６】
【発明が解決しようとする課題】
しかし、現状では、エッチング条件を制御することによってＴ型ゲート電極を形成しているので、制御性が低く、且つ、プロセスが複雑化するという問題がある。
【０００７】
即ち、Ｔ型ゲート電極を形成するためには、まず、異方性エッチングによって方形のゲート電極を形成したのち、ゲート絶縁膜に対する選択比の高い条件でさらにエッチングを行うことによって、ゲート電極のゲート絶縁膜の界面近傍を過剰エッチングしてＴ型とすることになるが、制御性良くＴ型にすることが困難である。
【０００８】
また、従来の多結晶シリコンゲート電極の場合には、ゲート電極へのイオン注入時にゲート絶縁膜をＢ（ボロン）が突き抜けてトランジスタ特性をばらつかせる問題があり、それを抑制しようとすると、ドープした不純物の活性化率が必ずしも高くないので、ゲートに電圧を印加した時に、ゲート絶縁膜との界面近傍で空乏層が発生し易くなるという問題がある。
【０００９】
したがって、本発明は、ゲート電極のゲート絶縁膜との界面近傍での空乏層の発生を防止するとともに、精度良くＴ型ゲート電極を形成することを目的とする。
【００１０】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
上述の目的を達成するために、本発明においては、絶縁ゲート型半導体装置の製造方法において、ゲート絶縁膜２上に少なくともＳｉとＧｅを含む多結晶半導体層３と多結晶Ｓｉ層４を順次成膜する工程、前記少なくともＳｉとＧｅを含む多結晶半導体層３と多結晶Ｓｉ層４とに対して異方性エッチングを施してゲート電極を形成する工程、前記少なくともＳｉとＧｅを含む多結晶半導体層３と多結晶Ｓｉ層４との酸化速度の差を利用して前記少なくともＳｉとＧｅを含む多結晶半導体層の側面及び多結晶Ｓｉ層の側面とを酸化してＴ型ゲート電極を形成する工程、前記少なくともＳｉとＧｅを含む多結晶半導体層３の側面及び多結晶Ｓｉ層４の側面とを酸化して形成した酸化膜５を除去する工程を有することを特徴とする。
【００１１】
この様に、酸化速度の差を利用することによって再現性良く、制御性良くＴ型ゲート電極を形成することができる。
また、少なくともＳｉとＧｅを含む多結晶半導体層３及び多結晶Ｓｉ層４とを酸化した酸化膜５を除去することによって、パンチスルーストッパーを形成する際のイオン注入工程を精度良く行うことができる。
なお、酸化膜５を除去する場合には、ＨＦ水溶液を用いて除去すれば良い。
【００１２】
また、ゲート電極を不純物の活性化率の高い少なくともＳｉとＧｅを含む多結晶半導体層３によって構成することによって、ゲート電極のゲート絶縁膜２との界面近傍での空乏層の発生を防止することができるとともに、ゲート電極へのイオン注入時にＢの突き抜けを防止することができる。
また、上面部を多結晶Ｓｉ層４とすることによって、低抵抗のシリサイド電極の形成が可能になる。
【００１３】
また、ゲート電極をＴ型ゲート電極とすることによって、エクステンション領域７とゲート電極とのオーバーラップを少なくすることができ、それによって、寄生容量が低減するので高速動作が可能になる。
また、Ｔ型ゲート電極とすることによって、頂部が大きくなるので、シリサイド電極の形成が容易になる。
【００１４】
なお、この場合の少なくともＳｉとＧｅを含む多結晶半導体層３は、多結晶Ｓｉ層にＧｅをイオン注入して形成しても良いし、或いは、ＳｉＧｅＣを用いても良いものである。
【００１５】
この様に、少なくともＳｉとＧｅを含む多結晶半導体層３は、ＳｉとＧｅを含んでいれば、Ｂ，Ｐ，Ａｓ，Ｃ等の他の元素を含んでいても良く、また、どの様な工程で形成しても良いものである。
特に、ＳｉＧｅＣ層を用いた場合には、ゲート電極へのイオン注入時のＢの突き抜けを更に防止することができる。
【００１６】
【発明の実施の形態】
ここで、図２及び図３を参照して、本発明の第１の実施の形態の製造工程を説明する。  図２（ａ）参照
まず、ｐ型シリコン基板１１の表面を熱酸化して、厚さが、例えば、３ｎｍのＳｉＯ２膜を形成してゲート酸化膜１２としたのち、減圧化学気相成長法（ＬＰＣＶＤ法）によって、ＳｉＨ４及びＧｅＨ４を用いて、厚さが１０〜１５０ｎｍ、例えば、５０ｎｍの多結晶ＳｉＧｅ層１３を形成し、引き続いて、ＳｉＨ４を用いて厚さが２０〜２００ｎｍ、例えば、１００ｎｍの多結晶Ｓｉ層１４を形成する。
【００１７】
次いで、異方性エッチングを施すことによって、多結晶Ｓｉ層１４及び多結晶ＳｉＧｅ層１３を、例えば、幅が０．１μｍのゲート電極とする。
なお、この場合の多結晶ＳｉＧｅ層１３の混晶比は、Ｓｉ９０Ｇｅ１０〜Ｓｉ１０Ｇｅ９０の範囲であれば良く、例えば、Ｓｉ９０Ｇｅ１０とする。
【００１８】
図２（ｂ）参照
次いで、酸素雰囲気中で、例えば、８００℃の温度において、３分間ドライ酸化処理することによって、多結晶Ｓｉ層１４及び多結晶ＳｉＧｅ層１３の側面を酸化して酸化膜１５を形成する。
なお、この場合、図示を省略するものの、多結晶Ｓｉ層１４の上面にはＳｉＮ膜を形成している。
【００１９】
この場合、多結晶Ｓｉ層１４及び多結晶ＳｉＧｅ層１３の酸化速度が異なり、多結晶ＳｉＧｅ層１３の酸化速度は多結晶Ｓｉ層１４の酸化速度の２〜３倍となるので、上記の条件では、多結晶Ｓｉ層１４の側面を３ｎｍ酸化した場合、多結晶ＳｉＧｅ層１３の側面は約１０ｎｍ酸化されることになる。
【００２０】
図２（ｃ）参照
次いで、ＨＦ水溶液を用いて多結晶Ｓｉ層１４及び多結晶ＳｉＧｅ層１３の側面に形成された酸化膜１５を除去したのち、図示は省略するものの、パンチスルーストッパーを形成するために、Ｂをｐ型シリコン基板１１のゲート電極端部近傍にイオン注入する。
この場合、酸化膜１５を除去しているので、パンチスルーストッパーを精度良く形成することができる。
【００２１】
図３（ｄ）参照
次いで、多結晶Ｓｉ層１４をマスクとしてＡｓイオン１６を注入することによって、ｎ型エクステンション領域１７を形成する。
【００２２】
図３（ｅ）参照
次いで、全面にＳｉＯ２膜を堆積させたのち、異方性エッチングを施すことによってサイドウォール１８を形成したのち、サイドウォール１８をマスクとしてＡｓイオン１９を注入することによってｎ+ 型ソース・ドレイン領域２０を形成する。
【００２３】
図３（ｆ）参照
次いで、アニールを施すことによって注入したＡｓを活性化する。
このアニール工程で、ｎ型エクステンション領域１７は、多結晶ＳｉＧｅ層１３の端部と略一致するので、ｎ型エクステンション領域１７とゲート電極とのオーバーラップが低減する。
【００２４】
次いで、スパッタ法を用いて、全面に、厚さが、例えば、１０ｎｍのＣｏ層を堆積させたのち、Ｎ２雰囲気中で、例えば、５５０℃の温度で、３０秒間の急速熱処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：ＲＴＡ）を施すことによって、Ｃｏ層とｎ+ 型ソース・ドレイン領域２０及び多結晶Ｓｉ層１４とを反応させてＣｏＳｉ層を形成する。
【００２５】
次いで、Ｈ２ＳＯ４：Ｈ２Ｏ２＝３：１の混合液で２０分間エッチングを行うことによって未反応Ｃｏ層を除去したのち、再び、Ｎ２雰囲気中で、例えば、８００℃の温度で、３０秒間のＲＴＡ処理を施すことによってＣｏＳｉ層を低抵抗相のＣｏＳｉ２層に変換してＣｏＳｉ２オーミック電極２１を自己整合的に形成することによって、Ｔ型ゲートＭＯＳＦＥＴの基本構成が完成する。
【００２６】
この様に、本発明の第１の実施の形態においては、ゲート電極を多結晶Ｓｉ層１４／多結晶ＳｉＧｅ層１３の２層構造とし、酸化速度の差を利用してＴ型ゲート電極としているので、Ｔ型ゲート電極を制御性良く形成することができる。
【００２７】
また、ゲート電極の下層を不純物の活性化率の高い、多結晶ＳｉＧｅ層で構成しているので、ゲート電極に電圧を印加した時にゲート絶縁膜との界面近傍に空乏層が発生することがなく、また、ゲート電極の上層を多結晶Ｓｉ層によって構成しているので、シリサイド化が可能になる。
【００２８】
また、パンチスルーストッパーを形成するためのイオン注入工程の前に、多結晶Ｓｉ層１４／多結晶ＳｉＧｅ層１３の側面を酸化して形成した酸化膜１５を除去しているので、パンチスルーストッパーを精度良く形成することができる。
【００２９】
以上、本発明の実施の形態を説明してきたが、本発明は実施の形態に記載された構成・条件に限られるものではなく、各種の変更が可能である。
例えば、上記の実施の形態においてはＴ型ゲート電極の基部を多結晶ＳｉＧｅ層をＬＰＣＶＤ法によって形成しているが、多結晶Ｓｉ層にＧｅをイオン注入して形成しても良いものである。
【００３０】
また、上記の実施の形態においては、多結晶ＳｉＧｅ層及び多結晶Ｓｉ層をノン・ドープ層として形成しているが、成膜時に、Ｂ、Ｐ、或いは、Ａｓをドープして、導電性を有する多結晶ＳｉＧｅ層及び多結晶Ｓｉ層としても良いものである。
【００３１】
さらに、多結晶ＳｉＧｅ層に限られるものではなく、Ｃを１．５原子％含んで多結晶ＳｉＧｅＣ層で構成しても良く、それによって、Ｂの突き抜けを防止することが可能になる。
【００３２】
また、上記の実施の形態においては、ゲート電極の側面を酸化する際に、ドライ酸化工程によって行っているが、ドライ酸化に限られるものではなく、ウエット酸化工程によって行っても良いものである。
【００３３】
また、上記の実施の形態においては、ゲート電極の側面を酸化する際に、多結晶Ｓｉ層上にＳｉＮ膜マスク（図示は省略）を設けているが、形成した酸化膜は図２（ｃ）の工程において除去するので、ＳｉＮ膜マスクは必ずしも必要がない。
【００３４】
また、上記の実施の形態においては、ｎチャネル型ＭＯＳＦＥＴとして説明しているが、ｐチャネル型ＭＯＳＦＥＴにも適用されるものであり、その場合には、低電圧駆動のＣＭＯＳを形成するためにｐチャネル型ＭＯＳＦＥＴのゲート電極にＢをドープする必要があるが、Ｂの突き抜けが問題となる。
【００３５】
しかし、多結晶ＳｉＧｅ層或いは多結晶ＳｉＧｅＣ層はＢの突き抜けを抑制する効果があるので、しきい値電圧Ｖｔｈの変動を抑制することができる。
また、多結晶ＳｉＧｅ層或いは多結晶ＳｉＧｅＣ層に直接シリサイド電極を形成することは困難であるので、その上層としてシリサイド化が容易な多結晶Ｓｉ層を形成する必要がある。
【００３６】
したがって、多結晶Ｓｉ層／多結晶ＳｉＧｅ層の二層構造のゲート電極構造は、Ｔ型以外のゲート電極としても有効なものであり、特に、ｐチャネル型ＭＯＳＦＥＴにおいて、有効であり、したがって、本発明はこの様な多結晶Ｓｉ層／多結晶ＳｉＧｅ層の二層構造のゲート電極を有する絶縁ゲート型半導体装置も権利範囲とするものである。
【００３７】
また、上記の実施の形態においては、バルクシリコンを用いてＴ型ゲートＭＯＳＦＥＴを形成しているが、バルクシリコンに限られるものではなく、ＳＯ１（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いて形成しても良いものである。
【００３８】
【発明の効果】
本発明によれば、多結晶Ｓｉ層と多結晶ＳｉＧｅ層との酸化速度の差を利用することによってＴ型ゲート電極を制御性良く形成することができ、それによって、エクステンション領域とゲート電極とのオーバーラップを低減することができるので、高速動作化が可能になる。
【図面の簡単な説明】
【図１】  本発明の原理的構成の説明図である。
【図２】  本発明の第１の実施の形態の途中までの製造工程の説明図である。
【図３】  本発明の第１の実施の形態の図２以降の製造工程の説明図である。
【図４】  従来のＴ型ゲートＭＯＳＦＥＴの概略的断面図である。
【符号の説明】
１  半導体基板
２  ゲート絶縁膜
３  少なくともＳｉとＧｅを含む多結晶半導体層
４  多結晶Ｓｉ層
５  酸化膜
１１  ｐ型シリコン基板
１２  ゲート酸化膜
１３  多結晶ＳｉＧｅ層
１４  多結晶Ｓｉ層
１５  酸化膜
１６  Ａｓイオン
１７  ｎ型エクステンション領域
１８  サイドウォール
１９  Ａｓイオン
２０  ｎ+ 型ソース・ドレイン領域
２１  ＣｏＳｉ２オーミック電極
４１  ｐ型シリコン基板
４２  ゲート酸化膜
４３  Ｔ型ゲート電極
４４  ｎ型エクステンション領域
４５  ｎ+ 型ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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