(57)【特許請求の範囲】
【請求項１】
表示部と、前記表示部を取り囲む駆動回路部とを有する基板と、
前記基板の表示部に形成されて、アクティブ領域と、前記アクティブ領域の両側に配置されるソース領域及びドレイン領域とを有する第１半導体層と、
前記第１半導体層の上部に形成されるゲート絶縁膜と、
前記ゲート絶縁膜の上部に形成され、前記アクティブ領域に対応して、前記ゲート絶縁膜より広い幅を有するゲート電極と、
前記ゲート電極の上部に形成され、前記ソース領域及び前記ドレイン領域を各々露出する半導体層コンタクトホールを有して、前記ゲート電極、前記ゲート絶縁膜及び前記アクティブ領域と共に、第１キャビティを構成する層間絶縁膜と、
前記層間絶縁膜の上部に形成され、前記半導体層コンタクトホールを通じて前記ソース領域及び前記ドレイン領域と各々接触するソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の上部に形成され、前記ドレイン電極を露出するドレインコンタクトホールを有する保護層と、
前記保護層の上部に形成され、前記ドレインコンタクトホールを通じて前記ドレイン電極と接触する画素電極と、
を含むことを特徴とする液晶表示装置用アレイ基板。
【請求項２】
前記ゲート電極及び前記ゲート絶縁膜は、オーバーハング（ｏｖｅｒｈａｎｇ）形状であることを特徴とする請求項１に記載の液晶表示装置用アレイ基板。
【請求項３】
前記第１半導体層は、ポリシリコンにより構成されることを特徴とする請求項１に記載の液晶表示装置用アレイ基板。
【請求項４】
前記ソース領域及び前記ドレイン領域は、ｎタイプまたはｐタイプの高濃度不純物でドーピングされたことを特徴とする請求項１に記載の液晶表示装置用アレイ基板。
【請求項５】
前記アクティブ領域は、不純物がドーピングされていないシリコンにより構成されることを特徴とする請求項１に記載の液晶表示装置用アレイ基板。
【請求項６】
前記アクティブ領域は、
前記ゲート絶縁膜に対応する第１アクティブ領域と、
前記第１アクティブ領域と前記ソース領域との間の第２アクティブ領域と、
前記第１アクティブ領域と前記ドレイン領域との間の第３アクティブ領域と、
により構成されることを特徴とする請求項１に記載の液晶表示装置用アレイ基板。
【請求項７】
前記キャビティは、空気、不活性気体または真空で満たされることを特徴とする請求項１に記載の液晶表示装置用アレイ基板。
【請求項８】
前記ゲート電極に連結されるゲート配線と、
前記ソース電極に連結され、前記ゲート配線と交差するデータ配線と、
をさらに含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板。
【請求項９】
前記駆動回路部に形成され、ＣＭＯＳインバータを備えた駆動回路をさらに含み、
前記ＣＭＯＳインバータは、
第２半導体層を備えたｎタイプの薄膜トランジスタと、
第３半導体層を備えたｐタイプの薄膜トランジスタとを含み、
前記ｎタイプの薄膜トランジスタは、第２アクティブ領域と、前記第２アクティブ領域の両側に配置されるソース領域及びドレイン領域とを有する前記第２半導体層と、
前記第２半導体層の上部に形成される第２ゲート絶縁膜と、
前記第２ゲート絶縁膜の上部に形成され、前記第２アクティブ領域に対応して、前記第２ゲート絶縁膜より広い幅を有する第２ゲート電極と、
前記第２ゲート電極の上部に形成され、前記第２ゲート電極、前記第２ゲート絶縁膜及び前記第２アクティブ領域と共に、第２キャビティを構成する前記層間絶縁膜とを含み、
前記ｐタイプの薄膜トランジスタは、第３アクティブ領域と、前記第３アクティブ領域の両側に配置されるソース領域及びドレイン領域とを有する前記第３半導体層と、
前記第３半導体層の上部に形成される第３ゲート絶縁膜と、
前記第３ゲート絶縁膜の上部に形成され、前記第３アクティブ領域に対応して、前記第３ゲート絶縁膜より広い幅を有する第３ゲート電極と、
前記第３ゲート電極の上部に形成され、前記第３ゲート電極、前記第３ゲート絶縁膜及び前記第３アクティブ領域と共に、第３キャビティを構成する前記層間絶縁膜とを含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板。
【請求項１０】
前記第２半導体層及び第３半導体層は、ポリシリコンにより構成されることを特徴とする請求項９に記載の液晶表示装置用アレイ基板。
【請求項１１】
前記第２半導体層は、
前記第２アクティブ領域と、
前記第２アクティブ領域の両側に配置され、ｎタイプの高濃度不純物でドーピングされたソース領域及びドレイン領域と、により構成されて、
前記第３半導体層は、
前記第３アクティブ領域と、
前記第３アクティブ領域の両側に配置され、ｐタイプの高濃度不純物でドーピングされたソース領域及びドレイン領域と、
により構成されることを特徴とする請求項９に記載の液晶表示装置用アレイ基板。
【請求項１２】
表示部と、前記表示部を取り囲む駆動回路部とを有する基板の上部の前記表示部に、第１半導体層を形成する段階と、
前記第１半導体層の上部に、絶縁層を形成する段階と、
前記絶縁層の上部に、ゲート電極を形成する段階と、
前記絶縁層をエッチングして前記ゲート電極より狭い幅のゲート絶縁膜を形成する段階と、
前記第１半導体層の中央部のアクティブ領域と、前記アクティブ領域の両側のソース領域及びドレイン領域とが定義されるように、前記ゲート電極をドーピングマスクとして利用し、前記第１半導体層を高濃度不純物でドーピングする段階と、
前記ゲート電極の上部に、前記ソース領域及び前記ドレイン領域を露出する半導体層コンタクトホールを有して、前記ゲート電極、前記ゲート絶縁膜及び前記アクティブ領域と共に、第１キャビティを構成する層間絶縁膜を形成する段階と  前記層間絶縁膜の上部に、前記半導体層コンタクトホールを通じて前記ソース領域及び前記ドレイン領域と各々接触するソース電極及びドレイン電極を形成する段階と、
前記ソース電極及び前記ドレイン電極の上部に、前記ドレイン電極を露出するドレインコンタクトホールを有する保護層を形成する段階と、
前記保護層の上部に、前記ドレインコンタクトホールを通じて前記ドレイン電極と接触する画素電極を形成する段階と、
を含むことを特徴とする液晶表示装置用アレイ基板の製造方法。
【請求項１３】
前記第１半導体層を形成する段階は、
前記基板の上部に非晶質シリコン層を形成する段階と、
前記非晶質シリコン層を結晶化してポリシリコン層を形成する段階と、
前記ポリシリコン層をパターニングして前記第１半導体層を形成する段階と、
を含むことを特徴とする請求項１２に記載の液晶表示装置用アレイ基板の製造方法。
【請求項１４】
前記ゲート絶縁膜及び前記ゲート電極を形成する段階は、
前記第１半導体層の上部に無機絶縁物質で前記絶縁層を形成する段階と、
前記絶縁層の上部に金属層を形成する段階と、
前記金属層をパターニングして前記ゲート電極を形成する段階と、
前記ゲート電極をエッチングマスクとして利用し、前記絶縁層をオーバーエッチングすることによって前記ゲート絶縁膜を形成する段階と、
を含むことを特徴とする請求項１２に記載の液晶表示装置用アレイ基板の製造方法。
【請求項１５】
前記高濃度不純物は、ｎタイプまたはｐタイプの不純物であることを特徴とする請求項１２に記載の液晶表示装置用アレイ基板の製造方法。
【請求項１６】
前記層間絶縁膜は、無機絶縁物質により構成されることを特徴とする請求項１２に記載の液晶表示装置用アレイ基板の製造方法。
【請求項１７】
前記ソース電極及び前記ドレイン電極を形成する段階に続いて、
前記ゲート電極に連結されるゲート配線を形成する段階と、
前記ゲート配線と交差して、前記ソース電極に連結されるデータ配線を形成する段階と、
をさらに含むことを特徴とする請求項１２に記載の液晶表示装置用アレイ基板の製造方法。
【請求項１８】
表示部及び駆動回路部が定義された基板の上部において、前記表示部には、第１半導体層を形成し、前記駆動回路部には、第２半導体層及び第３半導体層を形成する段階と、
前記第１半導体層、前記第２半導体層及び第３半導体層の上部に、各々第１絶縁層、第２絶縁層及び第３絶縁層を形成する段階と、
前記第１絶縁層、第２絶縁層及び第３絶縁層の上部に、各々第１ゲート電極、
第２ゲート電極及び第３ゲート電極を形成する段階と、
前記第１絶縁層、第２絶縁層及び第３絶縁層をエッチングして前記第１ゲート電極、第２ゲート電極及び第３ゲート電極より狭い幅の第１ゲート絶縁膜、第２ゲート絶縁膜及び第３ゲート絶縁膜を形成する段階と、
前記第３半導体層を覆う第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターン、前記第１ゲート電極及び第２ゲート電極をドーピングマスクとして利用し、ｎタイプの高濃度不純物をドーピングすることによって、前記第１半導体層及び前記第２半導体層の各々に、中央部のアクティブ領域と、前記アクティブ領域の両側のソース領域及びドレイン領域とを形成する段階と、
前記第１フォトレジストパターンを除去する段階と、
前記第１半導体層及び第２半導体層を覆う第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターン及び前記第３ゲート電極をドーピングマスクとして利用し、ｐタイプの高濃度不純物をドーピングすることによって、前記第３半導体層に、中央部のアクティブ領域と、前記アクティブ領域の両側のソース領域及びドレイン領域とを形成する段階と、
前記第２フォトレジストパターンを除去する段階と、
前記第１ゲート電極、前記第２ゲート電極及び前記第３ゲート電極の上部に、前記第１半導体層、前記第２半導体層及び前記第３半導体層の各々のソース領域及びドレイン領域を露出する半導体層コンタクトホールを有して、前記第１ゲート電極、前記第１ゲート絶縁膜、及び前記第１半導体層のアクティブ領域と共に、第１キャビティを構成し、前記第２ゲート電極、前記第２ゲート絶縁膜、及び前記第２半導体層のアクティブ領域と共に、第２キャビティを構成し、前記第３ゲート電極、前記第３ゲート絶縁膜、及び前記第３半導体層のアクティブ領域と共に、第３キャビティを構成する層間絶縁膜を形成する段階と、
前記層間絶縁膜の上部に、前記半導体層コンタクトホールを通じて前記第１半導体層のソース領域及びドレイン領域と接触する第１ソース電極及び第１ドレイン電極と、前記半導体層コンタクトホールを通じて前記第２半導体層のソース領域及びドレイン領域と接触する第２ソース電極及び第２ドレイン電極と、前記半導体層コンタクトホールを通じて前記第３半導体層のソース領域及びドレイン領域と接触する第３ソース電極及び第３ドレイン電極とを形成する段階と、
前記第１ソース電極及び第１ドレイン電極と、前記第２ソース電極及び第２ドレイン電極と、前記第３ソース電極及び第３ドレイン電極との上部に、前記第１ドレイン電極を露出するドレインコンタクトホールを有する保護層を形成する段階と、
前記保護層の上部に、前記ドレインコンタクトホールを通じて前記第１ドレイン電極と接触する画素電極を形成する段階と、
を含むことを特徴とする液晶表示装置用アレイ基板の製造方法。
【請求項１９】
前記第１半導体層、前記第２半導体層及び前記第３半導体層を形成する段階は、
前記基板の上部に、非晶質シリコン層を形成する段階と、
前記非晶質シリコン層を結晶化してポリシリコン層を形成する段階と、
前記ポリシリコン層をパターニングして前記第１半導体層、前記第２半導体層及び前記第３半導体層を形成する段階と、
を含むことを特徴とする請求項１８に記載の液晶表示装置用アレイ基板の製造方法。
【請求項２０】
前記第１ゲート絶縁膜、前記第２ゲート絶縁膜及び前記第３ゲート絶縁膜と、
前記第１ゲート電極、前記第２ゲート電極及び前記第３ゲート電極とを形成する段階は、
前記第１半導体層、前記第２半導体層及び前記第３半導体層の上部に無機絶縁物質で構成された絶縁層を形成する段階と、
前記絶縁層の上部に金属層を形成する段階と、
前記金属層をパターニングして前記第１ゲート電極、前記第２ゲート電極及び前記第３ゲート電極を形成する段階と、
前記第１ゲート電極、前記第２ゲート電極及び前記第３ゲート電極をエッチングマスクとして利用し、前記絶縁層をオーバーエッチングすることによって、前記第１ゲート絶縁膜、前記第２ゲート絶縁膜及び前記第３ゲート絶縁膜を形成する段階と、
を含むことを特徴とする請求項１８に記載の液晶表示装置用アレイ基板の製造方法。
【請求項２１】
基板の上部に形成されて、中央部のアクティブ領域と、前記アクティブ領域の両側のソース領域及びドレイン領域とを含むポリシリコン層と、
前記ポリシリコン層の上部に形成されるゲート絶縁膜と、
前記ゲート絶縁膜の上部に形成され、前記アクティブ層に対応して、前記ゲート絶縁膜より広い幅を有するゲート電極と、
前記ゲート電極の上部に形成されて、前記ソース領域及び前記ドレイン領域を各々露出する半導体層コンタクトホールを有して、前記ゲート電極、前記ゲート絶縁膜及び前記アクティブ領域と共に、キャビティを構成する層間絶縁膜と、
前記層間絶縁膜の上部に形成されて、前記半導体層コンタクトホールを通じて前記ソース領域及び前記ドレイン領域と各々接触するソース電極及びドレイン電極と、
を含むことを特徴とする多結晶シリコン薄膜トランジスタ。
【請求項２２】
前記ゲート電極及び前記ゲート絶縁膜は、オーバーハング（ｏｖｅｒｈａｎｇ）形状であることを特徴とする請求項２１に記載の多結晶シリコン薄膜トランジスタ。
【請求項２３】
前記アクティブ領域は、不純物がドーピングされていないシリコンにより構成されて、前記ソース領域及び前記ドレイン領域は、高濃度不純物がドーピングされたシリコンにより構成されることを特徴とする請求項２１に記載の多結晶シリコン薄膜トランジスタ。
【請求項２４】
前記キャビティは、空気、不活性気体または真空で満たされることを特徴とする請求項２１に記載の多結晶シリコン薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置用アレイ基板及びその製造方法並びに多結晶シリコン薄膜トランジスタに係り、特に、漏洩電流を著しく減少させたポリ薄膜トランジスタの構造とその製造方法の新規な改良技術に関するものである。
【背景技術】
【０００２】
一般的に、ポリシリコン薄膜トランジスタは、非晶質シリコン薄膜トランジスタに比べて、移動度が高く、高解像度パネルのスイッチング素子として有利であり、また、非晶質シリコンに比べて、光電流が少ないために、強度の大きい光が入射されるプロジェクションパネルへの利用に適している。
【０００３】
また、ポリシリコン薄膜トランジスタは、磁気整列構造であって、レベルシフト電圧が非晶質シリコン薄膜トランジスタに比べて低く、ｎチャンネル及びＰチャンネルが形成可能であり、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を構成することができる。
【０００４】
一般的に、多結晶シリコン薄膜を形成するためには、不純物がドーピングされていない非晶質シリコンを所定の方法、すなわち、プラズマ化学気相蒸着法やＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）方法によって、絶縁基板（以下、単に「基板」という）に非晶質シリコン膜を蒸着した後、これをもう一度多結晶化する方法が使用されている。
【０００５】
結晶化方法としては、レーザー熱処理法、固相結晶化法、金属誘導結晶化法等の多数の方法があるが、レーザーを利用した熱処理法が主に使用されている。
レーザー熱処理法は、非晶質シリコンが蒸着された基板にレーザービームを照射して、大変短い時間に、非晶質シリコンを鎔融状態にした後、冷却によって多結晶シリコンを形成する方法である。
【０００６】
従って、このようなレーザービームを利用した結晶方法は、低温で行われるので、低価格のガラス基板が使用可能であり、幅広く利用されている。
特に、前述の薄膜トランジスタを液晶表示装置用アレイ基板のスイッチング素子として使用する場合には、ｎタイプの薄膜トランジスタが用いられ、液晶に電圧を印加することによって、スイッチング要素として駆動される。
【０００７】
この方法では、高画質化を実現するために、画素領域内のスイッチング素子として作動する薄膜トランジスタに要求される特性として、オフ電流値（薄膜トランジスタのオフ動作間に流れるドレイン電流）を十分に低くすることが重要である。
【０００８】
ところが、ポリシリコン薄膜トランジスタは、非晶質シリコン薄膜トランジスタに比べて、オン電流及びオフ電流が全て大きい値を有する。その理由は、キャリアの移動度が大きいために、ソース／ドレインのドーピング領域とアクティブ領域（チャンネル）のドーピングされてない領域の境界面で漏洩電流が増加するからである。
【０００９】
そこで、このような問題を解決するために、従来から、高濃度ドーピングされたソース領域及びドレイン領域と、ゲート電極の下部に対応するドーピングされないアクティブ領域との間に不純物を低濃度にドーピングして、低濃度のドーピング領域（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ：ＬＤＤ領域）を形成することによって漏洩電流を減少させる方法が、最も一般的に使用されている。
【００１０】
図１は、従来のポリシリコンを利用した液晶表示装置用アレイ基板を示す断面図であり、画素領域Ｐ内の薄膜トランジスタが形成された部分を示している。
図１において、基板１０上の各画素領域Ｐ内のスイッチング領域ＴｒＡには、高濃度ドーピングされたソース領域１３ｄ及びドレイン領域１３ｅと、上部のゲート電極２１に対応してドーピングされてないアクティブ領域１３ａと、アクティブ領域１３ａとソース領域１３ｄ及びドレイン領域１３ｅとの間の低濃度にドーピングされたＬＤＤ領域１３ｂ、１３ｃとにより構成されたポリシリコンの第１半導体層１３が形成されている。また、第１半導体層１３上には、ゲート絶縁膜１６が形成され、ゲート絶縁膜１６上には、ゲート電極２１が形成されている。
【００１１】
また、ゲート電極２１上には、ソース領域１３ｄ及びドレイン領域１３ｅを各々露出させる半導体層コンタクトホール２８ａ、２８ｂを有する層間絶縁膜２５が形成され、層間絶縁膜２５上には、半導体層コンタクトホール２８ａ、２８ｂを通じてソース領域１３ｄ及びドレイン領域１３ｅと各々接触して、相互に離隔するソース電極３０及びドレイン電極３２が形成されている。さらに、ソース電極３０及びドレイン電極３２上には、ドレイン電極３２の一部を露出させるドレインコンタクトホール３８を有する保護層３５が形成され、保護層３５の上部には、ドレインコンタクトホール３８を通じてドレイン電極３２と接触する画素電極４０が形成されている。
【００１２】
ここで、第１半導体層１３の構造をさらに詳しく説明すると、第１半導体層１３は、概して３部分で構成されている。すなわち、第１半導体層１３は、ゲート電極２１に対応して不純物がドーピングされていないポリシリコンで構成されたアクティブ領域１３ａと、アクティブ領域１３ａの両側に、低濃度の不純物がドーピングされたＬＤＤ領域１３ｂ、１３ｃと、各ＬＤＤ領域１３ｂ、１３ｃの外側に、各々高濃度の不純物がドーピングされたソース領域１３ｄ及びドレイン領域１３ｅとにより構成されている。
【００１３】
このように、ＬＤＤ領域１３ｂ、１３ｃを含むポリシリコンの第１半導体層１３を用いて薄膜トランジスタＴｒを形成する理由は、漏洩電流を効果的に減少させるためであるが、低濃度ドーピングされたＬＤＤ領域１３ｂ、１３ｃを含む第１半導体層１３を有する薄膜トランジスタＴｒを形成するためには、ドーピングマスクを形成する必要がある。ところが、ドーピングマスクを形成するためには、フォトマスク工程をさらに行う必要があるので、低濃度ドーピング工程による工程時間の増加及び製造費用の増加による生産性の低下の問題が発生する。
【００１４】
さらに、ポリシリコンを半導体層として利用する液晶表示装置は、移動度等の特性が優れているので、駆動回路が基板上に直接構成されるが、この場合、図２に示したように、駆動回路が形成される駆動回路部ＤＣＡには、ｎタイプの薄膜トランジスタｎＴｒとｐタイプの薄膜トランジスタｐＴｒとが組になるＣＭＯＳ構造のインバータが構成される。
この場合、ｎ領域ｎＡに形成されたｎタイプの薄膜トランジスタｎＴｒの第２半導体層５３には、第１ソース領域５３ｄ及び第１ドレイン領域５３ｅとアクティブ領域５３ａとの間に、各々ＬＤＤ領域５３ｂ、５３ｃがさらに形成される。また、ｐ領域ｐＡに形成されたｐタイプの薄膜トランジスタｐＴｒにおいては、アクティブ領域５４ａと、第２ソース領域５４ｂ及び第２ドレイン領域５４ｃとを有する第３半導体層５４が形成される。
【００１５】
図２のような構造のＣＭＯＳインバータを形成するためには、ｎ＋ドーピング及びｐ＋ドーピングと共に、ＬＤＤ領域５３ｂ、５３ｃを形成するためのｎ−ドーピングをさらに行う必要がある。ところが、ドーピングマスクを形成するために、最小限３回のマスク工程を必要とし、このようなマスク工程の追加は、生産性を低下させる問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従来の液晶表示装置用アレイ基板及びその製造方法並びに多結晶シリコン薄膜トランジスタは、上記問題に鑑み、ポリシリコンを利用した薄膜トランジスタの漏洩電流を効果的に制御すると同時に、追加工程の時間及び製造費用の上昇の問題を最小化することが要求されているにもかかわらず、これを実現することができないという課題があった。
【００１７】
本発明は、上記課題を解決するために提案されたものであり、ＬＤＤ領域を形成しないで漏洩電流を効果的に減少させることのできる新構造のポリシリコンを利用した液晶表示装置用アレイ基板及びその製造方法並びに多結晶シリコン薄膜トランジスタを提供することを目的とする。
また、ＬＤＤ領域を形成するためのマスク工程及び追加工程を省略して、工程時間を短縮することにより生産性を向上させた液晶表示装置用アレイ基板及びその製造方法並びに多結晶シリコン薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明に係る液晶表示装置用アレイ基板は、表示部と、表示部を取り囲む駆動回路部とを有する基板と、基板の表示部に形成されて、アクティブ領域と、アクティブ領域の両側に配置されるソース領域及びドレイン領域とを有する第１半導体層と、第１半導体層の上部に形成されるゲート絶縁膜と、ゲート絶縁膜の上部に形成され、アクティブ領域に対応して、ゲート絶縁膜より広い幅を有するゲート電極と、ゲート電極の上部に形成され、ソース領域及びドレイン領域を各々露出する半導体層コンタクトホールを有して、ゲート電極、ゲート絶縁膜及びアクティブ領域と共に、第１キャビティを構成する層間絶縁膜と、層間絶縁膜の上部に形成され、半導体層コンタクトホールを通じてソース領域及びドレイン領域と各々接触するソース電極及びドレイン電極と、ソース電極及びドレイン電極の上部に形成され、ドレイン電極を露出するドレインコンタクトホールを有する保護層と、保護層の上部に形成され、ドレインコンタクトホールを通じてドレイン電極と接触する画素電極と、を含むものである。
【００１９】
一方、本発明に係る液晶表示装置用アレイ基板の製造方法は、表示部と、表示部を取り囲む駆動回路部とを有する基板の上部の表示部に、第１半導体層を形成する段階と、第１半導体層の上部に、絶縁層を形成する段階と、絶縁層の上部に、ゲート電極を形成する段階と、絶縁層をエッチングしてゲート電極より狭い幅のゲート絶縁膜を形成する段階と、第１半導体層の中央部のアクティブ領域と、アクティブ領域の両側のソース領域及びドレイン領域とが定義されるように、ゲート電極をドーピングマスクとして利用し、第１半導体層を高濃度不純物でドーピングする段階と、ゲート電極の上部に、ソース領域及びドレイン領域を露出する半導体層コンタクトホールを有して、ゲート電極、ゲート絶縁膜及びアクティブ領域と共に、第１キャビティを構成する層間絶縁膜を形成する段階と層間絶縁膜の上部に、半導体層コンタクトホールを通じてソース領域及びドレイン領域と各々接触するソース電極及びドレイン電極を形成する段階と、ソース電極及びドレイン電極の上部に、ドレイン電極を露出するドレインコンタクトホールを有する保護層を形成する段階と、保護層の上部に、ドレインコンタクトホールを通じてドレイン電極と接触する画素電極を形成する段階と、を含むものである。
【００２０】
一方、本発明に係る液晶表示装置用アレイ基板の製造方法は、表示部及び駆動回路部が定義された基板の上部において、表示部には、第１半導体層を形成し、駆動回路部には、第２半導体層及び第３半導体層を形成する段階と、第１半導体層、第２半導体層及び第３半導体層の上部に、各々第１絶縁層、第２絶縁層及び第３絶縁層を形成する段階と、第１絶縁層、第２絶縁層及び第３絶縁層の上部に、各々第１ゲート電極、第２ゲート電極及び第３ゲート電極を形成する段階と、第１絶縁層、第２絶縁層及び第３絶縁層をエッチングして第１ゲート電極、第２ゲート電極及び第３ゲート電極より狭い幅の第１ゲート絶縁膜、第２ゲート絶縁膜及び第３ゲート絶縁膜を形成する段階と、第３半導体層を覆う第１フォトレジストパターンを形成する段階と、第１フォトレジストパターン、第１ゲート電極及び第２ゲート電極をドーピングマスクとして利用し、ｎタイプの高濃度不純物をドーピングすることによって、第１半導体層及び第２半導体層の各々に、中央部のアクティブ領域と、アクティブ領域の両側のソース領域及びドレイン領域とを形成する段階と、第１フォトレジストパターンを除去する段階と、第１半導体層及び第２半導体層を覆う第２フォトレジストパターンを形成する段階と、第２フォトレジストパターン及び第３ゲート電極をドーピングマスクとして利用し、ｐタイプの高濃度不純物をドーピングすることによって、第３半導体層に、中央部のアクティブ領域と、アクティブ領域の両側のソース領域及びドレイン領域とを形成する段階と、第２フォトレジストパターンを除去する段階と、第１ゲート電極、第２ゲート電極及び第３ゲート電極の上部に、第１半導体層、第２半導体層及び第３半導体層の各々のソース領域及びドレイン領域を露出する半導体層コンタクトホールを有して、第１ゲート電極、第１ゲート絶縁膜、及び第１半導体層のアクティブ領域と共に、第１キャビティを構成し、第２ゲート電極、第２ゲート絶縁膜、及び第２半導体層のアクティブ領域と共に、第２キャビティを構成し、第３ゲート電極、第３ゲート絶縁膜、及び第３半導体層のアクティブ領域と共に、第３キャビティを構成する層間絶縁膜を形成する段階と、層間絶縁膜の上部に、半導体層コンタクトホールを通じて第１半導体層のソース領域及びドレイン領域と接触する第１ソース電極及び第１ドレイン電極と、半導体層コンタクトホールを通じて第２半導体層のソース領域及びドレイン領域と接触する第２ソース電極及び第２ドレイン電極と、半導体層コンタクトホールを通じて第３半導体層のソース領域及びドレイン領域と接触する第３ソース電極及び第３ドレイン電極とを形成する段階と、第１ソース電極及び第１ドレイン電極と、第２ソース電極及び第２ドレイン電極と、第３ソース電極及び第３ドレイン電極との上部に、第１ドレイン電極を露出するドレインコンタクトホールを有する保護層を形成する段階と、保護層の上部に、ドレインコンタクトホールを通じて第１ドレイン電極と接触する画素電極を形成する段階と、を含むものである。
【００２１】
一方、本発明による多結晶シリコン薄膜トランジスタは、基板の上部に形成されて、中央部のアクティブ領域と、アクティブ領域の両側のソース領域及びドレイン領域とを含むポリシリコン層と、ポリシリコン層の上部に形成されるゲート絶縁膜と、ゲート絶縁膜の上部に形成され、アクティブ層に対応して、ゲート絶縁膜より広い幅を有するゲート電極と、ゲート電極の上部に形成されて、ソース領域及びドレイン領域を各々露出する半導体層コンタクトホールを有して、ゲート電極、ゲート絶縁膜及びアクティブ領域と共に、キャビティを構成する層間絶縁膜と、層間絶縁膜の上部に形成されて、半導体層コンタクトホールを通じてソース領域及びドレイン領域と各々接触するソース電極及びドレイン電極と、を含むものである。
【発明の効果】
【００２２】
本発明による液晶表示装置用アレイ基板及び多結晶シリコン薄膜トランジスタによれば、中央の第１アクティブ領域と両端の高濃度ドーピングされたソース領域及びドレイン領域との間に、各々キャビティに対応する第２アクティブ領域をさらに形成することによって、第２アクティブ領域での電場が減少され、結果的に、ドレイン接合部のフィールドエミッション（ｆｉｅｌｄｅｍｉｓｓｉｏｎ）を減少させることによって、漏洩電流減少及び信頼性を向上させることができる。
また、本発明によれば、ＬＤＤ領域を形成しないで漏洩電流を效果的に減少させた新構造のポリシリコンを利用することができる。
さらに、本発明による薄膜トランジスタ及びこれを利用した液晶表示用アレイ基板の製造方法によれば、ＬＤＤ領域を形成するためのマスク工程を省略して追加工程なしにポリシリコンを利用することによって、工程時間の短縮による生産性を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
実施の形態１．
以下、図面を参照しながら、本発明の実施の形態１について詳細に説明する。
図３は、本発明の実施の形態１によるポリシリコンを利用した液晶表示装置用アレイ基板を示す断面図であり、スイッチング素子である薄膜トランジスタが形成された部分を切断した状態を示している。
【００２４】
図３において、基板１１０上の各画素領域Ｐ内には、スイッチング素子が形成されるスイッチング領域ＴｒＡが設けられている。
スイッチング領域ＴｒＡには、ポリシリコンで構成された第１半導体層１１５と、第１半導体層１１５の一部を覆うゲート絶縁膜１１９が形成され、ゲート絶縁膜１１９上には、ゲート電極１２５が形成されている。
【００２５】
また、基板１１０上には、ゲート電極１２５の上部を覆うと共に、ゲート電極１２５の外部に露出された第１半導体層１１５を覆う層間絶縁膜１３０が形成されている。層間絶縁膜１３０は、第１半導体層１１５の高濃度ドーピングされたソース領域１１５ｄ及びドレイン領域１１５ｅの一部を露出させる半導体層コンタクトホール１３６ａ、１３６ｂを備えている。
【００２６】
また、層間絶縁膜１３０上には、相互に離隔するソース電極１４０及びドレイン電極１４２が形成されている。ソース電極１４０及びドレイン電極１４２は、半導体層コンタクトホール１３６、１３６ｂを通じてソース領域１１５ｄ及びドレイン領域１１５ｅと各々接触している。
【００２７】
ソース電極１４０及びドレイン電極１４２上には、保護層１５０が形成されている。保護層１５０は、ドレイン電極１４２の一部を露出させるドレインコンタクトホール１５３を有する。保護層１５０の上部には、ドレインコンタクトホール１５３を通じてドレイン電極１４２と接触する画素電極１６０が形成されている。
【００２８】
図３に示したように、本発明の実施の形態１によるポリシリコンの第１半導体層１１５においては、ゲート電極１２５に対応して、不純物がドーピングされていないポリシリコンの連結された状態のアクティブ領域１１５ａ、１１５ｂ、１１５ｃが形成されている。また、アクティブ領域１１５ａ、１１５ｂ、１１５ｃの両側には、従来構成とは異なり、低濃度不純物がドーピングされたＬＤＤ領域を形成することなく、高濃度不純物がドーピングされたソース領域１１５ｄ及びドレイン領域１１５ｅが形成されている。
【００２９】
アクティブ領域１１５ａ、１１５ｂ、１１５ｃは、ゲート絶縁膜１１９で覆われた第１アクティブ領域１１５ａと、第１アクティブ領域１１５ａの両側に形成された第２アクティブ領域１１５ｂ及び第３アクティブ領域１１５ｃとにより構成されている。第２アクティブ領域１１５ｂ及び第３アクティブ領域１１５ｃの上部とゲート絶縁膜１１９との間には、キャビティ（空洞）１３３ａ、１３３ｂが形成されている。なお、キャビティ１３３ａ、１３３ｂ内は、空気、不活性気体または真空のいずれかで満たされている。
【００３０】
さらに詳しく説明すると、ゲート電極１２５に対応するアクティブ領域１１５ａ、１１５ｂ、１１５ｃのうちの中央部の第１アクティブ領域１１５ａ上のみにゲート絶縁膜１１９が形成されており、ゲート絶縁膜１１９より大きい幅のゲート電極１２５が、ゲート絶縁膜１１９上に形成されている。
【００３１】
これにより、アクティブ領域１１５ａ、１１５ｂ、１１５ｃにおいて、両側の所定の幅に対しては、ゲート電極１２５によって遮られる。一方、ゲート絶縁膜１１９が一部除去されることによって、ゲート絶縁膜１１９の両側には、ゲート電極１２５とゲート電極１２５の外部に露出された第１半導体層１１５を覆う層間絶縁膜１３０とにより、内部が空気、不活性気体または真空で満たされたキャビティ１３３ａ、１３３ｂが形成される。
【００３２】
このように、アクティブ領域１１５ａ、１１５ｂ、１１５ｃの両側に、ゲート絶縁膜１１９を所定幅だけ除去して形成したキャビティ１３３ａ、１３３ｂと対応する第２アクティブ領域１１５ｂ及び第３アクティブ領域１１５ｃを構成することにより、第２アクティブ領域１１５ｂ及び第３アクティブ領域１１５ｃでの電場が減少される。この結果、ドレイン接合部のフィールドエミッション（ｆｉｅｌｄ  ｅｍｉｓｓｉｏｎ）を減少させて、漏洩電流の減少及び信頼性の向上を実現することができる。
【００３３】
仮に、ＬＤＤ領域、または、第２アクティブ領域を有していない半導体層を備えた薄膜トランジスタの場合には、図３の構成とは異なり、ゲート電極に対応する全ての部分にゲート絶縁膜が形成されるので、ドレイン接合部に形成された余剰ホットキャリア（ｈｏｔ  ｃａｒｒｉｅｒ）がゲート絶縁膜を通じて注入されて、漏洩電流を増加させる一要因となる。
【００３４】
一方、図３に示した本発明の実施の形態１によるポリシリコンを利用した薄膜トランジスタＴｒにおいては、ゲート電極１２５に対応する第１アクティブ領域１１５ａ、第２アクティブ領域１１５ｂ及び第３アクティブ領域１１５ｃのうち、中央の第１アクティブ領域１１５ａの両側に形成された第２アクティブ領域１１５ｂ及び第３アクティブ領域１１５ｃ上には、ゲート絶縁膜１１９が除去されてキャビティ１３３ａ、１３３ｂが形成される。
【００３５】
これにより、ドレイン接合部（高濃度ドーピングされたドレイン領域１１５ｅとドーピングされてない各アクティブ領域１１５ｂ、１１５ｃとの境界部分）に形成された余剰ホットキャリアは、最小限でもキャビティ１３３ａ、１３３ｂに対応する部分に注入されない構造となる。
より正確には、ホットキャリアの注入がさらに困難な構造になるので、漏洩電流を抑制することができる。
【００３６】
上記効果を奏する理由は、ゲート絶縁膜１１９を形成する無機絶縁物質の誘電常数値（真空状態の誘電常数は「１」）は、通常「２」〜「８」程度（酸化シリコンＳｉＯ２の場合には平均「４」程度、窒化シリコンＳｉＮｘの場合には「８」程度）であるのに対して、空気の誘電常数値は「１．０００５」程度なので、誘電常数値が低い空気、不活性気体または真空を満たしたキャビティ１３３ａ、１３３ｂを、ゲート絶縁膜１１９の代わりに形成する構造によって、漏洩電流を減少させるからである。
【００３７】
次に、上記構造のポリシリコンを利用した薄膜トランジスタ及びこれを備えた液晶表示装置用アレイ基板の製造方法について説明する。
図４Ａ〜図４Ｋは、本発明の実施の形態１によるポリシリコンを利用した薄膜トランジスタを備えた液晶表示装置用アレイ基板の製造工程を段階別に示す断面図である。
図４Ａ〜図４Ｋにおいては、１つの画素領域において、スイッチング素子である薄膜トランジスタが形成される部分を示している。
【００３８】
まず、図４Ａにおいて、基板１１０上に、非晶質シリコン（図示せず）を全面に蒸着し、この非晶質シリコンに熱処理を施すか、または、レーザーを照射する等の結晶化工程を行い、ポリシリコン層とした後、このポリシリコン層をパターニングすることによって、図４Ａのようにアイランド状の第１半導体層１１５を形成する。
【００３９】
次に、図４Ｂに示したように、第１半導体層１１５が形成された基板１１０全面に、無機絶縁物質（例えば、酸化シリコンＳｉＯ２、または、窒化シリコンＳｉＮｘ）を蒸着することによって、第１絶縁層１１７を形成し、さらに、第１絶縁層１１７上に、第１金属物質（例えば、アルミニウムＡｌ、アルミニウム合金ＡｌＮｄ、モリブデンＭｏまたはモリブデン合金のいずれか）を蒸着して、第１金属層１２４を形成する。この時、２つ以上の金属物質を連続蒸着することによって、第１金属層１２４を二重層構造（例えば、Ｍｏ／Ａｌ（Ｎｄ））で形成することもできるが、本発明の実施の形態１では、単一層で構成したものを一例として説明する。
【００４０】
次に、図４Ｃにおいて、第１金属層１２４上に、フォトレジストを全面に塗布してフォトレジスト層（図示せず）を形成し、このフォトレジスト層上に、透過領域及び遮断領域を有するマスク（図示せず）を位置させた後、マスクを通してフォトレジスト層に対して露光を行い、露光されたフォトレジスト層を現像することによって、ゲート電極及びゲート配線を形成すべき部分に対応した第１金属層１２４の上部に、図４Ｃのようにフォトレジストパターン１８１を形成する。
【００４１】
次に、図４Ｄに示したように、フォトレジストパターン１８１をエッチングマスクとして、フォトレジストパターン１８１の外部に露出された第１金属層（図４Ｃ内の１２４）をエッチングすることによって、アイランド状の第１半導体層１１５の中央部に対応してゲート電極１２５を形成する。また、これと同時に、一方向に延長するゲート配線（図示せず）が形成され、これにより、ゲート電極１２５は、ゲート配線によって各画素領域Ｐ上で分岐した形状になる。
【００４２】
次に、図４Ｅに示したように、ゲート電極１２５及びゲート配線（図示せず）の外部に露出した第１絶縁層（図４Ｄ内の１１７）をエッチングすることによって、ゲート電極１２５（及びゲート配線）の下部に、ゲート電極１２５（及びゲート配線）と同一形状の仮のゲート絶縁膜１１８を形成する。
【００４３】
次に、図４Ｆにおいて、ゲート電極１２５（及びゲート配線）の下部に、ゲート電極１２５（及びゲート配線）と同一形状で形成された仮のゲート絶縁膜（図４Ｅの１１８）をさらにエッチングする。
すなわち、ゲート電極１２５（及びゲート配線）の外部に露出した第１絶縁層（図４Ｄ内の１１７）に対するエッチング時にオーバーエッチング（ｏｖｅｒ  ｅｔｃｈｉｎｇ）を行う。
【００４４】
これにより、ゲート電極１２５（及びゲート配線）の枠に沿って所定の幅だけさらにエッチングされ、図４Ｆに示したように、ゲート電極１２５（及びゲート配線）の幅より小さい大きさのゲート絶縁膜１１９が形成される。
すなわち、ゲート絶縁膜１１９は、オーバーエッチングにより、ゲート電極１２５に対して、アンダーカット（ｕｎｄｅｒ  ｃｕｔ）形状となる。
【００４５】
この結果、ゲート電極１２５及びゲート絶縁膜１１９は、オーバーハング形状になる。
なお、図４Ｆにおける第１絶縁層（図４Ｄ内の１１７）のエッチング時のエッチング液濃度及びエッチング時間等を調節することによって、ゲート電極１２５（及びゲート配線）の下部の内側にオーバーエッチングされる幅を調節することができる。
【００４６】
次に、図４Ｇに示したように、ゲート電極１２５の下部に、ゲート電極１２５より狭い幅のゲート絶縁膜１１９が形成された基板１１０に対して、イオン（ｎ＋またはｐ＋）の注入による高濃度不純物のドーピングを施すことにより、ゲート電極１２５の外部に露出した第１半導体層１１５に対し、高濃度ドーピングを行い、ゲート電極１２５の両側に露出した第１半導体層１１５の領域にソース電極１１５ｄ及びドレイン領域１１５ｅを形成する。
【００４７】
なお、図４Ｇにおいて、イオン注入される不純物がｐタイプ（ｐ＋）である場合は、ｐチャンネルを有するｐ型の薄膜トランジスタが形成され、不純物がｎタイプ（ｎ＋）である場合は、ｎチャンネルを有するｎ型の薄膜トランジスタが形成される。
【００４８】
また、ソース領域１１５ｄ及びドレイン領域１１５ｅを形成するための高濃度ドーピング（ｎ＋ドーピング、または、ｐ＋ドーピング）時のドーピングマスクとしては、ゲート電極１２５、または、ゲート電極１２５の上部に除去されずに残されたフォトレジストパターン１８１が利用されるので、高濃度ドーピング用の別途のマスク工程を不要とすることができる。
【００４９】
すなわち、ソース領域１１５ｄ及びドレイン領域１１５ｅを形成するための高濃度ドーピング処理は、ゲート電極１２５の上部にフォトレジストパターン１８１が残っている状態で行われるか、または、フォトレジストパターン１８１をストリップ（ｓｔｒｉｐ）して除去した後に行われる。
本発明の実施の形態１においては、図４Ｇに示したように、フォトレジストパターン１８１が残っている状態で高濃度ドーピング処理を行うものとする。その後、フォトレジストパターン１８１は、ストリップされて除去される。
【００５０】
一方、図４Ｇに示した高濃度ドーピングにより、第１半導体層１１５においては、ゲート電極１２５で遮られてドーピングされない領域は、アクティブ領域１１５ａ、１１５ｂ、１１５ｃとなり、高濃度ドーピングされないアクティブ領域１１５ａ、１１５ｂ、１１５ｃの両側には、各々高濃度ドーピングされたソース領域１１５ｄ及びドレイン領域１１５ｅが構成される。
【００５１】
また、アクティブ領域１１５ａ、１１５ｂ、１１５ｃは、上部にゲート絶縁膜１１９が形成された第１アクティブ領域１１５ａと、第１アクティブ領域１１５ａの両側の一端部で所定幅を有し、ゲート絶縁膜１１９が除去された状態の第２アクティブ領域１１５ｂ及び第３アクティブ領域１１５ｃとを含む。
【００５２】
さらに、図４Ｇにおいて、第２アクティブ領域１１５ｂ及び第３アクティブ領域１１５ｃは、従来のＬＤＤ領域（図１内の１３ｂ、１３ｃ）のように、第１アクティブ領域１１５ａとソース領域１１５ｄ及びドレイン領域１１５ｅとの両方に接触して形成される。
高濃度ドーピング処理の完了後、フォトレジストパターン１８１は、ストリップされて除去される。
【００５３】
次に、図４Ｈにおいて、ソース領域１１５ｄ及びドレイン領域１１５ｅが形成された第１半導体層１１５を含む領域を覆うように、ゲート電極１２５（及び）の上部に無機絶縁物質（例えば、酸化シリコンＳｉＯ２、または、窒化シリコンＳｉＮｘ）を蒸着することによって、基板１１０上の全面に層間絶縁膜１３０を形成する。
【００５４】
この蒸着工程において、その特性上、ゲート電極１２５の下部の第２アクティブ領域１１５ｂ及び第３アクティブ領域１１５ｃに対応する部分には、ゲート電極１２５によって遮られるので、層間絶縁膜１３０が形成されることがなく、キャビティ１３３ａ、１３３ｂが形成される。
【００５５】
また、その後、層間絶縁膜１３０に対し、マスク工程に続いてパターニングを施すことにより、図４Ｈに示したように、ソース領域１１５ｄ及びドレイン領域１１５ｅの一部を各々露出させるための半導体層コンタクトホール１３６ａ、１３６ｂを形成する。
【００５６】
次に、図４Ｉにおいて、半導体層コンタクトホール１３６ａ、１３６ｂを備えた層間絶縁膜１３０上の全面に、第２金属物質（例えば、クロムＣｒ、モリブデンＭｏ、モリブデン合金、銅Ｃｕ、または、銅合金のうちから選択される１つ）を全面に蒸着して、第２金属層（図示せず）を形成し、この第２金属層をパターニングすることによって、ゲート配線（図示せず）と交差して画素領域Ｐを定義するデータ配線（図示せず）を形成する。
【００５７】
また、データ配線の形成と同時に、図４Ｉに示したように、スイッチング領域ＴｒＡには、データ配線から分岐して、ソース電極１４０と、ソース電極１４０から離隔したドレイン電極１４２とが形成される。ソース電極１４０は、半導体層コンタクトホール１３６ａを通じてソース領域１１５ｄと接触する。ドレイン電極１４２は、半導体層コンタクトホール１３６ｂを通じてドレイン領域１１５ｅと接触する。
【００５８】
図４Ｉの処理は前述した部分まで行われ、これにより、本発明の実施の形態１によるポリシリコンを利用した薄膜トランジスタＴｒが完成する。
薄膜トランジスタＴｒのみを必要とする部分、すなわち、駆動回路部は、後に形成される画素電極（図３内の１６０）が不必要なので、ソース電極１４０及びドレイン電極１４２を形成する段階、または、ソース電極１４０及びドレイン電極１４２上に、ドレインコンタクトホール（図３内の１５３）を有さない保護層（図３内の１５０）を形成する段階まで行うことのみによって完成する。
【００５９】
以下、液晶駆動用の画素電極を有する液晶表示装置用アレイ基板を完成するための工程（図４Ｊ、図４Ｋ参照）が行われる。
すなわち、図４Ｊにおいて、ソース電極１４０及びドレイン電極１４２の上部に無機絶縁物質（例えば、酸化シリコンＳｉＯ２、または、窒化シリコンＳｉＮｘ）を蒸着するか、または、有機絶縁物質（例えば、ベンゾシクロブテンＢＣＢ、または、フォトアクリル）をコーティングすることによって保護層１５０を形成し、さらに、保護層１５０をパターニングすることによって、ドレイン電極１４２の一部を露出させるドレインコンタクトホール１５３を形成する。
【００６０】
最後に、図４Ｋに示したように、ドレインコンタクトホール１５３を備えた保護層１５０上に、透明導電性物質（例えば、インジウムースズーオキサイドＩＴＯ、または、インジウムージンクーオキサイドＩＺＯ）を全面に蒸着し、これをパターニングすることによって、画素電極１６０を各画素領域Ｐ別に形成し、図３と同一構成のアレイ基板１１０を完成する。
画素電極１６０は、前述のように、ドレインコンタクトホール１５３を通じて、ドレイン電極１４２と接触する。
【００６１】
以上のように、本発明の実施の形態１に係る液晶表示装置用アレイ基板は、表示部と、表示部を取り囲む駆動回路部とを有する基板１１０と、基板１１０の表示部に形成されて、アクティブ領域１１５ａ、１１５ｂ、１１５ｃと、アクティブ領域の両側に配置されるソース領域１１５ｄ及びドレイン領域１１５ｅとを有する第１半導体層１１５と、第１半導体層１１５の上部に形成されるゲート絶縁膜１１９と、ゲート絶縁膜１１９の上部に形成され、アクティブ領域に対応して、ゲート絶縁膜１１９より広い幅を有するゲート電極１２５と、を含む。
【００６２】
さらに、本発明の実施の形態１に係る液晶表示装置用アレイ基板は、ゲート電極１２５の上部に形成され、ソース領域１１５ｄ及びドレイン領域１１５ｅを各々露出する半導体層コンタクトホール１３６ａ、１３６ｂを有する層間絶縁膜１３０を含む。
層間絶縁膜１３０は、ゲート電極１２５、ゲート絶縁膜１１９、第２アクティブ領域１１５ｂ及び第３アクティブ領域１１５ｃと共に、第１キャビティ１３３ａ、１３３ｂを構成する。
【００６３】
さらに、本発明の実施の形態１に係る液晶表示装置用アレイ基板は、層間絶縁膜１３０の上部に形成され、各半導体層コンタクトホール１３６ａ、１３６ｂを通じてソース領域１１５ｄ及びドレイン領域１１５ｅと各々接触するソース電極１４０及びドレイン電極１４２と、ソース電極１４０及びドレイン電極１４２の上部に形成され、ドレイン電極１４２を露出するドレインコンタクトホール１５３を有する保護層１５０と、保護層１５０の上部に形成され、ドレインコンタクトホール１５３を通じてドレイン電極１４２と接触する画素電極１６０とを含む。
【００６４】
さらに、本発明の実施の形態１に係る液晶表示装置用アレイ基板は、ゲート電極１２５に連結されるゲート配線と、ソース電極１４０に連結され、ゲート配線と交差するデータ配線とを含む。
第１キャビティ１３３ａ、１３３ｂは、空気、不活性気体または真空で満たされる。
また、ゲート電極１２５とゲート絶縁膜１１９は、オーバーハング（ｏｖｅｒｈａｎｇ）形状であって、第１半導体層１１５は、ポリシリコーンシリコンで構成される。
【００６５】
ソース領域１１５ｄ及びドレイン領域１１５ｅは、ｎタイプまたはｐタイプの高濃度不純物ｎ＋、ｐ＋でドーピングされ、アクティブ領域１１５ａ、１１５ｂ、１１５ｃは、不純物がドーピングされていないシリコーンシリコンで構成される。
アクティブ領域は、ゲート絶縁膜１１９に対応する第１アクティブ領域１１５ａと第１アクティブ領域１１５ａ及びソース領域１１５ｄとの間の第２アクティブ領域１１５ｂと、第１アクティブ領域１１５ａとドレイン領域１１５ｅとの間の第３アクティブ領域１１５ｃとにより構成される。
【００６６】
一方、本発明の実施の形態１に係る液晶表示装置用アレイ基板の製造方法は、表示部と表示部を取り囲む駆動回路部とを有する基板１１０の上部の表示部に、第１半導体層１１５を形成する段階（図４Ａ参照）と、第１半導体層１１０の上部に、ゲート絶縁膜１１９を形成する段階と、第１半導体層１１５に対応するゲート絶縁膜１１９の上部に、ゲート絶縁膜１１９より広い幅のゲート電極１２５を形成する段階（図４Ｆ参照）と、第１半導体層１１５の中央部のアクティブ領域１１５ａ、１１５ｂ、１１５ｃと、アクティブ領域の両側のソース領域１１５ｄ及びドレイン領域１１５ｅとが定義されるように、ゲート電極１２５をドーピングマスクとして利用し、第１半導体層１１５を高濃度不純物でドーピングする段階（図４Ｇ参照）と、ゲート電極１２５の上部に、ソース領域１１５ｄ及びドレイン領域１１５ｅを露出する半導体層コンタクトホール１３６ａ、１３６ｂを有して、ゲート電極１２５、ゲート絶縁膜１１９、第２アクティブ領域１１５ｂ及び第３アクティブ領域１１５ｃと共に、第１キャビティ１３３ａ、１３３ｂを構成する層間絶縁膜１３０を形成する段階（図４Ｈ参照）と、層間絶縁膜１３０の上部に、各半導体層コンタクトホール１３６ａ、１３６ｂを通じてソース領域１１５ｄ及びドレイン領域１１５ｅと各々接触するソース電極１４０及びドレイン電極１４２を形成する段階（図４Ｉ参照）と、ソース電極１４０及びドレイン電極１４２の上部に、ドレイン電極１４２を露出するドレインコンタクトホール１５３を有する保護層１５０を形成する段階（図４Ｊ参照）と、保護層１５０の上部に、ドレインコンタクトホール１５３を通じてドレイン電極１４２と接触する画素電極１６０を形成する段階（図４Ｋ参照）と、を含む。
【００６７】
第１半導体層１１５を形成する段階は、基板の上部に非晶質シリコン層を形成する段階と、非晶質シリコン層を結晶化してポリシリコン層を形成する段階と、ポリシリコン層をパターニングして第１半導体層１１５を形成する段階と、を含む。
ゲート絶縁膜１１９及びゲート電極１２５を形成する段階は、第１半導体層１１５の上部に無機絶縁物質で第１絶縁層１１７を形成する段階と、第１絶縁層１１７の上部に第１金属層１２４を形成する段階（図４Ｂ参照）と、第１金属層１２４をパターニングしてゲート電極１２５を形成する段階（図４Ｄ参照）と、ゲート電極１２５をエッチングマスクとして利用し、第１絶縁層１１７をオーバーエッチングすることによってゲート絶縁膜１１９を形成する段階（図４Ｆ参照）と、を含む。
【００６８】
さらに、本発明の実施の形態１に係る液晶表示装置用アレイ基板の製造方法は、ソース電極１４０及びドレイン電極１４２を形成する段階に続いて、ゲート電極１２５に連結されるゲート配線を形成する段階と、ゲート配線と交差して、ソース電極１４０に連結されるデータ配線を形成する段階と、を含む。
前述のように、高濃度不純物は、ｎタイプまたはｐタイプの不純物であり、層間絶縁膜１３０は、無機絶縁物質により構成される。
【００６９】
一方、本発明の実施の形態１に係る多結晶シリコン薄膜トランジスタは、基板１１０の上部に形成されて、中央部のアクティブ領域１１５ａ、１１５ｂ、１１５ｃと、アクティブ領域の両側のソース領域１１５ｄ及びドレイン領域１１５ｅとを含むポリシリコン層と、ポリシリコン層の上部に形成されるゲート絶縁膜１１９と、ゲート絶縁膜１１９の上部に形成され、アクティブ層に対応して、ゲート絶縁膜１１９より広い幅を有するゲート電極１２５と、を含む。
【００７０】
さらに、本発明の実施の形態１に係る多結晶シリコン薄膜トランジスタは、ゲート電極１２５の上部に形成されて、ソース領域１４０及びドレイン領域１４２を各々露出する半導体層コンタクトホール１３６ａ、１３６ｂを有する層間絶縁膜１３０と、層間絶縁膜１３０の上部に形成されて、各半導体層コンタクトホール１３６ａ、１３６ｂを通じてソース領域１１５ｄ及びドレイン領域１１５ｅと各々接触するソース電極１４０及びドレイン電極１４２とを含む。
層間絶縁膜１３０は、ゲート電極１２５、ゲート絶縁膜１１９、第２アクティブ領域１１５ｂ及び第３アクティブ領域１１５ｃと共に、第１キャビティ１３３ａ、１３３ｂを構成する。
【００７１】
本発明の実施の形態１に係る液晶表示装置用アレイ基板及び多結晶シリコン薄膜トランジスタによれば、中央の第１アクティブ領域１１５ａと両端の高濃度ドーピングされたソース領域１１５ｄ及びドレイン領域１１５ｅとの間に、各々キャビティ１３３ａ、１３３ｂに対応する第２アクティブ領域１１５ｂ及び第３アクティブ領域１１５ｃをさらに形成することにより、第２アクティブ領域１１５ｂ及び第３アクティブ領域１１５ｃでの電場が減少するので、結果的に、ドレイン接合部のフィールドエミッション（ｆｉｅｌｄ  ｅｍｉｓｓｉｏｎ）を減少させて、漏洩電流の減少及び信頼性の向上を実現することができる。
【００７２】
また、本発明の実施の形態１によれば、ＬＤＤ領域を形成しないで漏洩電流を效果的に減少させた新構造のポリシリコンを利用することができる。
さらに、本発明による薄膜トランジスタ及びこれを利用した液晶表示用アレイ基板の製造方法によれば、ＬＤＤ領域を形成するためのマスク工程を省略して追加工程なしにポリシリコンを利用することによって、工程時間の短縮による生産性を向上させることができる。
【００７３】
実施の形態２．
次に、本発明の実施の形態２による液晶表示装置用アレイ基板について説明する。
本発明の実施の形態２においては、駆動回路部に形成される駆動素子として、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のインバータが形成される。
ＣＭＯＳインバータは、ｎタイプの薄膜トランジスタとｐタイプの薄膜トランジスタとの組で構成され、相互に異なるタイプの薄膜トランジスタで構成される。
【００７４】
従って、本発明の実施の形態２においては、、ドーピング工程において、前述の実施の形態１とは異なる処理が行われる。
以下、ソース領域及びドレイン領域を形成するためのドーピング工程を主として説明する。
【００７５】
なお、画素領域のスイッチング素子である薄膜トランジスタは、前述の実施の形態１と同一構造なので、これについては、各工程進行の際に簡単に言及する。
図５は、本発明の実施の形態２によるポリシリコンを利用した駆動回路部のＣＭＯＳ構造のインバータを示す断面図であり、薄膜トランジスタを備えた液晶表示装置用アレイ基板に適用可能なインバータの断面を示している。
【００７６】
図５において、図中左側には、ｎタイプの不純物が高濃度ドーピングされた、すなわち、ｎ＋ドーピングされた第１ソース領域２１５ｄ及び第１ドレイン領域２１５ｅを有する第２半導体層２１５を備えたｎタイプの薄膜トランジスタｎＴｒが構成されている。
また、図中右側には、ｐタイプの不純物が高濃度ドーピングされた、すなわち、ｐ＋ドーピングされた第２ソース領域２１６ｄ及び第２ドレイン領域２１６ｅを有する第３半導体層２１６を備えたｐタイプの薄膜トランジスタｐＴｒが構成されている。
これらのｎタイプ及びｐタイプの薄膜トランジスタｎＴｒ、ｐＴｒにより、ＣＭＯＳ構造のインバータが構成されている。
【００７７】
図５に示した本発明の実施の形態２において、第２半導体層２１５、第３半導体層２１６の中央部には、各々の上部に第２ゲート絶縁膜２１９及び第２ゲート絶縁膜２２０が形成された第１アクティブ領域２１５ａ、２１６ａが形成されている。
また、第２半導体層２１５の第１アクティブ領域２１５ａの両側には、その上部に第２キャビティ２３３ａ、２３３ｂが形成される第２アクティブ領域２１５ｂ及び第３アクティブ領域２１５ｃが形成されている。
同様に、第３半導体層２１６の第１アクティブ領域２１６ａの両側には、その上部に第３キャビティ２３４ａ、２３４ｂが形成される第２アクティブ領域２１６ｂ及び第３アクティブ領域２１６ｃが形成されている。
【００７８】
第２半導体層２１５の第２アクティブ領域２１５ｂ及び第３アクティブ領域２１５ｃの各外側には、高濃度のｎタイプの不純物がドーピングされた第１ソース領域２１５ｄ及び第１ドレイン領域２１５ｅが形成されている。
一方、第３半導体層２１６の第２アクティブ領域２１６ｂ及び第３アクティブ領域２１６ｃの各外側には、高濃度のｐタイプの不純物がドーピングされた第２ソース領域２１６ｄ及び第２ドレイン領域２１６ｅが形成されている。
【００７９】
通常、ホットキャリア（ｈｏｔ  ｃａｒｒｉｅｒ）発生の多いｎタイプの薄膜トランジスタｎＴｒにおいて、漏洩電流はさらに大きいので、これを解決するために、従来構造においては、図２に示したように、ｎタイプの薄膜トランジスタｎＴｒのみに、ソース領域５３ｄ及びドレイン領域５３ｅとアクティブ領域５３ａとの間にＬＤＤ領域５３ｂ、５３ｃを形成していた。
【００８０】
しかし、本発明の実施の形態２においては、その工程の特性上、ｎタイプ及びｐタイプの薄膜トランジスタｎＴｒ、ｐＴｒの両方に、第２アクティブ領域２１５ｂ、２１６ｂ及び第３アクティブ領域２１５ｃ、２１６ｃを形成し、各々の上部に、空気、不活性気体または真空で満たされた第２キャビティ２３３ａ、２３３ｂ及び第３キャビティ２３４ａ、２３４ｂが対応して形成される。
【００８１】
以下、上記ＣＭＯＳ構造のインバータを含む本発明の実施の形態２に係る液晶表示装置用アレイ基板の製造方法について説明する。
本発明の実施の形態２によるポリシリコンを利用した薄膜トランジスタを備えた液晶表示装置用アレイ基板の製造方法は、前述の実施の形態１による液晶表示装置と同一工程が多いので、同一工程の段階については、その説明を省略したり簡略化して、前述と異なる各半導体層２１５、２１６のドーピング工程を主として説明する。
【００８２】
図６Ａ〜図６Ｄは、本発明の実施の形態２による液晶表示装置用アレイ基板の製造方法を段階別に示す断面図であり、駆動回路部のＣＭＯＳ構造のインバータの製造工程を示している。
本発明の実施の形態２においては、ドーピングされる以前のアイランド状の各半導体層２１５、２１６を形成する段階から、各半導体層２１５、２１６の上部で第１絶縁層及びゲート電極を形成する段階までの工程は、前述の実施の形態１と同一工程なので、その後の工程進行について説明する。
【００８３】
なお、図５及び図６Ａ〜図６Ｄにおいて、ＣＭＯＳ構造のインバータに対応した領域のうち、ｎタイプの薄膜トランジスタが形成される領域をｎ領域ｎＡと定義し、ｐタイプの薄膜トランジスタが形成される領域をｐ領域ｐＡと定義する。
【００８４】
まず、図６Ａにおいて、基板２１０上に第２半導体層２１５及び第３半導体層２１６を形成し、各半導体層２１５、２１６上に、第２ゲート絶縁膜２１９及び第３ゲート絶縁膜２２０を形成し、さらに各ゲート絶縁膜２１９、２２０上に第２ゲート電極２２５及び第３ゲート電極２２６を形成する。
【００８５】
図６Ａの処理工程においては、各ゲート電極２２５、２２６の外部に露出された第１絶縁層（図４Ｄ内の１１７）に対してオーバーエッチングを施すことにより、ｎ領域ｎＡに形成された第２ゲート電極２２５と第２半導体層２１５との間、及び、ｐ領域ｐＡに形成された第３ゲート電極２２６と第３半導体層２１６との間に、各ゲート電極２２５、２２６の幅より狭い幅の第２ゲート絶縁膜２１９及び第３ゲート絶縁膜２２０が各々形成される。
【００８６】
すなわち、各ゲート絶縁膜２１９、２２０は、オーバーエッチングによって各ゲート電極２２５、２２６に対して各々アンダーカット（ｕｎｄｅｒ  ｃｕｔ）状態で形成される。
これにより、第２ゲート電極２２５と第２ゲート絶縁膜２１９との関係、及び、第３ゲート電極２２６と第３ゲート絶縁膜２２０との関係は、各々オーバーハング形状になる。
以下、各ゲート電極２２５、２２６の上部に残っている第１フォトレジストパターン（図示せず）をストリップして除去する。
【００８７】
次に、図６Ｂに示したように、各ゲート電極２２５、２２６が形成された基板２１０上にフォトレジストを塗布して、これを露光現像することにより、ｐ領域ｐＡのみに対して全面を覆うように（または、最小限でも第３半導体層２１６を遮るように）、第１フォトレジストパターン２８１を形成し、第１フォトレジストパターン２８１及び第２ゲート電極２２５をドーピングマスクとして、高濃度のｎタイプの不純物をイオン注入し、高濃度ドーピングを行う。
【００８８】
なお、ｎ領域ｎＡには、第１フォトレジストパターン２８１は形成されない。また、各画素領域Ｐ内のスイッチング領域（図３内のＴｒＡ）においても、ｎ領域ｎＡのように、第１フォトレジストパターン２８１は形成されない。
一般的に、ＣＭＯＳ構造のインバータを駆動回路部に構成すると、各画素領域Ｐのスイッチング素子は、ｎタイプの薄膜トランジスタｎＴｒを形成するが、ｎ領域ｎＡと同一状態となるように第１フォトレジストパターン２８１が形成される。
【００８９】
従って、図６Ｂに示した高濃度ドーピング処理により、ｎ領域ｎＡの第２半導体層２１５とスイッチング領域（図３内のＴｒＡ）の半導体層（ｎ領域ｎＡのｎタイプの薄膜トランジスタｎＴｒと同一タイプなので、以下、ｎ領域に形成された第２半導体層２１５と共に総称する）とにおいて、第２ゲート電極２２５の外部に露出された第２半導体層２１５に対して、各々第１ソース領域２１５ｄ及び第１ドレイン領域２１５ｅが形成される。
【００９０】
より正確には、第２半導体層２１５は、高濃度ドーピングによって第１ソース領域２１５ｄ及び第１ドレイン領域２１５ｅが形成され、概して３部分に区分される。
すなわち、高濃度ドーピングによってドーピングされた第１ソース領域２１５ｄ及び第１ドレイン領域２１５ｅと、第２ゲート電極２２５で遮断されることによってドーピングされないでその上部に第２ゲート絶縁膜２１９が形成された第１アクティブ領域２１５ａと、第１アクティブ領域２１５ａと第１ソース領域２１５ｄ及び第１ドレイン領域２１５ｅとの間に形成され、第２キャビティ（後続工程で形成される）に対応する第２アクティブ領域２１５ｂ及び第３アクティブ領域２１５ｃとに区分される。
【００９１】
一方、ｐ領域ｐＡにおいては、第１フォトレジストパターン２８１によってドーピングがブロッキングされるので、第３半導体層２１６は、不純物がドーピングされていないポリシリコン状態を維持する。
【００９２】
次に、第１ソース領域２１５ｄ及び第１ドレイン領域２１５ｅが形成された基板２１０上の第２フォトレジストパターン（図６Ｂ内の２８１）をストリップして除去する。
続いて、図６Ｃに示したように、新しいフォトレジストを塗布して、これを露光現像することにより、ｐ領域ｐＡに対しては第３ゲート電極２２６及び第３半導体層２１６が露出されるようにして、ｎ領域ｎＡ及びスイッチング領域（図３内のＴｒＡ）のみに対して、全面を覆うように（または、最小限でも第２半導体層２１５を遮るように）第２フォトレジストパターン２８３を形成し、第２フォトレジストパターン２８３及び第３ゲート電極２２６をドーピングマスクとして、高濃度のｐタイプの不純物をイオン注入による高濃度ドーピングを行う。
【００９３】
これにより、ｐ領域ｐＡの第３半導体層２１６に、ｐタイプの第２ソース領域２１６ｄ及び第２ドレイン領域２１６ｅが形成され、第３半導体層２１６も、概して３部分に区分される。
すなわち、ｐタイプの不純物が高濃度ドーピングされた第２ソース領域２１６ｄ及び第２ドレイン領域２１６ｅと、ドーピングされないでその上部に第３ゲート絶縁膜２２０が形成された第１アクティブ領域２１６ａと、第２ソース領域２１６ｄ及び第２ドレイン領域２１６ｅと第１アクティブ領域２１６ａとの間に形成され、第３キャビティ（後続工程で形成される）に対応する第２アクティブ領域２１６ｂ及び第３アクティブ領域２１６ｃとに区分される。
【００９４】
このように、上記構造の第２半導体層２１５及び第３半導体層２１６を形成するために、総計２回のみのマスク工程が行われる。
これに対し、図２に示した従来構造においては、ＬＤＤ領域５３ｂ、５３ｃと、ｎタイプ及びｐタイプのソース領域５３ｄ、５４ｂ及びドレイン領域５３ｅ、５４ｃを有する各半導体層５３、５４を形成させるために、総計３回のマスク工程が行われる。
従って、本発明の実施の形態２によるＣＭＯＳ構造のインバータを駆動回路部に含む液晶表示装置用アレイ基板の製造方法は、従来のアレイ基板の製造方法に比べて、１回のマスク工程を省略することができ、生産性側面において效果的である。
【００９５】
なお、図６Ｂ及び図６Ｃに示したドーピング工程においては、ｎタイプのドーピングの後にｐタイプのドーピングを行うようにしたが、逆の手順で行うこともできる。
すなわち、先にｎ領域ｎＡにフォトレジストパターンを形成してｎ領域ｎＡを遮断し、ｐ領域ｐＡにｐタイプのドーピングを行い、その後に、ｐ領域ｐＡにフォトレジストパターンを形成してｐ領域ｐＡを遮断し、ｐ領域ｐＡにｎタイプのドーピングを行うようにしてもよい。
【００９６】
以下の工程は、前述の実施の形態１と同一なので、簡単に説明する。
最後に、図６Ｄにおいて、高濃度ドーピングにより各ソース領域２１５ｄ、２１５ｅ及び各ドレイン領域２１６ｄ、２１６ｅが形成された基板２１０上に、無機絶縁物質を蒸着して層間絶縁膜２３０を形成し、これをパターニングすることによって、第１、２ソース領域２１５ｄ、２１５ｅ及び第１、２ドレイン領域２１６ｄ、２１６ｅを各々露出させる第１〜第４半導体層コンタクトホール２３６ａ、２３６ｂ、２３７ａ、２３７ｂを形成する。
【００９７】
続いて、図６Ｄにおいて、第１〜第４半導体層コンタクトホール２３６ａ、２３６ｂ、２３７ａ、２３７ｂを有する層間絶縁膜２３０上に金属物質を蒸着し、これをパターニングすることによって、第１〜第４半導体層コンタクトホール２３６ａ、２３６ｂ、２３７ａ、２３７ｂを通じて、各々相互に離隔して各ソース領域２１５ｄ、２１５ｅ及び各ドレイン領域２１６ｄ、２１６ｅと各々接触する第２ソース電極２４０及び第２ドレイン電極２４２と、第３ソース電極２４４及び第３ドレイン電極２４６とを形成する。
【００９８】
以下、図６Ｄにおいて、第２ソース電極２４０及び第２ドレイン電極２４２と、第３ソース電極２４４及び第３ドレイン電極２４６との上に、無機絶縁物質を蒸着するか、または、有機絶縁物質をコーティングして、保護層２５０を形成することにより、図５と同一構造のＣＯＭＳ構造のインバータが完成する。
各キャビティ２３３ａ、２３３ｂ、２３４ａ、２３４ｂには、前述と同様に、空気、不活性気体または真空が満たされる。
【００９９】
なお、以下の工程は、表示部内のスイッチング素子のみに適用され、前述の実施の形態１と同一工程が行われる。
すなわち、保護層２５０をパターニングすることによって、スイッチング領域のドレイン電極を露出させるドレインコンタクトホール（図３内の１５３）を形成する。
また、保護層２５０の上部に、透明導電性物質層を形成してパターニングし、ドレインコンタクトホールを通じてスイッチング素子のドレイン電極と接触する画素電極（図３内の１６０）を各画素領域Ｐ別に形成して、本発明の実施の形態２に係る液晶表示装置用アレイ基板が完成する。
【０１００】
以上のように、本発明の実施の形態２に係る液晶表示装置用アレイ基板は、駆動回路部に形成され、ＣＭＯＳインバータを備えた駆動回路を含み、ＣＭＯＳインバータは、第２半導体層２１５を備えたｎタイプの薄膜トランジスタｎＴｒと、第３半導体層２１６を備えたｐタイプの薄膜トランジスタｐＴｒとを含む。
また、ｎタイプの薄膜トランジスタｎＴｒ及びｐタイプの薄膜トランジスタｐＴｒは、各々第２キャビティ２３３ａ、２３３ｂ及び第３キャビティ２３４ａ、２３４ｂを含む。
【０１０１】
第２半導体層２１５及び第３半導体層２１６は、ポリシリコンにより構成される。
第２半導体層２１５は、Ｎアクティブ領域２１５ａ、２１５ｂ、２１５ｃと、Ｎアクティブ領域の両側に配置され、ｎタイプの高濃度不純物ｎ＋でドーピングされたＮソース領域２１５ｄ及びＮドレイン領域２１５ｅと、により構成される。
第３半導体層２１６は、Ｐアクティブ領域２１６ａ、２１６ｂ、２１６ｃと、Ｐアクティブ領域の両側に配置され、ｐタイプの高濃度不純物ｐ＋でドーピングされたＰソース領域２１６ｄ及びＰドレイン領域２１６ｅと、により構成される。
【０１０２】
一方、本発明の実施の形態２に係る液晶表示装置用アレイ基板の製造方法は、表示部及び駆動回路部が定義された基板２１０の上部において、表示部には、第１半導体層１１５を形成し、駆動回路部には、第２半導体層２１５及び第３半導体層２１６を形成する段階と、第１半導体層１１５、第２半導体層２１５及び第３半導体層２１６の上部に、各々第１ゲート絶縁膜１１９、第２ゲート絶縁膜２１９及び第３ゲート絶縁膜２２０を形成する段階と、第１ゲート絶縁膜１１９、第２ゲート絶縁膜２１９及び第３ゲート絶縁膜２２０の上部に、各々第１ゲート絶縁膜１１９、第２ゲート絶縁膜２１９及び第３ゲート絶縁膜２２０より広い幅の第１ゲート電極１２５、第２ゲート電極２２５及び第３ゲート電極２２６を形成する段階（図６Ａ参照）と、第３半導体層２１６を遮る第１フォトレジストパターン２８１を形成する段階と、を含む。
【０１０３】
また、本発明の実施の形態２に係る液晶表示装置用アレイ基板の製造方法は、第１フォトレジストパターン２８１をドーピングマスクとして利用し、ｎタイプの高濃度不純物をドーピングすることによって、第１半導体層１１５及び第２半導体層２１５の各々に、中央部のアクティブ領域１１５ａ〜１１５ｃ、２１５ａ〜２１５ｃと、アクティブ領域の両側のソース領域１１５ｄ、２１５ｄ及びドレイン領域１１５ｅ、２１５ｅとを形成する段階（図６Ｂ参照）と、第１フォトレジストパターン２８１を除去する段階と、を含む。
【０１０４】
また、本発明の実施の形態２に係る液晶表示装置用アレイ基板の製造方法は、第１半導体層１１５及び第２半導体層２１５を遮る第２フォトレジストパターン２８３を形成する段階と、第２フォトレジストパターン２８３をドーピングマスクとして利用し、ｐタイプの高濃度不純物をドーピングすることによって、第３半導体層２１６に、中央部のアクティブ領域２１６ａ〜２１６ｃと、アクティブ領域の両側のソース領域２１６ｄ及びドレイン領域２１６ｅとを形成する段階（図６Ｃ参照）と、を含む。
【０１０５】
また、本発明の実施の形態２に係る液晶表示装置用アレイ基板の製造方法は、第１ゲート電極１２５、第２ゲート電極２２５及び第３ゲート電極２２６の上部に、第１半導体層１１５、第２半導体層２１５及び第３半導体層２１６の各々のソース領域１１５ｄ、２１５ｄ、２１６ｄ及びドレイン領域１１５ｅ、２１５ｅ、２１６ｅを露出する半導体層コンタクトホール１３６ａ、１３６ｂ、２３６ａ、２３６ｂ、２３７ａ、２３７ｂを有して、第１ゲート電極１２５、第１ゲート絶縁膜１１９、及び第１半導体層１１５のアクティブ領域と共に、第１キャビティ１３３ａ、１３３ｂを構成し、第２ゲート電極２２５、第２ゲート絶縁膜２１９、及び第２半導体層２１５のアクティブ領域と共に、第２キャビティ２３３ａ、２３３ｂを構成し、第３ゲート電極２２６、第３ゲート絶縁膜２２０、及び第３半導体層２１６のアクティブ領域と共に、第３キャビティ２３４ａ、２３４ｂを構成する層間絶縁膜２３０を形成する段階、を含む。
【０１０６】
さらに、本発明の実施の形態２に係る液晶表示装置用アレイ基板の製造方法は、層間絶縁膜２３０の上部に、半導体層コンタクトホール１３６ａ、１３６ｂを通じて第１半導体層１１５のソース領域１１５ｄ及びドレイン領域１１５ｅと接触する第１ソース電極１４０及び第１ドレイン電極１４２と、半導体層コンタクトホール２３６ａ、２３６ｂを通じて第２半導体層２１５のソース領域２１５ｄ及びドレイン領域２１５ｅと接触する第２ソース電極２４０及び第２ドレイン電極２４２と、半導体層コンタクトホール２３７ａ、２３７ｂを通じて第３半導体層２１６のソース領域２１６ｄ及びドレイン領域２１６ｅと接触する第３ソース電極２４４及び第３ドレイン電極２４６とを形成する段階と、第１ソース電極１４０及び第１ドレイン電極１４２と、第２ソース電極２４０及び第２ドレイン電極２４２と、第３ソース電極２４４及び第３ドレイン電極２４６との上部に、第１ドレイン電極１４２を露出するドレインコンタクトホール１５３を有する保護層２５０を形成する段階（図６Ｄ参照）と、保護層２５０の上部に、ドレインコンタクトホール１５３を通じて第１ドレイン電極１４２と接触する画素電極を形成する段階と、を含む。
【０１０７】
また、第１〜第３半導体層１１５、２１５、２１６を形成する段階は、基板２１０の上部に、非晶質シリコーン層を形成する段階と、非晶質シリコーン層を結晶化してポリシリコーン層を形成する段階と、ポリシリコーン層をパターニングして第１〜第３半導体層１１５、２１５、２１６を形成する段階と、を含む。
さらに、第１〜第３ゲート絶縁膜１１９、２１９、２２０と、第１〜第３ゲート電極１２５、２２５、２２６を形成する段階は、第１〜第３半導体層１１５、２１５、２１６の上部に無機絶縁物質で構成された絶縁層を形成する段階と、絶縁層の上部に金属層を形成する段階と、金属層をパターニングして第１〜第３ゲート電極１２５、２２５、２２６を形成する段階と、第１〜第３ゲート電極１２５、２２５、２２６をエッチングマスクとして利用し、絶縁層をオーバーエッチングすることによって、第１〜第３絶縁膜１１９、２１９、２２０を形成する段階を含む。
【０１０８】
これにより、駆動回路部のＣＭＯＳインバータを用いた液晶表示装置用アレイ基板及びその製造方法並びに多結晶シリコン薄膜トランジスタにおいても、前述と同等の作用効果を奏する。
【図面の簡単な説明】
【０１０９】
【図１】従来のポリシリコンを利用した液晶表示装置用アレイ基板において、画素領域Ｐ内の薄膜トランジスタが形成された部分を示す断面図である。
【図２】従来の駆動回路を備えた液晶表示装置用アレイ基板において、駆動回路部のＣＭＯＳ構造のインバータを示す断面図である。
【図３】本発明の実施の形態１に係る液晶表示装置用アレイ基板において、画素領域内のスイッチング素子である薄膜トランジスタが形成された部分を示す断面図である。
【図４Ａ】本発明の実施の形態１による液晶表示装置用アレイ基板の製造方法を段階別に示す断面図であり、１つの画素領域において、スイッチング素子である薄膜トランジスタが形成される部分の最初の製造工程を示している。
【図４Ｂ】図４Ａに続く製造工程を示す断面図である。
【図４Ｃ】図４Ｂに続く製造工程を示す断面図である。
【図４Ｄ】図４Ｃに続く製造工程を示す断面図である。
【図４Ｅ】図４Ｄに続く製造工程を示す断面図である。
【図４Ｆ】図４Ｅに続く製造工程を示す断面図である。
【図４Ｇ】図４Ｆに続く製造工程を示す断面図である。
【図４Ｈ】図４Ｇに続く製造工程を示す断面図である。
【図４Ｉ】図４Ｈに続く製造工程を示す断面図である。
【図４Ｊ】図４Ｉに続く製造工程を示す断面図である。
【図４Ｋ】図４Ｊに続く製造工程を示す断面図である。
【図５】本発明の実施の形態２に係る液晶表示装置用アレイ基板において、駆動回路部のＣＭＯＳ構造のインバータを示す断面図である。
【図６Ａ】本発明の実施の形態２に係る液晶表示装置用アレイ基板の製造方法を段階別に示す断面図であり、駆動回路部のＣＭＯＳ構造のインバータの最初の製造工程を示している。
【図６Ｂ】図６Ａに続く製造工程を示す断面図である。
【図６Ｃ】図６Ｂに続く製造工程を示す断面図である。
【図６Ｄ】図６Ｃに続く製造工程を示す断面図である。
【符号の説明】
【０１１０】
１１０、２１０  基板、１１５、２１５、２１６  半導体層、１１５ａ、２１５ａ、２１６ａ  第１アクティブ領域、１１５ｂ、２１５ｂ、２１６ｂ  第２アクティブ領域、１１５ｃ、２１５ｃ、２１６ｃ  第３アクティブ領域、１１５ｄ、２１５ｄ、２１６ｄ  ソース領域、１１５ｅ、２１５ｅ、２１６ｅ  ドレイン領域、１１９、２１９、２２０  ゲート絶縁膜、１２５、２２５、２２６  ゲート電極、１３０、２３０  層間絶縁膜、１３３ａ、１３３ｂ、２３３ａ、２３３ｂ、２３４ａ、２３４ｂ  キャビティ、１３６ａ、１３６ｂ、２３６ａ、２３６ｂ、２３７ａ、２３７ｂ  半導体層コンタクトホール、１４０、２４０、２４４  ソース電極、１４２、２４２、２４６  ドレイン電極、１５０、２５０  保護層、１５３  ドレインコンタクトホール、１６０  画素電極、Ｐ  画素領域、Ｔｒ、ｎＴｒ、ｐＴｒ  薄膜トランジスタ、ＴｒＡ  スイッチング領域。
【図１】
0004462565.tif 000002
【図２】
0004462565.tif 000003
【図３】
0004462565.tif 000004
【図４Ａ】
0004462565.tif 000005
【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図４Ｋ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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