(57)【特許請求の範囲】
【請求項１】
２チャンネルのインターレース方式のビデオ信号がフィールド単位で並列して順次伝送されるシングルリンク対応の第１の伝送規格、又は、プログレッシブ方式のビデオ信号が、奇数番目の走査線で構成されるフィールド単位の信号と、偶数番目の走査線で構成されるフィールド単位の信号とに分割され、該分割された２つの信号が並列して順次伝送されるデュアルリンク対応の第２の伝送規格のビデオ信号が入力される入力部と、
上記入力部に入力されたビデオ信号を記憶する記憶部と、
上記記憶部に記憶されているビデオ信号に対して、並列した同一構成の処理回路を用いて、走査線の直交方向にフィルタ処理を施す第１及び第２の信号処理部と、
上記記憶部から上記第１及び第２の信号処理部へのビデオ信号の供給先を制御する制御部とを備え、
上記制御部は、
上記入力部に上記第１の伝送規格のビデオ信号が入力されたとき、上記２チャンネルのインターレース方式のビデオ信号を単位画像毎に重畳して上記記憶部に記憶し、該記憶部に記憶されたビデオ信号を互いに隣接する上記単位画像間で分離して、各々のチャンネルのインターレース方式のビデオ信号をそれぞれ上記第１及び第２の信号処理部に供給するように制御し、
上記入力部に上記第２の伝送規格のビデオ信号が入力されたとき、上記プログレッシブ方式のビデオ信号を単位画像毎に重畳して上記記憶部に記憶し、該記憶部に記憶されたビデオ信号を１単位画像置きに選択して分離して、奇数番目の走査線で構成されるフィールド単位の信号と、偶数番目の走査線で構成されるフィールド単位の信号とをそれぞれ上記第１及び第２の信号処理部に供給するように制御する信号処理装置。
【請求項２】
上記第１及び第２の信号処理部によりそれぞれ信号処理が施された２つの信号に対して、並列してフィールド画像をフレーム画像に変換する２つのフィールド／フレーム変換部を更に備え、
上記制御部は、上記入力部に上記第１の伝送規格のビデオ信号が入力されたときのみ、上記第１及び第２の信号処理部によりそれぞれ信号処理が施された２つの信号を、それぞれ上記フィールド／フレーム変換部に供給するように制御する請求項１記載の信号処理装置。
【請求項３】
２チャンネルのインターレース方式のビデオ信号がフィールド単位で並列して順次伝送されるシングルリンク対応の第１の伝送規格、又は、プログレッシブ方式のビデオ信号が、奇数番目の走査線で構成されるフィールド単位の信号と、偶数番目の走査線で構成されるフィールド単位の信号とに分割され、該分割された２つの信号が並列して順次伝送されるデュアルリンク対応の第２の伝送規格のビデオ信号を、入力部に入力する入力ステップと、
上記入力部に上記第１の伝送規格のビデオ信号が入力されたとき、上記２チャンネルのインターレース方式のビデオ信号を単位画像毎に重畳して上記記憶部に記憶し、該記憶部に記憶されたビデオ信号を互いに隣接する上記単位画像間で分離して、各々のチャンネルのインターレース方式のビデオ信号を、並列した同一構成の処理回路からなる第１及び第２の信号処理部にそれぞれ供給するように制御する第１の制御ステップと、
上記入力部に上記第２の伝送規格のビデオ信号が入力されたとき、上記プログレッシブ方式のビデオ信号を単位画像毎に重畳して上記記憶部に記憶し、該記憶部に記憶されたビデオ信号を１単位画像置きに選択して分離して、奇数番目の走査線で構成されるフィールド単位の信号と、偶数番目の走査線で構成されるフィールド単位の信号とをそれぞれ上記第１及び第２の信号処理部に供給するように制御する第２の制御ステップと、
上記第１及び第２の信号処理部により、上記第１の制御ステップ又は上記第２の制御ステップにより供給されるビデオ信号に対して、走査線の直交方向にフィルタ処理を施す信号処理ステップとを有する信号処理装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シングル及びデュアルリンクに対応した２種類の伝送規格が異なるビデオ信号に対して、並列した同一構成の処理回路からなる信号処理部によりリアルタイムで信号処理を施す信号処理装置、及び、この信号処理装置の制御方法に関するものである。
【背景技術】
【０００２】
従来のインターレース方式のビデオ信号に対してリアルタイムで特殊効果処理を施すデジタルマルチエフェクターでは、次のようにして、ビデオ信号に特殊効果処理を施している。すなわち、このようなデジタルマルチエフェクターでは、例えば、１秒当たり３０フレーム（２５フレーム）からなるビデオ信号を入力すると、１フィールドに対応する画像に対して、フィールド画像からフレーム画像に変換して、変換した擬似的なフレームを生成して補間処理を行ったうえで、リアルタイムでワイプなどの特殊効果処理を施して出力している。
【０００３】
ところで、回路を構成する素子（デバイス）の信号処理速度には限界があり、より高速な処理を行うことは不可能か、より高価（価格が２倍以上）である素子が必要になる。そこで、信号を伝送する伝送方式としてデュアルリンクを用いることで、安価な素子を２系統分用意するだけで済み、結果として安価となる（特許文献１）。また、高速な処理を行う回路は、高周波回路に特有の問題が発生するため、基板として設計すること自体に困難がある。このため、半分の処理速度の基板のほうが設計が容易であり、結果として安価となる。
【０００４】
このようなシングルリンクに対応した２系統の伝送路から伝送されてくるインターレース方式のビデオ信号に対して、リアルタイムで特殊効果処理を施すデジタルマルチエフェクターでは、例えば、１チャンネルのインターレース方式のビデオ信号に対して特殊効果処理を施す処理系を並列して２系統分設けることによって実現している。
【０００５】
【特許文献１】特開２００７−１３４６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一方、デュアルリンクに対応した伝送路から伝送されてくるプログレッシブ方式のビデオ信号に対して、リアルタイムで特殊効果処理を施すデジタルマルチエフェクターでは、従来のインターレース方式のビデオ信号に対して特殊効果処理を施す信号処理系を単に並列接続して実現することができる。しかしながら、このような信号処理系を用いた場合、デジタルマルチエフェクターでは、プログレッシブ方式のビデオ信号が分割された２つの信号、すなわち、奇数番目の走査線で構成される信号と、偶数番目の走査線で構成される信号とからそれぞれ擬似的なフレーム画像を生成して信号処理を施すことになり、プログレッシブ方式に対応する映像品質を維持して特殊効果を施すことができなかった。
【０００７】
そのため、デュアルリンクに対応した伝送路から伝送されてくるプログレッシブ方式のビデオ信号に対して、リアルタイムで特殊効果処理を施すデジタルマルチエフェクターは、専用のハードウェアとして開発する必要があるため、コストや開発時間がかかり、回路規模も増大してしまった。
【０００８】
本発明は、このような実情に鑑みて提案されたものであり、既存のインターレース方式のビデオ信号に対して特殊効果処理などの信号処理を施す信号処理系を利用して、シングルリンクに対応した伝送路から伝送されてくるインターレース方式のビデオ信号及びデュアルリンクに対応した伝送路から伝送されてくるプログレッシブ方式のビデオ信号に対して信号処理を施すことが可能な信号処理装置、及び、信号処理装置の制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決するための手段として、本発明に係る信号処理装置は、２チャンネルのインターレース方式のビデオ信号がフィールド単位で並列して順次伝送されるシングルリンク対応の第１の伝送規格、又は、プログレッシブ方式のビデオ信号が、奇数番目の走査線で構成されるフィールド単位の信号と、偶数番目の走査線で構成されるフィールド単位の信号とに分割され、分割された２つの信号が並列して順次伝送されるデュアルリンク対応の第２の伝送規格のビデオ信号が入力される入力部と、入力部に入力されたビデオ信号を記憶する記憶部と、記憶部に記憶されているビデオ信号に対して、並列した同一構成の処理回路を用いて、走査線の直交方向にフィルタ処理を施す第１及び第２の信号処理部と、記憶部から第１及び第２の信号処理部へのビデオ信号の供給先を制御する制御部とを備え、制御部は、入力部に第１の伝送規格のビデオ信号が入力されたとき、２チャンネルのインターレース方式のビデオ信号を単位画像毎に重畳して記憶部に記憶し、記憶部に記憶されたビデオ信号を互いに隣接する単位画像間で分離して、各々のチャンネルのインターレース方式のビデオ信号をそれぞれ第１及び第２の信号処理部に供給するように制御し、入力部に第２の伝送規格のビデオ信号が入力されたとき、プログレッシブ方式のビデオ信号を単位画像毎に重畳して記憶部に記憶し、記憶部に記憶されたビデオ信号を１単位画像置きに選択して分離して、奇数番目の走査線で構成されるフィールド単位の信号と、偶数番目の走査線で構成されるフィールド単位の信号とをそれぞれ第１及び第２の信号処理部に供給するように制御する。
【００１０】
また、本発明に係る信号処理装置の制御方法は、２チャンネルのインターレース方式のビデオ信号がフィールド単位で並列して順次伝送されるシングルリンク対応の第１の伝送規格、又は、プログレッシブ方式のビデオ信号が、奇数番目の走査線で構成されるフィールド単位の信号と、偶数番目の走査線で構成されるフィールド単位の信号とに分割され、分割された２つの信号が並列して順次伝送されるデュアルリンク対応の第２の伝送規格のビデオ信号を、入力部に入力する入力ステップと、入力部に第１の伝送規格のビデオ信号が入力されたとき、２チャンネルのインターレース方式のビデオ信号を単位画像毎に重畳して記憶部に記憶し、記憶部に記憶されたビデオ信号を互いに隣接する単位画像間で分離して、各々のチャンネルのインターレース方式のビデオ信号を、並列した同一構成の処理回路からなる第１及び第２の信号処理部にそれぞれ供給するように制御する第１の制御ステップと、入力部に第２の伝送規格のビデオ信号が入力されたとき、プログレッシブ方式のビデオ信号を単位画像毎に重畳して記憶部に記憶し、記憶部に記憶されたビデオ信号を１単位画像置きに選択して分離して、奇数番目の走査線で構成されるフィールド単位の信号と、偶数番目の走査線で構成されるフィールド単位の信号とをそれぞれ第１及び第２の信号処理部に供給するように制御する第２の制御ステップと、第１及び第２の信号処理部により、第１の制御ステップ又は第２の制御ステップにより供給されるビデオ信号に対して、走査線の直交方向にフィルタ処理を施す信号処理ステップとを有する。
【発明の効果】
【００１１】
本発明によれば、既存のインターレース方式のビデオ信号に対して特殊効果処理などの信号処理を施す信号処理系を利用して、シングルリンクに対応した伝送路から伝送されてくるインターレース方式のビデオ信号及びデュアルリンクに対応した伝送路から伝送されてくるプログレッシブ方式のビデオ信号に対してリアルタイムで信号処理を施すことができるので、特殊効果処理などの信号処理を施す信号処理装置に係るコスト、開発時間、回路規模の増大を抑えることができる。
【発明を実施するための最良の形態】
【００１２】
図１に示すような特殊効果処理装置１を用いて、本発明が適用された信号処理装置について詳細に説明する。
【００１３】
特殊効果処理装置１は、例えば、ビデオ信号の映像素材に対して拡大縮小、平行移動、回転移動や変形などの特殊効果処理をリアルタイムで施して出力する装置であって、次のような構成からなる。すなわち、特殊効果処理装置１は、シングル及びデュアルリンクに対応した２系統の伝送路から伝送されてくるビデオ信号が入力される入力部１１を備える。また、特殊効果処理装置１は、ビデオ信号に対して信号処理を施すため、ビデオ信号に対してフィルタ処理を施すフィルタ部１２と、ビデオ信号に対して補間処理を施す補間処理部１４と、ビデオ信号に対して特殊効果処理を施して出力する特殊効果処理部１６とを備える。また、特殊効果処理装置１は、ビデオ信号を一時的に記憶するための記憶部として、フィルタ部１２と接続されるＳＤＲＡＭ１３と、補間処理部１４と接続されるＳＲＡＭ１５とを備える。
【００１４】
入力部１１には、シングル及びデュアルリンクに対応した２系統の伝送路を介して、２種類の伝送規格のビデオ信号のうち、何れか一方の伝送規格のビデオ信号が入力される。
【００１５】
例えば、入力部１１には、第１の伝送規格として、図２（Ａ）に示すような、２チャンネルＣＨ１、ＣＨ２のインターレース方式のビデオ信号がフィールド単位で並列して順次伝送されるシングルリンク対応のビデオ信号が入力される。図２（Ａ）では、シングルリンクに対応した２系統の伝送路にフレームレートが５９．９４［Ｈｚ］の有効走査線が１０８０本のインターレース形式（以下、ビデオフォーマット１０８０ｉ／５９．９４という。）のビデオ信号が伝送される具体例を示している。すなわち、入力部１１には、ビデオフォーマット１０８０ｉ／５９．９４のビデオ信号をシングルリンクに対応した２系統により入力される場合、最初のタイミングＴ１で、ＣＨ１、ＣＨ２に各チャンネルの第１フィールドに対応するビデオ信号が入力され、ＣＨ１、ＣＨ２に各チャンネルの第２フィールドに対応するビデオ信号が入力される。
【００１６】
また、入力部１１には、第２の伝送規格として、図２（Ｂ）に示すような、プログレッシブ方式のビデオ信号が、奇数番目の走査線で構成されるフィールド単位の信号と、偶数番目の走査線で構成されるフィールド単位の信号とに分割され、分割された２つの信号が並列して順次伝送されるデュアルリンク対応の第２の伝送規格のビデオ信号が入力される。図２（Ｂ）では、デュアルリンクに対応した２系統の伝送路にフレームレートが５９．９４［Ｈｚ］の有効走査線が１０８０本のプログレッシブ形式（以下、ビデオフォーマット１０８０ｐ／５９．９４という。）のビデオ信号が伝送される具体例を示している。すなわち、入力部１１には、ビデオフォーマット１０８０ｐ／５９．９４のビデオ信号をデュアルリンクに対応した２系統により入力される場合、最初のタイミングＴ１で、１フレーム画像を構成するビデオ信号のうち、奇数番目の走査線で構成されるフィールド単位の信号がＬｉｎｋ−Ａに、偶数番目の走査線で構成されるフィールド単位の信号がＬｉｎｋ−Ｂにそれぞれ入力される。そして次のタイミングＴ２で、入力部１１には、偶数番目の走査線で構成されるフィールド単位の信号がＬｉｎｋ−Ａに、奇数番目の走査線で構成されるフィールド単位の信号がＬｉｎｋ−Ｂにそれぞれ入力される。
【００１７】
入力部１１により入力されたビデオ信号が供給されるフィルタ部１２は、図３に示すような構成を備えている。
【００１８】
すなわち、フィルタ部１２は、並列した同一構成の処理回路を用いてフィルタ処理を施す第１のフィルタブロック２１及び第２のフィルタブロック２２を備える。また、フィルタ部１２は、ＳＤＲＡＭ１３に記憶されているビデオ信号の読み出しを制御するための処理部として、水平垂直スキャン変換部２３と、制御部２４と、ＳＤＲＡＭ１３とアクセスするためのメモリインタフェース２５１、２５２とを備える。
【００１９】
第１のフィルタブロック２１は、Ｈ方向フィルタ２１１と、Ｖ方向フィルタ２１２と、ビデオ信号に対して合成処理を施すＭＩＸブロック２１３とフィールド／フレーム変換ブロック２１４と、セレクタ２１５とを備える。
【００２０】
Ｈ方向フィルタ２１１は、入力部１１のＬｉｎｋ−Ａに対応する系統から入力されたビデオ信号に対し、走査線の水平方向にフィルタ処理を施す。そして、Ｈ方向フィルタ２１１は、フィルタ処理を施したビデオ信号を、水平垂直スキャン変換部２３に供給する。
【００２１】
Ｖ方向フィルタ２１２は、後述する水平垂直スキャン変換部２３から供給されるビデオ信号に対して、走査線の直交方向にスキャンしてフィルタ処理を施す。ここで、Ｖ方向フィルタ２１２には、後述するように、水平垂直スキャン変換部２３から、走査線の直交方向に単位画像が並んだビデオ信号が供給される。また、Ｖ方向フィルタ２１２は、後処理として、フィルタ処理を施したビデオ信号を構成する単位画像を走査線に平行に並べ替えてＭＩＸブロック２１３に供給する。
【００２２】
ＭＩＸブロック２１３は、Ｖ方向フィルタ２１２から供給されるビデオ信号に対して、画像を合成する信号処理などを施す。そして、ＭＩＸブロック２１３は、後述する制御部２４の制御命令に従って、信号処理を施したビデオ信号を、フィールド／フレーム変換ブロック２１４又はセレクタ２１５に供給する。
【００２３】
フィールド／フレーム変換ブロック２１４は、ＭＩＸブロック２１３から供給されるビデオ信号に対応するフィールド画像をフレーム画像に変換する処理を行う。具体的に、フィールド／フレーム変換ブロック２１４は、フィールド画像に対して、走査線の直交方向に補間処理を施して、擬似的なフレーム画像を生成する。ここで、フィールド／フレーム変換ブロック２１４は、制御部２４、及び、メモリインタフェース２５２を介して、ＳＤＲＡＭ１３に補間処理を行うために必要なデータをアクセスする。そして、フィールド／フレーム変換ブロック２１４は、生成したフレーム画像に対応するビデオ信号をセレクタ２１５に供給する。
【００２４】
セレクタ２１５は、後述する制御部２４の制御命令に従って、ＭＩＸブロック２１３又はフィールド／フレーム変換ブロック２１４から供給されるビデオ信号を選択して、補間処理部１４に出力する。
【００２５】
以上のような構成からなる第１のフィルタブロック２１と同様に、第２のフィルタブロック２２は、Ｈ方向フィルタ２２１と、Ｖ方向フィルタ２２２と、ＭＩＸブロック２２３と、フィールド／フレーム変換ブロック２２４と、セレクタ２２５とを備える。なお、Ｈ方向フィルタ２２１は、入力部１１のＬｉｎｋ−Ｂに対応する系統から入力されたビデオ信号に対し、走査線の水平方向にフィルタ処理を施す。また、第２のフィルタブロック２２が備える各処理部は、Ｈ方向フィルタ２２１に入力される信号が異なる以外、上述した第１のフィルタブロック２１と同様なのでその説明を省略する。
【００２６】
次に、Ｈ方向フィルタ２１１、２２１から並列してビデオ信号が供給される水平垂直スキャン変換部２３に係る構成について説明する。
【００２７】
水平垂直スキャン変換部２３は、ビデオ信号をＳＤＲＡＭ１３に書き込むための処理を行う書込処理部２３１と、ＳＤＲＡＭ１３から読み出したビデオ信号を一時的に記憶するメモリ２３２と、メモリ２３２に係る入出力制御を行うメモリ制御部２３３とを備える。
【００２８】
書込処理部２３１は、Ｈ方向フィルタ２１１、２２１から供給されるビデオ信号を、メモリインタフェース２５１を介してＳＤＲＡＭ１３に書き込む処理を行う。
【００２９】
メモリ２３２は、メモリ制御部２３３からの制御命令に従って、ＳＤＲＡＭ１３からビデオ信号を読み出し、読み出したビデオ信号を一時的に記憶して、データ配列を変換してＶ方向フィルタ２１２、２２２にそれぞれ出力する。
【００３０】
メモリ制御部２３３は、制御部２４から供給される情報に基づいて、水平垂直スキャン変換部２３全体の動作を制御する。具体的に、メモリ制御部２３３は、制御部２４から、入力部１１に入力されるビデオ信号のフォーマットを示す情報として、シングルリンク対応の１０８０ｉ／５９．９４又はデュアルリンク対応の１０８０ｐ／５９．９４を示す情報が入力される。
【００３１】
水平垂直スキャン変換部２３では、メモリ制御部２３３によって、入力部１１に入力されるビデオ信号のビデオフォーマットが１０８０ｉ／５９．９４又は１０８０ｐ／５９．９４であるかによって、次に示すように、それぞれ異なる処理を行う。
【００３２】
まず、入力部１１に入力されるビデオ信号のビデオフォーマットが１０８０ｉ／５９．９４のときの、水平垂直スキャン変換部２３に係る処理について、図４（Ａ）を参照して説明する。
【００３３】
書込処理部２３１は、ＳＴ１１に示すように、２チャンネルのインターレース方式のビデオ信号を、それぞれ走査線に並んだ単位画像毎に重畳する。すなわち、書込処理部２３１は、Ｈ方向フィルタ２１１、２１２から供給されるＣＨ１、ＣＨ２の単位画像ＣＨ１＿０、ＣＨ２＿０を２倍の周波数で重畳して、ＳＤＲＡＭ１３に記憶する。
【００３４】
このようにして書込処理部２３１がＳＤＲＡＭ１３に対して書込処理を行うことによって、ＳＤＲＡＭ１３は、ＳＴ１２に示すように、チャンネルＣＨ１から順次供給される単位画像ＣＨ１＿０、ＣＨ１＿１と、チャンネルＣＨ２から順次供給される単位画像ＣＨ２＿０、ＣＨ２＿１とを、ＣＨ１＿０、ＣＨ２＿０、ＣＨ１＿１、ＣＨ２＿１の順番で重畳した４サンプル単位で記憶する。このようにして、２倍の周波数で単位画像を重畳するのは、リアルタイムで信号処理を行うためである。
【００３５】
メモリ制御部２３３は、ＳＤＲＡＭ１３に記憶されたビデオ信号を、上記の４サンプル単位で読み出してメモリ２３２に記憶する。そして、メモリ制御部２３３は、読み出した信号を互いに隣接する単位画像間で分離して、ＳＴ１３に示すように、各々のチャンネルのインターレース方式のビデオ信号の単位画像ＣＨ１＿０、ＣＨ１＿１及びビデオ信号の単位画像ＣＨ２＿０、ＣＨ２＿１を、それぞれＶ方向フィルタ２１２、２２２に順次供給するように制御する。
【００３６】
以上のような処理を行うことによって、水平垂直スキャン変換部２３では、各々のチャンネルのインターレース方式のビデオ信号を、それぞれ単位画像毎にＶ方向フィルタ２１２、２２２に順次供給することができる。
【００３７】
次に、入力部１１に入力されるビデオ信号のビデオフォーマットが１０８０ｐ／５９．９４のときの、水平垂直スキャン変換部２３に係る処理について、図４（Ｂ）を参照して説明する。
【００３８】
書込処理部２３１は、ＳＴ２１に示すように、プログレッシブ方式のビデオ信号を構成するＬｉｎｋ−Ａから供給されるフィールド単位の信号と、Ｌｉｎｋ−Ｂから供給されるフィールド単位の信号と、それぞれ走査線に並んだ単位画像毎に重畳する。すなわち、書込処理部２３１は、Ｈ方向フィルタ２１１、２１２から供給されるＬｉｎｋ−Ａ、Ｌｉｎｋ−Ｂの単位画像ＬＡ＿０、ＬＢ＿０を２倍の周波数で重畳して、ＳＤＲＡＭ１３に記憶する。
【００３９】
このようにして書込処理部２３１がＳＤＲＡＭ１３に対して書込処理を行うことによって、ＳＤＲＡＭ１３は、ＳＴ２２に示すように、Ｌｉｎｋ−Ａから順次供給される単位画像ＬＡ＿０、ＬＡ＿１と、Ｌｉｎｋ−Ｂから順次供給される単位画像ＬＢ＿０、ＬＢ＿１とを、ＬＡ＿０、ＬＢ＿０、ＬＡ＿１、ＬＢ＿１の順番で重畳された４サンプル単位で記憶する。
【００４０】
メモリ制御部２３３は、ＳＤＲＡＭ１３に記憶されたビデオ信号を、上記の４サンプル単位で読み出してメモリ２３２に記憶する。そして、メモリ制御部２３３は、ＳＴ２３に示すように、１単位画像置きに選択して分離して、単位画像ＬＡ＿０、ＬＢ＿０と、単位画像ＬＡ＿１、ＬＢ＿１とを、それぞれＶ方向フィルタ２１２、２２２に順次供給するように制御する。
【００４１】
このような処理を行うことによって、水平垂直スキャン変換部２３では、奇数番目の走査線で構成されるフィールド単位の信号と、偶数番目の走査線で構成されるフィールド単位の信号とを、単位画像毎にそれぞれＶ方向フィルタ２１２、２２２に順次供給することができる。
【００４２】
よって、Ｖ方向フィルタ２１２、２２２では、１０８０ｐ／５９．９４のビデオ信号が画像データの並びがフレーム画像の状態で水平垂直スキャン変換部２３により供給されるので、隣接する走査線間の画像情報に基づいて直交方向のフィルタリング処理を正確に施すことができる。
【００４３】
以上のように、フィルタ部１２は、既存のインターレース方式のビデオ信号に対して特殊効果処理などの信号処理を施す第１のフィルタブロック２１及び第２のフィルタブロック２２を利用して、シングルリンクに対応した伝送路から伝送されてくるインターレース方式のビデオ信号及びデュアルリンクに対応した伝送路から伝送されてくるプログレッシブ方式のビデオ信号に対して信号処理を施すことができるので、特殊効果処理などの信号処理を施す信号処理装置に係るコスト、開発時間、回路規模の増大を抑えることができる。
【００４４】
次に、制御部２４に係る動作について説明する。制御部２４は、入力部１１に入力されるビデオ信号がシングルリンク対応の１０８０ｉ／５９．９４又はデュアルリンク対応の１０８０ｐ／５９．９４を判定して、その判定した情報を、水平垂直スキャン変換部２３に供給する。また、制御部２４は、ビデオ信号がインターレース方式、すなわち１０８０ｉ／５９．９４のときのみ、Ｖ方向フィルタ２１２、２２２によりそれぞれ信号処理が施された２つの信号を、それぞれフィールド／フレーム変換ブロック２１４、２２４に供給するように制御する。
【００４５】
また、制御部２４は、ビデオ信号が１０８０ｉ／５９．９４のとき、フィールド／フレーム変換ブロック２１４、２２４から供給されるビデオ信号を選択して、補間処理部１４に出力するようにセレクタ２１５、２２５を制御する。これに対して、制御部２４は、ビデオ信号が１０８０ｐ／５９．９４のとき、ＭＩＸブロック２１３、２２３から供給されるビデオ信号を選択して、補間処理部１４に出力するようにセレクタ２１５、２２５を制御する。
【００４６】
このようにして、制御部２４は、入力部１１に入力されるビデオ信号が、インターレース方式のビデオ信号のときのみ、擬似的なフレーム画像を生成することができる。よって、後段の補間処理部１４は、ビデオ信号のフォーマットが１０８０ｉ／５９．９４又は１０８０ｐ／５９．９４であるかを区別することなくフレーム単位で信号処理を施すことができる。
【００４７】
フィルタ部１２からビデオ信号が供給される補間処理部１４は、フィルタ部１２からのビデオ信号に一時的にＳＲＡＭ１５に記憶させて、例えば図５に示すような補間処理を施す。
【００４８】
すなわち、補間処理部１４は、隣接する走査線上に並んだ４画素の画素データを用いて、水平方向Ｈの補間処理を施して注目画素の上下に隣接する走査線の画素位置の画素データを補間し、補間画素（上）、補間画素（下）を生成する。次に、補間処理部１４は、補間画素（上）と補間画素（下）とを用いて、垂直方向Ｖに補間処理を施して、注目画素の画素データを補間する。そして、補間処理部１４は、上述した補間処理を施したビデオ信号を特殊効果処理部１６に供給する。
【００４９】
特殊効果処理部１６は、補間処理部１４から供給されてくるビデオ信号に対して、例えば図６に示すような特殊効果処理を施して装置外部へ出力する。
【００５０】
ビデオフォーマット１０８０ｉ／５９．９４のビデオ信号に対して、図６（Ａ）に示す斜線部分に特殊効果処理を施す場合、特殊効果処理部１６は、それぞれのフィールド画像を擬似的なフレーム画像に変換した上で特殊効果処理を施すことになる。
【００５１】
これに対して、ビデオフォーマット１０８０ｐ／５９．９４のビデオ信号に対して、図６（Ｂ）に示す斜線部分に特殊効果処理を施す場合、特殊効果処理部１６は、Ｌｉｎｋ−Ａに対応する信号と、Ｌｉｎｋ−Ｂに対応する信号とを、この処理部内に設けられている内部メモリに展開したフレーム画像を用いて特殊効果処理を施す。
【００５２】
以上のようにして、特殊効果処理装置１では、フィルタ部１２によりプログレッシブ方式のビデオ信号を擬似的なフレーム画像に変換することなく、フレーム単位で水平垂直方向にフィルタ処理を施して、後段の補間処理部１４及び特殊効果処理部１６に供給することができる。このようにすることで、特殊効果処理装置１は、プログレッシブ方式のビデオ信号の映像品位をできるだけ損なうことなく、リアルタイムで特殊効果処理を施して出力することができる。
【図面の簡単な説明】
【００５３】
【図１】特殊効果処理装置１の全体構成を示したブロック図である。
【図２】シングル及びデュアルリンク対応した２系統の伝送路から入力されるビデオ信号の伝送規格を説明するための図である。
【図３】フィルタ部の構成を具体的に示したブロック図である。
【図４】水平垂直スキャン変換部に係る処理内容を説明するための図である。
【図５】補間処理部に係る処理内容を説明するための図である。
【図６】特殊効果処理部に係る処理内容を説明するための図である。
【符号の説明】
【００５４】
１  特殊効果処理装置、１１  入力部、１２  フィルタ部、１３  ＳＤＲＡＭ、１４  補間処理部、１５  ＳＲＡＭ、１６  特殊効果処理部、２１  第１のフィルタブロック、２２  第２のフィルタブロック、２１１、２２１  Ｈ方向フィルタ、２１２、２２２  Ｖ方向フィルタ、２１３、２２３  ＭＩＸブロック、２１４、２２４  フィールド／フレーム変換ブロック、２１５、２２５  セレクタ、２３  水平垂直スキャン変換部、２３１  書込処理部、２３２  メモリ、２３３  メモリ制御部、２４  制御部、２５１、２５２  メモリインタフェース、
【図１】
0004471017.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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