(57)【特許請求の範囲】
【請求項１】
基準クロックと第１の分周クロックの位相又は周波数を比較して、第１の分周クロックの位相が遅れているか又は進んでいるか、あるいは周波数が低いか又は高いかに応じて第１のＵＰ信号又は第１のＤＮ信号を出力する第１の位相／周波数比較手段と、
前記第１のＵＰ信号に応じて電流を流出させ、前記第１のＤＮ信号に応じて電流を流入させることによって誤差信号を発生するチャージポンプ手段と、
前記誤差信号を平滑化して制御電圧を出力する低域通過ろ波手段と、
前記制御電圧の大小に応じて周波数が高低に変化する出力クロックを発生する電圧制御発振手段と、
前記出力クロックを所定分周比で分周して前記第１の分周クロックを出力する第１の分周手段とを有する逓倍ＰＬＬ回路において、
前記基準クロックを所定分周比で分周して第２の分周クロックを出力する第２の分周手段と、
前記第１の分周クロックと、前記第２の分周クロックとの位相又は周波数を比較して、前記第１の分周クロックの位相が遅れているか又は周波数が低いとき第２のＤＮ信号を出力する一方、前記第１の分周クロックの位相が進んでいるか又は周波数が高いときは、第２のＵＰ信号を出力しない第２の位相／周波数比較手段とを備え、
前記第２のＤＮ信号を前記チャージポンプ手段に入力させて前記逓倍ＰＬＬ回路のデッドロック状態からの解除を行うことを特徴とする逓倍ＰＬＬ回路。
【請求項２】
基準クロックと第１の分周クロックの位相又は周波数を比較して、第１の分周クロックの位相が遅れているか又は進んでいるか、あるいは周波数が低いか又は高いかに応じて第１のＵＰ信号又は第１のＤＮ信号を出力する第１の位相／周波数比較手段と、
前記第１の分周クロックと第２の分周クロックの位相又は周波数を比較して、前記第１の分周クロックの位相が遅れているか又は周波数が低いとき第２のＤＮ信号を出力する一方、前記第１の分周クロックの位相が進んでいるか又は周波数が高いときは、第２のＵＰ信号を出力しない第２の位相／周波数比較手段と、
前記第１のＵＰ信号に応じて電流を流出させ、前記第１のＤＮ信号に応じて前記流出電流と同じ大きさの電流を流入させ、前記第２のＤＮ信号に応じて前記各電流より大きい電流を流入させることによって誤差信号を発生するチャージポンプ手段と、
前記誤差信号を平滑化して制御電圧を出力する低域通過ろ波手段と、
前記制御電圧の大小に応じて周波数が高低に変化する出力クロックを発生する電圧制御発振手段と、
前記出力クロックを所定分周比で分周して前記第１の分周クロックを出力する第１の分周手段と、
前記基準クロックを所定分周比で分周して前記第２の分周クロックを出力する第２の分周手段とを備えたことを特徴とする逓倍ＰＬＬ回路。
【請求項３】
基準クロックと分周クロックの位相又は周波数を比較して、分周クロックの位相が遅れているか又は進んでいるか、あるいは周波数が低いか又は高いかに応じて第１のＵＰ信号又は第１のＤＮ信号を出力する第１の位相／周波数比較手段と、
前記分周クロックと基準クロックの位相又は周波数を比較して、前記分周クロックの位相が遅れているか又は周波数が低いとき第２のＤＮ信号を出力する一方、前記第１の分周クロックの位相が進んでいるか又は周波数が高いときは、第２のＵＰ信号を出力しない第２の位相／周波数比較手段と、
前記第１のＵＰ信号に応じて電流を流出させ、前記第１のＤＮ信号に応じて前記流出電流と同じ大きさの電流を流入させ、前記第２のＤＮ信号に応じて前記各電流より大きい電流を流入させることによって誤差信号を発生するとともに、制御電圧検出信号に応じて前記第２のＤＮ信号に基づく電流の流入を停止するチャージポンプ手段と、
前記誤差信号を平滑化して制御電圧を出力する低域通過ろ波手段と、
前記制御電圧の大小に応じて周波数が高低に変化する出力クロックを発生する電圧制御発振手段と、
前記出力クロックを所定分周比で分周して前記分周クロックを出力する分周手段と、
前記制御電圧が所定値より低くなったとき前記制御電圧検出信号を出力する制御電圧検出手段とを備えたことを特徴とする逓倍ＰＬＬ回路。
【請求項４】
前記制御電圧検出手段が、前記制御電圧が低下して前記所定値以下になっとき前記制御電圧検出信号を出力して以後その状態を保持し、前記制御電圧が上昇して第２の所定値を超えたとき前記制御電圧検出信号の出力を停止して以後その状態を保持するヒステリシス動作を行うように構成されていることを特徴とする請求項３記載の逓倍ＰＬＬ回路。
【請求項５】
前記チャージポンプ手段が、前記第２のＤＮ信号が発生したとき、前記第１のＵＰ信号に基づく電流の流出を停止するように構成されていることを特徴とする請求項１乃至４のいずれか一記載の逓倍ＰＬＬ回路。
【請求項６】
前記低域通過ろ波手段が、前記誤差信号入力と接地間に接続された抵抗と第１のコンデンサの直列回路と第２のコンデンサとの並列回路からなることを特徴とする請求項１乃至５のいずれか一記載の逓倍ＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、デッドロック防止機能を有する逓倍ＰＬＬ回路に関する。
【０００２】
【従来の技術】
逓倍ＰＬＬ（Phase Locked Loop ）回路においては、基準周波数信号とＶＣＯ（Voltage Controlled Oscillator ）の発振周波数を分周したフィードバック信号との位相差を検出する位相比較器からの、発振周波数を上昇させるためのＵＰ信号と、発振周波数を低下させるためのＤＮ信号とのそれぞれのパルス幅に応じて、チャージポンプ回路から出力される誤差信号によって、ＬＰＦ（Low Pass Filter ：低域通過ろ波器）を経て誤差信号に応じたレベルの制御電圧を発生し、これによって、ＶＣＯの発振周波数を制御することによって、発振周波数を基準周波数に追従させるように制御を行う。
【０００３】
以下、従来の逓倍ＰＬＬ回路の構成と動作の概略を説明する。従来の逓倍ＰＬＬ回路は、図９に示すように、位相／周波数比較器（ＰＦＤ）１と、チャージポンプ回路（ＣＰ）２と、低域通過ろ波器（ＬＰＦ）３と、電圧制御発振器（ＶＣＯ）４と、分周器（ＤＩＶ）５とから概略構成されている。
位相／周波数比較器１は、入力端子Ｓ１，Ｓ２の入力信号の位相又は周波数を比較することによって、Ｓ１の入力信号よりもＳ２の入力信号の位相が遅れているか又は周波数が低いときは、Ｓ１の入力信号の立ち上がりで立ち下がり、Ｓ２の入力信号の立ち上がりで立ち上がる向きのパルスからなるＵＰ信号を出力端子ｕに出力するとともに、Ｓ２の入力周波数の位相が進んでいるか又は周波数が高いときは、Ｓ２の入力信号の立ち上がりで立ち上がり、Ｓ１の入力信号の立ち上がりで立ち下がる向きのパルスからなるＤＮ信号を出力端子ｄに出力する。
チャージポンプ回路２は、入力端子Ｌ1 のＵＰ信号と入力端子Ｌ２のＤＮ信号とに応じて、出力端子ｅに誤差信号を発生することによって、電源から出力端子ｅを経て電流を流出させ、又は出力端子ｅから接地に電流を流入させる。低域通過ろ波器３は、チャージポンプ回路２からの誤差信号における、電流の流入と流出に基づく高域成分を除去することによって、平滑化された制御電圧を発生する。電圧制御発振器４は、制御電圧の大小に応じて周波数が高低に変化する出力クロック信号を発生する。分周器５は、電圧制御発振器４の出力クロック信号ＶＣＯ．ＣＬＫを所定分周比で分周して、分周クロック信号ｄｉｖ．ＣＬＫを出力する。
【０００４】
従来の位相／周波数比較器１は、図１０に示すように、インバータ１Ａ，１Ｂ，１Ｍ，１Ｎ，１Ｐ，１Ｒ〜１Ｔ，１Ｖ〜１Ｙと、ＮＡＮＤゲート１Ｃ〜１Ｈ，１Ｊ，１Ｋと、ＮＯＲゲート１Ｌ，１Ｑ，１Ｕとを備えている。これらのうち、ＮＡＮＤゲート１Ｄ，１Ｅによって、第１フリップフロップが形成され、ＮＡＮＤゲート１Ｇ，１Ｈによって第２フリップフロップが形成されている。また、ＮＯＲゲート１Ｑと、インバータ１Ｒ，１Ｓとによって、リセット回路が形成されている。
【０００５】
入力端子Ｓ１における基準クロック信号ｒｅｆ．ＣＬＫは、インバータ１Ａを経て、ＮＡＮＤゲート１Ｃに加えられる。ＮＡＮＤゲート１Ｃは、前回の出力と基準クロック信号ｒｅｆ．ＣＬＫとのナンド演算を行って、演算結果をＮＡＮＤゲート１Ｆに出力する。ＮＡＮＤゲート１Ｆは、第１フリップフロップの出力とＮＡＮＤゲート１Ｃからの出力とのナンド演算を行って、信号１ａを生成する。
また、入力端子Ｓ２における分周器５からの分周クロック信号ｄｉｖ．ＣＬＫは、インバータ１Ｂを経て、ＮＡＮＤゲート１Ｊに加えられる。ＮＡＮＤゲート１Ｊは、前回の出力と分周クロック信号ｄｉｖ．ＣＬＫとのナンド演算を行って、演算結果をＮＡＮＤゲート１Ｋに出力する。ＮＡＮＤゲート１Ｋは、第２フリップフロップの出力とＮＡＮＤゲート１Ｊからの出力とのナンド演算を行って、信号１ｂを生成する。
【０００６】
信号１ａは、基準クロック信号ｒｅｆ．ＣＬＫに基づいて生成されるものであって、そのデューティ比は固定されている。一方、信号１ｂは、ＶＣＯ４からの出力クロック信号ＶＣＯ．ＣＬＫを分周器５によって分周した、分周クロック信号ｄｉｖ．ＣＬＫに基づいて生成されるものであって、そのデューティ比は、分周クロック信号ｄｉｖ．ＣＬＫと基準クロック信号ｒｅｆ．ＣＬＫとの位相差に基づいて変化する。
信号１ａは、ＮＯＲゲート１Ｌに出力される。ＮＯＲゲート１Ｌでは、リセット回路からのリセット信号と、信号１ａとのノア演算を行って、インバータ１Ｍに出力する。インバータ１Ｍは、ＮＯＲゲート１Ｌからの出力を反転して、出力信号を生成する。インバータ１Ｍからの出力信号は、ＮＡＮＤゲート１Ｃに入力されるとともに、インバータ１Ｎ，１Ｐを経て、出力端子ｕにＵＰ信号として出力される。
また、信号１ｂは、ＮＯＲゲート１Ｕに出力される。ＮＯＲゲート１Ｕでは、リセット回路からのリセット信号と、信号１ｂとのノア演算を行って、インバータ１Ｖに出力する。インバータ１Ｖは、ＮＯＲゲート１Ｕからの出力を反転して、出力信号を生成する。インバータ１Ｖからの出力信号は、ＮＡＮＤゲート１Ｊに出力されるとともに、インバータ１Ｗ，１Ｘ，１Ｙを経て、出力端子ｄにＤＮ信号として出力される。
【０００７】
ＵＰ信号とＤＮ信号との関係は、次のようになる。すなわち、入力端子Ｓ１に入力される基準クロック信号ｒｅｆ．ＣＬＫに比べて、入力端子Ｓ２に入力される分周クロック信号ｄｉｖ．ＣＬＫの位相が遅れているか又は周波数が低いときは、図１１に示すように、Ｓ１における基準クロック信号ｒｅｆ．ＣＬＫとの立ち上がりから、Ｓ２における分周クロック信号ｄｉｖ．ＣＬＫの立ち上がりで発生した下向きのパルスによって、出力端子ｕに図中、ハッチングを施して示すようにＵＰ信号が出力される。この間、出力端子ｄには、ＤＮ信号を出力しない。
また、入力端子Ｓ１に入力される基準クロック信号ｒｅｆ．ＣＬＫに比べて、入力端子Ｓ２に入力される分周クロック信号ｄｉｖ．ＣＬＫの位相が進んでいるか又は周波数が高いときは、図１２に示すように、Ｓ２における分周クロック信号ｄｉｖ．ＣＬＫの立ち上がりから、Ｓ１における基準クロック信号ｒｅｆ．ＣＬＫの立ち上がりで発生した上向きのパルスによって、出力端子ｄに図中、ハッチングを施して示すようにＤＮ信号が出力される。この間、出力端子ｕには、ＵＰ信号を出力しない。
【０００８】
チャージポンプ回路２は、位相／周波数比較器１のＵＰ信号，ＤＮ信号に応じて、誤差信号を発生することによって、低域通過ろ波器３に対する、充電と放電とを行う。以下、チャージポンプ回路２の構成と動作を説明する。
従来のチャージポンプ回路２は、図１３に示すように、Ｐ（Positive）型ＭＯＳ（Metal Oxide Semiconductor ）ＦＥＴ（Field Effect Transistor ）２Ａと、Ｎ（Negative）型ＭＯＳＦＥＴ２Ｂとを備えている。
【０００９】
Ｐ型ＭＯＳＦＥＴ２Ａは、入力端子Ｌ１に下向きパルスからなるＵＰ信号が加えられたとき、オンになって、電源ＶDDから端子ｅを経て電流を流出させる。Ｎ型ＭＯＳＦＥＴ２Ｂは、入力端子Ｌ２に上向きパルスからなるＤＮ信号が加えられたとき、オンになって、端子ｅを経て接地に電流を流入させる。
この際、Ｐ型ＭＯＳＦＥＴ２Ａを介して流出する電流値を規定する電流源Ｉ１と、Ｎ型ＭＯＳＦＥＴ２Ｂを介して流入する電流値を規定する電流源Ｉ２とは、その電流値が等しくなるように構成されている。
以降、チャージポンプ回路２の端子ｅの出力信号を、誤差信号と呼ぶ。
【００１０】
従来の低域通過ろ波器３は、図１４に示すように、抵抗３Ａとコンデンサ３Ｂを直列に接続した回路とコンデンサ３Ｃとを、誤差信号と接地間に並列に接続した構成を有し、チャージポンプ回路２からの誤差信号の高域成分を除去して、低域成分のみを通過させる作用を行う。
これによって、チャージポンプ回路２からの誤差信号が持つ急激な変化を除去して、平滑化された制御電圧を電圧制御発振器４に対して出力する。
【００１１】
次に、従来の逓倍ＰＬＬ回路の動作について説明する。電圧制御発振器４は、制御電圧に応じた周波数の出力クロック信号ＶＣＯ．ＣＬＫを出力し、分周器５は、出力クロック信号ＶＣＯ．ＣＬＫを分周して、分周クロック信号ｄｉｖ．ＣＬＫを出力する。位相／周波数比較器１は、基準クロック信号ｒｅｆ．ＣＬＫと、分周器５からの分周クロック信号ｄｉｖ．ＣＬＫとの位相を比較して、両信号の周波数又は位相の違いに応じて、ＵＰ信号又はＤＮ信号のどちらかを出力する。チャージポンプ回路２は、ＵＰ信号とＤＮ信号とに応じて誤差信号を出力し、これによって、低域通過ろ波器３を経て生成された制御電圧が電圧制御発振器４に供給されるので、電圧制御発振器４は制御電圧に応じて出力クロック信号ＶＣＯ．ＣＬＫの周波数を変化させる。このような一巡の帰還制御が行われることによって、電圧制御発振器４の出力クロック信号ＶＣＯ．ＣＬＫの周波数と位相は、基準クロック信号ｒｅｆ．ＣＬＫに追従して同期する。
【００１２】
この場合、低域通過ろ波器３に対する、ＵＰ信号に基づくＰ型ＭＯＳＦＥＴ２Ａを介する充電電流と、ＤＮ信号に基づくＮ型ＭＯＳＦＥＴ２Ｂを介する放電電流との大きさは等しいので、電圧制御発振器４に対する出力クロック信号ＶＣＯ．ＣＬＫの周波数の制御は、周波数が上昇する場合も下降する場合も均等に行われる。
図１５は、従来の逓倍ＰＬＬ回路の動作を示すタイミングチャートであって、分周器５の分周比が８である場合の、正常動作の同期状態を示し、分周器５からの、電圧制御発振器４の出力クロック信号ＶＣＯ．ＣＬＫを８分周した分周クロック信号ｄｉｖ．ＣＬＫと、基準クロック信号ｒｅｆ．ＣＬＫとが同期状態にあることが示されている。
【００１３】
いま、基準クロック信号ｒｅｆ．ＣＬＫの周波数が高くなった状態では、電圧制御発振器４の出力クロック信号ＶＣＯ．ＣＬＫの周波数も追従して高くなるが、なんらかの原因で、基準クロック信号ｒｅｆ．ＣＬＫの周波数が異常に高くなった場合には、出力クロック信号ＶＣＯ．ＣＬＫの周波数も異常に高くなって、分周器５が動作不可能な周波数になると、分周器５がもはや分周器として機能しなくなって、分周クロック信号ｄｉｖ．ＣＬＫが出力されなくなる。このような状態では、位相／周波数比較器１は、ＵＰ信号を出し続けるため、電圧制御発振器４の出力クロック信号ＶＣＯ．ＣＬＫの周波数がさらに極限まで高くなる。この場合は、ＰＬＬの負帰還ループは、もはや途切れており、基準クロック信号ｒｅｆ．ＣＬＫの周波数がもとの状態に戻っても、ＶＣＯ．ＣＬＫの周波数は極限まで上がったままで、逓倍ＰＬＬ回路の動作は正常に戻らず、デッドロック状態に陥る。
【００１４】
図１６は、従来の逓倍ＰＬＬ回路において、デッドロックに陥る過程を説明するためのタイミングチャートである。以下、図１５の通常動作時のタイミングチャートと比較して説明する。
図１６は、基準クロック信号ｒｅｆ．ＣＬＫの周波数が、なんらかの原因で高くなった状態を示す。これに伴って、電圧制御発振器４からの出力クロック信号ＶＣＯ．ＣＬＫの周波数も高くなり、これによって、位相／周波数比較器１からのＵＰ信号の出力期間が次第に長くなる（図中、左半分に示す）。ＵＰ信号出力期間における、ハッチングで表示された期間は、チャージポンプ回路２からの誤差信号によって、低域通過ろ波器３へ充電が行われる期間を示している。この際、位相／周波数比較器１からのＤＮ信号は出力されていない。このときは、ｒｅｆ．ＣＬＫがｄｉｖ．ＣＬＫに比べて周波数が高くなっているため、その比較結果を受けて、ＰＬＬがＶＣＯ．ＣＬＫの周波数を上げようとしている状態である。
ＵＰ信号の出力期間が長くなるのに従って、電圧制御発振器４からの出力クロック信号ＶＣＯ．ＣＬＫの周波数が高くなるが、ある限度以上に高くなると、分周器５の動作が追いつかなくなって停止してしまい、分周クロック信号ｄｉｖ．ＣＬＫが出力されなくなるので、位相／周波数比較器１では比較すべきパルスのエッジがないため、ＵＰ信号を一方的に出し続けるようになる（図中、右半分に示す）。そのため、これを受けて、電圧制御発振器４からの出力クロック信号ＶＣＯ．ＣＬＫの周波数が極限まで上昇するとともに、逓倍ＰＬＬ回路は、負帰還ループが分周器の部分で途切れてしまうので、制御不能になってデッドロック状態に陥る。
【００１５】
このように、逓倍ＰＬＬ回路では、ＶＣＯの発振周波数が異常に高くなると、ＶＣＯの発振周波数を分周するための分周回路が動作不能になって、フィードバック信号が位相比較器に入力されなくなるため、発振周波数が上限の周波数に固定されてしまうデッドロック状態に陥り、正常な制御状態に復帰することができなくなる。
そこで、逓倍ＰＬＬ回路がデッドロック状態に陥った場合には、なんらかの方法でこれを検出して、デッドロック状態を解消するような制御を行うことによって、自動的に正常動作に復帰できるようにすることが望ましい。
【００１６】
このような、逓倍ＰＬＬ回路のデッドロック解除機能については、例えば、特開平１１−１２２１０２号公報に開示されたものがある。
この従来技術においては、基準周波数信号を分周する分周回路の出力信号の立ち上がりによってセットし、ＶＣＯの発振周波数を分周するロジック回路からのフィードバック信号の遷移を検出した信号によってリセットされるフリップフロップを設けている。そして、分周回路の出力信号の立ち上がりから立ち上がりまでの間に、フィードバック信号の遷移が検出されたときは、フリップフロップの出力信号がロウレベルになることによって、制御信号制御回路が位相比較回路のＵＰ信号とＤＮ信号をそのままチャージポンプ回路に伝達することによって、正常動作を行う。
一方、デッドロック状態になって、フィードバック信号が出力されない状態では、フィードバック信号の遷移が検出されないために、フリップフロップの出力信号がハイレベルとなるので、制御信号制御回路からのＵＰ信号とＤＮ信号がともにハイレベルとなり、これによって、チャージポンプ回路からの誤差信号が、ＬＰＦからのコントロール信号の電圧レベルを低下させるように動作するので、ＶＣＯの発振周波数が引き下げられて、正常動作に復帰するようになっている。
【００１７】
【発明が解決しようとする課題】
上記従来技術のデッドロック解除機能を有する逓倍ＰＬＬ回路では、制御信号制御回路に対するコントロール信号を発生するフリップフロップは、通常動作状態では、定期的にセットとリセットを繰り返しているが、この際、リセットを行うタイミングが必ずしも単純ではない。すなわち、ＶＣＯの発振周波数によっては、逓倍ＰＬＬの通常の動作状態で、不用意にＬＰＦの出力電位を引き下げるような、クリティカルなタイミングが存在する可能性がある。
このように、従来の逓倍ＰＬＬ回路のデッドロック防止機能では、新たに付加した、デッドロックが生じる機構とは別のアーキテクチャを有する素子によってデッドロック解除回路を構成しているため、逓倍ＰＬＬ回路の正常動作が妨げられる恐れがあるという問題があった。
【００１８】
この発明は、上述の事情に鑑みてなされたものであって、ＶＣＯの分周クロックが、分周器の動作不能によって途絶えたことをトリガとしてデッドロック防止機構の動作を開始するとともに、デッドロックを引き起こす原因の一つである位相／周波数比較器（ＰＦＤ）の動作を逆に利用した回路をデッドロック防止に使用することによって、デッドロックが生じていないときは、通常動作を乱すことがなく、しかも確実にデッドロックを防止することが可能な、逓倍ＰＬＬ回路を提供することを目的としている。
【００１９】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、基準クロックと第１の分周クロックの位相又は周波数を比較して、第１の分周クロックの位相が遅れているか又は進んでいるか、あるいは周波数が低いか又は高いかに応じて第１のＵＰ信号又は第１のＤＮ信号を出力する第１の位相／周波数比較手段と、上記第１のＵＰ信号に応じて電流を流出させ、上記第１のＤＮ信号に応じて電流を流入させることによって誤差信号を発生するチャージポンプ手段と、上記誤差信号を平滑化して制御電圧を出力する低域通過ろ波手段と、上記制御電圧の大小に応じて周波数が高低に変化する出力クロックを発生する電圧制御発振手段と、上記出力クロックを所定分周比で分周して上記第１の分周クロックを出力する第１の分周手段とを有する逓倍ＰＬＬ回路に係り、上記基準クロックを所定分周比で分周して第２の分周クロックを出力する第２の分周手段と、上記第１の分周クロックと、上記第２の分周クロックとの位相又は周波数を比較して、上記第１の分周クロックの位相が遅れているか又は周波数が低いとき第２のＤＮ信号を出力する一方、上記第１の分周クロックの位相が進んでいるか又は周波数が高いときは、第２のＵＰ信号を出力しない第２の位相／周波数比較手段とを備え、上記第２のＤＮ信号を上記チャージポンプ手段に入力させて上記逓倍ＰＬＬ回路のデッドロック状態からの解除を行うことを特徴としている。
【００２１】
また、請求項２記載の発明は逓倍ＰＬＬ回路に係り、基準クロックと第１の分周クロックの位相又は周波数を比較して、第１の分周クロックの位相が遅れているか又は進んでいるか、あるいは周波数が低いか又は高いかに応じて第１のＵＰ信号又は第１のＤＮ信号を出力する第１の位相／周波数比較手段と、上記第１の分周クロックと第２の分周クロックの位相又は周波数を比較して、上記第１の分周クロックの位相が遅れているか又は周波数が低いとき第２のＤＮ信号を出力する一方、上記第１の分周クロックの位相が進んでいるか又は周波数が高いときは、第２のＵＰ信号を出力しない第２の位相／周波数比較手段と、上記第１のＵＰ信号に応じて電流を流出させ、上記第１のＤＮ信号に応じて上記流出電流と同じ大きさの電流を流入させ、上記第２のＤＮ信号に応じて上記各電流より大きい電流を流入させることによって誤差信号を発生するチャージポンプ手段と、上記誤差信号を平滑化して制御電圧を出力する低域通過ろ波手段と、上記制御電圧の大小に応じて周波数が高低に変化する出力クロックを発生する電圧制御発振手段と、上記出力クロックを所定分周比で分周して上記第１の分周クロックを出力する第１の分周手段と、上記基準クロックを所定分周比で分周して上記第２の分周クロックを出力する第２の分周手段とを備えたことを特徴としている。
【００２２】
また、請求項３記載の発明は逓倍ＰＬＬ回路に係り、基準クロックと分周クロックの位相又は周波数を比較して、分周クロックの位相が遅れているか又は進んでいるか、あるいは周波数が低いか又は高いかに応じて第１のＵＰ信号又は第１のＤＮ信号を出力する第１の位相／周波数比較手段と、上記分周クロックと基準クロックの位相又は周波数を比較して、上記分周クロックの位相が遅れているか又は周波数が低いとき第２のＤＮ信号を出力する一方、上記第１の分周クロックの位相が進んでいるか又は周波数が高いときは、第２のＵＰ信号を出力しない第２の位相／周波数比較手段と、上記第１のＵＰ信号に応じて電流を流出させ、上記第１のＤＮ信号に応じて上記流出電流と同じ大きさの電流を流入させ、上記第２のＤＮ信号に応じて上記各電流より大きい電流を流入させることによって誤差信号を発生するとともに、制御電圧検出信号に応じて上記第２のＤＮ信号に基づく電流の流入を停止するチャージポンプ手段と、上記誤差信号を平滑化して制御電圧を出力する低域通過ろ波手段と、上記制御電圧の大小に応じて周波数が高低に変化する出力クロックを発生する電圧制御発振手段と、上記出力クロックを所定分周比で分周して上記分周クロックを出力する分周手段と、上記制御電圧が所定値より低くなったとき上記制御電圧検出信号を出力する制御電圧検出手段とを備えたことを特徴としている。
【００２３】
また、請求項４記載の発明は、請求項３記載の逓倍ＰＬＬ回路に係り、上記制御電圧検出手段が、上記制御電圧が低下して上記所定値以下になっとき上記制御電圧検出信号を出力して以後その状態を保持し、上記制御電圧が上昇して第２の所定値を超えたとき上記制御電圧検出信号の出力を停止して以後その状態を保持するヒステリシス動作を行うように構成されていることを特徴としている。
【００２４】
また、請求項５記載の発明は、請求項１乃至４のいずれか一記載の逓倍ＰＬＬ回路に係り、上記チャージポンプ手段が、上記第２のＤＮ信号が発生したとき、上記第１のＵＰ信号に基づく電流の流出を停止するように構成されていることを特徴としている。
【００２５】
また、請求項６記載の発明は、請求項１乃至５のいずれか一記載の逓倍ＰＬＬ回路に係り、上記低域通過ろ波手段が、上記誤差信号入力と接地間に接続された抵抗と第１のコンデンサの直列回路と第２のコンデンサとの並列回路からなることを特徴としている。
【００２６】
【作用】
この発明の構成では、電圧制御発振手段の出力クロック信号を分周して第１の分周クロックを生成し、基準クロックを分周して第２の分周クロックを生成して、第１の位相／周波数比較手段で、第１の分周クロックと基準クロックの位相又は周波数を比較して、第１の分周クロックの位相が遅れているか又は進んでいるか、あるいは周波数が低いか又は高いかに応じて第１のＵＰ信号又は第１のＤＮ信号を出力し、第２の位相／周波数比較手段で、第１の分周クロックと第２の分周クロックの位相又は周波数を比較して、第１の分周クロックの位相が遅れているか又は周波数が低いとき第２のＤＮ信号を出力するとともに、チャージポンプ手段で、第１のＵＰ信号に応じて電流を流出させ、第１のＤＮ信号に応じて上記流出電流と同じ大きさの電流を流入させ、第２のＤＮ信号に応じて上記各電流より大きい電流を流入させることによって誤差信号を発生し、低域通過ろ波手段で誤差信号を平滑化して制御電圧を出力して、電圧制御発振手段で、制御電圧の大小に応じて周波数が高低に変化する出力クロックを発生するようにしたので、出力クロックの周波数が異常に上昇して、第１の分周クロックが出力されなくなったために、逓倍ＰＬＬ回路がデッドロック状態に陥った場合でも、急速に出力クロックの周波数を低下させて、デッドロック状態から回復することができる。
【００２７】
この発明の別の構成では、電圧制御発振手段の出力クロック信号を分周して分周クロックを生成し、第１の位相／周波数比較手段で、分周クロックと基準クロックの位相又は周波数を比較して、分周クロックの位相が遅れているか又は進んでいるか、あるいは周波数が低いか又は高いかに応じて第１のＵＰ信号又は第１のＤＮ信号を出力し、第２の位相／周波数比較手段で、分周クロックと基準クロックの位相又は周波数を比較して、分周クロックの位相が遅れているか又は周波数が低いとき第２のＤＮ信号を出力するとともに、チャージポンプ手段で、第１のＵＰ信号に応じて電流を流出させ、第１のＤＮ信号に応じて流出電流と同じ大きさの電流を流入させ、第２のＤＮ信号に応じて上記各電流より大きい電流を流入させることによって誤差信号を発生し、低域通過ろ波手段で誤差信号を平滑化して制御電圧を出力して、電圧制御発振手段で、制御電圧の大小に応じて周波数が高低に変化する出力クロックを発生するとともに、制御電圧検出手段で制御電圧が所定値より低くなったとき制御電圧検出信号を出力して、制御電圧検出信号に応じてチャージポンプ手段で、第２のＤＮ信号に基づく電流の流入を停止するようにしたので、第２の位相／周波数比較手段の入力側に基準クロックを分周する分周器がなくても、デッドロック防止機能を有する逓倍ＰＬＬ回路として正常に動作することができる。
【００２８】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第１実施例
図１は、この発明の第１実施例である逓倍ＰＬＬ回路の構成を示すブロック図、図２は、本実施例におけるチャージポンプ回路の構成例を示す回路図、図３は、本実施例における通常動作時の各部信号を示すタイミングチャート（１）、図４は、本実施例における通常動作時の各部信号を示すタイミングチャート（２）、図５は、本実施例においてデッドロック状態から抜け出す際の動作を説明するためのタイミングチャートである。
【００２９】
この例の逓倍ＰＬＬ回路は、図１に示すように、第１の位相／周波数比較器（ＰＦＤ）１１と、チャージポンプ回路（ＣＰ）１２と、低域通過ろ波器（ＬＰＦ）１３と、電圧制御発振器（ＶＣＯ）１４と、第１の分周器（ＤＩＶ）１５と、第２の位相／周波数比較器（ＰＦＤ）１６と、第２の分周器（ＤＩＶ）１７とから概略構成されている。
これらのうち、第１の位相／周波数比較器１１，低域通過ろ波器１３，電圧制御発振器１４は、それぞれ図１２に示された従来の逓倍ＰＬＬ回路の場合の、位相／周波数比較器１，低域通過ろ波器３，電圧制御発振器４と同様である。
【００３０】
チャージポンプ回路１２は、入力端子Ｌ１，Ｌ２に、それぞれ第１の位相／周波数比較器１１からのＵＰ１信号とＤＮ１信号を接続され、入力端子Ｌ３に、第２の位相／周波数比較器１６からのＤＮ２信号を接続されていて、入力端子Ｌ1 のＵＰ１信号と入力端子Ｌ２のＤＮ１信号と入力端子Ｌ３のＤＮ２信号とに応じて、出力端子ｅに誤差信号を発生することによって、電源から出力端子ｅを経て電流を流出させ、又は出力端子ｅから接地に電流を流入させる。第１の分周器１５は、電圧制御発振器１４の出力クロック信号ＶＣＯ．ＣＬＫを所定分周比で分周して、分周クロック信号ｄｉｖ．ＣＬＫ１を出力する。第２の分周器１７は、基準クロック信号ｒｅｆ．ＣＬＫを所定分周比で分周して、分周クロック信号ｄｉｖ．ＣＬＫ２を出力する。
第２の位相／周波数比較器１６は、第１の位相／周波数比較器１１と同様の構成を有し、入力端子Ｓ１に接続した第１の分周器１５からの分周クロック信号ｄｉｖ．ＣＬＫ１と、入力端子Ｓ２に接続した第２の分周器１７からの分周クロック信号ｄｉｖ．ＣＬＫ２の位相又は周波数を比較することによって、分周クロック信号ｄｉｖ．ＣＬＫ１の位相又は周波数が、もう一つの分周クロック信号ｄｉｖ．ＣＬＫ２の位相より遅れているか又はその周波数より低いとき、出力端子ｄにＤＮ２信号を出力する。
【００３１】
この例の位相／周波数比較器１１の動作は、図９に示された従来の位相／周波数比較器１と同様であって、入力端子Ｓ１に入力される基準クロック信号ｒｅｆ．ＣＬＫに比べて、入力端子Ｓ２に入力される分周クロック信号ｄｉｖ．ＣＬＫ１の位相が遅れているか又は周波数が低いときは、図１１の場合と同様に、基準クロック信号ｒｅｆ．ＣＬＫの立ち上がりと分周クロック信号ｄｉｖ．ＣＬＫ１の立ち上がりで発生した下向きのパルスによって、出力端子ｕにＵＰ１信号が出力される。この間、出力端子ｄには、ＤＮ１信号をほとんど無視できる程度にしか出力しない。
また、入力端子Ｓ１に入力される基準クロック信号ｒｅｆ．ＣＬＫに比べて、入力端子Ｓ２に入力される分周クロック信号ｄｉｖ．ＣＬＫ１の位相が進んでいるか又は周波数が高いときは、図１２の場合と同様に、分周クロック信号ｄｉｖ．ＣＬＫ１の立ち上がりと基準クロック信号ｒｅｆ．ＣＬＫの立ち上がりで発生した上向きのパルスによって、出力端子ｄにＤＮ１信号が出力される。この間、出力端子ｕには、ＵＰ１信号をほとんど無視できる程度にしか出力しない。
【００３２】
また、位相／周波数比較器１６の動作は、次のようになる。入力端子Ｓ１に入力される分周クロック信号ｄｉｖ．ＣＬＫ１に比べて、入力端子Ｓ２に入力される分周クロック信号ｄｉｖ．ＣＬＫ２の位相が遅れているか又は周波数が低いときは、分周クロック信号ｄｉｖ．ＣＬＫの立ち上がりと分周クロック信号ｄｉｖ．ＣＬＫ２の立ち上がりで発生した下向きのパルスによって、出力端子ｕにＵＰ２信号が出力される。この間、出力端子ｄには、ＤＮ２信号をほとんど無視できる程度にしか出力しない。
また、入力端子Ｓ１に入力される分周クロック信号ｄｉｖ．ＣＬＫ１に比べて、入力端子Ｓ２に入力される分周クロック信号ｄｉｖ．ＣＬＫ２の位相が進んでいるか又は周波数が高いときは、分周クロック信号ｄｉｖ．ＣＬＫ２の立ち上がりと分周クロック信号ｄｉｖ．ＣＬＫ１の立ち上がりで発生した上向きのパルスによって、出力端子ｄにＤＮ２信号が出力される。この間、出力端子ｕには、ＵＰ２信号をほとんど無視できる程度にしか出力しない。
ただしこの例では、位相／周波数比較器１６のＵＰ２信号は外部に接続されず、従って、チャージポンプ回路１２に対して入力されない。
【００３３】
この例のチャージポンプ回路１２は、位相／周波数比較器１１のＵＰ１信号，ＤＮ１信号と、位相／周波数比較器１６のＤＮ２信号とに応じて、誤差信号を発生することによって、低域通過ろ波器１３に対する、充電と放電とを行う。以下、チャージポンプ回路１２の構成と動作を説明する。
この例のチャージポンプ回路１２は、図２に示すように、Ｐ型ＭＯＳＦＥＴ１２Ａと、Ｎ型ＭＯＳＦＥＴ１２Ｂ，１２Ｃとを備えている。
【００３４】
Ｐ型ＭＯＳＦＥＴ１２Ａは、入力端子Ｌ１に下向きパルスからなるＵＰ１信号が加えられたとき、オンになって、電源ＶDDから端子ｅを経て電流を流出させる。Ｎ型ＭＯＳＦＥＴ１２Ｂは、入力端子Ｌ２に上向きパルスからなるＤＮ１信号が加えられたとき、オンになって、端子ｅを経て接地に電流を流入させる。また、Ｎ型ＭＯＳＦＥＴ１２Ｃは、入力端子Ｌ３に上向きパルスからなるＤＮ２信号が加えられたとき、オンになって、端子ｅを経て接地に電流を流入させる。
この際、Ｐ型ＭＯＳＦＥＴ１２Ａを介して流出する電流値を規定する電流源Ｉ１と、Ｎ型ＭＯＳＦＥＴ１２Ｂを介して流入する電流値を規定する電流源Ｉ２とは、その電流値が等しくなるように構成されている。また、Ｎ型ＭＯＳＦＥＴ１２Ｃを介して流入する電流値を規定する電流源Ｉ３は、その電流値が電流源Ｉ２の電流値の任意のｎ倍になるように構成されている。
具体的には、ＭＯＳＦＥＴの電流流通能力はその大きさ（ゲート幅）によって定まり、通常、Ｐ型ＭＯＳＦＥＴの電流流通能力は、Ｎ型ＭＯＳＦＥＴに比べて同一形状の場合、ほぼ１／２倍なので、同一のゲート長を持つのであれば、例えば電流源Ｉ１を構成するＰ型ＭＯＳＦＥＴに対して、例えば電流源Ｉ２を構成するＮ型ＭＯＳＦＥＴのゲート幅をほぼ１／２倍にし、例えば電流源Ｉ３を構成するＮ型ＭＯＳＦＥＴのゲート幅をほぼｎ／２倍にすればよい。
以降、チャージポンプ回路１２の端子ｅの入出力信号を、誤差信号と呼ぶ。
【００３５】
以下、図１乃至図５を参照して、この例の逓倍ＰＬＬ回路の動作を説明する。図３は、この例の逓倍ＰＬＬ回路における、通常動作時の各部信号を例示したものであって、第２の分周器１７の分周比が２の場合を示し、第１の分周器１５からの分周クロック信号ｄｉｖ．ＣＬＫ１の周波数が基準クロック信号ｒｅｆ．ＣＬＫの周波数より低い場合を示している。
この場合は、第１の位相／周波数比較器１１は、入力端子Ｓ１の入力信号と入力端子Ｓ２の入力信号の位相又は周波数を比較するが、入力端子Ｓ１の基準クロック信号ｒｅｆ．ＣＬＫに比べて、入力端子Ｓ２の分周クロック信号ｄｉｖ．ＣＬＫ１の位相が遅れているか又は周波数が低いので、ＵＰ１信号を発生する。この際、ＤＮ１信号はロウレベルのままである。また第２の位相／周波数比較器１６も、入力端子Ｓ１の入力信号と入力端子Ｓ１の入力信号の位相又は周波数を比較するが、入力端子Ｓ１の分周クロック信号ｄｉｖ．ＣＬＫ１に比べて、入力端子Ｓ２の分周クロック信号ｄｉｖ．ＣＬＫ２の位相が遅れているか又は周波数が低いので、ＵＰ２信号を発生する。この際、ＤＮ２信号はロウレベルのままである。
第２の位相／周波数比較器１６のＵＰ２信号は外部に接続されないので、チャージポンプ回路１２には、第１の位相／周波数比較器１１からのＵＰ１信号のみが入力され、これによって、電圧制御発振器４の出力クロック信号ＶＣＯ．ＣＬＫの周波数が上昇するように制御されて、従って、分周クロック信号ｄｉｖ．ＣＬＫ１の周波数も上昇し、基準クロック信号ｒｅｆ．ＣＬＫの周波数に追従するように、電圧制御発振器４の発振周波数の制御が行われる。
【００３６】
図４は、この例の逓倍ＰＬＬ回路における、通常動作時の各部信号を例示したものであって、第２の分周器１６の分周比が２の場合を示し、第１の分周器１１からの分周クロック信号ｄｉｖ．ＣＬＫ１の周波数が基準クロック信号ｒｅｆ．ＣＬＫの周波数より高い場合を示している。
この場合は、第１の位相／周波数比較器１１は、入力端子Ｓ１の入力信号と入力端子Ｓ２の入力信号の位相又は周波数を比較するが、入力端子Ｓ１の基準クロック信号ｒｅｆ．ＣＬＫに比べて、入力端子Ｓ２の分周クロック信号ｄｉｖ．ＣＬＫ１の位相が進んでいるか又は周波数が高いので、ＤＮ１信号を発生する。この際、ＵＰ１信号はハイレベルのままである。また第２の位相／周波数比較器１６は、入力端子Ｓ１の入力信号と入力端子Ｓ２の入力信号の位相又は周波数を比較するが、入力端子Ｓ１の分周クロック信号ｄｉｖ．ＣＬＫ１に比べて、入力端子Ｓ２の分周クロック信号ｄｉｖ．ＣＬＫ２の位相が遅れているか又は周波数が低いので、ＵＰ２信号を発生する。この際、ＤＮ２信号はロウレベルのままである。
第２の位相／周波数比較器１６のＵＰ２信号は外部に接続されないので、チャージポンプ回路２には、第１の位相／周波数比較器１１からのＤＮ１信号のみが入力され、これによって、電圧制御発振器４の出力クロック信号ＶＣＯ．ＣＬＫの周波数が低下するように制御され、従って、分周クロック信号ｄｉｖ．ＣＬＫ１の周波数も低下して、基準クロック信号ｒｅｆ．ＣＬＫの周波数に追従するように、電圧制御発振器４の発振周波数の制御が行われる。
【００３７】
図５は、この例の逓倍ＰＬＬ回路における、デッドロック状態から抜け出す際の動作を示したものであって、第１の分周器１５の分周比が８であり、第２の分周器１７の分周比が２である場合を例示している。
図１に示された逓倍ＰＬＬ回路において、例えばなんらかの原因で基準クロック信号ｒｅｆ．ＣＬＫの周波数が異常に上昇したために、出力クロック信号ＶＣＯ．ＣＬＫの周波数が上昇して、第１の分周器１５からの分周クロック信号ｄｉｖ．ＣＬＫ１が出力されなくなった場合、出力クロック信号ＶＣＯ．ＣＬＫは極限まで上昇してデッドロック状態に陥る。
この場合は、図５に示すように、分周クロック信号ｄｉｖ．ＣＬＫ１が出力されないため、第１の位相／周波数比較器１１からＵＰ１信号が出力され続けるが、これと同時に第２の位相／周波数比較器１６からＤＮ２信号が出力され続ける。この場合、チャージポンプ回路１２の端子ｅにおける、ＵＰ１信号に対応するＰ型ＭＯＳＦＥＴ１２Ａを介する流出電流に対して、ＤＮ２信号に対応するＮ型ＭＯＳＦＥＴ１２Ｃを介する流入電流はｎ倍なので、誤差信号は流入分が優勢になる。従って、低域通過ろ波器１３から出力される制御電圧は急速に低下して、電圧制御発振器１４の出力クロック信号ＶＣＯ．ＣＬＫの周波数が低下するので、第１の分周器１５が分周器として動作できるようになり、ＰＬＬとしての帰還ループが成立して、逓倍ＰＬＬ回路はデッドロック状態から抜け出し、基準クロック信号ｒｅｆ．ＣＬＫの周波数が正常に戻ったとき正常動作状態となる。
【００３８】
このように、この例の逓倍ＰＬＬ回路では、第１の位相／周波数比較器１１と第１の分周器１５とを有する従来の逓倍ＰＬＬ回路に、第２の位相／周波数比較器１６と第２の分周器１７とを付加したので、出力クロック信号ＶＣＯ．ＣＬＫの周波数が異常に上昇して、第１の分周器１５からの分周クロック信号ｄｉｖ．ＣＬＫ１が出力されなくなったために、デッドロック状態に陥った場合でも、急速に出力クロック信号ＶＣＯ．ＣＬＫの周波数を低下させて、迅速にデッドロック状態から回復することができる。
【００３９】
◇第２実施例
図６は、この発明の第２実施例である逓倍ＰＬＬ回路における、チャージポンプ回路の構成を示す回路図である。
この例の逓倍ＰＬＬ回路の全体構成は、図１に示されたものと同じであるが、チャージポンプ回路の構成だけが異なっている。
この例の逓倍ＰＬＬ回路におけるチャージポンプ回路１２１は、図６に示すように、Ｐ型ＭＯＳＦＥＴ１２Ａと、Ｎ型ＭＯＳＦＥＴ１２Ｂ，１２Ｃと、Ｐ型ＭＯＳＦＥＴ１２Ｄとを備えている。
【００４０】
Ｐ型ＭＯＳＦＥＴ１２Ａは、入力端子Ｌ１に下向きパルスからなるＵＰ１信号が加えられたときオンになって、電源ＶDDから端子ｅを経て電流源Ｉ１で定まる電流を流出させる。Ｎ型ＭＯＳＦＥＴ１２Ｂは、入力端子Ｌ２に上向きパルスからなるＤＮ１信号が加えられたときオンになって、端子ｅを経て接地に電流源Ｉ２で定まる電流を流入させる。また、Ｎ型ＭＯＳＦＥＴ１２Ｃは、入力端子Ｌ３に上向きパルスからなるＤＮ２信号が加えられたときオンになって、端子ｅを経て接地に電流源Ｉ３で定まる電流を流入させる。電流源Ｉ１は、電流源Ｉ２と電流値が等しく、電流源Ｉ３は、その電流値が電流源Ｉ２の電流値の任意のｎ倍になるように構成されている。
以上の構成は、図２に示された第１実施例のチャージポンプ回路１２と同じであるが、この例のチャージポンプ回路１２１では、さらに、電源ＶDDからＰ型ＭＯＳＦＥＴ１２Ａを経て、端子ｅとＮ型ＭＯＳＦＥＴ１２Ｂの接続点Ａに至る経路に、Ｐ型ＭＯＳＦＥＴ１２Ｄが挿入されている。
【００４１】
以下、この例のチャージポンプ回路１２１の動作を説明する。第２の位相／周波数比較器１６からのＤＮ２信号によって、Ｎ型ＭＯＳＦＥＴ１２Ｃがオンになったとき、Ｐ型ＭＯＳＦＥＴ１２Ｄはオフになるので、電源ＶDDからＰ型ＭＯＳＦＥＴ１２Ａを経て接続点Ａに至る経路は遮断される。
逓倍ＰＬＬ回路がデッドロック状態になったとき、図５に示されるように、第１の位相／周波数比較器１１のＵＰ１信号と、第２の位相／周波数比較器１６のＤＮ２信号とが同時に出力されるので、図２に示された第１実施例のチャージポンプ回路１２では、デッドロック状態で、電源ＶDDからＰ型ＭＯＳＦＥＴ１２Ａ，Ｎ型ＭＯＳＦＥＴ１２Ｃを経て接地に対して貫通電流が流れるが、この例のチャージポンプ回路１２１では、デッドロック状態でＰ型ＭＯＳＦＥＴ１２Ｄがオフになるので、電源ＶDDから接地に流れる貫通電流は発生しない。
【００４２】
このように、この例の逓倍ＰＬＬ回路では、電源ＶDDから端子ｅに電流を流出させるＰ型ＭＯＳＦＥＴ１２Ａと直列に、デッドロック時、オフになるＰ型ＭＯＳＦＥＴ１２Ｄを設けたので、デッドロック状態でも電源ＶDDから接地に流れる貫通電流は発生せず、従って、チャージポンプ回路の消費電流を低減するとともに、回路素子を保護することができる。
【００４３】
次に、図１に示された逓倍ＰＬＬ回路において、第２の分周器１７の分周比が１の場合（第２の分周器１７を有しない場合）について説明する。
図１に示された逓倍ＰＬＬ回路において、第２の分周器１７がない場合の動作は、第１の分周器１５の分周クロック信号ｄｉｖ．ＣＬＫ１の周波数が、基準クロック信号ｒｅｆ．ＣＬＫの周波数に比べて高い場合と低い場合とで異なっている。
分周クロック信号ｄｉｖ．ＣＬＫ１の周波数が、基準クロック信号ｒｅｆ．ＣＬＫの周波数に比べて高い場合には、第１の位相／周波数比較器１１から、ＤＮ１信号が出力される。一方、第１の位相／周波数比較器１６からは、ＵＰ２信号が発生するが、ＵＰ２信号は逓倍ＰＬＬ回路の動作に影響を与えない。
従って、チャージポンプ回路１２は、ＤＮ１信号のみが入力されるので、電圧制御発振器１４に対する制御電圧を低下させるように動作し、その結果、電圧制御発振器４の出力クロック信号ＶＣＯ．ＣＬＫの周波数が低下し、分周クロック信号ｄｉｖ．ＣＬＫ１も低下するので、分周クロック信号ｄｉｖ．ＣＬＫ１の周波数が基準クロック信号ｒｅｆ．ＣＬＫの周波数に追従するように正常動作が行われる。
【００４４】
一方、分周クロック信号ｄｉｖ．ＣＬＫ１の周波数が、基準クロック信号ｒｅｆ．ＣＬＫの周波数に比べて低い場合には、第１の位相／周波数比較器１１から、ＵＰ１信号が出力される。一方、第２の位相／周波数比較器１６からは、ＤＮ２信号が出力される。この状態では、チャージポンプ回路１２は端子ｅに、ＵＰ１信号に基づく流出電流とＤＮ２信号に基づく流入信号とが生じるが、ＵＰ１信号に基づく流出電流よりも、ＤＮ２信号に基づく流入信号の方が大きいので、チャージポンプ回路１２は、全体として電圧制御発振器１４に対する制御電圧を低下させるように動作する。
その結果、電圧制御発振器１４の出力クロック信号ＶＣＯ．ＣＬＫの周波数はさらに低下し、分周クロック信号ｄｉｖ．ＣＬＫ１も低下するので、分周クロック信号ｄｉｖ．ＣＬＫ１の周波数が基準クロック信号ｒｅｆ．ＣＬＫの周波数に追従することができない異常動作状態となる。
【００４５】
このように、図１に示された逓倍ＰＬＬ回路において、第２の分周器１７がない場合には、そのままでは安定に動作することができないが、適当な付加的回路を用いることによって、正常動作させることができる。以下、この場合の実施例を説明する。
【００４６】
◇第３実施例
図７は、この発明の第３実施例である逓倍ＰＬＬ回路の構成を示すブロック図、図８は、本実施例におけるチャージポンプ回路の構成例を示す回路図である。
この例の逓倍ＰＬＬ回路は、図７に示すように、第１の位相／周波数比較器（ＰＦＤ）１１と、チャージポンプ回路（ＣＰ）１２２と、低域通過ろ波器（ＬＰＦ）１３と、電圧制御発振器（ＶＣＯ）１４と、分周器（ＤＩＶ）１５と、第２の位相／周波数比較器（ＰＦＤ）１６と、制御電圧検出回路１８とから概略構成されている。
これらのうち、第１の位相／周波数比較器１１，低域通過ろ波器１３，電圧制御発振器１４，分周器１５，第２の位相／周波数比較器１６は、それぞれ図１に示された第１実施例の逓倍ＰＬＬ回路の場合と同様である。
【００４７】
制御電圧検出回路１８は、電圧制御発振器１４に対する制御電圧が、所定電圧より低下したことを検出して、制御電圧検出信号をオン（ハイレベル）にする。チャージポンプ回路１２２は、入力端子Ｌ１におけるＵＰ１信号によって端子ｅから電流を流出させ、入力端子Ｌ２のＤＮ１信号又はＬ３におけるＤＮ２信号によって、端子ｅから電流を流入させるように誤差信号を発生する点は、第１実施例の場合のチャージポンプ回路１２と同様であるが、入力端子Ｌ４における制御電圧検出信号がオンになったとき、第２の位相／周波数比較器１６からのＤＮ２信号に基づく誤差信号による、端子ｅからの電流の流入を停止させる点が異なっている。
【００４８】
この例のチャージポンプ回路１２２は、図８に示すように、Ｐ型ＭＯＳＦＥＴ１２Ａと、Ｎ型ＭＯＳＦＥＴ１２Ｂ，１２Ｃと、Ｐ型ＭＯＳＦＥＴ１２Ｅとを備えている。
この例のチャージポンプ回路１２２において、Ｐ型ＭＯＳＦＥＴ１２Ａ，Ｎ型ＭＯＳＦＥＴ１２Ｂ，１２Ｃの構成は、図２に示された第１実施例の場合と同様であり、Ｐ型ＭＯＳＦＥＴ１２Ａ，Ｎ型ＭＯＳＦＥＴ１２Ｂ，１２Ｃにそれぞれ付随する電流源Ｉ１，Ｉ２，Ｉ３の構成も同様であるが、端子ｅとＮ型ＭＯＳＦＥＴ１２Ｃとの間に、Ｐ型ＭＯＳＦＥＴ１２Ｅを挿入されていて、外部からの制御電圧検出信号がオフ（ロウレベル）のとき、端子ｅとＮ型ＭＯＳＦＥＴ１２Ｃとを接続し、制御電圧検出信号がオンのとき、端子ｅとＮ型ＭＯＳＦＥＴ１２Ｃとを切り離すようになっている点が異なっている。
【００４９】
以下、図７，図８を参照して、この例の逓倍ＰＬＬ回路の動作を説明する。
図７に示された逓倍ＰＬＬ回路において、分周クロック信号ｄｉｖ．ＣＬＫ１の周波数が、基準クロック信号ｒｅｆ．ＣＬＫの周波数に比べて高い場合には、第１の位相／周波数比較器１１からはＤＮ１信号が出力され、第２の位相／周波数比較器１６からはＤＮ２信号が出力されないので、チャージポンプ回路１２２には、入力端子Ｌ２にＤＮ１信号のみが入力されて、端子ｅにＤＮ１信号に基づく流入電流が生じて、電圧制御発振器１４に対する制御電圧を低下させるように動作し、従って、電圧制御発振器１４の出力クロック信号ＶＣＯ．ＣＬＫの周波数が低下するように制御されて、分周クロック信号ｄｉｖ．ＣＬＫ１も低下するので、分周クロック信号ｄｉｖ．ＣＬＫ１の周波数が、基準クロック信号ｒｅｆ．ＣＬＫの周波数に追従するように制御が行われる。
【００５０】
一方、分周クロック信号ｄｉｖ．ＣＬＫ１の周波数が、基準クロック信号ｒｅｆ．ＣＬＫの周波数に比べて低い場合には、第１の位相／周波数比較器１１からはＵＰ１信号が出力され、第２の位相／周波数比較器１６からは、ＤＮ２信号が出力されるので、チャージポンプ回路１２２には入力端子Ｌ１にＵＰ１信号が入力されるとともに、入力端子Ｌ３にＤＮ２信号が入力されて、端子ｅにＵＰ１信号に基づく流出電流とＤＮ２信号に基づく流入信号とが生じる。この場合、ＵＰ１信号に基づく流出電流よりも、ＤＮ２信号に基づく流入電流の方が大きいので、チャージポンプ回路１２２は、全体として電圧制御発振器１４に対する制御電圧を低下させるように動作し、従って、電圧制御発振器１４の出力クロック信号ＶＣＯ．ＣＬＫの周波数はさらに低下しようとする。
このとき、制御電圧検出回路１８は、電圧制御発振器１４の制御電圧が所定の下限値より低下したことを検出して、入力端子Ｌ４における制御電圧検出信号をオンにするので、チャージポンプ回路１２２において、Ｐ型ＭＯＳＦＥＴ１２Ｅがオフになって、端子ｅにおけるＤＮ２信号に基づく流入電流が阻止される。従って、チャージポンプ回路１２２は、ＵＰ１信号に基づく流出電流のみによって、電圧制御発振器１４に対する制御電圧を上昇させるように動作するので、電圧制御発振器１４の出力クロック信号ＶＣＯ．ＣＬＫの周波数は上昇し、逓倍ＰＬＬ回路が、異常動作状態に陥ることが防止される。
【００５１】
この例の逓倍ＰＬＬ回路において、基準クロック信号ｒｅｆ．ＣＬＫの周波数が異常に上昇したために、デッドロック状態に陥った場合には、電圧制御発振器１４の制御電圧が所定の下限値より高い状態にあり、制御電圧検出回路１８は入力端子Ｌ４における制御電圧信号をオンにするので、第２の位相／周波数比較器１６からＤＮ２信号が出力されることによって、デッドロック状態から回復できることは、第１実施例の場合と同様である。
【００５２】
このように、この例の逓倍ＰＬＬ回路では、電圧制御発振器１４の制御電圧の低下を検出して、第２の位相／周波数比較器１６からのＤＮ２信号に基づく、チャージポンプ回路に対する流入電流を阻止するようにしたので、第２の位相／周波数比較器１６の入力側に基準クロック信号ｒｅｆ．ＣＬＫに対する分周器がなくても、正常に動作することができる。
【００５３】
以上、この発明の実施の形態を図面により詳述してきたが、具体的な構成はこの実施の形態に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、第３実施例に示された制御電圧検出回路１８が、制御電圧検出信号の発生にヒステリシス特性を有し、制御電圧が第１の所定電圧以下になったとき、制御電圧検出信号をオンにするが、制御電圧が回復したときは、制御電圧検出信号が直ちにオフに戻らずにオンの状態を保持し、制御電圧が第１の所定電圧より高い第２の所定電圧を超えたときはじめてオフに戻るとともに、制御電圧が再び低下して第１の所定電圧になるまでは、オフの状態を保持することによって、制御電圧の検出に基づく、チャージポンプ回路１２２の誤差信号出力の制御をより安定化することができる。また、第３実施例の場合に、第２実施例の場合と同様に、チャージポンプ回路１２２においで、Ｐ型ＭＯＳＦＥＴ１２Ａと直列に、デッドロック時、オフになるＰ型ＭＯＳＦＥＴを設けることによって、デッドロック状態で、電源ＶDDから接地に流れる貫通電流が生じないようにして、チャージポンプ回路の消費電流を低減するとともに、回路素子を保護することができる。
【００５４】
【発明の効果】
以上説明したように、この発明の逓倍ＰＬＬ回路によれば、第１の位相／周波数比較器で、基準クロックと電圧制御発振器出力クロックを分周した第１の分周クロックの位相又は周波数を比較して、この分周クロックの位相が遅れいてるか又は進んでいるか、あるいは周波数が低いか又は高いかに応じて発生したＵＰ信号又はＤＮ信号によって電圧制御発振器の制御電圧を変化させる帰還制御を行って、分周クロック周波数を基準クロックに追従させる逓倍ＰＬＬ回路に対して、第２の位相／周波数比較器を設け、第１の分周クロックと基準クロック又は基準クロックを分周した第２の分周クロックの位相又は周波数を比較して、デッドロック状態になったとき、第１の分周クロックが出力されなくなることによって、第２のＤＮ信号を出力し、このＤＮ信号によって制御電圧を引き下げて電圧制御発振器の出力クロック周波数を低下させる制御を行うようにしたので、逓倍ＰＬＬ回路の通常動作を乱すことなしに、確実にデッドロックから回復することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である逓倍ＰＬＬ回路の構成を示すブロック図である。
【図２】本実施例におけるチャージポンプ回路の構成例を示す回路図である。
【図３】本実施例における通常動作時の各部信号を示すタイミングチャート（１）である。
【図４】本実施例における通常動作時の各部信号を示すタイミングチャート（２）である。
【図５】本実施例においてデッドロック状態から抜け出す際の動作を説明するためのタイミングチャートである。
【図６】この発明の第２実施例である逓倍ＰＬＬ回路における、チャージポンプ回路の構成を示す回路図である。
【図７】この発明の第３実施例である逓倍ＰＬＬ回路の構成を示すブロック図である。
【図８】本実施例におけるチャージポンプ回路の構成例を示す回路図である。
【図９】従来の逓倍ＰＬＬ回路の構成を示すブロック図である。
【図１０】従来の位相／周波数比較器の構成を示す回路図である。
【図１１】分周クロック信号の周波数が低いときの逓倍ＰＬＬ回路の動作を説明するためのタイミングチャートである。
【図１２】分周クロック信号の周波数が高いときの逓倍ＰＬＬ回路の動作を説明するためのタイミングチャートである。
【図１３】従来のチャージポンプ回路の構成を示す回路図である。
【図１４】従来の低域通過ろ波器の構成を示す回路図である。
【図１５】従来の逓倍ＰＬＬ回路の動作を示すタイミングチャートである。
【図１６】従来の逓倍ＰＬＬ回路においてデッドロックに陥る過程を説明するためのタイミングチャートである。
【符号の説明】
１１，１６      位相／周波数比較器（ＰＦＤ）（位相／周波数比較手段）
１２，１２１，１２２      チャージポンプ回路（ＣＰ）（チャージポンプ手段）
１３      低域通過ろ波器（ＬＰＦ）（低域通過ろ波手段）
１４      電圧制御発振器（ＶＣＯ）（電圧制御発振手段）
１５，１７      分周器（ＤＩＶ）（分周手段）
１８      制御電圧検出回路（制御電圧検出手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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