(57)【特許請求の範囲】
【請求項１】
抵抗値が固定の抵抗素子と、前記抵抗素子に印加されて時間に対して変化する電源電圧とでＭＯＳトランジスタをモデル化し、前記ＭＯＳトランジスタを含んだ論理回路の遅延時間を計算する遅延時間計算方法であって、
コンピュータが、前記ＭＯＳトランジスタのゲート電位の変化で電流が増加する第１の領域と、前記ＭＯＳトランジスタの飽和領域に対応し、ゲート電位一定で電流が漸減する第２の領域と、前記ＭＯＳトランジスタの線形領域に対応し、ゲート電位一定で電流が減少する第３の領域とで表現される前記ＭＯＳトランジスタの動作特性をモデル化した前記電源電圧を決定する第１のステップと、
コンピュータが、前記第１のステップで決定された前記電源電圧に基づいて、前記遅延時間を計算する第２のステップとを備える、遅延時間計算方法。
【請求項２】
抵抗値が固定の抵抗素子と、前記抵抗素子に印加されて時間に対して変化する電源電圧とでＭＯＳトランジスタをモデル化し、前記ＭＯＳトランジスタを含んだ論理回路の遅延時間を計算する遅延時間計算方法であって、
前記遅延時間計算方法は、
コンピュータが、前記ＭＯＳトランジスタの動作特性をモデル化した前記電源電圧の電圧波形を決定する第１のステップと、
コンピュータが、前記第１のステップで決定された前記電圧波形に基づいて、前記遅延時間を計算する第２のステップとを備え、
前記第１のステップにおいて、前記コンピュータは、
前記ＭＯＳトランジスタのゲート電位の変化によって電流が増加することをモデル化するために、第１の期間に前記電源電圧を上昇させ、
前記ＭＯＳトランジスタの飽和領域においてゲート電位一定で電流が漸減することをモデル化するために、前記第１の期間から連続する第２の期間に、前記第１の期間よりも前記電源電圧を緩やかに上昇させ、
前記ＭＯＳトランジスタの線形領域においてゲート電位一定で電流が減少することをモデル化するために、前記第２の期間から連続する第３の期間には前記電源電圧を一定とすることで、前記電圧波形を決定する、遅延時間計算方法。
【請求項３】
前記第１のステップにおいて、コンピュータが、前記第１の期間の長さΔｔ１、前記第２の期間の長さΔｔ２および、前記第１の期間の終了時点における前記電源電圧Ｖ１を決定することを特徴とする請求項２記載の遅延時間計算方法。
【請求項４】
前記電源電圧の波形は、前記第１の期間に渡っては、時間に対して直線状に上昇する電圧で表現され、前記第２の期間に渡っては、前記時間に対して前記第１の期間よりも上昇率が小さい直線状に上昇する電圧で表現されることを特徴とする請求項２また請求項３記載の遅延時間計算方法。
【請求項５】
前記第１のステップにおいて、コンピュータが、前記ＭＯＳトランジスタの入力スルーレートＴｓｌｅｗと、遅延ライブラリに記憶された遅延パラメータとに基づいて、電源電圧が０である時刻から前記電源電圧が上昇を開始するまでの時間としての固定遅延を特定することを特徴とする請求項１から請求項４のうちのいずれか１項記載の遅延時間計算方法。
【請求項６】
ＭＯＳトランジスタを含んだ論理回路が複数個直列に接続された場合において、最終段の論理回路を構成するトランジスタに対し、前記抵抗素子と、前記電源電圧とでモデル化し、コンピュータが、前記第１のステップを実行する、請求項１から請求項５のいずれか１項記載の遅延時間計算方法。
【請求項７】
抵抗値が固定の抵抗素子と、前記抵抗素子に印加されて時間に対して変化する電源電圧とでモデル化されたＭＯＳトランジスタを含んだ論理回路の遅延時間の計算をコンピュータに実行させるためのコンピュータプログラムを記録した記録媒体であって、
請求項１から請求項６のいずれか１項記載の遅延時間計算方法をコンピュータに実行させるコンピュータプログラムを記録した記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えばトランジスタで構成した論理回路の遅延時間を計算する遅延時間計算方法及び該遅延時間計算方法を実行するコンピュータプログラムを格納した記録媒体に関するものである。
【０００２】
【従来の技術】
図９から図１１は従来の遅延計算での処理フローを示す図であり、図９はインバータ（ＩＮＶ）１０１とインバータ（ＩＮＶ）１０２を配線１０３で接続した回路接続情報の抽出を示している。これ等の情報から負荷をＲＣ素子で表した回路構成情報を図１０に示すように作成する。ここで、インバータ１０１からなるソースモデル１０６を電源１０４と抵抗１０５とで表す。また、ゲート出力端からみたアドミッタンスが例えば３次の項まで一致するように、配線１０３のＲＣ分布定数回路１０７およびインバータ１０２の入力ピンの容量Ｃｇとを決めて負荷構成素子１０８を構成する。
【０００３】
上記負荷構成素子１０８を構成する抵抗および容量を有限のＲＣ素子で近似する。ここで、ＲＣ分布定数回路１０７の入力側容量を容量Ｃ２で表わすとともに、ＲＣ分布定数回路１０７の出力側容量と上記インバータ１０２における入力ピンの容量Ｃｇとを容量Ｃ１で表わし、ＲＣ分布定数回路１０７の抵抗Ｒにより、図１１に示すように、π型負荷モデル１０９を作成する。
【０００４】
さらに、ここでは、どのようなソースモデル１０６を接続したとしても、図１０の回路ネットワークを接続したときに得られるゲート出力端の電圧波形に対して、図１１の回路を解析して得られる電圧波形が近似できているようにＣ素子２個、Ｒ素子１個のπ型負荷モデルを構成する。
【０００５】
この近似方法については、先行技術文献Ｍｏｄｅｌｉｎｇ  ｔｈｅ  Ｄｒｉｖｉｎｇ−Ｐｏｉｎｔ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃ  ｏｆ  Ｒｅｓｉｓｔｉｖｅ  Ｉｎｔｅｒｃｏｎｎｅｘｔ  ｆｏｒ  Ａｃｃｕｒａｔｅ  Ｄｅｌａｙ  Ｅｓｔｉｍａｔｉｏｎ（Ｐｒｏｃ．ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｃｏｍｐｕｔｅｒ−Ａｉｅｄｅｄ−Ｄｅｓｉｇｎ、１９８９年）に説明されているので、詳細な説明は省略するが、パターンに応じてアドミッタンスＹ（Ｓ）を下流側から計算して、ゲート出力端からみたアドミッタンスＹ（Ｓ）を求め（文献Ｆｉｇｕｒｅ３、式（１９）〜式（３２）参照）、得られたアドミッタンスＹ（Ｓ）からＲ，Ｃ１，Ｃ２を決定する（文献式（１４）〜（１６）参照）。
【０００６】
このように構成した負荷モデル１０９に対して、ソースモデル１０６を接続して応答解析を行い遅延時間を決定する。ソースモデル１０６は電源１０４と抵抗１０５で表され、条件に応じた電源値／抵抗値を持つ。計算方法については、先行技術文献Ａ  Ｇａｔｅ  Ｄｅｌａｙ  Ｍｏｄｅｌ  ｆｏｒ  Ｈｉｇｈ−Ｓｐｅｅｄ−ＣＭＯＳ  Ｃｉｒｃｕｉｔｓ  （Ｐｒｏｃ．  ３１ｓｔ  ＡＣＭ／ＩＥＥＥ  Ｄｅｓｉｇｎ  Ａｕｔｏｍａｔｉｏｎ  Ｃｏｎｆｅｒｅｎｃｅ、１９９４）に詳述されているので、詳細な説明は省略する。
【０００７】
次に動作について説明する。
図１２は、インバータ１０１のトランジスタ構成図である。今、出力端子ＹのＲｉｓｅを考えるとき、入力端子Ａの電位がＬからＨに変化（Ａ→ＹのＲｉｓｅの場合）すると、ＰＭＯＳトランジスタＰ１は入力Ａの変化によりＯＦＦ状態からＯＮ状態へと遷移し、出力負荷を充電する。出力負荷の大小、つまりＰＭＯＳトランジスタＰ１のソース−ドレイン間における電位の上昇度合が、ゲート電位の変化度合に比べて遅い場合、図５に示すように、時間とともに電流が上昇する領域１に引き続いて速やかに指数関数的に電流が減少する領域３に移動する第２のパターンとなる。そして、従来のソースモデル１０６では、図１３に示すように、電源電圧が時間Δｔで０〜Ｖｄｄまで直線変化する内部電源Ｅ（ｔ）により上記第２のパターンを表現している。
次に、従来は図１１で生成した遅延計算すべきπ型負荷モデル１０９を、等価な応答をする図１４に示すＣ型負荷モデルで近似することが行われている。この場合、π型負荷モデル１０９の構成要素である抵抗Ｒによる遮蔽効果を考慮した等価容量を用いて、予め準備された入力波形の傾きと出力負荷容量を軸とする遅延テーブルから該当する位置を補間探索して求める遅延値を得ている。
【０００８】
【発明が解決しようとする課題】
従来の遅延時間計算方法は以上のように構成されているので、動作するトランジスタにより出力負荷が充電されるが、従来のモデルでは、図６に示すように、時間とともに電流が上昇する領域１の後に、電流が緩やかに減少する領域２に続き、最後に指数関数的に減少する領域３に移動する第１のパターンとなる場合もある。従来のモデルでは、図１３に示すように、電源電圧が時間Δｔで０〜Ｖｄｄまで直線変化する内部電源Ｅ（ｔ）で表現し、電流が漸減する飽和領域（領域２）を表現しないため、トランジスタの動作特性に合致した遅延計算ができないという課題があつた。  また、入力波形の傾きと出力負荷容量を軸とする２次元遅延テーブルをライブラリとして持つ必要があり、膨大なデータ量となる。テーブルを使用する場合は、補間誤差が発生する。本来解きたいπ型負荷モデルの場合、負荷テーブル軸が３つに増えるため、テーブルのデータ量がさらに大きくなり、実現不可能である。このために等価容量に換算するという手法をとっているが、等価容量に換算する誤差を生じるという課題があった。
【０００９】
この発明は上記のような課題を解決するためになされたもので、電流が漸減する飽和領域（領域２）を表現できるようにして、トランジスタの動作特性に合致した遅延計算を精度良く行うことができる遅延時間計算方法を得ることを目的とする。
【００１０】
また、この発明は上記の遅延時間計算方法を容易に利用することができるように記録した記録媒体を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係る遅延時間計算方法は、トランジスタを抵抗値が固定の抵抗素子と、時間に対して変化する電源電圧とでモデル化し、そのモデル化されたトランジスタの動作特性を、ゲート電位の変化で電流が増加する第１の領域と、トランジスタの飽和領域に対応し、ゲート電位一定で電流が漸減する第２の領域と、トランジスタの線形領域に対応し、ゲート電位一定で電流が減少する第３の領域とに分けて表現するものである。
この発明に係る遅延時間計算方法は、最終段の論理回路を構成するトランジスタの動作特性を、ゲート電位の変化で電流が増加する第１の領域と、トランジスタの飽和領域に対応し、ゲート電位一定で電流が漸減する第２の領域と、トランジスタの線形領域に対応し、ゲート電位一定で電流が減少する第３の領域とに分けて表現するものである。
この発明に係る遅延時間計算方法は、モデル化されたトランジスタの動作特性が電源電圧Ｅに上昇するに要する時間ｔ＝Δｔ１，ｔ＝Δｔ１＋Δｔ２において、Ｅ＝Ｒｓ×ｉ（ｔ）＋ｖ（ｔ）「ここで、ｉ（ｔ）は負荷モデルの充電電流、ｖ（ｔ）は負荷モデルの充電電圧」が成立し、（Ｅ−ｖ（ｔ））、ｉ（ｔ）が予め定められたゲート電位におけるＩｄｓ−Ｖｄｓ「ここで、Ｉｄｓはドレイン・ソース間電流、Ｖｄｓはドレイン・ソース間電圧」特性線上にあるという条件から、直線領域と飽和領域の境界電圧Ｖ１、この境界に達するまでの時間Δｔ１、前記飽和領域を経て電源電圧まで達する時間Δｔ２を決定するものである。
この発明に係る遅延時間計算方法は、予め定められたゲート電位におけるＩｄｓ−Ｖｄｓを折れ線でモデル化した場合の当該折れ線を特定する関数情報と、固定遅延を特定する入力スルーレートの関数情報とで構成した遅延ライブラリを用いるものである。
この発明に係る記録媒体は、この発明に係る遅延時間計算方法を実行するコンピュータプログラムを記録したものである。
【００１２】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１から図３はこの発明の実施の形態１における遅延計算の処理フローを示す図であり、インバータ１とインバータ２を配線３で接続した回路接続情報の抽出を示している。インバータ１，２はともに図１２のようにＰＭＯＳトランジスタ、ＮＭＯＳトランジスタとにより構成される。そして、図２に示すように、インバータ１からなるソースモデル６を電源４と抵抗５とで表し、配線３であるＲＣ分布定数回路７およびインバータ２の入力ピン容量Ｃｇとで負荷構成素子８を表し、全体として回路構成情報の作成を行う。
【００１３】
ついで、上記負荷構成素子８におけるＲＣ分布定数回路７の入力側容量を容量Ｃ２で表わすとともに、ＲＣ分布定数回路７の出力側容量と上記入力ピンの容量Ｃｇとの合成容量を容量Ｃ１で表わし、ＲＣ分布定数回路７の抵抗Ｒにより、図３に示すように、負荷モデル９を作成するもので、ここまでの構成は前記した従来の図９〜図１１と同じである。
【００１４】
この発明は電源電圧Ｅに時間依存性を持たせることで、ソースモデル６をトランジスタのソース抵抗の時間依存性を表現するモデル（以下、Ｅ（ｔ）モデルと称する）とし、図４に示すように電源電圧を折れ線による電圧波形で表現したもので、時間Δｔ１を要して電圧が０→Ｖ１まで直線変化する形式で表すとともに、時間Δｔ２を要して電圧がＶ１→Ｖｄｄまで直線変化する形式で表すものである。
【００１５】
また、上記Ｅ（ｔ）モデルは、出力ピンから負荷へ流れ込む電流を合わせ込むモデルであるので、電流波形を考慮しながらＥ（ｔ）の形状を決定する。電流波形には、セルの駆動能力と負荷の重さによって、図５に示すように、時間とともに電流が上昇する領域１の後に、電流が緩やかに減少する領域２が続き、最後に指数関数的に減少する領域３に移動する第１のパターンと、時間とともに電流が上昇する領域１に引き続いて速やかに指数関数的に電流が減少する領域３に移動する第２のパターンが存在する。
【００１６】
次にこのような電流特性を示すＥ（ｔ）モデルの波形を考察する。まず領域３は線形領域で回路の時定数で決まる電流が流れる領域であるので、Ｅ（ｔ）＝Ｅを当てることができる。従って領域１と領域２に異なる波形のＥ（ｔ）を与えればよいと考えられる。Ｅ（ｔ）は領域１、領域２のそれぞれに対して、時間に関して異なる関数（但し、両方の関数は領域１，２に対応する時間点で連続している）にて表現されるが、この実施例では、図４のように計算の容易性を考慮して２つの領域に異なる傾きの連続する直線を与える。
Ｅ（ｔ）が上昇を開始する時間は、ｔ＝０の位置とは必ずしも一致しない。この時間を固定遅延ｔ0 とする。すなわち、Ｅ（ｔ）の波形は、固定遅延ｔ0 経過後、最初のΔｔ1 の時間でＥ（ｔ）はＶ1 まで上昇し、その後のΔｔ2 でＥまで上昇する折れ線として定義し、ｔ0 、Δｔ1 、Ｖ1 、Δｔ2 を回路応答を記述するパラメータとする。
つまり、予め定められたゲート電位におけるＩｄｓ−Ｖｄｓ折れ線を特定する関数情報Δｔ1 、Ｖ1 、Δｔ2 と、固定遅延ｔ0 を特定する入力スルーレートＴｓｌｅｗの関数情報（予め抽出された遅延パラメータとして記述される量）とで構成した遅延ライブラリを用いることにより、遅延テーブルを作成するための膨大なライブラリ量を必要としない。入力波形が０又はＶｄｄに変化し終えたと見做す時間をＴｓｌｅｗとしたとき、固定遅延ｔ0 はＴｓｌｅｗの関数で表現でき、例えばｔ0 （Ｔｓｌｅｗ）＝Ｋ10＋Ｋ20・Ｔｓｌｅｗα の式で近似できる。この場合、固定遅延ｔ0 を特定する入力スルーレートの関数情報として、遅延ライブラリに記憶される遅延パラメータは、このＫ10、Ｋ20、α等である。
【００１７】
パターン２の場合は、領域２が存在しない。この場合は、Δｔ2 ＝０、Ｖ1 ＝Ｅとして、直接領域１から領域３に移動するＥ（ｔ）の波形を与える。
【００１８】
図４のＥ（ｔ）の波形を用いた場合の、モデルのゲート出力ｖ2 （ｔ）は波形立ち上がり時次のように記述される。
【数１】
0004462745.tif 000002
とし、
【数２】
0004462745.tif 000003
ｖ2 （ｔ）のモデル波形記述は、関数ｆ，ａを定義したとき、
＜ｃａｓｅ１＞  Δｔ1 ＝０の時
【数３】
0004462745.tif 000004
＜ｃａｓｅ２＞  Δｔ2 ＝０の時
【数４】
0004462745.tif 000005
＜ｃａｓｅ３＞  Δｔ1 、Δｔ2 ≠０の時
【数５】
0004462745.tif 000006
【００１９】
以下、Ｉｄｓ−Ｖｄｓ折れ線を特定する関数情報Δｔ1 、Ｖ1 、Δｔ2 の決定について説明する。図５のトランジスタの動作点の移動を見ると、領域１→領域２、領域１→領域３、領域２→領域３の３つの境界が存在する。この時のトランジスタの動作点はいずれもＶｇｓ＝ＶｄｄのＩｄｓ−Ｖｄｓ特性上にあることに気付く。言い換えれば境界条件を決定するには、Ｖｇｓ＝Ｖｄｄ時のＩｄｓ−Ｖｄｓ特性があればよいということになる。このうち領域３は、ＭＯＳトランジスタの線形領域に対応し、モデルの動作原理から固定値抵抗Ｒｓで充放電するので、領域３のＩｄｓ−Ｖｄｓ特性は、Ｉｄｓ＝Ｖｄｓ／Ｒｓで記述されなければならない。領域２はＭＯＳトランジスタの飽和領域に対応し、電流が漸減する領域として記述される。これらの特徴を的確に表すために、Ｖｇｓ＝Ｖｄｄ時のＩｄｓ−Ｖｄｓ特性を、Ｒｓ、Ｉ0 、Ｉ1 を用いて図６のように表す。このモデルでは、Ｖｄｓ≦ＲｓＩ1 の領域を線形領域、Ｖｄｓ＞ＲｓＩ1 の領域を飽和領域と見ることになる。またＶｄｓ＝Ｖｄｄ時の飽和電流Ｉ0 を別に定義することで、飽和領域でＶｄｓが減少する（ｖ2 が上昇する）に従って電流が漸減する特性を持たせる。
【００２０】
Δｔ1 、Ｖ1 、Δｔ2 の決定では、このＲｓ、Ｉ0 、Ｉ1 があらかじめ抽出されたパラメータとして記述される量となる。
【００２１】
１．Δｔ1 の決定
まず最初にΔｔ1 を決定する。Δｔ1 の決定では、まずパターン２を仮定する。図３に示したＥ（ｔ）モデルの回路図から
Ｅ（ｔ）＝ｖ2 （ｔ）＋Ｒｓｉ（ｔ）                  （６）
の関係があることが分かる。パターン２を仮定しているので、領域１→領域３へ移動することになる。領域１と領域３の境界ｔ＝ｔ0 ＋Δｔ1 では、Ｅ（ｔ0 ＋Δｔ1 ）＝Ｅとなるので、
ｖ2 （ｔ0 ＋Δｔ1 ）＋Ｒｓｉ（ｔ0 ＋Δｔ1 ）＝Ｅ        （７）
を満たす。
ｖ2 （ｔ0 ＋Δｔ1 ）は、パターン２を仮定しているので、Δｔ2 ＝０であるから、（４）式の値を使う。
【数６】
0004462745.tif 000007
ｉ（ｔ0 ＋Δｔ1 ）は飽和領域の電流である。ｉ（ｔ）は次のように考える。
（１）最も簡単なトランジスタモデルによれば、ｉ∝（Ｖｇｓ−Ｖｔｈ）2 であり、Ｖｇｓを１次式で近似すればｉ∝ｔ2 となる。
（２）固定遅延の考察を考慮すれば、ｔ＝ｔ0 でｉ＝０でなければならない。
（３）１次式近似を使えば、ｔ＝Ｔｓｌｅｗの位置でＶｇｓ＝Ｖｄｄとなり、図６のＩｄｓ−Ｖｄｓ特性になる。また、その時の電流値はＶｇｓ＝Ｖｄｄ時の線形領域と飽和領域の境界電流値Ｉ1 である。
したがってｔ＝Ｔｓｌｅｗでｉ＝Ｉ1 となる。
この条件を満たす式は、
【数７】
0004462745.tif 000008
である。ｉ（ｔ0 ＋Δｔ1 ）にはこの式を用いる。
【００２２】
これらの式を（７）式に代入すれば、次の関係式が得られる。
【数８】
0004462745.tif 000009
この式はΔｔ1 ＞０で解を１つ持つ。
【００２３】
ただし、（１０）式の解が、Δｔ1 ＞Ｔｓｌｅｗ−ｔ0 となるとき、ｉ（ｔ0 ＋Δｔ1 ）＞Ｉ1 となり図６のＩｄｓ−Ｖｄｓ特性から逸脱する（領域１と領域３の境界は、Ｒｓで決まる傾きの直線上になければならない）。この状態は領域１→領域２の移動が起こったために、「動作パターンがパターン２である」という仮定が崩れたためである。この場合はパターン１として処理しなければならない。パターン１では、領域１→領域２の境界がｔ＝ｔ0 ＋Δｔ1 に当たり、Ｖｇｓ＝Ｅとなる時間である。Ｖｇｓに同じ１次式を使用すれば、その時間はｔ＝Ｔｓｌｅｗであり、従ってΔｔ1 ＝Ｔｓｌｅｗ−ｔ0 の関係が成立する。
【００２４】
もう１つ例外として、Ｔｓｌｅｗ−ｔ0 ≦０となる場合がある。この場合は、出力電流が流れる状態にするのに時間がかかり、出力電流が流れ始めたときにはすでにＶｇｓ＝Ｅであるという状態として理解される。モデルでは、この状態の時は瞬時にＶｇｓ＝ＶｄｄのＩｄｓ−Ｖｄｓ特性に移動すると考えられる。したがって領域１は存在せず、領域２より始まるモデルとなる。つまりΔｔ1 ＝０である。
【００２５】
以上を整理すると、Δｔ1 は、
（１）ｃａｓｅ１・・・Ｔｓｌｅｗ−ｔ0 ≦０の時
Δｔ1 ＝０
（２）ｃａｓｅ２・・・０＜Δｔ1 ≦Ｔｓｌｅｗ−ｔ0 の時
【数９】
0004462745.tif 000010
を満たすΔｔ1 
（３）ｃａｓｅ３・・・（１１）式の解がΔｔ1 ＞Ｔｓｌｅｗ−ｔ0 の時
Δｔ1 ＝Ｔｓｌｅｗ−ｔ0 
となる。
【００２６】
２．Ｖ1 の決定
Ｖ1 の場合にも次の関係式が成立する。
ｖ2 （ｔ0 ＋Δｔ1 ）+Ｒｓｉ（ｔ0 ＋Δｔ1 ）＝Ｖ1     （１２）
この（１２）式をもとにＶ1 を決定する。
（１）ｃａｓｅ１・・・Δｔ1 ＝０の時
ｔ＝ｔ0 ですでにＶｇｓ＝Ｖｄｄとなっている場合であるから、ｉ（ｔ0 ）は図６のＩｄｓ−Ｖｄｓ特性上にある。また固定遅延の定義からｖ2 （ｔ0 ）＝０であるから、Ｖｄｓ＝Ｖｄｄとなり、ｉ（ｔ0 ）＝Ｉ0 でなければならないことが分かる。従って
Ｖ1 ＝ＲｓＩ0                                     （１３）
となる。
（２）ｃａｓｅ２・・・０＜Δｔ1 ≦Ｔｓｌｅｗ−ｔ0 の時
この場合は領域１→領域３に移動するパターン２である。従って
Ｖ1 ＝Ｅ                                          （１４）
となる。
（３）ｃａｓｅ３・・・Δｔ1 ＝Ｔｓｌｅｗ−ｔ0 の時
この条件の場合、パターン１に相当し、ｔ＝ｔ0 ＋Δｔ1 でＶｇｓ＝Ｖｄｄであり、また０＜ｖ2 （ｔ0 ＋Δｔ1 ）＜ＲｓＩ1 となるので、動作点は図７の位置にくる。この時，ｉ（ｔ0 ＋Δｔ1 ）は
【数１０】
0004462745.tif 000011
となる。
また、ｖ2 （ｔ0 ＋Δｔ1 ）は、（５）式を用いて、
【数１１】
0004462745.tif 000012
となる。
（１２）、（１５）、（１６）の３式から、Ｖ1 は、
【数１２】
0004462745.tif 000013
となる。
【００２７】
３．Δｔ2 の決定
ｃａｓｅ２の場合はパターン２であり、Δｔ2 は０となる。ｃａｓｅ１およびｃａｓｅ３の場合については、領域２→領域３の境界においても
0004462745.tif 000014
が成立する。領域２はＶｇｓ＝Ｖｄｄの飽和領域であり、領域３との境界では、ｉ＝Ｉ1 となる。ｖ2（ｔ0 ＋Δｔ1 ＋Δｔ2 ）の式は、他と同様に前記（３）式（ｃａｓｅ１の場合）や（５）式（ｃａｓｅ３の場合）を使用する。
【００２８】
従って、ｃａｓｅ１、ｃａｓｅ３の場合のΔｔ2 は、
ｖ2 （ｔ0 ＋Δｔ1 ＋Δｔ2 ）＋ＲｓＩ1 ＝Ｅ          （１９）
を満たす。ｃａｓｅ１、ｃａｓｅ３の場合、（１９）式はΔｔ2 ＞０の解を１つ持つ。
【００２９】
以上から各場合について、決定式をまとめると、
＜ｃａｓｅ１＞  Ｔｓｌｅｗ−ｔ0 ≦０の時
Δｔ1 ＝０
Ｖ1 ＝ＲｓＩ0 
ｖ2 （ｔ0 ＋Δｔ1 ＋Δｔ2 ）ＲｓＩ1 ＝Ｅを満たすΔｔ2 
＜ｃａｓｅ２＞  ０＜Δｔ1 ≦Ｔｓｌｅｗ−ｔ0 の時（ただしΔｔ1 は下記式を解いた結果）
【数１３】
0004462745.tif 000015
＜ｃａｓｅ３＞  （２０）式の第１の解がΔｔ1 ＞Ｔｓｌｅｗ−ｔ0 となる時
【数１４】
0004462745.tif 000016
となる。
この考え方は、波形の立ち上がり／立ち下がりによらず同じである。
【００３０】
以上のように、この実施の形態１によれば、電圧源を時間と共に変化する２種類の直線の組み合せで表現するようにしたので、トランジスタの飽和領域で電流が漸減する動作を正確に反映でき、精度よく遅延計算を行うことができる。
【００３１】
実施の形態２．
多段セルへの対応
これまで述べてきた計算手法は、全て入力が直接出力トランジスタのゲートを制御する場合である。ところが、セルの中には例えばドライバセルのように、入力を制御したトランジスタのドレインが、次のトランジスタの入力を制御して、出力トランジスタが動作するタイプのものがある。前者の場合を１段のセル、後者の場合を多段のセルと呼ぶことにする。
【００３２】
多段のセルであっても、最終段に関しては１段のセルの計算手法が成り立つ。従って最終段については、１段のセルと同じ計算を行う。このためには、内部ノードの最終段の入力について、Ｖｔｈとなる時間およびＴｓｌｅｗの値が分かっていなければならない。これを図８を用いて考察する。
【００３３】
Ｖｔｈ−ｎはセル（インバータ）内のＮＭＯＳトランジスタのしきい値電圧、Ｖｔｈ−ｐはセル（インバータ）内のＰＭＯＳトランジスタのしきい値電圧をそれぞれ示す。ＴｓｌｅｗＰは前段セルの入力波形がＶｔｈ−ｎから電源電圧Ｖｄｄに達するまでの時間であり、Ｔｓｌｅｗは前段セルの出力波形（最終段セルの入力波形）がＶｔｈ−ｐから接地電圧０Ｖに達するまでの時間である。
まず前段のセルの波形から、該当セルの時刻０およびＴｓｌｅｗp を決定することができる。最終段の計算の基準時間は、セルの入力より遅れるので、この遅れ時間をｔmlt とする。また最終段のＴｓｌｅｗもＴｓｌｅｗp とは異なる。
【００３４】
多段セルでは、Ｔｓｌｅｗを使用して求めた遅延にｔmlt を加算すれば、遅延を決定できることになるので、多段セルではＴｓｌｅｗおよびｔmlt を求める方法を決定すればよい。Ｔｓｌｅｗ、ｔmlt とも内部ノードの値であるので、出力Ｙに接続された負荷には依存しないと考えられる。従って、これらは入力Ａの波形形状を表すＴｓｌｅｗp のみの関数となる。１段セルの固定遅延同様に、Ｔｓｌｅｗp が増加すればｔmlt 、Ｔｓｌｅｗとも増加すると考えられる。そこで、多段セルの内部遅延は、
【数１５】
0004462745.tif 000017
多段セルの内部Ｔｓｌｅｗは、
【数１６】
0004462745.tif 000018
とそれぞれ表すことにする。Ｋ1m、Ｋ2m、αm 、Ｋ1t、Ｋ2t、αt は予め抽出される遅延パラメータであり、これらの遅延パラメータは遅延ライブラリに記憶されている。ｔmlt 、Ｔｓｌｅｗはこの遅延ライブラリを用いることにより得られる。
【００３５】
遅延計算においては、多段セル／１段セルで内部ノードの計算の有無を切り替えても良いが、１段のセルの場合、（２２）、（２３）式において、
【数１７】
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と定義すれば、ｔmlt ＝０、Ｔｓｌｅｗ＝Ｔｓｌｅｗp となり両者を区別なく取り扱うことができる。
【００３６】
以上のように、この実施の形態２によれば、セル内で論理段（ＣＭＯＳ論理ゲート）を複数持つ場合には、最終段とそれ以外の前段部分に分割して、最終段のゲート入力波形を計算することにより、上記の電圧源の折れ点を積度良く計算することができる。
【００３７】
実施の形態３．
上記実施の形態１、２の遅延時間計算方法を実行するコンピュータプログラムを記録媒体に記録しておくもので、この記録内容を読み出すことにより、直ちにこの発明の遅延時間計算方法を実施することができる。
【００３８】
【発明の効果】
以上のようにこの発明によれば、トランジスタを抵抗値が固定の抵抗素子と、時間に対して変化する電源電圧とでモデル化し、そのモデル化されたトランジスタの動作特性を、ゲート電位の変化で電流が増加する第１の領域と、トランジスタの飽和領域に対応し、ゲート電位一定で電流が漸減する第２の領域と、トランジスタの線形領域に対応し、ゲート電位一定で電流が減少する第３の領域とに分けて表現するように構成したので、トランジスタの飽和領域で電流が漸減する動作を正確に反映でき、精度よく遅延計算を行うことができるという効果がある。
【００３９】
この発明によれば、最終段の論理回路を構成するトランジスタの動作特性を、ゲート電位の変化で電流が増加する第１の領域と、トランジスタの飽和領域に対応し、ゲート電位一定で電流が漸減する第２の領域と、トランジスタの線形領域に対応し、ゲート電位一定で電流が減少する第３の領域とに分けて表現するように構成したので、複数個直列に接続された最終段の論理回路を構成するトランジスタの動作特性を精度良く計算することができるという効果がある。
【００４０】
この発明によれば、モデル化されたトランジスタの動作特性が電源電圧Ｅに上昇するに要する時間ｔ＝Δｔ１，ｔ＝Δｔ１＋Δｔ２において、Ｅ＝Ｒｓ×ｉ（ｔ）＋ｖ（ｔ）が成立し、（Ｅ−ｖ（ｔ））、ｉ（ｔ）が予め定められたゲート電位におけるＩｄｓ−Ｖｄｓ特性線上にあるという条件から、直線領域と飽和領域の境界電圧Ｖ１、この境界に達するまでの時間Δｔ１、前記飽和領域を経て電源電圧まで達する時間Δｔ２を決定するように構成したので、トランジスタの動作特性を精度良く計算することができるという効果がある。
【００４１】
この発明によれば、予め定められたゲート電位におけるＩｄｓ−Ｖｄｓを折れ線でモデル化した場合の当該折れ線を特定する関数情報と、固定遅延を特定する入力スルーレートの関数情報とを構成したライブラリを用いるように構成したので、従来のようにπ型負荷モデルをＣ型負荷モデルに近似する必要がなく、近似による誤差、遅延テーブルによる補間誤差等がなく、また、遅延テーブルを作成するための膨大なライブラリ量を必要としないという効果がある。
【００４２】
この発明によれば、この発明の遅延時間計算方法を実行するコンピュータプログラムを記録媒体に記録するように構成したので、この記録内容を読み出すことにより、この発明の遅延時間計算方法を容易に実施することができるという効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１における回路接続情報の抽出図である。
【図２】  回路構成情報の作成図である。
【図３】  負荷モデルの生成図である。
【図４】  時間に対する電源電圧の変化を示す特性図である。
【図５】  電流波形のパターン図である。
【図６】  Ｅ（ｔ）モデルの１ｄｓ対Ｖｄｓ特性図である。
【図７】  動作点説明図である。
【図８】  多段セルの遅延計算説明図である。
【図９】  従来の回路接続情報の抽出図である。
【図１０】  回路構成情報の作成図である。
【図１１】  負荷モデルの生成図である。
【図１２】  ２入力インバータ回路のトランジスタ回路の論理パスの説明図である。
【図１３】  遅延計算すべきπ型負荷モデルに近似したＣ型負荷モデル図である。
【図１４】  従来における時間に対する電源電圧の変化を示す特性図である。
【符号の説明】
１，２  インバータ、３  配線、４  電源、５  抵抗、６  ソースモデル、７ＲＣ分布定数回路、８  負荷構成素子、９  負荷モデル、Ｃｇ  入力ピン容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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