(57)【特許請求の範囲】
【請求項１】
昇降機用の制御情報をアドレスを指定してマスタ局からスレーブ局にサイクリックシリアル伝送する昇降機制御伝送システムにおいて、前記マスタ局は、前記制御情報を作成する演算手段と、前記演算手段で作成された制御情報がアドレスに対応して設定された設定テーブルを記憶する記憶手段と、前記設定テーブルの小さい値のアドレスから順次大きい値のアドレスを送信する伝送制御手段とを備え、前記スレーブ局は、自己が管轄する昇降機の制御情報がアドレスに対応して設定された複数個の設定テーブルを記憶する記憶手段と、前記マスタ局から受信したアドレスが設定テーブル内の最大値より小さい場合はその設定テーブル内の該当のアドレスで指定された応答動作を行い、設定テーブル内の最大値より大きい場合は次の設定テーブルを順次読み出していく伝送制御手段とを備えたことを特徴とする昇降機制御伝送システム。
【請求項２】
前記マスタ局の伝送制御手段は、一つのアドレスの送信を終えてから前記スレーブ局からの応答データが戻るまでの時間を監視し、その時間が予め設定されたタイムアウト時間を越えた場合は、伝送異常と判断しそのアドレスに関する処理を終了することを特徴とする請求項１に記載のことを特徴とする昇降機制御伝送システム。
【請求項３】
前記タイムアウト時間は、前記マスタ局の演算手段により可変に設定されることを特徴とする請求項２に記載の昇降機制御伝送システム。
【請求項４】
前記マスタ局の伝送制御手段は、一つのアドレスを送信後、前記タイムアウト時間が経過するまでは次のアドレスを送信しないようにし、前記スレーブ局の伝送制御手段は、前記タイムアウト時間範囲内に複数個のアドレスを受信した場合は伝送異常と判断することを特徴とする請求項２に記載の昇降機制御伝送システム。
【請求項５】
前記マスタ局の伝送制御手段は、伝送異常の検出回数をカウントすることを特徴とする請求項２または請求項４に記載の昇降機制御伝送システム。
【請求項６】
前記マスタ局の伝送制御手段は、前記スレーブ局にテストモード指令を送り、前記スレーブ局からのテスト応答データに基づいて伝送異常の発生の有無を判定することを特徴とする請求項１に記載の昇降機制御伝送システム。
【請求項７】
前記スレーブ局は、前記マスタ局の伝送制御手段から伝送確認信号を受信したときフリッカ表示する伝送正常表示手段を備えたことを特徴とする請求項１に記載の昇降機制御伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、昇降機の制御情報をマスタ局とスレーブ局との間で伝送し昇降機を制御する昇降機制御伝送システムに関するものである。
【０００２】
【従来の技術】
一般に、昇降機の制御は複数の制御装置が設けられ、そのうちのマスタ局からスレーブ局に指令を出力して昇降機を制御するようにしている。例えば、複数台の昇降機を制御する場合に、各々の昇降機ごとに制御装置を設け、これらを伝送路で接続し、そのうちの１台の制御装置をマスタ局とし、他の制御装置をスレーブ局として構成した昇降機制御伝送システムがある。このような昇降機制御伝送システムでは、制御情報をサイクリックにマスタ局とスレーブ局との間で交換するようにしている。
【０００３】
この場合、マスタ局から伝送路にアドレス情報を送り、そのアドレスに対応したスレーブ局が入出力の応答することになる。すなわち、スレーブ局では、アドレス情報を受信すると、予め記憶された設定テーブルから順次アドレスを読み出し、受け取ったアドレスが自己の設定テーブルの割り当て範囲内にあるかの判断を行い、割り当て範囲にある場合には、そのアドレスの内容に従って応答する。なお、設定テーブルには、アドレスの開始、終了、入出力設定等の内容が記憶されている。
【０００４】
【発明が解決しようとする裏頚】
しかし、スレーブ局では受信したアドレスが自己の設定テーブルの割り当て範囲であるか否かについて、設定テーブルの先頭のアドレスから順次アドレスを読み出して判断しているので、設定テーブルの最後に読み出されるアドレスが送られてきた場合には、応答に時間がかかっている。このため、システム全体の伝送効率が大きく低下する恐れがある。
【０００５】
そこで、設定テーブルを複数個の設定テーブルに分割し、各々の設定テーブルごとに比較手段を設け、受け取ったアドレスが自己の設定テーブルの割り当て範囲内に有るか否かを判断することも考えられる。この場合には、並列処理で割り当て範囲であるか否かの判断ができるが、比較手段が設定テーブル数だけ必要となり、回路構成が複雑となりコスト的にも不利となる。
【０００６】
本発明の目的は、複雑な構成となることが避けられ、システム全体の伝送効率を高めることができる昇降機制御伝送システムを提供することである。
【０００７】
【課題を解決するための手段】
請求項１の発明に係わる昇降機制御伝送システムは、昇降機用の制御情報をアドレスを指定してマスタ局からスレーブ局にサイクリックシリアル伝送する昇降機制御伝送システムにおいて、前記マスタ局は、前記制御情報を作成する演算手段と、前記演算手段で作成された制御情報がアドレスに対応して設定された設定テーブルを記憶する記憶手段と、前記設定テーブルの小さい値のアドレスから順次大きい値のアドレスを送信する伝送制御手段とを備え、前記スレーブ局は、自己が管轄する昇降機の制御情報がアドレスに対応して設定された複数個の設定テーブルを記憶する記憶手段と、前記マスタ局から受信したアドレスが設定テーブル内の最大値より小さい場合はその設定テーブル内の該当のアドレスで指定された応答動作を行い、設定テーブル内の最大値より大きい場合は次の設定テーブルを順次読み出していく伝送制御手段とを備えたことを特徴とする。
【０００８】
請求項１の発明に係わる昇降機制御伝送システムにおいては、マスタ局の伝送制御手段は、記憶手段に記憶された設定テーブルの小さい値のアドレスから順次大きい値のアドレスを送信する。スレーブ局の伝送制御手段は、マスタ局から受信したアドレスがスレーブ局の記憶手段に記憶された設定テーブル内の最大値より大きいか否かを判定し、小さい場合はその設定テーブル内の該当のアドレスで指定された応答動作を行い、設定テーブル内の最大値より大きい場合は次の設定テーブルを順次読み出していく。これにより、設定テーブル単位で受信したアドレスが割り当てられているか否かを判定するので、スレーブ局の応答動作時間を短くでき、システム全体の伝送効率を高めることができる。
【０００９】
請求項２の発明に係わる昇降機制御伝送システムは、請求項１の発明において、前記マスタ局の伝送制御手段は、一つのアドレスの送信を終えてから前記スレーブ局からの応答データが戻るまでの時間を監視し、その時間が予め設定されたタイムアウト時間を越えた場合は、伝送異常と判断しそのアドレスに関する処理を終了することを特徴とする。
【００１０】
請求項２の発明に係わる昇降機制御伝送システムにおいては、請求項１の発明の作用に加え、マスタ局で一つのアドレスの送信を終えてから、スレーブ局からの応答データが戻るまでの時間を監視し、時間オーバーの場合は伝送異常としてそのアドレスに対する処理を打ち切る。これにより、動作進行停止が発生することを防止できる。
【００１１】
請求項３の発明に係わる昇降機制御伝送システムは、請求項２の発明において、前記タイムアウト時間は、前記マスタ局の演算手段により可変に設定されることを特徴とする。
【００１２】
請求項３の発明に係わる昇降機制御伝送システムにおいては、請求項２の発明の作用に加え、タイムアウト時間はマスタ局の演算手段で変更可能とする。これにより、伝送路距離が延びた場合にその伝送路距離に適切なタイムアウト時間が設定でき、誤ったタイムアウト異常を防止できる。
【００１３】
請求項４の発明に係わる昇降機制御伝送システムは、請求項２の発明において、前記マスタ局の伝送制御手段は、一つのアドレスを送信後、前記タイムアウト時間が経過するまでは次のアドレスを送信しないようにし、前記スレーブ局の伝送制御手段は、前記タイムアウト時間範囲内に複数個のアドレスを受信した場合は伝送異常と判断することを特徴とする。
【００１４】
請求項４の発明に係わる昇降機制御伝送システムにおいては、請求項２の発明の作用に加え、マスタ局の伝送制御手段は、アドレスの伝送路への送信後、タイムアウト時間経過するまでは、次のアドレスを送信しない。これにより、スレーブ局にてアドレス受信後タイムアウト時間範囲内にアドレスデータを受信した場合は、伝送異常と判断するので、受信異常の判別能力が強化できる。
【００１５】
請求項５の発明に係わる昇降機制御伝送システムは、請求項２または請求項４の発明において、前記マスタ局の伝送制御手段は、伝送異常の検出回数をカウントすることを特徴とする。
【００１６】
請求項５の発明に係わる昇降機制御伝送システムにおいては、請求項２または請求項４の発明の作用に加え、伝送異常の検出回数をカウントして保持しておくので、異常発生解析の切り分けを容易にすることができる。
【００１９】
請求項６の発明に係わる昇降機制御伝送システムは、請求項１の発明において、前記マスタ局の伝送制御手段は、前記スレーブ局にテストモード指令を送り、前記スレーブ局からのテスト応答データに基づいて伝送異常の発生の有無を判定することを特徴とする。
【００２０】
請求項６の発明に係わる昇降機制御伝送システムにおいては、請求項１の発明の作用に加え、マスタ局の伝送制御手段からテストモード指令を送り、スレーブ局では自己のアドレスが来た場合にはテスト応答データを送り返し、マスタ局で伝送が正しいか否かを判別する。これにより、伝送機能が正常であるか否かの判別ができる。
【００２１】
請求項７の発明に係わる昇降機制御伝送システムは、請求項１の発明において、前記スレーブ局は、前記マスタ局の伝送制御手段から伝送確認信号を受信したときフリッカ表示する伝送正常表示手段を備えたことを特徴とする。
【００２２】
請求項７の発明に係わる昇降機制御伝送システムにおいては、請求項１の発明の作用に加え、スレーブ局は伝送確認信号の受信時にフリッカ表示する。これにより伝送状態を表示することができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。図１は本発明の第１の実施の形態に係わる昇降機制御伝送システムの構成図である。
【００２４】
図１において、マスタ局１と複数台のスレーブ局２は伝送路で接続され、基本的に同じ要素で構成されている。すなわち、マスタ局１およびスレーブ局２は、複数台の昇降機に対してそれぞれ１台づつ設けられた制御装置に対応し、いずれか１台の制御装置がマスタ局１となっている。
【００２５】
例えば、ビルの各階床に４台の昇降機が設けられ群管理制御を行う場合には、そのうちの１台の制御装置がマスタ局１となり、そのマスタ局１から制御情報がサイクリックにスレーブ局２に送信され、マスタ局１とスレーブ局２との間で制御情報を交換するようにしている。
【００２６】
マスタ局１は、昇降機の制御情報を作成すると共に各種演算を行う演算手段３ａと、演算手段３ａで作成された制御情報が格納された設定テーブル５ａを記憶する記憶手段４ａと、設定テーブル５ａの小さい値のアドレスから順次大きい値のアドレスを送信する伝送制御手段６ａとを備えている。そして、アドレスを指定してマスタ局１からスレーブ局２にサイクリックシリアル制御情報を伝送する。
【００２７】
一方、スレーブ局２は、自己が管轄する昇降機の制御情報を作成すると共に各種演算を行う演算手段３ｂと、自己が管轄する昇降機の制御情報がアドレスに対応して設定された複数個の設定テーブル５ｂを記憶する記憶手段４ｂと、マスタ局１から受信したアドレスが設定テーブル内の最大値より小さい場合はその設定テーブル５ｂ内の該当のアドレスで指定された応答動作を行い、設定テーブル５ｂ内の最大値より大きい場合は次の設定テーブルを順次読み出していく伝送制御手段６ｂとを備えている。
【００２８】
ここで、設定テーブル５ａに保管される送信アドレスは、あくまで昇順にセットされ、重なることはないようになっている。そこで、マスタ局１の伝送制御手段６ａは、昇順でアドレスを伝送路に送信する。
【００２９】
スレーブ局２の伝送制御手段６ｂでは、伝送路からアドレスを取り込み、自己の設定テーブル５ｂのうち最初に取り出した設定テーブル５ｂ内の最終アドレスと比較して、伝送路から受信したアドレスが最終アドレスより大きいか否かを判定する。受信したアドレスが最終アドレスより大きい場合には、順次、次の設定テーブルを読み出して行く。一方、受信したアドレスが最終アドレスより小さい場合には、その設定テーブル５ｂに割り当てのアドレスがあると判断して、そのアドレスの内容に従って応答動作を行う。これにより、すべての設定テーブル５ｂを先頭から順次読み出して行く方式に比べ応答を短時間とすることができ、また、各々の設定テーブル５ｂを同時に処理する方式に比べ、演算処理を簡単にすることが可能となる。
【００３０】
また、マスタ局の伝送制御手段では、設定テーブル５ａのアドレスを送信するに当たり、一つのアドレスの送信を終えてからスレーブ局からの応答データが戻るまでの時間を監視する。そして、その時間が予め設定されたタイムアウト時間を越えた場合は、伝送異常と判断しそのアドレスに関する処理を終了する。つまり、そのアドレスに関する伝送処理を途中で打ち切る。そして、次のアドレスを送信することになる。これにより、一つのアドレスの伝送異常の発生によりシステム全体の動作が停止してしまうことを防止できるようにしている。
【００３１】
この場合のタイムアウト時間は、マスタ局１の演算手段３ａにより可変に設定できるようにしており、伝送路距離が延びた場合にその伝送路距離に適切なタイムアウト時間が設定できるようにしている。これにより、適応範囲の広いシステムの構築が可能となり、また、誤ったタイムアウト異常を防止できる。
【００３２】
また、マスタ局１の伝送制御手段６ａでは、一つのアドレスを送信後、タイムアウト時間が経過するまでは次のアドレスを送信しないようにしている。これは、スレーブ局２の伝送制御手段６ｂにおいて、タイムアウト時間範囲内に複数個のアドレスを受信した場合は伝送異常と判断できるようにするためである。つまり一つのアドレスが来るべき時間の範囲で、複数個のアドレスが来る場合の異常検出が可能となり、通常の異常検出レベルをより強化できる。また、マスタ局１の伝送制御手段６ａでは、伝送異常の検出回数をカウントし、後の異常解析に使用する。つまり、特別な異常発生対応メッセージの通信を行う必要がなく、伝送異常の解析を可能としている。
【００３３】
また、マスタ局１はテストモードにてスレーブ局２が正常に動作するか否かを判断できるようにしている。すなわちマスタ局１の伝送制御手段６ａは、スレーブ局２にテストモード指令を送り、スレーブ局２からのテスト応答データに基づいて伝送異常の発生の有無を判定する。スレーブ局２では、マスタ局１から自己のアドレスが来た場合には、テスト応答データを送り返し、マスタ局１の伝送制御手段２では、そのテスト応答データに基づき伝送が正しいか否かを判別する。これにより、伝送機能が正常であるか否かの判別ができる。
【００３４】
テストモード指令に代えて、マスタ局１の伝送制御手段６ａから伝送確認信号を送信し、スレーブ局において、マスタ局１の伝送制御手段６ａから伝送確認信号を受信したとき、つまり正常に伝送確認信号を受信したときは、スレーブ局２の伝送正常表示手段（図示省略）にフリッカ表示することも可能である。この場合には、スレーブ局２において容易に伝送状態を把握することができる。
【００３５】
次に、図２は、マスタ局１で使用される設定テーブル５ａの説明図である。例えば、設定テーブル５ａは、ｎ個の伝送テーブル１〜伝送テーブルｎを持ち、各々の伝送テーブルは、それぞれ開始アドレス、終了アドレス、伝送種別から構成されている。
【００３６】
伝送種別は、“トーカ”、“リスナ”、“設定・同報“、“テーブル終了”等からなり、後述のテストモード動作では“トーカ”、“リスナ“設定のみのテストチェック伝送を行う。また、“設定・同報”設定では、マスタ局１でトーカ動作を行う。“テーブル終了”設定の場合は、伝送動作は実行せず、一定時間経過後に先頭のテーブルから伝送動作を再度実行する。この設定テーブル５ａに保管される送信アドレスは、あくまで昇順にセットされ、重なることはないようになっている。
【００３７】
図３は、マスタ局１とスレーブ局２との間での伝送動作の説明図であり、図３（ａ）はマスタトーカ伝送動作の説明図、図３（ｂ）はマスタリスナ伝送動作の説明図、図３（ｃ）はテストモード伝送動作の説明図である。
【００３８】
図３（ａ）において、マスタトーカ伝送動作は、マスタ局１からスレーブ局２に対して情報を伝達する場合に使用される。まず、マスタ局１からアドレスを送信し（Ａ）、アドレスの送信完了後続いてデータ（昇降機の制御情報）を送信する（Ｂ）。スレーブ局２ではアドレスが自分に割り当てられているか否かを判定し（Ｃ）、アドレスが一致する場合は送られてきたデータを受け取り、外部表示などに出力する（Ｄ）。
【００３９】
図３（ｂ）において、マスタリスナ伝送動作は、スレーブ局１からマスタ局２に対して情報を伝達する場合に使用される。まず、マスタ局１からアドレスを送信し（Ａ）、送信完了後続いてデータの受信待ちする。スレーブ局２では、アドレス受信待ちしアドレスが自分に割り当てられているか否かを判定し（Ｂ）、アドレスが一致する場合は、外部からスイッチデータ入力などを行いデータを送信する（Ｃ）。マスタ局１では送信された来たデータを受け取り、受信応答データとして保管する（Ｄ）。
【００４０】
図３（ｃ）において、テストモード伝送動作は、マスタ局１がスレーブ局２の動作をテストする場合に使用される。テストモードが設定された場合は、マスタ局１からアドレスを送信し（Ａ）、送信完了後続いてデータを受信待ちする。スレーブ局２ではアドレス受信待ちしアドレスが自分に割り当てられているか否かを判定し（Ｂ）、アドレスが一致する場合はテスト応答データを送り返す（Ｃ）。この第１の実施の形態では、送信アドレス値をそのまま送り返す動作を行う。マスタ局１では送信された来たデータを受け取り、正常かどうかのチェックを行う（Ｄ）。異常の場合は異常データとして情報を保管する。
【００４１】
図４はマスタ局１の伝送動作を示すフローチャートである。まず、初期化処理により、スキャン時間タイマおよび設定テーブル５ａのアドレスが初期化され（Ｓ１）、設定テーブル５ａのうちの最初の設定テーブルを読み出す（Ｓ２）。次に、設定テーブル５ａのすべての設定テーブルについて、一巡の送信処理が行われた否かの確認が行われる（Ｓ３）。一巡の送信処理が行われている場合には、スキャン時間待ちをし（Ｓ４）、ステップＳ１の初期化処理に戻る。
【００４２】
一方、一巡の送信処理が行われていない場合には、取り出した設定テーブルの最初のアドレスをセットすると共に（Ｓ５）、タイムアウト時間をタイマにセットし（Ｓ６）、伝送路にセットされたアドレスを送信する（Ｓ７）。
【００４３】
そして、マスタ局１の動作モードがテストモードでないことを確認すると共に、トーカ設定かリスナ設定かを判定する（Ｓ８）。トーカ設定の場合にはトーカ処理を行い（Ｓ９）、タイマにセットされたタイムアウト時間だけ待ち（Ｓ１０）、処理したアドレスが、取り出した設定テーブル内の最終アドレスか否かを判定し（Ｓ１１）、最終アドレスでない場合にはアドレスを増加して（Ｓ１２）、ステップＳ５に戻り次のアドレスの処理を行う。一方、ステップＳ１１の判定で、取り出した設定テーブルの最終アドレスである場合には、ステップＳ２に戻り次の設定テーブルの処理を行う。
【００４４】
ステップＳ８の判定で、リスナ設定であると判定されたときは、スレーブ局２からデータを受信したか否かを判定し（Ｓ１３）、スレーブ局２からデータを受信完了しているときは、その受信したデータを保存し（Ｓ１４）、ステップＳ１１の処理に移行する。一方、ステップＳ１３の判定でスレーブ局２からデータの受信が完了していないときは、タイムアウト時間を経過したか否かを判定し（Ｓ１５）、タイムアップしていないときはステップＳ１３に戻る。データの受信が完了していない状態でタイムアウト時間が経過したときは、伝送異常と判断しエラー処理を行い（Ｓ１６）、ステップＳ１１の処理に移行する。これにより、そのアドレスに関する処理を終了し、次のアドレスの処理に移行することになる。
【００４５】
図５はスレーブ局２の伝送動作を示すフローチャートである。まず、初期化処理が行われ（Ｓ１）、設定テーブル５ｂのうちの最初の設定テーブルを読み出し（Ｓ２）、マスタ局１からのアドレス受信待ちとなる（Ｓ３）。
【００４６】
アドレスが受信されると、受信したアドレスが設定テーブル内の最大値より大きいか否か否かが判定され（Ｓ４）、設定テーブル内の最大値より大きい場合は次の設定テーブルを読み出す（Ｓ５）。そして、読み出した設定テーブルが設定テーブル５ｂのうちの最後の設定テーブルであるか否かを判定し（Ｓ６）、最後の設定テーブルでない場合にはステップＳ４に戻り、ステップＳ４、Ｓ５の処理を繰り返し行う。一方、最後の設定テーブルである場合には、受信アドレスが最も小さい値（例えば０）であるか否かを確認してから（Ｓ７）、ステップＳ２に戻る。
【００４７】
一方、ステップＳ４の判定で、受信したアドレスが設定テーブル内の最大値より小さい場合は、その設定テーブル内の範囲内にあるか否かを確認し（Ｓ８）、そのアドレスが設定テーブル内にあると判定されたときは、テストモードが否かを判定する（Ｓ９）。
【００４８】
テストモードでない場合にはトーカ設定であるかリスナ設定であるかを判定し（Ｓ１０）、トーカ設定である場合にはトーカ処理を行い（Ｓ１１）、リスナ設定である場合にはリスナ処理を行う（Ｓ１２）。一方、テストモードである場合には、トーカ設定のテストモードであるかリスナ設定のテストモードであるかを判定し（Ｓ１３）、トーカ設定のテストモードである場合にはトーカ処理（テスト）を行い（Ｓ１４）、リスナ設定のテストモードである場合にはリスナ処理（テスト）を行う（Ｓ１５）。つまり、マスタ局にテストのチェック用データを送り返す。
【００４９】
以上述べたように、第１の実施の形態によれば、マスタ局からは小さいアドレスから順次アドレスを出し、スレーブ局ではアドレスが設定テーブル内の最大値より大きいか否かを判定し、大きい場合には次の設定テーブルを読み出すので、アドレスごとに受信の判定を行う必要がなくシステム全体の伝送効率を高めることができる。
【００５０】
次に、本発明の第２の実施の形態を説明する。図４は、本発明の第２の実施の形態に係わる昇降機制御伝送システムの構成図である。この第２の実施の形態は、図１に示した第１の実施の形態に対し、スレーブ局２が昇降機の各階床に設けられるホールコントローラに対応して設けられたものを示している。すなわち、第１の実施の形態では、スレーブ局２は基本的にはマスタ局１と同じ要素で構成されたものであるが、第２の実施の形態では、スレーブ局２は設定テーブルを持たずに、スレーブ局２の固有のアドレスを有し、マスタ局１はそのアドレスを指定して該当のスレーブ局に昇降機用の制御情報をサイクリックシリアルに伝送するものを示している。
【００５１】
マスタ局１の記憶手段４ａには、第１の実施の形態と同様に、演算手段３ａで作成された制御情報が設定テーブル５ａとして記憶されている。この設定テーブル５ａには、スレーブ局２に対応したアドレスに制御情報が設定されている。伝送制御手段６ａは、設定テーブル４ａのアドレスを順次送信する。
【００５２】
スレーブ局２の記憶手段４ｂには、自己が管轄する昇降機の制御情報に対応して設定されたアドレスが記憶され、伝送入出力手段７は、マスタ局１の伝送制御手段６ａから受信したアドレスが自己のアドレスである場合には、そのアドレスの制御情報に基づいて応答動作を行い、必要に応じてその結果を操作表示手段８に表示出力する。また、伝送入出力手段７は、マスタ局１からの指令に基づき操作表示手段８から入力された操作情報をマスタ局１に送信する。
【００５３】
一方、スレーブ局１のアドレス設定時には、マスタ局１の伝送制御手段６ａから、そのスレーブ局アドレス設定動作指令およびスレーブ局アドレスデータが送信される。スレーブ局２の伝送入出力手段７は、自己のスレーブ局アドレス設定動作指令およびスレーブ局アドレスデータを受信したときは、操作表示手段８からアドレス設定許可入力が与えられているか否かを判断し、アドレス設定許可入力が与えられているときは、そのスレーブ局アドレスデータを記憶手段４ｂに自己のアドレスとして記憶させる。従って、特別な設定スイッチを設けなくてもスレーブ局側で伝送アドレスを設定できる。
【００５４】
この第２の実施の形態においても、第１の実施の形態と同様に、スレーブ局にテストモード指令を送り、前記スレーブ局からのテスト応答データに基づいて伝送異常の発生の有無を判定することが可能であり、また、マスタ局の伝送制御手段から伝送確認信号を受信したときにスレーブ局でフリッカ表示することも可能である。
【００５５】
次に、本発明の第３の実施の形態を説明する。図７は本発明の第３の実施の形態に係わる昇降機制御伝送システムの構成図である。この第３の実施の形態は、第１の実施の形態のマスタ局１およびスレーブ局２、第２の実施の形態のマスタ局１およびスレーブ局２の双方を、複数台の昇降機の制御を行う制御装置に適用したものである。
【００５６】
すなわち、マスターステーション１１ａ、１１ｂ、１１ｃは、基本的に同じ要素で構成されており、マスターステーション１１ａとマスターステーション１１ｂ、１１ｃとの関係においては、マスターステーション１１ａがマスタ局となり、マスタステーション１１ｂ、１１ｃはスレーブ局として機能するようになっている（第１の実施の形態）。
【００５７】
また、マスターステーション１１ａ、１１ｂ、１１ｃと、ホールコントローラ１２およびかごコントローラ１３との関係においては、マスターステーション１１ａ、１１ｂ、１１ｃがマスタ局となり、ホールコントローラ１２およびかごコントローラ１３がスレーブ局として機能するようになっている（第２の実施の形態）。
【００５８】
図７において、マスタステーンョン１１ａ、１１ｂ、１１ｃは、縦ライン伝送系１４にて、エレベータホールでのスイッチ入力や表示出力を行うホールコントローラ１２、およびエレベータかご内部のスイッチ入力や表示出力を行うかごコントローラ１３と接続され、システム制御やかご動作制御を行う。この場合、マスタステーンョン１１ａ、１１ｂ、１１ｃは、マスタ局として動作し、ホールコントローラ１２やかごコントローラ１３は、スレーブ局として動作する。
【００５９】
また、横ライン伝送系１５には、マスタステーンョン１１ａ、１１ｂ、１１ｃが接続されると共に、複数個のエレベータ運転状態を表示監視する監視盤１６が接続される。横ライン伝送系１５に接続された複数個のマスタステーション１１ａ、１１ｂ、１１ｃのうちの１台（例えば、マスタステーンョン１１ａ）がマスタ局となり伝送状態の制御を行う。他のマスタステーンョン１１ｂ、１１ｃはスレーブ動作をし、マスタ局から送られる伝送アドレスに応じてデータ入出力を行う。
【００６０】
図８は、マスタステーション１１の構成図である。図８において、ホストＣＰＵ１７は図１の演算手段３ａに相当し、共通ＲＡＭ１８は図１の記憶手段４ａに相当し、マスタ伝送インタフェース回路１９およびＲＳ４８５インタフェース２０は図１の伝送制御手段６ａに相当する。
【００６１】
ホストＣＰＵ１７は、マスタ伝送インタフェース回路１９とＣＰＵ制御信号線２１およびローカルバス２２で接続され、かご動作制御や伝送データ内容の作成等を行う。マスタ伝送インタフェース回路１９は、共通ＲＡＭ１８に対しＲＡＭ入出力信号により、伝送設定データ（設定テーブル）や伝送入出力データの書き込み読み出しを行う。すなわち、ホストＣＰＵ１７からはマスタ伝送インタフェース回路１９に対し、共通ＲＡＭ１８アクセス要求を出力し、マスタ伝送インタフェース回路１９が共通ＲＡＭ１８に対してのデータ入出力を行う。
【００６２】
また、マスタ伝送インタフェース回路１９は、ＲＳ４８５インタフェース２０を介し縦ライン伝送系１４および横ライン伝送系１６に接続され信号を送受信する。すなわち、縦ライン伝送系１４に対しては縦ライン送信信号を送り縦ライン受信信号ｓ７を受け取り、横ライン伝送系１６に対しては、横ライン送信信号を送り横ライン受信信号を受け取る。
【００６３】
マスタ伝送インタフェース回路１９は、ホストＣＰＵ１７から伝送実施指令を受け取ると、共通ＲＡＭ１８から設定テーブルの伝送動作設定データを読み出し、データの内容に応じて送受信処理を行う。
【００６４】
図９は、図８に示したマスタ伝送インタフェース回路１９の内部構成図である。
【００６５】
マスタ伝送インタフェース回路１９のＣＰＵバスインタフェース２３は、ホストＣＰＵ１７からのＣＰＵ制御信号線２１およびローカルバス２２に接続され、ＣＰＵバスインタフェース２３ではホストＣＰＵ１７からの動作設定を内部の制御レジスタに保管する。動作設定は、伝送開始、動作モード、タイムアウト時間などとなる。
【００６６】
また、伝送異常状態の発生回数などを内部の制御レジスタに蓄え、ホストＣＰＵ１７から読み出しを行えるようにする。動作設定および伝送異常情報は、縦ラインＣＰＵ入出力信号ｓ１および横ラインＣＰＵ入出力信号ｓ２により、縦ラインマスタインタフェース回路２４および横ラインマスタインタフェース回路２５とやり取りされる。
【００６７】
共通ＲＡＭ１７へのアクセス要求があった場合は、ＣＰＵバスインタフェース２３は、ホストＣＰＵ１７とのやりとりをＣＰＵ直接ＲＡＭ入出力信号ｓ３を用いてＲＡＭインタフェース２６に入出力する。
【００６８】
縦ラインマスタインタフェース回路２４では、ホストＣＰＵ１７からの動作設定を縦ラインＣＰＵ入出力信号ｓ１として受け取り伝送動作を開始する。この場合、ＲＡＭインタフェース２６に対し設定データの読み出し要求を行い、縦ラインＲＡＭ入出力信号ｓ４としてデータを得る。その結果に基づき縦ライン送信信号ｓ６および縦ライン受信信号ｓ７の入出力を実施する。
【００６９】
横ラインマスタインタフェース回路２５でも同様に、ホストＣＰＵ１７からの動作設定を横ラインＣＰＵ入出力信号ｓ２として受け取り伝送動作を開始する。この場合も、ＲＡＭインタフェース２６に対し設定データの読み出し要求を行い、横ラインＲＡＭ入出力信号ｓ５を通じデータを得る。その結果に基づき横ライン送信信号ｓ８および横ライン受信信号ｓ９を入出力する。
【００７０】
ＲＡＭインタフェース２６では、縦ラインＲＡＭ入出力信号ｓ４、横ラインＲＡＭ入出力信号ｓ５、ＣＰＵ直接ＲＡＭ入出力信号ｓ３の３種類の要求を受け取り、そのうち一つを選択しＲＡＭ入出力信号ｓ１０を用いて共通ＲＡＭ１７とのデータ入出力を行う。
【００７１】
図１０は、図９に示した縦マスタインタフェース回路２４の構成図である。縦マスタインタフェース回路２４および横マスタインタフェース回路２５は同じ構成であるので、縦ラインマスタインタフェース回路２４について説明する。
【００７２】
設定読み込み動作回路２７は、ＣＰＵバスインタフェース２３からの縦ラインＣＰＵ入出力信号ｓ１上の動作設定信号を基に、自己がマスタ動作かスレーブ動作かを判定して伝送動作を開始する。マスタステーション１１ａの場合はマスタ動作となり、マスタステーション１１ｂ、１１ｃの場合はスレーブ動作となる。いずれの場合もＲＡＭインタフェース２６からＲＡＭ読み込みデータｄ１を取り出し送受信設定データｄ２として取り込み出力する。
【００７３】
マスタ動作の場合は、この送受信設定データｄ２を基にデータ内のスタートアドレスを送信アドレスとし、データ送受信制御部２８内のアドレスレジスタ２９に書き込み、これをアドレス送受信データｄ３とする。
【００７４】
アドレス送受信データｄ３は、送信データ作成回路３０に出力されると共に、ＲＡＭインタフェース２６およびアドレス一致検出回路３１に出力される。後述するように、アドレス一致回路３１はスレーブ動作をする場合に使用される。
【００７５】
送信データ作成回路３０ではアドレス送受信データｄ３が入力されると、送受信制御回路３２から指令を受けてシリアル送信データｄ４を作成し、シリアルデータ送受信回路３３に出力する。また、送受信制御回路３２は送信要求信号ｓ１１をシリアルデータ送受信回路３３に出力する。これにより、シリアルデータ送受信回路３３は、受け取ったシリアル送信データｄ４をシリアル変換し縦ライン送信信号ｓ６として出力する。
【００７６】
次に、送信設定内容がデータ送信である場合（マスタトーカの場合）は、データ入出力動作回路３４がＲＡＭインタフェース２６を介して共通ＲＡＭ１８から送信データをＲＡＭ読み込みデータｄ１として取り出し、送信データｄ５として送信データ作成回路３０に出力する。
【００７７】
送信データ作成回路３０では、アドレス送信の場合と同様に、送受信制御回路３２から指令を受けてシリアル送信データｄ４を作成しシリアルデータ送受信回路３３に出力する。また、送受信制御回路３２では送信要求信号ｓ１１をシリアルデータ送受信回路３３に出力する。シリアルデータ送受信回路３３では、受け取ったシリアル送信データｄ４をシリアル変換し縦ライン送信信号ｓ６として出力する。
【００７８】
また、送信設定内容がデータ受信の場合（マスタリスナの場合）は、送受信制御回路３２は受信要求信号ｓ１２をシリアルデータ送受信回路３３に送る。シリアルデータ送受信回路３３では、縦ライン受信信号ｓ７中の受信データをシリアルパラレル変換し、シリアル受信データｄ６として取り出す。これを送受信制御回路３２からの指令でデータレジスタ３５に書き込む。データ入出力動作回路３４ではデータ受信が行われると、縦ラインＣＰＵ入出力信号ｓ１上にＲＡＭ書き込み要求をセットし、共通ＲＡＭ１８へも保管を実行する。
【００７９】
また、受信実行中は異常検出部３６にて読み出しデータのチェック、読み出し時間のタイムアウトチェックが行われ、異常発生時の伝送処理打ち切りや異常データの保管処理指令の作成が行われる。異常検出部３６内のデータ送受信時間監視タイマは、アドレスが縦ライン送信信号ｓ６として出力されたときにがセットされる。このタイムアウト時間はＣＰＵバスインタフェース２３内部の制御レジスタに設定され、システムに応じて変更することを可能とする。
【００８０】
さらに、データ受信の監視タイマの動作中に、アドレス受信が発生した場合には、伝送種別異常として異常を通知する。これらの異常情報はＣＰＵバスインタフェース２３に送られ、異常種別毎に発生の有無と、発生回数がＣＰＵバスインタフェフェース２３内の異常発生回数カウンタに蓄えられる。
【００８１】
また、テストモード設定回路３７では特別なアドレス（例えば最終アドレス）を伝送動作設定アドレスと設定し、そこに割り振られたデータの内容に応じてテストモード動作中で有るか否かの判別を行う。テストモードの場合は“マスタトーカ送信設定“でも受信待ちとなり、スレーブ局からデータが送られてくるか否かのチェックを行う。この場合、異常検出部３６では送られてくるデータの一致チェックを行い、一致しない場合も異常信号としてＣＰＵバスインタフェース２３に伝達する。
【００８２】
設定読み込み動作回路２７では、アドレス送信あるいはデータ送受信が終わると、アドレスレジスタ２９の値を一つ増やし、次のアドレスのデータの処理を行う。また、アドレス値が設定テーブル内の終了アドレス値となった場合は、設定読み込み動作回路２７は、次の設定テーブルを読み込む動作を行い、伝送動作を続けていく。
【００８３】
次に、スレーブ動作の場合は送受信設定データｄ２を読み出した後で、アドレス受信待ちとなる。読み出したデータがアドレスの場合はアドレスレジスタ２９にアドレス受信データを保管し、アドレス一致検出回路３１に送り、送受信設定テーブルのアドレス範囲内であるか否かを判断する。
【００８４】
範囲内である場合は設定テーブルのデータ種別に応じ、データ返答かデータ受信かを行う。受け取りアドレスが設定最大値より大きい場合は、次のテーブルを読み出す。テーブルが最終の場合には先頭のテーブルを読み出す。
【００８５】
マスタリスナ動作の場合は、データを共通ＲＡＭ１８から読み出し送信データとしてシリアルデータ送受信回路３３に渡しデータ送信を行う。マスタトーカ動作の場合は受信待ちとなり、データ受信完了後データを共通ＲＡＭに書き込む。
【００８６】
また、テストモード設定がマスタ局より送られてきた場合には、テストモードとなり、トーカ動作、リスナ動作の登録の場合は、チェック用データを送り返す。そうでない場合はマスタ局から送られてきたデータを受け取る。
【００８７】
図１１は、図７に示したホールコントローラ１２の構成図である。図１１において、ＲＳ４８５インタフェース２０、シリアルデータ送受信回路３３、伝送入出力回路３８が図６の伝送入出力手段７に相当し、ＥＥＰＲＯＭ３９、ＲＯＭインタフェース回路４０が図６記憶手段４ｂに相当し、押しボタン・表示部４１が図６の操作表示手段８に相当する。
【００８８】
ホールコントローラ１２では、電源立ち上げ時にＥＥＰＲＯＭ３９からアドレス設定データを読み出す。ＥＥＰＲＯＭ３９には、自己が管轄する昇降機の制御情報に対応して設定されたアドレスが記憶されている。マスタ局からはそのアドレスが指定されて制御情報が送信されて来ることになる。
【００８９】
すなわち、電源立ち上げ時には、ＲＯＭインタフェース回路４０内のＲＯＭ制御回路４２がＲＯＭ制御信号ｓ１３をＥＥＰＲＯＭ３９に与え、アドレスレジスタ２９にＲＯＭデータｄ７を取り込む。これが伝送入出力回路３８内のアドレス一致検出回路３１に与えられマスタ局から送られてきたデータに対するアドレスチェックデータとして使用される。伝送入出力回路３８内の入出力制御回路４３では、アドレスの取り出し動作終了後伝送を開始する。
【００９０】
この場合、マスタステーション１１のスレーブ動作と同様に、入出力制御回路４３から送受信許可を与え、シリアルデータ送受信回路３３を通じ縦ライン受信信号ｓ７中の受信データをシリアルパラレル変換しシリアル受信データｄ６として取り出す。
【００９１】
すなわち、シリアルデータ送受信回路３３は ＲＳ４８５インタフェース２０を通じ縦ライン伝送系１４と接続されており、データ受信が有る場合は、ＲＳ４８５インタフェース２０から縦ライン受信信号ｓ７を受け取る。また、縦ライン送信信号ｓ６がシリアルデータ送受信回路３３から送られるとＲＳ４８５インタフェース２０は伝送路にデータを送信する。
【００９２】
受け取られたシリアル受信データｄ６は、入出力レジスタ４４に与えられ保存される。入出力レジスタ４４に保存されたデータｄ６は、アドレス一致検出回路３１に与えられ、使用するアドレスかどうかの判定が与えられる。判定結果は伝送入出力制御信号ｓ１４として入出力制御回路４３に与えられる。
【００９３】
入出力制御回路４３では、アドレスが特別なアドレス設定エリアを示していた場合には、アドレス書き込みが指定されたとして、アドレスレジスタ２９にアドレス情報を入れる。そして、アドレス書き込み許可信号が押しボタン・表示部４１から入力されたか否かを確認し、押しボタンが押された場合には、ＲＯＭインタフェース回路４０内のコマンドインタフェース４５にコマンド受信信号ｓ１５を与える。ＲＯＭ制御回路４２はコマンドインタフェース４５からコマンド受信信号ｓ１５を入力すると、ＲＯＭ制御信号ｓ１３をＥＥＰＲＯＭ３９に与え、アドレスレジスタ２９に入れられたアドレス情報をＲＯＭデータｄ７としてデータ保存を実施する。つまり、マスタ局から送信されてきたアドレスデータをスレーブ局アドレスデータとして記憶する。
【００９４】
一方、受け取ったアドレスがアドレスデータから与えられる入力用アドレスの場合は、送信動作モードとなり、押しボタン・表示部４１から入力されるボタン入力情報を取り出し、入出力レジスタ４４を介しシリアル送信データｄ８としてシリアルデータ送受信回路３３に送信する。
【００９５】
受け取ったアドレスがアドレスデータから与えられる出力用アドレスの場合は受信動作モードとなり、シリアルデータ送受信回路３３から受け取ったシリアル受信データｄ６を入出力レジスタ４４に保管後出力バッファ４６を介して押しボタン・表示部４１に対し出力する。
【００９６】
さらに、マスタステーション１１でのスレーブ動作時と同様にテストモード指令が送られてきた場合には、上記の両方の場合ともテストモード応答動作を行う。マスタ局側からテストモード指令を送り、スレーブ局側では自分の局に対するアドレスがきた場合には、テスト応答データを送り返し、マスタ局側で正しいかどうかを判別する。
【００９７】
また、マスタ局から伝送確認信号（固定アドレス）を受信時したときにはカウンタ４７を増加させて、その最上位データを用いて伝送正常であることをフリッカ表示させる。つまり、この固定アドレスでの受信が有るたびにカウントし、受信回数カウンタ４７の最上位桁を受信表示として使用する。これにより、伝送確認用の特別なメッセージを送る必要がないのでシステム全体の伝送効率を高め、かつ単純なカウンタを使用するだけなので複雑な構成を取ることを避けることが可能である。
【００９８】
図１２は、図６に示すかごコントローラ１３の構成図である。かごコントローラ１３の場合は、送受信アドレスはアドレス設定スイッチ４８から入力されるアドレス設定信号ｓ１６を基にアドレス一致検出回路３１で作成される。他の要素はホールコントローラ１２からＲＯＭ周辺回路（ＥＥＰＲＯＭ３９、ＲＯＭインタフェース回路４０）を取り除いたものと一致するので、説明は省略する。
【００９９】
【発明の効果】
以上説明したように、請求項１の発明によれば、マスタ局からは小さい方から順次アドレスを出し、スレーブ局では、アドレスが設定テーブル内の最大値より大きい場合は次の設定テーブルを読み出し、小さい場合はその設定テーブル内のアドレスの入出力動作を行う。従って、送信されてきたアドレスが自己のアドレスであることの判定が容易に行えるので、複雑な構成を採ることなく、システム全体の伝送効率を高めることができる。
【０１００】
また、請求項２、請求項３、請求項４、請求項５の発明によれば、マスタ局でデータを送信終えてからスレーブ局からの応答データが戻るまでの時間を監視し伝送異常を検出可能とすると共に伝送異常を記憶するので、伝送異常を容易に検出解析でき、また無駄な伝送動作を抑制できる。
【０１０１】
請求項６の発明によれば、マスタ局からスレーブ局アドレス設定動作指令とスレーブ局アドレスデータとを送信して、スレーブ局のアドレスを設定できるようにしているので、特別なアドレス設定手段を設けることなく容易にスレーブ局のアドレス設定が行える。
【０１０２】
また、請求項７、請求項８の発明によれば、マスタ局からスレーブ局が正常であるか否かの判定を行えるので、伝送異常の検出が容易に行える。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる昇降機制御伝送システムの構成図。
【図２】本発明の第１の実施の形態のマスタ局で使用される設定テーブルの説明図。
【図３】本発明の第１の実施の形態のマスタ局とスレーブ局との間での伝送動作の説明図。
【図４】本発明の第１の実施の形態のマスタ局の伝送動作を示すフローチャート。
【図５】本発明の第１の実施の形態のスレーブ局の伝送動作を示すフローチャート。
【図６】本発明の第２の実施の形態に係わる昇降機制御伝送システムの構成図。
【図７】本発明の第３の実施の形態に係わる昇降機制御伝送システムの構成図。
【図８】本発明の第３の実施の形態のマスタステーションの構成図。
【図９】本発明の第３の実施の形態のマスタ伝送インタフェース回路の内部構成図。
【図１０】本発明の第３の実施の形態の縦マスタインタフェース回路の構成図。
【図１１】本発明の第３の実施の形態のホールコントローラの構成図。
【図１２】本発明の第３の実施の形態のかごコントローラの構成図。
【符号の説明】
１…マスタ局、２…スレーブ局、３…演算手段、４…記憶手段、５…設定テーブル、６…伝送制御手段、７…伝送入出力手段、８…操作表示手段、１１…マスタステーション、１２…ホールコントローラ、１３…かごコントローラ、１４…縦ライン伝送系、１５…横ライン伝送系、１６…監視盤、１７…ホストＣＰＵ、１８…共通ＲＡＭ１８、１９…マスタ伝送インタフェース回路、２０…ＲＳ４８５インタフェース、２１…ＣＰＵ制御信号線、２２…ローカルバス、２３…ＣＰＵバスインタフェース、２４…横ラインマスタインタフェース回路、２５…横ラインマスタインタフェース回路、２６…ＲＡＭインタフェース、２７…設定読み込み動作回路、２８…データ送受信制御部、２９…アドレスレジスタ、３０…送信データ作成回路、３１…アドレス一致回路、３２…送受信制御回路、３３…シリアルデータ送受信回路、３４…データ入出力動作回路、３５…データレジスタ、３６…異常検出部、３７…テストモード設定回路、３８…、３９…ＥＥＰＲＯＭ、４０…ＲＯＭインタフェース回路、４１…押しボタン・表示部、４２…ＲＯＭ制御回路、４３…入出力制御回路、４４…入出力レジスタ、４５…コマンドインタフェース、４６…出力バッファ、４７…カウンタ、４８…アドレス設定スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004493147.tif 000010
【図１０】
0004493147.tif 000011
【図１１】
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【図１２】
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