(57)【特許請求の範囲】
【請求項１】
集積回路においてトレンチアイソレーション構造を形成する方法であって、
半導体基板の第１の部分をエッチングしてトレンチを形成する段階、
前記トレンチ内にシリコン層を形成する段階であって、該シリコン層は前記トレンチを充填するには不充分な厚さを有する段階、
前記シリコン層を酸化して第１の誘電体層を形成する段階であって、該第１の誘電体層は前記トレンチ内に広がり、前記第１の誘電体層は前記トレンチを充填するには不充分な厚さを有する段階、
前記第１の誘電体層をエッチングしてエッチングされた誘電体層を形成する段階であって、該エッチングされた誘電体層は前記トレンチ側壁および前記トレンチ底部の全体の上に横たわっている段階、
前記エッチングされた誘電体層をその形成後にアニールする段階、
前記トレンチ内に第２の誘電体層を実質的に前記トレンチを充填するように被着する段階であって、該第２の誘電体層は前記エッチングされた誘電体層がアニールされた後に形成される段階、そして
前記第２の誘電体層の一部を除去して前記トレンチ内にトレンチプラグを形成する段階、
を具備することを特徴とする集積回路においてトレンチアイソレーション構造を形成する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は一般的には半導体装置に関し、かつより特定的には集積回路においてトレンチアイソレーション構造を形成する方法に関する。
【０００２】
【従来の技術】
半導体産業は絶えず装置性能を高めかつ装置の寸法を低減することにより装置の密度を高めることに奮闘している。与えられたチップサイズに対し、装置の密度はアクティブまたは能動装置を分離する横方向距離、または装置のアイソレーション幅、を低減することによって増大できる。隣接する能動装置間の必要な電気的アイソレーションを維持しながら、装置のアイソレーション幅を低減することの要望によっていくつかの異なるアイソレーション機構が開発されるに至っている。
【０００３】
高密度集積回路における装置のアイソレーションのために提案されている１つの技術はトレンチアイソレーションである。トレンチアイソレーションによれば、まわりの能動領域のフィールド酸化物の浸蝕が除去され、かつ従って装置のアイソレーション幅が低減できる。残念なことに、現存するトレンチアイソレーション機構によって製造された集積回路はしばしば高いリーケージ電流を生じ、かつ従って信頼性が低い。この高いリーケージ電流の１つの理由はトレンチの側壁に沿って寄生トランジスタが形成されることである。現存するトレンチアイソレーション機構によれば、トレンチの充填物がしばしばトレンチ内へと後退し、従ってトレンチの側壁のかなりの部分がもはやトレンチの充填物によって覆われなくなる。その結果、その後トランジスタのゲート電極が、トレンチの側壁に当接する、能動領域の上に形成されたとき、ゲート電極の一部がトレンチの側壁の覆われていない部分に沿って延在することになる。これによって、能動領域の水平面に沿って形成される伝統的なトランジスタと直列の、寄生トランジスタが形成される。
【０００４】
【発明が解決しようとする課題】
この寄生トランジスタはトレンチの側壁に沿って形成されるから、伝統的な水平トランジスタのものより低いしきい値電圧を有する。従って、前記水平トランジスタがターンオフされるよう設計された電圧において前記寄生トランジスタがリーク電流を導通し続ける。
【０００５】
さらに、現存するトレンチアイソレーション機構によって製造された集積回路の信頼性はそれらの中に形成された欠如部またはボイド（ｖｏｉｄｓ）またはキーホール（ｋｅｙｈｏｌｅｓ）を有するアイソレーショントレンチによって悪影響を受ける。もしこれらのボイドまたはキーホールがトレンチ平坦化（ｐｌａｎａｒｉｚａｔｉｏｎ）プロセスの間に露出されれば、隣接するゲート電極はその後前記欠如部またはキーホール内に形成される導電性フィラメントにより互いにショートされる可能性がある。さらに、高い密度の集積回路要求に適合するためにトレンチ幅が低減しかつトレンチのアスペクト比が増大するに応じてボイドの形成はより問題になってくる。
【０００６】
従って、高密度の集積回路を改善された信頼性を備えて製造できるようにするトレンチアイソレーション構造の必要性が存在する。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明の一実施形態によれば、集積回路においてトレンチアイソレーション構造を形成する方法において、半導体基板（１２）を提供する段階、前記半導体基板（１２）の上に横たわるバッファ層（１３）を形成する段階、前記バッファ層（１３）の上に横たわる耐酸化層（１５）を形成する段階、前記耐酸化層（１５）および前記バッファ層（１３）をパターニングして前記バッファ層（１３）の残りの部分（１４）の上に横たわる前記耐酸化層（１５）の残りの部分（１６）を残し、かつ前記半導体基板（１２）の露出部分（２０）を形成する段階、前記半導体基板（１２）の露出部分（２０）をエッチングしてトレンチ（２２）を形成する段階であって、該トレンチ（２２）はトレンチ底部（２６）およびトレンチ側壁（２４）を備えているもの、前記トレンチ（２２）内にかつ前記耐酸化層（１５）の前記残りの部分（１６）の上に横たわるようにシリコン層（２８）を形成する段階であって、該シリコン層（２８）は前記トレンチ（２２）を充填するには不十分な厚さを有するもの、前記シリコン層（２８）を酸化して第１の誘電体層（３０）を形成する段階であって、該第１の誘電体層（３０）は前記耐酸化層（１５）の前記残りの部分（１６）の上に横たわりかつ前記トレンチ（２２）内に広がり、前記第１の誘電体層（３０）は前記トレンチ（２２）を充填するには不十分な厚さを有するもの、前記第１の誘電体層（３０）をエッチングしてエッチングされた誘電体層（３２）を形成する段階、前記エッチングされた誘電体層（３２）の上に横たわる第２の誘電体層（３４）を形成する段階、前記第２の誘電体層（３４）の一部を除去して前記トレンチ（２２）内にトレンチプラグ（３６）を形成する段階、そして前記耐酸化層（１５）の前記残りの部分（１６）を除去する段階を設ける。
【０００８】
この場合、前記第２の誘電体層（３４）の一部を除去する段階は前記第２の誘電体層（３４）を化学機械的に研磨する段階を具備すると好都合である。
【０００９】
また、本発明の別の形態では、集積回路においてトレンチアイソレーション構造を形成する方法において、半導体基板（１２）を提供する段階、前記半導体基板（１２）の上に横たわるバッファ層（１３）を形成する段階、前記バッファ層（１３）の上に横たわる耐酸化層（１５）を形成する段階、前記耐酸化層（１５）および前記バッファ層（１３）をパターニングして前記バッファ層（１３）の残りの部分（１４）の上に横たわる前記耐酸化層（１５）の残りの部分（１６）を残し、かつ前記半導体基板（１２）の第１の露出部分（２０）を形成する段階、前記半導体基板（１２）の前記第１の露出部分（２０）をエッチングしてトレンチ（２２）を形成する段階であって、該トレンチ（２２）はトレンチ底部（２６）およびトレンチ側壁（２４）を有するもの、前記トレンチ（２２）内にかつ前記耐酸化層（１５）の残りの部分（１６）の上に横たわってシリコン層（２８）を形成する段階であって、該シリコン層（２８）は前記トレンチ（２２）を充填するには不十分な厚さを有するもの、前記シリコン層（２８）を酸化して第１の誘電体層（３０）を形成する段階であって、該第１の誘電体層（３０）は前記耐酸化層（１５）の残りの部分（１６）の上に横たわりかつ前記トレンチ（２２）内に広がり、前記第１の誘電体層（３０）は前記トレンチ（２２）を充填するには不十分な厚さを有するもの、前記第１の誘電体層（３０）をエッチングしてエッチングされた誘電体層（３２）を形成する段階、前記エッチングされた誘電体層（３２）の上に横たわる第２の誘電体層（３４）を形成する段階、前記第２の誘電体層（３４）の一部を除去して前記トレンチ（２２）内にトレンチプラグ（３６）を形成する段階、前記耐酸化層（１５）の前記残りの部分（１６）を除去して前記バッファ層（１３）の前記残りの部分（１４）を露出する段階、酸化雰囲気中で前記バッファ層（１３）の前記残りの部分（１４）をアニールして犠牲的酸化物層（３８）を形成する段階、前記犠牲的酸化物層（３８）を除去して前記半導体基板（１２）の第２の露出部分（４０）を形成する段階、そして前記半導体基板（１２）の前記第２の露出部分（４０）の上に横たわるゲート誘電体層（４２）を形成する段階を設ける。
【００１０】
この場合、前記第２の誘電体層（３４）の一部を除去する段階は前記第２の誘電体層（３４）を化学機械的に研磨する段階を含むと好都合である。
【００１１】
本発明のさらに別の形態では、集積回路においてトレンチアイソレーション構造を形成する方法において、半導体基板（１２）を提供する段階、前記半導体基板（１２）の上に横たわるバッファ層（１３）を形成する段階、前記バッファ層（１３）の上に横たわる耐酸化層（１５）を形成する段階、前記耐酸化層（１５）および前記バッファ層（１３）をパターニングして前記バッファ層（１３）の残りの部分（１４）の上に横たわる前記耐酸化層（１５）の残りの部分（１６）を残し、かつ前記半導体基板（１２）の第１の露出部分（２０）を形成する段階、前記半導体基板（１２）の前記第１の露出部分（２０）をエッチングしてトレンチ（２２）を形成する段階、前記トレンチ（２２）内にかつ前記耐酸化層（１５）の残りの部分（１６）の上に横たわるよう誘電体層（３４）を形成する段階、前記誘電体層（３４）の一部を除去して前記トレンチ（２２）内にトレンチプラグ（３６）を形成する段階、前記耐酸化層（１５）の残りの部分（１６）を除去して前記バッファ層（１３）の残りの部分（１４）を露出する段階、酸化雰囲気中で前記バッファ層（１３）の残りの部分（１４）をアニールして犠牲的酸化物層（３８）を形成する段階、前記犠牲的酸化物層（３８）を除去して前記半導体基板（１２）の第２の露出部分（４０）を形成する段階、そして前記半導体基板（１２）の前記第２の露出部分（４０）の上に横たわるゲート誘電体層（４２）を形成する段階を設ける。
【００１２】
【発明の実施の形態】
図１〜図１１は、断面図で、本発明の１実施形態に係わる、集積回路においてトレンチアイソレーション構造を形成する処理工程を示す。図１には、半導体基板１２、バッファ層１３、および耐酸化層（ｏｘｉｄａｔｉｏｎ  ｒｅｓｉｓｔａｎｔ  ｌａｙｅｒ）１５を備えた集積回路構造の一部１０が示されている。半導体基板１２は好ましくは単結晶シリコン基板である。あるいは、半導体基板１２はシリコンオンインシュレータ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板、シリコンオンサファイア（ｓｉｌｉｃｏｎ  ｏｎ  ｓａｐｐｈｉｒｅ）基板、その他とすることができる。バッファ層１３は好ましくは１０〜２５ナノメートルの範囲の厚さを有する熱成長２酸化シリコン層である。あるいは、バッファ層１３は化学蒸着された２酸化シリコンとすることもできる。バッファ層１３の形成に続き、耐酸化層１５がバッファ層１３の上に形成される。耐酸化層１５は好ましくは５０〜２００ナノメートルの範囲の厚さを有する化学蒸着された窒化シリコンである。あるいは、耐酸化層１５は、シリコンオキシナイトライド（ｓｉｌｉｃｏｎ  ｏｘｙｎｉｔｒｉｄｅ）のような、他の材料とすることもできる。
【００１３】
図２においては、耐酸化層１５の一部の上に横たわる、フォトマスク１８が使用されて耐酸化層１５および下に横たわるバッファ層１３をパターニングし、耐酸化層１５の残りの部分１６がバッファ層１３の残りの部分１４の上に横たわって残され、かつ半導体基板１２の第１の部分２０が露出される。フォトレジストマスク１８は標準的なフォトリソグラフ・パターニングプロセスを使用して形成でき、かつ耐酸化層１５およびバッファ層１３は標準的なエッチング技術を使用してパターニングできる。
【００１４】
図３においては、半導体基板１２の第１の部分２０が次に標準的なエッチング技術を使用して異方性エッチングされてトレンチ側壁２４およびトレンチ底部２６を有するトレンチ２２を形成する。トレンチ２２が形成された後に、フォトレジストマスク１８が標準的なフォトレジスト・ストリップ技術を使用して除去される。トレンチ２２は好ましくは約２００〜６００ナノメートルの範囲のトレンチ幅および約２００〜１０００ナノメートルの範囲のトレンチ深さを有する。
【００１５】
図４においては、次にシリコン層２８が形成され、該シリコン層２８は耐酸化層１５の残りの部分１６の上に横たわりかつトレンチ２２内に広がっている。シリコン層２８はトレンチ側壁２４およびトレンチ底部２６に当接しかつトレンチ２２を充填するには不十分な厚さを有する。好ましい実施形態では、シリコン層２８は多結晶シリコン層である。あるいは、シリコン層２８はまたアモルファスシリコン層とすることができる。シリコン層２８は５〜６０ナノメートルの範囲の厚さを有しかつ標準的な被着技術を使用して形成できる。
【００１６】
図５においては、次にシリコン層２８が酸素を含む雰囲気中で完全に酸化されてトレンチ２２内に広がりかつ耐酸化層１５の残りの部分１６の上に横たわる第１の誘電体層３０を形成する。第１の誘電体層３０はトレンチ２２を充填するには不十分な厚さを有する。好ましい実施形態では、第１の誘電体層３０はウエット酸化プロセスを使用して形成される。例えば、もしシリコン層２８がほぼ３０ナノメートルの厚さを有する多結晶シリコン層であれば、第１の誘電体層３０は該多結晶シリコン層を酸素および水素を含む雰囲気中でほぼ３０分間セ氏約９５０度の温度で酸化することによって形成できる。あるいは、第１の誘電体層３０はまたドライ酸化プロセスまたは高圧酸化プロセスを使用して形成できる。さらに、トレンチ側壁２４の一部およびトレンチ底部２６の一部もまた第１の誘電体層３０が形成されるときに酸化される。
【００１７】
図６においては、第１の誘電体層３０が次に等方性エッチングされてトレンチ２２内に広がりかつ耐酸化層１５の残りの部分１６の上に横たわるエッチングされた誘電体層３２を形成する。前記酸化プロセスの結果として、第１の誘電体層３０がボイドのないトレンチの形成に悪影響を与える表面形態（ｔｏｐｏｇｒａｐｈｙ）をもって形成される。従って、この悪影響を克服するため、第１の誘電体層３０の一部が除去されて、ボイドのないトレンチ充填の形成によりつながる、表面形態を有するエッチングされた誘電体層３２を形成する。好ましい実施形態では、第１の誘電体層３０は希釈したフッ化水素酸（ｈｙｄｒｏｆｌｕｏｒｉｃ  ａｃｉｄ）を使用してエッチングされる。例えば、もし第１の誘電体層３０が３０ナノメートルの厚さの多結晶シリコン層によって形成されれば、それはその厚さがほぼ５００オングストローム減少するよう好適にエッチングされる。その形成の後に、エッチングされた誘電体層３２は次に酸化雰囲気中でアニールされる。好ましい実施形態では、エッチングされた誘電体層３２はドライ酸化プロセスを使用してアニールされる。例えば、エッチングされた誘電体層３２はドライ酸素を含む雰囲気中で約３０分間ほぼセ氏９００度の温度でアニールすることができる。このアニールは応力およびトレンチ側壁２４とトレンチ底部２６に沿った固定電荷を最小にすることによって最終的なトレンチアイソレーション構造の電気的信頼性を改善するものと考えられる。
【００１８】
図７においては、次に第２の誘電体層３４がエッチングされた誘電体層３２を覆って形成されかつ実質的にトレンチ２２を充填する。好ましい実施形態では、第２の誘電体層３４は化学蒸着された２酸化シリコンであり、これはソースガスとしてオゾンおよびテトラエチルオルソシリケート（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ：ＴＥＯＳ）を使用して被着される。あるいは、第２の誘電体層３４はまた、酸化ゲルマニウム、スピンオンガラス、その他、あるいはこれらの誘電体材料の組合せのような、他の誘電体材料とすることもできる。さらに、第２の誘電体層３４は、プラズマ増強化学蒸着、電子サイクロトロン共鳴被着、あるいはスピンオン被着のような、他の技術を使用して形成できる。エッチングされた誘電体層３２がトレンチ２２を第２の誘電体層３４で充填する前に形成されれば、トレンチ２２内のキーホールまたはボイド形成は最小になることが分かった。この理由は完全には理解されていないが、エッチングされた誘電体層３２を形成する、酸化およびエッチング処理が第２の誘電体層３４がトレンチ２２内に形成できるようなプロフィールを生成し、それによって６００ナノメートルまたはそれ以下の幅を有するトレンチにおいてキーホールまたはボイドの形成が最小になるものと思われる。その形成の後第２の誘電体層３４は該第２の誘電体層３４を緻密にする（ｄｅｎｓｉｆｙ）ために不活性または酸化雰囲気中でアニールすることができる。
【００１９】
図８においては、第２の誘電体層３４の一部およびエッチングされた誘電体層３２の一部が次に選択的に除去されて耐酸化層１５の残りの部分１６を露出し、かつトレンチ２２内にトレンチプラグ３６を形成する。図８に示されるように、トレンチプラグ３６はエッチングされた誘電体層３２の残りの部分３３および第２の誘電体層３４の残りの部分３５からなりかつ実質的にトレンチ２２を充填する。１つの実施形態では、化学機械研磨が使用されて第２の誘電体層３４の一部およびエッチングされた誘電体層３２の一部を選択的に除去してトレンチプラグ３６を形成する。あるいは、トレンチプラグ３６を形成するために標準的なフォトマスクおよびエッチング技術を使用することもできる。さらに、トレンチプラグ３６はまた標準的なフォトマスクおよびエッチング技術を化学機械研磨と組合せて使用することによって形成することもできる。装置の信頼性はキーホールまたはボイドを含むトレンチプラグによって悪影響を受けることに注目すべきである。例えば、もしトレンチプラグを形成するために使用される平坦化プロセスがトレンチ充填プロセスの間に形成されたボイドを露出すれば、その後ゲート電極形成の間に前記ボイド内に導電性フィラメントまたはストリンガー（ｓｔｒｉｎｇｅｒ）が形成され、かつ該導電性フィラメントによって隣接するゲート電極が互いにショートされる可能性がある。従って、この発明は６００ナノメートルまたはそれ以下の幅を有するトレンチにボイドのないトレンチプラグが形成できるようにするから装置の信頼性を改善できる。
【００２０】
図９においては、耐酸化層１５の残りの部分１６が次に選択的に除去されてバッファ層１３の残りの部分１４を露出する。耐酸化層１５が窒化シリコンである、好ましい実施形態においては、前記残りの部分１６はリン酸（ｐｈｏｓｐｈｏｒｉｃ  ａｃｉｄ）中で除去することができる。あるいは、前記残りの部分１６はまた標準的なドライエッチング技術を使用して除去できる。バッファ層１３の残りの部分１４は次に酸素を含む雰囲気中でアニールされて前記残りの部分１４の下に横たわる犠牲酸化物層（ｓａｃｒｉｆｉｃｉａｌ  ｏｘｉｄｅ  ｌａｙｅｒ）３８を形成する。好ましい実施形態では、犠牲酸化物層３８はドライ酸化プロセスを使用して形成されかつ１０〜４５ナノメートルの範囲の厚さを有する。例えば、もし前記残りの部分１４がほぼ１５ナノメートルの厚さを有する熱成長２酸化シリコンであれば、ほぼ４０ナノメートルの厚さを有する犠牲酸化物層がドライ酸素を含む雰囲気中でほぼセ氏１０００度の温度で約４０分間前記残りの部分１４をアニールすることによって形成できる。ドライ酸化プロセスは薄い犠牲酸化物層が一様にかつ制御可能に形成できることにも注目すべきである。ドライ酸化プロセスの重要性は犠牲酸化物層３８が引き続き除去されるときにさらに完全に理解されるであろう。
【００２１】
図１０においては、バッファ層１３の残りの部分１４および犠牲酸化物層３８が除去されて半導体基板１２の第２の部分４０を露出する。好ましい実施形態では、前記残りの部分１４および犠牲酸化物層３８は希釈したフッ化水素酸を使用して等方性エッチングされる。図１０に示されるように、トレンチプラグ３６の一部もまた前記エッチングプロセスの間に除去される。トレンチプラグがエッチングされすぎても装置の信頼性が悪影響を受けることに注目すべきである。例えば、オーバエッチング（ｏｖｅｒ  ｅｔｃｈｉｎｇ）はトレンチ側壁のかなりの部分を露出し、従って引き続くゲート電極形成の間に導電性フィラメントまたはストリンガーが形成する垂直面を表示させる。従って、オーバエッチングは隣接するゲート電極を互いにショートさせる可能性がある。より重要なことは、トレンチ側壁に沿って形成される寄生トランジスタのゲート幅はまたトレンチプラグがオーバエッチングされる量に依存し、かつ従って、寄生トランジスタのリーケージ電流はトレンチプラグのオーバエッチングが増大するに応じて増加する。しかしながら、トレンチプラグのエッチングは本発明により最少化される。これは、２回エッチングする代わりに、最初に前記残りの部分１４を除去しかつ次に再びその後形成された犠牲酸化物層を除去し、トレンチプラグ３６は１回エッチングされるのみであるためである。さらに、犠牲酸化物層３８は制御可能にかつ一様に形成されるから、それを完全に除去するのに必要なオーバエッチングもまた最少化される。従って、リーケージ電流およびゲート電極のショートは本発明によって最少化され、かつ装置の信頼性の向上が達成できる。
【００２２】
図１１においては、ゲート誘電体層４２が次に半導体基板１２の第２の部分４０の上に横たわるよう形成される。１つの実施形態では、ゲート誘電体層４２は熱２酸化シリコン（ｔｈｅｒｍａｌ  ｓｉｌｉｃｏｎ  ｄｉｏｘｉｄｅ）の層であり、これは第２の部分４０を熱酸化することによって形成される。あるいは、ゲート誘電体層４２はシリコンオキシナイトライドのような他の誘電体材料とすることができ、これはアンモニア（ＮＨ３）、亜酸化窒素（Ｎ２Ｏ）、または一酸化窒素（ＮＯ）を含む雰囲気中で熱２酸化シリコン層を熱的に窒化することによって形成できる。さらに、ゲート誘電体層４２はまた前に述べたガスの１つを含む雰囲気中で第２の部分４０を直接窒化することによって形成することもできる。導電層が次に形成されかつパターニングされてトレンチプラグ３６およびゲート誘電体層４２の上に横たわるトランジスタのゲート電極４４を形成する。好ましい実施形態では、トランジスタのゲート電極４４は多結晶シリコンからなる。あるいは、トランジスタのゲート電極４４は金属、金属シリサイドまたは多結晶シリコンおよび金属または金属シリサイドを含む複合体とすることができる。
【００２３】
【発明の効果】
以上の説明および図示は本発明に関連する数多くの利点を示している。特に、改善された信頼性を有するトレンチアイソレーション構造を形成する方法が開示されている。より詳細には、本発明はサブミクロンのトレンチ幅を有するトレンチにおけるボイドまたはキーホールの形成がトレンチ内にシリコン層を被着し、該シリコン層を酸化して誘電体層を形成し、かつ次にトレンチを誘電体材料で充填する前に該誘電体層をエッチングすることにより、最少化できることを示している。さらに、本発明はまた、装置の信頼性に悪影響を与える、その後形成されるトレンチプラグのオーバエッチングを、ドライ酸化プロセスによって犠牲酸化物層を形成しかつ次に上に横たわるバッファ層が除去されるのと同時に該犠牲酸化物層を除去することにより、最少化することができることを教示している。従って、本発明により、高い装置密度および高い信頼性を備えた集積回路が製造できる。
【００２４】
従って、本発明により、前に述べた必要性および利点に完全に適合する集積回路におけるトレンチアイソレーション構造を形成する方法が提供されたことが明らかである。本発明がその特定の実施形態に関し説明されかつ図示されたが、本発明はこれらの例示的な実施形態に限定されるものではないと考える。当業者は本発明の精神から離れることなく修正および変更を行うことが可能なことを認識するであろう。例えば、本発明はトレンチプラグ形成のための特定の平坦化技術に限定されるものではない。さらに、本発明はトレンチ充填のための特定の誘電体層に限定されるものではない。従って、この発明は添付の特許請求の範囲に含まれるすべてのそのような変更および修正を含むものと考える。
【図面の簡単な説明】
【図１】本発明の１実施形態に係わる処理工程を示す断面図である。
【図２】本発明の１実施形態に係わる処理工程を示す断面図である。
【図３】本発明の１実施形態に係わる処理工程を示す断面図である。
【図４】本発明の１実施形態に係わる処理工程を示す断面図である。
【図５】本発明の１実施形態に係わる処理工程を示す断面図である。
【図６】本発明の１実施形態に係わる処理工程を示す断面図である。
【図７】本発明の１実施形態に係わる処理工程を示す断面図である。
【図８】本発明の１実施形態に係わる処理工程を示す断面図である。
【図９】本発明の１実施形態に係わる処理工程を示す断面図である。
【図１０】本発明の１実施形態に係わる処理工程を示す断面図である。
【図１１】本発明の１実施形態に係わる処理工程を示す断面図である。
【符号の説明】
１０  集積回路構造の一部
１２  半導体基板
１３  バッファ層
１５  耐酸化層
１４  バッファ層１３の残りの部分
１６  耐酸化層１５の残りの部分
１８  フォトレジストマスク
２０  半導体基板１２の第１の部分
２２  トレンチ
２４  トレンチ側壁
２６  トレンチ底部
２８  シリコン層
３０  第１の誘電体層
３２  エッチングされた誘電体層
３４  第２の誘電体層
３６  トレンチプラグ
３８  犠牲酸化物層
４２  ゲート誘電体層
４４  トランジスタのゲート電極
【図１】
0004416843.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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