(57)【特許請求の範囲】
【請求項１】
フラッシュメモリセルの第１のメモリバンク（１９４）及びフラッシュメモリセルの第２のメモリバンク（１９６）を有する同時動作が可能なフラッシュメモリデバイス（１００）のためのセンス用プリアンプ回路（２７４Ｕ）であって、
前記第１のメモリバンク（１９４）に、その入力が接続された第１の反転アンプ（３１１、３１４）と、
前記センス用プリアンプ回路の出力（ＵＳＡｉｎ）に、その出力が接続された第２の反転アンプ（３１３、３１６）とを具備し、
前記第１の反転アンプ（３１１、３１４）は、
前記センス用プリアンプ回路（２７４Ｕ）の入力において前記第１のメモリバンク（１９４）に接続されたゲートと、グランドに接続されるソースと、ドレインとを有する第１のトランジスタ（３１１）と、
ゲートと、前記第１のトランジスタ（３１１）のドレインの出力に接続されたソースと、電圧レベルＶccの電圧源に選択的に接続されるドレインとを有する第２のトランジスタ（３１４）とを含み、
前記第２の反転アンプ（３１３、３１６）は、
前記第１のトランジスタ（３１１）のドレインに接続されたゲートと、選択的にグランドと前記第１のトランジスタ（３１１）のゲートとに接続されたソースと、ドレインとを有する第３のトランジスタ（３１３）と、
前記第３のトランジスタ（３１３）のドレインに接続されたソースと、ゲートと、前記電圧源（Ｖcc）に選択的に接続されるドレインとを有する第４のトランジスタ（３１６）であって、前記第４のトランジスタ（３１６）とを含み、
前記第１の反転アンプ（３１１、３１４）は、前記第３のトランジスタ（３１３）のドレインとソースとを接続することで、前記第２の反転アンプ（３１１、３１４）に対するフィードバックネットワークを提供し、
前記第２の反転アンプ（３１３、３１６）は、前記第１のトランジスタ（３１１）のゲートとソースとを接続することで、前記第１の反転アンプ（３１１、３１４）に対するフィードバックネットワークを提供し、該フィードバックネットワークが前記センス用プリアンプ回路の帯域幅を増大させるように構成され、
前記第３のトランジスタ（３１３）及び前記第４のトランジスタ（３１６）が、それぞれ十分に低いトランジスタゲイン及び十分に高いトランジスタゲインを有して、低いフィードバックループゲインのフィードバックネットワークを提供し、かつ低い回路ゲインの閉ループセンス用プリアンプ回路を提供し、前記低いフィードバックループゲイン及び前記低い回路ゲインが、前記センス用プリアンプ回路の帯域幅を増大させるのに十分低くなっており、
前記センス用プリアンプ回路（２７４Ｕ）は、
前記第３のトランジスタのドレインに接続されたソースと、前記第１のトランジスタのドレインに接続されたゲートと、前記電圧源に選択的に接続されるドレインとを有する第５のトランジスタ（３１５）であって、前記第３のトランジスタと共に、前記入力（２７５Ｕ）をその動作レベルまで急速に上昇させるように構成されている、前記第５のトランジスタをさらに具備する、センス用プリアンプ回路。
【請求項２】
前記第１の反転アンプ（３１１、３１４）によって構成されるフィードバックネットワークが低いフィードバックループゲインを有し、前記センス用プリアンプ回路が低い閉ループ回路ゲインを有し、前記低いフィードバックループゲイン及び前記低い閉ループ回路ゲインが、前記センス用プリアンプ回路の帯域幅を増大させるのに十分低くなっている、請求項１に記載のセンス用プリアンプ回路。
【請求項３】
前記第２の反転アンプ（３１３、３１６）が、該第２の反転アンプ及び前記センス用プリアンプ回路のノイズマージンを増大させるのに十分高いゲインを有している、請求項２に記載のセンス用プリアンプ回路。
【請求項４】
フラッシュメモリセルの第１のメモリバンク（１９４）及びフラッシュメモリセルの第２のメモリバンク（１９６）を有する同時動作が可能なフラッシュメモリデバイス（１００）のためのセンス用プリアンプ回路（２７４Ｕ）であって、
ゲートと、選択的にグランド及び前記第１のメモリバンク（１９４）に接続されるソースと、ドレインとを有する第１のトランジスタ（３１１）であって、前記センス用プリアンプ回路（２７４Ｕ）の入力を含んでいる前記第１のトランジスタと、
ゲートと、前記第１のトランジスタ（３１１）のドレイン及び前記センス用プリアンプ回路（２７４Ｕ）の出力に接続されたソースと、電圧レベルＶccの電圧源に選択的に接続されるドレインとを有する第２のトランジスタ（３１４）であって、前記第１のトランジスタと共に第１の反転アンプ（３１１、３１４）を構成している前記第２のトランジスタと、
グランドに接続されたソースと、前記センス用プリアンプ回路の入力（２７５Ｕ）に接続されたゲートと、ドレインとを有する第３のトランジスタ（３１３）と、
前記第３のトランジスタ（３１３）のドレインに接続されたソースと、ゲートと、前記電圧源（Ｖcc）に選択的に接続されるドレインとを有する第４のトランジスタ（３１６）であって、前記第３のトランジスタと共に第２の反転アンプ（３１３、３１６）を構成する前記第４のトランジスタと、
前記第３のトランジスタのドレインに接続されたソースと、前記第１のトランジスタのドレインに接続されたゲートと、前記電圧源に選択的に接続されるドレインとを有する第５のトランジスタ（３１５）であって、前記第３のトランジスタと共に、前記入力（２７５Ｕ）をその動作レベルまで急速に上昇させるように構成されている、前記第５のトランジスタとを具備し、
前記第２の反転アンプ（３１３、３１６）は、前記第１のトランジスタ（３１１）のゲートとソースとを接続することで、前記第１の反転アンプ（３１１、３１４）に対するフィードバックネットワークを提供し、該フィードバックネットワークが前記センス用プリアンプ回路の帯域幅を増大させるように構成され、
前記第３のトランジスタ（３１３）及び前記第４のトランジスタ（３１６）が、それぞれ十分に低いトランジスタゲイン及び十分に高いトランジスタゲインを有して、低いフィードバックループゲインのフィードバックネットワークを提供し、かつ低い回路ゲインの閉ループセンス用プリアンプ回路を提供し、前記低いフィードバックループゲイン及び前記低い回路ゲインが、前記センス用プリアンプ回路の帯域幅を増大させるのに十分低くなっている、センス用プリアンプ回路。
【請求項５】
前記トランジスタが全て真性トランジスタである、請求項１または４に記載のセンス用プリアンプ回路。
【請求項６】
前記第２（３１４）、第３（３１３）及び第４（３１６）のトランジスタがＺ型トランジスタである、請求項５に記載のセンス用プリアンプ回路。
【請求項７】
前記トランジスタが全て中間電圧トランジスタである、請求項６に記載のセンス用プリアンプ回路。
【請求項８】
前記電圧源（Ｖcc）が約２Ｖから約３Ｖの範囲内にある、請求項７に記載のセンス用プリアンプ回路。
【請求項９】
前記電圧源（Ｖcc）が約３Ｖである、請求項７に記載のセンス用プリアンプ回路。
【請求項１０】
前記電圧源（Ｖcc）が約２Ｖである、請求項７に記載のセンス用プリアンプ回路。
【請求項１１】
前記第２のトランジスタ（３１４）が、前記第２の反転アンプ（３１３、３１６）及び前記センス用プリアンプ回路のノイズマージンを増大させるのに十分低いゲインを有している、請求項７に記載のセンス用プリアンプ回路。
【発明の詳細な説明】
（技術分野）
コンピュータ、ＰＤＡ（パーソナルデジタルアシスタント）、携帯電話並びに他の電子システム及び装置は、通常、プロセッサ及びメモリを内蔵している。メモリは、装置の機能性を達成するために、プロセッサによって実行される命令及び／又は処理されるデータを格納するのに使用される。用途によっては、システム及び装置は、装置のスイッチを切るか電源を切断したときに情報が失われないように、命令及び／又はデータを何らかの形の永久／不揮発性記憶媒体に保持する必要がある。典型的な用途としては、コンピュータのＢＩＯＳ記憶装置、及びＰＤＡなどのディスクを内蔵してないハンドヘルドコンピュータ装置がある。
【０００１】
（背景技術）
かかる不揮発性記憶機能を提供する１つの方法は、ハードディスクドライブなどの大容量記憶装置を内蔵することである。ハードディスクドライブは、回転磁気プラッタ上にデータを格納する機械的装置である。しかし、そのような装置は小型のシステムに組み込むことが難しく、かつ、信頼性、コスト及び製造上の制約が大きい。そのような装置に代わるものとして、集積回路をベースとする不揮発性メモリがある。使用できる不揮発性メモリの一つとして、消去可能書き込み可能読出し専用メモリ（「ＥＰＲＯＭ」）がある。従来のＥＰＲＯＭは信頼性の高い不揮発性記憶装置を提供するが、これらは、現場では実用的に再書き込みすることができない。例えば、ＥＰＲＯＭは一般的に、消去するには紫外光に暴露させる必要があり、そのためにはＥＰＲＯＭメモリチップを装置から取り外す必要がある。消去や再書き込みを行った後で、ＥＰＲＯＭメモリチップは装置に戻される。多くの用途では、メモリを取り外して装置を再書き込みすることは、実際的ではない。再書き込みが容易でないだけでなく、ＥＰＲＯＭはデータ記憶密度が十分ではない場合がある。
【０００２】
ＥＰＲＯＭの複雑さを回避し、現場で再書き込みを行える装置を提供するために、多くの電子設計では、特別なハードウェアを使わずに電気的に再書き込みすることができる、電気的消去可能書き込み可能読出し専用メモリ（「ＥＥＰＲＯＭ」）、スタティックランダムアクセスメモリ（「ＳＲＡＭ」）、又はフラッシュメモリを採用している。ＳＲＡＭは技術的には不揮発性メモリの形態ではないが、不揮発性を必要とする一部の用途で使用することができる。
【０００３】
ＥＥＰＲＯＭは、高価であり、かつ非常に制限されたライフサイクルを持つという欠点がある。すなわちＥＥＰＲＯＭは、装置が機能しなくなるまでに限定された回数しか消去や再書込みができない。ＳＲＡＭは動作速度が高速であるが、電源が供給される間しかその内容を維持せず、従って、バッテリ又はその他の電源装置を必要とする。このため、ＳＲＡＭへの電源を維持して格納された内容を維持するには、追加のハードウェアを必要とし、製造のコストや複雑さが増大する。更に、追加ハードウェアは、設計上、物理的サイズに望ましくない制約を与える。加えて、ＥＥＰＲＯＭ及びＳＲＡＭは、他の種類の記憶装置と比較して、記憶密度があまり高くない。従って、フラッシュメモリは、ＥＰＲＯＭと比べて現場での再書き込みが簡単で、ＥＥＰＲＯＭよりも安価であり、バッテリを必要とするＳＲＡＭよりも利用し易く、より高いデータ記憶密度で利用可能であるため、コスト、サイズ又は密度が重要である場合にはフラッシュメモリが好適である。
【０００４】
フラッシュメモリ（又はフラッシュＲＡＭ）は、フローティングゲートを有するメモリセル設計を採用した不揮発性記憶装置の一種である。高電圧をメモリセル入力に印加し、フローティングゲートに対して電荷の書き込み／格納や電荷の消去／除去を行う。書き込みはホットエレクトロンの移動によりフローティングゲートに電荷を渡すことによって行なわれる。一方、消去の場合は、電子が薄い誘電体を突き抜けるファウラーノルドハイムトンネリングを利用し、フローティングゲートの電荷量を低減させる。セルに対し消去を行うと、セルの論理値は「１」になり、書き込みを行うと、論理値は「０」になる。書き込み又は消去動作を除いては、フラッシュメモリは、ランダムにアクセス可能な読出し専用メモリ（ＲＯＭ）と同様に動作する。従来、フラッシュメモリ記憶セル及びサポートロジック／回路を含むフラッシュメモリチップは、半導体材料の層及びポリシリコンの相互接続層ならびに第１及び第２のメタル層を基板上に形成することによって作られる。本発明に適用可能な、より多数又は少数の層を有する集積回路の製造技術が多数あることは理解されるであろう。
【０００５】
従来のフラッシュメモリは、一括消去としても知られる、メモリチップ全体を消去することによってのみ消去することができた。バイト毎の消去はできなかった。この問題を多少軽減するために、最近のフラッシュメモリは通常、論理的に「セクタ」と呼ばれるブロックに分割され、各セクタには利用可能なデータ格納域の全バイトの一部分が含まれる。例えば、一般的なフラッシュメモリは全部で３２メガビットの格納域を有し、論理的に６４のセクタに分割される。各セクタには６４キロバイトのデータ（１バイトは８ビットに等しい）を格納できる。この構成は、メモリ全体の一括消去に加え、一度に１セクタの消去も選択できる。一般的なフラッシュメモリでは、依然としてバイト毎の消去ができず、利用形態によっては、書き込みはバイト毎に行わなければならない（１ワードを４バイトとして、ワード毎の場合もある）。フラッシュメモリデバイスの書き込み又は消去の単位は変えることができ、その書き込み／消去の単位をビットレベルにまで低下させることも考えられることは、理解されるであろう。
【０００６】
フラッシュメモリを書き込み及び／又は消去するためには、一般的に複雑なプロセスが必要になる。例えば、特定のセクタを消去する前に、そのセクタに書き込みを行う必要がある（「プレ書き込み」として知られる）。消去及び書き込みのためのステップには、指定された期間に特定の順序でメモリセルに高電圧を複雑に印加することが含まれる。多くのフラッシュメモリは、複雑な書き込み及び消去動作を自動的に実行する、内臓の状態回路を備えている。フラッシュメモリを書き込み及び消去するこれらのプロセスは、完了するまで長い時間がかかることがある。一般的な消去シーケンスは１セクタ当たり０．７秒から最高１５秒の時間がかかることがある。チップ全体を消去するには、セクタの数によって異なるが、最高４９秒かかることがある。書き込みはずっと速く、１バイト当たりおよそ７〜３００マイクロ秒であるが、他のメモリデバイスに比較するとかなり遅い。チップ全体の書き込みは、チップの容量によって異なるが、依然として最高１２０秒（データの検証時間を含めて）かかることがある。一般的に標準的ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）はナノ秒台の書込みアクセス時間を提供し、フラッシュメモリと比較すると、桁数が大きく異なる。
【０００７】
フラッシュメモリデバイスは書き込み及び消去がこのように複雑なため、書き込み時に十分に高速なアクセスができず、それが次いで読出し時のアクセスに影響するという大きな問題を招く。例えば、従来のフラッシュメモリデバイスは一般的に、フラッシュメモリデバイスにおける書き込み又は消去動作の実行中に、プロセッサに読出し動作を実行させることができない。多くの利用形態では、プロセッサは、フラッシュメモリデバイスの読出し動作を開始する前に、フラッシュメモリデバイスの状態レジスタに定期的にポーリングして、書き込み又は消去動作の終わりを検出しなければならない。
【０００８】
残念ながら、上述した通り、一般的なフラッシュメモリデバイスの書き込み及び消去のサイクル時間は、例えばダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）を使用する従来のランダムアクセスメインメモリの許容可能な書込みアクセス時間より何桁も大きい。書き込み又は消去動作に伴う待ち時間がそのように長いため、フラッシュメモリが電子システムの唯一のメモリである場合、オペレーティングシステムをロックさせ、許容限度を超えて長時間にわたりシステムが機能するのを妨げることがあり得る。一部の従来のフラッシュメモリでは、この問題に取り組むために、消去中断動作が可能である。消去中断とは、プロセッサに消去動作を休止させ、別のセクタを読み出すことができるようにするものである。しかし、そのようなメモリは一般的に、読出し動作を開始するまでに、数マイクロ秒もの中断待ち時間を要する。一般的な中断待ち時間は０．１〜２０マイクロ秒である。
【０００９】
従来のシステムでは、そのようなオペレーティングシステムのロックを防止する目的で、複数のフラッシュメモリデバイスを使用することがある。そのようなシステムでは、プロセッサは通常、フラッシュメモリデバイスのうちの１つに読出しアクセスをする間、他のフラッシュメモリデバイスは書き込み又は消去動作を実行することができる。しかし、そのようなシステムは、単一のフラッシュメモリデバイスの容量で特定の電子デバイスの要求に対処することができても複数のフラッシュメモリデバイスを導入するので、高コストが問題である。
【００１０】
別の先行技術のシステムは、フラッシュメモリをＥＥＰＲＯＭメモリと組み合わせて使用する。このシステムは、メモリの１つに読出し動作を行ないながら、他のメモリに書き込むことができる。しかし、ＥＥＰＲＯＭメモリセルはサイズがフラッシュメモリよりかなり大きいので、メモリチップに配置できるセル数は減少する。さらに、２つの異なるメモリ技術を同一チップ上に組み込むことに関わる、かなりの設計及び製造上の複雑さがある。従って、ＥＥＰＲＯＭをフラッシュメモリと組み合わせて使用するデバイスは一般的に、設計及び製造のコストが高くなる。
【００１１】
加えて、フラッシュメモリの書き込み及び消去は、読出し動作の実行に比較して、通常より高い電圧を必要とする。この通常より高い電圧の使用は、書き込み／消去を行ないながら同時に読出す機能を実現しようとするときに、問題を生じることがある。その問題には、読出し動作のための通常の電圧と共に書き込み及び消去動作に必要な高電圧を配電すること、及び装置内のどこか別の場所における高電圧の使用により読出しセンス出力に誘発されて増加するノイズを取り扱うことの難しさが含まれる。さらに、利用形態によっては、冗長ロジックも使用され、それがさらなる複雑さを導入する。
【００１２】
従って、同時読出し及び書込み動作を可能にし、効率的に設計、製造可能なフラッシュメモリデバイスが必要とされている。
【００１３】
（発明の開示）
本発明は請求の範囲によって定義され、本節のいかなる部分も、これらの請求の範囲に対する制限と取るべきではない。概論として以下に説明する好適な実施形態は、可変サイズのメモリバンクを読出すセンス用プリアンプ回路に関する。センス用プリアンプ回路は２つの反転アンプからなり、第２の反転アンプは第１の反転アンプのフィードバックループを提供する。加えて、特殊「キッカー」回路はセンス用プリアンプの入力信号線をその動作レベルに引き上げる。反転アンプ、フィードバックループ、及びレベル上昇回路の組合せは、センス用プリアンプの帯域幅を高くして、小さい方のメモリバンクから生じる低容量性負荷に適合するように構成される。この組合せはまた、入力信号線をより速く動作レベルに引き上げて、大きい方のメモリバンクから生じる高容量性負荷に適合するようにも構成される。この組合せはまた、センス用プリアンプの出力における信号マージンを増大するようにも構成される。
【００１４】
（発明を実施するための形態）
ここで、語句「接続する」とは、直接接続するか、あるいは１つ又はそれ以上の中間構成部品を介して間接的に接続することを意味するものと定義する。以下、図面を参照するが、特に図１を参照すると、書き込み又は消去動作を実行しながら同時に読出しを行なうように設けられた、本発明に係るフラッシュメモリデバイス１００が概略的に示されている。本発明に係るメモリデバイス１００は、「BANK ARCHITECTURE FOR A NON-VOLATILE MEMORY ENABLING SIMULTANEOUS READING AND WRITING 」と称するChenらへの米国特許第５，８６７，４３０号、及び「NON-VOLATILE MEMORY ARRAY THAT ENABLES SIMULTANEOUS READ AND WRITE OPERATIONS 」と称するVan Buskirk らへの米国特許第５，８４７，９９８号に記載されたメモリデバイスの１つ又はそれ以上の構成部品を含むことができる。これら両特許は本発明に含まれ、この種のデバイスの実現及び動作についてさらに記載している。メモリデバイス１００はまた、カリフォルニア州サニーヴィルにあるアドバンスト・マイクロ・デバイス社によって製造されたＡｍ２９ＤＬ１６２Ｃ及びＡｍ２９ＤＬ１６３Ｃ  １６メガビット（「Ｍｂ」）フラッシュメモリチップ及びＡｍ２９ＤＬ３２２Ｃ及びＡｍ２９ＤＬ３２３Ｃ  ３２Ｍｂフラッシュメモリチップなど、同時に読出し及び書込み動作が可能な典型的フラッシュメモリデバイスの１つ又はそれ以上の構成部品を含むこともできる。これらの典型的フラッシュメモリチップに関するさらなる詳細については、「Am29DL322C/Am29L323C 32 Megabit (4M ×8-Bit/2M×16-Bit) CMOS 3.0 Volt-only, Simultaneous Operation Flash Memory 」データシート及び「Am29DL162C/Am29L163C 16 Megabit (2M ×8-Bit/1M×16-Bit) CMOS 3.0 Volt-only, Simultaneous Operation Flash Memory 」データシートを参照されたい。上で開示した典型的デバイスは１６又は３２Ｍｂの容量を有するが、ここで開示する実施形態は、６４又は１２８Ｍｂデバイスなど、より高いビット密度のデバイスにも同等に適用可能であることは理解されるであろう。
【００１５】
上記の同時動作が可能な典型的なフラッシュメモリ１００を適用した典型的な例では、利用可能なデータ記憶空間は、データ及びブートコードを１つのバンクに格納し、制御コードを別のバンクに保存するように構成することができる。１つのバンク、例えばバンク１９６にデータセクタを書き込み／消去するように指示するコマンドシーケンスを含むことができる制御コードは、もう一方のバンク、例えばバンク１９４に実行可能コードとして常駐することができる。第１のバンクが書き込み／消去されている間、システムはもう一方のバンクからのコードを実行し続けて他のシステム動作を管理することができる。同様に、システムによっては、そのもう一方のバンクが書き込み／消去を実行している間、ＣＰＵが第１のバンクからのコードを実行することもできる。バンク切替えの待ち時間はなく、読出しを実行するために書き込み／消去動作を中断する必要は無い。これはＣＰＵの読出し／書込みサイクル時間を最小にし、データ処理量を最大にし、追加ハードウェアの必要性を除去することにより全体的なシステムコストを低減する。典型的デバイスはメモリセルのバンクを２つ有するが、３つ以上のバンクを有するデバイスが企図されることは理解されるであろう。
【００１６】
再び図１を参照すると、３２Ｍｂの容量を有し、ワードアドレス指定可能モードで動作する、本実施形態に係るメモリデバイス１００は、２１ビットのアドレス入力１０２、１６ビットのデータ入力／出力（「データ」）１９２、電源入力（図１には図示せず）、及び制御入力（図１には図示せず）を含む。１６Ｍｂの容量を有するメモリデバイス１００ではアドレスビットは２０だけでよく、バイトモードで動作する場合、３２Ｍｂのデバイス１００は２２のアドレスビットを必要とし、１６Ｍｂのデバイスは２１のアドレスビットを必要とすることは理解されるであろう。制御入力は、チップイネーブル、出力イネーブル、及び書込みイネーブルを含む。チップイネーブル信号は、チップの制御ロジック及び入力／出力バッファを起動させる。チップイネーブルが表明されないときは、メモリデバイスは待機モードで作動する。出力イネーブルは、読出しサイクル中にＩ／Ｏバッファを通してデバイスの出力をゲートさせるために使用される。書込みイネーブルは、メモリデバイスの書込み機能を有効にするために使用される。一実施形態では、図１の構成部品の全てが単一集積回路チップに含まれる。典型的フラッシュメモリチップのアドレス及び制御入力は、メモリ密度及び使用するインタフェースによって異なることに注意されたい。開示する実施形態は、よりメモリ密度が高くても、また、随伴する代替アドレス及び制御入力構成により代替インタフェースを導入しても、うまく機能することは理解されるであろう。
【００１７】
メモリデバイス１００はさらに、アドレスバッファ１０４、アドレスマルチプレクサ１０６及び１０８、アドレスシーケンサ１１０、Ｘ論理アドレスデコーダ１１２及び１１８、Ｙ論理アドレスデコーダ１１４及び１２０、それぞれ１９４及び１９６として示されるメモリアレイの上位バンク０及び下位バンク１、Ｄポンプ１６０、データマルチプレクサ１７０及び１７２、読出し用センスアンプ１７４、ベリファイ用センスアンプ１７６、負電圧ポンプ１９０、出力マルチプレクサ１８０、ステートマシーン及び制御ロジック１２２、入力／出力バッファ１８２、ＶＰＰＩＧポンプ１４２、１３２として示されるブースタ０、ＶＰＸＧＧポンプ１３４、１３６として示されるブースタ１、並びに電力マルチプレクサ１３０、１３８、１４０及び１４４を含む。アドレス入力１０２はアドレスバッファ１０４によって受け取られ、これは該アドレスをバンク１９４のアドレスマルチプレクサ１０６及びバンク１９６のアドレスマルチプレクサ１０８へ送る。アドレスシーケンサ１１０は、ステートマシーン及び制御ロジック１２２によって制御される。一実施形態では、アドレスシーケンサ１１０はステートマシーン及び制御ロジック１２２の一部である。アドレスシーケンサ１１０の出力は、マルチプレクサ１０６及びマルチプレクサ１０８の両方に送られるアドレスである。アドレスシーケンサ１１０は、消去シーケンス中に順次アドレスを生成するために使用される。マルチプレクサ１０６の出力である上位アドレスＵＡは、Ｘアドレスデコーダ１１２及びＹアドレスデコーダ１１４に伝達される。マルチプレクサ１０８の出力である下位アドレスＬＡは、Ｘアドレスデコーダ１１８及びＹアドレスデコーダ１２０へ送られる。マルチプレクサ１０６は、制御信号Ｂ０＿ＳＥＬに応答して、バッファ１０４からのアドレスとアドレスシーケンサ１１０からのアドレスとの間で選択する。マルチプレクサ１０８は、制御信号Ｂ１＿ＳＥＬに基づいて、アドレスバッファ１０４からのアドレスとアドレスシーケンサ１１０からのアドレスとの間で選択する。選択信号Ｂ０＿ＳＥＬ及びＢ１＿ＳＥＬは、ステートマシーン及び制御ロジック１２２によって生成される。
【００１８】
バンク１９４及びバンク１９６は、フラッシュメモリセルのアレイ（又はセット）である（これらの個々のフラッシュメモリセルの動作については、以下で更に詳述する）。バンク１９４、１９６はワードによって、次いでセクタによって編成され、バイト又はワードのどちらでもアドレス指定可能である。他の種類の不揮発性メモリも本発明の範囲内であることを、当業者は理解できるであろう。バンク１９４のアドレスデコードロジックは、Ｘアドレスデコーダ１１２及びＹアドレスデコーダ１１４を有する。Ｘアドレスデコーダ１１２はワード線デコーダ及びセクタデコーダを含む。ワード線デコーダはアドレスビットＵＡ［６：１４］を受け取り、セクタデコーダはアドレスビットＵＡ［１６：２０］を受け取る。Ｙアドレスデコーダ１１４はビット線デコーダ及びＹビット線ゲーティングを含む。ビット線デコーダはアドレスビットＵＡ［０：５］を受け取る。
【００１９】
バンク１９６用のアドレスデコードロジックは、Ｘアドレスデコーダ１１８及びＹアドレスデコーダ１２０を含む。Ｘアドレスデコーダ１１８はワード線デコーダ及びセクタデコーダを含む。ワードデコーダはアドレスビットＬＡ［６：１４］を受け取り、セクタデコーダはアドレスビットＬＡ［１５：２０］を受け取る。Ｙアドレスデコーダ１２０はビット線デコーダ及びＹビット線ゲーティングを含む。ビット線デコーダはアドレスビットＬＡ［０：５］を受け取る。一実施形態では、アドレスバッファ１０４はデコードされているアドレスを格納するためのラッチを含む。別の実施形態では、ラッチをデコーダ１１２、１１４、１１８、１２０の一部とすることができる。
【００２０】
図１はさらに、３つの入力すなわちブースタ０  １３２、ＶＰＸＧＧポンプ１３４、及びＶｃｃを有するマルチプレクサ１３０を示す。ＶＰＸＧＧポンプ１３４は、調整された正電圧を発生し、ワード線を介して選択されたフラッシュメモリセルの制御ゲートに供給する正電源である。当業界で知られている多くの様々な電圧ポンプが、本発明に使用するのに適している。ＶＰＸＧＧポンプ１３４に含めることのできる一技術のより詳細な説明が、Van Buskirk らへの米国特許第５，２９１，４４６号の「VPP POWER SUPPLY HAVING A REGULATOR CIRCUIT FOR CONTROLLIG A REGULATED POSITIVE POTENTIAL 」に見ることができ、そこに記載されている内容は全て本発明に含まれる。ブースタ１３２は読出し中にワード線を昇圧するために使用される。マルチプレクサ１３０はステートマシーン及び制御ロジック１２２から選択信号１９７を受け取り、その３つの入力の中から１つを選択し、Ｘアドレスデコーダ１１２を介してバンク１９４のワード線に送る。マルチプレクサ１３０の出力には符号ＶＰＸＧ０が付されている。図１は、開示を簡素化するために、マルチプレクサに接続された３つの入力１３２、１３４及びＶｃｃを示すように図示されている。１つの典型的実現のより詳細な説明は、Cleveland らへの米国特許第５，７０８，３８７号の「FAST 3-STATE BOOSTER
CIRCUIT 」に見ることができ、そこに記載されている内容は全て本発明に含まれる。当業界で知られている多くのブースタ回路及び選択回路が本発明に使用するのに適している。
【００２１】
図１はまた、３つの入力すなわち１３６として示されたブースタ１、ＶＰＸＧＧポンプ１３４、及びＶｃｃを有する別のマルチプレクサ１３８をも含む。ブースタ１３６はブースタ１３２と同様である。マルチプレクサ１３８はマルチプレクサ１３０と同様に作動し、ステートマシーン及び制御ロジック１２２からその選択信号１９８を受け取る。マルチプレクサ１３８の出力は、Ｘアドレスデコーダ１１８を介してバンク１９６のワード線に送られるＶＰＸＧ１である。マルチプレクサ１３０及び１３８の目的は、メモリセルの特定のバンクで実行される動作によって、３つの電源線間の切替えを行なうことである。
【００２２】
ＶＰＰＩＧポンプ１４２は、メモリセルのドレインに高電圧を渡すために使用される高電圧ポンプである。ＶＰＰＩＧポンプ１４２の出力はマルチプレクサ１４０及びマルチプレクサ１４４に送られる。両マルチプレクサは入力としてＶｃｃを有する。マルチプレクサ１４０及び１４４は、ステートマシーン及び制御ロジック１２２からの信号１９５及び１９９に基づいて入力間の切替えを行なう。マルチプレクサ１４０の出力はＶＰＰＩ０であり、マルチプレクサ１４４の出力はＶＰＰＩ１である。通常の読出し動作中、ＶＰＰＩ１及びＶＰＰＩ０はＶｃｃに接続される。ＶＰＰＩ０はＮチャネルトランジスタ１５２のゲートに接続される。ＶＰＰＩ１はＮチャネルトランジスタ１５４のゲートに接続される。トランジスタ１５２のソースはＹアドレスデコーダ１１４、マルチプレクサ１７０及びマルチプレクサ１７２に接続される。トランジスタ１５２のドレインはＤポンプ１６０及びトランジスタ１５４のドレインに接続される。Ｄポンプ１６０はドレイン電源である。当業界で知られている様々なドレイン電源を本発明に使用することができる。１つの典型的ドレインポンプは、Van Buskirk らへの米国特許第５，２６３，０００号の「DRAIN POWER SUPPLY」に開示されており、そこに記載されている内容は全て本発明に含まれる。トランジスタ１５４のソースはマルチプレクサ１７０及びマルチプレクサ１７２に接続される。トランジスタ１５４のソースは、バンク１９６のビット線にアクセスする目的のために、Ｙアドレスデコーダ１２０にも接続される。マルチプレクサ１７０及び１７２への接続は、バンク１９４及びバンク１９６からデータを読み出すための経路を提供する。マルチプレクサ１７０はステートマシーン及び制御ロジック１２２からの信号ＲＳＡ＿ＳＥＬを使用して、２つの入力信号のうちの１つを選択して、読み出しセンスアンプ１７４に伝達する。マルチプレクサ１７２は、その２つの入力信号のうちの１つをベリファイ用センスアンプ１７６に選択的に伝達するために、ステートマシーン及び制御ロジック１２２からの選択信号ＶＳＡ＿ＳＥＬを使用する。従って、２つのトランジスタ（１５２及び１５４）ならびに２つのマルチプレクサ（１７０及び１７２）は、バンク１９４又はバンク１９６内の選択されたセルにドレインの電圧を選択的に渡し、かつバンク１９４又はバンク１９６のいずれかからデータを選択的に読み出すために使用される。マルチプレクサ１７０及び１７２の導入は、明瞭さのために例示したにすぎない。実施の形態の細部については、図１に示されていないものもある。メモリデバイス１００には、実際には、各バンク１９４、１９６に１組づつ、２組のセンスアンプがある。また、２組のベリファイ用センスアンプもある。バンクからのデータは各バンク１９４又は１９６からその読み出しセンスアンプ又はそのベリファイ用センスアンプのいずれかに多重化される。バンク１９４又は１９６がその読出し用センスアンプを使用する場合は、そのベリファイ用センスアンプは作動を停止し、逆にそのベリファイ用センスアンプを使用する場合は、その読み出しセンスアンプが作動を停止する。複数のあて先間で複数のデータ源を多重化するための多くの方法があることは理解されるであろう。
【００２３】
バンク１９４又はバンク１９６のいずれかからのデータは、読み出しセンスアンプ１７４又はベリファイ用センスアンプ１７６のいずれかに伝達することができる。両方のセンスアンプは、ステートマシーン及び制御ロジック１２２と連絡している。バンク１９４からのデータが読出し用センスアンプ１７４に伝達される間、バンク１９６からのデータはベリファイ用センスアンプ１７６に伝達することができる。バンク１９４からのデータがベリファイ用センスアンプ１７６に伝達される間、バンク１９６からのデータは読出し用センスアンプ１７４に伝達することができる。ベリファイ用センスアンプ１７６の出力はステートマシーン及び制御ロジック１２２に送られ、これは特定のバイトが書き込み又は消去されたことを検証するために使用される。メモリデバイス１００で、読出し用センスアンプ１７４の好適な実現は、各バンク１９４、１９６に１組づつ、２組のセンスアンプを提供することに注意されたい。読出し動作を実行するバンク１９４又は１９６のセンスアンプだけが、読出し動作中、アクティブである。メモリデバイス１００のベリファイ用センスアンプ１７６もまた、各バンクに１組づつ、２組のベリファイ用アンプを有する。
【００２４】
読出し用センスアンプ１７４からのデータは、マルチプレクサ１８０に送られる。マルチプレクサ１８０の第２の入力は、書き込み又は消去が進行中であるか否かなど、ステートマシーン及び制御ロジック１２２からのデバイス１００の状態情報を含む。マルチプレクサ１８０の選択信号は、ステートマシーン及び制御ロジック１２２によって提供される。
【００２５】
Ｉ／Ｏバッファ１８２は、メモリデバイス１００からデータを受け渡し、かつそこへのデータを受け取るために使用される。読出しがバンクの１つで行なわれる間、マルチプレクサ１８０は、読出し用センスアンプ１７４からの出力データをＩ／Ｏバッファ１８２に伝達する。消去又は書き込みシーケンス中に、マルチプレクサ１８０は、外部プロセッサがメモリデバイス１００に消去又は書き込みに関する状態をポーリングすることができるように、状態情報をＩ／Ｏバッファ１８２に伝達する。
【００２６】
また、メモリデバイス１００は、ステートマシーン及び制御ロジック１２２によって選択されたバンク１９４又はバンク１９６のいずれかのワード線を介して、選択されたメモリセルの制御ゲートへの比較的高い負電圧を発生するために使用される負電圧ポンプ１９０をも含む。負電圧ポンプ１９０はＸアドレスデコーダ１１２及び１１８と連絡している。負電圧ポンプの一例は、Chang らへの米国特許第５，６１２，９２１号の「LOW SUPPLY VOLTAGE NEGATIVE CHARGE PUMP 」に見ることができ、そこに記載されている内容は全て本発明に含まれる。
【００２７】
ステートマシーン及び制御ロジック１２２は、読出し、書き込み及び消去動作のための制御を提供する。バンク１９４とバンク１９６の間で選択するために使用される選択線の多くは、ステートマシーン及び制御ロジック１２２によって制御される。代替的にＸ及びＹアドレスデコーダ１１２、１１４、１１８、１２０からの出力を使用して、メモリセルのバンク間の選択を行うこともできる。
【００２８】
メモリデバイス１００は、内蔵の書き込みシーケンスを用いて書き込みされ、内蔵の消去シーケンスを用いて消去される。内蔵のシーケンスはプロセッサに書き込み又は消去シーケンスを開始させ、書き込み及び消去シーケンスが実行されている間、他のタスクを実行させる。内蔵の書き込み及び消去シーケンスは、ステートマシーン及び制御ロジック１２２によって制御され、これはコマンドレジスタを使用していずれかのシーケンスの開始を管理する。消去及び書き込み動作は、装置の動作を管理する内部状態回路を制御するコマンドレジスタを介してのみアクセスされる。コマンドは、メモリデバイス１００へのデータ入力１９２を介してコマンドレジスタに書き込まれる。
【００２９】
１つのバンクが書き込みされている間に、他のバンクに読出し動作のためにアクセスすることができる。例えば、バンク１９６で１バイトの書き込み中に、ステートマシーン及び制御ロジック１２２はマルチプレクサ１０８に、デコーダ１１８及び１２０へ伝達するためにバッファ１０４からアドレスを選択させる。さらに、ステートマシーン及び制御ロジック１２２は、書き込みが完了したときに検証するために、Ｉ／Ｏバッファ１８２から書き込みされるデータバイトを格納する。バンク１９６の出力は、格納された入力データとの比較のために、マルチプレクサ１７２を介してベリファイ用センスアンプ１７６に送られる。同時に開始されたバンク１９４への読出し動作中に、ステートマシーン及び制御ロジック１２２は、書き込みされるデータを格納した後、マルチプレクサ１０６に対し、Ｘ及びＹアドレスデコーダ１１２及び１１４へ伝達するためにバッファ１０４からアドレスを選択するように指示する。バンク１９４の出力はマルチプレクサ１７０を介して読出し用センスアンプ１７４に送られる。読出し用センスアンプ１７４の出力は、マルチプレクサ１８０を介して、Ｉ／Ｏバッファ１８２へ、かつ次いでデータバス１９２へ送られる。
【００３０】
同様に、バンク１９４内のセクタの消去中に、ステートマシーン及び制御ロジック１２２はマルチプレクサ１０６にアドレスシーケンサ１１０からアドレスを選択させる。アドレスシーケンサ１１０は、特定のセクタ内の全バイトを循環して各バイトがプレ書き込みされていることを確認するのに使用される。セクタはその後一括消去される。消去後、アドレスシーケンサ１１０は、この消去されたセクタの各バイトを検証するためにアドレスを発生するのに使用される。バンク１９４が消去され、かつマルチプレクサ１０６がアドレスシーケンサ１１０からアドレスを選択している間、マルチプレクサ１０８を使用してアドレスシーケンサ１１０からのアドレスではなく、バッファ１０４からアドレスを選択することによって、バンク１９６で読出し動作を実行することができる。バンク１９４の消去方法の検証動作中に、ステートマシーン及び制御ロジック１２２はベリファイ用センスアンプ１７６を使用してデータを検証する間に、バンク１９６からの読出しデータは読出し用センスアンプ１７４に伝達される。従って、各バンクは２つの入力アドレス経路及び２つの出力データ経路を有し、いずれか一方のバンクを読み出している間に、同時に他方のバンクに書き込むことができるように、それらを多重化することができる。
【００３１】
メモリデバイス１００で、バンク１９４又は１９６内の各メモリセルは、ＮＯＲ型フローティングゲートトランジスタを含む。しかし、フラッシュメモリセルを実現する多くの方法があること、構成及び動作特性は可変であることを、当業者は理解されるであろう。さらに、ここに開示する実施形態は一般的に適用可能であり、フラッシュメモリセルの１つの特定の実現に限定されないことを理解されるであろう。典型的トランジスタは、ソース、ドレイン、及び制御ゲートと呼ばれる３つの接続部を有する。典型的フラッシュメモリアレイでは、メモリセルの制御ゲートは、アレイに格納されたデータをアドレス指定するために使用される、アレイのワード線に接続される。ソースは、どのビットを読み出すかによって、選択的に接地される（読出し動作のため）。ドレインは、アレイから格納されたデータをセンス／読み出すために使用されるビット線に接続される。
【００３２】
消去動作中、メモリセルトランジスタのソース入力は高い正電圧に接続され、ドレイン／ビット線はフローティングのままであり、制御ゲート／ワード線は負電圧ポンプ１９０によって供給される比較的高い負電圧に接続される。消去中にソースに印加される典型的な高い正電圧は約５Ｖであり、負電圧ポンプ１９０によって制御ゲート／ワード線に印加される典型的な高い負電圧は約−９Ｖであるが、他の電圧及び入力組合せを使用することもできる。この入力構成に基づき、メモリセルのトランジスタのフローティングゲートに格納された電荷は、ファウラーノルドハイムトンネリングによってソースに流出し、放電される。
【００３３】
書き込み動作中、メモリセルトランジスタのソース入力は接地され、ドレイン／ビット線はＶＰＰＩＧ  Ｄポンプドレイン電源１４２によって提供される高い正電圧に接続され、制御ゲート／ワード線はＶＰＸＧＧポンプ正電源１３４によって提供される高電圧に接続される。ＶＰＰＩＧ１４２によってドレインに印加される典型的な高電圧は約５Ｖである一方、ＶＰＸＧＧ１３４ポンプによって制御ゲートに印加される典型的高電圧は約９Ｖである。他の電圧及び入力組合せも使用できることを当業者は理解されるであろう。この入力構成に基づき、電荷はホットエレクトロンの移動によってメモリセルトランジスタのフローティングゲートへ流れ、そこに蓄積する。
【００３４】
メモリセルの書き込み及び消去は、通常より高い電圧を必要とするが、セルからの読出しには、通常の電源電圧を利用すれば十分である。メモリセルから読み出すには、ソースが接地され（Ｖss）、制御ゲート／ワード線がブースタ電源１３２、１３６に接続される。読出しのためのトランジスタを選択する前に、ビット線がＤポンプ１６０を介して充電される。セルがオンになると（消去の場合）、それらはそれぞれのビット線を接地して、ビット線を接地する。次いで、メモリセルの電流値がドレイン／ビット線接続から検知される。バンク１９４用のブースタ電源１３２及びバンク１９６用のブースタ電源１３６がある。ブースタ電源１３２、１３６は、読出し動作中にバンク１９４又はバンク１９６のワード線を昇圧するために使用される。典型的Ｖcc電源電圧は３．０Ｖであるが、他の電源電圧も技術的に知られている。典型的なブースタ電圧は５．０Ｖであるが、読出し動作のための制御ゲートにおける他の電圧の使用も可能である。フローティングゲートに蓄積された電荷がある場合、すなわちメモリセルが書き込みされている場合、ドレインからソース（接地電位）への電流の流れが阻害され、メモリセルは論理「０」として読み出される。メモリセルが消去されている場合、フローティングゲートに蓄積された電荷がなく、トランジスタのしきい値電圧より大きい電圧が制御ゲートに印加されると、ドレインからソースへ電流が流れ、メモリセルは論理「１」として読み出される。トランジスタがオンのとき、対応するビット線は接地されることに注意されたい。アレイから読み出されるデータはその相補形式であるとみなされ、従って、接地されたビット線は論理１として解釈され、非接地ビット線は論理０とみなされる。
【００３５】
各動作に必要な特定の電圧の印加は、ステートマシーン及び制御ロジック１２２によって操作される。このロジック１２２は、様々な電源１３２、１３４、１３６、１４２、及びＶｃｃからの適切な電圧を所望の機能によってメモリセルの入力に配置するマルチプレクサ１３０、１３８、１４０、１４４を制御する。
【００３６】
同時読出し及び書込み可能なフラッシュメモリデバイス１００の総容量は１６又は３２ＭＢ又はそれ以上であるが、その容量を利用可能なバンクの間でいかに分配するかは可変である。同時読出し及び書込み可能なフラッシュメモリのユーザは、その用途によって様々なバンク区分サイズを必要とする可能性がある。ユーザのニーズに広く対応するため、フラッシュメモリデバイス１００は、スライディングバンクアーキテクチャを実現することが好ましい。このアーキテクチャは、変化するバンク区分サイズを有する同時フラッシュメモリデバイスの簡素化された設計及び製造を可能にする。バンクサイズを変更するには、チップの単一メタル層を変更するだけである。スライディングバンクアーキテクチャの詳細の議論については、同時継続出願で同一譲受人に譲渡された１９９８年９月２３日出願の米国特許出願第０９／１５９，１４２号の「SIMULTANEOUS OPERATION
FLASH MEMORY DEVICE WITH A FLEXIBLE BANK PARTITION ARCHITECTURE 」、１９９８年９月２３日出願の米国特許出願第０９／１５９，０２９号の「METHOD OF MAKING FLEXIBLY PARTITIONED METAL LINE SEGMENTS FOR A SIMULTANEOUS
OPERATION FLASH MEMORY WITH A FLEXIBLE BANK PARTITION ARCHITECTURE」、及び１９９８年９月２３日出願の米国特許出願第０９／１５９，４８９号の「BANK SELECTOR CIRCUIT FOR A SIMULTANEOUS OPERATION FLASH MEMORY DEVICE WITH A FLEXIBLE BANK PARTITION ARCHITECUTRE」を参照されたい。これらに記載されている内容は全て本発明に含まれる。スライディングバンクアーキテクチャは、生産の最終工程の１つで単一のマスクを変更するだけで、多くの異なる構成のメモリデバイス１００を生産することを可能にする。フラッシュメモリデバイス１００が３２メガビット（Ｍｂ）の容量を有する場合、それぞれバンク１９４が４又は８Ｍｂの容量を有し、かつバンク１９６が２８又は２４Ｍｂの容量を有する区分を使用することができる。フラッシュメモリデバイス１００が１６Ｍｂの容量を有する場合、それぞれバンク１９４が２又は４Ｍｂの容量を有し、かつバンク１９６が１４又は１２Ｍｂの容量を有する区分を使用することができる。これは、多くの異なる構成のフラッシュメモリデバイス１００が、同一の基本設計、工程、及び製造費の多くを共用できるという利点を有する。
【００３７】
本発明及び図１に転じると、フラッシュメモリデバイス１００は、ビット単位のデータを格納するためのメモリセル又はバンク１９４、１９６のアレイを有する。２組の読出し用センスアンプ１７４、すなわち上位の１組１７４Ｕ及び下位の１組１７４Ｌは、これらの上位メモリセル１９４及び下位メモリセル１９６の内容を読み出す。メモリデバイスのデータ入力／出力ピン１９２の各々に読み出しセンスアンプ１７４が１つづつ提供されるように、メモリデバイス１００は複数のセンスアンプ１７４を使用する。フラッシュメモリデバイス１００はバイト（８ビット）及びワード（１６ビット）の両方のバージョンを利用でき、その場合、１６個の読出し用センスアンプ１７４（８個の上位及び８個の下位）及び３２個の読出し用センスアンプ１７４（１６個の上位及び１６個の下位）がそれぞれ必要になる。
【００３８】
図２及び図３は、それぞれ、上位の組の読出し用センスアンプ１７４Ｕの構成要素、及び下位の組の読出し用センスアンプ１７４Ｌの構成要素のブロック図を示す。上位読出し用センスアンプ１７４Ｕの構成要素には符号ＵＳＡ＿ＵＮＩＴが付され、下位読出し用センスアンプ１７４Ｌの構成要素には符号ＬＳＡ＿ＵＮＩＴが付されている。図２に示す上位及び下位読出し用センスアンプは各々、２段のアンプ、すなわち、センス用プリアンプ及び出力センスアンプを有する。従って、ＵＳＡ＿ＵＮＩＴは、符号Ｕｃａｓｃｏｄｒが付された上位センス用プリアンプ２７４Ｕ及び符号Ｕｓａｍｐが付された上位出力センスアンプ２９５Ｕからなる。同様に、ＬＳＡ＿ＵＮＩＴは符号Ｌｃａｓｃｏｄｒが付された下位センス用プリアンプ２７４Ｌ及び符号Ｌｓａｍｐが付された下位出力センスアンプ２９５Ｌからなる。符号ＵＤＳＩＢｎが付された上位出力センスアンプ２９５Ｕからのデータ出力２９６Ｕ及び下位出力センスアンプ２９５Ｌからのデータ出力２９６Ｌは、マルチプレクサ１８０に伝達される。上位及び下位出力センスアンプの入力は、少なくとも部分的にそれぞれ上位及び下位センス用プリアンプ２７４Ｕ及び２７４Ｌから引き出され、それぞれ符号ＵＳＡｉｎ及びＬＳＡｉｎが付されている。出力センスアンプは、上位又は下位センス用プリアンプから引き出されない追加入力を有することができることは理解されるであろう。
【００３９】
図２及び図３はまた、上位及び下位センス用プリアンプの幾つかの入力信号をも示す。それぞれ符号ＵＤＡＴＡＢｎ及びＬＤＡＴＡＢｎで示されるデータビット線信号２７５Ｕ及び２７５Ｌは、マルチプレクサ１７４を介して、それぞれ上位及び下位バンク１９４及び１９６から上位及び下位センス用プリアンプへビット線情報を伝達する。
【００４０】
また、図２及び図３は、センス用プリアンプの増幅機能の開始前に上位及び下位データビット線を接地電位にリセットし、かつ図示しない回路の部分から引き出される、入力信号ＵＲＳＴＲ２７６Ｕ及びＬＲＳＴＲ２７６Ｌも示す。入力信号ＵｑＢＰＤＳＡ２７７Ｕ及びＬｑＢＰＤＳＡ２７７Ｌは、使用されないときに上位センス用プリアンプ及び下位センス用プリアンプへの電源をそれぞれ切断する。
【００４１】
上位センス用プリアンプＵｃａｓｃｏｄｒの内部回路構造を図４に示し、下位センス用プリアンプＬｃａｓｃｏｄｒの構造を図５に示す。各回路の内部回路構造及び動作は同一であるので、上位センス用プリアンプについてのみ動作を詳細に説明する。ｎ−ｍｏｓトランジスタは全て中間電圧トランジスタであり、ゲート酸化物の厚さは、ゲートとソースの間に印加される約１２Ｖまで、損傷又は有為のリークを生じることなく許容できる。ｎ−ｍｏｓトランジスタは、この特徴を示すために「ｍｖ」の印が付いている。２つのｐ−ｍｏｓトランジスタ３１８及び３１９は、それらのゲート酸化物の厚さが約３．５Ｖまでの低電圧にしか耐えることができないので、そのような印が付いていない。トランジスタ３１１、３１４、及び３１６は、それらのゲートしきい値電圧Ｖt がほぼゼロであることを示すために「Ｚ」の印が付いている。酸化物に「ｏ」の印が付いているが「Ｚ」印の無いトランジスタ３１３及び３１５は、真性トランジスタと呼ばれ、約４Ｖのゲートしきい値電圧Ｖt を有する。トランジスタ３１０は約７〜８Ｖのしきい値電圧を有する。
【００４２】
幾つかの実施形態では、電圧Ｖccは、約２Ｖ（「低電圧」）と約３Ｖ（「高電圧」）の間の範囲であり、かなりの範囲である。
【００４３】
これらの異なる電圧の実施形態の各々において、バンク１９４及びバンク１９６のサイズは変更可能である（上述の通り）。好ましくは、これらの実施形態の各々において、２つのバンクのうちの小さい方は０．５Ｍｂ以上とし、大きい方は約３２Ｍｂ以下とする。さらに好ましくは、２つのバンクのうちの小さい方はＭｂ以上とし、２つのバンクのうちの大きい方は２８Ｍｂ以下とする。このように、企図する実施形態では、バンクのサイズは０．５Ｍｂと３２Ｍｂの間の広い範囲で変化する。バンクのサイズがこのように幅広く変化するということは、バンクからマルチプレクサ１７４へ情報を伝達するビット線の容量負荷が幅広く変化するということであり、従って、マルチプレクサから上位及び下位センス用プリアンプにデータビット線信号２７５Ｕ及び２７６Ｌを伝達するデータビット線が、低容量から高容量まで幅広く変化するということである。
【００４４】
負荷及び電圧の幅広い変化は従来、メタルマスクを変更することにより、チップのメタル層形成時の調整によって処理されてきた。メタルマスクの変更はそれ自体不便である。加えて、異なるメタルマスクの選択を可能にするためには、チップ製造上の要件により、チップ上のスペースを余計に使うことになり、チップの重要な機能のためのスペースが減少する。
【００４５】
トランジスタ３１１及び３１４は第１の反転アンプを形成する。トランジスタ３１１はプルアップトランジスタであり、トランジスタ３１４はプルダウントランジスタである。トランジスタ３１３及び３１６は第２の反転アンプを形成する。トランジスタ３１３はプルアップトランジスタであり、トランジスタ３１６はプルダウントランジスタである。読出し動作中、反転アンプは、反転アンプを電源Ｖccに接続するトランジスタ３１８及び３１９をオンに切り替える負信号ＬｑＢＰＤＳＡによってアクティブ状態が保たれる。
【００４６】
センス用プリアンプ２７４Ｕは、先に示した通り、上位読出し用センスアンプ１７４Ｕに出力ＵＳＡｉｎを提供する。しかし、センス用プリアンプはまた、動作する前に、線ＵＤＡＴＡＢｎを信号ＵＲＳＴＲによって生成される接地電圧からその動作領域に引上げる。このレベルの引上げは、Ｗ／Ｌ比の高いトランジスタ３１３及び比較的Ｗ／Ｌ比の高いトランジスタ３１５によって形成された「キッカー」回路によって、読出しサイクルのほとんど開始時に素早く達成される。ノードａがトランジスタ３１３及び３１５をオンに切り替えるのに十分に高くなるやいなや、トランジスタ３１３及び３１５によって形成される低抵抗路を介して電源Ｖccから電流が素早く流れ、それにより上位データビット線ＵＤＡＴＡＢｎがその動作レベルまで素早く充電される。この「キッカー」機能は、読み出されるバンク１９４のサイズが大きい故にビット線ＵＤＡＴＡＢｎ上の容量性負荷が大きい状況下では、特に有用である。この機能は、Ｖccが約２Ｖと低い時にはなおさら有用である。なぜなら、回路の他の部分は低いＶccではそれほど迅速には動作せず、また上位データビット線はゆっくりとしかその動作レベルにならないからである。
【００４７】
（産業上の利用可能性）
センス用プリアンプを形成する２つの反転アンプは、フィードバックセンス用プリアンプを形成するように構成される。トランジスタ３１１及び３１４からなる第１の反転アンプは、出力ＵＳＡｉｎをトランジスタ３１３を介してノードＣのｉ／ｐＵＤＡＴＡＢｎに接続するフィードバックネットワークを形成する。センス用プリアンプのフィードバック解析によれば、センス用プリアンプの小信号に対する閉ループゲインはＡｃ（Ｉ＋Ａｊ）になり、フィードバックループのゲインはＡｃＡｊになる。この式において、Ａｊはｇｍ311 ／ｇｍ314 によって与えられる第１の反転アンプのゲインである一方、Ａc はｇｍ313 ／ｇｍ316 によって与えられる第２の反転アンプのゲインである。従って、センス用プリアンプの小信号ゲインは（ｇｍ313 ／ｇｍ316 ）［Ｉ＋（ｇｍ311 ／ｇｍ314 ）］である。同様に、フィードバックループのゲインは（ｇｍ313 ／ｇｍ316 ）（ｇｍ311 ／ｇｍ314 ）である。トランジスタ３１４は、ｇｍ314 が高くなるようなＷ／Ｌ比でサイズが決められるが、Ｖt をほぼゼロとすることで目的を達成できるようにする。トランジスタ３１６は、ｇｍ316 が比較的小さくなるように比較的低いＷ／Ｌ比でサイズが決められる。トランジスタ３１１は、ｇｍ311 が比較的低くなるように比較的低いＷ／Ｌ比でサイズが決められるが、Ｖt をほぼゼロとすることで目的を達成できるようにする。従って、Ａｊは比較的低く、Ａc は比較的高くなり、結局、比較的低いフィードバックループゲインＡc Ａｊ及び同じく比較的低い閉ループ信号ゲインＡc （１＋Ａj ）が得られる。ゲイン帯域幅積一定の法則によると、フィードバックループ及びセンス用プリアンプ回路全体の帯域幅が増大し、その結果として、読出されるバンク１９４のサイズが小さくデータビット線ＵＤＡＴＡＢｎの容量負荷が低い状況を処理するのに、より高速の回路応答が得られる。そうした高速回路応答が無ければ、センス用プリアンプ回路の他の全てのノードがそれらの動作レベルに達しないうちに、データビット線が動作レベルに達してしまう。そうした回路遅延が発生すると、それらのノード又はＬＳＡｉｎ出力アンプにおけるグリッチ発生の可能性が高まる。他方、ゲインＡc は高くなるので、より優れたＬＳＡｉｎノイズマージンが得られる。
【００４８】
フィードバックループのゲインが比較的低いということは、ノードａにおける電圧が低くなることを意味する。しかし、Ｖt をほぼゼロとすることで、トランジスタ３１１のＶgsが比較的小さい場合でも、特にＶC が約２Ｖであっても、ノードａにおける電圧がこのように低くてもプルアップトランジスタ３１１に十分なバイアスをかけることができる。
【００４９】
図示の回路を形成するトランジスタのチャネルの幅対長さの比を指定する適切なトランジスタサイズ（マイクロメートル又はミクロン単位で測定される）は、図から省略されていることに注意されたい。適切な比は、設計要件及び回路の実現に使用される特定の集積回路製造工程の能力及び制限のみならず、特定の実施形態の性能要件によっても選択することができることは理解されるであろう。
【００５０】
従って、上述した詳細な説明は限定ではなく例証とみなされることを意図しており、本発明の要旨及び範囲を定義することを意図するものは、その全ての均等物を含めて請求項であることを理解されたい。
【図面の簡単な説明】
【図１】  同時読出し及び書込みが可能な本発明に係るフラッシュメモリチップを示すブロック図である。
【図２】  上位読出し用センスアンプの１つを示す図である。
【図３】  下位読出し用センスアンプの１つを示す図である。
【図４】  上位センス用プリアンプの回路を示す図である。
【図５】  下位センス用プリアンプの回路を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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