(57)【特許請求の範囲】
【請求項１】
ノイズ信号と、ノイズ信号を含むデータ信号とからデータ信号の信号レベルを生成する読み出し回路を備えた半導体集積回路であって、
前記読み出し回路は、
前記データ信号の値を複数回サンプリングするサンプリング回路と、
前記サンプリング回路によってサンプリングされた複数回のサンプリング結果を平均化する平均化回路とを備え、
前記サンプリング回路は、基準電圧線と前記データ信号の信号レベルの伝達経路との間に並列に配置され、信号レベルをそれぞれ保持する一対のサンプリングキャパシタを備え、
前記平均化回路は、前記サンプリングキャパシタにそれぞれ接続された複数のスイッチを有し、信号レベルを互いに異なるタイミングで前記サンプリングキャパシタに順次保持させるために動作し、かつ前記サンプリングキャパシタに保持された信号レベルを平均化するために前記スイッチをオンすることで前記サンプリングキャパシタを互いに接続するスイッチ部を備え、
前記スイッチ部は、前記信号レベルを前記サンプリングキャパシタの一方に保持し、その後、前記サンプリングキャパシタの他方への前記信号レベルの保持と、一対の前記サンプリングキャパシタを互いに接続する動作とを交互に繰り返し、
前記サンプリングキャパシタの他方の容量値は、前記サンプリングキャパシタの一方の容量値より大きいことを特徴とする半導体集積回路。
【請求項２】
ノイズ信号と、ノイズ信号を含むデータ信号とからデータ信号の信号レベルを生成する読み出し回路を備えた半導体集積回路であって、
前記読み出し回路は、
前記データ信号の値を複数回サンプリングするサンプリング回路と、
前記サンプリング回路によってサンプリングされた複数回のサンプリング結果を平均化する平均化回路とを備え、
前記サンプリング回路は、基準電圧線と前記データ信号の信号レベルの伝達経路との間に並列に配置され、信号レベルをそれぞれ保持する複数のサンプリングキャパシタを備え、
前記平均化回路は、前記サンプリングキャパシタにそれぞれ接続された複数のスイッチを有し、信号レベルを互いに異なるタイミングで前記サンプリングキャパシタに順次保持させるために動作し、かつ前記サンプリングキャパシタに保持された信号レベルを平均化するために前記スイッチをオンすることで前記サンプリングキャパシタを互いに接続するスイッチ部を備え、
前記読み出し回路は、
第１入力が入力スイッチを介して前記信号レベルの受信ノードに接続され、出力がフィードバックスイッチを介して第２入力に接続された差動増幅器と、
前記第１入力に供給される前記信号レベルを保持するために、一端が前記第１入力に接続された複数の第１キャパシタと、
前記差動増幅器の出力から前記第２入力にフィードバックされる前記信号レベルを保持するために、基準電圧線と前記第２入力との間に配置された複数の第２キャパシタと、
ノイズ信号を含むデータ信号の信号レベルとノイズ信号の信号レベルとの一方および他方が前記第１および第２キャパシタにそれぞれ保持された後、順次変化する電圧を前記第１キャパシタの他端に与える電圧供給回路と、
前記電圧供給回路が電圧の出力を開始してから前記差動増幅器の出力レベルが反転するまでの時間を、真のデータ信号の信号レベルとして検出する検出回路とを備え、
前記サンプリングキャパシタは、前記第１および第２キャパシタの少なくともいずれかであり、
前記スイッチ部は、前記第１および第２キャパシタを前記第１および第２入力にそれぞれ接続するために配置されていることを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
前記検出回路は、
カウンタ値が順次変化するカウンタと、
前記電圧供給回路が電圧の出力を開始してから前記差動増幅器の出力レベルが反転するまでの間に変化したカウンタ値を、真の画素データ信号の信号レベルとして出力する出力回路とを備えていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ信号に含まれるノイズを減少させる技術に関する。
【背景技術】
【０００２】
固体撮像素子等の半導体集積回路は、画素からのデータ信号を読み出すための読み出し回路を有している。例えば、画素からのデータ信号に含まれる固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise）を除去するために、読み出し回路内に相関二重サンプリング（ＣＤＳ；Correlated Double Sampling）回路を形成した固体撮像素子が提案されている（例えば、特許文献１−２参照）。ここで、固定パターンノイズは、各画素を構成するトランジスタの閾値電圧のばらつき等により信号電圧のＤＣレベルが変動することにより発生する。すなわち、ＣＤＳ回路は、画素の特性のばらつきにより発生するノイズをキャンセルする。
【特許文献１】特開平６−２１７２０５号公報
【特許文献２】特開２００２−３３０３４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、固体撮像素子等により生成されるデータ信号は、固定パターンノイズ以外にランダムノイズを含んでいる。ランダムノイズは、電源線やグラウンド線などから混入する電源ノイズや、トランジスタおよび抵抗などで発生する熱雑音、ショット雑音などであり、時間的にランダムに発生する。
【０００４】
近年の固体撮像素子では、画素数は増え、各画素のサイズは小さくなる傾向にある。これに伴い、画素から出力される信号レベルは小さくなっている。これにより、ＣＤＳ回路で除去できないランダムノイズは相対的に増加し、データ信号のＳＮ比は低下する。
【０００５】
本発明の目的は、データ信号に含まれるランダムノイズを除去し、データ信号のＳＮ比を向上することにある。
【課題を解決するための手段】
【０００６】
本発明の一形態では、読み出し回路は、サンプリング回路および平均化回路を有している。サンプリング回路は、データ信号の値を複数回サンプリングする。これにより、互いに異なるランダムノイズレベルを含む信号レベルが、サンプリングされる。平均化回路は、サンプリング回路によってサンプリングされた複数回のサンプリング結果を平均化する。これにより、ランダムノイズレベルは平均され、そのノイズレベルは相対的に低くなる。ランダムノイズが減少しているため、ノイズ信号と、ノイズ信号を含むデータ信号とからデータ信号の信号レベルを、読み出し回路により生成する場合に、データ信号のＳＮ比を従来に比べて向上できる。
【０００７】
例えば、読み出し回路は、複数のサンプリングキャパシタおよびスイッチ部を有している。サンプリングキャパシタは、基準電圧線と信号レベルの伝達経路との間に並列に配置され、信号レベルをそれぞれ保持する。スイッチ部は、サンプリングキャパシタにそれぞれ接続される複数のスイッチを有し、信号レベルを互いに異なるタイミングでサンプリングキャパシタに順次保持させるために動作する。これにより、互いに異なるランダムノイズレベルが、サンプリングキャパシタにそれぞれ保持される。スイッチ部は、サンプリングキャパシタに保持された信号レベルを平均化するためにスイッチをオンしサンプリングキャパシタを互いに接続する。これにより、ランダムノイズレベルは平均され、そのノイズレベルは相対的に低くなる。
【０００８】
本発明の一形態における好ましい例では、読み出し回路は、一対のサンプリングキャパシタを有している。スイッチ部は、信号レベルをサンプリングキャパシタの一方に保持し、その後、サンプリングキャパシタの他方への信号レベルの保持と、一対のサンプリングキャパシタを互いに接続する動作とを交互に繰り返す。これにより、信号レベルの保持動作と平均化動作とを一対のサンプリングキャパシタだけで実施できる。すなわち、サンプリングキャパシタおよびスイッチの数が少ない読み出し回路によって、ランダムノイズを減少できる。この結果、読み出し回路の回路規模を削減でき、半導体集積回路のチップサイズを小さくできる。
【０００９】
本発明の一形態における好ましい例では、サンプリングキャパシタの他方の容量値は、サンプリングキャパシタの一方の容量値より大きい。２回目以降に信号レベルを保持するサンプリングキャパシタの他方の容量値を大きくすることで、少ないサンプリング回数でランダムノイズのレベルを減少できる。
【００１０】
本発明の一形態における好ましい例では、読み出し回路は、差動増幅器、複数の第１キャパシタ、複数の第２キャパシタ、電圧供給回路および検出回路を有している。差動増幅器は、第１入力が入力スイッチを介して信号レベルの受信ノードに接続され、出力がフィードバックスイッチを介して第２入力に接続されている。第１キャパシタは、第１入力に供給される信号レベルを保持するために、一端が第１入力に接続されている。第２キャパシタは、差動増幅器の出力から第２入力にフィードバックされる信号レベルを保持するために、基準電圧線と第２入力との間に配置されている。サンプリングキャパシタは、第１および第２キャパシタの少なくともいずれかである。スイッチ部は、第１および第２キャパシタを第１および第２入力にそれぞれ接続するために配置されている。
【００１１】
電圧供給回路は、信号レベルの一方および他方が第１および第２キャパシタにそれぞれ保持された後、順次変化する電圧を第１キャパシタの他端に与える。検出回路は、電圧供給回路が電圧の出力を開始してから差動増幅器の出力レベルが反転するまでの時間を、真のデータ信号の信号レベルとして検出する。このように、差動増幅器の第１入力および第２入力に複数の第１キャパシタおよび複数の第２キャパシタをそれぞれ接続して構成された読み出し回路においても、ランダムノイズを減少させることができ、データ信号のＳＮ比を向上できる。
【００１２】
本発明の一形態における好ましい例では、検出回路は、カウンタ値が順次変化するカウンタおよび出力回路を有している。出力回路は、電圧供給回路が電圧の出力を開始してから差動増幅器の出力レベルが反転するまでの間に変化したカウンタ値を、真のデータ信号の信号レベルとして出力する。カウンタ値を計数することにより、簡易なデジタル回路を用いて、データ信号のレベルを容易に検出できる。この結果、読み出し回路の回路規模を削減でき、半導体集積回路のチップサイズを小さくできる。
【発明の効果】
【００１３】
本発明では、データ信号に含まれるランダムノイズを除去でき、データ信号のＳＮ比を向上できる。
【発明を実施するための最良の形態】
【００１４】
図１は、本発明が適用される半導体集積回路を示している。この半導体集積回路は、シリコン基板上にＣＭＯＳプロセスを使用してＣＭＯＳイメージセンサ（固体撮像素子、撮像装置）として形成されている。イメージセンサは、行選択回路１２、動作制御回路１４、複数の画素ＰＸがマトリックス状に配置された画素アレイＡＲＹおよび読み出し回路１６を有している。
【００１５】
行選択回路１２は、リセット信号ＲＳＴ、転送制御信号ＴＧ、選択制御信号ＳＬＣＴを画素アレイＡＲＹに出力する。動作制御回路１４は、イメージセンサの撮像動作を制御するために複数のタイミング信号を生成し、行選択回路１２および読み出し回路１６等に出力する。また、動作制御回路１４は、読み出し回路１６に形成される相関二重サンプリング（ＣＤＳ；Correlated Double Sampling）回路内のスイッチ（後述する図３に示す）のオン／オフを制御するスイッチ部としても機能する。
【００１６】
読み出し回路１６は、ＣＤＳ回路、アナログ信号用のマルチプレクサＭＵＸおよびＡ／Ｄ変換器ＡＤＣを有している。ＣＤＳ回路は、垂直方向（図の縦方向）に並ぶ画素列に対応してそれぞれ形成され、水平方向（図の横方向）に並ぶ複数の画素ＰＸ（画素行）から同時に出力される並列のデータ信号ＳＩＧ（画素で受光した画像を示す画素データ信号）を受ける。各ＣＤＳ回路は、ノイズ信号を含む画素データ信号（読み出し電圧）からノイズ信号（ノイズ電圧）を差し引き、ノイズを含まない真の画素データ信号（真の読み出し電圧）を生成する。なお、後述するように、本発明のＣＤＳ回路では、固定パターンノイズとともにランダムノイズが除去される。
【００１７】
マルチプレクサＭＵＸは、ノイズが除去された並列の画素データ信号（アナログ信号）ＤＴを直列信号に変換する。Ａ／Ｄ変換器ＡＤＣは、マルチプレクサＭＵＸから順次に出力されるアナログの画素データ信号をデジタルのデータ信号ＯＵＴに変換する。
【００１８】
図２は、図１に示した画素アレイＡＲＹの詳細を示している。図２の画素ＰＸは、いわゆる４トランジスタ型である。各画素ＰＸは、リセットトランジスタＲＳＴＴｒ、転送トランジスタＴＧＴｒ、フォトダイオードＰＤ（光電変換素子）、ソースフォロアトランジスタＳＦＴｒおよびセレクトトランジスタＳＬＣＴＴｒを有している。リセットトランジスタＲＳＴＴｒ、転送トランジスタＴＧＴｒ、およびフォトダイオードＰＤは、電源電圧線ＶＤＤ（例えば、２．８Ｖ）とグラウンド線ＶＳＳとの間に直列に接続されている。ソースフォロアトランジスタＳＦＴｒおよびセレクトトランジスタＳＬＣＴＴｒは、電源電圧線ＶＤＤとデータ信号ＳＩＧ（ＳＩＧ１−ｍ；図ではＳＩＧ１−３を記載）の出力ノードとの間に直列に接続されている。リセットトランジスタＲＳＴＴｒ、転送トランジスタＴＧＴｒ、ソースフォロアトランジスタＳＦＴｒおよびセレクトトランジスタＳＬＣＴＴｒは、ｎＭＯＳトランジスタである。
【００１９】
リセットトランジスタＲＳＴＴｒのゲートは、リセット信号ＲＳＴ（ＲＳＴ１−ｎ；図ではＲＳＴ１−２を記載）を受けている。転送トランジスタＴＧＴｒのゲートは、転送制御信号ＴＧ（ＴＧ１−ｎ；図ではＴＧ１−２を記載）を受けている。ソースフォロアトランジスタＳＦＴｒのゲートは、トランジスタＲＳＴＴｒ、ＴＧＴｒの接続ノードＦＤ（浮遊拡散ノード；電荷電圧変換領域）に接続されている。セレクトトランジスタＳＬＣＴＴｒのゲートは、選択制御信号ＳＬＣＴ（ＳＬＣＴ１−ｎ；図ではＳＬＣＴ１−２を記載）を受けている。セレクトトランジスタＳＬＣＴＴｒのソースは、データ信号線ＳＩＧに接続されている。ソースフォロアトランジスタＳＦＴｒは、アンプとして動作し、ソース電極から画素データ信号ＳＩＧを出力する。画素データ信号ＳＩＧは、セレクトトランジスタＳＬＣＴＴｒを介して出力される。水平方向（図の横方向）に配列される画素ＰＸは、共通のリセット信号ＲＳＴ１（またはＲＳＴ２−ｎ）、共通の転送制御信号ＴＧ１（またはＴＧ２−ｎ）、共通の選択制御信号ＳＬＣＴ１（またはＳＬＣＴ２−ｎ）を受ける。
【００２０】
図３は、図１に示したＣＤＳ回路の詳細を示している。ＣＤＳ回路は、電流源ＣＳ、データ信号ＳＩＧを受けるサンプリングホールド部ＳＨ、バッファＢＵＦ１、バッファＢＵＦ１を介してサンプリングホールド部ＳＨからの信号を受けるクランプ部ＣＬＭＰ、バッファＢＵＦ２を有している。バッファＢＵＦ１−２は、高い入力インピーダンスを有する増幅器である。バッファＢＵＦ１−２は、ソースフォロア回路またはボルテージフォロア回路等を用いて構成される。
【００２１】
電流源ＣＳは、バイアス電圧Ｖｂ（例えば、０．８Ｖ）をゲートで受けるｎＭＯＳトランジスタで構成されている。サンプリングホールド部ＳＨは、ＣＤＳ回路の入力ノードＩＮ１（信号レベルの伝達経路）と基準電圧線ＶＲＥＦとの間に並列に配置され、信号レベルをそれぞれ保持するキャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ１４（サンプリング回路、サンプリングキャパシタ）と、キャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ１４の一端を入力ノードＩＮ１に接続するスイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４とを有している。また、サンプリングホールド部ＳＨは、キャパシタＣ１１、Ｃ１２、Ｃ１３の一端を出力ノードＯＵＴ１に接続するスイッチＳＷ１Ａ１、ＳＷ１Ａ２、ＳＷ１Ａ３を有している。キャパシタＣ１４の一端は、出力ノードＯＵＴ１に直接接続されている。この例では、キャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ１４の容量値は、互いに等しい。スイッチＳＷ１１−ＳＷ１４、ＳＷ１Ａ１−ＳＷ１Ａ３は、信号レベルを互いに異なるタイミングでキャパシタＣ１１−Ｃ１４に順次保持させるために動作し、かつキャパシタＣ１１−Ｃ１４に保持された信号レベルを平均化するためにキャパシタＣ１１−Ｃ１４を互いに接続する平均化回路（スイッチ部）として動作する。
【００２２】
スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４は、高レベルのスイッチ制御信号Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４を受けているときにそれぞれオンし、低レベルのスイッチ制御信号Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４を受けているときにそれぞれオフする。スイッチＳＷ１Ａ１、ＳＷ１Ａ２、ＳＷ１Ａ３は、高レベルのスイッチ制御信号Ｓ１ＡＶＥを受けているときにオンし、低レベルのスイッチ制御信号Ｓ１ＡＶＥを受けているときにオフする。スイッチＳＷ１１−ＳＷ１４、スイッチＳＷ１Ａ１−ＳＷ１Ａ３は、例えば、ｎＭＯＳトランジスタからなるＭＯＳスイッチ、あるいは、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタからなるＣＭＯＳスイッチ（ＣＭＯＳ伝達ゲート）で構成されている。サンプリングホールド部ＳＨは、ノイズ信号およびノイズ信号を含む画素データ信号の信号レベルをそれぞれ保持する。
【００２３】
クランプ部ＣＬＭＰは、入力ノードＩＮ２（信号レベルの伝達経路）と基準電圧線ＶＲＥＦとの間に並列に配置され、信号レベルをそれぞれ保持するキャパシタＣ２１、Ｃ２２、Ｃ２３、Ｃ２４（サンプリングキャパシタ）と、キャパシタＣ２１、Ｃ２２、Ｃ２３、Ｃ２４の一端を基準電圧線ＶＲＥＦに接続するスイッチＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４とを有している。また、クランプ部ＣＬＭＰは、キャパシタＣ２１、Ｃ２２、Ｃ２３の一端を出力ノードＯＵＴ２に接続するスイッチＳＷ２Ａ１、ＳＷ２Ａ２、ＳＷ２Ａ３を有している。キャパシタＣ２４の一端は、出力ノードＯＵＴ２に直接接続されている。この例では、キャパシタＣ２１、Ｃ２２、Ｃ２３、Ｃ２４の容量値は、互いに等しい。スイッチＳＷ２１−ＳＷ２４、ＳＷ２Ａ１−ＳＷ２Ａ３は、信号レベルを互いに異なるタイミングでキャパシタＣ２１−Ｃ２４に順次保持させるために動作し、かつキャパシタＣ２１−Ｃ２４に保持された信号レベルを平均化するためにキャパシタＣ２１−Ｃ２４を互いに接続するスイッチ部として動作する。
【００２４】
スイッチＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４は、高レベルのスイッチ制御信号Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４を受けているときにそれぞれオンし、低レベルのスイッチ制御信号Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４を受けているときにそれぞれオフする。スイッチスイッチＳＷ２Ａ１、ＳＷ２Ａ２、ＳＷ２Ａ３は、高レベルのスイッチ制御信号Ｓ２ＡＶＥを受けているときにオンし、低レベルのスイッチ制御信号Ｓ２ＡＶＥを受けているときにオフする。スイッチＳＷ２１−２４、ＳＷ２Ａ１−ＳＷ２Ａ３は、例えば、ｎＭＯＳトランジスタからなるＭＯＳスイッチ、あるいは、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタからなるＣＭＯＳスイッチ（ＣＭＯＳ伝達ゲート）で構成されている。クランプ部ＣＬＭＰは、サンプリングホールド部ＳＨにサンプリングされた信号レベルをクランプする。
【００２５】
図４は、図１に示したＣＭＯＳイメージセンサの動作を示している。行選択回路１２は、ｎ個の画素行をそれぞれ制御するためにリセット信号ＲＳＴ１−ｎ、転送制御信号ＴＧ１−ｎおよび選択制御信号ＳＬＣＴ１−ｎを順次に出力する。イメージセンサは、１フレーム期間ＦＲＭに全ての画素行から画素データ信号ＳＩＧを受け、受けた画素データ信号ＳＩＧをデータ信号ＯＵＴに変換する。より正確には、図中の符号ＦＲＭは、図２のＲＳＴ１信号、ＴＧ１信号、ＳＬＣＴ１信号が供給される画素行を基準とする１フレーム期間を示している。
【００２６】
まず、リセット信号ＲＳＴ１および転送制御信号ＴＧ１が所定の期間高レベルに活性化され、フォトダイオードＰＤは、電源電圧レベルＶＤＤにリセットされる（図４（ａ））。このとき、フローティングディフュージョン領域ＦＤも、電源電圧レベルＶＤＤにリセットされる（先行リセット）。転送制御信号ＴＧ１の非活性化後、外部から受けた光に応じて発生した電子が、フォトダイオードＰＤの拡散領域に電荷として蓄積される。すなわち、フォトダイオードＰＤの露光が開始される。電荷の蓄積は、転送制御信号ＴＧ１が再び活性化されるまでの露光時間（蓄積時間）Ｔｅｘｐに行われる。
【００２７】
次に、転送制御信号ＴＧ１は活性化される前に、リセット信号ＲＳＴ１が所定の期間活性化される（図４（ｂ））。この活性化により、フローティングディフュージョン領域ＦＤが再びリセットされる（読み出しリセット）。リセット信号ＲＳＴ１が非活性化された後、選択制御信号ＳＬＣＴ１が所定の期間活性化される（図４（ｃ））。これにより、セレクトトランジスタＳＬＣＴＴｒがオンし、ソースフォロアトランジスタＳＦＴｒのゲート電圧（ＦＤ）に応じた電流（リセット電流、ノイズ電流）が、データ信号線ＳＩＧに流れる。特に図示していないが、データ信号線ＳＩＧの電圧は、リセットレベル（ノイズ電圧）に変化する。リセットレベルは、ＣＤＳ回路に保持される。
【００２８】
次に、選択制御信号ＳＬＣＴ１が活性化している間に、転送制御信号ＴＧ１が活性化される（図４（ｄ））。この活性化により、フォトダイオードＰＤに蓄積された電荷がフローティングディフュージョン領域ＦＤに転送される。選択制御信号ＳＬＣＴ１が活性化しているため、ソースフォロアトランジスタＳＦＴｒのゲート電圧（ＦＤ）に応じた電流（画素データ電流）が、データ信号線ＳＩＧに流れる。特に図示していないが、データ信号線ＳＩＧの電圧は、ノイズを含んだ画素データレベルに変化する。ＣＤＳ回路は、ノイズを含む画素データレベルからノイズレベル（ノイズ電圧）を差し引き、ノイズを除いた真の画素データ信号ＤＴを生成する。
【００２９】
図１に示した動作制御回路１４は、タイミングを順次ずらしながら上述の動作を画素行毎に実施する。これにより、全ての画素ＰＸで生成された画素データ信号ＤＴが、１フレーム期間ＦＲＭ毎にマルチプレクサＭＵＸに順次出力される。マルチプレクサＭＵＸは、各画素行に対応する選択制御信号ＳＬＣＴ１の非活性化に応答して並列の画素データ信号ＤＴを直列信号に変換する。直列の画素データ信号ＤＴは、Ａ／Ｄ変換器ＡＤＣによりデジタルのデータ信号ＯＵＴに変換される。
【００３０】
図５は、図３に示したＣＤＳ回路の動作を示している。リセット信号ＲＳＴ、転送制御信号ＴＧおよび選択制御信号ＳＬＣＴのタイミングは、上述した図４のリセット信号ＲＳＴ１、転送制御信号ＴＧ１および選択制御信号ＳＬＣＴ１のタイミングと同じである。破線の信号波形は、他の画素行の読み出し動作等により値が不定であることを示している。
【００３１】
本発明のＣＤＳ回路の動作の特徴は、並列に接続されたキャパシタにノイズレベル（または画素データレベル）を順次サンプリングし、サンプリングされた信号レベルを平均化することである。これにより、ノイズ信号および画素データ信号に含まれるランダムノイズを除去できる。
【００３２】
まず、選択制御信号ＳＬＣＴ１の活性化により、サンプリングホールド部ＳＨの入力ノードＩＮ１は、ノイズレベルに変化する（図５（ａ））。スイッチＳＷ１１−ＳＷ１４は、２回目のリセット信号ＲＳＴのパルスが出力された後に活性化されるスイッチ制御信号Ｓ１１−Ｓ１４によりオンし、キャパシタＣ１１−Ｃ１４にノイズレベルがサンプリングされる（図５（ｂ））。スイッチＳＷ１１−ＳＷ１４のオンタイミングは、同時でもよく、あるいは電源ノイズ等のランダムノイズを減らすために僅かにずらしてもよい。この後、スイッチ制御信号Ｓ１１−Ｓ１４は、順次非活性化する（図５（ｃ））。このように、キャパシタＣ１１−Ｃ１４によるサンプリング期間は、互いに重複しており、かつサンプリング終了タイミングは、互いにずれている。スイッチ制御信号Ｓ１１−Ｓ１４の非活性化により、キャパシタＣ１１−Ｃ１４は、異なるランダムノイズを含むノイズレベルをそれぞれ保持する。すなわち、異なるランダムノイズを含むノイズレベルが、４回サンプリングされる。
【００３３】
キャパシタＣ１４の他端は出力ノードＯＵＴ１に直接接続されている。このため、サンプリングホールド部ＳＨの出力ノードＯＵＴ１の電圧は、入力ノードＩＮ１の電圧の変化に追従して変化する（図５（ｄ））。バッファＢＵＦ１は、出力ノードＯＵＴ１の電圧の変化に応答して、入力ノードＩＮ２に電圧を生成する（図５（ｅ））。クランプ部ＣＬＭＰのキャパシタＣ２４は、出力ノードＯＵＴ２に直接接続されている。このため、出力ノードＯＵＴ２の電圧は、入力ノードＩＮ２の電圧の変化に追従して変化する（図５（ｆ））。
【００３４】
次に、スイッチ制御信号Ｓ１ＡＶＥが所定の期間活性化され、スイッチＳＷ１Ａ１−ＳＷ１Ａ３が同時にオンする（図５（ｇ））。スイッチＳＷ１Ａ１−ＳＷ１Ａ３のオンにより、キャパシタＣ１１−Ｃ１４に保持された互いに異なるランダムノイズを含むノイズレベルは平均化され、出力ノードＯＵＴ１の電圧は平均化された値に変化する。出力ノードＯＵＴ１の電圧の変化に応答して、入力ノードＩＮ２および出力ノードＯＵＴ２の電圧も変化する。スイッチ制御信号Ｓ２１−Ｓ２４が活性化されているため、キャパシタＣ２１−Ｃ２４は、入力ノードＩＮ２の電圧（サンプリングホールド部ＳＨによりランダムノイズが平均化されたノイズレベル）をサンプリングする（図５（ｈ））。
【００３５】
この後、スイッチ制御信号Ｓ２１−Ｓ２４は、順次非活性化される（図５（ｉ））。この非活性化により、キャパシタＣ２１−Ｃ２４は、バッファＢＵＦ１等で発生したランダムノイズを含むノイズレベルをそれぞれ保持する。すなわち、異なるランダムノイズを含むノイズレベルが、４回サンプリングされる。次に、スイッチ制御信号Ｓ２ＡＶＥが所定の期間活性化され、スイッチＳＷ２１Ａ１−ＳＷ２Ａ３がオンする（図５（ｊ））。スイッチＳＷ２Ａ１−ＳＷ２Ａ３のオンにより、キャパシタＣ２１−Ｃ２４に保持されたノイズレベルは平均化される。すなわち、キャパシタＣ２１−Ｃ２４は、ランダムノイズが平均化されたノイズレベルを保持する。
【００３６】
次に、転送制御信号ＴＧ１が所定の期間活性化され、入力ノードＩＮ１の電圧は、フォトダイオードＰＤに蓄積された電荷に応じて変化する（図５（ｋ））。この後、上述の図５（ｂ）、（ｃ）、（ｇ）と同様に、スイッチＳＷ１１−ＳＷ１４が順次にオフされた後、スイッチＳＷ１Ａ１ーＳＷ１Ａ３が同時にオンされる（図５（ｌ））。この動作により、キャパシタＣ１１−Ｃ１４に保持された互いに異なるランダムノイズを含む画素データレベルは平均化され、出力ノードＯＵＴ１の電圧は平均化された画素データレベルに変化する（図５（ｍ））。なお、ノードＩＮ１、ＯＵＴ１、ＩＮ２、ＯＵＴ２の波形において、上側のラインは弱い光を受けた画素に対応する電圧レベルを示し、下側のラインは強い光を受けた画素に対応する電圧レベルを示している。
【００３７】
バッファＢＵＦ１の動作により、入力ノードＩＮ２の電圧は、出力ノードＯＵＴ１の電圧に応じて変化する（図５（ｎ））。入力ノードＩＮ２の電圧（ノイズレベルを含む画素データレベル）からキャパシタＣ２１に保持されているノイズレベルが差し引かれ、真の画素データレベルが出力ノードＯＵＴ２に生成される（図５（ｏ））。固定パターンノイズおよびランダムノイズが減少された真の画素データレベル（アナログ電圧）は、図１に示したアナログマルチプレクサＭＵＸを介してＡ／Ｄ変換器ＡＤＣに伝達され、デジタルの画素データ信号に変換される。
【００３８】
本発明では、ＣＤＳ回路（アナログサンプリング回路）のキャパシタの接続を順次に切り替えることで、多重サンプリングおよび平均処理を行っている。これにより、画素データ信号は、ＡＤ変換前にアナログ値として短時間で多重平均サンプリング処理される。これに対して、ＡＤ変換された画素データ信号からノイズを除去する場合、ＡＤ変換回数が多くなるため現実的でない。具体的には、ノイズ信号およびノイズ信号を含む画素データ信号を、サンプリング回数だけそれぞれＡＤ変換する必要がある。このため、一般的なイメージセンサに要求される１５ｆｐｓ（frame per second）以上のフレームレートを確保することは困難である。
【００３９】
一般に、複数のランダムな現象を合成すると、その期待値は二乗和の平方根で示される。この例では、４回のサンプリングされた電圧の値を４つのキャパシタで平均しているので、１−４回目のサンプリングノイズの電圧をΔＶ１−ΔＶ４、その期待値をΔＶとすると、平均化後のノイズの電圧は、”√｛（ΔＶ１／４）２＋（ΔＶ２／４）２＋（ΔＶ３２／４）２＋（ΔＶ４２／４）２｝”となり、その期待値は、”√｛ΔＶ／４）２・４｝＝ΔＶ／２”となる。すなわち、各サンプリング時にノイズ信号（または画素データ信号）に混入したランダムノイズの電圧の期待値をΔＶ１／２に減少できる。ＣＤＳ回路により固定パターンノイズが十分に減少され、主なノイズ成分がランダムノイズである場合、ノイズを半分にできるのでＳＮ比を２倍（６ｄＢ）に向上できる。
【００４０】
以上、この例では、上述した特徴をＣＭＯＳイメージセンサのＣＤＳ回路に適用することで、いわゆる固定パターンノイズだけでなく、画素データ信号に含まれるランダムノイズを減少できる。この結果、各画素から出力される画素データ信号のＳＮ比を向上できる。キャパシタＣ１−Ｃ１４のサンプリング期間を互いに重複することで、サンプリングに必要な時間を短縮できる。この結果、１フレーム期間ＦＲＭが比較的短いイメージセンサにも適用できる。
【００４１】
図６は、本発明に関連するＣＤＳ回路の動作を示している。上述した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この例では、図１に示した動作制御回路１４が図１と異なっている。具体的には、動作制御回路１４から出力されるスイッチ制御信号Ｓ１１−Ｓ１４等のＣＤＳ回路の動作を制御する信号のタイミングが図５と異なる。その他の構成は、図１と同じである。すなわち、半導体集積回路は、シリコン基板上にＣＭＯＳプロセスを使用してＣＭＯＳイメージセンサ（固体撮像素子）として形成されている。
【００４２】
この例では、スイッチ制御信号Ｓ１１−Ｓ１４の活性化タイミングは、互いに重複しない（図６（ａ））。これにより、スイッチＳＷ１１−ＳＷ１４のオン期間、すなわち、キャパシタＣ１１−Ｃ１４によるサンプリング期間は、互いにずれる。その他のタイミングは、図５と同じである。
【００４３】
一般に、複数のスイッチが同時に動作する場合、電源ノイズやグラウンドノイズなどのランダムノイズは大きくなり、ＳＮ比が劣化する傾向にある。このため、スイッチの動作を分散させた方が、ランダムノイズは小さくなる。一方、スイッチの動作を分散させた場合、ＣＤＳ回路の動作時間は長くなる。このため、この例は、画素で生成される画像を示す画素データ信号の読み出し時間に余裕があり、ランダムノイズを小さくしたい場合に有効である。画素データ信号の読み出し時間に余裕がない場合、あるいは所定量のノイズが許容される場合、図１のＣＤＳ回路を適用することが望ましい。
【００４４】
具体的には、電源ノイズ等のランダムノイズが問題となるのは、画素で受光する光が弱いときである（暗い画像の撮影）。一般に、暗い画像を撮影する場合、フレーム期間は長く設定される。この場合に図６に示した動作を実施することで、暗い画像において目立つランダムノイズを減少できる。一方、明るい画像を撮影する場合、フレーム期間は短く設定される。この場合に図５に示した動作を実施される。図５、図６の動作の切り替えは、動作制御回路１４により行われる。
【００４５】
以上、この例においても、上述と同様の効果を得ることができる。さらに、この例では、スイッチＳＷ１１−ＳＷ１４のオン期間を互いにずらすことで、電源ノイズ等が小さくなるため、画素データ信号に含まれるランダムノイズをさらに減少できる。
【００４６】
図７は、本発明に関連する半導体集積回路を示している。図１で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この例では、図１の読み出し回路１６および動作制御回路１４の代わりに、読み出し回路１６Ａおよび動作制御回路１４Ａが形成されている。その他の構成は、図１と同じである。
【００４７】
読み出し回路１６のＡ／Ｄ変換器ＡＤＣは、ＣＤＳ回路に対応してそれぞれ形成されている。すなわち、Ａ／Ｄ変換器ＡＤＣは、図の縦方向（垂直方向）に並ぶ画素列毎に形成されている。また、Ａ／Ｄ変換器ＡＤＣによりデジタル信号に変換された並列の画素データ信号ＤＴ（デジタル信号）を直列信号に変換し、データ信号ＯＵＴとして出力する。Ａ／Ｄ変換回路ＡＤＣをＣＤＳ回路毎に形成することで、各Ａ／Ｄ変換回路ＡＤＣの変換速度を遅くできる。したがって、Ａ／Ｄ変換回路ＡＤＣから発生するランダムノイズを減少できる。
【００４８】
近年、メガピクセル以上のイメージセンサが主流になってきており、画素アレイＡＲＹの画素数が増える傾向にある。画素数の増加により、１行（ロウ）および１列（カラム）に含まれる画素数も増える。ここで、１カラムとは、図の縦方向に並ぶ画素の列である。画素数の増加により、画素データ信号をＡ／Ｄ変換する回数が増加する。このため、所定の１フレーム期間（フレームレート）に、全ての画素データ信号をＡ／Ｄ変換するためには、Ａ／Ｄ変換回路をカラム毎に設けることが有用である。この場合、Ａ／Ｄ変換回路の動作速度を低くできるため、電源ノイズ等のランダムノイズを減少でき、ＳＮ比の劣化を防止できる。
【００４９】
以上、この例においても、上述と同様の効果を得ることができる。さらに、この例では、ＣＤＳ回路毎にＡ／Ｄ変換回路ＡＤＣを設けることにより、ランダムノイズをさらに減少できる。特に、メガピクセル以上の画素数を有するイメージセンサに適用することで、顕著な効果を得ることができる。
【００５０】
図８は、本発明の第１の実施形態におけるＣＤＳ回路を示している。図１から図５で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、ＣＤＳ回路およびＣＤＳ回路の動作を制御するスイッチ制御信号等を生成する動作制御回路１４が、図１と相違している。その他の構成は、図１と同じである。すなわち、半導体集積回路は、シリコン基板上にＣＭＯＳプロセスを使用してＣＭＯＳイメージセンサ（固体撮像素子）として形成されている。
【００５１】
ＣＤＳ回路は、図３のＣＤＳ回路からスイッチＳＷ１３、ＳＷ１４、ＳＷ１Ａ２、ＳＷ１Ａ３、キャパシタＣ１３、Ｃ１４、スイッチＳ２３、Ｓ２４、ＳＷ２Ａ２、ＳＷ２Ａ３、およびキャパシタＣ２３、Ｃ２４を削除して構成されている。スイッチＳＷ１Ａ１は、一対のキャパシタＣ１１、Ｃ１２の他端を互いに接続する。キャパシタＣ１１の他端は、出力ノードＯＵＴ１に直接接続されている。スイッチＳＷ２Ａ１は、一対のキャパシタＣ２１、Ｃ２２の他端を互いに接続する。キャパシタＣ２１の他端は、出力ノードＯＵＴ２に直接接続されている。この例では、キャパシタＣ１１、Ｃ１２、Ｃ２１、Ｃ２２の容量値は、互いに等しい。
【００５２】
図９は、図８に示したＣＤＳ回路の動作を示している。この実施形態では、スイッチＳＷ１、ＳＷ２、ＳＷ１Ａ１の動作タイミングが図５と相違する。その他のタイミングは図５と同じである。
【００５３】
まず、スイッチ制御信号Ｓ１１が所定の期間活性化され、スイッチＳＷ１１がオンし、キャパシタＣ１１にノイズレベルがサンプリングされる（図９（ａ））。次に、スイッチ制御信号Ｓ１２が所定の期間活性化され、スイッチＳＷ１２がオンし、キャパシタＣ１２にノイズレベルがサンプリングされる（図９（ｂ））。この後、スイッチ制御信号Ｓ１ＡＶＥが所定の期間活性化され、スイッチＳＷ１Ａ１がオンする（図９（ｃ））。スイッチＳＷ１Ａ１のオンにより、キャパシタＣ１１、Ｃ１２に保持された互いに異なるランダムノイズを含むノイズレベルは平均化され、出力ノードＯＵＴ１の電圧は平均化された値に変化する。この後、スイッチ制御信号Ｓ１２、Ｓ１ＡＶＥが交互に２回ずつ活性化され、キャパシタＣ１２へのノイズレベルのサンプリングと、キャパシタＣ１１、Ｃ１２に保持されたノイズレベルの平均化が順次行われる（図９（ｄ））。すなわち、この実施形態では、ノイズレベルがキャパシタＣ１２に保持された後、キャパシタＣ１１へのノイズレベルの保持と、キャパシタＣ１１、Ｃ１２を互いに接続する動作とが交互に繰り返される。
【００５４】
この後、上述の図９（ａ）−（ｄ）と同様に、スイッチＳＷ１１がオンされた後、スイッチＳＷ１２、ＳＷ１Ａ１のオンが交互に３回ずつ繰り返される（図９（ｅ））。この動作により、キャパシタＣ１１−Ｃ１４に保持された互いに異なるランダムノイズを含む画素データレベルは平均化され、出力ノードＯＵＴ１の電圧は平均化された画素データレベルに変化する。
【００５５】
図１０および図１１は、図８に示したサンプルホールド部ＳＨの出力ノードＯＵＴ１のノイズレベルの具体的な例とその期待値を示している。上述のように、複数のランダムな現象を合成すると、その期待値が二乗和の平方根になることから、図１０および図１１では、図８の回路に対応した式と値を示している。図に示した式中のＣ１１、Ｃ１２は、図８に示したキャパシタＣ１１、Ｃ１２の容量値を示している。図１０は、１−Ｎ回目のサンプリングノイズ(電圧)を示し、図１１は、その期待値とＳＮ比の改善効果を示している。式から明らかなように、サンプリング回数が多いほど出力ノードのノイズレベルの期待値は低くなる。本実施形態では、サンプリングを４回行うことによってＳＮ比を４．６ｄＢ改善できる例を示している。サンプリング回数を２回以上にすれば、３ｄＢ以上の有意なＳＮ比の改善効果が得られる。但し、１フレーム期間は、サンプリング回数が増えるほど長くなる。このため、サンプリング回数は、１フレーム期間が許容値を超えないように設定することが望ましい。
【００５６】
以上、第１の実施形態においても、上述と同様の効果を得ることができる。さらに、この実施形態では、ＣＤＳ回路に形成するキャパシタの数およびスイッチの数を減らすことができるため、ＣＭＯＳイメージセンサのチップサイズを削減できる。
【００５７】
図１２は、本発明に関連するＣＤＳ回路を示している。図１から図５で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この例では、ＣＤＳ回路およびＣＤＳ回路の動作を制御するスイッチ制御信号等を生成する動作制御回路１４が、図１と相違している。その他の構成は、図１と同じである。すなわち、半導体集積回路は、シリコン基板上にＣＭＯＳプロセスを使用してＣＭＯＳイメージセンサ（固体撮像素子）として形成されている。
【００５８】
ＣＤＳ回路のサンプリングホールド部ＳＨは、入力ノードＩＮ１を出力ノードＯＵＴ１に接続するスイッチＳＷ１０を有している。スイッチＳＷ１０は、動作制御回路１４（図１）から出力されるスイッチ制御信号Ｓ１０が高レベルのときにオンする。スイッチＳＷ１１−ＳＷ１４は、出力ノードＯＵＴ１に直接接続されている。図３のスイッチＳＷ１Ａ１−ＳＷ１Ａ３は形成されていない。
【００５９】
ＣＤＳ回路のクランプ部ＣＬＭＰは、基準電圧線ＶＲＥＦを出力ノードＯＵＴ２に接続するスイッチＳＷ２０を有している。スイッチＳＷ２０は、動作制御回路１４から出力されるスイッチ制御信号Ｓ２０が高レベルのときにオンする。スイッチＳＷ２１−ＳＷ２４は、出力ノードＯＵＴ２に直接接続されている。図３のスイッチＳＷ２Ａ１−ＳＷ２Ａ３は形成されていない。このように、このＣＤＳ回路では、スイッチの数を図３に比べて減らせるため、ＣＭＯＳイメージセンサのチップサイズを削減できる。
【００６０】
図１３は、図１２に示したＣＤＳ回路の動作を示している。図５と同じ動作については、詳細な説明を省略する。
【００６１】
まず、スイッチ制御信号Ｓ１０−Ｓ１４の活性化により、スイッチＳＷ１０−ＳＷ１４がオンする（図１３（ａ））。スイッチＳＷ１０がオンしている間に、図５と同様に、スイッチＳＷ１１１−ＳＷ１４が順次オフする（図１３（ｂ））。これにより、キャパシタＣ１１−Ｃ１４は、異なるランダムノイズを含むノイズレベルをそれぞれ保持する。次に、スイッチ制御信号Ｓ１０が非活性化された後、スイッチ制御信号Ｓ１１−Ｓ１４が所定の期間活性化され、スイッチＳＷ１１−ＳＷ１４がオンする（図１３（ｃ））。スイッチＳＷ１１−ＳＷ１４のオンタイミングは、同時でもよく、あるいはランダムノイズを減らすために僅かにずらしてもよい。このオンにより、キャパシタＣ１１−Ｃ１４が互いに接続され、キャパシタＣ１１−Ｃ１４に保持されているノイズレベルが平均化される。平均化されたノイズレベルは、バッファＢＵＦ１を介してクランプ部ＣＬＭＰに転送される。
【００６２】
クランプ部ＣＬＭＰでは、スイッチＳＷ２０がオンしている状態で（スイッチ制御信号Ｓ２０が活性化）、スイッチ制御信号Ｓ２１−Ｓ２４が順次非活性化され、スイッチＳＷ２１−ＳＷ２４が順次オフする（図１３（ｄ））。この後、スイッチ制御信号Ｓ２０の非活性化によりスイッチＳＷ２０がオフし、キャパシタＣ２１−Ｃ２４と基準電圧線ＶＲＥＦとの接続が解除される（図１３（ｅ））。キャパシタＣ２１−Ｃ２４は、バッファＢＵＦ１等で発生したランダムノイズを含むノイズレベルをそれぞれ保持する。すなわち、異なるランダムノイズを含むノイズレベルが、４回サンプリングされる。
【００６３】
次に、スイッチ制御信号Ｓ２１−Ｓ２４が活性化され、スイッチＳＷ２１−ＳＷ２４がオンする（図１３（ｆ））。スイッチＳＷ２１−ＳＷ２４のオンタイミングは、同時でもよく、あるいはランダムノイズを減らすために僅かにずらしてもよい。このオンにより、キャパシタＣ２１−Ｃ２４が互いに接続され、キャパシタＣ２１−Ｃ２４に保持されているノイズレベルが平均化される。平均化されたノイズレベルは、キャパシタＣ２１−Ｃ２４に保持される。
【００６４】
この後、上述の図１３（ａ）、（ｂ）、（ｃ）と同様に、スイッチＳＷ１０−ＳＷ１４のオン、ＳＷ１１−ＳＷ１４の順次オフ、スイッチＳＷ１０のオフ、スイッチＳＷ１１−ＳＷ１４のオンが順次に行われる（図１３（ｇ））。この動作により、キャパシタＣ１１−Ｃ１４に保持された互いに異なるランダムノイズを含む画素データレベルは平均化され、出力ノードＯＵＴ１の電圧は平均化された画素データレベルに変化する（図１３（ｈ））。次に、出力ノードＯＵＴ１の電圧が、入力ノードＩＮ２に転送される（図１３（ｉ））。入力ノードＩＮ２の電圧（ノイズレベルを含む画素データレベル）からキャパシタＣ２１−Ｃ２４に保持されているノイズレベルが差し引かれ、真の画素データ信号が出力ノードＯＵＴ２に生成される（図１３（ｊ））。
【００６５】
以上、この例においても、上述と同様の効果を得ることができる。さらに、この例では、ＣＤＳ回路に形成するスイッチの数を減らすことができるため、ＣＭＯＳイメージセンサのチップサイズを削減できる。
【００６６】
図１４は、本発明の第２の実施形態における読み出し回路１６Ａを示している。図１から図５で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、読み出し回路１６Ａおよび読み出し回路１６Ａの動作を制御する制御信号等を生成する動作制御回路１４が、図１と相違している。読み出し回路１６Ａは、ノイズ除去回路ＮＲＣ、ランプ信号生成回路ＲＳＧ（電圧供給回路）およびカウンタＣＮＴを有している。ノイズ除去回路ＮＲＣは、図１のＣＤＳ回路の代わりに配置されている。その他の構成は、図１と同じである。すなわち、半導体集積回路は、シリコン基板上にＣＭＯＳプロセスを使用してＣＭＯＳイメージセンサ（固体撮像素子）として形成されている。
【００６７】
ノイズ除去回路ＮＲＣは、電流源ＣＳ、入力スイッチＳＷ１０、第１キャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ１４、第１スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、第２キャパシタＣ２１、Ｃ２２、Ｃ２３、Ｃ２４、第２スイッチＳＷ２１、ＳＷ２２、ＳＷ２３、差動増幅器ＡＭＰ、フィードバックスイッチＳＷ２０およびラッチＬＣ（出力回路）を有している。ノイズ除去回路ＮＲＣは、上述したＣＤＳ回路と同等の機能を有する。すなわち、ノイズ除去回路ＮＲＣは、固定パターンノイズとともにランダムノイズを減少する。
【００６８】
入力スイッチＳＷ１０は、スイッチ制御信号Ｓ１０の高レベル期間にオンし、データ信号線ＳＩＧを差動増幅器ＡＭＰの第１入力Ｉ１に接続する。キャパシタＣ１１−Ｃ１４は、第１入力Ｉ１に供給される信号レベルをそれぞれ保持するために、ランプ電圧線ＲＭＰとデータ信号線Ｉ１の間に並列に配置されている。ランプ電圧線ＲＭＰに供給されるランプ電圧ＲＭＰは、ランプ信号生成回路ＲＳＧにより生成される。キャパシタＣ１１、Ｃ１２の一端は、スイッチＳＷ１１により接続される。キャパシタＣ１２、Ｃ１３の一端は、スイッチＳＷ１２により接続される。キャパシタＣ１３、Ｃ１４の一端は、スイッチＳＷ１３により接続される。スイッチＳＷ１１−ＳＷ１３は、スイッチ制御信号Ｓ１１−Ｓ１３の高レベル期間にオンする。キャパシタＣ１４の一端は、差動増幅器ＡＭＰの第１入力Ｉ１に直接接続されている。キャパシタＣ１１−Ｃ１４の他端は、ランプ電圧線ＲＭＰに接続されている。
【００６９】
キャパシタＣ２１−Ｃ２４は、差動増幅器ＡＭＰの出力Ｏ１から第２入力Ｉ２にフィードバックされる信号レベルをそれぞれ保持するために、グラウンド線ＶＳＳと差動増幅器ＡＭＰの第２入力Ｉ２の間に並列に配置されている。キャパシタＣ２１、Ｃ２２の一端は、スイッチＳＷ２１により接続される。キャパシタＣ２２、Ｃ２３の一端は、スイッチＳＷ２２により接続される。キャパシタＣ２３、Ｃ２４の一端は、スイッチＳＷ２３により接続される。スイッチＳＷ２１−ＳＷ２３は、スイッチ制御信号Ｓ２１−Ｓ２３の高レベル期間にオンする。キャパシタＣ２４の一端は、差動増幅器ＡＭＰの第２入力Ｉ２に直接接続されている。キャパシタＣ２１−Ｃ２４の他端は、グラウンド線ＶＳＳに接続されている。フィードバックスイッチＳＷ２０は、スイッチ制御信号Ｓ２０が高レベルの期間に、差動増幅器ＡＭＰの出力Ｏ１を入力Ｉ２に接続する。
【００７０】
差動増幅器ＡＭＰは、入力Ｉ１、Ｉ２の電圧レベルを差動増幅し、出力電圧Ｏ１を生成する。ラッチＬＣは、順次にインクリメントされるカウンタ値ＣＶを示す信号を受け、差動増幅器ＡＭＰの出力Ｏ１の立ち上がりエッジに同期してカウンタ値ＣＶをラッチする。ラッチＬＣは、ラッチしたカウンタ値ＣＶを画素データ信号ＤＴ（デジタル信号）として出力する。なお、差動増幅器ＡＭＰは、必要なゲインに合わせて、多段で構成してもよい。
【００７１】
ランプ信号生成回路ＲＳＧは、画素アレイＡＲＹからＣＤＳ回路にノイズ信号および画素データ信号が供給されている間、ランプ電圧ＲＭＰを基準電圧ＶＲＥＦに設定する。ランプ信号生成回路ＲＳＧは、画素アレイＡＲＹからの画素データ信号の供給停止に同期して、ランプ電圧ＲＭＰを基準電圧ＶＲＥＦから徐々に上昇させる。すなわち、ランプ信号生成回路ＲＳＧは、信号レベルが第１キャパシタＣ１１−Ｃ１４および第２キャパシタＣ２１−Ｃ２４にそれぞれ保持された後、順次変化するランプ電圧ＲＭＰを第１キャパシタＣ１１−Ｃ１４の他端に与える。
【００７２】
カウンタＣＮＴは、画素アレイＡＲＹからの画素データ信号の供給停止に同期して、カウント動作を開始し、カウンタ値ＣＶを順次更新する。カウンタＣＮＴおよびラッチＬＣは、ランプ信号生成回路ＲＳＧがランプ電圧ＲＭＰの出力を開始してから差動増幅器ＡＭＰの出力レベルＯ１が反転するまでの間に変化したカウンタ値ＣＶを、真の画素データ信号の信号レベルとして出力する検出回路として機能する。
【００７３】
図１５は、図１４に示した読み出し回路１６Ａの動作を示している。リセット信号ＲＳＴ、転送制御信号ＴＧおよび選択制御信号ＳＬＣＴのタイミングは、図５と同じである。
【００７４】
まず、選択制御信号ＳＬＣＴの活性化により、ＣＤＳ回路は、データ信号線ＳＩＧを介してノイズレベルを受ける（図１５（ａ））。２回目のリセット信号ＲＳＴのパルスが出力された後に、スイッチ制御信号Ｓ１０、Ｓ２０−Ｓ２３が活性化される（図１５（ｂ））。これにより、データ信号線ＳＩＧから転送されるノイズレベルは、差動増幅器ＡＭＰの入力Ｉ１に供給される。差動増幅器ＡＭＰは、スイッチ制御信号Ｓ２０の活性化中にフィードバック動作し、入力電圧Ｉ２を入力電圧Ｉ１に等しくする。
【００７５】
次に、スイッチ制御信号Ｓ２１−Ｓ２３、Ｓ２０が順次に非活性化し、キャパシタＣ２１−Ｃ２４は、異なるランダムノイズを含むノイズレベルをそれぞれ保持する（図１５（ｃ））。すなわち、異なるランダムノイズを含むノイズレベルが、４回サンプリングされる。この際、入力Ｉ１、Ｉ２のオフセット電位もキャパシタＣ２１−Ｃ２４に保持される。このため、オフセット電位は、以後の動作でキャンセルされる。すなわち、一般にオートゼロと称されるキャンセル動作が実施される。
【００７６】
次に、スイッチ制御信号Ｓ１０が非活性化され、スイッチＳＷ１０はオフする（図１５（ｄ））。この後、スイッチ制御信号Ｓ２１−Ｓ２３が活性化され、スイッチＳＷ２１−ＳＷ２３がオンする（図１５（ｅ））。スイッチＳＷ２１−Ｓ３２４のオンにより、キャパシタＣ２１−Ｃ２４の一端が互いに接続され、キャパシタＣ２１−Ｃ２４に保持された互いに異なるランダムノイズを含むノイズレベルは平均化され、差動増幅器ＡＭＰの入力Ｉ２に供給される。
【００７７】
次に、転送制御信号ＴＧが所定の期間活性化され、ＣＤＳ回路は、データ信号線ＳＩＧを介してノイズ信号を含む画素データ信号を受ける（図１５（ｆ））。この後、スイッチ制御信号Ｓ１０、Ｓ１１−Ｓ１３が活性化される（図１５（ｇ））。これにより、データ信号線ＳＩＧから転送される画素データ信号は、差動増幅器ＡＭＰの入力Ｉ１に供給される。入力電圧Ｉ１は、画素データ信号のレベルに応じて入力電圧Ｉ２（リセットレベル）より低下する（図１５（ｈ））。入力電圧Ｉ２＞入力電圧Ｉ１のため、差動増幅器ＡＭＰは、低論理レベルの出力電圧Ｏ１を出力する（図１５（ｉ））。
【００７８】
次に、スイッチ制御信号Ｓ１１−Ｓ１３、Ｓ１０が順次に非活性化され、キャパシタＣ１１−Ｃ１４は、異なるランダムノイズを含む画素データレベルをそれぞれ保持する（図１５（ｊ））。すなわち、異なるランダムノイズを含む画素データレベルが、４回サンプリングされる。この後、スイッチ制御信号Ｓ１１−Ｓ１３が活性化され、スイッチＳＷ１１−ＳＷ１３がオンする（図１５（ｋ））。スイッチＳＷ１１−ＳＷ１３のオンにより、キャパシタＣ１１−Ｃ１４の一端が互いに接続され、キャパシタＣ１１−Ｃ１４に保持された互いに異なるランダムノイズを含む画素データレベルは平均化され、差動増幅器ＡＭＰの入力Ｉ１に供給される。
【００７９】
次に、選択制御信号ＳＬＣＴの非活性化に同期して、カウンタＣＮＴはカウントアップを開始する（図１５（ｌ））。また、ランプ信号生成回路ＲＳＧは、ランプ電圧ＲＭＰを一定の速度で基準電圧ＶＲＥＦから徐々に上昇させる（図１５（ｍ））。入力電圧Ｉ１は、ランプ電圧ＲＭＰの上昇に伴い徐々に上昇する（図１５（ｎ））。ここで、入力電圧Ｉ１の波形において、上側のラインは弱い光を受けた画素に対応する電圧レベルを示し、下側のラインは強い光を受けた画素に対応する電圧レベルを示している。
【００８０】
差動増幅器ＡＭＰは、入力電圧Ｉ１が入力電圧Ｉ２を超えたときに、出力電圧Ｏ１を高論理レベルに変化させる。ラッチＬＣは、出力電圧Ｏ１の高論理レベルへの変化に同期してカウンタ値ＣＶをラッチし、画素データ信号ＤＴとして出力する。すなわち、ランプ信号生成回路ＲＳＧがランプ電圧ＲＭＰの上昇を開始してから差動増幅器ＡＭＰの出力レベルＯ１が反転するまでの時間が、真の画素データ信号の信号レベルとして検出される。画素データ信号ＤＴの論理値は、画素ＰＸが弱い光を受けたときに小さくなり、画素ＰＸが強い光を受けたときに大きくなる（図１５（ｏ、ｐ））。
【００８１】
以上、第２の実施形態においても、上述と同様の効果を得ることができる。さらに、この実施形態では、差動増幅器ＡＭＰの一対の入力Ｉ１、Ｉ２に複数のキャパシタＣ１１−Ｃ１４およびキャパシタＣ２１−Ｃ２４をそれぞれ接続して構成された読み出し回路１６Ａにおいても、固定パターンノイズとともにランダムノイズを減少させることができ、画素データ信号のＳＮ比を向上できる。
【００８２】
差動増幅器ＡＭＰの出力レベルが反転するまでのカウンタ値をラッチＬＣにより計数することで、簡易なデジタル回路を用いて、画素データ信号のレベルを容易に検出できる。この結果、読み出し回路１６Ａの回路規模を削減でき、ＣＭＯＳイメージセンサのチップサイズを小さくできる。
【００８３】
なお、図３では、４つのキャパシタＣ１１−Ｃ１４（Ｃ２１−Ｃ２４）を用いてノイズ信号および画素データ信号を４回サンプリングし、平均する例について述べた。しかし、例えば、Ｎ個のキャパシタを用いてＮ回サンプリングし、平均することで、ランダムノイズの電圧を１／ルートＮに減少できる（エネルギーで１／Ｎ）。
【００８４】
図３では、同じ容量値の４つのキャパシタＣ１１−Ｃ１４（Ｃ２１−Ｃ２４）を用いてノイズレベルを平均化する例について述べた。しかし、例えば、異なる容量値のキャパシタを用いてもよい。この場合、ランダムノイズは、容量値の重みを反映して平均化される。
【００８５】
図３では、特徴部をサンプリングホールド部ＳＨおよびクランプ部ＣＬＭＰの両方に適用する例について述べた。しかし、例えば、図１６および図１７に示すように、本発明をサンプリングホールド部ＳＨおよびクランプ部ＣＬＭＰのいずれかに適用することで、ランダムノイズを減少できる。図８および図１２でも同様に、サンプリングホールド部ＳＨおよびクランプ部ＣＬＭＰのいずれかに本発明を適用することで、ランダムノイズを減少できる。
【００８６】
図８では、同じ容量値のキャパシタＣ１１、Ｃ１２を用いてノイズレベルを平均化する例について述べた。しかし、例えば、図１８および図１９に示すように、キャパシタＣ１１、Ｃ１２の容量値をＣ１１＝２×Ｃ１２とすることで、同じサンプリング回数でランダムノイズのレベルをさらに減少できる。主要なノイズがランダムノイズである場合、図１９では図１１に比べて、３回のサンプリングでは４．２６ｄＢから４．５ｄＢにＳＮ比を改善でき、４回のサンプリングでは４．６４ｄＢから５．７ｄＢにＳＮ比を改善できる。図２０および図２１は、キャパシタＣ１１、Ｃ１２の容量値をＣ１１＝ｋ×Ｃ１２（ｋ：正値）に設定したときにランダムノイズのレベルを示している。
【００８７】
図２２は、平均化後のノイズレベル（期待値）のサンプリング回数Ｎおよび容量比ｋの依存性と、ＳＮ比の改善効果のサンプリング回数Ｎおよび容量比ｋの依存性を示している。図２２に示すように、一般に、ノイズレベルは、サンプリング回数を多くすることで低減できるが、サンプリング回数をさらに多くしても低減効果は飽和して、ＳＮ比の改善効果が得られなくなる。そこで、キャパシタＣ１１よりキャパシタＣ１２の容量値を小さくすることで（容量比ｋを大きくすることで）、ノイズレベルを減少できる。しかし、容量比ｋを増やしすぎると、サンプリング回数を大幅に増やさないとノイズは低減できない。したがって、実用上は、キャパシタＣ１２の容量値をキャパシタＣ１１の容量値の１／２−１／４倍程度（ｋ＝２−４）として、サンプリング回数を２−８回程度に設計することが望ましい。
【００８８】
上述では、本発明を４トランジスタ型の画素を有するＣＭＯＳイメージセンサの読み出し回路に適用する例について述べた。しかし、例えば、本発明を、フォトダイオード、リセットトランジスタ、ソースフォロアトランジスタおよびセレクトトランジスタＳＬＣＴで構成される３トランジスタ型のＣＭＯＳイメージセンサの読み出し回路に適用してもよい。また、本発明を、ＣＭＤ（Charge Modulation Device）等の１つのフォトトランジスタで構成されるイメージセンサの読み出し回路に適用してもよい。あるいは、本発明を、ＣＭＯＳイメージセンサ以外のＡＰＳ（Active Pixel Sensor）や、ＣＣＤ（Charge Coupled Device）を使用したイメージセンサ等の読み出し回路に適用してもよい。さらに、本発明は、アナログデータ信号からノイズ信号を除去するための読み出し回路を有する半導体集積回路に適用可能である。
【００８９】
上述では、ノイズ信号を読み出した後、ノイズ信号を含む画素データ信号を読み出す例について述べた。しかし、例えば、ノイズ信号を含む画素データ信号を読み出した後、ノイズ信号を読み出してもよい。
【００９０】
また、平均化については、等分などの厳密な意味での平均化ではなく、ランダムノイズが低減できる程度に平均化されれば十分である。また信号レベルを積分することでも効果は期待できることは言うまでもない。
【００９１】
上述した実施形態に関して、さらに以下の付記を開示する。
（付記１）
ノイズ信号と、ノイズ信号を含むデータ信号とからデータ信号の信号レベルを生成する読み出し回路を備えた半導体集積回路であって、
前記読み出し回路は、
前記データ信号の値を複数回サンプリングするサンプリング回路と、
前記サンプリング回路によってサンプリングされた複数回のサンプリング結果を平均化する平均化回路とを備えていることを特徴とする半導体集積回路。
（付記２）
付記１記載の半導体集積回路において、
ノイズ信号およびノイズ信号を含むデータ信号の信号レベルをサンプリングするサンプリングホールド部と、
前記サンプリングホールド部にサンプリングされた信号レベルをクランプするクランプ部とを備え、
前記読み出し回路は、前記サンプリングホールド部および前記クランプ部の少なくともいずれかに備えられていることを特徴とする半導体集積回路。
（付記３）
付記１記載の半導体集積回路において、
前記サンプリング回路は、基準電圧線と前記データ信号の信号レベルの伝達経路との間に並列に配置され、信号レベルをそれぞれ保持する複数のサンプリングキャパシタを備え、
前記平均化回路は、前記サンプリングキャパシタにそれぞれ接続された複数のスイッチを有し、信号レベルを互いに異なるタイミングで前記サンプリングキャパシタに順次保持させるために動作し、かつ前記サンプリングキャパシタに保持された信号レベルを平均化するために前記スイッチをオンすることで前記サンプリングキャパシタを互いに接続するスイッチ部を備え、
前記スイッチ部は、前記サンプリングキャパシタによるサンプリング期間を互いに重複し、かつサンプリング終了タイミングを互いにずらして設定することを特徴とする半導体集積回路。
（付記４）
付記１記載の半導体集積回路において、
前記サンプリング回路は、基準電圧線と前記データ信号の信号レベルの伝達経路との間に並列に配置され、信号レベルをそれぞれ保持する複数のサンプリングキャパシタを備え、
前記平均化回路は、前記サンプリングキャパシタにそれぞれ接続された複数のスイッチを有し、信号レベルを互いに異なるタイミングで前記サンプリングキャパシタに順次保持させるために動作し、かつ前記サンプリングキャパシタに保持された信号レベルを平均化するために前記スイッチをオンすることで前記サンプリングキャパシタを互いに接続するスイッチ部を備え、
前記スイッチ部は、前記サンプリングキャパシタによるサンプリング期間を、互いに重複しないためにずらして設定することを特徴とする半導体集積回路。
（付記５）
付記１記載の半導体集積回路において、
前記サンプリング回路は、基準電圧線と前記データ信号の信号レベルの伝達経路との間に並列に配置され、信号レベルをそれぞれ保持する一対のサンプリングキャパシタを備え、
前記平均化回路は、前記サンプリングキャパシタにそれぞれ接続された複数のスイッチを有し、信号レベルを互いに異なるタイミングで前記サンプリングキャパシタに順次保持させるために動作し、かつ前記サンプリングキャパシタに保持された信号レベルを平均化するために前記スイッチをオンすることで前記サンプリングキャパシタを互いに接続するスイッチ部を備え、
前記スイッチ部は、前記信号レベルを前記サンプリングキャパシタの一方に保持し、その後、前記サンプリングキャパシタの他方への前記信号レベルの保持と、一対の前記サンプリングキャパシタを互いに接続する動作とを交互に繰り返すことを特徴とする半導体集積回路。
（付記６）
付記５記載の半導体集積回路において、
前記サンプリングキャパシタの他方の容量値は、前記サンプリングキャパシタの一方の容量値より大きいことを特徴とする半導体集積回路。
（付記７）
付記１記載の半導体集積回路において、
前記サンプリング回路は、基準電圧線と前記データ信号の信号レベルの伝達経路との間に並列に配置され、信号レベルをそれぞれ保持する複数のサンプリングキャパシタを備え、
前記平均化回路は、前記サンプリングキャパシタにそれぞれ接続された複数のスイッチを有し、信号レベルを互いに異なるタイミングで前記サンプリングキャパシタに順次保持させるために動作し、かつ前記サンプリングキャパシタに保持された信号レベルを平均化するために前記スイッチをオンすることで前記サンプリングキャパシタを互いに接続するスイッチ部を備え、
前記読み出し回路は、
第１入力が入力スイッチを介して前記信号レベルの受信ノードに接続され、出力がフィードバックスイッチを介して第２入力に接続された差動増幅器と、
前記第１入力に供給される前記信号レベルを保持するために、一端が前記第１入力に接続された複数の第１キャパシタと、
前記差動増幅器の出力から前記第２入力にフィードバックされる前記信号レベルを保持するために、基準電圧線と前記第２入力との間に配置された複数の第２キャパシタと、
ノイズ信号を含むデータ信号の信号レベルとノイズ信号の信号レベルとの一方および他方が前記第１および第２キャパシタにそれぞれ保持された後、順次変化する電圧を前記第１キャパシタの他端に与える電圧供給回路と、
前記電圧供給回路が電圧の出力を開始してから前記差動増幅器の出力レベルが反転するまでの時間を、真のデータ信号の信号レベルとして検出する検出回路とを備え、
前記サンプリングキャパシタは、前記第１および第２キャパシタの少なくともいずれかであり、
前記スイッチ部は、前記第１および第２キャパシタを前記第１および第２入力にそれぞれ接続するために配置されていることを特徴とする半導体集積回路。
（付記８）
付記７記載の半導体集積回路において、
前記検出回路は、
カウンタ値が順次変化するカウンタと、
前記電圧供給回路が電圧の出力を開始してから前記差動増幅器の出力レベルが反転するまでの間に変化したカウンタ値を、真の画素データ信号の信号レベルとして出力する出力回路とを備えていることを特徴とする半導体集積回路。
（付記９）
付記１記載の半導体集積回路において、
受光素子を各々有する複数の画素を備え、
前記読み出し回路は、前記画素から読み出されるノイズ信号と、ノイズ信号を含むデータ信号とから真のデータ信号を生成することを特徴とする半導体集積回路。
（付記１０）
付記９記載の半導体集積回路において、
前記画素は、マトリックス状に配置され、水平方向に並ぶ画素行毎に信号が読み出され、
前記読み出し回路は、垂直方向に並ぶ画素列毎に形成され、
さらに、画素列毎に形成され、前記読み出し回路の出力に接続されたＡ／Ｄ変換器を備えていることを特徴とする半導体集積回路。
【００９２】
上記付記に記載の本発明の半導体集積回路では、サンプリングホールド部は、ノイズ信号およびノイズ信号を含むデータ信号の信号レベルをサンプリングする。クランプ部は、サンプリングホールド部にサンプリングされた信号レベルをクランプする。読み出し回路を、サンプリングホールド部およびクランプ部の少なくともいずれかに形成することで、ランダムノイズを減少させることができ、データ信号のＳＮ比を向上できる。
【００９３】
上記付記に記載の本発明の半導体集積回路では、スイッチ部は、サンプリングキャパシタによるサンプリング期間を互いに重複し、かつサンプリング終了タイミングを互いにずらして設定する。サンプリング期間を互いに重複することで、サンプリングに必要な時間を短縮できる。この結果、読み出し回路の１サイクルの動作時間を短縮できる。換言すれば、本発明を、１サイクル期間が比較的短い読み出し回路を有する半導体集積回路にも適用でき、ランダムノイズを減少できる。
【００９４】
上記付記に記載の本発明の半導体集積回路では、スイッチ部は、サンプリングキャパシタによるサンプリング期間を、互いに重複しないためにずらして設定する。スイッチ部のスイッチが同時にオンすることが防止されるため、電源ノイズ等が小さくできる。したがって、画素データ信号に含まれるランダムノイズをさらに減少できる。
【００９５】
上記付記に記載の本発明の半導体集積回路では、読み出し回路は、受光素子を各々有する複数の画素から読み出されるノイズ信号と、ノイズ信号を含むデータ信号とから真のデータ信号を生成する。これにより、本発明をイメージセンサ（固体撮像素子）等の半導体集積回路に適用する場合に、いわゆる固定パターンノイズだけでなくランダムノイズを減少できる。この結果、各画素から出力される画素データ信号のＳＮ比を向上できる。
【００９６】
上記付記に記載の本発明の半導体集積回路では、画素は、マトリックス状に配置され、水平方向に並ぶ画素行毎に信号が読み出される。読み出し回路は、垂直方向に並ぶ画素列毎に形成されている。Ａ／Ｄ変換器は、画素列毎に形成され、読み出し回路の出力に接続されている。読み出し回路毎にＡ／Ｄ変換器を設けることにより、Ａ／Ｄ変換器の動作速度を低くできる。このため、電源ノイズ等のランダムノイズをさらに減少できる。特に、メガピクセル以上の画素数を有するイメージセンサに適用することで、顕著な効果を得ることができる。
【００９７】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００９８】
本発明は、データ信号をサンプルするサンプリング回路、または、データ信号をクランプするクランプ回路を有する半導体集積回路および、この半導体集積回路を有する画像処理システムに適用できる。
【図面の簡単な説明】
【００９９】
【図１】本発明が適用される半導体集積回路を示すブロック図である。
【図２】図１に示した画素アレイの詳細を示すブロック図である。
【図３】図１に示したＣＤＳ回路の詳細を示す回路図である。
【図４】図１に示したＣＭＯＳイメージセンサの動作を示すタイミング図である。
【図５】図３に示したＣＤＳ回路の動作を示すタイミング図である。
【図６】本発明に関連するＣＤＳ回路の動作を示すタイミング図である。
【図７】本発明に関連する半導体集積回路を示すブロック図である。
【図８】第１の実施形態におけるＣＤＳ回路の詳細を示す回路図である。
【図９】図８に示したＣＤＳ回路の動作を示すタイミング図である。
【図１０】図８に示したサンプルホールド部の出力ノードのノイズレベルを示す説明図である。
【図１１】図８に示したサンプルホールド部の出力ノードのノイズレベルの期待値とＳＮ比の改善効果を示す説明図である。
【図１２】本発明に関連するＣＤＳ回路の詳細を示す回路図である。
【図１３】図１２に示したＣＤＳ回路の動作を示すタイミング図である。
【図１４】第２の実施形態における読み出し回路の詳細を示す回路図である。
【図１５】図１４に示した読み出し回路の動作を示すタイミング図である。
【図１６】本発明が適用されるＣＤＳ回路の別の例を示す回路図である。
【図１７】本発明が適用されるＣＤＳ回路の別の例を示す回路図である。
【図１８】キャパシタの容量値が異なるときの出力ノードのノイズレベルを示す説明図である。
【図１９】キャパシタの容量値が異なるときの出力ノードのノイズレベルの期待値とＳＮ比の改善効果を示す説明図である。
【図２０】キャパシタの容量値が異なるときの出力ノードのノイズレベルを示す説明図である。
【図２１】キャパシタの容量値が異なるときの出力ノードのノイズレベルの期待値を示す説明図である。
【図２２】平均化後のノイズレベルのサンプリング回数の依存性と、ＳＮ比の改善効果のサンプリング回数の依存性を示す説明図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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