(57)【特許請求の範囲】
【請求項１】
差動共通接点と接地電位間に配置された電流源回路と、前記差動共通接点と第１の負荷回路との間に配置された第１の差動入力回路と、前記差動共通接点と第２の負荷回路との間に配置され該第２の負荷回路との接点を判定出力接点とし判定出力を出力する第２の差動入力回路とを備えた差動増幅回路において、前記第１、第２の差動入力回路のそれぞれの入力線に入力信号を遮断する入力遮断スイッチを設け、前記電流源回路を活性化して差動増幅回路を起動するタイミングと、前記入力遮断スイッチを制御して前記差動入力回路に入力信号を入力するタイミングと、が異なることを特徴とする差動増幅回路。
【請求項２】
前記入力遮断スイッチは、前記第１、第２の差動入力回路の入力容量がそれぞれ等しくなる位置に配置されることを特徴とする請求項１に記載の差動増幅回路。
【請求項３】
前記第１、第２の差動入力回路に入力信号を入力し、さらに前記入力遮断スイッチを遮断した後に、前記電流源回路を活性化して差動増幅回路を起動することを特徴とする請求項２に記載の差動増幅回路。
【請求項４】
前記第１、第２の差動入力回路に入力信号を入力した後、前記入力遮断スイッチを遮断するとともに、前記電流源回路を活性化して差動増幅回路を起動することを特徴とする請求項２に記載の差動増幅回路。
【請求項５】
前記判定出力接点にプルアップトランジスタをさらに備え、前記プルアップトランジスタは前記入力遮断スイッチが導通時にはオン状態となり、前記入力遮断スイッチが遮断時にはオフ状態となることを特徴とする請求項３に記載の差動増幅回路。
【請求項６】
前記判定出力接点の出力経路に出力遮断スイッチと、ラッチ回路とをさらに備え、前記電流源回路が活性化され差動増幅回路が動作中には前記出力遮断スイッチは導通状態であり、前記ラッチ回路はラッチ動作しない状態であり、前記電流源回路が非活性化され差動増幅回路が非動作中には前記出力遮断スイッチは遮断状態となり、前記ラッチ回路はラッチ動作を行うことを特徴とする請求項３に記載の差動増幅回路。
【請求項７】
前記ラッチ回路は前記出力遮断スイッチが配置された以降の出力経路に配置された１つのインバータ回路と、該１つのインバータ回路にループ接続されたクロックドインバータ回路と、から構成されることを特徴とする請求項６に記載の差動増幅回路。
【請求項８】
前記クロックドインバータ回路は、前記出力遮断スイッチに入力される制御信号を入力され、前記出力遮断スイッチが導通時にはハイインピーダンス状態となり、前記出力遮断スイッチが遮断時には、インバータ回路として動作することを特徴とする請求項７に記載の差動増幅回路。
【請求項９】
前記電流源回路を活性化して差動増幅回路を起動した後に、前記入力遮断スイッチを導通させ、前記第１、第２の差動入力回路に入力信号を入力することを特徴とする請求項２に記載の差動増幅回路。
【請求項１０】
前記判定出力接点にプルアップトランジスタをさらに備え、前記プルアップトランジスタは前記入力遮断スイッチが遮断時にはオン状態となり、前記入力遮断スイッチが導通時にはオフ状態となることを特徴とする請求項９に記載の差動増幅回路。
【請求項１１】
前記判定出力接点の出力経路に出力遮断スイッチと、ラッチ回路とをさらに備え、前記入力遮断スイッチが導通時には前記出力遮断スイッチは導通状態、前記ラッチ回路はラッチ動作をしない状態となり、前記入力遮断スイッチが遮断時には前記出力遮断スイッチは遮断状態、前記ラッチ回路はラッチ動作を行うことを特徴とする請求項９に記載の差動増幅回路。
【請求項１２】
前記ラッチ回路は前記出力遮断スイッチが配置された以降の出力経路に配置された１つのインバータ回路と、該１つのインバータ回路にループ接続されたクロックドインバータ回路から構成されることを特徴とする請求項１１に記載の差動増幅回路。
【請求項１３】
前記クロックドインバータ回路は、前記出力遮断スイッチに入力される制御信号を入力され、前記出力遮断スイッチが導通時にはハイインピーダンス状態となり、前記出力遮断スイッチが遮断時には、インバータ回路として動作することを特徴とする請求項１２に記載の差動増幅回路。
【請求項１４】
前記入力信号は相補の信号であることを特徴とする請求項３または請求項９に記載の差動増幅回路。
【請求項１５】
前記入力信号の一方は基準電位であることを特徴とする請求項３または請求項９に記載の差動増幅回路。
【請求項１６】
前記第１、第２の差動入力回路はそれぞれＮチャンネルトランジスタであり、そのドレイン、ソース、ゲートは、前記第１、第２の負荷回路、前記差動共通接点、第１、第２の入力接点に接続されたこと特徴とする請求項３または請求項９に記載の差動増幅回路。
【請求項１７】
前記第１及び第２の負荷回路は、お互いのゲートが共通接続されたカレントミラー回路であることを特徴とする請求項３または請求項９に記載の差動増幅回路。
【請求項１８】
前記第１及び第２負荷回路はそれぞれ抵抗であることを特徴とする請求項３または請求項９に記載の差動増幅回路。
【請求項１９】
前記第１及び第２負荷回路は、お互いに相手側のドレイン接点をゲート入力とする交差接続されたＰチャンネルトランジスタであることを特徴とする請求項３または請求項９に記載の差動増幅回路。
【請求項２０】
請求項１乃至請求項１９のいずれかに記載の差動増幅回路を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は差動増幅回路に関し、特にノイズを防止できる差動増幅回路に関するものである。
【背景技術】
【０００２】
近年、電子システム機器の多機能化、高速化に伴い、半導体装置もシステム化され、ＣＰＵや記憶装置を内蔵し大規模化、高速化されている。電子システムの大規模化、高速化に対応するために、半導体装置でもさまざまな技術が採用されている。例えば、電源電圧を低電圧化し、半導体装置内部で必要に応じ昇圧／降圧することで、省電力化とともに、高速化を図っている。また高速化に対しては、信号の小振幅化、相補データの採用、データバス幅の拡張が行われている。
【０００３】
しかし、高速化のために信号を小振幅化することで新たな問題に直面することになる。信号が小振幅されることで、相補の信号や、信号電位と基準電位とを比較判定する差動増幅回路が多く使用されることになる。しかしこれらの差動増幅回路においては、ノイズで発生するわずかな入力電位変動により、スピードの劣化さらには誤動作するという問題がある。これらの差動増幅回路を図１に示す。差動増幅回路は差動入力トランジスタ１，２と、カレントミラートランジスタ３，４と、電流源トランジスタ５，６，７と、プルアップトランジスタ１２、出力トランスファーゲート用トランジスタ１３，１４とクロックドインバータ回路用トランジスタ１５，１６，１７，１８と、複数のインバータ回路から構成される。
【０００４】
差動入力トランジスタ１のドレイン、ソース、ゲートは，それぞれ接点Ｎ９、差動共通接点Ｎ３、入力信号端子ＩＮ１に接続される。差動入力トランジスタ２のドレイン、ソース、ゲートは，それぞれ判定出力接点Ｎ４、差動共通接点Ｎ３、入力信号端子ＩＮ２に接続される。カレントミラートランジスタ３のドレイン，ソース、ゲートは、それぞれ接点Ｎ９、電源電位、接点Ｎ９に接続される。カレントミラートランジスタ４のドレイン，ソース、ゲートは、それぞれ判定出力接点Ｎ４、電源電位、接点Ｎ９に接続される。カレントミラートランジスタ３、４のゲートはトランジスタ１のドレインに接続され接点Ｎ９となる。カレントミラートランジスタ４と差動入力トランジスタ２のドレインは共通接続され判定出力接点Ｎ４となる。
【０００５】
電流源トランジスタ５のドレイン，ソース、ゲートは、それぞれ差動共通接点Ｎ３、トランジスタ６のドレイン，接点Ｎ５に接続される。トランジスタ６のドレイン，ソース、ゲートは、それぞれトランジスタ５のソース、トランジスタ７のドレイン，電源電位に接続される。トランジスタ７のドレイン，ソース、ゲートは、それぞれトランジスタ６のソース、接地電位，電源電位に接続される。電流源トランジスタ５がオンされ差動共通接点Ｎ３を低電位とすることで、入力信号を差動増幅する。
【０００６】
プルアップトランジスタ１２のドレイン、ソース、ゲートは、それぞれ判定出力接点Ｎ４、電源電位、接点Ｎ５に接続され、差動増幅の非動作時に判定出力接点Ｎ４をプルアップする。トランスファーゲート用トランジスタ１３，１４はドレイン／ソースとソース／ドレインは接点Ｎ１０、Ｎ１１に接続され、ゲートは接点Ｎ５、接点Ｎ５の反転信号に接続される。差動増幅動作中には出力トランスファーゲートは導通状態であり、インバータ回路を経由した判定出力接点Ｎ４からの信号を接点Ｎ１１に送出する。差動増幅動作してない非動作期間には出力トランスファーゲートは遮断状態となり、判定出力接点Ｎ４からの信号を遮断する。
【０００７】
トランジスタ１５，１６，１７，１８はクロックドインバータ回路ＩＮＶ１９を構成し、出力経路の１つのインバータＩＮＶ１４とで出力データをラッチする出力ラッチ回路を構成する。トランジスタ１５のドレイン、ソース、ゲートは、それぞれトランジスタ１６のソース、電源電位、接点Ｎ５に接続される。トランジスタ１６のドレイン、ソース、ゲートは、それぞれ接点Ｎ１１、トランジスタ１５のドレイン、接点Ｎ１２に接続される。トランジスタ１７のドレイン、ソース、ゲートは、それぞれ接点Ｎ１１、トランジスタ１８のドレイン、接点Ｎ１２に接続される。トランジスタ１８のドレイン、ソース、ゲートは、それぞれトランジスタ１７のソース、接地電位、接点Ｎ５の反転信号に接続される。
【０００８】
出力ラッチ回路は、差動増幅動作中はトランジスタ１５，１８がオフ状態でクロックドインバータ回路はハイインピーダンスとなり、ラッチ動作は行わない。そのためインバータ回路ＩＮＶ１４からデータを出力側に送出する。差動増幅非動作中には、インバータ回路ＩＮＶ１４とクロックドインバータ回路ＩＮＶ１９とがループ接続され出力ラッチ回路を形成し、ラッチ動作をおこなう。また複数のインバータ回路ＩＮＶ１〜１８は入力された信号を反転させた制御信号を生成し、さらに複数段接続することで信号を遅延させ、動作タイミングを制御することに使用される。
【０００９】
この差動増幅回路は、スタート信号Ｖ１が“Ｈ”レベルから“Ｌ”レベルに変化することで、プルアップトランジスタ１２がオフされプルアップは中止される。電流源トランジスタ５はオンされ差動共通接点Ｎ３が低電位となり、差動増幅動作が開始される。入力信号端子ＩＮ１，ＩＮ２の電位を比較判定して、その結果を判定出力接点Ｎ４に反映させる。スタート信号Ｖ１が“Ｈ”レベルの場合には、電流源トランジスタ５がオフし、差動増幅は行われない。判定出力接点Ｎ４は“Ｈ”レベルとなるが、出力トランスファーゲートが遮断されることで出力ラッチ回路は前サイクルの判定出力をラッチし、出力端子Ｎ８から出力する。
【００１０】
しかし、この電流源トランジスタ５がオンされ差動共通接点Ｎ３が急激に低下することで、差動入力トランジスタ１，２のソースとゲート間のカップリングによって入力信号ＩＮ１，ＩＮ２の各電位も引かれてしまう。このとき入力接点Ｎ１，Ｎ２の浮遊容量（Ｃ３，Ｃ４）の差や状態によって変化する電位に差が生じる。一般的に入力信号端子ＩＮ１とＩＮ２からの配線長が異なり、Ｃ３とＣ４の容量値が異なる。この場合入力接点Ｎ１とＮ２の電位変化が異なり、“Ｈ”レベルが大きく低下し、反対側の入力接点の“Ｌ”レベルを下回ることがある。この変化する電位差により、正しい比較判定が行われずに差動増幅回路が誤動作する。特に入力される信号振幅が小さい場合には、２入力間の電位差が小さいことで誤動作しやすくなるという問題がある。
【００１１】
このように制御信号により起動させる差動増幅回路としてはセンスアンプがあり、これらのセンスアンプに関する先行技術として下記特許文献がある。特許文献１（特開平０５−３４２８５４）は、オープンビット型のセンスアンプにおいてトランスファーゲートによりビット線の接続を制御し高速にセンスさせている。特許文献２（特開２０００−０８２２９０）、特許文献３（特開平０７−１０５６９３）においても、トランスファーゲートによりビット線の接続を制御することでセンスアンプを高速動作させている。
【００１２】
特許文献４（特開平０５−３４２８７１）は、センスアンプからの出力をカラムスイッチで選択的にメインアンプに出力させている。特許文献５（特開２００１−１８５９９９）は、アンプの前段にダイナミックＮＯＲ回路を設けその出力によりトランスファーゲートを制御させている。特許文献６（特開２００１−３０７４９４）は、アドレス信号によりセンスアンプに接続される容量負荷を切換え等しくすることで動作マージンを改善させている。
【００１３】
これらの先行特許文献はいずれもセンスアンプに関するものである。特許文献１〜５におけるトランスファーゲートを制御する目的は、隣接するビット線からのノイズ除去であり、またはビット線容量を切り離すことで高速センスさせることである。またセンスアンプへ接続されるビット線の配線長は等しく、その配線容量も等しく構成されていること、またこのようなセンスアンプでは、入力信号と出力信号を直結しているものが多く、入力の寄生容量（負荷容量）が十分大きく構成されていること、より本願の問題は発生しない。特許文献６はＲＯＭにおいてバンク数が異なる場合にその配線容量を等しくするものである。本願における差動増幅動作開始時の差動共通接点の電位が急激に低下することで、入力信号の電位が変動し、正しく差動動作が行われないという問題については一切記載されてない。また本願の問題についての意識がなく、その解決に対する示唆もない。
【００１４】
【特許文献１】特開平０５−３４２８５４号公報
【特許文献２】特開２０００−０８２２９０号公報
【特許文献３】特開平０７−１０５６９３号公報
【特許文献４】特開平０５−３４２８７１号公報
【特許文献５】特開２００１−１８５９９９号公報
【特許文献６】特開２００１−３０７４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
半導体装置は、信号を小振幅化し高速化を図っている。信号が小振幅されることで、相補の信号や、信号電位と基準電位とを比較判定する差動増幅回路が使用される。しかし、これらの差動増幅回路には上記したように、差動増幅動作開始時の差動共通接点の電位が急激に低下することで、入力信号の電位が変動し、正しく差動動作が行われないという問題がある。
【００１６】
本発明の課題は，上記した問題に鑑み、正しく差動増幅できる差動増幅回路を提供することにある。差動入力信号線にトランスファーゲートを挿入する。このトランスファーゲートの導通／遮断を制御することで、正しく差動増幅できる差動増幅回路が得られる。このトランスファーゲートの挿入位置は差動入力トランジスタのそれぞれのゲートの浮遊容量が等しくなる位置がより好ましい。
【課題を解決するための手段】
【００１７】
本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１８】
本発明の差動増幅回路は、差動共通接点と接地電位間に配置された電流源回路と、前記差動共通接点と第１の負荷回路との間に配置された第１の差動入力回路と、前記差動共通接点と第２の負荷回路との間に配置され該第２の負荷回路との接点を判定出力接点とし判定出力を出力する第２の差動入力回路とを備え、前記第１、第２の差動入力回路のそれぞれの入力線に入力信号を遮断する入力遮断スイッチを設け、前記電流源回路を活性化して差動増幅回路を起動するタイミングと、前記入力遮断スイッチを制御して前記差動入力回路に入力信号を入力するタイミングと、が異なることを特徴とする。
【００１９】
本発明の差動増幅回路においては、前記入力遮断スイッチは、前記第１、第２の差動入力回路の入力容量がそれぞれ等しくなる位置に配置されることを特徴とする。
【００２０】
本発明の差動増幅回路においては、前記第１、第２の差動入力回路に入力信号を入力し、さらに前記入力遮断スイッチを遮断した後に、前記電流源回路を活性化して差動増幅回路を起動することを特徴とする。
【００２１】
本発明の差動増幅回路においては、前記第１、第２の差動入力回路に入力信号を入力した後、前記入力遮断スイッチを遮断するとともに、前記電流源回路を活性化して差動増幅回路を起動することを特徴とする。
【００２２】
本発明の差動増幅回路においては、前記判定出力接点にプルアップトランジスタをさらに備え、前記プルアップトランジスタは前記入力遮断スイッチが導通時にはオン状態となり、前記入力遮断スイッチが遮断時にはオフ状態となることを特徴とする。
【００２３】
本発明の差動増幅回路においては、前記判定出力接点の出力経路に出力遮断スイッチと、ラッチ回路とをさらに備え、前記電流源回路が活性化され差動増幅回路が動作中には前記出力遮断スイッチは導通状態であり、前記ラッチ回路はラッチ動作しない状態であり、前記電流源回路が非活性化され差動増幅回路が非動作中には前記出力遮断スイッチは遮断状態となり、前記ラッチ回路はラッチ動作を行うことを特徴とする。
【００２４】
本発明の差動増幅回路においては、前記ラッチ回路は前記出力遮断スイッチが配置された以降の出力経路に配置された１つのインバータ回路と、該１つのインバータ回路にループ接続されたクロックドインバータ回路と、から構成されることを特徴とする。
【００２５】
本発明の差動増幅回路においては、前記クロックドインバータ回路は、前記出力遮断スイッチに入力される制御信号を入力され、前記出力遮断スイッチが導通時にはハイインピーダンス状態となり、前記出力遮断スイッチが遮断時には、インバータ回路として動作することを特徴とする。
【００２６】
本発明の差動増幅回路においては、前記電流源回路を活性化して差動増幅回路を起動した後に、前記入力遮断スイッチを導通させ、前記第１、第２の差動入力回路に入力信号を入力することを特徴とする。
【００２７】
本発明の差動増幅回路においては、前記判定出力接点にプルアップトランジスタをさらに備え、前記プルアップトランジスタは前記入力遮断スイッチが遮断時にはオン状態となり、前記入力遮断スイッチが導通時にはオフ状態となることを特徴とする。
【００２８】
本発明の差動増幅回路においては、前記判定出力接点の出力経路に出力遮断スイッチと、ラッチ回路とをさらに備え、前記入力遮断スイッチが導通時には前記出力遮断スイッチは導通状態、前記ラッチ回路はラッチ動作をしない状態となり、前記入力遮断スイッチが遮断時には前記出力遮断スイッチは遮断状態、前記ラッチ回路はラッチ動作を行うことを特徴とする。
【００２９】
本発明の差動増幅回路においては、前記ラッチ回路は前記出力遮断スイッチが配置された以降の出力経路に配置された１つのインバータ回路と、該１つのインバータ回路にループ接続されたクロックドインバータ回路から構成されることを特徴とする。
【００３０】
本発明の差動増幅回路においては、前記クロックドインバータ回路は、前記出力遮断スイッチに入力される制御信号を入力され、前記出力遮断スイッチが導通時にはハイインピーダンス状態となり、前記出力遮断スイッチが遮断時には、インバータ回路として動作することを特徴とする。
【００３１】
本発明の差動増幅回路においては、前記入力信号は相補の信号であることを特徴とする。
【００３２】
本発明の差動増幅回路においては、前記入力信号の一方は基準電位であることを特徴とする。
【００３３】
本発明の差動増幅回路においては、前記第１、第２の差動入力回路はそれぞれＮチャンネルトランジスタであり、そのドレイン、ソース、ゲートは、前記第１、第２の負荷回路、前記差動共通接点、第１、第２の入力接点に接続されたこと特徴とする。
【００３４】
本発明の差動増幅回路においては、前記第１及び第２の負荷回路は、お互いのゲートが共通接続されたカレントミラー回路であることを特徴とする。
【００３５】
前本発明の差動増幅回路においては、記第１及び第２負荷回路はそれぞれ抵抗であることを特徴とする。
【００３６】
本発明の差動増幅回路においては、前記第１及び第２負荷回路は、お互いに相手側のドレイン接点をゲート入力とする交差接続されたＰチャンネルトランジスタであることを特徴とする。
【００３７】
本発明の半導体装置は、上記したいずれかの差動増幅回路を備えたことを特徴とする。
【発明の効果】
【００３８】
本発明の差動増幅回路は、入力信号が入力される入力信号線に入力トランスファーゲートを挿入する構成とする。この入力トランスファーゲートの導通／遮断を制御し、信号を入力するタイミングを調整する。信号を入力するタイミングと差動増幅回路を起動させるタイミングとを制御することで、差動増幅開始時における入力信号の電位変動の影響を抑えられる効果が得られる。入力信号の電位変動の影響が抑えられ、正しく差動増幅動作を行うことができる差動増幅回路が得られる。
【発明を実施するための最良の形態】
【００３９】
本発明の最良の形態について、図面を参照して詳細に説明する。
【実施例１】
【００４０】
本発明の実施例１について、図２、図３を参照して説明する。本実施例は入力信号を入力した後に、入力トランスファーゲートを遮断し入力接点をフローティング状態とし、差動増幅回路を起動動作させる実施例である。図２は差動増幅回路図であり、図３はその差動増幅回路のタイミング図である。
【００４１】
差動増幅回路は差動入力トランジスタ１，２と、カレントミラートランジスタ３，４と、電流源トランジスタ５，６，７と、入力トランスファーゲート用トランジスタ８，９と、もう一方の入力トランスファーゲート用トランジスタ１０、１１と、プルアップトランジスタ１２と、出力トランスファ用トランジスタ１３，１４と、クロックドインバータ回路用トランジスタ１５，１６，１７，１８と、複数のインバータ回路から構成される。
【００４２】
差動入力トランジスタ１のドレイン、ソース、ゲートは，それぞれ接点Ｎ９、差動共通接点Ｎ３、入力接点Ｎ１に接続される。差動入力トランジスタ２のドレイン、ソース、ゲートは，それぞれ判定出力接点Ｎ４、差動共通接点Ｎ３、入力接点Ｎ２に接続される。差動入力トランジスタ１、２は入力接点Ｎ１，Ｎ２の電位を比較し、その判定結果を判定出力接点Ｎ４から出力する。負荷回路であるカレントミラートランジスタ３のドレイン，ソース、ゲートは、それぞれ接点Ｎ９、電源電位、接点Ｎ９に接続される。カレントミラートランジスタ４のドレイン，ソース、ゲートは、それぞれ判定出力接点Ｎ４、電源電位、接点Ｎ９に接続される。カレントミラートランジスタ３、４のゲートはトランジスタ１のドレインに接続され接点Ｎ９となる。カレントミラートランジスタ４とトランジスタ２のドレインは共通接続され判定出力接点Ｎ４となる。
【００４３】
電流源トランジスタ５のドレイン，ソース、ゲートは、それぞれ差動共通接点Ｎ３、トランジスタ６のドレイン，接点Ｎ５に接続される。トランジスタ６のドレイン，ソース、ゲートは、それぞれトランジスタ５のソース、トランジスタ７のドレイン，電源電位に接続される。トランジスタ７のドレイン，ソース、ゲートは、それぞれトランジスタ６のソース、接地電位，電源電位に接続される。電流源トランジスタ５はスタート信号Ｖ１を反転させた接点Ｎ５の信号に制御され、差動共通接点Ｎ３を低電位とすることで差動増幅回路として動作させる。またトランジスタ７は省略することも可能であり、この場合にはトランジスタ６のソースを接地電位とすればよい。尚、スタート信号Ｖ１は、例えば本発明を同期式ＤＲＡＭ（ＳＤＲＡＭ）などに応用する場合は、外部入力クロックに同期させて発生させた内部クロックをディレイ調整して作ることができる。例えば位相調整回路（ＤＬＬやＰＬＬ）からの出力信号を、ディレイ調整して用いることができる。
【００４４】
入力トランスファーゲート用トランジスタ８と９は、そのソース／ドレインとドレイン／ソースを入力信号端子ＩＮ１と入力接点Ｎ１に接続され、ゲートにはそれぞれ接点Ｎ７、接点Ｎ６に接続される。入力トランスファーゲート用トランジスタ１０と１１は、そのソース／ドレインとドレイン／ソースを入力信号端子ＩＮ２と入力接点Ｎ２に接続され、ゲートにはそれぞれ接点Ｎ７、接点Ｎ６に接続される。これらの入力トランスファーゲートは、差動入力トランジスタのゲートと入力トランスファーゲート間の入力接点Ｎ１，Ｎ２の浮遊容量Ｃ１，Ｃ２が実質的に等しくなるような位置に配置する。
【００４５】
ここで実質的に等しくするとは、差動増幅動作を開始するときに、差動共通接点Ｎ３の電位が低下し、入力接点Ｎ１，Ｎ２の電位も引きずられて低下する。この低下量の差が差動増幅の動作に悪影響を及ぼさない範囲内に収まるように容量Ｃ１とＣ２とをほぼ等しく設定するということである。従って完全に等しくする必要はない。このように入力接点Ｎ１，Ｎ２の容量値を等しくすることで、入力接点Ｎ１，Ｎ２の電位変化が等しくなり、差動増幅の動作が正しく行われる。通常は入力信号端子ＩＮ１とＩＮ２からの配線長が異なり、その容量値が異なる。この場合入力信号が入力されたときに、入力接点Ｎ１とＮ２の電位変化が異なり、“Ｈ”レベルが大きく低下し、反対側の入力接点の“Ｌ”レベルを下回ることがある。しかし、入力トランスファーゲートを挿入し遮断すれば、容量Ｃ１，Ｃ２が実質的に等しくなり、入力接点Ｎ１，Ｎ２の電位変化を等しくし、その電位レベルの反転を防止できる。
【００４６】
プルアップトランジスタ１２のドレイン、ソース、ゲートは、それぞれ判定出力接点Ｎ４、電源電位、接点Ｎ７に接続され、差動増幅の非動作時に判定出力接点Ｎ４をプルアップする。出力トランスファーゲート用トランジスタ１３，１４は、そのドレイン／ソースとソース／ドレインを接点Ｎ１０、Ｎ１１に接続され、ゲートはそれぞれ接点Ｎ５、接点Ｎ５をインバータ回路ＩＮＶ８で反転した出力に接続される。差動増幅動作中にはインバータ回路を経由した判定出力接点Ｎ４からの信号を接点Ｎ１１に送出する。差動増幅非動作中には遮断状態となり、判定出力接点Ｎ４からの信号を遮断する。
【００４７】
クロックドインバータ回路用トランジスタ１５，１６，１７，１８はクロックドインバータ回路ＩＮＶ１９を構成し、出力経路の１つのインバータＩＮＶ１４とループ接続され、出力ラッチ回路を構成する。出力ラッチ回路は接点Ｎ１１，Ｎ１２のデータをラッチする。トランジスタ１５のドレイン、ソース、ゲートは、それぞれトランジスタ１６のソース、電源電位、接点Ｎ５に接続される。トランジスタ１６のドレイン、ソース、ゲートは、それぞれ接点Ｎ１１、トランジスタ１５のドレイン、接点Ｎ１２に接続される。トランジスタ１７のドレイン、ソース、ゲートは、それぞれ接点Ｎ１１、トランジスタ１８のドレイン、接点Ｎ１２に接続される。トランジスタ１８のドレイン、ソース、ゲートは、それぞれトランジスタ１７のソース、接地電位、接点Ｎ５の反転信号に接続される。出力ラッチ回路は、差動増幅動作中はトランジスタ１５，１８がオフ状態で、ラッチ動作は行わないで、インバータ回路ＩＮＶ１４からデータを送出する。差動増幅非動作中には、インバータ回路ＩＮＶ１４からの出力を入力されたクロックドインバータ回路ＩＮＶ１９は、その出力をインバータ回路ＩＮＶ１４に入力することで出力ラッチ回路を形成し、ラッチ動作をおこなう。
【００４８】
またインバータ回路は入力された信号を反転させ、制御信号を生成する。さらに複数段接続することで信号を遅延させ、動作タイミングを制御する。インバータ回路ＩＮＶ１，２はスタート信号Ｖ１をバッファリングし接点Ｎ６として、入力トランスファーゲートのトランジスタ９，１１のゲートに出力する。インバータ回路ＩＮＶ９は接点Ｎ６の電位を反転し接点Ｎ７として、入力トランスファーゲートのトランジスタ８，１０のゲートと、プルアップトランジスタ１２のゲートに出力する。
【００４９】
インバータ回路ＩＮＶ３，４，５，６，７は接点Ｎ６の電位を反転し接点Ｎ５として、電流源トランジスタ５のゲートと、出力トランスファーゲートのトランジスタ１３のゲートと、クロックドインバータ回路のトランジスタ１５のゲートに出力する。複数段接続されたインバータ回路ＩＮＶ１０，１１，１２，１３は判定出力接点Ｎ４の電位を遅延させ接点Ｎ１０として、出力トランスファーゲートに出力する。この遅延時間は、判定出力接点Ｎ４の信号が伝達される前に出力トランスファーゲートの導通／遮断を設定するための時間である。
【００５０】
インバータ回路ＩＮＶ１４は入力を接点Ｎ１１、出力を接点Ｎ１２とし、差動増幅非動作時にはクロックドインバータ回路ＩＮＶ１９との間で出力ラッチ回路を形成し出力データをラッチする。複数段接続されたインバータ回路ＩＮＶ１５，１６，１７，１８は接点Ｎ１２の電位を遅延させ出力端子Ｎ１８に出力する。これらのインバータ回路の構成、段数は特に限定されるものではなく、それぞれ制御信号として信号レベル、動作タイミングが確保されるものであれば良く、自由に論理回路を組み合わせて構成することができる。
【００５１】
以下この差動増幅回路の動作を、図３を参照して詳細に説明する。本実施例は入力信号を入力した後に、入力トランスファーゲートを遮断し入力接点をフローティング状態とし、差動増幅回路を起動動作させる実施例である。
【００５２】
本差動増幅回路は、待機状態においてスタート信号は“Ｈ”レベルであり、接点Ｎ５の電位は“Ｌ”レベル，接点Ｎ６の電位は“Ｈ”レベル、接点Ｎ７の電位は“Ｌ”レベルとなる。電流源トランジスタ５がオフで差動増幅は非動作状態である。入力トランスファーゲートは導通状態で入力信号ＩＮ１，２は入力接点Ｎ１，２に伝達可能である。プルアップトランジスタ１２がオンし判定出力接点Ｎ４は“Ｈ”レベル、出力トランスファーゲートは遮断状態、出力ラッチ回路はラッチ状態で出力からは前回のデータが出力されている。
【００５３】
入力信号ＩＮ１，ＩＮ２が入力接点Ｎ１，Ｎ２に入力された後に、スタート信号Ｖ１が“Ｈ”レベルから“Ｌ”レベルに変化する。ここでは入力信号ＩＮ１，ＩＮ２は相補の信号とする。スタート信号Ｖ１はインバータ回路ＩＮＶ１，２で遅延され接点Ｎ６は“Ｌ”レベルに、さらにインバータ回路ＩＮＶ９で反転され接点Ｎ７は“Ｈ”レベルに変化する。接点Ｎ６が“Ｌ”レベルに、接点Ｎ７が“Ｈ”レベルに変化することで入力トランスファーゲートは遮断状態となり、さらにプルアップトランジスタ１２はオフされ、判定出力接点Ｎ４のプルアップをやめる。判定出力接点Ｎ４はフローティングになるが、その電位は保持される。入力トランスファーゲートは遮断され、入力接点Ｎ１、Ｎ２はフローティング状態となるが、入力信号端子ＩＮ１，ＩＮ２の電位がそのまま保持される。
【００５４】
さらに接点Ｎ６の電位はインバータ回路ＩＮＶ３〜７により遅延、反転され接点Ｎ５は“Ｈ”レベルに変化する。接点Ｎ５が“Ｈ”レベルになることで、電流源トランジスタ５はオンされ差動共通接点Ｎ３が低電位となり、差動増幅動作が起動開始される。この差動共通接点Ｎ３が低電位に変化するときに入力接点Ｎ１、Ｎ２の電位は、トランジスタ１，２のソースとゲート間に生じるカップリング容量により引きずられて低下する。しかし入力トランスファーゲートから差動入力トランジスタのゲートまでの浮遊容量Ｃ１、Ｃ２はほぼ等しい値であることから、低下する電位は等しく、その電位差は保たれる。さらに接点Ｎ５の“Ｈ”レベルにより、出力トランスファーゲートのトランジスタ１３はオン、クロックドインバータ回路のトランジスタ１５はオフとなる。ここでは入力トランスファーゲートの遮断タイミングと、差動増幅の起動タイミングとの間に時間差を設けている。しかし、入力トランスファーゲートの応答速度は差動共通接点の応答速度よりも速いことから、ほぼ同時の入力タイミングでもよい。
【００５５】
接点Ｎ５の電位は、さらにインバータ回路ＩＮＶ８により反転され“Ｌ”レベルに変化する。出力トランスファーゲートのトランジスタ１４がオンすることで、出力トランスファーゲートは完全な導通状態となる。さらにクロックドインバータ回路ＩＮＶ１９のトランジスタ１８はオフしクロックドインバータ回路ＩＮＶ１９はハイインピーダンス状態とされ、インバータ回路ＩＮＶ１４とのループ接続が遮断される。出力ラッチ回路は動作しなくなる。
【００５６】
この差動共通接点Ｎ３が低電位に変化するときにカップリングにより入力接点の電位は低下する。しかし入力接点Ｎ１，Ｎ２の容量Ｃ１，Ｃ２の容量値が等しく設定されていることから、その変化する電位差が等しくなり、入力接点電位の比較判定結果は正しく判定される。入力接点電位の比較判定結果は判定出力接点Ｎ４に出力され、インバータ回路ＩＮＶ１０，１１，１２，１３を経由して出力トランスファーゲートに伝達される。出力トランスファーゲートは導通状態であり、さらにインバータ回路ＩＮＶ１４，１５，１６，１７，１８を経由して出力端子Ｎ８に比較判定結果は伝達される。このようにして、差動増幅動作が完了する。
【００５７】
スタート信号Ｖ１が“Ｌ”レベルから“Ｈ”レベルに変化する。入力トランスファーゲートに入力される接点Ｎ６が“Ｈ”レベル、接点Ｎ７が“Ｌ”レベルとなり、入力トランスファーゲートは導通状態となる。さらに接点Ｎ５が“Ｌ”レベルとなることでトランジスタ５がオフされ、差動増幅は非動作状態となる。判定出力接点Ｎ４はプルアップトランジスタ１２により“Ｈ”レベルとなる。一方出力トランスファーゲートが遮断されることで、この非動作状態の“Ｈ”レベルは出力側には伝達されない。
【００５８】
クロックドインバータ回路ＩＮＶ１９はトランジスタ１５のゲート入力が“Ｌ”レベル、トランジスタ１８のゲート入力が“Ｈ”レベルでインバータ回路を形成し、インバータ回路ＩＮＶ１４との間でラッチ回路を構成する。出力トランスファーゲートが遮断状態で非動作状態の“Ｈ”レベルは出力側には伝達されない。ラッチ回路はその前の差動増幅動作の判定結果をラッチし、出力端子Ｎ８からは引き続き、その前の差動増幅動作の判定結果が出力される。ここでインバータ回路ＩＮＶ１０〜１３は、出力トランスファーゲートが遮断される前に判定出力接点Ｎ４の“Ｈ”レベルが伝達されるのを防止するための遅延回路である。
【００５９】
また本実施例においては、差動入力信号として相補の信号を用いたが、一方の入力信号として基準電位（Ｖｒｅｆ）とすることもできる。差動増幅動作を起動させるタイミングと入力トランスファーゲートを遮断されるタイミングはほぼ同時であってもよい。入力信号の入力タイミングは差動増幅が非動作状態で、入力トランスファーゲートが導通状態であればいつでも入力可能であることから、その入力タイミングの自由度が大きい。さらに差動増幅部の負荷回路としては、カレントミラー型に限定される必要はなく抵抗型でも良い。また差動の相手側の入力トランジスタのドレインをゲート入力とする交差結合のトランジスタで構成してもよい。このように本発明の差動増幅回路は自由度が多い。そのために多様な回路において適用することが可能となる。例えば半導体記憶装置の中間増幅器や、スタティックランダムアクセスメモリのセンスアンプ等の微小信号振幅の増幅回路として適用できる。
【００６０】
本実施例の差動増幅回路は、入力信号配線の差動入力接点の浮遊容量値が等しくなる位置に、トランスファーゲートをそれぞれ挿入する。入力信号を入力した後にトランスファーゲートを遮断させ、差動増幅動作を行う。差動増幅動作の開始時に差動増幅入力部の差動共通接点は低電位に低下し、入力接点電位も引き下げられる。しかし、両入力接点の電位変化量が等しいために正しい差動増幅動作が行われる。
【実施例２】
【００６１】
本発明の実施例２について、図４、図５を参照して説明する。図４は実施例２の差動増幅回路図であり、図５はその差動増幅回路のタイミング図である。本実施例は入力トランスファーゲートの遮断状態で差動増幅回路を起動させた後で、入力トランスファーゲートを導通させ入力信号を入力する実施例である。
【００６２】
図４に示す本実施例の差動増幅回路の基本構成は実施例１（図２）と同様であるが、各接点へ入力される信号名、その信号発生のタイミングが異なる。従って同じ構成素子の場合は同じ符号とし、その詳細説明は省略する。以下に本実施例における複数のインバータ回路により生成される信号名、及びそのタイミングにつき説明する。
【００６３】
差動増幅回路は差動入力トランジスタ１，２と、カレントミラートランジスタ３，４と、電流源トランジスタ５，６，７と、入力トランスファーゲート用トランジスタ８，９と、入力トランスファーゲート用トランジスタ１０、１１と、プルアップトランジスタ１２、出力トランスファ用トランジスタ１３，１４とクロックドインバータ回路用トランジスタ１５，１６，１７，１８と、複数のインバータ回路から構成される。
【００６４】
スタート信号Ｖ１をインバータ回路ＩＮＶ１で反転した接点Ｎ５は、電流源トランジスタ５のゲートに入力される。接点Ｎ５の電位をインバータ回路ＩＮＶ９で反転した接点Ｎ７は、入力トランスファーゲートのトランジスタ８，１０のゲートに入力される。接点Ｎ５の電位をインバータ回路ＩＮＶ２，３により遅延した接点Ｎ６は、入力トランスファーゲートのトランジスタ９，１１のゲートと、プルアップトランジスタ１２のゲートと、出力トランスファーゲートのトランジスタ１３のゲートと、クロックドインバータ回路ＩＮＶ１９のトランジスタ１５のゲートとに入力される。さらに接点Ｎ６の電位をインバータ回路ＩＮＶ８で反転させ、出力トランスファーゲートのトランジスタ１４のゲートと、クロックドインバータ回路ＩＮＶ１９のトランジスタ１８のゲートとに入力する。
【００６５】
本実施例の差動増幅回路の動作について図５を参照して説明する。本差動増幅回路は、待機状態においてスタート信号は“Ｈ”レベルであり、接点Ｎ５の電位は“Ｌ”レベル，接点Ｎ６の電位は“Ｌ”レベル、接点Ｎ７の電位は“Ｈ”レベルとなる。電流源トランジスタ５がオフで、差動増幅は非動作状態である。入力トランスファーゲートは遮断状態で入力接点Ｎ１、Ｎ２はフローティング状態であり、その信号レベルは前回のデータを保持しているか、または不定である。図においては前回のデータは失われ、ともに低電位の不定状態であるとする。この場合には差動入力トランジスタはオフ状態で、プルアップトランジスタ１２のオン電流により、判定出力接点Ｎ４は“Ｈ”レベルとなる。出力トランスファーゲートは遮断状態、出力ラッチ回路はラッチ状態で出力からは前回のデータが出力される。
【００６６】
スタート信号Ｖ１が“Ｈ”レベルから“Ｌ”レベルに変化する。スタート信号Ｖ１はインバータ回路ＩＮＶ１で反転され接点Ｎ５は“Ｈ”レベルになる。接点Ｎ５は“Ｈ”レベルになり、電流源トランジスタ５はオンし、差動増幅回路は起動される。入力接点Ｎ１、Ｎ２はともに低電位の不定状態であり、差動入力トランジスタはオフ、プルアップトランジスタ１２のオン電流により、判定出力接点Ｎ４は“Ｈ”レベルのままである。つづいて接点Ｎ７の電位が “Ｌ”レベルに、接点Ｎ６の電位が“Ｈ”レベルに変化することで入力トランスファーゲートは導通となり、さらにプルアップトランジスタ１２はオフされ、判定出力接点Ｎ４のプルアップをやめる。入力トランスファーゲートは導通となり、入力接点Ｎ１、Ｎ２には入力信号ＩＮ１，ＩＮ２の電位が入力される。
【００６７】
また接点Ｎ６の電位は出力トランスファーゲートのトランジスタ１３をオン、クロックドインバータ回路ＩＮＶ１９のトランジスタ１５をオフさせる。さらに接点Ｎ６の電位はインバータ回路ＩＮＶ８で反転され“Ｌ”レベルとなり、出力トランスファーゲートのトランジスタ１４をオン、クロックドインバータ回路のトランジスタ１８をオフさせる。出力トランスファーゲートは完全な導通状態となる。さらにクロックドインバータ回路ＩＮＶ１９はハイインピーダンス状態とされ、インバータ回路ＩＮＶ１４とのループ接続が遮断される。出力ラッチ回路は動作しなくなる。
【００６８】
入力信号ＩＮ１，ＩＮ２が入力されるときには、差動増幅回路は起動され差動共通接点Ｎ３が低電位にあることから、入力接点電位の比較判定結果は正しく判定される。入力接点電位の比較判定結果は判定出力接点Ｎ４に出力され、インバータ回路ＩＮＶ１０，１１，１２，１３を経由して出力トランスファーゲートに伝達される。出力トランスファーゲートは導通状態であり、さらにインバータ回路ＩＮＶ１４，１５，１６，１７，１８を経由して出力端子Ｎ８に比較判定結果は伝達される。このようにして、差動増幅動作が完了する。
【００６９】
実施例２の入力トランスファーゲートの挿入位置は、差動増幅回路が起動された状態で入力信号を入力することから、特に限定されない。入力信号端子ＩＮ１，ＩＮ２と、差動入力トランジスタ１，２のゲート電極間であればよい。しかし、差動入力トランジスタ１，２のゲート電極近傍に入力トランスファーゲートを配置することがより好ましい。差動入力トランジスタ１，２のゲート電極近傍に入力トランスファーゲートを配置することで容量Ｃ１，Ｃ２が小さくなる。容量が小さいことで、入力される微小信号が安定した波形で入力可能となる。
【００７０】
スタート信号Ｖ１が“Ｌ”レベルから“Ｈ”レベルに変化する。接点Ｎ５が“Ｌ”レベルとなることで電流源トランジスタ５がオフされ、差動増幅は非動作状態となる。つづいて接点Ｎ６が“Ｌ”レベル、接点Ｎ７が“Ｈ”レベルとなり、入力トランスファーゲートは遮断状態となる。入力接点Ｎ１，Ｎ２はフローティングとなるが、短期間においてはその電位は保持され、時間が経過するに従ってその電荷が失われ、その電位は不定となる。しかし差動増幅は非動作状態で、判定出力接点Ｎ４はプルアップトランジスタ１２により“Ｈ”レベルとなる。一方出力トランスファーゲートが遮断されることで、非動作状態の“Ｈ”レベルは出力側には伝達されない。
【００７１】
クロックドインバータ回路ＩＮＶ１９のトランジスタ１５のゲート入力は“Ｌ”レベル、トランジスタ１８のゲート入力は“Ｈ”レベルであることから、インバータ回路ＩＮＶ１４との間でラッチ回路を構成する。差動増幅動作の判定結果をラッチすることで、出力端子Ｎ８からは引き続き、差動増幅動作の判定結果が出力される。ここでインバータ回路ＩＮＶ１０〜１３は、出力トランスファーゲートが遮断となる前に非動作状態の判定出力接点Ｎ４の “Ｈ”レベルが伝達されるのを防止するための遅延回路である。
【００７２】
また本実施例においては、差動入力信号として相補の信号を入力としたが、一方の入力信号として基準電位（Ｖｒｅｆ）とすることもできる。入力信号ＩＮ１，ＩＮ２の切り替えタイミングは入力トランスファーゲートが非動作状態であればいつでも入力可能であることから、その切り替えタイミングの自由度が大きい。さらに差動増幅部の負荷回路としては、カレントミラー型に限定される必要はなく抵抗型でも良い。また差動の相手側の入力トランジスタのドレインをゲート入力とする交差結合のトランジスタで構成してもよい。このように本発明の差動増幅回路は自由度が多い。そのために多様な回路において適用することが可能となる。例えば半導体記憶装置の中間増幅器や、スタティックランダムアクセスメモリのセンスアンプ等の微小信号振幅の増幅回路として適用できる。
【００７３】
本実施例の差動増幅回路は、入力信号端子から差動入力トランジスタのゲート電極間の入力信号配線に、入力トランスファーゲートを挿入する。差動増幅回路を起動させた後に、入力トランスファーゲートを導通させ入力信号を入力することで、差動増幅動作を行う。差動増幅を起動させ差動共通接点の電位を低下させた後に、入力信号を入力することで正しい差動増幅動作が行われる。
【００７４】
以上、本発明の好ましい実施形態につき詳述したが、本願は上記実施形態例に限定されることなく、本発明の主旨を逸脱しない範囲で、種々変更して実施することが可能であり、これらも本発明に含まれることはいうまでもない。例えばトランジスタ１５，１６，１７，１８で構成されるクロックドインバータは、トランジスタ１６，１７で通常のインバータを構成し、その出力部にトランジスタ１５，１８を、トランスファーゲート型のスイッチとして並列に接続し、そのスイッチの一端を出力として使うようにしても良い。各ゲート端子に加わる信号は、クロックドインバータのトランジスタ１５，１６，１７，１８に印加されている信号をそのまま接続すればよい。
【図面の簡単な説明】
【００７５】
【図１】従来の差動増幅回路図である。
【図２】本発明の実施例１における差動増幅回路図である。
【図３】実施例１におけるタイミング図である。
【図４】実施例２における差動増幅回路図である。
【図５】実施例２におけるタイミング図である。
【符号の説明】
【００７６】
１，２，３，４，５,６，７，８，９，１０，１１，１２，１３，１４，１５，１６，１７，１８    トランジスタ
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６、Ｎ７、Ｎ９，Ｎ１０，Ｎ１１、Ｎ１２    接点
Ｎ８    出力端子
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５，ＩＮＶ６、ＩＮＶ７，ＩＮＶ８、ＩＮＶ９、ＩＮＶ１０、ＩＮＶ１１、ＩＮＶ１２，ＩＮＶ１３、ＩＮＶ１４、ＩＮＶ１５、ＩＮＶ１６、ＩＮＶ１７，ＩＮＶ１８  インバータ回路
ＩＮＶ１９    クロックドインバータ回路
ＩＮ１，ＩＮ２    入力信号（端子）
Ｖ１    スタート信号
Ｃ１，Ｃ２、Ｃ３，Ｃ４    容量
【図１】
0004600827.tif 000002
【図２】
0004600827.tif 000003
【図３】
0004600827.tif 000004
【図４】
0004600827.tif 000005
【図５】
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