(57)【特許請求の範囲】
【請求項１】
シリコン基板内の深いトレンチ内の下部に形成され、酸化物トレンチ・カラーを有する蓄積キャパシタと、前記蓄積キャパシタの上方に配置されるゲート導体と、前記深いトレンチの側壁上に形成されるチャネル領域と、前記ゲート導体と前記チャネル領域の間に延在するゲート酸化膜と、を含み、前記チャネル領域の面が前記シリコン基板に垂直である、垂直型のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルと、
前記ゲート導体、前記ゲート酸化膜および前記チャネル領域の面一の端部に対して略垂直に配置され、前記ゲート導体の上表面より下方でかつ前記酸化物トレンチ・カラーより上方に延在し、前記ＤＲＡＭセルの両側面に連続して配置される分離領域と、
前記分離領域の底面および側面を覆い、前記分離領域と前記ゲート導体との間に延在する、窒化物を含むライナーと、を含み、
前記ゲート酸化膜は前記ライナーに対して略垂直に突き当てられるように配置され、前記ゲート酸化膜および前記ライナーによって、前記ゲート導体、前記チャネル領域、および前記分離領域が分離される、集積回路デバイス。
【請求項２】
前記ライナーがシリコン酸窒化化合物を含む、請求項１に記載の集積回路デバイス。
【請求項３】
前記チャネル領域がホウ素を含む、請求項１に記載の集積回路デバイス。
【請求項４】
前記蓄積キャパシタの上部はキャパシタ上部酸化膜で覆われ、前記蓄積キャパシタはドープされたポリシリコンで充填される、請求項１に記載の集積回路デバイス。
【請求項５】
前記ＤＲＡＭセルの前記蓄積キャパシタの底部は前記分離領域および前記ライナーより下方に延長され、前記酸化物トレンチ・カラーは前記蓄積キャパシタの上面と前記トレンチの底部との間に位置する、請求項１に記載の集積回路デバイス。
【請求項６】
前記ＤＲＡＭセルは、さらに、前記深いトレンチに隣接する前記シリコン基板内に形成され、前記ゲート導体と前記酸化物トレンチ・カラーの間で前記蓄積キャパシタに隣接するストラップ拡散領域を含み、
前記ライナーは、前記酸化物トレンチ・カラーの上部まで延びる、請求項１に記載の集積回路デバイス。
【請求項７】
シリコン基板を準備するステップと、
前記シリコン基板内に深いトレンチをエッチングするステップと、
垂直型のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを形成するステップであって、
酸化物トレンチ・カラーを有する蓄積キャパシタを、前記深いトレンチ内の下部に形成するステップと、
前記深いトレンチ上部の側壁に沿って前記シリコン基板内の領域をドープして、前記蓄積キャパシタの上方にチャネル領域を形成するステップと、
前記深いトレンチ内の、前記チャネル領域が形成されている側壁上にゲート酸化膜を形成するステップと、
前記トレンチ上部の残存するスペースに、前記蓄積キャパシタを覆うゲート導体を形成するステップと、を含む前記ＤＲＡＭセルを形成するステップと
前記ゲート導体の下方まで延在し、前記ＤＲＡＭセルの両側で前記ゲート導体の端部に隣接するように分離用トレンチを形成するステップと、
前記ゲート導体に隣接し、前記分離用トレンチを覆って窒化物を含むライナーを形成するステップと、
前記ライナーを覆って前記分離用トレンチ内に分離領域を形成するステップであって、前記分離領域は前記ゲート導体、前記ゲート酸化膜および前記チャネル領域の面一の端部に対して略垂直に配置され、前記ゲート導体の上表面より下方でかつ前記酸化物トレンチ・カラーより上方に延在し、前記ＤＲＡＭセルの両側面に連続して配置される、ステップと、
前記ＤＲＡＭセルを熱処理によって高温にさらすステップと、
を有する集積回路デバイスを製造する方法であって、
前記ゲート酸化膜は前記ライナーに対して略垂直に突き当てられるように配置され、前記ゲート酸化膜および前記ライナーによって、前記ゲート導体、前記チャネル領域、および前記分離領域が分離される、
方法。
【請求項８】
前記ライナーがシリコン酸窒化化合物を含み、前記分離領域の側面および底面に延在する、請求項７に記載の方法。
【請求項９】
前記ドープはホウ素を用いる、請求項７に記載の方法。
【請求項１０】
前記蓄積キャパシタの上部を覆ってキャパシタ上部酸化膜を形成するステップをさらに含み、前記蓄積キャパシタはドープされたポリシリコンで充填される、請求項７に記載の方法。
【請求項１１】
前記ＤＲＡＭセルの前記蓄積キャパシタの底部は前記分離領域および前記ライナーより下方に延長され、前記酸化物トレンチ・カラーは前記蓄積キャパシタの上面と前記トレンチの底部との間に位置する、請求項１０に記載の方法。
【請求項１２】
前記深いトレンチに隣接する前記シリコン基板内であって、前記ゲート導体と前記酸化物トレンチ・カラーの間で前記蓄積キャパシタに隣接するストラップ拡散領域を形成するステップをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記ライナーは、前記酸化物トレンチ・カラーの上部まで延びる、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体プロセスに関し、具体的に言えば、垂直型ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と他の支持回路との両方を有し、ＤＲＡＭにおけるコーナー・デバイスの影響を減らす分離トレンチを含む、集積回路の製造に関する。
【背景技術】
【０００２】
垂直型ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）回路は、有効セル・サイズを小さくしメモリ密度を上げるために用いられてきた。通常、垂直型ＤＲＡＭメモリ・セルは垂直型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を有し、当該ＭＯＳＦＥＴはその下にあるトレンチ・キャパシタに接続される。垂直型ＭＯＳＦＥＴでは、トランジスタのチャネル領域の表面は、一般に基板の主表面と垂直である。
【０００３】
ＤＲＡＭ回路は、垂直アレイ（ａｒｒａｙ）および平面支持（ｐｌａｎａｒ  ｓｕｐｐｏｒｔ）デバイス、たとえば論理回路向けのプロセス・ステップを分けることによって形成可能である。しかしながら、埋め込み型の垂直型ＤＲＡＭの製造が平面支持デバイスの製造工程流れに組み込まれる複合型DＲＡＭ回路の製造には、重要な課題が存在する。これらの問題の中には、熱使用量（ｔｈｅｒｍａｌ  ｂｕｄｇｅｔ）の増加、すなわち、垂直型デバイス用の注入（ｉｍｐｌａｎｔ）が受ける高温での時間の累積的影響がある。熱処理は、通常、ＤＲＡＭゲート側壁層および支持領域内の平面ゲート酸化物などの酸化膜の成長に関連し、１０００〜１２００℃に達する場合がある。垂直型デバイス用の注入がこうした大掛かりな熱処理の前に実施された場合、分離（ｓｅｇｒｅｇａｔｉｏｎ）が生じることが多い。たとえば、酸化物ライナーを備えた浅いトレンチ分離（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いて、ＤＲＡＭを分離することができる。このような場合、ＤＲＡＭのトランジスタ部分のコーナー・デバイスは、ホウ素のライナーへの分離によるＳＴＩライナーの酸化によって影響を受ける可能性があり、高温にさらされる結果としてゲート導体に隣接するチャネルに空乏（ｄｅｐｌｅｔｉｏｎ）が発生する。
【０００４】
したがって、特にゲートおよびＳＴＩに隣接する領域内でのホウ素の枯渇（ｄｅｐｌｅｔｉｏｎ）による、垂直型ＤＲＡＭの望ましくないコーナー・デバイスの影響を減らす構造が求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来技術の問題および欠点を念頭に置くと、本発明の目的は平面デバイスを使用するプロセス・フローに首尾よく統合できる垂直型ＤＲＡＭ用の構造を提供することである。
【０００６】
本発明の他の目的は、ＤＲＡＭのトランジスタ部分におけるコーナーの影響を減らす、平面支持デバイスを使用して垂直型ＤＲＡＭを製造する統合的な方法を提供することである。
【０００７】
本発明の他の目的は、後続の熱処理中に隣接する分離トレンチへのドーパント（ｄｏｐａｎｔ）の分離を阻止する、垂直型ＤＲＡＭを製造するための構造および方法を提供することである。
【０００８】
本発明の他の目的および利点は、一部は自明となり、一部は本明細書から明らかとなろう。
【課題を解決するための手段】
【０００９】
当業者であれば明らかな上記および他の目的および利点は、第一の態様で、基板の深いトレンチ内に形成された蓄積キャパシタ（ｓｔｏｒａｇｅ  ｃａｐａｃｉｔｏｒ）、および深いトレンチ（ｄｅｅｐ  ｔｒｅｎｃｈ）内の蓄積キャパシタを覆うゲート導体を有する、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルと、ＤＲＡＭセルのいずれかの側にある分離領域とを備えるものであって、当該分離領域がゲート導体の下に延在する、集積回路デバイスを対象とする本発明で達成される。当該デバイスには、分離領域に隣接し、少なくともそれぞれの分離領域とゲート導体との間に延在する、窒化化合物を有するライナーも含まれる。
【００１０】
好ましくは、ライナーはシリコン酸窒化（ｓｉｌｉｃｏｎ−ｏｘｙ−ｎｉｔｒｉｄｅ）化合物を有し、分離領域の側面および下に延在する。ＤＲＡＭセルの蓄積キャパシタは、分離領域およびライナーの下に延在することも可能である。
【００１１】
ゲート導体に隣接する領域には、通常、ホウ素などのドーパントが含まれ、さらに集積回路デバイスにはゲート導体とドーパント含有領域との間にあり分離領域間に延在する酸化膜が含まれる。酸化膜および分離領域は、ライナーが後続のＤＲＡＭセルの熱処理中のコーナー領域でのドーパントの枯渇を少なくするように、ゲート導体のコーナー領域およびドーパント含有領域を画定する。
【００１２】
通常、ゲート導体およびホウ素ドープ・チャネルを有する垂直型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が、蓄積キャパシタを覆う。さらに集積回路デバイスは、ＤＲＡＭセルに隣接する平面支持デバイスを含むことが可能であり、当該平面支持デバイスは熱によって生成される酸化膜を含む。
【００１３】
他の態様では、本発明は、基板を準備すること、基板内のトレンチをエッチングすること、およびトレンチ内でダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを形成することを含む、集積回路を製造する方法を対象とするものである。ＤＲＡＭセルは、トレンチの下部端にある蓄積キャパシタと、トレンチ内の蓄積キャパシタを覆うゲート導体とを有する。次に当該方法は、ゲート導体に隣接する基板内の領域をドーピングすること、およびＤＲＡＭセルに隣接するトレンチを形成することを含み、当該トレンチはゲート導体の下に延在する。トレンチ内では、ＤＲＡＭセルのいずれかの側でゲート導体に隣接した窒化化合物を有する分離ライナーが形成される。さらに当該方法には、ＤＲＡＭセルのいずれかの側でトレンチ内に分離領域を形成することも含まれる。その後、ゲート導体に隣接するドーパント含有領域を含むＤＲＡＭセルは、たとえば分離領域に隣接する基板上に支持デバイスを形成するなどの熱処理により、高温（ｅｌｅｖａｔｅｄ  ｔｅｍｐｅｒａｔｕｒｅ）にさらされる。窒化物含有分離ライナーは、本質的に窒素の無い酸化物含有分離ライナーに比べて、熱処理の結果としてのゲート導体に隣接した領域内でのドーパントの枯渇を少なくする。ドーパントは好ましくはホウ素であり、ライナーは好ましくはシリコン酸窒化化合物を含む。
【００１４】
ゲート導体に隣接する基板内の領域は、通常、垂直型ＭＯＳＦＥＴのチャネルを有する。好ましくは、ライナーはＤＲＡＭセルのいずれかの側のトレンチの壁上に形成され、その結果ライナーは分離領域の側面（ａｌｏｎｇｓｉｄｅ）および下（ｂｅｌｏｗ）に延在する。
【００１５】
さらに当該方法は、ゲート導体とドーパント含有領域との間に酸化膜を形成すること、およびドーパント含有領域が分離領域間に延在することを含むことができる。酸化膜および分離領域は、ゲート導体のコーナー領域およびドーパント含有領域を画定し、ライナーは、後続の熱処理中のコーナー領域におけるドーパントの枯渇を減少させる。
【００１６】
他の態様では、本発明は、集積回路デバイスと、基板内の活性領域（ａｃｔｉｖｅ  ｒｅｇｉｏｎ）間の深いトレンチ内に形成されたＤＲＡＭセルとともに、活性領域を有するシリコン基板を備えた集積回路デバイスを形成するための方法とを対象とするものである。ＤＲＡＭセルにはポリシリコン・ゲート導体が含まれる。さらに集積回路デバイスは、シリコン基板の活性領域およびポリシリコン・ゲート導体に沿って形成され連続して延在する酸化および窒化された側壁層を有する。好ましくは、ＤＲＡＭセルは、ゲート導体を有し、ゲート導体と基板内の活性領域のうちの少なくとも１つとの間にゲート酸化膜を含む、垂直型ＭＯＳＦＥＴを備える。さらに集積回路デバイスは、ＤＲＡＭセルのいずれかの側に形成された分離領域および基板内の活性領域用のライナーとしての、酸化および窒化された側壁層のペアを含む。
【００１７】
新規であると考えられる本発明の特徴および本発明の要素の特徴については、添付の特許請求の範囲に具体的に記載されている。図面は例示のために示したものに過ぎず、必ずしも実寸法の比どおりに図示されたものではない。しかしながら、構成及びプロセス方法の両方に関する本発明それ自体は、添付の図面と共に以下の詳細な説明を参照することによって、最も良く理解されよう。
【発明を実施するための最良の形態】
【００１８】
本発明の好ましい実施形態を記載するにあたり、本明細書では、同じ番号が本発明の同じ要素（ｆｅａｔｕｒｅ）を表す図面の図１〜５を参照することになる。本発明の要素は、図面内で必ずしも実寸法の比を用いて示されるとは限らない。
【００１９】
本発明によれば、垂直型ＤＲＡＭ１０のアレイ（ａｒｒａｙ）は図１では断面立面図に、図２では平面図に示されている。各垂直型ＤＲＡＭ１０には、トレンチ・キャパシタの上に、好ましくはシリコン基板である半導体ウェハ基板２０内に形成された垂直型ＭＯＳＦＥＴが含まれる。製造工程において、知られたパターン形成およびエッチング技法により、複数の垂直の深いトレンチが上表面からシリコン基板１０内部まで形成される。次に知られた処理技法を使用して、各垂直トレンチの底部に、ドープされたポリシリコン・フィル（ｆｉｌｌ）２４の部分を囲む酸化物のトレンチ・カラー２２が提供される。ポリシリコン・フィル２４はキャパシタ上部酸化膜（ＴＴＯ：ｔｒｅｎｃｈ  ｔｏｐ  ｏｘｉｄｅ）膜２６で完全に覆われる、その結果各トレンチの下部内にストレージ・ノード（ｓｔｏｒａｇｅ  ｎｏｄｅ）として働くトレンチ蓄積キャパシタ２４を形成する。図に示されるように、トレンチ蓄積キャパシタ２４は、基板１０内に深く延在する。酸化物トレンチ・カラー２２は、蓄積キャパシタ２４の上面とトレンチの底部との間に延在する。ストラップ拡散（ｓｔｒａｐ  ｄｉｆｆｕｓｉｏｎ）領域３６がトレンチに隣接するシリコン基板内に形成され、蓄積キャパシタ２４とともに電気的ブリッジを形成する。
【００２０】
各キャパシタ２４の上方では、垂直トレンチ内に垂直型トランジスタが形成される。これは、第１に、通常はホウ素によってドープして、トレンチの側壁に沿ってチャネル領域３４を堆積し、次に熱処理によってその上にゲート酸化膜３２を成長させることによって行われる。その後、各トレンチの残っている上部内にポリシリコンが堆積され、キャパシタ上部酸化膜２６の上に垂直のゲート導体３０を形成する。キャパシタ上部酸化膜２６は、トレンチ上部内のゲート導体３０を、ＤＲＡＭアレイ１０のトレンチ下部内のストレージ・ノードから絶縁させる。
【００２１】
図３および４に示されるように、次にＤＲＡＭ１０のアレイの側面に沿って、シリコン基板２０内に分離領域である浅いトレンチ分離（ＳＴＩ）４０が以下のように形成される。第１に、ＴＴＯ２６から下方にカラー２２の上部まで延在するように、知られた技法によって分離用トレンチが形成される。次にこれらのトレンチ内側を、好ましくは、酸化後窒化（たとえばプラズマまたは加熱炉（ｆｕｒｎａｃｅ）による）、またはＮＯ、Ｎ２Ｏ、ＮＨ３などの窒素雰囲気ガス内での酸化などの当分野で知られた方法によって形成されたシリコン酸窒化物である、窒化化合物を含むライナー４２を形成することによって覆う（ｌｉｎｅｄ）。上部付近部分を除く分離用トレンチの側面および底面は、好ましくは窒化物ライナー（ｌｉｎｅｒ）４２によって完全に内部が覆われる。図４に示すように、ゲート導体３０、ゲート酸化膜３２、およびチャネル領域３４それぞれの端部に沿って延在する連続する側壁には、好ましくは酸化および窒化の両方が行われる。つまり、ライナー４２は、ゲート導体３０、ゲート酸化膜３２、およびゲート導体間のシリコン基板２０の活性領域であるチャネル領域３４の面一の端部に対して略垂直に配置される。
【００２２】
ＳＴＩ４０は、図３に示されるように、ＤＲＡＭアレイ領域１０を基板の平面支持領域（ｓｕｐｐｏｒｔ  ａｒｅａ）１２から分離する。基板２０上に形成される支持領域は、ゲート酸化膜１６の上にゲート膜１４を用いる論理デバイスを含むことができる。ＤＲＡＭトランジスタの形成に続く平面支持デバイス平面支持デバイス、すなわち平面型の周辺回路デバイスのこの処理は、一般に１０００〜１２００℃までの範囲内であることの多い高温を用いて、犠牲酸化膜（ｓａｃｒｉｆｉｃｉａｌ  ｏｘｉｄａｔｉｏｎ  ｌａｙｅｒ）の形成および膜およびコンポーネントの熱処理を行う。
【００２３】
ＤＲＡＭ１０のセルのコーナー・デバイスは、図５でより詳細に示されている。チャネル領域３４は、通常、ホウ素などのｐ型のドーパントでドープされる。ゲート酸化膜３２はライナー４２に対して略垂直に突き当てられるように配置され、ゲート酸化膜３２およびライナー４２によって、ゲート導体３０、チャネル領域３２、および分離領域４０が分離される。ゲート酸化膜３２およびＳＴＩライナー４２によって形成されるＴ字形状のコーナー近くのゲート導体３０に隣接するチャネル３４領域は、通常、コーナーから離れた領域とは異なる特性を有する。分離領域４０に対して窒化物ライナー４２を使用することによって、様々な酸化膜の熱処理および他の熱処理の結果としてのホウ素の分離が著しく減少することが、思いがけなく見出された。窒化膜を使用することで、ＳＴＩライナー４２へのホウ素の拡散が、本質的に窒素の無い従来技術のＳＴＩライナー酸化物への拡散に比べて少ないことがわかってきた。ライナーと垂直型ＭＯＳＦＥＴ間の活性シリコンとの間の表面のホウ素濃度は、最低１×１０１５原子／ｃｍ３は異なることがわかってきた。
【００２４】
したがって本発明は、ＤＲＡＭがかなりの熱影響を受ける場合に、平面デバイスを用いるプロセス・フローに首尾よく統合することが可能な垂直型ＤＲＡＭの構造を提供するものである。具体的に言えば、本発明の統合的な製造方法は、ＤＲＡＭのトランジスタ部分におけるコーナーの影響を減らすものである。
【００２５】
以上、本発明について特定の好ましい実施形態に従って説明してきたが、当業者であれば、本発明の真の範囲および趣旨を逸脱することなく実行可能な多くの修正および強化が、添付の特許請求の範囲によってのみ制限されるものであることを理解されよう。
【図面の簡単な説明】
【００２６】
【図１】垂直型ＤＲＡＭセルのアレイを示す断面立面図である。
【図２】図１の垂直型ＤＲＡＭセルのアレイを示す平面図である。
【図３】図１の垂直型ＤＲＡＭセルのアレイの側面に沿って形成されたＳＴＩを示す断面立面図である。
【図４】図３のＳＴＩおよび垂直型ＤＲＡＭセルのアレイを示す平面図である。
【図５】ＳＴＩライナーおよび垂直ゲート酸化膜に隣接するゲートおよびチャネルのコーナー領域を示す、図４の一部のクローズアップ図である。
【符号の説明】
【００２７】
１０  垂直型ＤＲＡＭ
１２  平面支持領域
１４  ゲート膜
１６  ゲート酸化膜
２０  ウェハ基板、シリコン基板
２２  トレンチ・カラー
２４  ポリシリコン・フィル、（トレンチ）蓄積キャパシタ
２６  キャパシタ上部酸化（ＴＴＯ）膜
３０  ゲート導体
３２  ゲート酸化膜
３４  チャネル領域
３６  ストラップ拡散領域
４０  浅いトレンチ分離（ＳＴＩ）
４２  ＳＴＩライナー、窒化物ライナー
【図１】
0004474289.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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