(57)【特許請求の範囲】
【請求項１】
光ピックアップから入力される信号を用いてサーボ制御信号を生成するサーボ制御回路を有する半導体集積回路であって、
前記サーボ制御回路は、前記光ピックアップから入力される前記信号のアナログ処理を実行するアナログ回路と、前記アナログ回路から生成されるアナログ信号のデジタル処理を実行するデジタル回路とを含み、
前記デジタル回路は、前記アナログ信号をデジタル信号に変換するＡＤ変換器と、前記ＡＤ変換器によって変換された前記デジタル信号の前記デジタル処理を実行するデジタル処理回路とを含み、
前記アナログ回路は、前記アナログ信号のオフセット調整を実行するためのキャリブレーション回路と第１のオフセット調整回路と第２のオフセット調整回路とを含み、
前記キャリブレーション回路は、前記第１のオフセット調整回路により調整される信号と所定の基準電圧とを比較することによって多ビットのコード制御信号を生成するものであり、
前記第１のオフセット調整回路は、前記キャリブレーション回路により生成される前記多ビットのコード制御信号に応答するＤＡ変換器を含み、前記ＤＡ変換器のアナログ出力信号によって前記第１のオフセット調整回路によるオフセット調整量が決定され、
前記第２のオフセット調整回路では、前記ＡＤ変換器によって変換された前記デジタル信号の前記デジタル処理回路による前記デジタル処理で生成されるオフセット制御信号によって前記第２のオフセット調整回路によるオフセット調整量が決定されることを特徴とする光ディスク装置の信号処理用半導体集積回路。
【請求項２】
前記デジタル回路の前記デジタル処理回路による前記デジタル処理によって前記サーボ制御信号が生成され、前記サーボ制御信号が前記光ピックアップに出力されることを特徴とする請求項１に記載の光ディスク装置の信号処理用半導体集積回路。
【請求項３】
前記第１のオフセット調整回路は、前記アナログ回路に用いられるオペアンプや素子のバラツキによるオフセットを調整することを特徴とする請求項１乃至請求項２のいずれかに記載の光ディスク装置の信号処理用半導体集積回路。
【請求項４】
前記第１のオフセット調整回路は、前記アナログ回路に用いられる複数のオペアンプに対応してそれぞれ複数個設けられ、当該複数個設けられた前記第１のオフセット調整回路は前記キャリブレーション回路によって共通に制御されることを特徴とする請求項１乃至請求項２のいずれかに記載の光ディスク装置の信号処理用半導体集積回路。
【請求項５】
前記デジタル回路の前記デジタル処理回路は、メモリに格納されたプログラムに従って動作することによって前記オフセット制御信号を生成することを特徴とする請求項１乃至請求項２のいずれかに記載の光ディスク装置の信号処理用半導体集積回路。
【請求項６】
前記キャリブレーション回路は、前記複数個の前記第１のオフセット調整回路の複数のオフセット調整を逐次実行するためのシーケンサを含み、
前記デジタル回路の前記デジタル処理回路は、前記シーケンサから出力される前記複数個の前記第１のオフセット調整回路の前記複数のオフセット調整の終了を示す信号に応答して、前記メモリに格納された前記プログラムを起動して前記オフセット制御信号を生成することを特徴とする請求項５に記載の光ディスク装置の信号処理用半導体集積回路。
【請求項７】
前記アナログ回路と前記デジタル回路とは、一つの半導体基板上に形成されていることを特徴とする請求項６に記載の光ディスク装置の信号処理用半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路におけるオフセット調整に適用して有効な技術に関し、特に光ディスク装置において光ピックアップからの信号を処理するアナログフロントエンドＬＳＩ（大規模半導体集積回路）におけるサーボ系信号を処理する回路のオフセット調整に利用して有効な技術に関する。
【背景技術】
【０００２】
一般に、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ：デジタル多目的ディスク）の再生や記録を行なう光ディスク装置（以下、ＤＶＤ装置と称する）では、光ピックアップから出力される信号を増幅した後、信号強度の差を取ることにより、ディスクのトラッキングエラー信号やフォーカスエラー信号を得るアナログフロントエンドＬＳＩが設けられている。また、ＤＶＤ装置には、これらエラー信号に基づいて光ピックアップやレンズホルダを移動させるモータやアクチュエータを駆動して、光ピックアップを光ディスクのトラックに追従して移動させ、光ビームを正確な位置に照射させる制御を行なうサーボ制御回路が設けられている。【０００３】
光ピックアップからの信号を処理するアナログフロントエンドＬＳＩにおいては、光ピックアップの信号ばらつきや回路の製造ばらつき等に起因して、サーボ系の信号を増幅する差動アンプや信号同士の演算処理を行なう演算器を構成するオペアンプがオフセットを有し、正確なサーボ制御が行なえない場合がある。また、使用するピックアップの種類によって特性が異なったり、組み立て誤差による信号のアンバランスがあったりするため、サーボ系の信号処理部には信号のバランスをとるバランス調整回路等が設けられており、サーボ系の信号を生成する系において、信号が所望のレベルになるようにオフセット制御を行なう必要がある。そこで、アナログフロントエンドＬＳＩには、オフセット調整回路が設けられる。【０００４】
図１０には、従来のアナログフロントエンドＬＳＩにおけるサーボ系信号のオフセット調整方式の概略が示されている。図１０のオフセット調整方式を適用したＤＶＤ装置では、光ピックアップ１００から入力される信号をアナログフロントエンドＬＳＩ２００の演算器２１０で演算処理しバランス調整回路及びその他の様々な信号処理を行うための回路２３０で信号間のバランス調整等の信号処理及びその他の様々な信号処理を行ない、サーボ系の信号を出力する。その後、デジタル信号処理ＬＳＩ３００のＡＤ変換回路３１０でデジタル信号に変換し、プログラムに従って動作するマイコン（ＣＰＵ）等によるソフトウェア処理でオフセット量を演算する。そして、所望のオフセットとなるように制御信号（調整値）を生成してアナログフロントエンドＬＳＩ２００へ供給し、レジスタ（もしくはメモリ）２９０に保持させ、オフセットを調整させるようにされている。なお、光ピックアップ１００からの信号を演算処理した後、デジタル信号に変換し、ソフトウェア処理でオフセット調整を行なうようにしたＤＶＤ装置に関する発明としては、例えば特許文献１に記載の発明がある。
【特許文献１】特開２００４−３４８８４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＤＶＤ装置に用いられる光ピックアップには、一般に、田の字状に配置されメイン信号を検出する４個の受光素子と、サブ信号を検出するそれぞれ４個の受光素子が設けられている。アナログフロントエンドＬＳＩ（ＡＦＥ）には、かかる８個の受光素子からの信号が入力され、ＡＦＥはそれらの信号の和や差分をとることによって、フォーカスエラーを示す信号やトラッキングエラーを示す信号、チルト（傾き）検出信号などを生成してデジタル信号処理ＬＳＩに渡し、サーボ制御信号ＳＣＳを生成する。【０００６】
このように、ＤＶＤ装置に用いられるアナログフロントエンドＬＳＩには、比較的多くのサーボ系信号が存在しており、それらの信号はほとんどがオフセット調整の必要な信号である。上述したようなオフセット調整方式にあっては、そのような数多くの信号のオフセット調整をデジタル信号処理ＬＳＩ（ＤＳＰ）のソフトウェア処理ですべて行なうため、デジタル信号処理ＬＳＩの負担が大きく、ソフトウェアの作成を含むＤＶＤ装置のシステム開発期間が比較的長くなる。また、デジタル信号処理ＬＳＩが、リードおよびライト動作中のインターバル期間のような時間内に対象となるすべてのオフセット調整量を演算によって求めレジスタもしくはメモリに設定する必要があるため、デジタル信号処理ＬＳＩが実行すべき他の多くのデータ処理に負担がかかるという課題がある。【０００７】
この発明の目的は、ＤＶＤ装置に用いられ光ピックアップから出力される信号を処理するアナログフロントエンドＬＳＩにおいて、サーボ系信号のオフセット調整のためのデジタル信号処理ＬＳＩの負担を軽減することができるオフセット調整技術を提供することにある。【０００８】
この発明の他の目的は、光ピックアップから出力される信号を処理するアナログフロントエンドＬＳＩを有するＤＶＤ装置のシステム開発期間を短縮することができるオフセット調整技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、本発明は、アナログフロントエンドＬＳＩにおいて必要なオフセット調整には、光ピックアップからの信号ばらつきおよび回路の製造ばらつきで生じるオフセットのキャンセルと、サーボ系信号を生成する系での、ゲイン制御や加減算などの演算処理が施された信号に生じるオフセット制御の２種類があることに着目して、それらを別々の方法で行なうようにした。【００１０】
具体的には、光ピックアップからの信号ばらつきおよび回路の製造ばらつきで生じるオフセットのキャンセルは、アナログフロントエンドＬＳＩ内に、基準値との比較によりオフセットを検出する回路と、オフセット調整対象となる回路に対してオフセット値をゼロにするような制御信号を生成およびフィードバックするキャリブレーション回路と、フィードバックされた制御信号に応じた電流もしくは電圧を生成するオフセット調整回路を設けて行なう。そして、このキャリブレーション回路によるオフセット調整は、上位の制御装置などからのコマンドを受けて自動的に実行させるようにする。一方、ゲイン制御や加減算などの演算処理が行なわれた信号に対するオフセット制御は、光ピックアップからの信号ばらつきおよび回路の製造ばらつきで生じるオフセットのキャンセルを終了した後、光ピックアップからの信号ばらつきおよび回路の製造ばらつきで生じるオフセットを調整された回路の出力を受ける回路に対して、デジタル信号処理ＬＳＩのソフトウェア処理で演算によって求めたオフセット調整量をアナログフロントエンドＬＳＩに送って行なうようにした。【００１１】
上記した手段によれば、アナログフロントエンドＬＳＩにオフセットをキャンセルするキャリブレーション回路を設けたことにより、すべてのオフセット調整をデジタル信号処理ＬＳＩのソフトウェア処理で行なう必要がなくなる。そのため、デジタル信号処理ＬＳＩの負担が減少し、ソフトウェアの作成を含むＤＶＤ装置のシステム開発期間が短縮されるようになる。【００１２】
また、キャリブレーション回路によるオフセットのキャンセルは、ＡＤ変換や複雑な演算が不要であるためソフトウェア処理に比べて所要時間を短くすることができ、それによってデジタル信号処理ＬＳＩが他の処理に割くことができる時間を長くすることができる。一方、ゲイン制御や加減算などの演算処理が行なわれた信号に対するオフセット制御は、加えたゲインを考慮してオフセット調整量を決定する必要がある。そのため、これをハードウェアで実現しようにすると複雑かつ大規模な回路が必要となり、チップサイズの増大を招くおそれがあるが、デジタル信号処理ＬＳＩのソフトウェア処理で求めたオフセット調整量をアナログフロントエンドＬＳＩに送ることにより、チップサイズの増大を回避することができる。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、ＤＶＤ装置に用いられ光ピックアップから出力される信号を処理するアナログフロントエンドＬＳＩにおいて、サーボ系信号のオフセット調整のためのデジタル信号処理ＬＳＩの負担を軽減することができる。また、それにより、アナログフロントエンドＬＳＩを有するＤＶＤ装置のシステム開発期間を短縮することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明に係るオフセット調整方式を適用したＤＶＤ装置の第１の実施例の概要を示すブロック図である。
【図２】図２は、ＤＶＤ装置を構成するアナログフロントエンドＬＳＩ（ＡＦＥ）の内部回路のうち、光ピックアップから入力される信号をサーボ制御のために処理する回路部分の概略構成を示すブロック図である。
【図３】図３は、アナログフロントエンドＬＳＩ内のフォーカスエラー信号ＦＥを生成する回路部分のより詳しい構成例を示すブロック図である。
【図４】図４は、アナログフロントエンドＬＳＩ内のトラッキングエラー信号ＴＥを生成する回路部分のより詳しい構成例を示すブロック図である。
【図５】図５は、実施例のキャリブレーション回路とオフセット調整回路の具体的な回路構成例を示す回路図である。
【図６】図６は、キャリブレーション回路（ハードウェア）による、サーボ系信号を処理する演算器のオフセット調整の手順を示すフローチャートである。
【図７】図７は、デジタル信号処理ＬＳＩ（ＤＳＰ）のソフトウェア処理による、サーボ系信号のバランス調整回路他のオフセット制御の手順を示すフローチャートである。
【図８】図８は、本発明を適用して好適な半導体集積回路の一例として、ＤＶＤ装置に使用され光ピックアップからの信号を処理するアナログフロントエンドＬＳＩの構成例を示すブロック図である。
【図９】図９は、本発明に係るオフセット調整方式を適用したＤＶＤ装置の第２の実施例の概要を示すブロック図である。
【図１０】図１０は、本発明に先立って検討したオフセット調整方式を適用したＤＶＤ装置の概要を示すブロック図である。
【符号の説明】
【００１５】
１００  光ピックアップ
２００  アナログフロントエンドＬＳＩ（信号処理用半導体集積回路）
２１０  演算器（加減算器）
２２０  キャリブレーション回路
２３０  バランス調整回路及びその他の様々な信号処理を行うための回路
２４１  インタフェース部
２４２ａ，２４２ｂ  サンプルホールド回路
２４４ａ  メイン系ＴＥ演算回路
２４４ｂ  メイン系ＦＥ演算回路
２４４ｃ  サブ系ＴＥ演算回路
２４４ｄ  サブ系ＦＥ演算回路
２４５ａ  減算回路
２４５ｂ，２４５ｃ  加算回路
２６１ａ〜２６１ｄ，２６２ａ〜２６２ｃ  オフセット調整回路
３００  デジタル信号処理ＬＳＩ
３１０  ＡＤ変換回路
３２０  中央処理ユニット（ＣＰＵ）
【発明を実施するための最良の形態】
【００１６】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１には、本発明に係るオフセット調整方式を適用したＤＶＤ装置の概要が示されている。
図１において、１００は各種情報を記録した光ディスクＤＳＫにレーザー光を照射して反射光を検出し、電気信号に変換して出力する光ピックアップである。また、２００は光ピックアップ１００から入力される信号を増幅したり、信号強度の差を取ったりしてトラッキングエラー信号やフォーカスエラー信号等を生成するアナログフロントエンドＬＳＩ（ＡＦＥ）である。３００は、アナログフロントエンドＬＳＩ２００からの信号をＡＤ変換し、データの復調、エラー訂正、デコード（伸長）、サーボ制御信号の生成などの処理を行なうデジタル信号処理ＬＳＩ（ＤＳＰ）である。【００１７】
この実施例では、アナログフロントエンドＬＳＩ２００内のサーボ系信号を処理する加減算器２１０等に対応して、オフセットを検出しフィードバックする回路や検出されフィードバックされたオフセット調整量に応じて該オフセットをキャンセルするような電流もしくは電圧を生成するＤＡ変換器などからなるキャリブレーション回路２２０が設けられている。キャリブレーション回路２２０は、オフセットを検出するための回路やＤＡ変換器を所定の順序で制御してオフセット調整値を決定するシーケンサを備え、シーケンサはデジタル信号処理ＬＳＩ３００からオフセット調整開始コマンドＯＳＣを受けると動作を開始するようにされている。また、アナログフロントエンドＬＳＩ２００は、加減算器２１０で処理された信号間のアンバランスが小さくなるようにバランス調整を行なうバランス調整回路及びその他の様々な信号処理を行うための回路２３０を備えている。【００１８】
デジタル信号処理ＬＳＩ３００には、アナログフロントエンドＬＳＩ２００からのアナログ信号をデジタル信号に変換するＡＤ変換器３１０や各種演算処理を行なう中央処理ユニット（ＣＰＵ）３２０などが設けられている。デジタル信号処理ＬＳＩ３００は、アナログフロントエンドＬＳＩ２００から供給されるサーボ系の信号と目標値に基づいて演算処理を行ない、光ピックアップ１００内のトラッキングモータやフォーカス用のアクチュエータ等に対するサーボ制御信号ＳＣＳを生成し出力する。【００１９】
この実施例では、バランス調整回路他２３０に対応してオフセット調整回路とレジスタとが設けられており、該レジスタ（メモリ）に設定するオフセット制御値ＯＦＣは、デジタル信号処理ＬＳＩ３００のソフトウェア処理すなわちＣＰＵ３２０がメモリに格納されているプログラムを実行することによって生成するように構成されている。デジタル信号処理ＬＳＩ３００のソフトウェア処理およびキャリブレーション回路２２０による具体的なオフセット調整については、後に詳しく説明する。図示しないが、ＣＰＵ３２０が実行するプログラムを格納するメモリは、外付けのメモリとして設けられていてもよく、デジタル信号処理ＬＳＩ３００内のメモリに格納されていてもよい。アナログフロントエンドＬＳＩ２００とデジタル信号処理ＬＳＩ３００は、セラミックなどのパッケージに実装して１個のモジュールとして構成することができる。【００２０】
図２には、アナログフロントエンドＬＳＩ２００の内部回路のうち、光ピックアップ１００から入力される信号をサーボ制御のために処理する回路部分の概略構成が示されている。また、図２には、光ピックアップ１００から入力される信号のうち４つのメイン信号ＭＡ〜ＭＤと４つのサブ信号ＳＡ〜ＳＤが示されている。【００２１】
光ピックアップには、田の字状に配置されメインビームの反射光を検出する４個の受光素子からなるメインセンサと、２つのサブビームの反射光を検出するそれぞれ２個の受光素子からなる２組のサブセンサとが設けられている。このうちメインセンサから出力される信号をメイン信号ＭＡ〜ＭＤ、サブセンサから出力される信号をサブ信号ＳＡ〜ＳＤと称する。【００２２】
メイン信号ＭＡ〜ＭＤおよびサブ信号ＳＡ〜ＳＤは、信号のインタフェース部２４１を介してサンプルホールド回路２４２ａ，２４２ｂに供給され、ＭＡ〜ＭＤはサンプルホールド回路２４２ａに、またＳＡ〜ＳＤはサンプルホールド回路２４２ｂにそれぞれサンプリングされる。サンプリングのタイミングは、デジタル信号処理ＬＳＩ３００から供給されるサンプリング・クロックφｓによって与えられる。【００２３】
サンプルホールド回路２４２ａにサンプリングされた４つのメイン信号ＭＡ〜ＭＤは、ＴＥ演算回路２４４ａ，ＦＥ演算回路２４４ｂへ供給される。また、サンプルホールド回路２４２ｂにサンプリングされたサブ信号ＳＡ〜ＳＤそのままサブ系のＦＥ演算回路２４４ｄへ供給される。さらに、サブ信号ＳＡ〜ＳＤはサブ系のＴＥ演算回路２４４ｃへ供給される。【００２４】
ここで、メイン信号ＭＡ，ＭＢ，ＭＣ，ＭＤの値をそれぞれＡ，Ｂ，Ｃ，Ｄ、サブ信号ＳＡ，ＳＢ，ＳＣ，ＳＤの値をそれぞれＥ，Ｆ，Ｇ，Ｈとおくと、ＴＥ演算回路２４４ａは、入力されたメイン信号ＭＡ〜ＭＤに基づいて、（Ａ＋Ｄ）−（Ｂ＋Ｃ）の演算を行ない、結果を出力する。ＦＥ演算回路２４４ｂは、入力されたメイン信号ＭＡ〜ＭＤに基づいて、（Ａ＋Ｃ）−（Ｂ＋Ｄ）の演算を行ない、結果を出力する。サブ系のＴＥ演算回路２４４ｃは、入力されたサブ信号ＳＡ〜ＳＤに基づいて、（Ｅ＋Ｈ）−（Ｆ＋Ｇ）の演算を行ない、結果を出力する。サブ系のＦＥ演算回路２４４ｄは、入力されたサブ信号ＳＡ〜ＳＤに基づいて、（Ｅ＋Ｇ）−（Ｆ＋Ｈ）の演算を行ない、結果を出力する。【００２５】
これらの演算回路２４４ａ〜２４４ｄの演算結果のうち、２４４ａと２４４ｃの演算結果は、可変利得アンプＧＡＣ１，ＧＡＣ２を介して減算回路２４５ａに供給されて差分が演算され、トラッキングエラー信号ＴＥとして出力される。演算回路２４４ａと２４４ｃの演算結果は、可変利得アンプＧＡＣ１，ＧＡＣ２を介して加算回路２４５ｂに供給されて加算され、レンズエラー信号ＬＥとして出力される。さらに、演算回路２４４ｂと２４４ｄの演算結果は、可変利得アンプＧＡＣ３，ＧＡＣ４を介して加算回路２４５ｃに供給されて加算され、フォーカスエラー信号ＦＥとして出力される。【００２６】
トラッキングエラー信号ＴＥ、レンズエラー信号ＬＥ、フォーカスエラー信号ＦＥそれぞれは、例えばＴＥ＝（Ａ＋Ｄ）−（Ｂ＋Ｃ）−Ｋ｛（Ｅ＋Ｈ）−（Ｆ＋Ｇ）｝、ＬＥ＝（Ａ＋Ｄ）−（Ｂ＋Ｃ）＋Ｋ｛（Ｅ＋Ｈ）−（Ｆ＋Ｇ）｝、ＦＥ＝（Ａ＋Ｃ）−（Ｂ＋Ｄ）＋Ｋ｛（Ｅ＋Ｇ）−（Ｆ＋Ｈ）｝なる式で求めることができる。なお、これらの演算による各種エラー信号の生成は、従来より行なわれている手法と同様であるので、詳しい説明は省略する。【００２７】
また、この実施例のアナログフロントエンドＬＳＩ２００には、サンプルホールド回路２４２ａにサンプリングされたメイン信号ＭＡ〜ＭＤをすべて加算して、加算結果に対して所定の演算を行なってプルインエラー信号ＰＥを生成する加算器２４５ｄおよびＰＥ演算回路２４４ｅが設けられている。図示しないが、上記以外にも、光ピックアップ１００から入力される信号に基づいて例えばウォブルやディスクのチルト（傾き）の検出信号を生成して出力する演算回路が設けられている。【００２８】
図３には、上記各種検出信号のうちフォーカスエラー信号ＦＥを生成する回路部分のより詳しい構成例が示されている。図３において、図２に示されている回路ブロックと同一の回路ブロックには同一の符号を付して重複した説明は省略する。【００２９】
図３に詳しく示されているように、メイン側のＦＥ演算回路２４４ｂは、メイン信号ＭＡとＭＣを加算する加算器ＳＵＭ１と、メイン信号ＭＢとＭＤを加算する加算器ＳＵＭ２を備える。ＦＥ演算回路２４４ｂの後段には、加算器ＳＵＭ１の出力（Ａ＋Ｃ）を増幅する可変利得アンプＧＡＣ１と、加算器ＳＵＭ２の出力（Ｂ＋Ｄ）を増幅する可変利得アンプＧＡＣ２と、可変利得アンプＧＡＣ１とＧＡＣ２の出力の差分をとる減算器ＳＵＢ１が設けられている。【００３０】
一方、サブ側のＦＥ演算回路２４４ｄは、サブ信号ＳＡとＳＣを加算する加算器ＳＵＭ３と、サブ信号ＳＢとＳＤを加算する加算器ＳＵＭ４を備える。ＦＥ演算回路２４４ｄの後段には、加算器ＳＵＭ３の出力（Ｅ＋Ｇ）を増幅する可変利得アンプＧＡＣ３と、加算器ＳＵＭ４の出力（Ｆ＋Ｈ）を増幅する可変利得アンプＧＡＣ４と、可変利得アンプＧＡＣ３とＧＡＣ４の出力の差分をとる減算器ＳＵＢ２と、該減算器ＳＵＢ２の出力をＫ倍する可変利得アンプＧＡＣ５が設けられている。【００３１】
これらの回路の後段には、減算器ＳＵＢ１の出力と可変利得アンプＧＡＣ５の出力を加算する加算器ＳＵＭ５と、その出力を増幅する可変利得アンプＧＡＣ６を備える。これにより、ＦＥ＝（Ａ＋Ｃ）−（Ｂ＋Ｄ）＋Ｋ｛（Ｅ＋Ｇ）−（Ｆ＋Ｈ）｝で表わされるフォーカスエラー信号ＦＥが出力される。【００３２】
この実施例においては、上記加算器ＳＵＭ１，ＳＵＭ２に付随してオフセット調整回路２６１ａ，２６１ｂが、また加算器ＳＵＭ３，ＳＵＭ４に付随してオフセット調整回路２６１ｃ，２６１ｄが設けられている。また、減算器ＳＵＢ１に付随してオフセット調整回路２６２ａが、減算器ＳＵＢ２に付随してオフセット調整回路２６２ｂが、さらに加算器ＳＵＭ５に付随してオフセット調整回路２６２ｃが設けられている。【００３３】
そして、上記オフセット調整回路２６１ａ〜２６１ｄは、共通のキャリブレーション回路２２０によって制御可能に構成され、キャリブレーション回路２２０は図１に示されているデジタル信号処理ＬＳＩ３００からオフセット調整開始コマンドＯＳＣを受けるとキャリブレーション動作を開始するようにされている。一方、オフセット調整回路２６２ａ〜２６２ｃは、デジタル信号処理ＬＳＩ３００から供給されるオフセット制御信号ＯＦＣによって直接オフセットが制御されるようにされている。【００３４】
図４には、ＴＥ演算回路２４４ａ，２４４ｃとその後段のバランス調整回路他２３０の構成を示す。図４と図３とを比較すると分かるように、ＴＥ演算回路２４４ａ，２４４ｃはＦＥ演算回路２４４ｂおよび２４４ｄと類似の構成を備えており、上記と同様なオフセット調整機能が付加されている。図４と図３の回路の差異は、加算回路ＳＵＭ１〜ＳＵＭ４の入力が異なる点と、バランス調整回路他２３０の後段の演算器が、図３の回路では加算器であるのに対して図４の回路では減算器である点と、この減算器ＳＵＢ３の後段にロウパスフィルタＬＰＦが設けられている点等にある。この回路により、ＴＥ＝（Ａ＋Ｄ）−（Ｂ＋Ｃ）−Ｋ｛（Ｅ＋Ｈ）−（Ｆ＋Ｇ）｝で表わされるトラッキングエラー信号ＴＥが出力される。【００３５】
図５には、上記キャリブレーション回路２２０とオフセット調整回路２６１ａの具体的な回路構成例が示されている。オフセット調整回路２６１ｂ〜２６１ｄおよび２６２ａ〜２６２ｃは、２６１ａと同様な構成を有するので、図示は省略されている。【００３６】
キャリブレーション回路２２０は、対象となる信号（図３では、加算器ＳＵＭ１〜ＳＵＭ４のいずれかの出力）を選択するセレクタ２２１と、該セレクタ２２１によって選択された信号と基準電圧Ｖｒｅｆとを比較するコンパレータ２２２と、シーケンサ２２３などからなる。【００３７】
シーケンサ２２３は、ランダムロジック回路などにより構成することでき、デジタル信号処理ＬＳＩ３００からオフセット調整開始コマンドＯＳＣを受けるとキャリブレーション動作を開始し、すべて終了すると終了信号ＥＮＤを返すようにされている。具体的には、前記セレクタ２２１に対する選択制御信号ＳＥＬを生成して加算器ＳＵＭ１〜ＳＵＭ４の出力を順次コンパレータ２２２に供給させると共に、コンパレータ２２２の出力に応じてオフセット調整回路２６１ａに対して設定するｎビットのコードを生成し出力する。【００３８】
オフセット調整回路２６１ａは、シーケンサ２２３により設定されるｎビットのコードを保持するレジスタＲＥＧ１と、該レジスタＲＥＧ１の設定コードに応じた電流を出力するＤＡ変換回路ＤＡＣとからなる。オフセット調整回路２６１ａ〜２６１ｄにそれぞれ付随するレジスタＲＥＧ１等を集めたものをメモリとして設けるようにしても良い。【００３９】
ＤＡ変換回路ＤＡＣは、２のｎ乗の重み付けをされたｎ個の電流源Ｉ０，Ｉ１，Ｉ２……Ｉn-1と、これらの電流源と各々直列に接続されたスイッチＳＷ０，ＳＷ１，ＳＷ２……ＳＷn-1を有する。また、ＤＡ変換回路ＤＡＣは、電流源Ｉ０〜Ｉn-1と電源電圧端子Ｖｃｃとの間に設けられたスイッチＳＷ１１と、スイッチＳＷ０〜ＳＷn-1と接地点との間に設けられたスイッチＳＷ１２と、加算器ＳＵＭ１を構成するオペアンプの反転入力端子との間に設けられたスイッチＳＷ２１と、スイッチＳＷ０〜ＳＷn-1と並列に設けられたスイッチＳＷ２２を有する。【００４０】
上記スイッチのうちＳＷ１１とＳＷ１２およびＳＷ２１とＳＷ２２は、レジスタＲＥＧ１の設定コードの最上位ビットＭＳＢによって、相補的つまり一方がオンのときは他方はオフとなるように制御される。また、ＳＷ１１とＳＷ２１およびＳＷ１２とＳＷ２２も、レジスタＲＥＧ１の設定コードの最上位ビットＭＳＢによって、相補的に制御される。【００４１】
これにより、最上位ビットＭＳＢが"１"のときはＳＷ１２とＳＷ２１がオン、ＳＷ１１とＳＷ２２がオフ状態にされて、ＳＷ０〜ＳＷn-1の状態に応じた電流源Ｉ０〜Ｉn-1の合成電流Ｉoffが加算器ＳＵＭ１から引き抜かれる。一方、最上位ビットＭＳＢが"０"のときはＳＷ１２とＳＷ２１がオフ、ＳＷ１１とＳＷ２２がオン状態にされて、ＳＷ０〜ＳＷn-1の状態に応じた電流源Ｉ０〜Ｉn-1の合成電流Ｉoffが加算器ＳＵＭ１に流し込まれる。加算器ＳＵＭ１に流し込まれた電流Ｉoffは帰還抵抗Ｒ２に流され、該抵抗による電圧変化分だけオペアンプの反転入力端子の電位が変化される。【００４２】
スイッチＳＷ０〜ＳＷn-1はレジスタＲＥＧ１の設定コードＬＳＢ〜Ｂn-1に応じてそれぞれオンまたはオフ状態にされ、電流源Ｉ０〜Ｉn-1のうちオンされたスイッチと直列の電流源の電流を加算した大きさの合成電流ＩoffがＤＡ変換回路ＤＡＣの出力電流とされる。【００４３】
尚、キャリブレーション回路２２０は図３及び４に示されるように、オフセット調整回路２６１ｂ〜２６１ｄで共通に使用され、オフセット調整回路２６２ａ〜２６２ｃは図１に示されるオフセット制御値ＯＦＣをレジスタＲＥＧ１に入力されることによりオフセット調整が行われる。【００４４】
次に、加算器ＳＵＭ１のオフセット調整動作の手順を説明する。
シーケンサ２２３は、オフセット調整開始コマンドＯＳＣを受けると、キャリブレーション動作を開始し、図６のような手順でオフセット調整を実行する。
具体的には、先ず、図５のノードＡおよびＣから所定の電圧を加算器ＳＵＭ１のオペアンプの非反転入力端子に印加する。そして、スイッチＳＷ０〜ＳＷn-1をすべてオフにして合成電流Ｉoffを「０」にして、そのときの加算器ＳＵＭ１の出力が基準電圧Ｖｒｅｆよりも高いか否かをコンパレータ２２２で判定させる。その判定結果に応じてレジスタＲＥＧ１の設定コードの最上位ビットＭＳＢを"１"にするか"０"するか決定し、それをレジスタに設定する。【００４５】
続いて、シーケンサ２２３は、スイッチＳＷn-1をオンさせて合成電流Ｉoffを２n-1×Ｉ０にして、そのときの加算器ＳＵＭ１の出力が基準電圧Ｖｒｅｆよりも高いか否かをコンパレータ２２２で判定させる。その判定結果に応じてレジスタＲＥＧ１の設定コードの対応ビットＢn-1を"１"にするか"０"するか決定する。このようにして逐次比較で、レジスタＲＥＧ１の上位側のビットＢn-1からＬＳＢに向かって順に各ビットの値を決定して行く。【００４６】
その結果、加算器ＳＵＭ１のオフセットが最終的にできる限り小さくなるようにされる。そして、全ビットの設定が終了すると、シーケンサ２２３は、セレクタ２２１を切り替える信号を生成し、上記と同様な手順で次の加算器ＳＵＭ２のオフセット調整を実行する。その後、加算器ＳＵＭ３，ＳＵＭ４のオフセット調整を行なう。これにより、ＦＥ演算回路２４４ｂおよび２４４ｄ内の加算器のオフセット調整が終了する。続いて、シーケンサ２２３は、ＴＥ演算回路２４４ａ，２４４ｃ内の加算器のオフセット調整を行なう。このようにして、アナログフロントエンドＬＳＩ２００内の本方式を適用する全ての加算器のオフセット調整が終了すると、シーケンサ２２３は、終了信号ＥＮＤをデジタル信号処理ＬＳＩ３００へ出力する。【００４７】
デジタル信号処理ＬＳＩ３００は、アナログフロントエンドＬＳＩ２００から終了信号ＥＮＤを受けると、図７のフローチャートに従って、ソフトウェア処理による加算器ＳＵＭ１〜ＳＵＭ４の後段のバランス調整回路及びその他の様々な信号処理を行うための回路２３０のオフセット制御を開始する。【００４８】
図７のオフセット制御が開始されると、先ず制御対象となる回路（信号）が選択される（ステップＳ１）。続いて、その回路のゲインを変えながら信号レベルを複数取得する（ステップＳ２）。次に、取得した信号をＡＤ変換器３１０でデジタル信号に変換する（ステップＳ３）。そして、変換した信号が目標電圧範囲内に入っているか判定する（ステップＳ４）。目標電圧範囲内に入っていないときは、ステップＳ２で取得した信号からそれらの信号が目標電圧範囲内に入ることができるようなオフセット調整量を計算によって求め、そのオフセット調整量を対象回路のオフセット調整回路（２６２ａ〜２６２ｃ）に供給する（ステップＳ５，Ｓ６）。【００４９】
それから、ステップＳ３へ戻って、そのとき入力されている信号をＡＤ変換し、再び目標電圧に一致しているか判定する。これを繰り返すことで、対象信号が目標電圧範囲内に入った場合には、ステップＳ７へ移行してそのときのオフセット調整量ＯＦＣを、対象回路に対応されたレジスタ（もしくはメモリ）に保持させて、ソフトウェア処理によるオフセット調整を終了する（ステップＳ７）。なお、図７のソフトウェア処理によるオフセット調整は、図５のハードウェアによるオフセット調整と異なり、オフセットをできる限り小さくなるようにするものでなく、オフセットが目標値に一致するように制御するものである。【００５０】
以上説明したように、上記実施例においては、アナログフロントエンドＬＳＩにオフセットをキャンセルするためのキャリブレーション回路を設けたことにより、すべてのオフセット調整をデジタル信号処理ＬＳＩのソフトウェア処理で行なう必要がなくなる。そのため、デジタル信号処理ＬＳＩの負担が減少し、ソフトウェアの作成を含むＤＶＤ装置のシステム開発期間が短縮されるようになる。また、キャリブレーション回路によるオフセットのキャンセルは、ＡＤ変換や複雑な演算が不要であるためソフトウェア処理に比べて所要時間を短くすることができるという効果がある。オフセット調整回路２６１ｂ〜２６１ｄによりオフセット調整される加算器ＳＵＭ１〜４が、オフセット調整回路２６２ａ〜２６２ｃによりオフセット調整される減算器ＳＵＢ１〜３よりも前段にあり、加算器ＳＵＭ１〜４を通った信号を減算器ＳＵＢ１〜３が受ける構成であるため、オフセット調整回路２６２ａ〜２６２ｃのためのソフトウエア演算は光ピックアップからの信号ばらつきおよび回路の製造ばらつきで生じるオフセットのばらつきに関する考慮が少なくてもいいようになるため、ソフトウエアの開発期間を短くすることができる。【００５１】
図８には、本発明を適用して好適な半導体集積回路の一例として、光ピックアップからの信号を処理するアナログフロントエンドＬＳＩとそれを用いたＤＶＤ装置の構成例が示されている。【００５２】
アナログフロントエンドＬＳＩ（以下、ＡＦＥと略す）２００は、光ピックアップ１００の光電変換回路から入力される信号をＬＳＩ内部の回路に適したレベルの信号に変換するレベルシフト回路などを有するインタフェース回路２７１を備える。また、ＡＦＥ２００は、ピックアップから入力される高周波の再生信号から包絡線を抽出するなどの処理を行なうＲＦ系回路２７２、ピックアップのウォブル（うねり）やＬＰＰ（ランドプリビット）、ＩＤ領域などを検出する第１検出回路２７３、ＭＩＲＲやＤｅｆｅｃｔ（欠陥）などを検出する第２検出回路２７４を備える。ＬＰＰ部には、溝と溝の間のランド部に記録してあるアドレス情報がある。【００５３】
第２検出回路２７４によるＭＩＲＲ検出は、トラックアクセスのために、再生信号の包絡線のトップとボトムの間に適当なしきい値レベルを設けて、ピックアップがトラックを横断しているときのリップルを検出する処理である。第２検出回路２７４によるＤｅｆｅｃｔ検出は、ディスク表面の欠陥や傷により反射光のトップレベルがダウンするのを検出して欠陥の有無を判定する処理である。【００５４】
さらに、ＡＦＥ２００は、フォーカス方向やトラッキング方向等の位置合わせのためにピックアップからの信号を処理するサーボ系回路２７５、記録品質を検証するための信号抽出を行なうＯＰＣ回路２７６、発光素子の出力を制御する自動パワー制御回路２７７、上位の制御装置としてのデジタル信号処理ＬＳＩ３００からの設定値を保持するレジスタ２７８を備える。【００５５】
光ピックアップ１００は、光ディスクに対してレーザー光を照射する発光素子を駆動するＬＤドライバ１１０や発光素子の光量を一定にするために発光強度を検出するフロントモニタ検出器１２０を備える。また、光ピックアップ１００は、光ディスクからの反射光を電気信号に変換し増幅する光電変換用ＩＣ１３０、フォーカス方向やトラッキング方向等の位置合わせをするアクチュエータ１４０などを備える。【００５６】
デジタル信号処理ＬＳＩ３００は、ＡＦＥ２００からの信号をＡＤ変換するＡＤ変換回路３１０、プログラムに従ってシステム全体の制御等を行なう中央処理ユニット（ＣＰＵ）３２０、アナログフロントエンドＬＳＩ２００からのサーボ系信号を元にレンズの位置合わせのためのデジタル演算処理を行なうＤＳＰ３３０を備える。また、デジタル信号処理ＬＳＩ３００は、再生信号から読出し同期用のリードロックを生成するＰＬＬ回路からなるデータストローブ回路３４０やディスクへの記録時に必要なライトクロックを生成するＷ−ＰＬＬ回路３５０を備える。【００５７】
さらに、デジタル信号処理ＬＳＩ３００は、ウォブル検出信号を元にウォブルの位相変調によるアドレス情報や絶対位置情報を生成する、ＡＴＩＰ，ＡＤＩＰ処理部他３６０、リードデータの復号、エラー訂正、デコード（伸長）などを行なうデコーダ部３７０、ライトデータの符号化（圧縮）を行なうエンコード部３８０も備えている。ＣＰＵ３２０が実行するプログラムは、外付けメモリ３９０に格納されているが、内蔵メモリを設けて格納するように構成しても良い。【００５８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、アナログフロントエンドＬＳＩ（ＡＦＥ）２００とデジタル信号処理ＬＳＩ３００を別個の半導体チップ上にそれぞれ半導体集積回路に適用したものを説明したが、図９のように、１つの半導体チップ上に１個の半導体集積回路として構成することが可能である。【００５９】
また、上記実施例では、ＡＦＥ２００からのサーボ系信号を元にレンズの位置合わせのためのデジタル演算処理を行なうＬＳＩと、ＡＦＥ２００のキャリブレーション回路２２０にコマンドを与える上位の制御装置が同一のＬＳＩとされている場合を説明したが、これらはそれぞれ別個のＬＳＩとして構成されていてもよい。
【産業上の利用可能性】
【００６０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＶＤ装置のアナログフロントエンドＬＳＩに適用したものを説明した。本発明は、それ限定されるものでなく、ＣＤ（コンパクトディスク）ドライブ装置など光ディスクをメディアとする光ディスク装置のアナログフロントエンドＬＳＩ一般に利用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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