(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程、
前記ゲート絶縁膜上に、Ｉｎからなる第一のｐ型不純物を含み、アモルファスのＳｉ1-xＧｅx（０≦ｘ＜０．２５）を主成分とする第一の層を成膜する工程、
前記第一の層を１ｍｓｅｃ以下の時間において１１００℃を越える温度で熱処理または１．５Ｊ／ｃｍ2以上のエネルギー密度を用いて１５ｎｓｅｃ以下の時間だけ加熱照射してレーザーアニールすることにより、前記第一のｐ型不純物を活性化して前記第一のｐ型不純物の固溶限界を２×１０20個／ｃｍ3まで高める工程、
熱処理後の第一の層の上に、前記第一のｐ型不純物より共有結合半径が小さい第二のｐ型不純物であるＢを含み、アモルファスシリコンまたは多結晶シリコンからなる第二の層を形成する工程、および
前記第二の層を８００℃以上１１００℃以下で熱処理することにより、前記第二のｐ型不純物を活性化して、前記第一のｐ型不純物と前記第二のｐ型不純物との間に四配位の共有結合を形成する工程
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記Ｓｉ1-xＧｅxにおいてｘ＝０であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記８００℃以上１１００℃以下の熱処理により、前記第一の層中に下記化学式（１）で表わされる結合を生じさせることを特徴とする請求項２に記載の半導体装置の製造方法
【化１】
0004521327.tif 000008
【請求項４】
前記Ｓｉ1-xＧｅxにおいてｘ＞０であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記８００℃以上１１００℃以下の熱処理により、前記第一の層中に下記化学式（１）で表わされる結合および下記化学式（４）で表わされる結合を生じさせることを特徴とする請求項４に記載の半導体装置の製造方法。
【化２】
0004521327.tif 000009
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドープされた半導体からなるゲート電極を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体回路において最も普遍的に用いられているゲート絶縁膜は、シリコン酸化膜（ＳｉＯ2膜）である。最近では、半導体回路の微細化に伴なってＳｉＯ2膜の厚さも薄くなり、ＳｉＯ2絶縁膜をリークする電流の強度が増大してきたことから、トランジスタやキャパシタなどの設計が困難になりつつある。ＳｉＯ2にＨｆやＮやＡｌといった元素を添加して比誘電率を高めることによりＳｉＯ2換算膜厚が薄い場合でも、絶縁膜に加わる電界強度を弱めて、リーク電流を低下させることが試みられている。
【０００３】
こうした手法を採用すると、ゲート電極中のｐ型不純物がゲート絶縁膜へ拡散し、基板半導体のバンドが平坦になるようなゲート電圧Ｖｆｂ（フラットバンド電圧）が本来の値からシフトするといった問題点があった。
【０００４】
例えばボロン等のｐ型ドーパントでゲート電極をドープさせて、所望の値を有する（例えば、約４．８から約５．６ｅＶのフェルミ準位に一致する）、関連する仕事関数を有するトランジスタを形成することが提案されている（例えば、特許文献１参照）。
【０００５】
しかしながら、これにおいては、ｐ型ドーパントがシリコン又はＳｉＧｅ層を通り抜けることを阻止するために用いられるインジウムなどのドーパント原子の状態を規定していない。特に、シリコン中においてインジウムは通常のＬＳＩプロセスで用いられるｐ型ドーパントを活性化させるための熱処理条件の範囲ではシリコン原子の位置を置換するような配置にならないことが知られており電気的に活性化されない。したがって、インジウムなどのドーパント原子の状態では、インジウムを含む部分の層の厚み程度の空乏化を阻止できず、実効的なゲート絶縁膜がインジウムを含む部分の層の厚み程度厚くなってしまう。
【０００６】
また、上述の高誘電体をゲート絶縁膜として用いると、ゲート電極の内部におけるゲート絶縁膜に近い領域に、電気的なキャリアがほとんど存在しないような空乏層の厚みが、ＳｉＯ2の場合と比べて０．３から０．５ｎｍ程度厚くなってしまい、高誘電体の利点である高誘電率を生かせないといった問題点があった。
【特許文献１】特開２００４−２１４６７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ゲート絶縁膜のＳｉＯ2換算膜厚の薄膜化を達成した半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様にかかる半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上に、Ｉｎからなる第一のｐ型不純物を含み、アモルファスのＳｉ1-xＧｅx（０≦ｘ＜０．２５）を主成分とする第一の層を成膜する工程、前記第一の層を１ｍｓｅｃ以下の時間において１１００℃を越える温度で熱処理または１．５Ｊ／ｃｍ2以上のエネルギー密度を用いて１５ｎｓｅｃ以下の時間だけ加熱照射してレーザーアニールすることにより、前記第一のｐ型不純物を活性化して前記第一のｐ型不純物の固溶限界を２×１０20個／ｃｍ3まで高める工程、熱処理後の第一の層の上に、前記第一のｐ型不純物より共有結合半径が小さい第二のｐ型不純物であるＢを含み、アモルファスシリコンまたは多結晶シリコンからなる第二の層を形成する工程、および、前記第二の層を８００℃以上１１００℃以下で熱処理することにより、前記第二のｐ型不純物を活性化して、前記第一のｐ型不純物と前記第二のｐ型不純物との間に四配位の共有結合を形成する工程を具備することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、ゲート絶縁膜のＳｉＯ2換算膜厚の薄膜化を達成した半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施形態を説明する。
【００１６】
（実施例１）
図１乃至図３を参照して、本実施例を説明する。
【００１７】
図１に示すように、希フッ酸処理によって自然酸化膜を除去した単結晶Ｓｉ基板１４上に、ゲート絶縁膜１３、第一の層１２および第二の層１１を順次形成した。
【００１８】
なお、基板１４としては、ＳｉＧｅ基板またはＳＯＩ基板またはＳＯＮ基板または歪み基板などを用いることもできる。
【００１９】
ゲート絶縁膜１３としては、ＳｉＯ2より高誘電率である絶縁膜を用いることが好ましい。例えば、ＨｆＳｉＯＮ、ＺｒＳｉＯＮ、ＳｉＯＮ、ＬａＡｌＯ3、ＨｆＡｌＯ3、ＳｒＴｉＯ3、ＳｒＺｒＯ3、ＳｒＨｆＯ3、ＢａＺｒＯ3、ＢａＨｆＯ3、ＣｅＯx（ｘは１．５以上２．０以下の任意の値）、ＰｒＯx（ｘは１．５以上２．０以下の任意の値）、およびＬａ2Ｏ3などが挙げられる。
【００２０】
例えばＨｆＳｉＯＮを成膜する場合には、まず、ＣＶＤ法によりＨｆ0.6Ｓｉ0.4Ｏ2を約２ｎｍの膜厚で成膜する。Ｈｆ原料としてはアルコキシド系Ｈｆ（Ｏ・ｔ−Ｃ4Ｈ9）4などや、アミド系Ｈｆ原料であるＨｆ［Ｎ（Ｃ2Ｈ5）2］4やＨｆ［Ｎ（ＣＨ3）2］4などを用いることができ、Ｓｉ原料としてはアルコキシド系のＳｉ（ＯＣ2Ｈ5）4やＳｉ（Ｏ・ｔ−Ｃ4Ｈ9）4などを用いることできる。
【００２１】
ゲート絶縁膜の高誘電率化による酸化膜換算膜厚（ＥＯＴ）の減少といった点では、Ｈｆ0.3Ｓｉ0.7Ｏ2からＨｆ0.95Ｓｉ0.05Ｏ2の組成範囲のいずれも利用可能である。この組成範囲であれば、ゲート絶縁膜の結晶化を引き起こすことなく酸化膜換算膜厚を十分に薄くすることができる。
【００２２】
Ｈｆ0.6Ｓｉ0.4Ｏ2膜をＺｒ0.6Ｓｉ0.4Ｏ2膜に変更してもよい。Ｚｒ元素とＨｆ元素はお互いの化学的性質が非常に良く類似しており、互換可能である。Ｚｒを用いる場合でも、Ｈｆを用いる場合と同様にＺｒ0.3Ｓｉ0.7Ｏ2からＺｒ0.95Ｓｉ0.05Ｏ2の組成範囲のいずれも利用可能である。ゲート絶縁膜ショート現象が起こり難い点を考慮するとＨｆを用いることが好ましい。比誘電率が若干ではあるがより高い点、および低コストである点などを考慮するとＺｒを用いることが好ましい。基板としてシリコンを用いる場合は、Ｈｆを用いるのが業界の主流である。
【００２３】
次に、Ｈｆ0.6Ｓｉ0.4Ｏ2膜に対して、窒素雰囲気中でプラズマに暴露することで窒化を行なってＨｆＳｉＯＮ膜を作製する。窒化処理として、アンモニアで処理してもよい。アンモニア水またはアンモニア蒸気のいずれに曝すことも可能である。必要に応じて、窒化の前後でアニールや酸素雰囲気中処理などを行なってもよい。
【００２４】
窒化処理は、Ｈｆ0.3Ｓｉ0.7Ｏ2からＨｆ0.95Ｓｉ0.05Ｏ2の組成範囲のいずれにおいても適用可能であり、Ｚｒ0.3Ｓｉ0.7Ｏ2からＺｒ0.95Ｓｉ0.05Ｏ2の組成範囲のいずれにおいても適用することができる。
【００２５】
ＨｆＳｉＯＮ膜は、スパッタ法により作製することもできる。例えば、ＨｆとＳｉターゲットを用い、不活性ガスと酸素と窒素雰囲気中での化成コスパッタ法にて直接成膜することも可能である。あるいは、ＨｆＳｉＯＮターゲットから不活性ガス雰囲気中で直接成膜することもできる。
【００２６】
ＳｉＯＮを用いる場合には、例えば希フッ酸処理によって自然酸化膜を除去した単結晶Ｓｉ基板上に、Ｓｉ3Ｎ4を約１．５ｎｍ成膜した後、酸化処理を行なうことによって成膜することができる。酸化処理は、プラズマあるいはオゾン中に暴露することにより達成することもできる。あるいは、酸素を含む雰囲気中で６００℃以上の高温における熱処理を行なってもよい。
【００２７】
得られたＳｉＯＮ膜を再度窒化する。窒化処理の詳細も上記において示したいずれの方法でも可能である。必要に応じて、窒化処理前後のアニールを行なってもよい。
【００２８】
ゲート絶縁膜１３上には、第一のｐ型不純物を含有する第一の層１２を形成する。ここでは、第一のｐ型不純物としてのインジウムを１×１０21個／ｃｍ3含むアモルファスシリコンをスパッタリング法により約５ｎｍ成膜するが、同様の膜厚で多結晶シリコンを成膜することもできる。成膜に当たっては、インジウムを１×１０21個／ｃｍ3含むシリコンターゲットを用いてもよいし、ＳｉとＩｎターゲットのコスパッタでもよい。さらに、ＳｉおよびＳｉ1-xＩｎx（ｘは０から１までの間の任意のドープ量）なる組成の、複数ターゲットを用いるコスパッタでも良いし、ＩｎおよびＳｉ1-xＩｎx（ｘは０から１までの間の任意のドープ量）なる組成の、複数ターゲットを用いるコスパッタでも良いし、ＳｉターゲットにＩｎのピンを埋め込む方法、Ｓｉターゲット上にＩｎを含むペレットを置く方法、ＳｉとＩｎの張り合わせターゲットなどといった各種の微量添加成膜手法を用いてもよい。ここでのインジウムはほとんど活性化されておらず、必要とする活性化されたインジウムの濃度よりは高い濃度を例として記した。
【００２９】
なお、本明細書において、活性化されたとは、Ｓｉ格子中にてＳｉを置換する位置にあることをさす。活性化不純物は、例えば、電気伝導度を測定することによって確認することができる。さらに、ＥＸＡＦＳ（Extended X-ray Absorption Fine Structure：広領域Ｘ線吸収微細構造）により、活性化不純物を測定することもできる。この方法は、例えばＩｎ原子がＳｉ格子中で如何なる位置にあるかを調べる手法であり、Ｉｎ原子のＸ線吸収端付近の波長におけるＸ線吸収係数とＸ線波長との関係を測定する。この結果は、第一近似的にはインジウム原子の周囲に存在する原子の距離に対して、フーリエ変換を行なった値である。したがって、インジウム原子に配位している原子の数や、インジウム原子に近接した原子までの距離を求めることが可能である。すなわち、インジウム原子がシリコン結晶のシリコン原子を置換する位置にあるかどうか判別することができる。
【００３０】
第一のｐ型不純物としては、例えばＡｌおよびＧａ等を用いることもできる。ゲート電極中の拡散の遅さを考慮すると、第一のｐ型不純物としてはＩｎが最も好ましい。不純物の種類によらず、活性化されているｐ型不純物の濃度は、５×１０19個／ｃｍ3以上５×１０20個／ｃｍ3以下に規定される。２×１０19個／ｃｍ3以下では、ゲート電極中のキャリアが十分でなく、良好なトランジスタ特性が得られない。シリコンの結晶構造を保ちつつシリコンに置換されるようなｐ型不純物濃度、特にＧａやＩｎにおいて５×１０20個／ｃｍ3以上とするようなことは、本発明の実施形態で示した製造手法をもってしても困難である。
【００３１】
第一の層１２の厚さは、０．５ｎｍ以上１５０ｎｍ以下の範囲内とすることが好ましい。０．５ｎｍ未満の場合には、シリコン原子を置換するような配置の第一のｐ型不純物の濃度を第二のｐ型不純物濃度より高くすることが困難となる。一方、１５０ｎｍを越えると、以降の工程を経ても第一の層１２のゲート絶縁膜に近い部分において第二のｐ型不純物が少なくなる。その結果、第一のｐ型不純物と第二のｐ型不純物の間に、共有結合を形成することが困難となるおそれがある。
【００３２】
ＣＶＤにより、インジウムヘキサフルオロアクチルアセトネート（Ｉｎ（ｈｆｒａｃ）3）などと、テトラエトキシラン（ＴＥＯＳ）などの混合ガスを用いて成膜することも可能である。シリコンおよびインジウムを含有する液体原料を塗布して、乾燥・焼結させることにより第一の層１２を成膜してもよい。
【００３３】
続いて、第一の層１２に含有される第一のｐ型不純物の活性化を行なう。第一のｐ型不純物の活性化は、例えば、所定の条件でレーザーアニールを行なうことによって達成することができる。具体的には、上述の手法により得られた第一の層１２に対して、例えばパルスレーザーなどで１．５Ｊ／ｃｍ2以上のエネルギー密度において、１５ｎｓｅｃ以下の時間加熱照射するレーザーアニールを行なう。この操作により第一の層１２中の第一のｐ型不純物が十分に活性化して、後の工程で形成されるゲート電極の電気伝導度が低下する。特に第一のｐ型不純物としてＩｎを用いる場合、Ｓｉに対する固溶限度が低いが、レーザーアニールのような瞬間的溶融処理を行なうことによって、２×１０20個／ｃｍ3程度まで固溶限度を高めることが可能となる。
【００３４】
パルスレーザーのエネルギー密度が１．５Ｊ／ｃｍ2未満の場合には、第一のｐ型不純物であるインジウムの活性化が不十分であり、周囲のＳｉ原子と３本以上４本以下の結合手を持つ四配位の共有結合が形成されず、Ｓｉ原子を置換するような配置にならない。一方、加熱照射時間が１５ｎｓｅｃを越えると、過剰な熱処理によって例えば第一のｐ型不純物の拡散が適切な範囲を越えて起きたり、各種構造へダメージを与えるようなことが起こる。
【００３５】
第一のｐ型不純物の活性化は、フラッシュランプアニールにより達成することもできる。この場合には、例えば、１ｍｓｅｃ以下の時間において１１００℃を越える温度で熱処理を行なう。加熱時間が１ｍｓｅｃ未満の場合には、第一のｐ型不純物であるインジウムの活性化が不十分であり、周囲のＳｉ原子と３本以上４本以下の結合手を持つ四配位の共有結合が形成されず、Ｓｉ原子を置換するような配置にならない。一方、加熱時間が１ｍｓｅｃを越えると、第一のｐ型不純物の拡散が適切な範囲を越えて起きたり、各種構造へダメージを与えるようなことが起こる。
【００３６】
熱処理後の第一の層１２上には、例えばＣＶＤ法によりシリコン膜を１２０ｎｍ成膜する。シリコン膜は、アモルファスシリコンおよび多結晶シリコンのいずれでもよい。また、その膜厚は、０．５ｎｍ以上３００ｎｍ以下の範囲で決定することができる。より具体的には、第一の層１２とこの上に形成されるシリコン膜との合計膜厚が、通常の集積回路プロセスで用いられているような多結晶シリコンからなるゲート電極の膜厚と同程度となるように成膜する。こうしたゲート電極の膜厚は、典型的には３００ｎｍ以下であり、例えば１５０ｎｍ程度である。
【００３７】
シリコン膜中には、例えばホウ素あるいは３フッ化ホウ素などを用いるイオンインプラント法により、第二のｐ型不純物として注入して第二の層１１を得る。例えば、活性化に必要な２×１０20個／ｃｍ3程度の濃度で、第二のｐ型不純物としてのホウ素原子を注入する。こうして、図１に示す構造が得られる。
【００３８】
第二のｐ型不純物は、前述の第一のｐ型不純物よりも原子半径が小さいことが求められる。これは、コンベンショナルなＬＳＩプロセスにおいて、原子半径の小さいｐ型不純物の方が電気的特性が好ましい傾向にあるためである。第二のｐ型不純物は、第一のｐ型不純物よりも共有結合半径が小さいということもできる。この条件を満たしていれば、第一のｐ型不純物に応じて第二のｐ型不純物を選択し、任意に組み合わせて用いることができる。例えば、第一のｐ型不純物としてのＧａと、第二のｐ型不純物としてのＢとの組み合わせが挙げられる。ｐ型不純物が拡散しづらく、しかも電気的な特性が好ましいといった点を考慮すると、第一のｐ型不純物としてＩｎを用い、第二のｐ型不純物としてはＢを用いることが最も好ましい。本発明の実施形態にかかる構造によれば、第一のｐ型不純物と第二のｐ型不純物が共有結合することによって、拡散が抑制されながら電気的には活性を保つといった利点が得られる。一方の元素をなるべく大きく拡散しづらくし、もう一方の元素を電気特性を良くするために、第二のｐ型不純物の原子半径はなるべく小さくすることが好ましいからである。不純物の種類によらず、第二のｐ型不純物の濃度は、５×１０19個／ｃｍ3〜５×１０20個／ｃｍ3個／ｃｍ3の範囲内であることが望まれる。５×１０19個／ｃｍ3未満の場合には、活性化されたキャリアが少ないためトランジスタ動作が困難となる。一方、５×１０20個／ｃｍ3を越えると、第一のｐ型不純物の濃度が高い領域においても、第一のｐ型不純物と第二のｐ型不純物との間に共有結合を形成していないような第二のｐ型不純物が存在し、第一のｐ型不純物の効果が発揮されないおそれがある。
【００３９】
以後の工程は、従来のロジック回路を作製する工程と類似のもので対応可能である。
【００４０】
すなわち、図２に示される第二の層２１、第一の層２２およびゲート絶縁膜１３を常法により加工して、図３に示すようなゲート構造を形成する。加工後の第一の層３２および加工後の第二の層３１によって、ゲート電極が構成される。さらに、ホウ素等の不純物をイオンインプラント法等により基板３６に導入して、ソース領域３４およびドレイン領域３５を形成する。
【００４１】
ソース領域３４およびドレイン領域３５を形成した後には、８００℃以上１１００℃以下の熱処理、例えば、１０００℃における３０ｓｅｃ間程度の熱活性化を行なう。この熱活性化はゲート電極のホウ素と、ソース領域およびドレイン領域のホウ素の両方の活性化を兼ねるものであり、従来から良く用いられているものである。本発明の実施形態においては、従来から良く用いられているこの工程に重要な意味が新たに生じるので、以降詳細に述べる。
【００４２】
ここでの熱処理温度が８００℃未満の場合には、活性化が不十分でキャリアが少なくトランジスタ動作が困難となる。一方、１１００℃を越えると、熱的負荷過大に付きｐ型不純物の拡散が激しかったり各種構造へダメージを与えたりといった不都合が生じる。熱処理時間は、通常、３０ｍｉｎ〜５ｓｅｃ程度であるが、熱処理温度等に応じて適宜決定すればよい。
【００４３】
この際の熱処理は、熱処理温度をＴ（℃）、雰囲気中酸素分圧をＰ（Ｐａ）とした際、以下に示す数式で表わされる範囲内の条件で行なうことが望まれる。この条件は、Ｊ．Ｖ．Ｓｅｉｐｌｅ  ａｎｄ  Ｊ．Ｐ．Ｐｅｌｚらの論文から推定される。
【００４４】
ｌｏｇ（１０）Ｐ≦−２０×１０００÷（Ｔ＋２７３．１５）＋１２．５
酸素分圧（Ｐ）が上述の条件よりも高い場合には、熱処理によってゲート電極上に形成された酸化膜を除去する処理が必要である。トランジスタの作製プロセスによっては、酸化膜除去の際に、他の必要な構造が除去されないような保護膜作製プロセスが必要となって工程が複雑になるため、好ましくない。トランジスタの作製プロセスによっては、希フッ酸処理にて熱処理時に形成される酸化膜を簡単に除去できるので、上述の熱処理雰囲気条件が緩和され、酸素分圧Ｐが０．１Ｐａ以下になる条件を満たせばよい。こうした緩和された条件よりも酸素分圧がさらに高い場合、酸化膜膜厚が非常に厚くなる。例えエッチングで簡単に酸化膜を除去できる条件でも、各所へのダメージが大きくなるため現実的ではない。
【００４５】
熱処理によって、第一の層１２内においては、シリコン原子を置換するような配置第一のｐ型不純物としてのインジウムと、シリコン原子を置換するような配置の第二のｐ型不純物としてのホウ素との間に下記化学式（１）で表わされる結合が生じて、熱処理後の第一の層２２が得られる。こうした結合は、熱処理後の第一の層２２中に均一に存在する必要はなく、厚さ方向に傾斜をもって存在してもよい。
【化１】
0004521327.tif 000002
【００４６】
ホウ素原子は、周囲のシリコン原子と３本以上４本以下の四配位の共有結合を形成する。その際、ホウ素原子がインジウムを含むシリコン膜へと拡散して、インジウム原子とホウ素原子の間に四配位の共有結合を形成する。しかも、周囲のシリコン原子とインジウム原子との間にも四配位の共有結合を形成し、周囲のシリコン原子とホウ素原子との間にも四配位の共有結合が形成された状態で安定となっている。これは、第一原理計算により確認された。
【００４７】
具体的には、密度汎関数法に擬ポテンシャル法を適用し、一般化勾配近似を用いた詳細な第一原理計算を行なった。密度汎関数の局所密度近似（ＬＤＡ：Ｌｏｃａｌ  Ｄｅｎｓｉｔｙ  Ａｐｐｒｏｘｉｍａｔｉｏｎ）において、インジウムのような４ｄ閉殻を有する原子では、実験で得られる値よりもｄ軌道の分散が狭まり、エネルギー準位が上にシフトすることが知られている。本発明者らは、部分コア補正（ＰＣＣ：Ｐａｒｔｉａｌ  Ｃｏｒｅ  Ｃｏｒｒｅｃｔｉｏｎ）、およびウルトラソフト擬ポテンシャルの手法を用いて上述の問題点を補正した。交換相関相互作用として、Ｇｅｌｅｒａｌｉｚｅｄ  Ｇｒａｄｉｅｎｔ  Ａｐｐｒｏｘｉｍａｔｉｏｎ（ＧＧＡ）の一種であるＰＢＥ９６を使用し、電子状態の対角化並びに原子位置最適化はともに共役勾配法を使用した。上述した熱活性化処理程度の時間であれば、インジウムの再不活性化はほとんど起こらない。
【００４８】
なお、従来の典型的な集積回路形成プロセスにより形成される多結晶シリコンまたはアモルファスシリコンからなるゲート電極中においては、ゲート絶縁膜側でのインジウム原子とホウ素原子の結合状態は下記化学式（２）、（３）で表わされる。化学式（２）ではインジウム原子とホウ素原子が近接しているものの、インジウム原子がシリコン原子を置換するような配置に無くて、ホウ素原子やシリコン原子との間の結合は四配位ではない。化学式（３）では、インジウム原子とホウ素原子との結合のみ四配位の共有結合的であるが、周囲のシリコン原子との結合は四配位ではない。インジウム原子とホウ素原子との対が一つのシリコン原子を置換しているような状況もまた、好ましくない。
【化２】
0004521327.tif 000003
【００４９】
【化３】
0004521327.tif 000004
【００５０】
このように、従来の構造においては、インジウム原子とホウ素原子との結合状態は共有結合でないか、あるいは四配位ではない共有結合である。
【００５１】
こうした従来の結合と比較すると、第一原理計算の結論から、第二のｐ型不純物による第一のｐ型不純物の捕獲が機能するための原子間結合状態が、次のように考察された。すなわち、ゲート電極中における第一のｐ型不純物元素が、第二のｐ型不純物元素および周囲のＳｉ元素と四配位の共有結合を形成している状態では、ゲート電極中における第一のｐ型不純物元素あるいはゲート電極中における第二のｐ型不純物元素が近接せずに周囲のＳｉ原子に全て配位されて四配位の共有結合を形成している状態よりもエネルギーが低い。さらに、ゲート電極中における第一のｐ型不純物元素が、第二のｐ型不純物元素および周囲のＳｉ元素と四配位の共有結合を形成している状態では、ゲート電極中における第一のｐ型不純物元素あるいはゲート電極中における第二のｐ型不純物元素が格子間位置にあるよりもエネルギーが低いというものである。
【００５２】
これに起因して、熱処理後の第一の層２２においては、５ＭＶ／ｃｍの電界下で０．５ｎｍ以下の空乏層しか発生しない。これは、第一原理計算の結論から、本発明の実施形態においては、インジウム原子とホウ素原子がそれぞれ１個のシリコン原子を置換するような位置に存在し、それぞれ周囲のシリコン原子と四配位の結合状態にあり、インジウム原子とホウ素原子が互いに四配位の共有結合状態を保つような条件では周囲のシリコン結晶へホールを供給し、電気的に活性を保つと計算されたことにより確認される。発生する空乏層の厚さが０．５ｎｍ以下なので、ゲート絶縁膜のＳｉＯ2換算膜厚の薄膜化といった点で有利である。
【００５３】
このように本実施例の手法を用いることによって、ゲート絶縁膜の実効膜厚が増加することは回避される。しかも、電極中のホウ素がゲート絶縁膜にまで達することでゲート絶縁膜中に電気的な欠陥を生じさせ、フラットバンド電圧がシフトすることは抑制される。
【００５４】
以後の工程は、従来のロジック回路を作製する工程と類似のもので対応可能であり、特筆すべき点は無い。
【００５５】
本実施例の半導体装置においては、第一のｐ型不純物と第二のｐ型不純物とが所定の結合状態でゲート電極中に存在しているので、ゲート絶縁膜の薄膜化を達成することが可能となった。
【００５６】
（実施例２）
前述の実施例１と同様の手法により、単結晶Ｓｉ基板１４上にゲート絶縁膜１３を形成する。
【００５７】
得られたゲート絶縁膜１３上に、第一のｐ型不純物を含むＳｉＧｅ膜をスパッタリング法により約５ｎｍ成膜して、第一の層１２を形成する。ここで成膜するＳｉＧｅ膜とは、Ｓｉ1-xＧｅx（０＜ｘ＜０．２５）である。実施例１の場合と同様の理由から、第一のｐ型不純物としてはＩｎが好ましく、その濃度は、以降の工程で活性化されたインジウムの濃度として５×１０19個／ｃｍ3以上になるように多めに規定され、以降の工程で活性化されたインジウム濃度の上限は５×１０20個／ｃｍ3程度とすることが望まれる。また、ＡｌやＧａ等を第一のｐ型不純物として用いることもできる。
【００５８】
第一の層１２の成膜に当たっては、インジウムを２×１０21個／ｃｍ3以上含むＳｉＧｅターゲットを用いることもでき、ＳｉとＧｅとＩｎターゲットのコスパッタを行なってもよい。また、ＧｅおよびＳｉ1-xＩｎx（ｘは０から１までの間の任意のドープ量）なる組成の複数ターゲットを用いるコスパッタ、ＩｎおよびＧｅおよびＳｉ1-xＩｎx（ｘは０から１までの間の任意のドープ量）なる組成の複数ターゲットを用いるコスパッタを採用することもできる。あるいは、ＳｉターゲットにＩｎのピンを埋め込んでＧｅターゲットとコスパッタする方法、Ｓｉターゲット上にＩｎを含むペレットを載置してＧｅターゲットとコスパッタする方法、およびＳｉとＧｅとＩｎとの貼り合わせターゲットを用いたスパッタリングなどといった手法を採用することができる。
【００５９】
ＣＶＤ法により、インジウム原料とシリコン原料とゲルマニウム原料との混合ガスを用いて成膜することも可能である。シリコンおよびゲルマニウムおよびインジウムを含有する液体原料を塗布して、乾燥・焼結させることによる成膜も不可能ではない。
【００６０】
こうして得られたの第一の層１２に対しては、前述の実施例１と同様の手法により熱処理を施して、第一のｐ型不純物であるインジウムを活性化する。
【００６１】
熱処理後の第一の層１２上には、実施例１の場合と同様に第二のｐ型不純物を含有する第二の層１１を形成する。使用し得る第二のｐ型不純物の種類や濃度、および第二の層１１の厚さは、実施例１の場合と同様とすることができる。
【００６２】
以後の工程は、実施例１同様に従来のロジック回路を作製する工程と類似のもので対応可能である。
【００６３】
すなわち、第二の層２１、第一の層２２およびゲート絶縁膜１３を常法により加工して、図３に示すようなゲート構造を形成する。加工後の第一の層３２および加工後の第二の層３１によって、ゲート電極が構成される。さらに、ホウ素等の不純物をイオンインプラント法等により基板３６に導入して、ソース領域３４およびドレイン領域３５を形成する。
【００６４】
こうして得られた加工後の第一の層３２およびソース領域３４およびドレイン領域３５に対して、前述の実施例１と同様の条件で熱処理を行なう。この熱処理によって、第一の層１２内においては、第一のｐ型不純物としてのインジウムと第二のｐ型不純物としてのホウ素との間には、前述の化学式（１）で表わされるような結合が生じて熱処理後の第一の層２２が得られる。また、インジウムを含むＳｉＧｅ膜からなる第一の層１２へホウ素が拡散して、下記化学式（４）で表わされる結合も生じる。こうして、熱処理後の第一の層２２が得られる。実施例１の場合と同様、化学式（１）、（４）で表わされる結合は、熱処理後の第一の層２２中に均一に存在する必要はなく、厚さ方向に傾斜をもって存在してもよい。
【化４】
0004521327.tif 000005
【００６５】
このように、インジウム原子とホウ素原子との間には、四配位の共有結合が形成される。周囲のシリコンあるいはゲルマニウムとインジウムとの間にも、四配位の共有結合が形成される。さらには、周囲のシリコンあるいはゲルマニウムとホウ素との間にも四配位の共有結合が形成された状態で安定となっている。これは、すでに説明したとおり、第一原理計算から理解される。
【００６６】
なお、従来の典型的な集積回路形成プロセスにより形成されるＳｉＧｅからなるゲート電極中においては、ゲート絶縁膜側でのインジウム原子およびホウ素原子の結合状態は下記化学式（５）、（６）で表わされる。化学式（５）、（６）は化学式（２）（３）においてゲート電極の構成原子であるＳｉの一部がＧｅに置き換わったものであり、ゲート電極の母材がシリコンからＳｉＧｅに置き換わったことに対応している。したがって、結合状態などは、前述の実施例１の化学式（２）、（３）において説明したものと類似のものである。
【化５】
0004521327.tif 000006
【００６７】
【化６】
0004521327.tif 000007
【００６８】
このように、従来の構造においては、インジウム原子の結合状態は共有結合でないか、あるいは四配位ではない共有結合である。すでに説明したように、こうした結合状態の違いに起因して、本実施例においてはゲート絶縁膜の実効膜厚が増加することは回避される。しかも、電極中のホウ素がゲート絶縁膜にまで達することでゲート絶縁膜中に電気的な欠陥を生じさせ、フラットバンド電圧がシフトすることは抑制される。
【００６９】
以後の工程は、実施例１と同様に行なうことが可能である。
【００７０】
本実施例の半導体装置においては、第一のｐ型不純物と第二のｐ型不純物とが所定の結合状態でゲート電極中に存在しているので、ゲート絶縁膜の薄膜化を達成することが可能となった。
【００７１】
なお、第一の層１２として活性化された第一のｐ型不純物としてのインジウムを１×１０20個／ｃｍ3含むＳｉ1-xＧｅx（０．２５≦ｘ≦０．３５）膜を形成した場合には、第一の層１２を形成した後のインジウムを活性化するための特別な熱処理は不要となる。
【００７２】
インジウムを含むＳｉ1-xＧｅx（０．２５≦ｘ≦０．３５）膜においては、インジウムの活性化に必要な熱処理条件がインジウムを含むシリコン膜の活性化条件より低下し、例えば１０００℃３０ｓｅｃ程度で十分である。その理由は主としてシリコンとゲルマニウムの融点の違いに類推されるように、ゲルマニウムの量が増えると活性化に必要な熱処理条件を穏やかにすることが可能となる。このような理由から、インジウムを含むＳｉ1-xＧｅx（０．２５≦ｘ≦０．３５）膜において、活性化条件はホウ素を含むシリコン膜の活性化条件と同程度になる。このため、ホウ素を含むシリコン膜からなる第二の層１１の熱処理条件のみでインジウムを含むＳｉ1-xＧｅx（０．２５≦ｘ≦０．３５）膜からなる第一の層１２およびホウ素を含むシリコン膜からなる第二の層１１の両方を一括して活性化することができ、空乏層を減らすことが可能となる。
【００７３】
（実施例３）
図４および図５を参照して、本実施例を説明する。
【００７４】
前述の実施例１と同様の手法により、基板１４上にゲート絶縁膜１３および第一の層１２を形成した。第一の層１２に対しては、前述の実施例１と同様の手法により熱処理を施して、第一のｐ型不純物であるインジウムを活性化する。
【００７５】
インジウムを含むシリコン膜の代わりに、インジウムを含むＳｉ1-xＧｅx（０＜ｘ＜０．２５）膜を第一の層１２として用いることも可能である。この場合も前述の実施例１あるいは実施例２のＳｉ1-xＧｅx（０＜ｘ＜０．２５）の部分に述べたものと同様の手法により熱処理を施して、第一のｐ型不純物であるインジウムを活性化する。
【００７６】
あるいはインジウムを含むＳｉ1-xＧｅx（０．２５≦ｘ≦０．３５）膜を第一の層１２として用いることも可能である。この場合は実施例２においてＳｉ1-xＧｅx（０．２５≦ｘ≦０．３５）について述べたものと同様、この時点ではインジウムを活性化するための特別な熱処理は必要ない。
【００７７】
第一の層１２の上には、金属ホウ化物（ＨｆＢ，ＨｆＢ2，ＴａＢ，ＴａＢ2，ＷＢ，Ｗ2Ｂ，Ｗ2Ｂ5，ＲｅＢ，Ｒｅ7Ｂ3，ＬｎＢ6（Ｌｎはランタノイド元素），ＬｎＢ4（Ｌｎはランタノイド元素），ＬｎＢ2（Ｌｎはランタノイド元素），ＺｒＢ，ＺｒＢ2，ＮｂＢ，ＮｂＢ2，ＭｏＢ，Ｍｏ2Ｂ，Ｍｏ2Ｂ6，Ｍｏ7Ｂ3，Ｍｏ6Ｂ，ＹＢ6，ＹＢ4，ＹＢ2，ＴｉＢ，ＴｉＢ2，ＶＢ，ＶＢ2，ＣｒＢ，Ｃｒ2Ｂ，Ｃｒ7Ｂ3，Ｃｒ6Ｂ，ＭｎＢ，ＦｅＢ，Ｆｅ2Ｂ，ＣｏＢ，ＮｉＢ，Ｎｉ3Ｂ，Ｎｉ6Ｂのいずれか一種類以上）からなる層６１を、例えばスパッタ法により作製する。上述した組成のターゲットからのスパッタする方法が最も実用的であると考えられるが、化成スパッタによる方法も可能である。ＣＶＤ法や溶液塗布法により成膜してもよい。
【００７８】
こうして、図４に示す構造が得られる。金属ホウ化物層６１の上に例えばバリア層としてＴｉＮなどや、プラグとしてタングステンなどを成膜することが可能であり、以後の工程は従来のロジック回路を作製する工程と類似のもので対応可能である。
【００７９】
金属ホウ化物層６１を形成後には、前述の実施例１と同様の条件で熱処理を行なう。この熱処理とは例えば８００℃における３０ｍｉｎ程度のものである。この熱活性化処理程度の時間であればインジウムの再不活性化はほとんど起こらない。この熱処理によって、金属ホウ化物層６１中のホウ素が第一の層１２内に拡散して、インジウム原子とホウ素原子の間に四配位の共有結合が形成される。しかも周囲のシリコンとインジウムの間にも四配位の共有結合を形成し、周囲のシリコンとホウ素の間にも四配位の共有結合を形成した状態で安定となる。これは、すでに説明したとおり、第一原理計算から理解される。
【００８０】
すなわち、前述の化学式（１）で表わされる結合が生じて、図５に示すように熱処理後の第一の層２２が得られる。化学式（１）で表わされる結合に起因して、本実施例においてはゲート絶縁膜の実効膜厚が増加することは回避される。しかも、電極中のホウ素がゲート絶縁膜にまで達することでゲート絶縁膜中に電気的な欠陥を生じさせ、フラットバンド電圧がシフトすることは抑制される。
【００８１】
本実施例の半導体装置においては、第一のｐ型不純物と第二のｐ型不純物とが所定の結合状態でゲート電極中に存在しているので、ゲート絶縁膜の薄膜化を達成することが可能となった。
【図面の簡単な説明】
【００８２】
【図１】本発明の一実施形態にかかる半導体装置の製造方法の一工程を表わす断面図。
【図２】図１に続く工程を表わす断面図。
【図３】図２に続く工程を表わす断面図。
【図４】本発明の他の実施形態にかかる半導体装置の製造方法の一工程を表わす断面図。
【図５】図４に続く工程を表わす断面図。
【符号の説明】
【００８３】
１１…第二の層；  １２…第一の層；  １３…ゲート絶縁膜；  １４…基板
２１…熱処理後の第二の層；２２…熱処理後の第一の層
３１…ゲート加工後の第二の層；  ３２…ゲート加工後の第一の層
３３…ゲート加工後のゲート絶縁膜；  ３４…ソース領域；  ３５…ドレイン領域
３６…基板；  ６１…金属ホウ化物層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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