(57)【特許請求の範囲】
【請求項１】
ピクセル構造を作製する方法であって
基板上に第１の導電層を形成する工程と、
第１のマスクを露光マスクとして用いて前記第１の導電層をパターニングし、ゲートを形成する工程と、
前記基板の上方に誘電層を形成し、前記ゲートを覆う工程と、
前記誘電層の上方に半導体材料層および第２の導電層を順次形成する工程と、
第２のマスクを露光マスクとして用いて前記第２の導電層をパターニングし、ピクセル電極を形成する工程と、
前記第１のマスクを露光マスクとして用いて前記基板の上方に第１のパターニングされたフォトレジスト層を形成することにより、前記ゲートの上側の半導体材料層を保護する工程と、
前記ピクセル電極および前記第１のパターニングされたフォトレジスト層をエッチングマスクとして用いて前記半導体材料層をパターニングして半導体層を形成する工程と、
前記第１のパターニングされたフォトレジスト層を除去する工程と、
前記基板の上方に第３の導電層を形成する工程と、
第３のマスクを露光マスクとして用いて前記第３の導電層をパターニングしてソース／ドレインを形成する工程であって、該ドレインは前記ピクセル電極と電気的に接続される工程と、
を包含する方法。
【請求項２】
前記半導体層を形成する工程は、前記ピクセル電極および前記第１のパターニングされたフォトレジスト層をエッチングマスクとして用いて前記誘電層をパターニングし、前記基板の一部を露出する工程を包含する、請求項１に記載のピクセル構造を作製する方法。
【請求項３】
前記ピクセル電極を形成する工程は、コンタクト溝を形成し、前記半導体材料層の一部を露出する工程を包含し、該コンタクト溝は、前記半導体層を形成する工程の後、前記誘電層の一部を露出するように形成される、請求項１に記載のピクセル構造を作製する方法。
【請求項４】
前記第２のマスクを用いて前記第２の導電層をパターニングする工程は、
前記第２のマスクを用いて前記第２の導電層に第２のパターニングされたフォトレジスト層を形成する工程と、
前記半導体材料層を形成する工程の後に該半導体材料層上にオーミックコンタクト層を形成する工程、および
前記ピクセル電極を形成する工程の後に前記第２のパターニングされたフォトレジスト層をマスクとして該オーミックコンタクト層をパターニングし、該半導体材料層の一部を露出する工程をさらに包含する、請求項１に記載のピクセル構造を作製する方法。
【請求項５】
ピクセル構造を作製する方法であって、
基板上に第１の導電層を形成する工程と、
第１のマスクを露光マスクとして用いて前記第１の導電層をパターニングし、ゲートを形成する工程と、
前記基板の上方に誘電層を形成し、前記ゲートを覆う工程と、
前記誘電層上に半導体材料層を形成する工程と、
前記第１のマスクを露光マスクとして用いて前記半導体材料層をパターニングし、前記誘電層上に半導体層を形成する工程と、
前記基板の上方に第２の導電層を形成する工程と、
第２のマスクを露光マスクとして用いて前記第２の導電層をパターニングし、前記基板の上方にソース／ドレインを形成する工程と、
前記基板の上方に第３の導電層を形成する工程と、
第３のマスクを露光マスクとして用いて前記第３の導電層をパターニングし、前記基板の上方にピクセル電極を形成する工程であって、該ピクセル電極は該ドレインと電気的に接続される工程と、
を包含する方法。
【請求項６】
前記半導体材料層をパターニングする工程は、
前記半導体材料層を形成する工程の後に該半導体材料層上にオーミックコンタクト層を形成する工程と、
前記第１のマスクを用いて前記半導体材料層上にパターニングされたフォトレジスト層を形成する工程と、
該半導体材料層をパターニングする工程の前に前記パターニングされたフォトレジスト層をエッチングマスクとして用いて該オーミックコンタクト層をパターニングする工程と、
前記パターニングされたフォトレジスト層をエッチングマスクとして用いて前記半導体材料層をパターニングし、前記半導体層を形成する工程と、
前記パターニングされたフォトレジスト層を除去する工程と、
を包含する、請求項５に記載のピクセル構造を作製する方法。
【請求項７】
前記ソース／ドレインを形成する工程は、該ソース／ドレインをエッチングマスクとして用いて前記誘電層をパターニングし、前記基板の一部を露出する工程をさらに包含する、請求項５に記載のピクセル構造を作製する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はピクセル構造を作製する方法に関し、より詳細には、相対的に少数のマスクを用いてピクセル構造を作製する方法に関する。
【背景技術】
【０００２】
情報技術の近代化の過程において、種々のディスプレイが携帯電話、ノートパソコン、デジタルカメラおよび携帯情報端末（ＰＤＡ）等の民生用電子機器に広 く用いられてきた。これらのディスプレイのうち、液晶ディスプレイ（ＬＣＤ）および有機エレクトロルミネッセンスディスプレイ（ＯＥＬＤ）が、それらの軽 量、小型および低消費電力という利点のために市場で主流となっている。ＬＣＤおよびＯＥＬＤの両方の作製プロセスは、半導体プロセスにより基板の上方にピ クセル構造配列を形成することを含む。
【０００３】
図１Ａ〜図１Ｇは従来のピクセル構造作製の流れを断面的に示す。まず、図１Ａを参照して、第１のマスク（図示せず）を用いて基板１０上にゲート２０を形 成する。図１Ｂを参照して、基板１０の上方に第１の誘電層３０を形成し、ゲート２０を覆う。図１Ｃを参照して、第２のマスク（図示せず）を用いて第１の誘 電層３０上にチャネル層４０を形成する。図１Ｄを参照して、第３のマスク（図示せず）を用いてチャネル層４０上にソース５０およびドレイン６０を順次形成 する。図１Ｅを参照して、基板１０の上方に第２の誘電層７０を形成し、チャネル層４０、ソース５０およびドレイン６０を覆う。図１Ｆを参照して、第４のマ スク（図示せず）を用いて第２の誘電層７０にコンタクトホールＨを形成する。図１Ｇを参照して、次に、第５のマスク（図示せず）を用いて第２の誘電層７０ 上にピクセル電極８０を形成する。ピクセル電極８０の一部はコンタクトホールＨに充填され、ドレイン６０と電気的に接続される。このようにして、ピクセル 構造９０の製造が完了する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、上記ピクセル構造９０は５つのマスク処理および多数の処理工程を必要とし、製造時間が相対的に長い。処理工程が多いため、ピクセル構造９０に欠陥が生じる可能性があり、また製造歩留まりが大きく低下し、全体的な製造コストが大きく増加する可能性がある。
【０００５】
これに鑑みて、本発明の１つの目的は、比較的に少ないマスク処理工程を用いるピクセル構造の作製方法を提供することである。
【０００６】
本発明の他の目的は、マスク処理工程の数が比較的に低減されたピクセル構造の作製方法を提供することである。
【課題を解決するための手段】
【０００７】
上述したまたは他の目的を達成するために、本発明はピクセル構造の作製方法を提供する。このピクセル構造の作製方法は次の工程を含む。まず、基板上に第１の導電層を形成する。第１のマスクを露光マスクとして用いて第１の導電層をパターニングしてゲートを形成する。次に、基板の上方に誘電層を形成し、ゲートを覆う。誘電層の上方に半導体材料層および第２の導電層を順次形成する。次に、第２のマスクを露光マスクとして用いて第２の導電層をパターニングし、ピクセル電極を形成する。第１のマスクを露光マスクとして再度用いて基板の上方にパターニングされたフォトレジスト層を形成し、ゲートの上側の半導体材料層を保護する。次に、ピクセル電極およびパターニングされたフォトレジスト層をマスクとして用いて半導体材料層をパターニングして半導体層を形成する。次いで、基板の上方に第３の導電層を形成する。第３のマスクを露光マスクとして用いて第３の導電層をパターニングしてソース／ドレインを形成する。ドレインはピクセル電極と電気的に接続される。
【０００８】
本発明の１つの実施形態では、半導体層を形成する工程は、ピクセル電極およびパターニングされたフォトレジスト層をマスクとして用いて誘電層をパターニングし、基板の一部を露出することをさらに含む。
【０００９】
本発明の１つの実施形態では、ピクセル電極を形成する工程は、コンタクト溝を形成して、半導体材料層の一部を露出することをさらに含み、半導体層を形成した後、コンタクト溝は誘電層の一部を露出する。
【００１０】
本発明の１つの実施形態では、上記方法は、半導体材料層を形成した後に半導体材料層上にオーミック（ohmic）コンタクト層を形成すること、およびピクセル電極を形成した
後にオーミックコンタクト層をパターニングし、半導体材料層の一部を露出することをさらに含む。
【００１１】
本発明は、さらに、ピクセル構造の作製方法を提供する。このピクセル構造の作製方法は次の工程を含む。まず、基板上に第１の導電層を形成する。第１のマスクを露光マスクとして用いて第１の導電層をパターニングしてゲートを形成する。次に、基板の上方に誘電層を形成し、ゲートを覆う。誘電層上に半導体材料層を形成する。第１のマスクを露光マスクとして再度用いて半導体材料層をパターニングして誘電層上に半導体層を形成する。次に、基板の上方に第２の導電層を形成する。第２のマスクを露光マスクとして用いて 第２の導電層をパターニングして基板の上方にソース／ドレインを形成する。次に、基板の上方に第３の導電層を形成する。第３のマスクを露光マスクとして用いて第３の導電層をパターニングして基板の上方にピクセル電極を形成し、ピクセル電極をドレインと電気的に接続する。
【００１２】
本発明の１つの実施形態では、半導体材料層をパターニングする工程は次の手順を含む。まず、第１のマスクを用いて半導体材料層上にパターニングされた フォトレジスト層を形成する。パターニングされたフォトレジスト層をマスクとして用いて半導体材料層をパターニングして半導体層を形成する。次いで、パ ターニングされたフォトレジスト層を除去する。また、上記方法は、半導体材料層を形成した後に半導体材料層上にオーミックコンタクト層を形成すること、お よび半導体材料層をパターニングする前にパターニングされたフォトレジスト層をマスクとして用いてオーミックコンタクト層をパターニングすることをさらに 含む。
【００１３】
本発明の１つの実施形態では、ソース／ドレインを形成する工程は、ソース／ドレインをマスクとして用いて誘電層をパターニングし、基板の一部を露出することをさらに含む。
【発明の効果】
【００１４】
要約すると、本発明により提供されるピクセル構造の作製方法は、マスク処理を４つしか用いず、２つのマスク工程が同じマスクを利用する。よって、製造コ ストを効果的に低減するだけでなく、製造効率を効果的に上げることができる。このピクセル構造の作製方法は比較的に少数のマスク工程しか必要としないた め、製造歩留まりを効果的に上げることができる。
【００１５】
本発明の上記および他の目的、特徴ならびに利点をより理解し易くするために、下記において、好適な実施形態を添付の図面を用いてより詳細に説明する。
【発明を実施するための最良の形態】
【００１６】
（第１の実施形態）
図２Ａ〜図２Ｎは第１の実施形態によるピクセル構造の作製方法を断面図で示す。まず、図２Ａ〜図２Ｄを参照して、本実施形態のピクセル構造を作製する方 法は、下部ゲートを有する薄膜トランジスタ用のピクセル構造を作製するために用いることができる。この作製方法は次の工程を含む。まず、第１のマスクＭ１ を用いて基板１０上にゲート１１２を形成する。基板１０は、例えば、ガラス基板、石英基板または適切な材料を用いた任意の基板である。図２Ａに示すよう に、ゲート１１２を形成する方法は、例えば、物理的蒸着法（ＰＶＤ）またはスパッタリングもしくは蒸着等の任意の適切な方法により基板１０上に第１の導電 層１１０を形成することを含み、ここで、第１の導電層１１０は、例えば、Ａｌ、Ｍｏ、ＭｏＮ、Ｔｉ、ＴｉＮ、Ｃｒ、ＣｒＮまたは任意の適切な材料からな る。１つの実施形態では、第１の導電層１１０は、例えば、ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ複合層からなり、ここで、Ａｌの厚さは、例えば、５００〜１０００オ ングストロームの間であり、ＴｉおよびＴｉＮの厚さは、例えば、３００〜１０００オングストロームの間である。次に、第１の導電層１１０上にフォトレジス ト層１２０をコーティングする。フォトレジスト層１２０は、例えば、ネガティブフォトレジストである。
【００１７】
図２Ｂに示すように、第１のマスクＭ１を用いて露光処理および現像処理を順次行い、フォトレジスト層１２２を形成する。次に、図２Ｃに示すように、フォ トレジスト層１２２をマスクとして用いてドライエッチングまたはウェットエッチング処理を行い、第１の導電層１１０のフォトレジスト層１２２によって覆わ れていない部分を除去する。このようにして、ゲート１１２が形成される。図２Ｄに示すように、ゲート１１２を形成した後、剥離処理を行い、フォトレジスト 層１２２を除去する。
【００１８】
図２Ｅを参照して、次に、基板１０の上方に誘電層１３０を形成し、ゲート１１２を覆う。誘電層１３０は、例えば、プラズマ強化化学蒸着法（ＰＥＣＶＤ） により３００℃より低い処理温度で、または任意の他の適切な方法により形成される。さらに、誘電層１３０は、例えば、ＳｉＮｘ、ＳｉＯｘ、ＳｉＯｘＮｙま たは任意の他の適切な材料からなり、誘電層１３０の厚さは、例えば、１５００〜３０００オングストロームの間である。
【００１９】
図２Ｆを参照して、誘電層１３０を形成した後、誘電層１３０の上方に半導体材料層１４０および第２の導電層１５０を順次形成する。本実施形態では、電気 特性を改善するために、半導体材料層１４０を形成した後に半導体材料層１４０上にオーミックコンタクト層Ｌ１を形成してもよいが、本発明はオーミックコン タクト層Ｌ１を形成することに限定されない。半導体材料層１４０を形成する方法は、例えば、化学蒸着法または他の適切な方法により行われる。半導体材料層 １４０は、例えば、アモルファスシリコン（α−Ｓｉ）、ポリシリコンまたは任意の他の適切な材料からなる。オーミックコンタクト層Ｌ１は、化学蒸着法また は任意の他の適切な方法により形成してもよい。オーミックコンタクト層Ｌ１は、例えば、Ｎ型ドープアモルファスシリコンまたは任意の他の適切な材料からな る。第２の導電層１５０は、真空スパッタリングまたは任意の他の適切な方法により形成してもよい。第２の導電層１５０は、例えば、インジウムスズ酸化物 （ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）または任意の他の適切な材料からなる。
【００２０】
図２Ｇ〜図２Ｉを参照して、次に、第２のマスクＭ２を用いて第２の導電層１５０をパターニングしてピクセル電極１５２を形成する。図２Ｇに示すように、 ピクセル電極１５２は、例えば次のように形成してもよい。まず、第２の導電層１５０上にフォトレジスト層（図示せず）をコーティングする。第２のマスク Ｍ２を用いてフォトレジスト層をエッチングし、パターニングされたフォトレジスト層１６２を形成する。次いで、図２Ｈに示すように、パターニングされたフォトレジスト層１６２をマスクとして用いて第２の導電層１５０をエッチングし、第２の導電層をパターニングして、ピクセル電極１５２を形成する。ピクセル電極１５２の形成中に、コンタクト溝Ｈを形成して半導体材料層１４０の一部を露出してもよい。図２Ｉに示すように、ピクセル電極１５２を形成した後、まず、ドライエッチ ング処理を行ってオーミックコンタクト層Ｌ１をパターニングし、次いで、剥離処理を行ってフォトレジスト層１６２を除去する。なお、本実施形態では、コンタクト溝Ｈおよびピクセル電極１５２を同時に形成するが、コンタクト溝Ｈをピクセル電極１５２と同時に形成する必要がないことに特に留意されたい。
【００２１】
図２Ｊを参照して、第１のマスクＭ１を再度用いて基板１０の上方にパターニングされたフォトレジスト層１７２を形成し、保護ゲート１１２の上側の半導体材料層１４０を保護する。パターニングされたフォトレジスト層１７２は、次の処理により形成してもよい。まず、半導体材料層１４０およびピクセル電極１５２上にフォトレジスト層（図示せず）をコーティングする。次に、第１のマスクＭ１をマスクとして用いてフォトレジスト層をエッチングし、パターニング されたフォトレジスト層１７２を形成する。
【００２２】
図２Ｋおよび図２Ｌを参照して、ピクセル電極１５２およびパターニングされたフォトレジスト層１７２をマスクとして用いて半導体材料層１４０をパターニ ングして半導体層１４２を形成する。ドライエッチングまたはウェットエッチング処理を行い、誘電層１３０の一部がコンタクト溝Ｈにより露出されるよう に半導体材料層１４０をパターニングして半導体層１４２を形成してもよい。次に、ピクセル電極１５２およびパターニングされたフォトレジスト層１７２をマ スクとして用いてエッチング処理を行い、基板１０の一部が露出されるように誘電層１３０をパターニングする。次いで、図２Ｌに示すように、剥離処理を行 い、パターニングされたフォトレジスト層１７２を除去する。なお、誘電層１３０をパターニングするためのエッチング処理は任意の処理であり、必ずしも必要 ではないことにも留意されたい。
【００２３】
図２Ｍ〜図２Ｎを参照して、第３のマスクＭ３を用いて基板１０の上方にソース１８２およびドレイン１８４を形成する。図２Ｍに示すように、ソース１８２ およびドレイン１８４を形成する方法を次に説明する。まず、基板１０の上方に第３の導電層１８０を堆積し、半導体層１４２、ピクセル電極１５２および基板 １０の一部を覆う。次に、第３の導電層１８０上にフォトレジスト層（図示せず）をコーティングする。第３のマスクＭ３をエッチングマスクとして用いてフォ トレジスト層をエッチングし、パターニングされたフォトレジスト層１９２を形成する。図２Ｎに示すように、パターニングされたフォトレジスト層１９２をマ スクとして用いて第３の導電層１８０の一部をエッチングし、次いで、パターニングされたフォトレジスト層１９２を除去してソース１８２およびドレイン １８４を形成する。ここで、ドレイン１８４がピクセル電極１５２に電気的に接続された薄膜トランジスタＴ１が形成される。このようにして、ピクセル構造 １００の製造が完了する。
【００２４】
従って、本発明の１つの実施形態によるピクセル構造の作製方法では、マスク工程を４つしか用いず、それら４つのマスク工程のうち２つのマスク工程が同じ マスクを用いる。よって、ピクセル構造の製造コストが大きく低減され、製造歩留まりが大きく増加する。さらに、製造効率が大きく上がる。
【００２５】
本実施形態のピクセル構造の作製方法はまた、端子構造の作製にも用いることができる。図３Ａ〜図３Ｃは、それぞれ、異なる端子構造２００、３００、 ４００を示す。これらの端子構造２００、３００、４００は、例えば、ボンディングパッド、内部ショートリングまたは任意の他の素子として、能動素子配列基 板（図示せず）の配線領域に用いることができる。さらに、端子構造２００、３００、４００の構成は、マスクのデザインに応じて変化し得る。なお、端子構造 ２００の金属配線２１０、２２０および透明配線２３０は、それぞれ、ピクセル構造１００のゲート１１２、ソース１８２およびピクセル電極１５２の形成と同時に形成されることに留意されたい。同様に、端子構造３００の金属配線３１０および透明配線３２０は、ピクセル構造１００のゲート１１２およ びピクセル電極１５２の形成と同時に形成される。端子構造４００の金属配線４１０および透明配線４２０は、ピクセル構造１００のソース１８２およびピクセ ル電極１５２の形成と同時に形成される。
【００２６】
（第２の実施形態）
図４Ａ〜図４Ｋは、第２の実施形態によるピクセル構造の断面図を示す。図４Ａを参照して、本実施形態のピクセル構造を作製する方法は次の工程を含む。ま ず、第１のマスクＭ１を用いて基板１０上にゲート１１２を形成し、基板１０の上方に誘電層１３０を形成し、ゲート１１２を覆う。第１のマスクＭ１および基 板１０は第１の実施形態で説明したものと同じであり、ゲート１１２および誘電層１３０の作成方法、材料および厚さは第１の実施形態で説明したものと同じである。
【００２７】
図４Ｂ〜図４Ｅを参照して、次に、第１のマスクＭ１を再度用いて誘電層１３０上に半導体層５１２を形成する。半導体層５１２を形成する方法は次の工程を 含む。まず、図４Ｂに示すように、誘電層１３０上にまず半導体材料層５１０を形成し、半導体材料層５１０上にフォトレジスト層（図示せず）を形成し、第１ のマスクＭ１をマスクとして用いてフォトレジスト層をエッチングし、パターニングされたフォトレジスト層５２２を形成する。次いで、図４Ｃに示すように、 パターニングされたフォトレジスト層５２２をマスクとして用いてエッチング処理を行って半導体材料層５１０をパターニングし、半導体層５１２を形成する。 続いて、剥離処理を行い、パターニングされたフォトレジスト層５２２を除去する。なお、半導体材料層５１０を形成した後、半導体材料層５１０上にオーミッ クコンタクト層Ｌ２を形成することに留意されたい。半導体材料層５１０をパターニングする前に、パターニングされたフォトレジスト層５２２をマスクとして 用いてオーミックコンタクト層Ｌ２をパターニングする。
【００２８】
図４Ｄ〜図４Ｅを参照して、第２のマスクＭ４を用いて基板の上方にソース５３２およびドレイン５３４を形成する。図４Ｄに示すように、ソース５３２およ びドレイン５３４を形成する方法を次に説明する。まず、誘電層１３０および半導体層５１２上に第２の導電層５３０を堆積し、第２の導電層５３０上にフォト レジスト層（図示せず）をコーティングする。第２のマスクＭ４をマスクとして用いてフォトレジスト層をエッチングし、パターニングされたフォトレジスト層 ５４２を形成する。次に、図４Ｅに示すように、パターニングされたフォトレジスト層５４２をマスクとして用いてエッチング処理を行って第２の導電層５３０ の一部を除去し、ソース５３２およびドレイン５３４を形成する。ソース５３２およびドレイン５３４を形成した後、剥離処理を行い、パターニングされたフォ トレジスト層５４２を除去する。なお、ソース５３２およびドレイン５３４を形成する工程は、ソース５３２およびドレイン５３４をマスクとして用いてエッチ ング処理を行い、誘電層１３０をパターニングし、基板１０の一部を露出することをさらに含むことに留意されたい。なお、誘電層１３０をパターニングするた めのエッチング処理は任意であり、必ずしも不可欠ではないことに留意されたい。
【００２９】
図４Ｆ〜図４Ｇを参照して、第３のマスクＭ５を用いて基板１０の上方にピクセル電極５５２を形成する。ピクセル電極５５２はドレイン５３４と電気的に接 続される。図４Ｆに示すように、ピクセル電極５５２を形成する方法を次に説明する。まず、基板１０の上方に第３の導電層５５０を堆積し、ソース５３２、ド レイン５３４およびチャネル層５１２を覆い、第３の導電層５５０上にフォトレジスト層（図示せず）を形成する。次に、第３のマスクＭ５を用いてフォトレジ スト層をエッチングし、パターニングされたフォトレジスト層５６２を形成する。続いて、図４Ｇに示すように、パターニングされたフォトレジスト層５６２を マスクとして用いてエッチング処理を行い、第３の導電層５５０の一部を除去し、それによりピクセル電極５５２を形成する。次に、ピクセル電極５５２を形成した後、剥離処理を行い、パターニングされたフォトレジスト層５６２を除去する。このようにして、ピクセル構造５００の製造が完了する。
【００３０】
このように、本実施形態によるピクセル構造の作製方法もまたマスク工程を４つしか用いず、２つのマスク工程が同じマスクを用いる。それゆえ、製造効率が上がり、全体的な製造コストが大きく低減される。
【００３１】
本実施形態のピクセル構造を作製する方法はまた、端子構造の作製にも用いることができる。図５Ａ〜図５Ｃは、それぞれ、異なる端子構造６００、７００、 ８００を示す。なお、端子構造６００の金属配線６１０および透明配線６２０は、それぞれ、ピクセル構造５００のゲート１１２およびピクセル電極５５２の形 成と同時に形成される。同様に、端子構造７００の金属配線７１０および透明配線７２０は、ピクセル構造５００のソース５３２およびピクセル電極５５２の形 成と同時に形成され、端子構造８００の金属配線８１０、８２０は、それぞれ、ピクセル構造５００のゲート１１２およびソース５５２の形成と同時に形成され る。
【００３２】
要約すると、本発明により提供されるピクセル構造の作製方法は少なくとも以下の利点を有する。
【００３３】
１．本発明により提供されるピクセル構造の作製方法はマスク工程を４つしか用いず、２つのマスク工程が同じマスクを用いるため、マスキングコストを大きく低減することができる。
【００３４】
２．本発明により提供されるピクセル構造の作製方法はわずか４つのマスク工程を用いてピクセル構造を作製するため、製造効率を上げることができ、全体的な製造コストを低減することができる。
【００３５】
３．相対的に処理工程が少ないため、ピクセル構造の製造中に生じる欠陥の数を減少させることができ、それにより、製造歩留まりを効果的に上げることができる。
【００３６】
４．本発明により提供されるピクセル構造の作製方法は現行の処理と両立でき、さらなる処理または装置を必要としない。
【００３７】
本発明の範囲または精神から逸脱することなく本発明の構成に種々の修正および変更が可能なことは当業者には明らかである。上記に鑑みて、本発明は、この発明に対する修正および変更が特許請求の範囲およびその等価物に該当する場合にはそれらを包含するものと解釈される。
【図面の簡単な説明】
【００３８】
【図１Ａ】従来のピクセル構造の作製方法を示す断面図である。
【図１Ｂ】従来のピクセル構造の作製方法を示す断面図である。
【図１Ｃ】従来のピクセル構造の作製方法を示す断面図である。
【図１Ｄ】従来のピクセル構造の作製方法を示す断面図である。
【図１Ｅ】従来のピクセル構造の作製方法を示す断面図である。
【図１Ｆ】従来のピクセル構造の作製方法を示す断面図である。
【図１Ｇ】従来のピクセル構造の作製方法を示す断面図である。
【図２Ａ】本発明の第１の実施形態によるピクセル構造の作製方法を示す断面図である。
【図２Ｂ】本発明の第１の実施形態によるピクセル構造の作製方法を示す断面図である。
【図２Ｃ】本発明の第１の実施形態によるピクセル構造の作製方法を示す断面図である。
【図２Ｄ】本発明の第１の実施形態によるピクセル構造の作製方法を示す断面図である。
【図２Ｅ】本発明の第１の実施形態によるピクセル構造の作製方法を示す断面図である。
【図２Ｆ】本発明の第１の実施形態によるピクセル構造の作製方法を示す断面図である。
【図２Ｇ】本発明の第１の実施形態によるピクセル構造の作製方法を示す断面図である。
【図２Ｈ】本発明の第１の実施形態によるピクセル構造の作製方法を示す断面図である。
【図２Ｉ】本発明の第１の実施形態によるピクセル構造の作製方法を示す断面図である。
【図２Ｊ】本発明の第１の実施形態によるピクセル構造の作製方法を示す断面図である。
【図２Ｋ】本発明の第１の実施形態によるピクセル構造の作製方法を示す断面図である。
【図２Ｌ】本発明の第１の実施形態によるピクセル構造の作製方法を示す断面図である。
【図２Ｍ】本発明の第１の実施形態によるピクセル構造の作製方法を示す断面図である。
【図２Ｎ】本発明の第１の実施形態によるピクセル構造の作製方法を示す断面図である。
【図３Ａ】端子構造の断面図である。
【図３Ｂ】端子構造の断面図である。
【図３Ｃ】端子構造の断面図である。
【図４Ａ】第２の実施形態によるピクセル構造の作製方法を示す断面図である。
【図４Ｂ】第２の実施形態によるピクセル構造の作製方法を示す断面図である。
【図４Ｃ】第２の実施形態によるピクセル構造の作製方法を示す断面図である。
【図４Ｄ】第２の実施形態によるピクセル構造の作製方法を示す断面図である。
【図４Ｅ】第２の実施形態によるピクセル構造の作製方法を示す断面図である。
【図４Ｆ】第２の実施形態によるピクセル構造の作製方法を示す断面図である。
【図４Ｇ】第２の実施形態によるピクセル構造の作製方法を示す断面図である。
【図５Ａ】端子構造の断面図である。
【図５Ｂ】端子構造の断面図である。
【図５Ｃ】端子構造の断面図である。
【符号の説明】
【００３９】
１０  基板
１００，５００  ピクセル構造
１１０  第１の導電層
１１２  ゲート
１２０，１２２  フォトレジスト層
１３０  誘電層
１４０，５１０  半導体材料層
１４２，５１２  半導体層
１５０，５３０  第２の導電層
１５２，５５２  ピクセル電極
１８０  第３の導電層
１８２，５３２  ソース
１８４，５３４  ドレイン
５２２  フォトレジスト層                                                                              
【図１Ａ】
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【図１Ｂ】
0004504335.tif 000003
【図１Ｃ】
0004504335.tif 000004
【図１Ｄ】
0004504335.tif 000005
【図１Ｅ】
0004504335.tif 000006
【図１Ｆ】
0004504335.tif 000007
【図１Ｇ】
0004504335.tif 000008
【図２Ａ】
0004504335.tif 000009
【図２Ｂ】
0004504335.tif 000010
【図２Ｃ】
0004504335.tif 000011
【図２Ｄ】
0004504335.tif 000012
【図２Ｅ】
0004504335.tif 000013
【図２Ｆ】
0004504335.tif 000014
【図２Ｇ】
0004504335.tif 000015
【図２Ｈ】
0004504335.tif 000016
【図２Ｉ】
0004504335.tif 000017
【図２Ｊ】
0004504335.tif 000018
【図２Ｋ】
0004504335.tif 000019
【図２Ｌ】
0004504335.tif 000020
【図２Ｍ】
0004504335.tif 000021
【図２Ｎ】
0004504335.tif 000022
【図３Ａ】
0004504335.tif 000023
【図３Ｂ】
0004504335.tif 000024
【図３Ｃ】
0004504335.tif 000025
【図４Ａ】
0004504335.tif 000026
【図４Ｂ】
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【図４Ｃ】
0004504335.tif 000028
【図４Ｄ】
0004504335.tif 000029
【図４Ｅ】
0004504335.tif 000030
【図４Ｆ】
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【図４Ｇ】
0004504335.tif 000032
【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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