(57)【特許請求の範囲】
【請求項１】
ソースが第１の電源に電気的に接続され、ゲートに第１の入力信号が入力される第１のＭＯＳトランジスタと、
ソースが前記第１の電源に電気的に接続され、ゲートに前記第１の入力信号の反転信号である第２の入力信号が入力される、前記第１のＭＯＳトランジスタと同じ導電形式の第２のＭＯＳトランジスタと、
ドレインが前記第１のＭＯＳトランジスタのドレインに電気的に接続され、ゲートに前記第１の入力信号が入力される、前記第１のＭＯＳトランジスタとは逆の導電形式である第３のＭＯＳトランジスタと、
ドレインが前記第２のＭＯＳトランジスタのドレインに電気的に接続され、ゲートに前記第２の入力信号が入力される、前記第３のＭＯＳトランジスタと同じ導電形式の第４のＭＯＳトランジスタと、
ドレインが前記第３のＭＯＳトランジスタのソースに電気的に接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに電気的に接続される、前記第３のＭＯＳトランジスタと同じ導電形式の第５のＭＯＳトランジスタと、
ドレインが前記第４のＭＯＳトランジスタのソースに電気的に接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに電気的に接続される、前記第３のＭＯＳトランジスタと同じ導電形式の第６のＭＯＳトランジスタと、
ドレインが前記第５のＭＯＳトランジスタのソースに電気的に接続され、ソースが第２の電源に電気的に接続される、前記第１のＭＯＳトランジスタと逆の導電形式の第７のＭＯＳトランジスタを有する電圧調節回路と、
ドレインが前記第６のＭＯＳトランジスタのソースに電気的に接続され、ソースが前記第２の電源に電気的に接続される、前記第１のＭＯＳトランジスタと逆の導電形式の第８のＭＯＳトランジスタを有する電圧調節回路と、
を有し、
前記第７のＭＯＳトランジスタのゲートと前記第７のＭＯＳトランジスタの前記ドレインが電気的に接続され、
前記第８のＭＯＳトランジスタのゲートと前記第８のＭＯＳトランジスタの前記ドレインが電気的に接続されることを特徴とするレベルシフタ。
【請求項２】
ソースが第１の電源に電気的に接続され、ゲートに第１の入力信号が入力される第１のＭＯＳトランジスタと、
ソースが前記第１の電源に電気的に接続され、ゲートに前記第１の入力信号の反転信号である第２の入力信号が入力される、前記第１のＭＯＳトランジスタと同じ導電形式の第２のＭＯＳトランジスタと、
ドレインが前記第１のＭＯＳトランジスタのドレインに電気的に接続され、ゲートに前記第１の入力信号が入力される、前記第１のＭＯＳトランジスタとは逆の導電形式である第３のＭＯＳトランジスタと、
ドレインが前記第２のＭＯＳトランジスタのドレインに電気的に接続され、ゲートに前記第２の入力信号が入力される、前記第３のＭＯＳトランジスタと同じ導電形式の第４のＭＯＳトランジスタと、
ドレインが前記第３のＭＯＳトランジスタのソースに電気的に接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに電気的に接続される、前記第３のＭＯＳトランジスタと同じ導電形式の第５のＭＯＳトランジスタと、
ドレインが前記第４のＭＯＳトランジスタのソースに電気的に接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに電気的に接続される、前記第３のＭＯＳトランジスタと同じ導電形式の第６のＭＯＳトランジスタと、
ソースが前記第５のＭＯＳトランジスタのソースに電気的に接続され、ドレインが第２の電源に電気的に接続される、前記第１のＭＯＳトランジスタと同じ導電形式である第７のＭＯＳトランジスタを有する電圧調節回路と、
ソースが前記第６のＭＯＳトランジスタのソースに電気的に接続され、ドレインが前記第２の電源に電気的に接続される、前記第１のＭＯＳトランジスタと同じ導電形式である第８のＭＯＳトランジスタを有する電圧調節回路と、
を有し、
前記第７のＭＯＳトランジスタのゲートと前記第７のＭＯＳトランジスタの前記ドレインが電気的に接続され、
前記第８のＭＯＳトランジスタのゲートと前記第８のＭＯＳトランジスタの前記ドレインが電気的に接続されることを特徴とするレベルシフタ。
【請求項３】
ソースが第１の電源に電気的に接続され、ゲートに第１の入力信号が入力される第１のＭＯＳトランジスタと、
ソースが前記第１の電源に電気的に接続され、ゲートに前記第１の入力信号の反転信号である第２の入力信号が入力される、前記第１のＭＯＳトランジスタと同じ導電形式の第２のＭＯＳトランジスタと、
ドレインが前記第１のＭＯＳトランジスタのドレインに電気的に接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに電気的に接続される、前記第１のＭＯＳトランジスタとは逆の導電形式である第３のＭＯＳトランジスタと、
ドレインが前記第２のＭＯＳトランジスタのドレインに電気的に接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに電気的に接続される、前記第３のＭＯＳトランジスタと同じ導電形式の第４のＭＯＳトランジスタと、
ドレインが前記第３のＭＯＳトランジスタのドレインに電気的に接続され、ソースが第２の電源に電気的に接続される、前記第１のＭＯＳトランジスタと逆の導電形式の第５のＭＯＳトランジスタを有する電圧調節回路と、
ドレインが前記第４のＭＯＳトランジスタのドレインに電気的に接続され、ソースが前記第２の電源に電気的に接続される、前記第１のＭＯＳトランジスタと逆の導電形式の第６のＭＯＳトランジスタを有する電圧調節回路と、
を有し、
前記第５のＭＯＳトランジスタのゲートと前記第５のＭＯＳトランジスタの前記ドレインが電気的に接続され、
前記第６のＭＯＳトランジスタのゲートと前記第６のＭＯＳトランジスタの前記ドレインが電気的に接続されることを特徴とするレベルシフタ。
【請求項４】
ソースが第１の電源に電気的に接続され、ゲートに第１の入力信号が入力される第１のＭＯＳトランジスタと、
ソースが前記第１の電源に電気的に接続され、ゲートに前記第１の入力信号の反転信号である第２の入力信号が入力される、前記第１のＭＯＳトランジスタと同じ導電形式の第２のＭＯＳトランジスタと、
ドレインが前記第１のＭＯＳトランジスタのドレインに電気的に接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに電気的に接続される、前記第１のＭＯＳトランジスタとは逆の導電形式である第３のＭＯＳトランジスタと、
ドレインが前記第２のＭＯＳトランジスタのドレインに電気的に接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに電気的に接続される、前記第３のＭＯＳトランジスタと同じ導電形式の第４のＭＯＳトランジスタと、
ソースが前記第３のＭＯＳトランジスタのソースに電気的に接続され、ドレインが第２の電源に電気的に接続される、前記第１のＭＯＳトランジスタと同じ導電形式である第５のＭＯＳトランジスタを有する電圧調節回路と、
ソースが前記第４のＭＯＳトランジスタのソースに電気的に接続され、ドレインが前記第２の電源に電気的に接続される、前記第１のＭＯＳトランジスタと同じ導電形式である第６のＭＯＳトランジスタを有する電圧調節回路と、
を有し、
前記第５のＭＯＳトランジスタのゲートと前記第５のＭＯＳトランジスタの前記ドレインが電気的に接続され、
前記第６のＭＯＳトランジスタのゲートと前記第６のＭＯＳトランジスタの前記ドレインが電気的に接続されることを特徴とするレベルシフタ。
【請求項５】
ソースが第１の電源に電気的に接続され、ゲートに第１の入力信号が入力され、ドレインが第２の電源に電気的に接続される第１のＭＯＳトランジスタと、
ソースが前記第１の電源に電気的に接続され、ゲートに前記第１の入力信号の反転信号である第２の入力信号が入力され、ドレインが前記第２の電源に電気的に接続される、前記第１のＭＯＳトランジスタと同じ導電形式の第２のＭＯＳトランジスタと、
ドレインが前記第１の電源に電気的に接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに電気的に接続され、ソースが前記第２の電源に電気的に接続される、前記第１のＭＯＳトランジスタと逆の導電形式である第３のＭＯＳトランジスタと、
ドレインが前記第１の電源に電気的に接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに電気的に接続され、ソースが前記第２の電源に電気的に接続される、前記第３のＭＯＳトランジスタと同じ導電形式である第４のＭＯＳトランジスタと、
ソースが前記第２の電源に電気的に接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに電気的に接続され、前記第１のＭＯＳトランジスタと逆の導電形式の第５のＭＯＳトランジスタを有する電圧調節回路と、
ソースが前記第２の電源に電気的に接続され、ドレインが前記第２のＭＯＳトランジスタのドレインに電気的に接続される、前記第１のＭＯＳトランジスタと逆の導電形式の第６のＭＯＳトランジスタを有する電圧調節回路と、
を有し、
前記第５のＭＯＳトランジスタのゲートと前記第５のＭＯＳトランジスタの前記ドレインが電気的に接続され、
前記第６のＭＯＳトランジスタのゲートと前記第６のＭＯＳトランジスタの前記ドレインが電気的に接続されることを特徴とするレベルシフタ。
【請求項６】
ソースが第１の電源に電気的に接続され、ゲートに第１の入力信号が入力され、ドレインが第２の電源に電気的に接続される第１のＭＯＳトランジスタと、
ソースが前記第１の電源に電気的に接続され、ゲートに前記第１の入力信号の反転信号である第２の入力信号が入力され、ドレインが前記第２の電源に電気的に接続される、前記第１のＭＯＳトランジスタと同じ導電形式の第２のＭＯＳトランジスタと、
ドレインが前記第１の電源に電気的に接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに電気的に接続され、ソースが前記第２の電源に電気的に接続される、前記第１のＭＯＳトランジスタと逆の導電形式である第３のＭＯＳトランジスタと、
ドレインが前記第１の電源に電気的に接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに電気的に接続され、ソースが前記第２の電源に電気的に接続される、前記第３のＭＯＳトランジスタと同じ導電形式である第４のＭＯＳトランジスタと、
ドレインが前記第２の電源に電気的に接続され、ソースが前記第１のＭＯＳトランジスタのドレインに電気的に接続され、前記第１のＭＯＳトランジスタと同じ導電形式の第５のＭＯＳトランジスタを有する電圧調節回路と、
ドレインが前記第２の電源に電気的に接続され、ソースが前記第２のＭＯＳトランジスタのドレインに電気的に接続され、前記第１のＭＯＳトランジスタと同じ導電形式の第６のＭＯＳトランジスタを有する電圧調節回路と、
を有し、
前記第５のＭＯＳトランジスタのゲートと前記第５のＭＯＳトランジスタの前記ドレインが電気的に接続され、
前記第６のＭＯＳトランジスタのゲートと前記第６のＭＯＳトランジスタの前記ドレインが電気的に接続されることを特徴とするレベルシフタ。
【請求項７】
前記第１及び第２の入力信号が有する第１の電圧振幅を第２の電圧振幅に変換して前記第１のＭＯＳトランジスタのドレイン、または前記第２のＭＯＳトランジスタのドレインの少なくとも一方から出力することを特徴とする請求項１乃至請求項６のいずれか一項に記載のレベルシフタ。
【請求項８】
液晶を用いる画像表示装置であって、請求項１乃至請求項７のいずれか一項に記載のレベルシフタを駆動回路に用いる画像表示装置。
【請求項９】
エレクトロルミネッセンスを用いる画像表示装置であって、請求項１乃至請求項７のいずれか一項に記載のレベルシフタを駆動回路に用いる画像表示装置。
【請求項１０】
請求項１乃至請求項７のいずれか一項に記載のレベルシフタを有する携帯電話。
【請求項１１】
請求項１乃至請求項７のいずれか一項に記載のレベルシフタを有するビデオカメラ。
【請求項１２】
請求項１乃至請求項７のいずれか一項に記載のレベルシフタを有するパーソナルコンピュータ。
【請求項１３】
請求項１乃至請求項７のいずれか一項に記載のレベルシフタを有するヘッドマウントディスプレイ。
【請求項１４】
請求項１乃至請求項７のいずれか一項に記載のレベルシフタを有するテレビ。
【請求項１５】
請求項１乃至請求項７のいずれか一項に記載のレベルシフタを有する携帯書籍。
【請求項１６】
請求項１乃至請求項７のいずれか一項に記載のレベルシフタを有するＤＶＤプレーヤー。
【請求項１７】
請求項１乃至請求項７のいずれか一項に記載のレベルシフタを有するデジタルカメラ。
【請求項１８】
請求項１乃至請求項７のいずれか一項に記載のレベルシフタを有するプロジェクター。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、マトリクス状に配置されたスイッチング素子と画素により映像などの情報の表示を行なう画像表示装置（アクティブマトリクス型画像表示装置）の駆動回路に用いられるレベルシフタに関する。
【０００３】
【従来の技術】
近年、半導体製造技術の微細化が進み、また、携帯機器用ＬＳＩなどのように低消費電力が要求されるようになり３．３Ｖといった低電源電圧駆動のＬＳＩが主流になっている。
【０００４】
一方で、携帯端末やコンピューター用モニターなどの用途として最近需要が高い液晶ディスプレイは、液晶駆動を１０〜２０Ｖの電圧振幅の信号で行うことから、その駆動回路には対応する高電源電圧で動作する回路部が少なくとも存在する。
【０００５】
従って、コントローラーＬＳＩの低電圧振幅信号と液晶ディスプレイの駆動に必要な高電圧振幅信号との間には、電圧振幅の変換を行うレベルシフタが不可欠となる。
【０００６】
従来の広く用いられているレベルシフタを図２３に示す。これは、０〜ＶＤＤ１（＞０、例えば５Ｖ）の電圧振幅の信号を、０〜ＶＤＤ２（＞ＶＤＤ１、例えば１０Ｖ）の電圧振幅の信号に変換する、つまり低電位側は固定で高電位側をシフトさせるレベルシフタである。このレベルシフタの構成は以下のようになっている。電源ＶＤＤ２に、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳＴと略す）１０１のソースおよびＰＭＯＳＴ１０２のソースをそれぞれ接続し、ＰＭＯＳＴ１０１のドレインをＰＭＯＳＴ１０３のソースへ、ＰＭＯＳＴ１０２のドレインをＰＭＯＳＴ１０４のソースへそれぞれ接続している。また、ＰＭＯＳＴ１０３のドレインをＰＭＯＳＴ１０２のゲートとＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳＴと略す）１０５のドレインへ接続し、ＰＭＯＳＴ１０４のドレインをＰＭＯＳＴ１０１のゲートとＮＭＯＳＴ１０６のドレインへ接続し、ＮＭＯＳＴ１０５のソースとＮＭＯＳＴ１０６のソースをＧＮＤ（０Ｖ）へ接続している。また、入力信号（ＩＮ）はＰＭＯＳＴ１０３とＮＭＯＳＴ１０５のゲートへ、入力信号（ＩＮ）の反転入力信号（／ＩＮ）はＰＭＯＳＴ１０４とＮＭＯＳＴ１０６のゲートへそれぞれ入力され、ＮＭＯＳＴ１０６のドレインから出力信号（ＯＵＴ）を取り出している。なお、ＮＭＯＳＴ１０５のドレインから前記出力信号（ＯＵＴ）の反転出力信号（／ＯＵＴ）を取り出すこともできる。
【０００７】
なお、本明細書においては電源電圧がＶＤＤ＃の電源を電源ＶＤＤ＃と表記する。また、５種類のの電源電圧としてＧＮＤ、ＶＤＤ１、ＶＤＤ２、ＶＤＤ３、ＶＤＤ４を取り扱うが、これらの大小関係は、
ＶＤＤ４＜ＶＤＤ３＜ＧＮＤ＜ＶＤＤ１＜ＶＤＤ２
を満たすものとする。ただし、説明を容易にするためＧＮＤは０Ｖとした。
【０００８】
次に、この従来例のレベルシフタの基本的な動作を説明する。入力信号（ＩＮ）の電位がＶＤＤ１の“Ｈｉ”の時、ＮＭＯＳＴ１０５はオンしＰＭＯＳＴ１０３はオフするので、ＰＭＯＳＴ１０２のゲートは電位がＧＮＤの“Ｌｏ”が入力されＰＭＯＳＴ１０２はオンする。一方、反転入力信号（／ＩＮ）は電位がＧＮＤの“Ｌｏ”なので、ＮＭＯＳＴ１０６はオフしＰＭＯＳＴ１０４はオンする。従って、ＰＭＯＳＴ１０２、１０４が共にオンしたことになり出力（ＯＵＴ）は、電位がシフトしてＶＤＤ２の“Ｈｉ”の状態となる。なお、ＰＭＯＳＴ１０１はオフになりＰＭＯＳＴ１０２のゲートを電位がＧＮＤの“Ｌｏ”レベルに保持することを保証する。
【０００９】
入力信号（ＩＮ）の電位がＧＮＤの“Ｌｏ”の時は、図２３に示すレベルシフタが対称構造をとることから上記と同様に理解でき、出力端子（ＯＵＴ）からは電位がＧＮＤ（０Ｖ）の“Ｌｏ”が出力される。
【００１０】
このようにして、０〜ＶＤＤ１の電圧振幅の信号は、０〜ＶＤＤ２の電圧振幅の信号に変換される。
【００１１】
次に、高電位側は固定で低電位側をシフトさせる従来例のレベルシフタを図２４に示す。これは、ＶＤＤ３（＜０）〜０の電圧振幅の信号を、ＶＤＤ４（＜ＶＤＤ３）〜０の電圧振幅の信号に変換するものである。このレベルシフタの構成は以下のようになっている。電源ＶＤＤ４に、ＮＭＯＳＴ１０７のソースおよびＮＭＯＳＴ１０８のソースをそれぞれ接続し、ＮＭＯＳＴ１０７のドレインをＮＭＯＳＴ１０９のソースへ、ＮＭＯＳＴ１０８のドレインをＮＭＯＳＴ１１０のソースへそれぞれ接続している。また、ＮＭＯＳＴ１０９のドレインをＮＭＯＳＴ１０８のゲートとＰＭＯＳＴ１１１のドレインへ接続し、ＮＭＯＳＴ１１０のドレインをＮＭＯＳＴ１０７のゲートとＰＭＯＳＴ１１２のドレインへ接続し、ＰＭＯＳＴ１１１のソースとＰＭＯＳＴ１１２のソースをそれぞれＧＮＤ（０Ｖ）へ接続している。また、入力信号（ＩＮ）はＮＭＯＳＴ１０９とＰＭＯＳＴ１１１のゲートへ、入力信号（ＩＮ）の反転入力信号（／ＩＮ）はＮＭＯＳＴ１１０とＰＭＯＳＴ１１２のゲートへそれぞれ入力され、ＰＭＯＳＴ１１２のドレインから出力信号（ＯＵＴ）を取り出している。なお、ＰＭＯＳＴ１１１のドレインから前記出力信号（ＯＵＴ）の反転出力信号（／ＯＵＴ）を取り出すこともできる。
【００１２】
次に、図２４で示される従来例のレベルシフタの基本的な動作を説明する。入力信号（ＩＮ）の電位がＶＤＤ３の“Ｌｏ”の時、ＰＭＯＳＴ１１１はオンしＮＭＯＳＴ１０９はオフするので、ＮＭＯＳＴ１０８のゲートは電位がＧＮＤの“Ｈｉ”が入力されＮＭＯＳＴ１０８はオンする。一方、反転入力信号（／ＩＮ）は電位がＧＮＤの“Ｈｉ”なので、ＰＭＯＳＴ１１２はオフしＮＭＯＳＴ１１０はオンする。従って、ＮＭＯＳＴ１０８、１１０が共にオンしたことになり出力（ＯＵＴ）は電位がシフトしてＶＤＤ４の“Ｌｏ”の状態となる。なお、ＮＭＯＳＴ１０７はオフになりＮＭＯＳＴ１０８のゲートを電位がＧＮＤの“Ｈｉ”レベルに保持することを保証する。
【００１３】
入力信号（ＩＮ）の電位がＧＮＤの“Ｈｉ”の時は、図２４に示すレベルシフタが対称構造をとることから上記と同様に理解でき、出力端子（ＯＵＴ）からは電位がＧＮＤの“Ｈｉ”が出力される。
【００１４】
このようにして、ＶＤＤ３〜０の電圧振幅の信号は、ＶＤＤ４〜０の電圧振幅の信号に変換される。
【００１５】
【発明が解決しようとする課題】
上記で説明した従来例のレベルシフタは、小さな電圧振幅差間のレベル変換は比較的容易に行えるが、その電圧振幅差間が大きくなればなる程レベル変換は困難になり、問題点も生じてくる。以下に、これらの問題点について説明する。
【００１６】
従来例のレベルシフタの基本的な動作は上記で簡単に説明したが、正確には変換する電圧振幅やトランジスタの特性などに依存して動作の可否や動作時間などが決まってくる。図２３に示したレベルシフタにおいて、例えば、ＶＤＤ１＝５Ｖ、ＶＤＤ２＝１５Ｖ、ＰＭＯＳＴ１０１〜１０４のしきい値電圧＝−２Ｖ、ＮＭＯＳＴ１０５および１０６のしきい値電圧＝２Ｖとする。この条件で、且つ正常動作時における定常状態の下で、入力信号（ＩＮ）が、電位が０Ｖの“Ｌｏ”から電位が５Ｖの“Ｈｉ”に変化すると、ＮＭＯＳＴ１０５はそのゲート・ソース間電圧がＮＭＯＳＴ１０５のしきい値電圧を超えるのでＮＭＯＳＴ１０５はオンする。一方、ＰＭＯＳＴ１０３のソース電位は初め１５Ｖであるので、そのゲート・ソース間電圧は−１０ＶでありＰＭＯＳＴ１０３のしきい値電圧を超え、これもオンの状態となる。ＰＭＯＳＴ１０１も初めはオン状態であるので、電源ＶＤＤ２とＧＮＤ間にＰＭＯＳＴ１０１、１０３、ＮＭＯＳＴ１０５を介して貫通電流が流れることになる。この状態は、ＰＭＯＳＴ１０１或いはＰＭＯＳＴ１０３がオフにならない限り継続する。従ってこの貫通電流を回避するために、まず、１）ＰＭＯＳＴ１０１をオフにする方法、次ぎに、２）ＰＭＯＳＴ１０３をオフにする方法、を考える。
【００１７】
１）ＰＭＯＳＴ１０１をオフにする方法
ＰＭＯＳＴ１０１をオフにするには、ＰＭＯＳＴ１０２および１０４をオンしてＰＭＯＳＴ１０２のソースに接続された電源ＶＤＤ２から電荷の供給を受けてＰＭＯＳＴ１０１のゲート電位を１３Ｖ以上にする必要がある。ここで、入力信号（ＩＮ）の反転入力信号（／ＩＮ）は、電位が０Ｖの“Ｌｏ”なので、ＮＭＯＳＴ１０６はオフ、ＰＭＯＳＴ１０４はオンになる。ＰＭＯＳＴ１０２がオンになればＮＭＯＳＴ１０６がオフなので貫通電流が流れることなく速やかにＰＭＯＳＴ１０１のゲート電位を１５Ｖまで充電できるが、そのためにはＰＭＯＳＴ１０２のゲート電位が１３Ｖより小さくなる、すなわちＰＭＯＳＴ１０２のゲートからＮＭＯＳＴ１０５を介してＧＮＤへ電荷を放電する必要がある。しかし、前述したようにＰＭＯＳＴ１０１、１０３、ＮＭＯＳＴ１０５を介して貫通電流が流れているのでＰＭＯＳＴ１０２のゲートからの放電は十分ではない。結局、貫通電流が流れた状態でＮＭＯＳＴ１０５のドレイン電位が１３Ｖより小さくなるようにＰＭＯＳＴ１０１、１０３およびＮＭＯＳＴ１０５の設計をすればＰＭＯＳＴ１０１をオフにすることができる。
【００１８】
２）ＰＭＯＳＴ１０３をオフにする方法
ＰＭＯＳＴ１０３をオフにするにはそのゲート・ソース間電圧を−２Ｖ以上にする必要がある。入力信号（ＩＮ）が５Ｖなので、ＰＭＯＳＴ１０３のゲート電位も同じく５Ｖである。したがって、ＰＭＯＳＴ１０３のソース電位を７Ｖ以下にする必要がある。この場合も、貫通電流が流れた状態でＮＭＯＳＴ１０３のソース電位が７Ｖより小さくなるようにＰＭＯＳＴ１０１、１０３およびＮＭＯＳＴ１０５の設計をすればＰＭＯＳＴ１０３をオフにすることができる。
【００１９】
いずれにしても上述した２つの方法は、貫通電流が流れてもそれをカットしレベル変換ができるようにオン抵抗などを考慮してＰＭＯＳＴ１０１、１０３、ＮＭＯＳＴ１０５を設計しなくてはならない。また、高速に動作させるには、ＰＭＯＳＴ１０１のソースに接続された電源ＶＤＤ２からＰＭＯＳＴ１０１、１０３を介してＰＭＯＳＴ１０２のゲートへ流れ込む電流を如何に抑え、ＮＭＯＳＴ１０５を介してＰＭＯＳＴ１０２のゲートからＧＮＤへ流出する電流を如何に増やすかに関わってくる。また、ＰＭＯＳＴ１０２がオンしてから出力（ＯＵＴ）を速く“Ｈｉ”に立ち上がらせるにはＰＭＯＳＴ１０２、１０４の電流駆動能力も考慮されなければならない。
【００２０】
入力信号（ＩＮ）が、電位が５Ｖの“Ｈｉ”から電位が０Ｖの“Ｌｏ”に変化する時は、ＰＭＯＳＴ１０１と１０２、ＰＭＯＳＴ１０３と１０４、ＮＭＯＳＴ１０５と１０６、それぞれの役割が入れ替わるだけなので上記で述べたことも各トランジスタを入れ替えればそのまま通用する。
【００２１】
以上により、図２３の従来例のレベルシフタについては、ＰＭＯＳＴ１０１〜１０４は最低限の電流駆動能力を持ち、ＮＭＯＳＴ１０５、１０６はＰＭＯＳＴ１０１〜１０４と較べて大きな電流駆動能力を持つように設計することがポイントとなる。これに従えば、電圧振幅差間の大きなレベル変換になればなる程、ＮＭＯＳＴ１０５や１０６はチャネル幅を長く設計すれば良いが、レベルシフタ自体が大きくなり、また、入力ゲート容量も大きくなることから上流の回路もそれにつれて大きくなり、回路の占有面積の増大を招く。
【００２２】
同様なことは、図２４の従来例のレベルシフタについてもいえる。
【００２３】
そこで、本発明は、動作の過渡期に生じる貫通電流に起因する消費電力を減少させ、大きな電圧振幅差間のレベル変換を容易にし、且つ、動作速度を向上させつつ回路の占有面積の増加を抑制するレベルシフタを新たに提供するものである。
【００２４】
【課題を解決するための手段】
本発明のある一態様によるレベルシフタは、第１の電源に接続されたソースと、第１の入力信号が入力されたゲートとを有する第１導電型式の第１のＭＯＳトランジスタと、前記第１の電源に接続されたソースと、前記第１の入力信号の反転信号である第２の入力信号が入力されたゲートとを有する、前記第１導電形式と同じ導電形式の第２のＭＯＳトランジスタと、を有する。
【００２５】
さらに、前記第１のＭＯＳトランジスタのドレインに接続されたドレインと、前記第１の入力信号が入力されたゲートとを有する、前記第１導電形式とは別の導電形式である第２導電形式の第３のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのドレインに接続されたドレインと、前記第２の入力信号が入力されたゲートとを有する、前記第２導電形式と同じ導電形式の第４のＭＯＳトランジスタと、を有する。
【００２６】
さらに、前記第３のＭＯＳトランジスタのソースに接続されたドレインと、前記第２のＭＯＳトランジスタのドレインに接続されたゲートとを有する、前記第２導電形式と同じ導電形式の第５のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタのソースに接続されたドレインと、前記第１のＭＯＳトランジスタのドレインに接続されたゲートとを有する、前記第２導電形式と同じ導電形式の第６のＭＯＳトランジスタと、を有する。
【００２７】
さらに、前記第５のＭＯＳトランジスタのソースおよび第２の電源との間に接続された第１の電圧調整回路と、前記第６のＭＯＳトランジスタのソースおよび前記第２の電源との間に接続された第２の電圧調整回路と、を有する。
【００２８】
このレベルシフタは、第１の電圧振幅の前記第１および第２の入力信号を、第２の電圧振幅の信号に変換して前記第１のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのドレインの少なくとも一方から出力する。前記２つの電圧調整回路は、レベル変換動作の過渡期における前記第５のＭＯＳトランジスタのソース電位および前記第６のＭＯＳトランジスタのソース電位を調整することで、大きな電圧振幅差間のレベル変換を容易にし上記の課題を解決する。
【００２９】
本発明の別のある一態様によるレベルシフタは、第１の電源に接続されたソースと、第１の入力信号が入力されたゲートとを有する第１導電型式の第１のＭＯＳトランジスタと、前記第１の電源に接続されたソースと、前記第１の入力信号の反転信号である第２の入力信号が入力されたゲートとを有する、前記第１導電形式と同じ導電形式の第２のＭＯＳトランジスタと、を有する。
【００３０】
さらに、前記第１のＭＯＳトランジスタのドレインに接続されたドレインと、前記第２のＭＯＳトランジスタのドレインに接続されたゲートとを有する、前記第１導電形式とは別の導電形式である第２導電形式の第３のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのドレインに接続されたドレインと、前記第１のＭＯＳトランジスタのドレインに接続されたゲートとを有する、前記第２導電形式と同じ導電形式の第４のＭＯＳトランジスタと、を有する。
【００３１】
さらに、前記第３のＭＯＳトランジスタのソースおよび第２の電源との間に接続された第１の電圧調整回路と、前記第４のＭＯＳトランジスタのソースおよび前記第２の電源との間に接続された第２の電圧調整回路と、を有する。
【００３２】
このレベルシフタは、第１の電圧振幅の前記第１および第２の入力信号を、第２の電圧振幅の信号に変換して前記第１のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのドレインの少なくとも一方から出力する。前記２つの電圧調整回路は、レベル変換動作の過渡期における前記第３のＭＯＳトランジスタのソース電位および前記第４のＭＯＳトランジスタのソース電位を調整することで、大きな電圧振幅差間のレベル変換を容易にし上記の課題を解決する。
【００３３】
上記電圧調整回路は、ドレインとゲートが接続されたＭＯＳトランジスタを有するものでもよい。
【００３４】
また、上記電圧調整回路は、不純物を添加されたシリコン層またはポリシリコン層を含む抵抗器を有するものでもよい。
【００３５】
また、上記電圧調整回路は、ゲートに定電圧を印加されたＭＯＳトランジスタを有するものでもよい。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態について，図面を参照しながら説明する。なお、従来例との比較を容易にするため、以下の実施形態の説明には従来例の各部に対応するトランジスタなどについては同一の符号を用いた。
【００３７】
[実施形態１]
本実施形態では、信号の低電位側は固定で高電位側をシフトさせる図１に示す形態のレベルシフタについて説明する。その構成は、まず電源ＶＤＤ２（＞ＶＤＤ１＞０）に、電流が流れることで電位差を発生させる素子或いは回路（以下、電圧調整回路と言う）を２つ（１０ａ、１０ｂ）接続する。電圧調整回路１０は少なくとも２つの端子を有し、その第１の端子は電源ＶＤＤ２に接続し第２の端子はＰＭＯＳＴのソースに接続する。図１においては、第１の電圧調整回路１０ａの第２の端子はＰＭＯＳＴ１０１のソースに、そして第２の電圧調整回路１０ｂの第２の端子はＰＭＯＳＴ１０２のソースにそれぞれ接続する。ＰＭＯＳＴ１０１のドレインはＰＭＯＳＴ１０３のソースへ、ＰＭＯＳＴ１０２のドレインはＰＭＯＳＴ１０４のソースへそれぞれ接続する。また、ＰＭＯＳＴ１０３のドレインはＰＭＯＳＴ１０２のゲートおよびＮＭＯＳＴ１０５のドレインへ接続し、ＰＭＯＳＴ１０４のドレインはＰＭＯＳＴ１０１のゲートおよびＮＭＯＳＴ１０６のドレインへ接続する。ＮＭＯＳＴ１０５のソースおよびＮＭＯＳＴ１０６のソースはＧＮＤ（０Ｖ）へ接続する。また、０〜ＶＤＤ１の電圧振幅である入力信号（ＩＮ）はＰＭＯＳＴ１０３およびＮＭＯＳＴ１０５のゲートへ、同じ電圧振幅である、入力信号（ＩＮ）の反転入力信号（／ＩＮ）は、ＰＭＯＳＴ１０４およびＮＭＯＳＴ１０６のゲートへそれぞれ入力され、ＮＭＯＳＴ１０６のドレインからレベル変換された出力信号（ＯＵＴ）を取り出している。なお、ＮＭＯＳＴ１０５のドレインから前記出力信号（ＯＵＴ）の反転出力信号（／ＯＵＴ）を取り出すこともできる。２つの電圧調整回路１０ａおよび１０ｂが電源ＶＤＤ２とＰＭＯＳＴ１０１および１０２のソースとの間に接続されていることが従来例と異なる。
【００３８】
これらの電圧調整回路１０ａおよび１０ｂにより、レベル変換動作の過渡期に生じる貫通電流が流れる時に、ＰＭＯＳＴ１０１および１０２のソース電位を電源電圧ＶＤＤ２より小さくし、大きな電圧振幅差間のレベル変換動作を容易にさせる。容易にレベル変換できればレベル変換動作も高速になり、これは貫通電流が流れる時間の減少、つまり消費電力の低減にも効果がある。
【００３９】
[実施形態２]
本実施形態では、信号の高電位側は固定で低電位側をシフトさせる図２に示す形態のレベルシフタについて説明する。その構成は、まず電源ＶＤＤ４（＜ＶＤＤ３＜０）に、実施形態１と同様に２つの電圧調整回路１０ｃおよび１０ｄの第１の端子を接続する。第１の電圧調整回路１０ｃの第２の端子はＮＭＯＳＴ１０７のソースに、そして第２の電圧調整回路１０ｄの第２の端子はＮＭＯＳＴ１０８のソースにそれぞれ接続する。ＮＭＯＳＴ１０７のドレインはＮＭＯＳＴ１０９のソースへ、ＮＭＯＳＴ１０８のドレインはＮＭＯＳＴ１１０のソースへそれぞれ接続する。また、ＮＭＯＳＴ１０９のドレインはＮＭＯＳＴ１０８のゲートおよびＰＭＯＳＴ１１１のドレインへ接続し、ＮＭＯＳＴ１１０のドレインはＮＭＯＳＴ１０７のゲートおよびＰＭＯＳＴ１１２のドレインへ接続する。ＰＭＯＳＴ１１１のソースおよびＰＭＯＳＴ１１２のソースはＧＮＤ（０Ｖ）へ接続する。また、ＶＤＤ３〜０の電圧振幅である入力信号（ＩＮ）はＮＭＯＳＴ１０９およびＰＭＯＳＴ１１１のゲートへ、同じ電圧振幅である、入力信号（ＩＮ）の反転入力信号（／ＩＮ）は、ＮＭＯＳＴ１１０およびＰＭＯＳＴ１１２のゲートへそれぞれ入力され、ＰＭＯＳＴ１１２のドレインからレベル変換された出力信号（ＯＵＴ）を取り出している。なお、ＰＭＯＳＴ１１１のドレインから前記出力信号（ＯＵＴ）の反転出力信号（／ＯＵＴ）を取り出すこともできる。２つの電圧調整回路１０ｃおよび１０ｄが電源ＶＤＤ４とＮＭＯＳＴ１０７および１０８のソースとの間に接続されていることが従来例と異なる。
【００４０】
これらの電圧調整回路１０ｃおよび１０ｄにより、レベル変換動作の過渡期に生じる貫通電流が流れる時に、ＮＭＯＳＴ１０７および１０８のソース電位を電源電圧ＶＤＤ４より大きくし、大きな電圧振幅差間のレベル変換動作を容易にさせる。容易にレベル変換できればレベル変換動作も高速になり、これは貫通電流が流れる時間の減少、つまり消費電力の低減にも効果がある。
【００４１】
[実施形態３]
本実施形態では、信号の低電位側は固定で高電位側をシフトさせる実施形態１とは異なる図３に示す形態のレベルシフタについて説明する。その構成は、まず電源ＶＤＤ２（＞ＶＤＤ１＞０）に、実施形態１と同様に２つの電圧調整回路１０ａおよび１０ｂの第１の端子を接続する。第１の電圧調整回路１０ａの第２の端子はＰＭＯＳＴ１０１のソースに、そして第２の電圧調整回路１０ｂの第２の端子はＰＭＯＳＴ１０２のソースにそれぞれ接続する。ＰＭＯＳＴ１０１のドレインはＰＭＯＳＴ１０２のゲートおよびＮＭＯＳＴ１０５のドレインへ接続し、ＰＭＯＳＴ１０２のドレインはＰＭＯＳＴ１０１のゲートおよびＮＭＯＳＴ１０６のドレインへ接続する。ＮＭＯＳＴ１０５のソースおよびＮＭＯＳＴ１０６のソースはＧＮＤ（０Ｖ）へ接続する。また、０〜ＶＤＤ１の電圧振幅である入力信号（ＩＮ）はＮＭＯＳＴ１０５のゲートへ、同じ電圧振幅である、入力信号（ＩＮ）の反転入力信号（／ＩＮ）は、ＮＭＯＳＴ１０６のゲートへそれぞれ入力され、ＮＭＯＳＴ１０６のドレインからレベル変換された出力信号（ＯＵＴ）を取り出している。なお、ＮＭＯＳＴ１０５のドレインから前記出力信号（ＯＵＴ）の反転出力信号（／ＯＵＴ）を取り出すこともできる。実施形態１におけるＰＭＯＳＴ１０３および１０４が削除されたものが本実施形態である。なお、比較を容易にするため、実施形態１と対応する部分には同一の符号を用いた。
【００４２】
これらの電圧調整回路１０ａおよび１０ｂにより、レベル変換動作の過渡期に生じる貫通電流が流れる時に、ＰＭＯＳＴ１０１および１０２のソース電位を電源電圧ＶＤＤ２より小さくし、大きな電圧振幅差間のレベル変換動作を容易にさせる。容易にレベル変換できればレベル変換動作も高速になり、これは貫通電流が流れる時間の減少、つまり消費電力の低減にも効果がある。また、実施形態１と比べてトランジスタ数を削減することが可能である。
【００４３】
[実施形態４]
本実施形態では、信号の高電位側は固定で低電位側をシフトさせる実施形態２とは異なる図４に示す形態のレベルシフタについて説明する。その構成は、まず電源ＶＤＤ４（＜ＶＤＤ３＜０）に、実施形態２と同様に２つの電圧調整回路１０ｃおよび１０ｄの第１の端子を接続する。第１の電圧調整回路１０ｃの第２の端子はＮＭＯＳＴ１０７のソースに、そして第２の電圧調整回路１０ｄの第２の端子はＮＭＯＳＴ１０８のソースにそれぞれ接続する。ＮＭＯＳＴ１０７のドレインはＮＭＯＳＴ１０８のゲートおよびＰＭＯＳＴ１１１のドレインへ接続し、ＮＭＯＳＴ１０８のドレインはＮＭＯＳＴ１０７のゲートおよびＰＭＯＳＴ１１２のドレインへ接続する。ＰＭＯＳＴ１１１のソースおよびＰＭＯＳＴ１１２のソースはＧＮＤ（０Ｖ）へ接続する。また、ＶＤＤ３〜０の電圧振幅である入力信号（ＩＮ）はＰＭＯＳＴ１１１のゲートへ、同じ電圧振幅である、入力信号（ＩＮ）の反転入力信号（／ＩＮ）はＰＭＯＳＴ１１２のゲートへそれぞれ入力され、ＰＭＯＳＴ１１２のドレインからレベル変換された出力信号（ＯＵＴ）を取り出している。なお、ＰＭＯＳＴ１１１のドレインから前記出力信号（ＯＵＴ）の反転出力信号（／ＯＵＴ）を取り出すこともできる。実施形態２におけるＮＭＯＳＴ１０９および１１０が削除されたものが本実施形態である。なお、比較を容易にするため、実施形態２と対応する部分には同一の符号を用いた。
【００４４】
これらの電圧調整回路１０ｃおよび１０ｄにより、レベル変換動作の過渡期に生じる貫通電流が流れる時に、ＮＭＯＳＴ１０７および１０８のソース電位を電源電圧ＶＤＤ４より大きくし、大きな電圧振幅差間のレベル変換動作を容易にさせる。容易にレベル変換できればレベル変換動作も高速になり、これは貫通電流が流れる時間の減少、つまり消費電力の低減にも効果がある。また、実施形態２と比べてトランジスタ数を削減することが可能である。
【００４５】
【実施例】
ここで、本発明の実施例について、図面を参照しながら説明する。
【００４６】
[実施例１]
本実施例では、信号の低電位側は固定で高電位側をシフトさせる図５に示すレベルシフタについて説明する。なお、本実施例は実施形態１に対して電圧調整回路の具体例を明示した実施例である。また、本実施例は図２３で示した従来例の改良型と言え、各部に対応するトランジスタなどには同一の符号を用いた。
【００４７】
本実施例のレベルシフタの構成は以下のようになっている。電源ＶＤＤ２に、ＰＭＯＳＴ１１３のソースおよびＰＭＯＳＴ１１４のソースをそれぞれ接続し、ＰＭＯＳＴ１１３のゲートおよびドレインをＰＭＯＳＴ１０１のソースへ、またＰＭＯＳＴ１１４のゲートおよびドレインをＰＭＯＳＴ１０２のソースへそれぞれ接続する。ＰＭＯＳＴ１０１のドレインはＰＭＯＳＴ１０３のソースへ、ＰＭＯＳＴ１０２のドレインはＰＭＯＳＴ１０４のソースへそれぞれ接続する。また、ＰＭＯＳＴ１０３のドレインはＰＭＯＳＴ１０２のゲートおよびＮＭＯＳＴ１０５のドレインへ接続し、ＰＭＯＳＴ１０４のドレインはＰＭＯＳＴ１０１のゲートおよびＮＭＯＳＴ１０６のドレインへ接続する。ＮＭＯＳＴ１０５のソースおよびＮＭＯＳＴ１０６のソースはＧＮＤ（０Ｖ）へ接続する。また、０〜ＶＤＤ１の電圧振幅である入力信号（ＩＮ）はＰＭＯＳＴ１０３およびＮＭＯＳＴ１０５のゲートへ、同じ電圧振幅である、入力信号（ＩＮ）の反転入力信号（／ＩＮ）は、ＰＭＯＳＴ１０４およびＮＭＯＳＴ１０６のゲートへそれぞれ入力され、ＮＭＯＳＴ１０６のドレインからレベル変換された出力信号（ＯＵＴ）を取り出している。なお、ＮＭＯＳＴ１０５のドレインから前記出力信号（ＯＵＴ）の反転出力信号（／ＯＵＴ）を取り出すこともできる。ＰＭＯＳＴ１１３および１１４が追加されたことが従来例と異なる。
【００４８】
引き続いて、本実施例のレベルシフタの動作について説明する。ただし、トランジスタ１０１〜１０６については従来例と同様な役割をするのでその説明は簡略化し、ＰＭＯＳＴ１１３および１１４が加わったことで動作が如何に変わるかについて主に説明する。
【００４９】
図５に示したレベルシフタにおいて、例えば、ＶＤＤ１＝５Ｖ、ＶＤＤ２＝１５Ｖ、ＰＭＯＳＴ１０１〜１０４および１１３、１１４のしきい値電圧＝−２Ｖ、ＮＭＯＳＴ１０５および１０６のしきい値電圧＝２Ｖとする。この条件で、入力信号（ＩＮ）の電位が０Ｖの“Ｌｏ”である定常状態をまず考える。この時、ＰＭＯＳＴ１０１および１０３はオンしＮＭＯＳＴ１０５はオフしているのでＰＭＯＳＴ１０２のゲートへは電源ＶＤＤ２から充電される。ただし、ＰＭＯＳＴ１１３は常に飽和領域での動作となるので、充電が完了した定常状態ではＰＭＯＳＴ１０１のソース電位はＶＤＤ２の電位１５ＶからＰＭＯＳＴ１１３のしきい値電圧の絶対値だけ引かれた１３Ｖとなる。従って、ＰＭＯＳＴ１０２のゲート（反転出力信号（／ＯＵＴ））もその電位が１３Ｖの“Ｈｉ”となる。一方、ＰＭＯＳＴ１０２はオフ、ＮＭＯＳＴ１０６はオンなのでＰＭＯＳＴ１０１のゲート（出力信号（ＯＵＴ））は電位が０Ｖの“Ｌｏ”であり、ＰＭＯＳＴ１０２のソース電位はＰＭＯＳＴ１０１のそれと同様に１３Ｖとなる。
【００５０】
この状態から入力信号（ＩＮ）が、電位が５Ｖの“Ｈｉ”になるとどうなるかを次に考える。この時も、入力信号の変化の直後は前述と同様にＰＭＯＳＴ１０１、１０３およびＮＭＯＳＴ１０５はオンなので、ＰＭＯＳＴ１１３のソースに接続された電源ＶＤＤ２とＮＭＯＳＴ１０５のソースに接続されたＧＮＤとの間を貫通電流が流れようとする。ただし、飽和領域で動作するＰＭＯＳＴ１１３があるために、流れようとする電流の分だけＰＭＯＳＴ１１３のソース・ドレイン間電圧が更に大きくなり（以下、この大きくなった分をΔ1とする）、ＰＭＯＳＴ１０１のソース電位は（１３−Δ1）Ｖと更に小さくなる。従って、従来例のレベルシフタにおいて電源電圧ＶＤＤ２を１５Ｖから（１３−Δ1）Ｖへと小さくしたのと同じ効果が得られる。このΔ1は、貫通電流が大きいほど大きくなりＰＭＯＳＴ１０１のソース電位もそれに合わせて小さくなりＰＭＯＳＴ１０１や１０３がオフになり易くなり、結果的に貫通電流もカットされるように働く。一方、貫通電流が小さいとＮＭＯＳＴ１０５を介してＰＭＯＳＴ１０２のゲートから放電される電流が勝り、直ちにＰＭＯＳＴ１０２がオンになる。これによりＰＭＯＳＴ１０１のゲートは１３Ｖに充電され、結局このトランジスタのオフに結びつく。このようにＰＭＯＳＴ１１３はレベル変換を容易にする効果を持つ。
【００５１】
これらの様子は、図６に示すシミュレーション結果により確認できる。図中には同時に従来例の結果も白抜きのマークにより示した。なお、シミュレーションに用いたトランジスタの主なパラメータは、全てのＰＭＯＳＴのしきい値電圧、移動度をそれぞれ−２Ｖ、１００ｃｍ2／Ｖｓとし、全てのＮＭＯＳＴのしきい値電圧、移動度をそれぞれ２Ｖ、１００ｃｍ2／Ｖｓとした。また、トランジスタのチャネル長は全て４μｍとし、チャネル幅については、ＰＭＯＳＴ１０１〜１０４は１０μｍ、ＮＭＯＳＴ１０５、１０６は３０μｍ、ＰＭＯＳＴ１１３、１１４は２０μｍとした。なお、Ｖs101はＰＭＯＳＴ１０１のソース電位を、Ｉ1はＰＭＯＳＴ１０１０のソース・ドレイン間を流れる電流をそれぞれ示す。従来例に比べてレベル変換の動作速度が向上し、貫通電流も少なく低消費電力であることが分かる。
【００５２】
また、ＮＭＯＳＴ１０５、１０６のチャネル幅（Ｗ）を変え（他の条件は前述と同じ）、入力信号（ＩＮ）が５０％立ち上がってから、出力信号（ＯＵＴ）が７．５Ｖ（１５Ｖの５０％とした）に立ち上がるまでの遅延時間（Ｔｄ）をシミュレーションにより求めたものを図７（Ａ）に示す。従来例に比べ、ＮＭＯＳＴ１０５および１０６のチャネル幅が約２０μｍ小さくても同等の動作をすることが示されている。従って、ＰＭＯＳＴ１１３および１１４を付加したことによる回路の占有面積増加は殆どない。
【００５３】
図７（Ｂ）には、電源電圧ＶＤＤ２を変えたときの遅延時間（Ｔｄ）をシミュレーションした結果である。ただし、この場合の遅延時間は入力信号（ＩＮ）が５０％立ち上がってから、出力信号（ＯＵＴ）が電源電圧ＶＤＤ２の５０％立ち上がるまでの時間とした。また、この時のシミュレーションに用いた移動度、しきい値などは前述と同じで、チャネル幅については、ＰＭＯＳＴ１０１〜１０４は１０μｍ、ＮＭＯＳＴ１０５、１０６は２０μｍ、ＰＭＯＳＴ１１３、１１４は１０μｍとした。比較のため図７（Ｂ）には従来例のシミュレーション結果も示した。ただし、従来例についてはＮＭＯＳＴ１０５、１０６のチャネル幅を３０μｍとして、本実施例で付加したＰＭＯＳＴ１１３、１１４の分だけ大きくし占有面積がほぼ同じ条件とした。図から判るように従来例では大きな電圧振幅差間のレベル変換が困難であるのに対し、本実施例では容易にレベル変換が可能である。また、従来例では電源電圧ＶＤＤ２を増加させると急激にレベル変換が破綻する傾向にあるが、本発明ではそれが緩やかなため、トランジスタの特性バラツキにも強いレベルシフタであると言える。
【００５４】
入力信号（ＩＮ）が、電位が５Ｖの“Ｈｉ”から電位が０Ｖの“Ｌｏ”に変化するときは、ＰＭＯＳＴ１１３と１１４、ＰＭＯＳＴ１０１と１０２、ＰＭＯＳＴ１０３と１０４、ＮＭＯＳＴ１０５と１０６、それぞれの役割が入れ替わるだけなので上記で述べたことも各トランジスタを入れ替えればそのまま通用する。
【００５５】
[実施例２]
本実施例でも、信号の低電位側は固定で高電位側をシフトさせるレベルシフタの別例について説明する。本実施例のレベルシフタは図８で示されるように、実施例１のレベルシフタにおいてＰＭＯＳＴ１１３、１１４をＮＭＯＳＴ１１５、１１６にそれぞれ置き換え、それらのゲートを電源ＶＤＤ２と接続したものである。なお、本実施例も実施形態１に対して電圧調整回路の具体例を明示した実施例である。また、本実施例も図２３で示した従来例の改良型と言え、各部に対応するトランジスタなどには同一の符号を用いた。
【００５６】
本実施例のレベルシフタの構成は以下のようになっている。電源ＶＤＤ２に、ＮＭＯＳＴ１１５のドレインおよびゲートを、そしてＮＭＯＳＴ１１６のドレインおよびゲートをそれぞれ接続し、ＮＭＯＳＴ１１５のソースをＰＭＯＳＴ１０１のソースへ、またＮＭＯＳＴ１１６のソースをＰＭＯＳＴ１０２のソースへそれぞれ接続する。ＰＭＯＳＴ１０１のドレインはＰＭＯＳＴ１０３のソースへ、ＰＭＯＳＴ１０２のドレインはＰＭＯＳＴ１０４のソースへそれぞれ接続する。また、ＰＭＯＳＴ１０３のドレインはＰＭＯＳＴ１０２のゲートおよびＮＭＯＳＴ１０５のドレインへ接続し、ＰＭＯＳＴ１０４のドレインはＰＭＯＳＴ１０１のゲートおよびＮＭＯＳＴ１０６のドレインへ接続する。ＮＭＯＳＴ１０５のソースおよびＮＭＯＳＴ１０６のソースはＧＮＤ（０Ｖ）へ接続する。また、０〜ＶＤＤ１の電圧振幅である入力信号（ＩＮ）はＰＭＯＳＴ１０３およびＮＭＯＳＴ１０５のゲートへ、同じ電圧振幅である、入力信号（ＩＮ）の反転入力信号（／ＩＮ）は、ＰＭＯＳＴ１０４およびＮＭＯＳＴ１０６のゲートへそれぞれ入力され、ＮＭＯＳＴ１０６のドレインからレベル変換された出力信号（ＯＵＴ）を取り出している。なお、ＮＭＯＳＴ１０５のドレインから前記出力信号（ＯＵＴ）の反転出力信号（／ＯＵＴ）を取り出すこともできる。ＮＭＯＳＴ１１５および１１６が追加されたことが従来例と異なる。
【００５７】
本実施例のレベルシフタは、その動作については基本的には実施例１と同じであり、実施例１におけるＰＭＯＳＴ１１３および１１４の役割をＮＭＯＳＴ１１５および１１６に代替させたものである。従って、本実施例のレベルシフタは、０〜ＶＤＤ１の電圧振幅の信号を、０〜（ＶＤＤ２−Ｖth1）の電圧振幅の信号に変換する。ここで、Ｖth1はＮＭＯＳＴ１１５または１１６のしきい値電圧である。
【００５８】
以上のように、本実施例のレベルシフタは実施例１と同様に、従来例に比べて大きなレベル差間のレベル変換を容易にし、動作速度も向上し、また、貫通電流も少なく消費電力の低減に効果がある。加えて、トランジスタの特性バラツキにも強い。また、本実施例では、ＮＭＯＳのしきい値電圧をＰＭＯＳＴのしきい値電圧の絶対値より小さくするようにトランジスタを作成すれば、本実施例のレベルシフタの出力信号を入力する次段の論理回路のＰＭＯＳＴをオフするマージンを十分持たせることができる。
【００５９】
[実施例３]
本実施例では、信号の高電位側は固定で低電位側をシフトさせる図９に示すレベルシフタについて説明する。なお、本実施例は実施形態２に対して電圧調整回路の具体例を明示した実施例である。また、本実施例は図２４で示した従来例の改良型と言え、各部に対応するトランジスタなどには同一の符号を用いた。
【００６０】
本実施例のレベルシフタの構成は以下のようになっている。電源ＶＤＤ４に、ＮＭＯＳＴ１１７のソースおよびＮＭＯＳＴ１１８のソースをそれぞれ接続し、ＮＭＯＳＴ１１７のゲートおよびドレインをＮＭＯＳＴ１０７のソースへ、また、ＮＭＯＳＴ１１８のゲートおよびドレインをＮＭＯＳＴ１０８のソースへそれぞれ接続する。ＮＭＯＳＴ１０７のドレインはＮＭＯＳＴ１０９のソースへ、ＮＭＯＳＴ１０８のドレインはＮＭＯＳＴ１１０のソースへそれぞれ接続する。また、ＮＭＯＳＴ１０９のドレインはＮＭＯＳＴ１０８のゲートおよびＰＭＯＳＴ１１１のドレインへ接続し、ＮＭＯＳＴ１１０のドレインはＮＭＯＳＴ１０７のゲートおよびＰＭＯＳＴ１１２のドレインへ接続し、ＰＭＯＳＴ１１１のソースおよびＰＭＯＳＴ１１２のソースをそれぞれＧＮＤ（０Ｖ）へ接続する。また、ＶＤＤ３〜０の電圧振幅である入力信号（ＩＮ）はＮＭＯＳＴ１０９およびＰＭＯＳＴ１１１のゲートへ、同じ電圧振幅である、入力信号（ＩＮ）の反転入力信号（／ＩＮ）はＮＭＯＳＴ１１０およびＰＭＯＳＴ１１２のゲートへそれぞれ入力し、ＰＭＯＳＴ１１２のドレインからレベル変換された出力信号（ＯＵＴ）を取り出している。なお、ＰＭＯＳＴ１１１のドレインから前記出力信号（ＯＵＴ）の反転出力信号を取り出すこともできる。ＮＭＯＳＴ１１７およびＮＭＯＳＴ１１８が追加されたことが従来例と異なる。
【００６１】
引き続いて、本実施例のレベルシフタの動作について説明する。ただし、トランジスタ１０７〜１１２については従来例と同様な役割をするのでその説明は簡略化し、ＮＭＯＳＴ１１７および１１８が加わったことで動作が如何に変わるかについて主に説明する。
【００６２】
図９に示したレベルシフタにおいて、例えば、ＶＤＤ３＝−５Ｖ、ＶＤＤ４＝−１５Ｖ、ＮＭＯＳＴ１０７〜１１０および１１７、１１８のしきい値電圧＝２Ｖ、ＰＭＯＳＴ１１１および１１２のしきい値電圧＝−２Ｖとする。この条件で、入力信号（ＩＮ）の電位が０Ｖの“Ｈｉ”である定常状態をまず考える。この時、ＮＭＯＳＴ１０７および１０９はオンしＰＭＯＳＴ１１１はオフしているのでＮＭＯＳＴ１０８のゲートに蓄えられた電荷は電源ＶＤＤ４へ放電される。ただし、ＮＭＯＳＴ１１７は常に飽和領域での動作となるので、放電が完了した定常状態ではＮＭＯＳＴ１０７のソースの電位は電源電圧ＶＤＤ４の電位−１５ＶからＮＭＯＳＴ１１７のしきい値電圧だけ足された−１３Ｖとなる。従って、ＮＭＯＳＴ１０８のゲート（反転出力信号（／ＯＵＴ））もその電位が−１３Ｖの“Ｌｏ”となる。一方、ＮＭＯＳＴ１０８はオフ、ＰＭＯＳＴ１１２はオンなのでＮＭＯＳＴ１０７のゲート（出力信号（ＯＵＴ））は電位が０Ｖの“Ｈｉ”であり、ＮＭＯＳＴ１０８のソースはＮＭＯＳＴ１１７のそれと同様に−１３Ｖとなる。
【００６３】
この状態から入力信号（ＩＮ）が、電位が−５Ｖの“Ｌｏ”になるとどうなるかを次に考える。この時も、入力信号の変化の直後は前述と同様にＮＭＯＳＴ１０７、１０９およびＰＭＯＳＴ１１１はオンなので、ＮＭＯＳＴ１１７のソースに接続された電源ＶＤＤ４とＰＭＯＳＴ１１１のソースに接続されたＧＮＤとの間を貫通電流が流れようとする。ただし、飽和領域で動作するＮＭＯＳＴ１１７があるために、流れようとする電流の分だけＮＭＯＳＴ１１７のソース・ドレイン間電圧が更に大きくなり（以下、この大きくなった分をΔ2とする）、ＮＭＯＳＴ１０７のソース電位は−（１３−Δ2）Ｖと更に大きくなる。従って、従来例のレベルシフタにおいて電源電圧ＶＤＤ４を−１５Ｖから−（１３−Δ2）Ｖへと大きくしたのと同じ効果が得られる。このΔ2は、貫通電流が大きいほど大きくなりＮＭＯＳＴ１０７のソース電位もそれに合わせて大きくなりＮＭＯＳＴ１０７や１０９がオフになり易くなり、結果的に貫通電流もカットされるように働く。一方、貫通電流が小さいとＰＭＯＳＴ１１１を介してＮＭＯＳＴ１０８のゲートへ充電される電流が勝り、直ちにＮＭＯＳＴ１０８がオンになる。これによりＮＭＯＳＴ１０７のゲートは−１３Ｖに充電され、結局このトランジスタのオフに結びつく。このようにＮＭＯＳＴ１１７はレベル変換を容易にする効果を持つ。
【００６４】
これらの様子は、図１０に示すシミュレーション結果により確認できる。図中には同時に従来例の結果も白抜きのマークにより示した。なお、シミュレーションに用いたトランジスタの主なパラメータは、全てのＰＭＯＳＴのしきい値電圧、移動度をそれぞれ−２Ｖ、１００ｃｍ2／Ｖｓとし、全てのＮＭＯＳＴのしきい値電圧、移動度をそれぞれ２Ｖ、１００ｃｍ2／Ｖｓとした。また、トランジスタのチャネル長は全て４μｍとし、チャネル幅については、ＮＭＯＳＴ１０７〜１１０は１０μｍ、ＰＭＯＳＴ１１１、１１２は３０μｍ、ＮＭＯＳＴ１１７、１１８は２０μｍとした。なお、Ｖs107はＮＭＯＳＴ１０７のソース電位を、Ｉ2はＮＭＯＳＴ１０７０のソース・ドレイン間を流れる電流をそれぞれ示す。従来例に比べてレベル変換の動作速度が向上し、貫通電流も少なく低消費電力であることが分かる。また、実施例１と同様に本実施例のレベルシフタはトランジスタの特性バラツキにも強い。
【００６５】
入力信号（ＩＮ）が、電位が−５Ｖの“Ｌｏ”から電位が０Ｖの“Ｈｉ”に変化するときは、ＮＭＯＳＴ１１７と１１８、ＮＭＯＳＴ１０７と１０８、ＮＭＯＳＴ１０９と１１０、ＰＭＯＳＴ１１１と１１２、それぞれの役割が入れ替わるだけなので上記で述べたことも各トランジスタを入れ替えればそのまま通用する。
【００６６】
[実施例４]
本実施例でも、信号の高電位側は固定で低電位側をシフトさせるレベルシフタの別例について説明する。本実施例のレベルシフタは図１１で示されるように、実施例３のレベルシフタにおいてＮＭＯＳＴ１１７、１１８をＰＭＯＳＴ１１９、１２０にそれぞれ置き換え、それらのゲートを電源ＶＤＤ４と接続したものである。なお、本実施例も実施形態２に対して電圧調整回路の具体例を明示した実施例である。また、本実施例も図２４で示した従来例の改良型と言え、各部に対応するトランジスタなどには同一の符号を用いた。
【００６７】
本実施例のレベルシフタの構成は以下のようになっている。電源ＶＤＤ４に、ＰＭＯＳＴ１１９のドレインおよびゲートを、ＰＭＯＳＴ１２０のドレインおよびゲートをそれぞれ接続し、ＰＭＯＳＴ１１９のソースをＮＭＯＳＴ１０７のソースへ、また、ＰＭＯＳＴ１２０のソースをＮＭＯＳＴ１０８のソースへそれぞれ接続する。ＮＭＯＳＴ１０７のドレインはＮＭＯＳＴ１０９のソースへ、ＮＭＯＳＴ１０８のドレインはＮＭＯＳＴ１１０のソースへそれぞれ接続する。また、ＮＭＯＳＴ１０９のドレインはＮＭＯＳＴ１０８のゲートおよびＰＭＯＳＴ１１１のドレインへ接続し、ＮＭＯＳＴ１１０のドレインはＮＭＯＳＴ１０７のゲートおよびＰＭＯＳＴ１１２のドレインへ接続し、ＰＭＯＳＴ１１１のソースおよびＰＭＯＳＴ１１２のソースはそれぞれＧＮＤ（０Ｖ）へ接続する。また、ＶＤＤ３〜０の電圧振幅である入力信号（ＩＮ）はＮＭＯＳＴ１０９およびＰＭＯＳＴ１１１のゲートへ、同じ電圧振幅である、入力信号（ＩＮ）の反転入力信号（／ＩＮ）はＮＭＯＳＴ１１０およびＰＭＯＳＴ１１２のゲートへそれぞれ入力し、ＰＭＯＳＴ１１２のドレインからレベル変換された出力信号（ＯＵＴ）を取り出している。なお、ＰＭＯＳＴ１１１のドレインから前記出力信号（ＯＵＴ）の反転出力信号を取り出すこともできる。ＰＭＯＳＴ１１９およびＰＭＯＳＴ１２０が追加されたことが従来例と異なる。
【００６８】
本実施例のレベルシフタは、その動作については基本的には実施例３と同じであり、実施例３におけるＮＭＯＳＴ１１７および１１８の役割をＰＭＯＳＴ１１９および１２０に代替させたものである。従って、本実施例のレベルシフタは、ＶＤＤ３〜０の電圧振幅の信号を、（ＶＤＤ４−Ｖth2）〜０の電圧振幅の信号に変換する。ここで、Ｖth2はＮＭＯＳＴ１１９または１２０のしきい値電圧である。
【００６９】
以上のように、本実施例のレベルシフタは実施例３と同様に、従来例に比べて大きなレベル差間のレベル変換を容易にし、動作速度も向上し、また、貫通電流も少なく消費電力の低減に効果がある。加えて、トランジスタの特性バラツキにも強い。また、本実施例では、ＰＭＯＳのしきい値電圧の絶対値をＮＭＯＳＴのしきい値電圧より小さくするようにトランジスタを作成すれば、本実施例のレベルシフタの出力信号を入力する次段の論理回路のＮＭＯＳＴをオフするマージンを十分持たせることができる。
【００７０】
[実施例５]
本実施例では、信号の低電位側は固定で高電位側をシフトさせる図１２に示すレベルシフタについて説明する。なお、本実施例は実施形態３に対して電圧調整回路の具体例を明示した実施例である。また、本実施例は、図５で示される実施例１の改良型とも言え、各部に対応するトランジスタなどには同一の符号を用いた。
【００７１】
本実施例のレベルシフタの構成は以下のようになっている。電源ＶＤＤ２に、ＰＭＯＳＴ１１３のソースおよびＰＭＯＳＴ１１４のソースをそれぞれ接続し、ＰＭＯＳＴ１１３のゲートおよびドレインをＰＭＯＳＴ１０１のソースへ、またＰＭＯＳＴ１１４のゲートおよびドレインをＰＭＯＳＴ１０２のソースへそれぞれ接続する。ＰＭＯＳＴ１０１のドレインはＰＭＯＳＴ１０２のゲートおよびＮＭＯＳＴ１０５のドレインへ接続し、ＰＭＯＳＴ１０２のドレインはＰＭＯＳＴ１０１のゲートおよびＮＭＯＳＴ１０６のドレインへ接続する。ＮＭＯＳＴ１０５のソースおよびＮＭＯＳＴ１０６のソースはＧＮＤ（０Ｖ）へ接続する。また、０〜ＶＤＤ１の電圧振幅である入力信号（ＩＮ）はＮＭＯＳＴ１０５のゲートへ、同じ電圧振幅である、入力信号（ＩＮ）の反転入力信号（／ＩＮ）はＮＭＯＳＴ１０６のゲートへそれぞれ入力され、ＮＭＯＳＴ１０６のドレインからレベル変換された出力信号（ＯＵＴ）を取り出している。なお、ＮＭＯＳＴ１０５のドレインから前記出力信号（ＯＵＴ）の反転出力信号（／ＯＵＴ）を取り出すこともできる。
【００７２】
本実施例のレベルシフタは、その動作については基本的には実施例１と同じであり、実施例１におけるＰＭＯＳＴ１０３および１０４を削除したものである。大きなレベル差間のレベル変換では、これらＰＭＯＳＴ１０３および１０４は本来の役割を果たさないので削除しても問題にはならない。本実施例のレベルシフタは、０〜ＶＤＤ１の電圧振幅の信号を、０〜（ＶＤＤ２−Ｖth3）の電圧振幅の信号に変換する。ここで、Ｖth3はＰＭＯＳＴ１１３または１１４のしきい値電圧である。
【００７３】
以上のように、本実施例のレベルシフタは実施例１と同様に、従来例に比べて大きなレベル差間のレベル変換を容易にし、動作速度も向上し、また、貫通電流も少なく消費電力の低減に効果がある。加えて、トランジスタの特性バラツキにも強い。なお、本実施例は従来例と同じトランジスタの個数で構成されるので同程度の動作特性のレベルシフタであれば回路の占有面積は小さくすることができる。
【００７４】
[実施例６]
本実施例でも、信号の低電位側は固定で高電位側をシフトさせるレベルシフタの別例について説明する。本実施例のレベルシフタは図１３で示されるように、図１２で示した実施例５のレベルシフタにおいてＰＭＯＳＴ１１３、１１４をＮＭＯＳＴ１１５、１１６にそれぞれ置き換え、それらのゲートを電源ＶＤＤ２と接続したものである。なお、本実施例も実施形態３に対して電圧調整回路の具体例を明示した実施例である。また、本実施例は図８で示した実施例２の改良型とも言え、各部に対応するトランジスタなどには同一の符号を用いた。
【００７５】
本実施例のレベルシフタの構成は以下のようになっている。電源ＶＤＤ２に、ＮＭＯＳＴ１１５のドレインおよびゲートを、そしてＮＭＯＳＴ１１６のドレインおよびゲートをそれぞれ接続し、ＮＭＯＳＴ１１５のソースをＰＭＯＳＴ１０１のソースへ、またＮＭＯＳＴ１１６のソースをＰＭＯＳＴ１０２のソースへそれぞれ接続する。ＰＭＯＳＴ１０１のドレインはＰＭＯＳＴ１０２のゲートおよびＮＭＯＳＴ１０５のドレインへ接続し、ＰＭＯＳＴ１０２のドレインはＰＭＯＳＴ１０１のゲートおよびＮＭＯＳＴ１０６のドレインへ接続する。ＮＭＯＳＴ１０５のソースおよびＮＭＯＳＴ１０６のソースはＧＮＤ（０Ｖ）へ接続する。また、０〜ＶＤＤ１の電圧振幅である入力信号（ＩＮ）はＮＭＯＳＴ１０５のゲートへ、同じ電圧振幅である、入力信号（ＩＮ）の反転入力信号（／ＩＮ）はＮＭＯＳＴ１０６のゲートへそれぞれ入力され、ＮＭＯＳＴ１０６のドレインから出力信号（ＯＵＴ）を取り出している。なお、ＮＭＯＳＴ１０５のドレインから前記出力信号（ＯＵＴ）の反転出力信号（／ＯＵＴ）を取り出すこともできる。
【００７６】
本実施例のレベルシフタは、その動作については基本的には実施例２と同じであり、実施例２におけるＰＭＯＳＴ１０３および１０４を削除したものである。大きなレベル差間のレベル変換では、これらＰＭＯＳＴ１０３および１０４は本来の役割を果たさないので削除しても問題にはならない。本実施例のレベルシフタは、０〜ＶＤＤ１の電圧振幅の信号を、０〜（ＶＤＤ２−Ｖth1）の電圧振幅の信号に変換する。ここで、Ｖth1はＮＭＯＳＴ１１５または１１６のしきい値電圧である。
【００７７】
以上のように、本実施例のレベルシフタは実施例２と同様に、従来例に比べて大きなレベル差間のレベル変換を容易にし、動作速度も向上し、また、貫通電流も少なく消費電力の低減に効果がある。加えて、トランジスタの特性バラツキにも強い。また、本実施例では、ＮＭＯＳのしきい値電圧をＰＭＯＳＴのしきい値電圧の絶対値より小さくするようにトランジスタを作成すれば、本実施例のレベルシフタの出力信号を入力する次段の論理回路のＰＭＯＳＴをオフするマージンを十分持たせることができる。なお、本実施例は従来例と同じトランジスタの個数で構成されるので同程度の動作特性のレベルシフタであれば回路の占有面積は小さくすることができる。
【００７８】
[実施例７]
本実施例では、信号の高電位側は固定で低電位側をシフトさせる図１４に示すレベルシフタについて説明する。なお、本実施例は実施形態４に対して電圧調整回路の具体例を明示した実施例である。また、本実施例は、図９で示される実施例３の改良型と言え、各部に対応するトランジスタなどには同一の符号を用いた。
【００７９】
本実施例のレベルシフタの構成は以下のようになっている。電源ＶＤＤ４に、ＮＭＯＳＴ１１７のソースおよびＮＭＯＳＴ１１８のソースをそれぞれ接続し、ＮＭＯＳＴ１１７のゲートおよびドレインをＮＭＯＳＴ１０７のソースへ、またＮＭＯＳＴ１１８のゲートおよびドレインをＮＭＯＳＴ１０８のソースへそれぞれ接続する。ＮＭＯＳＴ１０７のドレインはＮＭＯＳＴ１０８のゲートおよびＰＭＯＳＴ１１１のドレインへ接続し、ＮＭＯＳＴ１０８のドレインはＮＭＯＳＴ１０７のゲートおよびＰＭＯＳＴ１１２のドレインへ接続する。ＰＭＯＳＴ１１１のソースおよびＰＭＯＳＴ１１２のソースはＧＮＤ（０Ｖ）へ接続する。また、ＶＤＤ３〜０の電圧振幅である入力信号（ＩＮ）はＰＭＯＳＴ１１１のゲートへ、同じ電圧振幅である、入力信号（ＩＮ）の反転入力信号（／ＩＮ）はＰＭＯＳＴ１１２のゲートへそれぞれ入力され、ＰＭＯＳＴ１１２のドレインから出力信号（ＯＵＴ）を取り出している。なお、ＰＭＯＳＴ１１１のドレインから前記出力信号（ＯＵＴ）の反転出力信号（／ＯＵＴ）を取り出すこともできる。
【００８０】
本実施例のレベルシフタは、その動作については基本的には実施例３と同じであり、実施例３におけるＮＭＯＳＴ１０９および１１０を削除したものである。大きなレベル差間のレベル変換では、これらＮＭＯＳＴ１０９および１１０は本来の役割を果たさないので削除しても問題にはならない。本実施例のレベルシフタは、ＶＤＤ３〜０の電圧振幅の信号を、（ＶＤＤ４−Ｖth2）〜０の電圧振幅の信号に変換する。ここで、Ｖth2はＮＭＯＳＴ１１９または１２０のしきい値電圧である。
【００８１】
以上のように、本実施例のレベルシフタは実施例３と同様に、従来例に比べて大きなレベル差間のレベル変換を容易にし、動作速度も向上し、また、貫通電流も少なく消費電力の低減に効果がある。加えて、トランジスタの特性バラツキにも強い。なお、本実施例は従来例と同じトランジスタの個数で構成されるので同程度の動作特性のレベルシフタであれば回路の占有面積は小さくすることができる。
【００８２】
[実施例８]
本実施例でも、信号の高電位側は固定で低電位側をシフトさせるレベルシフタの別例について説明する。本実施例のレベルシフタは図１５で示されるように、図１４で示した実施例７のレベルシフタにおいてＮＭＯＳＴ１１７、１１８をＰＭＯＳＴ１１９、１２０にそれぞれ置き換え、それらのゲートを電源ＶＤＤ４と接続したものである。なお、本実施例は実施形態４に対して電圧調整回路の具体例を明示した実施例である。また、本実施例は図１１で示した実施例４の改良型とも言え、各部に対応するトランジスタなどには同一の符号を用いた。
【００８３】
本実施例のレベルシフタの構成は以下のようになっている。電源ＶＤＤ４に、ＰＭＯＳＴ１１９のドレインおよびゲートを、そしてＰＭＯＳＴ１２０のドレインおよびゲートをそれぞれ接続し、ＰＭＯＳＴ１１９のソースをＮＭＯＳＴ１０７のソースへ、またＰＭＯＳＴ１２０のソースをＮＭＯＳＴ１０８のソースへそれぞれ接続する。ＮＭＯＳＴ１０７のドレインはＮＭＯＳＴ１０８のゲートおよびＰＭＯＳＴ１１１のドレインへ接続し、ＮＭＯＳＴ１０８のドレインはＮＭＯＳＴ１０７のゲートおよびＰＭＯＳＴ１１２のドレインへ接続する。ＰＭＯＳＴ１１１のソースおよびＰＭＯＳＴ１１２のソースはＧＮＤ（０Ｖ）へ接続する。また、ＶＤＤ３〜０の電圧振幅である入力信号（ＩＮ）はＰＭＯＳＴ１１１のゲートへ、同じ電圧振幅である、入力信号（ＩＮ）の反転入力信号（／ＩＮ）はＰＭＯＳＴ１１２のゲートへそれぞれ入力され、ＰＭＯＳＴ１０７のドレインから出力信号（ＯＵＴ）を取り出している。なお、ＰＭＯＳＴ１１１のドレインから前記出力信号（ＯＵＴ）の反転出力信号（／ＯＵＴ）を取り出すこともできる。図１１で示される実施例４とはＮＭＯＳＴ１０９および１１０の有無が異なる。
【００８４】
本実施例のレベルシフタは、その動作については基本的には実施例４と同じであり、実施例４におけるＮＭＯＳＴ１０９および１１０を削除したものである。大きなレベル差間のレベル変換では、これらＮＭＯＳＴ１０９および１１０は本来の役割を果たさないので削除しても問題にはならない。本実施例のレベルシフタは、ＶＤＤ３〜０の電圧振幅の信号を、（ＶＤＤ４−Ｖth2）〜０の電圧振幅の信号に変換する。ここで、Ｖth2はＮＭＯＳＴ１１９または１２０のしきい値電圧である。
【００８５】
以上のように、本実施例のレベルシフタは実施例４と同様に、従来例に比べて大きなレベル差間のレベル変換を容易にし、動作速度も向上し、また、貫通電流も少なく消費電力の低減に効果がある。加えて、トランジスタの特性バラツキにも強い。また、本実施例では、ＰＭＯＳのしきい値電圧の絶対値をＮＭＯＳＴのしきい値電圧より小さくするようにトランジスタを作成すれば、本実施例のレベルシフタの出力信号を入力する次段の論理回路のＮＭＯＳＴをオフするマージンを十分持たせることができる。なお、本実施例は従来例と同じトランジスタの個数で構成されるので同程度の動作特性のレベルシフタであれば回路の占有面積は小さくすることができる。
【００８６】
[実施例９]
本実施例では、実施形態１乃至実施形態４において電圧調整回路として抵抗を用いたレベルシフタについて説明する。この抵抗としては、トランジスタのゲートをそのしきい値電圧以上にバイアスし常にオン状態にしてそのソース・ドレイン間を抵抗に利用する方法、トランジスタのソース・ドレイン領域を利用する方法、また、ＬＤＤ領域を利用する方法などがある。これらの抵抗を用いることでもレベル変換動作を容易にする効果がある。なお、この場合はレベルシフタの出力振幅は、実施例１乃至実施例９のようにしきい値電圧だけ変動することはなくフルスケールとなる。
[実施例１０]
本実施例では、実施例１〜実施例９のレベルシフタをアクティブマトリクス型液晶表示装置の駆動回路に適用した場合の作成方法例について説明する。なお、画素部のスイッチング素子である画素ＴＦＴと、画素部の周辺に設けられる本発明のレベルシフタを有する駆動回路（信号線駆動回路、走査線駆動回路等）のＴＦＴとを同一基板上に作製する工程を取り上げる。但し、説明を容易にするために、駆動回路部にはその基本構成回路であるＣＭＯＳ回路を、画素部の画素ＴＦＴにはｎチャネル型ＴＦＴとを、ある経路に沿った断面により図示することにする。
【００８７】
まず、図１６（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板４００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜４０１を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜４０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜４０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では下地膜４０１を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００８８】
島状半導体層４０２〜４０６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層４０２〜４０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００８９】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【００９０】
次いで、島状半導体層４０２〜４０６を覆うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さの酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００９１】
そして、ゲート絶縁膜４０７上にゲート電極（ＴＦＴのゲートに相当する部分）を形成するための第１の導電膜４０８と第２の導電膜４０９とを形成する。本実施例では、第１の導電膜４０８をＴａで５０〜１００ｎｍの厚さに形成し、第２の導電膜４０９をＷで１００〜３００ｎｍの厚さに形成する。
【００９２】
Ｔａ膜はスパッタ法で形成し、ＴａのターゲットをＡｒでスパッタする。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。
【００９３】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００９４】
なお、本実施例では、第１の導電膜４０８をＴａ、第２の導電膜４０９をＷとしたが、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の組み合わせとしては、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合わせなどがある。いずれにしても、エッチングで選択比のとれる導電性材料による組み合わせが望ましい。
【００９５】
次に、レジストによるマスク４１０〜４１７を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【００９６】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー部の角度が１５〜４５°のテーパー形状となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層４１９〜４２６（第１の導電層４１９ａ〜４２６ａと第２の導電層４１９ｂ〜４２６ｂ）を形成する。４１８はゲート絶縁膜であり、第１の形状の導電層４１９〜４２６で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００９７】
そして、第１のドーピング処理を行い、ｎ型を付与する不純物元素を添加する。（図１６（Ｂ））ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層４１９〜４２３がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域４２７〜４３１が形成される。第１の不純物領域４２７〜４３１には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００９８】
次に、図１６（Ｃ）に示すように第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して行う。基板側（試料ステージ）には５０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層４３３〜４４０（第１の導電層４３３ａ〜４４０ａと第２の導電層４３３ｂ〜４４０ｂ）を形成する。４３２はゲート絶縁膜であり、第２の形状の導電層４３３〜４３７で覆われない領域はさらに２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００９９】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０１００】
そして、図１７（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドーズ量で行い、図１６（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新な不純物領域を形成する。ドーピングは、第２の形状の導電層４３３〜４３７を不純物元素に対するマスクとして用い、第１の導電層４３３ａ〜４３７ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第１の導電層４３３ａ〜４３７ａと重なる第３の不純物領域４４１〜４４５と、第１の不純物領域と第３の不純物領域との間の第２の不純物領域４４６〜４５０とを形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０19atoms/cm3の濃度となるようにし、第３の不純物領域で１×１０16〜１×１０18atoms/cm3の濃度となるようにする。
【０１０１】
そして、図１７（Ｂ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層４０３に一導電型とは逆の導電型の第４の不純物領域４５４〜４５６を形成する。第２の形状の導電層４３４を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層４０２、４０４、４０５、４０６はレジストマスク４５１〜４５３で全面を被覆しておく。不純物領域４５４〜４５６にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法により、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21atoms/cm3となるようにする。
【０１０２】
以上の工程により、それぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる導電層４３３〜４３６がＴＦＴのゲート電極として機能する。また、４３９は信号線、４４０は走査線、４３７は容量配線、４３８は駆動回路内の配線として機能する。
【０１０３】
こうして導電型の制御を目的として図１７（Ｃ）に示すように、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、４３３〜４４０に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０１０４】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１０５】
次いで、第１の層間絶縁膜４５７は酸化窒化シリコン膜から１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜４５８を形成する。次いで、コンタクトホールを形成するためのエッチング工程を行う。
【０１０６】
そして、駆動回路部において島状半導体層のソース領域（ＴＦＴのソースに相当する部分）とコンタクトを形成するソース配線４５９〜４６１、ドレイン領域（ＴＦＴのドレインに相当する部分）とコンタクトを形成するドレイン配線４６２〜４６４を形成する。また、画素部においては、画素電極４６６、４６７、接続電極４６５を形成する。（図１８）この接続電極４６５により信号線４３９は、画素ＴＦＴ５０４と電気的な接続が形成される。画素電極４６６は、画素ＴＦＴの活性層に相当する島状半導体層４０５及び保持容量を形成する島状半導体層（図示せず）とそれぞれ電気的な接続が形成される。なお、画素電極４６７及び保持容量５０５は隣り合う画素のものである。
【０１０７】
以上のようにして、ｎチャネル型ＴＦＴ５０１、ｐチャネル型ＴＦＴ５０２、ｎチャネル型ＴＦＴ５０３を有する駆動回路部と、画素ＴＦＴ５０４、保持容量５０５とを有する画素部を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【０１０８】
駆動回路部のｎチャネル型ＴＦＴ５０１はチャネル形成領域４６８、ゲート電極を形成する導電層４３３と重なる第３の不純物領域４４１（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域４４６（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２７を有している。ｐチャネル型ＴＦＴ５０２にはチャネル形成領域４６９、ゲート電極を形成する導電層４３４と重なる第４の不純物領域４５６、ゲート電極の外側に形成される第４の不純物領域４５５、ソース領域またはドレイン領域として機能する第４の不純物領域４５４を有している。ｎチャネル型ＴＦＴ５０３にはチャネル形成領域４７０、ゲート電極を形成する導電層４３５と重なる第３の不純物領域４４３（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域４４８（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２９を有している。
【０１０９】
画素部の画素ＴＦＴ５０４にはチャネル形成領域４７１、ゲート電極を形成する導電層４３６と重なる第３の不純物領域４４４（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域４４９（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４３０を有している。また、保持容量５０５の一方の電極として機能する半導体層４３１には第１の不純物領域と同じ濃度で、半導体層４４５には第３の不純物領域と同じ濃度で、半導体層４５０には第２の不純物領域と同じ濃度で、それぞれｎ型を付与する不純物元素が添加されており、容量配線４３７とその間の絶縁層（ゲート絶縁膜と同じ層）とで保持容量を形成している。
【０１１０】
本実施例は、ブラックマトリクスを用いることなく、画素電極間の隙間を遮光することができるように、画素電極の端部を信号線や走査線と重なるように配置されている。
【０１１１】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚（島状半導体層パターン、第１配線パターン（走査線、信号線、容量配線）、ｎチャネル領域のマスクパターン、コンタクトホールパターン、第２配線パターン（画素電極、接続電極含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【０１１２】
[実施例１１]
本実施例では、実施例１０で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図１９を用いる。
【０１１３】
まず、実施例１０に従い、図１８の状態のアクティブマトリクス基板を得た後、図１８のアクティブマトリクス基板上に配向膜５０６を形成しラビング処理を行う。
【０１１４】
一方、対向基板５０７を用意する。対向基板５０７にはカラーフィルター層５０８、５０９、オーバーコート層５１０を形成する。カラーフィルター層はＴＦＴの上方で赤色のカラーフィルター層５０８と青色のカラーフィルター層５０９とを重ねて形成し遮光膜を兼ねる構成とする。実施例１０の基板を用いた場合、少なくともＴＦＴと、接続電極と画素電極との間を遮光する必要があるため、それらの位置を遮光するように赤色のカラーフィルターと青色のカラーフィルターを重ねて配置することが好ましい。
【０１１５】
また、接続電極４６５に合わせて赤色のカラーフィルター層５０８、青色のカラーフィルター層５０９、緑色のカラーフィルター層５１１とを重ね合わせてスペーサを形成する。各色のカラーフィルターはアクリル樹脂に顔料を混合したもので１〜３μmの厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成することができる。スペーサの高さはオーバーコート層５１０の厚さ１〜４μmを考慮することにより２〜７μm、好ましくは４〜６μmとすることができ、この高さによりアクティブマトリクス基板と対向基板とを貼り合わせた時のギャップを形成する。オーバーコート層５１０は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。
【０１１６】
スペーサの配置は任意に決定すれば良いが、例えば図１９で示すように接続電極上に位置が合うように対向基板に配置すると良い。また、駆動回路部のＴＦＴ上にその位置を合わせてスペーサを対向基板上に配置してもよい。このスペーサは駆動回路部の全面に渡って配置しても良いし、ソース配線およびドレイン配線を覆うようにして配置しても良い。
【０１１７】
オーバーコート層５１０を形成した後、対向電極５１２をパターニング形成し、配向膜５１３を形成した後ラビング処理を行う。
【０１１８】
そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシール剤５１４で貼り合わせる。シール剤５１４にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶５１５を注入し、封止剤（図示せず）によって完全に封止する。液晶５１５には公知の液晶材料を用いれば良い。このようにして図１９に示すアクティブマトリクス型液晶表示装置が完成する。
【０１１９】
なお、上記の行程により作成されるＴＦＴはトップゲート構造であるが、ボトムゲート構造のＴＦＴやその他の構造のＴＦＴに対しても本発明は適用され得る。
【０１２０】
また、液晶の代わりにエレクトロルミネッセンス（ＥＬ：Electro Luminescence）を用いた自発光型の画像表示装置であるＥＬ表示装置に対しても本発明は適用され得る。
【０１２１】
[実施例１２]
本実施例では、本発明のレベルシフタを用いたアクティブマトリクス型液晶表示装置或いはＥＬ表示装置を組み込んだ電子機器について説明する。これらの電子機器には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図２０〜図２２に示す。ただし、アクティブマトリクス型液晶表示装置については、図２０、図２１、図２２が適用され、ＥＬ表示装置については、図２０、図２１が適用される。
【０１２２】
図２０（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示部９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本発明は表示部９００４に適用することができる
【０１２３】
図２０（Ｂ）はビデオカメラであり、本体９１０１、表示部９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本発明は表示部９１０２に適用することができる。
【０１２４】
図２０（Ｃ）はパーソナルコンピュータの一種であるモバイルコンピュータ或いは携帯型情報端末であり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示部９２０５で構成されている。本発明は表示部９２０５に適用することができる。
【０１２５】
図２０（Ｄ）はヘッドマウントディスプレイ（ゴーグル型ディスプレイ）であり、本体９３０１、表示部９３０２、アーム部９３０３で構成される。本発明は表示部９３０２に適用することができる。
【０１２６】
図２０（Ｅ）はテレビであり、本体９４０１、スピーカ９４０２、表示部９４０３、受信装置９４０４、増幅装置９４０５等で構成される。本発明は表示部９４０２に適用することができる。
【０１２７】
図２０（Ｆ）は携帯書籍であり、本体９５０１、表示部９５０２、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。本発明は表示部９５０２に適用することができる。
【０１２８】
図２１（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、表示部９６０３、キーボード９６０４で構成される。本発明は表示部９６０３に適用することができる。
【０１２９】
図２１（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体９７０１、表示装置９７０２、スピーカ部９７０３、記録媒体９７０４、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部９７０２に適用することができる。
【０１３０】
図２１（Ｃ）はデジタルカメラであり、本体９８０１、表示部９８０２、接眼部９８０３、操作スイッチ９８０４、受像部（図示しない）で構成される。本発明は表示部９８０２に適用することができる。
【０１３１】
図２１（Ｄ）は片眼のヘッドマウントディスプレイであり、表示部９９０１、ヘッドマウント部９９０２で構成される。本発明は表示部９９０１に適用することができる。
【０１３２】
図２２（Ａ）はフロント型プロジェクターであり、投射装置３６０１、スクリーン３６０２で構成される。
【０１３３】
図２２（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラー３７０３、スクリーン３７０４で構成される。
【０１３４】
なお、図２２（Ｃ）は、図２２（Ａ）及び図２２（Ｂ）中における投射装置３６０１、３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズム３８０７、液晶表示部３８０８、位相差板３８０９、投射光学系３８１０で構成される。投射光学系３８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、これに限定されず、例えば単板式であってもよい。また、図２２（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。本発明は液晶表示部３８０８に適用することができる。
【０１３５】
また、図２２（Ｄ）は、図２２（Ｃ）中における光源光学系３８０１の構造の一例を示した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で構成される。なお、図２２（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１３６】
以上の様に、本発明の適用範囲はきわめて広く、画像表示装置を用いるあらゆる分野の電子機器に適用することが可能である。
【０１３７】
【発明の効果】
本発明のレベルシフタによれば、レベル変換動作の過渡期に生じる貫通電流を減少させ、大きな電圧振幅差間のレベル変換を容易におこなうことが可能となる。また、回路の占有面積の増加を抑制しつつ動作速度を向上させることも可能となる。このように、消費電力の小さく動作マージンの大きな本発明のレベルシフタは、歩留まりを向上させ製品コストの低減に効果的である。
【図面の簡単な説明】
【図１】  実施形態１によるレベルシフタである。
【図２】  実施形態２によるレベルシフタである。
【図３】  実施形態３によるレベルシフタである。
【図４】  実施形態４によるレベルシフタである。
【図５】  実施例１によるレベルシフタである。
【図６】  実施例１と従来例の動作比較をしたシミュレーション結果である。
【図７】  実施例１と従来例の動作遅延時間を比較したシミュレーション結果である。
【図８】  実施例２によるレベルシフタである。
【図９】  実施例３によるレベルシフタである。
【図１０】  実施例３と従来例の動作比較をしたシミュレーション結果である。
【図１１】  実施例４によるレベルシフタである。
【図１２】  実施例５によるレベルシフタである。
【図１３】  実施例６によるレベルシフタである。
【図１４】  実施例７によるレベルシフタである。
【図１５】  実施例８によるレベルシフタである。
【図１６】  ＴＦＴの作製工程を示す断面図である。
【図１７】  ＴＦＴの作製工程を示す断面図である。
【図１８】  アクティブマトリクス基板断面図である。
【図１９】  アクティブマトリクス型液晶表示装置の断面構造図を示す図である。
【図２０】  本発明を用いた電子機器の一例を示す図である。
【図２１】  本発明を用いた電子機器の一例を示す図である。
【図２２】  投影型液晶表示装置の構成を示す図である。
【図２３】  従来例のレベルシフタの一例である。
【図２４】  従来例のレベルシフタの一例である。
【符号の説明】
１０ａ（〜ｄ）  電圧調整回路
１０１〜１０４  ＰチャネルＭＯＳトランジスタ
１０５〜１１０  ＮチャネルＭＯＳトランジスタ
１１１〜１１４  ＰチャネルＭＯＳトランジスタ
１１５〜１１８  ＮチャネルＭＯＳトランジスタ
１１９〜１２０  ＰチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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