(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に配置された第２導電型のエピタキシャル層と、
前記エピタキシャル層上に形成されたフィールド絶縁膜と、
前記半導体基板の所定部分上に配置された第１導電型の高濃度側分離層と、
前記高濃度側分離層上に配置され前記高濃度側分離層とともに前記エピタキシャル層の島領域を囲む第１導電型の低濃度側分離層と、
前記フィールド絶縁膜の下面に接合するように配置された第１導電型であるチャネル形成領域と、
前記チャネル形成領域上の前記フィールド絶縁膜上に配置されたゲート電極と、
前記エピタキシャル層の島領域内に前記チャネル形成領域を挟んでその両側に配置された第２導電型のソース領域およびドレイン領域と、
前記チャネル形成領域の下面および前記ソース領域の下面に接合するように形成された第１導電型の島下部領域と、
前記ソース領域に接続されたソース電極と、
上面が前記ソース電極に接続され、下面が前記島下部領域の上面に接合された第１導電型のウェルとを備え、
前記チャネル形成領域および前記ウェルは前記低濃度側分離層と同じ工程で形成され、前記島下部領域は前記高濃度側分離層と同じ工程で形成されたことを特徴とするフィールドＭＯＳトランジスタ。
【請求項２】
前記島下部領域は前記ドレイン領域の下面に接合したことを特徴とする請求項１に記載のフィールドＭＯＳトランジスタ。
【請求項３】
前記島下部領域の下面と前記半導体基板の間に第２導電型の埋め込み層を更に備えたことを特徴とする請求項２に記載のフィールドＭＯＳトランジスタ。
【請求項４】
前記ドレイン領域に接続されたドレイン電極を更に備えたことを特徴とする請求項１乃至３の何れかに記載のフィールドＭＯＳトランジスタ。
【請求項５】
請求項１乃至４の何れかに記載のフィールドＭＯＳトランジスタを含む半導体集積回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、ディスクリート半導体装置または高電圧半導体集積回路に用いられるフィールドＭＯＳトランジスタ、およびこのフィールドＭＯＳトランジスタを含む半導体集積回路に関するものである。
【０００２】
このフィールドＭＯＳトランジスタは、半導体装置に形成される比較的厚さの厚いフィールド絶縁膜をゲート絶縁膜とするＭＯＳトランジスタであり、そのゲート絶縁膜の厚さを利用してゲート電圧の高い回路に用いられる。ディスクリート半導体装置としては、高いゲート電圧に応じて、信号を増幅、変調するような用途に用いられ、高電圧半導体集積回路では、集積回路内のデジタルスイッチ素子の高い出力電圧をセンスするセンス素子、ゲート保護素子などに用いられる。
【０００３】
【従来の技術】
図８はこの種のフィールドＭＯＳトランジスタの従来構成を示す。これはＰ−半導体基板１上のＮ−エピタキシャル層２のある部分を、Ｐ＋分離層３とＰウエル４とで取り囲んで島領域２Ａを形成し、この島領域２ＡにＮチャネルフィールドＭＯＳトランジスタを形成したものである。このＮチャネルフィールドＭＯＳトランジスタは、島領域２Ａの表面部分にＰウエル４Ａを形成し、このＰウエル４Ａ内にＮソース５、Ｎドレイン６を形成したもので、ゲート電極１０はソース５とドレイン６間のＰウエル４Ａの上部のフィールド絶縁膜９上に配置され、ソース電極１１はＰ＋拡散層７を介してＰウエル４Ａにバックゲート電位を与えるとともにＮ＋拡散層８を介してソース５に接触しており、またドレイン電極１２はＮ＋拡散層８を介してドレイン領域６に接触する。
【０００４】
【発明が解決しようとする課題】
図７の従来構成では、ドレイン領域６とＰウエル４Ａとの間の接合耐圧がトランジスタ全体の素子耐圧を決定するが、Ｐウエル４Ａが島領域２Ａの分離のためのＰウエル４と同じ不純物濃度を持ち、これが比較的高い不純物濃度であるため、素子耐圧を充分に大きくすることはできない。ＣＭＯＳ集積回路では、Ｐウエル４ＡはＣＭＯＳトランジスタにバックゲートを与えるために使用されることが多く、寄生動作防止、パンチスルー防止の観点から、比較的高い濃度に設定される。
【０００５】
このように従来構成では素子耐圧の改善には限界があり、充分な耐圧を持ったフィールドＭＯＳトランジスタを実現するのは困難である。例えば、素子耐圧が最大ゲート電圧と同等まで必要な図２のような回路、インバータ回路、アナログスイッチ回路などでは、一般に数十から百数十ボルトまでの耐圧が必要であるが、従来構成ではこのような素子耐圧の実現は不可能である。
【０００６】
一方、Ｎ−エピタキシャル層２の島領域２Ａ内にＮ＋拡散領域を形成し、Ｐ−半導体基板１との高耐圧ダイオードを形成することが、フィリップス社から提案されている。フィリップス、ジャーナル、オブ、リサーチ（Philips Journal of Reseach）のVol．３５，No．１，１９８０の１〜５頁には、この高耐圧ダイオード構造がＲＥＳＵＲＦ  ｄｉｏｄｅとして紹介され、エピタキシャル層の濃度を下げることによって高耐圧を実現できることが示されている。しかしこれは高耐圧ダイオードの構成であり、フィールドＭＯＳトランジスタの高耐圧化の技術は開示されていない。
【０００７】
この発明は、素子耐圧を改善することのできる新しいフィールドＭＯＳトランジスタおよびこのフィールドＭＯＳトランジスタを含む半導体集積回路を提案するものである。
【０００８】
【課題を解決する手段】
この発明に係るフィールドＭＯＳトランジスタは、第１導電型の半導体基板と、該半導体基板上に配置された第２導電型のエピタキシャル層と、該エピタキシャル層上に形成されたフィールド絶縁膜と、該半導体基板の所定部分上に配置された第１導電型の高濃度側分離層と、該高濃度側分離層上に配置され該高濃度側分離層とともに該エピタキシャル層の島領域を囲む第１導電型の低濃度側分離層と、該フィールド絶縁膜の下面に接合するように配置された第１導電型であるチャネル形成領域と、該チャネル形成領域上の該フィールド絶縁膜上に配置されたゲート電極と、該エピタキシャル層の島領域内に該チャネル形成領域を挟んでその両側に配置された第２導電型のソース領域およびドレイン領域と、該チャネル形成領域の下面および該ソース領域の下面に接合するように形成された第１導電型の島下部領域と、該ソース領域に接続されたソース電極と、上面が該ソース電極に接続され、下面が該島下部領域の上面に接合された第１導電型のウェルとを備える。そして、該チャネル形成領域および該ウェルは該低濃度側分離層と同じ工程で形成され、該島下部領域は該高濃度側分離層と同じ工程で形成されたことを特徴とする。
【００１３】
【実施の形態】
実施の形態１．
図１はこの発明によるフィールドＭＯＳトランジスタの実施の形態１を示す断面図である。
【００１４】
このフィールドＭＯＳトランジスタは、半導体基体２０を主体に構成される。この半導体基体２０は例えばシリコンで作られ、上面に主表面２０ａを有している。半導体基体２０は、半導体基板２１を有し、この半導体基板２１を出発材料として作られる。この半導体基板２１は第１導電型、例えばＰ型であり、不純物濃度の低いＰ−半導体で作られている。
【００１５】
半導体基板２１の上面には、エピタキシャル層２２が形成される。このエピタキシャル層２２は第２導電型、例えばＮ型であり、Ｎ型の不純物濃度の低いＮ−半導体であり、その上面は主表面２０ａを画定する。半導体基板２１の所定部分の上には、第１導電型、例えばＰ型で不純物濃度の高いＰ＋高濃度埋め込み層２３が形成されている。この高濃度埋め込み層２３は、リング状部分２３ａと、このリング状部分２３ａの内周の一部からリング状部分２３ａの内側へ延びた延長部分２３ｂを有する。リング状部分２３ａは高濃度側分離層を構成する。
【００１６】
高濃度埋め込み層２３のリング状部分２３ａと延長部分２３ｂとは、ともに同じ不純物濃度分布を持っている。これらの部分は、半導体基板２１側への拡散部分と、エピタキシャル層２２側への拡散部分を持ち、半導体基板２１とエピタキシャル層２２とに跨るように形成されている。この高濃度側分離層２３は、エピタキシャル層２２を形成する前に、半導体基板２１の上面の所定部分にＰ型の不純物を拡散、またはイオン注入して形成され、その後に、この高濃度分離層を含む半導体基板２１上の全面にエピタキシャル層２２を成長させ熱処理することにより、高濃度分離層からのＰ型不純物が半導体基板２１とエピタキシャル層２２の両側に拡散することによって形成されたものである。
【００１７】
高濃度側分離層２３ａの上部には、第１導電型、Ｐ型であって、埋め込み層２３よりも低く、また基板２１よりも高い不純物濃度を持ったＰ領域（Ｐウエル）２４が形成されている。このＰウエル２４は、埋め込み層２３のリング状高濃度側分離層２３ａの上に位置するリング状部分２４ａと、このリング状部分２４ａから離れてその内周に配置されたチャネル形成領域２４１とを有する。このＰウエル２４のリング状部分２４ａは低濃度側分離層を構成する。この低濃度側分離層２４ａとチャネル形成領域２４１とは互いに同じ不純物濃度分布を持っている。これらの低濃度側分離層２４ａとチャネル形成領域２４１はともに、半導体基板２１の全面上に形成されたエピタキシャル層２２上の主表面１０ａの所定部分からＰ型不純物を選択的に拡散、またはイオン注入して形成される。
【００１８】
高濃度側分離層２３ａと低濃度側分離層２４ａはともにリング状であり、互いに上下方向に接合し、その内部のエピタキシャル層２２の島領域２２Ａを取り囲み、この島領域２２Ａをその周りのエピタキシャル層２２から分離する。チャネル形成領域２４１はこの島領域２２Ａ内に形成されている。
【００１９】
島領域２２Ａには、チャネル形成領域２４１とともに、第２導電型、すなわちＮ型のソース領域２５、ドレイン領域２６が形成されている。これらのソース領域２５、ドレイン領域２６は、エピタキシャル層２２、その島領域２２Ａよりも高い不純物濃度を持っている。ソース領域２５はチャネル形成領域２４１の左側に、このチャネル形成領域２４１とリング状部分２４ａに接合するように形成されている。ドレイン領域２６はチャネル形成領域２４１の右側に、このチャネル形成領域２４１からもリング状部分２４ａからも離れるよう形成されている。
【００２０】
ソース領域２５、ドレイン領域２６は、Ｐウエル２４と同じ深さをもって、主表面１０ａの所定部分からＮ型不純物をエピタキシャル層２２に選択的に拡散、またはイオン注入して形成される。埋め込み層２３の延長部分２３ｂは、島領域２２Ａの下部に延長した島下部領域であり、ソース領域２５、チャネル形成領域２４１はこの島下部領域２４ｂに接合して形成されている。
【００２１】
主表面２０ａは、厚さの厚いフィールド絶縁膜２９によって覆われている。このフィールド絶縁膜２９は、図１において、エピタキシャル層２２ばかりでなく、その島領域２２Ａ、Ｐウエル２４、チャネル形成領域２４１、ソース領域２５、ドレイン領域２６を覆うように形成されており、これはその下地を酸化して形成された酸化膜である。Ｐウエル２４、ソース領域２５、ドレイン領域２６は、このフィールド絶縁膜２９の下面の接合して形成されている。
【００２２】
ソース領域２５とそれに隣接する低濃度側分離層２４ａの上のフィールド絶縁膜２９の部分では、フィールド絶縁膜２９が開口され、この開口内でソース電極３１がＰ＋拡散膜２７、Ｎ＋拡散膜２８を介して、低濃度分離層２４ａ、ソース領域２５にそれぞれオーミック接触している。ドレイン領域２６の上でもフィールド絶縁膜２９が開口され、ドレイン電極３２がＮ＋拡散膜２８を介してドレイン領域２６にオーミック接触している。チャネル形成領域２４１の上部のフィールド絶縁膜２９上には、ゲート電極３０が配置されている。
【００２３】
実施の形態１において、ドレイン領域２６はその周りがエピタキシャル層２２の島領域２２Ａで囲まれている。この構造自体は、前述のＲＥＳＵＲＦ  ｄｉｏｄｅと同様な構成であり、エピタキシャル層２２、島領域２２Ａの不純物濃度を下げることによってドレイン領域２６の耐圧、すなわち素子耐圧を大きくすることができる。
このドレイン領域２６を島領域２２Ａで取り囲む構成は、ドレイン領域２６の周りに島領域２２Ａを残すことによって達成でき、これはチャネル形成領域２４１を低濃度側分離層２４ａと同じ不純物濃度で構成し、バックゲート電圧をソース電極３１から低濃度側分離層２４ａ、高濃度側分離層２３ａを経て、その島下部領域２３ｂに与える構成によって達成されている。
【００２４】
ドレイン領域２６をエピタキシャル層２２の島領域２２Ａで取り囲む構成において、島領域２２Ａの不純物濃度ρとその厚さｔが次の関係を満足している場合、主表面２０ａの表面に沿ったドレイン領域２６の横方向の接合耐圧は充分大きくすることができ、全体の素子耐圧がドレイン領域２６、島領域２２Ａ、基板２１によるｐ−ｉ−ｎ接合の一次元耐圧まで、充分高くすることが可能である。
ｑ・ρ・ｔ／ε＜Ｅｃｒ
ただし、ｑは電子の電荷量、εはシリコンの誘電率、Ｅｃｒはｐｎ接合の臨界電界である。
【００２５】
製造プロセス上からも、島下部領域２３ｂは高濃度側分離層２３ａと、チャネル形成領域２４１は低濃度側分離層２４ａとそれぞれ同じ工程で同様に形成できるので、特別な工程を付加する必要がない。また、ソース領域２５、ドレイン領域２６も、チャネル形成領域２４１と同じ深さをもって、例えばＰウエル２４の形成後に、Ｐウエル２４と同じ深さのＮウエルを形成する工程で、容易に形成することができる。
【００２６】
応用回路１．
この応用回路１は実施の形態１の応用回路であり、図２はその電気回路図である。図２において、実施の形態１に示したフィールドＭＯＳトランジスタが符号４０で示され、使用されている。
【００２７】
高電圧電源電圧Ｖｄｄに接続された一対のＮチャネルＭＯＳトランジスタ５１、５２の相互接続点５３から出力電圧Ｖｏｕｔを出力する回路であって、各トランジスタ５１、５２のゲート、ソース間にはそれぞれコントロールロジック回路５４、５５が接続されている。この発明によるフィールドＭＯＳトランジスタ４０のゲート３０は出力電圧Ｖｏｕｔに接続され、そのドレイン電極３２は高電圧電源電圧Ｖｄｄに直接接続され、そのソース電極３１は抵抗Ｒを介してグランドに接続されている。
【００２８】
図２の回路では、Ｖｏｕｔが０からＶｄｄまで変化するが、このＶｏｕｔに応じてトランジスタ４０のドレイン電流Ｉｄが変化し、抵抗Ｒにそれに応じた電圧が発生するので、この抵抗Ｒの電圧に基づき、Ｖｏｕｔをセンス（モニタ）することができる。トランジスタ４０のドレイン電極３２には、高いＶｄｄが直接与えられるが、実施の形態１で説明した高耐圧化構造によって、機能を果たすことができる。
【００２９】
応用回路２．
この応用回路２も実施の形態１の応用回路である。これは図２の応用回路１の変形例であって、図３はその電気回路図である。この応用回路２では、トランジスタ４０と並列に、この発明によるもう一つのフィールドＭＯＳトランジスタ４０Ａが接続され、このトランジスタ４０Ａのゲート３０に基準電位Ｖｘを与える。このトランジスタ４０Ａのソース電極３１に接続された抵抗Ｒ１に発生する電圧と、前記抵抗Ｒに発生する電圧とを比較することによって、Ｖｏｕｔの絶対値を知ることができる。その他の構成は図２と同じである。
【００３０】
図３のフィールドＭＯＳトランジスタ４０、４０Ａのドレイン電極３２はともに高電源電圧Ｖｄｄに接続されるが、この発明による耐圧改善に基づき、初期の機能を果たすことが可能となる。
【００３１】
実施の形態２．
図４はこの発明によるフィールドＭＯＳトランジスタの実施の形態２を示す断面図である。この実施の形態２は図１の実施の形態１の高濃度埋め込み層２３をさらに改善したものである。
【００３２】
図４の実施の形態２では、高濃度埋め込み層２３の島下部領域２３ｂが、エピタキシャル層２２の島領域２２Ａの下部全体に位置するように、島領域２２Ａの下部全体に延長されている。結果として、島下部領域２３ｂはリング状部分２３ｂの内周全体に拡がっており、ドレイン領域２６もこの島下部領域２３ｂに接合し、その上に形成されている。その他の構成は図１と同じである。この実施の形態２においても、エピタキシャル層２２の島領域２２Ａが表面部分に厚さｔ１で残るので、この厚さｔ１とその不純物濃度ρを前記条件を満たすようにすることによって、実施の形態１と同様に、素子耐圧を改善できる。
【００３３】
この図４に示す実施の形態２において、高濃度側分離層２３ｂの外側に、別のＮチャネルＭＯＳトランジスタ５２のＮ＋ドレイン領域６６がエピタキシャル層２２と半導体基板２１とに跨るように形成されているものとする。このドレイン領域６６が何等かの理由で負電位になると、基板２１へ電子の注入が起こる。図４の実施の形態２では、ドレイン領域２６がＰ＋埋め込み層２３によって取り囲まれているため、基板２１への電子の注入は何等影響しないが、図１の実施の形態１であれば、基板２１に注入された電子が基板２１と島領域２２Ａとの間の空乏層に達すると、ドレイン電極３２へドリフトして流れる結果になり、この不要な電流による発熱、電位変動が起こり、フィールドＭＯＳトランジスタの動作が阻害されるおそれがある。
【００３４】
応用回路３．
図５は実施の形態２の応用回路を示す電気回路図である。この図５の応用回路３ではフィールドＭＯＳトランジスタ４０として図４の実施の形態２に示すフィールドＭＯＳトランジスタが用いられる。このトランジスタ４０のゲート電極３０はＮチャネルＭＯＳトランジスタ５１、５２間の出力電圧Ｖｏｕｔに接続され、そのドレイン電極３２はコントロールロジック回路５５に接続され、Ｖｏｕｔに応じた電圧がコントロールロジック回路５５に帰還されるが、この回路でＶｏｕｔにインダクタンスＬが接続されている。このインダクタンスＬによってＶｏｕｔが負電位になると、実施の形態２で説明した通り、基板２１へ電子の注入が起こるが、図４の実施の形態２では、トランジスタ４０のドレイン領域２６が埋め込み層２３で囲まれており、悪影響は生じない。
【００３５】
実施の形態３．
図６はこの発明によるフィールドＭＯＳトランジスタの実施の形態３を示す断面図である。
【００３６】
この実施の形態３では、エピタキシャル層２２の島領域２２Ａの下部に、第２導電型、すなわちＮ型でその不純物濃度の高いＮ＋の埋め込み層３５が形成されている。この島下部埋め込み層３５は、半導体基板２１と島領域２２Ａに跨るように形成されそれらに接合しており、またＰ＋高濃度側分離層２３ａの内周に配置されているが、この高濃度側分離層２３ａからは離れて配置されている。この島下部埋め込み層３５の上にそれに接合してＰ＋の島下部埋め込み層３６が形成されている。この島下部埋め込み層３６は、実施の形態１、４の島下部領域２３ｂと同様に、埋め込み層２３の高濃度側分離層２３ａと同時に形成され、それと同じ不純物分布を持っており、この島下部埋め込み層３６とフィールド絶縁膜２９の下面に接合するように、ソース領域２５、チャネル形成領域２４１、ドレイン領域２６が形成されている。ドレイン領域２６は、図４の実施の形態２と同様に、チャネル形成領域２４１、Ｐウエル２４から離れて形成されている。
【００３７】
この図６の実施の形態３において、Ｎ＋埋め込み層３５、エピタキシャル層２２の島領域２２Ａと基板２１との間のｐ−ｎ接合、層３５、２２ＡとＰ＋埋め込み層２３、３６間のｐ−ｎ接合、および層３５、２２ＡとＰウエル２４、チャネル形成領域２４１間のｐ−ｎ接合によって素子耐圧が決まるが、少なくとも基板２１の電位に比べ、Ｖｄｄ高い電位まで、素子耐圧を確保できる。
【００３８】
Ｎ＋埋め込み層３５は、例えば図４に示した他のＮチャネルトランジスタ５２のドレイン６６と同時に形成できる。
【００３９】
応用回路４．
図７は応用回路４として、実施の形態３の応用回路を示す電気回路図である。この応用回路では、実施の形態３に示したフィールドＭＯＳトランジスタが、符号７０、８０で示すように一対使用されている。これらのトランジスタ７０、８０の中、電源側のトランジスタ７０のゲート３０はＶｄｄに、ソース３１はＶｏｕｔに、またドレイン３２はコントロールロジック５４にそれぞれ接続されている。グランド側のトランジスタ８０のゲート３０はＶｏｕｔに、ソース３１はグランドに、ドレイン３２はコントロールロジック５５にそれぞれ接続されている。
【００４０】
この応用回路において、特に電源側のトランジスタ７０の各端子には、最大Ｖｄｄの電圧がかかるが、実施の形態３に示した構成により、この電圧に耐えることができる。
【００４１】
なお、図２、図３、図５、図７のフィールドＭＯＳトランジスタ４０、４０Ａ、７０、８０は、何れも他のトランジスタ５１、５２などとともに、共通の半導体基体２０内に構成された半導体集積回路として構成されるものであるが、これらのフィールドＭＯＳトランジスタをディスクリート素子として分離して構成することも可能である。
【００４２】
【発明の効果】
以上のようにこの発明によるフィールドＭＯＳトランジスタは、チャネル形成領域を低濃度側分離層とほぼ同じ不純物濃度をもって形成したので、素子耐圧を大きくすることができ、併せて製造プロセスも簡単化できる。
【００４３】
また高濃度側分離層とほぼ同じ不純物濃度をもった島下部領域を形成し、チャネル形成領域をこの島下部領域に接合して形成すれば、この島下部領域によりバックゲートを効果的に与えることができ、またこの島下部領域も高濃度側分離層と同時に簡単に形成できる。
【００４４】
また高濃度側分離層とほぼ同じ不純物濃度をもった島下部領域を形成し、チャネル形成領域とソース領域、ドレイン領域をこの島下部領域に接合して形成すれば、この島下部領域によりバックゲートを効果的に与えながら、また基板への電子の注入によっても動作に悪影響を生じる不都合を改善でき、しかもこの島下部領域も高濃度側分離層と同時に簡単に形成できる。
【００４５】
また、エピタキシャル層の島領域の下部に、第２導電型の島下部埋め込み層を設け、その上に第１導電型の島下部埋め込み層を設けて、この島下部埋め込み層に接合するようにチャネル形成領域、ソース領域、ドレイン領域を形成するものでは、各部の耐圧を改善でき、また第１導電型の島下部埋め込み層が高濃度側分離層と、チャネル形成領域が低濃度側分離層とほぼ同じ不純物濃度を持つようにすれば、製造プロセス上も簡単化できる。
【００４６】
また、この発明によるフィールドＭＯＳトランジスタを組み込んだ半導体集積回路は、フィールドＭＯＳトランジスタの素子耐圧の向上に伴い、半導体集積回路の耐圧向上を図ることができ、併せて製造プロセスの簡単化も図ることができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１を示す断面図。
【図２】  この発明の実施の形態１の応用回路１を示す電気回路図。
【図３】  この発明の実施の形態１の応用回路２を示す電気回路図。
【図４】  この発明の実施の形態２を示す断面図。
【図５】  この発明の実施の形態２の応用回路３を示す電気回路図。
【図６】  この発明の実施の形態３を示す断面図。
【図７】  この発明の実施の形態３の応用回路４を示す電気回路図。
【図８】  従来装置の断面図。
【符号の説明】
２０  半導体基体、    ２１  半導体基板、    ２２  エピタキシャル層、    ２２Ａ  島領域、    ２３ａ  高濃度側分離層、    ２３ｂ  島下部領域、    ２４ａ  低濃度側分離層、    ２４１  チャネル形成領域、    ２５  ソース領域、    ２６  ドレイン領域、    ２９  フィールド絶縁膜、    ３０  ゲート電極、    ３１  ソース電極、    ３２  ドレイン電極、    ４０,４０Ａ,７０,８０  フィールドＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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