(57)【特許請求の範囲】
【請求項１】
第１及び第２ウェルを持つ基板と、
該基板を複数のサブコラムアクティブ領域(sub-columnar active regions)に画定する複数のトレンチと、
前記サブコラムアクティブ領域の各々に形成される複数のフラッシュメモリセルとを備え、
前記第１ウェルが前記第２ウェル内に画定され、
前記トレンチが、前記第１ウェル内に形成され、且つ前記第２ウェルまで拡張され、
前記複数のトレンチにより画定されるコネクティング領域をさらに備え、
該コネクティング領域が、一つの軸に沿って互いに整列する２個の前記サブコラムアクティブ領域を電気的に接続するように構成されているフラッシュメモリ装置。
【請求項２】
前記フラッシュメモリセルが、ＮＡＮＤゲート構造に配列されている請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記トレンチが、酸化物で埋設される深いトレンチを備えている請求項１に記載のフラッシュメモリ装置。
【請求項４】
第１及び第２ウェルを持つ基板と、
該基板を複数のサブコラムアクティブ領域(sub-columnar active regions)に画定する、複数のトレンチ及び該トレンチの下のイオン注入(deep ion implants)領域と、
前記サブコラムアクティブ領域の各々に形成される複数のフラッシュメモリセルとを備え、
前記第１ウェルが前記第２ウェル内に画定され、
前記トレンチが、酸化物で埋設されて、前記第１ウェル内に形成され、
前記イオン注入領域が、前記第２ウェルまで拡張され、
前記複数のトレンチ及び該トレンチの下のイオン注入領域により画定されるコネクティング領域をさらに備え、
該コネクティング領域が、一つの軸に沿って互いに整列する２個の前記サブコラムアクティブ領域を電気的に接続するように構成されているフラッシュメモリ装置。
【請求項５】
前記コネクティング領域が、２個の前記サブコラムアクティブ領域に対する電流の流れを調節するための少なくとも２個のパストランジスタ(pass transistor)を備えている請求項１に記載のフラッシュメモリ装置。
【請求項６】
前記フラッシュメモリセルのソースに対するコネクションが、ローカルインタコネクト(local interconnect)を用いて形成される請求項１に記載のフラッシュメモリ装置。
【請求項７】
消去動作の間に、前記サブコラムアクティブ領域を用いて、ビットラインに対する個別的なアクセスが提供される請求項１に記載のフラッシュメモリ装置。
【請求項８】
オーバーシュートを補正するために前記ビットラインに対する個別的なアクセスを利用してプログラムされる請求項７に記載のフラッシュメモリ装置。
【請求項９】
前記フラッシュメモリセル当たり１ビット以上のデータが記憶される請求項８に記載のフラッシュメモリ装置。
【請求項１０】
一つのセクタ全体よりも小さい領域を一度に消去することができる請求項１に記載のフラッシュメモリ装置。
【請求項１１】
前記第１ウェルがＰウェルであり、前記第２ウェルがＮウェルである請求項１に記載のフラッシュメモリ装置。
【請求項１２】
第１のビットラインに対応する、その上に複数のフラッシュメモリセルが形成される第１領域と、
第２のビットラインに対応する、その上に複数のフラッシュメモリセルが形成される第２領域と、
前記第１領域及び前記第２領域の間に設けられた、前記第１領域及び前記第２領域に対する電流の流れを調節するための第１及び第２パストランジスタを有し、前記第１領域及び前記第２領域を電気的に接続するコネクティング領域とを備え、
前記第１領域と前記第２領域と前記コネクティング領域とは、複数のトレンチにより画定される、フラッシュメモリ装置であって、
前記第１領域及び前記第２領域は、第１及び第２ウェルを有する基板上に設けられ、
前記コネクティング領域は、前記第２ウェルを有する基板上に設けられ、
前記第１ウェルが前記第２ウェル内に画定され、
前記トレンチが、前記第１ウェル内に画定され、且つ前記第２ウェルまで拡張されているフラッシュメモリ装置。
【請求項１３】
前記第１及び第２パストランジスタが、グローバルビットラインに接続される請求項１２に記載のフラッシュメモリ装置。
【請求項１４】
前記第１及び第２パストランジスタが、前記グローバルビットラインに接続される共通拡散領域を共有する請求項１３に記載のフラッシュメモリ装置。
【請求項１５】
前記第１及び第２のビットラインが、前記コネクティング領域に接続されている請求項１２に記載のフラッシュメモリ装置。
【請求項１６】
前記第１及び第２領域が、前記第１及び第２パストランジスタに接続されるＮ＋／Ｐ＋コンタクト領域を備える請求項１２に記載のフラッシュメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ装置に関し、特に、コラム基板コーディング(columnar substrate coding)を用いる高密度フラッシュメモリ装置に関する。
【０００２】
【従来の技術】
フラッシュメモリは、EPROM(Erasable Programmable Read Only Memory)を基に開発された。通常、EPROM技術は、メモリをプログラムするため、即ちメモリへのデータの記録に、ホットエレクトロン注入を利用し、メモリ内容を消去するために紫外線を用いる。ドレイン及び制御ゲートの全てに高い正電圧を印加し、ソースを接地することによって、フローティングゲートへのアバランシェ注入が達成される。セルを紫外線に露光させると、フローティングゲートと酸化膜との間のエネルギー障壁を越えるレベルに、フローティングゲート中の電子のエネルギーを増大させることができる。
【０００３】
通常の単一トランジスタ(single-transistor)セルフラッシュメモリ技術は、単一トランジスタセルEPROM技術と類似している。しかし、フラッシュメモリは、メモリ内容の冷電子トンネル(cold electron tunneling。FN(Fowler Nordheim)トンネルともいう)効果を利用して、一度にメモリアレイ全体あるいはメモリの一セクタに対して、メモリ内容の電気的な消去を可能にする。
【０００４】
図1は、従来の単一トランジスタフラッシュメモリセルの概略構造を示す断面図である。より詳しくは、通常の3重ウェル基板構造の最上位ウェルである3重p-ウェルに基づいた従来のセルが示されている。従来の3重ウェル基板構造は、図2に示されている。
【０００５】
図１に示した従来のセルは、n+ドープされたドレイン102、n+ドープされたソース104、フローティングゲート(FG)106、制御ゲート108、酸化膜110、ドレインコンタクト112、及びソースコンタクト114を備えている。ドレイン電圧はVdで、ソース電圧はVsで、制御ゲート電圧はVgで、それぞれ示されている。通常、フラッシュメモリは、ワードライン[WL]が制御ゲート108であって、ビットライン[BL]がドレイン102に接続されるように構成される。
【０００６】
図１に示した従来のセルは、チャネル(ドレイン102とソース104との間の基板領域)からフローティングゲート106へのホットエレクトロン注入によりプログラムされる。通常、ソース104を接地したまま、ドレイン102と制御ゲート108全てに高い正電圧を印加することによって行われる。これにより、電子がフローティングゲート106に注入される。セルがプログラムされると、蓄積された電子によってフローティングゲート106に負電荷が存在することとなる。負電荷は、制御ゲート108で見られるように、メモリ装置のしきい電圧を上昇させる。したがって、制御ゲート108に正電圧を印加しても、制御ゲート電圧がセルしきい電圧より低ければ、トランジスタはターンオンされない。
【０００７】
図１に示した従来のセルは、通常、制御ゲート108を接地したまま、ソース104またはPウェル101に高い正電圧を印加することによって、冷電子トンネル効果により消去される。これはフローティングゲート106からの電子をソース104にトンネル移動させる。セルが消去されると、フローティングゲート106上に蓄積された電子が除去される。これによって、メモリ装置のしきい電圧が減少する。したがって、正電圧が制御ゲート108に印加されると、トランジスタがターンオンされる。
【０００８】
図1は、例示を目的とするものであり、正確なスケールで図示されてはいない。例えば、ソース及びドレインは、相異なる接合深さで、より非対照であり得る。同様に、本明細書に添付された他の図も、例示を目的とするものであり、正確なスケールでは図示されていない。
【０００９】
図2は、従来の3重ウェル基板の概略構造を示す断面図である。この構造は、pドープされた基板202を備えている。Pドープされた基板202内に、nドープされたウェル204が形成される。Nドープされたウェル204内に、pドープされたウェル101が形成される。これが図1に示されているセルが形成されるPウェル(3重Pウェル)101である。
【００１０】
【発明が解決しようとする課題】
図1に示した従来の単一トランジスタセルのフラッシュメモリセルは、通常フローティングゲートの下(フローティングゲート106とチャネルとの間)にEPROMセルよりさらに薄い酸化膜を有する。薄い酸化膜は、フローティングゲート106とソース104との間の冷電子トンネル効果によって消去が行われることを可能にする。
【００１１】
EPROMのプログラミングのように、従来の単一トランジスタセルフラッシュメモリのプログラミングは、通常、ビットラインを介してドレイン102に正電圧を印加し、ワードラインを介して制御ゲート108に高い正電圧を印加し、且つソース104を接地することによって行われる。これは、ドレイン102に隣接した基板101からフローティングゲート106にホットエレクトロン注入を引き起こす。ホットエレクトロン注入を利用したこのようなプログラミングは、フローティングゲート106に蓄積された電荷が正確に制御され難いという点で好ましくない。フローティングゲート106に蓄積された電荷を正確に制御できないことは、従来の単一トランジスタセルフラッシュメモリにおける第１の問題である。このような問題によって、フラッシュメモリのセルに多重レベル(すなわち、1ビット以上の情報)を記憶することが困難となる。
【００１２】
従来の単一トランジスタセルフラッシュメモリの消去は、一つのセクタ内で基板101に高い正電圧(例えば、+12V)を印加し、制御ゲート108を接地することによって行うことができる。これはフローティングゲート106からソース104への電子のトンネル移動を引き起こす。一つのセクタ内の全セルによって共通基板が共有されているため、一つのセクタよりもさらに小さいメモリ領域だけを消去することはできない。セクタの大きさは、例えば、8個のセクタから構成された4メガビットフラッシュメモリにおいては512キロビットである。このように、一つのセクタよりも小さいメモリ領域を消去できないことは、従来の単一トランジスタセルフラッシュメモリの第２の問題である。
【００１３】
従来のフラッシュメモリは、単一トランジスタセルを使用する代わりに、二つ以上のトランジスタを持つセルを使用することができる。例えば、各セルは、2個のトランジスタ(すなわち、一つは選択(select)トランジスタであって、他の一つは保存(storage)トランジスタである)を備えることができる。このような複数のトランジスタからなるセルを利用することによって、単一ワードなどの小さいメモリ領域の消去が達成された。しかし、このような複数トランジスタセルは、実質的に単一トランジスタセルよりも大きく、したがって、高密度フラッシュメモリアプリケーションには適さない。
【００１４】
従来、フラッシュメモリのセルの大きさは、セルパンチスルー要件により制限される。セルパンチスルーは、ドレイン接合部の空乏領域がソース接合部の空乏領域と合わせ（merge）られる時に発生する。セルパンチスルーを防止するために、通常、ビットライン(またはコラム)に沿ってドレイン102とソース104との間は最小距離以上の距離が要求される。動作中にドレインに印加される最大電圧が高くなるほど、最小距離はより大きくすべきでる。この方式では、セルパンチスルーによって、コラム方向に沿ってセルの大きさが制限され、このことが、従来の単一トランジスタセルフラッシュメモリの第３の問題である。
【００１５】
本発明は、上記した従来技術の問題に鑑みてなされたものであって、多重レベル記憶動作が可能であり、一回に一つのセクタ全体よりも小さいフラッシュメモリ領域を消去でき、セルパンチスルーに必要な最小距離を減少させ、コラム方向に沿ってセルの大きさを減少させることができるフラッシュメモリを提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１のフラッシュメモリ装置は、第１及び第２ウェルを持つ基板と、該基板を複数のサブコラムアクティブ領域(sub-columnar active regions)に画定する複数のトレンチと、前記サブコラムアクティブ領域の各々に形成される複数のフラッシュメモリセルとを備え、前記第１ウェルは前記第２ウェル内に画定され、前記トレンチは、前記第１ウェル内に形成され、前記第２ウェルに拡張され、前記複数のトレンチにより画定されるコネクティング領域をさらに備え、該コネクティング領域が、一つの軸に沿って互いに整列する２個の前記サブコラムアクティブ領域を電気的に接続するように構成されていることを特徴としている。
【００１７】
また、本発明に係る第２のフラッシュメモリ装置は、第１のビットラインに対応する、その上に複数のフラッシュメモリセルが形成される第１領域と、第２のビットラインに対応する、その上に複数のフラッシュメモリセルが形成される第２領域と、前記第１領域及び前記第２領域の間に設けられた、前記第１領域及び前記第２領域に対する電流の流れを調節するための第１及び第２パストランジスタを有し、前記第１領域及び前記第２領域を電気的に接続するコネクティング領域とを備え、前記第１領域と前記第２領域と前記コネクティング領域とは、複数のトレンチにより画定される、フラッシュメモリ装置であって、前記第１領域及び前記第２領域は、第１及び第２ウェルを有する基板上に設けられ、前記コネクティング領域は、前記第２ウェルを有する基板上に設けられ、前記第１ウェルが前記第２ウェル内に画定され、前記トレンチが、前記第１ウェル内に画定され、且つ前記第２ウェルまで拡張されていることを特徴としている。
【００１９】
【発明の実施の形態】
上記したように、本発明は、他のビットラインの基板からセルの各ビットライン(またはコラム)に対する基板を分離することに関する。少なくとも最小限のビットライン分離（例えば、現在の技術においては0.5マイクロメートル（μｍ）よりも小さい）に対し、分離されたPウェルは水平拡散によって合わせ（merge）られるため、Pウェル注入の間に分離されたPウェルを形成することによって、このような分離を行うことは可能でない。したがって、本発明では、分離を達成するために、トレンチを利用する。分離を達成するために、トレンチを利用する2つの方法が図3A及び図3Bに示されている。この概念は、本出願人に譲渡されたアメリカ特許第6,198,658号に開示されている。
【００２０】
図3Aは、本発明の第１の実施の形態に係る深いトレンチ分離膜DTI（deep trench isolation）を備えた3重ウェル基板の概略構造を示す断面図である。図2に示した3重ウェル基板構造に加えて、図3Aの構造では、酸化物で埋め込まれる深いトレンチ302を備えている。図3Aでは、深いトレンチ302は、Pウェル101内にアクティブ基板領域304の分離膜を確保するために、Pウェル101の底よりも若干下方に拡長されている。トレンチ302の側壁に沿って分離膜を確保するために、p-注入を利用して側壁が注入される。トレンチ側壁におけるp-注入は、トレンチに対するしきい(ターンオン)電圧を増大させて、それが「オフ」状態を維持して分離領域の役割をすることを保障する。
【００２１】
図3Bは、本発明の第２の実施の形態に係る浅いトレンチ分離膜STI（shallow trench isolation）を備えた3重ウェル基板の概略構造を示す断面図である。図3Aに示した深いトレンチ分離膜を利用する代わりに、図3Bの構造は、深いn+注入306の後に、酸化物で埋め込まれる浅いトレンチ308を形成する。これは、Pウェル101の深さ全体に沿ってアクティブ基板領域304を完全に分離するには、n+注入のみを利用することが問題となり得るからである。したがって、その代りに、深い領域にはn+注入306を用い、n+注入領域の上の浅い領域には酸化物で埋め込まれた浅いトレンチ308を用いる。
【００２２】
図3A及び図3Bでは、例示の目的で一つのアクティブ基板領域304のみが示されているが、本発明によれば、複数のアクティブ基板領域304が形成される。各アクティブ基板領域304は、トレンチ302、またはn+注入306及びトレンチ308により他の領域から分離され、各アクティブ基板領域304は、フラッシュメモリセルのコラムが形成される分離されたコラム型(columnar)基板を備える。
【００２３】
図3Cは、本発明の第１又は第２の実施の形態に係るトレンチ302またはn+注入306及びトレンチ308、並びに複数のアクティブ基板領域304を示すレイアウト図である。複数のアクティブ基板領域304は、コラム構造からトレンチ302またはn+注入306及びトレンチ308により分離されることが示されており、ここで、各分離されたアクティブ基板領域304は、コラムまたはビットラインに対応する。
【００２４】
図4Aは、本発明の第３の実施の形態に係る単一のトランジスタフラッシュメモリセルのビットラインに沿った断面図である。図4Aのセルは、いくつかの重要な観点から図1のセルとは異なる。第１に、図4Aのセルは、基板の分離されたコラムアクティブ基板領域304上に形成される点で、図1のセルとは異なる。第２に、図4Aのセルでは、分離されたコラムアクティブ基板領域304に対する電気コンタクト402が形成される。第３に、図4Aのセルでは、分離された領域304に対する電気コンタクト402が存在するため、セルの消去はフローティングゲート106から分離されたコラムアクティブ基板領域304への冷電子トンネル効果を利用して行うことができる。したがって、第1ビットライン[BL]が読み取り専用に用いられる間(また、プログラム及び消去の間にはフローティングされるようにし)、電気コンタクト402がプログラム及び消去の目的で第2ビットライン[BL']として用いられる。第４に、ローカルインタコネクトがソース104に接続するために用いられるので、ソースコンタクト114が不要である。
【００２５】
図4Bは、本発明の第３の実施の形態に係る単一のトランジスタフラッシュメモリセルのワードラインに沿った断面図である。図4Bに示されているように、フローティングゲート106は、第1ポリシリコン層(ポリ1)により形成され、制御ゲート108は、第2ポリシリコン層(ポリ2)により形成される。
【００２６】
上記したように、本発明は、各コラム型アクティブ基板領域304に対する個別的なアクセスを含む、フラッシュセルに対するコネクションを提供することにも関連する。コネクションを提供するための三つの方法が、図5A、図5B及び図5Cに示されている。
【００２７】
図5Aは、本発明の第４の実施の形態に係るフラッシュメモリセルに対するコンタクト及びコネクション層の第1レイアウトを示す平面図である。第1レイアウトは、フローティングゲート(FG)106、ドレインコンタクト112、Pウェルコンタクト402、ドレインライン[BL]502、ソースライン504、制御ライン[WL]506及び基板ライン[BL']508を備えている。このレイアウトは例示を目的とするものであり、レイアウト上の寸法は、正確な寸法を示すものではない。また、Pウェルコンタクト402は、全てのセルまたはセルの対に対して形成される必要はなく、コラム方向基板抵抗を十分に低く維持する必要がある。
【００２８】
第1レイアウトにおいて、フローティングゲート106が、第1ポリシリコン層(ポリ1)から形成されることが示されている。当然に、フローティングゲート106は、シリコン二酸化物により取り囲まれており、それに対する直接的なコネクションが存在しない場合にはフローティングされる。ドレインライン502は、第1金属層(金属1)から形成されることが示されており、ドレインコンタクト112を介してドレイン102に接続する。ドレインライン502上の電圧は、Vdで表示されている。ソースライン504は、ローカルインタコネクト(LI)から形成されることが示されており、ソース104に接続されている。ローカルインタコネクトLIが用いられるため、ソースコンタクトが各ソース104に接続される必要がない。ソースライン504上の電圧は、Vsで表示されている。図5Aに示されているように、ソースライン504は、一対のロー（行）セルにより各々共有される共通ソースラインを構成する。ローカルインタコネクトLIは、トレンチのような分離領域を横切ることができる金属コンダクターである。ローカルインタコネクトLIは、また通常の金属(アルミニウム)またはポリシリコンとは異なるレベルに配置されて、これらの伝導体を横切ることができる。ローカルインタコネクトLIはタングステンを含んでいてもよい。制御ライン506は、第2ポリシリコン層(ポリ2)から形成されることが示されている。各フローティングゲート106上に、制御ゲート108が制御ライン506により形成される。制御ライン506上の電圧はVgで表示されている。最後に、基板ライン508は、ポリシリコン層(ポリ3)から形成されることが示されており、Pウェルコンタクト402を介して分離されたコラムアクティブ基板領域304に接続されている。基板ライン508上の電圧は、Vbで示されている。
【００２９】
図5Aに示されているPウェルコンタクト402は、分離されたコラムアクティブ基板領域304に対するアレイ内(in-array)コンタクトを構成する。コラムに沿ったこのようなPウェルコンタクト402は、基板抵抗が十分に高い場合に必要である。その場合、コンタクトをコラムアクティブ基板領域304の端のみに形成すれば、基板抵抗による電圧降下がコラムの中間側に対するセルにおける基板電圧(Vb)に実質的に影響を与え得る。0.5ミクロン製造技術を利用した第1レイアウトから推定されるセルの大きさは、0.75μｍ(ロー方向)x1.1μｍ(コラム方向)=0.825(μｍ)2となり得る。
【００３０】
図5Bは、本発明の第５の実施の形態に係るフラッシュメモリセルに対するコンタクト及びコネクション層の第2レイアウトを示す平面図である。図5Aにおける第1レイアウトと比較するれば、図5Bに示した第2レイアウトは、アレイ内Pウェルコンタクト402及び基板ライン508を全く備えていない。この場合には、基板抵抗が十分に低いので、コンタクト(図示せず)はコラムアクティブ基板領域304の端のみに形成される。プログラム及び消去の間に用いられる第2ビットライン[BL']は、このコラムアクティブ基板領域304の端のコンタクトに接続される。アレイ内Pウェルコンタクト402がないため、第2レイアウトは、第1レイアウトよりも更にセルの大きさを小さくすることが可能である。0.25ミクロンの製造技術を利用した第2レイアウトから推定されるセルの大きさは、0.75μｍ(ロー方向)x0.9μｍ(コラム方向)=0.675(μｍ)2となり得る。
【００３１】
図5Cは、本発明の第６の実施の形態に係るフラッシュメモリセルに対するコンタクト及びコネクション層の第３レイアウトを示す平面図である。図5Bにおける第2レイアウトと比較すれば、図5Cの第３レイアウトは、ソースライン504に関して異なる構造を有している。第３レイアウトは、第2レイアウトと同様にアレイ内Pウェルコンタクト402を備えていないので、0.25ミクロンの製造技術を利用すれば0.675(μｍ)2のセルサイズとなる。
【００３２】
図5Cに示されているn-拡散オープニング領域は、n-拡散注入に用いられるマスクにおける開口部(openings)を示す。拡散領域は、アクティブ領域内のみに形成されてもよく、これによって、同じワードラインに沿って位置するセルのソース104が接続されることがない。
【００３３】
図5Cに示された接続構造において、選択されたセルのソース104は、恒久的に基板304に接続される。従来の構造では、プログラム動作の間に共通ソースは接地され、消去動作の間には(チャネル消去のために)フローティングされるか、または(ソース消去のために)正電圧を印加される。本実施の形態に係る構造では、ソース104が消去動作の間にフローティング状態を維持しないので、セルの消去を妨害しない。プログラミング動作に対しては、全ソースが共に接続されるが、これは全LIラインを結ぶことにより実現できる。
【００３４】
表1に、本発明に係るフラッシュメモリセルに対する動作条件の一例を示す。表1に示す電圧は、例示を目的とするものであって、これらの値に限定することを意味するものではない。
【００３５】
【表１】
0004583000.tif 000002
【００３６】
上記の表１において、任意の動作の間にソース電圧Vsが「フロート」と表示されているが、実際にはソース電圧Vsは、図5A又は図5Bに示したレイアウト構造の場合のみ、フローティングされる。図5Cに示したレイアウト構造では、ソース電圧Vsは通常基板電圧Vbと同じである。
【００３７】
表2に、本発明に係るフラッシュメモリセルに対する動作条件の別の例を示す。表2に示す電圧も、例示を目的とするものであって、これらの値に限定することを意味するものではない。
【００３８】
【表２】
0004583000.tif 000003
【００３９】
表3に、本発明に係るフラッシュメモリセルに対する動作条件のさらに別の例を示す。表3に示す電圧も、例示を目的とするものであって、これらの値に限定することを意味するものではない。
【００４０】
【表３】
0004583000.tif 000004
【００４１】
例えば、プログラミング動作は、ホットエレクトロンをセルのソース側からフローティングゲートに注入することによって行われる。セルを「0」にプログラムするには、選択されたワードラインに約8Vが供給され、選択されないワードラインは、フローティングされるか又は接地され、選択されたビットラインは接地され、選択されないビットラインはフローティングされ、共通ソースには約4Vが供給される。
【００４２】
セルを「1」にプログラムするには、選択されたワードラインに約8Vが供給され、選択されないワードラインはフローティングされるか又は接地され、選択されたビットラインには約4Vが供給され、選択されないビットラインはフローティングされ、共通ソースには約4Vが供給される。
【００４３】
上記したソースプログラミング方法において、ソース領域は、リン(Phosphorous)及び砒素(Arsenic)を含む二重拡散された接合部である。リンは、約50keVを利用して注入され、3x1014cm-2の濃度で拡散される。砒素は、約60keVを利用して注入され、4x1015cm-2の濃度で拡散される。ソース領域は、ドレイン領域よりもさらに深く基板内部まで形成され、縦断面においてドレイン領域よりも基板の表面に対してより急峻な角度を成すことが好ましい。ソース側からのプログラミングは、ドレイン側からのプログラミングよりも速くセルをプログラムできる。
【００４４】
本発明は、いくつの観点で有益である。第１に、本発明に係るフラッシュメモリは、セル当たり1ビット以上の情報が記憶できる多重レベル記憶動作に好適である。それぞれのコラム領域304に対する個別的なアクセスは、フローティングゲート106上の蓄積電圧を介してより正確な制御を行うことができる能力を提供する。蓄積電圧を介したより正確な制御は、多重レベル記憶に必要である。プログラムの間のみでなく、消去動作の間に、各ビットラインが個別的にアクセスされ得るので、ビットのプログラムの間に全ての「オーバーシュート(overshoot)」を補正できる能力が提供される。多重レベル記憶に必要なより正確な電圧レベルの格納を達成するために、プログラミングアルゴリズムは、この能力を使用することができる。また、プログラミング及び消去の全てが、注入(injection)メカニズムの代わりに、トンネル効果メカニズムを利用するので、格納された電圧レベルの制御にさらに正確さが提供される。
【００４５】
第２に、各コラム領域304に対する個別的なアクセスは、一回に一つのセクタ全体よりもより小さいフラッシュメモリ領域が消去されるようにすることができる能力を提供する。ソース104及びドレイン102をフローティング状態に維持し、選択されたワードラインの制御ゲート108に高い負電圧を印加し、選択されないワードラインの制御ゲート108には小さな正電圧を印加し、アクティブ基板領域304に高い正電圧を印加することによって、一つまたは2個のワードライン(「ロー(rows)」ともいう)を消去できる。この場合に、選択されたワードライン108に対応するn-極性ソースライン504は、アクティブ基板領域304の正電圧に近いレベルにフローティングされる。したがって、各ワードラインが各々のソースライン504を有している場合、一回に一つのワードラインが消去できる。代わりに、2個の隣接した１ワードラインが共通ソースライン504を共有する場合、2個の隣接した１ワードラインを同時に消去できる。
【００４６】
また、選択されたワードラインの制御ゲート108に高い負電圧を印加し、特定のビットラインに対応するコラム型アクティブ基板領域304を接地し、ドレイン102及びソース104をフローティングすることによって、一つまたは二つのワードラインよりもより小さい単一セルを消去できる。この場合、フローティングソースライン504内に電圧が誘導されない。したがって、単一セルを消去できる。
【００４７】
最後に、コラムアクティブ基板領域304からの冷電子トンネル効果を利用してプログラム及び消去が全て行われるので、ドレイン102またはソース104に高電圧を印加する必要がない。表1に示したように、ドレインとソースとの間に印加される最高電圧は、読み取り動作の間に発生し、1Vよりも小さい。これによって、セルパンチスルーに必要な最小距離を減少させることができ、したがって、コラム方向に沿ってセルの大きさを減少させることができる。その結果、より高密度のフラッシュメモリを実現できる。
【００４８】
また、コラムアクティブ基板領域は、複数のサブコラムアクティブ領域に分離されて、消去及びプログラム動作を増加させる。サブコラムアクティブ領域のより小さい構造的領域は、大きいコラムアクティブ基板領域よりもさらに短い充電及び放電時間を提供する。後述する実施の形態では、一つのコラムアクティブ基板領域が2個のサブコラムアクティブ領域に分離されて示されているが、別の実施の形態では3個またはその以上のサブコラムアクティブ領域に分かれ得る。
【００４９】
図6Aは、本発明の第７の実施の形態に係る深いトレンチ602、604、606、608、複数のサブコラムアクティブ領域610、612及び複数のコネクティング領域614を備えたフラッシュメモリ装置600のレイアウトを示す平面図である。各コネクティング領域614は、下記により詳細に説明するように、上位のサブコラムアクティブ領域610と下位のサブコラムアクティブ領域612とを電気的に接続する。
【００５０】
例えば、サブコラムアクティブ領域610、612はPウェルであって、コネクティング領域614はNウェルである。複数のフラッシュメモリセルは、サブコラムアクティブ領域上にNANDゲート構造で形成される。NANDゲート構造は、通常、記憶容量においてNORゲート構造よりも相当に小さい領域しか占有しない。
【００５１】
図6Bは、図6Aに示したフラッシュメモリ装置600の概略構造を示すAA−AA線断面図である。コンタクトウェル620により分離されるパストランジスタ616、618がコネクティング領域614上に形成される。コンタクトウェル620は、第2金属層M2またはグローバルビットラインに接続されるPウェルである。グローバルビットラインは、複数のビットラインに接続され、電圧を供給する。トランジスタ616の拡散領域622は、サブコラムアクティブ領域610の拡散領域624に接続される。拡散領域622、624は、サブコラムアクティブ領域610に電圧を提供するローカルインタコネクト、または第1金属層M1に接続される。サブコラムアクティブ領域610は、NANDゲート構造(図示せず)であり、その上に形成される複数のフラッシュメモリセルを備える。
【００５２】
同様に、トランジスタ618の拡散領域626は、サブコラムアクティブ領域612の拡散領域628に接続される。拡散領域626、628は、サブコラムアクティブ領域612に電圧を供給する第1金属層M1に接続される。サブコラムアクティブ領域612は、NANDゲート構造（図示せず）であり、その上に形成される複数のフラッシュメモリセルを備える。
【００５３】
動作時、パストランジスタは、サブコラムアクティブ領域に対する電流の流れの調節に用いられる。例えば、パストランジスタ616は、サブコラムアクティブ領域610に特定の電圧を印加するためにターンオンされ、電圧供給を遮断するためにターンオフされる。同様に、パストランジスタ618は、サブコラムアクティブ領域612に印加される電圧を調節するために、ターンオンまたはターンオフされる。サブコラムアクティブ領域610、612に印加される電圧は、コンタクトウェル620を介して第2金属層M2により供給される電圧に対応する。
【００５４】
例えば、コネクティング領域614は、Nウェルであって、サブコラムアクティブ領域610、612はPウェルである。
【００５５】
また、サブコラムアクティブ領域610、612の拡散領域624、628は、N+/P+領域であってもよく、これにより、単一のNウェルが2個の隣接したフラッシュメモリセルに用いられ得る。図6Cは、このようなN+/P+領域630の一例を示しているレイアウト図である。
【００５６】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の趣旨から逸脱しない範囲内で多様に変更して実施することが可能である。
【００５７】
【発明の効果】
本発明に係るフラッシュメモリによれば、セル当たり1ビット以上の情報が記憶できる多重レベル記憶動作を提供することができる。また各々のコラム領域に対する個別的なアクセスによって、フローティングゲート上の蓄積電圧を介して、より正確な制御を行うことができる能力を提供し、一回に一つのセクタ全体よりもさらに小さいフラッシュメモリ領域を消去することが可能となる効果を奏する。また、コラムアクティブ基板領域からの冷電子トンネル効果を利用してプログラム及び消去が全て行われるので、ドレインまたはソースに高電圧を印加する必要がなく、セルパンチスルーに必要な最小距離を減少させ、コラム方向に沿ってセルの大きさを減少させることができる。その結果、より高密度のフラッシュメモリを実現できる。
【００５８】
また、本発明によれば、コラムアクティブ基板領域が複数のサブコラムアクティブ領域に分離され、より速いプログラム及び消去動作を提供することができる。
【図面の簡単な説明】
【図１】従来の単一トランジスタフラッシュメモリセルの概略構造を示す断面図である。
【図２】従来の3重ウェル基板の概略構造を示す断面図である。
【図３Ａ】本発明の一実施の形態に係る深いトレンチ分離膜(DTI)を備えた3重ウェル基板の概略構造を示す断面図である。
【図３Ｂ】本発明の一実施の形態に係る浅いトレンチ分離膜(STI)を備えた3重ウェル基板の概略構造を示す断面図である。
【図３Ｃ】本発明の一実施の形態に係るアクティブ基板領域及びトレンチを示すレイアウト図である。
【図４Ａ】本発明の一実施の形態に係る単一トランジスタフラッシュメモリセルの概略構造を示すビットラインに沿ってた断面図である。
【図４Ｂ】本発明の一実施の形態に係る単一トランジスタフラッシュメモリセルの概略構造を示すワードラインに沿ってた断面図である。
【図５Ａ】本発明の一実施の形態に係るフラッシュメモリセルに対するコンタクト及びコネクション層の第1レイアウトを示す平面図である。
【図５Ｂ】本発明の一実施の形態に係るフラッシュメモリセルに対するコンタクト及びコネクション層の第２レイアウトを示す平面図である。
【図５Ｃ】本発明の一実施の形態に係るフラッシュメモリセルに対するコンタクト及びコネクション層の第３レイアウトを示す平面図である。
【図６Ａ】本発明の他の実施の形態に係るアクティブ領域及びトレンチの概略的なレイアウトを示す平面図である。
【図６Ｂ】図6Aの矢印AAに沿った断面図である。
【図６Ｃ】N+/P+コンタクト領域の概略的なレイアウトを示す平面図である。
【符号の説明】
１０１    Ｐウェル
２０２    基板
２０４    Ｎウェル
３０２    トレンチ
３０４    コラムアクティブ基板領域
【図１】
0004583000.tif 000005
【図２】
0004583000.tif 000006
【図３Ａ】
0004583000.tif 000007
【図３Ｂ】
0004583000.tif 000008
【図３Ｃ】
0004583000.tif 000009
【図４Ａ】
0004583000.tif 000010
【図４Ｂ】
0004583000.tif 000011
【図５Ａ】
0004583000.tif 000012
【図５Ｂ】
0004583000.tif 000013
【図５Ｃ】
0004583000.tif 000014
【図６Ａ】
0004583000.tif 000015
【図６Ｂ】
0004583000.tif 000016
【図６Ｃ】
0004583000.tif 000017