(57)【特許請求の範囲】
【請求項１】
ベースクロックを交番する数の遅延ユニットを介して供給し、隣接するスイッチングエッジの間隔を変更する、
ディジタル回路に対するベースクロックの変調方法であって、
遅延ユニット（Ｄ１〜Ｄｎ）の遅延時間を較正し、
遅延ユニット（Ｄ１〜Ｄｎ）はそれぞれ複数の遅延素子（１０）を有しており、
該遅延素子を個々にまたはグループでオンオフ切り換えし、
乱数発生器を用いて周期的に回帰する複数の乱数を形成し、該乱数から隣接するスイッチングエッジの間隔を導出する、
ディジタル回路に対するベースクロックの変調方法において、
ｎ個のサイクル後の乱数をｎ個のサイクルに対して反転し、反転された乱数を隣接するスイッチングエッジを導出するために用いる
ことを特徴とするディジタル回路に対するベースクロックの変調方法。
【請求項２】
遅延ユニット（Ｄ１〜Ｄ７）を較正するために、遅延素子（１０）を段階的に近似してオンオフ切換する、請求項１記載の方法。
【請求項３】
まず粗い較正中に全ての遅延ユニット（Ｄ１〜Ｄ７）でそれぞれ同数の遅延素子（１０）をオンオフ切換し、次に微細な較正中に１つまたは複数の遅延ユニット（Ｄ１〜Ｄ７）における各１つの遅延素子（１０）をオンオフ切換する、請求項２記載の方法。
【請求項４】
遅延ユニットのシーケンス（Ｄ１〜Ｄ４）、すなわち第１の遅延ユニット（Ｄ１）から、正確に遅延される場合出力側でクロックを１／２周期だけ遅延させる遅延ユニット（Ｄ４）まで延在するシーケンスで、粗い較正中に全ての遅延ユニット（Ｄ１〜Ｄ４）内でそれぞれ同数の遅延素子（１０）をオンオフ切換し、次に微細な較正中に１つまたは複数の遅延ユニット（Ｄ１〜Ｄ４）における各１つの遅延素子（１０）を、前記シーケンスの最後の遅延ユニット（Ｄ４）の出力側でクロックが１／２周期だけ遅延されるまでオンオフ切換し、続いて残りの遅延ユニット（Ｄ５〜Ｄ７）を相応に調整する、請求項２記載の方法。
【請求項５】
乱数および変調度に依存して、連続する２つのスイッチングエッジ間の間隔を導出する、請求項１から４までのいずれか１項記載の方法。
【請求項６】
スイッチングエッジ（ａｉ）に続くスイッチングエッジ（ａｉ＋１）の位置を次のように計算する、すなわち
［数１］
ａｉ＋１＝（ａｉ＋ｐ−（（Ｎ−１）／２−Ｚｉ＋１）Ｋ）ｍｏｄｐ
ここでｐは１／２周期当たりの遅延ステップの数であり、Ｎは可能なスイッチングエッジの数であり、Ｋは変調度であり、Ｚは乱数である、請求項５記載の方法。
【請求項７】
直列に接続された複数の遅延ユニットを有しており、
該遅延ユニット間にタップが配置されており、
ベースクロックが交番する数の遅延ユニットを介して供給され、
スイッチングエッジの間隔が変更される、
クロック変調器であって、
遅延ユニットの遅延時間が調整および較正され、
該遅延ユニットは直列接続された複数の遅延素子を有しており、該遅延素子は個々にオンオフ切り換え可能であり、
乱数発生器を用いて周期的に回帰する複数の乱数が形成され、該乱数から隣接するスイッチングエッジの間隔が導出される、
クロック変調器において、
乱数を反転するインバータ装置が設けられており、該インバータ装置はｎ個のサイクル後にオンにされ、更なるｎ個のサイクル後に再びオフにされ、前述の乱数に代えて反転された乱数から隣接するスイッチングエッジの間隔が導出される
ことを特徴とするクロック変調器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、隣接するスイッチングエッジの間隔を変更し、ベースクロックを交番する数の遅延ユニットを介して供給し、隣接するスイッチングエッジの間隔を変更する、ディジタル回路に対するベースクロックの変調方法に関する。本発明はまた、直列に接続された複数の遅延ユニットを有しており、これらの遅延ユニット間にタップが配置されており、ベースクロックが交番する数の遅延ユニットを介して供給され、スイッチングエッジの間隔が変更される、請求項１から９までのいずれか１項記載の方法を実施するクロック変調器に関する。
【０００２】
【従来の技術】
ベースクロックの変調は、このベースクロックに起因する障害を広帯域で成形し、障害エネルギを付加的な周波数に分割し、これにより発生する障害ピークの絶対レベルを低減するために用いられる。
【０００３】
本出願人による先行の特許出願明細書（ドイツ連邦共和国特許出願第１９８０２０６５．１号明細書）から、ディジタル回路に対するベースクロックの変調方法、および相応のクロック変調器が公知である。ここでは隣接するスイッチングエッジの間隔が変更される。ここでそれぞれの間隔はベースクロックを交番する数の遅延ユニットを介して供給することにより達成され、隣接するスイッチングエッジの間隔が変更される。
【０００４】
この方法およびこのクロック変調器では、周波数変調は達成されて基本周波数が強く減衰されるが、時間平均すると基本周波数に相応させることが困難になる欠点がある。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、平均してベースクロックと同一に変調されたクロックを出力するためのベースクロックの周波数変調方法と、この方法を実施するための相応のクロック変調器とを提供することである。
【０００６】
【課題を解決するための手段】
この課題は、遅延ユニットの遅延時間を較正し、遅延ユニットはそれぞれ複数の遅延素子を有しており、これらの遅延素子を個々におよび／またはグループでオンオフ切り換えする方法により解決される。課題はまた、遅延ユニットの遅延時間が調整および較正され、遅延ユニットは直列接続された複数の遅延素子を有しており、これらの遅延素子は個々にオンオフ切り換え可能である構成により解決される。
【０００７】
【発明の実施の形態】
これにより例えば実際の動作パラメータ、給電電圧の変化、および経年による変化などの作用を較正することができる。特に簡単にはこのキャリブレーションは遅延素子が段階的に近似されてオンまたはオフにされる場合に形成される。
【０００８】
特に迅速に常に同数のステップでキャリブレーションを行うことができる。これはまず粗いキャリブレーション中に全ての遅延ユニットで同数の遅延素子をオンまたはオフし、次に精密なキャリブレーション中に１つまたは複数の遅延ユニットの遅延素子をオンまたはオフに切り換えて行われる。
【０００９】
スイッチングエッジの間隔を求める手段は周期的に回帰する複数の乱数により実現することができ、これらの乱数の中からそれぞれの間隔が導出される。
【００１０】
乱数の選択は特に簡単化され、ｎ個のサイクル後の乱数がそのｎ個のサイクルに対して反転され、反転された数がスイッチングエッジの導出に使用される。これにより使用される乱数の選択が不都合である場合であっても平均して基本周波数の変調された周波数が相応する。これにより例えば変調周波数を用いて例えばクロックに対する正確な時間ベースを使用することができる。
【００１１】
スイッチングエッジを乱数との依存関係に加えて変調度の依存関係においても導出することにより、種々の変調度を実現することができる。
【００１２】
次のスイッチングエッジの可能な算出は請求項７に示されている式によって行うことができる。これにより変調度、遅延素子の数、種々の乱数、または変調すべきクロックおよび切換装置の物理的な限界範囲内のスイッチングエッジを自由に選択可能である。
【００１３】
また各乱数に、変調すべきクロックの変調度および切換装置に依存してスイッチングエッジ間の所定の間隔を割り当てることができる。この値はメモリに格納され、必要に応じて読み出して使用できる。
【００１４】
本発明のクロック変調器は調整可能な遅延時間を有する複数の遅延ユニットを備えている。これらの遅延ユニットは直列接続されており、これらのユニット間にタップが配置されている。これによりベースクロックは交番する数の遅延ユニットを介して供給され、各スイッチングエッジ間の間隔は変更可能である。ここで遅延ユニットの調整は、遅延ユニットをそれぞれ複数の遅延素子から構成し、個々にオンオフすることにより実現される。
【００１５】
遅延ユニットの遅延時間が調整可能であることにより、クロック変調器は種々の基本周波数および変調度の全てに対して使用可能である。
【００１６】
乱数を反転するインバータ装置により乱数の選択が簡単化される。このインバータ装置は乱数のｎ個のサイクル後にオンにされ、更なるｎ個のサイクルの後にオフにされる。乱数が反転されている間、反転された乱数は隣接するスイッチングエッジの間隔を導出する乱数の代わりに使用される。これにより変調周波数の平均のクロック時間は乱数の選択から独立して変調されたベースクロックの持続時間に等しくなる。
【００１７】
【実施例】
本発明を以下に実施例に則して詳細に説明する。
【００１８】
図１には、変調されていないベースクロックＣＬの期間が、このベースクロックの半周期Ｔ０に関して、特に、この半周期をそれぞれ長さｔ＝１の６つの部分に分割したｔを単位として示されている。乱数発生器は周期的なサイクル５内で種々の乱数Ｚ０〜Ｚ４を送出する。乱数Ｚおよび変調度Ｋに応じて、変調すべきクロックの個々のスイッチングエッジ間の間隔が定められる。中ほどの乱数Ｚが２のときは、隣接するスイッチングエッジの間隔は半周期Ｔ０すなわち６ｔである。
変調度１すなわちＣＭ１では、他の乱数に対してスイッチングエッジの間隔は次のように得られる。すなわち
Ｚが０のとき４ｔ
Ｚが２のとき半周期６ｔ
Ｚが１のとき５ｔ
Ｚが３のとき７ｔ（図示なし）
Ｚ＝４のとき８ｔ
である。
変調度２すなわちＣＭ２では、種々の乱数に対して
Ｚが０のとき２ｔ
Ｚが１のとき４ｔ
Ｚが２のとき半周期６ｔ
Ｚが３のとき８ｔ（図示なし）
Ｚが４のとき１０ｔ
が得られる。
【００１９】
それぞれ次のスイッチングエッジＳＦの計算手段は次式１から得られる。
【００２０】
【数１】
0004597326.tif 000002
【００２１】
さらにｘ＝Ｉ＊ｐ＋ａｘ＊ｔが得られる。ここでＩは次のスイッチングエッジＳＦが存在するインターバルであり、ｐは半周期Ｔ0当たりの可能なスイッチングポイントであり、ａは相応のインターバル内のスイッチングエッジの位置である。
【００２２】
変調度１で変調されたクロックＣＭ１のスイッチングエッジの計算は、乱数１に対して最後のスイッチングエッジＳＦ０の開始時にインターバル０内の位置ａ＝０で得られる。
【００２３】
【数２】
0004597326.tif 000003
【００２４】
これはスイッチングエッジＳＦ１が同じインターバルのａ＝５に存在することを表している。Ｉ＝１の場合、次のスイッチングエッジは次のインターバル内に存在し、Ｉ＝２の場合、スイッチングエッジは１つ置いた次のインターバル内に存在する。
【００２５】
【数３】
0004597326.tif 000004
【００２６】
【数４】
0004597326.tif 000005
【００２７】
図２の本発明のクロック変調器の実施例のブロック図には、直列に接続されたｎ個の遅延ユニットＤ1〜Ｄnが示されており、これらの遅延ユニットの前方および後方にはタップＡ0〜Ａnが配置されており、これらのタップは乗算器１に接続されている。個々の遅延ユニットＤ1〜Ｄnはそれぞれ長さｔ＝２Ｔ0／ｎの遅延量を形成し、完全な遅延シーケンスは入力側６に印加される変調されていないベースクロックＣＬを全体で１周期だけ遅延させる。キャリブレーション手段２は入力側Ｅに印加されるベースクロックＣＬと最後の遅延段Ｄnの出力側Ａnに印加される信号とを比較する。２つの信号のスイッチングエッジの時点が一致しない場合には、キャリブレーション装置２は遅延ユニットＤ1〜Ｄnを較正し、２つの信号を一致させる。
【００２８】
フィードバック結合されているシフトレジスタ３を用いてｍ個の乱数が周期的に発生される。
【００２９】
イニシャライズ装置４を介して種々の乱数シーケンスを選択することができる。
【００３０】
乱数のサイクルが終了すると直ちに、次のサイクルにおいてインバータ５によりフィードバック結合されたシフトレジスタから読み出された乱数が反転され、これにより乱数が均一に分散され、種々の遅延量を得ることができる。偶数の種々の乱数が得られる場合には、この偶数はマップ装置６内で１だけ低減されるので、奇数の種々の乱数が生じる。この低減は例えば最高の乱数が存在する際にこれを取らず、順次に他の乱数を取ることにより実現される。これは例えば最高の乱数が存在する場合に、０から許容される最高の乱数まで計数するカウンタが読み出され、その際に１を加算してセットすることにより行われる。
【００３１】
このようにして得られた乱数は、図１について前述したように計算ユニット７内でタップＡ0＝Ａnを求めるのに使用される。このタップに対して乗算器１を接続しなければならない。これにより乱数と変調度に相応するスイッチングエッジとが得られる。
【００３２】
図３には７個の遅延ユニットＤ1〜Ｄ7が直列接続されて１個の遅延チェーンを形成することが示されている。この遅延チェーンを介してベースクロックＣＬＫが供給される。ベースクロックＣＬＫ（信号ＴＡＰＰ０に相応する）と遅延ユニットＤ1〜Ｄ3から送出された信号ＴＡＰＰ１〜ＴＡＰＰ３とは、それぞれ乗算器２０の入力側２０ａ〜２０ｄに印加される。遅延ユニットＤ4〜Ｄ7から送出された信号ＴＡＰＮ０〜ＴＡＰＮ３はそれぞれ乗算器２１の入力側２１ａ〜２１ｄへ印加される。乗算器２０、２１の出力側は乗算器２２の入力側に接続されており、乗算器２２の出力側はトグルフリップフロップ２３の入力側に接続されており、このフリップフロップの出力側に変調クロックｆMODが印加される。
【００３３】
信号ＴＡＰＰ１〜ＴＡＰＰ３は付加的にキャリブレーションユニット２４へも与えられ、このキャリブレーションユニットはこれらの信号の遅延量が正確であるか否かを監視する。正確でない場合には遅延ユニットＤ1〜Ｄ4は遅延量が正しくなるまで較正される。遅延ユニットＤ1〜Ｄ4に対して求められた値は遅延ユニットＤ5〜Ｄ7に引き渡される。なぜならこれらのユニットは遅延ユニットＤ1〜Ｄ4と同じ動作パラメータを有しているからであり、特に全ての遅延ユニットＤ1〜Ｄ7が１つの集積回路に集積されているか、またはクロック変調器全体が集積されている場合にそうである。このキャリブレーションは常時行ってもよいし、また所定の時間間隔を置いて行ってもよい。また例えば所定のパラメータ、例えば温度または回路パラメータが変化した場合に行ってもよい。
【００３４】
図３にはさらに１個の乗算器２５、２つの加算器２６、２７、レジスタ２８、トグルフリップフロップ２９、ロックフリップフロップ３０、および乱数発生器３１が示されている。
【００３５】
式１は次のように書き換えることができる。すなわち
Ｓ＝ａi+1＝（ａi+K＊Ｚi+1＋ｃ）ｍｏｄｐ
ここでｃ＝ｐ−（（Ｎ−１）：２）＊Ｋ
である。
【００３６】
入力側２５ａには次の乱数Ｚi+1が印加され、入力側２５ｂには変調度Ｋが印加され、入力側２６ａには定数ｃが印加され、入力側２６ｂにはレジスタ２８から読み出された先行のスイッチングエッジＳＦの位置ａiが印加される。乗算器２５からの積と加算器２６からの和は加算器２７で共通に計数されて和Ｓとなる。この和Ｓの最上位ビットはロックフリップフロップ３０のセット入力側へ供給され、第２位のビットはトグルフリップフロップ２９の入力側へ供給され、残りの２つの下位のビットはレジスタ２８へ供給される。レジスタ２８の出力側は２つの乗算器２５、２６を駆動し、さらに加算器２６の入力側へフィードバック結合されている。
【００３７】
図４には前述のクロック変調器の機能手段が例としてダイアグラムの形で示されている。ここでＴＡＰＰ０〜ＴＡＰＰ３は乗算器２０の入力側に印加される信号であり、ＴＡＰＮ０〜ＴＡＰＮ３は乗算器２１の入力側に印加される信号である。ＬＢは和Ｓの最下位の２つのビットが表す数、すなわち信号ＴＡＰＰ０〜ＴＡＰＰ３およびＴＡＰＮ１〜ＴＡＰＮ３の番号を意味しており、Ｚiはその時点で存在する乱数を意味しており、ＵＢは和Ｓの３つの上位ビットを意味しており、ＩＮＴはトグルフリップフロップ２９の出力を意味しており、ＬＯＣＫはロックフリップフロップ３０の出力を意味している。
【００３８】
可能な乱数Ｚの数が３、すなわち０，１，２である場合、半周期Ｔ0当たりの可能なスイッチングポイントｐの数は４となり（すなわちそれぞれ上昇エッジはＴＡＰＰ０〜Ｐ３およびＴＡＰＮ０〜Ｎ３）、変調度はＫ＝１となる。
【００３９】
したがって和Ｓは３〜８の値となり、ディジタルでは次のように表される。すなわち
0004597326.tif 000006
である。
【００４０】
変調はレジスタ２８内の値３で開始され、乱数はＺi＝１、フリップフロップ２９、３０の出力はゼロとなる。乗算器２２の入力側に値０が印加されるとこの値は乗算器２０へ導通され、値１が印加されると乗算器２１へ導通される。３は乗算器２１のＴＡＰＰ３ないしＴＡＰＮ３の入力が導通されることを意味しており、遅延ユニットＤ3に印加される信号が導通され、これにより次の正のエッジでトグルフリップフロップ２３の出力側が切り換えられる。
【００４１】
これと同時に計算された導通すべき次の入力は
Ｓ＝３＋１×１＋３＝７またはバイナリ０１１１
であり、乗算器２２から送出された信号ＳＴの次の正のエッジでレジスタ２８、トグルフリップフロップ２９、ロックフリップフロップ３０へ引き渡される。これにより下位の２つのビットはＵＢ１１＝３を有しており、上位のビットは０１＝１を有する。したがってレジスタ２８には３が存在しており、入力ＴＡＰＰ３、ＴＡＰＮ３が導通される。第２位のビットは１であり、これによりトグルフリップフロップ２９の出力側が０から１へ切り換えられ、信号が乗算器２１の出力側に導通される。このためＴＡＰ３の正のエッジはトグルフリップフロップ２３を再び０へ切り換える。更なる計算が相応して行われる。和Ｓが８つまりディジタル１０００である場合、ロックフリップフロップ３０はトグルフリップフロップ２３を阻止し、フリップフロップの出力側を変更することはできない。
【００４２】
図５には遅延ユニットＤの可能な構造が示されている。遅延ユニットＤは直列接続されたｍ個の遅延素子１０から成っている。遅延素子１０はそれぞれ１個のクロック入力側１１、２個のクロック出力側１２、１３、制御入力側１４を有している。クロック出力側１２は遅延ユニットＤの出力側１４に接続されており、クロック出力側１３はそれぞれ後続の遅延素子１０のクロック入力側１１に接続されている。制御入力側１４により、どちらのクロック出力側１２、１３に（遅延された）クロック信号が印加されるか、すなわちクロック信号をさらに遅延すべきかまたは遅延せずに出力側１４へ到達させるべきかが定められる。このために各遅延ユニットＤの遅延時間を大きな範囲で変化させることができる。
【００４３】
図６には、図３の遅延ユニットを適切にキャリブレーションする手段が示されている。まず第１のサイクルＣ１では各遅延ユニットＤ１〜Ｄ４内で同数の遅延素子が使用され、クロックＣＬが遅延される。遅延ユニットＤ４ではクロックが完全な１／２周期よりも大きく遅延されているので、遅延ユニットＤ１〜Ｄ４内ではそれぞれ同数の遅延素子が遮断される。これは複数のステップで数を増加させながら行われ、各遅延ユニットのそれぞれの素子をオンまたはオフすることにより遅延ユニットＤ４でクロックがほぼ半周期だけ遅延されて粗いキャリブレーションの終了Ｅが達成されるまで続く。この場合精密なキャリブレーション中に１個または複数の遅延ユニットの個々の遅延素子はオンまたはオフにされ、これは最後のステップＣｎ−１において遅延ユニットＤ４でクロックが１／２周期以上遅延されるまで行われる。これにより最後のステップＣｎで遅延素子がオフにされることにより、遅延ユニットのシーケンスは較正され、遅延ユニットＤ４内でクロックが遅延素子の遅延量の持続時間よりも小さく、クロックの１／２周期よりも短く低減される。
【００４４】
遅延ユニットＤ５〜Ｄ７は相応に調整される。
【００４５】
遅延ユニットＤ７の後方に図示されない別の遅延ユニットが配置されており、かつ遅延ユニットが前述のように遅延素子のオンオフ切換によって較正される場合、全ての遅延ユニットＤ１〜Ｄ７を同時に較正することができる。これは図示されない遅延ユニットの出力側でのクロックが完全な１周期の持続時間だけ遅延されるまで行われる。
【図面の簡単な説明】
【図１】ベースクロックおよび変調クロック形成回路を有する回路の図である。
【図２】可能な実施例のブロック図である。
【図３】特に有利なクロック変調器の実施例を示す図である。
【図４】図３の実施例の機能図である。
【図５】遅延ユニットの実施例のブロック図である。
【図６】直列接続された遅延ユニットの適切なキャリブレーション手段を示す回路図である。
【符号の説明】
ＣＬ  ベースクロック
Ｔ0  半周期
５  サイクル
Ｚ  乱数
ＳＦ  スイッチングエッジ
ＣＭ  変調クロック
Ｄ  遅延ユニット
Ａ0〜Ａn  タップ
１  乗算器
２  キャリブレーション装置
３  シフトレジスタ
４  イニシャライズ装置
５  インバータ
６  マップ装置
７  計算ユニット
【図１】
0004597326.tif 000007
【図２】
0004597326.tif 000008
【図３】
0004597326.tif 000009
【図４】
0004597326.tif 000010
【図５】
0004597326.tif 000011
【図６】
0004597326.tif 000012