(57)【特許請求の範囲】
【請求項１】
差動接続された第１および第２のＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタに第１の電流をほぼ２等分して供給するための第１の定電流回路とを含む差動入力部と、
電気的負荷に接続され、前記差動入力部の出力信号を増幅して前記負荷に供給する出力部と、
前記出力部より得られる出力信号を前記第２のＭＯＳトランジスタのゲート端子に帰還させる帰還回路と、
前記第１のＭＯＳトランジスタに前記第１の電流のほぼ１／２の電流値を有する第２の電流を供給するための第２の定電流回路と、
所望の電圧レベルを有する入力信号が前記第１のＭＯＳトランジスタのゲート端子に入力するに先立って前記第１の定電流回路をオフ状態にするとともに前記第２の定電流回路をオン状態にして前記第１のＭＯＳトランジスタに前記第２の電流を供給させ、前記入力信号が前記第１のＭＯＳトランジスタのゲート端子に入力している状態の下で前記第１の定電流回路をオン状態に切り換えるとともに前記第２の定電流回路をオフ状態に切り換えて、前記第１および第２のＭＯＳトランジスタに前記第１の電流をほぼ２等分して供給させる制御回路と
を有するインピーダンス変換回路。
【請求項２】
前記第１のＭＯＳトランジスタに前記第２の電流を供給するに先立ち、前記第１のＭＯＳトランジスタのゲート端子にリセット用の所定の基準電圧を与えるリセット回路を有する請求項１に記載のインピーダンス変換回路。
【請求項３】
差動接続された第１および第２のＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタに第１の電流をほぼ２等分して供給するための第１の定電流回路とを含む第１の差動入力部と、
差動接続された第３および第４のＭＯＳトランジスタと、前記第３および第４のＭＯＳトランジスタに前記第１の電流とほぼ等しい電流値を有する第２の電流をほぼ２等分して供給するための第２の定電流回路とを含む第２の差動入力部と、
電気的負荷に接続され、前記第１または第２の差動入力部の出力信号を増幅して前記負荷に供給する出力部と、
前記出力部より得られる出力信号を前記第２のＭＯＳトランジスタのゲート端子に帰還させる第１の帰還回路と、
前記出力部より得られる出力信号を前記第４のＭＯＳトランジスタのゲート端子に帰還させる第２の帰還回路と、
前記第１のＭＯＳトランジスタに前記第１の電流のほぼ１／２の電流値を有する第３の電流を供給するための第３の定電流回路と、
前記第３のＭＯＳトランジスタに前記第２の電流のほぼ１／２の電流値を有する第４の電流を供給するための第４の定電流回路と、
所望の電圧レベルを有する第１の入力信号が前記第１のＭＯＳトランジスタのゲート端子に入力するに先立って前記第１の定電流回路をオフ状態にするとともに前記第３の定電流回路をオン状態にして前記第１のＭＯＳトランジスタに前記第３の電流を供給させ、前記入力信号が前記第１のＭＯＳトランジスタのゲート端子に入力した後に前記第１の定電流回路をオン状態に切り換えるとともに前記第３の定電流回路をオフ状態に切り換えて、前記第１および第２のＭＯＳトランジスタに前記第１の電流をほぼ２等分して供給させる第１の制御回路と、
所望の電圧レベルを有する第２の入力信号が前記第３のＭＯＳトランジスタのゲート端子に入力するに先立って前記第２の定電流回路をオフ状態にしたまま前記第４の定電流回路をオン状態にして前記第３のＭＯＳトランジスタに前記第４の電流を供給させ、前記入力信号が前記第３のＭＯＳトランジスタのゲート端子に入力している状態の下で前記第２の定電流回路をオン状態に切り換えるとともに前記第４の定電流回路をオフ状態に切り換えて、前記第３および第４のＭＯＳトランジスタに前記第２の電流をほぼ２等分して供給させる第２の制御回路と、
前記第１の差動入力部の出力信号と前記第２の差動入力部の出力信号とを選択的に切り換えて前記出力部に供給させる第３の制御回路と、
を有するインピーダンス変換回路。
【請求項４】
前記第１および第２の差動入力部が共通の電流ミラー回路を含む請求項３に記載のインピーダンス変換回路。
【請求項５】
各々の前記入力信号が高インピーダンスの電圧出力または保持回路より与えられる請求項１〜４のいずれかに記載のインピーダンス変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インピーダンス変換回路に係り、特にＭＯＳトランジスタで構成されるインピーダンス変換回路に関する。
【０００２】
【従来の技術】
図１２に、この種のインピーダンス変換回路の従来例を示す。このインピーダンス変換回路は、高インピーダンスを有する一対の電圧出力回路１００，１０４より交互に出力される電圧信号ｖa，ｖbを一対の差動入力部１１２，１２２に高入力インピーダンスでそれぞれ入力して、出力部１３２より低出力インピーダンスで負荷（図示せず）に出力するように構成されている。
【０００３】
電圧出力回路１００，１０４はたとえば電荷再分配型Ｄ／Ａコンバータの出力コンデンサ１０２，１０６からなり、各コンデンサ１０２，１０６よりＤ／Ａ変換の結果として得られるアナログの出力電圧ｖa，ｖbが開閉スイッチ１０８，１１０を介して交互に与えられる。
【０００４】
図示の状態では、スイッチ１０８がオフ（開）状態、スイッチ１１０がオン（閉）状態で、定電流源１１８が切換スイッチ１２０により差動入力部１２２側に切り換えられており、一対のＮＭＯＳトランジスタ１２８，１３０は差動入力部１２２の電流ミラー回路として動作し、出力部１３２のノードＮoutにはコンデンサ１０６からの入力電圧ｖbと対応する（理想的には等しい）出力電圧ｖoutが得られる。出力部１３２は、正極側電源電圧端子Ｖddと負極側電源電圧端子Ｖssとの間に直列接続された定電流源１３４および駆動用のＮＭＯＳトランジスタ１３６で構成され、ノードＮoutが出力端子として負荷に接続されるとともに両差動入力部１１２，１２２における入力段負極側のＰＭＯＳトランジスタ１１６，１２６のゲート端子に接続されている。
【０００５】
コンデンサ１０２にＤ／Ａ変換結果のアナログ電圧ｖaが得られると、所定のタイミングでスイッチ１０８がオン状態になり、コンデンサ１０２の電圧ｖaが差動入力部１１２における入力段正極側のＰＭＯＳトランジスタ１１４のゲート端子に与えられる。次いで、定電流源１１８が切換スイッチ１２０により差動入力部１１２側に切り換えられる。また、スイッチ１１０がオフ状態になる。これにより、ＮＭＯＳトランジスタ１２８，１３０は差動入力部１１２の電流ミラー回路として動作し、出力部１３２のノードＮoutにはコンデンサ１０２からの入力電圧ｖaと対応する（理想的には等しい）出力電圧ｖoutが得られる。
【０００６】
【発明が解決しようとする課題】
上記のようなインピーダンス変換回路では、ドライブ能力をほとんど持たない各電圧出力回路１００，１０４（コンデンサ１０２，１０６）からの電圧ｖa，ｖbが各差動入力部１１２，１２２における入力段正極側のＰＭＯＳトランジスタ１１４，１２４のゲート端子に入力または転送された時に、各コンデンサ１０２，１０６の容量Ｃa，Ｃbと各ＰＭＯＳトランジスタ１１４，１２４のゲート容量（ゲート端子と基板との間の容量）ＣGとの間で無視できないほど大きな電荷の移動または分配が起こって、各入力電圧ｖa，ｖbの値が変わってしまい、結果として出力部１３２の出力ノードＮoutに得られる各出力電圧ｖoutが各入力電圧ｖa，ｖbの本来の値からずれる（オフセットする）という問題がある。
【０００７】
さらに、差動入力部１１２，１２２間で切換が行われた直後に、入力電圧ｖa，ｖbを入力している各入力段正極側のＰＭＯＳトランジスタ１１４，１２４に定電流源１１８からの電流が流れ始めると、基板電位つまりゲート電極と対向する基板領域の電位が変化して、ゲート容量ＣGに電荷が出入りする。このこともゲート容量ＣGを通じて入力電圧ｖa，ｖbを変動させる原因となり、ひいては出力電圧ｖoutのオフセットを拡大させる原因となっていた。
【０００８】
本発明は、かかる問題点に鑑みてなされたもので、差動入力部における入力段ＭＯＳトランジスタのゲート容量による入力信号への影響を少なくして、精度の高い出力信号を得るようにしたインピーダンス変換回路を提供することを目的とする。
【０００９】
本発明の別の目的は、高インピーダンスの電圧出力または保持回路からの入力信号に対しても低オフセットで精度の高い出力信号を得るようにしたインピーダンス変換回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１のインピーダンス変換回路は、差動接続された第１および第２のＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタに第１の電流をほぼ２等分して供給するための第１の定電流回路とを含む差動入力部と、電気的負荷に接続され、前記差動入力部の出力信号を増幅して前記負荷に供給する出力部と、前記出力部より得られる出力信号を前記第２のＭＯＳトランジスタのゲート端子に帰還させる帰還回路と、前記第１のＭＯＳトランジスタに前記第１の電流のほぼ１／２の電流値を有する第２の電流を供給するための第２の定電流回路と、所望の電圧レベルを有する入力信号が前記第１のＭＯＳトランジスタのゲート端子に入力するに先立って前記第１の定電流回路をオフ状態にするとともに前記第２の定電流回路をオン状態にして前記第１のＭＯＳトランジスタに前記第２の電流を供給させ、前記入力信号が前記第１のＭＯＳトランジスタのゲート端子に入力した後に前記第１の定電流回路をオン状態に切り換えるとともに前記第２の定電流回路をオフ状態に切り換えて、前記第１および第２のＭＯＳトランジスタに前記第１の電流をほぼ２等分して供給させる制御回路とを有する構成とした。
【００１１】
上記の構成においては、入力信号が第１のＭＯＳトランジスタのゲート端子に入力してゲート電位が変動しても、第２の電流により第１のＭＯＳトランジスタのゲート容量への電荷の出入りを阻止して、入力信号への影響を防ぐことができる。そして、入力信号に対して第１の定電流回路がオン状態になっても第１のＭＯＳトランジスタに流れる電流は変わらないため、ゲート容量の電荷は一定に維持され、入力信号に影響することはない。
【００１２】
上記第１のインピーダンス変換回路において、好ましくは、前記第１のＭＯＳトランジスタに前記第２の電流を供給するに先立って前記第１のＭＯＳトランジスタのゲート端子にリセット用の所定の基準電圧を与えるリセット回路を有する構成としてよい。かかるリセット機能により、該ゲート端子回りの浮遊容量の影響を少なくすることができる。
【００１３】
本発明の第２のインピーダンス変換回路は、差動接続された第１および第２のＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタに第１の電流をほぼ２等分して供給するための第１の定電流回路とを含む第１の差動入力部と、差動接続された第３および第４のＭＯＳトランジスタと、前記第３および第４のＭＯＳトランジスタに前記第１の電流とほぼ等しい電流値を有する第２の電流をほぼ２等分して供給するための第２の定電流回路とを含む第２の差動入力部と、電気的負荷に接続され、前記第１または第２の差動入力部の出力信号を増幅して前記負荷に供給する出力部と、前記出力部より得られる出力信号を前記第２のＭＯＳトランジスタのゲート端子に帰還させる第１の帰還回路と、前記出力部より得られる出力信号を前記第４のＭＯＳトランジスタのゲート端子に帰還させる第２の帰還回路と、前記第１のＭＯＳトランジスタに前記第１の電流のほぼ１／２の電流値を有する第３の電流を供給するための第３の定電流回路と、前記第３のＭＯＳトランジスタに前記第２の電流のほぼ１／２の電流値を有する第４の電流を供給するための第４の定電流回路と、所望の電圧レベルを有する第１の入力信号が前記第１のＭＯＳトランジスタのゲート端子に入力するに先立って前記第１の定電流回路をオフ状態にするとともに前記第２の定電流回路をオン状態にして前記第１のＭＯＳトランジスタに前記第２の電流を供給させ、前記入力信号が前記第１のＭＯＳトランジスタのゲート端子に入力した後に前記第１の定電流回路をオン状態に切り換えるとともに前記第２の定電流回路をオフ状態に切り換えて、前記第１および第２のＭＯＳトランジスタに前記第１の電流をほぼ２等分して供給させる第１の制御回路と、所望の電圧レベルを有する第２の入力信号が前記第３のＭＯＳトランジスタのゲート端子に入力するに先立って前記第２の定電流回路をオフ状態にしたまま前記第４の定電流回路をオン状態にして前記第３のＭＯＳトランジスタに前記第４の電流を供給させ、前記入力信号が前記第３のＭＯＳトランジスタのゲート端子に入力している状態の下で前記第２の定電流回路をオン状態に切り換えるとともに前記第４の定電流回路をオフ状態に切り換えて、前記第３および第４のＭＯＳトランジスタに前記第１の電流をほぼ２等分して供給させる第２の制御回路と、前記第１の差動入力部の出力信号と前記第２の差動入力部の出力信号とを選択的に切り換えて前記出力部に供給させる第３の制御回路とを有する構成とした。
【００１４】
上記の構成においては、前段の回路より交互に与えられる第１および第２の入力信号をそれぞれ入力する第１および第２の差動入力部の第１および第３のＭＯＳトランジスタについて上記第１のインピーダンス変換回路と同様の作用が奏されることにより、該ＭＯＳトランジスタのゲート容量による入力信号への影響を無くし、精度の高い出力電圧を得ることができる。
【００１５】
上記第２のインピーダンス変換回路において、好ましくは、前記第１および第２の差動入力部が共通の電流ミラー回路を含む構成であってよい。第１および第２の差動入力部は選択的または相補的に動作するため、共通の電流ミラー回路を切り換えて共有することができる。
【００１６】
本発明のインピーダンス変換回路は、特に入力信号が高インピーダンスの電圧出力または保持回路より与えられるアプリケーションにおいて大なる利点を有する。
【００１７】
【発明の実施の形態】
以下、図１〜図１１を参照して本発明の好適な実施形態を説明する。
【００１８】
図１および図２を参照して本発明で用いる技法の要点を説明する。図１に示す定電流回路は、正極側電源電圧端子Ｖddと負極側電源電圧端子Ｖssとの間に定電流源１、ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３を直列に接続したものである。図２に、この定電流回路におけるＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３のデバイス構造を示す。Ｐ型シリコン基板４の主面にＮウエル５およびＰウエル６を並べて形成し、Ｎウエル５内にＰＭＯＳトランジスタ２を、Ｐウエル６内にＮＭＯＳトランジスタ３をそれぞれ形成している。
【００１９】
ＰＭＯＳトランジスタ２は、ソース端子と基板（Ｎウエル５）とを相互に接続してなり、インピーダンス変換回路の差動入力部における入力段正極側のトランジスタであってよい。ＮＭＯＳトランジスタ３は、ドレイン端子とゲート端子とを相互接続してなり、定電流源１と協働してＰＭＯＳトランジスタ２に一定の電流Ｉを流すための定電流回路を構成している。
【００２０】
ＰＭＯＳトランジスタ２においては、ゲート電極とそれと対向する基板側対向電極との間に一定のゲート容量ＣGが存在する。このゲート電極（端子）には、前段の電圧出力または保持回路（図示せず）より所望の電圧レベルを有するアナログの電圧信号Ｖinが与えられる。
【００２１】
いま、ＰＭＯＳトランジスタ２に飽和領域で電流（ドレイン電流）Ｉが流れているとする。この時、ゲート・ソース間の電圧ＶGSは電流Ｉの大きさに依存して一義的に決まる。したがって、たとえば入力信号Ｖinが入力してゲート電極の電位が変化すると、電流Ｉが一定に維持される限りゲート・ソース間電圧ＶGSも一定に維持されるようにＰＭＯＳトランジスタ２が動作する。つまり、ゲート電極の電位変化分をキャンセルするように基板側対向電極の電位（ノードＮ1の電位ＶN1）を変化させるように動作する。したがって、次の式（１）が成り立つ。
ＶN1＝Ｖin＋ＶGS    ‥‥‥（１）
【００２２】
一方、ゲート容量ＣGに蓄えられる電荷Ｑは次式（２）で与えられる。
Ｑ＝（ＶN1−Ｖin）ＣG    ‥‥‥（２）
【００２３】
式（２）に式（１）を代入すると、次の式（３）が得られる。
Ｑ＝ＶGSＣG    ‥‥‥（３）
【００２４】
このように、定電流Ｉが流れているＰＭＯＳトランジスタ２のゲート容量ＣGに保持される電荷Ｑはゲート電圧または入力電圧Ｖinに依存せず一定であり、ゲート容量ＣGに電荷の出入りが生ずることはない。入力段ＰＭＯＳトランジスタ２のゲート容量ＣGに電荷の出入りが生じないということは、前段の電圧出力または保持回路からみるとゲート容量ＣGの見掛け上の値が限りなく小さく、事実上無視できるということである。なお、ＰＭＯＳトランジスタ２をＮＭＯＳトランジスタに置き換えた回路構成も可能である。
【００２５】
本発明では、上記のようなＭＯＳトランジスタ（２）の特性をインピーダンス変換回路の中で利用する。つまり、入力信号が入力段ＭＯＳトランジスタのゲート端子に入力される時点の前後で該ＭＯＳトランジスタに一定の電流Ｉを流し続けることにより、該ＭＯＳトランジスタのゲート容量による入力信号への影響を無くし、ひいては入出力オフセットを少なくするようにしている。
【００２６】
図３に、本発明の一実施形態によるインピーダンス変換回路の構成を示す。このインピーダンス変換回路は、高インピーダンスを有する一対の電圧出力回路１０，１４より交互に出力される電圧信号Ｖa，Ｖbを一対の差動入力部２６，４８に高入力インピーダンスでそれぞれ入力して、出力部６２より低出力インピーダンスで負荷（図示せず）に出力するように構成されている。
【００２７】
電圧出力回路１０，１４はたとえば電荷再分配型Ｄ／Ａコンバータの出力コンデンサ１２，１６からなり、各コンデンサ１２，１６よりＤ／Ａ変換の結果として得られるアナログの出力電圧Ｖa，Ｖbが開閉スイッチ１８，２０を介して交互に与えられる。
【００２８】
このインピーダンス変換回路において、第１の差動入力部２６は、差動接続された一対のＰＭＯＳトランジスタ２８，３０と、差動入力中にこれらのＰＭＯＳトランジスタ２８，３０に所定の定電流Ｉoをほぼ２等分して供給するための差動増幅用の定電流回路３２とを有している。ここで、定電流回路３２は、正極側電源電圧端子Ｖdd側から上記定電流Ｉoを供給する定電流源３４と、一対のＮＭＯＳトランジスタ３６，３８からなる電流ミラー回路４０とで構成されている。定電流源３４の電流出力端子は、スイッチ４２を介して両ＰＭＯＳトランジスタ２８，３０のソース端子および基板（対向電極）に接続可能となっている。ＮＭＯＳトランジスタ３６，３８は、それぞれのドレイン端子がスイッチ４４，４６を介してＰＭＯＳトランジスタ２８，３０のドレイン端子に接続されるとともに、それぞれのソース端子が負極側電源電圧端子Ｖssに接続され、それぞれのゲート端子が相互接続されるとともにスイッチ４６を介してＰＭＯＳトランジスタ３０のドレイン端子に接続可能となっている。
【００２９】
第２の差動入力部４８は、差動接続された一対のＰＭＯＳトランジスタ５０，５２と、差動入力中にこれらのＰＭＯＳトランジスタ５０，５２に上記と同じ大きさの定電流Ｉoをほぼ２等分して供給するための差動増幅用の定電流回路５４とを有している。ここで、定電流回路５４は、上記の定電流源３４と電流ミラー回路４０とで構成されている。定電流源３４の電流出力端子は、スイッチ５６を介して両ＰＭＯＳトランジスタ５０，５２のソース端子および基板（対向電極）に接続可能となっている。電流ミラー回路４０のＮＭＯＳトランジスタ３６，３８は、それぞれのドレイン端子がスイッチ５８，６０を介してＰＭＯＳトランジスタ５０，５２のドレイン端子に接続可能となっている。
【００３０】
このように、第１および第２の差動入力部２６，４８における定電流回路３２，５４は共通の定電流源３４と電流ミラー回路４０とで構成されており、スイッチ（４２，４４，４６）、（５６，５８，６０）を切り換えて定電流回路３２，５４のどちらかを選択的または排他的に動作させるようにしている。より詳細には、第１の差動入力部２６を動作させるときは、スイッチ（４２，４４，４６）をオン（閉）状態にするとともにスイッチ（５６，５８，６０）をオフ（開）状態にすることで、定電流回路３２をオン（通電）状態、定電流回路５４をオフ（非通電）状態とする。また、第２の差動入力部４８を動作させるときは、スイッチ（４２，４４，４６）をオフ（開）状態にするとともにスイッチ（５６，５８，６０）をオン（閉）状態にすることで、定電流回路３２をオフ（非通電）状態、定電流回路５４をオン（通電）状態とするようになっている。
【００３１】
出力部６２は、正極側電源電圧端子Ｖddと負極側電源電圧端子Ｖssとの間に直列接続された定電流源６４および駆動用のＮＭＯＳトランジスタ６６で構成され、定電流源６４とＮＭＯＳトランジスタ６６との間のノードＮoutが出力端子として負荷に接続されるとともに、両差動入力部２６，４８における負極側のＰＭＯＳトランジスタ３０，５２のゲート端子にスルーの帰還回路を介して接続されている。
【００３２】
このインピーダンス変換回路には、第１および第２の差動入力部２６，４８に、それぞれの差動入力動作が開始する前に入力段正極側のＰＭＯＳトランジスタ２８，５０に上記定電流Ｉoのほぼ１／２の大きさの定電流Ｉo／２を流すためのスタンバイ用定電流回路６８，７８が設けられている。これらのスタンバイ用定電流回路６８，７８は図１の定電流回路に相当するものである。
【００３３】
第１の差動入力部２６側のスタンバイ用定電流回路６８は、正極側電源電圧端子Ｖddと負極側電源電圧端子Ｖssとの間で入力段正極側のＰＭＯＳトランジスタ２８と選択的に直列接続可能な定電流源７０およびＮＭＯＳトランジスタ７２で構成されている。定電流源７０は正極側電源電圧端子Ｖdd側から上記定電流Ｉo／２を与えるものであり、その電流出力端子はスイッチ７４を介してＰＭＯＳトランジスタ２８のソース端子および基板（対向電極）に接続可能となっている。ＮＭＯＳトランジスタ７２は、ドレイン端子がスイッチ７６を介してＰＭＯＳトランジスタ２８のドレイン端子に接続可能であり、ソース端子が負極側電源電圧端子Ｖssに接続され、ゲート端子とドレイン端子とが相互接続されている。
【００３４】
このスタンバイ用定電流回路６８をオン（通電）状態にするには、両スイッチ７４，７６をオン（閉）状態にすればよい。スタンバイ用定電流回路６８をオフ（非通電）状態にするには、両スイッチ７４，７６をオフ（開）状態にすればよい。
【００３５】
第２の差動入力部４８側のスタンバイ用定電流回路７８は、正極側電源電圧端子Ｖddと負極側電源電圧端子Ｖssとの間で入力段正極側のＰＭＯＳトランジスタ５０と選択的に直列接続可能な定電流源８０およびＮＭＯＳトランジスタ８２を有している。定電流源８０も正極側電源電圧端子Ｖdd側から上記定電流Ｉo／２を与えるものであり、その電流出力端子はスイッチ８４を介してＰＭＯＳトランジスタ５０のソース端子および基板（対向電極）に接続可能となっている。ＮＭＯＳトランジスタ８２では、ドレイン端子がスイッチ８６を介してＰＭＯＳトランジスタ５０のドレイン端子に接続可能となっており、ソース端子が負極側電源電圧端子Ｖssに接続され、ゲート端子とドレイン端子とが相互接続されている。
【００３６】
両スイッチ８４，８６をオン（閉）状態にすることでスタンバイ用定電流回路７８をオン（通電）状態に切り換え、両スイッチ８４，８６をオフ（開）状態にすることでスタンバイ用定電流回路７８をオフ（非通電）状態に切り換えられるようになっている。
【００３７】
図４に、この実施形態において電圧出力回路１０，１４を与える電荷再分配型Ｄ／Ａコンバータの回路構成例を示す。このＤ／Ａコンバータには同一の値（Ｃ）に設定されたキャパシタンスを有する３個のコンデンサ８０，１２，１６が含まれており、その中のコンデンサ１２，１６がＤ／Ａ変換結果のアナログ出力電圧Ｖa，Ｖbを保持ないし出力する出力コンデンサであり、電圧出力回路１０，１４を構成している。コンデンサ８０は、一方の電極がスイッチ８２を介して論理値“１”の基準電位Ｖddに接続可能であるとともにスイッチ８４を介して論理値“０”の基準電位Ｖssに接続可能であり、他方の電極が基準電位Ｖssに定常的に接続されている。
【００３８】
コンデンサ１２の一方の端子は、スイッチ８６を介してコンデンサ８０の一方の電極に接続されるとともにスイッチ２２を介して基準電位Ｖcomに接続され、さらにはスイッチ１８を介してインピーダンス変換回路の第１の差動入力部２６（図３）に接続される。コンデンサ１２の他方の端子は基準電位Ｖssに接続される。
【００３９】
コンデンサ１６の一方の端子は、スイッチ９０を介してコンデンサ８０の一方の電極に接続されるとともにスイッチ２４を介して基準電位Ｖcomに接続され、さらにはスイッチ２０を介してインピーダンス変換回路の第２の差動入力部４８（図３）に接続される。コンデンサ１６の他方の端子は基準電位Ｖssに接続される。
【００４０】
このＤ／Ａコンバータでは、入力ディジタル信号の各バイナリコード［Ｄm‥‥Ｄ1Ｄ0］に対して、以下のような手順でスイッチ８２，８４，９０，１８，２０，２０，２４のオン（閉）／オフ（開）を制御して、出力コンデンサ１２，１６の一方にＤ／Ａ変換結果のアナログ出力電圧ＶaもしくはＶbを得るようにしている。なお、以下の手順の中で特に言及しないスイッチはオフ状態にあるものとする。
【００４１】
（1）  先ず、スイッチ２２，１８をそれぞれオンにして出力コンデンサ１２の充電電圧（電荷）を基準電圧Ｖcomにリセットする。その後、スイッチ２２，１８をそれぞれオフにする。
【００４２】
（2）  入力バイナリコードの最下位ビットＤ0に対して、そのビットの論理値が“１”（“０”）のときはスイッチ８２（８４）をオンにし、コンデンサ８０を基準電位Ｖddでチャージ（基準電位Ｖssでディスチャージ）する。その後、当該スイッチ８２（８４）をオフにする。
【００４３】
（3）  スイッチ８６をオンにしてコンデンサ８０に蓄積されている電荷を第１および第２のコンデンサ８０，１２間で各１／２に分配させる。その後、スイッチ８６をオフにする。
【００４４】
（4）  上記（2）、（3）の動作を最上位ビットＤmまで上位の各ビットＤ1，Ｄ2，‥‥に対して繰り返す。
【００４５】
（5）  最上位ビットに対する上記（3）の動作の後にスイッチ２４，２０をそれぞれオンにしてコンデンサ１６の充電電圧（電荷）を基準電圧Ｖcomにリセットする。その後、スイッチ２４，２０をそれぞれオフにする。
【００４６】
（6）  スイッチ１８をオンにして、コンデンサ１２の充電電圧Ｖaを上記入力バイナリコードに対応するアナログ出力電圧Ｖaとして出力する。
【００４７】
（7）  次の入力バイナリコードに対して、コンデンサ１２をコンデンサ１６に置き換えるとともにスイッチ８６，１８をスイッチ９０，２０にそれぞれ置き換えて、上記の動作（1）〜（6）を繰り返し、最終的にコンデンサ１６に得られる充電電圧をＤ／Ａ変換結果のアナログ出力電圧Ｖbとして出力する。
【００４８】
図５に、上記Ｄ／Ａコンバータ（図４）およびインピーダンス変換回路（図３）における各部のスイッチを制御し、ひいては全体の動作シーケンスを制御するための制御回路を示す。この制御回路は、Ｄ／Ａ変換を受けるべき入力ディジタル信号の各バイナリコードＤＡＴＡ［Ｄm‥‥Ｄ1Ｄ0］を一定周期のタイミングパルスＴＰ1に応動して入力（ラッチ）し、Ｄ／Ａ変換用クロックDACCLKおよびシステムクロックSCLKを基に所定のシーケンスで各スイッチ（８２，８４，‥‥、８６，９０，２２，２４，‥１８，２０）を各対応する制御信号Ｓによって制御する。
【００４９】
図６に、図３のインピーダンス変換回路および前段のＤ／Ａコンバータ出力回路１０，１４における各スイッチの具体的構成例を示す。Ｄ／Ａコンバータ出力回路１０，１４において、スイッチ１８，２０はＣＭＯＳトランスミッションゲートで構成され、スイッチ２２，２４はそれぞれＰＭＯＳトランジスタで構成される。インピーダンス変換回路において、スイッチ４２，５６，７４，８４はそれぞれＰＭＯＳトランジスタで構成され、スイッチ４４，４６，５８，６０，７６，８６はそれぞれＮＭＯＳトランジスタで構成される。
【００５０】
次に、図７〜図１１につきこの実施形態におけるインピーダンス変換回路の動作シーケンスを説明する。なお、図７のタイミング図において、スイッチ類（１８，２０‥‥）のＨレベルはオン（閉）状態を示し、Ｌレベルはオフ（開）状態を示す。
【００５１】
図８に、タイミングパルスＴＰ1がアクティブ（Ｈレベル）になる前の時点たとえば図７の時点ｔ0における各部の状態を示す。
【００５２】
この時、Ｄ／Ａコンバータ出力回路１０，１４においては、一方の信号転送用スイッチ１８はオン状態、他方の信号転送用スイッチ２０はオフ状態にあり、リセット用スイッチ２２，２４はどちらもオフ状態にある。Ｄ／Ａコンバータ（図４）内では、一方の出力コンデンサ１２が前回の入力バイナリコードに対応するアナログ出力電圧Ｖaをフローティング状態で保持しており、他方の出力コンデンサ１６は今回（現時）の入力バイナリコードに対するデコーディングに使用されている。
【００５３】
インピーダンス変換回路においては、第１の差動入力部２６側でスイッチ４２，４４，４６がそれぞれオン状態になっていて差動増幅用の定電流回路３２が通電し、入力段の両ＰＭＯＳトランジスタ２８，３０には定電流源３４からの定電流Ｉoを２等分した電流Ｉo／２がそれぞれ流れ、Ｄ／Ａコンバータ出力回路１０（コンデンサ１２）からの電圧Ｖaと出力部６２からの出力電圧Ｖoutとに対して差動入力ないし増幅動作が行われている。出力部６２では、第１の差動入力部２６からの出力信号（ノードＮaの電圧）に応動して駆動用のＮＭＯＳトランジスタ６６が非飽和状態で動作し、ノードＮoutより入力電圧Ｖaにほぼ等しい出力電圧Ｖoutが出力される。
【００５４】
一方、第２の差動入力部４８側は、スイッチ５６，５８，６０がそれぞれオフ状態になっていて第２の差動入力部４８の差動増幅用定電流回路５４が非通電状態にあり、出力部６２から遮断されている。しかし、スイッチ８６がオン状態になっていてスタンバイ用の定電流回路７８は通電している。これにより、第２の差動入力部４８における入力段正極側のＰＭＯＳトランジスタ５０には、定電流源８０からの定電流Ｉo／２が飽和状態で流れ続けている。これにより、ＰＭＯＳトランジスタ５０のゲート・ソース間電圧ＶGCは定電流Ｉo／２に対応する一定値に維持されている。
【００５５】
図９に、上記のような時点ｔ0の後でタイミングパルスＴＰ1が最初にアクティブ（Ｈレベル）になった時点（図７の時点ｔa1）における各部の状態を示す。この場面では、タイミングパルスＴＰ1がアクティブ（Ｈレベル）になる直前のＤ／Ａ変換用クロックDACCLKのタイミングでコンデンサ８０，１６間の電荷再分配によるデコーディングが終了し、出力コンデンサ１６にはＤ／Ａ変換の結果となるアナログ電圧Ｖbが充電されている。
【００５６】
タイミングパルスＴＰ1がＨレベルになると、その立ち上がりエッジのタイミングで信号転送用スイッチ２０がオン状態となり、出力コンデンサ１６の電圧Ｖbがスイッチ２０を介して第２の差動入力部４８における入力段正極側のＰＭＯＳトランジスタ５０のゲート端子に転送される。この時、ＰＭＯＳトランジスタ５０においては、スタンバイ用定電流回路７８により定電流Ｉo／２が飽和状態で流れているため、図１の回路と同様の原理により、出力コンデンサ１６からの電圧Ｖbによってゲート電極の電位が変化してもゲート容量への電荷の出入りは殆どなく、非常に高い入力インピーダンスを維持し、入力電圧Ｖbをそのままの値に保持する。この間、第１の差動入力部２６は出力コンデンサ１２からの電圧Ｖaに対して上記の差動入力ないし増幅動作を継続しており、出力部６２からの出力電圧Ｖoutは電圧Ｖaにほぼ等しい値を維持している。
【００５７】
タイミングパルスＴＰ1がＬレベルになると（図７の時点ｔa2）、インピーダンス変換回路においては、第１の差動入力部２６側でスイッチ４２，４４，４６がそれぞれオフ状態になって差動増幅用の定電流回路３２が非通電状態に切り換わると同時に、第２の差動入力部４８側でスイッチ５６，５８，６０がそれぞれオン状態になって差動増幅用の定電流回路５４が通電状態に切り換わる。さらに、第１の差動入力部２６側でスイッチ７６がオン状態になってスタンバイ用の定電流回路６８が通電状態に切り換わると同時に、第２の差動入力部４８側でスイッチ８６がオフ状態になってスタンバイ用の定電流回路７８が非通電状態に切り換わる。一方、Ｄ／Ａコンバータ出力回路１０においてリセット用スイッチ２２がオン状態になる。
【００５８】
図１０に、この時（時点ｔa2）の各部の状態を示す。インピーダンス変換回路においては、第２の差動入力部４８側で差動増幅用の定電流回路５４が通電することにより、入力段の両ＰＭＯＳトランジスタ５０，５２には定電流源３４からの定電流Ｉoを２等分した電流Ｉo／２がそれぞれ流れ、Ｄ／Ａコンバータ出力回路１４（コンデンサ１６）からの電圧Ｖbと出力部６２からの出力電圧Ｖoutとに対して差動入力ないし増幅動作が行われる。出力部６２では、第２の差動入力部４８からの出力信号（ノードＮbの電圧）に応動して駆動用のＮＭＯＳトランジスタ６６が非飽和状態で動作し、ノードＮoutより入力電圧Ｖbにほぼ等しい出力電圧Ｖoutが出力される。第２の差動入力部４８の入力段正極側のＰＭＯＳトランジスタ５０においては、スタンバイ用定電流回路７８からの定電流Ｉo／２が途切れるものの、それと入れ替わりに差動増幅用定電流回路５４により同じ大きさの定電流Ｉo／２が流れるため、定電流の連続性が実質的に保たれ、ゲート容量における電荷の出入りは殆どなく、入力信号Ｖbの値に影響を与えることはない。したがって、入力電圧Ｖbの本来の値にほぼ等しい低オフセットの出力電圧Ｖoutが得られる。
【００５９】
一方、第１の差動入力部２６側は、差動増幅用定電流回路３２が非通電状態で、出力部６２から遮断される。しかし、スタンバイ用の定電流回路６８が通電することにより、第１の差動入力部２６における入力段正極側のＰＭＯＳトランジスタ２８には、定電流源７０からの定電流Ｉo／２が飽和状態で流れ始める。Ｄ／Ａコンバータ出力回路１０ではリセット用スイッチ２２がオン状態になることにより、リセット用の基準電圧Ｖcomがコンデンサ１２に供給されると同時に、信号転送用スイッチ１８を介してＰＭＯＳトランジスタ２８のゲート端子にも与えられる。この基準電圧Ｖcomは、ＰＭＯＳトランジスタ２８を飽和状態でオン状態に維持できる任意の値、つまりＶcom＜Ｖdd−Ｖt（しきい値）に設定されてよい。このように、差動増幅終了直後に入力段正極側のＰＭＯＳトランジスタ２８（５０）のゲート電位を一定の基準電圧にリセットすることで、信号転送経路上の浮遊容量の影響（バラツキ）を少なくすることができる。
【００６０】
上記のようにして、タイミングパルスＴＰ1の周期でＤ／Ａコンバータ出力回路１０，１４からの出力電圧Ｖa，Ｖbを交互に切り換えるとともに、インピーダンス変換回路において第１および第２の差動入力部２６，４８を相補的に交互に動作させる。Ｄ／Ａコンバータ出力回路１０（１４）においては、上記のような基準電圧Ｖcomによる出力コンデンサ１２（１６）のリセットが終了した時点（図７の時点ｔa3）で、図１１に示すようにリセット用スイッチ２２および信号転送用スイッチ１８の双方をオフ状態に切り換えて、当該出力コンデンサ１２を次のバイナリコードに対するデコーディングに使用する。
【００６１】
上記したように、本実施形態においては、高インピーダンスのＤ／Ａコンバータ出力回路１０，１４より交互に与えられるＤ／Ａ変換結果のアナログ電圧Ｖa，Ｖbに対して、インピーダンス変換回路において電圧Ｖa，Ｖbをそれぞれ入力する第１および第２の差動入力部２６，４８の入力段正極性ＭＯＳトランジスタ２８，５０がゲート容量の影響をキャンセルして非常に高い入力インビーダンスを保証するので、精度の高い出力電圧Ｖoutを得ることができる。
【００６２】
また、本実施形態においては、スタンバイ用の定電流回路６８，７８の消費電流は差動増幅用定電流回路３２，５４の消費電流電力と比較して１／２以下であり、従来一般のインピーダンス変換回路を２個並列使用する場合よりも消費電流の総量は少なくて済む。
【００６３】
なお、スタンバイ用の定電流回路６８，７８は、前段の電圧出力または保持回路より新規入力電圧が転送される直前に該当の入力段正極性ＰＭＯＳトランジスタ２８，５０に飽和状態で定電流を供給しておけばよいので、動作開始をぎりぎりまで遅らせることもできる。
【００６４】
上記した実施形態における各部の構成、特に差動入力部２６，４８、定電流回路３２，５４、出力部６２、前段の電圧出力回路１０，１４等の回路構成は一例であり、本発明の技術思想の範囲内で種々の変形が可能である。また、上記実施形態のようなＤ／Ａコンバータへのアプリケーションも一例であって、種々のアプリケーションが可能であり、たとえば演算増幅器として非反転増幅回路を構成することも可能である。
【００６５】
【発明の効果】
以上説明したように、本発明のインピーダンス変換回路によれば、差動入力部における入力段ＭＯＳトランジスタのゲート容量による入力信号への影響を少なくして、精度の高い出力信号を得ることができる。特に、高インピーダンスの電圧出力または保持回路からの入力信号に対しても、低オフセットで精度の高い出力信号を得ることができる。
【図面の簡単な説明】
【図１】本発明の技法の要点を説明するための回路図である。
【図２】図１の回路の要部のデバイス構造例を示す断面図である。
【図３】一実施形態によるインピーダンス変換回路の構成を示す回路図である。
【図４】実施形態において電圧出力回路を与える電荷再分配型Ｄ／Ａコンバータの回路構成例を示す回路図である。
【図５】実施形態において各部のスイッチおよび動作シーケンスを制御するための制御回路を示す図である。
【図６】実施形態における各部のスイッチの具体的構成例を示す回路図である。
【図７】実施形態の動作シーケンスにおける各部のタイミングを示す図である。
【図８】実施形態の動作シーケンスにおける第１の状態を示す図である。
【図９】実施形態の動作シーケンスにおける第２の状態を示す図である。
【図１０】実施形態の動作シーケンスにおける第３の状態を示す図である。
【図１１】実施形態の動作シーケンスにおける第４の状態を示す図である。
【図１２】従来のインピーダンス変換回路の構成を示す回路図である。
【符号の説明】
１０，１４    電圧出力回路
１２，１６    コンデンサ
１８，２０    信号転送用スイッチ
２２，２４    リセット用スイッチ
２６，４８    差動入力部
２８，３０    入力段ＰＭＯＳトランジスタ
３２，５４    差動増幅用定電流回路
３４，７０，８０    定電流源
３６，３８，（４０）    ＮＭＯＳトランジスタ（電流ミラー回路）
４２，４４，４６，５６，５８，６０，７６，８６    スイッチ
５０，５２    入力段ＰＭＯＳトランジスタ
６２    出力部
６８，７８    スタンバイ用定電流回路
【図１】
0004530503.tif 000002
【図２】
0004530503.tif 000003
【図３】
0004530503.tif 000004
【図４】
0004530503.tif 000005
【図５】
0004530503.tif 000006
【図６】
0004530503.tif 000007
【図７】
0004530503.tif 000008
【図８】
0004530503.tif 000009
【図９】
0004530503.tif 000010
【図１０】
0004530503.tif 000011
【図１１】
0004530503.tif 000012
【図１２】
0004530503.tif 000013