(57)【特許請求の範囲】
【請求項１】
高インピーダンス状態を含む３つの状態と、入力ノードと、出力ノードとで動作するように設計され、過電圧耐性を有しており、高電位パワー・レールと低電位パワー・レールとの間に結合可能なＣＭＯＳベースの回路であるバス・ホールド回路であって、
ａ．前記入力ノードに結合された入力と、前記出力ノードに結合された出力とを有しており、前記高電位パワー・レールによって給電される入力インバータと、
ｂ．前記出力ノードに結合された入力と、前記入力ノードに結合された出力と、電力供給を受けるための高電位ノード及び低電位ノードとを有するラッチ・インバータと、
ｃ．前記入力ノードと前記高電位パワー・レールとに結合された感知回路と、
ｄ．前記感知回路と前記入力ノードとに結合された仲裁回路と、
を備えており、前記感知回路と前記仲裁回路とは、共同して、前記入力ノードに関連する電位と前記高電位パワー・レールに関連する電位との高い方の電位を有する擬似的な高電位パワー・レールを選択的に確立し、前記擬似的な高電位パワー・レールは前記ラッチ・インバータに給電し、前記擬似的な高電位パワー・レールは前記高電位ノードに結合され、前記低電位パワーレールは前記低電位ノードに結合された、バス・ホールド回路。
【請求項２】
請求項１記載のバス・ホールド回路において、前記感知回路は、
ａ．前記高電位パワー・レールに結合された第１の入力と前記入力ノードに結合された第２の入力とを有するコンパレータ回路と、
ｂ．前記コンパレータ回路の出力に結合された入力を有するゲイン段と、
ｃ．前記ゲイン段の出力に結合された入力と前記仲裁回路の入力に結合された出力とを有するインバータ段と、
を含む、バス・ホールド回路。
【請求項３】
請求項２記載のバス・ホールド回路において、前記コンパレータ回路は、
ａ．前記コンパレータ回路の前記第１の入力としてゲートを有する第１のＮＭＯＳトランジスタと、
ｂ．前記コンパレータ回路の前記第２の入力としてゲートを有する第２のＮＭＯＳトランジスタと、
ｃ．ゲートと、前記第１のＮＭＯＳトランジスタのドレインに結合されたドレインと、前記高電位パワー・レールに結合されたソースとを有する第１のＰＭＯＳトランジスタと、
ｄ．前記第１のＮＭＯＳトランジスタの前記ドレインに結合されたゲートと、前記高電位パワー・レールに結合されたソースと、前記第２のＮＭＯＳトランジスタのドレインに結合されたドレインとを有する第２のＰＭＯＳトランジスタと、
を含む、バス・ホールド回路。
【請求項４】
請求項３記載のバス・ホールド回路において、前記ゲイン段は、前記コンパレータ回路の前記第２のＮＭＯＳトランジスタの前記ドレインに結合されたゲートと前記高電位パワー・レールに結合されたソースとを有するＰＭＯＳトランジスタを含む、バス・ホールド回路。
【請求項５】
請求項４記載のバス・ホールド回路において、前記インバータ段は、
ａ．前記ゲイン段の前記ＰＭＯＳトランジスタのドレインに結合された入力ノードと、前記高電位パワー・レールに結合されたソースを有するＰＭＯＳトランジスタとを含む第１のインバータと、
ｂ．第２のインバータであって、前記第１のインバータの出力は前記第２のインバータの入力に結合され、前記第２のインバータは、前記擬似的な高電位パワー・レールに結合されたＰＭＯＳトランジスタを含み、前記第２のインバータの出力は前記仲裁回路に結合された、前記第２のインバータと、
を含む、バス・ホールド回路。
【請求項６】
請求項５記載のバス・ホールド回路において、前記仲裁回路は、
ａ．前記感知回路の前記第２のインバータの前記出力に結合されたゲートと、前記高電位パワー・レールに結合されたソースと、前記擬似的な高電位パワー・レールに結合されたドレインとを有する第１のＰＭＯＳトランジスタと、
ｂ．前記高電位パワー・レールに結合されたゲートと、前記入力ノードに結合されたソースと、前記擬似的な高電位パワー・レールに結合されたドレインとを有する第２のＰＭＯＳトランジスタと、
を含む、バス・ホールド回路。
【請求項７】
高インピーダンス状態を含む３つの状態と、入力ノードと、出力ノードとで動作するように設計され、不足電圧耐性を有しており、高電位パワー・レールと低電位パワー・レールとの間に結合可能なＣＭＯＳベースの回路であるバス・ホールド回路であって、
ａ．前記入力ノードに結合された入力と、前記出力ノードに結合された出力とを有しており、前記高電位パワー・レールによって給電される入力インバータと、
ｂ．前記出力ノードに結合された入力と、前記入力ノードに結合された出力と、電力供給を受けるための高電位ノード及び低電位ノードとを有するラッチ・インバータと、
ｃ．前記入力ノードと前記低電位パワー・レールとに結合された感知回路と、
ｄ．前記感知回路と前記入力ノードとに結合された仲裁回路と、
を備えており、前記感知回路と前記仲裁回路とは、共同して、前記入力ノードに関連する電位と前記低電位パワー・レールに関連する電位との低い方の電位を有する擬似的な低電位パワー・レールを選択的に確立し、前記高電位パワーレールは前記高電位ノードに結合され、前記擬似的な低電位パワー・レールは前記低電位ノードに結合された、バス・ホールド回路。
【請求項８】
請求項７記載のバス・ホールド回路において、前記感知回路は、
ａ．前記低電位パワー・レールに結合された第１の入力と前記入力ノードに結合された第２の入力とを有するコンパレータ回路と、
ｂ．前記コンパレータ回路の出力に結合された入力を有するゲイン段と、
ｃ．前記ゲイン段の出力に結合された入力と前記仲裁回路の入力に結合された出力とを有するインバータ段と、
を含む、バス・ホールド回路。
【請求項９】
請求項８記載のバス・ホールド回路において、前記コンパレータ回路は、
ａ．前記コンパレータ回路の前記第１の入力としてゲートを有する第１のＰＭＯＳトランジスタと、
ｂ．前記コンパレータ回路の前記第２の入力としてゲートを有する第２のＰＭＯＳトランジスタと、
ｃ．ゲートと、前記第１のＰＭＯＳトランジスタのドレインに結合されたドレインと、前記低電位パワー・レールに結合されたソースとを有する第１のＮＭＯＳトランジスタと、
ｄ．前記第１のＰＭＯＳトランジスタの前記ドレインに結合されたゲートと、前記低電位パワー・レールに結合されたソースと、前記第２のＰＭＯＳトランジスタのドレインに結合されたドレインとを有する第２のＮＭＯＳトランジスタと、
を含む、バス・ホールド回路。
【請求項１０】
請求項９記載のバス・ホールド回路において、前記ゲイン段は、前記コンパレータ回路の前記第２のＰＭＯＳトランジスタの前記ドレインに結合されたゲートと前記低電位パワー・レールに結合されたソースとを有するＮＭＯＳトランジスタを含む、バス・ホールド回路。
【請求項１１】
請求項１０記載のバス・ホールド回路回路において、前記インバータ段は、
ａ．前記ゲイン段の前記ＮＭＯＳのドレインに結合された入力ノードと、前記低電位パワー・レールに結合されたソースを有するＮＭＯＳトランジスタとを含む第１のインバータと、
ｂ．第２のインバータであって、前記第１のインバータの出力は前記第２のインバータの入力に結合され、前記第２のインバータは、前記擬似的な低電位パワー・レールに結合されたＮＭＯＳトランジスタを含み、前記第２のインバータの出力は前記仲裁回路に結合された、前記第２のインバータと、
を含む、バス・ホールド回路。
【請求項１２】
請求項１１記載のバス・ホールド回路において、前記仲裁回路は、
ａ．前記感知回路の前記第２のインバータの前記出力に結合されたゲートと、前記低電位パワー・レールに結合されたソースと、前記擬似的な低電位パワー・レールに結合されたドレインとを有する第１のＮＭＯＳトランジスタと、
ｂ．前記低電位パワー・レールに結合されたゲートと、前記入力ノードに結合されたソースと、前記擬似的な低電位パワー・レールに結合されたドレインとを有する第２のＮＭＯＳトランジスタと、
を含む、バス・ホールド回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バス・ホールド回路に関する。特に、本発明は、相補的金属酸化物半導体（ＣＭＯＳ）トランジスタ・ベースの技術を用いて確立されるバス・ホールド回路に関する。更に詳しくは、本発明は、過電圧（overvoltage）状態によって生じる意図されていないスイッチングやバス結合に対する保護を提供するように設計されたＣＭＯＳベースのバス・ホールド回路に関する。
【０００２】
【従来の技術】
回路バスは、接続されている計算及び周辺デバイスの間で所望の振幅及び強度を有する電気信号を伝送するのに用いられる。回路バスは、２つ以上のデバイスを、それらのデバイスが相互に近接している又は相互に離間しているときのいずれの場合にも、接続することができる。バスによる相互接続を備えたデバイスには、コンピュータ、プリンタ、通信デバイスなどのマクロなデバイスが含まれる。更に、マイクロプロセッサやメモリ・セルなどの内部的な要素も含まれる。バスは、一般に、高速な信号伝送を可能にする導電性材料の単なる回線である。しかし、バスを介しての信号の流れを規制することが必要であり、それによって、結合されているデバイスを介しての信号の交換や処理が適切に調整されることになる。そうするためには、結合されている他のデバイスと通信するように設計されているすべてのデバイスは、バス・インターフェース入力及び出力回路を含んでいる。これらのバス・インターフェース回路は、他の１つ又は複数のデバイスまで運ばれるためにバスへ出て行く信号の送信と、バスを介してそれらの他のデバイスから入って来る信号の受信とを規制するように設計されている。
【０００３】
複数のデバイスが１つのバスにリンクされている場合には、対立する信号が伝送されることを回避するために、一度にバスにアクセスするのはこれらのデバイスの中の１つだけであることが保証されなければならない。バスにリンクされている他のすべてのデバイスは、バスに対して高インピーダンス状態を呈することによって、意図に反する信号伝送が生じないようにする。従って、そのためには、システムがアクティブであるときには、任意の時刻における３つの状態の中の任意の１つの状態において、１つのバス・インターフェース回路が存在しなければならない。第１の状態は、論理ロー信号の均等物（equivalent）を伝送するように設計されたバス駆動状態であり、第２の状態は、論理ハイ信号の均等物を伝送するように設計された第２のバス駆動状態であり、第３の状態は、高インピーダンス又はスタンバイ状態の均等物である。バスを介した信号伝送を規制するように設計されたバス・インターフェース回路は、一般に、３状態又はトライステート（tristate）バッファとして知られている。
【０００４】
バス・インターフェース回路は多くの形態をとりうる。１つのかなり標準的な例を挙げると、バス・インターフェース回路は、図１の例に示されているように、単に、十分な電位を有する信号を反転及び伝送のために受け取るように設計されたインバータとラッチとの組合せである。特に、従来技術の場合には、従来技術によるバス・ホールド回路１０に関する図１に示されているように、ラッチ・インバータＩＶ２と入力インバータＩＶ１とを逆平行（anti-parallel）に結合している。高電位パワー・レールＶｃｃと低電位パワー・レールＧＮＤとが、インバータＩＶ１及びＩＶ２の両方に給電する。ラッチ・インバータＩＶ２は、３状態又は「Ｚ」インターフェース状態にあり従ってバス・ホールド回路を構成しているときには、入力インバータＩＶ１を、その最後に駆動された状態にラッチするように設計されている。ＩＮにおける入来信号は、信号がノードＯＵＴを介してバスに与えられる特定のデバイスの回路１０と関連する関係する回路から来る場合がある。あるいは、ＩＮにおける信号は、バスから来る場合もあり、ＯＵＴにおける出力信号はその結合されているデバイスの回路に送られる。
【０００５】
ある条件下では、バス・インターフェース回路１０の入力に与えられた信号の電位は、インバータが動作するように設計されている電位範囲から逸脱することがある。これは、追加的な問題である。というのは、複数の電位範囲を有する複数のデバイスが共通のバスを介して相互に結合されているからである。場合によっては、特に、ラッチ・インバータＩＶ２がＣＭＯＳインバータであるときには、そのインバータの出力ノードにおける過剰な電位が両方のＣＭＯＳトランジスタをオンにし、それによって、かなりの漏れ電流がレールＶｃｃ及びＧＮＤの間を流れることがありうる。
【０００６】
デジタル・システムにおいては、デバイスの間を移動する信号は、論理レベルがハイ（「１」又は「オン」とも称される）と論理レベルがロー（「０」又は「オフ」とも称される）というカテゴリに分けられることが広く知られている。論理ハイと論理ローとのどちらが伝送されているのかを決定する特定の信号電位は、その伝送に関連する回路を形成する半導体素子に依存する。デジタル信号を生じさせるのに用いられる最も一般的な回路構成には、ＣＭＯＳやトランジスタ・トランジスタ・ロジック（ＴＴＬ）がある。これらの論理構成は、論理ハイ信号を構成するものと論理ロー信号を構成する者との間の「揺れ（スイング）」の関数として様々な動作をする。
【０００７】
【発明が解決しようとする課題】
ＣＭＯＳ論理の場合には、基本的には、比較的低速であり消費電力の少ないＭＯＳトランジスタを用いられるのであるが、論理ロー信号は、低電位パワー・レールＧＮＤよりも約０．６ボルト（Ｖ）高い電位よりも下の範囲において生じるのが一般的である。ここでＧＮＤは０．０ボルトでありうる。論理ハイ信号は、ＶｃｃからＶｃｃ−０．６ボルトの範囲において生じるのが一般的である。ここで、Ｖｃｃは、公称５ボルトの電源の場合には４．５ボルトから５．５ボルトの間で、公称３．３ボルトの電源の場合には３．０ボルトから３．６ボルトの間で変動しうる。従って、３．３ボルトの電源の場合には、ローとハイとの間のスイングの差異は、論理ローと論理ハイとの間に所望のシフトが生じることを保証するためには、少なくとも２．４ボルトでなければならない。これと関係して、３．３ボルトに基づくシステムの場合には、フルレールの５ボルトの公称電位にあるデバイスから受け取られる信号はそのシステムを圧倒してしまう可能性がある。従って、５ボルトと３ボルトとを両方用いているようなシステムでは、それ以外の電圧が不均衡な複数の電源を用いるシステムでも同じであるが、意図している範囲の外にある論理電位への対応がなされる必要がある。このことは、３つの状態を有するバス・ホールド回路であるＣＭＯＳベースのインバータの場合に当てはまる。例えば、この特定のインバータに３．３ボルトの高電位パワー・レールが与えられ、このインバータへの入力信号がフルレール電位を超える場合には、過電圧状態が生じて、インバータは意図しない付勢がなされ、それによって、図１のインバータＩＶ２に関して述べたように、信号を導通してしまったり、そうでなくても、ハイ・パワー・レールとロー・パワー・レールとの間で電流を導通したりする可能性がある。
【０００８】
電位が混在するデバイスの結合が増加することに起因して、入力インバータへの入力に過電圧状態が生じる蓋然性が高くなっているので、その解決が必要である。図１のバス・ホールド回路１０では過電圧状態が生じる可能性があるので、図２に示されている第２のバス・ホールド回路１１では、ショットキ・ダイオードＳＤなどのクランプ素子をフィードバック・ラッチ・インバータＩＶ２と入力インバータＩＶ１との間に用いられている。特に、過電圧状態が入力ＩＮにおいて生じるときには、ショットキ・ダイオードが、その過剰な電位によってインバータＩＶ２に漏れ電流状態が生じることを阻止する。回路１１は、例えば３．３ボルトなどの比較的低い電源電位によって給電されているときには、ＩＮにおいて５ボルトに基づくデバイスに結合されると、過電圧状態に容易にさらされてしまう。多くのショットキ・ダイオードのスレショルドとなるターンオン電位は約０．４ボルトであるから、そのダイオードでの電圧降下によって、ＩＶ１への入力における電位はそうでなければ論理ハイであるのだが、Ｖｃｃの公称３．３ボルトの電位より下までプルダウンされる。
【０００９】
通常は、この程度の電圧降下は、フルレール入力は約２．９ボルトまで減少するにすぎず、これは、３．３ボルトに基づくＭＯＳトランジスタの要求の範囲内であるので、入力インバータＩＶ１の動作にあまり影響しない。しかし、ショットキ・ダイオードは、バイポーラ・トランジスタの製造プロセスを用いて製造されており、このプロセスは、ＣＭＯＳ構造の場合と比較して、コストが高く、時間的にも長くかかる。特に、回路の一部としてただ１つのデバイスが必要な場合にそうである。従って、過電圧状態に対応できるショットキ・ダイオードを含むＣＭＯＳベースの構造を有することが好ましい。そのようなデバイスは、ダイオード接続されたＭＯＳトランジスタである。しかし、そのようなデバイスの両端での電圧降下は、１．０ボルトに接近し、従って、ＩＶ１の入力における電位が、適切な動作に必要であって同時的な導通を生じることなくプルアップ又はプルダウンをトリガする電位よりも低い電位となってしまう原因となりうる。必要であるのは、ＣＭＯＳだけに基づいており、複数の電源電位が存在する応用例での使用に適したバス・ホールド回路である。
【００１０】
Nguyen他への米国特許第５，８２８，２３３号には、複数の信号が存在する状態で使用するためのＣＭＯＳベースのバス・ホールド回路が記載されている。この米国特許では、そのような状態の阻止をトリガするのに、入力における過電圧がスレショルド電位Ｖｔよりも高いことが必要とされる。ＭＯＳトランジスタの場合には、そのようなＶｔは約０．７ボルトである。同様に、入力電位は、バス・ホールド回路が入力信号への応答を開始するまでに、同じＶｔ電位の分だけＶｃｃの電位の下まで低下しなければならない。明らかに、バス・ホールド回路の動作が曖昧になる間の約１．４ボルトの電位範囲は、受け入れることはできない。
【００１１】
従って、必要とされるのは、過電圧状態を解消する能動システムを有するＣＭＯＳだけを用いているバス・ホールド回路であって、特に、複数の電源電位を有するシステムを結合する場合に過電圧状態を解消できるバス・ホールド回路である。更に必要とされるのは、そのバス・ホールド回路の電源電位に比較的近い過電圧状態に対応するように付勢される回路である。更にまた必要とされるのは、過電圧状態を解消した後に、最小限の遅延によって入力信号の変化に応答するような能動回路である。このような回路は、標準的な電位状態の間は、すべての３つの動作状態において有効でなければならない。
【００１２】
本発明の目的は、過電圧状態を解消する能動システムを有するＣＭＯＳだけによって構成されたバス・ホールド回路を提供することであるが、特にこのシステムを異なる電源電位に結合する場合に関する。本発明の別の目的として、バス・ホールド回路に対する電源電位と比較的近い過電圧状態に対応するように付勢することができるような回路を提供することである。本発明の更に別の目的は、過電圧状態を解消した後で遅延を最少に保ちながら入力信号の変化に応答する能動回路を提供することである。本発明の回路は、標準的な電位状態の間はすべての３つの状態において有効である。更に、バスから生じる又はバスに対して生じる過電圧状態に対応するように用いることもできる。本発明による耐性を有するバス・ホールド回路の変形として、不足電圧状態が存在する場合には、その状態の間は回路を高インピーダンス状態に維持する不足電圧耐性のバス・ホールド回路がある。
【００１３】
【課題を解決するための手段】
以上の及びそれ以外の目的は、阻止機構と共に確立される擬似パワー・レールに従来技術によるラッチ回路を結合することによって達成され、過電圧電位が標準的な高電位電源レールに達することを回避する。この阻止機構は、回路の入力電圧がその高電位パワー・レールよりも高いかどうかを判断する感知回路を含む。感知回路は、より高い電位信号が擬似的な高電位レールに供給されることを保証するように動作する。この擬似的な高電位レールは、フィードバック・ラッチ・インバータの高電位ノードに結合され、インバータへの入力電位がその高電位ノードの電位よりも高くならないようになっている。
【００１４】
感知回路は、差動コンパレータなど、ある種のコンパレータであることが好ましい。そのようなコンパレータを用いることによって、本発明の回路によって阻止されることができる過電圧によって生じる電圧差を実質的に減少させ、それによって、同時的な導通又は意図しない信号伝送を最少にする。特に、特定のトリガ電位が選択され得る間に、僅かに約０．２５ボルトの差異によって本発明が付勢されその過電圧状態がラッチ・インバータの高電位レールに転送されることが阻止されることがわかっている。
【００１５】
更に、本発明による阻止機構は、擬似的な高電位レールを、標準的な高電位パワー・レールと回路への入力とのどちらかの高い方の電位信号に結合する仲裁回路を含む。この仲裁回路は、回路のコンパレータ段に結合され、高い方の電位を有する供給ノードに結合された回路分岐を選択的に付勢する。感知回路と仲裁回路とを従来型のＣＭＯＳバス・ホールド回路のバス・ホールド及びラッチ・インバータに結合することの結果として、入力における過電圧状態とは無関係に高インピーダンス状態を維持することが可能となる。同様に、不足電圧状態に対しても、上述したタイプの阻止機構を用いることで対応できることに注意すべきである。しかし、その場合には、感知回路は、標準的な低電位パワー・レールとバス・ホールド回路への入力とに関連する電位の中の低い方の電位を擬似的な低電位レールに与えることになる。そのようにして、ラッチ回路は高インピーダンス状態に維持され、そのようなことが予測される場合であっても、不足電圧状態の間にインバータを流れる同時的な導通が生じることはなくなる。
【００１６】
以上の及びそれ以外の効果は、本発明の実施例に関する以下の詳細な説明と添付した図面と特許請求の範囲との検討から明らかになるはずである。
【００１７】
【発明の実施の形態】
図３に図解されているように、本発明によるバス・ホールド入力回路２０は、高電位パワー・レールＶｃｃに関連する電位と入力ノードＩＮに与えられた電位とを比較するように設計された感知回路３０を含む。ノードＩＮは、バスに結合されて信号を受け取る場合と、内部回路に結合されてバスに信号を伝送する場合とがあることに注意すべきである。感知回路３０はＶｃｃとＩＮとに結合されており、好ましくは、差動コンパレータを含みうる。差動コンパレータについては図４との関係で後述する。バス・ホールド回路２０は、仲裁回路４０を更に含んでおり、仲裁回路４０は、ＩＮ、Ｖｃｃ及び感知回路３０に結合されている。仲裁回路４０は、感知回路３０の出力の関数として擬似的（pseudo）な高電位レールＰＲと関連する電位を定義するように設計されている。特に、仲裁回路４０は、レールＰＲを、ＶｃｃとＩＮとの電位が高い方に結合する。これに対して、擬似レール（pseudorail）ＰＲは、ラッチ・インバータＩＶ２の高電位ノードに結合され、それによって、インバータＩＶ２の入力ノードと高電位ノードとの間の電位差は常に固定されるようになり、同時的な導通が阻止される。入力インバータＩＶ１は、従来技術に関して上述したのと同じ態様で、動作可能に維持される。
【００１８】
本発明によるバス・ホールド回路２０の過電圧耐性のための好適な詳細な設計が図４に示されている。この構造では、入力インバータＩＶ１は、プルアップＰＭＯＳトランジスタＭ０とプルダウンＮＭＯＳトランジスタＭ１とを含み、これらのトランジスタのゲートは回路入力ＩＮに結合され、ドレインは回路出力ＯＵＴに結合されている。Ｍ０のソースは確定された公称値を有する高電位パワー・レールＶｃｃに結合され、Ｍ１のソースは低電位パワー・レールＧＮＤに結合されている。また、Ｍ０及びＭ１のドレインは、ＮＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ３とによって形成されているラッチ・インバータＩＶ２の入力に結合されている。トランジスタＭ２及びＭ３のドレインは、ラッチの目的のために、この技術分野の当業者には広く知られた態様でＩＮに接続されている。Ｍ２のソースは、ＧＮＤに結合されている。従来技術によるバス・ホールド回路１０とは対照的に、トランジスタＭ３のソースは、図３との関係で上述した目的のために、直接にＶｃｃに結合されるのではなく擬似レールＰＲに結合される。
【００１９】
更に図４を参照するが、回路２０は、上述したように、任期な感知回路３０と仲裁回路４０とを含む。感知回路３０は、コンパレータ３１と、コンパレータ・ゲイン段３２と、オプションの感知信号インバータＩＶ３及びＩＶ４とを含む。コンパレータ３１は、好ましくは、以下のような接続関係を有する差動コンパレータである。常にオンであるテイル・トランジスタＭ１２が安定的な独立電圧源Ｖ１に結合され、この差動コンパレータに電流を提供する。電圧源Ｖ１は何らかの意味で電流のドレインであるが、過電圧状況における同時的な導通から回路２０を保護するトレード・オフであるインが望まれる。
【００２０】
第１の差動ＮＭＯＳトランジスタＭ１３は、ゲートがＩＮに結合されていることにより、その動作はそのノードにおける電位によって定義される。第２の差動ＮＭＯＳトランジスタＭ１４は、ゲートがＶｃｃに結合されていることにより、常にオン状態にある。トランジスタＭ１３及びＭ１４は、共にソースが常にオンである電源トランジスタＭ１２のドレインに結合されている。トランジスタＭ１４のドレインは、ＰＭＯＳトランジスタＭ１５及びＭ１６のゲートに結合されており、それによってこれらのトランジスタは常にオンであって、共にゲートがＶｃｃに結合されている。トランジスタＭ１５のドレインはトランジスタ１３のドレインに結合されており、他方で、トランジスタＭ１６のドレインは常にオンであるトランジスタＭ１４のドレインに結合されている。トランジスタＭ１３及びＭ１５のドレインは、また、次に説明するコンパレータ・ゲイン段３２に結合されている。
【００２１】
差動ＰＭＯＳトランジスタ対Ｍ１５及びＭ１６は、ＩＮによってトランジスタ１３のゲートに与えられる信号の関数として、回路３１のフル・レール差動信号出力を提供する。特に、ＩＮが論理ハイであるときには、その論理ハイがＶｃｃ以上の電位であるかどうかとは関係なく、トランジスタ１３はオンであり、コンパレータ３１の出力を論理ローまで引き下げる。コンパレータ３１の出力は、ＮＭＯＳトランジスタＭ９とＰＭＯＳトランジスタＭ１０とを含むゲイン段３２に結合されている。常にオンであるＮＭＯＳトランジスタＭ９によって、トランジスタＭ１０の付勢が、ゲートが出力に結合されソースがＶｃｃに結合されているという点で、コンパレータ３１からの信号を制御する。トランジスタＭ６及びＭ７によって形成されているインバータＩＶ３は、入力がゲイン段３２の出力に結合され、その信号を反転させる。ＰＭＯＳトランジスタＭ７は、ソースがＶｃｃに結合され、ドレインがプルダウンＮＭＯＳトランジスタＭ６のドレインに結合されている。最後に、擬似レール・プルアップ・トランジスタＭ５とプルダウン・トランジスタＭ４とを含むインバータＩＶ４は、この出願で説明されているように、入力がＩＶ３の出力に結合され、出力が仲裁回路４０に結合されている。トランジスタＭ５のソースはＶｃｃにではなく擬似レールＰＲに結合されており、それによって、仲裁回路４０のＰＲへの適切な高電位ノード結合が確立されていることには注意すべきである。
【００２２】
更に図４を参照すると、仲裁回路４０は、感知回路３０の設計に従って、ＶｃｃとＩＮとのどちらか一方を擬似レールＰＲに結合するように作用する。特に、仲裁回路４０は、第１のＰＭＯＳ仲裁トランジスタＭ８と第２のＰＭＯＳ仲裁トランジスタＭ１１とを含む。トランジスタＭ８は、ゲートが感知回路インバータＩＶ４の出力に結合され、ソースがＶｃｃに結合され、ドレインがＰＲに結合されている。本質的には、トランジスタＭ８が付勢されると、擬似レールＰＲが、非過電圧条件の間はＶｃｃに結合される。トランジスタＭ１１が付勢されると、擬似レールＰＲが過電圧の間はＩＮに結合される。
【００２３】
動作においては、本発明によるバス・ホールド回路２０は、以下のようにして過電圧耐性を提供する。インバータＩＶ１及びＩＶ２が予測されるオン論理ロー（on logic low）、オン論理ハイ（on logic high）及び高インピーダンス状態（high impedance states）の間に標準的な態様で動作する間は、回路２０の残りの部分が過電圧の問題を阻止する。特に、トランジスタＭ８及びＭ１１は、ＩＮにおける入力過電圧をレールＰＲまで送り、それによって、インバータＩＶ２に与えられた電力をＶｃｃ及びＩＮの電位の高い方に保持するように作用する。どのような高電位入力に対しても、過電圧条件の有無とは関係なく、Ｍ３のゲートはローであるから、どのような当初の過電圧でもＰＲに送る。ゲイン段３２のトランジスタＭ９／Ｍ１０とコンパレータ３１のトランジスタＭ１２−Ｍ１６とは、ＩＮにおける電位がＶｃｃよりも高いかどうかを感知する。これによってトランジスタＭ１３がオンになり、従って、ゲイン・トランジスタＭ１０が付勢される。ＩＶ３の入力が論理ハイであることによりインバータＩＶ４の入力は論理ローとなり、それにより、Ｍ８のゲートへのインバータＩＶ４の出力はＰＲにおける電位と等しくなる。ＩＮにおける入力電位がＶｃｃの電位と比較して過電圧であるときには、トランジスタＭ８はオフになり、それによって、ラッチ・インバータＩＶ２の高電位ノードが擬似レールＰＲを介して低い方の電位供給レールＶｃｃに結合されるのを有効に阻止する。同時に、十分な差異のある過電圧条件の間は、トランジスタＭ１１は付勢され、擬似レールＰＲをＩＮに結合する。最後に、通常の動作条件の間は、Ｍ８のゲートはローに駆動され、それによって、適当な条件下でＰＲをＶｃｃに結合する。
【００２４】
本発明は基本的にバス・ホールド回路の過電圧耐性に関するものであるが、適当な条件下では、同じ特性を不足電圧状態の場合の保護にも適用できることに注意すべきである。図５に図解されているように、不足電圧耐性を備えたバス・ホールド回路２００は、上述の場合と同じく、標準的な入力インバータＩＶ１とラッチ・インバータＩＶ２とを含む。しかし、不足電圧状態に対する保護を与えるために、インバータＩＶ２の低電位ノードは、ＮＭＯＳトランジスタＭ２のソースを介して擬似低電位レールＰＲＮに結合される。レールＰＲＮは、図に示されているように、不足電圧感知回路３００と不足電圧仲裁回路４００とに結合される。特に、インバータＩＶ６の出力は、ＮＭＯＳブロッキング・トランジスタＭ１７のゲートに結合され、それによって、ＩＶ６からの論理ロー出力が、ＩＮでの電位が低電位パワー・レールＧＮＤと関連する電位よりも低いときには、ＰＲＮがＧＮＤに結合されるのを阻止する。同時に、トランジスタＭ１８はＰＲＮをＩＮに結合し、それによってＩＶ２の同時的な導通が生じることはない。通常の動作では、ＩＶ６の出力は論理ハイであり、それによって、Ｍ１７がオンになり、ＰＲＮが直接にＧＮＤに結合されることが保証される。
【００２５】
回路の残りの部分は、図４に関して既に詳細に説明した場合と実質的には同様に、しかしその場合とは反転した状態で動作する。概略を述べると、感知回路３００は、トランジスタＭ１９−Ｍ２２を備えたコンパレータ３０１を含んでおり、トランジスタＭ２１はゲイン段３０２のゲイン・トランジスタＭ２４に与えられる信号を制御する。この段からの出力は、トランジスタＭ２５及びＭ２６によって形成されるインバータＩＶ５の入力に送られる。インバータＩＶ５の出力は、トランジスタＭ２７及びＭ２８によって形成されＮＭＯＳトランジスタＭ２８のソースが擬似低電位レールＰＲＮに結合されているインバータＩＶ６の入力に結合されている。
【００２６】
図４の過電圧耐性バス・ホールド回路２０に関する本発明の効果は、この回路２０と図１の従来技術によるバス・ホールド回路１０とに対するＩ−Ｖ曲線を比較することによって理解できる。特に、図６には、曲線５０によって、Ｖｃｃの電位が公称３．３ボルトであり回路１０が高インピーダンス状態にあるときに、上述した態様でインバータＩＶ１及びＩＶ２だけを用いている回路１０を流れる電流が図解されている。この図６で見ることができるように、約４ボルトにおいて、電流は約９ミリアンペアまで急激に上昇するが、そのときのＩＮにおける入力電位は約５ボルトである。他方で、図４の本発明では、過電圧状態の間、回路２０を流れる電流は効果的に阻止される。図７の曲線６０によって図解されているように、回路２０は、高インピーダンス状態にあると考えられ過電圧が入力ＩＮに与えられ高インピーダンス・レールＶｃｃが公称３．３ボルトであるときには、それ自体を流れる電流を実質的に制限する。信号スイッチが論理ロー（０．０ボルト）から論理ハイに切り換わる間に生じる非常に僅かな初期的な電流の揺らぎの後には、ＩＮにおける電位が３．３ボルトを超えると、この回路には電流がほとんど流れない。感知回路３０を図４に図解され上述したようにラッチ・インバータＩＶ２に結合された仲裁回路４０と組み合わせることによって得られる阻止は、従来技術によるバス・ホールド回路と比較すると、特に有効であることが理解できよう。
【００２７】
以上では本発明を特定の実施例との関係で説明してきたが、あらゆる修正、変更及び均等物も冒頭の特許請求の範囲の技術的範囲に含まれるものである。
【図面の簡単な説明】
【図１】入力インバータとフィードバック・ラッチ・インバータとを備えた従来技術によるバス・ホールド回路の回路図である。
【図２】ブロッキング・ショットキ・ダイオードを備えた従来技術のバス・ホールド回路の回路図である。
【図３】本発明によるバス・ホールド回路のブロック図であり、過電圧耐性構成を有する感知回路と仲裁回路とを示している。
【図４】過電圧耐性構成を有する本発明のＣＭＯＳのみによるバス・ホールド回路の回路図であり、感知回路と仲裁回路との詳細を示している。
【図５】不足電圧耐性構成を有する本発明のＣＭＯＳのみによるバス・ホールド回路の回路図であり、感知回路と仲裁回路との詳細を示している。
【図６】過電圧条件が上昇する際に図１の従来技術によるバス・ホールド回路のラッチ・インバータを介して生じる著しい漏れ電流を示す波形である。
【図７】過電圧条件が上昇する際に図４の本発明によるバス・ホールド回路のラッチ・インバータを介して生じる最小限の漏れ電流を示す波形である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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