(57)【特許請求の範囲】
【請求項１】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に、前記ソース領域と前記ドレイン領域との間を流れる主電流に対する電位障壁を生成し、該電位障壁の高さを制御するゲート電極と、
前記ゲート電極とは電気的に独立して前記ソース領域と前記ゲート電極との間に設けられ、前記ソース領域から前記電位障壁まで至る内部抵抗の大きさを制御する制御電極と、
を備え、前記制御電極により前記内部抵抗を可変とし、前記内部抵抗が最小となったときに静電誘導トランジスタとして動作するように構成したことを特徴とする半導体装置。
【請求項２】
静電誘導トランジスタと、
ソース領域、ドレイン領域、前記ソース領域と前記ドレイン領域との間に前記ソース領域と前記ドレイン領域との間を流れる主電流に対する電位障壁を生成し該電位障壁の高さを制御するゲート電極、 前記ゲート電極とは電気的に独立して前記ソース領域と前記ゲート電極との間に設けられ前記ソース領域から前記電位障壁まで至る内部抵抗の大きさを制御する制御電極を備え、前記制御電極により前記内部抵抗を可変とし、前記内部抵抗が最小となったときに静電誘導トランジスタとして動作するように構成したトランジスタとを同一半導体基板上に集積化したことを特徴とする半導体装置。
【請求項３】
ソース領域、ドレイン領域、前記ソース領域と前記ドレイン領域との間に前記ソース領域と前記ドレイン領域との間を流れる主電流に対する電位障壁を生成し該電位障壁の高さを制御するゲート電極、 前記ゲート電極とは電気的に独立して前記ソース領域と前記ゲート電極との間に設けられ前記ソース領域から前記電位障壁まで至る内部抵抗の大きさを制御する制御電極を備え、前記制御電極により前記内部抵抗を可変とし、前記内部抵抗が最小となったときに静電誘導トランジスタとして動作するように構成したトランジスタを同一半導体基板上に複数個配置した半導体集積回路であって、一部のトランジスタの内部抵抗を他のトランジスタの内部抵抗とは異なる値に設定したことを特徴とする半導体装置。
【請求項４】
前記制御電極は、前記ソース領域近傍の空乏層幅を前記電位障壁の高さとは独立に制御することを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
【請求項５】
前記制御電極を前記ソース領域と前記ゲート電極との間に複数有することを特徴とする請求項１乃至４のいずれか１項記載の半導体装置。
【請求項６】
静電誘導トランジスタと、
第１のソース領域、第１のドレイン領域、前記第１のソース領域と前記第１のドレイン領域との間に前記第１のソース領域と前記第１のドレイン領域との間を流れる第１の主電流に対する第１の電位障壁を生成し該第１の電位障壁の高さを制御する第１のゲート電極、 前記第１のゲート電極とは電気的に独立して前記第１のソース領域と前記第１のゲート電極との間に設けられ、前記第１のソース領域から前記第１の電位障壁まで至る第１の内部抵抗の大きさを制御する第１の制御電極を備え、前記第１の制御電極により前記第１の内部抵抗を可変とし、前記第１の内部抵抗が最小となったときに静電誘導トランジスタとして動作するように構成した第１のトランジスタと、
第２のソース領域、第２のドレイン領域、前記第２のソース領域と前記第２のドレイン領域との間に前記第２のソース領域と前記第２のドレイン領域との間を流れる第２の主電流に対する第２の電位障壁を生成し該第２の電位障壁の高さを制御する第２のゲート電極、 前記第２のゲート電極とは電気的に独立して前記第２のソース領域と前記第２のゲート電極との間に設けられ、前記第２のソース領域から前記第２の電位障壁まで至る第２の内部抵抗の大きさを制御する第２制御電極を備え、前記第２の制御電極により前記第２の内部抵抗を可変とし、前記第２の内部抵抗が最小となったときに静電誘導トランジスタとして動作するように構成した第２のトランジスタと
を同一半導体基板上に集積化したことを特徴とする半導体装置。
【請求項７】
前記第１の制御電極は、前記第１のソース領域近傍の空乏層幅を前記第１の電位障壁の高さとは独立に制御し、前記第２の制御電極は、前記第２のソース領域近傍の空乏層幅を前記第２の電位障壁の高さとは独立に制御することを特徴とする請求項６記載の半導体装置。
【請求項８】
ドレイン領域となる第１の半導体領域と、
前記第１の半導体領域の上部に形成されたチャネル領域となる、前記第１の半導体領域よりも低不純物密度の第２の半導体領域と、
前記第２の半導体領域の上部に形成されたソース領域となる、前記第２の半導体領域よりも高不純物密度の第３の半導体領域と、
前記第３の半導体領域を貫通し、前記第２の半導体領域の側部に形成された溝部と、
前記溝部の内部において、前記第２の半導体領域の側部に形成され、前記チャネル領域に、前記ソース領域と前記ドレイン領域との間を流れる主電流に対する電位障壁を生成し、該電位障壁の高さを制御するゲート電極と、
前記溝部の内部において、前記ゲート電極とは離間して、前記ゲート電極の上部に形成された制御電極と
を備え、前記制御電極により、前記第３の半導体領域近傍の前記第２の半導体領域中の空乏層幅を前記ゲート電極とは電気的に独立して制御し、前記空乏層幅の制御により前記ソース領域から前記電位障壁まで至る内部抵抗の大きさを可変とし、該内部抵抗が最小となったときに静電誘導トランジスタとして動作するように構成したことを特徴とする半導体装置。
【請求項９】
ドレイン領域となる第１の半導体領域と、
前記第１の半導体領域の上部に形成されたチャネル領域となる、前記第１の半導体領域よりも低不純物密度の第２の半導体領域と、
前記第２の半導体領域の上部に形成されたソース領域となる、前記第２の半導体領域よりも高不純物密度の第３の半導体領域と、
前記第３の半導体領域を貫通し、前記第２の半導体領域の側部に形成された溝部と、
前記溝部の内部において、前記第２の半導体領域の側部に形成され、前記チャネル領域に、前記ソース領域と前記ドレイン領域との間を流れる主電流に対する電位障壁を生成し、該電位障壁の高さを制御するゲート電極と、
前記溝部の内部において、前記ゲート電極とは離間して、前記前記ゲート電極の上部に形成された制御電極とを備えたスイッチング素子を同一半導体基板上に複数個配置し、
特定のスイッチング素子の前記制御電極にのみに選択的に表面配線を接続し、該特定のスイッチング素子の前記第３の半導体領域近傍の前記第２の半導体領域中の空乏層幅のみを前記ゲート電極とは電気的に独立して選択的に制御し、前記空乏層幅の制御により前記ソース領域から前記電位障壁まで至る内部抵抗の大きさを可変とし、該内部抵抗が最小となったときに静電誘導トランジスタとして動作するように構成したことを特徴とする半導体装置。
【請求項１０】
半導体基板上に設けられドレイン領域となる第１の半導体領域と、前記第１の半導体領域の上部に形成された前記第１の半導体領域よりも低不純物密度の第２の半導体領域と、前記第２の半導体領域の上部に形成されソース領域となる、前記第２の半導体領域よりも高不純物密度の第３の半導体領域と、前記第３の半導体領域を貫通し、前記第２の半導体領域の側部に形成された第１の溝部と、前記第１の溝部の内部において、前記第２の半導体領域の側部に形成され、前記第２半導体領域に、前記第３の半導体領域と前記第１の半導体領域との間を流れる主電流に対する第１の電位障壁を生成し、該第１の電位障壁の高さを制御する第１のゲート電極を有する第１のスイッチング素子と、
前記半導体基板上に設けられドレイン領域となる第４の半導体領域と、前記第４の半導体領域の上部に形成された前記第４の半導体領域よりも低不純物密度の第５の半導体領域と、前記第５の半導体領域の上部に形成されソース領域となる、前記第５の半導体領域よりも高不純物密度の第６の半導体領域と、前記第６の半導体領域を貫通し、前記第５の半導体領域の側部に形成された第２の溝部と、前記第２の溝部の内部において、前記第５の半導体領域の側部に形成され、前記第５の半導体領域に、前記第６の半導体領域と前記第４の半導体領域との間を流れる主電流に対する第２の電位障壁を生成し、該第２の電位障壁の高さを制御する第２のゲート電極と、前記第２の溝部の内部において、前記第２のゲート電極とは離間して、前記第２のゲート電極の上部に形成された第１の制御電極を有する第２のスイッチング素子と
を備え、前記第１の制御電極により、前記第６の半導体領域近傍の前記第５の半導体領域中の空乏層幅を前記第２のゲート電極とは電気的に独立して制御し、前記空乏層幅の制御により前記第６の半導体領域から前記第２の電位障壁まで至る内部抵抗の大きさを可変とし、該内部抵抗が最小となったときに前記第２のスイッチング素子が静電誘導トランジスタとして動作するように構成したことを特徴とする半導体装置。
【請求項１１】
前記半導体基板上に設けられドレイン領域となる第７の半導体領域と、前記第７の半導体領域の上部に形成された前記第７の半導体領域よりも低不純物密度の第８の半導体領域と、前記第８の半導体領域の上部に形成されソース領域となる、前記第８の半導体領域よりも高不純物密度の第９の半導体領域と、前記第９の半導体領域を貫通し、前記第８の半導体領域の側部に形成された第３の溝部と、前記第３の溝部の内部において、前記第８の半導体領域の側部に形成され、前記第８の半導体領域に、前記第９の半導体領域と前記第７の半導体領域との間を流れる主電流に対する第３の電位障壁を生成し、該第３の電位障壁の高さを制御する第３のゲート電極と、前記第３の溝部の内部において、前記第３のゲート電極とは離間して、前記第３のゲート電極の上部に形成された第２の制御電極と、前記第２の制御電極とは離間して、前記第２の制御電極の上部に形成された第３の制御電極とを有する第３のスイッチング素子を更に備え、
前記第２及び第３の制御電極により、前記第９の半導体領域近傍の前記第８の半導体領域中の空乏層幅を前記第３のゲート電極とは電気的に独立して制御し、前記空乏層幅の制御により前記第９の半導体領域から前記第３の電位障壁まで至る内部抵抗の大きさを可変とし、該内部抵抗が最小となったときに前記第３のスイッチング素子が静電誘導トランジスタとして動作するように構成したことを特徴とする請求項１０記載の半導体装置。
【請求項１２】
第１の半導体基板上に配置された、第１のソース領域、第１のドレイン領域、前記第１のソース領域と前記第１のドレイン領域との間に前記第１のソース領域と前記第１のドレイン領域との間を流れる第１の主電流に対する第１の電位障壁を生成し該第１の電位障壁の高さを制御する第１のゲート電極、 前記第１のゲート電極とは電気的に独立して前記第１のソース領域と前記第１のゲート電極との間に設けられ前記第１のソース領域から前記第１の電位障壁まで至る第１の内部抵抗の大きさを制御する第１の制御電極を備え、前記第１の制御電極により前記第１の内部抵抗を可変とし、前記第１の内部抵抗が最小となったときに静電誘導トランジスタとして動作するように構成した第１のトランジスタを有する第１の半導体集積回路と、
第２の半導体基板上に配置された、 第２のソース領域、第２のドレイン領域、前記第２のソース領域と前記第２のドレイン領域との間に前記第２のソース領域と前記第２のドレイン領域との間を流れる第２の主電流に対する第２の電位障壁を生成し該第２の電位障壁の高さを制御する第２のゲート電極、 前記第２のゲート電極とは電気的に独立して前記第２のソース領域と前記第２のゲート電極との間に設けられ前記第２のソース領域から前記第２の電位障壁まで至る第２の内部抵抗の大きさを制御する第２制御電極を備え、前記第２の制御電極により前記第２の内部抵抗を可変とし、前記第２の内部抵抗が最小となったときに静電誘導トランジスタとして動作するように構成した第２のトランジスタとを有する第２の半導体集積回路と
を同一基板上に配置し、前記第１及び第２の内部抵抗を互いに異なるように設定したことを特徴とする半導体装置。
【請求項１３】
第１の半導体基板上に配置された、 第１のソース領域、第１のドレイン領域、前記第１のソース領域と前記第１のドレイン領域との間に前記第１のソース領域と前記第１のドレイン領域との間を流れる第１の主電流に対する第１の電位障壁を生成し該第１の電位障壁の高さを制御する第１のゲート電極、 前記第１のゲート電極とは電気的に独立して前記第１のソース領域と前記第１のゲート電極との間に設けられ前記第１のソース領域から前記第１の電位障壁まで至る第１の内部抵抗の大きさを制御する第１の制御電極を備え、前記第１の制御電極により前記第１の内部抵抗を可変とし、前記第１の内部抵抗が最小となったときに静電誘導トランジスタとして動作するように構成した第１のトランジスタを有する第１の半導体集積回路を含む第１の半導体実装体と、
第２の半導体基板上に配置された、 第２のソース領域、第２のドレイン領域、前記第２のソース領域と前記第２のドレイン領域との間に前記第２のソース領域と前記第２のドレイン領域との間を流れる第２の主電流に対する第２の電位障壁を生成し該第２の電位障壁の高さを制御する第２のゲート電極、 前記第２のゲート電極とは電気的に独立して前記第２のソース領域と前記第２のゲート電極との間に設けられ前記第２のソース領域から前記第２の電位障壁まで至る第２の内部抵抗の大きさを制御する第２制御電極を備え、前記第２の制御電極により前記第２の内部抵抗を可変とし、前記第２の内部抵抗が最小となったときに静電誘導トランジスタとして動作するように構成した第２のトランジスタとを有する第２の半導体集積回路を含む第２の半導体実装体と
を備え、前記第１及び第２の内部抵抗を互いに異なるように設定したことを特徴とする電子機器。
【請求項１４】
ソース領域、ドレイン領域、前記ソース領域と前記ドレイン領域との間に前記ソース領域と前記ドレイン領域との間を流れる主電流に対する電位障壁を生成し該電位障壁の高さを制御するゲート電極、 前記ゲート電極とは電気的に独立して前記ソース領域と前記ゲート電極との間に設けられ前記ソース領域から前記電位障壁まで至る内部抵抗の大きさを制御する制御電極を備え、前記制御電極により前記内部抵抗を可変とし、前記内部抵抗が最小となったときに静電誘導トランジスタとして動作するように構成したトランジスタとを同一半導体基板上に複数個配置した半導体集積回路を用意するステップと、
前記内部抵抗を初期の内部抵抗値に設定するステップと、
該初期の内部抵抗値を用いて、前記半導体集積回路を試験的に動作させその特性を測定評価するステップと、
該測定評価の結果に基づいて前記半導体集積回路を構成する少なくとも一部のトランジスタの内部抵抗を前記初期の内部抵抗値とは異なる値に設定するステップと
を含むことを特徴とする半導体装置の動作方法。
【請求項１５】
第１の半導体基板上に配置された、 第１のソース領域、第１のドレイン領域、前記第１のソース領域と前記第１のドレイン領域との間に前記第１のソース領域と前記第１のドレイン領域との間を流れる第１の主電流に対する第１の電位障壁を生成し該第１の電位障壁の高さを制御する第１のゲート電極、 前記第１のゲート電極とは電気的に独立して前記第１のソース領域と前記第１のゲート電極との間に設けられ前記第１のソース領域から前記第１の電位障壁まで至る第１の内部抵抗の大きさを制御する第１の制御電極を備え、前記第１の制御電極により前記第１の内部抵抗を可変とし、前記第１の内部抵抗が最小となったときに静電誘導トランジスタとして動作するように構成した第１のトランジスタを有する第１の半導体集積回路と、第２の半導体基板上に配置された、第２のソース領域、第２のドレイン領域、前記第２のソース領域と前記第２のドレイン領域との間に前記第２のソース領域と前記第２のドレイン領域との間を流れる第２の主電流に対する第２の電位障壁を生成し該第２の電位障壁の高さを制御する第２のゲート電極、 前記第２のゲート電極とは電気的に独立して前記第２のソース領域と前記第２のゲート電極との間に設けられ前記第２のソース領域から前記第２の電位障壁まで至る第２の内部抵抗の大きさを制御する第２制御電極を備え、前記第２の制御電極により前記第２の内部抵抗を可変とし、前記第２の内部抵抗が最小となったときに静電誘導トランジスタとして動作するように構成した第２のトランジスタを有する第２の半導体集積回路とを同一基板上に配置した半導体装置を用意するステップと、
前記第１及び第２の内部抵抗を初期の内部抵抗値に設定するステップと、
該初期の内部抵抗値を用いて、前記半導体装置を試験的に動作させその特性を測定評価するステップと、
該測定評価の結果に基づいて前記第１及び第２の内部抵抗の少なくとも一部の内部抵抗を前記初期の内部抵抗値とは異なる値に設定するステップと
を含むことを特徴とする半導体装置の動作方法。
【請求項１６】
第１の半導体基板上に配置された、 第１のソース領域、第１のドレイン領域、前記第１のソース領域と前記第１のドレイン領域との間に前記第１のソース領域と前記第１のドレイン領域との間を流れる第１の主電流に対する第１の電位障壁を生成し該第１の電位障壁の高さを制御する第１のゲート電極、 前記第１のゲート電極とは電気的に独立して前記第１のソース領域と前記第１のゲート電極との間に設けられ前記第１のソース領域から前記第１の電位障壁まで至る第１の内部抵抗の大きさを制御する第１の制御電極を備え、前記第１の制御電極により前記第１の内部抵抗を可変とし、前記第１の内部抵抗が最小となったときに静電誘導トランジスタとして動作するように構成した第１のトランジスタを有する第１の半導体集積回路を含む第１の半導体実装体と、第２の半導体基板上に配置された、 第２のソース領域、第２のドレイン領域、前記第２のソース領域と前記第２のドレイン領域との間に前記第２のソース領域と前記第２のドレイン領域との間を流れる第２の主電流に対する第２の電位障壁を生成し該第２の電位障壁の高さを制御する第２のゲート電極、 前記第２のゲート電極とは電気的に独立して前記第２のソース領域と前記第２のゲート電極との間に設けられ前記第２のソース領域から前記第２の電位障壁まで至る第２の内部抵抗の大きさを制御する第２制御電極を備え、前記第２の制御電極により前記第２の内部抵抗を可変とし、前記第２の内部抵抗が最小となったときに静電誘導トランジスタとして動作するように構成した第２のトランジスタを有する第２の半導体集積回路を含む第２の半導体実装体とを備えた電子機器を用意するステップと、
前記第１及び第２の内部抵抗を初期の内部抵抗値に設定するステップと、
該初期の内部抵抗値を用いて、前記電子機器を試験的に動作させその特性を測定評価するステップと、
該測定評価の結果に基づいて前記第１及び第２の内部抵抗の少なくとも一部の内部抵抗を前記初期の内部抵抗値とは異なる値に設定するステップと
を含むことを特徴とする電子機器の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、電流電圧特性を不飽和型から飽和型特性に変化させることができる個別半導体装置及びそれを少なくとも一部に用いた半導体集積回路等の半導体装置、及びこれら半導体装置を用いた電子機器に関する。
さらには、これら半導体装置及び電子機器の動作方法に関する。
【０００２】
【従来の技術】
半導体集積回路の基本をなすのは、第一に集積回路構成の主要素たるトランジスタの特性、第二に集積回路に固有の回路構成、第三には半導体基板上に回路を構成するプロセス技術がある。集積回路を高速でかつ低電力で動作させるには、トランジスタの性能、及び回路構成が重要となるが、回路構成については経験的なもので、例えば新規な性能のトランジスタが得られれば、新しい回路構成が考案されることは十分考えられる。個々のトランジスタに必要な性能は高速でかつ低電力で動作することであり、各トランジスタの伝搬遅延時間τdの遅れと、消費電力Ｐdとの積ができるだけ小さいことが望まれる。しかし、例えばコンピュータの演算部に使用される論理集積回路では、高速性が第一に要求されるため、出力インピーダンスが小さく電流の流れやすいバイポーラトランジスタ（ＢＪＴ）などが用いられ、低消費電力ということについては犠牲にせざるを得ない。逆に、データ記憶部に使用されるメモリ回路では、集積度が優先され低消費電力化が要求されるため、高インピーダンスの電界効果トランジスタ（ＦＥＴ）、特にＭＯＳＦＥＴが使用され、高速性についてはある程度犠牲にされている。このように従来のトランジスタでは集積回路の体系が違えば用いるトランジスタも異なり、回路構成、さらに製造プロセスも相違することになる。従来のトランジスタを混在させて使用することも勿論可能であるが、各々のトランジスタを別個のプロセスで作製しなければならず、複雑な製造プロセスとならざるを得ない。
【０００３】
静電誘導トランジスタ（ＳＩＴ）は、ソース・ドレイン間に流す電流に対する電位障壁をゲート及びドレインに印加する電圧による静電誘導効果により制御する半導体装置であり、構造はＦＥＴに似ている。図１２（ａ）はＳＩＴの構造を示す模式的な断面図で、図１２（ｂ）はＦＥＴの構造を示す模式的な断面図である。図１２に示すようにＦＥＴ、ＳＩＴともにドレイン領域１及びソース領域３の間にゲート電極８を設け、ドレイン・ソース間にドレイン電圧ＶDを印加し、ゲート電極８に印加する電圧ＶGで流れる電流を制御する。ＦＥＴとＳＩＴの違いは、ＦＥＴが長ゲートでドレイン・ソース間に中性領域が存在し、一方、ＳＩＴにおいては、短ゲートでドレイン・ソース間は空乏化あるいはほとんど空乏化している状態にあることである。
【０００４】
構造の類似とは相違して、ＦＥＴとＳＩＴの電流・電圧特性は、全く別の特性を示す。図１３（ａ）はＳＩＴの電流・電圧特性で、図１３（ｂ）はＦＥＴの電流・電圧特性である。図１３（ｂ）に示すようにＦＥＴがドレイン電圧ＶDに対してドレイン電流ＩDが飽和するいわゆる飽和型特性を示すのに対して、ＳＩＴでは図１３（ａ）に示すように指数関数則に従った不飽和型の特性を示す。また、高速動作の一つの性能指数である相互コンダクタンスｇmは、ＳＩＴに比べＦＥＴは小さくなる。
【０００５】
ＦＥＴが飽和型特性を示すのは、ゲート電極直下のチャネル抵抗、ソース領域からチャネルまでの抵抗、ソース領域内の寄生抵抗、ソース領域とソース電極とのコンタクト抵抗などを含めた直列抵抗となる内部抵抗ｒsの負帰還効果によるためであることは公知である。また、外部回路で得られるｇmは、真の相互コンダクタンスｇmiに対して、
ｇm〜ｇmi／（１＋ｒs・ｇmi）              ・・・・・（１）
と表せ、直列抵抗となる内部抵抗ｒsが大きいＦＥＴの場合は、一般に
ｇm〜１／ｒs                              ・・・・・（２）
となり、真の相互コンダクタンスｇmiに比べ非常に小さいものとなる。ＦＥＴはＳＩＴのゲート長を長く、内部抵抗ｒsを大きくした半導体装置であるということができる。したがって、ＳＩＴのソース側に直列に外部抵抗を接続してもＦＥＴ特性を得ることが出来る。内部抵抗ｒsの小さい極限デバイスであるＳＩＴでは、ドレイン電流はドレイン電圧の増大に対して飽和せず、ｇmも大きい。従って、ＳＩＴを用いれば高速性を生かした論理回路に適用できる。しかも、小さな電流でトランジスタ動作させることができ、低消費電力動作するためＢＪＴやＦＥＴの長所を併せ持つトランジスタといえる。
【０００６】
ＦＥＴについてはＳＩＴに比べ、これまでの集積回路の経験が豊富であり、回路設計が簡単であること、またドレイン電流ＩDがドレイン電圧ＶDに対して飽和することにより広範囲のドレイン電圧ＶDで電流を一定にでき安定性・安全性に優れている点があげられる。
【０００７】
ところで、集積回路には、大別するとフルカスタムＩＣとセミカスタムＩＣとがある。フルカスタムＩＣは高性能ＩＣを大量に製造する場合に適している。一方、ＡＳＩＣ（Application Specific Integrated circuit）に代表されるセミカスタムＩＣはユーザの希望する特定用途向けのデバイスを、短期間に開発する場合に適している。ＡＳＩＣにおいては、ＳＳＩ，ＭＳＩ（ＬＳＩ）レベルの機能を有する論理セルを準備（登録）し、ユーザの希望するデバイスを、これらの登録された論理セルを用いて、計算機による自動設計で行う。このようにＣＡＤを使用して簡単に実現するＡＳＩＣの設計手法としては、ゲートアレイや、スタンダードセル、エンベッテドアレイの各方式が知られている。フルカスタム設計においても、計算機による自動設計を取り入れる場合もあるが、この場合は主として回路動作の予測とパターンの検証に自動化が適用されている。設計の他の部分では自動設計の標準化がなされておらず、設計者が対話的に行う、いわゆる計算機の助けを借りた設計手法が取り入れられている。
【０００８】
このように、セミカスタム手法は設計手法の標準化された、計算機による自動設計であるといえる。ＡＳＩＣに用いられるゲートアレイでは基本セルを格子状に並べたマスターチップを、あらかじめ作成しておき、基本セルの上部の金属配線層の設計のみを行い、この金属配線層の配線接続だけを行うことにより、ユーザの希望に沿ったＬＳＩを短期間に開発できる特徴をもっている。ただし、ゲートアレイでは、ＣＰＵやメモリ等の大規模なマクロセルを構成することができないため、これを容易に実現するためにスタンダードセルが登場した。スタンダードセルは、最適設計した検証済みマクロセルをＣＡＤの設計データベースに予め登録しておき、このマクロセルをＣＡＤを使用して任意に組み合わせて構成するものである。このスタンダードセルは、大規模なマクロセルを容易に構成することができるものであるが、各マクロセルは、トランジスタ単位のレベルまで具体化するものであるため、開発期間が長くなる。そこで、ゲートアレイのランダムロジック部に、スタンダードセルのマクロセルを埋め込んだ構造のエンベッテドアレイが提案されている。このエンベッテドアレイは、ランダムロジック部のゲート数や、内蔵するマクロセルの種類を決めた後、直ちにウェーハの製造を開始して配線工程の前まで製造を進めてマスターチップを用意しておく。この状態で、論理設計の完成を待ち、論理シミュレーション終了後は、ランダムロジック部に配線を施すだけで完成するものである。
【０００９】
【発明が解決しようとする課題】
このような、エンベッテドアレイ等のセミカスタムＬＳＩにおいては多種・多様・多機能な論理回路やメモリ部が同一半導体チップ上に組み込まれている。このため、半導体チップ上の一部はＳＩＴ特性の回路、他の一部はＦＥＴ特性の回路とした方がＬＳＩチップ全体としての特性の向上の期待が出来る場合がある。しかし、ＳＩＴとＦＥＴとでは、ゲート長やチャネルの不純物密度等の基本的な構造や設計ルールが異なるため、従来のセミカスタムＬＳＩの手法においては、マスターチップとして両方に対応できる構造は準備することが出来ないという問題点があった。
【００１０】
即ち、ＳＩＴとＦＥＴとを同一半導体チップ上に混在させたＬＳＩを実現するるためには、マスターチップ段階から変更が必要で、セミカスタムＬＳＩの特徴である迅速な製品の提供が困難であった。さらに、マスターチップ段階から変更するにしても、ＳＩＴとＦＥＴとではゲート長やチャネルの不純物密度が互いに異なるため、プロセス条件が複雑化し、工程数が増大するという問題点を有していた。
【００１１】
このように、従来のセミカスタムＬＳＩでは、高速の部分の回路をＳＩＴで、低速の部分の回路をＦＥＴで構成するというような自由度を有した設計は不可能であった。
【００１２】
さらに、従来の半導体集積回路や電子機器は、ある特定の電流・電圧特性のみを仮定した設計論でしか設計されていないため、より回路特性や動作特性の向上できる可能性を無駄にしている場合が見られた。
【００１３】
例えば歴史的な経緯からＭＯＳＦＥＴを用いたＬＳＩが先行して発展したために、ＳＩＴがＭＯＳＦＥＴよりも高速度・低消費電力で動作するトランジスタであることが公知となった後においても、回路設計者は不慣れな電流・電圧特性のトランジスタの採用を嫌う傾向が見られた。
【００１４】
また、種々の回路のなかには、ＳＩＴとＦＥＴとの中間型の電流・電圧特性のスイッチング素子により、半導体集積回路や電子機器の特性が改善されることが期待できる場合もある。しかし、従来このようなＳＩＴとＦＥＴとの中間型の電流・電圧特性のスイッチング素子を用いた論理シミュレーションや回路シミュレーション技術は知られていなかった。また、このような未知の電流・電圧特性の回路に対する設計論自身も未開発であった。ＳＩＴとＦＥＴとの中間型のうちでも、よりＳＩＴに近い特性のものや、よりＦＥＴに近い特性のものがあり、これらの内でいずれが、多種多様の半導体集積回路や電子機器に対して、最適な電流・電圧特性であるかを見いだすのが困難であった。
【００１５】
また、論理シミュレーションや回路シミュレーション技術には、一定の限界があるので、種々の回路のなかには、どのような電流・電圧特性のスイッチング素子を用いると、半導体集積回路や電子機器の特性が最も改善されるかが、不明である場合もある。このような場合は、現実の動作によりその特性を実験的に確かめざるを得ない。しかし、１個のＬＳＩの製造には、莫大なる経費と時間が必要であり、膨大なる無駄が予想される実験的試作には、限界があった。したがって、従来このような冒険的試みはなされなかった。また、電子機器のシステム全体の総合的な特性を評価するためには、小規模なシミュレーションや予備実験では予測できない場合もある。
【００１６】
さらに、従来の半導体集積回路や電子機器は動作温度等の使用環境や演算対象の内容が変更になった場合に電流・電圧特性を、ＳＩＴ特性からＦＥＴ特性へ、若しくはＦＥＴ特性からＳＩＴ特性へ変更することにより、高速性、低消費電力性及び安定性などの特性の改善が見込まれる場合もあるが、従来の半導体集積回路や電子機器はこのような電流・電圧特性の変更は不可能であった。
【００１７】
上記問題点を鑑み、本発明の目的は、高速性、低消費電力性及び安定性などの特性を簡単に制御できる設計自由度の大きな半導体装置及びこれを用いた電子機器を提供することにある。
【００１８】
本発明の他の目的は、複雑な製造プロセスを用いることなく多様な論理体系の論理回路を含む半導体集積回路を簡単に設計・製造できる半導体装置及びこれを用いた電子機器を提供することにある。
【００１９】
本発明の更に他の目的は、ＳＩＴとＦＥＴとを同一半導体チップ上に混在させたＬＳＩを、迅速に設計・製造し、ユーザの希望するデバイスを、短期間に開発できる半導体装置及びこれを用いた電子機器を提供することにある。
【００２０】
本発明の更に他の目的は、高速性、低消費電力性及び安定性などの動作特性を回路特性に合わせながら、簡単に設計・製造し、特定用途向けの高性能・多機能デバイスを、短期間に開発できる半導体装置及びこれを用いた電子機器を提供することにある。
【００２１】
本発明の更に他の目的は、ＳＩＴとＦＥＴとを同一半導体チップ上に混在させたセミカスタムＬＳＩを、迅速に設計・製造できる半導体装置及びこれを用いた電子機器を提供することにある。
【００２２】
本発明の更に他の目的は、半導体装置を構成しているスイッチング素子の電流・電圧特性を、ＳＩＴ特性からＦＥＴ特性へ、若しくはＦＥＴ特性からＳＩＴ特性へ自由に変更し、設計論が未熟若しくは未開発な回路であっても、簡単に製造可能で、その動作特性を確認し、改善できる半導体装置及びこれを用いた電子機器を提供することにある。
【００２３】
本発明の更に他の目的は、半導体装置を構成しているスイッチング素子の電流・電圧特性を、変更し、その動作特性を改善できる学習機能を有した半導体装置及びこれを用いた電子機器を提供することにある。
【００２４】
本発明の更に他の目的は、半導体集積回路等を構成しているスイッチング素子の電流・電圧特性を自由に変更し、最も動作特性が良くなる電流・電圧特性に設定することの出来る半導体装置及びこれを用いた電子機器の動作方法を提供することにある。
【００２５】
本発明の更に他の目的は、動作温度等の使用環境や演算対象の内容が変更になった場合に電流・電圧特性を、ＳＩＴ特性からＦＥＴ特性へ、若しくはＦＥＴ特性からＳＩＴ特性へ変更することにより、動作特性の改善をすることの可能な半導体装置及びこれを用いた電子機器の動作方法を提供することにある。
【００２６】
本発明の更に他の目的は、その動作特性を改善し、学習機能を実現できる半導体装置及びこれを用いた電子機器の動作方法を提供することにある。
【００２７】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の特徴は、ソース領域、ドレイン領域、ゲート電極及び内部抵抗制御手段を少なくとも具備し、この内部抵抗制御手段により内部抵抗を可変とし、内部抵抗が最小となったときに静電誘導トランジスタ（ＳＩＴ）として動作するように構成した半導体装置であることである。ここで、「内部抵抗」とは、（１）式に示した負帰還直列抵抗となる内部抵抗ｒsの意である。
【００２８】
本発明の第１の特徴の構成によれば、内部抵抗制御手段により内部抵抗ｒsを可変とすることにより、半導体装置のドレイン電流・ドレイン電圧特性を不飽和型から飽和型へ、又は、飽和型から不飽和型へと自由に特性を変化させることができる。完全な飽和型ではなく、飽和型と不飽和型との中間的な電流・電圧特性に制御しても良い。なお、ゲート電極周辺の構造は、絶縁ゲート構造、接合ゲート構造、ショットキー・ゲート構造のいずれでもかまわない。
【００２９】
本発明の第２の特徴は、ＳＩＴと、ソース領域、ドレイン領域、ゲート電極及び内部抵抗制御手段を少なくとも具備し、内部抵抗制御手段により内部抵抗を可変とし、この内部抵抗が最小となったときにＳＩＴとして動作するように構成したトランジスタ（擬ＳＩＴ）とを同一半導体基板上に集積化した半導体装置（半導体集積回路）であることである。
【００３０】
本発明の第２の特徴によれば、内部抵抗制御手段により内部抵抗ｒsを可変とすることにより、トランジスタ（擬ＳＩＴ）の電流・電圧特性を不飽和型から飽和型へと自由に特性を変化させることができる。このため、例えば、高速の信号処理回路から高集積密度で安定性に優れた論理回路などのように、ＳＩＴ特性とＦＥＴ特性とを同一半導体チップ上に混在させた集積回路を簡単に構成することが可能となる。
【００３１】
本発明の第２の特徴において、ＳＩＴを含む回路と、ソース領域、ドレイン領域、ゲート電極及び内部抵抗制御手段を少なくとも具備し、内部抵抗制御手段により内部抵抗を可変とし、内部抵抗が最小となったときにＳＩＴとして動作するように構成したトランジスタ（擬ＳＩＴ）を含む回路とを同一半導体基板上に集積化してもよい。上記と同様に、内部抵抗制御手段により内部抵抗ｒsを可変とすることにより、回路を構成しているトランジスタ（擬ＳＩＴ）の電流・電圧特性を不飽和型から飽和型へと自由に特性を変化させることができる。このため、例えば、高速の信号処理回路にはＳＩＴを含む回路を採用し、比較的高速性が要求されず安定性が要求される回路には、ＦＥＴ特性もしくはＳＩＴとＦＥＴの中間型のトランジスタを含む回路を採用する等の回路設計が可能となる。このため、多様な回路体系を有する集積回路をそれぞれの回路特性に適合させつつ、簡単に構成することが可能となる。
【００３２】
本発明の第３の特徴はソース領域、ドレイン領域、ゲート電極及び内部抵抗制御手段を少なくとも具備し、内部抵抗制御手段により内部抵抗を可変とし、内部抵抗が最小となったときにＳＩＴとして動作するように構成したトランジスタ（擬ＳＩＴ）を同一半導体基板上に複数個配置した半導体集積回路であって、一部のトランジスタ（擬ＳＩＴ）の内部抵抗を他のトランジスタ（擬ＳＩＴ）の内部抵抗とは異なる値に設定した半導体装置であることである。
【００３３】
このように構成すれば、基本構造としては同一の擬ＳＩＴを多数個同一半導体基板上に配置して、それぞれの内部抵抗制御手段に与える電圧を変える、若しくは一部の内部抵抗制御手段のみに表面金属配線を接続して特定の内部抵抗制御手段のみを選択的に機能させ、実質的にＳＩＴ特性の回路、ＦＥＴ特性の回路、及び／もしくはＳＩＴ特性とＦＥＴ特性の中間型の特性の回路を同一半導体基板上に配置した半導体集積回路が実現できる。
【００３４】
例えば、ゲートアレイのマスターチップとして、同一構造の擬ＳＩＴを多数個同一半導体基板上に配置したウェハを用意しておき、この状態で、論理設計の完成を待ち、論理シミュレーション終了後は、特定の擬ＳＩＴの内部抵抗制御手段のみに選択的に表面金属配線を施すだけで、ユーザの希望する特定用途向けのＳＩＴ／ＦＥＴ混合型デバイスを、短期間に開発することができる。従って、ＳＩＴ／ＦＥＴ混合型デバイスの製造プロセスを極度に複雑化させることもなく簡単に実現できる。
【００３５】
なお、本発明の第１乃至第３の特徴において、内部抵抗ｒsは、ゲート電極直下のチャネル抵抗、ソース領域からチャネルの入り口までの抵抗、ソース領域内の寄生抵抗、ソース領域とソース電極とのコンタクト抵抗などを含めた直列抵抗であるが、この内、ソース領域からチャネルの入り口の電位障壁までの抵抗を制御するのが効果的である。この電位障壁は、ソース領域とドレイン領域との間の主電流通路に形成され、ＳＩＴ（及び擬ＳＩＴ）の主電流となるキャリアの注入量を電位障壁の高さで制御する。また、この電位障壁は、ゲート電極に印加されるゲート電圧（ゲートバイアス）及びドレイン領域に印加されるドレイン電圧（ドレインバイアス）で定まる２次元ポテンシャルの鞍部点（サドルポイント）により規定される電位障壁である。
【００３６】
また、本発明の第１乃至第３の特徴における内部抵抗制御手段は、ゲート電極とは電気的に分離して構成し、ソース領域近傍の空乏層幅を電位障壁の高さとは独立に制御することが好ましい。空乏層幅を制御する手段は、絶縁ゲート構造、接合ゲート構造、ショットキー・ゲート構造のいずれでもかまわない。そして、この絶縁ゲート構造、接合ゲート構造、ショットキー・ゲート構造のいずれかとなるように、内部抵抗制御手段は、ソース領域とゲート電極との間に設けられた、ゲート電極とは電気的に独立した制御電極を少なくとも有して構成すればよい。例えば、制御電極に電源配線を接続して一定のバイアス電圧（定電圧）を印加し、ゲート電極には、信号配線を接続して、正弦波若しくはパルスの信号を印加するように構成すればよい。ゲート電極に接続される信号配線とは異なる信号配線を制御電極に接続して、特定のタイミングのみにおいて、電流・電圧特性を不飽和型から飽和型へと遷移させるようにすれば、多値論理回路のような機能を持たせることも可能である。内部抵抗制御手段は、ソース領域とゲート電極との間に、複数個の制御電極で構成しても良い。
【００３７】
本発明の第４の特徴は、ＳＩＴと、第１のトランジスタ（第１の擬ＳＩＴ）と、第２のトランジスタ（第２の擬ＳＩＴ）とを同一半導体基板上に集積化した半導体装置（半導体集積回路）であることである。ここで、「第１のトランジスタ」は、第１のソース領域、第１のドレイン領域、第１のゲート電極及び第１の内部抵抗制御手段を少なくとも具備し、第１の内部抵抗制御手段により第１の内部抵抗を可変とし、第１の内部抵抗が最小となったときにＳＩＴとして動作するように構成されている。また、「第２のトランジスタ」は、  第２のソース領域、第２のドレイン領域、第２のゲート電極及び第２の内部抵抗制御手段を少なくとも具備し、第２の内部抵抗制御手段により第２の内部抵抗を可変とし、第２の内部抵抗が最小となったときにＳＩＴとして動作するように構成されている。
【００３８】
本発明の第４の特徴によれば、第１の内部抵抗制御手段により第１の内部抵抗ｒs1を可変とすることにより、第１のトランジスタ（第１の擬ＳＩＴ）の電流・電圧特性を不飽和型から飽和型へと自由に特性を変化させることができる。さらに、第２の内部抵抗制御手段により第２の内部抵抗ｒs2を可変とすることにより、第２のトランジスタ（第２の擬ＳＩＴ）の電流・電圧特性を不飽和型から飽和型へと自由に特性を変化させることができる。第１及び／又は、第２のトランジスタの電流・電圧特性を不飽和型と飽和型との中間型や、不飽和型ではあるが比較的内部抵抗の大きな特性のものに制御することもできる。このため、例えば、高速の信号処理回路、中程度の速度の信号処理回路、及び比較的低速の信号処理回路等の種々の仕様の信号処理回路を同一半導体チップ上に混在させた集積回路を簡単に構成することが可能となる。また、このような混在型集積回路を製造工程を極度に複雑化することなく製造できる。
【００３９】
たとえば、本発明の第４の特徴において、第１の内部抵抗制御手段は、第１のソース領域と第１のゲート電極との間に設けられた、第１のゲート電極とは独立した第１の空乏層幅制御手段を少なくとも有し、第２の内部抵抗制御手段は、第２のソース領域と第２のゲート電極との間に設けられた、第２のゲート電極とは独立した第２及び第３の空乏層幅制御手段を少なくとも有するように構成すれば、互いに異なる内部抵抗を制御できる。
【００４０】
本発明の第５の特徴は、ドレイン領域となる第１の半導体領域と、第１の半導体領域の上部に形成されたチャネル領域となる、第１の半導体領域よりも低不純物密度の第２の半導体領域と、第２の半導体領域の上部に形成されたソース領域となる、第２の半導体領域よりも高不純物密度の第３の半導体領域と、第３の半導体領域を貫通し、第２の半導体領域の側部に形成された溝部と、溝部の内部において、第２の半導体領域の側部に形成されたゲート電極と、溝部の内部において、ゲート電極とは離間して、ゲート電極の上部に形成された制御電極とを少なくとも備え、制御電極により、第３の半導体領域近傍の第２の半導体領域中の空乏層幅を制御する半導体装置であることである。
【００４１】
ここで、「制御電極」は、第２の半導体領域中の空乏層幅を制御して、ソース領域とドレイン領域との間の主電流通路に形成された直列抵抗となる内部抵抗の値を可変とするように動作する。すなわち、制御電極にバイアス電圧を印加しない場合は、内部抵抗ｒsは小さく、ほとんど無視できるので、ＳＩＴとして動作する。一方制御電極にバイアス電圧を印加すると第２の半導体領域中の空乏層幅が広がり、チャネル層が狭まり、ソースからチャネルまでの抵抗が増大し、内部抵抗ｒsが増加し、ＦＥＴ特性を示すようになる。
【００４２】
本発明の第５の特徴の構成によれば、制御電極により、内部抵抗ｒsを可変とすることにより、半導体装置のドレイン電流・ドレイン電圧特性を不飽和型から飽和型へと自由に特性を変化させることができる。完全な飽和型ではなく、飽和型と不飽和型との中間的な電流・電圧特性に制御しても良い。
【００４３】
本発明の第６の特徴は、ドレイン領域となる第１の半導体領域と、第１の半導体領域の上部に形成されたチャネル領域となる、第１の半導体領域よりも低不純物密度の第２の半導体領域と、第２の半導体領域の上部に形成されたソース領域となる、第２の半導体領域よりも高不純物密度の第３の半導体領域と、第３の半導体領域を貫通し、第２の半導体領域の側部に形成された溝部と、溝部の内部において、第２の半導体領域の側部に形成されたゲート電極と、溝部の内部において、ゲート電極とは離間して、ゲート電極の上部に形成された制御電極とを少なくとも備えたスイッチング素子を同一半導体基板上に複数個配置した半導体集積回路であって、特定のスイッチング素子の制御電極にのみに選択的に表面配線を接続し、この特定のスイッチング素子の第３の半導体領域近傍の第２の半導体領域中の空乏層幅のみを選択的に制御する半導体装置であることである。
【００４４】
このように構成すれば、基本構造としては同一のスイッチング素子（擬ＳＩＴ）を多数個同一半導体基板上に配置して、特定のスイッチング素子の制御電極にのみに選択的に表面配線を接続し、選択された特定の制御電極により、特定のスイッチング素子の内部抵抗ｒsを可変とすることにより、この特定のスイッチング素子のドレイン電流・ドレイン電圧特性のみを選択的に不飽和型から飽和型へと自由に特性を変化させることができる。この結果、実質的にＳＩＴ特性の回路、ＦＥＴ特性の回路、及び／もしくはＳＩＴ特性とＦＥＴ特性の中間型の特性の回路を同一半導体基板上に配置した半導体集積回路が実現できる。
【００４５】
例えば、セミカスタムＬＳＩのマスターチップとして、同一構造のスイッチング素子（擬ＳＩＴ）を多数個同一半導体基板上に配置したウェハを用意しておき、この状態で、論理設計の完成を待ち、論理シミュレーション終了後は、特定のスイッチング素子（擬ＳＩＴ）の制御電極のみに選択的に表面金属配線を施すだけで、ＳＩＴ／ＦＥＴ混合型デバイスを、短期間に開発することができる。従って、ＳＩＴ／ＦＥＴ混合型デバイスの製造プロセスを極度に複雑化させることもなく簡単に実現できる。
【００４６】
本発明の第７の特徴は、半導体基板上に集積化された第１のスイッチング素子と第２のスイッチング素子とを少なくとも備えた半導体装置（半導体集積回路）であることである。ここで、第１のスイッチング素子は、半導体基板上に設けられた第１の半導体領域と、第１の半導体領域の上部に形成された第１の半導体領域よりも低不純物密度の第２の半導体領域と、第２の半導体領域の上部に形成された第２の半導体領域よりも高不純物密度の第３の半導体領域と、第３の半導体領域を貫通し、第２の半導体領域の側部に形成された第１の溝部と、第１の溝部の内部において、第２の半導体領域の側部に形成された第１のゲート電極からなるＳＩＴである。第２のスイッチング素子は、第１のスイッチング素子と同一の半導体基板上に設けられた第４の半導体領域と、第４の半導体領域の上部に形成された第４の半導体領域よりも低不純物密度の第５の半導体領域と、第５の半導体領域の上部に形成された第５の半導体領域よりも高不純物密度の第６の半導体領域と、第６の半導体領域を貫通し、第５の半導体領域の側部に形成された第２の溝部と、第２の溝部の内部において、第５の半導体領域の側部に形成された第２のゲート電極と、第２の溝部の内部において、第２のゲート電極とは離間して、第２のゲート電極の上部に形成された第１の空乏層幅制御手段から構成されている。この第２のスイッチング素子は、第１の空乏層幅制御手段により、第６の半導体領域近傍の第５の半導体領域中の空乏層幅を制御することにより、第２のスイッチング素子の内部抵抗を可変とすることができる。即ち、内部抵抗が最小となったときにはＳＩＴとして動作し、内部抵抗が最大となったときにはＦＥＴとして動作する。
【００４７】
本発明の第７の特徴によれば、第１の空乏層幅制御手段により内部抵抗ｒsを可変とすることにより、第２のスイッチング素子の電流・電圧特性を不飽和型から飽和型へと自由に特性を変化させることができる。このため、例えば、高速の信号処理回路から高集積密度で安定性に優れた論理回路などのように、ＳＩＴ特性とＦＥＴ特性とを同一半導体チップ上に混在させた集積回路を簡単に構成することが可能となる。
【００４８】
本発明の第７の特徴において、第１及び第２のスイッチング素子と同一の半導体基板上に設けられた第７の半導体領域と、第７の半導体領域の上部に形成された第７の半導体領域よりも低不純物密度の第８の半導体領域と、第８の半導体領域の上部に形成された第８の半導体領域よりも高不純物密度の第９の半導体領域と、第９の半導体領域を貫通し、第８の半導体領域の側部に形成された第３の溝部と、第３の溝部の内部において、第８の半導体領域の側部に形成された第３のゲート電極と、第３の溝部の内部において、第３のゲート電極とは離間して、第３のゲート電極の上部に形成された第２の空乏層幅制御手段と、第２の空乏層幅制御手段とは離間して、第２の空乏層幅制御手段の上部に形成された第３の空乏層幅制御手段とからなる第３のスイッチング素子を更に備え、第２及び第３の空乏層幅制御手段により、第９の半導体領域近傍の第８の半導体領域中の空乏層幅を制御すれば、より多様な特性及び多様な論理体系を有する集積回路を簡単に構成し、製造することが可能となる。
【００４９】
本発明の第８の特徴は、第１の半導体基板上に配置された、第１のソース領域、第１のドレイン領域、第１のゲート電極及び第１の内部抵抗制御手段を少なくとも具備し、第１の内部抵抗制御手段により第１の内部抵抗を可変とし、第１の内部抵抗が最小となったときにＳＩＴとして動作するように構成した第１のトランジスタからなる第１の半導体集積回路（第１の半導体チップ）と、第２の半導体基板上に配置された、第２のソース領域、第２のドレイン領域、第２のゲート電極及び第２の内部抵抗制御手段を少なくとも具備し、第２の内部抵抗制御手段により第２の内部抵抗を可変とし、第２の内部抵抗が最小となったときにＳＩＴとして動作するように構成した第２のトランジスタからなる第２の半導体集積回路（第２の半導体チップ）とを、セラミック基板等の同一基板上に配置し、第１及び第２の内部抵抗を互いに異なるように設定したハイブリッドＩＣやマルチ・チップ・モジュール（ＭＣＭ）等の半導体装置であることである。
【００５０】
本発明の第８の特徴によれば、第１の内部抵抗制御手段により第１の内部抵抗ｒs1を可変とすることにより、第１の半導体集積回路（第１の半導体チップ）を構成している第１のトランジスタ（第１の擬ＳＩＴ）の電流・電圧特性を不飽和型から飽和型へ、あるいは、飽和型から不飽和型へと自由に特性を変化させることができる。さらに、第２の内部抵抗制御手段により第２の内部抵抗ｒs2を可変とすることにより、第２の半導体集積回路（第２の半導体チップ）を構成している第２のトランジスタ（第２の擬ＳＩＴ）の電流・電圧特性を不飽和型から飽和型へ、あるいは、飽和型から不飽和型へと自由に特性を変化させることができる。また、不飽和型と飽和型との中間型や、不飽和型ではあるが比較的内部抵抗の大きな特性のものに制御することもできる。このため、例えば、高速の信号処理回路、中程度の速度の信号処理回路、及び比較的低速の信号処理回路等の種々の仕様の半導体チップを搭載したハイブリッドＩＣやＭＣＭの特性を簡単に制御し、全体としての動作特性が最も良好になるように、各擬ＳＩＴの電流・電圧特性を選択することが可能となる。
【００５１】
本発明の第９の特徴は、第１の半導体基板上に配置された、第１のソース領域、第１のドレイン領域、第１のゲート電極及び第１の内部抵抗制御手段を少なくとも具備し、第１の内部抵抗制御手段により第１の内部抵抗を可変とし、第１の内部抵抗が最小となったときにＳＩＴとして動作するように構成した第１のトランジスタからなる第１の半導体集積回路を含む第１の半導体実装体と、第２の半導体基板上に配置された、第２のソース領域、第２のドレイン領域、第２のゲート電極及び第２の内部抵抗制御手段を少なくとも具備し、第２の内部抵抗制御手段により第２の内部抵抗を可変とし、第２の内部抵抗が最小となったときにＳＩＴとして動作するように構成した第２のトランジスタからなる第２の半導体集積回路を含む第２の半導体実装体とを少なくとも具備し、第１及び第２の内部抵抗を互いに異なるように設定した電子機器であることである。ここで、「第１及び第２の半導体実装体」とは、第１乃至第７の特徴の半導体装置を所定の基板上にマウントしたパッケージや、第８の特徴のハイブリッドＩＣやＭＣＭ等の１次／２次実装体を含む概念である。さらに、これらの１次／２次実装体をプリント基板等のマザーボードに実装したもの（３次実装体）、このマザーボードを複数個架枠に実装したもの（４次実装体）を含む概念である。さらに、４次実装体を他の電源や操作盤あるいはディスプレイパネルと共に筐体に実装したもの（５次実装体）でも良い。
【００５２】
本発明の第９の特徴によれば、第１の内部抵抗制御手段により第１の内部抵抗ｒs1を可変とすることにより、第１の半導体実装体を構成している第１のトランジスタ（第１の擬ＳＩＴ）の電流・電圧特性を、第１の半導体実装体の機能に適合すべく所望の特性にを自由に変化させることができる。さらに、第２の内部抵抗制御手段により第２の内部抵抗ｒs2を可変とすることにより、第２の半導体実装体を構成している第２のトランジスタ（第２の擬ＳＩＴ）の電流・電圧特性を第２の半導体実装体の機能に適合すべく所望の特性に自由に変化させることができる。このため、例えば、高速の信号処理回路、中程度の速度の信号処理回路、及び比較的低速の信号処理回路等を搭載した種々の仕様の複数の半導体実装体のそれぞれの動作特性を制御し、最適化し、電子機器の総合的な動作特性を改善出来る。
【００５３】
本発明の第１０の特徴は、ソース領域、ドレイン領域、ゲート電極及び内部抵抗制御手段を少なくとも具備し、内部抵抗制御手段により内部抵抗を可変とし、内部抵抗が最小となったときにＳＩＴとして動作するように構成したトランジスタを同一半導体基板上に複数個配置した半導体集積回路を用意するステップと、内部抵抗を初期の内部抵抗値に設定するステップと、初期の内部抵抗値を用いて、半導体集積回路を試験的に動作させその特性を測定評価するステップと、測定評価の結果に基づいて半導体集積回路を構成する少なくとも一部のトランジスタの内部抵抗を初期の内部抵抗値とは異なる値に設定するステップとを少なくとも有する半導体装置の動作方法であることである。
【００５４】
本発明の第１０の特徴によれば、半導体集積回路を構成している特定のトランジスタ（擬ＳＩＴ）の内部抵抗ｒsを初期の内部抵抗値とは異なる値に設定することにより、半導体装置の電流・電圧特性を不飽和型から飽和型へ又は、飽和型から不飽和型へと自由に特性を変化させることができる。このため、例えば、複数の性質の異なる回路、例えば、高速の信号処理回路、中程度の速度の信号処理回路、及び比較的低速の信号処理回路等の種々の仕様の信号処理回路をそれぞれ最適動作するように電流・電圧特性を制御し、半導体集積回路全体として最も特性の良好になる電流・電圧特性を試行錯誤により見いだし（学習し）、その最適値に設定することが可能となる。
【００５５】
本発明の第１１の特徴は、第１の半導体基板上に配置された、第１のソース領域、第１のドレイン領域、第１のゲート電極及び第１の内部抵抗制御手段を少なくとも具備し、第１の内部抵抗制御手段により第１の内部抵抗を可変とし、第１の内部抵抗が最小となったときにＳＩＴとして動作するように構成した第１のトランジスタからなる第１の半導体集積回路と、第２の半導体基板上に配置された、第２のソース領域、第２のドレイン領域、第２のゲート電極及び第２の内部抵抗制御手段を少なくとも具備し、第２の内部抵抗制御手段により第２の内部抵抗を可変とし、第２の内部抵抗が最小となったときにＳＩＴとして動作するように構成した第２のトランジスタからなる第２の半導体集積回路とを、セラミック基板等の同一基板上に配置した半導体装置を用意するステップと、第１及び第２の内部抵抗を初期の内部抵抗値に設定するステップと、初期の内部抵抗値を用いて、半導体装置を試験的に動作させその特性を測定評価するステップと、測定評価の結果に基づいて第１及び第２の内部抵抗の少なくとも一部の内部抵抗を初期の内部抵抗値とは異なる値に設定するステップとを少なくとも有する半導体装置の動作方法であることである。
【００５６】
本発明の第１１の特徴によれば、ハイブリッドＩＣやＭＣＭ等の半導体装置を試験的に動作させその特性を測定評価することにより、第１及び第２の内部抵抗の少なくとも一部の内部抵抗を初期の内部抵抗値とは異なる値に設定することにより、所定のトランジスタ（擬ＳＩＴ）の電流・電圧特性を所望の特性に自由に変化させ、さらにその特性を測定評価することができる。この操作を繰り返すことにより、半導体装置を構成している各擬ＳＩＴの電流・電圧特性を、それぞれの回路の仕様や特性に適合するように最適値に設定する（学習する）ことが可能となる。この学習の結果、例えば、高速の信号処理回路、中程度の速度の信号処理回路、及び比較的低速の信号処理回路等の種々の仕様の半導体チップを搭載したハイブリッドＩＣやＭＣＭ等の総合的な動作特性を、最も良好なものに設定できる。
【００５７】
本発明の第１２の特徴は、第１の半導体基板上に配置された、第１のソース領域、第１のドレイン領域、第１のゲート電極及び第１の内部抵抗制御手段を少なくとも具備し、第１の内部抵抗制御手段により第１の内部抵抗を可変とし、第１の内部抵抗が最小となったときにＳＩＴとして動作するように構成した第１のトランジスタからなる第１の半導体集積回路を含む第１の半導体実装体と、第２の半導体基板上に配置された、第２のソース領域、第２のドレイン領域、第２のゲート電極及び第２の内部抵抗制御手段を少なくとも具備し、第２の内部抵抗制御手段により第２の内部抵抗を可変とし、第２の内部抵抗が最小となったときにＳＩＴとして動作するように構成した第２のトランジスタからなる第２の半導体集積回路を含む第１の半導体実装体とを少なくとも具備した電子機器を用意するステップと、第１及び第２の内部抵抗を初期の内部抵抗値に設定するステップと、初期の内部抵抗値を用いて、電子機器を試験的に動作させ、その特性を測定評価するステップと、測定評価の結果に基づいて第１及び第２の内部抵抗の少なくとも一部の内部抵抗を初期の内部抵抗値とは異なる値に設定するステップとを少なくとも有する電子機器の動作方法であることである。ここで、「第１及び第２の半導体実装体」とは、第９の特徴において説明したような１次／２次実装体乃至５次実装体を意味する。
【００５８】
本発明の第１２の特徴によれば、電子機器を試験的に動作させその特性を測定評価することにより、第１及び第２の半導体実装体を構成する所定のトランジスタ（擬ＳＩＴ）の第１及び第２の内部抵抗の少なくとも一部を初期の内部抵抗値とは異なる値に設定することにより、所定のトランジスタ（擬ＳＩＴ）の電流・電圧特性を所望の特性に自由に変化させ、さらにその特性を測定評価することができる。この操作を繰り返すことにより、電子機器を構成している各擬ＳＩＴの電流・電圧特性を、それぞれの半導体実装体の仕様や特性に適合するように最適値に設定する（学習する）ことが可能となる。この学習の結果、例えば、高速の信号処理回路、中程度の速度の信号処理回路、及び比較的低速の信号処理回路等を搭載した種々の仕様の半導体実装体から構成されたコンピュータシステムやマルチメディア機器等の電子機器の総合的な動作特性を、最も良好なものに設定できる。
【００５９】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。図１は本発明の基本原理を示す等価回路図である。図１（ａ）は、絶縁ゲート構造の個別半導体装置を、図１（ｂ）は、接合ゲート構造の個別半導体装置を示す。図１に示すように、本発明の基礎となる個別半導体装置は、ソース領域Ｓ、ドレイン領域Ｄ、ゲート電極Ｇ及び内部抵抗制御手段を少なくとも具備し、この内部抵抗制御手段により内部抵抗ｒsを可変とし、内部抵抗ｒsが最小となったときにＳＩＴ（ＳＩＴ）として動作するように構成している。ここで、内部抵抗とは、ゲート電極直下のチャネル抵抗、ソース領域からチャネルまでの抵抗、ソース領域内の寄生抵抗、ソース領域とソース電極とのコンタクト抵抗などを含めた直列抵抗である。（１）式に示すように、負帰還直列抵抗となる内部抵抗ｒsを可変とすることによりにより、外部回路で得られるｇmは、真の相互コンダクタンスｇmiに対して変化する。
【００６０】
図１（ａ）に示した絶縁ゲート構造、及び図１（ｂ）に示した接合ゲート構造以外にもショットキー・ゲート構造であってもかまわないことは勿論である。
【００６１】
以下の本発明の第１及び第２の実施の形態において、本発明の半導体装置の具体的な構造を説明する。この第１及び第２の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００６２】
（第１の実施の形態）
図２は本発明の第１の実施の形態に係る個別半導体装置の模式的な断面図である。図２に示すように、本発明の第１の実施の形態に係る個別半導体装置は、ドレイン領域となるｎ+Ｓｉ基板（第１の半導体領域）１上にチャネル領域となるｎ-層（第２の半導体領域）２が配置され、さらにｎ-層２の上部にはソース領域となるｎ+層（第３の半導体領域）３が形成されている。ｎ-層（第２の半導体領域）２は、ｎ+Ｓｉ基板（第１の半導体領域）１よりも低不純物密度で、ｎ+層（第３の半導体領域）３は、ｎ-層（第２の半導体領域）２よりも高不純物密度である。このｎ-層２とｎ+層３を挟むように両側にＵ溝（溝部）が配置され、Ｕ溝の側壁にゲート絶縁膜４が形成され、Ｕ溝の底部に第１絶縁膜５が埋め込まれている。ｎ+基板１の裏面にはドレイン電極６が、ｎ+層３の上部にはソース電極７が配置されている。Ｕ溝に埋め込まれた第１絶縁膜５の上部にはゲート電極８が配置されている。ゲート電極８の上部には第２絶縁膜１１を介して第１制御電極２１が配置され、第１制御電極２１の上部には第３絶縁膜１２を介して第２制御電極２２が配置されている。第２絶縁膜１１、第１制御電極２１、第３絶縁膜１２及び第２制御電極２２とにより内部抵抗制御手段９が構成されている。
【００６３】
図２に示す本発明の第１の実施の形態に係る個別半導体装置は、内部抵抗制御手段９を除けば縦形構造のＳＩＴとみなすことが可能である。このため、ゲート電極８に両側を挟まれたｎ-チャネル層２は、ゲート電極８に一定のゲートバイアス電圧を印加することによりゲート絶縁膜４の界面から空乏化する。一方、ドレイン電極６にドレインバイアス電圧を印加することによりｎ-チャネル層２はドレイン領域側からも空乏化する。こうして、ゲートバイアス電圧及びドレインバイアス電圧で定まる２次元ポテンシャルの鞍部点（サドルポイント）により、ソース領域３とドレイン領域１間の主電流通路に電位障壁が形成される。
【００６４】
この電位障壁の高さはゲートバイアス電圧及びドレインバイアス電圧で制御される。したがってゲート電極８及びドレイン電極６に印加する電圧によりドレイン領域１に注入されるキャリアの量が制御される。ゲート・ソース間のｎ-チャネル層２には内部抵抗ｒsが存在する。この内部抵抗ｒsは、ゲート電極直下のチャネル抵抗、ソースからチャネルまでの抵抗やソースの寄生抵抗などを含めた直列抵抗成分である。第１及び第２制御電極２１，２２にバイアス電圧を印加しない場合は、内部抵抗ｒsは小さく、ほとんど無視できるので、図２に示す本発明の第１の実施の形態に係る個別半導体装置は、ＳＩＴとして動作する。一方第１及び第２制御電極２１，２２にバイアス電圧を印加すると第１及び第２制御電極に隣接したｎ-層２中に空乏層３１が広がり、チャネル層が狭まり、ソースからチャネルまでの抵抗が増大し、内部抵抗ｒsが増加し、ＦＥＴ特性を示すようになる。
【００６５】
図３に本発明の第１の実施の形態に係る個別半導体装置の、内部抵抗制御手段により変化させられた３種の内部抵抗ｒsに対するそれぞれのドレイン電極ＩD−ドレイン電圧ＶD特性を示す。図３（ａ）に示すように第１，第２制御電極にバイアス電圧を印加しない場合、不飽和型のＳＩＴ特性を示す。図３（ｂ）は第１制御電極２１のみにバイアス電圧を印加し内部抵抗ｒsをある程度増加させた場合である。この場合は不飽和型と飽和型の中間の特性を示す。図３（ｃ）は第１制御電極２１及び第２制御電極２２の両方に対して所定の電圧をバイアスし内部抵抗ｒsをさらに、大きくした場合である。この場合は内部抵抗ｒsの負帰還効果により飽和型のＦＥＴ様の特性になる。ｇmは、ドレイン電極ＩD−ドレイン電圧ＶD特性が、不飽和型〜中間型〜飽和型と内部抵抗ｒsの増大に伴い遷移するとともに、その値が次第に小さくなる。
【００６６】
本発明の第１の実施の形態に係る個別半導体装置においては、ゲート電極８とは別に設けられた内部抵抗制御手段９を構成する複数の制御電極２１，２２に印加するバイアス電圧により容易に不飽和型の高速性を有するトランジスタから、低消費電力で安定性のよい飽和型トランジスタまで簡単に実現できる。したがって本発明の第１の実施の形態に係る個別半導体装置を用いることにより、同一の半導体素子の特性を不飽和型から飽和型へと変化させることができ、論理体系を制御する集積回路の設計作製を可能とする基本スイッチング素子が実現できる。
【００６７】
例えば、本発明の第１の実施の形態に係る個別半導体装置において、第１制御電極２１及び第２制御電極２２にそれぞれ第１及び第２の電源配線を接続して一定のバイアス電圧（定電圧）を印加し、ゲート電極８には、信号配線を接続して、正弦波若しくはパルスの信号を印加するように構成すればよい。あるいは、ゲート電極８に接続される信号配線とは異なる第１及び第２の制御用信号配線を第１制御電極２１及び第２制御電極２２にそれぞれ接続して、特定のタイミングのみにおいて、電流・電圧特性を不飽和型から飽和型へと遷移させることも可能である。このようにダイナミカルに動作させれば、多値論理回路用の素子として用いることも可能である。
【００６８】
本発明の第１の実施の形態に係る個別半導体装置は以下のようにすれば製造できる。
【００６９】
（イ）まず不純物密度５×１０17ｃｍ-3乃至５×１０19ｃｍ-3のｎ+Ｓｉ基板１上にチャネル領域となる不純物密度５×１０12ｃｍ-3乃至５×１０16ｃｍ-3のｎ-層２をエピタキシャル成長し、さらに不純物密度５×１０18ｃｍ-3乃至１×１０21ｃｍ-3のソース領域となるｎ+層３を連続的にエピタキシャル成長する。ソース領域となるｎ+層３は75Ａｓ+や31Ｐ+のイオン注入で形成しても良い。
【００７０】
（ロ）続いて、ｎ+層３の上に熱酸化法により酸化膜を形成し、フォトリソグラフィー法及び反応性イオンエッチング（ＲＩＥ）法により酸化膜をパターニングし、Ｓｉエッチング用マスクを形成する。このＳｉエッチング用マスクを用いて、ｎ+層３、ｎ-層２及びｎ+Ｓｉ基板１の一部をエッチング除去し、Ｕ溝（トレンチ）を形成する。
【００７１】
（ハ）その後、Ｕ溝（トレンチ）の側壁に熱酸化法により酸化膜を形成しゲート絶縁膜８とする。更に、Ｕ溝（トレンチ）の底部に酸化膜を真空蒸着法で埋め込み第１絶縁膜５を形成する。この第１絶縁膜５の上部にタングステン（Ｗ）を真空蒸着法で埋め込みゲート電極８を形成する。
【００７２】
（ニ）更に、埋め込みゲート電極８の上部に、酸化膜を真空蒸着法で埋め込み第２絶縁膜１１を形成する。この第２絶縁膜１１の上部にタングステン（Ｗ）を真空蒸着法で埋め込み、第１制御電極２１を形成する。更に、第１制御電極２１の上部に、酸化膜を真空蒸着法で埋め込み第３絶縁膜１２を形成する。この第３絶縁膜１２の上部にタングステン（Ｗ）を真空蒸着法で埋め込み第２制御電極２２を形成する。
【００７３】
（ホ）更に、全面に図示を省略した層間絶縁膜を形成し、この層間絶縁膜及びｎ+層３の上部のゲート絶縁膜８にコンタクトホールを開口する。そして、全面に、アルミニウム（Ａｌ）若しくはアルミニウム合金（Ａｌ−Ｓｉ、Ａｌ−Ｃｕ−Ｓｉ）を真空蒸着法で堆積し、フォトリソグラフィー法及び反応性イオンエッチング（ＲＩＥ）法によりこのアルミニウム（Ａｌ）若しくはアルミニウム合金（Ａｌ−Ｓｉ、Ａｌ−Ｃｕ−Ｓｉ）をパターニングし、ソース電極７を形成する。同様に、図示を省略したコンタクトホールを開口して、ゲート電極８、第１制御電極２１及び第２制御電極２２に対する取り出し電極（プラグ電極）及び配線層を接続する。一方、ｎ+基板１の裏面全面に、アルミニウム（Ａｌ）若しくはアルミニウム合金（Ａｌ−Ｓｉ、Ａｌ−Ｃｕ−Ｓｉ）を真空蒸着法で堆積し、ドレイン電極６を形成すれば、図２に示す本発明の第１の実施の形態に係る個別半導体装置が完成する。
【００７４】
なお、上記製造方法は一例であり、例えばＵ溝（トレンチ）の底部に酸化膜を真空蒸着法で埋め込む代わりに、ＣＶＤ法で酸化膜を堆積し、Ｕ溝の上部の酸化膜をエッチバックしても良い。また、Ｕ溝の側壁の上部にシリコン窒化膜（Ｓｉ3Ｎ4）を形成し、Ｕ溝の底部にシリコンを露出させてから、ＬＯＣＯＳ法を用いて形成することも可能である。その他、種々の方法で、本発明の第１の実施の形態に係る個別半導体装置は製造できる。
【００７５】
図４は本発明の第１の実施の形態の変形例（第１変形例）に係る接合ゲート構造の個別半導体装置の模式的な断面図である。ドレイン領域となるｎ+Ｓｉ基板１上にチャネル領域となるｎ-層２が配置され、さらにｎ-層２の上部にはソース領域となるｎ+層３が形成されている。このｎ-層２とｎ+層３を挟むように両側にＵ溝が配置され、このＵ溝の側壁からｎ-チャネル領域２の表面に向かって、ｐ+ゲート領域８１が形成されている。ｐ+ゲート領域８１にはゲート電極８が接続されている。ゲート電極８の下部、即ち、Ｕ溝の底部に第１絶縁膜５が埋め込まれている。ｎ+基板１の裏面にはドレイン電極６が、ｎ+層３の上部にはソース電極７が配置されている。ゲート電極８の上部には第２絶縁膜１１を介して第１制御電極２１が配置され、第１制御電極２１の上部には第３絶縁膜１２を介して第２制御電極２２が配置されている。第２絶縁膜１１、第１制御電極２１、第３絶縁膜１２及び第２制御電極２２とにより内部抵抗制御手段９が構成されている。
【００７６】
図２に示す個別半導体装置と同様に、第１及び第２制御電極２１，２２にバイアス電圧を印加しない場合は、内部抵抗ｒsは小さく、ほとんど無視できるので、図４に示す本発明の第１の実施の形態の第１の変形例に係るに係る個別半導体装置は、ＳＩＴとして動作する。一方、第１及び第２制御電極２１，２２にバイアス電圧を印加すると第１及び第２制御電極に隣接したｎ-層２中に空乏層が広がり、チャネル層が狭まり、ソースからチャネルまでの抵抗が増大し、内部抵抗ｒsが増加し、第１の変形例に係る個別半導体装置はＦＥＴ特性を示すようになる。
【００７７】
図５は本発明の第１の実施の形態の他の変形例（第２の変形例）に係る第１の変形例に係る個別半導体装置の模式的な断面図である。図４に示した第１の変形例に係る個別半導体装置において、さらに接合ゲート構造の内部抵抗制御手段９を有した場合である。図５のｎ-層２とｎ+層３を挟むように両側にＵ溝が配置され、このＵ溝の側壁からｎ-チャネル領域２の表面に向かって、ｐ+ゲート領域８１及びｐ+制御領域８２が形成されている。ｐ+ゲート領域８１にはゲート電極８が、ｐ+制御領域８２には、制御電極２３が接続されている。ゲート電極８の下部、即ち、Ｕ溝の底部に第１絶縁膜５が埋め込まれているのは図２及び図４と同様である。
【００７８】
図５に示す本発明の第１の実施の形態の第２の変形例に係る個別半導体装置において、制御電極２３に逆バイアス（負バイアス）電圧を印加しない場合は、内部抵抗ｒsは小さく、ほとんど無視できるので、ＳＩＴとして動作する。一方制御電極２３に負バイアスを印加するとｎ-層２中に空乏層が広がり、チャネル層が狭まり、ソースからチャネルまでの抵抗が増大し、内部抵抗ｒsが増加し、ＦＥＴ特性を示すようになる。
【００７９】
（第２の実施の形態）
図６は本発明の第２の実施の形態に係る半導体集積回路の模式的な断面図である。制御電極のないＳＩＴ構造のものから、４個の制御電極２１３，２１４を有する本発明の基本スイッチング素子を同一ｐ基板１００上に形成した集積回路例である。
【００８０】
図６に示すように、本発明の第２の実施の形態に係る半導体集積回路は、ｐ基板１００上に、第１，第２，第３，・・・・・のスイッチング素子が形成されている。第１のスイッチング素子は、半導体基板（ｐ基板）１００上に設けられたｎ+埋め込みドレイン領域（第１の半導体領域）１０１と、第１の半導体領域１０１の上部に形成された第１の半導体領域１０１よりも低不純物密度のｎ-チャネル領域（第２の半導体領域）２０１と、第２の半導体領域２０１の上部に形成された第２の半導体領域２０１よりも高不純物密度の第３の半導体領域（ｎ+ソース領域）３０１と、第３の半導体領域３０１を貫通し、第２の半導体領域２０１の側部に形成された第１の溝部（Ｕ溝）と、第１の溝部の内部において、第２の半導体領域の側部の両側に形成された第１のゲート電極８０１から構成されている。この第１のスイッチング素子は、通常の切り込みゲート型ＳＩＴ構造のトランジスタである。
【００８１】
第２のスイッチング素子は、第１のスイッチング素子と同一の半導体基板１００上に設けられた第４の半導体領域（ｎ+埋め込みドレイン領域）１０３と、第４の半導体領域１０３の上部に形成された第４の半導体領域１０３よりも低不純物密度の第５の半導体領域（ｎ-チャネル領域）２０３と、第５の半導体領域２０３の上部に形成された第５の半導体領域２０３よりも高不純物密度の第６の半導体領域（ｎ+ソース領域）３０３と、第６の半導体領域３０３を貫通し、第５の半導体領域２０３の側部に形成された第２の溝部（Ｕ溝）と、第２の溝部の内部において、第５の半導体領域２０３の側部の両側に形成された第２のゲート電極８０３と、第２の溝部の内部において、第２のゲート電極８０３とは離間して、第２のゲート電極８０３の上部に形成された第１制御電極（第１の空乏層幅制御手段）２１２から構成されている。この第１制御電極２１２は、ｎ-チャネル領域２０３の左側に隣接したゲート電極８０３の上部に、第２絶縁膜１１１を介して配置されると同時に、ｎ-チャネル領域２０３の右側に隣接したゲート電極８０３の上部にも、第２絶縁膜１１１を介して配置され、第２のスイッチング素子の内部抵抗制御手段を構成している。この第２のスイッチング素子においては、第１制御電極（第１の空乏層幅制御手段）２１２により、第６の半導体領域３０３近傍の第５の半導体領域２０３中の空乏層幅を制御することにより、内部抵抗を可変とすることができるので、内部抵抗が最小となったときにはＳＩＴとして動作し、内部抵抗が最大となったときにはＦＥＴとして動作する。
【００８２】
第３のスイッチング素子は、第１及び第２のスイッチング素子と同一の半導体基板１００上に設けられた第７の半導体領域（ｎ+埋め込みドレイン領域）１０４と、第７の半導体領域１０４の上部に形成された第７の半導体領域１０４よりも低不純物密度の第８の半導体領域（ｎ-チャネル領域）２０４と、第８の半導体領域２０４の上部に形成された第８の半導体領域２０４よりも高不純物密度の第９の半導体領域（ｎ+ソース領域）３０４と、第９の半導体領域３０４を貫通し、第８の半導体領域２０４の側部に形成された第３の溝部（Ｕ溝）と、第３の溝部の内部において、第８の半導体領域２０４の側部の両側に形成された第３のゲート電極８０４と、第３の溝部の内部において、第３のゲート電極８０４とは離間して、第３のゲート電極８０４の上部に形成された第１制御電極（第２の空乏層幅制御手段）２１３と、第１制御電極２１３とは離間して、第１制御電極２１３の上部に形成された第２制御電極（第３の空乏層幅制御手段）２１４とから構成されている。第１制御電極２１３は、ｎ-チャネル領域２０４の左側に隣接したゲート電極８０４の上部に、第２絶縁膜１１１を介して配置されている。そして、この第１制御電極２１３の上部には第３絶縁膜１１２を介して第２制御電極２１４が配置され、第３のスイッチング素子の内部抵抗制御手段が構成されている。また、ｎ-チャネル領域２０４の右側に隣接したゲート電極８０４の上部にも、第１制御電極２１３が配置され、第１制御電極２１３の上部には第３絶縁膜１１２を介して第２制御電極２１４が配置され、第３のスイッチング素子の内部抵抗制御手段が構成されている。
【００８３】
図６に示す本発明の第２の実施の形態に係る半導体集積回路は、さらに、半導体基板１００上に設けられたｎ+埋め込みドレイン領域１０２と、ｎ+埋め込みドレイン領域１０２の上部に形成されたｎ+埋め込みドレイン領域１０２よりも低不純物密度のｎ-チャネル領域２０２と、ｎ-チャネル領域２０２の上部に形成されたｎ-チャネル領域２０２よりも高不純物密度のｎ+ソース領域３０２と、ｎ+ソース領域３０２を貫通し、ｎ-チャネル領域２０２の側部に形成されたＵ溝と、両側のＵ溝の内部において、ｎ-チャネル領域２０２の側部の両側に形成されたゲート電極８０２と、左側のＵ溝の内部のみにおいて、ゲート電極８０２とは離間して、ゲート電極８０２の上部に形成された第１制御電極２１１とからなる他のスイッチング素子が形成されている。ｎ-チャネル領域２０２の右側に隣接したゲート電極８０２の上部には、制御電極は形成されず、通常の切り込みゲート型ＳＩＴ構造と同様なゲート構造になっている。
【００８４】
ｎ+埋め込みドレイン領域１０１，１０２，１０３，１０４は、それぞれ独立した領域として、ｐ基板１００上に形成されている。したがって、このｎ+埋め込みドレイン領域１０１，１０２，１０３，１０４の上に形成されたｎ-チャネル領域２０１，２０２，２０３，２０４はそれぞれ互いに電気的に分離されている。それぞれのｎ-チャネル領域２０１，２０２，２０３，２０４を挟むようにそれぞれの両側に配置されたＵ溝の側壁には１０ｎｍ乃至１００ｎｍの薄い酸化膜からなるゲート絶縁膜４がそれぞれ形成されている。それぞれのＵ溝の底部には、５０ｎｍ乃至２μｍの厚い酸化膜からなる第１絶縁膜５が埋め込まれている。そして、このＵ溝に埋め込まれた第１絶縁膜５の上部にゲート電極８０１，８０２，８０３，８０４が配置されている。
【００８５】
ｎ+ソース領域３０１，３０２，３０３，３０４の上部にはソース電極およびソース電極に接続されるソース配線３１１，３１２，３１３，３１４が配置されている。第２制御電極２１４の上部には第１層間絶縁膜１１３が形成され、この第１層間絶縁膜１１３中に形成されたコンタクトホールを介して制御電極配線２２３，２２４が配置されている。同様に、第１制御電極２１１，２１２に対しても第１層間絶縁膜１１３中に形成されたコンタクトホールを介して制御電極配線２２１，２２２が配置されている。更に、ゲート電極８０１、８０２に対しては、第２絶縁膜１１１、第３絶縁膜１１２及び第１層間絶縁膜１１３を貫通して形成されたコンタクトホールを介してゲート配線８１１，８１２が配置されている。ゲート配線８１１，８１２、及び制御電極配線２２１，２２２，２２３，２２４とソース配線３１１，３１２，３１３，３１４との間には第２層間絶縁膜１１４が挿入され互いに電気的に絶縁分離している。ｎ+埋め込みドレイン領域１０４に対しては、第２絶縁膜１１１、第３絶縁膜１１２、第１層間絶縁膜１１３及び第２層間絶縁膜１１４を貫通して形成されたコンタクトホールを介してドレイン配線３５４が配置されている。図示を省略しているが、ｎ+埋め込みドレイン領域１０１，１０２，１０３に対しても紙面の奥の方で、第２絶縁膜１１１、第３絶縁膜１１２、第１層間絶縁膜１１３及び第２層間絶縁膜１１４を貫通して形成されたコンタクトホールを介してそれぞれドレイン配線が配置され、他のスイッチング素子に接続されている。
【００８６】
なお、図６は一方向の断面図のみを示すものであるが、四角柱や六角柱等の多角柱、さらには円柱を形成するように掘り込みを行った場合は、左右だけでなく、多角柱を構成する各側面に、若しくは円柱の側面を分割して複数の制御電極を設けることができる。従って、制御電極の数を更に多く設けることにより、より細かく内部抵抗ｒsの制御が可能となる。
【００８７】
図６は各スイッチング素子の断面図を模式的に示したにすぎない。図７は、本発明の第２の実施の形態に係る半導体集積回路として、エンベッテドアレイの平面図を示す。図７に示す本発明の第２の実施の形態に係るエンベッテドアレイでは、半導体チップ７００のチップ縁部にはボンディングパッド７０１が設けられ、その他の領域には、マクロセルとして、ＣＰＵコア７０２、ＲＡＭ７０３、ＲＡＭバス・インタフェース７０４、ＰＬＬ７０５、及びＲＯＭ７０６が形成され、加えて、これらマクロセルの各機能を実現するためのランダムロジック部７０７が形成されている。本発明の第２の実施の形態においては、高速動作を要求されるＣＰＵコア７０２、ランダムロジック部７０７にはＳＩＴ特性のスイッチング素子を、比較的低速度で安定な動作を要求されるＲＡＭ７０３、ＲＯＭ７０６には内部抵抗制御部９を有したスイッチング素子を用いている。
【００８８】
このエンベッテドアレイは、ランダムロジック部のゲート数や、内蔵するマクロセルの種類を決めた後、直ちにウェーハの製造を開始して図６に示すゲート電極８０１，８０２，８０３，８０４の形成及びその上の第２絶縁膜１１１形成工程まで製造を進めておき、マスターチップとして用意しておく。
【００８９】
この状態で、論理設計の完成を待ち、論理シミュレーション及び回路シミュレーション終了後に、論理シミュレーション及び回路シミュレーションの結果に応じて、必要な箇所のみに、第１制御電極２１１，２１２，２１３及び第２制御電極２１４の少なくとも一方を配置して、内部抵抗制御手段を形成することが出来る。
【００９０】
この結果、ＳＩＴとＦＥＴとを同一半導体チップ上に混在させたＬＳＩを、セミカスタム手法により迅速に設計・製造し、ユーザの希望する特定用途向けのデバイスを、短期間に開発できる半導体装置を提供することができる。即ち、高速性、低消費電力性及び安定性などの特性を回路特性に合わせながら、マスターチップの必要な箇所のみに内部抵抗制御手段を付加することにより短期間に開発できる。
【００９１】
より好ましくは、ゲート電極の上の第２絶縁膜１１１形成工程まで製造を進めておくのではなく、さらに、第１制御電極、第３絶縁膜１１２、第２制御電極、第１層間絶縁膜１１３、及び第２層間絶縁膜１１４レベルまで完成したマスターチップとして用意しておけばよい。この状態で、論理設計の完成を待ち、論理シミュレーション及び回路シミュレーション終了後に、論理シミュレーション及び回路シミュレーションの結果に応じて、必要な第１制御電極若しくは第２制御電極に対して選択的に表面金属配線を接続し、特定の素子のみをＦＥＴ若しくはＳＩＴとＦＥＴとの中間型として動作させ、第１制御電極及び第２制御電極に表面金属配線が接続されなかった素子をＳＩＴとして動作させることが可能となる。このように、第１及び第２制御電極レベルまで完成したマスターチップとして用意しておけば、工程数の増大は更に削減される。
【００９２】
例えば、表面金属配線として、特定の素子の第１制御電極及び第２制御電極に選択的に第１及び第２の電源配線を接続して一定のバイアス電圧（定電圧）を印加し、それぞれのゲート電極には、必要な信号配線を接続して、正弦波若しくはパルス等の信号を印加するように構成すればよい。あるいは、ゲート電極に接続される信号配線とは異なる第１及び第２の制御用信号配線を特定の第１制御電極及び第２制御電極に選択的に接続して、特定のタイミングのみにおいて、特定の素子の電流・電圧特性のみを不飽和型から飽和型、若しくは飽和型から不飽和型へと遷移させることも可能である。このように特定の素子をダイナミカルに動作させれば、多値論理回路等の高機能な論理回路用の素子として用いることも可能である。
【００９３】
さらに、半導体チップ上のすべての素子に第１制御電極及び第２制御電極を設けた構造として、第１制御電極、第３絶縁膜１１２、第２制御電極、第１層間絶縁膜１１３、及び第２層間絶縁膜１１４レベルまで完成したマスターチップとして用意しておき、すべての第１制御電極及び第２制御電極に第１及び第２の電源配線を接続してもよい。この場合は、特定の第１制御電極及び第２制御電極に、選択的に特定の電圧を印加して、特定の素子の電流・電圧特性のみを不飽和型から飽和型、若しくは飽和型から不飽和型へと遷移させることも可能である。
【００９４】
たとえば、本発明の第２の実施の形態に係るエンベッテドアレイは以下のようにすれば、学習機能を持たせることが出来る。
【００９５】
（イ）まず、第１制御電極及び第２制御電極に所定の電圧を印加し、エンベッテドアレイを構成している各トランジスタの内部抵抗を初期の内部抵抗値に設定する。
【００９６】
（ロ）次に、この初期の内部抵抗値によって決まる電流・電圧特性を用いて、エンベッテドアレイを試験的に動作させ、その特性を測定評価する。
【００９７】
（ハ）そして、この測定評価の結果に基づいて、特定のトランジスタの第１制御電極及び第２制御電極に印加する電圧を変更する。この結果、エンベッテドアレイを構成する少なくとも一部のトランジスタの内部抵抗は、初期の内部抵抗値とは異なる値に、選択的に再設定され、その一部のトランジスタの電流・電圧特性は、不飽和型から飽和型へ、又は、飽和型から不飽和型へと変化する。
【００９８】
（ニ）この再設定された内部抵抗値によって決まる電流・電圧特性を用いて、エンベッテドアレイを再び動作させ、先の試験的に動作させ時の特性と比較評価する。
【００９９】
このような手順を繰り返して、エンベッテドアレイとしての総合的な動作特性が最も良くなるまで、各トランジスタの内部抵抗を変更する。この結果、学習の結果として、最もよい総合的な動作特性が得られることになる。
【０１００】
また、本発明の第２の実施の形態において、第２制御電極は省略可能である。従って、第２制御電極のない構造を、マスターチップとして用意しておいてもよい。すなわち、第１制御電極、第１層間絶縁膜１１３、及び第２層間絶縁膜１１４レベルまで完成したマスターチップとして用意してき、論理シミュレーション及び回路シミュレーション終了後に、必要な第１制御電極に対して選択的に表面金属配線を接続し、特定の素子のみをＦＥＴ若しくはＳＩＴとＦＥＴとの中間型として動作させ、他をＳＩＴとして動作させるようにしてもよい。いずれにしても、このように、同一構造の内部抵抗制御手段を有したマスターチップとして用意しておき、表面金属配線のレイアウトでそれぞれの素子の電流・電圧特性を選択するようにすれば、工程数の増大を伴うことなく簡単に複雑な機能を有したＬＳＩが短期間に製造できる。
【０１０１】
さらに、若干構造は複雑になるが、第２制御電極の上に、第３制御電極や第４制御電極を構成した構造を、マスターチップとして用意しておいてもよい。同様に、表面金属配線のレイアウトの変更のみで、それぞれの素子の電流・電圧特性を選択し制御できる。
【０１０２】
なお、図６では、ｎ+埋め込みドレイン領域１０１，１０２，１０３，１０４は、それぞれ独立した領域として、ｐ基板１００上に形成されているが、これは一例であるということに留意すべきである。これらのｎ+埋め込みドレイン領域１０１，１０２，１０３，１０４の一部またはすべてを共通領域として、ｐ基板１００上に形成して、電源電位や所定の信号を与えることも可能である。また、記憶回路やイメージセンサのようなマトリクスを構成した回路において、各行、若しくは各列に対して共通領域としてｎ+埋め込みドレイン領域を構成し、これを埋め込みビット線として用いることも可能である。また、回路仕様によっては、ｐ基板１００の代わりにｎ+基板を用いて、このｎ+基板を各スイッチング素子に共通のドレイン領域とすることも可能である。
【０１０３】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１０４】
上述した第１及び第２の実施の形態においては、縦形構造の半導体装置を用いたが、図８に示すような横形でも勿論差し支えない。図８は、基板（支持基板）９０１，埋め込み絶縁膜９０２及びｎ-チャネル領域２からなるＳＯＩ構造に個別半導体装置（スイッチング素子）を形成した場合である。ＳＯＩ膜となるｎ-チャネル領域２にｎ+ソース領域３及びｎ+ドレイン領域１を形成し、ｎ+ソース領域３とｎ+ドレイン領域１の間に位置するｎ-チャネル領域２の上部にゲート絶縁膜４が形成されている。そして、ゲート絶縁膜４の上部にはゲート電極８、第１制御電極２１及び第２制御電極２２が配置されている。ｎ+ドレイン領域１にはドレイン電極６が、ｎ+ソース領域３にはソース電極７が接続されている。図２の縦型構造と同様に、第１及び第２制御電極２１，２２にバイアス電圧を印加しない場合は、内部抵抗ｒsは小さく、ＳＩＴとして動作する。一方、第１及び第２制御電極２１，２２にバイアス電圧を印加すると第１及び第２制御電極に隣接したｎ-層２中に空乏層が広がり、ソースからチャネルまでの抵抗が増大し、内部抵抗ｒsが増加し、ＦＥＴ特性を示すようになる。
【０１０５】
さらに図９に示すようにｎ-チャネル領域２の両側にＵ溝を形成して、このＵ溝の側壁にゲート絶縁膜４を形成した横型のスイッチング素子としても良い。図９においては、Ｓｉ基板の表面に離間して、ｎ+ソース領域３及びｎ+ドレイン領域１が形成され、このｎ+ソース領域３とｎ+ドレイン領域１の間をｎ-チャネル領域２とするようにＵ溝が形成されている。Ｕ溝は、ｎ-チャネル領域２の側壁方向と直交する方向にも形成され、周囲を取り囲み、隣接する他の横型のスイッチング素子（図示省略）と電気的に分離されている。図９に示す横型のスイッチング素子は、図８と同様な、支持基板，埋め込み絶縁膜及びＳＯＩ膜（Ｓｉ領域）からなるＳＯＩ構造を用い、そのＳＯＩ膜（Ｓｉ領域）の一部を、ｎ-チャネル領域とすればよい。ｎ-チャネル領域２に隣接したＵ溝側壁のゲート絶縁膜４の上部には、ｎ-チャネル領域２を挟むようにゲート電極８、第１制御電極２１及び第２制御電極２２がペアで配置されている。図９においては主電流は基板の主表面と平行方向に走行する点で図２とは異なるが、基本的には図２に示した、縦形構造のスイッチング素子と同様な動作をする。すなわち、第１及び第２制御電極２１，２２にバイアス電圧を印加しない場合は、内部抵抗ｒsは小さく、ＳＩＴとして動作し、第１及び第２制御電極２１，２２にバイアス電圧を印加すると内部抵抗ｒsが増加し、ＦＥＴ特性を示すようになる。
【０１０６】
しかし、図８や図９に示すような横形のスイッチング素子は、平面のリソグラフィー技術による微細加工（半導体表面での横方向の寸法精度）の限界を有している。周知のように、厚さ方向の寸法精度は、横方向の寸法精度より一桁以上も優れている。特に分子層エピタキシー（ＭＬＥ）技術を用いれば、単分子層単位の厚さの制御が可能である。本発明は、ソース・ゲート間に、第１，第２制御電極２１，２２を配置する微細加工が必要であるので、図２，図４−６に示すような縦形構造のスイッチング素子とした方が製造が容易である。また、理想型ＳＩＴ等の超高速度の半導体装置の作製が容易である点からも、縦形構造のスイッチング素子が望ましい。更に、３次元的に集積化できる縦形構造のスイッチング素子を基礎とすることにより、より高集積密度の半導体集積回路が実現できることは容易に理解できるであろう。この点からも、縦形構造のスイッチング素子が望ましい。
【０１０７】
本発明の第１及び第２の実施の形態においては、半導体装置のドレイン・ソース間構造として、ｎ+／ｎ-／ｎ+構造を示したが、ＳＩＴ特性を実現できる構造、例えば、ｎ+／ｎ／ｐ-／ｎ+、ｎ+／ｉ／ｎ+構造、あるいはｎ+／ｉ／ｐ+／ｉ／ｎ+層構造等でも良いことは、勿論である。あるいはこれらの導電型をすべて逆にしたｐチャネル素子としても良い。さらに、ｎチャネル素子とｐチャネル素子からなる相補型の素子で回路を構成しても良い。いずれにしても、ゲートバイアス電圧及びドレインバイアス電圧で定まる２次元ポテンシャルの鞍部点（サドルポイント）により、ソース領域とドレイン領域間の主電流通路に電位障壁が形成されるような構造であれば勿論よい。また、チャネル領域の不純物密度は一定である必要はない。例えば、ソース領域から電位障壁までの不純物密度を、電位障壁からドレイン領域までのドリフト領域となるチャネル領域の不純物密度よりも高くすることも有効である。こうすれば、ＳＩＴ動作時には、よりオン抵抗を低くし、かつ高速動作を可能にすることができる。そして、ＦＥＴ動作時にはゲートバイアスとは異なる電位を制御電極に印加して、ソース領域近傍の空乏層幅を自由に制御出来る。
【０１０８】
また、Ｓｉ以外の半導体、例えばＧｅ等の元素半導体、あるいはＧａＡｓ等の化合物半導体でも同様の効果が得られるのも勿論である。
【０１０９】
さらに絶縁ゲート型と接合ゲート型について説明したがショットキー・ゲート型のゲート構造でもかまわない。さらに高電子移動度トランジスタ（ＨＥＭＴ）やこれに類似のヘテロ接合を用いたゲート構造を有するスイッチング素子でもかまわない。
【０１１０】
本発明の第２の実施の形態においてはモノリシックＩＣについて説明したが、本発明はモノリシックＩＣに限られるものではない。たとえば、図１０に示すようなマルチ・チップ・モジュール（ＭＣＭ）やハイブリッドＩＣでも同様である。
【０１１１】
図１０に示すＭＣＭは、セラミック基板６２の上に、第１，第２，第３，・・・・・の半導体チップ５１，５２，５３，・・・・・がフリップチップとして搭載されている。第１，第２，第３，・・・・・の半導体チップ５１，５２，５３，・・・・・における各トランジスタは、それぞれ内部抵抗制御手段を有している。そして、この内部抵抗制御手段によりそれぞれの内部抵抗を可変とすることにより、第１，第２，第３，・・・・・の半導体チップ５１，５２，５３，・・・・・上のそれぞれのトランジスタ（擬ＳＩＴ）の電流・電圧特性を不飽和型から飽和型へ、又は、飽和型から不飽和型へと自由に特性を変化させることができる。
【０１１２】
さらに、図１０に示した１次／２次実装体に留まらず、さらに、図１１に示すような、１次／２次実装体（パッケージ）７１をプリント基板等のマザーボード７２に実装した３次実装体でもよい。さらに、このマザーボードを複数個架枠に実装した４次実装体や、４次実装体を他の電源や操作盤あるいはディスプレイパネルと共に筐体に実装し５次実装体でも良い。本発明は、こららの半導体実装体の複数からなる、コンピュータシステムやマルチメディア機器等の電子機器にも適用できることは、上記の説明から容易に理解できるであろう。
【０１１３】
例えば、第１及び第２の半導体実装体からなる電子機器を考えてみる。この電子機器の第１の半導体実装体を構成している第１のトランジスタ（第１の擬ＳＩＴ）の電流・電圧特性は、第１の半導体実装体の仕様や機能に適合すべく所望の電流・電圧特性に自由に選ぶことが出来る。そして、第２の半導体実装体を構成している第２のトランジスタ（第２の擬ＳＩＴ）の電流・電圧特性も、第２の半導体実装体の仕様や機能に適合すべく所望の特性に自由に変化させることができる。このため、例えば、高速の信号処理回路、中程度の速度の信号処理回路、及び比較的低速の信号処理回路等を搭載した種々の仕様の複数の半導体実装体のそれぞれの動作特性を制御し、最適化できる。また、本発明によれば、これらの最適な電流・電圧特性を設定するために、試行錯誤を繰り返し、電子機器のシステム全体としての特性の改善のための動作条件の学習が可能となる。
【０１１４】
このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【０１１５】
【発明の効果】
本発明によれば、不飽和型から飽和型のトランジスタ特性を自由に制御でき、論理回路や記憶回路の特性を簡単に制御でき、回路システムの設計の容易な半導体集積回路等の半導体装置及びこれを用いた電子機器を提供することができる。
【０１１６】
本発明によれば高速性、低消費電力性及び安定性などの動作特性を簡単に制御できる設計自由度の大きな半導体装置及びこれを用いた電子機器を提供することができる。
【０１１７】
本発明によれば、複雑な製造プロセスを用いることなく多様な論理体系の論理回路を含む半導体集積回路を簡単に設計・製造できる半導体装置及びこれを用いた電子機器を提供することができる。
【０１１８】
本発明によれば、ＳＩＴとＦＥＴとを同一半導体チップ上に混在させたＬＳＩを、セミカスタム手法により迅速に設計・製造し、ユーザの希望する特定用途向けのデバイスを、短期間に開発できる半導体装置及びこれを用いた電子機器を提供することができる。
【０１１９】
本発明によれば、特定用途向けの高性能・多機能デバイスを、高速性、低消費電力性及び安定性などの種々の特性をユーザの希望に合わせながら、短期間に開発できる半導体装置及びこれを用いた電子機器を提供することができる。
【０１２０】
本発明によれば、半導体装置を構成しているスイッチング素子の電流・電圧特性を、ＳＩＴ特性からＦＥＴ特性へ、若しくはＦＥＴ特性からＳＩＴ特性へ自由に変更し、設計論が未熟若しくは未開発な回路であっても、簡単に製造可能で、その動作特性を確認し、改善できる半導体装置及びこれを用いた電子機器を提供することができる。
【０１２１】
本発明によれば、「学習」により各スイッチング素子の電流・電圧特性を最適化できる機能を有した半導体装置及びこれを用いた電子機器を提供することができる。
【０１２２】
本発明によれば、半導体集積回路等を構成しているスイッチング素子の電流・電圧特性を自由に変更し、最も動作特性が良くなる電流・電圧特性に設定することの出来る半導体装置及びこれを用いた電子機器の動作方法を提供することができる。
【０１２３】
本発明によれば、使用環境や演算対象の内容が変更になった場合に電流・電圧特性を、変更することにより、動作特性の改善をすることの可能な半導体装置及びこれを用いた電子機器の動作方法をを提供することができる。
【０１２４】
本発明によれば、各スイッチング素子の電流・電圧特性を最適化するための学習機能を実現できる半導体装置及びこれを用いた電子機器の動作方法を提供することができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の等価回路を示す図である。
【図２】本発明の第１の実施の形態に係る個別半導体装置の模式的な断面図である。
【図３】本発明による半導体装置により得られるトランジスタ特性の図である。
【図４】本発明の第１の実施の形態の第１の変形例に係る個別半導体装置の模式的な断面図である。
【図５】本発明の第１の実施の形態の第２の変形例に係る個別半導体装置の模式的な断面図である。
【図６】本発明の第２の実施の形態に係る半導体集積回路を示す模式的な断面図である。
【図７】本発明の第２の実施の形態に係る半導体集積回路の平面図である。
【図８】本発明の他の実施の形態に係る個別半導体装置の模式的な断面図である。
【図９】本発明のさらに他の実施の形態に係る個別半導体装置の模式的な鳥瞰図である。
【図１０】本発明のさらに他の実施の形態に係るマルチ・チップ・モジュール（ＭＣＭ）の模式的な鳥瞰図である。
【図１１】本発明のさらに他の実施の形態に係る半導体実装体の模式的な鳥瞰図である。
【図１２】従来の静電誘導トランジスタ（ＳＩＴ）、及び電界効果トランジスタ（ＦＥＴ）の構造を示す図である。
【図１３】従来の静電誘導トランジスタ（ＳＩＴ）、及び電界効果トランジスタ（ＦＥＴ）の特性を示す図である。
【符号の説明】
１  ｎ+ドレイン領域
２，２０１，２０２，２０３，２０４  ｎ-チャネル領域
３，３０１，３０２，３０３，３０４  ｎ+ソース領域
４  ゲート絶縁膜
５  第１絶縁膜
６  ドレイン電極
７  ソース電極
８，８０１，８０２，８０３，８０４  ゲート電極
９  内部抵抗制御手段
１１，１１１  第２絶縁膜
１２，１１２  第３絶縁膜
１３  フィールド絶縁膜
２１，２１１，２１２，２１３  第１制御電極
２２，２１４  第２制御電極
２３  制御電極
３１  空乏層
５１  第１の半導体チップ
５２  第２の半導体チップ
５３  第３の半導体チップ
６１  セラミックカバー
６２  セラミック基板
７１  パッケージ
７２  マザーボード
８１  ｐ+ゲート領域
８２  ｐ+制御領域
１０１，１０２，１０３，１０４  ｎ+埋め込みドレイン領域
１１３  第１層間絶縁膜
１１４  第２層間絶縁膜
２２１，２２２，２２３，２２４  制御電極配線
３１１，３１２，３１３，３１４  ソース配線
３５４  ドレイン配線
７００  半導体チップ
７０１  ボンディングパッド
７０２  ＣＰＵコア
７０３  ＲＡＭ
７０４  ＲＡＭバス・インタフェース
７０５  ＰＬＬ
７０６  ＲＯＭ
７０７  ランダムロジック部
８１１，８１２  ゲート配線
９０１  基板（支持基板）
９０２  埋め込み絶縁膜
【図１】
0004552055.tif 000002
【図２】
0004552055.tif 000003
【図３】
0004552055.tif 000004
【図４】
0004552055.tif 000005
【図５】
0004552055.tif 000006
【図６】
0004552055.tif 000007
【図７】
0004552055.tif 000008
【図８】
0004552055.tif 000009
【図９】
0004552055.tif 000010
【図１０】
0004552055.tif 000011
【図１１】
0004552055.tif 000012
【図１２】
0004552055.tif 000013
【図１３】
0004552055.tif 000014