(57)【特許請求の範囲】
【請求項１】
第１の光二値ワードと第２の光二値ワードとの和を決めるための加算器であって、
各光二値ワードは複数のビットスロットを有し、各ビットスロットは第１及び第２の論理状態の１つを示し、
この加算器は、
第１入力（１８）及び第２入力（１９）を有する、少なくとも一つの第１のタイプの光論理エレメント（１７）と、
第１入力（３６）及び第２入力（３７）を有する、少なくとも一つの第２のタイプの光論理エレメント（３５）と、
前記第１及び第２のタイプの光論理エレメントのそれぞれの第１入力に結合された加算入力（１４）と、
を備え、
前記第１及び第２の光二値ワードは加算入力（１４）へ連続して供給され、
各光論理エレメントは、
前記加算入力から受けた前記第１及び第２の光二値ワードの論理的な組合せである出力ワードを発生する出力（２０，３８）を備え、
第１のタイプの光論理エレメント（１７）は、前記第１と第２の入力で受けた二値ワードのＡＮＤ組合せの結果を出力（２０）にもたらす機能を実行するよう構成され、
第２のタイプの光論理エレメント（３５）は、前記第１と第２の入力で受けた二値ワードのＸＯＲ組合せの結果を出力（３８）にもたらす機能を実行するよう構成され、
第１のタイプの光論理エレメントの出力（２０）からの出力ワードが第１タイプの光論理エレメントの第１入力（１８）及び第２のタイプの光論理エレメントの第１入力（３６）に送られ、第２のタイプの光論理エレメントの出力（３８）からの出力ワードが第１のタイプの光論理エレメントの第２入力（１９）及び第２のタイプの光論理エレメントの第２入力（３７）に送られるように、第１のタイプの光論理エレメントおよび第２のタイプの光論理エレメントはそれぞれ連結手段により互いに連結され、
遅延手段（２２，３２）は、異なる光論理エレメント（１７，３５）からの出力ワードが一ビットスロットだけ相互に遅延されるように、前記第１のタイプの光論理エレメントと前記第２のタイプの光論理エレメントの出力（２０，３８）に配設され、
前記二値ワードの和は、前記ＸＯＲ組合せの前記出力ワードとして前記第２のタイプの光論理エレメントの出力（３８）から出力される、
ことを特徴とする加算器。
【請求項２】
前記連結手段は、使用時に、前記第１及び第２のタイプの光論理エレメント（１７，３５）の出力ワードが、前記第１及び第２のタイプの光論理エレメント（１７，３５）の双方でそれぞれ受領されるように配置される、請求項１の加算器。
【請求項３】
各二値ワードは、Ｌビットスロットを有し、前記遅延手段（２２，３２）は、第１の遅延線（２２）と第２の遅延線（３２）を有し、前記第１及び第２の遅延線（２２，３２）は第１及び第２のタイプの光論理エレメントからの出力ワードをＬ＋１及びＬビットスロットだけそれぞれ遅延させるように配置される、請求項２の加算器。
【請求項４】
各光論理エレメント（１７，３５）は出力（２０，３８）を有し、前記第１のタイプの光論理エレメントの前記出力（２０）は第１の遅延線を介して前記第１及び第２の光論理エレメント（１７，３５）の前記第１の入力に接続され、前記第２のタイプの光論理エレメントの出力は前記第２の遅延線（３２）を介して前記第１及び第２のタイプの光論理エレメント（１７，３５）の前記第２の入力（１９，３７）に接続される、請求項３の加算器。
【請求項５】
前記少なくとも一つの第２のタイプの光論理エレメント（３５）は、スイッチング入力（２８）、ノンスイッチング入力（２９）、出力（３０）を有する非線形光学ゲート（２７）を有し、前記スイッチング入力は前記ゲートのノンスイッチング入力と出力との間の光学的な接続を制御し、前記光学的な接続は１つの光パルスが前記スイッチング入力（２８）で受領されたときには形成され、前記光学的な接続は２つのパルスがスイッチング入力（２８）にて受領されたときには形成されない、請求項１乃至４のいずれかの加算器。
【請求項６】
第２の光論理エレメント（３５）は、更に光パルスのソース及び光コンバイナ（２６）を含み、前記光コンバイナは前記第２の光論理エレメントの第１及び第２の入力（３６，３７）からの光強度を結合するように配置され、前記光コンバイナは前記非線形ゲートのスイッチング入力（２８）に接続される出力を有し、前記光パルスソースは非スイッチング入力に接続され、パルスは、前記第２の光論理エレメントの第１或いは第２の入力（３６，３７）のいずれかにて受領されたとき、ＸＯＲゲートのやり方で、非線形ゲートの出力にて生成される、請求項５の加算器。
【請求項７】
リセット手段（５２，５３）は光パルスのソースを遮断するために提供され、前記加算器は一旦前記第１及び第２の二値ワードが加算されるとリセットされる、請求項６の加算器。
【請求項８】
複数の第１のタイプの光論理エレメント（２１７）と第２のタイプの光論理エレメント（２３５）が提供され、前記第１のタイプの光論理エレメントと前記第２のタイプの光論理エレメントで１つのブロックを構成しており、あるブロックの前記第２のタイプの光論理エレメントからの出力ワードが他のブロックの各エレメントへと通過し、あるブロックの前記第１のタイプの光論理エレメントからの出力ワードは他のブロックの前記第１のタイプの光論理エレメント及び他のブロックの前記第２のタイプの光論理エレメントへと通過する、請求項１の加算器。
【請求項９】
前記第１のタイプの光論理エレメント（１７，２１７）はＡＮＤゲートであり、前記第２のタイプの光論理エレメント（３５，２３５）はＸＯＲゲートである、請求項１乃至８のいずれかの加算器。
【請求項１０】
１つ又はそれ以上の第１のタイプの光論理エレメント（１７）及び１つ又はそれ以上の第２のタイプの光論理エレメント（３５）を用いて、複数のビットスロットを有する二値ワードの対を加算する方法であって、各ビットスロットは第１及び第２の論理状態の一つを表現し、第１のタイプの光論理エレメントは第１及び第２入力（１８，１９）に加えられるワードにＡＮＤ機能を実行するように配置され、第２のタイプの各光論理エレメントは第１及び第２入力（３６，３７）に加えられるワードにＸＯＲ機能を実行するように配置され、
各タイプの光論理エレメントはそれぞれ第１入力（１８，３６）及び第２入力（１９，３７）を有し、
加算入力（１４）が前記第１及び第２のタイプの光論理エレメントのそれぞれの第１入力に結合され、
前記第１及び第２の光二値ワードは加算入力（１４）へ連続して供給され、
各光論理エレメントは、前記加算入力から受けた前記第１及び第２の光二値ワードの論理的な組合せである出力ワードを発生する出力（２０，３８）を備えており、
この方法は、以下のステップを有する、
(i)前記第１のタイプの光論理エレメント（１７）の第１入力に一対のワードを入力して、第１の出力ワードを出力（２０）に生成するステップと、
(ii)前記第２のタイプの光論理エレメント（３５）の第１の入力に一対のワードを入力して、第２の出力ワードを出力（３８）に生成するステップと、
(iii)前記第１のタイプの光論理エレメント（１７）の前記出力（２０）に接続された遅延手段（２２）が前記第１のタイプの光論理エレメントからの第１の出力ワードを受信し、前記第２のタイプの光論理エレメント（３５）の前記出力（３８）に接続された遅延手段（３２）が第２のタイプの光論理エレメントからの第２の出力ワードを受信し、第１と第２の出力ワードのうちの他方に対して、１ビットスロットだけ、第１と第２の出力ワードのうちの一方を遅延させて、第１と第２の２つの出力ワードをずらすステップと、
(iv)ずらされた前記第１のタイプの光論理エレメント及び前記第２のタイプの光論理エレメントからの出力ワードを、前記第１のタイプの光論理エレメント（１７）に入力するステップと、
(v)ずらされた前記第１のタイプの光論理エレメント及び前記第２のタイプの光論理エレメントからの出力ワードを、前記第２のタイプの光論理エレメント（３５）に入力するステップと、
(vi)前記ステップ(iii)から(v)を、前記第１及び第２の二値ワードの合計が前記ＸＯＲ組合せの前記出力ワードとして前記第２のタイプの光論理エレメントの出力（３８）から出力されるまで繰り返す、方法。
【発明の詳細な説明】
【０００１】
発明の属する技術分野
この発明は第１と第２の光二値ワードでそれぞれが多数の光ビットスロットを有するものについての和を決めるための装置と方法とに関する。
【０００２】
従来の技術
全光式処理の分野では、光信号流（ストリーム）がデータ処理応用に使用される。こういった光ストリームは光パルス列（トレーン）で成り、それが一連のビットスロットに分けられている。各ビットスロットはパルス列内部で所定の長さをもち、データの単一ビットを表わし、相補的な論理状態を表わしているビットスロット内部に光パルスが存在するものか欠如しているものかとなっている。したがって、例えば、あるパルスが存在することは二値の“１”を表わし、また光パルスが存在しなければ二値“０”を表わすか、あるいはその逆とすることができる。この応用ではしたがって、“光二値ワード（ｏｐｔｉｃａｌ  ｂｉｎａｒｙ  ｗｏｒｄ）”という用語を使用してこのようなやり方で光によって表わされた二値ワードを意味するようにしている。
【０００３】
発明が解決しようとする課題
必要とされている基本的な光処理応用の１つは、多数のビットスロットで成る２つの光二値ワードの二値和を生成することができる能力である。
【０００４】
課題を解決するための手段および実施の形態
この発明の第１の特徴により、我々は第１と第２の光二値ワードの和を決めるための装置を提供し、ここで各ワードはＬの光ビットスロットを有し、各ビットスロットは第１と第２の論理状態のそれぞれの１つを表わしており、この装置の構成は、
印加された二値ワードの第１の論理組合せを表わす第１の組合せワードを生成する第１の光論理ゲートと；
印加された二値ワードの第２の論理組合せを表わす第２の組合せワードを生成する第２の光論理ゲートと；
第１と第２の組合せワードを互に１ビットスロットだけオフセットして第１と第２のオフセットした組合せワードを生成するためのオフセット手段と；
印加された二値ワードの第１と第２の論理組合せを表わす第１と第２の組合せワードをそれぞれ生成する第１と第２の論理ゲートに、前に生成された第１と第２のオフセットした組合せワードを繰返し印加するための手段とで成り、
ここで第１と第２のオフセットした組合せワードが最初は該第１と第２の二値ワードを含み、該二値の和は第２の組合せワードの各ビットスロットが同じ論理状態をもつときに第１の組合せワードによって与えられるものである。
【０００５】
この発明の第２の特徴により、我々は第１と第２の光二値ワードの和を決めるための方法を提供し、そこで各ワードはＬの光ビットスロットを有し、各ビットスロットは第１と第２の論理状態のそれぞれ１つを表わしており、この方法は：
１）第１と第２のオフセットした組合せワードの第１の論理組合せを表わす第１の組合せワードを生成する段階と；
２）第１と第２のオフセットした組合せワードの第２の論理組合せを表わす第２の組合せワードを生成する段階と；
３）該第１の組合せワードを第２の組合せワードに対して１ビットスロットだけオフセットすることにより第１と第２のオフセットした組合せワードを生成する段階と；
４）段階１），２）及び３）を第２の組合せワードの各ビットスロットが同じ論理状態となるまで連続して繰返す段階とを含み、
第１と第２のオフセットした組合せワードが最初は第１と第２の二値ワードを含んでいて、第二の組合せワードの各ビットスロットが同じ論理状態をもつときに第１の組合せワードによって該二値の和が与えられるようになっている。
【０００６】
我々は第１と第２の光二値ワードの和を生成するための装置と方法とを設計した。これは光二値ワードの第１と第２の組合せを表わす第１と第２の組合せワードを、第１と第２の光論理ゲートを使用して、生成することにより達成された。こういった光組合せワードは次に互にオフセットされて再結合されて、別の組合せワードを生成するようにした。このプロセスを繰返して、第２の組合せワードの各ビットスロットが同じ論理状態となるまで繰返し、第１と第２の二値ワードの二値の和が決められるようになる。
【０００７】
一般に、第１と第２の論理ゲートは、第１と第２の入力として組合せることになる二値ワードを受領するためのものを有しているが、単一の入力が組合されることになる、連続して加えられる、二値ワードとともに利用されることになる。
【０００８】
好ましいのは、前に生成された第１と第２のオフセットした組合せワードを第１と第２の論理ゲートに繰返し印加するための手段の構成が第１の論理ゲートの出力から第１と第２の論理ゲートの第２の入力への接続と、第２の論理ゲートの出力から第１と第２の論理ゲートの第１の入力への接続とを含むことである。これが実効的に帰還システムとなっていて、各論理ゲートの出力で生成された組合せワードが両論理ゲートの入力への帰還となるようにしている。
【０００９】
これに代るものもあり、フィードフォワードシステムも採用できるのであって、ここでは前に生成された第１と第２のオフセットした組合せワードを第１と第２の論理ゲートに繰返し印加するための手段はＮの第１と第２の光論理ゲート対を含み、各第１と第２の論理ゲート対の構成は：
印加された二値ワードの第１の論理組合せを表わす第１の組合せワードを生成する第１の光論理ゲートと；
印加された二値ワードの第２の論理組合せを表わす第２の組合せワードを生成する第２の光論理ゲートと；
第１と第２の組合せワードを互に１ビットスロットだけオフセットして第１と第２のオフセットした組合せワードを生成するためのオフセット手段とを含み、
ここで該オフセット手段は下流の第１と第２の光論理ゲート対に接続されて生成された第１と第２のオフセットした組合せワードが下流の第１と第２の光論理ゲート対の第１と第２の論理ゲートに印加されるようにしている。
【００１０】
帰還（フィードバック）システムではオフセット手段は一般にＬビットスロット遅延線を含み、それが第１の光論理ゲートの出力に接続されていて、また（Ｌ＋１）か（Ｌ−１）ビットスロット遅延線を含んでいて、それが第２の光論理ゲートの出力に接続されている。１ビットスロット遅延を導入する適切な方法はどんなものでも使用できるが、高ビットレートで単一ビットスロット遅延を導入することはむづかしい。したがって、Ｌと、（Ｌ＋１）か（Ｌ−１）かのいずれかとのビット遅延線を使用して１ビットスロットオフセットが関連する光二値ワード間で生成されることとなるようにするのが好い。さらに、Ｌと（Ｌ＋１）または（Ｌ−１）ビットスロット遅延を用いることによって、出力組合せワードが後に論理ゲートの入力に帰還できて、前に入力したワードに対して干渉をしなくともそれができる。
【００１１】
（Ｌ＋１）もしくは（Ｌ−１）ビットスロット遅延の使用は光二値ワードのフォーマットに依存することになる。したがって、もし光二値ワードの第１のビットスロットが加えられることになる二値数の最下位ビットを表わしているとすると、（Ｌ＋１）ビットスロット遅延が使用される。これに対して、第１のビットスロットが最上位ビットを表わしていれば、そのときは（Ｌ−１）ビットスロット遅延が使用される。
【００１２】
論議を容易にするために、以下の明細書では例として第１のビットスロットが加算されることになる二値数の最下位ビット（ＬＳＢ）を、ことわりのない限り、表わすこととする。したがって、（Ｌ＋１）ビットスロット遅延の使用が仮定されることになる。違った光二値ワードフォーマットについては（Ｌ−１）ビットスロット遅延が使用されることは理解できると思う。
【００１３】
一般に帰還システムでは第１の論理ゲートから第１と第２の論理ゲートの第２の入力への接続はＬビットスロット遅延線を含み、またここでは追加の接続が採用できるが第２の論理ゲートの出力から第１と第２の論理ゲートの第１の入力への接続が（Ｌ＋１）もしくは（Ｌ−１）のいずれかのビットスロット遅延線を含んでいる。
【００１４】
帰還装置にはさらに光コンバイナが含まれているのがよく、この光コンバイナは（Ｌ＋１）ビットスロット遅延線に接続された第１のコンバイナ入力と、第１と第２の光二値ワードを受領する第２のコンバイナ入力と、第１と第２の論理ゲートの第１の入力に接続されたコンバイナ出力とを有している。
【００１５】
この光コンバイナは２つの光二値ワードの和を計算するために必要ではないが、コンバイナの存在はこの回路の動作に影響を与えてはいない。さらに、以下で説明するように、この回路へは２よりも多い光ワードを入力することが時として望まれる。この場合には、コンバイナが用意されてこの回路に供給された光ワードが回路内にすでに存在している光パルスと干渉するように混合するのを防ぐようにする。
【００１６】
光コンバイナは第１と第２の入力で受領したビットスロットを組合せることによって動作して、もしビットスロットが同一の論理状態をもっていれば、このコンバイナの出力が第１の論理状態をもつビットスロットを生成し、またビットスロットが異なる論理状態をもってれば、コンバイナ出力が第２の論理状態をもつビットスロットを生成する。使用時には、これが第１と第２のワードをシーケンスとして第２のコンバイナ入力に供給できるようにして、第１と第２のワードがそれぞれ第１と第２の光論理ゲートの第１と第２の入力にそれぞれ加えられるようにしている。
【００１７】
フィードフォワードシステムでは、オフセット手段は一般にＭビットスロット遅延線を含み、これが第１の論理ゲートを下流の第１と第２の論理ゲート対の第２のゲート入力に接続し、また（Ｍ＋１）ビットスロット遅延線を含み、これが第２の論理ゲートを下流の第１と第２の論理ゲート対の第１のゲート入力に接続して、第１の組合せワードの転送が第２の組合せワードの転送に対して１ビットスロットだけ遅れるようにしている。１ビットスロット遅延を導入するいずれかの適当な方法が使用できるが、高ビットレートで単一のビットスロット遅延を導入することは非常にむづかしい。したがって、Ｍと（Ｍ＋１）ビット遅延をＭ＞１について用いるのが好ましく、関連の光二値ワード間で１ビットスロットオフセットが生成できるようにする。
【００１８】
ここでもまた、フィードフォワードシステムに関して記述したように、（Ｍ−１）ビットスロット遅延線が（Ｍ＋１）ビットスロット遅延線に代って使用できるのであって、その条件としては光二値ワードのフォーマットが第１のビットスロット内の最上位ビット（ＭＳＢ）であるとしている。
【００１９】
好ましいのは、Ｎ番目の第１と第２の論理ゲート対が帰還装置でＮ番目の第１と第２の光論理ゲート対のＭビットスロット遅延線を備えたものを含んでいることであり、このゲート対はＬビットスロット遅延線によって構成されている。またこの帰還装置は（Ｌ＋１）ビットスロット遅延線により構成されているＮ番目の第１と第２の光論理ゲート対の（Ｍ＋１）ビットスロット遅延線を備えているのが好い。このような構成はこの発明のフィードバック（帰還）とフィードフォワードの特徴の両方の利点を組合せている。
【００２０】
好ましいのは、各第１の論理ゲートがＸＯＲゲートを含み、そこでは各第２の論理ゲートがＡＮＤゲートを含むことである。しかしながら、この発明は相補的な論理を用いて実現することができ、この場合には代りの論理ゲートはＸＮＯＲとＮＡＮＤゲートのようなものとなってそれらが使用されることになる。
【００２１】
一般に、各光ＡＮＤゲートは全光式非線形ゲートであり、そこでは第２の論理状態をもつビットスロットを第１の入力に印加することは第２の入力と出力との間の接続を単一ビットスロットに対応する時間間隔について選択的にスイッチして、第２の入力から出力への単一ビットスロットの転送をするようにし、それによってビットスロットが第１と第２の入力で受領したビットスロットの論理ＡＮＤを表わす出力で生成される。これが光ワードを組合せて２つのワードの論理ＡＮＤを生成するための簡単な手段を提供している。
【００２２】
一般に、各光ＸＯＲゲートは光コンバイナを含み、この光コンバイナは第１のコンバイナ出力でＸＯＲゲートの第１の入力に接続されたものと；第２のコンバイナ入力でＸＯＲゲートの第２の入力に接続されているものと；コンバイナ出力とを備えていて、ここでもし第１と第２のコンバイナ入力で受けたビットスロットが同一の論理状態を有しているとすると、第１の論理状態を有するビットスロットがコンバイナ出力で生成され、またもし第１と第２の入力で受けたビットスロットが異なる論理状態を有しているとすると、第２の論理状態を有するビットスロットがコンバイナ出力で生成される。この装置は第１と第２の二値ワードの論理ＸＯＲを生成する簡単な方法を提供している。
【００２３】
一般に、ＸＯＲゲートはさらに第２の論理状態を有するビットスロットの流を生成する源（ソース）と、全光式非線形ゲートと、該源と接続されたゲート入力を含む非線形ゲートと、ＸＯＲゲート出力に接続されたゲート出力と、光コンバイナ出力に接続されたゲートスイッチング入力とを備えていて、ここでは第２の論理状態を有するビットスロットをゲートスイッチング入力に印加することが、ゲート入力とゲート出力との間の接続を単一ビットスロットに対応する時間間隔にわたり選択的に切換えて、ゲート入力からゲート出力へ単一ビットスロットを転送するようにする。これが組合されたワードの論理ＸＯＲを表わす光ワードの光学的品質を良質なものとし、回路の他部での使用に対して正しいフォーマットのものとなることを確保している。
【００２４】
一般に、第２の論理状態は単一の光パルスを含むビットスロットによって定義されるが、これは回路の特定の実施に依存したものとなり、したがって単一の光パルスを含むビットスロットが第１の論理状態を定義できる。
【００２５】
一般に、第１の組合せワードは二値和を表わし、その条件として第２の二値ワードの各ビットスロットが第１の論理状態を表わしているときとされるが、ここでもまた、これは回路の特定の実施に依存している。
【００２６】
この発明の第３の特徴により、我々は多数の二値ワードを計数する方法を提供している。ここでは、各二値ワードはＬビットスロットを有し、第１のＬ番目のビットスロットは第２の論理状態をもち、残りのＬ−１ビットスロットは第１の論理状態を有しており、この方法は：
１）第１と第３の組合せ二値ワードの第１の論理組合せを表わす第１の組合せワードを生成する段階と；
２）第１と第３の組合せ二値ワードの第２の論理組合せを表わす第２の組合せワードを生成する段階と；
３）該第１の組合せワードを第２の組合せワードに対して１ビットスロットだけオフセットすることにより第１と第２のオフセットした組合せワードを生成する段階と；
４）別の二値ワードに該オフセットした第２の組合せワードを組合せることにより第３の組合せワードを生成する段階と；
５）前記多数の二値ワードが組合されて第２の組合せワードの各ビットスロットが同じ論理状態となるまで該段階１），２），３）及び４）を連続して繰返す段階とを含み、
該第１と第２のオフセットした組合せワードの各々は最初は二値ワードの前記多数のうちの１つを含んでいて、前記多数の二値ワードの計数値が第２の組合せワードの各ビットスロットが同じ論理状態をもつときに第１の組合せワードによって与えられるようになっている。
【００２７】
一般にこの発明のいずれの方法でも、第１の論理組合せはＸＯＲ組合せを含み、また第２の論理組合せはＡＮＤ組合せを含んでいる。しかしながら、この方法は相補的な論理を用いて実施できるものであり、その場合には代りとなる論理組合せが使用されることになる。
【００２８】
一般にこの方法は第２の組合せワードの各ビットスロットが第２の論理状態をもつまで連続して繰返されるが、これはこの方法の実施に依存することになる。
【００２９】
好ましいのは第２の論理状態が単一の光パルスを含んでいるビットスロットによって定義されることであるが、単一の光パルスを含んでいるビットスロットは第１の論理状態を定義してもよいものである。
【００３０】
第１のビットスロットが第２の論理状態を有している場合には、第１と第２のオフセットした組合せワードはＭビットスロットに対応する時間期間だけ第１の組合せワードを一時的に記憶し、また（Ｍ＋１）ビットスロットに対応する時間期間だけ第２の組合せワードを時間的に記憶することにより生成されるのがよい。これと対照的に、もしＬ番目ビットスロットが第２の論理状態を有していれば、そのときは第２の組合せワードは（Ｍ−１）ビットスロットに対応する時間期間だけ記憶される。フィードフォワードシステムに関して上記説明した通り、Ｍビットスロットと、（Ｍ＋１）もしくは（Ｍ−１）のいずれかのビットスロットとの遅延を使用することは高ビットレートでの単一ビットスロット遅延の導入と関係する問題を克服する。
【００３１】
この発明の第２の特徴による方法はこの発明の第１の特徴による装置を利用して実行されるのが好ましい。
【００３２】
一般にはこの発明の第３の特徴による方法は、上述のようにこの発明の第１の特徴による装置がさらに光コンバイナを備えるときにはそれを利用して実行することができる。
【００３３】
実施例
添付の図面を参照してこの発明の例を記述して行く。
【００３４】
この発明を理解するために、ある種の記号が記述にあたり図中で使用されており、それらの記号（シンボル）を図１（ａ）ないし１（ｄ）に示し、またそのもつ意味を記述して行く。
【００３５】
図１（ａ）は遅延線１を示し、これは遅延線１の一端に印加された光パルス流（ストリーム）の他端への転送を所定時間期間だけ遅らせるように動作する。この時間期間は通常はビットスロットの所定数に対応している。遅延は光ファイバの長さ、シリカの平面導波路、もしくは自由空間経路のあるいは同種のもののいずれかを用いて得られ、光パルスが素子の長さを移動するために所定量の時間をとるようにしている。
【００３６】
ある遅延線上の遅延の長さは導波路、自由空間経路、もしくは使用される光ファイバの物理的長さに依存することになり、また特定の伝送媒体の屈折率（この媒体内部での光速度に影響を与えることになる）にも依存している。
【００３７】
図１（ｂ）は全光式組合せ器（コンバイナ）２を示し、ここには２つのコンバイナ入力３，４と１つのコンバイナ出力とがある。コンバイナ２は２つの光パルス流で２つのコンバイナ入力３，４に加えられたものをパルスの干渉形混合を回避するやり方で組合せる。
【００３８】
実用上は、このことは通常、２つの異なるパルス流のパルスがそれぞれのビットスロット内部の異なる位置に置かれるようにし、パルスが時間的には重ならないが同じビットスロット内に依然としてあるようにして達成されている。しかしこれに代るものとして、直交偏光した光コンバイナ入力をもつようにし、受領した光パルス流が少くとも若干の成分が偏光素子を通って進むようにしてこれを達成することができる。
【００３９】
このパルスの非干渉混合の結果として、いずれもの１ビットスロット内での光コンバイナからの全光エネルギー出力が受領した全エネルギーの和となっている。
【００４０】
光コンバイナは通常は光ファイバカップラ（結合器）か、シリカプレーナ導波路か、バルクビームスプリッタの形をとる。
【００４１】
図１（ｃ）は全光式非線形ゲート６を示し、ファイバ非線形光ループミラー（ＮＯＬＭ）か、ファイバＮＯＬＭでオフセット半導体増幅器を備えたものか、集積されたプレーナＮＯＬＭのような非線形光スイッチング素子の形をしている。マッハ・ツェンダー，マイケルソン及び時分割形式のこの種のデバイスも可能ではあるが、この明細書では詳細にまでは考察しないこととする。この形式の光スイッチング素子の特別な形式はテトラヘルス光非対称デマルチプレクサ（ＴＯＡＤＳ）であり、これについては“Asymmetrical Optical Loop Mirror:analysis of an all-optical switch”Applied Optics,Volume 23,No.29 1994という論文に記述されている。
【００４２】
全光式ゲートは２つのゲート入力７，３９と、２つのゲート出力８，９とゲートスイッチング入力１０とを有している。各ゲート入力７，３９は内部でそれぞれのゲート出力８，９に接続されていて、スイッチの状態に依存する接続がとられている。こうして、ゲートがスイッチされていない状態にあるときには、ゲート入力７はゲート出力９に接続され、またゲート入力３９はゲート出力８に接続されている。しかし、ゲートがスイッチされた状態にあるときは、ゲート入力７はゲート出力８に接続され、またゲート入力３９はゲート出力９に接続される。
【００４３】
動作にあたっては、スイッチの状態はゲートスイッチング入力１０へ光パルスを印加することにより制御される。これは多数のビットスロットで成る光パルス流を用いて達成され、このパルス流は多数の光パルスを含んでいる。こういった光パルスはゲートにより受領され、このゲートは所定の時間期間にわたって受領した全光エネルギーを統合するように動作する。爾後は、この時間期間は単一のビットスロットに対応すると仮定するが、ある場合にはこれよりも長いか短かいかの期間が好ましいこともある。
【００４４】
こうして、例えばもし単一光パルスが全エネルギーＥを有しているとし、１つの単一光パルスを含んでいる１つのビットスロットがゲートスイッチング入力１０に印加されたとすると、全エネルギーＥが検出されることになる。しかし、もし２つの光パルスが１つの単一ビットスロット内部に存在していたとすると、スイッチング入力は２つの光パルスに相等しい全エネルギー２Ｅを検出することになる。
【００４５】
このゲートは概ね正弦状の応答を所定時間期間内で受領したエネルギーの全量に対してもっていて、もし受領した全エネルギーが１つの光パルス内に含まれているエネルギーの奇数倍であるときにはスイッチはスイッチされた状態に入ってゲート入力７，３９の１つで受領したいずれものデータをそれぞれのゲート出力へ転送する。このゲートは次のビットスロットの開始でスイッチされていない状態に戻ることになる。もし偶数倍が受領されるとすると、スイッチはスイッチされていない状態に留まる。
【００４６】
しかしながらいずれか１つの時間期間中に検出できる光パルスの数には制限がある。したがって、受領したパルスの数を誤って計数するのを避けるために、２を越えるパルスが単一のビットスロット期間中にスイッチにより受領されることがないようにすることを確かとするのが好ましい。その結果、スイッチは単一光パルスがビットスロット間で受領されるのを条件としてのみスイッチされた状態に入ることになる。単一光パルスを含んでいるこのようなビットスロットでゲートスイッチング入力１０に加えるためのものを爾後スイッチング信号を呼ぶこととする。
【００４７】
こうして、あるビットスロット中に、ゲートスイッチング入力１０に加えられる光パルスが何もないか、あるいは２つの場合には、光パルス流でゲート入力７に印加されたものは全光式ゲートを通って第２のゲート出力９に送られることになる。しかし、ゲートスイッチング入力１０への単一光パルスの印加はスイッチング信号として作用することになり、ゲート入力７に印加された光パルス流の単一ビットスロットが第２のゲート出力９から第１のゲート出力８へ分れ道をとることとする。入力光流内のいずれか別のビットスロットは別のスイッチング信号が受領されるまでは第２のゲート出力９から出力され続くことになる。
【００４８】
論理的用語で言うと、ゲート６は１つの光パルスを含むビットスロットの受領は１つの論理状態の論理信号を受領するのと等価であり、また光パルスを何も含まないか２つ含むビットスロットの受領は相補的な論理状態を受領するとの等価であるように動作する。
【００４９】
当事者は、ゲート出力８，９が第２のゲート６のスイッチング入力１０と接続できて、波長変換を、もし必要であれば、与えられることを理解できよう。この場合に、第２のゲート６は第１のゲートのそれぞれの出力８，９から受領した光パルスをスイッチング入力として使用して、第２のゲート６からの出力が実効的に第１のゲート６の出力の再生されたコピィであるようにする。このような設定は未決特許出願ＷＯ９８／４４５１２に開示されている。
【００５０】
図１ｄは光パルス源（ソース）１１を示し、これは普通約１．５μｍの波長でパルスを作る半導体レーザの形式をとっている。パルス繰返しレートは約１ＧＨｚであり、非分散性光ファイバのある長さでの線形チャープ補償後に１０ｐ秒パルスを与えるレーザを伴うものであるが、１００ＧＨｚを越えるパルス繰返しレートも可能である。このようなパルス源１１は一般に２つの光パルスシーケンスの１つを作るように構成されている。第１の構成は爾後パルス流発生器と呼ぶこととし、これが各ビットスロット内で１つの光パルスをもつ光パルス列を発生する。第２の構成は爾後同期パルス発生器と呼ばれるが、これが１ビットスロットだけに１つの光パルスをもつ光パルス流を発生する。
【００５１】
この発明による二値加算器の例は図２と４とに示されていて、図２は二値加算器の部品の構成を模式的に示し、また図４は図２の論理ゲートの構成を模式的に示している。図示のように加算器は入力１２を備えて、これが２以上の光二値ワードをシーケンスで含んでいる光パルス流を加算器回路に供給し、各二値ワードはＬビットスロットの長さのものである。
【００５２】
入力１２は光コンバイナ１３の第１のコンバイナ入力１４に接続されていて、光コンバイナ１３はコンバイナ出力１６として光ゲート１７のゲートスイッチング入力１８に接続されたものを有している。ゲート１７はＡＮＤゲートとして動作して、その第１のゲート出力にはゲートスイッチング入力１８とゲート入力１９とで受領した光パルス流の論理ＡＮＤを生成する。この情況では、ゲート入力は第１のＡＮＤゲート入力１８と第２のＡＮＤゲート入力１９として考えることができ、また第１のゲート出力２０がＡＮＤゲート出力２０である。第２のゲート出力２１はこの構成では使用されない。
【００５３】
ＡＮＤゲート出力２０は出力遅延線２２を経てコンバイナ１３の第２のコンバイナ入力１５に接続されている。光パルスで遅延線２２に沿って移動するものは（Ｌ＋１）ビットスロットだけ遅延されることになる。
【００５４】
コンバイナ出力はまた光ＸＯＲゲート３５の第１のＸＯＲゲート入力３６に接続されている。ＸＯＲゲート３５は光コンバイナ２３と、光非線形ゲート２７とパルス流発生器３３で光パルス流（ストリーム）を発生するものとを含んでいる。
【００５５】
コンバイナ２３の第１のコンバイナ入力２４は第１のＸＯＲゲート入力３６を経てコンバイナ出力１６に接続されている。コンバイナ出力２６はゲート２７のゲートスイッチング入力２８に接続されていて、ゲート２７のゲート入力２９はパルス流発生器３３に接続されて光パルス流を受領するようにしている。
【００５６】
第２のゲート出力３１は未接続であるが、第１のゲート出力３０はＸＯＲゲート出力３８を経由して遅延線３２に接続されていて、この遅延線はその長さに沿って進行する光パルスに対してＬビットスロットに等しい時間間隔の遅延をもたらしている。
【００５７】
Ｌビットスロット遅延と（Ｌ＋１）ビットスロット遅延とを使用することは、ＸＯＲゲートとＡＮＤゲートとからの光ワード出力を互に１ビットスロットだけオフセットすることができるようにする。このようにして１ビットスロットのオフセットを得ることは単一の１ビットスロット遅延のような別の回路構成を用いるのと違って好ましいことであり、それは１ビットスロット遅延が高ビットレートでは達成し難いことによる。
【００５８】
遅延線３２は、第２のＸＯＲゲート入力３７を経由して、コンバイナ入力２５に接続されていて、また光ＡＮＤゲート１７の第２のＡＮＤゲート入力１９にも接続されている。
【００５９】
上述のように、光ゲート２７と、パルス流発生器３３と、光コンバイナ２３とは組合されて排他的論理和ＸＯＲゲートを形成することは図４に示す通りであり、これは次のように動作する。
【００６０】
光コンバイナ２３はコンバイナ入力２４，２５で受領したいずれもの光パルスを組合せて、もし単一の光パルスだけがいずれかの１ビットスロット中に入力２４，２５のどちらかで受領されるとすると、そのときはコンバイナからの出力は単一の光パルスとなる。この光パルスは次にスイッチング信号として作用してゲート２７がスイッチされた状態となるようにし、その結果単一の光パルスがゲート入力２９から第１のゲート出力３０へ転送されることになる。
【００６１】
しかしもし単一光パルスがコンバイナ入力２４，２５の両方で受領されるとすると、そのときは光コンバイナ２３は同じビットスロット内で２つの光パルスを出力することになる。上述のように、ゲートスイッチング入力２２は２つの光パルスに等しい全エネルギーを検出して、これはスイッチング信号として作用しない。したがって、ゲートはスイッチされていない状態に留まって、パルス流発生器３３からの光パルス流は第２のゲート出力３１には転送されない。ゲートはまたそれぞれのビットスロット中に、光コンバイナ２３によって何も光パルスが受領されないことを条件としてスイッチされない状態に留まる。
【００６２】
こうして、ＸＯＲゲート３５は、ＸＯＲゲート出力３８に、ＸＯＲゲート入力３６，３７で受領した光パルスのＸＯＲを生成する。光パルスがあるビットスロット中に単一光パルスだけを受領したときにＸＯＲゲート出力３０から出力される。もし何も光パルスを受領しないか２つの光パルスが受領されれば、そのときは光パルスは出力されない。
【００６３】
実際に、ＸＯＲゲート出力３８から第２のＸＯＲゲート入力３７へ出力を帰還するために遅延線３２を加えると、ＸＯＲゲートが形成されて、それがＸＯＲゲート入力３６に連続して供給された２つのＬビットスロットワードのＸＯＲを生成することになる。
【００６４】
二値加算器の動作をここで記述して行く。
【００６５】
第１の例として記述するものは表１と図３とを参照するものであり、Ｌ＝１０とするとして、Ｌビットスロット長をそれぞれがもつ２つの二値ワードの単純な二値加算である。
【００６６】
【表１】
0004481490.tif 000002
【００６７】
この場合、加算されることになる二値数は“０００１１０１０１１”と“１１０１０００１１１”であり、その結果は“１１１０１１００１０”となる。
【００６８】
第１の二値ワードは入力１２から光コンバイナ１３の第１の入力に向けてビットスロット１〜１０の間に転送される。最初はこの回路内には他の光パルスに何も存在しない。その結果、第１のワードはコンバイナ１３を経由してＡＮＤゲート１７に向けて転送されて、ゲート１７では、ＡＮＤゲート出力２０に何も光パルスを含まない出力を生成することは図３と表１に示した通りである。
【００６９】
第１のワードはまたＸＯＲゲート３５に転送され、そこではＸＯＲゲート出力３８でこのワードのコピィを生成する。これが遅延線３２に転送されて、そこではＬビットスロット（すなわち１０ビットスロット）に相等しい時間遅延を導入して、このワードが第２のＡＮＤゲート入力１９と第２のＸＯＲゲート入力３７にビットスロット１１〜２０の間に転送される。
【００７０】
同時に、ビットスロット１１〜２０の間には第２の二値ワードが第１のコンバイナ入力１４に転送される。再び第２のコンバイナ入力１５では光パルスは存在しないので、第２の二値ワードは単に第１のＡＮＤゲート入力１８と第１のＸＯＲゲート入力３６に転送されることは表１と図３に示す通りである。
【００７１】
ＸＯＲゲート３５は出力３８で第１と第２のワードの論理ＸＯＲ組合せを表わす光ＸＯＲワードを生成する。これが遅延線３２に転送されて、Ｌビットスロットの時間間隔（すなわち１０ビットスロット）だけ遅延された後に、光ＸＯＲワードが第２のＡＮＤゲート入力１９と第２のＸＯＲゲート入力３７に、ビットスロット２１〜３０の間に転送される。
【００７２】
ＡＮＤゲート１７はＡＮＤゲート出力２０で第１と第２のワードの論理ＡＮＤ組合せを表わす光ＡＮＤワードを生成する。これが遅延線２２に転送されて、（Ｌ＋１）ビットスロット（すなわち１１ビットスロット）だけ遅延された後に、光ＡＮＤワードが第２のコンバイナ入力にビットスロット２２〜３１の間に転送される。入力１２から転送される別の二値ワードがない状態で、光ＡＮＤワードは第１のＡＮＤゲート入力２０と第１のＸＯＲゲート入力３６とにビットスロット２２〜３１の間に転送される。
【００７３】
こうして、ビットスロット２１〜３０の間に、ＸＯＲゲート３５とＡＮＤゲート１７とはビットスロット１１〜２０の間に生成された光ＸＯＲワードを受領し、また追加のビットスロットだけ遅延された光ＡＮＤワードのおかげで、ビットスロット１０〜１９中に生成される。こういった光ワードから、別なＡＮＤとＸＯＲの光ワードが生成されて、ＡＮＤとＸＯＲのゲート出力３８，２０からそれぞれ出力される。
【００７４】
こういった別の光ワードは再びそれぞれの遅延線３２，２２によって遅延されて、第１と第２のＡＮＤ及びＸＯＲゲート入力１８，１９，３６，３７に戻される。
【００７５】
このプロセスはＡＮＤゲート３５からの出力が完全なＬビットスロット期間存在しなくなるまで、すなわちビットスロット４１〜５０の間繰返されることは図３と表１に示す通りである。この時点で光ＸＯＲワード出力でＸＯＲゲート出力３８からのものが第１と第２のワードの二値和を表わしている。
【００７６】
この発明の二値加算器の第２の例は表２に示す。ここでもまた加算される二値数は“０００１１０１０１１”と“１１０１０００１１１”である。しかし、この例では、最上位ビット（ＭＳＢ）は光二値ワードの第１のビットスロットにより表わされている。したがって、図１の遅延線２２は（Ｌ−１）ビットスロット遅延線で置換えられることになる。ここでもまたビットスロット４１〜５０に含まれる出力は二値和“１１１０１１００１０”である。
【００７７】
【表２】
0004481490.tif 000003
【００７８】
表２はそれ故に表１と同様に解決されるが、ＡＮＤゲート出力２０から出力された光ＡＮＤワードは（Ｌ−１）ビットスロット（すなわち９ビットスロット）に対応する時間期間だけ遅延されていて、（Ｌ＋１）ビットスロットとは違っており、それから第２のコンバイナ入力へ転送される。
【００７９】
図３に示したように、二値和を表わしている光ワードは回路がリセットされるまではＸＯＲゲート出力から繰返して出力される。これは第２のＸＯＲゲート入力３７へ帰還されるＸＯＲゲート出力３８からの出力を形成する光パルスの結果として生じている。回路内の別なところには何も追加の光パルスが存在しないことを条件として、第２のＸＯＲゲート入力３７へ帰還されるどんなパルスもＸＯＲゲート３５によって再生されて再び出力される。したがって、この回路のリセットはＸＯＲゲート３５をリセットすることで達成される。
【００８０】
ＸＯＲゲートをリセットするためには、ゲートスイッチング入力２８でスイッチング信号の受領時に、光パルスが何もゲート入力２９から第１のゲート出力３０へ転送されないことを確保する必要がある。この条件は少くともＬビットスロット間は維持されなければならずこれはＬビットスロット光ワードの各ビットスロットをリセットするためである。
【００８１】
これは、パルス流発生器３３から受領した光パルス流を、Ｒ光ビットスロットの光ビットスロットウィンドウを含んでいる光ビットスロット流によって置換することにより達成できるものであり、各Ｒビットスロットは光パルスを何も含んでいないものとする。したがって、ゲート２７のゲートスイッチングユニットによるスイッチング信号の受領時に、Ｒビットスロットウィンドウ内に含まれるそれぞれ空のビットスロットは第１のゲート出力３０からＸＯＲゲート出力３８へ転送される。このワードのビットスロットの全部がリセットされることを確かとするためにＲはＬに等しいかそれより大きくなければならない。
【００８２】
このようなＲビットスロットウィンドウで何も光パルスを含まないものは我々は未決出願ＧＢ９７１９８９５．６に記述されており、また図５と６とを参照してここで記述して行く。
【００８３】
図５はリセット可能な二値加算器を示し、ここには図２の二値加算器がウィンドウ発生器に接続されて含まれており、ウィンドウ発生器はパルス対発生器５２とスイッチングデバイス５３とを含んでいる。
【００８４】
スイッチングデバイス５３は入力ポート５４を備え、そこにはパルス流発生器５５が接続されていて、そのほかに２つの出力ポート５６，３８とスイッチング入力ポート５７であってパルス対発生器５２の発生器出力７６に接続されたものとを備えている。
【００８５】
スイッチングデバイスその自体は全光式非線形ゲート５８で構成されていて、その第１のゲート出力５９は、帰還ループを介して、光コンバイナ６３の第２のコンバイナ入力６５に接続されている。帰還ループは遅延線６７から形成されていて、これはウィンドウ発生器の目的上、単一ビットスロットと等しい時間遅延を導入している。したがって、遅延線６７を通って転送される光パルスは光コンバイナ６３の第２のコンバイナ入力６５に到着するのは、無遅延接続を通って移動したとしたときに到着したビットスロットのすぐ後に来るビットスロットということになる。
【００８６】
ゲート入力６１はスイッチングデバイス入力ポート５４に接続されていてパルス流発生器５５により生成された光パルス流を受けるようにされていて、またゲートスイッチング入力６２は光コンバイナ６３のコンバイナ出力６６に接続されている。第１のコンバイナ入力６４はスイッチングデバイスのスイッチング入力ポート５７に接続されていて、パルス対発生器５２からの光パルスを受領する。
【００８７】
パルス対発生器５２は全光コンバイナ７０で構成されている。光コンバイナ７０の第１のコンバイナ入力７１に接続されているのが同期パルス発生器７４であり、また第２の入力７２に接続されているのが遅延線７５である。遅延線７５は同期パルス発生器７４にも接続されていて、ビットスロットの数Ｒに等しい時間遅延を加えるように動作する。コンバイナ７０のコンバイナ出力７３はパルス対発生器５２の出力ポート７６を経由してスイッチングデバイス５３のスイッチング入力ポート５７に接続されている。
【００８８】
図５のウィンドウ発生器の動作をここで図６を参照して記述することとし、図６はウィンドウ発生器回路の周りのいくつかの位置についてビットスロット時間ラインを示している。各時間ラインは一連のビットスロットに分割されていて、回路内のそれぞれの点での光パルスの存在を示している。パルス流はパルスの連続する存在により表わされるが、一連の離散的なパルスとしても同様に示すことができる。
【００８９】
上述のように、スイッチングデバイス５３はパルス流発生器５５に接続されていて、これが光パルス流をスイッチングデバイスの入力ポート５４に供給しており、したがってゲート５８のゲート入力６１に供給している。
【００９０】
最初は、スイッチングデバイスのスイッチング入力ポート５７に何も光パルスが加えられていない状態では、ゲート５８のゲートスイッチング入力６２に向けた光パルス入力は存在しないことになる。したがって、ゲート入力６１に供給された光パルス流は全光式ゲート５８を通ってゲート出力６０に送られる。その結果、ゲート出力５９からは光パルスが何も出力されず、またパルス流は第２のゲート出力６０から出力される。
【００９１】
図６でラベルを付したビットスロット５では、単一の光パルスが同期パルス発生器７４から出力されて光コンバイナ７０に転送されている。図６に示したように単一の光パルスが点７７に到着して２つのコピィに分けられて、１つは直接に全光式コンバイナ７０の第１のコンバイナ入力７１に転送され、また他のものは遅延線７５を経由して第２のコンバイナ入力７２に転送される。遅延線７５に沿って移動するパルスは、光コンバイナ７０に直接移動するパルスに関してＲビットスロット（この例ではＲ＝１０）だけ遅延していることになる。その結果、光コンバイナ７０はビットスロット５ではコンバイナ入力７１で１つの光パルスを受領することになり、また第２の光パルスをビットスロット１５でコンバイナ入力７２において受領することになることは図６に示す通りである。
【００９２】
こういった光パルスはそこで組合されて単一の光パルス流となり、Ｒビットスロットだけ離れた２つの光パルスを含むものとなり、それがスイッチングデバイス５３のスイッチング入力ポート５７に転送される。
【００９３】
第１のパルスがパルス対発生器５２から受領されるときには、それがスイッチングデバイスのスイッチング入力ポート５７へしたがって図示のように光コンバイナ６３の第１のコンバイナ入力６４に入力される。この光パルスは次にゲート５８のゲートスイッチング入力６２に転送されてスイッチング信号として作用する。これは第１の光パルスをゲート入力６１からゲート出力５９へビットスロット５の間切換えさせるようにしている。
【００９４】
この光パルスは遅延線６７を経由して光コンバイナ６３の第２のコンバイナ入力６５に帰還される。遅延線６７は帰還ループ内に単一ビット遅延を導入するから、帰還光パルスはゲートスイッチング入力６２にビットスロット６で到着する。これはパルス流発生器５５からの後続の光パルス出力がゲート入力６１に受領されるときである。したがって、ゲート出力５９からの第１の光パルス出力はスイッチング信号として、ビットスロット６で作用することになり、次の光パルスがゲート入力６１からゲート出力５９へと切換えられるようにする。これがビットスロット６ないし１４の間繰返されて、５０の光パルス流がゲート出力５９から出力されることになる。
【００９５】
これは第２のパルスが、ビットスロット１５で、パルス対発生器５２から出力されるまで続く。このパルスはビットスロット５５で光コンバイナ６３の第１のコンバイナ入力６４に到着することになり、これは帰還ループから光パルスが第２のコンバイナ入力６５で受領されるのと同じ時間である。
【００９６】
両パルスが光コンバイナ６３に同時に到着すると、２つの光パルスは同じビットスロット内で出力されることになる。したがって、ゲートスイッチング入力６２は２つの光パルスと等しい全エネルギーを検出することになる。これはスイッチング信号として作用せず、結果としてはパルス流発生器５５からの光パルス流はもはやゲート出力５９には切換えられない。
【００９７】
その結果、組合せにかけられると、光コンバイナ６３とゲート５８とはＸＯＲシステムとして機能し、ゲート５８は光コンバイナ入力６４，６５の１つで１つ光パルスが受領されるときに切換えられた（スイッチされた）状態に入るだけとなる。パルスが何も受領されないか、パルスか両入力で、同じビット期間に同時に、受領されるときには、コンバイナからの信号出力はスイッチング信号としては作用せずに、ゲートはスイッチされていない状態に留まるようになる。
【００９８】
こうして、パルス対発生器５２から２つのパルスをもつ光信号流を用意することによって、パルスは所定数のビットスロットＲだけ隔てられて、ウィンドウ発生器はゲート出力５９からＫの光パルスで成る光信号流を出力することになる。
【００９９】
さらに、パルス対発生器５２内に遅延を導入するのは遅延線７５であるから、ビットＲの数を設定するのは遅延線７５の時間遅延の長さである。こうして図６の例では遅延線７５は１０ビットスロットと等しい遅延をもたらして、ウィンドウ発生器が出力ポート５６から５０の光パルスシーケンスを出力するようにする。しかし、遅延線７５が光パルスをそこで遅延させるビットスロットの数は変えることができて、スイッチングデバイス５３の出力ポート５６からの光パルス出力の数に対応した変化を生じさせる。
【０１００】
第２のゲート出力６０は第１のゲート出力５９により生成された光信号流の論理的補数である光信号流を生成する。第２の出力ポート７８はしたがってゲート出力６０に接続されて、Ｒビットスロットウィンドウを含んでいる光信号流を作るようにされ、ここでＲビットスロットはその中に光パルスをもたないものであり、光パルスを含んでいるのはＲビットウィンドウの内部のスロットではないことになる。
【０１０１】
二値加算器のリセットを生じさせるためには、ウィンドウ発生器の出力ポートがＸＯＲゲート３５′のゲート２７のゲート入力に接続されており、このＸＯＲゲート３５′は図２のＸＯＲゲート３５と似ていて、パルス流発生器３３だけが欠けている。
【０１０２】
ウィンドウ発生器はそこで光パルスを含む光ビットスロット流を発生するよう動作して、加算器が正常に使用されるようにする。そこで、加算器のリセットが求められると、ウィンドウ発生器は光ビットスロットを何も含んでいないＲ光ビットスロットを発生して、ＸＯＲゲート３５′からの出力のＲ光ビットスロットをリセットするようにする。したがって、Ｒ＞Ｌについて、加算器は完全にリセットされて、回路はもはや光パルスを何も含まなくなる。
【０１０３】
図２の二値加算器の動作の第３の例を表３と図７とを参照して今度は記述して行く。これは簡単なカウンタ（計数用）回路としての回路の動作である。
【０１０４】
カウンタとして動作するためには、回路には二値ワードのシーケンスが供給されなければならず、各ワードは長さがＬビットスロットのものであり、単一光パルスだけを含んでいて、この場合はこれが第１のビットスロット内にある。加算器回路は効果的に二値の値をＸＯＲゲート出力３８に出力することになり、それが受領したこのフォーマットのワードの数を表わしている。
【０１０５】
この例では図７と表３に示すように、入力１２が４つの６ビットスロット長ワード（すなわちＬ＝６）のシーケンスを供給し、各ワードは第１のビットスロット内に単一の光パルスを有していて、それを第１のコンバイナ入力１４に供給する。
【０１０６】
【表３】
0004481490.tif 000004
【０１０７】
第１の二値ワードが入力１２から光コンバイナ１４の第１の入力１４にビットスロット１〜６の間に転送されるときは、この回路中には他の光パルスは存在しない。その結果、第１のワードはコンバイナ１３を経由してＡＮＤゲート１７に転送され、そこでは光パルスを何も含んでいない出力をＡＮＤゲート出力２０に発生することは図７と表３に示す通りである。
【０１０８】
第１のワードはまたＸＯＲゲート３５に転送され、そこではＸＯＲゲート出力にそのワードのコピィを発生する。これが遅延線３２に転送され、そこではＬビットスロット（すなわち６ビットスロット）に等しい時間遅延がもたらされて、そのワードが第２のＡＮＤゲート入力１９と第２のＸＯＲゲート入力３７とにビットスロット７〜１２の間に転送される。
【０１０９】
同時に、ビットスロット７〜１２の間に、第２の二値ワードが第１のコンバイナ入力１４に転送される。ここでもまた、第２のコンバイナ入力１５に何も光パルスが存在していない状態で、第２の二値ワードが第１のＡＮＤゲート入力１８と第１のＸＯＲゲート入力３６とに単に転送されることは表３と図７に示す通りである。
【０１１０】
ＸＯＲゲート３５は光ＸＯＲワードで第１と第２のワードの論理的ＸＯＲ組合せを表わすものを出力３８に発生し、ここには光パルスは何も含まれていない。
【０１１１】
同時に、ＡＮＤゲート１７は光ＡＮＤワードをＡＮＤゲート出力２０に発生し、それが第１と第２のワードの論理的ＡＮＤ組合せを表わしている。これが遅延線２２に転送され、（Ｌ＋１）ビットスロット（すなわち７ビットスロット）の時間間隔だけ遅れた後に、光ＡＮＤワードが第２のコンバイナ入力に向けて、ビットスロット１４〜１９の間に、転送される。
【０１１２】
第３の二値ワードがコンバイナ１３の第１の入力にビットスロット１３〜１８の間に受領されて、ビットスロット６〜１１の間に発生された光ＡＮＤワードと組合されて、組合せ光ワードを発生する。この組合せ光ワードは表３に示されるようにビットスロット１３〜１８の間にＡＮＤゲート１７とＸＯＲゲート３５の第１のゲート入力１８，３６に転送される。
【０１１３】
第２のゲート入力１９，３７はこの時間に供給される光パルスを何ももたないが、それは光ＸＯＲワードが何も光パルスをもたずにビットスロット７〜１２で発生されることによる。
【０１１４】
したがって、ＸＯＲゲート３５は光ＸＯＲワードを発生するが、これは第２のＸＯＲゲート入力３７に何も光パルスが存在しないので、組合せ光ワードのコピィである。この光ＸＯＲワードは遅延線３２に転送され、Ｌビットスロット（すなわち６ビットスロット）だけ遅延した後に第２のＡＮＤゲート入力１９と第２のＸＯＲゲート入力３７とにビットスロット１９〜２４の間に転送される。
【０１１５】
ＡＮＤゲートは光ＡＮＤワードで光パルスを含んでいないものを発生する。したがって、第２のコンバイナ入力１５にはビットスロット１９〜２４の間には光パルスは存在せず、この時間は第４の二値ワードが第１のコンバイナ入力１４で受領され、また第４の二値ワードが第１のゲート出力１８，３６に転送される。
【０１１６】
ビットスロット１９〜２４の間では、したがって、ＸＯＲゲート３５とＡＮＤゲート１７とはビットスロット１３〜１８の間に発生された光ＸＯＲワードと第４の二値ワードとを受領する。これらから、別なＡＮＤとＸＯＲ光ワードが発生されて、それぞれＡＮＤとＸＯＲゲート出力３８，２０からそれぞれ出力される。
【０１１７】
これらの別のワードはこれもまたそれぞれの遅延線３２，２２で遅延されて、第１と第２のＡＮＤとＸＯＲゲート入力１８，１９，３６，３７に戻される。
【０１１８】
入力１２から転送される別な二値ワードがなければ、光ＡＮＤワードが第１のＡＮＤゲート入力２０と第１のＸＯＲゲート入力３６とにビットスロット２６〜３１の間に転送される。他方では、光ＸＯＲワードは第２のゲート入力１９，３７にビットスロット２５〜３０の間に転送される。
【０１１９】
このプロセスは繰返されて、ＡＮＤゲート１７の出力２０に全Ｌビットスロット期間中何も光パルスがなくなるまで、すなわち、光ＡＮＤワードが図７と表３で示すようにビット期間３１〜３６の間何も光パルスを含まなくなるまで行なわれる。この時点で、光ＸＯＲワード出力でＸＯＲゲート出力３８からのものは光二値ワードで二値の値“１００”をもつものとなり、これが十進法の“４”を表わす。こうして、この回路は到来する二値ワードの数を計数し、二値ワードが所要のフォーマットを有する限り計数がされる。
【０１２０】
ここで注意しておきたいことは、現在の例では、計数できる最大の二値の値が“１１１１１１”（すなわち十進の“６３”）である点である。この制限は二値ワードが６ビットスロットしかもっていないために生じているものである。したがって、ビットスロットの数を増すことによって、計数できる最大値は増大する。数学的に表現すると、この回路が計数できる最大十進値は（２L −１）であり、ここでＬは光二値ワード内の光ビットスロットの数である。
【０１２１】
図２の二値加算器の動作の第４の例が表４に示されている。この場合には、この回路は再び単純なカウンタとして動作し、入力光二値ワードの最後のビットスロット内の単一の光パルスで動作する。したがって、図２の遅延線２２は（Ｌ−１）ビットスロット遅延によって置換えられる。
【０１２２】
【表４】
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【０１２３】
表４は表３と同じように解釈されるべきものであるが、違いはＡＮＤゲート出力２０からのＡＮＤワード出力が（Ｌ−１）ビットスロット（すなわち５ビットスロット）だけ第２のコンバイナ入力に転送される前に遅延されていることである。したがって、表４による動作は詳述しないこととする。
【０１２４】
ここでもまた回路のリセットは光ビットスロットウィンドウの使用により達成できて、各光ビットスロットは光パルスを含んでおらず、図５と６とを参照して記述したところと同様である。
【０１２５】
この発明の第２の実施例は図８に模式的に示してあり、ここではこの代替設計のために使用された論理ゲートの構成を模式的に示している。図８の部品で図４のものと同一のものは１００を加えたのと等しい参照番号で示してある。
【０１２６】
図８に示すように、この加算器はＡＮＤゲート１１７とＸＯＲゲート１３５とを含んでいる。ＡＮＤゲート出力１２０は遅延線１２２（Ｌ＋１ビットスロット遅延を導入する）を経由して第１のＡＮＤゲート入力１１８と第１のＸＯＲゲート入力１３６とに接続されている。ＸＯＲゲート出力１３８は遅延線１３２（Ｌビットスロット遅延を導入する）を経由して第２のＡＮＤゲート入力１１９と第２のＸＯＲゲート入力１３７とに接続されている。入力１１２は加えるべきワードを供給するものであり、第１のＡＮＤゲート入力１１８と第１のＸＯＲゲート入力１３６とに接続されている。
【０１２７】
図４と図８とを比較すると、図８は図４の装置と似ているが、光コンバイナ１３は取除かれている。図３での光パルスの調査は光コンバイナ１３はこの動作の際にいずれかの光パルスを組合せることは実際には必要ないことを示しており、それは主として第２の二値ワードが供給された後にはコンバイナ入力１４によって受領される光パルスが存在しないことが原因となっている。したがって、この加算器にとってコンバイナ１３なしに機能することは２つだけの二値ワードがコンバイナ入力１４に供給されている限り可能ということになる。
【０１２８】
それ故に、図８は、表１と図３とに関して記述した例でのように２つの二値数を加えるための加算器として使用できる適切な装置構成の例を示している。
【０１２９】
評価できると思うが、もし遅延線１２２が（Ｌ−１）ビットスロット遅延線により置換えられると、図８の装置は表２で設定した例と同じやり方で二値加算器として使用できる。
【０１３０】
図９はこの発明の第３の実施例による二値加算器で使用される論理ゲートの構成の模式図を示す。
【０１３１】
この発明のこの実施例では、光ＸＯＲワードと光ＡＮＤワードを繰返し発生するために帰還使用することが光ＡＮＤゲートとＸＯＲゲート対２０１，２０２，２０３，２０４のシーケンスによって置換されている。
【０１３２】
各対２０１，２０２，２０３，２０４は同一であるので、したがって、その１つだけが図９を参照して記述される。ＡＮＤ／ＸＯＲ対２０１はＡＮＤゲート２１７とＸＯＲゲート２３５とを含む。ＡＮＤゲート２１７とＸＯＲゲート２３５の第１のゲート入力２１８，２３６は一緒に第１のワード入力ポート２１０に接続され、これが加算される第１のワードを受領する。第２のゲート入力２１９，２３７でＡＮＤゲート２１７とＸＯＲゲート２３５のものはまた一緒に第２のワード入力ポート２１０に接続され、そこで加算される第２のワードを受領する。
【０１３３】
ＡＮＤゲート出力２２０は遅延線２２２（これは（Ｍ＋１）ビットスロット遅延を導入している）を経由して出力ポート２１２に接続されていて、またＸＯＲゲート出力２３８は遅延線２３２（これはＭビットスロット遅延を導入している）を経由して出力ポート２１３に接続されている。
【０１３４】
各ＡＮＤ／ＸＯＲ対は第１と第２の入力ポート２１０，２１１で同時に受領した第１と第２の二値ワードについて演算をして論理的ＡＮＤを表わしている光ワードをＡＮＤゲート出力２２０で発生し、また論理的ＸＯＲを表わしている光ワードをＸＯＲゲート出力２３８で発生するようにしている。光ＡＮＤワードと光ＸＯＲワードとのそれぞれ第１と第２の出力ポート２１２，２１３に向けたものは、（Ｍ＋１）とＭのビットスロットだけそれぞれ遅延されて、光ＡＮＤワードは光ＸＯＲワードに対して１ビットスロット余計に遅延されている。これらのワードはそれぞれ次のＡＮＤ／ＸＯＲゲート対２０２の第と第２のポート２１０，２１１に向けて出力される。
【０１３５】
したがってこの装置は、図８の装置のように機能し、そこでは帰還プロセスが後続のＡＮＤ／ＸＯＲゲート対への転送に置換っている。十分な数のＡＮＤ／ＸＯＲゲート対がシーケンスとして用意されることを確保することによって、ＡＮＤゲート出力は最終的には光パルスを何も含まなくなり、この場合には光ＸＯＲワードでそれぞれのＸＯＲゲートで発生されたものが第１と第２のワードの二値和となっている。必要とされるＡＮＤ／ＸＯＲゲートの数はしかしながら予め定めることができず、したがってこの設計は正しい答が発生されるように十分なＡＮＤ／ＸＯＲゲート対を必要とする。しかしながら、各ＡＮＤ／ＸＯＲゲート対からの光ＡＮＤワード出力を監視することによって、どのＡＮＤ／ＸＯＲゲート対が第１と第２のワードの二値和を表わしている光ＸＯＲワードを生成するかを判断することは可能である。
【０１３６】
帰還ループなしでは、この装置のリセット動作は自動的であり、結果が一旦生成されると回路内には何も光パルスは残らない。さらに、遅延線にとっての要件は遅延線が出力ワードを遅延させるのは、光ＡＮＤワードがＸＯＲワードに対して１ビットスロットだけオフセットしているというものでなければならないとするだけのことであるから、遅延時間の全体長は減縮してもよい。
【０１３７】
したがって例えば、もし図２の回路が使用されるとして、大きな数のビットスロットＬに対しては、ワードの転送は帰還当りＬビットスロットだけ遅れている。しかし図９の設計では、転送はＭビットスロットだけ遅れているだけであり、ここでＭ＜＜Ｌと制御できるのであるから、それにより処理時間を低減することになる。
【０１３８】
しかしながら、高ビットレートで単一ビット遅延を達成するのはむづかしいのであるからＭ＞１という値を維持することが好ましい。したがって、（Ｍ＋１）ビットスロット遅延とＭビットスロット遅延を用いることによって、１ビットスロットの相対的なオフセットが便利にも得ることができる。
【０１３９】
ここでもまた、（Ｍ−１）ビットスロット遅延を（Ｍ＋１）ビットスロット遅延に代って使用でき、その条件は二値ワードの正しいフォーマットが使用されることとしている。
【０１４０】
この発明の第３の実施例で記述した光ＡＮＤ／ＸＯＲゲート対のシーケンスを、この発明の第１の実施例の帰還システムに接続することが代替の可能性となっている。これは前の計算が第１の実施例による帰還システムによって完了されつつある間に、このシステムがＡＮＤ／ＸＯＲゲート対のシーケンス内で２つの二値ワードを加算し始めることを可能とする。さらにまた、ＡＮＤ／ＸＯＲゲート対の数が減らすことができて、それでいてなお第１と第２光ワードの二値和が決定できるようにしている。
【図面の簡単な説明】
【図１】  遅延線の模式図（図１(a)）、光コンバイナの模式図（図１(b)）、全光式非線形ゲートの模式図（図１(c)）、光パルス源の模式図（図１(d)）。
【図２】  この発明による二値加算器の模式図。
【図３】  図２の二値加算器の周辺のいくつかの点における光パルスの存在を示すビットスロット時間ラインを示す図。
【図４】  図２の二値加算器で使用される論理ゲートの構成の模式図。
【図５】  ウィンドウ発生器に接続された図２の二値加算器を含むリセット可能な加算器を示す模式図。
【図６】  図５のウィンドウ発生器の周辺のいくつかの点における光パルスの存在を示すビットスロット時間ラインを示す図。
【図７】  別の入力パルス流についての、図２の二値加算器の周辺のいくつかの点に向けた光パルスの存在を示すビットスロット時間ラインを示す図。
【図８】  この発明の第２の実施例による二値加算器で使用される論理ゲートの構成の模式図。
【図９】  この発明の第３の実施例による加算器で使用される論理ゲートの構成の模式図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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