(57)【特許請求の範囲】
【請求項１】
ホールデットカスコード接続された複数の第１導電型トランジスタを有する第１能動負荷と、ホールデットカスコード接続された複数の第２導電型トランジスタを有する第２能動負荷とを備える第１入力差動段回路と、
第１出力段回路と、
第２出力段回路と、
前記第１又は第２出力段回路の入力の一方を選択して、前記第１入力差動段回路の出力に接続する第１スイッチ回路と、
を具備し、
前記第１入力差動段回路には、正極性電圧と負極性電圧の一方と、前記選択された出力段回路から出力されるシングルエンド信号とが入力され、
前記第１入力差動段回路は、前記正極性電圧と前記負極性電圧の一方に応じて、互いに異なる信号レベルの２つの第１入力段出力信号を出力し、
前記第１出力段及び前記第２出力段のそれぞれは、前記第１スイッチ回路を介して前記第１能動負荷と前記第２能動負荷に接続され、前記第１能動負荷と前記第２能動負荷から前記２つの第１入力段出力信号が入力され、
前記選択された出力段回路は、前記２つの第１入力段出力信号に基づいた前記シングルエンド信号を液晶表示パネルにおける容量性負荷に出力する
液晶表示パネル駆動用ドライバ。
【請求項２】
請求項１に記載の液晶表示パネル駆動用ドライバにおいて、
前記第１スイッチ回路は、前記第１入力差動段回路に入力される電圧の極性の反転に同期して、前記第１入力差動段回路に接続する出力段回路を前記第１又は第２出力段回路の他方に切り替える
液晶表示パネル駆動用ドライバ。
【請求項３】
請求項１又は２に記載の液晶表示パネル駆動用ドライバにおいて、
ホールデッドカスコード接続された複数のトランジスタによる能動負荷を備えた第２入力差動段回路を更に具備し、
前記第１スイッチ回路は、前記第１入力差動段回路又は前記第２入力差動段回路の出力の一方を前記第１出力段回路の入力に接続し、他方を前記第２出力段回路の入力に接続し、
前記第２入力差動段回路は、前記正極性電圧と前記負極性電圧の他方に応じて、互いに異なる信号レベルの２つの第２入力段出力信号を出力し、
前記第２入力差動段回路に接続された出力段回路は、前記２つの第２入力段出力信号に基づいたシングルエンド信号を前記液晶表示パネルにおける前記容量性負荷と異なる他の容量性負荷に出力する
液晶表示パネル駆動用ドライバ。
【請求項４】
請求項３に記載の液晶表示パネル駆動用ドライバにおいて、
前記第１入力差動段回路又は前記第２入力差動段回路の一方と、前記第１出力段回路の出力端子とを接続し、他方と前記第２出力段回路の出力端子に接続する第２スイッチ回路を更に具備し、
前記第１スイッチ回路を介して前記第１入力差動段回路に接続された出力段回路と、前記第１入力差動段回路とによって電圧フォロワ接続されたアンプ回路が形成され、
前記第１スイッチ回路を介して前記第２入力差動段回路に接続された出力段回路と前記第２入力差動段回路とによって電圧フォロワ接続されたアンプ回路が形成される
液晶表示パネル駆動用ドライバ。
【請求項５】
請求項３に記載の液晶表示パネル駆動用ドライバにおいて、
前記第１入力差動段回路と前記第２入力差動段回路には、第１電圧範囲の電源電圧が供給され、
前記第１出力段回路には、前記第１電圧範囲よりも小さい第２電圧範囲の電源電圧が供給され、
前記第２出力段回路には、前記第１電圧範囲よりも小さい第３電圧範囲の電源電圧が供給される
液晶表示パネル駆動用ドライバ。
【請求項６】
請求項５に記載の液晶表示パネル駆動用ドライバにおいて、
前記第１入力差動段回路及び前記第２入力差動段回路には、第１電圧と第２電圧とが電源電圧として供給され、
前記第１出力段回路には、前記第１電圧と前記第２電圧より高い第３電圧とが電源電圧として供給され、
前記第２出力段回路には、前記第１電圧より低い第４電圧と前記第２電圧とが電源電圧として供給される
液晶表示パネル駆動用ドライバ。
【請求項７】
請求項６に記載の液晶表示パネル駆動用ドライバにおいて、
前記第３電圧と前記第４電圧は等しい
液晶表示パネル駆動用ドライバ。
【請求項８】
請求項７に記載の液晶表示パネル駆動用ドライバにおいて、
前記第３電圧と前記第４電圧は、前記第１電圧と前記第２電圧の中間電圧である
液晶表示パネル駆動用ドライバ。
【請求項９】
請求項３から８のいずれか１項に記載の液晶表示パネル駆動用ドライバにおいて、
前記第１入力差動段回路及び前記第２入力差動段回路は、レイル・ツー・レイル動作する
液晶表示パネル駆動用ドライバ。
【請求項１０】
請求項１から９のいずれか１項に記載の液晶表示パネル駆動用ドライバにおいて、
前記第１出力段回路及び前記第２出力段回路のそれぞれは、ホールデットカスコード接続された第１導電型のゲート接地トランジスタと、ホールデットカスコード接続された第２導電型のゲート接地トランジスタとを備え、
前記第１導電型のゲート接地トランジスタのソースは、前記第１スイッチ回路を介して前記第１能動負荷を形成する第１導電型のトランジスタのドレインに接続され、前記第２導電型のゲート接地トランジスタのソースは、前記第１スイッチ回路を介して前記第２能動負荷を形成する第２導電型のトランジスタのドレインに接続される
液晶表示パネル駆動用ドライバ。
【請求項１１】
請求項１０に記載の液晶表示パネル駆動用ドライバにおいて、
前記第１入力差動段回路は、
前記第１能動負荷に接続される第２導電型の差動対トランジスタと、前記第２能動負荷に接続される第１導電型の差動対トランジスタとを更に備える
液晶表示パネル駆動用ドライバ。
【請求項１２】
請求項１から１１のいずれか１項に記載の液晶表示パネル駆動用ドライバと、
階調電圧発生回路から出力された基準電圧を、表示信号に応じて前記表示パネル駆動用ドライバに出力するデジタルアナログコンバータと、
前記デジタルアナログコンバータからの出力に応じて前記表示パネル駆動用ドライバからの前記シングルエンド信号によって駆動される画素容量を備える表示パネルと、
を具備する
液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネル駆動用ドライバ、及び表示パネル駆動用ドライバを備える表示装置に関する。
【背景技術】
【０００２】
最近の薄型フラット表示パネルの動向は、大型化の方向に進んでいる。特にテレビの分野では液晶パネルでさえも１００インチを越えるものまで出現している。今後、この傾向は変わることはないと思われる。一方、液晶パネルの大型化に伴ってＴＦＴ＿ＬＣＤ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）のデータ線に対する負荷は増大するため、これを駆動するＬＣＤドライバのアンプで消費される電力量は大きくなる傾向にある。
【０００３】
又、ＬＣＤドライバの使用個数を減らすために、１チップの出力数は増大している。このため、１チップの消費電力が増加し、ＬＣＤドライバ全体としての消費電力は増大する。消費電力の増大は、チップの温度が異常に高くなるという問題を発生させる原因となっている。
【０００４】
このため、ＬＣＤドライバにおける消費電力を減少させる技術が求められている。特に、ＬＣＤドライバ内には多くのアンプ（演算増幅器）が使用されているため、アンプにおける消費電力を減少させることによって、ＬＣＤドライバ全体の消費電力を大きく減少させることができる。
【０００５】
消費電力を低減させることを目的とした演算増幅器が例えば、特開２００２−１７５０５２に記載されている（特許文献１参照）。図１から図３を参照して、従来技術による演算増幅器を説明する。図１は、従来技術による演算増幅器回路の構成を示す図である。
【０００６】
図１を参照して、従来技術による演算増幅器回路は、正電源電圧（ＶＤＤ）及び負電源電圧（ＶＳＳ）が供給された差動型入力段回路１４０、２４０、及び駆動段回路１３０、２３０、スイッチ回路３０、４０、５０、６０、ＰＭＯＳトランジスタＭＰ１８０、ＭＰ２８０、ＮＭＯＳトランジスタＭＮ１８０、ＭＮ２８０を具備する。
【０００７】
駆動段回路１３０は、ＰＭＯＳトランジスタＭＰ１８０及びＮＭＯＳトランジスタＭＮ１８０のドレインを介して出力端子１１０に接続される。同様に、駆動段回路２３０は、ＰＭＯＳトランジスタＭＰ２８０及びＮＭＯＳトランジスタＭＮ２８０のドレインを介して出力端子２１０に接続される。ＰＭＯＳトランジスタＭＰ１８０のソースには正電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタＭＮ１８０のソースには、正電源電圧の１／２（ＶＤＤ／２）が供給される。又、ＰＭＯＳトランジスタＭＰ２８０のソースには正電源電圧の１／２（ＶＤＤ／２）が供給され、ＮＭＯＳトランジスタＭＮ２８０のソースには負電源電圧ＶＳＳが供給される。
【０００８】
スイッチ回路３０は、スイッチＳＷ３０１〜ＳＷ３０４を備え、出力端子１１０、２１０と奇数端子３１０及び偶数端子３２０との間に接続を制御する。スイッチ回路４０は、スイッチＳＷ４０１〜ＳＷ４０４を備え、端子４１０、４２０と差動型入力段回路１４０、２４０における入力端子１２０、２２０との接続を制御する。ここで、端子４１０には正ＤＡＣ（デジタルアナログコンバータ）から正極性電圧ＩＮＰが入力され、端子４２０には、負ＤＡＣから負極性電圧ＩＮＮが入力される。スイッチ回路５０は、スイッチＳＷ５０１〜ＳＷ５０４は、差動型入力段回路１４０、２４０と駆動段回路１３０、２３０との間の接続を制御する。スイッチ回路６０は、ＳＷ６０１〜ＳＷ６０４を備え、出力端子１１０、２１０と、差動型入力段回路１４０、２４０における入力端子１２１、２２１との接続を制御する。
【０００９】
従来技術による演算増幅器回路は、スイッチ回路３０〜６０によって、奇数端子３１０及び偶数端子３２０を駆動するアンプ回路の構成を変更することができる。詳細には、スイッチＳＷ３０１、ＳＷ３０３、ＳＷ４０１、ＳＷ４０３、ＳＷ５０１、ＳＷ５０３、ＳＷ６０１、ＳＷ６０３がオン状態、スイッチＳＷ３０２、ＳＷ３０４、ＳＷ４０２、ＳＷ４０４、ＳＷ５０２、ＳＷ５０４、ＳＷ６０２、ＳＷ６０４がオフ状態となるパタン１と、その逆のパタン２とが切り替えられる。パタン１の場合、正ＤＡＣからの正極性電圧ＩＮＰは、差動型入力段回路１４０と駆動段回路１３０とで形成されるアンプ回路に入力され、出力端子１１０からの出力は、奇数出力Ｖｏｄｄとして奇数端子３１０に出力される。この際、負ＤＡＣからの負極性電圧ＩＮＮは、差動型入力段回路２４０と駆動段回路２３０とで形成されるアンプ回路に入力され、出力端子２１０からの出力は、偶数出力Ｖｅｖｅｎとして偶数端子３２０に出力される。一方、パタン２の場合、正ＤＡＣからの正極性電圧ＩＮＰは、差動型入力段回路２４０と駆動段回路１３０とで形成されるアンプ回路に入力され、出力端子１１０からの出力は、偶数出力Ｖｅｖｅｎとして偶数端子３２０に出力される。この際、負ＤＡＣからの負極性電圧ＩＮＮは、差動型入力段回路１４０と駆動段回路２３０とで形成されるアンプ回路に入力され、出力端子２１０からの出力は、奇数出力Ｖｏｄｄとして奇数端子３１０に出力される。
【００１０】
以上のように、従来技術による演算増幅器回路は動作し、奇数端子３１０、偶数端子３２０に接続された容量性負荷を駆動する。この際、差動型入力段回路１４０、２４０と駆動段回路１３０、２３０は、正電源電圧ＶＤＤ〜負電源電圧ＶＳＳの電圧範囲で動作し、出力トランジスタであるＰＭＯＳトランジスタＭＰ１８０、ＭＰ２８０、ＮＭＯＳトランジスタＭＮ１８０、ＭＮ２８０は、それぞれ正電源電圧ＶＤＤ〜ＶＤＤ／２、ＶＤＤ／２〜ＶＳＳの電圧範囲で動作する。これにより、出力段で消費する消費電力を約半分にすることが可能となる。
【００１１】
図２は従来技術による差動型入力段回路１４０の構成を示す図である。図２を参照して、差動型入力段回路１４０は、ソースに正電源電圧ＶＤＤが供給されるＰＭＯＳトランジスタＭＰ１０３、ＭＰ１０４、ＭＰ１０５、ＭＰ１０６、ソースに負電源電圧ＶＳＳが供給されるＮＭＯＳトランジスタＭＮ１０３、ＭＮ１０４、ソースが定電流源Ｉ１０１を介して負電源（ＶＳＳ）に接続されるＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２、ソースが定電流源Ｉ１０２を介して正電源（ＶＤＤ）に接続されるＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２を備える。
【００１２】
ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２は差動対を形成し、ＮＭＯＳトランジスタＭＮ１０３、ＭＮ１０４は、その能動負荷を形成する。又、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２は差動対を形成する。ＰＭＯＳトランジスタＭＰ１０４、ＭＰ１０５と、ＮＭＯＳトランジスタＭＮ１０４、ＭＮ１０５はそれぞれカレントミラー回路を形成し、これらの出力は、ＮＭＯＳトランジスタＭＮ１０３、ＭＮ１０４のドレインに接続される。更に、入力端子１２０は、ＮＭＯＳトランジスタＭＮ１０１及びＰＭＯＳトランジスタＭＰ１０１のゲートに接続され、入力端子１２１は、ＮＭＯＳトランジスタＭＮ１０２及びＰＭＯＳトランジスタＭＰ１０２のゲートに接続される。又、ＮＭＯＳトランジスタＭＮ１０４及びＰＭＯＳトランジスタＭＰ１０６のドレインは、端子１２３を介してスイッチＳＷ５０１、ＳＷ５０２に接続される。
【００１３】
このような構成により、入力端子１２０、１２１に入力された差動入力信号は、シングル変換され、端子１２３から出力される。差動型入力段回路２４０も同様な構成及び動作である。ただし、入力端子１２０、１２１、端子１２３、スイッチＳＷ５０１、ＳＷ５０２はそれぞれ、入力端子２２０、２２１、端子２２３、スイッチＳＷ５０３、ＳＷ５０４に読み替える。
【００１４】
図３は、従来技術による駆動段回路１３０の構成を示す図である。図３を参照して、駆動段回路１３０は、ソースに正電源電圧ＶＤＤが供給されるＰＭＯＳトランジスタＭＮＰ１０７〜ＭＰ１０９、ソースに負電源電圧ＶＳＳが供給されるＮＭＯＳトランジスタＭＮ１０５、ＰＭＯＳトランジスタＭＰ１１０、負電源電圧ＶＳＳが供給される定電流源１０３、１０４を備える。ＮＭＯＳトランジスタＭＮ１０５のゲートは、端子１３１を介してスイッチＳＷ５０１、ＳＷ５０２に接続され、ドレインは、ＰＭＯＳトランジスタＭＰ１０７のドレインに接続される。ＰＭＯＳトランジスタＭＰ１０７は、ＰＭＯＳトランジスタＭＰ１０８、ＭＰ１０９のそれぞれとカレントミラー回路を形成する。ＰＭＯＳトランジスタＭＰ１０８のドレインは、ＰＭＯＳトランジスタＭＰ１１０を介して定電流源１０３に接続される。ＰＭＯＳトランジスタＭＰ１１０のゲートは、ＰＭＯＳトランジスタＭＰ１８０のゲートに接続される。ＰＭＯＳトランジスタＭＰ１０９のドレインは、ＮＭＯＳトランジスタＭＰ１８０のゲート及び定電流源１０４に接続される。
【００１５】
このような構成により、駆動段回路１３０では、端子１３１からの入力電圧をＮチャンネルＭＯＳトランジスタＭＮ１０５で受け、その出力によって、ＰＭＯＳトランジスタＭＰ１８０及びＮＭＯＳトランジスタＭＮ１８０を駆動する。すなわち、端子１３１からの入力信号に従ったコンポジット出力信号が端子１１０に出力される。駆動段回路２３０も同様な構成及び動作である。ただし、ＰＭＯＳトランジスタＭＰ１８０、ＮＭＯＳトランジスタＭＮ１８０、端子１３１、スイッチＳＷ５０１、ＳＷ５０３はそれぞれ、ＰＭＯＳトランジスタＭＰ２８０、ＮＭＯＳトランジスタＭＮ２８０、端子２３１、スイッチＳＷ５０２、ＳＷ５０４に読み替える。
【特許文献１】特開２００２−１７５０５２
【発明の開示】
【発明が解決しようとする課題】
【００１６】
差動型入力段回路１４０（２４０）では、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２による差動対が動作する時の電流経路上のトランジスタ数と、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２による差動対が動作する時の電流経路上のトランジスタ数は異なる。このため、駆動段回路１３０、２３０の出力特性の対称性は失われる。ここで、出力特性の対称性とは、出力パルスの立ち上がり時間と立ち下がり時間の差が小さい場合、対称性が良好であるとし、立ち上がり時間と立ち下がり時間の差が大きい場合、対称性が悪いとする。例えば、図４を参照して、奇数端子３１０（偶数端子３２０）に出力される正極性出力信号ＯＵＴＰにおけるパルスの立ち上がり時間Ｔｒ１と立ち下がり時間Ｔｆ１は、異なる値を示す。このような非対称のパルス形状の出力信号によって容量性負荷が駆動される場合、容量性負荷に対する充放電特性が悪くなる。このような演算増幅器回路はＬＣＤドライバの仕様を満たさない場合がある。
【００１７】
又、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２による差動対が動作するとき、カレントミラー回路を構成するトランジスタ間の相対精度が加算されるため、オフセット電圧は大きくなる。このことは、ＬＣＤドライバとして本回路を使用した時に、偏差という項目の特性が悪いものとなる場合がある。
【００１８】
更に、駆動段回路１３０におけるＰＭＯＳトランジスタＭＰ１０９のドレイン−ソース間の電圧と、駆動段回路２３０におけるＰＭＯＳトランジスタＭＰ２０９のドレイン−ソース間の電圧とでは約ＶＤＤ／２分の電圧差がある。この電圧差とトランジスタの五極管領域における出力抵抗によって、ＰＭＯＳトランジスタＭＰ１０９、ＭＰ２０９のそれぞれのドレイン電流は異なった値となる。すなわち駆動段回路１３０と駆動段回路２３０は異なる出力特性を示す。
【課題を解決するための手段】
【００１９】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００２０】
本発明による表示パネル駆動用ドライバ（演算増幅器回路（１００））は、第１入力差動段回路（１４）と、第１出力段回路（１３）と、第２出力段回路（２３）と、第１スイッチ回路（５）とを具備する。第１入力差動段回路（１４）は、正極性電圧（ＩＮＰ）と負極性電圧（ＩＮＮ）の一方に応じた２つの第１入力段出力信号（Ｖｓｉ１１、Ｖｓｉ１２）を出力する。第１スイッチ回路（５）は、第１出力段回路（１３）及び第２出力段回路（２３）の一方を選択して、第１入力差動段回路（１４）に接続する。第１入力差動段回路（１４）に選択接続された出力段回路は、第１入力差動段回路（１４）からの２つの第１入力段出力信号（Ｖｓｉ１１、Ｖｓｉ１２）に基づいたシングルエンド信号を出力し、表示パネル（９０２）における容量性負荷（７０）を駆動する。第１スイッチ回路（５）は、２つの第１入力段出力信号の入出力端を境界として、第１入力差動段回路（１４）と出力段回路（１３、２３）との接続を切り替えている。このため、出力段回路（１３、２３）からのシングルエンド信号の立ち上がり時間と立ち下がり時間が等しくなり、対称性の良好なパルスを形成する。
【００２１】
本発明によれば、パルス形状が対称的なアンプ出力となるため、容量性負荷に対する充放電特性が良好となる。このため、本発明による演算増幅器回路（１００）は、表示パネル上の容量性負荷（画素容量）を駆動するドライバに搭載されることが好ましい。
【発明の効果】
【００２２】
本発明によれば、出力特性の対称性が良好なアンプ出力によって、表示パネル駆動用ドライバの駆動特性を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００２４】
図５は本発明による演算増幅器回路１００の実施の形態における電源構成を示した回路図である。図５を参照して、本発明による演算増幅器回路１００は、正極性Ｄ／Ａ（デジタルアナログ）コンバータ（以下、正ＤＡＣと称す）から出力された正極性電圧の入力信号ＩＮＰ、及び負極性Ｄ／Ａコンバータ（以下、負ＤＡＣと称す）から出力された負極性電圧の入力信号ＩＮＮを増幅して、ＬＣＤパネル内の容量性負荷を駆動するＬＣＤドライバに好適に利用される。
【００２５】
本発明による演算増幅器回路１００は、入力差動段回路１４、２４、出力段回路１３、２３、スイッチ回路３、４、５、６を具備する。以下、入力差動段回路１４、２４を差動段１４、２４と称す。又、出力段回路１３は正専用出力段１３、出力段回路２３は負専用出力段２３と称す場合がある。
【００２６】
スイッチ回路４は、スイッチＳＷ４１〜ＳＷ４４を備え、端子４１、４２と入力差動段回路１４、２４における入力端子１２、２２との接続を制御する。ここで、端子４１には正ＤＡＣから正極性電圧ＩＮＰが入力され、端子４２には、負ＤＡＣから負極性電圧ＩＮＮが入力される。
【００２７】
差動段１４は、スイッチ回路４を介して入力される入力信号Ｖｉｎ１（正極性電圧ＩＮＰ又は負極性電圧ＩＮＮ）に応じた大きさにレベルシフトされた同相の２つの入力段出力信号Ｖｓｉ１１、Ｖｓｉ１２をスイッチ回路５に出力する。ここで、差動段１４は入力段出力端子５１、５２を介してスイッチ回路５に接続される。入力段出力信号Ｖｓｉ１１は入力段出力端子５１に出力され、入力段出力信号Ｖｓｉ１２は入力段出力端子５２に出力される。差動段２４は、スイッチ回路４を介して入力される入力信号Ｖｉｎ２（正極性電圧ＩＮＰ又は負極性電圧ＩＮＮ）に応じた大きさにレベルシフトされた同相の２つの入力段出力信号Ｖｓｉ２１、Ｖｓｉ２２をスイッチ回路５に出力する。ここで、差動段２４は入力段出力端子５３、５４を介してスイッチ回路５に接続される。入力段出力信号Ｖｓｉ１１は入力段出力端子５３に出力され、入力段出力信号Ｖｓｉ１２は入力段出力端子５４に出力される。差動段１４、２４は、負電源電圧ＶＳＳ（例えばＧＮＤ電位）と正電源電圧ＶＤＤとの間の電圧範囲（第１電源電圧範囲）で動作する。
【００２８】
スイッチ回路５は、スイッチＳＷ５１〜ＳＷ５８を備える。スイッチＳＷ５１、ＳＷ５３は、差動段１４の入力段出力端子５１、５２と、正専用出力段１３の出力段入力端子６１、６２との接続を制御する。スイッチＳＷ５２、ＳＷ５４は、差動段１４の入力段出力端子５１、５２と、負専用出力段２３の出力段入力端子６３、６４との接続を制御する。スイッチＳＷ５５、ＳＷ５７は、差動段２４の入力段出力端子５３、５４と、負専用出力段２３の出力段入力端子６３、６４との接続を制御する。スイッチＳＷ５６、ＳＷ５８は、差動段２４の入力段出力端子５３、５４と、正専用出力段１３の出力段入力端子６１、６２との接続を制御する。
【００２９】
正専用出力段１３は、２つの出力段入力端子６１、６２を介してスイッチ回路５に接続される。正専用出力段１３は、スイッチ回路５を介して接続された入力差動段回路から、出力段入力端子６１、６２に入力される２つの入力段出力信号に応じたシングルエンド信号を端子１１に出力する。負専用出力段２３は、２つの出力段入力端子６３、６４を介してスイッチ回路５に接続される。負専用出力段２３は、スイッチ回路５を介して接続された入力差動段回路から出力段入力端子６３、６４に入力される２つの入力段出力信号に応じたシングルエンド信号を端子２１に出力する。
【００３０】
又、正専用出力段１３は、電源電圧ＶＭＬと正電源電圧ＶＤＤとの間の電圧範囲（第２電圧範囲）で動作し、負専用出力段２３は、負電源電圧ＶＳＳと電源電圧ＶＭＨと間の電圧範囲（第３電圧範囲）で動作する。電源電圧ＶＭＬは、負電源電圧ＶＳＳ（ＧＮＤ）より高い電圧であり、電源電圧ＶＭＨは、正電源電圧ＶＤＤより低い電圧である。又、電源電圧ＶＭＬは、負電源電圧ＶＳＳと正電源電圧ＶＤＤの中間電圧（ＶＤＤ−ＶＳＳ）／２以下とすることが好ましい。負電源電圧ＶＳＳが接地電位ＧＮＤに設定される場合、電源電圧ＶＭＬは、正電源電圧ＶＤＤの半分（ＶＤＤ／２）以下の電圧値であることが好ましい。又、電源電圧ＶＭＨは、負電源電圧ＶＳＳと正電源電圧ＶＤＤの中間電圧（ＶＤＤ−ＶＳＳ）／２以上とすることが好ましい。負電源電圧ＶＳＳが接地電位ＧＮＤに設定される場合、電源電圧ＶＭＨは、正電源電圧ＶＤＤの半分（ＶＤＤ／２）以上の電圧値であることが好ましい。更に、電源電圧ＶＭＬと電源電圧ＶＭＨは、中間電位（ＶＤＤ／２）に近傍の電圧であることが好ましい。
【００３１】
スイッチ回路６は、ＳＷ６１〜ＳＷ６４を備え、アンプ回路として機能するとき反転入力端子として機能する入力差動段回路１４、２４の入力端子と、出力端子１１、２１との接続を制御する。
【００３２】
スイッチ回路３は、スイッチＳＷ３１〜ＳＷ３４を備え、出力端子１１、２１と奇数端子３１及び偶数端子３２との間に接続を制御する。奇数端子３１、偶数端子３２は、それぞれＬＣＤパネルにおけるドレインラインに接続される。ドレインラインを介して奇数端子３１に接続された図示しない容量性負荷（画素容量）は、スイッチ回路３を介して出力される奇数出力Ｖｏｄｄによって駆動される。ドレインラインを介して偶数端子３２に接続された図示しない容量性負荷（画素容量）は、スイッチ回路３を介して出力される偶数出力Ｖｅｖｅｎによって駆動される。スイッチ回路３によって、奇数端子３１、偶数端子３２のそれぞれに出力される奇数出力Ｖｏｄｄ、偶数出力ｅｖｅｎの極性が切り替わり、ＬＣＤパネルの焼付けが防止される。
【００３３】
スイッチ３〜６によって差動段１４、２４と出力段１３、２３はアンプ回路を形成する。本発明による演算増幅器回路１００は、スイッチ回路３〜６による接続の組み合せを変更することで、奇数端子３１及び偶数端子３２を駆動するアンプ回路の構成を変更することができる。詳細には、スイッチＳＷ３１、ＳＷ３３、ＳＷ４１、ＳＷ４３、ＳＷ５１、ＳＷ５３、ＳＷ５７、ＳＷ５５、ＳＷ６１、ＳＷ６３がオン状態、スイッチＳＷ３２、ＳＷ３４、ＳＷ４２、ＳＷ４４、ＳＷ５２、ＳＷ５４、ＳＷ５６、ＳＷ５８、ＳＷ６２、ＳＷ６４がオフ状態となるパタン１と、オン・オフの状態がその逆のパタン２とが切り替えられる。パタン１と、パタン２とは、演算増幅器回路１００に対する入力電圧（出力電圧）の極性の反転に同期して切り替えられることが好ましい。
【００３４】
パタン１の場合、電圧フォロワ接続された第１正専用アンプ回路が、差動段１４と正専用出力段１３とによって形成され、電圧フォロワ接続された第１負専用アンプ回路が、差動段２４と負専用出力段２３とによって形成される。この際、正ＤＡＣからの正極性電圧ＩＮＰは、第１正専用アンプ回路の非反転入力端子（入力端子１２）に入力され、出力端子１１からの出力は、奇数出力Ｖｏｄｄとして奇数端子３１に出力される。又、負ＤＡＣからの負極性電圧ＩＮＮは、第１正専用アンプ回路の非反転入力端子（入力端子２２）に入力され、出力端子２１からの出力は、偶数出力Ｖｅｖｅｎとして偶数端子３２に出力される。
【００３５】
一方、パタン２の場合、電圧フォロワ接続された第２正専用アンプ回路が、差動段２４と正専用出力段１３とによって形成され、電圧フォロワ接続された第２負専用アンプ回路が、差動段１４と負専用出力段２３とによって形成される。この際、正ＤＡＣからの正極性電圧ＩＮＰは、第２正専用アンプ回路の非反転入力端子（入力端子２２）に入力され、出力端子１１からの出力は、偶数出力Ｖｅｖｅｎとして偶数端子３２に出力される。又、負ＤＡＣからの負極性電圧ＩＮＮは、第２負専用アンプ回路の非反転入力端子（入力端子１２）に入力され、出力端子２１からの出力は、奇数出力Ｖｏｄｄとして奇数端子３１に出力される。
【００３６】
本発明による正専用出力段１３、負専用出力段２３は、それぞれ正電源電圧ＶＤＤ〜ＶＤＤ／２、ＶＤＤ／２〜ＶＳＳの電圧範囲で動作する。これにより、出力段で消費する消費電力を約半分にすることが可能となる。
【００３７】
又、本発明では、アンプ回路に用いられる入力差動段回路は、電圧の極性が変わっても同一の入力差動段回路が用いられる。例えば、奇数出力Ｖｏｄｄを出力するアンプ回路には、電圧の極性が変わっても、常に差動段１４が用いられる。この際、偶数出力Ｖｅｖｅｎを出力するアンプ回路には、常に差動段２４が用いられる。オフセット電圧の大きさは、入力差動段回路に依存して大きく変化する。しかし、本発明では、極性が変化しても常に同じ入力差動段回路が用いられるため、オフセット電圧は極性が変化してもほぼ同じ大きさを示す。このため、オフセットキャンセル回路がなくても、極性の切り替えによって容量性負荷に出力される信号のオフセット電圧は見かけ上キャンセルされ、、表示パネルにおけるフリッカは低減される。
【００３８】
更に、本発明では、差動段１４から同相信号である２つの入力段出力信号が、出力段１３、２３に出力されている。このため、後述するように、差動段１４、２４からの出力特性は対称性を保ち、従来例で示したように、対称性のくずれに起因する表示パネルの特性低下を防止することができる。ここで、出力特性が対称的な入力段出力信号とは、パルスの立ち上がり時間と立ち下がり時間がほぼ同じ値の信号である。
【００３９】
図６は、本発明による出力段１３、２３、差動段１４、２４の内部等価回路の構成の詳細を示す回路図である。
【００４０】
差動段１４は、ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１５、ＭＮ１６、ＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１５、ＭＰ１６、定電流源Ｉ１１、Ｉ１２、浮遊電流源Ｉ１３、スイッチＳＷ１１、ＳＷ１２を備える。
【００４１】
ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２は、それぞれのゲートがスイッチ回路６、入力端子１２に接続され、Ｎ受け差動対を形成する。定電流源Ｉ１１は、負電源電圧ＶＳＳが供給され、Ｎ受け差動対トランジスタ（ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２）にバイアス電流を供給する。ＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２は、それぞれのゲートがスイッチ回路６、入力端子１２に接続され、Ｐ受け差動対を形成する。定電流源Ｉ１２は、正電源電圧ＶＤＤが供給され、Ｐ受け差動対トランジスタ（ＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２）にバイアス電流を供給する。ＮチャネルＭＯＳトランジスタＭＮ１１及びＰＭＯＳトランジスタのゲートは、スイッチ回路６によって、出力端子１１又は出力端子２１に接続される。
【００４２】
ＰチャネルＭＯＳトランジスタＭＰ１５、ＭＰ１６のソースは電源端子１５（正電源電圧ＶＤＤ）に共通接続され、ドレインはＮ受け差動対トランジスタ（ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２）のそれぞれのドレインに接続される。又、ＰＭＯＳトランジスタＭＰ１５のドレインは、スイッチＳＷ１１及びＰＭＯＳトランジスタＭＰ１３を介して浮遊電流源Ｉ１３に接続される。更に、ＰチャネルＭＯＳトランジスタＭＰ１５、ＭＰ１６のゲートは、浮遊電流源Ｉ１３及びＰＭＯＳトランジスタＭＰ１３のドレインに共通接続される。これにより、ＰチャネルＭＯＳトランジスタＭＰ１５、ＭＰ１６は、ホールデッドカスコード接続の能動負荷として機能する。尚、ＰＭＯＳトランジスタＭＰ１３のゲートにはバイアス電圧ＢＰ２が供給される。
【００４３】
ＮチャネルＭＯＳトランジスタＭＮ１５、ＭＮ１６のソースは電源端子１６（負電源電圧ＶＳＳ）に共通接続され、ドレインはＰ受け差動対トランジスタ（ＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２）のそれぞれのドレインに接続される。又、ＮＭＯＳトランジスタＭＮ１５のドレインは、スイッチＳＷ１２及びＮＭＯＳトランジスタＭＮ１３を介して浮遊電流源Ｉ１３に接続される。更に、ＮチャネルＭＯＳトランジスタＭＮ１５、ＭＮ１６のゲートは、浮遊電流源Ｉ１３及びＮＭＯＳトランジスタＭＮ１３のドレインに共通接続される。これにより、ＮチャネルＭＯＳトランジスタＭＮ１５、ＭＮ１６は、ホールデッドカスコード接続の能動負荷として機能する。尚、ＮＭＯＳトランジスタＭＮ１３のゲートにはバイアス電圧ＢＮ２が供給される。
【００４４】
スイッチＳＷ１１、１２は常時オン状態である。スイッチＳＷ１１、１２は省略可能であるが、スイッチＳＷ１１、１２によって差動段１４の差動バランスをとることができるため、挿入されることが好ましい。
【００４５】
ＮＭＯＳトランジスタＭＮ１２及びＰＭＯＳトランジスタＭＰ１６のドレインは、入力段出力端子５１に接続され、スイッチＳＷ５１、ＳＷ５２を介して出力段１３（ＰＭＯＳトランジスタＭＰ１４のソース）及び出力段２３（ＰＭＯＳトランジスタＭＰ２４のソース）に接続される。ＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１６のドレインは、入力段出力端子５２に接続され、スイッチＳＷ５３、ＳＷ５４を介して出力段１３（ＮＭＯＳトランジスタＭＮ１４のソース）及び出力段２３（ＮＭＯＳトランジスタＭＮ２４のソース）に接続される。以上のような構成により、ＮＭＯＳトランジスタＭＮ１２及びＰＭＯＳトランジスタＭＰ１６のドレイン（入力段出力端子５１）と、ＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１６のドレイン（入力段出力端子５２）とから、入力端子１２に入力された入力信号Ｖｉｎ１に応じた２つの入力段出力信号Ｖｓｉ１１、Ｖｓｉ１２が出力される。
【００４６】
差動段２４も同様な構成である。ただし、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１６、ＰチャネルＭＯＳトランジスタＭＰ１１〜ＭＰ１６、定電流源Ｉ１１、Ｉ１２、浮遊電流源Ｉ１３、スイッチＳＷ１１、ＳＷ１２、ＳＷ５１〜ＳＷ５４、バイアス電圧ＢＰ１２、ＢＮ１２、入力段出力端子５１、５２、入力段出力信号Ｖｓｉ１１、Ｖｓｉ１２はそれぞれ、ＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２６、ＰチャネルＭＯＳトランジスタＭＰ２１〜ＭＰ２６、定電流源Ｉ２１、Ｉ２２、浮遊電流源Ｉ２３、スイッチＳＷ２１、ＳＷ２２、ＳＷ５５〜ＳＷ５８、バイアス電圧ＢＰ２２、ＢＮ２２、入力段出力端子５３、５４、入力段出力信号Ｖｓｉ２１、Ｖｓｉ２２に読み替える。
【００４７】
以上のように、本発明による差動段１４（２４）は、入力信号Ｖｉｎ１（Ｖｉｎ２）が入力される２つの差動対を有し、差動対のそれぞれにホールデッドカスコード接続された能動負荷を有している。2つの差動対及び能動負荷は、それぞれ導電型が異なるトランジスタで構成されている。このため、差動段１４（２４）から出力段１３又は２３に入力される２つの入力段出力信号Ｖｉ１１、Ｖｉ１２（Ｖｉ２１、Ｖｉ２２）は、入力レベルが異なる同相信号となる。
【００４８】
差動段１４（２４）では、入力信号Ｖｉｎ１（Ｖｉｎ２）の電圧範囲がＶＳＳ〜ＶＤＳ（ｓａｔ）＋ＶＧＳである場合Ｐチャンネル差動対（ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２（ＭＰ２１、ＭＰ２２））のみで動作し、ＶＤＳ（ｓａｔ）＋ＶＧＳ〜ＶＤＤ−（ＶＤＳ（ｓａｔ）＋ＶＧＳ）である場合、Ｐチャンネル差動対（ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２（ＭＰ２１、ＭＰ２２））とＮチャンネル差動対（ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２（ＭＮ２１、ＭＮ２２））の両方が動作し、ＶＤＤ−（ＶＤＳ（ｓａｔ）＋ＶＧＳ）〜ＶＤＤの場合、Ｎチャンネル差動対（ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２（ＭＮ２１、ＭＮ２２））のみが動作する。ここで、ＶＤＳ（ｓａｔ）は定電流源Ｉ１１、Ｉ１２（Ｉ２１、Ｉ２２）に含まれるトランジスタの三極管領域と五極管領域の切り替わり目のソース、ドレイン間電圧、ＶＧＳは差動対を形成するトランジスタ（ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２（ＭＮ２１、ＭＮ２２）、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２（ＭＰ２１、ＭＰ２２））のゲートとソース間電圧である。結果として、差動段１４、２４は、入力電圧のＶＳＳ〜ＶＤＤ全ての電圧範囲でＲａｉｌ−ｔｏ−Ｒａｉｌ動作する。
【００４９】
正専用出力段１３は、ＮチャンネルＭＯＳトランジスタＭＮ１４、ＭＮ１７、ＭＮ１８、ＰチャンネルＭＯＳトランジスタＭＰ１４、ＭＰ１７、ＭＰ１８、位相補償容量Ｃ１、Ｃ２を備える。
【００５０】
ＰチャンネルＭＯＳトランジスタＭＰ１７とＮチャンネルＭＯＳトランジスタＭＮ１７のドレイン及びソースは相互に接続され、それぞれゲートにバイアス電圧ＢＰ１１、ＢＰ１２が供給されることで浮遊電流源として機能する。ＰチャンネルＭＯＳトランジスタＭＰ１４のゲートはバイアス定電圧源（バイアス電圧ＢＰ２）に接続され、ドレインは浮遊電流源（ＰチャンネルＭＯＳトランジスタＭＰ７とＮチャンネルＭＯＳトランジスタＭＮ７）の一端に接続される。ＮチャンネルＭＯＳトランジスタＭＮ１４のゲートはバイアス定電圧源（バイアス電圧ＢＮ１２）に接続され、ドレインは浮遊電流源（ＰチャンネルＭＯＳトランジスタＭＰ７とＮチャンネルＭＯＳトランジスタＭＮ７）の他端に接続される。又、ＰチャンネルＭＯＳトランジスタＭＰ１４のソースは位相補償用容量Ｃ１１を介して出力端子１１に接続され、ＮチャンネルＭＯＳトランジスタＭＮ１４のソースは位相補償用容量Ｃ１２を介して出力端子１１に接続される。
【００５１】
ＰＭＯＳトランジスタＭＰ１８のドレインとＮＭＯＳトランジスタＭＮ１８のドレインは出力端子１１を介して接続される。ＰＭＯＳトランジスタＭＰ１８のゲートは浮遊電流源の一端（及びＰチャンネルＭＯＳトランジスタＭＰ１４のドレイン）に接続され、ソースは電源端子１５（正電源電圧ＶＤＤ）に接続される。ＮＭＯＳトランジスタＭＮ１８のゲートは浮遊電流源の他端（及びＮチャンネルＭＯＳトランジスタＭＮ１４のドレイン）に接続され、ソースは電源電圧ＶＭＬが供給される電源端子１７に接続される。
【００５２】
負専用出力段２３も同様な構成である。ただし、ＮチャネルＭＯＳトランジスタＭＮ１４、ＭＮ１７、ＭＮ１８、ＰチャネルＭＯＳトランジスタＭＰ１４、ＭＰ１７、ＭＰ１８、位相補償用容量Ｃ１１、１２、電源端子１５（正電源電圧ＶＤＤ）、電源端子１７（電源電圧ＶＭＬ）、バイアス電圧ＢＰ１１、ＢＰ１２、ＢＮ１１、ＢＮ１２はそれぞれ、ＮチャネルＭＯＳトランジスタＭＮ２４、ＭＮ２７、ＭＮ２８、ＰチャネルＭＯＳトランジスタＭＰ２４、ＭＰ２７、ＭＰ２８、位相補償用容量Ｃ２１、Ｃ２２、電源端子１６（負電源電圧ＶＳＳ）、電源端子１８（電源電圧ＶＭＨ）、バイアス電圧ＢＰ２１、ＢＰ２２、ＢＮ２１、ＢＮ２２に読み替える。
【００５３】
スイッチＳＷ６１は、出力端子１１と差動段１４（ＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１１）と間の接続を制御する。スイッチＳＷ６２は、出力端子１１と差動段２４（ＮＭＯＳトランジスタＭＮ２１、ＰＭＯＳトランジスタＭＰ２１）と間の接続を制御する。スイッチＳＷ６３は、出力端子２１と差動段２４（ＮＭＯＳトランジスタＭＮ２１、ＰＭＯＳトランジスタＭＰ２１）と間の接続を制御する。スイッチＳＷ６４は、出力端子２１と差動段１４（ＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１１）と間の接続を制御する。
【００５４】
以上のように、本発明による出力段１３（２３）の入力トランジスタ（ＰＭＯＳトランジスタＭＰ１４（ＭＰ２４）及びＮＭＯＳトランジスタＭＮ１４（ＭＮ２４））、出力トランジスタ（ＰＭＯＳトランジスタＭＰ１８（ＭＰ２８）、ＮＭＯＳトランジスタＭＮ１８（ＭＮ２８））は、それぞれ出力端子１１（２１）に対して対称的に形成される。出力段１３（２３）は、入力レベルが異なる同相の２つの入力段出力信号Ｖｓｉ１１、Ｖｓｉ１２（Ｖｓｉ２１、Ｖｓｉ２２）に基づくシングルエンド信号を、出力信号Ｖｏｕｔ１（Ｖｏｕｔ２）として出力端子１１（２１）に出力する。この際、出力トランジスタ（ＰＭＯＳトランジスタＭＰ１８、ＮＭＯＳトランジスタＭＮ１８）のアイドリング電流は、バイアス電圧ＢＰ１１、ＢＮ１１によって決定する。
【００５５】
通常、正ＤＡＣから入力される入力信号ＩＮＰの電圧範囲はＶＤＤ／２〜ＶＤＤ、負ＤＡＣから入力される入力信号ＩＮＮの電圧範囲はＶＳＳ〜ＶＤＤ／２である。一方、差動段１４、２４は、負電源電圧ＶＳＳ（ＧＮＤ）と正電源電圧ＶＤＤの間でＲａｉｌ−ｔｏ−Ｒａｉｌ動作している。このため、差動段１４、２４のそれぞれを入力段とするアンプ回路に入力可能な電圧範囲は、ＶＳＳ〜ＶＤＤとなる。従って、正ＤＡＣから演算増幅器回路１００への入力可能電圧範囲は、ＬＣＤパネルで要求される入力特性を満足する。
【００５６】
一方、出力段１３、２３には、正電源電圧ＶＤＤと負電源電圧ＶＳＳの中間電圧（ＶＤＤ／２）の近傍に設定された電源電圧ＶＭＬ、ＶＭＨが供給されている。このため、出力段１３、２３に供給される電源電圧範囲は、差動段１４、２４に比べて制限され、その出力可能電圧範囲は制限される。以下、出力段１３、２３の出力可能電圧範囲について詳細に説明する。
【００５７】
スイッチ回路５、６によって、正専用出力段１３と差動段１４（２４）とは、電圧フォロワ接続された正専用アンプ回路を形成する。このため、出力信号（Ｖｏｕｔ１）と入力信号（Ｖｉｎ１又はＶｉｎ２：入力信号ＩＮＰ）の電圧は等しくなる。すなわち、Ｖｏｕｔ１＝Ｖｉｎ１（Ｖｉｎ２）となる。ただし、この関係が成立するのは、差動段１４（２４）の入力可能電圧範囲及び正専用出力段１３の出力可能電圧範囲が、ＬＣＤドライバにおいて要求される入出力特性を満足する場合である。
【００５８】
例えば、正専用アンプ回路を形成する正専用出力段１３の出力可能な電圧範囲は、ＶＭＬ＋０．２Ｖ〜ＶＤＤ−０．２Ｖとなる。通常、ＬＣＤドライバに利用される正専用アンプとして要求される出力特性はＶＤＤ／２＋０．２Ｖ〜ＶＤＤ−０．２Ｖである。従って、ＬＣＤドライバとして要求される出力特性を満足するためには、電源電圧ＶＭＬは、負電源電圧ＶＳＳより大きく、正電源電圧ＶＤＤの半分以下（ＶＳＳ＜ＶＭＬ≦ＶＤＤ／２）であることが好ましい。この場合、正専用アンプ回路の動作電圧範囲は、正極性を入出力するアンプとしては十分なものとなり、ＬＣＤドライバにおける要求特性を満足する。
【００５９】
同様に、スイッチ回路５、６によって、負専用出力段２３と差動段１４（２４）とは、電圧フォロワ接続された負専用アンプ回路を形成する。このため、出力信号（Ｖｏｕｔ２）と入力信号（Ｖｉｎ１又はＶｉｎ２：入力信号ＩＮＮ）の電圧は等しくなる。すなわち、Ｖｏｕｔ２＝Ｖｉｎ１（Ｖｉｎ２）となる。ただし、この関係が成立するのは、差動段１４（２４）の入力可能電圧範囲及び正専用出力段１３の出力可能電圧範囲が、ＬＣＤドライバにおいて要求される入出力特性を満足する場合である。
【００６０】
例えば、負専用アンプ回路を形成する負専用出力段２３の出力可能な電圧範囲は、ＶＳＳ＋０．２Ｖ〜ＶＭＨ−０．２Ｖとなる。通常、ＬＣＤドライバに利用される負専用アンプとして要求される出力特性はＶＳＳ＋０．２Ｖ〜ＶＤＤ／２−０．２Ｖである。従って、ＬＣＤドライバとして要求される出力特性を満足するためには、電源電圧ＶＭＨは、正電源電圧ＶＤＤの１／２以上、正電源電圧ＶＤＤより小さいこと（ＶＤＤ／２≦ＶＭＨ＜ＶＤＤ）が好ましい。この場合、負専用アンプ回路の動作電圧範囲は、負極性を入出力するアンプとしては十分なものとなり、ＬＣＤドライバにおける要求特性を満足する。
【００６１】
差動段１４、２４に供給される電源電圧の範囲が大きくても、差動段１４、２４に流れる電流値は一般に小さい。本発明では、アンプの入力特性を維持するために差動段１４、２４に大きな電圧範囲の電源電圧（ＶＳＳ〜ＶＤＤ）が供給されている。しかし、差動段１４、２４に流れる電流は小さいため、差動段１４、２４の消費電力は、出力段１３、２３の消費電力に比べて非常に小さい値となる。すなわち、差動段１４、２４における消費電力は、演算増幅器回路１００全体における消費電力に対してほとんど影響しない大きさとなる。
【００６２】
一方、出力段１３、２３に流れる電流は、差動段１４、２４に流れる電流の数倍もあるアイドリング電流と、出力負荷に流れる電流との合計であるため、一般的にはアンプ回路全体における消費電流の約８０％以上を占める。従って、出力段１３、２３のみ電源電圧を下げる（電源電圧範囲を小さくする）ことによる消費電流を低減することは、アンプ回路全体の消費電力低減に対して大きな効果がある。本発明による出力段１３、２３の電源電圧範囲は、従来よりも小さいため、演算増幅器回路１００の消費電力を低減することができる。
【００６３】
又、本発明によるスイッチ回路５は、差動段１４、２４の入力段出力端子５１〜５４と出力段１３、２３の出力段入力端子６１〜６４との間に接続される。スイッチ回路５の挿入位置は、差動段１４、２４と出力段１３（２３）とで形成されたアンプ回路においてインピーダンスが比較的低い位置となることが好ましい。本実施の形態では、ＰＭＯＳトランジスタＭＰ１６のドレインと、ＰＭＯＳトランジスタＭＰ１４、ＭＰ２４のソースとの間、ＮＭＯＳトランジスタＭＮ１６のドレインと、ＮＭＯＳトランジスタＭＮ１４、ＭＮ２４のソースとの間にスイッチ回路５が挿入される。スイッチ回路５で切り替えられるＰチャンネルＭＯＳトランジスタＭＰ１４（ＭＰ２４）のソース、及びＮチャンネルＭＯＳトランジスタＭＮ１４（ＭＮ２４）のソースはいずれも比較的インピーダンスが低い。これは、これらのトランジスタがホールデッドカスコード接続され、ゲート接地で動作していることに起因する。このため、スイッチ回路５で接続を切り替えても出力段入力端子６１、６２（６３、６４）に入力される電圧はほとんど変動しない。これは、スイッチ回路５を切り替えた瞬間に回路内に異常電流が流れる等々の副作用を防止する効果もある。ただし、スイッチ回路５の挿入場所は、本実施の形態に限らない。
【００６４】
本実施の形態におけるスイッチは、ゲート電圧によってオンオフが制御されるＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、又は両者を利用したトランスファゲートが好適に利用される。ただし、どのタイプのスイッチを利用するかは、スイッチの電位に応じて決められることが好ましい。例えば、スイッチに加わる電圧がほぼＶＤＤ／２より高い場合は、スイッチとしてＰチャンネルＭＯＳトランジスタが利用され、逆にスイッチにかかる電圧がほぼＶＤＤ／２より低い場合は、スイッチとしてＮチャンネルＭＯＳトランジスタが利用されることが好ましい。更に、負電源電圧ＶＳＳ（ＧＮＤ）から正電源電圧ＶＤＤまで全入力電圧範囲でスイッチを動作させる必要がある場合は、スイッチとしてトランスファゲートが利用されることが好ましい。
【００６５】
スイッチ５に利用されるスイッチＳＷ５１〜ＳＷ５８は動作範囲が限定されているので、それぞれの電位に合わせてＮチャンネルＭＯＳトランジスタかＰチャンネルＭＯＳトランジスタのどちらかで好適に利用される。しかし、これ以外のスイッチＳＷ３１〜ＳＷ３４、ＳＷ４１〜ＳＷ４４、ＳＷ６１〜ＳＷ６４は、それぞれ負電源電圧ＶＳＳ（ＧＮＤ）〜正電源電圧ＶＤＤの全領域を動作させる必要があるので、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタを用いたトランスファゲートが好適に利用される。
【００６６】
図７Ａ〜図８を参照して、本発明によるフリッカ抑制効果について説明する。図７Ａ及び図７Ｂは、本発明による演算増幅器回路１００における信号経路を示す模式図である。演算増幅器回路１００は、スイッチ回路３〜６を制御することで、図７Ａに示すパタン１と図７Ｂに示すパタン２の信号経路とが切り替えられる。
【００６７】
図７Ａを参照して、パタン１における信号経路を説明する。正ＤＡＣからの正極性電圧（入力信号ＩＮＰ）は、差動段１４及び正専用出力段１３によって形成されるアンプ回路によって増幅され、奇数出力Ｖｏｄｄとして奇数端子３１から出力される。この際、奇数出力Ｖｏｄｄは、正極性の出力信号ＯＵＴＰとなる。一方、負ＤＡＣからの負極性電圧（入力信号ＩＮＮ）は、差動段２４及び負専用出力段２３によって形成されるアンプ回路によって増幅され、偶数出力Ｖｅｖｅｎとして偶数端子３２から出力される。この際、偶数出力Ｖｅｖｅｎは、負極性の出力信号ＯＵＴＮとなる。
【００６８】
図７Ｂを参照して、パタン２における信号経路を説明する。正ＤＡＣからの正極性電圧（入力信号ＩＮＰ）は、差動段２４及び正専用出力段１３によって形成されるアンプ回路によって増幅され、偶数出力Ｖｅｖｅｎとして偶数端子３２から出力される。この際、偶数出力Ｖｅｖｅｎは、正極性の出力信号ＯＵＴＰとなる。一方、負ＤＡＣからの負極性電圧（入力信号ＩＮＮ）は、差動段１４及び負専用出力段２３によって形成されるアンプ回路によって増幅され、奇数出力Ｖｏｄｄとして奇数端子３１から出力される。この際、奇数出力Ｖｏｄｄは、負極性の出力信号ＯＵＴＮとなる。
【００６９】
このように、同一端子に対する出力信号の極性が切り替えられても、当該端子を駆動するアンプ回路の差動段は同一の入力差動段が用いられる。例えば、奇数端子３１に注目すると、正極性出力時と負極性出力時とで同じ差動段１４が信号経路となっていることがわかる。同様にして偶数端子３２に注目すると、正極性出力時と負極性出力時とで同じ差動段２４が信号経路となっていることがわかる。
【００７０】
図８は、本発明による演算増幅器回路１００の出力特性の一例を示す図である。ここで、ターゲット電圧と、正極性出力ＯＵＴＰの最大値又は負極性出力ＯＵＴＩＮの最小値との差のをオフセット電圧とする。又、正極性電圧ＯＵＴＰと負極性電圧ＯＵＴＮのそれぞれと基準電圧ＶＣＯＭの差の絶対値の合計をＳｗｉｎｇｉｎｇ  Ｖｏｌｔａｇｅとする。ここでは、正極性電圧ＯＵＴＰと負極性電圧ＯＵＴＮの差の最大値をＳｗｉｎｇｉｎｇ  Ｖｏｌｔａｇｅとする。
【００７１】
アンプ回路のオフセット電圧を決定するのは入力差動段である。このため、正極性出力及び負極性出力の切り替えに応じて異なる入力差動段が用いられる従来のアンプ回路では、極性毎に異なるオフセット電圧となってしまう。このようなアンプ回路では、出力端子間（例えば奇数端子と偶数端子との間）のＳｗｉｎｇｉｎｇ  Ｖｏｌｔａｇｅの差は大きくなるため、ＬＣＤドライバの仕様を満たさない。一方、図１から図３に示した従来技術では、出力端子毎に同一の差動段を利用しているため、極性が切り替わってもオフセット電圧は等しい値を示す。このため、奇数出力ＶｏｄｄにおけるＳｗｉｎｇｉｎｇ  Ｖｏｌｔａｇｅと、偶数出力ＶｅｖｅｎにおけるＳｗｉｎｇｉｎｇ  Ｖｏｌｔａｇｅとの差がなくなる。しかし、差動型入力段回路１４０、２４０の出力特性は対称性を失っている。すなわち、図４に示すように、容量性負荷を駆動する出力信号のパルスは非対称となる。このため、図１に示す演算増幅器回路は、ＬＣＤドライバとしての仕様（充放電特性）を満たさない場合がある。
【００７２】
一方、本発明による演算増幅器回路１００は、上述のように、同一端子に対する出力信号の極性が切り替えられても、当該端子を駆動するアンプ回路の差動段として同一の入力差動段が用いられる。又、本発明による差動段１４は、Ｎチャネル型差動対、Ｐチャネル型差動対を有し、出力段１３、又は２３には異なる入力レベルで同相の入力段出力信号Ｖｓｉ１１、Ｖｓｉ１２が入力される。同様に、差動段２４は、Ｎチャネル型差動対、Ｐチャネル型差動対を有し、出力段１３、又は２３には異なる入力レベルで同相の入力段出力信号Ｖｓｉ２１、Ｖｓｉ２２が入力される。更に、スイッチ回路５は、入力段出力信号Ｖｓｉ１１、Ｖｓｉ１２、Ｖｓｉ２１、Ｖｓｉ２２の入出力端を境界として、差動段１４、２４と出力段１３、２３との接続を切り替えている。このため、図８に示す正極側出力ＯＵＴＰのように、パルスの立ち上がり時間Ｔｒ２と立ち下がり時間Ｔｆ２とは、ほぼ同じ値となる。ただし、パルスの最大値の１０％から９０％までの立ち上がり時間を立ち上がり時間Ｔｒ２、パルスの最大値の９０％から１０％までの立ち下がり時間を立ち下がり時間Ｔｆ２とする。又、ターゲット電圧ＴＶとパルスの最大値との差であるオフセット電圧ｏｆｆｓｅｔ２は従来に比べて小さい値を示す。同様に、負極側出力ＯＵＴＮにおけるパルスの立ち上がり時間と立ち下がり時間はほぼ同じ値を示す。又、ターゲット電圧ＴＶとパルスの最大値との差であるオフセット電圧も従来に比べて小さい値を示す。
【００７３】
このように、正極性出力ＯＵＴＰ、負極性出力ＯＵＴＮのそれぞれの立ち上がり時間と立ち下がり時間が等しくなるため、本発明による演算増幅器回路１００は、ＬＣＤパネルを駆動するＬＣＤドライバとしての仕様（充放電特性）を満足する。又、回路の構成上オフセット電圧が従来よりも小さい値となるため、、本発明による演算増幅器回路１００をＬＣＤドライバに適用した場合、振幅差偏差特性が良好となり、ひいては良好な画質を得ることが可能となる。更に、アンプ回路を構成する差動段１４、２４における電流パスは、従来技術による差動型入力段回路１４０、２４０よりも少ないため、演算増幅器回路１００の消費電力は更に低減される。
【００７４】
本発明の演算増幅器回路１００は、例えば、図９に示す表示装置９０に設けられるＬＣＤドライバ９０１のデータ線駆動回路部９５に好適に用いられる。図９を参照して、表示装置９０は、ドライバ（ＬＣＤドライバ９０１）と、ＬＣＤドライバ９０１によって駆動される表示パネル（ＬＣＤパネル９０２）とを具備する。
【００７５】
ＬＣＤドライバ９０１は、例えばそれぞれが８ビットのディジタル表示信号Ｒ、Ｇ、Ｂを取り込むデータレジスタ９１と、ストローブ信号ＳＴに同期してディジタル信号Ｒ、Ｇ、Ｂをラッチするラッチ回路９２と、並列Ｎ段のディジタル／アナログ変換機（正ＤＡＣ、負ＤＡＣ）を備えるＤ／Ａコンバータ９３と、液晶の特性に応じたガンマ変換特性をもつ階調電圧を出力する液晶階調電圧発生回路９４と、Ｄ／Ａコンバータ９３からの電圧をバッファする複数の演算増幅器回路１００を有するデータ線駆動回路部９５とを具備する。
【００７６】
ＬＣＤパネル９０２は、複数の正極側データ線ＸＰ及び負極側データ線ＸＮと複数の走査線Ｙとの交差領域に設けられるＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）６０（ＴＦＴ群９６）及び複数の画素容量７０（画素容量群９７）を具備する。ＴＦＴ６０のゲートは、走査線Ｙを介して図示しないゲートドライバに接続される。又、ＴＦＴ６０ソースは、正データ線ＸＰ又は負データ線ＸＮを介して演算増幅器回路１００に接続され、ドレインは、画素容量７０を介してＣＯＭ端子に接続される。
【００７７】
図９においてＬＣＤパネル９０２は、１本の走査線Ｙに対応する１行分のＴＦＴ群９６及び画素容量群９７しか示されていないが、通常、複数の走査線に対応する複数行のＴＦＴ群９６及び画素容量群９７を有している。
【００７８】
液晶階調電圧発生回路９４は基準電圧を発生し、Ｄ／Ａコンバータ９３におけるＲＯＭスイッチ等で構成されるデコーダ（図示なし）によって選択される。Ｄ／Ａコンバータ９３は、ラッチ回路９２からの８ビットディジタル表示信号に応じて基準電圧を選択し、Ｄ／Ａ変換した後、入力信号ＩＮＰ、ＩＮＮとして、入力端子４１、４２を介して複数の演算増幅器回路１００に供給する。演算増幅器回路１００は、出力端子３１、３２及びＴＦＴ６０を介して画素容量７０として働く液晶素子に出力信号ＯＵＴＰ、ＯＵＴＮを出力する。この際、ＴＦＴ群７０のゲートは、図示しないゲートドライバによって駆動される。
【００７９】
近年、ＬＣＤドライバの出力数は１０００チャネルを越すものまで出現してきており、電圧フォロワ接続された演算増幅器がこのチャネル数だけ必要になる。従って、演算増幅器の１個の消費電力の１０００倍が１チップとしての消費電力になる。このため、上述のように本発明の演算増幅器回路１００をＬＣＤドライバ９０１に用いることにより１チップ全体の消費電力を劇的に削減させることが可能となる。又、消費電力の増加に伴い、チップ温度がシリコンの限界の１５０℃近くになることもあるが、本発明による演算増幅器回路１００を搭載したチップは、消費電流が削減されているためチップ温度の上昇を抑制することが可能となる。
【００８０】
又、演算増幅器回路１００をＬＣＤドライバ９５に搭載する場合、上述した２つの電源電圧ＶＭＬ、ＶＭＨの設定を適切に行う必要がある。電源電圧ＶＭＬ、ＶＭＨは、表示装置９０に対して設定さえるγカーブを考慮して設定されることが好適である。すなわちγ電圧により必要な入出力電圧が決まり、これに合わせて電源電圧ＶＭＬ、ＶＭＨの最適電圧が設定される。これにより無駄のない電源設定が可能となる。
【００８１】
更に、表示装置９０に、バイポーラタイプ（電流吐き出しと吸い込みの両方向が可能）の電源を設けることができる場合、電源電圧ＶＭＬと電源電圧ＶＭＨを共通接続し、１つの電源で供給することも可能である。この方法では、正専用出力段１３で消費した電流を再度、負専用出力段２３で再利用することができるため、システムの消費電力を更に削減することが可能となる。
【００８２】
更に、ＬＣＤドライバの仕様のうち、振幅差偏差という項目において、ほぼ理想的な特性を示すことができることから、従来必要としていたオフセットキャンセル回路が不要となる。従って、液晶表示装置９０は、オフセットキャンセル回路を搭載することなく表示パネル９０２におけるフリッカを防止することができる。
【００８３】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【図面の簡単な説明】
【００８４】
【図１】図１は、従来技術による演算増幅器回路の構成を示す回路図である。
【図２】図２は、従来技術による差動型入力段回路の構成を示す回路図である。
【図３】図３は、従来技術による駆動段回路の構成を示す回路図である。
【図４】図４は、従来技術による演算増幅器回路の出力特性の一例を示す図である。
【図５】図５は、本発明による演算増幅器回路の実施の形態における構成を示す回路図である。
【図６】図６は、本発明による入力差動段回路、出力段回路、及びスイッチ回路の実施の形態における構成を示す回路図である。
【図７Ａ】図７Ａは、本発明による演算増幅器回路における信号経路（パタン１）の一例を示す図である。
【図７Ｂ】図７Ｂは、本発明による演算増幅器回路における信号経路（パタン２）の一例を示す図である。
【図８】図８は、本発明による演算増幅器回路の出力特性の一例を示す図である。
【図９】図９は、本発明による表示装置の構成を示す図である。
【符号の説明】
【００８５】
１００：演算増幅器回路
３、４、５、６：スイッチ回路
１１、２１：出力端子
３１：奇数端子
３２：偶数端子
１２、２２：入力端子
４１、４２：端子
１３、２３：出力段回路
１４、２４：入力差動段回路
１５、１６、１７、１８：電源端子
５１〜５４：入力段出力端子
６１〜６４：出力段入力端子
１４０、２４０：差動型入力段回路
ＭＰ１１〜ＭＰ１８、ＭＰ２１〜ＭＰ２８：ＰチャネルＭＯＳトランジスタ
ＭＮ１１〜ＭＮ１８、ＭＮ２１〜ＭＮ２８：ＮチャネルＭＯＳトランジスタ
ＳＷ３１〜ＳＷ３４、ＳＷ４１〜ＳＷ４４、ＳＷ５１〜ＳＷ５８、ＳＷ６１〜ＳＷ６４：スイッチ
Ｉ１１、Ｉ１２、Ｉ２１、Ｉ２２：定電流源
Ｉ１３、Ｉ２３：浮遊電流源
Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２：位相補償用容量
ＶＤＤ：正電源電圧
ＶＳＳ：負電源電圧
ＶＭＬ、ＶＭＨ：電源電圧
Ｖｉｎ１、Ｖｉｎ２：入力信号
ＩＮＰ：入力信号（正極性電圧）
ＩＮＮ：出力信号（負極性電圧）
Ｖｏｄｄ：奇数出力
Ｖｅｖｅｎ：偶数出力
Ｖｓｉ１１、Ｖｓｉ１２、Ｖｓｉ２１、Ｖｓｉ２２：入力段出力信号
ＯＵＴＰ：出力信号（正極性電圧）
ＯＵＴＮ：出力信号（負極性電圧）
【図１】
0004526581.tif 000002
【図２】
0004526581.tif 000003
【図３】
0004526581.tif 000004
【図４】
0004526581.tif 000005
【図５】
0004526581.tif 000006
【図６】
0004526581.tif 000007
【図７Ａ】
0004526581.tif 000008
【図７Ｂ】
0004526581.tif 000009
【図８】
0004526581.tif 000010
【図９】
0004526581.tif 000011