(57)【特許請求の範囲】
【請求項１】
基板上に形成され、
絶縁膜と、
前記絶縁膜上にａ−Ｓｉ：Ｈを含んで形成される半導体層と、
ゲート電極と、前記半導体層に接続されたソース電極と、ドレイン電極とを含む薄膜トランジスタであって、
前記半導体層は、前記ゲート電極に近接する側に形成される第１の半導体層と、前記第１の半導体層に隣接し、かつ前記ゲート電極から離れた側に形成される第２の半導体層とから構成され、
前記第１の半導体層は、水素含有量が前記第２の半導体層よりも高く、電子親和力が前記第２の半導体層よりも０．０３ｅＶ以上小さく形成され、且つ膜厚が２ｎｍ〜７０ｎｍであり、
前記第２の半導体層は、水素含有量が連続的に変化している、
薄膜トランジスタ。
【請求項２】
前記半導体層のモビリティが、ゲート電位の増加に関連して高モビリティから低モビリティに変化する
請求項１に記載の薄膜トランジスタ。
【請求項３】
基板上に形成される薄膜トランジスタの製造方法であって、該製造方法は、
前記基板上に絶縁膜を堆積させるステップと、
前記絶縁膜上にａ−Ｓｉ：Ｈを堆積して半導体層を形成するステップと、
ゲート電極と、前記半導体層に接続されたソース電極と、ドレイン電極とを形成するステップとを含み、
前記半導体層を形成するステップは、前記ゲート電極に近接する側に形成される第１の半導体層と、前記第１の半導体層に隣接し、かつ前記ゲート電極から離れた側に形成される第２の半導体層とを堆積させるステップであって、前記第１の半導体層の水素含有量を、前記第２の半導体層の水素含有量よりも高く形成して、前記第１の半導体層の電子親和力を前記第２の半導体層よりも０．０３ｅＶ以上小さくし、且つ前記第１の半導体層の膜厚を２ｎｍ〜７０ｎｍとして形成するステップと、
前記第２の半導体層の水素含有量が連続的に変化するように形成するステップと
を含む、
薄膜トランジスタの製造方法。
【請求項４】
アクティブ・マトリックスを形成する薄膜トランジスタが形成された基板と、
前記基板上に形成される表示部とを含んで構成されるアクティブ・マトリックス型表示装置であって、前記薄膜トランジスタは、
絶縁膜と、
前記絶縁膜上にａ−Ｓｉ：Ｈを含んで形成される半導体層と、
ゲート電極と、前記半導体層に接続されたソース電極と、ドレイン電極とを含み、
前記半導体層は、前記ゲート電極に近接する側に形成される第１の半導体層と、前記第１の半導体層に隣接し、かつ前記ゲート電極から離れた側に形成される第２の半導体層とから構成され、
前記第１の半導体層は、水素含有量が前記第２の半導体層よりも高く、電子親和力が前記第２の半導体層よりも０．０３ｅＶ以上小さく形成され、且つ膜厚が２ｎｍ〜７０ｎｍであり、
前記第２の半導体層は、水素含有量が連続的に変化している、
アクティブ・マトリックス型表示装置。
【請求項５】
前記半導体層のモビリティが、ゲート電位の増加に関連して高モビリティから低モビリティに変化する
請求項４に記載のアクティブ・マトリックス型表示装置。
【請求項６】
前記表示部は、有機ＥＬ素子または液晶表示要素を含んで構成される
請求項４または５のいずれか１項に記載のアクティブ・マトリックス型表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ、薄膜トランジスタの製造方法および該薄膜トランジスタを含むアクティブ・マトリックス型表示装置に関し、より詳細には、半導体層を流れるキャリアの経路を制御することにより、高モビリティを有し、しきい値電圧（Ｖｔｈ）が経時的に安定した薄膜トランジスタ、該薄膜トランジスタの製造方法、および該薄膜トランジスタを含むアクティブ・マトリックス型表示装置に関する。
【０００２】
【従来の技術】
近年、薄膜トランジスタ（以下、ＴＦＴと略する。）は、基板上にアレイとして形成されて、アクティブ・マトリックス基板として液晶表示装置、有機ＥＬ素子を使用した表示装置に多用されている。ＴＦＴは、概ね基板上に形成されたゲート電極、ソース電極、ドレイン電極を含んで構成され、ゲート電極により加えられる電界により、アモルファス・シリコン（以下、ａ−Ｓｉと略する。）、多結晶シリコン、単結晶シリコンといった活性材料内をキャリアを走行させて、スイッチング動作が行われている。
【０００３】
特にＭＯＳ−ＴＦＴについて言えば、ゲート電極からの電界により、ａ−Ｓｉ／ゲート絶縁膜の界面にキャリアを生じさせ、発生したキャリアを使用して、ソース電極、ドレイン電極の間にキャリア電流を流すことによりスイッチング動作が実現される。このため、ＭＯＳ−ＴＦＴにおいては、キャリアが流れるチャネルは、ａ−Ｓｉといった活性材料において最もゲート絶縁膜に近い部分、概ね１ｎｍ程度の領域に形成されることが知られている。このような半導体層のゲート絶縁膜に近接した領域は、製造条件をいくら厳密に制御したとしてもａ−Ｓｉとゲート絶縁膜を形成するために使用される、最も一般的な材料であるＳｉＮｘとが混合して、ａ−Ｓｉの結合が切れたダングリング・ボンドの多い領域となる。このような領域をキャリアが流れると、ダングリング・ボンドに起因する吸収、散乱などが発生し、モビリティの低下や、弱い結合がキャリアにより切断されて格子欠陥となり、この格子欠陥にトラップされたキャリアのため、しきい値電圧Ｖｔｈが経時的に変化してしまうなど、特性の変動に大きな影響を与えることが知られている。
【０００４】
従来では、このような影響を防止または抑制するために、埋込型のチャネルを形成させ、内部電界を生成させることで、できるだけチャネルが形成される領域をａ−Ｓｉ／ゲート絶縁膜界面から離す手法が採用されている。従来、埋込チャネルは、具体的には、半導体層に内部電界を生成させるためのドーピングを行うことにより形成される。しかしながら、半導体層がａ−Ｓｉの場合には、ドーピングすることによりモビリティが低下するなどの特性低下が大きいこと、キャリアがトラップされる順位がたくさんあるためにドーピングによってコンダクション・バンドの構造を急に変化させることができないことなどの不都合があり、埋込チャネルを使用した場合の特性向上および信頼性の向上には限界があることが知られていた。
【０００５】
上述した不都合を改善するために、例えば特開平２−２１８１６６号公報には、ゲート絶縁層と半導体層との間にシリコンを主成分とした緩衝層を配置したＴＦＴが開示されている。緩衝層としては、半導体層のバンドギャップ幅が半導体層のバンドギャップ幅よりも広いもの、または半導体層よりキャリア密度が高いものなど、例えばＳｉＣやＭｏなどが使用されている。特開平２−２１８１６６号公報に開示の緩衝層は、しきい値電圧Ｖｔｈの変動を抑制することは可能とするものの、ａ−Ｓｉ／ＳｉＣまたはａ−Ｓｉ／Ｍｏは、界面がヘテロジャンクションを形成し、界面におけるキャリアの散乱を大きくしてしまうという不都合があり、モビリティの低下や、Ｖｔｈの計時変化が依然としてとして発生するなどの不都合があることが知られている。
【０００６】
また、特開平５−２９９６５７号公報には、ａ−Ｓｉ中のキャリアの移動度を向上させるために、モビリティの異なる２重構造化されたａ−Ｓｉ層を使用するＴＦＴが開示されている。特開平２−２９９６５７号公報に開示されたＴＦＴは、半導体層は、ａ−Ｓｉの堆積速度を異ならせることにより２重構造化が達成されている。しかしながら、堆積速度が異なるだけで同一組成のａ−Ｓｉを使用して半導体層が形成されるので、チャネルは、ａ−Ｓｉ／ゲート絶縁膜界面において形成されてしまう傾向があり、Ｖｔｈの経時的変動を抑制する点では充分ではなく、またモビリティの変動に対しても充分に対応できないといった不都合があった。
【０００７】
【発明が解決しようとする課題】
本発明は上述した従来技術の不都合に鑑みてなされたものであり、本発明は、モビリティの劣化を生じさせず、かつしきい値電圧Ｖｔｈの経時的な変動を抑制することが可能な、薄膜トランジスタ、薄膜トランジスタの製造方法、および該薄膜トランジスタを含むアクティブ・マトリックス型表示装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、半導体層を電子親和力の異なるａ−Ｓｉから形成させ、半導体層中に形成させるチャネルの位置を制御することにより、チャネルをゲート絶縁膜から離れた領域に形成することができ、従来のＴＦＴにおいて生じていたモビリティの低下およびしきい値電圧Ｖｔｈの経時的な変動という不都合を防止することができる、という着想の下になされたものである。
【０００９】
すなわち、本発明においては、具体的にはゲート絶縁膜から離れた側に形成されるａ−Ｓｉ膜の電子親和力を大きくすると共に、ゲート絶縁膜に近い側に形成されるａ−Ｓｉ膜の電子親和力を小さくすることにより、ａ−Ｓｉ中に生成されたキャリアを効果的に電子親和力の大きな半導体層側へと導入することで、ゲート絶縁膜から遠ざけることを可能とする。本発明においては、ａ−Ｓｉ膜として水素化アモルファス・シリコン（以下ａ−Ｓｉ：Ｈと略する。）を使用し、ａ−Ｓｉ：Ｈにおける水素原子含有量を制御して、ａ−Ｓｉ：Ｈの電子親和力を、ゲート絶縁膜から離れた側において大きくする。
【００１０】
上述した構成の半導体層を使用することにより半導体層中に生成したキャリアを効率的にゲート絶縁膜から遠ざけることができ、従来のａ−Ｓｉ／ゲート絶縁膜界面をキャリアが流れることにより生じていた不都合を効果的に防止することが可能となる。また、本発明の他の態様においては、半導体層をゲート絶縁膜に近い側の第１の半導体層と、ゲート絶縁膜から遠い側の第２の半導体層とから形成させ、キャリアを互いに隣接する半導体層の界面に沿って流すことにより、チャネルの形成される位置を制御することもできる。
【００１１】
すなわち、本発明によれば、基板上に形成され、
絶縁膜と、
前記絶縁膜上に形成される半導体層と、
ゲート電極と、前記半導体層に接続されたソース電極と、ドレイン電極とを含む薄膜トランジスタであって、
前記半導体層は、前記ゲート電極に近接する領域の電子親和力が小さく形成された
薄膜トランジスタが提供される。
【００１２】
本発明においては、前記半導体層は、前記ゲート電極に近接する側に形成される第１の半導体層と、前記第１の半導体層に隣接し、かつ前記ゲート電極から離れた側に形成される第２の半導体層とから構成されることが好ましい。本発明においては、前記半導体層は、ａ−Ｓｉ：Ｈを含んで形成され、前記絶縁膜に隣接する側の水素含有量が高いことが好ましい。本発明における前記第１の半導体層は、水素含有量が前記第２の半導体層よりも高いことが好ましい。本発明においては、前記半導体層のモビリティが、ゲート電位の増加に関連して高モビリティから低モビリティに変化することが好ましい。
【００１３】
また、本発明によれば、基板上に形成される薄膜トランジスタの製造方法であって、該製造方法は、
前記基板上に絶縁膜を堆積させるステップと、
前記絶縁膜上に半導体層を形成するステップと、
ゲート電極と、前記半導体層に接続されたソース電極と、ドレイン電極とを形成するステップとを含み、
前記半導体層を形成するステップは、前記ゲート電極に近接する領域において電子親和力を小さくするステップを含む
薄膜トランジスタの製造方法が提供される。
【００１４】
本発明の製造方法においては、前記半導体層を形成するステップは、前記ゲート電極に近接する側に形成される第１の半導体層と、前記第１の半導体層に隣接し、かつ前記ゲート電極から離れた側に形成される第２の半導体層とを堆積させるステップを含むことが好ましい。本発明においては、前記半導体層を形成するステップは、前記絶縁膜に隣接する側に水素含有量が高いａ−Ｓｉ：Ｈを堆積するステップを含むことが好ましい。本発明においては、前記第１の半導体層の水素含有量を、前記第２の半導体層の水素含有量よりも高く形成するステップを含むことが好ましい。
【００１５】
さらに、本発明によれば、アクティブ・マトリックスを形成する薄膜トランジスタが形成された基板と、
前記基板上に形成される表示部とを含んで構成されるアクティブ・マトリックス型表示装置であって、前記薄膜トランジスタは、
絶縁膜と、
前記絶縁膜上に形成される半導体層と、
ゲート電極と、前記半導体層に接続されたソース電極と、ドレイン電極とを含み、
前記半導体層は、前記ゲート電極に近接する領域の電子親和力が小さく形成された
アクティブ・マトリックス型表示装置が提供される。
【００１６】
本発明においては、前記半導体層は、前記ゲート電極に近接する側に形成される第１の半導体層と、前記第１の半導体層に隣接し、かつ前記ゲート電極から離れた側に形成される第２の半導体層とから構成されることが好ましい。本発明においては、前記半導体層は、ａ−Ｓｉ：Ｈを含んで形成され、前記絶縁膜に隣接する側の水素含有量が高いことが好ましい。本発明においては、前記第１の半導体層は、水素含有量が前記第２の半導体層よりも高いことが好ましい。本発明前記半導体層のモビリティが、ゲート電位の増加に関連して高モビリティから低モビリティに変化することが好ましい。本発明においては、前記表示部は、有機ＥＬ素子または液晶表示要素を含んで構成することができる。
【００１７】
【発明の実施の形態】
以下、本発明を図面に示した実施の形態をもって詳細に説明するが、本発明は、図面に示した実施の形態に制限されるものではない。
【００１８】
本発明は、ボトムゲート型、トップゲート型のいずれのＴＦＴ構造についても使用することができ、図１には、本発明の半導体層を使用したＴＦＴのボトムゲート型に適用した場合の実施の形態の断面図を示す。図１に示した本発明のＴＦＴは、基板１０と、基板１０上に形成されたゲート電極１２とを含んで形成されている。基板１０としては、目的に応じて、ガラス等の透明な絶縁性基板、透明性の要求されない用途においてはセラミックといった絶縁性基板を使用することができ、また、用途に応じてシリコンといった半導体性の基板を使用することもできる。ゲート電極１２は、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム−モリブデン（ＡｌＭｏ）、またはこれらのいかなる合金などをスパッタリングなどを使用して堆積させた後、フォトリソグラフィー技術を用いてパターニングすることにより形成することができる。
【００１９】
図１に示されたＴＦＴにおいては、基板１０上には、さらにゲート絶縁膜１４が堆積されていて、ゲート電極１２が上部要素から絶縁させている。ゲート絶縁膜１４は、種々の材料から形成することができ、例えばエッチングなどの製造性を考慮して具体的には例えば、ＳｉＯｘ、ＳｉＮｙ、ＳｉＯｘＮｙなどの材料を用いることができる。図１に示した本発明のＴＦＴにおいては、ゲート絶縁膜１４の上側に共にａ−Ｓｉ：Ｈから形成された半導体層１６ａ、１６ｂが形成されている。第１の半導体層１６ａは、図１に示した実施の形態においては、第２の半導体層１６ｂよりも電子親和力が小さくなるような水素含有量とされている。
【００２０】
後述するように本発明においては、半導体層の電子親和力は、ａ−Ｓｉ：Ｈにおける水素含有量を制御することにより変化させることができ、具体的には、水素含有量を多くすれば電子親和力が小さくなり、水素含有量を少なくすれば電子親和力が大きくなることが知られている。本発明においては、ゲート電極１２に近い側の半導体層１６ａとして、水素含有量の多いａ−Ｓｉ：Ｈ膜を使用し、ゲート電極１２から遠い側の半導体層として水素含有量の少ないａ−Ｓｉ：Ｈを使用することにより、ａ−Ｓｉ／ゲート絶縁膜界面で発生するキャリアをａ−Ｓｉ／ゲート絶縁膜界面から効果的に離すことを可能として、良好な特性のＴＦＴを得ることができることが見出された。
【００２１】
図１に示されるように、さらに本発明のＴＦＴにおいては、第２の半導体層１６ｂ上にエッチング・ストッパ層１８が、例えばＳｉＮｘといった材料を堆積させた後パターニングすることにより形成され、さらにソース電極２０およびドレイン電極２２が、Ａｌ、Ｍｏ、Ｃｒ、Ａｌ／Ｍｏといった適切な金属をスパッタリングなどにより堆積させた後パターニングされて形成されている。また、ＴＦＴ要素の動作の安定性を向上させるために、ソース電極２０およびドレイン電極２２といったＴＦＴ要素を被覆する、ＳｉＮｘといった絶縁膜からパッシベーション膜２４が形成されているのが示されている。また、本発明においてはさらに図示しない層間絶縁膜を使用してＴＦＴ構造を形成することも可能である。
【００２２】
本発明において使用する第１の半導体層１６ａと、第２の半導体層１６ｂとの間の電子親和力の差は、０Ｊよりも大きければ特に制限されるものではなく、本発明の効果が顕著に得られるという点では、第１の半導体層１６ａと第２の半導体層１６ｂとの間の電子親和力の差が０．０３×１．６０２１７７３３×１０−１９Ｊ（０．０３ｅＶ）以上あることが好ましい。また、本発明においては、第１の半導体層１６ａの膜厚は、薄すぎると本発明の効果が得られず、また厚すぎると第１の半導体層１６ａと第２の半導体層１６ｂとの間に形成される界面を流れるキャリアの割合が低くなってしまい、半導体層を複数の層構成として形成することの効果が得られなくなる。
【００２３】
このため本発明においては第１の半導体層１６ａの膜厚は、１ｎｍ〜１００ｎｍ以下とすることが好ましいことが見出された。さらに、顕著に本発明の効果を得る、という点では、第１の半導体層１６ａの膜厚は、１ｎｍ〜８０ｎｍの範囲とすることができ、より好ましくは２ｎｍ〜７０ｎｍとすることができることが見出された。また、本発明において使用する第２の半導体層１６ｂの膜厚は、良好なＴＦＴ特性を得ることができる限り特に制限があるわけではない。
【００２４】
図２は、本発明により構成することができるトップゲート型ＴＦＴの実施の形態を示した図である。図２に示すように、本発明のトップゲート型ＴＦＴは、基板１０上に形成された絶縁膜１４と、絶縁膜１４上にパターニングされたソース電極２０およびドレイン電極２２とを含んで構成されている。さらに、図２に示すように、ソース電極２０およびドレイン電極２２とを覆うように堆積された本発明による第１の半導体層１６ａおよび第２の半導体層１６ｂとが堆積されている。第１の半導体層１６ａと第２の半導体層１６ｂとは、本発明に従いａ−Ｓｉ：Ｈを含んで構成されていて、図１に示したボトムゲート型ＴＦＴにおいて詳細に説明した電子親和力および膜厚となるようにして構成されている。さらに、図２に示したトップゲート型のＴＦＴの実施の形態においては、ゲート絶縁膜２６が堆積され、ゲート絶縁膜２６上にゲート電極１２が形成されて、トップゲート型のＴＦＴ構造が構成されている。
【００２５】
図２に示したトップゲート型ＴＦＴにおいてもゲート絶縁膜２６と第１の半導体層１６ａとの界面は、ダングリング・ボンドが多く、キャリアに対して散乱、トラップといった悪影響を与えることになる。このため、本発明にしたがい、半導体層をａ−Ｓｉ：Ｈを含む２層構造とすることにより、キャリアを第１の半導体層１６ａと、第２の半導体層１６ｂとの界面に沿って流し、かつ第２の半導体層側に多くのキャリアを導入することを可能とすることにより、ボトムゲート型ＴＦＴと同様に、モビリティを高く、かつしきい値電圧Ｖｔｈの変動を抑制することが可能となる。
【００２６】
図３は、本発明のＴＦＴの製造方法を、ボトムゲート型ＴＦＴの実施の形態を用いて示した図である。図３に示した本発明の製造方法は、まず、図３（ａ）に示されるように基板１０を用い、必要に応じて基板１０の表面処理を行い、次いで、図３（ｂ）に示されるように、Ｍｏといった材料を基板１０上に堆積させ、パターニングしてゲート電極１２を形成する。次いで、図３（ｃ）に示すように、ＳｉＮｘといった絶縁性の材料を使用してゲート絶縁膜１４を堆積させ、その後図３（ｄ）に示されるように、第１の半導体層１６ａをＣＶＤといった方法を使用して堆積させる。第１の半導体層の堆積は、例えばＳｉ源としてＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８を使用し、水素源としてＨ２などを使用して、適切な水素含有量のａ−Ｓｉ：Ｈ膜が形成されるようにＳｉ源と水素源との分圧を制御することにより行うことができる。
【００２７】
第１の半導体層１６ａを適切な膜厚となるようにして堆積させた後、本発明においては図３（ｅ）で示されるように第２の半導体層１６ｂの堆積を、ＣＶＤといった方法を用いて第１の半導体層１６ａで説明したと同様にして行う。この際、図３においては図３（ｄ）、図３（ｅ）として段階的に堆積を行うものとして説明するが、本発明においては、Ｓｉ源と、水素源とを変えて段階的に堆積プロセスを実行することもできるし、また、ＣＶＤを行う際に、所定の膜厚まで第１の半導体層１６ａを堆積させた後、Ｓｉ源と、水素源との比を連続的に変えて第２の半導体層１６ｂの堆積を行うことも可能である。Ｓｉ源と水素源との比を連続的に変化させる場合には、明確に第１の半導体層１６ａと、第２の半導体層１６ｂとの間の明確な界面は形成されない。しかしながら、本発明においては、電子親和力の大きな半導体層がゲート絶縁膜界面から離れた側に配置されている限り、明確な界面が形成されなくとも、ほぼ同様の効果を得ることができることが見出された。
【００２８】
図４は、本発明において第１の半導体層１６ａと第２の半導体層１６ｂを生成するため、所定の電子親和力の差を見積もるために必要な水素含有量を示す。図４は、縦軸にバンドギャップを取り、横軸には、ａ−Ｓｉ：Ｈ膜内の水素含有量（原子％）を示した図である。縦軸のバンドギャップは、単位として１．６０２１７７３３×１０−１９Ｊ（１ｅＶ）を単位として使用して示している。本発明において電子親和力の目安となるバンドギャップは、例えば、光電流の測定などを使用して、光電流の波長依存性の立ち上がり値などから得ることができ、バンドギャップが大きいことは、ａ−Ｓｉ：Ｈ膜から生成されるキャリアに対する膜自体の親和力が小さいことを意味している。膜自体の電子親和力ＥＡと、バンドギャップＢＧ（正）と、膜自体のイオン化ポテンシャルＩＰ（正）との関係は、下記関係で与えられる。
【００２９】
【数１】
0004398134.tif 000002
イオン化ポテンシャルＩＰについては、本発明で使用する水素含有量の範囲を考慮すれば、水素含有量によらずほぼ一定であるものと考えられる。したがって、バンドギャップが大きければ大きいほど、電子親和力が小さくなるものと考えられる。
【００３０】
すなわち、図４に示すように、水素含有量が高いことは電子親和力が小さく、水素含有量が低い場合には、電子親和力が大きくなるものといえる。したがって、本発明においては、所定の電子親和力の差を有する第１の半導体層１６ａおよび第２の半導体層１６ｂを形成させるために、図４で示された水素含有量を使用することができる。
【００３１】
さらに、本発明のＴＦＴの製造方法は、図５に示したプロセスに進み、図５（ａ）に示されるように、半導体層１６ａ、１６ｂ上にエッチングストッパ層１８を堆積させ、パターニングを行う。さらに図５（ｂ）で示すように、ソース電極２０、ドレイン電極２２を、上述した適切な材料から堆積させた後パターニングして形成し、図５（ｃ）に示すようにその後パッシベーション膜２４をＳｉＮｘといった適切な絶縁性材料を使用して堆積させ、本発明のＴＦＴを製造することができる。
【００３２】
【実施例】
以下、さらに本発明者らは、本発明をシミュレーション実験および本発明にしたがって製造したＴＦＴの特性を測定することにより検討を加えた。
【００３３】
１．シミュレーション実験
図６は、本発明のシミュレーション実験に使用したＴＦＴの構造を示した図である。シミュレーションにおいては、図６に示されるＴＦＴ構造は、Ｍｏといった金属材料から形成されるゲート電極１２上にＳｉＮｘから形成されるゲート絶縁膜１４を配置し、このゲート絶縁膜１４上に第１の半導体層１６ａ、第２の半導体層１６ｂを配置する構成とした。また、半導体層の上部には、ＳｉＮｘから形成したエッチング・ストッパ層１８と、ソース電極２０、ドレイン電極２２を配置し、これらのＴＦＴ要素をＳｉＮｘから形成したパッシベーション膜２４で被覆する構成とした。シミュレーションにおいては、第２の半導体層１６ｂの電子親和力を固定し、第１の半導体層１６ａの電子親和力および膜厚を変化させて、チャネル内のキャリア分布を検討した。
【００３４】
図７は、上述したＴＦＴ構造のモデルにおいて得られたチャネルのキャリア分布を示した図である。また、図７には、第１の半導体層１６ａと、第２の半導体層１６ｂと、ソース電極２０、ドレイン電極２２との配置を概略的に示す。図７に示されるように、チャネルは、ソース電極２０と、ドレイン電極２２との間に形成されており、チャネル内を流れるキャリアは、第１の半導体層１６ａと第２の半導体層１６ｂとの間の界面に沿って主に第２の半導体層１６ｂを流れることが示されている。すなわち、本発明によれば効果的にチャネルの形成される位置を制御することができ、チャネルをゲート絶縁膜とａ−Ｓｉ層の界面近傍から離すことができることが示されている。
【００３５】
図８には、第２の半導体層１６ｂの電子親和力を固定し、第１の半導体層１６ａの電子親和力を変化させた場合のチャネル内を流れるキャリア量に対して、界面近傍を流れるキャリア量の割合をプロットした図である。図８においては、縦軸を界面を流れるキャリアの割合とし、横軸を第１の半導体層の膜厚とし、第１の半導体層１６ａと、第２の半導体層１６ｂとの間の電子親和力の差に対応するプロットを示したものである。また、図８に示したプロットは、第１の半導体層１６ａと、第２の半導体層１６ｂとの電子親和力の差を、１．６０２１７７３３×１０−１９Ｊ（１ｅＶ）を単位として変化させた場合に得られる複数のプロットが示されており、１．６０２１７７３３×１０−１９Ｊ単位での電子親和力の差が、各プロットの横に示されている。
【００３６】
図８に示されるように、電子親和力の差が大きくなればなるほど第１の半導体層１６ａと第２の半導体層１６ｂの界面に沿って流れるキャリアの量が増加するのが示されている。また、第１の半導体層１６ａの膜厚についてみれば、第１の半導体層１６ａの膜厚を増加させればさせるほど界面に沿って流れるキャリアの割合が減少しているのが示されている。これは、第１の半導体層１６ａの膜厚が厚くなればなるほど、ａ−Ｓｉ層と、ゲート絶縁膜との界面において生成するキャリアが界面にまで達しなくなることを示すものであり、第１の半導体層１６ａの膜厚にはある程度上限があることを示すものである。
【００３７】
すなわち、第１の半導体層１６ａの膜厚は、電子親和力の製造上のばらつきなどを考慮して１００ｎｍ以下とすることが好ましいことが示される。また、電子親和力の差が０．０２×１．０６２１７７３３ｘ１０−１９Ｊ（０．０２ｅＶ）以下では、第１の半導体層１６ａの膜厚に対する依存性がないか、または著しく大きくなることが示されている。したがって本発明においては、膜厚の変動といった製造上のばらつきを考慮して電子親和力の差を０．０３×１．０６２１７７３３×１０−１９Ｊ（０．０３ｅＶ）以上とすることが好ましいことが示される。
【００３８】
２．ＴＦＴ特性の測定
本発明にしたがって製造されるＴＦＴの特性を図３および図５において説明したプロセスを使用して製造し、その特性を評価した。図９は、横軸をゲート−ソース間の電圧Ｖｇｓとし、縦軸をモビリティとして示した本発明のＴＦＴの特性を示したグラフ図である。図９中、○が従来の構成を使用するＴＦＴの特性であり、△が、本発明の構成の半導体層を有するＴＦＴの特性である。図９に示されるように、本発明の構成を採用するＴＦＴは、従来のＴＦＴに比較してモビリティが高く、良好な特性を有することが示されている。本発明において、モビリティが向上する理由は、半導体層を電子親和力の異なるａ−Ｓｉ：Ｈ層から形成し、ゲート絶縁膜から離れた領域に形成された半導体層の界面に沿ってキャリアを移動させることが可能となるためと考えられる。
【００３９】
図１０には、本発明のＴＦＴのスイッチング特性を、縦軸をソース−ドレイン間の電流とし、横軸をゲート−ソース間の電圧Ｖｇｓとして示した図を示す。図１０中、△が本発明の構成を採用するＴＦＴのスイッチング特性であり、○が従来の構成のＴＦＴのスイッチング特性を示す。図１０に示されるように、本発明のＴＦＴは、従来のＴＦＴに比較してより鋭い立ち上がり、すなわち良好なスイッチング特性を示す。
【００４０】
図１１は、本発明のボトムゲート型ＴＦＴのモビリティを、縦軸をモビリティとし、横軸をゲート電圧Ｖｇとして示した図である。図１１に示されるように、本発明のＴＦＴでは、ゲート電圧Ｖｇが低い部分では高いモビリティμ１を有しており、高いゲート電圧の領域では、低いモビリティμ２を示す。この理由としては、通常の動作状態で動作させる場合には、キャリアは本発明により半導体層間に形成される界面を伝って主に第２の半導体層内を流れるが、ゲート電圧Ｖｇが高くなると、ゲート電極から加えられる電界のためゲート電極側へとチャネルが移動し、この結果散乱などの多いゲート絶縁層／ａ−Ｓｉ界面近傍にチャネルが形成されてしまうことになるので、モビリティが低下するものと考えられる。
【００４１】
図１２は、本発明のＴＦＴを使用した表示装置の駆動回路の構成を、有機ＥＬ素子を使用する有機ＥＬ表示装置として構成する実施の形態を使いて説明した図である。図１２（ａ）がアノード側に本発明のＴＦＴを接続する場合の実施の形態であり、図１２（ｂ）がカソード側に本発明のＴＦＴを接続する場合の実施の形態を示した図である。図１２に示された本発明の表示装置に使用される駆動回路は、概ね有機ＥＬ素子３０と、有機ＥＬ素子に接続されたＴＦＴ３２と、を含んで構成されている。有機ＥＬ素子３０は、Ｖｃｃから必要とされる電流の供給を受けるようにされている。また、ＴＦＴ３２は、本発明にしたがってａ−Ｓｉ：Ｈから構成される２層構造の半導体層を含んで構成されており、高いスイッチング特性を有していると共に、しきい値電圧Ｖｔｈの変動が低く抑えられて、良好な表示を可能とさせている。
【００４２】
図１３は、本発明のＴＦＴを表示装置に適用する場合に用いることができる、アクティブ・マトリックス基板の概略上面図である。図１３に示したアクティブ・マトリックス基板３４は、ａ−Ｓｉを用いた本発明のトップゲート型ＴＦＴ３６と、複数の画素電極３８とが配置されて構成されている。図１３においては、ゲート配線４０と、信号配線４２とにより画素電極３８を取り囲む複数のマトリックスが形成されており、その交点にドレイン電極４４と、ソース電極４６と、ゲート電極４８とが形成され、トップゲート型のＴＦＴが形成されている。
【００４３】
画素電極３８は、ＩＴＯ、ＡＴＯ、ＳｎＯ２、ＩＺＯなどの導電性材料により形成されており、この画素電極３８は、トップゲート型ＴＦＴのソース電極４６に接続され、信号配線４２には、ドレイン電極４４が接続されている。アクティブ・マトリックス基板３４には、図１３に示されるように蓄積容量を与えるためのＣｓ配線５０が設けられていてもよい。
【００４４】
本発明の表示装置は、上述したアクティブ・マトリックス基板上に形成された表示部を、ＴＦＴによりスイッチングさせることにより表示を行う。本発明においては、表示部としては、有機ＥＬ素子を含むＯＬＥＤ表示装置または液晶セル、偏光板などの液晶表示要素を含む液晶表示装置を用いることができる。
【００４５】
本発明のＴＦＴは、水素含有量の異なるａ−Ｓｉ：Ｈ層を隣接させて半導体層を形成させるので、従来のように格子定数の違いによる散乱を非常に低く抑えることができ、高モビリティ、長寿命を達成することが可能となる。また、しきい値電圧Ｖｔｈの変動を著しく小さく抑えることができるので、有機発光素子（ＯＬＥＤ）のドライバ用ＴＦＴとして使用した場合には、電流値の変動が著しく小さな良好な表示特性を長時間維持することが可能となる。このため、多階調、長寿命の有機ＥＬ表示装置を提供することが可能となる。さらに、本発明のＴＦＴを液晶表示装置に適用する場合には、高モビリティによる書込性能の向上、しきい値電圧Ｖｔｈの変動が小さくなることに対応して寿命の向上、およびしきい値電圧のばらつきの低減が可能となる。
【００４６】
さらに本発明は、これまで電子注入が多いことから使用されるには困難であったＴａＯｘや有機絶縁膜の利用を可能とし、また、ａ−Ｓｉとは良好な界面を形成することができないとして使用することが困難であったＳｉＯｘ、ＳｉＯｘＮｙ、ＡｌＯｘといった絶縁性材料をゲート絶縁膜として使用することを可能とすることで、液晶表示装置または有機ＥＬ表示装置において、高いＯＮ特性、表面平滑性の向上に伴う生産歩留まりの向上などを達成することが可能となる。
【００４７】
これまで本発明について図面に示した実施例をもって詳細に説明してきたが、本発明は図面に示した実施例に限定されるものではなく、本発明により製造されるＴＦＴのデバイス構成、各要素に用いられる材料、成膜方法については、これまで知られているいかなるものでも、本発明において用いることができることはいうまでもないことである。
【図面の簡単な説明】
【図１】  本発明のボトムゲート型ＴＦＴを示した図。
【図２】  本発明のトップゲート型ＴＦＴを示した図
【図３】  本発明のＴＦＴの製造方法を示した図。
【図４】  水素含有量と、ａ−Ｓｉ：Ｈのバンドギャップを示した図。
【図５】  図３に示したＴＦＴの製造方法の各ステップに後続する本発明のＴＦＴの製造方法を示した図。
【図６】  本発明におけるシミュレーション実験に使用したＴＦＴ構造の概略図。
【図７】  本発明において半導体層内に形成されたチャネル内のキャリア分布を示した概略図。
【図８】  第１の半導体層の膜厚と半導体層内に形成される界面に沿って流れる電流の割合を示した図。
【図９】  本発明のボトムゲート型ＴＦＴにおけるモビリティを、ゲート−ソース間電圧に対してプロットした図。
【図１０】  本発明のボトムゲート型ＴＦＴにおけるドレイン−ソース間電流を、ゲート−ソース間電圧に対してプロットした図。
【図１１】  本発明のＴＦＴのモビリティを、ゲート電圧に対してプロットした図。
【図１２】  本発明の表示装置における表示部駆動回路を示した図。
【図１３】  本発明のＴＦＴを含んで構成されたアクティブ・マトリックス基板を示した図。
【符号の説明】
１０…基板
１２…ゲート電極
１４…ゲート絶縁膜
１６ａ、１６ｂ…半導体層
１８…エッチング・ストッパ
２０…ソース電極
２２…ドレイン電極
２４…パッシベーション膜
２６…絶縁膜
３０…有機ＥＬ素子３０
３２…ＴＦＴ
３４…アクティブ・マトリックス基板
３６…トップゲート型ＴＦＴ
３８…画素電極
４０…ゲート配線
４２…信号配線
４４…ドレイン電極
４６…ソース電極
４８…ゲート電極
５０…Ｃｓ配線
【図１】
0004398134.tif 000003
【図２】
0004398134.tif 000004
【図３】
0004398134.tif 000005
【図４】
0004398134.tif 000006
【図５】
0004398134.tif 000007
【図６】
0004398134.tif 000008
【図７】
0004398134.tif 000009
【図８】
0004398134.tif 000010
【図９】
0004398134.tif 000011
【図１０】
0004398134.tif 000012
【図１１】
0004398134.tif 000013
【図１２】
0004398134.tif 000014
【図１３】
0004398134.tif 000015