(57)【特許請求の範囲】
【請求項１】
マイクロボロメーター焦点面配列用のデジタルオフセット補正装置であって、
ロウとカラムとの規則的なグリッドに配置されたユニットセルのアレイを有し、各カラムはカラムラインを有し、カラムのユニットセルからの信号出力を提供し、該カラムの各ユニットセルは、少なくとも１つの検出器素子と少なくとも１つのスイッチとを含み、各検出器素子は各スイッチの１つのみに関連づけられて、ユニットセルを検出器共通とカラムラインとの間に接続する、デジタルオフセット補正装置において、
前記オフセット補正装置は、各カラムごとに設けられる、
カラムにおける少なくとも一部の検出器素子の検出器抵抗の差を相殺するために前記出力信号を補償する少なくとも１つのオフセットを出力するオフセット補償器を有し、
各カラムごとに、増幅器をさらに含み、該増幅器が、カラムラインに接続されて出力信号を受信する第１入力と、第２入力とを有し、
各カラムごとに、前記少なくとも１つのオフセット補償器が、カラムラインと、検出器共通と、増幅器の第２入力との少なくとも１つに接続されており、
各カラムごとに、前記少なくとも１つのオフセット補償器が、前記増幅器に接続されて前記出力信号における変化を補償する時変補償信号を出力する時変補償電圧源を含む、
デジタルオフセット補正装置。
【請求項２】
請求項１に記載の装置において、前記時変補償信号が、センサの電流誘導加熱による出力信号の変化を補償する、デジタルオフセット補正装置。
【請求項３】
マイクロボロメータ焦点面配列に対してオフセットを提供する方法であって、該焦点面配列が、ロウとカラムとの規則的なグリッドに配置されたユニットセルのアレイを有し、各ユニットセルが、少なくとも１つの検出器素子と少なくとも１つのスイッチとを含み、ユニットセルの各カラムがカラムラインを有して該カラムのユニットセルから出力信号を供給し、
前記方法が、
前記ユニットセルの各検出器素子を、検出器共通と1つのカラムラインとの間に、各スイッチを１つのみ使用して接続するステップと、
各カラムごとに、カラムにおける検出器素子の少なくとも一部の検出器抵抗における差を相殺するために前記出力信号を補償する少なくとも１つのオフセットを提供するステップと、
を含み、
前記少なくとも１つのオフセットを提供するステップが、時変補償信号を前記出力信号に付加するステップを含む
オフセット提供方法。
【請求項４】
請求項３いずれかに記載の方法において、前記付加するステップが、所定の方法でコンデンサを充電および放電することにより前記時変補償信号を生成するステップと含む、オフセット提供方法。
【請求項５】
請求項３、４のいずれかに記載の方法において、前記付加するステップが、前記時変補償信号と画像信号との平均値が信号サンプリング期間のあいだ一定状態を維持するように前記時変補償信号を生成するステップを含む、オフセット提供方法。
【請求項６】
請求項３〜５のいずれかに記載の方法において、前記付加するステップが、カラムにおける検出器素子の少なくとも一部の検出器抵抗における差にもとづき、各検出器素子に対して時変補償信号を生成するステップを含む、オフセット提供方法。
【請求項７】
請求項６に記載の方法において、前記時変補償信号が、各検出器素子ごとに異なる、オフセット提供方法。
【請求項８】
請求項３〜７のいずれかに記載の方法において、前記付加するステップが、少なくとも１つの検出器素子の電流に誘導された加熱による前記出力信号における変化の差にもとづき、時変補償信号を生成するステップを含む、オフセット提供方法。
【請求項９】
マイクロボロメータ焦点面配列に対してオフセットを提供する方法であって、該焦点面配列が、ロウとカラムとの規則的なグリッドに配置されたユニットセルのアレイを有し、各ユニットセルが、少なくとも１つの検出器素子と少なくとも１つのスイッチとを含み、ユニットセルの各カラムがカラムラインを有して該カラムのユニットセルから出力信号を供給し、
前記方法が、
前記ユニットセルの各検出器素子を、検出器共通と1つのカラムラインとの間に、各スイッチを１つのみ使用して接続するステップと、
各カラムごとに、カラムにおける検出器素子の少なくとも一部の検出器抵抗における差を相殺するために前記出力信号を補償する少なくとも１つのオフセットを提供するステップと、
を含み、
少なくとも１つの検出器素子をブロックし、放射が前記検出器素子に当たるのを防ぐステップと、
前記ブロックされた検出器素子から出力されたバックグランド信号でコンデンサを充電するステップと、
前記バックグランド信号が所定値に達すると、カウンタを進めるステップと、
前記バックグランド信号が前記所定値を超えると、コンデンサをリセットするステップと、
前記充電ステップ、進めるステップ、及びリセットステップを、第１測定期間のあいだ繰り返すステップと、
を含むオフセット提供方法。
【請求項１０】
請求項９に記載の方法において、
前記少なくとも１つの検出器素子が複数の検出器素子を含み、
前記充電ステップ、進めるステップ、及びリセットステップが、前記複数の検出器素子の各検出器素子に対して行われ、
前記方法が、各検出器素子ごとに、カウンタのデジタルカウントを、デジタル粗オフセットデータとして記憶するステップを含む、オフセット提供方法。
【請求項１１】
請求項１０に記載の方法において、前記繰り返しステップの後、前記方法が、前記デジタルカウントにもとづきオフセット補償信号をバックグランド信号に付加するステップをさらに含む、オフセット提供方法。
【請求項１２】
請求項１１に記載の方法であって、第２測定期間のあいだ、前記バックグランド信号に前記オフセット補償信号を付加した信号を正確なデジタルオフセットデータに変換するステップをさらに含む、オフセット提供方法。
【請求項１３】
請求項１２に記載の方法であって、前記正確なデジタルオフセットデータとカウンタのデジタルカウントを結合してデジタルオフセットデータを供給する、オフセット提供方法。
【請求項１４】
請求項１３に記載の方法において、
前記少なくとも１つの検出器素子が複数の検出器素子を含み、
前記充電ステップ、進めるステップ、リセットステップ、繰り返しステップ、付加ステップ、変換ステップ、及び結合ステップが、前記複数の検出器素子の各検出器素子に対して行われ、
前記方法が、各検出器素子ごとに、デジタルオフセットデータを記憶するステップを含む、オフセット提供方法。
【請求項１５】
請求項９に記載の方法であって、前記繰り返しステップの後、前記方法はさらに、
前記少なくとも１つの検出器素子のブロックを除去し、放射が前記検出器素子に当たって出力信号が生成できるようにするステップと、
前記デジタル粗オフセットデータにもとづき、補償信号を前記出力信号に付加するステップと、
を含む、オフセット提供方法。
【請求項１６】
請求項１５に記載の方法であって、第２測定期間のあいだ、前記出力信号に前記オフセット補償信号を付加した信号をデジタル画像データに変換するステップをさらに含む、オフセット提供方法。
【請求項１７】
請求項１６に記載の方法であって、前記デジタル画像データとカウンタのデジタルカウントを結合してデジタルデータを提供するステップをさらに含む、オフセット提供方法。
【請求項１８】
請求項１７に記載の方法において、
前記少なくとも１つの検出器素子が複数の検出器素子を含み、
前記充電ステップ、進めるステップ、リセットステップ、繰り返しステップ、付加ステップ、変換ステップ、及び結合ステップが、前記複数の検出器素子の各検出器素子に対して行われ、
前記方法が、各検出器素子ごとに、前記デジタルデータを記憶するステップを含む、オフセット提供方法。
【発明の詳細な説明】
発明の背景
１．発明の分野
本発明は、焦点面配列の信号処理に関し、さらに詳細にはマイクロボロメーター焦点面配列用ディジタル・オフセット補正信号プロセッサに関する。
２．関連する技術の検討
放射センサの配列を使用する焦点面配列は、通常、センサ間のセンサ素子出力における変動を受ける。この変動は、２つの基本構成要素である、オフセット均一性誤差および利得均一性誤差を含むものである。オフセット均一性誤差は、配列の放射感知素子からの外部放射を阻止し、各センサ素子からの出力における変動を測定することにより測定できる。利得均一性誤差は、均一な放射場を焦点面配列に与え、センサ素子出力における変動を観察することにより測定できる。本発明まで、焦点面配列オフセット補正は、検出された信号からのリアルタイムのまたは記憶されたアナログ信号の減算を試みるアナログ回路に限られていた。このようなアプローチは、オフセット補正を提供する本発明による装置および方法の精度に劣ったオフセット補償を提供するものである。
このような種類の放射センサの１つがボロメーターである。ボロメーターは、赤外線放射を吸収する。ボロメーターは大きな温度抵抗係数を持ち、その結果、吸収された放射はボロメーターの温度を変化させ、ひいてはボロメーターの抵抗を変化させる。ボロメーターのイメージング・システムは、通常は８〜１２マイクロメートルの波長範囲の長波赤外線に敏感である。このような赤外線システムは、視界内の物体から発せられる放射量の変動から画像を形成する。
発明の概要
ボロメーター検出器素子の出力の変動は、センサ素子間の線形傾斜応答における不均一性に変換できる。したがって、線形傾斜応答から各素子に関して利得係数が算出できる。最初に、各素子の出力が相殺されてから、利得が補正され、均一応答を生じさせる。
本発明は、ボロメーターの配列のために出力信号のオフセットを設定する方法および装置を提供する。本発明のピクセル単位のオフセット補償器が、複数の検出器素子を具備するマイクロボロメーター焦点面配列に関して開示される。複数の検出器素子のそれぞれは検出器出力を有する。本発明の装置は、別個のオフセットが外部ソースからの情報より導き出される配列において検出器ごとに別個のオフセットを供給するための装置を含む。本装置は、さらに、時分割用の手段が供給手段と協同し、配列中のさまざまな素子に異なったオフセットを供給する供給手段に接続される時分割用の手段も含むものである。本発明の別の態様では、別個のオフセットを供給する手段は、さらに、検出器への電流を調整するための手段も含む。
本発明のさらに別の態様では、別個のオフセットを供給する手段は、さらに、検出器における電圧を調整するための手段を含む。
本発明のさらに別の態様では、別個のオフセットを供給する手段が、さらに、抵抗を検出器に接続するための手段を含む。
本発明のさらに別の態様では、マイクロボロメーター焦点面配列用のピクセル単位のオフセット補償器は、検出器素子の配列を含む。検出器素子の配列のそれぞれは検出器出力を有する。配列内の各検出器に時変補償バイアスを供給する手段は、バイアス制御信号間の検出器抵抗変化の影響を補償するように、素子の配列に接続されている。
本発明の別の態様では、時変補償バイアスを供給する手段が、さらに、配列中の各素子のオフセット電流を変更する補償のための手段を含む。
本発明の別の態様では、補償手段は、さらに、バイアス制御信号の間、平均電流を強制的に一定にするために時変補償波形を生成するための手段を含む。
本発明の別の態様では、時変補償バイアスを供給する手段は、配列中の各素子の検出器バイアス電圧を変化させることによって補償する手段も含む。
本発明の別の態様では、補償手段は、さらに、バイアス制御信号の間、平均電流を強制的に一定にするために時変補償波形を生成するための手段を含む。
本発明の別の態様では、マイクロボロメーター焦点面配列用のピクセル単位のオフセット補償器は、信号を搬送する少なくとも１つの出力を含む、複数の検出器素子を含む。あるオフセットに対し少なくとも１つの出力を動的に相殺することによって動的剰余を生成するための手段が、出力で接続される。回路は、動的剰余がオフセットを差し引いた少なくとも１つの出力での信号を含んでなる、各検出器の動的剰余を測定するための出力に結合される。
本発明の別の態様では、動的剰余を測定するための回路は、さらに、少なくとも１つの出力に結合されている電流をコンデンサ上に積分する手段、コンデンサがしきい値に達する時点を決定する手段、コンデンサがしきい値に達するとコンデンサをリセットする手段、およびコンデンサに接続され、オフセットを測定するためにコンデンサ電圧がしきい値に達する回数を測定する手段を含んでいる。本発明の別の態様では、複数の検出器のそれぞれに別個の事前設定を供給するための手段がコンデンサに接続され、その場合、別個の事前設定は外部ソースから供給される。
本発明の別の態様では、オフセット補正装置および複数の検出器素子は、集積回路上に構築される。
本発明のこれ以外の目的、特徴、および優位点は、類似した数字が類似した要素を参照する本明細書中の好ましい実施態様、請求の範囲、および図面の記述を通して当業者にとって明らかになるであろう。
【図面の簡単な説明】
本発明を説明するために、好ましい実施態様が、添付図面を参照して本明細書中で記述される。
図１は、本発明の１つの実施態様で利用されるディジタル・オフセット補正装置の概略ブロック図である。
図２は、本発明の検出器配列の概略図である。
図３は、４つの例示的な検出器および検出器電子回路を示す、本発明のマイクロボロメーター配列の一部の回路概略図である。
図４は、本発明のマイクロボロメーター配列補償回路の回路概略図である。
図４Ａ、図４Ｂ、および図４Ｃは、ボロメーター・オフセット補償器を利用する本発明の、例えば集積回路内で実現されるマイクロボロメーター配列補償回路の変形例を示す。
図５は、本発明のカラム回路の回路概略図である。
図６は、本発明の１つの実施態様で利用されるディジタル／アナログ・コンバータを概略的に示す。
図７は、本発明の１つの実施態様で利用されるオフセット・コントローラの回路概略図である。
図８は、本発明の１つの実施態様で利用される密なオフセット・コントローラの回路概略図である。
図９は、本発明の１つの実施態様で利用される粗いオフセット・コントローラを概略的に示す。
図１０は、本発明の１つの実施態様で利用されるオーバフロー・コントローラを概略的に示す。
図１１は、本発明の１つの実施態様で利用される利得補正画像補正コントローラを概略的に示す。
図１２は、本発明のビデオ・プロセッサを示す。
図１３は、本発明の１つの実施態様で利用されるコマンド・プロセッサのインタフェース・ルーチンおよびインタフェース構造の概略図である。
図１４は、本発明によって実現されるマイクロボロメーター焦点面用温度安定器の一例のブロック図を概略的に示す。
図１５は、本発明の変形実施態様によって意図されるボロメーター・オフセット補償器回路の変形実施態様を示す。
図１５Ａは、本発明の変形実施態様によって意図される非線形補償電圧源の１例を概略的に示す。
図１６は、本発明の変形実施態様で利用される６ビット・データ・ラッチで使用される１ビット・ラッチの例を示す。
図１７は、本発明によるアナログ／ディジタル・コンバータの概略ブロック図である。
図１８は、図１７に図解される準安定性分解回路の概略ブロック図である。
図１８Ａは、図１７に図解されるアナログ波形生成器の概略ブロック図である。
図１９は、本発明によるアナログ／ディジタル・コンバータの配列の概略ブロック図である。
図２０は、図１９に図解されるクロック逓倍位相固定ループの概略ブロック図である。
図２１は、図１９に図解される９０°位相器の概略ブロック図である。
図２２は、図１９に図解される回路の変形実施態様の概略ブロック図である。
図２３は、図２２の回路で使用される二相電圧制御発振器および二乗回路の概略ブロック図である。
図２４は、図２３に図解される電圧制御発振器の詳細な概略回路図である。
図２５は、図２３に図解される二乗回路の詳細な概略回路図である。
図２６は、グレー・コード信号の最下位ビットの間の時相関係性を図解するタイミング図である。
詳細な説明
図１は、本発明の１つの実施態様で利用されるディジタル・オフセット補正装置の概略ブロック図を示す。ディジタル・オフセット補正装置は、シャッター３３０を制御するために結合されるシャッター／チョッパー・コントローラ３２８を含む。特定のアプリケーションに応じて、ゲルマニウム・チョッパーまたは不透明チョッパーあるいはそれ以外の同等な光学素子が、シャッター３３０の代わりに使用される可能性があることが理解されるだろう。シャッター３３０は、システムに進入する放射エネルギーを制御する。シャッターが開いているとき、放射エネルギーは焦点面配列（ＦＰＡ）１００に衝突する。チョッパー３３０は、ＦＰＡフレーム速度に同期させることができる。ＦＰＡ１００は、連携する制御電子回路を有する統合マイクロボロメーター焦点面配列から構成されていることが有利である。統合マイクロボロメーター焦点面配列は、さらに、ピクセル素子（基本ユニットセルから構成され、その場合、各ピクセル素子が、ピクセル素子により吸収される放射エネルギーの量を表す信号を供給する。ＦＰＡ１００は、ＦＰＡ１００が障害物によって妨害されないビジコン・モードで操作される。ビジコン・モードでは、画像は連続的に得られる。
信号回線３５３上でのオフセット信号は、オフセット・コントローラ３０２により供給される。オフセット・コントローラ３０２は、１７ビットアドレス線、２ビット制御線、および３２ビットデータ線とオフセット・メモリ３３６を結び付ける。本発明の１つの実施態様では、オフセット・メモリは、１２８Ｋ×３２のＲＡＭである。タイミング生成器３１０は、２つのタイミング信号３４８を供給し、焦点面配列１００から２つのクロック信号３５０を受信する。また、タイミング発生器３１０は、ビデオ・タイミング不良ピクセル置換コントローラ３１２にもタイミング信号を供給する。利得コントローラ３０４は、利得調整信号３３３を供給する。グローバル画像補正コントローラ３０６は、ビデオ・インタフェース３０８に８ビット信号を供給する。
本発明の１つの実施態様では、加算ノード３３２が、オフセット・コントローラ３０２からのオフセット信号を焦点面配列１００の出力３４３に加算する。ビデオ生成器３１６には、コントローラ３１８のビデオ・タイミングおよび出力が供給される。ビデオ生成器３１６は、公知のディジタル／アナログ・コンバータを含んでいることが有利である。コントローラ３１８は、市販されている８０Ｃ１８６ＥＣ型マイクロプロセッサまたは同等なもののようなマイクロプロセッサを含んでいることが有利である。バックグランド・プロセッサ・インタフェース３２４は、プログラム・メモリ３２２およびデータ・メモリ３２０を備えている。
本発明の１つの実施態様では、プログラム・メモリ３２２は２５６Ｋ×１６のフラッシュ・メモリから構成され、データ・メモリ３２０は１２８Ｋ×１６のＲＡＭから構成されていてもよい。コントローラ３１８は、利得メモリ３３８、オフセット・メモリ３３６、およびビデオ・メモリ３１４を含む各メモリからデータを読書きするために、バックグランド・プロセッサ・インタフェース３２４を通して接続されていることが有利である。シリアル通信回線３４０は、コントローラ３１８に外部インタフェースを供給するために結合できる。ビデオ出力データはビデオＤＡＣ３１６から得られ、回線３４２上の外部フレーム・グラッバ（ｇｒａｂｂｅｒ）はフレーム・データを利用できる。ＦＰＡ１００の温度安定化は、温度安定器３２６により得られる。
コントローラ３１８は、ホスト・マイクロコンピュータを介してイメージング・システムを外部システムに結び付ける。コントローラ３１８もヒストグラムを生成し、輝度曲線および等価曲線を生成し、チョッパーまたはシャッターを制御し、基準画像フレーム・タイミングを生成し、メモリ診断およびシステム診断を実行し、手動制御およびスイッチをモニタし、ＴＥ安定器３２６を制御する。タイミング生成器３１０は、ＦＰＡ１００クロック、システム・クロック、および必要とされるタイミング信号を生成する。
図２は、本発明の配列センサの概略図である。マイクロボロメーター配列（アレイ）１０２は、焦点面配列１００の放射感知部分を構成する。１つの実施態様では、配列（アレイ）１０２は８０，０００を超える個別マイクロボロメーターを構成することがある。各マイクロボロメーターに結び付けられる電子回路は、図３に詳細に図示される。検出器共通（グランド）１２６は、配列（アレイ）１０２上で均一に分散される。配列は、動的ロウ選択レジスタ１０４およびカラム回路１１０を使用して個々にアドレス指定されるカラムライン１１４によってマイクロボロメーターの規則的なグリッド内に配置される。配列（アレイ）１０２および配列の電子回路は、配列生産中に試験できる。
テスト・クロック１２２、テスト・データ１２４、テスト・モード・イネーブル１１６、グローバル・テスト・イネーブル１２８および検出器テスト・フォース１１８の信号は、配列を試験するために使用される制御信号を供給する。カラム処理回路２００は、配列中の各カラムライン１１４に供給される。カラム処理回路１１０は、図５に詳細に図示される。
配列（アレイ）１０２は、検出器共通（グランド）１２６および分散グローバル試験イネーブル１２８を有する。配列（アレイ）１０２は、動的ロウ選択レジスタ１０４および試験モードでは動的カラム選択試験レジスタ１０８を使用して、アドレス指定される。操作中、カラム回路２００は、任意の特定のカラムをアドレス指定する。制御１１２はカラム回路の操作を制御する。カラム回路は、ディセーブル線１１９によってディセーブルできる。
図３は、４つの検出器および連携する検出器電子回路の例を示す本発明のマイクロボロメーター配列のある部分の回路概略図である。マイクロボロメーター配列は、マルチプレクサ試験トランジスタを含む複数の基本ユニット・セルから構成される。１つの実施態様では、マイクロボロメーター焦点面配列は、３２８のカラム回路を備えるユニット・セルの３２８×２４６のマトリックスから構成される。検出器共通（グランド）１２６は、ボロメーター（検出器素子）２１８Ａ、２１８Ｂ、２１８Ｃ、および２１８Ｄ、ならびにユニット・セル２１２Ａ、２１２Ｂ、２１２Ｃおよび２１２Ｄのそれぞれの一方の側に接続される。ボロメーターは、試験トランジスタ２２０Ａ、２２０Ｂ、２２０Ｃ、および２２０Ｄに並列で接続される。トランジスタ２２０Ａ、２２０Ｂ、２２０Ｃ、および２２０Ｄの「オン」抵抗は、ボロメーター（検出器素子）２１８Ａ、２１８Ｂ、２１８Ｃ、および２１８Ｄのオン抵抗に近似する。このようにして、試験トランジスタは、ボロメーター信号をエミュレートする信号を供給するために使用することができる。エミュレートされた信号は、ボロメーターが作成される前に、マルチプレクサ回路を試験するために使用できる。不良チップをこのようにして最終的な製作の前に特定できるため、このような試験の結果、製造がさらに安価になる可能性がある。スイッチ２２２Ａ、２２２Ｂ、２２２Ｃおよび２２２Ｄは、ロウ選択線２１６Ａおよび２１６Ｂに応答してボロメーターまたは試験トランジスタ信号を切り替える。試験モードでは、試験トランジスタは、グローバル試験イネーブル１２８により起動され、それぞれ個々のロウが、ロウ選択線の内の１つを使用して選択されていてもよい。出力は、各カラム回路２００Ａと２００Ｂで使用できる。試験モードでは、カラム回路２００Ａおよび２００Ｂはバイパスされ、カラム・マルチプレクサによりアドレス指定される。
今度は、本発明のマイクロボロメーター配列補償回路の一例を示す図４を参照する。双方向垂直シフトレジスタ１０４が、配列のロウ選択として機能する。ロウ選択線２１６は、ボロメーター（検出器素子）２１８または試験トランジスタ２２０から信号を選択するために、スイッチ２２２を起動する。グローバル試験イネーブル１２８は、すべての試験トランジスタを起動する。カラムライン１１４は、電源１１７によりバイアスをかけられる。カラムライン１１４は、プリアンプ・ステージおよび出力トランジスタ・ステージのあるバッファ直接注入（ＢＤＩ）回路１７０４により感知される。積分コンデンサ１８０は、カラム感知線１８１上の信号を積分する。本発明の１つの実施態様では、積分コンデンサは、約２９マイクロ秒の積分時間を有することがある。オフセット・コンデンサ回路１６は、積分コンデンサ１８０が、ボロメーター２１８信号のより正確なサンプルを供給できるように、初期オフセット信号７６３を供給する。１つの実施態様では、オフセット・コンデンサ回路１６は約５ｐＦであり、積分コンデンサは約１０ｐＦでもよい。コンパレータ２０が、アナログ・ランプ１８をカラム感知線１８１上の積分信号に比較する。
以下に詳細に説明するランプ生成器１３４は、コンパレータにアナログ・ランプ信号１８を供給する。１つの例でのランプ信号は、名目上約５ボルトから１０ボルトの間の範囲内となる３４μｓとなる場合がある。コンパレータ２０は、３つの素子、オフセット・コンデンサ回路１６、アナログ／ディジタルラッチ１５０、およびオーバフロー・カウンタ１３８にバイナリ信号２１を供給する。この実施態様では、本発明のディジタル・オフセット補正器は、２つのアナログ／ディジタル変換位相を有する。第１の位相は「粗い」変換位相であり、第２の位相は、正確な変換位相、つまり「密な」変換位相である。２つの位相は、カラム回路のアーキテクチャを利用して積分アナログ／ディジタル変換を供給する。粗い変換位相の間、ランプ信号は、一例では約４ボルトであるその低い値に保持される。回路は、積分コンデンサ１８０を積分し、何度もダンプする。回路が積分コンデンサ１８０からの信号をダンプする回数は、積分コンデンサおよびバックグランド検出器バイアスのサイズに依存する。検出器バイアス電荷は、通常、積分コンデンサの能力よりはるかに大きい。その結果、積分コンデンサは、バイアス信号によって溢れさせられる。これを回避するために、コンデンサは回数を積分し、リセットする。コンデンサ１８０は、ボロメーター信号を「密」モードで積分できるようにリセットされる。コンデンサ上に残る信号は、ボロメーターからの電圧を表すであろう。オーバフロー・カウンタ１３８は、コンデンサがダンプされる回数をカウントする。「密」モードでは、ディジタル・ランプ信号１５１は、１３ビット・グレー・コード・カウンタ・エンコーダ１４６から供給される。１３ビット・グレー・コード・クロックは、１３ビット分解能の１２×＿クロックの４つの位相を使用する、ピクセル・クロックの１２倍に等しい周波数を使用して動作できる。ディジタル・ランプ信号およびアナログ・ランプ信号は、それらが同時に開始、終了するように調整される。水平シフトレジスタ１０６は、オフセット・サンプル／保持回路１４２に、オフセット・コンデンサ回路１６を設定するための適切なカラム１６２を供給する。ディジタル・オフセット３５３は、４ビット・ディジタル／アナログ・コンバータ１４４に供給され、オフセット入力・サンプル／保持回路１４２は、４ビット・ディジタル／アナログ・コンバータ１４４のアナログ出力３０１を受け取る。ディジタル・オフセット３５３は、ピクセル・クロックでラッチされることが有利である。カラム選択信号１６２は、オフセット・サンプル／保持回路１４２、出力ラッチおよびドライバ１４０にアドレス指定を供給する。選択されるカラムに応じて、出力ラッチおよびドライバは、オーバフロー・カウンタ１３８のカウント、およびコンパレータ２０によりイネーブルされるアナログ／ディジタル・コンバータ・ラッチ１５０のカウントを供給する。出力ドライバ１４８は、ディジタル・データ４９５をオフ焦点面回路に供給する。ディジタル・データ４９５は、オーバフロー・カウンタとアナログ／ディジタル・コンバータ・ラッチの連鎖であり、ピクセル・クロックで駆動できる。アナログ・ランプおよびディジタル・ランプは、「密」モー��位相の開始時に開始される。
ここでは、検出器素子と並列で接続されるボロメーター・オフセット補償器７０１を利用する、本発明のマイクロボロメーター配列補償回路の変形例を示す図４Ａを参照する。補償回路は、例えばＭＯＳ技術を使用する焦点面配列により単一の集積回路上に集積されることが有利である。ボロメーター・オフセット補償器およびその制御回路が、配列中の検出器のカラムごとに複製されることが理解されるだろう。図４Ａに図示される変形実施態様は、負荷抵抗器１１５に結合される非線形補償電圧源７０３を任意で含むものである。負荷抵抗器１１５は、ボロメーター・オフセット補償器７０１とカラムライン１１４に接続される。ボロメーター・オフセット補償器７０１の１つの実施態様は、図１５に関連して以下にさらに詳細に記述される。ボロメーター・オフセット補償器７０１は、第１端子で負荷抵抗器１１５に、制御入力でデータ・ラッチ７４４に結合される。データ・ラッチ７４４は、図１６に関連して以下にさらに詳細に記述される。ディジタル・オフセット・データ３５３は、データ・ラッチ７４４に供給される。ディジタル・オフセット・データは、カラムライン１１４上の各ロウおよびカラム・ボロメーター信号に適用されるオフセット信号７６１を表す。ＢＤＩプリアンプ１７０４は、さらなる処理のためにオフセット・ボロメーター信号を増幅する。
ここでは、負荷抵抗器１１５に直列で接続されるボロメーター・オフセット補償器７０１、および検出器素子を利用する、本発明のマイクロボロメーター配列補償回路の別の変形例を示す図４Ｂを参照する。低ノイズバイアス電源１１７が、電圧バイアスをボロメーター・オフセット補償器７０１に供給する。ボロメーター・オフセット補償器およびその制御回路が、配列中の検出器のカラムごとに複製されることが理解されるだろう。図４Ｂに図示される変形実施態様では、ＢＤＩプリアンプ（増幅器）１７０４の１つの入力に結合される非線形補償電圧源７０３が任意で含まれていてもよい。他の素子は、前記に類似した方法で接続される。
ここでは、負荷抵抗器１１５に結合される非線形補償電圧源７０３を利用する本発明のマイクロボロメーター配列補償回路の別の変形例を示す図４Ｃを参照する。他の素子は、図４Ａに関して前述されたのと類似した方法で接続される。非線形補償電圧源の動作を、以下に詳細に説明する。
ここでは、本発明のカラム回路の回路概略図の一例を示す図５を参照する。配列中の各カラムは、連携するカラム回路に結合できる。カラム回路は、積分コンデンサ１８０の電圧を基準電圧１８と比較するコンパレータ２０の中心にある。積分コンデンサ１８０は、トランジスタ１７６を介して供給されるオフセット電圧７６３で調整される。トランジスタは、第１バイアス信号および第２バイアス信号によりチップ外の電子回路から制御されるバイアス信号を有する。回路は、電荷注入コンデンサ１７７を備える。バイアス２信号は、積分コンデンサ上でバイアス電圧を設定するために、トランジスタ１７４を介して供給される。粗いオフセットは、カラム選択１６２と調整されるサンプル／保持回路１４２により供給される。アナログオフセット信号３０１は、オフセット信号３０１で供給される。スイッチ１５８は、オフセット信号３０１を供給トランジスタ１６４に供給するために、カラム選択１６２により選択されていてもよい。あるいは、オフセット信号３０１が供給されない場合には、基準電圧ＶＣＳが電源１６０を介してトランジスタ１６６に供給される。オフセット信号１７１は、ライン変換の終端信号１７２により制御されるスイッチ１７０を介して供給される。オフセット電圧が供給されるか、あるいは粗／密制御電圧２１がＮＡＮＤゲート１５４から供給されるかのどちらかである。粗／密制御１７５がアクティブであり、コンパレータがアクティブである場合には、ＮＡＮＤゲートの出力は、ライン変換の終端信号１７２を通してスイッチ１７０に応えて、あらかじめ定義された一定のオフセット電圧を供給するために反転される。コンデンサ１８０は、ＢＤＩアンプ１７０４により増幅されるボロメーターからの信号を積分する。カラムライン１１４は、ロウ選択信号により選択された選択済みボロメーター信号により供給される。信号は、例えば５０Ｋの抵抗器１１５を介して２０ボルトより低いグローバル・バイアス・オフセット電圧によってバイアスをかけられる。入力信号は、回路の動作の一定の位相の間のボロメーター信号を排除するために供給される入力ディセーブル信号１９２に応えて、トランジスタ１９０によりデイセーブルされていてもよい。トランジスタ１８６は、パス・トランジスタ１８４へのボロメーター信号を増幅する。トランジスタ１８６は、トランジスタ１８２から電圧を供給され、トランジスタ１８８によって制御される。パス・トランジスタ１８４によって、ボロメーター信号は積分コンデンサ１８０上で積分される。積分コンデンサ１８０は、リセット信号１７９に応えてスイッチ１７８によりリセットされてもよい。コンパレータ２０の出力は、一例では、過去のサンプルが動的ラッチ１４０から読み出されている間に、ある信号が動的ラッチ１５０に伝送されるパイプライン様式でカラム信号の積分を可能にする動的ラッチの２つのセットに供給されていてもよい。水平シフトレジスタ１０６からのグレー・コードカウント信号１５１とカラム選択１６２は、ラッチ１５０、１４０に供給され、また、バスが粗い変換及び密な変換をなされるボロメータのデジタル値４９５を出力するバススイッチ１４８に供給される。
ここでは、粗いオフセット信号を積分コンデンサに供給するために本発明の１つの実施態様で利用されるディジタル／アナログ・コンバータ１４４を示す図６を参照する。粗いオフセット・コントローラ３５４（図７）からの信号回線３５３上のオフセット信号、Ｂ１、Ｂ２、Ｂ３およびＢ４は、それぞれデータ・フリップフロップ２５１、２５３、２５５および２５７に供給される。フリップフロップの出力は、電圧出力を調整し、アナログ変換の準備を行うために、レベル・シフタに送られる。レベル・シフタ２７１は、アンプ２８１に電圧を供給する。アンプ２８１は、電圧を出力２９９に供給するためにトランジスタ・ペア２９１を制御する。レベル・シフタ２７３は、トランジスタ・ペア２９３のゲートを制御するために演算アンプ２８３を制御する。レベル・シフタ２７５は、トランジスタ・ペア２９５のゲートを制御するアンプ２８５に電圧を供給する。レベル・シフタ２７７は、トランジスタ・ペア２９７のゲートを制御するアンプ２８７を制御する。トランジスタ・ペア２９１、２９３、２９５、２９７は、すべて、４ビット・ディジタル数を表すアナログ信号３０１を供給する演算アンプ２９８に供給される出力２９９に接続される。
図７は、本発明で利用できるオフセット・コントローラの１つの実施態様の回路概略図を示す。焦点面配列１００は、信号回線３５３上でオフセット信号を受信し、焦点面データ３５１および焦点面オーバフロー・データ３５５を出力する。焦点面データ３５１は、配列の各画像センサ素子、つまり各ボロメーター・ピクセルに供給される。焦点面オーバフロー・データ３５５は、内蔵アナログ／ディジタル・コンバータ積分コンデンサ１８０がリセットされた回数のカウントから成る。粗いオフセット・コントローラ３５４は、焦点面配列１００上のディジタル／アナログ・コンバータ内の積分コンデンサ１８０をセットアップするディジタル／アナログ・コンバータに焦点面オフセット・データ３４３を供給する。
密なオフセット・コントローラ３５２は、焦点面配列データ３５１を受信し、新しい密なオフセット出力３４１を粗いオフセット・コントローラ３５４に供給する。粗いオフセット・コントローラ３５４は、オフセット調整出力３５９を密なオフセット・コントローラ３５２に供給する。密なオフセット・コントローラ３５２および粗いオフセット・コントローラ３５４は結合し、粗い変更信号３１９をオーバフロー・コントローラ３５６に供給する。
密なオフセット・コントローラ３５２は、アドレス生成器３６４を使用する外部コントローラによって書き込むこともできる密なオフセット・メモリ３５８に結び付けられる。粗いオフセット・コントローラ３５４は、粗いオフセット・メモリ３６０へのインタフェースを備える。密なオフセット・メモリ３５８および粗いオフセット・メモリ３６０は、焦点面配列中の素子ごとにそれぞれ密なオフセットおよび粗いオフセットを記憶するように構築されるデータベースを含んでいる。したがって、焦点面配列中の各素子には、密なオフセット・メモリ３５８および粗いオフセットメモリ３６０の両方に対応する記憶場所がある。これに類似するものとして、配列の素子ごとに必要とされる積分コンデンサのアナログ／ディジタル変換サイクルの数のカウントを保持するオーバフロー・メモリ３６２が挙げられる。積分コンデンサには前述のように信号全体を積分するのに十分な容量がないため、これらのサイクルが必要となる。信号は、最終的な積分が最後の積分サイクルのために焦点面配列上に残されるまで、サンプリングされ、ダンプされなければならない。
１つの実施態様では、密なオフセット・メモリ３５８および粗いオフセット・メモリ３６０は、２４ビットから成る単一のオフセット・メモリに結合されていてもよい。２４ビットは、密なオフセット値の１４ビット、ＦＰＡの最上位ビットの５ビット、４つの粗いオフセット・ビット、およびオフセットが変化していることを示す１ビットのフラグを記憶することにより割り当てられていてもよい。１４の密なオフセット・ビットは、１３の有効ビットと１つの端数ビットを供することによりコード化されていてもよい。
また、密なオフセット・コントローラ３５２は、利得補正器３７０にも信号を供給する。本発明の一実施態様では、１３ビットの焦点面配列１００からの焦点面配列データ３５１と、５ビットのオーバフロー・データ３５５がある。粗いオフセット・コントローラは、本発明の１つの実施態様では、信号回線３５３上で４ビットのオフセット・データを供給する。
ここでは、本発明の１つの実施態様で利用される密なオフセット・コントローラ３５２のより詳細な回路概略図を示す図８を参照する。密なオフセット・コントローラは、クリッピング・コントローラ３７３、スケーラ３７２、第１の密なオフセット・マルチプレクサ３５７、および第２の密なオフセット・マルチプレクサ３６３から構成される。密なオフセット・メモリ３５８は、第１の密なオフセット・マルチプレクサ３５７の出力３０５への１６ビットインタフェースを有していてもよい。１つの実施態様では、第１の密なオフセット・マルチプレクサ３５７は、外部データ・ソースから、または新しい密な加算ノード３６１の出力から、回線３０１上で書き込みデータを受け入れる。粗いオフセット調整信号３５９は、図７に示される粗いオフセット・コントローラ３５４により新しい密な加算ノード３６１に供給される。加算ノード３６１の出力は、密なオフセット・メモリ３５８にデータ３０５を供給するために、第１の密なオフセット・マルチプレクサ３５７により、外部データ３０１と多重化される。密なオフセット・メモリ３５８は、ＦＲＡ１００内の特定のピクセル素子に対する密なオフセット情報を含んでいる。密なオフセット・メモリ３５８の出力は、オフセット・バイパス信号３０９に応えてオフセットをバイパスするための機構を提供するオフセット・ベース３０７と多重化される。
第２の密なオフセット・マルチプレクサ３６３は、一例では、３ビットの小数点のある１３ビット数から構成されることがある密なオフセット出力３４５を供給する。密なオフセット出力３４５は、密なオフセット加算ノード３６５および減算ノード３６９に接続されていてもよい。減算ノード３６９は、クリッピングされたデータ３１１を密なオフセット出力３４５から減算し、オフセット・データ３７１を供給することにより、焦点面配列１００の出力をクリッピングする。クリッピング・コントローラ３７３は、クリップ信号３０３によって制御され、標準クリッピング方法を使用してデータ３５１に作用する。焦点面データは１３ビットである。減算ノード３６９の出力は、スケーラ３７２を介して処理される。スケーラ３７２は、密なオフセット加算ノード３６５での密なオフセットとの加算のために、データをスケーリングする。
ここでは、本発明の１つの実施態様で利用される粗いオフセット・コントローラを示す図９を参照する。新しい密なオフセット信号３４１は、加算器３８３内でオフセット・ベース信号３０７と加算され、コンバータ３７５によって加算器の出力をオフセット誤差の大きさに変換するための信号を供給する。デッド・バンド・コントローラ３７８は、オフセット誤差の大きさを受け取り、マルチプレクサ３７７を制御し、スケーラに０または粗いオフセット・スケール係数３８５のどちらかを供給する。スケーラ３７４は、オーバフローとして使用されるか、あるいはコンバータ３７６内でコードの大きさから２の補数に変換されるオフセット変更信号を供給する。スケーラ３７４は、密なオフセット・コントローラ３５２によって使用されるオフセット調整信号３５９を供給する。オフセット調整信号３５９は、加算ノード３８１内で粗いオフセット・メモリ３６０からの粗いオフセットと加算され、マルチプレクサ３７９内の書き込みデータ３９９と多重化される次のオフセット引数として使用される。外部コントローラは、書き込みデータ３９９を介して粗いオフセット・メモリ３６０に書き込むことができる。粗いオフセット・メモリ３６０は、信号回線３５３上の焦点面配列１００にオフセット・データを出力する。
操作中、オフセット・コントローラは、チョッパー・モード、シャッター・モード、ビジコン・モードおよび校正モードを含む複数のモードで操作されていてもよい。各モードでは、ピクセル・オフセットの不均一性を補償するために使用されるさまざまな種類の基準画像が作り出される。
チョッパー・モードでは、一例では、ゲルマニウム・チョッパーまたは不透明なチョッパーがＦＰＡフレーム速度と同期され、ぼやけた画像および焦点の合った画像を作り出す。粗いオフセット係数および密なオフセット係数は、基準画像としてぼやけた画像または妨げられた画像を使用し、計算される。チョッパーが、このような画像を作成するために作動されるのに従って、係数が定期的におよび動的に計算されることが有利である。ぼやけた画像または妨げられた画像は、基準画像を作成するために一次低域再帰フィルターを通過する。このような一次低域再帰フィルターは、技術において既知である。各ピクセルは、重要な画像信号によって変調されるＤＣピクセル・オフセットから構成される信号を放射し、この場合画像信号はＤＣオフセットに比較して相対的に小さい。アナログ／ディジタル・コンバータは、あらかじめ定められた値の範囲内で動作するため、ピクセルからの信号は、各ピクセルのオフセット特性を適用することによって、アナログ／ディジタル範囲の中心近くに配置されることが有利である。あるピクセルの粗いオフセット係数は、ピクセル値がアナログ／ディジタル・コンバータの上方範囲内にある場合に４ビットオフセット値を減少させることによって、ぼやけた画像または黒の画像を表示している間に計算される。ピクセル値がアナログ／ディジタル・コンバータのより下方の範囲内にある場合には、オフセットは増分される。１ビット・フラグは、オフセット値が計算できるまで、ビデオ・ディスプレイを凍結するようにセットされている。したがって、オフセット・コントローラの出力は、基準画像を差し引いた焦点の合った画像の間の差異として示される。密なオフセットは、１ビット・フラグが一度クリアされ、密なオフセット値が計算された場合に、オプションで使用できる。
焦点の合った画像を表示する場合、過少範囲条件および過剰範囲条件下のアナログ／ディジタルは、ピクセル・データの５つの最上位ビットにより示される。この値が変化する場合に、オーバフロー状態が存在する。値の減少は、その場合オフセット・コントローラが出力を０に固定するアンダフローを示す。値の上昇は、オーバフロー状態が発生し、オフセット・コントローラが出力をすべての１にクリッピングすることを意味する。
シャッター・モードでは、オフセットは、シャッターが閉じられている時のみ計算される。シャッターは、コンピュータ制御によるか手動で、定期的に閉じていてもよい。シャッターが閉じられている間に得られた画像は、一次低域再帰フィルターを通過して、基準画像を作成する。粗いオフセットおよび密なオフセットは、チョッパー・モードに関連して前述されたように計算されていてもよい。オフセット・コントローラの出力は、基準画像を差し引いた開かれたシャッター画像の間の差異として示される。素子の操作は、チョッパー・モードにおけるオフセット・コントローラに類似している。
シャッターを使用しないビジコン・モードでは、オフセット係数は、チョッパー・モードの場合のように連続して計算される。画像は一次低域再帰フィルターを介して通過し、連続的に変化する基準画像を作成する。使用される場合、粗いオフセットおよび密なオフセットは、チョッパー・モードに関連して前述されるような方法で連続的に計算されていてもよい。オフセット・コントローラ出力は、表示されている現在の画像と過去に平均化された画像の間の差異である。
オフセット・コントローラは、インテル４８６あるいはペンティアムによるパーソナル・コンピュータのような外部コンピュータがオフセット係数メモリにアクセスする校正モードにおいて操作できる。外部コンピュータは、やはりコンピュータの命令の元で更新されるオフセット係数を読書きすることができる。
ここでは、本発明のオーバフロー・コントローラを示す図１０を参照する。オーバフロー・メモリ３８２は、焦点面配列１００上のボロメーターごとのオーバフロー・カウントを記憶する。マルチプレクサ３９０は、コントローラ３１８から、またはマルチプレクサ３９７からのデータでオーバフロー・メモリ・バス３６７を駆動する。マルチプレクサ３９７は、保持開始信号３４４の状態に応じて、マルチプレクサ３９０に保持カウント３４７またはオーバフロー・カウント３４９のどちらかを供給する。保持開始信号３４４は、粗いオフセット・コントローラからの粗い変更信号３１９と保持イネーブル信号３３９の論理ＡＮＤ３８６である。オーバフロー・カウント３４９は、減算の結果である。減算器３９５は、オーバフロー信号３１７を保持データ信号３１５から減算する。マルチプレクサ３９４は、オーバフロー・メモリ・バス３６７または焦点面オーバフロー・カウント３５５のどちらかを選択する。保持ビット・メモリ３８０は、ＯＲゲート３８８からの保持ビット、またはコントローラ３１８からの保持ビットを記憶する。保持ビット・バス２８８は、第１信号を３つの入力ＯＲ３９６に供給する。
オーバフロー・ゼロ信号２８９は第２信号を供給し、保持ディセーブル制御信号２８６は第３信号を供給する。ＯＲ３９６は、制御マルチプレクサ３９４に保持実施済み信号２８４を供給する。ＡＮＤ３９８は、信号をＯＲ３８８に供給する。ＯＲ３８８は、ＡＮＤ３８６の保持開始出力３４４にも接続される。
ここでは、本発明の一実施態様で利用される利得補正画像補正コントローラの概略図を示す図１１を参照する。利得コントローラ３０４は、焦点面配列１００からのオフセット補正済みデータのために利得係数を供給する。利得コントローラ３０４は、さらに、焦点面配列１００により収集されるデータのヒストグラムをコンパイルする。
利得／ヒストグラム／補償メモリ６１０は、利得補償係数を含むデータを供給する。データは、さらに、不良ピクセルのコードを含む。コードは、ピクセルが不良かどうかについての情報を供給し、また隣接するピクセル・アドレス・データを含んでいてもよい。不良ピクセル・デコーダ６２４は、データを受け取り、現在のピクセルが不良であるかどうかを判断する。現在のピクセルが不良である場合、不良ピクセル・デコーダ６２４は、不良ピクセルを置換する隣接ピクセルを決定すべく、隣接するピクセルデータを使用してもよい。不良ピクセル・デコーダ６２４は、利得補償係数をマルチプレクサ６２２に渡し、利得係数によりオフセット信号を乗算する。マルチプレクサ６２２は、均一性利得を含む利得補償係数または不良ピクセル・デコーダ６２４により供給される利得補償係数を、加算器６２６へ渡す。オフセット・コントローラ３０２は、焦点面配列１００からのオフセット補正済みデータを加算器６２６に供給する。加算器６２６は、オフセット補正済みデータを適切な利得補正係数で乗算する。クランプ６２０は、乗算されたデータを受け取ることができる。クランプ６２０は、選択され、あらかじめ定められた範囲の値を渡すためのウィンドウとして機能してもよい。利得補正済みデータは、表示のために表示装置に供給されていてもよい。
好ましい１つの実施態様では、利得補正係数は、小数点の左側にある１ビット、および小数点の右側の１５ビットから構成されていてもよい。オフセット補正済みデータは、小数点の左側の１３ビットおよび小数点の右側の１ビットから構成されていてもよい。クランプは、３０ビットの乗算済みデータ出力から小数点の左側の１３ビットおよび小数点の右側の１ビットを渡してもよい。
利得補正済みデータは、ヒストグラムの構築にも供給されていてもよい。クランプ／スケール装置６１８は、利得補正済みデータを受け取り、データをあらかじめ定められたスケールに固定し、スケーリングする。最大／最小生成器６１６は、スケーリングされたデータを受け取る。スケーリングされたデータは、高ビット生成器６１４にも供給される。高ビット生成器６１４は、高ビットをスケーリングされたデータに加算する。マルチプレクサ６１２は、高ビット生成器６１４からデータを受け取り、利得／ヒストグラム／補償メモリ６１０にアドレスとしてデータを供給する。
利得コントローラ３０４は、利得／ヒストグラム／補償メモリ６１０にヒストグラムを記憶する。加算器６０６は、ピクセル出力から生じるアドレス値を受け取り、値が、例えば１つの実施態様では２５５であるあらかじめ定められた値を下回る限り、その値を１で増分する。加算器は、増分された値をマルチプレクサ６０８に供給する。マルチプレクサ６０８は、増分値を利得／ヒストグラム／補償メモリ６１０の中に書き戻す。焦点面配列１００上のすべてのピクセルが走査される。
ここでは、本発明のビデオ・プロセッサを示す図１２を参照する。ビデオ・プロセッサは、８ビット・ビデオ信号、４ビット・オーバレイ信号および明るいオーバレイ信号を供給する。８ビット・ビデオ信号は、マルチプレクサ４２１の出力をマルチプレクサ４１７の出力と加算することによって供給される。マルチプレクサ４１７マルチプレクサは、マルチプレクサ４１５を介するフィードバック信号で、焦点面配列処理システムから８ビット・データを計算し、７ビットの最下位ビット・バイパスを供給する。加算ノード４３７は、マルチプレクサ４１９の入力および出力も監督するマルチプレクサ４２１を供給する。マルチプレクサ４１９は、オーバレイ・メモリ４０３の出力を受け取る。不良ピクセル置換は、マルチプレクサ４２５およびマルチプレクサ４２３により実現され、マルチプレクサ４２３がデータの８ビットを、加算ノード４２７の出力を受け取るマルチプレクサ４２５に入力する。加算ノード４２７は、マルチプレクサ４２５の出力を、入力としてビデオ・メモリ４０５からのデータと加算する。不良ピクセル置換プロセッサ４０１は、不良ピクセル・データが置換されるビデオ・メモリに１７ビット・アドレス３４６を供給する。８ビット・コンピュータ信号は、やはりマルチプレクサ４０９からフィードバック・データを受け取るマルチプレクサ４１１に供給される。マルチプレクサ４１１の出力は、マルチプレクサ４０９内で、マルチプレクサ４０７を介して８つのもっともグローバルなビットと多重化される８つの最上位ビットと多重化される。不良ピクセル置換プロセッサ４０１は、１７ビットのアドレスを、前述のマルチプレクサ４１９にデータを供給するオーバレイ・メモリ４０３に供給する。クリッピング・プロセッサ４３９は、オーバレイ・プロセッサ４３１からオーバレイ信号を供給する加算ノード４３３の出力およびマルチプレクサ４２５によって作り出される不良ピクセル置換回路の出力をクリッピングする。焦点面配列からグローバルにスケーリングされたデータは、マルチプレクサ４０７を介して供給され、利得補正済みデータはマルチプレクサ４１５に供給される。
ここでは、本発明のコマンド・プロセッサのインタフェース・ルーチンおよびインタフェース構造の概略図を示す図１３を参照する。コントローラ３１８は、シリアル入出力（Ｉ／Ｏ）ポートに結び付けられる第１シリアル・プロセッサ５２２および第２シリアル・プロセッサ５５４を有する。
高速リンク５８４は、外部プロセッサ５８２に結びつく。外部プロセッサ５８２は、シリアル・リンク１−５７６およびシリアル・リンク０−５７４を制御する。高速リンク５８４は、メモリを介して、ＤＭＡチャネル５７８およびＤＭＡチャネル５８０により結びつく。ＤＭＡチャネル５７８は、リンク・プロセッサ５５６に結びつくリンク・コントローラ５６８に結びつく出力チャネルである。高速リンクは、リンク・コマンド・インタプリタ５７０とも通信する。リンク・プロセッサ５５６は、ＤＭＡチャネル５８０を通るリンク・コントローラ５７２を介して高速リンク５８４からデータを受け入れる。リンク・プロセッサ５５６は、コントローラ３１８に結びつく。
ＦＰＡタイミング・コントローラ５１０は、フレーム割込みルーチン５１４をタイミング・データに供給する。タイマ＿２５８８は、ディジタル／アナログ・コンバータ・リクエスト５９４をスケジュールするインターバル・タイマ・ルーチン５１２に信号を供給する。ディジタル／アナログ・コンバータ・リクエスト・コマンド５０３は、アナログ／ディジタル・コンバータ・サービス・ルーチン５８６を演算するアナログ／ディジタル・コンバータ５１１に供給される。温度示度５０７は、ＴＥ安定器制御５４６に供給される。ＴＥ安定器３２６は、ＴＥ安定器制御５４６により制御される。ＴＥ安定器３２６は、ＴＥ安定器ループ調整５４８を備える。素子を制御するためのスイッチは、スイッチ・スキャナ５３６により走査されるインタフェース５４２を備える。タイマ・ルーチンは、フレーム割込みルーチン５１４およびアナログ／ディジタル・リクエスト５９４だけではなくスイッチ・スキャナにもポーリングを供給する。スイッチ・スキャナは、スイッチ・コマンド・プロセッサ５４０にデータを供給するスイッチ変更リスト５３８にデータを供給する。チョッパー割込みルーチン５３４は、チョッパー・シャッター・センサ５２７からデータを受け取る。チョッパー位相制御ループ５３２は、チョッパー・ルーチン５３０によって制御される。チョッパー・コンバータ５２６は、チョッパー位相制御ループ５３２によって制御される。チョッパー位相ループ調節は、５３４内で調整される。ＤＭＡメモリ・コントローラ５１６は、ＤＭＡＱ５２３にサービスを供給する。ＤＭＡチャネル５２１は、システム・メモリ５１８にアクセスする。自動利得制御ルーチン５２８は、ＤＭＡコントローラ５１６によって制御されるＤＭＡＱ５２３を介してメモリに結びつく。図１４を参照すると、本発明に従って実現されるマイクロボロメーター焦点面配列用温度安定器の１つの特定な例のブロック図が示される。装置は、複数のマイクロボロメーターのそれぞれから温度エータを供給するためのマイクロボロメーター焦点面配列１００から構成される。前記のように、ＦＰＡ１００からのデータは、図１１にもっともよく示されるように、利得／画像補正コントローラ３０４から利得補正済み信号６２１を作成するために処理されていてよい。ＴＥ安定器ループ調整５４８は、利得／画像補正コントローラ３０４からの利得補正済み信号に結合される平均信号９１２を決定するための手段を含んでいてもよい。平均信号決定手段９１２は、フィードバック信号出力９０６から成る。マイクロボロメーターの配列の平均温度を示す平均信号は、フィードバック信号出力９０６上でフィードバック信号を生成するために、利得補正済み信号から求められる。フィードバック信号は、平均信号に比例していることが有利である。ＴＥ安定器制御５４６は、フィードバック信号出力９０６を受け入れるための入力を含む、温度制御信号９０２を生成するための手段を含んでいてもよい。温度制御信号手段９０２は、フィードバック信号に比例する温度制御信号を搬送するための、温度制御出力９０４を含んでいる。温度安定器３２６は、マイクロボロメーター焦点面配列と接触する。温度安定器３２６には、温度制御出力に結合された入力があり、結合９１０で示されるようにマイクロボロメーター焦点面配列１００の平均温度を調整するために、温度制御信号に応答する。
本発明の装置の１つの実施態様では、熱電気安定器３２６は、熱電冷却器を含んでいることが有利である。平均信号９１２を決定するための手段は、マイクロプロセッサを含んでいるか、あるいはコントローラ３１８内で実施されるコンピュータ・プログラムとして実行しうることが有利である。温度制御信号生成手段９０２は、従来の電力アンプを含んでいてもよい。
本発明の装置の有用な実施態様では、平均信号決定手段は、ＦＰＡ内の各マイクロボロメーターから、または配列中のマイクロボロメーターの選択された部分からデータを受け取るために連結されていることが好ましい。このようにして、発明の方法および装置は、初めに、ＦＰＡボロメーター素子の温度感度を利用し、配列自体を配列中のボロメーター素子の平均温度において安定化する。
操作中、本発明の方法は、コンピュータ制御された方法をマイクロボロメーター焦点面配列の温度安定化に供給し、その場合、各プロセス・ステップは、コンピュータ生成されたコマンドに応えて実現される。コンピュータ制御された方法は、以下のステップを含む：
Ａ．マイクロボロメーター焦点面配列中の複数のマイクロボロメーターのそれぞれから温度データを読み出すステップ；
Ｂ．温度データから平均信号を決定するステップ；
Ｃ．フィードバック信号が平均信号に比例するフィードバック信号を生成するステップ；
Ｄ．フィードバック信号に比例する温度制御信号を生成するステップ；
および
Ｅ．マイクロボロメーター焦点面配列の平均温度を温度制御信号に応えて調整することにより、マイクロボロメーター焦点面配列の温度を安定化するステップ。１つの特定な有利な例では、温度を安定化するステップは、マイクロボロメーター焦点面配列に結合される熱電気安定器の温度を調整するステップを含む。温度調整は、希望されるように、およびアプリケーションと操作環境に応じて、連続的にまたは定期的な間隔で実施されていてもよい。
別個の温度センサを配列基板上で使用する本発明の１つの変形実施態様では、ＴＥ安定器は、ＦＰＡ温度を以下のパラメータに関して１００マイクロ度ケルビン内で安定した状態に保つことができるであろう：
センサ抵抗：５ＫΩ≦Ｒ≦２０ＫΩ
温度係数：−２％／度ケルビン
センサを差動ブリッジの１つの脚部の中に配置することによって、別個の温度センサ回路を実現してもよい。ブリッジまでの２本の電力リード線が、差動測定値が採取できるように自動的に切り替えられ、ブリッジは、ｄｃ駆動電源内でのドリフトを相殺するために両方向で電力の供給を受ける。ブリッジ抵抗器には、センサの抵抗に等しい値Ｒが設定される。１度ケルビン範囲内で正確な絶対温度を得るために、−２％／度Ｋの温度係数の場合、Ｒの値は２％以内の精度でなければならない。センサ抵抗の指定される範囲の場合、ブリッジにはＮ個の合計差異値が存在する場合がある。
１．０２Ｎ＝（２０Ｋ／５Ｋ）
Ｎ＝ｌｏｇ（４）／ｌｏｇ（１．０２）
Ｎ＝７０
したがって、各センサは、組立てに適した抵抗器を選択するために測定されなければならない。１２ボルトという駆動電圧用のブリッジにわたる電圧差は、温度における変化が１００μ度に対し、約６μＶとなる。それから、この電圧は、約１００，０００で増幅され、バックグランド・プロセッサに対する入力のためにアナログ／ディジタル・コンバータによってサンプリングされる。プロセッサは、ＴＥ安定器用電力駆動回路を制御するために使用してもよい。
ここでは、本発明により意図されるボロメーター・オフセット補償器回路の変形実施態様を示す図１５を参照する。前記のように、焦点面配列の各カラムは、ボロメーター・オフセット補償器７０１に結合される。したがって、ボロメーター・オフセット補償器７０１および矢印７０７で示される連携する回路は、Ｍコラムのそれぞれに、ＦＰＡ集積回路チップ上で複製される。カラムライン１１４上のボロメーター信号は、ロウ選択回線２１６で選択され、ＢＤＩプリアンプ１７０４に接続する。カラムライン１１４上のボロメーターからの信号とは、ボロメーター・オフセット補償器７０１により補償されているところの信号である。説明される例では、ボロメーター・オフセット補償器７０１は、その内のいくつかが補償抵抗器７０２、７０４、および７０８として図解のために示され、それぞれ個別に複数のスイッチ７１０Ａ、７１０Ｂ、および７１０Ｄに結合される、第１補償抵抗器かち第６補償抵抗器を具備する。複数のスイッチは、例えば第６ビット・データ・ラッチ７４４の出力７１１Ａ、７１１Ｂ、７１１Ｄにより結合され、制御される。第６ビット・データ・ラッチ７４４は、水平シフトレジスタ１０６によってイネーブルされる。ディジタル・オフセット・データ３５３は、データ・ラッチ７４４を介して特定の抵抗器の組み合わせを選択する。本発明の１つの実施態様では、第１補償抵抗器から第６補償抵抗器に、１２００オームから８２００オームの名目範囲内の値が設定され、例えば約１４５キロオームの負荷抵抗器１１５に結合される。
本明細書中に示される実施態様は、制限ではなく、図によって示され，その他の同等な値、および補償抵抗または同等な回路の組み合わせは、本発明の精神および範囲を逸脱することなく使用してもよい。１つの実施態様では、非線形補償電圧源７０３が電圧７６２をボロメーター・オフセット補償器７０１に供給する。
ここでは、図１５Ａを参照し、図１５Ａは、本発明の変形実施態様により意図される非線形補償電圧源７０３の一例を示す。非線形補償電圧源は、抵抗７５４に並列接続されるコンデンサ７５２に接続されるスイッチ７５０を有する。閉じられると、スイッチ７５０は、電圧ＶＮＣをアンプ７５６にかける。アンプ７５６は、出力抵抗７６０に直列接続される出力コンデンサ７５８を通る出力（電圧）７６２を備える均一性利得アンプを具備していることが好ましい。再び図４Ａを参照すると、電圧７６２は、ＢＤＩプリアンプを制御するために、ノードＶ１に、あるいは変形実施態様においてはＶ３に接続されていてもよい。スイッチ７５０は、検出器ロウ選択と同期して起動されることが有利である。この開示の利点を得る当業者によって理解されるように、アンプ７５６は、任意の特定のアプリケーションの集積回路技術に応じて、均一性利得反転演算アンプまたは均一性利得非反転演算アンプを含んでいてもよい。
ここでは、６ビット・データ・ラッチ７４４で使用される１ビット・ラッチ７４４Ａの例を示す図１６を参照する。ビット・ラッチ７４４Ａは、入力から出力へ電圧レベルを変更するために、レベル・シフタ回路７２５に結合されていてもよい。レベル・シフタ７２５は、抵抗上のｎ−チャネルを減少するために構成されていることが有利である。図１６の回路は、補償抵抗器ごとに複数回複製されていることが有利である。ボロメーター・オフセット補償器７０１が６つの補償抵抗器を利用する一例では、同一データ・ラッチ回路は、ＦＰＡチップ上のＭ個のカラムのそれぞれに６回製作されていることが有利である。好ましい実施態様では、データ・ラッチ７４４は、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを具備する。
入力では、各ビット・ラッチ７４４Ａは、Ｎ番目のオフセット・ビットを動的にラッチし、選択するように構成されたロウ選択トランジスタ７１４、７１２を具備する。トランジスタ７１４は、水平シフトレジスタ１０６からのロウ選択出力によって制御される。トランジスタ７１２は、水平シフトレジスタ１０６からのＮＯＴロウ選択出力によって制御される。トランジスタ７１６、７２２は、第２動的ラッチとして動作する。トランジスタ７１８および７２０は、起動時にｎオフセット・ビットの状態をトランジスタ７２６に転送する制御信号ＴおよびＮＯＴ Ｔに応答してトランジスタ７２６を駆動する。ＮＯＴ ＨＶリセット信号は、転送信号ＴおよびＮＯＴＴがアクティブでない間、トランジスタ７２４の出力をリセットする。リセット後、アクティブな転送信号、およびトランジスタ７１８と７２０がトランジスタ７２６を駆動する。トランジスタ７２８および７３０は、トランジスタ７２６の出力に応えてトランジスタ７１０を駆動するために動作する。出力では、切替えトランジスタ７１０が、負荷タップＮから負荷タップＮ＋１を短絡させることによって、補償抵抗器の選択を制御する。複数のスイッチ７１０Ａ−７１０Ｄは、前記例の切替えトランジスタ７１０を含む。第１ラッチは、領域内のトランジスタを３×２ミクロンの範囲でトランジスタを操作するための第１電圧Ｖｄｄでバイアスを掛けられていてもよく、一方、Ｖｄｄよりかなり高い第２電圧Ｖｄａは、トランジスタ７１０を操作するように選択されていることが好ましい。トランジスタ７１０は、約４０×２ミクロンの面積を持つ半導体材料を含んでもよい。
ボロメーター・オフセット補償器回路の素子を記述したので、今度は、ボロメーター・オフセット補償器回路の動作を記述するのが本発明の理解に役立つであろう。さらなるバックグランドにより、マイクロボロメーター焦点面配列は、通常、検出器不均一性と非常に低い信号レベルの両方を同時に処理するために、非常に大きな動的範囲の電子回路を必要とする。１対１００万を超える動的範囲が典型的である。電子回路スイッチは、特に、大きな焦点面配列に適用可能な場合に、この難しい要件を満たすことができ、マイクロボロメーター技術の重大な利点および実践的なアプリケーションを提供する。図１５に図示される実施態様では、非線形補償電圧源７０３は、利用される場合、ボロメーター検出器２１８、負荷抵抗器１１５、プリアンプ１７０４および補償抵抗器７０２、７０４、７０８を具備する焦点面上回路に接続されるオフ焦点面非線形補償電圧源であることが好ましい。電圧７６２がかけられると、複数のスイッチ７１０Ａ−７１０Ｄの内の１つまたはそれ以上を開くことによって選択されるように、電流は検出器カラムライン１１４、負荷抵抗器１１５、および少なくとも１つの補償抵抗器を通って流れる。負荷抵抗器１１５が必要とされない実施態様もある。電圧７６２はＢＤＩプリアンプ１７０４によって設定され、名目上Ｍ検出器回路のそれぞれに対して同じ電圧である。プリアンプ１７０４に流れ込む電流は、信号電流を表す。検出器抵抗が検出器ごとに大きく変化する可能性のある検出器抵抗の差異を補償するために、補償抵抗器が利用されることが好ましい。このような補償抵抗器が利用されない場合には、プリアンプ回路は、有効信号電流だけではなく、検出器抵抗変動から生じる大きな付加電流も処理するためにかなり増大した動的範囲を必要とする。
電流がボロメーター検出器にかけられるに従い、Ｉ2Ｒ加熱は各検出器の温度を上昇させる。温度が上昇した結果、検出器抵抗が変化し、それによりＢＤＩプリアンプ１７０４の入力動的範囲要件が増加する。外部非線形補償電圧源７０３はノードＶ１で電流の変化を感知し、Ｉ2Ｒ加熱が誘発するプリアンプ電流の変化を正確に補償する非線形電圧を供給する。このようにして、非線形電圧は、プリアンプ１７０４の動的範囲要件も、焦点面上に集積される電子回路内で容易に達成できるレベルまで引き下げる。
ここでは、本発明のアナログ／ディジタル・コンバータの総合的な概略ブロック図である図１７を参照する。変換対象のアナログ信号であるアナログ入力信号１８１は、クロックされないアナログ・コンパレータ２０の１つの入力に接続される。コンパレータ２０のその他の入力は、アナログ・ランプ信号１８に接続される。アナログ波形生成器１３４は、アナログ・ランプ信号１８を生成する。アナログ・ランプ信号１８が、実質上、アナログ入力信号１８１に等しい場合、コンパレータは出力信号２１を生成する。コンパレータ出力信号２１は、準安定性分解回路３５の制御入力に接続される。アナログ波形生成器１３４に同期されるのは、ディジタル・グレー・コード・バス６２上でディジタル・グレー・コード１５１を生成するグレー・コード生成器１４６である。ディジタル・グレー・コード・バス６２は、準安定性分解回路３５のデータ入力に接続される。準安定性分解回路３５は、バス６２上のディジタル・グレー・コードの状態をコンパレータ出力信号２１のアクティブ状態に応えて記憶する。その結果、準安定性分解回路３５のディジタル出力信号４７は、アナログ・ランプ信号１８の大きさがアナログ入力信号１８１の大きさと等しくなる場合のアナログ入力信号１８１の大きさのディジタル表記となる。
ここでは、準安定性分解回路３５をさらに詳細に説明する図１８を参照する。コンパレータ出力信号２１は、Ｎビット・データ・ラッチ１１の制御入力に接続される。Ｎは、アナログ信号１８１がアナログ／ディジタル・コンバータによりディジタル化（変換）される分解能のビット数である。Ｎは任意の数となり、通常、大部分のアプリケーションでは８と１６の間である。Ｎビット・データ・ラッチ１１データ入力は、グレー・コード生成器１４６からディジタル・グレー・コード・バス６２に接続される。Ｎビット・データ・ラッチ１１（グレー・コード生成器１４６により生成されるコード１５１である）によってラッチされるデータは、回線１７上でＮビット・フリップフロップ１９に供給される。Ｎビット・フリップフロップ１９は、Ｎビット・データ・ラッチ１１がグレー・コード・生成器１４６の状態を記憶した後あらかじめ定められた時間期間、回線１７上のデータを記憶することによって、システムの準安定性を分解する。ディジタル出力４７は、前記のように供給される。
ここでは、図１７に図解されるアナログ波形生成器１３４の概略ブロック図を示す図１８Ａを参照する。演算アンプ３２は、出力信号を積分コンデンサ２８に供給することにより、アナログ・ランプ信号１８を供給する。ＲＥＳＥＴ信号３４は、タイミング回路３３により生成され、新しい変換が開始されなければならないときにコンデンサ２８を放電するために、スイッチ２８Ａを起動する。演算アンプ３２の１つの入力３９は、ＲＡＭＰ＿ＢＩＡＳ信号に接続され、第２入力２３は、プログラマブル電流源３１の出力に接続される。プログラマブル電流源３１は、演算トランスコンダクタンス・アンプ２７により制御される。アンプ２７には、アナログ・ランプ信号１８に接続される第１入力がある。アンプ２７の第２入力はランプ基準電圧ＲＡＭＰ＿ＲＥＦに接続される。アンプ２７の第３入力は、ランプ調整回路２９の出力に接続される。アナログ・ランプの開始電圧は、ＲＡＭＰ＿ＢＩＡＳ電圧を変更することにより調整可能である。アナログ・ランプ信号１８の傾斜は、アンプ２７により制御される。プログラマブル電流源３１の出力をトランスコンダクタンス・アンプ２７からの電流信号２７Ａに応えて変更することにより、アナログ・ランプ信号１８の傾斜は変更できる。ランプ信号１８が終了しなければならない直前に発行されるタイミング回路３３からの制御信号３３Ａに応えて、ランプ調整回路２９は、制御信号２９Ａを介して、アンプ２７をオンにして、ＲＡＭＰ＿ＲＥＦ電圧とアナログ・ランプ信号１８の電圧の間の差異をサンプリングする。トランスコンダクタンス・アンプ２７は、この電圧差異を、プログラマブル電流源３１の制御に使用される電流２７Ａに変換する。プログラマブル電流源３１が調整された後で、タイミング回路３３は、制御信号３３Ａを介して、アンプ２７をオフにして、フィードバック・ループを開き、ＲＥＳＥＴ信号１９を発行し、スイッチ２８Ａを使用してコンデンサ２８を放電してから、スイッチ２８Ａを開き、別の積分サイクルを開始する。
ここでは、並列アナログ／ディジタル・コンバータ１０Ａおよび１０Ｂの概略ブロック図である図１９を参照する。明確を期すために２つのコンバータだけが図示されており、配列中にはｍ数のコンバータがある場合がある。１つの好ましい実施態様では、配列中に３２８のコンバータがある。各アナログ／ディジタル・コンバータは、ディジタル・グレー・コード・バス６２および出力バス５７に接続される。ディジタル・グレー・コード・バス６２は、ｍ個のデータ・ラッチの各データ入力に接続される。明確を期すために、データ・ラッチ２４Ａおよび２４Ｂへの接続だけが図示される。各データ・ラッチのデータ入力は、グレー・コード生成器１４６により駆動される。Ｎビット出力バス５７は、各転送ラッチ（図解されているラッチ２６Ａおよび２６Ｂ）のデータ出力に接続され、マルチプレクサ読み出し回路５９によって読み取られる。
変換対象の信号である回線１８１Ａ上のアナログ信号は、サンプリング・スイッチ１２Ａが閉じられ、それにより電荷がコンデンサ１８０Ａに転送されるまで、コンデンサ２３Ａによって記憶される。コンデンサ１６Ａは、スイッチ１２Ａが開かれるまでアナログ信号１８１Ａを積分する。あらかじめ定められた時間間隔が経過するまで、スイッチ１２Ａは開かれ、スイッチ２５Ａは閉じられるため、コンデンサ１８０Ａを各変換期間の始めにリセットする。当業者は、あらゆる電荷転送素子または回路が、比較対象の信号の転送に使用できることを認識するであろう。読み出し位相の間、サンプリングされた信号１４Ａは、コンパレータ２０Ａによってアナログ・ランプ信号１８に比較される。サンプリングされた信号１４Ａがアナログ・ランプ信号１８に等しいか、あるいはそれに関しある程度のあらかじめ定められた電位にある場合、コンパレータ２０Ａの出力２２Ａがラッチ２４Ａを起動する。コンパレータ２０Ａの出力は、ラッチ２４Ａのイネーブル入力に接続される。ディジタル・グレー・コード・バス６２に接続されるラッチ２４Ａは、アナログ・ランプ信号１８がコンパレータ出力信号２２Ａに応えてサンプリングされた信号１４Ａに等しいときに、グレー・コード・カウントの状態を記憶する。ラッチ２４Ａの出力は、転送ラッチ２６Ａに供給される。転送ラッチ２６Ａおよび２８Ｂに接続される出力制御シフトレジスタ５４は、コンバータの配列からある特定のアナログ／ディジタル・コンバータの出力を選択する。各転送ラッチの出力は、マルチプレクサ読み出し回路５９の一部である、Ｎビット出力バス５７を介して感知アンプ５３に接続される。任意の一時点では、１つの転送ラッチのみがアクティブで、バス５７に出力を供給している。出力制御レジスタ５４は、入力クロック６８と同期される。
ここでは、マルチプレクサ読み出し回路５９を記述する。当業者は、マルチプレクサ読み出し回路５９内の回路ブロックのそれぞれが、各転送ラッチからのビットの数を処理するためにＮビット幅であることを理解するであろう。感知アンプ５３の出力は、入力クロック６８により駆動される入力レジスタ５５の入力に接続される。入力レジスタ５５は、転送ラッチがどちらかのＮビットから出力制御シフトレジスタ５４によりイネーブルされた、Ｎビット出力・バス５７上でデータをラッチする。レジスタ５５の出力は、やはり入力クロック６８により駆動される準安定性分解レジスタ３６の入力に接続される。準安定性分解レジスタ３６は、Ｎビット出力バス５７の状態が入力レジスタ５５の中にラッチされる１つの完全なクロック・サイクルである入力レジスタ５５からのデータが準安定性分解レジスタ３６の入力に供給されるように、駆動される。レジスタ３６は、バス６２上のディジタル信号がアナログ・コンパレータ２０Ａからの出力信号２２Ａによってラッチされたときに発生した可能性のある変換の準安定性を分解する。このラッチ列配列の回路分析は、システムの準安定性が、準安定性分解レジスタ３６を増設することにより、少なくとも２30の係数で改善されることを示した。準安定性分解レジスタ３６の出力は、グレー・コード信号を標準バイナリ信号に変換するグレー・コード・デコーダ３８に接続される。グレー・コード・デコーダ３８は、準安定性分解レジスタ３６内の各ラッチの出力が、もう一つ別のビットなどで順に排他ＯＲされた隣接ビットで排他ＯＲ（ＸＯＲ）される排他ＯＲを取る（ＸＯＲを取る）プロセスを使用することがある。グレー・コード・デコーダ３８により出力される標準バイナリＮ−ビット・コードは、入力クロック６８に応答して出力値をラッチするＮビット出力レジスタ７１のデータ入力に供給される。出力レジスタ７１の出力は、Ｎビット変換バイナリ出力信号４７を供給するＮ出力ドライバ７３に供給される。
入力クロック６８は、高速クロック６４を生成するクロック逓倍位相固定ループ回路５０にも供給される。本発明の１つの実施態様では、クロック乗算器は、１２ｘクロック乗算器である。本発明の１つの実施態様では、例えば、入力クロック６８は、７ＭＨＺの名目クロックで、クロック乗算器５０は、これを１２の係数により８４ＭＨＺに増加させる。
ここでは、グレー・コード生成器１４６を記述する。本発明の１つの実施態様では、Ｎビット・バイナリ・グレー・コードである、バス６２上のディジタル・グレー・コード１５１は、最下位ビット６０、最下位の次のビット５８、およびＮ−２ビット・グレー・コード・ワード５６という３つのビット・ストリームの連鎖により生成される。高速クロック６４はＮ−２ビット同期バイナリ・カウンタ４８を駆動する。Ｎ−２ビット同期カウンタ４８は、出力信号をＮ２ビット・グレー・コード・エンコーダ４６に供給する。グレー・コード・エンコーダは、バス６２上のディジタル・グレー・コードのＮ−２最上位ビット５６を供給する。グレー・コード・エンコーダ４６は、カウンタ４８により出力される各ビットと隣接出力ビットのＸＯＲを取ることにより、グレー・コードを供給する。
高速クロック６４およびＮ−２ビット同期カウンタの最下位ビット４９は、負エッジ・トリガ・フリップフロップ４４に接続される。負エッジ・トリガ・フリップフロップ４４は、最下位の次のビット信号、ＬＳＢ＋１ ５８を、バス６２上のディジタル・グレー・コードの一部として供給する。
高速クロック６４は、９０°アナログ位相器４２にも接続される。９０°位相器４２は、高速クロック６４を９０°シフトすることによって、最下位ビット信号ＬＳＢ６０をバス６２上のディジタル・グレー・コードの一部として生成する。１つの実施態様では、Ｎは１３ビットに等しく、同期カウンタ４８およびグレー・コード・エンコーダ４６はグレー・コード・バス６２上の１１の最上位ビットを供給する。１２番目のビット（ＬＳＢ＋１）は、７５（約）ＭＨＺクロックを２で除算してから、それをフリップフロップ４４の７５ＭＨＺクロックの降下エッジでラッチすることによって、供給される。１３番目のビット（ＬＳＢ）は、閉ループ位相器４２内の１つの完全なクロック・サイクルの４分の１である、正確に９０°で、７５ＭＨＺクロックを遅延させることにより生成される。この種の位相器は、遅延固定ループと呼ばれることがある。
ここでは、図１９のクロック逓倍位相固定ループ５０をさらに詳細に説明する図２０を参照する。クロック乗算器５０は、入力クロック６８と回線８５上の高速クロック６４の周波数分割バージョンの間の位相における差異を検出する位相検出器８４を含むものである。位相検出器１００の出力８６は、周波数逓倍電圧制御発振器（ＶＣＯ）８８を制御するために使用される。ＶＣＯ８８は、あらかじめ定められた係数で入力クロック６８の周波数を増加させる。一例では、ＶＣＯ８８は、係数１２で入力クロック６８の周波数を増加させ、高速クロック６４を作り出す．ＶＣＯ１０６の出力８９は、「二乗」回路９０に供給される。二乗回路９０の機能とは、高速クロック６４が５０パーセントのデューティサイクル、つまり「二乗」出力を持つように、出力信号９１を整形することである。また、高速クロック６４は、回線８５上で送達されるクロック信号の周波数が入力クロック６８の周波数に等しくなるように、係数ｎで周波数を除算するｎ回路９２により除算に供給される。前記のように、１つの実施態様では、ＶＣＯ８８が係数１２でクロック周波数を増加させる場合、ｎは、その信号を位相検出器８４に供給する前に、ｎ回路９２での除算により高速クロック６４の周波数が係数１２で削減されるように１２となるだろう。１つの実施態様では、ＶＣＯ８８は、リング発振器を含んでいてもよい。
ここでは、図１９に図解される９０°アナログ位相器４２の概略ブロック図である図２１を参照する。高速クロック６４およびクロック乗算器５０からのその補数は、４つの入力排他ＯＲ（ＸＯＲ）ゲート８０の第１駆動入力および第２駆動入力に接続される。ＸＯＲゲート８０は、高利得積分アンプ８２の反転入力に結合される出力を含む。アンプ８２は、電圧制御遅延回路７８の制御入力に結合される制御信号８３を出力する。また、電圧制御遅延回路７８は、高速クロック６４から駆動信号を受け取る。アンプ８２の高利得は、構成要素値およびクロック周波数に変動がある場合にも、遅延がつねに９０°となることを保証する。電圧制御遅延回路７８は、制御信号８３およびクロック６４に応えて「二乗」回路７７に遅延信号を出力する。二乗回路７７は、遅延信号が対称的であり、５０パーセントのデューティサイクル（つまり、「二乗」出力）を持つように遅延信号を整形し、ライン・ドライバ・インバータ７５の入力に信号を出力する。二乗回路７７は、以前に記述された二乗回路９０に類似している。ライン・ドライバ・インバータ７５は、第１ライン・ドライバ・インバータ信号７５Ａおよび第２ライン・ドライバ・インバータ信号７５Ｂを４つの入力排他ＯＲゲート８０の３番目の入力および４番目の入力に出力する。第１ライン・ドライバ・インバータ信号および第２ライン・ドライバ・インバータ信号は、遅延整合回路８１の第１入力および第２入力にも結合される。信号７５Ａおよび信号７５Ｂは、補足遅延クロックを含む。遅延整合回路８１は、信号が互いに適切な位相関係にとどまるように、各信号７５Ａおよび７５Ｂにより経験される遅延が同じであることを保証する。遅延整合回路８１は、ＬＳＢ６０を出力する。
ここでは、図１９の回路の変形実施態様の概略ブロック図である、図２２を参照する。図６の回路では、図３の９０°位相器４２が排除されている。さらに、クロック乗算器５０が、ＬＳＢ６０を直接供給するように修正されている。他のすべての点で、図６の動作は、図３に関連してすでに記述されたものと同じである。
ここでは、図６のクロック乗算器５０の概略ブロック図である図２３を参照する。図２３では、図２０内のように、入力クロック６８は、入力クロック６８および信号８５に応えて、電圧制御発振器９４に制御信号８６を供給する位相検出器８４に供給される。ＶＣＯ９４は、回線９１上で高速クロック６４を生成するために、二乗回路９０に回線８９で供給される出力周波数も乗算する。回線９１上の二乗回路９０の出力は、さらに、図４に関係して記述されるのと同様の方法で制御信号８５を伝達するｎ回路９２による除算のために供給される。
ＶＣＯ９４は、出力８９に関して９０°位相転換され、それから、別の二乗回路９０に供給される第２出力９５を供給する。二乗回路９０は、図４に関係して記述されるように動作し、「二乗」出力を回線９３上のＬＳＢ６０に供給する。ここでは、ＶＣＯ９４の概略図である、図２４を参照する。ＶＣＯ９４は、互いに９０°位相が外れている２つの出力８９、９５を供給する。ＶＣＯ９４は、ループ内で接続されるインバータ・ステージの奇数から形成されるリング発振器である。特に、ＶＣＯ９４は、インバータ９６、９７、９８、９９および１０１を含む。インバータ１０１の出力は、リングを形成するために、回線１３６を介してインバータ９６の入力に接続される。ｔがインバータの内の１つの時間遅延であり、ｐが発振器内のステージの数である場合、発振周波数ｆは以下の通りである。
（１）ｆ＝１／（２ｐｔ）
周波数の変更は、インバータ・チェーンの電源電圧を変更し、時間ｔを変更することによって達成される。ＣＭＯＳインバータの場合、搬送遅延は、電源電圧が減少するにつれて上昇する。
リング発振器内のステージあたりの位相転換は、以下の通りである。
位相／ステージ＝１８０／ｐ
例えば、図２４に図解される５ステージ発振器では、ステージあたりの位相転換は３６°である。したがって、メイン出力から２ステージ離れたタップは、７２°の位相転換となるが、メイン出力から３ステージ離れたタップは１０８°の位相転換となる。インバータのすべてが同一の場合、９０°の位相転換は可能ではない。
しかし、リング発振器内のさまざまなインバータが同一に構築されていない場合、リング発振器内のインバータ間の９０°の位相転換が得られる。ＣＭＯＳインバータにおいては、インバータを介する遅延は、構成要素トランジスタのサイズおよび形状、ならびにその出力上での容量性負荷の量を含む、係数の数に依存する。これらの係数のどれかを調整し、リング内の残りのインバータに関してインバータの内の１つの搬送遅延を増加させることは、必要とされる９０°位相転換を供給するために使用できる。
図２４に図解されるＶＣＯ９４では、インバータ９８の搬送遅延は、常にオン状態になるようにバイアスをかけられる２つのトランジスタ１０３および１０５を追加することにより調整される。これにより、インバータ１０１、９６、および９７を介しての合計遅延が修正されたインバータ９８およびインバータ９９介しての遅延とほぼ同じになるように、インバータ９８での搬送遅延が増加する。インバータ１０１、９６および９７を介しての遅延が修正されたインバータ９８およびインバータ９９を介しての遅延と同じ場合、出力８９と９５の間に正確に９０°の位相転換がある。
ここでは、図２０および図２３に図解される二乗回路９０の概略回路図である、図２５を参照する。図５中の二乗回路７７も、二乗回路９０と同様の方法で動作する。
図２５に図解されるように、ＶＣＯ９４の出力は、二乗回路９０に供給される。明らかに、図２３に図解される回路の場合、ＶＣＯ９４の出力ごとに１つ、２つの二乗回路が供給される。
通常、ＶＣＯ９４は、回路の残りに比較され、削減された電圧で動作するため、出力８９および９５は、回路の残りのさらに高い電圧レベルに変換される必要がある。さらに、搬送遅延は、通常、出力信号の立ち上がりエッジおよび降下エッジに対して同じにならないため、レベル変換器回路の出力は対称とならず、すなわち、リング発振器内の信号が対称であっても、「二乗」出力、つまり５０パーセントのデューティサイクルを有するものとなる。したがって、回路９０は、出力信号の対称性を維持するために必要とされる入力しきい値を調整する閉ループ・フィードバック回路内に、レベル変換器を搭載する。
レベル・シフタは、トランジスタ１５３と１５５、およびインバータ１５７と１５９を含む。２つの電流源トランジスタ１６１および１６３は、電源ＶＭＩＮＵＳおよびＶＰＬＵＳによって制御される。電源ＶＭＩＮＵＳおよびＶＰＬＵＳは、電流ミラー１６５によって供給され、トランジスタ１６１および１６３により送達される電流の量を制御する。信号９１または９３のフィードバック・ループは、トランジスタ１６１、１６３、トランジスタ１６７を介してレベル・シフト・トランジスタ１５３および１５５に供給される。出力信号９１または９３の波形が非対称になる、つまり「二乗」ではなくなると、トランジスタ１６１、１６３は、出力の対称性を設定し直す方向で、入力ステージ電流源トランジスタ１５３上でのゲート電圧を変更することによって応答する。さらに、コンデンサとして使用されるトランジスタ１６７は、あらゆるリプル電圧を濾過して取り除き、フィードバック・ループの応答時間を設定する。
ここでは、ＬＳＢ６０およびＬＳＢ＋１５８のタイミング図である図２６を参照する。図２６のタイミング図は、図１９の回路または図２２の回路のどちらかの動作を図解する。高速クロック６４は、低から高へ時間３で遷移する。Ｎ−２ビット・バイナリ・カウンタ４８上の最下位ビット４９は、高速クロック６４の低から高への遷移上で遷移する。高速クロック６４から導き出されるＬＳＢ６０は、時間５で高に遷移し、時間９で低に遷移する。カウンタ最下位ビット４から導き出されるＬＳＢ＋１５８は、時間７で高に遷移し、時間２で低に遷移する。グレーコード化済み信号のＮ−２最上位ビット５６は、時間３においてのみ遷移し、一方でＬＳＢ６０およびＬＳＢ＋１５８信号は時間３では変化しない。時間２、５、７および９では、これらの信号の内の１つだけが一時に変化するため、カウントに変化がある場合には単一ビット変化しか持たないというグレー・コード要件を満たす。
当業者は、高速クロックを供給するために乗算される周波数を持つ入力信号を使用するのではなく、外部高速クロックを使用して、カウンタ４８、フリップフロップ４４、および９０°位相器４２を制御できることを理解するだろう。
本発明の１つの優位点とは、グレー・コード最下位ビット周波数が、回路を制御するために使用されるクロックの周波数に等しくなることが好ましいという点である。つまり、最下位ビット周波数は、フリップフロップの最大トグル周波数に等しくなることが好ましいのである。従来、典型的なグレー・コードでは、マスター・クロック周波数は、グレー・コードの最下位ビットの４倍の周波数である。本発明では、対照的に、グレー・コードの最下位ビットの周波数は、クロック周波数に等しくなることができる。したがって、クロック周波数は、クロック・カウンタ回路自体の固有の周波数制限によってだけ制限される。これにより、従来達成可能な変換速度よりさらに高速な変換速度が可能になる。
室温での通常２ミクロンのＣＭＯＳプロセスの場合、この周波数制限は約１５０ＭＨＺで、８０度Ｋで約５００ＭＨＺである。通常１ミクロンのＣＭＯＳプロセスでは、この周波数制限は、室温で約５００ＭＨＺであり、８０°Ｋでは１Ｇｈｚを超える場合がある。本発明の１つの実施態様では、７２ＭＨＺマスター・クロックは、３０μｓで１３ビット変換を可能にする３．５ｎｓ分解能のグレー・コードを生成する。５００ＭＨＺマスター・クロックは、５００ｐｓ分解能のグレー・コードを生成し、３３μｓで１６ビット変換または２μｓで１２ビット変換を可能にする。１つのチップ上にこれらのコンバータの内の数百個を使用すると、総変換速度は、約１００ＭＨＺであってもよい。概算される電力は、チャネルあたり５０μｗを下回る。その結果、このようなコンバータの配列が１つの単独のチップ上で使用され、比較的に高速な変換速度を供給するが、電力の消費量が少ない場合に、本発明によりアナログ／ディジタル変換の比較的に低速な単独傾斜方法が可能になる。さらに、単独傾斜アナログ／ディジタル・コンバータの単純な設計は、特に、ＣＭＯＳ技術を使用する場合、電力を節約し、１つの単独の集積回路上でのこれらの大多数のコンバータの集積を可能とする。
グレー・コード・カウントは、定義ではコードの各増分には１つのビットしか変化しないため、コンパレータ起動時に記憶されるディジタル信号として使用される。グレー・コード化されたビットの内の１つしか、ラッチがイネーブルされているときに変化のプロセスにいることはできないため、サンプリングされるビットの内の１つしか準安定性を示すことができず、結果として生じるコードは、１つの最下位ビット分だけ不安定となる。これは、標準バイナリ・コードが記憶されるディジタル信号として使用されるケースと対照的である。複数のビットがコードの各増分に変化できるので、多くのサンプリングされたビットが準安定性を示すことができる。
グレー・コード・カウントを使用すると、それを完成するためにさらに時間がある場合に、回路内のある一点で準安定性分解を決定できるようになるため、回路の電力および速度の要件が削減される。その結果、本発明では、データ転送速度が、データが各アナログ／ディジタル・コンバータにより供給される速度よりはるかに低い場合に、準安定性分解をデータの多重化の後まで延期することができる。特に、従来の回路では、準安定性分解は、通常、カウンタからのバイナリ・コードがＮビット・データ・ラッチに駆動されるときに供給される可能性があった。これには、準安定性分解を比較的に高速なクロック速度で非常に短期間の間隔で実行することが必要になる場合があった。注意されるように、対照的に、本発明は、回路の電力および速度の要件を削減する極めて低速なクロック速度を使用して、この機能を達成することができる。
例えば、７５ＭＨＺ（約）のクロックが、グレー・コードの生成に使用されていてもよい。この７５ＭＨＺのクロックは、６ＭＨＺ（約）の入力クロックから生成される。７５ＭＨＺクロックは、アナログ／ディジタル変換だけに使用される。６ＭＨＺクロックは、集積回路の他のすべての機能に使用される。
３２８のコンバータから成る配列を使用することにより、変換は１３ビットの分解能で約３０マイクロ秒の間に完了する。従来のアプローチでは、例えば、従来の２ミクロンのＣＭＯＳプロセスの能力より高い約３００ＭＨＺのマスター・クロック・周波数が必要になる。グレー・コードを使用することで、３２８のコンパレータ上での３００ＭＨＺではなく、１３ビット上での６ＭＨＺという速度で準安定性分解を実行することができるようになる。
本発明は、また、高速有効クロック速度のアナログ／ディジタル・コンバータの配列からのアナログ信号の変換の方法、および分解能の改善を提供する。コンバータごとに１つ、多数の入力信号がサンプリングされ、保持される。信号は、アナログ・ソースからの電流を積分することにより形成される。この信号は、変換プロセスの期間中、コンデンサ上で一定に保たれる。次に、アナログ・ランプおよびディジタル・カウンタが同時に始動される。コンパレータ回路は、ランプの電圧を、サンプリングされ保持されている電圧と比較する。２つが等しい場合、コンパレータの出力は状態を変化させ、ディジタル・カウンタの値をＮビット・ラッチ内に記憶させる。さまざまな入力電圧のディジタル表記であるラッチの配列に記憶される値は、並列でラッチの別の配列に転送される。それから、変換の新しいセットが実行される、一方で先の変換の結果は多重化され、ディジタル出力信号を形成する。
コンバータの配列の場合、ディジタル・カウンタおよびランプ・ジェネレータが、すべてのコンバータに共通である。各コンバータ自体が、サンプルと保持、コンパレータ、およびディジタル・ラッチの配列だけを必要とする。
本発明の回路は、従来のＣＭＯＳ技術を使用する半導体形式でモノリシック集積されていてもよい。
このように本発明の少なくとも１つの実施態様を記述したが、当業者には、さまざまな改変、修正、および改善に気が付くだろう。このような改変、修正および改善は、本発明の精神および範囲内で意図される。したがって、前記記述は例としてのみであり、制限するものと意図されない。本発明は、以下の請求の範囲およびそれに同等なもので定義されるように制限されるだけである。
【図１】
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【図２】
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【図３】
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【図４】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１５Ａ】
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【図１６】
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【図１７】
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【図１８】
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【図１８Ａ】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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