(57)【特許請求の範囲】
【請求項１】
一連の複素数入力サンプル値と複素数符号との間の複素数相関関係を計算する整合フィルタであって、
各スイッチが、前記入力サンプル値の実数値部を受信するよう接続される第１の入力と、前記入力サンプル値の虚数値部を受信するよう接続される第２の入力と、制御信号を受信するよう接続される制御入力とを含み、第１の状態における前記制御信号の印加によって、前記入力サンプル値の前記実数値部が第１の出力に切り換り、そして前記入力サンプル値の前記虚数値部が第２の出力に切り換り、また第２の状態における前記制御信号の印加によって、前記入力サンプル値の前記実数値部の出力が前記第２の出力に切り換り、そして前記入力サンプル値の前記虚数値部の出力が前記第１の出力に切り換る、Ｎ個の切換スイッチの組と、
前記Ｎ個の切換スイッチの前記第１の出力の各々に結合され、前記複素数相関関係の実数部を生成する第１の整合フィルタ部と、
前記Ｎ個の切換スイッチの前記第２の出力の各々に結合され、前記複素数相関関係の虚数部を生成する第２の整合フィルタ部とを具備する整合フィルタ。
【請求項２】
前記第１の整合フィルタ部が、
各々が、前記Ｎ個の切換スイッチの前記第１の出力の１つに接続される第１の入力と、
前記複素数符号の実数シンボルを受信するよう接続される第２の入力とを有し、掛け合わされた出力を提供するＮ個の乗算器の第１の組と、
前記第１のＮ個の乗算器のそれぞれの前記掛け合わされた出力を、対応する遅延された和と足し合せて、遅延されていない和を提供する（Ｎ−１）個の加算器の第１の組であって、その（Ｎ−１）個の最後の加算器の出力が、前記複素数相関関係の前記実数部である（Ｎ−１）個の加算器の第１の組と、
前記遅延されていない和を遅延させて前記遅延された和を作り出す（Ｎ−１）個の遅延素子の第１の組であって、前記遅延されていない和の１つは、前記Ｎ個の乗算器の第１の組の最初の乗算器の出力である（Ｎ−１）個の遅延素子の第１の組と
を具備する請求項１に記載の整合フィルタ。
【請求項３】
前記第２の整合フィルタ部が、
各々が、前記Ｎ個の切換スイッチの前記第１の出力の１つに接続される第１の入力と、
前記複素数符号の虚数シンボルを受信するよう接続される第２の入力とを有し、掛け合わされた出力を提供するＮ個の乗算器の第２の組と、
前記第１のＮ個の乗算器のそれぞれの前記掛け合わされた出力を、対応する遅延された和と足し合せて、遅延されていない和を提供する（Ｎ−１）個の加算器の第２の組であって、その（Ｎ−１）個の最後の加算器の出力が、前記複素数相関関係の前記虚数部である（Ｎ−１）個の加算器の第２の組と、
前記遅延されていない和を遅延させて前記遅延された和を作り出す（Ｎ−１）個の遅延素子の第２の組であって、前記遅延されていない和の１つは、前記Ｎ個の乗算器の第２の組の最初の乗算器の出力である（Ｎ−１）個の遅延素子の第２の組とを具備する請求項１に記載の整合フィルタ。
【請求項４】
前記制御信号が、それぞれの実数シンボルと対応する虚数シンボルとの組み合わせを備える請求項１に記載の整合フィルタ。
【請求項５】
前記複素数入力サンプル値の前記実数部及び虚数部が、各々Ｌビットのバイナリ値である請求項１に記載の整合フィルタ。
【請求項６】
前記第１及び第２の入力が、Ｌビット入力を備える請求項５に記載の整合フィルタ。
【請求項７】
一連の複素数入力サンプル値と複素数符号との間の複素数相関関係を計算する整合フィルタであって、
各スイッチが、前記入力サンプル値の実数値部を受信するよう接続される第１の入力と、前記入力サンプル値の虚数値部を受信するよう接続される第２の入力と、制御信号を受信するよう接続される制御入力とを含み、第１の状態における前記制御信号の印加によって、前記入力サンプル値の前記実数値部が第１の出力に切り換り、また前記入力サンプル値の前記虚数値部が第２の出力に切り換り、また第２の状態における前記制御信号の印加によって、前記入力サンプル値の前記実数値部の出力が前記第２の出力に切り換り、また前記入力サンプル値の前記虚数値部の出力が前記第１の出力に切り換る、Ｎ個の切換スイッチの組と、
各々が、前記Ｎ個の切換スイッチの前記第１の出力の１つに接続される第１の入力と、前記複素数符号の実数シンボルを受信するよう接続される第２の入力とを有し、掛け合わされた出力を提供するＮ個の乗算器の第１の組と、
前記第１のＮ個の乗算器のそれぞれの前記掛け合わされた出力を、対応する遅延された和と足し合せて、遅延されていない和を提供する（Ｎ−１）個の加算器の第１の組であって、その（Ｎ−１）個の最後の加算器の出力が、前記複素数相関関係の前記実数部である（Ｎ−１）個の加算器の第１の組と、
前記遅延されていない和を遅延させて前記遅延された和を作り出す（Ｎ−１）個の遅延素子の第１の組であって、前記遅延されていない和の１つは、前記Ｎ個の乗算器の第１の組の最初の乗算器の出力である（Ｎ−１）個の遅延素子の第１の組と、
各々が、前記Ｎ個の切換スイッチの前記第１の出力の１つに接続される第１の入力と、前記複素数符号の虚数シンボルを受信するよう接続される第２の入力とを有し、掛け合わされた出力を提供するＮ個の乗算器の第２の組と、
前記第１のＮ個の乗算器のそれぞれの前記掛け合わされた出力を、対応する遅延された和と足し合せて、遅延されていない和を提供する（Ｎ−１）個の加算器の第２の組であって、その（Ｎ−１）個の最後の加算器の出力は、前記複素数相関関係の前記虚数部である（Ｎ−１）個の加算器の第２の組と、
前記遅延されていない和を遅延させて前記遅延された和を作り出す（Ｎ−１）個の遅延素子の第２の組であって、前記遅延されていない和の１つは、前記Ｎ個の乗算器の第２の組の最初の乗算器の出力である（Ｎ−１）個の遅延素子の第２の組と
を具備する整合フィルタ。
【請求項８】
前記制御信号が、それぞれの実数シンボルと対応する虚数シンボルとの組み合わせを備える請求項７に記載の整合フィルタ。
【請求項９】
前記複素数入力サンプル値の前記実数部及び虚数部が、各々Ｌビットのバイナリ値である請求項７に記載の整合フィルタ。
【請求項１０】
前記第１及び第２の入力が、Ｌビット入力を備える請求項７に記載の整合フィルタ。
【請求項１１】
前記（Ｎ−１）個の遅延素子の第１及び第２の組が、第１のクロック・サイクルで入力をロードし、その次のクロック・サイクルでその入力を出力するレジスタを備える請求項７に記載の整合フィルタ。
【請求項１２】
前記加算器の第１及び第２の組が、並列加算器を備える請求項７に記載の整合フィルタ。
【請求項１３】
整合フィルタにおいて、一連の複素数入力サンプル値と複素数符号との間の複素数相関関係を計算する方法であって、
前記整合フィルタは、
各スイッチが、前記入力サンプル値の実数値部を受信するよう接続される第１の入力と、前記入力サンプル値の虚数値部を受信するよう接続される第２の入力と、制御信号を受信するよう接続される制御入力とを含み、第１の状態における前記制御信号の印加によって、前記入力サンプル値の前記実数値部が第１の出力に切り換り、そして前記入力サンプル値の前記虚数値部が第２の出力に切り換り、また第２の状態における前記制御信号の印加によって、前記入力サンプル値の前記実数値部の出力が前記第２の出力に切り換り、そして前記入力サンプル値の前記虚数値部の出力が前記第１の出力に切り換る、Ｎ個の切換スイッチの組を備え、
前記方法が、
前記Ｎ個の切換スイッチの前記第１の出力の各々に結合された第１の整合フィルタ部が、前記複素数相関関係の実数部を生成するステップと、
前記Ｎ個の切換スイッチの前記第２の出力の各々に結合された第２の整合フィルタ部が、前記複素数相関関係の虚数部を生成するステップと、
を有することを特徴とする方法。
【発明の詳細な説明】
（発明の背景）
【０００１】
（発明の技術分野）
本発明は、一般には、符号分割多重アクセス（ＣＤＭＡ）信号としても知られる直接シーケンス・スプレッド・スペクトル信号を受信して、ディスプレッドする無線受信機に関し、より詳しくは、複素数ディスプレッディング符号を用いるＣＤＭＡ波形を用いることによって、電力消費を低減する受信機において用いられる複素数整合フィルタに関する。
【０００２】
（関連技術の説明）
図１は、従来技術の整合フィルタ型の実数値を相関する相関器を例示する。受信信号が、毎秒Ｆｃサンプルの速度でサンプリングされ、サンプル５が多数の乗算器１０の入力に連続して入力される。各乗算器１０は、符号値Ｃ１を受信する第２の入力を含む。本例は、６４なる長さを有する整合フィルタを例示する。電流入力サンプルＳｉが、最も左側の乗算器１０ａで符号値Ｃ１と掛け合わされ、その出力Ｃ１．Ｓｉが１つのサンプル遅延素子Ｄ１に入力される。値Ｃ１．Ｓｉは、入力サンプル値Ｓ（ｉ＋１）が乗算器１０の各々の入力に入力される次のサンプル期間の間に遅延素子Ｄ１から出現する。値Ｃ１．Ｓｉが、遅延素子０１から出現し、第１の加算器１５ａの入力に印加されるとき、乗算器１０ｂは、入力サンプルＳ（ｉ＋１）を入力符号Ｃ２と掛け合わせ、値Ｃ２．Ｓ（ｉ＋１）を得る。これが、第１の加算器１５ａの第２の入力に印加される。加算器１５ａからの出力である（Ｃ１．Ｓｉ＋Ｃ２．Ｓ（ｉ＋１））が第２の遅延素子Ｄ２に入力される。この値は、Ｓ（ｉ＋２）が乗算器１０に入力される次のサンプル期間の間に遅延素子Ｄ２から出現する。Ｄ２からの出力は、加算器１５ｂで値Ｃ３．Ｓ（ｉ＋２）に加算され、そして加算器１５ｂの出力は、遅延素子Ｄ４の第１の入力に印加される。このプロセスが、６４のサンプルがフィルタに入力されるまで同様に続き、最も右側の加算器１５から値が出現して、それが下式に等しくなる。
Ｃ１．Ｓ（ｉ）＋Ｃ２．Ｓ（ｉ＋１）＋Ｃ３．Ｓ（ｉ＋２）．．．．．＋Ｃ６４．Ｓ（ｉ＋６３）
この等式は、符号値Ｃ１．．．．Ｃ６４と信号サンプルＳ（ｉ）．．．．Ｓ（ｉ＋６３）との間の６４のサンプル相関関係を備える。最初の６４サンプルが入力された後、それに続く各信号サンプルが以下のように計算される新しい６４ポイントの相関関係を作り出す。
Ｓ（ｉ＋１）．．．Ｓ（ｉ＋６４）
Ｓ（ｉ＋２）．．．Ｓ（ｉ＋６５）
．．．．．．．．．．．．．．．．以下同様。
その結果得られる相関関係は、符号シンボルＣ１．．．Ｃ６４と、６４個のサンプル幅のスライド窓に従って選択された６４個の信号サンプルとの組み合わせである。そうして、この種の整合フィルタはまた、スライド相関器とも呼ばれる。
【０００３】
図１の整合フィルタは、クロックの各サンプル期間の間、６４の乗算と６３の加算を行うことが要求される。複素数相関器は、図１の整合フィルタを４つ使用して、以下の等式における内積を計算する。
Ｃｒ．Ｓｒ，  Ｃｉ．Ｓｉ，  Ｃｒ．Ｓｉ，  Ｃｉ．．Ｓｒ
ここで、Ｃｒは、実数符号シンボルのＮ要素ベクトルであり、Ｓｒは、最後のＮ個の入力サンプルの実数部を備えるベクトルであり、Ｃｉは、虚数符号シンボルのＮ要素ベクトルであり、Ｓｉは、最後のＮ個の入力サンプルの虚数部を備えるベクトルである。
【０００４】
これらのベクトルの複素数相関関係は、以下のとおりである。
所望の相関関係の実数部について、Ｃｒ．Ｓｒ＋Ｃｉ．Ｓｉであり、
所望の相関関係の虚数部について、Ｃｒ．Ｓｉ−Ｃｉ．Ｓｒである。
所望の相関関係は、任意のＮ個の入力サンプルＳｒと、Ｎ個のサンプル符号の複素共役（Ｃｒ，Ｃｉ）との間のものであり、そうして上記例において典型的なプラスおよびマイナス符号の選択が起きることが示唆されている。
【０００５】
複素数相関関係値を生成する先行技術フィルタは、前述の整合フィルタを４個用い、そうして、複素数相関関係値を達成するために、４Ｎ個の乗算プロセス、４（Ｎ−１）個の加算プロセスおよび４（Ｎ−１）個の遅延素子を必要とする。連続する各相関関係値を得るために行われる乗算、加算および遅延の数を低減するなんらかの方法を見つけることができたなら、複素数相関関係を構成する装置によって消費される電力の大幅な低減が実現されるであろう。バッテリの寿命を考慮することが最も重要となる、携帯電話のようなアプリケーションにおいて、そのような解決方法は非常に利益のあるものとなろう。
【０００６】
（発明の概要）
本発明は、現存する複素数整合フィルタにおいて用いられているものより少ない加算および乗算を使用する、一連の複素数入力サンプルと複素数符号との間の複素数相関関係を計算する整合フィルタで、前述のおよびその他の問題を克服する。その整合フィルタは、Ｎ個の切換スイッチの組を含む。そのスイッチは、各々が、入力サンプル値の実数値部に接続される第１の入力と、入力サンプル値の虚数値部に接続される第２の入力とを有する。制御入力は、切換スイッチから一組の出力を制御する制御信号を受信する。第１の状態における制御信号の印加に応答して、実数値が切換スイッチの第１の出力上に出力され、虚数値が切換スイッチの第２の出力上に出力される。制御信号が第２の状態へと動くと、虚数値が第１の出力上に出力され、実数値が第２の出力上に出力されるというように、状況が反転される。
【０００７】
Ｎ個の切換の組の、第１の出力は、複素数相関関係の実数部を生成する整合フィルタ部と接続される。Ｎ個の乗算器の、第１の組は、切換スイッチの第１の出力に接続される。Ｎ個の乗算器の、第２の入力は、複素数符号の実数シンボルを受信するよう接続される。掛け合わされた出力が、（Ｎ−１）個の加算器の、第１の組に印加され、それは、Ｎ個の乗算器の、掛け合わされた出力を、対応する遅延和と足し合わせて、非遅延和を生成する。（Ｎ−１）個の遅延素子の組は、非遅延和を遅延させて遅延和を生み出す。非遅延和の第１のものは、加算器の出力よりもむしろ、第１の乗算器の出力を備える。最後の加算器の出力は、複素数相関関係の実数部を備える。第２の整合フィルタ部は、Ｎ個の切換スイッチの、第２の出力に結合され、第１の整合フィルタ部と同様に構成される。第２の整合フィルタは、最後の加算器から複素数相関関係の虚数部を生成する。
【０００８】
（発明の詳細な説明）
ここで、図面を、より詳しくは、図２を参照すると、図１に例示される先行技術の整合フィルタ５を４個備える複素数整合フィルタ３０が例示されている。整合フィルタ５ａは、各サンプル・クロック・サイクルでＣｒ．Ｓｒなる内積を計算し、ここで、Ｃｒは、実数符号シンボル値のＮ要素ベクトルであり、Ｓｒは、最後のＮ個の入力サンプルの実数部を備えるＮ要素ベクトルである。整合フィルタ３０ｂは、Ｃｉ．Ｓｉを計算し、ここで、Ｃｉは、虚数符号シンボル値のＮ要素ベクトルであり、Ｓｉは、最後のＮ個の入力サンプルの虚数部のベクトルである。加算器３５は、整合フィルタ５ａの出力（Ｃｒ．Ｓｒ）と、整合フィルタ５ｂの出力（Ｃｉ．Ｓｉ）とを組み合わせて、各サンプル・サイクルで所望の複素数相関関係の実数部を形成する。
【０００９】
同様に、整合フィルタ５ｃおよび５ｄは、Ｃｉ．ＳｒとＣｒ．Ｓｉとをそれぞれ計算し、それら整合フィルタ５ｃおよび５ｄの出力は、減算器４０で組み合わされて、各サンプル・サイクルで所望の複素数相関関係の虚数部を形成する。１９９６年１月１４日付けの「直接シーケンススペクトラム拡散通信信号のディスプレッディング（Ｄｅｓｐｒｅａｄｉｎｇ  ｏｆ  Ｄｉｒｅｃｔ  Ｓｅｑｕｅｎｃｅ  Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｓｉｇｎａｌｓ）」という名称の、米国特許出願０８／７４８，７５５号は、その開示を参照することでここに組み込むが、サンプル（Ｓｒ＋ｊＳｉ）と符号（Ｃｒ＋ｊＣｉ）との間の複素数相関関係を、２つの実数相関関係のみを用いて、まずその符号を４５度回転することによって、どのように行うのかを開示する。（Ｃｒ＋ｊＣｉ）を４５度回転することは、√２倍することを別として、サンプル・ベクトルを（１＋ｊ）と掛け合わせることに等しく、ここで、上記のｊは、−１の平方根に等しい。これによって、下式が得られる。
（Ｃｒ＋ｊＣｉ）（１＋ｊ）＝（Ｃｒ−Ｃｉ）＋ｊ（Ｃｒ＋Ｃｉ）
【００１０】
この回転される符号が、Ｓｒ＋ｊＳｉと相関する（すなわち、Ｓｒ＋ｊＳｉが、その符号の複素共役と掛け合わせられる）とき、下式が得られる。
複素数相関関係の実数結果として、
（Ｃｒ−Ｃｉ）．Ｓｒ＋（Ｃｒ＋Ｃｉ）．Ｓｉ
および、複素数相関関係の虚数結果として、
（Ｃｒ−Ｃｉ）．Ｓｉ−（Ｃｒ＋Ｃｉ）．Ｓｒ。
【００１１】
符号シンボルＣｒおよびＣｉが、バイナリ・ビットである、すなわち、算術表記において＋１か−１かの値を有するならば、ＣｒとＣｉは同じ符号、すなわち双方が＋１か双方が−１を有し、その場合に上記Ｃｒ−Ｃｉ項は、０であり、もしくはＣｒとＣｉは、反対の符号を有し、その場合は、（Ｃｒ＋Ｃｉ）項は０である。このように、４５度の回転ステップを適用した後は、上記４つの項の内、２つのみがゼロでないものとなり得る。
【００１２】
任意の位相シフトを導入する無線チャンネルを通して受信される信号Ｓｒ＋ｊＳｉを相関することは、その信号を回転された符号と相関させることによって、実質的に影響されないということが当業者には理解されるであろう。回転される符号との相関関係は、単に同じく回転される相関関係結果を与えるに過ぎない。これは、８分の１波長だけ大きな距離を経て伝播されている無線信号に等しく、それは、典型的な携帯電話システムにおいては、１インチのオーダである。これは、無線受信機にとっては、重大ではない。何らかの理由でこの距離が重大なものとなるならば、実数および虚数結果を加算および減算することによって、相関関係結果を４５度反回転することができる。この演算の結果得られる相関関係は、図２に例示される先行技術の相関関係で得られるものより、ちょうど２なる因数だけ高い。この因数は、Ｃｒ＋ＣｉまたはＣｒ−Ｃｉの内、ゼロでないものを２で割って、＋／−２ではなく、＋／−１の値を得ることによって、除去することができる。
【００１３】
前記等式において、Ｃｒの特定のものが、対応するＣｉに等しいならば、値０．５（Ｃｒ＋Ｃｉ）．Ｓｉ＝Ｃｒ．ＳｉまたはＣｉ．Ｓｉが、累積された実数結果に足し合わされ、かつ、０．５（Ｃｒ＋Ｃｉ）．Ｓｒ＝Ｃｒ．ＳｒまたはＣｉ．Ｓｒが、累積された虚数結果から引き去られる。反対に、Ｃｒの特定のものと対応するＣｉとが反対の符号を有するならば、０．５（Ｃｒ−Ｃｉ）．Ｓｒ＝Ｃｒ．Ｓｒまたは−Ｃｉ．Ｓｒが、実数結果に追加して累積され、０．５（Ｃｒ−Ｃｉ）．Ｓｉ＝Ｃｒ．Ｓｉまたは−Ｃｉ．Ｓｉが、虚数結果に追加して累積される。これらの結果は、ある場合には、それを以下のように公式化し直すことによって、引き去る必要を除去することで正規化される。
Ｃｒ＝Ｃｉであるならば、Ｃｒ．Ｓｉを実数結果に加え、かつ−Ｃｉ．Ｓｒを虚数結果に加え、
Ｃｒ＝−Ｃｉであるならば、Ｃｒ．Ｓｒを実数結果に加え、かつ−Ｃｉ．Ｓｉを虚数結果に加える。
【００１４】
その２つの場合の間での唯一の相違は、第１の場合と比較して、第２の場合では、ＳｒとＳｉが入れ替えられていることである。これは、Ｃｒ＝Ｃｉか−Ｃｉかに応答して制御されるスワップ・スイッチ（すぐに、より完全に説明される）を用いることによって、本発明により達成される。これを実施したものが、図３により完全に記述される。
【００１５】
実数部Ｓｒおよび虚数部Ｓｉからなる複素数入力サンプル・ストリームが、整合フィルタ５０の一組の入力に印加される。サンプル・ストリームＳｒの実数部は、Ｎ個の切換スイッチ５５各々の第１入力に送出される。入力サンプル・ストリームＳｉの虚数部は、切換スイッチ５５各々の第２スイッチ入力に送出される。切換スイッチは、符号値Ｃ１，Ｃ２，Ｃ３．．．ＣＮによって制御されるが、それらはそれぞれ下式によって与えられる。
Ｃ１＝Ｃｒ（１）*Ｃｉ（１）
Ｃ２＝Ｃｒ（２）*Ｃｉ（２）
．
．
ＣＮ＝Ｃｒ（Ｎ）*Ｃｉ（Ｎ）
演算子「*」は、それらの値がブールの値「１」または「０」を有すると見なされるならば、排他ＯＲを意味する。代わりに、演算子「*」は、それらの値が＋１（ブールの「０」に等しい）または−１（ブールの「１」に等しい）を有すると見なされるならば、乗算を意味する。値Ｃ１，Ｃ２．．．ＣＮは、実行される符合であって、固定符号Ｃｒ，Ｃｉとの相関関係の間、変化しない。
【００１６】
切換スイッチ５５は、制御値がブールの「１」であるならば、実数入力サンプル値Ｓｒを上部整合フィルタ６０に、また、虚数入力サンプル値Ｓｉを下部整合フィルタ６５に、経路付けるよう配置される。制御値がブールの「０」であるならば、実数サンプル値は下部整合フィルタ６５に経路付けられ、虚数値は上部整合フィルタ６０に経路付けられる。
【００１７】
上部整合フィルタ６０に経路付けられる値は、乗算器７０でそれぞれ実数符号値Ｃｒ（１），Ｃｒ（２）．．．Ｃｒ（Ｎ）と掛け合わされ、一方、下部整合フィルタ６５に経路付けられる値は、乗算器７５でそれぞれの虚数符号値−Ｃｉ（１），−Ｃｉ（２）．．．−Ｃｉ（Ｎ）と掛け合わされ、それらは、前述のように４５度の回転によって取り消されているか、補償されている。下部整合フィルタ６５からの虚数複素数相関関係が取り消されるならば、これらの値の各々は、等価であって、補償したりまたは取り消しをする必要はない。符号の変化は、それらが知られていて、以下に続く処理で「直す」ことができる限り、重要ではない。
【００１８】
上部整合フィルタ６０および下部整合フィルタ６５乗算器出力７０，７５は、遅延および加算チェーン８０および８５にそれぞれ累積される。遅延および加算チェーン８０は、乗算器７０ａの出力に接続される入力を有する第１の遅延回路を備える。遅延回路９０ａの出力は、加算器９５ａに接続される。加算器９５ａは、乗算器７０ｂの出力に接続される第２の入力を有する。加算器９５ａは、遅延回路９０ａからの出力および乗算器７０ｂの出力を一緒に足し合わせる。加算器９５ａの出力は、次の遅延回路および加算器に同様に印加される。
【００１９】
遅延および加算チェーン８５も、同様に構成され、第１の遅延回路９５ａは、その入力を乗算器７５ａの出力に接続している。加算器１０５ａは、遅延回路９５の出力および乗算器７５ｂの出力に接続される２つの入力を有する。加算器１０５の出力は、次の遅延回路９５ｂに印加され、そのプロセスはそのチェーンを通して同様に繰り返される。
【００２０】
乗算器出力は、上部整合フィルタ６０については、遅延および加算チェーン８０に、および下部整合フィルタ６５については、遅延チェーンの８５に累積される。最後の加算器１００Ｎおよび１０５Ｎからの出力は、１／√２倍することおよび４５度の角シフトを別にして、複素数相関関係信号の所望の実数部および虚数部をそれぞれ形成する。その縮尺と角シフトは、実数および虚数結果の和および差を形成する蝶形回路６８を用いることによって「直す」ことができる。
【００２１】
値ＣｒおよびＣｉが、バイナリ・ビットであるとき、乗算器７０，７５は、符号変換器に還元される。符号変換は、また、値を補償することによって近似され、または、符号−大きさ表示がＳｒ，Ｓｉについて用いられるならば、補償によって正確に実行される。遅延素子９０および９５は、各々新しい入力サンプル・クロック・パルスの発生に同期する入力で表される値がローディングされるレジスタである。そして、ローディングされる値は、次のクロック・パルスの発生後、出力に現れる。加算器１００および１０５は、同時に表される多重ビット入力値で演算を行う並列加算器である。累積された結果について可能な値が左から右へ増大するにつれ、多重ビット値のワード長は、それに続く各加算器について増大する。
【００２２】
例えば、入力値Ｓｒ，Ｓｉが、＋／−７までの４ビット値であるならば、加算器１００ａおよび１０５ｂの出力は、＋／−１４までであり、それは、表示するのに５ビットを要する。加算器１００ｂおよび１０５ｂからの値は、表示するのに６ビットを要する＋／−２１までのものである。このプロセスは、以下の表に例示されるように続く。＋７から−７まで正負対称的な範囲にわたる４ビット長の入力値について、各加算器の後のワード長は、以下表１に指示されるとおりである。
加算器１の出力：５ビット  最大値  ＋１４から−１４
加算器２      ：６ビット    〃    ＋２１から−２１
加算器３      ：６ビット    〃    ＋２８から−２８
加算器４      ：７ビット    〃    ＋３５から−３５
加算器５      ：７ビット    〃    ＋４２から−４２
加算器６      ：７ビット    〃    ＋４９から−４９
加算器７      ：７ビット    〃    ＋５６から−５６
加算器８      ：７ビット    〃    ＋６３から−６３
表１
長さＮ＝６４の相関器について、６４番目の加算器からの最大値は＋／−４４８である。これには、１０ビットの表示を要する。このように、遅延素子のビット幅は、上記のワード長に適合しなければならない。
【００２３】
直列演算が用いられるならば、加算されるべき値は、一度に１ビットずつ加算器に提供される。最も重要でないビットが最初に提供される。４ビットの入力値について６４段の相関器を構築するためには、１０ビットの直列ワードが適切である。これには、少なくともサンプル・クロック速度の１０倍の周波数での直列ビット・クロックが必要である。これは、数メガヘルツの入力サンプル速度まで適する。遅延素子は、１０ビットの直列シフト・レジスタであるか、代わりに、１０クロック・サイクル早く同じ場所に書き込まれたビットを取り除いた後、１０ビット・メモリの連続する部分にビットが記録される低電力の構成であることが必要である。この技術は、「移動データ」よりもむしろ「移動ポインタ」と称され、毎秒より少ないロジック・ノード変化状態を導き、そしてそれで電力消費を低める。
【００２４】
本発明の代わりの実施例が図４に例示されており、切換スイッチ５５が、遅延回路９０および９５の出力を、それらが加算器１００および１０５にそれぞれ印加される前に交換するのに用いられている。そのような構成は、並列算術演算について、切換られなければならないビットの数が左から右に増大するという不利益を有する。入力値Ｓｒ，Ｓｉのワード長に等しいままである代わりに。このように、図３は、入力値の事前の組み合わせを計算しない連続整合フィルタについての好ましい実施を表す。
【００２５】
本発明の方法および装置の好ましい実施例が、添付する図面に例示され、先の詳細な説明に記述されているけれども、本発明は、開示される実施例に限定されるものではなく、以下の請求の範囲で説明され、定義されるような発明の精神から逸脱することなく、数多くの再配置、変更、および置換が可能であるということが理解される。
【図面の簡単な説明】
本発明をより完全に理解するために、詳細な説明を参照する際関連付けられる添付図面は、以下のとおりである。
【図１】  先行技術スライド相関器の例示である。
【図２】  図１に例示される先行技術相関器を４つ使用する複素数スライド相関器の例示である。
【図３】  本発明による整合フィルタである。
【図４】  本発明による整合フィルタの代わりの実施例である。
【図１】
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【図２】
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【図３】
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【図４】
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