(57)【特許請求の範囲】
【請求項１】
複数のワードライン、複数のビットライン、そして、前記ワードラインと前記ビットラインとの交差領域に配列された複数のメモリセルを有するメモリセルアレイと、
前記ワードラインに連結され、前記ワードラインのうちの１つを選択し、前記選択されたワードラインにワードライン電圧を供給する行選択回路と、
前記選択されたワードラインに印加されるワードライン電圧が要求するレベルであるか否かを判別するためのテスト動作モードの間に、前記テスト動作モードを示す外部命令信号及び前記選択されたワードラインに印加される互いに異なるワードライン電圧を指定するための外部選択コード信号に応じて前記互いに異なるワードライン電圧の各々に対応する選択信号のうちの１つを活性化する選択信号発生回路と、
前記互いに異なるワードライン電圧のうちの、前記活性化された選択信号に対応するワードライン電圧を発生する電圧発生回路と、
半導体メモリ装置の備えるパッドに連結され、前記外部命令信号に応じて前記電圧発生回路から出力されるワードライン電圧を前記パッドに伝達するスイッチ回路とを含み、
前記スイッチ回路は、前記テストモードにおいて、前記選択信号発生回路で活性化された前記互いに異なるワードライン電圧の各々に対応する選択信号のうちの１つに対応して、前記電圧発生回路が発生した前記互いに異なるワードライン電圧の内の１つを、前記外部命令信号に応じて前記パッドに伝達し、
読み出し／検証動作が実行される時に、前記読み出し／検証動作の感知区間を指定するための区間信号を順次に発生し、前記選択信号発生回路は、前記順次に発生する区間信号に応じて前記読み出し及び検証動作モードの各々の感知区間に各々対応する選択信号を順次に活性化し、前記読み出し／検証動作モードで発生した選択信号は、前記互いに異なるワードライン電圧に各々対応することを特徴とする半導体メモリ装置。
【請求項２】
前記メモリセルの各々は、マルチビットデータを貯蔵し、複数のしきい値電圧のうちの１つを有することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記テスト動作モード、読み出し動作モード、そして、検証動作モードの各々の動作区間を示す動作区間イネーブル信号を発生する制御器をさらに含み、前記電圧発生回路は、前記動作区間イネーブル信号によって活性化されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記電圧発生回路は、前記読み出し／検証動作が実行される時に、前記選択信号発生回路から出力される選択信号のうちの活性化された選択信号に応じてワードライン電圧を発生することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記メモリセルの各々は、電気的に消去及びプログラム可能なメモリセルを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記パッドは、前記半導体メモリ装置がパッケージされる場合に、前記パッケージされたメモリ装置の外部ピンのうちのいずれか１つに連結されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
マルチビットデータを貯蔵し、マルチビットデータの各々に対応する複数のしきい値電圧のうちの１つを有する少なくとも１つの電気的に消去及びプログラム可能なメモリセルと、
前記電気的に消去及びプログラム可能なメモリセルに連結された少なくとも１つのワードラインと、
前記少なくとも１つのワードラインに印加されるワードライン電圧が要求するレベルであるか否かを判別するためのテスト動作モードの時に、前記少なくとも１つのワードラインに印加される互いに異なるワードライン電圧を指定するための外部選択コード信号に応じて前記互いに異なるワードライン電圧の各々に対応する選択信号のうちの１つを活性化する第１選択信号発生回路と、
読み出し／検証動作の時に、前記順次的に発生する区間信号に応じて前記読み出し及び検証動作の各々の感知区間に各々対応する選択信号を順次に活性化する第２選択信号発生回路と、
前記テスト動作モードを示す外部命令信号に応じて前記第１選択信号発生回路の出力及び前記第２選択信号発生回路の出力のうちの１つを選択し、前記選択された出力を選択信号として前記電圧発生回路に伝達する選択回路と、
前記メモリセルからマルチビットデータを読み出す時に、前記選択されたワードラインに印加される前記ワードライン電圧として、前記互いに異なるワードライン電圧のうちの、前記活性化された選択信号に対応するワードライン電圧を発生する電圧発生回路と、
半導体メモリ装置の備えるパッドに連結され、前記テスト動作モードの間に、前記電圧発生回路から出力されるワードライン電圧を前記パッドに伝達するスイッチ回路とを含み、
前記スイッチ回路は、前記テストモードにおいて、前記第１選択信号発生回路で活性化された前記選択信号のうちの１つに対応して、前記電圧発生回路が発生した前記互いに異なるワードライン電圧の内の１つを、前記テストモードの間に前記パッドに伝達することを特徴とする不揮発性半導体メモリ装置。
【請求項８】
前記パッドは、前記半導体メモリ装置がパッケージされる場合に、前記パッケージされたメモリ装置の外部ピンのうちのいずれか１つに連結されることを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
読み出し／検証動作モード及び前記テスト動作モードの各々の動作区間を示す動作区間イネーブル信号並びに前記読み出し／検証動作の感知区間を指定するための順次的な区間信号を発生する制御器をさらに含み、前記電圧発生回路は、前記動作区間イネーブル信号によって活性化されることを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項１０】
複数のワードライン、複数のビットライン、そして、前記ワードラインと前記ビットラインとの交差領域に配列された複数のメモリセルを有するメモリセルアレイと、前記ワードラインのうちの１つを選択し、前記選択されたワードラインにワードライン電圧を供給する行選択回路と、前記選択されたワードラインに印加される互いに異なるワードライン電圧を発生するワードライン電圧発生回路とを含む半導体メモリ装置のワードライン電圧測定方法において、
前記ワードライン電圧が要求するレベルであるか否かを判別するテスト動作モードを示す外部命令信号を取り込む段階と、
前記互いに異なるワードライン電圧のうちの１つを指定するための外部選択コード信号を取り込む段階と、
前記テスト動作モードの間に、前記外部選択コード信号に応じて前記互いに異なるワードライン電圧の各々に対応する選択信号のうちの１つを活性化する段階と、
前記ワードライン電圧発生回路が前記互いに異なるワードライン電圧のうちの、前記活性化された選択信号に対応するワードライン電圧を発生する段階と、
前記外部命令信号に応じて前記ワードライン電圧発生回路から出力される前記互いに異なるワードライン電圧の各々を前記半導体メモリ装置の備えるパッドを通じて外部に出力する段階とを含み、
前記テスト動作モード及び読み出し／検証動作モードの各々の動作区間を示す動作区間イネーブル信号並びに前記読み出し／検証動作の感知区間を指定するための順次的な区間信号を発生する段階と、前記読み出し／検証動作の時に、前記順次的な区間信号に応じて前記読み出し及び検証動作の各々の感知区間に各々対応する選択信号を順次に活性化する段階をさらに含み、前記ワードライン電圧は、動作区間イネーブル信号が活性化される区間の間に発生されることを特徴とするワードライン電圧測定方法。
【請求項１１】
前記パッドは、前記半導体装置がパッケージされる時に、前記パッケージされたメモリ装置の外部ピンに電気的に連結されることを特徴とする請求項１０に記載のワードライン電圧測定方法。
【請求項１２】
前記メモリセルの各々は、マルチビットデータ情報を貯蔵する電気的に消去及びプログラム可能なメモリセルを含むことを特徴とする請求項１０に記載のワードライン電圧測定方法。
【請求項１３】
前記読み出し／検証動作の時に、前記順次に発生する区間信号に応じて前記読み出し及び検証動作の各々の感知区間に各々対応する選択信号を順次に活性化する段階と、
前記テスト動作モードを示す外部命令信号に応じて前記テスト動作モードで発生する選択信号の伝達経路及び前記読み出し／検証動作モードで発生する選択信号の伝達経路のうちの１つを選択する段階をさらに含み、前記選択された伝達経路から出力される選択信号は、前記ワードライン電圧発生回路に伝達されることを特徴とする請求項１２に記載のワードライン電圧測定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置及びその測定方法に係り、より詳細には、マルチビットデータを貯蔵するメモリ装置に使用される様々なワードライン電圧を外部に出力する半導体メモリ装置及びその電圧測定方法に関する。
【０００２】
【従来の技術】
フラッシュＥＥＰＲＯＭを利用して従来のハードディスクに代替する場合に、超高密度と高速のプログラム速度とが要求される。ハードディスクの代替の外に、そのようなフラッシュＥＥＰＲＯＭは、ディジタルカメラ、携帯端末及びこれらと同一種類の電子機器の大容量貯蔵媒体として使用されてきた。ＥＥＰＲＯＭの高密度化は、マルチレベルメモリセル又はマルチビットメモリセル（多値メモリセル）を使用することによって達成できる。ＥＥＰＲＯＭが大容量貯蔵媒体としてさらに大量に使用されるようになると、ＥＥＰＲＯＭのビット当たりのメモリの値段はさらに下がる。
【０００３】
フラッシュＥＥＰＲＯＭ装置のビット当たりのメモリの値段を顕著に下げる方法が、米国特許第６，０６７，２４８号（特許日２０００年５月２３日、発明者Tae-Hwa  Ｙｏｏ）に“ＮＯＮＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＷＩＴＨ  ＳＩＮＧＬＥ−ＢＩＴ  ＡＮＤ  ＭＵＬＴＩ−ＢＩＴ  ＭＯＤＥＳ  ＯＦ  ＯＰＥＲＡＴＩＯＮ  ＡＮＤ  ＭＥＴＨＯＤ  ＦＯＲ  ＰＥＲＦＯＲＭＩＮＧ  ＰＲＯＧＲＡＭＭＩＮＧ  ＡＮＤ  ＲＥＡＤＩＮＧ  ＯＰＥＲＡＴＩＯＮＳ  ＴＨＥＲＥＩＮ”の発明名称で開示されている。
【０００４】
そのような不揮発性半導体装置は、マルチレベルメモリセルを有し、メモリセル各々のプログラムされた電圧は、２ビット情報、例えば、“００”、“０１”、“１０”、“１１”を示すことができる４つのしきい値電圧である。例えば、“００”、“０１”、“１０”、“１１”は、しきい値電圧２．５Ｖ、１．５Ｖ、０．５Ｖ、−３Ｖに各々対応する。従って、プログラムされたセルは、４つのしきい値電圧のうちの１つを有する。
【０００５】
図１１は、一般的な2ビットデータを貯蔵するメモリセルのしきい値電圧の分布を示す図である。図１１を参照すると、マルチビットメモリセルのデータ状態を検出するためには、２つのしきい値電圧レベルの間に存在する（又は、しきい値電圧の下側又は上側の）互いに異なる電圧レベルを有する読み出し電圧Ｖｒｅａｄ１、Ｖｒｅａｄ２、Ｖｒｅａｄ３が、メモリセルに連結されたワードラインを通じて、メモリセル各々のゲートに順次に印加される。この時にメモリセルを通じて流れる電流があるか否かによって、データ状態が判別される。
メモリセルに貯蔵された２ビットデータを検出するためには、前述した判別動作又は読み出し動作を所定感知区間の間に連続的に３度実行する。
プログラムされたメモリセルが要求されるデータ状態を有するか否かを判別するためには、プログラム検証動作を実行する。プログラム検証動作は、ワードラインを通じてメモりセル各々のゲートに順次に印加される検証電圧Ｖｖｆｙ１、Ｖｖｆｙ２、Ｖｖｆｙ３の電圧レベルが読み出し動作の読み出し電圧レベルと異なることを除いては、読み出し動作と同じように実行される。検証電圧は、隣り合うしきい値電圧の間に余裕を持たせるために、隣り合うしきい値電圧間の差の約１／２だけ読み出し電圧より高い。
【０００６】
【発明が解決しようとする課題】
前述のように、２ビットデータ情報を貯蔵するマルチビット不揮発性半導体メモリ装置は、メモリセルに貯蔵されたデータを読み出すために互いに異なる電圧レベルを有する６つのワードライン電圧が必要である。メモリセルに貯蔵されたデータを正確に読み出すためには、ワードライン電圧が、設計の時に目的とした値と一致しなければならない。従って、それぞれ異なる電圧レベルを有するワードライン電圧を測定し、評価できる手段が必要である。
【０００７】
ワードライン電圧を測定する１つの方法は、コンタクトプローブを利用してワードライン電圧を直接測定する方法である。しかし、このような方法は非効率的であり、しかも、読み出し及び検証動作の間にワードラインに印加される電圧がＡＣ的に速く動くので、正確な目標値を測定することが難しい問題点がある。
そこで、本発明は、ワードライン電圧を外部ピンを通じて直接測定する不揮発性半導体装置及びその測定方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
前述の目的を達成するための本発明の一特徴によると、半導体メモリ装置はメモリセルアレイを含み、アレイは複数のワードライン、複数のビットライン、そして、ワードラインとビットラインとの交差領域に配列された複数のメモリセルを備える。メモリ装置は、行選択回路、選択信号発生回路、ワードライン電圧発生回路、そして、スイッチ回路を含む。行選択回路は、ワードラインに連結され、ワードラインのうちの１つを選択し、選択されたワードラインにワードライン電圧を供給する。選択信号発生回路は、選択されたワードラインに印加されるワードライン電圧が要求するレベルであるか否かを判別するためのテスト動作モードの間に、テスト動作モードを示す外部命令信号及び選択されたワードラインに印加される互いに異なるワードライン電圧を指定するための外部選択コード信号に応じて互いに異なるワードライン電圧の各々に対応する選択信号のうちの１つを活性化する。ワードライン電圧発生回路は、互いに異なるワードライン電圧のうちの、活性化された選択信号に対応するワードライン電圧を発生し、スイッチ回路は、外部命令信号に応じて電圧発生回路から出力されるワードライン電圧をパッドに伝達する。
【０００９】
この実施形態において、メモリセルの各々は、マルチビットデータを貯蔵し、複数のしきい値電圧のうちの１つを有する。
【００１０】
この実施形態において、テスト動作モード、読み出し動作モード、そして、検証動作モードの各々の動作区間を示す動作区間イネーブル信号を発生する制御器を含み、電圧発生回路は、動作区間イネーブル信号によって活性化される。
【００１１】
この実施形態において、制御器は、読み出し／検証動作が実行される時に、読み出し／検証動作の感知区間を指定するために区間信号を順次に発生する。
【００１２】
この実施形態において、選択信号発生回路は、読み出し／検証動作が実行される時に、順次に発生する区間信号に応じて読み出し及び検証動作モードの各々の感知区間に各々対応する選択信号を順次に活性化し、読み出し及び検証動作モードで発生した選択信号は、互いに異なるワードライン電圧に各々対応する。
【００１３】
この実施形態において、電圧発生回路は、読み出し／検証動作が実行される時に、選択信号発生回路から出力される選択信号のうちの活性化された選択信号に応じてワードライン電圧を発生する。
【００１４】
この実施形態において、各メモリセルは、電気的に消去及びプログラム可能なメモリセルを含む。
【００１５】
この実施形態において、パッドは、半導体メモリ装置がパッケージされる場合に、パッケージされたメモリ装置の外部ピンのうちのいずれか１つに連結される。
【００１６】
本発明の他の特徴によると、半導体メモリ装置に使用されるワードライン電圧を測定する方法が提供される。半導体メモリ装置は、複数のワードライン、複数のビットライン、そして、ワードラインとビットラインとの交差領域に配列された複数のメモリセルを有するメモリセルアレイと、ワードラインのうちの１つを選択し、選択されたワードラインにワードライン電圧を供給する行選択回路と、選択されたワードラインに印加される互いに異なるワードライン電圧を発生するワードライン電圧発生回路とを含む。ワードライン電圧を測定する方法において、先ず、ワードライン電圧が要求するレベルであるか否かを判別するテスト動作モードを示す外部命令信号が入力される。次に、互いに異なるワードライン電圧のうちの１つを指定するための外部選択コード信号が入力される。テスト動作モードの間に、外部選択コード信号に応じて互いに異なるワードライン電圧の各々に対応する選択信号のうちの１つが活性化され、ワードライン電圧発生回路は、互いに異なるワードライン電圧のうちの、活性化された選択信号に対応するワードライン電圧を発生する。次に、ワードライン電圧発生回路から出力されるワードライン電圧が、外部命令信号に従って半導体メモリ装置の備えるパッドを通じて外部に出力される。
【００１７】
このような装置及び方法によると、ワードライン電圧が要求するレベルを有するか否かが外部ピンを通じて容易に測定できる。
【００１８】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
図１は、本発明による半導体装置を示す構成図である。図１を参照すると、半導体装置は、メモリセルアレイ１００を含み、個々のアレイは、図示していないが、行又はワードライン及び列又はビットラインのマトリックスに配列されたメモリセルを有する。各メモリセルは、マルチビットデータ情報、例えば、“００”、“０１”、“１０”、“１１”を各々示す４つのしきい値電圧のうちの１つを有する。メモリ装置は、行選択回路１２０、感知回路１４０、列選択回路１６０、そして、データ入出力回路１８０を含む。前記回路１２０〜１８０は、前述の米国特許第６，０６７，２４８号に詳細に説明されているので、説明は省略する。
【００１９】
本発明による半導体メモリ装置、特に、電気的に消去及びプログラム可能なメモリ装置は、読み出し制御回路２００、選択信号発生回路２２０、ワードライン電圧発生回路２４０、スイッチ回路２６０、そして、パッド２８０をさらに含む。
読み出し制御回路２００は、読み出し動作モード、プログラム時の検証動作モード及びテスト動作モードの各々の動作区間の間に活性化される動作区間イネーブル信号ＥＮを発生する。又、読み出し制御回路２００は、読み出し動作モード及び検証動作モードの時に、各動作モードの感知区間を示す区間信号ＰＨＡＳＥ［ｉ］（ｉ＝０，１，２）を順次に発生する。
【００２０】
選択信号発生回路２２０は、ワードラインに印加される電圧が要求するレベル又は目標レベルを有するか否かを判別するためのテスト動作モードの間に、テスト動作モードを示す外部命令信号ＶＳＲＤ及び外部選択コード信号ＦＶＳＲＤ［ｉ］に応じて、ワードライン電圧選択信号ＳＷＬ［０］〜ＳＷＬ［５］を出力する。この時には、ワードライン電圧選択信号ＳＷＬ［０］〜ＳＷＬ［５］のうちの１つが活性化され、残りのワードライン電圧選択信号は非活性化される。
選択信号発生回路２２０は、読み出し動作モード又はプログラム時の検証動作モードの間に、読み出し制御回路２００から出力される区間信号ＰＨＡＳＥ［０］〜ＰＨＡＳＥ［２］に応じてワードライン電圧選択信号ＳＷＬ［０］〜ＳＷＬ［５］を出力する。この時には、ワードライン電圧選択信号ＳＷＬ［０］〜ＳＷＬ［５］のうちの１つが活性化され、残りのワードライン電圧選択信号は非活性化される。
【００２１】
ワードライン電圧発生回路２４０は、読み出し制御回路２００から出力される動作区間イネーブル信号ＥＮが活性化される時に動作し、選択信号発生回路２２０から出力された選択信号ＳＷＬ［０］〜ＳＷＬ［５］のうちの活性化された選択信号に対応するワードライン電圧Ｖｗｌを発生する。ワードライン電圧Ｖｗｌは、行選択回路１２０を通じて選択されたワードラインに供給される。
スイッチ回路２６０は、パッド２８０に連結され、外部命令信号ＶＳＲＤが活性される時即ちテスト動作モードの間に、ワードライン電圧発生回路２４０から出力された出力電圧Ｖｗｌをパッド２８０に伝達する。
この実施形態において、パッド２８０は、図示していないが、メモリ装置の外部ピンのうちの１つ（例えば、ｎＳＥピン）に電気的に連結される。ｎＳＥピンは、スペア領域イネーブル信号ピンとしてメモリ装置のスペア領域選択を制御する。
【００２２】
前述したメモリ装置によると、ワードライン電圧が要求するレベルを有するか否かを判別するためのテスト動作モードの間に、ワードライン電圧発生回路２４０で発生したワードライン電圧がスイッチ回路２６０及びパッド２８０を通じて外部ピンに伝達され、その結果、ワードライン電圧は外部で測定できる。
【００２３】
図２は、図１に示す選択信号発生回路を示す構成図である。図２を参照すると、選択信号発生回路２２０は、第１デコーダ２２１、第２デコーダ２２２、そして、選択器２２３で構成される。
第１デコーダ２２１は、テスト動作モードの時に、外部から提供される外部選択コード信号ＦＶＳＲＤ［０］〜ＦＶＳＲＤ［２］をデコーディングして、デコーディング信号ＴＤ［０］〜ＴＤ［５］を出力する。デコーディング信号ＴＤ［０］〜ＴＤ［５］のうちの１つは活性化され、他のデコーディング信号は非活性化される。
第２デコーダ２２２は、読み出し動作モード又はプログラム時の検証動作モードの間に、読み出し制御回路２００から出力される区間信号ＰＨＡＳＥ［０］〜ＰＨＡＳＥ［２］をデコーディングして、デコーディング信号NＤ［０］〜NＤ［５］を出力する。デコーディング信号のうちの１つは活性化され、他のデコーディング信号は非活性化される。
選択器２２３は、テスト動作モードを示す外部命令信号ＶＳＲＤが活性化される時に、第１デコーダ２２１の出力ＴＤ［０］〜ＴＤ［５］を入力し、選択信号ＳＷＬ［０］〜ＳＷＬ［５］を出力し、外部命令信号ＶＳＲＤが非活性化される時に、第２デコーダ２２２の出力ＮＤ［０］〜ＮＤ［５］を入力し、選択信号ＳＷＬ［０］〜ＳＷＬ［５］を出力する。
【００２４】
図３及び図４は、図２に示す選択信号発生回路の望ましい実施形態である。図３及び図４に示すように、第１デコーダ２２１は、６つの３入力ＮＡＮＤゲート３０２〜３１２からなり、第２デコーダ２２２は、６つの２入力ＮＡＮＤゲート３１４〜３２４からなる。そして、選択器２３０は、ＮＡＮＤゲート３０２〜３２４に各々対応する伝達ゲート３２６〜３４８からなる。図３及び図４において、ＲＥＡＤ信号は、読み出し動作モードを示す信号であり、ＰＲＯＧＲＡＭ信号は、プログラム時の検証動作モードを示す信号である。
【００２５】
図５は、通常の動作モード及びテスト動作モードの時の図３及び図４に使用された信号のロジック状態を示す図である。図３、図４及び図５を参照して、図３及び図４の選択信号発生回路の動作を説明する。
選択信号発生回路動作において、外部命令信号ＶＳＲＤがハイに活性化される時即ちテスト動作モードの時に、伝達ゲート３２６〜３３６の経路は形成され、伝達ゲート３２８〜３４８の経路は遮断される。即ち、第１デコーダ２２１の出力信号ＴＤ［０］〜ＴＤ［５］がワードライン選択信号ＳＷＬ［０］〜ＳＷＬ［５］として出力される。図５に示すように、例えば、“０００”の外部選択コードＦＶＳＲＤ［０］〜ＦＶＳＲＤ［２］が入力されると、図３に示すＮＡＮＤゲート３０２の出力信号ＴＤ［０］が活性化され、その結果、選択信号ＳＷＬ［０］が選択される。
外部命令信号ＶＳＲＤがローに非活性化される時即ち読み出し動作モード（又は、検証動作モード）の時に、伝達ゲート３２６〜３３６の経路は遮断され、伝達ゲート３２８〜３４８の経路は形成される。即ち、第２デコーダ２２１の出力信号ＮＤ［０］〜ＮＤ［５］がワードライン選択信号ＳＷＬ［０］〜ＳＷＬ［５］として出力される。図５に示すように、例えば、読み出し動作モードの第１感知区間を示す区間信号ＰＨＡＳＥ［０］がハイに活性化される時には、図３に示すＮＡＮＤゲート３１８の出力信号ＮＤ［２］が活性化される。従って、ワードライン選択信号ＳＷＬ［２］が伝達ゲート３４２を通じてハイに活性化される。
【００２６】
この実施形態において、テスト動作モード時の選択信号ＳＷＬ［０］〜ＳＷＬ［２］は、読み出し動作モードの時に選択されたワードラインに印加される電圧Ｖｒｅａｄ１、Ｖｒｅａｄ２、Ｖｒｅａｄ３に各々対応し、テスト動作モード時の選択信号ＳＷＬ［３］〜ＳＷＬ［５］は、検証動作モードの時に選択されたワードラインに印加される電圧Ｖｖｆｙ１、Ｖｖｆｙ２、Ｖｖｆｙ３に各々対応する。従って、不揮発性半導体メモリ装置がテスト動作モードになると、読み出し及び検証動作モードで使用する互いに異なる電圧レベルを有するワードライン電圧Ｖｒｅａｄ１、Ｖｒｅａｄ２、Ｖｒｅａｄ３、Ｖｖｆｙ１、Ｖｖｆｙ２、Ｖｖｆｙ３を、外部選択コード信号ＦＶＳＲＤ［０］〜ＦＶＳＲＤ［２］の組合せに従って、個別的に選択することができる。
【００２７】
図６は、図１に示すワードライン電圧発生回路の望ましい実施形態である。図６を参照すると、ワードライン電圧発生回路２４０は、ＰＭＯＳトランジスタ３５０、抵抗３５２、３５４〜３５６、３６８、ＮＭＯＳトランジスタ３５８、３６０〜３６２、３６４、３７０、そして、比較器３７２で構成され、図６に示すように、連結されている。
読み出し制御回路２００から出力される動作区間イネーブル信号ＥＮが活性化される時に、ＮＭＯＳトランジスタ３７０がターンオンされる。活性化されたワードライン選択信号（例えば、ＳＷＬ［１］）に対応するＮＭＯＳトランジスタ３６２がターンオンされる時に、比較器３７２は、ターンオンされたＮＭＯＳトランジスタ３６２に対応する抵抗３５６と抵抗３６８とによって分配された電圧を基準電圧Ｖｒｅｆと比較する。分配された電圧が基準電圧Ｖｒｅｆより低いと、活性化された選択信号ＳＷＬ［１］に対応するワードライン電圧Ｖｒｅａｄ２に出力端Ｖｗｌの電圧がなるように、ＰＭＯＳトランジスタ３５０を通じて出力端Ｖｗｌに電流が供給される。分配された電圧が基準電圧Ｖｒｅｆと一致し、又は、それより大きいと、ＰＭＯＳトランジスタ３５０はターンオフされ、その結果、出力端Ｖｗｌの電圧は要求されるワードライン電圧Ｖｐａｓｓ２に維持される。
【００２８】
図７は、図１に示すスイッチ回路の望ましい実施形態である。図７に示すように、スイッチ回路２６０は、この分野によく知られている伝達ゲート（ＰＭＯＳ及びＮＭＯＳトランジスタとインバータとで構成される）を利用して実現できる。テスト動作モードを示す外部命令信号ＶＳＲＤがローレベルである時即ち読み出し又はプログラム動作のモードの時には、ワードライン電圧発生回路２４０の出力は、パッド２８０と電気的に絶縁される。外部命令信号ＶＳＲＤがハイレベルである時即ちテスト動作モードの時には、ワードライン電圧発生回路２４０の出力電圧Ｖｗｌは、外部ピン（図示していない）に連結されたパッド２８０に伝達され、その結果、スイッチ回路２６０を通じて伝達されたワードライン電圧Ｖｗｌは、パッド２８０に連結された外部ピンを通じて外部で測定できる。
【００２９】
図８は、本発明によるワードライン電圧測定動作を説明するための動作タイミング図である。図８を参照して、本発明による不揮発性半導体メモリ装置の動作を詳細に説明する。
先ず、テスト動作モードを示す外部命令（例えば、９Ａｈ）がｎＷＥ信号に同期されて入出力ピンＩ／Ｏ０〜Ｉ／Ｏ７を通じて不揮発性半導体メモリ装置に与えられるに従って、外部命令信号ＶＳＲＤがローレベルからハイレベルに遷移する。これは、選択信号発生回路２２０の第１デコーダ２２１の出力ＴＤ［０］〜ＴＤ［５］が選択信号ＳＷＬ［０］〜ＳＷＬ［５］として出力されることを意味する。
次に、ワードライン電圧のうちの１つを選択するための外部選択コードの１バイトデータが入出力ピンＩ／Ｏ０〜Ｉ／Ｏ７を通じて印加される。この時には、１バイトデータの外部選択コードのうちの３つの下位ビットだけが有効に使用される。例えば、外部選択コードの下位ビットが“００１”である場合（即ち外部選択コード信号ＦＶＳＲＤ［０］〜ＦＶＳＲＤ［２］が“００１”である場合）に、図４に示す第１デコーダ２２１のＮＡＮＤゲート３１０の出力ＴＤ［４］がハイに活性化される。従って、ワードライン選択信号ＳＷＬ［４］が活性化され、残りの選択信号ＳＷＬ［０］〜ＳＷＬ［３］、ＳＷＬ［５］は非活性化される。
【００３０】
続いて、読み出し命令（例えば、００ｈ）及び開始アドレスが順次に入力されるに従って、テスト動作モードのための読み出し動作が実行される。この時には、読み出し制御回路２００は、テスト動作モードの動作区間を示す動作区間イネーブル信号ＥＮを活性化する。これにより、ワードライン電圧発生回路２４０は、活性化されたワードライン選択信号ＳＷＬ［４］に対応するワードライン電圧Ｖｖｆｙ２を発生させる。このように発生したワードライン電圧は、行選択回路１２０に供給されると同時にスイッチ回路２６０を通じてパッド２８０に伝達される。結果的に、ワードライン電圧Ｖｖｆｙ２が要求するレベルを有するか否かをパッド２８０に連結された外部ピンを通じて測定できる。以降、入出力ピンＩ／Ｏ０〜Ｉ／Ｏ７を通じてＦＦｈ命令を印加するに従って、テスト動作モードが終了する。
【００３１】
前述した過程を反復的に実行するに従って、ワードラインに印加される様々な電圧の各々が要求するレベルを有するか否かが外部ピンを通じて容易に測定できる。これは、又、メモリ装置がパッケージされてもワードライン電圧が外部ピンを通じて測定できることを意味する。
【００３２】
図９は、マルチビット不揮発性半導体メモリ装置の読み出し動作を説明するための動作タイミング図である。図１０は、マルチビット不揮発性半導体装置のプログラム動作を説明するための動作タイミング図である。図９及び図１０に示すように、テスト動作モードを示す外部命令信号ＶＳＲＤがローレベルに維持されるので、選択信号発生回路２２０の第２デコーダ２２２の出力信号ＮＤ［０］〜ＮＤ［５］がワードライン選択信号ＳＷＬ［０］〜ＳＷＬ［５］として出力される。
読み出し動作が実行される場合には、選択信号ＳＷＬ［０］〜ＳＷＬ［２］が区間信号ＰＨＡＳＥ［０］〜ＰＨＡＳＥ［２］の順次的な活性化に従って、互いに異なるレベルを有する読み出し電圧Ｖｒｅａｄ３、Ｖｒｅａｄ２、Ｖｒｅａｄ１が、行デコーダ回路１２０を通じて選択されたワードラインに順次に供給される。
同様に、プログラム動作が実行される場合には、選択信号ＳＷＬ［３］〜ＳＷＬ［５］が区間信号ＰＨＡＳＥ［０］〜ＰＨＡＳＥ［２］の順次的な活性化に従って、互いに異なるレベルを有する検証電圧Ｖｖｆｙ１、Ｖｖｆｙ２、Ｖｖｆｙ３が行デコーダ回路１２０を通じて選択されたワードラインに順次に供給される。マルチビットデータを読み出し／プログラムする動作は、前述の米国特許第６，０６７，２４８号に詳細に説明されているので、説明は省略する。
【００３３】
【発明の効果】
前述のように、ワードライン電圧を測定するための機能を命令形式で備えることによって、ワードライン電圧が要求するレベルを有するか否かを外部ピンを通じて容易に測定できる。
【図面の簡単な説明】
【図１】本発明による半導体メモリ装置を示す構成図である。
【図２】図１に示す選択信号発生回路を示す構成図である。
【図３】図２に示す選択信号発生回路の望ましい実施形態である。
【図４】図２に示す選択信号発生回路の望ましい実施形態である。
【図５】通常の動作モード及びテスト動作モードの時に図３及び図４に使用された信号のロジック状態を示す図である。
【図６】図１に示すワードライン電圧発生回路の望ましい実施形態である。
【図７】図１に示すスイッチ回路の望ましい実施形態である。
【図８】本発明によるワードライン測定動作を説明するための動作タイミング図である。
【図９】マルチビットメモリ装置の読み出し動作を説明するための動作タイミング図である。
【図１０】マルチビットメモリ装置のプログラム動作を説明するための動作タイミング図である。
【図１１】一般的な２ビットデータを貯蔵するメモリセルのしきい値電圧の分布を示す図である。
【符号の説明】
１００  メモリセルアレイ
１２０  行選択回路
１４０  感知回路
１６０  列選択回路
１８０  データ入出力回路
２００  読み出し制御回路
２２０  選択信号発生回路
２４０  ワードライン電圧発生回路
２６０  スイッチ回路
２８０  パッド
【図１】
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【図２】
0004571356.tif 000003
【図３】
0004571356.tif 000004
【図４】
0004571356.tif 000005
【図５】
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【図６】
0004571356.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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