(57)【特許請求の範囲】
【請求項１】
半導体基板（４０）と、上記半導体基板上に配された複数のメモリセルを有するＤＲＡＭメモリセルアレイとを備えた、ＤＲＡＭチップであって、各メモリセルは、
制御線（２４）に接続された制御端子（３２）を有する選択トランジスタ（１２）と、
上記半導体基板（４０）にトレンチキャパシタとして形成された蓄積キャパシタ（１４）とを備え、
上記蓄積キャパシタ（１４）は、
上記選択トランジスタ（１２）を介して、読み出し線（２２）と接続する第１キャパシタ電極（１６）と、
上記半導体基板（４０）に埋め込みドーピング領域を有する第２キャパシタ電極（１８）と、
上記蓄積キャパシタ（１４）の第１キャパシタ電極（１６）と第２キャパシタ電極（１８）との間に配された超イオン導体層（２０）とを備え、
上記超イオン導体層（２０）は、ＳｒＦ2 で異原子価ドーピングされたＬａＦ3 により形成されており、上記埋め込みドーピング領域上に配されている、ＤＲＡＭチップ。
【請求項２】
上記超イオン導体層（２０）が、０．１〜１０重量％のＳｒＦ2 によりドーピングされている、請求項１に記載のＤＲＡＭチップ。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、特に、ＤＲＡＭメモリセルアレイ（DRAM-Speicherzellenfeld）において、選択トランジスタと蓄積キャパシタ（Speicherkondensator）とを備える半導体メモリセルに関するものである。本発明では、蓄積キャパシタが、第１キャパシタ電極、および、第２キャパシタ電極を備えている。上記第１キャパシタ電極は、選択トランジスタを介して読み出し線と接続している。また、本発明では、上記選択トランジスタの制御端子が、制御線と接続している。
【０００２】
このようなメモリセルは、例えば、無作為アクセスによる動的書き／読み記憶部（ＤＲＡＭ）に用いられる。ＤＲＡＭチップは、メモリセルのマトリックス（Matrix）を含んでいる。上記メモリセルは、行列の形状に配置されており、制御線としてのワード線、および、読み出し線としてのビット線により駆動される。メモリセルからのデータ読み出し、または、メモリセルへのデータ書き込みは、適切なワード線、および、ビット線を活動化すること（Aktivierung）により行なわれる。
【０００３】
各メモリセルは、電荷の蓄積（Ladungsspeicherung）のためのキャパシタを備え、キャパシタにおける電荷状態（Ladungszustand）は、データビット（Datenbit）を表している。一般的に、メモリセルは、キャパシタと接続したトランジスタをさらに備えている。上記トランジスタは、２つの拡散領域を備えている。これら２つの拡散領域は、チャネルによって相互に分断されている。上記チャネルは、制御端子としてのゲートにより制御される。電流フロー（Stromfluss）の方向に応じて、一方の拡散領域をドレイン、他方の拡散領域をソースと呼ぶ。ドレイン領域は、ビット線と接続している。ソース領域は、キャパシタと接続している。ゲート領域は、ワード線と接続している。ゲートに適切な電圧を印加することにより、トランジスタを、以下のように制御する。
つまり、ドレイン領域とソース領域との間の電流フローが、チャンネルを通過して、オンとオフとで切替えられる(ein- und ausgeschaltet)ように、トランジスタを制御する。
【０００４】
キャパシタに蓄積された電荷は、時間が経つと漏電により減衰する。電荷が、閾値よりも低い不特定なレベルに減衰する前に、蓄積キャパシタを更新（aufgefrischt）する必要がある。それゆえ、このメモリセルは、ダイナミックなＲＡＭ（ＤＲＡＭ）と呼ばれる。請求項１の前提部分の特徴を有するこの種のメモリセルは、例えば、特許文献ＵＳ５，８６７，４２０に記載されている。
【０００５】
公知のＤＲＡＭ変化型の主な問題点は、キャパシタの容量を十分に大きく生成することである。この問題は、半導体構成部品の小型化が進むことにより将来的に深刻なものとなる。集積密度の上昇が進むと、１つのメモリセルにつき利用できる面積、および、キャパシタの容量が小さくなる。キャパシタの容量が小さくなりすぎると、記憶装置の機能性および利用性が不利に影響されることがある。なぜなら、記憶装置に蓄積する電荷量が少なすぎるからである。
【０００６】
例えば、ビット線と接続している読み増幅器がメモリセルに存在する情報を確実に読み出すためには、十分に高い信号レベルが必要である。信号レベルを決定する際に、ビット線容量に対する蓄積容量（Speicherkapazitaet）の比率が重要である。蓄積容量が少なすぎる場合、上記比率が小さすぎて、十分な信号を生成できないことがある。
【０００７】
同じく、蓄積容量がより少ない場合、より高い更新周波数（Auffrischfrequenz）が必要である。なぜなら、キャパシタに蓄積されている電荷量は、その容量によって制限されており、漏電によってさらに減衰するからである。蓄積キャパシタにおける最小電荷量を下回ると、蓄積キャパシタに記憶されている情報を、接続されている読み増幅器によって読み出すことができなくなり、情報は失われ、読み込みエラー（Lesefehlern）という結果になる。
【０００８】
経験則（Faustformel）によれば、読み信号を十分に大きく、アルファ線に対する感度を十分に低くするためには、記憶容量が少なくとも約３５ｆＦであることが好ましい。誘電体定数（ＤＫ）がεｒ＝４であり、ＳｉＯ2からなる１０ｎｍ圧の誘電体を使用する場合、約１０μｍ2のキャパシタ面積が必要である。しかしながら、既に４ＭのＤＲＡＭでは、全メモリセルのために利用できる面積がこの面積よりも少ない。その結果、キャパシタを純粋に平坦な構造にできない。
【０００９】
したがって、キャパシタのレイアウトにおいて、蓄積容量を十分なものにするためには、例えば、キャパシタをトレンチキャパシタ（トレンチキャパシタ）、または、堆積キャパシタ（スタックキャパシタ）として設計することにより、立体性を活用することが必要である。さらに小型化が進むことによって利用面積がいっそう小さくなるが、より深いトレンチ、または、より高い堆積を用いることで容量を増加させることにより、利用面積を補償することができる。
【００１０】
他の方法（Ansatz）は、誘電体定数がより高い物質を使用することである。例えば、ＤＫが７であるＳｉ3Ｎ4は、特に、ＯＮＯ（酸化物-窒化物-酸化物）とＮＯ（窒化物-酸化物）とを交互に重ね合わせた（Sandwiches）形状において使用される。この際、低い界面状態密度（Grenzflaechenzustandsdichte）を保証するために、例えば、シリコン上に、厚さ２〜３ｎｍである熱酸化物が成長する。次に、厚さ７〜８ｎｍである窒化シリコン層を析出し、続いて酸化を行い、厚さ２〜３ｎｍである第２酸化物層を得る。上記第２酸化物層は、高エネルギー障壁（hohe energetische Barriere）によって、電荷担体（Ladungstraegern）のトンネルを防止する役割を果たす。
【００１１】
たとえ製造技術的に問題があるとしても、例えば、酸化タンタル（Ｔａ2Ｏ5）またはバリウムストロンチウムチタン酸塩（Bariumstrontiumtitanat;ＢＳＴ）などの、ＤＫがより高い物質の使用が可能である。この可能性の場合、誘電体定数と、さらに絶縁されている誘電体の厚さとによって、達成できる記憶容量には上限が設けられている。
【００１２】
さて、本発明について記載する。本発明の目的は、請求項に記載するように、一般的な（gattungsgemaesse）メモリセルを提供することであり、その蓄積キャパシタは、面積ごとの記憶容量が大きく、小型に形成できるものである。
【００１３】
上記目的は、請求項１の特徴を有するメモリセルにより達成される。好ましい実施形態は、従属請求項に記載されている。
【００１４】
本発明によれば、冒頭に記載したような半導体メモリセルにおいて、蓄積キャパシタの第１キャパシタ電極と第２キャパシタ電極との間に、超イオン導体（Superionenleiters）が配置されている。
【００１５】
さらに、本発明は、誘電体の代わりに、超イオン導体の層を、２つのキャパシタ電極の間に備えるという考え方に基づいている。超イオン導体は、イオン伝導性が高い。しかしながら、超イオン導体は、電子伝導性が非常に低い。それゆえ、超イオン導体は、事実上、電子直流を遮断している。また、イオン伝導性が高いので、キャパシタの全容量は、イオン導体の体積容量（Volumenkapazitaet）によってではなく、イオン導体とキャパシタ電極との間の界面容量（Grenzflaechenkapazitaet）によってのみに特定される。このようにして、小さな空間において非常に高い容量が生成される。
【００１６】
上述のように、超イオン導体層の電子伝導性は極めて低いことが好ましい。上記のことは、この関連について、電子伝導性が非常に低いので、半導体メモリセルの一般的な操作条件下において、イオン導体層は、電子直流電流に対する絶縁体として作用することを意味している。
【００１７】
好ましい実施形態では、超イオン導体層は、基本的に弗化セリウム石（Tysonit）、特に、（Ｃａ，Ｌａ，ＳＥ）Ｆ3からなる。ただし、ＳＥは、希土類金属（Seltenerdmetall）、すなわち、Ｓｃ，Ｙ，Ｌａ，Ｃｅ，Ｆｒ，Ｎｄ，Ｐｍ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，ＹｂおよびＬｕ類（Gruppe）の元素である。この類（Klasse）のイオン導体の場合、フッ素イオン（Fluorionen）が、電荷搬送（Ladungstransport）の役割を担っている。
【００１８】
この場合、超イオン導体層は、ドーピングされたＬａＦ3により形成されていることが好ましい。ＳｒＦ2により異原子価ドーピング（heterovalenter Dotierung）すると、特に良好な結果が得られる。ただし、ＳｒＦ2の割合は、便宜的には０．１〜１０重量％（Gew.-%）であり、１〜５重量％の割合が好ましく、２重量％の割合が特に好ましい。ドーピングによって、ＬａＦ3のイオン伝導性は、数等級だけ（um mehrer Groessenanordnungen）再び上昇する。
【００１９】
本発明の設計では、メモリセルの蓄積キャパシタが、トレンチキャパシタとして設計されている。
【００２０】
本発明のほかの好ましい設計では、メモリセルの蓄積キャパシタが、堆積キャパシタとして設計されている。
【００２１】
本発明の有利な設計、特徴、および、詳細を、従属請求項、実施例の説明および図に示す。
【００２２】
本発明を、以下に、図を参照しながら実施例に基づいて詳しく説明する。本発明を理解するための主な要素だけをそれぞれ示す。
【００２３】
図１は、本発明の実施形態のメモリセルアレイのメモリセルの概略図である。図２は、図１の蓄積キャパシタのための等価回路図（Ersatzschaltbild）である。図３は、本発明の実施形態のＤＲＡＭメモリセルを示す図である。
【００２４】
図１は、メモリセルアレイのメモリセル１０をより大きく示す。メモリセル１０は、選択トランジスタ１２、および、記憶トランジスタ１４を備えている。記憶トランジスタ１４の第１キャパシタ電極１６は、選択トランジスタ１２を介して、ビット線２２と接続している。選択トランジスタ１２のゲート３２は、ワード線２４と接続している。
【００２５】
ゲート３２に適切な電圧を印加することによって、トランジスタ１２が通電し、キャパシタ１４に蓄積された電荷が、ビット線２２へ流れ、ビット線２２において、上記電荷は、電圧レベルの変化（Spannungspegelaenderung）を引き起こす。この電圧レベルの変化は、ビット線２２に割り当てられている読み増幅器（図示せず）により増幅され、その結果、上記電荷は、読み出しのために利用される。読み出し工程の後、情報ビットは、キャパシタ１４へ再び書き込まれる。
【００２６】
キャパシタ電極、または、キャパシタ接触部１６，１８の間に、超イオン導体からなる薄層が配置されている。実施形態では、薄層２０は、ＬａＦ3からなり、２重量％のＳｒＦ2によりドーピングされている。上記層２０は、イオン伝導性が高く、電子伝導性が低い。
【００２７】
実施例では、圧力が５×１０−6ｍバール未満であり、基板温度が約５００℃である真空中において、ＬａＦ3とＳｒＦ2とを同時に蒸着させること（Koevaporation）によって薄層を生成する。
【００２８】
層厚が２４０ｎｍのときに既に、イオン導体の構造によって容量が、４ｎＦ／ｍｍ2に達する。このことは、明らかに、約１００である誘電体定数に相当している。
【００２９】
さて、図２の等価回路図を参考にしながら、超イオン伝導層２０によって、大きな容量のキャパシタ１４を実現することについて説明する。
【００３０】
この際、考慮するべき大きさとして、イオン伝導層２０の体積容量５２、および、金属性の、または、半導体のキャパシタプレート１６，１８に対するイオン導体の界面容量５０，５６について説明する。この場合、イオン伝導性が高いので、容量５２は、事実上、小さな抵抗器５４を介して架橋されている。従って、全容量は、基本的に、界面容量５０，５６によってのみ決定される。
【００３１】
トレンチキャパシタにおいて超イオン伝導層を備えるメモリセルの具体的な実施例を、図３に断面図で示す。この際シリコン基板４０に、ドーピング領域３０，３４が形成されている。ドーピング領域３０，３４は、選択トランジスタ１２のドレインおよびソースを形成する。トランジスタのゲート３２は、ワード線２４と接続している。図３では、ワード線２４が、図の表面に対して垂直に延びている。
【００３２】
ビット線２２は、接触部２６を介して、トランジスタのドレインドーピング領域３０と接続している。ソースドーピング領域３４は、トレンチキャパシタ１４と接続を確立している。
【００３３】
２つのキャパシタ電極の一方は、伝導性のトレンチ充填物１６によって、例えば、ドーピングされたポリＳｉ領域を形成する。逆電極は、埋め込みドーピング領域１８によって形成されており、埋め込み溝（Wanne）（図示せず）を介して、隣接するメモリセルと電圧源とに電気的に接続している。
【００３４】
ドーピング領域２３，２８を絶縁する為に、トレンチの上部領域に、絶縁カラー（Isolationskragen）３６が備えられている。
【００３５】
一般的に備えられている誘電体の代わりに、２つのキャパシタ電極１６，１８の間に、本実施例では、超イオン導体層２０が備えられている。超イオン導体層２０の構成は、上述したとおりである。
【００３６】
薄い層厚とトレンチキャパシタとしてのキャパシタの設計とに関連する、物質の高く明らかな（scheinbare）誘電体定数により、最小空間（kleinstem Raum）において、非常に高い容量と、大幅に小型化できるメモリセルとを生成できる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施形態のメモリセルアレイのメモリセルの概略図である。
【図２】図１の蓄積キャパシタのための等価回路図である。
【図３】本発明の実施形態のＤＲＡＭメモリセルを示す図である。
【図１】
0004583753.tif 000002
【図２】
0004583753.tif 000003
【図３】
0004583753.tif 000004