(57)【特許請求の範囲】
【請求項１】
安定した所定の発振周波数を有する発振信号を生成するための発振生成手段と、
前記発振生成手段を駆動し、且つ、前記発振生成手段とこの駆動手段の間のインピーダンスレベルを整合させるための駆動手段と、前記駆動手段はホワイトカスコードバッファ回路を含んで実現され、
前記発振生成手段の生成発振信号を増幅し且つ制御するための増幅手段と、
前記増幅および制御手段を、閉ループ帰還方式で前記駆動手段に接続するための接続手段と、
前記駆動手段と前記増幅手段の間に結合され、安定した発振信号が維持されるよう、前記増幅手段の増幅率（利得）を制御するための制御手段と、
前記増幅手段の前記増幅発振信号を分離するための分離手段であって、前記増幅発振信号を前記分離手段の出力負荷の変化による影響から分離する分離手段と、
電源電圧のレベルに基づいて、前記駆動手段および前記分離手段のためのバイアス電流を生成するバイアス手段と、
を備える共振子制御発振器出力信号を生成することができる回路。
【請求項２】
前記発振生成手段は、所定の発振周波数を有する発振信号を生成する水晶共振子素子を有する共振子回路を備える、請求項１に記載の回路。
【請求項３】
前記水晶共振子素子は直列共振モードで動作し、したがって共振周波数において純抵抗性インピーダンス値を示す、請求項２に記載の回路。
【請求項４】
前記発振生成手段は、ＭＥＭＳ技術を使用して製造された共振子回路を備える、請求項１に記載の回路。
【請求項５】
前記増幅手段は共通ゲート増幅器回路を備える、請求項１に記載の回路。
【請求項６】
２つの共通ゲートＮＭＯＳトランジスタと、
各前記共通ゲートＮＭＯＳトランジスタは２つの分岐のひとつ内に配置され、第１と第２の分岐はＤＣ電源電圧と接地の間に拡張し、前記第２の分岐に位置している前記共通ゲートＮＭＯＳトランジスタのひとつはダイオードとして接続され、
２つのＤＣ接地抵抗と、
各ＤＣ接地抵抗は、前記ＮＭＯＳトランジスタのソースとＤＣ接地の間に接続され、且つ前記ＤＣ接地抵抗のひとつは前記第１と第２の分岐内に含まれ、
両方の前記ＮＭＯＳトランジスタのゲートとＤＣ接地の間に接続され、且つ前記分岐の間に置かれている、１つのＤＣ接地共通ゲートコンデンサと、
ダイオードとして接続されていない且つ前記第１の分岐に置かれているＮＭＯＳトランジスタのドレインと前記ＤＣ電源電圧との間に接続された、ひとつのＤＣ電源電圧接続抵抗器と、
前記第２の分岐内に前記ダイオード接続ＮＭＯＳトランジスタのドレインと前記ＤＣ電源電圧の間に接続され、前記第２の分岐内の前記増幅回路のアナログおよび連続調整可能利得のための制御された基準電流源と、
ダイオードとして接続されていない且つ前記第１の分岐に置かれているＮＭＯＳトランジスタからの出力端子と、
前記第１の分岐内の前記ＮＭＯＳトランジスタのソースに接続され、且つ前記第１の分岐において前記ＮＭＯＳトランジスタと前記ＤＣ接地抵抗器の間の接続点に置かれている信号入力端子と、
を備える、請求項５に記載の回路。
【請求項７】
前記増幅手段は、１対の信号端子と同じくバイアス電流端子として使用される１つの制御端子とを備える、請求項１に記載の回路。
【請求項８】
前記増幅手段が、
１つが信号入力端子であり、もう１つが制御入力端子である２つの入力端子、および１つの出力端子を備える、前記発振生成手段からその信号入力端子に供給され、かつ、その出力端子に伝達される前記生成発振信号を増幅するための共通ゲート増幅器回路であって、制御入力端子が前記制御手段の出力信号によって制御される共通ゲート増幅器回路と、
付加的に必要な電流基準のための１つのバイアス電流端子とを備える、請求項１に記載の回路。
【請求項９】
前記制御手段は自動利得制御回路を備える、請求項１に記載の回路。
【請求項１０】
ＤＣ電源電圧と接地の間の２つの分岐により形成され、自己バイアス電流のための２つのＮＭＯＳトランジスタおよび２つのＰＭＯＳトランジスタと、
各分岐のひとつのＰＭＯＳトランジスタとひとつのＮＭＯＳトランジスタは、ＰＭＯＳ電源が前記ＤＣ電源電圧に接続され、ＰＭＯＳドレインがＮＭＯＳドレインに直接接続されそして最終的にＮＭＯＳ電源が、第１の分岐では直接そして第２の分岐では抵抗性で接地に接続されるように直列に接続されており、ＰＭＯＳトランジスタのゲートは直接共通に接続され、前記第２の分岐におけるＰＭＯＳトランジスタは前記第１の分岐におけるＮＭＯＳトランジスタと同様にダイオードとして付加的に接続されており、
フィルタリング、バイアスおよび減結合のための３つの抵抗および３つのコンデンサと、
これにより第１と第２の２つコンデンサの２つのコンデンサそしてひとつの第１の抵抗器は、前記第１の抵抗器が前記ＮＭＯＳトランジスタの各ゲートと接地の間に接続された前記第１と第２のコンデンサと共に前記第１と第２の分岐において前記ＮＭＯＳトランジスタのゲートに接続するようにロウパスフィルタを形成し、第２の抵抗器は外部テスト点から前記ＰＭＯＳトランジスタの共通のゲートまで結合され、そして第３のコンデンサは前記第１の分岐において前記入力端子から前記ＮＭＯＳトランジスタのゲートに接続され、このため入力信号をＤＣ減結合して前記第３のトランジスタはバイアスを許容すると共に前記ＮＭＯＳトランジスタの前記ゲートとドレインに接続し、
前記回路の前記出力端子にドレインを経て前記出力信号を供給する前記第２の分岐において前記ＰＭＯＳトランジスタのゲートから自らが制御されるゲートと前記電源電圧にソースを接続する、増幅器利得制御電流を供給するためのさらに１つのＰＭＯＳトランジスタと、
を備える前記自動利得制御回路が組み込まれる、請求項９に記載の回路。
【請求項１１】
前記制御手段は、１つが信号入力用であり、他方が信号出力用である２つの信号端子を備える、請求項１に記載の回路。
【請求項１２】
前記制御手段は、１つの入力端子および１つの出力端子を備える自動利得制御回路を備え、前記入力端子は、前記増幅手段の出力端子と共に前記駆動手段の入力端子である他の２つの端子から接続され、また、前記出力端子は前記増幅手段の制御入力端子に接続される、請求項１に記載の回路。
【請求項１３】
前記バイアス手段は専用バイアス回路ブロックを備える、請求項１に記載の回路。
【請求項１４】
前記電源電圧から、第３と第４の分岐と同様に、第１と第２の分岐で作られる接地までを導く幾つかの分岐において電流ミラーの経路を形成する、２つのＤＣ接地ＮＭＯＳトランジスタおよび４つのＡＣ接地ＰＭＯＳトランジスタと、
前記第１と第２の分岐は、それぞれ前記ＤＣ接地ＮＭＯＳトランジスタのひとつと前記ＡＣ接地ＰＭＯＳトランジスタのひとつの直列接続を含み、前記第１の分岐における前記ＰＭＯＳトランジスタは前記第２の分岐における前記ＮＭＯＳトランジスタと同様にダイオードとして接続され、そして前記第２の分岐における前記ＰＭＯＳトランジスタは、抵抗性負帰還により確立される非線形弱反転モードで動作し、各前記第３と第４の分岐はＡＣ接地ＰＭＯＳトランジスタを構成し、このため全てのＡＣ接地ＰＭＯＳトランジスタは、前記電源電圧と並列にそれらのソースに接続され且つそれらのゲートはまた並列に接続され且つ外部バイアス制御信号用の入力端子へ導き、前記第１と第２の分岐における前記ＰＭＯＳトランジスタのドレインは前記ＮＭＯＳトランジスタのドレインに直接接続され、しかし前記第３と第４の分岐において、前記ＰＭＯＳトランジスタのドレインは、前記ホワイトカスコードバッファ回路および前記出力バッファブロックをバイアスするための電流を給電するそれらの各出力端子に直接接続されており、
前記電源電圧へ一側が、非線形弱反転モードにおける前記ＰＭＯＳトランジスタのソースにの他側が接続されている１つの負帰還抵抗と、そして外部バイアス制御信号用の前記入力端子を全ての前記ＡＣ接地ＰＭＯＳトランジスタのゲートにそれぞれ抵抗性結合するひとつの結合抵抗器と、
全ての前記ＡＣ接地ＰＭＯＳトランジスタの全ゲートを前記電源電圧と容量性結合して前記ＰＭＯＳトランジスタのＡＣ接地特性を確立する、１つのＡＣ接地コンデンサと、
を備える前記バイアスブロックを実現する、請求項１３に記載の回路。
【請求項１５】
前記バイアス手段は２つのバイアス電流出力端子を備える、請求項１に記載の回路。
【請求項１６】
前記バイアス手段は、
前記駆動手段のための電流基準をセットアップする一方の出力端子と、前記分離手段のための電流基準をセットアップする他方の出力端子との２つの出力端子を備えるバイアス回路ブロックを備える、請求項１に記載の回路。
【請求項１７】
前記駆動手段は、ホワイトカスコードコンデンサを含むホワイトカスコードバッファ回路を備える、請求項１に記載の回路。
【請求項１８】
２つのＤＣ接地ＮＭＯＳトランジスタと、
１つのカスコードＮＭＯＳトランジスタと、
２つの抵抗器要素と
電源電圧と接地の間で第１の分岐と第２の分岐である２つの分岐を共に形成する、バイアスのための基準電流源と、を備え、
各前記分岐は、それぞれソースを接地と接続する前記ＤＣ接地ＮＭＯＳトランジスタのひとつを含み、そして両前記分岐は共通に共に接続されたそれらのゲートを有し、前記第１の分岐内で前記基準電流源を経て前記ＤＣ接地ＮＭＯＳトランジスタのドレインを前記電源電圧に接続し、前記第２の分岐内で前記ＤＣ接地ＮＭＯＳトランジスタのドレインから前記カスコードＮＭＯＳトランジスタのソースへ、および再度抵抗器を経て前記同じカスコード接続ＮＭＯＳトランジスタのドレインから前記電源電圧へ接続し、さらに前記ホワイトカスコードバッファ回路は、前記第２の分岐内の前記カスコード接続ＮＭＯＳトランジスタのドレインから前記ＤＣ接地ＮＭＯＳトランジスタのゲートへ前記ホワイトカスコードコンデンサを接続することにより実現され、その共通接続は前記基準流源の接続点を第１の分岐内の前記ＤＣ接地ＮＭＯＳトランジスタのドレインと前記抵抗を経て結合され、
前記ホワイトカスコードバッファ回路への入力端子は、前記第２の分岐における前記カスコードＮＭＯＳトランジスタのゲートに結合され、そして出力端子は前記第２の分岐内の前記２つのＮＭＯＳトランジスタ間の前記接続点に配置されている、
前記ホワイトカスコードコンデンサを使用する前記ホワイトカスコードバッファ回路を実現する、請求項１７に記載の回路。
【請求項１９】
使用可能周波数レンジを拡張し、かつ、チップ面積を節約するために、前記ホワイトカスコードコンデンサは有効に最小化される、請求項１８に記載の回路。
【請求項２０】
回路の動作のための前記使用可能周波数レンジは、１ＭＨｚから約５０ＭＨｚまで拡張される、請求項１９に記載の回路。
【請求項２１】
前記駆動手段は、１対の信号端子および１つのバイアス電流端子を備える、請求項１に記載の回路。
【請求項２２】
前記駆動手段は、
１つの信号入力端子および１つの信号出力端子を備え、その出力端子上で前記発振信号を生成するために発振生成手段を駆動するためのホワイトカスコードバッファ回路であって、入力端子が最初に前記接続手段を介して前記増幅手段の入力端子に接続され、次に前記制御手段の入力端子に接続されたホワイトカスコードバッファ回路と、
付加的に必要な電流基準のための１つのバイアス電流端子とを備える、請求項１に記載の回路。
【請求項２３】
前記分離手段は出力バッファ回路を備える、請求項１に記載の回路。
【請求項２４】
ＤＣ接地電流ミラー回路を形成する２つのＤＣ接地ＮＭＯＳトランジスタと、
信号出力を増幅するためのさらに１つのカスコード接続ＮＭＯＳトランジスタと、
２つの抵抗および１つのホワイトカスコードコンデンサと、
電源電圧と接地の間で第１の分岐と第２の分岐である２つの分岐を共に形成する、バイアスのための基準電流源と、を備え、
各前記分岐は、それぞれソースを接地と接続する前記ＤＣ接地ＮＭＯＳトランジスタのひとつを含み、そして両前記分岐は共通に共に接続されたそれらのゲートを有し、前記第１の分岐内で前記ＤＣ接地ＮＭＯＳトランジスタのドレインを前記カスコード接続ＮＭＯＳトランジスタに信号入力増幅のために接続し且つ抵抗を経てさらに信号入力増幅のために前記同じカスコード接続ＮＭＯＳトランジスタのレインから前記電源電圧へ接続し、前記第２の分岐内で前記ＤＣ接地ＮＭＯＳトランジスタのドレインからバイアス電流入力端子へ直接接続し、さらにホワイトカスコードバッファ回路は、前記第１の分岐内の前記カスコード接続ＮＭＯＳトランジスタのドレインから前記ＤＣ接地ＮＭＯＳトランジスタのゲートの共通接地へ前記ホワイトカスコードコンデンサを接続することにより実現され、その共通接続は第２の分岐内の前記バイアス電流入力に抵抗を経て結合され、
前記出力バッファ回路への入力端子は、前記第１の分岐における信号入力増幅用の前記カスコードＮＭＯＳトランジスタのゲートに結合され、そして出力端子は前記第１の分岐内の前記２つのＮＭＯＳトランジスタ間の前記接続点に配置されている、
を備える前記出力バッファ回路を実現する、請求項２３に記載の回路。
【請求項２５】
電流消費を最少化するために、電流ミラー内の電流比を可能な限り小さくする（例えば１：１０）、請求項２４に記載の回路。
【請求項２６】
使用可能周波数レンジを拡張し且つチップ面積を節約するために、前記ホワイトカスコードコンデンサは有効に最小化される、請求項２４に記載の回路。
【請求項２７】
回路の動作のための前記使用可能周波数レンジが、１ＭＨｚから約５０ＭＨｚまで拡張された、請求項２６に記載の回路。
【請求項２８】
前記分離手段は、信号入力用の一方と信号出力用の他方の２つの信号端子、および１つのバイアス電流端子を備える、請求項１に記載の回路。
【請求項２９】
前記分離手段は、
１つの入力端子および１つの出力端子を備え、前記入力端子には前記増幅手段の出力端子の前記発振信号が供給され、出力端子自身が発振器回路全体の出力端子を形成している出力バッファ回路と、
付加的に必要な電流基準のための１つのバイアス電流端子とを備える、請求項１に記載の回路。
【請求項３０】
前記接続手段は、前記増幅手段の出力端子から、最初に前記駆動手段の入力端子まで次に前記利得制御手段の入力端子までの内部帰還ループとしての直接接続リードを備える、請求項１に記載の回路。
【請求項３１】
前記内部帰還ループ接続は直接ＤＣ結合として実現され、容量コンポーネントが実質的に回避される、請求項３０に記載の回路。
【請求項３２】
前記発振生成手段、また前記駆動手段、さらに前記増幅手段は、
所定の発振周波数を有する発振信号を生成する水晶共振子素子を有する共振子回路と、この共振子回路により前記発振生成手段を実現し、
１つの信号入力と１つの制御入力の２つの入力端子、前記発振生成手段から当該信号入力端子に供給されそして当該出力端子に伝送される前記生成発振信号を増幅するための１つの出力端子を備え、前記制御入力端子は前記制御手段の出力信号によって制御される、共通ゲート増幅器回路と、この共通ゲート増幅器回路により前記増幅手段を実現し、
１つの入力端子および１つの出力端子を備える、その出力端子上で前記発振信号を生成するために前記水晶共振子回路を駆動するためのホワイトカスコードバッファ回路であって、入力端子が最初に前記接続手段を介して前記共通ゲート増幅器回路の入力端子に接続され、次に前記制御手段の入力端子に接続されたホワイトカスコードバッファ回路と、このホワイトカスコードバッファ回路により前記駆動手段を実現し、前記入力端子は前記接続手段を経て最初に前記増幅回路を実現する前記共通ゲート増幅器回路の入力端子へ接続され、そして次に前記制御手段の入力端子に接続されており、
前記駆動手段に属する補助的に必要な電流基準のための１つの端子と、
を備える、請求項１に記載の回路。
【請求項３３】
前記水晶共振子素子は直列共振モードで動作し、したがって共振周波数において純抵抗性インピーダンス値を示す、請求項３２に記載の回路。
【請求項３４】
前記記載の方法で共に結合され、このため１つの入力端子および２つの出力端子を示し、そして発振器コア回路として示される、前記増幅器の利得を制御するための前記入力端子と、制御出力端子として使用される一方の出力端子と、信号出力端子として使用される他方の出力端子とを備え、前記信号出力端子は、前記接続手段を介して帰還ループとして前記入力端子に内部接続されている、請求項３２に記載の回路。
【請求項３５】
前記内部帰還ループ接続は直接ＤＣ結合として実現され、容量コンポーネントを実質的に回避するように、前記発振器コアを実現する、請求項３４に記載の回路。
【請求項３６】
モノリシック集積回路技術を使用して製造される、請求項１に記載の回路。
【請求項３７】
モノリシック集積ＣＭＯＳ技術を使用して製造される、請求項３６に記載の回路。
【請求項３８】
前記発振生成手段は、個別コンポーネントとしてオフチップで取り付けられる、請求項３６に記載の回路。
【請求項３９】
前記発振生成手段は、集積コンポーネントとしてオンチップで取り付けられる、請求項３６に記載の回路。
【請求項４０】
電子デバイスまたは電子技術を使用して発振器回路を実現し、安定した振幅制御発振信号を生成するための方法であって、
第１のパッドと第２のパッドを有する、発振器周波数を決定するための水晶共振子素子を提供するステップと、
入力端子と出力端子を有する、共振子素子を駆動するためのホワイトカスコードバッファ回路を提供するステップと、
信号端子、制御入力端子および出力端子を有する、発振信号を増幅するための共通ゲート増幅器回路を提供するステップと、
発振信号を安定化させ、そして入力端子と出力端子を備えた共通ゲート増幅器回路の利得を制御するための自動利得制御回路を提供するステップと、
入力端子と出力端子を有する、発振器回路を負荷の影響から分離するための出力バッファ回路を提供するステップと、前記出力端子は前記増幅制御された発振信号を供給することにより前記発振器回路の出力端子を形成し、
バイアス基準電流をホワイトカスコードバッファ回路と各出力を有する出力バッファ回路に引き渡すためのバイアスブロック回路を提供するステップと、
発振の閉ループ生成を制御するステップと、を含み、
前記ループは、並列に２つのリンクから形成され、第１のリンクは、一方の側では前記共通ゲート増幅器回路の前記出力端子から、出力端子を前記水晶共振素子の前記第１のパッドに接続している前記ホワイトカスコードバッファ回路の前記入力端子への第１の接続として構成され、前記水晶共振素子はその第２のパッドを、前記ループの前記第１のリンクを閉じる前記共通ゲート増幅器回路の前記信号入力端子と接続し、
他方の側では、前記ループは前記共通ゲート増幅器回路の前記出力端子から、出力端子を前記共通ゲート増幅器回路の前記制御入力端子に接続する前記自動利得制御回路の前記入力端子へ再度の第２の接続を形成する第２のリンクとして構成されて前記ループの前記第２のリンクを閉じる、
方法。
【請求項４１】
発振の閉ループ生成を制御する前記ステップは、
水晶共振子素子の前記第１のパッドを前記ホワイトカスコードバッファ回路の前記出力端子に接続するステップと、
水晶共振子素子の前記第２のパッドを前記共通ゲート増幅器回路の前記信号入力端子に接続するステップと、
前記共通ゲート増幅器回路の前記出力端子を前記ホワイトカスコードバッファ回路の入力端子に接続するステップと、
前記ホワイトカスコードバッファ回路の入力端子および前記共通ゲート増幅器回路の出力端子を、それぞれ前記自動利得制御回路の前記入力端子に接続するステップと、
前記自動利得制御回路の出力端子を共通利得増幅器の前記制御入力端子に接続するステップと、
前記共通ゲート増幅器の前記出力端子を前記出力バッファの前記入力端子に接続するステップとを含む、請求項４０に記載の方法。
【請求項４２】
発振の閉ループ生成を制御する前記ステップは、
十分な基準電流を前記バイアスブロック回路から前記ホワイトカスコードバッファ回路および前記出力バッファ回路にそれぞれ供給するステップをさらに含む、請求項４０に記載の方法。
【請求項４３】
発振の閉ループ生成を制御する前記ステップは、
水晶発振器のスタートアップ時における過渡プロセスを有効に高速化するために、前記水晶発振器回路のスタートアップ時における前記共通ゲート増幅器の利得が確実に最大値に設定されるよう、前記自動利得制御回路の前記出力信号を調整するステップをさらに含む、請求項４０に記載の方法。
【請求項４４】
発振の閉ループ生成を制御する前記ステップは、
前記水晶発振器回路の定常状態動作時における前記共通ゲート増幅器の利得が、前記発振器の振幅ひずみおよび位相雑音が最小化される適切な値に確実に設定されるよう、前記自動利得制御回路の前記出力信号を調整するステップをさらに含む、請求項４０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に電子発振器に関し、詳細には、モノリシック集積回路技術を使用して実現される改良型水晶共振子、薄膜共振子またはマイクロ電気機械共振子発振器に関し、ワンチップ方式は、より高い周波数における低位相雑音且つ安定振幅を示す高精度の周波数発生に適応するために自動利得制御を含む。
【背景技術】
【０００２】
モノリシック集積回路技術におけるほとんどの水晶発振器は、周波数決定共振子が並列共振モードで動作するピアス発振器回路方式を使用して開発されている。共振子として水晶を使用して実現された発振器は、通常、狭帯域同調のみを特徴とし、また、発振器キャリア信号からそれほど離れていない周波数オフセットにおける位相雑音は、十分に良好であるとされている。はるかに離れたオフセットにおける良好な位相雑音挙動を維持しつつ、同調範囲が拡張されることは有利であろう。
【０００３】
水晶制御発振器は、電子システムにおける周波数基準として、数十年に渡って使用されているが、このような発振器は、ほとんどの場合、能動素子としてバイポーラトランジスタを使用して実現されている。しかし、今日のほとんどの集積回路を製造するための支配的な技術はＣＭＯＳであり、それにもかかわらず、このＣＭＯＳ技術における高度に安定した水晶発振器のための設計技法については、とりわけ近代の通信アプリケーションに必要な約１００ＭＨｚの周波数になると、それほど周知されていない。
【０００４】
従来技術には、良好な同調性および低位相雑音という目標を達成するための様々な技術手法が存在している。これらの水晶発振器構造には、常に、圧電性結晶、例えば水晶、および圧電性結晶のための駆動電流手段が含まれているが、残念なことには、これらの手法は、技術上の複雑さ（例えば、差動プッシュ−プル構造または平衡ブリッジ構造、余分のフィルタあるいはタンク回路、複雑な温度補償回路あるいは利得制御回路、振幅ピーク検出器等）と、それが故の宣伝費の両方の意味で多少高価である。これらの経費はいずれも小さくすることが有利である。この経費低減は、バトラーに基づく、水晶と共に直列共振モードで動作する発振器回路を使用することによって達成される。追ってさらに詳細に説明するが、この解決法の固有の利点を利用することにより、本発明の回路は、標準のＣＭＯＳ技術を使用して低コストで実現されている。
【０００５】
水晶発振器に関しては、従来技術の発明のいくつかに記述されている。
米国特許（Ｆｅｉｓｔｅｌらに対する第３，９９６，５３０号）に、電圧増幅段とインピーダンス整合段の間に挿入されたフィルタ回路網を後段に備える振幅制限増幅器を有するバトラー発振器が記述されている。このバトラー発振器は、最大周波数安定性を保証するために、電圧増幅段およびインピーダンス整合段の両方の線形モードでの動作を常時可能にし、それにより、電圧増幅段とインピーダンス整合段の間に接続された圧電性結晶の、比較的小さい定インピーダンス経路内への接続、およびひずみのない正弦波による駆動を保証している。本発明による回路は、バイポーラ技術を使用して実現されている。
【０００６】
米国特許（Ｅｎｓｔｒｏｍらに対する第６，０５２，０３６号）には、利得制御およびオンチップ同調が自動的に実施される、非常に安定な単一チップ水晶制御発振器が開示されている。スタートアップ時に確実に発振が誘導され、かつ、増幅器による電力消費を節約するために、動作中、発振の振幅が予め選択されている値に確実に制限されるよう、振幅検出器が水晶制御発振器増幅器の出力をモニタし、水晶制御発振器増幅器の出力信号に比例した帰還信号を生成している。水晶制御発振器増幅器の入力部に接続されたコンデンサタンク回路には電圧可変コンデンサが含まれており、その両端間の電圧は、発振周波数を予め選択された値に同調させるべく、製造時に初期設定されている。また、電圧可変コンデンサの両端間の電圧は、回路の温度変動を補償するために調整されている。
【０００７】
また、米国特許（Ｗｉｌｌｉａｍｓｏｎに対する第６，１９４，９７３号）には、利得制御が自動的に実行される発振器が示されている。発振器は調整可能利得回路を有しており、発振器が最初にパワーアップされた時点で豊富な利得を提供し、発振器が立ち上がると、実質的にそのスタートアップ値未満に利得を減少させ、それにより電力消費を実質的に低減している。この発振器は、共振子に結合された反転増幅器、反転増幅器に結合された発振検出器、および発振検出器に結合された共通ゲート増幅器を備えている。反転増幅器は、共振子の発振を利得に応じて増幅している。発振検出器は、検出信号を共振子の発振に応答して出力している。検出信号のレベルは、発振の振幅に比例している。共通ゲート増幅器は検出信号を受け取り、受け取った検出信号のレベルに基づいて利得を制御するために、反転増幅器への電流を制限している。
【０００８】
米国特許（Ｓｈｉｍｏｎｏに対する第６，２５９，３３３号）に、温度補償水晶発振器が記述されている。正確な周波数発生源を提供するシステムは、水晶振動子のモード結合を回避し、かつ、高い生産効率を有している。高周波増幅回路には、帰還回路部分としてブリッジ回路が使用され、ＣＲ回路を接続している分岐側に水晶振動子が挿入されている。発振周波数は、水晶振動子の直列共振周波数未満である。
【０００９】
また、米国特許（Ｊａｎｓｓｏｎに対する第６，２７８，３３８号）には、ピーク検出器の振幅が制御される水晶発振器が開示されている。広範囲のダイナミック周波数レンジを有し、かつ、広範囲の水晶タイプのレンジをサポートすることができる水晶発振器装置が記述されている。本発明により、信号のクリッピング、信号ひずみの導入、および望ましくない信号調波などの従来技術による水晶発振器設計に関連する望ましくない副作用が緩和される。また、本発明により、発振器の合計浪費ループ利得が低減され、かつ、水晶発振器を実現するために必要な集積回路の実装面積が縮小される。本発明による水晶発振器装置は、水晶共振子回路、反転増幅器、バイアス回路、基準回路およびピーク検出器回路を備えていることが好ましい。本発明には、自動利得制御設計技法が利用されている。この水晶発振器の利得は、閉ループ回路設計を使用して自動的に調整される。本発明には、基準回路と結合したピーク検出器回路が有利に利用されている。ピーク検出器は、基準信号と水晶共振子によって生成される反転増幅発振信号とを比較し、比較の結果として帰還信号を生成している。帰還信号がバイアス回路を制御し、バイアス回路が反転増幅発振信号を制御している。
【００１０】
ここで説明する発明においては、結晶は、並列共振ピアス発振器構成で動作している。
ここでは［Ｖｉｔｔｏｚらの「弱い反転動作に基づくＣＭＯＳアナログ集積回路（ＣＭＯＳ  Ａｎａｌｏｇ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｂａｓｅｄ  ｏｎ  Ｗｅａｋ  Ｉｎｖｅｒｓｉｏｎ  Ｏｐｅｒａｔｉｏｎ）」、ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、ｖｏｌ．ＳＣ−１２、Ｎｏ．３、１９７７年６月、２２４〜２３１頁］として記載されているＶｉｔｔｏｚらの論文に、自動利得制御回路が記述されているが、この回路の同調微小帯域動作の欠点は、本発明では回避されている。
【００１１】
【特許文献１】米国特許第３，９９６，５３０号
【特許文献２】米国特許第６，０５２，０３６号
【特許文献３】米国特許第６，１９４，９７３号
【特許文献４】米国特許第６，２５９，３３３号
【特許文献５】米国特許第６，２７８，３３８号
【非特許文献１】Ｖｉｔｔｏｚらの「ＣＭＯＳ  Ａｎａｌｏｇ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｂａｓｅｄ  ｏｎ  Ｗｅａｋ  Ｉｎｖｅｒｓｉｏｎ  Ｏｐｅｒａｔｉｏｎ」、ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、ｖｏｌ．ＳＣ−１２、Ｎｏ．３、１９７７年６月、２２４〜２３１頁
【非特許文献２】Ｆ．Ｂｕｔｌｅｒ、「Ｓｅｒｉｅｓ−Ｒｅｓｏｎａｎｔ  Ｃｒｙｓｔａｌ  Ｏｓｃｉｌｌａｔｏｒｓ」、Ｗｉｒｅｌｅｓｓ  Ｅｎｇｉｎｅｅｒ、１９４６年６月、１５７〜１６０ページ
【非特許文献３】１９７７年６月発行の、ｔｈｅ  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．ＳＣ−１２、第３巻掲載の、Ｅｒｉｃ  ＶｉｔｔｏｚおよびＪｅａｎ  Ｆｅｌｌｒａｔｈの「ＣＭＯＳ  Ａｎａｌｏｇ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｂａｓｅｄ  ｏｎ  Ｗｅａｋ  Ｉｎｖｅｒｓｉｏｎ  Ｏｐｅｒａｔｉｏｎ」
【非特許文献１】Ｐｉｅｒｃｅ，Ｇ．Ｗ．；Ｐｒｏｃ．Ａｍｅｒ．Ａｃａｄ．Ａｒｔｓ  Ｓｃｉ．；Ｖｏｌ．６３（１９２８）、１〜４７ページ
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の主な目的は、共振子安定化発振信号を生成するための有効且つ大いに製造可能な方法および回路を提供することである。それにより、これらのタイプの共振子のみに限定されないが、少なくとも水晶または圧電結晶でできた共振子、あるいは薄膜共振子（ＴＦＲ）もしくはマイクロ電気機械システム（ＭＥＭＳ）共振子との使用に特に適用できかつ、非常に有効な回路が得られる。
【００１３】
本発明の他の目的は、振幅ひずみの小さい発振信号を得ることである。
本発明のさらに他の目的は、位相雑音の小さい回路挙動に到達すること、つまりその周波数安定性を十分に高めることである。
【００１４】
また、本発明の目的は、発振信号を生成するプロセスを最大速度でスタートアップさせることである。
本発明の他の目的は、定常状態動作における生成発振信号のひずみおよび位相雑音を最小化することである。
【００１５】
本発明のさらに他の目的は、独自の適切な設計の特徴を実現することによって、発振回路の電力消費を低減することである。
本発明のさらに他の目的は、回路を低コストＣＭＯＳ技術におけるモノリシック集積回路として実施することによって、製造コストを低減することである。
【００１６】
本発明のさらに他の目的は、容量の値を有効に最小化することによってチップ面積を最小化し、それによりコストを低減することである。
【課題を解決するための手段】
【００１７】
本発明の目的によれば、安定した共振子制御発振信号を生成することができる回路が達成される。前記回路は、安定した所定の発振周波数を有する発振信号を生成するための手段と、前記発振生成手段を駆動し、かつ、前記発振生成手段とこの駆動手段の間のインピーダンスレベルを整合させるための手段とを備えている。また、前記回路は、前記発振生成手段の前記生成発振信号を増幅し、かつ、制御するための手段を備えている。前記回路は、さらに、前記増幅および制御手段を、閉ループ帰還方式で前記駆動手段に接続するための手段を備えている。前記回路は、さらに、前記駆動手段と前記増幅手段の間に結合された、安定した発振信号が維持されるよう、前記増幅手段の増幅率（利得）を制御するための手段、および前記増幅手段の前記増幅発振信号を分離するための手段であって、前記増幅発振信号を前記分離手段の出力負荷の変化による影響から分離する手段を備えている。最後に、前記回路は、電源電圧のレベルに基づいて、前記駆動手段および前記分離手段のためのバイアス電流を生成する手段を備えている。
【００１８】
また、本発明の目的によれば、電子デバイスすなわち電子技術を使用した、安定した振幅制御発振信号を生成するための方法が提供される。前記方法には、発振器の周波数を決定するための共振子素子を提供するステップ、およびこの共振子素子を駆動するためのホワイトカスコードバッファ回路を提供するステップが含まれている。前記方法には、さらに、発振信号を安定化させるための自動利得制御回路を提供するステップと共に発振信号を増幅するための共通ゲート増幅器回路を提供するステップが含まれている。また、前記方法には、発振器回路を負荷の影響から分離するための出力バッファ回路を提供するステップ、およびバイアス基準電流をバッファ回路に引き渡すためのバイアスブロック回路を提供するステップが含まれている。前記方法は、発振の閉ループ生成を制御するためにも同様に重要である。
【００１９】
本明細書の材料部分を形成している添付の図面は、本発明の詳細を示したものである。
【発明を実施するための最良の形態】
【００２０】
好ましい実施形態により、水晶発振器のための新規な回路、および前記発振器の振幅および周波数を制御する方法が開示される。
本発明の好ましい実施形態について、第１段階の回路全体についての総合的な説明およびすべての機能回路ブロックについての簡単な説明と、第２段階の、正確な回路図に照らして行う前記機能回路ブロックの各々についての非常に詳細な説明の２段階に細分して説明する。
【００２１】
図１を参照すると、本発明による回路の好ましい実施形態が示されている。図１には、本発明による発振器の基本的な機能コンポーネントがブロック図の形で示されている。発振器コア１０は、この特定の事例では共振性水晶（ＸＴＡＬ）１００デバイスからなり、第１のＸＴＡＬピン１０２で示すＸＴＡＬ１００の一方の側の内部ホワイトカスコードバッファ（ＷＣＢ）ブロック１２０と、第２のＸＴＡＬピン１０３で示すＸＴＡＬ１００のもう一方の側の共通ゲート増幅器（ＣＧＡ）ブロック１３０の間に埋め込まれている。共通ゲート増幅器ブロック（ＣＧＡ）１３０の出力信号１０４は、リード１０５を介して内部カスコードバッファブロック（ＷＣＢ）１２０の入力部１０１に帰還されている。この同じ出力信号１０４は、さらに自動利得制御（ＡＧＣ）回路ブロック１４０の入力信号１０６として使用されている。この自動利得制御（ＡＧＣ）回路ブロック１４０は、接続１０７を介して共通ゲート増幅器（ＣＧＡ）ブロック１３０を制御している。発振器コア１０の出力１０４は、外部出力バッファ（ＢＵＦ）ブロック１５０を介して、発振器回路１０８のＯＵＴと呼ばれる出力ピンに接続されている。発振器回路全体にさらに必要な部分が、２つの出力リード１０９および１１０を備える個別バイアス回路（ＢＩＡＳ）ブロック１６０で示されている。リード１０９は、カスコードバッファＷＣＢブロック１２０にバイアス電流を供給し、リード１１０は、出力バッファＢＵＦブロック１５０にバイアス電流を供給している。
【００２２】
鉤括弧内の回路ブロック名称の略語は、記憶を助けるためのものであり、また、将来の参照のためのものである。ここでは、以下、すべての回路ブロックについて簡単に説明し、追ってより詳細に説明する。
【００２３】
１．図１のアイテム１００    水晶共振子（ＸＴＡＬ）
このブロックは、ここでは特定の事例として選択された水晶（ＸＴＡＬ）共振子を表しているが、一般的には任意のタイプの共振子（ＴＦＲ、ＭＥＭＳ等）を使用することができ、また、通常、いわゆるオフチップ部品として集積回路に外部接続することができる。しかしながら、低コスト解決策のためには、回路の動作の安定性が幾分か悪くなるが、オンチップ集積共振子デバイスを使用することも可能である。
【００２４】
特にＴＦＲタイプの共振子は、ＭＥＭＳとして、あるいは類似の三次元構成技法でチップ上に統合しなければならない。回路は、この説明用実施例では、共振周波数が約１３ＭＨｚの結晶を使用し、その直列共振モードを利用して正規に動作するように設計されている。生成される周波数は、すべて結晶によって決まる。現在の構造は、任意のタイプの結晶を使用して動作させることができ、水晶（ＸＴＡＬ）の場合、ＸＴＡＬ共振周波数は、約１ＭＨｚから約５０ＭＨｚまでであるが、ここで示す原理は、他のタイプの共振子を利用することにより、周波数レンジをさらにｋＨｚからＧＨｚまで拡張することができる。
【００２５】
ＸＴＡＬの等価回路モデルおよび等価回路モデルのコンポーネントの値は、ＸＴＡＬの製造者によって提供される。使用されている等価回路モデルおよびその説明については、図２を参照されたい。図３Ａおよび３Ｂは、ＸＴＡＬのインピーダンス対周波数のグラフを示したものである。
【００２６】
２．図１のアイテム１０    発振器コア
長方形の破線に囲まれた回路ブロック１０は、発振器に必須の基本的な部分であり、発振器のコアとして設計されている。この回路は、Ｂｕｔｌｅｒによって最初に提案された［Ｆ．Ｂｕｔｌｅｒ、「直列共振水晶発振器（Ｓｅｒｉｅｓ−Ｒｅｓｏｎａｎｔ  Ｃｒｙｓｔａｌ  Ｏｓｃｉｌｌａｔｏｒｓ）」、Ｗｉｒｅｌｅｓｓ  Ｅｎｇｉｎｅｅｒ、１９４６年６月、１５７〜１６０ページ］もので、ここでは修正されている。
【００２７】
ＲＣ、ＬＣあるいは結晶制御のすべての発振器は、所望の発振器周波数で動作させるための２つの条件を満たしていることが必要である。１つは、発振器周波数における発振器のループ利得が１より大きいことであり、もう１つは、発振器の閉ループ位相シフトがゼロ（あるいは２ｎラジアン（ｎ＝０または整数全体））であることである。この発振器コア内では、安定発振のためのこれらの振幅条件および位相条件が確立され、かつ、維持されている。このコア全体が、正帰還を備える増幅器を構成しており、したがって発振に必要な振幅条件は、増幅器の利得を調整することによって達成される。増幅器のコンポーネントは、ＸＴＡＬと共に、チップの共振有効部分を構成している。増幅器の帰還およびコア内のすべての周波数依存コンポーネントが、発振のための正しい位相条件を決定している。詳細な電気回路図については、図４を参照されたい。
【００２８】
３．図１のアイテム１４０    自動利得制御（ＡＧＣ）
自動利得制御のための回路ブロックには、以下に示す機能が含まれている。
ａ）発振器信号の定電圧振幅を維持する
ｂ）周波数の不安定性すなわち位相雑音による周波数変調の副作用と考えることができる発振器信号の振幅変調を防止し、発振器の高速スタートアッププロセスを保証し、かつ、主増幅トランジスタの零入力電流（ＭＯＳＦＥＴの相互コンダクタンスｇｍによって決まる）を一定に維持する。相互コンダクタンスｇｍは、［Ｓ］をユニットとして、ｇｍ＝ΔｌＤ／ΔＶＧＳで定義される。ｌＤはＤＣドレイン電流であり、ＶＧＳは、電界効果トランジスタ（ＦＥＴ）のＤＣゲート−ソース電圧である。また、これは、ｇｍ＝ｌｄ／ＶｇｓとしてＡＣ量で表すこともできる。項を再配列すると、ｌｄ＝ｇｍ＊Ｖｇｓ（［Ｓ］＝ジーメンス＝１／オーム＝１／［Ω］）が得られる。
【００２９】
ＡＧＣブロックを設計するための上に挙げた主な目標は、発振器の適切かつ高速のスタートアッププロセスを保証し、かつ、定常状態における望ましくないあらゆる振幅変調を回避するものでなければならず、また、生成される信号の振幅を安定化させるものでなければならない。これらの設計目標は、生成発振器コア信号を厳密に追跡することによって、また、共通ゲート増幅器（ＣＧＡ）の零入力電流の調整、つまり、トランジスタの相互コンダクタンスｇｍおよび利得を制御することによって首尾良く達成される。電気回路のこれらの重要な機能については、図５に関連してより詳細に説明する。
【００３０】
４．図１のアイテム１５０    出力バッファ（ＢＵＦ）
出力バッファＢＵＦは、必要な出力電力を有する負荷を生成正弦波発振器信号に供給するためのものである。この回路ブロックのもう１つの主な目的は、発振器のコアと負荷を分離することである。このコンテキストにおいては、分離は、出力負荷の変動が生成発振器信号に影響しないことを意味している。バッファの出力インピーダンスを小さくし、かつ、必要な負荷を駆動するだけの十分な電力を引き渡す機能を持たせなければならないのは、この理由によるものである。また、システムへの余計な位相雑音の付加を回避するためには、バッファの直線性が良好であり、かつ、雑音が小さいことが肝要である。電気回路図については、図６を参照されたい。
【００３１】
５．図１のアイテム１６０    バイアス回路（ＢＩＡＳ）
バイアス回路ブロックは基準電流を生成している。この基準電流は、ホワイトカスコードバッファＷＣＢ１０９をバイアスするため、および出力バッファＢＵＦ１１０をバイアスするためにさらに使用される。電気回路図については、図７を参照されたい。
【００３２】
次に、それぞれ既に図１に示し、かつ、紹介した回路ブロックについて、各回路ブロックの完全な回路図、および特性および相応する物理量を示す追加線図を使用して広範囲に渡って説明する。各回路ブロックに対する本発明の新規性および利点がリストされている。
【００３３】
図２は、発振器回路のシミュレーションの範囲内での計算に使用される、水晶の典型的な電気モデルの等価回路図を示したものである。水晶は、基本的に若干の受動コンポーネントのみからなる３極回路網としてモデル化され、
Ｌ０、Ｃ０およびＲ０が水晶の直列共振周波数を決定し、
Ｌ０、Ｃ０、Ｒ０およびＣ１が並列共振周波数を決定し、また、
Ｃ２およびＣ３は、水晶のプレート寄生およびパーケージ寄生の接地に対する寄生容量を表している。
【００３４】
水晶の極すなわちピンは、Ｘ１およびＸ２が能動ＸＴＡＬピンを表し、Ｘ０が接地ＸＴＡＬピンを表している。
物理的現象をより明察し、かつ、感覚的に展開するために、水晶の製造者が提示しているコンポーネントおよびそれらの典型的な数値を示しておく。
【００３５】
Ｌ０          ＝２８．９０６［ｍＨ］
Ｃ０          ＝５．１８８  ［ｆＦ］
Ｒ０          ＝１１．２４  ［Ω］
Ｃ１          ＝１          ［ｐＦ］
Ｃ２、Ｃ３      ＝１          ［ｐＦ］
（最後の２つの容量Ｃ２およびＣ３の影響は、それらが端子対Ｘ１−Ｘ０およびＸ２−Ｘ０に並列に接続されているため、無視されることが非常に多い。）
【００３６】
図２から分かるように、２つの回路共振が可能である（Ｒ０の影響は無視する）。１つは、Ｌ０およびＣ０によってのみ形成される直列共振であり、もう１つは、Ｌ０およびＣ０がＣ１と結合して形成される並列共振である。直列共振周波数ｆｒｅｓ（Ｓｅｒｉａｌ）は、式ｆｒｅｓ（Ｓｅｒｉａｌ）＝（１／２π）＊（Ｌ０＊Ｃ０）−１／２に従って計算され、ｆｒｅｓ（Ｓｅｒｉａｌ）＝１３．０ＭＨｚが導かれる。
【００３７】
通常、水晶の並列共振周波数は製造者によって示されるが、ＸＴＡＬの性質により、両共振周波数は互いに非常に接近している。距離Δｆ＝ｆｒｅｓ（Ｐａｒａｌｌｅｌ）−ｆｒｅｓ（Ｓｅｒｉａｌ）は、Δｆ＝ｆｒｅｓ（Ｓｅｒｉａｌ）＊Ｃ０／２Ｃ１に等しく、ここではΔｆ＝３３．７２２ｋＨｚが導かれる。水晶のＱ値は、主としてＬ０およびＲ０から決定される。決定式は、Ｑ＝１／Ｒ０＊（Ｌ０／Ｃ０）−１／２、あるいはＱ＝１／（２π＊ｆｒｅｓ（Ｓｅｒｉａｌ）＊Ｃ０＊Ｒ０）、もしくはＱ＝２π＊ｆｒｅｓ（Ｓｅｒｉａｌ）＊Ｌ０／Ｒ０であり、したがって直列インダクタンスが大きいほど、また直列抵抗が小さいほど、大きいＱ値が得られる。この式から値を計算すると、Ｑ＝２１００００であり、非常に大きい値になる。大きいＱ値によって、オフセットに近い回路の位相雑音性能が改善され、また、キャリアの不安定性が軽減される。
【００３８】
図３Ａおよび３Ｂは、本発明のアプリケーションに使用される、水晶ＸＴＡＬの等価インピーダンスの周波数線図を示したものである。図３Ｂでは、示されている周波数レンジは、１０ＭＨｚから１００ＭＨｚまで展開しており、したがって互いに非常に接近して出現している共振周波数も、グラフ上では強調されている。一方、図３Ａでは、周波数は共振周波数を中心に、１２．７ＭＨｚから１３．４ＭＨｚまで展開している。下側の直列共振の場合を観察すると、共振周波数におけるインピーダンスは純抵抗性であり、Ｒ０に等しい。直列タイプの共振を有する発振器の背後にある基本的な着想は、正にこの周波数領域を利用したものであり、したがって水晶共振子のＱ値の場合と同様、完全な発振器に対して、ほぼ同じＱ値が得られる。一般的な動作原理については、発振器のコアを取り扱った章でさらに説明し、ここでは、いくつかの特定の特殊性に重点を置いた説明に留める。
【００３９】
水晶の特性（図２、３Ａおよび３Ｂ）および水晶発振器設計の新規性：
直列共振周波数におけるインピーダンスは純抵抗性であり、Ｒ０に等しい。直列共振周波数における位相シフトは、ゼロに等しい（発振の位相条件を満足するためには重要である）。１３ＭＨｚより高い周波数に対する等価インピーダンスは、Ｃ１によって決まる容量性特性のインピーダンスである。そのコンテキストにおける最も重要なことは、インピーダンスの絶対値が減少していることであり、これを適切に考慮しない場合、例えばひずみによる高周波信号が水晶自身を介して送信されることになる。発振器のコアは、このような高周波成分が生成されないこと、あるいは送信されないこと、もしくは増幅されないことを保証しなければならない。つまり、高い周波数においては根本的に発振の可能性が存在しているが、発振器コア回路は、発振（振幅および位相−上記参照）のための少なくとも１つの条件が、妥当な安全限界内で満足しないことを保証しなければならない。
【００４０】
図４は、修正バッファ発振器コアの電気回路図を示したものである。
図中の破線は、ホワイトカスコードバッファＷＣＢ（図の左側のアイテム４１０）および共通ゲート増幅器ＣＧＡ（図の右側のアイテム４２０）の２つのブロックを囲っている。水晶共振子４００は、ホワイトカスコードバッファＷＣＢの出力部と共通ゲート増幅器ＣＧＡの入力部の間に接続されている。バッファＷＣＢおよび増幅器ＣＧＡは、ＸＴ１とＸＴ２の間の電圧である信号に余計な位相シフトをもたらさないため（理想的な成分を保証している）、ＸＴＡＬが同じ位相を信号として維持している場合、発振のための位相条件のみが満足することになる。つまり、これは、水晶が直列共振モードで動作し、したがって純抵抗性インピーダンスを示している場合にのみ可能である。発振のための振幅条件の合致については、共通ゲート増幅器ＣＧＡの利得を制御することによって保証されている。
【００４１】
ＮＭＯＳトランジスタＮ１およびＮ２、抵抗Ｒ０、Ｒ１およびＲ２、およびコンデンサＣｃｇは、共通ゲート段ＣＧＡを形成している。トランジスタＮ１が主増幅トランジスタであり、Ｎ２はバイアスミラーダイオードである。ピン４０１は、発振器の出力信号Ｏｕｔｐｕｔ＿ＣＧＡを担っており、ホワイトカスコードバッファ回路ＷＣＢの入力部に直接接続されている。コンデンサＣｃｇは、増幅トランジスタのゲートにＡＣ接地を提供し、２つのトランジスタＮ１およびＮ２は電流ミラーとして接続され、トランジスタＮ１の零入力電流を設定している。
【００４２】
本発明による発振器コア（図４）の新規性および利点：
トランジスタ化（バイポーラ）されたオリジナルトポロジーによるエミッタフォロワがホワイトカスコードバッファＷＣＢに置換され、低出力インピーダンスを提供している。また、バッファＷＣＢと増幅器段ＣＧＡの間の結合が直接ＤＣ結合として実施されている。オリジナル回路のコンデンサは回避されている。オリジナル構造が固定利得であり、振幅制限器であるのに対し、増幅器利得のアナログおよび連続アクティブ制御が実施されている。また、ホワイトカスコードコンデンサ（Ｃｗｃ）のサイズが有効に縮小されている。
【００４３】
これらのすべての対策が相俟って、振幅の安定性、ひずみおよび位相雑音に関して、より良好な性能を達成している。回路の利用可能周波数レンジも同様に拡張されている。総合容量値が縮小されたことにより、シリコンチップの面積がより小さくなり、延いては生産コストがより低減されている。
【００４４】
次に図５を参照すると、発振器コア信号の振幅を制御するための自動利得制御ブロックＡＧＣの電気回路図が示されている。
【００４５】
Ｉｎｐｕｔ＿ＡＧＣ５０１のための入力信号は、本発明の主な利点である、共通ゲート増幅器ＣＧＡの出力信号Ｏｕｔｐｕｔ＿ＣＧＡ（図４のアイテム４０１）から直接入力されている。それにより、敏感なＸＴＡＬをキャッチング雑音および妨害信号から保護するために、バッファリング増幅器ＢＵＦが共振子から遠く離れた位置に維持されている。ＡＧＣの出力信号Ｏｕｔｐｕｔ＿ＡＧＣ５０２は、零入力電流Ｉ−ＡＧＣ（図４のアイテム４０３）すなわち増幅器ＣＧＡの利得を制御している。この帰還により、ほぼ正弦波の出力揺動が保証され、かつ、出力揺動がクリッピングの影響を信号に及ぼすほど大きくなり過ぎない方法で利得が設定される。同様に、信号が全く存在していない場合（発振器のスタートアップ時）、利得はその最大値に設定され、それにより発振器のスタートアップ時間が短縮される。ＤＣレジームすなわち最大供給電流は、ＮＭＯＳトランジスタＮ１０１、Ｎ１０２、ＰＭＯＳトランジスタＰ１０１、Ｐ１０２、および抵抗Ｒ１０３によってのみ決まる。これらの５つのコンポーネントは、ここでは非線形電流ミラーセルがＮＭＯＳトランジスタを使用して製造されている点を除き、後述する構造（ＢＩＡＳおよび図７参照）と同様、基本的には自己バイアス電流基準として動作している。抵抗Ｒ１０１およびＲ１０２は、ＤＣバイアス点に影響を及ぼしていない。ＤＣレベルが異なるため、入力は、コンデンサＣ１０１を使用してＤＣ減結合にしなければならない。抵抗Ｒ１０２およびコンデンサＣ１０３は、トランジスタＮ１０２のゲートのための低域通過フィルタを形成しており、入力の振幅に応じて、トランジスタＮ１０２のドレイン電流に影響を及ぼしている。抵抗Ｒ１０１は、ダイオード接続トランジスタＮ１０１のインピーダンスを大きくし、ＤＣレジームを確立して、電流ミラーを実現しているＮ１０１のゲートとドレインの間の「ショート」接続を提供している。抵抗Ｒ１０４および外部ピンＡＧＣｐｏｉｎｔは試験用に過ぎず、発振器の最終バージョンでは除去される。制御された出力電流（入力信号Ｉｎｐｕｔ＿ＡＧＣの大きさによって）Ｏｕｔｐｕｔ＿ＡＧＣは、さらに電流ミラーＰ１０２−Ｐ１０３に転送され、共通ゲート増幅器ＣＧＡのＩ−ＡＧＣ（図４のアイテム４０３）に供給される。
【００４６】
自動利得制御回路（図５）の新規性：
自動利得制御ＡＧＣに使用されているトポロジーの主な利点は、主として、総電流消費が非常に小さいμＡ程度の電圧制御可能電流を生成する可能性である。もう１つの利点は、広範囲にわたる周波数レンジで動作する可能性である。
【００４７】
図６は、出力バッファＢＵＦの電気回路図を示したものである。出力バッファＢＵＦには、図４のＷＣＢに関連して既に説明したＷＣＢと同じホワイトカスコードアーキテクチャが使用されている。そのトポロジーの利点は、コアと負荷の間の分離が良好であり、また、同じ零入力電流を使用した標準の構造と比較した場合、出力インピーダンスが小さくなっていることである。図６では、トランジスタＮ２０１が主バッファリングトランジスタであり、トランジスタＮ２０２およびＮ２０３が電流ミラーを形成してＤＣバイアス点を確立している。出力信号に比例した信号が抵抗Ｒ２０１から入力され、コンデンサＣ２０１を介して、トランジスタＮ２０２のゲートに供給される。この帰還により、出力インピーダンスが有効に減少し、トランジスタＮ２０１の比較的小さい零入力電流のみが消費される。Ｎ２０３のゲートとドレインの間に接続された抵抗Ｒ２０２が、このダイオード接続ＮＭＯＳトランジスタのインピーダンスを著しく大きくしており、それにより、この接続の他の利点として、非常に小さい帰還コンデンサＣ２０１を使用することができる。トランジスタのゲートのインピーダンスが巨大であるため、ＤＣ動作点において、抵抗Ｒ２０２が電流ミラーの動作を変化させることはない。帰還コンポーネントＲ２０１およびＣ２０１の値は、最適性能および最小占有シリコン面積を見出すパラメトリックシミュレーションによって最適化されている。電流ミラーの比率は、１：１０になるように選択され、ＸＴＡＬ発振器設計全体の本質的な部分である電流消費を可能な限り小さくしている。低消費と共に低出力インピーダンスを達成するために、トランジスタＮ２０１のアスペクト比Ｗ／Ｌ（幅／長さ）は、Ｎ２０２と比較すると、より大きい相互コンダクタンス値ｇｍを得るために大きくなっている。すべてのトランジスタに対して、選択されているチャネル長は、１／ｆ折点周波数を小さくし、かつ、位相雑音フロアをより小さくするために、最小可能値より長くなっている。
【００４８】
図７は、バイアスブロックＢＩＡＳの電気回路図を示したものである。ＸＴＡＬ発振器のバイアス部分は、ホワイトカスコードバッファＷＣＢ７０１および出力バッファＢＵＦ７０２の零入力電流を提供している（共通ゲート増幅器ＣＧＡのバイアスは、自動利得制御ブロックＡＧＣによって保証されている）。
【００４９】
主バイアスセルは、相俟って動作するパラメータおよびアーキテクチャが異なる２つの電流ミラーを形成しているＮＭＯＳトランジスタＮ１１０およびＮ１１１、ＰＭＯＳトランジスタＰ１１０およびＰ１１１、およびＲ１１１からなっている。ＮＭＯＳトランジスタの対は、両トランジスタがその飽和領域で動作しているため、入力電流と出力電流の間に線形依存性を有している。ＰＭＯＳトランジスタセルは、トランジスタＰ１１１の負帰還として接続されている抵抗Ｒ１１１のため、非線形特性の伝達関数を有している。トランジスタＰ１１１は、ＭＯＳトランジスタの標準式が有効ではない弱反転領域で動作している。この現象により、上で言及した伝達関数は非線形であり、２つの伝達曲線の交点がトランジスタのバイアス点を決定している。
【００５０】
水晶発振器設計のこれらの方法は、他者によって以前から使用されており、基本水晶発振器の総ループ利得は、やはり自動利得制御（ＡＧＣ）すなわち振幅調整技法を使用して調整されている。参照により本明細書に組み込まれている、１９７７年６月発行の、ｔｈｅ  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．ＳＣ−１２、第３巻に掲載されているＥｒｉｃ  ＶｉｔｔｏｚおよびＪｅａｎ  Ｆｅｌｌｒａｔｈの「ＣＭＯＳ  Ａｎａｌｏｇ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｂａｓｅｄ  ｏｎ  Ｗｅａｋ  Ｉｎｖｅｒｓｉｏｎ  Ｏｐｅｒａｔｉｏｎ」という名称の論文に、振幅調整を有するこのような水晶発振器の１つがより詳細に記載されている。振幅調整（すなわちＡＧＣ）を有する水晶発振器は、入力電流（すなわちバイアス電流）を定常状態が得られるまで小さくすることによって動作している。回路の利得が閉ループ調整技法によって自動的に制御されるため、ＡＧＣという用語は、回路の動作に由来している。詳細には、発振器の総ループ利得が浪費されることはなく、また、クリッピング、ひずみおよび調波などの望ましくない副作用が緩和されている。
【００５１】
しかしながら、上に示した解決法には、余計なフィルタリングおよび容量結合回路の重さに起因する、回路が動作する同調帯域が狭いという欠点がある。この欠点は、本発明では回避されている。
【００５２】
バイアスブロック回路（図７）の新規性：
本発明による構造の最も重要な利点は、電流基準をセットアップしている間の電流損失が非常に小さいことである。ホワイトカスコードバッファＷＣＢおよび出力バッファＢＵＦのための基準電流は、３つのＰＭＯＳトランジスタＰ１１０、Ｐ１１２およびＰ１１３からなる電流ミラーシステムを使用して生成される。抵抗Ｒ１１０は、試験用にのみ使用される外部ピンＢＩＡＳ＿Ｐ７０３への接続を提供している。コンデンサＣ１１０は、ＰＭＯＳトランジスタのすべてのゲートをＡＣ接地することによって、発振器からもたらされる妨害を防止している。
【００５３】
本発明の好ましい実施形態は、単一集積回路デバイス上に実施される抵抗およびコンデンサと同様、ＭＯＳＦＥＴ技術を使用して構築されたトランジスタを備えていることが好ましい。本発明による水晶発振器をモノリシック集積回路デバイスとして実施することにより、温度変動によってもたらされる有害な影響が有利に低減され、さらには無効化される。
【００５４】
図８Ａ、８Ｂ、９および１０は、測定およびシミュレーションの結果を補助的に示したものであり、新しい直列発振器の性能が立証されている。
図８Ａを参照すると、発振器コア内で生成される信号（ｏｕｔｐｕｔ＿ＣＧＡ；図４のアイテム４０１）をコンピュータシミュレーションした結果が示されている。驚くべきことに、上で既に言及したように、利得が固定され、かつ、信号がクリップされる回路の結果と比較すると、正弦波信号に非常に良好に近似している。
【００５５】
図８Ｂを参照すると、出力バッファＢＵＦのＯｕｔｐｕｔ（図６のアイテム６０１）に生成される信号（１ｋΩの抵抗素子がロードされている）をコンピュータシミュレーションした結果が示されている。驚くべきことに図８Ａに示す信号に類似しており、負荷抵抗素子の電力消費に起因する劣化は存在していない。図に示す曲線は、過渡シミュレーションによる信号であり、既に定常状態に達している。時間スケールは、２．５ｍｓ以降が示されている（ゼロにおけるスタートアップ以降）。最悪の条件、すなわち約２００Ωの重負荷を備えている場合であっても、スタートアップ時間は、依然として２．５ｍｓ未満を維持している。
【００５６】
図９は、位相雑音の周波数線図を示したものである。発振器キャリア信号からのオフセットは、この場合、１００Ｈｚから１０ｋＨｚまでのレンジに及んでいる。負荷条件は、５０Ωの抵抗が直列に接続された１ｋΩの抵抗である。このシミュレーションおよび測定の結果は、１３ＭＨｚの中心周波数と比較したオフセットがこのように小さい場合であっても正確に一致している。
【００５７】
図１０は、自動利得制御回路の性能を、制御パラメータであるＡＧＣ入力信号の電圧と共に時間線図の形で示したもので、入力信号Ｉｎｐｕｔ＿ＡＧＣ（図５のアイテム５０１）の様々な電圧値に対するトランジスタＮ１（図４参照）の零入力電流の過渡挙動が示されている。（測定条件：帰還ループは開、観察された測値の下での正規動作条件に対するインピーダンス関係）。この場合も、シミュレーションおよび専用の実施態様の結果と類似している。
【００５８】
図１１は、既に記述し、かつ、説明した本発明による回路を使用して発振させるための方法を示したものである。
【００５９】
第１のステップ２０１に記述されているように、適切な共振子素子を選択することによって発振器周波数が決定される。ステップ２０２で、発振器および自動振幅コントローラ回路に対する確実なスタートアップ条件が確立され、それにより最大速度でのスタートアップが保証される。ステップ２０３で共振子が駆動され、発振器バッファ回路および増幅器回路の内部で発振が開始する。ステップ２０４で、生成された発振の振幅を制御し、かつ、安定化させることにより、発振器信号に対する自動利得制御が実行される。ステップ２０５で、出力バッファ回路を使用して、生成された正弦波発振信号が負荷の影響から分離される。ステップ２０６で、増幅器回路およびバッファ回路に対するバイアスを閉ループ調整の範囲内で制御しつつ発振が増幅される。
【００６０】
好ましい実施形態の中で示し、かつ、シミュレーションおよび測定によって評価したように、この新規な回路により、従来技術に取って代わる有効かつ製造可能な代替態様が提供される。
【００６１】
以上、本発明について、本発明の好ましい実施形態を参照して詳細に示し、かつ、説明したが、本発明の精神および範囲を逸脱することなく、形態および詳細に様々な変更を加えることができることは、当分野の技術者には理解されよう。
【図面の簡単な説明】
【００６２】
【図１】本発明の好ましい実施形態のビルディングブロックを示す、近代のモノリシック集積回路技術を使用して実現することができる５つの基本的な回路ブロックのすべてを示したブロック図である。
【図２】本発明の単なる実例に過ぎない水晶共振子の電気等価回路図である。本発明の重要性に影響することのない異なる共振子あるいはモデル化技法を使用する場合、この電気線図は著しく修正される。同様に、本発明による値およびその妥当性は、それらによっては影響されない。
【図３】図３−Ａは、インピーダンス曲線を周波数線図の形で示したグラフである。水晶共振子のインピーダンス対周波数のグラフである。このグラフに示す、約１３ＭＨｚで発振する直列および並列の２つの共振子は、一例として取り上げたものであり、本発明は、非常に低い周波数、例えばセラミック共振子のせいぜい数ｋＨｚのレンジから、非常に高い周波数、例えば薄膜共振子（ＴＦＲ）の場合の数ＧＨｚに及ぶすべての類似共振曲線をカバーしている。本発明は、全周波数レンジをカバーしている。図３−Ｂは、インピーダンス曲線を周波数線図の形で示した他のグラフである。水晶共振子のインピーダンス対周波数のグラフである。このグラフに示す、約１３ＭＨｚで発振する直列および並列の２つの共振子は、一例として取り上げたものであり、本発明は、非常に低い周波数、例えばセラミック共振子のせいぜい数ｋＨｚのレンジから、非常に高い周波数、例えば薄膜共振子（ＴＦＲ）の場合の数ＧＨｚに及ぶすべての類似共振曲線をカバーしている。本発明は、全周波数レンジをカバーしている。
【図４】水晶と共に発振器コアを形成している第１および第２の回路ブロックの電気回路図である。
【図５】自動利得制御回路ブロックと呼ばれている第３の回路ブロックの電気回路図である。
【図６】出力バッファ回路ブロックと呼ばれている第４の回路ブロックの電気回路図である。
【図７】ショートバイアスブロックと呼ばれている、バイアス電流生成回路からなる第５の回路ブロックの電気回路図である。
【図８】図８Ａは、生成される発振器信号の挙動をシミュレーション結果の形で示したグラフである。図８Ｂは、生成される発振器信号の挙動をシミュレーション結果の形で示した他のグラフである。
【図９】異なる周波数オフセットにおける位相雑音を示す、生成される発振器信号の位相雑音挙動を周波数線図の形で示した他のグラフである。
【図１０】異なる制御信号レベルをパラメータとして使用した自動利得制御回路の機能を時間線図の形で示したグラフである。
【図１１】本発明による回路を使用して発振させるための方法を示す図である。
【符号の説明】
【００６３】
１０５  リード
１２０  ホワイトカスコードバッファ
１３０  共通ゲート増幅器
１４０  自動利得制御
１５０  出力バッファ
１６０  バイアス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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