(57)【特許請求の範囲】
【請求項１】
入力データの１ビットに対して３相以上の間隔が不均等な多相クロックを生成し、そのうち比較的狭い間隔を有する２相のクロックのエッジ間のいずれかの位相が前記入力データの変化点の位相に同期するように前記不均等な多相クロックの位相を制御するオーバーサンプリングクロックリカバリ方法において、遅延ロックループ及び選択回路を用いて２組以上の均等な多相クロックの位相を前記遅延ロックループを構成する１の遅延バッファの伝搬遅延時間より小さい分解能でそれぞれデジタル制御し、前記デジタル制御によって、一組の均等な多相クロックと他の一組の均等な多相クロックとの位相差を、前記伝搬遅延時間より短い位相差に保持し、前記２組以上の均等な多相クロックを併せて前記不均等な多相クロックとして用いることを特徴とするオーバーサンプリングクロックリカバリ方法。
【請求項２】
入力データの１ビットに対して３相以上のクロックからなり、配列に粗密を有し、その粗密の周期が前記入力データの１ビット長に等しい粗密多相クロックを生成し、
密な部分のクロックエッジ間のいずれかの位相が前記入力データの変化点の位相に同期するように前記粗密多相クロックの位相を制御するオーバーサンプリングクロックリカバリ方法において、遅延ロックループ及び選択回路を用いて２組以上の均等な多相クロックの位相を前記遅延ロックループを構成する１の遅延バッファの伝搬遅延時間より小さい分解能でそれぞれデジタル制御し、前記デジタル制御によって、一組の均等な多相クロックと他の一組の均等な多相クロックとの位相差を、前記伝搬遅延時間より短い位相差に保持し、前記２組以上の均等な多相クロックを併せて前記粗密多相クロックとして用いることを特徴とするオーバーサンプリングクロックリカバリ方法。
【請求項３】
前記クロックを前記入力データの１ビットに対して３相とすることを特徴とする請求項１又は請求項２に記載のオーバーサンプリングクロックリカバリ方法。
【請求項４】
入力データの１ビットに対して４相以上の間隔が不均等な多相クロックを生成し、そのうち比較的狭い間隔を有する１組のクロックのエッジ間のいずれかの位相が前記入力データの変化点の位相に同期するように前記不均等な多相クロックの位相を制御するとともに、前記１組のクロックから比較的広い相間隔を介してほぼ２分の１ビット長離れた他の１組の比較的狭い間隔を有するクロックのエッジ間のいずれかの位相が前記入力データの変化点の位相に同期することを回避するように前記不均等な多相クロックの位相を制御することを特徴とするオーバーサンプリングクロックリカバリ方法。
【請求項５】
入力データの１ビットに対して４相以上のクロックからなり、配列に粗密を有し、その粗密の周期が前記入力データの１ビット長の２分の１に等しい粗密多相クロックを生成し、
密な部分のクロックエッジ間のいずれかの位相が前記入力データの変化点の位相に同期するように前記粗密多相クロックの位相を制御するとともに、前記密な部分に粗な部分を介して隣接する他の密な部分のクロックエッジ間のいずれかの位相が前記入力データの変化点の位相に同期することを回避するように前記粗密多相クロックの位相を制御することを特徴とするオーバーサンプリングクロックリカバリ方法。
【請求項６】
遅延ロックループ及び選択回路を用いて２組以上の均等な多相クロックの位相を前記遅延ロックループを構成する１の遅延バッファの伝搬遅延時間より小さい分解能でそれぞれデジタル制御し、前記デジタル制御によって、一組の均等な多相クロックと他の一組の均等な多相クロックとの位相差を、前記伝搬遅延時間より短い位相差に保持し、前記２組以上の均等な多相クロックを併せて前記不均等な多相クロックとして用いることを特徴とする請求項４に記載のオーバーサンプリングクロックリカバリ方法。
【請求項７】
遅延ロックループ及び選択回路を用いて２組以上の均等な多相クロックの位相を前記遅延ロックループを構成する１の遅延バッファの伝搬遅延時間より小さい分解能でそれぞれデジタル制御し、前記デジタル制御によって、一組の均等な多相クロックと他の一組の均等な多相クロックとの位相差を、前記伝搬遅延時間より短い位相差に保持し、前記２組以上の均等な多相クロックを併せて前記粗密多相クロックとして用いることを特徴とする請求項５に記載のオーバーサンプリングクロックリカバリ方法。
【請求項８】
前記クロックを前記入力データの１ビットに対して４相とすることを特徴とする請求項４から請求項７のうちいずれか一に記載のオーバーサンプリングクロックリカバリ方法。
【請求項９】
位相が固定され均等な相間隔を有する第一の多相クロックと、前記第一の多相クロックの相間隔と異なる均等な相間隔を有する第二の多相クロックとを用い、
前記第一の多相クロックを構成する一のクロックと、前記第二の多相クロックを構成する一のクロックとを位相同期させ、その位相同期させるクロックの組み合わせを切り換えることにより、前記第二の多相クロックの位相をシフトするデジタル位相制御方法を用いて、
多相クロックの位相を制御することを特徴とする請求項１から請求項８のうちいずれか一に記載のオーバーサンプリングクロックリカバリ方法。
【請求項１０】
位相が固定され均等な相間隔を有する第一の多相クロックと、前記第一の多相クロックの相間隔と異なる均等な相間隔を有する第二の多相クロック及び第三の多相クロックとを用い、
前記第一の多相クロックを構成する一のクロックと、前記第二の多相クロックを構成する一のクロック信号、
前記第一の多相クロックを構成する一のクロックと、前記第三の多相クロックを構成する一のクロック信号、
とをそれぞれ位相同期させ、
その位相同期させるクロックの組み合わせを切り換えることにより、前記第二の多相クロックと前記第三の多相クロックとの位相差を保持しつつ、前記入力データのサンプリングに用いる第二及び第三の多相クロックの位相を制御することを特徴とする請求項１から請求項８のうちいずれか一に記載のオーバーサンプリングクロックリカバリ方法。
【請求項１１】
前記第二及び第三の多相クロックの位相を制御する分解能と、前記第二の多相クロックと前記第三の多相クロックとの位相差とを等しくすることを特徴とする請求項１０に記載のオーバーサンプリングクロックリカバリ方法。
【請求項１２】
ｍ段の遅延バッファが構成された第一の遅延ロックループと、
ｎ段（ｎ≠ｍ）の遅延バッファが構成された第二の遅延ロックループと、
前記ｍ段の遅延バッファから一の遅延バッファを選択してクロックを取り出す第一の選択回路と、
前記第二の遅延ロックループのｎ段の遅延バッファから一の遅延バッファを選択してその遅延バッファに前記第一の選択回路が取り出したクロックを入力する第二の選択回路と、
ｎ段の遅延バッファが構成された第三の遅延ロックループと、
前記ｍ段の遅延バッファから一の遅延バッファを選択してクロックを取り出す第三の選択回路と、
前記第三の遅延ロックループのｎ段の遅延バッファから一の遅延バッファを選択してその遅延バッファに前記第三の選択回路が取り出したクロックを入力する第四の選択回路と、
前記第二の遅延ロックループから出力されるクロック及び前記第三の遅延ロックループから出力されるクロックの双方により入力データをサンプリングして、前記入力データに対するクロックの遅れ・進みを検出する位相比較部と、
前記位相比較部の検出結果に基づき前記第一、第二、第三、及び第四の選択回路を制御する制御回路とを備えることを特徴とするオーバーサンプリングクロックリカバリ回路。
【請求項１３】
位相制御の分解能が前記遅延バッファの伝搬遅延時間より小さく設定され、前記制御回路は、前記第一及び第二の選択回路と、前記第三及び第四の選択回路とで１分解能異なる位相制御を行うことを特徴とする請求項１２に記載のオーバーサンプリングクロックリカバリ回路。
【請求項１４】
前記第二及び第三の遅延ロックループは、環状に連接されたｎ段の遅延バッファをそれぞれ有し、
前記第二の遅延ロックループにあっては前記第二の選択回路により、前記第三の遅延ロックループにあっては第四の選択回路により入力された遅延バッファを初段をするｎ段の遅延線の入出力信号の位相を比較するように切り換わることを特徴とする請求項１２又は請求項１３に記載のオーバーサンプリングクロックリカバリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オーバーサンプリングクロックリカバリに関するものである。
【０００２】
【従来の技術】
近年、データ伝送は高速なプロトコルが提案されており、そのために高速な伝送において送られてきたデータからクロックの抽出を行うクロックリカバリ回路、又は送られたクロックに対して回路内部で使用されるクロックの周波数同期をとる位相ロックループ（Phase Locked Loop：ＰＬＬ）においても高速化が要請されている。
従来のアナログ方式のクロックリカバリ回路に、１相のクロックを用い、クロックの１本の立ち上がりを１ビットのデータに対応させて位相比較を行うものがあった。この方式では、データレートとクロック周波数を等しくする必要があるので、データレートがＧｂｐｓレベルになるとクロック周波数をＧＨｚレベルの高周波にしなければならず、クロックリカバリ回路や位相ロックループ（ＰＬＬ）への高速化の要請に応えることが難しかった。例えば、位相ロックループ（ＰＬＬ）に含まれる電圧制御発振器（Voltage Controlled Oscillator：ＶＣＯ）の発振周波数をＧＨｚレベルの高周波にすることは簡単ではない。
このような要請に応えるために、伝送されたデータを位相の異なる複数のクロック（多相クロック）でサンプリングするオーバーサンプリング型のクロックリカバリ方法及び回路が提案されている。オーバーサンプリング型クロックリカバリでは、クロックの複数本の立ち上がりを１ビットのデータに対応させて位相比較を行っている。オーバーサンプリング型クロックリカバリ回路によれば、データレートより低い周波数のクロックを用いることができるため、データ伝送の高速化の要請に応えることができる。
クロックのｎ本の立ち上がりエッジを１ビットのデータに対応させて位相比較を行うクロックリカバリを、ｎ倍のオーバーサンプリングと呼ぶ。以下に、８倍のオーバーサンプリング及び２倍のオーバーサンプリングの従来例につき説明する。なお、８倍のオーバーサンプリングは特開平９−２３３０６１号公報においても採用されている。２倍のオーバーサンプリングは特開平１０−１３３９７号公報においても採用されている。
【０００３】
【発明が解決しようとする課題】
従来のオーバーサンプリング法は、以下に説明するようにさらなるデータ伝送の高速化への対応を困難とする問題点があった。
【０００４】
まず、８倍のオーバーサンプリングにつき図１３（ａ）を参照して説明する。
図１３（ａ）は、従来の８倍のオーバーサンプリングにおけるデータ波形とクロックエッジの模式的波形図である。
【０００５】
８倍のオーバーサンプリングでは、シリアル入力データｉの１ビットの中を８本のクロックエッジ１が打ち抜く。シリアル入力データｉの変化点がその８本のクロックエッジ１のうちどのクロックエッジの間に位置するかを判断することにより、シリアル入力データｉの位相とクロックの位相の位置関係すなわちクロックに対する入力データｉの進み又は遅れの程度を検出する。その検出結果に基づきクロックの位相をシフトし、シリアル入力データｉとクロックとの間で位相同期を行い、クロックリカバリを行う。なお、特開平９−２３３０６１公報に開示された８倍のオーバーサンプリング法では、位相をシフトせずに、データの変化点の位相とほぼ１８０°の位相差を有するクロックを選択することによりシリアル入力データｉとクロックとの間で位相同期を行い、クロックリカバリを行う。
したがって、入力データｉの１ビット内に８本ものクロックエッジ１を通すには、２つのクロックの位相差、すなわち、クロックの相間隔を１ビットの長さの８分の１に狭める必要がある。例えば、データレートが６２２Ｍｂｐｓの場合は、１ビット長が１６００ｐｓであるので、１６００ｐｓ／８＝２００ｐｓに相間隔を狭める必要がある。データレートが２．５Ｇｂｐｓの場合は、１ビット長が４００ｐｓであるので、４００ｐｓ／８＝５０ｐｓに相間隔を狭める必要がある。
【０００６】
このように、データ伝送の高速化が進むに連れて１ビットの長さが短くなるので、データ伝送の高速化に従って８倍のオーバーサンプリングの適用は困難になる。現在の技術では、８倍のオーバーサンプリングは、数百Ｍｂｐｓのデータレートであれば、適用可能であるが、データレートが数Ｇｂｐｓ程度以上になると困難となる。すなわち、データレートが数Ｇｂｐｓ程度以上になると、相間隔が１ビットの長さの８分の１にされた多相クロックを生成することは困難となる。具体的には、データレートが２．５Ｇｂｐｓの場合にあっては、５０ｐｓで応答するバッファ又はインバータ、すなわち、２０ＧＨｚ（１／５０ｐｓ）の動作周波数を持つバッファ又はインバータが必要になるが、そのようなバッファ又はインバータを現在のＣＭＯＳプロセスで実現することは不可能である。
また、多相クロックを生成することができたとしても、８相もの多相クロックの位相を相間隔や波形を保ったままシフトすることは困難である。
さらに、入力データｉの１ビット内に８本のクロックエッジ１を通すために、ＤＬＬ（Delay Locked Loop：遅延ロックループ）によって８相のクロックを生成する場合、ＤＬＬに８段の遅延バッファ（単相の場合）を構成する必要がある。データレートより低い周波数のクロックを用いて入力データの連続する数ビットをオーバーサンプリングする場合、さらに、多数の遅延バッファが必要となる。例えば、データレートの８分の１の周波数のクロックを用いて入力データの連続する８ビットをオーバーサンプリングする場合、８×８＝６４個の遅延バッファが必要となり回路が大規模となる。
Yongsam Moon and Deog-Kyoon Jeong(Seoul National University,Seoul 151-742,Korea)による論文「A 1Gbps Transceiver with Receiver-End Deskewing Capability using Non-Uniform Tracked Oversampling and a 250-750MHz Four-Phase DLL(1999 Symposium on VLSI Circuite Digest of Technical Papers)」には、不均等な４相のクロックによってオーバーサンプリングする技術（従来技術イとする。）が開示されている（当該文献のＦｉｇ４参照）。従来技術イによれば、データ１ビットに対して８本ものクロックエッジを通す必要はない。
しかし、従来技術イによれば、不均等な４相のクロックを生成するために、１０段の遅延バッファを連接したＤＬＬを用いている（当該文献のＦｉｇ５（ａ）参照）。すなわち、不均等な４相のクロックを生成するために、均等な１０相のクロックを生成する能力を有するＤＬＬを用いている。そのうち、中央の２段の遅延バッファによって不均等な４相のクロックの中央の狭められた２相の相間隔を形成している。
したがって、従来技術イによっても、ＤＬＬを構成する遅延バッファの伝搬遅延時間よりも小さい相間隔のクロックを生成することができない。
また、従来技術イによれば、例えば、データレート２．５Ｇｂｐｓの１０ビットの入力データを２５０ＭＨｚのクロックでオーバーサンプリングする場合、１０×１０＝１００個の遅延バッファが必要となる。
したがって、従来技術イによっても、多数の遅延バッファが必要となり、回路の大規模化という問題を解決することができない。
上述のように、データレートが２．５Ｇｂｐｓの場合にあっては、５０ｐｓで応答するバッファ又はインバータが必要になり、そのようなバッファ又はインバータを現在のＣＭＯＳプロセスで実現することは不可能であるため、実際には、従来技術イによって、データレート２．５Ｇｂｐｓの１０ビットの入力データを２５０ＭＨｚのクロックでオーバーサンプリングすることはできない。
【０００７】
次に、２倍のオーバーサンプリングにつき図１３（ｂ）を参照して説明する。図１３（ｂ）は、従来の２倍のオーバーサンプリングにおけるデータ波形とクロックエッジの模式的波形図である。
【０００８】
２倍のオーバーサンプリングでは、シリアル入力データｉの１ビットの中を２本のクロックエッジ２で打ち抜く。すなわち２倍のオーバーサンプリングでは、クロックの相間隔を１ビットの長さの２分の１に設定すればよい。例えば、データレートが２．５Ｇｂｐｓの場合は、１ビット長が４００ｐｓであるので、４００ｐｓ／２＝２００ｐｓに相間隔を設定する。２００ｐｓの相間隔でれば、十分実現可能である。２倍のオーバーサンプリングであれば、数百Ｍｂｐｓはもちろん数Ｇｂｐｓ程度のデータレートの入力データｉに対しても現在の技術水準で実施可能である。
しかし、２倍のオーバーサンプリングは、８倍のオーバーサンプリングとは異なり、データ１ビットの範囲内にクロックエッジが２本しか存在しないので、データの変化点はこの２本のクロックエッジ２の間に位置する。したがって、８倍のオーバーサンプリングとは異なり、入力データｉの変化点がどのクロックエッジの間に位置するかを判断しても、入力データｉの位相とクロックの位相の位置関係すなわちクロックに対する入力データｉの進み又は遅れの程度を検出することはできない。
そこで、２倍のオーバーサンプリングでは、８倍のオーバーサンプリングとは全く異なった次のような機構によりデータの位相とクロックの位相の位置関係を検出する。
【０００９】
２倍のオーバーサンプリングでは、入力データｉの変化点がクロックより進む又は遅れる方向にクロックエッジを通過することにより、位相の進み始め又は遅れ始めのタイミングを検出することができるが、どの程度進んでいるか又は遅れているかを検出することはできない。  そのため、２倍のオーバーサンプリングでは、入力データｉの変化点がクロックより進む方向に動いてクロックエッジを通過し、その後、入力データｉの変化点がクロックより進んだ位置に存在する状態でサンプリングされた回数をカウントすることにより入力データｉの進みの程度を推測的に検知している。
同様に、入力データｉの変化点がクロックより遅れる方向に動いてクロックエッジを通過し、その後、入力データｉの変化点がクロックより遅れた位置に存在する状態でサンプリングされた回数をカウントすることにより入力データｉの遅れの程度を推測的に検知している。
【００１０】
入力データｉの変化点がクロックより進んだ位置に存在する状態でサンプリングされた回数が連続して予め設定された回数カウントされるとクロックの位相を進め、反対に、入力データｉの変化点がクロックより遅れた位置に存在する状態でサンプリングされた回数が連続して予め設定された回数カウントされるとクロックの位相を遅らせるように位相制御し入力データｉとクロックの位相同期を図る。
【００１１】
しかし、以上のような２倍のオーバーサンプリングでは、単位時間にクロックエッジを通過する入力データｉの変化点の数が少ない場合（０００・・や１１１・・など、データ列に長い同符号連続がある場合）、設定回数に達するまでに通過するデータ数が多くなる（＝応答時間が長くなる）ので、設定回数に達する前にクロックに対して入力データｉが進み又は遅れ過ぎてしまい、設定回数に達して初めて位相をシフトしても入力データｉにクロックを十分追従させることができないおそれがある。また、単位時間にクロックエッジを通過する入力データｉの変化点の数が多い場合（０１０１０１・・・のようにデータ列に異符号が交互に配列する場合等）であっても、入力データｉの変化点のクロックに対する進み又は遅れの動きが速い（＝入力データｉの変化速度が大きい）場合には、設定回数に達するまでの入力データｉの変化量が大きいので、設定回数に達する前にクロックに対して入力データｉが進み又は遅れ過ぎてしまい、設定回数に達して初めて位相をシフトしても入力データｉにクロックを十分追従させることができないおそれがある。
以上のように入力データｉにクロックを十分追従させることができない、すなわち、クロックリカバリが優れない結果、クロックが所望の位相に同期せずデータの読み取りエラー等を発生させる。
【００１２】
本発明は以上の従来技術における問題に鑑みてなされたものであって、高速データ通信に対応するオーバーサンプリングクロックリカバリの分野において、さらなるデータ伝送の高速化への対応を可能にすることを課題とする。
具体的には、データの速度変化に十分に追従する高い追従性を、比較的少ない相数のクロックで実現することのできるオーバーサンプリングクロックリカバリ方法及びその回路を提供することを課題とする。
また、バッファ又はインバータの伝搬遅延時間の最小限界の如何に拘わらず、クロックの相間隔をさらに狭く生成することのできるオーバーサンプリングクロックリカバリ方法及びその回路を提供することを課題とする。
さらに、サンプリングに用いる多相クロックを、その相間隔を精度良く保持したまま全体として高分解能かつサイクリックにシフトし、かつ、良質なクロックを生成することができるオーバーサンプリングクロックリカバリ回路を提供することを課題とする。
【００１３】
【課題を解決するための手段】
前記課題を解決する本出願第１の発明は、入力データの１ビットに対して３相以上の間隔が不均等な多相クロックを生成し、そのうち比較的狭い間隔を有する２相のクロックのエッジ間のいずれかの位相が前記入力データの変化点の位相に同期するように前記不均等な多相クロックの位相を制御するオーバーサンプリングクロックリカバリ方法において、遅延ロックループ及び選択回路を用いて２組以上の均等な多相クロックの位相を前記遅延ロックループを構成する１の遅延バッファの伝搬遅延時間より小さい分解能でそれぞれデジタル制御し、前記デジタル制御によって、一組の均等な多相クロックと他の一組の均等な多相クロックとの位相差を、前記伝搬遅延時間より短い位相差に保持し、前記２組以上の均等な多相クロックを併せて前記不均等な多相クロックとして用いることを特徴とするオーバーサンプリングクロックリカバリ方法である。
【００１４】
遅延ロックループ及び選択回路を用いて均等な多相クロックの位相を前記遅延ロックループを構成する１の遅延バッファの伝搬遅延時間より小さい分解能でデジタル制御するデジタル位相制御回路は、いくつか提案されており、本出願の出願人によっても、先に出願されている（特願２０００−２３７４５８，特願２０００−９５６０４）。特願２０００−２３７４５８に係る発明のデジタル位相制御回路は、本出願発明者による発明であり、特願２０００−２３７４５８には、２２８．６ｐｓの遅延時間を奏する遅延バッファが連接されたＤＬＬと２００ｐｓの遅延時間を奏する遅延バッファが連接されたＤＬＬと選択回路とを用いて、１６相の多相クロックをその相間隔を２００ｐｓに保持したまま全体として２８．６ｐｓの分解能で、進み方向にも遅れ方向にも無限に（サイクリックに）位相シフト（位相制御）する技術が開示される。
特願２０００−９５６０４には、２００ｐｓの遅延時間を奏する遅延バッファが連接されたＤＬＬと１６０ｐｓの遅延時間を奏する遅延バッファが連接されたＤＬＬと選択回路とを用いて、１６相の多相クロックをその相間隔を２００ｐｓに保持したまま全体として４０ｐｓの分解能で、進み方向にも遅れ方向にも無限に（サイクリックに）位相シフト（位相制御）する技術が開示される（特願２０００−９５６０４の図２、図３参照）。
【００１５】
本出願第１の発明のオーバーサンプリングクロックリカバリ方法によれば、入力データの１ビットに対して３相以上の間隔が不均等な多相クロックを生成する。すなわち、１ビット長の範囲内に、少なくとも第１のクロック、第２のクロック及び第３のクロックが生成され、第１のクロックと、第２のクロックとが比較的狭い相間隔を形成し、第３のクロックが第１のクロック及び第２のクロックから第１のクロックと第２のクロックとの間隔より長い距離（位相）離れて位置する。その上で、比較的狭い間隔を有する２相のクロックのエッジ間のいずれかの位相が入力データの変化点の位相に同期するように前記多相クロックの位相を制御する。すなわち、第１のクロックのエッジと第２のクロックのエッジとの間に入力データの変化点が位置するように第１、第２、第３のクロックを含めた前記多相クロックの位相を制御する。
したがって、第１、第２のクロックのエッジがビット端部に同期し、第３のクロックのエッジをビット中央部に同期させることができる。第１のクロックと第２のクロックとの間隔を狭くするほど入力データの位相変化を検出する能力、すなわち、検出能が向上し、入力データの変化速度に追従する能力、すなわち、追従性が向上する。追従性が向上する結果、第３のクロックがビット中央に確実に同期するので、第３のクロックにより正確なデータの読み取りを行わせることができる。
【００１６】
また、本出願第１の発明のオーバーサンプリングクロックリカバリ方法によれば、遅延ロックループ及び選択回路を用いて２組以上の均等な多相クロックの位相を前記遅延ロックループを構成する１の遅延バッファの伝搬遅延時間より小さい分解能でそれぞれデジタル制御し、前記デジタル制御によって、一組の均等な多相クロックと他の一組の均等な多相クロックとの位相差を、前記伝搬遅延時間より短い位相差に保持し、前記２組以上の均等な多相クロックを併せて前記不均等な多相クロックとして用いるので、比較的狭い間隔を有する２相のクロックの間隔が、遅延バッファの伝搬遅延時間より短い間隔に保持され、遅延ロックループを構成する遅延バッファの伝搬遅延時間よりも小さい相間隔のクロックを生成することができるという利点がある。また、例えば、均等な多相クロックを２組用い、データレート２．５Ｇｂｐｓの１０ビットの入力データを２５０ＭＨｚのクロックでオーバーサンプリングする場合、４０個の遅延バッファ（単相の場合）があれば足りる。したがって、比較的少ない遅延バッファにより実現できるため、回路の小規模化という利点がある。これは、上述の従来技術イが、不均等な４相のクロックを生成するために、均等な１０相のクロックを生成する能力を有するＤＬＬを用いているのに対し、本発明が不均等な４相のクロックを生成するために、均等な２相のクロックを生成する能力を有するＤＬＬを２組（計４相のクロックを生成する能力を有するＤＬＬ構成）用いて実施可能だからである。
したがって本出願第１の発明のオーバーサンプリングクロックリカバリ方法によれば、バッファ又はインバータの伝搬遅延時間の最小限界の如何に拘わらず、クロックの相間隔をさらに狭く生成し、データの速度変化に十分に追従する高い追従性を、比較的少ない相数のクロックで、かつ、小回路規模で実現することができ、その結果、さらなるデータ伝送の高速化への対応を可能にするという利点がある。
データの読み取りに使用する第３のクロックは、次のような位相に設定することが望ましい。クロックは第１−１、第２−１、第３−１、第１−２、第２−２、第３−２、第１−３、・・・というように周期的に現れる。第３−１のクロックは第１−２のクロックからも、第２−１のクロックからも第１のクロックと第２のクロックとの間隔より長い距離（位相）離れて位置するような位相に設定する。さらに、好ましくは第３−１のクロックは第１−２のクロックからも、第２−１のクロックからも等しい距離（位相）離れて位置するような位相に設定する。そのように設定することで、第１、第２のクロックのエッジがビット端部に同期する場合に、第３のクロックのエッジがビット中央に同期するからである。
【００１７】
また本出願第２の発明は、入力データの１ビットに対して３相以上のクロックからなり、配列に粗密を有し、その粗密の周期が前記入力データの１ビット長に等しい粗密多相クロックを生成し、
密な部分のクロックエッジ間のいずれかの位相が前記入力データの変化点の位相に同期するように前記粗密多相クロックの位相を制御するオーバーサンプリングクロックリカバリ方法において、遅延ロックループ及び選択回路を用いて２組以上の均等な多相クロックの位相を前記遅延ロックループを構成する１の遅延バッファの伝搬遅延時間より小さい分解能でそれぞれデジタル制御し、前記デジタル制御によって、一組の均等な多相クロックと他の一組の均等な多相クロックとの位相差を、前記伝搬遅延時間より短い位相差に保持し、前記２組以上の均等な多相クロックを併せて前記粗密多相クロックとして用いることを特徴とするオーバーサンプリングクロックリカバリ方法である。
【００１８】
本出願第２の発明のオーバーサンプリングクロックリカバリ方法によれば、入力データの１ビットに対して３相以上のクロックからなり、配列に粗密を有し、その粗密の周期が前記入力データの１ビット長に等しい粗密多相クロックを生成する。したがって、１ビット長の範囲内に、少なくとも第１のクロック、第２のクロック及び第３のクロックが生成される。第１のクロックと、第２のクロックとが密な部分を構成し、第３のクロックが祖な部分を構成するとする。その上で、密な部分のクロックエッジ間のいずれかの位相が入力データの変化点の位相に同期するように前記粗密多相クロックの位相を制御する。すなわち、第１のクロックのエッジと第２のクロックのエッジとの間に入力データの変化点が位置するように第１、第２、第３のクロックを含めた粗密多相クロックの位相を制御する。
したがって、第１、第２のクロックのエッジがビット端部に同期し、第３のクロックのエッジをビット中央部に同期させることができる。第１のクロックと第２のクロックとの間隔を狭くするほど入力データの位相変化を検出する能力、すなわち、検出能が向上し、入力データの変化速度に追従する能力、すなわち、追従性が向上する。追従性が向上する結果、第３のクロックがビット中央に確実に同期するので、第３のクロックにより正確なデータの読み取りを行わせることができる。
【００１９】
また、本出願第２の発明のオーバーサンプリングクロックリカバリ方法によれば、遅延ロックループ及び選択回路を用いて２組以上の均等な多相クロックの位相を前記遅延ロックループを構成する１の遅延バッファの伝搬遅延時間より小さい分解能でそれぞれデジタル制御し、前記デジタル制御によって、一組の均等な多相クロックと他の一組の均等な多相クロックとの位相差を、前記伝搬遅延時間より短い位相差に保持し、前記２組以上の均等な多相クロックを併せて前記粗密多相クロックとして用いるので、本出願第１の発明と同様に、比較的狭い間隔を有する２相のクロックの間隔が、遅延バッファの伝搬遅延時間より短い間隔に保持され、遅延ロックループを構成する遅延バッファの伝搬遅延時間よりも小さい相間隔のクロックを生成することができるという利点がある。
したがって本出願第２の発明のオーバーサンプリングクロックリカバリ方法によれば、本出願第１の発明と同様に、バッファ又はインバータの伝搬遅延時間の最小限界の如何に拘わらず、クロックの相間隔をさらに狭く生成し、データの速度変化に十分に追従する高い追従性を、比較的少ない相数のクロックで、かつ、小回路規模で実現することができ、その結果、さらなるデータ伝送の高速化への対応を可能にするという利点がある。
第１、第２のクロックは最も密な部分に、第３のクロックは最も粗な部分に設定することが好ましい。そのように設定することで、第１、第２のクロックのエッジがビット端部に同期する場合に、第３のクロックのエッジがビット中央に同期するからである。
【００２０】
また本出願第３の発明は、本出願第１の発明又は本出願第２の発明のオーバーサンプリングクロックリカバリ方法において、前記クロックを前記入力データの１ビットに対して３相とすることを特徴とする。
【００２１】
したがって本出願第３の発明のオーバーサンプリングクロックリカバリ方法によれば、データ１ビットに対して３相という少ない相数で高い追従性を実現することができるという利点がある。
【００２２】
また本出願第４の発明は、入力データの１ビットに対して４相以上の間隔が不均等な多相クロックを生成し、そのうち比較的狭い間隔を有する１組のクロックのエッジ間のいずれかの位相が前記入力データの変化点の位相に同期するように前記不均等な多相クロックの位相を制御するとともに、前記１組のクロックから比較的広い相間隔を介してほぼ２分の１ビット長離れた他の１組の比較的狭い間隔を有するクロックのエッジ間のいずれかの位相が前記入力データの変化点の位相に同期することを回避するように前記不均等な多相クロックの位相を制御することを特徴とするオーバーサンプリングクロックリカバリ方法である。
【００２３】
本出願第４の発明のオーバーサンプリングクロックリカバリ方法によれば、１ビット長の範囲内に、少なくとも第１のクロック、第２のクロック、第３のクロック及び第４のクロックが生成される。第１のクロックと、第２のクロックとが比較的狭い間隔を有する１組のクロックを構成し、第３のクロックと第４のクロックが前記１組のクロックから比較的広い相間隔を介してほぼ２分の１ビット長離れた他の１組の比較的狭い間隔を有するクロックを構成するとする。その上で、比較的狭い間隔を有する１組のクロックのエッジ間のいずれかの位相が入力データの変化点の位相に同期するように多相クロックの位相を制御する。ここでは、第１のクロックのエッジと第２のクロックのエッジとの間に入力データの変化点が位置するように第１、第２、第３のクロックを含めた多相クロックの位相を制御するとする。
その場合、第１、第２のクロックのエッジがビット端部に同期し、第３、第４のクロックのエッジをビット中央部に同期させることができる。第１のクロックと第２のクロックとの間隔を狭くするほど入力データの位相変化を検出する能力、すなわち、検出能が向上し、入力データの変化速度に追従する能力、すなわち、追従性が向上する。追従性が向上する結果、第３のクロック及び第４のクロックがビット中央に確実に同期するので、第３のクロック又は第４のクロックにより正確なデータの読み取りを行わせることができる。
【００２４】
一方、前記１組のクロックから比較的広い相間隔を介してほぼ２分の１ビット長離れた他の１組の比較的狭い間隔を有するクロックのエッジ間のいずれかの位相が入力データの変化点の位相に同期することを回避するように多相クロックの位相を制御する。すなわち、第３のクロックのエッジと第４のクロックのエッジとの間に入力データの変化点が位置すると検出された場合には、第１、第２、第３、第４のクロックを含めた多相クロックの位相をシフトして、その状態を回避する。したがって、データの読み取りに使用する第３のクロック又は第４のクロックがビット端部に同期する不都合な状態を積極的に回避することができるという利点がある。
したがって本出願第４の発明のオーバーサンプリングクロックリカバリ方法によれば、データの速度変化に十分に追従する高い追従性を、比較的少ない相数のクロックで実現することができ、その結果、さらなるデータ伝送の高速化への対応を可能にするという利点があり、データ読み取りエラーを発生させるようなクロックエッジとビット中央とがずれた不都合な状態を積極的に回避することができるという利点がある。
【００２５】
また本出願第５の発明は、入力データの１ビットに対して４相以上のクロックからなり、配列に粗密を有し、その粗密の周期が前記入力データの１ビット長の２分の１に等しい粗密多相クロックを生成し、
密な部分のクロックエッジ間のいずれかの位相が前記入力データの変化点の位相に同期するように前記粗密多相クロックの位相を制御するとともに、前記密な部分に粗な部分を介して隣接する他の密な部分のクロックエッジ間のいずれかの位相が前記入力データの変化点の位相に同期することを回避するように前記粗密多相クロックの位相を制御することを特徴とするオーバーサンプリングクロックリカバリ方法である。
【００２６】
本出願第５の発明のオーバーサンプリングクロックリカバリ方法によれば、１ビット長の範囲内に、少なくとも第１のクロック、第２のクロック、第３のクロック及び第４のクロックが生成される。第１のクロックと、第２のクロックとが密な部分を構成し、第３のクロックと第４のクロックが他の密な部分を構成するとする。その上で、密な部分のクロックエッジ間のいずれかの位相が入力データの変化点の位相に同期するように前記粗密多相クロックの位相を制御する。ここでは、第１のクロックのエッジと第２のクロックのエッジとの間に入力データの変化点が位置するように第１、第２、第３のクロックを含めた前記粗密多相クロックの位相を制御するとする。
その場合、第１、第２のクロックのエッジがビット端部に同期し、第３、第４のクロックのエッジをビット中央部に同期させることができる。第１のクロックと第２のクロックとの間隔を狭くするほど入力データの位相変化を検出する能力、すなわち、検出能が向上し、入力データの変化速度に追従する能力、すなわち、追従性が向上する。追従性が向上する結果、第３のクロック及び第４のクロックがビット中央に確実に同期するので、第３のクロック又は第４のクロックにより正確なデータの読み取りを行わせることができる。
【００２７】
一方、前記密な部分に粗な部分を介して隣接する他の密な部分のクロックエッジ間のいずれかの位相が入力データの変化点の位相に同期することを回避するように多相クロックの位相を制御する。すなわち、第３のクロックのエッジと第４のクロックのエッジとの間に入力データの変化点が位置すると検出された場合には、第１、第２、第３、第４のクロックを含めた多相クロックの位相をシフトして、その状態を回避する。したがって、データの読み取りに使用する第３のクロック又は第４のクロックがビット端部に同期する不都合な状態を積極的に回避することができるという利点がある。
したがって本出願第５の発明のオーバーサンプリングクロックリカバリ方法によれば、データの速度変化に十分に追従する高い追従性を、比較的少ない相数のクロックで実現することができ、その結果、さらなるデータ伝送の高速化への対応を可能にするという利点があり、データ読み取りエラーを発生させるようなクロックエッジとビット中央とがずれた不都合な状態を積極的に回避することができるという利点がある。
【００２８】
また本出願第６の発明は、本出願第４の発明のオーバーサンプリングクロックリカバリ方法において、遅延ロックループ及び選択回路を用いて２組以上の均等な多相クロックの位相を前記遅延ロックループを構成する１の遅延バッファの伝搬遅延時間より小さい分解能でそれぞれデジタル制御し、前記デジタル制御によって、一組の均等な多相クロックと他の一組の均等な多相クロックとの位相差を、前記伝搬遅延時間より短い位相差に保持し、前記２組以上の均等な多相クロックを併せて前記不均等な多相クロックとして用いることを特徴とする。
また本出願第７の発明は、本出願第５の発明のオーバーサンプリングクロックリカバリ方法において、遅延ロックループ及び選択回路を用いて２組以上の均等な多相クロックの位相を前記遅延ロックループを構成する１の遅延バッファの伝搬遅延時間より小さい分解能でそれぞれデジタル制御し、前記デジタル制御によって、一組の均等な多相クロックと他の一組の均等な多相クロックとの位相差を、前記伝搬遅延時間より短い位相差に保持し、前記２組以上の均等な多相クロックを併せて前記粗密多相クロックとして用いることを特徴とする。
【００２９】
したがって本出願第６の発明又は本出願第７の発明のオーバーサンプリングクロックリカバリ方法によれば、本出願第４の発明又は本出願第５の発明と同様の利点があるとともに、本出願第１の発明又は本出願第２の発明と同様に、バッファ又はインバータの伝搬遅延時間の最小限界の如何に拘わらず、クロックの相間隔をさらに狭く生成し、データの速度変化に十分に追従する高い追従性を、比較的少ない相数のクロックで、かつ、小回路規模で実現することができ、その結果、さらなるデータ伝送の高速化への対応を可能にするという利点がある。
また本出願第６の発明又は本出願第７の発明は、本出願第１の発明又は本出願第２の発明とは異なり、前記他の１組の比較的狭い間隔を有するクロックのエッジ間のいずれかの位相が前記入力データの変化点の位相に同期することを回避するように前記不均等な多相クロック（前記粗密多相クロック）の位相を制御するので、同一間隔の２組以上の均等な多相クロック組み合わせる場合に、それらすべてクロックを有効に利用することができるという利点がある。
【００３０】
また本出願第８の発明は、本出願第４の発明から本出願第７の発明のうちいずれか一の発明のオーバーサンプリングクロックリカバリ方法において、前記クロックを前記入力データの１ビットに対して４相とすることを特徴とする。
【００３１】
したがって本出願第８の発明のオーバーサンプリングクロックリカバリ方法によれば、データ１ビットに対して４相という少ない相数で高い追従性を実現し、データ読み取りエラーを発生させるようなクロックエッジとビット中央とがずれた不都合な状態を積極的に回避することができるという利点がある。
【００３２】
また本出願第９の発明は、本出願第１の発明から本出願第８の発明のうちいずれか一の発明のオーバーサンプリングクロックリカバリ方法において、
位相が固定され均等な相間隔を有する第一の多相クロックと、前記第一の多相クロックの相間隔と異なる均等な相間隔を有する第二の多相クロックとを用い、
前記第一の多相クロックを構成する一のクロックと、前記第二の多相クロックを構成する一のクロックとを位相同期させ、その位相同期させるクロックの組み合わせを切り換えることにより、前記第二の多相クロックの位相をシフトするデジタル位相制御方法を用いて、
多相クロックの位相を制御することを特徴とする。
【００３３】
したがって本出願第９の発明のオーバーサンプリングクロックリカバリ方法によれば、第一の多相クロックを構成する一のクロック信号（クロック１−１とする。）と、第二の多相クロックを構成する一のクロック信号（クロック２−１とする。）とを位相同期させた場合に、第一の多相クロックと第二の多相クロックの相間隔が異なるので、第一の多相クロックを構成する他のクロック１−２と、第二の多相クロックを構成する他のクロック２−２とは、第一の多相クロックの相間隔と第二の多相クロックの相間隔との差分又は差分よりさらに短い長さ（位相）だけ、位相が異なることになる。かかる状態から、クロック１−２とクロック２−２とを位相同期させれば、第二の多相クロックが全体として前記差分又は差分よりさらに短い長さ（位相）だけ位相シフトする。したがって、位相同期させるクロックの組み合わせを切り換えることにより、第一の多相クロックの相間隔と第二の多相クロックの相間隔との差分又は差分よりさらに短い長さ（位相）を分解能として第二の多相クロックの位相をシフトすることができる。かかる差分又は差分よりさらに短い長さ（位相）が分解能となるので高分解能に位相制御することができる。
「相間隔」とは、一の多相クロックを構成する一のクロック信号と隣接する他のクロック信号すなわち位相が近接する他のクロック信号との位相差をいう。均等な相間隔を有する多相クロックは、例えば、アナログＤＬＬ（Delay Locked Loop：遅延ロックループ）により生成することができる。
また、「多相クロック」とは、同一周波数で位相の異なる所定数のクロック信号をいう。
なお、上述の差分又は差分よりさらに短い長さ（位相）が、第一の多相クロックの相間隔と第二の多相クロックの相間隔の双方より小さくなるような、第一の多相クロックと第二の多相クロックを組み合わせることが好ましい。高分解能を実現するためである。
【００３４】
また本出願第１０の発明は、本出願第１の発明から本出願第８の発明のうちいずれか一の発明のオーバーサンプリングクロックリカバリ方法において、
位相が固定され均等な相間隔を有する第一の多相クロックと、前記第一の多相クロックの相間隔と異なる均等な相間隔を有する第二の多相クロック及び第三の多相クロックとを用い、
前記第一の多相クロックを構成する一のクロックと、前記第二の多相クロックを構成する一のクロック信号、
前記第一の多相クロックを構成する一のクロックと、前記第三の多相クロックを構成する一のクロック信号、
とをそれぞれ位相同期させ、
その位相同期させるクロックの組み合わせを切り換えることにより、前記第二の多相クロックと前記第三の多相クロックとの位相差を保持しつつ、前記入力データのサンプリングに用いる第二及び第三の多相クロックの位相を制御することを特徴とする。
【００３５】
したがって本出願第１０の発明のオーバーサンプリングクロックリカバリ方法によれば、第二の多相クロックと第三の多相クロックとを位相差を保持して高分解能に位相制御し、これらのクロックを前記入力データのサンプリングに用いるので、本出願第１の発明にいう入力データの１ビットに対して３相以上の間隔が不均等な多相クロック、又は、本出願第２の発明にいう入力データの１ビットに対して３相以上のクロックからなり、配列に粗密を有し、その粗密の周期が前記入力データの１ビット長に等しい粗密多相クロック、又は、本出願第４の発明にいう入力データの１ビットに対して４相以上の間隔が不均等な多相クロック、又は、本出願第５の発明にいう入力データの１ビットに対して４相以上のクロックからなり、配列に粗密を有し、その粗密の周期が前記入力データの１ビット長の２分の１に等しい粗密多相クロックを生成することができる。
また、多相クロックを遅延ロックループにより生成する場合に、バッファ又はインバータの伝搬遅延時間よりも小さい相間隔のクロック配列を実現することができるという利点があり、高い追従性を実現することができるという利点がある。
【００３６】
また本出願第１１の発明は、本出願第１０の発明のオーバーサンプリングクロックリカバリ方法において、前記第二及び第三の多相クロックの位相を制御する分解能と、前記第二の多相クロックと前記第三の多相クロックとの位相差とを等しくすることを特徴とする。
【００３７】
したがって本出願第１１の発明のオーバーサンプリングクロックリカバリ方法によれば、位相制御の分解能と前記第二の多相クロックと前記第三の多相クロックとの位相差とを等しくするので、極めて狭い相間隔のクロックを生成することができるという利点があり、高い追従性を実現することができるという利点がある。
【００３８】
また本出願第１２の発明は、ｍ段の遅延バッファが構成された第一の遅延ロックループと、
ｎ段（ｎ≠ｍ）の遅延バッファが構成された第二の遅延ロックループと、
前記ｍ段の遅延バッファから一の遅延バッファを選択してクロックを取り出す第一の選択回路と、
前記第二の遅延ロックループのｎ段の遅延バッファから一の遅延バッファを選択してその遅延バッファに前記第一の選択回路が取り出したクロックを入力する第二の選択回路と、
ｎ段の遅延バッファが構成された第三の遅延ロックループと、
前記ｍ段の遅延バッファから一の遅延バッファを選択してクロックを取り出す第三の選択回路と、
前記第三の遅延ロックループのｎ段の遅延バッファから一の遅延バッファを選択してその遅延バッファに前記第三の選択回路が取り出したクロックを入力する第四の選択回路と、
前記第二の遅延ロックループから出力されるクロック及び前記第三の遅延ロックループから出力されるクロックの双方により入力データをサンプリングして、前記入力データに対するクロックの遅れ・進みを検出する位相比較部と、
前記位相比較部の検出結果に基づき前記第一、第二、第三、及び第四の選択回路を制御する制御回路とを備えることを特徴とするオーバーサンプリングクロックリカバリ回路である。但し、ｎ，ｍは正の整数である。
【００３９】
本出願第１２の発明のオーバーサンプリングクロックリカバリ回路によれば、ｍ段の遅延バッファが構成された第一の遅延ロックループにより、位相が固定され均等な相間隔を有する第一の多相クロックが生成され、ｎ段の遅延バッファが構成された第二の遅延ロックループにより前記第一の多相クロックの相間隔と異なる均等な相間隔を有する第二の多相クロックが生成され、ｎ段の遅延バッファが構成された第三の遅延ロックループにより前記第一の多相クロックの相間隔と異なる均等な相間隔を有する第三の多相クロックが生成され、
第一の選択回路及び第二の選択回路により前記第一の多相クロックを構成する一のクロックと、前記第二の多相クロックを構成する一のクロック信号とを位相同期させその位相同期させるクロックの組み合わせを切り換えることができ、第三の選択回路及び第四の選択回路により前記第一の多相クロックを構成する一のクロックと、前記第三の多相クロックを構成する一のクロック信号とを位相同期させその位相同期させるクロックの組み合わせを切り換えることができ、
制御回路により、前記第二の多相クロックと前記第三の多相クロックとの位相差を保持しつつ、位相比較部の検出結果に基づきクロックリカバリを行うことができる。
【００４０】
また本出願第１３の発明は、本出願第１２の発明のオーバーサンプリングクロックリカバリ回路において、位相制御の分解能が前記遅延バッファの伝搬遅延時間より小さく設定され、前記制御回路は、前記第一及び第二の選択回路と、前記第三及び第四の選択回路とで１分解能異なる位相制御を行うことを特徴とする。
【００４１】
したがって本出願第１３の発明のオーバーサンプリングクロックリカバリ回路によれば、高分解能で多相クロックを位相制御することができるとともに、前記制御回路は、前記第一及び第二の選択回路と、前記第三及び第四の選択回路とで１分解能異なる位相制御を行うので、その分解能に等しい相間隔のクロックが生成され、そのような狭い相間隔を有するクロックにより入力データをサンプリングしクロックリカバリすることにより、高い追従性を実現することができる。
【００４２】
また本出願第１４の発明は、本出願第１２の発明又は本出願第１３の発明のオーバーサンプリングクロックリカバリ回路において、前記第二及び第三の遅延ロックループは、環状に連接されたｎ段の遅延バッファをそれぞれ有し、
前記第二の遅延ロックループにあっては前記第二の選択回路により、前記第三の遅延ロックループにあっては第四の選択回路により入力された遅延バッファを初段をするｎ段の遅延線の入出力信号の位相を比較するように切り換わることを特徴とする。
【００４３】
したがって本出願第１４の発明のオーバーサンプリングクロックリカバリ回路によれば、環状に連接されたｎ段の遅延バッファにより配置が変動するｎ段の遅延線を構成するので回路規模を小規模に押さえることができるとともに、第二、第四の選択回路の選択状態により配置が変動する（＝初段及び最終段の遅延バッファが変更される。）遅延線の入出力信号の位相を比較するように切り換わるので、サンプリングに用いる多相クロックを、その相間隔を精度良く保持したまま全体として高分解能かつサイクリックにシフトし、かつ、ＤＬＬにより良質なクロックを位相比較部に供給することができるという利点がある。
【００４４】
【発明の実施の形態】
以下に本発明の一実施の形態につき図面を参照して説明する。以下は本発明の一実施形態であって本発明を限定するものではない。
【００４５】
実施の形態１
まず、本発明の実施の形態１のオーバーサンプリングクロックリカバリ方法につき、図１を参照して説明する。図１は本発明の実施の形態１のオーバーサンプリングクロックリカバリ法を説明するための模式的波形図である。
【００４６】
本実施形態の方法では入力データｉの１ビットに対して３相の間隔が不均等なクロックＣＬＫａ，ＣＬＫｂ，ＣＬＫｃを生成する。また、クロックＣＬＫｂ，ＣＬＫｃ，ＣＬＫｄも入力データｉの１ビットに対して３相の間隔が不均等なクロックである。４相のクロックＣＬＫａ，ＣＬＫｂ，ＣＬＫｃ，ＣＬＫｄによって入力データをサンプリングし、そのサンプリング結果によって入力データｉとの位相差を検出し、比較的狭い間隔を有する２相のクロックＣＬＫｂ，ＣＬＫｃのエッジ間のいずれかの位相が入力データｉの変化点の位相に同期するようにクロックＣＬＫａ，ＣＬＫｂ，ＣＬＫｃ，ＣＬＫｄの位相を制御する。
図１に示すように本方法においては、入力データｉの１ビットに対し３本の立ち上がりクロックエッジが対応する４相のクロックＣＬＫａ，ＣＬＫｂ，ＣＬＫｃ，ＣＬＫｄによりサンプリングを行い、入力データｉに対するクロックのおくれ・進みを検出する。
クロックＣＬＫａとクロックＣＬＫｄとの間隔は入力データｉの１ビットの長さに等しい。クロックＣＬＫｂとクロックＣＬＫｃとの間隔は、クロックＣＬＫａとクロックＣＬＫｂとの間隔及びクロックＣＬＫｃとクロックＣＬＫｄとの間隔より狭くする。クロックＣＬＫａとクロックＣＬＫｂとの間隔と、クロックＣＬＫｃとクロックＣＬＫｄとの間隔は、ほぼ等しくする。言い換えると、クロックＣＬＫｂ及びクロックＣＬＫｃをクロックＣＬＫａとクロックＣＬＫｄとの間のほぼ中央に配置し、その相間隔を比較的狭くする。クロックＣＬＫｂとクロックＣＬＫｃとの間隔は、ビット長の４分の１よりも狭される。ここでは、ビット長の８分の１程度にされているとする。実際のデータの取り込みに用いるクロックはクロックＣＬＫａ及びクロックＣＬＫｄである。
【００４７】
以上のような間隔で４相クロックＣＬＫａ〜ＣＬＫｄを配置した上で入力データｉのサンプリングを行う。そのサンプルデータに基づきクロックのデータに対する遅れ・進みを検出（判定）し、クロックがデータに追従するように制御することによりクロックリカバリを行う。本方法においては、クロックＣＬＫｂの立ち上がりエッジとクロックＣＬＫｃの立ち上がりエッジとの間に入力データｉの変化点が位置するようにクロックＣＬＫａ〜ＣＬＫｄを制御すれば、自ずとクロックＣＬＫａ及びクロックＣＬＫｄの立ち上がりエッジが入力データｉのビットの中央に同期する。クロックＣＬＫａ〜ＣＬＫｄの位相を制御する際には、クロックＣＬＫａ〜ＣＬＫｄの位相をその相間隔を保持したままクロックＣＬＫｂとクロックＣＬＫｃとの間隔に等しい長さを１分解能（１単位）としてシフトする。
【００４８】
図１（ａ１），（ａ２）に示すように、クロックＣＬＫａ〜ＣＬＫｄによって抽出したサンプルデータが〈０１１１〉，〈１０００〉である場合には、クロックＣＬＫａ〜ＣＬＫｄの位相を「進ませるべきである（ＵＰ）」と判定する。この場合、入力データｉの変化点がクロックＣＬＫａとクロックＣＬＫｂの間にあり、入力データｉに対しクロックＣＬＫａ〜ＣＬＫｄが遅れているためである。その判定に基づきクロックＣＬＫａ〜ＣＬＫｄの位相を１分解能進ませる。
【００４９】
図１（ｂ１），（ｂ２）に示すように、クロックＣＬＫａ〜ＣＬＫｄによって抽出したサンプルデータが〈００１１〉，〈１１００〉である場合には、クロックＣＬＫａ〜ＣＬＫｄと入力データｉの位相は「同期している（同期）」と判定する。この場合、入力データｉの変化点がクロックＣＬＫｂとクロックＣＬＫｃの間にあり、クロックＣＬＫａ及びクロックＣＬＫｄの立ち上がりエッジが入力データｉのビットの中央に同期しているためである。
【００５０】
図１（ｃ１），（ｃ２）に示すように、クロックＣＬＫａ〜ＣＬＫｄによって抽出したサンプルデータが〈０００１〉，〈１１１０〉である場合には、クロックＣＬＫａ〜ＣＬＫｄの位相を「遅らせるべきである（ＤＯＷＮ）」と判定する。この場合、入力データｉの変化点がクロックＣＬＫｃとクロックＣＬＫｄの間にあり、入力データｉに対しクロックＣＬＫａ〜ＣＬＫｄが進んでいるためである。その判定に基づきクロックＣＬＫａ〜ＣＬＫｄ位相を１分解能遅らせる。
【００５１】
【表１】
0004526194.tif 000002
【００５２】
表１は、サンプルデータ列と判定の対応表である。上述のように〈０１１１〉，〈１０００〉はＵＰ，〈００１１〉，〈１１００〉は同期、〈０００１〉，〈１１１０〉はＤＯＷＮと判定し、それ以外は無効として取り扱う。
【００５３】
以上のようにクロックＣＬＫａ〜ＣＬＫｄを制御することにより、実際のデータの取り込みに用いるクロックＣＬＫａ及びクロックＣＬＫｄを入力データｉの値の安定したビットの中央に同期させることができる。
本方法によれば、８倍のオーバーサンプリングのように入力データの１ビット内に８本ものクロックエッジを通す必要はなく３本でよい。それにもかかわらず、クロックＣＬＫｂとクロックＣＬＫｃとの間隔は比較的狭くされているので、高い追従性を実現することができる。クロックＣＬＫｂとクロックＣＬＫｃとの間隔を１ビットの長さの８分の１に狭めれば、８倍のオーバーサンプリングと同等の追従性を得ることができる。同様に１６分の１に狭めれば、１６倍のオーバーサンプリングと同等の追従性を得ることができる。８倍、１６倍等の高倍率オーバーサンプリングの追従性が１ビット当たり３相のクロックで得られる。そのような高倍率のオーバーサンプリングの追従性を実現しつつも、位相制御するクロックの相数が１ビット当たり３相と少ないため、比較的容易にクロックを位相制御することができる。
【００５４】
実施の形態２
次ぎに本発明の実施の形態２のオーバーサンプリングクロックデータリカバリ回路につき図２〜９を参照して説明する。図２は本発明の実施の形態２のオーバーサンプリングクロックデータリカバリ回路の全体構成を示すブロック回路図である。
【００５５】
実施の形態１においては、どのような回路構成により実現するのかについて説明しなかった。本実施形態のオーバーサンプリングクロックデータリカバリ回路（以下、「ＣＤＲ」と略す。）は実施の形態１のオーバーサンプリングクロックリカバリ方法を実施する回路の一実施形態である。なお、本実施形態においてはデータレート２．５Ｇｂｐｓの８ビットのシリアル入力データと、周波数３１２．５ＭＨｚ（周期３２００ｐｓ）の差動クロックを扱う場合を例にして説明する。
実施の形態２においては、第一の多相クロックとして１４相の多相クロックＣＫ１〜ＣＫ１４を、第二の多相クロックとして１６相の多相クロックＣＬＫ１〜ＣＬＫ１６を、第三の多相クロックとして１６相の多相クロックＣＬＫ１Ｄ〜ＣＬＫ１６Ｄを生成する。また、第一の遅延ロックループとして７段ＤＬＬ２０を、第二の遅延ロックループとして８段ＤＬＬ４０ａを、第三の遅延ロックループとして８段ＤＬＬ４０ｂを、第一の選択回路としてセレクタ３１ａを、第二の選択回路としてセレクタ４１ａ，４２ａ，４３ａ，４４ａを、第三の選択回路としてセレクタ３１ｂを、第四の選択回路としてセレクタ４１ｂ，４２ｂ，４３ｂ，４４ｂを用いる。
【００５６】
〔１．全体的構成〕
図２に示すように本実施形態のＣＤＲ８は、位相制御部９と、位相比較部５０と、多数決回路５１と、累積カウンタ５２と、セレクタ制御回路５３とからなり、外部のＰＬＬ（位相ロックループ（Phase Locked Loop））１０からクロックの供給を受ける。位相制御部９は、７段ＤＬＬ（遅延ロックループ（Delay Locked Loop））２０と、セレクタ３１と、反転切換回路３２と、８段ＤＬＬ４０とからなる。セレクタ３１、反転切換回路３２及び８段ＤＬＬ４０は面Ａ、面Ｂに同一の回路を構成した二面構成になっており、面Ａにはセレクタ３１ａ、反転切換回路３２ａ、８段ＤＬＬ４０ａが構成され、面Ｂにはセレクタ３１ｂ、反転切換回路３２ｂ、８段ＤＬＬ４０ｂが構成される。
【００５７】
〔２．全体的処理の流れ〕
次に、ＰＬＬ１０及びＣＤＲ８の処理の概要について説明する。
ＰＬＬ１０は周波数３１２．５ＭＨｚの差動クロックＣＫａ−ＣＫｂを生成し、７段ＤＬＬに供給する。クロックＣＫａ及びクロックＣＫｂはそれぞれ３２００ｐｓの周期を有し、互いに半周期、すなわち１６００ｐｓ位相が異なる。すなわち反転した関係にある。７段ＤＬＬ２０は差動クロックＣＫａ−ＣＫｂを均等な相間隔（３２００ｐｓ／１４≒２２８．６ｐｓ）の１４相の多相クロック（７対の差動クロック）ＣＫ１〜ＣＫ１４に展開し、その１４相の多相クロックＣＫ１〜ＣＫ１４を面Ａ及び面Ｂに構成されたセレクタ３１ａ，３１ｂへそれぞれ出力する。
セレクタ３１ａ，３１ｂはそれぞれ制御信号Ｓ１−６，Ｓ２−６に基づきクロックＣＫ１〜ＣＫ１４の中からいずれか一対の差動クロックを選択し、反転切換回路３２ａ，３２ｂへ出力する。反転切換回路３２ａ，３２ｂはそれぞれ制御信号Ｓ１−５，Ｓ２−５に基づきその受信した一対の差動クロックの反転と非反転とを切り換えて８段ＤＬＬ４０ａ，４０ｂへ出力する。すなわち、反転の場合はその一対の差動クロックを反転して通過させ、非反転の場合はその一対の差動クロックをそのまま通過させる。
８段ＤＬＬ４０ａ，４０ｂはそれぞれ受信したその一対の差動クロックを均等な相間隔（３２０００ｐｓ／１６＝２００ｐｓ）の１６相の多相クロック（８対の差動クロック）ＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄに展開し、位相比較部５０へ出力する。その際、８段ＤＬＬ４０ａ，４０ｂはそれぞれ制御信号Ｓ１−１〜Ｓ１−４，Ｓ２−１〜Ｓ２−４に基づき、受信したその一対の差動クロックと位相同期させるクロックを切り換える。
【００５８】
以上のような制御信号Ｓ１−１〜Ｓ１−６に基づくセレクタ３１ａ、反転切換回路３２ａ及び８段ＤＬＬ４０ａの動作により１４相の多相クロックＣＫ１〜ＣＫ１４を構成する一対の差動クロックと、１６相の多相クロックＣＬＫ１〜ＣＬＫ１６を構成する一対の差動クロックとを位相同期させ、その位相同期させるクロックの組合せを切り換える。
同様に制御信号Ｓ２−１〜Ｓ２−６に基づくセレクタ３１ｂ、反転切換回路３２ｂ及び８段ＤＬＬ４０ｂの動作により１４相の多相クロックＣＫ１〜ＣＫ１４を構成する一対の差動クロックと１６相の多相クロックＣＬＫ１Ｄ〜ＣＬＫ１６Ｄを構成する一対の差動クロックとを位相同期させ、その位相同期させるクロックの組合せを切り換える。
この切換動作により位相制御部９は、１６相の多相クロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄをそれぞれ相間隔を保持したまま全体としてシフトする。本実施形態においては、５７ＰＳの分解能で位相シフトを行う。言い換えれば、３２００ｐｓの周期を５７ＰＳの分解能で５６分割した位相制御を行う。また、多相クロックＣＬＫ１Ｄ〜ＣＬＫ１６Ｄが多相クロックＣＬＫ１〜ＣＬＫ１６に対し、１分解能５７ｐｓ進んだ状態になるように制御する。すなわち、面Ｂの回路は面Ａの回路に対して常に１分解能５７ｐｓ進んだ状態の制御を行う。
【００５９】
計３２相のクロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄを受けた位相比較部５０は、データレート２．５Ｇｂｐｓの８ビットのシリアル入力データｉをサンプリングし、入力データｉとクロックとの位相比較を行い、各ビット毎にクロックの入力データｉに対する遅れ・進みを判定し、ＵＰ信号，同期信号又はＤＯＷＮ信号（ＵＰ１，ＳＹ１，ＤＮ１〜ＵＰ８，ＳＹ８，ＤＮ８）を多数決回路５１へ出力する。すなわち、位相比較部５０は８つの位相比較器（図示せず）をパラレルに配列した構成を有し、各位相比較器がそれぞれＵＰ信号，同期信号及びＤＯＷＮ信号のうちいずれか一を出力する。但し、データの変化点が無い場合などは、クロックの入力データｉに対する遅れ・進みを判定できないので、その場合はＵＰ信号，同期信号及びＤＯＷＮ信号のいずれも出力しない。
ここで、ＵＰ信号は、入力データｉに対してクロックが遅れていると判定しクロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄの位相を進ませる（アップさせる）べきことを指示する信号である。同期信号は、入力データｉとクロックが同期していると判定した結果を指示する信号である。ＤＯＷＮ信号は、入力データｉに対してクロックが進んでいると判定しクロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄの位相を遅らせる（ダウンさせる）べきことを指示する信号である。
【００６０】
多数決回路５１は、位相比較部が出力した８つのＵＰ／同期／ＤＯＷＮ信号の多数決をとり、その多数決の結果としてＵＰ信号ＵＰ２０又はＤＯＷＮ信号ＤＮ２０を累積カウンタ５２へ出力する。但し、その多数決の結果が同期である場合にＵＰ信号ＵＰ２０及びＤＯＷＮ信号ＤＮ２０のいずれも出力しない。すなわち、ＵＰ２０＝０，ＤＮ２０＝０とする。
【００６１】
累積カウンタ５２は、多数決回路５１が出力したＵＰ信号ＵＰ２０及びＤＯＷＮ信号ＤＮ２０を次のようにカウントし、ＵＰ信号ＵＰ３０又はＤＯＷＮ信号ＤＮ３０をセレクタ制御回路５３へ出力する。
すなわち、累積カウンタ５２は、初期累積値を０とし、ＵＰ信号ＵＰ２０を１回受ける度に累積値に１加算（カウントアップ）し、ＤＯＷＮ信号ＤＮ２０を１回受ける度に累積値から１減算（カウントダウン）する。また、累積カウンタ５２は、累積値が４になる場合には累積値をリセットして０に戻すとともにＵＰ信号ＵＰ３０をセレクタ制御回路５３へ出力する。一方、累積値が−４になる場合には、累積カウンタ５２は累積値をリセットして０に戻すとともにＤＯＷＮ信号ＤＮ３０をセレクタ制御回路５３へ出力する。
このように累積カウンタ５２は、ＵＰ信号ＵＰ２０、ＤＯＷＮ信号ＤＮ２０に０．２５の重み付けをした処理を行う。これは、クロックを追従させる必要のない高周波数の入力データｉの小さい揺れには反応させず、低周波数の入力データｉの大きい揺れに反応させるためである。１回の重みの値を０．２５にするのは最適なクロックリカバリを行うための一例であり、最適な重みの値はデータレートやジッタ周波数により異なる。
【００６２】
セレクタ制御回路５３はＵＰ信号ＵＰ３０を受けると、計３２相のクロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄを１分解能５７ｐｓ進ませるための制御信号Ｓ１−１〜Ｓ１−４，Ｓ２−１〜Ｓ２−４を選択し位相制御部９へ出力する。
セレクタ制御回路５３はＤＯＷＮ信号ＤＮ３０を受けると、計３２相のクロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄを１分解能５７ｐｓ遅らせるための制御信号Ｓ１−１〜Ｓ１−４，Ｓ２−１〜Ｓ２−４を選択し位相制御部９へ出力する。
【００６３】
上述のように位相制御部９は、制御信号Ｓ１−１〜Ｓ１−６，Ｓ２−１〜Ｓ２−６に基づき位相同期させる１４相の多相クロックＣＫ１〜ＣＫ１４を構成する一対の差動クロックと、１６相の多相クロックＣＬＫ１〜ＣＬＫ１６（ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄ）を構成する一対の差動クロックとの組合せを切り換える。それにより、クロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄを１分解能シフトする。
【００６４】
〔３．波形図及び位相チャートからみたデジタル位相制御〕
次に図３及び表２を参照して説明する。図３は本発明の実施の形態２におけるクロックエッジの位置関係を示す模式的波形図であり、（ａ）は３１２．５ＭＨｚのクロックの波形図、（ｂ）は１４相の多相クロックＣＫ１〜ＣＫ１４の立ち上がりエッジを描いた波形図、（ｃ）は１６相の多相クロックＣＬＫ１〜ＣＬＫ１６の立ち上がりエッジを描いた波形図である。
上述のように図３（ｂ）に示す１４相の多相クロックＣＫ１〜ＣＫ１４は、７段ＤＬＬ２０によって生成されるクロックであり、その相間隔は３２００ｐｓ／１４≒２２８．６ｐｓである。図３（ｃ）に示す１６相の多相クロックＣＬＫ１〜ＣＬＫ１６は、８段ＤＬＬ４０によって生成されるクロックであり、その相間隔は３２００ｐｓ／１６＝２００ｐｓである。例えば、クロックＣＫ１とクロックＣＫ８とは半周期１６００ｐｓの位相差がある。すなわちクロックＣＫ１とクロックＣＫ８とで１対の差動クロックを構成する。この差動クロックを差動クロックＣＫ１−ＣＫ８と記述する。同様に、７段ＤＬＬ２０により差動クロックＣＫ２−ＣＫ９，ＣＫ３−ＣＫ１０，ＣＫ４−ＣＫ１１，ＣＫ５−ＣＫ１２，ＣＫ６−ＣＫ１３，ＣＫ７−ＣＫ１４が生成される。また８段ＤＬＬ４０により差動クロックＣＬＫ１−ＣＬＫ９，ＣＬＫ２−ＣＬＫ１０，ＣＬＫ３−ＣＬＫ１１，ＣＬＫ４−ＣＬＫ１２，ＣＬＫ５−ＣＬＫ１３，ＣＬＫ６−ＣＬＫ１４，ＣＬＫ７−ＣＬＫ１５，ＣＬＫ８−ＣＬＫ１６が生成される。なお表記上、差動クロックＡ−Ｂと、差動クロックＢ−Ａとは反転した関係にあるとする。
【００６５】
位相制御部９は、１４相の多相クロックＣＫ１〜ＣＫ１４については差動クロックＣＫ１−ＣＫ８→ＣＫ３−ＣＫ１０→ＣＫ５−ＣＫ１２→ＣＫ７−ＣＫ１４→ＣＫ９−ＣＫ２→ＣＫ１１−ＣＫ４→ＣＫ１３−ＣＫ６のサイクルで、１６相の多相クロックＣＬＫ１〜ＣＬＫ１６については差動クロックＣＬＫ１−ＣＬＫ９→ＣＬＫ３−ＣＬＫ１１→ＣＬＫ５−ＣＬＫ１３→ＣＬＫ７−ＣＬＫ１５→ＣＬＫ９−ＣＬＫ１→ＣＬＫ１１−ＣＬＫ３→ＣＬＫ１３−ＣＬＫ５→ＣＬＫ１５−ＣＬＫ７のサイクルで位相同期させるクロック信号の組み合わせを切り換える。
このように切り換えることにより、５７ｐｓずつ連続的に１６相の多相クロックＣＬＫ１〜ＣＬＫ１６の位相を相間隔を２００ｐｓに保持したままシフトすることができる。このようなサイクルにより組み合わされる５６通りの同期状態に、順に〈１〉から〈５６〉の番号を付与して説明する。同期状態番号とクロックの組み合わせの一覧を表２に示した。
【００６６】
【表２】
0004526194.tif 000003
【００６７】
表２において、項目Ａは同期状態番号、項目Ｂは１４相の多相クロックＣＫ１〜ＣＫ１４のうち同期させる差動クロックの参照符号、項目Ｃはその差動クロックのうち先（左）に記述されるクロックの位相である。項目Ｄは１６相の多相クロックＣＬＫ１〜ＣＬＫ１６のうち同期させるクロックの参照符号、項目Ｅはその差動クロックのうち先（左）に記述されるクロックとクロックＣＬＫ１との位相差、項目ＦはクロックＣＬＫ１の位相である。
基準クロックはクロックＣＫ１とする。
【００６８】
次に、各同期状態における１６相の多相クロックＣＬＫ１〜ＣＬＫ１６の位相を調べる。１６相の多相クロックＣＬＫ１〜ＣＬＫ１６は２００ｐｓの相間隔を持っているのでクロックＣＬＫ１を代表としてその位相を調べる。クロックＣＬＫ１の位相が特定された場合、クロックＣＬＫ２〜ＣＬＫ１６の位相は順に２００ｐｓずつ加えた値である。
１４相の多相クロックＣＫ１〜ＣＫ１４は２２８．６の相間隔を持って位相が固定されている。クロックＣＫ１の位相を基準とすると、表２にも示すように各クロックの位相は、ＣＫ１：０ｐｓ、ＣＫ３：４５７．２ｐｓ、ＣＫ５：９１４．４ｐｓ、ＣＫ７：１３７１．６ｐｓ、ＣＫ９：１８２８．８ｐｓ、ＣＫ１１：２２８６ｐｓ、ＣＫ１３：２７４３．２ｐｓ、である。
同期状態〈１〉においては、クロックＣＫ１とクロックＣＬＫ１が同期しているのでクロックＣＬＫ１の位相は０ｐｓである。同期状態〈００２〉においては、クロックＣＫ３とクロックＣＬＫ３が同期しているので、クロックＣＫ３の位相４５７．２ｐｓからクロックＣＬＫ３とクロックＣＬＫ１との位相差４００ｐｓを差し引いて、クロックＣＬＫ１の位相は５７．２ｐｓである。同様にして、表２項目Ｆに示すように同期状態〈３〉〜〈５６〉までクロックＣＬＫ１の位相が求まる。なお、例えば同期状態〈８〉においては、クロックＣＫ１とクロックＣＬＫ１５が同期しているので、クロックＣＫ１の位相０ｐｓからクロックＣＬＫ１５とクロックＣＬＫ１との位相差２８００ｐｓを差し引いて、−２８００ｐｓとなる。このように一周期内の数値範囲外の場合は、一周期内の数値範囲（０≦ｘ＜３２００）に換算し、クロックＣＬＫ１の位相は４００ｐｓである。表２項目Ｆを参照するとわかるようにクロックＣＬＫ１が５７ｐｓの分解能で位相シフトされている。このことは、１６相の多相クロックＣＬＫ１〜ＣＬＫ１６が相間隔を２００ｐｓに保持したまま５７ｐｓの分解能で位相シフトされることを示す。
同期状態を〈１〉→〈２〉→・・→〈５５〉→〈５６〉→〈１〉→・・の方向で順次切り換えることにより１６相のクロックＣＬＫ１〜ＣＬＫ１６の位相を５７ｐｓの分解能で遅らせることができる。反対に、同期状態を〈１〉→〈５６〉→〈５５〉→・・・→〈２〉→〈１〉→・・の方向で順次切り換えることにより１６相のクロックＣＬＫ１〜ＣＬＫ１６の位相を５７ｐｓの分解能で進ませることができる。
【００６９】
図３（ｃ）には、同期状態〈５６〉及び〈１〉から〈１０〉までを描いた。図３（ｃ）の各同期状態において同期しているクロックの符号に枠囲みを付した。
図３に示すように同期状態〈１〉においては、差動クロックＣＫ１−ＣＫ８と差動クロックＣＬＫ１−ＣＬＫ９とが位相同期している。すなわち、クロックＣＫ１とクロックＣＬＫ１、クロックＣＫ８とクロックＣＬＫ９がそれぞれ位相同期している。
この同期状態〈１〉において、差動クロックＣＬＫ３−ＣＬＫ１１に着目する。差動クロックＣＬＫ３−ＣＬＫ１１の位相は、差動クロックＣＫ３−ＣＫ１０の位相より５７ＰＳ進んでいる。したがって、差動クロックＣＫ３−ＣＫ１０と差動クロックＣＬＫ３−ＣＬＫ１１を同期させる（同期状態〈２〉にする）ことにより、同期状態〈１〉に対して１６相の多相クロックＣＬＫ１〜ＣＬＫ１６の位相を５７ｐｓ遅らせることができる。
また、同期状態〈１〉において、差動クロックＣＬＫ７−ＣＬＫ１５の位相は、差動クロックＣＫ６−ＣＫ１３の位相より５７ＰＳ遅れている。したがって、差動クロックＣＫ６−ＣＫ１３と差動クロックＣＬＫ７−ＣＬＫ１５を同期させる（同期状態〈５６〉にする）ことにより、同期状態〈１〉に対して１６相の多相クロックＣＬＫ１〜ＣＬＫ１６の位相を５７ｐｓ進ませることができる。
その他のすべての同期状態においても以上のような位相シフトの原理が成り立つ。
【００７０】
以上のようなデジタル位相制御方法によれば、１６相の多相クロックＣＬＫ１〜ＣＬＫ１６をその相間隔を２００ｐｓに保持したまま全体として５７ｐｓの分解能で、進み方向にも遅れ方向にも無限に（サイクリックに）位相シフト（位相制御）することができる。
【００７１】
〔４．ＰＬＬ１０及び位相制御部９の詳細な説明〕
次にＰＬＬ１０及び位相制御部９の詳細につき図面を参照して説明する。
まず、ＰＬＬ１０及び７段ＤＬＬ２０につき図４を参照して説明する。図４は、本発明の実施の形態２におけるＰＬＬ１０及び７段ＤＬＬ２０を示す回路図である。
【００７２】
〔４−１．ＰＬＬ１０〕
本実施形態においては、差動クロックＣＫａ−ＣＫｂをＰＬＬ１０により生成し供給している。ＰＬＬ１０は、電圧制御発振器（ＶＣＯ）１５と、これに接続される周波数分周器（ＤＩＶ）１１と、位相周波数比較器（ＰＦＤ）１２と、チャージポンプ（ＣＰ）１３と、ローパスフィルタ（ＬＰＦ）１４とにより構成される。電圧制御発振器１５は、４段の差動遅延バッファａ１〜ａ４を連接してなる電圧制御遅延線を含んで構成される。
このＰＬＬ１０において、位相周波数比較器１２は、周波数分周器１１により分周されたクロックを受けるとともに、リファレンスクロックref.CLKを受け、これらを位相比較し、ＵＰ／ＤＯＷＮ信号をチャージポンプ１３に出力する。チャージポンプ１３、ローパスフィルター１４により制御電圧Ｖ１を生成し、これを各差動バッファａ１〜ａ４に帰還させて制御し、電圧制御発振器１５に３１２．５ＭＨｚの周波数（周期３２００ｐｓ）のクロックを補償している。電圧制御発振器１５から上述の差動クロックＣＫａ−ＣＫｂが取り出され、これをオーバーサンプリング型ＣＤＲ８内の７段ＤＬＬ２０へ供給する。ＰＬＬ１０を使用することにより安定した周波数のクロックを供給することができる。
【００７３】
次に、位相制御部９につき説明する。位相制御部９は、７段ＤＬＬ２０と、面Ａと、面Ｂとに分けられ、面Ａ及び面Ｂにはそれぞれセレクタ３１と、反転切換回路３２と、８段ＤＬＬ４０とが構成される。
〔４−２．７段ＤＬＬ２０〕
図４に示すように７段ＤＬＬ２０は、７段の特性の等しい差動遅延バッファｂ１〜ｂ７を連接してなる電圧制御遅延線と、位相比較器２１と、チャージポンプ＋ローパスフィルタ２２とを有する。位相比較器２１は、遅延バッファｂ１へ入力されるクロックＣＫａと遅延バッファｂ７から出力されるクロックＣＫ７とを位相比較して位相差を検出する。また位相比較器２１は、遅延バッファｂ１へ入力されるクロックＣＫｂと遅延バッファｂ７から出力されるクロックＣＫ１４とを位相比較して位相差を検出する。チャージポンプ＋ローパスフィルタ２２は、それらの位相差に基づき制御電圧Ｖ２を生成し、それを各遅延バッファｂ１〜ｂ７に印加して遅延バッファｂ１〜ｂ７からなる遅延線の総合遅延時間がクロックの半周期（１６００ｐｓ）になるように帰還制御する。これにより、各遅延バッファｂ１〜ｂ７の伝搬遅延時間が１６００／７（ｐｓ）≒２２８．６ｐｓに保たれ、１４相の多相クロックＣＫ１〜ＣＫ１４の相間隔が１６００／７（ｐｓ）≒２２８．６ｐｓに保たれる。
【００７４】
〔４−３．面Ａ及び面Ｂの回路〕
次に、面Ａ及び面Ｂにそれぞれ構成されるセレクタ３１、反転切換回路３２及び８段ＤＬＬ４０につき図５及び図６を参照して説明する。図５は、図２における面Ａに構成されるセレクタ３１ａ、反転切換回路３２ａ及び８段ＤＬＬ４０ａを示す回路図であり、図６は、図２における面Ｂに構成されるセレクタ３１ｂ、反転切換回路３２ｂ及び８段ＤＬＬ４０ｂを示す回路図である。
上述のように面Ａの回路と面Ｂの回路は、異なる制御信号に基づき多相クロックＣＬＫ１Ｄ〜ＣＬＫ１６Ｄの位相が多相クロックＣＬＫ１〜ＣＬＫ１６の位相に対し、全体として１分解能５７ｐｓ進んだ状態になるように制御される点で異なるが、その回路構成は同一である。
【００７５】
〔４−３−１．セレクタ３１、反転切換回路３２〕
上述のように、セレクタ３１ａ，３１ｂはそれぞれ制御信号Ｓ１−６，Ｓ２−６に基づき、差動クロックＣＫ１−ＣＫ８、ＣＫ２−ＣＫ９、ＣＫ３−ＣＫ１０、ＣＫ４−ＣＫ１１、ＣＫ５−ＣＫ１２、ＣＫ６−ＣＫ１３、ＣＫ７−ＣＫ１４の中からいずれか一対の差動クロックを選択し、反転切換回路３２ａ，３２ｂへ出力する。
反転切換回路３２ａ，３２ｂはそれぞれ制御信号Ｓ１−５，Ｓ２−５に基づきセレクタ３１によって選択された一対の差動クロックの反転と非反転とを切り換えて８段ＤＬＬ４０ａ，４０ｂへ出力する。すなわち、反転の場合はその一対の差動クロックを反転して通過させ、非反転の場合はその一対の差動クロックをそのまま通過させる。
【００７６】
〔４−３−２．８段ＤＬＬ４０〕
図５及び図６に示すように８段ＤＬＬ４０は、遅延バッファ列４７と、セレクタ４１，４２，４３，４４と、位相比較器４５と、チャージポンプ＋ローパスフィルタ４６とから構成される。
遅延バッファ列４７は、８段の特性の等しい差動遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）を環状に連接してなる。図示するように遅延バッファｃ８（ｄ８）の図上上段の出力は遅延バッファｃ１（ｄ１）の図上下段の入力へ、遅延バッファｃ８（ｄ８）の図上下段の出力は遅延バッファｃ１（ｄ１）の図上上段の入力へ接続される。
【００７７】
セレクタ４１は、遅延バッファｃ１（ｄ１）−ｃ２（ｄ２）間に挿入配置される。セレクタ４２，４３，４４もそれぞれ順に、遅延バッファｃ３（ｄ３）−ｃ４（ｄ４）間、遅延バッファｃ５（ｄ５）−ｃ６（ｄ６）間、遅延バッファｃ７（ｄ７）−ｃ８（ｄ８）間に挿入配置される。
セレクタ４１は、制御信号Ｓ１−１（Ｓ２−１）の指示により動作し、反転切換回路３２を通過した差動クロックを遅延バッファｃ２（ｄ２）に入力するとともに、遅延バッファｃ１（ｄ１）から遅延バッファｃ２（ｄ２）へのクロックの伝搬を遮断する。これにより遅延バッファｃ２（ｄ２）を初段とし遅延バッファｃ１（ｄ１）を最終段とする遅延線が（電気的に）構成される。
この遅延線の入出力信号を位相比較器４５が位相比較する。図示するように位相比較器４５は制御信号Ｓ１−１（Ｓ２−１），Ｓ１−２（Ｓ２−２），Ｓ１−３（Ｓ２−３），Ｓ１−４（Ｓ２−４）を受けている。位相比較器４５は制御信号Ｓ１−１（Ｓ２−１）に基づきセレクタ４１の動作と同時に、初段の遅延バッファｃ２（ｄ２）の図上上段側に入力されるクロックと、最終段の遅延バッファＣ１（ｄ１）図上上段側から出力されるクロックとの位相を比較して位相差を検出する。
【００７８】
同様にして、制御信号Ｓ１−２（Ｓ２−２），Ｓ１−３（Ｓ２−３），Ｓ１−４（Ｓ２−４）に基づき、セレクタ４２，４３，４４はクロックの入力とクロックの伝搬の遮断を行う（但し、セレクタ４１，４２，４３，４４のうち同時に動作するのは１つだけである。）。それにより遅延バッファｃ４（ｄ４）を初段とし遅延バッファｃ３（ｄ３）を最終段とする遅延線、遅延バッファｃ６（ｄ６）を初段とし遅延バッファｃ５（ｄ５）を最終段とする遅延線、又は遅延バッファｃ８（ｄ８）を初段とし遅延バッファｃ７（ｄ７）を最終段とする遅延線が構成される。それらの遅延線の入出力信号を位相比較器４５が位相比較し位相差を検出する。
【００７９】
チャージポンプ＋ローパスフィルタ４６は、位相比較器４５の検出した位相差に基づき制御電圧Ｖ３（Ｖ４）を生成し、それを各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）に印加して遅延線の総合遅延時間がクロックの半周期（１６００ｐｓ）になるように帰還制御する。これにより、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）の伝搬遅延時間が１６００／８（ｐｓ）＝２００ｐｓに保たれ、１６相の多相クロックＣＬＫ１〜ＣＬＫ１６の相間隔が１６００／７（ｐｓ）＝２００ｐｓに保たれる。
【００８０】
〔５．セレクタ制御〕
次に、セレクタ制御回路５３による制御につき表３、表４及び表５を参照して説明する。
〔５−１．セレクタ制御規約〕
セレクタ制御回路５３は上述した同期状態〈１〉〜〈５６〉を表３、表４及び表５に示す規約により切り換える。
【００８１】
【表３】
0004526194.tif 000004
【００８２】
表３は制御信号Ｓ１−６，Ｓ２−６による選択状態と選択名称Ａの対応表である。制御信号Ｓ１−６，Ｓ２−６はそれぞれ３ビットのデジタル信号で構成され、差動クロックＣＫ１−ＣＫ８，ＣＫ３−ＣＫ１０，ＣＫ５−ＣＫ１２，ＣＫ７−ＣＫ１４，ＣＫ９−ＣＫ２，ＣＫ１１−ＣＫ４，ＣＫ１３−ＣＫ６の選択を指示する。表３に示すように各選択状態に選択名称Ａとして１〜７の名称を付与する。
【００８３】
【表４】
0004526194.tif 000005
【００８４】
表４は制御信号Ｓ１−１〜Ｓ１−５，Ｓ２−１〜Ｓ２−５による選択状態と選択名称Ｂの対応表である。制御信号Ｓ１−１〜Ｓ１−５，Ｓ２−１〜Ｓ２−５はそれぞれ１ビットのデジタル信号で構成され、制御信号Ｓ１−１〜Ｓ１−４，Ｓ２−１〜Ｓ２−４はそれぞれセレクタ４１，４２，４３，４４のＯＮ／ＯＦＦの選択を、制御信号Ｓ１−５，Ｓ２−５は反転切換回路３２の反転／非反転の選択を指示する。表４に示すように各選択状態に選択名称Ｂとして１〜８の名称を付与する。
【００８５】
【表５】
0004526194.tif 000006
【００８６】
表５は選択名称Ａ、Ｂの組合せと総合選択名称の対応表である。表５に示すように選択名称Ａと選択名称Ｂの各組合せに総合選択名称１〜５６を付与する。この総合選択名称は上述の同期状態〈１〉〜〈５６〉に対応させて付けられている。すなわち、総合選択がｎの時に同期状態〈ｎ〉が確立する（この文においてｎ＝１〜５６の整数である。）。
【００８７】
さらに、制御信号Ｓ１−１〜Ｓ１−６による面Ａの回路の総合選択が１の時は、制御信号Ｓ２−１〜Ｓ２−６による面Ｂの回路の総合選択を５６とし、制御信号Ｓ１−１〜Ｓ１−６による面Ａの回路の総合選択がｎの時は、制御信号Ｓ２−１〜Ｓ２−６による面Ｂの回路の総合選択を（ｎ−１）とする（この文においてｂ＝２〜５６の整数である。）。
【００８８】
〔５−２．セレクタ制御例〕
次に、表２〜表５、図３及び図５（図６）を参照してセレクタ制御回路５３による制御につき確認する。なお、図５のセレクタ４１ａ，４２ａ，４３ａ，４４ａ，及び図６のセレクタ４１ｂ，４２ｂ，４３ｂ，４４ｂの遅延時間は無視できるものとして扱った。
総合選択名称＝１の場合は、選択名称Ａ＝１、選択名称Ｂ＝１である。表３を参照すると選択名称Ａ＝１のときは、制御信号Ｓ１−６（Ｓ２−６）によって差動クロックＣＫ１−ＣＫ８を選択するようにセレクタ３１が制御され、セレクタ３２により差動クロックＣＫ１−ＣＫ８が選択される。
表４を参照すると選択名称Ｂ＝１のときは、制御信号Ｓ１−５（Ｓ２−５）によって差動クロックＣＫ１−ＣＫ８を非反転で通過させるように反転切換回路３２が制御され、差動クロックＣＫ１−ＣＫ８がそのまま反転せずに反転切換回路３２を通過する。また、制御信号Ｓ１−１（Ｓ２−１）によりセレクタ４１がＯＮにされ動作する。制御信号Ｓ１−２，Ｓ１−３，Ｓ１−４（Ｓ２−２，Ｓ２−３，Ｓ２−４）によりセレクタ４２，４３，４４がＯＦＦにされる。この場合セレクタ４２，４３，４４はクロックの入力とクロックの伝搬の遮断は行わない。
一方、セレクタ４１は動作し、差動クロックＣＫ１−ＣＫ８を遅延バッファｃ２（ｄ２）に入力する。この場合、遅延バッファｃ２（ｄ２）の図上下段側にクロックＣＫ１が入力され、図上上段側にクロックＣＫ８が入力される。したがって、クロックＣＫ１とクロックＣＬＫ１とが位相同期し、クロックＣＫ８とクロックＣＬＫ９とが同期する。すなわち、差動クロックＣＫ１−ＣＫ８と差動クロックＣＬＫ１−ＣＬＫ９とが位相同期する。したがって、表２又は図３を参照すれば分かるように、総合選択が１の時に同期状態〈１〉が確立する。
位相比較器４５はクロックＣＫ８とクロックＣＬＫ９との位相差を検出する。
チャージポンプ＋ローパスフィルタ４６は、その位相差に基づき制御電圧Ｖ３（Ｖ４）を生成し、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）に印加する。これにより遅延バッファｃ２（ｄ２）を初段とし遅延バッファｃ１（ｄ１）を最終段とする遅延線が帰還制御され、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）が均等な伝搬遅延時間に保たれる。
【００８９】
総合選択名称＝２の場合は、選択名称Ａ＝２、選択名称Ｂ＝２である。表３を参照すると選択名称Ａ＝２のときは、制御信号Ｓ１−６（Ｓ２−６）によって差動クロックＣＫ３−ＣＫ１０を選択するようにセレクタ３１が制御され、セレクタ３２により差動クロックＣＫ３−ＣＫ１０が選択される。
表４を参照すると選択名称Ｂ＝２のときは、制御信号Ｓ１−５（Ｓ２−５）によって差動クロックＣＫ３−ＣＫ１０を非反転で通過させるように反転切換回路３２が制御され、差動クロックＣＫ３−ＣＫ１０がそのまま反転せずに反転切換回路３２を通過する。また、制御信号Ｓ１−２（Ｓ２−２）によりセレクタ４２がＯＮにされ動作する。制御信号Ｓ１−１，Ｓ１−３，Ｓ１−４（Ｓ２−１，Ｓ２−３，Ｓ２−４）によりセレクタ４１，４３，４４がＯＦＦにされる。この場合セレクタ４１，４３，４４はクロックの入力とクロックの伝搬の遮断は行わない。
一方、セレクタ４２は動作し、差動クロックＣＫ３−ＣＫ１０を遅延バッファｃ４（ｄ４）に入力する。この場合、遅延バッファｃ４（ｄ４）の図上下段側にクロックＣＫ３が入力され、図上上段側にクロックＣＫ１０が入力される。したがって、クロックＣＫ３とクロックＣＬＫ３とが位相同期し、クロックＣＫ１０とクロックＣＬＫ１１とが同期する。すなわち、差動クロックＣＫ３−ＣＫ１０と差動クロックＣＬＫ３−ＣＬＫ１１とが位相同期する。したがって、表２又は図３を参照すれば分かるように、総合選択が２の時に同期状態〈２〉が確立する。
位相比較器４５はクロックＣＫ１０とクロックＣＬＫ１１との位相差を検出する。チャージポンプ＋ローパスフィルタ４６は、その位相差に基づき制御電圧Ｖ３（Ｖ４）を生成し、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）に印加する。これにより遅延バッファｃ４（ｄ４）を初段とし遅延バッファｃ３（ｄ３）を最終段とする遅延線が帰還制御され、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）が均等な伝搬遅延時間に保たれる。
【００９０】
総合選択名称＝３の場合は、選択名称Ａ＝３、選択名称Ｂ＝３である。表３を参照すると選択名称Ａ＝３のときは、制御信号Ｓ１−６（Ｓ２−６）によって差動クロックＣＫ５−ＣＫ１２を選択するようにセレクタ３１が制御され、セレクタ３２により差動クロックＣＫ５−ＣＫ１２が選択される。
表４を参照すると選択名称Ｂ＝３のときは、制御信号Ｓ１−５（Ｓ２−５）によって差動クロックＣＫ５−ＣＫ１２を非反転で通過させるように反転切換回路３２が制御され、差動クロックＣＫ５−ＣＫ１２がそのまま反転せずに反転切換回路３２を通過する。また、制御信号Ｓ１−３（Ｓ２−３）によりセレクタ４３がＯＮにされ動作する。制御信号Ｓ１−１，Ｓ１−２，Ｓ１−４（Ｓ２−１，Ｓ１−２，Ｓ１−４）によりセレクタ４１，４２，４４がＯＦＦにされる。この場合セレクタ４１，４２，４４はクロックの入力とクロックの伝搬の遮断は行わない。
一方、セレクタ４３は動作し、差動クロックＣＫ５−ＣＫ１２を遅延バッファｃ６（ｄ６）に入力する。この場合、遅延バッファｃ６（ｄ６）の図上下段側にクロックＣＫ５が入力され、図上上段側にクロックＣＫ１２が入力される。したがって、クロックＣＫ５とクロックＣＬＫ５とが位相同期し、クロックＣＫ１２とクロックＣＬＫ１３とが同期する。すなわち、差動クロックＣＫ５−ＣＫ１２と差動クロックＣＬＫ５−ＣＬＫ１３とが位相同期する。したがって、表２又は図３を参照すれば分かるように、総合選択が３の時に同期状態〈３〉が確立する。
位相比較器４５はクロックＣＫ１２とクロックＣＬＫ１３との位相差を検出する。チャージポンプ＋ローパスフィルタ４６は、その位相差に基づき制御電圧Ｖ３（Ｖ４）を生成し、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）に印加する。これにより遅延バッファｃ６（ｄ６）を初段とし遅延バッファｃ５（ｄ５）を最終段とする遅延線が帰還制御され、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）が均等な伝搬遅延時間に保たれる。
【００９１】
総合選択名称＝４の場合は、選択名称Ａ＝４、選択名称Ｂ＝４である。表３を参照すると選択名称Ａ＝４のときは、制御信号Ｓ１−６（Ｓ２−６）によって差動クロックＣＫ７−ＣＫ１４を選択するようにセレクタ３１が制御され、セレクタ３２により差動クロックＣＫ７−ＣＫ１４が選択される。
表４を参照すると選択名称Ｂ＝４のときは、制御信号Ｓ１−５（Ｓ２−５）によって差動クロックＣＫ７−ＣＫ１４を非反転で通過させるように反転切換回路３２が制御され、差動クロックＣＫ７−ＣＫ１４がそのまま反転せずに反転切換回路３２を通過する。また、制御信号Ｓ１−４（Ｓ２−４）によりセレクタ４４がＯＮにされ動作する。制御信号Ｓ１−１，Ｓ１−２，Ｓ１−３（Ｓ２−１，Ｓ１−２，Ｓ１−３）によりセレクタ４１，４２，４３がＯＦＦにされる。この場合セレクタ４１，４２，４３はクロックの入力とクロックの伝搬の遮断は行わない。
一方、セレクタ４４は動作し、差動クロックＣＫ７−ＣＫ１４を遅延バッファｃ８（ｄ８）に入力する。この場合、遅延バッファｃ８（ｄ８）の図上下段側にクロックＣＫ７が入力され、図上上段側にクロックＣＫ１４が入力される。したがって、クロックＣＫ７とクロックＣＬＫ７とが位相同期し、クロックＣＫ１４とクロックＣＬＫ１５とが同期する。すなわち、差動クロックＣＫ７−ＣＫ１４と差動クロックＣＬＫ７−ＣＬＫ１５とが位相同期する。したがって、表２又は図３を参照すれば分かるように、総合選択が４の時に同期状態〈４〉が確立する。
位相比較器４５はクロックＣＫ１４とクロックＣＬＫ１５との位相差を検出する。チャージポンプ＋ローパスフィルタ４６は、その位相差に基づき制御電圧Ｖ３（Ｖ４）を生成し、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）に印加する。これにより遅延バッファｃ８（ｄ８）を初段とし遅延バッファｃ７（ｄ７）を最終段とする遅延線が帰還制御され、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）が均等な伝搬遅延時間に保たれる。
【００９２】
総合選択名称＝５の場合は、選択名称Ａ＝５、選択名称Ｂ＝５である。表３を参照すると選択名称Ａ＝５のときは、制御信号Ｓ１−６（Ｓ２−６）によって差動クロックＣＫ９−ＣＫ２を選択するようにセレクタ３１が制御され、セレクタ３２により差動クロックＣＫ９−ＣＫ２が選択される。
表４を参照すると選択名称Ｂ＝５のときは、制御信号Ｓ１−５（Ｓ２−５）によって差動クロックＣＫ９−ＣＫ２を反転で通過させるように反転切換回路３２が制御され、差動クロックＣＫ９−ＣＫ２が反転切換回路３２により反転され、差動クロックＣＫ２−ＣＫ９となって通過する。また、制御信号Ｓ１−１（Ｓ２−１）によりセレクタ４１がＯＮにされ動作する。制御信号Ｓ１−２，Ｓ１−３，Ｓ１−４（Ｓ２−２，Ｓ１−３，Ｓ１−４）によりセレクタ４２，４３，４４がＯＦＦにされる。この場合セレクタ４２，４３，４４はクロックの入力とクロックの伝搬の遮断は行わない。
一方、セレクタ４１は動作し、差動クロックＣＫ２−ＣＫ９を遅延バッファｃ２（ｄ２）に入力する。この場合、遅延バッファｃ２（ｄ２）の図上下段側にクロックＣＫ２が入力され、図上上段側にクロックＣＫ９が入力される。したがって、クロックＣＫ２とクロックＣＬＫ１とが位相同期し、クロックＣＫ９とクロックＣＬＫ９とが同期する。すなわち、差動クロックＣＫ９−ＣＫ２と差動クロックＣＬＫ９−ＣＬＫ１とが位相同期する。したがって、表２又は図３を参照すれば分かるように、総合選択が５の時に同期状態〈５〉が確立する。
位相比較器４５はクロックＣＫ９とクロックＣＬＫ９との位相差を検出する。チャージポンプ＋ローパスフィルタ４６は、その位相差に基づき制御電圧Ｖ３（Ｖ４）を生成し、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）に印加する。これにより遅延バッファｃ２（ｄ２）を初段とし遅延バッファｃ１（ｄ１）を最終段とする遅延線が帰還制御され、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）が均等な伝搬遅延時間に保たれる。
【００９３】
総合選択名称＝６の場合は、選択名称Ａ＝６、選択名称Ｂ＝６である。表３を参照すると選択名称Ａ＝６のときは、制御信号Ｓ１−６（Ｓ２−６）によって差動クロックＣＫ１１−ＣＫ４を選択するようにセレクタ３１が制御され、セレクタ３２により差動クロックＣＫ１１−ＣＫ４が選択される。
表４を参照すると選択名称Ｂ＝６のときは、制御信号Ｓ１−５（Ｓ２−５）によって差動クロックＣＫ１１−ＣＫ４を反転で通過させるように反転切換回路３２が制御され、差動クロックＣＫ１１−ＣＫ４が反転切換回路３２により反転され、差動クロックＣＫ４−ＣＫ１１となって通過する。また、制御信号Ｓ１−２（Ｓ２−２）によりセレクタ４２がＯＮにされ動作する。制御信号Ｓ１−１，Ｓ１−３，Ｓ１−４（Ｓ２−１，Ｓ１−３，Ｓ１−４）によりセレクタ４１，４３，４４がＯＦＦにされる。この場合セレクタ４１，４３，４４はクロックの入力とクロックの伝搬の遮断は行わない。
一方、セレクタ４２は動作し、差動クロックＣＫ４−ＣＫ１１を遅延バッファｃ４（ｄ４）に入力する。この場合、遅延バッファｃ４（ｄ４）の図上下段側にクロックＣＫ４が入力され、図上上段側にクロックＣＫ１１が入力される。したがって、クロックＣＫ４とクロックＣＬＫ３とが位相同期し、クロックＣＫ１１とクロックＣＬＫ１１とが同期する。すなわち、差動クロックＣＫ１１−ＣＫ４と差動クロックＣＬＫ１１−ＣＬＫ３とが位相同期する。したがって、表２又は図３を参照すれば分かるように、総合選択が６の時に同期状態〈６〉が確立する。
位相比較器４５はクロックＣＫ１１とクロックＣＬＫ１１との位相差を検出する。チャージポンプ＋ローパスフィルタ４６は、その位相差に基づき制御電圧Ｖ３（Ｖ４）を生成し、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）に印加する。これにより遅延バッファｃ４（ｄ４）を初段とし遅延バッファｃ３（ｄ３）を最終段とする遅延線が帰還制御され、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）が均等な伝搬遅延時間に保たれる。
【００９４】
同様にして、表２〜表５、図３及び図５（図６）を参照することにより総合選択７〜１０及び５６によりそれぞれ同期状態〈７〉〜〈１０〉及び〈５６〉が確立することを確認することができる。
また、図３に波形図を描いていないが、表２〜表５及び図５（図６）を参照することにより総合選択１１〜５５によりそれぞれ同期状態〈１１〉〜〈５５〉が確立することを確認することができる。
なお、表２において、位相比較器４５により位相比較されるクロックをアンダーラインにより示した。図５を参照して回路の接続を確認すれば分かるように、クロックＣＬＫ９、ＣＬＫ１１，ＣＬＫ１３，ＣＬＫ１５は位相比較されるクロックとして固定されている。
【００９５】
〔６．オーバーサンプリングと位相比較〕
次に、本発明の実施の形態２のオーバーサンプリングと位相比較につき図７，図８，図９及び表６を参照して説明する。
【００９６】
〔６−１．オーバーサンプリング〕
図７は、入力データｉと立ち上がりクロックエッジの位置関係を示す模式的波形図である。入力データｉはシリアルデータであり、データレートは２．５Ｇｂｐｓである。したがって、１ビットの長さは４００ｐｓである。１６相の多相クロックＣＬＫ１〜ＣＬＫ１６及びＣＬＫ１Ｄ〜ＣＬＫ１６Ｄの周波数は３１２．５ＭＨｚである。したがって、そのそれぞれの相間隔は２００ｐｓである。そのため、図７（ａ）又は（ｂ）に示すようにデータの１ビットに対して、立ち上がりクロックエッジが２本ずつ重なるイメージとなる。
図７（ａ）に示すように１６相の多相クロックＣＬＫ１〜ＣＬＫ１６が入力データｉに対し図７（ａ）に示すような位置である場合、１６相の多相クロックＣＬＫ１Ｄ〜ＣＬＫ１６Ｄは１分解能５７ｐｓ進んだ位相であるから、図７（ｂ）に示すような位置になる。これら図７（ａ）と（ｂ）とを重ねたイメージが図７（ｃ）である。
図７（ｃ）には計３２相のクロックの立ち上がりエッジが示される。図７（ｃ）に示すようにクロックＣＬＫｊとクロックＣＬＫｊＤとの相間隔は非常に狭まった５７ｐｓとなる（但し、ｊ＝１〜１６の整数）。
【００９７】
本実施形態では、実施の形態１のオーバーサンプリングクロックリカバリ方法を実施するため、これら３２相のクロックＣＬＫ１〜ＣＬＫ１６、ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄすべてを用いない。クロックＣＬＫ１Ｄ，ＣＬＫ３Ｄ，ＣＬＫ５Ｄ，ＣＬＫ７Ｄ，ＣＬＫ９Ｄ，ＣＬＫ１１Ｄ，ＣＬＫ１３Ｄ，ＣＬＫ１５Ｄは用いず、図７（ｄ）に示すクロックＣＬＫ２Ｄ，ＣＬＫ４Ｄ，ＣＬＫ６Ｄ，ＣＬＫ８Ｄ，ＣＬＫ１０Ｄ，ＣＬＫ１２Ｄ，ＣＬＫ１４Ｄ，ＣＬＫ１６Ｄ及び１６相の多相クロックＣＬＫ１〜ＣＬＫ１６を用いる。したがって、８＋１６＝２４相のクロックを用いる。すなわち、入力データｉの１ビットに対して３相のクロックからなり、配列に粗密を有し、その粗密の周期が入力データｉの１ビット長に等しい多相クロックを用いる。
クロックＣＬＫ１を図１を参照して説明した実施の形態１のＣＬＫａに、クロックＣＬＫ２Ｄを同じくＣＬＫｂに、クロックＣＬＫ２を同じくＣＬＫｃに、クロックＣＬＫ３を同じくＣＬＫｄに対応させる。
このように、連続する４相のクロックＣＬＫ１−ＣＬＫ２Ｄ・ＣＬＫ２−ＣＬＫ３が図１を参照して説明した実施の形態１のＣＬＫａ−ＣＬＫｂ・ＣＬＫｃ−ＣＬＫｄに相当する態様で、同様に連続する各４相のクロックＣＬＫ３−ＣＬＫ４Ｄ・ＣＬＫ４−ＣＬＫ５，ＣＬＫ５−ＣＬＫ６Ｄ・ＣＬＫ６−ＣＬＫ７，ＣＬＫ７−ＣＬＫ８Ｄ・ＣＬＫ８−ＣＬＫ９，ＣＬＫ９−ＣＬＫ１０Ｄ・ＣＬＫ１０−ＣＬＫ１１，ＣＬＫ１１−ＣＬＫ１２Ｄ・ＣＬＫ１２−ＣＬＫ１３，ＣＬＫ１３−ＣＬＫ１４Ｄ・ＣＬＫ１４−ＣＬＫ１５，ＣＬＫ１５−ＣＬＫ１６Ｄ・ＣＬＫ１６−ＣＬＫ１がそれぞれ実施の形態１のＣＬＫａ−ＣＬＫｂ・ＣＬＫｃ−ＣＬＫｄに相当する態様で用いて、実施の形態１のオーバーサンプリングクロックリカバリ方法を実施する。
【００９８】
次に、位相比較部５０につき図８及び図９を参照して説明する。図８は位相比較部５０の内部構成を示すブロック図であり、図９は位相比較器内部の回路を示す回路図である。
図８に示すように位相比較部５０は、入力ラッチ回路５０１と、８つの位相比較器ｅ１〜ｅ８とからなる。入力ラッチ回路５０１に２４相のクロックが入力する。入力ラッチ回路５０１はそれら２４相のクロックにより入力データｉをサンプリングし、４つずつのサンプルデータをパラレルに配置された各位相比較器ｅ１〜ｅ８それぞれを出力する。
図９を参照する。クロックＣＬＫ１によりサンプリングしたサンプルデータｓｐ１、クロックＣＬＫ２Ｄによりサンプリングしたサンプルデータｓｐ２Ｄ、クロックＣＬＫ２によりサンプリングしたサンプルデータｓｐ２、クロックＣＬＫ３よりサンプリングしたサンプルデータｓｐ３が位相比較器ｅ１に入力する。
このように、連続する４相のクロックＣＬＫ１−ＣＬＫ２Ｄ・ＣＬＫ２−ＣＬＫ３によりサンプリングしたサンプルデータｓｐ１−ｓｐ２Ｄ・ｓｐ２−ｓｐ３が位相比較器ｅ１に入力する。
同様に、同様に連続する各４相のクロックＣＬＫ３−ＣＬＫ４Ｄ・ＣＬＫ４−ＣＬＫ５／ＣＬＫ５−ＣＬＫ６Ｄ・ＣＬＫ６−ＣＬＫ７／ＣＬＫ７−ＣＬＫ８Ｄ・ＣＬＫ８−ＣＬＫ９／ＣＬＫ９−ＣＬＫ１０Ｄ・ＣＬＫ１０−ＣＬＫ１１／ＣＬＫ１１−ＣＬＫ１２Ｄ・ＣＬＫ１２−ＣＬＫ１３／ＣＬＫ１３−ＣＬＫ１４Ｄ・ＣＬＫ１４−ＣＬＫ１５／ＣＬＫ１５−ＣＬＫ１６Ｄ・ＣＬＫ１６−ＣＬＫ１によりサンプリングしたサンプリングしたサンプルデータｓｐ３−ｓｐ４Ｄ・ｓｐ４−ｓｐ５／ｓｐ５−ｓｐ６Ｄ・ｓｐ６−ｓｐ７／ｓｐ７−ｓｐ８Ｄ・ｓｐ８−ｓｐ９／ｓｐ９−ｓｐ１０Ｄ・ｓｐ１０−ｓｐ１１／ｓｐ１１−ｓｐ１２Ｄ・ｓｐ１２−ｓｐ１３／ｓｐ１３−ｓｐ１４Ｄ・ｓｐ１４−ｓｐ１５／ｓｐ１５−ｓｐ１６Ｄ・ｓｐ１６−ｓｐ１がそれぞれ位相比較器ｅ２〜ｅ８に入力する。
【００９９】
〔６−２．位相比較の論理〕
各位相比較器ｅ１〜ｅ８は、それぞれこれら４つのサンプルデータを入力とし、ＵＰ信号ＵＰ１〜８／同期信号ＳＹ１〜８／ＤＯＷＮ信号ＤＮ１〜８を出力とする。
【０１００】
位相比較器ｅ１〜ｅ８は同一の構成であるため、位相比較器ｅ１を代表として説明する。
図９に示すように、位相比較器ｅ１の回路構成は、５つのＥｘ−ＯＲゲートｅ１−ｘ１，ｅ１−ｙ１，ｅ１−ｚ１，ｅ１−ｘ２，ｅ１−ｙ２と、それらの出力を受ける４つのＡＮＤゲートｅ１−ｍ１，ｅ１−ｎ１，ｅ１−ｍ２，ｅ１−ｎ２と、さらにそれらの出力を受ける３つのＡＮＤゲートｅ１−ｐ，ｅ１−ｑ，ｅ１−ｒとからなり、その接続は図９に開示するとおりとなる。最終段のＡＮＤゲートｅ１−ｐがＵＰ信号ＵＰ１を、ＡＮＤゲートｅ１−ｑが同期信号ＳＹ１を、ＡＮＤゲートｅ１−ｒがＤＯＷＮ信号ＤＮ１をそれぞれ出力する。
【０１０１】
【表６】
0004526194.tif 000007
【０１０２】
実施の形態１のオーバーサンプリングクロックリカバリ方法を実施するには、位相比較器ｅ１が表６に示す真理表に従った論理演算を行えばよい。
表６の真理表に対応する論理式は以下の通りである。
【０１０３】
【式１】
0004526194.tif 000008
【０１０４】
一方、図９に示す位相比較回路ｅ１の回路構成から以下に示すように論理式が導かれる。
【０１０５】
【式２】
0004526194.tif 000009
【０１０６】
【式３】
0004526194.tif 000010
【０１０７】
【式４】
0004526194.tif 000011
【０１０８】
したがって、図９に示す位相比較器ｅ１〜ｅ８により、実施の形態１のオーバーサンプリングクロックリカバリ方法に基づいたＵＰ信号ＵＰ１〜８／同期信号ＳＹ１〜８／ＤＯＷＮ信号ＤＮ１〜８を出力することができ、入力データｉに対するクロックの遅れ・進みを判定することができる。
この８つのＵＰ信号ＵＰ１／同期信号ＳＹ１／ＤＯＷＮ信号ＤＮ１〜ＵＰ信号ＵＰ８／同期信号ＳＹ８／ＤＯＷＮ信号ＤＮ８は、上述のように多数決回路５１により多数決をとられ、ＵＰ信号ＵＰ２０又はＤＯＷＮ信号ＤＮ２０として出力される。続いて上述のように累積カウンタ５２、セレクタ制御回路５３による処理が成される。
【０１０９】
〔７．ＣＤＲ８の動作例〕
次に、以上説明した本発明の実施の形態２のオーバーサンプリングクロックデータリカバリ回路（ＣＤＲ８）の動作例につき表７、表８を参照して説明する。
【０１１０】
【表７】
0004526194.tif 000012
【０１１１】
表７は、連続する４回のサンプリングにおける処理の一例を示したもので、各回にサンプリング番号を付した。表７において、縦項目１は位相比較器の参照符号であり、縦項目２は各位相比較器の出力の種類であり、縦項目３は多数決回路５１の出力の種類であり、項目４は累積カウンタ５２が保持する累積値であり、縦項目５は制御信号Ｓ１−１〜Ｓ１−６による面Ａの回路の総合選択の総合選択名称であり、縦項目６は制御信号Ｓ２−１〜Ｓ２−６による面Ｂの回路の総合選択の総合選択名称である。
項目２に「ＵＰ」と記載されているのは、該当する位相比較器の出力が「ＵＰ信号＝１，同期信号＝０，ＤＯＷＮ信号＝０」であることを、「同」と記載されているのは、該当する位相比較器の出力が「ＵＰ信号＝０，同期信号＝１，ＤＯＷＮ信号＝０」であることを、「ＤＮ」と記載されているのは、該当する位相比較器の出力が「ＵＰ信号＝０，同期信号＝０，ＤＯＷＮ信号＝１」であることを、「無」と記載されているのは、該当する位相比較器の出力が「ＵＰ信号＝０，同期信号＝０，ＤＯＷＮ信号＝０」であることを示す。
項目３に「ＵＰ」と記載されているのは、該当するサンプリング番号において多数決回路５１の出力が「ＵＰ信号ＵＰ２０＝１，ＤＯＷＮ信号ＤＮ＝０」であることを、「同期」と記載されているのは、該当するサンプリング番号において多数決回路５１の出力が「ＵＰ信号ＵＰ２０＝０，ＤＯＷＮ信号ＤＮ＝０」であることを、「ＤＮ」と記載されているのは、該当するサンプリング番号において多数決回路５１の出力が「ＵＰ信号ＵＰ２０＝０，ＤＯＷＮ信号ＤＮ＝１」であることを示す。
【０１１２】
表７に示すようにサンプリング番号１の処理が行われた時点で、累積値は１、面Ａの回路の総合選択は３、面Ｂの回路の総合選択は２とされている。この場合、面Ａにおける同期状態は〈３〉、面Ｂにおける同期状態は〈２〉である。
サンプリング番号２においては、位相比較器ｅ１〜ｅ８の出力として「ＵＰ」が３つ、「同」が０、「ＤＮ」が１つ、「無」が４つであるため、多数決回路５１は「ＵＰ信号ＵＰ２０＝１，ＤＯＷＮ信号ＤＮ＝０」を出力する。これを受け累積カウンタ５２は累積値を１から２へとカウントアップする。
次に、サンプリング番号３においては、位相比較器ｅ１〜ｅ８の出力として「ＵＰ」が１つ、「同」が３つ、「ＤＮ」が１つ、「無」が３つであるため、多数決回路５１は「ＵＰ信号ＵＰ２０＝０，ＤＯＷＮ信号ＤＮ＝０」を出力する。累積カウンタ５２は累積値２を維持する。
次に、サンプリング番号４においては、位相比較器ｅ１〜ｅ８の出力として「ＵＰ」が３つ、「同」が０、「ＤＮ」が１つ、「無」が４つであるため、多数決回路５１は「ＵＰ信号ＵＰ２０＝１，ＤＯＷＮ信号ＤＮ＝０」を出力する。これを受け累積カウンタ５２は累積値を２から３へとカウントアップする。
次に、サンプリング番号５においては、位相比較器ｅ１〜ｅ８の出力として「ＵＰ」が２つ、「同」が１つ、「ＤＮ」が１つ、「無」が４つであるため、多数決回路５１は「ＵＰ信号ＵＰ２０＝１，ＤＯＷＮ信号ＤＮ＝０」を出力する。これを受け累積カウンタ５２は累積値を３から４へとカウントアップし０にリセットするとともに、ＵＰ信号ＵＰ３０をセレクタ制御回路５３へ出力する。
セレクタ制御回路５３は、面Ａの回路の総合選択を３から２、面Ｂの回路の総合選択を２から１として、該当する制御信号Ｓ１−１〜Ｓ１−６，Ｓ２−１〜Ｓ２−６をセレクタ３１、反転切換回路３２及び８段ＤＬＬへ出力する。これにより面Ａにおける同期状態が〈３〉から〈２〉へ、面Ｂにおける同期状態が〈２〉から〈１〉へ切り換わり、計３２相のクロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄの位相が全体として１分解能５７ｐｓ進み方向にシフトされる。
【０１１３】
同様にして表７に示されるようにサンプリング番号６〜８まで処理が成される。位相比較器ｅ１〜ｅ８の出力を省略してサンプリング番号１〜２５までの処理を表８に示す。表８において縦項目３〜６は表７の縦項目３〜６に対応するものである。
【０１１４】
【表８】
0004526194.tif 000013
【０１１５】
表８に示すように、サンプリング番号６〜１１にかけて累積値は１，０，１，２，２，３と変動し、サンプリング番号１２において４までカウントアップされて０にリセットされ、ＵＰ信号ＵＰ３０がセレクタ制御回路５３へ出力され、面Ａの回路の総合選択が２から１、面Ｂの回路の総合選択が１から５６とされる。これにより面Ａにおける同期状態が〈２〉から〈１〉へ、面Ｂにおける同期状態が〈１〉から〈５６〉へ切り換わり、計３２相のクロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄの位相が全体として１分解能５７ｐｓ進み方向にシフトされる。
さらに、サンプリング番号１３〜１９にかけて累積値は０，−１，−２，−１，−１，−２，−３と変動し、サンプリング番号２０において−４までカウントダウンされて０にリセットされ、ＵＰ信号ＵＰ３０がセレクタ制御回路５３へ出力され、面Ａの回路の総合選択が１から２、面Ｂの回路の総合選択が５６から１とされる。これにより面Ａにおける同期状態が〈２〉から〈１〉へ、面Ｂにおける同期状態が〈１〉から〈５６〉へ切り換わり、計３２相のクロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄの位相が全体として１分解能５７ｐｓ遅れ方向にシフトされる。同期の場合にＳ１，Ｓ２の値を変えず、累積値を「０」に戻し、状態をリセットするなど、処理の仕方は他にもあり、これに限定されるものではない。
【０１１６】
〔８．ＣＤＲ８の効果〕
以上説明した本発明の実施の形態２のオーバーサンプリングクロックデータリカバリ回路（ＣＤＲ８）によれば、５７ｐｓの相間隔の隣接する２相のクロックＣＬＫｓＤとクロックＣＬＫｓ（ここでｓは２〜１６の偶数）のクロックエッジにより入力データの変化点を挟み込む態様でクロックの位相の遅れ・進みを検出する。そのため、８倍のオーバーサンプリングクロックリカバリと同等の追従特性を実現することができ、それにより入力データｉの変化速度によらず優れた追従性を有するクロックリカバリを実現することができる。
また、８倍のオーバーサンプリングクロックリカバリがデータ１ビットに対して８本のクロックエッジを用いるのに対し、データ１ビットに対し３本のクロックエッジを用いて、８倍のオーバーサンプリングクロックリカバリと同等の追従特性を実現することができる。
さらに、伝搬遅延時間が５７ｐｓのバッファ又はインバータを現在のＣＭＯＳプロセスで実現することは不可能であるため、従来のＣＤＲの回路構成では５７ｐｓという狭い相間隔を有する多相クロックを生成することは不可能であったが、本実施形態によれば、５７ｐｓという狭い相間隔を有する多相クロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄを、伝搬遅延時間が２００ｐｓのバッファｃ１〜ｃ８，ｄ１〜ｄ８を用いて生成することができる。
また、上述のように多相クロックの相間隔を精度良く保持したまま全体として高分解能かつサイクリックにシフトし、波形の歪み等の劣化を生じさせることなくＤＬＬにより等間隔で良質なクロックを生成することができる。
【０１１７】
実施の形態２のオーバーサンプリングクロックデータリカバリ回路は、本出願発明の一実施形態に過ぎない。例えば、バッファ（ａ１〜ａ４，ｂ１〜ｂ７，ｃ１〜ｃ８，ｄ１〜ｄ８）を単相構成としても良い。
【０１１８】
実施の形態３
次に、本発明の実施の形態３のオーバーサンプリングクロックリカバリ方法につき、図１０を参照して説明する。図１０は本発明の実施の形態３のオーバーサンプリングクロックリカバリ方法を説明するための模式的波形図である。
【０１１９】
本実施形態のオーバーサンプリングクロックリカバリ方法は、実施の形態１のオーバーサンプリングクロックリカバリ方法とは異なり、入力データｉの１ビットに対し４本の立ち上がりクロックエッジが対応する６相のクロックＣＬＫｅ，ＣＬＫｆ，ＣＬＫｇ，ＣＬＫｈ，ＣＬＫｉ，ＣＬＫｊによりサンプリングを行い、入力データｉに対するクロックのおくれ・進みを検出する。
クロックＣＬＫｅとクロックＣＬＫｉとの間隔は入力データｉの１ビットの長さに等しい。クロックＣＬＫｅ、クロックＣＬＫｇ、クロックＣＬＫｉはほぼ等間隔に配列する。同じくクロックＣＬＫｆ、クロックＣＬＫｈ、クロックＣＬＫｊはほぼ等間隔に配列する。クロックＣＬＫｅとクロックＣＬＫｆとの間隔、クロックＣＬＫｇとクロックＣＬＫｈの間隔及びクロックＣＬＫｉとクロックＣＬＫｊとの間隔は、クロックＣＬＫｆとクロックＣＬＫｇとの間隔及びクロックＣＬＫｈとクロックＣＬＫｉとの間隔より狭くする。したがって、言い換えると、図示するように比較的狭間隔の２相クロックＣＬＫｅ，ＣＬＫｆ、クロックＣＬＫｇ，ＣＬＫｈ及びクロックＣＬＫｉ，ＣＬＫｊを１組として、それら３組の２相クロックをほぼ等間隔、かつ、比較的広間隔に配列する。
クロックＣＬＫｅとクロックＣＬＫｆとの間隔、クロックＣＬＫｇとクロックＣＬＫｈの間隔及びクロックＣＬＫｉとクロックＣＬＫｊとの間隔は、ビット長の４分の１よりも狭される。ここでは、ビット長の８分の１程度にされているとする。実際のデータの取り込みに用いるクロックはクロックＣＬＫｅ及びクロックＣＬＫｉ又はクロックＣＬＫｆ及びクロックＣＬＫｊである。
【０１２０】
以上のような間隔で６相のクロックＣＬＫｅ〜ＣＬＫｊを配置した上で入力データｉのサンプリングを行う。そのサンプルデータに基づきクロックのデータに対する遅れ・進みを検出（判定）し、クロックがデータに追従するように制御することによりクロックリカバリを行う。本方法においては、クロックＣＬＫｇの立ち上がりエッジとクロックＣＬＫｈの立ち上がりエッジとの間に入力データｉの変化点が位置するようにクロックＣＬＫｅ〜ＣＬＫｊを制御すれば、自ずとクロックＣＬＫｅ、クロックＣＬＫｆ、クロックＣＬＫｉ及びクロックＣＬＫｊの立ち上がりエッジが入力データｉのビットの中央付近に同期する。クロックＣＬＫｅ〜ＣＬＫｊの位相を制御する際には、クロックＣＬＫｅ〜ＣＬＫｊの位相をその相間隔を保持したままクロックＣＬＫｇとクロックＣＬＫｈとの間隔に等しい長さを１分解能（１単位）としてシフトする。
【０１２１】
図１０（ａ１），（ａ２）に示すように、クロックＣＬＫｅ〜ＣＬＫｊによって抽出したサンプルデータが〈００１１１１〉，〈１１００００〉である場合には、クロックＣＬＫｅ〜ＣＬＫｊの位相を「進ませるべきである（ＵＰ）」と判定する。この場合、入力データｉの変化点がクロックＣＬＫｆとクロックＣＬＫｇの間にあり、入力データｉに対しクロックＣＬＫｅ〜ＣＬＫｊが遅れているためである。その判定に基づきクロックＣＬＫｅ〜ＣＬＫｊの位相を１分解能進ませる。
【０１２２】
図１０（ｂ１），（ｂ２）に示すように、クロックＣＬＫｅ〜ＣＬＫｊによって抽出したサンプルデータが〈０００１１１〉，〈１１１０００〉である場合には、クロックＣＬＫｅ〜ＣＬＫｊと入力データｉの位相は「同期している（同期）」と判定する。この場合、入力データｉの変化点がクロックＣＬＫｇとクロックＣＬＫｈの間にあり、クロックＣＬＫｅ、クロックＣＬＫｆ、クロックＣＬＫｉ及びクロックＣＬＫｊの立ち上がりエッジが入力データｉのビットの中央に同期しているためである。
【０１２３】
図１０（ｃ１），（ｃ２）に示すように、クロックＣＬＫｅ〜ＣＬＫｊによって抽出したサンプルデータが〈００００１１〉，〈１１１１００〉である場合には、クロックＣＬＫｅ〜ＣＬＫｊの位相を「遅らせるべきである（ＤＯＷＮ）」と判定する。この場合、入力データｉの変化点がクロックＣＬＫｈとクロックＣＬＫｉの間にあり、入力データｉに対しクロックＣＬＫｅ〜ＣＬＫｊが進んでいるためである。その判定に基づきクロックＣＬＫｅ〜ＣＬＫｊの位相を１分解能遅らせる。
【０１２４】
図１０（ｄ１），（ｄ２）に示すように、クロックＣＬＫｅ〜ＣＬＫｊによって抽出したサンプルデータが〈１００００１〉，〈０１１１１０〉である場合には、クロックＣＬＫｅ〜ＣＬＫｊの位相を「進ませるべきである（ＵＰ）」と判定する。この場合、入力データｉの変化点がクロックＣＬＫｅとクロックＣＬＫｆの間、及びクロックＣＬＫｉとクロックＣＬＫｊの間にある。すなわち、データの取り込みに用いるクロックＣＬＫｅ及びクロックＣＬＫｉ又はクロックＣＬＫｆ及びクロックＣＬＫｊがビット端部の値の不安定な位置にあり、クロックの位相をシフトしてこの最も不都合な状態を早急に回避する必要があるからである。
その判定に基づきクロックＣＬＫｅ〜ＣＬＫｊの位相を１分解能進ませる。ここでは、「進ませるべきである（ＵＰ）」と判定しクロックＣＬＫｅ〜ＣＬＫｊの位相を１分解能進ませることとしたが、同期状態を回復するための位相シフト量は進み方向でも遅れ方向でも変わらないので、「遅らせるべきである（ＤＯＷＮ）」と判定しクロックＣＬＫｅ〜ＣＬＫｊの位相を１分解能遅らせることとしてもよい。いずれにしてもＵＰとするか、ＤＯＷＮとするか、予め設定しておくことが好ましい。
【０１２５】
以上のようにクロックＣＬＫｅ〜ＣＬＫｊを制御することにより、実際のデータの取り込みに用いるクロックＣＬＫｅ及びクロックＣＬＫｉ又はクロックＣＬＫｆ及びクロックＣＬＫｊを入力データｉの値の安定したビットの中央付近に同期させることができる。
本方法によれば、８倍のオーバーサンプリングのように入力データの１ビット内に８本ものクロックエッジを通す必要はなく４本でよい。それにもかかわらず、クロックＣＬＫｇとクロックＣＬＫｈとの間隔は比較的狭くされているので、高い追従性を実現することができる。クロックＣＬＫｇとクロックＣＬＫｈとの間隔を１ビットの長さの８分の１に狭めれば、８倍のオーバーサンプリングと同等の追従性を得ることができる。同様に１６分の１に狭めれば、１６倍のオーバーサンプリングと同等の追従性を得ることができる。８倍、１６倍等の高倍率オーバーサンプリングの追従性が１ビット当たり４相のクロックで得られる。そのような高倍率のオーバーサンプリングの追従性を実現しつつも、位相制御するクロックの相数が１ビット当たり４相と少ないため、比較的容易にクロックを位相制御することができる。
さらに、本実施形態の方法は、実施の形態１の方法とは異なり、図１０（ｄ１）及び（ｄ２）に示したようなデータに対する遅れとも進みともとれない中間的な不都合な状態を検出することができ、かかる不都合な状態を迅速に回避することができる。例えば、この図１０（ｄ１）及び（ｄ２）示す検出結果を他の図１０（ａ１）〜（ｃ２）に示す検出結果に対して偏重した重み付け処理を行うことにより、かかる不都合な状態を迅速に回避することができる。
【０１２６】
実施の形態４
次に、本発明の実施の形態４のオーバーサンプリングクロックデータリカバリ回路（ＣＤＲ）につき、図２、図７、図１１、図１２及び表９を参照して説明する。
【０１２７】
実施の形態３においては、どのような回路構成により実現するのかについて説明しなかった。本実施形態のオーバーサンプリングクロックデータリカバリ回路（ＣＤＲ）は実施の形態３のオーバーサンプリングクロックリカバリ方法を実施する回路の一実施形態である。また、本実施形態は上述の実施の形態２と同様の条件下での実施形態として説明する。
【０１２８】
本実施形態のＣＤＲは、実施の形態２のＣＤＲと同様に図２に示す位相制御部９と、多数決回路５１と、累積カウンタ５２と、セレクタ制御回路５３とからなり、外部のＰＬＬ１０からクロックの供給を受ける。また、位相制御部９は、７段ＤＬＬ２０と、セレクタ３１と、反転切換回路３２と、８段ＤＬＬ４０とからなる。セレクタ３１、反転切換回路３２及び８段ＤＬＬ４０は面Ａ、面Ｂに同一の回路を構成した二面構成になっており、面Ａにはセレクタ３１ａ、反転切換回路３２ａ、８段ＤＬＬ４０ａが構成され、面Ｂにはセレクタ３１ｂ、反転切換回路３２ｂ、８段ＤＬＬ４０ｂが構成される。
しかし、本実施形態のＣＤＲは実施の形態２のＣＤＲとは位相比較部が異なり、図１１に示す位相比較部５４を用いる。
また、本実施形態における全体的処理の流れ、デジタル位相制御、セレクタ制御規約は実施の形態２におけるそれらと同様であが、本実施形態は実施の形態２とは異なり、３２相のクロックＣＬＫ１〜ＣＬＫ１６、ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄのすべてを用いてサンプリングする。また、本実施形態は実施の形態２とは位相比較の論理が異なり、実施の形態３のオーバーサンプリングクロックリカバリ方法に基づく論理演算が実行される。
【０１２９】
図７（ｃ）等に示すクロックＣＬＫ１Ｄを図１０を参照して説明した実施の形態３のＣＬＫｅに、同じくクロックＣＬＫ１をＣＬＫｆに、同じくクロックＣＬＫ２ＤをＣＬＫｇに、同じくクロックＣＬＫ２をＣＬＫｈに、同じくクロックＣＬＫ３ＤをＣＬＫｉに、同じくクロックＣＬＫ３をＣＬＫｊに対応させる。
このように、連続する６相のクロックＣＬＫ１Ｄ・ＣＬＫ１−ＣＬＫ２Ｄ・ＣＬＫ２−ＣＬＫ３Ｄ・ＣＬＫ３が図１０を参照して説明した実施の形態３のＣＬＫｅ・ＣＬＫｆ−ＣＬＫｇ・ＣＬＫｈ−ＣＬＫｉ・ＣＬＫｊに相当する態様で、同様に連続する各６相のクロッククロックＣＬＫ３Ｄ・ＣＬＫ３−ＣＬＫ４Ｄ・ＣＬＫ４−ＣＬＫ５Ｄ・ＣＬＫ５／ＣＬＫ５Ｄ・ＣＬＫ５−ＣＬＫ６Ｄ・ＣＬＫ６−ＣＬＫ７Ｄ・ＣＬＫ７／ＣＬＫ７Ｄ・ＣＬＫ７−ＣＬＫ８Ｄ・ＣＬＫ８−ＣＬＫ９Ｄ・ＣＬＫ９／ＣＬＫ９Ｄ・ＣＬＫ９−ＣＬＫ１０Ｄ・ＣＬＫ１０−ＣＬＫ１１Ｄ・ＣＬＫ１１／ＣＬＫ１１Ｄ・ＣＬＫ１１−ＣＬＫ１２Ｄ・ＣＬＫ１２−ＣＬＫ１３Ｄ・ＣＬＫ１３／ＣＬＫ１３Ｄ・ＣＬＫ１３−ＣＬＫ１４Ｄ・ＣＬＫ１４−ＣＬＫ１５Ｄ・ＣＬＫ１５／ＣＬＫ１５Ｄ・ＣＬＫ１５−ＣＬＫ１６Ｄ・ＣＬＫ１６−ＣＬＫ１Ｄ・ＣＬＫ１がそれぞれ実施の形態３のＣＬＫｅ・ＣＬＫｆ−ＣＬＫｇ・ＣＬＫｈ−ＣＬＫｉ・ＣＬＫｊに相当する態様で用いて、実施の形態３のオーバーサンプリングクロックリカバリ方法を実施する。すなわち、入力データの１ビットに対して４相のクロックからなり、配列に粗密を有し、その粗密の周期が入力データｉの１ビット長の２分の１に等しい多相クロックを用いる。
【０１３０】
〔位相比較部５４〕
図１１は位相比較部５４の内部構成を示すブロック図である。図１１に示すように位相比較部５４は、入力ラッチ回路５４１と、８つの位相比較器ｆ１〜ｆ８とからなる。入力ラッチ回路５４１に３２相のクロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄが入力する。入力ラッチ回路５４１はそれら３２相のクロックにより入力データｉをサンプリングし、６つずつのサンプルデータをパラレルの配置された各位相比較器ｆ１〜ｆ８それぞれ出力する。
図１２は位相比較器内部の回路を示す回路図である。図１２に示すようにクロックＣＬＫ１Ｄによりサンプリングしたサンプルデータｓｐ１Ｄ、クロックＣＬＫ１によりサンプリングしたサンプルデータｓｐ１、クロックＣＬＫ２Ｄによりサンプリングしたサンプルデータｓｐ２Ｄ、クロックＣＬＫ２によりサンプリングしたサンプルデータｓｐ２、クロックＣＬＫ３Ｄよりサンプリングしたサンプルデータｓｐ３Ｄが、クロックＣＬＫ３よりサンプリングしたサンプルデータｓｐ３が位相比較器ｆ１に入力する。
このように、連続する６相のクロックＣＬＫ１Ｄ・ＣＬＫ１−ＣＬＫ２Ｄ・ＣＬＫ２−ＣＬＫ３Ｄ・ＣＬＫ３によりサンプリングしたサンプルデータｓｐ１Ｄ・ｓｐ１−ｓｐ２Ｄ・ｓｐ２−ｓｐ３Ｄ・ｓｐ３が位相比較器ｆ１に入力する。
同様に、同様に連続する各６相のクロックＣＬＫ３Ｄ・ＣＬＫ３−ＣＬＫ４Ｄ・ＣＬＫ４−ＣＬＫ５Ｄ・ＣＬＫ５／ＣＬＫ５Ｄ・ＣＬＫ５−ＣＬＫ６Ｄ・ＣＬＫ６−ＣＬＫ７Ｄ・ＣＬＫ７／ＣＬＫ７Ｄ・ＣＬＫ７−ＣＬＫ８Ｄ・ＣＬＫ８−ＣＬＫ９Ｄ・ＣＬＫ９／ＣＬＫ９Ｄ・ＣＬＫ９−ＣＬＫ１０Ｄ・ＣＬＫ１０−ＣＬＫ１１Ｄ・ＣＬＫ１１／ＣＬＫ１１Ｄ・ＣＬＫ１１−ＣＬＫ１２Ｄ・ＣＬＫ１２−ＣＬＫ１３Ｄ・ＣＬＫ１３／ＣＬＫ１３Ｄ・ＣＬＫ１３−ＣＬＫ１４Ｄ・ＣＬＫ１４−ＣＬＫ１５Ｄ・ＣＬＫ１５／ＣＬＫ１５Ｄ・ＣＬＫ１５−ＣＬＫ１６Ｄ・ＣＬＫ１６−ＣＬＫ１Ｄ・ＣＬＫ１によりサンプリングしたサンプリングしたサンプルデータｓｐ３Ｄ・ｓｐ３−ｓｐ４Ｄ・ｓｐ４−ｓｐ５Ｄ・ｓｐ５／ｓｐ５Ｄ・ｓｐ５−ｓｐ６Ｄ・ｓｐ６−ｓｐ７Ｄ・ｓｐ７／ｓｐ７Ｄ・ｓｐ７−ｓｐ８Ｄ・ｓｐ８−ｓｐ９Ｄ・ｓｐ９／ｓｐ９Ｄ・ｓｐ９−ｓｐ１０Ｄ・ｓｐ１０−ｓｐ１１Ｄ・ｓｐ１１／ｓｐ１１Ｄ・ｓｐ１１−ｓｐ１２Ｄ・ｓｐ１２−ｓｐ１３Ｄ・ｓｐ１３／ｓｐ１３Ｄ・ｓｐ１３−ｓｐ１４Ｄ・ｓｐ１４−ｓｐ１５Ｄ・ｓｐ１５／ｓｐ１５Ｄ・ｓｐ１５−ｓｐ１６Ｄ・ｓｐ１６−ｓｐ１Ｄ・ｓｐ１がそれぞれ位相比較器ｆ２〜ｆ８に入力する。
【０１３１】
〔位相比較の論理〕
各位相比較器ｆ１〜ｆ８は、それぞれこれら４つのサンプルデータを入力とし、ＵＰ信号ＵＰ１〜８／同期信号ＳＹ１〜８／ＤＯＷＮ信号ＤＮ１〜８を出力とする。
【０１３２】
位相比較器ｆ１〜ｆ８は同一の構成であるため、位相比較器ｆ１を代表として説明する。
図９に示すように、位相比較器ｆ１の回路構成は、６つのＥｘ−ＯＲゲートｆ１−ｘ１，ｆ１−ｙ１，ｆ１−ｚ１，ｆ１−ｘ２，ｆ１−ｙ２，ｆ１−ｚ２と、それらの出力を受ける４つのＡＮＤゲートｆ１−ｍ１，ｆ１−ｎ１，ｆ１−ｍ２，ｆ１−ｎ２と、さらにそれらの出力を受ける４つのＡＮＤゲートｆ１−ｐ，ｆ１−ｑ，ｆ１−ｒ，ｆ１−ｓと、ＯＲゲートｆ１−ｔとからなり、その接続は図１２に開示するとおりとなる。最終段のＯＲゲートｆ１−ｔがＵＰ信号ＵＰ１を、３段目のＡＮＤゲートｆ１−ｑが同期信号ＳＹ１を、ＡＮＤゲートｆ１−ｒがＤＯＷＮ信号ＤＮ１をそれぞれ出力する。
【０１３３】
【表９】
0004526194.tif 000014
【０１３４】
実施の形態３のオーバーサンプリングクロックリカバリ方法を実施するには、図１０を参照して説明したことからも分かるように位相比較器ｆ１が表９に示す真理表に従った論理演算を行えばよい。
表９の真理表に対応する論理式は以下の通りである。
【０１３５】
【式５】
0004526194.tif 000015
【００１３６】
一方、図９に示す位相比較器ｆ１の回路構成から以下に示すように論理式が導かれる。
【０１３７】
【式６】
0004526194.tif 000016
0004526194.tif 000017
0004526194.tif 000018
【０１３８】
【式７】
0004526194.tif 000019
0004526194.tif 000020
【０１３９】
【式８】
0004526194.tif 000021
0004526194.tif 000022
【０１４０】
式６、式７、式８の解のうち式５と共通しない項のような入力信号パターンは、データ信号の性質上生じ得ないので、工学的には問題とならない。
したがって、図１２に示す位相比較器ｆ１〜ｆ８により、実施の形態３のオーバーサンプリングクロックリカバリ方法に基づいたＵＰ信号ＵＰ１〜８／同期信号ＳＹ１〜８／ＤＯＷＮ信号ＤＮ１〜８を出力することができ、入力データｉに対するクロックの遅れ・進みを判定することができる。
この８つのＵＰ信号ＵＰ１／同期信号ＳＹ１／ＤＯＷＮ信号ＤＮ１〜ＵＰ信号ＵＰ８／同期信号ＳＹ８／ＤＯＷＮ信号ＤＮ８は、上述のように多数決回路５１により多数決をとられ、ＵＰ信号ＵＰ２０又はＤＯＷＮ信号ＤＮ２０として出力される。続いて上述のように累積カウンタ５２、セレクタ制御回路５３による処理が成される。
【０１４１】
以上の実施の形態に対して、入力データの１ビットに対して４相以上又は５相以上のクロックとするには、以上の実施の形態における面Ａ、面Ｂ以外に、それらと同一の回路構成を増設し、１分解能ずつずらした制御を行う必要がある。
【０１４２】
【発明の効果】
上述のように本発明は、データの速度変化に十分に追従する高い追従性を、比較的少ない相数のクロックで実現することができ、その結果、さらなるデータ伝送の高速化への対応を可能にするという効果がある。
また本発明は、入力データの１ビットに対して４相以上のクロックを用いて、データ読み取りエラーを発生させるようなクロックエッジとビット中央とがずれた不都合な状態を積極的に回避することができるという効果がある。
また本発明は、３つのＤＬＬにより多相クロックを生成し位相制御することとしたので、ＤＬＬを構成するバッファ（又はインバータ）の伝搬遅延時間よりも狭い相間隔を一部に有する不均等の多相クロックを生成することができるという利点がある。
さらに本発明は、サンプリングに用いる多相クロックを、その相間隔を精度良く保持したまま全体として高分解能かつサイクリックにシフトし、かつ、ＤＬＬにより良質なクロックを位相比較部に供給することができるという効果がある。
【０１４３】
以下に従来の方法及び本発明の方法について、入力データの変化速度と追従速度とを比較し、その結果に沿って従来技術に比較した本発明の有利な効果につき説明する。
【０１４４】
〔１．変化速度及び追従速度の算出〕
以下は、ジッタののった入力データの最大の変化速度と、２倍、３倍、４倍、８倍の従来のオーバーサンプリングクロックリカバリ、及び本発明のオーバーサンプリングクロックリカバリの追従速度とを比較することにより各方法の追従性を見積もろうとするものである。対象とする入力データのデータ速度は２．５〔Ｇｂｐｓ〕とする。
〔１−１．入力データの変化速度〕
まず、入力データの変化速度を求める。データ速度の周波数が２００〔ｐｐｍ〕のオフセットを持ってずれており、さらに、以下のように入力データにジッタによる周波数変調がかかった場合につき考察する。
【０１４５】
入力データとして「０１０１０１０１・・・」とデータ列に異符号が交互に配列する変化点の最密なパターンを想定する。その場合、入力データは正弦波に近似でき、入力データの周波数をｆｃとすると、入力データの時刻ｔにおける位相θ１（ｔ）は、
θ１（ｔ）＝２π・ｆｃ・ｔ〔ｒａｄ〕・・・・・・・・・・・・・・・（１）
と表される。
一方、ジッタののった入力データは周波数変調波として取り扱うことができる。そこで、ジッタ周波数ｆｓ、変調指数ｍｄｉの周波数変調がかかった入力データの時刻ｔにおける位相θ２（ｔ）は、
θ２（ｔ）＝２π・ｆｃ・ｔ＋ｍｄｉ・ｓｉｎ（２π・ｆｓ・ｔ）〔ｒａｄ〕・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（２）
と表される。
このとき、
θ３（ｔ）＝ｍｄｉ・ｓｉｎ（２π・ｆｓ・ｔ）〔ｒａｄ〕・・・・・・（３）
は、ジッタに原因する変調成分である。
【０１４６】
【表１０】
0004526194.tif 000023
【０１４７】
表１０に、式（１）、式（２）、式（３）のグラフを示した。縦軸が位相の回転角度（ｒａｄ）、横軸が時間ｔである。
ジッタののった入力データ（式（２））の、本来のジッタののっていない入力データ（式（１））に対する位相の遅れ・進みは、同一位相に到達する時間の差によって評価することができる。ジッタののった入力データ（式（２））とジッタののっていない入力データ（式（１））との同一位相に到達する時間の差は、表１０のグラフに示すように振動し、この時間差の最大値と最小値との差は、ジッタの大きさ、すなわち、ジッタによるデータ到達時間（データ速度）の振幅に相当する。このジッタによるデータ到達時間の振幅をαとすると、データ到達時間の時間差の最大及び最小の絶対値はα／２となる。表１０にこれを書き加えた。
データ到達時間の時間差が最大、すなわち、α／２となる位相におけるジッタののっていない入力データ（式（１））の時間をｔ１、ジッタののった入力データ（式（２））の時間をｔ２とすると、次式が成り立つ。
２（ｔ１ーｔ２）＝α・・・・・・・・・・・・・・・・・・・・・・・（４）
また、表１０のグラフを参照して、時間ｔ２における曲線θ２（ｔ）の傾きは、直線θ１（ｔ）の傾き、すなわち、２π・ｆｃに等しい。
なぜなら、表１０に示すような直角三角形６１の斜辺が最大であるときその高さは最大であり、その高さとは曲線θ２（ｔ）上の点と直線θ１（ｔ）との距離にほかならない。曲線θ２（ｔ）上の点と直線θ１（ｔ）との距離が最大となるとき、その点における曲線θ２（ｔ）の接線６２と、直線θ１（ｔ）とは平行になるからである。
したがって、時間ｔ２におけるθ２（ｔ）の変化率と、時間ｔ１におけるθ１（ｔ）の変化率は等しいから、式（１）（２）より、
２π・ｆｃ＋ｍｄｉ・２π・ｆｓ・ｓｉｎ（２π・ｆｓ・ｔ２）＝２π・ｆｃ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（５）
式（５）を解いて、
ｔ２＝１／４ｆｓ・・・・・・・・・・・・・・・・・・・・・・・・・（６）
データ到達時間の時間差が最大となる位相は式（２）に式（６）を代入して、θ２（ｔ２）＝（πｆｃ／２ｆｓ）＋ｍｄｉ・・・・・・・・・・・・・（７）
となる。θ１（ｔ１）＝θ２（ｔ２）であるから、式（１）、式（７）より、
２π・ｆｃ・ｔ１＝（πｆｃ／２ｆｓ）＋ｍｄｉ・・・・・・・・・・・（８）
式（８）を解いて、
ｔ１＝（１／４ｆｓ）＋（ｍｄｉ／２πｆｃ）・・・・・・・・・・・・（９）
となる。
式（４）に式（６）、式（９）を代入すると、
（ｍｄｉ／πｆｃ）＝α・・・・・・・・・・・・・・・・・・・・・（１０）
【０１４８】
ここで、単位を導入する。時間ｔの単位は〔ｓｅｃ〕、αの単位は〔ＵＩ〕とする。〔ＵＩ（Unit Interval）〕は、データ１ビットの長さ（時間）を一単位とするものである。データ１ビットの長さ（時間）は周期１／ｆｃの２分の１すなわち、半周期に等しいので、
１〔ＵＩ〕＝１／２ｆｃ〔ｓｅｃ〕・・・・・・・・・・・・・・・・（１１）
式（１０）に単位を与えると、
（ｍｄｉ／πｆｃ）〔ｓｅｃ〕＝α〔ＵＩ〕・・・・・・・・・・・・（１２）
式（１１）より、
（ｍｄｉ／πｆｃ）〔ｓｅｃ〕＝α／２ｆｃ〔ｓｅｃ〕・・・・・・・（１３）
となる。式（１３）を変調指数ｍｄｉについて解くと、
ｍｄｉ＝απ／２〔ｒａｄ〕・・・・・・・・・・・・・・・・・・・（１４）
となる。
式（１４）を式（２）に代入すると、
θ２（ｔ）＝２π・ｆｃ・ｔ＋（απ／２）・ｓｉｎ（２π・ｆｓ・ｔ）〔ｒａｄ〕・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（１５）
ここで、１〔ＵＩ〕＝Ｔ〔ｓｅｃ〕・・・・・・・・・・・・・・・（１６）
とすると、π〔ｒａｄ〕＝Ｔ〔ｓｅｃ〕・・・・・・・・・・・・・・（１７）
ここで、Ｔはデータ１ビットの長さ（時間）であり、１／２ｆｃに等しい。
式（１５）、式（１７）より、
θ２（ｔ）＝２ｆｃ・ｔ・Ｔ＋（αＴ／２）・ｓｉｎ（２π・ｆｓ・ｔ）〔ｓｅｃ〕・・・・・・・・・・・・・・・・・・・・・・・・・・・（１８）
同様にして式（１）、式（１７）より、
θ１（ｔ）＝２Ｔ・ｆｃ・ｔ〔ｓｅｃ〕・・・・・・・・・・・・・・（１９）
式（１８）、式（１９）より
θ２（ｔ）−θ１（ｔ）＝（αＴ／２）・ｓｉｎ（２π・ｆｓ・ｔ）〔ｓｅｃ〕・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（２０）
式（２０）をｔで微分して、
ｄ｛θ２（ｔ）−θ１（ｔ）｝／ｄｔ＝（αＴ／２）・２π・ｆｓ・ｃｏｓ（２π・ｆｓ・ｔ）〔ｓｅｃ／ｓｅｃ〕・・・・・・・・・・・・・・・・（２１）
となる。
式（２１）はジッタののった入力データθ２（ｔ）のジッタののっていない入力データθ１（ｔ）に対する相対速度を表す。この相対速度はジッタによる入力データの変化速度を表す。
表１０のグラフを参照すると、ｔ＝０のとき、ジッタによる入力データのエッジ変化速度は最大であり、この最大値をｒ１とすると、式（２１）にｔ＝０を代入して、
ｒ１＝αＴπｆｓ〔ｓｅｃ／ｓｅｃ〕・・・・・・・・・・・・・・・（２２）
となる。
【０１４９】
次に、データ速度２．５〔Ｇｂｐｓ〕、ジッタ周波数ｆｓ＝１００〔ｋＨｚ〕、ジッタによる振幅α＝１．５〔ＵＩ〕の条件における、ジッタによる入力データの変化速度の最大値ｒ１を求める。
データ速度が２．５〔Ｇｂｐｓ〕の場合、ｆｃ＝１．２５〔ＧＨｚ〕であり、式（１１）、式（１６）よりＴ＝１／２ｆｃ〔ｓｅｃ〕であるから、
Ｔ＝１／２．５＝４００〔ｐｓｅｃ〕
したがって、式（２２）にα＝１．５〔ＵＩ〕、Ｔ＝４００〔ｐｓｅｃ〕、ｆｓ＝１００〔ｋＨｚ〕を代入して計算すると、ジッタによる入力データの変化速度の最大値ｒ１は、
ｒ１＝１．５×４００×１０−１２×１００×１０３×３．１４１５９２
∴ｒ１＝０．０００１９〔ｓｅｃ／ｓｅｃ〕・・・・・・・・・・・・（２３）
次に、データ速度の周波数オフセットによる入力データの変化速度値ｒ２を求める。
入力データが、＋２００〔ｐｐｍ〕のオフセットを持っているとすると、
ｒ２＝１×２００×１０−６＝０．０００２〔ｓｅｃ／ｓｅｃ〕・・・・（２４）
となる。
入力データの変化速度（の最大値）ｒｍａｘは、式（２３）、式（２４）より、
ｒｍａｘ＝ｒ１＋ｒ２＝０．０００３９〔ｓｅｃ／ｓｅｃ〕・・・・・（２５）
となる。
同様にして、α＝５〔ＵＩ〕、α＝１０〔ＵＩ〕、α＝５０〔ＵＩ〕、α＝１００〔ＵＩ〕とする場合の入力データの変化速度ｒｍａｘを求め、これをまとめた表を表１１（ａ）に示す。
【０１５０】
【表１１】
0004526194.tif 000024
【０１５１】
〔１−２．オーバーサンプリングクロックリカバリの追従速度〕
オーバーサンプリングクロックリカバリの追従速度は、位相制御の分解能を、応答時間で除した値である。すなわち、
（追従速度）＝（分解能）／（応答時間）・・・・・・・・・・・・・（２６）
である。ここで、分解能はクロックを１回にシフトする量であり、応答時間は、１回シフトされた直後から入力データに対する遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信号）のいずれか一方が連続して検出される場合にクロックをシフトすべきと判定するまでにかかる時間である。
【０１５２】
〔１−３．２倍のデジタル型オーバーサンプリングクロックリカバリの追従速度〕
次に、２倍のデジタル型オーバーサンプリングクロックリカバリの追従速度を求める。
２倍のデジタル型オーバーサンプリングクロックリカバリの場合、分解能を２５〔ｐｓｅｃ〕、５０〔ｐｓｅｃ〕のそれぞれにつき、ＡＣＲフィルタの応答時間を２０〔ｎｓｅｃ〕、４０〔ｎｓｅｃ〕とする４パターンについて、式（２６）より計算し、計算結果を表１１（ｃ）にまとめた。
【０１５３】
〔１−４．８倍のオーバーサンプリングクロックリカバリの追従速度〕
次に８倍のオーバーサンプリングクロックリカバリの追従速度を求める。
８倍のオーバーサンプリングクロックリカバリの場合、データ１ビット（４００〔ｐｓｅｃ〕）の範囲内に８相のクロックエッジが配列するので、その分解能は、
４００〔ｐｓｅｃ〕／８＝５０〔ｐｓｅｃ〕・・・・・・・・・・（２７−１）
である。一方、１回の遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信号）の検出に対する重み付けを０．２５とする。したがって、４回の遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信号）の検出で応答することとなり、時間にして、
４００〔ｐｓｅｃ〕×４＝１６００〔ｐｓｅｃ〕・・・・・・・・（２８−１）
となる。
また、遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信号）が検出し始める前に、入力データが遅れ方向に又は進み方向に移動し、その変化点が、あるクロックエッジを通過してから、さらに隣のクロックエッジを通過するまでに時間がかかる。この時間はジッタによる入力データの変化速度によって１相間隔（Ｔ／８＝５０〔ｐｓｅｃ〕）を移動するのにかかる時間に相当する。
したがって、この１相間隔の移動時間をｔ３とすると、式（２０）より、
Ｔ／８＝（αＴ／２）・ｓｉｎ（２π・ｆｓ・ｔ３）・・・・・・（２９−１）
となる。式（２９−１）にＴ＝４００〔ｐｓｅｃ〕を代入して変形すると、
ｔ３＝｛ｓｉｎ−１（１／４α）｝／２πｆｓ・・・・・・・・・・（３０−１）
となる。式（３０−１）にｆｓ＝１００〔ｋＨｚ〕、α＝１．５〔ＵＩ〕を代入して、
ｔ３＝０．２６７〔μｓｅｃ〕・・・・・・・・・・・・・・・・（３１−１）
となる。
８倍のオーバーサンプリングクロックリカバリの応答時間は、値（２８−１）、値（３１−１）より、
１６００〔ｐｓｅｃ〕＋０．２６７〔μｓｅｃ〕＝０．２６８６〔μｓｅｃ〕・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（３２−１）
となる。
したがって、式（２６）、値（２７−１）、値（３２−１）より、８倍のオーバーサンプリングクロックリカバリの追従速度は、
５０〔ｐｓｅｃ〕／０．２６８６〔μｓｅｃ〕＝０．０００１８６〔ｓｅｃ／ｓｅｃ〕となる。
同様にして、α＝５〔ＵＩ〕，α＝１０〔ＵＩ〕，α＝５０〔ＵＩ〕，α＝１００〔ＵＩ〕の各場合について応答時間を求め、さらに、追従速度を、式（２６）より求め、計算結果を表１１（ｂ１）にまとめた。
【０１５４】
〔１−５．４倍のオーバーサンプリングクロックリカバリの追従速度〕
次に、４倍のオーバーサンプリングクロックリカバリの追従速度を求める。
４倍のオーバーサンプリングクロックリカバリについても分解能を、
５０〔ｐｓｅｃ〕・・・・・・・・・・・・・・・・・・・・・・（２７−２）
とする。一方、１回の遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信号）の検出に対する重み付けを０．２５とする。したがって、４回の遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信号）の検出で応答することとなり、時間にして、
４００〔ｐｓｅｃ〕×４＝１６００〔ｐｓｅｃ〕・・・・・・・・（２８−２）
となる。
また、遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信号）が検出し始める前に、入力データが遅れ方向に又は進み方向に移動し、その変化点が、あるクロックエッジを通過してから、さらに隣のクロックエッジを通過するまでに時間がかかる。この時間はジッタによる入力データの変化速度によって１相間隔（Ｔ／４＝１００〔ｐｓｅｃ〕）を移動するのにかかる時間に相当する。
したがって、この１相間隔の移動時間をｔ４とすると、式（２０）より、
Ｔ／４＝（αＴ／２）・ｓｉｎ（２π・ｆｓ・ｔ４）・・・・・・（２９−２）となる。式（２９−２）にＴ＝４００〔ｐｓｅｃ〕を代入して変形すると、
ｔ４＝｛ｓｉｎ−１（１／２α）｝／２πｆｓ・・・・・・・・・・（３０−２）
となる。式（３０−２）にｆｓ＝１００〔ｋＨｚ〕、α＝１．５〔ＵＩ〕を代入して、
ｔ４＝０．５４１〔μｓｅｃ〕・・・・・・・・・・・・・・・・（３１−２）
となる。
４倍のオーバーサンプリングクロックリカバリの応答時間は、値（２８−２）、値（３１−２）より、
１６００〔ｐｓｅｃ〕＋０．５４１〔μｓｅｃ〕＝０．５４２６〔μｓｅｃ〕・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（３２−２）
となる。
したがって、式（２６）、値（２７−２）、値（３２−２）より、４倍のオーバーサンプリングクロックリカバリの追従速度は、
５０〔ｐｓｅｃ〕／０．５４２６〔μｓｅｃ〕＝０．００００９２〔ｓｅｃ／ｓｅｃ〕となる。
同様にして、α＝５〔ＵＩ〕，α＝１０〔ＵＩ〕，α＝５０〔ＵＩ〕，α＝１００〔ＵＩ〕の各場合について応答時間を求め、さらに、追従速度を、式（２６）より求め、計算結果を表１１（ｂ２）にまとめた。
【０１５５】
〔１−６．３倍のオーバーサンプリングクロックリカバリの追従速度〕
次に、３倍のオーバーサンプリングクロックリカバリの追従速度を求める。
３倍のオーバーサンプリングクロックリカバリについても分解能を、
５０〔ｐｓｅｃ〕・・・・・・・・・・・・・・・・・・・・・・（２７−３）
とする。一方、１回の遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信号）の検出に対する重み付けを０．２５とする。したがって、４回の遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信号）の検出で応答することとなり、時間にして、
４００〔ｐｓｅｃ〕×４＝１６００〔ｐｓｅｃ〕・・・・・・・・（２８−３）
となる。
また、遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信号）が検出し始める前に、入力データが遅れ方向に又は進み方向に移動し、その変化点が、あるクロックエッジを通過してから、さらに隣のクロックエッジを通過するまでに時間がかかる。この時間はジッタによる入力データの変化速度によって１相間隔（Ｔ／３≒１３３．３３〔ｐｓｅｃ〕）を移動するのにかかる時間に相当する。
したがって、この１相間隔の移動時間をｔ５とすると、式（２０）より、
Ｔ／３＝（αＴ／２）・ｓｉｎ（２π・ｆｓ・ｔ５）・・・・・・（２９−３）
となる。式（２９−３）にＴ＝４００〔ｐｓｅｃ〕を代入して変形すると、
ｔ５＝｛ｓｉｎ−１（２／３α）｝／２πｆｓ・・・・・・・・・・（３０−３）
となる。式（３０−３）にｆｓ＝１００〔ｋＨｚ〕、α＝１．５〔ＵＩ〕を代入して、
ｔ５＝０．７３〔μｓｅｃ〕・・・・・・・・・・・・・・・・・（３１−３）
となる。
３倍のオーバーサンプリングクロックリカバリの応答時間は、値（２８−３）、値（３１−３）より、
１６００〔ｐｓｅｃ〕＋０．７３〔μｓｅｃ〕＝０．７３１６〔μｓｅｃ〕・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（３２−３）
となる。
したがって、式（２６）、値（２７−３）、値（３２−３）より、３倍のオーバーサンプリングクロックリカバリの追従速度は、
５０〔ｐｓｅｃ〕／０．７３１６〔μｓｅｃ〕＝０．００００６８〔ｓｅｃ／ｓｅｃ〕となる。
同様にして、α＝５〔ＵＩ〕，α＝１０〔ＵＩ〕，α＝５０〔ＵＩ〕，α＝１００〔ＵＩ〕の各場合について応答時間を求め、さらに、追従速度を、式（２６）より求め、計算結果を表１１（ｂ３）にまとめた。
【０１５６】
〔１−７．本発明の実施の形態のオーバーサンプリングクロックリカバリの追従速度〕
次に、本発明の実施の形態のオーバーサンプリングクロックリカバリの追従速度を求める。
本発明上記実施形態のオーバーサンプリングクロックリカバリの場合、データ１ビット（４００〔ｐｓｅｃ〕）の範囲内に３相又は４相のクロックエッジが配列し、少なくともそのうち２相が狭まった相間隔を形成する。分解能（１相間隔）は以下のように計算できる。
（４００〔ｐｓｅｃ〕×８／７）−（４００〔ｐｓｅｃ〕×８／７）＝４００／７≒５７．１〔ｐｓｅｃ〕・・・・・・・・・・・・・・・・・・（２７−４）
一方、１回の遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信号）の検出に対する重み付けを０．２５とする。したがって、４回の遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信号）の検出で応答することとなり、時間にして、
４００〔ｐｓｅｃ〕×４＝１６００〔ｐｓｅｃ〕・・・・・・・・（２８−４）
となる。
また、遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信号）が検出し始める前に、入力データが遅れ方向に又は進み方向に移動し、その変化点が、あるクロックエッジを通過してから、さらに隣のクロックエッジを通過するまでに時間がかかる。この時間はジッタによる入力データの変化速度によって１相間隔（４００／７〔ｐｓｅｃ〕）を移動するのにかかる時間に相当する。
したがって、この１相間隔の移動時間をｔ６とすると、式（２０）より、
Ｔ／７＝（αＴ／２）・ｓｉｎ（２π・ｆｓ・ｔ６）・・・・・・（２９−４）
となる。式（２９−４）にＴ＝４００〔ｐｓｅｃ〕を代入して変形すると、
ｔ６＝｛ｓｉｎ−１（２／７α）｝／２πｆｓ・・・・・・・・・・（３０−４）
となる。式（３０−４）にｆｓ＝１００〔ｋＨｚ〕、α＝１．５〔ＵＩ〕を代入して、
ｔ６＝０．３０３〔μｓｅｃ〕・・・・・・・・・・・・・・・・（３１−４）
となる。
本発明上記実施形態のオーバーサンプリングクロックリカバリの応答時間は、値（２８−４）、値（３１−４）より、
１６００〔ｐｓｅｃ〕＋０．３０３〔μｓｅｃ〕＝０．３０４６〔μｓｅｃ〕・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（３２−４）
となる。
したがって、式（２６）、値（２７−４）、値（３２−４）より、本発明上記実施形態のオーバーサンプリングクロックリカバリの追従速度は、
５７．１〔ｐｓｅｃ〕／０．３０４６〔μｓｅｃ〕＝０．０００１９〔ｓｅｃ／ｓｅｃ〕となる。
同様にして、α＝５〔ＵＩ〕，α＝１０〔ＵＩ〕，α＝５０〔ＵＩ〕，α＝１００〔ＵＩ〕の各場合について応答時間を求め、さらに、追従速度を、式（２６）より求め、計算結果を表１１（ｂ４）にまとめた。
【０１５７】
【表１２】
0004526194.tif 000025
【０１５８】
【表１３】
0004526194.tif 000026
【０１５９】
〔２．従来技術に比較した有利な効果〕
表１１に示したジッタの大きさαと、入力データの変化速度又は各クロックリカバリの追従速度との関係を示すグラフを表１２に示した。
また、表１１に示したジッタの大きさαと、各クロックリカバリの応答時間との関係を示すグラフを表１３に示した。
【０１６０】
表１２のグラフに示すように、ジッタの大きさαのが大きくなるほど、入力データの変化速度は速くなる。
表１２のグラフにおいて、入力データの変化速度にクロックの追従速度が下回る場合には、その落差が大きくなるほどクロックは入力データに追従できない傾向となり、追従性が低下する。一方、入力データの変化速度にクロックの追従速度が上回る場合には、その落差が大きくなるほどクロックは入力データの変化に対して過剰にシフトされ、却って入力データに追従することはできない傾向が強まり、追従性が低下する。
すなわち、常に入力データの変化速度と同等の追従速度で追従することが最も追従性が良いこととなる。グラフで言えば、入力データの変化速度のグラフに近接して沿うような追従速度のグラフを呈するオーバーサンプリングクロックリカバリが最適である。
【０１６１】
２倍のデジタル型オーバーサンプリングクロックリカバリでは、クロックの追従速度は、ジッタの大小、入力データの変化速度の大小によらず一定である。したがって、表１２のグラフに示すようにジッタの比較的大きい領域（１０〜１００〔ＵＩ〕程度）若しくは比較的小さい領域（１．５〜１０〔ＵＩ〕程度）又はその双方において、追従性が著しく低下するおそれがある。
３倍、４倍のオーバーサンプリングクロックリカバリでは、クロックの追従速度は、ジッタの大小、入力データの変化速度の大小によって変化するが、表１２のグラフに示すようにジッタの比較的大きい領域（１０〜１００〔ＵＩ〕程度）において、十分な追従速度が得られず追従性が著しく低下するおそれがある。
８倍及び本発明上記実施形態のオーバーサンプリングクロックリカバリでは、クロックの追従速度は、ジッタの大小、入力データの変化速度の大小によって変化し、最も入力データの変化速度のグラフに近接して沿うような追従速度のグラフを呈する。したがって、ジッタの大小によらず必要十分な追従速度が得られ高い追従性を有する。
なお、３倍、４倍、８倍及び本発明上記実施形態のオーバーサンプリングクロックリカバリがジッタが大きくなるに従って追従速度が速くなるのは、表１３のグラフに示すようにジッタが大きくなるに従って応答時間が短くなるからである。
【０１６２】
したがって、本発明上記実施形態のオーバーサンプリングクロックリカバリによれば、データ１ビット当たり８相のクロックによってサンプリングする８倍のオーバーサンプリングクロックリカバリと同等の高い追従性を、データ１ビット当たり３相又は４相という少ない相数で実現することができるという従来技術に比較した有利な効果を有する。
すなわち本発明は、データの速度変化に十分に追従する高い追従性を、比較的少ない相数のクロックで実現することができるという従来技術に比較した有利な効果を有する。
【図面の簡単な説明】
【図１】  本発明の実施の形態１のオーバーサンプリングクロックリカバリ法を説明するための模式的波形図である。
【図２】  本発明の実施の形態２のオーバーサンプリングクロックリカバリ回路の全体構成を示すブロック回路図である。
【図３】  本発明の実施の形態２におけるクロックエッジの位置関係を示す模式的波形図であり、（ａ）は３１２．５ＭＨｚのクロックの波形図、（ｂ）は１４相の多相クロックＣＫ１〜ＣＫ１４の立ち上がりエッジを描いた波形図、（ｃ）は１６相の多相クロックＣＬＫ１〜ＣＬＫ１６の立ち上がりエッジを描いた波形図である。
【図４】  本発明の実施の形態２におけるＰＬＬ１０及び７段ＤＬＬ２０を示す回路図である。
【図５】  図２における面Ａに構成されるセレクタ３１ａ、反転切換回路３２ａ及び８段ＤＬＬ４０ａを示す回路図である。
【図６】  図２における面Ｂに構成されるセレクタ３１ｂ、反転切換回路３２ｂ及び８段ＤＬＬ４０ｂを示す回路図である。
【図７】  本発明の実施形態における入力データｉと立ち上がりクロックエッジの位置関係を示す模式的波形図である。
【図８】  本発明の実施の形態２における位相比較部５０の内部構成を示すブロック図である。
【図９】  本発明の実施の形態２における位相比較器内部の回路を示す回路図である。
【図１０】本発明の実施の形態３のオーバーサンプリングクロックリカバリ方法を説明するための模式的波形図である。
【図１１】本発明の実施の形態４における位相比較部５４の内部構成を示すブロック図である。
【図１２】本発明の実施の形態４における位相比較器内部の回路を示す回路図である。
【図１３】（ａ）は、従来の８倍のオーバーサンプリングにおけるデータ波形とクロックエッジの模式的波形図である。（ｂ）は、従来の２倍のオーバーサンプリングにおけるデータ波形とクロックエッジの模式的波形図である。
【図１】
0004526194.tif 000027
【図２】
0004526194.tif 000028
【図３】
0004526194.tif 000029
【図４】
0004526194.tif 000030
【図５】
0004526194.tif 000031
【図６】
0004526194.tif 000032
【図７】
0004526194.tif 000033
【図８】
0004526194.tif 000034
【図９】
0004526194.tif 000035
【図１０】
0004526194.tif 000036
【図１１】
0004526194.tif 000037
【図１２】
0004526194.tif 000038
【図１３】
0004526194.tif 000039