(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成されたＮ型半導体層と、前記Ｎ型半導体層上に形成された第１ゲート絶縁層と、前記第１ゲート絶縁層上に形成され、膜厚が１ｎｍ以上５ｎｍ以下でありＴａの炭化物を有する第１下層ゲート電極と、前記第１下層ゲート電極上に形成され、真空仕事関数が４．６ｅＶ以上５．２ｅＶ以下の金属珪化物を有する第１上層ゲート電極とを有するＰチャネルＭＩＳトランジスタと、
前記基板に形成されたＰ型半導体層と、前記Ｐ型半導体層上に形成された第２ゲート絶縁層と、前記第２ゲート絶縁層上に形成され、膜厚が１ｎｍ以上５ｎｍ以下でありＴａの炭化物を有する第２下層ゲート電極と、前記第２下層ゲート電極上に形成され、真空仕事関数が４．０ｅＶ以上４．５ｅＶ以下の金属珪化物を有する第２上層ゲート電極とを有するＮチャネルＭＩＳトランジスタと、を具備することを特徴とする半導体装置。
【請求項２】
前記真空仕事関数が４．６ｅＶ以上５．２ｅＶ以下の金属珪化物は、Ｐｔ・Ｉｒ・Ｐｄ・Ｒｕ・Ｏｓ・Ｒｅからなる群から選ばれる金属の金属珪化物であり、
前記真空仕事関数が４．０ｅＶ以上４．５ｅＶ以下の金属珪化物は、Ｔｉ・Ｚｒ・Ｈｆ・Ｎｂ・希土類元素からなる群から選ばれる金属の金属珪化物であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板と、
前記基板に形成されたＮ型半導体層と、前記Ｎ型半導体層上に形成された第１ゲート絶縁層と、前記第１ゲート絶縁層上に形成され、膜厚が１ｎｍ以上５ｎｍ以下でありＴａの炭化物を有する第１下層ゲート電極と、前記第１下層ゲート電極上に形成され、真空仕事関数が４．５５ｅＶ以上４．７５ｅＶ以下の金属珪化物を有する第１上層ゲート電極とを有するＰチャネルＭＩＳトランジスタと、
前記基板に形成されたＰ型半導体層と、前記Ｐ型半導体層上に形成された第２ゲート絶縁層と、前記第２ゲート絶縁層上に形成され、膜厚が１ｎｍ以上５ｎｍ以下でありＴａの炭化物を有する第２下層ゲート電極と、前記第２下層ゲート電極上に形成され、真空仕事関数が４．５５ｅＶ以上４．７５ｅＶ以下の金属珪化物を有する第２上層ゲート電極とを有するＮチャネルＭＩＳトランジスタと、を具備することを特徴とする半導体装置。
【請求項４】
前記真空仕事関数が４．５５ｅＶ以上４．７５ｅＶ以下の金属珪化物は、Ｎｉ、Ｃｏ、Ｗ、Ｔａからなる群から選ばれる金属の金属珪化物であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記Ｔａの炭化物は、Ｔａに対するＣの組成比（Ｃ／Ｔａ）が１.５以上であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記Ｔａの炭化物は、非晶質、あるいは非晶質の母相とＴａＣが析出している相とに相分離している構造であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１および第２下層ゲート電極は、２０原子％以上３０原子％以下の酸素を含むことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１および第２ゲート絶縁層は、高誘電体酸化物を有することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるMOSFET（Metal-Oxide-Semiconductor  Field  Effect  Transistor），CMOSFET（Complementaly  MOSFET）等の半導体素子の高性能化が必要である。素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化が困難な状況にある。
【０００３】
例えば、シリコンを用いたゲート電極について、素子動作速度の増加に伴うゲート寄生抵抗の顕在化、絶縁膜界面におけるキャリア空乏化による実効的絶縁膜容量低下、添加不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどの問題が指摘されている。これらの問題を解決するために、メタルゲート材料が提案されている。
【０００４】
しかしながら、メタルゲート技術では、従来のシリコンゲート技術のプロセスフローをそのまま踏襲してＣＭＯＳＦＥＴを形成することが極めて困難であった。
【０００５】
従来のシリコンゲート技術では、ＰチャネルＭＩＳトランジスタにｐ＋シリコン、ＮチャネルＭＩＳトランジスタにｎ＋シリコンを用い、両チャネルトランジスタのゲート電極を一括加工していた。これに対し、メタルゲート技術では、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタにそれぞれ最適な仕事関数を有する別々の金属を用いねばならない為（デュアルファイメタルゲート技術）、ゲート電極の加工は両チャネルトランジスタで個別に行う必要があり、プロセスが複雑化する。さらに、シリコンゲート技術で通常行われていたゲート加工後の後酸化工程は、メタルゲート技術では実施が困難である。これは、たいていのメタル材料がシリコンよりもはるかに酸化しやすく、後酸化工程で酸化され電極としての用をなさなくなる為である。
【０００６】
この問題解決のため、従来のシリコンゲート技術でＣＭＯＳＦＥＴを形成し、引き続いてシリコンゲートを金属と化学反応させることにより珪化物に変化させることでメタルゲートを得る、いわゆるフルシリサイデーション（ＦＵＳＩ）技術が開発された。この方法であれば、ゲート加工、後酸化などの工程は従来のシリコンゲート技術のままでメタルゲートを実現できる為、非常に実用性の高い技術である。
【０００７】
ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタで各々に最適な仕事関数を有する金属珪化物を配するＦＵＳＩ技術をデュアルＦＵＳＩ技術と称する。一方、ＮｉＳｉなどのミッドギャップ仕事関数を持つ単一のシリサイドをＮチャネルトランジスタとＰチャネルトランジスタのゲート電極に用いる技術をシングルＦＵＳＩ技術と称する。
【０００８】
ここで、デュアルおよびシングルＦＵＳＩ技術が実用化される世代では、ゲート絶縁膜は、従来のＳｉＯ２からＨｆＳｉＯＮ、ＨｆＯ２、ＬａＡｌＯなどの高誘電体（Ｈｉｇｈ−ｋ）酸化物に変更されている可能性が高い。
【０００９】
しかるに、デュアルＦＵＳＩ技術を高誘電体酸化物と組み合わせてデバイスを試作すると、従来のＳｉＯ２と組み合わせた場合と異なる仕事関数を示すようになることがわかった（非特許文献１参照。）。これでは、トランジスタのしきい値電圧を低くすることが困難である。
【００１０】
また、シングルＦＵＳＩ技術についても、高誘電体酸化物との組み合わせにより、その仕事関数が従来のＳｉＯ２と異なってしまうことが知られている（非特許文献２参照。）。具体的には、非特許文献２において、ＮｉＳｉの仕事関数はＳｉＯ２上では４．６ｅＶだが、ＨｆＳｉＯＮ上では４．５ｅＶに低下することが報告された。これにより、ＮｉＳｉを使ったシングルＦＵＳＩのしきい値電圧は、Ｎチャネルトランジスタに対しては低くなり、Ｐチャネルトランジスタに対しては高くなる。結果としてトランジスタのしきい値電圧が非対称となりＣＭＯＳデバイスの設計が困難となってしまう。
【００１１】
一方、ゲート電極の上層としてＴａＳｉＮなどを用い、下層としてＴａＮなどを用いる２層メタルゲート技術が知られている（特許文献１参照。）。
【非特許文献１】中島一明他、「HfSiON膜上のFUSI電極のFermi-Level  Pinning現象」、2005年（平成17年）秋季  第66回応用物理学会学術講演会  講演予稿集、（社）応用物理学会、2005年9月7日発行、第2分冊、P687
【非特許文献２】K.Takahashi et al., “Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation (PC-FUSI) Technique for 45nm-node LSTP and LOP Devices”, 2004 IEDM, p.p.91-94
【特許文献１】米国特許出願公開第2004/0164362号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
これらの現象は、ゲート電極がシリコンもしくは金属珪化物であり、ゲート絶縁膜が高誘電体酸化物であるＭＯＳＦＥＴで普遍的に観測されるものである。これから、高誘電体酸化物にこれら電極を構成するシリコンが接していることにより、ゲート電極／高誘電体酸化物の界面に欠陥が発生し、この欠陥が電気的に活性な準位をつくるため、界面仕事関数が変調されるものと考えられる。
【００１３】
以上のように、従来のシリコンゲート技術の一部改変で容易にメタルゲートを導入できるデュアルＦＵＳＩ技術およびシングルＦＵＳＩ技術は、高誘電体酸化物との組み合わせでは利用することが出来なかった。これは、ＦＵＳＩ技術で用いる「金属珪化物／高誘電体酸化物」の界面の欠陥形成に起因していて、プロセス条件の最適化などでは解決できない、構造起因の課題であった。
【００１４】
本発明は、上記事情を鑑みて為されたものであり、適切な仕事関数を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
第１の発明の半導体装置は、基板と、基板に形成されたＮ型半導体層と、Ｎ型半導体層上に形成された第１ゲート絶縁層と、第１ゲート絶縁層上に形成され、膜厚が１ｎｍ以上５ｎｍ以下でありＴａの炭化物を有する第１下層ゲート電極と、第１下層ゲート電極上に形成され、真空仕事関数が４．６ｅＶ以上５．２ｅＶ以下の金属珪化物を有する第１上層ゲート電極とを有するＰチャネルＭＩＳトランジスタと、基板に形成されたＰ型半導体層と、Ｐ型半導体層上に形成された第２ゲート絶縁層と、第２ゲート絶縁層上に形成され、膜厚が１ｎｍ以上５ｎｍ以下でありＴａの炭化物を有する第２下層ゲート電極と、第２下層ゲート電極上に形成され、真空仕事関数が４．０ｅＶ以上４．５ｅＶ以下の金属珪化物を有する第２上層ゲート電極とを有するＮチャネルＭＩＳトランジスタと、を具備することを特徴とする。
【００１６】
また、第２の発明の半導体装置は、基板と、基板に形成されたＮ型半導体層と、Ｎ型半導体層上に形成された第１ゲート絶縁層と、第１ゲート絶縁層上に形成され、膜厚が１ｎｍ以上５ｎｍ以下でありＴａの炭化物を有する第１下層ゲート電極と、第１下層ゲート電極上に形成され、真空仕事関数が４．５５ｅＶ以上４．７５ｅＶ以下の金属珪化物を有する第１上層ゲート電極とを有するＰチャネルＭＩＳトランジスタと、基板に形成されたＰ型半導体層と、Ｐ型半導体層上に形成された第２ゲート絶縁層と、第２ゲート絶縁層上に形成され、膜厚が１ｎｍ以上５ｎｍ以下でありＴａの炭化物を有する第２下層ゲート電極と、第２下層ゲート電極上に形成され、真空仕事関数が４．５５ｅＶ以上４．７５ｅＶ以下の金属珪化物を有する第２上層ゲート電極とを有するＮチャネルＭＩＳトランジスタと、を具備することを特徴とする。
【発明の効果】
【００１７】
本発明は、適切な仕事関数を有する半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１９】
なお、各実施の形態においては、ゲート絶縁膜に酸化物を用いたCMOSFETについて説明するが、ゲート絶縁膜は酸化物に限られず、窒化物等のその他の絶縁体を用いたMISFETについても、同様に各実施の形態を適用できる。
【００２０】
また、EPROM（Erasable Programmable Read Only Memory）、EEPROM（Electrically EPROM）、フラッシュメモリ等のPROMについても、同様に各実施の形態を適用できる。
【００２１】
さらに、上述した半導体素子が集積化したメモリ、ロジック回路等、並びにこれらが同一チップ上に混載されるシステムLSI等も本発明の範囲内である。
【００２２】
（概要および原理）
まず、本発明の第１および第２の実施形態を説明する前に、本発明の一実施形態の概要及び原理を図１を用いて説明する。
【００２３】
後に詳述するように、本発明の一実施形態は、図１に示すようなＣＭＯＳＦＥＴを備えた半導体装置であって、両チャネルＭＩＳトランジスタのゲート絶縁膜９上に、ごく薄いＴａの炭化物（例えばＴａＣｘ）で形成された下層ゲート電極が形成されていて、さらにその上部に、ＰチャネルＭＩＳトランジスタについては真空仕事関数が４．６ｅＶ以上５．２ｅＶ以下の金属珪化物（例えばＰｔＳｉｘ）で形成された上層ゲート電極を有し、ＮチャネルＭＩＳトランジスタについては真空仕事関数が４．０ｅＶ以上４．５ｅＶ以下の金属珪化物（例えばＥｒＳｉｘ）からなるゲート電極を有している。
【００２４】
Ｔａの炭化物（例えばＴａＣｘ）で形成された下層ゲート電極の膜厚が５ｎｍ以下のとき、ゲート電極の仕事関数は、上層ゲート電極に支配される。すなわち、Ｐ、Ｎチャネルトランジスタのしきい値電圧は、それぞれ例示したＰｔＳｉｘ、ＥｒＳｉｘの仕事関数で決定される。
【００２５】
上述したように、このような２層メタルゲート技術については特許文献１などに記載されている。
【００２６】
これら従来発明と本発明が異なるのは、本発明では、ＦＵＳＩ技術と２層メタルゲート構造を組み合わせ、ゲート空乏化の無いＣＭＯＳデバイスを容易な製法によって得るために、２層メタルゲート技術の「上層／下層」に「金属珪化物／金属炭化物」を用いた点にある。
【００２７】
従来の２層メタルゲート技術では、下層に、純金属もしくはＴａＮなどの金属窒化物を用いていた。このような従来型２層メタルゲートは、ＦＵＳＩ技術との組み合わせは不可能である。その理由は、「シリコン／純金属もしくは金属窒化物」積層構造の高温耐熱性に問題があるためである。
【００２８】
下層に純金属を用いた場合、ＦＵＳＩプロセスの一部であるシリコンゲート活性化工程（〜１０００℃）で金属とシリコンが化学反応し、これがゲート絶縁膜の還元を促し、ＭＯＳ構造が破壊されてしまうため、ＦＵＳＩ技術との組み合わせは不可能である。
【００２９】
また、下層にＴａＮなどの金属窒化物を用いた場合、そのシリコンゲートとの化学反応自体は大幅に改善する。しかし、金属窒化物は窒素空孔が発生しやすいことが知られている。空孔の発生により生じた可動状態（格子に束縛されていないの意）の窒素はゲート絶縁膜中を拡散しゲート絶縁膜／チャネル界面に達する。これにより、界面準位が増加し、トランジスタの性能が劣化してしまう。さらに、「シリコン／ＴａＮなどの金属窒化物」積層構造は、高温熱処理時において、界面にＳｉ−Ｎの強固な結合が形成される。このＳｉ−Ｎ結合により、ＦＵＳＩプロセスにおいてシリサイド化現象を阻害したり、極端な場合には「シリコン／ＴａＮなどの金属窒化物」界面にシリコン窒化物層が形成しゲート電極の抵抗上昇をもたらす、といった弊害が生じる。
【００３０】
これに対し、本発明は、下層ゲート電極に化学的に安定なＴａの炭化物を用いる。この結果、ＦＵＳＩプロセス最中のシリコンゲートと金属との大規模な化学反応が抑制される。Ｔａの炭化物の安定性はその融点からも明らかであり、ＴａＮの融点が３０９０℃に対しＴａＣの融点は３８８０℃と、約８００℃も高い融点を持つ。このＴａの炭化物固有の特性が、ＦＵＳＩプロセス中の構造安定性をもたらす。さらに、Ｔａの炭化物は、Ｔａの窒化物と異なり、炭素欠損が原理的に発生しにくく、それゆえにゲート電極外部への炭素拡散、それに伴う電気的特性の劣化が起きにくい。さらに、「シリコン／Ｔａの炭化物」積層は、高温熱処理時に界面にＳｉ−Ｃ結合ができたとしても、ＳｉＣは半導体であり、ＳｉーＮ結合が生成した場合のようなゲート電極抵抗上昇といった問題がおきにくい。
【００３１】
このように、下層ゲート電極にＴａの炭化物を用いれば、従来の２層メタルゲート構造をＦＵＳＩ技術により形成することが可能である。
【００３２】
ところで、上述したように、本発明は、ＦＵＳＩ技術と高誘電体酸化物の組み合わせでも、トランジスタのしきい値電圧を制御可能とするための技術である。本発明では、ＦＵＳＩの金属珪化物と、高誘電体酸化物の間に、Ｔａの炭化物を有する下層ゲート電極が介在している為、「金属珪化物／高誘電体酸化物」界面の本質的な欠陥形成、さらにこれによる仕事関数変調作用を抑制できる。一方、下層ゲート電極の厚さを５ｎｍ以下に十分薄くすることで、実効仕事関数は上層ゲート電極の金属珪化物の値が支配的となり、トランジスタのしきい値電圧を金属珪化物の仕事関数で制御可能となる。
【００３３】
以上の概要を述べたような構成により、従来のシリコンゲート電極技術のプロセス簡易性がほとんどそのまま引き継がれた形で、容易なプロセスによってゲート空乏化の無い高性能なメタルゲートＣＭＯＳデバイスを備えた半導体装置を提供することが可能となる。
【００３４】
（第１の実施の形態）
第１の実施の形態に係わるＣＭＯＳＦＥＴの一例について、図１を参照して説明する。
【００３５】
図１は、第１の実施の形態に係るＣＭＯＳＦＥＴの一例のゲート長方向の断面模式図である。
【００３６】
図１に示すように、半導体基板１内には、Ｎ型ウェル領域（Ｎ型半導体層）２及びＰ型ウェル領域（Ｐ型半導体層）３が設けられている。Ｎ型ウェル領域２とＰ型ウェル領域３は、ＳＴＩ(Shallow Trench Isolation)構造の素子分離層４により分離される。
【００３７】
Ｎ型ウェル領域２内には、ＰチャネルＭＩＳトランジスタ１９が設けられる。ＰチャネルＭＩＳトランジスタ１９は、Ｐ型拡散層５と、Ｐ型エクステンション層６と、ゲート絶縁膜９と、下層ゲート電極１０と、第１上層ゲート電極１１とを備えている。ゲート絶縁膜９はＮ型ウェル領域２上に設けられ、このゲート絶縁膜９上に下層ゲート電極１０が形成され、その上部に第１上層ゲート電極１１が形成されている。なお、本実施形態においては、ゲート絶縁膜９と、下層ゲート電極１０と、第１上層ゲート電極１１の積層構造の両側部には、絶縁体からなるサイドウォール１３が設けられている。
【００３８】
また、Ｐ型エクステンション層６はゲート絶縁膜９と、下層ゲート電極１０と、第１上層ゲート電極１１の積層構造の両側のＮ型ウェル領域２に設けられ、Ｐ型拡散層５はサイドウォール１３の両側のＮ型ウェル領域２に設けられている。そして、Ｐ型拡散層５はＰ型エクステンション層６よりもＮ型ウェル領域２との接合深さが深くなるように構成されている。そして、Ｐ型拡散層５およびＰ型エクステンション層６がＰチャネルＭＩＳトランジスタ１９のソース・ドレイン領域となる。
【００３９】
一方、Ｐ型ウェル領域３内には、ＮチャネルＭＩＳトランジスタ２０が設けられる。ＮチャネルＭＩＳトランジスタ２０は、Ｎ型拡散層７と、Ｎ型エクステンション層８と、ゲート絶縁膜９と、下層ゲート電極１０と、第２上層ゲート電極１２とを備えている。ゲート絶縁膜９はＰ型ウェル領域３上に設けられ、このゲート絶縁膜９上に下層ゲート電極１０、その上部に第２上層ゲート電極１２が設けられている。なお、本実施形態においては、ゲート絶縁膜９と、下層ゲート電極１０と、第２上層ゲート電極１２の積層構造の両側部には、絶縁体からなるサイドウォール１３が設けられている。
【００４０】
また、Ｎ型エクステンション層７はゲート絶縁膜９と、下層ゲート電極１０と、第２上層ゲート電極１２の積層構造の両側のＰ型ウェル領域３に設けられ、Ｎ型拡散層７はサイドウォール１３の両側のＰ型ウェル領域３に設けられている。そして、Ｎ型拡散層７はＮ型エクステンション層８よりもＰ型ウェル領域３との接合深さが深くなるように構成されている。そして、Ｎ型拡散層７およびＮ型エクステンション層８がＮチャネルＭＩＳトランジスタ２０のソース・ドレイン領域となる。
【００４１】
なお、ここでは、ゲート絶縁膜９および下層ゲート電極１０は、両チャネルＭＩＳトランジスタで同じ材料を用いている。
【００４２】
下層ゲート電極１０材料としては、Ｔａの炭化物を用いる。Ｔａの炭化物は、高融点であり、さらにシリコンゲートとの反応性が低い。
【００４３】
下層ゲート電極１０の膜厚は、１ｎｍ以上、５ｎｍ以下である。１ｎｍ未満の膜厚であると、Ｔａの炭化物は、不連続膜となりやすく、「金属珪化物／高誘電体酸化物」の界面が形成してしまうおそれがある。一方、膜厚が５ｎｍを超えると、上層の金属珪化物に比して、下層ゲート電極の仕事関数機能が大となり、トランジスタのしきい値電圧は下層ゲート電極の仕事関数によって支配されるおそれがある。これにより、ＮチャネルＭＩＳトランジスタ、ＰチャネルＭＩＳトランジスタともにしきい値電圧の低いＣＭＯＳデバイスを提供することがかなわなくなる。
【００４４】
より好ましくは、下層ゲート電極１０の膜厚は１．５ｎｍ以下が良い。下層ゲート電極が厚すぎると、その膜の持つ応力によって、上部ゲート電極もろとも剥がれ落ちることがまれに起こりうる。膜厚が１．５ｎｍ以下であれば、膜の応力は緩和されて、はがれの問題が起こることは無い。
【００４５】
Ｔａの炭化物としては、ＴａＣｘなどが挙げられる。仕事関数のばらつきを抑制し、製造プロセスを簡便にするために、ＳｉなどのＴａと化合物を形成しうる異種元素は入らない方が好ましい。
【００４６】
Ｔａの炭化物について、Ｔａに対するＣの組成比（Ｃ／Ｔａ）、すなわちＴａＣｘにおけるｘは１.５≦ｘであると好ましい。この組成範囲であると、Ｔａの炭化物は、非晶質状態、あるいは相分離構造を採りやすい。Ｔａの炭化物は、結晶質ではなく、これらの状態にある方が、上層ゲート電極１１からの金属・Ｓｉの拡散を防止しやすい。Ｔａの炭化物が結晶質であると、後工程のＦＵＳＩプロセスにおいて、Ｔａの炭化物の粒界を通じて上層ゲート電極１１の金属珪化物の構成物質、すなわち金属・Ｓｉが熱拡散する恐れがある。これにより、ゲート絶縁膜に金属・Ｓｉが拡散して長期信頼性が劣化するおそれがある。
【００４７】
相分離構造とは、具体的には、非晶質の母相とナノメートル程度のサイズを持つＴａＣが析出している相とに相分離している構造のことである。図２（ａ）、（ｂ）および図３を参照して、相分離構造について説明する。
【００４８】
図２（ａ）は、Ｔａの炭化物の相分離構造を表す断面模式図である。ＣリッチなＴａＣｘ（１.５＜ｘ）母相の中に、サイズ（直径）が４.５ｎｍ以下のＴａＣ析出相が形成されている。ＴａＣ析出相は結晶化していてもよく、非晶質状態であってもよい。ＴａＣｘ（１.５＜ｘ）母相は非晶質状態である。
【００４９】
図２（ｂ）は、（Ｃ／Ｔａ）〜２．７の場合のＴａＣｘ膜の断面ＴＥＭ像である。ＴａＣｘ膜は白黒のコントラストを示している。黒い箇所にはＴａが集積しており、白い箇所はカーボンがリッチになっている。Ｔａが集積している領域のサイズは、この組成では１ｎｍ以下であった。
【００５０】
図３は、相分離構造を有するＴａの炭化物のミクロスコピック原子結合状態を調べたXPS（X-ray Photoelectron emission Spectroscopy）によるC1sスペクトルである。ＴａＣｘ膜中には、その組成によらず、炭素から見た第一近接位置にＣ、あるいはＴａが存在することが分かる。Ｔａに対するＣの組成比１.５〜では、炭素の第一近接はほとんど炭素であり、わずかなＴａ−Ｃ結合が存在していることが判明した。Ｃ−Ｃ結合は主にＴａＣｘ膜の母相に存在するＣ−Ｃ結合起因であり、Ｃ−Ｔａ結合はＴａＣ析出相に起因している。
【００５１】
金属・Ｓｉの拡散を防止するために、析出相のサイズは小さい方が好ましく、１ｎｍ以下であるととくに好ましい。また、金属・Ｓｉの拡散を防止するために、析出相のサイズは、下層ゲート電極の膜厚より小であることが好ましい。具体的には、膜厚より0.5ｎｍ以上小さいサイズであることが好ましい。
【００５２】
なお、Ｔａに対するＣの組成比（Ｃ／Ｔａ）、すなわちＴａＣｘにおけるｘはｘ≦４であると好ましい。Ｃ／Ｔａが４以上になると、ＴａＣｘ膜の物性は炭素特有の性質を帯びてきて、タンタルカーバイドの性質に起因した耐熱性の高さが得られにくくなる。これにより、本発明に必須なＳｉ／Ｔａ化合物積層の高温耐熱性が維持できなくなる。
【００５３】
第１実施形態における第１上層ゲート電極は、真空仕事関数が４．６ｅＶ以上５．２ｅＶ以下の金属珪化物で構成される。このような金属珪化物は、ＰチャネルＭＩＳトランジスタのしきい値電圧を低く設計するのに好適な材料である。なお、バルク基板の場合は、真空仕事関数が４．８ｅＶ以上５．２ｅＶ以下の金属珪化物で構成され、ＳＯＩ基板の場合は、真空仕事関数が４．６ｅＶ以上５．２ｅＶ以下の金属珪化物で構成されることが好ましい。
【００５４】
このような金属珪化物として、Ｐｔ・Ｉｒ・Ｐｄ・Ｒｕ・Ｏｓ・Ｒｅからなる群から選ばれる金属の金属珪化物であると好ましい。より好ましい金属は、Ｐｔ，Ｉｒである。なお、しきい値ばらつきを少なくするために、単一元素からなる金属珪化物が好ましい。
【００５５】
さらに、その組成に関しては、熱力学的に最も安定な組成に設計されることが望ましい。具体的には、ＰｔＳｉ、ＩｒＳｉ、ＰｄＳｉ、ＲｕＳｉ、ＯｓＳｉ、ＲｅＳｉである。これは、熱力学的に準安定な組成の金属珪化物でゲート電極を構成すると、あるきっかけで最安定相への相転移が起きる可能性が高いためである。相転移の際の原子移動や膜のモフォロジー変化によってゲート絶縁膜のリーク特性が悪化したり、金属珪化物上層にある配線層などの剥がれが起きる可能性がある。
【００５６】
結晶構造については、それぞれの金属珪化物について最も安定な結晶構造である、表１に示す結晶構造を有することが好ましく、これらが主成分（50％以上）であることがさらに好ましい。
【表１】
0004398939.tif 000002
【００５７】
第１上層ゲート電極の膜厚に関しては発明原理に関連した制約はない。しかし、将来のトランジスタのチャネル長は１００ｎｍ以下であり、加工後のゲート電極の構造安定性を考慮してゲート電極の高さも１００ｎｍ程度以下の必要がある。これにより、本発明の第１上層ゲート電極の厚さは、下層ゲート電極との積層全体で１００ｎｍ以下に設定される必要がある。
【００５８】
第１実施形態における第２上層ゲート電極は、真空仕事関数が４．０ｅＶ以上４．５ｅＶ以下の金属珪化物で構成される。このような金属珪化物は、ＮチャネルＭＩＳトランジスタのしきい値電圧を低く設計するのに好適な材料である。なお、バルク基板の場合は、真空仕事関数が４．０ｅＶ以上４.３ｅＶ以下の金属珪化物で構成され、ＳＯＩ基板の場合は、真空仕事関数が４.０ｅＶ以上４.５ｅＶ以下の金属珪化物で構成されることが好ましい。
【００５９】
このような金属珪化物として、Ｔｉ・Ｚｒ・Ｈｆ・Ｎｂ・希土類元素からなる群から選ばれる金属の金属珪化物であると好ましい。なお、希土類元素としては、Ｅｒ・Ｙ・Ｌａが好ましい。より好ましいのは、希土類元素の金属珪化物である。さらに、その組成に関しては、熱力学的に最も安定な組成に設計されることが望ましい。具体的には、ＴｉＳｉ、ＴｉＳｉ２、ＺｒＳｉ、ＺｒＳｉ２、ＨｆＳｉ２、ＮｂＳｉ２、ＥｒＳｉ１．７、Ｙ５Ｓｉ３、Ｌａ５Ｓｉ３である。その理由は第１上層ゲート電極の場合と同様である。
【００６０】
結晶構造については、第１上層ゲート電極の場合と同様に、それぞれの金属珪化物について最も安定な結晶構造である、表２に示す結晶構造を有することが好ましく、これらが主成分（50％以上）であることがさらに好ましい。
【表２】
0004398939.tif 000003
【００６１】
第２上層ゲート電極の膜厚に関しては発明原理に関連した制約はないが、第１上層ゲート電極と同様の理由により、その厚さは下層ゲート電極との積層全体で１００ｎｍ以下に設定される必要がある。
【００６２】
Ｔａの炭化物が、非晶質状態、あるいはナノメートル程度のサイズを持つ相分離構造を採るために、下層ゲート電極に対して２０原子％以上３０原子％以下の酸素を添加することが有効である。
【００６３】
図４は、酸素添加によるＴａＣｘ（ｘ＝１）薄膜の構造変化を示すＸＲＤ実験結果である。約２５原子％の酸素添加によりＴａＣｘから析出したＴａＣの鋭いピークは弱まり、ほぼ非晶質状態の薄膜となる。この構造変化は酸素濃度２０原子％以上で観測された。酸素濃度が高いほど非晶質化の効果は高いが、あまりにも多量の酸素はゲート電極の比抵抗を大きくし、寄生抵抗の増加からトランジスタの駆動電流が低下してしまうおそれがある。一方、酸素濃度３０原子％以下ならばＴａの炭化物の比抵抗は許容できる値に収まる。このため、Ｔａの炭化物に対する酸素濃度が２０原子％以上３０原子％以下の範囲が好ましい。
【００６４】
なお、ＴａＣｘへの酸素添加は、後述する製造方法におけるＴａＣｘ電極成膜時に行うことができる。たとえば、ＴａターゲットとＣターゲットを用いたＡｒスパッタリング（Ａｒ流量：１〜２０ｓｃｃｍ）において、０．０１〜２ｓｃｃｍ程度の酸素を同時添加することで、所望量の酸素をＴａＣｘに取り込むことができる。
【００６５】
ゲート絶縁膜９は、高誘電体酸化物を有するものを用いる。高誘電体酸化物としては、Ｔｉ・Ｈｆ・ＺｒおよびＬａ等希土類元素の酸化物あるいは混合酸化物、Ｔｉ・Ｈｆ・ＺｒおよびＬａ等希土類元素のシリケート・アルミネートあるいはこれらに窒素を添加した絶縁膜、Si3N4・Al2O3・Ta2O5・TiO2・La2O3・CeO2・ZrO2・HfO2・SrTiO3・Pr2O3あるいはこれらに窒素を添加した絶縁膜などを用いることができる。なお、半導体層との界面にＳｉＯ２などを有していてもかまわない。
【００６６】
ゲート絶縁膜９は、Ｔａの炭化物の結晶化を妨げるために、非晶質であると好ましい。ゲート絶縁膜９が結晶質であると、界面が核となりＴａの炭化物の結晶化を誘発するおそれがあるためである。非晶質状態である膜としては、ＨｆＳｉＯＮが特に好ましい。
【００６７】
また、ゲート絶縁膜９としては、ＬａＡｌＯが好ましい。この材料が高温でも非晶質状態を保ち、比誘電率が高く、バンドギャップの大きな絶縁膜である為である。
【００６８】
Ｎ型ウェル領域２およびＰ型ウェル領域３としては、ＳｉまたはＧｅの半導体から構成される。
【００６９】
次に、第１実施形態の半導体装置の製造方法を説明する。
【００７０】
第１実施形態の半導体装置の製造工程を図５乃至図１１に示す。
【００７１】
まず、半導体基板１に、ＳＴＩ構造の素子分離層４によって分離されたＮ型ウェル領域２およびＰ型ウェル領域３を形成する。引き続き、ウェハ全面にゲート絶縁材料膜９、下層ゲート電極１０、シリコンゲート１５を堆積し、図５の構造を得る。
【００７２】
ゲート絶縁膜としては、高誘電体酸化物を用いる。ここでは一例として、厚さ３ｎｍのＨｆＳｉＯＮ（Ｈｆ／Ｈｆ＋Ｓｉ〜０．５、窒素濃度２０原子％）をＭＯＣＶＤ（Metal organic chemical vapor deposition）法により堆積した。堆積法としては、ＡＬＤ(Atomic layer deposition)法、ＭＢＥ（Molecular beam epitaxy）法、ＰＶＤ（Physical vapor deposition）法などを用いることができる。 下層ゲート電極としては、Ｔａの炭化物を用いる。ここでは一例としてＰＶＤ法により膜厚２ｎｍのＴａＣｘ薄膜（ｘ＝１）を堆積した。ここで、堆積法はＭＯＣＶＤ、ＡＬＤ、ＭＢＥ法などでもかまわない。シリコンゲート１５の堆積は通常のＣＶＤ法により、本実施例では１００ｎｍ堆積した。
【００７３】
次に、図５の構造に対し通常のリソグラフィー技術とエッチング技術を用いて、Ｐウェル領域３上の部分についてのみ、ゲート電極パターンを形成する。ここでは、厚さ１００ｎｍのＳｉＮハードマスク２１を形成した。このＳｉＮハードマスク２１をマスクとして、通常用いられるエッチングガスによってシリコンゲートをエッチングする。この際、塩素、フッ素系のエッチングガスを使用することにより、シリコンゲート１５と同時に下層ゲート電極１０を一括加工することができる。さらに、ＨＦなどのウェットエッチングによりゲート絶縁膜を完全に剥離する。さらに、エクステンション形成の為のＡｓイオン注入を行い、高温スパイク熱処理によってＮ型エクステンション層８を形成して、図６の構造を得る。
【００７４】
次に、Ｎ型ウェル領域２上の部分に関しても対応するプロセスを行い、図７の構造を得た。この際、Ｐ型エクステンション６の形成のためにはＢイオン注入を利用した。
【００７５】
引き続き、サイドウォールの形成、拡散層の形成、層間絶縁膜の形成、平坦化のための研磨などの通常の工程を経て、図８の構造を得た。
【００７６】
この一連の工程において、本実施の形態に特徴的なのは、シリコンゲート１５と下層ゲート電極１０の積層構造がエクステンション及び拡散層の活性化工程を経ても安定に保たれる点であり、それは本実施の形態が下層ゲート電極１０としてＴａの炭化物を用いているがゆえの特長である。
【００７７】
また、従来のシリコンゲート技術では、エクステンションあるいは拡散層形成のイオン注入時にゲート電極に対してもイオン注入を行っていた。しかし本発明では、イオン注入時にシリコンゲート上にマスク層を設けて、イオン注入されることを防いだ。これは、注入された不純物が、後に行うシリコンゲートの金属珪化物化反応を阻害し、きれいな金属珪化物層の形成を妨げる為である。
【００７８】
次に、ＰチャネルＭＩＳトランジスタ１９領域上部にのみ、真空仕事関数が４．６ｅＶ以上５．２ｅＶ以下の金属珪化物を形成する為のＰチャネルＭＩＳトランジスタ用金属１６を堆積し、図９の構造を得た。この選択的な堆積は、ウェハ全面にＰチャネルＭＩＳトランジスタ用金属１６を堆積後、通常のフォトリソグラフィー技術でＰチャネルＭＩＳトランジスタ１９上のみをマスク層で被覆した後に、エッチングによってＮチャネルＭＩＳトランジスタ２０上部のＰチャネルＭＩＳトランジスタ用金属を除去することで可能になる。ここでは、Ｐｔを１５０ｎｍ、スパッタ法により堆積した。
【００７９】
なお、あらかじめＮチャネルＭＩＳトランジスタ２０上部にＳｉＮなどのマスク層を形成しておいて、その上部からＰチャネルＭＩＳトランジスタ用金属１６を堆積、ＳｉＮの剥離工程でＮチャネルＭＩＳトランジスタ２０上部の金属のみをリフトオフするという工程も利用できる。
【００８０】
引き続いて、図９の構造を熱処理することでシリコンゲートを全て金属珪化物へと変化させ、第１上層ゲート電極１１を形成した。ここでは、４５０℃、１分の熱処理でＰｔＳｉを形成する。未反応のＰｔは王水によってＰｔＳｉと選択的に除去することができ、図１０の構造が得られた。
【００８１】
引き続いて、ＮチャネルＭＩＳトランジスタ上部にのみ、ＮチャネルＭＩＳトランジスタ用金属を、ＰチャネルＭＩＳトランジスタの場合と同様のプロセスによって形成し、図１１の構造を得た。ここでは、Ｅｒを１５０ｎｍ、スパッタ法によって堆積した。
【００８２】
次に、図１１の構造を熱処理することにより、第２上層ゲート電極１２を形成した。ここでは、３５０℃、１分の熱処理でＥｒＳｉ１．７を形成する。未反応のＥｒは硫酸過酸化水素水によってＥｒＳｉ１．７と選択的に除去することができ、図１の構造が得られた。
【００８３】
図１２は、ＴａＣｘ（ｘ＝１）／ゲート絶縁膜の高温下における構造耐熱性を示す断面ＴＥＭ（Transmission electron microscopy）実験結果である。図中に示すとおり、１０００℃２０秒の熱処理後でも、ＳｉＯ２との反応は全く生じていない。
【００８４】
図１３は、ＴａＣｘ（ｘ＝１）からゲート絶縁膜への炭素の移動を調べたＳＩＭＳ（Secondary ion mass spectroscopy）実験結果である。図１３に示されるとおり、１０００℃２０秒の熱処理を行っても、炭素のプロファイルは不変であり、本発明の構造において炭素起因のデバイス特性劣化は生じないことがわかった。
【００８５】
図示はしないが、ＳｉＯ２の場合と同様に、ＨｆＳｉＯＮゲート絶縁膜との界面構造も、１０００℃２０秒の熱処理に対して極めて安定であった。また、上層に堆積したシリコンゲートとの界面構造にも、１０００℃２０秒の熱処理に対して全く変化は見られなかった。
【００８６】
図１４は、従来の金属珪化物／ＨｆＳｉＯＮ系の実効仕事関数と、本実施形態の金属珪化物／ＴａＣｘ（ｘ＝１）／ＨｆＳｉＯＮ系の実効仕事関数を、真空仕事関数に対してプロットしたグラフである。従来構造では、金属珪化物／ＨｆＳｉＯＮ界面の欠陥形成に伴い実効仕事関数が変調され、ＥｒＳｉ１．７の仕事関数は増加、ＰｔＳｉの仕事関数は減少し、トランジスタのしきい値電圧を低く設定するのが困難となっている。これに対し、本実施の形態の金属珪化物／ＴａＣ／ＨｆＳｉＯＮ系では、真空仕事関数に近い実効仕事関数が得られ、ＣＭＯＳトランジスタのしきい値電圧を低く設計することが容易となった。
【００８７】
本発明のゲート電極の構造は、ゲート絶縁膜がＳｉＯ２、ＳｉＯＮのような従来絶縁膜の場合にも効果が期待できることがわかった。これは、特にＮチャネルＭＩＳトランジスタのゲート電極に希土類金属の珪化物を用いるときに有効である。希土類元素は、その酸化物の生成エネルギーの符号が負でかつ絶対値がＳｉＯ２、ＳｉＯＮよりも大きい為、原理的に還元反応を起こしやすい。ＦＵＳＩプロセスは４５０℃程度と低温だが、この程度の熱処理でもＳｉＯＮなどが還元され、ＮチャネルＭＩＳトランジスタが破壊されてしまう。これにより、ＳｉＯ２，ＳｉＯＮなどをゲート絶縁膜とするデュアルＦＵＳＩのＣＭＯＳトランジスタを形成するプロセス条件の設定はきわめて困難だった。しかし、本発明の構造と製法によれば、上記課題は解決され、デュアルＦＵＳＩゲート電極をＳｉＯ２，ＳｉＯＮゲート絶縁膜と組み合わせることが容易となる。
【００８８】
以上説明したように、第１実施形態によれば、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極を有するＣＭＯＳデバイスを得ることができる。また、このＣＭＯＳデバイスを製造する際のステップ数が増加するのを可及的に防止することができるとともに、複雑なプロセスが必要でなくなる。
【００８９】
（第２の実施の形態）
第２の実施の形態に係わるＣＭＯＳＦＥＴの一例について、第１の実施の形態と異なる箇所について説明する。
【００９０】
第２の実施の形態においては、図１に記載の第１、第２上層ゲート電極１１、１２は、真空仕事関数が４．５５ｅＶ以上４．７５ｅＶ以下の同一の金属珪化物で構成される。
【００９１】
これらの金属珪化物は、第１の実施の形態とは異なり、シリコンのミッドギャップ材料である。このような仕事関数であれば、ＮチャネルＭＩＳトランジスタ、ＰチャネルＭＩＳトランジスタのしきい値電圧をある程度低く設計することができ、特にしきい値電圧を高めに設定する低消費電力用ＣＭＯＳには好適である。
【００９２】
このような金属珪化物として、Ｎｉ、Ｃｏ、Ｗ、Ｔａからなる群から選ばれる金属の金属珪化物であると好ましい。より好ましい金属は、Ｎｉ，Ｃｏである。なお、しきい値ばらつきを少なくするために、単一元素からなる金属珪化物が好ましい。
【００９３】
さらに、その組成に関しては、熱力学的に最も安定な組成に設計されることが望ましい。具体的には、ＮｉＳｉ、ＮｉＳｉ２、ＣｏＳｉ、ＣｏＳｉ２、ＷＳｉ２、ＴａＳｉ２である。その選択理由は第１実施例の場合と同様である。
【００９４】
結晶構造については、それぞれの金属珪化物について最も安定な結晶構造である、表３に示す結晶構造を有することが好ましく、これらが主成分（50％以上）であることがさらに好ましい。
【表３】
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【００９５】
次に、第２の実施の形態の半導体装置の製造方法を説明する。
【００９６】
本実施形態の半導体装置の製造工程を図１５乃至図１６に示す。なお、この製造方法は、上層ゲート電極にＮｉＳｉ（ニッケルシリサイド）を使用した場合を例にとって説明する。
【００９７】
第１の実施の形態と同様に、シリコンゲート／ＴａＣ／ゲート絶縁膜のゲート積層構造を有するＣＭＯＳデバイスを図１５のように得る。第２の実施の形態ではＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタにおなじ金属珪化物を用いるので、図１６に示すように、ウェハ全面にミッドギャップ金属珪化物用金属１８を堆積する。ここでは、Ｎｉを１２０ｎｍスパッタ堆積した。その後、４５０℃３０秒の熱処理によりＮｉとシリコンゲートを反応させ、ＮｉＳｉ層を形成した後、未反応Ｎｉを塩酸により除去した。このようにして第２の実施の形態のＣＭＯＳデバイス構造を得ることができる。
【００９８】
従来法のＮｉＳｉ／ＨｆＳｉＯＮ系では、実効仕事関数が４．５ｅＶ（真空仕事関数は４．６５ｅＶ）に低下してしまい、ＮチャネルＭＩＳトランジスタのしきい値は低く、ＰチャネルＭＩＳトランジスタのしきい値が高くなってしまう傾向が見られた。これに対し第２の実施の形態のＮｉＳｉ／ＴａＣ／ＨｆＳｉＯＮ系では、実効仕事関数は４．６５ｅＶを示し、両チャネルトランジスタともしきい値を最適な値に設計することが容易となった。
【００９９】
このように、本発明の２層ゲート電極によれば、ゲート絶縁膜がＨｉｇｈ−ｋ材料であっても、ミッドギャップ仕事関数のシリサイドゲート電極の仕事関数が変調されることは無い。これにより、Ｈｉｇｈ−ｋ絶縁膜上でのミッドギャップＦＵＳＩゲートの実用性が格段に高まった。本実施例のゲート電極はミッドギャップ仕事関数なので、適用デバイスとしては、しきい値電圧をバルク基板を用いたデバイスよりも低く設定できるＳＯＩ基板を用いたデバイスがもっとも好ましい。
【０１００】
以上、プレーナー型を例に挙げ説明したが、無論、Ｆｉｎ型などにも本実施の形態を適用できる。本実施の形態をＦｉｎ型に適用した場合について、図１７を参照して説明する。
【０１０１】
図１７は、Fin構造ダブルゲートCMOSFETの斜視模式図である。
【０１０２】
図１７に示すように、p型シリコン基板（p-sub）上にシリコン酸化膜（buried oxide）が形成され、このシリコン酸化膜上にＰチャネルＭＩＳトランジスタ１９とＮチャネルＭＩＳトランジスタ２０が形成されている。ここでは、ＮチャネルＭＩＳトランジスタ２０を例に挙げ、その構造について説明する。長方体のFin部２３が紙面奥方向に形成される。Fin部２３は、図示しないp型チャネル領域、及びn型ソース・ドレイン領域より成るSi層とSi層上にある絶縁層２４の積層構造からなる。絶縁層２４は、SiN等が用いられる。Fin部２３において、ゲート絶縁膜９、下層ゲート電極１０、第２上層ゲート電極１２と直交する真中部分はp型チャネル領域であり、p型チャネル領域を紙面手前奥方向に挟む部位はn型ソース・ドレイン領域である。このFin部２３の真中部分に対し覆うように直交し、第２上層ゲート電極１２が形成されている。Si層との接触界面にはFin部２３に近い処から順に、ゲート絶縁膜９、下層ゲート電極１０が形成されている。
【０１０３】
図１７に示したのは、ダブルゲートCMOSFETであり、Fin部２３の両側面にチャネル部を有する。しかし、無論他の３次元構造CMOSFETにも適用可能である。例えば、Fin構造トライゲートCMOSFETの場合には、Fin部２３にはSi単層を用い、Fin部２３の両側面に加え、上面もゲートとなる。その他、平面型ダブルゲートCMOSFET、縦型ダブルゲートCMOSFET等を用いることもできる。ただし、製造プロセスの簡便性から図１７に示したようなFin型ダブルゲートCMOSFETが好ましい。このとき、Fin部２３は駆動力を向上させるため、紙面縦方向に長い板状であると好ましい。
【０１０４】
なお、本変形例のような3次元構造のCMOSFETにおいて、ショットキー・ソース・ドレイン構造を採用しても良い。これにより、ソース・ドレインの寄生抵抗が著しく低減するため、より高性能なトランジスタ素子を実現できる。
【０１０５】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【０１０６】
【図１】第１実施形態に係るＣＭＯＳＦＥＴの一例のゲート長方向の断面模式図
【図２】（ａ）  相分離構造を有するＴａの炭化物の断面模式図       （ｂ）  （Ｃ／Ｔａ）〜２．７の場合のＴａＣｘ膜の断面ＴＥＭ像
【図３】相分離構造を有するＴａの炭化物のミクロスコピック原子結合状態を調べたXPSによるC1sスペクトルの図
【図４】酸素添加によるＴａＣｘ薄膜の構造変化を示すＸＲＤ結果
【図５】第１実施形態に係るＣＭＯＳＦＥＴの一例の製造工程を示すゲート長方向の断面模式図
【図６】第１実施形態に係るＣＭＯＳＦＥＴの一例の図５の次の製造工程を示すゲート長方向の断面模式図
【図７】第１実施形態に係るＣＭＯＳＦＥＴの一例の図６の次の製造工程を示すゲート長方向の断面模式図
【図８】第１実施形態に係るＣＭＯＳＦＥＴの一例の図７の次の製造工程を示すゲート長方向の断面模式図
【図９】第１実施形態に係るＣＭＯＳＦＥＴの一例の図８の次の製造工程を示すゲート長方向の断面模式図
【図１０】第１実施形態に係るＣＭＯＳＦＥＴの一例の図９の次の製造工程を示すゲート長方向の断面模式図
【図１１】第１実施形態に係るＣＭＯＳＦＥＴの一例の図１０の次の製造工程を示すゲート長方向の断面模式図
【図１２】ＴａＣｘ／ゲート絶縁膜の高温下における構造耐熱性を示す断面ＴＥＭ図。
【図１３】ＴａＣｘからゲート絶縁膜への炭素の移動を調べたＳＩＭＳ図
【図１４】従来の金属珪化物／ＨｆＳｉＯＮ系および第１実施形態の金属珪化物／ＴａＣｘ／ＨｆＳｉＯＮ系の実効仕事関数を、真空仕事関数に対してプロットしたグラフ
【図１５】第２実施形態に係るＣＭＯＳＦＥＴの一例の製造工程を示すゲート長方向の断面模式図
【図１６】第２実施形態に係るＣＭＯＳＦＥＴの一例の図１５の次の製造工程を示すゲート長方向の断面模式図
【図１７】Fin構造ダブルゲートCMOSFETの斜視模式図
【符号の説明】
【０１０７】
１  半導体基板
２  Ｎ型ウェル領域
３  Ｐ型ウェル領域
４  素子分離層
５  Ｐ型拡散層
６  Ｐ型エクステンション層
７  Ｎ型拡散層
８  Ｎ型エクステンション層
９  ゲート絶縁膜
１０  下層ゲート電極
１１  第１上層ゲート電極
１２  第２上層ゲート電極
１３  ゲート側壁
１４  層間絶縁層
１５  シリコンゲート
１６  ＰチャネルＭＩＳトランジスタ用金属
１７  ＮチャネルＭＩＳトランジスタ用金属
１８  ミッドギャップ金属珪化物用金属
１９  ＰチャネルＭＩＳトランジスタ
２０  ＮチャネルＭＩＳトランジスタ
２１  ＳｉＮハードマスク
２２  Ｆｉｎ部（ＰチャネルＭＩＳトランジスタ）
２３  Ｆｉｎ部（ＮチャネルＭＩＳトランジスタ）
２４  絶縁層
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図２】
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【図１２】
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