(57)【特許請求の範囲】
【請求項１】
ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで形成されたＣＭＯＳ回路を含む半導体装置であって、
前記ｎチャネル型ＴＦＴと前記ｐチャネル型ＴＦＴのゲート電極は、ゲート絶縁膜に接して形成された第１の導電層と、該第１の導電層の上面及び側面に接して形成され、かつ、前記ゲート絶縁膜上に延在して設けられた第２の導電層とを有し、
前記ｎチャネル型ＴＦＴの半導体層は、チャネル形成領域と、該チャネル形成領域に接して形成されたＬＤＤ領域となる一対の第１の不純物領域と、一対の該第１の不純物領域に接して形成されたソース領域及びドレイン領域となる一対の第２の不純物領域とを有し、
前記ｐチャネル型ＴＦＴの半導体層は、チャネル形成領域と、該チャネル形成領域に接して形成されたソース領域及びドレイン領域となる一対の第３の不純物領域を有し、
前記ｎチャネル型ＴＦＴの前記チャネル形成領域は、前記第１の導電層と重なるように設けられ、
前記ｐチャネル型ＴＦＴの前記チャネル形成領域は、前記第１の導電層と重なるように設けられ、
前記ｎチャネル型ＴＦＴの一対の前記第１の不純物領域は、前記第２の導電層と一部が重なるように設けられ、
前記ｐチャネル型ＴＦＴの一対の前記第３の不純物領域は、前記第２の導電層と一部が重なるように設けられていることを特徴とする半導体装置。
【請求項２】
画素ＴＦＴと、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで形成されたＣＭＯＳ回路を含む半導体装置であって、
前記画素ＴＦＴ、前記ｎチャネル型ＴＦＴ及び前記ｐチャネル型ＴＦＴのゲート電極は、ゲート絶縁膜に接して形成された第１の導電層と、該第１の導電層の上面及び側面に接して形成され、かつ前記ゲート絶縁膜上に延在して設けられた第２の導電層とを有し、
前記画素ＴＦＴと前記ｎチャネル型ＴＦＴの半導体層は、チャネル形成領域と、該チャネル形成領域に接して形成されたＬＤＤ領域となる一対の第１の不純物領域と、一対の該第１の不純物領域に接して形成されたソース領域及びドレイン領域となる一対の第２の不純物領域とを有し、
前記ｐチャネル型ＴＦＴの半導体層は、チャネル形成領域と、該チャネル形成領域に接して形成されたソース領域及びドレイン領域となる一対の第３の不純物領域を有し、
前記画素ＴＦＴと前記ｎチャネル型ＴＦＴの前記チャネル形成領域は、前記第１の導電層と重なるように設けられ、
前記ｐチャネル型ＴＦＴの前記チャネル形成領域は、前記第１の導電層と重なるように設けられ、
前記画素ＴＦＴと前記ｎチャネル型ＴＦＴの一対の前記第１の不純物領域は、前記第２の導電層と一部が重なるように設けられ、
前記ｐチャネル型ＴＦＴの一対の前記第３の不純物領域は、前記第２の導電層と一部が重なるように設けられていることを特徴とする半導体装置。
【請求項３】
一つの画素に、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを有する半導体装置であって、
前記ｎチャネル型ＴＦＴと前記ｐチャネル型ＴＦＴとのゲート電極は、ゲート絶縁膜に接して形成された第１の導電層と、該第１の導電層の上面及び側面に接して形成され、かつ前記ゲート絶縁膜上に延在して設けられた第２の導電層とを有し、
前記ｎチャネル型ＴＦＴの半導体層は、チャネル形成領域と、該チャネル形成領域に接して形成されたＬＤＤ領域となる一対の第１の不純物領域と、一対の該第１の不純物領域に接して形成されたソース領域及びドレイン領域となる一対の第２の不純物領域とを有し、一対の前記第１の不純物領域は、前記第２の導電層と一部が重なるように設けられ、
前記ｐチャネル型ＴＦＴの半導体層は、チャネル形成領域と、該チャネル形成領域に接して形成されたソース領域及びドレイン領域となる一対の第３の不純物領域を有し、一対の前記第３の不純物領域は、前記第２の導電層と一部が重なるように設けられ、
前記ｎチャネル型ＴＦＴの前記チャネル形成領域は、前記第１の導電層と重なるように設けられ、
前記ｐチャネル型ＴＦＴの前記チャネル形成領域は、前記第１の導電層と重なるように設けられていることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
一対の前記第１の不純物領域の長さは、１．０μｍ以上６μｍ以下であり、
一対の前記第１の不純物領域が前記第２の導電層と重ならない長さは、０．５μｍ以上３μｍ以下であることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記ｎチャネル型ＴＦＴはマルチゲート構造を有することを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、前記ｐチャネル型ＴＦＴには、発光層を有する素子が接続されていることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
一対の前記第１の不純物領域におけるｎ型を付与する不純物元素の濃度が、１×１０１６〜５×１０１９ａｔｏｍｓ／ｃｍ３であることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
一対の前記第２の不純物領域に接して設けられ、一対の前記第１の不純物領域と同一の不純物元素又は一対の前記第３の不純物領域と同一の不純物元素を含む半導体層と、前記ゲート絶縁膜と同じ層で形成された絶縁層と、該絶縁層上に形成された容量配線でなる保持容量が形成されていることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記第１の導電層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた一種若しくは複数種の元素、又は該元素を主成分とする合金を有することを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、
前記第１の導電層は、積層された導電層でなることを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一項において、
前記第１の導電層は、前記ゲート絶縁膜に接して形成され、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた一種若しくは複数種の元素、又は該元素を主成分とする合金を有する導電層（Ａ）と、
前記導電層（Ａ）の上に形成され、アルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた一種若しくは複数種の元素、又は該元素を主成分とする合金を有する導電層（Ｂ）とを少なくとも有することを特徴とする半導体装置。
【請求項１２】
請求項１１において、前記導電層（Ａ）と前記導電層（Ｂ）との界面には、前記導電層（Ａ）の窒化膜が設けられ、
前記導電層（Ｂ）と前記第２の導電層との界面には、前記第２の導電層の窒化膜が設けられていることを特徴とする半導体装置。
【請求項１３】
請求項１乃至請求項１２のいずれか一項において、
前記第２の導電層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた一種若しくは複数種の元素、又は該元素を主成分とする合金を有することを特徴とする半導体装置。
【請求項１４】
請求項１乃至請求項１３のいずれか一項において、
前記ｎチャネル型ＴＦＴ及び前記ｐチャネル型ＴＦＴは、ガラス基板、ステンレス基板又はプラスチック基板上に設けられていることを特徴とする半導体装置。
【請求項１５】
請求項１乃至請求項１４のいずれか一項において、
前記半導体装置は、有機エレクトロルミネッセンス表示装置、透過型の液晶表示装置又は反射型の液晶表示装置であることを特徴とする半導体装置。
【請求項１６】
請求項１乃至請求項１４のいずれか一項において、
前記半導体装置は、携帯電話、パーソナルコンピュータ、ビデオカメラ、携帯型情報端末、デジタルカメラ、プログラムを記録した記録媒体を用いるプレーヤー、ゴーグル型ディスプレイ、電子書籍、プロジェクターから選ばれたいずれか一つであることを特徴とする半導体装置。
【請求項１７】
第１の半導体層と第２の半導体層とを形成し、
前記第１の半導体層と前記第２の半導体層とに接してゲート絶縁膜を形成し、
前記ゲート絶縁膜に接して前記第１の半導体層と前記第２の半導体層上に第１の導電層を形成し、
前記第１の導電層をマスクとして前記第１の半導体層及び前記第２の半導体層に周期律表１５族に属する元素を添加して前記第１の半導体層にＬＤＤ領域となる一対の第１の不純物領域を形成し、
前記第１の半導体層上にフォトレジストを形成し、
前記フォトレジスト及び前記第１の導電層をマスクとして前記第２の半導体層に周期律表１３族に属する元素を添加してソース領域及びドレイン領域となる一対の第３の不純物領域を形成し、
前記フォトレジストを除去し、
前記第１の導電層と前記ゲート絶縁膜とに接する第２の導電層を前記第１の半導体層と前記第２の半導体層上に形成し、
前記第２の導電層をマスクとして前記第１の半導体層及び前記第２の半導体層に周期律表１５族に属する元素を添加して前記第１の半導体層にソース領域及びドレイン領域となる一対の第２の不純物領域を形成し、
前記第２の導電層の一部を除去することを特徴とする半導体装置の作製方法。
【請求項１８】
請求項１７において、
前記第２の導電層上に前記第２の導電層よりも幅の狭い第３のフォトレジストを、前記第１の導電層及び前記第２の導電層をマスクとして裏面から露光することによって形成し、
前記第３のフォトレジストをマスクとして前記第２の導電層の一部を除去することを特徴とする半導体装置の作製方法。
【請求項１９】
第１の半導体層と第２の半導体層とを形成し、
前記第１の半導体層と前記第２の半導体層とに接してゲート絶縁膜を形成し、
前記ゲート絶縁膜に接して前記第１の半導体層と前記第２の半導体層上に第１の導電層を形成し、
前記第１の導電層をマスクとして前記第１の半導体層及び前記第２の半導体層に周期律表１５族に属する元素を添加して前記第１の半導体層にＬＤＤ領域となる一対の第１の不純物領域を形成し、
前記第１の半導体層上に第１のフォトレジストを形成し、
前記第１のフォトレジスト及び前記第１の導電層をマスクとして前記第２の半導体層に周期律表１３族に属する元素を添加してソース領域及びドレイン領域となる一対の第３の不純物領域を形成し、
前記第１のフォトレジストを除去し、
第２のフォトレジストをマスクとして前記第１の導電層と前記ゲート絶縁膜とに接する第２の導電層を前記第１の半導体層と前記第２の半導体層上に形成し、
前記第２のフォトレジスト及び前記第２の導電層をマスクとして前記第１の半導体層及び前記第２の半導体層に周期律表１５族に属する元素を添加して前記第１の半導体層にソース領域及びドレイン領域となる一対の第２の不純物領域を形成し、
前記第２のフォトレジストの下にある前記第２の導電層の一部を除去し、
前記第２のフォトレジストを除去することを特徴とする半導体装置の作製方法。
【請求項２０】
請求項１７乃至請求項１９のいずれか一項において、
一対の前記第２の不純物領域から延在した半導体層上に、前記第１の導電層と該第１の導電層に接する前記第２の導電層と同一の層でなる容量配線を形成することを特徴とする半導体装置の作製方法。
【請求項２１】
請求項２０において、一対の前記第２の不純物領域から延在した半導体層に、一対の前記第１の不純物領域に添加する元素と同一の周期律表１５族に属する元素又は一対の前記第３の不純物領域に添加する元素と同一の周期律表１３族に属する元素を添加することを特徴とする半導体装置の作製方法。
【請求項２２】
請求項１７乃至請求項２１のいずれか一項において、
前記第１の導電層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、から選ばれた一種若しくは複数種の元素、又は該元素を主成分とする合金を有することを特徴とする半導体装置の作製方法。
【請求項２３】
請求項１７乃至請求項２２のいずれか一項において、
前記第１の導電層は、前記ゲート絶縁膜に接して形成され、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた一種若しくは複数種の元素、又は該元素を主成分とする合金を有する導電層（Ａ）と、前記導電層（Ａ）上にアルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた一種若しくは複数種の元素、又は該元素を主成分とする合金を有する導電層（Ｂ）とから形成されることを特徴とする半導体装置の作製方法。
【請求項２４】
請求項１７乃至請求項２３のいずれか一項において、
前記第２の導電層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、から選ばれた一種若しくは複数種の元素、又は該元素を主成分とする合金を有することを特徴とする半導体装置の作製方法。
【請求項２５】
請求項１７乃至請求項２４のいずれか一項において、
一対の前記第１の不純物領域に１×１０１６〜５×１０１９ａｔｏｍｓ／ｃｍ３で周期律表１５族に属する元素を添加することを特徴とする半導体装置の作製方法。
【請求項２６】
請求項１７乃至請求項２５のいずれか一項において、
前記半導体装置は、有機エレクトロルミネッセンス表示装置、透過型の液晶表示装置又は反射型の液晶表示装置であることを特徴とする半導体装置の作製方法。
【請求項２７】
請求項１７乃至請求項２５のいずれか一項において、
前記半導体装置は、携帯電話、パーソナルコンピュータ、ビデオカメラ、携帯型情報端末、デジタルカメラ、プログラムを記録した記録媒体を用いるプレーヤー、ゴーグル型ディスプレイ、電子書籍、プロジェクターから選ばれたいずれか一つであることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は絶縁表面を有する基板上に薄膜トランジスタで構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示装置に代表される電気光学装置および電気光学装置を搭載した電子機器の構成に関する。なお、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器を範疇に含んでいる。
【０００２】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴと記す）は透明ガラス基板上に作製することができるので、アクティブマトリクス型液晶表示装置への応用開発が積極的に進められてきた。結晶構造を有する半導体膜を活性層にしたＴＦＴ（以下、結晶質ＴＦＴと記す）は高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能になった。
【０００３】
本願明細書において、前記結晶構造を有する半導体膜とは、単結晶半導体、多結晶半導体、微結晶半導体を含み、さらに、特開平７−１３０６５２号公報、特開平８−７８３２９号公報、特開平１０−１３５４６８号公報、または特開平１０−１３５４６９号公報で開示された半導体を含んでいる。
【０００４】
アクティブマトリクス型液晶表示装置を構成するためには、画素マトリクス回路だけでも１００〜２００万個の結晶質ＴＦＴが必要であり、さらに周辺に設けられる機能回路を付加するとそれ以上の数の結晶質ＴＦＴが必要であった。そして、液晶表示装置を安定に動作させるためには、個々の結晶質ＴＦの信頼性を確保しておく必要があった。
【０００５】
ＴＦＴなどの電界効果トランジスタの特性は、ドレイン電流とドレイン電圧が比例して増加する線形領域と、ドレイン電圧が増加してもドレイン電流が飽和する飽和領域と、ドレイン電圧を印加しても理想的には電流が流れない遮断領域とに分けて考えることができる。本明細書では、線形領域と飽和領域をＴＦＴのオン領域と呼び、遮断領域をオフ領域と呼ぶ。また、便宜上、オン領域のドレイン電流をオン電流と呼びオフ領域の電流をオフ電流と呼ぶ。
【０００６】
アクティブマトリクス型液晶表示装置の画素マトリクス回路はｎチャネル型ＴＦＴ（以下、これを画素ＴＦＴと記す）で構成されていて、振幅１５〜２０Ｖ程度のゲート電圧が印加されるので、オン領域とオフ領域の両方の特性を満足する必要があった。一方、画素マトリクス回路を駆動するために設けられる周辺回路はＣＭＯＳ回路を基本として構成され、主にオン領域の特性が重要であった。しかし、結晶質ＴＦＴはオフ電流が上がりやすいという問題点があった。また、結晶質ＴＦＴを長期間駆動させると移動度やオン電流の低下、オフ電流の増加といった劣化現象がしばしば観測された。この原因の一つは、ドレイン近傍の高電界が原因で発生するホットキャリア注入現象にあると考えられた。
【０００７】
ＬＳＩの技術分野ではＭＯＳトランジスタのオフ電流を下げ、さらにドレイン近傍の高電界を緩和する方法として、低濃度ドレイン（ＬＤＤ：Lightly  Doped  Drain）構造が知られている。この構造は、ドレイン領域とチャネル形成領域の間に低濃度の不純物領域を設けたものであり、この低濃度不純物領域をＬＤＤ領域と呼んでいる。
【０００８】
同様に結晶質ＴＦＴでもＬＤＤ構造を形成することは知られていた。従来の技術では、ゲート電極をマスクとして、第１の不純物元素の添加工程によりＬＤＤ領域となる低濃度不純物領域を形成しておき、その後異方性エッチングの技術を利用してゲート電極の両側にサイドウオールを形成し、ゲート電極とサイドウオールをマスクとして第２の不純物元素の添加工程によりソース領域とドレイン領域となる高濃度不純物領域を形成する方法である。
【０００９】
しかし、ＬＤＤ構造は通常の構造のＴＦＴと比べて、オフ電流を下げることができても、構造的に直列抵抗成分が増えてしまうため、結果としてＴＦＴのオン電流も低下させてしまう欠点があった。また、オン電流の劣化を完全に防ぐことはできなかった。この欠点を補う方法として、ＬＤＤ領域をゲート絶縁膜を介してゲート電極とオーバーラップさせる構造が知られている。この構造を形成する方法は幾つかあるが、例えば、ＧＯＬＤ（Gate-drain  Overlapped  LDD）や、ＬＡＴＩＤ（Large-tilt-angle  implanted  drain）として知られている。このような構造とすることで、ドレイン近傍の高電界を緩和してホットキャリア耐性を高め、同時にオン電流の低下を防ぐことができた。
【００１０】
また、結晶質ＴＦＴにおいても、ソース領域とドレイン領域とチャネル領域のみから形成された単純な構成の結晶質ＴＦＴに比べ、ＬＤＤ構造を設けることによりホットキャリア耐性が向上し、さらにＧＯＬＤ構造を採用するときわめて優れた効果が得られることが確認されていた（"A  Novel  Self-aligned  Gate-overlapped  LDD  Poly-Si  TFT  with  High  Reliability  and  Performance",  Mutsuko  Hatano,Hajime  Akimoto  and  Takeshi  Sakai,  IEDM97-523）。
【００１１】
【発明が解決しようとする課題】
結晶質ＴＦＴにおいて、ホットキャリア注入現象を抑止するためにＬＤＤ構造を形成することは有効な手段であり、さらにＧＯＬＤ構造にすると、ＬＤＤ構造で見られたオン電流の低下を防ぐことができる。そして、信頼性の面からも良好な結果が得られている。
【００１２】
このように、結晶質ＴＦＴで高い信頼性を達成するためには素子の構造面からの検討が必要であり、そのために、ＧＯＬＤ構造を形成することが望ましかった。しかし、従来の方法では、自己整合的にＬＤＤ領域を形成することができるが、サイドウオール膜を異方性エッチングで形成する工程は、液晶表示装置のように大面積のガラス基板を処理するには不向きであった。また、サイドウオールの幅でＬＤＤ領域の長さが決まるので、素子の設計上の自由度もきわめて限定されるものであった。
【００１３】
本願発明の第１の目的は、このような問題点を克服するための技術を提供するものであり、従来技術よりも簡便な方法で、ゲート電極とＬＤＤ領域とをオーバーラップさせた構造の結晶質ＴＦＴを作製する技術を提供することを目的としている。
【００１４】
ＧＯＬＤ構造はオン電流の劣化を防ぐことができるが、特に画素マトリクス回路を構成するｎチャネル型ＴＦＴのように、オフ領域で高いゲート電圧が印加されるとき、オフ電流が増加してしまう場合がある。画素マトリクス回路の画素ＴＦＴでオフ電流が増加すると、消費電力が増えたり、画像表示に異常が現れたりする不都合が生じる。これはオフ領域で、ゲート電極とオーバーラップさせて形成されたＬＤＤ領域に反転層が形成され、ホールの通路を作ってしまうためであると考えられる。このような場合、ＴＦＴの動作範囲は狭く限られたものとなってしまう。
【００１５】
本願発明の第２の目的は、ゲート電極とＬＤＤ領域とをオーバーラップさせた構造の結晶質ＴＦＴにおいて、その動作範囲を広げることができるように、オフ電流の増加を防止する構造およびその作製方法を提供することを第２の目的としている。
【００１６】
【課題を解決するための手段】
図１７は、これまでの知見を基にして、ＴＦＴの構造とそのとき得られるＶｇ−Ｉｄ（ゲート電圧―ドレイン電流）特性を模式的に示したものである。図１７（Ａ−１）は、半導体層がチャネル形成領域と、ソース領域と、ドレイン領域とから成る最も単純なＴＦＴの構造である。同図（Ｂ−１）はこのＴＦＴの特性であり、＋Ｖｇ側がＴＦＴのオン領域、−Ｖｇ側はオフ領域である。そして、実線は初期特性を示し、破線はホットキャリア注入現象による劣化の特性を示している。この構造ではオン電流とオフ電流が共に高く、また、劣化も大きいので、例えば、画素マトリクス回路の画素ＴＦＴなどにはこのままでは使用できなかった。
【００１７】
図１７（Ａ−２）は、（Ａ−１）にＬＤＤ領域となる低濃度不純物領域が設けられた構造であり、ゲート電極とオーバーラップしないＬＤＤ構造である。同図（Ｂ−２）はこのＴＦＴの特性であり、オフ電流をある程度抑えることができるが、オン電流の劣化を防ぐことはできなかった。また、図１７（Ａ−３）は、ＬＤＤ領域がゲート電極と完全にオーバーラップした構造で、ＧＯＬＤ構造とも呼ばれるものである。同図（Ｂ−３）はこれに対応する特性で、劣化を問題ない程度にまで抑えることはできるが、−Ｖｇ側で（Ａ−２）の構造よりもオフ電流が増加している。
【００１８】
一方、図１７（Ａ−４）の構造は、同図（Ｂ−４）に示すように劣化を防ぎ、オフ電流の増加も抑えることができる構造である。これは、ＬＤＤ領域をゲート電極とオーバーラップする領域と、オーバーラップしない領域の２つの領域に分けたものであり、ゲート電極とオーバーラップしたＬＤＤ領域でホットキャリア注入現象を抑止して、かつ、ゲート電極とオーバーラップしないＬＤＤ領域でオフ電流の増加を防ぐ効果を兼ね備えたものである。
【００１９】
本願発明は、図１７（Ａ−３）若しくは（Ａ−４）のような構造のＴＦＴを実現するために、ｎチャネル型ＴＦＴにおいてＬＤＤ領域がゲート電極と重なる構造とする。そのために、ゲート電極を第１の導電層と第２の導電層とから形成し、第１の導電層を形成した後で１回目のｎ型を付与する不純物元素を添加してＬＤＤ領域とする第１の不純物領域を形成し、第２の導電層を形成した後で２回目のｎ型を付与する不純物元素を添加する工程を行い、ソース領域とドレイン領域とする第２の不純物領域を形成するものである。このようにして、ＬＤＤ領域がゲート電極と重なる構造を実現する。さらに、ゲート電極と重ならないＬＤＤ領域を設けるためには第２の導電層の一部を除去すれば良い。
【００２０】
一方、ｐチャネル型ＴＦＴも同様にゲート電極を第１の導電層と第２の導電層とから形成するが、ソース領域およびドレイン領域とする第３の不純物領域の一部がゲート電極と重なる構造とする。
【００２１】
第１の導電層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、から選ばれた一種または複数種の元素、あるいは該元素を成分とする材料で形成する。その構成において、少なくとも、前記材料から成りゲート絶縁膜に接して形成される導電層（Ａ）と、導電層（Ａ）上にアルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた一種または複数種の元素、あるいは該元素を成分とする材料から成る導電層（Ｂ）で形成することは好ましい形態である。
【００２２】
第２の導電層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた一種または複数種の元素、あるいは該元素を成分とする合金材料で形成する。
【００２３】
また、画素マトリクス回路の構成において、画素ＴＦＴの第２の不純物領域に接して設けられ、第１の不純物領域と同じ濃度で不純物元素を含む半導体層と、ゲート絶縁膜と同じ層で形成された絶縁層と、該絶縁層上に形成された容量配線とから保持容量を形成する。或いは、画素ＴＦＴの第２の不純物領域に接して設けられ、第３の不純物領域と同じ濃度で不純物元素を含む半導体層と、前記ゲート絶縁膜と同じ層で形成された絶縁層と、該絶縁層上に形成された容量配線とから保持容量を形成する。
【００２４】
【発明の実施の形態】
[実施形態１]
本願発明の実施の形態について図２８を用いて説明する。基板３０１は絶縁表面を有する基板である。例えば、酸化珪素膜を設けた、ガラス基板、ステンレス基板、プラスチック基板、セラミックス基板、シリコン基板を用いることができる。またその他に石英基板を用いても良い。
【００２５】
基板３０１上に形成する半導体層は、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などの成膜法で形成する非晶質半導体膜を、レーザーアニール法や熱アニール法で結晶化した、結晶質半導体膜で形成することが望ましい。または、前記成膜法で形成される微結晶半導体を用いることも可能である。ここで適用できる半導体材料は、シリコン、ゲルマニウム、またシリコンとゲルマニウム合金、炭化シリコンであり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。
【００２６】
或いは、基板３０１上に形成する半導体層は、単結晶シリコン層を形成したＳＯＩ（Silicon  On  Insulators）基板としても良い。ＳＯＩ基板にはその構造や作製方法によっていくつかの種類が知られているが、代表的には、ＳＩＭＯＸ（Separation  by  Implanted  Oxygen）、ＥＬＴＲＡＮ（Epitaxial  Layer  Transfer：キャノン社の登録商標）基板、Smart-Cut（SOITEC社の登録商標）などを使用することができる。勿論、その他のＳＯＩ基板を使用することも可能である。
【００２７】
図２８は基板３０１上に形成した、ｎチャネル型及びｐチャネル型ＴＦＴの断面構造を示している。ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴのゲート電極は、第１の導電層と第２の導電層とから成っている。第１の導電層はゲート絶縁膜３１２に接して設けられた導電層（Ａ）３１３、３１６と、前記導電層（Ａ）３１３、３１６に接して設けられた導電層（Ｂ）３１４、３１７とから成っている。そして、第２の導電層３１５、３１８は、第１の導電層の導電層（Ａ）３１３、３１６と第導電層（Ｂ）３１４、３１７と、ゲート絶縁膜３１２に接して設けられている。
【００２８】
第１の導電層を構成する導電層（Ａ）３１３、３１６は、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）など元素か、これらの元素を成分とする材料で形成する。また、導電層（Ｂ）３１４、３１７は抵抗率の低いアルミニウム（Ａｌ）や銅（Ｃｕ）を用いれば良い。ここで導電層（Ｂ）は、液晶表示装置のような大面積の基板に本願発明のＴＦＴを形成することを考慮したものであり、ゲート電極およびゲート配線の抵抗を低くする目的で設けている。従って、用途によっては、第１の導電層を導電層（Ａ）のみで形成しても良し、導電層（Ｂ）の上にさらに他の導電層を積層しても良い。
【００２９】
第２の導電層３１５、３１８は、第１の導電層と接し、第１の導電層上からゲート絶縁膜３１２上に延在するように形成する。図３１に示すように第１の導電層と第２の導電層のチャネル長方向の長さをそれぞれＬ１、Ｌ２とすると、Ｌ１＜Ｌ２の関係が保たれていれば良く、本願発明を実施するに当たってその長さは適宣設定すれば良い。しかし、次に述べるように、第１の導電層と第２の導電層はＴＦＴの製造工程において、半導体層に不純物を添加してソース領域やドレイン領域およびＬＤＤ領域を形成するためのマスクとして機能するので、その点を考慮してＬ１、Ｌ２の値を決める必要がある。
【００３０】
ｎチャネル型ＴＦＴの半導体層は、チャネル形成領域３０２と、チャネル形成領域の両側に接して設けられる第１の不純物領域３０３、３０４と、第１の不純物領域３０３に接して設けるソース領域３０５と、第１の不純物領域３０４に接して設けるドレイン領域３０６とから成っている。第１の不純物領域３０３、３０４は、ゲート絶縁膜３１２を介して、第２の導電層３１５がゲート絶縁膜と接している領域に重なって設ける。
【００３１】
第１の不純物領域３０３、３０４のチャネル長方向の長さは、０．５〜３μｍ、代表的には１．５μｍの長さを有し、ｎ型を付与する不純物元素の濃度が１×１０16〜５×１０19atoms/cm3、代表的には１×１０17〜５×１０18atoms/cm3である。また、ソース領域３０５とドレイン領域３０６の不純物濃度は、１×１０20〜１×１０21atoms/cm3、代表的には１×１０20〜５×１０20atoms/cm3とする。
【００３２】
チャネル形成領域３０２には、あらかじめ１×１０16〜５×１０18atoms/cm3の濃度でボロンを添加しても良い。このボロンはしきい値電圧を制御するために添加するものであり、同様の効果が得られるものであれば他の元素で代用することもできる。
【００３３】
一方、ｐチャネル型ＴＦＴの第１の不純物領域３０８、３０９、ソース領域３１０とドレイン領域３１１とには、同じ濃度でｐ型を付与する不純物元素を添加する。そして、ｎチャネル型ＴＦＴのソース領域３０５とドレイン領域３０６に添加する不純物濃度の１．５〜３倍の濃度でｐ型を付与する不純物元素を添加する。
【００３４】
以上示したように本願発明はＴＦＴの構造において、ゲート電極を第１の導電層と、その上に第２の導電層を設けるものであり、図２８で示すようにゲート絶縁膜と第２の導電層との間に位置する第１の導電層は、その端部が第２の導電層の端部よりも内側に形成されている。そして、半導体層に設けられた第１の不純物領域と、第２の導電層が重なって設けられている構造に特長があり、その作製方法に特長がある。
【００３５】
図２８に示すＴＦＴは、特にｎチャネル型ＴＦＴにおいて、いわゆるＬＤＤ領域として機能する第１の低濃度不純物領域３０３、３０４が、ゲート絶縁膜を介してゲート電極と重なって設けられた構造となっているので、ＭＯＳトランジスタのＧＯＬＤ構造やＬＡＴＩＤ構造の如き利点を得ることが可能である。
【００３６】
一方、ｐチャネル型ＴＦＴはこうしたＬＤＤ構造となる低濃度不純物領域は設けないものとする。勿論、低濃度不純物領域を設ける構造としても良いが、ｐチャネル型ＴＦＴはもともと信頼性が高いため、オン電流を稼いでｎチャネル型ＴＦＴとの特性バランスをとった方が好ましい。本願発明を図２８に示すようにＣＭＯＳ回路に適用する場合には、特にこの特性のバランスをとることが重要である。但し、本願発明の構造をｐチャネル型ＴＦＴに適用しても何ら問題はない。
【００３７】
こうしてｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴが完成したら、第１の層間絶縁膜３１９で覆い、ソース領域３０５、３１１、ドレイン領域３０６、３１０と接触するソース電極３２０、３２２とドレイン電極３２１とを設ける。図２８の構造では、これらを設けた後でパッシベーション膜３２３として窒化シリコン膜を設けている。さらに樹脂材料でなる第２の層間絶縁膜３２４を設ける。
第２の層間絶縁膜は、樹脂材料に限定される必要はないが、例えば、液晶表示装置に応用する場合には、表面の平坦性を確保するために樹脂材料を用いることが好ましい。
【００３８】
図２８では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的組み合わせて成るＣＭＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯＳ回路や、液晶表示装置の画素マトリクス回路に本願発明を適用することもできる。
【００３９】
[実施形態２]
本願発明の実施の形態について図１を用いて説明する。基板１０１は絶縁表面を有するものである。例えば、ガラス基板やプラスチック基板の他に、表面に絶縁膜を設けたステンレス基板、セラミックス基板、シリコン基板を用いることができる。またその他に石英基板を用いても良い。
【００４０】
そして、基板１０１のＴＦＴが形成される表面には、下地膜１０２が形成されている。下地膜１０２は酸化シリコン膜や窒化シリコン膜または酸化窒化シリコン膜などで形成され、基板１０１から不純物が半導体層へ拡散することを防ぐために設けている。
【００４１】
前記下地膜１０２上に形成する半導体層は、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などの成膜法で形成される非晶質半導体膜を、レーザー結晶化法や熱処理による固相成長法で結晶化した、結晶質半導体で形成することが望ましい。また、前記成膜法で形成される微結晶半導体を用いることも可能である。ここで適用できる半導体材料は、シリコン、ゲルマニウム、またシリコンゲルマニウム合金、炭化シリコン合金であり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。その他に実施形態１と同様にＳＯＩ基板を用いても良い。
【００４２】
図１では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの断面構造を示している。ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのゲート電極は、第１の導電層と第２の導電層とから成っている。第１の導電層は３層構造となっており、ゲート絶縁膜１０３に接して設けられた導電層（Ａ）１１１、１１５と、その上に積層された、導電層（Ｂ）１１２、１１６と、導電層（Ｃ）１１３、１１７から成っている。そして、第２の導電層１１４、１１８は、前記第１の導電層と、前記ゲート絶縁膜１０３に接して設けられている。
【００４３】
第１の導電層を構成する導電層（Ａ）１１１、１１５はＴｉ、Ｔａ、Ｍｏ、Ｗなど元素か、これらの元素を主成分とする合金材料で形成する。或いは、これらの元素の窒化物、酸化物、シリサイドで形成しても良い。また、導電層（Ｂ）１１２、１１６は抵抗率の低いＡｌやＣｕを用いることが望ましい。また導電層（Ｃ）１１３、１１７は導電層（Ａ）と同様にＴｉ、Ｔａ、Ｍｏ、Ｗ、など元素か、これらの元素を主成分とする合金材料で形成する。ここで導電層（Ｂ）は、液晶表示装置のような大面積の基板に本願発明のＴＦＴを形成することを考慮して、ゲート電極およびゲート電極に接続するゲート配線の抵抗を低くする目的で設けるものである。用途によっては、第１の導電層を導電層（Ａ）のみで形成しても良く、また３層以上積層させても構わない。
【００４４】
第２の導電層１１４、１１８は、前記第１の導電層と電気的に導通していて、かつ、ゲート絶縁膜１０３に接して設けられている。ここで、図１６で示すように、第２の導電層はチャネル長方向に対し、最初Ｌ３の長さで形成され、その後エッチング処理によりＬ５の長さだけ除去して最後にＬ２の長さにされる。従って、第１の導電層をＬ１とすると、第２の導電層がゲート絶縁膜に延在する長さはＬ４で表すことができる。
【００４５】
ここで、本願発明において、第１の導電層の長さＬ１は０．２〜１０μｍ、好ましくは０．４〜５μｍ、第２の導電層の長さＬ２は１．２〜１６μｍ、好ましくは２．２〜１１μｍの長さで形成することが望ましい。ここで、第２の導電層を除去する長さＬ５は０．５〜３μｍ、好ましくは１．０〜２．０μｍとしている。
【００４６】
第１の導電層と第２の導電層は、１回目の一導電型の不純物元素を添加する工程と２回目の一導電型の不純物元素を添加する工程でマスクとして機能するものであり、その点を考慮してＬ１とＬ３、および、Ｌ２とＬ５の長さを決める必要がある。ｎチャネル型ＴＦＴのＬＤＤ領域の長さは、このＬ３とＬ１の差分の長さで形成される。そして、第２の導電層をあらかじめＬ３の長さで形成しておき、その後エッチング処理によりＬ５の長さだけ除去して、Ｌ２の長さとするのは、本願発明の構成を得るために、ＬＤＤ領域となる第１の不純物領域１６０５が、ゲート絶縁膜を介して第２の導電層と重なる領域をＬ４の長さで、重ならない領域をＬ５の長さで設けるためである。
【００４７】
図１において、ｎチャネル型ＴＦＴの半導体層は、チャネル形成領域１０４と、前記チャネル形成領域の両側に接して設けられた第１の不純物領域１０５と、前記第１の不純物領域１０５に接して設けられた第２の不純物領域１０６、１０７とから形成されている。この第２の不純物領域１０６はソース領域として機能し、第２の不純物領域１０７はドレイン領域として機能するものである。第１の不純物領域１０５は、ゲート絶縁膜１０３を介して、第２の導電層１１４がゲート絶縁膜と接している領域に重なって設けられている。
【００４８】
図１６のＬ６に相当する第１の不純物領域１０５の長さは、１．０〜６μｍ、好ましくは２．０〜４μｍ、（例えば３μｍ）の長さを有し、ｎ型を付与する不純物元素の濃度が１×１０16〜５×１０19atoms/cm3、代表的には５×１０17〜５×１０18atoms/cm3で添加されている。そして、第１の不純物領域が第２の導電層と重ならない長さＬ５は前述の如く０．５〜３μｍ、好ましくは１．０〜２μｍとする。また、ソース領域１０５とドレイン領域１０６の不純物濃度は、１×１０20〜１×１０21atoms/cm3、代表的には２×１０20〜５×１０20atoms/cm3とすれば良い。
【００４９】
この時、チャネル形成領域１０４には、あらかじめ１×１０16〜５×１０18atoms/cm3の濃度でボロンが添加されても良い。このボロンはしきい値電圧を制御するために添加されるものであり、同様の効果が得られるものであれば他の元素で代用することもできる。
【００５０】
一方、ｐチャネル型ＴＦＴの第３の不純物領域１０９、１１０、１３０、１３１は、ソース領域とドレイン領域とを形成するものである。そして、第３の不純物領域１３０、１３１にはｎ型を付与する不純物元素がｎチャネル型ＴＦＴのソース領域１０６とドレイン領域１０７と同じ濃度で含まれているが、その１．５〜３倍の濃度でｐ型を付与する不純物元素が添加されている。
【００５１】
以上示したように本願発明のＴＦＴは、ゲート電極を第１の導電層と、第２の導電層とを設けた構造を有し、図１で示すように第２の導電層は、第１の導電層とゲート絶縁膜とに接して設けられている。そして、少なくともｎチャネル型ＴＦＴにおいて、第１の不純物領域の一部は、第２の導電層のゲート絶縁膜に接している領域と重なって設けられている構造に特徴がある。
【００５２】
図１で示された構造は、第１の導電層をマスクとして、ＬＤＤ領域となる第１の不純物領域を形成し、第２の導電層をマスクとしてソース領域とドレイン領域となる第２の不純物領域を形成した後で、エッチング処理により第２の導電層を後退させることにより実現できる。従って、図１６で示されたようにＬＤＤ領域の長さは、第１の導電層の長さＬ１と第２の導電層の長さＬ３で決まり、ＬＤＤ領域が第２の導電層と重ならない長さは、第２の導電層をエッチングする長さＬ５で決めることができる。このような方法は、ＴＦＴの設計上または製作上において自由度を広げることが可能となり、非常に有効である。
【００５３】
一方、ｐチャネル型ＴＦＴには第３の不純物領域１０９、１１０、１３０、１３１が形成され、ＬＤＤ構造となる領域は設けないものとする。第３の不純物領域は、ソース領域１０９、１３０とドレイン領域１１０、１３１を形成する。そして、ソース領域１０９とドレイン領域１１０の一部が第２の導電層とオーバーラップしている。勿論、本願発明のＬＤＤ構造を設けても良いが、ｐチャネル型ＴＦＴはもともと信頼性が高いため、オン電流を稼いでｎチャネル型ＴＦＴとの特性バランスをとった方が好ましい。本願発明を図１に示すようにＣＭＯＳ回路に適用する場合には、特にこの特性のバランスをとることが重要である。但し、本願発明の構造をｐチャネル型ＴＦＴに適用しても何ら問題はない。
【００５４】
こうしてｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴが完成したら、第１の層間絶縁膜１１９で覆い、ソース電極１２０、１２１ドレイン電極１２２を設ける。図１の構造では、これらを設けた後でパッシベーション膜１２３として窒化シリコン膜を設けている。さらに樹脂材料でなる第２の層間絶縁膜１２４が設けられている。第２の層間絶縁膜は、樹脂材料に限定される必要はないが、例えば、液晶表示装置に応用する場合には、表面の平坦性を確保するために樹脂材料を用いることが好ましい。
【００５５】
図１では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的組み合わせて成るＣＭＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯＳ回路や、液晶表示装置の画素マトリクス回路に本願発明を適用することもできる。
【００５６】
以上に示した本願発明の構成について、以下に示す実施例でさらに詳細に説明する。
【００５７】
[実施例１]
本実施例では、本願発明の構成を液晶表示装置に適用した例を示し、画素マトリクス回路とその周辺に設けられる駆動回路の基本形態であるＣＭＯＳ回路を同時に作製する方法について、図２９と図３０を用いて説明する。
【００５８】
図２９（Ａ）において、基板４０１には、例えばコーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用る。そして、基板４０１のＴＦＴが形成される表面に、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜などで形成する下地膜４０２を２００ｎｍの厚さに形成する。
【００５９】
次に、この下地膜４０２の上に５０ｎｍの厚さで、非晶質シリコン膜をプラズマＣＶＤ法で形成する。非晶質シリコン膜の含有水素量にもよるが、好ましくは４００〜５００℃に加熱して脱水素処理を行い、非晶質シリコン膜の含有水素量を５atomic％以下として、結晶化の工程を行い結晶質シリコン膜を得る。
【００６０】
この結晶化の工程は、レーザーアニール法または熱アニール法の技術を用いれば良い。本実施例では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質シリコン膜に照射して結晶質シリコン膜を形成する。
【００６１】
ここで用いたレーザーアニール装置の構成を図３２に示す。レーザー発振装置３２０１から照射され、反射ミラー３２０２で方向を変えられ、光学系３２０３により光路が変更されたパルス状レーザービームを、ミラー３２０７で反射させ、シリンドリカルレンズを用いた光学系３２０８にて集光させて、非晶質シリコン膜が形成されている基板３２０９に照射する機能を有している。レーザー発振装置３２０１はＸｅＣｌエキシマレーザーやＫｒＦエキシマレーザーを用いれば良い。基板３２０９はステージ３２０５上に設置されている。
【００６２】
尚、本実施例では非晶質シリコン膜から結晶質シリコン膜を形成したが、微結晶シリコン膜をレーザーアニール法で結晶化させても構わないし、直接結晶質シリコン膜を成膜しても良い。
【００６３】
こうして形成した結晶質シリコン膜をパターニングして、島状の半導体層４０３、４０４、４０５を形成する。
【００６４】
次に、半導体層４０３、４０４、４０５を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜４０６を形成する。ここではプラズマＣＶＤ法で酸化窒化シリコン膜を１００ｎｍの厚さに形成する。そして、図では説明しないが、ゲート絶縁膜４０６の表面に第１の導電層を構成する。第１の導電層は、導電層（Ａ）としてＴａを１０〜２００ｎｍ、例えば５０ｎｍさらに導電層（Ｂ）としてＡｌを１００〜１０００ｎｍ、例えば２００ｎｍの厚さでスパッタ法で形成する。そして、公知のパターニング技術により、第１の導電層を構成する導電層（Ａ）４０７、４０８、４０９、４１０と、導電層（Ｂ）の４１２、４１３、４１４、４１５を形成する。このとき、図３１で示した第１の導電層の長さＬ１は３μｍとなるようにパターニングする。
【００６５】
第１の導電層を構成する導電層（Ｂ）として、Ａｌを用いる場合には、純Ａｌを用いても良いし、Ｔｉ、Ｓｉ、Ｓｃから選ばれた元素が０．１〜５atomic％添加されたＡｌ合金を用いても良い。またＣｕを用いる場合には、図示しないが、ゲート絶縁膜４０６の表面に窒化シリコン膜を設けておくと好ましい。
【００６６】
また、図２９では画素マトリクス回路の画素ＴＦＴのドレイン側に保持容量を設ける構造となっている。このとき、第１の導電層と同じ材料で容量配線４１１、４１６を形成する。
【００６７】
こうして図２９（Ａ）に示す構造を形成したら、１回目のｎ型を付与する不純物元素を添加する工程を行う。結晶質導体材料に対してｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法でリンを添加する。この工程では、ゲート絶縁膜４０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定する。また、こうして形成された不純物領域は、後に示すｎチャネル型ＴＦＴの第１の不純物領域４３４、４４２を形成するもので、ＬＤＤ領域として機能するものである。従ってこの領域のリンの濃度は、１×１０16〜５×１０19atoms/cm3の範囲にするのが好ましく、本実施例では１×１０18atoms/cm3とする。
【００６８】
半導体層中に添加された前記不純物元素は、レーザーアニール法や、熱アニール法により活性化させる必要がある。この工程は、ソース領域およびドレイン領域を形成する不純物元素の添加工程のあと実施しても良いが、この段階でレーザーアニール法により活性化させることは効果的である。
【００６９】
この工程で、第１の導電層を構成する導電層（Ａ）４０７、４０８、４０９、４１０と導電層（Ｂ）４１２、４１３、４１４、４１５は、リンの添加に対してマスクとして機能する。その結果ゲート絶縁膜を介して存在する半導体層の第１の導電層の真下の領域には、まったく、あるいは殆どリンが添加されない。そして、図２９（Ｂ）に示すように、リンが添加された不純物領域４１７、４１８、４１９、４２０、４２１、４２２、４２３が形成される。本明細書ではこの不純物領域を第１の不純物領域と呼ぶ。
【００７０】
次にフォトレジストをマスクとして、ｎチャネル型ＴＦＴを形成する領域をレジストマスク４２４、４２５で覆って、ｐチャネル型ＴＦＴが形成される領域のみに、ｐ型を付与する不純物元素の添加工程を行う。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）が知られているが、本実施例ではイオンドープ法でジボラン（Ｂ2Ｈ6）を用いてボロン（Ｂ）を添加する。ここでも加速電圧を８０ｋｅＶとして、２×１０20atmos/cm3の濃度にボロンを添加する。そして、図２９（Ｃ）に示すようにボロン（Ｂ）が高濃度に添加された領域４２６、４２７を形成する。本明細書ではこの領域を第３の不純物領域と呼び、後にｐチャネル型ＴＦＴのソース領域およびドレイン領域とする。
【００７１】
そして、レジストマスク４２４、４２５を除去した後、第２の導電層を形成する工程を行う。ここでは、第２の導電層の材料にＴａを用い、１００〜１０００ｎｍ、例えば２００ｎｍの厚さに形成する。そして、公知の技術によりパターニングを行い、第２の導電層４２８、４２９、４３０、４３１を形成する。この時、図３１で示した第２の導電層の長さＬ２は６μｍとなるようにパターニングする。結果として、第２の導電層は、第１の導電層の両側にそれぞれ１．５μｍの長さでゲート絶縁膜と接する領域が形成される。
【００７２】
また、画素マトリクス回路の画素ＴＦＴのドレイン側に保持容量を設けるが、この保持容量の配線４３２は第２の導電層と同時に形成する。
【００７３】
そして、第２の導電層４２８、４２９、４３０、４３１をマスクとして、２回目のｎ型を付与する不純物元素を添加する工程を行う。フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、ゲート絶縁膜４０６を通してその下の半導体層にリン（Ｐ）を添加するために、加速電圧は８０ｋｅＶと高めに設定する。そして、ここでリン（Ｐ）が添加される領域は、ｎチャネル型ＴＦＴでソース領域４３５、４４３およびドレイン領域４３４、４４４、４４７として機能させるため、この領域のリンの濃度は１×１０20〜１×１０21atmos/cm3とするのが好ましく、ここでは１×１０20atmos/cm3とする（図２９（Ｄ））。
【００７４】
また、ここで図示はしないが、ソース領域４３５、４４３およびドレイン領域４３６、４４４、４４７を覆うゲート絶縁膜を除去して、その領域の半導体層を露出させて直接リンを添加しても良い。この処理によりイオンドープ法の加速電圧を１０ｋｅＶまで下げることができ、また、効率良くリンを添加することができる。
【００７５】
また、ｐチャネル型ＴＦＴのソース領域４３９とドレイン領域４４０にも同じ濃度でリンが添加されるが、前の工程でその２倍の濃度でボロンが添加されているため導電型は反転せず、ｐチャネル型ＴＦＴの動作上何ら問題はない。
【００７６】
それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素は、このままでは活性化せず有効に作用しないので、活性化の工程を行う必要がある。この工程は電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行うことができる。
【００７７】
熱アニール法では、窒素雰囲気中において５５０℃、２時間の加熱処理をして活性化を行う。本実施例では、第１の導電層を構成する導電層（Ｂ）にＡｌを用いたが、Ｔａで形成した導電層（Ａ）と第２の導電層がＡｌを覆って形成されているため、Ｔａがブロッキング層として機能して、Ａｌ原子が他の領域に拡散することを防ぐことができる。また、レーザーアニール法では、図３２と同じ構成の装置で、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して照射することにより活性化を行う。また、レーザーアニール法を実施した後に熱アニール法を実施すると、さらに良い結果が得られる。またこの工程は、イオンドーピングによって結晶性が破壊された領域をアニールする効果も兼ね備えていて、その領域の結晶性を改善することもできる。
【００７８】
以上までの工程で、ゲート電極を第１の導電層と、その第１の導電層を覆って第２の導電層が設けられ、ｎチャネル型ＴＦＴでは、第２の導電層の両側にソース領域とドレイン領域が形成される。また、ゲート絶縁膜を介して半導体層に設けられた第１の不純物領域が、第２の導電層のゲート絶縁膜に接している領域と重なって設けられた構造が自己整合的に形成される。一方、ｐチャネル型ＴＦＴでは、ソース領域とドレイン領域の一部が第２の導電層とオーバーラップして形成されているが、実使用上何ら問題はない。
【００７９】
図２９（Ｄ）の状態が得られたら、第１の層間絶縁膜４４９を１０００ｎｍの厚さに形成する。第１の層間絶縁膜４４９としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、有機樹脂膜、およびそれらの積層膜を用いることができる。本実施例では、図示しないが、最初に窒化シリコン膜を５０ｎｍ形成し、さらに酸化シリコン膜を９５０ｎｍ形成した２層構造とする。
【００８０】
第１の層間絶縁膜４４９は、パターニング処理でそれぞれのＴＦＴのソース領域とドレイン領域に達するコンタクトホールを形成する。そして、ソース配線４５０、４５２、４５３とドレイン配線４５１、４５４を形成する。図示していないが、本実施例ではこの電極をＴｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して積層させた３層構造の膜をパターニングして形成する。
【００８１】
こうして図２９（Ｅ）に示すように、基板４０１上にＣＭＯＳ回路と、画素マトリクス回路が形成される。画素マトリクス回路のｎチャネル型ＴＦＴのドレイン側には、保持容量が同時に形成される。以上のようにして、アクティブマトリクス基板を作製することができる。
【００８２】
次に、図３０を用いて、以上の工程によって同一の基板に作製されたＣＭＯＳ回路と、画素マトリクス回路をもとに、アクティブマトリクス型液晶表示装置を作製する工程を説明する。最初に、図２９（Ｅ）の状態の基板に対して、ソース配線４５０、４５２、４５３とドレイン配線４５１、４５４と、第１の層間絶縁膜４４５を覆ってパッシベーション膜４５５を形成する。パッシベーション膜４５５は、窒化珪素膜で５０ｎｍの厚さで形成する。さらに、有機樹脂からなる第２の層間絶縁膜４５６を約１０００ｎｍの厚さに形成する。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機性樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機性樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成する（図３０（Ａ））。
【００８３】
次に、第２の層間絶縁膜４５６の画素領域の一部に、遮光層４５７を形成する。遮光層４５７は金属膜や顔料を含ませた有機樹脂膜で形成すれば良いものである。ここでは、Ｔｉ膜をスパッタ法で形成して遮光膜とする。
【００８４】
遮光膜４５７を形成したら、第３の層間絶縁膜４５８を形成する。この第３の層間絶縁膜４５８は、第２の層間絶縁膜４５６と同様に、有機樹脂膜を用いて形成すると良い。そして、第２の層間絶縁膜４５６と第３の層間絶縁膜４５８とにドレイン配線４５４に達するコンタクトホールを形成し、画素電極４５９を形成する。画素電極４５９は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成し、画素電極４５９を形成する。
【００８５】
透明導電膜の材料のエッチング処理は塩酸系の溶液により行う。しかし、ＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯと比較して熱安定性にも優れているという特徴をもつ。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
【００８６】
図３０（Ａ）の状態が形成されたら、配向膜４６０を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の基板４７１には、透明導電膜４７２と、配向膜４７３とを形成する。配向膜はその後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにする。
【００８７】
上記の工程を経て、画素マトリクス回路とＣＭＯＳ回路が形成された基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶材料４７４を注入し、封止剤（図示せず）によって完全に封止する。よって図３０（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【００８８】
[実施例２]
本実施例では、本願発明の構成を、画素マトリクス回路とその周辺に設ける駆動回路の基本形態であるＣＭＯＳ回路を同時に作製する方法として説明する。
【００８９】
図２において、基板２０１には、例えばコーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用いる。そして、基板２０１のＴＦＴを形成する表面に、下地膜２０２を形成する。下地膜２０２は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜などを用いる。
【００９０】
下地膜２０２は上記材料の１層で形成しても良いし、２層以上の積層構造としても良い。いずれにしてもその厚さが１００〜３００nm程度になるように形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される第１の酸化窒化シリコン膜を１０〜１００nmの厚さに形成し、ＳｉＨ4、Ｎ2Ｏから作製される第２の酸化窒化シリコン膜を１００〜２００ｎｍの厚さに積層形成した２層構造として下地膜１０２を形成する。
【００９１】
第１の酸化窒化シリコン膜は従来の平行平板型のプラズマＣＶＤ法を用いて形成する。酸化窒化シリコン膜は、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCCM、Ｎ2Ｏを２０SCCMとして反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。一方、第２の酸化窒化シリコン膜は、ＳｉＨ4を４SCCM、Ｎ2Ｏを４００SCCM、として反応室に導入し、基板温度４００℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することもできる。また、第１の酸化窒化シリコン膜は基板を中心に考えて、その内部応力が引張り応力となるように形成する。第２の酸化窒化シリコン膜も同様な方向に内部応力を持たせるが、第１の酸化窒化シリコン膜よりも絶対値で比較して小さい応力となるようにする。
【００９２】
次に、この下地膜２０２の上に３０〜８０ｎｍ、例えば５０ｎｍの厚さで、非晶質シリコン膜をプラズマＣＶＤ法で形成する。その後、非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５００℃に加熱して脱水素処理を行い、含有水素量を５atomic％以下として、結晶化の工程を行うことが望ましい。
【００９３】
非晶質シリコン膜を結晶化する工程は、レーザーアニール法や熱アニール法により行う。本実施例では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質シリコン膜に照射して結晶質シリコン膜とする。
【００９４】
尚、本実施例では非晶質シリコン膜を用いたが、微結晶シリコン膜を用いても構わないし、直接結晶質シリコン膜を成膜しても良い。
【００９５】
こうして形成された結晶質シリコン膜をパターニングして、島状の半導体層２０４、２０５、２０６を形成する。
【００９６】
次に、半導体層２０４、２０５、２０６を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜２０３を形成する。例えば、プラズマＣＶＤ法で酸化窒化シリコン膜を１００ｎｍの厚さに形成する。そして、図では説明しないが、ゲート絶縁膜２０３の表面にゲート電極の第１の導電層を構成する、導電層（Ａ）としてＴａ膜を１０〜２００ｎｍ、例えば５０ｎｍの厚さに、さらに導電層（Ｂ）としてＡｌ膜を１００〜１０００ｎｍ、例えば２００ｎｍの厚さでスパッタ法により形成した。そして、公知のパターニング技術により、第１の導電層を構成する導電層（Ａ）２０７、２０８、２０９、２１０と、導電層（Ｂ）２１２、２１３、２１４、２１５を形成する。このとき、図１６で示した第１の導電層の長さＬ１は適宣決めれば良く０．２〜１０μｍ、ここでは３μｍの長さでパターニングする（図２（Ａ））。
【００９７】
第１の導電層を構成する導電層（Ｂ）として、Ａｌを用いる場合には、純Ａｌを用いても良いし、Ｔｉ、Ｓｉ、Ｓｃから選ばれた元素が０．１〜５atomic％添加されたＡｌ合金を用いても良い。銅を用いる場合には、図示しないが、ゲート絶縁膜２０３の表面に窒化シリコン膜を３０〜１００ｎｍの厚さで設けておくと好ましい。
【００９８】
導電層（Ａ）２０７、２０８、２０９、２１０にＴａ膜を用いる場合には、同様にスパッタ法で形成することが可能である。Ｔａ膜はスパッタガスにＡｒを用いる。また、これらのスパッタガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。しかし、ＴａＮ膜はα相に近い結晶構造を持つので、この上にＴａ膜を形成すればα相のＴａ膜が容易に得られる。従って、図示しないが導電層（Ａ）２０７、２０８、２０９、２１０の下に１０〜５０ｎｍの厚さでＴａＮ膜を形成しておいても良い。同様に図示しないが、導電層（Ａ）の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜２０３に拡散するのを防ぐことができる。いずれにしても、導電層（Ａ）は抵抗率を１０〜５０μΩcmの範囲ですることが好ましい。
【００９９】
その他に、導電層（Ａ）２０７、２０８、２０９、２１０にＷ膜を用いることも可能であり、その場合はＷをターゲットとしたスパッタ法で、アルゴン（Ａｒ）ガスと窒素（Ｎ2）ガスを導入して導電層（Ａ）をＷ膜で２００nmの厚さに形成する。また、Ｗ膜を６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。
Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【０１００】
また、図２では画素マトリクス回路の画素ＴＦＴのドレイン側に保持容量を設ける構造となっている。このとき、第１の導電層と同じ材料で保持容量の配線２１１、２１６を形成する。
【０１０１】
こうして図２（Ａ）に示す構造を形成した後、１回目のｎ型を付与する不純物元素を添加する工程を行い、第１の不純物領域を形成する。結晶質半導体材料に対してｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、例えば、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行う。この工程では、ゲート絶縁膜２０３を通してその下の半導体層にリンを添加するために、加速電圧を８０ｋｅＶと高めに設定した。こうして形成する第１の不純物領域は、後に示すｎチャネル型ＴＦＴの第１の不純物領域２２９、２３６、２４０を形成するもので、ＬＤＤ領域として機能するものである。従ってこの領域のリンの濃度は、１×１０16〜５×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした(図２（Ｂ）)。
【０１０２】
半導体層中に添加された前記不純物元素は、レーザーアニール法や、熱アニール法により活性化させる必要がある。この工程は、ソース領域およびドレイン領域を形成する不純物元素を添加する工程のあと実施しても良いが、この段階でレーザーアニール法により活性化させることは有効である。
【０１０３】
この工程で、第１の導電層を構成する導電層（Ａ）２０７、２０８、２０９、２１０と導電層（Ｂ）２１２、２１３、２１４、２１５は、リンの添加に対してマスクとして機能する。その結果、半導体層の第１の導電層と重なる領域には、まったく、あるいは殆どリンは添加されていない。ここでは、図２（Ｂ）に示すように、リンが添加された第１の不純物領域２１8、２１9、２２０、２２１、２２２を形成する。
【０１０４】
次にフォトレジスト膜をマスクとして、ｎチャネル型ＴＦＴを形成する領域をレジストマスク２２５、２２６で覆って、ｐチャネル型ＴＦＴが形成される領域のみに、ｐ型を付与する不純物添加の工程を行う。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、が知られている。ここではボロンをその不純物元素とし、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で半導体層に添加する。加速電圧は８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加する。そして、図２（Ｃ）に示すようにボロンが高濃度に添加された第３の不純物領域２２７、２２８を形成する。この第３の不純物領域は後にｐチャネル型ＴＦＴのソース領域、ドレイン領域領域となる(図２（Ｃ）)。
【０１０５】
そして、レジストマスク２２５、２２６を除去した後、第２の導電層を形成する工程を行う。その材料にＴａを用い、１００〜１０００ｎｍ（例えば、２００ｎｍ）の厚さに形成する。そして、公知の技術によりパターニングを行い、第２の導電層２４３、２４４、２４５、２４６を形成する。この時、図１６で示すように第２の導電層のチャネル長方向の長さＬ３は１．３〜２０μｍ、例えば９μｍとなるようにパターニングする。結果として、第２の導電層は、第１の導電層の両側にそれぞれ３μｍの長さでゲート絶縁膜と接する領域（Ｌ６）が形成される。
【０１０６】
また、画素マトリクス回路を構成するｎチャネル型ＴＦＴ（画素ＴＦＴ）のドレイン側に保持容量が設けられるが、この保持容量の電極２４７は第２の導電層と同時に形成する。
【０１０７】
そして、第２の導電層２４３、２４４、２４５、２４６をマスクとして、２回目のｎ型を付与する不純物元素を添加する工程を行い、第２の不純物領域を形成する。このとき図３（Ａ）に示す様に、第２の導電層をパターニングするときに設けたレジストマスク２８３、２８４、２８５、２８６、２８７をそのまま残しておいても良い。不純物元素の添加は、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜２０３を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。そして、ここで形成される第２の不純物領域は、ｎチャネル型ＴＦＴのソース領域２３０、２３７、およびドレイン領域２３１、２３８、２４１として機能させるため、この領域のリンの濃度は、１×１０20〜１×１０21atoms/cm3とするのが好ましく、本実施例では１×１０20atoms/cm3とした(図３（Ａ）)。
【０１０８】
また、ここで図示はしないが、ソース領域２３０、２３７、２８９およびドレイン領域２３１、２３８、２４１、２８８を覆うゲート絶縁膜を除去して、その領域の半導体層を露出させ、直接リンを添加しても良い。この工程を加えると、イオンドープ法の加速電圧を１０ｋｅＶまで下げることができ、また、効率良くリンを添加することができる。
【０１０９】
また、ｐチャネル型ＴＦＴの第３の不純物領域の一部２８８、２８９にも同じ濃度でリンが添加されるが、その２倍の濃度でボロンが添加されているため、導電型は反転せず、ｐチャネル型ＴＦＴの動作上何ら問題はない。そして、ｐチャネル型ＴＦＴでは、第３の不純物領域２３４、２８９、２３３、２８８によって、ソース領域が２３４、２８９で形成され、ドレイン領域が２３３、２８８で形成される。このとき、ソース領域２３４と、ドレイン領域２３３とは、第２の導電層２４４とオーバーラップして形成される。
【０１１０】
図３（Ａ）の状態が得られたら、レジストマスク２８３、２８４、２８５，２８６，２８７は除去して、再度フォトレジスト膜を形成し、裏面からの露光によってレジストマスクを形成する。このとき図３（Ｂ）に示すように、第１および第２の導電層をマスクとして自己整合的にレジストマスク２４８、２４９、２５０、２５６、２５７を形成する。裏面からの露光は、直接光と散乱光を利用して行うもので、オーバー露光とすることで、図３（Ｂ）のようにレジストマスクを第２の導電層の内側に設けることができる。
【０１１１】
そして、第２の導電層のマスクされていない領域をエッチングして除去する。
エッチングは通常のドライエッチング技術を用いればよく、ＣＦ4とＯ2ガスを用いて行う。そして、図３（Ｃ）に示すように、Ｌ５の長さだけ除去する。Ｌ５の長さは０．５〜３μｍの範囲で適宣調整すれば良く、ここでは１．５μｍとした。その結果、ｎチャネル型ＴＦＴにおいて、ＬＤＤ領域となる第１の不純物領域の長さ３μｍの内、１．５μｍ（Ｌ４）の長さで第２の導電層と重なる領域が形成され、１．５μｍ（Ｌ５）の長さで第２の導電層と重ならない領域を形成することができた。
【０１１２】
それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素は、このままでは活性化せず有効に作用しないので、活性化の工程を行う必要がある。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行うことができる。
【０１１３】
熱アニール法では、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、例えば４５０℃、２時間の加熱処理をして活性化を行う。本実施例では、第１の導電層を構成する導電膜（Ｂ）にＡｌを用いる構造とし、Ｔａで形成される導電膜（Ａ）と第２の導電層がＡｌを覆って形成されているため、Ｔａがブロッキング層として機能して、Ａｌ原子が他の領域に拡散することを防ぐことができる。また、レーザーアニール法では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して照射することにより活性化が行われる。また、レーザーアニール法を実施した後に熱アニール法を実施すると、さらに良い結果が得られる。この工程は、イオンドーピング法によって結晶性が破壊された領域をアニールする効果も兼ね備えていて、その領域の結晶性を改善することもできる。
【０１１４】
以上の工程で、ゲート電極を第１の導電層と、その第１の導電層に接して第２の導電層が設けられ、半導体層２０４、２０６にはＬＤＤ領域となる第１の不純物領域と、ソース領域とドレイン領域となる第２の不純物領域が形成される。そして、第１の不純物領域は、ゲート絶縁膜を介して第２の導電層と重なる領域と重ならない領域が形成される。一方、ｐチャネル型ＴＦＴでは、チャネル形成領域と、ソース領域とドレイン領域とが形成される。
【０１１５】
図３（Ｂ）までの工程が終了したら、レジストマスク２４８、２４９、２５０、２５６、２５７を除去して、第１の層間絶縁膜２６３を５００〜１５００ｎｍの厚さに形成する。第１の層間絶縁膜２６３としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、有機樹脂膜、およびそれらの積層膜を用いることができる。本実施例では、図示しないが、最初に窒化シリコン膜を５０ｎｍ形成し、さらに酸化シリコン膜を９５０ｎｍ形成した２層構造とする。或いは、ＳｉＨ4とＮ2Ｏとから作製する酸化窒化シリコン膜で１０００ｎｍの厚さに形成しても良い。
【０１１６】
第１の層間絶縁膜２６３にはその後、それぞれの半導体層のソース領域と、ドレイン領域に達するコンタクトホールを形成する。そして、ソース配線２６４、２６５、２６６、とドレイン配線２６７、２６８を形成する。図示していないが、本実施例ではこの配線を３層構造とし、Ｔｉ膜１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍの厚さでスパッタ法で連続して形成する。
【０１１７】
そして、ソース電極２６４、２６５、２６６とドレイン電極２６７、２６８と、第１の層間絶縁膜２６３を覆ってパッシベーション膜２６９を形成する。パッシベーション膜２６９は、窒化シリコン膜で５０ｎｍの厚さで形成する。さらに、有機樹脂からなる第２の層間絶縁膜２７０を約１０００ｎｍの厚さに形成する。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成する。
【０１１８】
こうして図３（Ｃ）に示すように、基板２０１上にＣＭＯＳ回路と、画素マトリクス回路の画素ＴＦＴが形成されたアクティブマトリクス基板が作製される。
また、画素マトリクス回路の画素ＴＦＴのドレイン側には、保持容量が同時に形成される。
【０１１９】
[実施例３]
本実施例では、実施例１と同じ工程で図３（Ａ）に示す状態得た後、他の方法で第２の導電層の一部を除去して、第１の不純物領域が第２の導電層と重なる領域と重ならない領域とを形成する例を示す。
【０１２０】
まず、図３（Ａ）に示すように、第２の導電層のパターニング工程で使用したレジストマスク２８３、２８４、２８５、２８６、２８７をそのまま使用して、エッチングにより、第２の導電層の一部を図４（Ａ）に示すようにＬ５の長さだけ除去する。
【０１２１】
この工程は、ドライエッチングで行うことができる。第２の導電層の材料にもよるが、基本的にはフッ素（Ｆ）系ガスを用いることにより等方性エッチングが進み、レジストマスクの下にある第２の導電層材料を除去することができる。例えば、Ｔａの場合にはＣＦ4ガスで可能であり、Ｔｉの場合にはＣＦ4やＣＣｌ4ガスで可能であり、Ｍｏの場合にはＳＦ6やＮＦ3で可能である。
【０１２２】
そして、図４（Ａ）に示すように、Ｌ５の長さだけ、ここでは１．５μｍ除去する。その結果、ｎチャネル型ＴＦＴにおいて、ＬＤＤ領域となる第１の不純物領域は３μｍの長さ（Ｌ６）で形成されており、１．５μｍの長さ（Ｌ４）で第２の導電層と重なる領域が形成され、１．５μｍの長さ（Ｌ５）で第２のゲート電極と重ならない領域を形成することができる。
【０１２３】
そしてレジストマスク２８３、２８４、２８５，２８６、２８７を除去して、実施例１と同様に活性化の工程を行い、第１の層間絶縁膜２６３、ソース配線２６４、２６５、２６６、ドレイン配線２６７、２６８、パッシベーション膜２６９、第２の層間絶縁膜２７０を形成して、図４（Ｂ）に示すアクティブマトリクス基板を形成することができる。
【０１２４】
[実施例４]
本実施例では、実施例１〜３および実施例５で形成されるアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。
【０１２５】
図３（Ｃ）または図４（Ｂ）の状態のアクティブマトリクス基板に対して、第２の層間絶縁膜２７０にドレイン電極２６８に達するコンタクトホールを形成し、画素電極２７１を形成する。画素電極２７１は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成し、画素電極２７１を形成する。
【０１２６】
図５（Ａ）の状態を形成したら、配向膜２７２を第２の層間絶縁膜２７０と画素電極２７１上に形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の基板２７３には、透明導電膜２７４と、配向膜２７５とを形成する。配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにする。
【０１２７】
上記の工程を経て、画素マトリクス回路と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対向基板とを公知のセル組み工程により、シール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料２７６を注入し、封止剤（図示せず）によって完全に封止する。よって図５（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【０１２８】
次に本実施例のアクティブマトリクス型液晶表示装置の構成を、図７と図８を用いて説明する。図７は本実施例のアクティブマトリクス基板の斜視図である。
アクティブマトリクス基板は、ガラス基板２０１上に形成された画素マトリクス回路７０１と、走査（ゲート）線側駆動回路７０２と、データ(ソース)線側駆動回路７０３で構成される。画素マトリクス回路の画素ＴＦＴ７００はｎチャネル型ＴＦＴであり、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査（ゲート）線側駆動回路７０２と、データ（ソース）線側駆動回路７０３はそれぞれゲート配線８０２とソース配線８０３で画素マトリクス回路７０１に接続されている。
【０１２９】
図８（Ａ）は画素マトリクス回路７０１の上面図であり、ほぼ１画素の上面図である。画素マトリクス回路には画素ＴＦＴが設けられている。ゲート配線８０２に連続して形成されるゲート電極８２０は、図示されていないゲート絶縁膜を介してその下の半導体層８０１と交差している。図示はしていないが、半導体層には、ソース領域、ドレイン領域、第１の不純物領域が形成されている。また、画素ＴＦＴのドレイン側には、半導体層と、ゲート絶縁膜と、第１及び第２の導電層と同じ材料で形成された容量配線８２１とから、保持容量８０７が形成されている。また、図８（Ａ）で示すＡ―Ａ'に沿った断面構造は、図３（Ｃ）または図４（Ｃ）に示す画素マトリクス回路の画素ＴＦＴの断面図に対応している。
【０１３０】
一方、図８（Ｂ）に示すＣＭＯＳ回路では、ゲート配線８１５から延在するゲート電極８１３、８１４が、図示されていないゲート絶縁膜を介してその下の半導体層８１０、８１２とそれぞれ交差している。図示はしていないが、同様にｎチャネル型ＴＦＴの半導体層８１０には、ソース領域、ドレイン領域、第１の不純物領域が形成されている。また、ｐチャネル型ＴＦＴの半導体層８１２にはソース領域とドレイン領域が形成されている。そして、Ｂ―Ｂ'に沿った断面構造は、図３（Ｃ）または図４（Ｃ）に示す画素マトリクス回路の断面図に対応している。
【０１３１】
本実施例では、画素ＴＦＴ７００をダブルゲートの構造としているが、シングルゲートの構造でも良いし、トリプルゲートとしたマルチゲート構造にしても構わない。本実施例のアクティブマトリクス基板の構造は、本実施例の構造に限定されるものではない。本願発明の構造は、ゲート電極の構造と、ゲート絶縁膜を介して設けられた半導体層のソース領域と、ドレイン領域と、その他の不純物領域の構成に特徴があるので、それ以外の構成については実施者が適宣決定すれば良い。
【０１３２】
[実施例５]
本実施例は、実施例２と同じ工程であるが、画素マトリクス回路の画素ＴＦＴとＣＭＯＳ回路のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの、第２の導電層の構造が異なる一例を示す。このとき、図６（Ａ）に示すように、第２の導電層２９０、２９１は、第１の導電層に接していて、各ＴＦＴのドレイン側にのみ延在した形態となっている。ＣＭＯＳ回路において、ｎチャネル型ＴＦＴの第２の導電層をこのような形状としてもＴＦＴのドレイン側に形成される高電界領域を緩和することができる。一方、画素ＴＦＴの第２の導電層２９２、２９３および容量配線２９４は実施例１と同様に形成する。
【０１３３】
本実施例の工程は、基本的に実施例２で示す工程に従えば良く、第２の導電層の形状はパターニングの工程で使用するフォトマスクを変更するだけで、他の工程は何ら変更する必要はない。しかし、ｎチャネル型ＴＦＴの第１の不純物領域は、ドレイン領域側のみに形成される。
【０１３４】
そして、図６（Ｂ）に示すように、レジストマスク２２３、２２４、２２５，２２６，２２７は除去して、再度フォトレジスト膜を形成し、裏面からの露光によってパターニングする。このとき図６（Ｂ）に示すように、第１および第２の導電層をマスクとして自己整合的にレジストマスク２４８、２４９、２５０、２５６、２５７が形成される。裏面からの露光は、直接光と散乱光を利用して行うもので、オーバー露光とすることで、図６（Ｂ）のようにレジストマスクを第２の導電層の内側に設けることができる。
【０１３５】
そして、第２の導電層のマスクされていない領域をエッチングして除去する。
エッチングは通常のドライエッチング技術を用いればよく、ＣＦ4とＯ2ガスを用いて行う。そして、図６（Ｃ）に示すように、Ｌ５の長さだけ除去する。Ｌ５の長さは０．５〜３μｍの範囲で適宣調整すれば良く、ここでは１．５μｍとする。その結果、ｎチャネル型ＴＦＴにおいて、ＬＤＤ領域となる第１の不純物領域の長さ３μｍの内、１．５μｍ（Ｌ４）の長さで第２の導電層と重なる領域が形成され、１．５μｍ（Ｌ５）の長さで第２のゲート電極と重ならない領域を形成することができる。以降の工程は、実施例１と同様に行うことで、図６（Ｃ）に示すアクティブマトリクス基板が形成される。
【０１３６】
[実施例６]
本実施例では、実施形態１、２および実施例１、２、３、５において半導体層として用いる結晶質半導体膜を、触媒元素を用いた熱アニール法により形成する例を示す。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【０１３７】
ここで、特開平７−１３０６５２号公報に開示されている技術を本願発明に適用する場合の例を図９に示す。まず基板９０１に酸化シリコン膜９０２を設け、その上に非晶質シリコン膜９０３を形成した。さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層９０４を形成する（図９（Ａ））。
【０１３８】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃、８時間の熱処理を行い、結晶質シリコン膜９０５を形成する。こうして得られた結晶質シリコン膜９０５は非常に優れた結晶性を有している（図９（Ｂ））。
【０１３９】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本願発明に適用した場合について図１０で説明する。
【０１４０】
まず、ガラス基板１００１に酸化シリコン膜１００２を設け、その上に非晶質シリコン膜１００３、酸化シリコン膜１００４を連続的に形成する。この時、酸化シリコン膜１００４の厚さは１５０ｎｍとする。
【０１４１】
次に酸化シリコン膜１００４をパターニングして、選択的に開孔部１００５を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布する。これにより、ニッケル含有層１００６が形成され、ニッケル含有層１００６は開孔部１００５の底部のみで非晶質シリコン膜１００２と接触している（図１０（Ａ））。
【０１４２】
次に、５００〜６５０℃で４〜２４時間、例えば５７０℃、１４時間の熱処理を行い、結晶質シリコン膜１００７を形成する。この結晶化の過程では、ニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質シリコン膜１００７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある(図１０（Ｂ）)。
【０１４３】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【０１４４】
以上のような技術を用いて結晶質半導体膜（結晶質シリコン膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、結晶質ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されている。しかしながら、本願発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となる。
【０１４５】
[実施例７]
本実施例は、実施形態１、２および実施例１、２、３、５で用いられる半導体層を形成する方法として、非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−２４７７３５、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いる。
【０１４６】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atoms/cm3以下、好ましくは１×１０16atoms/cm3にまで低減することができる。
【０１４７】
本実施例の構成について図１１を用いて説明する。ガラス基板１１０１はコーニング社の１７３７基板に代表される無アルカリガラス基板を用いている。図１１（Ａ）では、実施例５で示した結晶化の技術を用いて、下地１１０２、結晶質シリコン膜１１０３が形成された状態を示している。そして、結晶質シリコン膜１１０３の表面にマスク用の酸化シリコン膜１１０４が１５０ｎｍの厚さに形成され、パターニングにより開孔部が設けられ、結晶質シリコン膜を露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質シリコン膜にリンが添加された領域１１０５が設ける。
【０１４８】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、結晶質シリコン膜にリンが添加された領域１１０５がゲッタリングサイトとして働き、結晶質シリコン膜１１０３に残存していた触媒元素はリンが添加された領域１１０５に偏析させることができる。
【０１４９】
そして、マスク用の酸化シリコン膜１１０４と、リンが添加された領域１１０５とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度が１×１０17atoms/cm3以下にまで低減された結晶質シリコン膜を得ることができる。この結晶質シリコン膜はそのまま実施例１、２、４で示した本願発明のＴＦＴの半導体層として使用することができる。
【０１５０】
[実施例８]
本実施例では、実施形態１、２および実施例１、２、３、５で示した本願発明のＴＦＴを作製する工程において、半導体層とゲート絶縁膜を形成する他の実施例を示す。そして、本実施例の構成を図１２で説明する。
【０１５１】
ここでは、少なくとも７００〜１１００℃程度の耐熱性を有する基板が必要であり、石英基板１２０１を用いる。そして実施例５で示した技術を用い、結晶質半導体を形成する。これをＴＦＴの半導体層とするために、島状にパターニングして半導体層１２０２、１２０３を形成する。そして、半導体層１２０２、１２０３を覆って、ゲート絶縁膜１２０４を酸化シリコンを主成分とする膜で形成した。本実施例では、プラズマＣＶＤ法で酸化窒化シリコン膜を７０ｎｍの厚さで形成する（図１２（Ａ））。
【０１５２】
そして、ハロゲン（代表的には塩素）と酸素を含む雰囲気中で熱処理を行う。
本実施例では、９５０℃、３０分とする。尚、処理温度は７００〜１１００℃の範囲で選択すれば良く、処理時間も１０分から８時間の間で選択すれば良い（図１２（Ｂ））。
【０１５３】
その結果、本実施例の条件では、半導体層１２０２、１２０３とゲート絶縁膜１２０４との界面で熱酸化膜が形成され、ゲート絶縁膜１２０７が形成される。
また、ハロゲン雰囲気での酸化の過程で、ゲート絶縁膜１２０４と半導体層１２０２、１２０３に含まれる不純物で、特に金属不純物元素はハロゲンと化合物を形成し、気相中に除去することができる。
【０１５４】
以上の工程で作製されるゲート絶縁膜１２０７は、絶縁耐圧が高く半導体層１２０５、１２０６とゲート絶縁膜１２０７の界面は非常に良好なものであった。
本願発明のＴＦＴの構成を得るためには、以降の工程は実施例１、２、４に従えば良い。
【０１５５】
[実施例９]
本実施例では、実施例２と異なる工程順序で結晶質ＴＦＴを作製する例を図１３に示す。まず、実施例２において、図２（Ａ）で示される半導体層２０４、２０５、２０６は、実施例６で示す方法で作製する結晶質シリコン膜を用いる。このとき、結晶化の工程で用いられる触媒元素が半導体層中にわずかに残存している。その後の工程は、実施例１に従い図３（Ｂ）に示すｐ型を付与する不純物添加の工程までを実施する。そして、レジストマスク２５８、２５９を除去する。
【０１５６】
このとき、図１３に示すように、ｎチャネル型ＴＦＴのソース領域２３０、２３７と、ドレイン領域２３１、２３８、２４１と、ｐチャネル型ＴＦＴのソース領域２３４、２８９と、ドレイン領域２３３、２８８とにはいずれも図３（Ａ）の工程で添加されたリンが存在している。実施例１に従えばこのときリン濃度は１×１０20〜１×１０21atoms/cm3であった。
【０１５７】
この状態で、窒素雰囲気中で４００〜８００℃、１〜２４時間、例えば５５０℃、４時間の加熱処理の工程を行う。この工程により、添加されたｎ型及びｐ型を付与する不純物元素を活性化することができる。さらに、前記リンが添加された領域がゲッタリングサイトとなり、結晶化の工程の後残存していた触媒元素を偏析させることができる。その結果、チャネル形成領域から触媒元素を除去することができる。
【０１５８】
図１３の工程が終了したら、以降の工程は実施例１の工程に従い、図３（Ｃ）の状態を形成することにより、アクティブマトリクス基板を作製することができる。
【０１５９】
[実施例１０]
本実施例では、本願発明のＴＦＴにおけるゲート電極の構成の例を図１４で示す。ゲート電極は、第１の導電層と、第１の導電層に接して形成される第２の導電層とから成っている。そして、第１の導電層は、一つまたは複数の導電層から形成されるものである。
【０１６０】
図１４（Ａ）は、ゲート電極の第１の導電層のゲート絶縁膜に接して形成される導電層（Ａ）１７０１をＭｏ−Ｔｉ膜で形成し、その導電層（Ａ）上に積層して、導電層（Ｂ）１７０２をＴｉ膜で形成し、導電層（Ｃ）１７０３をＡｌを主成分とする膜で形成し、導電層（Ｄ）１７０４をＴｉ膜で形成した構造を有している。ここで、導電層（Ａ）の厚さは３０〜２００ｎｍの厚さに、また、導電層（Ｂ）〜導電層（Ｄ）の厚さは５０〜１００ｎｍの厚さで形成することが望ましい。
【０１６１】
ゲート絶縁膜に接する導電層（Ａ）は、その上に形成する導電層の構成元素がゲート絶縁膜中にしみ込むのを防ぐバリア層としての役割を果たすものであり、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、などの高融点金属か、その合金材料を用いることが望ましい。また、図１４（Ａ）で形成された導電層（Ｃ）１７０３はＡｌを主成分とする膜であり、これはゲート電極の抵抗率を下げるために設けられる。そして、形成するＡｌ膜の平坦性を高めるために、Ｓｃ、Ｔｉ、Ｓｉなどの元素を０．１〜５atomic％の割合で含有させたＡｌ合金膜を用いると望ましい。いずれにしても、本願発明を１０インチクラスかそれ以上の液晶表示装置に適用する場合には、ゲート電極の抵抗を下げるために、ＡｌまたはＣｕを主成分とする抵抗率の低い材料を用いることが望ましい。さらに、第１の導電層とゲート絶縁膜に接して形成される第２の導電層１７０５は、耐熱性を高めるために、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、などの高融点金属か、その合金材料を用いることが望ましい。
【０１６２】
図１４（Ｂ）は他の構成例であり、導電層（Ａ）１７０６をＭｏ−Ｗ合金膜またはＷ膜から成る一つの層で、第２の導電層１７０７をＴｉ膜で形成するものである。第２の導電層１７０７はその他にＴａ、Ｍｏ、Ｗで形成しても良い。導電層（Ａ）１７０６は厚さを５０〜１００ｎｍとすれば良い。
【０１６３】
図１４（Ｃ）は、ゲート電極の第１の導電層を構成する導電層（Ａ）１７０８をＴｉ膜で形成し、導電層（Ｂ）１７０９を銅（Ｃｕ）を主成分とする膜で形成し、導電層（Ｃ）１７１０をＴｉ膜で形成するものである。Ａｌ膜と同様にＣｕ膜を用いてもゲート電極およびゲート配線の抵抗率を下げることが可能である。
また、第２の導電層１７１１はＴｉ、Ｍｏ、Ｗ、Ｔａなどの膜で形成する。
【０１６４】
図１４（Ｄ）は、第１の導電層を構成する導電層（Ａ）１７１２をＴｉ膜で形成し、導電層（Ｂ）１７１３をＡｌを主成分とする膜で形成し、導電層（Ｃ）１７１４をＴｉ膜で形成したものである。第２の導電層１７１５はＴｉ、Ｍｏ、Ｗ、Ｔａなどの膜で形成する。
【０１６５】
図１４（Ｅ）は、ゲート電極の第１の導電層を構成する導電層（Ａ）１７１６をＴｉ膜で形成し、その表面を窒化して窒化チタン（ＴｉＮ）膜１７２０を設ける。ＴｉＮ膜の厚さは、Ｔｉ膜の厚さ３０〜２００ｎｍに対して１０〜１００ｎｍとすれば良く、ここでは２０ｎｍとした。ＴｉＮ膜はスパッタ法で導電層（Ａ）１７１６のＴｉ膜を形成するとき、アルゴンガス中に流量比で１０〜３０％程度の窒素ガスを加えれば良く、このとき膜中の含有量を２０〜５０atomic％、好ましくは４０atomic％とすれば良い。そして導電層（Ｂ）１７１７をＡｌを主成分とする膜で形成し、導電層（Ｃ）１７１８をＴｉ膜で形成する。この時、Ｔｉ膜の成膜前にＴｉＮ膜１７２１を形成しておいても良い。そして、第２の導電層１７１９をＴｉ膜で形成する。この時も、Ｔｉ膜の成膜前にＴｉＮ膜１７２２を形成しておいても良い。
【０１６６】
図１４（Ｅ）のように、ＴｉＮ膜を導電層（Ｂ）１７１７との界面に設けることにより、ＴｉとＡｌが直接反応することを防ぐことができる。このようなゲート電極の構成は、実施例１の熱活性化の工程や、実施例８で行われる加熱処理の工程に対して有効であり、３００〜７００℃の範囲、好ましくは３５０〜５５０℃の範囲でその工程を実施することができる。
【０１６７】
図１４（Ｆ）は、ゲート電極の第１の導電層を構成する導電層（Ａ）１７２３をＴｉ膜で形成し、導電層（Ｂ）１７２４をＡｌを主成分とする膜で形成し、第２の導電層１７２５をＴａ膜で形成するものである。ここでも同様に、導電層（Ｂ）１７２４と接する面にＴｉＮ膜１７２６およびＴａＮ膜１７２７を形成する。ＴａＮ膜は同様にスパッタ法でアルゴンガスに窒素を流量比で１〜１０％添加すれば良く、このときＴａＮ膜中に含まれる窒素の量を３５〜６０atomic％、好ましくは４５〜５０atomic％含ませると良い。このような構成とすることで、図１４（Ｅ）の構成例と同様に耐熱性を高めることができる。
【０１６８】
このようなゲート電極の構成は実施形態１、２および実施例１、２、３、５のＴＦＴと好適に組み合わせて用いることができる。
【０１６９】
[実施例１１]
本実施例では、図１６で示すＬ４を半導体層上とその周辺で異ならせる例について図１８を用いて説明する。
【０１７０】
図１８において、半導体層１８４０上にはゲート電極の第１の導電層１８４１及び第２の導電層１８４２が形成されている。この時、第２の導電層１８４２は第１の導電層１８４１を覆い隠すように形成されるが、本明細書中では第１の導電層１８４１と重ならない部分の長さをＬ４と定義している。
【０１７１】
本実施例の場合、半導体層の上ではＬ４の長さ（ここではＷLDDと表す）を０．５〜３μｍとする。そして、配線部（半導体層の上以外の周辺部）ではＬ４'の長さ（ここではＷLと表す）を０．１〜１．５μmとする。
【０１７２】
即ち、本実施例は半導体層の上よりも配線部の方において第２の導電層の線幅を狭くすることに特徴がある。なぜならば配線部ではＬ４に相当する領域は必要なく、配線の高密度集積化を妨げる要因となってしまうため、可能な限り線幅を狭くした方が好ましい。
【０１７３】
従って、本実施例の構成を用いることで配線の高密度集積化が容易となり、ひいては半導体装置の高密度集積化が可能となる。なお、本実施例の構成は実施例１〜１０のいずれの構成とも自由に組み合わせることが可能である。
【０１７４】
[実施例１２]
本実施例では、実施例１、２のアクティブマトリクス基板に設けられた保持容量を形成する工程の他の一例を示す。図２（Ｂ）の状態の基板に、フォトレジスト膜をマスクとして、ｎチャネル型ＴＦＴを形成する領域をレジストマスク２２５、２９５で覆って、ｐチャネル型ＴＦＴが形成される領域と、保持容量が形成される領域とに、ｐ型を付与する不純物添加の工程を行う。ここでは実施例１と同様に２×１０20atoms/cm3の濃度にボロンを添加する。そして、図１９に示すようにボロンが高濃度に添加された第３の不純物領域２２７、２２８、２９６が形成される。
【０１７５】
保持容量が形成される領域の半導体層に高濃度のボロン（Ｂ）が添加されることで、抵抗率を下げることができて、好ましい状態となる。尚、以降の工程は実施例１に従えば良い。
【０１７６】
[実施例１３]
本実施例では、計算機シュミレーションを用い、本願発明の構成について、その妥当性を検証した。ここでは、ＩＳＥ（Integrated  system  engineering  AG）半導体デバイスシュミレータ総合パッケージを用いた。
【０１７７】
ここで計算に用いたＴＦＴの構造を図２０に示す。ＴＦＴの構造は、チャネル長１０μｍ、チャネル幅１０μｍ、で低濃度不純物領域（ＬＤＤ）の長さを２．５μｍ固定とした。また、その他の条件としては、低濃度不純物領域（ｎ-）のリン濃度を４．２×１０17個／ｃｍ3、ソース領域とドレイン領域（ｎ+）のリン濃度を２×１０20個／ｃｍ3、半導体層の厚さ５０ｎｍ、ゲート絶縁膜の厚さを１５０ｎｍ、ゲート電極の厚さを４００ｎｍとした。そして計算では、低濃度不純物領域（ｎ-）が、ゲート電極と完全にオーバーラップさせたＧＯＬＤ構造の場合と、０．５μｍピッチで外側にずらして、一部がオーバーラップさせた構造（ＧＯＬＤ＋ＬＤＤ）との場合について調べた。
【０１７８】
図２１は、チャネル形成領域の中心を基準として、そのドレイン側の電界強度分布を計算した結果を示す。ここではゲート電圧Ｖｇ＝ー８Ｖ、ドレイン電圧Ｖｄｓ＝１６Ｖとして計算した。その結果、低濃度不純物領域（ｎ-）がゲート電極と完全にオーバーラップしたＧＯＬＤ構造の場合、ゲートードレイン端での電界強度が最も強くなり、低濃度不純物領域（ｎ-）領域をドレイン側にずらして、オーバーラップ量を減らすと電界強度が緩和される結果が得られた。
【０１７９】
また図２２は、ドレイン電圧Ｖｄｓ＝１６Ｖ一定とした、Ｖｇ−Ｉｄ（ゲート電圧―ドレイン電流）特性を計算した結果を示している。ＧＯＬＤ構造の場合オフ電流の増大があるが、低濃度不純物領域（ｎ-）領域をドレイン側にずらして、オーバーラップ量を減らすとオフ電流の増加を防ぐことができる様子を示している。
【０１８０】
また図２３と図２４は、低濃度不純物領域（ｎ-）が、ゲート電極と完全にオーバーラップしたＧＯＬＤ構造と、０．５μｍ外側にずらして、一部がオーバーラップさせた構造（ＧＯＬＤ＋ＬＤＤ）との場合について、チャネル形成領域、ソース領域、ドレイン領域の電子濃度分布とホール濃度分布について計算した結果を示している。図では濃度分布を等高線で示している。図２３では、低濃度不純物領域（ｎ-）の表面がゲート電極とオーバーラップしている領域でホール濃度が高くなっている様子をみることができる。このとき、このホール濃度が高いことが起因するオフ電流の増加がよそうされる。この様子は、図２５のホール電流としてみることができる。一方、図２４では、ＧＯＬＤ＋ＬＤＤ構造によりゲート電極とドレイン端での電界強度が緩和されるため、ホール濃度は高くない。
また、電子濃度の分布も緩やかとなり、ＬＤＤ領域の存在のためトンネル電流も阻止されるため、オフ電流の増加もなくなる。同様に図２６では電子電流およびホール電流とも低減されている。
【０１８１】
以上の計算機シュミレーションの結果は、本願発明が課題としているＧＯＬＤ構造の現象を良く説明している。そして、本願発明の構成をとることによって、オフ電流の増大を防ぐことができることを示している。
【０１８２】
[実施例１４]
本実施例では、本願発明のＴＦＴ回路によるアクティブマトリクス型液晶表示装置を組み込んだ半導体装置について図１５、図４０、図４１で説明する。
【０１８３】
このような半導体装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図１５、図４０、図４１に示す。
【０１８４】
図１５（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示装置９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本願発明は音声出力部９００２、音声入力部９００３、及びアクティブマトリクス基板を備えた表示装置９００４に適用することができる。
【０１８５】
図１５（Ｂ）はビデオカメラであり、本体９１０１、表示装置９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本願発明は音声入力部９１０３、及びアクティブマトリクス基板を備えた表示装置９１０２、受像部９１０６に適用することができる。
【０１８６】
図１５（Ｃ）はモバイルコンピュータであり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示装置９２０５で構成されている。本願発明は受像部９２０３、及びアクティブマトリクス基板を備えた表示装置９２０５に適用することができる。
【０１８７】
図１５（Ｄ）はヘッドマウントディスプレイであり、本体９３０１、表示装置９３０２、アーム部９３０３で構成される。本願発明は表示装置９３０２に適用することができる。また、表示されていないが、その他の信号制御用回路に使用することもできる。
【０１８８】
図１５（Ｅ）は携帯書籍であり、本体９５０１、表示装置９５０２、９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。表示装置９５０２、９５０３は直視型の表示装置であり、本願発明はこの適用することができる。
【０１８９】
図４０（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、表示装置９６０３、キーボード９６０４で構成される。
【０１９０】
図４０（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体９７０１、表示装置９７０２、スピーカ部９７０３、記録媒体９７０４、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０１９１】
図４０（Ｃ）はデジタルカメラであり、本体９８０１、表示装置９８０２、接眼部９８０３、操作スイッチ９８０４、受像部（図示しない）で構成される。
【０１９２】
図２７（Ａ）はフロント型プロジェクターであり、表示装置２６０１、スクリーン２６０２で構成される。本願発明は表示装置やその他の信号制御回路に適用することができる。
【０１９３】
図２７（Ｂ）はリア型プロジェクターであり、本体２７０１、表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本願発明は表示装置やその他の信号制御回路に適用することができる。
【０１９４】
なお、図２７（Ｃ）は、図２７（Ａ）及び図２７（Ｂ）中における表示装置２６０１、２７０２の構造の一例を示した図である。表示装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図２７（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１９５】
また、図２７（Ｄ）は、図２７（Ｃ）中における光源光学系２８１０の構造の一例を示した図である。本実施例では、光源光学系２８１０は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図２７（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。また、本願発明はその他にも、イメージセンサやＥＬ型表示素子に適用することも可能である。このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。
【０１９６】
[実施例１５]
本実施例では、本願発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。
【０１９７】
図３３（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図３３（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０１９８】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリング材）７００１が設けられている。
【０１９９】
また、図３３（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。
【０２００】
本願発明は、駆動回路用ＴＦＴ４０２２、画素部用ＴＦ４０２３に際して用いることができる。
【０２０１】
本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。
そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０２０２】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０２０３】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。
勿論、単色発光のＥＬ表示装置とすることもできる。
【０２０４】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２０５】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０２０６】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０２０７】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０２０８】
さらに、ＥＬ素子部を囲むようにして、カバー材７０００と基板４０１０の内側にシーリング材が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０２０９】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２１０】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２１１】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２１２】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２１３】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０２１４】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２１５】
[実施例１６]
本実施例では、本願発明を用いて実施例１５とは異なる形態のＥＬ表示装置を作製した例について、図３４（Ａ）、（Ｂ）を用いて説明する。図３３（Ａ）、（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０２１６】
図３４（Ａ）は本実施例のＥＬ表示装置の上面図であり、図３４（Ａ）をＡ-Ａ'で切断した断面図を図３４（Ｂ）に示す。
【０２１７】
実施例１５に従って、ＥＬ素子の表面を覆ってパッシベーション膜６００３までを形成する。
【０２１８】
さらに、EL素子を覆うようにして充填材６００４を設ける。この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２１９】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２２０】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２２１】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２２２】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０２２３】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシーリング材（接着剤として機能する）６００２によって接着される。このとき、シーリング材６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材６００２の内部に乾燥剤を添加してあっても良い。
【０２２４】
また、配線４０１６はシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材６００２の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２２５】
[実施例１７]
実施例１５および１６のような構成からなるＥＬ表示パネルにおいて、本願発明を用いることができる。画素部の詳細な断面構造を図３５に、上面構造を図３６（Ａ）に、回路図を図３６（Ｂ）に示す。図３５、図３６（Ａ）及び図３６（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０２２６】
図３５において、基板３５０１上に設けられたスイッチング用ＴＦＴ３５０２は本願発明のｎチャネル型ＴＦＴを用いて形成される（実施例１〜１２参照）。
本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、本願発明のｐチャネル型ＴＦＴを用いて形成しても構わない。
【０２２７】
また、電流制御用ＴＦＴ３５０３は本願発明のｎチャネル型ＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ３５０２のドレイン配線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ３５０２のゲート電極３９a、３９bを電気的に接続するゲート配線である。
【０２２８】
このとき、電流制御用ＴＦＴ３５０３が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける本願発明の構造は極めて有効である。
【０２２９】
また、本実施例では電流制御用ＴＦＴ３５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２３０】
また、図３６（Ａ）に示すように、電流制御用ＴＦＴ３５０３のゲート電極３７となる配線は３５０４で示される領域で、電流制御用ＴＦＴ３５０３のドレイン配線４０と絶縁膜を介して重なる。このとき、３５０４で示される領域ではコンデンサが形成される。このコンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線４０は電流供給線（電源線）３５０６に接続され、常に一定の電圧が加えられている。
【０２３１】
スイッチング用ＴＦＴ３５０２及び電流制御用ＴＦＴ３５０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２３２】
また、４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３５０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０２３３】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２３４】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２３５】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２３６】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２３７】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２３８】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造のＥＬ層としている。
そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２３９】
陽極４７まで形成された時点でＥＬ素子３５０５が完成する。なお、ここでいうＥＬ素子３５０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。図３６Ａに示すように画素電極４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２４０】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０２４１】
以上のように本願発明のＥＬ表示パネルは図３５のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０２４２】
なお、本実施例の構成は、実施例１〜１２構成と自由に組み合わせて実施することが可能である。また、実施例１４の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０２４３】
[実施例１８]
本実施例では、実施例１７に示した画素部において、ＥＬ素子３５０５の構造を反転させた構造について説明する。説明には図３７を用いる。なお、図３５の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２４４】
図３７において、電流制御用ＴＦＴ３５０３は本願発明のｐチャネル型ＴＦＴを用いて形成される。作製プロセスは実施例１〜１２を参照すれば良い。
【０２４５】
本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２４６】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ素子３７０１が形成される。
【０２４７】
本実施例の場合、発光層５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０２４８】
なお、本実施例の構成は、実施例１〜１２の構成と自由に組み合わせて実施することが可能である。また、実施例１４の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０２４９】
[実施例１９]
本実施例では、図３６（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図３８（Ａ）〜（Ｃ）に示す。なお、本実施例において、３８０１はスイッチング用ＴＦＴ３８０２のソース配線、３８０３はスイッチング用ＴＦＴ３８０２のゲート配線、３８０４は電流制御用ＴＦＴ、３８０５はコンデンサ、３８０６、３８０８は電流供給線、３８０７はＥＬ素子とする。
【０２５０】
図３８（Ａ）は、二つの画素間で電流供給線３８０６を共通とした場合の例である。即ち、二つの画素が電流供給線３８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２５１】
また、図３８（Ｂ）は、電流供給線３８０８をゲート配線３８０３と平行に設けた場合の例である。なお、図３８（Ｂ）では電流供給線３８０８とゲート配線３８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３８０８とゲート配線３８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２５２】
また、図３８（Ｃ）は、図３８（Ｂ）の構造と同様に電流供給線３８０８をゲート配線３８０３と平行に設け、さらに、二つの画素を電流供給線３８０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３８０８をゲート配線３８０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２５３】
なお、本実施例の構成は、実施例１〜１２、１５または１６の構成と自由に組み合わせて実施することが可能である。また、実施例１４の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０２５４】
[実施例２０]
実施例１７に示した図３６（Ａ）、３６（Ｂ）では電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためにコンデンサ３５０４を設ける構造としているが、コンデンサ３５０４を省略することも可能である。実施例１７の場合、電流制御用ＴＦＴ３５０３として実施例１〜１２に示すような本願発明のｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ３５０４の代わりとして積極的に用いる点に特徴がある。
【０２５５】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０２５６】
また、実施例１９に示した図３８（Ａ）、（Ｂ）、（Ｃ）の構造においても同様に、コンデンサ３８０５を省略することは可能である。
【０２５７】
なお、本実施例の構成は、実施例１〜１２、１５〜１９の構成と自由に組み合わせて実施することが可能である。また、実施例１４の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０２５８】
[実施例２１]
実施例１または実施例４で示したの液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０２５９】
等方相−コレステリック相−カイラルスメクティックＣ相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティックＣ相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図３９に示す。図３９に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図３９に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。
「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。
【０２６０】
図３９に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本願発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。
【０２６１】
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０２６２】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０２６３】
なお、このような無しきい値反強誘電性混合液晶を本願発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。
【０２６４】
【発明の効果】
本願発明を実施することで、画素マトリクス回路の画素ＴＦＴに１５〜２０Ｖのゲート電圧を印加して駆動させても、安定した動作を得ることができる。その結果、結晶質ＴＦＴで作製されたＣＭＯＳ回路を含む半導体装置、また、具体的には液晶表示装置やＥＬ表示装置などの画素マトリクス回路や、その周辺に設けられる駆動回路の信頼性を高め、長時間の使用に耐える液晶表示装置やＥＬ表示装置を得ることができる。
【図面の簡単な説明】
【図１】本実施形態のＴＦＴの断面図。
【図２】ＴＦＴの作製工程を示す断面図。
【図３】ＴＦＴの作製工程を示す断面図。
【図４】ＴＦＴの作製工程を示す断面図。
【図５】ＴＦＴの作製工程を示す断面図。
【図６】ＴＦＴの作製工程を示す断面図。
【図７】アクティブマトリクス基板の斜視図。
【図８】画素マトリクス回路とＣＭＯＳ回路の上面図
【図９】結晶質シリコン膜の作製工程を示す図。
【図１０】結晶質シリコン膜の作製工程を示す図。
【図１１】結晶質シリコン膜の作製工程を示す図。
【図１２】結晶質シリコン膜の作製工程を示す図。
【図１３】ＴＦＴの作製工程を示す断面図。
【図１４】ゲート電極の構成を示す図。
【図１５】電子機器の一例を示す図。
【図１６】ゲート電極の構成を示す図。
【図１７】ＴＦＴの構造と電気的特性を説明する図。
【図１８】ゲート電極の構成を示す図。
【図１９】ＴＦＴの作製工程を示す断面図。
【図２０】シュミレーションの基本構造を示す図。
【図２１】チャネル長方向の電界強度分布のシュミレーション結果の図。
【図２２】ゲート電圧―ドレイン電流特性のシュミレーション結果の図。
【図２３】電子・ホール濃度分布のシュミレーション結果の図。
【図２４】電子・ホール濃度分布のシュミレーション結果の図。
【図２５】電子・ホール電流密度分布のシュミレーション結果の図。
【図２６】電子・ホール電流密度分布のシュミレーション結果の図。
【図２７】プロジェクターの構成を説明する図。
【図２８】本実施形態のＴＦＴの断面図。
【図２９】ＴＦＴの作製工程を示す断面図。
【図３０】ＴＦＴの作製工程を示す断面図。
【図３１】ゲート電極の構成を示す図。
【図３２】レーザーアニール装置の構成を説明する図。
【図３３】アクティブマトリクス型のＥＬ表示装置の構成を示す図。
【図３４】アクティブマトリクス型のＥＬ表示装置の構成を示す図。
【図３５】アクティブマトリクス型のＥＬ表示装置の画素部の構成を示す断面図。
【図３６】アクティブマトリクス型のＥＬ表示装置の画素部の構成を示す上面図と回路図。
【図３７】アクティブマトリクス型のＥＬ表示装置の画素部の構成を示す断面図。
【図３８】アクティブマトリクス型のＥＬ表示装置の画素部の構成を示す回路図。
【図３９】反強誘電性混合液晶の光透過率特性の一例を示す図。
【図４０】電子機器の一例を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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