(57)【特許請求の範囲】
【請求項１】
半導体デバイスを試験する自動テスト装置であって、
ａ）周期的パルス・ストリームを発生するクロックと、
ｂ）前記クロックに結合され、所定数のクロックを計数したとき、終了カウント信号を出力するプログラム可能カウンタ（２３６）と、
ｃ）各々が入力及び出力を有する複数の遅延段（２１２）であって、該遅延段は、順次遅延される周期的パルスからなる複数の信号を形成するように連結される、遅延段（２１２）と、
ｄ）前記複数の遅延段（２１２）の出力に結合され、該遅延段の出力の１つを選択的に出力するプログラム可能選択回路（２２０）と、
ｅ）前記プログラム可能選択回路の出力に結合され、前記遅延段（２１２）の選択された出力に、より微細な遅延を付加するプログラム可能精細遅延段（２２２）と、
ｆ）前記遅延段（２１２）の選択された出力に結合される複数の入力を有し、前記カウンタ（２３６）の終了カウント信号に応答して、前記遅延段（２１２）の選択された出力の相対的遅延に比例して遅延された一連のパルス化信号からなる制御信号を発生する制御信号発生回路（２３４）と、
ｇ）前記制御信号発生回路（２３４）からの制御信号に応答して、前記精細遅延段の出力を選択的に通過させる、ゲーティング回路（２３０）と、
を備えた自動テスト装置。
【請求項２】
請求項１記載の自動テスト装置であって、前記制御信号発生回路（２３４）が、更に、デジタル入力に応答する論理回路（２７６，２７８）を備え、該論理回路が前記パルス化信号の選択されたものの重なる部分と一致するパルス持続時間を有するパルス化出力信号を有する、自動テスト装置。
【請求項３】
請求項２記載の自動テスト装置であって、前記論理回路が複数の論理ゲート（２７６）を備え、その各々が少なくとも２つの入力及び１つの出力を有し、前記パルス化信号の２つが論理ゲートの入力に接続され、前記論理回路が更に複数の入力と１つの出力を有するマルチプレクサ（２７８）を備え、その複数の入力が複数の論理ゲートの出力に接続され、出力が前記制御信号発生回路（２３４）の出力に結合される、自動テスト装置。
【請求項４】
請求項１記載の自動テスト装置であって、前記一連のパルス化信号を発生する手段が、一連の遅延素子（２７４）であって、該遅延素子への入力として前記カウンタ（２３６）の終了カウント出力を受ける遅延素子を備え、各遅延素子がクロック入力を有し、各遅延素子のクロック入力が前記遅延段（２１２）からの周期的パルスを含む複数の信号の１つに結合される、自動テスト装置。
【請求項５】
請求項４記載の自動テスト装置であって、更に第２の一連の遅延素子と、前記カウンタ（２３６）の終了カウント出力を一連の遅延素子（２７４）の１つに選択的に指向させるルータ回路（２７２）を備える、自動テスト装置。
【請求項６】
請求項５記載の自動テスト装置であって、更に複数のマルチプレクサ（２７８）を備え、１つのマルチプレクサが一連の遅延素子の各々において遅延素子の出力に接続される入力を有し、前記ルータ回路（２７２）が更に前記複数のマルチプレクサの１つの出力を前記制御信号発生回路（２３４）の出力に指向させる手段を備える、自動テスト装置。
【請求項７】
請求項１記載の自動テスト装置であって、前記制御信号発生回路（２３４）に結合された遅延段（２１２）の選択されたものの出力が複数の遅延段（２１２）の出力の半分以下から成る、自動テスト装置。
【請求項８】
半導体デバイスを試験する自動テスト装置であって、
ａ）周期的パルス・ストリームを発生するクロックと、
ｂ）前記クロックに結合され、所定数のクロックを計数したとき、終了カウント信号を出力するプログラム可能カウンタ（２３６）と、
ｃ）各々が入力及び出力を有する複数の遅延段（２１２）であって、該遅延段は、順次遅延される周期的パルスからなる複数の信号を形成するように連結される、遅延段（２１２）と、
ｄ）前記複数の遅延段（２１２）の出力に結合され、該遅延段の出力の１つを選択的に出力するプログラム可能選択回路（２２０）と、
ｅ）前記プログラム可能選択回路の出力に結合され、前記遅延段（２１２）の選択された出力に、より微細な遅延を付加するプログラム可能精細遅延段（２２２）と、
ｆ）前記遅延段（２１２）の選択された出力に結合される複数の入力を有し、前記カウンタ（２３６）の終了カウント信号に応答して、前記遅延段（２１２）の選択された出力の相対的遅延に比例して遅延された一連のパルス化信号からなる制御信号を発生する第１ユニット（２７０Ａ）を含む制御信号発生回路（２３４）であって、前記第１ユニットに類似する第２ユニット（２７０Ｂ）と、前記カウンタ（２３６）の前記終了カウント信号を受信する入力及び前記第１および第２ユニットの各々に接続される出力を有するルータ回路（２７２）とを有し、前記カウンタ（２３６）の前記終了カウント信号を前記ユニット（２７０Ａ，２７０Ｂ）の１つにルーティングする、制御信号発生回路（２３４）と、
ｇ）前記制御信号発生回路（２３４）からの制御信号に応答して、前記精細遅延段の出力を選択的に通過させる、ゲーティング回路（２３０）と、
を備えた自動テスト装置。
【請求項９】
請求項８記載の自動テスト装置であって、前記類似のユニット（２７０Ａ，２７０Ｂ）の各々がクロック入力を有する一連の遅延素子（２７４）を備え、その各遅延素子のクロック入力が遅延段（２１２）の選択された出力に接続される、自動テスト装置。
【請求項１０】
請求項８記載の自動テスト装置であって、前記制御信号発生回路（２３４）の出力が前縁と後縁を有し、前記ルータ回路（２７２）が前記制御信号の出力の後縁に応答して前記クロック入力信号のルーティングを変更する手段を含む、自動テスト装置。
【請求項１１】
請求項８記載の自動テスト装置であって、前記制御信号発生回路（２３４）が更にデジタル・データ入力を有し、前記ルータ回路（２７２）が更に前記デジタル・データ入力を前記複数の類似のユニット（２７０Ａ，２７０Ｂ）の１つに選択的にルーティングする手段を含む、自動テスト装置。
【請求項１２】
請求項８記載の自動テスト装置であって、前記類似のユニット（２７０Ａ，２７０Ｂ）の各々が
ａ）クロック入力を有する一連の遅延素子（２７４）であって、その各遅延素子のクロック入力が遅延段（２１２）の選択された出力に接続される、一連の遅延素子（２７４）と、
ｂ）複数の論理ゲート（２７６）であって、各々が少なくとも２つの入力及び１つの出力を有し、各ゲートが前記遅延素子の２つに接続される入力を有する、論理ゲート（２７６）と、
ｃ）複数の入力を有するマルチプレクサ（２７８）であって、各入力が前記論理ゲートの１つの出力に接続され、出力が前記ルータ回路に接続される、マルチプレクサ（２７８）と、
を備える、自動テスト装置。
【請求項１３】
請求項１２記載の自動テスト装置であって、前記論理ゲート（２７６）がＡＮＤゲートである、自動テスト装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、広くは、半導体のための自動テスト装置に関し、更に詳しくは、小型であって高いチャネル密度でチップを用いることによって低コストを達成している半導体テスタに関する。
【０００２】
【従来の技術】
ほとんどの半導体デバイスは、その製造の間に少なくとも１回は何らかの形態の自動化されたテスト装置（一般に、テスタと称される）を用いて試験がなされている。現在の半導体チップは多数のリード線を有しており、半導体デバイスを完全に試験するには、テスタはこれらのリード線のすべてに対して同時に信号を発生し測定しなければならない。
【０００３】
現在のテスタは、一般に、「ピン当たり」（per-pin）のアーキテクチャを有している。「ピン」というのは、テスタ内の回路であって、テスト対象デバイスに対して信号を発生し測定する回路である。「ピン」は、「チャネル」と称されることもある。「ピン当たり」のアーキテクチャでは、それぞれのチャネルを異なる信号を発生し測定することに関して別々に制御することができる。その結果として、１つのテスタ内に多くのチャネルが存在することになる。チャネルは、パターン発生器によって制御される。パターン発生器の主な機能は、それぞれのチャネルにコマンドを送りテスタ動作のそれぞれの周期に関して１つのテスト信号を発生又は測定するようにプログラムすることである。
【０００４】
それぞれのチャネルは、一般に、複数のエッジ発生器と、ドライバ／コンパレータと、何らかのフォーマット回路とを含んでいる。それぞれのエッジ発生器は、それぞれの周期の開始時点に対する一定の時刻においてエッジ信号（又は、より単純に「エッジ」）を発生するようにプログラムされている。フォーマット回路は、どの信号が１周期の間に発生又は測定されるべきかを指示するデジタル・コマンドをパターン発生器から受け取る。この情報に基づいて、フォーマッタがエッジをドライバ／コンパレータに対するオン及びオフ・コマンドに合成する。このようにして、ドライバ及びコンパレータは、正確な時刻に正確な値を有する信号を測定又は発生する。
【０００５】
それぞれのエッジ発生器は、２つの基本的な部分から構成されている。すなわち、カウンタと補間器とであり、共にプログラム可能である。カウンタは、システム・クロックによってクロックされる。カウンタは、システム・クロックのいくつかの周期をカウントするようにプログラムされている。カウンタは、テスタ周期の始点でカウントを開始するようにトリガされる。一般に、システム・クロックの周期はテスタ周期よりもはるかに短いため、テスタ周期内のエッジのタイミングは単にシステム・クロックをカウントすることによって比較的正確に制御することができる。
【０００６】
しかし、エッジの時刻が決定されるのはシステム・クロックをカウントすることによってのみ行われ、エッジが発生される分解能はシステム・クロックの周期と同じである。多くの半導体要素を試験するには、この分解能では充分でない。補間器を用いることによって更に精細な時間的分解能を得ている。
【０００７】
補間器は、システム・クロックの１周期よりも短いプログラム可能な長さ時間だけカウンタの出力を遅延させる。従って、タイミング・エッジを発生させられる分解能は、システム・クロックの周期ではなく補間器の分解能によって制限される。
【０００８】
【発明が解決しようとする課題】
異なる半導体には、異なるテスト・パターンが必要となる。従って、テスト装置は、広範囲にプログラム可能でなければならない。それぞれのチャネルにおいて発生された値はプログラム可能でなければならないし、これらの信号が発生さえる時刻についても同様である。しかし、テスト信号をプログラムすることができることに関する制限に「再発火（動作）回復時間」（refire recovery time）というものがある。タイミング・エッジを生じるようにプログラムされるハードウェアは、あるタイミング・エッジと次のタイミング・エッジとの間にいくらの時間を必要とする。この再動作回復時間を可能な限り短くすることが望まれている。
【０００９】
以上に鑑みると、本発明の目的は、高速の再動作回復速度を有するテスタを提供することである。
また、高速の再動作回復速度を有し小型で低コストのテスタを提供することも本発明の目的である。
【００１０】
【課題を解決するための手段】
上述の及びそれ以外の目的は、マスタ・クロックに対してプログラムされた分だけ遅延を受ける周期的な信号を発生するテスタにおいて達成される。ゲーティング信号が発生され、周期的信号の１つのエッジをタイミング・エッジとして選択する。
【００１１】
好適実施例では、ゲーティング信号は、それぞれのユニットが制御信号を発生することができる複数のユニットを含む回路によって発生される。ルーティング回路が、連続的なテスタ・サイクルにおいてユニット間のスイッチングを行う。
【００１２】
ある実施例では、ゲーティング信号の立下りエッジを用いて周期的な信号の遅延を制御するプログラムされた値を変更する。
【００１３】
【発明の実施の形態】
図１は、簡略化されたブロック図の形式でテスタ１００を示している。テスタ１００は、テスト・システム・コントローラ１１０によって制御される。テスト・システム・コントローラ１１０は、テスタ１００のそれぞれのチャネルに対してデジタル制御値を発生する。このデジタル制御値は、それぞれのチャネルがテスト信号をいつ発生又は測定すべきか、発生されるべき値、テスト信号のフォーマットなどを特定する。
【００１４】
テスタが動作するそれぞれのサイクルに対して、制御情報が提供される。テストの間のすべてのサイクルにつきそれぞれのチャネルがどの信号を発生又は測定しているべきかを特定するのに必要なデータは、パターンと称されることがある。パターンは、メモリ１２０に記憶されている。
【００１５】
デジタル制御値を提供することに加え、テスト・システム・コントローラ１１０は、それぞれのテスタ・サイクルの開始を識別するタイミング信号を提供する。このタイミング信号は、「Ｔ０」又は「周期の始点（Beginning of Period = BOP）」と呼ばれることもある。サイクル・ベースで動作するテスタの他の部分は、Ｔ０信号によってトリガされる。
【００１６】
Ｔ０信号だけでなくデジタル制御信号は、複数のチャネル１１４上で提供される。典型的なテスタは、６４から１０２４までの間の数のチャネルを有している。しかし、チャネルの数は、本発明にとって重要でない。それぞれのチャネルは、一般に同じ回路を含んでいる。
【００１７】
それぞれのチャネル１１４の内部には、複数のタイミング発生器１１６が存在する。それぞれのタイミング発生器１１６は、テスタ１００内のイベントの時刻を制御するタイミング・エッジを発生する。イベントというのは、テスト対象デバイス１１２に加えられるテスト・パルスの開始や、そのテスト・パルスの終了などである。エッジは、テスト対象デバイス１１２からの信号測定をトリガするのに用いることができる。
【００１８】
タイミング・エッジが生じるべき時刻は、サイクルの開始に対して特定される。従って、タイミング・データは、タイミング・エッジが発生されるべきＴ０信号からの遅延の量を示す。好適実施例では、タイミング情報は、データ・ビットの複数のグループによって特定され、ビットのそれぞれのグループは、より微細な分解能の時間周期を表している。ビットの最も意味のあるグループは、遅延をシステム・クロックの整数個の周期として表す。ビットの次に意味のあるグループは、遅延をシステム・クロックの分数である周期で表す。これらのビットは、タイミング・データの「分数部分」と呼ばれることがある。この遅延は、補間器によって発生されなければならない。
【００１９】
１つのチャネル内にあるすべてのタイミング発生器１１６からのタイミング・エッジは、フォーマッタ１１８に送られる。タイミング・エッジを受け取ることに加え、フォーマッタ１１８は、テスト・システム・コントローラ１１０からの他の制御情報も受け取る。この制御情報は、ある周期の間に発生されるべきテスト信号の値を、すなわち、論理１又は論理０を示す。また、テスト対象デバイス１１２に加えられる信号のフォーマットなど他のものが特定されることもある。例えば、「ゼロ復帰」、「補数による包囲（surrounded by complement）」、「１復帰」、「非ゼロ復帰」などのフォーマットは、すべて時には用いられる。これらのフォーマットは、フォーマッタ１１８によって決定されうる。
【００２０】
図１は、タイミング発生器１１６の役割を図解しているテスト・システム・アーキテクチャを示している。これ以外のアーキテクチもあり得る。タイミング発生器１１６に対する制御情報の特定のソースやタイミング発生器１１６が発生するタイミング・エッジの特定の使用は、本発明にとって重要性をもたない。
【００２１】
次に、図２Ａを参照すると、本発明によるタイミング発生器１１６の回路が示されている。テスト・システム・コントローラ１１０からのデジタル・タイミング・データが、タイミング発生器１１６に与えられる。次に、タイミング発生器１１６は、フォーマッタ１１８（図１）によって又はテスタの中のどこかで用いられるタイミング・エッジを生じる。
【００２２】
デジタル遅延線２１０が示されている。この遅延線は好ましくはＣＭＯＳ遅延線であり、より好ましくは差動遅延線である。遅延線の各段は、後で図２Ｅと共により詳細に示される。
【００２３】
図２Ａは、遅延段２１２（１）、・・・、２１２（１６）が遅延線２１０においてカスケード接続されている様子を示している。遅延線２１０への入力は、システム・クロックから導かれるが、これは、線ＣＬＯＣＫＰ及びＣＬＯＣＫＮ上の差動クロックとして示されている。遅延線２１０に与えられる前に、システム・クロックは遅延段２１２（０）において条件付けられる。条件付けには複数の遅延段を用いることができる。遅延段２１２（０）は、遅延段２１２における他の段と同様である。このようにして、遅延線２１０におけるすべての遅延段２１２（１）、・・・、２１２（１６）の入力は、同じ種類の回路から入力信号を受け取る。従って、すべての遅延段２１２（１）、・・・、２１２（１６）は、同じ電圧スイングを有する入力を受け取り、このために、各段ごとの遅延の変動が小さくなる。
【００２４】
好適実施例では、システム・クロックは、１００ＭＨｚの周波数を有する。しかし、システム・クロックの周波数は、本発明にとって重要ではなく、可変であってもよい。システム・クロックは、好ましくは高度な安定性を有するクロックであり、テスタ１００内のすべてのタイミング発生器１１６にルーティングされている。
【００２５】
遅延線２１０の入力及び出力は、差動及びシングルエンデッド・バッファ増幅器２３７（１）及び２３７（２）をそれぞれ介して位相検出器２１４に与えられる。位相検出器２１４の出力は、制御回路２１６に与えられる。制御回路２１６は、それぞれの遅延段２１２の制御入力ＶＣにフィードバックされる制御信号を生じる。制御信号は、それぞれの遅延段２１２における遅延を調整する。遅延線２１０、位相検出器２１４及び制御回路２１６は、遅延ロック・ループとして知られているものを実現する。このループは、遅延線２１０における遅延がシステム・クロックの１周期に等しいときには、「ロックされている」といわれる。図２Ａの実施例では、この結果として、それぞれの遅延段がシステム・クロックをそのシステム・クロックの１６分の１だけ遅延させている。
【００２６】
位相検出器２１４は、遅延ロック・ループにおいて通常見られるものである。制御回路２１６は、通常の遅延ロック・ループにおいて用いられるチャージ・ポンプ（charge pump）に類似する。しかし、後に説明されるように、この回路は、補間器の間のクロストークを減少させるように修正されている。
【００２７】
それぞれの遅延段２１２の出力ＤＯは、差動マルチプレクサ２２０に与えられる。マルチプレクサ２２０は、ある遅延段２１２の出力を、タイミング・データのいずれかのビットによって特定されたものとして選択する。図２Ａでは、ビット４から７が、タイミング・データの分数部分の高位ビットを表している。遅延段２１２の出力はシステム・クロックの周期の１６分の１だけ遅延されるので、マルチプレクサ２２０の出力は、システム・クロック周期の１６分の１の整数倍だけ遅延されているクロック信号を提供する。
【００２８】
遅延のより精細（fine）な分解能を得るためには、マルチプレクサ２２０の出力は精細遅延回路２２２に送られる。精細遅延回路２２２は、タイミング・データのビット０から３によって制御される。ビット０から３は、システム・クロックの１周期の２５６分の１の整数倍である追加的な遅延を表す。精細遅延回路２２２の動作は、図２Ｃとの関係で後でより詳細に説明される。
【００２９】
より大きな精度を与えるために、電流制御回路２２４が精細遅延回路２２２と共に用いられる。電流制御回路２２４の動作は図２Ｃと共に後で説明される。電流制御回路２２４は、キャリブレーション（較正）レジスタ２２６からの制御入力を受け取る。この分野で公知であるように、テスタのキャリブレーションは、特定の時刻においてテスト信号を発生するようにテスタをプログラムすることによってなされる。テスト信号が発生される実際の時刻は、所望の時刻とテスタが信号を発生する実際の時刻との差を決定するために測定される。キャリブレーション値は、この情報から計算することができる。また、キャリブレーション値は、テスタが実際に所望の時刻にテスト信号を生じるまで調整され、その所望の結果を生じさせたキャリブレーション値が記憶される。キャリブレーション・レジスタ２２６のコンテンツは、キャリブレーション・プロセスを用いて決定される。
【００３０】
精細遅延回路２２２の出力は、システム・クロックが遅延されたものを表す差動信号である。この出力は、システム・クロックの１周期の分数分だけ遅延されている。遅延は、システム・クロック周期の２５６分の１の整数倍である。差動信号は、差動シングル・エンデッド・コンバータ２２８に与えられる。差動シングル・エンデッド・コンバータ２２８の出力は、ゲート（gating）回路２３０に与えられる。
【００３１】
ゲート回路２３０への入力はクロック信号、すなわち、周期的な間隔で生じる一連のパルスである。それは、単に、システム・クロックに対してプログラムされた分だけ遅延されているだけである。タイミング・エッジを作るためには、パルスを１つ選択しなければならない。ゲート回路２３０は、所望のパルスを選択して要求されるエッジを発生させる。整列（alignment）遅延回路２３４は、ゲート回路２３０がどのパルスを通過させて適切な時刻においてタイミング・エッジを発生させるのかを特定する制御信号を提供する。
【００３２】
整列遅延回路２３４は、後で、図２Ｄとの関係でより詳細に説明される。カウンタ２３６はタイミング・データの最上位ビットすなわち整数部分を受け取るだけをいっておけば十分である。カウンタ２３６は、サイクル信号のＴ０すなわち開始によってリセットされ、システム・クロックが所望の数の周期だけ通過するまでシステム・クロックのパルスをカウントする。システム・クロックの要求される整数分の周期が通過すると、カウンタ２３６は、整列遅延回路２３４に送られる終了カウント信号を生じる。整列遅延回路２３４はまたタイミング・データのビット４から７を入力として受け取り、遅延段２１２から出力する。遅延段２１２（１）、・・・、２１２（１６）の出力は、差動シングル・エンデッド・コンバータ２３８（１）、・・・、２３８（１６）によってシングル・エンデッド信号に変換される。この情報により、ゲート回路２３０をイネーブルして精細遅延回路２２２によって生じたパルス列からの所望のパルスを通過させる制御信号を整列遅延回路２３４が発生することが可能になる。パルス列から選択されたパルスを通過させることができるゲート回路は、この分野においては公知であるので、これ以上の説明は行わない。
【００３３】
図２Ｅを参照すると、遅延段２１２（１）、・・・、２１２（１６）を代表する１つの詳細が示されている。ＩＮ＋及びＩＮ−とラベル付けされた端子は、シングル差動（single differential）入力信号を表す。ＯＵＴ＋及びＯＵＴ−とラベル付けされた端子は、シングル差動出力信号を表す。遅延段２１２（１）、・・・、２１２（１６）に対しては、端子ＩＮ＋及びＩＮ−は、遅延段の連鎖における先行する段における端子ＯＵＴ＋及びＯＵＴ−にそれぞれの接続される。段２１２（０）では、端子ＩＮ＋及びＩＮ−は、図２Ａに示されるように、システム・クロックに接続される。段２１２（１６）では、端子ＯＵＴ＋及びＯＵＴ−は、図２Ａに示されているように、差動シングル・エンデッド・コンバータ２３７（２）に接続される。
【００３４】
入力信号ＩＮ＋及びＩＮ−は、トランジスタ２８０及び２８１の差動対に与えられる。遅延段２１２における電流は制御信号ＶＣ１によって制御されるが、この制御信号ＶＣ１は図２Ｂに関して後で述べるように制御回路２１６から導かれる。
【００３５】
トランジスタ２８３及び２８４は、トランジスタ２８０及び２８１の差動対に対しては負荷として作用する。トランジスタ２８５及び２８６は、負荷トランジスタ２８３及び２８４と並列に接続されており、制御信号ＶＣ２によって制御される。この制御信号ＶＣ２は図２Ｂに関して後で述べるように制御回路２１６から導かれる。
【００３６】
トランジスタ２８５及び２８６は、端子ＯＵＴ＋及びＯＵＴ−での電圧スイングを制御することにより、遅延段２１２での遅延が信号ＶＣ１によって調整されるときに出力信号が十分なスイングを有することが保証される。制御信号ＶＣ１が減少すると、遅延セルを流れる電流が減少する。トランジスタ２８５及び２８６がない場合には、電流の減少によって、トランジスタ２８３及び２８４での電圧降下が減少する。電圧が低下すると、端子ＯＵＴ＋及びＯＵＴ−にＶDDにより近い静止電圧が与えられる。ＯＵＴ＋及びＯＵＴ−における電圧はＶDDを超えて揺れることはあり得ないので、ＶDDにより近い静止電圧はスイングを減少させる。
【００３７】
従って、制御信号ＶＣ１が減少すると制御信号ＶＣ２は増加し、従って、ＯＵＴ＋及びＯＵＴ−における静止電圧は合理的な程度に一定に維持される傾向にある。ＯＵＴ＋及びＯＵＴ−におけるスイングは、従って、ＶＣ１に対する広い範囲にわたって維持される。
【００３８】
トランジスタ２８８及び２８９は、トランジスタ２８７と共に端子ＯＵＴ＋及びＯＵＴ−における信号をバッファすることにより、マルチプレクサ２２０（図２Ａ）とのインターフェースを有することが可能となる。トランジスタ２８８及び２８９のドレインは、マルチプレクサ２２０の入力への電流モード接続である。トランジスタ２８７は、制御信号ＶＣ１に応答してこれらのトランジスタを流れる電流を調整し、それによって、遅延段２１２での遅延を制御する。
【００３９】
図２Ｂを次に参照すると、制御回路２１６の詳細が示されている。制御回路２１６は、従来技術による遅延ロック・ループにおいて通常であるようにチャージ・ポンプ２５０を含む。このチャージ・ポンプの出力は、コンデンサ２５２に接続されている。通常の遅延ロック・ループでは、コンデンサ２５２の他端は接地され本質的にローパス・フィルタを形成することになる。
【００４０】
制御回路２１６においては、コンデンサ２５２の他端は電圧源であるＶDDに接続される。トランジスタ２５４のソース端子は、コンデンサ２５２と並列に接続されている。位相検出器２１４からのアップ（ＵＰ）信号は、遅延線２１０の動作が速すぎることを示す。チャージ・ポンプ２５０が位相検出器２１４からのアップ信号に応答して出力電圧を上昇させると、コンデンサ２５２の両端にかかる電圧が低下する。従って、トランジスタ２５４のゲート・ソース電圧がトランジスタ２５４のソース電流を減少させる。
【００４１】
位相検出器２１４からのダウン（ＤＯＷＮ）信号はトランジスタ２５４のソース電流に逆の効果を与える。従って、トランジスタ２５４のソース電流は、遅延線２１０での遅延が増加するのか減少するのかを示す。
【００４２】
トランジスタ２５６はトランジスタ２５４に直列に接続されている。トランジスタ２５４のソース電流が増加すると、トランジスタ２５６のドレイン・ソース電流が同じ量だけ増加する。トランジスタ２５６を流れる電流が増加すると、トランジスタ２５６のゲート・ソース電圧も上昇する。従って、トランジスタ２５６のゲート・ソース電圧はコンデンサ２５２の両端の電圧に比例する。コンデンサ２５２の両端の電圧は遅延線２１０（図２Ａ）での遅延が増加するのか減少するのかを示すから、トランジスタ２５６のゲート・ソース電圧は遅延の要求される調整分に比例する信号を表し、これをＶＣ１と表す。ＶＣ１は、すでに述べたように、遅延段２１２（図２Ａ）のそれぞれにおける遅延を制御する信号ＶＣの１つの要素である。
【００４３】
制御信号ＶＣの第２の要素は信号ＶＣ２であり、この信号もまた図２Ｂに示されている回路が発生する。トランジスタ２５７、２５８及び２５９は、集合的に、信号ＶＣ２をＶＣ１から生じさせる制御信号ミラーを構成している。トランジスタ２５７のゲート及びドレインはＶＣに接続されている。この点は、トランジスタ２５８のゲートに接続され、それによって、トランジスタ２５８のゲートが信号ＶＣ１のレベルをトラッキングすることが保証される。トランジスタ２５８を流れる電流は、従って、信号ＶＣ１に比例する。トランジスタ２５９はトランジスタ２５８と直列になるように構成されているので、その電流も同様にＶＣ１に比例する。
【００４４】
トランジスタ２５９は、そのゲートとソースとが相互に接続されている。従って、信号ＶＣ１が増加しトランジスタ２５９を流れる電流が増加すると、トランジスタ２５９にかかる電圧が増加し、ソース電圧ＶＣ２は減少する。この構成では、ＶＣ１が増加すると信号ＶＣ２は低下し、制御信号ＶＣを構成する信号の間に所望の関係が得られる。
【００４５】
信号ＶＣの重要な側面として、この信号はコンデンサ２５２の両端の電圧と関係するにもかかわらずＶDDの実際の値からは独立しているということがある。ＶDDが変化しても、トランジスタ２５４のゲート・ドレイン電圧は一定であり、トランジスタ２５４及び２５６と流れる電流も変化しないままである。トランジスタを流れる電流が制御信号ＶＣのレベルを決定するものであるから、制御信号は、ＶDDの値の揺らぎからは切り離されている。
【００４６】
この設計によると、従来技術と比較してクロストークが減少する。過渡的な信号がクロストークを生じさせる１つの態様は、ＶDDの揺らぎを生じさせることによるものである。遅延ロック・ループの制御信号がＶDDの値の変化に敏感である場合には、ＶDDの揺らぎは制御信号に意図しない変化を生じさせ、これは、タイミングの不正確さにつながる。タイミングが不正確であるのは、例えばＶDDの変化が遅延を調整するために制御信号として実際に用いられる場合には、特に重大である。制御回路２１６は、制御信号ＶＣをＶDDとは独立にすることによって、クロストークを減少させることができる。
【００４７】
次に、図２Ｃを参照すると、精細遅延回路２２２が詳細に示されている。マルチプレクサ２２０（図２Ａ）の差動出力は、差動バッファ増幅器２６０に与えられる。差動バッファ増幅器２６０の出力は、差動シングル・エンデッド・コンバータ２２８に入力として与えられる。
【００４８】
差動バッファ増幅器２６０の出力は、それ自体に切り換え可能な態様で接続された一連のコンデンサ対を有している。これらの切り換え可能に接続されたコンデンサは、差動バッファ増幅器２６０のスイッチング速度を制御し、従って、精細遅延回路２２２での遅延を制御するのに用いることができる。
【００４９】
コンデンサは、１Ｃ、２Ｃ、４Ｃ及び８Ｃと表すことにする。コンデンサのサイズはその数に従うものとする。コンデンサ２Ｃはコンデンサ１Ｃの２倍の大きさを有する。コンデンサ４Ｃはコンデンサ１Ｃの４倍の大きさである。コンデンサ８Ｃはコンデンサ１Ｃの８倍の大きさである。好適実施例では、コンデンサのサイズ決定は、単純に複数のコンデンサを用いてより大きなコンデンサを作ることによって達成されている。例えば、コンデンサ２Ｃを作るには２つのコンデンサを用い、コンデンサ８Ｃを作るには８つのコンデンサを用いている。
【００５０】
コンデンサは対をなすように構成され、それぞれのサイズの１つのコンデンサは差動バッファ増幅器２６０の反転及び非反転出力のそれぞれに切り換え可能に接続されている。このように構成することによって、差動バッファ増幅器２６０の出力において信号が変化するときに、出力が論理ハイから論理ローに又は論理ローから論理ハイに変化するかどうかとは関係なく、一定の容量性負荷が存在することが保証される。
【００５１】
コンデンサ１Ｃ、２Ｃ、４Ｃ及び８Ｃのそれぞれを接続しているスイッチｘ１、ｘ２、ｘ４及びｘ８は、単純に、スイッチング・トランジスタとして実現することができる。スイッチング・トランジスタのサイズは、スイッチの抵抗値はそのスイッチが接続されているコンデンサのサイズに反比例するように変動する、ように調整される。抵抗とコンデンサとがこの比率であると、それぞれのコンデンサ／スイッチの対に関連するＲＣ時定数は同じである。従って、コンデンサが差動バッファ増幅器２６０の出力に切り換えられるときに生じる遅延の変化は、コンデンサ１Ｃ、２Ｃ、４Ｃ及び８Ｃだけに依存し、回路のＲＣ時定数には依存しない。スイッチＸ１、Ｘ２、Ｘ４及びＸ８は、複数のスイッチング・トランジスタを並列にワイヤ接続することによって実現することができる。２つのトランジスタを用いてＸ２を作り、８つのトランジスタを用いてＸ８を作る。
【００５２】
抵抗ｘ１、ｘ２、ｘ４及びｘ８とコンデンサＣ１、Ｃ２、Ｃ４及びＣ８とのサイズは、すべての４対のコンデンサが差動バッファ増幅器２６０の出力に切り換えられたときに精細遅延回路２２２での遅延がシステム・クロックの１６分の１だけ増加するように、選択されている。従って、コンデンサ１Ｃだけが切り換えられるときには、遅延は、システム・クロック周期の１／２５６だけ増加するはずである。周知のキャリブレーション及びソフトウェア訂正技術が用いられた場合には、抵抗値及びキャパシタンス値の計算は厳密であることは必要ない。
【００５３】
スイッチｘ１、ｘ２、ｘ４及びｘ８は、タイミング・データのビット０から３によって制御される。説明されている実施例では、これらのビットは、精細遅延回路２２２がシステム・クロック周期の１／２５６を増加させるのに加えなければならない遅延量を示している。コンデンサのサイズが適切であれば、この結果は、ビット０にコンデンサ１Ｃへのスイッチを制御させ、ビット１にコンデンサ２Ｃへのスイッチを制御させ、ビット２にコンデンサ４Ｃへのスイッチを制御させ、ビット３にコンデンサ８Ｃへのスイッチを制御させることによって達成される。
【００５４】
図２Ｃには、また電流制御回路２２４の詳細も示されている。電流制御回路２２４は差動バッファ増幅器のスイッチング速度又は差動シングル・エンデッド・コンバータ２２８のスイッチング速度の変動を調整する。これらの回路の速度は、周囲の温度すなわちチップ上の温度が精細遅延回路２２２が実現されている集積回路における電力消費によって変化することの結果として変化しうる。電流制御回路２２４は、特に、精細遅延回路２２２が遅延段２１２（図２Ｂ）と同一でないので、必要となる。精細遅延段２２４は、精細な遅延調整を行うことが意図されているので、遅延段２１２とは異なる遅延特性を有することになる（図２Ｂ）。
【００５５】
電流制御回路２２４は制御信号ＶＣ１に基づいて動作する。制御信号ＶＣ１は、遅延線２１０（図２Ａ）での伝搬遅延に基づいて発生される。特に、制御信号ＶＣは、設計値からの遅延の逸脱に基づく。従って、遅延線２１０と精細遅延回路２２２とを含むチップ上の回路が設計値とは異なる遅延を有する場合には、ＶＣ１は、その際に比例する値を有する。このように、チップ上の回路での遅延が変化すると、ＶＣもまた変化する。遅延の変化に応答してＶＣがこのような変化することによって、遅延段２１２（１）、…、２１２（１６）における遅延を調整してそれぞれの段に要求される遅延を設定するのにＶＣ１を用いることが可能になるのである。
【００５６】
精細遅延回路２２２での遅延は遅延段２１２（１）、…、２１２（１６）の任意のものにおける遅延と同じではないにもかかわらず、精細遅延回路２２２における遅延調整の必要性は、キャリブレーション・プロセスを介して、遅延段２１２（１）、…、２１２（１６）における要求される調整量と相関させることができる。従って、制御信号ＶＣを精細遅延回路２２２における遅延を制御するのに用いることはできないが、適切な制御信号を決定するのに用いることはできる。電流制御回路２２４は、キャリブレーション・レジスタ２２６に記憶されているキャリブレーション値に基づいて、制御信号ＶＣから適切な制御信号を決定することができる。
【００５７】
差動バッファ増幅器２６０と差動シングル・エンデッド・コンバータ２２８とは、共通ソース構成に接続されたトランジスタの差動対を用いて実現することができる。この差動対のソースからの合成された電流を制御することによって、差動バッファ増幅器２６０と差動シングル・エンデッド・コンバータ２２８とのスイッチング速度と従って遅延とを調整することができる。電流制御回路２２４は、差動対の共通のソース端子に接続され、従って、精細遅延回路２２２の遅延を調整する。
【００５８】
要求される電流を提供するには、制御信号ＶＣ１が一連のスイッチ２６４Ａ、…、２６４Ｄを介して、トランジスタ２６２Ｂ、…、２６２Ｅのゲート端子に与えられる。スイッチ２６４Ａ、…、２６４Ｄが閉じられているときには、関連するトランジスタ２６２Ｂ、…、２６２Ｅそれぞれを流れるドレイン・ソース電流は、制御信号ＶＣ１の変化に応答して変動する。トランジスタ２６２Ａは、スイッチが介入することなくＶＣ１に接続され、ＶＣ１の変化には常に応答する。
【００５９】
トランジスタ２６２Ａ、…、２６２Ｅのドレインは相互に結合されて差動バッファ増幅器２６０における差動対の共通のソースに接続されている。差動対を流れる電流の全体は、トランジスタ２６２Ａ、…、２６２Ｅ中で対応するスイッチ２６４Ａ、…、２６４Ｄを介して制御信号ＶＣ１に接続されているものを流れる電流の全体に等しい。
【００６０】
差動バッファ増幅器２６０と差動シングル・エンデッド・コンバータ２２８との差動対を流れる電流は、このように、制御信号ＶＣ１に比例するが、比例定数はスイッチ２６４Ａ、…、２６４Ｄのいくつか又はすべてを選択的に閉じることによって調整することができる。これらのスイッチはキャリブレーション・レジスタ２２６における値によって制御されるので、従って、キャリブレーション・レジスタ２２６における値は精細遅延回路２２２における遅延に対する訂正ファクタのゲインを制御している。従って、遅延線２１０（図２Ａ）と精細遅延回路２２２とにおける遅延が線形的に相関している限りは、そしてこれは同じ集積回路チップ上に作られた回路についてはかなりの近似で正しいのであるが、１つの制御信号がそれぞれにおける遅延を制御するのに用いられることを妨げる回路設計、レイアウト又はそれ以外のファクタの差異を用いることができる。同じ制御信号を用いて遅延線２１０と精細遅延回路２２２とを調整することによって導入されたどのような誤差も、キャリブレーション・レジスタ２２６に対する適切な値が決定されるキャリブレーション・プロセスを通じて訂正することができる。
【００６１】
好適実施例では、トランジスタ２６２Ｂ、…、２６２Ｅは、異なる電流ゲインを与えるような大きさになっている。ゲインは、キャリブレーション・レジスタ２２６におけるビット位置に対応するようにバイナリな重み付けがなされる。図に示されているように、トランジスタ２６２Ｃはトランジスタ２６２Ｂの２倍のゲインを有し、トランジスタ２６２Ｄは２６２Ｂの４倍のゲインと有し、トランジスタ２６２Ｅは２６２Ｂの８倍のゲインを有する。この重み付けの正味の効果は、キャリブレーション・レジスタ２２６における値で制御信号ＶＣ１を効果的に乗算することである。キャリブレーション・レジスタ２２６における値は、キャリブレーション測定プロセスを通じて選択され、精細遅延段２２２において要求される遅延が得られる。
【００６２】
トランジスタ２６２Ａは、常にオンに設定されているので、固定されたオフセットを差動増幅器２６０への制御電流に与えることになる。好適実施例では、トランジスタ２６２Ａは、トランジスタ２６２Ｂのほぼ３倍である電流ゲインを有するような大きさになっている。精細遅延段２２２とトランジスタ２６２Ａとは、すべてのスイッチ２６４Ａ、…、２６４Ｄが開いている場合には精細遅延段２２２での遅延が精細遅延段２２２の要求される遅延よりもわずかに遅くなる。構成要素の正確なサイズを決定するには、シミュレーション又は実験が必要になることがある。好適実施例では、トランジスタ２６２Ｂは、トランジスタ２５６（図２Ｂ）のサイズの約１６分の１のゲインを有している。
【００６３】
差動シングル・エンデッド増幅器２２８での遅延もＶＣ１によって制御することが可能である。ＶＣ１はトランジスタ２６２Ｆのゲートに接続され、トランジスタ２６２は増幅器２２８を流れる電流を調整する。
【００６４】
次に、図２Ｄを参照すると、整列遅延回路２３４の詳細な示されている。整列遅延回路２３４は、２つの同一のユニット２７０Ａ及び２７０Ｂを有している。ユニット２７０Ａ及び２７０Ｂは、テスタ動作の連続的なサイクルのためのゲーティング信号を発生する。ルータ回路２７２が、制御情報をユニット２７０Ａ又は２７０Ｂの適切な一方に送り、それぞれのテスタ・サイクルの間にその適切なユニットからゲーティング信号を取得する。ルータ回路２７２は、このように、それぞれのテスタ・サイクルにおいてユニットの間で交替する単純なスイッチング回路である。
【００６５】
ユニット２７０Ａ及び２７０Ｂは同一であるから、ユニット２７０の詳細だけが示されている。ユニット２７０Ａがアクティブなユニットとなるそれぞれのサイクルにおいて、このユニットは、所望のタイミング・エッジを表す精細遅延回路２２２（図２Ａ）の出力におけるパルスのほぼ中央に位置するゲーティング信号を出力する。好適実施例では、システム・クロックは１周期が１０ナノ秒である。ゲーティング信号は継続時間は約５ナノ秒である。このようにして、ただ１つのクロック・パルスが選択されてタイミング発生器１１６のエッジ出力を提供する。
【００６６】
ユニット２７０Ａはフリップフロップ２７４Ａ、…、２７４Ｋの連鎖から作られている。この連鎖への入力はカウンタ２３６（図２Ａ）から送られるが、ルータ回路２７２を介してルーティングがなされている。カウンタ２３６がシステム・クロックの周期の整数倍として要求される遅延をカウントするまで、ユニット２７０Ａの出力は存在しない。
【００６７】
フリップフロップ２７４Ａ、…、２７４Ｋのそれぞれは、遅延段２１２（１）、…、２１２（１６）（図２Ａ）の出力によってクロックされる。整列遅延回路２３４では差動信号の正確さは要求されないので、これらの出力は差動シングル・エンデッド・コンバータ２３８（１）、…、２３８（１６）（図２Ａ）によってシングル・エンデッドな信号に変換される。すべての遅延段２１２（１）、…、２１２（１６）の出力は整列遅延回路２３４にルーティングされることは必要ない。後に説明されるように、遅延段２１２（１）、…、２１２（１６）の１つおきの出力だけが整列遅延回路２３４によって用いられる。従って、遅延線２１０の１６の可能性のある出力の中から、８つの出力だけが整列遅延回路２３４にルーティングされる。フリップフロップ２７４Ａへのクロック入力は遅延段２１２（ｎ）の１つからの信号に接続されている。フリップフロップ２７４Ｂへのクロック入力は、遅延段２１２（ｎ＋２）からの信号に接続される。段２１２（１６）からの遅延がフリップフロップの１つに割り当てられるまで、このパターンでそれぞれの後続のフリップフロップへの接続がなされる。そして、パターンは、次のフリップフロップが遅延段２１２（２）の出力に接続されているように、巻き付いている（wrap around）。ｎの値は、遅延線２１０（図２Ａ）の始点から遅延段２１２（ｎ）までの遅延がカウンタからフリップフロップ２７４Ａの入力までの伝搬遅延とほぼ等しくないように選択される。
【００６８】
それぞれの遅延段２１２（１）、…、２１２（１６）はシステム・クロックの周期の１６分の１だけシステム・クロックを遅延させ、これは、例においては０．６２５ナノ秒であるので、連鎖２７４Ａ、…、２７４Ｋにおける隣接するフリップフロップをクロックする信号の間の時間差は１．２５ナノ秒である。好適実施例では、カウンタ２３６からの終了カウント信号は１０ナノ秒の間ハイに維持される。従って、カウンタ２３６が要求される遅延を導入するためにカウントを行うと、１．２５ナノ秒の間隔で離間している一連の１０ナノ秒のパルスがフリップフロップ２７４Ａ、…、２７４Ｋによって発生される。これらの信号の中の２つが選択されて、適切なゲーティング信号を形成する。
【００６９】
ＡＮＤゲート２７６（０）、…、２７６（７）は、それぞれが、連鎖２７４Ａ、…、２７４Ｋの中の２つのフリップフロップの出力を合成している。それぞれのＡＮＤゲート２７６（０）、…、２７６（７）のそれぞれによって合成されているフリップフロップは、４つのフリップフロップによって離間される。従って、ＡＮＤゲート２７６（０）への入力は、フリップフロップ２７４Ａ及び２７４Ｅから導かれる。ＡＮＤゲート２７６（１）への入力は、フリップフロップ２７４Ｂ及び２７４Ｆ（図示せず）から導かれる。残りのＡＮＤゲートへの入力もこのパターンに従って選択される。
【００７０】
ＡＮＤゲート２７６（０）、…、２７６（７）のそれぞれへの入力は４つのフリップフロップによって離間され、それぞれのフリップフロップによって生じるパルスの間の遅延は１．２５ナノ秒であるから、それぞれのＡＮＤゲート２７６（０）、…、２７６（７）のそれぞれへの２つの入力の間に遅延は５ナノ秒である。それぞれの入力パルスは１０ナノ秒の幅を有する。パルス間の相対的な遅延が５ナノ秒であるから、２つのパルスの重なりは約５ナノ秒である。従って、それぞれのＡＮＤゲート２７６（０）、…、２７６（７）の出力は５ナノ秒の幅のパルスである。それぞれのパルスは先行するパルスに対して１．２５ナノ秒遅延している。
【００７１】
ＡＮＤゲート２７６（０）、…、２７６（７）の１つの出力は、５ナノ秒の幅のパルスであり、精細遅延回路２２２（図２Ａ）の出力における要求されるパルスの周囲でほぼ中央に配置されている、出力のどれが適切なゲーティング信号であるかは、どの遅延段２１２（１）、…、２１２（１６）がマルチプレクサ２２０によって選択されるかに依存する。遅延段２１２（１）又は２１２（２）の出力がマルチプレクサ２２０によって選択される場合には、ＡＮＤゲート２７６（０）の出力が適切な信号である。遅延段２１２（３）又は２１２（４）の出力が選択される場合には、ＡＮＤゲート２７６（１）の出力が適切な信号である。マッピングはこのパターンで継続し、ＡＮＤゲート２７６（７）の出力は遅延段２１２（１５）又は２１２（１６）が選択される差異に適切なゲーティング信号を表す。
【００７２】
このパターンを用いると、遅延段２１２（１）、…、２１２（１６）の１つの出力の選択を制御するタイミング・ビットが、ＡＮＤゲート２７６（０）、、２７６（７）のどれが選択されるべきかをも決定する。マルチプレクサ２７８は、ＡＮＤゲート２７６（０）、、２７６（７）の適切な出力を同じタイミング・ビットに基づいて選択する。しかし、１つのＡＮＤゲートの出力が用いられて２つの遅延段のいずれかに対する適切なゲーティング信号が発生されるのであるから、マルチプレクサ２２０を制御するのに用いられるより低位のビットはマルチプレクサ２７８の制御には必要でない。従って、図２Ｄには、ビット５から７がルータ回路２７２に与えられ、次に、マルチプレクサ２７８に与えられる様子が示されている。
【００７３】
マルチプレクサ２７８の出力は、ルータ回路２７２に提供される。ルータ回路２７２は、この信号をその出力まで送り、ゲーティング回路２３０へのゲーティング信号として用いられる。マルチプレクサ２７８からの信号の立下りエッジは、要求されているエッジが発生されていることを指示している。従って、ユニット２７０Ａは、テスタ動作のそのサイクルにはもはや不要である。立下りエッジを認識すると、ルータ回路はアクティブ・ユニットとしてユニット２７０Ｂに切り換える。マルチプレクサ２７８の出力の立下りエッジはタイミング発生器１１６における別の目的に用いることもできる。例えば、タイミング・データ・ビット０から７は、その立上りエッジが生じるまでは一定のままに留まらなければならない。従って、立下りエッジはあるサイクルから次のサイクルへのタイミング・ビット０から７の変化をトリガするのに用いられうる
２つのユニット２７０Ａ及び２７０Ｂはより小さな「再動作回復時間」（refire recovery time）を可能にするのに用いられる。再動作回復時間は、同じタイミング発生器１１６からの連続的なエッジの間で特定することができる最小の時間差を指示する。好適実施例では、システム・クロックが１００ＭＨｚの場合に、再動作回復時間は１０ナノ秒未満であるか、又は、システム・クロックの周期未満である。テスト信号タイミングの非常に融通性のあるプログラミングを可能にするためには、再動作回復時間が短いことが重要である。再動作回復時間がシステム・クロックの１周期をよりも長い場合には、エッジ発生器１１６がそれぞれのテスタ・サイクルの間に動作することができないテスタ・サイクルの長さに対して何らかの設定がありうる。テスタ・サイクルの長さがその最小値に設定される場合には、その結果として、ここで考慮している例においては、１０ナノ秒のテスタ・サイクルが生じる可能性がある。再動作回復時間が１０ナノ秒よりも長いならば、エッジ発生器が１サイクルにおいて１つのエッジを生じる場合には、次のサイクルではエッジを生じることができないことを意味する、再動作速度を短縮することは、テスタの融通性を著しく向上させることになる。
【００７４】
図２Ｄの実施例では、ユニット２７０Ａが１つのサイクルにおいてゲーティング信号を発生する。そして、ユニット２７０Ｂが次のサイクルにおいてゲーティング信号を発生する。従って、再動作回復時間はユニット２７０Ａがゲーティング信号を発生することができる時刻とユニット２７０Ｂがゲーティング信号を発生することができる時刻との間に経過しなければならない時間差によって決定される。好適実施例では、ユニット２７０Ａ及び２７０Ｂによって発生されるゲーティング信号はそれぞれが５ナノ秒の幅を有し、プログラムされたタイミング・エッジを中心としている。
【００７５】
再動作回復時間は、ゲーティング信号の発生の間の時間を短縮させることによって短くすることができる。しかし、注意しなければならないのは、遅延段２１２（１）、…、２１２（１６）の出力はフィードバック信号ＶＣを用いることによって調整されている遅延であるということである。これらは、タイミング発生器の回路での遅延を変更するような温度やそれ以外のファクタの変動にはそれほど敏感でない。整列遅延回路２３４では、そのような遅延の調整は存在しない。その結果、精細遅延回路２２２からの信号と整列遅延回路２３４からの信号との間の相対的な時間差は、予測不可能に僅かに変動することがある。そのために、それぞれのゲーティング信号は、ここで考察している数値例の場合には５ナノ秒の幅を有するようにすることができる。
【００７６】
更に、精細遅延回路２２２の出力は、タイミング・データの変化の後で定常状態に至ることが必要である。好適実施例では、これには、最大で５ナノ秒を要する。従って、あるゲーティング信号の終了から次のゲーティング信号の開始までは少なくともこの設定時間分だけは時間的に離間してことが必要である。これらの数を合成すると、結果的な再動作回復時間は、この好適実施例では、最大の１０ナノ秒になる。
【００７７】
注意すべきは、制御信号ＶＣを用いて整列遅延回路２３４における遅延を精細遅延回路２２２や遅延段２１２での遅延を調整するのに用いたのと同じ態様で調整することができることである。それぞれのゲーティング・パルスの幅は、ＡＮＤゲート２７６（０）、、２７６（７）において図２Ｄに示されている近接した離間幅を有するフリップフロップの出力を相互にＡＮＤ演算することによって、より小さくすることができる。
【００７８】
次に、図３を参照すると、複数のチャネル１１４（図１）のためのタイミング発生器１１６を１つの集積回路チップ上に実現したものが図解されている。図３には、集積回路チップ３００の一部が示され、チップ上での回路配置を図解している。好適実施例では、チップ３００は標準的な設計技術を用いて実現されたＣＭＯＳチップである。好適実施例では、チップ３００は１４．５ｍｍ平方のダイ・サイズを有している。
【００７９】
１１６（図２Ａ）などの複数の補間器がチップ３００上に作成される。好適実施例では、４つのチャネルに対する補間器がチップ３００の上に実現されている。テスト・システムは、多くのこのようなチップを含むことにより多数のチャネルがテスト・システム内に提供されることがある。好適実施例では、チャネル当たり８つの補間器１１６Ａ、…、１１６Ｈが存在している。図２の回路全体がそれぞれの補間器について反復される。例外は、キャリブレーション・レジスタ２２６であり、これは好適実施例ではそれぞれのチャネルについて１回反復されている。
【００８０】
制御回路３１０は補間器を制御するのに必要なデジタル回路であり、通常の回路である。カウンタ２３６と整列遅延回路２３４とは、共にこの制御回路３１０の一部である。
【００８１】
１つのチャネルに対する補間器１１６Ａ、…、１１６Ｈは、ガード・リング３１８の中に包囲されている。ガード・リング３１８は、あるチャネルにおける補間器からの信号が別のチャネルにおける補間器と干渉することを防止するものである。従って、ガード・リングは、チャネル間のクロストークを減少させる。それぞれの補間器は、ガード・リング３１６Ａ、…、３１６Ｈに包囲されている。ガード・リングの作成については、後で図４との関係で詳細に説明する。ガード・リング３１８及び３１６Ａ、…、３１６Ｈは、また、デジタル制御回路３１０によって発生された干渉が補間器１６１Ａ、…、１１６Ｈに到達することを防止する。
【００８２】
それぞれの補間器１１６Ａ、…、１１６Ｈは、関連するそれ自体のコンデンサ２５２Ａ、…、２５２Ｈを有している。我々が見出したのは、１つのチャネル内のすべての補間器がコンデンサ、遅延線２１０、位相検出器２１４及び制御回路２１６を共有しているときには、結果的に生じるクロストークが大きくなるということである。従って、別個のコンデンサ、遅延線及び関連する制御回路をそれぞれのチャネルに対して用いることによってクロストークを著しく小さくすることができる。
【００８３】
図３にはまた、それぞれのチャネルに対して別個のグランド、分離及び電源接続が用いられているということである。分離Ｉ／Ｏパッド３１２は、ガード・リング３１８又は３１６Ａ、…、３１６Ｈに接続されている。更に、グランド、分離及び電源先は、チップ３００のＩ／Ｏパッドにケルビン接続されている（kelvin connected）。特に、グランド及び電源接続は、ここのトレースを通過するようにルーティングされ、Ｉ／Ｏパッド３１２、３１２及び３１４に到達している。別個のトレースを用いることによってこれらのトレースを介して接続されている回路の間の交差結合（cross coupling）を減少させることができる。２つの回路が共通の線を共有してその線に電源やグランド電流が流れると、共通の線に沿った電流はその線に沿って電圧降下を生じさせる。一方の回路からの電流の変化によって生じた電圧降下の変化は、他方の回路には共通の線の上のノイズとして現れる。このノイズが交差結合を表す。分離（isolation）線は大量の電流を運ぶことを意図していないので、ケルビン接続されることは必要ない。しかし、実施例によっては、分離線をＩ／Ｏパッドにケルビン接続することによって、クロストークを更に減少させることができる。
【００８４】
分離線はグランドに接続されるが、別個の分離線を用いると交差結合を更に減少させることができる。図３には、チャネル１における補間器への電源線はすべてがＩ／Ｏパッド３１４に接続されている様子が示されている。チャネル１における補間器へのグランド線はすべてがＩ／Ｏパッド３１３に接続されている。チャネルにおける補間器へのすべての分離線がＩ／Ｏパッド３１２に接続されている。同様の接続は、チップ３００上の他のチャネルのそれぞれについても他のパッドに対してなされている。
【００８５】
図４を参照すると、グランド帯域の実現例の詳細が示されている。チップ３００はｐ形の基板を有するように示されている。様々な領域が示されており、その中に標準的な設計技術による実際の回路が作られている。図４では、領域４１２Ａは補間器１１６Ａを有している。領域４１２Ｂは補間器１１６Ｂを有している。これ以外の領域（図示せず）も他の回路を有している。
【００８６】
ガード・リング３１８、３１６Ａ及び３１６Ｂは、ｐ＋形のトラフ（trough）を適切な回路領域の回りにドープすることによって作られる。トラフは図３に示されているように回路要素を包囲している。これらのドープされた領域は、次に、金属製のトレース４１２をチップの表面にわたって用いることによってＩ／Ｏパッド３１２に接続される。
【００８７】
図４は、チップ３００に組み込まれた更なるエンハンスメントが示されている。領域４１０には、電源、グランド及び分離のための金属製トレースがそのパッドまでルーティングされている。領域４１０は、チップ３００の周辺部に沿っている。ルーティング領域４１０の下側のチップ３００の基板内には、別のガード・リングが用いられている。ｎ形の領域４１４が基板の中にドープされる。領域４１４の中にｎ＋領域４１６が形成される。ｎ＋領域４１６がグランド・パッド３１２に結合される。このようにして、領域４１４は、クロストークを生じさせる可能性のあるノイズに対する別のバリアとして作用する。領域４１４の基本的な目的は、制御回路３１０によって発生されるようなデジタル・ノイズから金属製のトレースを分離することである。好ましくは、ガード層４１０は、ルーティング領域の実質的にすべての下側に延長している。
【００８８】
３１６、３１８又は４１４などのガード領域を用いることによって、クロストークによって生じる補間器におけるタイミング・エラーは、大きく減少する。クロストークを減少させることによって、複数のチャネルを１つのチップの上に背理することが可能になる。１つのチップ上のチャネル数を増加させることには大きな利点がある。それによって、テスト・システムの全体サイズとコストとを劇的に引き下げることができる。テスト・システムのコストの多くはチャネルを実現するのに必要な回路に関するものである。より多数のチャネルを１つのチップの上に配置することによって、回路の量を減少させることができる。プリント回路ボード上で必要となるトレースが減少する。結果的に、より少ない又は頼子形の回路ボードとなる。
【００８９】
以上で１つの実施例を説明したが、多くの別の実施例又は変更例を作ることができる。例えば、高いチャネル密度を有するテスタのクロストークを減少させる技術をいくつか示した。すべての技術を同時に用いることは必要ない。これらの技術を別々に用いて著しい効果を奏することが可能である。
【００９０】
更に、場合によっては、回路レベルをトランジスタ・レベルに落として示されている。この分野の当業者であれば、他のトランジスタ・レイアウトを用いて開示されている特定のレイアウトと均等なものを作ることができることを理解するはずである。
【００９１】
また、それぞれのＣＭＯＳチップ上には４つのテスタ・チャネルが示されていると説明された。１つのチップの上には任意の数のチャネルを実現させることができる。ただし、好ましくは、チップ当たり２よりは多いチャネルが設けられるであろう。しかし、４以上の数のチャネルは更に好適である。
【００９２】
更に、チップがＣＭＯＳであることは必要ない。ＣＭＯＳが好適実施例であるのは広く入手可能であるからである。しかし、それ以外の半導体技術を用いてもかまわない。他の応用例には別のものが好ましいこともありうる。例えば、ＧａＡｓ回路は、４００ＭＨｚ以上のシステム・クロック速度で動作する高速のテスト・システムでは好適であろう。
【００９３】
他の可能性のある変更点としては、それぞれのタイミング発生器に対する補間器の数である。それぞれのタイミング発生器に対して８つのエッジを用いて説明した。これよりも少ないエッジを用いることもできる。例えば、自動テスト装置によっては、タイミング発生器当たりのタイミング・エッジの数を３つまで少なくしたものが作られている。８よりも多いタイミング・エッジも可能である。タイミング・エッジの数が増えると、自動テスト装置をプログラミングする際の融通性が向上する。
【００９４】
別の変更点として、図２Ｂには、制御信号がコンデンサ２５２の両端の電圧に基づいて発生され、このコンデンサがフィルタ・コンデンサとして機能する様子が示されている。従って、図２Ｂを改善することによって、制御信号が電源トレース上のノイズの影響を受けにくくすることができる。その理由は、フィルタリングされた出力信号がコンデンサ２５２の両端にかかる電圧と考えられるからである。伝統的には、このようなコンデンサは接地され、フィルタリングされた出力信号はコンデンサの一方の端子における電圧レベルと考えられている。コンデンサ２５２の一端がＶDDではなくグランドに接続されている場合でも、本発明の効果は制御信号をコンデンサ２５２の両端の間の電圧から導く回路設計を用いて達成することができる。
【００９５】
更に、ガード・リングはｐ＋形の不純物を基板にドープすることによって形成されると説明された。しかし、ガード・リングを形成する他の方法を用いることもできる。ガード・リングは好ましくは導電性を有し、しかし、逆バイアスをかけられた半導体接合部によってチップ上の回路から分離されていなければならない。例えば、ｎ形の基板が用いられる場合には、ｎ＋形の不純物を用いてガード・リングを形成することが可能である。
【００９６】
従って、本発明は、特許請求の範囲によってのみ限界が画されるものである。
【図面の簡単な説明】
本発明は、発明の詳細な説明を以下の図面を参照して読むことによってよりよく理解できる。
【図１】  半導体テスタのアーキテクチャを図解するスケッチである。
【図２】  図２Ａは、本発明によるテスト・システムにおける１つのタイミング・エッジ発生器の簡略化された回路図である。図２Ｂは、図２Ａに示された制御回路の簡略化された回路図である。図２Ｃは、図２Ａの精細遅延及び電流制御回路の簡略化された回路図である。図２Ｄは、図２Ａの整列遅延回路の簡略化された回路図である。図２Ｅは、図２Ａの遅延段回路の簡略化された回路図である。
【図３】  単一の集積回路チップ上の複数のタイミング発生器の電源、グランド及び遮蔽接続を図解するブロック図である。
【図４】  １つのチャネル内の複数のエッジ発生器のためのエッジ発生器遮蔽の実現例を図解する簡略化された図である。
【図１】
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【図２】
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【図２Ｄ】
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【図３】
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【図４】
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