(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面部分に当該表面から形成された２つの細長のトレンチと、
前記半導体基板の、前記２つの細長のトレンチの間の表面部分に形成された１つの細長の第２導電型ドレイン領域と、
前記半導体基板の、前記ドレイン領域と接触し前記２つの細長のトレンチの側壁および底部表面に沿って形成された第２導電型のオフセットドレイン領域と、
前記２つの細長のトレンチおよび前記オフセットドレイン領域から離れて該２つの細長のトレンチを挟むように前記ベース領域の表面部分に形成された２つの細長の第２導電型ソース領域と、
前記トレンチ内に充填された酸化物と、
前記半導体基板の、前記ソース領域と前記オフセットドレイン領域との間の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に電気的に接続するソース電極と、
前記ドレイン領域に電気的に接続するドレイン電極と、
を具備し、
平面レイアウトに関して、前記トレンチの長手方向をｙ方向とし、このｙ方向に直交する方向をｘ方向とすると、
前記トレンチは、前記ドレイン領域のｙ方向の端部よりもｙ方向に、前記オフセットドレイン領域のｘ方向の長さより長い長さで延長されており、かつ同ドレイン領域のｙ方向の端部は前記オフセットドレイン領域により囲まれていることを特徴とする半導体装置。
【請求項２】
前記ソース領域は、前記半導体基板の表面部分に形成された第１導電型ベース領域内に形成されたものであり、
前記平面レイアウトに関して、前記オフセットドレインは前記ベース領域により囲まれていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
平面レイアウトに関して、
少なくとも１つの前記トレンチが、前記ソース領域のｙ方向の端部よりもｙ方向に延長される箇所を備え、
この箇所において、前記ソース領域のｙ方向において前記ソース領域と離れて前記ドレイン電極が形成され、前記ソース領域のｙ方向において前記ドレイン電極を挟むように前記オフセットドレイン領域が形成され、前記ソース領域のｙ方向の端部を囲むように前記ソース領域と前記オフセットドレイン領域の間に前記ベース領域が形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１導電型の半導体基板の表面部分に当該表面から形成された平面形状が細長の環状からなるトレンチと、
前記トレンチから離れてその周囲を取り囲むように前記半導体基板の表面部分に形成された細長の第２導電型ソース領域と、
前記半導体基板の、前記ソース領域から離れた表面および前記トレンチの側壁および底部表面に沿って形成された第２導電型のオフセットドレイン領域と、
前記トレンチ内に充填された酸化物と、
前記半導体基板の、前記トレンチを挟んで前記ソース領域と反対側の前記トレンチに囲まれた表面部分に形成された細長の第２導電型ドレイン領域と、
前記半導体基板の、前記ソース領域と前記オフセットドレイン領域との間の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に電気的に接続するソース電極と、
前記ドレイン領域に電気的に接続するドレイン電極と、
を具備し、
平面レイアウトに関して、前記トレンチの長手方向をｙ方向とし、このｙ方向に直交する方向をｘ方向とすると、
前記トレンチの幅は、ｙ方向の幅がｘ方向の幅より広いことを特徴とする半導体装置。
【請求項５】
第１導電型の半導体基板の表面部分に当該表面から形成された平面形状が細長の環状からなるトレンチと、
前記トレンチから離れてその周囲を取り囲むように前記半導体基板の表面部分に形成された細長の第２導電型ソース領域と、
前記半導体基板の、前記ソース領域から離れた表面および前記トレンチの側壁および底部表面に沿って形成された第２導電型のオフセットドレイン領域と、
前記トレンチ内に充填された酸化物と、
前記半導体基板の、前記トレンチを挟んで前記ソース領域と反対側の前記トレンチに囲まれた表面部分に形成された細長の第２導電型ドレイン領域と、
前記半導体基板の、前記ソース領域と前記オフセットドレイン領域との間の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に電気的に接続するソース電極と、
前記ドレイン領域に電気的に接続するドレイン電極と、
を具備し、
平面レイアウトに関して、前記トレンチの長手方向をｙ方向とし、このｙ方向に直交する方向をｘ方向とすると、
ｙ方向の前記ドレイン領域と前記トレンチとの間に前記オフセットドレイン領域が形成されており、
前記オフセットドレイン領域の前記ドレイン領域からゲートまでの長さが、ｙ方向の方がｘ方向より長いことを特徴とする半導体装置。
【請求項６】
前記ソース領域は、前記半導体基板の表面部分に形成された第１導電型ベース領域内に形成されたものであることを特徴とする請求項４、５のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にパワーＩＣに用いられる高耐圧ＭＯＳＦＥＴを構成する半導体装置に関する。
【０００２】
【従来の技術】
従来より、縦型ＭＯＳＦＥＴにおいて、トレンチ内部にゲート電極を埋め込み、トレンチ側面にチャネルを形成するようにした、いわゆるトレンチＭＯＳＦＥＴが開発されている。このトレンチＭＯＳＦＥＴには、セルピッチを縮小するとともに、単位面積あたりのオン抵抗を低減することができるという利点がある。しかし、パワーＩＣに搭載される横型ＭＯＳＦＥＴにおいては、トレンチＭＯＳＦＥＴに関していくつかの提案や報告はなされているが、未だ実用化に至っていない。
【０００３】
そのような提案の一つに、ソースとドレインとの間にトレンチを形成し、そのトレンチ内にゲートを設けたトップ・ドレイン・トレンチ形ＲＥＳＵＲＦ  ＤＭＯＳトランジスタがある（例えば、特許文献１参照。）。この提案と同様に、トレンチ内をゲートポリシリコンで埋めたトレンチゲート構造に関する報告もある（例えば、非特許文献１参照。）。
【０００４】
また、別の提案として、基板にドレインとソースとトレンチを形成し、ソースとトレンチとの間の、チャネルを形成する空間上の表面にゲートを形成した横方向電力用トランジスタがある（例えば、特許文献２参照。）。
【０００５】
また、本発明者は、オフセットドレイン領域内に表面からトレンチを形成し、そのトレンチ内を絶縁物または半絶縁物を充填し、ゲート電極をトレンチの上まで伸長した構造のトランジスタについて先に提案している（例えば、特許文献３参照。）。
【特許文献１】
特開平６−９７４５０号公報
【特許文献２】
特開平７−７４３５２号公報
【特許文献３】
特開平８−９７４１１号公報
【非特許文献１】
ＩＳＰＳＤ’２０００（Ｐ．４７〜５０）
【０００６】
【発明が解決しようとする課題】
しかしながら、特許文献１に開示されたトランジスタでは、その製造にあたって、トレンチ内面に生成した酸化膜に対して選択酸化をおこない、厚さの不均一な酸化物層を生成した後、薄い方の酸化物層を湿式エッチングしてゲート酸化膜を形成し、その後にトレンチ内をゲートポリシリコンで埋める必要があるため、製造プロセスが複雑であり、工数が大幅に増大するという問題点がある。
【０００７】
また、非特許文献１において報告されたトレンチゲート構造のトランジスタは、耐圧が２０Ｖ以下と低く、そこで律速されるチャネル抵抗を低減することを目的としており、また同報告のＦｉｇ．１に示されている平面図からも明らかなように、ソース電極およびドレイン電極によるフィールドプレート効果がないため、数百ボルトの耐圧クラスを有するトランジスタには不適である。
【０００８】
また、特許文献２に開示されたトランジスタでは、同文献の図２に示されている構造からも明らかなように、ソース電極およびドレイン電極によるフィールドプレート効果がないため、耐圧が２００Ｖ以上のトランジスタには不適である。
【０００９】
また、特許文献３に開示されたトランジスタでは、トレンチ上へのゲート電極の張り出しによるフィールドプレート効果については期待されるが、同文献の図１に示されている構造からも明らかなように、ソース電極およびドレイン電極によるフィールドプレート効果がないため、耐圧が２００Ｖ以上のトランジスタには不適である。
【００１０】
本発明は、上記問題点に鑑みてなされたものであって、ソース端部またはドレイン端部への電界集中の緩和により端部耐圧を改善し、それによって数百Ｖ以上の耐圧を有し、かつ工数を大幅に増大させることなく製造可能な構造の横型高耐圧トレンチＭＯＳＦＥＴを構成する半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置は、第１導電型の半導体基板の表面部分に当該表面から形成された２つの細長のトレンチと、
前記半導体基板の、前記２つの細長のトレンチの間の表面部分に形成された１つの細長の第２導電型ドレイン領域と、
前記半導体基板の、前記ドレイン領域と接触し前記２つの細長のトレンチの側壁および底部表面に沿って形成された第２導電型のオフセットドレイン領域と、
前記２つの細長のトレンチおよび前記オフセットドレイン領域から離れて該２つの細長のトレンチを挟むように前記半導体基板の表面部分に形成された２つの細長の第２導電型ソース領域と、
前記トレンチ内に充填された酸化物と、
前記半導体基板の、前記ソース領域と前記オフセットドレイン領域との間の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に電気的に接続するソース電極と、
前記ドレイン領域に電気的に接続するドレイン電極と、
を具備し、
平面レイアウトに関して、前記トレンチの長手方向をｙ方向とし、このｙ方向に直交する方向をｘ方向とすると、
前記トレンチは、前記ドレイン領域のｙ方向の端部よりもｙ方向に、前記オフセットドレイン領域のｘ方向の長さより長い長さで延長されており、かつ同ドレイン領域のｙ方向の端部は前記オフセットドレイン領域により囲む構成とする。
【００１２】
あるいは、第１導電型の半導体基板の表面部分に当該表面から形成された平面形状が細長の環状からなるトレンチと、
前記トレンチから離れてその周囲を取り囲むように前記半導体基板の表面部分に形成された細長の第２導電型ソース領域と、
前記半導体基板の、前記ソース領域から離れた表面および前記トレンチの側壁および底部表面に沿って形成された第２導電型のオフセットドレイン領域と、
前記トレンチ内に充填された酸化物と、
前記半導体基板の、前記トレンチを挟んで前記ソース領域と反対側の前記トレンチに囲まれた表面部分に形成された細長の第２導電型ドレイン領域と、
前記半導体基板の、前記ソース領域と前記オフセットドレイン領域との間の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に電気的に接続するソース電極と、
前記ドレイン領域に電気的に接続するドレイン電極と、
を具備し、
平面レイアウトに関して、前記トレンチの長手方向をｙ方向とし、このｙ方向に直交する方向をｘ方向とすると、
前記トレンチの幅は、ｙ方向の幅がｘ方向の幅より広くし、上記ソース領域を、半導体基板の表面部分に形成された第１導電型ベース領域内に形成する。
【００１３】
また、第１導電型の半導体基板の表面部分に当該表面から形成された平面形状が細長の環状からなるトレンチと、
前記トレンチから離れてその周囲を取り囲むように前記半導体基板の表面部分に形成された細長の第２導電型ソース領域と、
前記半導体基板の、前記ソース領域から離れた表面および前記トレンチの側壁および底部表面に沿って形成された第２導電型のオフセットドレイン領域と、
前記トレンチ内に充填された酸化物と、
前記半導体基板の、前記トレンチを挟んで前記ソース領域と反対側の前記トレンチに囲まれた表面部分に形成された細長の第２導電型ドレイン領域と、
前記半導体基板の、前記ソース領域と前記オフセットドレイン領域との間の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に電気的に接続するソース電極と、
前記ドレイン領域に電気的に接続するドレイン電極と、
を具備し、
平面レイアウトに関して、前記トレンチの長手方向をｙ方向とし、このｙ方向に直交する方向をｘ方向とすると、
ｙ方向の前記ドレイン領域と前記トレンチとの間に前記オフセットドレイン領域が形成されており、
前記オフセットドレイン領域の前記ドレイン領域からゲートまでの長さが、ｙ方向の方がｘ方向より長くする。この発明によれば、y方向のオフセットドレイン長が十分に確保されているため、ドレイン領域のy方向の端部への電界集中が緩和される。
【００１４】
また、上記目的を達成するため、本発明にかかる半導体装置は、少なくとも１つの前記トレンチが、前記ソース領域のｙ方向の端部よりもｙ方向に延長される箇所を備え、
この箇所において、前記ソース領域のｙ方向において前記ソース領域と離れて前記ドレイン電極が形成され、前記ソース領域のｙ方向において前記ドレイン電極を挟むように前記オフセットドレイン領域が形成され、前記ソース領域のｙ方向の端部を囲むように前記ソース領域と前記オフセットドレイン領域の間に前記ベース領域が形成されている構成とする。この発明によれば、ソース領域のｙ方向の端部における電界が緩和されるとともに、ドレイン電極の、ボンディングワイヤが圧着される部位の下側の電位がドレイン電位付近に保持されるので、層間絶縁模にかかる電界が緩和される。
【００１５】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、各図においては付記した寸法を厳密に反映しているわけではない。以下の各実施の形態においては、Ｐ型を第１導電型とし、Ｎ型を第２導電型として説明するが、本発明はその逆でも成り立つのは勿論である。
【００１６】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置を示す平面レイアウト図である。図２は、図１のＸ−Ｘ’における縦断面図である。ただし、図１には４個の横型高耐圧トレンチＭＯＳＦＥＴが示されている。また、図１ではゲート電極よりも上側のソース電極、ドレイン電極、層間酸化膜およびパッシベーション膜などは省略されている。まず、図２に示す断面構造について説明する。
【００１７】
この半導体装置は、Ｐ型の半導体基板１、トレンチ２、Ｎ-オフセットドレイン領域３、トレンチ２内を埋めるＳｉＯ2などの酸化物４、Ｐベース領域５、Ｎ+ソース領域６、Ｎ+ドレイン領域７、ゲート酸化膜８、ポリシリコンゲート電極９、層間酸化膜１０、ソース電極１１、ドレイン電極１２、および図示しないパッシベーション膜を備えており、横型トレンチＭＯＳＦＥＴを構成する。
【００１８】
トレンチ２は、半導体基板１の表面部分において、その表面から形成されており、酸化物４で充填されている。Ｎ-オフセットドレイン領域３はトレンチ２の側面および底面を囲むように形成されている。Ｐベース領域５は、Ｎ-オフセットドレイン領域３の、トレンチ２に対してソース側の表面部分において、Ｎ-オフセットドレイン領域３に接して形成されている。Ｎ+ソース領域６は、Ｐベース領域５の表面部分において、Ｎ-オフセットドレイン領域３から離れて形成されている。Ｎ+ドレイン領域７は、Ｎ-オフセットドレイン領域３の、トレンチ２に対してドレイン側（ソース側の反対側）の表面部分に形成されている。
【００１９】
ゲート酸化膜８はＮ+ソース領域６と、Ｎ-オフセットドレイン領域３のソース側部分との間の表面上に形成されている。ポリシリコンゲート電極９はゲート酸化膜８上に形成されており、さらにトレンチ２の上まで伸長されている。層間酸化膜１０はポリシリコンゲート電極９およびトレンチ２の上部を覆っている。ソース電極１１はＰベース領域５およびＮ+ソース領域６に電気的に接続しており、層間酸化膜１０の表面に沿ってトレンチ２の上まで伸長されている。
【００２０】
ドレイン電極１２はＮ+ドレイン領域７に電気的に接続しており、層間酸化膜１０の表面に沿ってトレンチ２の上まで伸長されている。ソース電極１１とドレイン電極１２とは当然のことながら離れており、絶縁されている。ここで、Ｎ-オフセットドレイン領域３において、トレンチ側面に沿う部分、トレンチ底面に沿う部分、および基板表面に沿う部分は同一の拡散工程で形成されていてもよいし、別の拡散工程で形成されていてもよい。
【００２１】
ここで、一例として、半導体基板１の比抵抗を１００Ωｃｍ程度とし、トレンチ２の幅および深さをともに２０μｍとし、トレンチ２の側面と基板表面とがなす角を９０°とする。また、Ｎ-オフセットドレイン領域３の表面濃度を５×１０15〜５×１０16ｃｍ-3とし、Ｎ-オフセットドレイン領域３の深さを３〜８μｍ程度とする。また、ポリシリコンゲート電極９、ソース電極１１およびドレイン電極１２の、トレンチ２上への張り出し量をそれぞれ５μｍ、１０μｍおよび５μｍとする。このように構成されたゲート電極９、ソース電極１１およびドレイン電極１２はいずれもフィールドプレートとしての機能を有する。
【００２２】
つぎに、図１に示す平面レイアウト構造について説明する。説明の便宜上、図１においてＸ−Ｘ’に沿う方向（図面の横方向）をｘ方向とし、それに直交する方向（図面の縦方向）をｙ方向とする。図１に示すように、平面レイアウトとしては、Ｎ+ソース領域６およびＮ+ドレイン領域７はいずれもｙ方向に細長い矩形状をなし、ｘ方向にストライプ状に並べられる。トレンチ２もｙ方向に細長い矩形状をなし、ｘ方向にストライプ状に並べられる。そして、Ｎ+ドレイン領域７のｙ方向の両端、すなわち短辺となる両端は、トレンチ２のｙ方向の両端よりもそれぞれたとえば７０μｍ内側に位置する。Ｎ+ドレイン領域７のｙ方向の両外側の基板表面はＮ-オフセットドレイン領域３である。
【００２３】
図１において、左端の横型トレンチＭＯＳＦＥＴのＸ−Ｘ’における縦断面構造は上述したとおりであるが、左から３番目の横型トレンチＭＯＳＦＥＴの対応する箇所における縦断面構造も同じである。また、左から２番目および４番目の横型トレンチＭＯＳＦＥＴの対応する箇所における縦断面構造は左端の横型トレンチＭＯＳＦＥＴの縦断面構造の鏡映像となる。
【００２４】
上述したような構造であるため、空乏層はＰベース領域５とＮ-オフセットドレイン領域３との接合箇所からトレンチ２の側面および底面に沿って伸びる。その際、ｘ方向のオフセットドレイン長は６０μｍ（２０μｍ＋２０μｍ＋２０μｍ）である。ｙ方向については、上述したようにＮ+ドレイン領域７がトレンチ２よりもたとえば７０μｍ後退していることにより、オフセットドレイン長は７０μｍとなり、十分に長さが確保されている。そのためＮ+ドレイン領域７のｙ方向の端部への電界集中が緩和される。これにより、この半導体装置の耐圧は７００Ｖ程度となる。
【００２５】
つぎに、図１および図２に示す構成の半導体装置の製造方法について簡単に説明する。まず、比抵抗が１００ΩｃｍのＰ型半導体基板１の表面部分に、フォトエッチング技術により、幅２０μｍで深さ２０μｍのトレンチ２を形成し、Ｎ型のドープドポリシリコンを堆積させた後、熱処理をしてドープドポリシリコン中のＮ型の不純物をトレンチ２の内面から拡散させ、トレンチ２の側面および底面に均等に表面濃度が５×１０15〜５×１０16ｃｍ-3で、拡散深さ（ｘｊ）が３〜８μｍ程度のＮ-オフセットドレイン領域３を形成する。つづいて、ポリシリコンをエッチング除去し、トレンチ２に酸化物４となる酸化膜を堆積する。
【００２６】
その後、ゲート酸化膜８を形成し、その上にポリシリコンを堆積しフォトエッチング技術によりポリシリコンゲート電極９を形成する。このポリシリコンゲート電極９のドレイン側の端はトレンチ２上に５μｍ張り出して形成される。つづいて、基板表面部分にＰベース領域５とＮ+ソース領域６を形成する。Ｎ+ソース領域６と同時、または別々にトレンチ２の反対側のＮ-オフセットドレイン領域３の表面部分にＮ+ドレイン領域７を、上述したようにｙ方向に関してトレンチ２よりもたとえば７０μｍ後退するように形成する。層間酸化膜１０を堆積した後、ソース電極１１をトレンチ２上に１０μｍ張り出して形成し、またドレイン電極１２をトレンチ２上に５μｍ張り出して形成する。最後に、図示しないパッシベーション膜で表面を覆う。従来の横型ＤＭＯＳＦＥＴの製造工程に、トレンチ２の形成工程およびトレンチ２を埋める酸化物４の充填工程が増えるだけで、特に困難な工程はない。
【００２７】
上述した実施の形態１によれば、Ｎ+ドレイン領域７のｙ方向の端部がトレンチ２のｙ方向の端部よりも素子中央寄りに位置し、Ｎ+ドレイン領域７のｙ方向の端部の外側に十分な長さのＮ-オフセットドレイン領域３が存在するので、Ｎ+ドレイン領域７のｙ方向の端部への電界集中が緩和される。Ｙ方向のオフセットドレイン長を長くすることで、ソースとドレインを含む活性領域の構造で決定される（Ｘ方向のオフセットドレイン長で決定される）素子の耐圧がＮ+ドレイン領域７のＹ方向に沿う端部における耐圧に支配されないようにすることができるので、全体の素子耐圧が向上し、工数を大幅に増大させることなく、たとえば７００Ｖの高耐圧を有する横型トレンチＭＯＳＦＥＴを得ることができる。また、実施の形態１によれば、耐圧がソースとドレインを含む活性領域の構造により決定されるため、アバランシェ耐量を向上させることができる。
【００２８】
実施の形態２．
図３は、本発明の実施の形態２にかかる半導体装置を示す平面レイアウト図である。図３には４個の横型高耐圧トレンチＭＯＳＦＥＴが、ゲート電極よりも上側のソース電極、ドレイン電極、層間酸化膜およびパッシベーション膜などを省略して示されている。説明の便宜上、図３においても図１と同様にｘ方向およびｙ方向をきめる。
【００２９】
図３に示すように、実施の形態２の平面レイアウトでは、Ｎ+ドレイン領域１０７はトレンチ１０２により囲まれている。つまり、一つのＮ+ドレイン領域１０７を共通とする一対の横型トレンチＭＯＳＦＥＴにおいて、両方のＭＯＳＦＥＴのトレンチ１０２は連続しており、その中央に島状にＮ+ドレイン領域１０７が設けられている。ここで、ｘ方向のトレンチ幅はたとえば２０μｍであり、ｙ方向のトレンチ幅はそれよりも若干広く、たとえば３０μｍである。また、トレンチ１０２と同様に、ポリシリコンゲート電極１０９およびＮ+ソース領域１０６も、一つのＮ+ドレイン領域１０７を共通とする一対の横型トレンチＭＯＳＦＥＴにおいてそれぞれ連続している。
【００３０】
図３において、左端および左から３番目の横型トレンチＭＯＳＦＥＴの縦断面構造は同じであり、左から２番目および４番目の横型トレンチＭＯＳＦＥＴの縦断面構造は左端の横型トレンチＭＯＳＦＥＴの鏡映像となる。
【００３１】
上述したような構造であるため、図３には現われていないが、オフセットドレイン長がｘ方向の６０μｍ（２０μｍ＋２０μｍ＋２０μｍ）よりもｙ方向の７０μｍ（２０μｍ＋３０μｍ＋２０μｍ）の方が長くなり、Ｎ+ドレイン領域１０７のｙ方向の端部への電界集中が緩和される。これにより、この半導体装置の耐圧は７００Ｖ程度となる。
【００３２】
なお、図３のＸ−Ｘ’における縦断面構造は図２と同様であるため、実施の形態１の図２に関連する説明においてトレンチ２、Ｐベース領域５、Ｎ+ソース領域６、Ｎ+ドレイン領域７およびポリシリコンゲート電極９をそれぞれトレンチ１０２、Ｐベース領域１０５、Ｎ+ソース領域１０６、Ｎ+ドレイン領域１０７およびポリシリコンゲート電極１０９と読み替えることとして、説明を省略する。また、図３に示す構成の半導体装置は、実施の形態１で説明した製造方法においてマスクパターンを適宜変更することにより得られるので、ここでは製造方法の説明を省略する。
【００３３】
上述した実施の形態２によれば、Ｎ+ドレイン領域１０７のｙ方向の端部への電界集中が緩和されるため、実施の形態１と同様に、工数を大幅に増大させることなく、たとえば７００Ｖの高耐圧を有する横型トレンチＭＯＳＦＥＴを得ることができる。また、アバランシェ耐量を向上させることができる。
【００３４】
実施の形態３．
図４は、本発明の実施の形態３にかかる半導体装置を示す平面レイアウト図である。図４には４個の横型高耐圧トレンチＭＯＳＦＥＴが、ゲート電極よりも上側のソース電極、ドレイン電極、層間酸化膜およびパッシベーション膜などを省略して示されている。説明の便宜上、図４においても図１と同様にｘ方向およびｙ方向をきめる。
【００３５】
図４に示すように、実施の形態３の平面レイアウトは、実施の形態２のレイアウトにおいて、ｙ方向のトレンチ幅をたとえば２０μｍ以上とし、さらにＮ+ドレイン領域１０７のｙ方向の両外側においてトレンチ１０２との間の基板表面に、ｙ方向の長さがたとえば１０μｍのＮ-オフセットドレイン領域２０３を形成したものである。ｘ方向のトレンチ幅は実施の形態２と同様にたとえば２０μｍである。
【００３６】
図４において、左端および左から３番目の横型トレンチＭＯＳＦＥＴの縦断面構造は同じであり、左から２番目および４番目の横型トレンチＭＯＳＦＥＴの縦断面構造は左端の横型トレンチＭＯＳＦＥＴの鏡映像となる。
【００３７】
上述したような構造であるため、図４にはその一部しか現われていないが、たとえばｘ方向のオフセットドレイン長が６０μｍ（２０μｍ＋２０μｍ＋２０μｍ）であるのに対して、ｙ方向のオフセットドレイン長がそれよりも長い７０μｍ（１０μｍ＋２０μｍ＋２０μｍ＋２０μｍ）となり、Ｎ+ドレイン領域１０７のｙ方向の端部への電界集中が緩和される。これにより、この半導体装置の耐圧は７００Ｖ程度となる。
【００３８】
なお、図４のＸ−Ｘ’における縦断面構造は図２と同様であるため、実施の形態１の図２に関連する説明においてトレンチ２、Ｐベース領域５、Ｎ+ソース領域６、Ｎ+ドレイン領域７およびポリシリコンゲート電極９をそれぞれトレンチ１０２、Ｐベース領域１０５、Ｎ+ソース領域１０６、Ｎ+ドレイン領域１０７およびポリシリコンゲート電極１０９と読み替えることとして、説明を省略する。また、図４に示す構成の半導体装置の製造方法については、実施の形態２と同じ理由により省略する。
【００３９】
上述した実施の形態３によれば、Ｎ+ドレイン領域１０７のｙ方向の端部への電界集中が緩和されるため、実施の形態１または２と同様に、工数を大幅に増大させることなく、たとえば７００Ｖの高耐圧を有する横型トレンチＭＯＳＦＥＴを得ることができる。また、アバランシェ耐量を向上させることができる。
【００４０】
実施の形態４．
図５は、本発明の実施の形態４にかかる半導体装置を示す平面レイアウト図である。図５には４個の横型高耐圧トレンチＭＯＳＦＥＴが、ゲート電極よりも上側のソース電極、層間酸化膜およびパッシベーション膜などを省略して示されている。説明の便宜上、図５においても図１と同様にｘ方向およびｙ方向をきめる。
【００４１】
図５に示すように、実施の形態４の平面レイアウトは、実施の形態１のレイアウトにおいて、一つのＮ+ドレイン領域７を共通とする横型トレンチＭＯＳＦＥＴ対３００ａと、これと隣り合う別のＮ+ドレイン領域７を共通とする横型トレンチＭＯＳＦＥＴ対３００ｂとにおいて、それらが向かい合う側のそれぞれのＮ+ソース領域３０６およびポリシリコンゲート電極３０９を短く形成し、それによってできたｙ方向の空き領域の上にドレイン電極用のパッド開孔部３２１を設ける構成としたものである。
【００４２】
向かい合うＮ+ソース領域３０６の、パッド開孔部側の端部は、最外周のＰベース領域５からつづくＰベース領域３０５により囲まれている。このＰベース領域３０５と最外周のＰベース領域５との間の基板表面には、Ｎ+ドレイン領域７と最外周のＰベース領域５との間のＮ-オフセットドレイン領域３からつづくＮ-オフセットドレイン領域３３３，３０３が伸びている。そして、トレンチ２およびＮ-オフセットドレイン領域３，３０３，３３３上に層間絶縁模（酸化膜）を介してドレイン電極３２２が形成される。
【００４３】
このドレイン電極３２２は、２つのＮ+ドレイン領域７に沿って伸び、その一端で互いに接続されたＵ字状をしている。そして、ドレイン電極３２２の、その接続部分（Ｕ字上の底の部分）にパッド開孔部（パッシベーション膜開孔）３２１が形成され、そこにボンディングワイヤ３２３が圧着される。ドレイン電極３２２の、パッド開孔部３２１が形成される部分と、向かい合うＮ+ソース領域３０６の端部を囲むＰベース領域３０５とは、たとえばおおよそ７０μｍ離れている。また、ドレイン電極３２２の、パッド開孔部３２１が形成される部分と最外周のＰベース領域５との距離もたとえばおおよそ７０μｍである。
【００４４】
図５において、左端の横型トレンチＭＯＳＦＥＴのＸ−Ｘ’における縦断面構造と左から３番目の横型トレンチＭＯＳＦＥＴの対応する箇所における縦断面構造は同じである。また、左から２番目および４番目の横型トレンチＭＯＳＦＥＴの対応する箇所における縦断面構造は左端の横型トレンチＭＯＳＦＥＴの鏡映像となる。
【００４５】
なお、図５のＸ−Ｘ’における縦断面構造は図２と同様であるため、説明を省略する。また、図５に示す構成の半導体装置は、実施の形態１で説明した製造方法においてマスクパターンを適宜変更するとともに、周知の技術によりドレイン電極３２２およびパッド開孔部３２１を形成し、ワイヤボンディングをおこなうことにより得られるので、ここでは製造方法の説明を省略する。
【００４６】
ところで、上述したような構成とする理由は、メタル−基板間の層間膜耐圧が１０００Ｖで、かつ３００Ｖ以上のソース・ドレイン間耐圧が求められる場合、ドレイン電極をソース領域、ベース領域およびゲート電極上に形成することができないからである。また、図２に示す縦断面構造では、ソース・ドレイン間ピッチが３０μｍであるため、ドレインライン上にワイヤボンディングを形成することができないからである。これらの理由により、実施の形態４では、図５に示すようなソース領域端部の構成とし、ドレイン電極用のパッド開孔部３２１を形成するための領域を設けている。
【００４７】
上述した実施の形態４によれば、横型トレンチＭＯＳＦＥＴ対３００ａ、およびこれに隣り合う別の横型トレンチＭＯＳＦＥＴ対３００ｂの向かい合うＮ+ソース領域３０６のｙ方向の端部における電界が緩和される。また、パッド開孔部３２１の下側の電位がドレイン電位付近に保持されるので、層間絶縁模にかかる電界が緩和される。したがって、工数を大幅に増大させることなく、数百Ｖの高耐圧を有する横型トレンチＭＯＳＦＥＴを得ることができる。
【００４８】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、各実施の形態において挙げた寸法等は一例であり、仕様に応じて適宜選択される。
【００４９】
【発明の効果】
本発明によれば、ソース領域およびドレイン領域の、ソース領域およびドレイン領域を横切る方向における耐圧（即ち、素子の耐圧）が、ソース領域およびドレイン領域を横切る方向に直交して延びる端部により支配されないようにすることができるため、全体的な耐圧と単位面積あたりのオン抵抗のトレードオフを改善することができ、かつアバランシェ耐量を向上させることができる。したがって、工数を大幅に増大させることなく、数百Ｖクラスの高耐圧を有する横型トレンチＭＯＳＦＥＴを構成する半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置を示す平面レイアウト図である。
【図２】図１のＸ−Ｘ’における縦断面図である。
【図３】本発明の実施の形態２にかかる半導体装置を示す平面レイアウト図である。
【図４】本発明の実施の形態３にかかる半導体装置を示す平面レイアウト図である。
【図５】本発明の実施の形態４にかかる半導体装置を示す平面レイアウト図である。
【符号の説明】
１    半導体基板
２，１０２    トレンチ
３，２０３，３０３，３３３    Ｎ-オフセットドレイン領域
４    酸化物
５，１０５    Ｐベース領域
６，１０６，３０６    Ｎ+ソース領域
７，１０７    Ｎ+ドレイン領域
８    ゲート酸化膜
９，１０９，３０９    ポリシリコンゲート電極
１１    ソース電極
１２，３２２    ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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