(57)【特許請求の範囲】
【請求項１】
ゲート及び該ゲートのそれぞれの側に形成されたサイドウォール・ソース領域およびサイドウォール・ドレイン領域に金属シリサイド・コンタクトを形成する方法であって、
前記ゲート、前記サイドウォール・ソース領域および前記サイドウォール・ドレイン領域の上にブランケット金属層を形成すること、
前記金属層の上にシリコン層を形成すること、
前記シリコン層を選択的に異方性エッチングして、サイドウォールに前記シリコン層を残したまま前記ゲート上の前記金属層を露出すること、
第１温度で前記金属層中の金属を、前記サイドウォール・ソース領域中、前記サイドウォール・ドレイン領域中および前記シリコン層中のシリコンと反応させて金属シリコン合金を形成すること、
前記金属層の未反応部分をエッチングすること、
前記第１温度より高い第２温度でアニーリングし、前記サイドウォール・ソース領域中、前記サイドウォール・ドレイン領域中および前記金属シリコン合金上の前記シリコン層中のシリコンと反応させて金属ダイシリサイドの合金を形成すること、および
前記シリコン層の未反応部分を選択的にエッチングすることを含む方法。
【請求項２】
前記ブランケット金属層を形成することが、金属とシリコンの混合物を含有する層を形成することを含む請求項１に記載の方法。
【請求項３】
前記サイドウォール・ソース領域および前記サイドウォール・ドレイン領域が、ＳｉＧｅの合金を含む請求項１または２に記載の方法。
【請求項４】
前記金属層が、Ｃｏ、Ｔｉ、Ｐｄ、およびＰｔからなる群より選ばれる少なくとも１つの金属を含む、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
前記金属層の厚みが、０．３ｎｍから５０ｎｍの範囲である請求項１〜４のいずれか１項に記載の方法。
【請求項６】
前記金属がＣｏである請求項４に記載の方法。
【請求項７】
前記第１温度が、４８１℃から６２５℃の範囲である請求項１〜６のいずれか１項に記載の方法。
【請求項８】
前記シリコン膜の厚みが、１５ｎｍから１５０ｎｍの範囲である請求項１〜７のいずれか１項に記載の方法。
【請求項９】
前記第２温度が、６２５℃より高い請求項１〜８のいずれか１項に記載の方法。
【請求項１０】
請求項１〜９のいずれか１項に記載の方法によって製造される半導体構造であって、
ゲート及び該ゲートのそれぞれの側に形成されたサイドウォール・ソース領域およびサイドウォール・ドレイン領域と、
前記ゲート、サイドウォール・ソース領域およびサイドウォール・ドレイン領域の上側に形成された金属ダイシリサイド・コンタクトとを含み、
前記金属ダイシリサイド・コンタクトが、埋め込み酸化層に接する基部に段部を含む、
半導体構造。
【発明の詳細な説明】
【０００１】
本発明の少なくとも一部は、国防高等研究計画局（Defense Advanced Research Projects Agency, ＤＡＲＰＡ）の契約Ｎｏ．Ｎ６６００１−９７−１−８９０８によって資金を受けており、米国政府はその後発行されるどんな特許にも少なくとも何らかの権利を有するものである。
【０００２】
本出願は、ＩＢＭ整理番号ＹＯ９９９−４０８を有し本譲受人に譲渡され参照により本明細書に合体した米国特許出願第０９／５６９，３０６号（対応日本特許出願２００１年第１３７７５４号）、ＩＢＭ整理番号ＹＯＲ９−２０００−００１８を有し本譲受人に譲渡され参照により本明細書に合体した米国特許出願第０９／５１５，０３３号（米国特許第６３２３１３０号）、およびＩＢＭ整理番号ＹＯＲ９−２０００−０３７３を有し参照により本明細書に組み込む米国特許出願第０９／７１２，２６４号に関連するものである。
【０００３】
【発明の属する技術分野】
本発明は、シリコン金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関し、ＳｉＭＯＳＦＥＴへ金属シリサイド・コンタクトを形成する方法に関する。
【０００４】
【従来の技術】
シリコン金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のスケーリングにより、ゲート長を短縮することが引続き必要とされている。ＭＯＳＦＥＴチャネルを短縮すると、デバイスしきい値電圧Ｖｔはゲート長の影響を受けるようになる。「短チャネル効果（ＳＣＥ）」として知られているこの効果を回避しないと、ゲート長の異なるデバイスは、ターン・オン電圧が異なることになる。製造装置の許容誤差のためにゲート長の変動は常に予想されるので、Ｖｔがゲートサイズに左右されることは回路故障を引き起こす可能性がある。
【０００５】
ＳＣＥを抑制するためには、シリコン−オン−インシュレータ（ＳＯＩ）の膜厚のスケーリングが必要である。以下に示すように、より短いゲート長を有するデバイスを設計するには、より薄いＳＯＩチャネルの使用が必要となるであろう。さらに、このデザイン・ルールは、シングル・ゲートＭＯＳＦＥＴおよびダブル・ゲートＭＯＳＦＥＴいずれにも当てはまる。
【０００６】
すなわち、図１は、異なるＳＯＩチャネル厚み（ｔsi）についてゲート長の関数としてＶｔの変化を示したものである。特に、図１は、非常に短いゲート長が作製されると、非常に平らなＶｔが得られずＶｔの急激な減少が認められることを示している。ウエーハからウエーハへ、さらに同じウエーハ上のデバイスからデバイスへさえ、厳密に同じものを転写することはできないので、所与のどんな製造においても、常になんらかの許容誤差があることに留意されたい。それ故、実際にいくらかの許容誤差が存在する（例えば、ウエーハ全体でゲート長変動１０％）。こうした許容誤差／変動が図１のゲート長のグラフの平らな領域で起こるのであれば、何らの問題もないはずである。
【０００７】
しかし、こうした１０％のゲート長変動が図１の傾斜部分で起こると、ウエーハ全体のデバイスのしきい値電圧（Ｖｔ）には大きな差が生じるという問題が起こるであろう。すなわち、ウエーハ上のいくつかのデバイスはより低い電圧で導電を開始することができ、一方他のデバイスはより高い電圧で導電を開始することになる。したがって、回路は機能しない可能性がある。図１は、ゲート長を制御することの重要性を示している。それ故に、非常に短いゲート長へと技術が進歩するにつれて何らかの問題が発生する恐れがある。
【０００８】
さらに、図１では、シングルおよびダブル・ゲートＭＯＳＦＥＴのいずれも、より薄いチャネルを用いた場合に改良されたＳＣＥ動作を示すことが留意されたい。しかし、ＳＯＩチャネルをより薄くすると、新たな難題が発生する。すなわち、チャネルを薄くするにつれて、ソースおよびドレインへの直列抵抗が増大する。寄生直列抵抗は、デバイスの速度に影響を与えるので、最小限に抑えなければならない。この抵抗を低減するために、ソースおよびドレイン領域を厚くする。最適化されたデバイスは、ＳＣＥを抑制するために薄いチャネル領域を有し、低直列抵抗のためにソースおよびドレイン領域が厚い。ソースおよびドレイン領域をより厚くすることは、選択エピタキシによって実現することができるが、これはソース、ドレイン、およびゲート領域のみにシリコンを追加することになろう。
【０００９】
図２は、エピタキシで「厚くした」シリコン・ソースおよびドレイン８を有するＭＯＳＦＥＴ構造を示す。特に、図２は、その上に形成された埋め込み酸化層２を有するシリコン基板１を示す。シリコン−オン−インシュレータ（ＳＯＩ）層３が、ＢＯＸ層２の上に形成されている。ゲート誘電体４がＳＯＩ３上に形成され、ゲート５がゲート誘電体４上に形成されている。さらに、ゲート・スペーサ６も、この構造のサイドウォールに設けられている。Ｓｉエピタキシは選択的でなければならない。さもないとデバイス・ゲート・スペーサ６上にシリコンが堆積し、これがソースおよびドレインをゲートに短絡させることになる。
【００１０】
しかし、選択シリコン・エピタキシは、通常高い成長温度（例えば、約８５０〜１２００℃）を必要とし、表面処理（特に洗浄）に非常に弱く、生産用には不安定な技術となっている。実際、この方法は選択性が高いため、表面の化学的性質がきわめて重要になる。例えば、表面に残った自然酸化物などの少量の酸化物などがあると、これらの領域では成長がなく歩留まりが非常に低くなってしまう。
【００１１】
薄いＳＯＩチャネルをコンタクトさせるより単純でより安定な技術は、T. Yoshitomi, M. Saito, T. Ohguro, M. Ono, H.S. Momose, およびH. Iwaiの「Silicided Silicon-sidewall Source and Drain Structure for High Performance 75-nm Gate Length pMOSFETs」、1995 Symposium on VLSI Technology Digest、 １１頁に記載のように、ソースおよびドレインにシリコン・サイドウォール・コンタクトを形成させることによるものである。この方法は、参照により本明細書に組み込む米国特許第５，７７３，３３１号）に記載のように、ダブル・ゲートＭＯＳＦＥＴ構造の場合にも非常に有用であることが分かった。
【００１２】
この方法は、シリコン膜（例えば、多結晶Ｓｉ）を堆積させ、これを方向性エッチャ（例えば、反応性イオン・エッチング（ＲＩＥ））でエッチングして、ゲートの両側にＳｉサイドウォールを形成することを含む。サイドウォールは、ソースおよびドレインの拡張部を形成し、ここに後でメタル・コンタクトを形成することができる。
【００１３】
図３は、シリコン・ソースおよびドレイン・サイドウォール７を有する代表的なＭＯＳＦＥＴ構造を示す。サイドウォール技術は選択的堆積を必要とせず、堆積温度は比較的低くできる（例えば、用いるガス状前駆物質に応じて約７００℃未満など；例えば、シラン（ＳｉＨ4）は約４６０℃で使えるが選択性に劣る）。さらに、堆積したシリコンを、ＲＴＡ（rapid thermal anneal）を用いて再結晶化（すなわち、薄いＳＯＩをシードとして用いることによって）することができる。
【００１４】
低抵抗コンタクトを作製するためには、ソースおよびドレイン構造（例えば、サイドウォールまたはエピタキシャル成長）に関わらずシリサイドの使用が必要になる。プレーナ・ソースおよびドレインに用いる従来の自己整合されたシリサイド・プロセス（サリサイド）は、シリコン・サイドウォール・ソースおよびドレインの場合には改良しなければならない。ただし、標準的なサリサイド・プロセスをサイドウォール・ソースおよびドレインに直接適用すると以下の問題がある。
【００１５】
第１に、図４に示すように、シリサイド反応によるＳｉ消費のためにコンタクト区域の削減が起こり、これが直列抵抗を増大させる。すなわち、図４の左側のＳｉサイドウォールは、大部分ＣｏＳｉ2に転換されている。したがって、得られたコンタクトＡc2は、アニール前のコンタクト区域Ａc1と比べて削減されている。
【００１６】
第２に、図５の概略図および関連の透過型電子顕微鏡写真（ＴＥＭ）に示すように、Ｓｉチャネル内へのシリサイドの侵食が起こる。サイドウォールの基部に無限の金属供給源があるためにこの問題が起こる。シリコン・サイドウォールと金属との反応は、サイドウォールを覆う金属の有限な厚みのために自己限定的であるが、サイドウォール基部の金属供給には制限がない。したがって、チャネルの侵食が起こる。ＴＥＭは、チャネルの暗い領域およびより明るい領域（およびその間の明瞭な境界）を示している。暗い領域は、ゲート下のチャネル内へ侵食しているシリサイドを表す。この侵食は、非常に望ましくないものであり、デバイスの動作不良／故障をまねくものである。
【００１７】
図５に示された他の問題は、サイドウォールの大きさおよび形状が等しくないことである。すなわち、右のサイドウォールと比べて左のサイドウォールが縮小している。一般に、サイドウォールはコンタクト区域なので、サイドウォールの表面積はできるだけ大きいことが望ましい。コンタクト区域が大きいほどデバイスの抵抗は小さくなる。それゆえ、サイドウォールをできるだけ消費しない方法が望ましい。したがって、サイドウォールの大きさ／形が、アニーリング前とアニーリング後とで実質的に同じであることが理想である。しかし、本発明以前には、こうした技術は開発されていなかった。
【００１８】
【発明が解決しようとする課題】
従来方法の前記ならびに他の問題、短所、および欠点にかんがみて、本発明の目的は、シリコン・サイドウォール・ソースおよびドレイン・コンタクトに適用できる新規な自己整合された（サリサイド）方法を提供することである。
【００１９】
【課題を解決するための手段】
本発明の第１態様では、シリコン含有領域の消費を制御した非プレーナ・シリコン含有領域に金属シリサイド・コンタクトを形成する方法は、シリコン含有領域上にブランケット金属層を形成すること、金属層上にシリコン層を形成すること、金属に対して前記シリコン層を選択的に異方性エッチングすること、第１温度で金属をシリコンと反応させて金属シリコン合金を形成すること、金属層の未反応部分をエッチングすること、第２温度でアニーリングして金属−Ｓｉ2の合金を形成すること、および未反応シリコン層を選択的にエッチングすることを含む。
【００２０】
第２態様では、半導体構造を形成する方法は、ゲートのそれぞれの側に形成されたサイドウォール・ソース領域およびサイドウォール・ドレイン領域を含めてシリサイド化される半導体基板を設けること、ゲート領域ならびにソースおよびドレイン領域上に金属膜を形成すること、金属上にシリコン膜を形成すること、シリコン膜を選択的に異方性エッチングすること、第１温度で金属膜をＳｉと反応させて金属−シリコン合金を形成すること、金属の未反応部分をエッチングすること、第２温度で構造をアニーリングして金属−Ｓｉ2合金を形成すること、および未反応Ｓｉを選択的にエッチングすることを含む。
【００２１】
本発明の第３態様では、シリサイドを形成する方法は、基板の所定の領域上に金属−シリコン混合物を形成することを含めてシリサイド化される基板を設けること、金属−シリコン混合物上にシリコン膜を形成すること、シリコン膜を選択的に異方性エッチングすること、第１温度で金属−シリコン混合物をＳｉと反応させて金属リッチ相を形成すること、金属−シリコン混合物のどんな未反応部分もエッチングすること、第２温度で基板をアニーリングして金属−Ｓｉ2合金を形成すること、および未反応Ｓｉを選択的にエッチングすることを含む。
【００２２】
他の態様では、本発明の半導体構造は、非プレーナ・シリコン含有領域と、非プレーナ・シリコン含有領域に形成された金属ダイシリサイド・コンタクトとを含み、非プレーナ・シリコン含有領域がＧｅを含む。
【００２３】
本発明の独自かつ非自明な特徴によって、シリサイド反応によるＳｉ消費のために起こるコンタクト区域の削減が防止される。それ故、従来の方法および構造のような寄生直列抵抗の増大はない。
【００２４】
さらに、Ｓｉチャネル内へのシリサイドの侵食は起こらない。すなわち、従来の構造および方法とは異なり、サイドウォール基部には利用できる無限の金属供給源がない。
【００２５】
さらに、サイドウォールの大きさおよび形は、アニーリング前と後で実質上同じとなっており、これによってデバイスのコンタクト区域は可能な限り広く維持されている。
【００２６】
上記および他の目的、態様、および利点は、本発明の好ましい実施形態の図に関する下記の詳細な説明からさらによく理解されるであろう。
【００２７】
【発明の実施の形態】
次に、図３および図６〜１３について、本発明の好ましい実施形態を以下に説明する。
【００２８】
しかし、本発明を詳細に説明する前に、単純化のためだけであり決して本発明の範囲を限定するためではないが、下記の方法は、コバルト（Ｃｏ）シリサイドという特定のケースについてのものであることに留意されたい。コバルトは、抵抗率の最も低いシリサイドが得られるため使用されている。したがって、Ｃｏシリサイドはその優れた性質のために特別興味深いものであるが、この方法は一般的であり、Ｔｉ、Ｐｔ、Ｎｉ、Ｐｄ、Ｗなどの他の金属で形成されたシリサイドにも適用することができる。
【００２９】
次に、図について説明すると、図３はシリサイド化される初めのデバイスを示す。この構造は、Ｓｉ基板１、埋め込み酸化膜（ＢＯＸ）層２、シリコン−オン−インシュレータ（ＳＯＩ）膜３、ゲート誘電体４、パターンド・ゲート５、２つのサイドウォール・スペーサ６、およびシリコン・サイドウォール・ソースおよびドレイン７を含む。シリコン・サイドウォールは高濃度でドープされており、ソースおよびドレインの拡張部とみなすことができる。
【００３０】
図６に示すように、金属（例えば、コバルト・ダイシリサイドはコンタクト抵抗が低いために、好ましい実施形態ではＣｏが用いられるが、上記のように他の金属も使用できる。下記実施例では、説明のためおよび読者の理解を容易にするためにＣｏを前提とする）の薄膜８をゲート、ソースおよびドレイン領域上に堆積させる（参照なし）。例えば、コバルトの場合は、コバルト１ｎｍについて３．６ｎｍのシリコンが消費される。したがって、コバルトを著しく厚くすると、大量のシリコンを消費しなければならない。同様の理由で、非連続膜が生じるので薄くしすぎることもできない。さらに、過度に薄い金属層で連続にできたとしても、抵抗率が問題となる恐れがある。上記を考慮しかつ完全性を意図して、金属薄膜８の厚みは一般に８ｎｍとすることが好ましいが、約４から約１０ｎｍの範囲の厚みを用いることができる。
【００３１】
図７に示すように、Ｃｏ８堆積に続いて、シリコン膜（アモルファスまたは多結晶Ｓｉ）をＣｏ膜８上にシリコン・キャップ９として堆積する。シリコン・キャップ９がシリコンを供給し、これが金属との反応で消費されてモノシリサイドを形成する。キャップが存在しないと、シリサイドの唯一の供給源はサイドウォールからなので、従来の方法の問題（例えば、侵食、シリコン・サイドウォールの消費など）が起こることになる。本発明では、キャップ９の存在で、最悪の場合でもサイドウォールからのシリコン消費の少なくとも半分を防止することができる。さらに、ある加工技術を用いて、キャップ９からのみシリコン消費が起こるようにすることができる。
【００３２】
第１に、理論的には、金属と反応する実質上すべてのシリコンをシリコン・キャップから得ることができ、したがってサイドウォール・シリコンを残しておくことができることに留意されたい。すなわち、アモルファス・シリコンを用いてシリコン・キャップを形成することができれば、アモルファス・シリコンとコバルトとの反応温度はやや低いものであろう。したがって、温度を注意深く監視し制御することによって、反応用のシリコンの実質上大部分をシリコン・キャップから取り込むこうした処理が可能になるだろう。しかし、温度ウインドウがきわめて狭いので、こうした監視および制御プロセスの実施はやや困難であり、こうした小さい許容誤差は、実際的で安定な製造プロセスには好ましくないかもしれない。
【００３３】
第２に、サイドウォールおよびキャップをある程度消費した後、キャップの残存シリコンがコバルト・ダイシリサイド中を拡散してサイドウォールで再結晶化するのに十分高い温度（例えば、約８００℃）とすることによって、シリサイドを形成することができるであろう。このようにして、サイドウォール・スペーサを厚くすることができ、出発時の厚みよりさらに厚くできる可能性さえある。もちろん、熱収支（thermal budget）に応じて、この第２の技術は第１の技術と比べて有利ではないかもしれない。さらに、ダイシリサイド／シリコン接合は、オーミック・コンタクトを得るためにドープド・シリコンに形成しなければならないので、後者のケースのＳｉキャップはドーピングしなければならない。
【００３４】
本発明の重要な特徴は、Ｃｏ堆積に用いるのと同じ堆積チャンバでシリコン堆積を行うことができることである。これにより、Ｓｉ堆積前にＣｏ表面を大気に曝すことがなく、Ｃｏ表面を清浄に保つことができる。したがって、チャンバの真空を切ることなくＣｏとＳｉの堆積を連続して（例えば、同じチャンバで）行うことにより、Ｃｏ／Ｓｉ境界に望ましくない界面が生じる可能性を排除することができる。したがって、Ｃｏ／Ｓｉ境界に「純粋な」界面が得られる。
【００３５】
さらに、シリコン・キャップは、どんなアニ−ルも行っていないときに金属上に直接堆積させることに留意されたい。したがって、シリコンの消費は、本発明の方法の実質上初めからの（例えば、下記の第１アニ−ルで）開始が可能である。
【００３６】
次いで、Ｓｉキャップ９を、反応性イオンエッチング（ＲＩＥ）などの異方性エッチングを用いてエッチングして、Ｓｉサイドウォール・キャップ１０を形成する。ＲＩＥ後の構造を図８に示す。この点で、２つのケースに区別される。すなわち、（１）エッチングがＣｏに選択的でありＣｏ膜８をエッチングしないケースと、（２）エッチングの化学反応によってＣｏ膜８が侵されるケースである。
【００３７】
第２のケースでは、ゲート・スペーサを形成している誘電体に選択的なプロセスとするべきである。ＨＢｒ化学反応に基づくＲＩＥによって、このエッチング選択性の要求は満たされる。Ｓｉエッチングに通常用いられるＨＢｒ化学反応では、Ｃｏ膜８をエッチングせず、したがって第１のケースになる。したがって、以下の説明は、エッチングがＣｏに選択的であることを前提にする。
【００３８】
ＲＩＥステップの後、Ｃｏ膜８はプレーナ表面では露出し、傾斜面ではＳｉサイドウォールによって覆われている。次いで、ウエーハを、ＲＴＡによってアニ−ルしてモノ−シリサイド相、ＣｏＳｉ１１を形成する。ＣｏＳｉの場合は、アニ−ル温度は約４７０℃から約５２０℃である。アニ−ルの後、フィールド領域および誘電体サイドウォール上の未反応Ｃｏを、例えばウエット・エッチングなどによって選択的にエッチングする。選択的ウエット・エッチングでは、例えば硫酸とＨ2Ｏ2の併用などを用いることができる。こうして、未反応金属（Ｃｏ）を除去する。ＲＴＡおよび未反応Ｃｏエッチング後の構造を図９に示す。
【００３９】
ＲＴＡ時に、Ｓｉサイドウォール７とＳｉサイドウォール・キャップ１０とに挟まれたＣｏ膜８は、両界面で反応して、参照番号１１によって示すようにＣｏＳｉ相を形成する。したがって、Ｓｉサイドウォール７の消費は、Ｃｏ膜８の両側でのＳｉ供給のために約半分削減される。したがって、コンタクト区域は、Ｓｉキャップ１０なしにモノ−シリサイド膜１１を形成した場合と比べて増大している。
【００４０】
次いで、ウエーハをＲＴＡによってアニ−ル（例えば、第２アニ−ル）して、ダイシリサイド相、ＣｏＳｉ2１２を形成する。ＣｏＳｉ2の場合は、アニ−ル温度は約６２０℃から約７５０℃である。前と同じように、Ｓｉサイドウォールの消費は、Ｓｉサイドウォール・キャップ１０によるＣｏＳｉ膜１１のキャッピングのために半減する。第２ＲＴＡの後、未反応Ｓｉサイドウォール・キャップ１０は、水酸化テトラメチルアンモニウム（ＴＭＡＨ）などのきわめて選択的なエッチング液によって除去する。未反応Ｓｉキャップの第２ＲＴＡおよびエッチング後の構造を図１０に示す。
【００４１】
図１０は、サイドウォール１２の基部に小段１２Ａが形成されている独特なサイドウォールを示すことに留意されたい。こうした小段１２Ａは、シリコンがそこにあったとき、すべてのシリコンが消費されたわけではないために形成される。すなわち、図９の加工から図１０の加工へ移行しそこに小段１２Ａが現れる際には、ダイシリサイド形成に実際に必要以上の過剰のシリコンがシリコン・キャップ９に供給されたことが想像できる。過剰なシリコン供給の理由は、ダイシリサイド形成に十分なシリコンを存在させ、サイドウォールのシリコンを消費し／使い果たさないことを確実にするためである。こうして、小段１２Ａが形成され、未反応シリコンが選択的にエッチングされた後に現れる。
【００４２】
シリコン消費は、純Ｃｏ膜８堆積をＣｏとＳｉの混合物で代替すると更に減少できることに留意されたい。Ｃｏ合金を用いるプロセスは上記の関連出願米国特許出願第０９／５１５，０３３号で初めて開示された。こうして、純Ｃｏ堆積（例えば、図７に示すような）の代わりに、ＣｏをＳｉとともに共堆積することができる。Ｃｏ1-xＳｉx混合物の使用は約ｘ＜０．３に限定され、そうしないとソース／ドレインからゲートへのブリッジングが起こる。様々な理由でＳｉサイドウォール７からのＳｉ消費の低下が実現する。
【００４３】
例えば、シリサイド相形成のために必要なシリコンの一部は堆積した混合物中にすでに含有されており、したがってサイドウォールの消費は削減される。
【００４４】
さらに、金属リッチ相、Ｃｏ2Ｓｉが形成される温度ウインドウが約１００℃に広がる。これにより、モノ−シリサイド相、ＣｏＳｉを形成する第１アニ−ルを、金属リッチ相、Ｃｏ2Ｓｉ、を生成する低温アニ−ルで代替することができる。これにより、シリサイド化プロセスの早い段階でＳｉサイドウォール７基部の過剰のＣｏ−シリコン混合物の除去が可能になり、シリサイドがＳｉチャネル中へエンクローチングする可能性が少なくなる（例えば、図５参照）。
【００４５】
その他の方法を本発明と組み合わせて、シリサイド形成によるＳｉサイドウォール消費をさらに削減することができる。例えば、Ｓｉサイドウォール７にＧｅを組み込むと、ダイシリサイド、ＣｏＳｉ2、を主としてＳｉキャップ１０に形成させることができる。Ｇｅの使用は、上記の関連米国特許出願第０９／７１２，２６４号に開示された。
【００４６】
Ｇｅを低濃度でもＳｉサイドウォール膜に組み込むことは、ＣｏＳｉ2形成温度を純ＳｉのＣｏＳｉ2形成温度よりも著しく高くする。したがって、ＳｉサイドウォールへのＧｅの組み込みは、ダイシリサイド形成を遅くする。
【００４７】
図１１は、ＣｏＳｉ2形成温度をＳｉ膜中のＧｅ濃度の関数として示す。例えば、純シリコン（例えば、図１１左側第１の点に示すＧｅ０％のもの）使用時の形成温度は、６２５℃である。それに反して、少量（例えば、３〜４％）のＧｅをシリコン・サイドウォールに組み込むと、形成温度は約７４０℃に上昇する。同様に、Ｇｅ１５％をシリコンに組み込むと、形成温度は約７８０℃である。
【００４８】
したがって、Ｓｉサイドウォール７をＳｉＧｅ合金で作製し、第２アニ−ル温度をＳｉＧｅのＣｏＳｉ2形成温度より低く選択すると、シリサイド反応はＳｉキャップ１０に限定されるであろう。
【００４９】
すなわち、こうしたプロセスでは、第１アニ−ルについては、上記の説明と何ら異なるものではない（例えば、モノシリサイドの挙動および形成は同じである）。ただし、第２アニ−ル（例えば、ダイシリサイドの形成）については、純シリコン・キャップにアニール温度を合わせることができる。したがって、必要な反応温度は約７４０℃なので、ＳｉＧｅは反応しないであろう。これは、純シリコン・キャップの反応温度（例えば、約６２５℃）より十分高い。このプロセスを用いることによって、Ｓｉサイドウォール７からのＳｉ消費は、約７５％削減される。（さらに、このプロセスをコバルトとシリコンの混合物（合金）と併用すると、サイドウォールからのＳｉ消費は、約８０％削減できる。）
【００５０】
図１２および図１３は、それぞれＳｉサイドウォールの場合およびＧｅを組み込んだＳｉサイドウォールの場合のＣｏＳｉ2形成を比較している。図１３に示すように、ＳｉサイドウォールにＧｅが存在すると、サイドウォールはより厚く大きく、したがってコンタクト区域はずっと広い。
【００５１】
Ｓｉサイドウォール７内へのＧｅの組み込みは、サイドウォール７形成のためにＳｉＧｅを堆積させること、Ｃｏ膜８の堆積前にＳｉサイドウォール７内へＧｅを注入すること、およびシリコン・ソース、ドレインおよびゲート領域上にＧｅ薄膜を選択的に堆積させることを含むプロセスによって実現することができることに留意されたい。
【００５２】
高い堆積温度（例えば、約８５０℃から約１２００℃の範囲）が要求される選択的シリコン・エピタキシとは違い、選択的Ｇｅ堆積は低温で行うことができる。
【００５３】
このように、本発明の独自かつ不自明な特徴について、シリコン・サイドウォール・ソースおよびドレイン・コンタクトのための新規な自己整合されたシリサイド方法を上に説明した。
【００５４】
本発明の方法は、サイドウォール・ソースおよびドレインのＳｉ消費を削減させ、コンタクト区域を増大し、直列抵抗を低下させる。
【００５５】
さらに、シリコン・チャネル内へのシリサイド・侵食の問題は、従来方法よりずっとよく制御される。ＣｏおよびＳｉキャップの堆積は、Ｃｏを大気に曝すことなく連続的に行うことができ、クリーンなＣｏ／Ｓｉ界面が得られる。このプロセスは、従来のプレーナ・シリサイド・プロセスと比べて、熱収支の増大を必要としない。このプロセスは、上記参照１および２に記載のように、シングル・ゲートおよびダブル・ゲート構造ＭＯＳＦＥＴに適合する。
【００５６】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００５７】
（１）非プレーナ・シリコン含有領域で金属シリサイド・コンタクトを形成する方法であって、
前記シリコン含有領域の上にブランケット金属層を形成すること、
前記金属層の上にシリコン層を形成すること、
前記金属に対しての前記シリコン層を選択的に異方性エッチングすること、
第１温度で前記金属をシリコンと反応させて金属シリコン合金を形成すること、
前記金属層の未反応部分をエッチングすること、
第２温度でアニーリングして金属−Ｓｉ2の合金を形成すること、および
前記未反応シリコン層を選択的にエッチングすることを含む方法。
（２）前記ブランケット金属層を形成することが、金属とシリコンの混合物を含有する金属層を形成することを含む上記（１）に記載の方法。
（３）前記非プレーナ・シリコン含有領域を形成することをさらに含む上記（１）に記載の方法。
（４）前記非プレーナ・シリコン含有領域が、ＳｉＧｅの合金を含む上記（３）に記載の方法。
（５）前記非プレーナ・シリコン含有領域内へＧｅを注入することを含む上記（４）に記載の方法。
（６）半導体構造を形成する方法であって、
ゲートのそれぞれの側に形成されたサイドウォール・ソース領域およびサイドウォール・ドレイン領域を含む半導体基板を設けること、
ゲート領域ならびにソースおよびドレイン領域の上に金属の膜を形成すること、
前記金属の上にシリコン膜を形成すること、
前記シリコン膜を選択的に異方性エッチングすること、
第１温度で前記金属膜をＳｉと反応させて金属−シリコン合金を形成すること、
第２温度で前記構造をアニーリングして金属−Ｓｉ2合金を形成すること、および
前記未反応Ｓｉを選択的にエッチングすることを含む方法。
（７）前記金属が、Ｃｏ、Ｔｉ、Ｐｄ、およびＰｔの少なくとも１つを含む上記（６）に記載の方法。
（８）前記金属の膜の厚みが、約０．３ｎｍから約５０ｎｍの範囲である上記（６）に記載の方法。
（９）前記金属がコバルトである上記（６）に記載の方法。
（１０）前記第１温度が、約４８１℃から約６２５℃の範囲である上記（９）に記載の方法。
（１１）任意の未反応金属を選択的にエッチングすること、
をさらに含む上記（１０）に記載の方法。
（１２）前記シリコン膜が、アモルファスＳｉ（ａ−Ｓｉ）、多結晶Ｓｉ、およびその混合物の１つを含む上記（６）に記載の方法。
（１３）前記シリコン膜の厚みが、約１５ｎｍから約１５０ｎｍの範囲である上記（６）に記載の方法。
（１４）前記第２温度が、約６２５℃より高い上記（６）に記載の方法。
（１５）前記金属−シリコン形成が、堆積シリコン膜、ならびにシリコン・サイドウォール・ソース領域およびシリコン・サイドウォール・ドレイン領域で起こる上記（６）に記載の方法。
（１６）前記金属−Ｓｉ2形成が、堆積シリコン膜、ならびにシリコン・サイドウォール・ソース領域およびシリコン・サイドウォール・ドレイン領域で起こる上記（６）に記載の方法。
（１７）前記第２温度が、前記第１温度より高い上記（６）に記載の方法。
（１８）前記方法が自己整合されており、それによって前記方法が、どんなパターニングおよびマスクも使用しない上記（６）に記載の方法。
（１９）前記金属膜を形成することが、金属および前記金属膜の２８％未満のシリコンを共スパッタリングすることによって金属−シリコン混合物を形成することを含む上記（６）に記載の方法。
（２０）前記金属膜が、金属９９．９９％を含む上記（６）に記載の方法。
（２１）前記金属膜が、金属−シリコン混合物を含む上記（６）に記載の方法。
（２２）前記反応させることが、金属リッチ相を形成する温度で行われ、前記未反応部分をエッチングすることが、未反応金属−シリコン混合物をエッチングすることを含む上記（２１）に記載の方法。
（２３）前記金属リッチ相がＣｏ2Ｓｉである上記（２２）に記載の方法。
（２４）シリサイドを形成する方法であって、
基板の所定の領域の上に金属−シリコン混合物が形成された前記基板を設けること、
前記領域の上にシリコンの膜を形成すること、
前記シリコンの膜を選択的に異方性エッチングすること、
第１温度で前記金属−シリコン混合物をＳｉと反応させて金属リッチ相を形成すること、
金属−シリコン混合物の未反応部分をエッチングすること、
第２温度で前記基板をアニーリングして金属−Ｓｉ2合金を形成すること、および
未反応の前記シリコンを選択的にエッチングすることを含む方法。
（２５）半導体構造であって、
非プレーナ・シリコン含有領域と、
前記非プレーナ・シリコン含有領域に形成された金属ダイシリサイド・コンタクトとを含み、前記非プレーナ・シリコン含有領域がＧｅを含む半導体構造。
（２６）前記非プレーナ・シリコン含有領域が注入されたＧｅを含む上記（２５）に記載の構造。
（２７）前記非プレーナ・シリコン含有領域が堆積したＧｅを含む上記（２５）に記載の構造。
（２８）前記金属ダイシリサイド・コンタクトが、段部を含む上記（２５）に記載の構造。
（２９）上記（１）の方法によって形成された製品。
【図面の簡単な説明】
【図１】異なるＳｉチャネル厚みについて、ゲート長の関数としてＭＯＳＦＥＴのしきい電圧（Ｖｔ）の変化を示す図である。
【図２】エピタキシで「厚くした」シリコン・ソースおよびドレインを有するＭＯＳＦＥＴ構造を示す概略断面図である。
【図３】シリコン・ソースおよびドレイン・サイドウォールを有する代表的なＭＯＳＦＥＴ構造を示す概略断面図である。
【図４】シリサイド反応によるＳｉ消費のためのコンタクト区域の削減を示す断面図である。
【図５】シリサイドのＳｉチャネル上への侵食を示した透過型電子顕微鏡写真（ＴＥＭ）および図３のＭＯＳＦＥＴの一部の概略図を示す図である。
【図６】本発明の好ましい実施形態による方法の加工ステップにおいて、金属膜８を構造上に堆積する図を示す。
【図７】本発明の好ましい実施形態による方法の加工ステップにおいて、シリコン・キャップ９を構造上に堆積する図を示す。
【図８】本発明の好ましい実施形態による方法の加工ステップにおいて、シリコン・キャップ９の異方性かつ選択的エッチング後の構造を示す図である。
【図９】第１ＲＴＡおよび未反応金属（例えば、Ｃｏ）９のエッチング後の構造を示す図である。
【図１０】第２ＲＴＡおよび未反応Ｓｉキャップ９のエッチング後の構造を示す図である。
【図１１】Ｓｉ膜のＧｅ濃度の関数として、ダイシリサイド１１（例えば、Ｃ０Ｓｉ2）の形成温度を示す図である。
【図１２】Ｓｉサイドウォールのケースのシリサイド形成を示す図である。
【図１３】Ｓｉサイドウォール内にＧｅを組み込んだケースのシリサイド形成を示す図である。
【符号の説明】
１  シリコン基板
２  埋め込み酸化膜層
３  シリコン−オン−インシュレータ（ＳＯＩ）層
４  ゲート誘電体
５  パターンド・ゲート
６  ゲート・スペーサ
７  シリコン・ソースおよびドレイン・サイドウォール
８  金属膜
９  シリコン・キャップ
１０  Ｓｉサイドウォール・キャップ
１１  モノシリサイド相（ＣｏＳｉ）
１２  ダイシリサイド相（ＣｏＳｉ2）
１２Ａ  小段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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