(57)【特許請求の範囲】
【請求項１】
データの書き込みを制御する第１導電型の第１のトランジスタと、
データの読み出しを制御する第２導電型の第２のトランジスタと、
読み出すべきデータの電流増幅を行う第３のトランジスタと、
所定方向に配置され前記第１のトランジスタのゲートが形成される第１の半導体層と、
前記所定方向に前記第１の半導体層と互いに分離して配置され、前記所定方向に密着配置される複数の拡散領域を含む第２の半導体層と、
前記第１および第２の半導体層に交差する方向に配置され、前記第１のトランジスタのソースおよびドレインと、前記第３のトランジスタのゲートと、書き込みデータに応じた電荷を蓄積する電荷蓄積領域とが形成される書き込みトランジスタ形成領域と、
前記第１および第２の半導体層に交差する方向に配置され前記第２のトランジスタのゲートが形成される読み出しトランジスタゲート領域と、を備え、
前記第１および第２の半導体層の上には、前記書き込みトランジスタ形成領域および前記読み出しトランジスタゲート領域が互いに分離して配置され、
前記書き込みトランジスタ形成領域は、
前記第１の半導体層の上方に絶縁膜を介して配置される前記第１のトランジスタのチャネル領域と、
前記チャネル領域の両側に形成される前記第１のトランジスタのソースおよびドレイン領域と、を有し、
前記複数の拡散領域には、前記第２のトランジスタのソース、チャネルおよびドレインと、前記第３のトランジスタのソース、チャネルおよびドレインが形成されることを特徴とする半導体記憶装置。
【請求項２】
データの書き込みを制御する第１導電型の第１のトランジスタと、
データの読み出しを制御する第２導電型の第２のトランジスタと、
読み出すべきデータの電流増幅を行う第３のトランジスタと、
所定方向に配置され前記第１のトランジスタのゲートが形成される第１の半導体層と、
前記所定方向に前記第１の半導体層と互いに分離して配置され前記第２のトランジスタのソースおよびドレインと前記第３のトランジスタのソースおよびドレインとが形成される第２の半導体層と、
前記第１および第２の半導体層に交差する方向に配置され、前記第１のトランジスタのソースおよびドレインと、前記第３のトランジスタのゲートと、書き込みデータに応じた電荷を蓄積する電荷蓄積領域とが形成される書き込みトランジスタ形成領域と、
前記第１および第２の半導体層に交差する方向に配置され前記第２のトランジスタのゲートが形成される読み出しトランジスタゲート領域と、を備え、
前記第１および第２の半導体層が容量結合するように前記第１および第２の半導体層の間に配置される容量結合層を備えることを特徴とする半導体記憶装置。
【請求項３】
前記書き込みトランジスタ形成領域内の前記ソースおよびドレイン領域は、第１導電型の拡散領域であることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記チャネル領域は、真性半導体領域または第２導電型の半導体領域であることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記書き込みトランジスタ形成領域内の前記ソースおよびドレイン領域は、金属材料を含む材料で形成され、
前記第１のトランジスタはショットキートランジスタであることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項６】
前記チャネル領域は、真性半導体領域であることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記第１のトランジスタは、前記第２および第３のトランジスタを用いてデータを読み出すのと略同時に、読み出したデータを前記電荷蓄積領域に格納することを特徴とする請求項１乃至６のいずれかに記載の半導体記憶装置。
【請求項８】
前記容量結合層は、導電層または高誘電体層であることを特徴とする請求項２に記載の半導体記憶装置。
【請求項９】
前記容量結合層は、前記読み出しトランジスタゲート領域の下方に形成されることを特徴とする請求項２または７に記載の半導体記憶装置。
【請求項１０】
前記第２のトランジスタを介して読み出したデータをセンスするセンスアンプと、
前記センスアンプの出力を前記書き込みトランジスタ形成領域に帰還させるバッファと、を備えることを特徴とする請求項２、７または９のいずれかに記載の半導体記憶装置。
【請求項１１】
前記第１の半導体層の一端を基準電位に設定するか否かを切替制御する第４のトランジスタを備えることを特徴とする請求項１乃至１０のいずれかに記載の半導体記憶装置。
【請求項１２】
前記第１および第２の半導体領域は、第１方向に交互に複数形成され、
前記書き込みトランジスタ形成領域および前記読み出しトランジスタゲート領域は、前記第１方向とは異なる第２方向に交互に複数形成されることを特徴とする請求項１乃至１１のいずれかに記載の半導体記憶装置。
【請求項１３】
前記第２の半導体層は、交互に形成される異なる導電型の半導体領域を有し、これら半導体領域は、前記第２および第３のトランジスタのゲート、ソースおよびドレインとして用いられることを特徴とする請求項１乃至１２のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細化が可能でリフレッシュ動作が容易な半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置には、DRAM、SRAMおよびフラッシュメモリなどの種々のタイプのものがある。これらの中で高速に読み書きが可能なものはSRAMである。ところが、SRAMは、DRAMよりも回路構成が複雑であり、１ビットのデータを記憶するのに６つのトランジスタを必要とする。したがって、SRAMは大量のデータを記憶する目的には向かない。
【０００３】
一方、DRAMは１つのキャパシタと１つのトランジスタだけで構成できるため、微細化が可能であり、大量のデータを記憶する目的に向いている。DRAMを高集積化すると、キャパシタの面積も縮小し、キャパシタに蓄積可能な電荷の量が減少し、データの論理を正しく判別することが困難になる。
【０００４】
このような問題点を解決する一手法として、微小なキャパシタに蓄積されたわずかな電荷を増幅して読み出すATC（Asymmetric Three-Transistor Cell）と呼ばれるゲインセルが提案されている（非特許文献１参照）。
【非特許文献１】STARCニュース  2005年１月15日発行、（株）半導体理工学研究センター、URL：http://www.starc.or.jp）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
非特許文献１に開示されたゲインセルは、書き込み用トランジスタにPMOSトランジスタを、読み出し用トランジスタと情報増幅用トランジスタにそれぞれNMOSトランジスタを用いて、記憶ノードへのゲートリーク経路の方向が互いに逆になるようにしている。これにより、メモリ内の電位レベルの最終平衡レベルが"1"と"0"の中間レベルになり、大きなキャパシタを設けなくても、リーク電流によるデータ破壊に対するデータ保持特性がよくなり、データ保持電力も削減することができる。
【０００６】
しかしながら、ATCは、それ自体ではデータを長時間保持する機能がないため、リフレッシュ動作が別途必要になる。したがって、ATC自体は簡易な構造で形成できても、リフレッシュ回路を含めた半導体記憶装置全体では、それほど回路規模を縮小できないおそれがある。
【０００７】
本発明は、コンパクトな構造で安定にデータを保持可能な半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様では、データの書き込みを制御する第１導電型の第１のトランジスタと、
データの読み出しを制御する第２導電型の第２のトランジスタと、
読み出すべきデータの電流増幅を行う第３のトランジスタと、
所定方向に配置され前記第１のトランジスタのゲートが形成される第１の半導体層と、
前記所定方向に前記第１の半導体層と互いに分離して配置され、前記所定方向に密着配置される複数の拡散領域を含む第２の半導体層と、
前記第１および第２の半導体層に交差する方向に配置され、前記第１のトランジスタのソースおよびドレインと、前記第３のトランジスタのゲートと、書き込みデータに応じた電荷を蓄積する電荷蓄積領域とが形成される書き込みトランジスタ形成領域と、
前記第１および第２の半導体層に交差する方向に配置され前記第２のトランジスタのゲートが形成される読み出しトランジスタゲート領域と、を備え、
前記第１および第２の半導体層の上には、前記書き込みトランジスタ形成領域および前記読み出しトランジスタゲート領域が互いに分離して配置され、
前記書き込みトランジスタ形成領域は、
前記第１の半導体層の上方に絶縁膜を介して配置される前記第１のトランジスタのチャネル領域と、
前記チャネル領域の両側に形成される前記第１のトランジスタのソースおよびドレイン領域と、を有し、
前記複数の拡散領域には、前記第２のトランジスタのソース、チャネルおよびドレインと、前記第３のトランジスタのソース、チャネルおよびドレインが形成されることを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００９】
本発明によれば、簡易な構造で安定にデータを保持でき、記憶容量の大きい半導体記憶装置も比較的容易に実現できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の一実施形態について説明する。
【００１１】
（第１の実施形態）
図１は本発明の第１の実施形態による半導体記憶装置の回路図であり、ATC（Asymmetric Three-Transistor Cell）の回路構成を示している。
【００１２】
図１の半導体記憶装置は、データの書き込み制御を行うPMOSトランジスタＱ１と、データの読み出し制御を行うNMOSトランジスタＱ２と、読み出しデータの電流増幅を行うNMOSトランジスタＱ３とを備えている。
【００１３】
トランジスタＱ１のゲートは書き込みワード線WWLに接続され、ソースは書き込みビット線WBLに接続され、ドレインはトランジスタＱ３のゲートに接続されている。トランジスタＱ２のゲートは読み出しワード線RWLに接続され、ソースは読み出しビット線RBLに接続され、ドレインはトランジスタＱ３のドレインに接続されている。トランジスタＱ３のソースは基準電位VSR（例えば接地電位）に設定されている。
【００１４】
トランジスタＱ１，Ｑ３の接続ノードＳが電荷蓄積ノードであり、この接続ノードＳの容量Ｃにデータが格納される。
【００１５】
以下、図１の半導体記憶装置の動作原理を説明する。データの書き込み時は、トランジスタＱ１がオンして、書き込みビット線WBLから供給された書き込みデータがトランジスタＱ１を介して電荷蓄積ノードＳに格納される。
【００１６】
データの読み出し時は、トランジスタＱ２がオンする。これにより、トランジスタＱ３には、電荷蓄積ノードＳに格納されたデータに応じた電流が流れ、この電流に応じた電位がトランジスタＱ２を介して読み出しビット線RBLに読み出される。例えば、電荷蓄積ノードＳに"1"が格納されている場合には、その反転データ"0"が読み出しビット線RBLに読み出される。
【００１７】
図２は図１の半導体記憶装置のレイアウト図である。図２の半導体記憶装置は、互いに分離して同一方向に配置される第１および第２の半導体層１，２と、第１および第２の半導体層１，２に交差する方向に配置される書き込みトランジスタ形成領域３と、第１および第２の半導体層１，２に交差する方向に配置される読み出しトランジスタゲート領域４と、第１の半導体層１の一端を基準電位（例えば接地電位）に設定するか否かを切り替えるNMOSトランジスタＱ４とを有する。
【００１８】
第１の半導体層１の一端には書き込みワード線WWLが接続されている。第２の半導体層２にはトランジスタＱ２，Ｑ３のソースおよびドレインが形成される。書き込みトランジスタ形成領域３の一端には書き込みビット線WBLが接続され、この領域にはトランジスタＱ１のソースおよびドレインと電荷蓄積領域が形成される。読み出しトランジスタゲート領域４はトランジスタＱ２のゲートとして用いられる。
【００１９】
図３（ａ）は図２のＡ−Ａ’線の断面図、図３（ｂ）は図２のＢ−Ｂ’線の断面図である。Ａ−Ａ’線断面については、SiO2層５の上に第１の半導体層１と第２の半導体層２が絶縁層６を間に挟んで基板面に沿って配置され、その上方には、絶縁層６を介して読み出しトランジスタゲート領域４が配置されている。読み出しトランジスタゲート領域４は例えばｎ+層である。
【００２０】
Ｂ−Ｂ’線断面については、第１の半導体層１と第２の半導体層２の上方に絶縁層６を介して書き込みトランジスタ形成領域３が配置されている。書き込みトランジスタ形成領域３の一部、より具体的には第１の半導体層１の上方にはチャネル領域７が形成されている。書き込みトランジスタ形成領域３内のチャネル領域７の両側はトランジスタＱ１のソースおよびドレイン領域である。トランジスタＱ１はＰMOSであるため、書き込みトランジスタ形成領域３内のチャネル領域７は真性半導体領域かｎ領域であり、ソースおよびドレイン領域はｐ+領域である。
【００２１】
書き込みトランジスタ形成領域３の一部は電荷蓄積領域Ｓとして用いられる。この領域Ｓに書き込みデータに応じた電荷が蓄積される。したがって、本実施形態による半導体記憶装置は別個にキャパシタ素子を設ける必要がなく、回路面積を削減可能である。
【００２２】
図４（ａ）は図２のＣ−Ｃ’線の断面図、図４（ｂ）は図２のＤ−Ｄ’線の断面図である。
【００２３】
図４（ａ）に示すように、第１の半導体層１は、SiO2層５の上に形成されたｎ+層を有する。ｎ+層の上には、書き込みトランジスタ形成領域３と読み出しトランジスタゲート領域４が基板面方向に互いに分離して配置されている。Ｃ−Ｃ’線断面における書き込みトランジスタ形成領域３は絶縁層６を介して形成される真性半導体領域を有し、読み出しトランジスタゲート領域４は絶縁層６を介して形成されるｎ+領域を有する。
【００２４】
図４（ｂ）に示すように、第２の半導体層２は、SiO2層５の上に基板表面方向に密着配置される複数の拡散層領域、より具体的にはｎ+領域、ｐ領域、ｎ+領域、ｐ領域およびｎ+領域を有する。これら拡散層領域の上には、書き込みトランジスタゲート領域と読み出しトランジスタゲート領域４が形成されている。Ｄ−Ｄ’線断面における書き込みトランジスタ形成領域３は絶縁層６を介して形成されるｐ+領域を有し、読み出しトランジスタゲート領域４は絶縁層６を介して形成されるｎ+領域を有する。
【００２５】
図５は第１の実施形態による半導体記憶装置の全体的なレイアウト図である。図示のように、Ｘ方向に平行な方向には、書き込みビット線WBLに接続される書き込みトランジスタ形成領域３と、読み出しワード線RWLに接続される読み出しトランジスタゲート領域４と、基準電位（接地電位）に接続される基準電位線１５と、センスアンプ８に接続される電流センス領域１６とが交互に配置されている。また、Ｙ方向に平行な方向には、一端が書き込みワード線WWLに接続され他端がトランジスタＱ４に接続される第１の半導体層１と、一端に読み出しビット線RBLが接続される第２の半導体層２とが交互に配置されている。
【００２６】
図２のレイアウトは、図５の点線部１７で示す１セル分を拡大表示したものであり、図５の丸で囲んだ領域１８が電荷蓄積ノードに相当する。
【００２７】
図６は第１の実施形態による半導体記憶装置の動作タイミング図である。図６は、書き込みと読み出しを交互に行う例を示している。図６の時刻ｔ１〜ｔ２は書き込み期間であり、トランジスタＱ１がオンして、電荷蓄積ノードＳに"1"が書き込まれる。時刻ｔ３〜ｔ４は読み出し期間であり、トランジスタＱ２がオンし、電荷蓄積ノードＳの電位に応じた電流がトランジスタＱ２に流れる。この場合、電荷蓄積ノードＳの電位は"1"であるため、トランジスタＱ３のドレイン−ソース間の電流が増大し、トランジスタＱ３のドレインは"0"になる。したがって、トランジスタＱ２のソースに接続された読み出しビット線は"0"になる。このように、書き込まれるデータの論理とは逆論理でデータが読み出される。
【００２８】
時刻ｔ５〜ｔ６は書き込み期間であり、トランジスタＱ１がオンして、電荷蓄積ノードＳに"0"が書き込まれる。時刻ｔ７〜ｔ８は読み出し期間であり、トランジスタＱ２がオンし、トランジスタＱ３には電荷蓄積ノードＳの電位に応じた電流が流れる。この場合、電荷蓄積ノードＳの電位は"0"であるため、トランジスタＱ３のドレイン−ソース間にはほとんど電流が流れず、トランジスタＱ２に接続された読み出しビット線RBLは"1"になる。
【００２９】
図６において、時刻ｔ２〜ｔ５およびｔ６〜ｔ８の期間は、書き込みワード線WWLおよび第１の半導体層１の電位は不定である。
【００３０】
図７は本実施形態による半導体記憶装置の製造工程を示す工程図である。以下、これらの図に基づいて製造工程を順に説明する。まず、SiO2層５の上にシリコン層を堆積した後、RIE（Reactive Ion Etching）によりパターニングして第１および第２の半導体層１，２の形成領域１０，１１を作製する（図７（ａ）〜図７（ｄ））。次に、第１および第２の半導体層１，２の形成領域にそれぞれ異なる不純物イオンを注入し、第１および第２の半導体層１，２を形成する（図８（ａ）〜図８（ｄ））。
【００３１】
次に、基板全面に絶縁層６を形成した後、RIEにより第１および第２の半導体層１，２の周囲以外の絶縁層６を除去する。次に、基板全面に真性半導体層１２を形成する（図９（ａ）〜図９（ｄ））。次に、読み出しトランジスタゲート形成領域の真性半導体層１２に不純物イオンを注入してｎ+領域にし、読み出しトランジスタゲート領域４を形成する。また、書き込みトランジスタ形成領域３に対応する真性半導体層のチャネル領域以外に不純物イオン（例えばボロン）を注入してｐ+領域を形成する。これにより、書き込みトランジスタ形成領域３が形成される（図１０（ａ）〜図１０（ｄ））。
【００３２】
このように、第１の実施形態では、トランジスタＱ１のゲートとなる第１の半導体層１の上方に書き込みトランジスタ形成領域３を配置し、この書き込みトランジスタ形成領域３内にトランジスタＱ１のソース、チャネルおよびドレインとトランジスタＱ２のゲートとを形成するため、セル構造をコンパクトな形状にすることができる。したがって、半導体記憶装置全体の回路面積を削減でき、記憶容量の増大にも対応可能となる。
【００３３】
（第２の実施形態）
第２の実施形態は、書き込み制御用のトランジスタＱ１としてショットキートランジスタを使用するものである。
【００３４】
図１１は本発明の第２の実施形態による半導体記憶装置の１セル分のレイアウト図である。図１１では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図１１の半導体記憶装置は、書き込みトランジスタ形成領域３の材料が異なる他は第１の実施形態と同じ構造を持つ。図１１の書き込みトランジスタ形成領域３ａは、金属またはシリサイドを用いて形成されている。
【００３５】
図１２（ａ）は図１１のＡ−Ａ’線断面図、図１２（ｂ）は図１１のＢ−Ｂ’線断面図である。また、図１３（ａ）は図１１のＣ−Ｃ’線断面図、図１３（ｂ）は図１１のＤ−Ｄ’線断面図である。図１２（ａ）は図３（ａ）と同じ構造であり、図１３（ａ）も図４（ａ）と同じ構造である。
【００３６】
図１２（ｂ）に示すように、書き込みトランジスタ形成領域３ａは、第１の半導体層１の上方に形成されるチャネル領域７を除いて金属またはシリサイドで形成されている。これにより、トランジスタＱ１のソースとドレインは金属またはシリサイドになり、トランジスタＱ１はショットキートランジスタとして機能する。
【００３７】
書き込みトランジスタ形成領域３ａは、トランジスタＱ２のゲートにも接続されており、図１３（ｂ）に示すように、トランジスタＱ２のゲートも金属またはシリサイドになる。
【００３８】
本実施形態のように、書き込みトランジスタ形成領域３ａの一部に金属またはシリサイドを形成する場合、同領域にボロン等の不純物イオンを注入してｐ+領域等を形成する必要がなくなり、第１の実施形態よりも製造工程を簡略化できる。第１の実施形態のように不純物イオンを注入する場合、チャネル領域７に不純物イオンが誤って注入されないように事前にレジストで覆う等の処理が必要となり、製造工程が煩雑になるが、本実施形態ではイオン注入処理が不要となり、製造工程の簡略化と歩留まり向上が図れる。
【００３９】
また、本実施形態の場合、書き込み用のトランジスタＱ１をショットキートランジスタにするため、書き込み速度をより高速化できるという効果も得られる。
【００４０】
本実施形態による半導体記憶装置を製造する場合、図７〜図１１と同様の製造工程を経た後に、図１４に示すように、書き込みトランジスタ形成領域３ａ内のチャネル領域７以外に金属を蒸着等して、その後に熱処理を行ってシリサイド化する。これにより、図１２に示すように書き込みトランジスタ形成領域３ａにシリサイドが形成される。
【００４１】
このように、第２の実施形態では、書き込みトランジスタ形成領域３ａ内のチャネル領域７以外の領域に金属またはシリサイドを形成するため、第１の実施形態のように不純物イオンを注入するよりも製造工程を簡略化できる。また、書き込み制御用のトランジスタＱ１をショットキートランジスタにするため、書き込み速度の向上が図れる。
【００４２】
（第３の実施形態）
第３の実施形態は、読み出しと同時に再書き込みを行うようにしたものである。
【００４３】
図１５は本発明の第３の実施形態による半導体記憶装置のレイアウト図である。図１と異なり、第１および第２の半導体層１，２の間に容量結合層２０が配置されている。この容量結合層２０は、導電性材料（例えば、ポリシリコン）あるいは高誘電体材料で形成される。容量結合層２０により、第１および第２の半導体層１，２は容量結合し、略同電位になる。
【００４４】
例えば、データの読み出し時に、第２の半導体層２に接続される読み出しワード線RBLが"0"電位になる場合、容量結合により第１の半導体層１も略"0"電位になる。したがって、書き込み制御用のトランジスタＱ１がオンし、読み出したデータの再書き込みが行われる。
【００４５】
図１６（ａ）は図１５のＡ−Ａ’線断面図、図１６（ｂ）は図１５のＢ−Ｂ’線断面図である。これらの図に示すように、第１および第２の半導体層１，２の間に絶縁層６を挟んで容量結合層２０が形成される。
【００４６】
図１５のＣ−Ｃ’線断面図は図４（ａ）と同様であり、図１５のＤ−Ｄ’線断面図は図４（ｂ）と同様であるため、説明を省略する。
【００４７】
図１７は第３の実施形態による半導体記憶装置の全体レイアウト図である。図５と異なる点は、センスアンプ８の後段にインバータ２１が設けられることと、インバータ２１の出力を書き込みトランジスタ形成領域３に供給することである。
【００４８】
インバータ２１の出力を書き込みトランジスタ形成領域３に供給する理由は、データの読み出しと略同時に、読み出したデータを電荷蓄積領域に再書き込みをするためである。
【００４９】
本実施形態の場合、容量結合層２０により第１および第２の半導体層１，２が容量結合する。したがって、データの読み出し時には、第１の半導体層１の電位は第２の半導体層２からRBL線に供給される電位と略等しくなる。また、それと同時に、読み出したデータに対応する信号をセンスアンプ８が出力すると、その反転信号がインバータ２１から書き込みトランジスタ形成領域３に供給される。したがって、例えば、データ"0"を読み出す場合には、トランジスタＱ１がオンし、インバータ２１の出力が書き込みトランジスタ形成領域３内の電荷蓄積領域に書き込まれる。
【００５０】
図１８は第３の実施形態による半導体記憶装置の動作タイミング図である。書き込み時の動作は図６と同一であるため、説明を省略する。データ読み出し時（時刻ｔ３〜ｔ４）には、トランジスタＱ２，Ｑ３を介して、電荷蓄積ノードに蓄積された電荷に対応するデータが第２の半導体層２を介して読み出しビット線RBLに読み出される。このとき、読み出しビット線RBLは"0"となるため、容量結合により第１の半導体層１も"0"電位になる。また、このとき、センスアンプ８は"0"を出力するため、インバータ２１はその反転データである"1"を書き込みトランジスタ形成領域３に供給する。トランジスタＱ１のゲートは"0"であるため、トランジスタＱ１はオンし、データ"1"が再書き込みされる。
【００５１】
一方、時刻ｔ２〜ｔ３、ｔ４〜ｔ５、ｔ６〜ｔ７の期間内は書き込みワード線WWLは不定状態になる。
【００５２】
図１８と図６の動作タイミングを比較すればわかるように、本実施形態によれば、データ読み出し時に書き込みワード線WWLと第１の半導体層１の電位が読み出しビット線RBLの電位に応じた値になり、不定にはならない。
【００５３】
本実施形態による半導体記憶装置の製造工程は、図８（ａ）〜図８（ｄ）の工程を経た後に、基板全面に絶縁層６を形成し、その上にｎ+型のポリシリコン層を形成する。次に、RIEによりポリシリコン層をパターニングし、第１および第２の半導体層１，２の周囲のみにポリシリコン層２２を形成する（図１９（ａ）〜図１９（ｄ））。
【００５４】
次に、ポリシリコン層２２の上面側をエッチングにより除去した後に絶縁層６を形成し、ポリシリコンからなる容量結合層２０を形成する（図２０（ａ）〜図２０（ｄ））。次に、基板全面に真性半導体層１２を形成した後（図２１（ａ）〜図２１（ｄ））、読み出しトランジスタゲート領域４の真性半導体層に不純物イオンを注入し、この領域をｎ+領域４にする（図２２（ａ）〜図２２（ｄ））。
【００５５】
このように、第３の実施形態では、第１および第２の半導体層１，２の間に容量結合層２０を形成して、第１および第２の半導体層１，２を容量結合させ、かつセンスアンプ８の出力データを書き込みトランジスタ形成領域３に供給するため、読み出したデータに応じてトランジスタＱ１をオンさせてデータの書き戻しを行うことができ、読み出しと同時にリフレッシュ動作を行うことができる。このため、特にリフレッシュ回路を設けることなくデータの保持を行うことができ、半導体記憶装置全体の回路面積を削減できる。
【００５６】
（その他の実施形態）
上述した第２および第３の実施形態を組み合わせて、トランジスタＱ１をショットキートランジスタにして、かつ容量結合層２０を設けてもよい。この場合のレイアウト図は図２３のようになる。この場合、製造工程の簡略化、書き込み速度の向上、および読み出しと同時の再書き込みという第２および第３の実施形態の両方の効果が得られる。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態による半導体記憶装置の回路図。
【図２】図１の半導体記憶装置のレイアウト図。
【図３】（ａ）は図２のＡ−Ａ’線の断面図、（ｂ）は図２のＢ−Ｂ’線の断面図。
【図４】（ａ）は図２のＣ−Ｃ’線の断面図、（ｂ）は図２のＤ−Ｄ’線の断面図。
【図５】第１の実施形態による半導体記憶装置の全体的なレイアウト図。
【図６】第１の実施形態による半導体記憶装置の動作タイミング図。
【図７】本実施形態による半導体記憶装置の製造工程を示す工程図。
【図８】図７に続く工程図。
【図９】図８に続く工程図。
【図１０】図９に続く工程図。
【図１１】本発明の第２の実施形態による半導体記憶装置の１セル分のレイアウト図。
【図１２】（ａ）は図１１のＡ−Ａ’線断面図、（ｂ）は図１１のＢ−Ｂ’線断面図。
【図１３】（ａ）は図１１のＣ−Ｃ’線断面図、（ｂ）は図１１のＤ−Ｄ’線断面図。
【図１４】第２の実施形態の製造工程を説明する工程図。
【図１５】本発明の第３の実施形態による半導体記憶装置のレイアウト図。
【図１６】（ａ）は図１５のＡ−Ａ’線断面図、（ｂ）は図１５のＢ−Ｂ’線断面図。
【図１７】第３の実施形態による半導体記憶装置の全体レイアウト図。
【図１８】第３の実施形態による半導体記憶装置の動作タイミング図。
【図１９】第３の実施形態の製造工程を説明する工程図。
【図２０】図１９に続く工程図。
【図２１】図２０に続く工程図。
【図２２】図２１に続く工程図。
【図２３】第２および第３の実施形態の変形例を示すレイアウト図。
【符号の説明】
【００５８】
１  第１の半導体層
２  第２の半導体層
３  書き込みトランジスタ形成領域
４  読み出しトランジスタゲート領域
７  チャネル領域
８  センスアンプ
２０  容量結合層
２１  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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