(57)【特許請求の範囲】
【請求項１】
ボディ端子をそれぞれが有する金属酸化物半導体トランジスタと、
電力供給信号を集積回路に供給する入出力ピンと、
ボディバイアス信号を該金属酸化物半導体トランジスタの該ボディ端子に分配するボディバイアス経路と、
該電力供給信号をモニタして、該金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出することと、該ボディバイアス経路を安全な電圧に維持して、該潜在的なラッチアップ条件が存在する間、該金属酸化物半導体トランジスタ内のラッチアップを防止することとを行う能動ラッチアップ防止回路網と、
該ボディバイアス経路に付与される該ボディバイアス信号を生成するボディバイアス生成回路網と
を含み、該能動ラッチアップ防止回路網は、該ボディバイアス生成回路網からの少なくとも１つの信号をモニタして、該ボディバイアス信号が有効かどうかを判断する回路網を含む、集積回路。
【請求項２】
ボディ端子をそれぞれが有する金属酸化物半導体トランジスタと、
電力供給信号を集積回路に供給する入出力ピンと、
ボディバイアス信号を該金属酸化物半導体トランジスタの該ボディ端子に分配するボディバイアス経路と、
該電力供給信号をモニタして、該金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出することと、該ボディバイアス経路を安全な電圧に維持して、該潜在的なラッチアップ条件が存在する間、該金属酸化物半導体トランジスタ内のラッチアップを防止することとを行う能動ラッチアップ防止回路網と、
構成データをロードされたプログラマブル素子と
を含み、該能動ラッチアップ防止回路網は、能動ｎチャネルラッチアップ防止回路網および能動ｐチャネルラッチアップ防止回路網を含み、該電力供給信号が有効であり、かつ、該ボディバイアス信号が有効でない場合、該能動ラッチアップ防止回路網は、該潜在的なラッチアップ条件が存在すると判断する、集積回路。
【請求項３】
ボディ端子をそれぞれが有する金属酸化物半導体トランジスタと、
電力供給信号を集積回路に供給する入出力ピンと、
ボディバイアス信号を該金属酸化物半導体トランジスタの該ボディ端子に分配するボディバイアス経路と、
該電力供給信号をモニタして、該金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出することと、該ボディバイアス経路を安全な電圧に維持して、該潜在的なラッチアップ条件が存在する間、該金属酸化物半導体トランジスタ内のラッチアップを防止することとを行う能動ラッチアップ防止回路網と、
該入出力ピンを介して受けられるコアロジック電力供給電圧および接地電力供給電圧が有効となる一方で、該ボディバイアス経路上の該ボディバイアス信号がフロートしているときに、該金属酸化物半導体トランジスタがラッチアップされることを防止する、該能動ラッチアップ防止回路網内のｎチャネル金属酸化物半導体能動ラッチアップ防止回路網と、
ダイオード接続トランジスタを含む少なくとも１つの受動ラッチアップ防止回路と
を含み、該電力供給信号が有効であり、かつ、該ボディバイアス信号が有効でない場合、該能動ラッチアップ防止回路網は、該潜在的なラッチアップ条件が存在すると判断する、集積回路。
【請求項４】
それぞれがボディ端子を有するｎチャネル金属酸化物半導体トランジスタと、
ｎチャネル金属酸化物半導体ボディバイアス信号を生成するｎチャネルボディバイアス生成器と、
該ｎチャネル金属酸化物半導体ボディバイアス信号を該ｎチャネル金属酸化物半導体トランジスタの該ボディ端子に分配する第一のボディバイアス経路と、
該ｎチャネル金属酸化物半導体トランジスタがラッチアップを経験することを防止するｎチャネル能動ラッチアップ防止回路網と、
それぞれがボディ端子を有するｐチャネル金属酸化物半導体トランジスタと、
ｐチャネル金属酸化物半導体ボディバイアス信号を生成するｐチャネルボディバイアス生成器と、
該ｐチャネル金属酸化物半導体ボディバイアス信号を該ｐチャネル金属酸化物半導体トランジスタの該ボディ端子に分配する第二のボディバイアス経路と、
該ｐチャネル金属酸化物半導体ボディバイアス信号をモニタすることによって、該ｐチャネル金属酸化物半導体トランジスタがラッチアップを経験することを防止するｐチャネル能動ラッチアップ防止回路網と
を含む、プログラマブルロジックデバイス集積回路。
【請求項５】
前記第一のボディバイアス経路に付与される前記ｎチャネル金属酸化物半導体ボディバイアス信号を生成するｎチャネル金属酸化物半導体ボディバイアス生成回路網と、
前記第一のボディバイアス経路に付与される前記ｐチャネル金属酸化物半導体ボディバイアス信号を生成するｐチャネル金属酸化物半導体ボディバイアス生成回路網と
をさらに含む、請求項４に記載のプログラマブルロジックデバイス集積回路。
【請求項６】
プラスの電力供給信号および接地電力供給信号を受ける入出力ピンであって、前記ｎチャネル能動ラッチアップ防止回路網は、前記第一のボディバイアス経路上の前記ｎチャネルボディバイアス信号が有効であるかどうか、該プラスの電力供給信号が有効であるかどうか、および、該接地電力供給信号が有効であるかどうかを判断する比較器回路網を含む、入出力ピンと、
該比較器回路網が、該プラスの電力供給信号および該接地電力供給信号が有効となった一方で、該ｎチャネルボディバイアス信号が有効でないと判断するとき、前記ｎチャネル能動ラッチアップ防止回路網はオンになり、該接地電力供給信号で、該第一のボディバイアス経路をクランプする、該ｎチャネル能動ラッチアップ防止回路網内のトランジスタと
をさらに含む、請求項４に記載のプログラマブルロジックデバイス集積回路。
【請求項７】
プラスの電力供給信号および接地電力供給信号を受ける入出力ピンであって、前記ｐチャネル能動ラッチアップ防止回路網は、前記第二のボディバイアス経路上の前記ｐチャネルボディバイアス信号が有効であるかどうか、該プラスの電力供給信号が有効であるかどうか、および、該接地電力供給信号が有効であるかどうかを判断する比較器回路網を含む、入出力ピンと、
該比較器回路網が、該プラスの電力供給信号および該接地電力供給信号が有効となった一方で、該ｐチャネルボディバイアス信号が有効でないと判断するとき、該ｐチャネル能動ラッチアップ防止回路網はオンになり、該プラスの電力供給信号で、該第二のボディバイアス経路をクランプする、該ｐチャネル能動ラッチアップ防止回路網内のトランジスタと
をさらに含む、請求項４に記載のプログラマブルロジックデバイス集積回路。
【請求項８】
ボディ端子をそれぞれが有する金属酸化物半導体トランジスタと、
電力供給信号を集積回路に供給する入出力ピンであって、該入出力ピンは、外部ソースからボディバイアス信号を受ける入出力ピンを含む、入出力ピンと、
ボディバイアス信号を該金属酸化物半導体トランジスタの該ボディ端子に分配するボディバイアス経路と、
該電力供給信号および該外部ソースから受けた該ボディバイアス信号をモニタして、該金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出することと、該ボディバイアス経路を安全な電圧に維持して、該潜在的なラッチアップ条件が存在する間、該金属酸化物半導体トランジスタ内のラッチアップを防止することとを行う能動ラッチアップ防止回路網と
を含み、該電力供給信号が有効であり、かつ、該ボディバイアス信号が有効でない場合、該能動ラッチアップ防止回路網は、該潜在的なラッチアップ条件が存在すると判断する、集積回路。
【請求項９】
前記入出力ピンは、プラスの電力供給信号および接地電力供給信号を受ける入出力ピンを含み、
前記外部ソースから受けた前記ボディバイアス信号は、電圧において、該プラスの電力供給信号とは異なる、請求項８に記載の集積回路。
【請求項１０】
前記入出力ピンは、プラスの電力供給信号および接地電力供給信号を受ける入出力ピンを含み、前記能動ラッチアップ防止回路網は、該プラスの電力供給信号および該接地電力供給信号をモニタして、該プラスの電力供給信号および該接地電力供給信号が有効であるかどうかを判断する回路網を含む、請求項８に記載の集積回路。
【請求項１１】
前記能動ラッチアップ防止回路網は、プラスの電力供給電圧経路に接続される第１のソース−ドレイン端子と前記ボディバイアス経路に接続される第２のソース−ドレイン端子とを有するトランジスタを含み、該トランジスタは、ゲート端子とボディバイアス端子とを有し、該ゲート端子と該ボディバイアス端子との両方は、該ボディバイアス経路に結合される、請求項８に記載の集積回路。
【請求項１２】
前記能動ラッチアップ防止回路網は、接地電力供給電圧経路に接続される第１のソース−ドレイン端子と前記ボディバイアス経路に接続される第２のソース−ドレイン端子とを有するトランジスタを含み、該トランジスタは、ゲート端子とボディバイアス端子とを有し、該ゲート端子と該ボディバイアス端子との両方は、該ボディバイアス経路に結合される、請求項８に記載の集積回路。
【請求項１３】
前記集積回路は、該集積回路上のコア回路網に電力供給する前記入出力ピンのうちの１つからコアのプラスの電力供給電圧が付与されるコア電力供給経路をさらに含む、請求項８に記載の集積回路。
【請求項１４】
前記集積回路は、プログラマブルロックデバイス集積回路であり、該集積回路は、構成データをロードされたプログラマブルメモリ素子をさらに含む、請求項８に記載の集積回路。
【請求項１５】
集積回路上の金属酸化物半導体トランジスタにおいて、ラッチアップを防止する方法であって、該集積回路は、ボディバイアス経路に付与されるボディバイアス信号を生成するボディバイアス信号生成回路網を有し、該ボディバイアス経路は、該ボディバイアス信号を該金属酸化物半導体トランジスタのボディ端子に分配し、
該集積回路上で、電力供給信号と該ボディバイアス生成回路網からの少なくとも１つの信号とをモニタして、該ボディバイアス信号が有効であるかどうかを判断し、該金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出することと、
潜在的なラッチアップ条件が存在するとき、該ボディバイアス経路を安全な電圧に維持して、該金属酸化物半導体トランジスタにおけるラッチアップを防止することと
を含む、方法。
【請求項１６】
前記電力供給信号をモニタすることは、プラスの電力供給信号および接地電力供給信号をモニタし、該プラスの電力供給信号および該接地電力供給信号が有効かどうかを判断することを含む、請求項１５に記載の方法。
【請求項１７】
トランジスタが前記ボディバイアス経路とプラスの電力供給信号を受ける端子との間に接続され、前記方法は、
該プラスの電力供給信号および接地電力供給信号をモニタして、該プラスの電力供給信号および該接地電力供給信号が有効かどうかを判断することと、
該プラスの電力供給信号および該接地電力供給信号が有効となる一方で、該ボディバイアス信号が有効でないときに、該トランジスタをオンにし、該ボディバイアス経路に該プラスの電力供給信号を付与することと
をさらに含む、請求項１５に記載の方法。
【請求項１８】
構成データをロードされ、それに対応する静的制御信号を生成するプログラマブルメモリ素子と、
それぞれがボディ端子を有する金属酸化物半導体トランジスタであって、該金属酸化物半導体トランジスタのそれぞれは、該静的制御信号のそれぞれを受けるゲートを有する、金属酸化物半導体トランジスタと、
電力供給信号をプログラマブルロジックデバイス集積回路に供給する入出力ピンであって、該入出力ピンは、外部ソースからボディバイアス信号を受けることと、プラスの電力供給信号を受けることと、接地電力供給信号を受けることとを行う入出力ピンを含む、入出力ピンと、
該ボディバイアス信号を該金属酸化物半導体トランジスタの該ボディ端子に分配するボディバイアス経路と、
該電力供給信号をモニタして、該金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出することと、該ボディバイアス経路を安全な電圧に維持して、該潜在的なラッチアップ条件が存在する間、該金属酸化物半導体トランジスタ内のラッチアップを防止することとを行う能動ラッチアップ防止回路網と
を含み、該電力供給信号が有効であり、かつ、該ボディバイアス信号が有効でない場合、該能動ラッチアップ防止回路網は、該潜在的なラッチアップ条件が存在すると判断する、プログラマブルロジックデバイス集積回路。
【請求項１９】
前記金属酸化物半導体トランジスタは、ｐチャネル金属酸化物半導体トランジスタを含む、請求項１８に記載のプログラマブルロジックデバイス集積回路。
【請求項２０】
前記金属酸化物半導体トランジスタは、ｐチャネル金属酸化物半導体トランジスタを含み、前記外部ソースから受けた前記ボディバイアス信号は、電圧において、前記プラスの電力供給信号とは異なり、かつ、前記接地電力供給信号とは異なる、請求項１８に記載のプログラマブルロジックデバイス集積回路。
【請求項２１】
前記金属酸化物半導体トランジスタは、ｎチャネル金属酸化物半導体トランジスタを含む、請求項１８に記載のプログラマブルロジックデバイス集積回路。
【請求項２２】
前記金属酸化物半導体トランジスタは、ｎチャネル金属酸化物半導体トランジスタを含み、前記外部ソースから受けた前記ボディバイアス信号は、電圧において、前記プラスの電力供給信号とは異なり、かつ、前記接地電力供給信号とは異なる、請求項１８に記載のプログラマブルロジックデバイス集積回路。
【請求項２３】
前記能動ラッチアップ防止回路網は、前記ボディバイアス信号、前記プラスの電力供給信号および前記接地電力供給信号をモニタして、該ボディバイアス信号、該プラスの電力供給信号および該接地電力供給信号が有効かどうかを判断する回路網を含む、請求項１８に記載のプログラマブルロジックデバイス集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
（背景）
本発明は、集積回路でのラッチアップ防止に関する。より具体的には、ボディバイアストランジスタ回路網を有するプログラマブルロジックデバイスのような集積回路に対するラッチアップ防止回路網に関する。
【背景技術】
【０００２】
現代の集積回路の性能は、しばしば、電力消費を考慮することで制約される。回路の電力効率が悪いと、システム設計者には、望ましからぬ要求が課される。電力供給能力は、増加される必要があり得、熱管理問題は、対処される必要があり得、回路設計は、効率の悪い回路網に適応するように改造される必要があり得る。
【０００３】
集積回路は、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタ技術を使用することが多い。ＣＭＯＳ集積回路は、ｎチャネル金属酸化物半導体（ＮＭＯＳ）およびｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタを有する。
【０００４】
ＮＭＯＳおよびＰＭＯＳ集積回路は、４つの端子（ドレイン、ソース、ゲートおよびボディ）を有する。ボディ端子は、ときどき、ウェルまたはバルク端子とも称され、トランジスタ性能を改善するために、バイアスされ得る。例えば、正のバイアス電圧は、ＰＭＯＳトランジスタのボディに印加され得、マイナスのバイアス電圧は、ＮＭＯＳトランジスタのボディに印加され得る。これらのバイアス電圧は、トランジスタの実効閾値電圧を増加させ、したがって、そのリーク電流を低減する。リーク電流の低減は、電力消費を削減する。
【０００５】
一般に使用されるＣＭＯＳ集積回路トランジスタ構造において、ドープされた半導体領域は、寄生バイポーラトランジスタのペアを形成する。寄生バイポーラトランジスタが存在すると、ＣＭＯＳトランジスタに、ラッチアップと称される望ましくない現象が生じやすくなる。ラッチアップ事象の間、フィードバック経路が、寄生バイポーラトランジスタの中に形成され、その結果、ＣＭＯＳトランジスタが不適切に動作する。厳しい条件において、ラッチアップは、ＣＭＯＳトランジスタに、持続的なダメージを与え得る。ラッチアップ問題は、ボディバイアスを使用する集積回路において、特に深刻である。
【０００６】
ＣＭＯＳ集積回路におけるラッチアップを防止する一つの方法は、ユーザに集積回路のパワーアップ制約を課すことである。このパワーアップ制約は、集積回路上の様々な電圧供給ピンが信号を受け得る順番を指定する。パワーアップの規則に厳密に従って、システムを設計することで、設計者は、集積回路がラッチアップを示さないだろうと確信し得る。
【０００７】
システム設計者に、パワーアップ制約を課すことは、常に受け入れられることではない。特定のアプリケーションにおいて、システムから集積回路を取り外して、制約のないシステムに新たに挿入することが可能であることが望ましい。システムの内外で使用される集積回路または集積回路のコンポーネントを交換するプロセスは、ときどき、ホットソケット（ｈｏｔ  ｓｏｃｋｅｔ）と称される。ホットソケット互換性は、デバイスのシステム間での移動またはその断続的な使用が必要とされるアプリケーションにおいて、非常に望ましいことであるが、これは、パワーアップ制約を破る方向へと導き得る。
【０００８】
デバイスが、システムの中に挿入されるとき、電気的接続が、デバイス上のピンとシステム内のピンとの間で形成される。一般的に使用されるコネクタを用いると、様々なピンが互いに接触する順番を確保することはできない。その結果、集積回路上の電圧供給ピンが、システムからの信号を受ける順番は、事前に知られていないので、制御され得ない。ユーザが、電圧供給ピンを不適切な順番で接続を形成させるような方法で、デバイスをソケットの中に挿入するような事態が起これば、集積回路は、ラッチアップを経験し得る。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
それゆえ、このようなプログラマブルロジックデバイス集積回路のような集積回路に対して、ボディバイアストランジスタを用いて、ラッチアップ防止能力を提供することは、望ましいことである。
【課題を解決するための手段】
【００１０】
（概要）
本発明に従うと、ボディバイアス金属酸化物半導体トランジスタにおけるラッチアップを防止するラッチアップ防止回路網を含むプログラマブルロジックデバイス集積回路のような集積回路が、提供される。この集積回路は、ｎチャネル金属酸化物半導体トランジスタおよびｐチャネル金属酸化物半導体トランジスタを含む。これらトランジスタのそれぞれは、ボディ端子を有する。ボディバイアス経路は、ボディバイアス信号をトランジスタのボディ端子に分配するために使用される。ボディバイアス信号は、トランジスタの閾値電圧を高め、リーク電流を減らす。
【００１１】
ボディバイアス信号は、集積回路の外部にある電圧調節器のような外部ソースからボディバイアス経路に付与され得る。必要に応じて、ボディバイアス生成回路網は、ボディバイアス信号を内部で生成するために、集積回路上に提供され得る。ボディバイアス生成回路網は、高電力供給信号のような電力供給信号を用いて、電力供給され得る。さもなくば、この電力供給信号は、集積回路上の周辺回路網を電力供給するために使用される。集積回路上のコアロジックは、高電力供給信号より小さいコアロジック電力供給信号を用いて、電力供給され得る。一つの適切なアレンジメントを用いると、高電力供給信号は、約２．５ボルトであり、コアロジックのプラスの電力供給信号は、１．１ボルトである。また、０ボルトの接地信号も電力供給信号として使用される。
【００１２】
プラスの電力供給電圧および接地信号が有効となった一方で、ボディバイアス信号が有効でない場合、ラッチアップの可能性が生じ得る。これは、例えば、集積回路内が含まれているデバイスが、特定の方法で、ピンがその集積回路に電力供給するソケットの中に挿入されるときに生じ得る。集積回路上の様々な電力供給ピンおよび経路がその意図される信号を受ける順番は、そのデバイスのピンが、ソケットピンとコンタクトする方法に依存する。
【００１３】
一部の状況において、コアロジック電力供給信号および接地電力供給信号が利用可能になる前に、外部供給されたボディバイアス信号または内部生成されたボディバイアス信号が、ボディバイアス経路上に存在してき得る。このシナリオにおいて、コアロジック電力供給信号および接地電力供給信号の前に、ボディバイアス信号が有効となるので、集積回路の残部がパワーアップするとき、トランジスタは、ラッチアップしない。他の状況において、コアロジック電力供給および接地電圧が既に有効となるまで、ボディバイアス信号は、有効になり得ない。これは、金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を形成する。
【００１４】
能動ラッチアップ防止回路網は、コアロジックのプラスの電力供給信号のような電力供給信号、接地電力供給信号、高電力供給信号、および、これら信号に由来するか、これら信号の前駆体であるか、あるいは、さもなくば、これら信号と関連する電力供給信号をモニタする。潜在的なラッチアップ条件が検出される場合、ラッチアップ防止回路網は、各ボディバイアス経路を安全な電圧に保ち、金属酸化物半導体トランジスタにおけるラッチアップを防止する。適切で安全な電圧は、ＰＭＯＳボディバイアス経路に対するコアロジックのプラスの電力供給信号レベル（例えば、１．１ボルト）、および、ＮＭＯＳボディバイアス経路に対する接地（例えば、０ボルト）である。ラッチアップ防止回路網は、潜在的なラッチアップ条件が存在する間、これらのような安全な電圧でボディバイアス経路を保つ。全ての電力供給信号が有効になったとき、ラッチアップの危険性はなくなる。そのため、能動ラッチアップ防止回路網は、ボディバイアス経路をリリースし、所望のボディバイアス信号レベルで、それらをバイアスさせることが可能になる。
【００１５】
本発明のさらなる特徴は、その性質および様々な利点とともに、添付図面と以下の詳細な説明から明らかになる。
【００１６】
本発明は、さらに、以下の手段を提供する。
（項目１）
ボディ端子をそれぞれが有する金属酸化物半導体トランジスタと、
電力供給信号を集積回路に供給する入出力ピンと、
ボディバイアス信号を該金属酸化物半導体トランジスタの該ボディ端子に分配するボディバイアス経路と、
該電力供給信号をモニタして、該金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出することと、該ボディバイアス経路を安全な電圧に維持して、該潜在的なラッチアップ条件が存在する間、該金属酸化物半導体トランジスタ内のラッチアップを防止することとを行う能動ラッチアップ防止回路網と
を備える、集積回路。
（項目２）
上記入出力ピンは、プラスの電力供給信号および接地電力供給信号を受ける入出力ピンを備え、
上記能動ラッチアップ防止回路網は、該プラスの電力供給信号および該接地電力供給信号をモニタして、該プラスの電力供給信号および該接地電力供給信号が有効であるかどうかを判断する回路網を備える、項目１に記載の集積回路。
（項目３）
上記入出力ピンは、外部ソースから上記ボディバイアス信号を受ける入出力ピンを備え、
上記能動ラッチアップ防止回路網は、上記ボディバイアス経路上の電圧をモニタし、該ボディバイアス信号が有効であるかどうかを判断する回路網を備える、項目１に記載の集積回路。
（項目４）
上記ボディバイアス経路に付与される上記ボディバイアス信号を生成するボディバイアス生成回路網をさらに備え、
上記能動ラッチアップ防止回路網は、該ボディバイアス生成回路網からの少なくとも１つの信号をモニタし、該ボディバイアス信号が有効かどうかを判断する回路網を備える、項目１に記載の集積回路。
（項目５）
上記ボディバイアス経路に付与される上記ボディバイアス信号を生成するボディバイアス生成回路網をさらに備え、
上記能動ラッチアップ防止回路網は、該ボディバイアス生成回路網からの少なくとも１つの信号をモニタして、該ボディバイアス経路上の該ボディバイアス信号が有効かどうかを判断する回路網を備え、
上記入出力ピンは、プラスの電力供給信号および接地電力供給信号を受ける入出力ピンを備え、
該能動ラッチアップ防止回路網は、該プラスの電力供給信号および該接地電力供給信号をモニタして、該プラスの電力供給信号および該接地電力供給信号が有効であるかどうかを判断する回路網を備える、項目１に記載の集積回路。
（項目６）
上記ボディバイアス経路に付与される上記ボディバイアス信号を生成するボディバイアス生成回路網をさらに備え、
該ボディバイアス生成回路網は、マイナスの電圧信号を生成するチャージポンプ回路を備え、
上記能動ラッチアップ防止回路網は、該ボディバイアス生成回路網からの該マイナスの電圧信号をモニタして、該ボディバイアス経路上の該ボディバイアス信号が有効かどうかを判断する回路網を備える、項目１に記載の集積回路。
（項目７）
上記電力供給信号は、コア回路網のプラスの電力供給信号を備え、上記集積回路は、
上記ボディバイアス経路に付与される上記ボディバイアス信号を生成するボディバイアス生成回路網をさらに備え、
該ボディバイアス生成回路網は、マイナスの電圧信号を生成するチャージポンプ回路を備え、
上記能動ラッチアップ防止回路網は、該ボディバイアス生成回路網からの該マイナスの電圧信号をモニタして、該ボディバイアス経路上の該ボディバイアス信号が有効かどうかを判断する回路網を備え、さらに、該ボディバイアス信号が有効でなく、少なくとも該コア回路網のプラスの電力供給信号が有効であるときに、所定の電圧で該ボディバイアス経路をクランプして上記金属酸化物半導体トランジスタ内でのラッチアップを防止するためにオンにされるトランジスタを備える、項目１に記載の集積回路。
（項目８）
上記集積回路上のコア回路網に電力供給する上記入出力ピンの１つからコアのプラスの電力供給電圧が印加されるコア電力供給経路をさらに備え、
上記金属酸化物半導体トランジスタは、ボディバイアス端子を有するｐチャネル金属酸化物半導体トランジスタを備え、
上記ボディバイアス経路は、該ｐチャネル金属酸化物半導体トランジスタの上記ボディ端子に接続され、
上記能動ラッチアップ防止回路網は、該コアのプラスの電力供給電圧経路と該ボディバイアス経路との間に接続されるトランジスタを備え、
該能動ラッチアップ防止回路網が、該ｐチャネル金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出するとき、該能動ラッチアップ防止回路網は、該コアのプラスの電力供給電圧経路と該ボディバイアス経路との間に接続される該トランジスタをオンにして、該コアのプラスの電力供給電圧で該ボディバイアス経路をクランプする、項目１に記載の集積回路。
（項目９）
上記集積回路上のコア回路網に電力供給する上記入出力ピンの１つからコアのプラスの電力供給電圧が印加されるコア電力供給経路をさらに備え、
上記金属酸化物半導体トランジスタは、ボディバイアス端子を有するｐチャネル金属酸化物半導体トランジスタを備え、
上記ボディバイアス経路は、該ｐチャネル金属酸化物半導体トランジスタの該ボディ端子に接続され、
上記能動ラッチアップ防止回路網は、該コアのプラスの電力供給電圧経路と該ボディバイアス経路との間に接続されるトランジスタを備え、
該能動ラッチアップ防止回路網は、比較器を含む制御回路網を備え、
該制御回路網は、該コアのプラスの電力供給電圧経路と該ボディバイアス経路との間に接続される該トランジスタを制御する制御信号を生成し、
該能動ラッチアップ防止回路網が、該ｐチャネル金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出するとき、該制御回路網によって生成された該制御信号は、該コアのプラスの電力供給電圧経路と該ボディバイアス経路との間に接続される該トランジスタをオンにして、該コアのプラスの電力供給電圧で、該ボディバイアス経路をクランプする、項目１に記載の集積回路。
（項目１０）
上記集積回路上のコア回路網に電力供給する上記入出力ピンの１つからコアのプラスの電力供給電圧が印加されるコア電力供給経路をさらに備え、
上記金属酸化物半導体トランジスタは、ボディバイアス端子を有するｐチャネル金属酸化物半導体トランジスタを備え、
上記ボディバイアス経路は、該ｐチャネル金属酸化物半導体トランジスタの該ボディ端子に接続され、
上記能動ラッチアップ防止回路網は、該コアのプラスの電力供給電圧経路と該ボディバイアス経路との間に接続されるトランジスタを備え、
該能動ラッチアップ防止回路網は、比較器を含む制御回路網を備え、
該比較器への１つの入力は、該コアのプラスの電力供給電圧に比例し、該コアのプラスの電力供給電圧および接地電圧が有効であるかどうかの指標となる電圧を受け、
該比較器への他の入力は、該ボディバイアス信号に比例する電圧を受け、
該比較器は、自身への入力を比較し、該コアのプラスの電力供給電圧経路と該ボディバイアス経路との間に接続される該トランジスタを制御する対応する制御信号を自身の出力で生成し、
該能動ラッチアップ防止回路網が、該比較器への該入力の比較に基づいて、該ｐチャネル金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出するとき、該比較器によって生成された該制御信号は、該コアのプラスの電力供給電圧経路と該ボディバイアス経路との間に接続される該トランジスタをオンにして、該コアのプラスの電力供給電圧で、該ボディバイアス経路をクランプする、項目１に記載の集積回路。
（項目１１）
上記入出力ピンの１つから接地電圧が印加される接地電力供給経路をさらに備え、
上記金属酸化物半導体トランジスタは、ボディバイアス端子を有するｎチャネル金属酸化物半導体トランジスタを備え、
上記ボディバイアス経路は、該ｎチャネル金属酸化物半導体トランジスタの該ボディ端子に接続され、
上記能動ラッチアップ防止回路網は、該接地電力供給経路と該ボディバイアス経路との間に接続されるトランジスタを備え、
該能動ラッチアップ防止回路網が、該ｎチャネル金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出するとき、該能動ラッチアップ防止回路網は、該接地電力供給経路と該ボディバイアス経路との間に接続される該トランジスタをオンにして、該接地電力供給電圧で、該ボディバイアス経路をクランプする、項目１に記載の集積回路。
（項目１２）
上記入出力ピンの１つから接地電圧が印加される接地電力供給経路をさらに備え、
上記金属酸化物半導体トランジスタは、ボディバイアス端子を有するｎチャネル金属酸化物半導体トランジスタを備え、
上記ボディバイアス経路は、該ｎチャネル金属酸化物半導体トランジスタの該ボディ端子に接続され、
上記能動ラッチアップ防止回路網は、該接地電力供給電圧経路と該ボディバイアス経路との間に接続されるトランジスタを備え、
該能動ラッチアップ防止回路網は、比較器を含む制御回路網を備え、
該制御回路網は、該接地電力供給電圧経路と該ボディバイアス経路との間に接続される該トランジスタを制御する制御信号を生成し、
該能動ラッチアップ防止回路網が、該ｎチャネル金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出するとき、該制御回路網によって生成された該制御信号は、該接地電力供給電圧経路と該ボディバイアス経路との間に接続される該トランジスタをオンにして、該接地電力供給電圧で、該ボディバイアス経路をクランプする、項目１に記載の集積回路。
（項目１３）
上記入出力ピンの１つから接地電圧が印加される接地電力供給経路をさらに備え、
上記金属酸化物半導体トランジスタは、ボディバイアス端子を有するｎチャネル金属酸化物半導体トランジスタを備え、
上記ボディバイアス経路は、該ｎチャネル金属酸化物半導体トランジスタの該ボディ端子に接続され、
上記能動ラッチアップ防止回路網は、該接地電力供給電圧経路と該ボディバイアス経路との間に接続されるトランジスタを備え、
該能動ラッチアップ防止回路網は、比較器を含む制御回路網を備え、
該比較器への１つの入力は、該接地電力供給電圧と関連し、該接地電力供給電圧およびプラスのコアロジック電力供給電圧が有効であるかどうかの指標となる電圧を受け、
該比較器への他の入力は、該ボディバイアス信号が有効であるかどうかの指標となる電圧を受け、
該比較器は、自身への入力を比較し、該接地電力供給電圧経路と該ボディバイアス経路との間に接続される該トランジスタを制御する対応する制御信号を出力で生成し、
該能動ラッチアップ防止回路網が、該比較器への該入力の比較に基づいて、該ｎチャネル金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出するとき、該比較器によって生成された該制御信号は、該接地電力供給電圧経路と該ボディバイアス経路との間に接続される該トランジスタをオンにして、該接地電力供給電圧で、該ボディバイアス経路をクランプする、項目１に記載の集積回路。
（項目１４）
構成データをロードされたプログラマブル素子をさらに備え、
上記能動ラッチアップ防止回路網は、能動ｎチャネルラッチアップ防止回路網および能動ｐチャネルラッチアップ防止回路網を備える、項目１に記載の集積回路。
（項目１５）
上記入出力ピンを介して受けられるコアロジック電力供給電圧および接地電力供給電圧が有効になる一方で、上記ボディバイアス経路上の上記ボディバイアス信号がフロートしているときに、上記金属酸化物半導体トランジスタがラッチアップされることを防止する上記能動ラッチアップ防止回路網内における、ｎチャネル金属酸化物半導体能動ラッチアップ防止回路網と、
ダイオード接続トランジスタを含む少なくとも１つの受動ラッチアップ防止回路と
をさらに備える、項目１に記載の集積回路。
（項目１６）
上記金属酸化物半導体トランジスタは、ｎチャネル金属酸化物半導体トランジスタを備え、上記集積回路は、
上記入出力ピンの１つからコアロジックのプラスの電力供給信号を受けるコアロジックのプラスの電力供給経路と、
該入出力ピンの１つから接地電力供給信号を受ける接地電力供給経路と、
該入出力ピンの１つから、該コアロジック電力供給信号より大きい高電力供給信号を受ける高電力供給経路と、
該コアロジック電力供給信号、該接地電力供給信号および該高電力供給信号を受け、マイナスの電圧を生成するｎチャネル金属酸化物半導体トランジスタボディバイアス生成器と
をさらに備え、
該ｎチャネル金属酸化物半導体トランジスタボディバイアス生成器は、該マイナスの電圧を使用して、該ｎチャネル金属酸化物半導体トランジスタに対するボディバイアスを生成し、
上記能動ラッチアップ防止回路網は、該ボディバイアス経路と該接地電力供給電圧経路との間に接続されるトランジスタを備え、該トランジスタは、該コアロジックのプラスの電力供給信号および該接地信号が有効である一方、該マイナスの電圧信号が有効でないことを、該能動ラッチアップ防止回路網が判断するとき、該能動ラッチアップ防止回路網によってオンにされ、
該トランジスタがオンにされたとき、該接地電力供給信号は、該ボディバイアス経路に付与される、項目１に記載の集積回路。
（項目１７）
上記金属酸化物半導体トランジスタは、ｎチャネル金属酸化物半導体トランジスタを備え、上記集積回路は、
上記入出力ピンの１つからコアロジックのプラスの電力供給信号を受けるコアロジックのプラスの電力供給経路と、
該入出力ピンの１つから接地電力供給信号を受ける接地電力供給経路と、
該入出力ピンの１つから、該コアロジック電力供給信号より大きい高電力供給信号を受ける高電力供給経路と、
該コアロジック電力供給信号、該接地電力供給信号および該高電力供給信号を受け、マイナスの電圧を生成するｎチャネル金属酸化物半導体トランジスタボディバイアス生成器であって、該ｎチャネル金属酸化物半導体トランジスタボディバイアス生成器は、該マイナスの電圧を使用して、該ｎチャネル金属酸化物半導体トランジスタに対する上記ボディバイアス信号を生成する、ｎチャネル金属酸化物半導体トランジスタボディバイアス生成器と
をさらに備え、上記能動ラッチアップ防止回路網は、
出力を有し、該マイナスの電圧を受ける第一の入力を有し、かつ、該コアロジックのプラスの電力供給信号および該接地電力供給信号が有効であるとき、有効であるバイアス電圧を受ける第二の入力を有する比較器であって、該比較器は、該第一の入力と該第二の入力とを比較し、出力において対応する制御信号を生成する、比較器と、
該比較器から該制御信号を受け、該制御信号の対応するレベルシフトバージョンを生成するレベルシフタと、
該制御信号の該レベルシフトバージョンを受け、該ボディバイアス経路と該接地電力供給経路との間に接続されるゲートを有するトランジスタであって、該マイナスの電圧が、該バイアス電圧より小さいとき、該レベルシフトされた制御信号は、該ボディバイアス経路と該接地電力供給経路との間に接続される該トランジスタをオフにする第一の状態を有し、該マイナスの電圧が、該バイアス電圧より大きいとき、該レベルシフトされた制御信号は、該ボディバイアス経路と該接地電力供給経路との間に接続される該トランジスタをオンにする第二の状態を有し、該接地電力供給信号が、該ボディバイアス経路に付与され、ラッチアップを防止する、トランジスタと
を備える、項目１に記載の集積回路。
（項目１８）
上記金属酸化物半導体トランジスタは、ｐチャネル金属酸化物半導体トランジスタを備える、上記集積回路は、
上記入出力ピンの１つからコアロジックのプラスの電力供給信号を受けるコアロジックのプラスの電力供給経路と、
該入出力ピンの１つから接地電力供給信号を受ける接地電力供給経路と、
少なくとも該コアロジック電力供給信号および該接地電力供給信号を受けるｐチャネル金属酸化物半導体トランジスタボディバイアス生成器であって、該ｐチャネル金属酸化物半導体トランジスタボディバイアス生成器は、該ボディバイアス信号を該ボディバイアス経路に付与する、ｐチャネル金属酸化物半導体トランジスタボディバイアス生成器と
をさらに備え、上記能動ラッチアップ防止回路網は、
出力を有し、該ボディバイアスの指標となる第一の電圧を受ける第一の入力を有し、かつ、該第二の電圧を受ける第二の入力を有する比較器であって、該比較器は、該第一の入力と該第二の入力とを比較して、該コアロジックのプラスの電力供給電圧および該接地電力供給信号が有効であり、該ボディバイアス信号が有効でないときに第一の状態を有し、該コアロジックのプラスの電力供給信号、該接地電力供給信号および該ボディバイアス信号が有効であるときに第二の状態を有する自身の出力に対応する制御信号を生成する、比較器
を備える、項目１に記載の集積回路。
（項目１９）
上記金属酸化物半導体トランジスタは、ｐチャネル金属酸化物半導体トランジスタを備える、上記集積回路は、
上記入出力ピンの１つからコアロジックのプラスの電力供給信号を受けるコアロジックのプラスの電力供給経路と、
該入出力ピンの１つから接地電力供給信号を受ける接地電力供給経路と、
少なくとも該コアロジック電力供給信号および該接地電力供給信号を受けるｐチャネル金属酸化物半導体トランジスタボディバイアス生成器であって、該ｐチャネル金属酸化物半導体トランジスタボディバイアス生成器は、該ボディバイアス信号を該ボディバイアス経路に付与する、ｐチャネル金属酸化物半導体トランジスタボディバイアス生成器と
をさらに備え、上記能動ラッチアップ防止回路網は、
出力を有し、該ボディバイアスの指標となる第一の電圧を受ける第一の入力を有し、かつ、該第二の電圧を受ける第二の入力を有する比較器であって、該比較器は、該第一の入力と該第二の入力とを比較して、該コアロジックのプラスの電力供給電圧および該接地電力供給信号が有効であり、該ボディバイアス信号が有効でないときに第一の状態を有し、該コアロジックのプラスの電力供給信号、該接地電力供給信号および該ボディバイアス信号が有効であるときに第二の状態を有する自身の出力に対応する制御信号を生成する、比較器と、
該制御信号が付与され、該ボディバイアス経路と該コアロジックのプラスの電力供給経路との間に接続されるゲートを有するトランジスタであって、該制御信号が該第一の状態を有するときに、該制御信号は、該ボディバイアス経路と該コアロジックのプラスの電力供給経路との間に接続された該トランジスタをオンにし、その結果、該プラスの電力供給信号が、該ボディバイアス経路に付与され、ラッチアップを防止し、該制御信号が該第二の状態を有するときに、該制御信号は、該ボディバイアス経路と該コアロジックのプラスの電力供給経路との間に接続された該トランジスタをオフにし、その結果、該ｐチャネル金属酸化物半導体トランジスタボディバイアス生成器によって該ボディバイアス経路に付与される該ボディバイアス信号が、該ｐチャネル金属酸化物半導体トランジスタの該ボディ端子をバイアスする、トランジスタと
を備える、項目１に記載の集積回路。
（項目２０）
上記入出力ピンの１つからプラスの電力供給信号を受けるプラスの電力供給経路と、
該入出力ピンの１つから接地電力供給信号を受ける接地電力供給経路と、
上記ボディバイアス経路と、該電力供給経路の特定の１つとに接続されたトランジスタと、
該プラスの電力供給信号、該接地電力供給信号および上記ボディバイアス信号が有効であるかどうかを判断し、該プラスの電力供給信号および該接地電力供給信号が有効である一方、該ボディバイアス信号が有効でないとき、該ボディバイアス経路に接続されたトランジスタをオンにし、該ボディバイアス経路を該電力供給経路の該特定の１つに電気的接続し、該プラスの電力供給信号、該接地電力供給信号および該ボディバイアス信号が有効であるとき、該ボディバイアス経路に接続されたトランジスタをオフにし、該ボディバイアス信号は、上記金属酸化物半導体トランジスタの上記ボディをバイアスさせる該能動ラッチアップ防止回路網内の比較器回路網と
をさらに備える、項目１に記載の集積回路。
（項目２１）
集積回路上の金属酸化物半導体トランジスタにおいて、ラッチアップ防止する方法であって、該集積回路は、ボディバイアス信号を該金属酸化物半導体トランジスタのボディ端子に分配するボディバイアス経路を有し、該方法は、
該集積回路上の電力供給信号をモニタして、該金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出することと、
潜在的なラッチアップ条件が存在するとき、該ボディバイアス経路を安全な電圧に保って、該金属酸化物半導体トランジスタにおけるラッチアップを防止することと
を包含する、方法。
（項目２２）
上記電力供給信号をモニタすることは、プラスの電力供給信号および接地電力供給信号をモニタし、該プラスの電力供給信号および該接地電力供給信号が有効かどうかを判断することを包含する、項目２１に記載の方法。
（項目２３）
上記電力供給信号をモニタすることは、上記ボディバイアス経路上の電圧をモニタし、
上記ボディバイアス信号が有効かどうかを判断することを包含する、項目２１に記載の方法。
（項目２４）
上記集積回路は、上記ボディバイアス経路に印加される上記ボディバイアス信号を生成するボディバイアス生成回路網を備え、
上記電力供給信号をモニタすることは、該ボディバイアス生成回路網からの少なくとも１つの信号をモニタし、該ボディバイアス信号が有効かどうかを判断することを包含する、項目２１に記載の方法。
（項目２５）
トランジスタが、上記ボディバイアス経路と、接地電力供給信号を受ける端子との間に接続される、上記方法は、
該ボディバイアス経路上の上記ボディバイアス信号が有効かどうか判断することと、
プラスの電力供給信号および該接地電力供給信号をモニタし、該プラスの電力供給信号および該接地電力供給信号が有効であるかどうかを判断することと、
該プラスの電力供給信号および該接地電力供給信号が有効となる一方、該ボディバイアス信号が有効でないとき、該トランジスタをオンにして、該ボディバイアス経路に該接地電力供給信号を付与することと
をさらに包含する、項目２１に記載の方法。
（項目２６）
トランジスタが、上記ボディバイアス経路と、プラスの電力供給信号を受ける端子との間に接続され、上記方法は、
該ボディバイアス経路上の上記ボディバイアス信号が有効かどうか判断することと、
該プラスの電力供給信号および接地電力供給信号をモニタし、該プラスの電力供給信号および該接地電力供給信号が有効であるかどうかを判断することと、
該プラスの電力供給信号および該接地電力供給信号が有効となる一方、該ボディバイアス信号が有効でないとき、該トランジスタをオンにして、該ボディバイアス経路に該プラスの電力供給信号を付与することと
をさらに包含する、項目２１に記載の方法。
（項目２７）
それぞれがボディ端子を有するｎチャネル金属酸化物半導体トランジスタと、
ｎチャネル金属酸化物半導体ボディバイアス信号を生成するｎチャネルボディバイアス生成器と、
該ｎチャネル金属酸化物半導体ボディバイアス信号を該ｎチャネル金属酸化物半導体トランジスタの該ボディ端子に分配する第一のボディバイアス経路と、
該ｎチャネル金属酸化物半導体トランジスタがラッチアップを経験することを防止するｎチャネル能動ラッチアップ防止回路網と、
それぞれがボディ端子を有するｐチャネル金属酸化物半導体トランジスタと、
ｐチャネル金属酸化物半導体ボディバイアス信号を生成するｐチャネルボディバイアス生成器と、
該ｐチャネル金属酸化物半導体ボディバイアス信号を該ｐチャネル金属酸化物半導体トランジスタの該ボディ端子に分配する第二のボディバイアス経路と、
該ｐチャネル金属酸化物半導体トランジスタがラッチアップを経験することを防止するｐチャネル能動ラッチアップ防止回路網と
を備える、プログラマブルロジックデバイス集積回路。
（項目２８）
上記第一のボディバイアス経路に付与される上記ｎチャネル金属酸化物半導体ボディバイアス信号を生成するｎチャネル金属酸化物半導体ボディバイアス生成回路網と、
上記第一のボディバイアス経路に付与される上記ｐチャネル金属酸化物半導体ボディバイアス信号を生成するｐチャネル金属酸化物半導体ボディバイアス生成回路網と
をさらに備える、項目２７に記載のプログラマブルロジックデバイス集積回路。
（項目２９）
プラスの電力供給信号および接地電力供給信号を受ける入出力ピンであって、上記ｎチャネル能動ラッチアップ防止回路網は、上記第一のボディバイアス経路上の上記ｎチャネルボディバイアス信号が有効であるかどうか、該プラスの電力供給信号が有効であるかどうか、および、該接地電力供給信号が有効であるかどうかを判断する比較器回路網を備える、入出力ピンと、
該比較器回路網が、該プラスの電力供給信号および該接地電力供給信号が有効となった一方で、該ｎチャネル能動ボディバイアス信号が有効でないと判断するとき、上記ｎチャネル能動ラッチアップ防止回路網はオンになり、該接地電力供給信号で、該第一のボディバイアス経路をクランプする該ｎチャネル能動ラッチアップ防止回路網内のトランジスタと
をさらに備える、項目２７に記載のプログラマブルロジックデバイス集積回路。
（項目３０）
プラスの電力供給信号および接地電力供給信号を受ける入出力ピンであって、上記ｐチャネル能動ラッチアップ防止回路網は、上記第二のボディバイアス経路上の上記ｐチャネルボディバイアス信号が有効であるかどうか、該プラスの電力供給信号が有効であるかどうか、および、該接地電力供給信号が有効であるかどうかを判断する比較器回路網を備える、入出力ピンと、
該比較器回路網が、該プラスの電力供給信号および該接地電力供給信号が有効となった一方で、該ｐチャネルボディバイアス信号が有効でないと判断するとき、該ｐチャネル能動ラッチアップ防止回路網はオンになり、該プラスの電力供給信号で、該第二のボディバイアス経路をクランプする、該ｐチャネル能動ラッチアップ防止回路網内のトランジスタと
をさらに備える、項目２７に記載のプログラマブルロジックデバイス集積回路。
【００１７】
（摘要）
ボディバイアスされた金属酸化物半導体トランジスタと、金属酸化物半導体トランジスタにおけるラッチアップ発生を防止するラッチアップ防止回路網とを含むプログラマブルロジックデバイス集積回路のような集積回路が提供される。ボディバイアス信号は、外部ソースから受けられ得るか、あるいは、内部で発生され得る。ボディバイアス経路は、ボディバイアス信号を金属酸化物半導体トランジスタのボディ端子に分配するために、使用される。ラッチアップ防止回路網は、能動ｎチャネルおよびｐチャネル金属酸化物半導体トランジスタラッチアップ防止回路網を含み得る。ラッチアップ防止回路網は、電力供給信号の状態をモニタし、潜在的なラッチアップ防止条件が存在するかどうかを判断する。ラッチアップ防止回路網が、コアロジック電力供給信号および接地電力供給信号が有効となった一方で、ボディバイアス信号が有効でないと判断した場合、ボディバイアス経路は、安全な電圧でクランプされ、金属酸化物半導体トランジスタでのラッチアップ発生を防止し得る。
【発明を実施するための最良の形態】
【００１８】
（詳細な説明）
本発明は、ラッチアップ防止回路網を有するボディバイアス集積回路に関する。集積回路は、任意の適切なタイプであり得る。１つの特定の適切なアレンジメントを用いると、本発明に従うラッチアップ防止回路網は、プログラマブルロジックデバイス集積回路上で使用される。ラッチアップ防止回路網は、また、デジタル信号プロセッサ、マイクロプロセッサ、カスタム集積回路、あるいは、ラッチアップ事象の影響を受けやすく、ボディバイアスを有する任意の他の集積回路に使用され得る。本発明は、一般的に、一例として、プログラマブルロジックデバイス集積回路との関連において記載される。
【００１９】
プログラマブルロジックデバイス集積回路は、構成データを用いてカスタム化され得る。典型的なシナリオにおいて、ロジック設計者は、所望のロジック回路を設計するにあたり、コンピュータ支援設計（ＣＡＤ）システムを使用する。コンピュータ支援設計システムは、プログラマブルロジックデバイスのハードウェア能力に関する情報を使用し、構成データを生成する。
【００２０】
プログラマブルロジックデバイスは、プログラマブル素子を含む。プログラマブル素子は、任意の適切なプログラマブル技術（例えば、ヒューズ、アンチヒューズ、レーザプログラムされた素子、電気的にプログラムされた素子、不揮発性メモリ素子、揮発性メモリ素子、マスクプログラムされた素子など）に基づき得る。典型的なシナリオにおいて、プログラマブル素子は、ランダムアクセスメモリ（ＲＡＭ）セルに基づく。
【００２１】
プログラマブルロジックデバイスをカスタム化して、所望のロジック回路にインプリメントするために、コンピュータ支援設計システムによって作成された構成データは、プログラマブルメモリ素子の中にロードされる。プログラマブルロジックデバイスの動作中に、各メモリ素子は、そのロードされた構成データに基づき静的出力信号を提供する。メモリ素子からの出力信号は、プログラマブルロジックデバイス上のプログラマブルロジック領域内の金属酸化物半導体トランジスタのゲートに付与される。これによって、プログラマブルロジックデバイスが所望のロジック回路をインプリメントできるように、プログラマブルロジックは構成される。
【００２２】
プログラマブルロジックデバイス上のプログラマブルロジックおよび他の回路網は、ｎチャネル金属酸化物半導体電界効果トランジスタ（ＮＭＯＳトランジスタ）およびｐチャネル金属酸化物半導体電界効果トランジスタ（ＰＭＯＳトランジスタ）から形成される。ＮＭＯＳおよびＰＭＯＳトランジスタを有する集積回路は、相補型金属酸化物半導体（ＣＭＯＳ）集積回路と称される。
【００２３】
電力消費を削減するために、トランジスタの少なくとも一部は、ボディバイアスが提供される。例えば、ＮＭＯＳトランジスタは、接地よりもわずかに低いボディバイアス電圧を提供され得、ＰＭＯＳトランジスタは、そのプラスの電力供給電圧よりもわずかに高いボディバイアス電圧を提供され得る。ボディバイアス電圧は、トランジスタのリークを低減し、それゆえ、デバイス性能を向上させる。
【００２４】
本発明に従う例示的なプログラマブルロジックデバイス１０が、図１に示される。プログラマブルロジックデバイス１０は、ホットソケット互換性のあることが好ましい。プログラマブルロジックデバイス１０は、入出力ピン１４を介して、デバイス１０の駆動信号をオフにするため、および、他のデバイスから信号を受けるための入出力回路網１２を有する。グローバルおよびローカルな垂直および水平なラインおよびバスのような相互接続リソース１６は、デバイス１０上の信号をルーティングするために使用される。相互接続リソース１６は、固定相互接続（導電ライン）およびプログラマブル相互接続（すなわち、それぞれの固定相互接続間のプログラマブル接続）を含む。プログラマブルロジック１８は、組み合わせロジック回路網および順序ロジック回路網を含み得る。プログラマブルロジック１８は、カスタムロジック機能を実行するように構成され得る。相互接続リソース１６と関連するプログラマブル相互接続は、プログラマブルロジック１８の一部であると考えられ得る。
【００２５】
ロジック１８内のプログラマブル素子２０は、任意の適切なソースからロードされ得る。典型的なアレンジメントにおいて、プログラマブル素子は、外部の消去可能プログラマブル読み取り専用メモリからロードされ、ピン１４を介して構成デバイスと呼ばれるチップと、入出力回路網１２とを制御する。
【００２６】
デバイス１０の回路網は、任意の適切なアーキテクチャを用いて組織化され得る。一例として、プログラマブルロジックデバイス１０のロジックは、一連の行および列からなるより大きなプログラマブルロジック領域から組織化され、この大きな領域のそれぞれは、より小さなロジック領域を多数含む。デバイス１０のロジックリソースは、関連する垂直および水平の導体のような相互接続リソース１６と相互接続され得る。これらの導体は、デバイス１０の実質全体に及ぶグローバルな導電ライン、デバイス１０の一部に及ぶハーフラインまたはクォーターラインのような部分的ライン、特定の長さ（例えば、幾つかのロジックエリアを相互接続するのに十分な長さ）の捩れ（ｓｔａｇｇｅｒｅｄ）ライン、より短いローカルライン、または、任意の他の適切な相互接続リソースのアレンジメントを含み得る。必要に応じて、デバイス１０のロジックは、さらに多くのレベルまたは層でアレンジされ得る。これによって、多数の大きな領域が相互接続されて、ロジックのさらに大きなポーションを形成する。さらなる他のデバイスのアレンジメントでは、行と列にアレンジされていないロジックを使用し得る。
【００２７】
図１の集積回路１０のような集積回路の一次プロセッシング回路網は、デバイスの中央領域に位置される。入出力回路網１２は、典型的には、集積回路の周辺部の周りに位置される。デバイスの中央領域は、ときどき、デバイスのコアと称され、その領域の回路網は、ときどき、コア回路網またはコアロジックと称される。多数の集積回路は、マルチレベルの電力供給スキームを使用する。このスキームにおいて、コア回路網は、比較的低い電力供給レベルを用いて電力供給され、入出力前駆動回路および他の周辺コンポーネントは、１つ以上のより高い供給レベルを用いて電力供給される。コアロジックの電力供給レベルは、ときどき、ＶｃｃコアまたはＶｃｃと称される。周辺回路網に電力供給するために使用される高い電力供給レベルの１つは、ときどき、Ｖｃｃｐｄと称される。他の電力供給レベルも、また使用され得る。電圧Ｖｓｓは、一般に接地と称される。
【００２８】
任意の適切な幾つかの異なる電力供給レベルが、デバイス１０を電力供給するために使用され得る。２．５ボルトの高い電力供給レベルＶｃｃｐｄ、プラス１．１ボルトのコアロジック電力供給電圧、および、０ボルトの接地電圧Ｖｓｓを用いて電力供給される集積回路１０が、本明細書で、一例として記載される。この電力供給構成は、単に例示的なものに過ぎない。必要に応じて、他の適切な電力供給電圧も、集積回路１０を電力供給するために使用され得る。
【００２９】
デバイス１０上のトランジスタは、４つの端子（ソース、ドレイン、ゲートおよびボディ）を有する。トランジスタのゲート端子は、その制御端子である。トランジスタのゲート上の電圧は、そのドレインとソースとの間を流れる電流の量を調節するのに役立つ。ときどき、ウェル端子またはバルク端子とも称されるボディ端子は、ドレインおよびソースが形成されるウェルと称される半導体領域に接続される。
【００３０】
ボディバイアスのスキームは、集積回路上のトランジスタのボティ端子にバイアス電圧を印加して、電力消費を削減する。ｐチャネル金属酸化物半導体トランジスタにおいて、ボディ端子の電圧は、プラスの電力供給電圧Ｖｃｃに対してわずかに高くされ得る。ｎチャネル金属酸化物半導体トランジスタにおいて、ボディ端子の電圧は、接地Ｖｓｓに対して幾分か低くされ得る。
【００３１】
例えば、ｎチャネル金属酸化物半導体トランジスタのボディ端子は、接地電圧Ｖｓｓの０Ｖに対して、約３００ｍＶの範囲の大きさを有するマイナスの電圧でバイアスされ得る。ｐチャネル金属酸化物半導体トランジスタのボディは、１．６Ｖ（例として）または１．１Ｖ〜２．１Ｖの範囲（例として）でバイアスされ得る。１．６Ｖのボディバイアスは、Ｖｃｃ（本例では、１．１Ｖ）よりも５００ｍＶ高い。過度のボディバイアスレベルは、一般的に避けられる。なぜなら、ボディバイアスの大部分は、デバイス性能（例えば、スイッチング速度）を低下させ得るからである。
【００３２】
ボディバイアスは、任意の適切なボディバイアスソースを用いて提供され得る。例えば、ボディバイアスは、外部電圧調節器のような外部ソースを用いて提供され得る。ボディバイアス電圧がチップ上で生成される内部バイアススキームも、また使用され得る。
【００３３】
例示的な外部バイアスアレンジメントの模式図が、図２に示される。外部ボディバイアスソース２２は、集積回路１０のピン１４に接続される。ピン１４は、また、電力供給電圧Ｖｃｃ、ＶｓｓおよびＶｃｃｐｄを受けるためにも使用される。外部ソース２２は、例えば、電圧調節回路であり得、この電圧調節回路は、システムボードまたは他の実装構造上に含まれる。集積回路１０は、ピンアンドソケット（ｐｉｎ−ａｎｄ−ｓｏｃｋｅｔ）コネクタまたは任意の他の適切なコネクタを用いて、外部ソースに接続され得る。集積回路１０は、ＮＭＯＳトランジスタ２４およびＰＭＯＳトランジスタ２６を含む。トランジスタ２４および２６のソースは、Ｓとラベル付けされ、ドレインは、Ｄとラベル付けされ、ゲートは、Ｇとラベル付けされ、そして、ボディ端子は、Ｂとラベル付けされる。図２に示されるように、ボディバイアス電圧Ｖｐｗｂｉａｓは、各ＮＭＯＳトランジスタ２４のボディ端子Ｂに印加される。ボディバイアス電圧Ｖｎｗｂｉａｓは、各ＰＭＯＳトランジスタ２６のボディ端子Ｂに印加される。ＶｐｗｂｉａｓおよびＶｎｗｂｉａｓの例示的な値は、−０．３ボルトおよび１．６ボルトである。
【００３４】
図２の例において、単一の値のＶｐｗｂｉａｓは、ボディバイアストランジスタ２４に使用され、単一の値のＶｎｗｂｉａｓは、ボディバイアス２６に使用される。これは、単に例示的なものに過ぎない。例えば、これらは、２つ以上の異なる値のＶｐｗｂｉａｓ（例えば、Ｖｐｗｂｉａｓ１、Ｖｐｗｂｉａｓ２など）もあり得、２つ以上の異なる値のＶｎｗｂｉａｓ（例えば、Ｖｎｗｂｉａｓ１、Ｖｎｗｂｉａｓ２など）もあり得る。これらの異なるボディバイアスの値は、異なる対応するトランジスタのグループに分配され得る。必要に応じて、集積回路上の制御回路網または外部ソース２２と関連する制御回路網は、ボディバイアス電圧を選択的に生成するために使用され得る。これは、デバイス１０が電力消費と性能との間の最適バランスを示すようにするためである。
【００３５】
内部ボディバイアス回路網を用いる例示的な集積回路１０の模式図が、図３に示される。ピン１４は、電力供給電圧Ｖｃｃ、ＶｓｓおよびＶｃｃｐｄを受けるために使用される。図３の例において、２つの異なる値のＶｐｗｂｉａｓ（Ｖｐｗｂｉａｓ１およびＶｐｗｂｉａｓ２）が、２つの関連するグループのＮＭＯＳトランジスタ２４に対するボディバイアスとして生成される。２つの異なる値のＶｎｂｉａｓ（Ｖｎｗｂｉａｓ１およびＶｎｗｂｉａｓ２）が、２つの関連するグループのＰＭＯＳトランジスタ２４に対するボディバイアスとして生成される。ＮＭＯＳボディバイアス生成器２８は、ボディバイアスＶｐｗｂｉａｓ１およびＶｐｗｂｉａｓ２を生成する。ＰＭＯＳボディバイアス生成器３０は、ボディバイアスＶｎｗｂｉａｓ１を生成する。ＰＭＯＳボディバイアス生成器３２は、Ｖｎｗｂｉａｓ２を生成する。
【００３６】
図３の例において、４つの異なるボディバイアス電圧が生成される。これは、単に例示的なものに過ぎない。例えば、ＰＭＯＳトランジスタボディバイアスが単一の値であることも、あるいは、ＰＭＯＳトランジスタボディバイアスが３つ以上の値であることもあり得る。同様に、ＮＭＯＳトランジスタボディバイアスが単一の値であることも、あるいは、ＮＭＯＳトランジスタボディバイアスが３つ以上の値であることもあり得る。集積回路１０上の制御回路網は、どのボディバイアス電圧が生成されるか（例えば、回路１０の動作の最適化のため）を選択的に制御するために使用され得る。あるいは、ボディバイアス電圧のアレンジメントが、固定ボディバイアス電圧を生成するために使用され得る。
【００３７】
任意の適切な電力供給アレンジメントが、生成器２８、３０および３２のようなオンチップ生成器に電力供給するために使用され得る。図３の例において、ＰＭＯＳボディバイアス生成器回路網３０および３２、ならびに、ＮＭＯＳボディバイアス生成器回路網２８は、コア電力供給電圧Ｖｃｃ、高電力供給電圧Ｖｃｃｐｄおよび接地電圧Ｖｓｓを用いて電力供給される。一般的に、内部ボディバイアス生成スキームは、電力供給ピンの使用を最小限にしようと試みる。それゆえ、電力供給電圧を用いて動作されることが好ましい。そのように動作されなければ、集積回路１０上で利用可能とされるであろう。しかしながら、必要に応じて、１つ以上の追加のプラスまたはマイナスの電力供給電圧が使用され得る。図３のアレンジメントは、単に例示的なものに過ぎない。
【００３８】
任意の適切な回路網が、ＮＭＯＳボディバイアス生成器２８に対して使用され得る。図３の例において、ＮＭＯＳボディバイアス生成器２８は、調整可能な電圧調節器３８および４０を有し、それぞれ出力４２および４４で、ボディバイアス電圧Ｖｐｗｂｉａｓ１およびＶｐｗｂｉａｓ２を供給する。ボディバイアス電圧Ｖｐｗｂｉａｓ１およびＶｐｗｂｉａｓ２の大きさは、（例えば、プログラマブル素子２０によって提供される内部制御信号を用いて、動的生成された内部信号を用いて、あるいは、外部制御信号を用いて）調節器３８および４０を調整することによって調整され得る。ボディバイアス電圧Ｖｐｗｂｉａｓ１およびＶｐｗｂｉａｓ２は、マイナスである（Ｖｓｓより低い）。必要に応じて、調節器３８および４０は、調整可能な調節器でなく、むしろ、固定調節器であり得る。
【００３９】
リファレンス生成器４８は、リファレンス電流および電圧を供給するために使用され得る。リファレンス信号は、経路４６を用いて分配され得る。
【００４０】
チャージポンプ３４は、マイナスの電力供給電圧Ｖｎｅｇを生成するために使用され得る。電圧Ｖｎｅｇは、経路３６を介して調整可能な電圧調節器３８および４０に分配される。一つの適切なアレンジメントを用いると、Ｖｎｅｇの値は、約−１．０ボルトである。これは、信号Ｖｐｗｂｉａｓ１およびＶｐｗｂｉａｓ２を生成するのに必要とされるマイナスの最大ボディバイアス電圧よりも大きさにおいて大きい。調節器３８および４０は、Ｖｎｅｇの大きさを小さくして、所望の値のＶｐｗｂｉａｓ１およびＶｐｗｂｉａｓ２を生成する。
【００４１】
例示的なＰＭＯＳボディバイアス生成回路５０が、図４に示される。リファレンス生成器５０は、電圧リファレンス信号Ｖｒｅｆ（例えば、０．５ボルト）をライン５４上に生成する。演算増幅器５６は、２つの入力７２および７０と、出力５８とを有する。出力５８上の電圧は、トランジスタ６０のゲートＧを制御する。トランジスタ６０は、そのソースＳを有し、ソースＳは、Ｖｃｃｐｄ端子７４に接続される。直列接続の抵抗器６４および６６は、分圧器を形成し、トランジスタ６０のドレインＤと端子７６にある接地電位Ｖｓｓのソースとの間に接続される。回路５０の出力端子６２は、ボディバイアス電圧Ｖｎｗｂｉａｓを生成する。ＰＭＯＳボディバイアス生成回路５０の設定点（ｓｅｔ  ｐｏｉｎｔ）は、Ｖｒｅｆの値と、抵抗器６４および６６の値とによって確立される。
【００４２】
抵抗器６４と６６との抵抗比は、定常状態で、所望の値のＶｎｗｂｉａｓが出力端子６２で生成されるとき、フィードバック経路６８の電圧がＶｒｅｆの値と等しくなるように選択される。動作中、演算増幅器５６は、入力７０と７２とを比較し、対応する出力信号を出力５８に生成する。Ｖｎｗｂｉａｓの値が、その設定点の値より大きいとき、演算増幅器の出力は低くなり、このため、トランジスタ６０のドレイン−ソース間の抵抗が増加し、端子６２でのＶｎｗｂｉａｓの値が減少する。Ｖｎｗｂｉａｓの値が、その設定点の値より小さいとき、演算増幅器の出力は高くなり、このため、トランジスタ６０のドレイン−ソース間の抵抗が減少し、端子６２でのＶｎｗｂｉａｓの値が増加する。このフィードバックアレンジメントを用いて、安定なボディバイアス電圧Ｖｎｗｂｉａｓが、端子６２で生成される。
【００４３】
図４の回路５０は、固定または調整可能であり得る。調整可能にすることは、抵抗器６４および６６に対して、調整可能な分圧器を用いて提供され得る。このタイプのアレンジメントを用いると、プログラマブル素子２０の出力、プログラマブルロジック１８からの内部生成制御信号、あるいは、外部供給制御信号は、関連トランジスタを制御するために使用され得る。トランジスタは、分圧器回路の設定を確立するために、そして、これにより、ライン６８上のフィードバック電圧の値を確立するために、使用され得る。端子６２上の出力は、出力電圧の比率（ｆｒａｃｔｉｏｎ）を調整することによって制御される。この出力電圧は、リファレンス電圧５４を一定に保ったまま、フィードバックライン６８上の比較器入力７０にフィードバックされる。
【００４４】
図２、図３および図４の例が示すように、ボディバイアス信号の状態は、ピン１４における電力供給電圧の状態に依存する。集積回路１０は、ホットソケット互換性を有する。そのため、集積回路１０が使用されているデバイスのユーザは、デバイス１０をその電源に接続することも、あるいは、そこから外すことも自由にできる。ユーザは、例えば、集積回路１０に含まれるデバイスを１つのソケットから引き抜き、別のソケットの中にそれを挿入し得る。電力供給信号Ｖｃｃ、ＶｓｓおよびＶｃｃｐｄを供給する電力供給ピン１４が接触すると、信号Ｖｃｃ、ＶｓｓおよびＶｃｃｐｄは、特定の順番で確立され、有効になる。
【００４５】
例えば、ユーザが、ある方法でデバイスを挿入する場合、信号Ｖｃｃが最初に有効とされ得る（すなわち、Ｖｃｃを担うソケット内の導体が、集積回路１０上のＶｃｃピンに電気的接続する）。そのユーザが、わずかに異なる方法で同じデバイスを挿入する場合、信号Ｖｃｃｐｄが最初に有効とされ得る（すなわち、Ｖｃｃｐｄを担うソケット内の導体が、集積回路１０上のＶｃｃｐｄピンに電気的接続する）。特定の状況において、集積回路１０に付与される電力供給信号のシーケンスは、ラッチアップ条件を生じる可能性を有する。この特定のパワーアップシーケンスが生じたとき、集積回路１０は、ダメージを受ける可能性または動作不能となる可能性を有する。
【００４６】
ラッチアップ現象は、集積回路１０上のＣＭＯＳトランジスタ内の寄生バイポーラトランジスタの存在によるものである。集積回路１０上の典型的な（３つのウェルの）ＣＭＯＳトランジスタ構造７８の断面図が、図５に示される。ＣＭＯＳ構造７８は、ＮＭＯＳトランジスタ８０およびＰＭＯＳトランジスタ８２を有する。
【００４７】
トランジスタ８０において、ソースＳおよびドレインＤは、注入領域８４を用いて形成される。ゲート構造８６は、シリコン酸化物のような絶縁体の薄い層と、シリサイド化ポリシリコンのようなゲート導体とから形成される。ボディ端子Ｂは、注入領域８８を使用し、ｐ型ボディバイアス領域９０とオーミック接触を形成する。
【００４８】
トランジスタ８２において、ソースＳおよびドレインＤは、注入領域９２を用いて形成される。ゲート構造９４は、シリコン酸化物のような絶縁体の薄い層と、シリサイド化ポリシリコンのようなゲート導体とから形成される。ボディ端子Ｂは、注入領域９６を使用して、ｎ型ボディ領域９８とオーミック接触を形成する。深いｎ型ウェル１００は、ウェル９０およびウェル９８を取り囲む。
【００４９】
トランジスタ８０が、通常に動作しているとき、マイナスのボディバイアスＶｐｗｂｉａｓが、トランジスタ８０のボディ端子Ｂに印加され、その実行閾値電圧が増加し、それゆえ、電力消費が削減される。トランジスタ８２が、通常に動作しているとき、プラスのボディバイアスＶｎｗｂｉａｓが、トランジスタ８２のボディ端子Ｂに印加され、その実行閾値電圧が増加し、それゆえ、電力消費が削減される。トランジスタ８０および８２のソース端子、ドレイン端子およびゲート端子に印加される電圧は、トランジスタが動作している回路に依存する。典型的な回路構成（例えば、所定のインバータ）において、トランジスタ８０のソースＳは、Ｖｓｓであり、トランジスタ８２のソースＳは、Ｖｃｃである。ＰＭＯＳおよびＮＭＯＳトランジスタのソースおよびドレインは、一般的に、相互に変更可能であり、ときどき、ソース−ドレイン（複数または単数）端子と合わさって称される。
【００５０】
図５に示されるように、ＣＭＯＳ構造７８のドープされた半導体領域は、寄生バイポーラトランジスタＮＰＮ１、ＮＰＮ２およびＰＮＰを形成する。高ドープされたｐ＋領域９２は、寄生バイポーラトランジスタＰＮＰのエミッタを形成する。高ドープされたｎ＋領域８４は、寄生バイポーラトランジスタＮＰＮ２のエミッタを形成する。所定のパワーアップシーケンス下において、寄生バイポーラトランジスタＮＰＮ１、ＮＰＮ２およびＰＮＰの間のフィードバックは、ＣＭＯＳ構造７８が、望ましくないラッチアップ状態に入る原因となり得る。
【００５１】
一般に、接地信号Ｖｓｓが存在しない場合、集積回路１０は、動作可能ではない。ラッチアップと通常動作との双方は、Ｖｓｓが存在することを必要とする。Ｖｓｓが存在する場合、２つのシナリオが考えられる。ボディバイアス電圧ＶｐｗｂｉａｓおよびＶｎｗｂｉａｓが有効になる前に、集積回路の回路網にＶｃｃが印加されるか、あるいは、ボディバイアス電圧が有効となった後に、集積回路の回路網にＶｃｃが印加されるかである。ＶｓｓおよびＶｃｃが有効になった後に、ボディバイアス電圧ＶｐｗｂｉａｓおよびＶｎｗｂｉａｓが有効になる場合、ラッチアップに適切な条件が存在し、その結果、ラッチアップが生じ得る。
【００５２】
図５のＣＭＯＳトランジスタ構造７８の動作で、ＶｃｃおよびＶｓｓが既に有効になった後に、ボディバイアス電圧ＶｐｗｂｉａｓおよびＶｎｗｂｉａｓが有効になるときを考える。ボディバイアス信号が有効になる前に、トランジスタ８０および８２のボディ端子Ｂは、フロートしている。トランジスタ８２のソース上の１．１ボルトの信号Ｖｃｃは、寄生バイポーラトランジスタＰＮＰのエミッタ−ベース接合を順バイアスする傾向がある。トランジスタＰＮＰのエミッタ−ベース接合が順バイアスされると、トランジスタＰＮＰのベースは、エミッタより電圧の低い１つのダイオードの起動電圧（ｏｎｅ  ｄｉｏｄｅ  ｔｕｒｎ−ｏｎ  ｖｏｌｔａｇｅ）（０．６ボルト）である。なぜなら、本例において、Ｖｃｃは１．１ボルトであるために、寄生ＰＮＰトランジスタのベース上の電圧は、約０．５ボルト（すなわち、１．１Ｖ−０．６Ｖ）だからである。寄生ＰＮＰトランジスタのエミッタ−ベース接合が順バイアスされると、寄生ＰＮＰトランジスタはオンとなり、その結果、寄生ＰＮＰトランジスタのコレクタが、寄生バイポーラトランジスタＮＰＮ２のベースをＶｃｃに近づける。トランジスタＮＰＮ２のベース上の電圧が高くなると、寄生バイポーラトランジスタＮＰＮ２のベース−エミッタ接合は、順バイアスされ、寄生バイポーラトランジスタＮＰＮ１およびＮＰＮ２をオンにする。トランジスタＮＰＮ１およびＮＰＮ２がオンとなると、ＰＮＰトランジスタのベースがＶｓｓに近づけられ、こうして、さらに、寄生ＰＮＰトランジスタをオンにする。このフィードバック機構によって、寄生トランジスタは、ラッチされた状態になる。その状態においては、望ましからぬ潜在的なダメージを与える大電流が、寄生バイポーラトランジスタＰＮＰと、寄生バイポーラトランジスタＮＰＮ１およびＮＰＮ２とを介してＶｃｃからＶｓｓへ流れる。たとえ、有効な値のＶｎｗｂｉａｓおよびＶｐｗｂｉａｓがトランジスタ８０および８２のボディ端子に印加されていても、この望ましからぬラッチアップ条件は、持続する。
【００５３】
本発明に従うと、ラッチアップ防止回路網は、潜在的に危険な電力供給条件を検出し、ラッチアップの発生を防止するアクションを取る集積回路１０上に提供される。ラッチアップ防止回路網は、ボディバイアスＶｎｗｂｉａｓおよびＶｐｗｂｉａｓの前に、電力供給電圧ＶｓｓおよびＶｃｃが有効になるときを検出し得、この状況が検出されるとき、安全な電圧で、ボディバイアス分配経路をクランプし得る。例えば、ＶｐｗｂｉａｓおよびＶｎｗｂｉａｓ信号が有効になるまで、Ｖｐｗｂｉａｓは、Ｖｓｓでクランプされ得、Ｖｎｗｂｉａｓは、Ｖｃｃでクランプされ得る（その理由は、これらのバイアス信号は、外部ソースから満足に受けられるから、あるいは、これらバイアス信号に対して必要な前駆電力供給電圧が、満足に受けられ、チップ上で有効なバイアス信号を生成することができるからのいずれかである）。集積回路が、十分にパワーアップされるまで、絶えず、ＶｐｗｂｉａｓおよびＶｎｗｂｉａｓをクランプすることで、ラッチアップのシナリオは避けられる。ラッチアップ防止回路網によって、集積回路のホットソケット互換性を確保でき、ユーザにパワーアップ制約を課すことが不要になる。
【００５４】
ＰＭＯＳラッチアップ防止回路網を有する例示的なプログラマブルロジックデバイス集積回路１０が、図６に示される。ＰＭＯＳラッチアップ防止回路網１０２は、外部ピン１４から、経路１０８および１０９を介して、プラスの電力供給Ｖｃｃおよび接地電力供給Ｖｓｓを受ける。ライン１０４は、ボディバイアス信号Ｖｎｗｂｉａｓを外部ソース２２（図２）から、あるいは、図３のボディバイアス生成器３０および３２または図４のボディバイアス生成回路５０のような内部ソースから受ける。集積回路１０の通常動作の間、Ｖｎｗｂｉａｓライン１０４のようなラインは、ボディバイアス信号ＶｎｗｂｉａｓをＰＭＯＳトランジスタ２６に分配するために使用される。任意の適切な数のボディバイアス信号が、回路１０上で使用され得る。単一のボディバイアス信号の使用が、図６に一例として示される。
【００５５】
ＰＭＯＳラッチアップ防止回路網１０２は、信号ＶｃｃおよびＶｓｓをモニタし、かつ、信号Ｖｎｗｂｉａｓをモニタし、潜在的なラッチアップ条件が存在するかどうかを判断する。集積回路１０が、パワーアップされるとき（例えば、集積回路１０が含まれるデバイスをソケットの中にユーザが挿入するとき）、Ｖｃｃ、ＶｓｓおよびＶｎｗｂｉａｓのような電力供給信号が、ライン１０８、１０９および１０４に、様々な順番で付与され得る。ＰＭＯＳラッチアップ防止回路網１０２は、信号Ｖｎｗｂｉａｓが有効になる前に、信号ＶｃｃおよびＶｓｓが有効になったと判断する場合、ＰＭＯＳラッチアップ防止回路網１０２は、ライン１０４上の電圧をＶｃｃで保ち得る。一度、信号Ｖｎｗｂｉａｓが有効になると、ＰＭＯＳラッチアップ防止回路網１０２は、ライン１０４をリリースし得る。このため、Ｖｎｗｂｉａｓ信号は、トランジスタ２６を通常にボディバイアスするために使用することができる。なぜなら、Ｖｃｃが有効である間、Ｖｎｗｂｉａｓは、フロートすることができないので、図５と関連して記載されたラッチアップのシナリオは避けられるからである。
【００５６】
信号Ｖｃｃ、ＶｓｓおよびＶｎｗｂｉａｓは、ＰＭＯＳラッチアップ防止回路網１０２によって直接モニタされ得るか、あるいは、ラッチアップ防止回路網１０２は、信号Ｖｃｃ、ＶｓｓおよびＶｎｗｂｉａｓと関連する電圧をモニタし得る。例えば、電力供給信号がＶｃｃに由来する場合、あるいは、Ｖｃｃが別の電力供給信号に由来する場合、ラッチアップ防止回路網１０２は、Ｖｃｃを測定する代わりに、これらの信号をモニタし得る。同様に、Ｖｎｗｂｉａｓが別の電力供給電圧に由来する場合、あるいは、別の電力供給電圧を生成して使用される場合、これらの電力供給電圧の１つが、Ｖｎｗｂｉａｓをモニタする代わりに、モニタされ得る。ＶｃｃおよびＶｎｗｂｉａｓが直接モニタされる信号モニタリングアレンジメントが、一例として記載される。
【００５７】
ＰＭＯＳラッチアップ防止回路網１０２で使用され得る例示的な回路網１１０が、図７に示される。図７に示されるように、回路網１１０は、制御回路網１１２およびトランジスタＴＸＰを含む。ＰＭＯＳボディバイアス経路１０４は、ボディバイアス信号ＶｎｗｂｉａｓをＰＭＯＳトランジスタ２６のボディ端子に分配するために使用される。制御回路網１１２は、経路１０６を用いて経路１０４に電気的接続され、経路１０９を介して接地信号Ｖｓｓを受ける。
【００５８】
動作の間、制御回路網１１２は、経路１０４上の電圧をモニタし、その出力に、対応する制御信号ＳＥＬＶを生成する。制御信号ＳＥＬＶは、経路１１４上のトランジスタＴＸＰのゲートに付与される。トランジスタＴＸＰのドレイン−ソース端子の１つは、電力供給端子１１６に接続され、信号Ｖｃｃで電力供給される。トランジスタＴＸＰの他のドレイン−ソース端子およびトランジスタＴＸＰのボディ端子は、経路１０４に接続される。
【００５９】
端子１１８によって示されるように、制御回路網１１２は、信号Ｖｃｃの状態をモニタする。Ｖｃｃが有効であり、その一方で、Ｖｎｗｂｉａｓが有効でないことを制御回路網１１２が検出した場合、制御回路網１１２は、その出力で低いＳＥＬＶの値を生成する。ＳＥＬＶの値が低いと、トランジスタはオンになり、端子１１６はライン１０４と電気的接続される。トランジスタＴＸＰがオンである限り、ライン１０４上の電圧は、Ｖｃｃでクランプされたまま留まる。ライン１０４上のＶｎｗｂｉａｓ信号が有効となったことを制御回路網１１２が検出したとき、制御回路網１１２は、高いＳＥＬＶの値をその出力で生成する。ＳＥＬＶ信号が高いと、トランジスタＴＸＰはオフになり、Ｖｎｗｂｉａｓ電圧をボディバイアストランジスタ２６に使用することが可能になる。
【００６０】
制御回路網１１２は、任意の適切な回路アーキテクチャを用いてインプリメントされ得る。一つの適切なアレンジメントが、図８に示される。図８の制御回路網１１２は、ライン１０４（図６および図７）から信号Ｖｎｗｂｉａｓを端子１２０で受ける。信号Ｖｃｃは、端子１１８で受けられる。接地信号Ｖｓｓは、端子１２２で受けられる。制御回路網１１２は、抵抗器Ｒ１およびＲ２から形成される抵抗器ネットワークを有する。抵抗器は、分圧器のペアを形成する。Ｒ１とＲ２との抵抗比は、適切な電圧レベルが比較器１２４のマイナスとプラスとの入力に供給されるように選択される。例えば、Ｒ１およびＲ２の値は、Ｖｃｃが１．１ボルトに等しいとき、結果として、ノードＮ１で０．５ボルトの電圧が生成されるように使用され得る。端子１１８での電圧がフロートしているとき（なぜなら、まだＶｃｃが有効でないために）、ノードＮ１での電圧は、０ボルト（Ｖｓｓ）になる。端子１２０に接続された分圧器は、信号Ｖｎｗｂｉａｓで同様に動作し得る。
【００６１】
動作において、比較器１２４は、その入力上の信号を比較し、その出力上に、対応する出力信号ＣＯＵＴＶを生成する。Ｖｎｗｂｉａｓ、ＶｓｓおよびＶｃｃが有効なとき、Ｖｎｗｂｉａｓの値は、Ｖｃｃより大きいか、等しい。この状況で、ノードＮ２上の電圧は、ノードＮ１上の電圧より大きくなり、信号ＣＯＵＴＶは高くなる。Ｖｎｗｂｉａｓが有効でない場合（すなわち、ＶｎｗｂｉａｓがＶｃｃより大きくないか、等しいとき）、信号ＣＯＵＴＶは、低くなる。
【００６２】
信号ＣＯＵＴＶは、低いＶｓｓから高いＶｃｃの範囲である。通常動作の間に、ライン１０４上の信号Ｖｎｗｂｉａｓが有効であるとき、トランジスタＴＸＰ（図７）を完全にオフにするためには、ライン１２８上のＣＯＵＴＶ信号は、レベルシフタ１２６を用いてレベルシフトされる。結果として得られた信号ＣＯＵＴＶのレベルシフトバージョンは、ライン１１４上で制御信号ＳＥＬＶとして提供される。ＣＯＵＴＶがＶｓｓであるとき、信号ＳＥＬＶはＶｓｓである。ＣＯＵＴＶがＶｃｃであるとき、信号ＳＥＬＶはＶｎｗｂｉａｓ（例えば、１．６ボルト）であり、このＶｎｗｂｉａｓは、Ｖｃｃより大きいか、等しい。
【００６３】
図６、図７および図８のＰＭＯＳラッチアップ防止回路網１０２のようなＰＭＯＳラッチアップ防止回路網の使用に関する動作が、図９に示される。初期に、ユーザが集積回路１０をシステムの中に挿入する前、電力供給電圧は、集積回路１０のピン１４に全く印加されていない。その結果、信号Ｖｃｃ、ＶｓｓおよびＶｎｗｂｉａｓは、フロートしている（ボックス１３０）。ＰＭＯＳラッチアップ防止回路網１０２が動作する方法は、信号Ｖｃｃ、ＶｓｓおよびＶｎｗｂｉａｓが電力供給された順番に依存する。
【００６４】
ＶｓｓおよびＶｃｃが有効であり、その一方で、Ｖｎｗｂｉａｓが有効でない場合、ＰＭＯＳラッチアップ防止回路網は、ラッチアップを防止するために起動する。特に、ＰＭＯＳラッチアップ防止回路網１０２は、図８の回路網１１２を使用して、この条件を検出し、トランジスタＴＸＰをオンにする（ボックス１３２）。トランジスタＴＸＰをオンにすると、端子１１６とライン１０４（図７）との間に、低抵抗経路が形成される。そのため、集積回路内のＶｎｗｂｉａｓライン上の信号は、Ｖｃｃでクランプされる。ＶｎｗｂｉａｓをＶｃｃのままで保つと、Ｖｎｗｂｉａｓがフロートすることを防止でき、それゆえ、ラッチアップも防止できる。必要に応じて、Ｖｎｗｂｉａｓは、他の安全な電圧（例えば、Ｖｃｃ近傍の電圧）で保たれ得る。
【００６５】
Ｖｎｗｂｉａｓ信号が、有効になったとき、ＰＭＯＳラッチアップ防止回路網は、停止する（ボックス１３４）。このような条件下で、トランジスタＴＸＰは、オフにされる。そのため、ライン１０４（図７）上の電圧は、所望の値のＶｎｗｂｉａｓで維持され得る。
【００６６】
集積回路１０が、有効なＶｃｃ、ＶｓｓおよびＶｎｗｂｉａｓ信号で電力供給されると、集積回路上の回路網は、通常に動作し得る（ボックス１３６）。ＰＭＯＳラッチアップ防止回路網１０２は停止し、トランジスタＴＸＰはオフになる。
【００６７】
ボックス１３０の初期状態に引き続いて、ＶｓｓおよびＶｃｃが有効になる前に、信号Ｖｎｗｂｉａｓが有効になる場合、ＰＭＯＳラッチアップ防止回路網１０２は、ボックス１３８で示されるように、停止したまま留まる。なぜなら、Ｖｎｗｂｉａｓの値は、この状況において、Ｖｃｃより小さくなるか、あるいは、等しくなることは決してないからであり、また、制御信号ＳＥＬＶは、決して低くされず、トランジスタＴＸＰは、オフのまま留まるからである。ＶｓｓおよびＶｃｃが有効になった後に、集積回路１０は、通常に動作する（ボックス１３６）。
【００６８】
この例が示すように、図９の右側の分岐によって示される条件のような一部の条件下で、ＰＭＯＳラッチアップ防止回路網は、決して起動しない。安全な電圧において、Ｖｎｗｂｉａｓをクランプする必要は決してない。なぜなら、ＶｃｃおよびＶｓｓの前に、電圧Ｖｎｗｂｉａｓが有効になるからである。しかしながら、図９の左側の分岐によって示される条件のような他の条件下において、ＰＭＯＳラッチアップ防止回路網は、潜在的なラッチアップのシナリオが検出されたときに、起動する。作動の間、制御信号が生成され、トランジスタＴＸＰをオンにする。全ての信号が有効になり、ラッチアップのリスクが過ぎ去るまで、トランジスタＴＸＰは、オンのまま留まり、ラインＶｎｗｂｉａｓは、Ｖｃｃに保たれる。
【００６９】
ＮＭＯＳラッチアップ防止回路網を有する例示的なプログラマブルロジックデバイス集積回路１０が、図１０に示される。図１０のＮＭＯＳラッチアップ防止回路網１４４のようなＮＭＯＳラッチアップ防止回路網と、図６のＰＭＯＳラッチアップ防止回路網１０２のようなＰＭＯＳラッチアップ防止回路網とは、典型的には、同時に、同じ集積回路１０上で使用される。ＰＭＯＳラッチアップ防止回路網１０２およびＮＭＯＳラッチアップ防止回路網１４４の動作は、明確にするために、図６および図１０と関連して、別個に記載される。
【００７０】
図１０に示されるように、ＮＭＯＳラッチアップ防止回路網１４４は、ピン１４と、経路１４６および１４５とを介して、外部ソースから接地信号Ｖｓｓおよびプラスの電力供給信号Ｖｃｃを受ける。ライン１４０は、ボディバイアス信号Ｖｐｗｂｉａｓを外部ソース２２（図２）から、あるいは、図３のボディバイアス生成器２８のような内部ソースから受ける。集積回路１０の通常動作の間、Ｖｐｗｂｉａｓライン１４０のようなラインは、ボディバイアス信号ＶｐｗｂｉａｓをＮＭＯＳトランジスタ２４に分配するために使用される。任意の適切な数の異なるＮＭＯＳボディバイアス信号が、回路１０上にあり得る。単一のボディバイアスＶｐｗｂｉａｓの使用が、図１０に一例として示される。
【００７１】
ＮＭＯＳラッチアップ防止回路網は、経路１４２を介して、Ｖｐｗｂｉａｓライン１４０に接続される。潜在的なラッチアップ条件が検出されたとき、ＮＭＯＳラッチアップ防止回路網は、Ｖｓｓのような安全な値で、ライン１４０上の電圧をクランプする。ＮＭＯＳラッチアップ防止回路網は、パワーアップ動作が終了し、全ての信号が有効になるとき、ライン１４０をリリースする。
【００７２】
一つの適切なアプローチを用いると、ＮＭＯＳラッチアップ防止回路網１４４は、ＶｓｓおよびＶｃｃをモニタする。ＮＭＯＳラッチアップ防止回路網１４４は、また、ＶｐｗｂｉａｓまたはＶｐｗｂｉａｓと関連する信号もモニタする。モニタされた信号は、潜在的なラッチアップ条件が存在するかどうかを判断するために比較される。
【００７３】
図３の例で示されるように、一つの適切なＶｐｗｂｉａｓ生成回路２８は、プラスの高電力供給電圧Ｖｃｃｐｄ（例えば、集積回路１０の周辺部の周りにある図１の入出力回路網１２の中にある前駆動部のような回路網に電力供給するために使用されるプラス約２．５ボルトの電力供給電圧）からマイナスの内部電力供給電圧Ｖｎｅｇを生成する。電圧Ｖｎｅｇが、図３のライン３６上に存在しない限り、ボディバイアス電圧Ｖｐｗｂｉａｓは、ＮＭＯＳボディバイアス生成器２８によって、適切に生成され得ない。したがって、ＮＭＯＳラッチアップ防止回路網１４４は、図１０のライン１４８（図３のライン３６に接続されている）上のＶｎｅｇの状態をモニタすることによって、信号Ｖｐｗｂｉａｓの状態をモニタし得る。
【００７４】
Ｖｐｗｂｉａｓが外部から生成される状況において、ライン１４８は省かれ、ＮＭＯＳラッチアップ防止回路網１４４は、前駆信号Ｖｎｅｇをモニタするよりも、むしろ、Ｖｐｗｂｉａｓライン１４０上の電圧を直接モニタする。ＮＭＯＳラッチアップ防止回路網１４４の動作は、一例として、内部ボディバイアス生成スキーム、および、Ｖｎｅｇの測定に基づく信号モニタリングアレンジメントと関連して記載される。しかしながら、必要に応じて、図２に示されるタイプの外部ボディバイアススキームが使用され得る。ＮＭＯＳラッチアップ防止回路網１４４の動作は、Ｖｎｅｇのような内部信号の値がモニタされているか、あるいは、外部生成ボディバイアス信号Ｖｐｗｂｉａｓがモニタされているかに関わらず、同じである。
【００７５】
図３のＮＭＯＳボディバイアス生成器２８は、電力供給信号Ｖｃｃ、ＶｓｓおよびＶｃｃｐｄを用いて、信号Ｖｎｅｇを生成する。集積回路１０が、パワーアップされるとき（例えば、集積回路１０が含まれるデバイスをソケットの中にユーザが挿入するとき）、Ｖｃｃ、ＶｓｓおよびＶｃｃｐｄのような電力供給信号は、対応する電力供給ラインに、所定の順番で付与され得る。電力供給信号Ｖｃｃ、ＶｓｓおよびＶｃｃｐｄが有効になる順番は、前もって決定され得ない。なぜなら、集積回路１０に、何らパワーアップ制約が課されないからである。
【００７６】
ＮＭＯＳラッチアップ防止回路網１４４は、信号Ｖｐｗｂｉａｓが有効になる前に、信号ＶｓｓおよびＶｃｃが有効になったと判断する場合、ＮＭＯＳラッチアップ防止回路網１４４は、ライン１４０上の電圧をＶｓｓまたは他の適切な安全な電圧に保ち得る。一度、信号Ｖｎｅｇが有効になると（信号Ｖｐｗｂｉａｓが有効であることを示すと）、ＮＭＯＳラッチアップ防止回路網１４４は、ライン１４０をリリースし得る。これによって、Ｖｐｗｂｉａｓ信号は、トランジスタ２４を通常のボディバイアスするために使用することができる。なぜなら、ＶｃｃおよびＶｓｓが有効である間、Ｖｐｗｂｉａｓは、フロートできないので、図５と関連して記載されたラッチアップのシナリオは避けられるからである。
【００７７】
Ｖｃｃ、ＶｓｓおよびＶｐｗｂｉａｓの状態は、任意の適切なアプローチを用いてモニタされ得る。一つのアプローチを用いると、Ｖｐｗｂｉａｓの状態は、ＶｓｓおよびＶｃｃの状態と比較される。これは、ＶｐｗｂｉａｓをＶｓｓまたはＶｃｃと、あるいは、ＶｎｅｇをＶｓｓまたはＶｃｃと直接比較するよりも、むしろ、ＶｎｅｇをＶｓｓに近い値の信号Ｖｂｉａｓと比較することによって行われる。
【００７８】
必要に応じて、別のアプローチも使用され得る。例えば、Ｖｎｅｇは、ＮＭＯＳボディバイアス生成器２８内の電力供給Ｖｃｃｐｄから得られるので、Ｖｃｃｐｄの状態は、Ｖｎｅｇの状態の指標となる。Ｖｃｃｐｄが、フロートしていると判断される場合、信号Ｖｎｅｇは、有効であり得ない。Ｖｎｅｇを直接測定することは、その前駆体Ｖｃｃｐｄを測定することより、一般的に好ましい。なぜなら、Ｖｎｅｇの状態は、Ｖｐｗｂｉａｓの状態に最も直接関連しているからである。それにも関わらず、必要に応じて、ＶｃｃｐｄまたはＶｐｗｂｉａｓの生成と関連する前駆供給電圧の測定のように、より直接的でない測定もなされ得る。ＮＭＯＳラッチアップ防止回路網１４４は、また、ＶｎｅｇとＶｂｉａｓとを比較する代わりに、ＶｎｅｇをＶｓｓと直接比較し得る。
【００７９】
任意の適切な信号モニタリングスキームが、いつＮＭＯＳラッチアップ防止回路網１４４を起動させるべきかを決定するために使用され得るが、一例として、内部信号ＶｎｅｇとＶｂｉａｓとの電圧を比較して、Ｖｐｗｂｉａｓの状態がＶｓｓおよびＶｃｃの状態とを比較される信号モニタリングアレンジメントが記載される。
【００８０】
ＮＭＯＳラッチアップ防止回路網１４４に対して使用され得る例示的な回路網１５０が、図１１に示される。図１１に示されるように、回路網１５０は、制御回路網１５２、および、トランジスタＴＸＮを含む。ＮＭＯＳボディバイアス経路１４０は、ボディバイアス信号ＶｐｗｂｉａｓをＮＭＯＳトランジスタ２４のボディ端子に分配するために使用される。制御回路網１５２は、端子１５１で電力供給信号Ｖｃｃを受け、接地は、端子１５６を用いて回路網１５０に印加される。図２の経路３６からの信号Ｖｎｅｇは、経路１４８を介して制御回路網１５２に提供される。
【００８１】
動作の間、制御回路網１５２は、信号Ｖｎｅｇ、ＶｃｃおよびＶｓｓをモニタし、その出力で対応する制御信号ＳＥＬＮを生成する。制御信号ＳＥＬＮは、経路１５４上のトランジスタＴＸＮのゲートに付与される。トランジスタＴＸＮのドレイン−ソース端子は、接地端子１５６に接続され、信号Ｖｓｓを受ける。トランジスタＴＸＮの他のドレイン−ソース端子およびトランジスタＴＸＮのボディ端子は、ボディバイアス経路１４０に接続される。
【００８２】
制御回路網１５２は、Ｖｎｅｇが有効でなく、その一方で、ＶｃｃおよびＶｓｓが有効であることを検出する場合、制御回路網１５２は、その出力で高いＳＥＬＮの値を生成する。ＳＥＬＮの値が高いと、トランジスタＴＸＮはオンになり、ライン１４０を端子１５６で、接地信号Ｖｓｓに接続する。トランジスタＴＸＮがオンである限り、ライン１４０上の電圧は、Ｖｓｓにクランプされたまま留まる。制御回路網１５２は、ライン１４０上のＶｐｗｂｉａｓ信号が有効になったことを検出したとき（例えば、有効なＶｎｅｇ信号を検出して）、制御回路網１５２は、その出力に低いＳＥＬＮの値を生成する。ＳＥＬＮ信号が低いと、トランジスタＴＸＮはオフになり、Ｖｐｗｂｉａｓ電圧を、ボディバイアスとして、ＮＭＯＳトランジスタ２４に印加することが可能になる。
【００８３】
図１１の制御回路網１５２に対して使用され得る一つの適切な回路アレンジメントが、図１２に示される。図１２の例において、制御回路網１５２は、端子１５１を介して電力供給信号Ｖｃｃを受ける。図２のライン３６からのマイナスの電圧Ｖｎｅｇは、ライン１４８で受けられる。接地信号Ｖｓｓは、端子１５６で受けられる。制御回路網１５２は、抵抗器Ｒ３およびＲ４から形成される抵抗器ネットワークを有する。抵抗器Ｒ３およびＲ４は、分圧器を形成する。Ｒ３とＲ４との抵抗値は、ＶｃｃおよびＶｓｓが有効なとき、小さなバイアス電圧Ｖｂｉａｓ（例えば、１００ｍＶ）が、ノードＮ３で生成されるように選択される。電圧Ｖｂｉａｓは、比較器１６０のマイナスの入力に印加される。比較器１６０のプラスの入力は、ライン１４８上の信号Ｖｎｅｇを受ける。比較器１６０は、マイナスの閾値電圧を有するネイティブＮＭＯＳトランジスタを使用することが好ましい。それは、比較器１６０が、Ｖｎｅｇを０ボルトであるＶｓｓのような信号と、理論的に比較できるようにするためである。比較器１６０が期待される入力条件下で、機能性あることを確保するために、電圧Ｖｓｓよりも、むしろ、ゼロでない１００ｍＶの電圧Ｖｂｉａｓが比較器１６０への入力として提供される。必要に応じて、他の設計も使用され得る（例えば、ＰＭＯＳトランジスタに基づく比較器を用いてなど）。
【００８４】
動作において、比較器１６０は、その入力上の信号を比較し、その出力上に、対応する出力信号ＣＯＵＴＮを生成する。Ｖｐｗｂｉａｓ、ＶｃｃおよびＶｓｓが有効なとき、Ｖｐｗｂｉａｓの値は、マイナスである（すなわち、Ｖｓｓより小さい）。この状況で、Ｖｎｅｇは、Ｖｂｉａｓより小さいか、等しくなり、信号ＣＯＵＴＮは、低くなる。Ｖｐｗｂｉａｓが有効でない場合（すなわち、Ｖｐｗｂｉａｓがフロートしており、Ｖｓｓより小さい）、Ｖｎｅｇの値は、Ｖｂｉａｓより大きく、信号ＣＯＵＴＮは、高くなる。
【００８５】
信号ＣＯＵＴＮは、低いＶｓｓから高いＶｃｃの範囲である。ライン１６２上のＣＯＵＴＮ信号は、レベルシフタ１６４を用いてレベルシフトされる。
結果として得られた信号ＣＯＵＴＮのレベルシフトバージョンは、ライン１６６上に制御信号ＳＥＬＮとして提供される。レベルシフタ１６４は、端子１５１からの電圧Ｖｃｃ、端子１４８からの電圧Ｖｎｅｇおよび端子１５６での接地電圧Ｖｓｓを用いて、電力供給される。ＣＯＵＴＮがＶｓｓで低いとき、信号ＳＥＬＮはＶｎｅｇで低い。ＣＯＵＴＮがＶｃｃで高いとき、信号ＳＥＬＮはＶｃｃで高い。
【００８６】
図１０、図１１および図１２のＮＭＯＳラッチアップ防止回路網のようなＮＭＯＳラッチアップ防止回路網の使用に関する動作が、図１３に示される。初期に、ユーザが、集積回路１０をシステムの中に挿入する前、電力供給電圧は、集積回路１０のピン１４に、全く印加されていない。その結果、信号Ｖｃｃ、ＶｓｓおよびＶｐｗｂｉａｓは、フロートしている（ボックス１３０）。ＮＭＯＳラッチアップ防止回路網１４４が動作する方法は、信号Ｖｃｃ、ＶｓｓおよびＶｐｗｂｉａｓが電力供給される順番に依存する。
【００８７】
ＶｓｓおよびＶｃｃが有効となり、その一方で、Ｖｐｗｂｉａｓが有効でない場合、ＮＭＯＳラッチアップ防止回路網は、この条件を検出し、ラッチアップを防止するために起動する。特に、ＮＭＯＳラッチアップ防止回路網１４４は、図１２の回路網１５２を使用して、この状態を検出し、トランジスタＴＸＮをオンにする（ボックス１７０）。トランジスタＴＸＮをオンにすると、接地端子１５６とライン１４０（図１１）との間に、低抵抗経路が形成される。そのため、集積回路内のＶｐｗｂｉａｓライン上の信号は、Ｖｓｓでクランプされる。ＶｐｗｂｉａｓをＶｓｓで保つと、Ｖｐｗｂｉａｓがフロートすることを防止でき、それゆえ、ラッチアップも防止できる。必要に応じて、Ｖｐｗｂｉａｓは、Ｖｓｓの代わりに、他の安全な電圧（例えば、Ｖｓｓ近傍の電圧）でクランプされ得る。
【００８８】
Ｖｐｗｂｉａｓ信号が、有効になったとき、ＮＭＯＳラッチアップ防止回路網は、停止する（ボックス１７２）。このような条件下で、トランジスタＴＸＮは、オフにされる。そのため、ライン１４０（図１０および図１１）上の電圧は、所望の値のＶｐｗｂｉａｓで維持され得る。
【００８９】
集積回路１０が、有効なＶｃｃ、ＶｓｓおよびＶｐｗｂｉａｓ信号で電力供給されると、集積回路上の回路網は、通常に動作し得る（ボックス１７４）。ＮＭＯＳラッチアップ防止回路網１４４は停止し、トランジスタＴＸＮはオフになる。
【００９０】
ボックス１６８の初期状態に引き続いて、ＶｓｓおよびＶｃｃが有効になる前に、信号Ｖｐｗｂｉａｓが有効になる場合（例えば、なぜなら、ボディバイアス生成器２８が有効なＶｎｅｇ信号およびＶｐｗｂｉａｓ信号を生成するように、前駆電力供給電圧Ｖｃｃｐｄが有効になるから）、ＮＭＯＳラッチアップ防止回路網１４４は、ボックス１７６で示されるように、停止したまま留まる。なぜなら、Ｖｎｅｇの値は、この状況において、Ｖｂｉａｓより決して大きくならないために、制御信号ＳＥＬＮは、決して高くされず、トランジスタＴＮＮは、オフのまま留まるからである。
【００９１】
ＶｓｓおよびＶｃｃが有効になった後に、集積回路１０は、通常に動作する（ボックス１７４）。
【００９２】
この例が示すように、図１３の右側の分岐によって示されるような一部の条件下で、ＮＭＯＳラッチアップ防止回路網は、決して起動されない。安全な電圧において、Ｖｐｗｂｉａｓをクランプする必要は決してない。なぜなら、ＶｃｃおよびＶｓｓの前に、電圧Ｖｐｗｂｉａｓが有効になるからである。しかしながら、図１３の左側の分岐によって示されるような条件の他の条件下において、ＮＭＯＳラッチアップ防止回路網は、潜在的なラッチアップのシナリオが検出されたときに、起動する。作動の間、制御信号が生成され、トランジスタＴＸＮをオンにする。全ての信号が有効になり、ラッチアップのリスクが過ぎ去るまで、トランジスタＴＸＮは、オンのまま留まり、ラインＶｐｗｂｉａｓは、Ｖｓｓに保たれる。
【００９３】
図６〜図９と関連して記載された能動ＰＭＯＳラッチアップ防止スキームと、図１０〜図１３と関連して記載された能動ＮＭＯＳラッチアップ防止スキームとは、ラッチアップを防止するために、その双方が集積回路１０で使用されることが好ましい。しかしながら、必要に応じて、能動ラッチアップ防止技術の一方または双方が、受動ラッチアップ防止スキームの使用に置換され得るし、あるいは、補完され得る。ＰＭＯＳトランジスタ２６に対する例示的な受動ラッチアップ防止回路が、図１４に示される。図１４に示されるように、ダイオード接続トランジスタ１７８から形成されたダイオードは、Ｖｃｃライン１０８とＶｎｗｂｉａｓライン１０４との間に接続される。電圧信号Ｖｎｗｂｉａｓが、Ｖｃｃ未満の１つのダイオード起動電圧に下がったときは、いつでもダイオード１７８はオンになる。このことによって、ライン１０４上の電圧が、２つ以上のダイオード起動電圧によって、Ｖｃｃ未満に落ちることを防止でき、それゆえ、寄生ＰＮＰトランジスタのエミッタ−ベース接合が、順バイアスされるのを防止できる。この設計には、大してマージンはない。なぜなら、一部の状況において、エミッタ−ベース接合は、その起動電圧近傍でバイアスされるからである。それにも関わらず、受動ラッチアップ防止回路によって、回路の複雑さを最小限とし、集積回路上のリアルエステートを節約できるという望ましいシナリオが描ける点で有利である。
【００９４】
ＮＭＯＳトランジスタ２６に対する例示的な受動ラッチアップ防止回路が、図１５に示される。受動ＮＭＯＳトランジスタラッチアップ回路は、ダイオード接続トランジスタ１８０から形成されたダイオードを有し、このダイオード接続トランジスタ１８０は、Ｖｓｓライン１５６とＶｐｗｂｉａｓライン１４０との間に接続される。電圧信号Ｖｐｗｂｉａｓが、Ｖｓｓを超える１つのダイオード起動電圧に上がったときは、いつでもダイオード１８０はオンになる。このことによって、ライン１４０上の電圧が、２つ以上のダイオード起動電圧によって、Ｖｓｓを超えて上がることを防止でき、それゆえ、寄生バイポーラトランジスタＮＰＮ２のベース−エミッタ接合が、順バイアスされるのを防止できる。図１４の受動ＰＭＯＳラッチアップ防止スキームと同じように、図１５の設計には、大してマージンはない。一部の状況において、ＮＰＮ２のベース−エミッタ接合は、起動電圧近傍でバイアスされる。それにも関わらず、受動ラッチアップ防止回路によって、回路の複雑さを最小限とし、集積回路上のリアルエステートを節約できるという望ましいシナリオが描ける点で有利である。
【００９５】
以上は、本発明の原理を単に例示するに過ぎず、様々な改変は、本発明の範囲および精神から逸脱することなく、当業者によってなされ得る。
【図面の簡単な説明】
【００９６】
【図１】本発明に従う例示的なプログラマブルロジックデバイス集積回路の図である。
【図２】本発明に従って、外部ソースからボディバイアスを受けるトランジスタを有する集積回路の模式図である。
【図３】本発明に従って、内部ソースからボディバイアスを受けるトランジスタを有する集積回路の模式図である。
【図４】本発明に従う例示的なｐチャネル金属酸化物半導体トランジスタボディバイアス回路網の模式図である。
【図５】例示的な相補型金属酸化物半導体トランジスタ構造の断面図であり、所定のバイアス条件下で、ラッチアップ条件を導き得る寄生バイポーラトランジスタの位置を示す。
【図６】本発明に従うボディバイアスｐチャネル金属酸化物半導体トランジスタにおいて、ラッチアップを防止する例示的な回路網の回路図である。
【図７】本発明に従う図６に示されるタイプの例示的なラッチアップ防止回路網の回路図である。
【図８】本発明に従う図７に示されるタイプのラッチアップ防止回路網の中で使用され得る例示的な制御回路網の回路図である。
【図９】本発明に従うプログラマブルロジックデバイス集積回路のような集積回路上のボディバイアスｐチャネル金属酸化物半導体トランジスタ内でのラッチアップを防止するにあたり、図６のｐチャネル金属酸化物半導体ラッチアップ防止回路網の使用に関する動作を示す図である。
【図１０】本発明に従うボディバイアスｎチャネル金属酸化物半導体トランジスタにおいて、ラッチアップを防止する例示的な回路網の回路図である。
【図１１】本発明に従う図１０に示されるタイプの例示的なラッチアップ防止回路網の回路図である。
【図１２】例示的な制御回路網の回路図であり、この制御回路網は、本発明に従う図１１に示されるタイプのラッチアップ防止回路網の中で使用され得る。
【図１３】本発明に従うプログラマブルロジックデバイス集積回路のような集積回路上のボディバイアスｎチャネル金属酸化物半導体トランジスタ内でのラッチアップを防止するにあたり、図１０のｎチャネル金属酸化物半導体ラッチアップ防止回路網の使用に関する動作を示す図である。
【図１４】本発明に従う例示的な受動ラッチアップ防止スキームの回路図である。
【図１５】本発明に従う例示的な受動ラッチアップ防止スキームの回路図である。
【符号の説明】
【００９７】
１０  プログラマブルロジックデバイス
１２  入出力回路網
１４  入出力ピン
１６  相互接続リソース
１８  プログラマブルロジック
２０  プログラマブル素子
２２  外部ソース
２４  ＮＭＯＳトランジスタ
２６  ＰＭＯＳトランジスタ
２８  ＮＭＯＳボディバイアス生成器回路網
３０、３２  ＰＭＯＳボディバイアス生成器回路網
３４  チャージポンプ
３８、４０  調整可能な電圧調節器
４２、４４  出力
４６  経路
４８  リファレンス生成器
【図１】
0004583393.tif 000002
【図２】
0004583393.tif 000003
【図３】
0004583393.tif 000004
【図４】
0004583393.tif 000005
【図５】
0004583393.tif 000006
【図６】
0004583393.tif 000007
【図７】
0004583393.tif 000008
【図８】
0004583393.tif 000009
【図９】
0004583393.tif 000010
【図１０】
0004583393.tif 000011
【図１１】
0004583393.tif 000012
【図１２】
0004583393.tif 000013
【図１３】
0004583393.tif 000014
【図１４】
0004583393.tif 000015
【図１５】
0004583393.tif 000016