(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置されたメモリセル群と、複数バイトのデータをロードできるページバッファを備え、
外部から供給されるデータを、それぞれトランスファゲートを介して、順次前記ページバッファに所定単位ずつ伝送しロードさせるとともに、このページバッファにロードされているデータをワード線および１バイトのメモリセル群であるカラムを指示するために１バイトのメモリセル群の制御ゲートに印加されるセンス線により特定されるメモリセル群に一括して書き込む、不揮発性メモリにおいて、
前記トランスファゲートを特定導電型ＭＯＳトランジスタとするとともに、前記ページバッファに前記外部から供給されるデータをロードする際に、そのロードに先立って、前記ページバッファ全体をリセットし、前記ページバッファに前記所定単位のデータをロールオーバーによってロードする際に、そのロードに先立って、当該所定単位のデータがロードされる部分のページバッファをリセットすることを特徴とする不揮発性メモリ。
【請求項２】
マトリクス状に配置されたメモリセル群と、複数バイトのデータをロードできるページバッファを備え、
外部から供給されるデータを、それぞれトランスファゲートを介して、順次前記ページバッファに所定単位ずつ伝送しロードさせるとともに、このページバッファにロードされているデータをワード線および１バイトのメモリセル群であるカラムを指示するために１バイトのメモリセル群の制御ゲートに印加されるセンス線により特定されるメモリセル群に一括して書き込む、不揮発性メモリにおいて、
前記トランスファゲートを特定導電型ＭＯＳトランジスタとするとともに、前記ページバッファに前記所定単位のデータをロードする際に、そのロードに先立って、当該所定単位のデータがロードされる部分のページバッファをリセットし、前記リセットを行うための信号は、前記センス線の電位を用いて形成されることを特徴とする不揮発性メモリ。
【請求項３】
請求項１の不揮発性メモリにおいて、前記所定単位のデータがロードされる部分のページバッファのリセットを行うための信号は、前記センス線の電位を用いて形成されることを特徴とする不揮発性メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的にプログラム可能な不揮発性メモリに関するものである。
【０００２】
【従来の技術】
電気的プログラム可能な、EEPROMなどの不揮発性メモリでは、メモリセルにデータを書き込む場合に、通常、メモリセルを一括消去した後に外部データを入力するようにしている。この書き込みの時間を短縮するために、行と列のマトリクス状に配列した多数のメモリセルに対し、列方向に配列したメモリセルに接続する複数のビット線と、これらビット線にそれぞれ設けた複数のラッチ回路すなわちページバッファとを設けることが行われている。
【０００３】
このような不揮発性メモリでは、外部データ入出力端子から入力されるデータを順次にページバッファに蓄積し、そしてこのページバッファに蓄積したデータを同一列のメモリセルに一括して書き込む。このページバッファに蓄積することを、「データローディング」という。
【０００４】
図5は、従来の不揮発性メモリの構成を示す図である。図5において、多数のメモリセルMC（MC1-1〜MCm-n）がマトリクス状に配置されており、ワードラインWL（WL1〜WLm）とカラムセンスラインSL（SL1〜SLn）を選択することにより、特定のワード（１バイト）のメモリセル群が選択される。個々のメモリセルMCは、ワードラインWLiがゲートに接続される選択トランジスタSTと、フローティングゲートとコントロールゲートを有し、コントロールゲートに制御信号が印加されるメモリトランジスタMTから構成されている。アレイソースグラウンドASG1は、メモリセルのリード／ライトなどに応じてその電位が制御される。また、図では、ワードラインWLiについてのみ示している。
【０００５】
ページバッファPB1，PB2・・・は、ページライトコマンド時に、ライトデータを複数のバイト分（例えば、16バイトや、8バイトなど）一括書き込みするために記憶しておくものである。このページバッファの1ビット分PB1-1は、データ‘0’‘1’を保持しておくために、インバータを逆並列に接続して構成されているラッチ回路LA、全ページバッファをコマンドスタート時に初期化するためのリセットトランジスタPBT、データをローディングするための相補型MOSトランジスタを使用したロードトランジスタLTから、構成されている。
【０００６】
なお、図中、MOSトランジスタにおいて、ゲートに丸印を付しているものはPチャンネル型MOSトランジスタ（P型トランジスタ）であり、ゲートに丸印を付していないものはNチャンネル型MOSトランジスタ（N型トランジスタ）である。
【０００７】
ページバッファにデータをロードする場合には、まずデコード信号YDEC1が出力され、第1ページバッファPB1のデータトランジスタ群DT1-1〜DT1-8がオンとされ、データレジスタDRの1バイト分のデータが、各データラインDL0〜DL7、各データトランジスタDT1-1〜DT1-8、各ロードトランジスタLTを経由して、各ラッチLAに入力され、ラッチされる。
【０００８】
次に、デコード信号YDEC2が出力され、同様にして、ページバッファPB2に、2バイト目のデータがラッチされる。以下、同様に、ページバッファPB3〜PB16に、3バイト目〜16バイト目のデータがそれぞれラッチされる。
【０００９】
そして、ページバッファPB1〜PB16にラッチされている16バイト分のデータが、ワードラインWLiで選択されているメモリセルMC1-1〜MC16-8に一斉に書き込まれることになる。なお、この書き込み回路については図示を省略している。
【００１０】
【発明が解決しようとする課題】
このようなページバッファでは、16バイトのページコマンドを例にとると、アドレスの下位4ビットで特定のページバッファ（例、PB1）が指定され、当該アドレスのメモリセルに記憶させるべきデータが記憶される。そして、この下位4ビットが内部でインクリメントされて最大16バイトのデータを順次ページバッファに書き込む。16バイトを越えてデータを送る、いわゆるロールオーバーを行う場合には、以前に送られてラッチされているデータに新たなデータを上書きすることになる。
【００１１】
この上書きするためのデータ‘0’‘1’を、データレジスタDR、データラインDL0〜DL7、データトランジスタDT1ー1〜DT1-8、ロードトランジスタLTを介して、ページバッファPBの各ラッチ回路LAにローディングする必要がある。この場合、データ‘0’に対応する0（v）およびデータ‘1’に対応するVcc（v）のいずれの電圧も、特に低電圧動作時に大きく減電することなく伝達するために、ローディング経路中のトランスファゲート、すなわちデータトランジスタDTおよびロードトランジスタLTはともに、図のように、P型トランジスタと、N型トランジスタとを並列に接続した相補型MOSトランジスタを用いていた。
【００１２】
このように、データトランジスタDTおよびロードトランジスタLTを相補型のものとするために、メモリの作り込まれる半導体チップに余分の面積を必要としていた。
【００１３】
そこで、本発明は、ページバッファを用いた不揮発性メモリにおいて、ページバッファにローディングするためにデータレジスタから送るべきデータを、‘0’‘1’のいずれか一方とすることを可能とし、これによりローディング経路中のトランスファゲートを、相補型のものでなく、いずれか一方、例えばN型トランジスタのみとし、ローディング電圧の減電を防止すると共に、半導体チップの面積を低減することを目的とする。
【００１４】
【課題を解決するための手段】
本明細書中に開示されている第１構成の不揮発性メモリは、マトリクス状に配置されたメモリセル群と、複数バイトのデータをロードするページバッファを備え、外部から供給されるデータを、それぞれトランスファゲートを介して、順次前記ページバッファに所定単位ずつ伝送しロードさせるとともに、このページバッファにロードされているデータをワード線およびカラムを指示するセンス線により特定されるメモリセル群に一括して書き込む、不揮発性メモリにおいて、前記トランスファゲートを特定導電型MOSトランジスタとするとともに、前記ページバッファに前記所定単位のデータをロードする際に、そのロードに先立って、当該所定単位のデータがロードされる部分のページバッファをリセットすることを特徴とする。
【００１５】
本明細書中に開示されている第２構成の不揮発性メモリは、上記第１構成の不揮発性メモリにおいて、前記リセットを行うための信号は、前記センス線の電位を用いて形成されることを特徴とする。
【００１６】
この不揮発性メモリによれば、複数バイト（例、16バイトや8バイト）のデータをロードできるページバッファに、所定単位（例、1バイト）ずつロードする際に、その都度その部分のページバッファを予めリセット（例、データ‘1’）するから、ロールオーバー時でもデータ‘0’‘1’のうちのいずれかのデータ（例、‘0’）だけページバッファに送ればよい。したがって、ページバッファへデータを伝送する経路中のトランスファーゲートは、従来のような相補型でなく、特定導電型（例、N型）のMOSトランジスタのみを用いることができる。これにより、ローディング電圧の減電を防止すると共に、半導体チップの面積を低減することができる。
【００１７】
また、所定部分のページバッファをリセットする信号は、新たにバスラインを設けることなく、センス線を共用して形成されるから、半導体チップの面積の増加を抑えることができる。
【００１８】
【発明の実施の形態】
以下、図面を参照して、本発明の不揮発性メモリに係る実施の形態について説明する。
【００１９】
図1は、本発明の不揮発性メモリの全体構成図であり、また、図2はカラム制御回路を示す図、図3はページバッファへのデータロード時のタイミングチャートを示す図、図4は不揮発性メモリセルとページバッファを一部拡大して示す図である。
【００２０】
図1において、メモリセル群は、従来の図5と同様に構成されており、簡単のために再度の説明は省略する。
【００２１】
ページバッファPB1，PB2・・・は、ページライトコマンド時に、ライトデータを複数のバイト分（例えば、16バイト）一括書き込みのために記憶しておくものである。このページバッファの1ビット分PB1-1は、データ‘0’‘1’を保持しておくために、インバータを逆並列に接続して構成されているラッチ回路LA、全ページバッファをコマンドスタート時に初期化するための第1リセットトランジスタPBT1、ページバッファの1バイト分を個々にリセットするための第2リセットトランジスタPBT2、データをローディングするためのN型MOSトランジスタを使用したロードトランジスタLT、およびラッチ回路LAのラッチ信号がゲートに印加される書き込みトランジスタWTから構成されている。この書き込みトランジスタWTに供給される制御線E／Wは、メモリセルの消去／書き込みなどに応じて制御される。
【００２２】
なお、図中、MOSトランジスタにおいて、ゲートに丸印を付しているものはPチャンネル型MOSトランジスタ（P型トランジスタ）であり、ゲートに丸印を付していないものはNチャンネル型MOSトランジスタ（N型トランジスタ）である。
【００２３】
データトランジスタDT1-1〜DT2-1・・・は、各メモリセルに対応して図のように設けられ、デコード信号YDEC1，YDEC2・・・により、メモリセルのワード毎、すなわちバイト毎にそのオン・オフが制御される。このデータトランジスタDT1-1〜DT2-1・・・とロードトランジスタＬＴとでトランスファゲートを構成するが、これらは、従来の図5と異なり、相補型のMOSトランジスタではなく、N型MOSトランジスタのみで構成されている。
【００２４】
データレジスタDRは、受信したシリアルデータを1バイト毎にデータレジスタ0〜データレジスタ7に蓄積し、データラインDL0〜データラインDL7に出力して、データトランジスタDT1-1〜DT2-1・・・に供給する。また、このデータレジスタDRは、メモリセルの記憶データをリードする際に、その記憶データを判定する。
【００２５】
センスラインコントロールSLCは、各メモリセルのメモリトランジスタMTのコントロールゲートに、その消去（イレーズ）、書き込み（ライト）、読み出し（リード）に応じて、異なった電圧（電源電圧Vccを昇圧した電圧Vpp、0v、参照電圧Vref）を選択して、共通センスラインCSLに出力する。
【００２６】
カラムトランジスタCT1，CT2・・・は、カラム信号COL1、COL2・・・の印加によりオンして、カラムセンスラインSL1，SL2に、したがってゲートトランジスタGT1，GT2に共通センスラインCSL上の電位を供給する。したがって、選択されたワードラインWLiおよびカラムセンスラインSL1，SL2・・・により、特定のアドレスに対応するメモリセル群（1バイト分）がアドレス指定されることになる。
【００２７】
ページバッファリセット用トランジスタPBRT1，PBRT2は、共通センスラインCSLの電位をセンスラインコントロールSLCと関係なく、0電位にするためのトランジスタであり、それらのゲートに直接およびインバータINVにより反転してページバッファリセット信号PBRCが印加される。
【００２８】
また、カラムセンスラインSL1，SL2・・・には、ロード信号LOAD信号によりオンされる第1バイトリセットトランジスタBRT1-1、BRT2-1・・・およびゲートがグラウンド電位に接続された第2バイトリセットトランジスタBRT1-2，BRT2-2・・・が接続されており、これによりページバッファの第2リセットトランジスタPBT2が駆動される。
【００２９】
図2のカラム制御回路は、カラムトランジスタCT1、CT2・・・の制御回路であり、ここでは、代表してカラムトランジスタCT1について説明する。
【００３０】
図2において、アドレスレジスタARのアドレス信号がアドレスデコーダADでデコードされ、そのアドレスの下位4ビットが出力される。なお、この例では、カラムセンスライン数は、ページバッファの16バイトと同じである。
【００３１】
カラムラッチ回路CLAは、インバータの逆並列回路として構成されており、アドレスデコーダADの出力によりオンされる第1カラムラッチトランジスタCLT1のオンにより、その出力が‘1’にラッチされる。このラッチ状態は、カラムラッチ消去信号COLCLがゲートに印加される第2カラムラッチトランジスタCLT2のオンによりリセットされる。
【００３２】
このカラムラッチ回路CLAのラッチ出力は、相補型MOSトランジスタで構成された第2カラム制御トランジスタCCT2を介してカラムトランジスタCT1のゲートに供給される。
【００３３】
また、アドレスデコーダADの出力は、相補型MOSトランジスタで構成された第1カラム制御トランジスタCCT1を介してカラムトランジスタCT1のゲートに供給される。
【００３４】
これら第1カラム制御トランジスタCCT1および第2カラム制御トランジスタCCT2のゲートに印加される制御モード信号PMPONは、メモリセルへのデータ書き込み時には‘1’で第2カラム制御トランジスタCCT2がオンし、それ以外の時（ページバッファPBへのロード時）には‘0’であり、第1カラム制御トランジスタCCT1がオンする。
【００３５】
さて、以上のように構成された不揮発性メモリの動作を、以下、図3のタイミングチャートも参照して説明する。
【００３６】
シリアルデータSDAが、システムクロックSCLにしたがって順次入力される。まず、スレーブアドレスS-ADDを受信すると、その内容がライトコマンドである場合には、次のワードアドレスADDを受信する間に、一括消去信号PBCLおよびカラムラッチ消去信号COLCLを発生する。
【００３７】
一括消去信号PBCLにより、全ページバッファPB1-1、PB2-1・・・の第1リセットトランジスタPBT1がオンされ、全ページバッファが一括してリセットされる。また、カラムラッチ消去信号COLCLにより、第2カラムラッチトランジスタCLT2がオンされ、全てのカラムに対応するカラムラッチ回路CLAがリセットされる。
【００３８】
次に、ワードアドレスADD：Nを受信する。ここでは、ワードアドレスADD：Nに対応するページバッファをページバッファPB1とする。
【００３９】
このアドレスADD：Nの受信によりアドレスレジスタARにアドレスNを取り込み、アドレスデコーダADでデコードする。このタイミングを図3のカラムクロックCCLKに示している。
【００４０】
これと同期して、ロード信号LOADが発生され、別途ストップ信号STOPが受信されるまで継続して発生し続ける。このロード信号LOADにより全てのページバッファのロードトランジスタLTおよびバイトリセットトランジスタBRT1-1，BRT2-1がオンされる。
【００４１】
一方、制御モード信号PMPONはロード信号LOADが出力されているので‘0’であり、第1カラム制御トランジスタCCT1がオンされるので、第1カラムのカラム信号COL1が出力され、カラムトランジスタCT1がオンする。また、このときページバッファリセット信号PBRCが発生され、ページバッファリセット用トランジスタPBRT1がオンし、同じくPBRT2がオフする。
【００４２】
これにより共通センスラインＣＳＬは0電位となり、したがって、カラムセンスラインSL1が0電位となり、第1バイトリセットトランジスタBRT1-1がオンし、第1ページバッファPB1の全ての第2リセットトランジスタPBT2がオンして、そのカラムに対応する第1ページバッファPB1がリセットされ、データ‘1’となる。
【００４３】
次に、アドレスNのデータD7〜D0がデータレジスタDRに取り込まれる。この直後に、ワードラインWLiとカラムセンスラインSL1で定まるデコード信号YDEC1がオンされ、データトランジスタDT1-1〜DT1-8がオンして、データレジスタDRのデータ‘0’‘1’のうちデータ‘0’がページバッファPB1の各ラッチ回路LAに新たにラッチされる。
【００４４】
引き続いて、新たなアドレスのデータを受信するたびにカラムクロックCCLKを発生させて、アドレスレジスタのアドレスを1つづつインクリメントさせて、同様にして順次受信したデータを、各ページバッファに書き込んで行く。
【００４５】
アドレスN＋15までのデータを受信し、各ページバッファに書き込んだ時点では、全てのページバッファに受信データがラッチされている状態となっている。
【００４６】
さらに、新たなデータを受信する場合には、再びアドレスNのデータとして、既にラッチされているページバッファPB1から順番に新たなデータを上書きしてゆく、いわゆるロールオーバーを行うことになる。
【００４７】
本発明では、新たなバイトを受信しページバッファにラッチさせる際に、その都度、バイト単位でページバッファをリセットしてから、新たなバイト分の受信データをラッチさせている。この手法は、ロールオーバー時にも同様に実施されるから、既にラッチされているデータ‘0’および‘1’を、データ‘1’および‘0’に上書きさせる必要はなく、単にデータ‘1’をデータ‘0’に書き換える能力を持たせばよい。
【００４８】
つまり、バイト単位でのリセットにより、各ラッチ回路LAには予めデータ‘1’がラッチされているから、データレジスタDRのデータのうち、データ‘0’のみが正しく伝達されればよい。このことから、ロードトランジスタLTおよびデータトランジスタDT1-1〜DT1-8は、従来のような相補型のMOSトランジスタで構成する必要がなく、単に1導電型のN型MOSトランジスタを用いて、それぞれのトランスファゲートを構成している。
【００４９】
このためには、従来の全ページバッファを一括してライトコマンド時にリセットすることに加えて、新たなデータがバイト単位で受信されるたびに、そのデータがロードされるべきページバッファをバイト単位でリセットする必要が生じる。本発明では、そのための信号線を別に設けることなく、本来有しているセンスラインSL1、SL2・・・を共用できるように、構成に工夫を凝らしている。すなわち、共通センスラインCSLにページバッファ用トランジスタPBRT1，PBRT2を設けるとともに、カラムセンスラインSL1，SL2・・・にバイトリセットトランジスタBRT1-1、BRT2-1を設けることによって、センスラインの共用を可能としている。
【００５０】
以上のようにして、データが受信され、順次ページバッファPBにラッチされていく。所定のデータが受信された後で、シリアルデータSDAにストップ指令STOP指令が検出されると、受信動作は終了し、引き続いて、ページバッファPBにロードされた最大16バイトのデータが一括して、該当するアドレスのメモリセル群に書き込まれることになる。
【００５１】
ページバッファPBからメモリセル群へのデータ書き込みに先だって、そのメモリセル群を全てイレーズ（消去：データ‘1’）し、その後データ‘0’のみをライト（書き込み）する。このイレーズ、ライトの動作を、図4を参照して説明する。なお、代表として、メモリセルMC1-1を例に説明する。
【００５２】
イレーズ動作は、センスラインコントロールSCLから昇圧電圧Vppを出力し、カラムラッチ回路CLAが‘1’を出力しているカラムのみカラムセンスラインSL1を昇圧電圧Vppにし、ワードラインWLiを昇圧電圧Vppにすることで、メモリセルMC1-1のメモリトランジスタMTのコントロールゲートに昇圧電圧Vppを印加する。また、データレジスタが‘0’を出力し、データトランジスタDT1-1をオンし、選択トランジスタSTがオンしていることで、メモリトランジスタMTのドレインに電圧0（v）を印加する。このイレーズ動作時の各部の電位を図4に記載している。
【００５３】
ライト動作は、センスラインコントロールSCLから電位0（v）を出力し、カラムラッチ回路CLAが‘1’を出力しているカラムのみカラムセンスラインSL1を電位0（v）にし、ワードラインWLiを昇圧電圧Vppにすることで、メモリセルMC1-1のメモリトランジスタMTのコントロールゲートに電位0（v）を印加する。また、制御線E／Wに昇圧電圧Vppを印加し、ページバッファPB1-1にラッチされているデータが‘1’か‘0’かに応じて、ビットラインBL1-1の電位が決まる。すなわち、データ‘1’がラッチされている場合には、書き込みトランジスタWTはオフであるから、メモリトランジスタMTには電圧が印加されず、メモリセルMC1-1はデータ‘1’を記憶したままとなる。一方、データ‘0’がラッチされている場合には、書き込みトランジスタWTはオンするから、ビットラインBL1-1が昇圧電位Vppとなり、メモリトランジスタMTには電圧が印加され、メモリセルMC1-1の記憶状態は書き換えられて、データ‘0’を記憶することになる。なお、ASG1はオープンとしている。このライト動作時の各部の電位を図4の、括弧内に記載している。
【００５４】
なお、メモリセルの記憶内容のリード時は、任意のワードラインWLiとカラムセンスラインSL1とによりメモリセルMC1-1を選択する。選択されたメモリセルMC1-1のゲートに、センスラインコントロールSCLよりレファレンス電圧を印加し、そのメモリセルMC1-1に電流が流れるか（データ‘0’）、電流が流れないか（データ‘1’）を、データレジスタDR内のセンスアンプにより検出する。
【００５５】
【発明の効果】
本発明の不揮発性メモリによれば、複数バイト（例、16バイトや8バイト）のデータをロードできるページバッファに、所定単位（例、1バイト）ずつロードする際に、その都度その部分のページバッファを予めリセット（例、データ‘1’）するから、ロールオーバー時でもデータ‘0’‘1’のうちのいずれかのデータ（例、‘0’）だけページバッファに送ればよい。したがって、ページバッファへデータを伝送する経路中のトランスファーゲートは、従来のような相補型でなく、特定導電型（例、N型）のMOSトランジスタのみを用いることができる。これにより、ローディング電圧の減電を防止すると共に、半導体チップの面積を低減することができる。
【００５６】
また、所定部分のページバッファをリセットする信号は、新たにバスラインを設けることなく、センス線を共用して形成されるから、半導体チップの面積の増加を抑えることができる。
【図面の簡単な説明】
【図１】本発明の不揮発性メモリの全体構成図。
【図２】カラム制御回路を示す図。
【図３】ページバッファへのデータロード時のタイミングチャートを示す図。
【図４】不揮発性メモリセルとページバッファを一部拡大して示す図。
【図５】従来の不揮発性メモリの構成を示す図。
【符号の説明】
MC1-1〜MC2-1  メモリセル
ST  選択トランジスタ
MT  メモリトランジスタ
DT1-1〜DT2-1  データトランジスタ
GT1、GT2  ゲートトランジスタ
PB1-1、PB2-1  ページバッファ
LT  ロードトランジスタ
LA  ラッチ回路
PBT1  第1リセットトランジスタ
PBT2  第2リセットトランジスタ
WT  書き込みトランジスタ
DR  データレジスタ
SLC  センスラインコントローラ
PBRT1、PBRT2  ページバッファリセット用トランジスタ
CT1、CT2  カラムトランジスタ
BRT1-1、BRT2-1  第1バイトリセットトランジスタ
BRT1-2、BRT2-2  第2バイトリセットトランジスタ
AR  アドレスレジスタ
AD  アドレスデコーダ
CLA  カラムラッチ回路
CLT1  第1カラムラッチトランジスタ
CLT2  第2カラムラッチトランジスタ
CCT1  第1カラム制御トランジスタ
CCT2  第2カラム制御トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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