(57)【特許請求の範囲】
【請求項１】
半導体基板上に設けた下部電極と、
前記下部電極上に設けた第１のエッチングストッパー層と、
前記第１のエッチングストッパー層上に設けた層間絶縁膜と、
前記層間絶縁膜上に設けられ、平面視で前記下部電極の上面の一部と交差するように配置されたビット線と、
前記ビット線を覆うように設けられた第２のエッチングストッパー膜と、
前記第２のエッチングストッパー膜、前記ビット線の一部および前記層間絶縁膜を貫通し、前記第１のエッチングストッパー層の上面に到達するスルーホールと、
前記スルーホールの内壁に沿って設けられ、前記ビット線と接触する上部電極と、
前記スルーホールの底面において前記第１のエッチングストッパー層を貫通するように設けられ、前記下部電極の上面を露出させる開口部と、
前記開口部の底面の少なくとも一部および前記上部電極の側面を覆うように設けられ、前記下部電極の上面と接触する相変化材料からなる記録層と、を備えたことを特徴とする不揮発性メモリ素子。
【請求項２】
前記下部電極はシリンダ状に形成され、平面視で前記下部電極の上面がリング状であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記下部電極は平面視で第１の方向に延在する第１の帯状領域を有し、
前記開口部は、前記第１の帯状領域の一部を露出させるように形成されている請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記記録層は前記開口部の底面の全体を覆うように設けられ、前記開口部の底面で露出している前記第１の帯状領域の全体と接触していることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項５】
前記記録層は平面視で前記上部電極の側面に沿ったリング状に形成され、
前記開口部の底面で露出している前記第１の帯状領域と交差する２箇所で前記下部電極と接触していることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項６】
前記第１のエッチングストッパー膜がシリコン窒化膜で形成され、
前記層間絶縁膜および前記第２のエッチングストッパー膜が共にシリコン酸化膜で形成されていることを特徴とする請求項１〜５のいずれか一項に記載の不揮発性メモリ素子。
【請求項７】
半導体基板上に設けた下部電極と、
前記下部電極上に設けた第１のエッチングストッパー層と、
前記第１のエッチングストッパー層上に設けた層間絶縁膜と、
前記層間絶縁膜を貫通し、前記第１のエッチングストッパー層の上面に到達するスルーホールと、
前記スルーホールの内壁に沿って設けられた上部電極と、
前記スルーホールの底面において前記第１のエッチングストッパー層を貫通するように設けられ、前記下部電極の上面を露出させる開口部と、
前記開口部の底面の少なくとも一部および前記上部電極の側面を覆うように設けられ、前記下部電極の上面と接触し、上端面が前記層間絶膜の上面よりも下方に位置する相変化材料からなる記録層と、
前記記録層の上端面および側面を覆うように前記スルーホール内に充填された絶縁材と、
前記絶縁材を介して前記記録層の上端面と対向し、前記上部電極の上面と接触するビット線と、を備えたことを特徴とする不揮発性メモリ素子。
【請求項８】
前記下部電極はシリンダ状に形成され、前記下部電極の上面は平面視で第１の方向に延在する第１の帯状領域を有するリング状であり、
前記開口部は、前記第１の帯状領域の一部を露出させるように形成されている請求項７に記載の不揮発性メモリ素子。
【請求項９】
前記下部電極に接続されたスイッチ手段をさらに備え、前記スイッチ手段はワード線上の信号に応答してスイッチングすることを特徴とする請求項１〜８のいずれか一項に記載の不揮発性メモリ素子。
【請求項１０】
半導体基板上にシリンダ状の下部電極を形成する第１のステップと、
前記下部電極上に第１のエッチングストッパー膜及び層間絶縁膜をこの順に形成する第２のステップと、
前記層間絶縁膜上に、平面視で前記下部電極の上面の一部と交差するようにビット線を形成する第３のステップと、
前記ビット線を覆うように第２のエッチングストッパー膜を形成する第４のステップと、
前記第２のエッチングストッパー膜、前記ビット線の一部および前記層間絶縁膜を貫通し、前記第１のエッチングストッパー層の上面に到達するスルーホールを形成する第５のステップと、
前記スルーホールの内壁を覆う導電膜を形成した後にエッチバックを行って、前記スルーホールの内壁に沿って前記導電膜を残存させることで、前記ビット線と接触する上部電極を形成する第６のステップと、
前記スルーホールの底面の前記上部電極で覆われていない領域に、前記下部電極の上面を露出させる開口部を形成する第７のステップと、
前記開口部の底面の少なくとも一部および前記上部電極の側面を覆い、前記下部電極の上面と接触する相変化材料によって記録層を形成する第８のステップと、を備えたことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１１】
前記第８のステップにおいて、
前記相変化材料を前記開口部の底面および前記上部電極の側面を覆うように形成した後にエッチバックを行い、平面視でリング状となるように前記上部電極の側面に沿って前記相変化材料を残存させることで前記記録層を形成することを特徴とする請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１２】
前記第１のステップにおいて、
前記半導体基板と前記第１のエッチングストッパー膜の間に設けた別の層間絶縁膜内に埋め込むように前記下部電極を形成することを特徴とする請求項１０または１１に記載の不揮発性メモリ素子の製造方法。
【請求項１３】
半導体基板上にシリンダ状の下部電極を形成する第１のステップと、
前記下部電極上に第１のエッチングストッパー膜及び層間絶縁膜をこの順に形成する第２のステップと、
前記層間絶縁膜を貫通し、前記第１のエッチングストッパー層の上面に到達するスルーホールを形成する第３のステップと、
前記スルーホールの内壁を覆う導電膜を形成した後にエッチバックを行って、前記スルーホールの内壁に沿って前記導電膜を残存させることで、上部電極を形成する第４のステップと、
前記スルーホールの底面の前記上部電極で覆われていない領域に、前記下部電極の上面を露出させる開口部を形成する第５のステップと、
前記開口部の底面の少なくとも一部および前記上部電極の側面を覆い、前記下部電極の上面と接触する相変化材料によって記録層を形成する第６のステップと、
前記相変化材料のエッチバックを行い前記相変化材料の上端面の位置を前記上部電極の上端面の位置よりも下げる第７のステップと、
前記スルーホール内に絶縁材を充填する第８のステップと、
前記上部電極の上端面を露出させた後に、前記上部電極と接触し、前記記録層の上端面と前記絶縁材を介して対向するようにビット線を形成する第９のステップと、を備えたことを特徴とする不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き替え可能な不揮発性メモリ素子及びその製造方法に関し、特に、相変化材料を含む記録層を備えた不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
パーソナルコンピュータやサーバなどには、階層的に構築された種々の記憶装置が用いられる。下層の記憶装置は安価で且つ大容量であることが求められ、上層の記憶装置には高速アクセスが求められる。最も下層の記憶装置としては、一般的にハードディスクドライブや磁気テープなどの磁気ストレージが用いられる。磁気ストレージは不揮発性であり、しかも、半導体メモリなどに比べて極めて大容量のデータを安価に保存することが可能である。しかしながら、アクセススピードが遅く、しかも、多くの場合ランダムアクセス性を有していない。このため、磁気ストレージには、プログラムや長期的に保存すべきデータなどが格納され、必要に応じてより上層の記憶装置に転送される。
【０００３】
メインメモリは、磁気ストレージよりも上層の記憶装置である。一般的に、メインメモリにはＤＲＡＭ（Dynamic Random Access Memory）が用いられる。ＤＲＡＭは、磁気ストレージに比べて高速アクセスが可能であり、しかも、ランダムアクセス性を有している。また、ＳＲＡＭ（Static Random Access Memory）などの高速半導体メモリよりも、ビット単価が安いという特徴を有している。
【０００４】
最も上層の記憶装置は、ＭＰＵ（Micro Processing Unit）に内蔵された内蔵キャッシュメモリである。内蔵キャッシュメモリは、ＭＰＵのコアと内部バスを介して接続されることから、極めて高速なアクセスが可能である。しかしながら、確保できる記録容量は極めて少ない。尚、内蔵キャッシュとメインメモリとの間の階層を構成する記憶装置として、２次キャッシュや３次キャッシュなどが使用されることもある。
【０００５】
ＤＲＡＭがメインメモリとして選択される理由は、アクセス速度とビット単価のバランスが非常に良いからである。しかも、半導体メモリの中では大容量であり、近年においては１ギガビットを超える容量を持つチップも開発されている。しかしながら、ＤＲＡＭは揮発性メモリであり、電源を切ると記憶データが失われてしまう。このため、プログラムや長期的に保存すべきデータの格納には適していない。また、電源投入中も、データを保持するためには定期的にリフレッシュ動作を行う必要があるため、消費電力の低減に限界があるとともに、コントローラによる複雑な制御が必要であるという課題を抱えている。
【０００６】
大容量の不揮発性半導体メモリとしては、フラッシュメモリが知られている。しかしながら、フラッシュメモリは、データの書き込みやデータの消去に大電流が必要であり、しかも、書き込み時間や消去時間が非常に長いというデメリットを有している。したがって、メインメモリとしてのＤＲＡＭを代替することは不適切である。その他、ＭＲＡＭ（Magnetoresistive Random Access Memory）やＦＲＡＭ（Ferroelectric Random Access Memory）等の不揮発性メモリが提案されているが、ＤＲＡＭと同等の記憶容量を得ることは困難である。
【０００７】
一方、ＤＲＡＭに代わる半導体メモリとして、相変化材料を用いて記録を行うＰＲＡＭ（Phase change Random Access Memory）が提案されている（特許文献１，非特許文献１〜３参照）。ＰＲＡＭは、記録層に含まれる相変化材料の相状態によってデータを記憶する。つまり、相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、これを利用して、データを記録することができる。
【０００８】
相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このように、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。
【０００９】
書き込み電流による相変化材料の加熱を効率よく行うためには、書き込み電流により発生した熱が逃げにくい構造とすることが好ましい。このため、記録層の上面を熱伝導率の低い上部電極で覆い、これによって、熱容量が大きく且つ熱伝導率の高いビット線への放熱を低減する構造が知られている（特許文献１、非特許文献１及び２参照）。
【００１０】
しかしながら、特許文献１、非特許文献１及び２に記載された構造は、平面的に形成された記録層を上部電極と下部電極によって挟み込んだ構造を有していることから、ビット線への放熱を十分に低減するためには、記録層の膜厚を大幅に厚くする必要がある。記録層の膜厚を厚くすると、成膜にかかる時間が増大するだけでなく、相変化する際、特に、高抵抗状態から低抵抗状態に変化する際に、これを誘発するに必要な電界が増大する。すなわち、相変化を誘発する印加電圧が高くなるため、デバイスの低電圧化に不向きとなる。
【００１１】
このように、従来の構造を持ったデバイスでは、発熱効率を十分に高めることは困難であった。このため、書き込み電流を低減することが困難であるとともに、書き込み速度を高めることも困難であった。
【特許文献１】米国特許第５，５３６，９４７号明細書
【非特許文献１】Y. N. Hwang, S. H. Lee, S. J. Ahn, S. Y. Lee, K. C. Ryoo, H. S. Hong, H. C. Koo, F. Yeung, J. H. Oh, H. J. Kim, W. C. Jeong, J. H. Park, H. Horii, Y. H. Ha, J. H. Yi, G. H. Hoh, G. T. Jeong, H. S. Jeong, and Kinam Kim, "Writing Current Reduction for High-density Phase-change RAM", 2003 IEEE
【非特許文献２】Y. H. Ha, J. H. Yi, H. Horii, J. H. Park, S. H. Joo, S. O. Park, U-In Chung, and J. T. Moon, "An Edge Contact Type Cell for Phase Change RAM Featuring Very Low Power Consumption", 2003 Symposium on VLSI Technology Digest of Technical Papers
【発明の開示】
【発明が解決しようとする課題】
【００１２】
したがって本発明の目的は、相変化材料を含む記録層を備えた、改良された不揮発性メモリ素子及びその製造方法を提供することである。
【００１３】
本発明の他の目的は、相変化材料を含む記録層を備えた、発熱効率が高められた不揮発性メモリ素子及びその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の一側面による不揮発性メモリ素子は、下部電極と、前記下部電極上に設けられた上部電極と、相変化材料を含み、前記下部電極と前記上部電極とを接続する記録層とを備え、前記上部電極が前記記録層の成膜開始面と接していることを特徴とする。
【００１５】
このように、本発明による不揮発性メモリ素子では、上部電極が記録層の成膜開始面と接する構造を有している。このような構造は、上部電極を記録層よりも前に形成することによって得られ、従来とは異なる立体構造となる。このため、記録層の膜厚を厚くすることなく、ビット線への放熱を低減することができる。
【００１６】
本発明による不揮発性メモリ素子は、上部電極に接続されたビット線と、下部電極とビット線との間に設けられた層間絶縁膜をさらに備え、上部電極の少なくとも一部が層間絶縁膜に設けられたスルーホール内に形成されていることが好ましい。これによれば、記録層を簡単に立体構造とすることが可能となる。
【００１７】
ビット線がパターニングにより形成されたエッチング面を有しており、ビット線のエッチング面と、上部電極の成膜開始面とが接する構造としても構わない。この場合、ビット線上に設けられた第２のエッチングストッパー膜をさらに備え、前記スルーホールは、層間絶縁膜、ビット線及び第２のエッチングストッパー膜を貫通して設けられていることが好ましい。
【００１８】
また、スルーホールに充填された絶縁材をさらに備え、ビット線が充填絶縁材上に形成された構造としても構わない。
【００１９】
本発明の他の側面による不揮発性メモリ素子は、下部電極と、前記下部電極上に設けられた上部電極と、相変化材料を含み、前記下部電極と前記上部電極とを接続する記録層とを備え、前記上部電極は、前記記録層の少なくとも側面と接していることを特徴とする。
【００２０】
このような構造も、上部電極を記録層よりも先に形成することによって得られ、従来とは異なる立体構造となることから、ビット線への放熱を低減することができる。この場合、記録層は、上部電極の少なくとも側面と接していることが好ましい。
【００２１】
本発明のさらに他の側面による不揮発性メモリ素子は、下部電極と、前記下部電極上に設けられた上部電極と、相変化材料を含み、前記下部電極と前記上部電極とを接続する記録層と、前記上部電極に接続されたビット線とを備え、前記ビット線は、パターニングにより形成されたエッチング面を有しており、前記ビット線の前記エッチング面と、前記上部電極の成膜開始面とが接していることを特徴とする。
【００２２】
このような構造は、ビット線を上部電極よりも先に形成することによって得られ、従来とは異なる立体構造となることから、ビット線への放熱を低減することができる。
【００２３】
本発明による不揮発性メモリ素子の製造方法は、下部電極を形成する第１のステップと、前記下部電極上にエッチングストッパー膜及び層間絶縁膜をこの順に形成する第２のステップと、前記層間絶縁膜にスルーホールを形成することにより前記エッチングストッパー膜の一部を露出させる第３のステップと、少なくとも前記スルーホールの側面に上部電極を形成する第４のステップと、前記スルーホールの底部に露出した前記エッチングストッパー膜に開口部を形成することにより、前記下部電極の少なくとも一部を露出させる第５のステップと、前記下部電極及び前記上部電極に接するように、前記スルーホール内に相変化材料を含む記録層を形成する第６のステップとを備えることを特徴とする。
【００２４】
本発明によれば、上部電極を記録層よりも先に形成し、後から記録層をスルーホール内に形成していることから、発熱効率の高い立体構造を得ることができる。
【発明の効果】
【００２５】
このように、本発明によれば、発熱効率が高められた不揮発性メモリ素子及びその製造方法が提供される。したがって、従来よりも書き込み電流を低減することができるだけでなく、書き込み速度を高めることも可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２７】
図１は、本発明の好ましい第１の実施形態による不揮発性メモリ素子１０を用いたメモリセルの構造を示す略断面図である。また、図２は、不揮発性メモリ素子１０の略平面図であり、図２に示すＡ−Ａ線に沿った断面が図１に示されている。図３は、図２に示すＢ−Ｂ線に沿った略断面である。
【００２８】
図１に示すように、本実施形態による不揮発性メモリ素子１０は、層間絶縁膜１１と、層間絶縁膜１１に埋め込まれた下部電極１２と、下部電極１２上にこの順に設けられた第１のエッチングストッパー膜１３、層間絶縁膜１４、ビット線１５及び第２のエッチングストッパー膜１６と、スルーホール１４ａの内壁に設けられた上部電極１７と、下部電極１２と上部電極１７とを接続する記録層１８とを備えて構成されている。
【００２９】
層間絶縁膜１１，１４、並びに、第１及び第２のエッチングストッパー膜１３，１６の材料としては、シリコン酸化膜やシリコン窒化膜などを用いることができる。このうち、層間絶縁膜１４と第１のエッチングストッパー膜１３については、互いにエッチングレートの異なる材料を用いる必要がある。また、第１のエッチングストッパー膜１３と第２のエッチングストッパー膜１６についても、互いにエッチングレートの異なる材料を用いる必要がある。また、特に限定されるものではないが、層間絶縁膜１１と第１のエッチングストッパー膜１３についても、互いにエッチングレートの異なる材料を用いることが好ましい。例えば、層間絶縁膜１１，１４及び第２のエッチングストッパー膜１６の材料としてシリコン酸化膜を用いた場合には、第１のエッチングストッパー膜１３の材料としてはシリコン窒化膜を用いることが好ましい。
【００３０】
層間絶縁膜１１にはスルーホール１１ａが設けられており、下部電極１２は、スルーホール１１ａの内壁に沿ってシリンダ状に形成されている。したがって、図２に示すように、下部電極１２の上面１２ａはリング状となっている。下部電極１２に囲まれた領域は、絶縁材１１ｂによって充填されている。絶縁材１１ｂの材料としては、層間絶縁膜１１と同じ材料を用いることが好ましい。
【００３１】
図２に示すように、下部電極１２の上面１２ａは、Ｘ方向に延在する帯状領域１２ｘと、Ｙ方向に延在する帯状領域１２ｙを有している。本実施形態では、帯状領域１２ｘよりも帯状領域１２ｙの方が長い。
【００３２】
下部電極１２は、ヒータープラグとして用いられる。つまり、データの書き込み時において、発熱体の一部となる。このため、下部電極１２の材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料を好ましく用いることができる。
【００３３】
第１のエッチングストッパー膜１３には、開口部１３ａが設けられている。開口部１３ａは、下部電極１２の帯状領域１２ｙを露出させる位置に設けられている。開口部１３ａは記録層１８によって埋め込まれており、このため記録層１８は、開口部１３ａの底部において下部電極１２の帯状領域１２ｙと接触している。開口部１３ａを下部電極１２の帯状領域１２ｙに対応する位置に設けているのは、記録層１８と下部電極１２との接触面積のばらつきを低減するためである。
【００３４】
つまり、開口部１３ａを帯状領域１２ｙを露出させる位置に設ければ、開口部１３ａの実際の位置が、図４（ａ）に示すように設計位置１３ａｉからＸ方向にずれた場合であっても、図４（ｂ）に示すように設計位置１３ａｉからＹ方向にずれた場合であっても、露出する帯状領域１２ｙの面積Ｓ１にばらつきが生じにくくなるからである。このような効果は、開口部１３ａを帯状領域１２ｘに対応する位置に設けてもある程度は得られる。しかしながら、直線部分が長い帯状領域１２ｙに対応する位置に設けた方が、目ずれに対する面積Ｓ１のばらつきをより低減することが可能となる。
【００３５】
また、図１に示すように、層間絶縁膜１４、ビット線１５及び第２のエッチングストッパー膜１６からなる積層体には、スルーホール１４ａが設けられている。スルーホール１４ａの内壁には上部電極１７が形成されている。スルーホール１４ａの内壁に上部電極１７を形成するためには、後述するように、全面に上部電極１７を形成した後、エッチバックを行えばよい。スルーホール１４ａの底部のうち、上部電極１７によって覆われていない領域には、開口部１３ａが形成されている。
【００３６】
上部電極１７は、下部電極１２と対をなす電極である。上部電極１７の材料としては、通電により生じた熱が逃げにくいよう、熱伝導性の比較的低い材料を用いることが好ましい。具体的には、下部電極１２と同様、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料を好ましく用いることができる。
【００３７】
内壁が上部電極１７によって覆われたスルーホール１４ａの内部には、記録層１８が設けられている。記録層１８は、開口部１３ａによって露出した下部電極１２の帯状領域１２ｙに接するとともに、シリンダ状である上部電極１７の内壁に接触している。このため、上部電極１７は、記録層１８の成膜開始面１８ａと接することになる。
【００３８】
記録層１８は、相変化材料によって構成される。記録層１８を構成する相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素が挙げられる。
【００３９】
カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。
【００４０】
図５は、カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。
【００４１】
カルコゲナイド材料を含む相変化材料をアモルファス状態とするためには、図５の曲線ａに示すように、融点Ｔｍ以上の温度に一旦加熱した後、急速に冷却すればよい。一方、カルコゲナイド材料を含む相変化材料を結晶状態とするためには、図５の曲線ｂに示すように、結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に一旦加熱した後、徐々に冷却すればよい。加熱は、通電によって行うことができる。加熱時の温度は通電量、すなわち、単位時間当たりの電流量や通電時間によって制御することができる。
【００４２】
記録層１８に書き込み電流を流した場合、記録層１８と下部電極１２との接触部分近傍が発熱領域Ｐとなる。つまり、記録層１８に書き込み電流を流すことにより、発熱領域Ｐ近傍におけるカルコゲナイド材料の相状態を変化させることができる。これによって、上部電極１７と下部電極１２との間の電気抵抗が変化する。
【００４３】
このような記録層１８は、上述の通り、スルーホール１４ａの内部に設けられており、スルーホール１４ａの内壁には、上部電極１７が形成されている。このため、記録層１８の成膜開始面１８ａは、エッチバックにより形成された上部電極１７のエッチング面１７ｃと接触することになる。つまり、シリンダ状を有する上部電極１７の内側側面と、記録層１８の側面とが接触している。
【００４４】
記録層１８の膜厚は特に限定されないが、本実施形態では、一例としてスルーホール１４ａが完全に埋まらない程度の膜厚に設定されている。但し、スルーホール１４ａが完全に埋まる程度の膜厚に設定しても構わない。本実施形態では、スルーホール１４ａの内部だけでなく、記録層１８の一部がスルーホール１４ａの外部に設けられている。
【００４５】
また、ビット線１５は、層間絶縁膜１４上に設けられており、上部電極１７と側面で接触している。つまり、ビット線１５は、エッチングにより形成されたエッチング面１５ｃを有しており、ビット線１５のエッチング面１５ｃと、上部電極１７の成膜開始面１７ａとが接触している。したがって、シリンダ状を有する上部電極１７の外側側面と、ビット線１５の側面とが接触している。
【００４６】
ビット線１５の材料としては、電気抵抗の低い金属材料が選択される。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）又はこれらの合金、或いは、これらの窒化物、シリサイドなどを好ましく用いることができる。具体的には、Ｗ、ＷＮ、ＴｉＮなどを挙げることができる。電気抵抗の低い金属材料は一般に熱伝導率が高く、しかも、ビット線１５は熱容量が大きいことから、発熱領域Ｐの近傍で上部電極１７と接触すると、熱がビット線１５側に逃げやすくなり、発熱効率が低下してしまう。しかしながら、本実施形態による不揮発性メモリ素子１０では、記録層１８が立体構造を有していることから、記録層１８の膜厚を増大させることなく、発熱領域Ｐとビット線１５との距離を離すことができる。
【００４７】
また、ビット線１５上には第２のエッチングストッパー膜１６が設けられている。第２のエッチングストッパー膜１６は、図３に示すように、ビット線１５が形成されていない領域にも設けられている。第２のエッチングストッパー膜１６上には、絶縁膜１９が設けられている。記録層１８の成膜終了面１８ｂは、その全面が絶縁膜１９（又は後述する保護絶縁膜１９ａ）によって覆われている。
【００４８】
このような構成を有する不揮発性メモリ素子１０は、図１に示すように、半導体基板上に形成することができ、マトリクス状に配置することによって、電気的に書き替え可能な不揮発性半導体記憶装置を構成することができる。
【００４９】
図６は、ｎ行×ｍ列のマトリクス構成を有する不揮発性半導体記憶装置の回路図である。
【００５０】
図６に示す不揮発性半導体記憶装置は、ｎ本のワード線Ｗ１〜Ｗｎと、ｍ本のビット線Ｂ１〜Ｂｍと、各ワード線と各ビット線の交点に配置されたメモリセルＭＣ（１，１）〜ＭＣ（ｎ，ｍ）とを備えている。ワード線Ｗ１〜Ｗｎはロウデコーダ１０１に接続され、ビット線Ｂ１〜Ｂｍはカラムデコーダ１０２に接続されている。各メモリセルＭＣは、対応するビット線とグランドとの間に直列に接続された不揮発性メモリ素子１０及びトランジスタ１０３によって構成されている。トランジスタ１０３の制御端子は、対応するワード線に接続されている。
【００５１】
不揮発性メモリ素子１０の構造は、図１を用いて説明したとおりである。したがって、不揮発性メモリ素子１０の下部電極１２が対応するトランジスタ１０３に接続され、上部電極１７がビット線に接続される。
【００５２】
不揮発性メモリ素子１０を用いたメモリセルＭＣの構造は、図１に示した通りである。図１には、対応するビット線Ｂｊ（１５）が共通である２つのメモリセルＭＣ（ｉ，ｊ），ＭＣ（ｉ＋１，ｊ）が示されている。
【００５３】
図１に示すとおり、トランジスタ１０３のゲートは、ワード線Ｗｉ，Ｗｉ＋１に接続されている。また、素子分離領域１０４によって区画された一つの活性領域１０５には、３つの拡散領域１０６が形成され、これによって、一つの活性領域１０５に２つのトランジスタ１０３が形成されている。これら２つのトランジスタ１０３のソースは共通であり、層間絶縁膜１０７に設けられたコンタクトプラグ１０８を介して、グランド配線１０９に接続されている。また、各トランジスタ１０３のドレインは、それぞれのコンタクトプラグ１１０を介して、対応する不揮発性メモリ素子１０の下部電極１２に接続されている。一方、２つの不揮発性メモリ素子１０のビット線Ｂｊは共通である。
【００５４】
このような構成を有する不揮発性半導体記憶装置は、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態でビット線Ｂ１〜Ｂｍの少なくとも１本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線が活性化しているメモリセルでは、トランジスタ１０３がオンするため、対応するビット線は、不揮発性メモリ素子１０を介してグランドに接続された状態となる。したがって、この状態で所定のカラムデコーダ１０２により選択したビット線に書き込み電流を流せば、不揮発性メモリ素子１０に含まれる記録層１８を相変化させることができる。
【００５５】
具体的には、所定量の電流を流すことによって、記録層１８を構成する相変化材料を図５に示した融点Ｔｍ以上の温度に加熱した後、電流を急速に遮断することによって急冷すれば、アモルファス相となる。一方、上記所定量よりも少ない電流を流すことによって、記録層１８を構成する相変化材料を図５に示した結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に加熱した後、電流を徐々に減少させて徐冷すれば、結晶成長が促進するため結晶相となる。
【００５６】
データの読み出しを行う場合も、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態で、ビット線Ｂ１〜Ｂｍの少なくとも１本に読み出し電流を流せばよい。記録層１８がアモルファス相となっているメモリセルについては抵抗値が高くなり、記録層１８が結晶相となっているメモリセルについては抵抗値が低くなることから、これを図示しないセンスアンプによって検出すれば、記録層１８の相状態を把握することができる。
【００５７】
記録層１８の相状態は、記憶させる論理値に対応させることができる。例えば、アモルファス相の状態を「０」、結晶相の状態を「１」と定義すれば、１つのメモリセルによって１ビットのデータを保持することが可能となる。また、アモルファス相から結晶相に相変化させる際、記録層１８を結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に保持する時間を調節することによって、結晶化割合を多段階又はリニアに制御することも可能である。このような方法により、アモルファス相と結晶相との混合割合を多段階に制御すれば、１つのメモリセルに２ビット以上のデータを記憶させることが可能となる。さらに、アモルファス相と結晶相との混合割合をリニアに制御すれば、アナログ値を記憶させることも可能となる。
【００５８】
次に、本実施形態による不揮発性メモリ素子１０の製造方法について説明する。
【００５９】
図７（ａ），図８（ａ），図９（ａ），図１０（ａ）は、不揮発性メモリ素子１０の製造工程を順に示す略平面図である。また、図７（ｂ），図７（ｃ）は、それぞれ図７（ａ）に示すＣ−Ｃ線及びＤ−Ｄ線に沿った略断面図であり、図８（ｂ），図８（ｃ）は、それぞれ図８（ａ）に示すＥ−Ｅ線及びＦ−Ｆ線に沿った略断面図であり、図９（ｂ），図９（ｃ）は、それぞれ図９（ａ）に示すＧ−Ｇ線及びＨ−Ｈ線に沿った略断面図であり、図１０（ｂ），図１０（ｃ）は、それぞれ図１０（ａ）に示すＩ−Ｉ線及びＪ−Ｊ線に沿った略断面図である。尚、断面図においては、図面の見やすさを考慮して、トランジスタ１０３に関わる部分は図示を省略してある。
【００６０】
まず、図７（ａ）〜図７（ｃ）に示すように、シリンダ状の下部電極１２を形成し、下部電極１２に囲まれた領域を絶縁材１１ｂによって充填した後、第１のエッチングストッパー膜１３、層間絶縁膜１４及びビット線１５をこの順に形成する。シリンダ状の下部電極１２は、層間絶縁膜１１にスルーホール１１ａを形成した後、ステップカバレッジの良好な成膜方法を用いてスルーホール１１ａの内壁部分に下部電極１２を成膜し、さらに、下部電極１２に囲まれた領域を絶縁材１１ｂによって充填した後、ＣＭＰ法により不要な絶縁材１１ｂ及び下部電極１２を除去することにより形成することができる。ステップカバレッジの良好な成膜方法としては、ＣＶＤ法が挙げられる。
【００６１】
また、ビット線１５は、材料となる金属膜を層間絶縁膜１４の表面に形成した後、パターニングすることにより形成する。したがって、ビット線１５の成膜開始面１５ａは、すべて層間絶縁膜１４に接することになる。図７（ａ）に示すように、ビット線１５は、上面からみて、幅方向における端部が下部電極１２の帯状領域１２ｙと交差するようにパターニングすることが好ましい。
【００６２】
次に、図８（ａ）〜図８（ｃ）に示すように、第２のエッチングストッパー膜１６によってビット線１５を覆った後、第１のエッチングストッパー膜１３の一部が、下部電極１２の帯状領域１２ｙに対応する部分において露出するよう、第２のエッチングストッパー膜１６、ビット線１５及び層間絶縁膜１４をエッチングし、スルーホール１４ａを形成する。スルーホール１４ａの形成方法としては、一般的なフォトリソグラフィ法及びドライエッチング法を用いることができる。図８（ａ）に示すように、本実施形態では、ビット線１５の幅方向における端部を含む位置にスルーホール１４ａを形成している。
【００６３】
スルーホール１４ａの形成においては、下部電極１２が露出しないよう、下部電極１２が第１のエッチングストッパー膜１３によって覆われた状態で、エッチングを終了する必要がある。この点、本実施形態においては、第１のエッチングストッパー膜１３と層間絶縁膜１４の材料として、互いにエッチングレートの異なる材料を選択していることから、エッチング工程におけるマージンを十分に確保することができる。このようにしてスルーホール１４ａが形成されると、ビット線１５の一部がエッチングされ、これにより、スルーホール１４ａ内壁には、ビット線１５のエッチング面１５ｃが露出することになる。
【００６４】
次に、図９（ａ）〜図９（ｃ）に示すように、スルーホール１４ａの内部を含む全面に上部電極１７を形成する。これにより、ビット線１５のエッチング面１５ｃは、上部電極１７によって覆われた状態となる。つまり、ビット線１５のエッチング面１５ｃと、上部電極１７の成膜開始面１７ａとが接触した状態となる。尚、スルーホール１４ａの底部が第１のエッチングストッパー膜１３によって覆われていることから、上部電極１７と下部電極１２が接触することはない。
【００６５】
次に、図１０（ａ）〜図１０（ｃ）に示すように、上部電極１７をエッチバックする。これにより、上部電極１７のうち、基板に対して実質的に平行な面に形成された部分が除去され、スルーホール１４ａの内壁部分にのみ、上部電極１７が残存した状態となる。スルーホール１４ａ内壁部分に残存した上部電極１７は、エッチング面１７ｃが露出した状態となる。
【００６６】
また、上部電極１７のエッチバックにより、スルーホール１４ａの底部に形成された第１のエッチングストッパー膜１３の一部も、再び露出する。その後、スルーホール１４ａの内壁部分に残存した上部電極１７をマスクとして、スルーホール１４ａの底部にて露出した第１のエッチングストッパー膜１３をエッチングし、開口部１３ａを形成する。これにより、下部電極１２の一部が露出した状態となる。
【００６７】
本実施形態においては、第１のエッチングストッパー膜１３と第２のエッチングストッパー膜１６との材料として、互いにエッチングレートの異なる材料を選択していることから、本工程によって第２のエッチングストッパー膜１６の膜厚が大幅に減少することはない。また、第１のエッチングストッパー膜１３と層間絶縁膜１１及び絶縁材１１ｂとの材料として、互いにエッチングレートの異なる材料を選択すれば、開口部１３ａを形成する際に生じる、層間絶縁膜１１及び絶縁材１１ｂのオーバーエッチングを低減することができる。
【００６８】
そして、図１〜図３に示したように、開口部１３ａ及びスルーホール１４ａの内部を含む全面にカルコゲナイド材料からなる記録層１８を形成し、パターニングにより不要部分を除去した後、全面に絶縁膜１９を形成すれば、本実施形態による不揮発性メモリ素子１０が完成する。記録層１８の成膜方法としては、特に限定されるものではないが、スパッタリング法やＣＶＤ法を用いることができる。このように、上部電極１７を記録層１８よりも先に形成していることから、上部電極１７のエッチング面１７ｃである側面と、記録層１８の成膜開始面１８ａである側面とを接触させることが可能となる。
【００６９】
第２のエッチングストッパー膜１６は、ビット線１５の上面（成膜終了面１５ｂ）の全面を覆っており、記録層１８をパターニングする際のエッチングストッパーとして機能する。これにより、記録層１８をパターニングする際、ビット線１５がエッチング環境に晒されないことから、ビット線１５の膜厚減少が防止され、所望のビット線抵抗を確保することができる。
【００７０】
ここで、記録層１８のパターニングは、図１１に示すように、記録層１８の上面（成膜終了面１８ｂ）の全面を覆う保護絶縁膜１９ａを形成し、フォトレジスト１９ｂを保護絶縁膜１９ａ上に形成した状態で行うことが好ましい。これによれば、図１２に示すようにパターニングが終了した後、フォトレジストをアッシングによって除去する際に、記録層１８にダメージが加わることを防止することができる。
【００７１】
このように、本実施形態では、記録層１８が開口部１３ａ及びスルーホール１４ａの内部に形成された立体構造を有している。しかも、ビット線１５を記録層１８よりも先に形成していることから、スルーホール１４ａ内にビット線１５が形成されることがない。しかも、スルーホール１４ａの内壁に上部電極１７が形成され、上部電極１７とビット線１５とが側面同士で接触した構造を有している。これらにより、発熱領域Ｐとビット線１５との距離を十分に離すことができるとともに、上部電極１７とビット線１５との接触面積を縮小することができる。そのため、ビット線１５への放熱を低減することができ、高い発熱効率を得ることができる。しかも、ビット線１５と記録層１８との間に、熱伝導率の低い上部電極１７を介在させていることから、ビット線１５の材料として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）など、電気抵抗の低い材料を選択することが可能となる。
【００７２】
また、本実施形態では、下部電極１２と層間絶縁膜１４との間に、第１のエッチングストッパー膜１３を介在させていることから、下部電極１２と上部電極１７とが直接接触することがなく、両者の間に記録層１８を確実に介在させることが可能となる。
【００７３】
尚、上記実施形態では、開口部１３ａ及びスルーホール１４ａの平面形状をほぼ円形としているが、開口部１３ａ及びスルーホール１４ａの平面形状を、長辺である帯状領域１２ｙと直交するＸ方向に長い形状としても構わない。つまり、図１３に示すように、開口部１３ａ及びスルーホール１４ａの平面形状をＸ方向に長い形状とすれば、記録層１８と下部電極１２との接触面積Ｓ１を増大させることなく、Ｘ方向におけるマージンを増大させることができる。
【００７４】
尚、本実施形態においては、記録層１８をパターニングするのではなく、全面をエッチバックすることにより、開口部１３ａ及びスルーホール１４ａの内壁部分にのみ記録層１８を残存させても構わない。
【００７５】
図１４（ａ）は、開口部１３ａ及びスルーホール１４ａの内壁部分にのみ記録層１８を残存させた例による、不揮発性メモリ素子の略平面図である。また、図１４（ｂ）及び図１４（ｃ）は、それぞれ図１４（ａ）に示すＫ−Ｋ線及びＬ−Ｌ線に沿った略断面図である。
【００７６】
図１４（ａ）〜図１４（ｃ）に示すように、記録層１８を全面エッチバックすると、開口部１３ａの底部に形成された部分も除去されることから、記録層１８の底面がリング状となる。これにより記録層１８と下部電極１２との接触面積が低減されることから、発熱効率がより増大する。また、記録層１８と下部電極１２は２箇所で接触することになるため、記録層１８には２つの電流パスが形成されることになるが、一方の接触領域１８−１とビット線１５との距離の方が、他方の接触領域１８−２とビット線１５との距離よりも大幅に近くなることから、他方の接触領域１８−２を介して流れる電流はほとんど無視できるものと考えられる。
【００７７】
次に、本発明の好ましい第２の実施形態による不揮発性メモリ素子２０について説明する。
【００７８】
図１５は、本発明の好ましい第２の実施形態による不揮発性メモリ素子２０を用いたメモリセルの構造を示す略断面図である。
【００７９】
図１５に示すように、本実施形態による不揮発性メモリ素子２０は、第２のエッチングストッパー膜１６が省略されているとともに、ビット線１５がスルーホール１４ａの上部に設けられている点において、図１に示した第１の実施形態による不揮発性メモリ素子１０と相違している。また、スルーホール１４ａの内部は、絶縁材２１によって充填されている。その他の構成は、第１の実施形態による不揮発性メモリ素子１０と同様であることから、同一の構成要素には同一の符号を付し、重複する説明は省略する。
【００８０】
本実施形態では、ビット線１５がスルーホール１４ａの上部に設けられていることから、ビット線１５と上部電極１７とは、上下方向で接続される。ビット線１５と記録層１８との間には、スルーホール１４ａを充填する絶縁材２１が介在しており、これにより、ビット線１５と記録層１８が直接接触することはない。
【００８１】
次に、本実施形態による不揮発性メモリ素子２０の製造方法について説明する。
【００８２】
図１６（ａ），図１７（ａ），図１８（ａ）は、不揮発性メモリ素子２０の製造工程を順に示す略平面図である。また、図１６（ｂ），図１６（ｃ）は、それぞれ図１６（ａ）に示すＭ−Ｍ線及びＮ−Ｎ線に沿った略断面図であり、図１７（ｂ），図１７（ｃ）は、それぞれ図１７（ａ）に示すＯ−Ｏ線及びＰ−Ｐ線に沿った略断面図であり、図１８（ｂ），図１８（ｃ）は、それぞれ図１８（ａ）に示すＱ−Ｑ線及びＲ−Ｒ線に沿った略断面図である。尚、断面図においては、図面の見やすさを考慮して、トランジスタ１０３に関わる部分は図示を省略してある。
【００８３】
まず、図１６（ａ）〜図１６（ｃ）に示すように、シリンダ状の下部電極１２を形成し、下部電極１２に囲まれた領域を絶縁材１１ｂによって充填した後、第１のエッチングストッパー膜１３及び層間絶縁膜１４をこの順に形成する。そして、第１のエッチングストッパー膜１３の一部が、下部電極１２の帯状領域１２ｙに対応する部分において露出するよう、層間絶縁膜１４をエッチングし、スルーホール１４ａを形成する。スルーホール１４ａの形成方法などは、第１の実施形態にて説明した通りである。
【００８４】
次に、スルーホール１４ａの内部を含む全面に上部電極１７を形成した後、図１７（ａ）〜図１７（ｃ）に示すように、上部電極１７をエッチバックする。これにより、上部電極１７のうち、基板に対して実質的に平行な面に形成された部分が除去され、スルーホール１４ａの内壁部分にのみ、上部電極１７が残存した状態となる。スルーホール１４ａ内壁部分に残存した上部電極１７は、エッチング面１７ｃが露出した状態となる。
【００８５】
また、上部電極１７のエッチバックにより、スルーホール１４ａの底部に形成された第１のエッチングストッパー膜１３の一部も、再び露出した状態となる。そして、スルーホール１４ａの内壁部分に残存した上部電極１７をマスクとして、スルーホール１４ａの底部にて露出する第１のエッチングストッパー膜１３をエッチングし、開口部１３ａを形成する。これにより、下部電極１２の一部が露出した状態となる。
【００８６】
次に、開口部１３ａ及びスルーホール１４ａの内部を含む全面に記録層１８を形成した後、図１８（ａ）〜図１８（ｃ）に示すように、記録層１８をエッチバックする。これにより、開口部１３ａ及びスルーホール１４ａの外部に形成された記録層１８は全て除去され、開口部１３ａ及びスルーホール１４ａの内部にのみ記録層１８が残存した状態となる。このとき、記録層１８の上端部１８ｔｏｐが、上部電極１７の上端部１７ｔｏｐよりも下方（基板側）に位置するよう、エッチバック条件を調節する必要がある。
【００８７】
その後、図１５に示したように、開口部１３ａ及びスルーホール１４ａの内部を含む全面に絶縁材２１を形成し、エッチバックにより上部電極１７の上端部１７ｔｏｐを露出させる。そして、ビット線１５を形成し、パターニングした後、全面に絶縁膜１９を形成すれば、本実施形態による不揮発性メモリ素子２０が完成する。尚、絶縁材２１のエッチバックにおいては、記録層１８の上端部１８ｔｏｐが露出しないよう、エッチング条件を調節する必要がある。
【００８８】
これにより、上記実施形態と同様、上部電極１７のエッチング面１７ｃである側面と、記録層１８の成膜開始面１８ａである側面とを接触させることが可能となる。一方、本実施形態では、ビット線１５を上部電極１７よりも後に形成していることから、上部電極１７のエッチング面１７ｃである上面と、ビット線１５の成膜開始面１５ａである底面とが接触することになる。
【００８９】
このように、本実施形態では、上部電極１７及び記録層１８をエッチバックし、スルーホール１４ａを絶縁材２１で埋めた後、スルーホール１４ａの上部にビット線１５を形成していることから、ビット線１５の膜厚を十分に厚くすることできるとともに、より低抵抗な材料を選択することが可能となる。これにより、ビット線１５の配線抵抗をより低くすることができることから、ビット線１５で生じる電力損失を低減することができるとともに、読み出し動作や書き込み動作の高速化を実現することが可能となる。
【００９０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【図面の簡単な説明】
【００９１】
【図１】本発明の好ましい第１の実施形態による不揮発性メモリ素子１０を用いたメモリセルの構造を示す略断面図である。
【図２】不揮発性メモリ素子１０の略平面図である。
【図３】図２に示すＢ−Ｂ線に沿った略断面である。
【図４】（ａ）は、開口部１３ａの位置が設計位置１３ａｉからＸ方向にずれた場合の影響を説明するための図である。（ｂ）は、開口部１３ａの位置が設計位置１３ａｉからＹ方向にずれた場合の影響を説明するための図である。
【図５】カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。
【図６】ｎ行×ｍ列のマトリクス構成を有する不揮発性半導体記憶装置の回路図である。
【図７】（ａ）は、不揮発性メモリ素子１０の製造工程を示す略平面図である。（ｂ）は、（ａ）に示すＣ−Ｃ線に沿った略断面図である。（ｃ）は、（ａ）に示すＤ−Ｄ線に沿った略断面図である。
【図８】（ａ）は、不揮発性メモリ素子１０の製造工程を示す略平面図である。（ｂ）は、（ａ）に示すＥ−Ｅ線に沿った略断面図である。（ｃ）は、（ａ）に示すＦ−Ｆ線に沿った略断面図である。
【図９】（ａ）は、不揮発性メモリ素子１０の製造工程を示す略平面図である。（ｂ）は、（ａ）に示すＧ−Ｇ線に沿った略断面図である。（ｃ）は、（ａ）に示すＨ−Ｈ線に沿った略断面図である。
【図１０】（ａ）は、不揮発性メモリ素子１０の製造工程を示す略平面図である。（ｂ）は、（ａ）に示すＩ−Ｉ線に沿った略断面図である。（ｃ）は、（ａ）に示すＪ−Ｊ線に沿った略断面図である。
【図１１】保護絶縁膜１９ａを介して記録層１８のパターニングする方法を説明するための図である。
【図１２】保護絶縁膜１９ａを介して記録層１８のパターニングする方法を説明するための図である。
【図１３】開口部１３ａ及びスルーホール１４ａの平面形状をＸ方向に長い形状とした例による不揮発性メモリ素子の略平面図である。
【図１４】（ａ）は、開口部１３ａ及びスルーホール１４ａの内壁部分にのみ記録層１８を残存させた例による、不揮発性メモリ素子の略平面図である。（ｂ）は、（ａ）に示すＫ−Ｋ線に沿った略断面図である。（ｃ）は、（ａ）に示すＬ−Ｌ線に沿った略断面図である。
【図１５】本発明の好ましい第２の実施形態による不揮発性メモリ素子２０を用いたメモリセルの構造を示す略断面図である。
【図１６】（ａ）は、不揮発性メモリ素子２０の製造工程を示す略平面図である。（ｂ）は、（ａ）に示すＭ−Ｍ線に沿った略断面図である。（ｃ）は、（ａ）に示すＮ−Ｎ線に沿った略断面図である。
【図１７】（ａ）は、不揮発性メモリ素子２０の製造工程を示す略平面図である。（ｂ）は、（ａ）に示すＯ−Ｏ線に沿った略断面図である。（ｃ）は、（ａ）に示すＰ−Ｐ線に沿った略断面図である。
【図１８】（ａ）は、不揮発性メモリ素子２０の製造工程を示す略平面図である。（ｂ）は、（ａ）に示すＱ−Ｑ線に沿った略断面図である。（ｃ）は、（ａ）に示すＲ−Ｒ線に沿った略断面図である。
【符号の説明】
【００９２】
１０，２０      不揮発性メモリ素子
１１，１４      層間絶縁膜
１１ａ，１４ａ  スルーホール
１１ｂ，２１    絶縁材
１２        下部電極
１２ａ      下部電極の上面
１２ｘ      Ｘ方向に延在する帯状領域
１２ｙ      Ｙ方向に延在する帯状領域
１３        第１のエッチングストッパー膜
１３ａ      開口部
１３ａｉ    開口部の設計位置
１５        ビット線
１５ａ      ビット線の成膜開始面
１５ｂ      ビット線の成膜終了面
１５ｃ      ビット線のエッチング面
１６        第２のエッチングストッパー膜
１７        上部電極
１７ａ      上部電極の成膜開始面
１７ｃ      上部電極のエッチング面
１７ｔｏｐ  上部電極の上端部
１８        記録層
１８ａ      記録層の成膜開始面
１８ｂ      記録層の成膜終了面
１８ｔｏｐ  記録層の上端部
１８−１，１８−２    接触領域
１９        絶縁膜
１９ａ      保護絶縁膜
１９ｂ      フォトレジスト
１０１    ロウデコーダ
１０２    カラムデコーダ
１０３    トランジスタ
１０４    素子分離領域
１０５    活性領域
１０６    拡散領域
１０７    層間絶縁膜
１０８    コンタクトプラグ
１０９    グランド配線
１１０    コンタクトプラグ
Ｗ１〜Ｗｎ    ワード線
Ｂ１〜Ｂｍ    ビット線
ＭＣ        メモリセル
Ｐ        発熱領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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