(57)【特許請求の範囲】
【請求項１】
受信信号を定期的なサンプリング周期のクロックでディジタル信号に変換し、フレーム同期のための同期ワードとの複素相関値を出力する複素相関値算出手段と、
前記複素相関値算出手段から出力される複素相関値と予め定めたしきい値とを比較し、複素相関値がしきい値を超えた時に相関パルスを出力するしきい値比較手段と、
前記相関パルスを観測し、初期動作時又は定期的な再同期捕捉のタイミング或いは外部からのリセット要求に応じ、直後に検出した前記相関パルスをトリガとして、前記クロックをカウントすることにより、前記同期ワードとの相関がなされると予測されるタイミングで所定の期間のみ繰り返し書き込みアドレスを出力する書き込みタイミング発生手段と、
前記書き込みタイミング発生手段から書き込みアドレスが出力されている期間のみ、前記書き込みアドレスに従って前記複素相関値を記憶する記憶手段と、
前記記憶手段に記憶された複素相関値の中で最大値をとるデータのアドレスを検出し、最大値アドレスとして出力すると共に、検出した最大値と前記しきい値との比較によって同期誤りが認識されると、前記書き込みタイミング発生手段にリセット要求を出力するフレーム同期位置検出手段と、
前記最大値アドレスと前記書き込みタイミング発生手段の出力する書き込みアドレスを比較し、両者のアドレス値が一致した時点をフレーム同期位置とみなし、フレーム同期再生信号を出力するアドレス比較手段とを有することを特徴とするフレーム同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フレーム同期方式の無線通信におけるフレーム同期回路に係わり、特に高精度なフレーム同期を効率的に確立することができ、さらに、装置規模の小型化及び省電力化を実現できるフレーム同期回路に関する。
【０００２】
【従来の技術】
従来のフレーム同期回路について図５を使って説明する。図５は、従来のリアルタイム型フレーム同期回路の構成ブロック図である。
従来のリアルタイム型フレーム同期回路は、受信したデータにおいて、送受信機の間で予め設定された同期ワードを検出すると、パルスを発生して同期を確立するものであり、図５に示すように、Ａ／Ｄ変換回路１１と、複素相関回路１２と、比較回路１３と、しきい値設定回路１４と、平均化回路１５とから構成されている。
【０００３】
以下に、各部の働きを具体的に説明する。
Ａ／Ｄ変換回路１１は、受信信号をディジタル信号に変換して複素相関回路１２に出力するものである。
複素相関回路１２は、Ａ／Ｄ変換回路１１から入力されたディジタル信号と、予め設定されている同期ワードとを比較して複素相関値を計算し、比較回路１３に出力するものである。尚、同期ワードは、送受信器間でのフレーム同期を目的とし、送信機において挿入され、受信器において同期検出に用いられる既知の情報である。
そして、以下で複素相関値は、受信したビット列が同期ワードに近似するほど、その値が大きくなるものと仮定している。
【０００４】
しきい値設定回路１４は、複素相関回路１２に予め設定されている同期ワードと受信した同期ワードが一致したとみなす複素相関値の境界値を、しきい値として比較回路１３に出力するものである。尚、しきい値は、フェージングの影響による複素相関値の変動を考慮して、完全に一致した場合の複素相関値の２５〜７５％に設定されている。
【０００５】
比較回路１３は、複素相関回路１２から入力された複素相関値と、しきい値設定回路１４から入力されたしきい値とを比較して、複素相関値がしきい値以上になった場合に、平均化回路１５に同期パルスを出力するものである。また、複素相関値がしきい値よりも小さい場合には、同期パルスを出力しないものである。
平均化回路１５は、同期パルスが一定周期毎に出力されるように、同期パルス間の時間間隔をＰＬＬなどの手法により平均化してフレーム同期再生信号として出力するものである。
【０００６】
次に、従来のリアルタイム型フレーム同期回路の動作を説明する。
Ａ／Ｄ変換回路１１が、受信信号をディジタル信号に変換して複素相関回路１２に出力し、複素相関回路１２が、ディジタル信号と予め設定されている同期ワードとの複素相関値を計算し、比較回路１３に出力する。比較回路１３は、複素相関回路１２から出力された複素相関値と、しきい値設定回路１４から出力されたしきい値とを比較して、複素相関値がしきい値以上になった場合に平均化回路１５に同期パルスを出力し、平均化回路１５は、同期パルス間の時間間隔を平均化して、平均化フレーム同期再生信号として出力するようになっていた。
【０００７】
しかし、上記従来のリアルタイム型フレーム同期回路では、フェージングの影響等に起因して同期パルスのタイミングがずれ、精度の高いフレーム同期再生信号もしくは平均化フレーム同期再生信号を出力できず、同期を確実に確立することができないという問題点があった。
【０００８】
上記従来のリアルタイム型フレーム同期回路の問題点を解決するため、オフライン型フレーム同期回路としては、平成９年４月４日公開の特開平９−９３２３８号「同期装置」（出願人：国際電気株式会社、発明者：久保光生他）がある。
以下に、従来のオフライン型フレーム同期回路の概略について、図６を使って説明する。図６は、従来のオフライン型フレーム同期回路の構成ブロック図である。
従来のオフライン型フレーム同期回路は、同期パルスを出力すべき時刻を定期的なサンプリングによって決定し、その時刻に同期パルスを出力するものであり、図６に示すように、Ａ／Ｄ変換回路２１と、複素相関回路２２と、記憶回路２３′と、最大値検出回路２４と、クロック２５と、フレーム周期アドレス発生回路２６と、アドレス比較回路２７′とから構成されている。
【０００９】
以下に、各部の働きを具体的に説明する。
クロック２５は、定期的にサンプリングクロックを発生させ、Ａ／Ｄ変換回路２１及びフレーム周期アドレス発生回路２６へ出力するものである。尚、クロック２５は、Ａ／Ｄ変換時に受信したすべてのビットを確実にデジタル値に変換するために、送信レートの２倍以上の割合でパルスを発生するのが普通である。
【００１０】
フレーム周期アドレス発生回路２６は、クロック２５からのサンプリングクロックに同期して、フレーム周期の記憶回路２３′における書き込みアドレスを出力するものである。
具体的にフレーム周期アドレス発生回路２６は、１フレームに対応するサンプリングクロックの数（フレーム周期）を予め記憶し、サンプリングクロックに同期して、カウントアップされるカウンタを有している。
そして、初期状態ではカウンタのカウント値を「０」に初期化し、サンプリングクロックに同期してカウント値を「１」づつ増加させながら、カウント値を書き込みアドレスとして記憶回路２３′とアドレス比較回路２７′とに出力し、記憶しているフレーム周期毎にカウント値を「０」にリセットするようになっている。
これにより、フレーム周期アドレス発生回路２６は、サンプリングクロックに同期して、即ち、複素相関回路２２から複素相関値が出力されるタイミングに同期して、フレーム周期の記憶回路２３′における書き込みアドレスを出力することになる。
【００１１】
Ａ／Ｄ変換器２１は、クロック２５からの定期的なサンプリングクロックに同期して、受信信号をディジタル信号に変換した受信ディジタル信号を複素相関回路２２に出力するものである。
複素相関回路２２は、Ａ／Ｄ変換回路２１から入力されたディジタル信号と、予め設定されている同期ワードとを比較して複素相関値を計算し、比較回路２３′に出力するものである。
【００１２】
記憶回路２３′は、複素相関回路２２′から出力される複素相関値を１フレーム分サイクリックに上書きしながら記憶するものである。尚、記憶回路２３′は、書き込みと読み出しを同一の領域に対して別の回路から行う必要があるので、例えば、１つのメモリ領域を２つのインターフェースでアクセスできるようにしたデュアルポートＲＡＭ等で容易に構成できる。そして、インターフェースの一方では、フレーム周期アドレス発生回路２６が発生する書き込みアドレス位置に順に複素相関値が書き込まれ、他方では、最大値検出回路２４がアドレスを指定して読み出せるようになっている。
ここで、フレーム周期アドレス発生回路２６が発生する書き込みアドレスは、上記説明したように、フレーム周期毎にリセットされる１フレーム分のサンプリングクロック数をカウントしたものであるから、記憶回路２３′は、少なくとも１フレーム分の複素相関値が記憶できる容量が必要であり、複素相関値がフレーム周期で上書き保存されることになる。
【００１３】
最大値検出回路２４は、アドレス比較回路２７′から入力されるフレーム同期再生信号の数をカウントするカウンタを有し、そのカウンタのカウント値が予め設定された数値に達するごとに、記憶回路２３′に格納されたデータを走査して、最も複素相関値の高い値が格納されたアドレスを最大値アドレスとしてアドレス比較回路２７′に出力し、当該カウンタのカウント値を「０」にリセットするものである。
尚、最大値検出回路２４における最大値アドレスの検出方法の例としては、１組の複素相関値とアドレスを記憶させる内部メモリを具備し、記憶回路２３′のアドレス「０」から順に格納されている複素相関値を走査し、走査した複素相関値が、内部メモリに格納されている複素相関値より大ならば、そのアドレスと、そのアドレスに格納されている複素相関値とで、内部メモリの値を更新する。そして、１フレーム分の複素相関値の走査が終了すると、内部メモリに格納されているアドレスを最大値アドレスとして出力するものである。
【００１４】
アドレス比較回路２７′は、最大値検出回路２４が出力する最大値アドレスを一時的に記憶し、フレーム周期アドレス発生回路２６から入力される書き込みアドレスと、記憶されている最大値アドレスとを比較し、両者が一致した場合、同期パルスをフレーム同期再生信号として装置外及び最大値検出回路２４へ出力するものである。
また、アドレス比較回路２７′は、最大値検出回路２４から最大値アドレスが入力されるごとに、記憶しているアドレスを、入力されたアドレスで更新するものである。
【００１５】
次に、従来のオフライン型フレーム同期回路の動作について説明する。
オフライン型フレーム同期回路は、受信信号と同期ワードとの複素相関値が最大となるアドレスを検索し、最大値アドレスとしてアドレス比較回路２７′に記憶させるアドレス再設定動作と、アドレス比較回路２７′に記憶されている最大値アドレスとフレーム周期アドレス発生回路２６から入力される書き込みアドレスとを比較して、両アドレスが一致した場合にフレーム同期再生信号を出力するパルス発生動作とを、所定の回数で繰り返し行うものである。
【００１６】
まず、パルス発生動作について説明する。
複素相関回路２２は、Ａ／Ｄ変換回路２１によってディジタル信号に変換された受信信号と、予め設定された同期ワードとの複素相関値を計算し、記憶回路２３′は、フレーム周期アドレス発生回路２６から入力される書き込みアドレスに複素相関値を順次格納する。
一方、アドレス比較回路２７′は、内部メモリに記憶されている最大値アドレスと、フレーム周期アドレス発生回路２６から入力される書き込みアドレスが一致した場合、フレーム同期再生信号を出力する。このとき、フレーム同期再生信号は、最大値検出回路２４へも出力され、最大値検出回路２４内のカウンタのカウント値が「１」増加される。
以上がパルス発生動作であり、記憶回路２３′には、１フレーム分の受信信号に対応する複素相関値が格納されるが、その内容の走査は行われない。
【００１７】
次に、アドレス再設定動作について説明する。
アドレス再設定動作は、最大値検出回路２４内のカウンタのカウント値が、予め設定されている数値に達した場合に行われるものであり、最大値検出回路２４は、記憶回路２３′の内容を走査し、最も大きい複素相関値が格納されているアドレスを検索し、最大値アドレスとしてアドレス比較回路２７′へ出力するとともに、カウンタのカウント値を「０」にリセットする。そして、アドレス比較回路２７′に格納されている最大値アドレスは最新の値に再設定される。
上記最大値検出回路２４内に予め設定されている数値、つまり、１回のアドレス再設定動作に対するパルス発生動作の回数は、システムに応じて調整されるものである。
【００１８】
次に、従来のオフライン型フレーム同期回路の動作について図７を用いて具体的に説明する。図７は、上記オフライン型フレーム同期回路における各所の動作を示すタイミングチャート図である。
ここで、伝送データは、フレーム毎に情報データ（図７、「DATA」）の前に同期ワード（図７、「SW」）が付加されて伝送されるものとし、フレーム長をＮする。そして、フレーム１を受信した際にアドレス再設定動作を行うタイミングであるとする。
【００１９】
先ず、受信信号は、Ａ／Ｄ変換回路２１においてクロック２５からのサンプリングクロックでディジタル信号に変換され、複素相関回路２２で同期ワードとの複素相関値が求められ、サンプリングクロックに同期してフレーム周期アドレス発生回路２６から出力される記憶回路２３′における書き込みアドレス位置（＊２）に随時格納されていく。
尚、複素相関回路２２で求められる複素相関値は、図７（ｂ）に示すように、受信信号における情報データの開始位置付近でピークになるはずである。（図７＊１）
【００２０】
この時、記憶回路２３′に記憶された複素相関値は、同時に最大値検出回路２４によって読み出し走査され、複素相関値が最大であったアドレスＸが最大値アドレスとしてアドレス比較回路２７′に出力される（アドレス再設定動作）（＊３）。
【００２１】
そして、次のフレーム２の関する複素相関値が記憶回路２３′に記憶される時のフレーム周期アドレス発生回路２６からの書き込みアドレスが最大値アドレスＸになったときに、アドレス比較回路２７′からフレーム同期再生信号が出力される（パルス発生動作）（図７＊４-1）。
このフレーム同期再生信号出力タイミングは、受信信号に対して複素相関回路２２で求められる複素相関値のほぼピークに近い位置であると推定される。（＊１′-1）
尚、図７において、フレーム１の最大値アドレス付近で出力されているフレーム同期再生信号は、前回のアドレス再設定動作で検出された最大値アドレスＸ′のタイミングで出力されている（図７＊４′）。
【００２２】
また、このフレーム２に関する複素相関値は記憶回路２３′に記憶されるが、最大値検出回路２４による読み出し走査は行われず、よって最大値アドレスの検出も行われない。
【００２３】
以降、所定の回数に達するまでフレーム周期アドレス発生回路２６からの書き込みアドレスが最大値アドレスＸになったタイミングでアドレス比較回路２７′からフレーム同期再生信号が出力される（パルス発生動作）（＊４-2,3,…）ことになり、フレーム長Ｎを周期とした定期的なフレーム同期再生信号が出力されることがわかる。そして、この出力タイミングは受信信号に対して複素相関回路２２で求められる複素相関値のほぼピークに近い位置であると推定される。（＊１′-2,3,…）
【００２４】
このようにしてアドレス比較回路２７′から出力されたフレーム同期再生信号は、外部に出力されると共に、最大値検出回路２４に取り込まれカウントされて、所定の回数経過して、アドレス再設定のタイミングになると、記憶回路２３′に記憶された複素相関値は、同時に最大値検出回路２４によって読み出し走査され、複素相関値が最大であったアドレスＹが最大値アドレスとしてアドレス比較回路２７′に出力されることになる（図示はせず）。
【００２５】
上記従来のオフライン型フレーム同期回路によれば、アドレス比較回路２７′に最大値アドレスを設定するアドレス再設定動作と、特定回数のフレーム同期再生信号を同じ書き込みアドレスのタイミングで出力するパルス発生動作とを、繰り返し行うので、移動中の端末において、一時的なフェージングによって受信信号の同期ワード部分に欠損又は遅延が生じても、一定の位置でフレーム同期再生信号を出力するので、フレーム同期再生信号の遅延を解決し、高い精度でフレーム同期再生信号を出力できるものである。
【００２６】
【発明が解決しようとする課題】
しかしながら、上記従来のオフライン型フレーム同期回路では、フレーム長が長い場合には、記憶回路２３′に書き込む複素相関値が増加するので、メモリ容量の増加により装置規模が大型化し、また、書き込み期間が拡大されるので、消費電力が増加するという問題点があった。
さらに、最大値検出回路２４における記憶回路の走査範囲が広くなるため、同期位置検出遅延が顕著になり、また、消費電力が増加するという問題点があった。
【００２７】
本発明は上記実情に鑑みて為されたもので、フレーム長に拘わらず、高精度のフレーム同期を効率的に確立することができ、また、装置規模の小型化及び省電力化を実現できるフレーム同期回路を提供することを目的とする。
【００２８】
【課題を解決するための手段】
上記従来例の問題点を解決するための本発明は、フレーム同期回路において、受信信号を定期的なサンプリング周期のクロックでディジタル信号に変換し、フレーム同期のための同期ワードとの複素相関値を出力する複素相関値算出手段と、複素相関値算出手段から出力される複素相関値と予め定めたしきい値とを比較し、複素相関値がしきい値をこえた時に相関パルスを出力するしきい値比較手段と、相関パルスを観測し、初期動作時又は定期的な再同期捕捉のタイミング或いは外部からのリセット要求に応じ、直後に検出した相関パルスをトリガとして、クロックをカウントすることにより、同期ワードとの相関がなされると予測されるタイミングで所定の期間のみ繰り返し書き込みアドレスを出力する書き込みタイミング発生手段と、書き込みタイミング発生手段から書き込みアドレスが出力されている期間のみ、書き込みアドレスに従って複素相関値を記憶する記憶手段と、記憶手段に記憶された複素相関値の中で最大値をとるデータのアドレスを検出し、最大値アドレスとして出力すると共に、検出した最大値としきい値との比較によって同期誤りが認識されると、書き込みタイミング発生手段にリセット要求を出力するフレーム同期位置検出手段と、最大値アドレスと書き込みタイミング発生手段の出力する書き込みアドレスを比較し、両者のアドレス値が一致した時点をフレーム同期位置とみなし、フレーム同期再生信号を出力するアドレス比較手段とを有することを特徴としており、同期ワードとの相関がなされると予測される所定の期間においてのみ、複素相関値の記憶及び走査と、フレーム同期位置の検出とを行うことにより、フレーム長に拘わらず、高精度のフレーム同期を効率的に確立するとともに省電力化を実現でき、また、記憶手段のメモリ容量が減少するため装置規模を小型化でき、さらに、同期誤りを防止することにより、フレーム同期の精度を向上させることができる。
【００２９】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら説明する。
尚、以下で説明する機能実現手段は、当該機能を実現できる手段であれば、どのような回路又は装置であっても構わず、また機能の一部又は全部をソフトウェアで実現することも可能である。更に、機能実現手段を複数の回路によって実現してもよく、複数の機能実現手段を単一の回路で実現してもよい。
【００３０】
本発明に係るフレーム同期回路は、同期ワードとの相関がなされると予測される所定の期間においてのみ、受信信号と同期ワードとの複素相関値の記憶及び走査を行い、記憶された複素相関値の最大値のタイミングを記憶部における最大値アドレスとして検出し、フレーム周期における最大値アドレスのタイミングで繰り返しフレーム同期再生信号を出力するオフライン型のフレーム同期回路としているので、フレーム長に拘わらず、高精度のフレーム同期を効率的に確立するとともに省電力化を実現でき、また、記憶手段のメモリ容量が減少するため装置規模を小型化でき、さらに、同期誤りを防止することによりフレーム同期の精度を向上させることができる。
【００３１】
まず、本発明の実施の形態に係るオフライン型のフレーム同期回路の構成について図１を使って説明する。図１は、本発明の実施の形態に係るオフライン型のフレーム同期回路の構成ブロック図である。尚、図６と同様の構成をとる部分については同一の符号を付して説明する。
本実施の形態のフレーム同期回路は、図１に示すように、図６に示した従来のフレーム同期回路と同様の構成であるＡ／Ｄ変換回路２１と、複素相関回路２２と、記憶回路２３と、クロック２５と、アドレス比較回路２７とに加えて、新たにしきい値設定回路３１と、しきい値比較回路３２とを設け、また、従来のフレーム周期アドレス発生回路２６の代わりに書き込みタイミング発生回路３３を設け、従来の最大値検出回路２４の代わりにフレーム同期信号位置検出回路３４を設けている。
【００３２】
尚、Ａ／Ｄ変換回路２１及び複素相関回路２２は請求項の複素相関値算出手段に、記憶回路２３は記憶手段に、アドレス比較回路２７はアドレス比較手段に、しきい値設定回路３１及びしきい値比較回路３２はしきい値比較手段に、書き込みタイミング発生回路３３は書き込みタイミング発生手段に、フレーム同期信号位置検出回路３４はフレーム同期位置検出手段に、それぞれ対応している。
【００３３】
次に、各部の働きを具体的に説明するが、従来と全く同様であるクロック２５、Ａ／Ｄ変換器２１、複素相関回路２２については説明を省略し、特徴部分について説明する。
しきい値設定回路３１は、複素相関回路２２に予め設定されている同期ワードと受信した同期ワードが一致したとみなす複素相関値の境界値を、しきい値としてしきい値比較回路３２及びフレーム同期信号位置検出回路３４に出力するものである。尚、しきい値は、フェージングの影響による複素相関値の変動を考慮して、完全に一致した場合の複素相関値の２５〜７５％に設定されている。
しきい値比較回路３２は、複素相関回路２２から入力された複素相関値と、しきい値設定回路３１から入力されるしきい値とを連続的に比較し、しきい値以上の複素相関値が検出されている時にアクティブとなるような相関パルス信号を発生し、書き込みタイミング発生回路３３へ出力するものである。
【００３４】
書き込みタイミング発生回路３３は、初期動作時、または、予め設定した定期的な再同期捕捉のタイミング、または、フレーム同期信号位置検出回路３４からのリセット要求に応じて、しきい値比較回路３２の出力する相関パルスを観測し、直後に検出した相関パルスをトリガとして、サンプリングクロックをカウントすることにより、同期ワードとの相関がなされると予測されるタイミングで所定の期間（以後、有効期間と呼称する）のみ、記憶回路２３及びアドレス比較回路２７へ繰り返し書き込みアドレスの出力を行うものである。
【００３５】
従来のフレーム同期アドレス発生回路が、常時サイクリックに書き込みアドレスを出力していたのに対して、本発明の書き込みタイミング発生回路３３は、同期ワードとの相関がなされると予測されるタイミングで所定の期間のみ発生させる点が異なっている。
【００３６】
また、サンプリングクロックをカウントするトリガとなるしきい値比較回路３２からの相関パルスは、複素相関値がしきい値以上の場合にアクティブになるパルスであるため、しきい値の設定により相関パルスのパルス幅は増減するが、相関パルスの立ち上がり又は立ち下がりを用いてトリガとするように本発明を適用すれば、動作タイミングに相対的かつ固定的なずれが生じる以外は同様の動作となる。
【００３７】
具体的に書き込みタイミング発生回路３３は、有効期間のみ書き込みアドレスを出力するために、１フレーム長に相当するサンプリングクロックのカウント数（以後、フレームカウント数と呼称する）と、有効期間の長さに相当するサンプリングクロックのカウント数（以後、有効期間カウント数と呼称する）とを予め記憶しており、また、書き込みアドレスを生成するためのアドレスカウンタと、同期ワードが検出されると予測されるタイミングに有効期間を設定するためのタイミングカウンタとを内部に有している。
【００３８】
以下に、アドレスカウンタ及びタイミングカウンタについて、フレームカウント数をＮ、有効期間カウント数をＷとして説明する。尚、有効期間は、相関パルスが出力されたフレーム以降のフレームにおいて、相関パルスと同じアドレスで複素相関値が最大になると仮定し、そのアドレスを中心として設定されるものであり、従って、相関パルスの出力後、最初の有効期間の開始までに必要なカウント数は（Ｎ−（Ｗ／２））となる。そして、有効期間の終了時から、次の有効期間の開始までに必要なカウント数は（Ｎ−Ｗ）となる。
【００３９】
タイミングカウンタは、初期状態ではカウント値が「０」に初期化され、書き込みタイミング発生回路３３が相関パルスを受信すると、サンプリングクロックに同期してカウント値が「１」づつ増加され、（Ｎ−（Ｗ／２））に達すると「０」にリセットされ、有効期間の開始となる。続いてタイミングカウンタは、サンプリングクロックに同期してカウント値が「１」づつ増加され、Ｗに達すると「０」にリセットされ、有効期間の終了となる。以後、タイミングカウンタは、次の有効期間開始までのカウント数（Ｎ−Ｗ）と、有効期間に相当するカウント数Ｗとを交互にカウントする。
アドレスカウンタは、初期状態ではカウント値が「０」に初期化され、上記有効期間開始と共にサンプリングクロックに同期してカウント値が「１」づつ増加され、有効期間カウント数Ｗに達するとカウントを終了し、「０」にリセットされるものである。このアドレスカウンタの数値は、そのまま記憶回路２３における書き込みアドレスとなる。
尚、記憶回路２３における書き込み開始位置がアドレス「０」からでない場合には、初期化の際に「０」ではなく、書き込み開始アドレスを設定するようにする。
【００４０】
つまり、書き込みタイミング発生回路３３は、タイミングカウンタが０〜（Ｗ−１）までをカウントしている有効期間において、サンプリングクロックに同期してカウントされるアドレスカウンタの数値を書き込みアドレスとして記憶回路２３及びアドレス比較回路２７へ出力するようになっている。
尚、記憶回路２３における書き込み開始位置がアドレス「０」からである場合には、有効期間におけるタイミングカウンタの値をアドレスカウンタの代わりに用いれば、構成を縮小できる。
【００４１】
また、書き込みタイミング発生回路３３は、後述するフレーム同期信号位置検出回路３４からのリセット要求を受け取ると、同期誤りが発生した可能性があると認識し、改めて相関パルスを検出し、これを基準として新たな有効期間を設定する再同期捕捉を行う。
また、書き込みタイミング発生回路３３は、特定回数の有効期間発生後に、改めて相関パルスを検出し、これを基準として新たな有効期間を設定する再同期捕捉を定期的に行う。そのために、システムの環境に応じた特定回数を予め内部に記憶させておき、初期状態ではカウント値が「０」に初期化され、有効期間開始時にカウント値が「１」づつ増加される有効期間カウンタを有し、有効期間カウンタのカウント値が特定回数に達すると、書き込みタイミング発生回路３３自らを初期状態にリセットする。但し、定期的な最同期捕捉は、必ずしも行う必要はない。
【００４２】
記憶回路２３は、書き込みタイミング発生回路３３から書き込みアドレスが出力されている期間のみ、書き込みアドレスに従って、複素相関回路２２から出力される複素相関値を記憶するものである。
図６に示した従来の記憶回路２３′が１フレーム分に対応する書き込みアドレスに１フレーム分の複素相関値を書き込むのに対し、本発明の記憶回路２３は有効期間についてのみ、書き込みタイミング発生回路３３が出力する書き込みアドレスに複素相関値の書き込みを行う点が異なっており、従来に比べてその記憶容量が軽減できるものである。
【００４３】
また、本発明の記憶回路２３は、図６の従来の記憶回路２３′と同様に、例えば、１つのメモリ領域を２つのインターフェースでアクセスできるようにしたデュアルポートＲＡＭで実現し、インターフェースの一方では、書き込みタイミング発生回路３３が発生する書き込みアドレスに複素相関値が上書きして書き込まれ、他方では、フレーム同期信号位置検出回路３４がアドレスを指定して読み出せるようになっているものを用いても良い。しかし、本発明の記憶回路２３への複素相関値の書き込みは有効期間についてのみ行うのでが、フレームカウント数Ｎに対して、有効期間カウント数Ｗが小さく、有効期間を終了から次の有効期間までの間（Ｎ−Ｗ）に、記憶された複素相関値をフレーム同期信号位置検出回路３４が読み出せるのであれば、必ずしもデュアルポートの記憶回路を用いる必要もなく、安価なメモリを使用してコストを低減することができる。
【００４４】
フレーム同期信号位置検出回路３４は、記憶回路２３に記憶された複素相関値の中で最大値をとるデータのアドレスを検出し、最大値アドレスとして出力すると共に、検出した最大値としきい値設定回路３１から出力されるしきい値との比較によって同期誤りが認識されると、書き込みタイミング発生回路３３にリセット要求を出力するものである。
【００４５】
具体的に、フレーム同期信号位置検出回路３４における最大値アドレスの検出方法の例は、従来と同様に、１組の複素相関値とアドレスを記憶させる内部メモリを具備し、記憶回路２３のアドレス「０」から順に格納されている複素相関値を走査し、走査した複素相関値が、内部メモリに格納されている複素相関値より大ならば、そのアドレスと、そのアドレスに格納されている複素相関値とで、内部メモリの値を更新する。そして、最終的に有効期間分の複素相関値の走査が終了すると、内部メモリに格納されているアドレスを最大値アドレスとして出力するものである。
また、検出した複素相関値の最大値としきい値設定回路３１から出力されるしきい値との比較によって同期誤りが認識されると、書き込みタイミング発生回路３３にリセット要求を出力する等の誤同期防止機能については後述する。
【００４６】
アドレス比較回路２７は、内部メモリに記憶している最大値アドレスと、書き込みタイミング発生回路３３の出力する書き込みアドレスを比較し、両者のアドレス値が一致した時点をフレーム同期位置とみなし、フレーム同期再生信号を出力するものであり、また、フレーム同期信号位置検出回路３４から最大値アドレスが入力されると、内部メモリに記憶している最大値アドレスを更新するものである。
尚、図６に示した従来のアドレス比較回路２７′が、書き込みアドレスと最大値アドレスの比較を常時連続的に行っているのに対し、本発明のアドレス比較回路２７は、有効期間についてのみ比較を行うものであり、効率的な動作によって消費電力を軽減できる効果がある。
【００４７】
次に、本発明のフレーム同期回路の動作について、図１、図２を使って説明する。図２は、本発明に係わるフレーム同期回路における各所の動作を示すタイミングチャート図である。
ここで、伝送データは、フレーム毎に情報データ（図７、「DATA」）の前に同期ワード（図７、「SW」）が付加されて伝送されるものとし、フレーム長をＮ、有効期間カウント数をＷとする。そして、フレーム１を受信した際が初期動作時であるとする。
【００４８】
先ず、装置の電源投入により、書き込みタイミング発生回路３３の各カウンタのカウント値が「０」にリセットされ、記憶回路２３の記憶内容と、フレーム同期信号位置検出回路３４の内部メモリのアドレス及び複素相関値と、アドレス比較回路２７の内部メモリの最大値アドレスが初期化される。また、しきい値設定回路３１からは、受信信号が同期ワードと一致したとみなす複素相関値の境界値であるしきい値が、しきい値比較回路３２及びフレーム同期信号位置検出回路３４に出力される。
【００４９】
そして、受信信号は、Ａ／Ｄ変換回路２１においてクロック２５からのサンプリングクロックでディジタル信号に変換され、複素相関回路２２で同期ワードとの複素相関値が求められて出力される。
この時、書き込みタイミング発生回路３３からは、書き込みアドレスが出力されていないため、記憶回路２３において複素相関値の書き込みは行われない。
【００５０】
一方、複素相関回路２２から出力される複素相関値は、しきい値比較回路３２に取り込まれ、しきい値設定回路３１が出力したしきい値と比較されて、複素相関値がしきい値以上となった場合に、相関パルスが出力される。（図２＊０）
尚、図２においては、相関パルスが瞬間的に発生するかのように記されているが、実際に相関パルスは、複素相関値がしきい値以上の場合にアクティブになるパルスであるため、しきい値の設定により相関パルスのパルス幅は増減する。図２では説明を簡単にするために、しきい値を相関値の最大値に限りなく近い値と仮定し、複素相関値が最大となる時点で相関パルスが出力されるものとして説明する。実際には、相関パルスの立ち上がり又は立ち下がりを用いて本発明を適用すれば、動作タイミングに相対的かつ固定的なずれが生じる以外は同様の動作となる。
【００５１】
そして、上記相関パルスの入力をトリガとして、書き込みタイミング発生回路３３では、タイミングカウンタのカウントが開始され、サンプリングクロックに同期してカウンタ値が増加する。
図２においては、フレームカウント数はＮ、有効期間カウント数はＷとしているので、タイミングカウンタのカウント値が（Ｎ−（Ｗ／２））に達すると（図２、＊１）、第１回目の有効期間の開始となり、タイミングカウンタは「０」にリセットされ、再びサンプリングクロックに同期してカウントを重ね、有効期間カウント数（Ｗ）がカウントされるまでの間（図２、＊２）を１回目の有効期間として、同期回路の各所が次の動作を行う。尚、有効期間カウンタのカウント値はインクリメントされて、「１」となる。
【００５２】
また、この間しきい値比較回路３２からは、複素相関値がしきい値を超えたときに相関パルスが出力されるが、書き込みタイミング発生回路３３では無視され、その動作に何ら影響を与えない（図２＊０′）。
また、有効期間は、最初の相関パルスが出力されたタイミング（＊０）から換算してほぼフレーム間隔で、次の相関パルスが出力されるであろうタイミング（＊０′）を中心とする有効期間についてのみ、間欠的に設定されることになる（図２、＊２）。
【００５３】
まず、書き込みタイミング発生回路３３では、アドレスカウンタが「０」にリセットされ、引き続きサンプリングクロックに同期してカウント値が増加されながら、アドレスカウンタ値（0,1,…,W-1)が書き込みアドレスとして出力される（図２＊３）。
そして、アドレス比較回路２７では、書き込みタイミング発生回路３３からの書き込みアドレスが入力される間、内部メモリに記憶された最大値アドレス、最大値アドレスとの比較が行われる（図２、＊４）が、第１回目の有効期間には、最大値アドレスが未だ設定されていないので、フレーム同期再生信号は出力されない（図２＊５）。
また、記憶回路２３では、書き込みタイミング発生回路３３からの書き込みアドレス位置に複素相関回路２２からの複素相関値が書き込まれ、同時に、（又は書き込みが終了してからでも良い）フレーム同期位置検出回路３４では、記憶回路２３に書き込まれた複素相関値が走査されて最大値アドレス（Ｘ）が検出され、アドレス比較回路２７に出力される（図２＊６）。アドレス比較回路２７の内部メモリの最大値アドレスが更新される。
【００５４】
従って、記憶回路２３における複素相関値の記憶、及びアドレス比較回路２７におけるアドレスの比較動作、及びフレーム同期信号位置検出回路の動作は、最初の相関パルスが出力されたタイミング（＊０）から換算してほぼフレーム間隔で、次の相関パルスが出力されるであろうタイミング（＊０′）を中心とする有効期間についてのみ、間欠的に行われることになる。
【００５５】
そして、書き込みタイミング発生回路３３において、タイミングカウンタのカウント値が有効期間カウント数Ｗに達して有効期間が終了すると、書き込みアドレスの出力は停止され、タイミングカウンタが「０」にリセットされ、再びサンプリングクロックに同期して増加させ、タイミングカウンタの値が（Ｎ−Ｗ）に達すると（図２、＊１′）、第２回目の有効期間の開始となる。即ち、タイミングカウンタは「０」にリセットされ、再びサンプリングクロックに同期してカウントを重ね、有効期間カウント数（Ｗ）がカウントされるまでの間（図２、＊２′）を２回目の有効期間として、同期回路の各所が次の動作を行う。
尚、このとき、有効期間カウンタのカウント値は「２」にインクリメントされる。
【００５６】
第２回目の有効期間では、書き込みタイミング発生回路３３は、第１回目の有効期間と同様に、アドレスカウンタが「０」にリセットされ、引き続きサンプリングクロックに同期してカウント値が増加されながら、アドレスカウンタ値（0,1,…,W-1)が書き込みアドレスとして出力される（図２＊３′）。
【００５７】
そして、アドレス比較回路２７では、第１回目の有効期間と同様に、書き込みタイミング発生回路３３からの書き込みアドレスが入力される間、内部メモリに記憶された最大値アドレス（Ｘ）との比較が行われ（図２、＊４′）、書き込みアドレスが最大値アドレス（Ｘ）に一致したタイミングで、フレーム同期再生信号が出力される（図２、＊５′）。
【００５８】
また、記憶回路２３では、第１回目の有効期間と同様に、書き込みタイミング発生回路３３からの書き込みアドレス位置に複素相関回路２２からの複素相関値が書き込まれ、同時に、（又は書き込みが終了してからでも良い）フレーム同期位置検出回路３４では、記憶回路２３に書き込まれた複素相関値が走査されて最大値アドレス（Ｘ′）が検出され、第２回目の有効期間終了後、アドレス比較回路２７に出力され（図２＊６′）、アドレス比較回路２７の内部メモリの最大値アドレスが更新される。
【００５９】
以後、書き込みタイミング発生回路３３では、タイミングカウンタにおいて継続して（Ｎ−Ｗ）に相当するサンプリングクロック数の待機（無効）期間と、有効期間カウント数Ｗに相当するサンプリングクロック数の有効期間における書き込みアドレスの出力を繰り返し、有効期間開始時には有効期間カウンタの値を「１」増加させる。
そして、有効期間カウンタの値が、定期的な再同期捕捉のタイミングに応じて予め設定した数値に達するまで、または、フレーム同期信号位置検出回路３４からリセット要求が出力されるまで、同様の動作を繰り返す。
【００６０】
尚、上記説明では、フレーム同期信号位置検出回路３４において、有効期間の度に、記憶回路２３に書き込まれた複素相関値が走査されて最大値アドレスが検出され、アドレス比較回路２７に出力されて、アドレス比較回路２７の内部メモリの最大値アドレスが更新されるようになっていたが、有効期間の特定回数毎に最大値アドレスの検出を行うようにしても構わない。
【００６１】
上記説明した本発明のフレーム同期回路の動作は、理論的に正しい相関パルスが取得され、複素相関値の最大値アドレスが検出できるという前提の動作であり、実際には、例えば、フェージングや雑音等の影響により受信信号に突発的な変動が発生し、同期ワードが検出されると予測される位置において複素相関値の最大値がしきい値よりも小さくなってしまう場合や、逆に同期ワードが検出されると予測されない位置で相関パルスが出力される場合等の可能性もあり、誤った同期が行われる場合が考えられる。従って、このような状況に対応するために、フレーム同期回路内に同期誤りを防止する誤同期防止機能を備える必要がある。
【００６２】
ここで、本実施の形態のフレーム同期回路の誤同期防止機能について説明する。
本実施の形態のフレーム同期回路においては、誤同期防止機能を実施するには、公知の保護アルゴリズムを用いるのが好適である。
以下、公知の保護アルゴリズムについて、図３および図４を用いて説明する。図３は、誤同期防止機能における後方保護アルゴリズムの動作例を表すタイミングチャート図であり、図４は、誤同期防止機能における前方保護アルゴリズムの動作例を表すタイミングチャート図である。
尚、図３及び図４における相関パルスは、図２と同様に、複素相関値が最大値となるときに出力されるものとする。
【００６３】
まず、誤った同期状態の確立を防止するために用いられる、一般に後方保護と呼ばれている機能について説明する。
同期状態の確立時の初期状態において、有効期間カウントのトリガとなる相関パルスが誤りであった場合に、相関パルスの誤り検出方法について説明する。
相関パルスの誤り検出方法の１つは、フレーム同期信号位置検出回路３４の機能として、相関パルス検出後の有効期間内に複素相関値の最大値を検出し、検出された最大値がしきい値より小さいケースが特定回数連続した場合に、当該相関パルスによる有効期間設定が誤りであったとして、再度相関パルスの検出を行うようにリセット要求を出力するものである。
【００６４】
具体例で説明すると、図３に示すように、フェージングなどによって、複素相関値のピークが連続するような受信信号が、たまたま初期状態のフレーム同期回路に入力されて、しきい値比較回路３２で誤った相関パルスが出力された場合を考える（図３、＊１）。
書き込みタイミング発生回路３３では、誤った相関パルスをトリガとして、タイミングカウンタでサンプリングクロックがカウントされ、有効期間にわたって書き込みアドレスが出力され、記憶回路２３では、この書き込みアドレス位置に、複素相関回路２２が出力する複素相関値が順次書き込まれる。図３では、（ｃ）に示すレベルがハイになっている有効期間部分で書き込みアドレスが与えられて書き込まれているものとするので、記憶回路２３に書き込まれた複素相関値は、小さい値の可能性が強い。
【００６５】
そこで、フレーム同期信号位置検出回路３４では、記憶回路２３に書き込まれた複素相関値を順次読み出し、複素相関値の最大値を検出し、そのときの最大値アドレスを記憶するとともに、複素相関値の最大値と、しきい値設定回路３１が出力する複素相関値のしきい値とを比較し、複素相関値の最大値がしきい値に達しないようなケースを検出しカウントする。
具体的には、図３に示すように、フレーム同期信号位置検出回路３４では、誤った相関パルスをもとに設定された有効期間を検出するため、有効期間中の複素相関値の最大値が、しきい値より小さい場合に「１」増加されるカウンタＧを内部に有しており、カウンタＧのカウント値が予め設定する特定の数値に達すると、最初の相関パルスが誤検出されたものであると判断し、書き込みタイミング発生回路３３にリセット要求を出力するものである。
尚、その間フレーム同期信号位置検出回路３４からは、最大値アドレスの出力を行わないようにする。
【００６６】
図３においては、予め設定される特定の数値を「３」とし、有効期間中の複素相関値の最大値がしきい値より小さいので、カウンタＧのカウント値を順次増加させ（図３、Ｇ＝１、Ｇ＝２、Ｇ＝３）、カウンタＧのカウント値が「３」に達し、フレーム同期信号位置検出回路３４は、書き込みタイミング発生回路３３にリセット要求を出力し（図３、＊２）、書き込みタイミング発生回路３３は、このリセット要求を受けて初期状態となり、改めて相関パルスを観測し、直後に出力された相関パルスをもとに（図３、＊３）、以降の有効期間を発生させる。
【００６７】
次に、相関パルスの誤り検出方法の別の例は、書き込みタイミング発生回路３３の機能で、相関パルスの検出を連続的に行い、相関パルス検出後の仮の有効期間内に相関パルスを連続して特定回数検出した場合に、初めて同期確立と判断して、書き込みアドレスを出力する（有効期間とする）方法である。
【００６８】
具体的に、書き込みタイミング発生回路３３では、誤った同期確立を避けるため、仮の有効期間中に相関パルスを検出すると「１」増加されるカウンタＢを内部に有しており、カウンタＢのカウント値が予め設定する特定の数値に達すると、同期状態が確立したものと判断し、書き込みアドレスの出力を開始するようになっている。
図３においては、予め設定される特定の数値を「３」とし、リセット要求を受けて改めて書き込みタイミング発生回路３３において検出された正確な相関パルスをもとに（図３、＊３）、図３では、（ｃ）に示す記憶回路書き込みのレベルがハイになっている部分で仮の有効期間が設定されているため、各仮の有効期間において相関パルスが検出され（図３、＊４-1〜＊４-3）、カウンタＢのカウント値が順次増加され（図３、Ｂ＝１、Ｂ＝２、Ｂ＝３）、カウンタＢのカウント値が「３」に達した時点で、同期状態と判断し、書き込みアドレスの出力を開始するようになっている。（図３、＊５）。
【００６９】
次に、同期確立後に、同期状態を監視し、フェージング変動や雑音等によって同期誤りが発生したときに、同期状態を解除して再同期捕捉を促す前方保護の処理方法について説明する。
同期確立後に同期誤りを検出する方法の１つとしては、フレーム同期信号位置検出回路３４の機能として、有効期間内に継続的に複素相関値の最大値を検出し、検出された最大値がしきい値より小さいケースが特定回数連続した場合に、現行の有効期間設定が誤りであると判断して、再同期捕捉を促すリセット要求を書き込みタイミング発生回路３３に出力するものである。
【００７０】
また、同期確立後に同期誤りを検出する別の方法としては、書き込みタイミング発生回路３３において、しきい値比較回路３２からの相関パルスを常時監視し、有効期間内に相関パルスが検出されなくなった時に、同期状態を解除して再同期捕捉を行う方法が考えられる。
【００７１】
しかし、例えば、有効期間内に相関パルスが検出されない事態が１回検出されただけで、即同期状態を解除してしまうと誤った同期状態の解除である可能性もある。
そこで、誤った同期状態の解除を避けるために、有効期間内に相関パルスが検出されない事態が連続して特定回数発生した場合に、同期状態を解除して再同期捕捉を行うようにする。
【００７２】
具体的には、誤った同期状態の解除を避けるため、書き込みタイミング発生回路３３において、有効期間中に相関パルスを検出できない場合に「１」増加されるカウンタＦを内部に具備し、カウンタＦのカウント値が予め設定する特定の数値に達すると同期状態を解除するが、カウンタＦのカウント値が特定の数値に至らない場合には、同期状態を継続するようになっている。
図４においては、予め設定される特定の数値を「３」とし、同期確立後の有効期間において相関パルスが消失した場合は（図３、＊６、＊７）、カウンタＦのカウント値を順次増加させるが（図４、Ｆ＝１、Ｆ＝２）、続く有効期間において相関パルスが復活したので(図４、＊８）、カウンタＦのカウント値が「３」には至らないため、カウンタＦのカウント値を「０」にリセットし、引き続き同期状態を保持するように制御する。
以上の処理により、突発的な受信信号の変動により誤って同期状態が解除されるのを防ぐことができる。
【００７３】
一方、図４において、通信終了や受信が不可能な状態に陥った場合（図４、＊９）、有効期間において相関パルスが消失している回数が３回あり、カウンタＦのカウント値が３に達するので、同期状態は解除される（図４、＊１０）。
その後は、保護アルゴリズムに用いるすべてのカウンタをリセットして初期状態にもどり（図４、＊１１）、次に相関パルスを検出するまで書き込みアドレスの出力を停止するようになっている。
なお、こういう事態においては、フレーム同期信号位置検出回路３４における複素相関値の最大値と、しきい値設定回路３１からのしきい値との比較によって最大値がしきい値を下まわり、リセット要求が出力されるので、それによって、書き込みタイミング発生回路３３が初期状態になる。
【００７４】
尚、上記誤同期防止機能の説明では、各保護用のカウンタ値のカウントは連続して行われるように記述しているが、カウントの方法によって同期捕捉時間や同期保持時間に影響が出るので、適用するシステムに適合した値に設定する必要がある。
【００７５】
上記フレーム同期回路の記憶回路２３に記憶させる書き込みサンプル数Ｗは、たとえば１シンボル程度の遅延波が存在する伝搬環境を想定する場合、５シンボル程度のデータを保持できれば十分であるし、またサンプリングクロックの安定度が十分高く、遅延波も存在しないような環境に適用する場合、１シンボル長（同期ワード長と同じ）程度のデータを保持できれば問題ない。したがって、システムに応じて最適な値に設定されることが望ましい。
さらに、フレーム同期タイミングの検出精度を高くするには、オーバーサンプルしたデータを用いるのが効果的である。たとえば、オーバーサンプル数をｋ、記憶回路２３に記憶するシンボル数をｍとすれば、記憶回路の容量は（ｋ＊ｍ）ワードだけ必要となるが、高精度フレーム同期を実現する場合には、８倍以上のオーパーサンプルとするのが望ましい。
【００７６】
本発明の実施の形態のフレーム同期回路によれば、同期ワードとの相関がなされると予測される所定の期間（有効期間）においてのみ、記憶回路２３への複素相関値の書き込み、及び、フレーム同期信号位置検出回路３４による記憶回路２３の内容走査を行うので、短時間で効率的にフレーム同期位置の検出を行うことができ、さらに、有効期間の範囲を、フェージング等の影響で遅れて到達した信号による複素相関値の最大値が含まれない範囲に設定すれば、誤った同期位置を検出する可能性が低下し、フレーム同期の精度を向上させることができるという効果がある。
【００７７】
また、記憶回路２３への複素相関値の書き込みは、１フレーム長に対応する全アドレスについてではなく、限られた有効期間についてのみ行われるため、記憶回路２３のメモリ容量が大幅に減少するため、装置規模を小型化できるという効果がある。
【００７８】
さらに、同期ワードとの相関がなされると予測される所定の期間においてのみ、記憶回路２３への複素相関値の書き込みと、フレーム同期信号位置検出回路３４による記憶回路２３の内容走査と、アドレス比較回路２７における書き込みアドレスと最大値アドレスの比較とを行うので、省電力化を実現できるという効果がある。
【００７９】
また、本発明の実施の形態のフレーム同期回路によれば、初期状態における相関パルスの正当性を、所定回数の有効期間において検証する後方保護と、同期状態において受信信号に突発的な変動が発生した場合、受信信号の変動の期間が所定期間以内であればそのまま同期状態を継続する前方保護とからなる誤同期防止機能を有しており、例えば、フェージングや雑音等の影響により受信信号に突発的な変動が発生した場合でも、誤った時刻に同期が行われることを防止することができ、また、誤った同期解除を防止することができ、フレーム同期の精度を向上させることができるという効果がある。
【００８０】
【発明の効果】
本発明によれば、複素相関値算出手段が受信信号を定期的なサンプリング周期のクロックでディジタル信号に変換し、フレーム同期のための同期ワードとの複素相関値を出力し、しきい値比較手段が複素相関値算出手段から出力される複素相関値と予め定めたしきい値とを比較し、複素相関値がしきい値をこえた時に相関パルスを出力し、書き込みタイミング発生手段が相関パルスを観測し、初期動作時又は定期的な再同期捕捉のタイミング或いは外部からのリセット要求に応じ、直後に検出した相関パルスをトリガとして、クロックをカウントすることにより、同期ワードとの相関がなされると予測されるタイミングで所定の期間のみ繰り返し書き込みアドレスを出力し、記憶手段が書き込みタイミング発生手段から書き込みアドレスが出力されている期間のみ、書き込みアドレスに従って複素相関値を記憶し、フレーム同期位置検出手段が記憶手段に記憶された複素相関値の中で最大値をとるデータのアドレスを検出し最大値アドレスとして出力すると共に、検出した最大値としきい値との比較によって同期誤りが認識されると、書き込みタイミング発生手段にリセット要求を出力し、アドレス比較手段が最大値アドレスと書き込みタイミング発生手段の出力する書き込みアドレスを比較し、両者のアドレス値が一致した時点をフレーム同期位置とみなし、フレーム同期再生信号を出力するフレーム同期回路としているので、同期ワードとの相関がなされると予測される所定の期間においてのみ、複素相関値の記憶及び走査と、フレーム同期位置の検出とを行うことにより、フレーム長に拘わらず、高精度のフレーム同期を効率的に確立するとともに省電力化を実現でき、また、記憶手段のメモリ容量が減少するため装置規模を小型化でき、さらに、同期誤りを防止することによりフレーム同期の精度を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るフレーム同期回路の構成ブロック図である。
【図２】本発明に係わるフレーム同期回路における各所の動作を示すタイミングチャート図である。
【図３】誤同期防止機能における後方保護アルゴリズムの動作例を表すタイミングチャート図である。
【図４】誤同期防止機能における前方保護アルゴリズムの動作例を表すタイミングチャート図である。
【図５】従来のリアルタイム型フレーム同期回路の構成ブロック図である。
【図６】従来のオフライン型フレーム同期回路の構成ブロック図である。
【図７】従来のオフライン型フレーム同期回路における各所の動作を示すタイミングチャート図である。
【符号の説明】
１１…Ａ／Ｄ変換回路、  １２…複素相関回路、  １３…比較回路、  １４…しきい値設定回路、  １５…平均化回路、  ２１…Ａ／Ｄ変換回路、  ２２…複素相関回路、  ２３，２３′…記憶回路、  ２４…最大値検出回路、  ２５…クロック、  ２６…フレーム周期アドレス発生回路、  ２７，２７′…アドレス比較回路、  ３１…しきい値設定回路、  ３２…しきい値比較回路、  ３３…書き込みタイミング発生回路、  ３４…フレーム同期信号位置検出回路
【図１】
0004489980.tif 000002
【図２】
0004489980.tif 000003
【図３】
0004489980.tif 000004
【図４】
0004489980.tif 000005
【図５】
0004489980.tif 000006
【図６】
0004489980.tif 000007
【図７】
0004489980.tif 000008