(57)【特許請求の範囲】
【請求項１】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）被加工層を有する半導体基板を準備する工程、
（ｂ）前記被加工層上にレジストパターンを形成する工程、
（ｃ）前記被加工層上に前記レジストパターンを覆うようにガスを用いて第１材料膜を堆積する工程、
（ｄ）前記第１材料膜の少なくとも一部を除去する工程、
（ｅ）前記（ｄ）工程後、前記レジストパターンおよび前記第１材料膜の残存部分をエッチングマスクとして、前記被加工層をエッチングする工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１材料膜の全部を除去し、
前記（ｅ）工程では、前記レジストパターンをエッチングマスクとして、前記被加工層をエッチングすることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程では、フロロカーボン系のガスを含むガスを用いたプラズマにより前記第１材料膜を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記半導体基板にバイアス電圧を印加することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記半導体基板にバイアス電圧を印加することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程における前記半導体基板面内の温度差が、前記（ｅ）工程における前記半導体基板面内の温度差よりも小さいことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程における前記第１材料膜の堆積膜厚の前記半導体基板の面内分布に応じて、前記（ｄ）工程において前記第１材料膜のエッチングレートの前記半導体基板の面内分布を制御することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記被加工層は、シリコン層、金属材料層または絶縁層からなることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）〜（ｅ）工程は、ゲート電極を形成するために行われることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、レジストパターンをエッチングマスクとして用いて被加工層をエッチングする工程を有する半導体装置の製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置におけるＭＩＳＦＥＴのゲート電極を形成する方法として、レジストパターンをエッチングマスクとして用いたドライエッチング方法がある。このドライエッチング方法は、真空容器内に導入したプロセスガスを、外部から印加した高周波電力によりプラズマ化し、プラズマ中で生成された反応性ラジカルやイオンをウエハ上で高精度に反応させることで、レジストに代表されるマスク材料やゲート絶縁膜に対し、被加工膜であるシリコン膜を選択的に加工する技術である。【０００３】
特開２００２−２８９５９２号公報（特許文献１）には、レジストの開口部の反射防止膜を、炭化水素のハロゲン置換体を成分として含むエッチングガスによりエッチングして除去する構成とし、これにより、炭化水素のハロゲン置換体の炭素成分が、反射防止膜のエッチングの際に、イオンの照射の少ないレジストの開口部の側壁、および反射防止膜がエッチングされた開口部の側壁に、炭素質の堆積物として形成され、側壁保護膜として働くので、エッチングによるレジストの開口部および反射防止膜の開口部の横方向への広がりを抑制して、反射防止膜を異方性エッチングすることができる技術が記載されている。【０００４】
また、特開２０００−１６４５７１号公報（特許文献２）には、導電体層（半導体基板）上に絶縁膜（層間絶縁膜）を形成する工程と、絶縁膜上にレジストを成膜する工程と、レジストの露光・現像を行いレジストに開口を設ける工程と、レジストをマスクとして第１のエッチングを行い、レジスト表面にエッチングガスの反応物を堆積させながら絶縁膜の少なくとも一部を除去する工程と、エッチング条件の異なる第２のエッチングを行い、導電体層に達するコンタクトホールを開口する工程とを有するコンタクトホール形成方法に関する技術が記載されている。【０００５】
また、特開平１０−４０８４号公報（特許文献３）には、第１工程で、基板上の金属系膜上にレジスト膜を形成した後、リソグラフィ技術によって該レジスト膜をパターニングしてレジストパターンを形成し、第２工程で、フルオロカーボン系のガスを用いたプラズマ処理によって、レジストパターンの表面に保護膜を形成した後、第３工程で、保護膜を形成したレジストパターンをエッチングマスクに用いて、金属系膜をエッチングすることにより、異方性に優れたエッチングを達成する技術が記載されている。【０００６】
また、特開平１１−１９５６４１号公報（特許文献４）には、ＳＦ６ガスを用いたエッチング工程とＣ４Ｆ８を用いたデポジション工程を交互に複数回行い、酸化シリコンをマスクとして、シリコンの深い溝を高速にエッチングする技術が記載されている。
【特許文献１】特開２００２−２８９５９２号公報
【特許文献２】特開２０００−１６４５７１号公報
【特許文献３】特開平１０−４０８４号公報
【特許文献４】特開平１１−１９５６４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者の検討によれば、次のような問題があることを見出した。【０００８】
近年、半導体装置の小型化や高集積化の要求に伴い、半導体素子の微細化、例えばゲート電極などの微細化が要求されている。例えば９０ｎｍノード以降の高集積・高速ロジックデバイス製造工程において、配線幅が５０ｎｍ以下の微細なゲート電極を形成するために、光源波長１９３ｎｍのＡｒＦエキシマレーザを用いたリソグラフィ（ＡｒＦリソグラフィ）が用いられている。このＡｒＦリソグラフィ用レジストは、従来のＫｒＦエキシマレーザを用いたリソグラフィ（ＫｒＦリソグラフィ）用レジストに比べ、その材質の強度低下による薄膜化、エッチング耐性の低下によるレジスト形状異常やレジスト選択比の低下、およびレジスト材質である有機ポリマー起因のエッジラフネスが問題となりやすい。【０００９】
図７１〜図７５は、本発明の課題を説明するための説明図である。エッジラフネスとは、図７１の平面図に示されるように、下地層１０１上に形成されたレジストパターン１０２を上部から観測した際の、レジストパターン１０２のパターンエッジの凹凸を指し、そのバラツキ（３σ）を指標とする。しかし、エッジラフネスは、レジスト材料のポリマーサイズのバラツキが原因とされるため、図７２の断面図に示されるように、断面からレジストパターン１０２を見た場合にも、原理的にレジストパターン１０２の側壁に凹凸が見られる。また、図７３に示されるように、フーリエ変換によりエッジラフネスを波長分析すると、さまざまな波長成分が含まれていることが分かる。レジストパターン１０２はゲート電極加工の際のエッチングマスクとして用いられるため、原理的にレジストパターン１０２のエッジラフネスはゲート電極に転写される。【００１０】
レジストパターン１０２のエッジラフネスを反映して生じたゲート電極のエッジラフネスは、デバイス性能の低下、およびデバイス性能のばらつきによる生産性低下（製造歩留り低下）の原因となる。その影響は、エッジラフネスの波長の長さにより異なる。例えば、図７４に示されるように、ゲート電極１０３に生じたエッジラフネスの波長（λ）が、半導体基板のソース／ドレインを形成するアクティブ領域１０４の大きさ（Ｗ１）よりも小さい場合（すなわちλ＜Ｗ１の場合）、ゲート長が短い箇所でリーク電流が増大してしまう。そのため待機電力が増大し、トランジスタ性能低下の原因のひとつとなる。また、図７５に示されるように、ゲート電極１０３に生じたエッジラフネスの波長（λ）が、半導体基板のソース／ドレインを形成するアクティブ領域１０４の大きさ（Ｗ１）よりも大きい場合（すなわちλ＞Ｗ１の場合）、トランジスタ毎のゲート長がばらつき、それによってトランジスタ性能のばらつきが発生し、生産性低下（製造歩留り低下）の原因のひとつとなる。【００１１】
このため、ゲート電極などのエッジラフネスを低減することが望まれる。例えば、９０ｎｍノードにおける配線幅３７ｎｍのゲート電極では、エッジラフネスは３ｎｍ以下であることが望まれる。また、ＡｒＦリソグラフィを用いて形成したレジストパターンを用いたゲート電極形成では、このエッジラフネスの低減技術が特に重要である。【００１２】
また、特開２００２−２８９５９２号公報や特開２０００−１６４５７１号公報には、堆積性の保護膜を用いレジストパターンの寸法を制御する方法が記載されているが、これらの方法は、いずれもパターンの加工寸法を制御するものであって、エッジラフネスの低減は考慮されていない。【００１３】
また、特開平１０−４０８４号公報では、金属配線加工工程において、レジストパターンの表面に保護膜を形成し、その保護膜を形成したレジストパターンをエッチングマスクに用いて金属系膜をエッチングすることにより金属配線を形成しているが、この保護膜はエッチングマスクとして用いられるものであり、エッジラフネスの低減は考慮されていない。【００１４】
また、特開平１１−１９５６４１号公報では、酸化シリコンをマスクとして、アスペクト比の高いシリコンの溝の加工において、デポジション工程による保護膜の形成と、エッチング工程によるシリコンの加工を交互に複数回行うことにより、高速にシリコンをエッチングする方法が記載されているが、この保護膜はマスクとなる酸化シリコンの保護、およびシリコンのアンダーカットという異常形状を抑制するための保護膜であり、エッジラフネスの低減は考慮されていない。【００１５】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１８】
本発明は、被加工層を有する半導体基板の前記被加工層上にレジストパターンを形成する工程と、前記被加工層上に前記レジストパターンを覆うように第１材料膜を形成する工程と、前記第１材料膜の少なくとも一部を除去する工程と、その後、前記レジストパターンおよび前記第１材料膜の残存部分をエッチングマスクとして前記被加工層をエッチングする工程とを有するものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【００２０】
半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】本発明の実施の形態１のゲート電極形成工程の工程フロー図である。
【図８】本発明の実施の形態１のゲート電極形成工程中の要部断面図および要部平面図である。
【図９】図８に続くゲート電極形成工程中の要部断面図および要部平面図である。
【図１０】図９に続くゲート電極形成工程中の要部断面図および要部平面図である。
【図１１】図１０に続くゲート電極形成工程中の要部断面図および要部平面図である。
【図１２】保護膜の堆積工程で半導体基板（ウエハ）にバイアス電圧を印加しなかった場合の説明図である。
【図１３】保護膜の堆積工程で半導体基板（ウエハ）にバイアス電圧を印加した場合の説明図である。
【図１４】保護膜の堆積工程で半導体基板（ウエハ）にバイアス電圧を印加した場合の説明図である。
【図１５】第１の比較例のゲート電極形成工程中の要部断面図である。
【図１６】図１５に続くゲート電極形成工程中の要部断面図である。
【図１７】図１６に続くゲート電極形成工程中の要部断面図である。
【図１８】第１の比較例において、反射防止膜がエッチングされるとともにレジストパターンもエッチングされて細線化される様子を模式的に示す説明図である。
【図１９】第１の比較例におけるレジストパターンの初期寸法からの変化量とレジストパターンのエッジラフネスとの関係を示すグラフである。
【図２０】本実施の形態において、レジストパターンを形成した後、保護膜の堆積を行ってから、保護膜と反射防止膜をエッチングしてレジストパターンが細線化される様子を模式的に示す説明図である。
【図２１】本実施の形態におけるレジストパターンの初期寸法からの変化量とレジストパターンのエッジラフネスとの関係を示すグラフである。
【図２２】半導体装置の製造工程中の半導体基板の温度分布の一例を示すグラフである。
【図２３】半導体装置の製造工程中の半導体基板の温度分布の一例を示すグラフである。
【図２４】半導体装置の製造工程中の半導体基板の温度分布の一例を示すグラフである。
【図２５】レジストパターン形成工程、保護膜堆積工程、保護膜および反射防止膜のエッチング工程、および多結晶シリコン膜のエッチング工程における、ゲート長と処理レートの半導体基板の面内分布を示すグラフである。
【図２６】本発明の実施の形態４のゲート電極形成工程の工程フロー図である。
【図２７】本発明の実施の形態４のゲート電極形成工程中の要部断面図である。
【図２８】図２７に続くゲート電極形成工程中の要部断面図である。
【図２９】図２８に続くゲート電極形成工程中の要部断面図である。
【図３０】図２９に続くゲート電極形成工程中の要部断面図である。
【図３１】図３０に続くゲート電極形成工程中の要部断面図である。
【図３２】本発明の実施の形態５のゲート電極形成工程の工程フロー図である。
【図３３】本発明の実施の形態５のゲート電極形成工程中の要部断面図である。
【図３４】図３３に続くゲート電極形成工程中の要部断面図である。
【図３５】図３４に続くゲート電極形成工程中の要部断面図である。
【図３６】図３５に続くゲート電極形成工程中の要部断面図である。
【図３７】本発明の実施の形態６のゲート電極形成工程の工程フロー図である。
【図３８】本発明の実施の形態６のゲート電極形成工程中の要部断面図である。
【図３９】図３８に続くゲート電極形成工程中の要部断面図である。
【図４０】図３９に続くゲート電極形成工程中の要部断面図である。
【図４１】図４０に続くゲート電極形成工程中の要部断面図である。
【図４２】図４１に続くゲート電極形成工程中の要部断面図である。
【図４３】図４２に続くゲート電極形成工程中の要部断面図である。
【図４４】本発明の実施の形態７のゲート電極形成工程の工程フロー図である。
【図４５】本発明の実施の形態７のゲート電極形成工程中の要部断面図である。
【図４６】図４５に続くゲート電極形成工程中の要部断面図である。
【図４７】図４６に続くゲート電極形成工程中の要部断面図である。
【図４８】図４７に続くゲート電極形成工程中の要部断面図である。
【図４９】本発明の実施の形態８の素子分離溝形成工程の工程フロー図である。
【図５０】本発明の実施の形態８の素子分離溝形成工程中の要部断面図である。
【図５１】図５０に続く素子分離溝形成工程中の要部断面図である。
【図５２】図５１に続く素子分離溝形成工程中の要部断面図である。
【図５３】図５２に続く素子分離溝形成工程中の要部断面図である。
【図５４】図５３に続く素子分離溝形成工程中の要部断面図である。
【図５５】本発明の実施の形態９の配線形成工程の工程フロー図である。
【図５６】本発明の実施の形態９の配線形成工程中の要部断面図である。
【図５７】図５６に続く配線形成工程中の要部断面図である。
【図５８】図５７に続く配線形成工程中の要部断面図である。
【図５９】図５８に続く配線形成工程中の要部断面図である。
【図６０】本発明の実施の形態１０の開口部形成工程の工程フロー図である。
【図６１】本発明の実施の形態１０の開口部形成工程中の要部断面図である。
【図６２】図６１に続く開口部形成工程中の要部断面図である。
【図６３】図６２に続く開口部形成工程中の要部断面図である。
【図６４】図６３に続く開口部形成工程中の要部断面図である。
【図６５】本発明の実施の形態１１の半導体装置の製造工程中の要部断面図である。
【図６６】図６５に続く半導体装置の製造工程中における要部断面図である。
【図６７】図６６に続く半導体装置の製造工程中における要部断面図である。
【図６８】図６７に続く半導体装置の製造工程中における要部断面図である。
【図６９】図６８に続く半導体装置の製造工程中における要部断面図である。
【図７０】図６９に続く半導体装置の製造工程中における要部断面図である。
【図７１】本発明の課題の説明図である。
【図７２】本発明の課題の説明図である。
【図７３】本発明の課題の説明図である。
【図７４】本発明の課題の説明図である。
【図７５】本発明の課題の説明図である。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。【００２３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。【００２４】
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図６は、本発明の一実施の形態である半導体装置、例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、の製造工程中の要部断面図である。【００２５】
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備し、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は、例えば半導体基板１に形成された素子分離溝２ａに埋め込まれた酸化シリコン膜などの絶縁膜からなり、例えばＳＴＩ（Shallow Trench Isolation）法などにより形成することができる。また、素子分離領域２をＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することもできる。【００２６】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域にｐ型ウエル３を形成する。ｐ型ウエル３は、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成される。【００２７】
次に、ｐ型ウエル３の表面にゲート絶縁膜形成用の絶縁膜４ａを形成する。絶縁膜４ａは、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。また、ゲート絶縁膜形成用の絶縁膜４ａとして、酸窒化シリコン膜を用いることもできる。また、ゲート絶縁膜形成用の絶縁膜４ａとして、例えば、酸化ハフニウム（ＨｆＯ２）、ハフニウムアルミネ−ト（ＨｆＡｌＯｘ）、ハフニウムシリケート（ＨｆＳｉＯｘ）、ジルコニア（酸化ジルコニウム）、ジルコニウムアルミネ−ト（ＺｒＡｌＯｘ）、ジルコニウムシリケート（ＺｒＳｉＯｘ）、酸化ランタン（Ｌａ２Ｏ３）、ランタンシリケート（ＬａＳｉＯｘ）などのいわゆるＨｉｇｈ−ｋ膜（高誘電率膜）などを用いることもできる。【００２８】
次に、ｐ型ウエル３の絶縁膜４ａ上にゲート電極５ａを形成する。例えば次のようにしてゲート電極５ａを形成することができる。【００２９】
まず、図２に示されるように、半導体基板１上に、すなわち絶縁膜４ａ上に、例えばＣＶＤ（Chemical Vapor Deposition）法などにより、ゲート電極形成用の導電体膜である多結晶シリコン膜（シリコン膜、ドープトポリシリコン膜）５を形成する。多結晶シリコン膜５はリン（Ｐ）などのｎ型の不純物をドープ（導入）した多結晶シリコン膜であることが好ましい。ｎ型の不純物は、例えば、多結晶シリコン膜５の成膜後にイオン注入などによって多結晶シリコン膜５中に導入することができるが、多結晶シリコン膜５の成膜ガスを調整することにより多結晶シリコン膜５の成膜工程中に導入してもよい。多結晶シリコン膜５の代わりにアモルファスシリコン膜を用いることも可能であり、その場合、形成したアモルファスシリコン膜は、その後の種々の高温工程（例えばイオン注入した不純物の活性化アニール工程など）により、多結晶シリコン膜になり得る。【００３０】
それから、図３に示されるように、フォトリソグラフィ技術およびドライエッチング技術を用いてこの多結晶シリコン膜５をパターニングすることにより、パターニングされた多結晶シリコン膜５からなるゲート電極５ａが、ｐ型ウエル３の表面に絶縁膜４ａを介して形成される。ゲート電極５ａの下の絶縁膜４ａが、ＭＩＳＦＥＴのゲート絶縁膜４となる。このゲート電極５ａの形成工程については、後でより詳細に説明する。【００３１】
次に、図４に示されるように、ｐ型ウエル３のゲート電極５ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ−型半導体領域６を形成する。【００３２】
次に、ゲート電極５ａの側壁上に、例えば酸化シリコンまたは窒化シリコンあるいはそれらの積層膜などからなる側壁スペーサまたはサイドウォール７を形成する。サイドウォール７は、例えば、半導体基板１上に酸化シリコン膜（または窒化シリコン膜あるいはそれらの積層膜）を堆積し、この酸化シリコン膜（または窒化シリコン膜あるいはそれらの積層膜）を異方性エッチングすることによって形成することができる。【００３３】
サイドウォール７の形成後、（一対の）ｎ＋型半導体領域８（ソース、ドレイン）を、例えば、ｐ型ウエル３のゲート電極５ａおよびサイドウォール７の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより形成する。イオン注入後、導入した不純物の活性化のためのアニール処理（熱処理）を行うこともできる。ｎ＋型半導体領域８は、ｎ−型半導体領域６よりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域８およびｎ−型半導体領域６により形成される。【００３４】
次に、図５に示されるように、ゲート電極５ａおよびｎ＋型半導体領域８の表面を露出させ、例えばコバルト（Ｃｏ）膜を堆積して熱処理することによって、ゲート電極５ａとｎ＋型半導体領域８との表面に、それぞれ金属シリサイド膜（例えばコバルトシリサイド（ＣｏＳｉ２）膜）９を形成する。これにより、ｎ＋型半導体領域８などの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。その後、未反応のコバルト膜は除去する。図５には、未反応のコバルト膜を除去した状態が示されている。【００３５】
このようにして、ｐ型ウエル３にｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）１０が形成される。なお、ｎ型とｐ型の導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。【００３６】
次に、図６に示されるように、半導体基板１上に、ゲート電極５ａを覆うように、絶縁膜（層間絶縁膜）１１を例えばＣＶＤ法などを用いて形成する。絶縁膜１１の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing）処理などを行って絶縁膜１１の表面を平坦化する。絶縁膜１１は、例えば相対的に薄い窒化シリコン膜１１ａとその上の相対的に厚い酸化シリコン膜１１ｂとからなり、下層側の窒化シリコン膜１１ａは、後述するコンタクトホール１２形成時のエッチングストッパ膜として機能することができる。また、絶縁膜１１として、酸化シリコン膜などの単体膜を用いることもできる。【００３７】
次に、フォトリソグラフィ法を用いて絶縁膜１１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜１１をドライエッチングすることにより、ｎ＋型半導体領域（ソース、ドレイン）８の上部などにコンタクトホール（開口部）１２を形成する。コンタクトホール１２の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域８（の表面上のシリサイド膜９）の一部、やゲート電極５ａ（の表面上のシリサイド膜９）の一部などが露出される。【００３８】
次に、コンタクトホール１２内に、タングステン（Ｗ）などからなるプラグ１３を形成する。プラグ１３は、例えば、コンタクトホール１２の内部を含む絶縁膜１１上にバリア膜（例えば窒化チタン膜）１３ａを形成した後、タングステン膜をＣＶＤ法などによってバリア膜１３ａ上にコンタクトホール１２を埋めるように形成し、絶縁膜１１上の不要なタングステン膜およびバリア膜１３ａをＣＭＰ法またはエッチバック法などによって除去することにより形成することができる。【００３９】
次に、プラグ１３が埋め込まれた絶縁膜１１上に、配線（第１配線層）１４を形成する。例えば、チタン膜１４ａ、窒化チタン膜１４ｂ、アルミニウム膜１４ｃ、チタン膜１４ｄおよび窒化チタン膜１４ｅをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線４４を形成することができる。アルミニウム膜１４ｃは、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。配線１４はプラグ１３を介して、ｎチャネル型のＭＩＳＦＥＴ１０のソースまたはドレイン用のｎ＋型半導体領域８やゲート電極５ａなどと電気的に接続される。配線１４は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。第２層配線以降はダマシン法により形成した埋込銅配線とすることもできる。【００４０】
次に、本実施の形態の半導体装置の製造工程におけるゲート電極５ａの形成工程についてより詳細に説明する。図７は、ゲート電極５ａの形成工程の工程フロー図（説明図）である。図８〜図１１は、本実施の形態の半導体装置の製造工程中の要部断面図および要部平面図（要部上面図）であり、ゲート電極５ａ形成（加工）工程中のゲート電極近傍領域の要部断面図および要部平面図（上面図）が示されている。図８〜図１１のうち、（ａ）が断面図に対応し、（ｂ）が平面図（上面図）に対応する。図８（ｂ）のＡ−Ａ線の断面が図８（ａ）に対応し、図９（ｂ）のＡ−Ａ線の断面が図９（ａ）に対応し、図１０（ｂ）のＡ−Ａ線の断面が図１０（ａ）に対応し、図１１（ｂ）のＡ−Ａ線の断面が図１１（ａ）に対応する。【００４１】
ゲート電極５ａを形成するには、まず、上記のように半導体基板１（ｐ型ウエル３）上にゲート絶縁膜用の絶縁膜４ａを介して多結晶シリコン膜５を形成（ステップＳ１）した後、図８に示されるように、多結晶シリコン膜５上に有機系の反射防止膜２１を形成する（ステップＳ２）。反射防止膜２１は、露光用のレーザの反射干渉による異常パターン形成を抑制するために形成され、炭素を含有する有機材料（有機系の絶縁膜）からなる。それから、反射防止膜２１上にフォトレジスト層を形成し、このフォトレジスト層を露光し（ここでは光源波長１９３ｎｍのＡｒＦエキシマレーザを用いた露光を行う）、現像することにより、すなわちリソグラフィ（フォトリソグラフィ）技術を用いることにより、レジストパターン（フォトレジストパターン）２２を形成する（ステップＳ３）。レジストパターン２２は、ＡｒＦリソグラフィ（ＡｒＦエキシマレーザを用いて露光を行うリソグラフィ技術）対応のレジストパターンである。【００４２】
このような膜構造を、保護膜２３を堆積（形成）する工程（ステップＳ４）、保護膜２３（および反射防止膜２１）をエッチングする工程（ステップＳ５）、および多結晶シリコン膜５をエッチングする工程（ステップＳ６）を行うことにより加工し、ゲート電極５ａを形成する。ステップＳ４〜Ｓ６を行うための半導体製造としては、例えばＵＨＦ−ＥＣＲエッチング装置（ゲートエッチング装置）を使用することができる。ステップＳ４〜Ｓ６について、以下で詳細に説明する。【００４３】
ステップＳ３でレジストパターン２２を形成した後、図９に示されるように、ステップＳ４で、反射防止膜２１上に、レジストパターン２２を覆うように、保護膜２３を堆積（形成）する。保護膜２３は炭素を含有し、ステップＳ４においてフロロカーボン（フルオロカーボン）系のガス（例えばＣＨＦ３ガス）を含むガスを用いたプラズマにより形成される。例えば、上記ＵＨＦ−ＥＣＲエッチング装置を用い、例えば次のような条件Ａ１でステップＳ４の保護膜２３の堆積工程を行うことができる。【００４４】
条件Ａ１：ＵＨＦパワー＝８００Ｗ、ウエハバイアス（半導体基板（半導体ウエハ）１に印加するバイアス電力またはバイアス電圧）＝１０Ｗ、ＣＨＦ３ガス流量＝５０ｓｃｃｍ。【００４５】
このステップＳ４により、図９に示されるように、レジストパターン２２を覆うように均一な保護膜２３を形成することができる。本実施の形態では、半導体基板１（ウエハ）にバイアス電圧を印加しながらステップＳ４の保護膜２３の堆積工程を行う。【００４６】
図１２は、ステップＳ４の保護膜２３の堆積工程で半導体基板１（ウエハ）にバイアス電圧を印加しなかった場合の説明図であり、図１３および図１４は、ステップＳ４の保護膜２３の堆積工程で本実施の形態のように半導体基板１（ウエハ）にバイアス電圧を印加した場合の説明図である。なお、図１２の上段側の（ａ）には概念的な要部断面図が示され、図１２の下段側の（ｂ）には概念的な要部平面図が示されている。また、図１３には概念的な要部断面図が示されている。また、図１４の上段側の（ａ）には概念的な要部断面図が示され、図１２の下段側の（ｂ）には概念的な要部平面図が示されている。【００４７】
ステップＳ４において半導体基板１にバイアス電圧を印加しなかった場合には、図１２に示されるように、レジストパターン２２の形状を反映した形で保護膜２３が堆積するため、レジストパターン２２のエッジラフネスを反映した形状が保護膜２３の表面に現れてしまい、エッジラフネスはほとんど減少しない。しかしながら、本実施の形態のように、ステップＳ４において半導体基板１にバイアス電圧を印加した場合、高エネルギーイオンが半導体基板１に入射するため、次の２つの作用（第１の作用および第２の作用）によりエッジラフネスを低減することが可能となる。【００４８】
第１の作用（効果）は、入射イオンによるエッジラフネスの凸部の選択的なエッチングである。これは、図１３に示されるように、パターン側壁の凸部が、プラズマから入射するイオン２０に直接さらされるために、選択的にエッチングされるメカニズムである。これにより、半導体基板に垂直な方向のレジストパターンのラフネス（レジストパターン２２を覆う保護膜２３の表面のラフネス）は低減される。【００４９】
第２の作用（効果）は、図１４に示されるように、レジストパターン２２の上部に堆積した保護膜２３が、イオン２０により加熱されて流動性が増し、エッジラフネスの凹部を埋めるメカニズムである。特にこの第２の作用のメカニズムにより、保護膜２３を堆積したレジストパターン２２のエッジラフネス（すなわちレジストパターン２２を覆う保護膜２３の表面のラフネス）が低減する。【００５０】
このように、本実施の形態では、半導体基板１にバイアス電圧を印加しながらステップＳ４の保護膜２３の堆積工程を行うことにより、レジストパターン２２のエッジラフネスを反映した形状が保護膜２３の表面に現れにくくなり、レジストパターン２２形成時におけるレジストパターン２２自身のエッジラフネスに比較して、保護膜２３堆積時におけるレジストパターン２２を覆う保護膜２３の表面のエッジラフネスを低減することができ、レジストパターン２２とその表面の保護膜２３とを合わせたパターンのエッジラフネスを低減することができる。【００５１】
また、ステップＳ４の保護膜２３の堆積工程で用いるガス（プロセスガス）には、フロロカーボン系のガス（すなわちＣｘＨｙＦｚガス）を用い、ＣｘＨｙＦｚ（ｘ＝１〜１０、ｙ＝０〜１０、ｚ＝１〜１０）であれば好ましく、ＣＨ２Ｆ２ガスまたはＣＨＦ３ガスであればより好ましく、ＣＨＦ３ガスが最も好ましい。ＣｘＨｙＦｚガスにおける炭素（Ｃ）元素や水素（Ｈ）元素の比率が高すぎると、堆積性が高くなり過ぎて保護膜２３が不均一に堆積しやすくなるが、より好ましくはＣＨ２Ｆ２ガスまたはＣＨＦ３ガス、最も好ましくはＣＨＦ３ガスを用いて保護膜２３を堆積させることで、保護膜２３をより均一に堆積させることが可能になる。【００５２】
また、ステップＳ４において、半導体基板１（ウエハ）を配置した処理室（チャンバ）の圧力は、３Ｐａ以下であることが好ましく、０．５Ｐａ以下であることがより好ましい。圧力が３Ｐａよりも大きい場合、保護膜２３が不均一に堆積しやすくなるが、好ましくは３Ｐａ以下、より好ましくは０．５Ｐａ以下の圧力でステップＳ４の保護膜２３の堆積工程を行うことで、保護膜２３をより均一に堆積させることが可能になる。本実施の形態では、例えば０．２Ｐａの圧力でステップＳ４の保護膜２３の堆積を行う。【００５３】
ステップＳ４で保護膜２３を堆積させた後、ステップＳ５で保護膜２３をエッチング（除去）する。ステップＳ５の保護膜２３のエッチング工程では、Ｏ２（酸素）ガスを含むガスを用い、例えばＡｒガスとＨＢｒガスとＯ２ガスとの混合ガスを用いる。これらのガスをプラズマ化して保護膜２３をエッチング（プラズマエッチング、ドライエッチング）する。すなわち、酸素ガスを含むガスを用いたプラズマにより、保護膜２３をエッチングする。例えば、上記ＵＨＦ−ＥＣＲエッチング装置を用い、例えば次のような条件Ｂ１でステップＳ５の保護膜２３のエッチング工程を行うことができる。【００５４】
条件Ｂ１：ＵＨＦパワー＝９００Ｗ、ウエハバイアス（半導体基板１に印加するバイアス電力またはバイアス電圧）＝１０Ｗ、Ａｒガスの流量＝２００ｓｃｃｍ、ＨＢｒガスの流量＝６０ｓｃｃｍ、Ｏ２ガスの流量＝３０ｓｃｃｍ。【００５５】
本実施形態では、反射防止膜２１として有機系の反射防止膜を用いているので、酸素ガスを含むガスを用いたプラズマによるステップＳ５の保護膜２３のエッチング工程で、反射防止膜２１もエッチング（除去）され得る。従って、ステップＳ５により、図１０に示されるように、炭素を含む保護膜２３と有機系の反射防止膜２１をエッチングすることができる。なお、ステップＳ５では、レジストパターン２２は反射防止膜２１のエッチングマスクとして機能し得るので、レジストパターン２２の下部の反射防止膜２１は残存し、レジストパターン２２に覆われていない領域の反射防止膜２１が選択的にエッチングされて除去される。【００５６】
また、本実施の形態では、半導体基板１（ウエハ）にバイアス電圧（ウエハバイアス）を印加しながらステップＳ５の保護膜２３（および反射防止膜２１）のエッチング工程を行う。このため、ステップＳ５では、上記第１の作用のように、レジストパターン２２を覆う保護膜２３表面のエッジラフネスの凸部が入射イオンにより選択的にエッチングされるので、保護膜２３のエッチングの進行とともにエッジラフネス（レジストパターン２２を覆う保護膜２３の表面のラフネス）は低減していく。従って、ステップＳ４の保護膜２３の堆積直後のエッジラフネス（レジストパターン２２を覆う保護膜２３の表面のラフネス）よりも、ステップＳ５の保護膜２３のエッチング工程後のエッジラフネスを低減することができる。【００５７】
また、ステップＳ５ではプロセスガスに酸素（Ｏ２）ガスを含むため、保護膜２３が除去されてレジストパターン２２が露出した場合、このレジストパターン２２もエッチングされ得る。これにより、レジストパターン２２は細線化される。この際、上記第１の作用により、エッジラフネスの凸部が入射イオンにより選択的にエッチングされるので、更にレジストパターン２２のエッジラフネスを低減することができる。【００５８】
本実施の形態においては、保護膜２３の堆積工程（ステップＳ４）と除去工程（ステップＳ５）を別々に行うエッチングを例として取り上げたが、保護膜２３の堆積工程と除去工程を交互に複数回行った場合にも同様にエッジラフネスを低減する効果が得られる。この場合、ステップＳ５の条件Ｂ１は、保護膜２３とレジストパターン２２をエッチングするのであり、また保護膜２３と多結晶シリコン膜５とのエッチング選択比が充分に高いため、多結晶シリコン膜５のエッチングが進行することは無い。また、特開平１１−１９５６４１号公報（上記特許文献４）には、Ｃ４Ｆ８を用いた堆積工程とＳＦ６を用いたエッチング工程を交互に行うことにより、マスクとなる酸化シリコンを保護しつつ、シリコンを高速にエッチングする技術が記載されている。このように特開平１１−１９５６４１号公報の技術は、酸化シリコンマスクの下層にあるシリコンをエッチングする際に、Ｃ４Ｆ８を用いた堆積工程とＳＦ６を用いたエッチング工程を交互に行うものであり、本実施の形態のように、レジストパターン２２および反射防止膜２１より下層の多結晶シリコン膜５をエッチングすることなく、保護膜２３の堆積工程と除去工程を交互に複数回行い、レジストパターン２２のエッジラフネスを低減する技術とは本質的に異なり、特開平１１−１９５６４１号公報の技術には、エッジラフネスの低減効果は得られない。本実施の形態では、レジストパターン２２に保護膜２３を堆積する工程とそれを除去する工程により、エッジラフネスを低減する効果を得られるが、保護膜２３の堆積工程とそれを除去する工程を交互に複数回行うことにより、さらにエッジラフネスを低減する効果が得られる。【００５９】
また、ステップＳ５において、半導体基板１を配置した処理室（チャンバ）の圧力は、２Ｐａ以上であることが好ましく、１０Ｐａ以上であることがより好ましい。圧力が２Ｐａよりも小さい場合、疎パターンと密パターンとでエッチングレートに差が生じやすくなるが、好ましくは２Ｐａ以上、より好ましくは１０Ｐａ以上の圧力でステップＳ５の保護膜２３と反射防止膜２１のエッチング工程を行うことで、疎パターンと密パターンとでエッチングレートに差が生じるのを防止でき、半導体基板１の面内でより均一なエッチングレートで保護膜２３と反射防止膜２１のエッチングを行うことが可能になる。本実施の形態では、例えば１０Ｐａの圧力でステップＳ５の保護膜２３と反射防止膜２１のエッチングを行う。【００６０】
ステップＳ５で保護膜２３と反射防止膜２１をエッチングした後、図１１に示されるように、ステップＳ６において、エッジラフネスが低減されたレジストパターン２２をエッチングマスクとして用いて多結晶シリコン膜５をエッチング（除去）する。【００６１】
ステップＳ６の多結晶シリコン膜５のエッチング工程では、例えばＣｌ２（塩素）ガスとＨＢｒガスとＯ２（酸素）ガスとの混合ガスを用いる。これらのガスをプラズマ化して多結晶シリコン膜５をエッチングする。すなわち、多結晶シリコン膜５をプラズマエッチング（ドライエッチング）する。例えば、上記ＵＨＦ−ＥＣＲエッチング装置を用い、例えば次のような条件Ｃ１でステップＳ６の多結晶シリコン膜５のエッチング工程を行うことができる。【００６２】
条件Ｃ１：ＵＨＦパワー＝５００Ｗ、ウエハバイアス（半導体基板１に印加するバイアス電力またはバイアス電圧）＝１５Ｗ、Ｃｌ２ガスの流量＝２０ｓｃｃｍ、ＨＢｒガスの流量＝８０ｓｃｃｍ、Ｏ２ガスの流量＝５ｓｃｃｍ。【００６３】
ステップＳ４およびステップＳ５によりエッジラフネスが低減されたレジストパターン２２をエッチングマスクとして用いて、ステップＳ６の多結晶シリコン膜５のエッチング工程を行い、このステップＳ６のエッチング工程でパターニングされた多結晶シリコン膜５がゲート電極５ａとなるので、ゲート電極５ａのエッジラフネスを低減することができる。本実施の形態では、例えば、エッジラフネスが２ｎｍ程度、寸法変化量が−１０ｎｍ程度のゲート電極５ａを形成することができる。【００６４】
本実施の形態では、ステップＳ４のレジストパターン２２に保護膜２３を堆積する工程で用いるガス（プロセスガス）として、フロロカーボン系のガス（すなわちＣｘＨｙＦｚガス）を用いる方法を例に取り上げたが、例えばクロロカーボン系のガス（すなわちＣｘＨｙＣｌｚガス）や、例えばＣＨ４やＮＨ３やＮＦ３のような堆積性を有するガスを用いた場合にも同様の効果が得られる。【００６５】
また、本実施の形態では、ステップＳ４のレジストパターン２２に保護膜２３を堆積する工程と、ステップＳ５の保護膜２３を除去する工程と、ステップＳ６の多結晶シリコン膜５のエッチング工程を同一のエッチングチャンバで一貫加工する方法を例に取り上げたが、全ての工程または一部の工程を異なるエッチングチャンバで処理した場合にも、本実施の形態の効果を得ることは可能であり、このような場合も本実施の形態に含むものとする。【００６６】
また、本実施の形態では、エッチングチャンバを用いて、ステップＳ４のレジストパターン２２に保護膜２３を堆積する工程を行う方法を例に取り上げたが、例えばＣＶＤ装置、ＰＶＤ装置またはＰ−ＣＶＤ装置のような成膜装置を用いて堆積膜２３を堆積し、その後エッチングチャンバを用いて、半導体基板１にバイアス電圧を印加し、高エネルギーイオンを半導体基板１に入射させることにより、上記第１の作用および第２の作用を促進することによりエッジラフネスを低減することも可能である。【００６７】
また、本実施の形態では、ステップＳ６において多結晶シリコン膜５を単一の条件Ｃ１を用いてエッチングする工程を例に取り上げたが、エッジラフネスを低減する効果は、ステップＳ４のレジストパターン２２に保護膜２３を堆積する工程と、ステップＳ５の保護膜２３を除去する工程が主であり、ステップＳ６の多結晶シリコン膜５をエッチングする工程を複数のステップに分割してエッチングした場合にも、本実施の形態の効果を得ることは可能であり、このような場合も本実施の形態に含むものとする。【００６８】
本実施の形態とは異なり、ステップＳ４の保護膜２３の堆積工程を省略し、ステップＳ５と同様の条件でレジストパターン２２の細線化（幅の減少）を行うことも考えられる（第１の比較例）。図１５〜図１７は、本実施の形態とは異なり、ステップＳ４の保護膜２３の堆積工程を省略した第１の比較例のゲート電極形成工程中の要部断面図である。第１の比較例では、図１５に示されるようにレジストパターン２２を形成した後、保護膜２３を形成することなく、図１６に示されるように反射防止膜２１をエッチングする。その後、フォトレジストパターン２２をエッチングマスクとして用いて多結晶シリコン膜５をドライエッチングしてゲート電極５ａを形成する。【００６９】
第１の比較例では、レジストパターン２２を形成した後、保護膜２３を形成することなく、ステップＳ５とほぼ同様の条件で反射防止膜２１をエッチングするが、この反射防止膜２１のエッチング工程ではプロセスガスとして酸素を含むプラズマを用いたドライエッチングが行われるので、有機系の反射防止膜２１がエッチングされるとともに、有機系材料からなるレジストパターン２２もエッチングされ、レジストパターン２２の膜厚が減少するとともにレジストパターン２２が細線化される（すなわちレジストパターン２２の幅Ｌ１が細くなる）。【００７０】
図１８は、第１の比較例において、レジストパターン２２を形成した後、反射防止膜２１がエッチングされるとともにレジストパターン２２もエッチングされて細線化される様子を模式的に示す説明図である。図１８の左側がレジストパターン２２を形成した状態に対応し、図１８の右側が反射防止膜２１がエッチングされるとともにレジストパターン２２もエッチングされて細線化された状態に対応する。なお、図１８の上段側の（ａ）には概念的な要部断面図が示され、図１８の下段側の（ｂ）には概念的な要部平面図が示されている。また、図１９は、第１の比較例におけるレジストパターン２２の初期寸法Ｌ０からの変化量ΔＬ（ここでΔＬ＝Ｌ１−Ｌ０）とレジストパターン２２のエッジラフネスとの関係を示すグラフである。【００７１】
第１の比較例では、反射防止膜２１のエッチング工程において、酸素ラジカルによる等方性エッチングにより、図１８および図１９に示されるように、レジストパターン２２のエッジラフネス凸部のエッチングが進むため、レジストパターン２２の細線化（幅Ｌ１の減少）とともにレジストパターン２２のエッジラフネスを減少させることができる。例えば、図１９に示されるように、レジストパターン２２を５０ｎｍ程度以上細線化する（すなわち、レジストパターン２２の幅Ｌ１を初期寸法Ｌ０から５０ｎｍ以上減少させる）ことにより、レジストパターン２２のエッジラフネスを３ｎｍ以下にすることができる。しかしながら、レジストパターン２２の細線化と共にレジストパターン２２の膜厚も減少するため、レジストパターン２２を細線化し過ぎると、レジストパターン２２の膜厚が薄くなってしまい、その後のステップＳ６で多結晶シリコン膜５をエッチングするには、レジストパターン２２の残膜厚が不足する可能性が生じる。これは、形成されるゲート電極５ａの加工精度の低下を招き、半導体装置の製造歩留りを低下させる可能性がある。また、多結晶シリコン膜５のエッチングを的確に行うためにレジストパターン２２の残膜厚をある程度確保しようとすると、レジストパターン２２の細線化（幅Ｌ１の減少）を抑制しなければならず、レジストパターン２２のエッジラフネスを減少させることはできない。このため、レジストパターンの細線化を用いてエッジラフネスを低減する第１の比較例では、エッジラフネスの低減量とレジストパターン寸法を独立に制御することは難しく、エッジラフネスの小さいゲート電極、例えばエッジラフネスが３ｎｍ程度以下のゲート電極を加工（形成）するのは非常に困難である。【００７２】
図２０は、ステップＳ３でレジストパターン２２を形成した後、本実施の形態のようにステップＳ４の保護膜２３の堆積工程を行ってから、ステップＳ５で保護膜２３と反射防止膜２１をエッチングしてレジストパターンが細線化される様子を模式的に示す説明図である。図２０の左側がステップＳ３でレジストパターン２２を形成した状態に対応し、図２０の中央がステップＳ４で保護膜２３の堆積を行った状態に対応し、図２０の右側がステップＳ５で保護膜２３と反射防止膜２１のエッチングを行った状態に対応する。なお、図２０の上段側の（ａ）には概念的な要部断面図が示され、図２０の下段側の（ｂ）には概念的な要部平面図が示されている。図２１は、本実施の形態におけるレジストパターン２２の初期寸法Ｌ０からの変化量ΔＬ（ΔＬ＝Ｌｉ−Ｌ０：ｉ＝２，３）とレジストパターン２２のエッジラフネスとの関係を示すグラフである。【００７３】
なお、本実施の形態において、レジストパターンの寸法（幅）Ｌｉは、レジストパターン２２の表面に保護膜２３が形成されていないときは、レジストパターン２２自身の寸法（幅）に対応し、レジストパターン２２の表面に保護膜２３が形成されているときは、この保護膜２３もレジストパターン２２と同様にエッチングマスクとして機能し得るので、レジストパターン２２と保護膜２３とを合わせたパターンの寸法（幅）に対応する。【００７４】
本実施の形態のように、ステップＳ４およびステップＳ５を併用した場合には、図２０および図２１に示されるように、ステップＳ４で保護膜２３を堆積した時点で、レジストパターンの寸法Ｌ２（レジストパターン２２および保護膜２３を合わせたパターンの寸法Ｌ２）は保護膜２３の分だけ太くなるものの、上記第１および第２の作用により、エッジラフネスを低減することができる。更にステップＳ５で保護膜２３をエッチングすることにより、保護膜２３堆積直後の寸法Ｌ２から寸法Ｌ３へ細線化すると共に、ステップＳ４のみの場合（すなわちステップＳ５を行わない場合）に比べ、更にエッジラフネスを低減することが可能である。【００７５】
本実施の形態の特徴は、保護膜２３を堆積するステップＳ４（の条件Ａ１）、および保護膜２３と反射防止膜２１をエッチングするステップＳ５（の条件Ｂ１）により、このレジストパターンの寸法変化量ΔＬとエッジラフネス低減量を独立に制御できることである。例えば、ステップＳ４（の条件Ａ１）およびステップＳ５（の条件Ｂ１）を最適化することにより、初期レジストパターンからの寸法を変えることなく、エッジラフネスのみを低減することも可能となる。すなわち、ステップＳ５の保護膜２３のエッチング工程後のレジストパターン寸法Ｌ３を初期寸法Ｌ０と等しくする場合（Ｌ３＝Ｌ０の場合、すなわちΔＬ＝０の場合）においても、ステップＳ３でレジストパターン２２を形成した直後のエッジラフネスに比較して、エッジラフネスを低減することができる。また、ステップＳ５の保護膜２３のエッチング工程後のレジストパターン寸法Ｌ３を初期寸法Ｌ０よりも細くする場合（Ｌ３＜Ｌ０の場合、すなわちΔＬ＜０の場合）においても、第１の比較例に比較してエッジラフネスをより低減することができる。【００７６】
また、特開平１０−４０８４号公報（上記特許文献３）には、第１工程で基板上の金属系膜上にレジストパターンを形成し、第２工程でフルオロカーボン系のガスを用いたプラズマ処理によってレジストパターンの表面に保護膜を形成した後、第３工程で保護膜を形成したフォトレジストパターンをエッチングマスクに用いて金属系膜をエッチングする技術が記載されているが、レジストパターンの表面に形成した保護膜のエッチング工程を行わずに保護膜を完全に残したまま、第３工程において保護膜を形成したフォトレジストパターンをエッチングマスクに用いて金属系膜をエッチングしている。このように、特開平１０−４０８４号公報の技術では、レジストパターンに保護膜を堆積させたまま、この保護膜のエッチング工程を行わずに被加工膜である金属系膜をエッチングするので、保護膜が形成されたレジストパターンのエッジラフネスが比較的大きい状態で被加工膜である金属系膜のエッチングを行うことになり、加工された金属系膜のエッジラフネスは比較的大きいものとなってしまう。【００７７】
それに対して、本実施の形態では、ステップＳ４で反射防止膜２１上にレジストパターン２２を覆うように保護膜２３を堆積し、この保護膜２３をステップＳ５で積極的にエッチングした後で、ステップＳ６でフォトレジストパターン２２をエッチングマスクとして用いて被加工層である多結晶シリコン膜５をエッチングしている。ステップＳ５の保護膜２３のエッチング工程を行うことにより、図２０および図２１にも示されるように、ステップＳ４の保護膜２３堆積直後の保護膜２３表面のエッジラフネスよりも、ステップＳ５の保護膜２３のエッチング工程後のフォトレジストパターン２２のエッジラフネスを更に低減することができ、このエッジラフネスをより低減したフォトレジストパターン２２をエッチングマスクとして用いてステップＳ６で下地の被加工層である多結晶シリコン膜５をエッチングすることができる。このため、加工された多結晶シリコン膜５、すなわちゲート電極５ａのエッジラフネスをより低減することが可能になる。【００７８】
このように、本実施の形態では、レジストパターン２２を覆うように保護膜２３を一旦堆積して加工寸法を太くし、その後保護膜２３を除去しながらレジストパターン２２の寸法を細くする。このため、本実施の形態では、ゲート電極加工のようにエッチングで除去されない部分の寸法を細く制御することが可能である。さらに本実施の形態では、レジストパターンの寸法変動量をステップＳ４の保護膜２３の堆積工程と、ステップＳ５の保護膜２３の除去工程で、それぞれ独立に制御することができる。また、ステップＳ４の保護膜の堆積工程と、ステップＳ５の保護膜２３のエッチング工程で、それぞれエッジラフネスの低減効果があるため、よりエッジラフネスが低減したレジストパターンを実現でき、それによってこのレジストパターンをエッチングマスクとしたドライエッチングによって加工された被加工層のエッジラフネスを、より低減することができる。このように、本実施の形態では、レジストパターン加工寸法とエッジラフネス低減量の独立制御が可能になる。【００７９】
本実施の形態では、ステップＳ３で形成したレジストパターン２２にエッジラフネスが生じていても、ステップＳ４においてプロセスガスとしてフロロカーボンガスを使用してレジストパターン２２を覆うように炭素を含む保護膜２３を堆積することでエッジラフネスを低減し、ステップＳ５において保護膜２３の少なくとも一部をエッチングにより除去することでエッジラフネスを更に低減でき、また、ステップＳ４での保護膜２３の堆積量とステップＳ５でのレジストパターンの細線量を制御することにより、レジスト残膜量を充分に確保し、エッジラフネスの低減量と、パターン寸法の独立制御が可能になる。【００８０】
本実施の形態では、レジストパターンのエッジラフネスを低減できるので、エッジラフネスを低減したゲート電極を形成することができる。例えばエッジラフネスが３ｎｍ程度以下のゲート電極を形成することが可能になる。また、レジストパターンの寸法とエッジラフネスの低減量を独立に制御可能であり、レジスト残膜量を充分確保できるため、エッジラフネスを低減したゲート電極（例えばエッジラフネスが３ｎｍ以下のゲート電極）の加工寸法を高精度に制御することが可能になる。従って、半導体装置の性能を向上させることができる。また、半導体装置の生産性を向上し、半導体装置の製造歩留りを向上させることができる。【００８１】
また、ＡｒＦエキシマレーザを用いたリソグラフィ（ＡｒＦリソグラフィ）技術で使用されるレジスト膜（レジストパターン）は、ＫｒＦエキシマレーザを用いたリソグラフィ（ＫｒＦリソグラフィ）用のレジスト膜（レジストパターン）に比べて、エッジラフネスが生じやすいが、本実施の形態のようにＡｒＦリソグラフィ対応のレジストパターン２２（ＡｒＦリソグラフィを用いて形成したレジストパターン）を使用する場合に本発明を適用すれば、ＡｒＦリソグラフィ対応のレジストパターン２２であってもエッジラフネスを低減できるので、特に効果が大きい。【００８２】
また、ステップＳ５の保護膜２３のエッチング工程では、エッジラフネスの低減効果の観点からは、保護膜２３の全部をエッチングにより除去することがより好ましい。保護膜２３の全部が除去されるようにステップＳ５の保護膜２３のエッチング工程を行うことで、ステップＳ５の保護膜２３のエッチング工程後に残存するフォトレジストパターン２２のエッジラフネスをより低減することができ、このエッジラフネスがより低減されたフォトレジストパターン２２をエッチングマスクとして機能させてステップＳ６の多結晶シリコン膜５のエッチング工程を行うことができるので、パターニングされた多結晶シリコン膜５からなるゲート電極５ａのエッジラフネスをより低減することが可能になる。また、レジストパターン２２の細線化も可能になるので、ゲート電極５ａの微細化に有利である。しかしながら、ステップＳ５において保護膜２３の一部をエッチングにより除去し、保護膜２３の他の一部をレジストパターン２２の表面に残存させた状態でステップＳ６の多結晶シリコン膜５のエッチング工程を行う場合も、本実施の形態の効果を得ることは可能であり、このような場合も本実施の形態に含むものとする。【００８３】
すなわち、ステップＳ５において保護膜２３の一部をエッチングにより除去して保護膜２３の他の一部を残存させた場合でも、レジストパターン２２と保護膜２３とを合わせたパターンのエッジラフネスをステップＳ４の保護膜２３堆積時よりも低減することができ、レジストパターン２２表面の保護膜２３の残存部分とレジストパターン２２とがステップＳ６の多結晶シリコン膜５のエッチング工程でエッチングマスクとして機能することができる。従って、ステップＳ５において保護膜２３の一部をエッチングにより除去し保護膜２３の他の一部を残存させた場合でも、エッジラフネスが低減されたエッチングマスクパターン（すなわち保護膜２３の残存部分とフォトレジストパターン２２とからなるエッチングマスクパターン）をエッチングマスクとして機能させてステップＳ６の多結晶シリコン膜５のエッチング工程を行うことができるので、パターニングされた多結晶シリコン膜５からなるゲート電極５ａのエッジラフネスを低減することが可能になる。【００８４】
このように、本実施の形態では、ステップＳ３でレジストパターン２２を形成した後に、ステップＳ４でレジストパターン２２を覆うように保護膜２３を堆積することでレジストパターン２２と保護膜２３を合わせたパターンのエッジラフネスを（ステップＳ３のレジストパターン２２形成時のレジストパターン２２のエッジラフネスよりも）低減し、ステップＳ５で保護膜２３の少なくとも一部をエッチングにより除去することでレジストパターン２２と保護膜２３とを合わせたパターンのエッジラフネスを更に低減し、その後ステップＳ６でレジストパターン２２および保護膜２３の残存部分をエッチングマスクとして被加工層（ここでは多結晶シリコン膜５）をエッチングすることにより、加工された被加工層（ここではゲート電極５ａ）のエッジラフネスを低減することができる。そして、ステップＳ５の保護膜２３のエッチング工程で保護膜２３の全部をエッチングにより除去し、ステップＳ６でレジストパターン２２をエッチングマスクとして被加工層（ここでは多結晶シリコン膜５）をエッチングするようにすれば、加工された被加工層（ここではゲート電極５ａ）のエッジラフネスをより低減できるのでより好ましい。【００８５】
また、ゲート電極のエッジラフネスが大きいと、デバイス性能の低下やデバイス性能のばらつきによる生産性低下（製造歩留り低下）が生じるので、本実施の形態のようにゲート電極の形成工程に本発明を適用してエッジラフネスを低減したゲート電極を形成することが特に有効であるが、本発明は、レジストパターンを覆うように保護膜を堆積（形成）し、その保護膜を除去（エッチング）する工程を有することを特徴とするため、原理的にレジストパターンをエッチングマスクとして用いて被加工膜をエッチングする工程を有するすべてのドライエッチング方法に適用することが可能であり、その例については、以下の実施の形態で説明する。【００８６】
（実施の形態２）
本実施の形態では、上記実施の形態１と同様にしてゲート電極５ａを形成することができるが、上記ステップＳ４，Ｓ５，Ｓ６の各工程において半導体基板１の温度および温度分布を制御する。なお、ステップＳ４〜Ｓ６の各工程は、半導体基板１の温度および温度分布以外は上記実施の形態１と同様であるので、ここではその説明は省略する。【００８７】
図２２〜図２４は、本実施の形態の半導体装置の製造工程中の半導体基板１の温度分布の一例を示すグラフである。図２２が、ステップＳ４の保護膜２３の堆積工程中の半導体基板１の温度分布に対応し、図２３が、ステップＳ５の保護膜２３（および反射防止膜２１）のエッチング工程中の半導体基板１の温度分布に対応し、図２４が、ステップＳ６の多結晶シリコン膜５のエッチング工程中の半導体基板１の温度分布に対応する。【００８８】
本実施の形態では、ステップＳ４の保護膜２３の堆積工程においては、図２２のグラフに示されるように、半導体基板１の面内の温度差ΔＴ（半導体基板１の主面の最高温度と最低温度の差）を例えば５℃以下に制御し、例えば前記条件Ａ１などを用いて、保護膜２３をレジストパターン２２を覆うように反射防止膜２１上に堆積する。【００８９】
次に、ステップＳ５の保護膜２３（および反射防止膜２１）のエッチング工程では、図２３のグラフに示されるように、半導体基板１の面内の温度差ΔＴを１０℃程度に制御し、例えば前記条件Ｂ１などにより、保護膜２３および有機系の反射防止膜２１をエッチングする。【００９０】
次に、ステップＳ６の多結晶シリコン膜５のエッチング工程では、図２４のグラフに示されるように、半導体基板１の面内の温度差ΔＴを例えば２０℃以上に制御し、例えば前記条件Ｃ１などにより、多結晶シリコン膜５をエッチングし、ゲート電極５ａを加工する。【００９１】
このように、半導体基板１の温度分布も考慮することにより、例えば、エッジラフネス２ｎｍ程度、寸法変化量−１０ｎｍ程度、半導体基板１の面内均一性が１ｎｍ以下程度のゲート電極５ａを形成することができる。【００９２】
半導体基板１の温度および温度分布を制御する目的は、ステップＳ４〜Ｓ６の各工程における反応メカニズムが異なるためである。一般的にエッチングは、プラズマ中で生成されたイオン、およびラジカルが半導体基板に入射し、被加工物であるシリコン（Ｓｉ）や有機材料との表面反応により加工される。またエッチングした際に生じる反応生成物も、半導体基板に再入射しエッチング反応を阻害する。この表面反応およびラジカルや反応生成物の表面への付着は、半導体基板温度に大きく依存する。そのため加工寸法および加工形状は、半導体基板に入射するイオン、ラジカル、反応生成物のフラックスだけでなく、半導体基板温度により異なる。通常、プラズマの分布を制御することにより、半導体基板に入射するイオンやラジカルのフラックスの面内分布は制御可能であるが、反応生成物は基本的に拡散分布であり、その分布を制御することは困難である。そのため、半導体基板の温度分布を制御することにより、加工寸法および加工形状を制御する方法は、加工精度の半導体基板面内均一性を向上する上で、非常に有効な方法である。【００９３】
保護膜２３を堆積するステップＳ４においては、主な表面反応としては、プラズマ中で均一に生成された炭素系反応物がレジストパターン２２に付着する反応が重要であるため、半導体基板１の面内の温度分布は均一な方が望ましい。【００９４】
一方、ステップＳ６においては、多結晶シリコン膜５に入射するイオン、ラジカルおよびＳｉ反応生成物と多結晶シリコン膜５との複雑な反応が支配的となるため、各入射粒子の半導体基板面内分布を考慮した温度分布制御をする必要がある。例えば、反応生成物の再付着は半導体基板１の主面の端部近傍よりも半導体基板１の主面の中心付近で大きくなる傾向にあるので、半導体基板１の温度を半導体基板１の主面の端部近傍よりも半導体基板１の主面の中心付近で高くすることで、反応生成物の再付着が半導体基板１の主面の面内で均一になるようにすることができる。これにより、半導体基板１の主面の面内での多結晶シリコン膜５のエッチングレートをより均一化することができる。【００９５】
従って、本実施の形態においては、ステップＳ４では、ステップＳ６と比較して、半導体基板１の温度分布をより均一化して、半導体基板１の主面の面内の温度差ΔＴをより小さくする。そして、ステップＳ６では、ステップＳ４に比較して、半導体基板１に温度分布を生じさせ、半導体基板１の主面の面内の温度差ΔＴをより高くする。すなわち、ステップＳ４における半導体基板１の面内の温度差が、ステップＳ５およびステップＳ６における半導体基板１の面内の温度差よりも小さくなるように、各工程における半導体基板１の温度分布を制御する。【００９６】
なお、図２２〜図２４で示した半導体基板面内の温度分布（面内温度差）は一例であり、これに限定されるものではなく、ステップＳ４〜Ｓ６のそれぞれの工程ごとに、半導体基板１の温度および温度分布を制御することが重要である。また半導体基板１の温度および温度分布を制御する方法としては、半導体基板１を配置するウエハステージの複数冷媒の使用、裏面Ｈｅ圧力の制御、ヒータの利用等がある。【００９７】
このように本実施の形態では、ステップＳ４〜Ｓ６の各工程の半導体基板の温度分布を制御することにより、エッチング表面反応のバランスをウエハ面内で変更することが可能となり、その結果としてゲート電極の形状およびゲート長の面内（ウエハ面内、半導体基板面内）均一性が向上する効果が得られる。従って、半導体装置の性能がばらつくのを防止でき、半導体装置の性能や製造歩留りを向上することができる。【００９８】
（実施の形態３）
本実施の形態では、上記実施の形態１と同様にしてゲート電極５ａを形成することができるが、上記ステップＳ４の保護膜２３の堆積レート、ステップＳ５の保護膜２３（および反射防止膜２１）のエッチングレート、およびステップＳ６の多結晶シリコン膜５のエッチングレートの半導体基板面内分布を制御することにより、ゲート電極５ａのゲート長の半導体基板面内分布を制御する。なお、ステップＳ４〜Ｓ６の各工程は、保護膜２３の堆積レート、保護膜２３（および反射防止膜２１）のエッチングレート、および多結晶シリコン膜５のエッチングレートの半導体基板面内分布以外は上記実施の形態１と同様であるので、ここではその説明は省略する。【００９９】
図２５は、（Ａ）ステップＳ３のレジストパターン２２形成工程（Ｂ）ステップＳ４の保護膜２３堆積工程（Ｃ）ステップＳ５の保護膜２３および有機系の反射防止膜２１のエッチング工程、および（Ｄ）ステップＳ６の多結晶シリコン膜５のエッチング工程における、ゲート長と処理レート（堆積レートまたはエッチングレート）の半導体基板の面内分布を示すグラフである。【０１００】
まずステップＳ４として、保護膜２３を反射防止膜２１上にレジストパターン２２を覆うように堆積する。この際、保護膜２３の堆積レートに面内分布（半導体基板の主面の面内分布）がある場合、堆積レートが速いウエハ外周部（ウエハ端、半導体基板外周部）では、堆積膜厚が厚くなるため、ゲート長が太くなる。次に、ステップＳ５において保護膜２３および有機系の反射防止膜２１をエッチングするが、この際のエッチングレートが面内（半導体基板１の主面の面内）で均一だった場合、ステップＳ４でのゲート長を反映し、やはりウエハ外周部でのゲート長が太くなる可能性がある。一般的に、エッチングレートが速い方が、ゲート長は細くなる。そのため、本実施の形態では、ステップＳ５におけるエッチングレートの面内分布を、図２５の（Ｃ）のように、ウエハ外周部で相対的に高くし、ウエハ中心部で相対的に低くする。すなわち、本実施の形態においては、ステップＳ４における保護膜２３の堆積膜厚の半導体基板１の面内分布に応じて、ステップＳ５における保護膜２３のエッチングレートの半導体基板１の面内分布を制御する。これにより、ステップＳ３でのゲート長の分布に対し、ステップＳ４のエッチングレートの面内分布を最適化することにより、ゲート長の面内分布を再び均一にすることが可能となる。このように、堆積レートやエッチングレートの面内分布を制御する方法としては、不活性ガスの添加、外部コイルによる磁場印加によりプラズマ分布を制御する方法や、複数方向からのガス導入により反応生成物の面内分布を制御する方法や、電極にかかるバイアスの面内分布を制御方法などが考えられる。また、上記実施の形態２で述べた電極の温度分布を制御する方法も有効である。【０１０１】
以上のように、ステップＳ４〜Ｓ６の各工程ごとの堆積レート、エッチングレートの面内分布を制御することにより、例えば、エッジラフネス２ｎｍ程度、寸法変化量−１０ｎｍ程度、面内均一性１ｎｍ程度以下のゲート電極を形成することができる。【０１０２】
このように本実施の形態では、上記ステップＳ４の保護膜２３の堆積レート、ステップＳ５の保護膜２３（および反射防止膜２１）のエッチングレート、およびステップＳ６の多結晶シリコン膜５のエッチングレートの半導体基板面内分布を制御することにより、ゲート電極の形状およびゲート長の面内（ウエハ面内、半導体基板面内）均一性を向上させることができる。従って、半導体装置の性能がばらつくのを防止でき、半導体装置の性能や製造歩留りを向上することができる。【０１０３】
（実施の形態４）
上記実施の形態１では、有機系の反射防止膜２１を用いているが、本実施の形態では、有機系の反射防止膜２１の代わりに無機系の反射防止膜２１ａを用いている。従って、上記実施の形態１では、反射防止膜２１は炭素を含有する有機材料からなるが、本実施の形態では、反射防止膜２１ａは炭素を含有しない無機材料（無機系の絶縁材料、例えば酸窒化シリコン膜など）からなる。【０１０４】
図２６は、本実施の形態のゲート電極５ａの形成工程の工程フロー図（説明図）である。図２７〜図３１は、本実施の形態の半導体装置の製造工程中の要部断面図であり、ゲート電極５ａ形成（加工）工程中のゲート電極近傍領域の要部断面図が示されている。【０１０５】
本実施の形態では、上記実施の形態１と同様にして半導体基板１（ｐ型ウエル３）上にゲート絶縁膜用の絶縁膜４ａを介して多結晶シリコン膜５を形成（ステップＳ１）した後、図２７に示されるように、多結晶シリコン膜５上に無機系の反射防止膜２１ａを形成する（ステップＳ２ａ）。反射防止膜２１ａは、レーザの反射干渉による異常パターン形成を抑制するために形成され、炭素（Ｃ）を含有しない無機材料からなる。それから、反射防止膜２１ａ上に、上記実施の形態１と同様にしてレジストパターン２２を形成する（ステップＳ３）。レジストパターン２２は、ＡｒＦリソグラフィ対応のレジストパターンである。【０１０６】
次に、図２８に示されるように、上記実施の形態１と同様にして、反射防止膜２１ａ上に、レジストパターン２２を覆うように、保護膜２３を堆積する（ステップＳ４）。例えば前記条件Ａ１などにより保護膜２３を堆積することができる。【０１０７】
次に、図２９に示されるように、保護膜２３をエッチング（除去）する（ステップＳ５ａ）。このステップＳ５ａの保護膜２３のエッチング工程では、上記実施の形態１のステップＳ５（保護膜２３および反射防止膜２１のエッチング工程）と同様のエッチング条件、例えば前記条件Ｂ１により、保護膜２３をエッチングすることができる。この際、プロセスガスとして酸素（Ｏ２）含むため、下地の無機系の反射防止膜２１ａはほとんどエッチング（除去）されない。このためステップＳ４ａで保護膜２３をエッチングした後、図３０に示されるように、無機系の反射防止膜２１ａをエッチング（除去）する（ステップＳ５ｂ）。この際、レジストパターン２２はエッチングマスクとして機能するので、レジストパターン２２の下部の反射防止膜２１ａは残存し、レジストパターン２２に覆われていない領域の反射防止膜２１ａが選択的にエッチングされて除去される。【０１０８】
その後、図３１に示されるように、ステップＳ６として、上記実施の形態１と同様にして、例えば前記条件Ｃ１により、レジストパターン２２をエッチングマスクとして多結晶シリコン膜５をエッチング（除去）し、ゲート電極５ａを加工する。【０１０９】
本実施の形態においても、上記実施の形態１と同様に、ステップＳ４の保護膜２３の堆積工程とステップＳ５ａの保護膜２３のエッチング工程とを行うことにより、レジストパターン２２のエッジラフネスは低減され、このエッジラフネスが低減されたレジストパターン２２をエッチングマスクに用いて多結晶シリコン膜５をドライエッチングしてゲート電極５ａを形成しているので、ゲート電極５ａのエッジラフネスを低減することができる。【０１１０】
このようにしてゲート電極５ａを形成することで、エッジラフネスが低減されたゲート電極、例えば、エッジラフネス２ｎｍ程度、寸法変化量０ｎｍ程度のゲート電極を形成することができる。【０１１１】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。例えば、レジストパターンのエッジラフネスを低減できるので、エッジラフネスを低減したゲート電極を形成することができる。また、レジストパターンの寸法とエッジラフネスの低減量を独立に制御可能であり、レジスト残膜量を充分確保できるため、エッジラフネスを低減したゲート電極の加工寸法を高精度に制御することが可能になる。従って、半導体装置の性能を向上させることができる。また、半導体装置の生産性を向上し、半導体装置の製造歩留りを向上させることができる。【０１１２】
（実施の形態５）
上記実施の形態１では、レジストパターン２２として、ＡｒＦリソグラフィ対応のレジストパターンを用いているが、本実施の形態では、ＡｒＦリソグラフィ対応のレジストパターン２２の代わりに、電子線リソグラフィを用いたレジストパターン２２ａを用いている。また、本実施の形態では、電子線リソグラフィを用いてレジストパターン２２ａを形成するので、反射防止膜２１の形成は省略することができる。【０１１３】
図３２は、本実施の形態のゲート電極５ａの形成工程の工程フロー図（説明図）である。図３３〜図３６は、本実施の形態の半導体装置の製造工程中の要部断面図であり、ゲート電極５ａ形成（加工）工程中のゲート電極近傍領域の要部断面図が示されている。【０１１４】
本実施の形態では、上記実施の形態１と同様にして半導体基板１（ｐ型ウエル３）上にゲート絶縁膜用の絶縁膜４ａを介して多結晶シリコン膜５を形成（ステップＳ１）した後、反射防止膜の形成は省略し、図３３に示されるように、多結晶シリコン膜５上にレジストパターン２２ａを形成する（ステップＳ３ａ）。レジストパターン２２ａは、電子線リソグラフィを用いて形成したレジストパターンである。例えば、多結晶シリコン膜５上にフォトレジスト層を形成し、このフォトレジスト層を電子線で露光し、現像することにより、レジストパターン２２ａを形成することができる。【０１１５】
次に、図３４に示されるように、上記実施の形態１と同様にして、多結晶シリコン膜５上に、レジストパターン２２ａを覆うように、保護膜２３を堆積する（ステップＳ４）。例えば前記条件Ａ１などにより保護膜２３を堆積することができる。【０１１６】
次に、図３５に示されるように、保護膜２３をエッチング（除去）する（ステップＳ５ｃ）。このステップＳ５ｃの保護膜２３のエッチング工程では、上記実施の形態１のステップＳ５（保護膜２３および反射防止膜２１のエッチング工程）と同様のエッチング条件、例えば前記条件Ｂ１により、保護膜２３をエッチングすることができる。この際、プロセスガスとして酸素（Ｏ２）含むため、下地の多結晶シリコン膜５はほとんどエッチング（除去）されない。【０１１７】
その後、図３６に示されるように、ステップＳ６として、上記実施の形態１と同様にして、例えば前記条件Ｃ１により、レジストパターン２２ａをエッチングマスクとして多結晶シリコン膜５をエッチング（除去）し、ゲート電極５ａを加工する。【０１１８】
本実施の形態においても、上記実施の形態１と同様に、ステップＳ４の保護膜２３の堆積工程とステップＳ５ｃの保護膜２３のエッチング工程とを行うことによりレジストパターン２２ａのエッジラフネスは低減され、このエッジラフネスが低減されたレジストパターン２２ａをエッチングマスクに用いて多結晶シリコン膜５をドライエッチングしてゲート電極５ａを形成しているので、ゲート電極５ａのエッジラフネスを低減することができる。【０１１９】
このようにしてゲート電極５ａを形成することで、エッジラフネスが低減されたゲート電極、例えば、エッジラフネス２ｎｍ程度、寸法変化量０ｎｍ程度のゲート電極を形成することができる。【０１２０】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。例えば、レジストパターンのエッジラフネスを低減できるので、エッジラフネスを低減したゲート電極を形成することができる。また、レジストパターンの寸法とエッジラフネスの低減量を独立に制御可能であり、レジスト残膜量を充分確保できるため、エッジラフネスを低減したゲート電極の加工寸法を高精度に制御することが可能になる。従って、半導体装置の性能を向上させることができる。また、半導体装置の生産性を向上し、半導体装置の製造歩留りを向上させることができる。【０１２１】
（実施の形態６）
上記実施の形態１では、多結晶シリコン膜５上に反射防止膜２１およびレジストパターン２２を形成しているが、本実施の形態では、多結晶シリコン膜５上にハードマスク用の絶縁膜２４を形成し、絶縁膜２４上に反射防止膜２１およびレジストパターン２２を形成している。【０１２２】
図３７は、本実施の形態のゲート電極５ａの形成工程の工程フロー図（説明図）である。図３８〜図４３は、本実施の形態の半導体装置の製造工程中の要部断面図であり、ゲート電極５ａ形成（加工）工程中のゲート電極近傍領域の要部断面図が示されている。【０１２３】
本実施の形態では、図３８に示されるように、上記実施の形態１と同様にして半導体基板１（ｐ型ウエル３）上にゲート絶縁膜用の絶縁膜４ａを介して多結晶シリコン膜５を形成（ステップＳ１）した後、多結晶シリコン膜５上にハードマスク形成用の絶縁膜２４を形成する（ステップＳ１１）。絶縁膜２４は、例えば酸化シリコン膜などからなる。それから、絶縁膜２４上に反射防止膜２１を形成する（ステップＳ２）。反射防止膜２１は、レーザの反射干渉による異常パターン形成を抑制するために形成され、例えば炭素（Ｃ）を含有する有機材料からなる。それから、反射防止膜２１上に、上記実施の形態１と同様にしてレジストパターン２２を形成する（ステップＳ３）。【０１２４】
次に、図３９に示されるように、上記実施の形態１と同様にして、反射防止膜２１上に、レジストパターン２２を覆うように、保護膜２３を堆積する（ステップＳ４）。例えば前記条件Ａ１などにより保護膜２３を堆積することができる。【０１２５】
次に、保護膜２３をエッチング（除去）する（ステップＳ５）。このステップＳ５の保護膜２３のエッチング工程では、上記実施の形態１のステップＳ５（保護膜２３および反射防止膜２１のエッチング工程）と同様のエッチング条件、例えば前記条件Ｂ１により、保護膜２３をエッチングすることができる。この際、プロセスガスとして酸素（Ｏ２）含むため、下地の有機系の反射防止膜２１もエッチング（除去）され得る。従って、ステップＳ５により、図４０に示されるように、炭素を含む保護膜２３と有機系の反射防止膜２１をエッチングすることができる。なお、ステップＳ５では、レジストパターン２２は反射防止膜２１のエッチングマスクとして機能し得るので、レジストパターン２２の下部の反射防止膜２１は残存し、レジストパターン２２に覆われていない領域の反射防止膜２１が選択的にエッチングされて除去される。【０１２６】
次に、図４１に示されるように、レジストパターン２２をエッチングマスクとして絶縁膜２４をエッチング（除去、ドライエッチング）し、パターニングされた絶縁膜２４からなるハードマスク２４ａを加工（形成）する（ステップＳ１２）。上記実施の形態１と同様に、ステップＳ４の保護膜２３の堆積工程とステップＳ５の保護膜２３のエッチング工程とを行うことによりレジストパターン２２のエッジラフネスは低減され、このエッジラフネスが低減されたレジストパターン２２をエッチングマスクに用いて絶縁膜２４をドライエッチングしてハードマスク２４ａを形成しているので、ハードマスク２４ａのエッジラフネスを低減することができる。【０１２７】
次に、図４２に示されるように、レジストパターン２２および反射防止膜２１をアッシングなどにより除去する（ステップＳ１３）。【０１２８】
その後、図４３に示されるように、ハードマスク２４ａ（すなわち絶縁膜２４）をエッチングマスクとして多結晶シリコン膜５をエッチング（除去）し、ゲート電極５ａを加工（形成）する（ステップＳ１４）。上記のように、ハードマスク２４ａのエッジラフネスは低減されており、このエッジラフネスが小さいハードマスク２４ａをエッチングマスクに用いて多結晶シリコン膜５をドライエッチングしてゲート電極５ａを形成しているので、ゲート電極５ａのエッジラフネスを低減することができる。【０１２９】
このように本実施の形態では、ハードマスク２４ａの加工時に本発明を適用することにより、ハードマスク２４ａのエッジラフネスが低減し、その結果、ハードマスク２４ａをエッチングマスクに用いて加工したゲート電極５ａのエッジラフネスを低減することができる。また、本実施の形態では、ハードマスク２４ａの加工後にレジストパターン２２をアッシングにより除去する工程を例に説明したが、レジストパターン２２を除去せずに多結晶シリコン膜５までを一貫加工した場合にも、同様の効果が得られる。【０１３０】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。例えば、エッジラフネスを低減したレジストパターンを用いてハードマスクを形成し、このハードマスクを用いてゲート電極を形成しているので、エッジラフネスを低減したゲート電極を形成することができる。また、レジストパターンの寸法とエッジラフネスの低減量を独立に制御可能であり、レジスト残膜量を充分確保できるため、エッジラフネスを低減したゲート電極の加工寸法を高精度に制御することが可能になる。従って、半導体装置の性能を向上させることができる。また、半導体装置の生産性を向上し、半導体装置の製造歩留りを向上させることができる。【０１３１】
（実施の形態７）
上記実施の形態１では、多結晶シリコン膜５をパターニングしてゲート電極５ａを形成しているが、本実施の形態では、多結晶シリコン膜５の代わりに金属膜２５を用い、この金属膜２５をパターニングして金属ゲート電極としてのゲート電極５ｂを形成している。【０１３２】
図４４は、本実施の形態のゲート電極５ｂの形成工程の工程フロー図（説明図）である。図４５〜図４８は、本実施の形態の半導体装置の製造工程中の要部断面図であり、ゲート電極５ｂ形成（加工）工程中のゲート電極近傍領域の要部断面図が示されている。【０１３３】
本実施の形態では、図４５に示されるように、半導体基板１（ｐ型ウエル３）上にゲート絶縁膜用の絶縁膜４ａを介して、上記実施の形態１の多結晶シリコン膜５の代わりに金属膜２５を形成する（ステップＳ１ａ）。金属膜２５は、例えばチタンシリサイド膜などからなる。また、本実施の形態では、絶縁膜４ａは、例えば酸化ハフニウム（ＨｆＯ２）などのいわゆるＨｉｇｈ−ｋ膜（高誘電率膜）を用いることが好ましい。【０１３４】
次に、金属膜２５上に反射防止膜２１を形成する（ステップＳ２）。反射防止膜２１は、レーザの反射干渉による異常パターン形成を抑制するために形成され、例えば炭素（Ｃ）を含有する有機材料からなる。それから、反射防止膜２１上に、上記実施の形態１と同様にしてレジストパターン２２を形成する（ステップＳ３）。レジストパターン２２は、ＡｒＦリソグラフィ対応のレジストパターンである。【０１３５】
次に、図４６に示されるように、上記実施の形態１と同様にして、反射防止膜２１上に、レジストパターン２２を覆うように、保護膜２３を堆積する（ステップＳ４）。例えば前記条件Ａ１などにより保護膜２３を堆積することができる。【０１３６】
次に、保護膜２３をエッチング（除去）する（ステップＳ５）。このステップＳ５の保護膜２３のエッチング工程では、上記実施の形態１のステップＳ５（保護膜２３および反射防止膜２１のエッチング工程）と同様のエッチング条件、例えば前記条件Ｂ１により、保護膜２３をエッチングすることができる。この際、プロセスガスとして酸素（Ｏ２）含むため、下地の有機系の反射防止膜２１もエッチング（除去）され得る。従って、ステップＳ５により、図４７に示されるように、炭素を含む保護膜２３と有機系の反射防止膜２１をエッチングすることができる。なお、ステップＳ５では、レジストパターン２２は反射防止膜２１のエッチングマスクとして機能し得るので、レジストパターン２２の下部の反射防止膜２１は残存し、レジストパターン２２に覆われていない領域の反射防止膜２１が選択的にエッチングされて除去される。【０１３７】
次に、図４８に示されるように、レジストパターン２２をエッチングマスクとして金属膜２５をエッチング（除去）し、パターニングされた金属膜２５からなるゲート電極５ｂを加工（形成）する（ステップＳ６ａ）。上記実施の形態１では、パターニングされた多結晶シリコン膜５からなるゲート電極５ａが形成されたが、本実施の形態では、パターニングされた金属膜２５からなるゲート電極５ｂ、すなわち金属ゲート電極としてのゲート電極５ｂが、ゲート電極５ａの代わりに形成される。【０１３８】
本実施の形態においても、上記実施の形態１と同様に、ステップＳ４の保護膜２３の堆積工程とステップＳ５の保護膜２３のエッチング工程とを行うことによりレジストパターン２２のエッジラフネスは低減され、このエッジラフネスが低減されたレジストパターン２２をエッチングマスクに用いて金属膜２５をドライエッチングしてゲート電極５ｂを形成しているので、ゲート電極５ｂのエッジラフネスを低減することができる。このようにしてゲート電極５ｂを形成することで、エッジラフネスが低減されたゲート電極（金属ゲート電極）を形成することができる。【０１３９】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。例えば、レジストパターンのエッジラフネスを低減できるので、エッジラフネスを低減したゲート電極を形成することができる。また、レジストパターンの寸法とエッジラフネスの低減量を独立に制御可能であり、レジスト残膜量を充分確保できるため、エッジラフネスを低減したゲート電極の加工寸法を高精度に制御することが可能になる。従って、半導体装置の性能を向上させることができる。また、半導体装置の生産性を向上し、半導体装置の製造歩留りを向上させることができる。【０１４０】
また、本実施の形態では、金属ゲート電極５ｂ（金属膜２５）としてチタンシリサイド膜を用い、ゲート絶縁膜（絶縁膜４ａ）として酸化ハフニウム膜を用いた構造を例に説明したが、これに限定されるものではなく、例えば、金属ゲート電極５ｂ（金属膜２５）としてニッケルシリサイドのような他の材料を用いた場合、または金属ゲート電極５ｂ（金属膜２５）としてタングステンシリサイド膜と多結晶シリコン膜の積層膜のように異なる材質の積層構造を用いた場合にも、同様の効果が得られる。【０１４１】
（実施の形態８）
上記実施の形態１では、ゲート電極の形成工程に本発明を適用しているが、本実施の形態では、素子分離領域２用の素子分離溝２ａを形成する工程に、本発明を適用している。【０１４２】
図４９は、本実施の形態の素子分離溝（Ｓｉトレンチ）２ａの形成工程の工程フロー図（説明図）である。図５０〜図５４は、本実施の形態の半導体装置の製造工程中の要部断面図であり、素子分離溝（Ｓｉトレンチ）２ａ形成工程中の素子分離溝（Ｓｉトレンチ）２ａ近傍領域の要部断面図が示されている。【０１４３】
本実施の形態では、素子分離領域２用の素子分離溝（Ｓｉトレンチ）２ａを以下のようにして形成することができる。【０１４４】
まず、図５０に示されるように、半導体基板１上に窒化シリコン膜２６を形成する（ステップＳ２１）。次に、窒化シリコン膜２６上に有機系の反射防止膜２１を形成する（ステップＳ２２）。反射防止膜２１は、レーザの反射干渉による異常パターン形成を抑制するために形成され、例えば炭素（Ｃ）を含有する有機材料からなる。それから、反射防止膜２１上に、上記実施の形態１と同様にしてレジストパターン２２を形成する（ステップＳ２３）。レジストパターン２２は、ＡｒＦリソグラフィ対応のレジストパターンである。【０１４５】
次に、図５１に示されるように、上記実施の形態１のステップＳ４と同様にして、反射防止膜２１上に、レジストパターン２２を覆うように、保護膜２３を堆積する（ステップＳ２４）。例えば前記条件Ａ１などにより保護膜２３を堆積することができる。【０１４６】
次に、上記実施の形態１のステップＳ５と同様にして、保護膜２３をエッチング（除去）する（ステップＳ２５）。このステップＳ２５の保護膜２３のエッチング工程では、上記実施の形態１のステップＳ５（保護膜２３および反射防止膜２１のエッチング工程）と同様のエッチング条件、例えば前記条件Ｂ１により、保護膜２３をエッチングすることができる。この際、プロセスガスとして酸素（Ｏ２）含むため、下地の有機系の反射防止膜２１もエッチング（除去）され得る。従って、ステップＳ２５により、図５２に示されるように、炭素を含む保護膜２３と有機系の反射防止膜２１をエッチングすることができる。なお、ステップＳ２５では、レジストパターン２２は反射防止膜２１のエッチングマスクとして機能し得るので、レジストパターン２２の下部の反射防止膜２１は残存し、レジストパターン２２に覆われていない領域の反射防止膜２１が選択的にエッチングされて除去される。【０１４７】
次に、図５３に示されるように、レジストパターン２２をエッチングマスクとして窒化シリコン膜２６をエッチング（除去、ドライエッチング）してパターニングする（ステップ２６）。それから、図５４に示されるように、レジストパターン２２をエッチングマスクとして半導体基板１をエッチング（除去、ドライエッチング）して半導体基板１に素子分離溝２ａを形成する（ステップ２７）。その後、素子分離溝２ａに酸化シリコン膜などを埋め込んでその酸化シリコン膜をＣＭＰ処理することなどにより、素子分離溝２ａに埋め込まれた絶縁膜からなる素子分離領域２を形成することができる。【０１４８】
本実施の形態においても、上記実施の形態１と同様に、ステップＳ２４の保護膜２３の堆積工程とステップＳ２５の保護膜２３のエッチング工程とを行うことによりレジストパターン２２のエッジラフネスは低減され、このエッジラフネスが低減されたレジストパターン２２をエッチングマスクに用いて窒化シリコン膜２６および半導体基板１をドライエッチングして素子分離溝２ａを形成しているので、素子分離溝２ａのエッジラフネスを低減することができる。【０１４９】
このように本実施の形態では、本発明の適用によりエッジラフネスの低減したＳｉトレンチ（素子分離溝２ａ）の加工が可能になり、Ｓｉトレンチ（素子分離溝２ａ）を利用した素子分離層（素子分離領域２）の加工精度が向上し、その結果としてデバイス性能の向上が期待できる。また、本実施の形態では、レジストパターン２２をマスクとし、窒化シリコン膜２６および半導体基板１を一貫加工してＳｉトレンチ（素子分離溝２ａ）を形成する方法を例に説明したが、他の形態として、ステップＳ２６の窒化シリコン２６の加工（エッチング）後に、レジストパターン２２および有機系の反射防止膜２１を除去し、その後、パターニングされた窒化シリコン膜２６をエッチングマスク（ハードマスク）として半導体基板１をエッチングして素子分離溝２ａを形成することもでき、この場合も同様の効果を得ることができる。また、上記実施の形態２〜６を本実施の形態と組み合わせることもできる。【０１５０】
（実施の形態９）
上記実施の形態１では、ゲート電極の形成工程に本発明を適用しているが、本実施の形態では、配線１４を形成する工程に、本発明を適用している。【０１５１】
図５５は、本実施の形態の配線１４の形成工程の工程フロー図（説明図）である。図５６〜図５９は、本実施の形態の半導体装置の製造工程中の要部断面図であり、配線１４形成工程中の配線１４近傍領域の要部断面図が示されている。【０１５２】
本実施の形態では、配線１４を以下のようにして形成することができる。【０１５３】
まず、図５６に示されるように、絶縁膜（層間絶縁膜）１１上に導電体膜（金属膜）２７を形成する（ステップ３１）。導電体膜２７は、例えばアルミニウムを主体とした金属材料膜からなり、例えば、チタン膜（上記チタン膜１４ａに対応）、窒化チタン膜（上記窒化チタン膜１４ｂに対応）、アルミニウム膜（上記アルミニウム膜１４ｃに対応）、チタン膜（上記チタン膜１４ｄに対応）および窒化チタン膜（上記窒化チタン膜１４ｅに対応）を下から順に形成した積層膜からなる。導電体膜２７として、タングステン膜などを用いることもできる。【０１５４】
次に、導電体膜２７上に有機系の反射防止膜２１を形成する（ステップＳ３２）。反射防止膜２１は、レーザの反射干渉による異常パターン形成を抑制するために形成され、例えば炭素（Ｃ）を含有する有機材料からなる。それから、反射防止膜２１上に、上記実施の形態１と同様にしてレジストパターン２２を形成する（ステップＳ３３）。レジストパターン２２は、ＡｒＦリソグラフィ対応のレジストパターンである。【０１５５】
次に、図５７に示されるように、上記実施の形態１のステップＳ４と同様にして、反射防止膜２１上に、レジストパターン２２を覆うように、保護膜２３を堆積する（ステップＳ３４）。例えば前記条件Ａ１などにより保護膜２３を堆積することができる。【０１５６】
次に、上記実施の形態１のステップＳ５と同様にして、保護膜２３をエッチング（除去）する（ステップＳ３５）。このステップＳ３５の保護膜２３のエッチング工程では、上記実施の形態１のステップＳ５（保護膜２３および反射防止膜２１のエッチング工程）と同様のエッチング条件、例えば前記条件Ｂ１により、保護膜２３をエッチングすることができる。この際、プロセスガスとして酸素（Ｏ２）含むため、下地の有機系の反射防止膜２１もエッチング（除去）され得る。従って、ステップＳ３５により、図５８に示されるように、炭素を含む保護膜２３と有機系の反射防止膜２１をエッチングすることができる。なお、ステップＳ３５では、レジストパターン２２は反射防止膜２１のエッチングマスクとして機能し得るので、レジストパターン２２の下部の反射防止膜２１は残存し、レジストパターン２２に覆われていない領域の反射防止膜２１が選択的にエッチングされて除去される。【０１５７】
次に、図５９に示されるように、レジストパターン２２をエッチングマスクとして導電体膜２７をエッチング（除去、ドライエッチング）してパターニングする（ステップＳ４６）。これにより、パターニングされた導電体膜２７からなる配線１４が形成される。【０１５８】
本実施の形態においても、上記実施の形態１と同様に、ステップＳ３４の保護膜２３の堆積工程とステップＳ３５の保護膜２３のエッチング工程とを行うことによりレジストパターン２２のエッジラフネスは低減され、このエッジラフネスが低減されたレジストパターン２２をエッチングマスクに用いて導電体膜２７をドライエッチングして配線１４を形成しているので、配線１４のエッジラフネスを低減することができる。このようにして配線１４を形成することで、エッジラフネスが低減された配線を形成することができる。【０１５９】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。例えば、レジストパターンのエッジラフネスを低減できるので、エッジラフネスを低減した配線を形成することができる。また、レジストパターンの寸法とエッジラフネスの低減量を独立に制御可能であり、レジスト残膜量を充分確保できるため、エッジラフネスを低減した配線の加工寸法を高精度に制御することが可能になる。従って、半導体装置の性能を向上させることができる。また、半導体装置の生産性を向上し、半導体装置の製造歩留りを向上させることができる。【０１６０】
（実施の形態１０）
上記実施の形態１では、ゲート電極の形成工程に本発明を適用しているが、本実施の形態では、絶縁膜への開口部（孔または溝）の形成工程に、本発明を適用している。【０１６１】
図６０は、本実施の形態における絶縁膜への開口部（孔または溝）の形成工程の工程フロー図（説明図）である。図６１〜図６４は、本実施の形態の半導体装置の製造工程中の要部断面図であり、絶縁膜への開口部形成工程中の開口部近傍領域の要部断面図が示されている。【０１６２】
まず、図６１に示されるように、半導体基板１上に絶縁膜２８を形成する（ステップ４１）。絶縁膜２８は、例えば上記実施の形態１の絶縁膜（層間絶縁膜）１１などに対応する。【０１６３】
次に、絶縁膜２８上に有機系の反射防止膜２１を形成する（ステップＳ４２）。反射防止膜２１は、レーザの反射干渉による異常パターン形成を抑制するために形成され、例えば炭素（Ｃ）を含有する有機材料からなる。それから、反射防止膜２１上に、上記実施の形態１と同様にしてレジストパターン２２を形成する（ステップＳ４３）。レジストパターン２２は、ＡｒＦリソグラフィ対応のレジストパターンである。【０１６４】
次に、図６２に示されるように、上記実施の形態１のステップＳ４と同様にして、反射防止膜２１上に、レジストパターン２２を覆うように、保護膜２３を堆積する（ステップＳ４４）。例えば前記条件Ａ１などにより保護膜２３を堆積することができる。【０１６５】
次に、上記実施の形態１のステップＳ５と同様にして、保護膜２３をエッチング（除去）する（ステップＳ４５）。このステップＳ４５の保護膜２３のエッチング工程では、上記実施の形態１のステップＳ５（保護膜２３および反射防止膜２１のエッチング工程）と同様のエッチング条件、例えば前記条件Ｂ１により、保護膜２３をエッチングすることができる。この際、プロセスガスとして酸素（Ｏ２）含むため、下地の有機系の反射防止膜２１もエッチング（除去）され得る。従って、ステップＳ４５により、図６３に示されるように、炭素を含む保護膜２３と有機系の反射防止膜２１をエッチングすることができる。なお、ステップＳ３５では、レジストパターン２２は反射防止膜２１のエッチングマスクとして機能し得るので、レジストパターン２２の下部の反射防止膜２１は残存し、レジストパターン２２に覆われていない領域の反射防止膜２１が選択的にエッチングされて除去される。【０１６６】
次に、図６４に示されるように、レジストパターン２２をエッチングマスクとして絶縁膜２８をエッチング（除去、ドライエッチング）して絶縁膜２８に開口部（孔または溝）２９を形成する（ステップ３６）。絶縁膜２８に形成された開口部２９は、例えば上記コンタクトホール１２などに対応する。また、埋込み銅配線用の孔または溝を絶縁膜に形成する際に、この開口部２９の形成工程を適用することもできる。その後、開口部２９に導電体膜（金属膜）を埋め込んでその導電体膜をＣＭＰ処理することにより、プラグや埋込銅配線などを形成することができる。【０１６７】
本実施の形態においても、上記実施の形態１と同様に、ステップＳ４４の保護膜２３の堆積工程とステップＳ４５の保護膜２３のエッチング工程とを行うことによりレジストパターン２２のエッジラフネスは低減され、このエッジラフネスが低減されたレジストパターン２２をエッチングマスクに用いて絶縁膜２８をドライエッチングして開口部２９を形成しているので、開口部２９のエッジラフネスを低減することができる。【０１６８】
本実施の形態においても、レジストパターンのエッジラフネスを低減できるので、エッジラフネスを低減した開口部でき、その開口部に導体を埋め込んで形成れたプラグや埋込銅配線のエッジラフネスを低減することができる。また、レジストパターンの寸法とエッジラフネスの低減量を独立に制御可能である。従って、半導体装置の性能を向上させることができる。また、半導体装置の生産性を向上し、半導体装置の製造歩留りを向上させることができる。【０１６９】
（実施の形態１１）
上記実施の形態１では、多結晶シリコン膜５のような導電体膜をパターニングすることでゲート電極５ａを形成しているが、本実施の形態では、多結晶シリコン膜５のような導電体膜をパターニングすることでダミーゲート電極５ｃを形成し、その後ダミーゲート電極５ｃを除去することで形成された開口部（溝）に導電体膜を埋め込んで埋込み型のゲート電極５ｄを形成する。【０１７０】
図６５〜図７０は、本実施の形態の半導体装置の製造工程中の要部断面図である。【０１７１】
本実施の形態では、上記実施の形態１と同様の工程を行って、図４に相当する図６５の構造が得られる。なお、上記実施の形態１におけるゲート電極５ａは、本実施の形態では、ダミーゲート電極５ｃに対応する。このダミーゲート電極５ｃは、上記実施の形態１のゲート電極５ａと同様にして多結晶シリコン膜５をパターニングすることにより形成される。すなわち上記実施の形態１のステップＳ１〜Ｓ６により、ゲート電極５ａに相当するダミーゲート電極５ｃが形成される。ダミーゲート電極５ｃの形成工程は、ゲート電極５ａの形成工程と同様であるので、ここではその説明は省略する。上記実施の形態１のようにステップＳ４の保護膜２３の堆積工程とステップＳ５ｃの保護膜２３のエッチング工程とを行うことによりレジストパターン２２のエッジラフネスを低減し、このエッジラフネスが低減されたレジストパターン２２をエッチングマスクに用いて多結晶シリコン膜５をドライエッチングしてダミーゲート電極５ｃを形成しているので、ダミーゲート電極５ｃのエッジラフネスは低減されている。【０１７２】
次に、図６６に示されるように、半導体基板１上にダミーゲート電極５ｃを覆うように絶縁膜３１を形成し、この絶縁膜３１をＣＭＰ処理するなどして、絶縁膜３１の上面でダミーゲート電極５ｃの上面を露出させる。絶縁膜３１は、例えば酸化シリコン膜などからなる。【０１７３】
次に、図６７に示されるように、エッチングにより、絶縁膜３１から露出するダミーゲート電極５ｃを除去する。これにより、絶縁膜３１に開口部３２が形成される。このダミーゲート電極５ｃの除去工程またはその後の工程で、開口部３２の底部の絶縁膜４ａを除去する。上記のようにダミーゲート電極５ｃのエッジラフネスは低減されているので、開口部３２のエッジラフネスも小さい。【０１７４】
次に、図６８に示されるように、開口部３２の底部の半導体基板１（ｐ型ウエル）上に、ゲート絶縁膜形成用の絶縁膜４ｂを形成する。絶縁膜４ｂは、例えば酸化シリコン膜からなる。ゲート絶縁膜形成用の絶縁膜４ｂとして、上記Ｈｉｇｈ−ｋ膜（高誘電率膜）などを用いることもできる。【０１７５】
次に、絶縁膜３１上に、開口部３２内を埋めるように導電体膜３３を形成する。導電体膜３３は、例えば金属材料からなる。【０１７６】
次に、図６９に示されるように、導電体膜３３をＣＭＰ処理し、開口部３２内に導電体膜３３を残し、それ以外の導電体膜３３を除去する。開口部３２内に埋め込まれた導電体膜３３により、ゲート電極５ｄが形成される。ゲート電極５ｄは、例えば金属ゲート電極である。ゲート電極５ｄの下部の絶縁膜４ｂがゲート絶縁膜となる。【０１７７】
上記のように開口部３２のエッジラフネスは小さいので、この開口部３２に埋め込まれた導電体膜３３からなるゲート電極５ｄのエッジラフネスも小さくなる。【０１７８】
その後、図７０に示されるように、ゲート電極５ｄが埋め込まれた絶縁膜３１上に、例えば酸化シリコン膜などからなる絶縁膜３４を形成する。以降の工程は、上記実施の形態１と同様であり、コンタクトホール１２、プラグ１３および配線１４などが形成される。【０１７９】
本実施の形態では、上記実施の形態１のようにステップＳ４の保護膜２３の堆積工程とステップＳ５ｃの保護膜２３のエッチング工程とを行うことによりレジストパターン２２のエッジラフネスを低減し、このエッジラフネスが低減されたレジストパターン２２をエッチングマスクに用いて多結晶シリコン膜５をドライエッチングしてダミーゲート電極５ｃを形成しているので、ダミーゲート電極５ａのエッジラフネスを低減することができる。このエッジラフネスが低減されたダミーゲート電極５ｃを除去することで形成された開口部３２内に導電体膜３３を埋め込んでゲート電極５ｄを形成しているので、エッジラフネスが低減されたゲート電極５ｄを形成することができる。また、レジストパターンの寸法とエッジラフネスの低減量を独立に制御可能であり、レジスト残膜量を充分確保できるため、エッジラフネスを低減したゲート電極の加工寸法を高精度に制御することが可能になる。従って、半導体装置の性能を向上させることができる。また、半導体装置の生産性を向上し、半導体装置の製造歩留りを向上させることができる。【０１８０】
本発明は実施の形態として、主にレジストパターンをエッチングマスクとして用いてゲート電極を加工する場合を例として取り上げたが、これに限定されるものではなく、レジストパターンをエッチングマスクとして被加工層をエッチングする種々の半導体装置の製造方法に適用できる。例えば、ハードマスク形成、金属配線形成、Ｓｉトレンチ形成、絶縁膜の開口部（孔または溝、例えばコンタクトホール、スルーホールまたは配線溝など）形成などのレジストパターンをエッチングマスクとして用いるドライエッチング方法全般に適用可能である。【０１８１】
例えば、上記実施の形態６のハードマスク形成では、本発明の適用により、ハードマスクの加工寸法とエッジラフネス低減量を制御できるため、結果として、ハードマスクを用いたゲート電極形成においても、加工寸法とエッジラフネス低減量を独立に制御可能となる。同様に、上記実施の形態８のＳｉトレンチ形成では、エッジラフネスを低減できるため、Ｓｉトレンチによる素子分離層の加工精度も向上し、リーク電流の低下などのデバイス性能の向上が期待できる。また、上記実施の形態９の金属配線形成においては、加工寸法とエッジラフネス低減量を独立制御できるため、エッジラフネス低減による局所電界集中の緩和および断線の抑制などによるデバイス性能の向上が期待できる。また、上記実施の形態１０の絶縁膜の開口部形成では、本発明を適用することにより、開口部の加工寸法およびエッジラフネス低減量を制御できる。その結果として、その後の工程において、開口部内に埋込銅配線を形成した場合は、電気特性の向上が期待できる。また、上記実施の形態１０の開口部の形成をコンタクトホールに適用した場合は、コンタクトホール径およびコンタクトホール形状のエッジラフネス低減量を制御できるため、エッジラフネスによる局所電界集中の緩和などの電気特性の向上が期待できる。【０１８２】
このように、本発明の主眼であるレジストパターンを覆うように保護膜を形成する工程と、保護膜の少なくとも一部を除去（エッチング）する工程と、前記レジストパターンおよび保護膜の残存部分（残膜）をエッチングマスクとして、被加工層をエッチングする工程を有することにより、ゲート電極形成はもちろん、ハードマスク形成、金属配線形成、Ｓｉトレンチ形成、絶縁膜の開口部（孔または溝、例えばコンタクトホールや配線溝）形成などの工程においても、加工寸法とラフネス低減量を独立に制御することが可能となる。【０１８３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。【０１８４】
前記実施の形態では、ＭＩＳＦＥＴを有する半導体装置について説明したが、本発明は、これに限定されるものではなく、被加工層をレジストパターンを用いてエッチングする工程を有する種々の半導体装置の製造方法に適用することができる。
【産業上の利用可能性】
【０１８５】
本発明は、レジストパターンをエッチングマスクとして用いて被加工層をエッチングする工程を有する半導体装置の製造方法に適用して有効である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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