(57)【特許請求の範囲】
【請求項１】
入射光を該入射光の強さに応じて信号電荷に変換し、蓄積する画素として、互いに隣接する画素をずらして２次元に配された複数の撮像素子と、
該撮像素子のそれぞれに対して、該撮像素子に蓄積された信号電荷を列方向に転送する複数の転送電極、および
前記撮像素子に蓄積した信号電荷を所定の転送電極に供給する制御を前記撮像素子と前記転送電極との間で行う複数の読出しゲート手段を含む垂直転送手段と、
前記転送電極を介して列方向の端部まで転送供給された信号電荷をアナログ電圧信号に変換し、該アナログ電圧信号にアナログ信号処理を施す複数のアナログ変換手段と、
該アナログ変換手段からの出力信号をディジタル信号に変換して、該ディジタル信号を記憶する複数のディジタル変換手段と、
該ディジタル変換手段に対して前記記憶したディジタル信号を所望の順序で読み出す制御を行う複数の水平読出し手段と、
該水平読出しの制御に応じて読み出したディジタル信号を外部に出力する出力手段と、
前記アナログ変換手段、前記ディジタル変換手段、前記水平読出し手段、および前記出力手段の動作を制御する制御手段と、
前記入射光を色ごとに分解する複数の色フィルタセグメントを含む色分解手段とを含み、
該色分解手段は、複数の画素行にわたって透明または所定の同一色の色フィルタセグメントを含むことを特徴とする固体撮像デバイス。
【請求項２】
請求項１に記載のデバイスにおいて、前記撮像素子は、２次元配列における行方向に第１のピッチごとに対応した画素行と、
列方向に第２のピッチごとに対応した画素列とが配設され、
前記垂直転送手段も第１のピッチの間隔ごとに配設されることを特徴とする固体撮像デバイス。
【請求項３】
請求項１に記載のデバイスにおいて、前記撮像素子は、２次元配列における行方向には第３のピッチごとに離した第１の画素行と、
第１の画素行の前記撮像素子のそれぞれに対して第３のピッチの半分の距離をシフトさせ、かつ第１の画素行のそれぞれに対して列方向に第４のピッチの半分の距離をシフトさせた第２の画素行とが列方向に交互に隣接して配設され、第１の画素行同士および第２の画素行同士の間隔を第４のピッチにして、
前記垂直転送手段は、同一の画素行の前記撮像素子に対して第３のピッチごとに配設されることを特徴とする固体撮像デバイス。
【請求項４】
請求項１ないし３のいずれか一項に記載のデバイスにおいて、該デバイスは、前記色分解手段と、前記入射光を集光して前記撮像素子のそれぞれに供給するマイクロ集光手段とをともに前記入射光が供給される側に配設されることを特徴とする固体撮像デバイス。
【請求項５】
請求項１ないし４のいずれか一項に記載のデバイスにおいて、前記垂直転送手段は、３相駆動、または４相駆動以上の多相駆動に対応した前記転送電極を含むことを特徴とする固体撮像デバイス。
【請求項６】
請求項１ないし５のいずれか一項に記載のデバイスにおいて、前記垂直転送手段は、前記アナログ変換手段の前に読み出した信号電荷を１フレーム分または１フィールド分を蓄積する信号電荷蓄積手段を含むことを特徴とする固体撮像デバイス。
【請求項７】
請求項１ないし６のいずれか一項に記載のデバイスにおいて、前記垂直転送手段は、該垂直転送手段に含まれる前記転送電極に供給される駆動パルスの信号線の接続を一部分割して配線することを特徴とする固体撮像デバイス。
【請求項８】
請求項１ないし７のいずれか一項に記載のデバイスにおいて、前記垂直転送手段のそれぞれは、列ごとに対応する前記アナログ変換手段と接続されることを特徴とする固体撮像デバイス。
【請求項９】
請求項１ないし７のいずれか一項に記載したデバイスにおいて、該デバイスは、前記垂直転送手段のそれぞれのうち、複数の列を一組とし、前記アナログ変換手段の一つに対応させて供給するとともに、各列から供給される信号電荷の供給元の一つを選択する列選択手段を含むことを特徴とする固体撮像デバイス。
【請求項１０】
請求項１ないし９のいずれか一項に記載のデバイスにおいて、前記アナログ変換手段は、前記信号電荷を前記アナログ電圧信号に変換する電荷／電圧変換手段と、
該アナログ電圧信号が含むノイズ成分を除去するノイズ除去手段とを含むことを特徴とする固体撮像デバイス。
【請求項１１】
請求項10に記載のデバイスにおいて、前記電荷／電圧変換手段は、前記信号電荷をアナログ電圧信号に変換するフローティング接合型電荷検出手段と、
該アナログ電圧信号を増幅する第１の増幅手段とを含み、
前記ノイズ除去手段は、増幅したアナログ電圧信号におけるゼロ電位部分をクランプする第１のクランプ手段と、
第１のクランプ手段でクランプされたアナログ電圧信号をサンプリングする第１のサンプリング手段とを含むことを特徴とする固体撮像デバイス。
【請求項１２】
請求項１ないし11のいずれか一項に記載のデバイスにおいて、前記ディジタル変換手段は、前記制御手段から供給される基準電圧信号と前記アナログ変換手段からのアナログ電圧信号とを比較し、両信号の一致に応じたラッチ信号を出力する比較手段と、
前記ラッチ信号に応じて前記制御手段から供給されるカウント値をディジタル信号として格納するメモリ手段とを含むことを特徴とする固体撮像デバイス。
【請求項１３】
請求項１ないし９のいずれか一項に記載のデバイスにおいて、前記アナログ変換手段は、前記信号電荷をアナログ電圧信号に変換するフローティング接合型電荷検出手段と、
該アナログ電圧信号を増幅する第１の増幅手段とを含み、
さらに、アナログ変換手段は、増幅したアナログ電圧信号をサンプルホールドする第２のサンプリング手段と、
前記制御手段から供給される基準電圧信号をサンプルホールドしたアナログ電圧信号に重畳する信号重畳手段と、
該信号重畳手段からの重畳電圧信号をクランプする第２のクランプ手段とを含むことを特徴とする固体撮像デバイス。
【請求項１４】
請求項13に記載のデバイスにおいて、前記ディジタル変換手段は、前記アナログ変換手段から供給される重畳電圧信号を増幅する第２の増幅手段と、
第２の増幅手段の入出力端に現れる前記重畳電圧信号をクランプする手段と、
前記サンプルホールド後に第２の増幅手段の出力をラッチ信号として受けて、前記制御手段から供給されるカウント値をディジタル信号として格納するメモリ手段とを含むことを特徴とする固体撮像デバイス。
【請求項１５】
請求項１ないし14のいずれか一項に記載のデバイスにおいて、前記水平読出し手段は、前記ディジタル手段に格納したディジタル信号を読み出すアドレス信号を供給することを特徴とする固体撮像デバイス。
【請求項１６】
請求項１ないし15のいずれか一項に記載のデバイスにおいて、前記ディジタル変換手段は、供給されるアナログ電圧信号を前記ディジタル信号に変換している期間と前記メモリ手段からの読出し期間とが重なっていることを特徴とする固体撮像デバイス。
【請求項１７】
請求項１ないし15のいずれか一項に記載のデバイスにおいて、前記ディジタル変換手段は、供給されるアナログ電圧信号を前記ディジタル信号に変換している期間に対して完全に前記メモリ手段からの読出し期間をずらして読み出すことを特徴とする固体撮像デバイス。
【請求項１８】
請求項１ないし17のいずれか一項に記載のデバイスにおいて、前記制御手段は、前記基準電圧信号を時間に応じて所定の勾配で変化させて供給することを特徴とする固体撮像デバイス。
【請求項１９】
請求項１ないし17のいずれか一項に記載したデバイスにおいて、前記制御手段は、前記基準電圧信号における前記所定の勾配を、単調増加、単調減少または曲線波形に変化させ、該変化にともなう基準電圧を出力させる機能を有することを特徴とする固体撮像デバイス。
【請求項２０】
請求項１ないし17のいずれか一項に記載したデバイスにおいて、前記制御手段は、時間に対する電圧勾配の絶対値が増加する基準電圧信号を出力することを特徴とする固体撮像デバイス。
【請求項２１】
請求項20に記載したデバイスにおいて、前記制御手段は、時間にともなって前記電圧勾配が変化することを特徴とする固体撮像デバイス。
【請求項２２】
請求項１ないし21のいずれか一項に記載のデバイスにおいて、該デバイスは、前記素子に対して設定した基準レベルと該素子の各画素列が出力するレベルとの差を解消する雑音低減手段を含むとともに、該雑音低減手段がオンチップ化されていることを特徴とする固体撮像デバイス。
【請求項２３】
請求項22に記載のデバイスにおいて、前記雑音低減手段は、前記素子の電荷／電圧変換利得に対して設定した第１の基準レベルと該素子の各画素列が出力するレベルとの差を感度変動値として記憶する感度差記憶手段と、
該各画素列に応じて前記感度差記憶手段から読み出した感度変動値を対応する画素列からのディジタル信号にそれぞれ乗算する感度対応乗算手段とを含むことを特徴とする固体撮像デバイス。
【請求項２４】
請求項22または23に記載のデバイスにおいて、前記雑音低減手段は、前記素子のゼロレベルに対して設定した第２の基準レベルと該素子の各画素列が出力するレベルとの差を前記電荷／電圧変換手段にともなうオフセットレベルとして記憶するオフセット記憶手段と、
該各画素列に応じて前記オフセット記憶手段から読み出したオフセットレベルと各画素列からのディジタル信号とをそれぞれ供給して該ディジタル信号が含むオフセット成分を相殺するオフセット除去手段とを含むことを特徴とする固体撮像デバイス。
【請求項２５】
請求項１ないし24のいずれか一項に記載のデバイスにおいて、該デバイスは、前記垂直転送手段の駆動タイミングを示す信号を生成するタイミング生成手段と、
該駆動タイミングに対応して前記垂直転送手段を駆動させる駆動信号を生成する駆動信号生成手段とを含み、
前記タイミング生成手段および前記駆動信号生成手段がオンチップ化されていることを特徴とする固体撮像デバイス。
【請求項２６】
請求項25に記載のデバイスにおいて、前記駆動信号生成手段は、供給される複数種類の駆動タイミング信号を一組にしながら、分散配置されていることを特徴とする固体撮像デバイス。
【請求項２７】
請求項１ないし26のいずれか一項に記載のデバイスにおいて、該デバイスは、前記入射光を集光させる光学系と供給されるディジタル信号に信号処理を施す信号処理手段との間に配されていることを特徴とする固体撮像装置。
【請求項２８】
請求項27に記載の装置において、該装置は、前記信号処理手段で得られた信号を画像表示する表示手段と、
前記信号処理手段からの出力を記録媒体に記録する記録手段と、
前記信号処理手段からの出力を送出する伝送手段とを含むことを特徴とする固体撮像装置。
【請求項２９】
請求項28に記載の装置において、該デバイスが、前記入射光を集光させる光学系により結像する位置に配設され、
さらに、供給されるディジタル信号に信号処理を施す信号処理手段の前段には、該素子に対して設定した基準レベルと各画素列が出力するレベルとの差を解消する雑音低減手段が配設されることを特徴とする固体撮像装置。
【請求項３０】
請求項29に記載の装置において、前記雑音低減手段は、前記素子の電荷／電圧変換利得に対して設定した第１の基準レベルと各画素列が出力するレベルとの差を感度変動値として記憶する感度差記憶手段と、
該各画素列に応じて前記感度差記憶手段から読み出した感度変動値を対応する画素列からのディジタル信号にそれぞれ乗算する感度対応乗算手段と、
該素子のゼロレベルに対して設定した第２の基準レベルと各画素列が出力するレベルとの差を前記電荷／電圧変換手段にともなうオフセットレベルとして記憶するオフセット記憶手段と、
該各画素列に応じて前記オフセット記憶手段から読み出したオフセットレベルと各画素列からのディジタル信号とをそれぞれ供給して該ディジタル信号が含むオフセット成分を相殺するオフセット除去手段とを含むことを特徴とする固体撮像装置。
【請求項３１】
被写界からの入射光を電気信号に変換する複数の撮像素子が２次元に配設され、該撮像素子から変換された信号を読み出す信号読出し方法において、該方法は、
前記入射光を各撮像素子で信号電荷に変換し、蓄積する第１の工程と、
蓄積した信号電荷を読み出すとともに、列方向に該信号電荷を列方向の末端まで順次転送する第２の工程と、
転送した信号電荷をアナログ電圧信号に変換する第３の工程と、
該アナログ電圧信号が含むノイズ成分を除去する第４の工程と、
前記ノイズ成分が除去されたアナログ電圧信号をディジタル信号に変換する第５の工程と、
得られたディジタル信号を一時格納する第６の工程と、
格納したディジタル信号を供給されるアドレス信号に応じて水平に読み出す第７の工程とを含み、
第３の工程は、時間に対する電圧勾配の絶対値が増加する基準電圧信号を用いて前記信号電荷を前記アナログ電圧信号に変換することを特徴とする信号読出し方法。
【請求項３２】
請求項31に記載の方法において、該方法は、第７の工程の後、前記ディジタル信号に含まれる固定パターンの雑音を除去する第８の工程を含むことを特徴とする信号読出し方法。
【請求項３３】
入射光を該入射光の強さに応じて信号電荷に変換し、蓄積する２次元に配された複数の撮像素子と、
該撮像素子のそれぞれに隣接して配されるとともに、該撮像素子に蓄積された信号電荷を列方向に転送する複数の転送電極、および
前記撮像素子に蓄積した信号電荷を所定の転送電極に供給する制御を前記撮像素子と前記転送電極との間で行う複数の読出しゲート手段を含む垂直転送手段と、
前記転送電極を介して列方向に転送供給された信号電荷をアナログ電圧信号に変換し、該アナログ電圧信号にアナログ信号処理を施す複数のアナログ変換手段と、
該アナログ変換手段からの出力信号をディジタル信号に変換して、該ディジタル信号を記憶する複数のディジタル変換手段と、
該ディジタル変換手段に対して前記記憶したディジタル信号を所望の順序で読み出す制御を行う複数の水平読出し手段と、
該水平読出しの制御に応じて読み出したディジタル信号を外部に出力する出力手段と、
前記アナログ変換手段、前記ディジタル変換手段、前記水平読出し手段、および前記出力手段の動作を制御する制御手段とを含む固体撮像デバイスが、前記入射光を集光させる光学系により結像する位置に配設され、
前記素子に対して設定した基準レベルと該素子の各画素列が出力するレベルとの差を解消したディジタル信号にする雑音低減手段と、
該レベル差の解消したディジタル信号に対して信号処理を施す信号処理手段と、
前記入射光を色ごとに分解する複数の色フィルタセグメントを含む色分解手段とを含み、
該色分解手段は、複数の画素行にわたって透明または所定の同一色の色フィルタセグメントを含むことを特徴とする固体撮像装置。
【請求項３４】
入射光を該入射光の強さに応じて信号電荷に変換し、蓄積する２次元に配された複数の撮像素子と、
該撮像素子のそれぞれに隣接して配されるとともに、該撮像素子に蓄積された信号電荷を列方向に転送する複数の転送電極、および
前記撮像素子に蓄積した信号電荷を所定の転送電極に供給する制御を前記撮像素子と前記転送電極との間で行う複数の読出しゲート手段を含む垂直転送手段と、
前記転送電極を介して列方向に転送供給された信号電荷をアナログ電圧信号に変換し、該アナログ電圧信号にアナログ信号処理を施す複数のアナログ変換手段と、
該アナログ変換手段からの出力信号をディジタル信号に変換して、該ディジタル信号を記憶する複数のディジタル変換手段と、
該ディジタル変換手段に対して前記記憶したディジタル信号を所望の順序で読み出す制御を行う複数の水平読出し手段と、
該水平読出しの制御に応じて読み出したディジタル信号を外部に出力する出力手段と、
前記アナログ変換手段、前記ディジタル変換手段、前記水平読出し手段、および前記出力手段の動作を制御する制御手段と、
前記入射光を色ごとに分解する複数の色フィルタセグメントを含む色分解手段とを含む固体撮像デバイスが、前記入射光を集光させる光学系により結像する位置に配設され、
前記素子に対して設定した基準レベルと該素子の各画素列が出力するレベルとの差を解消したディジタル信号にする雑音低減手段と、
該レベル差の解消したディジタル信号に対して信号処理を施す信号処理手段と、
該信号処理手段で得られた信号を画像表示する表示手段と、
前記信号処理手段からの出力を記録媒体に記録する記録手段と、
前記信号処理手段からの出力を送出する伝送手段とを含み、
前記色分解手段は、複数の画素行にわたって透明または所定の同一色の色フィルタセグメントを含むことを特徴とするディジタルカメラ。
【請求項３５】
請求項34に記載のカメラにおいて、前記雑音低減手段は、前記素子の電荷／電圧変換利得に対して設定した第１の基準レベルと各画素列が出力するレベルとの差を感度変動値として記憶する感度差記憶手段と、
該各画素列に応じて前記感度差記憶手段から読み出した感度変動値を対応する画素列からのディジタル信号にそれぞれ乗算する感度対応乗算手段と、
該素子のゼロレベルに対して設定した第２の基準レベルと各画素列が出力するレベルとの差を前記電荷／電圧変換手段にともなうオフセットレベルとして記憶するオフセット記憶手段と、
該各画素列に応じて前記オフセット記憶手段から読み出したオフセットレベルと各画素列からのディジタル信号とをそれぞれ供給して該ディジタル信号が含むオフセット成分を相殺するオフセット除去手段とを含むことを特徴とするディジタルカメラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像デバイスおよび固体撮像装置に関し、たとえば、ディジタルカメラや画像入力装置に適用して好適なものである。
【０００２】
【従来の技術】
画像入力に用いられる固体撮像装置には、受光素子が画素として２次元アレイ状に配設され、さらに受光素子で生成した信号電荷を読み出す信号読出し部が配設されている。信号読出し部には、信号電荷を半導体基板中をバケツリレーのように移動させて読み出すCCD (Charge Coupled Device）型とメモリデバイスのようにX-Y アドレッシングにより直接各受光素子で発生した電荷を外部信号線に読み出すMOS (Metal Oxide Semiconductor）型に大別される。
【０００３】
前者のCCD 型固体撮像素子は低雑音で信号電荷を読み出すことができ、特に高感度、高画質が要求される、たとえばディジタルビデオカメラやディジタルスチルカメラ等、数多くの画像入力装置に適用されている。
【０００４】
これに対して、後者のMOS 型固体撮像素子は、原理的にスイッチングノイズや固定パターンノイズの影響を受けやすいため、高感度、高画質の用途には適さないが、製造プロセスが従来のLSI (Large-Scale Integrated circuit ）プロセスに大きな変更を加えずに流用できることや低電圧の単一電源で動作が可能なため低消費電力であるという利点がある。そのため、特に小画素で安価な画像入力装置に利用されている。
【０００５】
このMOS 型固体撮像素子の欠点を改良するために、近年CMOS (Complementary Metal Oxide Semiconductor ）型が提案されている（たとえば、米国特許第5,841,126 号）。CMOS型固体撮像素子は、現在主流の汎用CMOSプロセスが流用できることから、信号処理回路等の周辺回路を同一素子上に集積することで使い勝手をよくすることができる。たとえば、A/D 変換部を容易にオンチップすることができるという利点もある。しかし、感度を高めるために画素単位で増幅機能を持たせたり、ノイズを抑圧するための回路を付加しても、単位画素の面積が大きくなりしかも受光部以外の周辺回路の占める面積が無視できなくなるために、結果的にCCD 型固体撮像素子が達成している感度と画質に及ばないのが現状である。
【０００６】
このように、ディジタルスチルカメラ等の高感度、高画質が要求される用途に対しては今後もCCD 型固体撮像素子が主流と考えられる。しかしながら、高（多）画素化にともない、20MHz を超える高い動作周波数（画素読出しレート）となる高画質カメラの用途の場合、従来のCCD 型固体撮像素子に対してさらに次のような改良を加える必要がある。
【０００７】
第１の改良は、CCD 型固体撮像素子を使用するディジタルスチルカメラの消費電力を抑え、バッテリ寿命を延ばすことが求められている。そのため、高周波数化にともなう消費電力の増大を回避し、CCD 型固体撮像素子自体の消費電力を低減することが望まれている。
【０００８】
また、高（多）画素化にともない、CCD 型固体撮像素子のアナログ信号出力を低雑音化するCDS (Correlated Double Sampling ）回路の位相調整が難しくなる。そのため、第２の改良はこれを容易に行うことが望まれる。
【０００９】
上述した消費電力を低減させる試みとして新たな素子構成が各種提案されている（たとえば、特表昭60-500396 号公報や特開平9-51485 号公報等）。これら２つの提案は、CCD 型固体撮像素子の消費電力の約1/2 を占める水平CCD 部がないため、低消費電力化が実現されている。
【００１０】
【発明が解決しようとする課題】
しかし、CCD 型固体撮像素子の出力信号はアナログ電圧信号であるため、高い動作周波数（画素読出しレート）の場合、アナログ出力部が広帯域アンプとなり、このアンプの消費電力が非常に大きくなり、低消費電力化が実現できない。また、CCD 型固体撮像素子のアナログ信号出力を低雑音化するCDS 回路の位相調整の難しさも改善されない。
【００１１】
また、ディジタルスチルカメラ等の高感度、高画質が要求される用途に対しては、今後もCCD 型固体撮像素子が使用される。しかしながら、数100 万画素のディジタルスチルカメラの用途では、消費電力が大きいという問題に遭う。CCD 型固体撮像素子は所定の時間内で信号読出しを行うことが必要であり、高（多）画素化にともない一層の高速動作が避けられず、消費電力がさらに大きくなってしまう。これは、電池を使用しているディジタルスチルカメラにおいて電池寿命が短くなり、致命的なものとなる。そこでCCD 型固体撮像素子には、前述した水平CCD 部のない２つの文献の構成よりも一層の低消費電力化が望まれている。
【００１２】
本発明はこのような従来技術の欠点を解消し、素子の駆動にともなう消費電力を大幅に抑制し、かつ煩雑な位相調整の回避を行うことのできる固体撮像デバイスおよび固体撮像装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は上述の課題を解決するために、入射光をこの入射光の強さに応じて信号電荷に変換し、蓄積する２次元に配された複数の撮像素子と、この撮像素子のそれぞれに隣接して配されるとともに、この撮像素子に蓄積された信号電荷を列方向に転送する複数の転送電極、および撮像素子に蓄積した信号電荷を所定の転送電極に供給する制御を撮像素子と転送電極との間で行う複数の読出しゲート手段を含む垂直転送手段と、転送電極を介して列方向の端部まで転送供給された信号電荷をアナログ電圧信号に変換し、このアナログ電圧信号にアナログ信号処理を施す複数のアナログ変換手段と、このアナログ変換手段からの出力信号をディジタル信号に変換して、このディジタル信号を記憶する複数のディジタル変換手段と、このディジタル変換手段に対して記憶したディジタル信号を所望の順序で読み出す制御を行う複数の水平読出し手段と、この水平読出しの制御に応じて読み出したディジタル信号を外部に出力する出力手段と、アナログ変換手段、ディジタル変換手段、水平読出し手段、および出力手段の動作を制御する制御手段とを含むことを特徴とする。
【００１４】
本発明の固体撮像デバイスは、２次元に配した撮像素子で入射光を信号電荷に光電変換してこの信号電荷を蓄積し、蓄積した信号電荷を垂直転送手段に読み出して列方向の端部に接続されているアナログ変換手段まで転送させ、制御手段による制御に応じてアナログ変換手段でアナログ電圧信号にして、制御手段による制御をディジタル変換手段に施してこのアナログ電圧信号をディジタル信号に変換し、このディジタル信号を記憶させて、制御手段の制御を受けた水平読出し手段を用いて記憶したディジタル信号を読み出して出力手段を経て出力することにより、外部のCDS 回路およびこれに関わる位相調整が不要となり、かつ消費電力の大きい広帯域アナログアンプを不要にして低消費電力化を図っている。
【００１５】
また、本発明は上述の課題を解決するために、被写界からの入射光を電気信号に変換する複数の撮像素子が２次元に配設され、この撮像素子から変換された信号を読み出す信号読出し方法において、この方法は、入射光を各撮像素子で信号電荷に変換し、蓄積する第１の工程と、蓄積した信号電荷を読み出すとともに、列方向に該信号電荷を列方向の末端まで順次転送する第２の工程と、転送した信号電荷をアナログ電圧信号に変換する第３の工程と、このアナログ電圧信号が含むノイズ成分を除去する第４の工程と、ノイズ成分が除去されたアナログ電圧信号をディジタル信号に変換する第５の工程と、得られたディジタル信号を一時格納する第６の工程と、格納したディジタル信号を供給されるアドレス信号に応じて水平に読み出す第７の工程とを含むことを特徴とする。
【００１６】
本発明の信号読出し方法は、入射光を光電変換して信号電荷にして蓄積し、蓄積した信号電荷を列方向の末端まで順次転送してアナログ電圧信号にして、このアナログ電圧信号に含まれるノイズ成分を除去し、このアナログ電圧信号をディジタル信号に変換して一時このディジタル信号を格納しふたたび格納したディジタル信号を供給されるアドレス信号に応じて水平に読み出すことにより、外部のCDS 回路およびこれに関わる位相調整が不要となり、かつ消費電力の大きい広帯域アナログアンプを不要にして低消費電力化を図っている。
【００１７】
さらに、本発明は上述の課題を解決するために、入射光をこの入射光の強さに応じて信号電荷に変換し、蓄積する２次元に配された複数の撮像素子と、この撮像素子のそれぞれに隣接して配されるとともに、この撮像素子に蓄積された信号電荷を列方向に転送する複数の転送電極、および撮像素子に蓄積した信号電荷を所定の転送電極に供給する制御を撮像素子と転送電極との間で行う複数の読出しゲート手段を含む垂直転送手段と、転送電極を介して列方向に転送供給された信号電荷をアナログ電圧信号に変換し、このアナログ電圧信号にアナログ信号処理を施す複数のアナログ変換手段と、このアナログ変換手段からの出力信号をディジタル信号に変換して、このディジタル信号を記憶する複数のディジタル変換手段と、このディジタル変換手段に対して記憶したディジタル信号を所望の順序で読み出す制御を行う複数の水平読出し手段と、この水平読出しの制御に応じて読み出したディジタル信号を外部に出力する出力手段と、アナログ変換手段、ディジタル変換手段、水平読出し手段、および出力手段の動作を制御する制御手段とを含む固体撮像デバイスを用い、素子に対して設定した基準レベルとこの素子の各画素列が出力するレベルとの差を解消したディジタル信号にする雑音低減手段と、このレベル差の解消したディジタル信号に対して信号処理を施す信号処理手段とを含むことを特徴とする。
【００１８】
本発明の固体撮像装置は、２次元に配した撮像素子で入射光を信号電荷に光電変換してこの信号電荷を蓄積し、蓄積した信号電荷を垂直転送手段に読み出して列方向の端部に接続されているアナログ変換手段まで転送させ、制御手段による制御に応じてアナログ変換手段でアナログ電圧信号にして、制御手段による制御をディジタル変換手段に施してこのアナログ電圧信号をディジタル信号に変換し、このディジタル信号を記憶させて、制御手段の制御を受けた水平読出し手段を用いて記憶したディジタル信号を読み出して出力手段を経て出力し、列ごとのディジタル信号が含むレベル差を雑音低減手段で取り除き、信号処理手段ではこのディジタル信号を基に信号処理を行うことにより、外部のCDS 回路およびこれに関わる位相調整が不要となり、かつ消費電力の大きい広帯域アナログアンプを不要にして消費電力を抑え、レベル差に起因する固定パターンノイズの影響も取り除くことができる。
【００１９】
最後に、本発明は上述の課題を解決するため、入射光をこの入射光の強さに応じて信号電荷に変換し、蓄積する２次元に配された複数の撮像素子と、この撮像素子のそれぞれに隣接して配されるとともに、この撮像素子に蓄積された信号電荷を列方向に転送する複数の転送電極、および撮像素子に蓄積した信号電荷を所定の転送電極に供給する制御を撮像素子と転送電極との間で行う複数の読出しゲート手段を含む垂直転送手段と、転送電極を介して列方向に転送供給された信号電荷をアナログ電圧信号に変換し、このアナログ電圧信号にアナログ信号処理を施す複数のアナログ変換手段と、このアナログ変換手段からの出力信号をディジタル信号に変換して、このディジタル信号を記憶する複数のディジタル変換手段と、このディジタル変換手段に対して記憶したディジタル信号を所望の順序で読み出す制御を行う複数の水平読出し手段と、この水平読出しの制御に応じて読み出したディジタル信号を外部に出力する出力手段と、アナログ変換手段、ディジタル変換手段、水平読出し手段、および出力手段の動作を制御する制御手段とを含む固体撮像デバイスが、入射光を集光させる光学系により結像する位置に配設され、素子に対して設定した基準レベルとこの素子の各画素列が出力するレベルとの差を解消したディジタル信号にする雑音低減手段と、このレベル差の解消したディジタル信号に対して信号処理を施す信号処理手段と、この信号処理手段で得られた信号を画像表示する表示手段と、信号処理手段からの出力を記録媒体に記録する記録手段と、信号処理手段からの出力を送出する伝送手段とを含むことを特徴とする。
【００２０】
本発明のディジタルカメラは、光学系を介して入射光を集光して固体撮像デバイスに送り、２次元に配した複数の撮像素子で入射光を信号電荷に変換し、蓄積した信号電荷にアナログ変換およびディジタル変換を施し、この素子から直接的にディジタル信号を取り出し、雑音低減手段で列方向に信号電荷を取り出すことにより生じる固定パターンの雑音を低減させ、雑音を抑えたディジタル信号を信号処理手段に供給し、信号処理手段で処理した画像信号を表示手段、記録手段、および伝送手段のいずれかに供給することにより、外部のCDS 回路およびこれに関わる位相調整が不要となり、かつ消費電力の大きい広帯域アナログアンプを不要にして消費電力を抑え込んでいる。固体撮像デバイスの読出しに応じて生じるレベル差、すなわち固定パターンノイズを取り除いているので、高画質な画像信号が得られる。
【００２１】
【発明の実施の形態】
次に添付図面を参照して本発明による固体撮像デバイスおよび固体撮像装置の実施例を詳細に説明する。
【００２２】
本実施例は、本発明の固体撮像デバイスを適用したイメージセンサ10について説明する。本発明と直接関係のない部分について図示および説明を省略する。ここで、信号の参照符号はその現れる接続線の参照番号で表す。
【００２３】
イメージセンサ10には、撮像素子12、垂直転送部14、アナログ処理部16、ディジタル処理部18、水平読出し走査部20、および制御部22が備えられている（図１を参照）。撮像素子12は、入射光の強さに応じて光電変換することにより信号電荷を生成する光電変換素子で、実際には受光素子または光センサが配設されている。撮像素子12は、２次元にアレイ配列されている。ところで、本実施例が示すように撮像素子12は、長方形の形状を図１に示したが、多角形の形状でもよい。また、撮像素子12は、行方向と列方向にそれぞれ所定の間隔で格子状に配している。画素数は、便宜上、模式的に８×８のアレイ配列を示しているが、実際の画素数は数10万から数100 万程度であることは言うまでもない。
【００２４】
垂直転送部14は、垂直CCD レジスタである。垂直転送部14は、転送電極140 および読出しゲート部142 を有している。読出しゲート部142 は転送電極140 と兼用させてもよい。本実施例はこの兼用の場合であり、読出しゲート部142 はそのものを示すのでなく、その機能として矢印142 を用いて示している。垂直転送部14は、撮像素子12に隣接して形成されている。このように撮像素子12と垂直転送部14が２次元的に交互に配列されていることから、このようなデバイスをインタライン型という。転送電極140 は一つの撮像素子12あたり２つで１段列方向に転送されるように形成されている。
【００２５】
本実施例で、転送電極140 は４つを一組に動作させるように駆動パルス24〜30が４転送電極ごとに接続され、それぞれの駆動パルスが供給されている。駆動パルス24、26、28、30がそれぞれ後述するφV1、φV2、φV3、φV4である。垂直転送部14は、撮像素子12に蓄積した信号電荷を転送電極140 に読み出して、これら供給される駆動パルス24〜30に応じてアナログ処理部16の方向に向けて信号電荷を転送する。列方向の端部の転送電極140 を介してアナログ処理部16に各列ごとに信号電荷が供給される。
【００２６】
アナログ処理部16は、供給される信号電荷をアナログ電圧信号に変換（電荷／電圧(Q/V) 変換）し、このアナログ電圧信号をサンプリングして基本的なノイズ除去する機能を有している。アナログ処理部16は、この機能を各列ごとに供給される信号電荷に対するアナログ処理が行えるように各列に対応してQ/V 変換部16a およびノイズ除去部16b を一組ずつ備えている。Q/V 変換部16a はフローティングディフュージョンアンプ（FDA: Floating Diffusion Amplifier)およびソースホロワ回路で、ノイズ除去部16b は相関二重サンプリング回路（CDS: Correlated Double Sampling)である。この一組の構成は図２に示している。この構成については後段で述べる。アナログ処理部16は、供給される信号電荷を列ごとにノイズの除去されたアナログ電圧信号にしてディジタル処理部18に供給する。
【００２７】
ディジタル処理部18は、列ごとに供給されるアナログ電圧信号をディジタル信号に変換するとともに、変換したディジタル信号を一時記憶させ、読出しに対応するディジタルデータを出力する機能を有している。ディジタル処理部18は、比較回路18a およびメモリ18b を一組ずつ備えている。この一組の構成はアナログ処理部16と同様に図２に示し、この構成についても後段で述べる。ディジタル処理部18は、変換したディジタル信号を列ごとにメモリ18b に格納している。また、ディジタル処理部18は、水平読出し走査部20から供給されるアドレス信号に応じて格納したディジタル信号（データ）を出力する。
【００２８】
水平読出し走査部20は、列ごとにアドレス信号生成回路20a を含んでいる。アドレス信号生成回路20a は、制御部22からの制御に基づいて読出し順序に従ったアドレス信号を生成し、ディジタル処理部18に順次に出力している。さらに、水平読出し走査部20はディジタル処理部18のディジタル出力を出力回路（図示せず）を経て、CCD イメージセンサ10のディジタル撮像信号46として出力する。水平読出し走査部20についても後段でさらに説明する。
【００２９】
このようにアナログ処理部16、ディジタル処理部18、および水平読出し走査部20において、それぞれ述べた一組の構成は、列方向に見て、組み合わせると一つのユニットとみなすこともできる。これらのユニットは垂直転送部14の数（すなわち、列数）に等しいことは言うまでもない。
【００３０】
制御部22は、供給される入力信号32に応じて前述したアナログ処理部16、ディジタル処理部18、および水平読出し走査部20の制御を行う機能を有している。制御部22は、アナログ処理部16の各組にリセットパルス33、ノイズ除去に用いるサンプリング信号34およびクランプ信号36を生成し、供給している。また、制御部22は、ディジタル処理部18の各組にディジタル変換における各ビットの基準を示す基準電圧信号38およびカウント値40を生成し、供給している。制御部22は、電圧を変動させるスイープ機能およびカウンタ（図示せず）を含んでいる。そして、制御部22は、水平読出し走査部20のそれぞれのアドレス信号生成回路20a に水平走査信号として水平読出し制御信号42を供給している。
【００３１】
アナログ処理部16から水平読出し走査部20までの一連のユニットについてさらに説明する（図２を参照）。図２の垂直転送部14の断面が示すように、端部の転送電極140aの直下には、埋込みチャネル（n 層）144 が形成されている。端部の転送電極140aに隣接してアナログ処理部16の出力ゲート160aが形成されている。Q/V 変換部16a は、出力ゲート160aおよびリセットゲート160bの直下にも埋込みチャネル（ｎ層）144 が形成されている。出力ゲート160aとリセットゲート160bとの間に領域を設け、この領域直下には、フローティング接合領域、すなわち浮遊拡散層160（n+)が形成されている。また、リセットゲート162bに隣接した領域にリセットドレイン164aが形成される。リセットドレイン164aはフローティング接合領域と同じn＋に形成されている。
【００３２】
浮遊拡散層160は、出力MOS(Metal Oxide Semiconductor）トランジスタ166aのゲートと接続されている。リセットドレイン164aは、出力MOS トランジスタ166aのドレイン側と接続している。出力MOS トランジスタ166aのソースは負荷MOS トランジスタ168aのドレイン側に接続している。負荷MOS トランジスタ168aは、抵抗と同じ役割を果たして、ゲートとソースと接続し、接地させている。このように接続して出力MOS トランジスタ166aによるソースホロワ回路を形成している。注入される信号電荷は、この回路を通すことにより信号電荷量に比例したアナログ電圧に変換される。Q/V 変換部16a は、端子170 を介して取り出したアナログ電圧信号をノイズ除去部16b に供給する。
【００３３】
ノイズ除去部16b は、サンプリング用MOS トランジスタ160b、サンプリング用コンデンサ162b、クランプ用コンデンサ164b、およびクランプ用MOS トランジスタ166bを備えている。上述した端子170 とサンプリング用MOS トランジスタ160bのドレインとを接続しトランジスタ160bのソースをサンプリング用コンデンサ162bと接続させている。トランジスタ160bには、制御部22からサンプリング信号34が供給されている。トランジスタ160bがサンプリング信号34によってオン状態からオフ状態になると、このタイミングで電圧がコンデンサ162bに供給されホールドされる。コンデンサ162bは入力端側を端子172 とし、出力端側をクランプ用コンデンサ164bの一端およびクランプ用MOS トランジスタ166bのソース側にそれぞれ接続している。クランプ用コンデンサ164bの他端側は接地させている。
【００３４】
クランプ用MOS トランジスタ166bは、ゲート端子に制御部22からのクランプ信号36が供給されている。また、トランジスタ166bのドレイン側には、制御部22から基準電圧信号38が供給されている。ノイズ除去部16b は、クランプするタイミングに応じて供給される基準電圧で信号のフィールドスルーレベルをクランプし、サンプリングしたアナログ電圧信号174 を比較回路18a の一端180に供給する。アナログ電圧信号はノイズ除去部16b を通すことによって1/f 雑音やリセット雑音が低減されたアナログ電圧信号174 になっている。
【００３５】
ディジタル処理部18では、比較回路18a の一端180 にアナログ電圧信号174 が供給され、他端182 には制御部22から基準電圧信号38が供給されている。基準電圧信号38は鋸歯状波に変化する電圧である。比較回路18a は両者のレベル差がなくなるゼロレベルの検出を行っている。このゼロ検出時の出力信号（ラッチ信号）184 がメモリ18b の一端186 に供給される。制御部22は基準電圧38の鋸歯状波の変動開始にともなってカウントを開始し、カウント値40としてメモリ18b の他端188 に供給している。カウント値は 1クロックを単位としてカウントしたもので、アナログ信号に比例する。すなわち、ゼロ検出時のカウント値がディジタル信号を表す。メモリ18b には、このカウント値が各画素におけるディジタル値として記憶される。
【００３６】
制御部22は、上述したA/D 変換処理に並行して水平読出し制御信号42を生成してアドレス信号生成回路20a に供給している。アドレス信号生成回路20a は、制御信号42に応じてアドレス信号を生成する。ここで生成されるアドレス信号は、感光素子を列方向に見た際の位置、すなわち感光素子の列アドレスに対応したものである。生成したアドレス信号190 はメモリ18b に供給される。メモリ18b は、供給されたアドレス信号190 に対応するアドレスのメモリ内容（ディジタルデータ）を出力ライン192 に読み出す。出力ライン192 は出力回路44（破線）に接続している。出力回路44は、供給されるディジタルデータを増幅し、ディジタルデータ46にして出力する。
【００３７】
なお、アナログ処理部16、ディジタル処理部18、および水平読出し走査部20を行方向に一組のユニットとして扱うことを説明したが、隣接するユニットは交互に位置を列方向にシフト配置させてもよい。
【００３８】
CCD イメージセンサ10の動作についてタイミングチャートを用いながら説明する（図３を参照）。図１においてアナログ処理部16側から感光領域にある撮像素子12を、それぞれ第１画素行、第２画素行、第３画素行、・・・ とする。本実施例において撮像後、撮像素子12に蓄積した信号電荷を奇数フィールドと偶数フィールドの一方に含まれる画素行を交互に読み出す。たとえば、第１、第３、第５、第７画素行を読み出す場合、垂直ブランキング期間中にフィールドシフトゲートパルスの含んだ駆動パルス30（φV4）を印加する。これらの各画素行の撮像素子12から撮像により変換された信号電荷が各列の垂直転送部14に読み出される。その後、垂直転送部14には 180°位相分の駆動パルスが印加される。駆動パルスφV1, φV2の信号レベルがともにレベルH となる状態まで垂直転送部14内の信号電荷を転送する。
【００３９】
次に図3(a)の水平同期信号（HD）の水平ブランキング期間中に駆動パルス24〜30（図3(b)〜(e) ）を供給し、正極性のリセットパルスRS（図3(f)）をタイミングT1でリセットゲート162aに供給する。リセットゲート162aが閉じられ、オンにして浮遊拡散層160 の電位を電源電圧にまで充電する。リセットパルスRSがなくなると、リセットゲート162aは開いてオフ状態になる。
【００４０】
次に転送電極140aから出力ゲート160aを介して信号電荷が供給される。浮遊拡散層160 は、これより電位が変化する。この供給される信号電荷の量に比例した電位が出力MOS トランジスタ166aのゲートに印加される。出力MOS トランジスタ166aおよび負荷MOS トランジスタ168aを用いるソースホロワ回路により増幅して端子170 でのアナログ出力電圧信号として取り出す（図3(j)を参照）。リセットパルスRSの立下りから駆動パルスφV3(28)の立上りタイミングT2までの期間194 のアナログ出力電圧信号（図3(j)）はゼロ信号の基準レベルを示している。期間194 内のタイミングT3でクランプ信号CL(36)によりゼロ信号の基準レベルのアナログ出力電圧信号をクランプしている（図3(g)を参照）。同時に、サンプリング信号SH(34)も立ち上げている（図3(h)を参照）。図3(k)のクランプした端子174 のアナログ出力電圧は、基準電圧信号RV(38)の開始電圧レベルに一致している。
【００４１】
また、アナログ出力電圧信号は、駆動パルスφV3(28)の立下り以降で出力電圧が降下し始めて駆動パルスφV4(30)の立下り（タイミングT4）以後、実際のアナログ電圧を表している。このアナログ出力電圧は端子170 および端子174aにおいて同じ信号レベルを表している（図3(j), (k) を参照）。厳密には、サンプリング用コンデンサ162b の静電容量がクランプ用コンデンサ164b の静電容量に対して非常に大きくすることが難しいため、端子174aのアナログ電圧は端子170 のアナログ電圧より少し小さくなる。このタイミングT4以降にサンプリング信号SH(34)を立ち下げて端子174aでの実際のアナログ出力電圧信号をホールドしている。ホールド期間196 は、サンプリング信号SH(34)の立下げから基準電圧信号RV(38)の供給が終了するまでである。
【００４２】
制御部22は、タイミングT5で基準電圧信号RVを印加する。基準電圧信号RVは、鋸歯状波の波形である（図3(i)を参照）。また、このタイミングチャートに図示していないが、同時に制御部22はカウンタの動作を供給されるクロックで開始させる。制御部22は、このカウント値40を順次出力し、メモリ18b に供給している。
【００４３】
このようにクランプし、サンプルホールドすることにより、端子172 のタイミングT5におけるゼロ信号の基準レベルは基準電圧信号RV(38)に等しくしているので、この時点での基準電圧信号RV(38)と実際のアナログ電圧信号174 とのレベル差ΔV (198) はアナログ信号そのものにほぼ等しい。基準電圧信号RVは時間経過にともない鋸歯状に変化する。これにより、レベル差ΔV (198) は小さくなる。比較回路18a ではこれらの両信号のレベルを比較している。図３において、比較回路18a はレベル差がゼロになるタイミングT6の位置を検出している。したがって、アナログ信号のレベルが大きい、たとえばタイミングT7の場合、この検出に時間を要することになる。この検出時に比較回路18a は、メモリ18b にラッチ信号184 を出力する。メモリ18b は、ラッチ信号184 の供給されたタイミングで制御部22から供給されているカウント値40を記憶させる。したがって、カウント値40は、1 クロックを単位とした時刻T5からゼロ検出までの時間であり、アナログ信号に比例するものと考えることができる。このことから、カウント値40はアナログ信号をディジタル信号に変換した値とみなすことができる。このディジタル変換は一つの画素レベルに対して基準電圧信号RVの最大レベルに達するタイミングT8まで行われる。
【００４４】
また、制御部22は、A/D 変換動作に並行して水平読出し走査部20のアドレス信号生成回路20a に水平読出し制御信号42を出力する。アドレス信号生成回路20a は、供給される水平読出し制御信号42に基づいてアドレス信号190 を生成する。アドレス信号生成回路20a は生成したアドレス信号190 をメモリ18b に供給する。メモリ18b はアドレス信号190 に対応する 1水平ライン（HD）前にゼロ検出時に格納したカウント値40を出力ライン192 にディジタル信号として読み出す。本実施例では水平ブランキング期間の終了とともに読み出して水平走査期間中にディジタル撮像信号46の読出しを行っている。ディジタル信号192 が出力回路44を経て外部にディジタル撮像信号46として出力される。
【００４５】
ここで、制御部22に設けるカウンタ（図示せず）が、たとえば10ビットのカウンタを使用してタイミングT5からT8までに1024カウントし、一方、基準電圧信号RV(38)がタイミングT5での基準レベルからタイミングT8でアナログ出力の飽和出力電圧に等しくすることによりディジタル処理部18は、10ビット精度のA/D 変換を行うことになる。
【００４６】
次の水平ブランキング期間で、前述した同様の動作を繰り返し、この後一つ前のディジタル撮像信号46を読み出している。この一連の操作を残る画素行分、繰り返して第１フィールドの出力動作を終える。この一連の動作のうち、最初のA/D 変換時にはディジタル信号がないので、この変換時のディジタル出力はない。また、最後のディジタル出力時には変換するアナログ信号がないので、このときA/D 変換は行われない。
【００４７】
次の垂直ブランキング期間では、たとえば、第２、第４、第６、第８画素行を読み出す。この場合、垂直ブランキング期間中にフィールドシフトゲートパルスの含んだ駆動パルス30（φV2）を印加する。これらの各画素行の撮像素子12から撮像により変換された信号電荷が各列の垂直転送部14に読み出される。この後に、 360°の位相分の駆動パルスを印加して、第１および第２相の駆動パルスが高レベルになるまで垂直転送部14に読み出した信号電荷を転送する。次の水平ブランキング期間において、垂直転送部14の端部に達した信号電荷に対してアナログ処理、ディジタル処理および水平読出し操作を第１フィールドと同様に行って第２フィールドのディジタル撮像信号46を読み出している。
【００４８】
本実施例のCCD イメージセンサ10は、水平転送部52を持たず、列ごとにアナログ処理部16、ディジタル処理部18、および水平読出し走査部20を一つのユニットとして設けてセンサ10内で信号電荷をディジタル信号にしている。このため外部のCDS 回路およびこれに関わる位相調整が不要となり、かつ消費電力が大きい広帯域アナログアンプが不要になることにより低消費電力化が図られる。
【００４９】
次に本実施例のCCD イメージセンサ10を適用したディジタルカメラ60について簡単に説明する（図４を参照）。説明の簡素化を図るため、結像光学系（以下、単に光学系という）、表示部、記録部、および伝送部を省略している。ディジタルカメラ60は、光学系（図示せず）、撮像部62、システム制御部64、タイミング信号発生部66、ドライバ部68、信号処理部70、図示しない表示部、記録部、および伝送部を含んでいる。撮像部62は、撮像素子12の入射光58の入射側に効率よく入射光を撮像素子12に集光させるマイクロレンズ62a 、入射光58を複数種類の色に分解する色フィルタセグメントがパターン配置された色フィルタ62b 、およびCCD イメージセンサ10（固体撮像デバイス）を有している。
【００５０】
システム制御部64は、中央演算ユニット（Central Processing Unit ）を含み、制御や処理手順の書き込まれたROM (Read Only Memory ）のプログラムに従って動作を制御している。静止画撮像モードでは露光動作の開始タイミング等は、図示しない操作部のシャッタボタンの押圧操作に応じて行っている。また、表示部への表示や動画記録を行う動画撮像モードでは、電源投入後に所定のタイミングでシステム制御部64が制御信号64a をタイミング信号発生部66に供給する。
【００５１】
タイミング信号発生部66は、フィールドシフトゲートパルスのタイミングを含むタイミング信号66a をドライバ部68に供給し、入力信号32を撮像部62に供給している。また、タイミング信号発生部66は、信号処理部70にも処理動作させるクロック信号66b を供給している。
【００５２】
ドライバ部68は、４相駆動に対応した垂直駆動パルス（φV1）24〜（φV4）30をV ドライバ68a で生成し、撮像部62に供給している。また、前述のタイミングチャートで述べたように、ドライバ部68は、撮像素子12から垂直転送部14に信号電荷を読み出すフィールドシフトゲートパルスも含めた駆動パルスも供給している。撮像部62は、供給される駆動パルス24〜30、および入力信号32に応じて撮像し、撮像して得られた信号電荷を垂直転送し、制御部22に供給される入力信号32のタイミングに応じて信号電荷にアナログ処理を施し、この後にディジタル処理を施して一時記憶し、記憶したデータをディジタル撮像信号46として読み出して信号処理部70に出力する。
【００５３】
信号処理部70は、システム制御部64からの制御信号64b により制御される。信号処理部70は、供給されるディジタル撮像信号46の各画素に対してガンマ補正やオートホワイトバランス調整等を施し、たとえば、非破壊型のメモリに三原色RGB の画素データを撮像データとして一時記憶する。この後、記憶した撮像データに基づいてマトリクス処理を行って輝度データY, 色差データCr, Cbを生成する。信号処理部70は、上述した処理を行いながら、たとえば画面中央近傍のデータ等からサンプリングしたデータ72をシステム制御部64に供給している。なお、信号処理部70は、データ7に対して露光制御に関するデータの算出を行ってもよい。この場合、算出結果の情報がシステム制御部64に供給される。信号処理部70は、生成した輝度データY および色差データCr, Cb（74）を出力する。
【００５４】
これに対して従来技術で引用したCCD イメージセンサを適用した場合のディジタルカメラ80を図５に示す。ディジタルカメラ60と共通する部分に同じ参照符号を付している。異なる点に着目して説明すると、撮像部82のマイクロレンズ82a および色フィルタ82b は前述したマイクロレンズ62a および色フィルタ62b とそれぞれ同じ色配置や同一形状のレンズを配置するようにしてもよい。ただし、撮像部82は水平CCD 部のないCCD イメージセンサ50を用いていることに特徴がある。
【００５５】
なお、特開平9-51485 号公報で引用されているCCD イメージセンサの場合、V ドライバは内蔵されているので不要となる。撮像部82は撮像したアナログ電圧信号82d をCDS 回路84に供給する。
【００５６】
CDS 回路84には供給されるアナログ電圧信号82d をクランプし、サンプリングするタイミング信号66c がそれぞれ供給されている。CDS 回路84は、アナログ電圧信号82d に含まれる1/f ノイズ等のノイズ成分を除去したアナログ電圧信号84a をA/D 変換部86に供給する。このとき、CDS 回路84には、前述した周波数で動作していることから、位相調整する場合、ナノ秒単位になる。この単位での位相調整は非常に手間がかかる。A/D 変換部86は、アナログ電圧信号84a をディジタル撮像信号46にして信号処理部70に出力する。タイミング信号66c, 66dはタイミング信号発生部66から供給されている。
【００５７】
ディジタルカメラ60, 80を比較すると、ディジタルカメラ80は、前述した消費電力が大きいことに加えて、微妙な位相調整が難しい。一方、本発明を適用したディジタルカメラ60は、直接ディジタル出力が得られるため外部のCDS 回路およびこれに関わる位相調整が不要となる。また、消費電力が大きい広帯域アナログアンプが不要となることにより低消費電力化が図られる。
【００５８】
次に撮像素子12のアレイ配列を垂直方向および水平方向にそれぞれ、画素ピッチの半分ずつずらしてオフセット配置した、いわゆるハニカム配置したインタレース走査インタライン転送型CCD イメージセンサ90について説明する（図６を参照）。図１のCCD イメージセンサ10と共通する部分には同じ参照符号を付している。撮像素子12は、水平方向に画素ピッチPPH 、垂直方向に画素ピッチPPV にするとともに、隣接する画素同士のずらし分を水平方向に画素ピッチ｜PPH ｜/2、垂直方向に画素ピッチ｜PPV ｜/2にして配設している。撮像素子12は、感光部の形状を菱形にしている。この形状は、菱形に限定されるものでなく、六角形や八角形等の多角形にしてもよい。本実施例のCCD イメージセンサ90では、画素配列を４×８で示している。各画素の１水平ライン（行）は、アナログ処理部16側から第１の画素行、第２の画素行、・・・・とする。
【００５９】
垂直転送部14には、転送電極140 および読出しゲート部142 が形成されている。転送電極140 は隣接する画素間にできる空間を有効に利用して一定の幅になるように形成している。この結果、転送電極140 は、蛇行して形成される。読出しゲート部142 は、前述したと同様に矢印で表している。垂直転送部14には、駆動パルス24〜30の一つがそれぞれ隣接する２つの画素行ずつに供給されている。たとえば、第１および第２の画素行には同じ駆動パルス30が供給されている。垂直転送部14は、撮像素子12から読み出した信号電荷を４相駆動で転送している。
【００６０】
撮像素子12および垂直転送部14が上述した関係で形成されることにより、各撮像素子12の両側に配される垂直転送部14を含めた形状に着目すると、六角形になり、結果としてCCD イメージセンサ90はハニカム状に配設形成されていることがわかる。この他のアナログ処理部16、ディジタル処理部18、水平読出し走査部20および制御部22は、前述した実施例と同じ構成である。
【００６１】
CCD イメージセンサ90の動作を簡単に説明する。撮像後、垂直ブランキング期間に読出し用のフィールドシフトゲートパルスを含む駆動パルス30を印加する。この印加により、第１、第２、第５および第６の画素行に蓄積した信号電荷を垂直転送部14の転送電極140 に読み出している。この後、180 °の位相分の駆動パルスを印加して、駆動パルス24, 26がレベルH になるまで信号電荷が転送される。２画素行ずつ信号電荷が１ライン分として供給されることから、一度のA/D 変換処理および水平読出し走査によって、２画素行分のディジタル撮像信号46が得られる。A/D 変換処理および水平読出し走査は、図３に示した動作タイミングで行われる。信号電荷の読出し後、垂直転送、A/D 変換処理、および水平読出し走査を繰り返して第１フィールドの読出し動作を終了する。
【００６２】
次の垂直ブランキング期間で駆動パルス26にフィールドシフトゲートパルスを印加する。この印加により、第３、第４、第７、および第８の画素行に蓄積した信号電荷が読み出される。この後、360 °の位相分の駆動パルスを印加して、駆動パルス24、26がレベルH になるまで信号電荷の転送が行われる。次の水平ブランキング期間に図３の動作タイミングでアナログ処理、ディジタル処理および水平読出し走査を行う。この一連の操作を繰り返して第２フィールドのディジタル撮像信号46を読み出している。
【００６３】
CCD イメージセンサ90は、画素をオフセット配置していることから、水平および垂直方向の解像度がCCD イメージセンサ10に比べてよく、さらに、配置関係から感光部の面積を有効に利用していることから、撮像素子12の感度が高くでき、飽和出力電圧も大きくできる。
【００６４】
次にCCD イメージセンサ10に対する他の実施例をいくつか変形例として説明する。これらの変形例は、CCD イメージセンサ90に対しても適用できる。最初の変形例は、図７に示すように図１のCCD イメージセンサ10の構成をそのまま用い、各画素行への駆動パルスの供給が一部異なっている。すなわち、駆動パルス24, 26, 28はCCD イメージセンサ10の場合と同じ接続関係で供給する。駆動パルス30は第１、第３、第５、および第７の画素行を一つとして信号電荷を読み出すように配線してきたが、本実施例では、駆動パルス30を駆動パルス30a, 30bの２つに分けて供給する。この供給に対応して印加される転送電極140との接続関係も２群に分けている。この２群は、第１の画素行(1) の転送電極から８転送電極ごとに駆動パルス30a を供給する群と、第３の画素行(3) の転送電極から８転送電極ごとに駆動パルス30b を供給する群である。各群に駆動パルス30a, 30bが供給されるように接続されている。
【００６５】
静止画撮像を行う場合、駆動パルス30a, 30bの区別なく、同時に供給すると、これまでと同様に第１、第３、第５、および第７の画素行（(1), (3), (5), (7)）から信号電荷の読出しが行われる。また、動画撮像（ムービー表示）や露光制御用に撮像する予備撮像を行う場合、フィールドシフトゲートパルスを含む駆動パルス30a と30b を交互に印加する。この印加により、第１フィールドにおいて第１および第５の画素行が読み出される。第２フィールドでは第３および第７の画素行が読み出される。１フィールドに４つの画素行を読み出してきた静止画撮像に比べて半分しか読み出さないことから低解像度になるが、垂直方向の読出しは倍のレートになる。
【００６６】
また、いずれか一方のフィールドだけの読出しを行う場合、全画素に対して1/4 間引きになるから、フレームレートは４倍になる。CCD イメージセンサ10は、駆動パルスの供給する接続を考慮することにより高速フレームレートで読み出すことができる。
【００６７】
CCD イメージセンサ10は図４のタイミング信号発生部66およびドライバ部68をオンチップ化させてもよい（図８を参照）。CCD イメージセンサ10は水平転送部を形成しない、垂直駆動だけを行う点に特徴がある。オンチップ化は垂直駆動に関する回路だけでよい。これにより、CCD イメージセンサ10にはオンチップ化により新たに垂直駆動生成部76が追加されている。垂直駆動生成部76は、制御部22からの駆動タイミング発生等に関する駆動制御信号78により制御される。このオンチップ化により、ディジタルカメラ60にはタイミング信号発生部66およびドライバ部68を外付けさせなくても済ませることができる。ディジタルカメラ60は、実装チップ数が減り、カメラの小型化を実現させることができる。
【００６８】
垂直駆動生成部76は、単一の生成部にしてもよいし、分散型にしてもよい（図９を参照）。垂直駆動生成部76には、垂直駆動タイミング生成部760 および垂直駆動信号生成部762 を含んでいる。垂直駆動タイミング生成部760 は、供給される駆動制御信号78に応じて垂直駆動タイミング信号760a〜760dを生成し、垂直駆動信号生成部762 に供給する。垂直駆動タイミング信号760a〜760dには、信号電荷の読出しパルスであるフィールドシフトゲートパルスを生成するタイミング信号も含まれている。駆動パルス生成回路7620は、それぞれに供給される垂直駆動タイミング信号760a〜760dに応じた駆動パルス24〜30を生成し、出力する。このように図９の垂直駆動生成部76は、垂直駆動信号生成部762 に複数の駆動パルス生成回路7620を配設し、分散させた場合を示している。
【００６９】
また、垂直駆動生成部76は、４相駆動パルス24〜30を生成する場合に限定されるものでなく、８相駆動パルス92〜106 を生成するようにしてもよい（図10を参照)。このように４相駆動に比べてさらに多相駆動にすることにより、駆動パルスを低電圧化することができる。ただし、この場合、読出しフィールド数が多くなる。
【００７０】
垂直駆動生成部76は、信号電荷の読出し（フィールドシフト）を含む転送電極140 の駆動を行う上で３値（H, M, L ）を用いて行っている。この垂直転送の駆動を２値（H, L）で行い、信号電荷読出し用にゲートのオン／オフを行えるように、読出しゲート146 を撮像素子12と転送電極140 との間に形成してもよい（図11を参照）。
【００７１】
次にCCD イメージセンサ10におけるの他の実施例を説明する（図12を参照）。CCD イメージセンサ10の基本的な構成は、これまで述べてきたように撮像素子12で得られた信号電荷を垂直転送部14で転送し、この信号電荷を列ごとにアナログ処理、ディジタル処理を行い、水平読出し走査して出力する点は同じである。したがって、参照符号は同じ番号を付している。ただし、アナログ処理、ディジタル処理の回路構成が異なっている。この異なる部分に対して詳細に説明する。
【００７２】
アナログ処理部16は、Q/V 変換部（FDA ）16a を前述した構成と同じく構成にし、Q/V 変換部（FDA ）16a の出力端子170 とサンプリング用MOS トランジスタ160bのドレインとを接続させている。Q/V 変換部16a はサンプリング用MOS トランジスタ160bのソースはサンプリング用コンデンサ162bおよびクランプ用コンデンサ164 の一端側に接続されている。サンプリング用コンデンサ162bは、コンデンサ162bの他端側とRVスイッチ用MOS トランジスタ168bのドレインと接続されている。MOS トランジスタ168bは、RVスイッチとしての機能を有している。この機能を発揮させるためRVスイッチ用MOS トランジスタ168bは、ソースを基準電圧信号RV (38) が供給される信号線に接続し、MOS トランジスタ168bのゲートにはRVスイッチ用制御信号108 が供給されるように接続されている。
【００７３】
このように接続することから、リセット後基準電圧RVが印加されるまでの出力電圧がゼロ信号の基準レベルになる。そして、端子176 には制御信号108 が供給されるときの基準電圧RVと、端子170 でのアナログ出力電圧をサンプリングしたアナログ出力電圧とが重畳されたアナログ出力電圧信号110 が現れる。このアナログ出力電圧信号がクランプ用コンデンサ164 を介してディジタル処理部18に供給される。
【００７４】
ディジタル処理部18には、クランプ用MOS トランジスタ180d、レベル反転検出部182d、およびメモリ18b が含まれている。ディジタル処理部18においてアナログ出力電圧信号110 がコンデンサ164 を介してクランプ用MOS トランジスタ180dのドレインとレベル反転検出部182dの入力端とに供給される。MOS トランジスタ180dのソースはレベル反転検出部182dの出力端と接続されている。MOS トランジスタ180dのゲートにはクランプ信号36が供給されている。クランプ信号36が供給された際に、端子178 の電圧にクランプする。レベル反転検出部182dは、高利得アンプである。レベル反転検出部182dは、レベル反転時、またはゼロ基準レベルを交差した際にラッチ信号112 をメモリ18b の入力端186 に出力する。メモリ18b は、ラッチ信号112 が供給された際に、他端側188 に供給されているカウント値40を記憶する。このカウント値40が撮像素子12から得られるディジタル信号である。カウント値40は、前述した場合と同様に制御部22が基準電圧信号RVの印加と同時にカウントを開始して、供給している。
【００７５】
水平読出し走査部20は、制御部22から供給される水平読出し制御信号42を基にアドレス信号生成回路20a でアドレス信号を生成する。生成したアドレス信号190 はメモリ18b に供給される。メモリ18b は、供給されるアドレス信号190 に対応するディジタル信号192 を読み出して出力回路44に出力する。出力回路44は、ディジタル撮像信号46として増幅した信号を出力する。
【００７６】
本実施例のCCD イメージセンサ10における動作タイミングを説明する（図13を参照）。図13(a) 〜(h) までの各信号は図３のそれぞれ対応する信号と同じである。撮像素子12からの信号電荷の読出しおよび垂直転送部14の動作は前述した際の動作と同じである。信号電荷がアナログ処理部16にてアナログ電圧信号になった後の動作について各種信号とアナログ出力電圧（図13(k) ）との関係に着目しながら簡単に説明する。タイミングT1でリセット信号RSを印加する。リセット終了後から駆動パルス28(φV3 ）の立上り（タイミングT2）までの期間194 がアナログ出力電圧がゼロ信号の基準レベルである。サンプルホールドSH(34)の立下り以降から基準電圧信号RVが、たとえば飽和するレベルまでが実際のA/D 変換期間196 である。
【００７７】
クランプ信号CL(36)の立上りに同期してサンプリング信号34(SH)および基準電圧信号RVスイッチ用の制御信号108 を立ち上げて、レベルH にする（タイミングT3）。クランプ信号CLにより端子170 には期間194 のゼロ信号の電圧になっている。したがって、この段階でレベル反転検出部182dの入力端子178 では初期基準レベルとなる。図13(h) に示すサンプリング信号34(SH)の立下りに同期して端子176 でのアナログ出力電圧信号110 がホールドされる。これにともなって、端子178 では電圧198 が現れる。電圧198 はアナログ信号と初期基準レベルとの電圧差である。
【００７８】
タイミングT5で鋸歯状波形の基準電圧信号RVが印加されるとともに、制御部22のカウンタ（図示せず）がクロックによりカウントを開始する。このカウント値40はメモリ18b の他端側188 に供給されている。基準電圧信号RVは、時間経過にともなって鋸歯状波のレベルが高くなる。これにともないアナログ信号に基準電圧信号RVが重畳される。端子178 での電圧は時間の経過とともに徐々に上昇する。レベル反転検出部182dは、この重畳信号が初期基準レベル（ゼロレベル）に戻った際のタイミングを検出している。このタイミングはレベル反転で検出している。ゼロレベル検出時、たとえば、タイミングT6においてレベル反転検出部182dはラッチ信号112 をメモリ18b に出力する。
【００７９】
メモリ18b は、タイミングT6に供給されていたカウント値40を記憶する。前述したようにカウントはA/D 変換と同時に並列的に行われている。メモリ18b は記憶したカウント値を撮像素子12のディジタル信号として読み出す。メモリ18b からの読出しにはアドレス信号生成回路20a から供給されるアドレス信号190 に応じて行われる。図13(l) のディジタル信号は1H前に格納したデータをタイミングT5）以降で読み出している。
【００８０】
このように構成すると、先の実施例に比べて検出感度が高く、高精度なA/D 変換処理を行うことができる。
【００８１】
ところで、図３および図13に示したようにCCD イメージセンサ10は、A/D 変換期間とディジタル出力期間がオーバーラップしている。出力期間のオーバーラップは、特にディジタル出力がノイズとしてA/D 変換したデータに影響を及ぼすことが懸念される。そこで、図３のCCD イメージセンサ10を用いる場合、図14(a) 〜(h) に示すようにA/D 変換前までの動作手順はそのまま行い、タイミングT5以降のA/D 変換期間を短縮させて、たとえばこれまでの半分の期間で行うようにしている。A/D 変換期間を短縮には、基準電圧信号RVの鋸歯状波の傾きを倍にすることで対応している。そして、ディジタル出力は、タイミングT8以降で行うようにしている。
【００８２】
このように動作させることにより、A/D 変換したディジタル撮像信号46を高いS/N 比にすることができる。時間短縮により変換後、直ちに出力させることからメモリ18b は1H分データを保持するためメモリが不要になる。この分の削減により低コスト化を図ることができる。
【００８３】
また、CCD イメージセンサ10は、基準電圧信号RVを示す鋸歯状波の変化速度を半分にする。図３(i) と同じ基準電圧信号RVの傾きを破線114 で示す（図15(i) を参照）。これに対してたとえば、破線114 の基準電圧信号RVに比べて半分の傾きにする（実線116 を参照）。基準電圧信号RVの傾きを半分に抑えることにより、アナログ出力信号の飽和出力電圧が半分にしている。これにより、飽和出力電圧まで有効に使うと、ディジタル信号は２倍まで増幅できる。すなわち、感度を２倍にできる。
【００８４】
このように基準電圧信号RVの振幅を小さくすると、高感度な出力を得ることができ、撮影シーンに応じた感度設定も自由にできる。特に、暗いシーンで効果を発揮する。
【００８５】
さらに、基準電圧信号RVは、鋸歯状波のように信号レベルが単調増加または単調減少する波形（破線114 ）に限定されない。すなわち曲線118 で基準電圧信号RVを変化させるようにしてもよい（図16を参照）。基準電圧信号RVは、タイミングT5近傍で電圧勾配が非常に小さくしているが、タイミングT6付近から電圧勾配が急激に大きくなるように変化している。このように電圧勾配が一定でない電圧変化を実現させるには、制御部22に不揮発性メモリおよびD/A 変換器（図示せず）を有しているとよい。制御部22は、各ステップに対応したデータをテーブルとしてあらかじめ不揮発性メモリに書き込んで格納し、所定のタイミングでデータを読み出してD/A 変換器で基準電圧に相当するアナログ電圧を生成し、供給する。
【００８６】
このように基準電圧を一定に変化させないことにより、たとえば、暗い部分を高精度にA/D 変換させ、明るい部分を粗い精度で済ませる変換が行える。すなわち、入力光量に対するニー特性を容易に得ることができる。この特性は、テーブルの値を変えることで自由に特性を設定することができる。これにより、シーンに応じた特性を選択、設定して広い明るさの範囲の画像でも高画質な画像を得ることができる。
【００８７】
本発明を適用したCCD イメージセンサ10, 90は、消費電力の低下および位相調整に対する処理の容易化等を行うことができる。また、イメージセンサ10, 90は列ごとに1/f ノイズおよびリセット雑音等のノイズをノイズ除去部16b で取り除いていることから、列ごとに出力される個々のディジタル撮像信号46の信号品質が優れている。しかしながら、このディジタル撮像信号46を用いて画像を作成した場合、固定パターンが画像に現れるおそれがある。この固定パターンは、MOS 型イメージセンサの場合、各撮像素子に隣接して配設されている出力アンプの出力ゲインのばらつきが問題になっていた。CCD イメージセンサ10, 90の場合にも類似したばらつきが画像のノイズの原因になる可能性がある。
【００８８】
この原因には２つの雑音が考えられる。第１の原因は、A/D 変換時にゼロレベルが各列ごとに変動することに起因した雑音である。A/D 変換時にアナログ出力電圧信号をクランプすることによって著しい低減が図られているが、各列のわずかな変動が残ってしまう（オフセットレベル変動）。この変動は、低照度レベルの状況において撮像した際に縦方向の線キズとして画像に現れる。第２の原因は、各列におけるQ/V 変換の利得変動によるものである（感度変動）。この変動は、比較的に明るい照度レベルで画面に縦方向の線キズとして現れる。
【００８９】
CCD イメージセンサ10を適用した固体撮像装置120 には、この対策として雑音低減部122 が備えられている（図17を参照）。雑音低減部122 以外の固体撮像装置120 は図４の固体撮像装置60と同じ構成要素を含んでいる。各要素は固体撮像装置60と同じ参照符号を用いて表している。
【００９０】
雑音低減部122 は、あらわに図示していないが、あらかじめ設定された基準（ゼロレベル・正常な利得値）に対する各列の変動分および利得調整分のデータを記憶するメモリと、メモリから読み出した変動分（オフセット）を各列で減算する減算器と、減算器からの出力に利得調整分の変換利得を乗算する乗算器とを有している。雑音低減部122 には、タイミング信号発生部66から各部の動作タイミングを調整するようにタイミング信号66d が供給されている。雑音低減部122 は２つの原因に基づく固定パターンの雑音を取り除いたディジタル撮像信号124 を信号処理部70に供給している。
【００９１】
この信号124 を用いて信号処理を行うことにより、固定パターンの雑音が極めて少ない高画質な画像を得ることができる。
【００９２】
なお、雑音低減部122 は、図18に示すように、CCD イメージセンサ10にオンチップ化させるようにしてもよい。CCD イメージセンサ10には、新たに補正メモリ126 および雑音補正部128 が追加されている。補正メモリ126 および雑音補正部128 が雑音低減部122 に相当する構成要素である。
【００９３】
補正メモリ126 は、あらかじめ測定したゼロレベルに対するレベル変動分(オフセット変動分）と変換利得の補正係数が各列に一組ずつ記憶されている。補正メモリ126 は制御部22からの制御信号130 により制御される。制御に応じて補正メモリ126 は各列ごとの補正データ132 を雑音補正部128 の一端側に供給している。
【００９４】
雑音補正部128 には、図示しないが、各列ごとに減算器および乗算器が配されている。雑音補正部128 には、水平読出し走査部20の走査によりメモリ18b から読み出されたディジタル撮像信号46が他端側に供給される。雑音補正部128 は、前述したように各列ごとにディジタル撮像信号46に対してレベル変動分を減算器に供給し、減算器でディジタル撮像信号46からレベル変動分を減算処理する。この減算処理したディジタル撮像信号が乗算器に供給される。乗算器は供給された撮像信号に同じ列に対する変換利得値を乗算して電荷／電圧変換における感度補正を施す。このように補正を施すことにより、固定パターンの除去されたディジタル撮像信号124 が信号処理部70（図示せず）に供給される。オンチップ化は、スペースに余裕があれば、垂直駆動生成部76も配設することは言うまでもない。
【００９５】
また、CCD イメージセンサ10を適用した撮像部62（図４を参照）には色フィルタ62b が撮像素子12にそれぞれ対応して配設形成されている。前述したようにアナログ処理部16の各列ごとのQ/V 変換部16a における電荷／電圧変換利得の変動を評価する場合、色フィルタ62b が配設形成されていると、たとえば、三原色RGB の色フィルタセグメントの分光特性による影響を受けることになるので、正確な評価が難しくなってしまう。このような場合に正確な評価を与えるため、図19に示すように、CCD イメージセンサ10の入射光側に配した色フィルタ62b の色フィルタセグメントを配置する。
【００９６】
色フィルタ62b は三原色RGB の色フィルタセグメントを用いている。ここで、色フィルタセグメントは、それぞれ、G フィルタセグメント134 、R フィルタセグメント136 、およびB フィルタセグメント138 で表している。また、無色透明フィルタセグメント150 も配設形成されている。図19から明らかなように、CCD イメージセンサ10は、撮像素子12のアレイ配列に対応して色フィルタセグメント配置領域152 と、透明フィルタ配置領域154 とに分けてフィルタセグメントを配置している。色フィルタセグメント配置領域152 は、色フィルタセグメントをベイヤパターンに配している。この領域152 から得られる信号電荷によるディジタル撮像信号を用いて信号処理を行うことからディジタルのカラー画像信号が得られる。透明フィルタ配置領域154 は複数の画素行、たとえば２行程度を無色透明フィルタセグメント150 にする。この領域154 から得られる信号は、色のない、白画素の信号である。この信号が基準白信号である。基準白信号は色の影響を受けない信号であるから、この信号を用いてアナログ処理部16のQ/V 変換部16a における変換利得が容易に得られる。CCD イメージセンサ10は、領域152 からのディジタル撮像信号からカラー画像を得るとともに、領域154 の画素行からの出力データを基に補正する係数を各列ごとに求めることもでき、搭載後でも感度評価を行って経年変化に対応することもできる。
【００９７】
さらに、本発明を適用したCCD イメージセンサ10の他の実施例を説明する（図20を参照）。本実施例は、アナログ処理部16、ディジタル処理部18、および水平読出し走査部20を一組とするユニットが垂直転送部14の数に対して半分になっているCCD イメージセンサ10A について説明する。垂直転送部14はそのままの数にもかかわらず、上述したユニットの数が半分しかないので、読み出した信号電荷を有効に読み出すため信号読出しの選択を行う。この選択を行うため、転送電極140 とアナログ処理部16との間に選択CCD レジスタ部200 を配設形成する。
【００９８】
選択CCD レジスタ部200 は、メモリゲート部202 および 合流ゲート部204 を含んでいる。メモリゲート部202 は、隣接する２つの垂直転送部14を一組に対して、それぞれメモリゲート202a、202bを配設形成する。図21のCCD イメージセンサ10A の場合、メモリゲート202aには駆動パルス30が供給されている。また、メモリゲート202bには、後述するように駆動パルス30が供給されていないタイミングで駆動パルス206(φMB )が供給されている。
【００９９】
合流ゲート204 は、メモリゲート202a、202bからそれぞれ供給される信号電荷を受ける分岐ゲート204a、204bと、分岐ゲート204a, 204bのいずれか一方の信号電荷を受ける合流ゲート204cを含んでいる。分岐ゲート204a, 204bは、合流ゲート204cに対して電位障壁を形成できるようにしている。これは、たとえば合流ゲート204c直下の埋込みチャネルの不純物濃度を分岐ゲート直下よりも高くすることで実現させている。電位障壁の形成と除去は、駆動パルス208(φT ）が供給されるタイミングによって決まる。これにより、信号電荷の流れ込む方向の選択が行われるようにしている。この結果、１つの画素行は２回の読出し手順を経てディジタル撮像信号46として読み出される。
【０１００】
次にCCD イメージセンサ10A の動作について簡単に説明する（図21を参照）。図21(a) の水平同期信号HDのうち、奇数の水平ブランキング（HBLK）においてタイミングT1でのリセット信号RSの入力後、図21(b) 〜(e) に示す駆動パルス24（φV1 ）〜30（φV4 ）を供給して、垂直転送部14内を信号電荷が360 °の位相分だけ転送させる。さらに、駆動パルス208 （φT ）が合流ゲート204cに供給されている。この転送によりアナログ処理部16に最も近い第１の画素行の信号電荷のうち、左端から数えて偶数列の信号電荷だけがメモリゲート202aを経てアナログ処理部18に供給される。このとき供給される駆動パルス206(φMB ）がレベルH のため奇数列の信号電荷はメモリゲート202bに蓄積されたままになる。
【０１０１】
以後、アナログ処理部16では偶数列の信号電荷をアナログ出力電圧信号に変換され、この信号をクランプし、サンプリング信号SHでホールドしている。ディジタル処理部16ではサンプリングした信号と基準電圧信号RVとの一致するカウント値の検出処理を行って、メモリ18b に格納する。このディジタル変換中（タイミングT5〜T8の間）にはこの前に変換して記憶されていた奇数列のデータが読み出される（図21(l) を参照）。
【０１０２】
次の偶数の水平ブランキング期間では、駆動パルス206(φMB ）レベルL になることにより、メモリゲート202bが奇数列の信号電荷を転送させ、かつこのとき合流ゲート204 に駆動パルス208(φT ）がレベルH にあるので、偶数列および奇数列の信号電荷がアナログ処理部16に転送される。しかしながら、偶数列の信号電荷は一つ前のフィールドで転送しているから、実際に奇数列の信号電荷だけが転送される。転送された信号電荷はアナログ処理によりアナログ電圧にされ、この後にこのアナログ電圧がタイミングT9〜T10 の間でディジタル変換される。この期間中（タイミングT9〜T10 ）にメモリ18b に格納していた偶数列のデータが読み出される（図21(l) を参照）。
【０１０３】
このように２回に振り分けて１画素行のA/D 変換と変換結果のデータ出力が行われる。この一連の操作を繰り返して１フィールドの読出しが行われる。これにより、信号読出しに倍の時間を要することになる。しかしながら、アナログ処理部16、ディジタル処理部18、および水平読出し走査部20を一組とするユニットが半分で済むことから、水平方向に対する微細加工を不要にすることができる。したがって、CCD イメージセンサ10A は低コストで製造できる利点がある。
【０１０４】
このことを考慮すると、稠密に撮像素子12が配列される、いわゆるハニカム配置のCCD イメージセンサ10B においても類似した構成を検討することができる（図22を参照）。図22から明らかなように垂直転送部14は、図20の配列に比べて偶数列または奇数列の一方だけを配している。このように配することにより、偶数列および奇数列のいずれか一方を選択する選択CCD レジスタ部200 を不要にしている。垂直転送部14の数が半分にしていることから、図６のCCD イメージセンサ90の１回の読出しにて２画素行読み出す能力に比べて半分の１画素行しか読み出すことができない。
【０１０５】
CCD イメージセンサ10B は４つの駆動パルス210 〜216 で行う。各駆動パルスにはフィールドシフトゲートパルスが含まれている。CCD イメージセンサ10B は４つの垂直ブランキング期間を通じて信号電荷を撮像素子12から読み出すことになる。この信号読出しを４フィールドインタレースという。
【０１０６】
CCD イメージセンサ10B の動作を説明する。ここで、各画素行はアナログ処理部16に近い画素行から第１、第２、・・・ 第８画素行という。最初に第１の垂直ブランキングで駆動パルス216 にフィールドシフトゲートパルスを含めて印加すると、第１および第５画素行の撮像素子12から蓄積した信号電荷が垂直転送部14に読み出される。読み出した信号電荷は垂直転送部14をアナログ処理部16に向かって転送される。そして、一連のA/D 変換処理が行われ、得られたデータが記憶された後、出力される。
【０１０７】
次に第２の垂直ブランキングで駆動パルス214 にフィールドシフトゲートパルスを含めて印加すると、第２および第６画素行の撮像素子12から蓄積した信号電荷が垂直転送部14に読み出される。以後の処理は上述した手順と同じである。第３の垂直ブランキングで駆動パルス212 にフィールドシフトゲートパルスを含めて印加すると、第３および第７画素行の撮像素子12から蓄積した信号電荷が垂直転送部14に読み出される。最後に、第４の垂直ブランキングで駆動パルス210 にフィールドシフトゲートパルスを含めて印加すると、第４および第８画素行の撮像素子12から蓄積した信号電荷が垂直転送部14に読み出される。
【０１０８】
このように垂直転送部14が１列おきにしか形成されていないことから、４つの駆動パルス210 〜216 の供給される画素行がそれぞれ１画素行分でしかないが、アナログ処理部16、ディジタル処理部18、および水平読出し走査部20を一組とするユニットの配設形成を図６のCCD イメージセンサ90に比べて半分で済むので、このユニットを水平方向に形成するための微細加工を用いることなく、低コスト、かつ容易に製造することができる。
【０１０９】
これまで本発明を適用したCCD イメージセンサは、インターレース走査および４フィールドインタレース走査による信号読出しを説明してきたが、プログレッシブ走査（全画素読出し）も行うことができる（図23を参照）。図23に示すCCD イメージセンサ10D は、３相の駆動パルス218, 220, 222 で行う。CCD イメージセンサ10D は通常のプログレッシブ走査インタライン転送型CCD イメージセンサの信号読出しにまったく同じである。垂直転送部14から供給される信号電荷は、アナログ処理、およびディジタル処理を経てディジタルデータに変換される。得られたデータには、一時記憶の後、水平読出し走査が施されてディジタル撮像信号46として出力される。
【０１１０】
CCD イメージセンサ10D の垂直転送部14は、一つの撮像素子12に対して転送電極140 が３つずつ配設形成されている。この転送電極140 に対応して垂直転送を行う駆動パルス218, 220, 222 は、これまでの４相駆動でなく、３相駆動である（図示せず）。CCD イメージセンサ10D は、この駆動パルス218, 220, 222 のパルス波形の他、各部を駆動する制御信号やパルス波形等は図３に示した動作タイミングで行われる。
【０１１１】
最後に、本発明を適用したインタレース走査フレームインタライン転送型CCD イメージセンサ10E を説明する（図24を参照）。CCD イメージセンサ10E は、撮像素子12が配列された受光部224 と垂直転送部14を介して供給される信号電荷を格納するメモリ226 、列ごとに配設されているユニット（16, 18, 20）、および制御部22を含んでいる。CCD イメージセンサ10E は受光部224 以外の部分は遮光処理が施されている。撮像素子12に蓄積された信号電荷は垂直ブランキング期間中に駆動パルス30, 26を用いて読み出している。読み出した信号電荷は、それぞれ垂直転送部14を通ってメモリ226 に転送される。
【０１１２】
メモリ226 は、水平ブランキング期間にアナログ処理部に転送される。この転送は垂直転送時のクロックと異なる駆動パルス24A 〜30A で行う。また、図３のタイミングチャートに示した駆動パルス24〜30が供給されてもよい。アナログ処理以降は、これまで述べてきたように各列ごとにA/D 変換し、一時格納したデータを水平読出し走査によりディジタル撮像信号46として出力する。これにより、スミアの影響の少ないディジタル撮像信号が得られる。
【０１１３】
以上のように構成することにより、画素数が増加してもこの増加に対応して動作周波数も増すが列ごとにA/D 変換処理してディジタル信号にしていることから、外部のCDS 回路およびこれに関わる位相調整が不要となる。また、消費電力が大きい広帯域アナログアンプが不要となることにより低消費電力化が図られる。そのため携帯機器に搭載しても動作時間の長期化に貢献させることができる。
【０１１４】
【発明の効果】
このように本発明の固体撮像デバイスおよび固体撮像装置によれば、画素数が増加してもこの増加に対応して動作周波数も増すが列ごとにA/D 変換処理してディジタル信号にしていることから、外部のCDS 回路およびこれに関わる位相調整が不要となる。また、消費電力が大きい広帯域アナログアンプが不要となり、携帯機器に搭載しても動作時間の長期化に貢献させることができる。
【図面の簡単な説明】
【図１】本発明の固体撮像デバイスを適用したCCD イメージセンサの概略的な構成を示す模式図である。
【図２】図１のCCD イメージセンサにおける各垂直転送部に対応して一組ずつ配される各部の回路構成を示すブロック図である。
【図３】図１のCCD イメージセンサの動作を説明するタイミングチャートである。
【図４】図１のCCD イメージセンサを適用したディジタルカメラの概略的な構成を示すブロック図である。
【図５】図４のディジタルカメラに対する比較例のディジタルカメラの概略的な構成を示すブロック図である。
【図６】図１の撮像素子を水平および垂直方向にオフセット配置した、いわゆるハニカム状のCCD イメージセンサの概略的な構成を示す模式図である。
【図７】図１のCCD イメージセンサにおいて間引き駆動する際の駆動パルスの配線接続関係を示す模式図である。
【図８】図１のCCD イメージセンサに垂直駆動生成部をオンチップ化した場合の概略的な構成を示す模式図である。
【図９】図８の垂直駆動生成部を分散型にした際の構成の一例を示すブロック図である。
【図１０】図８のCCD イメージセンサにおいて８相駆動する場合の配線接続の関係を示す模式図である。
【図１１】図８のCCD イメージセンサにおいて読出しゲートを設ける際の位置関係を示す模式図である。
【図１２】本発明の固体撮像デバイスにおけるA/D 変換を別な回路で行う他の実施例の概略的な構成を示す機能回路図である。
【図１３】図12のCCD イメージセンサの動作を説明するタイミングチャートである。
【図１４】図１のCCD イメージセンサにおいてA/D 変換期間とディジタル出力期間の重複を回避する動作を説明するタイミングチャートである。
【図１５】図１のCCD イメージセンサにおいて感度を倍にする動作を説明するタイミングチャートである。
【図１６】図１のCCD イメージセンサにおいて基準電圧信号を曲線的に変化させた場合の動作を説明するタイミングチャートである。
【図１７】図４のディジタルカメラに雑音低減部を追加した概略的なブロック図である。
【図１８】図17のCCD イメージセンサにおいて雑音低減部を含めてオンチップ化する際の概略的な構成を示す模式図である。
【図１９】図１のCCD イメージセンサに用いる色フィルタの色フィルタセグメント配置を示す模式図である。
【図２０】図１のCCD イメージセンサの垂直転送部のうち、２列を一組にして交互に垂直転送部を選択する構成を含む模式図である。
【図２１】図20のCCD イメージセンサの動作タイミングの関係を示すタイミングチャートである。
【図２２】ハニカムCCD イメージセンサにおいて垂直転送部を１列おきに配置し、４フィールドインタレース走査させる関係を示す模式図である。
【図２３】本発明を適用したCCD イメージセンサのプログレッシブ走査インタライン転送型の構成を示す模式図である。
【図２４】本発明を適用したCCD イメージセンサのインタレース走査フレームインタライン転送型の構成を示す模式図である。
【符号の説明】
10  CCD イメージセンサ
12  撮像素子
14  垂直転送部
16  アナログ処理部
16a Q/V 変換部
16b ノイズ除去部
18  ディジタル処理部
18a 比較回路
18b メモリ
20  水平読出し走査部
20a アドレス信号生成回路
22  制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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