(57)【特許請求の範囲】
【請求項１】
データを記憶するメモリセルを含みセクタごとに管理された第１のメモリセルアレイと、
前記セクタごとにセクタ保護情報を記憶するメモリセルを含む第２のメモリセルアレイと、
セクタが変更されるときに、前記第２のメモリセルアレイ内のセクタ保護情報をチェックする制御回路と、
一度だけプログラムが可能なメモリセルを含む第３のメモリセルアレイとを備える、半導体装置。
【請求項２】
前記第２のメモリセルアレイから読み出したセクタ保護情報をラッチするラッチ回路を各セクタに共通に設けた請求項１記載の半導体装置。
【請求項３】
前記制御回路は、セクタが変更されるときに、所定のコマンド入力後のウエイト時間を使って前記第２のメモリセルアレイから前記各セクタ保護情報を読み出す請求項１または請求項２記載の半導体装置。
【請求項４】
前記制御回路は、前記第２のメモリセルアレイから読み出したセクタ保護情報に応じてイレーズ動作を実行する請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記制御回路は、前記第２のメモリセルアレイのセクタ保護情報を読み出すときに、所定のポーリングの時期を遅らせる請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体装置は更に、所定の出力端子を含み、
前記第２のメモリセルアレイから前記出力端子までの経路は、前記第１のメモリセルアレイから前記出力端子までの経路と一部共通する請求項１から請求項５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２のメモリセルアレイのメモリセルは、前記セクタ保護情報を出力する端子に対応した領域に割り付けられている請求項１から請求項６のいずれか一項に記載の半導体装置。
【請求項８】
前記第２のメモリセルアレイは、前記第１のメモリセルアレイのセクタ列の延長上に配置される請求項１から請求項７のいずれか一項に記載の半導体装置。
【請求項９】
前記半導体装置は更に、前記第１のメモリセルアレイのメモリセルを選択する信号線を含み、該信号線の一部は、前記第２のメモリセルアレイのメモリセルの選択にも使用される請求項８記載の半導体装置。
【請求項１０】
前記半導体装置は更に、前記第１のメモリセルアレイのメモリセルを選択する手段を含み、該第１のメモリセルアレイのメモリセル選択する手段の一部は、前記第２のメモリセルアレイを選択する手段にも使用される請求項８または請求項９記載の半導体装置。
【請求項１１】
前記半導体装置は更に、前記第２のメモリセルアレイのメモリセルに対してデータを書き込む書込み回路を含む請求項１から請求項１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第３のメモリセルアレイは、前記第１のメモリセルのセクタ列の延長上に配置される請求項１記載の半導体装置。
【請求項１３】
前記第３のメモリセルアレイは、前記第２のメモリセルアレイとは異なるセクタ列上に配置される請求項１２記載の半導体装置。
【請求項１４】
前記半導体装置は更に、前記第１のメモリセルアレイのメモリセルを選択する信号線を含み、該信号線の一部は、前記第３のメモリセルアレイのメモリセルの選択にも使用される請求項１、１２および１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記半導体装置は更に、前記第１のメモリセルアレイのメモリセルを選択する手段を含み、前記第１のメモリセルアレイのメモリセルを選択する手段の一部は、前記第３のメモリセルアレイを選択する手段に使用される請求項１、１２〜１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記半導体装置は更に、前記第２のメモリセルアレイのメモリセルの選択と前記第３のメモリセルアレイのメモリセルの選択に共用されるグローバルワード線を含む請求項１、１２〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
データを記憶するメモリセルを含みセクタごとに管理された第１のメモリセルアレイと、
前記セクタごとにセクタ保護情報を記憶するメモリセルを含む第２のメモリセルアレイと、
前記第２のメモリセルアレイから出力端子までの経路と、前記第１のメモリセルアレイから前記出力端子までの経路を一部共通する信号線と、
一度だけプログラムが可能なメモリセルを含む第３のメモリセルアレイとを備える、半導体装置。
【請求項１８】
前記第２のメモリセルアレイは、前記第１のメモリセルアレイのセクタ列の延長上に配置されている請求項１７記載の半導体装置。
【請求項１９】
前記半導体装置更には、前記第１のメモリセルアレイのメモリセルを選択する信号線を含み、該信号線の一部は、前記第２のメモリセルアレイのメモリセルの選択にも使用される請求項１８記載の半導体装置。
【請求項２０】
前記半導体装置は更に、前記第１のメモリセルアレイのメモリセルを選択する手段を含み、該第１のメモリセルアレイのメモリセルを選択する手段の一部は、前記第２のメモリセルアレイを選択する手段にも使用される請求項１８または請求項１９記載の半導体装置。
【請求項２１】
前記第３のメモリセルアレイは、前記第１のメモリセルアレイのセクタ列の延長上に配置される請求項１７記載の半導体装置。
【請求項２２】
前記第３のメモリセルアレイは、前記第２のメモリセルアレイとは異なるセクタ列上に配置される請求項２１記載の半導体装置。
【請求項２３】
前記半導体装置は更に、前記第１のメモリセルアレイのメモリセルを選択する信号線を含み、該信号線の一部は、前記第３のメモリセルアレイのメモリセルの選択にも使用される請求項１７、２１および２２のいずれか一項に記載の半導体装置。
【請求項２４】
前記第１のメモリセルアレイのメモリセルを選択する手段の一部は、前記第３のメモリセルアレイを選択する手段に使用される請求項１７、２１〜２３のいずれか一項に記載の半導体装置。
【請求項２５】
前記半導体装置は更に、前記第２のメモリセルアレイのメモリセルの選択と前記第３のメモリセルアレイのメモリセルの選択に共用されるグローバルワード線を含む請求項１７、２１〜２４のいずれか一項に記載の半導体装置。
【請求項２６】
前記半導体装置は更に、前記セクタごとに前記セクタの保護情報を記憶する揮発性記憶部と、
前記第２のメモリセルアレイのセクタ保護情報および前記揮発性記憶部のセクタ保護情報を選択的に出力する回路部とを含む請求項１から請求項２５のいずれか一項に記載の半導体装置。
【請求項２７】
前記回路部は、前記揮発性記憶部のセクタ保護情報が前記セクタをプロテクトすることを示すデータである場合、前記揮発性記憶部のセクタ保護情報を出力する請求項２６記載の半導体装置。
【請求項２８】
前記回路部は、前記揮発性記憶部のセクタ保護情報がアンプロテクトを示すデータである場合、前記第２のメモリセルアレイのセクタ保護情報を出力する請求項２６または請求項２７記載の半導体装置。
【請求項２９】
前記回路部は、前記出力するセクタ保護情報を反転させる出力反転回路を含む請求項２６から請求項２８のいずれか一項に記載の半導体装置。
【請求項３０】
データを記憶するメモリセルを含みセクタごとに管理された第１のメモリセルアレイと、
前記セクタごとに第１のセクタ保護情報を記憶するメモリセルを含む第２のメモリセルアレイと、
前記セクタごとに第２のセクタ保護情報を記憶する揮発性記憶部と、
前記第１のセクタ保護情報または前記第２のセクタ保護情報を選択的に出力する回路部とを含む半導体装置。
【請求項３１】
前記回路部は、前記第２のセクタ保護情報が前記セクタをプロテクトすることを示すデータである場合、前記第２のセクタ保護情報を出力する請求項３０記載の半導体装置。
【請求項３２】
前記回路部は、前記第２のセクタ保護情報がアンプロテクトを示すデータである場合、前記第２のメモリセルアレイの第１のセクタ保護情報を出力する請求項３０または請求項３１記載の半導体装置。
【請求項３３】
前記回路部は、セクタ保護情報を反転させる出力反転回路を含む請求項３０から３２のいずれか一項に記載の半導体装置。
【請求項３４】
前記半導体装置は更に、前記第１のメモリセルアレイのＸデコーダと、前記第２のメモリセルアレイのＸデコーダを含み、該第２のメモリセルアレイのＸデコーダは、該第１のメモリセルアレイのＸデコーダの最小単位の倍数で構成される請求項１から請求項３３のいずれか一項に記載の半導体装置。
【請求項３５】
前記半導体装置は更に、所定のユーザーモードと試験モードとで使用するアドレスを変更することで前記第２のメモリセルアレイのメモリセルに対してアクセスできる領域を変更するアドレス制御回路を含む請求項３４記載の半導体装置。
【請求項３６】
前記アドレス制御回路は、前記ユーザーモード時、前記第１のメモリセルアレイのセクタを選択するアドレスを用いて前記第２のメモリセルアレイのメモリセルを選択する請求項３５記載の半導体装置。
【請求項３７】
前記アドレス制御回路は、前記試験モード時、前記第１のメモリセルアレイのメモリセルを選択するアドレスを用いて前記第２のメモリセルアレイのメモリセルを選択する請求項３５または請求項３６記載の半導体装置。
【請求項３８】
前記半導体装置は更に、所定のユーザーコマンド入力後、前記アドレス制御回路で用いるアドレスを切り替える制御信号を前記アドレス制御回路に出力する制御回路を含む請求項３５から請求項３７のいずれか一項に記載の半導体装置。
【請求項３９】
前記半導体装置は更に、所定の試験コマンド入力後、前記アドレス制御回路で用いるアドレスを切り替える制御信号をアドレス変換回路に出力する制御回路を含む請求項３５から請求項３８のいずれか一項に記載の半導体装置。
【請求項４０】
前記半導体装置は、半導体記憶装置である請求項１から３９のいずれか一項記載の半導体装置。
【請求項４１】
不揮発性の第１のメモリセルアレイのセクタごとに不揮発性の第２のメモリセルアレイに記憶された第１のセクタ保護情報をチェックするステップと、
前記第１のメモリセルアレイのセクタごとに揮発性記憶部から第２のセクタ保護情報をチェックするステップと、
前記第２のセクタ保護情報がプロテクトすることを示すデータである場合、前記第２のセクタ保護情報を出力する出力ステップとを含む制御方法。
【請求項４２】
前記出力ステップは、前記第２のセクタ保護情報がアンプロテクトを示すデータである場合、前記第１のセクタ保護情報を出力する請求項４１記載の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置に対する制御方法に関する。より特定すれば、本発明はセクタ保護情報を有する半導体装置およびこれに対する制御方法に関する。
【背景技術】
【０００２】
半導体不揮発性メモリであるフラッシュメモリは、外部から供給される読み出し、プログラム、消去の制御コマンドに応答して、それぞれに応答する動作を実行する。特に消去コマンドには、メモリ領域内の全てのセクタを消去するチップイレーズと、指定されたセクタを消去するセクタイレーズとがある。メモリ領域は、複数のセクタで構成され、各セクタ内に複数のメモリセルが設けられている。フラッシュメモリは、不揮発性メモリであるので、システム内のプログラムや制御データなど長期的に保持する必要があるコンテンツが記憶される。【０００３】
したがって、誤ってこれらのコンテンツを消去することがないように、フラッシュメモリは、プロテクト情報を記憶するプロテクトメモリを有する。各セクタに対応するメモリが、そのセクタの消去を禁止するプロテクト情報と、そのセクタの消去を許可するアンプロテクト情報とを記憶する。そして、消去コマンドに対応してあるセクタを消去する前に、そのセクタに対応するプロテクトメモリのプロテクト情報がチェックされ、アンプロテクト状態のセクタに対してのみ消去動作が行われる。【０００４】
図１は、従来のフラッシュメモリにおけるイレーズ動作を説明する図である。
従来のフラッシュメモリ７０１は、メモリセルアレイ７０２、ＷＰ（write protect）セルアレイ７０３、ラッチ回路Ｌ０００〜Ｌ５１１を含む。メモリセルアレイ７０２は、データを記憶するメモリセルを含み、複数のセクタＳ０００〜Ｓ５１１に分割されている。ここでは５１２個のセクタに分割されている例を示す。ＷＰセルアレイ７０３は、複数の不揮発性のメモリセルを含み、このメモリセルには上述した各セクタに対するプロテクト情報を記憶する。このプロテクト情報はセクタのプロテクトまたはアンプロテクトを示す。ラッチ回路Ｌ０００〜Ｌ５１１はセクタ分だけ設けられている。例えば、５１２セクタを有するフラッシュメモリでは、５１２個のラッチ回路が設けられている。図１中のイレーズ動作は制御回路（図示省略）により実行される。【０００５】
電源投入時の読み出し時間を使ってＷＰセルアレイ７０３をリードしてプロテクト情報をラッチ回路Ｌ０００〜Ｌ５１１に保持させる。ユーザーがエントリーしてチップイレーズを行う時に、制御回路は、ラッチ回路Ｌ５１１のプロテクト情報がアンプロテクト状態であり、このセクタへの消去を行わない場合、ディクリメント信号によりセクタアドレスカウンタをディクリメントし、セクタアドレスをディクリメントし、次のセクタへの消去動作へ移る。【０００６】
制御回路はラッチ回路のプロテクト情報がプロテクト状態であることを検出すると、セクタへの消去は行わず、ディクリメント信号によりセクタアドレスカウンタをディクリメントし、セクタアドレスをディクリメントし、次のセクタへの消去動作へ移る。次のセクタにおいても、プロテクト情報を確認して、アンプロテクト状態であれば消去動作を行い、プロテクト状態であれば消去動作をスキップする。制御回路はラッチ回路Ｌ２５６のプロテクト情報がアンプロテクト状態である場合、選択されたセクタＳ２５６に対し消去ストレスを印加させ消去が行われる。【０００７】
制御回路は消去が終わると、ディクリメント信号を供給して、セクタアドレスカウンタをディクリメントする。セクタＳ０００においても、制御回路は、ラッチ回路Ｌ０００のプロテクト情報がプロテクト状態であることを検出すると、セクタＳ０００への消去は行わず、処理を終了する。【０００８】
図２は従来のフラッシュメモリにおける電源ＶＣＣ投入時タイミング図である。この例では、電源投入時の読み出しのための入力信号を示している。信号ＶＣＣＯＫは、電源ＶＣＣが所定のレベルに達したときにＨｉｇｈになる内部信号である。電源ＶＣＣを立ち上げ後、リセット信号ＲＳＴをＨｉｇｈからＬｏｗにする。このリセット信号ＲＳＴをＨｉｇｈにするまでの１ｍｓの期間をＷＰセルアレイ７０３からのプロテクト情報の読み出し期間としていた。したがって、この１ｍｓの間に５１２個のラッチ回路Ｌ０００〜Ｌ５１１にＷＰセルアレイ７０３のプロテクト情報を読み込む必要があった。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のフラッシュメモリ７０１では、ＷＰセルアレイ７０３のリードに、電源投入時の読み出し期間を利用してラッチ回路Ｌ０００〜Ｌ５１１にプロテクト情報を保存し、セクタイレーズ等を行う際にセクタアドレスがシーケンスされ該当するセクタのプロテクト情報を見るようにしていたため、電源投入時の読み出し時間を作ることと、ラッチ回路がセクタ分だけ必要になるという問題がある。【００１０】
そこで、本発明は上記問題点に鑑みなされたもので、電源投入時のセクタ保護情報の読み出し時間を設ける必要がなく、またセクタ分のラッチ回路を設ける必要がない半導体装置および半導体装置に対する制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、データを記憶するメモリセルを含みセクタごとに管理された第１のメモリセルアレイと、前記セクタごとにセクタ保護情報を記憶するメモリセルを含む第２のメモリセルアレイと、セクタが変更されるときに、前記第２のメモリセルアレイ内のセクタ保護情報をチェックする制御回路とを含む半導体装置である。全てのセクタ分のセクタ保護情報をラッチする必要が無くなる。これによりセクタ分のラッチ回路を持つ必要がなくなる。したがって大幅に回路を減らすことができチップ面積を小さくできる。また電源投入時のセクタ保護情報の読み出し期間を設ける必要がない。【００１２】
本発明は、上記構成において、前記第２のメモリセルアレイから読み出したセクタ保護情報をラッチするラッチ回路を各セクタに共通に設けることが好ましい。セクタごとにラッチ回路を設ける必要がないので、回路構成が簡単になる。【００１３】
本発明は、上記構成において、前記制御回路は、セクタを変更するときに、所定のコマンド入力後のウエイト時間を使って前記第２のメモリセルアレイから前記各セクタ保護情報を読み出すようにすると好ましい。これにより、従来と変わらない時間でプログラムやイレーズを実現できる。今までのデバイスと変わらない時間で動作させることができる。また電源投入時のセクタ保護情報の読み出し時間を無くすことができる。【００１４】
本発明は、上記構成において、前記制御回路は前記第２のメモリセルアレイから読み出したセクタ保護情報に応じてイレーズ動作を実行するようにすると好ましい。【００１５】
本発明は、上記構成において、前記制御回路は、前記第２のメモリセルアレイのセクタ保護情報を読み出すときに、所定のポーリングの時期を遅らせるようにするとよい。第２のメモリセルアレイのセクタ保護情報を読み出すときはアンプ回路を動作させる必要があるため、ポーリングの時期を遅らせることで、出力ノイズがセンス出力に影響を与えることを防ぐことができる。【００１６】
本発明は、上記構成において、更に所定の出力端子を含み、前記第２のメモリセルアレイから前記出力端子までの経路は、前記第１のメモリセルアレイから前記出力端子までの経路と一部共通させるとよい。これによりセクタ保護情報リード時のアクセスタイムをノーマルセルリード時のアクセスタイムと同じにすることができる。【００１７】
本発明は、上記構成において、前記第２のメモリセルアレイのメモリセルは、前記セクタ保護情報を出力する端子に対応した領域に割り付けるとよい。セクタ保護情報リード時のアクセスタイムをノーマルリード時のアクセスタイムと同じにすることができる。【００１８】
本発明は、前記第２のメモリセルアレイを、前記第１のメモリセルアレイのセクタ列の延長上に配置させると好ましい。第１のメモリセルアレイのメモリセルを選択する信号線の一部を、第２のメモリセルアレイのメモリセルの選択にも使用できる。【００１９】
本発明は、上記構成において、前記第１のメモリセルアレイのメモリセルを選択する信号線を含み、該信号線の一部は、前記第２のメモリセルアレイのメモリセルの選択にも使用されるようにすると好ましい。メモリセル選択信号線を第１のメモリセルアレイと第２のメモリセルアレイとで共用できる。【００２０】
本発明は、上記構成において、更に前記第１のメモリセルアレイのメモリセルを選択する手段を含み、該第１のメモリセルアレイのメモリセル選択する手段の一部は、前記第２のメモリセルアレイを選択する手段にも使用させるとよい。回路数を減らすことができる。【００２１】
本発明は、上記構成において、更に前記第２のメモリセルアレイのメモリセルに対してデータを書き込む書込み回路を含む。【００２２】
本発明は、上記構成において、更に一度だけプログラムが可能なメモリセルを含む第３のメモリセルアレイを含む。一度だけプログラムが可能なメモリセルに特別なデータを書き込むことができる。【００２３】
本発明は、上記構成において、前記第３のメモリセルアレイは、前記第１のメモリセルのセクタ列の延長上に配置させる。第１のメモリセルアレイのメモリセルを選択する信号を、第２のメモリセルアレイのメモリセルの選択にも使用できる。【００２４】
本発明は、上記構成において、前記第３のメモリセルアレイは、前記第２のメモリセルアレイとは異なるセクタ列上に配置させる。ワード線が同時に選択されることはない。【００２５】
本発明は、上記構成において、前記第１のメモリセルアレイのメモリセルを選択する信号線を含み、該信号線の一部は、前記第３のメモリセルアレイのメモリセルの選択にも使用される。メモリセルの選択信号線を共用できる。【００２６】
本発明は、上記構成において、前記第１のメモリセルアレイのメモリセルを選択する手段の一部は、前記第３のメモリセルアレイを選択する手段に使用される。回路数を減らすことができる。【００２７】
本発明は、上記構成において、更に前記第２のメモリセルアレイのメモリセルの選択と前記第３のメモリセルアレイのメモリセルの選択に共用されるグローバルワード線を含む。回路、信号線を節約し、簡略化することができる。【００２８】
また、本発明は、上記構成において、更に前記セクタごとに前記セクタの保護情報を記憶する揮発性記憶部と、前記第２のメモリセルアレイのセクタ保護情報および前記揮発性記憶部のセクタ保護情報を選択的に出力する回路部とを含むように構成してもよい。第２のメモリセルアレイのセクタ保護情報を読み出すと同時に揮発性記憶装置のセクタ保護情報も読み出し、どちらかを選択的に出力させることができる。【００２９】
本発明は、上記構成において、前記回路部は、前記揮発性記憶部のセクタ保護情報が前記セクタをプロテクトすることを示すデータである場合、前記揮発性記憶部のセクタ保護情報を出力するようにするとよい。揮発性メモリは論理回路で構成されているため、第２のメモリセルアレイのメモリセルの読み出しと比べて格段に高速である。これによりセクタ保護情報の読み出し時間の遅延はない。【００３０】
本発明は、上記構成において、前記揮発性記憶部のセクタ保護情報がアンプロテクトを示すデータである場合、前記第２のメモリセルアレイのセクタ保護情報を出力するように構成するとよい。読み出しの遅延は起こらない。【００３１】
本発明は、上記構成において、前記回路部は、前記出力するセクタ保護情報を反転させる出力反転回路を含むように構成してもよい。他のモードにおけるセクタ保護情報と区別できる。【００３２】
本発明は、上記構成において、更に前記第１のメモリセルアレイのＸデコーダと、前記第２のメモリセルアレイのＸデコーダを含み、該第２のメモリセルアレイのＸデコーダは、該第１のメモリセルアレイのＸデコーダの最小単位の倍数で構成するとよい。回路やレイアウトを共通化して設計時間の短縮を行うことができる。【００３３】
本発明は、上記構成において、更に所定のユーザーモードと試験モードとで使用するアドレスを変更することで前記第２のメモリセルアレイのメモリセルに対してアクセスできる領域を変更するアドレス制御回路を含む。所定のユーザーモードと試験モードとで第２のメモリセルアレイのメモリセルに対してアクセスできる領域を変更できる。【００３４】
本発明は、上記構成において、前記アドレス制御回路は、前記ユーザーモード時、前記第１のメモリセルアレイのセクタを選択するアドレスを用いて前記第２のメモリセルアレイのメモリセルを選択するように構成することができる。第２のメモリセルアレイのセクタ保護情報を記憶するメモリセルアレイに対してのみアクセスできる。【００３５】
本発明は、上記構成において、前記アドレス制御回路は、前記試験モード時、前記第１のメモリセルアレイのメモリセルを選択するアドレスを用いて前記第２のメモリセルアレイのメモリセルを選択するとよい。第２のメモリセルアレイ内の全てのメモリセルに対してアクセスできる。【００３６】
本発明は、上記構成において、更に所定のユーザーコマンド入力後、前記アドレス制御回路で用いるアドレスを切り替える制御信号を前記アドレス制御回路に出力する制御回路を含む。本発明は、上記構成において、更に所定の試験コマンド入力後、前記アドレス制御回路で用いるアドレスを切り替える制御信号を前記アドレス変換回路に出力する制御回路を含む。本発明は、上記構成において前記半導体装置は、半導体記憶装置である。【００３７】
本発明は、セクタを変更するときに、第１のメモリセルアレイのセクタごとにセクタ保護情報を記憶する第２のメモリセルアレイ内のセクタ保護情報をチェックするステップと、前記読み出しステップで読み出したセクタ保護情報を用いて各セクタの保護状態を検出するステップと、前記検出ステップによる検出結果に応じて前記第１のメモリセルアレイに対して所定の処理を実行するステップとを含む制御方法である。第２のメモリセルアレイに記憶された各セクタ保護情報を読み出して各セクタの保護状態を検出し、第１のメモリセルアレイ対してイレーズ動作等の所定の処理を実行するので、電源投入時の読み出しで全てのセクタ分のセクタ保護をラッチする必要が無くなる。これによりセクタ分のラッチ回路を持つ必要がなくなる。したがって大幅に回路を減らすことができチップ面積を小さくできる。【００３８】
本発明は、上記構成において、前記読み出しステップは、所定のコマンド入力後のウエイト時間を使って前記第２のメモリセルアレイから前記各セクタ保護情報をその都度読み出すとよい。従来と変わらない時間でプログラムやイレーズを実現できる。今までのデバイスと変わらない時間で動作させることができる。また電源投入時のセクタ保護情報の読み出し時間を無くすことができる。【００３９】
本発明は、不揮発性の第１のメモリセルアレイのセクタごとに不揮発性の第２のメモリセルアレイに記憶された第１のセクタ保護情報をチェックするステップと、前記第１のメモリセルアレイのセクタごとに揮発性記憶部から第２のセクタ保護情報をチェックするステップと、前記第２のセクタ保護情報がプロテクトすることを示すデータである場合、前記第２のセクタ保護情報を出力する出力ステップとを含む制御方法である。揮発性記憶部は論理回路で構成されているため、第２のメモリセルアレイのメモリセルの読み出しと比べて格段に高速である。これによりセクタ保護情報の読み出し時間の遅延はない。【００４０】
本発明は、上記構成において、前記出力ステップは、前記第２のセクタ保護情報がアンプロテクトを示すデータである場合、前記第１のセクタ保護情報を出力するとよい。読み出しの遅延は起こらない。
【発明の効果】
【００４１】
本発明によれば、電源投入時のセクタ保護情報の読み出し時間を設ける必要がなく、またセクタ分のラッチ回路を設ける必要がない半導体装置および半導体装置に対する制御方法を提供することができる。
【図面の簡単な説明】
【００４２】
【図１】従来のフラッシュメモリにおけるイレーズ動作を説明する図である。
【図２】従来のフラッシュメモリにおける電源ＶＣＣ投入時タイミング図である。
【図３】本実施例に係る半導体装置のブロック図である。
【図４】実施例１に係る半導体装置によるイレーズ動作を説明する図である。
【図５】ユーザーコマンド入力時のタイミングチャートである。
【図６】ノーマルセルアレイのリード時のブロックダイアグラムである。
【図７】５１２Ｍ−ｂｉｔメモリチップ内における水平ブロック、垂直ブロックの物理的配置とそのアドレス割り付けを示す図である。
【図８】ワード線ＧＷＬ、ワード線Ｐ２ＷＬのセクタ内における物理的配置とアドレス割り付けを示す図である。
【図９】図６のブロックダイアグラムに示す回路・信号のうち、主なもののチップ内における物理的配置を示す図である。
【図１０】ＷＰセルアレイの物理的配置を示す図である。
【図１１】ＷＰセルアレイ内のセルの物理的配置とアドレスおよびＩＯ割り付けを示す図である。
【図１２】プロテクト情報を外部で利用する時の動作説明図である。
【図１３】プロテクト情報を内部で利用する時のブロックダイアグラムである。
【図１４】プロテクト情報プログラム時のブロックダイアグラムである。
【図１５】ＯＴＰセルアレイ内におけるセルのアドレス割り付けの例を示す図である。
【図１６】ＯＴＰセルアレイの物理的配置である。
【図１７】ＯＴＰセルアレイリード時のブロックダイアグラムである。
【図１８】セクタプロテクトの概念図である。
【図１９】実施例５に係る半導体装置２０１のブロック図である。
【図２０】実施例５におけるプロテクト情報の読み出し時のブロックダイアグラムである。
【図２１】ｏｍｕｘ回路のブロック図である。
【図２２】ｏｍｕｘ回路中のページセレクタと出力反転回路の回路図である。
【図２３】ｏｍｕｘセレクトロジックの回路図である。
【図２４】（ａ）はノーマルリード時のタイミング図、（ｂ）はプロテクトリード（ＤＰＢプロテクト）時のタイミング図、（ｃ）はプロテクトリード（ＤＰＢアンプロテクト）時のタイミング図である。
【図２５】ユーザーがＷＰセルアレイのリードをする際のブロックダイアグラムを示す図である。
【図２６】ＷＰセルアレイの構成例を示す図である。
【図２７】ユーザーがプロテクト情報を記憶させるためにＷＰセルアレイのプログラムをする際のブロックダイアグラムである。
【図２８】試験モードにおけるＷＰセルアレイをリードする際のブロックダイアグラムである。
【図２９】試験モードにおけるＷＰセルアレイをプログラムする際のブロックダイアグラムである。
【発明を実施するための最良の形態】
【００４３】
以下、添付の図面を参照して本発明の実施例を説明する。
【実施例１】
【００４４】
実施例１について説明する。図３は本実施例に係る半導体装置のブロック図である。図３に示すように、半導体装置１は、ノーマルセルアレイ２、セレクタ３ａ〜３ｎ、セレクタ４、アンプ回路５、出力バッファ６、ＷＰセルアレイ７、セレクタ８、ＷＰ用のラッチ回路９、ノーマルセクタ制御回路１０を含む。半導体装置１は、単独でパッケージされたフラッシュメモリ等の半導体記憶装置であってもよいし、システムＬＳＩのように半導体装置の一部として組み込まれたものであってもよい。【００４５】
ノーマルセルアレイ２は、データを記憶する複数のメモリセルを含み複数のセクタＳ０、Ｓ１、・・・、Ｓｎごとに管理されている。各セクタＳ１〜Ｓｎからのノーマルデータは、セクタ内のＤＢＬ配線を経由してセレクタ３ａ〜３ｎに入る。セレクタ３ａ〜３ｎから複数のセクタによって共有されるＭＢＬ配線に伝わり、セレクタ４を経由してアンプ回路５で増幅される。アンプ回路５で増幅されたノーマルセルデータは出力バッファ６を介してＩＯ端子ＩＯ（ｎ：０）から出力される。【００４６】
ＷＰセルアレイ７は、セクタごとにプロテクト情報（セクタ保護情報）を記憶するメモリセルを含む。ＷＰセルアレイ７から読み出されたプロテクト情報は、ＷＰセルアレイ７内のＤＢＬｗｐ配線とセレクタ８を経由してＭＢＬ配線に伝わり、セレクタ４を経由してアンプ回路５で増幅される。アンプ回路５で増幅されたプロテクト情報は、ＷＰ用のラッチ回路９に保持される。このＷＰ用のラッチ回路９は１ｂｉｔのデータを保持する。従来、ＷＰ用のラッチ回路はＷＰセルアレイ７に対してセクタの数だけ設けられていたが、本実施例では、ＷＰ用のラッチ回路９はＷＰセルアレイ７に対して１つだけ設けられている。【００４７】
ノーマルセクタ制御回路１０は、ステートマシーンとして機能し、半導体装置１の各部を制御する。またノーマルセクタ制御回路１０は、コマンド入力後のウエイト時間を使ってＷＰセルアレイ７から各プロテクト情報を、プログラム又は消去動作を行うセクタが指定される都度読み出して（チェックして）各セクタの保護状態を検出し、プログラムまたはイレーズ動作を実行する。【００４８】
次に半導体装置１のイレーズ動作について説明する。図４は、実施例１に係る半導体装置によるイレーズ動作を説明する図である。図３と同一箇所は同一符号を付して説明する。７はＷＰセルアレイ、９はＷＰ用のラッチ回路、セクタＳ５１１〜Ｓ０００をそれぞれ示す。上述したノーマルセクタ制御回路１０がイレーズ動作を制御する。【００４９】
消去コマンドエントリー後にセクタアドレスがシーケンサーによって変わったときに、消去パルスを印加するための諸回路（チャージポンプ回路など）の初期化に必要なウエイト時間を利用してセクタＳ５１１のプロテクト情報をＷＰセルアレイ７からリードしてＷＰ用のラッチ回路９に保持させる。ノーマルセクタ制御回路１０は、ＷＰ用のラッチ回路９のプロテクト情報をみてセクタＳ５１１への消去を行わない場合、ディクリメント信号によりセクタアドレスカウンタをディクリメントし、セクタアドレスをディクリメントし、消去動作を次のセクタに移していく。【００５０】
セクタＳ２５６においても、ウエイト時間を利用してセクタＳ２５６のプロテクト情報をＷＰセルアレイ７からリードしてＷＰ用のラッチ回路９に保持させる。ノーマルセクタ制御回路１０は、ＷＰ用のラッチ回路９のプロテクト情報を見て、アンプロテクト状態であることを確認した時に、消去信号を消去回路（図示省略）に供給し、選択されたセクタＳ２５６に対し消去ストレスを印加させる。消去ストレスを印加した後、そのセクタＳ２５６の消去ベリファイがベリファイ回路（図示省略）で行われ、ベリファイ結果信号がノーマルセクタ制御回路１０に供給される。【００５１】
消去ベリファイにおいて、セクタＳ２５６内の全メモリセルの消去が完了したことを確認できなければ、上記の消去ストレスの印加と消去ベリファイが繰り返される。消去ベリファイをパスすると、ノーマルセクタ制御回路１０はディクリメント信号を供給してセクタアドレスカウンタをディクリメントする。セクタＳ０００においても、ウエイト時間を利用してセクタＳ０００のプロテクト情報をＷＰセルアレイ７からリードしてＷＰ用のラッチ回路９に保持させる。ノーマルセクタ制御回路１０は、ＷＰ用のラッチ回路９のプロテクト情報がプロテクト状態であることを検出すると、セクタＳ０００への消去は行わずに処理を終了する。【００５２】
図５は消去／プログラムコマンド入力時のタイミングチャートである。信号ＶＣＣＯＫは電源ＶＣＣが所定のレベルに達したときにＨｉｇｈになる内部信号である。本実施例では、電源投入時にＷＰセルアレイ７からプロテクト情報の読み出し期間を設けていないため、リセット信号ＲＳＴはＨｉｇｈのままである。ノーマルセクタ制御回路１０は、信号ＶＣＣＯＫがＨｉｇｈになった後、消去／プログラムコマンドが入力（図示省略）されて、内部で実際に消去／プログラムを行おうとするセクタが指定されるときに、ＷＰＬＯＡＤというパルスを発生させ、その期間でＷＰセルアレイ７からＷＰ用のラッチ回路９の中にプロテクト情報をロードする。【００５３】
このように、消去やプログラムコマンドのエントリー後に、消去またはプログラムを行おうとするセクタが内部で指定されるたびに、ウエイト時間を使ってＷＰアレイからプロテクト情報を読み出してそのセクタの保護状態を検出すので、ラッチする情報を1つにすることができる。これによりＷＰ用のラッチ回路を１つにできる。消去／プログラムコマンド入力中にＷＰアレイの読み出しを行うようにしたため、従来例とは異なり電源投入時の読み出し期間がなくなった。【００５４】
このユーザーコマンド入力中のタイミングでの読み出しでは、内部動作が開始するまでのウエイト時間を使用するため、今までのユーザーモードと比較してもディレイがない。よって従来例と変わらない時間でプログラム、イレーズが実現でき、なおかつ、大幅に回路を減らすことができチップ面積を小さく出来る。【００５５】
また、ＷＰセルアレイ７をその都度読みに行くためにポーリング中にアンプ回路５をｅｎａｂｌｅにする必要がある。しかし、ポーリング中にアンプ回路５を動かすことは出力ノイズがセンス出力に影響を与える。そこで、ノーマルセクタ制御回路１０は、ＷＰセルアレイ７からプロテクト情報を読み出すとき、ユーザーモード中のポーリングの時期を若干遅らせる。これにより出力トランジスタのサイズを小さくすることができる。そのことによりノイズの影響を減らすことができる。【００５６】
ところで、従来例ではプロテクト情報をチップの起動時に全セクタ分読み出してラッチ回路に保持させる場合、プロテクト情報リード時のアクセスタイムが遅くなることはない。しかし、上述した半導体装置１では、ウエイト時間を使って各セクタごとにプロテクト情報をＷＰセルアレイ７からその都度読み出すので、プロテクト情報リード時のアクセスタイムに懸念がある。【００５７】
特に、外部にプロテクト情報を伝える場合（プロテクト情報リードモード）、ＷＰセルのデータを読み出すのに掛かるセンス時間、対象セクタのプロテクト情報を選択する時間、プロテクト情報をＩＯ端子に伝える時間が必要である。このプロテクト情報リードモードは、ユーザが、どのセクタがＷＰセルアレイ７により保護されているかを知るために用意されている。このため、アクセスタイムが遅くなるという問題がある。この問題点を回避し、プロテクト情報リード時のアクセスタイムをノーマルリード時のアクセスタイムと同じにすることができる半導体装置について以下説明する。【００５８】
再度、図３を用いて説明する。図３に示す半導体装置１では、ＷＰセルアレイ７からＩＯ端子ＩＯまでのデータ経路は、ノーマルセルアレイ２からＩＯ端子ＩＯまでのデータ経路と一部共通している。また、ＷＰセルはプロテクト情報リード時にプロテクト情報を出力するＩＯ端子ＩＯ（０）に対応した領域に割り付けられている。図３では複数のＩＯ端子を持つ例が示されている。ノーマルセルは各ＩＯ端子に対応するよう割り当てられており、ＤＢＬ・ＭＢＬ配線も各ＩＯ端子に対応するよう割り当てられている。プロテクト情報は、そのチップの仕様により、例えばＩＯ（０）から出力されると決まっているが、ＷＰセルアレイ７のデータはＩＯ（０）に対応したＭＢＬ配線を経由してＩＯ（０）へ出力されるように接続されている。【００５９】
まず、ノーマルセルアレイ１のリード時の動作について説明する。各セクタＳ１〜Ｓｎからのノーマルセルのデータは、セクタＳ１〜Ｓｎ内のＤＢＬ配線を経由してセレクタ３ａ〜３ｎに入る。そこから、複数セクタによって共有されるＭＢＬ配線に伝わり、セレクタ４を経由してアンプ回路５に伝わる。アンプ回路５は、ノーマルセルデータを増幅する。アンプ回路５により増幅されたノーマルセルデータは出力バッファ６に伝わり、ＩＯ端子ＩＯ（ｎ：０）から出力される。【００６０】
プロテクト情報リード時において、ＷＰセルに記憶されたプロテクト情報は、ＷＰセルアレイ７内のＤＢＬｗｐ配線とセレクタ８を経由してＭＢＬ配線に伝わる。それ以降は、ノーマルセルのデータと同一の経路を伝わってＩＯ端子ＩＯ（０）から外部に出力される。この構成により、プロテクト情報リード時のアクセスタイムをノーマルリード時のアクセスタイムと同じとすることが可能となる。またＷＰセルアレイ７のメモリセルは、セクタの保護の読み出し時にセクタの保護情報を出力する端子に対応した領域に割り付けられているので、プロテクト情報リード時のアクセスタイムをノーマルリード時のアクセスタイムと同じにすることができる。【００６１】
次に、５１２Ｍ−ｂｉｔの不揮発性半導体記憶装置を用いて説明する。図６は、ノーマルセルアレイのリード時のブロックダイアグラムである。図６では、ノーマルセルアレイのリード時のアドレス選択の構成を示す。図６に示すように、半導体装置１は、ノーマルセルアレイ２、Ｘサブデコーダ２１、デコーダ（ｓｓｅｌ）２２、Ｙデコーダ（ｙｓｅｌ）２３、アンプ回路５、ｏｍｕｘ回路２４、出力バッファ６、水平ブロック選択回路２５、垂直ブロック選択回路２６、ＧＷＬプリデコーダ群２７、Ｘデコーダ２８、ＶＷＬプリデコーダ群２９、Ｙプリデコーダ群３０、ページ選択回路３１、バイト選択回路３２を含む。【００６２】
図３と同一箇所については同一符号を付して説明する。ノーマルセルアレイ２は、ＸとＹのマトリックス状に構成されている。Ｘサブデコーダ２１は、ワード線Ｐ２ＷＬを選択する。デコーダ２２は、ビット線ＤＢＬを選択する。デコーダ２３は、ビット線ＭＢＬを選択する。アンプ回路５は、信号線ＤＡＴＡＢに伝わったセルデータを増幅する。このアンプ回路５は１２８個設けられている。Ａ（２４）からＡ（０）およびＡ（−１）の２６本のアドレス信号により５１２Ｍ個のセルから８個のセルが選択され、それぞれの記憶データが８本のＩＯ端子ＩＯ（７：０）に出力される。ここで、水平ブロック選択回路２５は、Ａ（２２）からＡ（１８）までの５本のアドレス信号により水平ブロックの選択を行う。垂直ブロック選択回路２６は、Ａ（２４）、Ａ（２３）、Ａ（１７）、Ａ（１６）の４本のアドレス信号により垂直ブロックの選択を行う。【００６３】
図７は５１２Ｍ−ｂｉｔメモリチップ内における水平ブロック、垂直ブロックの物理的配置とそのアドレス割り付けを示している。図７に示すように、垂直ブロック選択回路２６は、縦方向の帯状の垂直ブロックＶＢＬＫを選択する。水平ブロック選択回路２５は、横方向のブロックを選択する。図７では、これらのブロックの選択に使われるアドレスを示している。選択された水平ブロックと垂直ブロックの重なる領域が選択セクタである。本実施例ではチップ上に５１２個のセクタ０〜セクタ５１１が存在する。【００６４】
再度図６に戻って、ＧＷＬプリデコーダ群２７は、Ａ（１５）からＡ（１１）までの５本のアドレス信号によりＸデコーダ２８を介してワード線ＧＷＬを選択する。ＶＷＬプリデコーダ群２９は、Ａ（１０）からＡ（７）の４本のアドレス信号によりワード線ＶＷＬを選択する。Ｘサブデコーダ２１は、選択されたワード線ＧＷＬおよびＶＷＬを合成してワード線Ｐ２ＷＬを選択する。【００６５】
図８は、ワード線ＧＷＬ、ワード線Ｐ２ＷＬのセクタ内における物理的配置とアドレス割り付けを示している。また図８では、ビット線ＤＢLのセクタ内における物理的配置とビット線ＤＢＬに対するＡ（６）からＡ（−１）までのアドレス、およびＩＯ（７）からＩＯ（０）までのＩＯ割り付けも示す。セクタＳの中で、横方向にワード線Ｐ２ＷＬが５１２本存在する。セルはワード線Ｐ２ＷＬとビット線ＤＢＬの全ての交点上に存在する。【００６６】
本実施例では１セクタ内で、Ｐ２ＷＬ０〜Ｐ２ＷＬ５１１の５１２本のワード線Ｐ２ＷＬと、ＤＢＬ０〜ＤＢＬ２０４７の２０４８本のビット線ＤＢＬの全ての交点に、合計１Ｍ個のセルが存在する。アドレスＡ（１０：７）およびアドレスＡ（１５：１１）により階層的に対応付けがなされている。選択されたワード線Ｐ２ＷＬには２０４８個のセルが接続しており、そこに記憶されているデータは２０４８本のビット線ＤＢＬに出力される。【００６７】
再び図６に戻って、Ｙプリデコーダ群３０は、Ａ（６）からＡ（３）の４本のアドレス信号によって、１２８個のセルデータを選ぶ。これにより選択されたセルデータは、１２８本のＤＡＴＡＢに伝わり、１２８個のアンプ回路５によって増幅される。その後、ページ選択回路３１およびバイト選択回路３２は、Ａ（２）からＡ（−１）までの４本のアドレス信号によってｏｍｕｘ回路２４を介して８個のセルデータを選び、セルデータをＩＯ端子ＩＯ（７）からＩＯ（０）へ出力する。【００６８】
図９は、図６のブロックダイアグラムに示す回路・信号のうち、主なもののチップ内における物理的配置を示す図である。図９に示すように、一番外側の四角で囲われた箇所がチップ３４全体のイメージを示している。５１２Ｍ個のセルアレイは４個の１２８Ｍセルアレイ３５〜３８に分割されて配置されている。周辺回路は、チップ３４の外周領域および１２８Ｍセルアレイ３５〜３８間の十字領域に配置されている。なお、図９は各要素の相対的な位置関係を示すものであり、各要素のサイズは個々に任意に設定されている。【００６９】
周辺回路からワード線ＧＷＬおよびＶＷＬがそれぞれ直交する方向にでている。ワード線ＧＷＬとワード線Ｐ２ＷＬは水平方向に走り、ワード線ＶＷＬ、ビット線ＤＢＬ、ビット線ＭＢＬは縦方向に走っている。点線で示した四角が１つのセクタＳを表している。なお、セクタＳの大きさはチップ全体の大きさに比べると大きく拡大して表示している。各セクタＳの中に、ｘサブデコーダ２１、デコーダ２２によりワード線ＧＷＬ、ワード線ＶＷＬの論理をとって１本のワード線を結んでいる。図９ではビット線ＤＢＬ、ビット線ＭＢＬの配線方向も示している。なお、ノーマルセルアレイ２のメモリセルを選択する信号線の一部は、ＷＰセルアレイ７のメモリセルの選択にも使用される。【００７０】
次に、ＷＰセルアレイの物理的配置について説明する。図１０はＷＰセルアレイの物理的配置を示す図である。図１０に示すように、ＷＰセルアレイ７はノーマルセルアレイ２の隣接した箇所に配置される。また、ＷＰセルアレイ７はノーマルセルアレイ２の垂直ブロックＶＢＬＫ（セクタ列）の延長上に配置される。図では、ＷＰセルアレイ７は右から２番目の垂直ブロックＶＢＬＫ１４の上端に配置されている。この配置により同一垂直ブロック内で使用されているノーマルセルの選択信号線はＷＰセルの選択にも使用することが可能となる。【００７１】
図１１はＷＰセルアレイ７内のセルの物理的配置とアドレスおよびＩＯ割り付けを示している。この図１１はノーマルセルアレイ２で説明した図８に対応するものである。ＷＰセルアレイ７は、８本のワード線Ｐ２ＷＬｗｐと２０４８本のビット線ＤＢＬｗｐを持ち、この交点に１６ｋ個のセルを持つ。このうち本実施例では、４本のワード線Ｐ２ＬＷＬｗｐ２〜Ｐ２ＬＷＬｗｐ５を用いている。このため、実際には１６ｋ個のセルのうちの５１２個のセルを使用している。ＷＰセルはセクタアドレスによって選択される。ここでは、セクタアドレスＡ（２４：１６）までを用いてＷＰセルを選択する。【００７２】
次に、プロテクト情報リード時の動作について説明する。図１２はプロテクト情報を外部で利用する時の動作説明図である。図１２に示すように、半導体装置１は、ＷＰ制御回路４２、ＷＰセルアレイ７、ＷＰ用のＸサブデコーダ３９、ＷＰ用のデコーダ（ｓｓｅｌ＿ｗｐ）４０、デコーダ（ｙｓｅｌ）２３、アンプ回路５、ｏｍｕｘ回路２４、出力バッファ６、ｗｐ用のｘデコーダ４１、垂直ブロック選択回路２６、ＶＷＬプリデコーダ群２９、Ｙプリデコーダ群３０、ページ選択回路３１、バイト選択回路３２を含む。上記と同一箇所については同一符号を付してその説明を省略する。図１２では、プロテクト情報を外部で利用するときに必要な構成のみを表している。またＷＰセルを選択するための専用の回路・信号を太線で示す。それ以外はノーマルセル選択にも使われるものである。【００７３】
ＷＰ制御回路４２は、プロテクト情報リードモードになると、ｗｐ用のｘデコーダ４１で、ワード線ＧＷＬｗｐを選択し、ＶＷＬプリデコーダ群２９でＡ（２４）とＡ（２３）のアドレス信号によりワード線ＶＷＬを選択し、ｗｐ用のＸサブデコーダ３９で両者が合成されてワード線Ｐ２ＷＬｗｐが選択される。選択されたワード線Ｐ２ＷＬｗｐには２０４８個のＷＰセルが接続しているが、プロテクト情報を保持するために使われているのは図１１に示したように、左端から一個おきの１２８個、つまりビット線ＤＢＬｗｐ０からＤＢＬｗｐ２５４の偶数側に接続するものだけである。【００７４】
そこに記憶されているデータはビット線ＤＢＬｗｐに出力され、Ａ（１８）からＡ（１６）の３本のアドレス信号によって１／８選択されてＤＡＴＡＢに伝わり、アンプ回路５によって増幅された後、Ａ（２２）からＡ（１９）までの４本のアドレス信号によってさらに１／１６選択されてＩＯ（０）へ出力される。このときＩＯ（７）からＩＯ（１）まではプロテクト情報リードの仕様によって決められた値、例えば０データが出力されるよう、制御されている。【００７５】
ビット線ＭＢＬからＩＯ端子ＩＯ（０）までの回路・信号はノーマルセルのデータがＩＯ端子ＩＯ（０）に出力される経路と同一であるためＷＰセルデータ、すなわちプロテクト情報が伝達される速度はノーマルセルデータが伝達される速度と等しい。ＷＰセルアレイ７のビットＤＢＬｗｐもノーマルセクタのビットＤＢＬと同等であり、むしろ短いので信号伝達は若干早い。アドレス信号による選択動作も、ＷＰセル選択時とノーマルセル選択時でほぼ同じであるため、プロテクト情報リードのアクセス速度は、ノーマルリードのアクセス速度と同じにすることが可能となる。つまり、デバイスの仕様として保証するリードアクセス時間は、プロテクト情報リードモードにおけるＷＰセルアレイ７へのアクセス速度に律速されることなく、ノーマルセルへのアクセス速度を当該リードアクセス時間にすることができる。【００７６】
また本実施例の半導体装置１では、図６で示したノーマルセルをリードするときと、図１２で示したようにＷＰセルをリードするときでは、Ｘデコーダ２８、ｗｐ用のｘデコーダ４１以外は同じ構成を用いることができる。【００７７】
ＶＷＬプリデコーダ群２９は、ノーマルセルアレイ２のリード時にはアドレスＡ（１０：７）を用いてワード線ＶＷＬを選択し、プロテクト情報リード時にはアドレスＡ（２４：２３）に置き換えてワード線ＶＷＬを選択する。またＹプリデコーダ群３０、ページ選択回路３１、バイト選択回路３２は、ノーマルセルアレイ２のリード時とプロテクト情報リード時でアドレスを置き換えて用いている。【００７８】
このように、ノーマルセルアレイ２のメモリセルを選択する手段の一部を、ＷＰセルアレイ７を選択する手段にも使用することで、回路数を減らすことができる。
【実施例２】
【００７９】
次に実施例２について説明する。実施例２では、他の動作モードにおけるＷＰセルアレイの動作例を説明する。図１３は、プロテクト情報を内部で利用する時のブロックダイアグラムである。図１３では、あるノーマルセクタに対してイレーズやプログラムを行わせるコマンドが入った場合のWPセルアレイまわりのブロックダイアグラムを示している。【００８０】
図１３に示すように、半導体装置１は、ＷＰ制御回路４２、ＷＰセルアレイ７、ＷＰ用のＸサブデコーダ３９、ＷＰ用のデコーダ４０、Ｙデコーダ２３、アンプ回路５、ｗｐ用ラッチ回路９、ｗｐ用のｘデコーダ４１、垂直ブロック選択回路２６、ＶＷＬプリデコーダ群２９、Ｙプリデコーダ群３０、ｗｐ用のページ選択回路４３、制御回路１０を含む。なお、上記と同一箇所については同一符号を付している。図１３において、ＷＰセルを選択するための専用の回路・信号を太線で示す。それ以外は、ノーマル選択に使われるものである。【００８１】
ＷＰ制御回路４２は、ｗｐ用のｘデコーダ４１で、ワード線ＧＷＬｗｐを選択し、さらにＶＷＬプリデコーダ群２９でＡ（２４）とＡ（２３）のアドレス信号によりワード線ＶＷＬを選択し、ｗｐ用のＸサブデコーダ３９で両者が合成されてワード線Ｐ２ＷＬｗｐが選択される。選択されたワード線Ｐ２ＷＬｗｐには２０４８個のＷＰセルが接続しているが、プロテクト情報を保持するために使われているのは図１１に示したように、左端から一個おきの１２８個、つまりビット線ＤＢＬｗｐ０からＤＢＬｗｐ２５４の偶数側に接続するものだけである。【００８２】
そこに記憶されているデータはビット線ＤＢＬｗｐに出力され、Ｙプリデコーダ群３０でＡ（１８）からＡ（１６）の３本のアドレス信号によって１／８選択されてＤＡＴＡＢに伝わり、アンプ回路５によって増幅される。アンプ回路５の出力であるＤＳＩは、ここではＷＰ情報のｗｐ用のラッチ回路９に送られる。ＷＰページ選択回路４３でＡ（２２）からＡ（１９）までの４本のアドレス信号によってさらに１／１６選択され、ラッチ回路９のＷＰ情報は、制御回路１０に送られる。【００８３】
制御回路１０は、そのセクタがプロテクトされていれば、イレーズやプログラム動作をキャンセルし、プロテクトされていなければイレーズやプログラム動作を実行する。
【実施例３】
【００８４】
次に実施例３について説明する。実施例３では、他の動作モードにおけるＷＰセルアレイの動作例を説明する。図１４はプロテクト情報プログラム時のブロックダイアグラムである。図１４では、あるノーマルセクタをプロテクトするために、外部からＷＰセルをプログラムするコマンドが入った場合のブロックダイアグラムを示している。【００８５】
図１４に示すように、半導体装置１は、ＷＰ制御回路４２、ＷＰセルアレイ７、ＷＰ用のＸサブデコーダ３９、ＷＰ用のデコーダ４０、Ｙデコーダ２３、ｗｐ用のｘデコーダ４１、垂直ブロック選択回路２６、ＶＷＬプリデコーダ群２９、Ｙプリデコーダ群３０、書き込み制御回路５０、制御回路１０、書き込み回路５１を含む。なお、上記と同一箇所については同一符号を付している。図１４において、ＷＰセルを選択するための専用の回路・信号を太線で示す。それ以外は、ノーマルセルの選択に使われるものである。【００８６】
書き込み回路５１は、ＷＰセルアレイ７にプロテクト情報を書き込むためのものである。この書き込み回路５１は、制御回路１０により制御される。書き込み制御回路５０は、本モードにおいてはアドレスＡ（２２）からＡ（１９）で選ばれ、書き込み回路５１によりＩＯ（０）に対応するＤＡＴＡＢのみにプログラムデータが伝えられる。それ以外の部分は、以下のようにノーマルセルにデータを書き込むための制御手段と共通である。【００８７】
Ｙプリデコーダ群３０でＡ（１８）からＡ（１６）の３本のアドレス信号によって選択されてビット線ＭＢＬに伝わる。ＷＰ制御回路４２は、ｗｐ用のｘデコーダ４１で、ワード線ＧＷＬｗｐを選択し、さらにＶＷＬプリデコーダ群２９でＡ（２４）とＡ（２３）のアドレス信号によりワード線ＶＷＬを選択し、ｗｐ用のサブデコーダ３９で両者が合成されてワード線Ｐ２ＷＬｗｐが選択される。ＷＰセルにデータが書き込まれる。
【実施例４】
【００８８】
次に実施例４について説明する。不揮発性半導体記憶装置では、イレーズやプログラムが行えるノーマルセルの他に、１回だけプログラムが可能な少数のセルアレイを搭載することが一般に行われている。これをＯＴＰ（One Time Programable）セルアレイという。ＯＴＰセルアレイのセルの中には、実際にユーザーが特別なデータを記憶させるために使われるものや、WPセルアレイのプロテクトを行うためのデータの保持等に使われるものが含まれる。【００８９】
図１５はＯＴＰセルアレイ内におけるセルのアドレス割り付けの例を示す図である。図１６はＯＴＰセルアレイの物理的配置である。図１７はＯＴＰセルアレイリード時のブロックダイアグラムである。本実施例では、図１６に示すように、ＯＴＰセルアレイ６０をＷＰセルアレイ７の隣りの垂直ブロックＶＢＬＫ１５の上端に配置している。ＯＴＰセルアレイ６０をＷＰセルアレイ７の隣の垂直ブロックＶＢＬＫ１５の上端に配置した場合、ＯＴＰセルのリード時のブロックダイアグラムは図１７のようになる。【００９０】
図１７に示すように、半導体装置１０１は、ＯＴＰセルアレイ６０、ｏｔｐ用のＸサブデコーダ６１、ｏｔｐ用のデコーダ（ｓｓｅｌ＿ｏｔｐ）６２、Ｙデコーダ（ｙｓｅｌ）２３、アンプ回路５、ｏｍｕｘ回路２４、出力バッファ６、ＯＴＰ制御回路６３、ｏｔｐ用のｘデコーダ６４、垂直ブロック選択回路２６、ＶＷＬプリデコーダ群２９、Ｙプリデコーダ群３０、ページ選択回路３１、バイト選択回路３２を含む。同一箇所については同一符号を付している。ＯＴＰ制御回路６３は、ＯＴＰコマンドによりｏｔｐ用のｘデコーダ６４でワード線Ｐ２ＷＬｏｔｐ４を選択する。ビット線ＭＢＬからＩＯ端子ＩＯ（０）までのデータの流れはＡ（６）からＡ（−１）までのアドレス信号選択も含めて、図６で説明したノーマルセルのリード動作と同一である。ワード線Ｐ２ＷＬｏｔｐの選択は、ｏｔｐ用のサブデコーダ６１でＯＴＰセルアレイ専用のワード線ＧＷＬｏｔｐとＯＴＰセルアレイ用に選択されたワード線ＶＷＬの合成で行われる。【００９１】
ところで、このＯＴＰ用のＧＷＬｏｔｐ信号はＷＰ用のＧＷＬｗｐ信号と共通化可能である。つまりＯＴＰにおいてＷＰのグローバルワード線を共用にできる。ＯＴＰセル選択モードでもＷＰセル選択モードでもＧＷＬｏｔｐ信号が選択されるようにすればＧＷＬｗｐ信号の代わりにＧＷＬｏｔｐ信号を使ってＰ２ＷＬｗｐを選択することができる。【００９２】
ＷＰセル選択時とＯＴＰセル選択時では選択される垂直ブロックが異なるのでワード線Ｐ２ＷＬｏｔｐとワード線Ｐ２ＷＬｗｐが同時に選択されることはない。これにより、図１２に示したプロテクト情報リード時のブロックダイアグラムにおいて、ＷＰセルアレイ７専用の回路は、ＷＰ制御回路４２とＷＰセルアレイ７の他にはｗｐ用のＸサブデコーダ３９とＷＰ用のデコーダ４０のみとなり、回路を大幅に節約することが可能となる。
【実施例５】
【００９３】
次に実施例５について説明する。上記実施例では、プロテクト情報をＷＰセルアレイに記憶させるという手法や各セクタのプロテクト情報を、チップの起動時に全セクタ分読み出してラッチに保持させる代わりに、所定のコマンドが入った時に、ＷＰセルアレイから読み出す手法について説明した。また不揮発性であるＰＰＢ(Persistent Protection Bit)と揮発性のＤＰＢ(Dynamic Protection Bit)という二つのビットを用いてプロテクト情報を合成したプロテクト情報を使う場合もある。【００９４】
図１８はセクタプロテクトの概念図である。図１８に示すように、半導体装置２０１は、ノーマルセルアレイ２、ＷＰ（ＰＰＢ）アレイ７、ＤＰＢブロック７０を含む。上記と同一箇所は同一符号を付して説明する。ノーマルセルアレイ２は、５１２個のセクタに分割されている。ＷＰセルアレイ７は、各セクタＳ０〜Ｓ５１１のプロテクト情報を記憶する。このＷＰセルアレイ７はノーマルセルアレイ２と同じ不揮発性のメモリセルにより構成されている。【００９５】
ＤＰＢブロック７０は、各セクタＳ０〜Ｓ５１１のプロテクト情報を記憶する。ＤＰＢブロック７０は揮発性のメモリを含み、論理回路により構成されている。このため、ＤＰＢブロック７０のプロテクト情報の方がＷＰセルアレイ７のプロテクト情報よりも速く読み出すことができる。ＷＰセルアレイ７のプロテクト情報とＤＰＢブロック７０のプロテクト情報のＯＲ演算によるデータによって対応するセクタの保護状態（プロテクトまたはアンプロテクト）を決めている。【００９６】
図１９は実施例５に係る半導体装置２０１のブロック図である。図１９に示すように、半導体装置２０１は、メモリセルアレイ２、セレクタ３ａ〜３ｎ、セレクタ４、アンプ回路５、セレクタ７１、出力バッファ６、ＷＰセルアレイ７、セレクタ８、ＤＰＢブロック７０、プロテクト情報合成回路７２、ＷＰラッチ回路９、制御回路１０を含む。上記と同一箇所については同一符号を付して説明する。ＷＰセルアレイ７からＩＯ端子ＩＯまでのデータ経路を、ノーマルセルアレイ２からＩＯ端子ＩＯまでのデータ経路と一部共通としている。またＷＰセルはプロテクト情報リード時にプロテクト情報を出力するＩＯ端子ＩＯ（０）に対応した領域に割り付けられている。【００９７】
ノーマルセルのデータは、セクタ内のＤＢＬ配線を経由してセレクタ３ａ〜３ｎに入る。そこから、複数のセクタによって共有されるＭＢＬ配線に伝わり、セレクタ４を経由してアンプ回路５に伝わる。アンプ回路５により増幅されたノーマルセルデータはセレクタ７１を介して出力バッファ６に伝わり、ＩＯ端子ＩＯ（０）、ＩＯ（１）から出力される。ここで、ノーマルセルからデータが読み出されてから、アンプ回路５がそのセンスデータを出力するまでの時間は例えば９０ｎｓ程度であり、その後論理回路の処理を経て、最終的にＩＯ端子がそのデータを出力するまでの時間は９５ｎｓ程度である。【００９８】
プロテクト情報リード時において、ＷＰセルアレイ７のＷＰセルに記憶されたプロテクト情報は、ＷＰセルアレイ７内のＤＢＬｗｐ配線とのセレクタを経由してＭＢＬ配線に伝わる。それ以降は、ノーマルセルのデータと同一の経路を伝わってＩＯ端子から出力される。またＷＰセルアレイ７のプロテクト情報を内部で用いる場合、アンプ回路５で増幅されたプロテクト情報はプロテクト情報構成回路７２に入力される。ＷＰセルアレイ７からプロテクト情報合成回路７２へのプロテクト情報の読み出し時間はノーマルセルデータと同じ９０ｎｓ程度である。【００９９】
ＤＰＢブロック７０は、揮発性のメモリを含み、各セクタに対するプロテクト情報を記憶するものである。ＤＰＢブロック７０で記憶されたプロテクト情報は、プロテクト情報合成回路７２に入力される。ＤＰＢブロック７０からプロテクト情報合成回路７２へのプロテクト情報の読み出し時間は５０ｎｓ程度である。プロテクト情報合成回路７２は、ＷＰセルアレイ７のプロテクト情報とＤＰＢブロック７０のプロテクト情報をラッチ回路９に選択的に出力する。【０１００】
次に、プロテクト情報合成回路７２について説明する。ＷＰセルは、不揮発性のセルであるためノーマルセルと同じ読み出し時間がかかる。そのため、単純にＷＰセルアレイ７のプロテクト情報とＤＰＢブロック７０を合成して出力すると、プロテクト情報を合成するための時間が通常のリード時間に追加されてしまう。ここで合成するための時間は例えば１０ｎｓ程度である。複数のプロテクトを合成して使用する場合、そのどれかがプロテクト状態であれば対象のセクタはプロテクトされる必要がある。【０１０１】
言い換えると、複数のプロテクトの一つでもプロテクトされていれば、プロテクト情報は、プロテクトとして出力する必要がある。そのため、プロテクト情報合成回路７２は、ＷＰセルアレイ７のプロテクト情報を読み出すと同時にＤＰＢブロック７０のプロテクト情報も読み出し、ＷＰセルアレイ７のプロテクト情報とＤＰＢブロック７０のプロテクト情報を切り替えて選択的に出力する。プロテクト情報合成回路７２がプロテクト情報を選択して出力する時間は例えば５ｎｓ程度である。これにより合成の遅延をなくすことができる。ノーマルセルセクタ制御回路１０は、ラッチ回路９にラッチされたプロテクト情報に応じてイレーズ動作やプログラム動作が実行される。【０１０２】
図２０は、実施例５におけるプロテクト情報の読み出し時のブロックダイアグラムである。図２０に示すように、半導体装置２０１は、ＷＰ制御回路４２、ＷＰセルアレイ７、ＷＰ用のＸサブデコーダ３９、ＷＰ用のデコーダ４０、Ｙデコーダ２３、アンプ回路５、ｏｍｕｘ回路２４、出力バッファ６、ｗｐ用のｘデコーダ４１、垂直ブロック選択回路２６、ＶＷＬプリデコーダ群２９、Ｙプリデコーダ群３０、ページ選択回路３１、バイト選択回路３２、ＤＰＢブロック７０を含む。上記と同一箇所については同一符号を付して説明する。ＷＰセルを選択するための専用の回路・信号を太線で示す。それ以外はノーマルセル選択にも使われるものである。【０１０３】
ＤＰＢブロック７０は、ＤＰＢ群７３、ＡＣＳロジック回路７４を含む。ＡＣＳロジック回路７４は、ＤＰＢ郡７３の中から１つのプロテクト情報を抜き出しｏｍｕｘ回路２４に出力するものである。アンプ回路５に信号ＥＱ、ラッチパルス信号ＬＴが入力される。ｏｍｕｘ回路２４が図１９で示したプロテクト情報合成回路７２に対応する。【０１０４】
次に動作について説明する。不揮発性のプロテクト情報を記憶したＷＰセルアレイ７から選択したセクタのプロテクト情報を読み出す。この読み出しには通常の読み出しと同等の時間（例えば９０ｎｓ程度）がかかる。この読み出しと同時にＤＰＢブロック７０から選択されたセクタのプロテクト情報の読み出しを行う。ＤＰＢ郡７３の読み出し時間は、ＤＰＢ群７３が論理回路なので、ＷＰセルの読み出しと比べて格段に高速である（５０ｎｓ程度）。【０１０５】
ｏｍｕｘ回路２４は、ＤＰＢ郡７３のプロテクト情報がプロテクトを示す情報の場合、このプロテクト情報を出力バッファ６に出力する。このとき、読み出しからｏｍｕｘ回路２４が出力するまでの時間は５５ｎｓ程度である。これにより読み出し時間の遅延はない。一方、ｏｍｕｘ回路２４は、ＤＢＰ郡７３のプロテクト情報が、プロテクトでない場合、内部回路の切り替えを行い、ＷＰセルのプロテクト情報を出力する。このとき、読み出しからｏｍｕｘ回路２４の出力するまでの時間は９５ｎｓ程度である。これにより読み出しの遅延は起こらない。また、ｏｍｕｘ回路２４内で特定のプロテクト情報読み出しの場合にのみ出力を反転させる機能を持たせる。【０１０６】
次にｏｍｕｘ回路２４について具体的に説明する。図２１はｏｍｕｘ回路２４のブロック図である。ｏｍｕｘ回路２４は、ｏｍｕｘセレクトロジック２４１、ページセレクタ２４２、出力反転回路２４３を含む。ＤＳＩ０〜ＤＳＩ７はアンプ回路５からの出力を示す。ＤＰＢブロック７０からＤＰＢデータは、ｏｍｕｘセレクトロジック２４１およびページセレクタ２４２に入力される。通常のデータを読むとき、ＤＳＩ０〜ＤＳＩ７がアンプ回路５からの出力を示す。この品種では、ページ品であるため８個のＤＳＩ０〜ＤＳＩ７のうち１つを取り出して出力する。これが１つの出力ＩＯとなる。【０１０７】
ＤＳＩ０〜ＤＳＩ７はページアドレスを選択するアドレスＡ（２：０）により８個のうちの１つが選択される。通常のリード時ではアドレスＡ（２：０）によりどれか１つを選択することになる。ページセレクタ２４２は、ＤＰＢデータが１を示しプロテクトの場合、ＷＰセルアレイ７のプロテクト情報を待たずに無条件にＤＰＢブロック７０のプロテクト情報を出力する。ページセレクタ２４２は、ＤＰＢデータが０を示しアンプロテクトの場合、ＷＰセルアレイ７のプロテクト情報を出力する。出力反転回路２４３はプロテクトモード時に出力を反転するものである。【０１０８】
図２２はｏｍｕｘ回路２４中のページセレクタ２４２と出力反転回路２４３の回路図である。ページセレクタ２４２は、ＮＭＯＳトランジスタ８１〜１０５、インバータ１０６を含む。【０１０９】
トランジスタ８１、８３、８５、８７、８９、９１、９３および９５のゲートは、信号Ｘ１Ｇにより制御される。信号Ｘ１Ｇは、デバイスをワードモード（×１６）またはバイトモード（×８）のいずれで使用するかの切り替え信号であり、外部端子（不図示）からの入力に基づいて生成されるものである。トランジスタ８２、８４、８６、８８、９０、９２、９４および９６のゲートは、信号Ｘ１Ｇをインバータ１０６で反転した信号により制御される。トランジスタ８１、８２からなる回路部１０７は図２２に示す回路１０７’に置き換えることができる。回路１０７’はＡＮＤ回路１０８および１０９、ＮＯＲ回路１１０、インバータ１１１、インバータを含む。出力反転回路２４３は、インバータ１１２〜１１５、ＥＸＯＲ回路１１６を含む。【０１１０】
図２２にはＥＸＯＲ回路１１６の真理値表を示す。ＤＰＢブロック７０からのプロテクト情報ＤＰＢ＿ＤＡＴＡがＨｉｇｈ（プロテクト）の場合、信号ＡＣＳ＿ＲＥＡＤはＨｉｇｈ、信号ＳＥＬＰ（７：０）はＬｏｗとなり、信号ＤＳはＬｏｗとなる。ここに信号ＳＥＬＰ（７：０）は、ページ選択信号であり、信号ＡＳＭはプロテクト情報リードモード時はＨｉｇｈとなる信号である。この時、回路１１７でつくられる信号ＤＳＯ＿ＲＥＶはＬｏｗなので、ＥＸＯＲ回路１１６の出力である信号ＤＳＯＢはＬｏｗ、信号ＤＳＯ（０）はＨｉｇｈとなる。一方、プロテクトＤＰＢ＿ＤＡＴＡがＬｏｗ（アンプロテクト）の場合、ＡＣＳ＿ＲＥＡＤはＬｏｗ、ＤＳＯ＿ＲＥＶはＨｉｇｈとなる。ＷＰセルアレイ７からのプロテクト情報であるＤＳＩｍ（ｍは０または８）は、Ｌｏｗのときにプロテクトを示すので、信号ＳＥＬＰ（７：０）によって選択されたページのＤＳＩｍの反転信号が信号ＤＳとなる。【０１１１】
もし、ＷＰセルアレイ７からのプロテクト情報であるＤＳＩｍがＬｏｗ（プロテクト）の場合、信号ＤＳはＨｉｇｈであり、信号ＤＳＯ＿ＲＥＶはＨｉｇｈのため、信号ＤＳＯ（０）はＨｉｇｈとなる。また、ＷＰセルアレイ７からのプロテクト情報であるＤＳＩｍがＨｉｇｈ（アンプロテクト）の場合、信号ＤＳはＬｏｗであり、信号ＤＳＯ＿ＲＥＶはＨｉｇｈのため、信号ＤＳＯ（０）はＬｏｗとなる。【０１１２】
図２３はｏｍｕｘセレクトロジック２４１の回路図である。ｏｍｕｘセレクトロジック２４１は、回路１２１〜１２９を含む。各回路１２１〜１２８は、ＮＡＮＤ回路１３０〜１３２、インバータ１３３〜１３６を含む。回路１２９は、ＮＡＮＤ回路１３７、１３８、インバータ１３９〜１４１を含む。回路１２９において、ＮＡＮＤ回路１３７に信号ＡＳＭ、ＤＰＢ＿ＤＡＴＡが入力され、インバータ１３９で反転されて信号ＡＣＳ＿ＲＥＡＤがインバータ１４０に入力され、ＮＡＮＤ回路１３８で信号ＡＳＭとＮＡＮＤ処理されてインバータ１４１を介して信号ＥＮ＿ＷＰＲＥＡＤが出力される。この回路１２９は、信号ＤＰＢ＿ＤＡＴＡがＬｏｗのとき、Ｈｉｇｈの信号ＥＮ＿ＷＰＲＥＡＤを出力する。回路１２９からの信号ＥＮ＿ＷＰＲＥＡＤは、回路１２１〜１２８のＮＡＮＤ回路１３１に入力される。【０１１３】
回路１２１〜１２８において、ＮＡＮＤ回路１３０には、信号ＰＡ０Ｂ（ＰＡ０）、ＰＡ１Ｂ（ＰＡ１）、ＰＡ２Ｂ（ＰＡ２）、ＥＮ＿ＬＢＹＴＥが入力される。ＮＡＮＤ回路１３１には、信号Ａ１９Ｂ（Ａ１９）、Ａ２０Ｂ（Ａ２０）、Ａ２１Ｂ（Ａ２１）、ＥＮ＿ＷＰＲＥＡＤが入力される。ＮＡＮＤ回路１３０、１３１からの出力は、ＮＡＮＤ回路１３２でＮＡＮＤ処理されてインバータ１３６を介してＳＥＬＰ（０）〜ＳＥＬＰ（７）が出力される。各回路１２１〜１２８の出力信号ＳＥＬＰ（０）〜ＳＥＬＰ（７）は、図２２に示す各トランジスタ９７〜１０５のゲートに入力され、ページセレクタ２４２の出力を選択する。【０１１４】
図２４（ａ）はノーマルリード時のタイミング図、同図（ｂ）はプロテクトリード（ＤＰＢプロテクト）時のタイミング図、同図（ｃ）はプロテクトリード（ＤＰＢアンプロテクト）時のタイミング図である。図２４（ａ）に示すように、ノーマルリードの場合、アドレスが変化すると、発生するＡＴＤパルスをトリガとしてＥＱパルス期間中にセルデータをセンスし、ラッチパルスＬＴによって、センスデータをラッチする。【０１１５】
ページモード（ページ長は８）品の場合は、１Ｉ／Ｏにつき同時に８個のセルデータがアンプ回路５にラッチされており、ＬＴパルスの後、与えられているページ選択アドレスＡ（２：０）に応じた一つの信号ＳＥＬＰがＨｉｇｈとなる。これによりラッチされているセルデータが出力バッファ６を介して出力される。続いて、Ａ（２:０）を連続的に変化させることで、残りの７個のデータを連続的にチップ外部に出力する。【０１１６】
図２４（ｂ）に示すように、プロテクトリード（ＤＰＢ  Ｐｒｏｔｅｃｔ）の場合、セクタのプロテクト情報リードコマンドが入り、信号ＡＳＭがＨｉｇｈとなる。プロテクト情報を読み出したいセクタアドレスが入力されると、ＤＰＢブロック７０とＷＰセルアレイ７の両方のリードが平行してスタートする。前のプロテクト情報リードにおける指定アドレスが、アンプロテクトのＤＰＢに対するリードであった場合から、新しい入力アドレスに対応するＤＰＢがプロテクト情報を持っている場合、ＤＰＢセルはすぐに読み出せている。このため、その信号ＤＰＢ＿ＤＡＴＡがＨｉｇｈのとき、図２２の回路１１７において、ＮＡＮＤ回路１２０の出力はＨｉｇｈとなり、インバータの出力ＤＳＯ＿ＲＥＶはＬｏｗとなる。また信号ＡＣＳ＿ＲＥＡＤも変化する。【０１１７】
また図２３の回路１２９において、信号ＤＰＢ＿ＤＡＴＡがＨｉｇｈのとき、ＮＡＮＤ回路１３７の出力はＬｏｗ、ＮＡＮＤ回路１３８の出力はＨｉｇｈとなり、インバータ１４１の出力ＥＮ＿ＷＰＲＥＡＤがＬｏｗとなる。つまり、ＷＰセルアレイ７のプロテクト情報のリードは必要ない。このとき、全ての信号ＳＥＬＰもＬｏｗになり、図２２に示すトランジスタ９７〜１０４はＯＦＦとなるため、ＷＰセルアレイ７の出力のパスはブロックされる。すると、ＤＰＢのＨデータのとき、信号ＤＳがＬｏｗ、ＥＸＯＲ回路１１６の出力ＤＳＯＢはＬｏｗとなり、すぐさまＤＳＯ（０）がHｉｇｈとして現れる。【０１１８】
図２４（ｃ）に示すように、プロテクトリード（ＤＰＢ  Ｕｎｐｒｏｔｅｃｔ）の場合、セクタのプロテクト情報リードコマンドが入り、信号ＡＳＭがＨｉｇｈとなる。プロテクト情報を読み出したいセクタアドレスが入力されると、ＤＰＢブロック７０とＷＰセルアレイ７の両方のリードが平行してスタートする。前のプロテクト情報リードにおける指定アドレスが、プロテクトのＤＰＢに対するリードであった場合から、新しい入力アドレスに対応するＤＰＢがアンプロテクト情報を持っている場合、ＤＰＢセルにすぐに読み出せている。そのため、その信号ＤＰＢ＿ＤＡＴＡがＬｏｗによって、図２２のＮＡＮＤ回路１１７の出力がＬｏｗとなり、インバータ１１９の出力ＤＳＯ＿ＲＥＶはＨｉｇｈとなる。また信号ＡＣＳ＿ＲＥＡＤも変化する。【０１１９】
また図２３の回路１２９において、信号ＤＰＢ＿ＤＡＴＡがＬｏｗによって、インバータ１３９の出力ＡＣＳ＿ＲＥＡＤはＬｏｗとなり、インバータ１４１の出力ＥＮ＿ＷＰＲＥＡＤはHｉｇｈとなる。つまり、ＤＳＯからの出力はＷＰセルアレイ７からのリードのみで良いことになる。このとき、信号ＳＥＬＰは、ＷＰセルアレイ７の指定アドレスであるＡ（２１：１９）に応じて信号ＳＥＬＰ中の一つのＳＥＬＰのみが選択され、Hｉｇｈとなり、図２２のトランジスタ９７〜１０４の１つがＯＮとなる。【０１２０】
その後、ＷＰセルアレイ７のメモリセルのセンスが通常ノーマルセルアレイ２のセンスのノーマルリードと同じ動作によって行われ、同じ出力タイミングでＷＰセルデータがＤＳＯから出力される。これにより、プロテクト情報リードの出力タイミングは、通常リードと同じにできたことになる。【０１２１】
実施例５によれば、複数のプロテクト情報を合成して使う場合にも、通常のリード時間よりも合成の時間分遅くなってしまうことはない。これによりプロテクト情報リード時のアクセスタイムをノーマルリード時のアクセスタイムと同じとすることが可能となる。
【実施例６】
【０１２２】
次に実施例６について説明する。半導体装置において、上記ＷＰセルアレイ７のＸデコーダは、ノーマルセルアレイ２のＸデコーダの最小単位の倍数で構成する。これは回路やレイアウトを共通化して設計時間の短縮を行いたい為である。これによりＷＰセルアレイ７には、プロテクト情報を記憶させるセルと、使用されないセルが存在することになる。【０１２３】
ユーザーによるＷＰセルアレイ７のイレーズの際には、フラッシュメモリの特性上、一括消去となるため、内部回路により全てのセルにアクセスされる。リード、プログラムの際にはプロテクト情報を記憶させるセルのみがアクセスされる。従来においては、プロテクト情報を記憶させるセルのみにアクセスされる方法のみが提供されていた。試験においては、リードおよびプログラム時に使用されないセルも含め全てのセルに対してアクセス出来るようにする必要がある。このため、ＷＰセルアレイ７に関しては、ユーザーがアクセスする場合と試験においてアクセスする場合におけるアドレスを変換回路が必要となる。【０１２４】
まずユーザーモードにおけるリード動作について説明する。図２５は、ユーザーがＷＰセルアレイのリードをする際のブロックダイアグラムを示す図である。図２５に示すように、半導体装置３０１は、ＷＰ制御回路１５１、ＷＰセルアレイ７、ＷＰ用のＸサブデコーダ３９、ＷＰ用のデコーダ４０、Ｙデコーダ２３、アンプ回路５、ｏｍｕｘ回路２４、出力バッファ６、ｗｐ用のｘデコーダ４１、垂直ブロック選択回路２６、ＶＷＬプリデコーダ群２９、Ｙプリデコーダ群３０、ページ選択回路３１、バイト選択回路３２、ロウアドレス制御回路１５２、コラムアドレス制御回路１５３、ページアドレス制御回路１５４、バイト制御回路１５５を含む。【０１２５】
上記と同一箇所は同一符号を付して説明する。ロウアドレス制御回路１５２、コラムアドレス制御回路１５３、ページアドレス制御回路１５４およびバイト制御回路１５５は特許請求の範囲におけるアドレス制御回路に対応する。アドレス制御回路は、ユーザーモードと試験モードとで使用するアドレスを変更することでＷＰセルアレイ７のメモリセルに対してアクセスできる領域を変更する。ＷＰ制御回路１５１は、試験モード制御回路１５６、ユーザーモード制御回路１５７を含む。【０１２６】
ユーザーモード制御回路１５は、ユーザーコマンド入力後、アドレス制御回路で用いるアドレスを切り替えるために、ユーザーモード制御信号をロウアドレス制御回路１５２、コラムアドレス制御回路１５３、ページアドレス制御回路１５４およびバイト制御回路１５５に出力する。これにより、ＷＰセルを選択するアドレスは、セクタアドレスであるＡ（２４：１６）となる。試験モード制御回路１５６は、ユーザーコマンド入力時、試験モード制御信号を出力しない。【０１２７】
次にＷＰセルアレイの構成について説明する。図２６は、ＷＰセルアレイ７の構成例を示す図である。図２６に示すように、ＷＰセルアレイ７には、未使用（Not Used）セルとプロテクト情報を記憶するＷＰセルが存在する。この例ではＷＰセルは、ＷＰセルアレイ７上のＩＯ（０）とＩＯ（８）に存在する。ユーザーがＷＰセルアレイ７の読み出し、書き込みでアクセスできるセルは、ＷＰセルアレイ７内のWPセルのみである。また試験においてはＷＰセルアレイ７内の全てのセル(WPセル、Not Used)にアクセスすることが必要となる。【０１２８】
ＷＰセルアレイ７は、Ｘデコーダの最小単位である８本のワードラインで構成されている。またＹデコーダはノーマルセクタと同様の構成になっている。このためＷＰセルアレイ７は２０４８本のビットラインで構成されている。この中でＷＰセルは、セクタの数だけ存在する。ここでは、セクタの数が５１２個であるため、５１２セルがＷＰセルとして使用されている。それ以外のセルは未使用のセルとなり、ユーザーによる読み出し、書き込みでのアクセスは不可能となっている。【０１２９】
図２５に戻って、ユーザーがWPセルをリードする場合、セクタアドレスで選択する。ユーザーによるコマンド入力後、ユーザーモード制御回路１５７は、ユーザーモード制御信号をロウアドレス制御回路１５２、コラムアドレス制御回路１５３、ページアドレス制御回路１５４およびバイト制御回路１５５に出力することで、ＷＰセルを選択するアドレスがセクタアドレスであるＡ(２４：１６)となる。【０１３０】
一方、ノーマルセクタのデコーディングには、ワード線ＶＷＬを選択するロウアドレス=Ａ(１０：７)、ＢＳＤ他を選択するコラムドレス＝Ａ(６：３)、ページを選択するページアドレス＝Ａ(２：０)、バイトを選択するバイト選択選択アドレス＝Ａ(−１)が使用される。ＷＰセルアレイ７のデコーディングには、セクタアドレスが使用される。このため、ロウアドレス＝Ａ(２４：２３)、コラムアドレス＝Ａ(１８：１６)、ページアドレス＝Ａ(２１：１９)、バイト選択アドレス＝Ａ(２２)が使用される。【０１３１】
また、図２６に示した通り本例ではＷＰセルは、ＷＰセルアレイ７上のＩＯ（０）とＩＯ（８）に存在する。ユーザーのリード時にはバイト選択アドレス＝Ａ(２２)によりバイト選択がなされ、ＩＯ（０）にのみデータが出力されるようになっている。またこの時、それ以外のＩＯ（１５：１）は仕様によって決められた値、例えば０が出力される。【０１３２】
次にユーザーモードにおけるプログラム時の動作について説明する。図２７は、ユーザーがプロテクト情報を記憶させるためにＷＰセルアレイ７のプログラムをする際のブロックダイアグラムである。図２７に示すように、半導体装置３０１は、ＷＰ制御回路１５１、ＷＰセルアレイ７、ＷＰ用のＸサブデコーダ３９、ＷＰ用のデコーダ４０、ｙデコーダ２３、ｗｐ用のｘデコーダ４１、垂直ブロック選択回路２６、ＶＷＬプリデコーダ群２９、Ｙプリデコーダ群３０、書き込み制御回路５０、制御回路１０、書き込み回路５１を、ロウアドレス制御回路１５２、コラムアドレス制御回路１５３、ページアドレス制御回路１５４、バイト制御回路１５５を含む。【０１３３】
ユーザーがＷＰセルアレイ７内のＷＰセルにプログラムする場合、セクタアドレスでＷＰセルを選択する。ユーザーモード制御回路１５７は、ユーザーによるコマンド入力後、ユーザーモード制御信号をロウアドレス制御回路１５２、コラムアドレス制御回路１５３、ページアドレス制御回路１５４およびバイト制御回路１５５に出力する。これにより、ＷＰセルアレイ７内のＷＰセルを選択するアドレスがセクタアドレスであるＡ（２４：１６）となる。【０１３４】
ＷＰセルアレイ７のデコーディングには、セクタアドレスが使用される。このため、ロウアドレス＝Ａ（２４：２３）、コラムアドレス＝Ａ（１８：１６）、ページアドレス＝Ａ（２１：１９）、バイト選択アドレス＝Ａ（２２）が使用される。データ書き込み制御回路５０は、アドレスＡ(２２：１９)で選択されたＷＰセルをＩＯ(０)に対応する信号線ＤＡＴＡＢを使用してプログラムする。それ以外の部分に関してはノーマルセクタにプログラムする際と同様の制御手段でプログラムされる。試験モード制御回路１５６は、ユーザーコマンド入力時、試験モード制御信号を出力しない。【０１３５】
次に、試験モードによるリードおよびプログラムについて説明する。ユーザーコマンドによるリードおよびプログラムにおいては、上記の通りＷＰセルアレイ７内のＷＰセルにのみアクセスが可能となっている。試験モードにおいては、ＷＰセル以外にＷＰセルアレイ７内に存在する未使用のセルにもアクセスする必要がある。このため、試験コマンド入力後、試験モード制御信号により、ノーマルセクタと同様のアドレスでＷＰセルアレイ７内のセルがデコーディングされる。【０１３６】
図２８は、試験モードにおけるＷＰセルアレイ７をリードする際のブロックダイアグラムである。上記と同一箇所については同一符号を付して説明する。試験モード制御回路１５６は、試験コマンド入力後、試験モード制御信号を各アドレス変換回路に出力する。試験モード制御回路１５６は、ＷＰセルアレイ試験コマンドを入力後、アドレス制御回路で用いるアドレスを切り替えるために、試験モード制御信号をロウアドレス制御回路１５２、コラムアドレス制御回路１５３、ページアドレス制御回路１５４およびバイト制御回路１５５に出力する。これによりＷＰセルアレイ７内のセルが、ＷＰセル、未使用セルに関わらず、ノーマルセクタのリードと同じアドレス(１０：−１)によりセルを選択することで、ＷＰセルアレイ７内の全てのセルがリードできる。【０１３７】
またユーザーモードにおいては、ｏｍｕｘ回路２４及びその制御信号においてデータの出力がＩＯ(０)に制御されていた。試験モードにおいてはｏｍｕｘ回路２４およびその制御信号もノーマルセクタのリードと同様のものとなり、データがＩＯ(１５：０)に出力される。ユーザーモード制御回路１５７は、ＷＰセルアレイ試験コマンド入力時、ユーザーモード制御信号を出力しない。【０１３８】
次に試験モードにおけるＷＰセルアレイへのプログラム動作について説明する。図２９は、試験モードにおけるＷＰセルアレイをプログラムする際のブロックダイアグラムである。上記と同一箇所については同一符号を付して説明する。リードと同様に、試験モード制御回路１５６は、ＷＰセルアレイ試験コマンドを入力後、試験モード制御信号をロウアドレス制御回路１５２、コラムアドレス制御回路１５３、ページアドレス制御回路１５４およびバイト制御回路１５５を出力する。これによりノーマルセクタのプログラムと同じアドレスＡ(１０：−１)によりＷＰセルアレイ７内にある全てのセルについてプログラムが可能となる。【０１３９】
データ書き込み制御回路５０は、ノーマルセクタのプログラムと同様にＡ(２：−１)で制御され、プログラムするセルに対応したＩＯに付随するＤＡＴＡＢを使用して選択したＷＰセルアレイ７内のセルについてプログラムが実行される。その他、ＷＰセルアレイ７についての各種試験モードについて、ノーマルセクタへの試験モードと同様の回路制御、アドレスデコーディングで実行される。なお、ユーザーモード制御信号および試験モード制御信号がアドレス制御回路で用いるアドレスを切り替える制御信号に対応する。【０１４０】
実施例６によれば、ユーザーモード時、ノーマルセルアレイ２のセクタを選択するアドレスを用いてＷＰセルアレイ７のメモリセルを選択するので、第２のメモリセルアレイのセクタの保護情報が記憶されているメモリセルアレイに対してのみアクセスすることができる。また、試験モード時、ノーマルセクタアレイ２のメモリセルを選択するアドレスを用いてＷＰセルアレイ７のメモリセルを選択するので、ＷＰセルアレイ７の全てのメモリセルに対してアクセスすることができる。【０１４１】
なお、ノーマルセルアレイ２、ＷＰセルアレイ７、ＯＴＰセルアレイ６０、ｏｍｕｘ回路２４（プロテクト情報合成回路７２）が、請求の範囲における第１のメモリセルアレイ、第２のメモリセルアレイ、第３のメモリセルアレイ、回路部にそれぞれ対応する。【０１４２】
以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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