(57)【特許請求の範囲】
【請求項１】
（ａ）無歪み領域にメモリ・セルが形成されている半導体基板を準備するステップと、
（ｂ）前記半導体基板のうち前記メモリ・セルが形成されている無歪み領域に隣接する部分に歪み層領域を選択的に形成するステップと、
（ｃ）前記歪み層領域に金属−酸化物−半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）を形成するステップとを含む、半導体構造体を製造する方法。
【請求項２】
前記メモリ・セルが、トレンチ型蓄積キャパシタ及び縦型ＭＯＳＦＥＴを有するＤＲＡＭセルであり、前記歪み層領域のＭＯＳＦＥＴが支援部のＭＯＳＦＥＴである、請求項１に記載の方法。
【請求項３】
前記半導体基板がシリコンであり、前記ステップ（ｂ）が、ＳｉＧｅ層及び該ＳｉＧｅ層上に歪みシリコン層を形成する、請求項１に記載の方法。
【請求項４】
（イ）無歪み層領域にメモリ・セルが形成された半導体基板を準備するステップと、
（ロ）前記半導体基板のうち前記メモリ・セルが形成されている無歪み領域に隣接して底面および側壁面を有するトレンチを形成するステップと、
（ハ）前記トレンチにＳｉＧｅ層を成長させるステップと、
（ニ）前記ＳｉＧｅ層の上に歪みシリコン層を成長させるステップと、
（ホ）前記歪みシリコン層にＭＯＳＦＥＴを形成するステップとを含む、半導体構造体を製造する方法。
【請求項５】
前記メモリ・セルが、トレンチ型蓄積キャパシタ及び縦型ＭＯＳＦＥＴを有するＤＲＡＭセルであり、前記歪みシリコン層のＭＯＳＦＥＴが支援部のＭＯＳＦＥＴである、請求項４に記載の方法。
【請求項６】
前記ステップ（ロ）と前記ステップ（ハ）の間に、前記トレンチの側壁面にスペーサを形成するステップを行う、請求項４に記載の方法。
【請求項７】
前記スペーサの材料がシリコン酸化物又はシリコン窒化物である、請求項６に記載の方法。
【請求項８】
前記ステップ（ハ）が、前記ＳｉＧｅ層をエピタキシャルに成長させる、請求項４に記載の方法。
【請求項９】
前記ステップ（ニ)が、  前記歪みシリコン層をエピタキシャルに成長させる、請求項４に記載の方法。
【請求項１０】
前記歪みシリコンの層の厚さが２．５ｎｍ〜１０ｎｍである、請求項４に記載の方法。
【請求項１１】
（あ）無歪み層領域にメモリ・セルが形成された半導体基板を準備するステップと、
（い）前記メモリ・セルが形成されている無歪み領域の上及び前記半導体基板のうち前記無歪み層領域に隣接する領域の表面に少なくとも第１シリコン酸化物層、第１シリコン窒化物層及び第２シリコン酸化物層をこの順番で形成するステップと、
（う）前記メモリ・セルが形成されている無歪み領域に隣接する領域の前記第１シリコン酸化物層、前記第１シリコン窒化物層、前記第２シリコン酸化物層及び前記第１シリコン酸化物層の下の前記半導体基板の部分を除去することによりトレンチを形成するステップと、
（え）前記メモリ・セルが形成されている無歪み領域の前記第２シリコン酸化物層を除去するステップと、
（お）前記トレンチの側壁面にスペーサを形成するステップと、
（か）前記トレンチ内にＳｉＧｅ層を成長させるステップと、
（き）前記ＳｉＧｅ層の上に歪みシリコン層を成長させるステップと、
（く）前記メモリ・セルが形成されている無歪み領域の前記第１シリコン窒化物層を除去するステップと、
（け）前記第１シリコン酸化物層の上に第２シリコン窒化物層を形成するステップと、
（こ）前記歪みシリコン層に浅いトレンチ分離領域を形成し、該浅いトレンチ分離領域により囲まれた歪みシリコン層にＭＯＳＦＥＴを形成するステップとを記載の順序で行う、半導体構造体を製造する方法。
【請求項１２】
前記メモリ・セルが、トレンチ型蓄積キャパシタ及び縦型ＭＯＳＦＥＴを有するＤＲＡＭセルであり、前記歪みシリコン層のＭＯＳＦＥＴが支援部のＭＯＳＦＥＴである、請求項１１に記載の方法。
【請求項１３】
前記スペーサの材料がシリコン酸化物又はシリコン窒化物である、請求項１１に記載の方法。
【請求項１４】
前記ステップ（か）が、前記ＳｉＧｅ層をエピタキシャルに成長させる、請求項１１に記載の方法。
【請求項１５】
前記歪みシリコンの層の厚さが２．５ｎｍ〜１０ｎｍである、請求項１１に記載の方法。
【請求項１６】
前記ステップ（か）と前記ステップ（き）との間に、前記ＳｉＧｅ層の上表面が前記第１シリコン窒化物層の上表面よりも下になるまで前記ＳｉＧｅ層を選択的に窪ませるステップを行う、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は半導体の処理である。特に、本発明は同一の基板の歪み層領域と無歪み層領域とに半導体デバイスを形成することに関する。
【背景技術】
【０００２】
歪みシリコンのチャネル上に形成された、金属−酸化物−半導体型電界効果トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field Effect Transistor)のような半導体デバイスは移動度と性能において劇的な向上を示すことが判明している。埋め込みＤＲＡＭ用に同一の半導体チップ上に高密度・低漏れ電流（low-leakage)の動的ランダム・アクセス・メモリ（ＤＲＡＭ：DynamicRandom Access Memory) を備えた高性能の歪みシリコン（strained silicon: ストレインド・シリコン）の論理型ＭＯＳＦＥＴを連続的に集積化することは、論理支援（support)領域に歪みシリコンを備えながらＤＲＡＭアレイ領域に高品質・無欠陥のシリコンを確保することが必要なことから、達成されていない。歪みシリコンは、歪みを生成するのに必要な基板と一緒になると本質的にシリコンの転位が顕著に増加するが、このことはそれを低漏れ電流のＤＲＡＭセルとは両立させなくする。また、ＤＲＡＭセルの形成に必要なある温度を超える半導体プロセスは現在実施されている歪みシリコンの形成と両立しない。
【０００３】
高性能の歪みシリコンの支援ＭＯＳＦＥＴを低漏れ電流・高密度のＤＲＡＭセルとともに同一基板上に形成することが求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、本発明の目的は高性能の歪みシリコンの支援ＭＯＳＦＥＴを低漏れ電流・高密度のＤＲＡＭセルとともに同一の基板上に形成することである。
【課題を解決するための手段】
【０００５】
本発明は半導体基板の無歪み層領域に形成されたたとえば低漏れ電流のＤＲＡＭセルのような第１の半導体デバイスを開示する。同一の半導体基板上において、無歪み層領域から離隔して、この半導体基板に歪み層領域を選択的に形成した後、この歪み層領域にたとえば高性能のＭＯＳＦＥＴのような第２の半導体デバイスを形成する。
【発明を実施するための最良の形態】
【０００６】
図１を参照すると、基板１０の無歪み層領域に形成されたメモリ・セル１２を有するｐ型シリコン基板１０が備えられている。図１において、メモリ・セル１２はトレンチ型蓄積キャパシタ１４と縦型ＭＯＳＦＥＴ１６（これはたとえば米国特許第６２２５１５８号（Ｂ１）に記載されているように形成しうる）を備えたＤＲＡＭセルである。図１にはメモリ・セル１２がトレンチ型蓄積キャパシタ１４と縦型ＭＯＳＦＥＴ１６を有しているように示されているけれども、メモリ・セル１２はスタック型キャパシタまたはプレーナ型ＭＯＳＦＥＴのような他の型のキャパシタとＦＥＴを用いて形成しうるという点に留意すべきである。この例では、トレンチ型蓄積キャパシタ１４、深トレンチ１８、ｎ＋型埋め込みプレート２０、窒化物／酸化物ノード誘電体２２、ｎ＋型ポリシリコン２４、２６、カラー酸化物２８、およびｎ＋型埋め込みストラップ拡散領域３０を備えている。また、縦型ＭＯＳＦＥＴ１６はトレンチ上部酸化物２８、深トレンチ１８の側壁に形成されたゲート酸化物３４、およびｎ＋型ポリシリコン・ゲート導体３６を備えている。図１〜８を通じてアレイ領域には２つのメモリ・セル１２が示されている点に留意すべきである。しかし、アレイ領域には、少なくとも１つのメモリ・セル１２を任意個数形成しうる点を理解すべきである。
【０００７】
基板１０の無歪み層領域にメモリ・セル１２を形成した後、基板１０に歪み層領域を形成して後続する高性能のＭＯＳＦＥＴの形成の用に供する。したがって、メモリ・セルを形成した後に歪み層領域とＭＯＳＦＥＴを形成しているから、メモリ・セルの形成において使用する高温のようなプロセスの不適合は避けられている。
【０００８】
図２に示すように、パッド膜３８（これはたとえばパッド窒化物とパッド酸化物層を備えうる）とゲート導体の露出した部分との上に薄層４０（たとえばシリコン酸化物）を堆積させる。酸化物層４０は後続するプロセスにおいてエッチング停止層として機能する。次いで、酸化物層４０上に別の層４２（たとえばシリコン窒化物）を堆積させ、シリコン窒化物層４２上にハードマスク層４４（たとえばシリコン酸化物）を堆積させる。
【０００９】
酸化物のハードマスク層４４上の阻止レジスト（図示せず）をパターニングした後、反応性イオン・エッチング法（reactive ion etch)を用いて、層３８、４０、４２、４４の露出部分を貫通し、約１００ｎｍ〜約４００ｎｍ、より望ましくは約２００ｎｍの所望の深さまで基板１０をエッチングする。トレンチ４６の形成の後、酸化物のハードマスク層４４から残存する阻止レジストをすべて除去する。
【００１０】
図３を参照して、シリコン窒化物層４２とトレンチ４６によって露出されたシリコンとに対して選択性を有する、反応性イオン・エッチング法のような標準のプロセスによって酸化物のハードマスク層４４を除去する。トレンチ４６の側壁面に、その上ではシリコンまたはシリコン・ゲルマニウム（ＳｉＧｅ）が核化（nucleate）しない、シリコン酸化物またはシリコン窒化物のような材料から成るスペーサ４８を、たとえば既存の堆積法とＲＩＥ法によって形成する。線形傾斜バッファ層手法（lineargraded buffer layer technique）を用いると、トレンチ４６に低転位密度（約105ｃｍ-2）のＳｉＧｅ層５２を成長させることができる。成長条件は基板１０上にＳｉＧｅ層５２を選択的に形成するが、スペーサ４８上には形成しないようにするのが好都合である。ＳｉＧｅ層５２はトレンチ４６の、露出した底面５４から上方にＳｉＧｅ層５２がシリコン窒化物層４２の上表面の上に出るまでエピタキシャル成長させるのが望ましい。過成長のＳｉＧｅ層５２は化学的機械研磨法（ＣＭＰ：chemicalmechanical polishing)のようなプロセスによってシリコン窒化物層４２の上表面に至るまで平坦化する。ＳｉＧｅ層５２を平坦化するために、当技術分野で知られているシリコンＣＭＰプロセスを用いることができる。
【００１１】
任意選択で、スペーサ４８は省略しうるが、スペーサ４８は、ＳｉＧｅ層５２が核化し、側壁面５０から外方にエピタキシャル成長してＳｉＧｅ層５２中に２つの成長前面（growth front）が形成されるのを防止している。また、スペーサ４８はＳｉＧｅ層５２によって基板１０に導入される歪みをチップの支援領域に隔離し、それによりアレイ中の蓄積キャパシタ・セルを当該歪みから隔離している。
【００１２】
次いで、図４に示すように、ＳｉＧｅ層５２の上表面５６を、ＳＦ６ガスを用いる反応性イオン・エッチング法、または酸化に続くＨＦウエット・エッチング法のようなエッチング・プロセスによってシリコン窒化物層４２の上表面より下の深さまで選択的に窪ませる。引き続いて成長させる歪み層はきわめて薄いから、任意選択で、ＳｉＧｅ層５２の凹部を省略してもよい。
【００１３】
図５を参照して、ＳｉＧｅ層５２の上表面５６の上にエピタキシャル・シリコン５８の薄層を選択的に成長させる。エピタキシャル・シリコン層５８は望ましくは約５０ｎｍ未満、より望ましくは約２．５ｎｍ〜約１０ｎｍの厚さに成長させる。ＳｉＧｅ層５２と薄いエピタキシャル・シリコン層５８との間の格子不整合のために、エピタキシャル・シリコン層５８は引き続いて形成するＦＥＴの移動度を大きくする引っ張り格子歪みを受ける。エピタキシャル・シリコン層５８の成長後、熱リン酸から成るウエット・エッチング法のような当技術分野で知られているプロセスによって、シリコン窒化物層４２を酸化物層４０とエピタキシャル・シリコン層５８に対して選択的に除去する。たとえば歪み層５８はＳｉＧｅ層５２の上表面にチタン（Ｔｉ）金属またはコバルト（Ｃｏ）金属を堆積させてチタン・シリサイドまたはコバルト・シリサイドの薄層を形成するといった他の方法によっても形成しうる、という点に留意すべきである。歪み層５８を形成する方法の別の例には、ＳｉＧｅ層５２の上表面にたとえば炭素（Ｃ）またはゲルマニウム（Ｇｅ）のようなＳｉＧｅとは異なる格子定数を有する元素をイオン打ち込みする方法が含まれる。
【００１４】
図６を参照して、酸化物層４０と歪みシリコン層５８の上にシリコン窒化物層６０を堆積させた後、それをパターニングして、アレイ部を覆われた状態に維持したまま支援部を露出させる。支援部中の活性領域をパターニングして浅いトレンチ分離（ＳＴＩ：shallow trench isolation) ６２（これはＴＥＯＳ  ＣＶＤ酸化物またはＨＤＰ酸化物のような既知の手段を用いて充填されている）を形成した後、平坦化する。支援部に犠牲酸化物（図示せず）を成長させた後、ウエル用のイオン打ち込み領域を形成する。犠牲酸化物を除去した後、熱酸化物または窒化酸化物（nitrided oxide）のような誘電体薄膜を成長させることにより、歪みシリコン層５８上に支援ゲート誘電体６４を形成する。歪み層領域（支援部）（thestrained layer region(supports))に支援ゲート導体６６を形成した後、歪み層領域（アレイ）（the strained layerregion(array)）に残存しているゲート導体６６の部分を阻止マスクを用いて除去する。
【００１５】
図７を参照して、熱リン酸から成るウエット・エッチング法のような当技術分野で知られている方法により、アレイからシリコン窒化物層６０を酸化物層４０に対して選択的に除去する。次いで、酸化物層４０をシリコン窒化物層３８に対して選択的に除去する。支援領域とアレイ領域に、タングステン／タングステン・シリサイドのようなワード線導体６８と、シリコン窒化物７０のようなキャップ層を堆積させる。
【００１６】
図８を参照して、支援ゲート６６、ワード線６８、およびキャップ層７０を共通のマスクを用いて同時にパターニングし、エッチングする。任意選択で、支援ゲート６６とワード線６８を形成するのに、２つのマスクを用いてもよい。たとえば、性能を考慮して、線幅のような各々の特定の特性を個別に最適化するために、あるマスクを用いて支援ゲート６６を形成する一方、別のマスクを用いてワード線６８を形成する。
【００１７】
標準のプロセスが後続するが、それは、支援Ｓ／Ｄ延長部、ハロー・イオン打ち込みとコンタクト・イオン打ち込み；ゲートのエッチングに起因する何らかの損傷を治癒させるゲート側壁の酸化；スペーサの形成；支援コンタクト・スタッドとビット線コンタクト・スタッド；層間誘電体；および、ビット線導体を含む、配線の上層の堆積とパターニングを含んでいる。
【００１８】
また、歪み層ＳｉＧｅ領域から無歪み層メモリ・アレイに入るシリコンの転位の伝播が懸念事項であるなら、歪み層（支援）領域（the strained layer (supports) region) と無歪み層（アレイ）領域（the strainedlayer-free (array) region）との間の緩衝物としてダミーの深い蓄積トレンチを使用してもよい。
【００１９】
その好適な実施形態について、本発明を上述したが、本発明の本旨と範囲はそれによって限定されない、ということを理解すべきである。それどころか、上述するとともにここに添付した各請求項で述べられている本発明の全範囲から逸脱することなく、上述した本発明に様々な変更をなすことができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の方法による工程群の間に現れる半導体構造の断面図である。
【図２】本発明の方法による工程群の間に現れる半導体構造の断面図である。
【図３】本発明の方法による工程群の間に現れる半導体構造の断面図である。
【図４】本発明の方法による工程群の間に現れる半導体構造の断面図である。
【図５】本発明の方法による工程群の間に現れる半導体構造の断面図である。
【図６】本発明の方法による工程群の間に現れる半導体構造の断面図である。
【図７】本発明の方法による工程群の間に現れる半導体構造の断面図である。
【図８】本発明の方法による工程群の間に現れる半導体構造の断面図である。
【符号の説明】
【００２１】
１０  基板
１２  メモリ・セル
１４  トレンチ型蓄積キャパシタ
１６  縦型ＭＯＳＦＥＴ
１８  深トレンチ
２０  ｎ＋型埋め込みプレート
２２  窒化物／酸化物ノード誘電体
２４  ｎ＋型ポリシリコン
２６  ｎ＋型ポリシリコン
２８  カラー酸化物
３０  ｎ＋型埋め込みストラップ拡散領域
３４  ゲート酸化物
３６  ｎ＋型ポリシリコン・ゲート導体
３８  パッド膜
４０  薄層
４２  シリコン窒化物層
４４  ハードマスク層
４６  トレンチ
４８  スペーサ
５２  ＳｉＧｅ層
５６  上表面
５８  エピタキシャル・シリコン
５８  歪みシリコン層
６０  シリコン窒化物層
６２  浅トレンチ分離（ＳＴＩ) 
６４  支援ゲート誘電体
６６  支援ゲート導体
６８  ワード線導体
７０  シリコン窒化物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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