(57)【特許請求の範囲】
【請求項１】
複数個の抵抗が接続された抵抗ラダーと、
上記抵抗ラダーの各抵抗素子の接続点から得られる複数電圧と１つの基準電圧とをそれぞれ比較する複数個の電圧比較器とを備え、
上記抵抗ラダーの一端側に入力信号が供給され、他端側に基準電位が供給され、
上記抵抗ラダーの各抵抗値は、上記入力信号が最大階調電圧時に上記ラダー抵抗の他端側第１番目の接続点の電圧が上記基準電圧に一致し、上記入力信号が上記最大階調電圧の次の階調電圧から最小階調電圧に至るまでは他端側第２番目の接続点から上記ラダー抵抗の一端側までの各電圧がそれぞれ上記基準電圧に一致するように非線形に設定されてなり、
上記複数の電圧比較回路から上記入力信号に対応して線型の温度計符号を得ることを特徴とするＡ／Ｄ変換回路。
【請求項２】
請求項１において、
上記抵抗ラダーは複数個の抵抗素子が抵抗材料より一体的に形成され、各抵抗の境界部において接続配線によりコンタクトが設けられて上記相互接続点が構成されることを特徴とするＡ／Ｄ変換回路。
【請求項３】
請求項２において、
上記抵抗ラダーは、正相入力信号に対応した第１抵抗ラダーと、逆相入力信号に対応した第２抵抗ラダーとからなり、それぞれがＮ個の抵抗素子によって上記第１番目の接続点から順次に上記一端側まで第１電圧から第Ｎ電圧を形成し、
上記電圧比較器は、第１ないし第Ｎの電圧比較器からなり、
上記第１ないし第Ｎの電圧比較回路には、上記第１抵抗ラダーの上記第１番目から第Ｎ番目の接続点の電圧と、上記第２抵抗ラダーの上記第Ｎ番目から第１番目の接続点の電圧とが順次に供給されてなることを特徴とするＡ／Ｄ変換回路。
【請求項４】
請求項３において、
上記電圧比較回路の入力には、上記電圧を伝える位相補償抵抗が設けられ、
上記位相補償抵抗の抵抗値は、上記第１及び第２抵抗ラダーの両端部分からの電圧を伝えるものに対して、中間部分の電圧を伝えるものが相対的に小さくなるように設定されてなることを特徴とするＡ／Ｄ変換回路。
【請求項５】
請求項４において、
上記ラダー抵抗の一端側には、ソースフォワＭＯＳＦＥＴを介して電圧信号が入力信号として供給されることを特徴とするＡ／Ｄ変換回路。
【請求項６】
請求項５において、
上記正相入力信号は、直流阻止用第１キャパシタを通して上記ソースフォワ第１ＭＯＳＦＥＴのゲートに伝えられ、
上記逆相入力信号は、直流阻止用第２キャパシタを通して上記ソースフォワ第２ＭＯＳＦＥＴのゲートに伝えられ、
上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴのゲート間には、等しい抵抗値にされた第１抵抗及び第２抵抗が直列形態に設けられ、
上記第１及び第２抵抗の相互接続点の電圧は、上記ソースフォロワ第１及び第２ＭＯＳＦＥＴに対応したソースフォロワ第３ＭＯＳＦＥＴのゲートに供給され、
上記第３ＭＯＳＦＥＴのソースと上記基準電位点との間には、上記ラダー抵抗に対応したダミー抵抗が設けられ、
上記第３ＭＯＳＦＥＴのソース電位と、上記中点階調電圧に対応した所定電圧を受けて、上記第１及び第２抵抗の相互接続点の電位を上記所定電位に設定する差動増幅回路とを更に備えてなることを特徴とするＡ／Ｄ変換回路。
【請求項７】
請求項１において、
上記入力信号は、電流信号であることを特徴とするＡ／Ｄ変換回路。
【請求項８】
請求項６において、
上記抵抗ラダーを含む入力側回路は、第１電源電圧で動作する第１回路で構成され、
上記電圧比較回路を含む出力側回路は、上記第１電源電圧よりも低い第２電源電圧で動作する第２回路で構成されてなることを特徴とするＡ／Ｄ変換回路。
【請求項９】
請求項９において、
上記Ａ／Ｄ変換回路は、半導体集積回路装置に搭載されるものであり、
上記半導体集積回路装置は、上記第１電圧で動作する第１回路部分と、上記第２電源電圧で動作する第２回路部分からなり、
上記第１回路部分は、上記第１電源電圧に適合した第１構造のＭＯＳＦＥＴで構成され、
上記第２回路部分は、上記第２電源電圧に適合し、上記第１構造と異なる第２構造のＭＯＳＦＥＴで構成されてなることを特徴とするＡ／Ｄ変換回路。
【請求項１０】
請求項９において、
上記第２電源電圧は、１Ｖ以下であることを特徴とするＡ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、Ａ／Ｄ変換回路に関し、特に並列型Ａ／Ｄ変換回路に利用して有効な技術に関するものである。
【背景技術】
【０００２】
ＤＶＤ（Digital Versatile Disk）等のＯＤＤ（Optical Disk Drive）や、ＨＤＤ（Hard Disk Drive)のリードチャネル、すなわちディスクに記録された信号を読み取る系においては、信号処理（復調）をデジタル信号処理で行う場合Ａ／Ｄ(Analog Digital)変換器が必須となる。ＯＤＤでは近年、読み出し速度の高速化、記録密度の向上に伴い、符号間干渉が発生し、現在主流のアナログ方式ではデータが正しく読めなくなりつつある。この問題のブレークスルーがデジタル信号処理（ＰＲＭＬリードチャネル方式）によるデータ復調であるが、このためにはピックアップからのアナログ信号をデジタル信号に変換するＡ／Ｄ変換器が不可欠である。
【０００３】
上記ＯＤＤのうちのＤＶＤ用途として、本願発明者においては７ビット程度の分解能で変換レート４８０ＭＳｐｓ(Mega Samples Per second）のＡ／変換回路の開発に着手した。このような高速仕様では並列型（フラッシュ型）Ａ／Ｄ変換器（以下、ＡＤＣともいう）が一般的である。一般的な並列型Ａ／Ｄ変換器は、分解能の数だけ設けた比較器群で、入力信号とコードに対応した複数の基準電圧とを同時に比較してデジタル出力を得る方式である。しかし基準電圧と入力電圧とがそれぞれ差動となり４入力比較器を必要とし、その上で低い基準電圧と入力電圧を比較する比較器と高い基準電圧と入力電圧を比較する比較器とが存在するために、異なる動作点で特定の帯域、ゲインを有する必要があり、比較器の複雑化、消費電力の増加につながる。
【０００４】
このような問題を改善する従来技術の例としてムービングラダー（以下ＭＬ）方式が特開２００３−０７８４１５により提案されている。同公報のＭＬ方式では、図１２に示すように入力バッファの出力ノードに抵抗ラダーを接続し、これの両端側から定電流を流すことで、２のｎ乗−１の階調の±ＤＣオフセットを持つＭＬ出力電圧を生成する。各比較器には基準電圧ＶＲＥＦが共通に供給される。
【特許文献１】特開２００３−０７８４１５
【発明の開示】
【発明が解決しようとする課題】
【０００５】
例えば、ＤＶＤ−ＲＡＭに対応するＰＲＭＬシステムには広い入力振幅仕様を持つＡＤＣが要求される。また、消費電力の低減にはコアロジック同様、ＡＤＣも１Ｖ素子で構成することが望ましい。また製造コストの観点からは、オプション素子である１．５Ｖ、２．５Ｖ又は１．８Ｖ素子を併用するトリプルオキサイドは望ましくない。したがって、３．３Ｖと１．０Ｖ素子からなるデュアルオキサイド構成で入力振幅、消費電力、製造コストの要求を満たすことは極めて有益である。前記ＭＬ方式では入力信号に合計で入力振幅と同幅のＤＣオフセットを持たせるため、ＭＬ内部でのダイナミックレンジは通常の２倍となり、ＭＬ回路の飽和動作マージン確保のため例えば３．３Ｖ電源で構成される。
【０００６】
図１２のようにＭＬ回路の出力を受けることになる比較器以降を１Ｖ電源で構成する場合、比較器の動作点、耐圧等の関係から基準電圧とＭＬ出力電圧（完全差動回路では正相、負相ＭＬ出力のゼロクロス電位）を１Ｖ程度に下げることになる。このような低電圧化により入力信号階調が下がった際に、抵抗ラダー最下位電位に位置する定電流引き抜き用ＭＯＳＦＥＴの動作電圧が確保できなくなる。すると、定電流引き抜き用ＭＯＳＦＥＴが非飽和となり、上記抵抗ラダー最上位から供給される定電流の一部を引き抜くことが出来なくなり、ソースフォロアに流れ込んで歪の原因を引き起こしてしまうという問題が生じる。
【０００７】
この発明の目的は、入力振幅、消費電力、製造コストの要求に応えた新規なＡ／Ｄ変換回路を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、抵抗ラダーの一端側から入力信号を供給し、他端側を基準電位点に接続する。複数の電圧比較器により上記抵抗ラダーの各抵抗素子の接続点から得られる複数電圧と、１つの基準電圧とをそれぞれ比較する。上記抵抗ラダーの各抵抗値を、上記入力信号が最大階調電圧時に上記ラダー抵抗の他端側の第１番目の接続点の電圧が上記基準電圧に一致し、上記入力信号が上記最大階調電圧の次の階調電圧から最小階調電圧に至るまでは上記ラダー抵抗の他端側の第２番目から上記ラダー抵抗の一端側までがそれぞれ上記基準電圧に一致するように非線形に設定する。上記複数の電圧比較回路から上記入力信号に対応した線型の温度計符号を得る。
【発明の効果】
【０００９】
低電圧で電圧比較回路を安定的に動作させることができる。入力振幅、消費電力、製造コストの要求に応えることができる。
【発明を実施するための最良の形態】
【００１０】
図１には、この発明に係るＡＤＣの一実施例の回路図が示されている。これらの各回路素子及び回路ブロックは、公知のＣＭＯＳ半導体集積回路の製造技術によって、単結晶シリコンを代表とするような半導体基板上において形成される。一般に、ＡＤＣでは分解能をｎビットとしたとき、２のｎ乗−１個からなる抵抗ラダーによりデジタル変換出力を得ることができる。この実施例では、特に制限されないが、４ビットのデジタル出力を得るのに２のｎ乗＋１に相当する１７個の抵抗ラダーを用いている。この理由は、後段側で補間を行うことによって、最終的には前記のように７ビットのデジタル信号を得ることを想定したものである。同図においては、抵抗ラダーの両側の２個ずつの抵抗Ｒ１６、Ｒ１５及びＲ１、Ｒ０とそれに対応した４つの電圧比較回路ＶＣＰ１６、ＶＣＰ１５及びＶＣＰ１、ＶＣＰ０が代表として例示的に示されている。
【００１１】
アナログ入力信号ＡＶｉｎは、入力バッファとしてのＮチャネル型からなるソースフォロワＭＯＳＦＥＴＱ１のゲートに供給される。このＭＯＳＦＥＴＱ１のドレインは、電源電圧端子ＶＣＣに接続される。特に制限されないが、この電源電圧ＶＣＣは、３．３Ｖのような比較的高い電圧とされる。上記ＭＯＳＦＥＴＱ１のソースと基準電位点である回路の接地電位との間には、抵抗Ｒ１６〜Ｒ０からなる抵抗ラダーが設けられる。上記Ｒ１６〜Ｒ０からなる抵抗ラダーの一端は上記のようにＭＯＳＦＥＴＱ１のソースに接続され、他端は回路の接地電位に接続される。上記各抵抗Ｒ０〜Ｒ１６の相互接続点及び上記ＭＯＳＦＥＴＱ１のソースと接続される一端側から上記入力信号ＡＶｉｎに対応した１７個の分圧電圧ＶＭＬ０〜ＶＭＬ１６が形成される。
【００１２】
上記のような分圧電圧ＶＭＬ０〜ＶＭＬ１６は、それぞれが電圧比較回路ＶＣＰ０〜ＶＣＰ１６の入力（＋）に供給される。このとき、最も低い階調に対応した電圧比較回路ＶＣＯ０には、最も高い分圧電圧ＶＭＬ１６が供給される。以下、抵抗Ｒ１６とＲ１５の相互接続点から得られる第２番目に高い分圧電圧ＶＭＬ１５は、第２番目に低い階調に対応した電圧比較回路ＶＣ１の入力（＋）に供給される。以下、同様にして最終的には最も高い階調に対応した電圧比較回路ＶＣＰ１６の入力（＋）には、最も低い分圧電圧ＶＭＬ０が供給されるよう上記分圧電圧が順次に選ばれる。上記電圧比較回路ＶＣＰ０〜ＶＣＰ１６の他方の入力（−）には、基準電圧ＶＲＥＦが共通に供給される。
【００１３】
上記抵抗ラダーＲ０〜Ｒ１６の各抵抗値は、上記入力信号ＡＶｉｎに対応し、ＭＯＳＦＥＴＱ１のソース出力、つまりは上記抵抗ラダーの一端での入力信号が最大階調電圧時に上記ラダー抵抗の他端側の第１番目の接続点の電圧ＶＭＬ０が上記基準電圧ＶＲＥＦに一致し、上記抵抗ラダーの一端での入力信号が最大階調よりも１階調低い電圧時に上記ラダー抵抗の他端側の第２番目の接続点の電圧ＶＭＬ１が上記基準電圧ＶＲＥＦに一致し、以下、同様にして最小階調電圧時には上記ラダー抵抗の一端側の電圧ＶＭＬ１６が上記基準電圧ＶＲＥＦに一致するように非線形に設定され、上記電圧比較回路ＶＣＰ０からＶＣＰ１６から上記入力信号ＡＶｉｎに対応して線型の温度計符号を得る。
【００１４】
上記ＭＯＳＦＥＴＱ１は、３．３Ｖのような電源電圧ＶＣＣに対応した高耐圧構造のＭＯＳＦＥＴから構成される。これに対して、電圧比較回路ＶＣＰ０〜ＶＣＰ１６は、１．０Ｖ又はそれ以下のような電源電圧ＶＤＤに対応した耐圧を持つ微細化されたＭＯＳＦＥＴから構成される。この実施例では、このような２種類の構造からなるＭＯＳＦＥＴにより構成できるから製造コストの低減を図ることができる。このことは、以下の他の実施例においても同様である。
【００１５】
図２には、図１の回路において抵抗ラダーの総抵抗値を４００Ωとし、基準電圧ＶＲＥＦ（差動出力ゼロクロス電圧）を１Ｖとしたときの各抵抗Ｒ０〜Ｒ１６の抵抗値分布図が示されている。抵抗Ｒ０を除いて、抵抗Ｒ１〜Ｒ１６の抵抗値は、同図のような非線形とされる。
【００１６】
図３には、この発明に係るＡＤＣの動作を説明するための波形図が示されている。アナログ入力信号ＡＶｉｎに対して、上記ソースフォロワ回路でレベルシフトされた入力信号ＶＭＬ１６が、上記抵抗ラダーによって順次に分圧される。同図には、ダイナミックレンジでの上記アナログ入力信号ＡＶｉｎ及びレベルシフトされた入力信号ＶＭＬ１６と中間部の電圧ＶＭＬ８及び最も分圧比が大きくされた電圧ＶＭＬ０と基準電圧ＶＲＥＦとの関係が例示的に示されている。抵抗Ｒ０は、上記入力信号ＡＶｉｎのダイナミックレンジに対応した分圧電圧ＶＭＬ０の信号振幅を確保するように選ばれるものであり、この抵抗Ｒ０を除いて抵抗Ｒ１〜Ｒ１６の抵抗値が、前記図２のように連続的な非線形とされる。
【００１７】
上記のようにダイナミックレンジの最大値時における電圧ＶＭＬ０が基準電圧ＶＲＥＦを超えたとき、全ての電圧比較回路ＶＣＰ０〜ＶＣＰ１６の全出力がハイレベルの最大値を出力する。また、ダイナミックレンジの最小値時における電圧ＶＭＬ１６が基準電圧ＶＲＥＦより低下したとき、全ての電圧比較回路ＶＣＰ０〜ＶＣＰ１６の全出力がロウレベルの最小値を出力する。上記抵抗ラダーの設計式は以下の通りである。
【００１８】
【数１】
0004596424.tif 000002
【００１９】
【数２】
0004596424.tif 000003
【００２０】
【数３】
0004596424.tif 000004
【００２１】
【数４】
0004596424.tif 000005
【００２２】
前記数式１〜４において、ＭＬは分解能：ｎビットを示し、ＶMLは前記ＭＯＳＦＥＴＱ１のソース出力である入力信号ＶＭＬ１６に対応し、ＲMLは総抵抗値（Ω）を示し、ＩMLは抵抗ラダーに流れる電流値（Ａ）を示し、ＶREF は前記ＶＲＥＦに対応し、ΣＲi は、０からｉ番目までの累積抵抗値（Ω）を示し、ＶLSB は１ＬＳＢ電圧を表している。
【００２３】
前記のように入力振幅１．７Ｖｐｐｄで、基準電圧ＶＲＥＦが１Ｖ、総抵抗値が４００Ωであるとすると、前記設計数式１〜４から各抵抗Ｒ０〜Ｒ１６のうち、Ｒ０＝２１６．２（Ω）、Ｒ１＝６．４（Ω）、Ｒ２＝６．８（Ω）……Ｒ１５＝１８．２（Ω）、Ｒ１６＝２０．２（Ω）のようになる。
【００２４】
このことを定性的に説明すると、上記抵抗ラダーＲ０〜Ｒ１６の総抵抗値が４００Ωとし、入力信号が最大階調電圧時の電圧を決めると、上記抵抗ラダーＲ０〜Ｒ１６に流れる電流が求められる。そして、上記ラダー抵抗の他端側の第１番目の接続点の電圧ＶＭＬ０が上記基準電圧ＶＲＥＦに一致するよう抵抗Ｒ０抵抗値（又は総抵抗値に対する割合）が求められる。次に、上記抵抗ラダーの一端での入力信号が最大階調よりも１階調低い電圧とし、かかる電圧と上記総抵抗値から流れる電流を求めて上記ラダー抵抗の第２番目の接続点の電圧ＶＭＬ１が上記基準電圧ＶＲＥＦに一致するよう抵抗値Ｒ０＋Ｒ１が求められる。そして、この合成抵抗値Ｒ０＋Ｒ１から、先に求めた抵抗Ｒ０の抵抗値を差し引くことにより抵抗Ｒ１の抵抗値を求めることができる。以下、同様にして抵抗Ｒ２、Ｒ３…Ｒ１６のような順序により全ての抵抗値を求めることができる。
【００２５】
図４には、この発明に係るＡＤＣの他の一実施例の回路図が示されている。この実施例のＡＤＣは、完全差動型に向けられている。この実施例は、前記図１の実施例の構成（シングルエンド構成）を完全差動化したものである。完全差動構成は、デジタル回路からの雑音など外部から入る雑音に強い構成であり、ＡＤＣやＤＡＣなどアナログ・デジタル混載のＩＣに好適である。
【００２６】
アナログ入力信号は、正相入力信号ＡＶｉｎｐと逆相入力信号ＡＶｉｎｎの相補信号とされる。逆相入力信号ＡＶｉｎｎは、ソースフォロワＭＯＳＦＥＴＱ１ｎのゲートに供給され、このＭＯＳＦＥＴＱ１ｎと回路の接地電位との間に抵抗Ｒ１６ｎ、Ｒ１５ｎ……Ｒ１ｎ及びＲ０ｎからなる抵抗ラダーが設けられる。正相入力信号ＡＶｉｎｐは、ソースフォロワＭＯＳＦＥＴＱ１ｐのゲートに供給され、このＭＯＳＦＥＴＱ１ｐと回路の接地電位との間に抵抗Ｒ１６ｐ、Ｒ１５ｐ……Ｒ１ｐ及びＲ０ｐからなる抵抗ラダーが設けられる。
【００２７】
上記正相入力信号ＡＶｉｎｐに対応した各分圧電圧ＶＭＬ１６ｐ、ＶＭＬ１５ｐ…ＶＭＬ１ｐ、ＶＭＬ０ｐは、前記図１の同様に電圧比較回路ＶＣＰ０、ＶＣＰ１、…ＶＣＰ１５、ＶＣＰ１６の入力（＋）に供給される。そして、上記逆相入力信号ＡＶｉｎｎに対応した各分圧電圧ＶＭＬ１６ｎ、ＶＭＬ１５ｎ…ＶＭＬ１ｎ、ＶＭＬ０ｎは、前記図１の基準電圧ＶＲＥＦに代えて電圧比較回路ＶＣＰ０、ＶＣＰ１、…ＶＣＰ１５、ＶＣＰ１６の入力（−）にそれぞれ供給される。このような完全差動型では、入力信号の振幅が大きく、かつ同符号の信号同士を比較することはない。電圧比較回路の入力は差動信号なので一方は常に他方の逆極性である。各電圧比較回路のデシジョンポイントは信号の同相電圧（＝（Ｖｉｎｐ＋Ｖｉｎｎ／２）であり、全ての電圧比較回路で同一である。つまり、完全差動型での実質的な基準電圧ＶＲＥＦは正相、負相ＭＬ出力のゼロクロス電位に相当する定電位である。また、抵抗分圧の影響で、抵抗ラダーの下位側（ＶＭＬ０側）ほど振幅は減衰するが、差動回路では平均化されて影響を小さくできる。
【００２８】
図５には、この発明に係るＡＤＣの更に他の一実施例の回路図が示されている。この実施例のＡＤＣでは、電圧比較回路ＶＣＰ０〜ＶＣＰ１６の入力側に位相補償抵抗が設けられる。抵抗ラダーの各ノードでは位相遅延が異なり、差動回路では中心ほど、位相が遅れ、高速になるほど顕著な歪となる。そのため、同図では省略されているが中間ノード部分の電圧比較回路（ＶＣＰ８を含む１ないし複数個）は上記位相補償抵抗を省略して直接に接続し、両端に近づくほど電圧比較回路ＶＣＰ１、ＶＣＰ０及びＶＣＰ１５、ＶＣＰ１６のように大きな位相補償抵抗を接続して全ての電圧比較回路ＶＣＰ０〜ＶＣＰ１６での位相を揃えている。また、ソースフォロワＭＯＳＦＥＴＱ１ｎ及びＱ１ｐのゲートには、制御回路ＣＯＮＴが設けられる。この制御回路ＣＯＮＴは、コモンモード電圧及びダイナミックレンジ制御を行う。
【００２９】
図６には、上記制御回路ＣＯＮＴの一実施例の回路図が示されている。アナログ差動入力信号ＡＶｉｎｐとＡＶｉｎｎは、結合容量Ｃ１とＣ２により直流成分が阻止されて交流分が前記ＭＯＳＦＥＴＱ１ｐ及びＱ１ｎのゲートに伝えられる。上記ＭＯＳＦＥＴＱ１ｐとＱ１ｎのゲート間は、同じ抵抗値とされた抵抗Ｒ１とＲ２により結合される。上記抵抗Ｒ１とＲ２の相互接続点から得られる中間電圧は、上記ＭＯＳＦＥＴＱ１ｐ及びＱ１ｎと同じ構造のＭＯＳＦＥＴＱ２のゲートに供給される。そして、このＭＯＳＦＥＴＱ２の回路の接地電位との間には抵抗Ｒ３が接続される。この抵抗Ｒ３は、前記抵抗ラダーの総抵抗値と同じく設定される。このＭＯＳＦＥＴＱ２のソース電位は、増幅回路ＡＭＰの反転入力（−）に供給される。この増幅回路ＡＭＰの非反転入力（＋）には、コモンモード電圧ＶＣが供給される。この増幅回路ＡＭＰの出力信号が上記中間電圧に帰還される。
【００３０】
前記図５の実施例において、正相、負相ソース端子電圧ＶML（ＶＭＬ１６ｐ，ＶＭＬ１６ｎ）のコモンモード電圧ＶＣは、ＶＣ＝２n-1 ・ＶLSB ＋ＶREF …（式５）のように基準電圧ＶREF と入力振幅仕様（２n-1 ・ＶLSB ）から決まる。図６の実施例では、抵抗分圧で得られたコモンモード電圧ＶＣは、ダミー回路としてのＭＯＳＦＥＴＱ２によるソースフォロワを帰還経路に含んだ増幅回路ＡＭＰで管理されるために、ＭＯＳＦＥＴＱ２とＱ１ｐ及びＱ１ｎと抵抗Ｒ３を同様なＭＯＳＦＥＴ及び抵抗で構成することにより、ＭＯＳＦＥＴのしきい値電圧と抵抗バラツキの影響をキャンセルすることができる。
【００３１】
ダイナミックレンジＶDRとすると、式５からＶＣ＝ＶREF ＋ＶDR／２を満たすことで、抵抗ラダーの抵抗比をそのままに基準電圧ＶREF とコモンモード電圧ＶＣの調整でダイナミックレンジの変更が可能である。また、上記ダミー回路としてのＭＯＳＦＥＴＱ２のゲート幅は、上記ＭＯＳＦＥＴＱ１ｐ、Ｑ１ｎの１／αの小さなサイズとし、抵抗Ｒ３を抵抗ダミーの総抵抗×αと大きな抵抗値とすることで、制御回路ＣＯＮＴにおける消費電流を低減させることができる。
【００３２】
図７には、この発明に係るＡＤＣに用いられる抵抗ラダーの一実施例のレイアウト図が示されている。本発明のＡＤＣにおいては、抵抗ラダーの比精度が重要となる。同図（Ａ）のように、抵抗ラダーを構成する個々の抵抗同士を配線により接続すると、配線に存在する寄生抵抗成分が誤差として発生してしまう。そこで、同図（Ｂ）及び（Ｃ）のように個々のラダー抵抗素子を１つの抵抗素子にまとめ、同図（Ｂ）のレイアウト及び（Ｃ）の概略断面構造に示したように抵抗比に応じた間隔でコンタクトを打ち込んでいる。これにより、抵抗間の配線寄生抵抗等によるばらつきが低減され、非線形ＭＬの精度が向上する。なお、特に制限されないが、ラダー抵抗は、シリコン基板Ｓｉの表面に形成された絶縁膜Ｓｉ０２上に導電性のポリシコンＰｏｌｙ−Ｓｉを形成して抵抗素子として用いる。この１つの抵抗素子にまとめられた抵抗ラダーにアルミニュウム等の金属配線Ｍによりコンタクトを打ち込んで、前記Ｒ０〜Ｒ１６のような抵抗素子を形成するものである。
【００３３】
図８には、この発明に係るＡＤＣに用いられる抵抗ラダーの他の一実施例のレイアウト図が示されている。この実施例は、前記図４、図５に示したような完全差動型の抵抗ラダーに向けられている。正相、負相の抵抗ラダーを逆並行に配置すること、つまりは抵抗ラダーの一端と他端を互いに逆にして並行配置して、電圧比較回路に導く配線をペアとして引き出すようにするものである。このような抵抗ラダーのレイアウトによって、差動配線の交差数の低減を図ることができるものとなる。
【００３４】
図９には、この発明に係るＡＤＣの更に他の一実施例の回路図が示されている。この実施例のＡＤＣでは、抵抗ラダーの一端側が入力端子ＡＩＮとされる。この入力端子ＡＩＮには、前記のような図１のようなソースフォロワ、あるいはボルテージフォロワのような入力バッファを設けて電圧信号を入力するものであってもよいし、電流信号の形態での入力信号ＡＩＮを入力することもできる。つまり、入力信号を電圧−電流変換回路により電流信号に変換し、電流ミラー回路により上記入力端子ＡＩＮから電流信号を供給することができる。このような電流信号の形態での入力は、前記完全差動型においても同様に適用できる。上記電圧比較回路ＶＣＰ０〜ＶＣＰ１６から得られる温度計符号Ｃ０〜Ｃ１６は、エンコーダに入力されて、Ｄ０〜Ｄ３からなる２進のデジタル信号に変換される。また、後述するような補間を行えば、７ビットのような拡張されたデジタル信号を形成することもできる。このことは、前記図１、図４、図５等のような実施例においても同様である。
【００３５】
図１０には、この発明に係るＡＤＣに用いられる電圧比較回路の一実施例の具体的回路図が示されている。この実施例では、代表として１つの入力信号に対応した完全差動構成の前置アンプとそれに対応した後段アンプが例示的に示されている。
【００３６】
前置アンプ（差動増幅回路）は、差動回路と負荷回路とから構成される。差動回路は、Ｎチャネル型の差動ＭＯＳＦＥＴＱ１０とＱ１１と、その共通ソースと回路の接地電位との間に設けられたＮチャネルＭＯＳＦＥＴＱ１２と、上記差動ＭＯＳＦＥＴＱ１０とＱ１１のドレインと電源電圧との間に設けられたＰチャネルＭＯＳＦＥＴＱ１３とＱ１４とにより構成される。上記差動ＭＯＳＦＥＴＱ１０とＱ１１のゲートが、それぞれ逆相入力端子（−）と正相入力端子（＋）とされる。上記ＭＯＳＦＥＴＱ３のゲートには、上記バイアス電圧Ｖｂｎが供給されて定電流源として動作する。同様に、ＰチャネルＭＯＳＦＥＴＱ１３とＱ１４のゲートにも、上記バイアス電圧Ｖｂｐが供給されて定電流源として動作する。
【００３７】
後段アンプは、増幅部とラッチ部とから構成される。増幅部は、Ｎチャネル型の差動ＭＯＳＦＥＴＱ２０とＱ２１と、その共通ソースと回路の接地電位との間に設けられ、ゲートにバイアス電圧Ｖｂｎが供給されたＮチャネルＭＯＳＦＥＴＱ２２と、上記差動ＭＯＳＦＥＴＱ２０とＱ２１のドレイン間に設けられたＭＯＳＦＥＴＱ２３とから構成される。差動ＭＯＳＦＥＴＱ２１とＱ２２のゲートは、前記前置アンプの正相出力（＋）と逆相出力（−）に接続される。ＭＯＳＦＥＴＱ２３のゲートには、リセットパルスｒｅｓｅｔが供給される。
【００３８】
ラッチ部は、ＮチャネルＭＯＳＦＥＴＱ２４とＱ２５及びＰチャネルＭＯＳＦＥＴＱ２７とＱ２８のゲートとドレインとがそれぞれ交差接続されてラッチ形態にされる。ＰチャネルＭＯＳＦＥＴＱ２７とＱ２８のソースには、１．５Ｖのような電源電圧が供給され、ＮチャネルＭＯＳＦＥＴＱ２４とＱ２５のソースと回路の接地電位との間には、活性化信号としてのクロックｃｌｋを受けるＮチャネルＭＯＳＦＥＴＱ２６が設けられる。
【００３９】
ラッチ回路においては、クロックｃｌｋがロウレベルの非動作期間では、リセットパルスｒｅｓｅｔによりＭＯＳＦＥＴＱ２３がオン状態となり、差動ＭＯＳＦＥＴＱ２０、Ｑ２１及びラッチ形態のＮチャネルＱ２４とＱ２５及びＰチャネルＭＯＳＦＥＴＱ２７とＱ２８のゲートとドレインと短絡して同一電位にする。リセットパルスｒｅｓｅｔによりＭＯＳＦＥＴＱ２３がオフ状態にされると、差動ＭＯＳＦＥＴＱ２０、Ｑ２１が前置アンプの出力信号に対応した出力信号を形成する。増幅部の相補出力がラッチ動作に必要な一定電圧差になるタイミングで、クロックｃｌｋによりＭＯＳＦＥＴＱ２６をオン状態にしてラッチ回路を活性化すると、ＮチャネルＭＯＳＦＥＴＱ２４、Ｑ２５及びＰチャネルＭＯＳＦＥＴＱ２７、Ｑ２８の正帰還増幅動作によって上記増幅部での増幅出力に対応したハイレベル／ロウレベルの２値信号を高速に形成して上記クロックｃｌｋがハイレベルの期間保持し続ける。このようなラッチ回路での論理しきい値は、上記２つの相補入力信号のレベルが互いに等しくなる電圧である。
【００４０】
このような正相出力端子（＋）と逆相出力端子（−）とが設けられて、相補信号を次段回路に伝えるような前置アンプ（ＰＡ）を用いた場合、アベレージング抵抗Ｒave は、上記相補の出力端子（＋）と（−）のそれぞれに対応して隣接する前記アンプ同士の出力端子（＋）と（−）との間に設けられる。ここで隣接するとは、隣接した階調に対応された前置アンプの関係をいうのである。上記アベレージング抵抗Ｒave は、隣接する比較器出力間を抵抗で接続することで得られる平均化効果で比較器のオフセットを抑圧するもので、抵抗を付加するだけであり、大きな面積、消費電力の増加無く比較器のオフセットを低減できる効果的な手法である。
【００４１】
図１１には、この発明に係るＡＤＣが用いられるディスク再生システムの一実施例のブロック図が示されている。前記に説明したようにＤＶＤ等のＯＤＤや、ＨＤＤのリードチャネル、すなわちディスクに記録された信号を読み取る系においては、信号処理（復調）をデジタル信号処理で行う場合ＡＤＣが必須となる。同図において、レーザピックアップから読み出した信号は、フィルタや自動利得制御アンプで構成されるアナログフロントエンド部においてフィルタ処理、信号振幅調整を行った後、ＰＲＭＬリードチャネル部に入力される。
【００４２】
ＰＲＭＬリードチャネル部は、拡大して示したように構成される。アナログフロントエンドを経た波形は、Ａ／Ｄ変換器ＡＤＣにてデジタル信号に変換され、ＰＲ等化器によりＰＲ方式の波形等化が行われ、ビタビ復号器によりＭＬ方式による復号処理が行われてデータが再生される。また周波数／位相比較器、及びＶＣＯよりなるループにて再生データに同期したクロックが再生される。上記ＰＲＭＬリードチャネル部に設けられるＡＤＣとして前記図１、図４、図５及び図９のようなＡＤＣが用いられる。
【００４３】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、電源電圧ＶＣＣ、ＶＤＤの電圧値や抵抗ラダーの抵抗値等は用途な要求される階調、ダイナミックレンジ等に応じて種々の実施形態を取ることができる。また、例えば前記図１０において、前置アンプ部の後段側にアベレージング＆補間抵抗を設け、補間抵抗で形成された補間電圧も比較器に入力して温度計符号を生成し、エンコーダにより７ビットのようにビット拡張されたデジタル出力を得るようにするものであってもよい。このようなビット拡張を行う場合には、上記抵抗ラダーとして前記のように２のｎ乗＋１個のような抵抗素子を設けることが必要となるものである。前置アンプ及び後段アンプの具体的構成は、種々の実施形態を取ることができる。この発明は、並列型Ａ／Ｄ変換回路に広く利用することができる。
【図面の簡単な説明】
【００４４】
【図１】この発明に係るＡＤＣの一実施例を示す回路図である。
【図２】図１における抵抗ラダーの一例の抵抗値分布図である。
【図３】この発明に係るＡＤＣの動作を説明するための波形図である。
【図４】この発明に係るＡＤＣの他の一実施例を示す回路図である。
【図５】この発明に係るＡＤＣの更に他の一実施例を示す回路図である。
【図６】図５の制御回路ＣＯＮＴの一実施例を示す回路図である。
【図７】この発明に係るＡＤＣの抵抗ラダーの一実施例を示すレイアウト図である。
【図８】この発明に係るＡＤＣの抵抗ラダーの他の一実施例を示すレイアウト図である。
【図９】この発明に係るＡＤＣの更に他の一実施例を示す回路図である。
【図１０】この発明に係るＡＤＣに用いられる電圧比較回路の一実施例を示す具体的回路図である。
【図１１】この発明に係るＡＤＣが用いられるディスク再生システムの一実施例を示すブロック図である。
【図１２】従来技術の一例を示す回路図である。
【符号の説明】
【００４５】
Ｒ０〜Ｒ１６…ラダー抵抗、ＶＣＰ０〜ＶＣＰ１６…電圧比較回路、Ｑ１、Ｑ２、Ｑ１０〜Ｑ１４、Ｑ２０〜Ｑ２７…ＭＯＳＦＥＴ、Ｓｉ…シリコン基板、ＳｉＯ２…絶縁膜、Ｐｏｌｙ−Ｓｉ…ポリシコン抵抗、Ｍ…配線、Ｒave …アベレージング用抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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