(57)【特許請求の範囲】
【請求項１】
しきい電圧もしくはしきい電流が外部から電気的に制御可能な３端子転送素子多数個を、一次元的に配列し、
隣接する転送素子のしきい電圧もしくはしきい電流を制御する制御電極を、電圧もしくは電流の一方向性をもつ電気的手段にて互いに接続し、電源電圧ラインを、前記転送素子の各制御電極に、各負荷抵抗器を介して接続し、
前記一次元的に配列された各転送素子の残りの２端子のうちの一方に、外部からｎ相（ｎは２以上の整数）のクロックパルスラインを、それぞれｎ素子毎に順繰りに接続し、
ある相のクロックパルスにより、ある転送素子がオンしているとき、その転送素子近傍の転送素子のしきい電圧もしくはしきい電流を、前記電気的手段を介して変化させ、
他の相のクロックパルスにより、前記ある転送素子に隣接する転送素子をオンさせ、
発光のためのしきい電圧もしくはしきい電流が外部から電気的に制御可能な３端子発光素子多数個を、一次元的に配列し、ｍ個（ｍは２以上の整数）毎にグループ化し、
前記転送素子の各制御電極を、各グループの前記発光素子の制御電極に共通に接続し、
各グループのｍ個の発光素子の残りの２端子の一方を、発光のための電流を印加するｍ本のラインに順繰りに接続し、
前記３端子転送素子および前記３端子発光素子は、ｐｎｐｎ構造を持つ３端子発光サイリスタよりなると共に、前記ｍ個の３端子発光素子は１つのゲート島上に設けられ、
前記１つのゲート島上に設けられる前記ｍ個の３端子発光素子を構成するカソード島またはアノード島の間のゲート島部分のゲート層には、当該ゲート島部分の縁部に一端が開いている溝が設けられ、当該溝は、カソード島またはアノード島の隣接する一辺の長さより短い長さと当該ゲート層の厚さより小さい深さを有し、当該溝が設けられる箇所の隣接するカソード島またはアノード島間の距離より小さい幅を有することを特徴とする自己走査型発光素子アレイ。
【請求項２】
前記ｍ個の３端子発光素子と、これらｍ個の３端子発光素子に接続された転送素子とは、１つのゲート島上に設けられていることを特徴とする請求項１記載の自己走査型発光素子アレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、３端子発光サイリスタよりなる発光素子アレイにおいて、１つのゲート島上に複数の発光点を設けた構造に関し、さらには複数の発光点が点灯したときの光出力が、それぞれの発光点が別々に点灯したときの光出力の和となることを可能とする素子構造に関する。
【０００２】
【従来の技術】
本発明者らは発光素子アレイの構成要素としてｐｎｐｎ構造を持つ３端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特開平１−２３８９６２号公報、特開平２−１４５８４号公報、特開平２−９２６５０号公報、特開平２−９２６５１号公報）し、光プリンタ用光源として実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな発光素子アレイを作製できること等を示した。
【０００３】
さらに本発明者らは、ｐｎｐｎ構造を持つ発光サイリスタよりなる転送素子アレイをシフトレジスタとして、発光素子アレイと分離した構造の自己走査型発光素子アレイを提案している（特開平２−２６３６６８号公報）。
【０００４】
図１に、３端子発光サイリスタの基本構造を示す。一例として、ｐ形基板上にｐｎｐｎ構造を形成したものである。この３端子発光サイリスタのゲートは、オン電圧を制御する働きを持ち、カソードに加えられるオン電圧は、ゲート電圧にｐｎ接合の拡散電位およびオンに必要な電流による電圧降下を加えた電圧となる。またオンした後、ゲート電圧はアノード電圧とほぼ一致するようになる。したがって、アノードが接地されていれば、ゲート電圧は０ボルトとなる。
【０００５】
図２は、このような３端子発光サイリスタを用いた、自己走査型発光素子アレイの第１の基本構造の等価回路図である。発光素子として、３端子発光サイリスタＴ（−１）〜Ｔ（＋２）を用い、発光サイリスタＴ（−１）〜Ｔ（＋２）には、各々ゲート電極Ｇ-1〜Ｇ+2が設けられている。各々のゲート電極には、負荷抵抗ＲL を介して電源電圧ＶGA（−５Ｖ）が印加される。また、各々のゲート電極Ｇ-1〜Ｇ+2は、電気的相互作用を作るためにダイオードＤ-1〜Ｄ+2を介して電気的に接続されている。各単体発光サイリスタのカソード電極に、２本の転送クロックライン（φ１，φ２）がそれぞれ１素子おきに接続される。図中、φS はスタートパルスを示す。
【０００６】
動作を説明する。まず転送クロックφ１がローレベルとなり、発光サイリスタＴ（０）がオンしているとする。このとき３端子発光サイリスタの特性からゲート電極Ｇ0 は零ボルト近くまで引き上げられる。このとき、抵抗ＲL ，ダイオードＤ-1〜Ｄ+2のネットワークから各発光サイリスタのゲート電圧が決まる。そして発光サイリスタＴ（０）に近い素子のゲート電圧が最も上昇し、以降順にＴ（０）から離れるにしたがいゲート電圧は下降していく。
【０００７】
しかしながら、ダイオード特性の一方向性，非対称性から、電圧を下げる効果は、発光サイリスタＴ（０）の右方向にしか働かない。すなわちゲート電極Ｇ1 はＧ0 に対し、ダイオードの順方向立ち上がり電圧Ｖdif だけ低い電圧に設定され、ゲート電極Ｇ2 はＧ1 に対し、さらにダイオードの順方向立ち上がり電圧Ｖdif だけ低い電圧に設定される。一方、発光サイリスタＴ（０）の左側のゲート電極Ｇ-1はダイオードＤ-1が逆バイアスになっているため電流が流れず、したがって電源電圧ＶGAと同電位となる。
【０００８】
次の転送クロックパルスφ２は、最近接の発光サイリスタＴ（１），Ｔ（−１），そしてＴ（３）およびＴ（−３）等に印加されるが、これらの中で、最もターンオン電圧の高い素子はＴ（１）であり、Ｔ（１）のターンオン電圧はゲート電極Ｇ1 のゲート電圧＋Ｖdif であるが、これはＶdif の約２倍である。次にターンオン電圧の高い素子はＴ（３）であり、Ｖdif の約４倍である。Ｔ（−１）とＴ（−３）のターンオン電圧は、約ＶGA＋Ｖdif となる。
【０００９】
以上から、転送クロックパルスのローレベル電圧をＶdif の約２倍からＶdif の約４倍の間に設定しておけば、発光サイリスタＴ（１）のみをオンさせることができ、転送動作を行うことができる。
【００１０】
図３は、自己走査型発光素子アレイの第２の基本構造の等価回路図である。この自己走査型発光素子アレイは、転送素子（３端子発光サイリスタ）Ｔ（−１）〜Ｔ（２）、書き込み用発光素子Ｌ（−１）〜Ｌ（２）からなる。転送素子部分（転送部）の構成は、ダイオード接続を用いた例を示している。転送素子のゲート電極Ｇ-1〜Ｇ2 は、書き込み用発光素子のゲートにも接続される。書き込み用発光素子のアノードには、書き込み信号φI が加えられている。
【００１１】
動作を説明する。いま、転送素子Ｔ（０）がオン状態にあるとすると、ゲート電極Ｇ0 の電圧は、ＶGA（−５ボルト）より上昇し、ほぼ零ボルトとなる。したがって、書き込み信号φI の電圧が、ｐｎ接合の拡散電位（約１ボルト）以下であれば、発光素子Ｌ（０）を発光状態とすることができる。
【００１２】
これに対し、ゲート電極Ｇ-1は約−５ボルトであり、ゲート電極Ｇ1 は約−１ボルトとなる。したがって、発光素子Ｌ（−１）の書き込み電圧は約−６ボルト、発光素子Ｌ（１）の書き込み電圧は約−２ボルトとなる。これから、発光素子Ｌ（０）のみに書き込める書き込み信号φI の電圧は、約−１〜−２ボルトの範囲となる。発光素子Ｌ（０）がオン、すなわち発光状態に入ると、書き込み信号φI ラインの電圧は約−１ボルトに固定されてしまうので、他の発光素子が選択されてしまう、というエラーは防ぐことができる。
【００１３】
発光強度は書き込み信号φI に流す電流量で決められ、任意の強度にて画像書き込みが可能となる。また、発光状態を次の素子に転送するためには、書き込み信号φI ラインの電圧を一度０ボルトまでおとし、発光している素子をいったんオフにしておく必要がある。
【００１４】
【発明が解決しようとする課題】
自己走査型発光素子アレイの解像度を向上させるためには、発光部のピッチを小さくする必要があり、基板上の素子密度を高くしなければならない。転送部と発光部を分離したタイプの自己走査型発光素子アレイの場合、発光部に対応して転送部の素子も増加させなければならず、基板上の素子密度が増大する。これはチップの温度上昇の増加、素子の製造歩留まりの低下などの問題を引き起こす。
【００１５】
本発明の目的は、素子構造を簡略化することにより、上述の問題の生じることのない自己走査型発光素子アレイを提供することにある。
【００１６】
【課題を解決するための手段】
本発明の自己走査型発光素子アレイによれば、しきい電圧もしくはしきい電流が外部から電気的に制御可能な３端子転送素子多数個を、一次元的に配列し、
隣接する転送素子のしきい電圧もしくはしきい電流を制御する制御電極を、電圧もしくは電流の一方向性をもつ電気的手段にて互いに接続し、
電源電圧ラインを、前記転送素子の各制御電極に、各負荷抵抗器を介して接続し、
前記一次元的に配列された各転送素子の残りの２端子のうちの一方に、外部からｎ相（ｎは２以上の整数）のクロックパルスラインを、それぞれｎ素子毎に順繰りに接続し、
ある相のクロックパルスにより、ある転送素子がオンしているとき、その転送素子近傍の転送素子のしきい電圧もしくはしきい電流を、前記電気的手段を介して変化させ、
他の相のクロックパルスにより、前記ある転送素子に隣接する転送素子をオンさせ、
発光のためのしきい電圧もしくはしきい電流が外部から電気的に制御可能な３端子発光素子多数個を、一次元的に配列し、ｍ個（ｍは２以上の整数）毎にグループ化し、
前記転送素子の各制御電極を、各グループの前記発光素子の制御電極に共通に接続し、
各グループのｍ個の発光素子の残りの２端子の一方を、発光のための電流を印加するｍ本のラインに順繰りに接続したことを特徴とする。
【００１７】
【発明の実施の形態】
図４は、本発明の自己走査型発光素子アレイの一実施例の等価回路図である。この自己走査型発光素子アレイは、図３の発光素子アレイにおいて、転送部の１転送素子（３端子サイリスタ）に対して発光部は２発光素子（３端子サイリスタ）を設けた構造である。
【００１８】
発光部の発光素子を２つずつのグループに分けて、各グループの２つの発光素子のそれぞれのカソードを第１の書き込み信号ラインφI １および第２の書き込み信号ラインφI ２に接続する。このようにすることによって書き込み信号ラインの数は増えるが、同時に発光できる発光点の数が２個になる。このような構造をとるときに、同じ転送部サイリスタに接続された２個の発光部サイリスタのゲート電極を別々にとらなくても、共通のゲートの島の上に２つのカソード島を置いた構造の方が、素子構造が簡単となり、チップを小型に作ることができる。
【００１９】
図５は、１つのゲート島上へ２つの発光点を形成した構造を示す。（ａ）は平面図、（ｂ）はｘ−ｘ′線断面図である。ｐ型層および基板２上に、ｎ型層３，ｐ型層４，ｎ型層５が積層され、ゲート島およびカソード島が形成される。図５において、１は裏面電極、６は絶縁膜、１１はゲート配線、１２は第１の発光点のカソード配線、１３は第２の発光点のカソード配線、２１はゲート電極、２２はカソード電極、３１はゲート島の領域、３２はカソード島の領域を示している。この構成によれば、１つのゲート島へ２つのカソード島が形成され、それぞれのカソード島に１つの発光サイリスタが形成されている。
【００２０】
以上の実施例では、１つのゲート島上へ２個の発光点を形成したが、２個以上の発光点を形成してもよい。このような構造では、前述したように素子構造が簡単になる。
【００２１】
このような自己走査型発光素子アレイでは、転送部サイリスタがオンになると、それに接続された複数個の発光部サイリスタのうち、任意の個数を独立のタイミングで点灯できる。
【００２２】
例えば、１２００ｄｐｉの２値記録のヘッドを使って、３００ｄｐｉのカラー画像を作ろうとする場合、図６のように副走査方向の密度を２倍として、４×８ドット分の面積階調で表現することになる（各色３２階調の、３２０００色）。これが６００ｄｐｉ相当の転送部サイリスタ２個、それに接続した各２個の発光部サイリスタで実現できる。
【００２３】
図６において、転送部サイリスタを１，２とし、これに接続する発光部サイリスタをそれぞれ１−１，１−２と、２−１，２−２とする。すなわち前の数字は転送部の番号、後の数字はφI ラインの番号を示す。
【００２４】
階調は、この３２個のマスを何個塗りつぶす（点灯させる）かで表現できる。簡単のために、２ｎ個のマスを塗りつぶすとき、φI ライン番号１の列のマスと、φI ライン番号２の列のマスを独立に、ランダムにｎ個ずつ塗りつぶすとする。このとき、全く同一のタイミングで点灯できるのは、転送部番号が等しい２個の発光点、すなわち、同一のゲート島上にある２個の発光点だけである。
【００２５】
この場合に問題になるのは、同じ転送部番号の隣り合ったマスが同時に塗りつぶされたとき濃度がａ倍になる点にある。
【００２６】
その理由を、以下に説明する。１つのゲート島上にカソード島が２つある発光サイリスタのＩ−Ｌ（電流和−光出力）特性の例を図７に示す。この特性例は、２個の発光点を別々に点灯したときの光量の和と、２個の発光点を同時に点灯したときの光量とを比較して示すものである。ただし、これら特性は、電力消費による発熱の光出力の影響を取り除いたものである。図７は、さらに、同時点灯と別々点灯との光量の比を、細い点線で示している。
【００２７】
図７の特性から、それぞれの発光点が別々に発光するときの光出力の和よりも、２個同時に点灯したときの方が大きくなっていることがわかる。例えば、電流和が１０ｍＡのとき、同時点灯の方が１０％も明るい。これは、次の理由による。すなわち、１つの発光サイリスタのＩ−Ｌ特性は、小電流域では発光効率（光出力／電流）が低く、電流が大きくなるにつれて発光効率が高くなり、ある一定の発光効率となる。この特性曲線は、しきい値を持った直線と見なすことができる。このしきい値電流以下の時は、電流が電極直下にしか流れておらず、発光のほとんどが電極によって遮られるため、発光効率が低いと考えられる。一方、しきい値以上では電流が広がり、電極直下以外のところも発光するため、発光効率が上がる。２個同時点灯のＩ−Ｌ曲線は、電流が小さい領域では別々点灯の場合の曲線に近く、電流が大きくなるにつれて１つの発光点と見なした場合に近づく。すなわち、２つの発光点が、１つの発光点に見えるために、しきい値電流は、１個分ですむことになり、全体としては発光効率が上昇し、２個同時点灯の方が明るくなると考えられる。このことは、換言すれば、１つのゲート島上の２つの発光点が同時点灯した場合には、２つの発光点が干渉した結果であるとも考えられる。
【００２８】
図５の発光サイリスタを並べて、図８に示すような発光素子アレイを構成したとき、同じゲート島内の２発光点１０１が同時点灯したときと、隣接する別のゲート島の２発光点１００が同時点灯したときでは、別々に点灯したときの光量が完全にそろっている場合でも、前者の組み合わせの方が明るくなることになる。
【００２９】
今、単独発光サイリスタのＩ−Ｌ特性を、Ｌ（ｉ）＝ｆ（ｉ）とする。すなわち、光出力Ｌは、電流ｉの関数であるとする。同じゲート島内の２発光点１０１を同時点灯した場合、光出力は、
Ｌ（ｉ）＋Ｌ（ｉ）＝ｆ（２ｉ）
となる。一方、隣接する別のゲート島の２発光点１００を別々点灯した場合、光出力は、
Ｌ（ｉ）＋Ｌ（ｉ）＝２ｆ（ｉ）
となる。ｆ（２ｉ）＞２ｆ（ｉ）となることは、前述したとおりである。
【００３０】
図６に戻り、ある転送部番号の２つのマスが、両方とも塗りつぶされる確率は、ｐ2 、片方塗りつぶされる確率は、２ｐ（１−ｐ）である。ただし、ｐ＝ｎ／１６である。したがって、あるマスの濃度の期待値は、ａｐ2 ＋２ｐ（１−ｐ）／２＝ｐ＋（ａ−１）ｐ2 となる。本来の濃度はｐとなるはずなので、（ａ−１）ｐ2 分だけ階調の直線性を歪める
また、やや特異な条件であるが、図９のようにわずかに傾いた太さが偶数ドット、間隔が偶数ドットの平行線で塗りつぶしたパターンの場合、副走査方向にムラが見える可能性がある。
【００３１】
図１０は、同一ゲート島上の２個の発光点を、別々に点灯したときの光量の和と、２個の発光点を同時に点灯したときの光量に差がないようにした、図５の発光サイリスタの改良例を示す。（ａ）は平面図、（ｂ）はｙ−ｙ′線断面図である。
【００３２】
図１０において、１は裏面電極、２はｐ型層（またはｐ型基板）、３はｎ型層、４はｐ型層、５はｎ型層、６は絶縁膜、１１はゲート配線、１２は第１の発光点のカソード配線、１３は第２の発光点のカソード配線、２１はゲート電極、２２はカソード電極、３１はゲート島（ｐ型層４）の領域、３２はカソード島（ｎ型層５）の領域を示している。カソード島の大きさは一辺が１０μｍであり、カソード島間の間隔も１０μｍである。
【００３３】
この実施例によれば、２つの発光点間のゲート島部分に溝３３が設けられている。この溝は、ｎ型層（アノード層）３およびｐ型層（ゲート層）４を除去することにより形成される。溝は、図１０（ａ）から分かるように、溝の一端はゲート島の縁部に開いている。このような溝の幅をＷ、長さをＬとした場合に、Ｗ＝５μｍ、Ｌ＝５，１０，２０μｍの各サイズの溝を設けた発光素子アレイをそれぞれ作製した。この発光素子アレイの電流和に対する同時点灯／別々点灯比を、図１１に示す。溝３３の長さＬが大きくなるにつれて、別々点灯と同時点灯の比は１に近づいている。Ｌ＝５μｍ以上の溝があれば、２０ｍＡ時の比率は高々３％程度となり、発光素子アレイの用途によっては十分な比になる。
【００３４】
このような溝は、１つのゲート島上に設けられた２つの発光点の干渉を減らす効果を有している。
【００３５】
図１２は、本発明の発光素子アレイの他の実施例の平面図を示す。図１０の実施例では、１つのゲート島に２つの発光点（カソード島）を設けた構造としたが、この実施例は、図３の回路で説明した転送部も同一ゲート島上に作製した構造のものである。図１２において、１１はゲート配線、１２は第１の発光点のカソード配線、１３は第２の発光点のカソード配線、１４は転送部カソード配線、１５は転送部結合ダイオード配線、２１はゲート電極、２２はカソード電極を示している。
【００３６】
この実施例の場合にも、発光部のカソード島間のゲート島部分に、溝３３を設けている。溝の形状は、図１０の実施例と同じである。図１０の実施例と同様の効果が得られた。
【００３７】
図１３は、本発明の発光素子アレイのさらに他の実施例を示す。（ａ）は平面図、（ｂ）はｙ−ｙ′線断面図である。図１０の実施例では、ゲート島をゲート層４からアノード層３まで除去する構造としたが、ゲート層４の一部のみを除去して溝３４を設けることで、２つの発光点の干渉を減らすことが可能である。図中、溝３４の深さをＤで示している。この場合、ゲート層４の１／２の厚さを取り除くことで、別々点灯と同時点灯の比は１．０３となり効果が認められた。
【００３８】
以上の各実施例では、基板がｐ型の場合について説明したが、基板がｎ型の場合についても適用できることはもちろんである。基板がｎ型層の場合には、最下層がカソード層に、最上層がアノード層となる。
【００３９】
【発明の効果】
本発明によれば、ｐｎｐｎ構造の３端子発光サイリスタを用い、転送部と発光部とを分離したタイプの自己走査型発光素子アレイにおいて、１つのゲート島上に複数個の発光サイリスタを設けた構造にしたので、発光部に対応して転送部の素子も増加させる必要はなく、基板上の素子密度の増大を防止できるので素子構造を簡略化することができる。
【００４０】
さらに本発明によれば、ゲート島部分に設けられた溝が、隣接するカソード島またはアノード島間の干渉を弱くする働きをするので、隣接する２つの発光点間の影響をできるだけ減らすことによって、別々点灯と同時点灯の間の光出力の差を小さくすることができる。
【図面の簡単な説明】
【図１】３端子発光サイリスタの基本構造を示す図である。
【図２】自己走査型発光素子アレイの第１の基本構造の等価回路図である。
【図３】自己走査型発光素子アレイの第２の基本構造の等価回路図である。
【図４】本発明の自己走査型発光素子アレイの一例を示す図である。
【図５】図４の発光部の１つのゲート島に形成された２つの発光点の構造を示す図である。
【図６】プリンタヘッドによるカラー画像の形成を説明するための図である。
【図７】１つのゲート島上へ２つの発光点を形成した発光サイリスタのＩ−Ｌ特性の例を示す図である。
【図８】図５の発光サイリスタを用いた発光素子アレイを示す図である。
【図９】プリンタヘッドによる副走査方向のムラの発生を説明するための図である。
【図１０】本発明の発光素子アレイの一実施例を示す図である。
【図１１】図１０の発光素子アレイにおいて、同時点灯／別々点灯の光出力の比を示す図である。
【図１２】本発明の発光素子アレイの他の実施例を示す図である。
【図１３】本発明の発光素子アレイのさらに他の実施例を示す図である。
【符号の説明】
１  裏面電極
２  第１のｐ型層および基板
３  第１のｎ型層
４  第２のｐ型層
５  第２のｎ型層
６  絶縁膜
１１  ゲート配線
１２  第１の発光点のカソード配線
１３  第２の発光点のカソード配線
１４  シフト部カソード配線
１５  シフト部結合ダイオード配線
２１  ゲート電極
２２  カソード電極
３１  ゲート島の領域
３２  カソード島の領域
３３，３４  溝
１００  別のゲート島にある２つの隣接発光点
１０１  同じゲート島にある２つの隣接発光点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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