(57)【特許請求の範囲】
【請求項１】
積層された複数の誘電体層を含む積層基板と、
前記積層基板の外周部に配置された入力端子および出力端子と、
それぞれ前記積層基板内に設けられた少なくとも１つの導体層を用いて構成され、直列に接続されて、回路構成上、前記入力端子と出力端子との間に設けられた第１のインダクタおよび第２のインダクタと、
前記積層基板内に設けられた第１ないし第５のキャパシタおよび第３ないし第５のインダクタとを備え、
回路構成上、前記第１のインダクタと第２のインダクタのうち第１のインダクタの方が前記入力端子に近い位置に配置され、
前記第１および第２のインダクタは、それぞれ、信号が入力される入力端と信号を出力する出力端とを有し、
前記第１のインダクタの出力端は、前記第２のインダクタの入力端に接続され、
前記第１のキャパシタは、前記第１のインダクタに対して並列に接続され、
前記第２のキャパシタは、前記第２のインダクタに対して並列に接続され、
前記第３のキャパシタの一端は、前記第１のインダクタの出力端および第２のインダクタの入力端に接続され、
前記第４のキャパシタの一端は、前記第１のインダクタの入力端に接続され、
前記第５のキャパシタの一端は、前記第２のインダクタの出力端に接続され、
前記第３のインダクタは、前記第３のキャパシタの他端とグランドとを接続し、
前記第４のインダクタは、前記第４のキャパシタの他端とグランドとを接続し、
前記第５のインダクタは、前記第５のキャパシタの他端とグランドとを接続し、
前記第３ないし第５のキャパシタは、それぞれ、対向するキャパシタ用導体層およびグランド側導体層を含み、
前記第３ないし第５のキャパシタのキャパシタ用導体層は互いに別個の導体層であり、
前記第３ないし第５のキャパシタのグランド側導体層は互いに別個の導体層であり、
前記第３のインダクタは、前記第３のキャパシタのグランド側導体層に接続され、
前記第４のインダクタは、前記第４のキャパシタのグランド側導体層に接続され、
前記第５のインダクタは、前記第５のキャパシタのグランド側導体層に接続され、
前記第３のキャパシタのグランド側導体層は、前記第３のキャパシタのキャパシタ用導体層よりも面積が大きく、且つ前記第３のキャパシタのキャパシタ用導体層と前記第３のインダクタとの間に介在し、
前記第４のキャパシタのグランド側導体層は、前記第４のキャパシタのキャパシタ用導体層よりも面積が大きく、且つ前記第４のキャパシタのキャパシタ用導体層と前記第４のインダクタとの間に介在し、
前記第５のキャパシタのグランド側導体層は、前記第５のキャパシタのキャパシタ用導体層よりも面積が大きく、且つ前記第５のキャパシタのキャパシタ用導体層と前記第５のインダクタとの間に介在し、
前記第１および第２のインダクタと第１および第２のキャパシタは、前記第３ないし第５のキャパシタのグランド側導体層を挟んで前記第３ないし第５のインダクタとは反対側に配置されていることを特徴とする積層型ローパスフィルタ。
【請求項２】
更に、前記積層基板の外周部に配置され、グランドに接続される第１ないし第３のグランド用端子を備え、
前記第３のインダクタは、前記第３のキャパシタのグランド側導体層と前記第１のグランド用端子とを接続し、
前記第４のインダクタは、前記第４のキャパシタのグランド側導体層と前記第２のグランド用端子とを接続し、
前記第５のインダクタは、前記第５のキャパシタのグランド側導体層と前記第３のグランド用端子とを接続し、
前記第３ないし第５のキャパシタの各グランド側導体層は、１つの誘電体層の１つの面の上に配置され、
前記第３ないし第５のインダクタは、他の１つの誘電体層の１つの面の上に配置されていることを特徴とする請求項１記載の積層型ローパスフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層基板を用いて構成された積層型ローパスフィルタに関する。
【背景技術】
【０００２】
近年、携帯電話機やノート型パーソナルコンピュータに代表される携帯用の電子機器では、小型化、薄型化の要求が強いことから、それに用いられる電子部品の小型化、薄型化が要求されている。上記電子機器における電子部品の一つに、ローパスフィルタがある。このローパスフィルタにおいても、小型化、薄型化が要求されている。そこで、例えば特許文献１ないし４に示されるように、積層基板を用いてローパスフィルタを構成することが提案されている。このように積層基板を用いて構成されたローパスフィルタを、本出願において積層型ローパスフィルタと呼ぶ。
【０００３】
ローパスフィルタにおいて急峻な減衰特性を得るためには、ローパスフィルタの次数は５次以上であることが好ましい。５次のローパスフィルタは、例えば、直列に接続された第１および第２のインダクタと、この２つのインダクタの接続点とグランドとの間に設けられたキャパシタと、第１のインダクタにおける上記接続点とは反対側の端部とグランドとの間に設けられたキャパシタと、第２のインダクタにおける上記接続点とは反対側の端部とグランドとの間に設けられたキャパシタとを含んでいる。
【０００４】
また、より急峻な減衰特性を得ることのできるローパスフィルタとしては逆チェビシェフ型のローパスフィルタやエリプティック（連立チェビシェフ）型のローパスフィルタが知られている。逆チェビシェフ型のローパスフィルタやエリプティック型のローパスフィルタでは、阻止帯域に少なくとも１つの減衰極が現れる。
【０００５】
【特許文献１】特開平５−２５９７０３号公報
【特許文献２】特開平５−２９９９６２号公報
【特許文献３】特開平６−９７７０１号公報
【特許文献４】特開２０００−１０１３７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ローパスフィルタが使用される信号経路では、ローパスフィルタの阻止帯域に存在する複数の特定の狭い周波数帯域における減衰量を特に大きくすることが要求される場合がある。このような場合の例としては、異なる周波数帯域を使用する複数の通信方式に対応可能な通信装置において、最も低い周波数帯域を使用する通信方式の受信信号の経路に、最も低い周波数帯域の信号を通過させ、他の周波数帯域の信号を遮断するローパスフィルタが使用される場合が挙げられる。このような場合には、ローパスフィルタが使用される受信信号の経路において、ローパスフィルタの阻止帯域中に存在する他の周波数帯域における減衰量を特に大きくすることが要求される場合がある。
【０００７】
上述のように、ローパスフィルタが使用される信号経路において、ローパスフィルタの阻止帯域中に存在する複数の特定の狭い周波数帯域における減衰量を特に大きくすることが要求される場合、ローパスフィルタに対して直列に、複数の特定の狭い周波数帯域における減衰量を大きくするための複数のノッチフィルタを設けることが考えられる。しかし、その場合には、ローパスフィルタの通過帯域における挿入損失が大きくなるという問題が生じる。
【０００８】
なお、特許文献１には、外部電極の長さを変えて、外部電極部分に生じるインダクタンスを調整することによって、通過帯域に最も近い減衰極の周波数を調整する技術が記載されている。しかし、ローパスフィルタが使用される信号経路において、ローパスフィルタの阻止帯域中に存在する複数の特定の狭い周波数帯域における減衰量を特に大きくすることが要求される場合、通常、それら複数の特定の狭い周波数帯域は、通過帯域に最も近い減衰極が現れる周波数から、遮断周波数の数倍程度の周波数までの範囲内に存在する。このような場合には、通過帯域に最も近い減衰極を利用して、阻止帯域中に存在する複数の特定の狭い周波数帯域における減衰量を特に大きくすることは困難である。
【０００９】
本発明はかかる問題点に鑑みてなされたもので、その目的は、ローパスフィルタの阻止帯域中に存在する複数の特定の狭い周波数帯域における減衰量を特に大きくすることを可能にした積層型ローパスフィルタを提供することにある。
【課題を解決するための手段】
【００１０】
本発明の積層型ローパスフィルタは、積層された複数の誘電体層を含む積層基板と、積層基板の外周部に配置された入力端子および出力端子と、それぞれ積層基板内に設けられた少なくとも１つの導体層を用いて構成され、直列に接続されて、回路構成上、入力端子と出力端子との間に設けられた第１のインダクタおよび第２のインダクタと、積層基板内に設けられた第１ないし第５のキャパシタおよび第３ないし第５のインダクタとを備えている。
【００１１】
本発明の積層型ローパスフィルタにおいて、回路構成上、第１のインダクタと第２のインダクタのうち第１のインダクタの方が入力端子に近い位置に配置されている。第１および第２のインダクタは、それぞれ、信号が入力される入力端と信号を出力する出力端とを有している。第１のインダクタの出力端は、第２のインダクタの入力端に接続されている。第１のキャパシタは第１のインダクタに対して並列に接続され、第２のキャパシタは第２のインダクタに対して並列に接続されている。第３のキャパシタの一端は、第１のインダクタの出力端および第２のインダクタの入力端に接続されている。第４のキャパシタの一端は、第１のインダクタの入力端に接続されている。第５のキャパシタの一端は、第２のインダクタの出力端に接続されている。第３のインダクタは、第３のキャパシタの他端とグランドとを接続する。第４のインダクタは、第４のキャパシタの他端とグランドとを接続する。第５のインダクタは、第５のキャパシタの他端とグランドとを接続する。
【００１２】
本発明の積層型ローパスフィルタでは、阻止帯域に第１ないし第４の減衰極を発生させることができる。第２ないし第４の減衰極が現れる周波数は、第１の減衰極が現れる周波数よりも高く、それぞれ、第３ないし第５のインダクタの各インダクタンスに依存する。
【００１３】
本発明の積層型ローパスフィルタは、更に、積層基板の外周部に配置され、グランドに接続される第１ないし第３のグランド用端子を備えていてもよい。また、第３ないし第５のキャパシタは、それぞれ、対向するキャパシタ用導体層およびグランド側導体層を含んでいてもよい。この場合、第３のインダクタは、第３のキャパシタのグランド側導体層と第１のグランド用端子とを接続し、第４のインダクタは、第４のキャパシタのグランド側導体層と第２のグランド用端子とを接続し、第５のインダクタは、第５のキャパシタのグランド側導体層と第３のグランド用端子とを接続する。また、第３ないし第５のキャパシタの各グランド側導体層は１つの誘電体層の１つの面の上に配置され、第３ないし第５のインダクタは他の１つの誘電体層の１つの面の上に配置されていてもよい。
【発明の効果】
【００１４】
本発明の積層型ローパスフィルタでは、阻止帯域に第１ないし第４の減衰極を発生させることができる。そのため、本発明によれば、第２ないし第４の減衰極を利用して、ローパスフィルタの阻止帯域中に存在する複数の特定の狭い周波数帯域における減衰量を特に大きくすることが可能になるという効果を奏する。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図３を参照して、本発明の一実施の形態に係る積層型ローパスフィルタの回路構成について説明する。図３に示したように、本実施の形態に係る積層型ローパスフィルタ１は、信号が入力される入力端子２と、信号を出力する出力端子３と、５つのインダクタ６，７，８，１１，１２と、５つのキャパシタ１３〜１７とを備えている。
【００１６】
インダクタ１１，１２は、直列に接続されて、回路構成上、入力端子２と出力端子３との間に設けられている。回路構成上、インダクタ１１，１２のうちインダクタ１１の方が入力端子２に近い位置に配置されている。インダクタ１１は本発明における第１のインダクタに対応し、インダクタ１２は本発明における第２のインダクタに対応する。インダクタ１１，１２は、それぞれ、信号が入力される入力端と信号を出力する出力端とを有している。インダクタ１１の入力端は入力端子２に接続されている。インダクタ１１の出力端はインダクタ１２の入力端に接続されている。インダクタ１２の出力端は出力端子３に接続されている。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。
【００１７】
キャパシタ１６は、インダクタ１１に対して並列に接続されている。キャパシタ１７は、インダクタ１２に対して並列に接続されている。キャパシタ１６は本発明における第１のキャパシタに対応し、キャパシタ１７は本発明における第２のキャパシタに対応する。
【００１８】
キャパシタ１３の一端は、インダクタ１１の出力端およびインダクタ１２の入力端に接続されている。キャパシタ１３の他端は、インダクタ６を介してグランドに接続されている。キャパシタ１３は本発明における第３のキャパシタに対応し、インダクタ６は本発明における第３のインダクタに対応する。
【００１９】
キャパシタ１４の一端は、インダクタ１１の入力端に接続されている。キャパシタ１４の他端は、インダクタ７を介してグランドに接続されている。キャパシタ１４は本発明における第４のキャパシタに対応し、インダクタ７は本発明における第４のインダクタに対応する。
【００２０】
キャパシタ１５の一端は、インダクタ１２の出力端に接続されている。キャパシタ１５の他端は、インダクタ８を介してグランドに接続されている。キャパシタ１５は本発明における第５のキャパシタに対応し、インダクタ８は本発明における第５のインダクタに対応する。インダクタ６，７，８の各インダクタンスは、互いに異なっている。
【００２１】
積層型ローパスフィルタ１は、５次の逆チェビシェフ型または５次のエリプティック型のローパスフィルタの回路構成を有している。この積層型ローパスフィルタ１では、入力端子２に信号が入力されると、そのうちの所定の遮断周波数以下の周波数の信号が選択的に積層型ローパスフィルタ１を通過し、出力端子３から出力される。この積層型ローパスフィルタ１では、阻止帯域に４つの減衰極が現れる。
【００２２】
次に、図１および図２を参照して、積層型ローパスフィルタ１の構造の概略について説明する。図１は、積層型ローパスフィルタ１の主要部分を示す斜視図である。図２は、積層型ローパスフィルタ１の外観を示す斜視図である。
【００２３】
積層型ローパスフィルタ１は、積層型ローパスフィルタ１の構成要素を一体化するための積層基板２０を備えている。後で詳しく説明するが、積層基板２０は、積層された複数の誘電体層と複数の導体層とを含んでいる。インダクタ６，７，８，１１，１２は、いずれも、積層基板２０内の少なくとも１つの導体層を用いて構成されて、積層基板２０内に設けられている。キャパシタ１３〜１７は、いずれも、積層基板２０内の少なくとも２つの導体層とそれらの間に配置された誘電体層とを用いて構成されて、積層基板２０内に設けられている。
【００２４】
図２に示したように、積層基板２０は、外周部として、上面２０ａと、底面２０ｂと、側面２０ｃ，２０ｄ，２０ｅ，２０ｆを有する直方体形状をなしている。積層型ローパスフィルタ１は、側面２０ｃに配置された入力端子２２と、側面２０ｃとは反対側の側面２０ｄに配置された出力端子２３と、側面２０ｅに配置されたグランド用端子２４，２６および端子２５と、側面２０ｅとは反対側の側面２０ｆに配置されたグランド用端子２８および端子２７，２９とを備えている。端子２５は、グランド用端子２４，２６の間に配置されている。端子２７，２９は、グランド用端子２８の両側に配置されている。入力端子２２は図３における入力端子２に対応し、出力端子２３は図３における出力端子３に対応する。グランド用端子２４，２６，２８はグランドに接続される。端子２５，２７，２９は図３に示した回路に接続されていない端子である。グランド用端子２８は本発明における第１のグランド用端子に対応し、グランド用端子２４は本発明における第２のグランド用端子に対応し、グランド用端子２６は本発明における第３のグランド用端子に対応する。
【００２５】
次に、図４ないし図８を参照して、積層基板２０における誘電体層と導体層について詳しく説明する。図４において（ａ）〜（ｃ）は、それぞれ、上から１層目ないし３層目の誘電体層の上面を示している。図５において（ａ）〜（ｃ）は、それぞれ、上から４層目ないし６層目の誘電体層の上面を示している。図６において（ａ）〜（ｃ）は、それぞれ、上から７層目ないし９層目の誘電体層の上面を示している。図７において（ａ）〜（ｃ）は、それぞれ、上から１０層目ないし１２層目の誘電体層の上面を示している。図８において（ａ）〜（ｃ）は、それぞれ、上から１３層目ないし１５層目の誘電体層の上面を示している。
【００２６】
図４（ａ）に示した１層目の誘電体層３１の上面には導体層は形成されていない。図４（ｂ）に示した２層目の誘電体層３２の上面には、インダクタ用導体層３２１，３２２が形成されている。導体層３２１の一端部は入力端子２２に接続される。この導体層３２１の一端部は、インダクタ１１の入力端となる。導体層３２１は、上方から見たときに、一端部から他端部に向けて時計回り方向に回転するように延びている。導体層３２２の一端部は出力端子２３に接続される。この導体層３２２の一端部は、インダクタ１２の出力端となる。導体層３２２は、上方から見たときに、一端部から他端部に向けて時計回り方向に回転するように延びている。
【００２７】
また、誘電体層３２には、導体層３２１における他端部の近傍の部分に接続されたスルーホール３２３と、導体層３２２における他端部の近傍の部分に接続されたスルーホール３２４とが形成されている。
【００２８】
図４（ｃ）に示した３層目の誘電体層３３の上面には、インダクタ用導体層３３１，３３２が形成されている。導体層３３１における一端部の近傍の部分にはスルーホール３２３が接続されている。導体層３３１は、上方から見たときに、一端部から他端部に向けて時計回り方向に回転するように延びている。導体層３３２における一端部の近傍の部分にはスルーホール３２４が接続されている。導体層３３２は、上方から見たときに、一端部から他端部に向けて時計回り方向に回転するように延びている。
【００２９】
また、誘電体層３３には、導体層３３１における他端部の近傍の部分に接続されたスルーホール３３３と、導体層３３２における他端部の近傍の部分に接続されたスルーホール３３４とが形成されている。
【００３０】
図５（ａ）に示した４層目の誘電体層３４の上面には、インダクタ用導体層３４１，３４２が形成されている。導体層３４１における一端部の近傍の部分にはスルーホール３３３が接続されている。導体層３４１は、上方から見たときに、一端部から他端部に向けて時計回り方向に回転するように延びている。導体層３４２における一端部の近傍の部分にはスルーホール３３４が接続されている。導体層３４２は、上方から見たときに、一端部から他端部に向けて時計回り方向に回転するように延びている。
【００３１】
また、誘電体層３４には、導体層３４１における他端部の近傍の部分に接続されたスルーホール３４３と、導体層３４２における他端部の近傍の部分に接続されたスルーホール３４４とが形成されている。導体層３４１においてスルーホール３４３に接続された部分は、インダクタ１１の出力端となる。導体層３４２においてスルーホール３４４に接続された部分は、インダクタ１２の入力端となる。
【００３２】
インダクタ１１は、導体層３２１，３３１，３４１とスルーホール３２３，３３３とを用いて構成されている。このインダクタ１１は、上方から見たときに、入力端から出力端に向けて時計回り方向に回転するように延びている。インダクタ１２は、導体層３２２，３３２，３４２とスルーホール３２４，３３４とを用いて構成されている。このインダクタ１２は、上方から見たときに、入力端から出力端に向けて反時計回り方向に回転するように延びている。
【００３３】
図５（ｂ）に示した５層目の誘電体層３５の上面には、導体層３５１，３５２が形成されている。また、誘電体層３５には、導体層３５１に接続されたスルーホール３５３と、導体層３５２に接続されたスルーホール３５４とが形成されている。スルーホール３５３，３５４は、それぞれスルーホール３４３，３４４に接続されている。
【００３４】
図５（ｃ）に示した６層目の誘電体層３６の上面には、導体層３６１，３６２が形成されている。また、誘電体層３６には、導体層３６１に接続されたスルーホール３６３と、導体層３６２に接続されたスルーホール３６４とが形成されている。スルーホール３６３，３６４は、それぞれスルーホール３５３，３５４に接続されている。
【００３５】
図６（ａ）に示した７層目の誘電体層３７の上面には、導体層３７１，３７２が形成されている。また、誘電体層３７には、導体層３７１に接続されたスルーホール３７３と、導体層３７２に接続されたスルーホール３７４とが形成されている。スルーホール３７３，３７４は、それぞれスルーホール３６３，３６４に接続されている。
【００３６】
図６（ｂ）に示した８層目の誘電体層３８の上面には、導体層３８１，３８２が形成されている。また、誘電体層３８には、導体層３８１に接続されたスルーホール３８３と、導体層３８２に接続されたスルーホール３８４とが形成されている。スルーホール３８３，３８４は、それぞれスルーホール３７３，３７４に接続されている。
【００３７】
図６（ｃ）に示した９層目の誘電体層３９の上面には、キャパシタ用導体層３９１が形成されている。導体層３９１には、スルーホール３８３，３８４が接続されている。また、誘電体層３９には、導体層３９１に接続されたスルーホール３９２が形成されている。
【００３８】
図７（ａ）に示した１０層目の誘電体層４０の上面には、キャパシタ用導体層４０１，４０２と、導体層４０３とが形成されている。導体層４０１は入力端子２２に接続される。導体層４０２は出力端子２３に接続される。また、誘電体層４０には、導体層４０３に接続されたスルーホール４０４が形成されている。スルーホール４０４はスルーホール３９２に接続されている。
【００３９】
図７（ｂ）に示した１１層目の誘電体層４１の上面には、キャパシタ用導体層４１１が形成されている。また、誘電体層４１には、スルーホール４０４および導体層４１１に接続されたスルーホール４１２が形成されている。
【００４０】
図７（ｃ）に示した１２層目の誘電体層４２の上面には、キャパシタ用導体層４２１，４２２と、導体層４２３とが形成されている。導体層４２１は入力端子２２に接続される。導体層４２２は出力端子２３に接続される。また、誘電体層４２には、導体層４２３に接続されたスルーホール４２４が形成されている。スルーホール４２４はスルーホール４１２に接続されている。
【００４１】
図８（ａ）に示した１３層目の誘電体層４３の上面には、キャパシタ用導体層４３１，４３２，４３３が形成されている。導体層４３１は入力端子２２に接続される。導体層４３２は出力端子２３に接続される。導体層４３３には、スルーホール４２４が接続されている。
【００４２】
図８（ｂ）に示した１４層目の誘電体層４４の上面には、グランド側導体層４４１，４４２，４４３が形成されている。また、誘電体層４４には、導体層４４１に接続されたスルーホール４４４と、導体層４４２に接続されたスルーホール４４５と、導体層４４３に接続されたスルーホール４４６とが形成されている。
【００４３】
図８（ｃ）に示した１５層目の誘電体層４５の上面には、インダクタ用導体層４５１，４５２，４５３が形成されている。導体層４５１における一端部の近傍の部分にはスルーホール４４４が接続されている。導体層４５１の他端部はグランド用端子２４に接続される。導体層４５１は、上方から見たときに、一端部から他端部に向けて反時計回り方向に回転するように延びている。導体層４５２における一端部の近傍の部分にはスルーホール４４５が接続されている。導体層４５２の他端部はグランド用端子２６に接続される。導体層４５２は、上方から見たときに、一端部から他端部に向けて時計回り方向に回転するように延びている。導体層４５３における一端部の近傍の部分にはスルーホール４４６が接続されている。導体層４５３の他端部はグランド用端子２８に接続される。導体層４５３は、上方から見たときに、一端部から他端部に向けて時計回り方向に回転するように延びている。インダクタ６はインダクタ用導体層４５３によって構成され、インダクタ７はインダクタ用導体層４５１によって構成され、インダクタ８はインダクタ用導体層４５２によって構成されている。
【００４４】
上述の１層目ないし１５層目の誘電体層３１〜４５および導体層が積層されて、図１および図２に示した積層基板２０が形成される。図２に示した端子２２〜２９は、この積層基板２０の外周部に形成される。
【００４５】
なお、本実施の形態において、積層基板２０としては、誘電体層の材料として樹脂、セラミック、あるいは両者を複合した材料を用いたもの等、種々のものを用いることができる。しかし、積層基板２０としては、特に、高周波特性に優れた低温同時焼成セラミック多層基板を用いることが好ましい。
【００４６】
以下、図１も参照して、積層基板２０の内部の構成について更に説明する。前述のように、インダクタ１１は、導体層３２１，３３１，３４１とスルーホール３２３，３３３とを用いて構成されている。また、インダクタ１２は、導体層３２２，３３２，３４２とスルーホール３２４，３３４とを用いて構成されている。スルーホール３４３，３５３，３６３，３７３，３８３は、図１に示した導電路５１を構成している。この導電路５１は、インダクタ１１の出力端と導体層３９１とを接続している。また、スルーホール３４４，３５４，３６４，３７４，３８４は、図１に示した導電路５２を構成している。この導電路５２は、インダクタ１２の入力端と導体層３９１とを接続している。
【００４７】
導体層４０１は、誘電体層３９を介して導体層３９１に対向していると共に、誘電体層４０を介して導体層４１１に対向している。導体層４２１は、誘電体層４１を介して導体層４１１に対向している。導体層３９１，４０１，４１１，４２１と誘電体層３９，４０，４１によって、図３におけるキャパシタ１６が構成されている。
【００４８】
導体層４０２は、誘電体層３９を介して導体層３９１に対向していると共に、誘電体層４０を介して導体層４１１に対向している。導体層４２２は、誘電体層４１を介して導体層４１１に対向している。導体層３９１，４０２，４１１，４２２と誘電体層３９，４０，４１によって、図３におけるキャパシタ１７が構成されている。
【００４９】
スルーホール３９２，４０４，４１２，４２４は、図１に示した導電路５３を構成している。この導電路５３は、導体層３９１と導体層４３３とを接続している。導体層４３３は、誘電体層４３を介して導体層４４３に対向している。図３におけるキャパシタ１３は、対向する導体層４３３，４４３とそれらの間の誘電体層４３とによって構成されている。
【００５０】
導体層４３１は、入力端子２２を介してインダクタ用導体層３２１の一端部に接続されている。導体層４３１は、誘電体層４３を介して導体層４４１に対向している。図３におけるキャパシタ１４は、対向する導体層４３１，４４１とそれらの間の誘電体層４３とによって構成されている。
【００５１】
導体層４３２は、出力端子２３を介してインダクタ用導体層３２２の一端部に接続されている。導体層４３２は、誘電体層４３を介して導体層４４２に対向している。図３におけるキャパシタ１５は、対向する導体層４３２，４４２とそれらの間の誘電体層４３とによって構成されている。
【００５２】
また、前述のように、インダクタ６，７，８は、それぞれインダクタ用導体層４５３，４５１，４５２によって構成されている。
【００５３】
以下、比較例の積層型ローパスフィルタ１０１と比較しながら、本実施の形態に係る積層型ローパスフィルタ１の作用および効果について説明する。始めに、図９を参照して、比較例の積層型ローパスフィルタ１０１の回路構成について説明する。図９に示したように、比較例の積層型ローパスフィルタ１０１は、本実施の形態に係る積層型ローパスフィルタ１におけるインダクタ６，７，８の代りに、１つのインダクタ９を備えている。この比較例では、キャパシタ１３，１４，１５の各他端は、インダクタ９の一端に接続されている。インダクタ９の他端はグランドに接続されている。
【００５４】
次に、シミュレーションによって、本実施の形態に係る積層型ローパスフィルタ１と比較例の積層型ローパスフィルタ１０１とで通過・減衰特性を比較した結果について説明する。図１０は、比較例の積層型ローパスフィルタ１０１の通過・減衰特性を示している。図１１は、本実施の形態に係る積層型ローパスフィルタ１の通過・減衰特性を示している。図１０および図１１において、横軸は周波数、縦軸は減衰量である。なお、図１０および図１１に示した通過・減衰特性は、シミュレーションによって求めたものである。
【００５５】
図１０に示したように、比較例の積層型ローパスフィルタ１０１の通過・減衰特性では、阻止帯域に第１の減衰極Ｐ１１および第２の減衰極Ｐ１２が現れている。第２の減衰極Ｐ１２が現れる周波数は、第１の減衰極Ｐ１１が現れる周波数よりも高い。第２の減衰極Ｐ１２が現れる周波数は、インダクタ９のインダクタンスに依存する。
【００５６】
図１１に示したように、本実施の形態に係る積層型ローパスフィルタ１の通過・減衰特性では、阻止帯域に第１の減衰極Ｐ１、第２の減衰極Ｐ２、第３の減衰極Ｐ３および第４の減衰極Ｐ４が現れている。第２ないし第４の減衰極Ｐ２，Ｐ３，Ｐ４が現れる各周波数は、いずれも、第１の減衰極Ｐ１が現れる周波数よりも高い。第２ないし第４の減衰極Ｐ２，Ｐ３，Ｐ４は、互いに異なるインダクタンスを有するインダクタ６，７，８に起因して発生する。第２の減衰極Ｐ２が現れる周波数はインダクタ６のインダクタンスに依存し、第３の減衰極Ｐ３が現れる周波数はインダクタ７のインダクタンスに依存し、第４の減衰極Ｐ４が現れる周波数はインダクタ８のインダクタンスに依存する。図１１に示した例では、第３の減衰極Ｐ３が現れる周波数は第２の減衰極Ｐ２が現れる周波数よりも高く、第４の減衰極Ｐ４が現れる周波数は第３の減衰極Ｐ３が現れる周波数よりも高くなっている。
【００５７】
ところで、通過・減衰特性に少なくとも第１の減衰極が現れるローパスフィルタが使用される信号経路において、ローパスフィルタの阻止帯域中に存在する複数の特定の狭い周波数帯域における減衰量を特に大きくしたいという要求がある場合、通常、それら複数の特定の狭い周波数帯域は、第１の減衰極が現れる周波数から、遮断周波数の数倍程度の周波数までの範囲内に存在する。比較例では、第２の減衰極Ｐ１２を利用して、積層型ローパスフィルタ１０１の阻止帯域中に存在する１つの特定の狭い周波数帯域における減衰量を特に大きくすることは可能であるが、積層型ローパスフィルタ１０１の阻止帯域中に存在する複数の特定の狭い周波数帯域の全てにおいて減衰量を特に大きくすることはできない。
【００５８】
これに対し、本実施の形態によれば、第１の減衰極Ｐ１が現れる周波数から、遮断周波数の数倍程度の周波数までの範囲内において、第２ないし第４の減衰極Ｐ２，Ｐ３，Ｐ４を発生させることができる。また、本実施の形態によれば、インダクタ６，７，８の各インダクタンスの大きさを調整することによって、第２ないし第４の減衰極Ｐ２，Ｐ３，Ｐ４が現れる周波数を調整することができる。従って、本実施の形態によれば、積層型ローパスフィルタ１に対して直列に複数のノッチフィルタを設けることなく、第２ないし第４の減衰極Ｐ２，Ｐ３，Ｐ４を利用して、積層型ローパスフィルタ１の阻止帯域中に存在する複数の特定の狭い周波数帯域における減衰量を特に大きくすることが可能になる。
【００５９】
また、本実施の形態では、キャパシタ１３は、誘電体層４３を介して対向するキャパシタ用導体層４３３およびグランド側導体層４４３を含み、キャパシタ１４は、誘電体層４３を介して対向するキャパシタ用導体層４３１およびグランド側導体層４４１を含み、キャパシタ１５は、誘電体層４３を介して対向するキャパシタ用導体層４３２およびグランド側導体層４４２を含む。インダクタ用導体層４５３によって構成されるインダクタ６は、キャパシタ１３のグランド側導体層４４３とグランド用端子２８とを接続する。インダクタ用導体層４５１によって構成されるインダクタ７は、キャパシタ１４のグランド側導体層４４１とグランド用端子２４とを接続する。インダクタ用導体層４５２によって構成されるインダクタ８は、キャパシタ１５のグランド側導体層４４２とグランド用端子２６とを接続する。本実施の形態では、グランド側導体層４４１，４４２，４４３は、１つの誘電体層４４の１つの面の上に配置され、インダクタ６，７，８（インダクタ用導体層４５３，４５１，４５２）は、他の１つの誘電体層４５の１つの面の上に配置されている。そのため、本実施の形態によれば、積層型ローパスフィルタ１が大型化することを防止しながら、積層基板２０内にインダクタ６，７，８を設けることができる。
【００６０】
なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明の積層型ローパスフィルタは、直列に接続されて、回路構成上、入力端子と出力端子の間に設けられた３つ以上のインダクタを備えていてもよい。この場合には、回路構成上、入力端子に最も近いインダクタの入力端とグランドの間、回路構成上、出力端子に最も近いインダクタの出力端とグランドの間、および隣接する２つのインダクタの各接続点とグランドの間に、それぞれ、直列に接続されたキャパシタおよびインダクタを設ければよい。本発明によれば、第１の減衰極の他に、グランドに接続されるインダクタの数だけ減衰極を発生させることが可能である。
【００６１】
本発明の積層型ローパスフィルタは、例えば、１セグメント放送用の受信装置において用いられるローパスフィルタとして有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施の形態に係る積層型ローパスフィルタの主要部分を示す斜視図である。
【図２】本発明の一実施の形態に係る積層型ローパスフィルタの外観を示す斜視図である。
【図３】本発明の一実施の形態に係る積層型ローパスフィルタの回路構成を示す回路図である。
【図４】本発明の一実施の形態における積層基板の１層目ないし３層目の誘電体層の上面を示す説明図である。
【図５】本発明の一実施の形態における積層基板の４層目ないし６層目の誘電体層の上面を示す説明図である。
【図６】本発明の一実施の形態における積層基板の７層目ないし９層目の誘電体層の上面を示す説明図である。
【図７】本発明の一実施の形態における積層基板の１０層目ないし１２層目の誘電体層の上面を示す説明図である。
【図８】本発明の一実施の形態における積層基板の１３層目ないし１５層目の誘電体層の上面を示す説明図である。
【図９】比較例の積層型ローパスフィルタの回路構成を示す回路図である。
【図１０】比較例の積層型ローパスフィルタの通過・減衰特性を示す特性図である。
【図１１】本発明の一実施の形態に係る積層型ローパスフィルタの通過・減衰特性を示す特性図である。
【符号の説明】
【００６３】
１…積層型ローパスフィルタ、２…入力端子、３…出力端子、６，７，８，１１，１２…インダクタ、１３〜１７…キャパシタ、２０…積層基板、２２…入力端子、２３…出力端子、２４，２６，２８…グランド用端子、３１〜４５…誘電体層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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