(57)【特許請求の範囲】
【請求項１】
下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた相変化材料を含む記録層及び前記記録層の相変化をブロック可能なブロック層とを備え、
前記ブロック層は、前記記録層を構成する相変化材料とは組成の異なる、前記記録層よりも電気抵抗の高い相変化材料によって構成され、
前記ブロック層を構成する相変化材料の結晶化温度は、前記記録層を構成する相変化材料の結晶化温度よりも高く、これにより、前記記録層を構成する相変化材料が結晶化する際にも前記ブロック層を構成する相変化材料はアモルファス状態を維持することを特徴とする不揮発性メモリ素子。
【請求項２】
前記ブロック層は、前記記録層を構成する相変化材料と主成分が同じ相変化材料であって、不純物の添加量が異なる相変化材料によって構成されていることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記ブロック層は、前記記録層を構成する相変化材料と主成分が異なる相変化材料によって構成されていることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記記録層と前記ブロック層との間に設けられ、前記記録層と前記ブロック層との混合を防止する中間層をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記中間層は、前記記録層よりも電気抵抗の高い材料によって構成されていることを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項６】
前記ブロック層は、前記記録層側から前記上部電極側に向けて、連続的又は段階的に電気抵抗が高くなることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記ブロック層と前記上部電極とが接触していることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項８】
前記記録層と前記ブロック層とが接触していることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
前記上部電極自体がビット線を構成していることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１０】
前記上部電極に接続されたビット線をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
下部電極上に相変化材料を含む記録層を形成する第１のステップと、
前記記録層上に、前記記録層よりも電気抵抗の高い材料からなり、前記記録層の相変化をブロック可能なブロック層を形成する第２のステップと、
前記ブロック層上に上部電極を形成する第３のステップとを備え、
前記ブロック層は、前記記録層を構成する相変化材料とは組成の異なる相変化材料によって構成され、
前記ブロック層を構成する相変化材料の結晶化温度は、前記記録層を構成する相変化材料の結晶化温度よりも高く、これにより、前記記録層を構成する相変化材料が結晶化する際にも前記ブロック層を構成する相変化材料はアモルファス状態を維持することを特徴とする不揮発性メモリ素子の製造方法。
【請求項１２】
前記ブロック層を構成する相変化材料の結晶化温度は、前記ブロック層を形成した後の製造プロセスにおける最高温度よりも高いことを特徴とする請求項１１に記載の不揮発性メモリ素子の製造方法。
【請求項１３】
前記第１のステップと第２のステップを同一の成膜装置内において連続的に行うことを特徴とする請求項１１に記載の不揮発性メモリ素子の製造方法。
【請求項１４】
前記成膜装置はスパッタリング装置であり、前記第１のステップと第２のステップとで同一のターゲットを使用し、前記第１のステップと第２のステップとで異なるスパッタリングガスを使用することを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
【請求項１５】
前記第２のステップにおいて使用するスパッタリングガスは、前記第１のステップにおいて使用するスパッタリングガスよりも窒素を多く含んでいることを特徴とする請求項１４に記載の不揮発性メモリ素子の製造方法。
【請求項１６】
前記第２のステップは、スパッタリングガスの組成を連続的又は段階的に変化させながら行うことを特徴とする請求項１４に記載の不揮発性メモリ素子の製造方法。
【請求項１７】
前記第１のステップを行った後、前記第２のステップを行う前に、前記記録層と前記ブロック層との混合を防止する中間層を形成する第４のステップをさらに備えることを特徴とする請求項１１に記載の不揮発性メモリ素子の製造方法。
【請求項１８】
前記第４のステップは、前記記録層及び前記ブロック層と実質的に混合しない材料を成膜することにより行うことを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
【請求項１９】
前記第４のステップは、前記記録層及び前記ブロック層の少なくとも一方と反応することによって、前記記録層及び前記ブロック層と実質的に混合しない反応物を生成する材料を成膜することにより行うことを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き替え可能な不揮発性メモリ素子及びその製造方法に関し、特に、相変化材料を含む記録層を備えた不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
パーソナルコンピュータやサーバなどには、階層的に構築された種々の記憶装置が用いられる。下層の記憶装置は安価で且つ大容量であることが求められ、上層の記憶装置には高速アクセスが求められる。最も下層の記憶装置としては、一般的にハードディスクドライブや磁気テープなどの磁気ストレージが用いられる。磁気ストレージは不揮発性であり、しかも、半導体メモリなどに比べて極めて大容量のデータを安価に保存することが可能である。しかしながら、アクセススピードが遅く、しかも、多くの場合ランダムアクセス性を有していない。このため、磁気ストレージには、プログラムや長期的に保存すべきデータなどが格納され、必要に応じてより上層の記憶装置に転送される。
【０００３】
メインメモリは、磁気ストレージよりも上層の記憶装置である。一般的に、メインメモリにはＤＲＡＭ（Dynamic Random Access Memory）が用いられる。ＤＲＡＭは、磁気ストレージに比べて高速アクセスが可能であり、しかも、ランダムアクセス性を有している。また、ＳＲＡＭ（Static Random Access Memory）などの高速半導体メモリよりも、ビット単価が安いという特徴を有している。
【０００４】
最も上層の記憶装置は、ＭＰＵ（Micro Processing Unit）に内蔵された内蔵キャッシュメモリである。内蔵キャッシュメモリは、ＭＰＵのコアと内部バスを介して接続されることから、極めて高速なアクセスが可能である。しかしながら、確保できる記録容量は極めて少ない。尚、内蔵キャッシュとメインメモリとの間の階層を構成する記憶装置として、２次キャッシュや３次キャッシュなどが使用されることもある。
【０００５】
ＤＲＡＭがメインメモリとして選択される理由は、アクセス速度とビット単価のバランスが非常に良いからである。しかも、半導体メモリの中では大容量であり、近年においては１ギガビットを超える容量を持つチップも開発されている。しかしながら、ＤＲＡＭは揮発性メモリであり、電源を切ると記憶データが失われてしまう。このため、プログラムや長期的に保存すべきデータの格納には適していない。また、電源投入中も、データを保持するためには定期的にリフレッシュ動作を行う必要があるため、消費電力の低減に限界があるとともに、コントローラによる複雑な制御が必要であるという課題を抱えている。
【０００６】
大容量の不揮発性半導体メモリとしては、フラッシュメモリが知られている。しかしながら、フラッシュメモリは、データの書き込みやデータの消去に大電流が必要であり、しかも、書き込み時間や消去時間が非常に長いというデメリットを有している。したがって、メインメモリとしてのＤＲＡＭを代替することは不適切である。その他、ＭＲＡＭ（Magnetoresistive Random Access Memory）やＦＲＡＭ（Ferroelectric Random Access Memory）等の不揮発性メモリが提案されているが、ＤＲＡＭと同等の記憶容量を得ることは困難である。
【０００７】
一方、ＤＲＡＭに代わる半導体メモリとして、相変化材料を用いて記録を行うＰＲＡＭ（Phase change Random Access Memory）が提案されている（非特許文献１〜３参照）。ＰＲＡＭは、記録層に含まれる相変化材料の相状態によってデータを記憶する。つまり、相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、これを利用して、データを記録することができる。
【０００８】
相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このように、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。
【０００９】
書き込み電流による相変化材料の加熱を効率よく行うためには、書き込み電流により発生した熱が逃げにくい構造とすることが好ましい。これを実現すべく、非特許文献１には、記録層を２層構造とし、これらの間に窒化チタン（ＴｉＮ）を介在させた構造が提案されている。
【００１０】
しかしながら、窒化チタン（ＴｉＮ）の電気抵抗は、およそ数１０〜数１００μΩｃｍであり、一般的な相変化材料であるＧｅ２Ｓｂ２Ｔｅ５の数ｍΩｃｍに比べると、かなり低い電気抵抗を有している。このため、上下の記録層に電流が流れる際、発生したジュール熱が中間層の平面方向に広がってしまい、その結果、発生したジュール熱が上層の記録層へと放熱するという問題があった。
【００１１】
その他、発熱効率の向上を目的として改良された不揮発性メモリ素子として、特許文献１に記載された不揮発性メモリ素子が知られている。
【特許文献１】米国特許出願公開第２００４／０１８８７３５号明細書
【非特許文献１】J. H. Yi, Y. H. Ha, J. H. Park, B. J. Kuh, H. Horii, Y. T. Kim, S. O, Park, Y. N. Hwang, S. H. Lee, S. J. Ahn, S. Y. Lee, J. S. Hong, K. H. Lee, N. I. Lee, H. K. Kang, U-In Chung and J. T. Moon "Novel Cell Structure of PRAM with thin metal layer inserted GeSbTe", 2003 IEEE
【発明の開示】
【発明が解決しようとする課題】
【００１２】
したがって本発明の目的は、相変化材料を含む記録層を備えた、改良された不揮発性メモリ素子及びその製造方法を提供することである。
【００１３】
本発明の他の目的は、相変化材料を含む記録層を備えた、発熱効率が高められた不揮発性メモリ素子及びその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の一側面による不揮発性メモリ素子は、下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた相変化材料を含む記録層及び前記記録層の相変化をブロック可能なブロック層とを備え、前記ブロック層は、前記記録層よりも電気抵抗の高い材料によって構成されていることを特徴とする。
【００１５】
このように、本発明による不揮発性メモリ素子は、記録層よりも電気抵抗の高い材料によって構成され、記録層の相変化をブロック可能なブロック層を有している。このようなブロック層が存在することによって、上部電極側への放熱が抑制されるとともに、書き込み電流を印加した場合の相変化領域が大きく制限される。その結果、高い発熱効率を得ることが可能となる。尚、上部電極は、それ自体がビット線を構成していても構わないし、上部電極とは別にビット線が設けられていても構わない。
【００１６】
ブロック層の材料としては、記録層を構成する相変化材料とは組成の異なる相変化材料を用いることができる。この場合、ブロック層を構成する相変化材料の結晶化温度が記録層を構成する相変化材料の結晶化温度よりも高いことが好ましい。これによれば、記録層を結晶化する際においてブロック層が相変化することを防止し、ブロック層をアモルファス状態に保持することが可能となる。
【００１７】
本発明による不揮発性メモリ素子は、記録層とブロック層との間に設けられ、記録層とブロック層との混合を防止する中間層をさらに備えていても構わない。中間層は、記録層よりも電気抵抗の高い材料によって構成されていることが好ましい。これによれば、中間層の介在による発熱効率の低下を防止することが可能となる。
【００１８】
本発明の他の側面による不揮発性メモリ素子は、下部電極と、上部電極と、前記下部電極と前記上部電極との間にこの順に設けられた第１及び第２の相変化材料層とを備え、前記第２の相変化材料層を構成する相変化材料の結晶化温度が、前記第１の相変化材料層を構成する相変化材料の結晶化温度よりも高いことを特徴とする。
【００１９】
これによれば、第１の相変化材料層が記録層として機能し、第２の相変化材料層がブロック層として機能することから、高い発熱効率を得ることが可能となる。
【００２０】
本発明による不揮発性メモリ素子の製造方法は、下部電極上に相変化材料を含む記録層を形成する第１のステップと、前記記録層上に、前記記録層よりも電気抵抗の高い材料からなり、前記記録層の相変化をブロック可能なブロック層を形成する第２のステップと、前記ブロック層上に上部電極を形成する第３のステップとを備えることを特徴とする。
【００２１】
これによれば、記録層と上部電極との間にブロック層が介在する構造が得られることから、高い発熱効率を有する不揮発性メモリ素子を製造することが可能となる。
【００２２】
この場合も、ブロック層は記録層を構成する相変化材料とは組成の異なる相変化材料によって構成されていることが好ましく、ブロック層を構成する相変化材料の結晶化温度が、製造プロセスにおける最高温度よりも高いことが好ましい。これによれば、ブロック層を構成する相変化材料がアモルファス状態のままに保たれることから、記録層よりも高い電気抵抗を容易に得ることが可能となる。
【発明の効果】
【００２３】
このように、本発明によれば、発熱効率が高められた不揮発性メモリ素子及びその製造方法が提供される。したがって、従来よりも書き込み電流を低減することができるだけでなく、書き込み速度を高めることも可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２５】
図１は、本発明の好ましい第１の実施形態による不揮発性メモリ素子１０の構造を示す略断面図である。
【００２６】
図１に示すように、本実施形態による不揮発性メモリ素子１０は、層間絶縁膜１１と、層間絶縁膜１１に埋め込まれた下部電極１２と、層間絶縁膜１１上にこの順に設けられた記録層１３、ブロック層１４及び上部電極１５とを備えて構成されている。本実施形態では、上部電極１５がビット線を兼用している。
【００２７】
層間絶縁膜１１の材料としては、シリコン酸化膜やシリコン窒化膜などを用いることができる。層間絶縁膜１１にはスルーホール１１ａが形成されており、下部電極１２は、このスルーホール１１ａの内部に形成されている。
【００２８】
下部電極１２は、ヒータープラグとして用いられる。つまり、データの書き込み時において、発熱体の一部となる。このため、下部電極１２の材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮなどの高融点金属及びその窒化物、或いは、ＴｉＳｉＮ、ＷＳｉＮなどの高融点金属シリサイドの窒化物、さらには、ＴｉＣＮ等の材料を好ましく用いることができる。
【００２９】
記録層１３は、相変化材料によって構成される。記録層１３を構成する相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素が挙げられる。
【００３０】
カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。
【００３１】
図２は、カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。
【００３２】
カルコゲナイド材料を含む相変化材料をアモルファス状態とするためには、図２の曲線ａに示すように、融点Ｔｍ以上の温度に一旦加熱した後、急速に冷却すればよい。一方、カルコゲナイド材料を含む相変化材料を結晶状態とするためには、図２の曲線ｂに示すように、結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に一旦加熱した後、徐々に冷却すればよい。加熱は、通電によって行うことができる。加熱時の温度は通電量、すなわち、単位時間当たりの電流量や通電時間によって制御することができる。
【００３３】
記録層１３に書き込み電流を流した場合、記録層１３のうち、下部電極１２の直上部分が発熱する。つまり、記録層１３に書き込み電流を流すことにより、図１に示す相変化領域Ｐにおいて、カルコゲナイド材料の相状態を変化させることができる。このとき、記録層１３の上部にブロック層１４が存在していることから、相変化領域Ｐは記録層１３の内部に制限され、これがブロック層１４の内部にまで達しにくくなる。このように、ブロック層１４は、記録層１３の相変化をブロックする役割を果たす。
【００３４】
記録層１３に対する書き込み電流、特に、結晶状態からアモルファス状態に変化させるために必要な電流量を低減するためには、記録層１３の材料として、ある程度電気抵抗の大きい材料（例えば、数ｍΩｃｍ〜数十ｍΩｃｍ）を用いることが好ましい。後述するように、電気抵抗は、カルコゲナイド材料に添加する窒素等の不純物量によって調整することが可能である。記録層１３の膜厚は特に限定されないが、１００ｎｍ以下に設定することがより好ましい。本実施形態では、記録層１３の上部にブロック層１４が設けられていることから、記録層１３の膜厚をかなり薄く（例えば３０ｎｍ程度）設定することが可能である。
【００３５】
ブロック層１４は、記録層１３よりも電気抵抗の高い材料によって構成される層であり、本実施形態では、記録層１３と接して設けられている。また、本実施形態では、ブロック層１４は、記録層１３を構成する相変化材料とは組成の異なる相変化材料によって構成されている。したがって、記録層１３を第１の相変化材料層とすれば、ブロック層１４は、第２の相変化材料層と見ることが可能である。
【００３６】
ブロック層１４の電気抵抗としては、記録層１３の電気抵抗よりも高ければ特に限定されないが、例えば、数Ωｃｍ〜数十Ωｃｍ程度であることが好ましい。ブロック層１４の膜厚は、記録層１３と同程度又はそれ以上に設定すればよい。ブロック層１４の電気抵抗を記録層１３よりも高くするためには、記録層１３を構成する相変化材料と主成分が同じ相変化材料を用い、窒素等の不純物を添加量を増やせばよい。或いは、ブロック層１４を構成する相変化材料の主成分として、記録層１３を構成する相変化材料とは異なる主成分を選択すればよい。
【００３７】
また、本実施形態のように、ブロック層１４を相変化材料によって構成する場合、ブロック層１４を構成する相変化材料は、記録層１３を構成する相変化材料よりも結晶化温度が高い材料を選択することが好ましい。このような材料を選択すれば、記録層１３に書き込み電流を流した場合であっても、ブロック層１４の相変化を防止することができる。但し、書き込み電流を大幅に高めれば、相変化領域Ｐがブロック層１４の内部にまで達する可能性はある。このような場合であっても、ブロック層１４の結晶化温度が高ければ、ブロック層１４内部への相変化領域Ｐの広がりが大幅に抑制される。
【００３８】
図３（ａ）は、相変化材料の一種であるＧｅ２Ｓｂ２Ｔｅ５への窒素添加量と抵抗率との関係を示すグラフである。また、図３（ｂ）は、窒素添加量が異なるＧｅ２Ｓｂ２Ｔｅ５の膜構造を示すＸ線回析評価結果を示すグラフであり、不揮発性メモリ素子１０の完成時点における膜構造を示している。
【００３９】
図３（ａ）に示すように、Ｇｅ２Ｓｂ２Ｔｅ５への窒素添加量を増大させると、抵抗率が高くなることが分かる。また、図３（ｂ）に示すように、Ｇｅ２Ｓｂ２Ｔｅ５への窒素添加量を増大させると、結晶状態であることを示すＸ線のピークが低下し、アモルファス状態の割合が増大していることが分かる。図３（ｂ）を参照すれば、Ｇｅ２Ｓｂ２Ｔｅ５への窒素添加量を増大させると、製造プロセス中に加わる熱による結晶化が起こりにくくなり、結晶化させるためにはより高い温度が必要となることが理解できる。つまり、Ｇｅ２Ｓｂ２Ｔｅ５への窒素添加量を増大させると結晶化温度が高くなることが分かる。
【００４０】
上部電極１５は、上述のとおりビット線を兼用する電極であり、本実施形態では、ブロック層１４に接して設けられている。上部電極１５の材料としては、電気抵抗の低い金属材料が選択される。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）又はこれらの合金、或いは、これらの窒化物、シリサイドなどを好ましく用いることができる。具体的には、Ｗ、ＷＮ、ＴｉＮなどを挙げることができる。
【００４１】
電気抵抗の低い金属材料は一般に熱伝導率が高く、しかも、上部電極１５は熱容量が大きいことから、相変化領域Ｐと上部電極１５とが近接していると、熱が上部電極１５側に逃げやすくなり、発熱効率が低下してしまう。しかしながら、本実施形態による不揮発性メモリ素子１０では、上部電極１５と記録層１３との間に、電気抵抗の大きいブロック層１４が介在していることから、上部電極１５側への放熱を効果的に低減することが可能となる。
【００４２】
このような構成を有する不揮発性メモリ素子１０は、半導体基板上に形成することができ、マトリクス状に配置することによって、電気的に書き替え可能な不揮発性半導体記憶装置を構成することができる。
【００４３】
図４は、ｎ行×ｍ列のマトリクス構成を有する不揮発性半導体記憶装置の回路図である。
【００４４】
図４に示す不揮発性半導体記憶装置は、ｎ本のワード線Ｗ１〜Ｗｎと、ｍ本のビット線Ｂ１〜Ｂｍと、各ワード線と各ビット線の交点に配置されたメモリセルＭＣ（１，１）〜ＭＣ（ｎ，ｍ）とを備えている。ワード線Ｗ１〜Ｗｎはロウデコーダ１０１に接続され、ビット線Ｂ１〜Ｂｍはカラムデコーダ１０２に接続されている。各メモリセルＭＣは、対応するビット線とグランドとの間に直列に接続された不揮発性メモリ素子１０及びトランジスタ１０３によって構成されている。トランジスタ１０３の制御端子は、対応するワード線に接続されている。
【００４５】
不揮発性メモリ素子１０の構造は、図１を用いて説明したとおりである。したがって、不揮発性メモリ素子１０の上部電極１５が対応するビット線として用いられ、下部電極１２がトランジスタ１０３に接続される。
【００４６】
図５は、不揮発性メモリ素子１０を用いたメモリセルＭＣの構造の一例を示す断面図である。図５には、対応するビット線Ｂｊが共通である２つのメモリセルＭＣ（ｉ，ｊ），ＭＣ（ｉ＋１，ｊ）が示されている。
【００４７】
図５に示す例では、トランジスタ１０３のゲートは、ワード線Ｗｉ，Ｗｉ＋１に接続されている。また、素子分離領域１０４によって区画された一つの活性領域１０５には、３つの拡散領域１０６が形成され、これによって、一つの活性領域１０５に２つのトランジスタ１０３が形成されている。これら２つのトランジスタ１０３のソースは共通であり、層間絶縁膜１０７に設けられたコンタクトプラグ１０８を介して、グランド配線１０９に接続されている。また、各トランジスタ１０３のドレインは、それぞれのコンタクトプラグ１１０を介して、対応する不揮発性メモリ素子１０の下部電極１２に接続されている。
【００４８】
一方、２つの不揮発性メモリ素子１０の上部電極１５共通であり、したがって、図５に示すように連続的な電極形状とすることができる。本実施形態では、上部電極１５のみならず、記録層１３及びブロック層１４についても、共通とされている。
【００４９】
このような構成を有する不揮発性半導体記憶装置は、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態でビット線Ｂ１〜Ｂｍの少なくとも１本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線が活性化しているメモリセルでは、トランジスタ１０３がオンするため、対応するビット線は、不揮発性メモリ素子１０を介してグランドに接続された状態となる。したがって、この状態で所定のカラムデコーダ１０２により選択したビット線に書き込み電流を流せば、不揮発性メモリ素子１０に含まれる記録層１３を相変化させることができる。
【００５０】
具体的には、所定量の電流を流すことによって、記録層１３を構成する相変化材料を図２に示した融点Ｔｍ以上の温度に加熱した後、電流を急速に遮断することによって急冷すれば、アモルファス相となる。一方、上記所定量よりも少ない電流を流すことによって、記録層１３を構成する相変化材料を図２に示した結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に加熱した後、電流を徐々に減少させて徐冷すれば、結晶成長が促進するため結晶相となる。
【００５１】
データの読み出しを行う場合も、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態で、ビット線Ｂ１〜Ｂｍの少なくとも１本に読み出し電流を流せばよい。記録層１３がアモルファス相となっているメモリセルについては抵抗値が高くなり、記録層１３が結晶相となっているメモリセルについては抵抗値が低くなることから、これを図示しないセンスアンプによって検出すれば、記録層１３の相状態を把握することができる。
【００５２】
記録層１３の相状態は、記憶させる論理値に対応させることができる。例えば、アモルファス相の状態を「０」、結晶相の状態を「１」と定義すれば、１つのメモリセルによって１ビットのデータを保持することが可能となる。また、アモルファス相から結晶相に相変化させる際、記録層１３を結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に保持する時間を調節することによって、結晶化割合を多段階又はリニアに制御することも可能である。このような方法により、アモルファス相と結晶相との混合割合を多段階に制御すれば、１つのメモリセルに２ビット以上のデータを記憶させることが可能となる。さらに、アモルファス相と結晶相との混合割合をリニアに制御すれば、アナログ値を記憶させることも可能となる。
【００５３】
次に、本実施形態による不揮発性メモリ素子１０の製造方法について説明する。
【００５４】
まず、図１に示す第１の層間絶縁膜１１を形成し、この第１の層間絶縁膜１１に第１のスルーホール１１ａを形成する。第１の層間絶縁膜１１の形成方法としては、一般的なＣＶＤ法を用いることができる。第１のスルーホール１１ａの形成方法としては、一般的なフォトリソグラフィ法及びドライエッチング法を用いることができる。
【００５５】
次に、第１のスルーホール１１ａが完全に埋まるよう、第１の層間絶縁膜１１上に下部電極１２を形成し、その後、第１の層間絶縁膜１１の上面が露出するまで下部電極１２を研磨する。研磨はＣＭＰ法を用いることが好ましい。これにより、第１のスルーホール１１ａ内に下部電極１２が埋め込まれた状態となる。下部電極１２の形成は、ステップカバレッジの優れた成膜方法、例えば、ＣＶＤ法によって形成することが好ましく、これにより、第１のスルーホール１１ａの内部を完全に埋めることができる。
【００５６】
次に、第１の層間絶縁膜１１上に、記録層１３、ブロック層１４及び上部電極１５をこの順に形成する。記録層１３及びブロック層１４の成膜方法としては、特に限定されるものではないが、スパッタリング法やＣＶＤ法を用いることができる。成膜方法としてスパッタリング法を用いれば、記録層１３及びブロック層１４を連続的に成膜することができる。つまり、ターゲットとしてカルコゲナイド材料が備えられたスパッタリング装置内に半導体ウェハを導入し、スパッタガスを変化させることによって、記録層１３とブロック層１４を連続的に成膜することができる。
【００５７】
具体的には、図６に示すように、最初はスパッタガスとしてアルゴンガス（Ａｒ）に少量の窒素ガス（Ｎ２）を混入させてスパッタリングを行う。これにより、第１の層間絶縁膜１１上には、ターゲットであるカルコゲナイド材料に少量の窒素が添加された組成を有する記録層１３（第１の相変化材料層）が成膜される。このようにして、必要な膜厚の記録層１３が成膜された後、スパッタガスに混入する窒素ガス（Ｎ２）の量を増大させる。これにより、記録層１３上には、ターゲットであるカルコゲナイド材料に多量の窒素が添加された組成を有するブロック層１４（第２の相変化材料層）が成膜される。図３（ａ）、図３（ｂ）を用いて説明したように、カルコゲナイド材料に添加する窒素量が増えると、電気抵抗が増大するとともに、結晶化温度も高くなることから、これが記録層１３の相変化をブロックする役割を果たすことになる。
【００５８】
尚、図６に示す例では、ブロック層１４の成膜時におけるスパッタガスの組成が一定であるが、図７に示すようにスパッタガスの組成を段階的に増大させたり、図８に示すように、スパッタガスの組成を連続的に増大させることによって、記録層１３側から上部電極１５側に向けて、電気抵抗が連続的又は段階的に高くなるようなブロック層１４を形成しても構わない。このようなブロック層１４を形成すれば、記録層１３の膜厚をより薄くすることが可能となり、その結果、より高い発熱効率を得ることが可能となる。
【００５９】
以上説明した方法により記録層１３及びブロック層１４を同一の成膜装置内において連続的に成膜すれば、製造コストを抑制することが可能となる。尚、スパッタリング法によって成膜したカルコゲナイド材料は、成膜直後はほぼアモルファス状態となっているが、その後の製造プロセスにおいて結晶化温度以上の熱が加われば、結晶状態となる。したがって、ブロック層１４を構成する相変化材料の結晶化温度が、その後の製造プロセスにおける最高温度よりも高い温度を有していれば、不揮発性メモリ素子１０の完成時点において、ブロック層１４はアモルファス状態を保っていることになる。上述のとおり、相変化材料は、アモルファス相において高抵抗状態となることから、ブロック層１４を形成した後、その結晶化温度未満の温度で製造プロセスを最後まで実行すれば、ブロック層１４を高抵抗状態とすることが可能となる。
【００６０】
但し、上記のように、スパッタガスの切り替えによって記録層１３及びブロック層１４を連続的に形成することは必須でなく、これらを異なる成膜装置によって形成しても構わない。また、同一の成膜装置を用いて連続的に成膜する場合も、スパッタガスを切り替えるのではなく、記録層１３用のターゲットをブロック層１４用のターゲットに切り替えることによって、これらを連続的に形成しても構わない。
【００６１】
このようにして、記録層１３及びブロック層１４を形成した後、ブロック層１４上に上部電極１５を形成し、所定の形状にパターニングすれば、本実施形態による不揮発性メモリ素子１０が完成する。
【００６２】
このように、本実施形態による不揮発性メモリ素子１０は、記録層１３よりも電気抵抗が高く、且つ、記録層１３の相変化をブロック可能なブロック層１４を有していることから、上部電極１５側への放熱が抑制されるとともに、記録層１３内における相変化領域が大きく制限される。その結果、高い発熱効率を得ることが可能となる。
【００６３】
しかも、本実施形態では、上部電極１５がビット線を兼用していることから、全体構造が単純であり、製造コストを抑制することができる。さらに、本実施形態では、ブロック層１４が相変化材料によって構成されていることから、記録層１３とブロック層１４を同一の成膜装置内において連続的に成膜することができる。これによれば、製造コストをさらに抑制することが可能となる。
【００６４】
尚、図５に示したように、上記実施形態では同一列における記録層１３、ブロック層１４及び上部電極１５が共通とされているが、図９に示すように、これらを個々のメモリセルごとに分離しても構わない。図９に示す例では、記録層１３、ブロック層１４及び上部電極１５が個々のメモリセルごとに分離され、その上面及び側面が層間絶縁膜１８によって覆われている。そして、上部電極１５は、コンタクトプラグ１６を介してビット線１７に接続されている。
【００６５】
このような構造を採用すれば、上部電極１５の熱容量がより低減することから、上部電極１５側への放熱をより低減させることが可能となる。
【００６６】
次に、本発明の好ましい第２の実施形態による不揮発性メモリ素子２０について説明する。
【００６７】
図１０は、本発明の好ましい第２の実施形態による不揮発性メモリ素子２０の構造を示す略断面図である。
【００６８】
図１０に示すように、本実施形態による不揮発性メモリ素子２０は、記録層１３とブロック層１４の間に、中間層２１が設けられている点において、上記実施形態による不揮発性メモリ素子１０と異なる。その他の点は、上記実施形態による不揮発性メモリ素子１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６９】
中間層２１は、記録層１３とブロック層１４との混合を防止する役割を果たす。中間層２１の材料としては、記録層１３とブロック層１４との混合を防止可能である限り、特に限定されないが、記録層１３よりも電気抵抗の高い材料を選択することが好ましい。これは、中間層２１の電気抵抗が記録層１３の電気抵抗よりも低いと、発生したジュール熱が中間層の平面方向に広がってしまい、その結果、発生したジュール熱が上部電極１５側へ放熱しやすくなるからである。
【００７０】
記録層１３とブロック層１４との混合を防止するためには、中間層２１の材料として、記録層１３及びブロック層１４と実質的に混合しない材料を選択すればよい。このような条件を満たす材料としては、カーボン（Ｃ）、カーボン窒化膜（ＣＮ）、窒化チタンアルミニウム（ＴｉＡｌＮ）等を挙げることができる。
【００７１】
この方法は、記録層１３を構成する相変化材料の主成分と、ブロック層１４を構成する相変化材料の主成分が異なっている場合において好適である。これは、記録層１３及びブロック層１４を構成する相変化材料の主成分が互いに異なっていると、両者は比較的混合しやすいことから、上記の材料からなる中間層２１を介在させることによって、記録層１３とブロック層１４との混合を確実に防止する必要があるからである。
【００７２】
また、記録層１３とブロック層１４との混合を防止するためには、中間層２１の原材料として、記録層１３及びブロック層１４の少なくとも一方と反応し、その反応物が記録層１３及びブロック層１４と実質的に混合しない材料を選択してもよい。このような条件を満たす原材料としては、チタン（Ｔｉ）等を挙げることができる。中間層２１の原材料として、チタン（Ｔｉ）を選択すれば、相変化材料に含まれるテルル（Ｔｅ）と反応することによってチタンテルル合金（ＴｉＴｅ）が形成される。チタンテルル合金（ＴｉＴｅ）は、相変化材料とは混合しないため、反応物であるチタンテルル合金が中間層２１として機能することになる。
【００７３】
この方法は、記録層１３を構成する相変化材料の主成分と、ブロック層１４を構成する相変化材料の主成分が同じであり、不純物の添加量が互いに異なる場合において好適である。これは、記録層１３及びブロック層１４を構成する相変化材料の主成分が同じであれば、両者はそもそも混合しにくく、上記の反応物からなる中間層２１を介在させれば、記録層１３とブロック層１４との混合を確実に防止できるからである。
【００７４】
本実施形態のように、記録層１３とブロック層１４の間に中間層２１を介在させれば、製造プロセス中に加えられる熱や、書き込み電流の印加によって発生する熱による記録層１３とブロック層１４との混合を確実に防止することができる。これにより、記録層１３及びブロック層１４の材料選択の幅が広がるとともに、信頼性を高めることが可能となる。
【００７５】
本実施形態においても、記録層１３、中間層２１及びブロック層１４は、同一の成膜装置内において連続的に成膜することが好ましい。
【００７６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７７】
例えば、上記実施形態では、電気抵抗を高める目的で、記録層１３を構成する相変化材料にも窒素を添加しているが、記録層１３に窒素を添加することは必須ではない。したがって、スパッタリング法により記録層１３を成膜する際、スパッタガスをアルゴン（Ａｒ）のみとしても構わない。
【００７８】
また、上記実施形態では、層間絶縁膜１１上に記録層１３を直接形成しているが、両者の密着性向上を目的として、これらの間にチタン（Ｔｉ）などからなる接着層を介在させても構わない。同様に、ブロック層１４と上部電極１５との間に接着層を介在させても構わない。
【図面の簡単な説明】
【００７９】
【図１】本発明の好ましい第１の実施形態による不揮発性メモリ素子１０の構造を示す略断面図である。
【図２】カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。
【図３】（ａ）は、相変化材料であるＧｅ２Ｓｂ２Ｔｅ５への窒素添加量と抵抗率との関係を示すグラフである。（ｂ）は、窒素添加量が異なるＧｅ２Ｓｂ２Ｔｅ５の膜構造を示すＸ線回析評価結果を示すグラフである。
【図４】ｎ行×ｍ列のマトリクス構成を有する不揮発性半導体記憶装置の回路図である。
【図５】不揮発性メモリ素子１０を用いたメモリセルＭＣの構造の一例を示す断面図である。
【図６】記録層１３とブロック層１４を連続的に成膜する際における窒素ガス流量の変化の一例を示すグラフである。
【図７】記録層１３とブロック層１４を連続的に成膜する際における窒素ガス流量の変化の他の例を示すグラフである。
【図８】記録層１３とブロック層１４を連続的に成膜する際における窒素ガス流量の変化のさらに他の例を示すグラフである。
【図９】不揮発性メモリ素子１０を用いたメモリセルＭＣの構造の他の例を示す断面図である。
【図１０】本発明の好ましい第２の実施形態による不揮発性メモリ素子２０の構造を示す略断面図である。
【符号の説明】
【００８０】
１０，２０      不揮発性メモリ素子
１１      層間絶縁膜
１１ａ    スルーホール
１２      下部電極
１３      記録層
１４      ブロック層
１５      上部電極
１６      コンタクトプラグ
１７      ビット線
１８      層間絶縁膜
２１      中間層
１０１    ロウデコーダ
１０２    カラムデコーダ
１０３    トランジスタ
１０４    素子分離領域
１０５    活性領域
１０６    拡散領域
１０７    層間絶縁膜
１０８    コンタクトプラグ
１０９    グランド配線
１１０    コンタクトプラグ
Ｗ１〜Ｗｎ    ワード線
Ｂ１〜Ｂｍ    ビット線
ＭＣ        メモリセル
【図１】
0004577694.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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