(57)【特許請求の範囲】
【請求項１】
フレームメモリと、
ラッチ回路と、
ＤＡ変換回路と、
マトリクス状に配置された画素とを有し、
前記フレームメモリは、マトリクス状に配置されたメモリセルを有し、
前記各メモリセルは、第１トランジスタと、第２トランジスタと、第３トランジスタと、容量を有し、
前記第１トランジスタのソース-ドレイン経路は、データ線と前記容量の一端との間に接続され、
前記第１トランジスタのゲートは、ワード線に接続され、
前記第２トランジスタのソース-ドレイン経路の一端は、第４トランジスタを介し共通ドレイン線に接続され、前記第２トランジスタのソース-ドレイン経路の他端は、前記容量の他端へ接続され、
前記第２トランジスタのゲートは、前記容量の一端へ接続され、
前記第３トランジスタのソース-ドレイン経路は、前記データ線と前記容量の他端との間に接続され、
前記第３トランジスタのゲートは、前記容量の他端へ接続され、
前記ラッチ回路は、第１クロックトインバータと第２クロックトインバータを有し、
前記第１クロックトインバータの入力が前記第２クロックトインバータの出力へ接続され、
前記第２クロックトインバータの入力が前記第１クロックトインバータの出力へ接続され、
前記データ線の一端は、第５トランジスタを介しデータ入力線へ接続され、
前記データ線の他端は、前記ラッチ回路へ接続され、
前記ラッチ回路の出力は、ＤＡ変換回路へ接続され、
前記ＤＡ変換回路の出力は、信号線を介し前記画素へ接続することを特徴とする画像表示装置。
【請求項２】
フレームメモリと、
ラッチ回路と、
ＤＡ変換回路と、
マトリクス状に配置された画素とを有し、
前記フレームメモリは、マトリクス状に配置されたメモリセルを有し、
前記各メモリセルは、第１トランジスタと、第２トランジスタ、ダイオード、容量を有し、
前記第１トランジスタのソース-ドレイン経路は、データ線と前記容量の一端との間に接続され、
前記第１トランジスタのゲートは、ワード線に接続され、
前記第２トランジスタのソース-ドレイン経路の一端は、第４トランジスタを介し共通ドレイン線に接続され、前記第２トランジスタのソース-ドレイン経路の他端は、前記容量の他端へ接続され、
前記第２トランジスタのゲートは、前記容量の一端へ接続され、
前記第３トランジスタのダイオードは、前記データ線と前記容量の他端との間に接続され、
前記ラッチ回路は、第１クロックトインバータと第２クロックトインバータを有し、
前記第１クロックトインバータの入力が前記第２クロックトインバータの出力へ接続され、
前記第２クロックトインバータの入力が前記第１クロックトインバータの出力へ接続され、
前記データ線の一端は、第５トランジスタを介しデータ入力線へ接続され、
前記データ線の他端は、前記ラッチ回路へ接続され、
前記ラッチ回路の出力は、ＤＡ変換回路へ接続され、
前記ＤＡ変換回路の出力は、信号線を介し前記画素へ接続することを特徴とする画像表示装置。
【請求項３】
請求項１又は２に記載の画像表示装置において、
前記データ線の一端に接続するリセット回路を有し、
前記フレームメモリからの読み出し時に、前記リセット回路により前記データ線がグランド電位にリセットされた後、前記共通ドレイン線から前記第２トランジスタのゲートへ前記第４トランジスタを介し高レベル電圧が印加され、信号ラッチパルスにより前記ラッチ回路が前記データ線のデータを取り込むことを特徴とする画像表示装置。
【請求項４】
請求項１又は２に記載の画像表示装置において、
前記容量は、第６トランジスタのゲート・チャネル間容量であることを特徴とするの画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は特に低消費電力で画像表示が可能な、液晶画像表示装置に関する。
【０００２】
【従来の技術】
以下、図１９を用いて従来の技術に関して説明する。
【０００３】
図１９は従来の技術を用いた、ＴＦＴ液晶パネルの構成図である。液晶容量１０１と画素スイッチ１０２を有する画素１００がマトリクス状に配置され、画素スイッチ１０２のゲートはゲート線１０３を介してゲート線シフトレジスタ１０４に接続されている。また画素スイッチ１０２のドレインは信号線１０５を介してＤＡ変換器１０６に接続されている。一方マトリクス状に配置されたフレームメモリのメモリセルはメモリ容量１１１とメモリスイッチ１１２とから構成されており、メモリスイッチ１１２のゲートはワード線１１３とその一端に設けられたワード線選択スイッチ１１５を介してワード線シフトレジスタ１１４に接続されている。一方各メモリスイッチの一端はデータ線１１６に接続されており、データ線１１６の一端にはデータ入力回路１１７が、他端にはセンスアンプ１０８とラッチ回路１０７が設けられている。ラッチ回路１０７の出力は前記ＤＡ変換器１０６に接続されている。以上の各構成要素は、同一基板上にpoly−Ｓｉ  ＴＦＴを用いて構成されている。
【０００４】
以下、本従来例の動作を説明する。書込み時には一般のＤＲＡＭ(Dynamic Random Access Memory）と同様に、ワード線シフトレジスタ１１４，ワード線選択スイッチ１１５によって選択された行のメモリセルには、データ入力回路117から画像データが書込まれる。また同様にワード線シフトレジスタ１１４，ワード線選択スイッチ１１５によって選択された行のメモリセルの画像データはデータ線１１６を介してセンスアンプ１０８に入力され、ラッチ回路１０７でラッチされる。ラッチされた画像データはＤＡ変換器１０６でアナログ信号に変換され、このアナログ信号は信号線１０５に出力される。このときワード線シフトレジスタ１１４に同期してゲート線シフトレジスタ１０４が走査され、ゲート線シフトレジスタ１０４はゲート線１０３を介して、所定の行の画素スイッチ１０２をオンに設定する。これによって前記アナログ信号は所定の画素１００の液晶容量１０１に書込まれ、読み出された画像データに基づく液晶を用いた画像表示が可能となる。
【０００５】
なお本従来技術に関しては、例えば特開平１１−８５０６５号公報に詳しく記載されている。
【０００６】
【発明が解決しようとする課題】
上記従来技術によれば、フレームメモリのワード線１１３と画素部のゲート線１０３とを同一の駆動周波数で駆動することにより、フレームメモリのワード線クロックが表示画像中に漏れ込むことに起因する干渉雑音を回避することができる。
【０００７】
しかしながら上記従来技術は、画像表示装置の低電力化に関しては十分な考慮がなされていなかった。これに関して以下に説明する。
【０００８】
面積や素子数低減による歩留まり向上の観点からみれば、フレームメモリはＳＲＡＭ(Static Random Access Memory）ではなく、上記のようにＤＲＡＭで構成するべきである。しかし現在は既に常識となっている（１トランジスタ＋１容量）から成る一般のＤＲＡＭセル構成を用いた場合には、センスアンプ１０８は数十ｍＶ以下の極めて小さい信号電圧を増幅する必要があるために貫通電流が大きい回路を採用せざるを得ない。このことは、装置の低電力化という観点からは大きな問題となってしまう。
【０００９】
またＤＲＡＭセルの駆動という観点から見ても、上記従来例のように書込み，リフレッシュ，読み出しを個別に考えずに、これらを有機的に組み合わせる、或いは駆動方法を工夫することによっても、更なる低消費電力化が可能な筈である。
【００１０】
【課題を解決するための手段】
本発明の一実施態様によれば、
画素電極と画素電極に直列に接続された画素スイッチとを有し画像表示を行うためにマトリクス状に配置された複数の表示画素と、表示データを記憶するための複数の記憶素子を有し、表示データに基づいて所定の画像信号を出力する画像信号発生手段と、画像信号発生手段と画素スイッチ群とを接続する信号線群と、信号線群と画素スイッチ群を介して所定の表示画素に上記画像信号を書込むための表示画素選択手段とを有する画像表示装置において、記憶素子は個々の基本単位毎にメモリスイッチとメモリスイッチに接続されたメモリ容量及びメモリ容量がゲートに接続された増幅用ＦＥＴを設け、更に上記メモリ容量に貯えられた信号電荷に対する所定のリフレッシュ動作を行うためのリフレッシュ動作手段を設けるというものである。
【００１１】
４ｋbit −ＤＲＡＭ製品以降、ＤＲＡＭの世界では可能な限りメモリセルの寸法を小さくするために（１トランジスタ＋１容量）セルの採用が常識になっている。これに対して上記のメモリセル構成は、省電力と小面積を両立させる必要のある画像表示装置で特に有効となる考え方である。
【００１２】
本発明の一実施態様によれば、
画素電極と画素電極に直列に接続された画素スイッチとを有し画像表示を行うためにマトリクス状に配置された複数の表示画素と、表示データを記憶するための複数の記憶素子を有し、表示データに基づいて所定の画像信号を出力する画像信号発生手段と、画像信号発生手段と画素スイッチ群とを接続する信号線群と、信号線群と画素スイッチ群を介して所定の表示画素に画像信号を書込むための表示画素選択手段とを有する画像表示装置において、記憶素子は個々の基本単位毎にメモリスイッチとメモリスイッチに接続されたメモリ容量と、更にメモリ容量に貯えられた信号電荷に対する所定のリフレッシュ動作を行うためのリフレッシュ動作手段とを設け、記憶素子からの表示データの読み出し動作が、リフレッシュ動作手段を用いた上記記憶素子に対するリフレッシュ動作に含まれるように駆動するというものである。
【００１３】
【発明の実施の形態】
（実施例１）
以下図１〜図８および表１，表２を用いて、本発明における第一の実施例に関して説明する。
【００１４】
始めに本実施例の構成に関して述べる。
【００１５】
図１は本実施例である多結晶Ｓｉ−ＴＦＴ液晶表示パネルの構成図である。
【００１６】
液晶容量１と画素スイッチ２を有する画素１０がマトリクス状に配置され、画素スイッチ２のゲートはゲート線３を介してゲート線シフトレジスタ４に接続されている。また画素スイッチ２のドレインは信号線５を介してＤＡ変換器６に接続されている。一方マトリクス状に配置されたフレームメモリのメモリセル１１は、ｘ軸方向に延びるワード線１２と読み出し線１３、ｙ軸方向に延びるデータ線２２と共通ドレイン線２１に接続されている、ここでワード線１２の一端にはワード線バッファ１４，読み出し線１３の一端には読み出し線バッファ１５が設けられており、両バッファにはメモリｙアドレスデコーダ１８とメモリシフトレジスタ１９が入力している。なお、ワード線バッファ１４と読み出し線バッファ１５はバッファ選択スイッチ１６，メモリｙアドレスデコーダ１８とメモリシフトレジスタ１９はアドレス選択スイッチ１７によってそれぞれが選択的に組み合わせられる。一方データ線２２の一端にはデータ線リセット回路２３とデータ線入力スイッチ２４が設けられており、データ線入力スイッチ２４の他端はデータ入力線２５に、データ線入力スイッチ２４のゲートはメモリｘアドレスデコーダ２６にそれぞれ接続されている。一方、データ線２２の他端にはラッチ回路７が設けられており、ラッチ回路７の出力はデータ線２２Ｂを介して前記ＤＡ変換器６に入力されている。なおここでゲート線シフトレジスタ４とメモリシフトレジスタ１９は、共通する入力端子２０からのクロックパルスによって駆動される。
【００１７】
以上の各構成要素は、単一のガラス基板８上にpoly−Ｓｉ  ＴＦＴを用いて構成されており、各スイッチには多結晶Ｓｉ−ＴＦＴを用いて構成されたＣＭＯＳスイッチが採用されている。なおここではカラーフィルタやバックライト構成等、ＴＦＴパネルの構築に必要な所定の構造の記載は、説明の簡略化のために省略している。
【００１８】
図２は上記メモリセル１１の基本単位の回路構成図である。
【００１９】
データ線２２には、ゲートがワード線１２に接続されたメモリスイッチ３３が設けられており、メモリスイッチ３３の他端はメモリ容量３１及びメモリアンプ３２のゲートに接続されている。メモリアンプ３２のソースはメモリ容量３１の他端に接続されると同時に、出力スイッチ３４にも接続されている。出力スイッチ３４はダイオード接続されたｎチャネルのpoly−Ｓｉ  ＴＦＴであり、その他端はデータ線２２に接続されている。ここでメモリ容量３１もｎチャネルのpoly−Ｓｉ  ＴＦＴであり、そのチャネル側がメモリアンプ３２のソース側になっている。なおメモリセル１１は、図２に示すような基本単位３個で構成されているが、これはここで扱う画像データが３bit であるからである。
【００２０】
次にラッチ回路７の構成を、図３，図４および表１を用いて説明する。
【００２１】
図３はデータ線２２の端部に設けられた、ラッチ回路一単位の構成図である。データ線２２はＣＭＯＳインバータ３６に入力しており、ＣＭＯＳインバータ３６の出力は信号パルスφ１で駆動されるクロックトインバータ３７および信号パルスφ２で駆動されるクロックトインバータ３８に接続されている。またクロックトインバータ３７の出力はデータ線２２に帰還し、クロックトインバータ３８はデータ線２２Ｂに出力している。
【００２２】
ここで図４は上記のような、信号パルスφで駆動されるクロックトインバータの回路構成である。クロックトインバータはｐチャネルpoly−Ｓｉ  ＴＦＴ４２，４３とｎチャネルpoly−Ｓｉ  ＴＦＴ４４，４５と相補的な信号パルスで駆動されるため、信号パルスの選択によって、ＣＭＯＳインバータ或いは出力開放の３種類の状態出力を有している。
【００２３】
また表１には、図２に示したラッチ回路一単位中のＣＭＯＳインバータ３６のチャネル幅，Ｗとチャネル長Ｌの値を示した。ここでＣＭＯＳインバータ３６を構成するｐチャネルpoly−Ｓｉ  ＴＦＴとｎチャネルpoly−Ｓｉ  ＴＦＴのＷ／Ｌの値を著しくアンバランスにすることによって、ＣＭＯＳインバータ３６出力の反転に必要な入力閾値の値を小さな値に設定することができる。具体的にはこのＣＭＯＳインバータ３６は５Ｖ／０Ｖで駆動されているが、入力閾値は２.５Ｖではなく１Ｖに設計されている。
【００２４】
【表１】
0004415467.tif 000002
【００２５】
次にＤＡ変換器６の構成を図５を用いて説明する。
【００２６】
図５はＤＡ変換器６の一単位(繰り返し単位)の構成図であり、データ線２２Ｂの６本に対応している。本実施例ではデータ線２２Ｂは３本が一組で３bit の画像データを現しているため、ＤＡ変換器一単位の中には２個の画像データに対するＤＡ変換器が設けられていることになる。データ線２２Ｂはそれぞれが反転入力スイッチ４６を介して正電圧選択回路４７または負電圧選択回路４８に選択的に接続されており、更に正電圧選択回路４７および負電圧選択回路４８の出力は反転出力スイッチ５２を介して信号線５に接続されている。ここで正電圧選択回路４７および負電圧選択回路４８には、階調電圧生成抵抗５３で生成されたアナログ階調電圧が階調電源線４９を介して入力されており、３bit の画像データに対応したアナログ電圧値を出力する機能を有している。なおここで階調電圧生成抵抗５３は、特にボロン（Ｂ）をドープして低抵抗化したpoly−Ｓｉ薄膜を用いている。これは本実施例に用いているｐチャネルpoly−Ｓｉ  ＴＦＴのソースおよびドレイン薄膜と同一の構造である。ゲート配線や一般の金属配線は抵抗値が小さすぎるため、階調電圧生成抵抗５３に用いると消費電力や階調電圧生成抵抗５３面積の著しい増加をまねいてしまう。またリン（Ｐ）は活性化等の熱工程時にpoly−Ｓｉの粒界に偏析し易いために、結晶のばらつきによって抵抗値が変調され易く、階調電源電圧値が設計値から外れてしまうことに起因する表示色のずれが生じ易い。しかしながらボロン（Ｂ）はこのような偏析をおこさないために抵抗値が安定しており、またシート抵抗値も数ｋΩ／□と適当な値である。このために消費電力が小さく、面積が大きくならず、加えて生成される階調電源電圧値が安定していることから、特に階調電圧生成抵抗５３に用いるには最も適当である。表２にボロン（Ｂ）をドープしたpoly−Ｓｉ薄膜とリン（Ｐ）をドープしたpoly−Ｓｉ薄膜のシート抵抗ばらつきの実測値を示した。このように両者のばらつきは４倍以上にもなるため、階調電圧生成抵抗５３には特にボロン（Ｂ）をドープしたpoly−Ｓｉ薄膜を用いることが望ましい。
【００２７】
【表２】
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【００２８】
次に画素１０の構成を図６を用いて説明する。
【００２９】
図６は画素１０のレイアウト図であり、ここでは説明の簡略化のために各配線とＴＦＴ部分のみを示しており、特にＡｌを用いた低抵抗配線を太い線で、コンタクトホールを正方形で示した。信号線５はコンタクトホールで画素スイッチ２を構成するｎチャネルpoly−Ｓｉ  ＴＦＴのドレインに接続されており、画素スイッチ２のゲートはゲート線３と一体形成されている。画素スイッチ２のソースは画素電極５６を介してＩＴＯ（図示せず）に接続されている。ここで画素電極５６は高反射率を有するＡｌを用いて構成されており、本多結晶Ｓｉ−ＴＦＴ液晶表示パネルはバックライトを点灯すれば透過型パネルとして使用されるが、バックライトを点灯させなければ反射型パネルとしての画像表示も可能となっている。特にこの反射型での表示の特徴は低消費電力であり、本発明が目的とする低消費電力化が極めて重要な課題となっていることは言うまでもない。
【００３０】
さてこれと比較して、次に上記メモリセル１１の構成に関して述べる。
【００３１】
図７はメモリセル１１のレイアウト図であるが、簡略化のために基本単位は１個だけを示してある。Ａｌを用いた低抵抗配線を太い線で、コンタクトホールを正方形で示したことは、図６と同様である。ワード線１２でゲートを構成されたメモリスイッチ３３の一端には、データ線２２が接続されている。メモリスイッチ３３の他端はＡｌ配線を介してメモリアンプ３２のゲートに接続されているが、同時にこれはメモリ容量３１をも形成している。メモリアンプ３２のソースはダイオード接続されたｎチャネルpoly−Ｓｉ  ＴＦＴである出力スイッチ３４を介して、データ線２２に接続されている。またメモリアンプ３２のドレインは、メモリセル１１の一端で読み出し線１３で制御される読み出しスイッチ６１を介して、共通ドレイン線２１に接続されている。後述するように共通ドレイン線２１に過渡的に大きな電流が流れることを避けるために、このように共通ドレイン線２１はワード線１２と並行にせず、データ線２２と並行に配置している。
【００３２】
次に本実施例の動作に関して図８を用いて説明する。
【００３３】
図８は本発明における各部分の、動作タイミングチャートであり、左から「メモリへの書込み」「メモリからの読み出し」「メモリへの書込み」「休止」を表している。また特に記載のないものに関しては、５Ｖ振幅の波形に対応している。
【００３４】
始めに「メモリへの書込み」を説明する。Ｒ／Ｗ選択パルスはアドレス選択スイッチ１７をメモリｙアドレスデコーダ１８に切換え、メモリｙアドレスデコーダ１８はバッファ選択スイッチ１６を介して読み出し線バッファ１５に接続され、選択されたアドレス行の読み出しスイッチ６１をオンする。リセットパルスはデータ線リセット回路２３をオンにすることにより、データ線２２を０Ｖにリセットする。次いで共通ドレイン線２１が立上がることによって、上記アドレス行のメモリセルのメモリアンプ３２のドレインに高レベル電圧（例えば５Ｖ）が印加されるが、このときメモリ容量３１に高レベル電圧の書込みがされていれば、メモリアンプ３２はオンし、この高レベル電圧はデータ線２２へと伝播する。ここでメモリ容量は、ブートストラップ容量としても働き、メモリアンプ３２のゲート電位をより高くたたき上げる機能を有する。一方もしもメモリ容量３１に低レベル電圧（例えば０Ｖ）の書込みがされていれば、メモリアンプ３２はオフのままであり、共通ドレイン線２１の高レベル電圧がデータ線２２へと出力されることはない。なおこの後に共通ドレイン線２１の電圧が低レベル電圧に戻っても、データ線に書込まれた電圧はそのまま保持される。次いで信号ラッチパルスφ１が入力されると、図３に示した各データ線２２毎に設けられたラッチ回路が働き、クロックトインバータ３７の働きによってデータ線電圧が高レベル電圧あるいは低レベル電圧に決定される。ここでインバータ３６の閾値を下げておいたのは、メモリアンプ３２によるデータ線２２への電圧出力が不十分であった場合に、これを補うためである。さてここで信号ラッチパルスφ１と同様に、バッファ選択スイッチ１６がワード線バッファ１４に切換わり、所定の行のワード線１２が高レベル電圧になる。これによってデータ線２２に書込まれていた画像データは、再度同じメモリ容量３１に書込まれることなる。この後データ入力パルスが入力すると、メモリｘアドレスデコーダ２６は選択されたアドレスのデータ線入力スイッチをオンさせ、この結果選択された列のデータ線２２のデータはデータ入力線２５を介して入力された新しい書込みデータに書換えられる。上の動作によって、（ｘ，ｙ）アドレスが選択されたメモリセルのデータは新規データに書換えられ、それ以外の同一ｙアドレスのメモリセルのデータは変化していないことになる。
【００３５】
始めに「メモリからの読み出し」を説明する。Ｒ／Ｗ選択パルスはアドレス選択スイッチ１７をメモリシフトレジスタ１９に切換え、メモリシフトレジスタ１９はバッファ選択スイッチ１６を介して読み出し線バッファ１５に接続され、選択されたアドレス行の読み出しスイッチ６１をオンする。次いでリセットパルスがデータ線リセット回路２３をオンにすることにより、データ線２２を０Ｖにリセットされること、共通ドレイン線２１が立上がることによって、メモリセルのデータがデータ線２２へと出力されること、信号ラッチパルスφ１によってデータ線電圧が高レベル電圧あるいは低レベル電圧に決定されることは、先に述べた「メモリへの書込み」と同様である。ここでバッファ選択スイッチ１６がワード線バッファ１４に切換わり、所定の行のワード線１２が高レベル電圧になると、これによってデータ線２２に書込まれていた画像データは、再度同じメモリ容量３１に書込まれる。これが後述するようにメモリセルに対するリフレッシュ動作に相当する。この出力ラッチパルスφ２が入力すると、画像データはクロックトインバータ３８を介してデータ線２２Ｂに出力される。上の動作によって、メモリシフトレジスタ１９によって選択された行のメモリセルのデータはリフレッシュされると同時にデータ線２２Ｂに出力されることになる。ここでこの「メモリからの読み出し」動作において、ゲート線シフトレジスタ４がゲート線３を順次選択する動作とメモリシフトレジスタ１９が読み出し線１３とワード線１２を順次選択する動作は全く同一のものである。従ってデータ線２２Ｂに出力された画像データは、この後一水平走査期間かけてＤＡ変換器１０６と選択された行の画素スイッチ２を介して、液晶容量１に書込まれることになる。またメモリシフトレジスタ１９による各メモリセル行の選択は１フィールド期間である１／６０秒毎に定期的に行われるため、このメモリセルの「メモリからの読み出し」動作をリフレッシュ動作として用いることが可能となっている。
【００３６】
さて図５で構成を説明したＤＡ変換器６の動作に関して、ここで詳細を説明する。反転入力スイッチ４６と反転出力スイッチ５２はフィールド毎に対になって切換わり、同一のメモリセル列、或いは画素列に用いられる回路は正電圧選択回路４７と負電圧選択回路４８とが交互に入換わる。これは液晶容量を交流駆動するために信号線５に対する出力電圧の正負を入換える必要があるためであるが、このように電圧選択回路４７，４８を交互に用いることによって、ＤＡ変換器の占める面積を小さくすることが可能となっている。
【００３７】
最後に「休止」に関して説明する。メモリセルへの読み出しタイミングではなく、更に何らかの書込みデータも来ない場合には、図８に示したように全てのクロック」は停止する。この場合には動作する回路がないため、メモリ周辺における消費電力をこの期間の間実質的に零とすることができる。
【００３８】
なお以上の動作においては、メモリスイッチ３３を介したメモリ容量３１への高レベル電圧書込みと、読み出しスイッチ６１を介したメモリアンプ３２ドレインへの高レベル電圧印加時には、それぞれメモリスイッチ３３と読み出しスイッチ６１の（ゲート電極印加電圧−ＴＦＴの閾値電圧，Ｖｔｈ）までしか書込みないし印加ができない。そこで本実施例においては、ワード線１２および読み出し線１３の駆動電圧を他の回路よりも高く設定することで、これを回避した。具体的には他のパルスが５Ｖ駆動であるのに対して、ワード線１２および読み出し線１３の駆動電圧は１０Ｖである。このようにより高い駆動電圧を使用しても、ワード線１２および読み出し線１３の容量はそれほど大きくはないため、全体に占める消費電力の増加分は僅かである。
【００３９】
ところで以上のようにメモリセルにＤＲＡＭ構造を採用した場合には、メモリスイッチ３３への光照射に起因するメモリ容量３１からのリーク電流が問題となる。特に本発明のようにリフレッシュを画素への書込みと同期させた場合には、必要なメモリ容量３１の値が異常に大きくなってしまうことがある。そこで特にメモリセルアレイの部分には、ガラス基板の８の裏面に遮光膜を形成することが望ましい。また他に、バックライトの光がメモリセルアレイに届かないように、裏面の光学系を設計することも同様な効果がある。メモリセルアレイの上部における遮光に関しても、これに準じて考えることができる。
【００４０】
なお本実施例においては、各回路ブロックは多結晶Ｓｉ−ＴＦＴ素子を用いてガラス基板上に構成している。しかしながらガラス基板に変えて、石英基板，透明プラスチック基板を用いることや、液晶表示方式を反射型に限定することでＳｉ基板を始めとする不透明基板を用いることも明らかに可能である。
【００４１】
また上記諸回路におけるＴＦＴのｎ型，ｐ型の導電型と電圧関係を逆に構成することや、その他の回路構成を用いることも、本発明の原理を損なわない範囲で可能であることは言うまでもない。
【００４２】
以上では説明を簡略化するために画像表示データを３bit 、階調電圧線４９は異なった階調電圧が印加された８本の並列配線としたが、画像表示データがｎ− bit であれば、階調電源線は異なった階調電圧が印加された２n本の並列配線となることは明らかである。
【００４３】
この他、本実施例では諸スイッチ群にＣＭＯＳスイッチ、画素ＴＦＴはｎ型ＴＦＴスイッチを採用したが、ｐ型ＴＦＴを含むいずれのスイッチ構成をこれらに用いても本発明の適用は可能である。また本発明の趣旨を逸脱しない範囲で、多様なレイアウト形状が適用可能であることは言うまでもない。
（実施例２）
以下、本発明における第二の実施例について、図９を用いて説明する。
【００４４】
図９に構成を示した第二の実施例である多結晶Ｓｉ−ＴＦＴ液晶表示パネルの主な構成および動作は、第一の実施例のそれと同様であるので説明を省略する。第一の実施例と比較した場合の本実施例の差異は、メモリセル６２の構成とメモリシフトレジスタ１９とゲート線シフトレジスタ４の駆動配線が分離されていることにある。以下これに関して述べる。
【００４５】
本実施例におけるメモリセルのレイアウトは、画像データを構成する３bit の単位セルが横一列に配置されていることと、メモリ容量がＴＦＴゲート容量ではなく、純粋な容量として設けられていることが特徴である。本実施例は上記メモリセル配置によって、ｙ方向のメモリ幅を著しく縮小することが可能であり、またメモリセル書込み電圧が低レベル電圧であってもメモリ容量として十分な容量値が得られることから、雑音等に強い安定した動作が可能である。なおここでメモリ容量をさらに増やすために、画素で用いられるＩＴＯ膜を用いて、接地されたＩＴＯ膜との間に更にメモリ容量を設けることも可能である。また構造が複雑になる問題点はあるものの、別個に直流電圧を印加した配線を設け、この配線との間に上記とは独立した容量を設けることも可能であることは言うまでもない。
【００４６】
なおメモリシフトレジスタ１９とゲート線シフトレジスタ４の駆動配線を分離したことによって、必要なタイミングでメモリセルのリフレッシュ動作を行いながら、画素アレイへの書込み動作を、例えばリフレッシュの半分の速度に遅らせることができる。これによって本実施例では更なる低消費電力化が可能である。
(実施例３)
以下、本発明における第三の実施例について、図１０を用いて説明する。
【００４７】
第三の実施例である多結晶Ｓｉ−ＴＦＴ液晶表示パネルの主な構成および動作は、第一の実施例のそれと同様であるので説明を省略する。第一の実施例と比較した場合の本実施例の差異は、メモリセル基本単位の回路構成であり、以下これに関して述べる。
【００４８】
図１０は第三の実施例におけるメモリセル基本単位の回路構成図であり、第一の実施例における図２に対応している。第一の実施例と比較した場合の本実施例の差異は、出力スイッチ３４がダイオード接続されたｎチャネルのpoly−ＳｉＴＦＴからpoly−Ｓｉ薄膜上に形成されたｐｎ接合ダイオード６３に変わったことである。このｐｎ接合ダイオード６３は、ｐ型不純物領域とｎ型不純物領域の間に、長さ約２μｍのｎ- 不純物領域を設けることで作成されている。本実施例はこのｐｎ接合ダイオード６２を用いることによって、メモリセル基本単位の構造をより簡略化することで、メモリ領域の小型化と高歩留まり化を同時に達成することができる。
（実施例４)
以下、本発明における第四の実施例について、図１１を用いて説明する。
【００４９】
図１１は第四の実施例である多結晶Ｓｉ−ＴＦＴ液晶表示パネルの構成図である。
【００５０】
本実施例の主な構成および動作は、第一の実施例のそれと同様であるので説明は省略する。第一の実施例と比較した場合の本実施例の差異は、メモリセル６４の回路構成であり、以下これに関して述べる。
【００５１】
本実施例においては、第一の実施例における共通ドレイン線２１および読み出しスイッチ６１がなくなると同時にメモリアンプ６３が読み出し線１３で直接駆動されていること、および出力スイッチ６４が通常のｎチャネルpoly−Ｓｉ  ＴＦＴで構成されるとともにそのゲートが読み出し線１３に接続されていることである。本実施例によればメモリセルの構成を簡略化することが可能であり、メモリ領域の小型化と高歩留まり化を同時に達成することができる。但し本実施例においては、メモリアンプ６３を介した全データ線２２への読み出し電流は、全て一本の読み出し線１３から供給する必要がある。このために読み出し線バッファ１５出力の低抵抗化と読み出し線１３の低抵抗化が必要である。
（実施例５）
以下、本発明における第五の実施例について、図１２および図１３を用いて説明する。
【００５２】
図１２は第五の実施例である多結晶Ｓｉ−ＴＦＴ液晶表示パネルの構成図である。
【００５３】
本実施例の主な構成および動作は、第一の実施例のそれと同様であるので説明は省略するが、第一の実施例と比較した場合の本実施例の差異は、データ線リセット回路６５のリセット電圧が０Ｖではなく高レベル電圧であること、メモリアンプ６８の一端が共通ドレイン線６６を介して０Ｖに落ちていること、出力スイッチ６９が通常のｎチャネルpoly−Ｓｉ  ＴＦＴで構成されるとともにそのゲートが読み出し線１３に接続されていること、そしてラッチ回路６７の基本構成が後に図１３を用いて説明するように変更されていることである。
【００５４】
本実施例においては、メモリアンプ６８に印加される電圧関係が入換わったことによって、メモリアンプ６８の出力はドレイン側として駆動される。この結果第一の実施例にあった、読み出し動作時にＴＦＴが（ゲート電極印加電圧−TFTの閾値電圧，Ｖｔｈ）までしか動作しないといった問題は解消される。この結果ワード線１２および読み出し線１３の駆動電圧を他の回路よりも高く設定するといった工夫をしなくとも、メモリセル回路は安定に動作する。但し本実施例においては別に、メモリ容量３１への書込み電圧が高レベル電圧の場合のデータ線２２への出力電圧は低レベル電圧であり、メモリ容量３１への書込み電圧が低レベル電圧の場合のデータ線２２への出力電圧は高レベル電圧になってしまう。即ちこのままでは、リフレッシュの度に書込み電圧レベルが反転してしまうのである。そこで本実施例においては、以下に述べるようにラッチ回路６７を変形した。
【００５５】
図１３は本実施例におけるラッチ回路一単位の構成図であり、第一の実施例における図３に対応するものである。データ線２２は信号パルスφ１反転で駆動されるクロックトインバータ７０に入力しており、その出力はＣＭＯＳインバータ７１に入力している。ＣＭＯＳインバータ７１の出力は信号パルスφ１で駆動されるクロックトインバータ７２，７３および信号パルスφ２で駆動されるクロックトインバータ７４に接続されている。またクロックトインバータ７２の出力はＣＭＯＳインバータ７１の入力に、クロックトインバータ７３の出力はデータ線２２にそれぞれ帰還し、クロックトインバータ７４はデータ線２２Ｂに出力している。本実施例では上記の構成を取ることにより、ラッチパルスφ１の入力と同時にデータ線２２の電圧レベルが反転するようになっている。このラッチ回路６７の採用により、本実施例はリフレッシュの度に書込み電圧レベルが反転することを回避しつつ、ワード線１２および読み出し線１３の駆動電圧を他の回路と等しい値、例えば５Ｖに設定することを可能としている。
（実施例６）
以下、本発明における第六の実施例について、図１４および図１５を用いて説明する。
【００５６】
図１４は第六の実施例である多結晶Ｓｉ−ＴＦＴ液晶表示パネルの構成図であり、図１５はメモリセル７５の基本単位の回路構成図である。
【００５７】
本実施例の主な構成および動作は、第一の実施例のそれと同様であるので説明は省略するが、第一の実施例と比較した場合の本実施例の差異は、メモリアンプ７７の一端が共通ドレイン線７６を介して直流高レベル電圧に落ちていること、出力スイッチ７８が通常のｎチャネルpoly−Ｓｉ  ＴＦＴで構成されるとともにそのゲートが読み出し線１３に接続されていること、更にメモリ容量７９を構成するｎチャネルpoly−Ｓｉ  ＴＦＴのゲートが共通ドレイン線７６に接続されていることである。
【００５８】
本実施例の動作は、メモリアンプ７７のドレイン側を高レベル電圧に固定したために、メモリアンプ７７は出力スイッチ７８が選択されてオンになると同時に動作するという違いはあるものの、基本的には第一の実施例の動作と同様である。
【００５９】
本実施例においては、メモリアンプ７７の一端に共通ドレイン線７６を介して直流電圧を印加しているため、第一の実施例と比較してメモリセル７５の構造が簡略化されるという長所がある。またメモリ容量７９の構成をゲートが共通ドレイン線７６に接続されたｎチャネルpoly−Ｓｉ  ＴＦＴとしたため、特にメモリセルへの書込みが低レベル電圧であった場合にはメモリ容量の値が大きくなり、安定動作が図れるという特徴がある。
（実施例７）
以下、本発明における第七の実施例について、図１６および図１７を用いて説明する。
【００６０】
図１６は第七の実施例である多結晶Ｓｉ−ＴＦＴ液晶表示パネルの構成図である。
【００６１】
本実施例の主な構成および動作は、第五の実施例のそれと同様であるので説明は省略するが、第五の実施例と比較した場合の本実施例の構造上の差異は、出力スイッチ８０の一端が接続されるデータ線２２が、メモリスイッチ３３が接続されているデータ線２２と異なること、そしてラッチ回路８１の基本構成が、後に図１７を用いて説明するように変更されていることである。
【００６２】
本実施例の動作における第五の実施例との差異は、メモリセル７９に画像データを入力するデータ線２２と、メモリセル７９が画像データを出力するデータ線２２が異なることである。そのために用いたラッチ回路８１の構成を、図１７を用いて説明するように工夫している。
【００６３】
図１７は本実施例におけるラッチ回路一単位の構成図であり、第五の実施例における図１３に対応するものである。データ線２２は信号パルスφ１反転で駆動されるクロックトインバータ８４に入力しており、その出力はＣＭＯＳインバータ８６に入力している。ＣＭＯＳインバータ８６の出力は信号パルスφ１で駆動されるクロックトインバータ８３，８５および信号パルスφ２で駆動されるクロックトインバータ８２に接続されている。またクロックトインバータ８５の出力はＣＭＯＳインバータ８６の入力に、クロックトインバータ８３の出力は対応する別のデータ線２２にそれぞれ帰還しており、クロックトインバータ８２はデータ線２２Ｂに出力している。本実施例では上記の構成を取ることにより、ラッチパルスφ１の入力と同時にデータ線２２の電圧レベルが反転し、かつ対応する別のデータ線２２へこれを書込むようになっている。このようなラッチ回路８１の採用により、本実施例は他のデータ線２２に読み出された画像データを元のデータ線２２に戻すと同時に、第五の実施例と同様にリフレッシュの度に書込み電圧レベルが反転することを回避しつつ、ワード線１２および読み出し線１３の駆動電圧を他の回路と等しい値、例えば５Ｖに設定することを可能としている。
（実施例８）
以下図１８を用いて、本発明における第八の実施例に関して説明する。
【００６４】
図１８は第八の実施例である画像ブラウザ９７の構成図である。
【００６５】
無線インターフェース（Ｉ／Ｆ）回路８７には、圧縮された画像データが外部からbluetooth 規格に基づく無線データとして入力し、無線Ｉ／Ｆ回路８７の出力は中央演算ユニット（ＣＰＵ）兼デコーダ８８を経てフレームメモリ８９に接続される。更にＣＰＵ兼デコーダ８８の出力は多結晶Ｓｉ液晶表示パネル９０に設けられたインターフェース（Ｉ／Ｆ）回路９１を介して行選択回路９３およびデータ入力回路９２に接続されており、画像表示領域９４は行選択回路９３およびデータ入力回路９２により駆動される。画像ビューア９７には更に電源９５および光源９６が設けられている。ここで多結晶Ｓｉ液晶表示パネル９０は、先に延べた第一の実施例と同一の構成および動作を有している。
【００６６】
以下に本第八の実施例の動作を説明する。無線Ｉ／Ｆ回路８７は圧縮された画像データを外部から取り込み、このデータをＣＰＵ兼デコーダ８８に転送する。ＣＰＵ兼デコーダ８８はユーザからの操作を受けて、必要に応じて画像ビューア９７を駆動、或いは圧縮された画像データのデコード処理を行う。デコードされた画像データはフレームメモリ８９に一時的に蓄積され、ＣＰＵ兼デコーダ８８の指示に従って、蓄積されていた画像を表示するための画像データおよびタイミングパルスをＩ／Ｆ回路９１に出力する。Ｉ／Ｆ回路９１が、これらの信号を用いて、行選択回路９３およびデータ入力回路９２を駆動して画像表示領域に画像を表示することに関しては、第一の実施例で述べたとおりであるので、ここでは詳細な説明は省略する。光源９６は液晶表示に対するバックライトであるが、反射表示モードで液晶表示を行う際には光源９６は点灯する必要はない。電源９５には二次電池が含まれており、これらの装置全体を駆動する電源を供給する。
【００６７】
本第八の実施例によれば、圧縮された画像データを元に、低消費電力で高品位な画像を表示させることができる。
【００６８】
【発明の効果】
本発明によれば、画像表示装置の低電力化を図ることができる。
【図面の簡単な説明】
【図１】第一の実施例である液晶表示パネルの構成図。
【図２】第一の実施例におけるメモリセル基本単位の回路構成図。
【図３】第一の実施例におけるラッチ回路一単位の構成図。
【図４】第一の実施例におけるクロックトインバータの回路構成。
【図５】第一の実施例におけるＤＡ変換器一単位の構成図。
【図６】第一の実施例における画素のレイアウト図。
【図７】第一の実施例におけるメモリセルのレイアウト図。
【図８】第一の実施例における動作タイミングチャート。
【図９】第二の実施例である液晶表示パネルの構成図。
【図１０】第三の実施例におけるメモリセル基本単位の回路構成図。
【図１１】第四の実施例である液晶表示パネルの構成図。
【図１２】第五の実施例である液晶表示パネルの構成図。
【図１３】第五の実施例におけるラッチ回路一単位の構成図。
【図１４】第六の実施例である液晶表示パネルの構成図。
【図１５】第六の実施例におけるメモリセル基本単位の回路構成図。
【図１６】第七の実施例である液晶表示パネルの構成図。
【図１７】第七の実施例におけるラッチ回路一単位の構成図。
【図１８】第八の実施例である画像ブラウザの構成図。
【図１９】従来の技術を用いたＴＦＴ液晶パネルの構成図。
【符号の説明】
１…液晶容量、２…画素スイッチ、３…ゲート線、４…ゲート線シフトレジスタ、５…信号線、６…ＤＡ変換器、７…ラッチ回路、８…ガラス基板、１１…メモリセル、１２…ワード線、１３…読み出し線、１４…ワード線バッファ、１５…読み出し線バッファ、１８…メモリｙアドレスデコーダ、１９…メモリシフトレジスタ、２１…共通ドレイン線、２２…データ線、２３…データ線リセット回路、２４…データ線入力スイッチ、２５…データ入力線、２６…メモリｘアドレスデコーダ、３１…メモリ容量、３２…メモリアンプ、３３…メモリスイッチ、３４…出力スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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