(57)【特許請求の範囲】
【請求項１】
パッケージの内部に複数の半導体チップを備えて構成されるマルチチップモジュールにおいて、
任意の２つの半導体チップ間で夫々の信号端子がチップ間配線により相互に接続されている構成部分について、前記信号端子が出力端子として機能するものを検査対象チップとし、他方を検査実施チップとし、
前記検査対象チップの内部に構成され、
電源と前記出力端子との間、前記出力端子とグランドとの間に夫々配置される電源側，グランド側トランジスタと、
これらのトランジスタのオンオフを外部より設定するための出力レベル設定レジスタと、
前記検査実施チップの内部に構成され、
電流値が異なる複数の定電流源を有し、これら複数の定電流源の何れか１つ以上を、電源と前記信号端子との間又は前記信号端子とグランドとの間に選択的に接続可能に構成される定電流源部と、
この定電流源部に対し、前記接続を切り替えるための制御データを与える電流制御レジスタと、
入力端子の一方が前記信号端子に接続されるコンパレータと、
このコンパレータが、前記入力端子に印加される電圧を比較するためのしきい値電圧を変更するためのしきい値電圧変更手段と、
このしきい値電圧変更手段により付与されるしきい値電圧を調整するための制御データを与える電圧制御レジスタと、
前記コンパレータの出力状態を外部より参照可能に構成される出力状態参照レジスタとを備えたことを特徴とするマルチチップモジュール。
【請求項２】
前記しきい値電圧変更手段は、出力電圧が調整可能に構成される基準電圧発生回路を備えて構成され、
前記コンパレータの入力端子の他方が、前記基準電圧発生回路に接続されることを特徴とする請求項１記載のマルチチップモジュール。
【請求項３】
前記定電流源部は、前記検査実施チップの信号端子に対して断続可能に構成され、
前記コンパレータの入力端子の内、前記基準電圧発生回路に接続される側は、当該回路に対する接続を、前記パッケージ外部の信号端子を介して行うように構成されていることを特徴とする請求項２記載のマルチチップモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パッケージの内部に複数の半導体チップを備えて構成されるマルチチップモジュールにおいて、入力ゲートのしきい値判定を行うものに関する。
【背景技術】
【０００２】
複数の半導体チップを内蔵して構成されるマルチチップモジュールは、異なる種類のデバイスプロセスにより形成されたチップを組み合わせて１パッケージ化することでコストダウンを図ったり、複数のメモリデバイスを組み合わせて記憶容量を簡単に増加させることができるなどのメリットがある。また、ＩＣでは、パッケージの外部に露出される信号端子の数がパッケージサイズによって制限される。即ち、矩形状のプラスチックパッケージでは、各辺の長さに応じて配置可能な端子数が決まるようになっている。
そして、マルチチップモジュールは、一般に多機能となるので信号端子数も多くなる傾向にあるため、配置可能な端子数の制限が問題になり易く、複数のチップ間で信号を伝送する部分については極力、互いの信号端子をパッケージ内部で接続するチップ間配線を行うようにしている。
【０００３】
図４には、上記のように構成されるマルチチップモジュールのパッケージ内部の構成を示す。即ち、リードフレーム１上には、２つの半導体チップ２Ａ，２Ｂがダイボンディングされている。これらの半導体チップ２Ａ，２Ｂ構成は基本的に対称であるため、以下では特に区別する必要がある場合を除き、添え字Ａ，Ｂは省略して説明する。半導体チップ２の内部回路３とパッド４との間は配線パターン５によって接続されており、パッド４とリード６との間はボンディングワイヤ７によって接続されている。
【０００４】
半導体チップ２は、ＣＭＯＳプロセスによって構成されている。そして、半導体チップ２Ｂ側の内部回路３Ｂにおける出力端子の１つは、インバータゲート８Ｂを介してパッド９Ｂに接続されている。また、インバータゲート８Ｂの出力端子と電源、グランドとの間には、端子保護用にダイオード接続されたＰチャネルＦＥＴ１０Ｂ，ＮチャネルＦＥＴ１１Ｂが夫々接続されている。
半導体チップ２Ｂのパッド９Ｂは、チップ間配線１１を介して半導体チップ２Ａのパッド９Ａに接続されている。そのパッド９Ａは、インバータゲート８Ａを介して内部回路３Ａの入力端子に接続されている。以上がマルチチップモジュール１２を構成している。
【０００５】
上記のように構成されるマルチチップモジュール１２では、パッケージ内部でチップ間配線１１が行われているパッド（信号端子）９Ａ，９Ｂについては、電気的特性の検査が行い難くなっており、それらの検査を行うには、特殊な構成を設けて対応する必要がある。例えば、特許文献１では、チップ間配線が行われている信号端子を検査するために検査専用の端子をパッケージの外部に引き出す構成を採用している。
【特許文献１】特開２００２−１８１８５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１のような構成は、上述したようなパッケージ外部に配置する端子数の制約に相反するものであり、適切な対策であるとは言えない。
本発明は上記事情に鑑みてなされたものであり、その目的は、パッケージ外部に配置する端子数を増加させることなく、チップ間配線が行われている信号端子の検査を行うことができるマルチチップモジュールを提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載のマルチチップモジュールによれば、任意の２つの半導体チップ間で夫々の信号端子がチップ間配線により相互に接続されている構成部分について、前記信号端子が出力端子として機能するものを検査対象チップとし、他方を検査実施チップとする。そして、検査対象チップ側では、出力レベル設定レジスタを介して出力端子のレベルをハイ又はロウに設定する。
【０００８】
例えば検査対象チップの出力端子をハイレベルに設定した場合、検査実施チップ側では、信号端子とグランドとの間に配置される定電流源部に対し、電流制御レジスタにより定電流源の１つを選択する。そして、選択した定電流源の電流値に応じて、電圧制御レジスタにより、しきい値電圧変更手段を介してコンパレータのしきい値電圧を予め設定しておく。この時、検査対象チップの電源側トランジスタのオン抵抗が設計通りの値であれば、コンパレータの入力電圧は、選択した電流値に応じて所定のレベルになると想定される。従って、その期待値に応じてコンパレータのしきい値電圧を設定しておき、検査対象チップの出力端子がハイレベルを出力した場合にコンパレータの出力レベルが反転すれば、前記オン抵抗が設計通りであることを確認できる。
【０００９】
また、検査対象チップの出力端子をロウレベルに設定した場合、検査実施チップ側では、電源と信号端子との間に配置される定電流源部について定電流源の１つを選択し、その定電流源の電流値に応じてコンパレータのしきい値電圧を設定する。この時、検査対象チップのグランド側トランジスタのオン抵抗が設計通りの値であれば、上記と同様にしてコンパレータの出力レベルが反転するので、前記オン抵抗が設計通りとなっていることを確認できる。
そして、各レジスタの設定や読出しは、汎用の外部バスを介して行うことができるので、従来とは異なり、検査専用の端子を使用せずとも検査対象チップの電源側，グランド側トランジスタのオン抵抗、即ち、出力端子の電流−電圧特性が正常であるか否かを簡単に検査することができる。
【００１０】
請求項２記載のマルチチップモジュールによれば、コンパレータの入力端子の他方を基準電圧発生回路に接続し、その出力電圧を調整することでコンパレータのしきい値を簡単に変更することができる。
【００１１】
請求項３記載のマルチチップモジュールによれば、定電流源部を、検査実施チップの信号端子に対して断続可能に構成し、コンパレータの入力端子の内、基準電圧発生回路に接続される側を、パッケージ外部の信号端子を介して前記回路に接続を行う構成とする。従って、コンパレータの入力端子の一方と定電流源部とを切り離し、入力端子の他方を、前記外部端子を介して外部回路等に接続すれば、そのコンパレータを検査用としてだけでなく、検査実施チップの汎用素子として使用することもできる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の一実施例について図１乃至図３を参照して説明する。図１は、マルチチップモジュールの回路構成を、本発明の要旨に係る部分のみ示すものである。マルチチップモジュール２１においては、図３と同様に２つの半導体チップ２２，２３が搭載されており、半導体チップ２２のパッド（信号端子）２４と半導体チップ２３のパッド（信号端子）２５とは、チップ間配線２６によって接続されている。ここで、説明の都合上、半導体チップ２２を検査実施チップと称し、半導体チップ２３を検査対象チップと称する。
【００１３】
検査実施チップ２２において、パッド２４と電源，グランドとの間には、夫々ＰチャネルＭＯＳＦＥＴ２７，ＮチャネルＭＯＳＦＥＴ２８が接続されている。そして、これらのＦＥＴ（ハイインピーダンス設定手段）２７，２８のオンオフは、外部バスを介してトランジスタ制御レジスタ（ハイインピーダンス設定手段）２９に書き込みを行うことで制御可能となっている。
また、パッド２４は、コンパレータ３０の非反転入力端子に接続されていると共に、アナログスイッチ（Ｐ５，Ｎ５）３１及び定電流源部３２を介してグランドに接続されている。アナログスイッチ３１のオンオフは、トランジスタ制御レジスタ２９の設定により行われるようになっている。定電流源部３２は、複数の定電流源（電流値Ｉ１，Ｉ２，Ｉ３，・・・）を内蔵しており、それらの１つ以上を内部で替えてアナログスイッチ３１に接続可能となっている。そして、定電流源部３２内部における接続切替えは、電流制御レジスタ３３の書込み設定により行われる。
【００１４】
コンパレータ３０の反転入力端子は、検査実施チップ２２の内部パッド３４に接続されており、その内部パッド３４は、マルチチップモジュール２１のパッケージ外部に露出しているリード（信号端子）３５に接続されている。そのリード３５の隣には、もう１つのリード（信号端子）３６が配置されており、当該リード３６は、検査実施チップ２２の内部パッド３７を介してＤ／Ａ変換回路（しきい値電圧変更手段，基準電圧発生回路）３８の出力端子に接続されている。Ｄ／Ａ変換回路３８は、電圧制御レジスタ（しきい値電圧変更手段）３９に書き込まれたデジタルデータをＤ／Ａ変換して、アナログ電圧信号を内部パッド３７に出力する。
【００１５】
即ち、パッケージ外部において、リード３５，３６間を外部配線４０により接続すれば、Ｄ／Ａ変換回路３８より出力されるアナログ電圧信号は、コンパレータ３０の反転入力端子に与えられるようになっている。また、リード３５を、外部配線によって、マルチチップモジュール２１の外部回路等に接続すれば、外部において適当な基準電圧を与えることも可能であることは勿論である。
そして、コンパレータ３０の出力端子は、フリップフロップ（出力状態参照レジスタ）４１の入力端子に接続されていると共に、検査実施チップ２２の図示しない内部回路の入力端子にも接続されている。フリップフロップ４１は、リセット状態からコンパレータ３０の出力レベル変化の立上りエッジでトリガされると、ハイレベル信号を出力するようになっている。
【００１６】
以上において、制御レジスタ２９，３３，３９に対する書き込みは、マルチチップモジュール２１の外部インターフェイス（Ｉ／Ｆ）バスを介して行なえるようになっている。また、フリップフロップ４１の出力レベルも外部インターフェイスバスを介して読出し可能であり、フリップフロップ４１のリセットも外部より制御可能となっている。
【００１７】
一方、検査対象チップ２３において、パッド２５と電源Ｖ１、グランドとの間には、夫々ＰチャネルＭＯＳＦＥＴ（電源側トランジスタ）４２（Ｐ１）及び４３（Ｐ２），ＮチャネルＭＯＳＦＥＴ（グランド側トランジスタ）４４（Ｎ１）及び４５（Ｎ２）が接続されている。ＦＥＴ４３〜４５は、パッド２５より信号を出力する場合に使用されるものである。そして、これらのＦＥＴ４２〜４５のオンオフは、外部Ｉ／Ｆバスを介してトランジスタ制御レジスタ４６の設定によっても制御可能となっている。
また、パッド２５は、入力端子として機能する場合、外部より入力された信号を入力ゲート（インバータ）４７を介して図示しない内部回路へ入力するようになっている。入力ゲート４７は、電源Ｖ１側に接続されるＰチャネルＭＯＳＦＥＴ４８（Ｐ３），グランド側に接続されるＮチャネルＭＯＳＦＥＴ４９（Ｎ３）で構成されている。
【００１８】
次に、本実施例の作用について図２及び図３も参照して説明する。図２は、検査対象チップ２３の信号出力用ＦＥＴ４２，４３によりハイレベルを出力する場合（ＶＯＨに対応）のオン抵抗特性、即ち、検査対象チップ２３のパッド２５が出力端子として機能する場合の電流−電圧特性を検査する手順を示すフローチャートである。
尚、図２の処理は、作業者が検査対象チップ２３の外部バスにパーソナルコンピュータ或いは専用のテスト回路を接続して行ったり、或いは検査対象チップ２３が内蔵するＣＰＵ（図示せず）に検査プログラムを実行させることで行うようにしても良い。また、図１に示すように、予めパッケージ外部において、リード３５，３６間は外部配線４０で接続しておく。
【００１９】
先ず、検査実施チップ２２側について、トランジスタ制御レジスタ２９に書き込みを行い、ＦＥＴ２７及び２８を何れもオフにセットすると共に、アナログスイッチ３１をオンにセットする（ステップＳ１）。尚、ステップＳ１の処理を上述のように検査対象チップ２３側のＣＰＵによって行うとすれば、検査実施チップ２２との間に制御レジスタ２９を制御可能なインターフェイスが必要である。
それから、検査対象チップ２３側においてトランジスタ制御レジスタ４６に書き込みを行い、ＦＥＴ４２及び４３をオフに、ＦＥＴ４４及び４５をオンにセットする（ステップＳ２）。すると、パッド２５はグランド電位となる。続いて、電圧制御レジスタ３９に、コンパレータ３０のしきい値電圧に相当する電圧設定データを書き込むと（ステップＳ３）、電流制御レジスタ３３に設定を行い、上記しきい値電圧に対応して、定電流源部３２が備える定電流源の１つを選択する（ステップＳ４）。例えば、最初は電流値を小さく設定し、それに応じてしきい値電圧を大きく設定する。
【００２０】
次に、検査対象チップ２３側においてトランジスタ制御レジスタ４６に書き込みを行い、ＦＥＴ４２及び４３をオンに、ＦＥＴ４４及び４５をオフにセットする（ステップＳ５）。すると、電源Ｖ１から、ＦＥＴ４２及び４３，アナログスイッチ３１を介して定電流源部３２で選択された定電流源によって定まる電流（例えばＩ１）が流れる。この時、ＦＥＴ４２及び４３のオン抵抗値Ｒ１，Ｒ２とすると、コンパレータ３０の非反転入力端子の電位Ｖinは、
Ｖin＝Ｖ１−（Ｒ１＋Ｒ２）×Ｉ１
となる。従って、Ｄ／Ａ変換回路３８によって与えるコンパレータ３０のしきい値電圧Ｖthを上記Ｖinよりも僅かに低く設定しておき、コンパレータ３０の出力レベルがロウからハイに反転すれば、ＦＥＴ４２及び４３のオン抵抗値Ｒ１，Ｒ２は略設計通りの値になっていると確認することができる。よって、続くステップＳ６では、フリップフロップ４１の出力データを読み出して、コンパレータ３０の出力状態を確認する。
【００２１】
それから、フリップフロップ４１をリセットして（ステップＳ７）、検査を続行する場合は（ステップＳ８，「ＮＯ」）ステップＳ２に戻る。次のステップＳ３では、コンパレータ３０に与えるしきい値電圧をより低く設定し、次のステップＳ４では、定電流源部３２において電流値がより大きくなるように電流源を選択する。以上の処理をしきい値電圧及び電流値が所定の値になるまで繰り返し実行する。
【００２２】
図３は、横軸に定電流源部３２により設定する電流値をとり、縦軸にパッド２４の電圧、即ちコンパレータ３０の入力電圧Ｖinをとって電流−電圧特性の一例を示したものである。例えば、定電流値をＩ１，Ｉ２，Ｉ３と増加させてゆく場合、それに応じてしきい値電圧をＶth1，Ｖth2，Ｖth3と低下させて行くようにする。
そして、夫々の電圧，電流の設定値に応じて、コンパレータ３０の出力レベルが反転すれば、ＦＥＴ４２，４３のオン抵抗特性、つまり検査対象チップ２３のパッド２５が出力端子として機能する場合の電流−電圧特性が正常であるか（通常は線形を示す）否かを確認することができる。
【００２３】
以上のように本実施例によれば、２つの半導体チップ２２，２３間で夫々のパッド２４，２５がチップ間配線２６により相互に接続されている部分について、パッド２５が出力端子として機能する半導体チップ２３を検査対象チップとし、他方を検査実施チップ２２として、検査対象チップ２２側では、トランジスタ制御レジスタ４６を介してＦＥＴ４２及び４３をオンさせて、パッド２５のレベルをハイに設定する。
そして、検査実施チップ２２側では、パッド２４とグランドとの間に配置される定電流源部３２に対し電流制御レジスタ３３により定電流源の１つを選択し、電圧制御レジスタ３９及びＤ／Ａ変換回路３８によりコンパレータ３０のしきい値電圧を設定するようにした。従って、そのしきい値電圧の設定に対してコンパレータ３０の出力レベルが反転すれば、ＦＥＴ４２，４３のオン抵抗が設計通りであることが確認できる。
【００２４】
また、各レジスタの設定や読出しは、汎用の外部Ｉ／Ｆバスを介して行うことができるので、従来とは異なり、検査専用の端子を使用せずとも検査対象チップ２３のＦＥＴ４２，４３のオン抵抗、即ち、パッド２５の電流−電圧特性が正常であるか否かを簡単に検査することができる。また、電圧制御レジスタ３９にデータを設定し、Ｄ／Ａ変換回路３８によりコンパレータ３０のしきい値電圧を設定するので、しきい値を簡単に変更することができる。
そして、定電流源部３２を、検査実施チップ２２のパッド２４に対して断続可能に構成し、コンパレータ３０の反転入力端子を、パッケージの外部端子を介してＤ／Ａ変換回路３８に接続するので、コンパレータ３０を検査用としてだけでなく、検査実施チップ２２の汎用素子として使用することもできる。
【００２５】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
検査対象チップ２３のＦＥＴ４４，４５側だけをオンにすることでパッド２５出力端子をロウレベルに設定する場合は（ＶＯＬに対応）、検査実施チップ２２側では定電流源部３２を電源とパッド２４との間に配置し、同様に、選択した電流値に応じてコンパレータのしきい値電圧を設定してその出力レベル変化を確認すれば良い。
ＦＥＴ３０及び３３は、必要に応じて設ければ良い。
コンパレータ３０は、必ずしも検査実施チップ２２の汎用素子としても使用可能に構成する必要はなく、検査専用の素子として設けても良い。その場合、コンパレータ３０の入力端子には、定電流源部３２やＤ／Ａ変換回路３８を常時接続しておけば良い。
各ＦＥＴの導電型は、個別の構成に応じて適宜変更しても良い。
しきい値レベル変更手段は、例えばコンパレータの内部で入力オフセット電圧が調整可能となるように構成し、外部よりその調整を行なうようにしても良い。
半導体チップは、３つ以上搭載されていても良い。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施例であり、マルチチップモジュールの回路構成を本発明の要旨に係る部分のみ示す図
【図２】検査対象チップのパッドについて、電圧−電流特性を検査する手順を示すフローチャート
【図３】横軸に電流値をとり、縦軸にコンパレータの入力電圧Ｖinをとって電流−電圧特性の一例を示した図
【図４】一般的なマルチチップモジュールの構成を示す図１相当図
【符号の説明】
【００２７】
図面中、２１はマルチチップモジュール、２２は半導体チップ（検査実施チップ）、２３は半導体チップ（検査対象チップ）、２４及び２５はパッド（信号端子）、２６はチップ間配線、３０はコンパレータ、３２は定電流源部、３３は電流制御レジスタ、３５及び３６はリード（信号端子）、３８はＤ／Ａ変換回路（しきい値電圧変更手段，基準電圧発生回路）、３９は電圧制御レジスタ（しきい値電圧変更手段）、４１はフリップフロップ（出力状態参照レジスタ）、４２及び４３はＰチャネルＭＯＳＦＥＴ（電源側トランジスタ）、４４及び４５はＮチャネルＭＯＳＦＥＴ（グランド側トランジスタ）を示す。
【図１】
0004591241.tif 000002
【図２】
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【図３】
0004591241.tif 000004
【図４】
0004591241.tif 000005