(57)【特許請求の範囲】
【請求項１】
高周波電源回路から出力される出力周波数を有する基本駆動方形波を生成する基本駆動方形波生成回路部と、該生成された基本駆動方形波の前縁または後縁の微分信号を生成する微分信号生成回路部と、外部からのトリガー信号の入力を契機として前記出力周波数の半周期に該当する期間内の信号幅を有する方形波信号を出力する方形波信号生成器並びに前記出力周波数に基づく電力出力を制御するための制御信号に基づいて前記方形波信号の信号幅を可変制御する信号幅制御回路とを有するバイブレータ回路部と、該バイブレータ回路部からの出力信号に基づく増幅源信号を増幅するスイッチングアンプ回路部とを含み、前記微分信号生成回路部にて生成された微分信号を前記バイブレータ回路部におけるトリガー信号として用いたことを特徴とする高周波電源回路。
【請求項２】
前記方形波信号生成器は、前記微分信号の入力を契機として入力信号の反転出力を開始する第１の反転器を備えるとともに、前記信号幅制御回路は、前記第１の反転器からの出力信号を反転して当該第１の反転器に入力させる第２の反転器と、該第２の反転器から出力される出力信号の前記第１の反転器への入力を、前記制御信号に応じて変化される時定数により決定される時間において遮断する時定数回路部とを有することを特徴とする請求項１に記載の高周波電源回路。
【請求項３】
前記第１の反転器が、多入力変転論理ゲート回路により形成されていることを特徴とする請求項２に記載の高周波電源回路。
【請求項４】
前記方形波信号生成器は、前記出力周波数の１周期時間の少なくとも２論理ゲート以下の信号伝搬遅延時間にて、該１周期時間の少なくとも２分の１以下の信号幅の方形波信号を出力することを特徴とする請求項１〜３のいずれかに記載の高周波電源回路。
【請求項５】
前記バイブレータ回路部からの出力信号と前記基本駆動方形波とが入力され、該入力されるバイブレータ回路部からの出力信号により、入力される基本駆動方形波の切り出しを行う論理ゲート回路を含み、前記スイッチングアンプ回路部は、前記論理ゲート回路からの出力信号を前記増幅源信号として増幅することを特徴とする請求項１〜４のいずれかに記載の高周波電源回路。
【請求項６】
前記論理ゲート回路に入力される基本駆動方形波を、前記バイブレータ回路部における信号伝搬遅延時間にて遅延させる遅延回路を含むことを特徴とする請求項５に記載の高周波電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマ発生装置等に高周波電源を供給するための高周波電源装置等に用いられる高周波電源回路に関する。
【背景技術】
【０００２】
従来、プラズマ発生装置等に高周波電源を供給するための高周波電源装置等に用いられる高周波電源回路としては、内蔵した水晶発振器の微小な振動を、多段に接続したリニア増幅器を用いて最終出力まで増幅していた。この増幅器は、リニアアンプと呼ばれる増幅方式を用いており、５０％程度と比較的効率の低い増幅方式であった。
【０００３】
だが、半導体ウエハーの大型化やトランジスタが組み込まれたデイスプレイパネル等の大型化に伴い、プラズマ処理装置が大型化するのに伴って、プラズマ用電源に要求される出力も大型化するにつれ、従来の低効率増幅器だと装置の容積・損失電力が非常に大きいため、市場の要求を満たさなくなり、近年では、スイッチングモードアンプと呼ばれる、従来よりも効率が高い（８０％以上）増幅方式を用いた高周波電源が実用化されてきている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、これらスイッチングモードアンプは、ＰＷＭ技術を応用したものであるので、そのパルス幅（Ｄｕｔｙ）を制御することで高周波電源から出力される出力電力を制御することが考えられるものの、これらパルス幅（Ｄｕｔｙ）を制御する手法としては、従来において、例えば、図５に示すように、サイリスターを用いた点弧制御により実施するものが存在するが、これらサイリスターを用いた点弧制御において制御できるパルス幅は、周波数が数百ＫＨｚ程度のパルス幅である必要があり、高周波電源から供給する周波数が、数百ＫＨｚを超えるＭＨｚ以上、例えば１３.５６ＭＨｚのように、比較的高いものになると、そのパルス幅自体が狭く、これらパルス幅を制御することで高周波電源から出力される出力電力を制御することが困難であることから、これら周波数の高い高周波電源における出力電力の制御手法としては、これら増幅するパルスの幅は一定とし、これら増幅に使用される駆動電圧を制御（増減）して出力電力を制御することが実施されており、この場合においては、図９に示すように、駆動電圧の変化により出力電力が変化するまでに時間差が１２０ミリ秒と非常に大きく、さらにその効率も悪化するとともに、周波数が比較的低いスイッチングモードアンプにおいても、最低でも一般的な発振周期である数ミリ秒程度の１周期を要してしまうことから、時間的に緻密な出力電力の制御を実施できず、最悪の場合には製品自体を破壊してしまい不良となる場合があるという問題があった。
【０００５】
本発明は、このような問題点に着目してなされたもので、これら高周波を出力するスイッチングモードアンプにおける出力電力の調節制御を、簡素な構成で時間的に緻密に実施することのできる高周波電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の請求項１に記載の高周波電源回路は、
高周波電源回路から出力される出力周波数を有する基本駆動方形波を生成する基本駆動方形波生成回路部と、該生成された基本駆動方形波の前縁または後縁の微分信号を生成する微分信号生成回路部と、外部からのトリガー信号の入力を契機として前記出力周波数の半周期に該当する期間内の信号幅を有する方形波信号を出力する方形波信号生成器並びに前記出力周波数に基づく電力出力を制御するための制御信号に基づいて前記方形波信号の信号幅を可変制御する信号幅制御回路とを有するバイブレータ回路部と、該バイブレータ回路部からの出力信号に基づく増幅源信号を増幅するスイッチングアンプ回路部とを含み、前記微分信号生成回路部にて生成された微分信号を前記バイブレータ回路部におけるトリガー信号として用いたことを特徴としている。
この特徴によれば、バイブレータ回路部において、増幅源信号として、微分信号の入力を契機とするとともに、制御信号に基づく出力期間を有する出力周波数の半周期よりも短かな信号幅を有する方形波信号が生成され、該増幅源信号がスイッチングアンプ回路部にて増幅されることから、出力周波数が高周波であっても簡素な構成にて増幅源信号の信号幅を制御信号に応じて変更することができ、よって、スイッチングアンプ回路にて増幅された高周波電源回路からの出力電力の調節を、簡素な構成で時間的に緻密に制御することができる。
【０００７】
本発明の請求項２に記載の高周波電源回路は、請求項１に記載の高周波電源回路であって、
前記方形波信号生成器は、前記微分信号の入力を契機として入力信号の反転出力を開始する第１の反転器を備えるとともに、前記信号幅制御回路は、前記第１の反転器からの出力信号を反転して当該第１の反転器に入力させる第２の反転器と、該第２の反転器から出力される出力信号の前記第１の反転器への入力を、前記制御信号に応じて変化される時定数により決定される時間において遮断する時定数回路部とを有することを特徴としている。
この特徴によれば、バイブレータ回路部として、ＤＣ−ＡＣ結合による単安定バイブレータを用いることにより、信号幅制御回路を簡単な構成にて構成できるので、回路設計の自由度が向上するとともに、簡素な構成にて良好な精度を有するバイブレータ回路部を得ることができる。
【０００８】
本発明の請求項３に記載の高周波電源回路は、請求項２に記載の高周波電源回路であって、
前記第１の反転器が、多入力変転論理ゲート回路により形成されていることを特徴としている。
この特徴によれば、一般的なＭＳＩのマルチバイブレータに比較して高速動作可能な、例えばＮＡＮＤゲート等の多入力変転論理ゲート回路を用いて第１の反転器を形成することで、より短い信号幅の方形波信号を生成することができ、制御可能な出力電力の範囲をより大きくすることができる。
【０００９】
本発明の請求項４に記載の高周波電源回路は、請求項１〜３のいずれかに記載の高周波電源回路であって、
前記方形波信号生成器は、前記出力周波数の１周期時間の少なくとも２論理ゲート以下の信号伝搬遅延時間にて、該１周期時間の少なくとも２分の１以下の信号幅の方形波信号を出力することを特徴としている。
この特徴によれば、出力周波数の一周期毎の信号幅を可変することが可能となるので、時間的に最も緻密となる同一周期内による出力電力の制御が可能となる。
【００１０】
本発明の請求項５に記載の高周波電源回路は、請求項１〜４のいずれかに記載の高周波電源回路であって、
前記バイブレータ回路部からの出力信号と前記基本駆動方形波とが入力され、該入力されるバイブレータ回路部からの出力信号により、入力される基本駆動方形波の切り出しを行う論理ゲート回路を含み、前記スイッチングアンプ回路部は、前記論理ゲート回路からの出力信号を前記増幅源信号として増幅することを特徴としている。
この特徴によれば、増幅源信号の信号幅が逆転してしまうことを回避でき、これら信号幅が逆転（逆転Ｄｕｔｙ化）による障害の発生を防止できる。
【００１１】
本発明の請求項６に記載の高周波電源回路は、請求項５に記載の高周波電源回路であって、
前記論理ゲート回路に入力される基本駆動方形波を、前記バイブレータ回路部における信号伝搬遅延時間にて遅延させる遅延回路を含むことを特徴としている。
この特徴によれば、論理ゲート回路により切り出された増幅源信号の信号幅が、信号伝搬遅延時間分だけ短くなってしまう不都合を回避できる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施形態を以下に説明する。
【００１５】
本発明の実施形態を図面に基づいて説明すると、先ず図1は、本実施形態の高周波電源回路の構成を示す回路構成図である。
【００１６】
この本実施形態の高周波電源回路は、図１に示すように、該高周波電源回路から出力される出力周波数と同一周波数を有するデューティ比約５０％の方形波である基本駆動方形波を生成する基本駆動方形波生成回路部５と、該基本駆動方形波生成回路部５にて生成された基本駆動方形波の前縁微分信号を生成する微分回路部９と、該微分回路部９にて生成された前縁微分信号が入力される第１反転器１０並びに該第１反転器１０からの出力信号を反転出力する第２反転器１１および第２反転器１１からの出力信号が第１反転器１０に入力される時間を可変制御するための時定数回路部１２とから成る単安定マルチバイブレータ１５と、前記基本駆動方形波生成回路部５にて生成された基本駆動方形波を、第１反転器１０における信号伝搬遅延時間分だけ遅延させる遅延回路部１３と、該遅延回路部１３にて遅延された基本駆動方形波と第１反転器１０からの出力信号とが入力される本発明における論理ゲート回路であるＡＮＤゲート回路１４と、該ＡＮＤゲート回路１４から出力される増幅源信号を増幅する本発明におけるスイッチングアンプ回路部となるＥ級アンプ６とから構成される。
【００１７】
また、本実施形態の基本駆動方形波生成回路部５は、図１に示すように、基本動作信号発生器１と、倍周波生成回路２と、波形成形回路３と、分周波生成回路４とから構成される。
【００１８】
この基本動作信号発生器１としては、高周波電源回路から出力される高周波出力、例えば、前述した、サイリスターによる制御が不能なＭＨｚ以上の周波数である高周波出力の周波数、具体的には出力周波数が１３.５６ＭＨｚであれば１３.５６ＭＨｚの高周波信号を出力する発振器（オシレータ）を使用すれば良く、この基本動作信号発生器１にて発振された高周波信号である基本駆動信号は、公知の倍周波回路により、一旦２倍の周波数である２７.１２ＭＨｚとされる。
【００１９】
これら２倍の周波数である２７.１２ＭＨｚとされた基本駆動信号は、図示しない増幅用トランジスタにて適宜にその振幅が増幅された後、波形成形回路３に供給されて、２７.１２ＭＨｚの方形波に整形される。これら波形成形回路３としては、通常においてデジタル回路等において使用される方形波の生成回路、具体的には反転器を多段（例えば２段）に用いたもの等を好適に使用することができる。
【００２０】
そして、これら波形成形回路３において２倍の周波数である２７.１２ＭＨｚの方形波とされた基本駆動信号は、例えばパルスカウンタ等から成る分周波生成回路４に供給されて、出力周波数に応じて、２分周である１３.５６ＭＨｚの方形波や、８分周である３．３９ＭＨｚの方形波が生成される。尚、後述する実施例では、出力周波数を１３.５６ＭＨｚとするために２分周である１３.５６ＭＨｚを使用する。
【００２１】
このようにして基本駆動方形波生成回路部５にて生成される方形波は、倍周波の方形波に基づいて生成されることで、図２に示すように、そのデューティ比が約５０％の方形波となる基本駆動方形波（１３.５６ＭＨｚ）とされ、その一方が遅延回路部１３を介してＡＮＤゲート回路１４に供給され、他方が微分回路部９に供給されてその前縁微分信号とされることで、単安定マルチバイブレータ１５のトリガ信号として使用される。
【００２２】
また、本実施形態に用いた単安定マルチバイブレータ１５は、その時定数回路部１２に、出力電力を制御するための制御信号が入力されて、該制御信号に応じて時定数が変化されることで、出力電力を小さくするための制御信号が入力された場合には、時定数が小さくなることで短いパルス幅の信号がＡＮＤゲート回路１４へ出力され、出力電力を大きくするための制御信号が入力された場合には、時定数が大きくなることで長いパルス幅の信号がＡＮＤゲート回路１４へ出力される。
【００２３】
また、単安定マルチバイブレータ１５は、図１に示すように、２つの反転器がＡＣ−ＤＣ結合とされたものであるが、ここに用いる第１反転器１０は、高周波出力周波数の半周期、具体的に、出力周波数が１３.５６ＭＨｚであれば、図２に示すように、１周期が７３.７ナノ秒となるので、その半周期である約３６.８ナノ秒よりも短かなパルス幅（信号幅）の方形波を出力可能な高速動作可能なものである必要があり、これら第１反転器１０としては、実際の回路として後述する実施例では、図３に示すように、ＮＡＮＤゲート回路ＩＣ２を使用した反転器としている。
【００２４】
このように、ＮＡＮＤゲート回路ＩＣ２を用いることは、これら論理ゲート回路は一般的なＭＳＩのマルチバイブレータに比較して高速動作可能であることから、より短く、且つ精度の高いパルス幅の方形波を出力でき、該ＮＡＮＤゲート回路ＩＣ２にて形成される第１反転器１０から出力されるパルス幅（信号幅）にて、ＡＮＤゲート回路１４（図３においてはＩＣ４）において基本駆動方形波が切り出されて増幅源信号とされるので、これらパルス幅を短くできればできる程、増幅源信号の最小のパルス幅、すなわち、当該パルス幅により制御される出力電力の大きさも小さくでき、よって、制御可能な出力電力の範囲がより大きくできるとともに、可変範囲内において制御可能な最小単位もより細かくなるので、より緻密な出力制御を実施することができる。
【００２５】
尚、後述する図３の実施例では、第１反転器１０としてＮＡＮＤゲート回路ＩＣ２を使用しているが、本発明はこれに限定されるものではなく、その他の構成による高速動作可能な反転器を用いても良い。
【００２６】
尚、第２反転器１１としては、第１反転器１０の出力を反転するのみであるので、比較的伝搬遅延が少なく、出力周波数レベルにおいて動作が可能なものであれば良い。
【００２７】
また、単安定マルチバイブレータ１５を構成する時定数回路部１２としては、通常において時定数回路部として使用されるコンデンサ（Ｃ）と可変抵抗（Ｒ）とから構成される時定数回路でも良いが、これらコンデンサ（Ｃ）と可変抵抗（Ｒ）を用いた時定数回路では時定数が経時的に大きく変化し易く、安定した連続制御を実施することが難しいので、図３に示す実施例においては、時定数が経時的に大きく変化せず、且つ、制御信号として電圧信号を使用できる電界効果型トランジスタ（ＦＥＴ）Ｑ１を時定数制御素子として用いている。尚、図１におけるＲの接地は高周波的接地である。
【００２８】
以下、図１に示す本実施例の高周波電源回路の動作について、図２に示す各部の信号形態（タイミング）を用いて説明すると、基本駆動方形波生成回路部５においては、図２（ａ）に示すように、デューティ比が約５０％の基本駆動方形波（１３.５６ＭＨｚ）が生成される。
【００２９】
そして、該生成された基本駆動方形波は微分回路部９に入力されることで、図２（ｂ）に示すように、その前縁のみが取り出された前縁微分信号に変換され、該前縁微分信号がトリガー信号として第１反転器１０に入力される。
【００３０】
第１反転器１０は、微分回路部９からの前縁微分信号の入力を契機として信号出力を開始し、該信号出力の第２反転器１１による反転出力が、時定数回路部１２にて設定されている時定数に基づく期間を過ぎることにより第１反転器１０に入力された時点において信号出力を終了する。つまり、第１反転器１０は、図２（ｃ）に示すように、前縁微分信号の入力時点を契機とし、時定数回路部１２にて設定されている時定数に基づく期間に応じたパルス幅（信号幅）の信号を出力する。
【００３１】
尚、図２（ｃ）に示すように、これら前縁微分信号の入力時点から実際に信号が出力されるまでには、時間的な遅延、つまり信号伝搬遅延時間が生じることとなるので、これら信号伝搬遅延時間分だけ遅延した出力信号をＡＮＤゲート回路１４に入力し、一方に、直接的に基本駆動方形波を入力してしまうと、ＡＮＤゲート回路１４にて切り出される基本駆動方形波の信号幅が、該信号伝搬遅延時間分だけ短くなってしまうので、これを回避するために、第１反転器１０における該信号伝搬遅延時間分だけ基本駆動方形波を遅延させるための遅延回路部１３経由させることで、ＡＮＤゲート回路１４に入力される双方の信号の同期がとれ、図２（ｅ）に示すように、第１反転器１０の信号幅に応じた増幅源信号を得ることができる。
【００３２】
このように、第１反転器１０における信号伝搬遅延時間が出力周波数の１周期時間に近い長さであったり、１周期時間よりも長い（大きい）場合や、第１反転器１０において出力可能な最小のパルス幅（信号幅）の長さ（大きさ）が、出力周波数の１周期時間に近い長さである場合には、基本駆動方形波の同一周期内における信号幅による出力制御が困難となることから、本発明における方形波信号生成器となるこれら第１反転器１０として、出力周波数の１周期時間の少なくとも２論理ゲート以下の信号伝搬遅延時間にて、該１周期時間の少なくとも２分の１以下の信号幅の方形波信号を出力できるものとすることが好ましい。
【００３３】
尚、本実施形態では、ＡＮＤゲート回路１４を用いて基本駆動方形波からの切り出しを実施することで、図２における波線にて示す如くの過大時定数（逆転DUTY比）を防止できるようにしており、このようにすることは、信号幅が逆転することで、制御力が逆になることにより機器が損傷する等の不都合が生じることを回避できることから好ましいが、本発明はこれに限定されるものではなく、これらＡＮＤゲート回路１４を用いることなく、第１反転器１０からの出力信号を、そのまま増幅源信号としてＥ級アンプ６に入力するようにしても良く、この場合には、遅延回路部１３を省くことができる。
【００３４】
（実施例）
図３は、実際に製作した回路を示す回路図であり、前述したように、第１反転器１０としては、ＮＡＮＤゲート回路ＩＣ２を使用し、時定数回路部１２としては、コンデンサＣ１とともに、電界効果型トランジスタ（ＦＥＴ）Ｑ１のドレイン・ソース間抵抗（ＲDS）とを用いている。
【００３５】
尚、図３中において、反転回路ＩＣ１は、入力される基本駆動方形波を再整形するためのものであり、入力される基本駆動方形波の伝搬路において基本駆動方形波が悪影響を受けない場合であれば省略しても良い。
【００３６】
また、本実施例では、微分回路部９をＲ１とＲ２およびＣ２で構成しており、Ｒ１側がＶｄに接続されることで、前縁微分信号の非出力時においてＮＡＮＤゲート回路ＩＣ２の入力２にはＨＩＧＨ状態である「１」が入力され、前縁微分信号の出力時において入力２にＬＯＷ状態である「０」が入力される。なお、回路素子による動作遅延があるため、実際には、前縁微分信号はＮＡＮＤゲート回路ＩＣ２の入力1がLOW状態である「０」になるまでLOW状態である「０」を維持するだけの時定数が必要である。
【００３７】
また、図３中において、ＩＣ５〜ＩＣ７は遅延器であり、該ＩＣ５〜ＩＣ７により遅延回路部１３が形成されているとともに、ＩＣ３が第２反転器１１に該当し、ＩＣ４がＡＮＤゲート回路１４に該当する。
【００３８】
この本実施例においては、電界効果型トランジスタ（ＦＥＴ）Ｑ１を用いることにより、制御信号として、電圧信号がＦＥＴＱ１のゲートに印加された状態で、前縁微分信号がＮＡＮＤゲート回路ＩＣ２の入力１に加わると、該ゲート電圧に対応したドレイン・ソース間抵抗（ＲDS）とＣ1により構成される時定数期間、ＮＡＮＤゲート回路ＩＣ２の入力１の電位がLOW状態である「０」とされ, 時定数期間経過後、ＮＡＮＤゲート回路ＩＣ２の入力１の電位がHIGH状態である「１」状態となることで、制御信号の電圧信号によりＮＡＮＤゲート回路ＩＣ２の入力１の入力状態とその期間を制御できるので、経時的にも安定した連続制御を実施できる。
【００３９】
この本実施例においては、第１反転器１０としては、ＮＡＮＤゲート回路ＩＣ２を使用することで、１３.５６ＭＨｚにおいても十分に利用可能な短さのパルス幅の得られる反転器を得ており、このＮＡＮＤゲート回路ＩＣ２の動作について説明すると、前述のように、Ｒ１とＲ２およびＣ２で構成された微分回路部９に接続されている入力２は、前縁微分信号の非出力時においてＨＩＧＨ状態である「１」が入力されるとともに、他方の入力１も、電界効果型トランジスタ（ＦＥＴ）Ｑ１を介してＶｄに接続されることで、ＨＩＧＨ状態である「１」が入力されているので、ＮＡＮＤゲート回路ＩＣ２の出力はＬＯＷ状態である「０」である。なお、Ｒ１とＲ２の関係は、ＩＣ２の入力２における閾値をＶILとしたときに、Ｖd・Ｒ2/( Ｒ1+Ｒ2)＞ＶIL とする。
【００４０】
この状態において、前縁微分信号が出力される、つまり、入力２にＬＯＷ状態である「０」が入力されると、ＮＡＮＤゲート回路ＩＣ２の出力はＨＩＧＨ状態である「１」に移行する。
【００４１】
そして、該ＨＩＧＨ状態である「１」が出力されることで、第２反転器１１に該当するＩＣ３からは反転出力であるＬＯＷ状態である「０」が出力されることで、入力１にもＬＯＷ状態である「０」が入力されるようになった後（微分信号入力直後）、前縁微分信号が非出力状態、つまりＬＯＷ状態である「０」となっても、ＮＡＮＤゲート回路ＩＣ２の出力はＨＩＧＨ状態のまま維持される。
【００４２】
そして、電界効果型トランジスタ（ＦＥＴ）Ｑ１のゲート電圧に応じたＲDS・Ｃ1[秒]時間経過後ＩＣ２の入力１の電位が再度ＨＩＧＨ状態である「１」に戻ることで、入力１と入力２の双方の電位がＨＩＧＨ状態である「１」となるので、ＮＡＮＤゲート回路ＩＣ２の出力はＬＯＷ状態である「０」に移行することになるので、ＮＡＮＤゲート回路ＩＣ２からは、前縁微分信号の入力を契機として、時定数回路部１２に設定されている、出力周波数である１３.５６ＭＨｚの半周期に該当する期間内の信号幅を有する方形波信号が出力されることになるので、該、ＮＡＮＤゲート回路ＩＣ２により形成される第１反転器１０が、本発明における方形波信号生成器に該当する。
【００４３】
また、電界効果型トランジスタ（ＦＥＴ）Ｑ１等により構成される単安定マルチバイブレータ１５の時定数回路部１２は、本発明における方形波信号生成器となる第１反転器１０を構成するＮＡＮＤゲート回路ＩＣ２から出力されるパルス幅（信号幅）を、電力出力を制御するための制御信号に基づいて可変制御するので、該時定数回路部１２が本発明における信号幅制御回路に該当する。
【００４４】
以上、説明したように、制御信号に応じて可変とされるＮＡＮＤゲート回路ＩＣ２から出力されるパルス幅（信号幅）、例えば、該パルス幅（信号幅）を基本駆動方形波のパルス幅（信号幅）の半分とした場合には、基本駆動方形波のパルス幅（信号幅）の約半分（５０％）のパルス幅を有する増幅源信号がＡＮＤゲート回路１４からＥ級アンプ６に出力されて増幅されることで、出力が絞られるようになり、更に、係るＮＡＮＤゲート回路ＩＣ２から出力されるパルス幅（信号幅）を基本駆動方形波のパルス幅（信号幅）の１／３とした場合には、基本駆動方形波のパルス幅（信号幅）の約１／３（３３％）のパルス幅を有する増幅源信号がＡＮＤゲート回路１４からＥ級アンプ６に出力されて増幅されることで、出力が絞られるようになる。
【００４５】
以上、本実施例の高周波電源回路によれば、バイブレータ回路部となる単安定マルチバイブレータ１５において、増幅源信号として、前縁微分信号の入力を契機とするとともに、制御信号に基づく出力期間を有する出力周波数の半周期よりも短かな信号幅を有する方形波信号が生成され、該増幅源信号がスイッチングアンプ回路部にて増幅されることから、出力周波数が高周波であっても、簡素な構成にて増幅源信号の信号幅を制御信号に応じて変更することができ、よって、スイッチングアンプ回路となるＥ級アンプ６にて増幅された高周波電源回路からの出力電力の調節を、簡素な構成で時間的に緻密、具体的には図８に示すように、２００ナノ秒程度の精度にて制御することができる。
【００４６】
また、本実施例の高周波電源回路によれば、バイブレータ回路部として、ＤＣ−ＡＣ結合による単安定バイブレータを用いることにより、信号幅制御回路を、第２反転器並びに時定数回路部１２とにより簡単な構成にて構成できるので、回路設計の自由度が向上するとともに、簡素な構成にて良好な精度を有するバイブレータ回路部を得ることができる。
【００４７】
また、本実施例の高周波電源回路によれば、第１反転器１０を、一般的なＭＳＩのマルチバイブレータに比較して高速動作可能なＮＡＮＤゲート回路ＩＣ２を用いて形成することで、より短い信号幅の方形波信号を生成することができ、制御可能な出力電力の範囲をより大きくすることができる。
【００４８】
また、本実施例の高周波電源回路によれば、出力周波数の一周期毎の信号幅を可変することが可能となるので、時間的に最も緻密となる同一周期内による出力電力の制御が可能となる。
【００４９】
また、本実施例の高周波電源回路によれば、ＡＮＤゲート回路１４を用いることで、増幅源信号の信号幅が逆転してしまうことを回避でき、これら信号幅が逆転（逆転Ｄｕｔｙ化）による障害の発生を防止できる。
【００５０】
また、本実施例の高周波電源回路によれば、遅延回路部１３を有することで、論理ゲート回路となるＡＮＤゲート回路１４により切り出された増幅源信号の信号幅が、信号伝搬遅延時間分だけ短くなってしまう不都合を回避できる。
【００５１】
また、本実施例の高周波電源回路によれば、時定数制御素子として、電界効果型トランジスタ（ＦＥＴ）を有しているので、時定数が経時的に大きく変動し難いので、時定数回路部に入力される制御信号により、安定した連続制御を実施することができる。
【００５２】
また、本実施例の高周波電源回路によれば、倍周波を用いて基本駆動方形波を生成しているので、デューティ比約５０％の基本駆動方形波を、高精度にて生成することができる。
【００５３】
以上、本発明の実施例を図面により説明してきたが、具体的な構成はこれら実施例に限られるものではなく、本発明の要旨を逸脱しない範囲における変更や追加があっても本発明に含まれる。
【００５４】
例えば、前記実施例では、高周波電源回路から出力される高周波出力と同一の周波数（１３.５６ＭＨｚ）の基準動作信号を生成して、倍周波生成回路２により該基準動作信号の倍周波（２倍波；２７.１２ＭＨｚ）を生成するようにしているが、本発明はこれに限定されるものではなく、これら倍周波生成回路２を用いることなく、例えば２７.１２ＭＨｚのオシレータを用いて基準動作信号の倍周波を直接生成するようにしても良い。
【００５５】
また、前記実施例では、倍周波として２倍波を用いているが、本発明はこれに限定されるものではなく、これら２倍波より高次の４倍波や８倍波を用いてデューティ比約５０％の方形波である基本駆動方形波や制御用方形波を生成するようにしても良い。
【００５６】
また、前記実施例では、倍周波を用いて基本駆動方形波を生成しているが、本発明はこれに限定されるものではなく、これら基本駆動方形波を、倍周波を用いることなく生成するようにしても良い。
【００５７】
また、前記実施例では、論理ゲート回路としてＡＮＤゲート回路１４を用いているが、本発明はこれに限定されるものではなく、これら論理ゲート回路としては、制御方式に基づいた適宜な適宜な論理積回路機能を有する多入力論理ゲート回路（ＮＡＮＤゲート回路やＯＲゲート回路）を用いることができる。
【００５８】
また、前記実施例では、ローパスフィルタ（ＬＰＦ）７を設けて正弦波出力とパルス出力の双方の出力形態を実施できるようにしているが、本発明はこれに限定されるものではなく、これらのいずれか一方のみとしても良い。
【００５９】
また、前記実施例では、遅延回路部１３を用いているが、本発明はこれに限定されるものではなく、出力周波数が比較的低く、該出力周波数の信号幅に対して第１反転器１０における遅延伝搬時間が十分に小さなものである場合には、これら遅延回路部１３を省略しても良い。
【００６０】
また、前記実施例では、微分信号として前縁微分信号をトリガー信号として第１反転器１０に入力しているが、本発明はこれに限定されるものではなく、例えば、図４に示すように、後縁微分回路部９’を用いて、第１反転器１０に後縁微分信号を入力するようにし、遅延回路として、第１反転器１０と同一の反転器である第３反転器１０’を遅延回路部１３として用いることで、ＡＮＤゲート回路１４に入力される双方の遅延伝搬時間をマッチングさせる必要がないように構成しても良い。
【００６１】
また、前記実施例では、時定数制御素子として、電界効果型トランジスタ（ＦＥＴ）Ｑ１を使用した時定数回路部１２を例示しているが、本発明はこれに限定されるものではなく、これら時定数制御素子としては、容量可変ダイオード等を用いることができる。
【００６２】
具体的に容量可変ダイオードを用いる場合には、図６に示すように、時定数可変を静電容量で行う事以外、動作自体は図３の回路と同じである。この図６の回路におけるＣｄが可変容量ダイオードの静電容量である。周知の如くＣ１及びＣ３は直流阻止であり、一般にはＣ１，Ｃ３＞＞Ｃｄに設定される。時定数はＲ及びＣｄで決定される。また、図６はもっとも一般的な可変容量ダイオードの使用例であるが、図７は応用例として、本発明に特化した可変容量ダイオードの使用例を示すものである。
【００６３】
また、前記実施例では、出力周波数として、サイリスター等にて制御不能な１３.５６ＭＨｚを例示しているが、本発明はこれに限定されるものではなく、これらサイリスターが利用できる数百ＫＨｚの出力周波数に、本発明の高周波電源回路を利用できることは、言うまでもない。
【００６４】
また、前記実施例では、バイブレータ回路部としてＡＣ−ＤＣ結合の単安定マルチバイブレータ回路を用いているが、本発明はこれに限定されるものではなく、外部からのトリガー信号の入力を契機として、必要とされる出力周波数の半周期に該当する期間内の信号幅を有する方形波信号を出力でき、且つ制御信号に基づいて該方形波信号の信号幅を可変制御できるものであればバイブレータ回路部として利用することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の高周波電源回路の実施形態を示す回路構成図である。
【図２】（ａ）〜（ｅ）は、図１の実施形態の高周波電源回路における各種信号のタイミングを示すチャートである。
【図３】本発明の実施例における高周波電源回路の構成を示す図である。
【図４】その他の形態の高周波電源回路を示す回路構成図である。
【図５】従来における電源回路の構成を示す図である。
【図６】その他の形態の高周波電源回路の構成を示す図である。
【図７】その他の形態の高周波電源回路の構成を示す図である。
【図８】本発明の実施例における高周波電源回路の制御速度を測定したオシロスコープの測定画面を示す図である。
【図９】従来の電源回路の制御速度を測定したオシロスコープの測定画面を示す図である。
【符号の説明】
【００６６】
１      基本動作信号発生器
２      倍周波生成回路
３      波形成形回路
４      分周波生成回路
５      基本駆動方形波生成回路部
９      （後縁）微分回路部
１０    第１反転器
１１    反転器
１２    該時定数回路部
１２    Ｅ級アンプ
１２    時定数回路部
１３    遅延回路部
１４    ＡＮＤゲート回路
１５    単安定マルチバイブレータ
Ｑ１    電界効果型トランジスタ（ＦＥＴ）
ＩＣ２   ＮＡＮＤゲート回路
【図１】
0004478112.tif 000002
【図２】
0004478112.tif 000003
【図３】
0004478112.tif 000004
【図４】
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【図５】
0004478112.tif 000006
【図６】
0004478112.tif 000007
【図７】
0004478112.tif 000008
【図８】
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【図９】
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