(57)【特許請求の範囲】
【請求項１】
半導体基板の各活性領域にそれぞれが対応して形成された各同じ導電型の電界効果型トランジスタであってその導電型に応じてソース・ドレイン領域のための不純物分布を相互に異にする電界効果型トランジスタを備える半導体装置の製造方法であって、
前記半導体基板の前記各活性領域上に形成されたゲート酸化膜上に、前記トランジスタのためのゲートをそれぞれ形成すること、
該ゲートおよび前記ゲート酸化膜を覆うエッチングストッパ膜を形成すること、
前記両トランジスタのための前記ゲートに関連して、前記各トランジスタのうち、より深い不純物分布および長いゲート長を必要とする一方の前記トランジスタに適した厚さ寸法のサイドウオール部を前記エッチングストッパ膜上に形成すること、
前記一方のトランジスタのための前記活性化領域に、前記サイドウオール部をマスクとして、ソース・ドレインのための不純物を注入し、該不純物の拡散のために前記半導体基板に熱処理を施すこと、
該熱処理後、エッチング処理により、前記ゲート下の前記ゲート酸化膜を前記エッチングストッパ膜で保護した状態で、少なくとも他方の前記ゲートに関連して設けられたサイドウオール部を除去すること、
該サイドウオール部が除去された前記他方のトランジスタの活性領域に前記一方のトランジスタのための不純物注入におけるよりも浅く不純物を注入し、該不純物の拡散のために前記一方のトランジスタにおけるよりも低い温度で前記半導体基板に熱処理を施すことを含む半導体装置の製造方法。
【請求項２】
前記他方のトランジスタにおける前記ゲートの前記サイドウオール部の除去後に該ゲートの側部に残存する前記エッチングストッパ膜の側部を、前記他方のトランジスタの不純物注入におけるマスクとして利用することを特徴とする請求項１記載の製造方法。
【請求項３】
前記ゲートは、前記エッチングストッパ膜との間の頂部に、該エッチングストッパ膜上の前記サイドウオール部の除去時に前記ストッパ膜の上部が除去された後、前記エッチング処理から前記ゲートの前記頂部を保護するための犠牲膜を備える請求項１記載の製造方法。
【請求項４】
前記一方のトランジスタの活性領域上のゲート酸化膜の厚さを、前記他方のトランジスタの活性領域上のゲート酸化膜の厚さよりも大きく形成することを特徴とする請求項１記載の製造方法。
【請求項５】
半導体基板の活性領域にそれぞれが対応して形成された各同じ導電型の電界効果型トランジスタであってその導電型に応じてソース・ドレイン領域のための不純物分布を相互に異にする電界効果型トランジスタを備える半導体装置の製造方法であって、
前記半導体基板の前記活性領域上に形成されたゲート酸化膜上に、前記トランジスタのゲートのためのゲート層を形成すること、
前記ゲート層の一部に選択エッチング処理を施すことにより、前記各トランジスタのうち、深い不純物分布および長いゲート長を必要とする一方の前記トランジスタのためのゲートを形成し、該トランジスタのための前記ゲートに関連して不純物注入時のマスクとなるサイドウオール部を形成すること、
前記一方のトランジスタのための前記活性化領域に、前記サイドウオール部をマスクとして、ソース・ドレインのための不純物を注入し、該不純物の拡散のために前記半導体基板に熱処理を施すこと、
前記ゲート層の残部に選択エッチング処理を施すことにより、前記他方のトランジスタのためのゲートを形成し、前記他方のトランジスタのための前記活性化領域に前記一方のトランジスタのための不純物注入におけるよりも浅くソース・ドレインのための不純物を注入し、該不純物の拡散のために前記一方のトランジスタの前記熱処理におけるよりも低い温度で前記半導体基板に熱処理を施すことを含む、半導体装置の製造方法。
【請求項６】
前記他方のトランジスタのための前記活性化領域には、前記ゲートの形成後、該ゲートに関連して前記一方のトランジスタにおけるサイドウオール部よりも厚さ寸法の小さなサイドウオール部が形成され、該サイドウオール部をマスクとして、前記不純物の注入が行われる請求項５記載の製造方法。
【請求項７】
前記一方のトランジスタの活性領域上のゲート酸化膜の厚さを、前記他方のトランジスタの活性領域上のゲート酸化膜の厚さよりも大きく形成することを特徴とする請求項５記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば高耐圧の電界効果型トランジスタ（ＦＥＴ）および高速動作用電界効果型トランジスタ（ＦＥＴ）のように、特性を相互に異にするＦＥＴを混載するマイクロコンピュータのような半導体装置の製造に好適な、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
各種の電気製品に組み込まれるマイクロコンピュータに、フラッシュメモリを組み込んだものがある。
このようなマイクロコンピュータでは、一般的に、高速動作を要求されるロジック回路のトランジスタとして、高速動作に適したｐ−ＭＯＳトランジスタおよびｎ−ＭＯＳトランジスタからなる高速用ＣＭＯＳトランジスタが用いられている。また、マイクロコンピュータに組み込まれたフラッシュメモリの各メモリセルへのデータ書き換え用スイッチング素子として、例えばそれぞれが１５〜２０Ｖのソース・ドレイン耐圧特性（ＢＶsd）を有するｐ−ＭＯＳトランジスタおよびｎ−ＭＯＳトランジスタからなる高耐圧ＣＭＯＳトランジスタが用いられており、これらが同一基板上に組み込まれている。
【０００３】
前記した高速用ＭＯＳトランジスタのような高速用ＦＥＴと、高耐圧ＭＯＳトランジスタのような高耐圧ＦＥＴとは、要求される各トランジスタの特性上、構成の一部を相互に異にする。
高速用ＭＯＳトランジスタでは、比較的ゲート長が短かく設定され、またソース・ドレイン領域の不純物の拡散による分布が比較的浅く設定される。他方、高耐圧用ＭＯＳトランジスタでは、高速用に比較してゲート長が長く設定され、またソース・ドレイン領域の不純物の拡散による分布が高速用に比較して深く設定される。
【０００４】
このような特性を異にするＭＯＳトランジスタが混載する前記半導体装置の従来技術では、半導体基板上に、例えばＬＯＣＯＳ法を用いて、それぞれの活性領域が区画され、該活性領域には、ゲート酸化膜を介してそれぞれのゲートが形成される。
各活性領域には、各ゲートをマスクとして、その両側にソース・ドレイン領域のための不純物が例えばイオン注入法により注入される。各活性領域に注入された不純物は、熱処理により、所定の拡散を受け、また活性化が図られる。
【０００５】
ところで、不純物の注入に関し、高耐圧ＭＯＳトランジスタでは、前記したとおり、高速用ＭＯＳトランジスタに比較してゲート長を長く設定する必要があることから、その活性領域への不純物の注入には、ゲートの両側にマスクの一部となるサイドウオール部が必要となる。
他方、より短いゲート長の高速用ＭＯＳトランジスタでは、必要に応じて、それよりも厚さ寸法の小さなサイドウオール部が用いられる。
【０００６】
従来では、高速用ＭＯＳトランジスタのための前記した不純物注入に、サイドウオール部を必要とするか否かに拘わらず、高速用および高耐圧の両ＭＯＳトランジスタのための各ゲートに、一括的かつ直接的にサイドウオール材料が堆積され、この材料から必要なサイドウオール部が形成されている。
また、例えば厚さ寸法の大きなサイドウオール部のエッチング処理により、サイドウオール部の厚さ寸法の低減を図るために、あるいは不要なサイドウオール部を除去するためにこれにエッチング処理を施すことは、エッチング処理を受けるサイドウオール部下のゲート酸化膜に損傷を招く恐れがある。
【０００７】
これらの理由から、従来では、先ず、サイドウオール部が不要の、あるいは比較的厚さ寸法の小さなサイドウオール部を必要とする高速用ＭＯＳトランジスタのためのサイドウオール部を両トランジスタのゲートに一括的に形成した後、高速用ＭＯＳトランジスタの活性領域に比較的浅く不純物を注入し、比較的低い温度で熱処理が施されている。
【０００８】
その後、高耐圧ＭＯＳトランジスタのためのゲートに形成された比較的厚さ寸法の小さなサイドウオール部に、再びサイドウオール材料を堆積させてその厚さ寸法を増大させ、所定の成形により、高耐圧用に適した所望の厚さ寸法のサイドウオール部が形成されている。
この厚さ寸法の増大されたサイドウオール部を用いて、高耐圧ＭＯＳトランジスタのための不純物が高速用ＭＯＳトランジスタのそれよりも深く注入され、その後、この不純物の拡散および活性化のために、前記半導体基板は熱処理を受ける。
【０００９】
この高耐圧ＭＯＳトランジスタの不純物は、先に注入された高速用ＭＯＳトランジスタの不純物のための熱処理に比較して、より深い不純物分布を必要としていることから、高温、長時間の熱処理を受ける。
ところで、高耐圧ＭＯＳトランジスタの不純物の熱処理により、適正な不純物注入および熱処理を受けた高速用ＭＯＳトランジスタの不純物領域が、さらに高温、長時間の熱処理を受けると、その不純物領域の不純物分布が所望の値から大きくずれる恐れがある。
【００１０】
【発明が解決しようとする課題】
そのため、従来の前記した製造方法では、高速用ＭＯＳトランジスタの不純物領域の分布を適正に維持しようとすれば、高耐圧ＭＯＳトランジスタのための不純物領域の熱処理が充分でなくなる恐れがある。また、これとは逆に、高耐圧ＭＯＳトランジスタのための不純物領域の熱処理が適正に行われるように、この熱処理を充分に行うと、高速用ＭＯＳトランジスタの不純物分布が所望の値から大きくずれ、所望の性能を得ることができない恐れがある。
このことから、従来の前記製造方法では、不純物領域の不純物分布特性を相互に異にする両トランジスタのそれぞれに所望の適正な特性を与えるための熱処理が、容易ではなかった。
【００１４】
本発明は、半導体基板の各活性領域にそれぞれが対応して形成された各同じ導電型の電界効果型トランジスタであってその導電型に応じてソース・ドレイン領域のための不純物分布を相互に異にする電界効果型トランジスタを備える半導体装置の製造方法において、前記半導体基板の前記各活性領域上に形成されたゲート酸化膜上に、前記トランジスタのためのゲートをそれぞれ形成すること、該ゲートおよび前記ゲート酸化膜を覆うエッチングストッパ膜を形成すること、前記両トランジスタのための前記ゲートに関連して、前記各トランジスタのうち、より深い不純物分布および長いゲート長を必要とする一方の前記トランジスタに適した厚さ寸法のサイドウオール部を前記エッチングストッパ膜上に形成すること、前記一方のトランジスタのための前記活性化領域に、前記サイドウオール部をマスクとして、ソース・ドレインのための不純物を注入し、該不純物の拡散のために前記半導体基板に熱処理を施すこと、該熱処理後、エッチング処理により、前記ゲート下の前記ゲート酸化膜を前記エッチングストッパ膜で保護した状態で、少なくとも他方の前記ゲートに関連して設けられたサイドウオール部を除去すること、該サイドウオール部が除去された前記他方のトランジスタの活性領域に前記一方のトランジスタのための不純物注入におけるよりも浅く不純物を注入し、該不純物の拡散のために前記一方のトランジスタにおけるよりも低い温度で前記半導体基板に熱処理を施すことを含む。
【００１５】
本発明の前記方法によれば、より深い不純物分布および長いゲート長を必要とする前記一方のトランジスタに適した厚さ寸法のサイドウオール部を用いて、該一方のトランジスタのための不純物領域に不純物を注入し、熱処理を施した後、前記他方のトランジスタにおける前記ゲートの前記サイドウオール部が除去される。この時、ゲート下の前記ゲート酸化膜は前記エッチングストッパ膜により、保護されていることから、このゲート酸化膜に損傷を与えることなく、前記他方のゲートに形成された不要なサイドウオール部を除去することができる。
従って、より高い温度での熱処理を必要とする前記一方のトランジスタの不純物領域の形成後、必要に応じて前記他方のトランジスタのゲートにサイドウオール部を形成することができ、このサイドウオール部の形成後、前記他方のトランジスタのための不純物を注入し、これに熱処理を施すことができることから、不純物領域の分布特性が相互に異なる両トランジスタのそれぞれに所望の適正な特性を与えるべく、それぞれに適正な熱処理を容易に行うことができる。
【００１６】
また、本発明は、半導体基板の活性領域にそれぞれが対応して形成された各同じ導電型の電界効果型トランジスタであってその導電型に応じてソース・ドレイン領域のための不純物分布を相互に異にする電界効果型トランジスタを備える半導体装置の製造方法において、前記半導体基板の前記活性領域上に形成されたゲート酸化膜上に、前記トランジスタのゲートのためのゲート層を形成すること、前記ゲート層の一部に選択エッチング処理を施すことにより、前記各トランジスタのうち、深い不純物分布および長いゲート長を必要とする一方の前記トランジスタのためのゲートを形成し、該トランジスタのための前記ゲートに関連して不純物注入時のマスクとなるサイドウオール部を形成すること、前記一方のトランジスタのための前記活性化領域に、前記サイドウオール部をマスクとして、ソース・ドレインのための不純物を注入し、該不純物の拡散のために前記半導体基板に熱処理を施すこと、前記ゲート層の残部に選択エッチング処理を施すことにより、前記他方のトランジスタのためのゲートを形成し、前記他方のトランジスタのための前記活性化領域に前記一方のトランジスタのための不純物注入におけるよりも浅くソース・ドレインのための不純物を注入し、該不純物の拡散のために前記一方のトランジスタの前記熱処理におけるよりも低い温度で前記半導体基板に熱処理を施すことを含む。
【００１７】
本発明の前記方法によれば、前記活性領域に形成されたゲート層の一部に選択エッチング処理を施すことにより、より深い不純物分布および長いゲート長を必要とする一方の前記トランジスタのためのゲートが形成され、該ゲートに関連して形成されるサイドウオール部をマスクとして、ソース・ドレインのための不純物が注入され、該不純物の拡散のために前記半導体基板に熱処理が施される。これにより、前記一方の前記トランジスタのための不純物領域が形成される。
その後、前記ゲート層の残部に選択エッチング処理を施すことにより、他方の前記トランジスタのためのゲートが形成され、必要に応じて該ゲートにサイドウオール部が形成され、この他方のトランジスタのための前記活性化領域に前記一方のトランジスタのための不純物注入におけるよりも浅くソース・ドレインのための不純物が注入され、該不純物の拡散のために前記一方のトランジスタの前記熱処理におけるよりも低い温度で前記半導体基板に熱処理が施される。
【００１８】
従って、より高い温度での熱処理を必要とする前記一方のトランジスタの不純物領域の形成後、必要に応じて前記他方のトランジスタのゲートにサイドウオール部を形成することができ、このサイドウオール部の形成後、前記他方のトランジスタのための不純物を注入し、これに熱処理を施すことができることから、不純物領域の分布特性が相互に異なる両トランジスタのそれぞれに所望の適正な特性を与えるべく、それぞれに適正な熱処理を容易に行うことができる。
【００１９】
【発明の実施の形態】
以下、本発明を図示の実施の形態について詳細に説明する。
〈具体例１〉
図１および図２は、本発明に係る半導体装置の製造方法を示す。
本発明は、例えば高速動作のｐ−ＭＯＳトランジスタおよびｎ−ＭＯＳトランジスタからなる高速ＣＭＯＳトランジスタで構成される論理回路と、フラッシュメモリのメモリセルのスイッチング素子として用いられ、高耐圧ｐ−ＭＯＳトランジスタおよびｎ−ＭＯＳトランジスタからなる高耐圧ＣＭＯＳトランジスタとを１枚の半導体基板に形成する半導体装置の製造に適用される。
【００２０】
図示の例では、半導体基板１０として例えばｐ型シリコン基板が用いられており、該基板上には、各ＣＭＯＳトランジスタのうち、それぞれのｐ−ＭＯＳトランジスタを形成する例に沿って説明する。
半導体基板１０には、図１（ａ）に示す例では、この基板と逆の導電性を与える不純物の部分的な注入および熱処理（例えば１１５０℃）により、従来よく知られたｎ型ウエル部１１ａおよび１１ｂが形成されている。各ウエル部１１ａおよび１１ｂは、例えば従来よく知られたＬＯＣＯＳ法により形成されたフィールド酸化膜１２により、相互に区画されており、これにより一方のウエル部１１ａの上面は高耐圧ＭＯＳトランジスタのための活性領域１３ａとして利用され、他方のウエル部１１ｂの上面は、高速ＭＯＳトランジスタのための活性領域１３ｂとして利用される。
両活性領域１３ａおよび１３ｂ上には、例えば１５０〜２００Åの厚さ寸法の酸化膜１４が、熱処理により形成される。
【００２１】
その後、例えば従来よく知られたフォトリソ、エッチング技術を用いて、他方のウエル部１１ｂの活性領域１３ｂ上に形成された酸化膜１４が除去される。この酸化膜１４が除去された活性領域１３ｂ上と、一方のウエル部１１ａの活性領域１３ａ上の、残存する酸化膜１４上には、さらに例えば６０〜１００Åの厚さ寸法のゲート酸化膜１５ｂが、例えば酸化膜１４におけるよりも低温の８５０℃の熱処理により、形成される。
【００２２】
その結果、図１（ｂ）に示されているように、高耐圧ＭＯＳトランジスタのための一方の活性領域１３ａ上には、前記酸化膜１４とゲート酸化膜１５ｂとで構成される厚さ寸法の大きなゲート酸化膜１５ａが形成されることとなり、他方、高速用ＭＯＳトランジスタのための他方の活性領域１３ｂ上には、ゲート酸化膜１５ａの厚さ寸法よりも小さな厚さ寸法のゲート酸化膜１５ｂが形成されることとなる。
【００２３】
これらゲート酸化膜１５ａおよび１５ｂを経て、各活性領域１３ａおよび１３ｂに、図示しないが必要に応じて従来よく知られたフォトリソおよびイオン注入技術を用いて、所定の閾値調整用の不純物を注入することができる。
【００２４】
その後、図１（ｃ）に示されているように、ゲート酸化膜１５ａおよび１５ｂ上およびフィールド酸化膜１２上を含む半導体基板１０の全上面に、例えば燐が添加されたポリシリコン膜１６ａおよび該ポリシリコン膜上のタングステンシリサイド膜１６ｂからなる積層１６が形成される。
ポリシリコン膜１６ａは、例えば、従来よく知られた低圧化学気相堆積法（ＬＰ−ＣＶＤ）を用いて、例えば１５００Åの厚さ寸法に形成される。また、タングステンシリサイド膜１６ｂは、スパッタ蒸着法を用いて、例えば１０００Åの厚さ寸法に形成される。
【００２５】
積層１６は、前記したと同様なフォトリソ、エッチング技術により、その不要部分が除去される。これにより、図１（ｄ）に示されているように、一方のゲート酸化膜１５ａ上には、高耐圧ＭＯＳトランジスタのためのゲート１７ａが形成され、他方のゲート酸化膜１５ｂ上には、高速ＭＯＳトランジスタのためのゲート１７ｂが形成される。
【００２６】
各ゲート１７ａおよび１７ｂのポリシリコン膜１６ａからなる下層部分は、従来よく知られているように、各ゲート酸化膜１５ａおよび１５ｂとタングステンシリサイド膜１６ｂとの格子の不整合による歪みを緩和するためのパッド作用をなす導電層であり、タングステンシリサイド膜１６ｂは、ゲートの低抵抗化を図る。各ゲート１７ａおよび１７ｂに単層構成を採用することができる。
【００２７】
また、図１（ｅ）に示す例では、前記したと同様なフォトリソおよびイオン注入技術を用いて、ウエル部１１ａおよび１１ｂの各ゲート１７ａおよび１７ｂの両側には、ＬＤＤ（Lightly−Doped Drain）層１８が形成されている。
このＬＤＤ層１８は、従来よく知られているように、素子の特性に悪影響を及ぼすホットエレクトロンの発生を抑制するために、活性領域１３ａおよび１３ｂの上面近傍での後述するソース・ドレイン縁部の電界緩和を図るべく、このソース・ドレイン領域よりも広い領域に、その不純物密度よりも低い密度で不純物をウエル部１１ａおよび１１ｂに注入し、必要に応じて熱処理を施すことにより、形成される。
ＬＤＤ層１８を不要とすることができるが、前記したとおり、ホットエレクトロンの発生による素子の特性の劣化を防止する上で、ＬＤＤ層１８をもうけることが望ましい。
【００２８】
ゲート１７ａおよび１７ｂの形成後、図１（ｆ）に示すとおり、各ゲート１７ａおよび１７ｂおよび各ゲート酸化膜１５ａおよび１５ｂを覆うように、エッチングストッパ膜１９が、半導体基板１０の全上面に形成される。
エッチングストッパ膜１９は、例えば１００〜２００Åの厚さ寸法を有する低圧ＴＥＯＳ（LP−TEOS）膜で形成することができる。低圧ＴＥＯＳ膜は、従来よく知られているように、所定のエッチングガスに関して、後述するサイドウオール部の材料に対して小さなエッチング選択比を示す。
【００２９】
前記ＴＥＯＳ膜に代えて、サイドウオール部に対して小さなエッチング選択比を示す窒化膜等をエッチングストッパ膜１９に用いることができる。
このエッチングストッパ膜１９の厚さ寸法は、必要に応じて、例えば７００〜１２００Åとすることができる。また、エッチングストッパ膜１９の形成後、必要に応じてＬＤＤ層１８の不純物の活性化および拡散のための熱処理（例えば８００〜８５０℃）を半導体基板１０に施すことができる。
【００３０】
エッチングストッパ膜１９の形成後、図１（ｇ）に示されているように、エッチングストッパ膜１９上の各ゲート１７ａおよび１７ｂの側部に対応する部分に、サイドウオール部２０ａおよび２０ｂが形成される。
サイドウオール部２０ａおよび２０ｂは、エッチングストッパ膜１９に対して大きなエッチング選択比を示す例えばポリシリコンで形成することができる。このポリシリコンからなるサイドウオール部２０ａおよび２０ｂは、エッチングストッパ膜１９上に、例えば２０００〜３０００Åの厚さ寸法のポリシリコン膜を均一に成長させた後、従来よく知られた異方性を示すドライエッチング技術を用いることにより、その不要部を除去して、形成することができる。
【００３１】
各サイドウオール部２０ａおよび２０ｂの厚さ寸法ｔ、すなわちゲート１７ａのゲート長方向に沿った厚さ寸法ｔは、この厚さ寸法ｔと、ゲート１７ａの側部を覆うエッチングストッパ膜１９の側部分１９ａにおける厚さ寸法との和Ｔが、高耐圧ＭＯＳトランジスタの適正なゲート長を規定するに必要な値に設定される。
【００３２】
高耐圧ＭＯＳトランジスタに最適なサイドウオール部２０ａおよび２０ｂが各ゲート１７ａおよび１７ｂに関連して形成されると、これらサイドウオール部２０ａおよび２０ｂを含む半導体基板１０の上面が、全面に渡ってレジスト２１（図２（ｈ）参照）で覆われる。その後、フォトリソ、エッチング技術により、図２（ｈ）で示されているように、高耐圧ＭＯＳトランジスタ用の一方の活性領域１３ａのみが開口２２により、開放される。
【００３３】
開口２２に露出する高耐圧ＭＯＳトランジスタのための活性領域１３ａには、そのソース・ドレイン領域を形成するための例えばＢＦ２イオン２３が照射される。このとき、ゲート１７ａおよびその側部に形成されたサイドウオール部２０ａがマスク作用をなすことから、従来よく知られているように、これらに対応して、比較的長いゲート長（チャンネル長）を規定するソース・ドレインのための不純物２４が活性領域１３ａに注入される。
このとき、エッチングストッパ膜１９のゲート酸化膜１５ａを覆う底部分１９ｂは、イオン注入からゲート酸化膜１５ａを保護する作用をなす。
【００３４】
この高耐圧ＭＯＳトランジスタのための活性領域１３ａへのイオン注入は、比較的深く行われ、注入後に半導体基板１０は、比較的高温かつ長時間の熱処理を受ける。この熱処理により、活性領域１３ａに注入された不純物は、適正に拡散され、活性化を受ける。この不純物の拡散、活性化により、活性領域１３ａに高耐圧ＭＯＳトランジスタのためのソース・ドレイン領域（２４）が形成される。
【００３５】
ソース・ドレイン領域（２４）の形成のための前記した高温熱処理下では、高速用ＭＯＳトランジスタのための活性領域１３ｂには、ソース・ドレインのための高濃度の不純物が注入されておらず、またＬＤＤ層１８は、ソース・ドレインの不純物に比較して低濃度であることから、前記した高温の熱処理により、活性領域１３ｂ不純物分布が実質的な変更を受けることはない。
従って、高耐圧ＭＯＳトランジスタの前記したソース・ドレインの形成のための前記熱処理の条件を高耐圧ＭＯＳトランジスタに最適となるように、選択することができる。
【００３６】
高耐圧ＭＯＳトランジスタのソース・ドレイン領域（２４）の形成後、図１（ｉ）に示されているように、レジスト２１が除去され、また各ゲート１７ａおよび１７ｂに関連して形成されたサイドウオール部２０ａおよび２０ｂが除去される。
このサイドウオール部２０ａおよび２０ｂの除去には、例えばドライエッチングを用いることができ、エッチングストッパ膜１９に対するサイドウオール部２０ａおよび２０ｂの選択比が充分に大きな値を示すエッチングガスを適宜使用することができる。
【００３７】
サイドウオール部２０ａおよび２０ｂの除去後、両ゲート１７ａおよび１７ｂを覆うエッチングストッパ膜１９を含む半導体基板１０の上面が、全面に渡ってレジスト２５（図２（ｊ）参照）で覆われる。その後、フォトリソ、エッチング技術により、図２（ｊ）で示されているように、高速ＭＯＳトランジスタ用の他方の活性領域１３ｂのみが開口２６により、開放される。
【００３８】
開口２６に露出する高速用ＭＯＳトランジスタのための活性領域１３ｂには、そのソース・ドレイン領域を形成するための例えばＢＦ２イオン２７が照射される。
このとき、活性領域１３ｂ上のエッチングストッパ膜１９のうち、ゲート１７ｂの側部に残存する側部分１９ｃは、イオン注入に対しマスク作用をなすことから、厚さ寸法の小さなサイドウオール部として機能する。従って、前記したイオン注入により、比較的短いゲート長（チャンネル長）を規定するソース・ドレインのための不純物２８が活性領域１３ｂに注入される。
また、活性領域１３ｂ上のゲート酸化膜１５ｂ上に残存するエッチングストッパ膜１９の底部分１９ｄは、前記した高耐圧ＭＯＳトランジスタにおけると同様に、イオン注入からゲート酸化膜１５ａを保護する作用をなす。
【００３９】
この高速用ＭＯＳトランジスタのための活性領域１３ｂへのイオン注入は、高耐圧ＭＯＳトランジスタのための活性領域１３ａへのイオン注入に比較して、浅く行われ、注入後に半導体基板１０は、それに比較して低温かつ短時間の熱処理を受ける。この熱処理により、活性領域１３ｂに注入された不純物は、適正に拡散され、活性化を受ける。この不純物の拡散、活性化の結果、活性領域１３ｂには、高速用ＭＯＳトランジスタのためのソース・ドレイン領域（２８）が形成される。
【００４０】
両ＭＯＳトランジスタのソース・ドレイン領域の形成後、レジスト２５が除去された後、図１（ｋ）に示されているように、従来よく知られた絶縁膜層２９で各トランジスタが覆われ、該絶縁膜層に形成されたコンタクトホールを経る接続部３０を経て、各ソース・ドレイン領域（２４、２８）が配線部３１に接続される。
【００４１】
本願方法では、前記したように、ソース・ドレイン領域の形成のために、高耐圧ＭＯＳトランジスタの活性領域１３ａに注入された不純物２４が高温熱処理を受けるとき、高速用ＭＯＳトランジスタの活性領域１３ｂには、高温熱処理の影響を受け易いソース・ドレイン領域のための不純物１８は注入されていない。
【００４２】
また、高速用ＭＯＳトランジスタのためのゲート１７ａに関連して、一時的に高耐圧ＭＯＳトランジスタのサイドウオール部２０ａと同様な厚さ寸法の大きなサイドウオール部２０ｂが形成されるが、この不要なサイドウオール部２０ｂは、例えばドライエッチング処理により、除去される。
しかも、この不要なサイドウオール部２０ｂの除去工程では、エッチングストッパ膜１９下のゲート酸化膜１５ｂは、このエッチングストッパ膜１９により確実に保護されていることから、このゲート酸化膜１５ｂが前記した不要なサイドウオール部２０ｂの除去工程で、損傷を受けることはない。
このことから、高耐圧ＭＯＳトランジスタのソース・ドレイン領域（２４）の形成後、高速用ＭＯＳトランジスタのゲート酸化膜１５ｂへの損傷を確実に防止した状態でそのソース・ドレイン領域（２８）を適正に形成することができる。
【００４３】
従って、本発明によれば、前記ゲート酸化膜への損傷を招くことなく、また高耐圧ＭＯＳトランジスタおよび高速用ＭＯＳトランジスタのそれぞれのソース・ドレイン領域（２４および２８）の形成のために、それぞれに最適な熱処理を施すことができ、高耐圧ＭＯＳトランジスタおよび高速用ＭＯＳトランジスタのそれぞれに最適な特性を与えることができる。
【００４４】
図１（ｊ）に沿って説明した高速用ＭＯＳトランジスタのソース・ドレインへの形成のために活性領域１３ｂにイオン２７を注入するとき、エッチングストッパ膜１９のゲート１７ｂの側部に残存する側部分１９ｃがマスク作用をなすサイドウオール部として機能することを述べた。
従って、高速用ＭＯＳトランジスタのソース・ドレインの形成のためのイオン注入に前記したサイドウオール部が不要のとき、この側部分１９ｃを充分に薄くすることが望ましい。
【００４５】
また、これとは逆に、エッチングストッパ膜１９のゲート１７ｂの側部に残存する側部分１９ｃをマスク作用をなすサイドウオール部として積極的に利用する場合、前記したように、エッチングストッパ膜１９の厚さ寸法を例えば７００〜１２００Åとすることができる。
この厚さ寸法の大きなエッチングストッパ膜１９に例えば異方性ドライエッチング処理を施すことにより、エッチングストッパ膜１９の底部分１９ｄを薄くしかつその側部分１９ｃを適正な厚さ寸法のサイドウオール部として残すことができる。
前記したエッチング処理時間の調整等により、側部分１９ｃに所望の厚さ寸法を与えることができる。
【００４６】
前記した側部分１９ｃによるサイドウオール部の形成後、高速用ＭＯＳトランジスタのソース・ドレインへの形成のために活性領域１３ｂにイオン２７が注入されるが、このイオン注入に際し、エッチングストッパ膜１９の底部分１９ｄの厚さ寸法が大きいと、イオンの打ち込みに高い打ち込みエネルギーが必要となり、また適正な不純物分布を得ることが容易ではない。
【００４７】
従って、ソース・ドレインに比較的浅い不純物分布を必要とする高速用ＭＯＳトランジスタの製造では、特に、比較的低い打ち込みエネルギーで以て良好な不純物分布を得るために、エッチングストッパ膜１９の底部分１９ｄの厚さ寸法をできる限り薄くすることが望ましい。
また、イオン注入での打ち込みエネルギーの低減化は、閾値、ソース・ドレイン電流あるいはショートチャンネル効果等、トランジスタの特性のばらつきを抑制する上で、有利である。
【００４８】
ところで、高速用ＭＯＳトランジスタに関し、前記異方性エッチング処理により、前記エッチングストッパ膜１９の底部分１９ｄの薄膜化を図るとき、エッチングストッパ膜１９のゲート１７ｂ上の部分が同時に除去され易く、この部分がエッチング処理により除去されると、その下の、ゲート上層部分であるタングステンシリサイド膜１６ｂがエッチング処理を受ける。このタングステンシリサイド膜１６ｂの薄膜化は、ゲート抵抗の増大をもたらす。
従って、このゲートの高抵抗化を防止する上で、ゲート１７ａおよび１７ｂに犠牲膜層を設けることが望ましい。
【００４９】
図３（ａ）〜図３（ｆ）は、ゲート１７ａおよび１７ｂに犠牲層を設けた変形例を示す。
図３（ａ）に示すように、半導体基板１０には、図１（ｃ）に示したと同様に、半導体基板１０の各ウエル部１１ａおよび１１ｂに形成されかつそれぞれがフィールド酸化膜１２により区画された活性領域１３ａおよび１３ｂを覆うゲート酸化膜１５ａおよび１５ｂが形成されている。さらに、これらを覆うように、ゲート酸化膜１５ａおよび１５ｂ上およびフィールド酸化膜１２上を含む半導体基板１０の全上面に、ポリシリコン膜１６ａ、該ポリシリコン膜上のタングステンシリサイド膜１６ｂに加えて、非金属材料である例えばポリシリコンあるいは窒素酸化膜からなる犠牲膜１６ｃを有する積層１６が形成される。
犠牲膜１６ｃは、例えばＣＶＤ法により、１０００Åの厚さ寸法とすることができる。
【００５０】
図３（ｂ）に示されているように、犠牲膜１６ｃを有する積層１６から、前記したと同様なフォトリソおよびエッチング技術により、それぞれのゲート１７ａおよび１７ｂが形成された後、これらを覆ってエッチングストッパ膜１９が形成される。また、前記したと同様なＬＤＤ層１８が各ゲート１７ａおよび１７ｂに関連してそれぞれのウエル部１１ａおよび１１ｂに形成される。
【００５１】
エッチングストッパ膜１９上には、高耐圧ＭＯＳトランジスタのサイドウオールのためのポリシリコン膜が形成され、サイドウオール部に不要な部分が除去されることにより、図３（ｃ）に示すように、各ゲート１７ａおよび１７ｂに関連して、サイドウオール部２０ａおよび２０ｂが形成される。
【００５２】
サイドウオール部２０ａおよび２０ｂの形成後、図３（ｄ）に示されているように、開口２２を有するレジスト２１により、高耐圧ＭＯＳトランジスタ用の一方の活性領域１３ａのみが選択的に開放され、サイドウオール部２０ａをマスクの一部とする活性領域１３ａへのイオン２３の注入および引き続く前記した熱処理により、ウエル部１１ａにソース・ドレイン領域（２４）が形成される。
【００５３】
その後、図３（ｅ）に示されているように、開口２６を有するレジスト２５により、高速用ＭＯＳトランジスタのための他方の活性領域１３ｂのみが選択的に開放され、他方のゲート１７ｂに設けられたサイドウオール部２０ｂが除去される。
引き続くエッチング処理により、エッチングストッパ膜１９は、その側部分１９ｃおよび底部分１９ｄが適正となるようにエッチング処理を受ける。このエッチング処理により、ゲート１７ｂの頂面が露出しても、その上面である犠牲膜１６ｃがエッチングを受けることにより、その下層であるタングステンシリサイド膜１６ｂがエッチング処理から保護される。
そのため、前記したエッチングストッパ膜１９の側部分１９ｃの形成および側部分１９ｃの薄膜化の処理によってゲート１７ｂのタングステンシリサイド膜１６ｂの厚さ寸法が小さくなることはなく、このタングステンシリサイド膜１６ｂの薄膜化によるゲート１７ｂの高抵抗化を確実に防止することができる。
【００５４】
従って、図３（ｆ）に示すように、その後の活性領域１３ｂへのイオン２７の注入および熱処理により、前記したと同様、高速用ＭＯＳトランジスタのためのソース・ドレイン領域（２８）を好適に形成することができる。
【００５５】
図３（ａ）〜図３（ｆ）に沿って説明した前記各工程は、基本的には、ゲート１７ａおよび１７ｂのための積層１６が犠牲膜１６ｃを有する点を除いて、図１（ａ）〜図１（ｋ）に沿って説明した具体例１におけると同一である。
【００５６】
前記したところでは、高速用ＭＯＳトランジスタに関連して形成されかつ該高速用ＭＯＳトランジスタにとっては不要となる高耐圧ＭＯＳトランジスタに適したサイドウオール部２０ｂを除去するために、エッチングストッパ膜１９を用いた例を示したが、このエッチングストッパ膜を不要とする例を以下に説明する。
【００５７】
〈具体例２〉
図４（ａ）に示されているように、半導体基板１０には、図１（ｃ）に示したと同様に、半導体基板１０の各ウエル部１１ａおよび１１ｂに形成されかつそれぞれがフィールド酸化膜１２により区画された活性領域１３ａおよび１３ｂを覆うゲート酸化膜１５ａおよび１５ｂが形成される。
【００５８】
その後、これらを覆うように、ゲート酸化膜１５ａおよび１５ｂ上およびフィールド酸化膜１２上を含む半導体基板１０の全上面に、例えばポリシリコン膜１６ａおよびタングステンシリサイド膜１６ｂからなるゲート層１６が、前記したと同様に、形成される。
【００５９】
積層１６の形成後、図３（ｂ）に示されているように、例えばフォトリソおよびエッチング技術を用い、高速用ＭＯＳトランジスタのための他方の活性領域１３ｂを覆う部分の積層１６を残しかつ該積層の一部により、一方の活性領域１３ａに高耐圧ＭＯＳトランジスタのためのゲート１７ａを形成する。
【００６０】
ゲート１７ａの形成後、該ゲートをマスクとするイオン注入により、一方の活性領域１３ａに前記した例におけると同様なＬＤＤ層１８が、必要に応じて、形成される。
ＬＤＤ層１８の形成後、例えば２０００〜３０００Åの厚さのオゾンＴＥＯＳ膜を半導体基板１０の表面上に均一に形成した後、これに例えば異方性のドライエッチング処理を施すことにより、ゲート１７ａの側部にそれぞれサイドウオール部２０ａが形成される。
このサイドウオール部２０ａの形成時に、活性領域１３ａの開口縁部に同様な残留部２０ｂが残るが、高速用ＭＯＳトランジスタのための活性領域１３ｂには、未だゲート１７ｂが形成されてないことから、高速用ＭＯＳトランジスタのゲートに前記したようなサイドウオール部２０ｂが形成されることはない。
【００６１】
図４（ｃ）に示されているように、サイドウオール部２０ａが形成された一方の活性領域１３ａを選択的に開放するレジスト２１は、他方の活性領域１３ｂを覆うように形成され、該レジストの開口２２を経て、一方の活性領域１３ａにイオン２３が照射される。イオン２３の照射に際し、ゲート１７ａおよびそのサイドウオール部２０ａがマスクとして作用する。
また、イオン２３の照射後、不純物２４の拡散および活性化のために比較的高温の熱処理が半導体基板１０に施されるが、高速用ＭＯＳトランジスタのための他方の活性領域１３ｂには、そのソース・ドレイン領域のための不純物（２８）が導入されていないことから、不純物２４のための前記熱処理により、高速用ＭＯＳトランジスタの特性が影響を受けることはない。
【００６２】
従って、前記した具体例１におけると同様に、イオン注入により、高耐圧ＭＯＳトランジスタのための不純物２４が適正にウエル部１１ａに導入され、前記したと同様な高温の熱処理により、高耐圧ＭＯＳトランジスタのためのソース・ドレイン領域（２４）を適正に形成することができる。
【００６３】
高耐圧ＭＯＳトランジスタのためのソース・ドレイン領域（２４）の形成後、図４（ｄ）に示されているように、レジスト２１が除去され、露出した積層１６の部分で、前記したと同様なフォトリソ・エッチング技術により、高速用ＭＯＳトランジスタのための他方の活性領域１３ｂに、ゲート１７ｂが形成される。
ゲート１７ｂの形成後、これに関連して、前記したと同様なＬＤＤ層１８が必要に応じて形成される。
【００６４】
両ゲート１７ａおよび１７ｂの形成後、該ゲートおよびゲート酸化膜１５ａおよび１５ｂを覆うように、例えば低圧ＴＥＯＳ膜１９が例えば７００〜１２００Åの厚さで形成される。
このＴＥＯＳ膜１９の形成後、高速用ＭＯＳトランジスタのための他方の活性領域１３ｂを選択的に開放するレジスト２５が形成され、該レジストの開口２６を経て、他方の活性領域１３ｂにイオン２７が照射される。
イオン２７の照射に際し、ゲート１７ｂおよび該ゲートの側部に沿った低圧ＴＥＯＳ膜１９の側部分１９ｃがサイドウオール部２０ａに比較して厚さ寸法の小さなマスクの一部として作用する。
従って、側部分１９ｃをサイドウオール部とするウエル部１１ｂへのイオン注入および前記イオン２３による不純物の熱処理に比較して低温の熱処理により、高速用ＭＯＳトランジスタに適したソース・ドレイン領域（２８）が形成される。
【００６５】
高速用ＭＯＳトランジスタのソース・ドレインの形成にサイドウオール部として用いられる側部分１９ｃに所望の厚さ寸法を得るために、低圧ＴＥＯＳ膜１９の厚さ寸法を例えば１０００〜２０００Åの厚さ寸法とすることができる。
【００６６】
この厚さ寸法の大きな低圧ＴＥＯＳ膜１９に、図４（ｅ）に示したイオン２７の照射に先立って、適正な異方性ドライエッチング処理を施すことにより、適正な厚さ寸法を有する側部分１９ｃすなわちサイドウオール部１９ｃを得ることができる。
このとき、具体例１におけると同様に、他方の活性領域１３ｂのソース・ドレインに適正な不純物分布を得る上で、底部分１９ｄの厚さ寸法を充分に低減させることが望ましい。
また、この底部分１９ｄの低減によるゲート１７ｂの高抵抗化を防止するために、ゲート１７ａおよび１７ｂのための積層１６に具体例１におけると同様な犠牲層を設けることができる。
【００６７】
サイドウオール部分１９ｃのための材料として、前記した低圧ＴＥＯＳ膜に代えて、種々の材料を適宜選択することができる。
また、前記したところでは、電界効果型トランジスタとして、高耐圧ＭＯＳトランジスタおよび高速用ＭＯＳトランジスタの例について説明したが、本願発明は、その他の電界効果型トランジスタに適用することができる。
【００６８】
【発明の効果】
本発明によれば、前記したように、より高い熱処理を必要とする一方のトランジスタのための不純物が注入され、その熱処理後、これよりも低い熱処理を必要とする他方のトランジスタのための不純物が注入され、熱処理を受けることから、低い温度での熱処理を受ける前記他方のトランジスタのための不純物が、高温処理を必要とする前記一方のトランジスタの不純物の熱処理下におかれることはない。
【００６９】
従って、本発明によれば、不純物領域の分布特性が相互に異なる両トランジスタのそれぞれに所望の適正な特性を与えるべく、それぞれに適正な熱処理を容易に行うことができ、これにより高速用および高耐圧の両トランジスタのそれぞれの特性を高めることができることから、特性の異なるトランジスタが混載された半導体装置においても、それぞれのトランジスタに良好な特性を与えることができる。
【図面の簡単な説明】
【図１】本発明に係る製造方法の具体例１を示す製造工程図（その１）である。
【図２】本発明に係る製造方法の具体例１を示す製造工程図（その２）である。
【図３】本発明に係る製造方法の具体例１の変形例を示す製造工程図である。
【図４】本発明に係る製造方法の具体例２を示す製造工程図である。
【符号の説明】
１０  半導体基板
１１ａ、１１ｂ  ウエル部
１２  フィールド酸化膜
１３ａ、１３ｂ  活性領域
１５ａ、１５ｂ  ゲート酸化膜
１６  ゲート層
１６ｃ  犠牲（膜）層
１７ａ、１７ｂ  ゲート
１９  （低圧ＴＥＯＳ膜）エッチングストッパ膜
１９ｃ、２０ａ  サイドウオール部
２４、２８  （ソース・ドレイン領域）不純物
【図１】
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【図２】
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【図３】
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【図４】
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