(57)【特許請求の範囲】
【請求項１】
第1導電型の半導体基板表面に、一対の第２導電型の不純物拡散領域を有し、さらに、半
導体基板表面に形成された第1の絶縁膜を挟んで第1の電極及び第1の電極上に形成された
第２の絶縁膜を挟んで第２の電極よりなるゲート部を有する半導体装置の製造方法におい
て、
前記第1の電極上に形成された酸化アルミニウム膜と、前記酸化アルミニウム膜上に形成
された希土類金属の酸化物及び４Ａ族金属の酸化物から選ばれる第３の絶縁膜との二層構
造からなる第２の絶縁膜を形成する工程と、
その後、酸化性ガスを用いて第１の熱処理をする工程とを具備することを特徴とする半導
体装置の製造方法。
【請求項２】
第1導電型の半導体基板表面に、一対の第２導電型の不純物拡散領域を有し、さらに、半
導体基板表面に形成された第1の絶縁膜を挟んで第1の電極及び第1の電極上に形成された
第２の絶縁膜を挟んで第２の電極よりなるゲート部を有する半導体装置の製造方法におい
て、
前記第1の電極上に界面酸化防止膜を形成する工程と、
前記界面酸化防止膜上に酸化アルミニウム膜と、前記酸化アルミニウム膜上に形成された
希土類金属の酸化物及び４Ａ族金属の酸化物から選ばれる第３の絶縁膜との二層構造から
なる第２の絶縁膜を形成する工程と、
その後、酸化性ガスを用いて第１の熱処理をする工程とを具備することを特徴とする半導
体装置の製造方法。
【請求項３】
前記界面酸化防止膜は、ゲルマニウムであることを特徴とする請求項２記載の半導体装置
の製造方法。
【請求項４】
前記酸化性ガスを用いて第１の熱処理をする工程の後、前記第３の絶縁膜を除去する工程
をさらに具備することを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製
造方法。
【請求項５】
前記第２の絶縁膜上に前記第２の電極として金属膜もしくは４Ａ族元素の窒化物を形成す
る工程とを具備することを特徴とする請求項１乃至４の何れか一項に記載の半導体装置の
製造方法。
【請求項６】
前記第３の絶縁膜は希土類金属の酸化物であることを特徴とする請求項１乃至５の何れか
一項に記載の半導体装置の製造方法。
【請求項７】
前記第３の絶縁膜は４Ａ族金属の酸化物であることを特徴とする請求項１乃至５の何れか
一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に、電極とフローティングゲート電極の間に挟まれた絶縁膜（インターポリ絶縁膜）のリーク電流や緩和電流を低減し、さらにこの絶縁膜の信頼性の改善をはかった半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、電気的な書き込み及び消去が可能な不揮発性半導体メモリ（EEPROM）に代表されるような半導体メモリ素子において、素子の微細化が急速に進められている。例えば、EEPROMの場合、コントロールゲート電極に高い電圧を印加し、インターポリ絶縁膜を介して下に位置するフローティングゲート電極中に基板側から電子をトンネル酸化膜を通過させて注入するという方法が取られている。この場合、コントロールゲート電極とフローティングゲート電極とのカップリング比を高くするために、インターポリ電極は大きな面積を必要とし、インターポリ絶縁膜がフローティングゲート電極の周辺を取り囲むような立体的な構造をしていた。しかし、素子が微細化し、隣り合う素子同士が接近してくると、その隣り合う素子間で相互作用を引き起こし、例えばフローティングゲートに注入された電荷で隣の素子に電圧が印加され、蓄えられていたデータが消去されてしまうなどの問題が顕在化してきている。
【０００３】
これに対し、より単純な平面構造でトンネル酸化膜とのカップリング比を維持する方法として、インターポリ絶縁膜を従来のシリコン酸化膜やシリコン酸窒化膜よりも誘電率の高い絶縁膜を用いることが公知となっている。インターポリ絶縁膜として高誘電率絶縁膜を用いる場合には、熱的に安定であり、リーク電流や緩和電流が低いことが要求される。その高誘電率絶縁膜の候補としては、酸化アルミニウムが公知である。この酸化アルミニウムは、ポリシリコン上の薄いシリコン酸化膜を形成して、例えばトリメチルアルミニウム〔Al(CH3)3〕と酸素あるいは水蒸気との交互供給で形成するAtomic Layer Chemical Vapor Deposition(AL-CVD)法で形成したり、スパッタ法を用いて形成するなどして成膜している。（例えば、非特許文献1参照）しかし、AL-CVD法やスパッタ法で成膜された酸化アルミニウムは密度が低く、酸素欠損を多く含むため、リーク電流や緩和電流は大きく、またこれを抑制する為には酸素雰囲気中での950℃以上の高温アニールを要してしまう。また、高温アニールを行うと、フローティングゲート電極とインターポリ絶縁膜との界面にシリコン酸化膜が形成され、このためにインターポリ絶縁膜全体の誘電率が低下してしまい、所望のカップリング比を維持することが難しい。
【０００４】
この誘電率の低いシリコン酸化膜が基板との界面、ポリシリコンゲート電極との界面に形成されるのを抑制する技術として、ゲート絶縁膜として、SiN膜、HfO2膜、SiON膜の積層ゲート絶縁膜を形成する事が知られている。（例えば、非特許文献２参照）しかし、HfO2上にSiN膜が形成されているため、後に膜改質のために酸素を効率良く導入しようとしても、SiN膜に妨げられ、酸素の導入が抑制される。
【０００５】
また、熱処理時に酸素が基板に供給され、シリコン基板を酸化して、誘電率の低いSiO2
やシリケート膜の形成を防止する技術として、MOSFETのチャネル部をゲルマニウム膜で作成し、ゲルマニウムの酸化されにくい性質を利用する方法も知られている。（例えば、非特許文献３参照）
【非特許文献１】Hyung-Seok Jung, et al., "Improved Current Performance of CMOSFETs with Nitrogen Incorporated HfO2-Al2O3 Laminated Gate Dielectric" IEEE International Electron Devices Meeting, pp853-856      (2002)
【非特許文献２】Y. Morisaki, et al., "Ultra-thin(Teffinv=1.7nm)Poly-Si-gated SiN/HfO2/SiON High-k Stack Dielectrics with High Thermal Stability(1050oC)" IEEE International Electron Devices Meeting, pp861-864(2002)
【非特許文献３】W.P.Bai, et al., "Ge MOS Chracteristics with CVD HfO2 Gate Dielectrics and TaN Gate Electrode" Symposium on VLSI Technology Digest of Technical Papers pp121-122(2003)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように従来、半導体装置、素子の微細化が急速に進められており、この微細化にともない、ゲート絶縁膜の薄膜化が要求され、従来のシリコン酸化膜やシリコン酸窒化膜よりも誘電率の高い絶縁膜を用いられる。絶縁膜として高誘電率絶縁膜を用いる場合には、熱的に安定であり、リーク電流が低いことが要求される。特に、EEPROMなどの不揮発性半導体メモリのインターポリ絶縁膜に用いる高誘電率絶縁膜に対しては、酸素欠損や欠陥の含有量が少なく、リーク電流や緩和電流が低く抑えられていることが要求されるが、このようなスペックを満たすことは従来技術、従来構造では極めて困難であった。本発明は、上記事情を考慮してなされたもので、その目的とするところは、半導体装置において絶縁膜を低温で高品質化することができ、素子特性や信頼性の向上をはかり得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
第一の発明の半導体装置の製造方法は、第1導電型の半導体基板表面に、一対の第２導
電型の不純物拡散領域を有し、さらに、半導体基板表面に形成された第1の絶縁膜を挟ん
で第1の電極及び第1の電極上に形成された第２の絶縁膜を挟んで第２の電極よりなるゲー
ト部を有する半導体装置の製造方法において、
前記第1の電極上に形成された酸化アルミニウム膜と、前記酸化アルミニウム膜上に形成
された希土類金属の酸化物及び４Ａ族金属の酸化物から選ばれる第３の絶縁膜との二層構
造からなる第２の絶縁膜を形成する工程と、
その後、酸化性ガスを用いて第１の熱処理をする工程とを具備することを特徴とする。
【００１０】
第二の発明の半導体装置の製造方法は、第1導電型の半導体基板表面に、一対の第２導
電型の不純物拡散領域を有し、さらに、半導体基板表面に形成された第1の絶縁膜を挟ん
で第1の電極及び第1の電極上に形成された第２の絶縁膜を挟んで第２の電極よりなるゲー
ト部を有する半導体装置の製造方法において、
前記第1の電極上に界面酸化防止膜を形成する工程と、
前記界面酸化防止膜上に酸化アルミニウム膜と、前記酸化アルミニウム膜上に形成された
希土類金属の酸化物及び４Ａ族金属の酸化物から選ばれる第３の絶縁膜との二層構造から
なる第２の絶縁膜を形成する工程と、
その後、酸化性ガスを用いて第１の熱処理をする工程とを具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、半導体装置に用いられている絶縁膜の酸素欠損やその他の欠陥により増大していたリーク電流を低温で大幅に低減することが可能となり、特に、不揮発性半導体装置における浮遊ゲート電極と制御ゲート電極間のインターポリ絶縁膜を高品質な高誘電体薄膜で形成することが可能となる。薄膜化に伴うリーク電流の増加を抑制し、信頼性を大きく改善することができ、これにより素子特性の信頼性を改善することができる。本発明は、そのような効果を有する半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を用いて本発明の実施形態を詳細に説明する。尚、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を助けるための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１３】
（実施の形態１）
まず、シリコン基板の面方位と酸化レートとの関係について、図１及び図２に従い説明する。図１は、半導体装置の良質な絶縁膜の断面構造を示す。同図（ａ）に示すようにシリコン基板１上にイオン結合性の絶縁膜として酸化ハフニウム５ｂを形成し、次に同図（ｂ）に示すように酸素雰囲気中で熱処理を行い、シリコン基板１と酸化ハフニウム５ｂの界面に酸化膜５ｃを形成する。一般に、面方位の異なるシリコン基板を酸化すると、(100)面上に比べて(110)面上の方がシリコン原子の面密度が高いために酸化レートは速くなる。
【００１４】
図２は、シリコン基板１と酸化ハフニウム５ｂの界面に形成される酸化膜５ｃの膜厚ｔｏｘ（ｎｍ）を縦軸にとり、酸化温度６５０oＣでの燃焼酸化時間を横軸にとった図を示しており、酸化ハフニウム５ｂを介して酸化を行うと、(100)面の黒丸プロット、(110)面の白四角プロットで、酸化膜成長に面方位依存性が現れないことを示している。このことは、酸化ハフニウムを介した酸化は、酸素を用いたシリコン基板の直接酸化とは異なり、酸素原子による酸化であることを示している。酸化雰囲気中で熱処理を行うと、酸化ハフニウム中に導入された酸素は、原子上で格子位置を置換しながら拡散し、シリコン基板１界面に到達し、後酸化により酸素を供給し酸素欠損を低減することによって、シリコン基板の面方位にかかわらず酸化が進行する。これによりシリコン基板を低温でかつ平滑に酸化することが可能となる。
【００１５】
本発明の第１の実施形態による良質な絶縁膜の断面構造を図３に示す。図３（ａ）に示されるように、共有結合性絶縁膜として酸化アルミニウム５ａをAL-CVD法でシリコン基板１上に形成する。このとき、酸化アルミニウム膜５ａ中には酸素欠損やその他の欠陥が多数含有されており、リーク電流は例えば絶縁膜に印加される電界が3MV/cmの場合0.1mA/cm2にもなる。これを低減する為に、後酸化により酸素を供給し酸素欠損を低減することが必要となる。本発明では、イオン結合性の絶縁膜として希土類または４A族金属酸化物、例えば酸化ハフニウム５ｂを酸化アルミニウム膜５ａ上に形成する。
【００１６】
次に、図３（ｂ）に示すように、酸化雰囲気中で熱処理を行うと、酸化ハフニウム中に導
入された酸素は、原子上で格子位置を置換しながら拡散し、酸化アルミニウム５ａとシリコン基板１界面に到達する。
【００１７】
ここで、アニール条件とリーク電流値との関係について図４に従い説明する。図４は横軸にアニール条件を、縦軸にリーク電流値（A/cm2）を計測した図を示す。アニール温度は６５０oＣ、アニール時間は３０分とし、比抵抗４〜６Ωcmのp型シリコン基板上にCVD法で酸化アルミニウム膜単層を20nm形成したもの、同様にして酸化アルミニウム膜15nm、酸化ハフニウム膜3nmを積層したものを用いた。
【００１８】
図４に示すように、酸化アルミニウム単層膜は成膜直後では酸素欠損が多量に含まれリーク電流が電界3MV/cm下で0.1mA/cm2以上であるのに対し、窒素雰囲気中アニールではほとんど変化がなく、酸素雰囲気中では若干の低下が見られる。一方、原子状酸素を導入する方法として、例えば酸素をプラズマ放電あるいはマイクロ波放電させて、分子状酸素から原子状酸素を生成し、これを供給する方法(ラジカル酸化法)があるが、この場合は約4×10-6A/cm2までリーク電流を低減できた。しかし、この場合、酸化アルミニウム膜の酸素欠損を修復するだけではなく、導入された過剰な酸素原子がシリコン基板と酸化アルミニウム膜界面に到達し、シリコン基板を酸化し、物理膜厚が増加しており、これによるリーク電流低減も含まれている。一方、酸化ハフニウム膜を酸化アルミニウム膜上に形成し、その後酸化雰囲気中で熱処理を行うと、酸化ハフニウム膜から酸化アルミニウム膜へ原子状酸素が導入され、前述の酸素欠損部にその原子状酸素が結合し、酸化アルミニウム膜単層の酸素雰囲気中熱処理に比べ約2桁のリーク電流の低減が実現された。また、ラジカル酸化法に比べて、原子状酸素の供給量は過剰ではないため、シリコン基板と酸化アルミニウム膜界面の酸化もほとんど観測されない。
【００１９】
酸化アルミニウムの上に、イオン結合性の絶縁膜として希土類金属酸化物、例えば酸化ハフニウムを形成し、酸素雰囲気中で熱処理を行うと、酸化ハフニウム膜を介して反応性の高い原子状の酸素が酸化アルミニウムに供給され、効率よく酸化アルミニウム中の酸素欠損やその他の欠陥が修復される。しかも、反応性の高い原子状の酸素であることから、従来高温の酸化雰囲気中で行っていた熱処理を大幅に低温化することが可能となる。
【００２０】
ここでは、絶縁膜として酸化アルミニウムを例に取っているが、共有結合性絶縁膜として、シリコン窒化膜でも同様の効果が得られる。
【００２１】
また、ここでは、絶縁膜として酸化ハフニウム膜を例にとっているが、これに限定され
るものではなく、イオン結合性の絶縁膜、例えば、４A族の金属酸化物ZrO2、もしくは、
希土類の金属酸化物CeO2、La2O3、Pr2O3、Sm2O3、Nd2O3などでも同様の効果が得られる。
【００２２】
（実施の形態２）
第２の実施形態を示す断面構造を図５に示す。第２の実施形態は、第１の実施形態を半導体装置、特に電界効果型半導体装置に応用した参考例である。
【００２３】
同図に示すように、p型シリコン基板1上に、素子分離のためのシリコン熱酸化膜2が形成されている。シリコン基板表面には、リンのイオン注入によってn型のソースおよびドレイン拡散層7が形成されている。シリコン基板表面には、ゲート絶縁膜としてシリコン酸化膜３およびイオン結合性の絶縁膜6aが積層形成されている。
【００２４】
さらにゲート絶縁膜上には、ゲート電極となる多結晶シリコン膜4ａが形成されている。さらに、ゲート電極の側壁にはシリコン酸化膜6およびイオン結合性の絶縁膜6aが積層形成されている。また、全面にCVDシリコン酸化膜8の堆積後に、コンタクト孔が開口され、配線となるAl電極9がスパッタにより形成されパターニングされている。
【００２５】
この構造は、ゲート絶縁膜としてシリコン酸化膜  およびイオン結合性の絶縁膜6aが積層形成されていることと、ゲート部側面にシリコン酸化膜6およびイオン結合性の絶縁膜6ａ、望ましくは酸化ハフニウム薄膜が形成されていることを特徴としている。このシリコン酸化膜は酸化ハフニウム膜からの原子状酸素の供給により形成された酸化膜であることを特徴としている。図2で示したように、酸化ハフニウムなどのイオン結合性の絶縁膜から供給される原子状酸素は、シリコン基板の面方位にかかわらず酸化が進行する。これによりシリコン基板1表面および多結晶シリコン膜4aの側面を低温でかつ平滑に酸化することが可能となる。
【００２６】
図６は図５で説明した半導体装置の製造方法を示す工程断面図である。
【００２７】
まず、同図(a)に示すように、例えば、面方位(100)、比抵抗４〜６Ωcmのp型シリコン基板１を用意し、このp型シリコン基板1の表面に溝を形成し、そこにCVD酸化膜を埋め込むことにより厚さ0.6μm程度の素子分離絶縁膜2を形成する。
【００２８】
次に同図(b)に示すように、例えばシリコン基板１上に酸化ハフニウム５ｂを形成し、酸素雰囲気中で熱処理を行い、シリコン基板１と酸化ハフニウム５ｂの界面に酸化膜３を形成する。一般に、面方位の異なるシリコン基板を酸化すると、(100)面上に比べて(110)面上の方がシリコン原子の面密度が高いために酸化レートは速くなるが、酸化ハフニウム５ｂを介して酸化を行うと、酸化膜成長に面方位依存性が現れないため、酸化ハフニウムを介した酸化は、酸素を用いたシリコン基板の直接酸化とは異なり、酸素原子による酸化となる。これによりシリコン基板を低温でかつ平滑に酸化することが可能となる。
【００２９】
続いて同図(ｃ)に示すように、ゲート絶縁膜上にゲート電極として厚さ150nmのリンを添加されたｎ型多結晶シリコン膜4aを堆積する。
【００３０】
次に図示しないが、レジストマスクでパターニングした後、上記の多結晶シリコン膜4a、ゲート絶縁膜3を反応性イオンエッチング法によりエッチングして、ゲート部を形成する。次に、約5nmの膜厚の酸化ハフニウム薄膜6aをCVDなどで形成し、酸化雰囲気中で熱処理を行う。こうすることで、酸化ハフニウム薄膜を介して原子状酸素が供給され、多結晶シリコン膜4aおよび側面に、約3nmの後酸化膜６を形成し、同図(ｄ)に示す構造とする。このとき、ゲート側面に形成した酸化ハフニウム薄膜は選択的にエッチングして除去してもかまわない。
【００３１】
次に、同図(ｅ)に示すように、例えばリンを全面に3×1015cm-2イオン注入する。注入されたリンイオンはシリコン基板内部で加速エネルギーに依存するピーク深さを中心にして分布する。その後、例えば、1000゜C、20秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7を形成する。
【００３２】
次に、全面に厚さ300nmのシリコン酸化膜8をＣＶＤ法により堆積する。ついで、異方性ドライエッチングによりシリコン酸化膜にコンタクトホールを開口する。この後、同図(ｆ)に示すように、シリコン、銅をそれぞれ例えば0.5%ずつ含有する厚さ800nmのアルミニウム膜を形成した後、これをパターニングして電極9を形成する。この後、450℃で15分間水素を10%含む窒素雰囲気で熱処理した。
【００３３】
これによれば、先述のようにシリコン基板1表面及び多結晶シリコン膜4aの側面に低温でかつ均質な後酸化膜を形成することが可能となる。また、酸化ハフニウム膜を介して供給される原子状酸素により後酸化膜厚が結晶性や結晶方位によらず均一な酸化膜が形成できるので、ゲート絶縁膜及びゲート電極の多結晶シリコン側面を平坦に酸化することが可能で素子特性のばらつきを抑え、側面からのリーク電流を低減させることが可能となる。また、従来この後酸化工程は、800℃以上の高温で30分間程度で実施するが、高温後酸化
工程により、トンネル酸化膜の膜質が劣化し、信頼性が悪化することが観測されるが、本実施例では650℃の低温で後酸化を行っているため、膜質劣化を起こすことなく、結果として酸化膜の高信頼化も可能である。
【００３４】
ここでは、絶縁膜として酸化ハフニウム膜を例にとっているが、これに限定されるもの
ではなく、イオン結合性の絶縁膜、例えば、４A族の金属酸化物ZrO2、もしくは、希土類
の金属酸化物CeO2、La2O3、Pr2O3、Sm2O3、Nd2O3などでも同様の効果が得られる。
【００３５】
なお、上記では、それぞれのゲート絶縁膜とゲート部側壁絶縁膜の製法を、酸化ハフニウム膜成膜後の後酸化による製法を説明したが、共有結合性絶縁膜として酸化アルミニウムの上に、イオン結合性の絶縁膜として希土類金属酸化物、例えば酸化ハフニウムを形成し、酸素雰囲気中で熱処理を行い、酸化ハフニウム膜を介して反応性の高い原子状の酸素を酸化アルミニウムに供給し、効率よく酸化アルミニウム中の酸素欠損やその他の欠陥が修復させことも可能である。しかも、この場合、反応性の高い原子状の酸素であることから、従来高温の酸化雰囲気中で行っていた熱処理を大幅に低温化することが可能となる。なお、ここでは、絶縁膜として酸化アルミニウムを例に取っているが、共有結合性絶縁膜として、シリコン窒化膜でも同様の効果が得られる。
【００３６】
また酸化アルミニウム上部に形成される絶縁膜として酸化ハフニウム膜を例にとってい
るが、これに限定されるものではなく、イオン結合性の絶縁膜、例えば、４A族の金属酸
化物ZrO2、もしくは、希土類の金属酸化物CeO2、La2O3、Pr2O3、Sm2O3、Nd2O3などでも同
様の効果が得られる。
【００３７】
（実施の形態３）
本発明の第３の実施形態を示す断面構造を図７に示す。第３の実施形態は、本発明の第１の実施形態を半導体メモリ装置、特に不揮発性半導体メモリ装置のインターポリ絶縁膜に応用した実施例である。
【００３８】
本実施例においては、p型シリコン基板1上に、素子分離のためのシリコン熱酸化膜2が形成されている。シリコン基板表面には、リンのイオン注入によってn型のソースおよびドレイン拡散層7が形成されている。シリコン基板表面には、トンネル酸化膜としてシリコン、酸素、窒素を主成分とするトンネル酸化膜(オキシナイトライド膜)3が形成されている。トンネル酸化膜３上には、浮遊ゲート電極となる多結晶シリコン膜4aが形成されている。さらに、この浮遊ゲート電極上には、第2に絶縁膜として15nmのアルミニウム酸化物(Al2O3)5a、3nmのハフニウム酸化物(HfO2)5bが積層されている。さらに第2の絶縁膜上には、制御ゲート電極となる多結晶シリコン膜4bが形成されている。さらに、ゲート電極の側壁にはシリコン酸化膜6が形成されている。また、全面にCVDシリコン酸化膜8が堆積後に、コンタクト孔が開口され、配線となるAl電極9がスパッタにより形成されパターニングされている。
【００３９】
図８は半導体メモリ装置の製造方法を示す工程断面図である。
【００４０】
まず、図８(a)に示すように、例えば、面方位(100)、比抵抗４〜６Ωcmのp型シリコン基板１を用意し、このp型シリコン基板1の表面に溝を形成し、そこにCVD酸化膜を埋め込むことにより厚さ0.6μm程度の素子分離絶縁膜2を形成する。
【００４１】
次に同図(b)に示すように、例えば乾燥酸素による熱酸化によって厚さ7nmのゲート酸化膜3を形成し、例えばアンモニア(NH3)ガス雰囲気中にこのシリコン酸化膜を曝して窒素原子を導入したオキシナイトライド膜(トンネル酸化膜)3とする。
【００４２】
続いて同図(ｃ)に示すように、トンネル酸化膜上に浮遊ゲート電極として厚さ200nmのリンを添加されたｎ型多結晶シリコン膜4aを堆積する。
【００４３】
次に同図(ｄ)に示すように、多結晶シリコン膜4a上に例えば厚さ15nmの酸化アルミニウム膜をCVD法で堆積し、続いて例えば厚さ3nmの酸化ハフニウム膜をCVD法で積層する。
【００４４】
ついで、同図(e)に示すように、650℃で乾燥酸素を用いて熱処理を行う。このとき酸化アルミニウムは酸化ハフニウム膜を介して導入される原子状酸素で酸素欠損などの欠陥の修復が行われる。
【００４５】
次に同図(f)に示すように、上記酸化ハフニウム膜上に制御ゲート電極として厚さ200nmのリンを添加されたｎ型多結晶シリコン膜4bを堆積する。
【００４６】
次に、レジストマスクでパターニングした後、上記の多結晶シリコン膜4a、4b、トンネル酸化膜3および酸化アルミニウム、酸化ハフニウムを反応性イオンエッチング法によりエッチングして、ゲート部を形成する。
【００４７】
さらに、同図(g)に示すように、加工ダメージの回復等を目的として酸化雰囲気中で熱処理を行い、約3nmの後酸化膜を形成する。
【００４８】
次に、同図(ｈ)に示すように、例えばリンを全面に3×1015cm-2イオン注入する。注入されたリンイオンはシリコン基板内部で加速エネルギーに依存するピーク深さを中心にして分布する。その後、例えば、1000゜C、20秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7を形成する。
【００４９】
次に、全面に厚さ300nmのシリコン酸化膜8をＣＶＤ法により堆積する。ついで、異方性ドライエッチングによりシリコン酸化膜にコンタクトホールを開口する。
【００５０】
この後、同図(i)に示すように、シリコン、銅をそれぞれ例えば0.5%ずつ含有する厚さ800nmのアルミニウム膜を形成した後、これをパターニングして電極9を形成する。この後、450℃で15分間水素を10%含む窒素雰囲気で熱処理した。
【００５１】
これによれば、浮遊ゲート電極と制御ゲート電極間の絶縁膜を高誘電体膜で形成できるため、トンネル酸化膜とのカップリング比を単純構造で増加させることが可能となる。さらにその電極間の高誘電体膜を酸化アルミニウムと酸化ハフニウムの積層とし、原子状酸素で酸化アルミニウム膜中の酸素欠損等の欠陥を、低温で改善することができ、リーク電流を低く抑えた構造を実現することができる。
【００５２】
（実施の形態４）
本発明の第４の実施形態に係る半導体メモリ装置の構造断面図を図９に示す。
【００５３】
本実施例においては、p型シリコン基板1上に、素子分離のためのシリコン熱酸化膜2が形成されている。シリコン基板表面には、リンのイオン注入によってn型のソースおよびドレイン拡散層7が形成されている。シリコン基板表面には、トンネル酸化膜としてシリコン、酸素、窒素を主成分とするトンネル酸化膜(オキシナイトライド膜)3が形成されている。トンネル酸化膜３上には、浮遊ゲート電極となる多結晶シリコン膜4aが形成されている。
【００５４】
さらに、この浮遊ゲート電極4ａ上には、第2に絶縁膜として20nmのアルミニウム酸化物(Al2O3)5aが形成されている。さらに第2の絶縁膜上には、制御ゲート電極となる多結晶シリコン膜4bが形成されている。さらに、ゲート電極の側壁にはシリコン酸化膜6が形成されている。また、全面にCVDシリコン酸化膜8が堆積後に、コンタクト孔が開口され、配線となるAl電極9がスパッタにより形成されパターニングされている。
【００５５】
この構造によれば、酸化アルミニウム膜上層にイオン結合性の酸化ハフニウム膜が存在しないため、酸化ハフニウム膜とその上部に位置する制御ゲート電極との界面に形成されるシリコン酸化膜あるいはシリケート膜の生成を抑制し、さらにこの界面でのシリサイド化反応も抑制でき、信頼性の高い絶縁膜を実現することができる。
【００５６】
図１０は半導体メモリ装置の製造方法を示す工程断面図である。まず、図１０(a)に示すように、例えば、面方位(100)、比抵抗４〜６Ωcmのp型シリコン基板１を用意し、このp型シリコン基板1の表面に溝を形成し、そこにCVD酸化膜を埋め込むことにより厚さ0.6μm程度の素子分離絶縁膜2を形成する。
【００５７】
次に同図(b)に示すように、例えば乾燥酸素による熱酸化によって厚さ7nmのゲート酸化膜3を形成し、例えばアンモニア(NH3)ガス雰囲気中にこのシリコン酸化膜を曝して窒素原子を導入したオキシナイトライド膜(トンネル酸化膜)3とする。
【００５８】
続いて同図(ｃ)に示すように、トンネル酸化膜上に浮遊ゲート電極として厚さ200nmのリンを添加されたｎ型多結晶シリコン膜4aを堆積する。
【００５９】
次に同図(ｄ)に示すように、多結晶シリコン膜4a上に例えば厚さ15nmの酸化アルミニウム膜５ａをCVD法で堆積し、続いて例えば厚さ3nmの酸化ハフニウム膜５ｂをCVD法で積層する。
【００６０】
次に同図(e)に示すように、650℃で乾燥酸素を用いて熱処理を行う。このとき酸化アルミニウムは酸化ハフニウム膜を介して導入される原子状酸素で酸素欠損などの欠陥の修復が行われる。
【００６１】
次に同図(f)に示すように、前述の酸化ハフニウム膜を例えば希フッ酸水溶液に浸漬し、選択的に除去し、さらに酸化アルミニウム膜上に制御ゲート電極として厚さ200nmのリンを添加されたｎ型多結晶シリコン膜4bを堆積する。
【００６２】
次に、レジストマスクでパターニングした後、上記のトンネル酸化膜3、多結晶シリコン膜4a、4b、および酸化アルミニウム膜５ａを反応性イオンエッチング法によりエッチングして、ゲート部を形成する。さらに、加工ダメージの回復等を目的として酸化雰囲気中で熱処理を行い、約3nmの後酸化膜を形成し、同図(g)に示すような構造とする。
【００６３】
次に、同図(ｈ)に示すように、例えばリンを全面に3×1015cm-2イオン注入する。注入されたリンイオンはシリコン基板内部で加速エネルギーに依存するピーク深さを中心にして分布する。その後、例えば、1000゜C、20秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7を形成する。
【００６４】
次に、全面に厚さ300nmのシリコン酸化膜8をＣＶＤ法により堆積する。ついで、異方性ドライエッチングによりシリコン酸化膜にコンタクトホールを開口する。この後、同図(i)に示すように、シリコン、銅をそれぞれ例えば0.5%ずつ含有する厚さ800nmのアルミニウム膜を形成した後、これをパターニングして電極9を形成する。この後、450℃で15分間水素を10%含む窒素雰囲気で熱処理した。
【００６５】
これによれば、酸素欠損などの欠陥が低減された高品質な酸化アルミニウム膜形成を実現でき、さらに酸化アルミニウム膜と制御ゲート電極間には、シリコン結晶と反応しシリコン酸化膜やシリケート膜を形成しやすいイオン結合性の絶縁膜を挟まないため、低リー
ク電流を実現できる。また、イオン結合性の絶縁膜と制御ゲート電極界面で発生するシリサイド化反応も抑制でき、信頼性の高い絶縁膜を実現することができる。
【００６６】
（実施の形態５）
本発明の第５の実施形態にかかる断面構造を図１１に示す。第５の実施形態は、半導体メモリ装置の浮遊ゲート電極と酸化アルミニウム膜との間に酸化防止薄膜(例えばゲルマニウムが形成されている場合の実施形態である。この場合、浮遊ゲート電極端部の局所的な酸化が抑制される。
【００６７】
図１１は、本発明の第５の実施形態に係る半導体メモリ装置の構造断面図の一例である。本実施例においては、p型シリコン基板1上に、素子分離のためのシリコン熱酸化膜2が形成されている。シリコン基板表面には、リンのイオン注入によってn型のソースおよびドレイン拡散層7が形成されている。シリコン基板表面には、トンネル酸化膜としてシリコン、酸素、窒素を主成分とするトンネル酸化膜(オキシナイトライド膜)3が形成されている。トンネル酸化膜３上には、浮遊ゲート電極となる多結晶シリコン膜4aが形成されている。
【００６８】
さらに、この浮遊ゲート電極上には、導電性の界面酸化防止薄膜４ｃが形成されている。この界面酸化防止薄膜上には第2に絶縁膜として15nmのアルミニウム酸化物(Al2O3)5aと3nmの酸化ハフニウム膜5bが形成されている。さらに第2の絶縁膜上には、制御ゲート電極となる多結晶シリコン膜4bが形成されている。さらに、ゲート電極の側壁にはシリコン酸化膜6が形成されている。また、全面にCVDシリコン酸化膜8が堆積後に、コンタクト孔が開口され、配線となるAl電極9がスパッタにより形成されパターニングされている。
【００６９】
酸化アルミニウム膜上層にイオン結合性の酸化ハフニウム膜を堆積した構造では、ゲート加工後の後酸化工程で、例えば1000℃30秒以上の過剰の後酸化を行うと、酸化ハフニウム膜を介して原子状酸素が酸化アルミニウム膜の端部に供給され、浮遊ゲート電極端部にシリコン酸化膜あるいはシリケート膜が形成されてしまう。このように浮遊ゲート電極端部にシリコン酸化膜あるいはシリケート膜が形成されると、浮遊ゲート電極と制御ゲート電極間の高誘電体絶縁膜に印加される電界に不均一性が生じ、リーク電流および信頼性が劣化する。
【００７０】
しかし、浮遊ゲート電極と酸化アルミニウム膜との間に酸化防止薄膜4ｃ（例えば、多結晶シリコン膜との反応性がなく密着性も良い上、酸化防止効果が高いゲルマニウムが好ましい）が形成されているので、浮遊ゲート電極端部の局所的な酸化は抑制される。さらに、微細化に伴って酸化アルミニウムを薄膜化した場合に、酸化ハフニウム膜との積層構造で、酸素雰囲気中で熱処理を行った場合、酸化アルミニウム膜中の酸素欠損などの欠陥を修復するのに必要な酸素量以上の過剰な原子状酸素が供給された場合も、浮遊ゲート電極上部の酸化を抑制することができ、高誘電率かつ高信頼性の絶縁膜を実現することが可能となる。
【００７１】
図１２は半導体メモリ装置の製造方法を示す工程断面図である。
【００７２】
まず、図１２(a)に示すように、例えば、面方位(100)、比抵抗４〜６Ωcmのp型シリコン基板１を用意し、このp型シリコン基板1の表面に溝を形成し、そこにCVD酸化膜を埋め込むことにより厚さ0.6μm程度の素子分離絶縁膜2を形成する。
【００７３】
次に同図(b)に示すように、例えば乾燥酸素による熱酸化によって厚さ7nmのゲート酸化膜3を形成し、例えばアンモニア(NH3)ガス雰囲気中にこのシリコン酸化膜を曝して窒素原子を導入したオキシナイトライド膜(トンネル酸化膜)3とする。
【００７４】
続いて同図(ｃ)に示すように、トンネル酸化膜上に浮遊ゲート電極として厚さ150nmのリンを添加されたｎ型多結晶シリコン膜4a、さらに酸化防止薄膜として約50nmのゲルマニウム薄膜4cを積層に堆積する。
【００７５】
次に同図(ｄ)に示すように、多結晶シリコン膜4aと酸化防止薄膜4c上に例えば厚さ15nmの酸化アルミニウム膜５ａをCVD法で堆積し、続いて例えば厚さ3nmの酸化ハフニウム膜５ｂをCVD法で積層する。
【００７６】
ついで、同図(e)に示すように、650℃で乾燥酸素を用いて熱処理を行う。このとき酸化アルミニウムは酸化ハフニウム膜を介して導入される原子状酸素で酸素欠損などの欠陥の修復が行われる。
【００７７】
次に同図(f)に示すように、酸化ハフニウム膜上に制御ゲート電極として厚さ200nmのリンを添加されたｎ型多結晶シリコン膜4bを堆積する。
【００７８】
次に、レジストマスクでパターニングした後、上記の多結晶シリコン膜4a、4b、トンネル酸化膜3および酸化アルミニウム、酸化ハフニウムを反応性イオンエッチング法によりエッチングして、ゲート部を形成する。さらに、加工ダメージの回復等を目的として酸化雰囲気中で熱処理を行い、約3nmの後酸化膜６を形成し、同図(g)に示すような構造とする。
【００７９】
次に、同図(ｈ)に示すように、例えばリンを全面に3×1015cm-2イオン注入する。注入されたリンイオンはシリコン基板内部で加速エネルギーに依存するピーク深さを中心にして分布する。その後、例えば、1000゜C、20秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7を形成する。
【００８０】
次に、全面に厚さ300nmのシリコン酸化膜8をＣＶＤ法により堆積する。ついで、異方性ドライエッチングによりシリコン酸化膜にコンタクトホールを開口する。この後、同図(i)に示すように、シリコン、銅をそれぞれ例えば0.5%ずつ含有する厚さ800nmのアルミニウム膜を形成した後、これをパターニングして電極9を形成する。この後、450℃で15分間水素を10%含む窒素雰囲気で熱処理した。
【００８１】
これによれば、浮遊ゲート電極上のゲルマニウム薄膜が浮遊ゲート電極の多結晶シリコン膜上部の局所的あるいは全面的な酸化を抑制し、高品質で高信頼な半導体メモリ素子を実現できる。本実施例においては、一例として浮遊ゲート電極上にのみ酸化防止薄膜(ゲルマニウム薄膜)を堆積することを説明したが、これに限定されるものではなく、制御ゲート電極と高誘電率絶縁膜との界面に酸化防止薄膜を形成しても良い。この場合、特に高誘電率絶縁膜が酸化アルミニウム膜と酸化ハフニウム膜の積層構造のように、制御ゲート電極側にイオン結合性の絶縁膜が位置している場合、この絶縁膜と制御ゲート電極界面で反応が起こり、局所的あるいは全面的に制御ゲート電極側が酸化され、シリコン酸化膜あるいはシリケート膜が形成されてしまう。これらが形成されると誘電率が低下するばかりでなく、膜質や信頼性の劣化も生じる。これに対して、例えば酸化ハフニウム膜と浮遊ゲート電極界面にゲルマニウム薄膜などの酸化防止薄膜を形成することにより、このような酸化反応を抑制することが可能となる。
【００８２】
（実施の形態６）
本発明の第６の実施形態にかかる断面構造を図１３に示す。第６の実施形態は、半導体メモリ装置、特に不揮発性半導体メモリ装置のインターポリ絶縁膜上に、制御ゲート電極となる金属膜もしくは４A族元素の窒化膜が形成されている場合である。
【００８３】
図１３は、本発明の第６の実施形態にかかる半導体メモリ装置の構造断面図の一例であ
る。本実施例においては、p型シリコン基板1上に、素子分離のためのシリコン熱酸化膜2が形成されている。シリコン基板表面には、リンのイオン注入によってn型のソースおよびドレイン拡散層7が形成されている。シリコン基板表面には、トンネル酸化膜としてシリコン、酸素、窒素を主成分とするトンネル酸化膜(オキシナイトライド膜)3が形成されている。トンネル酸化膜３上には、浮遊ゲート電極となる多結晶シリコン膜4aが形成されている。
【００８４】
さらに、その上には酸化防止を目的とした酸化防止薄膜、例えばゲルマニウム薄膜4cが積層されている。このゲルマニウム薄膜上には第2に絶縁膜として15nmのアルミニウム酸化物(Al2O3)5aと3nmの酸化ハフニウム膜5bが形成されている。第2の絶縁膜上には、制御ゲート電極となる４A族元素の窒化膜もしくは金属膜4dが形成されている。ゲート電極の側壁にはシリコン酸化膜6が形成されている。また、全面にCVDシリコン酸化膜8が堆積後に、コンタクト孔が開口され、配線となるAl電極9がスパッタにより形成されパターニングされている。
【００８５】
前述のように、酸化アルミニウム上に酸化ハフニウムのようなイオン結合性の絶縁膜が位置した構造の場合、制御ゲート電極が多結晶シリコン膜では酸化ハフニウム膜と多結晶シリコン膜が反応し、制御ゲート電極界面にシリコン酸化膜やシリケート膜が形成され、シリサイド化反応が起こり、素子の特性劣化、信頼性劣化を引き起こす可能性がある。これに対し、４A族元素の窒化物、例えば窒化ハフニウム膜を用いると、窒化ハフニウム膜自身が安定でかつ導電性があり、かつ酸化ハフニウム膜との接触面で反応がほとんど進まず、多結晶シリコン膜の場合に見られるシリコン酸化膜やシリケート膜の形成やシリサイド化反応を抑制することができる。また、例えばモリブデンを制御電極に用いることも可能で、この場合窒素を例えばイオン注入法でモリブデン膜中に注入することで、仕事関数を変調させることができ、ｎ型、ｐ型の電極に作り分けることが可能となる。
【００８６】
図１４は本発明の第６の実施形態にかかる半導体メモリ装置の製造方法を示す工程断面図である。
【００８７】
まず、図１４(a)に示すように、例えば、面方位(100)、比抵抗４〜６Ωcmのp型シリコン基板１を用意し、このp型シリコン基板1の表面に溝を形成し、そこにCVD酸化膜を埋め込むことにより厚さ0.6μm程度の素子分離絶縁膜2を形成する。
【００８８】
次に同図(b)に示すように、例えば乾燥酸素による熱酸化によって厚さ7nmのゲート酸化膜3を形成し、例えばアンモニア(NH3)ガス雰囲気中にこのシリコン酸化膜を曝して窒素原子を導入したオキシナイトライド膜(トンネル酸化膜)3とする。
【００８９】
続いて同図(ｃ)に示すように、トンネル酸化膜上に浮遊ゲート電極として厚さ150nmのリンを添加されたｎ型多結晶シリコン膜4aを堆積する。続いて、厚さ50nmのゲルマニウム薄膜4cをCVD法を用いて積層する。
【００９０】
次に同図(ｄ)に示すように、ゲルマニウム薄膜4ｃ上に例えば厚さ15nmの酸化アルミニウム膜５ａをCVD法で堆積し、続いて例えば厚さ3nmの酸化ハフニウム膜５ｂをCVD法で積層する。
【００９１】
ついで、同図(e)に示すように、650℃で乾燥酸素を用いて熱処理を行う。このとき酸化アルミニウムは酸化ハフニウム膜を介して導入される原子状酸素で酸素欠損などの欠陥の修復が行われる。
【００９２】
次に同図(f)に示すように、酸化ハフニウム膜上に制御ゲート電極として、例えばスパ
ッタ法を用いて厚さ200nmの窒化ハフニウム膜4dを堆積する。
【００９３】
次に、レジストマスクでパターニングした後、上記の多結晶シリコン膜4a、ゲルマニウム薄膜4c、窒化ハフニウム膜4d、トンネル酸化膜3および酸化アルミニウム５ａ、酸化ハフニウム５ｂを反応性イオンエッチング法によりエッチングして、ゲート部を形成する。さらに、加工ダメージの回復等を目的として酸化雰囲気中で熱処理を行い、約3nmの後酸化膜６を形成し、同図(g)に示すような構造とする。
【００９４】
次に、同図(ｈ)に示すように、例えばリンを全面に3×1015cm-2イオン注入する。注入されたリンイオンはシリコン基板内部で加速エネルギーに依存するピーク深さを中心にして分布する。その後、例えば、1000゜C、20秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7を形成する。
【００９５】
次に、全面に厚さ300nmのシリコン酸化膜8をＣＶＤ法により堆積する。ついで、異方性ドライエッチングによりシリコン酸化膜にコンタクトホールを開口する。この後、同図(i)に示すように、シリコン、銅をそれぞれ例えば0.5%ずつ含有する厚さ800nmのアルミニウム膜を形成した後、これをパターニングして電極9を形成する。この後、450℃で15分間水素を10%含む窒素雰囲気で熱処理した。
【００９６】
これによれば、先述のように窒化ハフニウム膜と酸化ハフニウム膜の界面は安定であり、シリコン酸化膜やシリケート膜の形成、シリサイド化反応の抑制が実現され、それにより半導体メモリ素子の高信頼化、高品質化が達成される。
【００９７】
（実施の形態７）
本発明の第７の実施形態に係る断面構造を図１５に示す。第７の実施形態は、本発明の半導体装置、特に不揮発性半導体メモリ装置の制御ゲート電極にモリブデンを用いた場合を示す。
【００９８】
まず、制御ゲート電極にモリブデンを用いたときの実施例を図１５に示す。まず、同図(a)に示すように、例えば、面方位(100)、比抵抗４〜６Ωcmのp型シリコン基板１を用意し、このp型シリコン基板1の表面に溝を形成し、そこにCVD酸化膜を埋め込むことにより厚さ0.6μm程度の素子分離絶縁膜2を形成する。
【００９９】
次に、例えば乾燥酸素による熱酸化によって厚さ7nmのゲート酸化膜3を形成し、例えばアンモニア(NH3)ガス雰囲気中にこのシリコン酸化膜を曝して窒素原子を導入したオキシナイトライド膜(トンネル酸化膜)3とする。続いて、トンネル酸化膜上に浮遊ゲート電極として厚さ150nmのリンを添加されたｎ型多結晶シリコン膜4a、その上に酸化防止薄膜としてゲルマニウム薄膜4cを積層に堆積する。
【０１００】
次に、ゲルマニウム薄膜4c上に例えば厚さ15nmの酸化アルミニウム膜５ａをCVD法で堆積し、続いて例えば厚さ3nmの酸化ハフニウム膜５ｂをCVD法で積層する。
【０１０１】
ついで、同図(b)に示すように、650℃で乾燥酸素を用いて熱処理を行う。このとき酸化アルミニウムは酸化ハフニウム膜を介して導入される原子状酸素で酸素欠損などの欠陥の修復が行われる。
【０１０２】
次に同図(c)に示すように、酸化ハフニウム膜上にダミー電極として、多結晶シリコン膜4ｂを堆積する。この多結晶シリコン膜はリンなどの元素を含んでいてもよい。
【０１０３】
次に、レジストマスクでパターニングした後、上記の多結晶シリコン膜4a、4ｂ、ゲルマニウム薄膜4c、トンネル酸化膜3および酸化アルミニウム５ａ、酸化ハフニウム５ｂを
反応性イオンエッチング法によりエッチングして、ゲート部を形成する。さらに、同図(d)に示すように、加工ダメージの回復等を目的として酸化雰囲気中で熱処理を行い、約3nmの後酸化膜６を形成する。
【０１０４】
次に、同図(e)に示すように、例えばリンを全面に3×1015cm-2イオン注入し、例えば1000゜C、20秒間の熱処理を行うことで、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7を形成する。
【０１０５】
次に、全面に厚さ300nmのシリコン酸化膜8をＣＶＤ法により堆積する。次に、CMP法を用いてダミーの多結晶シリコン膜4ｂ上面まで平滑に研磨する。続いて、例えばRIE法などで、シリコン酸化膜と多結晶シリコン膜とで選択比のとれるエッチング法を用いて、ダミー多結晶シリコン膜4ｂを選択的にエッチングし、同図(f)に示されるような開口部を形成する。
【０１０６】
次に同図(g)に示すように、全面にスパッタ法などを用いてモリブデンを形成し、必要に応じて仕事関数を変調させることを目的とした窒素注入を行う。次に、CMP法などを用いてCVD酸化膜８上面までモリブデン膜を研磨し、その後再度CVD酸化膜を形成し、全面を被覆する。次に、異方性ドライエッチングによりシリコン酸化膜にコンタクトホールを開口する。この後、シリコン、銅をそれぞれ例えば0.5%ずつ含有する厚さ800nmのアルミニウム膜を形成した後、これをパターニングして電極9を形成する。この後、450℃で15分間水素を10%含む窒素雰囲気で熱処理した。
【０１０７】
（実施の形態８）
本発明の第８の実施形態を示す断面構造を図１６に示す。第８の実施形態は、本発明の第１の実施形態を半導体メモリ装置、特に不揮発性半導体メモリ装置に応用した実施形態である。
【０１０８】
本実施例においては、p型シリコン基板1上に、素子分離のためのシリコン熱酸化膜2が形成されている。シリコン基板表面には、リンのイオン注入によってn型のソースおよびドレイン拡散層7が形成されている。シリコン基板表面には、トンネル酸化膜としてシリコン、酸素、窒素を主成分とするトンネル酸化膜(オキシナイトライド膜)3が形成されている。トンネル酸化膜３上には、浮遊ゲート電極となる多結晶シリコン膜4aが形成されている。この浮遊ゲート電極上には第2に絶縁膜として15nmのアルミニウム酸化物(Al2O3)5aと3nmの酸化ハフニウム膜5bが形成されている。さらに第2の絶縁膜上には、制御ゲート電極となる多結晶シリコン膜4bが形成されている。さらに、ゲート電極の側壁にはシリコン酸化膜6およびイオン結合性の絶縁膜6aが積層に形成されている。また、全面にCVDシリコン酸化膜8が堆積後に、コンタクト孔が開口され、配線となるAl電極9がスパッタにより形成されパターニングされている。
【０１０９】
この構造は、浮遊ゲート電極上に、第2に絶縁膜として、共有結合性絶縁膜であるアルミニウム酸化物とイオン結合性絶縁膜である酸化ハフニウム膜が形成されていること、及びゲート部側面にシリコン酸化膜6およびイオン結合性絶縁膜、望ましくは酸化ハフニウム薄膜が形成されていることを特徴としており、このシリコン酸化膜とアルミニウム酸化物には酸化ハフニウム膜からの原子状酸素の供給により形成された酸化膜であることを特徴としている。図2で示したように、酸化ハフニウムなどのイオン結合性の絶縁膜から供給される原子状酸素は、シリコン基板の面方位にかかわらず酸化が進行する。これにより多結晶シリコン膜表面及び側面を低温でかつ平滑に酸化することが可能となっている。
【０１１０】
図１７は図１６に示す実施例に係る半導体メモリ装置の製造方法を示す工程断面図である。
【０１１１】
まず、図１７(a)に示すように、例えば、面方位(100)、比抵抗４〜６Ωcmのp型シリコン基板１を用意し、このp型シリコン基板1の表面に溝を形成し、そこにCVD酸化膜を埋め込むことにより厚さ0.6μm程度の素子分離絶縁膜2を形成する。
【０１１２】
次に同図(b)に示すように、例えば乾燥酸素による熱酸化によって厚さ7nmのゲート酸化膜3を形成し、例えばアンモニア(NH3)ガス雰囲気中にこのシリコン酸化膜を曝して窒素原子を導入したオキシナイトライド膜(トンネル酸化膜)3とする。
【０１１３】
続いて同図(ｃ)に示すように、トンネル酸化膜上に浮遊ゲート電極として厚さ150nmのリンを添加されたｎ型多結晶シリコン膜4aを堆積する。
【０１１４】
次に同図(ｄ)に示すように、多結晶シリコン膜4a上に例えば厚さ15nmの酸化アルミニウム膜５ａをCVD法で堆積し、続いて例えば厚さ3nmの酸化ハフニウム膜５ｂをCVD法で積層する。
【０１１５】
ついで、同図(e)に示すように、650℃で乾燥酸素を用いて熱処理を行う。このとき酸化アルミニウムは酸化ハフニウム膜を介して導入される原子状酸素で酸素欠損などの欠陥の修復が行われる。
【０１１６】
次に同図(f)に示すように、酸化ハフニウム膜上に制御ゲート電極として、例えばスパッタ法を用いて厚さ200nmの窒化ハフニウム膜4ｂを堆積する。
【０１１７】
次に図示しないが、レジストマスクでパターニングした後、上記のトンネル酸化膜3、多結晶シリコン膜4a、酸化アルミニウム膜５ａ、酸化ハフニウム膜５ｂ、および、窒化ハフニウム膜4ｂを反応性イオンエッチング法によりエッチングして、ゲート部を形成する。
【０１１８】
次に、約5nmの膜厚の酸化ハフニウム薄膜6aをCVDなどで形成し、酸化雰囲気中で熱処理を行う。こうすることで、酸化ハフニウム薄膜を介して原子状酸素が供給され、多結晶シリコン膜4aおよび4bの側面に、約3nmの後酸化膜６を形成し、同図(g)に示すような構造とする。このとき、ゲート側面に形成した酸化ハフニウム薄膜は選択的にエッチングして除去してもかまわない。
【０１１９】
次に、同図(ｈ)に示すように、例えばリンを全面に3×1015cm-2イオン注入する。注入されたリンイオンはシリコン基板内部で加速エネルギーに依存するピーク深さを中心にして分布する。その後、例えば、1000゜C、20秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7を形成する。
【０１２０】
次に、全面に厚さ300nmのシリコン酸化膜8をＣＶＤ法により堆積する。ついで、異方性ドライエッチングによりシリコン酸化膜にコンタクトホールを開口する。この後、同図(ｉ)に示すように、シリコン、銅をそれぞれ例えば0.5%ずつ含有する厚さ800nmのアルミニウム膜を形成した後、これをパターニングして電極9を形成する。この後、450℃で15分間水素を10%含む窒素雰囲気で熱処理した。
【０１２１】
これによれば、先述のように多結晶シリコン膜4aおよび4bの側面に低温でかつ均質な後酸化膜を形成することが可能となる。また、酸化ハフニウム膜を介して供給される原子状酸素により後酸化膜厚が結晶性や結晶方位によらず均一な酸化膜が形成できるので、素子特性のばらつきを抑え、側面からのリーク電流を低減させることが可能となる。また、高温の後酸化は、トンネル酸化膜の信頼性を劣化させる要因であるが、本実施例では650℃の低温で後酸化を行っており、トンネル酸化膜の高信頼化も可能である。
【０１２２】
説明したように、絶縁膜として酸化アルミニウムの上に、希土類金属酸化物として例えば酸化ハフニウムを形成し、酸素雰囲気中で熱処理を行い、酸化ハフニウム膜を介して反応性の高い原子状の酸素を酸化アルミニウムに供給し、効率よく酸化アルミニウム中の酸素欠損やその他の欠陥が修復させことも可能である。しかも、この場合、反応性の高い原子状の酸素であることから、従来高温の酸化雰囲気中で行っていた熱処理を大幅に低温化することが可能となる。
【０１２３】
なお、ここでは、絶縁膜として酸化アルミニウムを例に取っているが、共有結合性絶縁膜として、シリコン窒化膜でも同様の効果が得られる。
【０１２４】
また酸化アルミニウム上部に形成される絶縁膜として酸化ハフニウム膜を例にとってい
るが、これに限定されるものではなく、イオン結合性の絶縁膜、例えば、４A族の金属酸
化物ZrO2、もしくは、希土類の金属酸化物CeO2、La2O3、Pr2O3、Sm2O3、Nd2O3などでも同
様の効果が得られる。
【０１２５】
（実施の形態９）
第９の実施形態を示す断面構造を図１８に示す。第９の実施形態は、第１の実施形態を半導体メモリ装置、特に不揮発性半導体メモリ装置に応用した参考例である。
【０１２６】
まず、図18(a)に示すように、例えば、面方位(100)、比抵抗４〜６Ωcmのp型シリコン基板１を用意し、このp型シリコン基板1の表面に溝を形成し、そこにCVD酸化膜を埋め込むことにより厚さ0.6μm程度の素子分離絶縁膜2を形成する。
【０１２７】
次に同図(b)に示すように、例えば乾燥酸素による熱酸化によって厚さ7nmのゲート酸化膜3を形成し、例えばアンモニア(NH3)ガス雰囲気中にこのシリコン酸化膜を曝して窒素原子を導入したオキシナイトライド膜(トンネル酸化膜)3とする。
【０１２８】
続いて同図(ｃ)に示すように、トンネル酸化膜上に浮遊ゲート電極として厚さ150nmのリンを添加されたｎ型多結晶シリコン膜4aを堆積する。
【０１２９】
次に多結晶シリコン膜4a上に例えば厚さ４nmのシリコン酸化膜を形成し、続いて例えば厚さ６nmのシリコン窒化膜をCVD法で積層する。さらに、例えば厚さ4nmのシリコン酸化膜をCVD法で積層し、  同図(ｄ)に示すように、シリコン、酸素、窒素からなる第2の絶縁膜5cを形成する。
【０１３０】
次に同図(e)に示すように、第2の絶縁膜上に制御ゲート電極として、ｎ型の多結晶シリコン膜4bを堆積する。
【０１３１】
次に図示しないが、レジストマスクでパターニングした後、上記の多結晶シリコン膜4a、多結晶シリコン膜4b、トンネル酸化膜3および第2の絶縁膜5cを反応性イオンエッチング法によりエッチングして、ゲート部を形成する。次に、約5nmの膜厚の酸化ハフニウム薄膜6aをCVDなどで成膜し、酸化雰囲気中で熱処理を行う。こうすることで、酸化ハフニウム薄膜を介して原子状酸素が供給され、多結晶シリコン膜4aおよび4bの側面に、約3nmの後酸化膜を形成し、同図(ｆ)に示すような構造とする。このとき、ゲート側面に形成した酸化ハフニウム薄膜は選択的にエッチングして除去してもかまわない。
【０１３２】
次に、同図(g)に示すように、例えばリンを全面に3×1015cm-2イオン注入する。注入されたリンイオンはシリコン基板内部で加速エネルギーに依存するピーク深さを中心にして分布する。その後、例えば、1000゜C、20秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7を形成する。
【０１３３】
次に、全面に厚さ300nmのシリコン酸化膜8をＣＶＤ法により堆積する。ついで、異方性ドライエッチングによりシリコン酸化膜にコンタクトホールを開口する。この後、同図(h)に示すように、シリコン、銅をそれぞれ例えば0.5%ずつ含有する厚さ800nmのアルミニウム膜を形成した後、これをパターニングして電極9を形成する。この後、450℃で15分間水素を10%含む窒素雰囲気で熱処理した。
【０１３４】
これによれば、先述のように多結晶シリコン膜4aおよび4bの側面に低温でかつ均質な後酸化膜を形成することが可能となる。また、酸化ハフニウム膜を介して供給される原子状酸素により後酸化膜厚が結晶性や結晶方位によらず均一な酸化膜が形成できるので、浮遊ゲート電極及び制御ゲート電極の多結晶シリコン側面を平坦に酸化することが可能で素子特性のばらつきを抑え、側面からのリーク電流を低減させることが可能となる。また、従来この後酸化工程は、800℃以上の高温で30分間程度で実施するが、高温後酸化工程により、トンネル酸化膜の膜質が劣化し、信頼性を悪化してしまうことが観測されるが、本実施例では650℃の低温で後酸化を行っているため、膜質劣化を起こすことなく、結果としてトンネル酸化膜の高信頼化も可能である。
【０１３５】
なお、多結晶シリコン膜を基板として用いるTFT素子においても本方法は有効である。多結晶シリコン膜を基板とするTFT素子は、多結晶シリコン膜を例えば乾燥酸素を用いて酸化し、ゲート酸化膜を形成するが、図2で示したように、通常の酸化では基板面方位によって酸化速度が異なるため、形成されるゲート酸化膜厚はラフネスが大きい。これに対し、酸化ハフニウム膜のようにイオン結合性の絶縁膜を多結晶シリコン基板上に形成し、その後酸化雰囲気中で熱処理すると、酸化ハフニウム膜を介して原子状酸素が基板に供給され酸化膜が形成される。原子状酸素による酸化であるので、基板面方位、結晶性、配向性に関係なく均一に酸化が可能となり、酸化膜厚のばらつき、多結晶シリコンとシリコン酸化膜との界面のラフネスを抑制することが可能となり、素子特性の向上、信頼性の向上が実現できる。
【０１３６】
また、ゲート酸化が低温で実施可能であるため、ガラス基板を下地に持つTFT素子においても適用が可能である。さらに、酸化で用いた酸化ハフニウム膜は酸化後選択的にエッチングしてもかまわないが、そのまま残し、これもゲート絶縁膜として用いれば、高誘電率であることから電気的なゲート絶縁膜の膜厚を薄膜化することができ、素子特性の向上もはかられる。
【０１３７】
また、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１３８】
【図１】絶縁膜形成の一例を示す工程断面図
【図２】本発明の効果を説明するための酸化速度を示す特性図
【図３】本発明により形成した半導体装置の一例を示す工程断面図
【図４】本発明の効果を説明するためのリーク電流の比較を示す特性図
【図５】第２の実施形態に関わる電界効果型半導体装置の一例を示す素子断面図
【図６】図５で示した半導体装置の製造方法を示す工程断面図
【図７】第３の実施形態に関わる半導体メモリ装置の一例を示す素子断面図
【図８】図７で示した半導体メモリ装置の製造方法を示す工程断面図
【図９】第４の実施形態に関わる半導体メモリ装置の一例を示す素子断面図
【図１０】図９で示した半導体メモリ装置の製造方法を示す工程断面図
【図１１】第５の実施形態に関わる半導体メモリ装置の一例を示す素子断面図
【図１２】図１１で示した半導体メモリ装置の製造方法を示す工程断面図
【図１３】第６の実施形態に関わる半導体メモリ装置の一例を示す素子断面図
【図１４】図１３で示した半導体メモリ装置の製造方法を示す工程断面図
【図１５】第７の実施形態に関わる半導体メモリ装置の製造方法を示す工程断面図
【図１６】第８の実施形態に関わる半導体メモリ装置の一例を示す素子断面図
【図１７】図１６で示した半導体メモリ装置の製造方法を示す工程断面図
【図１８】第９の実施形態に関わる半導体メモリ装置の製造方法を示す工程断面図
【符号の説明】
【０１３９】
1    シリコン基板
2    素子分離絶縁膜
3    ゲート絶縁膜
4a、4b    多結晶シリコン膜
4c    ゲルマニウム薄膜
4d    ４A族元素の窒化膜もしくはモリブデン膜
5a    酸化アルミニウム膜
5b、6ａ    酸化ハフニウム膜
5c    絶縁膜
6    シリコン酸化膜
7    ソース/ドレイン拡散層
8    CVD酸化膜
9    アルミニウム配線
【図１】
0004489104.tif 000002
【図２】
0004489104.tif 000003
【図３】
0004489104.tif 000004
【図４】
0004489104.tif 000005
【図５】
0004489104.tif 000006
【図６】
0004489104.tif 000007
【図７】
0004489104.tif 000008
【図８】
0004489104.tif 000009
【図９】
0004489104.tif 000010
【図１０】
0004489104.tif 000011
【図１１】
0004489104.tif 000012
【図１２】
0004489104.tif 000013
【図１３】
0004489104.tif 000014
【図１４】
0004489104.tif 000015
【図１５】
0004489104.tif 000016
【図１６】
0004489104.tif 000017
【図１７】
0004489104.tif 000018
【図１８】
0004489104.tif 000019