(57)【特許請求の範囲】
【請求項１】
配線構造が形成された半導体基板上に層間絶縁膜を形成する半導体装置の製造方法であって、
配線構造が形成された半導体基板上にプラズマＣＶＤシリコン酸化膜を成膜する第１の層間絶縁膜形成工程と、
該第１の層間絶縁膜形成工程により成膜したプラズマＣＶＤシリコン酸化膜の表面改質のためのプラズマ処理を行う表面改質工程と、
該表面改質工程により表面の改質が行われたプラズマＣＶＤシリコン酸化膜の上にオゾンＴＥＯＳ膜を成膜する第２の層間絶縁膜形成工程とを有し、
さらに、前記表面改質工程において、表面改質のためのプラズマ処理を行う前に、該プラズマ処理を行う装置内に堆積した堆積物の除去を行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の層間絶縁膜形成工程の後に、該第１の層間絶縁膜形成工程によりプラズマＣＶＤ装置内に堆積した堆積物の除去を行う堆積物除去工程と、
該堆積物除去工程により堆積物が除去されたプラズマＣＶＤ装置内に所定膜厚のプラズマＣＶＤシリコン酸化膜を堆積させるプリコート工程とをさらに有し、
前記表面改質工程におけるプラズマ処理前に行う装置内に堆積した堆積物の除去が、前記プリコート工程により堆積したプラズマＣＶＤシリコン酸化膜を除去するものであることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、配線構造が形成された半導体基板上に層間絶縁膜を形成して平坦化を行う半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の高集積化、高密度化に伴い、ますます増大する表面段差を緩和するための平坦化技術が重要性を増している。現在、シラン系ＣＶＤ膜及びＴＥＯＳ系プラズマＣＶＤ膜が層間絶縁膜として主に用いられているが、微細化に伴って、オーバーハング形状やボイドが発生するようになってきた。そのため、成膜時にリフロー形状が得られるＴＥＯＳ−Ｏ３系常圧ＣＶＤ膜が用いられるようになってきた。
【０００３】
しかし、ＴＥＯＳ−Ｏ３系常圧ＣＶＤ膜は下地材料による依存性が高く、例えば、ＷＳｉ、Ｐｏｌｙ−Ｓｉ上に比べて熱酸化膜やＨＴＯ膜等のシリコン酸化膜上では成膜速度が遅くなったり、表面モフォロジーが悪くなったりして、良好な埋め込み形状が得られないといった問題がある。
【０００４】
このような問題に対して、ＴＥＯＳ−Ｏ３系常圧ＣＶＤ膜の下地依存性をなくし、良好な埋め込みを行うための表面改質技術が種々開示されている。例えば、特許文献１には、下地依存性を打ち消す方法として、基板を加熱した状態で高周波プラズマ照射を行い、表面改質を行う方法が開示されている。また、特許文献２には、第１の電極及び第２の電極に低周波電力及び高周波電力を印加しながら、この第１の電極と第２の電極との間でＮ２ガスをプラズマ状態にして照射を行い、表面改質を行う方法が開示されている。この特許文献２に記載の方法は、前記特許文献１に記載の方法では、サブミクロンデバイスにおける密集した表面段差上に絶縁膜を形成し、更にその上にＴＥＯＳ−Ｏ３系常圧ＣＶＤ膜（以下、「オゾンＴＥＯＳ膜」とも記す。）を形成して埋め込みを行おうとするとボイドが発生し、良好な埋め込み特性が得られないという問題に対してなされたものである。そして、特許文献２の方法を用いることで、サブミクロンデバイスにおける密集した表面段差上であってもボイド無く埋め込むことができ、良質な膜特性を得ることができるというものである。
【特許文献１】特開平４−９４５３９号公報
【特許文献２】特開平８−２０３８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記特許文献１や特許文献２に記載の方法を用いた場合であっても、オゾンＴＥＯＳ膜をＣＶＤ装置で成膜する場合に、成膜レートが遅くなったり、膜厚のウェハ面内均一性が極端に悪化する場合があった。
【０００６】
そこで本発明は、オゾンＴＥＯＳ膜をＣＶＤ装置で成膜する場合に、高い成膜レートを安定して確保するとともに、均一性良く良好な膜質のオゾンＴＥＯＳ膜を成膜することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明者らは、上記特許文献１や特許文献２に記載の方法を用いた場合であっても、オゾンＴＥＯＳ膜をＣＶＤ装置で成膜する場合に、成膜レートが遅くなったり、膜厚のウェハー面内均一性が極端に悪化する原因について鋭意検討を行った。検討を行う中で、平行平板電極を有するプラズマＣＶＤ装置を用いて表面改質処理を実施する場合、前記電極に、例えば、ＣＶＤ成膜時に堆積した酸化膜やＣＶＤ装置内の発塵を抑えるためのプリコート膜等の酸化膜が堆積していると、上記成膜レートの低下、面内均一性の悪化という現象が起こるという事実を見出すに到った。そこで、表面改質処理を実施する前に、ＣＶＤ装置内に堆積した酸化膜を除去し、その後で、装置内に堆積物の無い状態で表面改質処理を行ったところ、上記課題が解決できることがわかった。
【０００８】
本発明は上記知見に基づきなされたもので、以下のような特徴を有する。
［１］配線構造が形成された半導体基板上に層間絶縁膜を形成する半導体装置の製造方法であって、配線構造が形成された半導体基板上にプラズマＣＶＤシリコン酸化膜を成膜する第１の層間絶縁膜形成工程と、該第１の層間絶縁膜形成工程により成膜したプラズマＣＶＤシリコン酸化膜の表面改質のためのプラズマ処理を行う表面改質工程と、該表面改質工程により表面の改質が行われたプラズマＣＶＤシリコン酸化膜の上にオゾンＴＥＯＳ膜を成膜する第２の層間絶縁膜形成工程とを有し、さらに、前記表面改質工程において、表面改質のためのプラズマ処理を行う前に、該プラズマ処理を行う装置内に堆積した堆積物の除去を行うことを特徴とする。
［２］上記［１］に記載の半導体装置の製造方法において、前記第１の層間絶縁膜形成工程の後に、該第１の層間絶縁膜形成工程によりプラズマＣＶＤ装置内に堆積した堆積物の除去を行う堆積物除去工程と、該堆積物除去工程により堆積物が除去されたプラズマＣＶＤ装置内に所定膜厚のプラズマＣＶＤシリコン酸化膜を堆積させるプリコート工程とをさらに有し、前記表面改質工程におけるプラズマ処理前に行う装置内に堆積した堆積物の除去が、前記プリコート工程により堆積したプラズマＣＶＤシリコン酸化膜を除去するものであることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、オゾンＴＥＯＳ膜をＣＶＤ装置で成膜する場合に、高い成膜レートを安定して確保するとともに、均一性良く良好な膜質のオゾンＴＥＯＳ膜を成膜することが可能な半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を実施するための最良の形態の一例を説明する。
【００１１】
図1は、本発明に係る半導体装置の製造方法を説明するための説明図であり、配線構造が形成された半導体基板上に層間絶縁膜を形成する工程を示した断面図である。
【００１２】
図１（ａ）は、半導体基板１上に、Ａｌ合金膜２ａとＴｉＮ等の反射防止膜２ｂとからなる積層配線による配線構造２が設けられたところの図である。ここで、前記Ａｌ合金膜２ａ及び反射防止膜２ｂとしては、半導体プロセスにおいて通常用いられるものを用いることができ、特に制限されない。
【００１３】
図１（ｂ）は、第１の層間絶縁膜形成工程として、図１（ａ）に示す配線構造２が形成された半導体基板１上に、プラズマＣＶＤ膜３を成膜したところの図である。ここで、前記プラズマＣＶＤ膜３としては、通常、段差被覆性が良好であるプラズマＴＥＯＳ−ＣＶＤ膜が用いられる（以下はプラズマＴＥＯＳ−ＣＶＤ膜の場合について主に記載する。）が、これに限定されるものではなく、ＳｉＨ４系のプラズマＣＶＤ膜、その他の絶縁膜を用いても良い。
【００１４】
図１（ｃ）は、表面改質工程として、前記第１の層間絶縁膜形成工程により成膜したプラズマＣＶＤ膜３の表面をプラズマにより処理し、表面改質を行ったところの図である。ここで、前記プラズマ処理は、Ｎ２ガスまたはＮＨ３ガスをプラズマ状態にしたものを用いることが好ましい。また、プラズマ処理の条件としては、例えば、高周波（13.56MHz）700Ｗ、圧力667Pa、ガス流量として、Ｎ２=1500sccm、ＮＨ３=100sccm、温度は400℃、及び、処理時間は30秒程度で行う。
【００１５】
図１（ｄ）は、第２の層間絶縁膜形成工程として、前記表面改質工程により表面の改質が行われたプラズマＣＶＤ膜３の上にオゾンＴＥＯＳ膜４を成膜したところの図である。なお、オゾンＴＥＯＳ膜の成膜条件としては、例えば、ガス流量として、Ｏ３=80 g/m3、Ｏ２=0.008sccm、ＴＥＯＳ=0.0018sccm、Ｎ２=0.018sccm、温度415 ℃で、堆積膜厚200nm〜400nmで行う。
【００１６】
ここで、本発明は、さらに、上記表面改質工程において、表面改質のためのプラズマ処理を行う前に、このプラズマ処理を行う装置内に堆積した堆積物の除去を行うものである。
【００１７】
図２は、プラズマ処理を行う装置内に堆積した堆積物の除去を行う方法の一例を説明するための説明図であり、プラズマ処理を行う装置の断面を示した図である。なお、図２においては、前記プラズマ処理を行う装置として、プラズマＴＥＯＳ−ＣＶＤ装置を用いた場合について説明するが、これに限定されるものではなく、ＳｉＨ４系のプラズマＣＶＤその他の装置を用いても良い。
【００１８】
以下、図２を用いてプラズマＴＥＯＳ−ＣＶＤ装置内に堆積した堆積物の除去手順を説明するが、ＳｉＨ４系のプラズマＣＶＤ装置を用いた場合でも同様である。
【００１９】
図２に示すように、このプラズマＴＥＯＳ−ＣＶＤ装置５は、ＣＶＤ反応チャンバー６内に、上部電極７と、下部電極８とを備え、前記上部電極７には高周波が印加され、前記下部電極８は接地されている。そして、図２（ａ）に示すように、前記ＣＶＤ反応チャンバー６内に、ガス導入系（図示せず）から材料ガスが導入され、前記上部電極７に高周波を印加することで、チャンバー内の材料ガスがプラズマ化され、下部電極８に載せられた半導体基板９上に第１の層間絶縁膜であるプラズマＴＥＯＳ−ＣＶＤ膜３’が形成される。
【００２０】
前記第１の層間絶縁膜であるプラズマＴＥＯＳ−ＣＶＤ膜３’が形成された半導体基板９は、成膜後に前記ＣＶＤ反応チャンバー６内から搬出される。図２（ｂ）は、前記成膜後の半導体基板９が搬出された後のＣＶＤ反応チャンバー６内の様子を示した図である。図示するように、ＣＶＤ反応チャンバー６内、特に電極７，８上には、前記半導体基板９が載っていた以外の部分にプラズマＴＥＯＳ−ＣＶＤ膜３’が堆積している。
【００２１】
次に、図２（ｃ）に示すように、堆積物除去工程として、前記ＣＶＤ反応チャンバー６内にクリーニングガスを導入し、そのガスをプラズマ化することで、チャンバー内に堆積したプラズマＴＥＯＳ−ＣＶＤ膜を除去する。ここでは、前記半導体基板９上に成膜されたプラズマＴＥＯＳ−ＣＶＤ膜の膜厚に応じてクリーニング時間等が調整される。なお、クリーニングの条件等としては、例えば、クリーニングガスはＣ２Ｆ６を用い、ガス流量は、Ｃ２Ｆ６=600sccm、Ｏ２=650sccm、高周波（13.56MHz）900Ｗ、圧力は400Paで行う。
【００２２】
次に、図２（ｄ）に示すように、プリコート工程として、前記堆積物除去工程によりチャンバー内に堆積したプラズマＴＥＯＳ−ＣＶＤ膜が除去された、前記ＣＶＤ反応チャンバー６内に所定膜厚のプラズマＣＶＤ膜１０を堆積（プリコート）する。前記堆積物除去工程によりクリーニングが行われた直後のＣＶＤ反応チャンバー６内には、細かい塵状のパーティクルが飛散している。このパーティクルが、次に成膜される半導体基板上に付着しないように、パーティクルを抑え込む目的で、薄い酸化膜をＣＶＤ反応チャンバー６内に堆積する。これがプリコートと呼ばれる工程であり、この処理には、次の成膜を安定化させる役割もある。
【００２３】
ここで、前記プリコートするプラズマＣＶＤ膜１０の膜厚としては、飛散するパーティクルを抑え込み、次の成膜を安定化させるに十分な膜厚とする必要があるため、通常は、膜厚を100nm程度とすることが好ましい。
【００２４】
次に、図２（ｅ）に示すように、前記プリコート工程によりプリコートされたプラズマＣＶＤ膜１０の除去を行う。ここでは、前記堆積物除去工程と同様の方法により、プリコートされたプラズマＣＶＤ膜の除去を行うことができる。
【００２５】
なお、本プリコート膜の除去工程は、プリコートされる膜厚がほぼ一定であり、しかも、薄いプラズマＣＶＤ膜であるため、一定の短い時間の処理により確実にプリコートされた膜を除去することが可能となる。
【００２６】
このように、まず、前記第１の層間絶縁膜であるプラズマＴＥＯＳ−ＣＶＤ膜を堆積した後のＣＶＤ反応チャンバー６内をクリーニングし、プリコート工程によりプリコートを行った後、さらに、そのプリコートされたプラズマＣＶＤ膜を除去するという手順を行うことにより、以下の効果を得る。
【００２７】
つまり、従来の方法では、前記第１の層間絶縁膜であるプラズマＴＥＯＳ−ＣＶＤ膜は、上述したように、プリコート膜の厚さに比較して厚く成膜され、また、その膜厚もプロセス毎に異なる。従って、前記第１の層間絶縁膜であるプラズマＴＥＯＳ−ＣＶＤ膜を堆積した後の段階におけるＣＶＤ反応チャンバー６内のクリーニング段階において、チャンバー６内の絶縁膜が付着していない一部の表面に対しても、不要なクリーニングが行われる危険性がある。その場合、チャンバー６の露出した表面がプラズマに曝されることによりダメージを受け、大量のパーティクルを発生させる危険性がある。従って、この状態で表面改質工程を行う半導体基板をＣＶＤ反応チャンバー６内に装入した場合には、パーティクルが半導体基板表面に付着するおそれがある。
【００２８】
それに対し、本発明では、プリコート膜の膜厚はほぼ一定であることから、それを除去するための時間も一定にすることができる。従って、上記の不要なクリーニングが行なわれない。そのため、プリコート膜の除去を行った後は、表面改質工程を行う半導体基板をＣＶＤ反応チャンバー６内に装入した場合でも、パーティクルが半導体基板表面に付着するおそれが少ない。このため、上記手順とすることが好ましい。すなわち、絶縁膜が付着していない一部の表面に対してクリーニングを行う危険性を避けるために、プリコート工程によりプリコートを行った後、さらに、そのプリコートされたプラズマＣＶＤ膜を除去するという手順が必要である。
【００２９】
次に、図２（ｆ）に示すように、プリコート膜の除去が行われたＣＶＤ反応チャンバー６内に表面改質を行う半導体基板９を装入し、表面改質工程として、前記半導体基板９の表面に成膜された第１の層間絶縁膜であるプラズマＴＥＯＳ−ＣＶＤ膜３の表面をプラズマにより処理する。なお、表面改質のためのプラズマ処理の方法は上述した通りである。
【００３０】
次に、第２の層間絶縁膜形成工程として、表面改質工程により表面の改質が行われたプラズマＴＥＯＳ−ＣＶＤ膜３の上にオゾンＴＥＯＳ膜を成膜する。なお、オゾンＴＥＯＳ膜の成膜方法は上述した通りである。
【００３１】
上記第１の層間絶縁膜であるプラズマＴＥＯＳ−ＣＶＤ膜の形成工程、堆積物除去工程、プリコート工程、プリコート膜の除去工程及び表面改質工程を同一の装置内で行う場合の処理手順の一例を以下に示す。なお、以下の処理手順は、枚葉式のＣＶＤ装置を用いて、１ロットとしてＮ枚の半導体基板（ウェハ）を処理する場合の手順の一例であるが、これに限られるものではなく、装置構成、操業条件、運用条件等により種々の処理手順を取り得る。
（１）まず、１枚目のウェハをＣＶＤ反応チャンバー内装入しプラズマＴＥＯＳ−ＣＶＤ膜の成膜を行う（プラズマＴＥＯＳ−ＣＶＤ膜の形成工程）。
（２）次に、ＣＶＤ反応チャンバー内からウェハを取り出し、ウェハの取り出されたＣＶＤ反応チャンバー内の堆積物の除去を行う（堆積物除去工程）。
（３）次に、堆積物の除去されたＣＶＤ反応チャンバー内にプリコート膜の堆積を行う（プリコート工程）。
（４）２枚目のウェハを、プリコート膜の堆積されたＣＶＤ反応チャンバー内に装入し、上記（１）からの処理を繰り返す。
（５）Ｎ枚目まで上記処理が繰り返された後に、Ｎ枚目のウェハがＣＶＤ反応チャンバー内から搬出された後に行われたプリコート工程でのプリコート膜の除去を行う（プリコート膜の除去工程）。
（６）上記（１）によりプラズマＴＥＯＳ−ＣＶＤ膜の成膜が行われたウェハを、プリコート膜の除去が行われたＣＶＤ反応チャンバー内に装入し、プラズマＴＥＯＳ−ＣＶＤ膜の表面改質を行う（表面改質工程）。
（７）次に、ＣＶＤ反応チャンバー内からウェハを取り出し、プラズマＴＥＯＳ−ＣＶＤ膜の成膜が行われた２枚目のウェハに対して表面改質を行う。
（８）プラズマＴＥＯＳ−ＣＶＤ膜の成膜が行われたＮ枚目のウェハまで上記（７）を繰り返す。
（９）１ロット終了。
【００３２】
以上、第１の層間絶縁膜であるプラズマＴＥＯＳ−ＣＶＤ膜の形成工程、堆積物除去工程、プリコート工程、プリコート膜の除去工程及び表面改質工程を同一の装置内で行う場合の手順について説明したが、同一装置内で行う場合に限られず、異なる装置で行ってもよい。本発明で重要な点は、表面改質工程において、表面改質のためのプラズマ処理を行う前に、このプラズマ処理を行う装置内に堆積した堆積物、例えば、この装置でＣＶＤ膜の成膜を行った際に堆積した酸化膜やＣＶＤ装置内の発塵を抑えるためにプリコートを行った際の酸化膜等を除去し、その後で、装置内に堆積物の無い状態で表面改質のためのプラズマ処理を行うことである。
【００３３】
これにより、その後の第２の層間絶縁膜形成工程においてオゾンＴＥＯＳ膜を成膜する際に、高い成膜レートを安定して確保するとともに、均一性良く良好な膜質のオゾンＴＥＯＳ膜を成膜することが可能となる。
【００３４】
なお、前記第２の層間絶縁膜であるオゾンＴＥＯＳ膜の成膜は、表面改質工程が行われるチャンバー内で連続して行ってもよく、異なる装置で行ってもよい。
【実施例】
【００３５】
本発明例として上記（１）〜（９）の工程を行ったロットと、比較例として上記（１）〜（９）の工程の内、（５）の工程を行わずに、他は同一条件により処理を行ったロットとに対し、その後に行うオゾンＴＥＯＳ膜の成膜レート及びオゾンＴＥＯＳ膜のウェハ面内均一性の評価を行った。
【００３６】
本発明例及び比較例とも、オゾンＴＥＯＳ膜の成膜条件は、以下において同一とした。すなわち、オゾンＴＥＯＳ膜の成膜条件は、ガス流量として、Ｏ３=80g/m３、Ｏ２=0.008sccm、ＴＥＯＳ=0.0018sccm、Ｎ２=0.018sccm、温度415 ℃とした。
【００３７】
その結果、オゾンＴＥＯＳ膜の成膜レートは、本発明例の場合、比較例の１．３倍となった。なお、成膜レートは、成膜後の膜厚を測定し、これを成膜時間で除することにより算出した。
【００３８】
また、オゾンＴＥＯＳ膜のウェハ面内均一性を評価したところ、本発明例の場合、例えば、プリコート膜100nmが成膜されている電極に対して、100nm分のクリーニングを行ってプラズマ処理を行った場合には、オゾンＴＥＯＳ（4000Å）膜の膜厚バラツキは2.5%であった。一方、比較例として、50nm分のクリーニングしか実施しなかった場合は、膜厚バラツキは5%となり、悪化の傾向が見られた。
【００３９】
なお、このような、ウェハ面内の膜厚均一性が悪くなる傾向(即ち、膜厚のバラツキの増大)は、電極のクリーニングが不十分な場合や、中途半端に行われた場合に発生する。
【００４０】
また、ウェハ面内の膜厚のバラツキは、ウェハ面内の9点の膜厚を測定し、下記の式により算出する。
【００４１】
膜厚のバラツキ＝(膜厚最大値−膜厚最小値)／(膜厚最大値＋膜厚最小値)×１００
以上より、本発明を適用することにより、オゾンＴＥＯＳ膜の成膜レート及びウェハ面内均一性が共に大きく向上していることが確認された。
【図面の簡単な説明】
【００４２】
【図１】本発明に係る半導体装置の製造方法を説明するための説明図であり、配線構造が形成された半導体基板上に層間絶縁膜を形成する工程を示した断面図である。
【図２】本発明に係る、プラズマ処理を行う装置内に堆積した堆積物の除去を行う方法の一例を説明するための説明図であり、プラズマ処理を行う装置の断面を示した図である。
【符号の説明】
【００４３】
１  半導体基板
２  配線構造
３  プラズマＣＶＤ膜
４  オゾンＴＥＯＳ膜
５  プラズマＴＥＯＳ−ＣＶＤ装置
６  ＣＶＤ反応チャンバー
７  上部電極
８  下部電極
９  半導体基板
【図１】
0004597088.tif 000002
【図２】
0004597088.tif 000003