(57)【特許請求の範囲】
【請求項１】
第１ソース電極、第１ドレイン電極、フローティングゲート電極及びコントロールゲート電極から構成され、異なる閾値電圧を持つことが可能な一対の不揮発性記憶素子を有し、
第２ソース電極及び第２ドレイン電極を有し、前記一対の不揮発性記憶素子のうちの一方の不揮発性記憶素子のフローティングゲート電極をゲート電極とし、前記一方の不揮発性記憶素子が保持する電荷に応じて異なる相互コンダクタンスを呈する第１の読み出しトランジスタ素子と、
第３ソース電極及び第３ドレイン電極を有し、前記一対の不揮発性記憶素子のうちの他方の不揮発性記憶素子のフローティングゲート電極をゲート電極とし、前記他方の不揮発性記憶素子が保持する電荷に応じて異なる相互コンダクタンスを呈する第２の読み出しトランジスタ素子と、
第２ソース電極に接続されたソース線と、
第３ドレイン電極に接続されたデータ線を含む半導体集積回路であって、
前記一方の不揮発性記憶素子のコントロールゲート電極と前記他方の不揮発性記憶素子のコントロールゲート電極とは、共通のワード線に接続され、前記一方の不揮発性記憶素子と前記他方の不揮発性記憶素子とで単位情報を記憶するセルを構成し、
前記第１の読み出しトランジスタ素子と前記第２の読み出しトランジスタ素子は、前記ソース線及びデータ線の間において直列あるいは並列に接続されていることを特徴とする半導体集積回路。
【請求項２】
前記不揮発性記憶素子は、コントロールゲート電極として機能される第１半導体領域の上に絶縁層を介して容量電極が設けられたＭＩＳ容量素子と、第２半導体領域に形成された第１ソース電極及び第１ドレイン電極とゲート電極とを有するＭＩＳトランジスタとを有し、前記容量電極は前記ゲート電極に共通接続されてフローティングゲート電極として機能されて成るものであることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記不揮発性記憶素子は、半導体基板に形成された第１導電型の第１ウェル領域と、
前記半導体基板に形成された第２導電型の第２ウェル領域と、
前記第１ウェルに形成された第２導電型の第１ソース電極の領域と、
前記第１ウェルに形成された第２導電型の第１ドレイン電極の領域と、
前記第１ソース電極の領域と第１ドレイン電極の領域との間に位置して前記第１ウェル領域の主面に形成された第１絶縁膜と、
前記第２ウェル領域の主面に形成された第２絶縁膜と、
前記第１及び第２絶縁膜の上に形成されたフローティングゲート電極の領域と、
前記第２ウェル領域に形成されたコントロールゲート電極の領域と、を有して成るものであることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記一対の不揮発性記憶素子と前記第１及び第２の読み出しトランジスタ素子を単位情報セルとし、単位情報セルを複数個有し、複数個の単位情報セルの不揮発性記憶素子に対する電気的なプログラム回路を有し、前記複数個の単位情報セルを被救済回路に対する救済情報の記憶回路とするものであることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記被救済回路に対する別の救済情報記憶回路として、ヒューズ素子の溶断状態に応じて救済情報を記憶するヒューズプログラム回路を更に有して成るものであることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記被救済回路はＤＲＡＭ内蔵のメモリセルアレイであることを特徴とする請求項４又は５記載の半導体集積回路。
【請求項７】
前記被救済回路はマイクロコンピュータ内蔵ＤＲＡＭのメモリセルアレイであることを特徴とする請求項４又は５記載の半導体集積回路。
【請求項８】
前記被救済回路はマイクロコンピュータ内蔵ＳＲＡＭのメモリセルアレイであることを特徴とする請求項４又は５記載の半導体集積回路。
【請求項９】
前記一対の不揮発性記憶素子と前記第１及び第２の読出しトランジスタ素子を単位情報セルとし、単位情報セルを複数個有し、複数個の単位情報セルの不揮発性記憶素子に対する電気的なプログラム回路を有し、前記複数個の単位情報セルの一部は残りの単位情報セルの記憶情報に対する誤り訂正コードを保持する領域とされ、前記複数個の単位情報セルの読み出し情報に対して誤り訂正が可能なＥＣＣ回路を有して成るものであることを特徴とする請求項１記載の半導体集積回路。
【請求項１０】
前記電気的なプログラム回路はＥＣＣ回路が有効にされるとき、単位情報セルに対する書込みを禁止する動作モードを有して成るものであることを特徴とする請求項９記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に消去及び書き込み可能な不揮発性記憶素子を有する半導体集積回路に関し、例えば、既存のＣＭＯＳプロセスへ新たなプロセスを追加することなく搭載できる単層ポリフラッシュ技術を適用して形成した不揮発性記憶素子を欠陥救済等に適用したマイクロコンピュータやメモリＬＳＩに適用して有効な技術に関する。
【０００２】
【従来の技術】
単層のポリシリコンゲートで不揮発性メモリのメモリセルを構成する単層ポリフラッシュ技術については、特開平６−３３４１９０号公報、米国特許公報第５，４４０，１５９号、米国特許公報第５，５０４，７０６号、特開平４−２１２４７１号公報（対応米国特許公報第５，４５７，３３５号）、及び、大崎らによる”A single Ploy EEPROM Cell Structure for Use in Standard CMOS Processes", IEEE Journal of solid state circuits", VOL. 29, NO.3, Ｍarch 1994, pp311-316に記載がある。例えば特開平６−３３４１９０号公報に記載された単層ポリフラッシュによる不揮発性メモリセルは、半導体基板に第１導電型のＭＯＳトランジスタが形成されると共に、第２導電型のウェルに絶縁層を介してプレート電極が形成され、前記ＭＯＳトランジスタのゲート電極及びプレート電極が共通接続されてフローティングゲートとして機能され、第２導電型のウェルがコントロールゲートとして機能されるようになっている。
【０００３】
特開平４−２１２４７１号公報には、電気に書き込み可能な不揮発性メモリ（ＥＰＲＯＭ）をリード・オンリ・メオリ（ＲＯＭ）の救済回路として利用する技術についても開示している。更に同公報には、この発明に係る１層ゲート構造の不揮発性記憶素子は、書き込みをホットキャリアで行い、消去をソース又はドレインに高電圧を印加してトンネル電流で行う、或いは書き込みと消去をトンネル電流で行う電気的に書き込みと消去とが可能な不揮発性記憶素子としても利用できる、との記載がある。
【０００４】
一方、誤動作防止の観点より２個の不揮発性記憶素子を差動的に利用する技術については、特開平４−１６３７９７、特開平１−２６３９９９、特開平４−７４３９２、特開平２−１２７４７８、特開平４−１２９０９１、特開平６−２６８１８０の各号公報、及び、米国特許公報５，０２９，１３１号がある。差動形態のメモリセル構造では、相互に一方の不揮発性記憶素子を書込み状態、他方の不揮発性記憶素子を消去状態とし、双方の不揮発性記憶素子から並列的に読み出した読み出し信号を差動増幅するものであり、書込み、消去状態の何れの不揮発性記憶素子の出力が反転、非反転側何れの入力になるかに応じて記憶情報の論理値が判定される。
【０００５】
【発明が解決しようとする課題】
本発明者により差動形態の不揮発性メモリセル構造を検討した結果、以下の点が明らかにされた。すなわち、差動形態のメモリセル構造においても、フローティングゲートに電荷の全く無い初期の閾値電圧、書き込み・消去状態の閾値電圧、および、読み出し時のワード線電位の状態によって、電荷保持特性の劣化に起因する読み出し不良の発生率が大きく影響されるという問題点のあることが本発明者によって見出された。尚、以下で説明される図４９及び図５０は、公知とされた技術ではなく、本発明の理解を容易とするために、本発明者によって作成された図面である。
【０００６】
図４９には初期閾値電圧（Ｖｔｈｉ）を比較的高く設定した場合におけるメモリセルの閾値電圧分布が示されている。例えば消去状態のような低閾値電圧（ＶｔｈＬ）と書き込み状態のような高閾値電圧（ＶｔｈＨ）との平均値よりも初期閾値電圧（Ｖｔｈｉ）が高くされている。初期閾値電圧（Ｖｔｈｉ）は熱平衡状態の閾値電圧である。読み出しワード線電位（Ｖｒｅａｄ）は、低閾値電圧（ＶｔｈＬ）と初期閾値電圧（Ｖｔｈｉ）の中間領域に設定されている。この設定状態においては、高閾値電圧（ＶｔｈＨ）と初期閾値電圧（Ｖｔｈｉ）との電圧差は小さい。すなわち、蓄積電荷量が少なく、ゲート酸化膜に印加される自己電界強度も小さい。その結果、フローティングゲートからの電荷漏洩による閾値電圧の低下、即ちデータリテンションは発生しにくい。一方、読み出し動作時のワード線電圧によって、低閾値電圧（ＶｔｈＬ）のメモリセルのトンネル酸化膜にはフローティングゲートへ電子が注入される方向の電界が印加され、ドレイン近傍で弱いホットエレクトロンも発生するため、チャージゲインが発生し、閾値電圧が上昇する。この閾値電圧の不所望な上昇限界は初期閾値電圧（Ｖｔｈｉ）にまで達するため、読み出しワード線電位（Ｖｒｅａｄ）より閾値電圧が高くなると、データが反転して読み出し不良となる。したがって、図４９のような特性では、データリテンションには比較的強いがチャージゲインには弱いということが本発明者によって明らかにされた。
【０００７】
図５０は、上記とは逆に、初期閾値電圧（Ｖｔｈｉ）を比較的低く設定した場合におけるメモリセルの閾値電圧分布が示されている。例えば低閾値電圧（ＶｔｈＬ）と高閾値電圧（ＶｔｈＨ）の平均値よりも初期閾値電圧（Ｖｔｈｉ）が低くされている。読み出しワード線電位（Ｖｒｅａｄ）は、高閾値電圧（ＶｔｈＨ）と初期閾値電圧（Ｖｔｈｉ）の中間領域に設定されている。この設定状態においては、低閾値電圧（ＶｔｈＬ）と初期閾値電圧（Ｖｔｈｉ）との電圧差が小さく、読み出し動作時のワード線電圧によるチャージゲインは起こりにくい。一方、高閾値電圧（ＶｔｈＨ）のメモリセルは初期閾値電圧（Ｖｔｈｉ）との電圧差が大きいため、蓄積電荷量が多く、ゲート酸化膜に印加される自己電界強度が高くなる。その結果、フローティングゲートからの電荷漏洩による閾値電圧の不所望な低下が発生し易い。この閾値電圧の不所望な低下の限界は初期閾値電圧（Ｖｔｈｉ）まで達するので、読み出しワード線電位（Ｖｒｅａｄ）より閾値電圧が低くなると、データが反転し読み出し不良となる。図５０のような特性は、チャージゲインに強く、低閾値電圧（ＶｔｈＬ）と読み出しワード線電位（Ｖｒｅａｄ）との差が大きいため比較的大きな読み出し電流が得られるが、データリテンションには弱い、ということが本発明者によって見出された。
【０００８】
このように、不揮発性記憶素子の高閾値電圧（ＶｔｈＨ）はゲート酸化膜へ印加される自己電界による電荷漏洩（データリテンション）に起因して熱平衡状態である初期閾値電圧（Ｖｔｈｉ）へ漸近し、また、低閾値電圧（ＶｔｈＬ）は読み出し時のワード線電圧（Ｖｒｅａｄ）によるチャージゲイン方向の電界やドレイン電流によって熱平衡状態である初期閾値電圧（Ｖｔｈｉ）へ漸近する。上記データリテンション及びチャージゲインの両方の特性劣化により、差動形態のメモリセル構造を採用しても、１０年以上の長期に亘るような連続読み出しに対して、高い信頼性を維持するのは難しいことが本発明者によって認識された。
【０００９】
本発明の目的は、不揮発性記憶素子を用いたメモリセルによる長期の情報保持性能を向上させることができる半導体集積回路を提供することにある。
【００１０】
本発明の別の目的は、通常のロジック回路プロセス、あるいは汎用ＤＲＡＭプロセス等に対して、全く新たなプロセスを追加することなく、読み出し不良の発生率を著しく低下できる不揮発性メモリを搭載した半導体集積回路を提供することにある。
【００１１】
本発明の他の目的は、単層のポリシリコンゲートで構成されたフラッシュメモリセルを半導体装置に形成されたメモリモジュールやメモリ回路の救済回路として利用する技術を提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
本発明は、読み出し動作において不揮発性記憶素子にチャネル電流を流さなくても済み、また大きなワード線電圧を印加させなくても済むようにしたメモリセル構造を採用して、チャージゲイン等に起因するデータ反転を生じないようにするものである。
【００１５】
〔１〕本発明に係る半導体集積回路は、メモリセル若しくは情報記憶セルが備える基本的な構成として、第１ソース電極、第１ドレイン電極、フローティングゲート電極及びコントロールゲート電極を有し、異なる閾値電圧を持つ事が可能な不揮発性記憶素子と、第２ソース電極及び第２ドレイン電極を有し前記フローティングゲート電極をゲート電極とし前記不揮発性記憶素子が持つ閾値電圧に応じて異なる相互コンダクタンスを持つ事が可能な読み出しトランジスタ素子とを有する。前記読み出しトランジスタ素子の相互コンダクタンスに応じて発生される信号は伝達手段に伝達される。
【００１６】
前記読み出しトランジスタ素子に対する機能上の観点は上記第１の観点に限定されず、第２ソース電極及び第２ドレイン電極を有し前記フローティングゲート電極をゲート電極とし前記不揮発性記憶素子が持つ閾値電圧に応じて異なるスイッチ状態を持つ事が可能な読み出しトランジスタという第２の観点、或いは、第２ソース電極及び第２ドレイン電極を有し前記フローティングゲート電極をゲート電極とし前記不揮発性記憶素子が持つ閾値電圧に応じて異なる閾値電圧を持つことが可能な読み出しトランジスタ素子という第３の観点で把握することも可能である。
【００１７】
上記において、例えば、前記不揮発性記憶素子の一つの閾値電圧を相対的に高い閾値電圧（フローティングゲートに電子が注入された書込み状態の閾値電圧）、他の閾値電圧を低い閾値電圧（フローティングゲートから電子が放出されら消去状態の閾値電圧）とするとき、高閾値電圧状態において前記トランジスタ素子はカットオフ状態、低閾値電圧状態においてトランジスタ素子はオン状態にされるものとする（トランジスタ素子の導電型によっては当然逆の場合もある）。不揮発性記憶素子に対する消去状態は、例えば不揮発性記憶素子の第１ドレイン電極とコントロールゲート電極を回路の接地電圧のような０Ｖ、不揮発性記憶素子の第１ソース電極を６Ｖとし、フローティングゲート電極からトンネル電流で電子を第１ソース電極に引き抜くことによって達成できる。前記書込み状態は、例えば不揮発性記憶素子の第１ドレイン電極とコントロールゲート電極を５Ｖ、不揮発性記憶素子の第１ソース電極を回路の接地電圧のような０Ｖとし、第１ドレイン電極で発生したホットエレクトロンをフローティングゲートに注入することによって達成することができる。
【００１８】
不揮発性記憶素子のフローティングゲート電極は前記読み出しトランジスタ素子のゲート電極になるから、読み出しトランジスタ素子は、フローティングゲート電極の電子注入状態・電子放出状態、換言すれば書込み状態・消去状態に応じたスイッチ状態若しくは相互コンダクタンスを採る。したがって、コントロールゲートに選択レベルを与えなくても、そのスイッチ状態若しくは相互コンダクタンス状態に応じた電流を前記伝達手段に流すことができる。この態様に準拠する回路形式は図１に例示される。この形式では、コントロールゲート電極に選択レベルを与えないため、伝達手段に必要な信号量を確保するという意味で、前記読み出しトランジスタ素子にはディプレッションタイプのＭＩＳトランジスタを採用するとよい。
【００１９】
一方、前記読み出しトランジスタ素子にエンハンスメントタイプのＭＩＳトランジスタを採用する場合には、伝達手段に必要な信号量を確保するという意味で、読み出し動作においてもコントロールゲート電極に選択レベルを与えることが望ましい。この態様に準拠する回路形式は図４４のメモリ部に例示される。この形式では、読み出しトランジスタ素子は、フローティングゲート電極の電子注入状態・電子放出状態、換言すれば書込み状態・消去状態に応じて異なる閾値電圧を持つ事になるとも理解することができる。
【００２０】
上記より、読み出し動作では、不揮発性記憶素子の閾値電圧に応じてチャネル電流を流す必要はない。したがって、読み出し動作時には不揮発性記憶素子のソース電極及びドレイン電極を夫々０Ｖのような回路の接地電位電位にしてよい。したがって、第１ドレイン電極からフローティングゲートに弱いホットエレクトロン注入は生じない。この時コントロールゲート電極も回路の接地電位にされている場合にはトンネル電流も生じない。仮に、コントロールゲート電極に選択レベルを印可しても、第１ドレイン電極とフローティングゲート電極の間でトンネル電流を生ずる事はない。読み出しトランジスタ素子の第２ドレイン電極との間で弱いトンネル等を生ずる虞はあるが、コントロールゲート電極の選択レベルが低ければ実質的に問題ないと推定できる。或いは図４４に例示されるように縦積みされたＭＩＳトランジスタを介して読み出しトランジスタ素子にドレイン電圧が印可される場合にはドレイン電圧それ自体が低くなって、実質的に問題ないと推定できる。
【００２１】
このように、読み出し動作において、チャージゲインによるデータ反転の問題を生ぜず、これによって、長期のデータ保持性能を向上させ、読み出し不良率の低下を実現することが可能になる。
【００２２】
〔２〕前記不揮発性記憶素子は、コントロールゲート電極として機能される第１半導体領域の上に絶縁層を介して容量電極が設けられた容量素子と、第２半導体領域に形成されたソース電極、ドレイン電極及びゲート電極を有するＭＩＳトランジスタとを有し、前記容量電極が前記ゲート電極に共通接続されてフローティングゲート電極として機能される構成を採用してよい。
【００２３】
別の観点よりすれば、前記不揮発性記憶素子は、半導体基板に形成された第１導電型の第１ウェル領域と、前記半導体基板に形成された第２導電型の第２ウェル領域と、前記第１ウェルに形成され第１信号線に結合されるべき第２導電型のソース電極の領域と、前記第１ウェルに形成され第２信号線に結合されるべき第２導電型のドレイン電極の領域と、前記ソース電極の領域とドレイン電極の領域との間に位置して前記第１ウェル領域の主面に形成された第１絶縁膜と、前記第２ウェル領域の主面に形成された第２絶縁膜と、前記第１及び第２絶縁膜の上に形成されたフローティングゲート電極の領域と、前記第２ウェル領域に形成され、第３信号線に結合されるべきコントロールゲート電極の領域と、によって構成してよい。
【００２４】
何れにおいても、前記不揮発性記憶素子を有する半導体集積回路は、ＣＭＯＳプロセス若しくは単層ポリシリコンゲートプロセスのような、通常のロジック回路プロセス或いは汎用ＤＲＡＭプロセス等に対して、全く新たなプロセスを追加することなく製造可能になる。
【００２５】
〔３〕上記不揮発性記憶素子と読み出しトランジスタ素子とのペア構造によるチャージゲイン対策を行った情報記憶セルに対して、更にデータリテンション対策を行って読み出し不良率を改善するには、以下の構成を採用するとよい。
【００２６】
第１は、前記不揮発性記憶素子と読み出しトランジスタ素子を夫々一対有し、一方の不揮発性記憶素子のフローティングゲート電極は一方の読み出しトランジスタ素子が共有し、他方の不揮発性記憶素子のフローティングゲート電極は他方の読み出しトランジスタ素子が共有し、前記一対の読み出しトランジスタ素子を前記伝達手段に直列接続する。この構成において一対の不揮発性記憶素子は共に書込み状態又は消去状態にプログラムされる。双方の不揮発性記憶素子の書込み状態において双方の読み出しトランジスタ素子はオフ状態になっている。書込み状態の不揮発性記憶素子から何らかの原因で保持電荷が漏洩する可能性は確率的に０ではないが、一方の不揮発性記憶素子から保持電荷が漏洩しても前記読み出しトランジスタ素子の直列経路はカットオフ状態のままであり、双方の不揮発性記憶素子から共に保持電荷が漏洩する確率は極めて低く、これにより、データリテンション対策が改善され、読み出し不良率を更に低くすることが可能になる。
【００２７】
この構成に準拠した回路形式として、読み出しトランジスタ素子としてディプレッションタイプのＭＩＳトランジスタを縦積みに採用した図１、或いはエンハンスメントタイプのＭＩＳトランジスタを直列配置した図４４のメモリセル部に例示されるものがある。
【００２８】
第２は、前記不揮発性記憶素子と読み出しトランジスタ素子を夫々一対有し、一方の不揮発性記憶素子のフローティングゲート電極は一方の読み出しトランジスタ素子が共有し、他方の不揮発性記憶素子のフローティングゲート電極は他方の読み出しトランジスタ素子が共有し、前記一対の読み出しトランジスタ素子を前記伝達手段に並列接続する。この構成においても上記同様に、一対の不揮発性記憶素子は共に書込み状態又は消去状態にプログラムされる。第２の例は、前記読み出しトランジスタ素子の導電型が上記とは相違する場合を想定するものであるから、不揮発性記憶素子が書込み状態にされているとき、双方の読み出しトランジスタ素子はオン状態になっている。このとき、書込み状態の不揮発性記憶素子から何らかの原因で保持電荷が漏洩する可能性は確率的に０ではないが、一方の不揮発性記憶素子から保持電荷が漏洩しても前記読み出しトランジスタ素子の並列経路はオン状態のままであり、双方の不揮発性記憶素子から共に保持電荷が漏洩する確率は極めて低く、これにより、データリテンション対策が改善され、読み出し不良率を更に低くすることが可能になる。
【００２９】
〔４〕前記不揮発性記憶素子及び読み出しトランジスタ素子による用途として、冗長構成による不良救済の用途を考慮する。このとき、半導体集積回路は、前記夫々一対の不揮発性記憶素子と読み出しトランジスタ素子を単位情報セルとし、単位情報セルを複数個有し、複数個の単位情報セルの不揮発性記憶素子に対する電気的なプログラム回路を有し、前記複数個の単位情報セルを被救済回路に対する救済情報の記憶回路とする。これにより、不良救済の信頼性が高くなる。
【００３０】
前記被救済回路に対する別の救済情報記憶回路として、ヒューズ素子の溶断状態に応じて救済情報を記憶するヒューズプログラム回路を更に設けてよい。ウェーハ段階で検出された不良に対する救済をヒューズプログラム回路で行い、バーン・イン後に検出された不良に対して前記電気的なプログラム回路を用いる事により、救済効率を上げる事ができる。換言すれば、半導体集積回路の歩留まりが向上する。ヒューズプログラム回路だけではバーン・イン後に不良を救済する事ができない。電気的プログラム回路だけではヒューズプログラム回路との併用の場合に比べて回路規模若しくはチップ占有面積が大きくなる。
【００３１】
前記被救済回路はＤＲＡＭ内蔵のメモリセルアレイとしてよい。また、前記被救済回路はマイクロコンピュータ内蔵ＤＲＡＭのメモリセルアレイとしてよい。また、前記被救済回路はマイクロコンピュータ内蔵ＳＲＡＭのメモリセルアレイとしてよい。
【００３２】
〔５〕読み出し不良率を究極的に低減するには、前記夫々一対の不揮発性記憶素子とトランジスタ素子を単位情報セルとし、単位情報セルを複数個有し、複数個の単位情報セルの不揮発性記憶素子に対するプログラム回路を有し、前記複数個の単位情報セルの一部は残りの単位情報セルの記憶情報に対する誤り訂正コードを保持する領域とされ、前記複数個の単位情報セルの読み出し情報に対して誤り訂正が可能なＥＣＣ回路を設けて、半導体集積回路を構成すればよい。
【００３３】
ＥＣＣ回路によるエラー訂正機能を保証するには、前記プログラム回路はＥＣＣ回路が有効にされるとき、単位情報セルに対する書込みを禁止する動作モードを持つとよい。
【００３４】
【発明の実施の形態】
《ソース線共有型メモリセル構造》
図１には本発明に係る半導体集積回路が有する情報記憶セルとしてのメモリセルの一例が等価回路で示される。図７には図１の回路における書込み、消去、読み出し動作時の各端子への印加電圧の状態を例示する。
【００３５】
図１に示される回路は、複数の不揮発性記憶素子ＰＭ１，ＰＭ２のフローティングゲートＶｆを、ＯＲ論理接続された複数の読み出しＭＩＳトランジスタＤＭ１，ＤＭ２のゲート電極として使用し、読み出し時に不揮発性記憶素子ＰＭ１，ＰＭ２のワード線ＰＷＬを回路の接地電位とする。
【００３６】
すなわち、図１に従えば、２つの不揮発性記憶素子ＰＭ１，ＰＭ２のフローティングゲートＶｆを、夫々直列接続されたｎチャンネル型の読み出しＭＩＳトランジスタＤＭ１，ＤＭ２のゲート電極として接続する。不揮発性記憶素子ＰＭ１，ＰＭ２が読み出しデータ線と接続する接続点を便宜上ドレイン電極と称し、不揮発性記憶素子ＰＭ１，ＰＭ２がソース線Ｖｓｓと接続する接続点を便宜上ソース電極と称する。不揮発性記憶素子ＰＭ１，ＰＭ２のソース電極は読み出しＭＩＳトランジスタＤＭ１，ＤＭ２のソース電極に共にソース線Ｖｓｓを共有する。
【００３７】
図５４には不揮発性記憶素子ＰＭ１，ＰＭ２の詳細が示される。不揮発性記憶素子ＰＭ１，ＰＭ２は、コントロールゲート電極として機能される第１半導体領域の上に絶縁層を介して容量電極が設けられたＭＩＳ容量素子ＭＰ１ｂ，ＰＭ２ｂと、第２半導体領域に形成された第１ソース電極及び第１ドレイン電極とゲート電極とを有するＭＩＳトランジスタＰＭ１ａ，ＰＭ２ａとを有する。ＭＩＳ容量素子ＭＰ１ｂ，ＰＭ２ｂは、要するに、ソース電極、ドレイン電極、及びバックゲートを夫々共通接続したＭＩＳトランジスタ容量によって構成される。ＭＩＳ容量素子ＭＰ１ｂ，ＰＭ２ｂの容量電極が前記ＭＩＳトランジスタＰＭ１ａ，ＰＭ２ａゲート電極に共通接続されてフローティングゲート電極Ｖｆとして機能される。
【００３８】
前記不揮発性記憶素子ＰＭ１，ＰＭ２の書込み時には、図７に例示されるように、書込みデータ線ＰＤＬを５Ｖ、書込みワード線ＰＷＬを５Ｖとし、読み出しデータ線ＲＤＬ、読み出しワード線ＲＷＬ、ソース線Ｖｓｓを夫々０Ｖにする。これにより、ドレイン電極で発生したホットエレクトロンがフローティングゲート電極に注入され、不揮発性記憶素子ＰＭ１，ＰＭ２の閾値電圧が高くされる。
【００３９】
前記不揮発性記憶素子ＰＭ１，ＰＭ２の消去時には、図７に例示されるように、書込みデータ線ＰＤＬ、書込みワード線ＰＷＬ、読み出しデータ線ＲＤＬ、読み出しワード線ＲＷＬを夫々０Ｖにし、ソース線Ｖｓｓを６Ｖにする。これにより、フローティングゲートからトンネル電流で電子がソース電極に引き抜かれ、不揮発性記憶素子ＰＭ１，ＰＭ２の閾値電圧が低くされる。
【００４０】
前記読み出しＭＩＳトランジスタＤＭ１，ＤＭ２は、不揮発性記憶素子ＰＭ１，ＰＭ２の書込み状態と消去状態でスイッチ状態若しくは相互コンダクタンスが相違される。不揮発性記憶素子ＰＭ１，ＰＭ２の読み出し動作時には、図７に例示されるように読み出しデータ線ＲＤＬと読み出しワード線ＲＷＬが１．８Ｖ、信号線ＰＤＬ，ＰＷＬ，Ｖｓｓが共に０Ｖにされる。読み出しワード線をゲート電極に受けるｎチャンネル型選択ＭＩＳトランジスタＳＭは前記読み出しＭＩＳトランジスタＤＭ１を読み出しデータ線ＲＤＬに接続可能にする。読み出しデータ線ＲＤＬは、双方の読み出しＭＩＳトランジスタＤＭ１，ＤＭ２がオン状態であるときソース線Ｖｓｓに導通する。
【００４１】
このように、読み出し時においては、前記書込みデータ線ＰＤＬ、書込みワード線ＰＷＬ、ソース線Ｖｓｓは共に回路の接地電位（０Ｖ）に固定される。したがて、このとき、フローティングゲートに対する弱いホットエレクトロンの注入やトンネル電流による電子の注入はない。
【００４２】
図２には前記読み出しＭＩＳトランジスタＤＭ１，ＤＭ２の電圧電流特性を示す。読み出しＭＩＳトランジスタＤＭ１，ＤＭ２の初期閾値電圧（Ｖｔｈｎｄｍ）は、不揮発性記憶素子ＰＭ１，ＰＭ２へ書込みが行われた電荷保持時（書込み状態）のフローティングゲート電極Ｖｆの電位（約−２Ｖ）より高く、かつ不揮発性記憶素子ＰＭ１，ＰＭ２へ書込みが行われない消去状態の初期状態のフローティングゲート電極Ｖｆの電位（約０Ｖ）より低くなる電圧範囲に設定されている。換言すれば、読み出しＭＩＳトランジスタＤＭ１，ＤＭ２はディプレッションタイプのトランジスタとされる。読み出しＭＩＳトランジスタＤＭ１，ＤＭ２の半導体領域には例えば低濃度のリンが導入されている。
【００４３】
フローティングゲートに対する電荷保持時状態である書込み状態では、直列接続された２つの読み出しＭＩＳトランジスタＤＭ１，ＤＭ２はカットオフされ、不揮発性記憶素子ＰＭ１，ＰＭ２の内の何れか一方の素子の保持電荷が何らかの原因で漏洩し、初期状態へ戻っても、読み出し選択ＭＩＳトランジスタＳＭを介した電流パスはカットオフされたままであり、読み出し不良とはならない。
【００４４】
この前提として、２個の不揮発性記憶素子ＰＭ１，ＰＭ２で１ビットを構成する２セル１ビット形式のメモリセルによる読み出し不良率を導出する。例えば１個の不揮発性記憶素子で１ビットを構成する１セル１ビット構成のメモリセルにおける１０年後の不良確率をｆとすると、
２セルとも良品である確率Ｐａは、
Ｐａ＝（１−ｆ）2…（１）
であり、いずれか一方のセルが不良である確率Ｐｂは、
Ｐｂ＝（１−ｆ）ｆ ＋ ｆ（１−ｆ）＝２ｆ（１−ｆ）…（２）
であり、２セルとも不良である確率Ｐｃは、
Ｐｃ＝ｆ2…（３）
となる。ここで、
Ｐａ＋Ｐｂ＋Ｐｃ＝（１−ｆ）2＋２ｆ（１−ｆ）＋ｆ2＝１
である。チップの総ビット数をＮとすると、良品は前記▲３▼状態のビットが１つもないことであり、この時、Ｎビットは前記式（１）又は式（２）の何れかの状態にあるはずであるから、良品確率Ｙは、
Ｙ＝ΣNＣk  Ｐａk ＰｂN-k…（４）
となり、チップ不良率Ｆは、
Ｆ＝１−Ｙ＝１−ΣN  Ｃk  Ｐａk ＰｂN-k…（５）
となる。２項定理により、
Ｙ＝ΣN Ｃk  Ｐａk ＰｂN-k＝（Ｐａ＋Ｐｂ）N
＝{（１−ｆ）2＋２ｆ（１−ｆ）} N
＝（１−ｆ2）N
であるから、
Ｆ＝１−（１−ｆ2）N…（６）
となる。ところで、１セル１ビット方式の場合の良品確率Ｙ‘は、Ｎビット中の１ビットでも不良となるとチップ不良となるので、良品率Ｙ‘は
Ｙ‘＝（１−ｆ）N…（７）
となり、１セル１ビット方式の場合のチップ不良率Ｆ‘は
Ｆ‘＝１−（１−ｆ）N…（８）
となる。したがって、本発明の半導体集積回路装置によるチップ不良率の改善度Ｒは、
Ｒ＝Ｆ／Ｆ‘＝１−（１−ｆ2）N／｛１−（１−ｆ）N｝…（９）
となり、ｆ＜＜１の場合には、
Ｒ＝Ｆ／Ｆ‘≒ｆ…（１０）
となり、著しい不良率の改善が達成できる。
【００４５】
図１に示される記憶情報セル構造によれば、不揮発性記憶素子のフローティングゲート電極は前記読み出しトランジスタ素子のゲート電極になるから、読み出しトランジスタ素子は、フローティングゲート電極の電子注入状態・電子放出状態、換言すれば書込み状態・消去状態に応じたスイッチ状態若しくは相互コンダクタンスを採る。したがって、コントロールゲートに選択レベルを与えなくても、そのスイッチ状態若しくは相互コンダクタンス状態に応じた電流を前記伝達手段に流すことができる。コントロールゲート電極に選択レベルを与えないため、伝達手段に必要な信号量を確保するという意味で、前記読み出しトランジスタ素子にはディプレッションタイプのＭＩＳトランジスタが採用されている。
【００４６】
読み出し動作では、不揮発性記憶素子の閾値電圧に応じてチャネル電流を流す必要はない。したがって、読み出し動作時には不揮発性記憶素子のソース電極及びドレイン電極を夫々０Ｖのような回路の接地電位電位にしてよい。したがって、第１ドレイン電極からフローティングゲートに弱いホットエレクトロン注入は生じない。この時コントロールゲート電極も回路の接地電位にされている場合にはトンネル電流も生じない。
【００４７】
このように、読み出し動作において、チャージゲインによるデータ反転の問題を生ぜず、これによって、長期のデータ保持性能を向上させ、読み出し不良率の低下を実現することが可能になる。
【００４８】
また、双方の不揮発性記憶素子の書込み状態において双方の読み出しトランジスタ素子はオフ状態になっている。書込み状態の不揮発性記憶素子から何らかの原因で保持電荷が漏洩する可能性は確率的に０ではないが、一方の不揮発性記憶素子から保持電荷が漏洩しても前記読み出しトランジスタ素子の直列経路はカットオフ状態のままであり、双方の不揮発性記憶素子から共に保持電荷が漏洩する確率は極めて低く、これにより、上記不揮発性記憶素子と読み出しトランジスタ素子とのペア構造によるチャージゲイン対策を行った情報記憶セルに対して、更にデータリテンション対策も万全となり、読み出し不良率を更に改善することができる。
【００４９】
図３には図１の回路構成を実現するためのデバイス構造が例示される。同図に示される構造は、単層ポリシリコンプロセス等の製造プロセスで生成可能な前記不揮発性記憶素子は、ＭＩＳトランジスタ、及び前記ＭＩＳトランジスタのフローティングゲートとの間に絶縁膜が介在されたコントロールゲートを持ち、このコントロールゲートは不純物導入層によって形成される構造である。
【００５０】
更に詳しくは、図３の平面レイアウトで示されるように、不揮発性記憶素子を構成するコントロールゲートは、第１導電型の半導体領域２に設けられた第２導電型の半導体領域１によって形成される。不揮発性記憶素子ＰＭ１，ＰＭ２を構成する書込みＭＩＳトランジスタは第１導電型の半導体領域２の活性領域３内に形成される。前記フローティングゲートは、書込みＭＩＳトランジスタのチャネルの上、及び前記第１導電型の半導体領域２の活性領域５内に形成される読み出しＭＩＳトランジスタのチャネルの上にゲート絶縁膜を介して配置された導電層７によって形成される。前記コントロールゲートは、前記フローティングゲート７から延在された活性領域４の下にゲート絶縁膜を介して配置された第２導電型の半導体領域１によって形成される。
【００５１】
前記読み出しＭＩＳトランジスタＤＭ１，ＤＭ２の初期閾値電圧を調整するには、第２導電型の不純物を導入するためのマスクパターン６が追加され、前記フローティングゲートと同一の導電層から成る読み出しワード線８が形成される。９はコンタクト孔パターン、１０は第１金属配線層、１１は第２金属配線層、１２は第３金属配線層のパターンである。不揮発性記憶素子のコントロールゲートに接続された書込みワード線ＰＷＬと、書込みＭＩＳトランジスタ及び読み出しＭＩＳトランジスタのソース領域が接続されたソース線Ｖｓｓは第１金属配線層から成り、書込みデータ線ＰＤＬは第２金属配線層で形成され、読み出しデータ線ＲＤＬは第３金属配線層から成る。
【００５２】
図４は図３におけるＡ−Ａ‘断面を示し、図５は図３におけるＢ−Ｂ’断面を示す。第１導電型の半導体基板２１の表面領域に、不揮発性記憶素子のコントロールゲートとして機能する第２導電型の半導体領域２２と第１導電型の半導体領域２３が形成され、第１導電型の半導体領域２３内には素子分離領域２４で分離されゲート絶縁膜２６を備えた不揮発性記憶素子の書込みＭＩＳトランジスタ領域と、素子分離領域２４で分離されゲート絶縁膜２６と初期閾値電圧を調整するための第２導電型の不純物層２５を備えた読み出しＭＩＳトランジスタ領域が形成される。前記第２導電型の半導体領域２２、書込みＭＩＳトランジスタ領域、及び読み出しＭＩＳトランジスタ領域の上部にはゲート絶縁膜２６を介してフローティングゲート２７が配置され、前記第２導電型の半導体領域２２の表面領域には第２導電型の拡散層３１及び第１導電型の拡散層３２が形成される。前記フローティングゲート２７、第２導電型の拡散層３１及び第１導電型の拡散層３２の表面領域には金属シリサイド層２９が形成される。前記フローティングゲート２７の周辺部には絶縁膜サイドスペーサ３０を備え、第１層間絶縁膜３３、第１金属配線層３４、第２層間絶縁膜３５、第２金属配線層３６、第３層間絶縁膜３７、第３金属配線層３８を備える。
【００５３】
図６は図３の平面レイアウトであり、記憶セルアレーを構成する場合の４ビット分のレイアウトを示している。
【００５４】
《ソース線分離型メモリセル構造》
図８には本発明に係る半導体集積回路が有する情報記憶セルとしてのメモリセルの第２の例が等価回路で示される。
【００５５】
同図に示されるメモリセルは、不揮発性記憶素子ＰＭ１，ＰＭ２のソース線Ｖｓと、読み出しＭＩＳトランジスタＤＭ２のソース線Ｖｓｓとを分離した点が図１と相違する。
【００５６】
図９には図８のメモリセルの平面レイアウト図が示される。図１０には、図８のメモリセルに対する書込み、消去、読み出し動作時の各端子への印加電圧の状態が例示される。
【００５７】
不揮発性記憶素子ＰＭ１、ＰＭ２のソース線Ｖｓを独立させたことにより、消去動作時の印加電圧６Ｖが読み出しＭＩＳトランジスタＤＭ１，ＤＭ２へ印加されないため、電圧ストレスによる当該トランジスタのゲート酸化膜の劣化を防止することが可能となる。
【００５８】
《ＤＲＡＭマット救済ヒューズ》
図１１には本発明に係る半導体集積回路の一例であるＤＲＡＭのマット選択救済回路図が示されている。また、図１２には従来のレーザー溶断ヒューズを用いた場合のマット選択救済回路図が示されている。従来のレーザー溶断ヒューズを本発明の不揮発性記憶素子へ置き換えるため、書込み制御用のカラムデコーダ３００、書込みドライバ３０１、ローデコーダ３０２、及びワードドライバ３０３が付加されており、書込みを行うことによりレーザーヒューズを溶断した状態と等価の状態を実現でき、読み出し動作は従来のレーザー溶断ヒューズと同様の動作で良い。書込みに必要な電源電圧Ｖｐｐは外部から供給される。
【００５９】
図１で説明した基本的な構成を有するメモリセル３０４は８行５列設けられ、カラムデコーダ３００及びロウデコーダ３０２によって一つづつ選択して書込み可能にされる。読み出しは、マット選択信号ＭＳ０〜ＭＳ４によって列単位で選択される８個のメモリセル３０４単位で行われる。読み出された情報は救済アドレス情報ＣＲＡ０〜ＣＲＡ７としてアドレス比較回路３０５に供給され、その時のアクセスアドレス信号の対応８ビットと比較され、比較結果ＹＳＥＮ，ＹＲが冗長の選択制御に利用される。
【００６０】
本不揮発性記憶素子を構成するトランジスタのゲート酸化膜はＤＲＡＭメモリセルで使用するゲート酸化膜と同一の酸化工程で形成されたものである。したがって、基本となるＤＲＡＭプロセスへ何らの新たなプロセスを追加することなく不揮発性記憶素子ＰＭ１，ＰＭ２を形成することができる。尚、ＤＲＡＭのメモリセルは例えば図５３のような断面構造になっている。
【００６１】
《フラッシュメモリ》
図１３には本発明に係る半導体集積回路の一例であるフラッシュメモリの回路ブロック図が概略的に示されている。図８で説明した複数のメモリセル３１０がマトリクス状に配置され、書込みデータ線ＰＤＬ１〜ＰＤＬｎは書込みドライバ３１１に、読み出しデータ線ＲＤＬ１〜ＲＤＬｎは宣すアンプ３１２に、書込みワード線ＰＷＬ１〜ＰＷｍ及び読み出しワード線ＲＷＬ１〜ＲＷＬｎはワードドライバ３１３に接続される。カラムデコーダ３１４は書込み動作時にカラムアドレス信号ＣＡＤＤをデコードして書込みデータ線ＰＤＬ１〜ＰＤＬｎの選択信号を生成し、選択した書込みデータ線を書込みドライバ３１１で駆動させる。書込み動作時の書込みワード線ＰＷＬ１〜ＰＷＬｍの選択はロウアドレス信号ＲＡＤＤをデコードするロウデコーダ３１６がワードドライバ３１３に指示する。一方、カラムデコーダ３１５は読み出し動作時にカラムアドレス信号ＣＡＤＤをデコードして読み出しデータ線ＲＤＬ１〜ＲＤＬｎの選択信号を生成し、選択した読み出しデータ線の信号を宣すアンプ３１２で増幅させ、読み出しデータＤＡＴＡとして出力させる。読み出し動作時の読み出しワード線ＲＷＬ１〜ＲＷＬｍの選択はロウアドレス信号ＲＡＤＤをデコードするロウデコーダ３１６がワードドライバ３１３に指示する。メモリセル３１０に対する消去動作はメモリセル一括消去とされる。ワードドライバ３１３によるワード線駆動電圧はワード線駆動電圧切り換え回路３１７が行う。ソース線Ｖｓｓの電圧はソース線駆動電圧切り換え回路３１８で切り換える。フラッシュメモリ全体の制御は制御回路３１９が行う。
【００６２】
《システムＬＳＩ救済ヒューズ》
図１４には本発明に係る半導体集積回路の一例であるシステムＬＳＩのチップ平面図が概略的に示されている。同図に示されるシステムＬＳＩ３２０は、特に制限されないが、半導体基板の周縁に多数のボンディングパッド等の外部接続電極３２１が配置され、その内側に外部入出力回路（３．３ＶＩ／Ｆ）３２２、アナログ入出力回路（アナログＩ／Ｏ）３２３が設けられている。外部入出力回路３２２及びアナログ入出力回路３２３は３．３Ｖのような相対的にレベルの高い外部電源を動作電源とする。レベルシフタ３２４は前記外部電源を１．８Ｖのような内部電源電圧に降圧する。レベルシフタ３２４の内側には、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）３２５、中央処理装置（ＣＰＵ）３２６、キャッシュメモリ（ＣＡＣＨ）３２７、ロジック回路（ＬＯＧ）３２８、フェーズ・ロックド・ループ回路（ＰＬＬ）３２９、アナログ・ディジタル変換回路（ＡＤＣ）３３０、及びディジタル・アナログ変換回路（ＤＡＣ）３３１、ビルト・イン・セルフ・テスト回路（ＢＩＳＴ）３３２を有する。３３３で示されるものは夫々電気的に消去及び書き込みが可能な不揮発性メモリＦＵＳＥ、例えば、フラッシュメモリである。前記ＤＲＡＭ３２５、ＣＰＵ３２６、ＬＯＧ３２８、ＣＡＣＨ３２７、ＢＩＳＴ３３２はレベルシフタ３２４から供給される１．８Ｖのような内部電源電圧を動作電源として動作される。但し、ＤＲＡＭ３２５は内部電源電圧を昇圧してワード線選択レベルを形成し、ワードドライバなどの動作電源に用いる。フラッシュメモリ（ＦＵＳＥ）３３３はデータ読み出し動作では内部電源電圧を用いて動作するが、消去・書き込み動作には高電圧を要し、当該高電圧は、内部昇圧回路によって形成してもよいし、また、システムＬＳＩ３２０の後述するＥＰＲＯＭライタモードのような所定の動作モードにおいて所定の外部接続電極を介して外部から供給されるようにしてもよい。
【００６３】
前記フラッシュメモリ（ＦＵＳＥ）３３３はＤＲＡＭ３２５の救済情報（欠陥メモリセルを冗長メモリセルに置き換える為の制御情報）の格納に利用され、フラッシュメモリ（ＦＵＳＥ）３３３はキャッシュメモリ３２７の救済情報の格納に利用され、特に制限されないが、ヒューズによる救済用プログラム回路に代えて搭載されている。前記フラッシュメモリ３３３は入力に対して出力の論理機能をその記憶情報が決定するプログラマブルロジック回路を構成する。例えばフラッシュメモリ（ＦＵＳＥ）３３３は、アドレス信号の複数ビットに対して所定の論理演算を行って得られる結果を予めデータとして保持することにより、アドレス入力信号の論理値の組み合わせに応じた所定の論理演算結果を出力するロジック回路として機能される。
【００６４】
前記システムＬＳＩ３２０は、特に制限されないが、単層ポリシリコンゲートプロセスによって単結晶シリコンのような１個の半導体基板上に形成された相補型のＭＩＳトランジスタ（絶縁ゲート電界効果トランジスタ）を有し、ＭＩＳトランジスタのゲート酸化膜厚は２種類に分類される。
【００６５】
外部入出力回路３２２、アナログ入出力回路３２３、ＤＲＡＭ３２５、フラッシュメモリ３３３、ＡＤＣ３３０、及びＤＡＣ３３１は、特に制限されないが、０．２μｍプロセス技術を用いた場合、ゲート長０．４μｍでゲート酸化膜厚８ｎｍのＭＩＳトランジスタを有する。これは、ゲート酸化膜で構成されるトンネル酸化膜に比較的厚い膜厚を設定することがフラッシュメモリの情報保持性能を良好にする上で望ましく、その他にＭＩＳトランジスタの動作電圧に対してある程度の耐圧（ゲート酸化膜の破壊に対する耐圧）を確保する必要があるからである。したがって、前記フラッシュメモリの不揮発性記憶素子を構成するＭＩＳトランジスタのゲート絶縁膜や、前記外部インタフェース回路に含まれるＭＩＳトランジスタのゲート絶縁膜等は、プロセスばらつきによる許容誤差範囲内で等しい膜厚を有する事になる。前記ゲート絶縁膜厚のプロセスばらつきによる許容範囲は特に制限されないが、０．２５μｍ〜０．２μｍの最少加工寸法のプロセスでは、８．０ｎｍの目標膜厚に対して±０．５ｎｍ程度であり、０．１８μｍ〜０．１５μｍの最少加工寸法のプロセスでは、６．５ｎｍの目標膜厚に対して±０．３ｎｍ程度である。
【００６６】
これに対して、降圧された比較的低い内部電圧を動作電源とする回路、即ち、ロジック回路３２８、キャッシュメモリ３２７、ＣＰＵ３２６は、ゲート長０．２μｍでゲート酸化膜厚４ｎｍのＭＩＳトランジスタで構成される。レベルシフト回路は、特に制限されないが、双方のゲート酸化膜厚のＭＩＳトランジスタを有している。
【００６７】
上記夫々ゲート酸化膜厚の異なるＭＩＳトランジスタのゲート電極は同一膜厚のポリシリコン層によって構成されている。ここでポリシリコン層の同一膜厚とは、プロセスばらつきによる許容範囲内で等しい膜厚であることを意味し、ゲート膜厚のプロセスばらつきによる許容範囲は特に制限されないが、３０ｎｍ〜２００ｎｍの目標膜厚で±１０％程度ある。
【００６８】
上述のゲート酸化膜は膜厚の等しいもの同士で同じフォトマスクを用いて生成し、また、上述のポリシリコンゲートは膜厚の等しいもの同士で同じフォトマスクを用いて生成することができる。このように、単層ゲート構造の不揮発性記憶素子におけるゲート酸化膜厚を、他の回路のＭＩＳトランジスタのゲート酸化膜厚と共通化することにより、システムＬＳＩの製造プロセスを複雑化しないことを優先させて、フラッシュメモリの不揮発性記憶素子にある程度長い情報保持性能を持たせることができる。
【００６９】
図１５には本発明のシステムＬＳＩのテスティングフロー図が示されている。ウエハ完成（Ｓ１）後、まずロジックテスタを用いたロジック回路のテストを行い（Ｓ２）、これにパスしたチップはメモリテスト（Ｓ３）が実施される。メモリテストはチップ上に搭載したビルト・イン・セルフ・テスト（ＢＩＳＴ）回路３３２による自己診断により行われ、得られた欠陥情報は前記フラッシュメモリ（ＦＵＳＥ）３３３の書込みデータとして記憶され、その記憶情報が決定するプログラマブルロジック回路を構成して欠陥救済が完了する。次に、メモリ救済が完了したチップは所定のパッケージ内に組み立てが行われ（Ｓ４）、温度と電源電圧が加速された動作試験（バーンインテスト）が実施される（Ｓ５）。このバーンインテストにおいて、例えばＤＲＡＭ３２５のメモリセルにリフレッシュ不良等が発生した場合、不良ビットを冗長ビットへ置換する２回目の救済を実施し、救済情報はフラッシュメモリ（ＦＵＳＥ）３３３へ書き込まれる。この後、ロジック回路の選別テストが行われて（Ｓ６）、動作速度等のグレード分けを行った後、出荷される。
【００７０】
《ＤＲＡＭハイブリッド救済ヒューズ》
図１６には本発明に係る半導体集積回路の一例である１ＧビットＤＲＡＭ３４０のチップ平面図が概略的に示されている。メモリアレー３４１〜３４４は４バンク構成であり、ボンディングパッド３４５はセンター配置されている。Ｙデコーダ及びメインアンプは３５１〜３５４で示されるようにメモリアレイ毎に設けられる。ワードドライバ３５５Ａ、Ｘデコーダ３５６Ａ、ワードドライバ３５７Ａはメモリりアレイ３４１，３４２に共有され、ワードドライバ３５５Ｂ、Ｘデコーダ３５６Ｂ、ワードドライバ３５７Ｂはメモリアレイ３４３，３４４に共有される。
【００７１】
救済ヒューズは、３４６，３４７で示される２０００本のレーザーヒューズが２セットと、３４８で示される１００ビットのフラッシュメモリからなる電気ヒューズがチップの中央部に配置されている。レーザヒューズ３４６，３４７と電気ヒューズ３４８との関係を回路回路接続的に示すと、例えば、図５２のＦｌａｓｈヒューズとレーザ溶断ヒューズとの関係になる。
【００７２】
図１７には前記ＤＲＡＭ３４０のテスティングフロー図が示されている。ウエハ完成（Ｓ１）後、まずメモリテスタを用いたメモリテストを行い（Ｓ２）、判明した欠陥ビットは冗長ビット、あるいは冗長マットとの置換のためレーザーヒューズ救済が実施される（Ｓ３）。次に、所定のパッケージ内に組み立てが行われ（Ｓ４）、温度と電源電圧が加速された動作試験であるバーンインテスト（Ｓ５）と、選別テスト（Ｓ６）が実施される。このバーンインテスト（Ｓ５）において、ＤＲＡＭ３４０のメモリセルにリフレッシュ不良等の不良が発生した場合、不良ビットを冗長ビットへ置換する２回目の電気ヒューズによる救済として、救済情報をフラッシュメモリから成る電気ヒューズ３４８に書き込む。この電気ヒューズ救済の後、被救済アドレスのメモリテストが実施され（Ｓ７）、この後で出荷される。
【００７３】
《フラッシュメモリ》
図１８から図２１には、本発明に係る半導体集積回路の一例であるフラッシュメモリの断面構造図が各製造工程毎に示されている。
【００７４】
先ず、図１８に示されるように、ｐ型半導体基板２１上に深さ３００ｎｍの溝型素子分離領域２４が形成され、次いで、フラッシュメモリ（フラッシュ部）のコントロールゲートとなり且つｐ型チャンネルＭＩＳトランジスタ（ＰＭＯＳ−Ｔｒ）が形成されるべきｎ型半導体領域２２と、ｎ型チャンネルＭＩＳトランジスタ（ＮＭＯＳ−Ｔｒ）が形成されるべきｐ型半導体領域２３が形成され、厚さ７ｎｍのゲート酸化膜２６が成長され、その後、フラッシュメモリの読み出しＭＩＳトランジスタ部のみに初期閾値電圧を調整するためのｎ型不純物層２５が導入される。
【００７５】
次に、図１９に示されるように、周辺回路トランジスタのゲート電極、及びフラッシュメモリのフローティングゲートとなる厚さ２００ｎｍのポリシリコン膜２７を堆積し、厚さ８０ｎｍのシリコン窒化膜からなるサイドスペーサ３０を形成する。その後、フラッシュメモリセルのコントロールゲートとなるｎ型半導体領域２２の表面領域、及びｎ型チャンネルＭＩＳトランジスタＮＭＯＳ−Ｔｒのソース・ドレイン領域となるｎ型拡散層３１、ｐ型チャンネルＭＩＳトランジスタＰＭＯＳ−Ｔｒのソース・ドレイン領域となるｐ型拡散層３２を導入し、前記ポリシリコン膜２７と前記ｎ型拡散層３１及びｐ型拡散層３２の表面領域に選択的に厚さ２０ｎｍのコバルトシリサイド膜２９を形成する。
【００７６】
さらに、図２０に例示されるように、第１層間絶縁膜３３の堆積とコンタクト穴の開口が行われ、第１金属配線層３４が堆積され、そこに所定のパターンが形成される。更に、第２層間絶縁膜３５の堆積と第１スルーホールの開口、第２金属配線層３６の堆積とパターン形成が行われる。
【００７７】
最後に、図２１に示されるように、第３層間絶縁膜３７の堆積と第２スルーホールの開口が行われ、第３金属配線層３８の堆積とパターン形成が行われる。そして、最終パッシペーション膜の堆積とボンディングパッド上の開口工程を経てフラッシュメモリの製造工程が完了する。
【００７８】
《高信頼化セル構造》
図２２には、本発明に係る半導体集積回路に含まれる不揮発性情報記憶セルの更に別の例である高信頼化フラッシュメモリセルの等価回路図が示されている。同図に示されるメモリセルは、並列接続された３つ不揮発性記憶素子ＰＭ１，ＰＭ２，ＰＭ３の各々のフローティングゲートが別個の読み出しＭＩＳトランジスタＤＭ１，ＤＭ２，ＤＭ３のゲート電極として配置されており、３つの読み出しトランジスタＤＭ１，ＤＭ２，ＤＭ３はＯＲ論理をとるため、直列に接続されている。書込みデータ線ＰＤＬと書込みワード線ＰＷＬを選択することにより、３つの不揮発性記憶素子ＰＭ１，ＰＭ２，ＰＭ３は同時に書込みが行われ、全てのフローティングゲートに電子が保持され、３つの読み出しＭＩＳトランジスタＤＭ１，ＤＭ２，ＤＭ３は同時にカットオフされる。電荷保持状態において、ゲート酸化膜の欠陥や外部からの水分の浸入に起因した電荷漏洩が発生する場合、３つの不揮発性記憶素子ＰＭ１，ＰＭ２，ＰＭ３の内いずれかの２つまでが上記不良をきたしても、読み出し電流パスはカットオフされたままであるため、不良とならず、これによって、長期のデータ保持性能を更に向上させ、読み出し不良率の著しい低下を実現することができる。
【００７９】
《微細セル構造》
図２３には本発明に係る半導体集積回路に含まれる不揮発性情報記憶セルの更に別の例である微細面積フラッシュメモリセルの等価回路図が示されている。同図に示されるメモリセルは、不揮発性記憶素子ＰＭのフローティングゲートが読み出しＭＩＳトランジスタＤＭのゲート電極として配置されており、セル面積を最小にできる。これによってチャージ対策が施され、更に、電荷保持特性を確保するため、換言すればデータリテンションに対しても耐性を増すために、使用するゲート酸化膜を１０ｎｍ以上に厚く設定する。
【００８０】
《電圧センス型セル》
図２４には本発明に係る半導体集積回路に含まれる不揮発性情報記憶セルの更に別の例である電圧センス型のフラッシュメモリセルの等価回路図が示されている。同図に示されるメモリセルは、並列接続された２つの不揮発性記憶素子ＰＭ１、ＰＭ２の各々のフローティングゲートが、直列接続された読み出しＭＩＳトランジスタＤＭ１、ＤＭ２のゲート電極として配置されており、読み出しＭＩＳトランジスタＤＭ１と電源線Ｖｃｃとの間に読み出しＭＩＳトランジスタが直列形態で配置されている。読み出し動作は、読み出しワード線ＲＷＬを選択し、読み出しデータ線ＲＤＬ上に現れる電圧をセンスすることにより行う。すなわち、読み出しＭＩＳトランジスタＤＭ１、ＤＭ２がカットオフ状態か否かに応じて、読み出しデータ線ＲＤＬの電位変化を図示しない電圧検出型のセンスアンプなどによって検出する。
【００８１】
《メタルカバー型メモリセル》
図２５には本発明に係る半導体集積回路に含まれる不揮発性情報記憶セルの更に別の例であるメタルカバー型のフラッシュメモリセルの平面レイアウトが示されている。また、図２６には、図２５中のＣ−Ｃ‘断面が示されている。同図に示されるメモリセルでは、読み出しデータ線（ＲＤＬ）を構成する第３金属配線層４１が、下部に配置されたフローティングゲート領域７、２７を覆うように配置されており、これによって、外部からのＸ線、放射線、光等の入射による保持電荷のフローティングゲートからの励起放出を防止することが可能となり、長期のデータ保持性能を更に向上させることできる。
【００８２】
図２７には、本発明に係る半導体集積回路に含まれる不揮発性情報記憶セルの更に別の例であるメタルカバー型のフラッシュメモリセルの平面レイアウトが示される。図２８には、図２７中のＤ−Ｄ‘断面の構造が示される。同図に示されるメモリセルは、書込みデータ線（ＰＤＬ）を構成する第２金属配線層４２が、下部に配置されたフローティングゲート領域７、２７を覆うように配置されており、これによって、外部からのＸ線、放射線、光等の入射による保持電荷のフローティングゲートからの励起放出を防止することが可能となり、長期のデータ保持性能を更に向上させることができる。
【００８３】
《ＰＭＯＳセル》
図２９には本発明に係る半導体集積回路に含まれる不揮発性情報記憶セルの更に別の例であるｐ型チャンネルＭＩＳトランジスタを用いたフラッシュメモリセルの等価回路図が示される。同図に示されるメモリセルは、読み出しＭＩＳトランジスタＥＭ１，ＥＭ２がｐ型チャンネルＭＩＳトランジスタであり、ＯＲ論理を構成するため読み出しＭＩＳトランジスタは並列接続されている。読み出しＭＩＳトランジスタＥＭ１，ＥＭ２の初期閾値電圧（Ｖｔｈｐeｍ）は図３０に示した電圧電流特性において、初期状態ではノーマリーオフに設定され、フローティングゲートに電子が保持されてオンすることになる。したがって、電荷保持状態において、何れか一方のフローティングゲートの電荷が漏洩して不良を起こしても、読み出し電流パスはオン状態ままであるため、不良とならず、これによって、長期のデータ保持性能を向上させ、読み出し不良率の低下を実現することができる。図３１には図２９のメモリセルの平面レイアウトが例示されている。
【００８４】
《２ＮＡＮＤ型セル》
図３２には本発明に係る半導体集積回路に含まれる不揮発性情報記憶セルの更に別の例である２ＮＡＮＤ型のフラッシュメモリセルの等価回路が示される。同図に示されるメモリセルは、並列接続された２つのｐ型チャンネルＭＩＳトランジスタＥＭ１，ＥＭ２と直列接続された２つのｎ型チャンネルＭＩＳトランジスタＤＭ１，ＤＭ２とから読み出し回路部が構成された、いわゆる２ＮＡＮＤ論理を構成している。読み出しデータ線は、ｐ型チャンネルＭＩＳトランジスタＥＭ１，ＥＭ２とｎ型チャンネルＭＩＳトランジスタＤＭ１，ＤＭ２の接続点、すなわち、２ＮＡＮＤの出力に接続されているため、読み出し時のデータ線電圧としてほぼ電源電圧振幅を得ることができ、センスアンプは不要となる。ｐ型チャンネルＭＩＳトランジスタＥＭ１，ＥＭ２とｎ型チャンネルＭＩＳトランジスタＤＭ１，ＤＭ２の初期閾値電圧の設定は、図３３に例示した電圧電流特性から理解されるように、フローティングゲートへの電荷の有無によって、オン・オフが対称となるように設定される。図３４には図３２のメモリセルの平面レイアウトが例示されているが、同図より理解されるように、構成素子数が多いためセル面積が大きくなる反面、センスアンプが不要となるメリットもあり、メモリモジュール面積は必ずしも大きくはならない。
【００８５】
《自己学習型２ＮＡＮＤゲート》
図３５には本発明に係る半導体集積回路に含まれる不揮発性情報記憶セルの更に別の例である自己学習型の２ＮＡＮＤゲートの回路図が示されている。同図に示される２ＮＡＮＤゲートは、伝源泉Ｖｃｃと出力ＯＵＴとの間に並列接続された２つのｐ型チャンネルＭＩＳトランジスタＬＰＭ１，ＬＰＭ２が設けられ、不揮発性記憶素子ＰＭ２とｐ型チャンネルＭＩＳトランジスタＬＰＭ１との間にはｎチャンネル型ＭＯＳトランジスタＬＮＭ１，ＬＮＭ２が直列配置されている。前記ＭＩＳトランジスタＬＰＭ２、ＬＮＭ２のゲートは不揮発性記憶素子ＰＭ２のフローティングゲートと共通化され、前記ＭＩＳトランジスタＬＰＭ１、ＬＮＭ１のゲートは不揮発性記憶素子ＰＭ１のフローティングゲートと共通化される。不揮発性記憶素子ＰＭ１，ＰＭ２は回路にソース線Ｖｓｓとドレイン線Ｖｐｐとの間に並列配置される。ソース線Ｖｓｓには回路の接地電位が、ドレイン線Ｖｐｐには書込み用高電圧が印加される。
【００８６】
同図に示される２ＮＡＮＤゲートは、入力信号ＩＮ１，ＩＮ２に対してＮＡＮＤ出力ＯＵＴを得る事ができる。更に、不揮発性記憶素子ＰＭ１，ＰＭ２のソースが回路の接地電圧に、ドレインが書込み高電圧に接続されているので、入力信号ＩＮ１，ＩＮ２のハイレベルパルス信号の入力回数若しくはハイレベルパルス数に比例して、信号伝達特性が図３６に例示されるようにハイ出力側へ遷移して行く、という自己学習機能を有する。尚、図３７には図３５のメモリセルの平面レイアウトが例示されている。
【００８７】
《ゲート酸化膜劣化モニター》
図３８には本発明に係る不揮発性記憶素子を適用したゲート酸化膜劣化モニターの回路図が示される。不揮発性記憶素子Ｐ１に読み出しＭＩＳトランジスタＤＭ１及び選択ＭＩＳトランジスタＳＭ１を直列接続し、同様に不揮発性記憶素子Ｐ１２読み出しＭＩＳトランジスタＤＭ２及び選択ＭＩＳトランジスタＳＭ２を直列接続する。不揮発性記憶素子Ｐ１，Ｐ２は標準ＭＩＳトランジスタと容量ＭＩＳトランジスタとによって構成される。読み出しＭＩＳトランジスタＤＭ１、ＤＭ２のドレイン電圧が差動アンプ３７０の差動入力とされる。一方の不揮発性記憶素子Ｐ２のコントロールゲートは回路の接地電圧Ｖｓｓに結合される。他方の不揮発性記憶素子Ｐ１のコントロールゲート及び選択ＭＩＳトランジスタＳＭ１，ＳＭ２のゲート電極は、信号ＭＧを入力に受ける相補型インバータ回路の出力に結合される。実使用状態で不揮発性記憶素子のフローティングゲートに対するＨＥ注入による特性劣化に応じて、ＤＭ１，ＤＭ２の分圧電圧が変化する。その差電圧が差動増幅回路３７０で増幅されることによって、フローティングゲートに対するＨＥ注入量をモニタすることが可能になる。
【００８８】
《差動増幅型セル》
図３９には本発明に係る半導体集積回路に含まれる不揮発性情報記憶セルの更に別の例である差動増幅型フラッシュセルの等価回路が示される。同図に示される情報記憶セルは、図２３のセル構造を反転、非反転側に夫々設け、双方を別々に書き込み可能に構成されている。即ち、不揮発性記憶素子ＰＭ１、読み出しＭＩＳトランジスタＤＭ１及び選択ＭＩＳトランジスタＳＭ１の直列回路と、不揮発性記憶素子ＰＭ２、読み出しＭＩＳトランジスタＤＭ２及び選択ＭＩＳトランジスタＳＭ２の直列回路とを有し、読み出しＭＩＳトランジスタＤＭ１のドレインを相補読み出しデータ線の一方ＲＤＬＴに、読み出しＭＩＳトランジスタＤＭ２のドレインを相補読み出しデータ線の他方ＲＤＬＢに接続し、不揮発性記憶素子ＰＭ１のコントロールゲートに書込みワード線ＰＷＬＴを、不揮発性記憶素子ＰＭ２のコントロールゲートに書込みワード線ＰＷＬＢを、接続して構成される。不揮発性記憶素子ＰＭ１，ＰＭ２は相互に一方が書込み状態、他方が消去状態にされて、情報を記憶する。尚、図４０には図３９のフラッシュセルの平面レイアウトが例示されている。
【００８９】
《ＥＣＣ内蔵ヒューズモジュール》
図４１には本発明に係る半導体集積回路の更に別の例であるヒューズモジュールのブロック図が示される。同図に示されるヒューズモジュールは、不揮発性情報記憶セル群として５個の不揮発性記憶ブロック（７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃４）を有する不揮発性メモリ３８０、前記不揮発性メモリ３８０から出力される３５ビットのデータｑ０−３４に対してハミングコードを生成するハミングコードジェネレータ３８１、ハミングコードジェネレータ３８１で生成されたハミングコードを記憶する不揮発性記憶ブロック（７ｂＦｉｌｅ＃５）を有する不揮発メモリ３８２、不揮発メモリブロック３８２から出力されるハミングコードと前記不揮発性メモリ３８０から出力される３５ビットのデータｑ０−３４とを入力し、入力データに対して誤り訂正を行う事ができるエラー訂正回路３８３、及び制御回路３８４を有する。不揮発性メモリ３８０に対する書込みデータはｄ０−６として外部から与えられる。エラー訂正回路３８３の出力はｑｃ０−３４として図示されている。コントローラ３８４には不揮発性記憶ブロック７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃４を選択するためのアドレス信号ａ０−２、読み出し動作の指示信号ｒｄ、書込み動作の指示信号ｐｒｇが入力される。
【００９０】
図４８には前記ハミングコードジェネレータ３８１によるハミングコード生々論理の一例と、前記エラー訂正回路３８３によるエラー検出及びエラー訂正論理の一例が示される。
【００９１】
図４２には不揮発性記憶ブロック７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃５の回路例が示される。夫々の不揮発性記憶ブロックは、相互に等しく構成された単位情報セル３８６を７ビット分有する。単位情報セル３８６に対する制御はバイアスコントローラ３８５が行う。バイアスコントローラ３８５は制御回路３８４からの指示に基づいて単位情報セル３８６に対する制御信号ｒｄ，ｐｒｇ，ｓｅｔ，ｓｌ，ｃｇを出力する。
【００９２】
図４４には単位情報セル３８６の一例が示される。単位情報セル３８６はメモリセル部３８７と書込み読み出し制御回路３８８によって構成される。
【００９３】
メモリセル部３８７は、図５４と同様にＭＩＳ容量素子ＰＭ１ｂとＭＩＳトランジスタＰＭ１ａによって構成された不揮発性記憶素子ＰＭ１、ＭＩＳ容量素子ＰＭ２ｂとＭＩＳトランジスタＰＭ２ａによって構成された不揮発性記憶素子ＰＭ２を有する。
【００９４】
図４４の構成では読み出しＭＩＳトランジスタＤＭ１，ＤＭ２はエンハンスメントタイプで構成される。このＭＩＳトランジスタＤＭ１，ＤＭ２の電圧―電流特性は図５１に例示される通りであり、コントロールゲート電圧ｃｇに対する電圧―電流特性は、対応する不揮発性記憶素子の書込み状態と消去状態により相違する。“１”は書込み状態、“０”は消去状態の時を意味する。
【００９５】
読み出しＭＩＳトランジスタＤＭ２のドレインはｎチャンネル型のＭＩＳトランジスタＴＲ３，ＴＲ４を介して制御ノードｐｕに結合され、トランジスタＴＲ３とＴＲ４の結合ノードの電位が出力ｒｌとして書込み読み出し制御回路３８８に与えられる。前記ＭＩＳｔｏｒａｎｎｊｉｓｕｔａＰＭ１ａ、ＰＭ２ａは夫々ｎチャンネル型ＭＩＳトランジスタＴＲ１，ＴＲ２を介して制御ノードｗｌに結合される。トランジスタＴＲ１〜ＴＲ４のゲート電極が電源電圧でバイアスされる。ｃｇはコントロールゲート、ｓｌはソース線に相当する。
【００９６】
図４６にはメモリセル部３８７のレイアウトパターンが例示される。同図において、メモリセル部３８７はｐ型ウェル領域ＰＷとｎ型ウェル領域ＮＷに形成される。Ｎ＋はｐ型ウェル領域ＰＷに形成されたｎ型拡散領域であり、ｎチャンネルＭＩＳトランジスタのソース電極及びドレイン電極とされる。ＡＧはＴＲ１，ＴＲ２等のゲート電極、ＣＯＮＴはコンタクトホールである。Ｐ＋はｎ型ウェル領域ＮＷに形成された拡散層であり、ＰＭ１ｂ，ＰＭ２ｂによって構成されるコントロールゲートである。
【００９７】
図４３には前記バイアスコントローラ３８５による単位情報セル３８６の制御態様が例示される。図４７には、その制御態様に従った単位情報セル３８６に対数するプログラム動作のタイミングチャートの一例が示される。図４５には単位情報セル３８６に対するプログラム完了後におけるヒューズモジュールの実使用状態での読み出しタイミングチャートが示される。
【００９８】
それら図面に示される動作を要約する。データ書込み時は、端子ｓｌ、ｃｇに５Ｖ、端子ｗｌを０Ｖとして不揮発性記憶素子ＰＭ１，ＰＭ２をオンさせ、端子ｓｌ側からフローティングゲートにホットエレクトロン注入を行う。消去動作は、端子ｓｌにのみ５Ｖを印加し、トンネル放出によりフローティングゲートから電子を放出させる。読み出し動作では、端子ｐｕを１．５Ｖ、端子ｃｇに１．５Ｖを印加し、フローティングゲート上の蓄積電荷に応じたトランジスタＤＭ１，ＤＭ２のスイッチ状態若しくは相互コンダクタンス状態で決まる端子ｒｌの電位を後段のラッチ回路にラッチさせる。読み出し動作では、不揮発性記憶素子ＰＭ１ａ，ＰＭ２ａのソース電極（ｓｌ）及びドレイン電極（ｗｌ）側は共に０Ｖに固定されている。したがって、読み出し時に、トランジスタＰＭ１ａ，ＰＭ２ａから弱いホットエレクトロンがフローティングゲートに注入されることはない。その際、読み出しＭＩＳトランジスタＤＭ１，ＤＭ２からフローティングゲートに弱いホットエレクトロン注入が発生しようとするが、ＴＲ４，ＴＲ３、ＤＭ２、ＤＭ１が縦積みされているから、読み出しＭＩＳトランジスタＤＭ１，ＤＭ２のドレイン電圧はｐｕ以下の電圧になり、また、読み出し時におけるｃｇの制御レベルも低いので、そのようなホットエレクトロン注入は実質的に無視し得るほど小さいと推定することができる。したがって、不揮発性記憶素子ＰＭ１，ＰＭ２それ自体の読み出し不良率は低くされる。
【００９９】
更に前述の如く、ハミングコードジェネレータ３８１、不揮発メモリ３８２、エラー訂正回路３８３はＥＣＣ回路を実現するから、仮に、不揮発性メモリ３８９の不揮発性記憶ブロック７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃４から読み出されたデータに読み出し不良を生じても、自動的にエラーが訂正され、これによって読み出し不良率を究極的に低減する事ができる。そのようなＥＣＣ回路によるエラー訂正機能を保証するには、前記不揮発性メモリ３８０、３８２において、不揮発性記憶ブロック７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃４、７ｂＦｉｌｅ＃５に書込みを行うプログラム回路は、ＥＣＣ回路が有効にされるとき、不揮発性記憶ブロック７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃４、７ｂＦｉｌｅ＃５に対する書込みを禁止する動作モードを持つ。例えば、図示はしないが、書込み完了／未完を示す１ビットの不揮発性フラグを不揮発性メモリ３８０に設け、当該不揮発性フラグがコントローラ３８４の制御でセット状態にされたとき、前記プログラム回路に前記書込みを禁止する動作モードを指定する。
【０１００】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０１】
例えば、前記不揮発性記憶素子は救済回路における救済情報の格納などの他に、プログラマブルロジックを構成するための不揮発性記憶素子等に広く適用することが可能である。
【０１０２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１０３】
すなわち、不揮発性記憶素子を用いたメモリセルによる長期の情報保持性能を向上させることができる。通常のロジック回路プロセス、あるいは汎用ＤＲＡＭプロセス等に対して、全く新たなプロセスを追加することなく、読み出し不良の発生率を著しく低下できる。単層のポリシリコンゲートで構成されたフラッシュメモリセルを半導体装置に形成されたメモリモジュールやメモリ回路の救済回路として利用する技術を提供することができる。
【０１０４】
単層ポリシリコンゲートプロセスのような単層ゲートプロセスを用いても、前記データ保持性能に優れた不揮発性メモリをＤＲＡＭなどを一緒に混載したシステムＬＳＩのような半導体集積回路を得ることができる。更に、従来の標準ＣＭＯＳの製造プロセスのような製造プロセスに何らの工程追加を行うことなしに、高信頼度の不揮発性メモリを形成することができることから、同一半導体基板上に不揮発性メモリとロジックＬＳＩ、あるいは不揮発性メモリとＤＲＡＭとを混載するＬＳＩへの適用も容易である。したがって、製造コストを増加することなくフラッシュメモリ混載のシステムＬＳＩを提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路が有する情報記憶セルとしてのメモリセルの一例を示す等価回路図である。
【図２】図１の読み出しＭＩＳトランジスタの電圧電流特性図である。
【図３】図１の回路構成を実現するためのデバイス構造を示す断面図である。
【図４】図３におけるＡ−Ａ‘断面図である。
【図５】図３におけるＢ−Ｂ’断面図である。
【図６】図３の平面レイアウト図である。
【図７】図１の回路における書込み、消去、読み出し動作時の各端子への印加電圧の状態を例示する説明図である。
【図８】本発明に係る半導体集積回路が有する情報記憶セルとしてのメモリセルの第２の例を示す等価回路図である。
【図９】図８のメモリセルの平面レイアウト図である。
【図１０】図８のメモリセルに対する書込み、消去、読み出し動作時の各端子への印加電圧の状態を例示する説明図である。
【図１１】本発明に係る半導体集積回路の一例であるＤＲＡＭのマット選択救済回路図を示す回路図である。
【図１２】従来のレーザー溶断ヒューズを用いた場合のマット選択救済回路を示す回路図である。
【図１３】本発明に係る半導体集積回路の一例であるフラッシュメモリの回路ブロックを概略的に示すブロック図である。
【図１４】本発明に係る半導体集積回路の一例であるシステムＬＳＩのチップ平面図である。
【図１５】本発明のシステムＬＳＩのテスティングフローを示すフローチャートである。
【図１６】本発明に係る半導体集積回路の一例である１ＧビットＤＲＡＭを示すチップ平面図である。
【図１７】図１６のＤＲＡＭのテスティングフローを示すフローチャートである。
【図１８】本発明に係る半導体集積回路の一例であるフラッシュメモリの製造工程を示すための第１の断面構造図である。
【図１９】本発明に係る半導体集積回路の一例であるフラッシュメモリの製造工程を示すための第２の断面構造図である。
【図２０】本発明に係る半導体集積回路の一例であるフラッシュメモリの製造工程を示すための第３の断面構造図である。
【図２１】本発明に係る半導体集積回路の一例であるフラッシュメモリの製造工程を示すための第４の断面構造図である。
【図２２】本発明に係る半導体集積回路に含まれる不揮発性情報記憶セルの更に別の例である高信頼化フラッシュメモリセルを示す等価回路図である。
【図２３】本発明に係る半導体集積回路に含まれる不揮発性情報記憶セルの更に別の例である微細面積フラッシュメモリセルを示す等価回路図である。
【図２４】本発明に係る半導体集積回路に含まれる不揮発性情報記憶セルの更に別の例である電圧センス型のフラッシュメモリセルを示す等価回路図である。
【図２５】本発明に係る半導体集積回路に含まれる不揮発性情報記憶セルの更に別の例であるメタルカバー型のフラッシュメモリセルを示す平面レイアウト図である。
【図２６】図２５中のＣ−Ｃ‘断面図である。
【図２７】本発明に係る半導体集積回路に含まれる不揮発性情報記憶セルの更に別の例であるメタルカバー型のフラッシュメモリセルを示す平面レイアウト図である。
【図２８】図２７中のＤ−Ｄ‘断面図である。
【図２９】本発明に係る半導体集積回路に含まれる不揮発性情報記憶セルの更に別の例であるｐ型チャンネルＭＩＳトランジスタを用いたフラッシュメモリセルを示す等価回路図である。
【図３０】読み出しＭＩＳトランジスタＥＭ１，ＥＭ２に関する電圧電流特性図である。
【図３１】図２９のメモリセルの平面レイアウト図である。
【図３２】本発明に係る半導体集積回路に含まれる不揮発性情報記憶セルの更に別の例である２ＮＡＮＤ型のフラッシュメモリセルを示す等価回路図である。
【図３３】図３２の２ＮＡＮＤ型のフラッシュメモリセルに用いられるＭＩＳトランジスタの電圧電流特性図である。
【図３４】図３２のメモリセルの平面レイアウト図である。
【図３５】本発明に係る半導体集積回路に含まれる不揮発性情報記憶セルの更に別の例である自己学習型の２ＮＡＮＤゲートを示す回路図である。
【図３６】図３５の回路の入力信号に対する信号伝達特性図である。
【図３７】図３５のメモリセルの平面レイアウト図である。
【図３８】本発明に係る不揮発性記憶素子を適用したゲート酸化膜劣化モニター回路の回路図である。
【図３９】本発明に係る半導体集積回路に含まれる不揮発性情報記憶セルの更に別の例である差動増幅型フラッシュセルを示す等価回路図である。
【図４０】図３９のフラッシュセルの平面レイアウト図である。
【図４１】本発明に係る半導体集積回路の更に別の例であるヒューズモジュールのブロック図である。
【図４２】不揮発性記憶ブロックの回路例を示す回路図である。
【図４３】バイアスコントローラによる単位情報セルの制御態様を例示する説明図である。
【図４４】単位情報セルの一例を示す回路図である。
【図４５】単位情報セルに対するプログラム完了後におけるヒューズモジュールの実使用状態での読み出しタイミングチャートである。
【図４６】メモリセル部のレイアウトパターンを示す平面図である。
【図４７】図４３の制御態様に従った単位情報セルに対数するプログラム動作のタイミングチャートである。
【図４８】ハミングコードジェネレータによるハミングコード生々論理の一例を示す論理回路図である。
【図４９】初期閾値電圧（Ｖｔｈｉ）を比較的高く設定した場合における不揮発性メモリセルの閾値電圧分布を例示する説明図である。
【図５０】初期閾値電圧（Ｖｔｈｉ）を比較的低く設定した場合における不揮発性メモリセルの閾値電圧分布を例示する説明図である。
【図５１】エンハンスメントタイプで構成された読み出しＭＩＳトランジスタの電圧―電流特性図である。
【図５２】レーザヒューズと電気ヒューズとの関係を回路接続的に示したブロック図である。
【図５３】ＤＲＡＭにおけるダイナミックメモリセルの一例を示す縦断面図である。
【図５４】図１の不揮発性記憶素子の詳細を例示する回路図である。
【符号の説明】
ＰＭ、ＰＭ１、ＰＭ２、ＰＭ３  不揮発性記憶素子
ＤＭ、ＤＭ１，ＤＭ２、ＤＭ３  読み出しＭＩＳトランジスタ
ＳＭ  選択ＭＩＳトランジスタ
ＲＤＬ  読み出しデータ線
ＰＤＬ  書込みデータ線
ＲＷＬ  読み出しワード線
ＰＷＬ  書込みワード線
Ｖｆ  フローティングゲート
Ｖｓｓ、Ｖｓ  ソース線
３８０  不揮発性メモリ
７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃５  不揮発性記憶ブロック
３８１  ハミングコードジェネレータ
３８２  不揮発性メモリ
３８３  エラー訂正回路
３８４  コントローラ
３８５  バイアスコントローラ
３８６  単位情報セル
ＰＭ１ａ、ＰＭ２ａ  不揮発性記憶素子構成用ＭＩＳトランジスタ
ＰＭ１ｂ、ＰＭ２ｂ  不揮発性記憶素子構成用ＭＩＳ容量素子
ｃｇ  コントロールゲート
ｓｌ  ソース線
【図１】
0004530464.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
0004530464.tif 000041
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
0004530464.tif 000049
【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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