(57)【特許請求の範囲】
【請求項１】
一対のダミー差動増幅器および実差動増幅器と、差動増幅器と、加算器と、バイアス回路を含んだ非線形回路であって、
前記ダミー差動増幅器は、差動対を構成する一対のＭＯＳトランジスタと、それぞれの前記ＭＯＳトランジスタのソースにそれぞれ接続された２つのソース抵抗と、短絡された前記２つのソース抵抗の他端部に接続されたバイアス電流源と、一方の前記ＭＯＳトランジスタの一方のゲートに出力端を接続すると共に前記ＭＯＳトランジスタのソースに反転入力端を接続した演算増幅器と、他方の前記ＭＯＳトランジスタの一方のゲートに出力端を接続すると共に前記ＭＯＳトランジスタのソースに反転入力端を接続した演算増幅器と、それぞれの演算増幅器の出力端と反転入力端にドレインとソースを接続したＭＯＳトランジスタとを含み、
前記実差動増幅器は、差動対を構成する一対のＭＯＳトランジスタと、それぞれの前記ＭＯＳトランジスタのソースにそれぞれ接続された２つのソース抵抗と、短絡された前記２つのソース抵抗の他端部に接続されたバイアス電流源とを含み、
前記加算器は、前記実差動増幅器および前記差動増幅器にそれぞれ対応するＭＯＳトランジスタのドレインから得られる差動信号を出力信号として得る加算回路を含み、
前記バイアス回路は、前記バイアス電流源の電流値を設定するバイアス回路であり、
前記ダミー差動増幅器と対応させた前記実差動増幅器の回路定数は実質的に同一であり、前記ダミー差動増幅器のそれぞれの演算増幅器の出力端を対応する前記実差動増幅器の差動対を構成するＭＯＳトランジスタのゲートに印加し、
前記ダミー差動増幅器のそれぞれの演算増幅器の対応する非反転入力端、および差動増幅器の入力端に差動入力信号を、少なくとも１つの前記実差動増幅器と少なくとも１つの差動増幅器において前記加算回路に対応させて印加し、前記差動入力信号と前記加算回路からの出力信号との間に非線形の伝達特性を持たせることを特徴とする非線形回路。
【請求項２】
ダミー差動増幅器と実差動増幅器とバイアス回路を含んだ非線形回路であって、
前記ダミー差動増幅器は、差動対を構成する一対のＭＯＳトランジスタと、それぞれの前記ＭＯＳトランジスタのソースにそれぞれ接続された２つのソース抵抗と、短絡された前記２つのソース抵抗の他端部に接続されたバイアス電流源と、一方の前記ＭＯＳトランジスタの一方のゲートに出力端を接続すると共に前記ＭＯＳトランジスタのソースに反転入力端を接続した演算増幅器と、他方の前記ＭＯＳトランジスタの一方のゲートに出力端を接続すると共に前記ＭＯＳトランジスタのソースに反転入力端を接続した演算増幅器と、それぞれの演算増幅器の出力端と反転入力端にドレインとソースを接続したＭＯＳトランジスタを含み、
前記実差動増幅器は、差動対を構成する一対のＭＯＳトランジスタと、それぞれの前記ＭＯＳトランジスタのソースにそれぞれ接続された２つのソース抵抗と、短絡された前記２つのソース抵抗の他端部に接続されたバイアス電流源とを含み、
前記バイアス回路は、前記バイアス電流源の電流値を設定するバイアス回路であり、
前記ダミー差動増幅器と前記実差動増幅器の回路定数は実質的に同一であり、前記ダミー差動増幅器のそれぞれの演算増幅器の出力端を対応する実差動増幅器の差動対を構成する一対のＭＯＳトランジスタのゲートに印加し、
前記それぞれのダミー差動増幅器の前記それぞれの演算増幅器の対応する非反転入力端に差動入力信号を印加し、前記差動入力信号と前記実差動増幅器のそれぞれのドレインからの出力信号との間に、所定レベル以上の入力信号に対する出力信号レベルの振幅をクリップするようにしたことを特徴とする非線形回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は非線形回路に関する。さらに詳述すると、本発明は、例えばＣＣＤを使用したカメラ等に適用して好適な非線形回路に関する。詳しくは、ＣＣＤ等の撮像素子により光電変換されたダイナミックレンジの広い信号を規定の出力レベル内に効果的に圧縮する改良された非線形回路に関する。より詳しくは、ニー特性あるいはガンマ特性を持つ集積化された非線形回路に関する。
【０００２】
【従来の技術】
ＣＣＤを撮像素子にしたカメラなどの分野において、ＣＣＤ等により光電変換した信号をＡ／Ｄ変換し、デジタル的に信号処理する方法が一般的に行われている。その際、人間の目の解像度は暗い方に対して高く、明るい方に対しては低いという特性があるために、光量に対してリニアーな特性を持つ光電変換した信号を単純にＡ／Ｄ変換しただけでは、Ａ／Ｄ変換のダイナミックレンジを有効に使えないという問題がある。そこで、撮像素子とＡ／Ｄ変換器との間に、非線形な伝達特性を持つ回路を挿入することにより、Ａ／Ｄ変換器のダイナミックレンジを有効に使う工夫がなされている。この非線形な伝達特性を持つ回路を一般的には、ニー回路（あるいはガンマ回路などとも言う）と呼び、入力信号が小さいうちは入出力ゲインが大きく、入力信号が大きくなると入出力ゲインが小さくなるような回路となっている。
【０００３】
ニー特性を実現するための従来技術としては、特開平５−６４０７０および特開平５−１６７９１２に見られるように、信号のピークを検出して増幅器のゲインを変化させたり、異なる入射光量で撮像された信号を選択するような方式が考えられている。あるいは、撮像した信号をダイナミックレンジの高いＡ／Ｄ変換器でデジタルした後、ＲＯＭテーブル等でニー特性を持たせる方法が考えられている。
【０００４】
【発明が解決しようとする課題】
近年、デジタルスチールカメラや、ビデオカメラが急速に普及しており、それらのシステム全体の高速性、低消費電力性の要求はますます高まってきている。
しかし、上記ニー回路は、その要求特性を簡単に実現する方法がなく、高速化、低消費電力化、回路の小型化の１つのネックになっていた。上述した従来例は、複雑な回路構成や、高い性能を持った部品等が必要であり、また、高速信号処理化や低消費電力化にとっては必ずしも優位な方法とは言えない。
【０００５】
本発明の目的は、簡単な回路構成で、かつ高速性を保ったまま、所望のニー特性、およびガンマ特性を実現する非線形回路を提供することである。また、本発明の他の目的は、集積回路に適した非線形回路の構成を提供することである。
【００１０】
【課題を解決するための手段】
本発明は、このような目的を達成するために、一対のダミー差動増幅器および実差動増幅器と、差動増幅器と、加算器と、バイアス回路を含んだ非線形回路であって、前記ダミー差動増幅器は、差動対を構成する一対のＭＯＳトランジスタと、それぞれの前記ＭＯＳトランジスタのソースにそれぞれ接続された２つのソース抵抗と、短絡された前記２つのソース抵抗の他端部に接続されたバイアス電流源と、一方の前記ＭＯＳトランジスタの一方のゲートに出力端を接続すると共に前記ＭＯＳトランジスタのソースに反転入力端を接続した演算増幅器と、他方の前記ＭＯＳトランジスタの一方のゲートに出力端を接続すると共に前記ＭＯＳトランジスタのソースに反転入力端を接続した演算増幅器と、それぞれの演算増幅器の出力端と反転入力端にドレインとソースを接続したＭＯＳトランジスタとを含み、前記実差動増幅器は、差動対を構成する一対のＭＯＳトランジスタと、それぞれの前記ＭＯＳトランジスタのソースにそれぞれ接続された２つのソース抵抗と、短絡された前記２つのソース抵抗の他端部に接続されたバイアス電流源とを含み、前記加算器は、前記実差動増幅器および前記差動増幅器にそれぞれ対応するＭＯＳトランジスタのドレインから得られる差動信号を出力信号として得る加算回路を含み、前記バイアス回路は、前記バイアス電流源の電流値を設定するバイアス回路であり、前記ダミー差動増幅器と対応させた前記実差動増幅器の回路定数は実質的に同一であり、前記ダミー差動増幅器のそれぞれの演算増幅器の出力端を対応する前記実差動増幅器の差動対を構成するＭＯＳトランジスタのゲートに印加し、前記ダミー差動増幅器のそれぞれの演算増幅器の対応する非反転入力端、および差動増幅器の入力端に差動入力信号を、少なくとも１つの前記実差動増幅器と少なくとも１つの差動増幅器において前記加算回路に対応させて印加し、前記差動入力信号と前記加算回路からの出力信号との間に非線形の伝達特性を持たせる、ことを特徴としている。
【００１１】
また、ダミー差動増幅器と実差動増幅器とバイアス回路を含んだ非線形回路であって、前記ダミー差動増幅器は、差動対を構成する一対のＭＯＳトランジスタと、それぞれの前記ＭＯＳトランジスタのソースにそれぞれ接続された２つのソース抵抗と、短絡された前記２つのソース抵抗の他端部に接続されたバイアス電流源と、一方の前記ＭＯＳトランジスタの一方のゲートに出力端を接続すると共に前記ＭＯＳトランジスタのソースに反転入力端を接続した演算増幅器と、他方の前記ＭＯＳトランジスタの一方のゲートに出力端を接続すると共に前記ＭＯＳトランジスタのソースに反転入力端を接続した演算増幅器と、それぞれの演算増幅器の出力端と反転入力端にドレインとソースを接続したＭＯＳトランジスタを含み、前記実差動増幅器は、差動対を構成する一対のＭＯＳトランジスタと、それぞれの前記ＭＯＳトランジスタのソースにそれぞれ接続された２つのソース抵抗と、短絡された前記２つのソース抵抗の他端部に接続されたバイアス電流源とを含み、前記バイアス回路は、前記バイアス電流源の電流値を設定するバイアス回路であり、前記ダミー差動増幅器と前記実差動増幅器の回路定数は実質的に同一であり、前記ダミー差動増幅器のそれぞれの演算増幅器の出力端を対応する実差動増幅器の差動対を構成する一対のＭＯＳトランジスタのゲートに印加し、前記それぞれのダミー差動増幅器の前記それぞれの演算増幅器の対応する非反転入力端に差動入力信号を印加し、前記差動入力信号と前記実差動増幅器のそれぞれのドレインからの出力信号との間に、所定レベル以上の入力信号に対する出力信号レベルの振幅をクリップするようにした、ことを特徴としている。
【００１２】
【発明の実施の形態】
図１に本発明を適用した、実施の形態の基本概念図を示す。図１において増幅器１と増幅器２は共通な信号源に接続され、出力は共に加算器に入り、増幅器１と増幅器２のそれぞれの出力信号の加算結果が出力となっている。ここで、増幅器２は図２に示すように、線形な伝達特性を持っている。増幅器１は、図３に示すように、所定値以下では線形の入出力特性を呈するが、所定値以上の入力信号レベルでは出力信号がクリップされてしまう伝達特性を持っている。これらの二つの出力信号を加算したものが出力となっている、この様子を図４に示す。ニーポイント以下の入出力特性は、増幅器１と増幅器２のゲインの和となり、ニーポイント以上における入出力特性は、この場合、増幅器２のゲインに等しくなる。
この加算結果を示す総合特性を所望する特性とするためには、先ず総合特性におけるニーポイント以上の入出力特性から増幅器２の特性を決定し、次にニーポイント以下の入出力特性から決定された増幅器２の特性を決定することで、実現可能である。
【００１３】
図２に、図１の基本概念を拡張し、ニーポイントを複数とし、入力信号レベルの増加に対して、出力信号の増加が緩やかに変化するようにする場合の構成を示す。この場合は、図１における増幅器１を、それぞれの伝達特性を変えた複数の増幅器に置き換えた場合である。ここで、増幅器１１、増幅器１２、〜増幅器１５は、入力信号に対するニーポイントが、図７に示す総合特性それぞれのニーポイントｋ１、ｋ２、ｋ３、ｋｎを持つように設定する。同様に、増幅器１１〜増幅器１５の入出力特性、すなわちゲインについても図７に示す総合特性をもたらすように設定することで、所謂ガンマ特性を実現することが出きる。
【００１４】
図８は、本発明の一実施形態における図１の増幅器１および増幅器２の回路の実施例を示し、また、本発明における図２の複数の増幅器のうち、増幅器が２つの場合の実施例を示す図である。図１における増幅器２、すなわち線形の入出力特性を持つ増幅器２は、ニーポイントが、所定の入力範囲の外に設定されている非線形増幅器と考えることができ、このようにニーポイントを設定することで、図１における増幅器１と増幅器２の回路構成は、同一とすることができる。実際の回路においては、それぞれの増幅器には、入力信号に対してそれぞれ異なる動きをすることになる。図８では、差動対で構成された同一構成の２組の差動増幅器で構成している。
【００１５】
図９は、図８の差動対、バイアス回路等を含む本発明によるニー回路の実施例であり、図１に示した構成の回路である。正確には、図５で示した構成における、増幅器が２つの場合の回路を示している。ここで差動部１１０は所定の入力範囲で非線形の伝達特性を持ち，差動部１２０は所定の入力範囲では線形の伝達特性を持つようにしている。ここで、Ｐ１〜Ｐ８はＰＭＯＳ、Ｎ１〜Ｎ９はＮＭＯＳ、Ａ１〜Ａ５は演算増幅器、Ｒ１〜Ｒ５は抵抗、Ｖｉ＋、Ｖｉ−はそれぞれ入力信号電圧、Ｉｏｕｔ＋、Ｉｏｕｔは出力信号電流、Ｖｋはニー設定電圧である。
【００１６】
これらの各素子の特性や値は、所望する回路特性やニー特性に応じて変えるべきものであるが、仮に、
Ｐ１＝Ｐ２
２×Ｐ３＜Ｐ４＝Ｐ５
Ｎ１＝Ｎ２＝Ｎ３＝Ｎ４＝Ｎ５＝Ｎ６
Ｒ１＝２×Ｒ２＝２×Ｒ３
Ｒ４＝Ｒ５＜Ｒ１
とする。ここで、Ｐ６〜Ｐ８は、通常のカスケードバイアスを行うためのＭＯＳである。また、それぞれのＭＯＳに関しての等号（＝）は、特性が同一であることを示す。ただし、所望する回路特性や性能によっては、全く同一である必要ななく、ほぼ同様な特性でも十分に満足する結果が得られる。
【００１７】
以上の条件で、入力電圧（差動Ｖｉ＝（Ｖｉ＋）−（Ｖｉ−））に対する出力電流（差動Ｉｏｕｔ＝（Ｉｏｕｔ＋）−（Ｉｏｕｔ−））の関係は、図１０のようになる。
【００１８】
以下にこの回路の動作を説明する。先ず、バイアス部で作られるバイアス電流Ｉｂｉａｓは、ニー設定電圧と抵抗Ｒ１で決定され、
Ｉｂｉａｓ＝Ｖｋ／Ｒ１
となる。このバイアス電流を前記した条件で各差動部へミラーすると、テール電流は
Ｉａ＝Ｉｂ＝Ｉｂｉａｓ＝Ｖｋ／Ｒ１
となる。
【００１９】
差動部１１０では、演算増幅器（Ａ２，Ａ３）の一方の入力にソースが、そして他方の入力に入力信号が接続されており、出力がゲートに接続されている。従って、名目的には、入力信号のそれぞれの電圧は、対応するソース電圧に等しくなるように制御されている。このような差動部１１０に前述のようなテール電流が流れ、そして、ΔＶｉ（ΔＶｉ＝（Ｖｉ＋）−（Ｖｉ−））なる信号電圧が入力されたとすると、抵抗（Ｒ２、Ｒ３）により、差動電流ΔＩａは、
ΔＩａ＝ΔＶｉ／（Ｒ２＋Ｒ３）
＝ΔＶｉ／Ｒ１
となる。ただし、この関係が成り立つのは、
ΔＩａ＜Ｉａ
までの範囲であり、それ以上の差動電圧が入力されてもテール電流以上の差動電流は流れようがないため、差動電流ΔＩａは飽和する。差動電流ΔＩａが飽和する入力電圧値は、
ΔＶｉ（ｓａｔ）＝Ｉａ×Ｒ１＝Ｖｋ
となる。
【００２０】
このような差動電流ΔＩａは、Ｉｏｕｔとして出力されるので、この差動部１１０のみの伝達特性は、図１０中の２点鎖線のようになる。
【００２１】
一方、差動部１２０においても基本的には差動部１１０と同じような動作をするので、その飽和する入力電圧は、
ΔＶｉ（ｓａｔ）＝Ｉｂ×（Ｒ４＋Ｒ５）
となる。ここで、ソース抵抗が差動部１１０と異なっており、前述の条件から、Ｒ４＝Ｒ５＜Ｒ１であるため、上式は
ΔＶｉ（ｓａｔ）＝Ｉｂ×（Ｒ４＋Ｒ５）＞Ｉｂ×２×Ｒ１
すなわち
ΔＶｉ（ｓａｔ）＞Ｉｂ×２×Ｒ１＝２×Ｖｋ
となり、差動部１２０は、差動部１１０と比べて十分大きいポイントに飽和入力電圧がある。このため、所定の入力信号範囲においては、実質的には線形の伝達特性と見なすことができ、目的とする差動部１１０のニーポイント付近に対する影響を与えない。差動部１２０のみの伝達特性は、図１０中の一点鎖線で示したようになる。この図では、差動部１２０のゲインは差動部１１０のゲインの１／１３としており、この場合、差動部１２０のニーポイントは、光電変換のダイナミックレンジを考慮しても、差動部１１０のニーポイントに対して完全に無視できる範囲である。
【００２２】
結果的には、差動部１１０と差動部１２０の出力の合計が、Ｉｏｕｔとして出力され、それは、図１０の実線のようになり、所望のニー特性を得ることができる。この実施例において、各素子の値を変化させれば、それぞれのニーポイントとゲインを得ることができ、自由にニー特性、すなわち総合の伝達特性を変化させることができる。また、外部からニー設定電圧を可変することでもニーポイントを変化させることができる。
【００２３】
さらに別の差動部を本回路に追加することで、複数のニーポイントを持つ回路を実現することが出きる。このように差動部を５つぐらい設けると、所謂ガンマ特性の伝達特性を持つ回路を実現することができる。
【００２４】
前述の実施例の形態は、もっとも単純な回路でニー特性を実現できるため、低消費電力化には最適な実施例と言える。
【００２５】
しかしながら、より高速化を目指そうとする場合には、図１１に示すように入力部を改良することで、対応することが可能である。図８に示した実施例の形態では、設定されているニーポイントよりも大きな入力信号に対しては、回路が飽和しているため、言いかえれば、それぞれの入力信号に対応してソース電位が変化しないため、その演算増幅器を含むフィードバック制御が行われなくなっている。すなわち、そのような状態では、演算増幅器は、よりその出力信号を変位させようとし、その出力電位は大きく変位する。しかし、その結果が反転入力にフィードバックされてこない状態となっている。このような状態の後で、設定されているニーポイントよりも小さな信号となった場合、通常の帰還動作に復帰する、すなわち、演算増幅器の出力信号が大きく変位している状態から通常の電位状態に復帰するのに浮遊容量等の存在によりある程度の時間が必要である。この復帰時間を少なくするための回路の実施例の形態が、図１１に示す回路である。
【００２６】
図１１では、図９における差動部１１０の部分のみを示している。図９に対応する部分には同じ記号を使用している。図９における差動部１２０の部分は示していない。図１１を図９に適用した場合は、図９における差動部１２０への入力信号は、図１１のＶｉ＋、Ｖｉ−が結合される。図９において、所定の入力範囲で飽和が発生する差動部１１０のみに対する図が図１１に示す図である。図９における差動部１２０は、所定の入力範囲では飽和が発生しないので、図１１に示す改良は不要である。
【００２７】
図１１では、所定値以上の入力信号レベルに対して出力信号レベルの振幅が制限される伝達特性を呈する回路について、より高速化を目指す場合の改良された回路の実施例を示している。
【００２８】
実施例の形態として図１１に示すように、図９の差動部１１０に対応する実差動部１１２に対して、新たにダミーの差動部１１１を設けている。ここで図９と大きく異なる箇所は、演算増幅器はダミー側にのみ持たせ、ＮｘおよびＮｙなる新たなＭＯＳを追加し、図９の差動部１１０に対応する実差動部１１２への入力信号（それぞれのＭＯＳのゲート信号）を、ここの演算増幅器の出力から供給していることである。ここで、ＭＯＳの値は、
Ｎｘ＝Ｎｙ＞Ｎ６＝Ｎ７（＝Ｎ６’＝Ｎ７’）
としておく。このように選択することで、ダミー部が飽和しない範囲では、ダミー差動部１１１と、実差動部１１２のそれぞれの差動電流は、実質的に同一になる。従って、このように改良された入力部を持つ本発明による実差動部の回路動作も、前述した図９における場合と全く同様になる。この改良された入力部を持つ実施の形態の回路の特徴は、図９の実施例の形態に比べて、飽和状態からの復帰時間が大幅に改善されることである。
【００２９】
飽和からの復帰時間の視点から図９の実施例を見ると、図９では、飽和時に差動対の一方の側の電流がゼロになることで、演算増幅器のフィードバックループが切れた状態になり、その出力ノード（ＮＭＯＳのゲート）電圧が振り切れてしまうために起こる。
【００３０】
そこで、改良された実施例においては、ダミー部１１１では、Ｎｘ、ＮｙのＭＯＳにより出力が振り切れる前にオンし、新たなループを構成し、どのノードも振り切れてしまうことのない様に工夫した。また、サイズ的にはＮｘ、ＮＹの方が、Ｎ６（Ｎ６’）、Ｎ７（Ｎ７’）よりも大きいため、飽和前の入力に対して影響を与えることはない。このようにして得られたノード電圧を、実差動部１１２のゲート電圧として与えれば、飽和前はダミーの差動部１１１と同じ差動電流が流れ、飽和点もダミー側と同じになり、かつ、飽和後においてはダミー部には新たなループで発生する差動電流が現われているが、実差動部１１２にはそれが無いため、すなわち、ダミー部に存在するＮｘやＮｙによる電流が無いため、差動電流は飽和電流そのものである。
【００３１】
図１１に示すように、ダミー差動部１１１のドレインは、実差動部１１２のドレインとは共通接続していない。また、ダミー差動部１１１が飽和した時点およびそれ以後については、ダミーのＮｘ、Ｎｙによるループで発生す演算増幅器の出力電圧が、飽和した時点での電圧よりも確実に大きい（Ｎｘ、Ｎｙ＞Ｎ６、Ｎ７であるから）。このため、実差動部１１２に与える影響は、飽和の状態をより飽和状態に変化させるのみであり、結果的に実差動部１１２の飽和後の差動電流は変化せず、所定の飽和電流で一定となる。そして、飽和状態からの復帰は、ダミー部１１１の効果により短時間になり、より優れた高速応答特性を持つ回路が実現できるようにする。
【００３２】
また、図１１に示す回路は、高速なレベルリミッタとしても使用可能である。
図１１に示していない部分に対し図８を適用すれば、高速でかつ、リミッタレベルが安定した可変レベルリミッタとしても使用できる。
【００３３】
上述したようなダミーの差動部とした理由は、飽和レベル以前についてはダミーの差動部に実差動部と同じ動作をさせ、飽和後においては、実差動部に対して余分な出力を生じさせないようにし、同時にニーポイントレベルの温度安定性を考慮したことによる。そのためには、上述したように、ダミー部１１１と実差動部１１２の対応する各素子の特性や定数が同一もしくはほぼ同一であることが望ましい。
【００３４】
【発明の効果】
以上説明した通り、本発明によれば、簡単な回路構成で、かつ高速性を保ったまま、所望のニー特性を実現でき、さらに加えて、温度特性の良好で設定可能な電流源を用いたＭＯＳ差動部を使用したことでニーポイントレベルの安定性を含め、安定したニー特性を持つ伝達特性を得ることができる。また、本発明による回路、あるいは高速応答も可能な可変レベルリミッタの構成を使用して、高速応答性に優れた、任意の非線形特性を呈する回路を実現できる。これらの回路構成は、集積化回路にする場合に適した構成である。
【図面の簡単な説明】
【図１】本発明の実施の形態の基本概念図を示した図である。
【図２】基本概念図における線形な伝達特性を呈する第２の増幅手段の入出力特性を示す図である。
【図３】基本概念図における所定値以上の入力信号に対して出力信号レベルの振幅が制限される第１の増幅手段の入出力特性を示す図である。
【図４】基本概念図における入力と加算手段の出力との間の入出力特性を示す図である。
【図５】基本概念図を拡張し、基本概念図における第１の増幅手段について、伝達特性がそれぞれ異なる複数の増幅手段を設けた拡張された非線形回路手段を示す図である。
【図６】拡張された非線形回路手段におけるそれぞれの増幅手段の入出力特性の１例を示す図である。
【図７】拡張された非線形回路手段の入出力特性を示す図である。
【図８】本発明の実施の形態による増幅回路の実施例を示す図である。
【図９】本発明の実施の形態による基本構成の実施例であり、加算回路、バイアス部を含めた実施例を示す図である。
【図１０】本発明の実施の形態による基本構成の実施例における、それぞれの増幅回路の入出力特性と、判り易くするために加算回路のゲインを１とした場合の、加算回路出力との関係を示す図である。
【図１１】本発明の実施の形態の回路構成における改良された信号入力部を示す図である。
【符号の説明】
１        増幅器
２        増幅器（線形）
１１      増幅器
１２      増幅器
１５      増幅器
２１      差動部
２２      差動部
１１０    差動部
１１１    ダミー部
１１２    実差動部
１２０    差動部
Ｖｉ      入力信号
Ｉｏｕｔ    出力電流
Ａ１〜Ａ５    演算増幅器
Ｉａ、Ｉｂ    差動電流
Ｐ１〜Ｐ８    ＰＭＯＳ
Ｎ１〜Ｎ９    ＮＭＯＳ
Ｎ６’、Ｎ７’  ＮＭＯＳ
Ｎｘ、Ｎｙ    ＮＭＯＳ
Ｒ１〜Ｒ５、    抵抗
Ｒ２’、Ｒ３’    抵抗
Ｖｋ        ニー設定電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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