(57)【特許請求の範囲】
【請求項１】
第１の出力からの出力電圧を第２の出力からの出力電圧に対して遅延させて出力させるシーケンス装置において、
エミッタが入力側に接続され、コレクタが前記第１の出力に接続されたＰＮＰトランジスタと、
前記ＰＮＰトランジスタのベースに一端が接続された電流制限用抵抗と、
前記電流制限用抵抗の他端にコレクタが接続され、エミッタが接地されたＮＰＮトランジスタと、
前記ＮＰＮトランジスタのベースにアノードが接続され、カソードが前記第２の出力に接続された定電圧ダイオードと
を備え、
前記第２の出力の出力電圧が前記定電圧ダイオードのツェナー電圧より高くなると、前記ＰＮＰトランジスタと前記ＮＰＮトランジスタとがオンすることを特徴とするシーケンス装置。
【請求項２】
第１の出力からの出力電圧を第２の出力からの出力電圧に対して遅延させて出力させるシーケンス装置において、
コレクタが入力側に接続され、エミッタが前記第１の出力に接続されたＰＮＰトランジスタと、
前記ＰＮＰトランジスタのコレクタに一端が接続された電流制限用抵抗と、
前記電流制限用抵抗の他端にエミッタが接続され、コレクタが前記ＰＮＰトランジスタのベースに接続されたＮＰＮトランジスタと、
前記ＮＰＮトランジスタのベースにアノードが接続され、カソードが前記第２の出力に接続された定電圧ダイオードと
を備え、
前記第２の出力の出力電圧と前記入力側電圧との和が前記定電圧ダイオードのツェナー電圧より高くなると、前記ＰＮＰトランジスタと前記ＮＰＮトランジスタとがオンすることを特徴とするシーケンス装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シーケンス装置に関するものであり、電圧検出用素子である定電圧ダイオードで検出する電圧がツェナー電圧より高くなると、電圧制御用素子であるＰＮＰトランジスタからの電圧を確実に遅延させて出力させることを目的とする回路に関するものである。
【０００２】
【従来の技術】
従来のシーケンス装置は図３の回路図のようなものでありタイマー用コンデンサＣ１と電流制限用抵抗Ｒ１とによる充電時間を利用して、電圧制御用素子であるＰＮＰトランジスタＱ１とＮＰＮトランジスタＱ２の動作を遅延させるものであったが、タイマー用コンデンサＣ１の放電が終了していない時にシーケンス動作が行われると、出力電圧の立ち上がりを遅延させることができないという問題があった。
【０００３】
【発明が解決しようとする課題】
このように従来のシーケンス装置では、タイマー用コンデンサの放電が終了していない時にシーケンス動作が行われると、出力電圧の立ち上がりを遅延させることができないという問題があり、シーケンス動作の繰り返しがあっても、確実にシーケンス動作を行うことができる手段が要求されていた。
【０００４】
【課題を解決するための手段】
本発明に係るシーケンス装置は、上記課題を解決するものであり、電圧検出用素子である定電圧ダイオードＤ１、出力電圧Ｖ２の電圧を検知し、出力電圧Ｖ２の電圧が定電圧ダイオードＤ１のツェナー電圧より高くなると、出力電圧Ｖ１を遅延させて立ち上げるシーケンス装置である。すなわち、第１の出力からの出力電圧を第２の出力からの出力電圧に対して遅延させて出力させるシーケンス装置において、エミッタが入力側に接続され、コレクタが前記第１の出力に接続されたＰＮＰトランジスタと、前記ＰＮＰトランジスタのベースに一端が接続された電流制限用抵抗と、前記電流制限用抵抗の他端にコレクタが接続され、エミッタが接地されたＮＰＮトランジスタと、前記ＮＰＮトランジスタのベースにアノードが接続され、カソードが前記第２の出力に接続された定電圧ダイオードとを備え、前記第２の出力の出力電圧が前記定電圧ダイオードのツェナー電圧より高くなると、前記ＰＮＰトランジスタと前記ＮＰＮトランジスタとがオンすることを特徴とするシーケンス装置である。また、第１の出力からの出力電圧を第２の出力からの出力電圧に対して遅延させて出力させるシーケンス装置において、コレクタが入力側に接続され、エミッタが前記第１の出力に接続されたＰＮＰトランジスタと、前記ＰＮＰトランジスタのコレクタに一端が接続された電流制限用抵抗と、前記電流制限用抵抗の他端にエミッタが接続され、コレクタが前記ＰＮＰトランジスタのベースに接続されたＮＰＮトランジスタと、前記ＮＰＮトランジスタのベースにアノードが接続され、カソードが前記第２の出力に接続された定電圧ダイオードとを備え、前記第２の出力の出力電圧と前記入力側電圧との和が前記定電圧ダイオードのツェナー電圧より高くなると、前記ＰＮＰトランジスタと前記ＮＰＮトランジスタとがオンすることを特徴とするシーケンス装置である。
【０００５】
【発明の実施の形態】
〔出力電圧Ｖ１＞０Ｖ（図１）の場合〕
ＰＮＰトランジスタＱ１のエミッタを入力側に接続し、ベースを電流制限用抵抗Ｒ１を介してＮＰＮトランジスタＱ２のコレクタに接続し、該ＮＰＮトランジスタＱ２のエミッタを接地し、ベースを定電圧ダイオードＤ１のアノードに接続する。
出力電圧Ｖ２の値が、定電圧ダイオードＤ１のツェナー電圧より高くなると、ＰＮＰトランジスタＱ１とＮＰＮトランジスタＱ２をオンし、出力電圧Ｖ１が出力電圧Ｖ２より遅延して立ち上げる。
〔出力電圧Ｖ１＜０Ｖ（図２）の場合〕
ＰＮＰトランジスタＱ１のコレクタを入力側に接続し、ベースにＮＰＮトランジスタＱ２のコレクタを接続し、該ＮＰＮトランジスタＱ２のエミッタとＰＮＰトランジスタＱ１のコレクタの間に電流制限用抵抗Ｒ１を接続し、ＮＰＮトランジスタＱ２のベースを定電圧ダイオードＤ１のアノードに接続する。
電圧を検出している出力電圧Ｖ２の電圧とＶｉｎの電圧の和が、定電圧ダイオードＤ１の電圧より高くなると、ＰＮＰトランジスタＱ１とＮＰＮトランジスタＱ２をオンし、出力電圧Ｖ１が出力電圧Ｖ２より遅延して立ち上げる。
【０００６】
【実施例】
本発明の実施例を図１と図２の回路図に示す。図１は、出力電圧Ｖ１がプラス出力の場合である。また、図２は、出力電圧Ｖ１がマイナス出力の場合である。図１と図２の回路図における出力電圧Ｖ１とＶ２の立ち上がりのシーケンス動作を表わすと、各々、図４と図５のようになる。これより明らかなように、出力電圧Ｖ１は、出力電圧Ｖ２より確実に遅延して立ち上がっている。図３の従来例によるシーケンス装置では、タイマー用コンデンサの放電が終了していない時にシーケンス動作が行われると、出力電圧Ｖ１の立ち上がりを遅延させることができないという問題があったが、図１、図２の実施例では、かかる問題を解決することができ、出力電圧Ｖ１の立ち上がりを確実に行わせることができた。
【０００７】
【発明の効果】
本発明により、出力電圧Ｖ１の立ち上がりを、出力電圧Ｖ２の立ち上がりより確実に遅延させることが可能なシーケンス装置を実現することができた。
【図面の簡単な説明】
【図１】本発明の一実施例を示す出力電圧Ｖ１がプラス出力の場合のシーケンス装置の回路図である。
【図２】本発明の他の実施例を示す出力電圧Ｖ１がマイナス出力の場合のシーケンス装置の回路図である。
【図３】従来例を示すシーケンス装置の回路図である。
【図４】図１の実施例の回路図による、出力電圧Ｖ１、Ｖ２の立ち上がりの関係を表すシーケンス動作図である。
【図５】図２の実施例の回路図による、出力電圧Ｖ１、Ｖ２の立ち上がりの関係を表わすシーケンス動作図である。
【符号の説明】
Ｖin    入力電圧
Ｖ１    出力電圧
Ｖ２    出力電圧
Ｒ１    電流制限用抵抗
Ｄ１    定電圧ダイオード
Ｃ１    コンデンサ
Ｑ１    ＰＮＰトランジスタ
Ｑ２    ＮＰＮトランジスタ
【図１】
0004481425.tif 000002
【図２】
0004481425.tif 000003
【図３】
0004481425.tif 000004
【図４】
0004481425.tif 000005
【図５】
0004481425.tif 000006