(57)【特許請求の範囲】
【請求項１】
遅延クロックを発生する可変遅延回路の経路選択データを遅延量の順にリニアライズメモリに格納するにあたり、
（ａ）遅延クロックのオフセット位相に、シフトクロックの位相を一致させてオフセットを検出し、オフセット検出時の遅延クロックを生じさせる経路選択データをリニアライズメモリに格納する処理と、
（ｂ）前記シフトクロックの位相を順方向へクロック分解能分シフトさせる処理と、
（ｃ）前記シフトクロックの位相と前記遅延クロックの位相とを比較し、位相の一致・不一致を判定する処理と、
（ｄ）前記判定結果が不一致の場合、経路選択データを変更して前記遅延クロックの位相を順方向へシフトさせる処理と、
（ｅ）前記判定結果が一致するまで、前記（ｃ）及び（ｄ）の処理を繰り返す処理と、
（ｆ）前記判定結果が一致した場合、そのときの遅延クロックを生じさせた経路選択データをリニアライズメモリに格納する処理と、
（ｇ）前記（ｂ）〜（ｆ）の処理を繰り返す処理と
を含む可変遅延回路の線形化方法であって、
前記（ｂ）の処理において、前記シフトクロックの位相を順方向にシフト後、遅延クロックの位相をいったん順方向とは逆方向へ逆戻りシフトさせる
ことを特徴とする可変遅延回路の線形化方法。
【請求項２】
基準クロックを発生する基準クロック発生部と、
前記基準クロックを経路選択データに基づいて遅延させて遅延クロックを発生する可変遅延回路と、
前記基準クロックをクロック分解能の幅ずつ遅延させてシフトクロックを発生させるシフトクロック供給部と、
前記遅延クロックのオフセット位相に、前記シフトクロックの位相を一致させてオフセットを検出するオフセット検出部と、
前記遅延クロックの位相と前記シフトクロックの位相とが一致した場合に、前記シフトクロックの位相をクロック分解能分順方向へシフトさせる位相変更制御部と、
前記遅延クロックの位相と前記シフトクロックの位相とを比較し、位相の一致・不一致を判定する位相比較判定部と、
前記判定結果が不一致の場合、前記遅延クロックの位相を順方向へシフトさせるために経路選択データを変更し、前記オフセット検出部によりオフセットが検出された場合、又は、前記判定結果が一致した場合に、そのときの遅延クロックを生じさせた経路選択データをリニアライズメモリに格納するリニアライズメモリ制御部と
を備えたタイミング発生器であって、
前記リニアライズメモリ制御部は、前記位相変更制御部により前記シフトクロックの位相が順方向へシフトされた後、前記位相比較判定部により位相の一致・不一致が判定される前に、前記遅延クロックの位相をいったん順方向とは逆方向へ逆戻りシフトさせる経路選択データを出力する
ことを特徴とするタイミング発生器。
【請求項３】
前記逆戻りシフトの幅が、前記遅延クロックと前記シフトクロックとの間の位相ジッタの幅よりも広い
ことを特徴とする請求項２記載のタイミング発生器。
【請求項４】
前記オフセット位相が、前記可変遅延回路の最小遅延量による遅延クロックの位相よりも前記逆戻りシフト分だけ順方向にシフトさせた遅延クロックの位相である
ことを特徴とする請求項２又は３記載のタイミング発生器。
【請求項５】
前記可変遅延回路が、前記リニアライズメモリに格納される最大遅延量に、前記逆戻りシフトの幅を加えた遅延許容量を有する
ことを特徴とする請求項２、３又は４記載のタイミング発生器。
【請求項６】
前記リニアライズメモリ制御部は、
指定されたデータポインタ値を保持し、経路選択データとして出力する経路選択データ発生部と、
前記判定結果が一致した場合に、前記経路選択データ発生部が発生している経路選択データを格納するリニアライズメモリと、
逆戻りシフトの幅が設定される逆戻りシフト幅設定部と、
前記判定結果が一致した場合に前記逆戻りシフト幅を出力し、前記判定結果が不一致の場合に順方向へのインクリメント値を出力するシフト選択部と、
前記シフト選択部の出力値と前記経路選択データ発生部が発生しているデータポインタ値とを合算して次に指定するデータポインタ値を生成する合算部と、
を備えることを特徴とする請求項２〜５のいずれかに記載のタイミング発生器。
【請求項７】
基準クロック信号、及び、この基準クロック信号を所定時間遅延した遅延クロック信号を出力するタイミング発生器と、
前記基準クロック信号に従って試験パターン信号及び期待値パターン信号を出力するパターン発生器と、
前記試験パターン信号を被試験デバイスに応じて整形し、整形パターン信号を出力する波形整形器と、
前記整形パターン信号が入力された被試験デバイスの応答出力信号と、前記期待値パターン信号とを比較して、前記被試験デバイスの良否を判断する論理比較器とを有し、
前記タイミング発生器が、
基準クロックを発生する基準クロック発生部と、
前記基準クロックを経路選択データに基づいて遅延させて遅延クロックを発生する可変遅延回路と、
前記基準クロックをクロック分解能分ずつ遅延させてシフトクロックを発生させるシフトクロック供給部と、
前記遅延クロックのオフセット位相に、前記シフトクロックの位相を一致させてオフセットを検出するオフセット検出部と、
前記遅延クロックの位相と前記シフトクロックの位相とが一致した場合に、前記シフトクロックの位相を、クロック分解能分、順方向へシフトさせる位相変更制御部と、
前記遅延クロックの位相と前記シフトクロックの位相とを比較し、位相の一致・不一致を判定する位相比較判定部と、
前記判定結果が不一致の場合、前記遅延クロックの位相を順方向へシフトさせるために経路選択データを変更し、前記オフセット検出部によりオフセットが検出された場合、又は、前記判定結果が一致した場合に、そのときの遅延クロックを生じさせた経路選択データをリニアライズメモリに格納するリニアライズメモリ制御部とを備える半導体試験装置であって、
前記リニアライズメモリ制御部は、前記位相変更制御部によりシフトクロックの位相が順方向へシフトされた後、前記位相比較判定部により位相の一致・不一致が判定される前に、前記遅延クロックの位相をいったん順方向とは逆方向へ逆戻りシフトさせる経路選択データを出力する
ことを特徴とする半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体試験装置に関し、特に、半導体試験装置を構成するタイミング発生器及びそのタイミング発生器における可変遅延回路の線形化（リニアライズ）方法に関する。
【０００２】
【従来の技術】
近年、半導体デバイスの動作速度の高速化に伴い、半導体デバイスを試験する半導体試験装置の動作タイミングに高い精度が要求されている。特に、被試験デバイスに試験パターンを入力するタイミングは、被試験デバイスの入力特性に応じて、基準クロックに対して正確に遅延される必要がある。
【０００３】
半導体試験装置の動作タイミングは、タイミング発生器から出力される遅延クロックにより決定される。タイミング発生器では、可変遅延回路を構成する複数の遅延素子の組合せにより、基準クロックを所望の時間遅延させて遅延クロックを発生させている。遅延素子の組合せを指定する経路選択データは、遅延量と対応づけられ、遅延量の順にリニアライズメモリに格納されている。このため、経路選択データを指定することにより、所望の遅延量の遅延クロックを生成することができる。
【０００４】
ところが、現実の遅延素子は品質にばらつきがあり、また、温度等の使用条件の変動によって遅延素子の特性が変化することがある。このため、遅延素子の組合せにより実際に与えられる遅延時間と、設計した遅延時間との間に誤差が生じることがある。
【０００５】
そこで、半導体試験装置においては、装置の設置時や定期検査時に、所定の遅延時間を生成する最適な遅延素子の組合せ（遅延経路）を測定によって求めている。そして、経路選択データとその経路選択データの指定する遅延経路による実際の遅延時間とを対応づけて、遅延時間の順に、リニアライズメモリに格納している。これにより、実際の遅延時間と設計遅延時間との誤差を低減し、動作タイミングの精度を向上させることができる。
【０００６】
そのような半導体試験装置における遅延時間の測定技術の一例が、特開２００１−２７６６０号公報に開示されている。この文献開示の技術によれば、シフトクロックを利用して、可変遅延回路の線形化（リニアライズ）動作を行っている。
【０００７】
ここで、図６を参照して、この公報に開示の技術について簡単に説明する。
なお、図６に示す例では、遅延クロックの後縁（立ち下がりエッジ）と、シフトクロックの前縁（立ち上がりエッジ）とを基準として、クロックの位相どうしの一致・不一致を判定している。
【０００８】
まず、図６の（Ａ）に示すように、オフセット位相の遅延クロックをシフトクロックでサーチし、オフセット位相と遅延クロックの位相とが一致したときに、その遅延クロックを生じさせている遅延経路を示す経路選択データをリニアライズメモリへ格納する。
【０００９】
次に、図６の（Ｂ）に示すように、シフトクロックの位相を必要分解能分（クロック分解能分）順方向へシフトする。このシフトクロックのシフト量は、基準クロックから直接得られるシフト量であるので、高い精度を得ることができる。
【００１０】
次に、図６の（Ｃ）に示すように、遅延クロックの位相を順次に順方向へシフトさせる。遅延クロックのシフトにあたっては、経路選択データをデータポインタと対応づけておき、そのデータポインタ値を順次にインクリメントする。そして、データポインタ値をインクリメントする度に、遅延クロックの位相とシフトクロックの位相とを比較して、その一致・不一致を判定する。
【００１１】
一致・不一致の判定にあたっては、図６の（Ｃ）に示すように、シフトクロックの前縁の位置での遅延クロックの値を検出する。そして、遅延クロックが順次にシフトして、この検出点に遅延クロックの後縁が差しかかると、検出結果が「Ｌ」から「Ｈ」、又は、「Ｌ」から「Ｇｅｎｔｅｒ」へ変化する。従って、検出結果がこのように変化した場合に、位相が一致したと判定する。
【００１２】
比較結果が一致した場合、そのときの遅延クロックを生じさせている遅延経路を示す経路選択データを遅延量と対応づけてリニアライズメモリに格納する。遅延量は、オフセット検出時のシフトクロックの位相と一致時のシフトクロックの位相との差で与えられる。
【００１３】
そして、図６の（Ｂ）及び（Ｃ）に示す処理を、リニアライズメモリのアドレス分だけ繰り返し行う。これにより、実際の測定値に基づいて、リニアライズ動作を行うことができる。
【００１４】
【発明が解決しようとする課題】
ところで、シフトクロックの位相と遅延クロックの位相とを比較する際に、これらクロックのいずれか一方又は双方に位相ジッタが含まれることがある。位相ジッタとは、遅延クロックとシフトクロックとの間の位相差の真値からのずれ（誤差）をいう。位相ジッタは、例えば電源ノイズ等の影響によって発生する。
【００１５】
また、位相ジッタはランダムなばらつきを生じ、真値からの誤差はガウス分布（正規分布）に従う。このため、シフトクロックの位相と遅延クロックの位相との一致点を求める際には、平均化によって測定誤差を小さくし、測定回数の半値付近を位相一致としている。
【００１６】
しかしながら、近年、タイミング動作の高精度化に伴い、クロック分解能が非常に小さくなっている。このため、位相ジッタの幅が大きい場合には、位相ジッタの幅が、クロック分解能、すなわち、シフトクロックの一回のシフト幅よりも広くなってしまうことがある。
【００１７】
ここで、図７に、遅延クロックの位相ジッタ幅が、シフトクロックのシフト幅（クロック分解能）よりも広い場合の位相ジッタの例を示す。このように位相ジッタの幅が広い場合には、シフトクロックの前縁での遅延クロックの値が、最初から「Ｈ」となってしまう。この場合、遅延クロックをいくらシフトさせても、測定値が「Ｌ」から「Ｈ」へ変化する変化点を検出することが困難である。このため、この場合には、位相の一致を判定してリニアライズ動作を行うことが困難である。
【００１８】
本発明は、上記の事情にかんがみてなされたものであり、シフトクロックを利用して可変遅延回路のリニアライズ動作を行う際に、位相ジッタが含まれる場合においても、シフトクロックの位相と遅延クロックの位相との一致・不一致を判定することができる技術の提供を目的とする。
【００１９】
【課題を解決するための手段】
この目的の達成を図るため、本発明の請求項１に係る可変遅延回路の線形化方法によれば、遅延クロックを発生する可変遅延回路の経路選択データを遅延量の順にリニアライズメモリに格納するにあたり、（ａ）：遅延クロックのオフセット位相に、シフトクロックの位相を一致させてオフセットを検出し、オフセット検出時の遅延クロックを生じさせる経路選択データをリニアライズメモリに格納する処理と、（ｂ）：シフトクロックの位相を順方向へクロック分解能分シフトさせる処理と、（ｃ）：シフトクロックの位相と遅延クロックの位相とを比較し、位相の一致・不一致を判定する処理と、（ｄ）：判定結果が不一致の場合、経路選択データを変更して遅延クロックの位相を順方向へシフトさせる処理と、（ｅ）：判定結果が一致するまで、（ｃ）及び（ｄ）の処理を繰り返す処理と、（ｆ）：判定結果が一致した場合、そのときの遅延クロックを生じさせた経路選択データをリニアライズメモリに格納する処理と、（ｇ）：（ｂ）〜（ｆ）の処理を繰り返す処理とを含む可変遅延回路の線形化方法であって、（ｂ）の処理において、シフトクロックの位相を順方向にシフト後、遅延クロックの位相をいったん順方向とは逆方向へ逆戻りシフトさせる構成としてある。
【００２０】
このように、本発明の可変遅延回路の線形化方法によれば、シフトクロックの位相を順方向にシフト後、遅延クロックの位相をいったん順方向とは逆方向へ逆戻りシフトさせる。その結果、シフトクロックの位相と、遅延クロックの位相との位相差をいったん広くすることができる。そして、位相差をいったん広くしてから遅延クロックを順方向へ順次にシフトさせる。
これにより、位相ジッタの幅が、クロック分解能、すなわち、シフトクロックの一回のシフト幅よりも広い場合においても、シフトクロックの位相と遅延クロックの位相との一致・不一致を判定することができる。
【００２１】
また、請求項２に係るタイミング発生器によれば、基準クロックを発生する基準クロック発生部と、基準クロックを経路選択データに基づいて遅延させて遅延クロックを発生する可変遅延回路と、基準クロックをクロック分解能の幅ずつ遅延させてシフトクロックを発生させるシフトクロック供給部と、遅延クロックのオフセット位相に、シフトクロックの位相を一致させてオフセットを検出するオフセット検出部と、遅延クロックの位相とシフトクロックの位相とが一致した場合に、シフトクロックの位相を、クロック分解能分、順方向へシフトさせる位相変更制御部と、遅延クロックの位相とシフトクロックの位相とを比較し、位相の一致・不一致を判定する位相比較判定部と、判定結果が不一致の場合、遅延クロックの位相を順方向へシフトさせるために経路選択データを変更し、オフセット検出部によりオフセットが検出された場合、又は、判定結果が一致した場合に、そのときの遅延クロックを生じさせた経路選択データをリニアライズメモリに格納するリニアライズメモリ制御部とを備えたタイミング発生器であって、リニアライズメモリ制御部は、位相変更制御部によりシフトクロックの位相が順方向へシフトされた後、位相比較判定部により位相の一致・不一致が判定される前に、遅延クロックの位相をいったん順方向とは逆方向へ逆戻りシフトさせる経路選択データを出力する構成としてある。
【００２２】
このように、タイミング発生器によれば、リニアライズメモリ制御部が、遅延クロックの位相をいったん順方向とは逆方向へ逆戻りシフトさせる経路選択データを出力する。その結果、シフトクロックの位相と、遅延クロックの位相との位相差をいったん広くすることができる。そして、位相差をいったん広くしてから遅延クロックを順方向へ順次にシフトさせる。
これにより、位相ジッタの幅が、クロック分解能、すなわち、シフトクロックの一回のシフト幅よりも広い場合においても、シフトクロックの位相と遅延クロックの位相との一致・不一致を判定することができる。
【００２３】
なお、位相変更制御部がシフトクロックの位相をシフトさせる、遅延クロックの位相とシフトクロックの位相とが一致した場合には、▲１▼オフセット検出部によりオフセットが検出された場合と、▲２▼位相比較判定部による判定結果が一致の場合との両方が含まれる。
【００２４】
また、請求項３記載の発明によれば、逆戻りシフトの幅が、遅延クロックとシフトクロックとの間の位相ジッタの幅よりも広い構成としてある。
このように、逆戻りシフトの幅をジッタ幅よりも広くすれば、より確実に位相の一致を検出することができる。
【００２５】
また、請求項４記載の発明によれば、オフセット位相を、可変遅延回路の最小遅延量による遅延クロックの位相よりも逆戻りシフト分だけ順方向にシフトさせた遅延クロックの位相とした構成としてある。
これにより、遅延クロックの位相が、オフセット位相から逆戻りシフトさせたときの経路選択データのデータポインタ値を「０」として、リニアライズ動作を行うことができる。その結果、データポインタの値がマイナスとなることがない。
【００２６】
また、請求項５記載の発明によれば、可変遅延回路が、リニアライズメモリに格納される最大遅延量に、逆戻りシフトの幅を加えた遅延許容量を有する構成としてある。
これにより、リニアライズの際に逆戻りシフトを行った場合においても、所定の遅延量の遅延クロックを容易に発生させることができる。
【００２７】
また、請求項６記載の発明によれば、リニアライズメモリ制御部は、指定されたデータポインタ値を保持し、経路選択データとして出力する経路選択データ発生部と、判定結果が一致した場合に、経路選択データ発生部が発生している経路選択データを格納するリニアライズメモリと、逆戻りシフトの幅が設定される逆戻りシフト幅設定部と、判定結果が一致した場合に逆戻りシフト幅を出力し、判定結果が不一致の場合に順方向へのインクリメント値を出力するシフト選択部と、シフト選択部の出力値と経路選択データ発生部が発生しているデータポインタ値とを合算して次に指定するデータポインタ値を生成する合算部とを備える構成としてある。
【００２８】
このように、逆戻りシフト幅設定部により逆戻りシフトの幅を設定しておき、合算部においてデータポインタ値を減じれば、リニアライズ動作時に、遅延クロックの位相を容易に逆方向へシフトさせることができる。
【００２９】
また、本発明の請求項７記載の半導体試験装置によれば、基準クロック信号、及び、この基準クロック信号を所定時間遅延した遅延クロック信号を出力するタイミング発生器と、基準クロック信号に従って試験パターン信号及び期待値パターン信号を出力するパターン発生器と、試験パターン信号を被試験デバイスに応じて整形し、整形パターン信号を出力する波形整形器と、整形パターン信号が入力された被試験デバイスの応答出力信号と、期待値パターン信号とを比較して、被試験デバイスの良否を判断する論理比較器とを有し、
タイミング発生器が、基準クロックを発生する基準クロック発生部と、基準クロックを経路選択データに基づいて遅延させて遅延クロックを発生する可変遅延回路と、基準クロックをクロック分解能分ずつ遅延させてシフトクロックを発生させるシフトクロック供給部と、遅延クロックのオフセット位相に、シフトクロックの位相を一致させてオフセットを検出するオフセット検出部と、遅延クロックの位相とシフトクロックの位相とが一致した場合に、シフトクロックの位相を、クロック分解能分、順方向へシフトさせる位相変更制御部と、遅延クロックの位相と前記シフトクロックの位相とを比較し、位相の一致・不一致を判定する位相比較判定部と、判定結果が不一致の場合、遅延クロックの位相を順方向へシフトさせるために経路選択データを変更し、オフセット検出部によりオフセットが検出された場合、又は、判定結果が一致した場合に、そのときの遅延クロックを生じさせた経路選択データをリニアライズメモリに格納するリニアライズメモリ制御部とを備える半導体試験装置であって、
リニアライズメモリ制御部は、位相変更制御部によりシフトクロックの位相が順方向へシフトされた後、位相比較判定部により位相の一致・不一致が判定される前に、遅延クロックの位相をいったん順方向とは逆方向へ逆戻りシフトさせる経路選択データを出力する構成としてある。
【００３０】
このように、本発明の半導体試験装置によれば、タイミング発生器を構成するリニアライズメモリ制御部が、遅延クロックの位相をいったん順方向とは逆方向へ逆戻りシフトさせる経路選択データを出力する。その結果、シフトクロックの位相と、遅延クロックの位相との位相差をいったん広くすることができる。そして、位相差をいったん広くしてから遅延クロックを順方向へ順次にシフトさせる。
これにより、位相ジッタの幅が、クロック分解能、すなわち、シフトクロックの一回のシフト幅よりも広い場合においても、シフトクロックの位相と遅延クロックの位相との一致・不一致を判定することができる。
【００３１】
【発明の実施の形態】
以下、図面を参照して、本発明の可変遅延回路の線形化方法、タイミング発生器及び半導体試験装置の実施の形態について併せて説明する。
まず、図１を参照して、本実施形態の半導体試験装置の基本構成について説明する。図１に示すように、本実施形態の半導体試験装置は、タイミング発生器１、パターン発生器２、波形整形器３及び論理比較器５を備えている。
【００３２】
タイミング発生器１は、基準クロック信号及びこの基準クロック信号を所定時間遅延した遅延クロック信号を出力する。また、パターン発生器２は、基準クロック信号に従って試験パターン信号及び期待値パターン信号を出力する。また、波形整形器３は、試験パターン信号を被試験ＩＣ（ＤＵＴ）４に応じて整形し、整形パターン信号を出力する。また、論理比較器５は、整形パターン信号が入力されたＤＵＴ４の応答出力信号と、期待値パターン信号とを比較して、ＤＵＴ４の良否を判断する。
【００３３】
次に、図２を参照して、タイミング発生器１の構成について説明する。
図２に示すように、タイミング発生器１は、基準クロック発生器１１、可変遅延回路（Ｃｌｏｃｋ  ＶＤ）１２、シフトクロック供給部１３、オフセット検出部１４、位相変更制御部１５、位相比較判定部１６及びリニアライズメモリ制御部１７により構成されている。
【００３４】
基準クロック発生器１１は、基準クロックを発生する。基準クロックは、可変遅延回路１２及びシフトクロック供給部１３へ出力され、さらに、パターン発生器２へも出力される。
【００３５】
可変遅延回路１２は、複数の可変遅延素子から構成されている。可変遅延回路１２は、これら可変遅延素子を任意に組合せた遅延経路を設定することにより、基準クロックを所望の時間遅延させた遅延クロックを発生することができる。可変遅延素子の組合せは、経路選択データによって指定される。従って、経路選択データを指定することにより、所望の遅延時間の遅延クロックが得られる。
【００３６】
なお、本実施形態の可変遅延回路１２は、リニアライズメモリ７０に格納される最大遅延量に、逆戻りシフトの幅を加えた遅延許容量を有している。これにより、逆戻りシフトを行う場合においても、所定の遅延量の遅延クロックを容易に発生させることができる。
【００３７】
また、シフトクロック供給部１３は、基準クロックをクロック分解能分ずつ遅延させてシフトクロックを発生させる。このシフトクロックのシフト量は、基準クロックから直接得られるシフト量であるので、高い精度を得ることができる。
【００３８】
また、オフセット検出部１４は、遅延クロックのオフセット位相に、シフトクロックの位相を一致させてオフセットを検出する。本実施形態では、オフセット位相を、可変遅延回路の最小遅延量による遅延クロックの位相よりも逆戻りシフト分だけ順方向にシフトさせた遅延クロックの位相としている。オフセット位相は、逆戻りシフト時の経路選択データを示すデータポインタ値が、マイナス値とならずに「０」となるように、「０」に逆戻りシフト分のデータポインタ値を加えたデータポインタ値としておくとよい。
【００３９】
また、位相比較判定部１６は、遅延クロックの位相とシフトクロックの位相とを比較し、位相の一致・不一致を判定する。そして、位相が一致した場合には、位相一致信号を出力する。
位相の一致・不一致の判定にあたっては、シフトクロックの前縁又は後縁の位置を検出点として、遅延クロックの値を検出するとよい。そして、遅延クロックが順次にシフトして、この検出点に遅延クロックの前縁又は後縁が差しかかると、検出結果の値が変化する。したがって、検出結果の値が変化した場合に、位相が一致したと判定する。
【００４０】
また、位相変更制御部１５は、遅延クロックの位相とシフトクロックの位相とが一致して、オフセット検出部１４によりオフセットが検出された場合に、シフトクロックの位相をクロック分解能分順方向へシフトさせる。また、位相変更制御部１５は、位相比較判定部１６による判定結果が一致の場合にも、シフトクロックの位相をクロック分解能分順方向へシフトさせる。
【００４１】
また、リニアライズメモリ制御部１７は、オフセット検出部１４によりオフセットが検出された場合、そのときの遅延クロックを生じさせた経路選択データをリニアライズメモリ７０に格納する。
【００４２】
さらに、本実施形態では、リニアライズメモリ制御部１７は、位相変更制御部１５によりシフトクロックの位相が順方向へシフトされた後、位相比較判定部１６により位相の一致・不一致が判定される前に、遅延クロックの位相をいったん順方向とは逆方向へ逆戻りシフトさせる経路選択データを出力する。
これにより、遅延クロックの位相が、いったん順方向とは逆方向へ逆戻りシフトする。その結果、シフトクロックの位相と、遅延クロックの位相との位相差をいったん広くすることができる。
【００４３】
なお、逆戻りシフトの幅は、遅延クロックとシフトクロックとの間の位相ジッタの幅よりも広く、かつ、シフトクロックのクロック分解能分のシフトの幅よりも狭いことが望ましい。このように、逆戻りシフトの幅をジッタ幅よりも広くすれば、より確実に位相の一致を検出することができる。また、逆戻りシフトの幅をシフトクロックのシフト幅よりも狭くすれば、次にシフトクロックをシフトさせた段階においても、同様にして位相の一致を検出することができる。
【００４４】
また、リニアライズメモリ制御部１７は、判定結果が不一致の場合、遅延クロックの位相を順方向へシフトさせるために経路選択データを変更する。したがって、遅延クロックとシフトクロックとの位相差をいったん広くしておいてから遅延クロックを順方向へ順次にシフトさせ、シフトクロックに近づけることができる。これにより、位相ジッタの幅が、クロック分解能、すなわち、シフトクロックの一回のシフト幅よりも広い場合においても、シフトクロックの位相と遅延クロックの位相との一致・不一致を判定することができる。
【００４５】
そして、判定結果が一致した場合、そのときの遅延クロックを生じさせた経路選択データをリニアライズメモリ７０に格納する。経路選択データは、遅延量と対応づけられ、遅延量の順にリニアライズメモリ７０に格納される。遅延量は、オフセット検出時のシフトクロックの位相と一致時のシフトクロックの位相との差で与えられる。
【００４６】
次に、図３を参照して、リニアライズメモリ制御部１７の構成について説明する。
図３に示すように、リニアライズメモリ制御部１７は、ＡＰ／ＤＰ選択レジスタ６０、逆戻りシフト幅設定部（ＳＵＢ）６１、シフト選択部（ＭＵＸ）６２、合算部としての加算レジスタ（ＡＤＤ）６３、データポインタ選択部（ＭＵＸ）６４、経路選択データ発生部（ＤＰ）６５、ＯＲ回路６６、遅延素子（ＤＬＹ）６７、アドレス発生部（ＡＰ）６８、アドレス選択部（ＭＵＸ）６９、リニアライズメモリ７０、ＮＯＴ回路７１、経路選択データ選択部（ＭＵＸ）７２及びＡＮＤ回路７３により構成されている。
【００４７】
ＡＰ／ＤＰ選択レジスタは、リニアライズメモリ制御部１７の動作モードを、リニアライズ動作モードと試験動作モードとの間で切り替える。リニアライズ動作モード時には、データポインタ選択部（ＭＵＸ）６４は第１入力端子が選択され、アドレス選択ポインタ６９は第０入力端子が選択され、経路選択データ選択部７２は第１入力端子７２が選択される。また、試験動作モード時には、データポインタ選択部（ＭＵＸ）６４は第０入力端子が選択され、アドレス選択ポインタ６９は第１入力端子が選択され、経路選択データ選択部７２は第０入力端子が選択される。
【００４８】
逆戻りシフト幅設定部（ＳＵＢ）６１のレジスタには、逆戻りシフトの幅がデータポインタの値として設定されている。ここでは、データポインタ値を加算レジスタ６３で設定するため、逆戻りシフト分のデータポインタ値を補数値（反転データ）として設定する。例えば、データポインタのビット幅１４ビットの場合であって、逆戻りシフトの幅に対応するデータポインタ値が「＃１００」のときには、逆戻りシフト幅設定部６１に「＃３ＥＦＦ」（１６進法表記）を設定しておく。
【００４９】
逆戻りシフト幅設定部６１に設定された補数値「＃３ＥＦＦ」は、シフト選択部（ＭＵＸ）６２の第１端子へ入力される。また、シフト選択部６２の第０端子には、インクリメント値「＋１」が入力される。そして、シフト選択部６２は、位相比較判定部１６から位相一致信号が入力された場合、逆戻りシフト幅の補数値を出力する。一方、位相一致信号が非入力の場合には、インクリメント値を出力する。
【００５０】
シフト選択部６１から出力されたデータポインタ値は、加算器（ＡＤＤ）６３へ入力される。また、加算器６３には、経路選択データ発生部（ＤＰ）６３が発生しているデータポインタ値が入力される。そして、経路選択データ発生部（ＤＰ）６３は、その時点でのデータポインタ値に補数値又はインクリメント値を加算し、更新されたデータポインタ値を生成して出力する。
【００５１】
したがって、加算器６３のキャリー入力端子Ｃに位相一致信号が入力された場合、経路選択データ発生部（ＤＰ）６５から出力されているデータポイント値を逆戻りシフト分減じたデータポイント値が出力される。一方、位相一致信号が非入力の場合には、従来通り、データポイント値を「＋１」インクリメントしたデータポイント値が出力される。
【００５２】
加算器６３から出力されたデータポインタ値は、データポインタ選択部（ＭＵＸ）６４の第１入力端子に入力される。また、データポインタ選択部６４の第０入力端子には、テスタコントローラ（図示せず。）からライトデータ（ＷＤｎ）が入力される。そして、データポインタ選択部６４は、ＡＰ／ＤＰ選択レジスタ６０によりリニアライズ動作モードが指定された場合には、第１入力端子から入力されたデータポインタ値を出力する。一方、試験動作モードが指定された場合には、第０入力端子から入力されたライトデータ（ＷＤｎ）を出力する。
【００５３】
データポインタ選択部６４の出力は、経路選択データ発生部（ＤＰ）６５へ入力される。経路選択データ発生部６５は、フリップフロップ（ＦＦ）で構成されており、指定されたデータポインタ値を保持する。
なお、本実施形態では、リニアライズ動作開始時に、経路選択データ発生部６５の初期値として、逆戻りシフト分のデータポインタ値を設定しておく。例えば、逆戻りシフト分の「＃１００」を設定しておく。そして、リニアライズ開始時には、この初期値をクリアしないようにする。これにより、位相一致時にはデータポインタの値は「＃０」まで戻り、可変遅延回路１２の遅延容量を不必要に大きくする必要がなくなる。
【００５４】
そして、位相比較判定部１６からの位相一致信号、位相変更制御部１５からの経路選択データ変更信号、又は、データポインタ（ＤＰ）書込みコマンドが、ＯＲ回路６６を介してトリガ信号として入力されると、経路選択データ発生部６５は、保持しているデータポインタ値を経路選択データとして出力する。
【００５５】
経路選択データ発生部６５から出力された経路選択データは、リニアライズメモリのデータ入力端子（Ｄｎ）へ入力される。リニアライズメモリは、位相一致信号がライトイネーブル端子（ＷＥ）に入力されると、アドレス入力端子（Ａｎ）に入力されているアドレスポインタの示すアドレスへ、経路選択データを格納する。
【００５６】
また、トリガ信号は、遅延素子（ＤＬＹ）６７を介して、アドレス発生部（ＡＰ）６８へも入力される。アドレス発生部６８は、トリガ信号が入力されると、次の遅延経路データを格納するアドレスポインタを出力する。
【００５７】
アドレス発生部６８から出力されたアドレスポインタは、アドレス選択部（ＭＵＸ）６９の第０入力端子へ入力される。また、アドレス選択部（ＭＵＸ）６９の第１入力端子には、クロック発生高分解能データが入力される。
そして、アドレス選択部６９は、ＡＰ／ＤＰ選択レジスタ６０によりリニアライズ動作モードが指定された場合、第０入力端子から入力されたアドレスポインタを出力する。一方、試験動作モードが指定された場合には、第１入力端子から入力されたデータ（アドレスポインタ）を出力する。
【００５８】
アドレス選択部６９の出力は、リニアライズメモリのアドレス入力端子（Ａｎ）に入力される。
なお、トリガ信号は、遅延素子６７で遅延してアドレス発生部６８へ入力される。このため、アドレス発生部６８から出力されたアドレスポインタは、リニアライズメモリ７０に経路遅延データが格納された後、リニアライズメモリ７０に入力される。したがって、アドレス発生部６７は、次の経路選択データを格納するアドレスを出力することになる。
【００５９】
また、リニアライズメモリの出力は、経路選択データ選択部（ＭＵＸ）７２の第０入力端子へ入力される。また、経路選択データ選択部７２の第１入力端子には、経路選択データ発生部６５から出力された経路選択データが入力される。
そして、経路選択データ選択部７２は、ＡＰ／ＤＰ選択レジスタ６０によりリニアライズ動作モードが指定された場合、第１入力端子から入力された経路選択データを出力する。一方、試験動作モードが指定された場合には、第０入力端子から入力された経路選択データを出力する。
【００６０】
また、ＡＮＤ回路７３には、トリガ信号とともにアドレスポインタが入力される。そして、アドレスポインタの最大値を検出すると、ＡＮＤ回路７３は、自動リニアライズ終了信号を出力する。
なお、アドレスポインタが最大値となったときには、リニアライズ空間の全てのアドレス空間に経路選択データが格納されている。
【００６１】
次に、図４及び図５を参照して、リニアライズ動作例について説明する。
なお、図５に示す例では、遅延クロックの後縁（立ち下がりエッジ）と、シフトクロックの前縁（立ち上がりエッジ）とを基準として、クロックの位相どうしの一致・不一致を判定している。
【００６２】
図４のフローチャートに示すように、先ず、オフセットクロックの位相と遅延クロックの位相とを比較し（図４のステップＳ１）、位相の一致・不一致を判定する（図４のステップＳ２）。そして、図５の（Ａ）に示すように、位相が一致するまで、シフトクロックを順方向へシフトさせる（図４のステップＳ３）。
そして、位相が一致した場合、オフセット検出時の遅延クロックを生じさせる経路選択データをリニアライズメモリ７０に格納する（図４のステップＳ４）。
【００６３】
次に、図５の（Ｂ）に示すように、シフトクロックの位相を順方向へクロック分解能分シフトさせる（図４のステップＳ５）。
次に、図５の（Ｃ）に示すように、遅延クロックの位相をいったん順方向とは逆方向へ逆戻りシフトさせる（図４のステップＳ６）。これにより、シフトクロックの位相と、遅延クロックの位相との位相差をいったん広くすることができる。
【００６４】
次に、シフトクロックの位相と遅延クロックの位相とを比較し（図４のステップＳ７）、位相の一致・不一致を判定する（図４のステップＳ８）。そして、図５の（Ｄ）に示すように、位相が一致するまで、経路選択データを変更して遅延クロックの位相を順方向へシフトさせる（図４のステップＳ９）。
【００６５】
このように、遅延クロックとシフトクロックの位相差をいったん大きくしてから、遅延クロックをシフトクロックに接近させるので、位相ジッタの幅がシフトクロックの一回分のシフト幅よりも広い場合においても、シフトクロックの位相と遅延クロックの位相との一致・不一致を判定することが可能となる。
【００６６】
なお、遅延クロックとシフトクロックとの位相差をいったん広げているので、位相一致までの位相比較回数が、従来の位相比較回数よりも増加する。しかし、位相比較はハードウエア内で行うため、従来のリニアライズ動作に比べて時間の増加量は実用上問題とならない。
【００６７】
そして、位相が一致した場合、そのときの遅延クロックを生じさせた経路選択データを遅延量と対応づけてリニアライズメモリ７０に格納する（図４のステップＳ１０）。
さらに、ステップＳ５〜Ｓ１０の処理を、リニアライズメモリに空き容量がなくなるまで繰り返す。そして、リニアライズメモリの全てのアドレスに経路選択データが格納されると、リニアライズ動作が終了する。
【００６８】
上述した実施の形態においては、本発明を特定の条件で構成した例について説明したが、本発明は、種々の変更を行うことができる。例えば、上述した実施の形態においては、特定の構成のタイミング発生器及びリニアライズメモリ制御部の例について説明したが、本発明では、タイミング発生器及びリニアライズメモリの構成はこれに限定されない。
【００６９】
【発明の効果】
以上、詳細に説明したように、本発明によれば、シフトクロックの位相を順方向にシフト後、遅延クロックの位相をいったん順方向とは逆方向へ逆戻りシフトさせる。その結果、シフトクロックの位相と、遅延クロックの位相との位相差をいったん広くすることができる。そして、位相差をいったん広くしてから遅延クロックを順方向へ順次にシフトさせる。これにより、位相ジッタの幅が、クロック分解能、すなわち、シフトクロックの一回のシフト幅よりも広い場合においても、シフトクロックの位相と遅延クロックの位相との一致・不一致を判定することができる。
【図面の簡単な説明】
【図１】実施形態の半導体試験装置の構成を説明するためのブロック図である。
【図２】実施形態のタイミング発生器の構成を説明するためのブロック図である。
【図３】実施形態のリニアライズ制御部の構成を説明するためのブロック図である。
【図４】実施形態の可変遅延回路の線形化方法を説明するためのフローチャートである。
【図５】実施形態の可変遅延回路の線形化方法を説明するためのクロック位相のタイミングを示す模式図である。
【図６】従来例の可変遅延回路の線形化方法を説明するためのクロック位相のタイミングを示す模式図である。
【図７】シフトクロックの位相ジッタの説明図である。
【符号の説明】
１  タイミング発生器
２  パターン発生器
３  波形整形器
４  被試験デバイス（ＤＵＴ）
５  論理比較器
１１  基準クロック発生器
１２  可変遅延回路
１３  シフトクロック供給部
１４  オフセット検出部
１５  位相変更制御部
１６  位相比較判定部
１７  リニアライズメモリ制御部
６０  ＡＰ／ＤＰ選択レジスタ
６１  逆戻りシフト幅設定部
６２  シフト選択部
６３  合算部
６４  データポインタ選択部（ＭＵＸ）
６５  経路選択データ発生部（ＤＰ）
６６  ＯＲ回路
６７  遅延素子（ＤＬＹ）
６８  アドレス発生部（ＡＰ）
６９  アドレス選択部（ＭＵＸ）
７０  リニアライズメモリ
７１  ＮＯＴ回路
７２  経路選択データ選択部（ＭＵＸ）
７３  ＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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