(57)【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面上に形成された第１導電型の半導体層と、
前記半導体層と前記半導体基板との間に形成された第１導電型の第１埋め込み不純物領域と、
前記第１埋め込み不純物領域と前記半導体層との間に形成された第２導電型の第２埋め込み不純物領域と、
前記半導体層の表面に形成され、前記第２埋め込み不純物領域に電気的に接続される第２導電型の第１不純物領域と、
前記第２埋め込み不純物領域の上方の領域に位置する前記半導体層の表面またはその内部に形成された第１導電型の第２不純物領域と、
前記第１不純物領域および前記第２不純物領域を含み、前記半導体層の表面に形成されたスイッチング機能を有する半導体素子と
を備え、
前記半導体素子は、
前記第１不純物領域の表面に前記第１不純物領域によって取り囲まれるように形成された第１導電型の第３不純物領域と、
前記第３不純物領域と前記半導体層とによって挟まれた前記第１不純物領域の表面上に絶縁膜を介在させて形成された電極部と
をさらに含み、
前記半導体素子がオフ状態においては、前記第２埋め込み不純物領域と前記半導体層との界面から延びる空乏層によって耐圧が確保され、
前記第２埋め込み不純物領域は、前記第２不純物領域の直下に位置する部分において前記第２埋め込み不純物領域の表面が前記第２不純物領域から遠ざかる方向に窪んだ第１窪み部、または、前記第２埋め込み不純物領域が途切れている第１隙間部を含む、半導体装置。
【請求項２】
前記半導体素子は、前記第２不純物領域に接するように形成された第２導電型の第４不純物領域をさらに含む、請求項１記載の半導体装置。
【請求項３】
主表面を有する半導体基板と、
前記半導体基板の主表面上に形成された第１導電型の半導体層と、
前記半導体層と前記半導体基板との間に形成された第１導電型の第１埋め込み不純物領域と、
前記第１埋め込み不純物領域と前記半導体層との間に形成された第２導電型の第２埋め込み不純物領域と、
前記半導体層の表面に形成され、前記第２埋め込み不純物領域に電気的に接続される第２導電型の第１不純物領域と、
前記第２埋め込み不純物領域の上方の領域に位置する前記半導体層の表面またはその内部に形成された第１導電型の第２不純物領域と、
前記第１不純物領域および前記第２不純物領域を含み、前記半導体層の表面に形成されたスイッチング機能を有する半導体素子と
を備え、
前記半導体素子は、前記第２埋め込み不純物領域の上方の領域に位置する前記半導体層の表面に、前記第１不純物領域と距離を隔てて形成された第２導電型の第５不純物領域をさらに含み、
前記半導体素子がオフ状態においては、前記第２埋め込み不純物領域と前記半導体層との界面から延びる空乏層によって耐圧が確保され、
前記第２埋め込み不純物領域は、前記第２不純物領域の直下に位置する部分において前記第２埋め込み不純物領域の表面が前記第２不純物領域から遠ざかる方向に窪んだ第１窪み部、または、前記第２埋め込み不純物領域が途切れている第１隙間部を含む、半導体装置。
【請求項４】
前記第１埋め込み不純物領域は、前記第１隙間部の直下に位置する部分において前記第１埋め込み不純物領域の表面が前記第２不純物領域から遠ざかる方向に窪んだ第２窪み部、または、前記第１埋め込み領域が途切れている第２隙間部を含む、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第１埋め込み不純物領域と前記第２埋め込み不純物領域との接合界面は凹凸状になっている、請求項３記載の半導体装置。
【請求項６】
主表面を有する半導体基板と、
前記半導体基板の主表面上に形成された第１導電型の半導体層と、
前記半導体基板と前記半導体層との間に形成された第１導電型の埋め込み不純物領域と、
前記半導体層の表面に形成され、前記埋め込み不純物領域に電気的に接続される第１導電型の第１不純物領域と、
前記埋め込み不純物領域の上方の領域に位置する前記半導体層の表面に形成された第２導電型の第２不純物領域と、
前記第１不純物領域および前記第２不純物領域を含む、前記半導体層の表面に形成されたスイッチング機能を有する半導体素子と
を備え、
前記半導体素子は、
前記第２不純物領域の表面に前記第２不純物領域によって取り囲まれるように形成された第１導電型の第３不純物領域と、
前記第３不純物領域と前記半導体層とによって挟まれた前記第２不純物領域の表面上に絶縁膜を介在させて形成された電極部と
をさらに含み、
前記半導体素子がオフ状態においては、前記第２不純物領域と前記半導体層との界面から延びる空乏層によって耐圧が確保され、
前記埋め込み不純物領域は、前記第２不純物領域の直下に位置する部分において前記埋め込み不純物領域の表面が前記第２不純物領域から遠ざかる方向に窪んだ窪み部、または、前記埋め込み領域が途切れている隙間部を含む、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、Double Diffused Metal Oxide Semiconductor（以下、「ＤＭＯＳ」と記す。）トランジスタを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
大電流をスイッチングするための半導体装置の一例として、ＤＭＯＳトランジスタを備えた半導体装置について説明する。図３０に示すように、ｐ−シリコン基板１０１上にＮ−エピタキシャル層１０２が形成されている。ｐ−シリコン基板１０１とＮ−エピタキシャル層１０２との間には、Ｎ＋埋め込み拡散領域１０３が形成されている。また、Ｎ＋埋め込み拡散領域１０３とＮ−エピタキシャル層１０２との間には、Ｐ＋埋め込み拡散領域１０４が形成されている。
【０００３】
Ｎ−エピタキシャル層１０２の表面にはＮ拡散領域１０７が形成されている。そのＮ拡散領域１０７を周囲から取り囲むようにＰ拡散領域１０６が形成されている。また、Ｎ−エピタキシャル層１０２の表面には、Ｐ拡散領域１０６に接しＰ＋埋め込み拡散領域１０４に達するＰ拡散領域１０５が形成されている。Ｎ拡散領域１０７とＮ−エピタキシャル層１０２との間に位置するＰ拡散領域１０６の表面上に、絶縁膜を介在させてゲート電極１１０が形成されている。
【０００４】
Ｎ拡散領域１０７に電気的に接続されるソース電極１１１が形成されている。また、Ｎ−エピタキシャル層１０２の表面には分離のためのシリコン酸化膜１０９が形成されている。シリコン酸化膜１０９を挟んでソース電極１１１と反対側にはドレイン電極１１２が形成されている。ドレイン電極１１２はＮ−エピタキシャル層１０２に形成されたＮ拡散領域１０８に電気的に接続されている。従来の半導体装置は上記のように構成される。
【０００５】
【発明が解決しようとする課題】
通常の半導体装置では、Ｐ拡散領域１０６のコーナー部分において電界が集中しやすくなるが、上述した半導体装置では、図３１に示すようにＰ＋埋め込み拡散領域１０４から延びる空乏層（ＲＥＳＵＲＦ効果）によりそのコーナー部に集中する電界が緩和される。
【０００６】
これにより、この半導体装置では、Ｎ−エピタキシャル層１０２とＰ＋埋め込み拡散領域１０４と界面からＮ拡散領域１０８の側に向かって延びる空乏層端と、Ｐ＋埋め込み拡散領域１０４の側に向かって延びる空乏層端とが最も接近した空乏層の幅Ｌに基づく耐圧にまで上昇させることができる。
【０００７】
ところが、逆にいえば、この半導体装置では両空乏層端が最も接近した部分により耐圧が制限されることになる。耐圧をさらに向上させようとすると、両空乏層端間の距離をより長くする必要があるが、それには、Ｎ−エピタキシャル層１０２の膜厚をより厚くする対策が有効である。
【０００８】
しかしながら、Ｎ−エピタキシャル層１０２の膜厚をより厚くすると、それに合わせてＮ−エピタキシャル層１０２を分離するためのＰ拡散領域１０５等をより深く形成する必要があった。また、半導体素子として縦型ＮＰＮトランジスタ等を形成する場合には縦方向に電流が流れることになるが、この場合には半導体装置の抵抗が上昇するという問題があった。
【０００９】
本発明は上記問題点を解決するためになされたものであり、Ｎ−エピタキシャル層の膜厚を厚くすることなく、また製造方法を変更することなく容易に耐圧を向上することができる半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の１つの局面における半導体装置の第１のものは、主表面を有する半導体基板と第１導電型の半導体層と第１導電型の第１埋め込み不純物領域と第２導電型の第２埋め込み不純物領域と第２導電型の第１不純物領域と第１導電型の第２不純物領域と半導体素子とを備えている。第１導電型の半導体層は半導体基板の主表面上に形成されている。第１導電型の第１埋め込み不純物領域は半導体層と半導体基板との間に形成されている。第２導電型の第２埋め込み不純物領域は、第１埋め込み不純物領域と半導体層との間に形成されている。第２導電型の第１不純物領域は、半導体層の表面に形成され、第２埋め込み不純物領域に電気的に接続されている。第１導電型の第２不純物領域は、第２埋め込み不純物領域の上方の領域に位置する半導体層の表面またはその内部に形成されている。半導体素子は、第１不純物領域および第２不純物領域を含み、半導体層の表面に形成されてスイッチング機能を有している。その半導体素子は、第１不純物領域の表面に第１不純物領域によって取り囲まれるように形成された第１導電型の第３不純物領域と、第３不純物領域と半導体層とによって挟まれた第１不純物領域の表面上に絶縁膜を介在させて形成された電極部とをさらに含んでいる。そして、この半導体素子がオフ状態においては、第２埋め込み不純物領域と半導体層との界面から延びる空乏層によって耐圧が確保される。第２埋め込み不純物領域は、第２不純物領域の直下に位置する部分において第２埋め込み不純物領域の表面が第２不純物領域から遠ざかる方向に窪んだ第１窪み部、または、第２埋め込み不純物領域が途切れている第１隙間部を含んでいる。
【００１１】
この半導体装置によれば、第２不純物領域の略直下に位置する部分において第２埋め込み不純物領域の表面が第２不純物領域から遠ざかるように窪んだ第１窪み部、または、この領域が途切れた第１隙間部が形成されていることで、この部分における半導体層の実効的な厚みが増すことになる。第１不純物領域および第２不純物領域を含み、半導体層の表面に形成されてスイッチング機能を有する半導体素子が、第１導電型の第３不純物領域と電極部とをさらに含んでいることで、半導体素子としてＤＭＯＳトランジスタが構成される。これにより、ＤＭＯＳトランジスタがオフ状態において、半導体層と第２埋め込み不純物領域との界面から延びる空乏層の第２埋め込み不純物領域の側に向かって延びる空乏層端が、第２不純物領域の直下の部分では他の部分よりもより深いところに位置することになる。その結果、従来の半導体装置と比較すると、第２不純物領域の直下に位置する空乏層の幅が延びることになり、第２不純物領域直下部分における耐圧が上昇して半導体装置全体の耐圧が向上する。
【００１３】
また、半導体素子としてＩＧＢＴを設ける場合には、第２不純物領域に接するように形成された第２導電型の第４不純物領域をさらに含んでいることが望ましい。
【００１４】
本発明の１つの局面における半導体装置の第２のものは、主表面を有する半導体基板と第１導電型の半導体層と第１導電型の第１埋め込み不純物領域と第２導電型の第２埋め込み不純物領域と第２導電型の第１不純物領域と第１導電型の第２不純物領域と半導体素子とを備えている。第１導電型の半導体層は半導体基板の主表面上に形成されている。第１導電型の第１埋め込み不純物領域は半導体層と半導体基板との間に形成されている。第２導電型の第２埋め込み不純物領域は、第１埋め込み不純物領域と半導体層との間に形成されている。第２導電型の第１不純物領域は、半導体層の表面に形成され、第２埋め込み不純物領域に電気的に接続されている。第１導電型の第２不純物領域は、第２埋め込み不純物領域の上方の領域に位置する半導体層の表面またはその内部に形成されている。半導体素子は、第１不純物領域および第２不純物領域を含み、半導体層の表面に形成されてスイッチング機能を有している。その半導体素子は、第２埋め込み不純物領域の上方の領域に位置する半導体層の表面に、第１不純物領域と距離を隔てて形成された第２導電型の第５不純物領域をさらに含んでいる。そして、この半導体素子がオフ状態においては、第２埋め込み不純物領域と半導体層との界面から延びる空乏層によって耐圧が確保される。第２埋め込み不純物領域は、第２不純物領域の直下に位置する部分において第２埋め込み不純物領域の表面が第２不純物領域から遠ざかる方向に窪んだ第１窪み部、または、第２埋め込み不純物領域が途切れている第１隙間部を含んでいる。
この半導体装置によれば、第２不純物領域の略直下に位置する部分において第２埋め込み不純物領域の表面が第２不純物領域から遠ざかるように窪んだ第１窪み部、または、この領域が途切れた第１隙間部が形成されていることで、この部分における半導体層の実効的な厚みが増すことになる。第１不純物領域および第２不純物領域を含み、半導体層の表面に形成されてスイッチング機能を有する半導体素子が、第２導電型の第５不純物領域をさらに含んでいることで、半導体素子としてバイポーラ型トランジスタが構成される。これにより、バイポーラ型トランジスタがオフ状態において、半導体層と第２埋め込み不純物領域との界面から延びる空乏層の第２埋め込み不純物領域の側に向かって延びる空乏層端が、第２不純物領域の直下の部分では他の部分よりもより深いところに位置することになる。その結果、従来の半導体装置と比較すると、第２不純物領域の直下に位置する空乏層の幅が延びることになり、第２不純物領域直下部分における耐圧が上昇して半導体装置全体の耐圧が向上する。
【００１９】
さらに、第２埋め込み不純物領域は、複数の第１隙間部によりそれぞれ電気的にフローティングな状態にされた複数の領域を含んでいることが望ましい。
【００２０】
この場合には、第１不純物領域の側から第２不純物領域の側に向かう方向に沿って、フローティングな状態にされた個々の第２埋め込み不純物領域の電位も上昇することになる。これにより、第２不純物領域の直下近傍に位置する第２埋め込み不純物領域の電位と第２不純物領域の電位との電位差がより小さくなる。その結果、電位差が小さくなる分半導体装置の耐圧を向上することができる。
【００２１】
また、第１埋め込み不純物領域は、第１隙間部の直下に位置する部分において第１埋め込み不純物領域の表面が第２不純物領域から遠ざかる方向に窪んだ第２窪み部、または、第１埋め込み領域が途切れている第２隙間部を含んでいることが望ましい。
【００２２】
この場合には、第１埋め込み不純物領域を構成する不純物が、第１隙間部を挟んで位置する第２埋め込み不純物領域の間の半導体層の部分に拡散するのが抑えられて、この部分における不純物濃度の上昇が抑制されることになる。これにより、第１隙間部の間隔をより広げてもピンチオフ電圧の上昇は小さく抑えられて、第２不純物領域の直下に位置する半導体層の実効的な膜厚をより厚くすることができる。その結果、半導体装置の耐圧をさらに向上することができる。
【００２３】
さらに、第１埋め込み不純物領域と第２埋め込み不純物領域との接合界面は凹凸状になっていることが好ましい。
【００２４】
この場合には、第１埋め込み不純物領域と第２埋め込み不純物領域との接合界面が凹凸状になることで、この接合界面から延びる空乏層がより広がることになる。その結果、この接合部分の耐圧が向上して、半導体素子としてたとえばバイポーラトランジスタを設けた場合のコレクタの電位が負バイアス時における半導体装置の耐圧を向上することができる。
【００２５】
本発明の一つの局面における半導体装置の第３のものは、主表面を有する半導体基板と、第１導電型の半導体層と第１導電型の埋め込み不純物領域と第１導電型の第１不純物領域と第２導電型の第２不純物領域と半導体素子とを備えている。第１導電型の半導体層は半導体基板の主表面上に形成されている。第１導電型の埋め込み不純物領域は半導体基板と半導体層との間に形成されている。第１導電型の第１不純物領域は半導体層の表面に形成され、埋め込み不純物領域に電気的に接続されている。第２導電型の第２不純物領域は埋め込み不純物領域の上方の領域に位置する半導体層の表面に形成されている。半導体素子は第１不純物領域および第２不純物領域を含み、半導体層の表面に形成されてスイッチング機能を有している。その半導体素子は、第２不純物領域の表面に第２不純物領域によって取り囲まれるように形成された第１導電型の第３不純物領域と、第３不純物領域と半導体層とによって挟まれた第２不純物領域の表面上に絶縁膜を介在させて形成された電極部とをさらに含んでいる。その半導体素子がオフ状態においては、第２不純物領域と半導体層との界面から延びる空乏層によって耐圧が確保される。埋め込み不純物領域は、第２不純物領域の直下に位置する部分において埋め込み不純物領域の表面が第２不純物領域から遠ざかる方向に窪んだ窪み部、または、埋め込み領域が途切れている隙間部を含んでいる。
【００２６】
この半導体装置によれば、第１不純物領域および第２不純物領域を含み、半導体層の表面に形成されてスイッチング機能を有する半導体素子が、第１導電型の第３不純物領域と電極部とをさらに含んでいることで、半導体素子としてＤＭＯＳトランジスタが構成される。そのＤＭＯＳトランジスタがオフ状態では、特に第２不純物領域と半導体層との界面から空乏層が延びることになる。このとき、第２不純物領域の直下に位置する部分において埋め込み不純物領域の表面が第２不純物領域から遠ざかるように窪んだ窪み部、または、この領域が途切れた隙間部が形成されていることで、この部分では実効的な半導体層の厚さが増して埋め込み不純物領域側に延びる空乏層端がより深い位置にまで達することができる。これにより、空乏層幅が広がって半導体装置の耐圧が向上する。
【００３１】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係るＤＭＯＳトランジスタを備えた半導体装置について説明する。図１に示すように、Ｐ−シリコン基板１上にＮ−エピタキシャル層２が形成されている。Ｐ−シリコン基板１とＮ−エピタキシャル層２との間には、Ｎ＋埋め込み拡散領域３が形成されている。また、Ｎ＋埋め込み拡散領域３とＮ−エピタキシャル層２との間には、Ｐ＋埋め込み拡散領域４が形成されている。
【００３２】
Ｎ−エピタキシャル層２の表面にはＮ拡散領域７が形成されている。そのＮ拡散領域７を周囲から取り囲むようにＰ拡散領域６が形成されている。また、Ｎ−エピタキシャル層２の表面には、Ｐ拡散領域６に接しＰ＋埋め込み拡散領域４に達するＰ拡散領域５が形成されている。Ｎ拡散領域７とＮ−エピタキシャル層２との間に位置するＰ拡散領域６の表面上に、絶縁膜を介在させてゲート電極１０が形成されている。
【００３３】
Ｎ拡散領域７に電気的に接続されるソース電極１１が形成されている。また、Ｎ−エピタキシャル層２の表面には分離のためのシリコン酸化膜９が形成されている。シリコン酸化膜９を挟んでソース電極１１と反対側にはドレイン電極１２が形成されている。ドレイン電極１２はＮ−エピタキシャル層２に形成されたＮ拡散領域８に電気的に接続されている。
【００３４】
そして、本半導体装置では、Ｎ拡散領域８の略直下に位置するＰ＋埋め込み拡散領域４の表面がＮ拡散領域８から遠ざかるように窪んでおり、特に、この部分において、Ｐ＋埋め込み拡散領域４はくびれるように形成されている。このくびれ６４は、たとえば、Ｎ拡散領域８が延びる方向に沿って形成されている。
【００３５】
このようなくびれ６４は、図２に示すように、少なくともＮ拡散領域８の直下の位置に対応する領域を覆うフォトレジストのパターン６１をマスクとしてイオン注入処理を施すとともに、その後の熱処理を経ることで形成される。
【００３６】
すなわち、注入された不純物が熱処理により、Ｎ拡散領域８の直下に位置するＮ−エピタキシャル層２の領域およびＮ＋埋め込み拡散領域３に拡散することで、この部分においてＰ＋埋め込み拡散領域４ａ、４ｂが互いに繋がって、この部分にくびれ６４が形成される。
【００３７】
上述した半導体装置では、Ｎ拡散領域８の直下に位置するＰ＋埋め込み拡散領域４の部分にくびれ６４が形成されて、Ｐ＋埋め込み拡散領域４の表面がＮ拡散領域８から遠ざかるように窪んでいることで、そのようなくびれがない場合と比べると、この部分におけるＮ−エピタキシャル層２の実効的な厚みが増すことになる。
【００３８】
このため、オフ状態においては、Ｎ−エピタキシャル層２とＰ＋埋め込み拡散領域４と界面から空乏層が延びることになるが、このときＰ＋埋め込み拡散領域４の側に向かって延びる空乏層端においては、図３に示すように、Ｎ拡散領域８の直下の部分では他の部分よりもより深いところに位置することになる。
【００３９】
その結果、従来の半導体装置と比較すると、Ｎ拡散領域８の直下に位置する空乏層の幅Ｌ１が延びることになりドレイン電極１２直下部分における耐圧が上昇して半導体装置全体の耐圧が向上する。
【００４０】
なお、この実施の形態では、Ｐ＋埋め込み拡散領域４のくびれ６４をＮ拡散領域８の略直下に、Ｎ拡散領域８に沿って形成した場合を例にあげて説明したが、そのようなくびれをドット状に断続的に形成してもよい。また、Ｐ＋埋め込み拡散領域４となる領域を当初ドット状に形成して、各ドット状の拡散領域を熱処理により互いに繋げてＰ＋埋め込み拡散領域４を形成してもよい。
【００４１】
また、上述した半導体装置では、図４に示すように、Ｐ＋埋め込み拡散領域４に電流６３が流れる場合がある。これは、図５に示すように、ＤＭＯＳトランジスタのドレイン電極にコイル６２（Ｌ負荷）が接続されている場合、ハイサイド側のＤＭＯＳがオン状態からオフ状態になった瞬間にコイル６２の起電力によってドレインの電位がソースの電位よりも低くなる。
【００４２】
このため、ＤＭＯＳトランジスタの寄生ダイオードの順バイアス動作により矢印に示すように電流がコイルに向かって流れる。この電流がＰ＋埋め込み拡散領域４を流れることになる。
【００４３】
このような場合には、図６に示すように、Ｐ＋埋め込み拡散領域４のくびれ６４をこの電流６３が流れる方向に沿って形成することで、このＰ＋埋め込み拡散領域４を電流が流れる際の抵抗の上昇を最小限に抑えることができる。
【００４４】
以上のように、本半導体装置では、Ｐ＋埋め込み拡散領域４を形成するためのマスクパターンを変更するだけで、Ｎ−エピタキシャル層２の厚さを厚くすることなく半導体装置の耐圧を容易に向上することができる。
【００４５】
実施の形態２
本発明の実施の形態２に係るＤＭＯＳトランジスタを備えた半導体装置について説明する。図７に示すように、本半導体装置では、Ｎ拡散領域８の直下に位置するＰ＋埋め込み拡散領域４において、スリット６５が形成されている。
【００４６】
なお、これ以外の構成については実施の形態１において説明した図１に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【００４７】
この半導体装置におけるスリット６５は、実施の形態１の場合と同様に、Ｎ拡散領域８の直下の位置に対応する領域を覆うフォトレジストのパターンをマスクとしてイオン注入処理を施すとともに、その後の熱処理を経ることで形成される。
【００４８】
このとき、熱処理により、注入された不純物がＮ拡散領域８の直下に位置するＮ−エピタキシャル層２の領域およびＮ＋埋め込み拡散領域３に拡散することになるが、実施の形態１の場合と異なって、最終的にはこの部分ではＰ＋埋め込み拡散領域４ａ、４ｂは互いに繋がらない。
【００４９】
特に、この半導体装置の場合には、Ｎ＋埋め込み拡散領域３とドレイン電極１２とが電気的に繋がっているために、耐圧保持状態においては、Ｎ＋埋め込み拡散領域３とＰ＋埋め込み拡散領域４ａ、４ｂとの間に逆バイアスが印加される。このとき、スリット６５にけるピンチオフ電圧がＮ＋埋め込み拡散領域３とＰ＋埋め込み拡散領域４ａ、４ｂとの間の耐圧よりも低いことが望ましい。
【００５０】
図８に示すように、ピンチオフ前の状態では、Ｐ＋埋め込み拡散領域４ａの側に形成される空乏層と、Ｐ＋埋め込み拡散領域４ｂ側に形成される空乏層とは繋がっていない。そして、このとき、ドレイン電圧がＮ＋埋め込み拡散領域３の電位に等しい。また、Ｎ＋埋め込み拡散領域３の電位はＰ＋埋め込み拡散領域４ａ、４ｂ間のピンチオフ電圧以上には上昇しない。
【００５１】
ピンチオフ電圧がたとえば２０Ｖの場合には、Ｎ＋埋め込み拡散領域３の電位がソース電位よりも２０Ｖ高くなる。そして、図９に示すように、ピンチオフ後の状態ではＰ＋埋め込み拡散領域４ａの側に形成される空乏層とＰ＋埋め込み拡散領域４ｂ側に形成される空乏層とが繋がることになる。
【００５２】
これにより、実施の形態１における半導体装置と比べると、オフ状態における実効的なＮ−エピタキシャル層２の厚さが増し（空乏層の幅）、ドレイン電極１２直下部分における耐圧がより上昇して半導体装置全体の耐圧が向上する。
【００５３】
また、実施の形態１の場合と同様に、Ｐ＋埋め込み拡散領域を形成するためのマスクパターンを変更するだけでように、半導体装置の耐圧を向上することができる。
【００５４】
実施の形態３
本発明の実施の形態３に係るＤＭＯＳトランジスタを備えた半導体装置について説明する。図１０に示すように、本半導体装置では、Ｎ拡散領域８の直下に位置するＮ＋埋め込み拡散領域３ａ、３ｂにおいてくびれ６６が形成されている。
【００５５】
なお、これ以外の構成については実施の形態２において説明した図７に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【００５６】
このＮ＋埋め込み拡散領域３におけるくびれ６６は、実施の形態１におけるＰ＋埋め込み拡散領域４を形成する場合と同様に、Ｎ拡散領域８の直下の位置に対応する領域を覆うフォトレジストのパターンをマスクとしてイオン注入処理を施すとともに、その後の熱処理を経ることで形成される。
【００５７】
このとき、注入された不純物が熱処理により、Ｎ拡散領域８の直下に位置するＮ−エピタキシャル層２の領域およびＰ−シリコン基板１に拡散して、最終的にＮ＋埋め込み拡散領域３ａ、３ｂは互いに繋がって、この部分にくびれ６６が形成される。
【００５８】
実施の形態２において説明した半導体装置の場合、隣り合うＰ＋埋め込み拡散領域４ａ、４ｂの間隔を広げることで、Ｎ拡散領域８の直下に位置するＮ−エピタキシャル層２の実効的な膜厚をより厚くすることができる。
【００５９】
しかしながら、Ｐ＋埋め込み拡散領域４ａとＰ＋埋め込み拡散領域４ｂとの間のＮ−エピタキシャル層２の部分に、Ｎ＋埋め込み拡散領域３を構成する不純物が拡散してこの部分の不純物濃度が上昇する。そのため、この部分における空乏層の延びが抑制されて、空乏層が繋がらなくなってしまいピンチオフすることができなくなることがある。したがって、これを防止するために隣り合うＰ＋埋め込み拡散領域４ａ、４ｂの間隔が制限されることになる。
【００６０】
一方、本半導体装置では、Ｎ拡散領域８の直下に領域においてＮ＋埋め込み拡散領域３ａとＮ＋埋め込み拡散領域３ｂとが繋がって、この部分にくびれ６６が形成されている。つまり、Ｐ＋埋め込み拡散領域４ａとＰ＋埋め込み拡散領域４ｂとによって挟まれ部分の直下にＮ＋埋め込み拡散領域３のくびれ６６が形成されている。
【００６１】
そのため、図１１に示すように、Ｎ＋埋め込み拡散領域３を構成する不純物が、Ｐ＋埋め込み拡散領域４ａとＰ＋埋め込み拡散領域４ｂとの間のＮ−エピタキシャル層２の部分に拡散するのが抑えられて、この部分における不純物濃度の上昇が抑制されることになる。
【００６２】
これにより、実施の形態２における半導体装置の場合と比較して、Ｐ＋埋め込み拡散領域４ａとＰ＋埋め込み拡散領域４ｂとのスリットの幅（間隔）をより広げてもピンチオフ電圧の上昇は小さく抑えられるためするため、Ｎ拡散領域８の直下に位置するＮ−エピタキシャル層２の実効的な膜厚をより厚くすることができる。その結果、半導体装置の耐圧をさらに向上することができる。
【００６３】
実施の形態４
本発明の実施の形態４に係るＤＭＯＳトランジスタを備えた半導体装置について説明する。図１２に示すように、本半導体装置では、Ｎ拡散領域８の直下に位置するＮ＋埋め込み拡散領域３において、スリット６７が形成されている。
【００６４】
なお、これ以外の構成については実施の形態３において説明した図１０に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【００６５】
このＮ＋埋め込み拡散領域３におけるスリット６７は、実施の形態２の場合と同様に、Ｎ拡散領域８の直下の位置に対応する領域を覆うフォトレジストのパターンをマスクとしてイオン注入処理を施すとともに、その後の熱処理を経ることで形成される。
【００６６】
このとき、注入された不純物が熱処理により、Ｎ拡散領域８の直下に位置するＮ−エピタキシャル層２の領域およびＰ−基板１に拡散することになるが、最終的にはこの部分ではＮ＋埋め込み拡散領域３ａ、３ｂは互いに繋がらない。
【００６７】
この半導体装置では、Ｎ＋埋め込み拡散領域３とＰ−基板１との間に逆バイアスが印加さるときは、Ｎ＋埋め込み拡散領域３ａ、３ｂから延びる空乏層がＪＦＥＴ効果によってＮ−エピタキシャル層２内へ侵入するのを阻止できることが望ましい。また、Ｐ＋埋め込み拡散領域４とＰ−基板１との距離を、両者の間にパンチスルー現象が発生しない程度としておくことが望ましい。
【００６８】
ピンチオフ前の状態では、図１３に示すように、Ｐ＋埋め込み拡散領域４ａの側とＰ＋埋め込み拡散領域４ｂの側とに形成される空乏層が互いに繋がっていないが、ピンチオフ後の状態では、図１４に示すように、両空乏層が繋がることになる。Ｎ＋埋め込み拡散領域３にスリット部が形成されていることで、空乏層はＮ＋埋め込み拡散領域３ａ、３ｂによって挟まれた領域に位置するＮ−エピタキシャル層２の部分を含むように広がる。
【００６９】
これにより、実施の形態３における半導体装置の場合よりもオフ状態における実効的なＮ−エピタキシャル層２の厚さを厚くすることができる。その結果、ドレイン電極１２直下部分における耐圧がさらに上昇して半導体装置全体の耐圧が向上する。
【００７０】
実施の形態５
本発明の実施の形態５に係るＤＭＯＳトランジスタを備えた半導体装置について説明する。図１５に示すように、本半導体装置では、Ｐ＋埋め込み拡散領域４において、実施の形態１において説明したくびれ６４が複数形成されている。
【００７１】
なお、これ以外の構成については実施の形態１において説明した図１に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【００７２】
実施の形態１に係る半導体装置においては、所定の動作の際にＰ＋埋め込み拡散領域４に電流が流れる場合があることを説明した。Ｐ＋埋め込み拡散領域４に電流が流れる場合には、電流容量を確保するために、Ｎ拡散領域８の領域面積を比較的大きくする必要がある。
【００７３】
そのような場合、図１６に示すように、Ｎ＋埋め込み拡散領域３に複数のくびれが形成されていることによって、オフ状態では空乏層の幅が延びる部分が多く形成されることになる。その結果、より広いＮ拡散領域８を有する半導体装置に対しても、ドレイン電極１２直下部分における耐圧が上昇して半導体装置全体の耐圧を向上させることができる。
【００７４】
実施の形態６
本発明の実施の形態６に係るＤＭＯＳトランジスタを備えた半導体装置について説明する。図１７に示すように、本半導体装置では、Ｐ＋埋め込み拡散領域４ａ〜４ｆにスリット６７が複数形成されている。
【００７５】
なお、これ以外の構成については実施の形態５において説明した図１５に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【００７６】
この半導体装置では、実施の形態２において説明した半導体装置の場合と同様に、Ｐ＋埋め込み拡散領域４にスリット６７が形成されていることで実施の形態５において説明した半導体装置に比べて、さらに実効的なＮ−エピタキシャル層２の厚さをさらに厚くすることができる。その結果、比較的広いＮ＋埋め込み拡散領域３が必要とされる半導体装置の耐圧をさらに向上することができる。
【００７７】
また、この半導体装置では、図１８に示すように、各Ｐ＋埋め込み拡散領域４ｂ〜４ｅは周囲をＮ型半導体領域によって囲まれているため、ソース（電極１１）側から延びる空乏層がたとえばＰ＋埋め込み拡散領域４ｂに到達した時点でＰ＋埋め込み拡散領域４ｂの周囲を取り囲むように空乏層が形成される。最終的に、Ｎ拡散領域８まで空乏層が到達したときにはすべてのＰ＋埋め込み拡散領域４ｂ〜４ｅが空乏層によって取り囲まれていることになる。
【００７８】
Ｎ−エピタキシャル層２の空乏化している領域では、矢印に示すようにＮ拡散領域８に向かって電位が上昇している。このとき、Ｐ＋埋め込み拡散領域４ｂ〜４ｅがそれぞれ電気的にフローティングの状態であると、Ｐ拡散領域５（各Ｐ＋埋め込み拡散領域４ａ、４ｆ）の側からＮ拡散領域８の側に向かう方向に沿ってＰ＋埋め込み拡散領域４ｂ〜４ｅの電位も上昇することになる。
【００７９】
これにより、Ｎ拡散領域８の直下近傍に位置する、たとえばＰ＋埋め込み拡散領域４ｃ、４ｄの電位とドレイン電位（Ｎ拡散領域８の電位）との電位差がより小さくなる。その結果、電位差が小さくなる分半導体装置の耐圧を向上することができる。
【００８０】
実施の形態７
本発明の実施の形態７に係る半導体装置として、ゲート絶縁型バイポーラトランジスタ（Insulated Gate Bipolar Transistor、以下「ＩＧＢＴ」と記す。）を有する半導体装置について説明する。図１９に示すように、Ｎ−エピタキシャル層２の表面にはＮ拡散領域７が形成されている。そのＮ拡散領域７を周囲から取り囲むようにＰ拡散領域６が形成されている。
【００８１】
また、Ｎ−エピタキシャル層２の表面にはＰ＋領域１５が形成されている。そのＰ＋領域１５の直下にＮ拡散領域８が形成されている。Ｐ＋領域１５がコレクタ、Ｐ拡散領域６がエミッタ、そして、Ｎ−エピタキシャル層２がベースとなる。そのＰ＋領域に１５にコレクタ電極１６が接続され、Ｐ拡散領域６にエミッタ電極１７が接続されている。
【００８２】
このトランジスタでは、ゲート電極１０に所定の電圧を印加することによってＰ拡散領域６に形成されるチャネル領域を介してベース電流が供給されることになる。このようなトランジスタは、特にＩＧＢＴと呼ばれている。なお、これ以外の構成については、実施の形態１において説明した図１に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【００８３】
この半導体装置では、図２０に示すように、コレクタ電極１６の直下には、Ｐ＋領域１５、Ｎ拡散領域８、Ｎ−エピタキシャル層２およびＰ＋埋め込み拡散領域４によって縦型のＰＮＰ型トランジスタが形成された状態になる。ＩＧＢＴにおける耐圧は、この縦型トランジスタのベースをフローティング状態にしたときのコレクタ−エミッタ間の耐圧（ＢＶｃｅｏ）に相当する。そして、このトランジスタにおけるベース幅は、実効的なＮ−エピタキシャル層２になる。
【００８４】
このＩＧＢＴでは、図２０に示すように、Ｎ拡散領域８の直下に位置するＰ＋埋め込み拡散領域４の部分にくびれ６４が形成されていることで、実施の形態１において説明したように、この部分におけるＮ−エピタキシャル層２の実効的な厚みが増すことになり、この部分における空乏層幅が広がる。これにより、ＩＧＢＴを有する半導体装置のオフ状態における耐圧が向上する。
【００８５】
実施の形態８
本発明の実施の形態８に係る半導体装置として、ＰＮＰトランジスタを有する半導体装置について説明する。図２１に示すように、Ｎ−エピタキシャル層２の表面にＮ拡散領域２４およびＰ拡散領域２５が隣接して形成されている。また、Ｎ拡散領域２４およびＰ拡散領域２５とはシリコン酸化膜９を挟んで隔てられたＮ−エピタキシャル層２の表面に、Ｐ拡散領域６およびＰ拡散領域５が隣接して形成されている。
【００８６】
そのＰ拡散領域５、６に電気的に接続されるコレクタ電極２１が形成されている。Ｐ拡散領域２５に電気的に接続されるエミッタ電極２２が形成されている。Ｐ拡散領域２４に電気的に接続されるベース電極２３が形成されている。なお、これ以外の構成については、実施の形態１において説明した図１に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【００８７】
この半導体装置では、Ｐ拡散領域５、６およびＰ＋拡散領域４をコレクタ、Ｐ拡散領域２５をエミッタ、そして、Ｎ−エピタキシャル層２をベースとするＰＮＰトランジスタが形成されている。
【００８８】
半導体装置における耐圧は、このトランジスタのベースをフローティング状態にしたときのコレクタ−エミッタ間の耐圧（ＢＶｃｅｏ）に相当する。この耐圧はトランジスタの電流増幅率ｈＦＥの上昇にしたがい低下する傾向にあり、電流増幅率ｈＦＥの１／３〜１／４乗に反比例する。
【００８９】
このため、半導体装置の耐圧を向上させたい場合には、トランジスタの電流増幅率ｈＦＥをある程度抑える必要がある。特に、Ｎ−エピタキシャル層２をベースとする場合には、ベースの不純物濃度がかなり低いために、電流増幅率ｈＦＥの値が数百以上になることが多くなる。
【００９０】
本半導体装置では、実施の形態１において説明したように、Ｐ＋埋め込み拡散領域４の部分にくびれ６４が形成されていることで、ベースとなるＮ−エピタキシャル層２の実効的な厚みが増すことになり、図２２に示すように、この部分における空乏層幅が広がる。これにより、ＰＮＰトランジスタを有する半導体装置のオフ状態における耐圧が向上する。
【００９１】
実施の形態９
本発明の実施の形態９に係る半導体装置として、ＰＮＰトランジスタを有する半導体装置について説明する。図２３に示すように、Ｎ＋埋め込み拡散領域３に複数のくびれ６６が形成されている。また、Ｐ＋埋め込み拡散領域４にも複数のくびれ６４が形成されている。なお、これ以外の構成については実施の形態８において説明した図２１に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【００９２】
既に説明したように、複数のくびれ６６を有するＮ＋埋め込み拡散領域３は、あらかじめ間隔を隔てて形成した複数の不純物領域がその後の熱処理により拡散して互いに繋がることで形成される。複数のくびれ６４を有するＰ＋埋め込み拡散領域４についても同様である。
【００９３】
このため、繋がって一体化したＮ＋埋め込み拡散領域３やＰ＋埋め込み拡散領域４においては、当初からそれぞれの領域を一体的に形成した場合と比べると、それぞれの不純物濃度を下げたことと等価になる。このことにより、Ｎ＋埋め込み拡散領域３やＰ＋埋め込み拡散領域４から上下方向に向かって拡散する不純物の拡散長もより短くなる。すなわち、上下方向の拡散が抑制される。また、Ｎ＋埋め込み拡散領域３およびＰ＋埋め込み拡散領域４にそれぞれ複数のくびれ６４、６６を形成することで、Ｎ＋埋め込み拡散領域３とＰ＋埋め込み拡散領域４との接合界面が凹凸状になる。その結果、Ｎ＋埋め込み拡散領域３とＰ＋埋め込み拡散領域４との界面６８から延びる空乏層がより広がって、Ｎ＋埋め込み拡散領域３とＰ＋埋め込み拡散領域４との間のｐｎ接合の耐圧が上昇する。
【００９４】
このＰＮＰトランジスタを有する半導体装置においては、使用用途によっては、コレクタ（Ｎ＋埋め込み拡散領域３）の電位が負バイアス状態になり、かつ、その状態で耐圧を必要とする場合がある。Ｎ＋埋め込み拡散領域３とＰ＋埋め込み拡散領域４との間にバイアスを印加した場合には、図２４に示すように、Ｐ＋埋め込み拡散領域４とＮ−エピタキシャル層２との界面から伸びる空乏層に、Ｐ＋埋め込み拡散領域４とＮ＋埋め込み拡散領域３との界面から延びる空乏層が加わることになる。
【００９５】
上記のように、この半導体装置では、一体化したＮ＋埋め込み拡散領域３やＰ＋埋め込み拡散領域４においては不純物濃度を下げたことと等価になる。しかも、くびれ６４、６６を形成することで、Ｎ＋埋め込み拡散領域３とＰ＋埋め込み拡散領域４との界面６８が凹凸状になる。
【００９６】
したがって、Ｎ＋埋め込み拡散領域３とＰ＋埋め込み拡散領域４との界面から延びる空乏層がより広がることになる。その結果、Ｎ＋埋め込み拡散領域３とＰ＋埋め込み拡散領域４とのｐｎ接合の耐圧が向上して、コレクタの電位が負バイアス状態における半導体装置の耐圧を向上することができる。
【００９７】
実施の形態１０
本発明の実施の形態１０に係る縦型ＤＭＯＳトランジスタを備えた半導体装置について説明する。図２５に示すように、Ｐ−シリコン基板１上にＮ−エピタキシャル層２が形成されている。Ｐ−シリコン基板１とＮ−エピタキシャル層２との間には、複数のくびれ６９を有するＮ＋埋め込み拡散領域３が形成されている。
【００９８】
Ｎ−エピタキシャル層２の表面にはＮ拡散領域３４ａ、３４ｂ等が形成されている。そのＮ拡散領域３４ａ、３４ｂ等を周囲から取り囲むようにＰ拡散領域３５ａ等が形成されている。また、Ｎ−エピタキシャル層２の表面には、Ｎ＋埋め込み拡散領域３に達するＮ＋拡散領域３６が形成されている。Ｎ拡散領域３４ａ、３４ｂ等とＮ−エピタキシャル層２との間に位置するＰ拡散領域３５ａ等の表面上に、絶縁膜を介在させてゲート電極３３が形成されている。
【００９９】
Ｎ拡散領域３４ａ、３４ｂ等に電気的に接続されるソース電極３２が形成されている。Ｎ−エピタキシャル層２の表面にシリコン酸化膜９を挟んでソース電極３２と反対側にはドレイン電極３１が形成されている。ドレイン電極３１はＮ＋拡散領域３６に電気的に接続されている。
【０１００】
本半導体装置では、図２６に示すように、ゲート電極３３に所定のしきい値電圧以上の電圧を印加することで、電流は、ソース電極３２からＮ拡散領域３４ａ、３４ｂ等を経てＮ−エピタキシャル層２へ流れ込み、そこから下方に位置するＮ＋埋め込み拡散領域３へ到達し、Ｎ＋埋め込み拡散領域３からＮ＋拡散領域３６を経てドレイン電極３１へ流れることになる。このように、本半導体装置では、電流が縦方向に流れる。
【０１０１】
Ｎ＋埋め込み拡散領域３には、複数のくびれ６９が形成されている。このくびれ６９は、実施の形態１等において説明した方法と同様の方法によって形成される。
【０１０２】
オフ状態では、図２７に示すように、特にＰ拡散領域３５とＮ−エピタキシャル層２との界面から空乏層が延びることになる。このとき、Ｎ＋埋め込み拡散領域３に複数のくびれ６９が形成されていることで、この部分では実効的なＮ−エピタキシャル層２の厚さが増してＮ＋埋め込み拡散領域３側に延びる空乏層端がより深い位置にまで達することができる。これにより、この部分における空乏層幅が広がって、縦型ＤＭＯＳトランジスタを有する半導体装置の耐圧を向上することができる。
【０１０３】
実施の形態１１
本発明の実施の形態１１に係る半導体装置について説明する。図２８に示すように、Ｎ−エピタキシャル層２の表面にＰ拡散領域４５ａ、４５ｂが間隔を隔てて形成されている。また、Ｎ−エピタキシャル層２の表面にＮ＋埋め込み拡散領域３と接するＮ＋拡散領域４４が形成されている。
【０１０４】
Ｐ拡散領域４５ａに電気的に接続されるコレクタ電極４２が形成されている。Ｐ拡散領域４５ｂに電気的に接続されるエミッタ電極４３が形成されている。Ｎ＋拡散領域４４に電気的に接続されるベース電極４１が形成されている。なお、これ以外の構成については、実施の形態１０において説明した図２５に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【０１０５】
この半導体装置では、Ｐ拡散領域４５ａをコレクタ、Ｐ拡散領域４５ｂをエミッタ、Ｎ−エピタキシャル層２をベースとする横型のＰＮＰトランジスタが形成される。
【０１０６】
横型のＰＮＰトランジスタの場合、エミッタであるＰ拡散領域４５ｂの直下の領域に位置するＮ−エピタキシャル層２の部分の実効的な厚さが比較的薄い場合には、Ｐ拡散領域４５ｂからＮ−エピタキシャル層２に注入されるホールの注入効率が悪化する。このため、トランジスタにおける電流増幅率ｈＦＥが低下する問題がある。
【０１０７】
また、コレクタであるＰ拡散領域４５ａの直下の領域に位置するＮ−エピタキシャル層２の部分の実効的な厚さが比較的薄いと、コレクタ直下における空乏層の延びが制限されることになる。このため、コレクタ−エミッタ間の耐圧（ＢＶｃｅｏ）が低下する問題がある。
【０１０８】
本半導体装置におけるオフ状態では、図２９に示すように、特にＰ拡散領域４５ａとＮ−エピタキシャル層２との界面から空乏層が延びることになる。このとき、空乏層が延びる先にあるＮ＋埋め込み拡散領域３に複数のくびれ６９が形成されていることで、この部分では実効的なＮ−エピタキシャル層２の厚さが増してＮ＋埋め込み拡散領域３側に延びる空乏層端がより深い位置にまで達することができる。これにより、空乏層幅が広がって、半導体装置の耐圧を向上することができる。
【０１０９】
また、実効的なＮ−エピタキシャル層２の厚さが増すことで、Ｐ拡散領域４５ｂからＮ−エピタキシャル層２に注入されるホールの注入効率が悪化するのを抑制して、トランジスタの電流増幅率ｈＦＥが低下するのを防止することができる。このようにして、本半導体装置では、上述したトランジスタの問題点を解消することができる。
なお、実施の形態１０、１１では、Ｎ＋埋め込み拡散領域にくびれが形成された場合について説明したが、適切な間隔のスリットを設けた構造であっても同様に耐圧を向上することができる。
【０１１０】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１１】
【発明の効果】
本発明の１つの局面における半導体装置の第１のものによれば、第２不純物領域の略直下に位置する部分において第２埋め込み不純物領域の表面が第２不純物領域から遠ざかるように窪んだ第１窪み部、または、この領域が途切れた第１隙間部が形成されていることで、この部分における半導体層の実効的な厚みが増すことになる。第１不純物領域および第２不純物領域を含み、半導体層の表面に形成されてスイッチング機能を有する半導体素子が、第１導電型の第３不純物領域と電極部とをさらに含んでいることで、半導体素子としてＤＭＯＳトランジスタが構成される。これにより、ＤＭＯＳトランジスタがオフ状態において、半導体層と第２埋め込み不純物領域との界面から延びる空乏層の第２埋め込み不純物領域の側に向かって延びる空乏層端が、第２不純物領域の直下の部分では他の部分よりもより深いところに位置することになる。その結果、従来の半導体装置と比較すると、第２不純物領域の直下に位置する空乏層の幅が延びることになり、第２不純物領域直下部分における耐圧が上昇して半導体装置全体の耐圧が向上する。
【０１１３】
また、半導体素子としてＩＧＢＴを設ける場合には、第２不純物領域に接するように形成された第２導電型の第４不純物領域をさらに含んでいることが望ましい。
【０１１４】
本発明の１つの局面における半導体装置の第２のものによれば、第２不純物領域の略直下に位置する部分において第２埋め込み不純物領域の表面が第２不純物領域から遠ざかるように窪んだ第１窪み部、または、この領域が途切れた第１隙間部が形成されていることで、この部分における半導体層の実効的な厚みが増すことになる。第１不純物領域および第２不純物領域を含み、半導体層の表面に形成されてスイッチング機能を有する半導体素子が、第２導電型の第５不純物領域をさらに含んでいることで、半導体素子としてバイポーラ型トランジスタが構成される。これにより、バイポーラ型トランジスタがオフ状態において、半導体層と第２埋め込み不純物領域との界面から延びる空乏層の第２埋め込み不純物領域の側に向かって延びる空乏層端が、第２不純物領域の直下の部分では他の部分よりもより深いところに位置することになる。その結果、従来の半導体装置と比較すると、第２不純物領域の直下に位置する空乏層の幅が延びることになり、第２不純物領域直下部分における耐圧が上昇して半導体装置全体の耐圧が向上する。
【０１１７】
さらに、第２埋め込み不純物領域は、複数の第１隙間部によりそれぞれ電気的にフローティングな状態にされた複数の領域を含んでいることが望ましく、この場合には、第１不純物領域の側から第２不純物領域の側に向かう方向に沿って、フローティングな状態にされた個々の第２埋め込み不純物領域の電位も上昇することになる。これにより、第２不純物領域の直下近傍に位置する第２埋め込み不純物領域の電位と第２不純物領域の電位との電位差がより小さくなる。その結果、電位差が小さくなる分半導体装置の耐圧を向上することができる。
【０１１８】
また、第１埋め込み不純物領域は、第１隙間部の直下に位置する部分において第１埋め込み不純物領域の表面が第２不純物領域から遠ざかる方向に窪んだ第２窪み部、または、第１埋め込み領域が途切れている第２隙間部を含んでいることが望ましく、この場合には、第１埋め込み不純物領域を構成する不純物が、第１隙間部を挟んで位置する第２埋め込み不純物領域の間の半導体層の部分に拡散するのが抑えられて、この部分における不純物濃度の上昇が抑制されることになる。これにより、第１隙間部の間隔をより広げてもピンチオフ電圧の上昇は小さく抑えられて、第２不純物領域の直下に位置する半導体層の実効的な膜厚をより厚くすることができる。その結果、半導体装置の耐圧をさらに向上することができる。
【０１１９】
さらに、第１埋め込み不純物領域と第２埋め込み不純物領域との接合界面は凹凸状になっていることが望ましく、この場合には、第１埋め込み不純物領域と第２埋め込み不純物領域との接合界面が凹凸状になることで、この接合界面から延びる空乏層がより広がることになる。その結果、この接合部分の耐圧が向上して、半導体素子としてたとえばバイポーラトランジスタを設けた場合のコレクタの電位が負バイアス時における半導体装置の耐圧を向上することができる。
【０１２０】
本発明の一つの局面における半導体装置の第３のものによれば、第１不純物領域および第２不純物領域を含み、半導体層の表面に形成されてスイッチング機能を有する半導体素子が、第１導電型の第３不純物領域と電極部とをさらに含んでいることで、半導体素子としてＤＭＯＳトランジスタが構成される。そのＤＭＯＳトランジスタがオフ状態では、特に第２不純物領域と半導体層との界面から空乏層が延びることになる。このとき、第２不純物領域の直下に位置する部分において埋め込み不純物領域の表面が第２不純物領域から遠ざかるように窪んだ窪み部、または、この領域が途切れた隙間部が形成されていることで、この部分では実効的な半導体層の厚さが増して埋め込み不純物領域側に延びる空乏層端がより深い位置にまで達することができる。これにより、空乏層幅が広がって半導体装置の耐圧が向上する。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に係る半導体装置の一断面図である。
【図２】  同実施の形態において、Ｐ＋埋め込み拡散領域の形成方法を説明するための一平面図である。
【図３】  同実施の形態において、オフ状態における空乏層の状態を示す断面図である。
【図４】  同実施の形態において、Ｐ＋埋め込み拡散領域に電流が流れる様子を示す断面図である。
【図５】  同実施の形態において、Ｐ＋埋め込み拡散領域に電流が流れる場合の等価回路を示す図である。
【図６】  同実施の形態において、Ｐ＋埋め込み拡散領域の形成方法を説明するための他の一平面図である。
【図７】  本発明の実施の形態２に係る半導体装置の一断面図である。
【図８】  同実施の形態において、ピンチオフ前の空乏層の状態を示す断面図である。
【図９】  同実施の形態において、ピンチオフ後の空乏層の状態を示す断面図である。
【図１０】  本発明の実施の形態３に係る半導体装置の一断面図である。
【図１１】  同実施の形態において、オフ状態における空乏層の状態を示す断面図である。
【図１２】  本発明の実施の形態４に係る半導体装置の一断面図である。
【図１３】  同実施の形態において、ピンチオフ前の空乏層の状態を示す断面図である。
【図１４】  同実施の形態において、ピンチオフ後の空乏層の状態を示す断面図である。
【図１５】  本発明の実施の形態５に係る半導体装置の一断面図である。
【図１６】  同実施の形態において、オフ状態における空乏層の状態を示す断面図である。
【図１７】  本発明の実施の形態６に係る半導体装置の一断面図である。
【図１８】  同実施の形態において、オフ状態における空乏層の状態を示す断面図である。
【図１９】  本発明の実施の形態７に係る半導体装置の一断面図である。
【図２０】  同実施の形態において、オフ状態における空乏層の状態を示す断面図である。
【図２１】  本発明の実施の形態８に係る半導体装置の一断面図である。
【図２２】  同実施の形態において、オフ状態における空乏層の状態を示す断面図である。
【図２３】  本発明の実施の形態９に係る半導体装置の一断面図である。
【図２４】  同実施の形態において、オフ状態における空乏層の状態を示す断面図である。
【図２５】  本発明の実施の形態１０に係る半導体装置の一断面図である。
【図２６】  同実施の形態において、オン状態で電流が流れる様子を示す断面図である。
【図２７】  同実施の形態において、オフ状態における空乏層の状態を示す断面図である。
【図２８】  本発明の実施の形態１１に係る半導体装置の一断面図である。
【図２９】  同実施の形態において、オフ状態における空乏層の状態を示す断面図である。
【図３０】  従来の半導体装置の一断面図である。
【図３１】  従来の半導体装置のオフ状態における空乏層の状態を示す断面図である。
【符号の説明】
１  Ｐ−シリコン基板、２  Ｎ−エピタキシャル層、３、３ａ、３ｂ  Ｎ＋埋め込み拡散領域、４、４ａ、４ｂ  Ｐ＋埋め込み拡散領域、５、６、１５、２５、３５、４５ａ、４５ｂ  Ｐ拡散領域、７、８、２４、３４、３６、４４  Ｎ拡散領域、９、５１  シリコン酸化膜、１０、３３  ゲート電極、１１、３２  ソース電極、１２、３１  ドレイン電極、１６、２１、４２  コレクタ電極、１７、２２、４３  エミッタ電極、２３、４１  ベース電極、６１  パターン、６２コイル、６３  電流、６４、６６、６９  くびれ、６５、６７  スリット、６８  界面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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