(57)【特許請求の範囲】
【請求項１】
２ビット以上の分解能を持つＡ／Ｄ変換回路と、
前記分解能に応じた複数のアレイコンデンサを備え当該各アレイコンデンサの一端が共通側電極としてコモンラインに接続されるとともに他端が非共通側電極として前記Ａ／Ｄ変換回路の変換結果に応じて複数の基準電圧線の何れかに接続されるコンデンサアレイ回路と、
前記コモンラインの電圧を入力とする演算増幅器と、
少なくとも第２ステップ目以降の各ステップのＡ／Ｄ変換動作において前記演算増幅器の入出力端子間に接続される積分コンデンサとを備え、
前記演算増幅器の出力電圧が前記Ａ／Ｄ変換回路および前記アレイコンデンサの非共通側電極に入力可能に構成された巡回型Ａ／Ｄ変換器において、
前記コモンラインと前記演算増幅器の入力端子との間に第１のスイッチ回路を備え、
前記コモンラインと所定の電圧線との間に第２のスイッチ回路を備え、
第３ステップ目以降の各ステップのＡ／Ｄ変換動作において、前記第１のスイッチ回路を開いた状態で前記第２のスイッチ回路を閉じ、前記アレイコンデンサのうち前記積分コンデンサの静電容量に等しい静電容量を構成するアレイコンデンサを初期化するとともに残るアレイコンデンサに対し前記演算増幅器の出力電圧による電荷設定を行い、その後前記第２のスイッチ回路を開いた状態で前記第１のスイッチ回路を閉じ、前のステップにおける前記Ａ／Ｄ変換回路の変換結果に応じて前記各アレイコンデンサの非共通側電極をそれぞれ前記複数の基準電圧線の何れかに接続して電荷再分配を行うように構成されていることを特徴とする巡回型Ａ／Ｄ変換器。
【請求項２】
前記アレイコンデンサの初期化は、その非共通側電極を前記所定の電圧線に接続することにより行われることを特徴とする請求項１記載の巡回型Ａ／Ｄ変換器。
【請求項３】
第１ステップのＡ／Ｄ変換動作において、前記アレイコンデンサのうち前記積分コンデンサの静電容量に等しい静電容量を構成するアレイコンデンサを初期化するとともに、残るアレイコンデンサと前記積分コンデンサに対しＡ／Ｄ変換の対象となる外部入力電圧に応じた電荷を設定するように構成されていることを特徴とする請求項１または２記載の巡回型Ａ／Ｄ変換器。
【請求項４】
前記積分コンデンサと並列に積分初期化スイッチ回路を備え、
第１ステップのＡ／Ｄ変換動作において、前記積分初期化スイッチ回路を閉じることにより前記積分コンデンサを初期化するとともに、前記アレイコンデンサに対しＡ／Ｄ変換の対象となる外部入力電圧に応じた電荷を設定するように構成されていることを特徴とする請求項１または２記載の巡回型Ａ／Ｄ変換器。
【請求項５】
前記アレイコンデンサの容量は全て等しく設定されていることを特徴とする請求項１ないし４の何れかに記載の巡回型Ａ／Ｄ変換器。
【請求項６】
前記Ａ／Ｄ変換回路はｍビットの分解能を有し、
前記積分コンデンサの容量は前記アレイコンデンサの容量の総和の１／２(m-1)に設定されており、
前記Ａ／Ｄ変換回路から出力されるｎステップのＡ／Ｄ変換値を、１ビットずつオーバーラップさせながら順次加算することによりｎ×（ｍ−１）ビット以下の分解能を有するＡ／Ｄ変換値を出力するように構成されていることを特徴とする請求項１ないし５の何れかに記載の巡回型Ａ／Ｄ変換器。
【請求項７】
１．５ビットの分解能を持つＡ／Ｄ変換回路と、
２つのアレイコンデンサを備え当該各アレイコンデンサの一端が共通側電極としてコモンラインに接続されるとともに他端が非共通側電極として前記Ａ／Ｄ変換回路の変換結果に応じて複数の基準電圧線の何れかに接続されるコンデンサアレイ回路と、
前記コモンラインの電圧を入力とする演算増幅器と、
第２ステップ目以降の各ステップのＡ／Ｄ変換動作において前記演算増幅器の入出力端子間に接続される積分コンデンサとを備え、
前記演算増幅器の出力電圧が前記Ａ／Ｄ変換回路および前記アレイコンデンサの非共通側電極に入力可能に構成された巡回型Ａ／Ｄ変換器において、
前記コモンラインと前記演算増幅器の入力端子との間に第１のスイッチ回路を備え、
前記コモンラインと所定の電圧線との間に第２のスイッチ回路を備え、
第３ステップ目以降の各ステップのＡ／Ｄ変換動作において、前記第１のスイッチ回路を開いた状態で前記第２のスイッチ回路を閉じて前記アレイコンデンサに対し前記演算増幅器の出力電圧による電荷設定を行い、その後前記積分コンデンサを初期化することなく、前記第２のスイッチ回路を開いた状態で前記第１のスイッチ回路を閉じ、前のステップにおける前記Ａ／Ｄ変換回路の変換結果に応じて前記各アレイコンデンサの非共通側電極をそれぞれ前記複数の基準電圧線の何れかに接続して電荷再分配を行うように構成されていることを特徴とする巡回型Ａ／Ｄ変換器。
【請求項８】
第１ステップのＡ／Ｄ変換動作において、前記アレイコンデンサと前記積分コンデンサに対しＡ／Ｄ変換の対象となる外部入力電圧に応じた電荷を設定するように構成されていることを特徴とする請求項７記載の巡回型Ａ／Ｄ変換器。
【請求項９】
前記Ａ／Ｄ変換回路は差動動作可能に構成され、
前記演算増幅器は差動出力可能に構成され、
前記演算増幅器の各差動入出力端子に対し前記コンデンサアレイ回路、前記積分コンデンサ、前記第１のスイッチ回路および前記第２のスイッチ回路がそれぞれ差動動作可能なように設けられていることを特徴とする請求項１ないし８の何れかに記載の巡回型Ａ／Ｄ変換器。
【請求項１０】
前記Ａ／Ｄ変換回路は並列型であることを特徴とする請求項１ないし９の何れかに記載の巡回型Ａ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３ステップ以上のＡ／Ｄ変換動作が可能な巡回型Ａ／Ｄ変換器に関する。
【背景技術】
【０００２】
特許文献１には、サンプル・ホールド回路を付加することなく３ステップ以上の巡回型Ａ／Ｄ変換動作が可能なＡ／Ｄ変換器が開示されている。この巡回型Ａ／Ｄ変換器は、コモンラインと演算増幅器の入力端子との間に第１のスイッチ回路を備えるとともに、コモンラインと第１の基準電圧線との間に第２のスイッチ回路を備えている。第１のスイッチ回路を開くことにより、積分コンデンサが接続された演算増幅器をホールド回路として動作させることができ、第２のスイッチ回路を閉じることにより、第１のスイッチ回路が開いた状態であってもアレイコンデンサを演算増幅器の出力電圧により電荷設定することができる。この構成によれば、サンプル・ホールド回路による新たな誤差が加わることがないので高精度のＡ／Ｄ変換結果が得られる。また、付加回路はスイッチ回路のみであるので、チップ面積や消費電流の増加を小さく抑えられる。
【特許文献１】特許第３４５８８１２号公報（図１、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記巡回型Ａ／Ｄ変換器において３ステップ以上の巡回型Ａ／Ｄ変換動作を行う場合、電荷再分配の原理を用いてＡ／Ｄ変換回路の変換結果に対する残余電圧を得る前処理として、アレイコンデンサに電荷設定を行った後で積分コンデンサの初期化を行う必要がある（特許文献１の図３に示す時刻ｔ３からｔ４の期間）。この初期化時間は、１ステップあたりの変換分解能が小さくステップ数が増えるほど、例えば１ビットずつの変換動作を多数ステップ繰り返すような場合において累積されて大きくなる。その結果、変換時間が増大してしまう。
【０００４】
本発明は上記事情に鑑みてなされたもので、その目的は、３ステップ以上のＡ／Ｄ変換を高精度に且つ従来よりも短い変換時間で実行できる巡回型Ａ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１に記載した手段によれば、第３ステップ目以降の各ステップのＡ／Ｄ変換動作において、まず演算増幅器の出力電圧をホールドして一部のアレイコンデンサに対する電荷設定を行う。本手段では、従来構成とは異なり積分コンデンサの初期化は必要ない。続いて電荷再分配を行い、その電荷再分配が完了するとＡ／Ｄ変換回路によりＡ／Ｄ変換を実行する。
【０００６】
すなわち、電荷再分配は、コモンラインと所定の電圧線との間に設けられた第２のスイッチ回路を開いた状態で、コモンラインと演算増幅器の入力端子との間に設けられた第１のスイッチ回路を閉じ、前のステップにおけるＡ／Ｄ変換回路の変換結果に応じて全てのアレイコンデンサの非共通側電極をそれぞれ複数の基準電圧線の何れかに接続することにより行う。
【０００７】
電荷再分配に先立って行われる電荷設定は、第１のスイッチ回路を開いた状態で第２のスイッチ回路を閉じ、演算増幅器をホールド回路として動作させて行う。ホールド動作中の積分コンデンサは、演算増幅器の出力電圧に応じた電荷を保持しているので、この積分コンデンサが保持している電荷を電荷再分配に利用すれば、積分コンデンサの初期化が不要になるとともに、アレイコンデンサのうち積分コンデンサの静電容量に等しい静電容量を構成するアレイコンデンサへの電荷設定が不要になる。これら電荷設定が不要のアレイコンデンサの初期化と、残るアレイコンデンサへの電荷設定は並行して行えるので、従来構成に対し積分コンデンサの初期化時間だけＡ／Ｄ変換時間を短縮できる。また、積分コンデンサが接続された演算増幅器をホールド回路として用いるので、新たな誤差が加わることがなく精度の良いＡ／Ｄ変換結果が得られる。
【０００８】
請求項２に記載した手段によれば、アレイコンデンサの初期化は、その非共通側電極を所定の電圧線に接続することにより行うので、従来構成と同様にアレイコンデンサの共通側電極を常時コモンラインに接続した状態にできる。
【０００９】
請求項３に記載した手段によれば、第１ステップのＡ／Ｄ変換動作において、アレイコンデンサのうち積分コンデンサの静電容量に等しい静電容量を構成するアレイコンデンサを初期化するとともに、残るアレイコンデンサと積分コンデンサに対しＡ／Ｄ変換の対象となる外部入力電圧に応じた電荷を設定する。積分コンデンサは、第２ステップ以降において演算増幅器の入出力端子間に接続されて電荷再分配に寄与する。
【００１０】
請求項４に記載した手段によれば、第１ステップのＡ／Ｄ変換動作において、積分初期化スイッチ回路を閉じることにより積分コンデンサを初期化するとともに、アレイコンデンサに対しＡ／Ｄ変換の対象となる外部入力電圧に応じた電荷を設定する。
【００１１】
請求項５に記載した手段によれば、アレイコンデンサの複数の基準電圧への接続形態に関し、Ａ／Ｄ変換回路の変換結果が１だけ変化した場合に１つのアレイコンデンサの接続形態のみが複数の基準電圧線間で変化するだけなので、Ａ／Ｄ変換の微分非直線性が向上する。
【００１２】
請求項６に記載した手段によれば、演算増幅器から出力される残余電圧の理論上（つまりＡ／Ｄ変換回路に変換誤差がないとした場合）の電圧幅が複数の基準電圧のうちの適当な２電圧（例えば最大電圧と最小電圧）の差電圧の１／２に制限されるため、演算増幅器の出力電圧範囲はそのフルレンジの１／２に制限される。従って、Ａ／Ｄ変換回路に±１／２ＬＳＢ以内の変換誤差があっても、演算増幅器の出力電圧が前記差電圧の電圧範囲を超えることがなくなり、各ステップの変換結果の接続コード部分での微分非直線性を悪化させることなく最終変換結果を得ることができる。
【００１３】
請求項７に記載した手段によれば、１．５ビットの分解能すなわちＡ／Ｄ変換の対象となる外部入力電圧を区分された３つに電圧範囲の何れかに対応付けるＡ／Ｄ変換回路が用いられる。この構成ではアレイコンデンサを２個備えており、電荷再分配の前準備として、これら２個のアレイコンデンサと積分コンデンサに電荷設定を行う。アレイコンデンサへの電荷設定は、第１のスイッチ回路を開いた状態で第２のスイッチ回路を閉じ、演算増幅器をホールド回路として動作させて行う。
【００１４】
本手段によれば、積分コンデンサの初期化時間が不要であるためＡ／Ｄ変換時間を短縮できる。また、積分コンデンサの蓄積電荷を（初期化することなく）電荷再分配に用いることにより、２ビットの分解能を持つＡ／Ｄ変換回路ではなく１．５ビットの分解能を持つＡ／Ｄ変換回路を利用可能となり、Ａ／Ｄ変換回路の回路規模（例えばコンパレータの数）を低減することができる。また、積分コンデンサが接続された演算増幅器をホールド回路として用いるので、新たな誤差が加わることがなく精度の良いＡ／Ｄ変換結果が得られる。
【００１５】
請求項８に記載した手段によれば、第１ステップのＡ／Ｄ変換動作において、２個のアレイコンデンサと積分コンデンサに対しＡ／Ｄ変換の対象となる外部入力電圧に応じた電荷を設定する。
【００１６】
請求項９に記載した手段によれば、Ａ／Ｄ変換回路は差動動作可能に構成され、演算増幅器は差動出力可能に構成され、演算増幅器の各差動入出力端子に対しコンデンサアレイ回路、積分コンデンサ、第１のスイッチ回路および第２のスイッチ回路がそれぞれ差動動作可能なように設けられているので、コモンモードノイズなどを有効に除去することができる。また、回路構成が対称となっているので、各スイッチ回路の切り替え時に発生するフィードスルーなどによる誤差を相殺でき、より高い変換精度を得ることができる。
【００１７】
請求項１０に記載した手段によれば、高速動作が可能となる。
【発明を実施するための最良の形態】
【００１８】
（第１の実施形態）
以下、本発明を巡回型Ａ／Ｄ変換器に適用した第１の実施形態について図１ないし図４を参照しながら説明する。
図１は、巡回型Ａ／Ｄ変換器の電気的構成を示している。この巡回型Ａ／Ｄ変換器１はＣＭＯＳプロセスを用いて製造されている。３ビット（ｍ＝３）の分解能を有する並列型のＡ／Ｄ変換回路２の入力端子は、スイッチＳ８を介して、Ａ／Ｄ変換の対象となる入力信号電圧Ｖin（外部入力電圧に相当）が入力される信号入力端子３またはオペアンプ４（演算増幅器）の出力端子の何れかに選択的に接続されるようになっている。また、Ａ／Ｄ変換回路２の基準電圧入力端子VREFPおよびVREFMは、それぞれ基準電圧Ｖrefが入力される基準電圧端子５およびグランド端子ＧＮＤに接続されている。ここで、基準電圧Ｖrefは例えば５Ｖに設定されており、オペアンプ４は５Ｖの単一電源で動作するようになっている。
【００１９】
このＡ／Ｄ変換回路２は、図２に示す電気的構成を有している。すなわち、Ａ／Ｄ変換回路２の基準電圧入力端子VREFMとVREFPとの間には抵抗Ｒ０〜Ｒ７が直列に接続されており、抵抗Ｒ０とＲ１、抵抗Ｒ１とＲ２、…、抵抗Ｒ６とＲ７の各共通接続点は、それぞれコンパレータＣＭＰ１、ＣＭＰ２、…、ＣＭＰ７の反転入力端子に接続されている。また、コンパレータＣＭＰ１〜ＣＭＰ７の非反転入力端子は、全てＡ／Ｄ変換回路２の入力端子に接続されている。ここで、抵抗Ｒ０〜Ｒ７の抵抗値としては、例えば、抵抗Ｒ１〜Ｒ６を所定の抵抗値Ｒ［Ω］としたときに、抵抗Ｒ０を１．５Ｒ［Ω］、抵抗Ｒ７を０．５Ｒ［Ω］となるように設定している。
【００２０】
コンパレータＣＭＰ１〜ＣＭＰ７から出力されるハイレベルまたはロウレベルを有する出力信号はラッチ回路６に入力される。このラッチ回路６は、ラッチ信号がハイレベルになると、その時のコンパレータＣＭＰ１〜ＣＭＰ７の出力信号を保持して、その保持した出力信号をエンコーダ７に出力するようになっている。そして、エンコーダ７は、ラッチ回路６からの信号に基づいて「０００」〜「１１１」までのＡ／Ｄ変換コードを生成して出力する。このＡ／Ｄ変換コードは、詳しくは後述するように、加算器８において加算されるようになっている。加算器８は、加算した結果を保持しておくためのレジスタも有している。
【００２１】
さて、図１において、コンデンサアレイ回路９は、互いに等しい静電容量Ｃを有する８個（２m＝８）のアレイコンデンサＣ０〜Ｃ７により構成されている。これらアレイコンデンサＣ０〜Ｃ７の下部電極（本発明における共通側電極に相当）はそれぞれコモンライン１０に接続され、上部電極（本発明における非共通側電極に相当）はそれぞれスイッチＳ０〜Ｓ７を介してＡ／Ｄ変換回路２の入力端子（すなわち信号入力端子３またはオペアンプ４の出力端子）、基準電圧端子５およびグランド端子ＧＮＤの何れかに選択的に接続されるようになっている。ここで、グランド端子ＧＮＤに接続され０Ｖを有する電圧線および基準電圧端子５に接続され基準電圧Ｖrefを有する電圧線が本発明における基準電圧線に相当する。
【００２２】
コモンライン１０は、スイッチＳ１０（本発明における第１のスイッチ回路に相当）を介してオペアンプ４の反転入力端子に接続されるとともに、スイッチＳ１１（本発明における第２のスイッチ回路に相当）を介してグランド端子ＧＮＤ（本発明における所定の電圧線に相当）に接続されている。また、オペアンプ４の反転入力端子と出力端子との間には各アレイコンデンサの２倍の静電容量２Ｃを有するコンデンサＣＦ（本発明における積分コンデンサに相当）とスイッチＳ９（本発明における積分初期化スイッチ回路に相当）とが並列に接続され、オペアンプ４の非反転入力端子はグランド端子ＧＮＤに接続されている。
【００２３】
上述したスイッチＳ０〜Ｓ１１は、アナログスイッチから構成されている。また、制御回路１１は、複数ステップからなるＡ／Ｄ変換動作を制御するもので、スイッチＳ０〜Ｓ１１を切り替えるとともに、上記ラッチ信号を出力し、さらに加算器８の加算を制御するようになっている。
【００２４】
次に、Ａ／Ｄ変換回路２により３ビット（ｍ＝３）のＡ／Ｄ変換を３回（３ステップ、ｎ＝３）繰り返して６ビットのＡ／Ｄ変換出力値を得る場合のＡ／Ｄ変換動作について、巡回型Ａ／Ｄ変換器１の動作タイミングを示す図３を用いて時間を追って説明する。上述したように、これらのＡ／Ｄ変換動作は制御回路１１により行われる。Ａ／Ｄ変換動作の開始前において、スイッチＳ９とＳ１１がオフ、スイッチＳ１０がオンに設定され、加算器８は０にクリアされているものとする。
【００２５】
（１）時刻ｔ０から時刻ｔ１まで（第１ステップ目）
時刻ｔ０において、Ａ／Ｄ変換スタート信号が入力されると、制御回路１１はスイッチＳ８を信号入力端子３側に切り替え、Ａ／Ｄ変換回路２は入力信号電圧Ｖinを変換入力電圧として１回目（第１ステップ目）のＡ／Ｄ変換を開始する。このＡ／Ｄ変換回路２において、コンパレータＣＭＰ１〜ＣＭＰ７の出力信号が整定すると、制御回路１１はラッチ信号を出力し、その変換結果はラッチ回路６に保持される。そして、エンコーダ７から出力された３ビットのＡ／Ｄ変換コードｎ１が加算器８において加算される。
【００２６】
一方、３ビットのＡ／Ｄ変換回路２を有する巡回型Ａ／Ｄ変換器１では、電荷再分配に備えて８Ｃ（＝２mＣ）分の静電容量を構成するコンデンサに電荷設定を行う必要がある。そこで、時刻ｔ０において、制御回路１１は、スイッチＳ１１をオンにしてアレイコンデンサＣ０〜Ｃ７の下部電極をグランド端子ＧＮＤに接続するとともに、スイッチＳ０〜Ｓ７をＡ／Ｄ変換回路２の入力端子側（以下、サンプリング側と称す）に切り替えて、アレイコンデンサＣ０〜Ｃ７の上部電極を（スイッチＳ８を介して）信号入力端子３に接続する。これにより、８Ｃ分の静電容量を構成するアレイコンデンサＣ０〜Ｃ７は入力信号電圧Ｖinで充電（本発明でいう電荷設定）される。また、制御回路１１は、スイッチＳ９をオンしてコンデンサＣＦの端子間を短絡し、コンデンサＣＦの電荷を０に初期化する。この場合、スイッチＳ１０は、オン、オフ何れの状態であってもよい。
【００２７】
（２）時刻ｔ１から時刻ｔ２まで（第２ステップ目）
１回目のＡ／Ｄ変換コードｎ１が保持された後の時刻ｔ１において、制御回路１１は、まずスイッチＳ９とＳ１１をオフにするとともにスイッチＳ１０をオンにし、スイッチＳ９とＳ１１とが完全にオフとなった後に、スイッチＳ０〜Ｓ７をサンプリング側から基準電圧端子５側（以下、基準電圧端子側と称す）またはグランド端子ＧＮＤ側（以下、グランド端子側と称す）に切り替える。
【００２８】
このスイッチＳ０〜Ｓ７の切り替えは、１回目のＡ／Ｄ変換コードｎ１に基づいて行われる。例えば、Ａ／Ｄ変換コードｎ１が「０００」の場合には、スイッチＳ０〜Ｓ７は全てグランド端子側に切り替えられる。Ａ／Ｄ変換コードｎ１が「００１」の場合には、スイッチＳ０〜Ｓ７のうち１つだけ（例えばスイッチＳ０）が基準電圧端子側に切り替えられ、それ以外（スイッチＳ１〜Ｓ７）がグランド端子側に切り替えられる。また、Ａ／Ｄ変換コードｎ１が「１１１」の場合には、スイッチＳ０〜Ｓ７は全て基準電圧端子側に切り替えられる。その他のＡ／Ｄ変換コードについても同様となる。
【００２９】
このスイッチＳ０〜Ｓ７の切り替え前後においてコモンライン１０の電荷は保存されるので、切り替え後、オペアンプ４はコモンライン１０（オペアンプ４の反転入力端子）の電圧が０ＶとなるようにコンデンサＣＦを介してフィードバック制御を行う。その結果、アレイコンデンサＣ０〜Ｃ７とコンデンサＣＦとの間で電荷再分配が行われる。この場合の電荷保存の関係式は、オペアンプ４の出力電圧をＶRES(1)として、以下の（１）式に示すようになる。
８Ｃ×（０−Ｖin）＝ｎ１×Ｃ×（０−Ｖref）＋２Ｃ（０−ＶRES(1)）  …（１）
【００３０】
この（１）式より以下の（２）式が得られる。
ＶRES(1)＝４×（Ｖin−ｎ１×Ｖref／８）      …（２）
すなわち、オペアンプ４の出力端子には、入力信号電圧Ｖinから１回目のＡ／Ｄ変換コードｎ１に対応したＤ／Ａ変換電圧を減じた電圧に４（２の２乗）を乗じた残余電圧ＶRES(1)が出力される。ここで、（８ではなく）４を乗じた値となるのは、コンデンサＣＦの容量がアレイコンデンサＣ０〜Ｃ７の容量の総和（８Ｃ）の１／２(m-1)＝１／４に設定されていることによる。
【００３１】
電荷再分配が終了し（２）式に示すオペアンプ４の出力電圧が安定した時点（例えば時刻ｔ１から予め設定された時間が経過した時点）でＡ／Ｄ変換回路２が第２回目の３ビットＡ／Ｄ変換を開始し、変換終了後その２回目のＡ／Ｄ変換コードｎ２がラッチ信号に同期してラッチ回路６に保持される。そして、図４に示すように、加算器８は、Ａ／Ｄ変換コードｎ２をＡ／Ｄ変換コードｎ１と１ビットオーバーラップするようにして加算する。ここまでのＡ／Ｄ変換動作は、特許文献１に記載された巡回型Ａ／Ｄ変換器と同様である。
【００３２】
（３）時刻ｔ２から時刻ｔ３まで（第３ステップ目）
３回目のＡ／Ｄ変換は、２回目のＡ／Ｄ変換に対する残余電圧ＶRES(2)、つまりオペアンプ４の出力電圧ＶRES(1)から２回目のＡ／Ｄ変換コードｎ２に対応したＤ／Ａ変換電圧を減じて４倍した電圧について実行されなければならない。この残余電圧ＶRES(2)は、Ａ／Ｄ変換コードｎ２に応じた電荷再分配により生成される。そこで、その電荷再分配の準備として、コンデンサＣＦの電荷を保持したままアレイコンデンサＣ０〜Ｃ５を電圧ＶRES(1)に充電（電荷設定）し、これとともにアレイコンデンサＣ６、Ｃ７を初期化する。
【００３３】
すなわち、制御回路１１は、２回目のＡ／Ｄ変換コードｎ２が保持された後の時刻ｔ２においてスイッチＳ１０をオフにする。これにより、コンデンサＣＦとオペアンプ４とがホールド回路として動作し、オペアンプ４の出力電圧ＶRES(1)がホールドされる。この状態で、制御回路１１がスイッチＳ１１をオンするとともにスイッチＳ０〜Ｓ５をサンプリング側に切り替えると、アレイコンデンサＣ０〜Ｃ５の上部電極がスイッチＳ８を介してオペアンプ４の出力端子に接続され、アレイコンデンサＣ０〜Ｃ５はオペアンプ４の出力電圧ＶRES(1)で充電（電荷設定）される。
【００３４】
また、制御回路１１は、スイッチＳ０〜Ｓ５のサンプリング側への切り替えと同時に、スイッチＳ６、Ｓ７をグランド端子側に切り替える。これにより、アレイコンデンサＣ６、Ｃ７の両端子はともにグランド電位となり、アレイコンデンサＣ６、Ｃ７の電荷が０に初期化される。アレイコンデンサＣ６、Ｃ７の静電容量は合計で２Ｃであり、コンデンサＣＦの静電容量２Ｃに等しい静電容量を構成している。
【００３５】
電荷再分配は、コモンライン１０を介して繋がるアレイコンデンサＣ０〜Ｃ７とコンデンサＣＦとの各相互間で行われる。第３ステップ目における電荷再分配では、これらコンデンサに予め８Ｃ・ＶRES(1)の電荷を設定しておくことが必要となる。ただし、アレイコンデンサＣ０〜Ｃ７とコンデンサＣＦの何れに電荷を設定するかは任意である。そこで、本実施形態ではアレイコンデンサＣ０〜Ｃ５（６Ｃの容量値）とコンデンサＣＦ（２Ｃの容量値）に電荷設定を行う。ホールド動作中において、オペアンプ４の反転入力端子はグランド電位であり、コンデンサＣＦには電荷２Ｃ・ＶRES(1)が保持されている。時刻ｔ２から時刻ｔ３までの期間では、さらにアレイコンデンサＣ０〜Ｃ５に６Ｃ・ＶRES(1)の電荷が設定される。このようにすると、コンデンサＣＦの初期化が不要となる。
【００３６】
（４）時刻ｔ３から時刻ｔ４まで（第３ステップ目）
アレイコンデンサＣ０〜Ｃ５の電荷設定とアレイコンデンサＣ６、Ｃ７の初期化が完了した後の時刻ｔ３において、制御回路１１は、まずスイッチＳ１１をオフにし、このスイッチＳ１１が完全にオフとなった後にスイッチＳ１０をオンにし、スイッチＳ０〜Ｓ７をサンプリング側またはグランド端子側から基準電圧端子側またはグランド端子側に切り替える。このスイッチＳ０〜Ｓ７の切り替えは上記（２）で述べた方法による。その結果、アレイコンデンサＣ０〜Ｃ７とコンデンサＣＦとの間で電荷再分配が行われる。この場合の電荷保存の関係式は、以下の（３）式に示すようになる。
８Ｃ×（０−ＶRES(1)）＝ｎ２×Ｃ×（０−Ｖref）
＋２Ｃ（０−ＶRES(2)）    …（３）
【００３７】
この（３）式より以下の（４）式が得られる。
ＶRES(2)＝４×（ＶRES(1)−ｎ２×Ｖref／８）              …（４）
さらに、前記（２）式を上記（４）に代入すれば、次の（５）式が得られる。
ＶRES(2)＝１６×（Ｖin−（４×ｎ１＋ｎ２）×Ｖref／３２）…（５）
【００３８】
オペアンプ４の出力電圧が安定した時点でＡ／Ｄ変換回路２が第３回目の３ビットＡ／Ｄ変換を開始し、変換終了後その３回目のＡ／Ｄ変換コードｎ３がラッチ回路６に保持される。そして、加算器８は、Ａ／Ｄ変換コードｎ１とｎ２が加算された値に対して、さらに上記Ａ／Ｄ変換コードｎ３を１ビットオーバーラップするようにして加算し、加算後最下位１ビットを切り捨てることにより巡回型Ａ／Ｄ変換器１の最終的な６ビット（ｍ＝ｎ＝３としてｎ×（ｍ−１）＝６ビット）のＡ／Ｄ変換コードを得る。
【００３９】
さて、この６ビットＡ／Ｄ変換コードの生成について、さらに図４を用いて説明する。この図４において、巡回型Ａ／Ｄ変換器１は、Ａ／Ｄ変換回路２の変換コード（ｎ１、ｎ２、ｎ３）を互いに１ビットずつオーバーラップさせながら加算するため、入力信号電圧Ｖin（または残余電圧ＶRES(1)）からＡ／Ｄ変換コードｎ１（またはｎ２）に対応したＤ／Ａ変換電圧を減じた値を８倍ではなく４倍して残余電圧ＶRES(1)（またはＶRES(2)）とし、それをＡ／Ｄ変換回路２の次の変換入力電圧とするようになっている。
【００４０】
これにより、（Ａ／Ｄ変換回路２に変換誤差がないとした場合）オペアンプ４から出力される残余電圧ＶRES(1)（またはＶRES(2)）の電圧範囲はフルレンジ（５Ｖ）の１／２（２．５Ｖ）に制限される。
【００４１】
さらに、３ビットのＡ／Ｄ変換回路２は、基準電圧Ｖrefが均等な電圧幅に８分割された電圧ステップではなく、変換コード「０００」が３／２ＬＳＢ分の電圧幅を有し変換コード「１１１」が１／２ＬＳＢ分の電圧幅を有する電圧ステップの下でＡ／Ｄ変換を行って変換コード（ｎ１、ｎ２、ｎ３）を得るようになっている。一方、Ａ／Ｄ変換回路２のＡ／Ｄ変換コードｎ１、ｎ２に対する残余電圧ＶRES(1)、ＶRES(2)を得る場合に、電荷再分配によって実効的に行われるＡ／Ｄ変換コードｎ１、ｎ２のＤ／Ａ変換は、基準電圧Ｖrefが均等な電圧幅に８分割された電圧ステップに基づいている。
【００４２】
その結果、図４に示すように、Ａ／Ｄ変換回路２は、例えば変換コードｎ１（「０１０」）に対応した電圧範囲Ｖａ〜Ｖｂに対し、さらに上下それぞれ１／２ＬＳＢだけ広い電圧範囲Ｖｃ〜Ｖｄをフルスケール０Ｖ〜５Ｖに対応させて次回のＡ／Ｄ変換を行うこととなる。従って、Ａ／Ｄ変換回路２を構成する抵抗Ｒ０〜Ｒ７のばらつきなどにより、変換入力電圧とＡ／Ｄ変換コードとの対応関係がずれている場合であっても、そのずれが±１／２ＬＳＢ以内である限り、Ａ／Ｄ変換回路２への変換入力電圧が０Ｖ〜５Ｖの許容電圧範囲内に納まるとともに、このずれによる誤差はＡ／Ｄ変換コードｎ１、ｎ２、ｎ３を加算した後の最下位ビットのみに現れる。従って、この最下位ビットを切り捨てれば、Ａ／Ｄ変換回路２に１／２ＬＳＢ以内の変換誤差が存在しても、その変換誤差による変換精度の低下がない６ビットのＡ／Ｄ変換出力値が得られる。
【００４３】
以上述べたように、本実施形態によれば、第３ステップ目のＡ／Ｄ変換動作において、オペアンプ４の出力電圧ＶRES(1)でアレイコンデンサＣ０〜Ｃ５を充電（電荷設定）するとともにアレイコンデンサＣ６、Ｃ７の電荷を０に初期化する。そして、アレイコンデンサＣ０〜Ｃ７とコンデンサＣＦとの各相互間で、２回目のＡ／Ｄ変換コードｎ２に応じた電荷再分配を行う。このようにコンデンサＣＦに保持されている電荷２Ｃ・ＶRES(1)を利用することにより、従来構成で存在していたコンデンサＣＦの初期化期間が不要となり、その分だけ従来よりもＡ／Ｄ変換時間を短縮することができる。また、オペアンプ４とコンデンサＣＦとからなる回路自体がホールド回路として動作するので、ホールド回路を付加する必要がなく、高精度のＡ／Ｄ変換結果が得られる。
【００４４】
アレイコンデンサＣ０〜Ｃ７は全て等しい静電容量Ｃに設定されており、制御回路１１は、Ａ／Ｄ変換回路２のＡ／Ｄ変換コードが増加するに従って、電荷再分配時に上部電極を基準電圧端子側に切り替えるアレイコンデンサを徐々に追加するようになっている。このようなアレイコンデンサＣ０〜Ｃ７の切り替え方法によれば、Ａ／Ｄ変換回路２のＡ／Ｄ変換コードが１だけ変化した場合に１つのアレイコンデンサの接続形態のみが基準電源端子側とグランド端子側との間で変化するだけなので、Ａ／Ｄ変換の微分非直線性が向上する。
【００４５】
Ａ／Ｄ変換回路２は、当該Ａ／Ｄ変換回路２から出力されるＡ／Ｄ変換コードに対応した電圧範囲の上下それぞれに１／２ＬＳＢだけ広げた電圧範囲を新たにフルレンジとして次のＡ／Ｄ変換を実行するので、Ａ／Ｄ変換回路２に±１／２ＬＳＢ以内の変換誤差が存在しても、各ステップの変換結果の接続コード部分での微分非直線性を悪化させることなく最終の６ビットＡ／Ｄ変換出力値を得ることができる。
【００４６】
（第２の実施形態）
次に、本発明の第２の実施形態について図５および図６を参照しながら説明する。
図５は、巡回型Ａ／Ｄ変換器の電気的構成を示しており、図１と同一構成部分には同一符号を付している。この巡回型Ａ／Ｄ変換器１２において、コンデンサＣＦは、オペアンプ４の非反転入力端子とスイッチＳ８の共通接点（Ａ／Ｄ変換回路２の入力端子）との間に接続されている。制御回路１３は、複数ステップからなるＡ／Ｄ変換動作を制御するもので、スイッチＳ０〜Ｓ１１を切り替えるとともに、ラッチ信号を出力し、さらに加算器８の加算を制御するようになっている。
【００４７】
図６は、巡回型Ａ／Ｄ変換器１２が３ビットのＡ／Ｄ変換を３回（３ステップ）繰り返し、６ビットのＡ／Ｄ変換出力値を得る場合の動作タイミングを示している。第２ステップ以降ではスイッチＳ８がオペアンプ４の出力端子側に切り替えられた状態となるので、巡回型Ａ／Ｄ変換器１２は、図１に示した巡回型Ａ／Ｄ変換器１と同じ回路構成となる。このため、第２ステップ以降のＡ／Ｄ変換動作は、図３に示したＡ／Ｄ変換動作と同様となる。
【００４８】
これに対し、時刻ｔ０から時刻ｔ１まで（第１ステップ目）のＡ／Ｄ変換動作は、図３に示したＡ／Ｄ変換動作と異なる。すなわち、時刻ｔ０においてＡ／Ｄ変換スタート信号が入力されると、制御回路１３はスイッチＳ８を信号入力端子３側に切り替え、１回目（第１ステップ目）のＡ／Ｄ変換を開始する。変換結果であるＡ／Ｄ変換コードｎ１は、加算器８において加算される（これについては図３に示したＡ／Ｄ変換動作と同じ）。
【００４９】
一方、第２ステップでの電荷再分配の準備として、制御回路１３は、スイッチＳ９とＳ１１をオンにし、スイッチＳ０〜Ｓ５をサンプリング側に切り替え、さらにスイッチＳ６、Ｓ７を基準電圧端子側に切り替える。スイッチＳ１０をオフとすることにより、オペアンプ４はボルテージフォロアとして動作し、その出力電圧はコモンライン１０の電圧と同様０Ｖになる。そして、アレイコンデンサＣ０〜Ｃ５（６Ｃの容量値）とコンデンサＣＦ（２Ｃの容量値）は入力信号電圧Ｖinで充電され、アレイコンデンサＣ６、Ｃ７（２Ｃの容量値）の電荷は０に初期化される。
【００５０】
つまり、本実施形態では、第３ステップのみならず第１ステップにおいても、電荷再分配のための８Ｃ分の電荷（第１ステップでは８Ｃ・Ｖin）をアレイコンデンサＣ０〜Ｃ５とコンデンサＣＦに充電し、電荷が設定されるコンデンサＣＦの静電容量２Ｃに等しい静電容量を構成するアレイコンデンサＣ６、Ｃ７を初期化している。本実施形態によっても、第１の実施形態と同様の作用により、１回目のＡ／Ｄ変換コードｎ１に応じた電荷再分配および２回目のＡ／Ｄ変換コードｎ２に応じた電荷再分配が正しく実行され、第１の実施形態と同様にＡ／Ｄ変換時間の短縮効果が得られる。
【００５１】
また、上述の第１、第２の各実施形態においては、一般的なＤ／Ａコンバータとは異なり、Ｄ／Ａコンバータとして機能するアレイコンデンサＣ０〜Ｃ７を一体的に（つまり同じタイミングで）切り替えるのではなく、アレイコンデンサＣ０〜Ｃ７のうち特定のアレイコンデンサの切り替えを他のアレイコンデンサの切り替えと異なるように制御することにより、積分コンデンサの初期化を無くしても所望のＡ／Ｄ変換特性を得られるように工夫している。
【００５２】
（第３の実施形態）
次に、本発明の第３の実施形態について図７ないし図９を参照しながら説明する。
図７は、巡回型Ａ／Ｄ変換器の電気的構成を示しており、図８は、その巡回型Ａ／Ｄ変換器に用いられるＡ／Ｄ変換回路の電気的構成を示している。それぞれ図５、図２と同一構成部分には同一符号を付しており、ここでは異なる構成部分について説明する。
【００５３】
この巡回型Ａ／Ｄ変換器１４は、１．５ビットの分解能を有する並列型のＡ／Ｄ変換回路１５を用いている。Ａ／Ｄ変換回路１５は、図８に示すように抵抗Ｒ１０〜Ｒ１２の直列回路、２つのコンパレータＣＭＰ１、ＣＭＰ２、ラッチ回路１６およびエンコーダ１７を備え、入力信号電圧Ｖinに応じて「００」、「０１」、「１０」の何れかのＡ／Ｄ変換コードを出力するようになっている。これらはそれぞれ１０進の「０」、「１」、「２」に相当する。抵抗Ｒ１０、Ｒ１１、Ｒ１２の抵抗値は、３／８、２／８、３／８の比に設定されており、コンパレータＣＭＰ１、ＣＭＰ２の非反転入力端子にはそれぞれ３／８・Ｖref、５／８・Ｖrefの基準電圧が入力されるようになっている。このＡ／Ｄ変換コードは、加算器１８において加算されるようになっている。
【００５４】
コンデンサアレイ回路１９は、静電容量Ｃを有する２つのアレイコンデンサＣ０とＣ１により構成されており、それに伴ってスイッチＳ０とＳ１が設けられている。また、コンデンサＣＦは、各アレイコンデンサＣ０、Ｃ１の２倍の静電容量２Ｃを有している。制御回路２０は、複数ステップからなるＡ／Ｄ変換動作を制御するもので、スイッチＳ０、Ｓ１、Ｓ８〜Ｓ１１を切り替えるとともに、Ａ／Ｄ変換回路１５に対しラッチ信号を出力し、さらに加算器１８の加算を制御するようになっている。
【００５５】
次に、Ａ／Ｄ変換回路１５により１．５ビットのＡ／Ｄ変換を１２回（１２ステップ）繰り返して１２ビットのＡ／Ｄ変換出力値を得る場合のＡ／Ｄ変換動作について、巡回型Ａ／Ｄ変換器１４の動作タイミングを示す図９を用いて時間を追って説明する。
【００５６】
（１）時刻ｔ０から時刻ｔ１まで（第１ステップ目）
時刻ｔ０にＡ／Ｄ変換スタート信号が入力されると加算器１８がクリアされ、第１ステップが開始される。制御回路２０はスイッチＳ８を信号入力端子側に切り替え、Ａ／Ｄ変換回路１５は１回目のＡ／Ｄ変換を開始する。変換結果であるＡ／Ｄ変換コードｎ１は、加算器１８において加算される。
【００５７】
１．５ビットのＡ／Ｄ変換回路１５を有する巡回型Ａ／Ｄ変換器１４では、電荷再分配に備えて４Ｃ分の静電容量を構成するコンデンサに電荷設定を行う必要がある。そこで、第２ステップでの電荷再分配の準備として、制御回路２０は、スイッチＳ９とＳ１１をオンにし、スイッチＳ０、Ｓ１をサンプリング側に切り替える。この場合、スイッチＳ１０はオフとする。これにより、オペアンプ４はボルテージフォロアとして動作し、その出力電圧とコモンライン１０の電圧はともに０Ｖになる。そして、アレイコンデンサＣ０、Ｃ１（２Ｃの容量値）とコンデンサＣＦ（２Ｃの容量値）は入力信号電圧Ｖinで充電され、合わせて４Ｃ・Ｖinの電荷が設定される。
【００５８】
（２）時刻ｔ１から時刻ｔ２まで（第２ステップ目）
１回目のＡ／Ｄ変換コードｎ１が保持された後の時刻ｔ１において、制御回路２０は、スイッチＳ９とＳ１１をオフにするとともにスイッチＳ１０をオンにし、スイッチＳ９とＳ１１とが完全にオフとなった後に、スイッチＳ０、Ｓ１をサンプリング側から基準電圧端子側またはグランド端子側に切り替えて電荷再分配を実行する。この場合の、電荷保存の関係式は、以下の（６）式に示すようになる。
４Ｃ×（０−Ｖin）＝ｎ１×Ｃ×（０−Ｖref）＋２Ｃ（０−ＶRES(1)）  …（６）
この（６）式より以下の（７）式が得られる。
ＶRES(1)＝２×（Ｖin−ｎ１×Ｖref／４）      …（７）
【００５９】
電荷再分配が終了し（７）式に示すオペアンプ４の出力電圧が安定した時点でＡ／Ｄ変換回路１５が第２回目の１．５ビットＡ／Ｄ変換を開始し、変換終了後その２回目のＡ／Ｄ変換コードｎ２がラッチ信号に同期してラッチ回路１６に保持される。そして、加算器１８は、Ａ／Ｄ変換コードｎ２をＡ／Ｄ変換コードｎ１と１ビットオーバーラップするようにして加算する。
【００６０】
（３）時刻ｔ２から時刻ｔ２２まで（第３ステップ目から第１２ステップ目）
第３ステップ目における電荷再分配では、全てのアレイコンデンサＣ１、Ｃ２とコンデンサＣＦに予め４Ｃ・ＶRES(1)の電荷を設定しておくことが必要となる。アレイコンデンサＣ１、Ｃ２の初期化は行わない。制御回路２０は、２回目のＡ／Ｄ変換コードｎ２が保持された後の時刻ｔ２においてスイッチＳ１０をオフにし、オペアンプ４の出力電圧ＶRES(1)をホールドする。ホールド動作中において、コンデンサＣＦには電荷２Ｃ・ＶRES(1)が保持されている。この状態で、スイッチＳ１１をオンするとともにスイッチＳ０、Ｓ１をサンプリング側に切り替えると、アレイコンデンサＣ０、Ｃ１はオペアンプ４の出力電圧ＶRES(1)で充電（電荷設定）される。
【００６１】
アレイコンデンサＣ０、Ｃ１の電荷設定が完了した後の時刻ｔ３において、制御回路２０は、第２ステップ目と同様にして電荷再分配を実行する。電荷再分配が終了するとＡ／Ｄ変換回路１５が第３回目の１．５ビットＡ／Ｄ変換を開始し、変換終了後その３回目のＡ／Ｄ変換コードｎ３がラッチ信号に同期してラッチ回路１６に保持される。そして、加算器１８は、Ａ／Ｄ変換コードｎ１とｎ２が加算された値に対して、さらに上記Ａ／Ｄ変換コードｎ３を１ビットオーバーラップするようにして加算する。
【００６２】
時刻ｔ４以降の第４ステップ目から第１２ステップ目のＡ／Ｄ変換動作も、上述した第３ステップ目のＡ／Ｄ変換動作と同様となる。そして、第１２ステップにおいて１２回目のＡ／Ｄ変換コードｎ１２がラッチ信号に同期してラッチ回路１６に保持されると、加算器１８は、Ａ／Ｄ変換コードｎ１からｎ１１が加算された値に対して、さらに上記Ａ／Ｄ変換コードｎ１２を１ビットオーバーラップするようにして加算する。そして、加算後の最下位１ビットを切り捨てることにより巡回型Ａ／Ｄ変換器１４の最終的な１２ビットのＡ／Ｄ変換コードを得る。
【００６３】
以上述べたように、本実施形態によれば、第２ステップを除く各ステップにおいて、電荷再分配の準備として２個のアレイコンデンサＣ０、Ｃ１とコンデンサＣＦに電荷設定を行う。その結果、コンデンサＣＦの初期化時間が不要となるためＡ／Ｄ変換時間を短縮することができる。また、コンデンサＣＦにホールドされた電荷を初期化することなく電荷再分配に用いるので、２ビットの分解能を持つＡ／Ｄ変換回路ではなく１．５ビットの分解能を持つＡ／Ｄ変換回路１５を利用可能となり、Ａ／Ｄ変換回路１５に必要なコンパレータの数を３個から２個に減らすことができる。また、コンデンサＣＦが接続されたオペアンプ４をホールド回路として用いるので、新たな誤差が加わることがなく精度の良いＡ／Ｄ変換結果が得られる。その他、Ａ／Ｄ変換の微分非直線性についても第１の実施形態と同様の作用、効果が得られる。
【００６４】
（第４の実施形態）
次に、本発明の第４の実施形態について図１０を参照しながら説明する。
図１０は、差動動作可能に構成された巡回型Ａ／Ｄ変換器２１の電気的構成を示している。この図１０において、１．５ビットの分解能を有する並列型のＡ／Ｄ変換回路２２は差動動作可能に構成されており、オペアンプ２３は差動出力可能に構成されている。Ａ／Ｄ変換回路２２の非反転入力端子は、スイッチＳ８ｐを介して非反転信号入力端子３ｐまたはオペアンプ２３の非反転出力端子の何れかに選択的に接続されるようになっている。同様に、Ａ／Ｄ変換回路２２の反転入力端子は、スイッチＳ８ｍを介して反転信号入力端子３ｍまたはオペアンプ２３の反転出力端子の何れかに選択的に接続されるようになっている。
【００６５】
スイッチＳ８ｐの共通接点とオペアンプ２３の反転入力端子との間には、図７に示すシングル構成と同様にして、コンデンサＣＦｐ、アレイコンデンサＣ０ｐとＣ１ｐからなるコンデンサアレイ回路１９ｐ、これらアレイコンデンサＣ０ｐとＣ１ｐの上部電極の接続を切り替えるスイッチＳ０ｐとＳ１ｐおよびスイッチＳ１０ｐが接続されている。また、コモンライン１０ｐとグランド端子ＧＮＤとの間にはスイッチＳ１１ｐが接続されており、オペアンプ２３の反転入力端子と非反転出力端子との間にはスイッチＳ９ｐが接続されている。
【００６６】
同様に、スイッチＳ８ｍの共通接点とオペアンプ２３の非反転入力端子との間には、コンデンサＣＦｍ、アレイコンデンサＣ０ｍとＣ１ｍからなるコンデンサアレイ回路１９ｍ、これらアレイコンデンサＣ０ｍとＣ１ｍの上部電極の接続を切り替えるスイッチＳ０ｍとＳ１ｍおよびスイッチＳ１０ｍが接続されている。また、コモンライン１０ｍとグランド端子ＧＮＤとの間にはスイッチＳ１１ｍが接続されており、オペアンプ２３の非反転入力端子と反転出力端子との間にはスイッチＳ９ｍが接続されている。
【００６７】
制御回路２４は、複数ステップからなるＡ／Ｄ変換動作を制御するもので、スイッチＳ０ｐ、Ｓ１ｐ、Ｓ０ｍ、Ｓ１ｍ、Ｓ８ｐ、Ｓ８ｍ、Ｓ９ｐ、Ｓ９ｍ、Ｓ１０ｐ、Ｓ１０ｍ、Ｓ１１ｐ、Ｓ１１ｍを切り替えるとともに、ラッチ信号を出力し、加算器（図示せず）の加算を制御するようになっている。なお、この回路のレイアウトは、非反転側信号側と反転側信号側とで対称構造とすることが好ましい。
【００６８】
Ａ／Ｄ変換回路２２の反転出力端子には、その非反転出力端子から出力されるＡ／Ｄ変換コードをｎ（１０進表記）として、（２−ｎ）のＡ／Ｄ変換コードが出力されるようになっている。そして、Ａ／Ｄ変換コードｎは加算器（図示せず）において前述した方法により加算されるようになっている。また、差動入出力型のオペアンプ２３の非反転出力端子および反転出力端子には、それぞれ適当な電圧例えば（Ｖrefp＋Ｖrefm）／２を中心として同じ電圧値だけ＋側および−側に変化する電圧が出力されるようになっている。
【００６９】
さて、上記構成を有する巡回型Ａ／Ｄ変換器２１の動作タイミングは、図９に示した動作タイミングとほぼ同様となる。ただし、電荷再分配時において、スイッチＳ０ｐ、Ｓ１ｐはＡ／Ｄ変換回路２２の非反転出力端子から出力されるＡ／Ｄ変換コードｎに基づいて切り替えられ、スイッチＳ０ｍ、Ｓ１ｍはＡ／Ｄ変換回路２２の反転出力端子から出力されるＡ／Ｄ変換コード（２−ｎ）に基づいて切り替えられる。例えば、Ａ／Ｄ変換コードｎが１の場合、スイッチＳ０ｐ、Ｓ１ｐのうち１つが基準電圧端子側、１つがグランド端子側に切り替えられるとともに、スイッチＳ０ｍ、Ｓ１ｍのうち１つが基準電圧端子側、１つがグランド端子側に切り替えられる。こうした一連の動作において、非反転側信号側と反転側信号側における各スイッチの切り替えは同タイミングで行われるようになっている。
【００７０】
以上述べた差動型の巡回型Ａ／Ｄ変換器２１によれば、第３の実施形態と同様の効果を得られる他、入力信号電圧ＶinpとＶinmとの差電圧をＡ／Ｄ変換するので、外部からのコモンモードノイズを有効に除去することができ、ノイズによる誤変換を防止することができる。
また、非反転側信号側と反転側信号側のレイアウトは対称構造とされ、しかも同一タイミングで動作させるので、例えば各スイッチの切り替え時にフィードスルーによる不要電荷の注入があっても、差動動作によりその電荷注入による誤差を相殺することができる。その結果、Ａ／Ｄ変換の精度を一層高めることができる。
【００７１】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
Ａ／Ｄ変換回路は３ビットや１．５ビットの分解能に限定されず、例えば２ビット、４ビット、…であってもよい。一般にｍビット（ｍ＝２、３、４、…）の場合、コンデンサアレイ回路を構成するアレイコンデンサの静電容量が全て等しいとすれば、単位静電容量Ｃを持つアレイコンデンサの数を２m個とし、積分コンデンサの静電容量を２Ｃに設定することが好ましい。また、電荷再分配に先立って２mＣの静電容量に電荷設定を行う。上述したように、本発明ではこの電荷設定において積分コンデンサの電荷を利用している。なお、Ａ／Ｄ変換回路が１．５ビットの分解能を持つ場合には、単位静電容量Ｃを持つ２つのアレイコンデンサと２Ｃの静電容量を持つ積分コンデンサとを備え、電荷再分配に先立って４Ｃの静電容量に電荷設定を行う。
【００７２】
ステップ数は４、５、６、…であってもよい。ステップ数は２であってもよいが、本発明の特徴部分を有効に用いるためには特に３以上とすることが好ましい。また、Ａ／Ｄ変換回路２、１５、２２は、並列型に限らず逐次比較型など他の変換原理に基づく回路構成であってもよい。
【００７３】
第１、第２の実施形態における巡回型Ａ／Ｄ変換器１、１２についても、第４の実施形態における巡回型Ａ／Ｄ変換器２１と同様にして差動動作可能な構成とすることができる。
アレイコンデンサの静電容量は、Ｃ、Ｃ、２Ｃ、４Ｃのように２のべき乗に重み付けされていてもよい。
第４の実施形態を示す図１０において、スイッチＳ１１ｐ、Ｓ１１ｍの各一端を、グランド端子ＧＮＤではなく所定の電圧を有する電圧線に接続してもよい。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施形態を示す巡回型Ａ／Ｄ変換器の電気的構成図
【図２】３ビットＡ／Ｄ変換回路の電気的構成図
【図３】動作タイミングを示す図
【図４】Ａ／Ｄ変換コードの説明図
【図５】本発明の第２の実施形態を示す図１相当図
【図６】図３相当図
【図７】本発明の第３の実施形態を示す図１相当図
【図８】１．５ビットＡ／Ｄ変換回路の電気的構成図
【図９】図３相当図
【図１０】本発明の第４の実施形態を示す図１相当図
【符号の説明】
【００７５】
１、１２、１４、２１は巡回型Ａ／Ｄ変換器、２、１５、２２はＡ／Ｄ変換回路、４、２３はオペアンプ（演算増幅器）、９、１９、１９ｐ、１９ｍはコンデンサアレイ回路、１０、１０ｐ、１０ｍはコモンライン、Ｃ０〜Ｃ７、Ｃ０ｐ、Ｃ１ｐ、Ｃ０ｍ、Ｃ１ｍはアレイコンデンサ、ＣＦ、ＣＦｐ、ＣＦｍはコンデンサ（積分コンデンサ）、Ｓ１０、Ｓ１０ｐ、Ｓ１０ｍはスイッチ（第１のスイッチ回路）、Ｓ１１、Ｓ１１ｐ、Ｓ１１ｍはスイッチ（第２のスイッチ回路）、Ｓ９、Ｓ９ｐ、Ｓ９ｍはスイッチ（積分初期化スイッチ回路）である。
【図１】
0004470830.tif 000002
【図２】
0004470830.tif 000003
【図３】
0004470830.tif 000004
【図４】
0004470830.tif 000005
【図５】
0004470830.tif 000006
【図６】
0004470830.tif 000007
【図７】
0004470830.tif 000008
【図８】
0004470830.tif 000009
【図９】
0004470830.tif 000010
【図１０】
0004470830.tif 000011