(57)【特許請求の範囲】
【請求項１】
第１バスと第２バスを接続し，
前記第１バスに接続されている第１装置から出力され，前記第２バスに接続されている１または２以上の第２装置を識別するためのアドレスを，前記第１バスから前記第２バスへ伝送し，
前記第１装置から出力され，前記アドレスによって前記１または２以上の第２装置の中から選択された１または２以上の第２装置に書き込まれるデータを，前記第１バスから前記第２バスへ伝送し，
前記アドレスによって前記１または２以上の第２装置の中から選択された１または２以上の第２装置から出力され，前記第１装置に読み込まれるデータを，前記第２バスから前記第１バスへ伝送する，
バス・ブリッジ回路であって：
所定の条件をみたす場合にアサートされたアクセスモード切替信号を選択的に出力するアクセスモード切替信号出力手段を備え，
前記アクセスモード切替信号がデアサートされている場合において，前記第１装置から出力されるバス起動信号を受けた後に，前記第１装置が出力する前記アドレスを前記第１バスから前記第２バスに伝送して前記１または２以上の第２装置の中から１または２以上の第２装置を選択し，前記第１装置と選択された前記１または２以上の第２装置との間のデータ書き込み／データ読み出しを行う，第１アクセスモードと；
前記アクセスモード切替信号がアサートされている場合において，前記アクセスモード切替信号に従って，前記第１装置が出力する前記アドレスを前記第１バスから前記第２バスに伝送して前記１または２以上の第２装置の中から１または２以上の第２装置を選択し，前記第１装置から出力されるバス起動信号を受けた後に，前記第１装置と予め選択されている前記１または２以上の第２装置との間のデータ書き込み／データ読み出しを行う，第２アクセスモードと；
の少なくとも２つのアクセスモードを有することを特徴とする，バス・ブリッジ回路。
【請求項２】
所定のアドレスをセット可能なレジスタと；
前記レジスタにセットされたアドレスまたはアドレス範囲と，前記第１装置が出力するアドレスとを比較して両アドレスが一致した場合に，前記所定の条件をみたすとして，アサートされた前記アクセスモード切替信号を出力するアドレス比較回路と；
を前記アクセスモード切替信号出力手段として備えたことを特徴とする，請求項１に記載のバス・ブリッジ回路。
【請求項３】
第１値および第２値がセット可能なレジスタと；
前記バス起動信号を受信して受信回数をカウントし，カウント値が初期値から前記第１値に達する間，前記所定の条件をみたすとして，前記第２値に応じた回数，アサートされた前記アクセスモード切替信号を出力するカウンタと；
を前記アクセスモード切替信号出力手段として備えたことを特徴とする，請求項１に記載のバス・ブリッジ回路。
【請求項４】
第１値，第２値，第３値，および第４値がセット可能なレジスタと；
前記バス起動信号を受信して受信周期を検出し，前記受信周期と前記第１値と比較し，比較結果に応じてカウントアップ信号またはカウントダウン信号を出力する周期検出回路と；
前記カウントアップ信号が入力されると内部データを前記第２値に応じたステップで増加させ，前記カウントダウン信号が入力されると前記内部データを前記第３値に応じたステップで減少させるカウンタと；
前記カウンタの内部データと前記第４値とを比較し，前記内部データが前記第４値以上のとき，前記所定の条件をみたすとして，アサートされた前記アクセスモード切替信号を出力する比較回路と；
を前記アクセスモード切替信号出力手段として備えたことを特徴とする，請求項１に記載のバス・ブリッジ回路。
【請求項５】
第１値，第２値，第３値，および第４値がセット可能なレジスタと；
前記バス起動信号を受信して受信周期を検出し，前記受信周期と前記第１値と比較し，比較結果に応じて第１シフト信号または第２シフト信号を出力する周期検出回路と；
前記第１シフト信号が入力されると内部データの全ビットを一の方向へ前記第２値に応じたステップでシフトさせ，前記第２シフト信号が入力されると前記内部データの全ビットを前記第３値に応じたステップで他の方向へシフトさせるシフトレジスタと；
前記内部データの所定のビットを前記第４値に応じて選択し，選択された所定のビットの値を前記アクセスモード切替信号として出力するセレクタと；
を前記アクセスモード切替信号出力手段として備えたことを特徴とする，請求項１に記載のバス・ブリッジ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，一のバスと他のバスを接続するバス・ブリッジ回路に関するものである。
【０００２】
【従来の技術】
従来のバス・ブリッジ回路１を図１２に示す。バス・ブリッジ回路１は，バスＡのプロトコルとバスＢのプロトコルを相互変換してバスＡとバスＢを接続するものである。バスＡには１または２以上のマスタ装置（図示せず）が接続されており，バス・ブリッジ回路１によって，各マスタ装置は，バスＢに接続されている１または２以上のスレーブ装置（図示せず）へのアクセスが可能となる。
【０００３】
バスＡによってバス起動信号ＤＳＥＬ，ライト信号ＷＲＩＴＥ，クロック信号ＣＬＫ，ウェイト信号ＷＡＩＴ，アドレス信号ＢＡ，データ信号ＢＤが伝送され，バスＢによってアドレス・ストローブ信号ＡＳＴＢ，リード・イネーブル信号ＲＤＥ，ライト・イネーブル信号ＷＲＥ，アドレス／データ信号ＡＤＢ，クロック信号ＣＬＫが伝送される。
【０００４】
バス・ブリッジ回路１は，制御回路１１およびバス・マルチプレクサ（以下，「バスＭｕｘ」）１２から構成されている。
【０００５】
制御回路１１は，バスＡからバス起動信号ＤＳＥＬおよびライト信号ＷＲＩＴＥが入力され，クロック信号ＣＬＫに同期して，バスＡに対してウェイト信号ＷＡＩＴを出力し，バスＢに対してアドレス・ストローブ信号ＡＳＴＢ，リード・イネーブル信号ＲＤＥ，およびライト・イネーブル信号ＷＲＥを出力し，バスＭｕｘ１２に対してアドレス転送要求信号ＡＤＲ＿ＯＵＴ，ＡＤＢデータ出力要求信号ＡＤＢ＿ＯＥ，およびＢＤデータ出力要求信号ＢＤ＿ＯＥを出力する。
【０００６】
バスＭｕｘ１２は，制御回路１から出力されるアドレス転送要求信号ＡＤＲ＿ＯＵＴ，ＡＤＢデータ出力要求信号ＡＤＢ＿ＯＥ，およびＢＤデータ出力要求信号ＢＤ＿ＯＥに基づいて，バスＡのアドレス信号ＢＡとデータ信号ＢＤを多重化し，バスＢに対してアドレス／データ信号ＡＤＢとして出力し，また，バスＢのアドレス／データ信号ＡＤＢからデータ信号を抽出し，バスＡに対してデータ信号ＢＤとして出力するものである。
【０００７】
図１３は，従来のバス・ブリッジ回路１の動作を示すタイミングチャートである。図１３において，中段のタイミングチャートは，バスＡに接続されているマスタ装置がバスＢに接続されている複数のスレーブ装置の中の一つからデータを読み出す場合の動作を示しており，下段のタイミングチャートは，バスＡに接続されているマスタ装置がバスＢに接続されている複数のスレーブ装置の中の一つにデータを書き込む場合の動作を示している。なお，上段のタイミングチャートは，データ読み出し動作およびデータ書き込み動作に共通である。
【０００８】
バスＡに接続されているマスタ装置は，バス起動信号ＤＳＥＬがアサート（Ｈレベル）された後の最初のクロック信号ＣＬＫの立ち下がりエッジに同期して，バスＢに接続されているスレーブ装置に対するアクセス（データ読み出し動作およびデータ書き込み動作）を開始する。
【０００９】
【発明が解決しようとする課題】
しかしながら，従来のバス・ブリッジ回路１によれば，バス起動信号ＤＳＥＬがアサートされた後にバスＢが起動されることになり，マスタ装置とスレーブ装置との間のデータ転送において，１クロックの遅れが生じるおそれがあった。
【００１０】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，一のバスと他のバスを接続するとともに，一のバスに接続されている装置から他のバスに接続されている装置に対するアクセスの高速化が可能なバス・ブリッジ回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，第１バスと第２バスを接続し，第１バスに接続されている第１装置から出力され，第２バスに接続されている１または２以上の第２装置を識別するためのアドレスを，第１バスから第２バスへ伝送し，第１装置から出力され，アドレスによって１または２以上の第２装置の中から選択された１または２以上の第２装置に書き込まれるデータを，第１バスから第２バスへ伝送し，アドレスによって１または２以上の第２装置の中から選択された１または２以上の第２装置から出力され，第１装置に読み込まれるデータを，第２バスから第１バスへ伝送するバス・ブリッジ回路が提供される。そして，このバス・ブリッジ回路は，第１装置から出力されるバス起動信号を受けた後に，第１装置が出力するアドレスを第１バスから第２バスに伝送して１または２以上の第２装置の中から１または２以上の第２装置を選択し，第１装置と選択された１または２以上の第２装置との間のデータ書き込み／データ読み出しを行う，第１アクセスモードと，第１装置から出力されるバス起動信号を受ける前に，アクセスモード切替信号を生成し，アクセスモード切替信号に従って，第１装置が出力するアドレスを第１バスから第２バスに伝送して１または２以上の第２装置の中から１または２以上の第２装置を選択し，第１装置から出力されるバス起動信号を受けた後に，第１装置と予め選択されている１または２以上の第２装置との間のデータ書き込み／データ読み出しを行う，第２アクセスモードと，の少なくとも２つのアクセスモードを有することを特徴としている。
【００１２】
かかる構成によれば，アクセスモード切替信号に従って，第１アクセスモードと第２アクセスモードを容易に切り替えることが可能となる。第２アクセスモードでは，第１装置から第２装置に対するデータ書き込みやデータ読み出しが開始されたときには既にアクセスの対象となる第２装置が選択されているため，データ書き込み動作あるいはデータ読み出し動作の高速化が実現する。対して，第１アクセスモードでは，実際に第１装置から第２装置へのアクセスが開始されて初めてアドレスが第２バスへ伝送されるため，不必要な回路動作が発生せず，省電力化に寄与する。
【００１３】
本発明の第２の観点によれば，バス・ブリッジ回路は，所定のアドレスまたはアドレス範囲をセット可能なレジスタと，レジスタにセットされたアドレスと，第１装置が出力するアドレスとを比較して両アドレスが一致した場合にアクセスモード切替信号を出力するアドレス比較回路とを備える。高速アクセスが必要な第２スレーブのアドレスをレジスタにセットすることによって，この第２スレーブに対するアクセスのときのみ高速アクセスが可能な第２アクセスモードに切り替わることになり，より一層の省電力化が実現する。
【００１４】
本発明の第３の観点によれば，バス・ブリッジ回路は，第１値および第２値がセット可能なレジスタと，バス起動信号を受信して受信回数をカウントし，カウント値が初期値から第１値に達する間に第２値に応じた回数，アクセスモード切替信号を出力するカウンタとを含む構成とされる。第１値と第２値を調整することによって，第１装置から第２装置へのアクセスの高速化と消費電力の低減との両立が可能となる。
【００１５】
本発明の第４の観点によれば，バス・ブリッジ回路は，第１値，第２値，第３値，および第４値がセット可能なレジスタと，バス起動信号を受信して受信周期を検出し，受信周期と第１値と比較し，比較結果に応じてカウントアップ信号またはカウントダウン信号を出力する周期検出回路と，カウントアップ信号が入力されると内部データを第２値に応じたステップで増加させ，カウントダウン信号が入力されると内部データを第３値に応じたステップで減少させるカウンタと，カウンタの内部データと第３値とを比較し，比較結果に応じてアクセスモード切替信号を出力する比較回路とを含む構成とされる。第１〜４値を調整することによって，第１アクセスモードと第２アクセスモードとの切換タイミングを細かく設定することが可能となる。また，第１〜４値を設定した後は，バス起動信号の周期に応じて，自動的にモード切替が行われる。
【００１６】
本発明の第５の観点によれば，バス・ブリッジ回路は，第１値，第２値，第３値，および第４値がセット可能なレジスタと，バス起動信号を受信して受信周期を検出し，受信周期と第１値と比較し，比較結果に応じて第１シフト信号または第２シフト信号を出力する周期検出回路と，第１シフト信号が入力されると内部データの全ビットを一の方向へ第２値に応じたステップでシフトさせ，第２シフト信号が入力されると内部データの全ビットを第３値に応じたステップで他の方向へシフトさせるシフトレジスタと，内部データの所定のビットを第４値に応じて選択し，選択された所定のビットの値をアクセスモード切替信号として出力するセレクタとを備える。かかる構成においても，第１〜４値を調整することによって，第１アクセスモードと第２アクセスモードとの切換タイミングを細かく設定することが可能となる。また，第１〜４値を設定した後は，バス起動信号の周期に応じて，自動的にモード切替が行われる。
【００１７】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかるバス・ブリッジ回路の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する構成要素については，同一符号を付することによって重複説明を省略する。
【００１８】
［第１の実施の形態］
本発明の第１の実施の形態にかかるバス・ブリッジ回路１０１を図１に示す。バス・ブリッジ回路１０１は，第１バスとしてのバスＡのプロトコルと第２バスとしてのバスＢのプロトコルを相互変換してバスＡとバスＢを接続するものである。バスＡには１または２以上の第１装置としてのマスタ装置（図示せず）が接続されており，バス・ブリッジ回路１０１によって，各マスタ装置は，バスＢに接続されている１または２以上の第２装置としてのスレーブ装置（図示せず）へのアクセスが可能となる。
【００１９】
バスＡによってバス起動信号ＤＳＥＬ，ライト信号ＷＲＩＴＥ，クロック信号ＣＬＫ，ウェイト信号ＷＡＩＴ，アドレス信号ＢＡ，データ信号ＢＤが伝送され，バスＢによってアドレス・ストローブ信号ＡＳＴＢ，リード・イネーブル信号ＲＤＥ，ライト・イネーブル信号ＷＲＥ，アドレス／データ信号ＡＤＢ，クロック信号ＣＬＫが伝送される。
【００２０】
バス・ブリッジ回路１０１は，制御回路１１１，バスＭｕｘ１２，アドレス比較回路１１２，レジスタ１１３から構成されている。
【００２１】
制御回路１１１は，バスＡからバス起動信号ＤＳＥＬ，ライト信号ＷＲＩＴＥが入力され，アドレス比較回路１１２からアクセスモード切替信号ＱＵＩＣＫが入力され，クロック信号ＣＬＫに同期して，バスＡに対してウェイト信号ＷＡＩＴを出力し，バスＢに対してアドレス・ストローブ信号ＡＳＴＢ，リード・イネーブル信号ＲＤＥ，およびライト・イネーブル信号ＷＲＥを出力し，バスＭｕｘ１２に対してアドレス転送要求信号ＡＤＲ＿ＯＵＴ，ＡＤＢデータ出力要求信号ＡＤＢ＿ＯＥ，およびＢＤデータ出力要求信号ＢＤ＿ＯＥを出力する。
【００２２】
バスＭｕｘ１２は，制御回路１１１から出力されるアドレス転送要求信号ＡＤＲ＿ＯＵＴ，ＡＤＢデータ出力要求信号ＡＤＢ＿ＯＥ，およびＢＤデータ出力要求信号ＢＤ＿ＯＥに基づいて，バスＡのアドレス信号ＢＡとデータ信号ＢＤを多重化し，バスＢに対してアドレス／データ信号ＡＤＢとして出力し，また，バスＢのアドレス／データ信号ＡＤＢからデータ信号を抽出し，バスＡに対してデータ信号ＢＤとして出力するものである。
【００２３】
アドレス比較回路１１２は，バスＡのアドレス信号ＢＡおよびレジスタ１１３から出力されるアドレス比較信号ＡＣが入力されており，これらの値を比較してその結果をアクセスモード切替信号ＱＵＩＣＫとして出力する。アドレス比較回路１１２は，図２に示すように，例えば，アドレス信号ＢＡおよびアドレス比較信号ＡＣのビット幅（ここでは１６ビット幅）に相当する数のＥｘＮＯＲ（Ｅｘｃｌｕｓｉｖｅ  ＮＯＲ）ゲート１１４−１〜１１４−１６と，１つのＡＮＤゲート１１５から構成される。各ＥｘＮＯＲゲート１１４−１〜１１４−１６は，アドレス信号ＢＡとアドレス比較信号ＡＣの各ビットの一致／不一致を検出し，一致の場合にはＨレベルの信号をＡＮＤゲート１１５に供給する。ＡＮＤゲート１１５は，ＥｘＮＯＲゲート１１４−１〜１１４−１６の全てがＨレベルの信号を出力した場合，アクセスモード切替信号ＱＵＩＣＫをアサート（Ｈレベル）する。
【００２４】
なお，図１，図２において，複数ビット幅を有する信号は太線で示されており，そのビット幅は太線に併記されている。ここでは，アドレス信号ＢＡ，データ信号ＢＤ，アドレス／データ信号ＡＤＢは，１６ビット幅とされており，アドレス比較信号ＡＣは，１６ビット幅もしくはその整数倍のビット幅とされている。
【００２５】
レジスタ１１３には，バスＢに接続されている１または２以上のスレーブ装置の中で，高速アクセスが要求される１または２以上スレーブ装置を識別するアドレスが格納される。格納されているアドレスは，アドレス比較信号ＡＣとしてアドレス比較回路１１２に供給される。なお，アドレス比較信号ＡＣは，一のスレーブ装置を識別するためアドレスそのものに限らず，例えば，１または２以上のスレーブ装置を同時に識別するためのある幅を有するアドレスであってもよい。アドレス比較回路１１２は，アドレス比較信号ＡＣとアドレス信号ＢＡを比較し，両者の値が一致していた場合（すなわち，アドレス信号ＢＡによって識別されたスレーブ装置が，高速アクセスを要求されるスレーブ装置である場合），アクセスモード切替信号ＱＵＩＣＫをアサートする。
【００２６】
次に，第１の実施の形態にかかるバス・ブリッジ回路１０１の動作を図３に示したタイミングチャートを用いて説明する。図３において，中段のタイミングチャートは，バスＡに接続されているマスタ装置がバスＢに接続されている複数のスレーブ装置の中の一つからデータを読み出す場合の動作を示しており，下段のタイミングチャートは，バスＡに接続されているマスタ装置がバスＢに接続されている複数のスレーブ装置の中の一つにデータを書き込む場合の動作を示している。なお，上段のタイミングチャートは，データ読み出し動作および書き込み動作に共通である。
【００２７】
制御回路１１１に入力されるアクセスモード切替信号ＱＵＩＣＫがデアサート（Ｌレベル）されている場合，バス・ブリッジ回路１０１は，以下のように従来のバス・ブリッジ回路１と略同一の動作を行う。
【００２８】
まず，バスＡに接続されているマスタ装置によるバスＢに接続されているスレーブ装置からのデータ読み出し動作を説明する（第１読み出しサイクル）。
【００２９】
バス起動信号ＤＳＥＬがアサートされ，第１読み出しサイクルが開始すると（図３，矢印ａ），制御回路１１１は，ウェイト信号ＷＡＩＴをアサート（Ｈレベル）し，バスＡをウェイト状態とする。また，制御回路１１１は，アドレス・ストローブ信号ＡＳＴＢをクロック信号ＣＬＫの一周期分アサート（Ｈレベル）するとともに，アドレス転送要求信号ＡＤＲ＿ＯＵＴをアサート（Ｈレベル）する。
【００３０】
バスＭｕｘ１２は，アサートされたアドレス転送要求信号ＡＤＲ＿ＯＵＴを受け，バスＡのアドレス信号ＢＡをバスＢにアドレス／データ信号ＡＤＢとして出力する。そして，バスＢに接続されている１または２以上のスレーブ装置の中から一のスレーブ装置が，バスＢに伝送されるアドレス／データ信号ＡＤＢに含まれるアドレス情報によって選択される。
【００３１】
次のクロック信号ＣＬＫの立ち下がりエッジに同期して，制御回路１１１は，リード・イネーブル信号ＲＤＥをクロック信号ＣＬＫの一周期分アサート（Ｈレベル）し，アドレス転送要求信号ＡＤＲ＿ＯＵＴをデアサート（Ｌレベル）し，ＢＤデータ出力要求信号ＢＤ＿ＯＥをクロック信号ＣＬＫの一周期分アサート（Ｈレベル）する。
【００３２】
バスＭｕｘ１２は，アドレス転送要求信号ＡＤＲ＿ＯＵＴがデアサート（Ｌレベル）されることによってバスＡからバスＢへのアドレス信号ＢＡの伝送を終了する。このため，バスＢのアドレス／データ信号ＡＤＢは，一旦ハイ・インピーダンス状態となる。
【００３３】
アドレス／データ信号ＡＤＢに含まれるアドレス情報によって選択されたスレーブ装置は，アドレス・ストローブ信号ＡＳＴＢおよびリード・イネーブル信号ＲＤＥに基づき，保持しているデータをアドレス／データ信号ＡＤＢとしてバスＢに出力する。バスＭｕｘ１２は，アサートされたＢＤデータ出力要求信号ＢＤ＿ＯＥを受け，バスＢのアドレス／データ信号ＡＤＢをバスＡにデータ信号ＢＤとして出力する。
【００３４】
そして，制御回路１１１は，ウェイト信号ＷＡＩＴをデアサート（Ｌレベル）して，マスタ装置に対して第１読み出しサイクルが終了したことを通知する（図３，矢印ｂ）。
【００３５】
次に，バスＡに接続されているマスタ装置によるバスＢに接続されているスレーブ装置へのデータ書き込み動作を説明する（第１書き込みサイクル）。
【００３６】
バス起動信号ＤＳＥＬがアサートされ，第１書き込みサイクルが開始すると（図３，矢印ａ），制御回路１１１は，ウェイト信号ＷＡＩＴをアサートし，バスＡをウェイト状態とする。また，制御回路１１１は，アドレス・ストローブ信号ＡＳＴＢをクロック信号ＣＬＫの一周期分アサートするとともに，アドレス転送要求信号ＡＤＲ＿ＯＵＴをアサートする。バスＭｕｘ１２は，アサートされたアドレス転送要求信号ＡＤＲ＿ＯＵＴを受け，バスＡのアドレス信号ＢＡをバスＢにアドレス／データ信号ＡＤＢとして出力する。
【００３７】
バスＢに接続されている１または２以上のスレーブ装置の中から一のスレーブ装置が，バスＢに伝送されるアドレス／データ信号ＡＤＢに含まれるアドレス情報によって選択される。
【００３８】
次のクロック信号ＣＬＫの立ち下がりエッジに同期して，制御回路１１１は，ライト・イネーブル信号ＷＲＥをクロック信号ＣＬＫの一周期分アサート（Ｈレベル）し，アドレス転送要求信号ＡＤＲ＿ＯＵＴをデアサート（Ｌレベル）し，ＡＤＢデータ出力要求信号ＡＤＢ＿ＯＥをクロック信号ＣＬＫの一周期分アサート（Ｈレベル）する。
【００３９】
バスＭｕｘ１２は，アサートされたＡＤＢデータ出力要求信号ＡＤＢ＿ＯＥを受けて，バスＡのデータ信号ＢＤをバスＢにアドレス／データ信号ＡＤＢとして出力する。
【００４０】
アドレス／データ信号ＡＤＢに含まれるアドレス情報によって選択されたスレーブ装置は，アドレス・ストローブ信号ＡＳＴＢおよびライト・イネーブル信号ＷＲＥに基づき，アドレス／データ信号ＡＤＢに含まれるデータを取り込む。
【００４１】
そして，制御回路１１１は，ウェイト信号ＷＡＩＴをデアサート（Ｌレベル）して，マスタ装置に対して第１書き込みサイクルが終了したことを通知する（図３，矢印ｂ）。
【００４２】
以上が，制御回路１１１に入力されるアクセスモード切替信号ＱＵＩＣＫがデアサート（Ｌレベル）されている場合のバス・ブリッジ回路１０１のデータ読み出し動作およびデータ書き込み動作である。これに対して，アクセスモード切替信号ＱＵＩＣＫがアサート（Ｈレベル）されている場合のバス・ブリッジ回路１０１の動作を説明する。
【００４３】
制御回路１１１に入力されているアクセスモード切替信号ＱＵＩＣＫがアサートされた場合，以下のように，バスＡに接続されているマスタ装置からバスＢに接続されているスレーブ装置へのアクセス開始以前に，アドレス情報がバスＢに対して通知される。
【００４４】
バス起動信号ＤＳＥＬがデアサートされ，バス・ブリッジ回路１０１がデータ読み出し動作またはデータ書き込み動作のいずれも行っていない，いわゆるアイドル状態においてアクセスモード切替信号ＱＵＩＣＫがアサートされていると，制御回路１１１は，アドレス転送要求信号ＡＤＲ＿ＯＵＴおよびアドレス・ストローブ信号ＡＳＴＢをアサートする（図３，矢印ｃ）。これを受けてバスＭｕｘ１２は，バスＡのアドレス信号ＢＡをバスＢにアドレス／データ信号ＡＤＢとして出力する。したがって，バス起動信号ＤＳＥＬがアサートされ，アイドル状態からデータ読み出し動作またはデータ書き込み動作に移行する時点では既にバスＢに接続されている１または２以上スレーブ装置の中から一のスレーブ装置が選択されており，その後のデータ読み出し動作およびデータ書き込み動作が迅速に実行されることになる。以下，データ書き込み動作とデータ読み出し動作に分けて，バス・ブリッジ回路１０１の動作を詳細に説明する。
【００４５】
まず，バスＡに接続されているマスタ装置によるバスＢに接続されているスレーブ装置からのデータ読み出し動作を説明する（第２読み出しサイクル）。
【００４６】
バス起動信号ＤＳＥＬがアサートされ，第２読み出しサイクルが開始すると（図３，矢印ｄ），制御回路１１１は，ウェイト信号ＷＡＩＴをアサート（Ｈレベル）し，バスＡをウェイト状態とする。また，制御回路１１１は，クロック信号ＣＬＫの立ち下がりエッジに同期して，リード・イネーブル信号ＲＤＥをクロック信号ＣＬＫの一周期分アサート（Ｈレベル）し，アドレス転送要求信号ＡＤＲ＿ＯＵＴをデアサート（Ｌレベル）し，ＢＤデータ出力要求信号ＢＤ＿ＯＥをクロック信号ＣＬＫの一周期分アサート（Ｈレベル）する。
【００４７】
バスＭｕｘ１２は，アドレス転送要求信号ＡＤＲ＿ＯＵＴがデアサート（Ｌレベル）されることによってバスＡからバスＢへのアドレス信号ＢＡの伝送を終了する。このため，バスＢのアドレス／データ信号ＡＤＢは，一旦ハイ・インピーダンス状態となる。
【００４８】
アドレス／データ信号ＡＤＢに含まれるアドレス情報によって予め選択されているスレーブ装置は，アドレス・ストローブ信号ＡＳＴＢおよびリード・イネーブル信号ＲＤＥに基づき，保持しているデータをアドレス／データ信号ＡＤＢとしてバスＢに出力する。バスＭｕｘ１２は，アサートされたＢＤデータ出力要求信号ＢＤ＿ＯＥを受け，バスＢのアドレス／データ信号ＡＤＢをバスＡにデータ信号ＢＤとして出力する。
【００４９】
そして，制御回路１１１は，ウェイト信号ＷＡＩＴをデアサート（Ｌレベル）して，マスタ装置に対して第２読み出しサイクルが終了したことを通知し，バス・ブリッジ回路１０１はアイドル状態に戻る。
【００５０】
次に，バスＡに接続されているマスタ装置によるバスＢに接続されているスレーブ装置へのデータ書き込み動作を説明する（第２書き込みサイクル）。
【００５１】
バス起動信号ＤＳＥＬがアサートされ，第２書き込みサイクルが開始すると（図３，矢印ｄ），制御回路１１１は，ウェイト信号ＷＡＩＴをアサートし，バスＡをウェイト状態とする。また，制御回路１１１は，クロック信号ＣＬＫの立ち下がりエッジに同期して，ライト・イネーブル信号ＷＲＥをクロック信号ＣＬＫの一周期分アサート（Ｈレベル）し，アドレス転送要求信号ＡＤＲ＿ＯＵＴをデアサート（Ｌレベル）し，ＡＤＢデータ出力要求信号ＡＤＢ＿ＯＥをクロック信号ＣＬＫの一周期分アサート（Ｈレベル）する。
【００５２】
バスＭｕｘ１２は，アサートされたＡＤＢデータ出力要求信号ＡＤＢ＿ＯＥを受けて，バスＡのデータ信号ＢＤをバスＢにアドレス／データ信号ＡＤＢとして出力する。
【００５３】
アドレス／データ信号ＡＤＢに含まれるアドレス情報によって予め選択されているスレーブ装置は，アドレス・ストローブ信号ＡＳＴＢおよびライト・イネーブル信号ＷＲＥに基づき，アドレス／データ信号ＡＤＢに含まれるデータを取り込む。
【００５４】
そして，制御回路１１１は，ウェイト信号ＷＡＩＴをデアサート（Ｌレベル）して，マスタ装置に対して第２書き込みサイクルが終了したことを通知し，バス・ブリッジ回路１０１はアイドル状態に戻る。
【００５５】
以上のように，第１の実施の形態にかかるバス・ブリッジ回路１０１によれば，制御回路１１１に入力されているアクセスモード切替信号ＱＵＩＣＫがアサートされている場合，バスＡに接続されているマスタ装置からバスＢに接続されているスレーブ装置へのアクセス開始以前にアドレス情報がバスＢに対して通知されることになる。したがって，従来のバス・ブリッジ回路１において問題となっていたバスＢの起動遅れが解消され，マスタ装置からスレーブ装置へのアクセスが高速化される。
【００５６】
一方，アクセスモード切替信号ＱＵＩＣＫがデアサートされている場合，バスＢに対するアクセスが開始される以前にバスＢに対してアドレス情報が通知されることはない。したがって，アクセスモード切替信号ＱＵＩＣＫのアサート／デアサートを適宜切り替えることによって，バスＡからバスＢに対するアクセスの高速化を図りつつ，バスＡからバスＢに対してアドレス情報を通知するために動作するアドレス信号ＢＡあるいはアドレス／データ信号ＡＤＢのドライバ回路，レシーバ回路の消費電力が必要最小限に抑えられる。
【００５７】
さらに，第１の実施の形態にかかるバス・ブリッジ回路１０１によれば，バスＢに複数のスレーブ装置が接続されている場合，これらの中から高速アクセスが必要なスレーブ装置をレジスタ１１３にセットする値によって選択することが可能となる。したがって，高速アクセスと省電力が両立するバス・システムが構築されることになる。
【００５８】
［第２の実施の形態］
本発明の第２の実施の形態にかかるバス・ブリッジ回路２０１を図４に示す。バス・ブリッジ回路２０１は，第１の実施の形態にかかるバス・ブリッジ回路１０１と同様に，バスＡのプロトコルとバスＢのプロトコルを相互変換してバスＡとバスＢを接続するものである。バスＡには１または２以上のマスタ装置（図示せず）が接続されており，バス・ブリッジ回路２０１によって，各マスタ装置は，バスＢに接続されている１または２以上のスレーブ装置（図示せず）へのアクセスが可能となる。
【００５９】
バス・ブリッジ回路２０１は，制御回路１１１，バスＭｕｘ１２，ｎ／ｍカウンタ２１２，レジスタ２１３から構成されている。
【００６０】
ｎ／ｍカウンタ２１２は，バスＡのバス起動信号ＤＳＥＬ，クロック信号ＣＬＫ，およびレジスタ２１３から出力される第１信号ｍ，第２信号ｎが入力されており，これらの信号に基づいてアクセスモード切替信号ＱＵＩＣＫを出力する。
【００６１】
レジスタ２１３は，少なくとも２つの値がセット可能であって，それぞれの値を第１信号ｍおよび第２信号ｎとしてｎ／ｍカウンタ２１２に対して出力する。
【００６２】
次に，図５を用いて，第２の実施の形態にかかるバス・ブリッジ回路２０１の動作を説明する。なお，図５は，バス・ブリッジ回路２０１のバスＡからバスＢへの連続したデータ書き込み動作を示している。そして，バス・ブリッジ回路２０１の動作は，第１の実施の形態にかかるバス・ブリッジ回路１０１の動作に対して，アクセスモード切替信号ＱＵＩＣＫの生成に関してのみ異なる。したがって，ここではアクセスモード切替信号ＱＵＩＣＫの生成に関する動作を中心に説明する。
【００６３】
ｎ／ｍカウンタ２１２は，バス起動信号ＤＳＥＬを用いてバスＡからバスＢに対するアクセス回数をカウントする。図５に示すように，例えば，レジスタ２１３から第１信号ｍとして”８”が入力され，第２信号として”５”が入力されると，ｎ／ｍカウンタ２１２は，バス起動信号ＤＳＥＬが８回アサートされる間にその５（ｎ）回分アクセスモード切替信号ＱＵＩＣＫをアサート（Ｈレベル）し，３（ｍ−ｎ）回分デアサート（Ｌレベル）する。アクセスモード切替信号ＱＵＩＣＫの周期（ｍ）とアサート／デアサート比（ｎ／（ｍ−ｎ））は，レジスタ２１３にセットされる値を調節することによって変更自在である。
【００６４】
図５は，アクセスモード切替信号ＱＵＩＣＫを連続的にアサート／デアサートする場合を示しているが，これに限らず，バス起動信号ＤＳＥＬがｍ回アサートされる間に適当なインターバルをおいてアクセスモード切替信号ＱＵＩＣＫを断続的にｎ回アサート／デアサートするようにしてもよい。
【００６５】
さらに，第１信号ｍと第２信号ｎの組み合わせにより，アクセスモード切替信号ＱＵＩＣＫをアサート固定，あるいは，デアサート固定とすることも可能である。
【００６６】
以上のように，本発明の第２の実施の形態にかかるバス・ブリッジ回路２０１によれば，バスＢに接続されるスレーブ装置のアドレスとは無関係に，バスＢへの高速アクセスと，電力消費量の小さい通常アクセスとの割合を調節することが可能となる。スレーブ装置のアドレスを考慮する必要がないことから，例えば，バスＢに対してスレーブ装置の追加や削除が生じるシステムに，バス・ブリッジ回路２０１を採用することが好ましい。
【００６７】
［第３の実施の形態］
本発明の第３の実施の形態にかかるバス・ブリッジ回路３０１を図６に示す。バス・ブリッジ回路３０１は，第１，２の実施の形態にかかるバス・ブリッジ回路１０１，２０１と同様に，バスＡのプロトコルとバスＢのプロトコルを相互変換してバスＡとバスＢを接続するものである。バスＡには１または２以上のマスタ装置（図示せず）が接続されており，バス・ブリッジ回路３０１によって，各マスタ装置は，バスＢに接続されている１または２以上のスレーブ装置（図示せず）へのアクセスが可能となる。
【００６８】
バス・ブリッジ回路３０１は，制御回路１１１，バスＭｕｘ１２，比較回路３１２，アップ／ダウンカウンタ３１３，周期検出回路３１４，レジスタ３１５から構成されている。
【００６９】
比較回路３１２は，アップ／ダウンカウンタ３１３が出力するカウンタ出力信号Ｑおよびレジスタ３１５が出力する比較信号ｋが入力されており，これらの値を比較してその結果をアクセスモード切替信号ＱＵＩＣＫとして出力する。比較回路３１２は，例えば，第１の実施の形態にかかるバス・ブリッジ回路１０１に備えられた比較回路１１２と同様の回路で構成することが可能である。すなわち，比較回路３１２は，カウンタ出力信号Ｑおよび比較信号ｋのビット幅（ここでは３ビット幅）に相当する数のＥｘＮＯＲゲートと，ＡＮＤゲートから構成される。各ＥｘＮＯＲゲートは，カウンタ出力信号Ｑと比較信号ｋの各ビットの一致／不一致を検出し，一致の場合にはＨレベルの信号をＡＮＤゲートに供給する。ＡＮＤゲートは，ＥｘＮＯＲゲートの全てがＨレベルの信号を出力した場合，アクセスモード切替信号ＱＵＩＣＫをアサート（Ｈレベル）する。
【００７０】
アップ／ダウンカウンタ３１３は，周期検出回路３１４から出力されるカウントアップ信号Ｕ，カウントダウン信号Ｄ，および，レジスタ３１５から出力されるカウントアップ量調整信号ｎｉ，カウントダウン量調整信号ｎｄに基づき，内部データをカウントアップまたはカウントダウンする。そして，この内部データをクロック信号ＣＬＫに同期してカウンタ出力信号Ｑとして比較回路３１２に供給する。なお，このアップ／ダウンカウンタ３１３は，内部データの最大値（ここでは，”７”）を上まわってカウントアップすることはなく，最小値（ここでは，”０”）を下まわってカウントダウンされることはない。
【００７１】
周期検出回路３１４は，レジスタ３１５から出力される周期基準信号ｗと，バス起動信号ＤＳＥＬとを比較する。バス起動信号ＤＳＥＬの周期が周期基準信号ｗよりも小さければ，カウントアップ信号Ｕをアサートし，カウントダウン信号Ｄをデアサートする。逆に，バス起動信号ＤＳＥＬの周期が周期基準信号ｗよりも大きければ，カウントアップ信号Ｕをデアサートし，カウントダウン信号Ｄをアサートする。そして，バス起動信号ＤＳＥＬの周期が周期基準信号ｗに一致するときには，カウントアップ信号Ｕ，カウントダウン信号Ｄをともにデアサートする。
【００７２】
レジスタ３１５は，少なくとも４つの値がセット可能であって，それぞれの値を周期基準信号ｗ，カウントアップ量調整信号ｎｉ，カウントダウン量調整信号ｎｄ，比較信号ｋとして，周期検出回路３１４，アップ／ダウンカウンタ３１３，および比較回路３１２に対して出力する。
【００７３】
次に，図７，図８を用いて，第３の実施の形態にかかるバス・ブリッジ回路３０１の動作を説明する。なお，図７と図８は，バス・ブリッジ回路３０１におけるバスＡからバスＢへの連続したデータ書き込み動作を示しており，図８は，図７の続きのタイミングチャートを示している。そして，バス・ブリッジ回路３０１の動作は，第１，２の実施の形態にかかるバス・ブリッジ回路１０１，２０１の動作に対して，アクセスモード切替信号ＱＵＩＣＫの生成に関してのみ異なる。したがって，ここではアクセスモード切替信号ＱＵＩＣＫの生成に関する動作を中心に説明する。また，以下，一例として周期基準信号ｗ＝４，カウントアップ量調整信号ｎｉ＝１，カウントダウン量調整信号ｎｄ＝１，比較信号ｋ＝４の場合に即して説明する。
【００７４】
周期検出回路３１４は，バス起動信号ＤＳＥＬの周期が周期基準信号ｗ＝４以下であれば，カウントアップ信号Ｕをアサートし，カウントダウン信号Ｄをデアサートする。これに対して，バス起動信号ＤＳＥＬの周期が周期基準信号ｗ＝４より大きければ，カウントアップ信号Ｕをデアサートし，カウントダウン信号Ｄをアサートする。
【００７５】
アップ／ダウンカウンタ３１３は，カウントアップ信号Ｕがアサートされると，内部データをカウントアップし，カウントダウン信号Ｄがアサートされると，内部データをカウントダウンする。そのカウントアップ量／カウントダウン量は，レジスタ３１５から出力されているカウントアップ量調整信号ｎｉ＝１，カウントダウン量調整信号ｎｄ＝１に従い，それぞれ”１”とされている。
【００７６】
バス起動信号ＤＳＥＬの周期が５の場合，周期基準信号ｗ＝４より大きいため，周期検出回路３１４は，カウントダウン信号Ｄをアサートする（図７，矢印ａ）。アサートされたカウントダウン信号Ｄを受けて，アップ／ダウンカウンタ３１３は，内部データを”１”減じようとする（図７，矢印ｂ）。しかし，このときの内部データは，”０”であるため，アップ／ダウンカウンタ３１３は，内部データの”０”を保持し，この内部データをカウンタ出力信号Ｑとして比較回路３１２に供給する。比較回路３１２は，カウンタ出力信号Ｑ＝０が比較信号ｋ＝４よりも小さいため，アクセスモード切替信号ＱＵＩＣＫをデアサートして，制御回路１１１へ供給する。
【００７７】
次に，バス起動信号ＤＳＥＬの周期が３に変化すると，周期基準信号ｗ＝４より小さいため，周期検出回路３１４は，カウントアップ信号Ｕをアサートする（図７，矢印ｃ）。アサートされたカウントアップ信号Ｕを受けて，アップ／ダウンカウンタ３１３は，内部データを”１”増加させカウンタ出力信号Ｑ＝１として比較回路３１２に供給する（図７，矢印ｄ）。比較回路３１２は，カウンタ出力信号Ｑ＝１が比較信号ｋ＝４よりも小さいため，アクセスモード切替信号ＱＵＩＣＫをデアサートして，制御回路１１１へ供給する。
【００７８】
以降，バス起動信号ＤＳＥＬの周期が周期基準信号ｗ＝４以下である間は，カウンタ出力信号Ｑの値は漸増する。そして，カウンタ出力信号Ｑ＝４になったところで（図７，矢印ｅ，ｆ），比較回路３１２は，カウンタ出力信号Ｑ＝４が比較信号ｋ＝４以上であることを検出し，アクセスモード切替信号ＱＵＩＣＫをアサートする。そして，カウンタ出力信号Ｑの値が”４”以上である間は，アクセスモード切替信号ＱＵＩＣＫはアサート状態を維持する。なお，カウンタ出力信号Ｑの値は，最大値（ここでは，”７”）以上には増加しない（図７，矢印ｇ，ｈ）。
【００７９】
バス起動信号ＤＳＥＬの周期が”５”となると，周期検出回路３１４は，その周期が周期基準信号ｗ＝４より大きいためカウントダウン信号Ｄをアサートする（図７，矢印ｉ）。アサートされたカウントダウン信号Ｄを受けて，アップ／ダウンカウンタ３１３は，内部データを”１”減少させカウンタ出力信号Ｑ＝６として比較回路３１２に供給する（図７，矢印ｊ）。
【００８０】
以降，図８に示すように，バス起動信号ＤＳＥＬの周期の変化に応じてカウンタ出力信号Ｑの値が増減し，この結果，アクセスモード切替信号ＱＵＩＣＫがアサート／デアサートされることになる。
【００８１】
以上のように，第３の実施の形態にかかるバス・ブリッジ回路３０１によれば，バスＡからバスＢへのアクセス頻度が高い場合（バス起動信号ＤＳＥＬの周期が小さい場合），カウンタ出力信号Ｑの値が増加し，アクセスモード切替信号ＱＵＩＣＫがアサートされ，バスＡからバスＢへの高速アクセスが可能となる。これに対して，バスＡからバスＢへのアクセス頻度が低い場合（バス起動信号ＤＳＥＬの周期が大きい場合），カウンタ出力信号Ｑの値が減少し，アクセスモード切替信号ＱＵＩＣＫがデアサートされる。このときのバスＡからバスＢへのアクセスについては，従来のバス・ブリッジ回路１と略同一の通常アクセスモードとなる。すなわち，バス・ブリッジ回路３０１は，バスＡからバスＢへのアクセス頻度が高い場合は，自動的に通常アクセスモードから高速アクセスモードに切り替わり，アクセス頻度が低い場合は，自動的に高速アクセスモードから通常アクセスモードに切り替わる。したがって，バスＡからバスＢに対するアクセスパターンが多数存在するシステムであっても，バスＡからバスＢに対する高速アクセスを容易に実現するとともに，アクセスの高速化に伴う電力消費量の増加を必要最小限に抑えることが可能となる。
【００８２】
加えて，バス・ブリッジ回路３０１は，レジスタ３１５を備え，周期基準信号ｗ，カウントアップ量調整信号ｎｉ，カウントダウン量調整信号ｎｄ，および比較信号ｋの各値を任意に設定することが可能なように構成されているため，次の効果が得られる。
【００８３】
周期基準信号ｗの値が調節自在であるため，バスＡからバスＢに対するアクセスについて，高速アクセスモードと通常アクセスモード（省電力モード）との間のモード移行の条件設定が容易である。したがって，バスＡからバスＢに対するアクセスパターンの多様化が進んだ場合であっても，あらゆるアクセスパターンに対して，高速アクセス化と省電力化の両立が保証される。
【００８４】
カウントアップ量調整信号ｎｉおよびカウントダウン量調整信号ｎｄの値が個別に調節自在であるため，バスＡからバスＢに対するアクセスにおいて，通常アクセスモードから高速アクセスモードに移行するまでの時間，および，高速アクセスモードから通常アクセスモードに移行するまでの時間をそれぞれ独立して設定することが可能である。したがって，例えば「アクセス頻度が高くなったとき迅速に高速アクセスモードに移行させるが，その後アクセス頻度が低くなってもすぐには通常アクセスモードに移行させない」といった特別なアクセスモードの切換タイミング制御も容易である。
【００８５】
また，カウントアップ量調整信号ｎｉおよびカウントダウン量調整信号ｎｄの値をともに”０”に設定すれば，アップ／ダウンカウンタ３１３は，内部データのカウントアップおよびカウントダウンを行わなくなり，バス起動信号ＤＳＥＬの周期によらずアクセスモード切替信号ＱＵＩＣＫはアサート状態あるいはデアサート状態に固定される。つまり，バスＡからバスＢに対するアクセスに関して，高速アクセスモード固定，あるいは，消費電力低減を重視して通常アクセスモード固定とすることが可能となる。
【００８６】
比較信号ｋの値が調節自在であるため，これとカウントアップ量調整信号ｎｉおよびカウントダウン量調整信号ｎｄの値の調節と組み合わせて，アクセスモードの切換タイミングをより細かく制御することが可能となる。
【００８７】
［第４の実施の形態］
本発明の第４の実施の形態にかかるバス・ブリッジ回路４０１を図９に示す。バス・ブリッジ回路４０１は，第１，２，３の実施の形態にかかるバス・ブリッジ回路１０１，２０１，３０１と同様に，バスＡのプロトコルとバスＢのプロトコルを相互変換してバスＡとバスＢを接続するものである。バスＡには１または２以上のマスタ装置（図示せず）が接続されており，バス・ブリッジ回路４０１によって，各マスタ装置は，バスＢに接続されている１または２以上のスレーブ装置（図示せず）へのアクセスが可能となる。
【００８８】
バス・ブリッジ回路４０１は，制御回路１１１，バスＭｕｘ１２，セレクタ４１２，Ｒ／Ｌシフタ４１３，周期検出回路４１４，レジスタ４１５から構成されている。
【００８９】
セレクタ４１２は，Ｒ／Ｌシフタ４１３が出力する所定のビット幅（ここでは８ビット幅）のシフタ出力信号Ｓおよびレジスタ４１５が出力する所定のビット幅（ここでは８ビット幅）のビット選択信号ｂｓが入力されており，シフタ出力信号Ｓの複数ビットの中からビット選択信号ｂｓによって一のビットが選択され，選択されたビットの値をアクセスモード切替信号ＱＵＩＣＫとして出力する。
【００９０】
Ｒ／Ｌシフタ４１３は，複数ビット幅（ここでは８ビット幅）のシフト・レジスタによって構成されており，周期検出回路４１４から出力される左シフト信号Ｌ，右シフト信号Ｒ，および，レジスタ４１５から出力される右シフト量調整信号ｎｒ，左シフト量調整信号ｎｌに基づき，内部データを右シフト（最下位ビット方向へのシフト）または左シフト（最上位ビット方向へのシフト）させるものである。右シフト動作によって空いた最上位ビットには，”０”がセットされ，左シフト動作によって空いた最下位ビットには，”１”がセットされる。そして，Ｒ／Ｌシフタ４１３は，内部データをクロック信号ＣＬＫに同期してシフタ出力信号Ｓとしてセレクタ４１２に供給する。なお，左シフト信号Ｌおよび右シフト信号Ｒがともにアサートされない場合には，シフト動作は行われず，内部データは保持される。
【００９１】
周期検出回路４１４は，レジスタ４１５から出力される周期基準信号ｗと，バス起動信号ＤＳＥＬとを比較する。バス起動信号ＤＳＥＬの周期が周期基準信号ｗよりも小さければ，左シフト信号Ｌをアサートし，右シフト信号Ｒをデアサートする。逆に，バス起動信号ＤＳＥＬの周期が周期基準信号ｗよりも大きければ，左シフト信号Ｌをデアサートし，右シフト信号Ｒをアサートする。そして，バス起動信号ＤＳＥＬの周期が周期基準信号ｗに一致するときには，左シフト信号Ｌ，右シフト信号Ｒをともにデアサートする。
【００９２】
レジスタ４１５は，少なくとも４つの値がセット可能であって，それぞれの値を周期基準信号ｗ，右シフト量調整信号ｎｒ，左シフト量調整信号ｎｌ，ビット選択信号ｂｓとして，周期検出回路４１４，Ｒ／Ｌシフタ４１３，およびセレクタ４１２に対して出力する。
【００９３】
次に，図１０，図１１を用いて，第４の実施の形態にかかるバス・ブリッジ回路４０１の動作を説明する。なお，図１０と図１１は，バス・ブリッジ回路４０１におけるバスＡからバスＢへの連続したデータ書き込み動作を示しており，図１１は，図１０の続きのタイミングチャートを示している。そして，バス・ブリッジ回路４０１の動作は，第１，２，３の実施の形態にかかるバス・ブリッジ回路１０１，２０１，３０１の動作に対して，アクセスモード切替信号ＱＵＩＣＫの生成に関してのみ異なる。したがって，ここではアクセスモード切替信号ＱＵＩＣＫの生成に関する動作を中心に説明する。また，以下，一例として周期基準信号ｗ＝４，右シフト量調整信号ｎｒ＝１，左シフト量調整調整信号ｎｌ＝１，ビット選択信号ｂｓ＝４の場合に即して説明する。
【００９４】
周期検出回路４１４は，バス起動信号ＤＳＥＬの周期が周期基準信号ｗ＝４以下であれば，左シフト信号Ｌをアサートし，右シフト信号Ｒをデアサートする。これに対して，バス起動信号ＤＳＥＬの周期が周期基準信号ｗ＝４より大きければ，左シフト信号Ｌをデアサートし，右シフト信号Ｒをアサートする。
【００９５】
Ｒ／Ｌシフタ４１３は，左シフト信号Ｌがアサートされると，内部データを左にシフトさせ，右シフト信号Ｒがアサートされると，内部データを右にシフトさせる。その左シフト量／右シフト量は，レジスタ４１５から出力されている左シフト量調整信号ｎｌ＝１，右シフト量調整信号ｎｒ＝１に従い，それぞれ”１”とされている。
【００９６】
バス起動信号ＤＳＥＬの周期が５の場合，周期基準信号ｗ＝４より大きいため，周期検出回路４１４は，右シフト信号Ｒをアサートする（図１０，矢印ａ）。アサートされた右シフト信号Ｒを受けて，Ｒ／Ｌシフタ４１３は，内部データ”００００００００”を右方向へシフトさせ，空いた最上位ビットに”０”をセットする（図１０，矢印ｂ）。このシフト動作によって，Ｒ／Ｌシフタ４１３の内部データは，”００００００００”となり，セレクタ４１２に”０Ｈ”（１６進数表示）のシフタ出力信号Ｓが入力される。セレクタ４１２は，ビット選択信号ｂｓ＝４に基づき，シフタ出力信号Ｓの最下位ビットから４ビット目の値，すなわち”０”をアクセスモード切替信号ＱＵＩＣＫとして制御回路１１１へ供給する。しがって，制御回路１１１には，デアサートされたアクセスモード切替信号ＱＵＩＣＫが入力されることになる。
【００９７】
次に，バス起動信号ＤＳＥＬの周期が３に変化すると，この周期は周期基準信号ｗ＝４より小さいため，周期検出回路４１４は，左シフト信号Ｌをアサートする（図１０，矢印ｃ）。アサートされた左シフト信号Ｌを受けて，Ｒ／Ｌシフタ４１３は，内部データ”００００００００”を左方向へシフトさせ，空いた最下位ビットに”１”をセットする（図１０，矢印ｄ）。このシフト動作によって，Ｒ／Ｌシフタ４１３の内部データは，”０００００００１”となり，セレクタ４１２に”１Ｈ”（１６進数表示）のシフタ出力信号Ｓが入力される。セレクタ４１２は，ビット選択信号ｂｓ＝４に基づき，シフタ出力信号Ｓの最下位ビットから４ビット目の値，すなわち”０”をアクセスモード切替信号ＱＵＩＣＫとして制御回路１１１へ供給する。しがって，制御回路１１１には，デアサートされたアクセスモード切替信号ＱＵＩＣＫが入力されることになる。
【００９８】
以降，バス起動信号ＤＳＥＬの周期が周期基準信号ｗ＝４以下である間は，シフタ出力信号Ｓの値は漸増する。そして，シフタ出力信号Ｓの値が”ＦＨ”になったところで（図１０，矢印ｅ，ｆ），セレクタ４１２は，シフタ出力信号Ｓの最下位ビットから４ビット目が”１”になったことを受け，アクセスモード切替信号ＱＵＩＣＫをアサートする。そして，シフタ出力信号Ｓの値が”ＦＨ”以上である間は，シフタ出力信号Ｓの最下位ビットから４ビット目は”１”であるため，アクセスモード切替信号ＱＵＩＣＫはアサート状態を維持する。なお，シフタ出力信号Ｓの値は，最大値（ここでは，”７ＦＨ”）以上には増加しない（図１０，矢印ｇ，ｈ）。
【００９９】
バス起動信号ＤＳＥＬの周期が”５”となると，周期検出回路４１４は，その周期が周期基準信号ｗ＝４より大きいため右シフト信号Ｒをアサートする（図１０，矢印ｉ）。アサートされた右シフト信号Ｒを受けて，Ｒ／Ｌシフタ４１３は，内部データ”０１１１１１１１”を右方向へシフトさせ，空いた最上位ビットに”０”をセットする。そして，セレクタ４１２に”３ＦＨ”のシフタ出力信号Ｓが入力される（図１０，矢印ｊ）。
【０１００】
以降，図１１に示すように，バス起動信号ＤＳＥＬの周期の変化に応じてシフタ出力信号Ｓの値が増減し，この結果，アクセスモード切替信号ＱＵＩＣＫがアサート／デアサートされることになる。
【０１０１】
以上のように，第４の実施の形態にかかるバス・ブリッジ回路４０１によれば，バスＡからバスＢへのアクセス頻度が高い場合（バス起動信号ＤＳＥＬの周期が小さい場合），シフタ出力信号Ｓの値が増加し，アクセスモード切替信号ＱＵＩＣＫがアサートされ，バスＡからバスＢへの高速アクセスが可能となる。これに対して，バスＡからバスＢへのアクセス頻度が低い場合（バス起動信号ＤＳＥＬの周期が大きい場合），シフタ出力信号Ｓの値が減少し，アクセスモード切替信号ＱＵＩＣＫがデアサートされる。このときのバスＡからバスＢへのアクセスについては，従来のバス・ブリッジ回路１と略同一の通常アクセスモードとなる。すなわち，バス・ブリッジ回路４０１は，上述の第３の実施の形態にかかるバス・ブリッジ回路３０１と同様に，バスＡからバスＢへのアクセス頻度が高い場合は，自動的に通常アクセスモードから高速アクセスモードに切り替わり，アクセス頻度が低い場合は，自動的に高速アクセスモードから通常アクセスモードに切り替わる。したがって，バスＡからバスＢに対するアクセスパターンが多数存在するシステムであっても，バスＡからバスＢに対する高速アクセスを容易に実現するとともに，アクセスの高速化に伴う電力消費量の増加を必要最小限に抑えることが可能となる。
【０１０２】
加えて，バス・ブリッジ回路４０１は，レジスタ４１５を備え，周期基準信号ｗ，右シフト量調整信号ｎｒ，左シフト量調整信号ｎｌ，およびビット選択信号ｂｓの各値を任意に設定することが可能なように構成されているため，次の効果が得られる。
【０１０３】
周期基準信号ｗの値が調節自在であるため，バスＡからバスＢに対するアクセスについて，高速アクセスモードと通常アクセスモード（省電力モード）との間のモード移行の条件設定が容易である。したがって，バスＡからバスＢに対するアクセスパターンの多様化が進んだ場合であっても，あらゆるアクセスパターンに対して，高速アクセス化と省電力化の両立が保証される。
【０１０４】
右シフト量調整信号ｎｒおよび左シフト量調整信号ｎｌの値が個別に調節自在であるため，バスＡからバスＢに対するアクセスにおいて，通常アクセスモードから高速アクセスモードに移行するまでの時間，および，高速アクセスモードから通常アクセスモードに移行するまでの時間をそれぞれ独立して設定することが可能である。したがって，例えば「アクセス頻度が高くなったとき迅速に高速アクセスモードに移行させるが，その後アクセス頻度が低くなってもすぐには通常アクセスモードに移行させない」といった特別なアクセスモードの切換タイミング制御も容易である。
【０１０５】
また，右シフト量調整信号ｎｒおよび左シフト量調整信号ｎｌの値をともに”０”に設定すれば，Ｒ／Ｌシフタ４１３は，内部データのシフト動作を行わなくなり，バス起動信号ＤＳＥＬの周期によらずアクセスモード切替信号ＱＵＩＣＫはアサート状態あるいはデアサート状態に固定される。つまり，バスＡからバスＢに対するアクセスに関して，高速アクセスモード固定，あるいは，消費電力低減を重視して通常アクセスモード固定とすることが可能となる。
【０１０６】
ビット選択信号ｂｓの値が調節自在であるため，これと右シフト量調整信号ｎｒおよび左シフト量調整信号ｎｌの値の調節と組み合わせて，アクセスモードの切換タイミングをより細かく制御することが可能となる。
【０１０７】
さらに，バス・ブリッジ回路４０１は，アクセスモード切替信号ＱＵＩＣＫの生成手段として，シフト・レジスタから構成されているＲ／Ｌシフタ４１３，およびセレクタ４１２を採用しているため，アップ／ダウンカウンタ３１３および比較回路３１２を採用している第３の実施の形態にかかるバス・ブリッジ回路３０１と比べて，クロック信号ＣＬＫの周波数アップに対して，より高いレベルまで追従可能である。
【０１０８】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１０９】
第１の実施の形態にかかるバス・ブリッジ回路１０１は，アドレス比較回路１１２を備え，アドレス信号ＢＡに基づいてアクセスモード切替信号ＱＵＩＣＫをアサート／デアサートしているが，その他，例えばＣＰＵによって設定可能なレジスタの値をアクセスモード切替信号ＱＵＩＣＫとして直接用いることも可能である。また，アクセスモード切替信号ＱＵＩＣＫをアサート状態あるいはデアサート状態に固定してもよい。さらに，アクセスモード切替信号ＱＵＩＣＫを外部から供給することも可能である。
【０１１０】
第１，２，３，４の実施の形態にかかるバス・ブリッジ回路１０１，２０１，３０１，４０１はそれぞれ，レジスタ１１３，２１３，３１５，４１５を備え，アドレス比較信号ＡＣ等，各種信号の値を任意に調整することが可能とされているが，これらの値の全てあるいは一部を固定として，または，外部入力として，回路の簡素化を図ってもよい。
【０１１１】
第３，４の実施の形態にかかるバス・ブリッジ回路３０１，４０１は，バスＡからバスＢのアクセス頻度を判断するために，周期検出回路３１４，４１４を備え，バス起動信号ＤＳＥＬの周期を検出しているが，この他，バス起動信号ＤＳＥＬのデアサート時間（または，アサート時間）をアクセス頻度の判断基準としてもよい。
【０１１２】
第１の実施の形態にかかるバス・ブリッジ回路１０１の機能に対して，第３，４の実施の形態にかかるバス・ブリッジ回路３０１，４０１の機能を組み合わせて，バスＢに接続されている複数のスレーブ装置から選択された１または２以上のスレーブ装置それぞれについて，カウントアップ量調整信号ｎｉ，カウントダウン量調整信号ｎｄ，右シフト量調整信号ｎｒ，左シフト量調整信号ｎｌの各値を個別に設定することも可能である。
【０１１３】
【発明の効果】
以上説明したように，本発明にかかるバス・ブリッジ回路によれば，電力消費量を最小限に抑えつつ，一のバスに接続されている装置から他のバスに接続されている装置に対する高速アクセスが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるバス・ブリッジ回路の構成を示すブロック図である。
【図２】図１のバス・ブリッジ回路に備えられたアドレス比較回路の構成を示す回路図である。
【図３】図１のバス・ブリッジ回路の動作を示すタイミングチャートである。
【図４】本発明の第２の実施の形態にかかるバス・ブリッジ回路の構成を示すブロック図である。
【図５】図４のバス・ブリッジ回路の動作を示すタイミングチャートである。
【図６】本発明の第３の実施の形態にかかるバス・ブリッジ回路の構成を示すブロック図である。
【図７】図６のバス・ブリッジ回路の動作を示すタイミングチャート（その１）である。
【図８】図６のバス・ブリッジ回路の動作を示すタイミングチャート（その２）である。
【図９】本発明の第４の実施の形態にかかるバス・ブリッジ回路の構成を示すブロック図である。
【図１０】図９のバス・ブリッジ回路の動作を示すタイミングチャート（その１）である。
【図１１】図９のバス・ブリッジ回路の動作を示すタイミングチャート（その２）である。
【図１２】従来のバス・ブリッジ回路の構成を示すブロック図である。
【図１３】図１２のバス・ブリッジ回路の動作を示すタイミングチャートである。
【符号の説明】
１：バス・ブリッジ回路
１１：制御回路
１２：バスＭｕｘ
１０１：バス・ブリッジ回路
１１１：制御回路
１１２：アドレス比較回路
１１３：レジスタ
２０１：バス・ブリッジ回路
２１２：ｎ／ｍカウンタ
２１３：レジスタ
３０１：バス・ブリッジ回路
３１２：比較回路
３１３：アップ／ダウンカウンタ
３１４：周期検出回路
３１５：レジスタ
４０１：バス・ブリッジ回路
４１２：セレクタ
４１３：Ｒ／Ｌシフタ
４１４：周期検出回路
４１５：レジスタ
ＡＣ：アドレス比較信号
ＡＤＢ：アドレス／データ信号
ＡＤＢ＿ＯＥ：ＡＤＢデータ出力要求信号
ＡＤＲ＿ＯＵＴ：アドレス転送要求信号
ＡＳＴＢ：アドレス・ストローブ信号
ＢＡ：アドレス信号
ＢＤ：データ信号
ＢＤ＿ＯＥ：ＢＤデータ出力要求信号
ｂｓ：ビット選択信号
ＣＬＫ：クロック信号
Ｄ：カウントダウン信号
ＤＳＥＬ：バス起動信号
ｋ：比較信号
Ｌ：左シフト信号
ｍ：第１信号
ｎ：第２信号
ｎｄ：カウントダウン量調整信号
ｎｉ：カウントアップ量調整信号
ｎｌ：左シフト量調整信号
ｎｒ：右シフト量調整信号
Ｑ：カウンタ出力信号
ＱＵＩＣＫ：アクセスモード切替信号
Ｒ：右シフト信号
ＲＤＥ：リード・イネーブル信号
Ｓ：シフタ出力信号
Ｕ：カウントアップ信号
ｗ：周期基準信号
ＷＡＩＴ：ウェイト信号
ＷＲＥ：ライト・イネーブル信号
ＷＲＩＴＥ：ライト信号
【図１】
0004526664.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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