(57)【特許請求の範囲】
【請求項１】
同一基板にＤＲＡＭと、表面チャネル型のＰＭＯＳＦＥＴとＮＭＯＳＦＥＴを備えたロジック素子とを搭載した半導体装置の製造方法であって、
前記基板上の一部にゲート酸化膜を形成する工程と、
前記ゲート酸化膜に窒素をドープする工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記基板に形成された活性層上に金属シリサイド層を形成する工程と、
前記金属シリサイド層及び前記ゲート電極を覆うシリコン窒化膜を、６５０℃以上７５０℃以下の堆積温度で、かつ原料ガスにジクロロシランとアンモニアとを用いて成膜する工程と、を有する半導体装置の製造方法。
【請求項２】
前記ゲート酸化膜を酸化窒素雰囲気下で熱処理することによって、前記ゲート酸化膜への前記窒素のドープを行う請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン窒化膜を成膜した後におけるファーネス装置による熱処理は、７５０℃未満の温度で行う請求項１記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極を、金属もしくは金属シリサイドとポリシリコンとの積層膜で形成する請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、詳しくはＤＲＡＭとロジック素子とを混載した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭとロジック素子とを一つの半導体基板に搭載した半導体装置が知られている。このような半導体装置において、ロジック素子領域に形成されているトランジスタの活性領域上には低抵抗層として金属シリサイド層が形成されているものがある。また、上記金属シリサイドへ開口するコンタクトホールを形成する際に、フィールド酸化膜へコンタクトホールがずれて形成されても、接合リークを発生しないように全面にエッチングストッパを被覆して、フィールド酸化膜の掘れを低減する、いわゆるボーダーレスコンタクト形成を行うことがある。このときのエッチングストッパとしては、シリコン酸化膜とのエッチング選択比を確保することができるシリコン窒化膜が用いられる。そしてロジック素子の場合には、例えば、５００℃以下の低温で成膜を行うため、プラズマＣＶＤ法によって形成することが一般的である。
【０００３】
また、上記ロジック領域のトランジスタのゲート電極がＮ+ 型である場合には、ＰＭＯＳＦＥＴの動作が埋め込みチャネル型となるため、ソース・ドレイン間耐圧の低下、短チャネル効果の悪化等の原因によりゲート長の微細化が困難となる。そのため、ＰＭＯＳＦＥＴ／ＮＭＯＳＦＥＴともに表面チャネル型動作とするために、ＮＭＯＳＦＥＴはＮ+ 型ゲート、ＰＭＯＳＦＥＴはＰ+ 型ゲートのＰｏｌｙ−Ｓｉで構成するデュアルゲート構造が必要となる。したがって、ＰＭＯＳトランジスタのゲート電極のＰｏｌｙ−ＳｉをＰ+ 型とするためにＰｏｌｙ−Ｓｉ中にホウ素が導入されていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、プラズマＣＶＤ法によって、ロジックトランジスタおよびＤＲＡＭのセルトランジスタを被覆するシリコン窒化膜を形成すると、シリコン窒化膜中に含まれる水素がホウ素の突き抜けを促進する。すなわち、ＰＭＯＳトランジスタのゲート電極のＰｏｌｙ−Ｓｉ中に導入されたホウ素はゲート酸化膜中に取り込まれ、さらにゲート酸化膜を突き抜けて基板にまで到達するという問題があった。このホウ素拡散は、ＰＭＯＳＦＥＴのＶthの変動やゲート絶縁膜の信頼性低下の原因となる。現状では、膜中に水素を含まないシリコン窒化膜を形成することは極めて困難であり、そのため、ホウ素の増速拡散を抑制することは困難である。また、上記シリコン窒化膜を形成した後、ＤＲＡＭセル形成のための高温熱処理（例えば、７００℃程度の熱処理）が行われる場合には、シリコン窒化膜の形成方法がプラズマＣＶＤ法であると膜剥がれを生じる場合がある。そのため、他のエッチングストッパ膜が必要となる。
【０００５】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置の製造方法である。
【０００６】
本発明の半導体装置の製造方法は、同一基板にＤＲＡＭと、表面チャネル型のＰＭＯＳＦＥＴとＮＭＯＳＦＥＴを備えたロジック素子とを搭載した半導体装置の製造方法であって、前記基板上の一部にゲート酸化膜を形成する工程と、前記ゲート酸化膜に窒素をドープする工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記基板に形成された活性層上に金属シリサイド層を形成する工程と、前記金属シリサイド層及び前記ゲート電極を覆うシリコン窒化膜を、６５０℃以上７５０℃以下の堆積温度で、かつ原料ガスにジクロロシランとアンモニアとを用いて成膜する工程と、を有する。
【０００７】
上記半導体装置の製造方法では、ゲート酸化膜中に窒素がドープされるとともに、シリコン窒化膜は、６５０℃以上７５０℃以下の堆積温度で、かつ、原料ガスにジクロロシランとアンモニアとを用いて成膜されることから、発明者の知見によれば、従来の問題であった、シリコン窒化膜の成膜時に発生していたホウ素の突き抜けによるトランジスタ特性の劣化は起こらなかった。
【０００８】
【発明の実施の形態】
本発明の半導体装置の製造方法に係る実施の形態を、図１〜図９に示す概略構成断面図によって説明する。図では、シリコン基板上にＤＲＡＭとロジック素子を搭載するプロセスを示す。
【０００９】
図１に示すように、シリコン基板１上にシリコン酸化膜２を例えばドライ酸化で形成し、さらに例えば減圧ＣＶＤ法によってシリコン窒化膜３を堆積した後、活性領域を形成する部分にレジストパターン（図示せず）を形成する。このレジストパターンをマスクにして、上記シリコン窒化膜３、シリコン酸化膜２、シリコン基板１を順次エッチングして溝（トレンチ領域）４を形成する。このとき、シリコン基板１は例えば３５０ｎｍ〜４００ｎｍの深さになるようにエッチングされる。
【００１０】
その後、上記溝４をシリコン酸化膜５で埋め込む。例えば高密度プラズマＣＶＤ（例えば堆積温度は６５０℃よ７００℃）によって、埋め込みを行うことによって、段差被覆性が良好な緻密な膜を形成することが可能となる。
【００１１】
続いて、化学的機械研磨（以下、ＣＭＰという、ＣＭＰはChemical Mechanical Polishing の略）によって、上記シリコン酸化膜５を研磨して平坦化を行う．シリコン窒化膜３上のシリコン酸化膜５が除去される程度に上記研磨は行われる。また、ＣＭＰでのグローバル段差を低減するために、広いアクティブ領域上のシリコン酸化膜を予めリソグラフィー技術とエッチングとによって除去しておくことも可能である。
【００１２】
次に、図２に示すように、例えば熱リン酸を用いて上記シリコン窒化膜３（図１参照）を除去し活性領域を形成する。また、シリコン窒化膜３を除去する前にシリコン酸化膜の緻密化や活性領域の角部に丸みを形成する目的で窒素雰囲気もしくは酸素雰囲気もしくは水素と酸素との雰囲気中で熱処理を行うことも可能である。
【００１３】
次いで、活性領域の表面を例えば１０ｎｍ程度酸化して犠牲酸化膜（図示せず）を形成する。
【００１４】
次いで、ＮチャネルＭＯＳＦＥＴを形成する領域にＰ型ウエル領域７を形成し、ＭＯＳＦＥＴのパンチスルーを阻止することを目的として埋め込み層を形成するためのイオン注入、Ｖth調整のためのイオン注入を行い、ＮＭＯＳチャネル領域を形成する。ＰチャネルＭＯＳＦＥＴを形成する領域にＮ型ウエル領域６を形成する。またＭＯＳＦＥＴのパンチスルーを阻止することを目的として埋め込み層を形成するためのイオン注入、Ｖth調整のためのイオン注入を行い、ＰＭＯＳチャネル領域を形成する。
【００１５】
また、ＤＲＡＭのＭＯＳＦＥＴに対しても、パンチスルーを阻止することを目的として埋め込み層を形成するためのイオン注入、Ｖth調整のためのイオン注入を行い、ＤＲＡＭのセル領域を形成する。
【００１６】
次に図３に示すように、上記犠牲酸化膜を例えばフッ酸を用いて除去し、その後、パイロジェニック酸化（水素と酸素との混合雰囲気、ガス供給流量は例えば８００ｃｍ3 ／ｍｉｎ）を行って、ゲート酸化膜を例えば７ｎｍの厚さに形成する。この酸化ガスにはドライ酸素を用いることも可能である。続いて、ＤＲＡＭのセル領域、高Ｖcc用ＭＯＳＦＥＴ領域にレジストパターンを形成する。そしてフッ酸処理によって標準Ｖcc用ＭＯＳＦＥＴ領域の酸化膜を除去する。続いて、硫酸過水溶液やアンモニア過水溶液を用いてレジストパターンを除去する。
【００１７】
続いて、前処理（例えばＳＣ１、ＳＣ２使用）後、パイロジェニック酸化によりゲート酸化膜３１を例えば２．２ｎｍの厚さに形成する。このとき、標準Ｖcc領域のゲート酸化膜３１は、２．２ｎｍ程度の膜厚を有しているが、ＤＲＡＭのセル領域や高Ｖcc用ＭＯＳＦＥＴ領域のゲート酸化膜３２は７．５ｎｍ〜８ｎｍ程度の膜厚となっている。また、このときの酸化方法として、ファーネス酸化の他に急速加熱プロセス（ＲＴＰ）によって酸化を行うことも可能である。酸化ガスとして、ドライ酸素や一酸化二窒素を用いることも可能である。
【００１８】
続いて、例えば９００℃の酸化窒素（ＮＯ）雰囲気で１０分〜２０分の熱処理を行うことによって、酸化膜中に窒素をドーピングする。このときの窒化条件としては、１０ｋＰａ程度の減圧雰囲気下で行うことが望ましいが、常圧もしくはその他の圧力雰囲気で行うことも可能である。またガスには一酸化二窒素、アンモニア等も用いることができる。
【００１９】
窒化濃度としては、酸化膜中の最大濃度が４ａｔｏｍ％程度であることが、その後のＤＲＡＭ形成における熱処理によるボロンの突き抜けの影響を抑制する上で効果的である。しかしながら、熱処理条件等によってさらに高濃度や低濃度の窒化シリコン条件で行うことも可能である。
【００２０】
減圧ＣＶＤ法によって、アモルファスシリコンを例えば５０ｎｍ〜１００ｎｍの厚さに堆積する。このときの成膜条件としては、原料ガスにモノシラン（ＳｉＨ4 ）を用い、堆積温度を５３０℃〜５８０℃に設定した。続いて、リソグラフィー技術によって、レジストパターン（図示せず）を形成し、そのレジストパターンをマスクに用いて、Ｎ+ ゲートを形成する領域にリンイオンをイオン注入する。そのときのイオン注入条件としては、注入エネルギーを１５ｋｅＶ、ドーズ量を４×１０15／ｃｍ2 に設定する。その後、上記レジストパターンを除去する。続いて、リソグラフィー技術によって、レジストパターン（図示せず）を形成し、そのレジストパターンをマスクに用いて、Ｐ+ ゲートを形成する領域にホウ素イオンをイオン注入する。そのときのイオン注入条件としては、注入エネルギーを５ｋｅＶ、ドーズ量を３×１０15／ｃｍ2 に設定する。次いで、８００℃の温度雰囲気で１０分間の熱処理を行って、アモルファスシリコン中に不純物を拡散すると同時に、アモルファスシリコンを結晶化させて、結晶粒径が０．２μｍ以上の多結晶シリコンを２層構造で成長させ、ゲートポリシリコン層８１を形成する。
【００２１】
減圧ＣＶＤ法によって、タングステンシリサイド膜８２を５０ｎｍ〜１００ｎｍの厚さに堆積する。次いで、ＣＶＤ法によって、シリコン酸化膜８３を１００ｎｍ〜２００ｎｍの厚さに堆積し、オフセット酸化膜付きのタングステンポリサイド構造の配線層を形成する。オフセット酸化膜の形成方法としては、原料ガスにモノシランと一酸化二窒素とを用い、堆積温度を７５０℃に設定した。または原料ガスにテトラエトキシシラン（ＴＥＯＳ）を用いることも可能である。
【００２２】
次に、リソグラフィー技術によってレジストパターンを形成した後、そのレジストパターンをエッチングマスクに用いて、異方性エッチングによりシリコン酸化膜のゲート電極パターンを形成する。このエッチングでは、一例としてフルオロカーボン系のガスを用いる。さらにエッチングを進めて、各トランジスタのゲート電極（ワード線も含む）８を形成する。
【００２３】
次に、図４に示すように、ＰＭＯＳ領域に二フッ化ホウ素イオン（ＢＦ２+ ）をイオン注入しＰ型のＬＤＤ領域９ｐを形成する。このときのイオン注入条件としては、注入エネルギーを３ｋｅＶ〜５ｋｅＶ、ドーズ量を５×１０14／ｃｍ2 に設定する。また、ＮＭＯＳ領域にヒ素（Ａｓ+ ）をイオン注入しＮ型のＬＤＤ領域９ｎを形成する。このときのイオン注入条件としては、注入エネルギーを５ｋｅＶ〜１０ｋｅＶ、ドーズ量を５×１０14／ｃｍ2 に設定する。さらにＤＲＡＭのセルトランジスタや高Ｖcc用ＭＯＳＦＥＴ領域に、それぞれ別条件でイオン注入を行い、上記ＬＤＤ領域を形成することも可能である。このときのイオン注入条件としては、注入不純物にリン（Ｐ+ ）を用い、注入エネルギーを２０ｋｅＶ〜４０ｋｅＶ、ドーズ量を１×１０13／ｃｍ2 〜５×１０13／ｃｍ2 に設定する。
【００２４】
次いで、減圧ＣＶＤ法によって、シリコン窒化膜１０を５０ｎｍ〜７０ｎｍの厚さに堆積した後、ＤＲＡＭのメモリセル領域にレジストパターン（図示せず）を形成する。このレジストパターン覆われている領域は後述のサリサイド工程においてシリサイドが形成されない領域となるので、ＤＲＡＭのセル領域の他にもシリサイドを形成しない領域、例えば活性層を用いた抵抗等を形成することも可能である。
【００２５】
続いて、異方性エッチングを行うことによってレジストパターンに被覆されていない領域のゲート電極８にサイドウォール１０ｓを形成する。また、ＰＭＯＳ領域にホウ素（Ｂ+ ）をイオン注入し、Ｐ型のソース・ドレイン領域１１ｐを形成する。このときのイオン注入条件としては、注入エネルギーを５ｋｅＶ〜１０ｋｅＶ、ドーズ量を２×１０15／ｃｍ2 に設定する。また、ＮＭＯＳ領域にヒ素（Ａｓ+ ）をイオン注入し、Ｎ型のソース・ドレイン領域１１ｎを形成する。このときのイオン注入条件としては、注入エネルギーを４０ｋｅＶ〜５０ｋｅＶ、ドーズ量を２×１０15／ｃｍ2 に設定する。その後、１０００℃、１０秒の急速加熱処理（ＲＴＡ）によって不純物の活性化を行い、ＭＯＳＦＥＴを形成する。
【００２６】
スパッタリングによって、コバルトを８ｎｍ〜１０ｎｍの厚さに堆積する。その後、５００℃〜６００℃で３０秒間の急速加熱処理（ＲＴА）を行い、シリコン上のみシリサイド化を行い、コバルトシリサイド層１２を形成する。その後、硫酸と過酸化水素水との混合液を用いて、フィールド酸化膜上等の未反応なコバルトを除去する。続いて、７００℃〜８５０℃で３０秒間の急速加熱処理（ＲＴА）を行い、低抵抗な金属シリサイド層１２としてコバルトシリサイド層を形成する。このとき、２回目のＲＴА処理温度は、適宜設定することができるが、この実施の形態で説明したように、この後、ＤＲＡＭ形成の高温熱処理が付加される場合は７００℃程度のほうが望ましい。
【００２７】
図５に示すように、減圧ＣＶＤ法によってエッチングストッパとなるシリコン窒化膜１３を例えば２０ｎｍ〜３０ｎｍの厚さに堆積する。このとき、シリコン窒化膜１３の成膜条件は、ＭＯＳＦＥＴ、なかでもＰＭＯＳＦＥＴの特性に影響を与える影響が大きい。ガス条件としては、モノシラン、ジクロロシラン等があるが、望ましくはジクロロシラン（ＳｉＨ2 Ｃｌ2 ）をベースにした成膜条件とする。すなわち、原料ガスにはジクロロシランとアンモニアとを用い、堆積温度を、例えば６５０℃〜７５０℃、望ましくは６８０℃〜７２０℃とする。なお、モノシランをベースにした成膜条件の場合、水素結合の状態によって、その後の熱処理の影響によるホウ素の突き抜けの影響が大きい。また、堆積温度に関しても、堆積温度が高温の場合には、熱処理の影響によるホウ素の突き抜けの影響や、シリサイド（ＣｏＳｉ2 ）の耐熱性に対する影響が大きく、低温の場合には堆積時間が長くなりすぎてスループットを低下させる。それとともに、ＣＶＤ炉内でのパーティクル発生の原因にもなる。ＣＶＤ装置に関しても、枚葉装置を適用することも可能ではあるが、スループットの観点からバッチ式のほうが望ましい。
【００２８】
また膜厚に関しても、適宜選択することが可能ではあるが、ＤＲＡＭを形成する場合やシリコン窒化膜をエッチングストッパとして用いる場合には最適膜厚を選択することが必要である。膜厚が薄すぎる場合にはエッチングストッパとして用いた場合にはエッチングを停止することができない。また膜厚が厚すぎた場合には、ＤＲＡＭのセル内のゲート電極間をシリコン窒化膜で埋め込むことになり、その後の層間絶縁膜形成の際にボイドを発生する原因となる。
【００２９】
続いて、ＣＶＤ法によって、ＢＰＳＧ（ホウ素リンシリケートガラス）膜を１０００ｎｍの厚さに堆積した後、例えば７００℃の水素と酸素との混合ガス雰囲気で熱処理を行うことによって、ＢＰＳＧ膜をリフローして平坦化し、第１の層間絶縁膜１４を形成する。このとき、ＢＰＳＧ（ホウ素リンシリケートガラス）膜中のホウ素が３ｗｔ％〜５ｗｔ％、リンが４ｗｔ％〜６ｗｔ％程度の濃度とすることで、７００℃程度の低温であってもリフローを行うことが可能になる。続いて、ＣＭＰによって平坦化を行い、活性領域上で５００ｎｍ〜７００ｎｍ程度の膜厚になるように研磨を行う。
【００３０】
図６に示すように、ＤＲＡＭのセル領域におけるゲート電極８間にコンタクトホール１５を形成する。その後、リンドープアモルファスシリコンを堆積した後、ＣＭＰによって、記憶ノード、ビットコンタクト領域に導通するプラグ１６を形成する。このとき、セルが小さくゲート電極８との距離が確保できない場合には自己整合コンタクトや、ポリシュリンクコンタクトによってコンタクトホールの形成を行う。
【００３１】
第２の層間絶縁膜１７を例えばシリコン酸化膜で例えば１００ｎｍ程度堆積した後、ビットコンタクト領域にコンタクトホール１８を形成し、続いてビット線となる配線層を形成する。この配線層としては、例えばタングステンポリサイド配線や金属配線を用いることが可能であり、耐熱性が高く抵抗が低いタングステンが望ましい。そしてこの配線層を通常知られている配線形成技術によりパターニングしてビット線１９を形成する。
【００３２】
シリコン酸化膜を堆積した後、ＣＭＰによって平坦化して、第３の層間絶縁膜２０を形成する。続いて減圧ＣＶＤ法によって、シリコン窒化膜２１を例えば５０ｎｍ〜２００ｎｍの厚さに堆積する。このとき、シリコン窒化膜２１の堆積条件はＭＯＳＦＥＴ，特にはＰＭＯＳＦＥＴの特性に与える影響が大きい。成膜条件において、原料ガスにはジクロロシラン（ＳｉＨ2 Ｃｌ2 ）をベースにした原料ガスを用い、堆積温度を、例えば６５０℃〜７５０℃、望ましくは６８０℃〜７２０℃とする。モノシランをベースとした原料ガスを用いた場合には水素の結合状態によって、その後の熱処理の影響によるホウ素の突き抜けの影響が大きくなる。また、堆積温度に関しても、堆積温度が高温の場合には熱処理の影響によるホウ素の突き抜けの影響が大きく、低温の場合には堆積時間が長すぎてスループットを低下させるとともに、ＣＶＤ炉内でのパーティクル発生の原因となる。ＣＶＤ装置に関しても枚葉式装置を適用することも可能ではあるが、スループット等の関係から炉のほうがより望ましい。
【００３３】
記憶ノード領域にコンタクトホール２２を形成した後、リンドープアモルファスシリコンを堆積した後、ＣＭＰによって、プラグ１６に導通するプラグ２３を形成する。このとき、セルが小さくビット線１９との距離が確保できない場合には自己整合コンタクトや、ポリシュリンクコンタクトによってコンタクトホールの形成を行うことが望ましい。
【００３４】
図７に示すように、ＣＶＤ法によって、ＢＰＳＧ（ホウ素リンシリケートガラス）膜（図示せず）を１０００ｎｍ〜１５００ｎｍの厚さに堆積した後、例えば熱処理を行うことによって、ＢＰＳＧ膜を緻密化する。続いてプラグ２３に対して開口し、キャパシタノード電極となるドープトポリシリコン膜を堆積する。そして、ＣＭＰによって、ＢＰＳＧ（ホウ素リンシリケートガラス）膜上部のドープトアモルファスシリコン膜を研磨した後、ＢＰＳＧ（ホウ素リンシリケートガラス）膜をフッ酸で除去を行って、ネガ型のシリンダ電極構造２５を形成する。次いでキャパシタの誘電体膜２６を、一例としてシリコン酸化膜とシリコン窒化膜の積層膜で形成する。この誘電体膜２６は膜厚が薄いほどキャパシタ容量を確保することができるが、リーク電流が大き過ぎるとデータ保持特性を低下させるので、膜種と膜厚とを適切に設定する必要がある。ノード電極を例えば６５０℃〜７００℃のアンモニア雰囲気中で６０分〜１２０分程度の熱処理を行った後、減圧ＣＶＤ法によってシリコン窒化膜を堆積する。続いて、６５０℃〜７００℃の水素と酸素との混合ガス雰囲気で６０分〜１２０分間の酸化を行う。これらの膜厚は比誘電率を３．９とした場合の容量換算膜厚が４ｎｍ〜５ｎｍとなるように設定を行う。続いてプレート電極２７としてドープトポリシリコン膜を形成する。
【００３５】
ノード電極／プレート電極中の不純物を活性化させるため、例えば９００℃の温度雰囲気で１０秒間のＲＴАを行う。
【００３６】
以上のように、ＤＲＡＭ形成のためのファーネスでの熱処理が７００℃まで抑制されており、上記シリコン窒化膜の形成温度と同等以下であるため、シリコン窒化膜から排出される水素を抑制することが可能となる。したがって、ＰＭＯＳＦＥＴのゲート電極からのホウ素の拡散を抑制することが可能となり、信頼性の高いＰＭＯＳＦＥＴの形成が可能となる。
【００３７】
図８に示すように、ＣＶＤ法によって、シリコン酸化膜を２０００ｎｍの厚さに堆積した後、ＣＭＰによってその表面を平坦化して、第４の層間絶縁膜２８を形成する。そしてキャパシタ電極上で３００ｎｍ〜５００ｎｍ程度の膜厚になるように研磨を行う。このときのＣＭＰによるグローバル段差を低減する目的で、ＣＭＰ前に、エッチングによってＤＲＡＭのセル領域のシリコン酸化膜を除去した後にＣＭＰを行うことも可能である。
【００３８】
ゲート電極、活性領域、ビット線、プレート電極上を開口するコンタクトホールを形成した後、タングステンを堆積する。次いでＣＭＰを行い、タングステンプラグ３１を形成する。コンタクトホールを形成するエッチングの際には、シリコン窒化膜とし酸化膜との選択比を確保できる条件に設定することによって、コバルトシリサイド上のシリコン窒化膜でエッチングを停止させることが可能である。続いて、シリコン窒化膜の膜厚分だけシリコン窒化膜を除去するエッチングを行うことで、フィールド酸化膜やコバルトシリサイドへの過剰エッチングを防止することが可能である。よって、例えばボーダーレスエッチングが可能であり、接合リーク低減のための補償イオン注入を削減することができる。
【００３９】
コンタクトホールに続いて、アルミニウム等の配線材料によって、配線３３を形成して、ＣＭＯＳ回路を形成する。また、配線層は多層配線を行うことが可能であり、例えば第５の層間絶縁膜３５を形成し、さらに目的に応じて配線層を形成することが可能である。
【００４０】
次に、上記シリコン窒化膜の形成条件（原料ガス、成膜温度）を変化させて、ＰＭＯＳＦＥＴを形成し、そのＰＭＯＳＦＥＴのしきい値電圧（Ｖth）−飽和電流（Ｉds）特性を調べた。その結果を図９に示す。図９では、（１）にゲート酸化膜厚が７．５μｍでゲート長（マスクにおけるゲート長）Ｌmask＝０．３４μｍ、ゲート幅Ｗ＝１０μｍのＰＭＯＳＦＥＴのＶth−Ｉds特性を示し、（２）にゲート酸化膜厚が２．５μｍでゲート長Ｌｇ＝０．１４５μｍ〜０．１５５μｍ、ゲート幅Ｗ＝１０μｍのＰＭＯＳＦＥＴのＶth−Ｉds特性を示す。なお、このＰＭＯＳＦＥＴの形成においては上記実施の形態で説明したのと同様に、７００℃までのＤＲＡＭ形成の熱処理が行われている。
【００４１】
図９に示すように、ジクロロシランをベース原料ガスとして用い、成膜温度を６８０℃とした条件のみ、基板濃度を変化させているので、その点間を結んだ線はある条件でのトランジスタのＶthが規定された場合の飽和電流（Ｉds）となる。したがって、各々の条件でこの線より上側にある条件はIdsが高い良好な特性ということができる。また、ホウ素のゲート酸化膜突き抜けが生じるとフラットバンド電圧を正方向にシフトさせるので、Ｖthも正方向にシフトする。したがって、図９中、Ｖthは右側にあるほうが望ましい。
【００４２】
上記図９の（１）、（２）を比較すると、ゲート酸化膜の厚いＰＭＯＳＦＥＴイオンでもＶthシフトを生じることから、水素に増促されたホウ素突き抜けであることが示唆される。また、堆積温度が高いほど、原料ガスがジクロロシランであるほど、Ｖth−Ｉds特性が良好であることがわかる。なお、図中、モノシラン／ジクロロシランは混合ガスを示す。
【００４３】
【発明の効果】
以上、説明したように本発明の半導体装置の製造方法によれば、ゲート酸化膜中に窒素をドープし、シリコン窒化膜の成膜では、原料ガスにジクロロシランとアンモニアとを用い、６５０℃以上７５０℃以下の堆積温度を採用するので、シリコン窒化膜の成膜時に発生していたホウ素の突き抜けによるトランジスタ特性の劣化は起こらない。また、その後の工程の熱処理によって発生するホウ素の突き抜けの影響を抑制することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法に係る実施の形態を示す概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る実施の形態を示す概略構成断面図である。
【図３】本発明の半導体装置の製造方法に係る実施の形態を示す概略構成断面図である。
【図４】本発明の半導体装置の製造方法に係る実施の形態を示す概略構成断面図である。
【図５】本発明の半導体装置の製造方法に係る実施の形態を示す概略構成断面図である。
【図６】本発明の半導体装置の製造方法に係る実施の形態を示す概略構成断面図である。
【図７】本発明の半導体装置の製造方法に係る実施の形態を示す概略構成断面図である。
【図８】本発明の半導体装置の製造方法に係る実施の形態を示す概略構成断面図である。
【図９】ＰＭＯＳＦＥＴのしきい値電圧（Ｖth）−飽和電流（Ｉds）特性図であり、（１）は、ゲート酸化膜厚が７．５μｍでゲート長Ｌmask＝０．３４μｍのＰＭＯＳＦＥＴのＶth−Ｉds特性図であり、（２）にゲート酸化膜厚が２．５μｍでゲート長Ｌｇ＝０．１４５μｍ〜０．１５５μｍのＰＭＯＳＦＥＴのＶth−Ｉds特性図である。
【符号の説明】
１２…金属シリサイド層、１３…シリコン窒化膜
【図１】
0004470297.tif 000002
【図２】
0004470297.tif 000003
【図３】
0004470297.tif 000004
【図４】
0004470297.tif 000005
【図５】
0004470297.tif 000006
【図６】
0004470297.tif 000007
【図７】
0004470297.tif 000008
【図８】
0004470297.tif 000009
【図９】
0004470297.tif 000010