(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる基板（１）と、
前記基板（１）の上に形成されたｎ型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）内における該ドリフト層（２）の表層部に形成されたｐ型のベース領域（３）と、
前記ベース領域（３）内に形成され、かつ、前記ドリフト層（２）よりも高不純物濃度の炭化珪素にて構成されたｎ型のソース領域（６、７）と、
前記ベース領域（３）および前記ドリフト層（２）の表面上に形成され、前記ドリフト層（２）と前記ソース領域（６、７）との間を繋ぐように形成された炭化珪素からなるｎ型のチャネル層（４）と、
前記チャネル層（４）および前記ソース領域（６、７）の表面に形成されたゲート酸化膜（８）と、
前記ゲート酸化膜（８）の上に形成されたゲート電極（９）と、
前記ゲート電極（９）上に形成され、かつ、前記ベース領域（３）および前記ソース領域（６、７）に繋がるコンタクトホール（１１ａ）が形成された層間絶縁膜（１０）と、
前記コンタクトホール（１１ａ）を通じて前記ベース領域（３）および前記ソース領域（６、７）に電気的に接続されたソース電極（１２）と、
前記基板（１）の裏面側に形成されたドレイン電極（１４）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記チャネル層（４）に形成されるチャネルを制御し、前記ソース領域（６、７）および前記ドリフト層（２）を介して、前記ソース電極（１２）および前記ドレイン電極（１４）の間に電流を流すＭＯＳ構造の半導体素子が構成された炭化珪素半導体装置において、
前記ソース電極（１２）は、Ｎｉを含むｎ型半導体に対するオーミック材料で構成され、前記層間絶縁膜（１０）の表面上に形成されると共に、前記ソース領域（６、７）と電気的に接続される下地配線電極（１２ａ）と、前記下地配線電極（１２ａ）の上に形成され、前記ベース領域と電気的に接続されるｐ型半導体に対するオーミック材料で構成された上層配線電極（１２ｂ）とを有し、
前記層間絶縁膜（１０）は、前記ゲート電極（９）の表面に形成されたＢＰＳＧ絶縁膜（１０ａ）と、前記ＢＰＳＧ絶縁膜（１０ａ）の表面および該ＢＰＳＧ絶縁膜（１０ａ）のうち前記コンタクトホール（１１ａ）の側壁となる部分の表面を覆うように形成され、前記下地配線電極（１２ａ）に含まれるＮｉの拡散を抑制するバリア層（１０ｂ）とを有した構成とされていることを特徴とする炭化珪素半導体装置。
【請求項２】
炭化珪素からなる基板（１）と、
前記基板（１）の上に形成されたｎ型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）内における該ドリフト層（２）の表層部に形成されたｐ型のベース領域（３）と、
前記ベース領域（３）内に形成され、かつ、前記ドリフト層（２）よりも高不純物濃度の炭化珪素にて構成されたｎ型のソース領域（６、７）と、
前記ドリフト層（２）、前記ベース領域（３）および前記ソース領域（６、７）の表面上に形成されたゲート酸化膜（８）と、
前記ゲート酸化膜（８）の上に形成されたゲート電極（９）と、
前記ゲート電極（９）上に形成され、かつ、前記ベース領域（３）および前記ソース領域（６、７）に繋がるコンタクトホール（１１ａ）が形成された層間絶縁膜（１０）と、
前記コンタクトホール（１１ａ）を通じて前記ベース領域（３）および前記ソース領域（６、７）に電気的に接続されたソース電極（１２）と、
前記基板（１）の裏面側に形成されたドレイン電極（１４）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記ベース領域（３）のうち前記ゲート絶縁膜（８）を挟んで前記ゲート電極（９）と対向する部分に形成されるチャネルを制御し、前記ソース領域（６、７）および前記ドリフト層（２）を介して、前記ソース電極（１２）および前記ドレイン電極（１４）の間に電流を流すＭＯＳ構造の半導体素子が構成された炭化珪素半導体装置において、
前記ソース電極（１２）は、Ｎｉを含むｎ型半導体に対するオーミック材料で構成され、前記層間絶縁膜（１０）の表面上に形成されると共に、前記ソース領域（６、７）と電気的に接続される下地配線電極（１２ａ）と、前記下地配線電極（１２ａ）の上に形成され、前記ベース領域と電気的に接続される上層配線電極（１２ｂ）とを有し、
前記層間絶縁膜（１０）は、前記ゲート電極（９）の表面に形成されたＢＰＳＧ絶縁膜（１０ａ）と、前記ＢＰＳＧ絶縁膜（１０ａ）の表面および該ＢＰＳＧ絶縁膜（１０ａ）のうち前記コンタクトホール（１１ａ）の側壁となる部分の表面を覆うように形成され、前記下地配線電極（１２ａ）に含まれるＮｉの拡散を抑制するバリア層（１０ｂ）とを有した構成とされていることを特徴とする炭化珪素半導体装置。
【請求項３】
前記バリア層（１０ｂ）は酸化膜もしくは窒化膜であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記バリア層（１０ｂ）はＴＥＯＳ膜であることを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記バリア層（１０ｂ）は１０〜数十ｎｍの厚みであることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
【請求項６】
前記ＢＰＳＧ絶縁膜（１０ａ）は１００〜５００ｎｍの厚みであることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
【請求項７】
炭化珪素からなる基板（１）の上にｎ型の炭化珪素からなるドリフト層（２）を形成する工程と、
前記ドリフト層（２）内における該ドリフト層（２）の表層部にｐ型のベース領域（３）を形成する工程と、
前記ベース領域（３）および前記ドリフト層（２）の表面上に炭化珪素からなるｎ型のチャネル層（４）を形成する工程と、
前記チャネル層（４）および前記ベース領域（３）に対して、ｐ型不純物をイオン注入することで前記チャネル層（４）および前記ベース領域（３）内に前記ベース領域（３）よりも高不純物濃度となるｐ型のボディ層（５）を形成すると共に、ｎ型不純物をイオン注入することで、前記チャネル層（４）および前記ベース領域（３）内に前記ドリフト層（２）よりも高不純物濃度となるｎ型のソース領域（６、７）を形成する工程と、
前記チャネル層（４）および前記ソース領域（６、７）の表面にゲート酸化膜（８）を形成する工程と、
前記ゲート酸化膜（８）の上にゲート電極（９）を形成する工程と、
前記ゲート電極（９）上に層間絶縁膜（１０）の一部となるＢＰＳＧ膜（１０ａ）を形成する工程と、
前記ＢＰＳＧ膜（１０ａ）に対して前記ベース領域（３）および前記ソース領域（６、７）に繋がるコンタクトホール（１１ａ）を形成する工程と、
前記コンタクトホール（１１ａ）内を含めて前記ＢＰＳＧ膜（１０ａ）の表面に、前記層間絶縁膜（１０）の一部となる絶縁膜で構成されたＮｉの拡散を抑制するバリア層（１０ｂ）を形成する工程と、
前記バリア層（１０ｂ）のうち前記コンタクトホール（１１ａ）と対応する場所を除去する工程と、
前記基板（１）の裏面側にドレイン電極（１４）を形成する工程と、
前記コンタクトホール（１１ａ）内を含めた前記層間絶縁膜（１０）の表面に、ｎ型半導体に対するオーミック材料で構成され、前記ソース領域（６、７）に電気的に接続されるソース電極（１２）の一部となる下地配線電極（１２ａ）を形成する工程と、
前記下地配線電極（１２ａ）の上に前記ベース領域（３）と電気的に接続されるｐ型半導体に対するオーミック材料で構成された上層配線電極（１２ｂ）を形成する工程と、を有していることを特徴とする炭化珪素半導体装置の製造方法。
【請求項８】
炭化珪素からなる基板（１）の上にｎ型の炭化珪素からなるドリフト層（２）を形成する工程と、
前記ドリフト層（２）内における該ドリフト層（２）の表層部にｐ型のベース領域（３）を形成する工程と、
前記ベース領域（３）に対してｎ型不純物をイオン注入することで、前記ベース領域（３）内に前記ドリフト層（２）よりも高不純物濃度となるｎ型のソース領域（６、７）を形成する工程と、
前記ドリフト層（２）、前記ベース領域（３）および前記ソース領域（６、７）の表面にゲート酸化膜（８）を形成する工程と、
前記ゲート酸化膜（８）の上にゲート電極（９）を形成する工程と、
前記ゲート電極（９）上に層間絶縁膜（１０）の一部となるＢＰＳＧ膜（１０ａ）を形成する工程と、
前記ＢＰＳＧ膜（１０ａ）に対して前記ベース領域（３）および前記ソース領域（６、７）に繋がるコンタクトホール（１１ａ）を形成する工程と、
前記コンタクトホール（１１ａ）内を含めて前記ＢＰＳＧ膜（１０ａ）の表面に、前記層間絶縁膜（１０）の一部となる絶縁膜で構成されたＮｉの拡散を抑制するバリア層（１０ｂ）を形成する工程と、
前記バリア層（１０ｂ）のうち前記コンタクトホール（１１ａ）と対応する場所を除去する工程と、
前記基板（１）の裏面側にドレイン電極（１４）を形成する工程と、
前記コンタクトホール（１１ａ）内を含めた前記層間絶縁膜（１０）の表面に、ｎ型半導体に対するオーミック材料で構成され、前記ソース領域（６、７）に電気的に接続されるソース電極（１２）の一部となる下地配線電極（１２ａ）を形成する工程と、
前記下地配線電極（１２ａ）の上に前記ベース領域（３）と電気的に接続されるｐ型半導体に対するオーミック材料で構成された上層配線電極（１２ｂ）を形成する工程と、を有していることを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ構造を有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、ＳｉＣ半導体装置において、シリコン半導体装置と同様のＭＯＳ構造を有したものが種々提案されている。例えば、特許文献１では、ＭＯＳ構造を有したＳｉＣ半導体装置として、縦型パワーＭＯＳＦＥＴが開示されている。このような縦型パワーＭＯＳＦＥＴでは、ゲート電極の表面に形成される層間絶縁膜をＬＴＯ膜で形成すると、クラック不良や形状不良が発生し、ＬＴＯ膜上に形成される電極配線の段切れ（ゲート電極とのショート）が発生してゲートリーク不良が発生することから、層間絶縁膜としてシリコン半導体装置でも使用されているＢＰＳＧ絶縁膜を用いている。これにより、熱処理によるＢ（ボロン）軟化が可能となり、クラック不良や形状不良の発生を防止することを可能としている。
【特許文献１】特開特開２００７−９６２６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、縦型パワーＭＯＳＦＥＴでは、上部電極となるソース電極をｎ型半導体で構成されるｎ+型ソース領域にオーミック接触させられるようにするために、ｎ型半導体に対するオーミック材料（例えばＮｉ（ニッケル））を電極材料として用いているため、この電極材料がＢＰＳＧ絶縁膜膜中に拡散することが確認されている。図７は、ＢＰＳＧ絶縁膜膜中におけるＮｉ濃度をＳＩＭＳ分析により調べた結果を示したグラフであり、ＢＰＳＧ絶縁膜とＮｉとの接触部分から所定深さにかけてＮｉが拡散していることが分かる。
【０００４】
このようなＢＰＳＧ絶縁膜中への電極材料の拡散が生じると、ＢＰＳＧ絶縁膜の絶縁性が低下してしまう。例えば、ＢＰＳＧ膜中のＮｉ拡散がある場合と無い場合それぞれのドレイン電圧ＶＤ−ドレイン電流ＩＤ特性を調べてみたところ、図８に示す結果となり、Ｎｉ拡散がある場合には、ドレイン電圧ＶＤが２００Ｖになると急激にドレイン電流ＩＤが大きくなっており、Ｎｉ拡散が無い場合に期待できる絶縁耐圧（約７００Ｖ）を大幅に下回るという結果になった。このようなＢＰＳＧ絶縁膜中への電極材料の拡散の影響を抑制するためには、ＢＰＳＧ絶縁膜の膜厚を大きくすることが考えられるが、ＢＰＳＧ絶縁膜の形成工程の長時間化や、ＢＰＳＧ絶縁膜にコンタクトホールを形成する際のエッチング時間の長時間化などの問題が生じる。このため、ＢＰＳＧ絶縁膜をなるべく薄くしつつ、ＢＰＳＧ絶縁膜中への電極材料の拡散の影響を抑制できる手法が望まれる。
【０００５】
本発明は上記点に鑑みて、層間絶縁膜としてＢＰＳＧ絶縁膜を用いる場合に、ＢＰＳＧ絶縁膜上に形成される上部電極の電極材料がＢＰＳＧ絶縁膜に拡散することを抑制できるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明では、ソース電極（１２）は、Ｎｉを含むｎ型半導体に対するオーミック材料で構成され、層間絶縁膜（１０）の表面上に形成されると共に、ソース領域（６、７）と電気的に接続される下地配線電極（１２ａ）と、下地配線電極（１２ａ）の上に形成され、ベース領域と電気的に接続されるｐ型半導体に対するオーミック材料で構成された上層配線電極（１２ｂ）とを有し、層間絶縁膜（１０）は、ゲート電極（９）の表面に形成されたＢＰＳＧ絶縁膜（１０ａ）と、ＢＰＳＧ絶縁膜（１０ａ）の表面および該ＢＰＳＧ絶縁膜（１０ａ）のうちコンタクトホール（１１ａ）の側壁となる部分の表面を覆うように形成され、下地配線電極（１２ａ）に含まれるＮｉの拡散を抑制するバリア層（１０ｂ）とを有した構成とされていることを特徴としている。
【０００７】
このように、層間絶縁膜（１０）をＢＰＳＧ絶縁膜（１０ａ）とバリア層（１０ｂ）とによる複数層で構成し、ＢＰＳＧ絶縁膜（１０ａ）をバリア層（１０ｂ）にて覆うことで、ＢＰＳＧ絶縁膜（１０ａ）がソース電極（１２）に含まれる下地配線電極（１２ａ）と接しない構造にできる。このため、下地配線電極（１２ａ）を構成する電極材料、つまりｎ型半導体に対するオーミック材料であるＮｉがＢＰＳＧ絶縁膜（１０ａ）に拡散することを防止することが可能となる。
【０００８】
例えば、バリア層（１０ｂ）として酸化膜もしくは窒化膜を適用することができる。具体的には、バリア層（１０ｂ）としてＴＥＯＳ膜を適用することができる。このようなバリア層（１０ｂ）の膜厚は、例えば１０〜数十ｎｍであれば良い。そして、このようなバリア層（１０ｂ）を用いる場合、ＢＰＳＧ絶縁膜（１０ａ）の膜厚を１００〜５００ｎｍにすることができる。
【０００９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について図に基づいて説明する。
【００１１】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態は、蓄積型のプレーナ型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置に対して本発明の一実施形態を適用したものである。図１に、ＳｉＣ半導体装置に備えられたプレーナ型ＭＯＳＦＥＴの断面構成を示し、この図を参照して、本実施形態のＳｉＣ半導体装置の構造について説明する。
【００１２】
図１に示すように、一面側を主表面とする厚さ３００μｍ程度のＳｉＣからなるｎ+型の基板１にプレーナ型ＭＯＳＦＥＴおよびその外周部領域が形成されている。ｎ+型の基板１には、例えば、４Ｈ−ＳｉＣで主表面が例えば（１１−２０）面で、不純物濃度が１×１０19ｃｍ-3程度のものが用いられている。基板１のｎ型不純物としては、例えばリンが用いられている。
【００１３】
この基板１の主表面上にエピタキシャル成長されたＳｉＣからなるｎ型ドリフト層２が形成されている。ｎ型ドリフト層２は、例えば、不純物濃度が５×１０15ｃｍ-3程度とされ、厚さが１０μｍとされている。ｎ型ドリフト層２にも、ｎ型不純物として例えばリンが用いられている。
【００１４】
ｎ型ドリフト層２の表層部には、ｐ型ベース領域３が複数個、互いに所定間隔空けて配置されるように形成されている。ｐ型ベース領域３は、イオン注入により形成されており、例えば不純物濃度が１×１０18〜２×１０19ｃｍ-3とされている。
【００１５】
また、ｐ型ベース領域３の上には、チャネル領域を構成するためのｎ型エピタキシャル層にて構成された表面チャネル層４がｎ型ドリフト層２と後述するｎ+型ソース領域６、７との間を繋ぐように形成されている。この表面チャネル層４は、例えば、１×１０16ｃｍ-3程度の濃度、膜厚（深さ）は０．３μｍ程度とされている。
【００１６】
この表面チャネル層４を貫通してｐ型ベース領域３に達するように、ｐ+型のボディｐ型層５が形成されている。このボディｐ型層５は、例えば、１．０×１０21ｃｍ-3程度の高濃度とされ、深さ０．３μｍ程度とされている。
【００１７】
そして、このボディｐ型層５よりも内側において、表面チャネル層４を挟んだ両側にｎ+型ソース領域６、７が互いに離間するように形成されている。これらｎ+型ソース領域６、７は、例えば、３×１０20ｃｍ-3以上の高濃度とされ、深さは０．３〜０．４μｍとされている。
【００１８】
また、表面チャネル層４の表層部のうちｐ型ベース領域３の上に位置する部分をチャネル領域として、少なくともチャネル領域の表面を覆うように、例えば５２ｎｍの膜厚のゲート酸化膜８が形成されている。
【００１９】
ゲート酸化膜８の表面には、例えば、ｎ型不純物（例えばＰ（リン））をドーピングしたポリシリコンからなるゲート電極９がパターニングされている。
【００２０】
また、ゲート電極９およびゲート酸化膜８の残部を覆うように、層間絶縁膜１０が形成されている。この層間絶縁膜１０は、種類の異なる複数層で構成されている。具体的には、ゲート電極９を覆うように形成された１層目のＢＰＳＧ絶縁膜１０ａと、このＢＰＳＧ絶縁膜１０ａを覆うように形成された２層目のＴＥＯＳ膜１０ｂとにより層間絶縁膜１０が構成されている。層間絶縁膜１０全体の厚みは、要求される絶縁耐圧に応じて設定され、例えば１００〜５００ｎｍ程度とされ、そのうちの１０〜数十ｎｍ程度がＴＥＯＳ膜１０ｂとされている。つまり、層間絶縁膜１０の殆どがＰＢＳＧ絶縁膜１０ａによって構成されているが、その上にＮｉ拡散のバリア層となる薄いＴＥＯＳ膜１０ｂが形成された構造とされている。
【００２１】
層間絶縁膜１０およびゲート酸化膜８には、ボディｐ型層５やｎ+型ソース領域６、７に繋がるコンタクトホール１１ａやゲート電極９に繋がるコンタクトホール１１ｂ（図１とは別断面）などが形成されている。そして、コンタクトホール１１ａ、１１ｂ内には、ボディｐ型層５やｎ+型ソース領域６、７およびゲート電極９に電気的に接続されたＮｉもしくはＴｉ／Ｎｉからなるコンタクト部５ａ、６ａ、７ａ、９ａが備えられていると共に、ｎ型半導体のコンタクト部６ａ、７ａ、９ａに対するオーミック材料となる電極材料のＮｉで形成された下地配線電極１２ａおよびｐ型不純物層のコンタクト部５ａに対するオーミック材料となる電極材料のＡｌで形成された上層配線電極１２ｂによって構成されたソース電極１２やゲート配線が備えられている。
【００２２】
さらに、基板１の裏面側には、基板１よりも高濃度となるｎ+型のドレインコンタクト領域１３が形成されている。そして、このドレインコンタクト領域１３には、例えばＮｉで構成された裏面電極となるドレイン電極１４が形成されている。このような構造により、プレーナ型ＭＯＳＦＥＴが構成されている。
【００２３】
このように構成されるＳｉＣ半導体装置のプレーナ型ＭＯＳＦＥＴは、表面チャネル層４をチャネル領域とし、このチャネル領域を電流経路として、電流経路の上下流に配置されたｎ+型ソース領域６、７とドレインコンタクト領域１３との間に電流を流す。そして、ゲート電極９への印加電圧を制御し、チャネル領域に形成される空乏層の幅を制御してそこに流す電流を制御することで、ｎ+型ソース領域６、７やドレインコンタクト領域１３を通じてソース電極１２とドレイン電極１４との間に流す電流を制御できるようになっている。
【００２４】
そして、このようなＳｉＣ半導体装置では、層間絶縁膜１０をＢＰＳＧ絶縁膜１０ａとＴＥＯＳ膜１０ｂとによる複数層で構成し、ＢＰＳＧ絶縁膜１０ａをＴＥＯＳ膜１０ｂにて覆うことで、ＢＰＳＧ絶縁膜１０ａがソース電極１２に含まれる下地配線電極１２ａと接しない構造とされている。このため、下地配線電極１２ａを構成する電極材料、つまりｎ型半導体に対するオーミック材料であるＮｉがＢＰＳＧ絶縁膜１０ａに拡散することを防止することが可能となる。
【００２５】
具体的にＳＩＭＳ分析により層間絶縁膜１０中へのＮｉ拡散を調べた結果、図２のようになることが確認され、ＮｉがＴＥＯＳ膜１０ｂの表面近辺において拡散しているものの、ＢＰＳＧ絶縁膜１０ａ中へは殆ど拡散しないという結果が得られた。また、本実施形態のＳｉＣ半導体装置におけるドレイン電圧ＶＤ−ドレイン電流ＩＤ特性を調べたところ、図３に示す結果となった。この図から、ドレイン電圧ＶＤが７００Ｖ程度のところまで絶縁耐圧を得られていることが分かる。したがって、本実施形態の構造とすることにより、Ｎｉ拡散が無い場合に期待できる絶縁耐圧（約７００Ｖ）と同等程度まで絶縁耐圧を高めることが可能になる。
【００２６】
なお、ＢＰＳＧ絶縁膜１０ａやＴＥＯＳ膜１０ｂの膜厚に関しては、ＢＰＳＧ絶縁膜１０ａの膜厚が必要となる絶縁耐圧を満たすこと、ＴＥＯＳ膜１０ｂの膜厚がＢＰＳＧ絶縁膜１０ａへのＮｉ拡散が防止できることを考慮して決定すれば良いが、ＢＰＳＧ絶縁膜１０ａに関しては例えば１００ｎｍ以上、ＴＥＯＳ膜１０ｂに関しては１０ｎｍ以上あれば良い。
【００２７】
すなわち、従来のようにＴＥＯＳ膜１０ｂが無い場合にＮｉ拡散による影響を受けても絶縁耐圧が得られるようにするには、ＢＰＳＧ絶縁膜１０ａの膜厚を例えば５００ｎｍ以上にする必要がなる。しかしながら、本実施形態のようにＴＥＯＳ膜１０ｂによってＮｉ拡散を防止できれば、ＢＰＳＧ絶縁膜１０ａの膜厚を例えば１００ｎｍ程度という薄さにしても必要な絶縁耐圧を得ることが可能になる。
【００２８】
また、図２から分かるように、ＴＥＯＳ膜１０ｂを形成した場合には層間絶縁膜１０の表面から１０ｎｍ程度までしかＮｉ拡散が生じていない。このため、ＴＥＯＳ膜１０ｂの膜厚を１０ｎｍ以上にすれば、ＴＥＯＳ膜１０ｂにてＮｉ拡散を防止するバリア層としての役割を果たすことができる。ただし、ＢＰＳＧ絶縁膜１０ａの表面にＴＥＯＳ膜１０ｂを形成するときのカバレッジ性等を考慮すると、ＴＥＯＳ膜１０ｂの厚みをある程度厚くする方が好ましく、数十ｎｍ程度にすると良い。
【００２９】
次に、図４〜図６に示すプレーナ型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造工程を表した断面図を用いて、本実施形態のＳｉＣ半導体装置の製造方法について説明する。
【００３０】
〔図４（ａ）に示す工程〕
まず、ｎ+型の基板１を用意したのち、基板１の主表面にｎ型ドリフト層２を不純物濃度が１×１０16ｃｍ-3程度、厚さが１０μｍとなるようにエピタキシャル成長させる。次に、ｎ型ドリフト層２の表面に、ｐ型ベース領域３の形成予定領域が開口するＬＴＯ等で構成されるマスク２０を配置したのち、マスク２０上からｐ型不純物（例えばＡｌ）のイオン注入を行う。
【００３１】
〔図４（ｂ）に示す工程〕
ｐ型ベース領域３の上に、例えば、１×１０16ｃｍ-3程度の濃度、膜厚（深さ）を０．３μｍとした表面チャネル層４をエピタキシャル成長させる。
【００３２】
〔図４（ｃ）に示す工程〕
次いで、例えばＬＴＯ等のマスクを成膜したのち、フォトリソグラフィ工程を経て、ボディｐ型層５の形成予定領域においてマスクを開口させる。そして、マスク上からＡｌをイオン注入する。また、マスクを除去した後、例えばＬＴＯ等のマスクを成膜し、基板表面を保護した後、基板１の裏面からＰをイオン注入する。さらに、マスクを除去後、例えばＬＴＯ等のマスクをもう一度成膜し、フォトリソグラフィ工程を経て、ｎ+型ソース領域６、７の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物として例えばＰをイオン注入する。そして、マスクを除去したのち、例えば、１６００℃、３０分間の活性化アニールを行うことで、注入されたｐ型不純物およびｎ型不純物を活性化させる。これにより、ボディｐ型層５やｎ+型ソース領域６、７さらにはドレインコンタクト領域１３が形成される。
【００３３】
〔図４（ｄ）に示す工程〕
ゲート酸化膜形成工程を行い、ゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化によりゲート酸化膜８を形成している。
【００３４】
〔図５（ａ）に示す工程〕
ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、フォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてポリシリコン層およびゲート酸化膜８をパターニングする。これにより、ゲート電極９が形成される。
【００３５】
〔図５（ｂ）に示す工程〕
ウェハ表面全面に、例えばプラズマＣＶＤにより、４２０℃でＢＰＳＧ絶縁膜１０ａを１００〜５００ｎｍ程度成膜し、その後、例えば、９３０℃、２０分間、ウェット雰囲気中でのリフロー処理を行う。
【００３６】
〔図５（ｃ）に示す工程〕
ＢＰＳＧ絶縁膜１０ａの表面にレジスト２２を配置し、フォトリソグラフィ・エッチングにてレジスト２２をパターニングする。そして、このレジスト２２をマスクとしてＢＰＳＧ絶縁膜１０ａをエッチングすることで、ボディｐ型層５やｎ+型ソース領域６、７に繋がるコンタクトホール１１ａを形成すると共に、ゲート電極９に繋がるコンタクトホール１１ｂを本図とは別断面に形成する。
【００３７】
〔図５（ｄ）に示す工程〕
レジスト２２を除去した後、コンタクトホール１１ａ、１１ｂ内を含めてＢＰＳＧ絶縁膜１０ａをすべて覆うように、ＣＶＤ法等により、Ｎｉ拡散のバリア層となるＴＥＯＳ膜１０ｂを１０〜数十ｎｍ程度成膜する。
【００３８】
〔図６（ａ）に示す工程〕
ＴＥＯＳ膜１０ｂの表面にレジスト２３を配置し、フォトリソグラフィ・エッチングにてレジスト２３をパターニングする。そして、このレジスト２３をマスクとしてＴＥＯＳ膜１０ｂをエッチングすることで、ＴＥＯＳ膜１０ｂに再びコンタクトホール１１ａ、１１ｂを形成する。これにより、ＢＰＳＧ絶縁膜１０ａの表面は、コンタクトホール１１ａ、１１ｂの側壁を構成する部分まですべてＴＥＯＳ膜１０ｂにて覆われた状態となり、後工程でソース電極１２を形成しても、ソース電極１２の下地配線電極１２ａとＢＰＳＧ絶縁膜１０ａとが殆ど接触しないようにできる。
【００３９】
〔図６（ｂ）に示す工程〕
そして、コンタクトホール１１ａ、１１ｂ内を埋め込むようにＮｉまたはＴｉ／Ｎｉからなるコンタクト金属層（図示せず）を成膜したのち、コンタクト金属層をパターニングすることで、ボディｐ型層５およびｎ+型ソース領域６、７やゲート電極９に電気的に接続されたコンタクト部５ａ〜７ａ、９ａが形成される。
【００４０】
〔図６（ｃ）に示す工程〕
また、ドレインコンタクト領域１３と接するように、基板１の裏面側にＮｉによるドレイン電極１４を形成する。そして、例えばＡｒ雰囲気下での７００℃以下の熱処理により電極シンタ処理を行うことで、各コンタクト部５ａ〜７ａ、９ａおよびドレイン電極１４をオーミック接触とする。このとき、ボディｐ型層５、ｎ+型ソース領域６、７、ゲート電極９およびドレインコンタクト領域１３が上記のように高濃度とされているため、高温の熱処理工程などを行わなくても、十分に各種コンタクト部５ａ〜７ａやドレイン電極１４がオーミック接触となる。
【００４１】
その後、製造工程に関しては図示しないが、Ｎｉによって構成された下地配線電極１２ａを形成したのち、これをパターニングしてコンタクト部５ａ上を開口させ、さらにＡｌによって構成された上層配線電極１２ｂを形成することでソース電極１２が備えられると共に、図１とは別断面に形成されたゲート配線が備えられ、図１に示したプレーナ型ＭＯＳＦＥＴが完成する。
【００４２】
（他の実施形態）
上記第１実施形態では、ＢＰＳＧ絶縁膜１０ａのバリア膜としてＴＥＯＳ膜１０ｂを例に挙げたが、ＴＥＯＳ膜１０ｂに限らず、熱酸化膜等の酸化膜や窒化膜のような絶縁膜であっても、ＢＰＳＧ絶縁膜１０ａへのＮｉ拡散の防止効果を得ることができるため、他の絶縁膜であっても構わない。
【００４３】
また、上記実施形態では、蓄積型のプレーナ型ＭＯＳＦＥＴを例に挙げて説明したが、図１中の表面チャネル層４を無くした反転型のものであっても構わないし、プレーナ型ＭＯＳＦＥＴ以外の構造、例えばトレンチゲート構造のものであっても、ＢＰＳＧ膜の上にＮｉを含む上部電極を配置する構造に関して本発明を適用することが可能である。なお、反転型のプレーナ型ＭＯＳＦＥＴの場合、上述した図４（ｂ）に示す工程をなくし、ｐ型ベース領域３に対して直接ｎ型不純物をイオン注入することで、ｎ+型ソース領域６、７を形成すれば良い。
【００４４】
また、上記実施形態では、表面チャネル層４にｐ型不純物をイオン注入することでｐ型ベース領域３にボディｐ型層５が形成されるようにしたが、この部分の表面チャネル層４をエッチングすることでベース領域３を露出させても良い。勿論、この場合にもボディｐ型層５を形成しても良い。
【００４５】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１実施形態にかかるＳｉＣ半導体装置に備えられたプレーナ型ＭＯＳＦＥＴの断面図である。
【図２】ＳＩＭＳ分析により層間絶縁膜１０中へのＮｉ拡散を調べた結果を示すグラフである。
【図３】図１に示すプレーナ型ＭＯＳＦＥＴにおけるドレイン電圧ＶＤ−ドレイン電流ＩＤ特性のグラフである。
【図４】図１に示すプレーナ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図５】図４に続くプレーナ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図６】図５に続くプレーナ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図７】ＢＰＳＧ絶縁膜膜中におけるＮｉ濃度をＳＩＭＳ分析により調べた結果を示したグラフである。
【図８】ＢＰＳＧ膜中のＮｉ拡散がある場合と無い場合それぞれのドレイン電圧ＶＤ−ドレイン電流ＩＤ特性を示すグラフである。
【符号の説明】
【００４７】
１…ｎ+型基板、１ａ…主表面、１ｂ…裏面、２…ｎ-型ドリフト層、３…ｐ型ベース領域、４…表面チャネル層、５…ボディｐ型層、６、７…ｎ+型ソース領域、８…ゲート酸化膜、９…ゲート電極、１０…層間絶縁膜、１０ａ…ＢＰＳＧ絶縁膜、１０ｂ…ＴＥＯＳ膜、１１ａ、１１ｂ…コンタクトホール、１２…ソース電極、１２ａ…下地配線電極、１２ｂ…上層配線電極、１４…ドレイン電極、２０…マスク、２２、２３…レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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