(57)【特許請求の範囲】
【請求項１】
複数のサブセルアレイで構成された第１セルアレイ部及び第２セルアレイ部と、
前記第１セルアレイ部及び第２セルアレイ部を駆動するための駆動信号を出力するローカルＸデコーダ部と、
前記ローカルＸデコーダ部から出力される駆動信号を前記第１セルアレイ部に選択的に印加する第１ローカルワードライン駆動部と、
前記ローカルＸデコーダ部から出力される駆動信号を前記第２セルアレイ部に選択的に印加する第２ローカルワードライン駆動部と、
前記第１ローカルワードライン駆動部の活性化可否を決定する第１コントロール信号と、前記第２ローカルワードライン駆動部の活性化可否を決定する第２コントロール信号とを出力するメインワードライン駆動部と、
を含み、
前記サブセルアレイを構成する各々のセルは
一定の間隔で一方向に形成された第１、第２スプリットワードラインと、
一定の間隔で前記第１、第２スプリットワードラインと交差する方向に形成された第１、第２ビットラインと、
ドレインが前記第１ビットラインに連結され、ゲートは前記第１スプリットワードラインに連結される第１トランジスタと、
前記第１トランジスタのソースと前記第２スプリットワードラインとの間に形成された第１強誘電体キャパシタと、
ドレインが前記第２ビットラインに連結され、ゲートは前記第２スプリットワードラインに連結される第２トランジスタと、
前記第２トランジスタのソースと前記第１スプリットワードラインとの間に形成された第２強誘電体キャパシタと、
で構成させ、
複数のローカルワードライン駆動部は各々
メインワードライン駆動部の出力信号をスイッチングする第１スイッチング部と、
前記第１スイッチング部の出力信号により制御され、前記ローカルＸデコーダ部から出力される駆動信号をスイッチングする第２スイッチング部と、
前記第１スイッチング部の入力端と前記第２スイッチング部の出力端との間に構成され、前記メインワードライン駆動部の出力信号がローレベルである場合、各々の第１、第２スプリットワードラインのフローティング電圧をバイパスさせるプルダウン部とを含む
ことを特徴とする不揮発性強誘電体メモリ装置。
【請求項２】
前記第１コントロール信号と前記第２コントロール信号は互いに反対位相の信号であることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
【請求項３】
前記第１、第２ローカルワードライン駆動部は前記第１、第２セルアレイ部を構成しているサブセルアレイの数だけのローカルワードライン駆動部で構成されることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
【請求項４】
前記メインワードライン駆動部は前記第１ローカルワードライン駆動部または第２ローカルワードライン駆動部を構成する複数のローカルワードライン駆動部のうち、少なくとも一つ以上のローカルワードライン駆動部を活性化させることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
【請求項５】
前記第１スイッチング部は
複数のＮＭＯＳトランジスタが並列に構成され、各ＮＭＯＳトランジスタのドレインには前記メインワードライン駆動部の出力信号が共通に印加されることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
【請求項６】
前記第２スイッチング部は
複数のＮＭＯＳトランジスタが並列に構成され、各ＮＭＯＳトランジスタのドレインには前記ローカルＸデコーダ部から出力される駆動信号が印加され、各ＮＭＯＳトランジスタのゲートには前記第１スイッチング部を構成する複数のＮＭＯＳトランジスタの出力信号が各々印加されることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
【請求項７】
前記プルダウン部は
複数のＮＭＯＳトランジスタが並列に構成され、各ＮＭＯＳトランジスタのドレインには前記メインワードライン駆動部の出力信号が共通に印加されることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
【請求項８】
前記第２スイッチング部を構成する複数のＮＭＯＳトランジスタは、前記第１スイッチング部及びプルダウン部を構成するＮＭＯＳトランジスタに比べて大きな駆動能力を有することを特徴とする請求項６記載の不揮発性強誘電体メモリ装置。
【請求項９】
前記第１コントロール信号がハイレベルの信号であれば前記第２スイッチング部がターンオンされ、前記プルダウン部を介して第２スイッチング部の出力端へ伝達されたハイレベルの信号は、選択されてない第１、第２スプリットワードラインにローレベルを印加するローカルＸデコーダ部に前記第２スイッチング部を介してバイパスされることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
【請求項１０】
複数のローカルワードライン駆動部から構成され、ローカルＸデコーダ部の出力信号とメインワードライン駆動部の出力信号を受けて、セルアレイ部のスプリットワードライン対に駆動信号を印加するローカルワードライン駆動部を備えた不揮発性強誘電体メモリ装置において、
前記ローカルワードライン駆動部は複数のＮＭＯＳトランジスタが並列に構成され、各々のドレインには前記メインワードライン駆動部の出力信号が共通に印加され、各ゲートには電源電圧が印加される第１スイッチング部と、
複数のＮＭＯＳトランジスタが並列に構成され、各々のドレインには前記ローカルＸデコーダ部から出力される複数の出力信号が各々印加され、各ゲートには前記第１スイッチング部の各ＮＭＯＳトランジスタのソースが連結される第２スイッチング部と、
複数のＮＭＯＳトランジスタが並列に構成され、各々のドレインには前記メインワードライン駆動部の出力信号が共通に印加され、各々のソースは前記第２スイッチング部の各ＮＭＯＳトランジスタのソースが連結され、前記メインワードライン駆動部の出力信号がローレベルである場合、第１、第２スプリットワードラインのフローティング電圧をバイパスさせるプルダウン部と、を含むことを特徴とする不揮発性強誘電体メモリ装置の駆動回路。
【請求項１１】
前記第２スイッチング部を構成する複数のＮＭＯＳトランジスタは順次に二つずつ一対を成し、各対ごとに一対のスプリットワードラインが連結されることを特徴とする請求項１０記載の不揮発性強誘電体メモリ装置の駆動回路。
【請求項１２】
前記第２スイッチング部のＮＭＯＳトランジスタは前記第１スイッチング部及びプルダウン部のＮＭＯＳトランジスタに比べて大きな駆動能力を有することを特徴とする請求項１０記載の不揮発性強誘電体メモリ装置の駆動回路。
【請求項１３】
前記第２スイッチング部の各ＮＭＯＳトランジスタ及び前記プルダウン部の各ＮＭＯＳトランジスタのゲートには電源電圧が印加されることを特徴とする請求項１０記載の不揮発性強誘電体メモリ装置の駆動回路。
【請求項１４】
前記第１、第２スプリットワードラインがｎ対であれば、前記第１、第２スイッチング部及びプルダウン部を構成するＮＭＯＳトランジスタは２ｎ個であることを特徴とする請求項１１記載の不揮発性強誘電体メモリ装置の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、不揮発性強誘電体メモリ装置並びにその駆動回路に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ、ＦＲＡＭ（Ferroelectric Random Access Memory）はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため、次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同じ構造を有する記憶素子であって、キャパシタの誘電体材料として強誘電体を用いて、強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性のため電界を除去してもデータが保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルはそのｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
以下、従来技術による不揮発性強誘電体メモリ装置並びにその駆動回路を添付の図面に基づいて説明する。
【０００５】
図２は従来の不揮発性強誘電体メモリ素子の単位セルを示すものである。
図２に示すように、一方向に形成されたビットライン（Ｂ／Ｌ）と、そのビットラインと交差する方向に形成されたワードライン（Ｗ／Ｌ）と、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されたプレートライン（Ｐ／Ｌ）と、ゲートがワードラインに連結されドレインはビットラインに連結されるトランジスタ（Ｔ１）と、２端子中第１端子がトランジスタ（Ｔ１）のソースに連結され、第２端子がプレートライン（Ｐ／Ｌ）に連結される強誘電体キャパシタ（ＦＣ１）とで構成されている。
【０００６】
このような従来不揮発性強誘電体メモリ装置並びにその駆動回路のデータ入出力動作は次のように行われる。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に印加されると、書込みモードが始まる。次いで、書込みモードでのアドレスがデコードされると、そのアドレスに対応するワードラインに印加されるパルスは「ロー」から「ハイ」に遷移されてセルが選択される。
【０００７】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定の期間の「ハイ」信号と所定の期間の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書き込むために、選択されたビットラインに書込みイネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ワードラインに印加される信号が「ハイ」であり、かつプレートラインに印加される信号が「ロー」であるときに、ビットラインに「ハイ」信号が印加されると、強誘電体キャパシタにはロジック値「１」が記録される。逆、プレートラインに印加されている信号が「ハイ」である間に、ビットラインに「ロー」信号が印加されると、強誘電体キャパシタにはロジック値「０」が記録される。
【０００８】
このような書込みモード動作でセルに格納されたデータを読み出すための動作は以下の通りである。
【０００９】
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）を「ハイ」から「ロー」に活性化させると、最初、ワードラインが選択される前に、一旦全てのビットラインを等化信号によって「ロー」電圧にする。
【００１０】
そして、各ビットラインを不活性化させた後、アドレスをデコードし、デコードされたアドレスによって選択されたワードラインは「ロー」から「ハイ」に遷移し、セルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加して、強誘電体メモリに格納されたロジック値「１」に対応するデータを破壊するように読み出す。もし、強誘電体メモリにロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【００１１】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理による異なる値を出力し、センスアンプはそのロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループに示すｄからｆへ変更される場合であり、データが破壊されてない場合は、ａからｆへ変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１２】
このように、センスアンプからデータを出力した後には元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１３】
以下、上記のような従来の不揮発性強誘電体メモリ素子の駆動回路をより詳細に説明する。
【００１４】
図４は従来技術による不揮発性強誘電体メモリ素子の各ブロックの配置構成図である。なお、本明細書において、方向を示す用語、例えば上下、左右などはいずれも添付図面上での方向を意味するにすぎず、発明の内容を限定するものではない。
図４に示すように、矩形の領域とされたメインワードライン駆動部４１の右側に第１セルアレイ部４３、第１ローカルワードライン駆動部４５、第２ローカルワードライン駆動部４７、第２セルアレイ部４９というように、いずれも矩形の領域とされたそれぞれのブロックが並べて配置されている。そして、第１ローカルワードライン駆動部４５、第２ローカルワードライン駆動部４７のそれぞれの上側には第１ローカルワードライン駆動部４５、第２ローカルワードライン駆動部４７が配置されている。
【００１５】
第１ローカルワードライン駆動部４５はメインワードライン駆動部４１の出力信号と第１ローカルＸデコーダ部５１の出力信号を入力して、第１セルアレイ部４３のワードラインを選択する。
第２ローカルワードライン駆動部４７はメインワードライン駆動部４１の出力信号と第２ローカルＸデコーダ部５３の出力信号を入力にして、第２セルアレイ部４９のワードラインを選択する。
【００１６】
従来の不揮発性強誘電体メモリ素子は、メインワードライン駆動部を第１セルアレイ部と第２セルアレイ部とで共用するために、それぞれのセルアレイ部にローカルワードライン駆動部を配置するとともに、それぞれのローカルワードライン駆動部が特定のワードラインを選択するためにそれぞれのローカルワードライン駆動部にローカルＸデコーダ部を配置している。ローカルワードライン駆動部でローカルＸデコーダ部からの信号とメインワードラインからの信号とを後述のように論理演算して特定のワードラインを選択するようになっている。
【００１７】
このような従来技術による不揮発性強誘電体メモリ素子は、メインワードライ駆動部４１の出力信号が第１、第２ローカルワードライン駆動部４５、４７の共通入力として用いられることが分かる。したがって、セルアレイ部の選択は第１ローカルＸデコーダ部５１の出力信号と第２ローカルＸデコーダ部５３の出力信号により決定される。
【００１８】
すなわち、第１、第２ローカルＸデコーダ部５１、５３の出力信号によって第１セルアレイ部４３または第２セルアレイ部４９を選択し、選択したセルアレイ部のワードラインを駆動する。
【００１９】
図５は図４の部分的詳細図であって、第１、第２ローカルＸデコーダ部の出力信号によるセルアレイ部の選択を示すものである。
図５に示すように、メインワードライン駆動部４１と連結されたメインワードラインは第１、第２ローカルワードライン駆動部４５、４７及び第１、第２セルアレイ部４３、４９を横切って形成される。
【００２０】
第１ローカルワードライン駆動部４５は、メインワードラインを介して伝達されるメインワードライン駆動部４１から出力される信号と、第１ローカルＸデコーダ部５１から出力される信号とを論理演算する論理ゲート５５で構成されている。いうまでもなく、論理ゲート５５はセルアレイ部のワードラインの数だけ用意されている。
【００２１】
そして、第２ローカルワードライン駆動部４７はメインワードラインを介して伝達されるメインワードライン駆動部４１から出力される信号と、第２ローカルＸデコーダ部５３から出力される信号とを論理演算する論理ゲート５５で構成されている。
【００２２】
論理ゲート５５はＮＡＮＤゲートであって、各ＮＡＮＤゲートの出力はメインワードライン駆動部４１から印加される信号と関係なく、第１、第２ローカルＸデコーダ部５１、５３の出力信号によって決定される。
【００２３】
例えば、メインワードライン駆動部４１から「ハイ」信号が印加される場合、第１ローカルＸデコーダ部５１の出力信号が「ロー」であり、第２ローカルＸデコーダ部５３の出力信号が「ハイ」であれば、第１セルアレイ部４３が選択される。逆に、第１ローカルＸデコーダ部５１の出力信号が「ハイ」であり、第２ローカルＸデコーダ部５３の出力信号が「ロー」であれば、第２セルアレイ部４９が選択される。このように、セルアレイ部の選択は第１、第２ローカルＸデコーダ部５１、５３の出力信号によって決定される。
【００２４】
図４及び図５は不揮発性強誘電体メモリ素子の駆動回路の一部のみを示すもので、第１、第２ローカルワードライン駆動部４５、４７及び第１、第２セルアレイ部４３、４９、そして、第１、第２ローカルＸデコーダ部５１、５３は多数存在する。
【００２５】
【発明が解決しようとする課題】
以上の従来不揮発性強誘電体メモリ素子の駆動回路は次のような問題点があった。
従来不揮発性強誘電体メモリ素子の駆動回路は、メインワードライン駆動部を二つのセルアレイ部で共用するようにしているので、左側と右側のセルアレイ部のうち何れか一方を選択する必要があり、そのために二つのローカルＸデコーダ部が必要であった。したがって、ローカルＸデコーダ部の占める面積が大きくなる。高集積化傾向による小面積化にも拘わらず、このような面積の増加はアクセス速度を遅くし、且つ素子の駆動能力を低下させる要因になる。また、チップサイズが大きくなるため集積化にも不利である。
【００２６】
本発明は上記した従来技術の問題点を解決するために成されたもので、少なくとも二つのセルアレイ部が一つのメインワードライン駆動部を共用する際に、レイアウトの効率をよくしてチップサイズを最小化し、素子の駆動能力を極大化させるようにした不揮発性強誘電体メモリ装置及びその駆動回路を提供することを目的とする。
【００２７】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリ装置は、複数のサブセルアレイで構成された第１セルアレイ部及び第２セルアレイ部と、第１セルアレイ部及び第２セルアレイ部を駆動するための駆動信号を出力するローカルＸデコーダ部と、ローカルＸデコーダ部から出力される駆動信号を第１セルアレイ部に選択的に印加する第１ローカルワードライン駆動部と、ローカルＸデコーダ部から出力される駆動信号を第２セルアレイ部に選択的に印加する第２ローカルワードライン駆動部と、第１ローカルワードライン駆動部の活性化可否を決定する第１コントロール信号と、第２ローカルワードライン駆動部の活性化可否を決定する第２コントロール信号とを出力するメインワードライン駆動部とを含むことを特徴とする。
【００２８】
また、本発明の不揮発性強誘電体メモリ装置は、複数のローカルワードライン駆動部から構成され、ローカルＸデコーダ部の出力信号とメインワードライン駆動部の出力信号を受けて、セルアレイ部のスプリットワードライン対に駆動信号を印加するローカルワードライン駆動部を備えた不揮発性強誘電体メモリ装置において、前記ローカルワードライン駆動部は複数のＮＭＯＳトランジスタが並列に構成され、各々のドレインにはメインワードライン駆動部の出力信号が共通に印加され、各ゲートには電源電圧が印加される第１スイッチング部と、複数のＮＭＯＳトランジスタが並列に構成され、各々のドレインにはローカルＸデコーダ部から出力される複数の出力信号が各々印加され、各ゲートには第１スイッチング部の各ＮＭＯＳトランジスタのソースが連結される第２スイッチング部と、複数のＮＭＯＳトランジスタが並列に構成され、各々のドレインにはメインワードライン駆動部の出力信号が共通に印加され、各々のソースは第２スイッチング部の各ＮＭＯＳトランジスタのソースが連結され、メインワードライン駆動部の出力信号がローレベルである場合、第１、第２スプリットワードラインのフローティング電圧をバイパスさせるプルダウン部とを含むことを特徴とする。
【００２９】
【発明の実施の形態】
以下、本発明の不揮発性強誘電体メモリ装置及びその駆動回路を添付の図面を参照にして説明する。
【００３０】
図６は本発明実施形態の不揮発性強誘電体メモリ装置の単位セルを示すものである。
図６に示すように、本発明の不揮発性強誘電体メモリ装置の単位セルは互いに一定の間隔で行方向に形成された第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）、第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）を横切る方向に形成された第１ビットライン（Ｂ／Ｌ１）及び第２ビットライン（Ｂ／Ｌ２）、ゲートが第１スプリットワードライン（ＳＷＬ１）に連結され、ドレインが第１ビットライン（Ｂ／Ｌ１）に連結される第１トランジスタ（Ｔ１）と、第１トランジスタ（Ｔ１）のソースと第２スプリットワードライン（ＳＷＬ２）との間に連結された第１強誘電体キャパシタ（ＦＣ１）と、ゲートが第２スプリットワードライン（ＳＷＬ２）に連結され、ドレインが第２ビットライン（Ｂ／Ｌ２）に連結される第２トランジスタ（Ｔ２）と、第２トランジスタ（Ｔ２）のソースと第１スプリットワードライン（ＳＷＬ１）との間に連結された第２強誘電体キャパシタ（ＦＣ２）とで構成されている。
【００３１】
このような単位セルを多数形成することで図７のような不揮発性強誘電体メモリ装置が構成される。図示の実施形態においては、２Ｔ／２Ｃで単位セルを構成していると説明しているが、これは構造上の問題であり、データ格納単位としては１Ｔ／１Ｃが単位セルである。
【００３２】
以下、図７に示す不揮発性強誘電体メモリ装置の動作原理をより詳細に説明する。図は本実施形態の不揮発性強誘電体メモリ装置の回路的構成を簡略化したものである。
図７に示すように、行方向に配列された第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）を一対とするスプリットワードライン対が多数形成されている。ビットラインは、そのスプリットワードライン対を横切る方向に形成され、隣接した二つのビットラインを一対として複数のビットライン（Ｂ／Ｌ１、Ｂ／Ｌ２）対が形成されている。そのビットライン対の間には、両方のビットラインを介して伝達されたデータをセンシングして、データライン（ＤＬ）またはデータバーライン（／ＤＬ）へ伝達するセンスアンプ（ＳＡ）が配置されている。この際、センスアンプ（ＳＡ）をイネーブルさせるためのイネーブル信号（ＳＥＮ）を出力するセンスアンプイネーブル部が更に備えられ、ビットラインとデータラインを選択的にスイッチングする選択スイッチング部（ＣＳ）が更に備えられている。
【００３３】
このような本発明の不揮発性強誘電体メモリ装置の動作を図８に示すタイミング図に基づいて説明する。
【００３４】
図８のＴ０区間は第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が「Ｈ」に活性化する以前の区間であって、全てのビットラインを一定のレベルにプリチャージさせる。
【００３５】
Ｔ１区間は第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）が全て「ハイ」となる区間であって、強誘電体キャパシタのデータがビットラインへ伝達され、ビットラインのレベルが変化する。この際、ロジック「ハイ」に格納されていた強誘電体キャパシタは、ビットラインとスプリットワードラインに互いに反対極性の電界が加えられるので、強誘電体の極性が破壊され且つ多量の電流が流れ、ビットラインに高電圧が誘起される。
反面、ロジック「ロー」に格納されていたキャパシタはビットラインとスプリットワードラインに同一極性の電界が加えられるので、強誘電体の極性が破壊せず、少量の電流が流れるのでビットラインにかなり低い電圧が誘起される。
そして、ビットラインにセルデータが十分載せられると、センスアンプを活性化させるためにセンスアンプイネーブル信号（ＳＥＮ）を「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【００３６】
一方、破壊されたセルのロジック「ハイ」データは、元の状態に戻さなければならないが、第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が「ハイ」である状態では復旧できないので、次のＴ２、Ｔ３区間で再格納させる。
【００３７】
Ｔ２区間は、第１スプリットワードライン（ＳＷＬ１）が「ロー」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ハイ」を維持する区間である。したがって、第２トランジスタ（Ｔ２）はオンの状態となる。そのとき、そのトランジスタに接続されたビットラインが「ハイ」の状態であれば、「ハイ」データが第２強誘電体キャパシタ（ＦＣ２）の一方の電極へ伝達され、第２強誘電体キャパシタ（ＦＣ２）がロジック「１」の状態に復帰する。
【００３８】
Ｔ３区間は第１スプリットワードライン（ＳＷＬ１）が再び「ハイ」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ロー」に遷移される区間であって、第１トランジスタ（Ｔ１）はオンの状態となる。したがって、そのトランジスタに接続されているビットラインが「ハイ」の状態であれば、「ハイ」データが第１強誘電体キャパシタ（ＦＣ１）の一方の電極へ伝達され、第１強誘電体キャパシタ（ＦＣ１）がロジック「１」の状態に復帰する。
【００３９】
以下、本実施形態の不揮発性強誘電体メモリ装置の構成をより詳細に説明する。
【００４０】
図９は本発明実施形態の不揮発性強誘電体メモリ装置のブロック図である。
図９に示すように、矩形のブロックに形成されたメインワードライン駆動部９１の右側に複数のサブセルアレイから構成された第１セルアレイ部９３と、複数のローカルワードライン駆動部から構成された第１ローカルワードライン駆動部９５と、複数のローカルワードライン駆動部から構成された第２ローカルワードライン駆動部９７と、複数のサブセルアレイから構成された第２セルアレイ部９９とを並べて配置させている。さらに、ローカルＸデコーダ部１００が第１、第２ローカルワードライン駆動部９５、９７の間の上側（または下側）に形成されている。
【００４１】
メインワードライン駆動部９１は、第１ローカルワードライン駆動部９５の活性化可否を決定する第１制御信号（Ｃ１）と、第２ローカルワードライン駆動部９７の活性化可否を決定する第２制御信号（Ｃ２）を出力する。この第１制御信号（Ｃ１）と第２制御信号（Ｃ２）の位相は反対である。従って、第１制御信号（Ｃ１）が活性化状態であれば、第２制御信号（Ｃ２）は不活性化状態であり、第１制御信号（Ｃ１）が不活性化状態であれば、第２制御信号（Ｃ２）は活性化状態となる。
【００４２】
第１、第２セルアレイ部９３、９９は、２つのトランジスタと２つの強誘電体キャパシタを単位セルとして、その単位セルを複数まとめてサブセルアレイとし、それをさらに多数形成させてセルアレイ部としている。すなわち、本実施形態では、それぞれのセルアレイ部９３，９９を多数のサブセルアレイに分割している。
【００４３】
ローカルＸデコーダ部１００は各セルアレイ部を構成しているスプリットワードライン対に相応するだけの駆動信号を出力する。その出力信号は第１、第２ローカルワードライン駆動部９５、９７に共通に入力される。
【００４４】
メインワードライン駆動部９１は第１ローカルワードライン駆動部９５と第２ローカルワードライン駆動部９７のいずれか活性化させる。したがって、ローカルＸデコーダが一つであっても、第１セルアレイ部９３か第２セルアレイ部９９のいずれかのみを選択して動作させることができる。
メインワードライン駆動部９１により選択されたローカルワードライン駆動部は活性化されて、ローカルＸデコーダ部１００から出力される駆動信号を所望のスプリットワードライン対へ伝達する。
【００４５】
図１０ａは本発明実施形態の不揮発性強誘電体メモリ装置の駆動回路を示すもので、一つのローカルワードライン駆動部（第１、第２ローカルワードライン駆動部９５，９７など）を示すものである。
【００４６】
図１０ａに示すように、複数のＮＭＯＳトランジスタが並列に連結され、各々のドレインにはメインワードライン駆動部から出力される第１制御信号（Ｃ１）が印加される第１スイッチング部９５ａと、複数のＮＭＯＳトランジスタから構成され、各々のゲートが第１スイッチング部９５ａを構成する複数のＮＭＯＳトランジスタの各ソースに連結され、各々のドレインにはローカルＸデコーダ部１００から出力される駆動信号が印加される第２スイッチング部９５ｂと、複数のＮＭＯＳトランジスタから構成され、各々のドレインにはメインワードライン駆動部から出力される第１制御信号（Ｃ１）が印加され、各々のソースが第２スイッチング部９５ｂを構成する複数のＮＭＯＳトランジスタの各々のソースと連結されるプルダウン部９５ｃとを含む。
第２スイッチング部９５ｂを構成する複数のＮＭＯＳトランジスタのソースは第１、第２スプリットワードライン対に連結される。したがって、これらのスイッチングやプルダウン部を構成するトランジスタはそれぞれワードラインの数だけ用意されている。
【００４７】
このように構成されたローカルワードライン駆動部の動作を以下に説明する。
メインワードライン駆動部から出力される第１制御信号（Ｃ１）がローレベル信号である場合、そのローレベルの信号は第１スイッチング部９５ａを構成する各ＮＭＯＳトランジスタを介して第２スイッチング部９５ｂを構成する各ＮＭＯＳトランジスタのゲートへ伝達される。従って、第２スイッチング部９５ｂを構成する複数のＮＭＯＳトランジスタは全てオフの状態となる。したがって、ローカルＸデコーダ部から出力される駆動信号がスプリットワードライン対へ伝達されないので、スプリットワードライン対はフローティング状態になる。同時に、プルダウン部９５ｃを構成するＮＭＯＳトランジスタのドレインがメインワードライン駆動部から出力されるローレベルの信号を受けるため、スプリットワードライン対のフローティング電圧は、プルダウン部９５ｃの各ＮＭＯＳトランジスタを介して、ローレベルとされる。
【００４８】
一方、メインワードライン駆動部から出力される第１制御信号（Ｃ１）がハイレベルの信号である場合は、そのハイレベルの信号は第１スイッチング部９５ａの各ＮＭＯＳトランジスタを介して第２スイッチング部９５ｂの各ＮＭＯＳトランジスタのゲートへ伝達される。従って、第２スイッチング部９５ｂを構成する複数のＮＭＯＳトランジスタは全てオンの状態となり、ローカルＸデコーダ部１００から出力される駆動信号がスプリットワードライン対へ伝達される。ローカルＸデコーダ部１００は任意の一対のスプリットワードライン対にのみ活性信号を印加し、他には不活性化信号を印加する。すなわち、第２スイッチング部９５ｂのＮＭＯＳトランジスタのゲートに駆動信号を出力するローカルＸデコーダ部１００は、一対のＮＭＯＳトランジスタのゲートにのみ活性化信号（ハイレベルの信号）を印加し、他には不活性化信号（ローレベルの信号）を印加する。
【００４９】
一方、プルダウン部９５ｃを介して伝達されたメインワードライン駆動部から出力されるハイレベルの信号は、第２スイッチング部９５ｂを構成する各ＮＭＯＳトランジスタのソースへ伝達される。従って、第２スイッチング部９５ｂを構成する各ＮＭＯＳトランジスタのソース毎にハイレベルの信号が印加され、そのハイレベルの信号が全てスプリットワードライン対に印加される。
【００５０】
しかし、第２スイッチング部９５ｂを構成する複数のＮＭＯＳトランジスタのうち、一対のＮＭＯＳトランジスタのドレインにのみローカルＸデコーダ部１００から出力されるハイレベルの信号が印加され、他にはローレベルの信号が印加されているので、プルダウン部９５ｃを介して第２スイッチング部９５ｂの各ＮＭＯＳトランジスタのソースに印加されたハイレベルの信号は、スプリットワードライン対には印加されず、ドレインにローレベル信号が印加される第２スイッチング部９５ｂのＮＭＯＳトランジスタを介してローカルＸデコーダ部１００の側にバイパスされる。
【００５１】
図１０ｂは第２ローカルワードライン駆動部を構成する複数のローカルワードライン駆動部のうち任意の一つを示すものである。
【００５２】
図１０ａでは第１スイッチング部９５ａ及びプルダウン部９５ｃを構成している各ＮＭＯＳトランジスタのドレインにメインワードライン駆動部から出力される第１制御信号（Ｃ１）が印加されるが、図１０ｂでは第２制御信号（Ｃ２）が印加される。
【００５３】
そして、図１０ａでは第１セルアレイ部と第２セルアレイ部のうち、第１セルアレイ部を構成する複数のサブセルアレイのうち任意のサブセルアレイ内で一対のスプリットワードラインが選択されるが、図１０ｂでは第２セルアレイ部を構成する複数のサブセルアレイのうち、任意のサブセルアレイ内での一対のスプリットワードラインが選択される。その他は図１０ａと特に異なるところはない。
入力信号と出力が送られる先が違う以外特に異ならないので、その動作方法の説明は省略する。
【００５４】
一方、図１１は本発明の実施形態による不揮発性強誘電体メモリ装置の一部を示している。
図１１に示すように、図９で説明したように、メインワードライン駆動部９１の右側に第１セルアレイ部９３，その右側に第１ローカルワードライン駆動部９５，第２ローカルワードライン駆動部９７、第２セルアレイ部９９が配置されている。さらに、第１、第２ローカルワードライン駆動部９５、９７に共通に駆動信号を印加するローカルＸデコーダ部１００が設けられている。
メインワードライン駆動部９１は、第１ローカルワードライン駆動部９５の活性化可否を決定する第１制御信号（Ｃ１）を出力し、第２ローカルワードライン駆動部９７の活性化可否を決定する第２制御信号（Ｃ２）を出力する。
第１セルアレイ部９３は多数のサブセルアレイ９３＿１、・・・９３＿Ｎで構成されており、同様に、第２セルアレイ部９９も多数のサブセルアレイ（９９＿１、・・・９９＿Ｎ）で構成されている。
第１ローカルワードライン駆動部９５はそれぞれ図１０ａで説明したローカルワードライン駆動部（９５＿１、９５＿２，．．．９５＿Ｎ）がサブアレイに対応させて形成させてある。同様に、第２ローカルワードライン駆動部９７も図１０ｂで説明したローカルワードライン駆動部（９７＿１、９７＿２，．．．９７＿Ｎ）がサブアレイに対応させて形成させてある。前述したように、第１ローカルワードライン駆動部９５のそれぞれの駆動部は、第１制御信号（Ｃ１）をスイッチングする第１スイッチング部９５ａ、第１スイッチング部９５ａの出力信号に従ってサブセルアレイに駆動信号を伝達する第２スイッチング部９５ｂ、サブセルアレイのスプリットワードライン対のフローティング電圧をバイパスさせるプルダウン部９５ｃで構成される。同様に、第２ローカルワードライン駆動部９７のそれぞれの駆動部は、第２制御信号（Ｃ２）をスイッチングする第１スイッチング部９７ａ、第１スイッチング部９７ａの出力信号に従ってサブセルアレイに駆動信号を伝達する第２スイッチング部９７ｂ、サブセルアレイのスプリットワードライン対のフローティング電圧をバイパスさせるプルダウン部９７ｃで構成される。
【００５５】
第１、第２ローカルワードライン駆動部９５、９７を構成する各々のローカルワードライン駆動部は互いに同一構成を有し、単に、第１ローカルワードライン駆動部９５は第１制御信号（Ｃ１）により活性化可否が決定され、第２ローカルワードライン駆動部９７は第２制御信号（Ｃ２）により活性化可否が決定される。
【００５６】
第１ローカルワードライン駆動部９５を構成しているローカルワードライン駆動部の数だけ、第１セルアレイ部９３もサブセルアレイを備えている。同様に、第２ローカルワードライン駆動部９７を構成しているローカルワードライン駆動部の数だけ、第２セルアレイ部９９もセルアレイを備えている。
【００５７】
各サブセルアレイは複数のスプリットワードライン対と、そのスプリットワードライン対を横切る方向に形成された複数のビットラインとを有し、各スプリットワードライン対と各ビットライン毎にセルが形成されているのは、図６，７をもとに前述したとおりである。
【００５８】
第１セルアレイ部９３は複数のサブセルアレイ（９３_１、９３_２,...９３_Ｎ）から構成され、第２セルアレイ部９９も複数のサブセルアレイ（９９_１、９９_２,...９９_Ｎ）から構成される。
【００５９】
ローカルワードライン駆動部９５，９７の第１スイッチング部９５ａ、９７ａ、第２スイッチング部９５ｂ、９７ｂ及びプルダウン部９５ｃ、９７ｃは複数のＮＭＯＳトランジスタから構成される。
第２スイッチング部９５ｂ、９７ｂを構成するＮＭＯＳトランジスタは、第１スイッチング部９５ａ、９７ａ及びプルダウン部９５ｃ、９７ｃを構成するＮＭＯＳトランジスタに比べ駆動能力が大きいものを用いる。第１スイッチング部９５ａ、９７ａ、第２スイッチング部９５ｂ、９７ｂ及びプルダウン部９５ｃ、９７ｃを構成するＮＭＯＳトランジスタの数は、スプリットワードライン対が幾つ構成されるかによって決定される。すなわち、スプリットワードライン対がｎ対あれば、第１スイッチング部９５ａ、９７ａと第２スイッチング部９５ｂ、９７ｂ及びプルダウン部９５ｃ、９７ｃを構成するＮＭＯＳトランジスタは２ｎ個になる。
【００６０】
このように構成された本発明の実施形態による不揮発性強誘電体メモリ装置の動作を以下に説明する。
【００６１】
まず、選択するセルが第１セルアレイ部９３内にあれば、メインワードライン駆動部９１は第１制御信号（Ｃ１）をハイレベルとして出力し、第２制御信号（Ｃ２）はローレベルとして出力する。従って、第１ローカルワードライン駆動部９５が活性化される。活性化した第１ローカルワードライン駆動部９５はローカルＸデコーダ部１００から出力される駆動信号を第１セルアレイ部９３内のサブセルアレイのスプリットワードライン対へ伝達する。
【００６２】
もし、選択するセルが第２セルアレイ部９９内にあれば、メインワードライン駆動部９１は第２制御信号（Ｃ２）をハイレベルとして出力し、第１制御信号（Ｃ１）をローレベルとして出力する。従って、第２ローカルワードライン駆動部９７が活性化され、活性化した第２ローカルワードライン駆動部９７はローカルＸデコーダ部１００から出力される駆動信号を第２セルアレイ部９９内のサブセルアレイのスプリットワードライン対へ伝達する。
【００６３】
一例として、メインワードライン駆動部９１から出力される第１制御信号（Ｃ１）がハイレベルの信号であれば、第１ローカルワードライン駆動部９５内のローカルワードライン駆動部が活性化される。すなわち、第１制御信号（Ｃ１）は第１ローカルワードライン駆動部９５のローカルワードライン駆動部の第１スイッチング部９５ａを構成している複数のＮＭＯＳトランジスタのドレインへ伝達される。
【００６４】
このとき、第１スイッチング部９５ａを構成しているＮＭＯＳトランジスタは電源電圧（ＶＣＣ）によって常にターンオン状態を維持しているので、ハイレベルの制御信号は第１スイッチング部９５ａを経て第２スイッチング部９５ｂを構成している各ＮＭＯＳトランジスタの各ゲートへ伝達される。また、ハイレベルの第１制御信号はプルダウン部９５ｃを構成しているＮＭＯＳトランジスタのドレインへも伝達される。
【００６５】
次いで、ゲートへ伝達されたハイレベルの信号によって、第２スイッチング部９５ｂを構成しているＮＭＯＳトランジスタがターンオンされると、ローカルＸデコーダ部１００から出力される駆動信号が第２スイッチング部９５ｂの各ＮＭＯＳトランジスタのソースの方へ伝達される。
【００６６】
このとき、ローカルＸデコーダ部１００は一対のスプリットワードラインにのみハイレベルの信号を出力し、他にはローレベルの信号を出力する。従って、プルダウンＮＭＯＳトランジスタを通過したハイレベルの第１制御信号は、ローレベルの信号を出力するローカルＸデコーダ部１００にバイパスされる。
すなわち、第２スイッチング部９５ｂを構成する複数のＮＭＯＳトランジスタのうち、特定の一対のみハイレベルの信号をスプリットワードラインへ伝達し、他のＮＭＯＳトランジスタはプルダウン部９５ｃを介して入ったハイレベルの信号をローカルＸデコーダ部１００にバイパスさせる。
【００６７】
一方、第１制御信号（Ｃ１）がローレベルである場合には第２ローカルワードライン駆動部９７が活性化され、上述した第１ローカルワードライン駆動部９５の活性化時と同一過程を経て、所望のセルを選択する。
【００６８】
また、第１制御信号（Ｃ１）がローレベルであれば、不活性化した第１ローカルワードライン駆動部９５と連結されたスプリットワードライン対はフローティング状態になる。すなわち、ローレベルの第１制御信号（Ｃ１）が第１スイッチング部９５ａの各ＮＭＯＳトランジスタを介して、第２スイッチング部９５ｂを構成している各ＮＭＯＳトランジスタのゲートへ伝達される。従って、第２スイッチング部９５ｂを構成している各ＮＭＯＳトランジスタはオフの状態を維持し、ローレベルの第１制御信号がプルダウン部９５ｃを構成する各ＮＭＯＳトランジスタのドレインへ伝達されるので、スプリットワードライン対のフローティング電圧がプルダウン部９５ｃの各ＮＭＯＳトランジスタを介してバイパスされる。
【００６９】
このように、選択されてないセルアレイのスプリットワードライン対がフローティング状態になった時も、プルダウン部９５ｃを用いてフローティング電圧をバイパスさせることができる。
【００７０】
【発明の効果】
以上説明したように、本発明の不揮発性強誘電体メモリ装置並びにその駆動回路は次のような効果がある。
本発明は、第１ローカルワードライン駆動部と第２ワードライン駆動部とに共通に一つのローカルＸデコーダを対応させ、従来のようにそれぞれのワードライン駆動部ごとにデコーダを配置する必要が無くなったので、装置全体の面積を縮小することができ、それに伴ってアクセス速度を早くし、かつ素子の駆動能力を向上させることができる。
また、本発明は、ローカルワードライン駆動部をＮＭＯＳトランジスタのみで構成できるのでレイアウトの効率性を極大化し、チップサイズを最小化することができる。
さらに、選択されてないセルアレイのスプリットワードライン対のフローティング電圧をバイパスさせているので、後のセルアレイの選択時、データセンシングの精密度を高めることができる。
ローカルワードラインドライバをＮＭＯＳトランジスタのみで構成したので、Ｖｔｎ低下のない伝達特性及び駆動能力が優れ、アクセス速度を改善することができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示す特性図。
【図２】従来の不揮発性強誘電体メモリの単位セル構成図。
【図３ａ】従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図。
【図３ｂ】従来の不揮発性強誘電体メモリ装置の読み出しモードの動作を示すタイミング図。
【図４】従来の１Ｔ／１Ｃ構造のセルを有する不揮発性強誘電体メモリ装置及びその駆動回路の構成ブロック図。
【図５】従来の不揮発性強誘電体メモリ装置及びその駆動回路のセルアレイ構成図。
【図６】本発明の不揮発性強誘電体メモリ装置による単位セル構成図。
【図７】本発明の不揮発性強誘電体メモリ装置の回路的構成を簡略化した図面。
【図８】本発明の不揮発性強誘電体メモリ装置の動作を説明するためのタイミング図。
【図９】本発明の不揮発性強誘電体メモリ装置の構成ブロック図。
【図１０ａ】本発明による不揮発性強誘電体メモリ装置の駆動回路。
【図１０ｂ】本発明による不揮発性強誘電体メモリ装置の駆動回路。
【図１１】本発明の一実施形態による不揮発性強誘電体メモリ装置の構成図。
【符号の説明】
９１：メインワードライン駆動部
９３、９９：第１、第２セルアレイ部
９５、９７：第１、第２ローカルワードライン駆動部
１００：ローカルＸデコーダ部
【図１】
0004577967.tif 000002
【図２】
0004577967.tif 000003
【図３ａ】
0004577967.tif 000004
【図３ｂ】
0004577967.tif 000005
【図４】
0004577967.tif 000006
【図５】
0004577967.tif 000007
【図６】
0004577967.tif 000008
【図７】
0004577967.tif 000009
【図８】
0004577967.tif 000010
【図９】
0004577967.tif 000011
【図１０ａ】
0004577967.tif 000012
【図１０ｂ】
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【図１１】
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