(57)【特許請求の範囲】
【請求項１】
第１電源線と第１ノードとの間に接続された抵抗手段と、
前記第１ノードと第２電源線との間に接続され、第１電圧制御信号によりスイッチング制御される第１トランジスタと、
前記第１ノードと前記第２電源線との間に接続され、第２電圧制御信号によりスイッチング制御され、前記第１トランジスタとはサイズの異なる第２トランジスタと、
縦列接続された複数の遅延ゲートと、
前記第１ノードに接続されたゲートと、前記複数の遅延ゲートのそれぞれに接続されたドレインと、を有する第３トランジスタと、を有することを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、前記第１および第２のトランジスタは、該各トランジスタのオン抵抗の値が異なるように設定され、前記複数の電圧制御信号により任意の１つのトランジスタを選択してオン状態とするようになっていることを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、さらに、前記第１ノードと前記第２電源線との間に接続され、第３電圧制御信号によりスイッチング制御され、前記第１トランジスおよび前記第２トランジスタとはサイズの異なる第４トランジスを有し、
前記第１、前記第２および前記第４トランジスタは、該各トランジスタのゲート幅が等差数列的になるように設定されていることを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路において、前記第１、前記第２および前記第４トランジスタは、該各トランジスタのオン抵抗の値が２のべき乗になるように設定され、前記第１乃至第３電圧制御信号は、２進カウンタの制御信号として得られるようになっていることを特徴とする半導体集積回路。
【請求項５】
請求項４記載の半導体集積回路において、前記第１、前記第２および前記第４トランジスタは、該各トランジスタのゲート幅が２のべき乗になるように設定されていることを特徴とする半導体集積回路。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路において、前記第３トランジスタは、Ｐチャネル型ＭＯＳトランジスタであり、前記第１、前記第２および前記第４トランジスタは、Ｎチャネル型ＭＯＳトランジスタであることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特に、少ない素子数で位相同期したクロック信号を出力することができる半導体集積回路に関する。
【０００２】
近年、半導体集積回路は高速化および高集積化が進み、クロック信号に対しても、位相の同期したクロック信号が必要になって来ている。例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）の複数の出力バッファ回路に対しては、それぞれ位相同期したクロック信号の供給が必要とされている。このような位相同期した信号は、例えば、回路規模の大きい（占有面積の大きい）複数段の遅延ゲートおよび制御回路を有するＤＬＬ回路により生成されるが、より少ない素子数で回路規模が小さく、且つ、高い分解能により遅延量を制御することのできる半導体集積回路の提供が要望されている。
【背景技術】
【０００３】
近年のメモリ・デバイスは、例えば、１００ＭHzを超える動作速度を達成しており、ＤＬＬ(Delay Locked Line) 等の技術を利用して外部入力クロック信号と内部出力クロック信号との位相を合わせることにより、内部のクロック配線による遅れを外からは見えないようにしてアクセス時間の遅れやバラツキを抑える方法が用いられている。このようなＤＬＬ技術では、内部出力クロック信号線の負荷による伝搬遅延を見積もるために、ダミーの内部出力クロック配線を設けている。
【０００４】
図１は関連技術としての半導体集積回路の一例を概略的に示すブロック図であり、ＤＬＬ回路を概略的に示すものである。図１において、参照符号１はクロック入力パッド、５は出力回路、そして、６はデータ出力パッド（ＤＱ）を示している。また、参照符号３は位相比較回路、２１および２２は位相比較回路３の出力によって遅延時間が可変制御される遅延制御回路（ディレイ制御回路）、４１は遅延制御回路２１から出力回路５までの間の内部出力クロック配線（リアル配線）、そして、４２は前記内部出力クロック配線と同等の配線負荷を有するダミーの内部出力クロック配線（ダミー配線）を示している。ここで、例えば、上記半導体集積回路をＳＤＲＡＭに適用した場合には、出力回路５およびデータ出力パッド６は、複数個（５０〜５７、６０〜６７（ＤＱ０〜ＤＱ７))設けられることになる。
【０００５】
図１に示されるように、ＤＬＬ回路では、位相比較回路３の一方の入力（遅延制御回路２１および２２の入力：比較基準信号φｅｘｔ）Ａから位相比較回路３の他方の入力（比較対象信号φｏｕｔ）Ｂまでの遅延がちょうど１クロック分の時間になるように位相比較回路３において２つの入力信号の位相を比較し、その比較結果に応じて遅延制御回路２１および２２の遅延量の制御が行われる。その結果、実際に使用する出力回路５のクロック入力端Ｃにおける内部クロック信号の入力クロックＡに対する遅延もちょうど１クロック分の時間になり、見かけ上、リアル配線４１の伝搬遅延がなくなることになる。
【０００６】
図２は図１の半導体集積回路における遅延制御回路（遅延部）２１，２２の一構成例を示す回路図であり、同図（ａ）は１ビット分のディレイ回路の構成を示し、同図（ｂ）は該１ビット分のディレイ回路の動作のタイムチャートを示し、そして、同図（ｃ）は１ビット分のディレイ回路を複数段接続した時の構成およびその動作を説明するものである。
【０００７】
図２（ａ）に示されるように、１ビット分のディレイ回路は２個のＮＡＮＤゲート４０１，４０２、および、インバータ４０３を備えて構成される。この１ビット分のディレイ回路の動作を図２（ｂ）を参照して説明すると、入力φＥは活性化信号（イネーブル信号）で、高レベル“Ｈ”の時にディレイ回路が動作する。図２（ｂ）では、イネーブル信号φＥが高レベル“Ｈ”になって信号のアクセスが可能になった状態が示されている。なお、図２（ｂ）において、ＩＮは１ビット分のディレイ回路への入力信号を示し、また、φＮは複数段接続されたディレイ回路のうち隣接する右側のディレイ回路からの信号、ＯＵＴは１ビット分のディレイ回路の出力信号、そして、４ａ−１および４ａ−２は図２（ａ）の回路において対応するノードの波形を示している。従って、ＯＵＴは左側に隣接する１ビット分のディレイ回路における信号φＮに対応する。
【０００８】
信号φＮが低レベル“Ｌ”の時には、出力信号ＯＵＴは常に低レベル“Ｌ”になり、また、信号φＮが高レベル“Ｈ”で信号φＥが低レベル“Ｌ”の時には、出力信号ＯＵＴは高レベル“Ｈ”になる。信号φＮが高レベル“Ｈ”で信号φＥが高レベル“Ｈ”の時に、入力信号ＩＮが低レベル“Ｌ”であれば出力信号ＯＵＴは高レベル“Ｈ”になり、ＩＮが高レベル“Ｈ”であれば低レベル“Ｌ”になる。
【０００９】
図２（ａ）の回路によれば、イネーブル信号φＥが高レベル“Ｈ”の状態で入力信号ＩＮが立ち上がると、その入力信号は矢印の経路に従って伝播するが、イネーブル信号φＥが低レベル“Ｌ”の状態では、入力信号ＩＮが出力ＯＵＴに矢印の経路で伝播しないようになっている。
【００１０】
図２（ｃ）は、図２（ａ）に示す１ビット分のディレイ回路を複数段カスケード接続した例であり、実際のディレイ回路に相当する。ここで、図２（ｃ）では３段しか描いていないが、実際には多数段接続（例えば、後述するように、１５０段、或いは、それ以上）されている。また、イネーブル信号φＥの信号線は、回路要素毎に、φＥ−１、φＥ−２、φＥ−３のように複数本あり、これらの信号はディレイ制御回路によって制御される。なお、図２（ａ）〜（ｃ）に示すディレイ制御回路は、図１では遅延制御回路２１，２２に含めて描かれている。
【００１１】
ここで、図２（ｃ）では、中央の１ビット分のディレイ回路が活性化されており、イネーブル信号φＥ−２が高レベル“Ｈ”になっている。この場合、入力信号ＩＮが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、左端の１ビット分のディレイ回路と右端の１ビット分のディレイ回路のイネーブル信号φＥ−１およびφＥ−３は低レベル“Ｌ”であるから、太線のように入力信号ＩＮはＮＡＮＤゲート４０１−１および４０１−３で止められてしまう。
【００１２】
一方、活性化されている中央の１ビット分のディレイ回路のイネーブル信号φＥ−２は高レベル“Ｈ”であるから、入力信号ＩＮはＮＡＮＤゲート４０１−２を通過する。右側の１ビット分のディレイ回路の出力信号ＯＵＴは高レベル“Ｈ”であるから、入力信号ＩＮはＮＡＮＤゲート４０２−２も通過して、出力信号ＯＵＴとして低レベル“Ｌ”の信号が伝達されることになる。上記のように、右側の出力信号ＯＵＴ、すなわち、イネーブル信号φＮが低レベル“Ｌ”の時には、出力信号ＯＵＴは常に低レベル“Ｌ”になるので、この低レベル“Ｌ”の信号が左側の１ビット分のディレイ回路のＮＡＮＤゲートおよびインバータに順次伝達され、最終的な出力信号として取り出される。
【００１３】
このように、活性化された１ビット分のディレイ回路を介して、入力信号ＩＮは折り返されるように信号伝達され、最終的な出力信号になる。つまり、どの部分のイネーブル信号φＥを高レベル“Ｈ”にするかにより、ディレイ量を制御することができる。１ビット分のディレイ量は、ＮＡＮＤゲートとインバータの合計の信号伝搬時間で決定され、この時間がＤＬＬ回路のディレイ単位時間になり、そして、全体のディレイ時間は、１ビット分のディレイ量に通過する段数を乗じた量になる。
【００１４】
図３は図１の半導体集積回路における遅延制御回路（制御部）の一構成例を示す回路図である。
【００１５】
図３に示されるように、ディレイ制御回路（遅延制御回路２１，２２）も点線で囲った１ビット分のディレイ制御回路４３０−２をディレイ回路の段数分接続した構成になっており、各段の出力がディレイ回路の各段のイネーブル信号φＥになる。
【００１６】
具体的に、１ビット分のディレイ制御回路４３０−２は、ＮＡＮＤゲート４３２−２と、インバータ４３３−２で構成されるフリップフロップの両端にそれぞれ直列に接続されたトランジスタ４３５−２，４３８−２；４３７−２，４３９−２、および、ＮＯＲゲート４３１−２を備えて構成されている。トランジスタ４３８−２のゲートは、前段の１ビット分のディレイ制御回路のノード５ａ−２に接続され、また、トランジスタ４３９−２のゲートは、後段の１ビット分のディレイ制御回路のノード５ａ−５に接続されて、前段と後段の信号を受けるようになっている。一方、直列接続されている他方のトランジスタのゲートには、カウントアップする時のセット信号φＳＥおよびφＳＯと、カウントダウンする時のリセット信号φＲＥおよびφＲＯが１ビット置きの回路に供給されている。
【００１７】
図３に示されるように、中央の１ビット分のディレイ制御回路４３０−２では、トランジスタ４３５−２のゲートにセット信号φＳＯが供給され、トランジスタ４３７−２にリセット信号φＲＯが供給され、また、ディレイ制御回路４３０−２の前段および後段の両側の回路の各対応するトランジスタのゲートにはそれぞれセット信号φＳＥおよびリセット信号φＲＥが供給されている。また、ＮＯＲゲート４３１−２には、左側の（前段の）回路のノード５ａ−１と回路４３０−２のノード５ａ−４の信号が入力される構成になっている。なお、φＲはディレイ制御回路をリセットする信号で、電源投入後に一時的に低レベル“Ｌ”になり、その後は高レベル“Ｈ”に固定される。
【００１８】
図４は図３の遅延制御回路の動作を説明するためのタイミング図である。
図４に示されるように、まず、リセット信号φＲが一時的に低レベル“Ｌ”になり、ノード５ａ−１，５ａ−３，５ａ−５が高レベル“Ｈ”、また、５ａ−２，５ａ−４，５ａ−６が低レベル“Ｌ”にリットされる。そして、カウントアップする時には、カウントアップ信号（セット信号）φＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返す。
【００１９】
セット信号φＳＥが低レベル“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−１は接地されて低レベル“Ｌ”になり、また、ノード５ａ−２は高レベル“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に変化したのを受けて、出力信号（イネーブル信号）φＥ−１は高レベル“Ｈ”から低レベル“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＥが低レベル“Ｌ”に戻ったとしても、イネーブル信号φＥ−１は低レベル“Ｌ”のままである。そして、ノード５ａ−１が低レベル“Ｌ”に変化したことを受けて、イネーブル信号（出力信号）φＥ−２が低レベル“Ｌ”から高レベル“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に変化したのでトランジスタ４３８−２はオン状態になり、セット信号φＳＯが低レベル“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−３は接地されて低レベル“Ｌ”に、また、ノード５ａ−４は高レベル“Ｈ”に変化する。さらに、ノード５ａ−４が高レベル“Ｈ”に変化したのを受けて、イネーブル信号φＥ−２は高レベル“Ｈ”から低レベル“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＯが低レベル“Ｌ”に戻ったとしても、イネーブル信号φＥ−２は低レベル“Ｌ”のままである。
【００２０】
そして、ノード５ａ−３が低レベル“Ｌ”に変化したことを受けて、イネーブル信号φＥ−３が低レベル“Ｌ”から高レベル“Ｈ”に変化する。図４では、セット信号φＳＥおよびφＳＯが１パルスずつ出ているだけであるが、ディレイ制御回路が何段にも接続されており、セット信号φＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返せば、出力信号（イネーブル信号）φＥが高レベル“Ｈ”になる段の位置が順次右側にシフトする。従って、位相比較回路３の比較結果によりディレイ量を増加させる必要がある場合には、交互にセット信号φＳＥおよびφＳＯのパルスを入力すればよい。
【００２１】
カウントアップ信号（セット信号）φＳＥおよびφＳＯと、カウントダウン信号（リセット信号）φＲＥおよびφＲＯとが出力されない状態、すなわち低レベル“Ｌ”である状態が維持されれば、イネーブル信号φＥは高レベル“Ｈ”になる段の位置は固定される。従って、位相比較回路３の比較結果によりディレイ量を維持する必要がある場合には、信号φＳＥ、φＳＯ、φＲＥおよびφＲＯのパルスを入力しないようにする。
【００２２】
カウントダウンする時には、リセット信号φＲＥおよびφＲＯのパルスを交互に入力すると、カウントアップ時と逆に出力φＥが高レベル“Ｈ”になる段の位置が順次左側にシフトする。
【００２３】
以上説明したように、図３に示したディレイ制御回路では、パルスを入力することにより、イネーブル信号φＥが高レベル“Ｈ”になる段の位置を１つずつ移動させることが可能であり、これらのイネーブル信号φＥで図２（ｃ）に示したディレイ回路を制御すればディレイ量を１単位ずつ制御することができる。なお、図３に示すディレイ制御回路（制御部）は、図１では、位相比較回路３に含めて描かれている。
【００２４】
図５は図１の半導体集積回路における位相比較回路（位相比較部）の一構成例を示す回路図であり、図６は図５の位相比較回路の動作を説明するためのタイミング図である。
【００２５】
位相比較回路（３）は、図５に示す位相比較部と後述する図７に示す増幅回路部の２つの回路部分で構成されている。
【００２６】
図５において、参照符号φｏｕｔおよびφｅｘｔは、この位相比較回路で比較する出力信号および外部クロック信号を示し、信号φｅｘｔを基準として信号φｏｕｔの位相が判定される。また、φａ〜φｅは増幅回路に接続される出力信号を示している。
【００２７】
図５に示されるように、位相比較回路３の位相比較部は、２個のＮＡＮＤゲートで構成されたフリップフロップ回路４２１並びに４２２、その状態をラッチするラッチ回路４２５並びに４２６、ラッチ回路の活性化信号を生成する回路４２４、および、外部クロック信号φｅｘｔの位相許容値を得る１ディレイ分のディレイ回路４２３を備えて構成されている。
【００２８】
図６（ａ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が進んでいる場合、すなわち、信号φｏｕｔが信号φｅｘｔより先に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。信号φｏｕｔと信号φｅｘｔが共に低レベル“Ｌ”の時には、フリップフロップ回路４２１および４２２のノード６ａ−２、６ａ−３、６ａ−４、６ａ−５は全て高レベル“Ｈ”になっている。信号φｏｕｔが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、ノード６ａ−２および６ａ−４は共に高レベル“Ｈ”から低レベル“Ｌ”に変化する。その後、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”になり、また、１ディレイ分遅れてノード６ａ−１が低レベル“Ｌ”から高レベル“Ｈ”になるが、フリップフロップの両端の電位はすでに確定しているので、何ら変化は生じない。結局、ノード６ａ−２は低レベル“Ｌ”、ノード６ａ−３は高レベル“Ｈ”、ノード６ａ−４は低レベル“Ｌ”、そして、ノード６ａ−５は高レベル“Ｈ”を維持する。
【００２９】
一方、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”に変化したのに応じて、回路４２４の出力信号φａは低レベル“Ｌ”から高レベル“Ｈ”に変化し、ノード６ａ−６には、一時的に高レベル“Ｈ”になるパルスが印加される。このノード６ａ−６はラッチ回路４２５および４２６のＮＡＮＤゲートの入力となっているので、該ＮＡＮＤゲートが一時的に活性化されて、フリップフロップ回路４２１および４２２の両端の電位状態をラッチ回路４２５および４２６に取り込むことになる。最終的には、出力信号φｂが高レベル“Ｈ”、出力信号φｃが低レベル“Ｌ”、出力信号φｄが高レベル“Ｈ”、そして、出力信号φｅが低レベル“Ｌ”になる。
【００３０】
次に、図６（ｂ）は比較対象信号φｏｕｔと比較基準信号φｅｘｔの位相がほぼ同じで、信号φｏｕｔが信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。信号φｏｕｔの立ち上がり時点とノード６ａ−１の立ち上がり時点との時間差内に、信号φｏｕｔが低レベル“Ｌ”から高レベル“Ｈ”に変化した時、まず、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”になることによってフリップフロップ４２１のノード６ａ−３が低レベル“Ｌ”から高レベル“Ｈ”に変化する。フリップフロップ４２２では、ノード６ａ−１が低レベル“Ｌ”のままなので、逆に、ノード６ａ−４が高レベル“Ｈ”から低レベル“Ｌ”に変化する。その後、ノード６ａ−１が高レベル“Ｈ”から低レベル“Ｌ”に変化するが、フリップフロップ４２２の状態はすでに決まっているので、何ら変化は生じない。その後、ノード６ａ−６が一時的に高レベル“Ｈ”になるので、ラッチ回路にはこの状態が記憶され、結局、出力信号φｂが低レベル“Ｌ”、出力信号φｃが高レベル“Ｈ”、出力信号φｄが高レベル“Ｈ”、そして、出力信号φｅが低レベル“Ｌ”になる。
【００３１】
さらに、（ｃ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が遅れており、φｏｕｔがφｅｘｔより後に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合は、φｅｘｔによって２個のフリップフロップ回路４２１と４２２に変化が生じて、６ａ−３と６ａ−５が高レベル“Ｈ”から低レベル“Ｌ”に変化する。そして、最終的には、φｂが低レベル“Ｌ”、φｃが高レベル“Ｈ”、φｄが低レベル“Ｌ”、φｅが高レベル“Ｈ”になる。
【００３２】
このように、信号（比較基準信号）φｅｘｔの立ち上がり時間を基準として、信号（比較対象信号）φｏｕｔの立ち上がり時間がそれ以前に高レベル“Ｈ”になったか、ほぼ同時であったか、或いは、遅れて高レベル“Ｈ”になったかを検出することが可能になる。これらの検出結果を出力信号φｂ、φｃ、φｄ、および、φｅの値としてラッチしておき、その値に基づいてディレイ制御回路をカウントアップするか、カウントダウンするかを決めることになる。
【００３３】
図７は図１の半導体集積回路における位相比較回路（増幅回路部）の一構成例を示す回路図であり、図８は図７の位相比較回路におけるＪＫフリップフロップの動作を説明するためのタイミング図である。
【００３４】
図７に示されるように、位相比較回路３の増幅回路部は、ＪＫフリップフロップ４２７と、ＮＡＮＤゲートおよびインバータで構成される増幅部４２８との２つの部分を備えて構成されている。ＪＫフリップフロップ４２７には、図５の位相比較部からの出力信号φａが入力され、信号φａが低レベル“Ｌ”であるか高レベル“Ｈ”であるかに応じてノード７ａ−９および７ａ−１１の電位が交互に低レベル“Ｌ”と高レベル“Ｈ”を繰り返す仕組みになっている。増幅部４２８は、ＪＫフリップフロップ４２７の出力信号と、信号φｂおよびφｄの信号を受けて増幅して出力する。
【００３５】
まず、ＪＫフリップフロップ４２７の動作を図８のタイミングチャートを参照して説明する。時間Ｔ１で、信号φａが高レベル“Ｈ”から低レベル“Ｌ”に変化すると、ノード７ａ−１および７ａ−１０が低レベル“Ｌ”から高レベル“Ｈ”に変化する。一方、ノード７ａ−１の変化に応じて、ノード７ａ−５，７ａ−６および７ａ−７が変化するが、信号φａが低レベル“Ｌ”であるために、ノード７ａ−８は変化しない。結局、出力（ノード）７ａ−９は変化せず、出力７ａ−１１のみが低レベル“Ｌ”から高レベル“Ｈ”になる。次に、時間Ｔ２になって、φａが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、時間Ｔ１での動きと逆にノード７ａ−８は高レベル“Ｈ”から低レベル“Ｌ”に、７ａ−１０は７ａ−７が変化しないので変化せず、出力７ａ−９は低レベル“Ｌ”から高レベル“Ｈ”に変化し、出力７ａ−１１は変化しない。このように、ＪＫフリップフロップ回路４２７は、信号φａの動きに応じて出力７ａ−９および７ａ−１１が交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返す動きをする。
【００３６】
図９は図７の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントアップ時）であり、図１０は図７の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウント維持時）であり、そして、図１１は図７の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントダウン時）である。次に、増幅部４２８の動作を、図９〜図１１を参照して説明する。
【００３７】
図９は、比較基準信号φｅｘｔの立ち上がりに対して、比較対象信号φｏｕｔが先に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが高レベル“Ｈ”、信号φｃが低レベル“Ｌ”、信号φｄが高レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”である。結局、ノード７ａ−１２が高レベル“Ｈ”になり、ノード７ａ−１３が低レベル“Ｌ”に固定され、セット信号φＳＯおよびφＳＥはＪＫフリップフロップの状態に応じて変化するが、リセット信号φＲＯおよびφＲＥは７ａ−１３が低レベル“Ｌ”のために変化しない。
【００３８】
図１０は、比較対象信号φｏｕｔが比較基準信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが低レベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが高レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”である。結局、ノード７ａ−１２および７ａ−１３が低レベル“Ｌ”に固定され、リセット信号φＳＯおよびφＳＥはＪＫフリップフロップの出力が増幅部に影響することはなく、信号φＳＯ，φＳＥ，φＲＯおよびφＲＥは低レベル“Ｌ”に固定されたままになる。
【００３９】
図１１は、比較対象信号φｏｕｔが比較基準信号φｅｘｔの立ち上がりに対して遅れて低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが低レベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが低レベル“Ｌ”、そして、信号φｅが高レベル“Ｈ”である。結局、ノード７ａ−１２が低レベル“Ｌ”に固定され、ノード７ａ−１３が高レベル“Ｈ”に固定され、リセット信号φＲＯおよびφＲＥはＪＫフリップフロップの状態に応じて変化するが、セット信号φＳＯおよびφＳＥはノード７ａ−１２が低レベル“Ｌ”のために変化しない。
【発明の開示】
【発明が解決しようとする課題】
【００４０】
前述したように、ＤＬＬ等の位相比較技術を用いる場合、外部クロック信号に対して１クロック分遅延する内部クロック信号を得るために、例えば、論理ゲートの段数を制御する方式の遅延制御回路が用いられている。
【００４１】
図１２は関連技術の半導体集積回路における課題を説明するための図であり、遅延制御回路（２１，２２）を簡略化して示すものである。
【００４２】
ところで、図１に示すような半導体集積回路（ＤＬＬ回路）に対する外部クロック信号としては、ユーザーの都合により様々な周期のクロック信号が与えられるため、それに対応させるには遅延制御回路２１（２２）における論理ゲートの段数を十分に確保する必要がある。その結果、ＤＬＬ回路の回路規模が大きくなり、非常に大きな占有面積を必要とすることになる。
【００４３】
具体的に、例えば、外部クロック信号の周期が２０ナノ秒であり、そして、遅延制御回路２１における遅延を除いたノードＡからノードＣの経路における遅延時間（例えば、リアル配線等による遅延時間）が５ナノ秒であると仮定すると、遅延制御回路２１（２２）には、少なくとも１５ナノ秒分の遅延制御用論理ゲートを設ける必要がある。ここで、１ゲート当りの遅延が０．１ナノ秒とすると、１５ナノ秒分の遅延制御用論理ゲートを構成するためには、１５０段の論理ゲートが必要とされる計算になる。
【００４４】
さらに、遅延制御回路２１（２２）における遅延調整の分解能を細かく設定するためには、ポインタを多数設ける必要があり、そのための回路も大きくなり、さらに、図１２に示されるように、最小分解能が論理ゲート２段の遅延で制限されるという問題もある。なお、実際の遅延制御回路２１（２２）は、例えば、図２および図３を参照して説明したように、さらに多くの回路素子を必要とし、より一層回路規模並びに回路の占有面積が大きくなっている。
【００４５】
本発明は、上述した半導体集積回路が有する課題に鑑み、より少ない素子数で回路規模が小さく、且つ、高い分解能により遅延量を制御することのできる半導体集積回路の提供を目的とする。
【課題を解決するための手段】
【００４６】
本発明によれば、第１電源線と第１ノードとの間に接続された抵抗手段と、前記第１ノードと第２電源線との間に接続され、第１電圧制御信号によりスイッチング制御される第１トランジスタと、前記第１ノードと前記第２電源線との間に接続され、第２電圧制御信号によりスイッチング制御され、前記第１トランジスタとはサイズの異なる第２トランジスタと、縦列接続された複数の遅延ゲートと、前記第１ノードに接続されたゲートと、前記複数の遅延ゲートのそれぞれに接続されたドレインと、を有する第３トランジスタと、を有することを特徴とする半導体集積回路が提供される。
【００４７】
本発明の半導体集積回路によれば、電圧発生源は、複数の電圧制御信号を受けて該電圧制御信号に対応した電圧を発生し、電流制御手段は、電圧発生源からの出力電圧に応じて遅延ゲート列に流す電流を制御することにより、複数の電圧制御信号により遅延ゲート列における遅延量を制御するようになっている。
【００４８】
ここで、電圧発生源は、抵抗手段、および各電圧制御信号によりスイッチング制御される複数のサイズの異なるトランジスタを備えて構成され、オン状態のトランジスタおよび抵抗手段により抵抗分割された電位の電圧を出力電圧として発生する。なお、電圧発生源のトランジスタは、各トランジスタのオン抵抗の値が異なるように設定され、複数の電圧制御信号により任意の１つのトランジスタを選択してオン状態とするようになっている。或いは、電圧発生源のトランジスタは、各トランジスタのオン抵抗の値が２のべき乗になるように設定され、また、複数の電圧制御信号は、２進カウンタの制御信号として得られるようになっている。
【００４９】
このように、本発明の半導体集積回路によれば、より少ない素子数で回路規模が小さく、且つ、高い分解能により遅延量を制御することができる。
【発明の効果】
【００５０】
本発明の半導体集積回路によれば、電圧発生源からの出力電圧に応じて遅延ゲート列に流す電流を制御することで複数の電圧制御信号により遅延ゲート列における遅延量を制御するようになっている。これにより、より少ない素子数で回路規模が小さく、且つ、高い分解能により遅延量を制御することが可能となる。
【発明を実施するための最良の形態】
【００５１】
以下、図面を参照して本発明に係る半導体集積回路の実施例を説明する。本発明に係る半導体集積回路は、以下に詳述するように、遅延時間の制御を論理ゲートの段数ではなく、論理ゲートの電源の電流能力を調整することで行うようになっている。
【実施例】
【００５２】
図１３は本発明に係る半導体集積回路の一実施例を概略的に示すブロック回路図である。
【００５３】
図１３に示されるように、本実施例（第１実施例）における遅延制御回路２１（２２）は、位相比較回路３１（３）からの電圧制御信号（制御信号）φ１〜φ４に応じて所定の電圧を発生する電圧発生源２００、該電圧発生源２００の出力電圧が印加されたＰチャネル型ＭＯＳトランジスタ２３０、および、縦列接続された複数段（図１３では６個）のインバータ２２１〜２２６を備えて構成されている。ここで、制御信号φ１〜φ４は、何れか１つの信号が高レベル”Ｈ”で他の信号が低レベル”Ｌ”になって、該高レベル”Ｈ”の制御信号に対応した１つのトランジスタ２１１〜２１４だけがオンするようになっている。そして、このオン状態のトランジスタと抵抗２１０とにより抵抗分割された電圧が電圧発生源２００の出力電圧（Ｖｏ）として出力されるようになっている。
【００５４】
図１３に示されるように、電圧発生源２００は、抵抗２１０および大きさの異なる複数（図１３では４個）のＮチャネル型ＭＯＳトランジスタ２１１〜２１４を備えて構成されている。抵抗２１０の一端は、高電位の電源線（Ｖcc）に接続され、他端は各トランジスタ２１１〜２１４の第１の電極（ドレイン）に共通接続されている。各トランジスタ２１１〜２１４の制御電極（ゲート）には、それぞれ位相比較回路３１からの制御信号φ１〜φ４が供給され、また、該トランジスタ２１１〜２１４の第２の電極（ソース）は低電位の電源線（Ｖss）に接続されている。
【００５５】
ここで、トランジスタ２１１〜２１４は、それぞれ導通抵抗（オン抵抗）が異なるようになっており、具体的に、トランジスタ２１１のゲート幅を１Ｗとすると、トランジスタ２１２，２１３，２１４の各ゲート幅は、それぞれ２Ｗ，３Ｗ，４Ｗというように等差数列的に順次広くなるように設定されている。これにより、トランジスタ２１１〜２１４のオン抵抗をそれぞれＲ１１〜Ｒ１４とすると、Ｒ１１＞Ｒ１２＞Ｒ１３＞Ｒ１４の関係が成り立つ。なお、上記トランジスタ２１１のゲート幅１Ｗの大きさを小さくして、全体のトランジスタ２１１〜２１４の数を増加させれば、回路規模はそれに伴って大きくなるが（図１２の関連技術のものよりは、遙に小さい）、遅延時間を調整制御するための分解能が高くなる。
【００５６】
図１３に示されるように、トランジスタ２３０の第１の電極（ドレイン）はインバータ２２１〜２２６の高電位の電源側に接続され、第２の電極（ソース）は高電位の電源線（Ｖcc）に接続され、そして、制御電極（ゲート）には、電圧発生源２００の出力電圧が印加されるようになっている。ここで、トランジスタ２３０は、ゲートに印加される電圧に応じて、縦列接続された複数のインバータ２２１〜２２６（遅延ゲート列；インバータ列２２０）に供給する電流を制御するものであり、具体的に、該トランジスタ２３０のゲートに印加される電圧が高電位になる程、該トランジスタ２３０を流れる電流は少なくなる。そして、トランジスタ２３０を流れる電流が少なくなれば、インバータ列２２０において、次段のインバータのゲートを充放電するのに要する時間が長くなり（駆動能力が小さくなり）、該インバータ列２２０による遅延時間が長くなる。
【００５７】
図１４は図１３の半導体集積回路の動作を説明するためのタイミング図である。
図１４において、まず、位相比較回路３１からの制御信号（電圧制御信号）φ１〜φ４の内、信号φ１だけが高レベル”Ｈ”で他の信号φ２〜φ４が低レベル”Ｌ”のとき（ＴＴ１）、最もゲート幅が狭く（１Ｗ）オン抵抗が大きいトランジスタ２１１だけがスイッチオンになり、該トランジスタ２１１のオン抵抗（Ｒ１１）と抵抗２１０により抵抗分割された電圧Ｖ１が電圧発生源２００の出力電圧Ｖｏとして出力される。同様に、位相比較回路３１からの制御信号の内、各１つの信号φ２，φ３，φ４だけが高レベル”Ｈ”のとき（ＴＴ２，ＴＴ３，ＴＴ４）、それぞれトランジスタ２１３，２１２，２１１だけがスイッチオンになり、該各トランジスタのオン抵抗と抵抗２１０により抵抗分割された電圧Ｖ２，Ｖ３，Ｖ４が電圧発生源２００の出力電圧Ｖｏとして出力される。
【００５８】
ここで、トランジスタ２１１〜２１４のオン抵抗Ｒ１１〜Ｒ１４の値は、各トランジスタのゲート幅１Ｗ〜４Ｗ対応して、Ｒ１１＞Ｒ１２＞Ｒ１３＞Ｒ１４になっているため、電圧発生源２００の出力電圧Ｖｏにおける電圧Ｖ１〜Ｖ４は、Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４になっている。そして、Ｐチャネル型ＭＯＳトランジスタ２３０のゲートに印加される電圧が高電位になる程、該トランジスタ２３０を流れる電流は少なくなり、その結果、遅延ゲート列（インバータ列）２２０による遅延時間が大きくなる。なお、図１４では、オン抵抗が最も大きいトランジスタ２１１が選択されたときに、該部入力クロック（ノードＡの信号）と遅延要素（リアル配線）４１を介して出力される内部クロック（ノードＣの信号）の位相が同期する（１周期分遅延する）場合を示している。
【００５９】
以上において、電圧発生源２００を構成するトランジスタ２１１〜２１４のサイズの違いの程度（各トランジスタ間のオン抵抗の相違の程度）が遅延時間を制御する場合の分解能に関与することになる。この電圧発生源２００内のトランジスタ２１１〜２１４のサイズの違いおよび該トランジスタの数、或いは、基本になる遅延時間を規定する遅延ゲート列（２２０）の段数等は、必要に応じて様々に設定することができる。
【００６０】
このように、本発明の第１実施例によれば、まず、電圧発生源２００内の異なるオン抵抗を持つ複数のトランジスタを位相比較回路３１の出力信号φ１〜φ４で制御することにより、該電圧発生源２００の出力電圧Ｖｏを調整する。そして、この電圧発生源２００の出力電圧Ｖｏを、遅延ゲート列（２２０）に電流を供給するトランジスタ２３０のゲートに印加することで、遅延ゲート列の遅延時間を制御する。このように、本実施例では、遅延時間の制御が論理ゲートの段数とは無関係に行われるので、回路規模を縮小して回路の占有面積を低減することができ、また、最小分解能もゲート遅延とは無関係に設定することが可能になる。
【００６１】
なお、本発明の半導体集積回路は、例えば、図１に示す回路の位相比較回路３および遅延制御回路２１，２２に対してそのまま適用することができる。
【００６２】
図１５は図１３の半導体集積回路における遅延制御回路（制御部）の一構成例を示す回路図であり、前述した図３の回路に対応する。
【００６３】
すなわち、前述した図３に示す回路では、その出力信号（イネーブル信号）φＥ−１，φＥ−２，φＥ−３により遅延時間を与えるゲートの段数を制御しているのに対して、図１５に示す本回路では、その出力信号φ１〜φ３により、図１３の電圧発生源２００におけるトランジスタ２１１〜２１４の内の１つのトランジスタを選択して該電圧発生源２００の出力電圧Ｖｏを制御するようになっている。従って、図１５に示す遅延制御回路（制御部）の構成自体は、図３と同様のものとなっている。なお、図１５では、制御信号（電圧制御信号）φ１〜φ３を発生する回路のみ描かれているが、図１３で使用される制御信号φ４、或いは、さらに多くの制御信号に関しても同様に生成される。
【００６４】
図１５に示されるように、ディレイ制御回路（遅延制御回路２１，２２）は、点線で囲った１ビット分のディレイ制御回路４３０−２をディレイ回路の段数分接続した構成になっており、各段の出力が図１３の電圧発生源２００における各トランジスタ２１１〜２１３のゲートに供給される制御信号φ１〜φ３に対応している。
【００６５】
具体的に、１ビット分のディレイ制御回路４３０−２は、ＮＡＮＤゲート４３２−２と、インバータ４３３−２で構成されるフリップフロップの両端にそれぞれ直列に接続されたトランジスタ４３５−２，４３８−２；４３７−２，４３９−２、および、ＮＯＲゲート４３１−２を備えて構成されている。トランジスタ４３８−２のゲートは、前段の１ビット分のディレイ制御回路のノード５ａ−２に接続され、また、トランジスタ４３９−２のゲートは、後段の１ビット分のディレイ制御回路のノード５ａ−５に接続されて、前段と後段の信号を受けるようになっている。一方、直列接続されている他方のトランジスタのゲートには、カウントアップする時のセット信号φＳＥおよびφＳＯと、カウントダウンする時のリセット信号φＲＥおよびφＲＯが１ビット置きの回路に供給されている。
【００６６】
図１５に示されるように、中央の１ビット分のディレイ制御回路４３０−２では、トランジスタ４３５−２のゲートにセット信号φＳＯが供給され、トランジスタ４３７−２にリセット信号φＲＯが供給され、また、ディレイ制御回路４３０−２の前段および後段の両側の回路の各対応するトランジスタのゲートにはそれぞれセット信号φＳＥおよびリセット信号φＲＥが供給されている。また、ＮＯＲゲート４３１−２には、左側の（前段の）回路のノード５ａ−１と回路４３０−２のノード５ａ−４の信号が入力される構成になっている。なお、φＲはディレイ制御回路をリセットする信号で、電源投入後に一時的に低レベル“Ｌ”になり、その後は高レベル“Ｈ”に固定される。
【００６７】
図１６は図１５の遅延制御回路の動作を説明するためのタイミング図である。
図１６に示されるように、まず、リセット信号φＲが一時的に低レベル“Ｌ”になり、ノード５ａ−１，５ａ−３，５ａ−５が高レベル“Ｈ”、また、５ａ−２，５ａ−４，５ａ−６が低レベル“Ｌ”にリットされる。そして、カウントアップする時には、カウントアップ信号（セット信号）φＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返す。
【００６８】
セット信号φＳＥが低レベル“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−１は接地されて低レベル“Ｌ”になり、また、ノード５ａ−２は高レベル“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に変化したのを受けて、出力信号（制御信号）φ１は高レベル“Ｈ”から低レベル“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＥが低レベル“Ｌ”に戻ったとしても、制御信号φ１は低レベル“Ｌ”のままである。そして、ノード５ａ−１が低レベル“Ｌ”に変化したことを受けて、制御信号（出力信号）φ２が低レベル“Ｌ”から高レベル“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に変化したのでトランジスタ４３８−２はオン状態になり、セット信号φＳＯが低レベル“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−３は接地されて低レベル“Ｌ”に、また、ノード５ａ−４は高レベル“Ｈ”に変化する。さらに、ノード５ａ−４が高レベル“Ｈ”に変化したのを受けて、制御信号φ２は高レベル“Ｈ”から低レベル“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＯが低レベル“Ｌ”に戻ったとしても、制御信号φ２は低レベル“Ｌ”のままである。
【００６９】
そして、ノード５ａ−３が低レベル“Ｌ”に変化したことを受けて、制御信号φ３が低レベル“Ｌ”から高レベル“Ｈ”に変化する。図１６では、セット信号φＳＥおよびφＳＯが１パルスずつ出ているだけであるが、ディレイ制御回路が何段にも接続されており、セット信号φＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返せば、出力信号（制御信号）φ１〜φ３が高レベル“Ｈ”になる段の位置が順次右側にシフトする。
【００７０】
従って、位相比較回路３１（３）の比較結果によりディレイ量を増加させる必要がある場合には、交互にセット信号φＳＥおよびφＳＯのパルスを入力すれば、例えば、制御信号φ３だけが高レベル”Ｈ”だったのが、制御信号φ２を介して、制御信号φ１だけが高レベル”Ｈ”になり、図１３における電圧発生源２００の出力電圧Ｖｏが高くなる。すなわち、Ｐチャネル型ＭＯＳトランジスタ２３０のゲート電圧が高くなり、該トランジスタ２３０を流れる電流が少なくなる。すなわち、遅延ゲート列（インバータ列２２０）を構成する各ゲート（インバータ）に流れる電流が少なくなって、ゲート入力を充放電する時間が長くなり、その結果、遅延時間が長くなる。
【００７１】
カウントアップ信号（セット信号）φＳＥおよびφＳＯと、カウントダウン信号（リセット信号）φＲＥおよびφＲＯとが出力されない状態、すなわち低レベル“Ｌ”である状態が維持されれば、制御信号φ１〜φ３は高レベル“Ｈ”になる段の位置は固定される。従って、位相比較回路３１の比較結果によりディレイ量を維持する必要がある場合には、信号φＳＥ、φＳＯ、φＲＥおよびφＲＯのパルスを入力しないようにする。
【００７２】
カウントダウンする時には、リセット信号φＲＥおよびφＲＯのパルスを交互に入力すると、カウントアップ時と逆に出力φＥが高レベル“Ｈ”になる段の位置が順次左側にシフトする。
【００７３】
以上説明したように、図１５に示したディレイ制御回路では、パルスを入力することにより、制御信号φ（φ１〜φ３）が高レベル“Ｈ”になる段の位置を１つずつ移動させることが可能であり、これらの制御信号φ１〜φ３で図１３に示した電源発生源２００のトランジスタ２１１〜２１３を制御すれば遅延ゲート列（インバータ列）２２０によるディレイ量を制御することができる。なお、図１５に示すディレイ制御回路（制御部）は、図１では、位相比較回路３（３１）に含めて描かれている。
【００７４】
図１７は図１３の半導体集積回路における位相比較回路（位相比較部）の一構成例を示す回路図であり、図１８は図１７の位相比較回路の動作を説明するためのタイミング図である。
【００７５】
位相比較回路（３１）は、図１５に示す位相比較部と後述する図１９に示す増幅回路部の２つの回路部分で構成されている。
【００７６】
図１７において、参照符号φｏｕｔおよびφｅｘｔは、この位相比較回路で比較する出力信号および外部クロック信号を示し、信号φｅｘｔを基準として信号φｏｕｔの位相が判定される。また、φａ〜φｃは増幅回路に接続される出力信号を示している。ここで、図１７に示す回路では、上述した図５の回路におけるフリップフロップ回路４２２、１ディレイ分のディレイ回路４２３、および、ラッチ回路４２６は設けられていない。
【００７７】
図１７に示されるように、位相比較回路３１の位相比較部は、２個のＮＡＮＤゲートで構成されたフリップフロップ回路４２１、その状態をラッチするラッチ回路４２５、および、ラッチ回路の活性化信号を生成する回路４２４を備えて構成されている。
【００７８】
図１８（ａ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が進んでいる場合、すなわち、信号φｏｕｔが信号φｅｘｔより先に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。信号φｏｕｔと信号φｅｘｔが共に低レベル“Ｌ”の時には、フリップフロップ回路４２１のノード６ａ−２および６ａ−３は高レベル“Ｈ”になっている。信号φｏｕｔが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、ノード６ａ−２は高レベル“Ｈ”から低レベル“Ｌ”に変化する。その後、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”になっても、フリップフロップ回路４２１の両端の電位はすでに確定しているので、何ら変化は生じない。結局、ノード６ａ−２は低レベル“Ｌ”、そして、ノード６ａ−３は高レベル“Ｈ”を維持する。
【００７９】
一方、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”に変化したのに応じて、回路４２４の出力信号φａは低レベル“Ｌ”から高レベル“Ｈ”に変化し、ノード６ａ−６には、一時的に高レベル“Ｈ”になるパルスが印加される。このノード６ａ−６はラッチ回路４２５のＮＡＮＤゲートの入力になっているので、該ＮＡＮＤゲートが一時的に活性化されて、フリップフロップ回路４２１の両端の電位状態をラッチ回路４２５に取り込むことになる。最終的には、出力信号φｂが高レベル“Ｈ”、また、出力信号φｃが低レベル“Ｌ”になる。
【００８０】
次に、図１８（ｂ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が遅れており、φｏｕｔがφｅｘｔより後に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合は、φｅｘｔによってフリップフロップ回路４２１に変化が生じて、６ａ−３が高レベル“Ｈ”から低レベル“Ｌ”に変化する。そして、最終的には、φｂが低レベル“Ｌ”、そして、φｃが高レベル“Ｈ”になる。
【００８１】
このように、信号（比較基準信号）φｅｘｔの立ち上がり時間を基準として、信号（比較対象信号）φｏｕｔの立ち上がり時間がそれ以前に高レベル“Ｈ”になったか、或いは、遅れて高レベル“Ｈ”になったかを検出することが可能になる。これらの検出結果を出力信号φｂおよびφｃの値としてラッチしておき、その値に基づいてディレイ制御回路をカウントアップするか、カウントダウンするかを決めることになる。
【００８２】
図１９は図１３の半導体集積回路における位相比較回路（増幅回路部）の一構成例を示す回路図であり、図２０は図１９の位相比較回路におけるＪＫフリップフロップの動作を説明するためのタイミング図である。
【００８３】
図１９に示されるように、位相比較回路３１の増幅回路部は、ＪＫフリップフロップ４２７と、ＮＡＮＤゲートおよびインバータで構成される増幅部４２８との２つの部分を備えて構成されている。ＪＫフリップフロップ４２７には、図１７の位相比較部からの出力信号φａが入力され、信号φａが低レベル“Ｌ”であるか高レベル“Ｈ”であるかに応じてノード７ａ−９および７ａ−１１の電位が交互に低レベル“Ｌ”と高レベル“Ｈ”を繰り返す仕組みになている。増幅部４２８は、ＪＫフリップフロップ４２７の出力信号と、信号φｂおよびφｃの信号を受けて増幅して出力する。
【００８４】
まず、ＪＫフリップフロップ４２７の動作を図２０のタイミングチャートを参照して説明する。時間Ｔ１で、信号φａが高レベル“Ｈ”から低レベル“Ｌ”に変化すると、ノード７ａ−１および７ａ−１０が低レベル“Ｌ”から高レベル“Ｈ”に変化する。一方、ノード７ａ−１の変化に応じて、ノード７ａ−５，７ａ−６および７ａ−７が変化するが、信号φａが低レベル“Ｌ”であるために、ノード７ａ−８は変化しない。結局、出力（ノード）７ａ−９は変化せず、出力７ａ−１１のみが低レベル“Ｌ”から高レベル“Ｈ”になる。次に、時間Ｔ２になって、φａが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、時間Ｔ１での動きと逆にノード７ａ−８は高レベル“Ｈ”から低レベル“Ｌ”に、７ａ−１０は７ａ−７が変化しないので変化せず、出力７ａ−９は低レベル“Ｌ”から高レベル“Ｈ”に変化し、出力７ａ−１１は変化しない。このように、ＪＫフリップフロップ回路４２７は、信号φａの動きに応じて出力７ａ−９および７ａ−１１が交互に高レベル“Ｈ”と低レベル“Ｌ”を繰り返す動きをする。
【００８５】
図２１は図１９の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントアップ時）であり、また、図２２は図１９の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントダウン時）である。次に、増幅部４２８の動作を、図２１および図２２を参照して説明する。
【００８６】
図２１は、比較基準信号φｅｘｔの立ち上がりに対して、比較対象信号φｏｕｔが先に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが高レベル“Ｈ”、また、信号φｃが低レベル“Ｌ”である。すなわち、セット信号φＳＯおよびφＳＥはＪＫフリップフロップの状態に応じて変化するが、リセット信号φＲＯおよびφＲＥは信号φｃが低レベル“Ｌ”のために変化しない。
【００８７】
図２２は、比較対象信号φｏｕｔが比較基準信号φｅｘｔの立ち上がりに対して遅れて低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、信号φｂが低レベル“Ｌ”、また、信号φｃが高レベル“Ｈ”である。すなわち、リセット信号φＲＯおよびφＲＥはＪＫフリップフロップの状態に応じて変化するが、セット信号φＳＯおよびφＳＥは信号φｂが低レベル“Ｌ”のために変化しない。
【００８８】
図２３は本発明に係る半導体集積回路が適用される一例としてのシンクロナスＤＲＡＭの構成を示すブロック図であり、図２４は図２３のシンクロナスＤＲＡＭの動作を説明するためのタイミング図である。
【００８９】
本発明が適用される半導体集積回路の一例としてのシンクロナスＤＲＡＭ（ＳＤＲＡＭ）は、例えば、パイプライン方式が採用され、１６Ｍ・２バンク・８ビット幅のものとして構成されている。
【００９０】
図２３に示されるように、ＳＤＲＡＭは、汎用ＤＲＡＭのＤＲＡＭコア１０８ａ、１０８ｂの他に、クロックバッファ１０１、コマンドデコーダ１０２、アドレスバッファ／レジスタ＆バンクアドレスセレクト（アドレスバッファ）１０３、Ｉ／Ｏデータバッファ／レジスタ１０４、制御信号ラッチ１０５ａ，１０５ｂ、モードレジスタ１０６、コラムアドレスカウンタ１０７ａ，１０７ｂを備えている。ここで、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ端子は、従来の動作とは異なり、その組み合わせで各種コマンドを入力することによって動作モードが決定されるようになっている。各種コマンドは、コマンドデコーダで解読されて、動作モードに応じて各回路を制御することになる。また、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号は、制御信号ラッチ１０５ａと１０５ｂにも入力されて次のコマンドが入力されるまで、その状態がラッチされる。
【００９１】
アドレス信号は、アドレスバッファ１０３で増幅されて各バンクのロードアドレスとして使用される他、コラムアドレスカウンタ１０７ａおよび１０７ｂの初期値として使用される。
【００９２】
クロックバッファ１０１は、内部クロック生成回路１２１および出力タイミング制御回路１２２を備えている。内部クロック生成回路１２１は、外部クロックＣＬＫから通常の内部クロック信号を生成するものであり、また、出力タイミング制御回路１２２は、前述したようなＤＬＬを適用して正確な遅延制御（位相制御）を行ったクロック信号を発生するためのものである。
【００９３】
Ｉ／Ｏデータバッファ／レジスタ１０４は、データ入力バッファ１３およびデータ出力バッファ５（出力回路５０〜５７）を備え、ＤＲＡＭコア１０８ａおよび１０８ｂから読み出された信号は、データ出力バッファ５により所定のレベルに増幅され、出力タイミング制御回路１２２からのクロック信号に従ったタイミングでデータがパッドＤＱ０〜ＤＱ７を介して出力される。また、入力データに関しても、パッドＤＱ０〜ＤＱ７から入力されたデータは、データ入力バッファ１３を介して取り込まれる。ここで、本発明の半導体集積回路が対象としているリアル配線（ＲＬ）は、この出力タイミング制御回路１２２から各データ出力バッファ５までの配線に対応している。
【００９４】
上記のＳＤＲＡＭの読み取り動作を図２４を参照して説明する。
まず、外部クロックＣＬＫは、このＳＤＲＡＭが使用されるシステムから供給される信号であり、このＣＬＫの立ち上がりに同期して、各種コマンド、アドレス信号、入力データを取込み、又は出力データを出力するように動作する。
【００９５】
ＳＤＲＡＭからデータを読み出す場合、コマンド信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号）の組み合わせからアクティブ（ＡＣＴ）コマンドをコマンド端子に入力し、アドレス端子にはローアドレス信号を入力する。このコマンド、ローアドレスが入力されると、ＳＤＲＡＭは活性状態になり、ローアドレスに応じたワード線を選択して、ワード線上のセル情報をビット線に出力し、センスアンプで増幅する。
【００９６】
さらに、ローアドレスに関係した部分の動作時間（ｔＲＣＤ）後に、リードコマンド（Ｒｅａｄ）とコラムアドレスを入力する。コラムアドレスに従って、選択されたセンスアンプデータをデータバス線に出力し、データバスアンプで増幅し、出力バッファでさらに増幅して出力端子（ＤＱ）にデータが出力される。これら一連の動作は汎用ＤＲＡＭとまったく同じ動作であるが、ＳＤＲＡＭの場合、コラムアドレスに関係する回路がパイプライン動作するようになっており、リードデータは毎サイクル連続して出力されることになる。これにより、データ転送速度は外部クロックの周期になる。
【００９７】
ＳＤＲＡＭでのアクセス時間には３種類あり、いずれもＣＬＫの立ち上がり時点を基準にして定義される。図２４において、ｔＲＡＣはローアドレスアクセス時間、ｔＣＡＣはコラムアドレスアクセス時間、ｔＡＣはクロックアクセス時間を示している。このＳＤＲＡＭを高速メモリシステムで使用する場合、コマンドを入力してから最初にデータが得られるまでの時間であるｔＲＡＣやｔＣＡＣも重要であるが、クロックアクセス時間ｔＡＣも重要なものである。
【００９８】
図２５は図２３のシンクロナスＤＲＡＭの要部構成を概略的に示すブロック図であり、ＳＤＲＡＭにおけるパイプライン動作を説明するためのもので、一例としてパイプが３段設けられている場合を示している。
【００９９】
ＳＤＲＡＭでのコラムアドレスに関係する処理回路は、処理の流れに沿って複数段に分割されており、分割された各段の回路をパイプと呼んでいる。
【０１００】
クロックバッファ１０１は、図２３を参照して説明したように、内部クロック生成回路１２１および出力タイミング制御回路１２２を備え、内部クロック生成回路１２１の出力（通常の内部クロック信号）がパイプ−１およびパイプ−２に供給され、出力タイミング制御回路１２２の出力（位相制御された内部クロック信号）がパイプ−３の出力回路５（データ出力バッファ：５０〜５７）に供給されるようになっている。
【０１０１】
各パイプは供給された内部クロック信号に従って制御され、各パイプの間には、パイプ間の信号の伝達タイミングを制御するスイッチが設けられており、これらのスイッチも、クロックバッファ１０１（内部クロック生成回路１２１）で生成された内部クロック信号により制御される。
【０１０２】
図２５に示す例では、パイプ−１において、コラムアドレスバッファ１１６でアドレス信号を増幅してコラムデコーダ１１８にアドレス信号を送り、コラムデコーダ１１８で選択されたアドレス番地に相当するセンスアンプ回路１１７の情報をデータバスに出力し、データバスの情報をデータバスアンプ１１９で増幅するまで行われる。また、パイプ−２にはデータバス制御回路１２０のみが設けられ、パイプ−３はＩ／Ｏバッファ１０４（出力回路５）で構成されている。なお、Ｉ／Ｏバッファ１０４におけるデータ入力バッファ１３は図２５では省略されている。
【０１０３】
そして、各パイプ内の回路も、クロックサイクル時間内で動作完了するならば、パイプとパイプとの間にあるスイッチをクロック信号に同期して開閉することで、リレー式にデータを送り出す。これにより、各パイプでの処理が並行に行われることになり、出力端子にはクロック信号に同期して連続的にデータが出力されることになる。
【０１０４】
図２６は本発明に係る半導体集積回路における出力回路（データ出力バッファ回路：５，５０〜５７）の一構成例を示すブロック図である。図２５および図２６に示されるように、図２６におけるＤａｔａ１およびＤａｔａ２は、セルアレイ１１５から読み出され、センスアンプ１１７とデータバスアンプ１１９とデータバス制御回路１２０を介して出力された記憶データに対応する信号であり、Ｄａｔａ１およびＤａｔａ２は、出力データが高レベル“Ｈ”の場合には共に低レベル“Ｌ”であり、出力データが低レベル“Ｌ”の場合には共に高レベル“Ｈ”である。なお、出力データが高レベル“Ｈ”でも低レベル“Ｌ”でもないハイインピーダンス状態（ハイゼット状態）をとることも可能であり、その場合にはデータバス制御回路１２０において、Ｄａｔａ１が高レベル“Ｈ”に、Ｄａｔａ２が低レベル“Ｌ”になるように変換される。信号φｏｅは、出力タイミング制御回路１２２（第１の遅延制御回路２１）の出力信号（クロック信号）に対応するもので、出力回路５（５０〜５７）のイネーブル信号として機能するものである。
【０１０５】
クロック信号φｏｅが高レベル“Ｈ”になると、Ｄａｔａ１とＤａｔａ２の情報がデータ出力パッド６（６０〜６７）に現出するように動作する。例えば、データ出力パッド６に高レベル“Ｈ”を出力する場合を想定すると、クロック信号φｏｅが低レベル“Ｌ”から高レベル“Ｈ”に変化し、ノード８ａ−１が低レベル“Ｌ”に、ノード８ａ−２が高レベル“Ｈ”になって、トランスファーゲートがオンしてＤａｔａ１およびＤａｔａ２がノード８ａ−３および８ａ−６に伝達される。その結果、ノード８ａ−５が低レベル“Ｌ”に、ノード８ａ−８が高レベル“Ｈ”になると、出力用のＰチャンネルトランジスタ８１はオンになり、また、Ｎチャンネルトランジスタ８２はオフになって、データ出力パッド６には高レベル“Ｈ”の出力が現れることになる。また、クロック信号φｏｅが低レベル“Ｌ”になると、トランスファーゲートはオフして、それまでの出力状態が保持される。
【０１０６】
以上の説明では、本発明の半導体集積回路をシンクロナスＤＲＡＭとして説明したが、本発明はシンクロナスＤＲＡＭに限らず、外部から入力される信号に同期して出力信号が出力される半導体集積回路であればどのようなものにも適用可能である。
【０１０７】
図２７は本発明に係る半導体集積回路におけるダミーの内部出力クロック配線４２（ダミー配線ＤＬ）の一構成例を説明するための図である。図２７から明らかなように、ダミー配線ＤＬは、例えば、チップ上に形成され、リアル配線（ＲＬ）と同じ線幅の配線により形成されている。なお、以下に説明する半導体集積回路モジュールにおけるダミーの内部出力クロック配線２４２および半導体集積回路システムにおけるダミーの内部出力クロック配線３４２に関しても、同様に、モジュール上或いは回路基板上にダミー用の配線を設けることになる。なお、このダミー配線の代わりに、所定の値を有する容量素子或いは抵抗素子等を組み合わせて代用することも可能である。
【０１０８】
図２８は本発明に係る半導体集積回路の他の実施例を概略的に示すブロック回路図である。本実施例では、前述した図１３の実施例における電圧発生言２００のトランジスタ２１１〜２１４の等差的に設定されたゲート幅１Ｗ，２Ｗ，３Ｗ，４Ｗを、２のべき乗となるように１Ｗ，２Ｗ，４Ｗ，８Ｗと設定するようになっている。
【０１０９】
図２８に示されるように、本実施例（第２実施例）における遅延制御回路２１（２２）は、位相比較回路３２（３）からの電圧制御信号（制御信号）φ１〜φ４に応じて所定の電圧を発生する電圧発生源３００、該電圧発生源３００の出力電圧Ｖｏが印加されたＰチャネル型ＭＯＳトランジスタ３３０、および、縦列接続された複数段（図２８では６個）のインバータ３２１〜３２６を備えて構成されている。
【０１１０】
電圧発生源３００は、抵抗３１０および大きさの異なる複数（図２８では４個）のＮチャネル型ＭＯＳトランジスタ３１１〜３１４を備えて構成されている。抵抗３１０の一端は、高電位の電源線（Ｖcc）に接続され、他端は各トランジスタ３１１〜３１４の第１の電極（ドレイン）に共通接続されている。各トランジスタ３１１〜３１４の制御電極（ゲート）には、それぞれ位相比較回路３１からの制御信号φ１〜φ４が供給され、また、該トランジスタ２１１〜２１４の第２の電極（ソース）は低電位の電源線（Ｖss）に接続されている。
【０１１１】
ここで、トランジスタ３１１〜３１４は、それぞれ導通抵抗（オン抵抗）が異なるようになっており、具体的に、トランジスタ３１１のゲート幅を１Ｗとすると、トランジスタ３１２，３１３，３１４の各ゲート幅は、それぞれ２Ｗ，４Ｗ，８Ｗというように２のべき乗に順次広くなるように設定されている。そして、本実施例において、制御信号φ１〜φ４は、図１３の実施例とは異なり、４ビットのカウンタの出力信号のように高レベル”Ｈ”或いは低レベル”Ｌ”となるように構成され、該制御信号φ１〜φ４によりスイッチオンになったトランジスタ３１１〜３１４のオン抵抗の合成値と抵抗３１０とにより抵抗分割された電圧が電圧発生源３００の出力電圧（Ｖｏ）として出力されるようになっている。
【０１１２】
すなわち、本実施例においては、全ての制御信号φ１〜φ４が高レベル”Ｈ”で全てのトランジスタ３１１〜３１４がオン状態になって、電圧発生源３００の出力電圧Ｖｏが最も低くなる状態から、制御信号φ１だけが高レベル”Ｈ”で一番オン抵抗の大きい（一番ゲート幅の狭い）トランジスタ３１１だけがオン状態になって、電圧発生源３００の出力電圧Ｖｏが最も高くなる状態までが１６段階で制御されるようになっている。このように、本実施例では、電圧発生源３００および位相比較回路３１の素子数を抑えつつ分解能を上げることが可能になる。
【０１１３】
なお、Ｐチャネル型ＭＯＳトランジスタ３３０および遅延ゲート列３２０における遅延時間の制御は、前述した図１３の実施例と同様である。すなわち、図２８に示されるように、トランジスタ３３０の第１の電極（ドレイン）はインバータ３２１〜３２６の高電位の電源側に接続され、第２の電極（ソース）は高電位の電源線（Ｖcc）に接続され、そして、制御電極（ゲート）には、電圧発生源３００の出力電圧が印加されるようになっている。ここで、トランジスタ３３０は、ゲートに印加される電圧に応じて、縦列接続された複数のインバータ３２１〜３２６（遅延ゲート列；インバータ列３２０）に供給する電流を制御するものであり、具体的に、該トランジスタ３３０のゲートに印加される電圧が高電位になる程、該トランジスタ３３０を流れる電流は少なくなる。そして、トランジスタ３３０を流れる電流が少なくなれば、インバータ列３２０において、次段のインバータのゲートを充放電するのに要する時間が長くなり（駆動能力が小さくなり）、該インバータ列３２０による遅延時間が長くなる。
【０１１４】
このように、本実施例は、図１３の実施例においては、電圧とポインタ（φ１〜φ）との関係が１対１の制御であったのを、電圧発生源３００内のトランジスタ３１１〜３１４のオン抵抗（導通抵抗）を２のべき乗で設定し、ポインタを２進カウンタで構成することにより、ポインタの数を減らしつつ、細かい分解能で十分な遅延幅が確保することができる。なお、トランジスタのオン抵抗は、ゲート幅の長さに反比例するため、トランジスタ３１１〜３１４のオン抵抗を２のべき乗で設定することは、該トランジスタのゲート幅を２のべき乗の逆数で設定することに対応し、結局、トランジスタ３１１〜３１４のゲート幅を２のべき乗（１Ｗ，２Ｗ，４Ｗ，８Ｗ）で設定うればよいことになる。
【０１１５】
図２９は図２８の半導体集積回路の動作を説明するためのタイミング図である。
図２９において、まず、位相比較回路３２からの全ての制御信号（電圧制御信号）φ１〜φ４が低レベル”Ｌ”のとき（ｔｔ１）、全てのトランジスタ３１１〜３１４はオフ状態になって、高電位の電源電圧（Ｖcc：Ｖ０１）が電圧発生源３００の出力電圧Ｖｏとして出力される。次に、制御信号φ１だけが高レベル”Ｈ”で、他の制御信号φ２〜φ４が低レベル”Ｌ”のとき（ｔｔ２）、最もゲート幅が狭く（１Ｗ）オン抵抗が大きいトランジスタ３１１だけがスイッチオンになり、該トランジスタ３１１のオン抵抗と抵抗３１０により抵抗分割された電圧Ｖ０２が電圧発生源３００の出力電圧Ｖｏとして出力される。さらに、制御信号φ１およびφ２が高レベル”Ｈ”で、他の制御信号φ３およびφ４が低レベル”Ｌ”のとき（ｔｔ３）、最もオン抵抗の大きいトランジスタ３１１および２番目にオン抵抗の大きいトランジスタ３１２だけがスイッチオンになり、該トランジスタ３１１および３１２のオン抵抗を合成したものと抵抗３１０により抵抗分割された電圧Ｖ０３が電圧発生源３００の出力電圧Ｖｏとして出力される。
【０１１６】
同様に、位相比較回路３２からの制御信号φ１〜φ４が４ビットのカウンタ的に制御され（ｔｔ４〜ｔｔ１６）、高レベル”Ｈ”になる制御信号φ１〜φ４に対応したトランジスタ３１１〜３１４のオン抵抗を合成したものと抵抗２１０により抵抗分割された電圧Ｖ０４〜Ｖ１６が電圧発生源３００の出力電圧Ｖｏとして出力される。なお、位相比較回路３２からの全ての制御信号φ１〜φ４が高レベル”Ｈ”のとき（ｔｔ１６）、全てのトランジスタ３１１〜３１４はスイッチオンになり、これら全てのトランジスタのオン抵抗を合成したもの（最も抵抗値が小さい場合）と抵抗３１０により抵抗分割された電圧Ｖ１６が電圧発生源３００の出力電圧Ｖｏとして出力される。
【０１１７】
ここで、トランジスタ３１１〜３１４のオン抵抗の値は、２のべき乗に設定された各トランジスタのゲート幅（１Ｗ，２Ｗ，４Ｗ，８Ｗ）に応じた（反比例した）値になっているため、それらのオン抵抗を合成したものと抵抗３１０との抵抗分割により得られる電圧発生源３００の出力電圧Ｖｏ（電圧Ｖ０１〜Ｖ１６）は、Ｖ０１＞Ｖ０２＞Ｖ０３＞Ｖ０４＞Ｖ０５＞Ｖ０６＞Ｖ０７＞Ｖ０８＞Ｖ０９＞Ｖ１０＞Ｖ１１＞Ｖ１２＞Ｖ１３＞Ｖ１４＞Ｖ１５＞Ｖ１６になっている。そして、Ｐチャネル型ＭＯＳトランジスタ３３０のゲートに印加される電圧が高電位になる程、該トランジスタ３３０を流れる電流は少なくなり、そして、遅延ゲート列（インバータ列）３２０による遅延時間が大きくなる。
【０１１８】
以上において、電圧発生源３００を構成するトランジスタ３１１〜３１４の数、或いは、基本となる遅延時間を規定する遅延ゲート列（３２０）の段数等は、必要に応じて様々に設定することができる。
【０１１９】
このように、本発明の第２実施例によれば、前述した第１実施例よりも、少ない素子数で高い分解能の遅延制御を行うことができる。
【０１２０】
図３０および図３１は図２８の半導体集積回路における遅延制御回路（制御部）の一構成例を示す回路図である。ここで、図３０（ａ）は、最もオン抵抗の大きい（最もゲート幅の狭い：１Ｗ）のトランジスタ３１１を制御するための制御信号（電圧制御信号）φ１を生成する回路を示し、また、図３０（ｂ）は、２番目にオン抵抗の大きい（２番目にゲート幅の狭い：２Ｗ）のトランジスタ３１２を制御するための制御信号φ２を生成する回路を示している。さらに、図３１（ａ）は、トランジスタ３１３（ゲート幅：４Ｗ）を制御するための制御信号φ３を生成する回路を示し、また、図３１（ｂ）は、最もオン抵抗の小さい（最もゲート幅の広い：８Ｗ）のトランジスタ３１４を制御するための制御信号φ４を生成する回路を示している。また、図３２は図３０および図３１の遅延制御回路の動作を説明するためのタイミング図である。
【０１２１】
図３０（ａ）に示されるように、制御信号φ１を生成する回路は、５つのインバータ３３１〜３３５および２つのトランスファゲート３３６，３３７で構成されている。ここで、トランスファゲート３３６および３３７は、信号φにより交互にオン／オフを繰り返し、トランスファゲート３３７は、インバータ３３２および３３３で構成されたラッチ回路の出力をインバータ３３４および３３５で構成されたラッチ回路へ伝えると共に、トランスファゲート３３６の入力へフィードバック（Ｎ０１）するようになっている。そして、インバータ３３４および３３５で構成されたラッチ回路の出力が制御信号φ１として出力される。この制御信号φ１は、図３２に示されるように、信号φの１周期毎に高レベル”Ｈ”および低レベル”Ｌ”を繰り返すようになっている。
【０１２２】
図３０（ｂ）に示されるように、制御信号φ２を生成する回路は、９つのインバータ３３８〜３４６および６つのトランスファゲート３４７〜３５２で構成され、入力信号として、信号φ，φｕｐ，φｄｎおよび制御信号φ１を受け取って制御信号φ２を生成するようになっている。すなわち、図３２に示されるように、信号φｕｐおよびφｄｎにより選択された一方のトランスファゲート３５１または３５２を介して制御信号φ１またはその反転信号がノードＮ１２の信号として伝えられ、該ノードＮ１２の信号により選択された一方のトランスファゲート３４９または３５０を介してノードＮ１１の信号が、インバータ３４１および３４２で構成されたラッチ回路へ供給される。
【０１２３】
次に、図３１（ａ）に示されるように、制御信号φ３を生成する回路は、９つのインバータ３５３〜３６１、６つのトランスファゲート３６２〜３６７、および、２つの２入力ＮＯＲゲート３６８，３６９で構成され、入力信号として、信号φ，φｕｐ，φｄｎおよび制御信号φ１，φ２を受け取って制御信号φ３を生成するようになっている。また、図３１（ｂ）に示されるように、制御信号φ４を生成する回路は、９つのインバータ３７０〜３７８、６つのトランスファゲート３７９〜３８４、および、２つの３入力ＮＯＲゲート３８５，３８６で構成され、入力信号として、信号φ，φｕｐ，φｄｎおよび制御信号φ１，φ２，φ３を受け取って制御信号φ４を生成するようになっている。ここで、図３１（ａ）と図３１（ｂ）との比較から明らかなように、ＮＯＲゲート３６８，３６９（３８５，３８６）の入力数以外は同様の構成とされている。
【０１２４】
図３２に示されるように、図３１（ａ）および図３１（ｂ）に示される回路は、ＮＯＲゲート３６８または３６９（３８５または３８６）の入力信号φ１，φ２（φ１，φ２、φ３）が全て高レベル”Ｈ”のとき、カウントアップ信号φｕｐまたカウントダウン信号φｄｎにより選択されたトランスファゲート３６６または３６７（３８３または３８４）を介してノードＮ２２（Ｎ３２）に伝えられ、該ノードＮ２２（Ｎ３２）の信号によりトランスファゲート３６４または３６５（３８１または３８２）を介してノードＮ２１（Ｎ３１）の信号をインバータ３５６および３５７（３７３および３７４）で構成されたラッチ回路へ供給され、出力信号φ３（φ４）として出力される。
【０１２５】
このように、制御信号（φ２〜φ４）は、カウントアップの場合（信号φｕｐが高レベル”Ｈ”で信号φｄｎが低レベル”Ｌ”の場合）、下位の制御信号（φ１〜φ３）が全て高レベル”Ｈ”のときに、次のクロックサイクル（φ）で当該制御信号（φ２〜φ４）が高レベル”Ｈ”となる。具体的に、例えば、制御信号φ４が低レベル”Ｌ”から高レベル”Ｈ”に変化するのは、カウントアップの場合、制御信号φ１、φ２，φ３が全て高レベル”Ｈ”となっているときの次の信号φの立ち下がり（図３２中の参照符号ＴＵ）タイミングである。
【０１２６】
逆に、制御信号（φ２〜φ４）は、カウントダウンの場合（信号φｕｐが低レベル”Ｌ”で信号φｄｎが高レベル”Ｈ”の場合）、下位の制御信号（φ１〜φ３）が全て低レベル”Ｌ”のときに、次のクロックサイクルで当該制御信号（φ２〜φ４）が高レベル”Ｈ”から低レベル”Ｌ”に変化する。具体的に、例えば、制御信号φ４が高レベル”Ｈ”から低レベル”Ｌ”に変化するのは、カウントダウンの場合、制御信号φ１、φ２，φ３が全て低レベル”Ｌ”となっているときの次の信号φの立ち下がり（図３２中の参照符号ＴＤ）タイミングである。
【０１２７】
なお、図３０および図３１に示す各回路構成は、制御信号φ１〜φ４を生成するための回路の一例であり、他に様々な回路構成を採用することができ、また、図３２に示すタイミング図も各回路構成により変化し得るのはいうまでもない。
【０１２８】
図３３は図２８の半導体集積回路における位相比較回路（位相比較部）の一構成例を示す回路図であり、図３４は図３３の位相比較回路の動作を説明するためのタイミング図である。
【０１２９】
位相比較回路３２は、前述した第１実施例と同様に、図１５に示す位相比較部と後述する図１９に示す増幅回路部の２つの回路部分で構成されている。
【０１３０】
図３３において、参照符号φｏｕｔおよびφｅｘｔは、この位相比較回路で比較する出力信号および外部クロック信号を示し、信号φｅｘｔを基準として信号φｏｕｔの位相が判定される。また、φ，φｕｐ，φｄｎは増幅回路に接続される出力信号を示している。ここで、図３３に示す回路においても、図１７の回路と同様に、図５の回路におけるフリップフロップ回路４２２、１ディレイ分のディレイ回路４２３、および、ラッチ回路４２６は設けられていない。
【０１３１】
図３３に示されるように、位相比較回路３２の位相比較部は、２個のＮＡＮＤゲートで構成されたフリップフロップ回路４２１、その状態をラッチするラッチ回路４２５、および、ラッチ回路の活性化信号を生成する回路４２４を備えて構成されている。
【０１３２】
図３４（ａ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が進んでいる場合、すなわち、信号φｏｕｔが信号φｅｘｔより先に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。信号φｏｕｔと信号φｅｘｔが共に低レベル“Ｌ”の時には、フリップフロップ回路４２１のノード６ａ−２および６ａ−３は高レベル“Ｈ”になっている。信号φｏｕｔが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、ノード６ａ−２は高レベル“Ｈ”から低レベル“Ｌ”に変化する。その後、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”になっても、フリップフロップ回路４２１の両端の電位はすでに確定しているので、何ら変化は生じない。結局、ノード６ａ−２は低レベル“Ｌ”、そして、ノード６ａ−３は高レベル“Ｈ”を維持する。
【０１３３】
一方、信号φｅｘｔが低レベル“Ｌ”から高レベル“Ｈ”に変化したのに応じて、回路４２４の出力信号φは低レベル“Ｌ”から高レベル“Ｈ”に変化し、ノード６ａ−６には、一時的に高レベル“Ｈ”になるパルスが印加される。このノード６ａ−６はラッチ回路４２５のＮＡＮＤゲートの入力になっているので、該ＮＡＮＤゲートが一時的に活性化されて、フリップフロップ回路４２１の両端の電位状態をラッチ回路４２５に取り込むことになる。最終的には、出力信号φｕｐが高レベル“Ｈ”、また、出力信号φｄｎが低レベル“Ｌ”になる。
【０１３４】
次に、図３４（ｂ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が遅れており、φｏｕｔがφｅｘｔより後に低レベル“Ｌ”から高レベル“Ｈ”になる場合を示している。この場合は、φｅｘｔによってフリップフロップ回路４２１に変化が生じて、６ａ−３が高レベル“Ｈ”から低レベル“Ｌ”に変化する。そして、最終的には、φｕｐが低レベル“Ｌ”、そして、φｄｎが高レベル“Ｈ”になる。
【０１３５】
このように、信号（比較基準信号）φｅｘｔの立ち上がり時間を基準として、信号（比較対象信号）φｏｕｔの立ち上がり時間がそれ以前に高レベル“Ｈ”になったか、或いは、遅れて高レベル“Ｈ”になったかを検出することが可能になる。これらの検出結果を出力信号φｕｐおよびφｄｎの値としてラッチしておき、その値に基づいてディレイ制御回路をカウントアップするか、カウントダウンするかを決めることになる。
【０１３６】
上述の各実施例において、電圧発生源２００，３００におけるトランジスタは４つ（２１１〜２１４，３１１〜３１４）として説明し、また、遅延ゲート列２２０，３２０におけるインバータは６段（２２１〜２２６，３２１〜３２６）として説明したが、これらは説明を簡略化するための単なる例であり、様々な数（段数）に設定してもよく、さらに、トランジスタおよび遅延ゲートの構成もｎチャネル型ＭＯＳトランジスタおよびインバータに限定されるものではない。なお、以上の説明では、メモリ（ＳＤＲＡＭ）を例として説明したが、本発明は、他の様々な半導体集積回路に対しても幅広く適用することができるのはいうまでもない。
【図面の簡単な説明】
【０１３７】
【図１】関連技術としての半導体集積回路の一例を概略的に示すブロック図である。
【図２】図１の半導体集積回路における遅延制御回路（遅延部）の一構成例を説明するための図である。
【図３】図１の半導体集積回路における遅延制御回路（制御部）の一構成例を示す回路図である。
【図４】図３の遅延制御回路の動作を説明するためのタイミング図である。
【図５】図１の半導体集積回路における位相比較回路（位相比較部）の一構成例を示す回路図である。
【図６】図５の位相比較回路の動作を説明するためのタイミング図である。
【図７】図１の半導体集積回路における位相比較回路（増幅回路部）の一構成例を示す回路図である。
【図８】図７の位相比較回路におけるＪＫフリップフロップの動作を説明するためのタイミング図である。
【図９】図７の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントアップ時）である。
【図１０】図７の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウント維持時）である。
【図１１】図７の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントダウン時）である。
【図１２】関連技術の半導体集積回路における課題を説明するための図である。
【図１３】本発明に係る半導体集積回路の一実施例を概略的に示すブロック回路図である。
【図１４】図１３の半導体集積回路の動作を説明するためのタイミング図である。
【図１５】図１３の半導体集積回路における遅延制御回路（制御部）の一構成例を示す回路図である。
【図１６】図１５の遅延制御回路の動作を説明するためのタイミング図である。
【図１７】図１３の半導体集積回路における位相比較回路（位相比較部）の一構成例を示す回路図である。
【図１８】図１７の位相比較回路の動作を説明するためのタイミング図である。
【図１９】図１３の半導体集積回路における位相比較回路（増幅回路部）の一構成例を示す回路図である。
【図２０】図１９の位相比較回路におけるＪＫフリップフロップの動作を説明するためのタイミング図である。
【図２１】図１９の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントアップ時）である。
【図２２】図１９の位相比較回路における増幅回路部の動作を説明するためのタイミング図（カウントダウン時）である。
【図２３】本発明に係る半導体集積回路が適用される一例としてのシンクロナスＤＲＡＭの構成を示すブロック図である。
【図２４】図２３のシンクロナスＤＲＡＭの動作を説明するためのタイミング図である。
【図２５】図２３のシンクロナスＤＲＡＭの要部構成を概略的に示すブロック図である。
【図２６】本発明に係る半導体集積回路における出力回路（データ出力バッファ回路）の一構成例を示す回路図である。
【図２７】本発明に係る半導体集積回路におけるダミーの内部出力クロック配線（ダミー配線）の一構成例を説明するための図である。
【図２８】本発明に係る半導体集積回路の他の実施例を概略的に示すブロック回路図である。
【図２９】図２８の半導体集積回路の動作を説明するためのタイミング図である。
【図３０】図２８の半導体集積回路における遅延制御回路（制御部）の一構成例を示す回路図（その１）である。
【図３１】図２８の半導体集積回路における遅延制御回路（制御部）の一構成例を示す回路図（その２）である。
【図３２】図３０および図３１の遅延制御回路の動作を説明するためのタイミング図である。
【図３３】図２８の半導体集積回路における位相比較回路（位相比較部）の一構成例を示す回路図である。
【図３４】図３３の位相比較回路の動作を説明するためのタイミング図である。
【符号の説明】
【０１３８】
１    クロック入力パッド
３，３１，３２    位相比較回路
５，５０〜５７    出力回路（出力バッファ回路）
６，６０〜６７    データ出力パッド
２１，２２    遅延制御回路
４１    内部出力クロック配線（リアル配線）
４２    ダミーの内部出力クロック配線（ダミー配線）
２００，３００    電圧発生源
２１０，３１０    抵抗手段（抵抗）
２１１〜２１４，３１１〜３１４    トランジスタ（Ｎチャネル型ＭＯＳトランジスタ）
２２０，３２０    遅延ゲート列（インバータ列）
２２１〜２２６，３２１〜３２６    遅延ゲート（インバータ）
２３０，３３０    電流制御手段（Ｐチャネル型ＭＯＳトランジスタ）
φ１〜φ４    電圧制御信号（制御信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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