(57)【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタにおけるドレイン、ボディ間のＰＮ接合の順方向バイアス状態を防止する方法であって、該方法は、
トランジスタのゲートに電圧を印加して前記トランジスタをＯＮ状態にし、該トランジスタのソース、ドレイン間に電流が流れるのを可能にするステップであって、前記ソースがソース電圧である、ステップと、
前記トランジスタのボディを前記ＯＮ状態の間、前記トランジスタのソースに接続するステップと、
前記トランジスタのゲートに電圧を印加して前記トランジスタをＯＦＦ状態にし、該トランジスタのソース、ドレイン間に電流が流れない状態にするステップと、
前記ＯＦＦ状態の間、前記トランジスタのボディを前記トランジスタのソースから前記トランジスタのソース電圧と異なる電圧に切換えるステップであって、前記異なる電圧は、前記トランジスタのソースに接続された前記トランジスタのボディが該トランジスタのドレイン、ボディ間のＰＮ接合を順方向バイアス状態に保とうとする時、前記トランジスタのドレイン、ボディ間のＰＮ接合を逆バイアス状態にするように作用する電圧である、前記切換えるステップと、
を含み、
前記トランジスタをＯＦＦ状態にするために前記トランジスタのゲートに印加される電圧が、前記異なる電圧と同じ電圧である、
方法。
【請求項２】
前記トランジスタはＰＭＯＳトランジスタであって、そのソースが第１の基準電圧に接続され、そのドレインが負荷を介してアースに接続されており、前記ＯＦＦ状態において、前記ドレインが前記第１の基準電圧より大きい第２の基準電圧に切換えられる請求項１に記載の方法。
【請求項３】
前記異なる電圧が前記第２の基準電圧と同じである請求項２に記載の方法。
【請求項４】
前記トランジスタを前記ＯＦＦ状態にするために前記トランジスタのゲートに印加された前記電圧が前記第２の基準電圧と同じである請求項３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にいえば、ＭＯＳトランジスタ回路に関する。さらに詳細にいえば、本発明は、このような回路に用いられるＭＯＳトランジスタをバイアスするための装置と方法に関する。
【発明の開示】
【発明が解決しようとする課題】
【０００２】
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）では、ゲートとチヤンネルとを分離するために、薄い誘電体障壁層（バリア）が用いられる。ゲートに加えられる電圧は誘電体障壁層の中に電界を誘起し、それにより、チヤンネル領域の中の自由キャリアの濃度の制御を行う。このようなデバイスは、ゲートが絶縁された電界効果トランジスタ（ＩＧＦＥＴ）、または単にＭＯＳトランジスタと呼ばれる。Ａ．グレーベン（Ａ．Ｇｒｅｂｅｎｅ）の著書、「バイポーラおよびＭＯＳアナログ集積回路設計（Ｂｉｐｏｌａｒ  ａｎｄ  ＭＯＳ  Ａｎａｌｏｇ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｄｅｓｉｇｎ）」、Ｊ．ウイリ・アンド・サンズ社、１９８４年、１０６頁、を参照されたい。多量の不純物が添加されたポリシリコンのような非金属導電体でゲートが作成されていても、ＭＯＳという用語が用いられることを断っておく。
【０００３】
ＭＯＳトランジスタは、チヤンネル領域の導電形に応じて、Ｐチヤンネル・デバイスとＮチヤンネル・デバイスとに分類される。さらに、ＭＯＳトランジスタは、「増強形」デバイスまたは「欠乏形」デバイスとして分類することもできる。欠乏形ＭＯＳＦＥＴでは、ゲート電圧が加えられていない時、ゲートの下に導電チヤンネルが存在する。ゲート電圧が加えられると、このチヤンネルの一部分が欠乏形になり、それにより、ソースとドレイン間の電流が制御される。増強形ＭＯＳトランジスタでは、ドレイン電圧が加えられていない時、ソースとドレインの間には導電チヤンネルは存在しない。正しい極性のゲート・バイアスが加えられる時、そしてこのゲート・バイアスが閾値ＶＴを越えて増大する時、ゲートの真下に局所的な反転層ができる。この反転層が、ソース電極とドレイン電極との間の導電チヤンネルとしての役割を果たす。もし加えられるゲート・バイアスがさらに増大するならば、誘起されたチヤンネルの抵抗率は減少し、そしてソースからドレインに流れる電流が増強される。前記著書の１０６〜１０７頁を参照されたい。
【０００４】
ＭＯＳトランジスタは良好なスイッチを形成する。その理由は、（１）デバイスがオンで導電状態である時、ソースとドレインとの間に固有の直流オフセット電圧がないこと、および（２）制御端子（ゲート）が信号路から電気的に分離され、したがって制御路と信号路との間に直流電流が流れないこと、である。前記著書の３０３頁を参照されたい。
【０００５】
通常、ＭＯＳＦＥＴのすべての活性領域は、基板に対して逆バイアスが加えられる。したがって、同じ基板の上に作成された隣接するデバイスは、別の分離用拡散を行わないでも電気的な分離を行うことができる。半導体領域のバルク体積部分は、通常、不活性である。それは、電流がゲートの真下の薄い表面チヤンネル層に限定されているからである。ＭＯＳトランジスタのバルク体積部分は、「ボディ」または「バック・ゲート」と呼ばれる。そして効率的な動作が行われるために、ＭＯＳトランジスタのバルク体積部分は、通常、ソースと同じ電位に接続される。前記著書の１０８頁を参照されたい。けれども、下記で説明される従来の電圧レベル・シフト回路のような一定の回路では、ソース・ボディ接合を逆バイアス状態に保持するために、および大きな接合電流がトランジスタの内部側を流れるのを防止するために、異なる電位をボディに加えることが必要である。このような電流は回路の正規の動作を妨げ、およびデバイスまたは回路に永久的な損傷を与えるであろう。
【０００６】
したがって、ＮチヤンネルＭＯＳ（ＮＭＯＳ）トランジスタの場合、ボディ（またはバルク体積部分）はソースとドレインの両方に関し負になるようにバイアスされなければならなく、そしてＰチヤンネルＭＯＳ（ＰＭＯＳ）トランジスタの場合、ボディはソースとドレインの両方に関し正になるようにバイアスされなければならない。欠乏形デバイスでは、もしボディとソース（および、したがって、チヤンネル）との間の逆電圧ＶＳＢ＝ＶＳ−ＶＢが増大するならば、チヤンネルの付近の欠乏領域の幅が大きくなるであろう。このことは、導電的チヤンネルを発生させることなく、欠乏領域を保持するために必要な最小ゲート電圧ＶＧ＝ＶＴを増加させるであろう。他方、増強形デバイスでは、逆電圧の増大は増強領域を狭くし、増強領域を発達させてチヤンネルを発生させるのに必要な電圧ＶＧ＝ＶＴを増加させるであろう。逆バイアス電圧ＶＳＢの大きさに応じてＶＴが変化する現象は、「ボディ効果」として知られている。閾値ＶＴの大きさを増加させるのに加えて、ボディ効果のまた別の好ましくない結果は、デバイスがカスケード構成で動作する時、デバイスの相互コンダクタンスおよび出力インピーダンスを小さくすることである。ボディ効果の現象は、ＶＳ≠ＶＢで動作するＭＯＳデバイスの主要な制限である。前記著書の２６８〜２７１頁、およびＲ．グレゴリアン（Ｒ．Ｇｒｅｇｏｒｉａｎ）ほか名の著書「信号処理のためのアナログＭＯＳ集積回路（Ａｎａｌｏｇ  ＭＯＳ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  ｆｏｒ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ）」、Ｊ．ウイリ・アンド・サンズ社、１９８６年、７７〜７８頁、を参照されたい。
【０００７】
図１（ａ）は、基板ボディがソース電位に接続された典型的なＭＯＳトランジスタの図である。図１（ａ）にはＰＭＯＳトランジスタの場合が示されているが、このような構成体は、図１（ｂ）に示されているように、ドレインとソースとの間にＰＮダイオードが接続されているのと等価である。ＶＢ＝ＶＳ接続は、通常、ＰＮ接合を逆バイアスするのに効果的であり、そしてそれは閾値電圧ＶＴを最も小さくするので、ＶＢ＝ＶＳ接続はデバイスに対し効率的動作と最小面積領域の要請（すなわち、チヤンネル長およびチヤンネル幅）を結果として生ずる。また、このような接続により、多数個のＭＯＳトランジスタが配置設計されている場合、加えられた電圧Ｖ＋の変動に対し、比較的一様な抵抗率が得られる。けれども、ＭＯＳデバイスが変動する電圧を受ける場合、ボディ・ソース逆バイアス作用は回路に対して機能しなくなり、時にはドレイン電圧ＶＤがソースに対し順方向バイアス電位となるであろう。このことは、多数の異なる電圧の中の１つの選定された電圧で容量性負荷を駆動するために、別個のＭＯＳスイッチが並列に接続されている回路に対して当てはまる。このようなドライバ配置の１つの例は、マトリックス・アドレス可能平坦パネル表示列ドライバの中に存在する。このドライバでは、異なるＭＯＳトランジスタが異なる電圧の中の１つの選定された電圧を、画像用画素の濃度階調制御のためのような表示列に加えるのに用いられる。このような電圧レベル・シフタ構成体では、ボディ・ダイオード接合の両端に逆バイアスを保持するための要請は、ボディをソースに接続することを妨げる。それは、容量性負荷に加えられる最低の電圧以外のすべての電圧は、他のボディ・ダイオードを順方向にバイアスし、それにより、負荷の充電を妨げるであろうからである。
【０００８】
この制限は、図２に示された従来の電圧レベル・シフト回路の動作を調べることにより理解することができる。図２に示された電圧レベル・シフト回路では、容量性負荷ＣＬを、選定された異なる電圧レベルＶ１（例えば、５ボルト）、Ｖ２（例えば、１０ボルト）、またはＶ３（例えば、２０ボルト）のそれぞれで駆動するために、複数個のＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３が並列に接続されている。トランジスタＭ１をオン状態にする（トランジスタＭ２、Ｍ３はオフ状態にある）ために、もし制御電圧ＶＧ≧ＶＴが加えられるならば、電圧Ｖ１（５ボルト）が負荷ＣＬおよびトランジスタＭ２、Ｍ３のドレインに加えられるであろう。トランジスタの接続が図１と同様であると仮定すると、トランジスタＭ２、Ｍ３のソースはさらに高い電位にあるので、このことはＭ２、Ｍ３のＰＮ接合に対し順方向バイアス作用の問題点を提起しない。Ｍ２に対する電圧差ＶＤＳはＶ１−Ｖ２＝−５ボルトとなり、そしてＭ３に対する電圧差はＶ１−Ｖ３＝−１５ボルトとなるであろう。したがって、ＶＢＳ＝０の場合でも、Ｍ２、Ｍ３のボディ・ダイオードは逆バイアスされ、そして電圧Ｖ１が負荷ＣＬを充電するために加えられるであろう。けれども、もしトランジスタＭ２またはトランジスタＭ３の内の１つのトランジスタがオン状態にされるならば、このことは当てはまらないであろう。もしトランジスタＭ２がオン状態（トランジスタＭ１、Ｍ３はオフ状態）にあるならば、Ｖ２（１０ボルト）がＭ１、Ｍ３のドレインに加えられるであろう。このことはＭ３をボディ・ダイオードが逆バイアス（ＶＤＳ３＝Ｖ２−Ｖ３＝−１０ボルト）されたままにするであろうが、Ｍ１のボディ・ダイオードを順方向バイアス（ＶＤＳ１＝Ｖ２−Ｖ１＝５ボルト）にするであろう。したがって、Ｍ１がオフ状態にある場合、電流はＭ１のボディに流れ、負荷ＣＬの充電を妨げるであろう。Ｍ３がオン状態にある場合（Ｍ１およびＭ２はオフ状態）、Ｍ１とＭ２の両方は順方向にバイアスされたボディ・ダイオードを有し、そしてそれらのボディを流れる電流は負荷ＣＬの充電を妨げるであろう。
【０００９】
この問題点を解決するために、低い電圧Ｖ１、Ｖ２に接続されたトランジスタＭ１、Ｍ２のボディすなわち「バック・ゲート」は、逆バイアス状態を保持するために、図２に示すように電圧ＶＢ≧Ｖ３に接続される。けれども、ソースからボディへの大きなバイアスＶＳＢは、低い電圧Ｖ１、Ｖ２を加えるために接続されたトランジスタＭ１、Ｍ２のボディ効果を増大し、そしてこれらのデバイスの利得が減少するであろう。したがって、チヤンネル・オン抵抗値ＲＤＳＯＮが利得に直接に関連するから、同じ目標ＲＤＳＯＮを達成するために、さらに大きなボディ効果を有するＭＯＳ構造体Ｍ１、Ｍ２はより大きな面積領域、すなわち、「フットプリント」を必要とするであろう。したがって、最も大きな電圧に接続されたＭＯＳスイッチ以外のすべてのＭＯＳスイッチは、さらに大きくさらに高い電圧差に適応できるために、より大きく作成しなければならない。ボディとソースとの間のさらに大きな電圧差はまた、デバイスの動作効率を大幅に減少させるであろう。さらに、異なるデバイスの間のそれぞれの抵抗値ＲＤＳＯＮの一様性が減少し、過渡的に大きな負荷を電源に加える危険性があって、飽和電流点を越えて十分な制御ができないであろう。
【００１０】
したがって、本発明の１つの目的は、ボディ効果を補償するために、大きなＭＯＳトランジスタを用いることを必要としないで、ＭＯＳデバイスが異なる電圧レベルの下にある、電圧レベル・シフタおよび他の回路における順方向バイアス作用の問題点を解決することである。
【課題を解決するための手段】
【００１１】
本発明により、トランジスタがチヤンネル電流のオン状態とオフ状態との間で変化する時、ソースからボディへのバイアスを１つの電圧から他の電圧にスイッチすることにより、それらの面積領域を増大することを必要としないで、ＭＯＳトランジスタのボディ効果を制御することが得られる。１つの好ましい実施例では、１つの電圧を負荷に選択的に接続するのに用いられるＭＯＳトランジスタのボディは、オン状態の期間中はそのソースに接続され、そしてオフ状態の期間中は逆バイアスを保持するために他の電圧に接続される。
【００１２】
下記で詳細に説明される例示的応用例である電圧レベル・シフタの場合、それぞれ異なる電圧源を容量性負荷に選択的に接続するために、複数個のＭＯＳトランジスタが並列に接続されてスイッチとして動作する。主スイッチがオン状態にある時はそのソースに、または主スイッチがオフ状態にある時は加えられた電圧の中の最も高い電圧に、のいずれかに主スイッチの各々のボディを接続するために、補助スイッチが備えられる。ＰＭＯＳ実施例の場合、スイッチがオン状態にある時、ボディがソースに接続されそしてゲートがアースに接続されるが、しかしスイッチがオフ状態にある時、ボディとゲートとの両方が最も高い電圧に接続される。
【実施例】
【００１３】
本発明の実施例は、例示および説明のためのものである。下記において、本発明の実施例を添付図面を参照しながら説明する。
【００１４】
添付図面の全体について、同等なエレメントには同等な参照番号が付されている。
【００１５】
図３（ａ）は本発明の原理を簡単に理解するための図であって、本発明によるソース・ボディのバイアスのスイッチングを用いたＭＯＳトランジスタの単純化された概要図である。例示された実施例は、増強形ＰＭＯＳトランジスタを用いている。けれども、本発明が関与する分野の技術者にはすぐに理解されるように、同じ原理がＮＭＯＳトランジスタにも応用することができ、および欠乏形ＭＯＳトランジスタにも応用することができる。また、図示されたＰＭＯＳ増強形構造体に適用される原理は、ＮＭＯＳ増強形構造体にも適用することができ、そして欠乏形ＭＯＳ構造体にも適用するできることが分かるであろう。
【００１６】
図３（ａ）において、トランジスタＭは、図１（ａ）に示されているようにゲートがアースに接続され、そしてボディがソースに接続されて、オン状態に接続されている。図３（ｂ）に示されている等価な構造体では、ドレインとボディとの間のＰＮ接合が、ドレインとソースとの間に接続されたダイオードＰＮとして示されている。ソース・ボディ接続ＶＳＢ＝０がダイオードＰＮに対し逆バイアスを保持する限り、この構造体は十分であり、そして効率的な動作が得られる。けれども、トランジスタＭがオフ状態にある時、もしドレインに加えられた電圧ＶＤがソースに加えられた電圧ＶＳよりも小さいならば、すなわち、ＶＤがＶ＋よりも小さいかＶ＋に等しいならば、その時にのみ逆バイアス状態が存在するであろう。前記で説明したように（前記の図１（ａ）、図１（ｂ）、および図２に関連した説明を参照）、従来の回路は、ソースにではなく、ドレインから見て期待される常に最も高い電位にボディを接続することにより、逆バイアスを保持する。けれども、このことは「ボディ効果」を増大させて、効率的でない動作を生じさせ、そしてさらに大型のデバイスが必要になる。本発明に従って補助スイッチＳ１を備えることにより、このような欠点を回避することができる。補助スイッチＳ１は、トランジスタＭがオフ状態にある時、ボディのバイアス電圧を大きな電圧ＶＭＡＸにスイッチする。電圧ＶＭＡＸは、トランジスタＭのドレインに期待される最も大きな電圧に等しいか、またはそれよりもさらに大きく、したがって、オフ状態の期間中、トランジスタＭのボディ・ダイオードは確実に逆バイアスされるであろう。バック・ゲート電圧をＶＭＡＸに設定するのに加えて、ゲート（すなわち、フロント・ゲート）電圧ＶＧもまた、オフ状態にするために、同じ電圧ＶＭＡＸにスイッチするように設定される。このことにより、デバイスＭはチヤンネルの両端に電位ＶＢ−ＶＧを有しないであろう。
【００１７】
図４は、本発明の原理を用いて図２の回路を実施した図である。ここで再び、電圧レベル・シフト回路は、容量性負荷ＣＬをそれぞれ駆動するために並列に接続された、選定された異なる電圧レベルＶ１（例えば５ボルト）、Ｖ２（例えば１０ボルト）、またはＶ３（例えば２０ボルト）を備えた複数個のＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３を有する。負荷ＣＬの充電のために電圧Ｖ１、Ｖ２、またはＶ３の内の１つの電圧を接続するために、トランジスタＭ１、Ｍ２、Ｍ３が制御されて、それらの中の１つのトランジスタがオン状態にされ、そして他のトランジスタがオフ状態にされる。最も大きな電圧のトランジスタＭ３は、通常の方法で効率な動作を達成するために、そのボディがソースに接続される。他方、低い電圧のトランジスタＭ１、Ｍ２は、それぞれ、スイッチＳ１、Ｓ２に接続される。スイッチＳ１、Ｓ２は、このデバイスがオン状態にある時、ボディをそのソースに接続し、そしてこのデバイスがオフ状態にある時、ボディを最も高い電圧Ｖ３に接続する。デバイスＭ１、Ｍ２、Ｍ３のすべてのゲートは、デバイスがオンになるべき時、アース電位（０ボルト）が加えられるように接続され、そしてデバイスがオフになるべき時、最も高い電位Ｖ３が加えられるように接続される。
【００１８】
動作の際、トランジスタＭ３がオンになって容量性負荷ＣＬの両端に最も高い電位Ｖ３が加えられる時、Ｍ３のゲートが０ボルトでありそしてそのボディがＶ３であり、Ｍ２のゲートがＶ３でありそしてそのボディがＶ３（スイッチＳ２は「Ｂ」位置にある）であり、Ｍ１のゲートがＶ３でありそしてそのボディがＶ３（スイッチＳ１が「Ｂ」位置にある）である。Ｍ３がオン、Ｍ２がオフ、Ｍ１がオフの時、負荷ＣＬは電圧Ｖ３で充電される。容量性負荷ＣＬを電圧Ｖ２で充電するためには、Ｍ３はそのゲートおよびボディがＶ３であってオフになり、そしてＭ２はそのゲートが０ボルトおよびスイッチＳ２が「Ａ」位置に設定されることによりそのボディがそのソースに接続されてオンになり、そしてＭ１のゲートがＶ３およびそのボディがＶ３でオフのままである。最も低い電圧Ｖ１を負荷ＣＬに接続するためには、Ｍ３はそのゲートがＶ３およびボディがＶ３でオフになり、そしてＭ２はそのゲートがＶ３およびボディがＶ３（Ｓ２が「Ｂ」位置にある）でオフになり、そしてＭ１はそのゲートが０ボルトおよびそのボディがそのソースにスイッチされ（Ｓ１が「Ａ」位置にスイッチされ）てオンになる。このように、それぞれのオン状態に対し、Ｍ１およびＭ２のボディは、それぞれ、低い電圧Ｖ１またはＶ２に接続され、したがって、このＭＯＳ構造体はそれ程大型である必要はない。けれども、これらのスイッチがオフである時、これらのスイッチはＶ３に接続され、それにより、さらに高い電圧Ｖ２またはＶ３が負荷ＣＬに接続される時、さらに高い電圧Ｖ２またはＶ３から逆電流が流れるのが防止される。したがって、デバイスの各々は、オフ状態にある時、回路の最も高い電位に接続されるようにスイッチされたボディすなわちバック・ゲートを有するか、またはオン状態にある時（そのソースに接続された）その最も効率的な動作点にあるようにスイッチされたボディすなわちバック・ゲートを有するか、である。オフ状態にある時に最も高い電位（すなわち、Ｖ３）に接続することにより、順方向バイアス状態には決して到達しないことが保証される。
【００１９】
図５は、補助スイッチＳ１の構造体に対する１つの特定の実施例の図である。同じ構造体はスイッチＳ２に対しても用いることができる。ＶＩＮと記された端子は、Ｍ１のゲートに対する制御入力ＶＧとして接続される。Ｍ１のソースは電圧Ｖ１に接続され、そしてＭ１のドレインは負荷ＣＬを通してアースに接続される。（点線で示された）補助スイッチ回路Ｓ１は、２個の付加的ＰＭＯＳトランジスタＭ４、Ｍ５を有する。これらの２個の付加的ＰＭＯＳトランジスタＭ４、Ｍ５は、電圧Ｖ３とＭ１のソースとの間にカスコード構成で接続される。Ｍ４のソースはＶ３に接続され、そしてＭ４のゲートは反転器ＩＶ１の出力に接続され、そしてＭ４のボディはそのソースに接続される。反転器ＩＶ１の入力はＭ１のゲートに接続される。Ｍ５のソースはＭ４のドレインに接続され、そしてＭ５のゲートはＭ１のゲートに接続され、そしてＭ５のドレインはＭ１のソースに接続され、そしてＭ５のボディはＭ４のソースに接続される。Ｍ１のボディはＭ５のソースに接続される。
【００２０】
動作の際、ＶＩＮがアース（０ボルト）に接続されてＭ１がオンになる時、Ｖ３が（反転器ＩＶ１を通して）Ｍ４のゲートに加えられ、そして０ボルトがＭ５のゲートに加えられるであろう。このために、Ｍ４がオフになり、そしてＭ５がオンになる。したがって、Ｍ１のボディが、Ｍ５を通して、Ｍ１のソースに接続される。このことにより、トランジスタＭ１のオン状態の期間中、効率的な動作が可能になる。他方、電圧Ｖ３がＶＩＮに加えられてトランジスタＭ１がオフになる時、Ｍ４のゲートは、反転器ＩＶ１を通して、アース（反転ＶＩＮ＝０ボルト）に接続され、そしてＭ５のゲートはＶＩＮ＝Ｖ３に接続されるであろう。このことはトランジスタＭ４をオンにし、そしてトランジスタＭ５をオフにし、それにより電圧Ｖ３が、トランジスタＭ４を通して、Ｍ１のボディに加えられる。したがって、Ｍ１がオフである時、そのゲートとボディとの両方が電圧Ｖ３に接続されるであろう。
【００２１】
Ｖ３およびＶ１のスイッチングはすべてトランジスタＭ４およびＭ５で実行される。けれども、これらのトランジスタには非常に小さな電流を流すだけでよい。それは、これらのトランジスタは負荷ＣＬを充電するための主電流が流れるためのものではなく、単にバック・ゲートをスイッチするためだけのものであるからである。したがって、それらのＲＤＳＯＮ抵抗値または利得はそれ程重要ではなく、主スイッチング・トランジスタＭ１、Ｍ２、およびＭ３に比べて非常に小型に作成することができる。反転器ＩＶ１は、静止電流のロードに用いられる典型的な交差結合形のシフタ（ＶＩＮ端子および反転ＶＩＮ端子の両方が存在する）の中に通常存在する。したがって、スイッチング回路Ｓ１およびＳ２は、バック・ゲートをスイッチするための２個の小さなＭＯＳ構造体を単に付加することにより作成することができ、それにより、図２の従来の設計のデバイスに比べて、Ｍ１、Ｍ２デバイスの寸法を大幅に小さくすることができるという利点が得られる。
【００２２】
また、バック・ゲートのスイッチングは、オン状態抵抗値ＲＤＳＯＮのさらによい制御を与え、それにより、抵抗値のさらによい一様性が得られる。その結果、ボディ効果の変動が消えるので、構造体が処理工程に依存することが少なくなる。
【００２３】
図６および図７は、同じ回路にＮＭＯＳを用いた場合の等価な実施例の図である。ＮＭＯＳ実施例の場合、Ｖ３は最も低い電位（例えば、０ボルト）にあり、Ｖ２は中間の電位（例えば、５ボルト）にあり、そしてＶ１は最も高い電位（例えば、１０ボルト）にある。そして、主ＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ３は大きな電圧変位（ＶＩＮ＞１０ボルト）によりオンになり、および小さな電圧変位（ＶＩＮ＝０ボルト）によりオフになる。ここで、主チヤンネル・トランジスタＭ１はＮＭＯＳ構造体であって、そのソースはＶ１に接続され、そのゲートはＶＩＮに接続され、そのドレインは負荷ＣＬを通してアースに接続される。ＶＩＮが低レベルであってトランジスタＭ１がオフになる時、トランジスタＭ４は、Ｍ１のボディに最も低い電位、すなわちＶ３電位、を加えるように接続される。ＶＩＮが高レベルでトランジスタＭ１がオンになる時、トランジスタＭ５は、トランジスタＭ１のボディにＭ１のソース電位、すなわちＶ１電位を加えるように接続される。
【００２４】
前記で説明した実施例に対し、当業者には、本発明の範囲内で多くの変更および置き換えの可能であることが容易に理解されるであろう。
【図面の簡単な説明】
【００２５】
【図１】ＭＯＳトランジスタの概要図であって、Ａはそのボディがそのソースに接続されたＭＯＳトランジスタの概要図、Ｂは図ＡのＭＯＳトランジスタの等価回路の概要図。
【図２】先行技術によるＭＯＳデバイス電圧レベル・シフタ回路の概要図。
【図３】本発明に従うＭＯＳトランジスタの概要図であって、Ａはスイッチされたソース・ボディ・バイアスを備えたＭＯＳトランジスタの概要図、Ｂは図ＡのＭＯＳトランジスタの等価回路の概要図。
【図４】本発明の１つの実施例によるＭＯＳデバイス電圧レベル・シフタ回路の概要図。
【図５】図４の実施例に対する補助スイッチに対する特定の実施例の概要図。
【図６】図４の回路のＮＭＯＳ構造体の概要図。
【図７】図５の回路のＮＭＯＳ構造体の概要図。
【符号の説明】
【００２６】
Ｍ，Ｍ１〜Ｍ５  トランジスタ
ＣＬ  負荷容量
【図１】
0004398983.tif 000002
【図２】
0004398983.tif 000003
【図３】
0004398983.tif 000004
【図４】
0004398983.tif 000005
【図５】
0004398983.tif 000006
【図６】
0004398983.tif 000007
【図７】
0004398983.tif 000008