(57)【特許請求の範囲】
【請求項１】
液晶表示装置であって、
アレイ基板を含み、前記アレイ基板は、
第１基板上に位置する共通配線とゲート配線とを含み、前記共通配線は前記ゲート配線と離隔しており、前記アレイ基板はさらに、
前記ゲート配線上と前記共通配線上とに位置するゲート絶縁膜と、
前記ゲート絶縁膜上に位置し、前記ゲート配線と交差して画素領域を定義するデータ配線と、
前記ゲート配線及びデータ配線に連結される薄膜トランジスタとを含み、前記薄膜トランジスタは、ゲート電極と、前記ゲート絶縁膜上に位置する半導体層と、前記半導体層上に位置するソース電極とドレイン電極とを含み、前記アレイ基板はさらに、
第１及び第２高さ調節部を含み、前記第１高さ調節部は、前記ゲート配線と前記共通配線のうちの少なくとも一つの上のゲート絶縁膜上に位置し、前記第２高さ調節部は、前記ゲート配線と前記共通配線のうちの第１の共通配線との間のゲート絶縁膜上に位置し、前記第１及び第２高さ調節部の各々は、前記半導体層と同一物質で構成された半導体パターンと、前記ソース電極及びドレイン電極と同一物質で構成された導電パターンとを有しており、前記液晶表示装置はさらに、
前記アレイ基板と向かい合う対向基板と、
前記アレイ基板と前記対向基板との間に位置する液晶層と、
前記第１高さ調節部に対応して形成され、前記アレイ基板と前記対向基板とに接触するギャップスペーサーと、
前記第２高さ調節部に対応して形成され、前記対向基板に接触し、前記アレイ基板と離隔する第１プレスバッファスペーサーと、
前記対向基板に接触し、前記アレイ基板と離隔する第２プレスバッファスペーサーとを含み、前記第２プレスバッファスペーサーは前記共通配線に対応し、
前記第１プレスバッファスペーサーと前記アレイ基板との間の間隔は、前記第２プレスバッファスペーサーと前記アレイ基板との間の間隔より小さいことを特徴とする液晶表示装置。
【請求項２】
前記半導体層は、純粋非晶質シリコン層と、前記純粋非晶質シリコン層上の不純物非晶質シリコン層とを含むことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記半導体層は、前記データ配線の下部に延在することを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
前記純粋非晶質シリコン層は、前記不純物非晶質シリコン層の外部へと突出することを特徴とする請求項１に記載の液晶表示装置。
【請求項５】
前記半導体層と前記ソース電極及びドレイン電極は、前記第１高さ調節部として使用されることを特徴とする請求項１に記載の液晶表示装置。
【請求項６】
前記画素領域に交互に配置された画素電極及び第２共通電極をさらに含み、前記画素電極は前記薄膜トランジスタに連結し、前記第２共通電極は前記共通配線に連結することを特徴とする請求項１に記載の液晶表示装置。
【請求項７】
前記共通配線は第２共通配線をさらに含み、前記第１及び第２共通配線は、前記画素電極の外部に位置する第１共通電極を通じて相互に連結され、前記第２共通配線は前記第２共通電極に連結することを特徴とする請求項６に記載の液晶表示装置。
【請求項８】
前記第１共通電極は前記第２共通電極と重なり、前記第２共通電極は前記画素電極と同一層に位置し、そして、前記第１共通電極は、前記第１及び第２共通配線から延在することを特徴とする請求項７に記載の液晶表示装置。
【請求項９】
前記ゲート絶縁膜とともに、ドレインコンタクトホールと共通配線コンタクトホールとを有する保護膜をさらに含み、前記ドレインコンタクトホールを通じて前記画素電極と薄膜トランジスタが連結され、前記共通配線コンタクトホールを通じて前記第２共通電極と第２共通配線が連結されることを特徴とする請求項７に記載の液晶表示装置。
【請求項１０】
前記対向基板は、第２基板上に、ブラックマトリックスとカラーフィルターと平坦化膜とを有することを特徴とする請求項１に記載の液晶表示装置。
【請求項１１】
前記ギャップスペーサーに対応するアレイ基板部分は、前記第１プレスバッファスペーサーに対応するアレイ基板部分より高く、前記第１プレスバッファスペーサーに対応するアレイ基板部分は、前記第２プレスバッファスペーサーに対応するアレイ基板部分より高いことを特徴とする請求項１に記載の液晶表示装置。
【請求項１２】
前記ギャップスペーサーと第１及び第２プレスバッファスペーサーとは、同一な厚さを有することを特徴とする請求項１１に記載の液晶表示装置。
【請求項１３】
前記第１及び第２高さ調節部は、同一な厚さを有することを特徴とする請求項１１に記載の液晶表示装置。
【請求項１４】
前記ギャップスペーサーに対応するアレイ基板部分と前記第１プレスバッファスペーサーに対応するアレイ基板部分とは、２５００Åの高さの差を有することを特徴とする請求項１に記載の液晶表示装置。
【請求項１５】
前記第１及び第２高さ調節部の下部のゲート絶縁膜の部分は、前記第２プレスバッファスペーサーの下部のゲート絶縁膜の部分に比べて、１０００Å厚いことを特徴とする請求項１に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係り、特に、液晶表示装置とその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、合着された二つの基板間に充填された液晶の光学的異方性と複屈折特性を利用して画像を表現する薄型の表示装置である。
【０００３】
以下、図を参照して、液晶表示装置の一般的な構成を説明する。
【０００４】
図１は、従来の液晶表示装置を概略的に示した斜視図である。
図１に示したように、一般的な液晶表示装置１１は、カラーフィルター基板Ｂ１とアレイ基板Ｂ２が液晶層１４を間に挟んで合着された状態で製作される。
【０００５】
カラーフィルター基板Ｂ１は、複数の画素領域Ｐが定義された透明な基板５と、基板５の一面に各画素領域Ｐごとに構成されたカラーフィルター７ａ、７ｂ、７ｃと、カラーフィルター７ａ、７ｂ、７ｃ間に構成されたブラックマトリックス６を含む。
【０００６】
アレイ基板Ｂ２は、複数の画素領域Ｐが定義された透明な基板２２と、基板２２上において、画素領域Ｐの一つの側と、これに垂直な側とにそれぞれ構成されたゲート配線１２とデータ配線２４と、両配線１２、２４の交差地点に位置して、ゲート電極３０と半導体層３２とソース電極３４とドレイン電極３６とで構成された薄膜トランジスタＴを含む。
また、画素領域Ｐに位置してドレイン電極３６と接触する画素電極１７を含む。
【０００７】
前述した構成で、液晶層１４は、カラーフィルター基板Ｂ１とアレイ基板Ｂ２との間に位置して、表面がラビング処理された配向膜(図示せず)によって初期配列される。
【０００８】
また、カラーフィルター基板Ｂ１とアレイ基板Ｂ２との間には、両基板間のギャップを維持するためのコラムスペーサー(図示せず)が複数構成される。
【０００９】
画素電極１７と共通電極１８との間に電圧を印加すると、基板に垂直な電場が発生して、この電場によって液晶１４が駆動されて、これによって異なる光の透過率によって画像を表現することができる。
【００１０】
ところが、前述したような垂直電界による駆動は、液晶パネルの視野角について広視野角が実現し辛いという問題がある。
【００１１】
従って、これを解決するために、水平電界によって液晶を駆動する方式が提案された。水平電界によって液晶を駆動すると、従来の垂直電界モードに比べて、広視野角が実現できる長所がある。
【００１２】
この時、電界を水平に駆動するためには、画素電極と共通電極を新しい形態で設計する必要がある。このような横電界方式の液晶表示装置を、以下、図を参照して説明する。
【００１３】
図２は、従来の横電界方式の液晶表示装置用アレイ基板の一部を拡大した平面図である。(対向基板(カラーフィルター基板)に構成するコラムスペーサーを表示する)。
図２に示したように、従来の横電界方式の液晶表示装置１０のアレイ基板には、基板５０上に、一方向に延在するゲート配線５２と、これと平行に離隔して形成された第１共通配線５６ａ及び第２共通配線５６ｂが構成される。
【００１４】
この時、ゲート配線５２及び第１共通配線５６ａ及び第２共通配線５６ｂと交差する方向にデータ配線７２が構成される。
ゲート配線５２とデータ配線７２が交差して画素領域Ｐを定義する。
ゲート配線５２とデータ配線７２の交差部には、ゲート配線５２の一部であるゲート電極５４と、ゲート電極５４の上部に位置する半導体層６０と、半導体層６０の上部に離隔されたソース電極６２とドレイン電極６４で構成された薄膜トランジスタＴが位置する。
【００１５】
画素領域Ｐの両側には、第１共通配線５６ａ及び第２共通配線５６ｂと同一層に同一物質で形成されて、両配線５６ａ、５６ｂと垂直に連結された第１共通電極５８が構成される。画素領域Ｐの中心領域には、第２共通配線５６ｂと接触しながら垂直に延在する棒状の透明な第２共通電極８２が構成される。
【００１６】
また、第２共通電極８２間に画素電極８０が構成される。画素電極８０は、ドレイン電極６４と接触する連結部７８から延在する透明な棒状の電極である。
この時、第１共通配線５６ａと上部の連結部７８は、この間に介された絶縁膜と共に、補助容量Ｃstを形成する。
【００１７】
前述したアレイ基板と合着される上部のカラーフィルター基板(図示せず)に、両基板の離隔されたギャップを維持するためのギャップスペーサー９８ａと押されるのを防ぐためのプレスバッファスペーサー９８ｂとが構成される。
プレスバッファスペーサー９８ｂが必要な理由は、液晶パネルに外部から加えられた圧力による光漏れ不良を防ぐためである。
【００１８】
より詳しく説明すると、液晶パネルにおいては、外部から押さえのような外力が加えられる場合、光漏れ不良が発生する。このような光漏れ不良は、外力によってアレイ基板とカラーフィルター基板との間に滑りが発生して、液晶パネルの曲がりが発生することによって生じる。
【００１９】
すなわち、液晶パネルの曲がりの方向に対して、アレイ基板とカラーフィルター基板のラビング方向が平行ではなく、これによって、基板の表面に隣接した液晶が曲がった方向に平行に配列されて、全体的には、初期状態と異なる配列をする。
この場合は、液晶の配列が初期ブラック状態を維持せずに、液晶層を通過した光が正常部位と異なる位相差を有して回転し、光漏れが現われる。これによって、斑のような画質の低下が発生する。
【００２０】
上記の理由から、ギャップスペーサー９８ａのほかにプレスバッファスペーサー９８ｂが必要である。
ギャップスペーサー９８ａは、二つの基板の離隔されたギャップを維持するための機能をするので、両基板と各々接触するように構成される。プレスバッファスペーサー９８ｂは、両基板のうちいずれかとは離隔される。
この場合、ギャップスペーサー９８ａとプレスバッファスペーサー９８ｂとを別途の工程によって製作するより、アレイ基板の段差、すなわち、高さの差を利用する方が工程上、有利である。
【００２１】
一方、スペーサー９８ａ、９８ｂは、画素領域に位置するより、これを避けた領域に位置する方が画質面で有利である。従って、薄膜トランジスタＴが位置した領域とゲート配線５２または共通配線５６が位置した領域の高さの差を利用する。
【００２２】
以下、断面図を参照して、ギャップスペーサー及びプレスバッファスペーサーの構成をより詳しく説明する。
【００２３】
図３と図４は、各々図２のＩＩＩ−ＩＩＩ線、ＩＶ−ＩＶ線に沿って切断して示した断面図である。
図３と図４に示したように、従来の横電界方式の液晶表示装置は、アレイ基板と、カラーフィルター９４ａ、９４ｂ、９４ｃとブラックマトリックス９２と平坦化膜９６及びギャップスペーサー９８ａとプレスバッファスペーサー９８ｂとが構成されたカラーフィルター基板９０が液晶層を間に挟んで合着されることによって構成される。
【００２４】
この時、薄膜トランジスタＴが形成された領域と第１共通配線５６ａが位置した領域との間に段差が発生する。プレスバッファスペーサー９８ｂは、第１共通配線５６ａに対応して構成される。
【００２５】
ギャップスペーサー９８ａはゲート配線５２に対応して構成されるように設計されており、アレイ基板の高さの差を利用するために、薄膜トランジスタＴの半導体層６０とソース電極６２及びドレイン電極６４を形成する工程の際に、同一物質でゲート配線５２の一部上部に半導体パターン８６ａ 及び金属パターン８６ｂが積層された高さ調節部８６を形成する。
【００２６】
この時、ゲート配線５２及び第１共通配線５６ａの厚さは、約２０００〜２５００Åであって、ゲート絶縁膜ＧＩの厚さは、４０００Åであり、半導体層６０の厚さは、２０００Åであって、ソース電極６２及びドレイン電極６４の厚さは、３０００Åである。
【００２７】
従って、プレスバッファスペーサー９８ｂに対応する領域とギャップスペーサー９８ａに対応する領域の高さの差は、約５５００Å程度の厚さである。
【００２８】
このような高さの差の値は、相当であって、断面構成のように５マスクで形成された場合、突起８６を形成する時、金属パターン８６ｂが半導体パターン８６ａを覆う構造で構成されるために、より高い高さが緩和される現象によって押される不良は、発生しない。
【００２９】
ところで、従来の横電界方式の液晶表示装置は、画素電極と共通電極(図２の８０、８２)を透明な物質で形成したために、アレイ基板を形成するにおいて５マスク工程を必要とする。しかし、工程時間の短縮により生産性を向上させ、工程費用を低下させて製品の競争力を高める生産者の立場からは、実際、５マスク工程もそれ程少ない工程ではない。
【発明の開示】
【発明が解決しようとする課題】
【００３０】
本発明は、工程を短縮して生産性及び製品の競争力を高めた液晶表示装置及びその製造方法を提供することを目的とする。   
【課題を解決するための手段】
【００３１】
本発明は、前述したような目的を達成するために、第１基板上において、相互に交差して画素領域を定義するゲート配線及びデータ配線と、前記ゲート配線及びデータ配線に連結される薄膜トランジスタと、第１及び第２高さ調節部とを含むアレイ基板と；前記アレイ基板と向かい合う対向基板と；前記アレイ基板と前記対向基板間に位置する液晶層と；前記第１高さ調節部に対応して形成され、前記アレイ基板と前記対向基板に接触するギャップスペーサーと；前記第２高さ調節部に対応して形成され、前記対向基板に接触して、前記アレイ基板と離隔された第１プレスバッファスペーサーと；前記対向基板に接触して、前記アレイ基板と離隔された第２プレスバッファスペーサーとを含み、前記第１プレスバッファスペーサーと前記アレイ基板との間の離隔間隔は、前記第２プレスバッファスペーサーと前記アレイ基板との間の離隔間隔より小さいことを特徴とする液晶表示装置を提供する。
【００３２】
ここで、前記ゲート配線と離隔された共通配線と；前記共通配線及びゲート配線上に位置するゲート絶縁膜をさらに含んでもよい。
【００３３】
前記第１高さ調節部は、前記ゲート配線と前記共通配線のうち、少なくとも一つの上部のゲート絶縁膜上に位置して、前記第２高さ調節部は、前記ゲート配線と前記共通配線の外部のゲート絶縁膜上に位置する。
【００３４】
前記第２プレスバッファスペーサーは、前記ゲート配線と前記共通配線のうち、少なくとも一つに対応する。
【００３５】
前記薄膜トランジスタは、前記ゲート絶縁膜の下部のゲート電極と、前記ゲート絶縁膜上の半導体層と、前記半導体層上のソース電極及びドレイン電極とを含む。
【００３６】
前記第１及び第２高さ調節部の各々は、前記半導体層と同一物質で構成された半導体パターンと、前記ソース電極及びドレイン電極と同一物質で構成された導電パターンとを含む。
【００３７】
前記半導体層は、純粋非晶質シリコン層と、前記純粋非晶質シリコン層上の不純物非晶質シリコン層とを含み、また、前記半導体層は、前記データ配線の下部に延在する。
【００３８】
前記純粋非晶質シリコン層は、前記不純物非晶質シリコン層の外部へと突出する。
【００３９】
前記半導体層と前記ソース電極及びドレイン電極は、前記第１高さ調節部として使用される。
【００４０】
画素領域に交互に配置された画素電極及び第１共通電極をさらに含み、前記画素電極は、前記薄膜トランジスタに連結されて、前記第１共通電極は、前記共通配線に連結される。
【００４１】
前記共通配線は、前記画素電極の外部に位置する第２共通電極を通じて相互に連結される第１及び第２共通配線を含み、前記第１共通配線は、前記第１共通電極に連結される。
【００４２】
前記第１共通電極は、前記第２共通電極と重なって、前記画素電極と同一層に位置し、前記第２共通電極は、前記第１及び第２共通配線から延在する。
【００４３】
ドレインコンタクトホールと共通配線コンタクトホールとを有する保護膜をさらに含み、前記ドレインコンタクトホールを通じて前記画素電極と薄膜トランジスタが連結され、前記共通配線コンタクトホールを通じて前記第１共通電極と第１共通配線とが連結され、前記ゲート絶縁膜は、前記共通配線コンタクトホールを有する。
【００４４】
前記対向基板は、第２基板上にブラックマトリックスとカラーフィルターと平坦化膜とを有する。
【００４５】
前記ギャップスペーサーに対応するアレイ基板部分の高さは、前記第１プレスバッファスペーサーに対応するアレイ基板部分の高さより高くて、前記第１プレスバッファスペーサーに対応するアレイ基板部分の高さは、前記第２プレスバッファスペーサーに対応するアレイ基板部分の高さより高い。
【００４６】
前記ギャップスペーサーと第１及び第２プレスバッファスペーサーは同一な厚さを有する。また、前記第１及び第２高さ調節部は同一な厚さを有する。
【００４７】
前記ギャップスペーサーに対応するアレイ基板部分と前記第１プレスバッファスペーサーに対応するアレイ基板部分とは、２５００Åの高さの差を有する。
【００４８】
前記第１及び第２高さ調節部の下部のゲート絶縁膜は、前記第２プレスバッファスペーサーの下部のゲート絶縁膜に比べて、１０００Å厚い。
【００４９】
また、本発明は、第１基板上にゲート配線とゲート電極を形成する段階と、前記ゲート配線とゲート電極上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上に、前記ゲート配線と交差して画素領域を定義するデータ配線を形成するとともに、前記ゲート電極上に半導体層とソース電極及びドレイン電極と第１及び第２高さ調節部とを形成する段階とを含む、アレイ基板を形成する段階と；前記アレイ基板と向かい合う対向基板を形成する段階と；前記第１高さ調節部に対応して前記アレイ基板と前記対向基板とに接触するギャップスペーサーと、前記第２高さ調節部に対応して前記対向基板に接触して前記アレイ基板と離隔された第１プレスバッファスペーサーと、前記対向基板に接触して前記アレイ基板と離隔された第２プレスバッファスペーサーを形成する段階と；前記アレイ基板と前記対向基板との間に液晶層を位置させる段階とを含み、前記第１プレスバッファスペーサーと前記アレイ基板との間の離隔間隔は、前記第２プレスバッファスペーサーと前記アレイ基板との間の離隔間隔より小さいことを特徴とする液晶表示装置の製造方法を提供する。
【００５０】
ここで、前記ゲート配線と同一な工程で共通配線を形成する段階をさらに含む。
【００５１】
前記第１高さ調節部は、前記ゲート配線と共通配線のうち、少なくとも一つの上部のゲート絶縁膜上に位置して、前記第２高さ調節部は、前記ゲート配線と共通配線の外部のゲート絶縁膜上に位置する。
【００５２】
前記第２プレスバッファスペーサーは、前記ゲート配線と共通配線のうち、少なくとも一つに対応する。
【００５３】
前記第１及び第２高さ調節部の各々は、前記半導体層と同一な物質で構成された半導体パターンと、前記ソース電極及びドレイン電極と同一物質で構成された導電パターンとを含む。
【００５４】
前記半導体層は、前記データ配線の下部に延在する。
【００５５】
前記データ配線とソース電極及びドレイン電極と半導体層と第１及び第２高さ調節部とを形成する段階は、前記ゲート絶縁膜上に純粋非晶質シリコン層と不純物非晶質シリコン層と導電層とを形成する段階と；マスクを使用して、スイッチング領域に対応して一部が他の部分に比べて薄い厚さを有する第１感光パターンと、前記画素領域の両側に対応する第２感光パターンと、第１及び第２領域の各々に対応する第３及び第４感光パターンを形成する段階と；前記第１ないし第４感光パターンを使用して、前記純粋非晶質シリコン層と不純物非晶質シリコン層と導電層とをエッチングする段階と；第１ないし第４感光パターンをアッシングして、前記第１感光パターンの薄い厚さを有する部分を除去する段階と；前記アッシングされた第１ないし第４感光パターンを使用して、前記エッチングされた純粋非晶質シリコン層と不純物非晶質シリコン層と導電層とをエッチングし、前記スイッチング領域に前記ソース電極及びドレイン電極と半導体層とを形成して、前記画素領域の両側に前記データ配線を形成して、前記第１及び第２領域の各々に前記第１及び第２高さ調節部を形成する段階とを含むことを特徴とする。
【００５６】
前記第１ないし第４感光パターンを形成する段階は、前記導電層上に感光層を形成する段階と；前記画素領域に対応する透過部と、前記スイッチング領域の一部に対応する半透過部と、前記スイッチング領域の他の部分と前記画素領域の両側と前記第１及び第２領域に対応する遮断部とを有するマスクを使用して、前記感光層を露光する段階を含む。
【００５７】
前記半導体層と前記ソース電極及びドレイン電極は、前記第１高さ調節部として使用される。
【００５８】
また、画素領域に交互に配置された画素電極及び第１共通電極を形成する段階をさらに含み、前記画素電極は、前記ドレイン電極に連結されて、前記第１共通電極は、前記共通配線に連結される。
【００５９】
ドレインコンタクトホールと共通配線コンタクトホールを有する保護膜をさらに含み、前記ドレインコンタクトホールを通じて前記画素電極とドレイン電極が連結され、前記共通配線コンタクトホールを通じて前記第１共通電極と第１共通配線が連結され、前記ゲート絶縁膜は前記共通配線コンタクトホールを有する。
【００６０】
前記共通配線は、前記画素電極の外部に位置する第２共通電極を通じて相互に連結される第１及び第２共通配線を含み、前記第１共通配線は、前記第１共通電極に前記共通配線コンタクトホールを通じて連結される。
【００６１】
前記第１共通電極は、前記第２共通電極と重なり、前記第２共通電極は、前記第１及び第２共通配線から延在する。
【００６２】
前記対向基板を形成する段階は、第２基板上にブラックマトリックスとカラーフィルターと平坦化膜とを形成する段階を含む。
【００６３】
前記ギャップスペーサーに対応するアレイ基板部分の高さは、前記第１プレスバッファスペーサーに対応するアレイ基板部分の高さより高くて、前記第１プレスバッファスペーサーに対応するアレイ基板部分の高さは、前記第２プレスバッファスペーサーに対応するアレイ基板部分の高さより高い。
【００６４】
前記ギャップスペーサーと第１及び第２プレスバッファスペーサーは同一な厚さを有する。また、前記第１及び第２高さ調節部は同一な厚さを有する。
【００６５】
前記ギャップスペーサーに対応するアレイ基板部分と前記第１プレスバッファスペーサーに対応するアレイ基板部分とは、２５００Åの高さの差を有する。
【００６６】
前記データ配線とソース電極及びドレイン電極と半導体層と第１及び第２高さ調節部とを形成する間、前記第２プレスバッファスペーサーの下部のゲート絶縁膜の厚さは、１０００Åに減少する。
【００６７】
さらに、本発明は、相互に交差して画素領域を定義するゲート配線及びデータ配線を含むアレイ基板と；前記アレイ基板と向かい合う対向基板と；前記アレイ基板と前記対向基板との間に位置する液晶層と；前記アレイ基板と前記対向基板とに接触するギャップスペーサーと；前記アレイ基板と前記対向基板のいずれかに接触して、残りの一つと離隔された第１プレスバッファスペーサーと；前記アレイ基板と前記対向基板のいずれかに接触して、残りの一つと離隔された第２プレスバッファスペーサーを含み、前記第１プレスバッファスペーサーと、これと離隔された基板との間の間隔は、前記第２プレスバッファスペーサーと、これと離隔された基板との間の間隔より小さいことを特徴とする液晶表示装置を提供する。
【００６８】
ここで、前記アレイ基板と対向基板のいずれかに含まれて、前記ギャップスペーサーに対応する第１高さ調節部と；前記アレイ基板と対向基板のいずれかに含まれて、前記第１プレスバッファスペーサーに対応する第２高さ調節部をさらに含む。
【００６９】
前記第１及び第２プレスバッファスペーサーは、同一基板に接触して、前記第１及び第２高さ調節部は、前記第１及び第２プレスバッファスペーサーと離隔された基板に含まれる。
【００７０】
前記第１及び第２高さ調節部は、アレイ基板に含まれる。
【００７１】
前記ギャップスペーサーと第１及び第２プレスバッファスペーサーは、同一な厚さを有する。
【００７２】
前記ギャップスペーサーに対応するアレイ基板部分の高さは、前記第１プレスバッファスペーサーに対応するアレイ基板部分の高さより高くて、前記第１プレスバッファスペーサーに対応するアレイ基板部分の高さは、前記第２プレスバッファスペーサーに対応するアレイ基板部分の高さより高い。
【００７３】
前記第１及び第２高さ調節部は、同一な厚さを有する。
【００７４】
前記ギャップスペーサーに対応するアレイ基板部分は、前記第１プレスバッファスペーサーに対応するアレイ基板部分より、少なくとも一つの層をさらに有する。
【００７５】
前記アレイ基板は、前記ゲート配線と同一層の共通配線を含み、前記少なくとも一つの層は、前記ゲート配線と共通配線を含む。
【００７６】
前記アレイ基板は、ゲート絶縁膜の下部のゲート電極と、前記ゲート絶縁膜上の半導体層と、前記半導体層上のソース電極及びドレイン電極とを含む。
【００７７】
前記第１及び第２高さ調節部の各々は、前記ゲート絶縁膜上に位置して、前記半導体層と同一な物質で構成された半導体パターンと、前記ソース電極及びドレイン電極と同一な物質で構成された導電パターンとを含む。
【００７８】
前記第１高さ調節部は、前記半導体層とソース電極及びドレイン電極とを含む。
【００７９】
前記アレイ基板は、前記画素領域で交互に配置された画素電極と共通電極を含む。
【００８０】
以下、添付した図を参照して、本発明の実施例を説明する。
【発明の効果】
【００８１】
本発明による横電界方式の液晶表示装置は、共通電極と画素電極を透明な材質で形成することにより高輝度を実現し、画素領域の両側に共通電極が広く位置することによりデータ配線と画素電極との間にカップルリング現象が発生しないため、高画質を実現する。
【００８２】
また、４マスク工程によって製作するため、工程時間の短縮及び工程費用が減少し、生産収率を改善すると同時に、製品の価格競争力を高めることができる。
【００８３】
さらに、４マスク構造で、ギャップスペーサーとプレスバッファスペーサーのほかに、ギャップスペーサーとプレスバッファスペーサーに対応するアレイ基板の高さの差を補完するための別途のプレスバッファスペーサーをさらに構成する。これによって、外力が増加しても、これに耐える力が強いため、斑の不良が防げて高画質を実現する。
【実施例】
【００８４】
本発明は、４マスク工程によって横電界方式の液晶表示装置用アレイ基板を製作する。
【００８５】
図５は、本発明による横電界方式の液晶表示装置用アレイ基板の一部を拡大した平面図である。(ギャップスペーサーと第１及び第２プレスバッファスペーサーを同時に示す。)
【００８６】
図５に示したように、基板１００上に多数の画素Ｐを定義して、画素Ｐの一つの側にゲート配線１０２と、これと離隔された第１共通配線１０６ａ及び第２共通配線１０６ｂとを構成する。また、ゲート配線１０２及び第１共通配線１０６ａ及び第２共通配線１０６ｂと交差するデータ配線１３０を構成する。データ配線１３０の下部には、データ配線１３０が延在する方向に沿って延在する半導体パターン１２２ｂが形成される。
ゲート配線１０２とデータ配線１３０が交差して画素領域Ｐを定義する。
【００８７】
ゲート配線１０２の上部には、ゲート配線１０２の一部をゲート電極１０４として、ゲート電極１０４の上部に半導体層１３６が位置して、半導体層１３６の上部には、離隔されたソース電極１３２とドレイン電極１３４で構成された薄膜トランジスタＴを構成する。半導体パターン１２２ｂは、半導体層１３６から延在して形成される。
【００８８】
画素領域Ｐの両側には、第１共通配線１０６ａ及び第２共通配線１０６ｂと同一層に同一物質で形成されて、第１共通配線１０６ａ及び第２共通配線１０６ｂと垂直に連結された第１共通電極１０８が構成される。また、第２共通配線１０６ｂに連結され画素領域Ｐに延在する透明な第２共通電極１５０が構成される。最外郭の第２共通電極１５０は、第１共通電極１０８と重なる。
【００８９】
また、第２共通電極１５０間に位置して、これとは離隔して構成され、ドレイン電極１３４と接触する連結部１４６から延在する透明な画素電ｓ極１４８が構成される。第１共通電極１０８と最外郭の第２共通電極１５０が画素電極１４８の外部に位置することによってデータ配線１３０と画素電極１４８との間のカップリングを減少させる。
【００９０】
データ配線１３０、画素電極１４８、第１共通電極１０８及び第２共通電極１５０は、一度以上曲がった形状を有する。このような曲がった形状によって、画素領域Ｐには、位相差を相互に補償する二つ以上のドメインが形成されて、視野角が向上する。
【００９１】
この時、ゲート配線１０２、第１共通配線１０６ａまたは、第２共通配線１０６ｂの上部に、第１高さ調節部Ｇ１を形成することができる。例えば、第１高さ調節部Ｇ１は、ゲート配線１０２に形成される。
【００９２】
また、第２高さ調節部Ｇ２は、ゲート配線１０２、第１共通配線１０６ａ及び第２共通配線１０６ｂが形成されない位置のゲート絶縁膜(図示せず)上に形成することができる。例えば、ゲート配線１０２と第１共通配線１０６ａ及び第２共通配線１０６ｂとの間の離隔された領域に、第２高さ調節部Ｇ２を形成する。
この時、第１共通配線１０６ａと上部の連結部１４６は、この間に絶縁膜が介されており、補助容量Ｃstを形成する。
【００９３】
アレイ基板と合着される上部のカラーフィルター基板(図示せず)に、両基板の離隔されたギャップを維持するためのギャップスペーサー２０８と、押されるのを防ぐための第１プレスバッファスペーサー２１０と第２プレスバッファスペーサー２１２を構成する。
この時、ギャップスペーサーは、第１高さ調節部Ｇ１と対応するように構成して、第１プレスバッファスペーサー２０８は、第２高さ調節部Ｇ２と対応するように構成する。
【００９４】
以下、断面図を参照して、前述した構成を詳しく説明する。
【００９５】
図６ないし図８の各々は、図４のＶ-Ｖ線、ＶＩ−ＶＩ線、ＶＩＩ−ＶＩＩ線に沿って切断して示した断面図である。
図６と図７と図８に示したように、本発明による横電界方式の液晶表示装置は、アレイ基板Ｂ２と、赤色Ｒ、緑色Ｇ、青色Ｂのカラーフィルター２０４ａ、２０４ｂ、２０４ｃ、ブラックマトリックス２０２、ギャップスペーサー２０８、第１プレスバッファスペーサー２１０及び第２プレスバッファスペーサー２１２を含むカラーフィルター基板Ｂ１とを液晶層(図示せず)を間に挟んで合着して構成する。
ギャップスペーサー２０８と第１プレスバッファスペーサー２１０及び第２プレスバッファスペーサー２１２の高さは、実質的に同一である。
【００９６】
ギャップスペーサー２０８は、アレイ基板Ｂ２及びカラーフィルター基板Ｂ１と接触する。また、第１プレスバッファスペーサー２１０とアレイ基板Ｂ２の隔離距離は、第２プレスバッファスペーサー２１２とアレイ基板Ｂ２の隔離距離より小さい。
【００９７】
一方、アレイ基板Ｂ２を製作するために、第１マスク工程によってゲート配線１０２、第１共通配線１０６ａ及び第２共通配線１０６ｂを形成し、第２マスク工程によって半導体層１３６、ソース電極１３２及びドレイン電極１３４を形成し、第３マスク工程によってドレイン電極１３４を露出する保護膜１４０を形成し、第４マスク工程によって画素電極１４８と共通電極(図５の１５０)を形成する。
【００９８】
この時、第２マスク工程で、ソース電極１３２及びドレイン電極１３４と半導体層１３６とを乾式エッチングによって同時にエッチングする。さらに、半導体層１３６のオーミックコンタクト層１３８について乾式エッチング工程を行うが、これによって、下部のゲート絶縁膜１１０がオーバーエッチングされる現象が生じる。
【００９９】
すなわち、第２プレスバッファスペーサー２１２に対応するアレイ基板部分は、ギャップスペーサー２０８に対応するアレイ基板部分に対して、従来の５５００Å程度の数値に比べて６５００Å程度と高さの差が大きく発生する。このように、４マスク工程では、従来に比べて高さの差が大きくなる。
【０１００】
これによって、第２プレスバッファスペーサー２１２が部分的に本来の機能を発揮できなくなり、外部から加えられる圧力による新しい光漏れ不良が発生する。これを補償するために、第１プレスバッファスペーサー２１０と第２高さ調節部Ｇ２が構成されている。
【０１０１】
すなわち、外部から外力が加えられる場合、第１プレスバッファスペーサー２１０が一番目の抵抗成分になって、続いて第２プレスバッファスペーサー２１２が二番目の抵抗成分になる。このために、第１プレスバッファスペーサー２１０に対応するアレイ基板の表面は、第２プレスバッファスペーサー２１２に対応する部分の表面より高くなっている。
【０１０２】
従って、第１プレスバッファスペーサー２１０に対応して第２高さ調節部Ｇ２を構成するが、これをゲート配線１０２と第１共通配線１０６ａまたは第２共通配線１０６ｂとの間の領域に位置させる。第１高さ調節部Ｇ１と第２高さ調節部Ｇ２とは、実質的に同一な厚さを有する。
【０１０３】
このような構成によってギャップスペーサー２０８と第１プレスバッファスペーサー２１０とにそれぞれ対応するアレイ基板部分の高さの差は、２０００ 〜２５００Å(ゲート配線及び共通配線の厚さ)程度に過ぎなくなる。
【０１０４】
従って、第１プレスバッファスペーサー２１０は、ギャップスペーサー２０８と第２プレスバッファスペーサー２１２にそれぞれ対応するアレイ基板の高さの差をある程度補完する役割をして、光漏れ不良による斑を防止する。
【０１０５】
この時、第１プレスバッファスペーサー２１０を、配線のない位置、例えば、配線間の離隔された空間に対応して構成することができる。配線間の離隔空間が第１プレスバッファスペーサー２１０の断面積より小さい場合、すなわち、第２高さ調節部Ｇ２が位置するのには小さい空間である場合は、図５に示したように、第１プレスバッファスペーサー２１０の外側の形態に合わせて近接した配線を内部に凹むようにパターニングして空間を広めた後、第２高さ調節部Ｇ２を形成することもできる。
【０１０６】
一方、前述した本発明の実施例では、ギャップスペーサー２０８は、薄膜トランジスタＴの上部に位置することができる。この場合、半導体層１３６とソース電極１３２及びドレイン電極１３４は、第１高さ調節部Ｇ１の機能を代わりに担う。
【０１０７】
以下、工程図を参照して、本発明による横電界方式の液晶表示装置用アレイ基板の製造工程を説明する。
【０１０８】
図９Ａないし図９Ｈ、図１０Ａないし図１０Ｈ、図１１Ａないし図１１Ｈ、図１２Ａないし図１２Ｈは各々、図５のＶ−Ｖ線、ＶＩ−ＶＩ線、ＶＩＩ−ＶＩＩ線、ＶＩＩＩ−ＶＩＩＩ線に沿って切断して、本発明の工程順に示した工程断面図である。
【０１０９】
図９Ａ、図１０Ａ、図１１Ａ及び図１２Ａは、第１マスク工程を示した工程断面図である。
図９Ａ、図１０Ａ、図１１Ａ及び図１２Ａに示したように、基板１００に画素領域Ｐとスイッチング領域Ｓを定義する。基板１００上に導電性物質を蒸着して第１マスク工程によってパターニングし、一方向に延在して相互に平行に離隔された複数のゲート配線１０２と、ゲート配線１０２の一部またはこれから突出した形状のゲート電極１０４を形成すると同時に、ゲート配線１０２と平行に離隔された第１共通配線１０６ａと第２共通配線(図５の１０６ｂ)を形成し、第１共通電極１０８を形成する。
【０１１０】
導電性物質は、アルミニウムＡｌ、アルミニウム合金ＡｌＮｄ、クロムＣｒ、タングステンＷ、モリブデンＭｏ、チタンＴｉを含む。
【０１１１】
第１共通配線１０６ａ、第２共通配線(図５の１０６ｂ)及び第１共通電極１０８は、多様にパターニングされる。本実施例では、画素領域Ｐの下部及び上部に第１及び第２共通配線１０６ａを形成して、第１及び第２共通配線１０６ａを垂直に連結して画素領域Ｐの両側に位置した第１共通電極１０８を形成した。
【０１１２】
第１共通配線１０６ａは、補助容量Ｃstを形成するための構成であって、第２共通配線１０６ｂは、以後工程で形成する透明な共通電極(図示せず)と接触して共通信号を伝達するための構成である。
【０１１３】
この時、第１共通配線１０６ａとゲート配線１０２との間の領域は、前述したように、第１プレスバッファスペーサー(図５の２１０)に対応して第２高さ調節部(図５のＧ２)が以後の工程で形成される領域である。解像度が高くなるにつれて、第１共通配線１０６ａとゲート配線１０２との間の離隔された領域が非常に狭くなる場合がある。これを克服するために、第２高さ調節部が位置する領域のゲート配線１０２または第１共通配線１０６ａは、内側に凹んでいる形状にパターニングする。
【０１１４】
以下、図９Ｂないし図９Ｆ、図１０Ｂないし図１０Ｆ、図１１Ｂないし図１１Ｆ、図１２Ｂないし図１２Ｆは、第２マスク工程を示した工程断面図である。
【０１１５】
図９Ｂ、図１０Ｂ、図１１Ｂ及び図１２Ｂに示したように、ゲート配線１０２と共通配線１０６ａと第１共通電極１０８が形成された基板１００全面に、ゲート絶縁膜１１０と純粋非晶質シリコン層１１２と不純物非晶質シリコン層１１４と導電層１１６を積層して、導電層１１６の上部にフォトレジストを塗布して感光層１１８を形成する。
【０１１６】
ゲート絶縁膜１１０は、酸化シリコンＳｉＯ２、窒化シリコンＳｉＮＸ  等の無機絶縁物質グループのうちから選択された一つまたは一つ以上を蒸着して形成することができる。導電性金属層は、前述したように、導電性金属グループのうちから選択して形成する。非晶質シリコン層１１２と不純物非晶質シリコン層１１４は、各々純粋非晶質シリコンａ-Ｓｉ：Ｈと不純物非晶質シリコンｎ+ａ-Ｓｉ：Ｈを蒸着して形成する。
【０１１７】
感光層１１８の離隔された上部に、透過部Ｂ１と遮断部Ｂ２と半透過部Ｂ３で構成されたマスクＭを位置させる。
【０１１８】
マスクＭの半透過部Ｂ３に当たるマスクＭ領域は、半透過膜またはスリットパターンで構成することができる。
【０１１９】
この時、スイッチング領域Ｓに対応する部分には、半透過部Ｂ３が位置するとともに、これを中心とする両側に遮断部Ｂ１が位置する。画素領域Ｐの両側に一定な幅を有する遮断部Ｂ１を位置させる。ゲート配線１０２に定義した第１領域Ｄ１と、ゲート配線１０２と共通配線１０６ａとの間に定義した第２領域Ｄ２に対応して遮断部Ｂ１を位置させる。
【０１２０】
マスクＭの上部に光を照射して、下部の感光層１１８を露光して現像する工程を行う。
【０１２１】
図９Ｃ、図１０Ｃ、図１１Ｃ及び図１２Ｃに示したように、スイッチング領域Ｓに対応して段差を有する形状の第１感光パターン１２０ａと、第１感光パターン１２０ａから画素領域Ｐの両側に延在する第２感光パターン１２０ｂと、第１領域Ｄ１及び第２領域Ｄ２に対応して形成された第３感光パターン１２０ｃと、第４感光パターン１２０ｄとが形成される。第１感光パターン１２０ａのうち、半透過部(図９ＢのＢ３)に対応する部分は、薄い厚さを有する。
第１ないし第４感光パターン１２０ａ、１２０ｂ、１２０ｃ、１２０ｄの周辺に導電層１１６が露出された状態になる。
【０１２２】
図９Ｄ、図１０Ｄ、図１１Ｄ及び図１２Ｄに示したように、第１ないし第４感光パターン１２０ａ、１２０ｂ、１２０ｃ、１２０ｄの周辺に露出された導電層(図９Ｃ、図１０Ｃ、図１１Ｃ及び図１２Ｃの１１６)と、その下部の不純物非晶質シリコン層(図９Ｃ、図１０Ｃ、図１１Ｃ及び図１２Ｃの１１４)と純粋非晶質シリコン層(図９Ｃ、図１０Ｃ、図１１Ｃ及び図１２Ｃの１１２)を除去するエッチング工程を行う。
【０１２３】
エッチング工程が完了すると、第１ないし第４感光パターン１２０ａ、１２０ｂ、１２０ｃ、１２０ｄの周辺にゲート絶縁膜１１０が露出された状態になって、この時、下部のゲート絶縁膜１１０も表面から一部がエッチングされる現象が発生する。
【０１２４】
前述したようなエッチング工程によって、第１感光パターン１２０ａの下部には、ソース/ドレインパターン１２４と、その下部にパターニングされた不純物非晶質シリコン層と純粋非晶質シリコン層とが積層された第１半導体パターン１２２ａが形成される。第２感光パターン１２０ｂの下部には、ソース/ドレインパターン１２４から延在するデータ配線１３０と、その下部の第２半導体パターン１２２ｂが形成されると同時に、第３感光パターン１２０ｃの下部である第１領域Ｄ１に、第３半導体パターン１２２ｃと第１導電パターン１２６が積層された第１高さ調節部Ｇ１が形成される。第４感光パターン１２０ｄの下部には、第２領域Ｄ２に第４半導体パターン１２２ｄと第２導電パターン１２８が積層された第２高さ調節部Ｇ２が形成される。
【０１２５】
第１ないし第４感光パターン１２０ａ、１２０ｂ、１２０ｃ、１２０ｄを表面から一部だけエッチングするアッシング工程を行う。このようなアッシング工程は、第１感光パターン１０２ａのうち、ゲート電極１０４に対応して高さが低い部分を除去して、下部のソース/ドレインパターン１２４の一部を露出するために行う。
【０１２６】
図９Ｅ、図１０Ｅ、図１１Ｅ及び図１２Ｅに示したように、アッシング工程を行うと、ゲート電極１０４に対応する部分の第１感光パターン１２０ａが完全に除去され下部のソース/ドレインパターン１２４の中心領域が露出される。
【０１２７】
また、第１ないし第４感光パターン１２０ａ、１２０ｂ、１２０ｃ、１２０ｄは、アッシング工程によって表面から一定な厚さ程度除去されると同時に、周辺部も除去される。従って、ソース/ドレインパターン１２４、データ配線１３０、第１導電パターン１２６及び第２導電パターン１２８の周辺部が露出される。
【０１２８】
図９Ｆ、図１０Ｆ、図１１Ｆ及び図１２Ｆに示したように、露出されたソース/ドレインパターン１２４の中心部を除去するエッチング工程を行い、その下部の第１半導体パターン(図９Ｅの１２２ａ)のうち、不純物非晶質シリコン層を除去して下部の純粋非晶質シリコン層を露出する工程を行う。
【０１２９】
このような工程によって、スイッチング領域Ｓに対応して離隔されたソース電極１３２とドレイン電極１３４を形成することができる。両電極１３２、１３４の下部にパターニングされた不純物非晶質シリコン層は、抵抗性接触機能をするオーミックコンタクト層１３８に該当する。その下部の純粋非晶質シリコン層は、両電極１３２、１３４間でチャンネルの役割をするアクティブ層１３６に該当する。
【０１３０】
この時、ソース/ドレインパターンと第１半導体パターンの不純物非晶質シリコン層の周辺部は、除去される。また、データ配線１３０、第１導電パターン１２６及び第２導電パターン１２８、第２ないし第４半導体パターン１２２ｂ、１１２ｃ、１２２ｄの不純物非晶質シリコン層の周辺部は、除去される。
【０１３１】
特に、不純物非晶質シリコン層を除去する工程の際、第１ないし第４感光パターン１２０ａ、１２０ｂ、１２０ｃ、１２０ｄの周辺に露出されたゲート絶縁膜１００はさらにオーバーエッチングされる。前述した工程によって第１ないし第４半導体パターン間のゲート絶縁膜１００の厚さは、約１０００Å程度に減少する。
【０１３２】
第１ないし第４感光パターン１２０ａ、１２０ｂ、１２０ｃ、１２０ｄを除去する工程を行う。
【０１３３】
図９Ｇ、図１０Ｇ、図１１Ｇ及び図１２Ｇは、第３マスク工程を示した工程断面図である。
図９Ｇ、図１０Ｇ、図１１Ｇ及び図１２Ｇに示したように、ソース電極１３２及びドレイン電極１３４とデータ配線１３０と第１高さ調節部Ｇ１及び第２高さ調節部Ｇ２とが形成された基板１００全面に、窒化シリコンＳｉＮＸと酸化シリコンＳｉＯ２を含む無機絶縁物質グループのうちから選択された一つを蒸着して保護膜１４０を形成してパターニングし、ドレイン電極１３４の一部を露出するドレインコンタクトホール１４２と第２共通配線(図５の１０６ｂ)の一部を露出する共通配線コンタクトホール(図５の１４３)とを形成する。保護膜１４０は、ベンゾシクロブテン（ＢＣＢ）とアクリル系樹脂を含む有機絶縁物質グループのうちから選択された一つで構成される。
【０１３４】
図９Ｈ、図１０Ｈ、図１１Ｈ及び図１２Ｈは、第４マスク工程を示した工程断面図である。
図９Ｈ、図１０Ｈ、図１１Ｈ及び図１２Ｈに示したように、保護膜１４０が形成された基板１００全面に、インジウム−スズ−オキサイド（ＩＴＯ）とインジウム−ジンク−オキサイド（ＩＺＯ）を含む透明な導電性金属グループのうちから選択された一つを蒸着してパターニングし、ドレイン電極１３４と接触しながら第１共通配線１０６ａと平面的に重なる形状に延在する連結部１４６と、連結部１４６から画素領域Ｐに延在する画素電極１４８とを形成すると同時に、共通配線コンタクトホールを通じて第２共通配線と接触しながら画素領域Ｐに延在する第２共通電極(図５の１５０)を形成する。
【０１３５】
この時、第２共通電極のうち、第１共通電極１０８と近接した部分は、第１共通電極１０８と一部重なるように構成する。
この場合、画素領域Ｐの両側で、第１共通電極１０８及び第２共通電極１５０によってデータ配線１３０に流れる信号が画素に及ぶ影響を遮断する。
【０１３６】
以上、前述した４マスク工程によって本発明による横電界方式の液晶表示装置用アレイ基板を製作することができる。
【０１３７】
以下、前述したように製作されたアレイ基板と合着されるカラーフィルター基板の製造工程を説明する。
【０１３８】
図１３Ａないし図１３Ｃは、本発明の実施例によるカラーフィルター基板を製造する方法を示した工程断面図である。
【０１３９】
図１３Ａに示したように、複数の画素領域が定義された基板２００上に、クロムＣｒまたは酸化クロムＣｒＯ２を順に蒸着してパターニングし、画素領域Ｐの周辺にブラックマトリックス２０２を形成する。
【０１４０】
画素領域Ｐに対応して赤色Ｒ、緑色Ｇ、青色Ｂのカラーフィルター(２０４ａ、２０４ｂ、図示せず)を形成する。
カラーフィルター２０４ａ、２０４ｂは、通常、赤色、緑色、青色の感光性カラー樹脂を塗布して、これを画素領域Ｐ別にパターニングして赤色、緑色、青色のカラーフィルター(２４０ａ、２０４ｂ、図示せず)順に対応するように形成する。
【０１４１】
図１３Ｂに示したように、赤色、緑色、青色のカラーフィルター(２４０ａ、２０４ｂ、図示せず)が形成された基板２００全面に、ベンゾシクロブテン（ＢＣＢ）とアクリル系樹脂を含む有機絶縁物質グループのうちから選択された一つを蒸着して平坦化膜２０６を形成する。
【０１４２】
平坦化膜２０６が形成された基板２００全面に、有機絶縁物質グループのうちから選択された一つを塗布してパターニングし、同一な高さのギャップスペーサー２０８と第１プレスバッファスペーサー(図５の２１０)と第２プレスバッファスペーサー(図５の２１２)を形成する。
【０１４３】
この時、第１プレスバッファスペーサーは、アレイ基板の第２高さ調節部(図５のＧ２)と対応する位置に形成して、ギャップスペーサー２０８は、第１高さ調節部(図５のＧ１)と対応する所に形成する。
【０１４４】
以上、本発明の実施例によるカラーフィルター基板を形成することができる。
【０１４５】
前述した本発明の実施例は、横電界方式の液晶表示装置以外の他の方式の液晶表示装置にも適用できる。
【図面の簡単な説明】
【０１４６】
【図１】従来の液晶表示装置を概略的に示した斜視図である。
【図２】従来の横電界方式の液晶表示装置用アレイ基板の一部を拡大した平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿って切断して示した断面図である。
【図４】図２のＩＶ−ＩＶ線に沿って切断して示した断面図である。
【図５】本発明による横電界方式の液晶表示装置用アレイ基板の一部を拡大した平面図である。
【図６】図４のＶ−Ｖ線に沿って切断して示した断面図である。
【図７】図４のＶＩ−ＶＩ線に沿って切断して示した断面図である。
【図８】図４のＶＩＩ−ＶＩＩ線に沿って切断して示した断面図である。
【図９Ａ】図５のＶ−Ｖ線に沿って切断して、本発明の工程順に示した工程断面図である。
【図９Ｂ】図９Ａに続く製造工程を示す断面図である。
【図９Ｃ】図９Ｂに続く製造工程を示す断面図である。
【図９Ｄ】図９Ｃに続く製造工程を示す断面図である。
【図９Ｅ】図９Ｄに続く製造工程を示す断面図である。
【図９Ｆ】図９Ｅに続く製造工程を示す断面図である。
【図９Ｇ】図９Ｆに続く製造工程を示す断面図である。
【図９Ｈ】図９Ｇに続く製造工程を示す断面図である。
【図１０Ａ】図５のＶＩ−ＶＩ線に沿って切断して、本発明の工程順に示した工程断面図である。
【図１０Ｂ】図１０Ａに続く製造工程を示す断面図である。
【図１０Ｃ】図１０Ｂに続く製造工程を示す断面図である。
【図１０Ｄ】図１０Ｃに続く製造工程を示す断面図である。
【図１０Ｅ】図１０Ｄに続く製造工程を示す断面図である。
【図１０Ｆ】図１０Ｅに続く製造工程を示す断面図である。
【図１０Ｇ】図１０Ｆに続く製造工程を示す断面図である。
【図１０Ｈ】図１０Ｇに続く製造工程を示す断面図である。
【図１１Ａ】図５のＶＩＩ−ＶＩＩ線に沿って切断して、本発明の工程順に示した工程断面図である。
【図１１Ｂ】図１１Ａに続く製造工程を示す断面図である。
【図１１Ｃ】図１１Ｂに続く製造工程を示す断面図である。
【図１１Ｄ】図１１Ｃに続く製造工程を示す断面図である。
【図１１Ｅ】図１１Ｄに続く製造工程を示す断面図である。
【図１１Ｆ】図１１Ｅに続く製造工程を示す断面図である。
【図１１Ｇ】図１１Ｆに続く製造工程を示す断面図である。
【図１１Ｈ】図１１Ｇに続く製造工程を示す断面図である。
【図１２Ａ】図５のＶＩＩＩ−ＶＩＩＩ線に沿って切断して、本発明の工程順に示した工程断面図である。
【図１２Ｂ】図１２Ａに続く製造工程を示す断面図である。
【図１２Ｃ】図１２Ｂに続く製造工程を示す断面図である。
【図１２Ｄ】図１２Ｃに続く製造工程を示す断面図である。
【図１２Ｅ】図１２Ｄに続く製造工程を示す断面図である。
【図１２Ｆ】図１２Ｅに続く製造工程を示す断面図である。
【図１２Ｇ】図１２Ｆに続く製造工程を示す断面図である。
【図１２Ｈ】図１２Ｇに続く製造工程を示す断面図である。
【図１３Ａ】本発明の実施例によるカラーフィルター基板を製造する方法を示した工程断面図である。
【図１３Ｂ】図１３Ａに続く製造工程を示す断面図である。
【図１３Ｃ】図１３Ｂに続く製造工程を示す断面図である。
【符号の説明】
【０１４７】
１００：基板                    
１０２：ゲート配線
１０４：ゲート電極               
１０６ａ：第１共通配線
１０６ｂ：第２共通配線            
１０８：第１共通電極   
１３０：データ配線                
１３２：ソース電極
１３４：ドレイン電極              
１３６：アクティブ層
１４６：連結部                    
１４８：画素電極
１５０：共通電極                  
２０８：ギャップスペーサー  
２１０：第１プレスバッファスペーサー
２１２：第２プレスバッファスペーサー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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【図１０Ｈ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１１Ｇ】
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【図１１Ｈ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１２Ｇ】
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【図１２Ｈ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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