(57)【特許請求の範囲】
【請求項１】
第１の入力（１２１）と第２の入力（１２２）と出力（１２５）を有する主演算増幅器（１０７）、及び前記第２の入力と前記出力との間に接続された積分コンデンサ（１０６）を含む容量性帰還トランスインピーダンス演算増幅器（１１）と、前記積分コンデンサ（１０６）と並列に接続された第１のスイッチ（１０５）とを備えた装置であって、更に、第３の入力（１２３）と第４の入力（１２４）を有するオートゼロ演算増幅器（１１０）を備え、前記第３の入力（１２３）と前記第１の入力（１２１）に対して仮想接地電位の信号が入力され、前記第４の入力（１２４）は、２つのオフセットエラーコンデンサ（１１２，１１４）、第２のスイッチ（１１１）、及び第３のスイッチ（１１３）を含む回路（１５）により前記出力（１２５）に接続されており、
前記２つのスイッチ（１１１，１１３）は、前記第４の入力（１２４）と前記出力（１２５）との間に直列に接続されたＭＯＳスイッチであり、
前記２つのオフセットエラーコンデンサ（１１２，１１４）の一端子が仮想接地電位に接続され、
前記オフセットエラーコンデンサ（１１２，１１４）のうちの一方のコンデンサ（１１２）の他の端子と前記出力（１２５）とが、前記第２のスイッチ（１１１）に接続され、
前記オフセットエラーコンデンサ（１１２，１１４）のうちの他方のコンデンサ（１１４）の他の端子と前記第４の入力（１２４）とが第３のスイッチ（１１３）に接続されていることを特徴とする装置。
【請求項２】
前記オートゼロ演算増幅器（１１０）は、２つの差動入力ＭＯＳトランジスタを備え、前記各トランジスタのゲートは、前記第３、第４の入力（１２３，１２４）にそれぞれ接続され、
抵抗器が接続されたＭＯＳトランジスタ（５０８，５０９）が、前記差動入力ＭＯＳトランジスタのそれぞれに直列に接続されていることを特徴とする請求項１記載の装置。
【請求項３】
前記第２のスイッチ（１１１）と前記第３のスイッチ（１１３）は、前記スイッチ（１１１，１１３）の両面への電荷注入を最小化するように設けられた各々４つのトランジスタ（６０１，６０２，６０３，６０４）を備えることを特徴とする請求項１記載の装置。
【請求項４】
前記積分コンデンサ（１０６）は複数のコンデンサを並列に備え、各並列の分岐には分離スイッチが該分岐内の前記コンデンサの両側に設けられたことを特徴とする請求項１記載の装置。
【請求項５】
前記出力（１２５）は更にサンプルホールド回路に接続されたことを特徴とする請求項１記載の装置。
【請求項６】
前記請求項１〜５のいずれか１項に記載の装置を複数個備えたことを特徴とする赤外検出用読出し回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低オフセット且つ低ノイズのオートゼロ型ＣＭＯＳ集積回路に関し、特に、赤外検出器用読出し回路に関するものである。
【背景技術】
【０００２】
フォーカルプレーンアレイはいくつかの個々の検出素子（画素）を有する。リニアまたはフォーカルプレーンアレイ内の画素数は増加しつつある。信号マルチプレクサは高度に複雑な検出器特有の集積回路であり、全てのチャンネルを並列に読みとるものである。最も一般的に使用されている検出回路は、直接的射出ステージと、容量性帰還トランスインピーダンス増幅器（ＣＴＩＡ）である。
【０００３】
読出し回路における従来の検出バッファステージは容量性帰還トランスインピーダンス増幅器を備える。ＣＴＩＡの目的は、全ての検出電流、好ましくは、ゼロバイアスまたは動抵抗が高い逆バイアス状態での検出電流を累積することである。増幅器は検出器を仮想接地レベルに保ち、一方、検出器電流はコンデンサに流れ続け、出力部には積分時間と信号電流に比例した電圧信号を発生する。検出器とＣＴＩＡの直流結合は、出力電圧変換に対する検出器電流の素晴らしい無歪性をもたらす。ゼロオフセットの理想状態では、暗電流の影響はなく、従って暗電流ノイズはない。この場合、検出器における電圧差はないので、検出器シャント抵抗は作用しない。しかしながら、実際にはこのような回路は重大な欠陥、即ち、演算増幅器入力電圧が不均一（オフセット）であり、読出し回路上に固定パターンのノイズを引き起こし、積分時間を制限している。回路は、相対的に小さな並列抵抗を有する赤外ダイオードにより発生される非常に微小な電流を測定するように適合されることが必要であり、従って、非常に小さなオフセットエラー電圧を有する増幅器を必要とする。
【０００４】
前記演算増幅器入力電圧の不均一を補正するために、オートゼロ（ＡＺ）回路を使用することが一般的である。このような機構は、例えば、C. Enz 及びG. Themes 著「演算増幅器の欠陥の影響を低減するための回路技術：オートゼロ、相関ダブルサンプリング及びチョッパー安定化」（Proceedings of the IEEE, 第８４巻、第１１版、１９９６年１１月刊、１５８４−１６１４頁）及び米国特許４８８４０３９号において論じられている。この特許は、基準電圧とオフセット補正電圧を供給する電圧源と、増幅器のオフセットエラーを補正する電流を供給するための一組の補助トランジスタを備えた一次オフセット演算回路を含む差動増幅器を開示している。
【０００５】
残余オフセット電圧のいくつかの数値結果が、「マイクロパワーＣＭＯＳ使用増幅器」（IEEE J. 個相回路、第ＳＣ−２０巻、８０５−８０７頁、１９８５年６月刊）に開示されている。
【特許文献１】米国特許４８８４０３９号公報
【非特許文献１】C. Enz 及びG. Themes 著「演算増幅器の欠陥の影響を低減するための回路技術：オートゼロ、相関ダブルサンプリング及びチョッパー安定化」（Proceedings of the IEEE, 第８４巻、第１１版、１９９６年１１月刊、１５８４−１６１４頁）
【非特許文献２】「マイクロパワーＣＭＯＳ使用増幅器」（IEEE J. 個相回路、第ＳＣ−２０巻、８０５−８０７頁、１９８５年６月刊）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１は従来の検出器バッファステージを示し、電荷検知トランスインピーダンス増幅器（ＣＴＩＡ）（１１）より成る。ＣＴＩＡは、好ましくはゼロバイアス又は高い動抵抗の逆バイアス１０３の状態で、全ての検出電流１０２を蓄積する。しかしながら、変化するオフセット電圧をいつも処理しなければならない。従って、ＣＭＯＳ増幅器を適用する場合は、オートゼロ（ＡＺ）回路を使用することが一般的である。赤外検出器ダイオード１０１と、ＣＴＩＡ（１１）を形成している主増幅器１０７とそれの積分コンデンサ１０６との結合体の差動入力−（１２２）と＋（１２１）に与えられる低等価入力インピーダンスとの間の直流結合により、システムは検出電流１０２の出力電圧変換に対する優秀な直線性（無歪性）を表す。しかしながら、焦点面アレイにおける個々の演算増幅器の入力オフセット電圧の不均一性により、このような読出しアレイ上の所謂固定パターンノイズを増大させ、より悪いチャンネルが早期に飽和状態となるために積分時間が制限される。
【０００７】
図２は補助オートゼロ（ＡＺ）演算増幅器に基づく前記従来構成の変形態様を示し、上記偏差に対する補正を行うものである。その構成は２つの増幅器を備えた設計であり、ＡＺ増幅器１１０が、主ＣＴＩＡステージ１１のオフセット作用を低減するために使用されている。この補正用ＡＺ演算増幅器１１０は、電源減退抵抗４０８と４０９（図４参照）の導入により、主演算増幅器と比較して、相互コンダクタンスの減衰をもたらすことが知られている。各積分サイクルの開始前に、ＡＺスイッチ１１１とスイッチ１１５を同時に閉じとするとともに、任意のスイッチ１１６を開とすることにより、各ＣＴＩＡは再度オートゼロ処理される。このサイクルの最後に、最初にスイッチ１１を開とすることにより、補正係数が補助増幅器１１０のコンデンサ１１２に保持される。次に、スイッチ１０５を短時間閉じとすることにより、ＣＴＩＡの主演算増幅器１０７とそれの積分コンデンサ１０６は仮想ゼロ開始点にリセットされる。次に、真の積分サイクルが開始し、Ｓ＆Ｈコンデンサ１０９上の積分検出電流信号から得られる増幅器出力電圧を（スイッチ１０８を閉じとすることにより）サンプリングするとともに（スイッチ１０８を開とすることにより）ホールディングすることで積分サイクルは終了する。最後に、同一回路のアレイのホールドコンデンサ１０９に保持された全ての得られた情報は、選択シフトレジスタに開始パルスを与えることにより読み出される。このレジスタは、次の増幅器１１７により緩衝された各チャンネルの出力１１８を順次選択し、それの出力信号を、所謂ビデオ信号を発生する共通の出力バッファ増幅器に振り向ける。この信号はビデオ表示画面に表示可能であり、赤外ダイオードアレイにより検出された信号の画像を提供できる。
【０００８】
本発明の目的は、上記従来技術の課題を解決するとともに、低ノイズで且つ高均一性のオートゼロ型集積回路増幅器を提供することである。特に、赤外検出器用読出し回路を提供するものである。
【課題を解決するための手段】
【０００９】
本発明は、第１の入力と第２の入力と出力を有する主演算増幅器、及び前記第２の入力と前記出力との間に接続された積分コンデンサを含む容量性帰還トランスインピーダンス演算増幅器と、積分コンデンサと並列に接続された第１のスイッチとを備えた装置であって、更に、第３の入力と第４の入力を有するオートゼロ演算増幅器を備え、前記第３の入力と前記第１の入力に対して仮想接地電位の信号が入力され、前記第４の入力は、２つのオフセットエラーコンデンサ、第２のスイッチ、及び第３のスイッチを含む回路により前記出力に接続されており、前記２つのスイッチ（１１１，１１３）は、前記第４の入力（１２４）と前記出力（１２５）との間に直列に接続されたＭＯＳスイッチであり、前記２つのオフセットエラーコンデンサ（１１２，１１４）の一端子が仮想接地電位に接続され、前記オフセットエラーコンデンサ（１１２，１１４）のうちの一方のコンデンサ（１１２）の他の端子と前記出力（１２５）とが、前記第２のスイッチ（１１１）に接続され、前記オフセットエラーコンデンサ（１１２，１１４）のうちの他方のコンデンサ（１１４）の他の端子と前記第４の入力（１２４）とが第３のスイッチ（１１３）に接続されていることを特徴とする。
【００１１】
好ましい実施形態では、前記オートゼロ演算増幅器（１１０）は、２つの差動入力ＭＯＳトランジスタを備え、前記各トランジスタのゲートは、前記第３、第４の入力（１２３，１２４）にそれぞれ接続され、抵抗器が接続されたＭＯＳトランジスタ（５０８，５０９）が、前記差動入力ＭＯＳトランジスタのそれぞれに直列に接続されている。
【００１２】
好ましい実施形態では、前記第２のスイッチと第３のスイッチは、前記スイッチの両面への電荷注入を最小化するように設けられた各々４つのトランジスタを備える。
【００１３】
好ましくは、前記積分コンデンサは複数のコンデンサを並列に備え、各並列の分岐には分離スイッチが該分岐内のコンデンサの両側に設けられる。
【００１４】
典型的には、前記出力は更にサンプルホールド回路に接続されている。
【００１５】
他の好ましい実施形態では、赤外検出用読出し回路は、上記装置を複数個備える。
【発明を実施するための最良の形態】
【００１６】
図２のオートゼロ方式は電子工学業界において公知であるが、図３の方式は従来技術の解決策では見いだされない新規な特徴の組合せを含むものである。増幅器のコモンモード拒絶はノイズを減衰させるために使用される。ＡＺ増幅器は、好ましくは、独立した回路ブロックとして構成されるのではなく、（図４と５に示すような）基本的ＣＴＩＡ演算増幅器の第１の出力段内に埋設される。ＡＺ増幅器は、基本演算増幅器１０７を流れる電流を仮想接地電位１０４により近づくように補正する。米国特許４８８４０３９号公報も埋設された方式を利用しているが、そこでは外部コンデンサは差動的には結合されていない。差動増幅器は、所謂コモンモード電圧（即ち、入力に与えられる同じ電圧）に対してよりも、それの入力における差動電圧に対してより敏感である。従って、オートゼロ訂正コンデンサに保持されたエラー補正電圧は、増幅器が最も敏感である差動入力間に直接接続されている。訂正コンデンサの端子の１つは仮想接地に接続され、ノイズがあるか又はゆっくりと変化している。このことは、外部設置電圧は、通常はコンデンサの両端子における電圧を一定に維持するコンデンサの原理により、コモンモード電圧として増幅器の入力に与えられることになるので、特に問題である。
【００１７】
図３は、長い積分時間を達成すると共に、必要な設置面積を相対的に小さく維持しつつ、非常に優れた直線性を保持する新規な手段を示すものである。従来のオートゼロは、１つだけのスイッチ１１１と１つのエラー保持コンデンサ１１２を用いて（図２参照）実施されていた。これには２つの重大な欠陥がある。増幅器の出力ｄｖ／ｄｔは、ＭＯＳスイッチのドレイン・ソースの漂遊容量と閾値下または弱い変換電流と協働して、保持用コンデンサ内に流れ込む小さいが無視できない電流を引き起こす。これにより、保持されたエラー電圧は僅かに変化し、特に、長い積分時間または小さな積分コンデンサの値のとき、又はそれらの両方の状態のとき、即ち、システムが入力電流に最も敏感で、従ってオフセットエラーに最も敏感であるときに、出力を上昇させて非直線性となる。第２のコンデンサ１１４とスイッチ１１３を設けることにより、第２スイッチ１１３を跨る非常に低い電圧差のために、増幅器出力ｄｖ／ｄｔから遙かに優れた絶縁が確保される。
【００１８】
２つのコンデンサ（１１４，１１２）と２つのスイッチ（１１３，１１１）を用いた方式は訂正コンデンサ上の残りの電圧エラーを大いに低減し、特に、４つの充分に補正されたＭＯＳスイッチ６０１，６０２，６０３，６０４（図６参照）を更に使用することで、ほぼ完全な一致が得られる。これらスイッチはスイッチの両側への電荷注入を最小に抑え、よってシステム上のオフセットエラーも最小に抑える。例えばＥｎｚで提案されたような、３つのトランジスタを用いた方式では、異なるサイズのトランジスタが必要であり、そのため処理工程の変化は効果的なトランジスタサイズ間の予期できない比率となるので、補正を達成することは不可能となる。オフセット補正電圧エラーとノイズを最小に抑えるために、すでに説明したように、複数のコンデンサが訂正増幅器１１０の差動入力間に直接接続される。このようにして、仮想接地電圧源１０４の発生しうるノイズまたは遅い変化が差動入力段１１０のコモンモード拒絶により減衰される。このようにして、５Ｖの供給電圧での残差オフセット電圧としては１０μＶの低い値が得られ、これに対して従来技術では、３Ｖの供給電圧でのオフセット電圧は２００μＶであることが報告されている。
【００１９】
図４は結合された主及びＡＺ演算増幅器の更に詳細を示すもので、所謂ソース負帰還型抵抗器４０８と４０９を含んでいる。図４はＰＭＯＳ差動入力トランジスタを有する方式を示しているが、これは単に実施可能な一例にすぎず、あらゆる種類のトランジスタと反転された供給電源の極性を用いた方式であっても全く同じ基本的機能を有することは当業者に明らかである。図４に示す訂正差動入力の組のソース負帰還型抵抗器４０８−４０９は、図５に示すような詳細な構成の他の方式の抵抗器が接続されたＭＯＳトランジスタ５０８−５０９で代替することもできる。それはＡＺ訂正差動入力の組の要部詳細、即ち、所謂ソース負帰還型抵抗器、あるいはオフセット補正ＭＯＳトランジスタの組のソースに抵抗器が接続されたＭＯＳトランジスタを使用した構成を示している。ＭＯＳトランジスタは、遙かに低い相互コンダクタンスが得られるように変換特性を変更している。更に、上記相互コンダクタンスは従来のＭＯＳ入力の組のものよりも遙かに広い電圧範囲に渡って略直線的である。このようにして、全ての不完全なオフセット補正電圧もまた、一次と二次の訂正入力の組の間の相互コンダクタンスの比率と同じ比率で低減される。また、大きなオフセット電圧エラーも補足されて訂正され、その結果、全体としてより良い最終の生産の歩どまりと長期間の動作が保証される。上記抵抗器が接続されたＭＯＳトランジスタを使用したことで、全てのＣＭＯＳ処理工程に適用可能であるという大きな利点が更に得られる。
【００２０】
本発明の他の目的は、ＣＴＩＡフィードバックまたは積分コンデンサに関する。図７に示すように、図３の積分コンデンサ１０６の実施可能な詳細構成において、別々のコンデンサ７１０乃至７１３は異なる値であり、結果としての積分器の感度を変更するために帰還増幅器間に接続された全コンデンサの値を変更することを可能とする。コンデンサの個数とそれらの値は、必要なトランスインピーダンス（又はゲイン）の範囲と値により、設計的に変更されることは明らかである。コンデンサは、片側のみの切替ではなく、両側が切替えられる構成である（スイッチ７０１乃至７０８参照）。この方式は、コンデンサをその周辺部から完全に絶縁し、情報の電荷を（スイッチオフされた）帰還型コンデンサに影響を及ぼすことなく、他の電荷領域の動作を実行することを可能にする。この最後の特徴は、多数のＡＺ構成を導入するのに必要である。このような信号取得方法を用いて、全積分時間フレーム内の規則的な時間ごとに、帰還コンデンサがＣＴＩＡ増幅器からスイッチオフされる。その瞬間に新たなＡＺ動作が行われ、次に、帰還コンデンサが再度ＣＴＩＡに接続され、積分サイクルを持続する。このような多数のＡＺ方式の効果は、連続したＡＺのノイズ電圧を効果的に平均化することである。このため、ノイズを最小化するために使用される全ての手段の如何にかかわらず、その少量が保持されたオートゼロ補正電圧内にいつも残存し、同じ少量の赤外ダイオード電流を連続して読み出すことは、連続した積分出力電圧値に可能な相対的に大きなエラーとなるであろう。
【図面の簡単な説明】
【００２１】
【図１】オートゼロ補正なしの従来の検出器バッファステージを示す図である。
【図２】オートゼロ補正を備えた従来の検出器バッファステージを示す図である。
【図３】本発明の新規なオートゼロ補正の構成を示す図である。
【図４】原理的なＣＴＩＡ演算増幅器とＡＺ増幅器のトランジスタレベルの詳細を示す図である。
【図５】原理的なＣＴＩＡ演算増幅器とＡＺ増幅器のトランジスタレベルの詳細の別の解決を示す図である。
【図６】４つのトランジスタを備えるオートゼロスイッチ方式のトランジスタレベルの詳細を示す図である。
【図７】マルチプルオートゼロ構成用の両側切替集積コンデンサの詳細を示す図である。
【符号の説明】
【００２２】
１１  ＣＴＩＡ
１５  回路
１０２  赤外検出器ダイオード
１０２  検出電流
１０４  仮想接地電圧源
１０５  スイッチ
１０６  積分コンデンサ
１０７  主増幅器
１１０  訂正増幅器
１１１，１１３  スイッチ
１１２，１１４  コンデンサ
１２１，１２２，１２３，１２４  入力
１２５  出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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