(57)【特許請求の範囲】
【請求項１】
ワード線と、
第１導電型の第１ＭＯＳトランジスタ及び第２導電型の第２ＭＯＳトランジスタから構成される転送回路と、
前記ワード線と前記転送回路の出力端を接続する第１制御信号線と、
前記転送回路の入力端に接続される第２制御信号線と、
前記第２制御信号線に接続される第１デコーダと、
前記転送回路に接続される第３制御信号線と、
前記第３制御信号線に接続され、前記転送回路の動作を制御する制御信号を出力する第２デコーダとを具備し、
前記第１制御信号線は、第１配線層内に配置される第１部分と前記第１配線層上の第２配線層内に配置される第２部分とから構成され、かつ、前記ワード線は、前記第１制御信号線の前記第１部分を経由して前記第１ＭＯＳトランジスタの第１拡散層に接続され、
前記ワード線は、前記第１制御信号線の前記第１及び第２部分を経由して前記第２ＭＯＳトランジスタの第１拡散層に接続され、
前記第２制御信号線は、前記第１配線層内に配置される第１部分と前記第２配線層内に配置される第２部分とから構成され、
前記第１デコーダは、前記第２制御信号線の前記第１部分を経由して前記第２ＭＯＳトランジスタの第２拡散層に接続され、前記第２制御信号線の前記第１及び第２部分を経由して前記第１ＭＯＳトランジスタの第２拡散層に接続される
ことを特徴とする不揮発性半導体メモリ。
【請求項２】
前記第３制御信号線は、前記第１配線層内に配置される第１部分と前記第２配線層内に配置される第２部分とから構成され、
前記第２デコーダは、前記第３制御信号線の前記第１部分を経由して前記第１ＭＯＳトランジスタに接続され、前記第３制御信号線の前記第１及び第２部分を経由して前記第２ＭＯＳトランジスタに接続されることを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項３】
前記第１制御信号線は、前記ワード線が延びる方向と同じ方向に延び、前記第２制御信号線は、前記第１制御信号線に交差する方向に延びることを特徴とする請求項２記載の不揮発性半導体メモリ。
【請求項４】
前記第３制御信号線は、前記ワード線が延びる方向と同じ方向に延びることを特徴とする請求項３記載の不揮発性半導体メモリ。
【請求項５】
前記第１ＭＯＳトランジスタは、前記第２ＭＯＳトランジスタよりも前記ワード線に近い側に配置されることを特徴とする請求項４記載の不揮発性半導体メモリ。
【請求項６】
前記第１制御信号線の前記第１及び第２部分は、直列接続され、前記第３制御信号線の前記第１及び第２部分は、直列接続され、前記第２制御信号線の前記第１及び第２部分は、互いに並列に配置されていることを特徴とする請求項５記載の不揮発性半導体メモリ。
【請求項７】
前記第２制御信号線の前記第１部分の一端と前記第２制御信号線の前記第２部分の一端が互いに接続され、前記第２制御信号線の前記第１部分の他端と前記第２制御信号線の前記第２部分の他端が互いに接続されることを特徴とする請求項６記載の不揮発性半導体メモリ。
【請求項８】
請求項１記載の不揮発性半導体メモリにおいて、
第１導電型の半導体基板と、
前記半導体基板内に配置され、前記第１ＭＯＳトランジスタが形成される第２導電型の第１ウェル領域と、
前記第１ウェル領域内に配置され、前記第２ＭＯＳトランジスタが形成される第１導電型の第２ウェル領域と、
前記第１ウェル領域内に配置され、前記半導体基板に電気的に接続される第１導電型の第３ウェル領域と
をさらに具備することを特徴とする不揮発性半導体メモリ。
【請求項９】
前記第３ウェル領域と前記第１ウェル領域の間のブレイクダウン電圧は、前記半導体基板と前記第１ウェル領域の間のブレイクダウン電圧よりも小さいことを特徴とする請求項８記載の不揮発性半導体メモリ。
【請求項１０】
請求項１記載の不揮発性半導体メモリにおいて、
ゲートが第１ＭＯＳトランジスタのゲートに接続され、一端が前記第１制御信号線に接続される第２導電型の第３ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタの他端に接続され、前記第２配線層内に配置される第４制御信号線と
をさらに具備し、
前記転送回路は、ＣＭＯＳトランスファゲートであり、前記第１ＭＯＳトランジスタの前記第１拡散層と前記第２ＭＯＳトランジスタの前記第１拡散層は、互いに接続され、前記第１ＭＯＳトランジスタの前記第２拡散層と前記第２ＭＯＳトランジスタの前記第２拡散層は、互いに接続される
ことを特徴とする不揮発性半導体メモリ。
【請求項１１】
前記第４制御信号線は、前記第２制御信号線が延びる方向と同じ方向に延びることを特徴とする請求項１０記載の不揮発性半導体メモリ。
【請求項１２】
前記ワード線は、前記第１制御信号線の前記第１部分を経由して第１導電型の第３ＭＯＳトランジスタの第１拡散層に接続され、前記第３ＭＯＳトランジスタの第２拡散層は、前記第１配線層内の信号線及び前記第２配線層内の信号線を経由して前記第２ＭＯＳトランジスタの第１拡散層に接続されることを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項１３】
前記第２制御信号線は、前記第１配線層内に配置される第１部分と前記第２配線層内に配置される第２部分とから構成され、
前記第１デコーダは、前記第２制御信号線の前記第１部分を経由して前記第２ＭＯＳトランジスタのゲートに接続され、前記第２制御信号線の前記第１及び第２部分を経由して前記第１ＭＯＳトランジスタのゲートに接続されることを特徴とする請求項１２記載の不揮発性半導体メモリ。
【請求項１４】
前記第３制御信号線は、前記第１配線層内に配置される第１部分と前記第２配線層内に配置される第２部分とから構成され、
前記第２デコーダは、前記第３制御信号線の前記第１部分を経由して前記第１ＭＯＳトランジスタの第２拡散層に接続され、前記第３制御信号線の前記第１及び第２部分を経由して前記第２ＭＯＳトランジスタの第２拡散層に接続されることを特徴とする請求項１３記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリのワード線制御回路に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリの一つに、フラッシュＥＥＰＲＯＭがある。フラッシュＥＥＰＲＯＭは、メモリセルアレイを複数のブロックに分け、データ消去をブロックごとに行う。このように、ブロック内の全てのメモリセルのデータを同時に消去するシステムを採用することで、メモリセルの高集積化によるメモリ容量の増大に貢献できる。
【０００３】
図４３は、フラッシュＥＥＰＲＯＭのメモリセル構造の一例を示している。
【０００４】
本例のメモリセルは、スタックゲート構造を有している。Ｐ型シリコン基板２００内には、Ｎ型ウェル領域２０１ａ及びＰ型ウェル領域２０１ｂから構成されるダブルウェルが形成される。Ｐ型ウェル領域２０１ｂ内には、Ｎ型ソース領域２０２Ｓ及びＮ型ドレイン領域２０２Ｄが配置される。ソース領域２０２Ｓとドレイン領域２０２Ｄの間の領域は、チャネル領域となる。このチャネル領域上には、ゲート絶縁膜２０３が配置される。
【０００５】
ゲート絶縁膜２０３上には、電気的にフローティング状態のフローティングゲート電極２０４が配置される。フローティングゲート電極２０４上には、絶縁膜２０５が配置される。絶縁膜２０５上には、コントロールゲート電極（ワード線）２０６が配置される。フローティングゲート電極２０４及びコントロールゲート電極２０６は、例えば、不純物を含んだポリシリコンから構成される。
【０００６】
図４１のメモリセルの基本動作について説明する。
【０００７】
・  書き込み（Program）動作
書き込み動作時、例えば、メモリセルのドレイン領域２０２Ｄには、約６Ｖ、シリコン基板（又はウェル）２０１とソース領域２０２Ｓには、０Ｖ（接地電位）、コントロールゲート電極２０６には、約１０Ｖがそれぞれ提供される。この時、フローティングゲート電極２０４の電位は、シリコン基板２０１、ソース領域２０２Ｓ、ドレイン領域２０２Ｄ及びコントロールゲート電極２０６の電位から一義的に決まる。
【０００８】
このような電位関係に設定すると、ソース領域２０２Ｓとドレイン領域２０２Ｄの間に大きな電位差（又は電界）が生じ、ソース領域２０２Ｓ内の電子がドレイン領域２０２Ｄに向って加速される。その結果、ドレイン領域２０２Ｄの近傍では、高いエネルギーを持った電子、いわゆるホットエレクトロンが発生し、その一部がゲート絶縁膜２０３のエネルギー障壁を乗り越えてフローティングゲート電極２０４内に注入される。
【０００９】
そして、フローティングゲート電極２０４に所定量の電子が注入されると、例えば、コントロールゲート電極２０６に正電位を提供した場合に、チャネルが（Ｐ型からＮ型へ）反転し難くなる。これは、メモリセルの閾値が高くなったことを意味する。書き込み動作は、このように、電子をフローティングゲート電極２０４に注入し、メモリセルの閾値を高くすることにより行う。
【００１０】
・  消去（Erase）動作
消去動作時、例えば、Ｐ型ウェル領域２０１ｂとソース領域２０２Ｓには、約１０Ｖ、コントロールゲート電極２０６には、約−７Ｖがそれぞれ提供される。この時、ドレイン領域２０２Ｄは、例えば、フローティング状態に設定される。その結果、Ｐ型ウェル領域２０１ｂ（ソース領域２０２Ｓを含む。）とフローティングゲート電極２０４の間のゲート絶縁膜２０３には、非常に強い電界（１０ＭＶ／ｃｍ以上）が発生する。
【００１１】
このような非常に強い電界の下では、ゲート絶縁膜２０３中にＦ−Ｎ（Fowler-Noldheim）トンネル電流が流れるため、フローティングゲート電極２０４内の電子は、ゲート絶縁膜２０３を経由して、Ｐ型ウェル領域２０１ｂへ移動する。
【００１２】
そして、フローティングゲート電極２０４から電子が引き抜かれると、例えば、コントロールゲート電極２０６に正電位を提供した場合に、チャネルが（Ｐ型からＮ型へ）反転し易くなる。これは、メモリセルの閾値が低くなったことを意味する。消去動作は、このように、電子をフローティングゲート電極２０４から引き抜き、メモリセルの閾値を低くすることにより行う。
【００１３】
・  読み出し（Read）動作
上述の書き込み動作により高い閾値を有することになったメモリセルを“Ｌ”状態のメモリセルとし、上述の消去動作により低い閾値を有することになったメモリセルを“Ｈ”状態のメモリセルとする。読み出しは、“Ｌ”状態のメモリセルがオフとなり、“Ｈ”状態のメモリセルがオンとなるような読み出し電位Ｖｒｅａｄを、コントロールゲート電極２０６に提供することにより行える。
【００１４】
具体的には、まず、メモリセルの状態（“Ｌ”又は“Ｈ”）によらず、常にオフとなる電位（例えば、接地電位）をコントロールゲート電極２０６に提供する。そして、ソース領域２０２Ｓとドレイン領域２０２Ｄの間に適当な電位差を与える。例えば、ソース領域２０２Ｓを接地電位とし、ドレイン領域２０２Ｄを１Ｖ程度でフローティング状態とする。
【００１５】
この後、コントロールゲート電極２０６に読み出し電位Ｖｒｅａｄを提供する。この時、“Ｈ”状態のメモリセルは、オンとなり、そのチャネルに電流が流れる。一方、“Ｌ”状態のメモリセルは、オフとなり、そのチャネルには電流が流れない。つまり、コントロールゲート電極２０６に読み出し電位Ｖｒｅａｄを提供したときに、メモリセルに電流が流れる否かを判断することにより、データの読み出しを行うことができる。
【００１６】
【発明が解決しようとする課題】
フラッシュＥＥＰＲＯＭなどの不揮発性半導体メモリは、上述のように、書き込み、消去及び読み出しの３つの動作モードを有する。
【００１７】
また、コントロールゲート電極（ワード線）には、動作モードに応じて、所定の電位が提供される。例えば、この所定の電位は、ワード線制御回路、具体的には、ロウブロックデコーダ（ワード線ドライバ）からＣＭＯＳ転送回路（ロウサブデコーダ）を経由してコントロールゲート電極に提供される。
【００１８】
ＣＭＯＳ転送回路は、コントロールゲート電極（ワード線）に対応して配置される。例えば、８本のワード線ＷＬ０，ＷＬ１，…ＷＬ７に繋がる８つのＣＭＯＳ転送回路により１つのロウサブユニットが構成される。ロウサブユニットは、ロウメインデコーダから出力される制御信号により選択される。
【００１９】
ところで、ロウブロックデコーダの出力をワード線に転送するＣＭＯＳ転送回路は、コントロールゲート電極（ワード線）の本数と同じ数だけ設けられるため、ＣＭＯＳ転送回路がメモリチップ上に占める面積も大きくなる。しかし、メモリ容量の増大やチップ面積の縮小を達成するには、ＣＭＯＳ転送回路の面積をできるだけ小さくすることが必要となる。
【００２０】
本発明の目的は、メモリ容量の増大やチップ面積の縮小に貢献できる不揮発性半導体メモリのＣＭＯＳ転送回路の新規なレイアウトを提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、本発明の不揮発性半導体メモリは、ワード線と、第１導電型の第１ＭＯＳトランジスタ及び第２導電型の第２ＭＯＳトランジスタから構成される転送回路と、前記ワード線と前記転送回路の出力端を接続する第１制御信号線と、前記転送回路の入力端に接続される第２制御信号線と、前記第２制御信号線に接続される第１デコーダと、前記転送回路に接続される第３制御信号線と、前記第３制御信号線に接続され、前記転送回路の動作を制御する制御信号を出力する第２デコーダとを備える。そして、前記第１制御信号線は、第１配線層内に配置される第１部分と前記第１配線層上の第２配線層内に配置される第２部分とから構成され、かつ、前記ワード線は、前記第１制御信号線の前記第１部分を経由して前記第１ＭＯＳトランジスタの第１拡散層に接続される。
【００２２】
前記ワード線は、前記第１制御信号線の前記第１及び第２部分を経由して前記第２ＭＯＳトランジスタの第１拡散層に接続される。
【００２３】
前記第２制御信号線は、前記第１配線層内に配置される第１部分と前記第２配線層内に配置される第２部分とから構成される。前記第１デコーダは、前記第２制御信号線の前記第１部分を経由して前記第２ＭＯＳトランジスタの第２拡散層に接続され、前記第２制御信号線の前記第１及び第２部分を経由して前記第１ＭＯＳトランジスタの第２拡散層に接続される。
【００２４】
前記第３制御信号線は、前記第１配線層内に配置される第１部分と前記第２配線層内に配置される第２部分とから構成される。前記第２デコーダは、前記第３制御信号線の前記第１部分を経由して前記第１ＭＯＳトランジスタに接続され、前記第３制御信号線の前記第１及び第２部分を経由して前記第２ＭＯＳトランジスタに接続される。
【００２５】
前記第１制御信号線は、前記ワード線が延びる方向と同じ方向に延び、前記第２制御信号線は、前記第１制御信号線に交差する方向に延びる。前記第３制御信号線は、前記ワード線が延びる方向と同じ方向に延びる。
【００２６】
前記第１ＭＯＳトランジスタは、前記第２ＭＯＳトランジスタよりも前記ワード線に近い側に配置される。
【００２７】
前記第１制御信号線の前記第１及び第２部分は、直列接続され、前記第３制御信号線の前記第１及び第２部分は、直列接続され、前記第２制御信号線の前記第１及び第２部分は、互いに並列に配置される。
【００２８】
前記第２制御信号線の前記第１部分の一端と前記第２制御信号線の前記第２部分の一端が互いに接続され、前記第２制御信号線の前記第１部分の他端と前記第２制御信号線の前記第２部分の他端が互いに接続される。
【００２９】
本発明の不揮発性半導体メモリは、さらに、第１導電型の半導体基板と、前記半導体基板内に配置され、前記第１ＭＯＳトランジスタが形成される第２導電型の第１ウェル領域と、前記第１ウェル領域内に配置され、前記第２ＭＯＳトランジスタが形成される第１導電型の第２ウェル領域とを備える。
【００３０】
本発明の不揮発性半導体メモリは、さらに、前記第１ウェル領域内に配置され、前記半導体基板に電気的に接続される第１導電型の第３ウェル領域を備える。
【００３１】
前記第３ウェル領域と前記第１ウェル領域の間のブレイクダウン電圧は、前記半導体基板と前記第１ウェル領域の間のブレイクダウン電圧よりも小さい。
【００３２】
前記転送回路は、ＣＭＯＳトランスファゲートであり、前記第１ＭＯＳトランジスタの前記第１拡散層と前記第２ＭＯＳトランジスタの前記第１拡散層は、互いに接続され、前記第１ＭＯＳトランジスタの前記第２拡散層と前記第２ＭＯＳトランジスタの前記第２拡散層は、互いに接続される。
【００３３】
本発明の不揮発性半導体メモリは、さらに、ゲートが第１ＭＯＳトランジスタのゲートに接続され、一端が前記第１制御信号線に接続される第２導電型の第３ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタの他端に接続され、前記第２配線層内に配置される第４制御信号線とを備える。前記第４制御信号線は、前記第２制御信号線が延びる方向と同じ方向に延びる。
【００３４】
前記ワード線は、前記第１制御信号線の前記第１部分を経由して第１導電型の第３ＭＯＳトランジスタの第１拡散層に接続され、前記第３ＭＯＳトランジスタの第２拡散層は、前記第１配線層内の信号線及び前記第２配線層内の信号線を経由して前記第２ＭＯＳトランジスタの第１拡散層に接続される。
【００３５】
前記第２制御信号線は、前記第１配線層内に配置される第１部分と前記第２配線層内に配置される第２部分とから構成される。前記第１デコーダは、前記第２制御信号線の前記第１部分を経由して前記第２ＭＯＳトランジスタのゲートに接続され、前記第２制御信号線の前記第１及び第２部分を経由して前記第１ＭＯＳトランジスタのゲートに接続される。
【００３６】
前記第３制御信号線は、前記第１配線層内に配置される第１部分と前記第２配線層内に配置される第２部分とから構成される。前記第２デコーダは、前記第３制御信号線の前記第１部分を経由して前記第１ＭＯＳトランジスタの第２拡散層に接続され、前記第３制御信号線の前記第１及び第２部分を経由して前記第２ＭＯＳトランジスタの第２拡散層に接続される。
【００３７】
【発明の実施の形態】
以下、図面を参照しながら、本発明の不揮発性半導体メモリについて詳細に説明する。
まず、本発明が適用される不揮発性半導体メモリの一つであるフラッシュＥＥＰＲＯＭについて説明する。
【００３８】
図１は、フラッシュＥＥＰＲＯＭの主要部の一例を示している。
【００３９】
外部アドレス信号Ａ０，Ａ１，Ａ１７は、直接、又は、アドレスレジスタ１２を経由して、マルチプレクサ１３に入力される。アドレスカウンタ１６は、内部アドレス信号を生成する。マルチプレクサ１３は、外部アドレス信号及び内部アドレス信号のうちのいずれか一方をロウデコーダ１４及びカラムデコーダ１５に与える。
【００４０】
ロウデコーダ１４は、ロウアドレス信号に基づいて、メモリセルアレイ１１における１つのロウ（ワード線）を選択する。カラムデコーダ１５は、カラムアドレス信号に基づいて、メモリセルアレイ１１における１つのカラムを選択する。ソース・ウェルデコーダ２６は、動作モードに応じて、ソース領域及びウェル領域（又はシリコン基板）の電位を設定する。
【００４１】
入力データは、入出力バッファ１７を経由して、データ入力レジスタ１８及びコマンドレジスタ１９に与えられる。データ入力レジスタ１８のデータは、カラム選択回路２０を経由して、メモリセルアレイ１１内のメモリセルに供給される。コマンドレジスタ１９は、アドレス信号及びデータからなるコマンドを認識し、そのコマンドに応じて、アドレスレジスタ１２、マルチプレクサ１３、データ入力レジスタ１８及び制御回路２１に制御信号を出力する。
【００４２】
制御回路２１は、コマンドレジスタ１９から出力される制御信号に基づいて、次に実行すべき動作モードを認識する。
電圧発生回路２２は、昇圧回路を備え、動作モードに対応した複数の電圧を生成する。電圧発生回路２２により生成された電圧は、書き込み、消去及び読み出しの各動作モードにおいて、メモリセルのコントロールゲート電極（ワード線）やビット線に与えられる。
【００４３】
ベリファイ回路２３は、選択されたメモリセルに対するデータの書き込み又は消去が確実に行われたか否かを判定し、その結果ＶＥＲＩＯＫを制御回路２１に出力する。
【００４４】
最終アドレス検知回路２４は、メモリセルアレイ１１の各ブロックの最終アドレスの検知の有無を示す検知信号ＡＥＮＤを出力すると共に、メモリセルアレイ１１の最終ブロックの検知の有無を示す検知信号ＢＥＮＤを出力する。
【００４５】
タイマ２５は、選択されたメモリセルに対するデータの書き込み又は消去が何回実行されたかをカウントする。タイマ２５は、選択されたメモリセルに対するデータの書き込み又は消去が所定回数に達したときに、タイムアウト信号ＴＩＭＥ  ＯＵＴを制御回路２１に出力する。
【００４６】
出力データは、メモリセルアレイ１１からカラム選択回路２０を経由してセンスアンプ２７に導かれる。センスアンプ２７は、出力データの増幅を行う。そして、センスアンプ２７により増幅された出力データは、入出力バッファ１７から出力される。
【００４７】
図２は、図１のフラッシュＥＥＰＲＯＭにおけるメモリセルアレイ１１を示している。
【００４８】
メモリセルアレイは、ｍ行ｎ列（ｍ，ｎは、共に、２以上の自然数である。）にマトリックス状に配置された複数のメモリセルＭＣから構成される。本例では、説明を簡単にするため、メモリセルアレイは、４行４列に配置された１６個のメモリセルＭＣから構成される。
【００４９】
１６個のメモリセルＭＣは、例えば、１つのウェル２８内に形成される。１つのウェル２８内に形成されるメモリセルは、１つのブロックを構成し、消去動作は、この１つのブロック内の全てのメモリセルについて同時に行われる。本例では、１つのブロックのみを示すが、実際は、１チップ内に複数のブロックが形成され、ブロック消去（ブロックごとに消去／非消去を設定）やチップ消去（全てのブロックを消去に設定）を実現している。
【００５０】
ワード線ＷＬｉ（ｉ＝１，２，３，４）は、１つの行に配置される４つのメモリセルＭＣのコントロールゲート電極に共通に接続される。ビット線ＢＬｉ（ｉ＝１，２，３，４）は、１つの列に配置される４つのメモリセルＭＣのドレイン領域に共通に接続される。ソース線ＳＬは、全てのメモリセルのソース領域に共通に接続される。
【００５１】
書き込み動作や読み出し動作においては、例えば、ロウデコーダ（ロウメインデコーダ及びロウブロックデコーダ）により１つの行を選択し、カラムデコーダにより１つの列を選択する。その結果、メモリセルアレイ内の１つのメモリセルが選択される。そして、この選択された１つのメモリセルに対して、書き込み動作又は読み出し動作が実行される。
【００５２】
図３乃至図７は、図２のメモリセルアレイのデバイス構造の一例を示している。
【００５３】
Ｐ型シリコン基板３１内には、Ｎ型ウェル領域３２とＰ型ウェル領域３３から構成されるダブルウェルが配置される。また、シリコン基板３１内には、ＳＴＩ（Shallow Trench Isolation）構造を有する素子分離領域３４が配置される。Ｐ型ウェル領域３３の表面領域には、Ｎ型ソース領域３５Ｓ及びＮ型ドレイン領域３５Ｄが配置される。
【００５４】
ソース領域３５Ｓとドレイン領域３５Ｄの間のチャネル領域上には、フローティングゲート電極３６及びコントロールゲート電極（ワード線）３７が配置される。シリコン基板３１上には、フローティングゲート電極３６及びコントロールゲート電極３７を完全に覆うシリコン酸化膜３８が配置される。
【００５５】
シリコン酸化膜３８には、メモリセルのドレイン領域３５Ｄに達するコンタクトホール３９が設けられる。このコンタクトホール３９内には、コンタクトプラグ４０が配置される。シリコン酸化膜３８上には、コンタクトプラグ４０に接続されるビット線４１が配置される。シリコン酸化膜３８上には、ビット線４１を完全に覆うシリコン酸化膜４２が配置される。
【００５６】
図８は、図１のフラッシュＥＥＰＲＯＭの主要なブロックのチップ上のレイアウトの一例を示している。
【００５７】
本例では、４つの標準コアブロック群５０がメモリチップ２９上に配置される。標準コアブロック群５０の間には、制御回路２１及び変則コアブロック群５１が配置される。標準コアブロック群５０のチップ中央寄りの端部には、ロウメインデコーダ５２が配置される。チップ２９の中央部には、読み出し・書き込み回路（データ入力レジスタ及びセンスアンプを含む）３０が配置される。
【００５８】
入出力バッファ１７は、チップ２９の第１の辺に沿って配置される。アドレスレジスタ１２は、チップ２９の第１の辺に対向する第２の辺に沿って配置される。電圧発生回路（昇圧回路を含む）２２は、入出力バッファ１７に近接する位置に配置される。
【００５９】
標準コアブロック群５０は、同一のメモリ容量を有する複数の標準コアブロックから構成される。標準コアブロックは、メモリセルアレイ、ロウブロックデコーダ、カラムデコーダ及びソース・ウェルデコーダを備えている（これについては、後述する。）。
【００６０】
変則コアブロック群５１は、異なるメモリ容量を有する複数の変則コアブロックから構成される。変則コアブロックも、標準コアブロックと同様に、メモリセルアレイ、ロウブロックデコーダ、カラムデコーダ及びソース・ウェルデコーダを備えている。但し、メモリセルアレイのメモリ容量は、全ての変則コアブロックにおいて同じになっていない。
【００６１】
図９は、図８のチップレイアウト内の標準コアブロック群を示している。
【００６２】
本例では、標準コアブロック群は、同一のメモリ容量を有するＰ個の標準コアブロック５０−１，５０−２，…５０−Ｐから構成される。Ｐ個の標準コアブロック５０−１，５０−２，…５０−Ｐは、ロウ方向に配置され、かつ、それぞれが、メモリセルアレイ５３、ＣＭＯＳ転送回路（ロウサブデコーダ）５４及びデコーダ部５５を備えている。デコーダ部５５は、ロウブロックデコーダ（ワード線ドライバ）、カラムデコーダ及びソース・ウェルデコーダを含んでいる。
【００６３】
標準コアブロック５０−１，５０−２，…５０−Ｐ内のメモリセルアレイ５３は、消去ブロックを構成する。つまり、１つの標準コアブロック内のメモリセルアレイを構成する全てのメモリセルは、１つのウェル内に配置され、同時にデータ消去が実行される。
【００６４】
標準コアブロック５０−ｉ（ｉは、奇数）のレイアウトと標準コアブロック５０−ｊ（ｊは、偶数）のレイアウトは、隣接する２つの標準コアブロック５０−ｉ，５０−ｊの境界線に対して互いに対称的になっている（いわゆる折り返し構造）。つまり、標準コアブロックのレイアウトは、２種類存在し、一方のレイアウトは、他方のレイアウトの表裏を逆にしたものとなっている。
【００６５】
標準コアブロック群のロウ方向の一端には、ロウメインデコーダ５２が配置される。本例では、ロウメインデコーダ５２からは、１２８対の制御信号線対Ｍｘ，ＭｘＢ（ｘ＝０，１，…１２７）が延びている。制御信号線対Ｍｘ，ＭｘＢは、標準コアブロック５０−１，５０−２，…５０−Ｐ内のＣＭＯＳ転送回路５４に接続される。
【００６６】
図１０及び図１２は、図９の標準コアブロック群内の１つの標準コアブロックを示している。図１１は、図１０における１つのロウサブユニットを示し、図１３は、図１２における１つのロウサブユニットを示している。
【００６７】
標準コアブロックは、Ｑ個のロウサブユニットを含んでいる。１つのロウサブユニットは、メモリセルアレイ５３−ｋ（ｋ＝１，２，…Ｑ）とＣＭＯＳ転送回路５４−ｋ（ｋ＝１，２，…Ｑ）を含んでいる。１つのロウサブユニットに対応して、１対の制御信号線対Ｍｘ，ＭｘＢが設けられる。そして、ロウメインデコーダにより１対の制御信号線対Ｍｘ，ＭｘＢが選択される。つまり、選択された制御信号線対Ｍｘ，ＭｘＢに対応するロウサブユニットが選択される。
【００６８】
ロウブロックデコーダ（ワード線ドライバ）からは、例えば、８本の制御信号線ＢｉＦ０，ＢｉＦ１，…ＢｉＦ７がカラム方向に延びている。このロウブロックデコーダにより８本の制御信号線ＢｉＦ０，ＢｉＦ１，…ＢｉＦ７のうちの１本が選択される。つまり、選択されたロウサブユニット内の８本のコントロールゲート線（ワード線）ＷＬ０，ＷＬ１，…ＷＬ７のうちの１本が選択される。
【００６９】
図１４は、ＣＭＯＳ転送回路（ロウサブデコーダ）の第１例を示している。
【００７０】
本例では、１つのロウサブユニット内に８本のワード線ＷＬ０，ＷＬ１，…ＷＬ７が配置される。１本のワード線ＷＬｊ（ｊ＝０，１，…７）には、３つのトランジスタが接続される。即ち、１本のワード線ＷＬｊには、ＰチャネルＭＯＳトランジスタＴＰｊとＮチャネルＭＯＳトランジスタＴＮｊ１から構成されるＣＭＯＳトランスファゲート及びＮチャネルＭＯＳトランジスタＴＮｊ２が接続される。
【００７１】
ＣＭＯＳトランスファゲートは、書き込み動作時又は読み出し動作時に、ロウブロックデコーダから選択されたワード線に選択レベルの電位を転送する役割を果たす。ＮチャネルＭＯＳトランジスタＴＮｊ２は、書き込み動作時又は読み出し動作時に、非選択のワード線に非選択レベルの電位を与え、かつ、消去動作時に、選択された標準コアブロック内の全てのワード線に消去のための電位を与える役割を果たす。
【００７２】
メインロウデコーダから延びる制御信号線Ｍｘは、８つのＮチャネルＭＯＳトランジスタＴＮ０１，ＴＮ１１，…ＴＮ７１のゲートに接続される。メインロウデコーダから延びる制御信号線ＭｘＢは、８つのＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７のゲート及び８つのＮチャネルＭＯＳトランジスタＴＮ０２，ＴＮ１２，…ＴＮ７２のゲートに接続される（ＭｘとＭｘＢは、相補信号である。）。
【００７３】
選択されたロウサブユニット（Ｍｘ＝“Ｈ”，ＭｘＢ＝“Ｌ”）では、ＣＭＯＳトランスファゲートがオン状態となり、かつ、ＮチャネルＭＯＳトランジスタＴＮ０２，ＴＮ１２，…ＴＮ７２がオフ状態となる。一方、非選択のロウサブユニット（Ｍｘ＝“Ｌ”，ＭｘＢ＝“Ｈ”）では、ＣＭＯＳトランスファゲートがオフ状態となり、かつ、ＮチャネルＭＯＳトランジスタＴＮ０２，ＴＮ１２，…ＴＮ７２がオン状態となる。
【００７４】
８本のワード線ＷＬ０，ＷＬ１，…ＷＬ７は、それぞれＣＭＯＳトランスファゲートを経由して８本の制御信号線ＢｉＦｊ（ｉは、標準コアブロック番号、ｊは、０，１，…７）に接続される。
【００７５】
また、例えば、１つの標準コアブロック内には、１２８個のロウサブユニットが配置される。この場合、ロウメインデコーダから延びる制御信号線対Ｍｘ，ＭｘＢも、１２８対となる。また、１つのロウサブユニット内には、８本のワード線が配置される。その結果、１つの標準コアブロック内には、１０２４（１２８×８）本のワード線が配置される。
【００７６】
次に、書き込み動作時、読み出し動作時及び消去動作時における図１４のＣＭＯＳ転送回路の動作について説明する。
【００７７】
書き込み動作では、まず、ロウメインデコーダにより、１２８対の制御信号線対Ｍｘ，ＭｘＢのうちの１つが選択される。選択された制御信号線対Ｍｘ，ＭｘＢでは、Ｍｘ＝“Ｈ”、ＭｘＢ＝“Ｌ”となるため、この制御信号線対Ｍｘ，ＭｘＢに対応するロウサブユニット内のＣＭＯＳトランスファゲートがオン状態になる。
【００７８】
一方、非選択の制御信号線対Ｍｘ，ＭｘＢでは、Ｍｘ＝“Ｌ”、ＭｘＢ＝“Ｈ”となるため、この制御信号線対Ｍｘ，ＭｘＢに対応するロウサブユニット内のＣＭＯＳトランスファゲートは、全てオフ状態になる。
【００７９】
この後、ロウブロックデコーダにより、８本の制御信号線ＢｉＦｊ（ｊ＝０，１，…７）のうちの１本が選択される。選択された制御信号線ＢｉＦｊには、ロウブロックデコーダから書き込みのための高電位が与えられ、非選択の制御信号線ＢｉＦｊには、ロウブロックデコーダから非選択電位（例えば、接地電位）が与えられる。
【００８０】
選択されたロウサブユニットでは、ＣＭＯＳトランスファゲートが全てオン状態であるため、制御信号線ＢｉＦｊの電位がワード線ＷＬｊに伝達される。即ち、選択されたワード線ＷＬｊの電位は、書き込みのための高電位となり、非選択のワード線ＷＬｊの電位は、非選択電位（例えば、接地電位）となる。
【００８１】
非選択のロウサブユニットでは、ＣＭＯＳトランスファゲートが全てオフ状態であるため、制御信号線ＢｉＦｊの電位は、ワード線ＷＬｊに伝達されない。非選択のロウサブユニットでは、ＮチャネルＭＯＳトランジスタＴＮｊ２がオン状態であるため、非選択のロウサブユニット内の全てのワード線ＷＬｊの電位は、ＶＢＢＢｉ（非選択電位、例えば、接地電位）となる。
【００８２】
消去動作では、ロウメインデコーダにより、１２８対の制御信号線対Ｍｘ，ＭｘＢの全てを非選択状態にする。即ち、全ての制御信号線対Ｍｘ，ＭｘＢにおいて、Ｍｘ＝“Ｌ”、ＭｘＢ＝“Ｈ”となるため、全てのロウサブユニット内のＣＭＯＳトランスファゲートがオフ状態になる。
【００８３】
よって、消去動作では、制御信号線ＢｉＦｊの電位は、ワード線ＷＬｊに伝達されない。しかし、ＮチャネルＭＯＳトランジスタＴＮｊ２がオン状態であるため、全てのロウサブユニット内のワード線ＷＬｊの電位は、ＶＢＢＢｉ（消去のための負電位）となる。
【００８４】
読み出し動作では、まず、ロウメインデコーダにより、１２８対の制御信号線対Ｍｘ，ＭｘＢのうちの１つが選択される。選択された制御信号線対Ｍｘ，ＭｘＢでは、Ｍｘ＝“Ｈ”、ＭｘＢ＝“Ｌ”となるため、この制御信号線対Ｍｘ，ＭｘＢに対応するロウサブユニット内のＣＭＯＳトランスファゲートがオン状態になる。
【００８５】
一方、非選択の制御信号線対Ｍｘ，ＭｘＢでは、Ｍｘ＝“Ｌ”、ＭｘＢ＝“Ｈ”となるため、この制御信号線対Ｍｘ，ＭｘＢに対応するロウサブユニット内のＣＭＯＳトランスファゲートは、全てオフ状態になる。
【００８６】
この後、ロウブロックデコーダにより、８本の制御信号線ＢｉＦｊ（ｊ＝０，１，…７）のうちの１本が選択される。選択された制御信号線ＢｉＦｊには、ロウブロックデコーダから読み出しのための電位が与えられ、非選択の制御信号線ＢｉＦｊには、ロウブロックデコーダから非選択電位（例えば、接地電位）が与えられる。
【００８７】
選択されたロウサブユニットでは、ＣＭＯＳトランスファゲートが全てオン状態であるため、制御信号線ＢｉＦｊの電位がワード線ＷＬｊに伝達される。即ち、選択されたワード線ＷＬｊの電位は、読み出しのための読み出し電位となり、非選択のワード線ＷＬｊの電位は、非選択電位（例えば、接地電位）となる。
【００８８】
非選択のロウサブユニットでは、ＣＭＯＳトランスファゲートが全てオフ状態であるため、制御信号線ＢｉＦｊの電位は、ワード線ＷＬｊに伝達されない。非選択のロウサブユニットでは、ＮチャネルＭＯＳトランジスタＴＮｊ２がオン状態であるため、非選択のロウサブユニット内の全てのワード線ＷＬｊの電位は、ＶＢＢＢｉ（非選択電位、例えば、接地電位）となる。
【００８９】
次に、ロウデコーダのレイアウトがチップ面積に与える影響について簡単に説明する。
【００９０】
図８に示すように、メモリチップ２９内には、複数の標準コアブロック群５０が配置される。そして、これら標準コアブロック群５０がチップ２９内の大部分を占めていることは明白である。つまり、標準コアブロック群を構成する標準コアブロックの面積は、チップサイズに大きな影響を与える。よって、チップサイズを縮小させるためには、如何にして標準コアブロックの面積を小さくするかを検討することが重要となる。
【００９１】
標準コアブロックは、図９に示すように、メモリセルアレイ５３、ＣＭＯＳ転送回路５４及びデコーダ部（ロウブロックデコーダ（ワード線ドライバ）、カラムデコーダ及びソース・ウェルデコーダ）５５を含んでいる。メモリセルアレイ５３の面積は、主に、プロセス技術により決定されるため、メモリセルアレイ５３の面積に関して、レイアウト設計者による考慮の余地はほとんどない。
【００９２】
これに対し、ＣＭＯＳ転送回路（ロウサブデコーダ）５４やデコーダ部５５の面積は、プロセス技術の他、そのレイアウトにも大きな影響を受ける。即ち、メモリセルアレイのレイアウトは、一定パターンの繰り返しであり、画一的に決まるのがほとんどであるが、ＣＭＯＳ転送回路５４やデコーダ部５５のレイアウトは、レイアウト設計者により様々なバリエーションを持たせることができる。
【００９３】
よって、レイアウトを変更することにより、ＣＭＯＳ転送回路５４やデコーダ部５５の面積を小さくし、標準コアブロックの面積を小さくして、結果として、チップ面積の縮小に貢献することは可能である。
【００９４】
以下では、動作モードに応じた所定の電位をワード線に供給するためのＣＭＯＳ転送回路のレイアウトについて検討する。
【００９５】
図１５は、ＣＭＯＳ転送回路が配置されるウェル領域の一例を示している。図１６は、図１５のＸＶＩ−ＸＶＩ線に沿う断面図である。
５０−ｉ（ｉは、奇数）及び５０−ｊ（ｊは、偶数）は、標準コアブロックを表しており、図９のレイアウトに対応している。
【００９６】
ＣＭＯＳ転送回路は、図１４に示すように、ＣＭＯＳトランスファゲートＴＰｊ，ＴＮｊ１とＮチャネルＭＯＳトランジスタＴＮｊ２とから構成される。消去動作時、ＮチャネルＭＯＳトランジスタＴＮｊ２は、ワード線ＷＬｊに負の高電位ＶＢＢＢｉを与えるために使用される。従って、このＮチャネルＭＯＳトランジスタＴＮｊ２は、Ｐ型シリコン基板３１内に形成することができない。Ｐ型シリコン基板３１は、常に、接地電位に設定されているためである。
【００９７】
そこで、ＮチャネルＭＯＳトランジスタＴＮｊ２は、ＮチャネルＭＯＳトランジスタＴＮｊ１と共に、Ｐ型シリコン基板３１内のＮ型ウェル領域３２内のＰ型ウェル領域３３内に形成される（ダブルウェル構造）。
【００９８】
ところで、標準コアブロックのレイアウトは、図９で示したように、いわゆる折り返し構造となっている。この折り返し構造を考慮し、Ｎウェル領域３２内には１つのＰウェル領域３３を配置し、この１つのＰウェル領域３３内に、隣接する２つの標準コアブロック内のＣＭＯＳ転送回路のＮチャネルＭＯＳトランジスタＴＮｊ１，ＴＮｊ２を配置する。
【００９９】
従って、１つの標準コアブロック内においては、メモリセルアレイ５３に近い側にＮ型ウェル領域３２が配置され、メモリセルアレイ５３に遠い側にＰ型ウェル領域３３が配置される。そして、Ｎ型ウェル領域３２内に、ＣＭＯＳ転送回路のＰチャネルＭＯＳトランジスタＴＰｊが配置され、Ｐ型ウェル領域３３内に、ＣＭＯＳ転送回路のＮチャネルＭＯＳトランジスタＴＮｊ１，ＴＮｊ２が配置される。
【０１００】
このような構造を有するダブルウェルを用いれば、１つのＮ型ウェル領域３２及び１つのＰ型ウェル領域３３を、隣接する２つの標準コアブロック５０−ｉ，５０−ｊで共有することができる。通常、Ｎ型ウェル領域３２とＰ型ウェル領域３３の境界においては、十分な分離領域を確保する必要があると共に、いわゆるガードリング領域を設ける必要があるため、上述のようなダブルウェル構造は、ＣＭＯＳ転送回路が配置される領域の面積を縮小できる。
【０１０１】
図１７は、ＣＭＯＳ転送回路が配置されるウェル領域の他の例を示している。図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図である。
本例では、隣接する２つの標準コアブロック５０−ｉ，５０−ｊに共通の１つのＮウェル領域３２内に２つのＰウェル領域３３を配置し、１つの標準コアブロック内に１つのＰウェル領域３３を配置している。
【０１０２】
従って、１つの標準コアブロック内においては、メモリセルアレイ５３に近い側にＰ型ウェル領域３３が配置され、メモリセルアレイ５３に遠い側にＮ型ウェル領域３２が配置される。そして、Ｐ型ウェル領域３３内に、ＣＭＯＳ転送回路のＮチャネルＭＯＳトランジスタＴＮｊ１，ＴＮｊ２が配置され、Ｎ型ウェル領域３２内に、ＣＭＯＳ転送回路のＰチャネルＭＯＳトランジスタＴＰｊが配置される。
【０１０３】
このようなダブルウェル構造の場合、標準コアブロックごとに１つのＰ型ウェル領域３３が形成される。このため、ＣＭＯＳ転送回路が配置される領域の面積の縮小に関しては、図１５及び図１６の例は、図１７及び図１８の例よりも優れているということができる。
【０１０４】
図１９は、標準コアブロック内の１つのロウサブユニットを示している。図２０は、１つのロウサブユニット内のＣＭＯＳ転送回路を構成するＭＯＳトランジスタの配置を示している。
【０１０５】
本例は、図１５及び図１６の例に対応している。即ち、１つの標準コアブロック内においては、メモリセルアレイ５３に近い側にＮ型ウェル領域３２が配置され、メモリセルアレイ５３に遠い側にＰ型ウェル領域３３が配置される。そして、Ｎ型ウェル領域３２内に、ＣＭＯＳ転送回路のＰチャネルＭＯＳトランジスタＴＰｊが配置され、Ｐ型ウェル領域３３内に、ＣＭＯＳ転送回路のＮチャネルＭＯＳトランジスタＴＮｊ１，ＴＮｊ２が配置される。
【０１０６】
具体的には、Ｎ型ウェル領域３２内には、ＣＭＯＳ転送回路を構成する８個のＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７が配置され、Ｐ型ウェル領域３３内には、ＣＭＯＳ転送回路を構成する１６個のＮチャネルＭＯＳトランジスタＴＮ０１，ＴＮ１１，…ＴＮ７１，ＴＮ０２，ＴＮ１２，…ＴＮ７２が配置される。
【０１０７】
次に、ＣＭＯＳ転送回路を構成する複数のＭＯＳトランジスタの結線構造について説明する。
【０１０８】
まず、第１配線層及び第２配線層について、以下のように定義する。
配線層は、シリコン基板の表面に平行な方向に延びる配線が形成される１つの層のことをいい、異なる２つの配線層を接続するコンタクト部（コンタクトホールやビアホール内に形成される導電層）は除かれる。
【０１０９】
第１配線層は、シリコン基板内の拡散層又はシリコン基板上のポリシリコン層に達するコンタクトホール上に直接形成される配線層をいうものとする。即ち、第１配線層は、ＭＯＳトランジスタのソース、ドレイン又はゲートに他の配線層を経由せずに直接接続される配線層を意味する。
【０１１０】
第２配線層は、シリコン基板内の拡散層及びシリコン基板上のポリシリコン層に達するコンタクトホール上に直接形成されず、第１配線層に達するコンタクトホール又はビアホール上に直接形成される配線層をいうものとする。即ち、第２配線層は、第１配線層上に形成される配線層を意味する。
【０１１１】
具体的には、第１配線層及び第２配線層は、図２１に示すような配線層をいうことになる。
シリコン基板６１内の拡散層６２又はシリコン基板６１上のポリシリコン層６３に達するコンタクトホール６６上に直接形成される配線層６４は、第１配線層ということができる。シリコン基板６１内の拡散層６２及びシリコン基板６１上のポリシリコン層６３に達するコンタクトホール６６上に直接形成されず、第１配線層６４に達するコンタクトホール（又はビアホール）６７上に直接形成される配線層６５は、第２配線層ということができる。
【０１１２】
図１９及び図２０に示すロウサブユニット内には、８本のワード線ＷＬ０，ＷＬ１，…ＷＬ７と複数のＭＯＳトランジスタを結線する８本の信号線、ｉ番目の標準コアブロック内のロウブロックデコーダから延びる８本の制御信号線ＢｉＦｊ（ｊ＝０，１，…７）、メインロウデコーダから延びる１対の制御信号線対Ｍｘ，ＭｘＢ及びＶＢＢＢｉを提供する１本の信号線ＶＢＢＢｉが配置される。
【０１１３】
そして、これらの信号線が、第１配線層及び第２配線層に所定のレイアウトで配置されることにより、ＣＭＯＳ転送回路における結線構造が完成する。
【０１１４】
ここで、ワード線ＷＬｊがロウ方向に延びているものとすると、ワード線ＷＬｊとＭＯＳトランジスタを繋ぐ信号線もロウ方向に延びる。また、制御信号線対Ｍｘ，ＭｘＢは、ロウメインデコーダからロウ方向に延びるもので、ロウ方向に規則的に配置される複数の標準コアブロックに共通になっている。よって、ロウサブユニット内においては、制御信号線対Ｍｘ，ＭｘＢは、ワード線ＷＬｊと同様に、ロウ方向に延びる。
【０１１５】
また、ロウブロックデコーダから延びる制御信号線ＢｉＦｊ（ｊ＝０，１，…７）は、標準コアブロックごとに設けられ、かつ、１つの標準コアブロック内の複数のロウサブユニットに共通に設けられる。このため、制御信号線ＢｉＦｊは、カラム方向に延びる。ＶＢＢＢｉを提供する信号線ＶＢＢＢｉは、制御信号線ＢｉＦｊと同様に、カラム方向に延びる。
【０１１６】
従って、ＣＭＯＳ転送回路の結線構造においては、これらロウ方向に延びる信号線（ワード線に繋がる信号線及び制御信号線対Ｍｘ，ＭｘＢ）と、カラム方向に延びる信号線（制御信号線ＢｉＦｊ及び信号線ＶＢＢＢｉ）とを、どのようにして第１及び第２配線層に割り当てるかか重要となる。
【０１１７】
図２２は、ＣＭＯＳ転送回路を構成するＭＯＳトランジスタに対する結線構造（レイアウト）の第１例を示している。
なお、図２２のレイアウトにおけるＭＯＳトランジスタの記号ＴＰｊ，ＴＮｊ１，ＴＮｊ２は、図１４の回路におけるＭＯＳトランジスタの記号ＴＰｊ，ＴＮｊ１，ＴＮｊ２に対応している。
【０１１８】
このレイアウトの特徴は、カラム方向に延びる信号線（制御信号線ＢｉＦｊ及び信号線ＶＢＢＢｉ）を第１配線層に配置し、ロウ方向に延びる信号線（ワード線に繋がる信号線及び制御信号線対Ｍｘ，ＭｘＢ）を第２配線層に配置した点にある。
【０１１９】
具体的には、Ｎ型ウェル領域３２上において、カラム方向に延びる８本の制御信号線ＢｉＦ０，ＢｉＦ１，…ＢｉＦ７は、第１配線層に配置され、かつ、Ｎ型ウェル領域３２内の８個のＰチャネル型ＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７の拡散層に接続される。また、Ｐ型ウェル領域３３上において、カラム方向に延びる８本の制御信号線ＢｉＦ０，ＢｉＦ１，…ＢｉＦ７は、第１配線層に配置され、かつ、Ｐ型ウェル領域３３内の８個のＮチャネル型ＭＯＳトランジスタＴＮ０１，ＴＮ１１，…ＴＮ７１の拡散層に接続される。
【０１２０】
また、第１配線層に配置されるＶＢＢＢｉ線は、Ｎ型ウェル領域３２上及びＰ型ウェル領域３３上において、カラム方向に延び、かつ、Ｎ型ウェル領域３２内のＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７の拡散層及びＰ型ウェル領域３３内のＮチャネル型ＭＯＳトランジスタＴＮ０２，ＴＮ１２，…ＴＮ７２の拡散層にそれぞれ接続される。
【０１２１】
一方、ワード線（ポリシリコン層）ＷＬ０，ＷＬ１，…ＷＬ７には、第１配線層に配置される信号線５６を経由して、第２配線層に配置される信号線５７が接続される。信号線５７は、Ｎ型ウェル領域３２上及びＰ型ウェル領域３３上において、ロウ方向に延び、かつ、第１配線層に配置される信号線を経由して、Ｎ型ウェル領域３２内のＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７の拡散層及びＰ型ウェル領域３３内のＮチャネル型ＭＯＳトランジスタＴＮ０１，ＴＮ１１，…ＴＮ７１，ＴＮ０２，ＴＮ１２，…ＴＮ７２の拡散層にそれぞれ接続される。
【０１２２】
また、第２配線層に配置される制御信号線対Ｍｘ，ＭｘＢは、Ｎ型ウェル領域３２上及びＰ型ウェル領域３３上において、ロウ方向に延び、かつ、第１配線層に配置される信号線を経由して、Ｎ型ウェル領域３２内のＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７のゲート電極（ポリシリコン層）及びＰ型ウェル領域３３内のＮチャネル型ＭＯＳトランジスタＴＮ０１，ＴＮ１１，…ＴＮ７１，ＴＮ０２，ＴＮ１２，…ＴＮ７２のゲート電極（ポリシリコン層）にそれぞれ接続される。
【０１２３】
図２３及び図２４は、図２２のレイアウトを採用した場合におけるデバイス構造の概略を示している。
【０１２４】
ワード線ＷＬ３，ＷＬ４は、第１配線層における信号線５６のみを経由して、ＰチャネルＭＯＳトランジスタの拡散層に電気的に接続される。ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ５，ＷＬ６，ＷＬ７は、第１配線層における信号線５６及び第２配線層における信号線５７を経由して、ＰチャネルＭＯＳトランジスタの拡散層に電気的に接続される。
【０１２５】
ここで、図２２のレイアウトを採用した場合には、以下の問題が生じる。
即ち、図２５及び図２６に示すように、第１配線層内の信号線５６に達するコンタクトホール（又はビアホール）５８を形成するに当たって、例えば、レジストパターン５９をマスクにしたＲＩＥを用いると、シリコン酸化膜（層間絶縁膜）６０のエッチング時に、強力なプラズマが発生し、信号線５６が電荷を帯びるようになる。
【０１２６】
この時、図２５に示すデバイス構造の場合には、信号線５６に発生した電荷は、ＰチャネルＭＯＳトランジスタＴＰ３，ＴＰ４のＰ型拡散層を経由して、Ｎ型ウェル領域に放出される。つまり、信号線５６に発生した電荷がワード線ＷＬ３，ＷＬ４に伝わることがないため、メモリセルが大きなダメージを受けることもない。
【０１２７】
しかし、図２６に示すデバイス構造の場合、第１配線層内の信号線５６に達するコンタクトホール５８を形成する際には、信号線５６は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ５，ＷＬ６，ＷＬ７のみに接続される。よって、信号線５６に発生した電荷は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ５，ＷＬ６，ＷＬ７に伝達されるため、メモリセルが大きなダメージ（閾値の変動など）を受けたり、又はメモリセルが破壊される場合がある。
【０１２８】
図２７は、ＣＭＯＳ転送回路を構成するＭＯＳトランジスタに対する結線構造（レイアウト）の第２例を示している。
本例のレイアウトは、上述の第１例（図２２）の変形例であり、第１例における問題点、即ち、第１配線層を形成する際に発生する電荷によるメモリセルのダメージを防止するものである。
【０１２９】
このレイアウトの特徴は、ワード線ＷＬ０，ＷＬ１，…ＷＬ７に繋がる第１配線層内の信号線５６に保護ダイオードを接続した点にある。その他の点については、上述の第１例と全く同じである。
【０１３０】
図２８は、図２７のレイアウトを採用した場合におけるデバイス構造の概略を示している。図２９は、図２７のレイアウトにおける１本のワード線ＷＬｊに繋がる素子の等価回路を示している。
【０１３１】
本例では、全てのワード線ＷＬ０，ＷＬ１，…ＷＬ７は、第１配線層における信号線５６を経由して、第２配線層における信号線５７に接続される。また、第１配線層における信号線５６には、保護ダイオードＤ１が接続される。
【０１３２】
この場合、第１配線層内の信号線５６に達するコンタクトホール（又はビアホール）５８をＲＩＥにより形成しても、このときに発生する電荷は、保護ダイオードＤ１を経由して、Ｎ型ウェル領域に放出される。つまり、信号線５６に発生した電荷がワード線ＷＬ０，ＷＬ１，…ＷＬ７に伝わることがないため、メモリセルが大きなダメージを受けることもない。
【０１３３】
しかし、本例のレイアウトでは、保護ダイオードを新規に設けるため、保護ダイオードの面積だけ、必然的にＣＭＯＳ転送回路の面積が大きくなる。このため、上述の第２例では、製造時におけるメモリセルのダメージや破壊を防止できるが、チップサイズの縮小を達成することができない。
【０１３４】
図３０は、ＣＭＯＳ転送回路を構成するＭＯＳトランジスタに対する結線構造（レイアウト）の第３例を示している。
なお、図３０のレイアウトにおけるＭＯＳトランジスタの記号ＴＰｊ，ＴＮｊ１，ＴＮｊ２は、図１４の回路におけるＭＯＳトランジスタの記号ＴＰｊ，ＴＮｊ１，ＴＮｊ２に対応している。
【０１３５】
このレイアウトの特徴は、ロウ方向に延びる信号線（ワード線に繋がる信号線及び制御信号線対Ｍｘ，ＭｘＢ）を第１配線層に配置し、カラム方向に延びる信号線（制御信号線ＢｉＦｊ及び信号線ＶＢＢＢｉ）を第２配線層に配置した点にある。
【０１３６】
具体的には、ワード線（ポリシリコン層）ＷＬ０，ＷＬ１，…ＷＬ７には、第１配線層に配置される信号線５６が接続される。信号線５６は、Ｎ型ウェル領域３２上及びＰ型ウェル領域３３上において、ロウ方向に延び、かつ、Ｎ型ウェル領域３２内のＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７の拡散層及びＰ型ウェル領域３３内のＮチャネル型ＭＯＳトランジスタＴＮ０１，ＴＮ１１，…ＴＮ７１，ＴＮ０２，ＴＮ１２，…ＴＮ７２の拡散層にそれぞれ接続される。
【０１３７】
また、第１配線層に配置される制御信号線対Ｍｘ，ＭｘＢは、Ｎ型ウェル領域３２上及びＰ型ウェル領域３３上において、ロウ方向に延び、かつ、第２配線層に配置される信号線を経由して、Ｎ型ウェル領域３２内のＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７のゲート電極（ポリシリコン層）及びＰ型ウェル領域３３内のＮチャネル型ＭＯＳトランジスタＴＮ０１，ＴＮ１１，…ＴＮ７１，ＴＮ０２，ＴＮ１２，…ＴＮ７２のゲート電極（ポリシリコン層）にそれぞれ接続される。
【０１３８】
一方、Ｎ型ウェル領域３２上において、カラム方向に延びる８本の制御信号線ＢｉＦ０，ＢｉＦ１，…ＢｉＦ７は、第２配線層に配置され、かつ、第１配線層内の信号線を経由して、Ｎ型ウェル領域３２内の８個のＰチャネル型ＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７の拡散層に接続される。また、Ｐ型ウェル領域３３上において、カラム方向に延びる８本の制御信号線ＢｉＦ０，ＢｉＦ１，…ＢｉＦ７は、第２配線層に配置され、かつ、第１配線層内の信号線を経由して、Ｐ型ウェル領域３３内の８個のＮチャネル型ＭＯＳトランジスタＴＮ０１，ＴＮ１１，…ＴＮ７１の拡散層に接続される。
【０１３９】
また、第２配線層に配置されるＶＢＢＢｉ線は、Ｎ型ウェル領域３２上及びＰ型ウェル領域３３上において、カラム方向に延び、かつ、第１配線層に配置される信号線を経由して、Ｎ型ウェル領域３２内のＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７の拡散層及びＰ型ウェル領域３３内のＮチャネル型ＭＯＳトランジスタＴＮ０２，ＴＮ１２，…ＴＮ７２の拡散層に接続される。
【０１４０】
図３１は、図３０のレイアウトを採用した場合におけるデバイス構造の概略を示している。
【０１４１】
本例では、全てのワード線ＷＬ０，ＷＬ１，…ＷＬ７は、第１配線層における信号線５６を経由して、ＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７の拡散層に電気的に接続される。また、本例のレイアウトでは、信号線５６に対するコンタクトホール（又はビアホール）が形成されないため、メモリセルが大きなダメージを受けることもない。
【０１４２】
仮に、信号線５６に達するコンタクトホール（又はビアホール）をＲＩＥにより形成する場合でも、このときに発生する電荷は、ＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７のＰ型拡散層を経由して、Ｎ型ウェル領域に放出される。つまり、信号線５６に発生した電荷がワード線ＷＬ０，ＷＬ１，…ＷＬ７に伝達されないため、保護ダイオードなどの追加の素子を設けることなく、メモリセルのダメージを防止できる。
【０１４３】
しかし、図３０に示すレイアウトの場合、ワード線ＷＬ０，ＷＬ１，…ＷＬ７とＭＯＳトランジスタＴＰｊ，ＴＮｊ１，ＴＮｊ２は、第１配線層における信号線５６のみによって互いに電気的に接続される。また、信号線５６には、ＭＯＳトランジスタＴＰｊ，ＴＮｊ１，ＴＮｊ２の拡散層にコンタクトする部分に、大きな面積を有するコンタクト領域を確保しなければならない。さらに、第１配線層内には、第２配線層内の信号線ＢｉＦｊ，ＶＢＢＢｉを、ＭＯＳトランジスタの拡散層に接続するための中継用の配線領域も確保なければならない。
【０１４４】
このため、第１配線層に配置される信号線５６の間隔（又はピッチ）が非常に狭くなり、レイアウトが難しくなる問題がある。特に、※で示す部分は、信号線５６が最も密に配置される箇所となっている。
【０１４５】
図３２は、ＣＭＯＳ転送回路を構成するＭＯＳトランジスタに対する結線構造（レイアウト）の第４例を示している。
本例のレイアウトは、上述の第１例と第３例を組み合わせたものであり、第１例の利点（チップサイズの縮小）と第３例の利点（メモリセルのダメージ防止）を合わせ持つ。
【０１４６】
このレイアウトの特徴は、（１）ＰチャネルＭＯＳトランジスタＴＰｊが形成されるＮ型ウェル領域３２上においては、ロウ方向に延びる信号線（ワード線に繋がる信号線及び制御信号線対Ｍｘ，ＭｘＢ）を第１配線層に配置し、カラム方向に延びる信号線（制御信号線ＢｉＦｊ及び信号線ＶＢＢＢｉ）を第２配線層に配置し、（２）ＮチャネルＭＯＳトランジスタＴＮｊ１，ＴＮｊ２が形成されるＰ型ウェル領域３３上においては、カラム方向に延びる信号線（制御信号線ＢｉＦｊ及び信号線ＶＢＢＢｉ）を第１配線層に配置し、ロウ方向に延びる信号線（ワード線に繋がる信号線及び制御信号線対Ｍｘ，ＭｘＢ）を第２配線層に配置した点にある。
【０１４７】
具体的には、ワード線（ポリシリコン層）ＷＬ０，ＷＬ１，…ＷＬ７には、第１配線層に配置される信号線５６が接続される。信号線５６は、Ｎ型ウェル領域３２上において、ロウ方向に延び、かつ、Ｎ型ウェル領域３２内のＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７の拡散層に接続される。また、信号線５６の一部には、第２配線層に配置される信号線５７が接続される。信号線５７は、Ｐ型ウェル領域３３上において、ロウ方向に延び、かつ、Ｐ型ウェル領域３３内のＮチャネル型ＭＯＳトランジスタＴＮ０１，ＴＮ１１，…ＴＮ７１，ＴＮ０２，ＴＮ１２，…ＴＮ７２の拡散層に接続される。
【０１４８】
また、第１配線層に配置される制御信号線対Ｍｘ，ＭｘＢは、Ｎ型ウェル領域３２上において、ロウ方向に延び、かつ、第２配線層に配置される信号線を経由して、Ｎ型ウェル領域３２内のＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７のゲート電極（ポリシリコン層）に接続される。また、第１配線層に配置される制御信号線対Ｍｘ，ＭｘＢには、第２配線層に配置される制御信号線対Ｍｘ，ＭｘＢが接続される。第２配線層内の制御信号線対Ｍｘ，ＭｘＢは、Ｐ型ウェル領域３３上において、ロウ方向に延び、かつ、Ｐ型ウェル領域３３内のＮチャネル型ＭＯＳトランジスタＴＮ０１，ＴＮ１１，…ＴＮ７１，ＴＮ０２，ＴＮ１２，…ＴＮ７２のゲート電極（ポリシリコン層）に接続される。
【０１４９】
一方、Ｎ型ウェル領域３２上において、カラム方向に延びる８本の制御信号線ＢｉＦ０，ＢｉＦ１，…ＢｉＦ７は、第２配線層に配置され、かつ、第１配線層内の信号線を経由して、Ｎ型ウェル領域３２内の８個のＰチャネル型ＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７の拡散層に接続される。また、Ｐ型ウェル領域３３上において、カラム方向に延びる８本の制御信号線ＢｉＦ０，ＢｉＦ１，…ＢｉＦ７は、第１配線層に配置され、かつ、Ｐ型ウェル領域３３内の８個のＮチャネル型ＭＯＳトランジスタＴＮ０１，ＴＮ１１，…ＴＮ７１の拡散層に接続される。
【０１５０】
また、第２配線層に配置されるＶＢＢＢｉ線は、Ｎ型ウェル領域３２上において、カラム方向に延び、かつ、第１配線層に配置される信号線を経由して、Ｎ型ウェル領域３２内のＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７の拡散層に接続される。また、第１配線層に配置されるＶＢＢＢｉ線は、Ｐ型ウェル領域３３上において、カラム方向に延び、かつ、Ｐ型ウェル領域３３内のＮチャネル型ＭＯＳトランジスタＴＮ０２，ＴＮ１２，…ＴＮ７２の拡散層に接続される。
【０１５１】
図３３は、図３２のレイアウトを採用した場合におけるデバイス構造の概略を示している。
【０１５２】
本例では、全てのワード線ＷＬ０，ＷＬ１，…ＷＬ７は、第１配線層における信号線５６を経由して、ＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７の拡散層に電気的に接続される。また、第１配線層内の信号線５６は、第２配線層内の信号線５７に接続される。
【０１５３】
ここで、図３４に示すように、信号線５６に達するコンタクトホール（又はビアホール）５８をＲＩＥにより形成する場合、このＲＩＥにより信号線５６に発生する電荷は、ＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７のＰ型拡散層を経由して、Ｎ型ウェル領域に放出される。つまり、信号線５６に発生した電荷がワード線ＷＬ０，ＷＬ１，…ＷＬ７に伝達されないため、保護ダイオードなどの追加の素子を設けることなく、メモリセルのダメージを防止できる。
【０１５４】
また、図３２に示すレイアウトの場合、ワード線ＷＬ０，ＷＬ１，…ＷＬ７とＰチャネルＭＯＳトランジスタＴＰｊは、第１配線層における信号線５６によって互いに接続され、ワード線ＷＬ０，ＷＬ１，…ＷＬ７とＮチャネルＭＯＳトランジスタＴＮｊ１，ＴＮｊ２は、第１配線層における信号線５６と第２配線層における信号線５７によって互いに接続される。
【０１５５】
つまり、Ｐ型ウェル領域３３上においては、ワード線ＷＬ０，ＷＬ１，…ＷＬ７に繋がるロウ方向に延びる信号線５７は、第２配線層に形成される。このため、Ｐ型ウェル領域３３上における各信号線が非常に密に配置されることがなく、レイアウトを容易に決定できると共に、ＣＭＯＳ転送回路の面積縮小によるチップサイズの縮小に貢献できる。
【０１５６】
表１は、上述の第２例、第３例及び第４例の主要部の構成及び効果を簡単にまとめたものである。
【０１５７】
【表１】
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【０１５８】
第１例は、メモリセルの保護が不十分なため、表１には示していない。第２例及び第３例は、それぞれ製造時にメモリセルにダメージを与えないための手段を提供する。
【０１５９】
第２例では、ロウ方向に延びる信号線（ワード線に繋がる信号線及び制御信号線対Ｍｘ，ＭｘＢ）が、Ｎ型ウェル領域上及びＰ型ウェル領域上で、共に、第２配線層に配置され、カラム方向に延びる信号線（制御信号線ＢｉＦｊ及び信号線ＶＢＢＢｉ）が、Ｎ型ウェル領域上及びＰ型ウェル領域上で、共に、第１配線層に配置される。このため、第２例では、特に第１配線層において配線密度が異常に高くなることがない。
【０１６０】
第２例では、製造時におけるメモリセルのダメージを防ぐ手段として、コンタクトホール形成時に生じる電荷をシリコン基板に逃がすための保護ダイオードを設けている。よって、第２例では、チップ上に、この保護ダイオードを配置する領域を確保しなければならず、チップサイズの縮小に関する効果は小さい。
【０１６１】
第３例では、ロウ方向に延びる信号線（ワード線に繋がる信号線及び制御信号線対Ｍｘ，ＭｘＢ）が、Ｎ型ウェル領域上及びＰ型ウェル領域上で、共に、第１配線層に配置され、カラム方向に延びる信号線（制御信号線ＢｉＦｊ及び信号線ＶＢＢＢｉ）が、Ｎ型ウェル領域上及びＰ型ウェル領域上で、共に、第２配線層に配置される。
【０１６２】
つまり、第３例では、ワード線とＭＯＳトランジスタの接続を第１配線層に配置される信号線のみで行えるため、Ｎ型ウェル領域内のＰチャネルＭＯＳトランジスタを保護ダイオードの代わりとして用いることができる。よって、第３例では、製造時におけるメモリセルのダメージを防ぐことができると共に、保護ダイオードが不要となる分、ＣＭＯＳ転送回路の面積を小さくでき、第２例に比べれば、チップサイズの縮小に貢献できる。
【０１６３】
しかし、第３例では、ワード線とＭＯＳトランジスタの接続が第１配線層に配置される信号線のみで行われる。このため、特に、Ｐ型ウェル領域上（ＮチャネルＭＯＳトランジスタ領域上）において、第１配線層に配置される信号線の密度が高くなり、レイアウトが難しくなる。つまり、Ｐウェル領域上の第１配線層内の信号線と中継用配線の数の合計が多くなる。
【０１６４】
第４例では、ロウ方向に延びる信号線（ワード線に繋がる信号線及び制御信号線対Ｍｘ，ＭｘＢ）が、Ｎ型ウェル領域上で、第１配線層に配置され、Ｐ型ウェル領域上で、第２配線層に配置される。また、カラム方向に延びる信号線（制御信号線ＢｉＦｊ及び信号線ＶＢＢＢｉ）が、Ｎ型ウェル領域上で、第２配線層に配置され、Ｐ型ウェル領域上で、第１配線層に配置される。
【０１６５】
つまり、第４例では、ワード線とＰチャネルＭＯＳトランジスタの接続を第１配線層に配置される信号線のみで行うため、Ｎ型ウェル領域内のＰチャネルＭＯＳトランジスタを保護ダイオードの代わりとして用いることができる。よって、第４例では、保護ダイオードが不要となる分、ＣＭＯＳ転送回路の面積を小さくでき、チップサイズの縮小に貢献できる。
【０１６６】
また、第４例では、ワード線とＮチャネルＭＯＳトランジスタの接続が第１配線層に配置される信号線と第２配線層に配置される信号線によって行われる。つまり、Ｐ型ウェル領域上（ＮチャネルＭＯＳトランジスタ領域上）においては、ワード線に繋がる信号線は、第２配線層に配置されるため、Ｐ型ウェル領域上における第１配線層内の信号線と中継用配線の密度が高くなることがなく、各信号線のレイアウトも容易になる。
【０１６７】
つまり、第４例では、第１配線層内の信号線（中継用配線を含む）の密度と第２配線層内の信号線（中継用配線を含む）の密度をほぼ均等にできるものであり、その結果、各配線層内での信号線のレイアウトを容易に行えるものである。但し、第１配線層内での各信号線の最小ピッチと第２配線層内での各信号線の最小ピッチは同じであると仮定する（従来は、上層ほど、ピッチを広くする必要があったが、近年では、平坦化技術の進歩により各層のピッチを等しくできるようになっている。）。これに対し、第３例では、特に、Ｐ型ウェル領域上において第１配線層内の信号線の密度が第２配線層内の信号線の密度よりも高くなるため、第１配線層内での信号線のレイアウトが困難となる。
【０１６８】
図３５は、ＣＭＯＳ転送回路を構成するＭＯＳトランジスタに対する結線構造（レイアウト）の第５例を示している。図３６は、図３５の制御信号線ＢｉＦｊ（隣接する２つの標準コアブロック内の制御信号線ＢｉＦｊ）のレイアウトを詳細に示している。
【０１６９】
本例のレイアウトは、上述の第４例のレイアウトの変形例である。第４例では、Ｎ型ウェル領域３２上の制御信号線ＢｉＦｊ（ｉは、標準コアブロック番号、ｊは、０，１，…７）とＰ型ウェル領域３３上の制御信号線ＢｉＦｊの関係は、特に規定されていなかった。
【０１７０】
通常は、図３７に示すように、１つの標準コアブロック内において、Ｎ型ウェル領域３２上の制御信号線ＢｉＦｊとＰ型ウェル領域３３上の制御信号線ＢｉＦｊは、ロウブロックデコーダ側で互いに接続されている。
【０１７１】
これに対し、本例では、Ｎ型ウェル領域３２上の制御信号線ＢｉＦｊとＰ型ウェル領域３３上の制御信号線ＢｉＦｊを、ロウブロックデコーダ側の端部とロウブロックデコーダ側と反対側の端部の双方で互いに接続している。これにより、Ｎ型ウェル領域３２上の制御信号線ＢｉＦｊとＰ型ウェル領域３３上の制御信号線ＢｉＦｊは、全体としてリング状にレイアウトされることになる。
【０１７２】
このようなレイアウトにすると、以下の効果を得ることができる。
第４例では、Ｎ型ウェル領域３２上（ＰチャネルＭＯＳトランジスタ領域上）の制御信号線ＢｉＦｊは、第２配線層に配置され、Ｐ型ウェル領域３３上（ＮチャネルＭＯＳトランジスタ領域上）の制御信号線ＢｉＦｊは、第１配線層に配置される。また、第１配線層の制御信号線ＢｉＦｊと第２配線層の制御信号線ＢｉＦｊは、例えば、互いに同じ材料（例えば、アルミニウム、銅などの金属）から構成されるが、それでも、互いに異なる配線層に形成されるため、互いに異なる配線抵抗（又は信号遅延量）を持つ場合がある。
【０１７３】
この場合、Ｎ型ウェル領域３２上の制御信号線ＢｉＦｊとＰ型ウェル領域３３上の制御信号線ＢｉＦｊでは、制御信号が伝わる速さが異なり、ＭＯＳトランジスタがそれぞれ異なるタイミングで動作するため、各動作モードのおける動作タイミングの規定が難しくなると共に、誤動作が生じることも考えられる。
【０１７４】
第５例では、Ｎ型ウェル領域３２上の制御信号線ＢｉＦｊとＰ型ウェル領域３３上の制御信号線ＢｉＦｊを、ロウブロックデコーダ側の端部とロウブロックデコーダ側と反対側の端部の双方で互いに接続しているため、第１配線層の制御信号線ＢｉＦｊと第２配線層の制御信号線ＢｉＦｊは、互いにほぼ同じ信号遅延量を持つことになる。
【０１７５】
従って、Ｎ型ウェル領域３２上の制御信号線ＢｉＦｊとＰ型ウェル領域３３上の制御信号線ＢｉＦｊでは、制御信号が伝わる速さがほぼ同じであり、ＭＯＳトランジスタがそれぞれ同一のタイミングで動作するため、各動作モードのおける動作タイミングの規定が容易であり、誤動作も生じない。
【０１７６】
また、第５例では、Ｎ型ウェル領域３２上の制御信号線ＢｉＦｊとＰ型ウェル領域３３上の制御信号線ＢｉＦｊを全体的にリング状となるようにレイアウトしたため、第４例と比べて、ＮチャネルＭＯＳトランジスタＴＮｊ１，ＴＮｊ２の位置が変わっている。但し、等価回路は、第４例及び第５例ともに、図１４に示すようになる。
【０１７７】
当然に、第４例のＭＯＳトランジスタＴＰｊ，ＴＮｊ１，ＴＮｊ２の位置を変えることなく、Ｎ型ウェル領域３２上の制御信号線ＢｉＦｊとＰ型ウェル領域３３上の制御信号線ＢｉＦｊの接続関係を調整することにより、各制御信号線ＢｉＦｊをリング状とし、第１配線層の制御信号線ＢｉＦｊの信号遅延量と第２配線層の制御信号線ＢｉＦｊの信号遅延量が等しくなるようにしてもよい。
【０１７８】
また、第５例では、第４例と同様に、ＰチャネルＭＯＳトランジスタＴＰｊが形成されるＮ型ウェル領域３２上においては、ロウ方向に延びる信号線（ワード線に繋がる信号線及び制御信号線対Ｍｘ，ＭｘＢ）が第１配線層に配置され、カラム方向に延びる信号線（制御信号線ＢｉＦｊ及び信号線ＶＢＢＢｉ）が第２配線層に配置され、ＮチャネルＭＯＳトランジスタＴＮｊ１，ＴＮｊ２が形成されるＰ型ウェル領域３３上においては、カラム方向に延びる信号線（制御信号線ＢｉＦｊ及び信号線ＶＢＢＢｉ）が第１配線層に配置され、ロウ方向に延びる信号線（ワード線に繋がる信号線及び制御信号線対Ｍｘ，ＭｘＢ）が第２配線層に配置される。
【０１７９】
具体的には、ワード線（ポリシリコン層）ＷＬ０，ＷＬ１，…ＷＬ７には、第１配線層に配置される信号線５６が接続される。信号線５６は、Ｎ型ウェル領域３２上において、ロウ方向に延び、かつ、Ｎ型ウェル領域３２内のＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７の拡散層に接続される。また、信号線５６の一部には、第２配線層に配置される信号線５７が接続される。信号線５７は、Ｐ型ウェル領域３３上において、ロウ方向に延び、かつ、Ｐ型ウェル領域３３内のＮチャネル型ＭＯＳトランジスタＴＮ０１，ＴＮ１１，…ＴＮ７１，ＴＮ０２，ＴＮ１２，…ＴＮ７２の拡散層に接続される。
【０１８０】
また、第１配線層に配置される制御信号線対Ｍｘ，ＭｘＢは、Ｎ型ウェル領域３２上において、ロウ方向に延び、かつ、第２配線層に配置される信号線を経由して、Ｎ型ウェル領域３２内のＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７のゲート電極（ポリシリコン層）に接続される。また、第１配線層に配置される制御信号線対Ｍｘ，ＭｘＢには、第２配線層に配置される制御信号線対Ｍｘ，ＭｘＢが接続される。第２配線層内の制御信号線対Ｍｘ，ＭｘＢは、Ｐ型ウェル領域３３上において、ロウ方向に延び、かつ、Ｐ型ウェル領域３３内のＮチャネル型ＭＯＳトランジスタＴＮ０１，ＴＮ１１，…ＴＮ７１，ＴＮ０２，ＴＮ１２，…ＴＮ７２のゲート電極（ポリシリコン層）に接続される。
【０１８１】
一方、Ｎ型ウェル領域３２上において、カラム方向に延びる８本の制御信号線ＢｉＦ０，ＢｉＦ１，…ＢｉＦ７は、第２配線層に配置され、かつ、第１配線層内の信号線を経由して、Ｎ型ウェル領域３２内の８個のＰチャネル型ＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７の拡散層に接続される。また、Ｐ型ウェル領域３３上において、カラム方向に延びる８本の制御信号線ＢｉＦ０，ＢｉＦ１，…ＢｉＦ７は、第１配線層に配置され、かつ、Ｐ型ウェル領域３３内の８個のＮチャネル型ＭＯＳトランジスタＴＮ０１，ＴＮ１１，…ＴＮ７１の拡散層に接続される。
【０１８２】
また、第２配線層に配置されるＶＢＢＢｉ線は、Ｎ型ウェル領域３２上において、カラム方向に延び、かつ、第１配線層に配置される信号線を経由して、Ｎ型ウェル領域３２内のＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７の拡散層に接続される。また、第１配線層に配置されるＶＢＢＢｉ線は、Ｐ型ウェル領域３３上において、カラム方向に延び、かつ、Ｐ型ウェル領域３３内のＮチャネル型ＭＯＳトランジスタＴＮ０２，ＴＮ１２，…ＴＮ７２の拡散層に接続される。
【０１８３】
従って、第５例においても、第４例と同様に、保護ダイオードを必要とすることがなく、かつ、Ｐ型ウェル領域上の第１配線層が非常に密になってレイアウトに支障をきたすこともなく、ＣＭＯＳ転送回路の面積縮小によるチップサイズの縮小を図ることができる。
【０１８４】
図３８は、ＣＭＯＳ転送回路を構成するＭＯＳトランジスタに対する結線構造（レイアウト）の第６例を示している。
本例は、上述の第５例の変形例（第４例の変形例としても適用可能）であり、Ｎ型ウェル領域３２内に、製造時に発生する電荷（高電位）からメモリセルを保護するためのＰ型領域７０を形成した点に特徴を有する。
【０１８５】
第５例（又は第４例）では、上述のように、ＣＭＯＳ転送回路を構成するＰチャネルＭＯＳトランジスタを、製造時にメモリセルを電荷から保護するための保護ダイオードとして機能させている。
【０１８６】
第５例（又は第４例）では、例えば、図３９に示すように、コンタクトホール（又はビアホール）５８の形成時に、第１配線層内の信号線５６に正の電荷（数十Ｖ）が生じ、その正電荷は、ＰチャネルＭＯＳトランジスタの拡散層を経由してＮ型ウェル領域３２に転送される。さらに、その正電荷による電位とＰ型基板（接地電位）７１の電位差が、Ｐ型基板７１とＮ型ウェル領域３２の間のＰＮ接合のブレイクダウン電圧（breakdown voltage）を越えると、その正電荷は、Ｐ型基板７１に放出される。
【０１８７】
つまり、Ｐ型基板７１とＮ型ウェル領域３２の間のＰＮ接合のブレイクダウン電圧をＶＢＤｓｕｂとすると、第４例のレイアウトでは、コンタクトホール５８の形成時に、ワード線ＷＬｊの電位がＶＢＤｓｕｂ以上にならないようにして、メモリセルを保護することができる。
【０１８８】
しかし、このＶＢＤｓｕｂは、通常、書き込み（プログラム）動作時にワード線ＷＬｊに与える電位（例えば、１０Ｖ程度）の２倍程度の値に設定されている。ＶＢＤｓｕｂは、コンタクトホール５８の形成時に生じる電荷からメモリセルを保護するに当たって十分な値であるが、さらに、メモリセルの保護を完全にするためには、ＶＢＤｓｕｂよりも低い値でブレイクダウンを起こすような構造を提供すればよい。
【０１８９】
そこで、第６例では、図４０に示すように、Ｎ型ウェル領域３２内に、Ｐ型基板７１に電気的に接続されるＰ型領域７０を食い込ませている。このＰ型領域７０は、例えば、Ｐ型ウェル領域３３と同時に形成され、Ｐ型ウェル領域３３と同じ不純物濃度を持っている。
【０１９０】
この場合、Ｐ型領域７０とＮ型ウェル領域３２の間のＰＮ接合のブレイクダウン電圧ＶＢＤｐｗｅｌｌは、Ｐ型基板７１とＮ型ウェル領域３２の間のＰＮ接合のブレイクダウン電圧ＶＢＤｓｕｂよりも小さくなる。
【０１９１】
従って、図４０に示すように、コンタクトホール５８の形成時に、ワード線ＷＬｊの電位は、ＶＢＤｐｗｅｌｌ以上になることはなく、製造時におけるメモリセルのダメージを低減し、信頼性を向上させることができる。
【０１９２】
また、第６例では、第４例及び第５例と同様に、ＰチャネルＭＯＳトランジスタＴＰｊが形成されるＮ型ウェル領域３２上においては、ロウ方向に延びる信号線（ワード線に繋がる信号線及び制御信号線対Ｍｘ，ＭｘＢ）が第１配線層に配置され、カラム方向に延びる信号線（制御信号線ＢｉＦｊ及び信号線ＶＢＢＢｉ）が第２配線層に配置され、ＮチャネルＭＯＳトランジスタＴＮｊ１，ＴＮｊ２が形成されるＰ型ウェル領域３３上においては、カラム方向に延びる信号線（制御信号線ＢｉＦｊ及び信号線ＶＢＢＢｉ）が第１配線層に配置され、ロウ方向に延びる信号線（ワード線に繋がる信号線及び制御信号線対Ｍｘ，ＭｘＢ）が第２配線層に配置される。
【０１９３】
具体的には、ワード線（ポリシリコン層）ＷＬ０，ＷＬ１，…ＷＬ７には、第１配線層に配置される信号線５６が接続される。信号線５６は、Ｎ型ウェル領域３２上において、ロウ方向に延び、かつ、Ｎ型ウェル領域３２内のＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７の拡散層に接続される。また、信号線５６の一部には、第２配線層に配置される信号線５７が接続される。信号線５７は、Ｐ型ウェル領域３３上において、ロウ方向に延び、かつ、Ｐ型ウェル領域３３内のＮチャネル型ＭＯＳトランジスタＴＮ０１，ＴＮ１１，…ＴＮ７１，ＴＮ０２，ＴＮ１２，…ＴＮ７２の拡散層に接続される。
【０１９４】
また、第１配線層に配置される制御信号線対Ｍｘ，ＭｘＢは、Ｎ型ウェル領域３２上において、ロウ方向に延び、かつ、第２配線層に配置される信号線を経由して、Ｎ型ウェル領域３２内のＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７のゲート電極（ポリシリコン層）に接続される。また、第１配線層に配置される制御信号線対Ｍｘ，ＭｘＢには、第２配線層に配置される制御信号線対Ｍｘ，ＭｘＢが接続される。第２配線層内の制御信号線対Ｍｘ，ＭｘＢは、Ｐ型ウェル領域３３上において、ロウ方向に延び、かつ、Ｐ型ウェル領域３３内のＮチャネル型ＭＯＳトランジスタＴＮ０１，ＴＮ１１，…ＴＮ７１，ＴＮ０２，ＴＮ１２，…ＴＮ７２のゲート電極（ポリシリコン層）に接続される。
【０１９５】
一方、Ｎ型ウェル領域３２上において、カラム方向に延びる８本の制御信号線ＢｉＦ０，ＢｉＦ１，…ＢｉＦ７は、第２配線層に配置され、かつ、第１配線層内の信号線を経由して、Ｎ型ウェル領域３２内の８個のＰチャネル型ＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７の拡散層に接続される。また、Ｐ型ウェル領域３３上において、カラム方向に延びる８本の制御信号線ＢｉＦ０，ＢｉＦ１，…ＢｉＦ７は、第１配線層に配置され、かつ、Ｐ型ウェル領域３３内の８個のＮチャネル型ＭＯＳトランジスタＴＮ０１，ＴＮ１１，…ＴＮ７１の拡散層に接続される。
【０１９６】
また、第２配線層に配置されるＶＢＢＢｉ線は、Ｎ型ウェル領域３２上において、カラム方向に延び、かつ、第１配線層に配置される信号線を経由して、Ｎ型ウェル領域３２内のＰチャネルＭＯＳトランジスタＴＰ０，ＴＰ１，…ＴＰ７の拡散層に接続される。また、第１配線層に配置されるＶＢＢＢｉ線は、Ｐ型ウェル領域３３上において、カラム方向に延び、かつ、Ｐ型ウェル領域３３内のＮチャネル型ＭＯＳトランジスタＴＮ０２，ＴＮ１２，…ＴＮ７２の拡散層に接続される。
【０１９７】
従って、第６例においても、第４例及び第５例と同様に、保護ダイオードを必要とすることがなく、かつ、Ｐ型ウェル領域上の第１配線層が非常に密になってレイアウトに支障をきたすこともなく、ＣＭＯＳ転送回路の面積縮小によるチップサイズの縮小を図ることができる。
【０１９８】
図４１は、ＣＭＯＳ転送回路（ロウサブデコーダ）の第２例を示している。
【０１９９】
図１４のＣＭＯＳ転送回路は、ＣＭＯＳトランスファゲートを用いたものであったが、本例のＣＭＯＳ転送回路は、インバータ型の転送回路となっている。
【０２００】
本例では、説明を簡単にするため、１つのロウサブユニット内に２本のワード線ＷＬ０，ＷＬ１が配置されるものとする。１本のワード線ＷＬｊ（ｊ＝０，１）には、３つのトランジスタが接続される。即ち、１本のワード線ＷＬｊには、ＰチャネルＭＯＳトランジスタＴＰｊ１，ＴＰｊ２とＮチャネルＭＯＳトランジスタＴＮｊが接続される。
【０２０１】
信号線Ｘｉとワード線ＷＬｊの間には、ＰチャネルＭＯＳトランジスタＴＰｊ１が接続される。信号線Ｙｉとワード線ＷＬｊの間には、ＰチャネルＭＯＳトランジスタＴＰｊ２とＮチャネルＭＯＳトランジスタＴＮｊが直列接続される。
【０２０２】
信号線Ｘｉ，Ｙｉは、制御信号線対を構成し、この制御信号線対は、ロウメインデコーダに接続される。選択されたロウサブユニットでは、信号線Ｘｉ，Ｙｉの電位は、動作モードに応じた所定値となる。非選択のロウサブユニットでは、信号線Ｘｉ，Ｙｉの電位は、例えば、共に、非選択電位（例えば、接地電位）となる。
【０２０３】
ＰチャネルＭＯＳトランジスタＴＰｊ１とＮチャネルＭＯＳトランジスタＴＮｊのゲートには、制御信号線Ａｉｊが接続される。ＰチャネルＭＯＳトランジスタＴＰｊ２のゲートには、制御信号線Ｂｉが接続される。
【０２０４】
次に、書き込み動作時、読み出し動作時及び消去動作時における図４１のＣＭＯＳ転送回路の動作について説明する。
【０２０５】
書き込み動作では、まず、ロウメインデコーダにより、１つのロウサブユニット、即ち、１つの制御信号線対Ｘｉ，Ｙｉが選択される。選択された制御信号線対Ｘｉ，Ｙｉでは、例えば、信号線Ｘｉがプログラム電位（正の高電位）となり、信号線Ｙｉが接地電位となる。一方、非選択のロウサブユニット、即ち、非選択の制御信号線対Ｘｉ，Ｙｉでは、例えば、信号線Ｘｉ，Ｙｉが、共に、非選択電位（例えば、接地電位）となる。
【０２０６】
この後、ロウブロックデコーダ（ワード線ドライバ）により、２本の制御信号線Ａｉｊ（ｊ＝０，１）のうちの１本が選択される。選択された制御信号線Ａｉｊには、ロウブロックデコーダから選択電位（“Ｌ”）が与えられ、非選択の制御信号線Ａｉｊには、ロウブロックデコーダから非選択電位（“Ｈ”）が与えられる。制御信号線Ｂｉの電位は、“Ｌ”である。
【０２０７】
選択されたロウサブユニット内では、制御信号線Ａｉｊが選択電位（“Ｌ”）の場合、ＰチャネルＭＯＳトランジスタＴＰｊ１がオン状態、ＮチャネルＭＯＳトランジスタＴＮｊがオフ状態となるため、プログラム電位が信号線Ｘｉからワード線ＷＬｊに与えられる。制御信号線Ａｉｊが非選択電位（“Ｈ”）の場合、ＰチャネルＭＯＳトランジスタＴＰｊ１がオフ状態、ＮチャネルＭＯＳトランジスタＴＮｊがオン状態となるため、非選択電位（例えば、接地電位）が信号線Ｙｉからワード線ＷＬｊに与えられる。
【０２０８】
非選択のロウサブユニット内においては、制御信号線Ａｉｊが選択電位（“Ｌ”）及び非選択電位（“Ｈ”）のいずれの場合にも、ワード線ＷＬｊには、非選択電位（例えば、接地電位）が与えられる。
【０２０９】
例えば、制御信号線Ａｉｊが選択電位（“Ｌ”）の場合、ＰチャネルＭＯＳトランジスタＴＰｊ１がオン状態、ＮチャネルＭＯＳトランジスタＴＮｊがオフ状態となるため、非選択電位（例えば、接地電位）が信号線Ｘｉからワード線ＷＬｊに与えられる。制御信号線Ａｉｊが非選択電位（“Ｈ”）の場合、ＰチャネルＭＯＳトランジスタＴＰｊ１がオフ状態、ＮチャネルＭＯＳトランジスタＴＮｊがオン状態となるため、非選択電位（例えば、接地電位）が信号線Ｙｉからワード線ＷＬｊに与えられる。
【０２１０】
消去動作では、選択された標準コアブロック内においては、ロウブロックデコーダにより、全ての制御信号線Ａｉｊ（ｊ＝０，１），Ｂｉが“Ｈ”に設定される。この時、ＰチャネルＭＯＳトランジスタＴＰｊ１，ＴＰｊ２がオフとなるため、ワード線ＷＬｊは、制御信号線対Ｘｉ，Ｙｉから切り離される。一方、端子Ｃが消去電位に設定され、端子Ｃからワード線ＷＬｊに消去電位が伝達される。
【０２１１】
読み出し動作では、まず、ロウメインデコーダにより、１つのロウサブユニット、即ち、１つの制御信号線対Ｘｉ，Ｙｉが選択される。選択された制御信号線対Ｘｉ，Ｙｉでは、例えば、信号線Ｘｉが読み出し電位（正の電位）となり、信号線Ｙｉが接地電位となる。一方、非選択のロウサブユニット、即ち、非選択の制御信号線対Ｘｉ，Ｙｉでは、例えば、信号線Ｘｉ，Ｙｉが、共に、非選択電位（例えば、接地電位）となる。
【０２１２】
この後、ロウブロックデコーダ（ワード線ドライバ）により、２本の制御信号線Ａｉｊ（ｊ＝０，１）のうちの１本が選択される。選択された制御信号線Ａｉｊには、ロウブロックデコーダから選択電位（“Ｌ”）が与えられ、非選択の制御信号線Ａｉｊには、ロウブロックデコーダから非選択電位（“Ｈ”）が与えられる。制御信号線Ｂｉの電位は、“Ｌ”である。
【０２１３】
選択されたロウサブユニット内では、制御信号線Ａｉｊが選択電位（“Ｌ”）の場合、ＰチャネルＭＯＳトランジスタＴＰｊ１がオン状態、ＮチャネルＭＯＳトランジスタＴＮｊがオフ状態となるため、読み出し電位が信号線Ｘｉからワード線ＷＬｊに与えられる。制御信号線Ａｉｊが非選択電位（“Ｈ”）の場合、ＰチャネルＭＯＳトランジスタＴＰｊ１がオフ状態、ＮチャネルＭＯＳトランジスタＴＮｊがオン状態となるため、非選択電位（例えば、接地電位）が信号線Ｙｉからワード線ＷＬｊに与えられる。
【０２１４】
非選択のロウサブユニット内においては、制御信号線Ａｉｊが選択電位（“Ｌ”）及び非選択電位（“Ｈ”）のいずれの場合にも、ワード線ＷＬｊには、非選択電位（例えば、接地電位）が与えられる。
【０２１５】
例えば、制御信号線Ａｉｊが選択電位（“Ｌ”）の場合、ＰチャネルＭＯＳトランジスタＴＰｊ１がオン状態、ＮチャネルＭＯＳトランジスタＴＮｊがオフ状態となるため、非選択電位（例えば、接地電位）が信号線Ｘｉからワード線ＷＬｊに与えられる。制御信号線Ａｉｊが非選択電位（“Ｈ”）の場合、ＰチャネルＭＯＳトランジスタＴＰｊ１がオフ状態、ＮチャネルＭＯＳトランジスタＴＮｊがオン状態となるため、非選択電位（例えば、接地電位）が信号線Ｙｉからワード線ＷＬｊに与えられる。
【０２１６】
図４２は、ＣＭＯＳ転送回路を構成するＭＯＳトランジスタに対する結線構造（レイアウト）の第７例を示している。
本例のレイアウトは、図４１のＣＭＯＳ転送回路に適用される。
【０２１７】
このレイアウトの特徴は、（１）ＰチャネルＭＯＳトランジスタＴＰｊ１，ＴＰｊ２が形成されるＮ型ウェル領域３２上においては、ロウ方向に延びる信号線（ワード線に繋がる信号線５６及び制御信号線対Ｘｉ，Ｙｉ）を第１配線層に配置し、カラム方向に延びる信号線（制御信号線Ａｉｊ，Ｂｉ）を第２配線層に配置し、（２）ＮチャネルＭＯＳトランジスタＴＮｊが形成されるＰ型ウェル領域３３上においては、カラム方向に延びる信号線（制御信号線Ａｉｊ）を第１配線層に配置し、ロウ方向に延びる信号線（信号線５７及び制御信号線対Ｘｉ，Ｙｉ）を第２配線層に配置した点にある。
【０２１８】
具体的には、ワード線（ポリシリコン層）ＷＬ０，ＷＬ１には、第１配線層に配置される信号線５６が接続される。信号線５６は、Ｎ型ウェル領域３２上において、ロウ方向に延び、かつ、Ｎ型ウェル領域３２内のＰチャネルＭＯＳトランジスタＴＰ０１，ＴＰ０２，ＴＰ１１，ＴＰ１２の拡散層に接続される。
【０２１９】
信号線５７は、Ｐ型ウェル領域３３上において、ロウ方向に延び、かつ、Ｐ型ウェル領域３３内のＮチャネル型ＭＯＳトランジスタＴＮ０，ＴＮ１の拡散層に接続される。また、信号線５７は、Ｎ型ウェル領域３２内のＰチャネルＭＯＳトランジスタＴＰ０２，ＴＰ１２の拡散層に接続される。
【０２２０】
また、第１配線層に配置される制御信号線対Ｘｉ，Ｙｉは、Ｎ型ウェル領域３２上において、ロウ方向に延び、かつ、第２配線層に配置される信号線を経由して、Ｎ型ウェル領域３２内のＰチャネルＭＯＳトランジスタＴＰ０１，ＴＰ０２の拡散層に接続される。また、第１配線層に配置される制御信号線対Ｘｉ，Ｙｉには、第２配線層に配置される制御信号線対Ｘｉ，Ｙｉが接続される。第２配線層内の制御信号線対Ｘｉ，Ｙｉは、Ｐ型ウェル領域３３上において、ロウ方向に延び、かつ、Ｐ型ウェル領域３３内のＮチャネル型ＭＯＳトランジスタＴＮ０，ＴＮ１の拡散層に接続される。
【０２２１】
一方、Ｎ型ウェル領域３２上において、カラム方向に延びる２本の制御信号線Ａｉ０，Ａｉ１は、第２配線層内に配置され、かつ、第１配線層内の信号線を経由して、Ｎ型ウェル領域３２内のＰチャネル型ＭＯＳトランジスタＴＰ０１，ＴＰ１１のゲート（ポリシリコン層）に接続される。また、Ｐ型ウェル領域３３上において、カラム方向に延びる２本の制御信号線Ａｉ０，Ａｉ１は、第１配線層に配置され、かつ、Ｐ型ウェル領域３３内のＮチャネル型ＭＯＳトランジスタＴＮ０，ＴＮ１のゲート（ポリシリコン層）に接続される。
【０２２２】
また、第２配線層に配置される制御信号線Ｂｉ線は、Ｎ型ウェル領域３２上において、カラム方向に延び、かつ、第１配線層に配置される信号線を経由して、Ｎ型ウェル領域３２内のＰチャネルＭＯＳトランジスタＴＰ０２，ＴＰ１２のゲート（ポリシリコン層）に接続される。
【０２２３】
このような構成によれば、ＰチャネルＭＯＳトランジスタが形成されるＮ型ウェル領域上では、ロウ方向に延びる信号線（ワード線に繋がる信号線５６及び制御信号線対Ｘｉ，Ｙｉ）が第１配線層に配置され、カラム方向に延びる信号線（制御信号線Ａｉｊ，Ｂｉ）が第２配線層に配置され、ＮチャネルＭＯＳトランジスタが形成されるＰ型ウェル領域上では、カラム方向に延びる信号線（制御信号線Ａｉｊ）が第１配線層に配置され、ロウ方向に延びる信号線（信号線５７及び制御信号線対Ｘｉ，Ｙｉ）が第２配線層に配置される。
【０２２４】
これにより、メモリセルを保護するための保護ダイオードを新たに必要とすることがなく、かつ、Ｐ型ウェル領域３３上の第１配線層が非常に密になってレイアウトに支障をきたすこともなく、ＣＭＯＳ転送回路の面積縮小によるチップサイズの縮小を図ることができる。
【０２２５】
【発明の効果】
以上、説明したように、本発明の不揮発性半導体メモリによれば、ワード線に動作モードに応じた所定の電位を転送するＣＭＯＳ転送回路（ロウサブデコーダ。トランスファゲート型及びインバータ型を含む。）のレイアウトにおいて、ＰチャネルＭＯＳトランジスタが形成されるＮ型ウェル領域上では、ロウ方向に延びる信号線（ワード線に繋がる信号線を含む）を第１配線層に配置し、カラム方向に延びる信号線を第２配線層に配置し、ＮチャネルＭＯＳトランジスタが形成されるＰ型ウェル領域上では、カラム方向に延びる信号線を第１配線層に配置し、ロウ方向に延びる信号線を第２配線層に配置している。これにより、メモリセルを保護するための保護ダイオードを新たに必要とすることがなく、かつ、Ｐ型ウェル領域上の第１配線層が非常に密になってレイアウトに支障をきたすこともなく、ＣＭＯＳ転送回路の面積縮小によるチップサイズの縮小を図ることができる。
【図面の簡単な説明】
【図１】フラッシュＥＥＰＲＯＭの主要部を示すブロック図。
【図２】メモリセルアレイを示す回路図。
【図３】メモリセルアレイのデバイス構造を示す平面図。
【図４】図３のＩＶ−ＩＶ線に沿う断面図。
【図５】図３のＶ−Ｖ線に沿う断面図。
【図６】図３のＶＩ−ＶＩ線に沿う断面図。
【図７】図３のＶＩＩ−ＶＩＩ線に沿う断面図。
【図８】フラッシュＥＥＰＲＯＭのチップレイアウトの一例を示す図。
【図９】標準コアブロック群のレイアウトの一例を示す図。
【図１０】標準コアブロックのレイアウトの一例を示す図。
【図１１】標準コアブロック内のロウサブユニットのレイアウトの一例を示す図。
【図１２】標準コアブロックのレイアウトの一例を示す図。
【図１３】標準コアブロック内のロウサブユニットのレイアウトの一例を示す図。
【図１４】ロウサブユニット内のＣＭＯＳ転送回路の第１例を示す回路図。
【図１５】ＣＭＯＳ転送回路が配置されるウェルのレイアウトの一例を示す図。
【図１６】図１５のＸＶＩ−ＸＶＩ線に沿う断面図。
【図１７】ＣＭＯＳ転送回路が配置されるウェルのレイアウトの他の例を示す図。
【図１８】図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。
【図１９】隣接する２つの標準コアブロック内のロウサブユニットを示す図。
【図２０】ＣＭＯＳ転送回路を構成するトランジスタの配置の一例を示す図。
【図２１】第１及び第２配線層の定義を説明する図。
【図２２】ＣＭＯＳ転送回路の結線構造（レイアウト）の第１例を示す図。
【図２３】図２２のＣＭＯＳ転送回路のデバイス構造の一部を示す断面図。
【図２４】図２２のＣＭＯＳ転送回路のデバイス構造の一部を示す断面図。
【図２５】図２３の構造において製造時に生じる電荷の流れを示す図。
【図２６】図２４の構造において製造時に生じる電荷の流れを示す図。
【図２７】ＣＭＯＳ転送回路の結線構造（レイアウト）の第２例を示す図。
【図２８】図２１のＣＭＯＳ転送回路のデバイス構造の一部を示す断面図。
【図２９】図２１のＣＭＯＳ転送回路のワード線に繋がる素子の等価回路を示す図。
【図３０】ＣＭＯＳ転送回路の結線構造（レイアウト）の第３例を示す図。
【図３１】図３０のＣＭＯＳ転送回路のデバイス構造の一部を示す断面図。
【図３２】ＣＭＯＳ転送回路の結線構造（レイアウト）の第４例を示す図。
【図３３】図３２のＣＭＯＳ転送回路のデバイス構造の一部を示す断面図。
【図３４】図３３の構造において製造時に生じる電荷の流れを示す図。
【図３５】ＣＭＯＳ転送回路の結線構造（レイアウト）の第５例を示す図。
【図３６】図３５の制御信号線ＢｉＦｊのレイアウトの一例を示す図。
【図３７】図３５の制御信号線ＢｉＦｊのレイアウトの他の例を示す図。
【図３８】ＣＭＯＳ転送回路の結線構造（レイアウト）の第６例を示す図。
【図３９】第４例のＣＭＯＳ転送回路のデバイス構造の一部を示す断面図。
【図４０】第６例のＣＭＯＳ転送回路のデバイス構造の一部を示す断面図。
【図４１】ロウサブユニット内のＣＭＯＳ転送回路の第２例を示す回路図。
【図４２】ＣＭＯＳ転送回路の結線構造（レイアウト）の第７例を示す図。
【図４３】従来のスタックゲート構造のメモリセルを示す図。
【符号の説明】
１１                            ：メモリセルアレイ、
１２                            ：アドレスレジスタ、
１３                            ：マルチプレクサ、
１４                            ：ロウデコーダ、
１５                            ：カラムデコーダ、
１６                            ：アドレスカウンタ、
１７                            ：入出力バッファ、
１８                            ：データ入力レジスタ、
１９                            ：コマンドレジスタ、
２０                            ：カラム選択回路、
２１                            ：制御回路、
２２                            ：電圧発生回路、
２３                            ：ベリファイ回路、
２４                            ：最終アドレス検知回路、
２５                            ：タイマ、
２６                            ：ソース・ウェルデコーダ、
２７                            ：センスアンプ、
２８                            ：ウェル領域、
３１                            ：Ｐ型シリコン基板、
３２                            ：Ｎ型ウェル領域、
３３                            ：Ｐ型ウェル領域、
３４                            ：素子分離領域、
３５Ｓ                          ：ソース領域、
３５Ｄ                          ：ドレイン領域、
３６                            ：フローティングゲート電極、
３７                            ：コントロールゲート電極、
３８，４２                      ：シリコン酸化膜、
３９                            ：コンタクトホール、
４０                            ：コンタクトプラグ、
４１                            ：ビット線、
５０                            ：標準コアブロック群、
５０−１，５０−２，…５０−Ｐ  ：標準コアブロック、
５１                            ：変則コアブロック群、
５２                            ：ロウメインデコーダ、
５３                            ：メモリセルアレイ、
５４                            ：ＣＭＯＳ転送回路、
５５                            ：デコーダ部、
５６                            ：信号線（第１配線層）、
５７                            ：信号線（第２配線層）、
５８                            ：コンタクトホール、
５９                            ：レジストパターン、
６０                            ：シリコン酸化膜、
６１                            ：シリコン基板、
６２                            ：拡散層、
６３                            ：ポリシリコン層、
６４                            ：第１配線層、
６５                            ：第２配線層、
６６，６７                      ：コンタクトホール（ビアホール）、
ＷＬ０，ＷＬ１，…ＷＬ７        ：ワード線、
Ｍｘ，ＭｘＢ                    ：制御信号線対、
ＢｉＦ０，ＢｉＦ１，…ＢｉＦ７  ：制御信号線、
ＴＰ０，ＴＰ１，…ＴＰ７        ：ＰチャネルＭＯＳトランジスタ、
ＴＮ０１，…ＴＮ７１，ＴＮ０２，…ＴＮ７２  ：ＮチャネルＭＯＳトランジスタ。
【図１】
0004398541.tif 000003
【図２】
0004398541.tif 000004
【図３】
0004398541.tif 000005
【図４】
0004398541.tif 000006
【図５】
0004398541.tif 000007
【図６】
0004398541.tif 000008
【図７】
0004398541.tif 000009
【図８】
0004398541.tif 000010
【図９】
0004398541.tif 000011
【図１０】
0004398541.tif 000012
【図１１】
0004398541.tif 000013
【図１２】
0004398541.tif 000014
【図１３】
0004398541.tif 000015
【図１４】
0004398541.tif 000016
【図１５】
0004398541.tif 000017
【図１６】
0004398541.tif 000018
【図１７】
0004398541.tif 000019
【図１８】
0004398541.tif 000020
【図１９】
0004398541.tif 000021
【図２０】
0004398541.tif 000022
【図２１】
0004398541.tif 000023
【図２２】
0004398541.tif 000024
【図２３】
0004398541.tif 000025
【図２４】
0004398541.tif 000026
【図２５】
0004398541.tif 000027
【図２６】
0004398541.tif 000028
【図２７】
0004398541.tif 000029
【図２８】
0004398541.tif 000030
【図２９】
0004398541.tif 000031
【図３０】
0004398541.tif 000032
【図３１】
0004398541.tif 000033
【図３２】
0004398541.tif 000034
【図３３】
0004398541.tif 000035
【図３４】
0004398541.tif 000036
【図３５】
0004398541.tif 000037
【図３６】
0004398541.tif 000038
【図３７】
0004398541.tif 000039
【図３８】
0004398541.tif 000040
【図３９】
0004398541.tif 000041
【図４０】
0004398541.tif 000042
【図４１】
0004398541.tif 000043
【図４２】
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【図４３】
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