(57)【特許請求の範囲】
【請求項１】
ＭＩＳ型トランジスタのゲート電極と半導体基板との間に離散的トラップを有するゲート絶縁膜が設けられており、トラップに充放電させることによりデータの記憶、消去を行う不揮発性半導体記憶素子であって、ゲート絶縁膜中にトラップの形成層として原子層化学的気相成長法により成膜された高融点金属を含む離散的極薄膜が設けられていることを特徴とする不揮発性半導体記憶素子。
【請求項２】
トラップの形成層が、原子層化学的気相成長法により成膜されたＷ、ＷＮ、ＴｉＮ又はＭｏＮの離散的極薄膜からなる請求項１記載の不揮発性半導体記憶素子。
【請求項３】
高融点金属を含む離散的極薄膜の半導体基板側に熱酸化によるＳｉ酸化膜を有し、トラップのゲート電極側にＣＶＤ法によるＳｉ酸化膜を有する請求項１又は２記載の不揮発性半導体記憶素子。
【請求項４】
高融点金属を含む離散的極薄膜の半導体基板側に熱酸化によるＳｉ酸化膜を有し、トラップのゲート電極側にＣＶＤ法によるＳｉ窒化膜を有する請求項１又は２記載の不揮発性半導体記憶素子。
【請求項５】
ゲート絶縁膜において、高融点金属を含む離散的極薄層とＳｉ酸化膜又はＳｉ窒化膜とが交互に複数積層している請求項１〜４のいずれかに記載の不揮発性半導体素子。
【請求項６】
ＭＩＳ型トランジスタのゲート電極と半導体基板との間に離散的トラップを有するゲート絶縁膜が設けられており、トラップに充放電させることによりデータの記憶、消去を行う不揮発性半導体記憶素子の製造方法であって、半導体基板上にＳｉ酸化膜を形成後、そのＳｉ酸化膜上にトラップの形成層として、原子層化学的気相成長法により高融点金属を含む離散的極薄膜を形成し、さらに絶縁膜を積層することによりゲート絶縁膜を形成することを特徴とする不揮発性半導体記憶素子の製造方法。
【請求項７】
トラップの形成層として、Ｗ、ＷＮ、ＴｉＮ又はＭｏＮの離散的極薄膜を形成する請求項６記載の不揮発性半導体素子の製造方法。
【請求項８】
半導体基板の表面に熱酸化によりＳｉ酸化膜を形成し、そのＳｉ酸化膜上に、原子層化学的気相成長法により高融点金属を含む離散的極薄層を形成し、その上にＳｉ酸化膜をＣＶＤ法により形成する請求項６又は７記載の不揮発性半導体記憶素子の製造方法。
【請求項９】
半導体基板の表面に熱酸化によりＳｉ酸化膜を形成し、そのＳｉ酸化膜上に、原子層化学的気相成長法により高融点金属を含む離散的極薄層を形成し、その上にＳｉ窒化膜をＣＶＤ法により形成する請求項６又は７記載の不揮発性半導体記憶素子の製造方法。
【請求項１０】
トランジスタのソース及びドレインを形成した後、高融点金属を含む離散的極薄層を形成する請求項６〜９のいずれかに記載の不揮発性半導体記憶素子の製造方法。
【請求項１１】
高融点金属を含む離散的極薄層の形成とＳｉ酸化膜又はＳｉ窒化膜の形成とを交互に複数回繰り返す請求項６〜１０のいずれかに記載の不揮発性半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ型ＬＳＩにおいて使用されるデータの記憶素子であって、素子の電源のＯＮ／ＯＦＦに関わりなくデータを保持することのできる不揮発性半導体記憶素子に関する。
【０００２】
【従来の技術】
ＭＩＳ型ＬＳＩにおいては、素子の電源のＯＮ／ＯＦＦに関わりなくデータを保持することのできる不揮発性半導体記憶素子が数多く使用されている。不揮発性半導体記憶素子としては、様々なタイプのものが知られているが、ＭＩＳ型構造のゲート絶縁膜の中間にポリＳｉ等からなるフローティングゲート電極を設け、Ｓｉ基板からフローティングゲート電極に、Ｓｉ基板とフローティングゲート電極との間の絶縁膜（トンネル酸化膜）を介してホットキャリア、トンネル電流等により電荷を注入し、フローティングゲート電極を帯電させることによりＭＩＳ型トランジスタの閾値電圧を変化させて記憶を保持させる、所謂、フローティングゲート型フラッシュメモリーが実用化されている。
【０００３】
しかしながら、フローティングゲート型フラッシュメモリーは、フローティングゲート電極とＳｉ基板との間のトンネル酸化膜に部分的にでもリークがあると、フローティングゲート電極に蓄積された電荷の全てが失われてしまうので、トンネル酸化膜の薄膜化が極めて困難である。その結果、データの書き込み電圧を１７Ｖ程度以下には低くすることができず、対応するドレイン等の構造を微細化することが困難となり、０．１３μｍ世代以降の微細な不揮発性記憶素子としては実用化が困難であると考えられている。
【０００４】
これに対し、金属（ゲート電極）、Ｓｉ酸化膜、Ｓｉ窒化膜、Ｓｉ酸化膜（トンネル酸化膜）、Ｓｉ基板からなるＭＯＮＯＳ構造を形成し、Ｓｉ窒化膜中、及びゲート電極側のＳｉ酸化膜とＳｉ窒化膜との界面近傍に存在する離散的トラップに電荷を蓄積することによりトランジスタの閾値を変化させてデータを保持する、所謂ＭＯＮＯＳ型フラッシュメモリーが開発されている。
【０００５】
ＭＯＮＯＳ型フラッシュメモリーは、図４に示すように製造される。まず、Ｓｉ基板１にウェル分離あるいは素子分離膜２を通常のロコス法、シャロートレンチ法等により形成し、閾値電圧調整のための埋込層３をイオン注入法により形成する（同図（ａ））。
【０００６】
次に、この基板に８００℃、１５分程度の熱酸化により厚さ３ｎｍ程度のＳｉ酸化膜（トンネル酸化膜）４を形成し（同図（ｂ））、その上にＬＰ−ＣＶＤあるいはプラズマＣＶＤ等により、厚さ８ｎｍ程度のＳｉ窒化膜５を形成する。そしてこのＳｉ窒化膜５を再酸化することにより厚さ３〜５ｎｍ程度のＳｉ酸化膜６を形成し、Ｓｉ酸化膜６、Ｓｉ窒化膜５、Ｓｉ酸化膜（トンネル酸化膜）４からなるＯＮＯ構造のゲート絶縁膜７を得る（同図（ｃ））。
【０００７】
次に、Ｓｉ酸化膜６上にゲート電極Ｇとなる、リン等を高濃度に含むポリＳｉ及びＷＳｉを順次堆積してゲート電極層８を形成し（同図（ｄ））、この構造に対してリソグラフィー技術及びＲＩＥ技術を用いてパターニングし、ゲート電極Ｇを形成し、このゲート電極Ｇをマスクとして、リンあるいは砒素を、例えば５×１０１３／ｃｍ２程度の濃度でイオン注入することにより低濃度領域ＬＤＤａ、ＬＤＤｂを形成する（同図（ｅ））。
【０００８】
次に、通常のＣＶＤとエッチバック法を用いてゲート電極Ｇの側壁９をＳｉ酸化膜で形成し、これをマスクとして、例えば、リン等を５×１０１５／ｃｍ２程度の濃度でイオン注入することによりソースＳ及びドレインＤの不純物を導入する。そしてこの不純物を活性化するため、電気炉加熱で９００℃、３０分程度の熱処理を行うか、あるいは急速熱処理（ＲＴＰ）装置で１０５０℃、１０秒程度の熱処理を行う（同図（ｆ））。
【０００９】
次に、Ｓｉ酸化膜などの層間絶縁膜１０を形成し（同図（ｇ））、接続孔を開口してＷあるいはポリＳｉ等からなるプラグ１１を形成し、ｎ−ＭＩＳ型トランジスタからなＭＯＮＯＳ型フラッシュメモリー１００を得る（同図（ｈ））。
【００１０】
【発明が解決しようとする課題】
上述のように作製されたＭＯＮＯＳ型フラッシュメモリー１００では、ゲート絶縁膜７が、Ｓｉ酸化膜６、Ｓｉ窒化膜５、Ｓｉ酸化膜（トンネル酸化膜）４からなるＯＮＯ構造を有しているが、このＯＮＯ構造では再酸化により形成されたゲート電極側のＳｉ酸化膜６とＳｉ窒化膜５との界面近傍にＳｉＯＮ遷移層が形成され、そのＳｉＯＮ遷移層とＳｉ窒化膜５とに電荷を蓄積する深い順位のトラップが形成されると考えられている。
【００１１】
このトラップは蓄積電荷としての寿命が長く、データの保持に有利となる。また、このトラップは離散的に形成されているので、トンネル酸化膜４に部分的なリークがあっても蓄積電荷の大部分が失われるということはない。そのため、トンネル酸化膜４の膜厚を３ｎｍ程度と、フローティングゲート型フラッシュメモリーに比して相当に薄くすることができ、その結果、書き込み電圧を１０Ｖ程度以下にまで低くできる可能性を有している。
【００１２】
しかしながら、ＭＯＮＯＳ型フラッシュメモリー１００でのトラップ密度は１０１２〜１０１３個／ｃｍ２であり、フローティングゲート型フラッシュメモリーに比して５桁程度も低い。また、ＭＯＮＯＳ型フラッシュメモリー１００のトラップ密度を再現性よく、かつ制御性よく形成することは容易でない。このため、微細化されたＭＯＮＯＳ型フラッシュメモリー１００ではデータの保持時間（Data Retention）、書き込み／消去繰り返し耐性（エンデュランス）が必ずしも十分ではない。
【００１３】
これに対し、本発明は、ＭＯＮＯＳ型フラッシュメモリーに類した不揮発性半導体記憶素子において、データの保持特性、書き込み／消去繰り返し耐性を向上させることを目的とする。
【００１４】
【課題を解決するための手段】
本発明者は、従来のＭＯＮＯＳ型フラッシュメモリー１００では、ゲート絶縁膜７中のトラップとして、Ｓｉ窒化膜５と、このＳｉ窒化膜５の熱酸化により形成されるＳｉ酸化膜６との界面近傍に離散的に形成されるＳｉＯＮ遷移層を使用しているが、ゲート絶縁膜中に、原子層化学的気相成長法（Atomic Layer Chemical Vapor Deposition: ALCVD）等により高融点金属を含む離散的極薄層を形成するとこれがトラップとなること、この高融点金属を含む離散的極薄層からなるトラップは高密度で制御性よく、所望の深さに形成することができ、データの保持特性、書き込み／消去繰り返し耐性を向上させることができること、また、このトラップによればメモリー効果としての閾値電圧の差を大きくとることができるので、多値化にも有利となることを見出した。
【００１５】
即ち、本発明は、ＭＩＳ型トランジスタのゲート電極と半導体基板との間に離散的トラップを有するゲート絶縁膜が設けられており、トラップに充放電させることによりデータの記憶、消去を行う不揮発性半導体記憶素子であって、ゲート絶縁膜中にトラップの形成層として原子層化学的気相成長法により成膜された高融点金属を含む離散的極薄膜が設けられていることを特徴とする不揮発性半導体記憶素子を提供する。
【００１６】
また、この不揮発性半導体記憶素子の製造方法として、ＭＩＳ型トランジスタのゲート電極と半導体基板との間に離散的トラップを有するゲート絶縁膜が設けられており、トラップに充放電させることによりデータの記憶、消去を行う不揮発性半導体記憶素子の製造方法であって、半導体基板上にＳｉ酸化膜を形成後、そのＳｉ酸化膜上にトラップの形成層として、原子層化学的気相成長法により高融点金属を含む離散的極薄膜を形成し、さらに絶縁膜を積層することによりゲート絶縁膜を形成することを特徴とする不揮発性半導体記憶素子の製造方法を提供する。
【００１７】
なお、本発明において離散的とは、フローティングゲート型フラッシュメモリーのフローティングゲート電極のような電気的に連続な膜ではなく、電気的に不連続な膜が形成されている状態をいう。また、高融点金属を含む離散的な膜が極薄であるとは、平均膜厚が０．１ｎｍ以下であることをいう。
【００１８】
【発明の実施の形態】
以下、図面を参照しつつ本発明を具体的に説明する。なお、各図中、同一符号は同一又は同等の構成要素を表している。
【００１９】
実施例１
図１は、本発明の不揮発性半導体記憶素子の一実施例の製造工程図である。
【００２０】
まず、Ｓｉ基板１等の半導体基板に、ウェル分離あるいは素子分離膜２を通常のロコス法、シャロートレンチ法等により形成し、閾値電圧調整のための埋込層３をイオン注入法により形成し（同図（ａ））、この基板に８００〜８５０℃、１５〜２０分程度の熱酸化により、Ｓｉ酸化膜（トンネル酸化膜）４を形成する（同図（ｂ））。ここで、Ｓｉ基板１としては、シリコン単結晶ウエハ等の半導体基板や、任意の基板上に形成したエピタキシャルシリコン層、ポリシリコン層、アモルファスシリコン層等を使用することができる。また、本発明において半導体基板としては、上述のＳｉ基板の他、任意の基板上に形成された半導体層を有する基板を使用することができる。
【００２１】
また、Ｓｉ酸化膜（トンネル酸化膜）４の最適膜厚は、イオン注入の機構によって異なり、例えば、Fowler Mordheimトンネル電流によってイオン注入する場合、約２．５〜３．５ｎｍ程度とし、チャネルホットキャリアによりイオン注入する場合、約７ｎｍ程度とする。
【００２２】
次に、原子層化学的気相成長法を用いてＷ、ＷＮ、ＴｉＮ、ＭｏＮ等の高融点金属を含む離散的極薄膜１２をトンネル酸化膜４上に形成する。より具体的には、原子層化学的気相成長法の場合、まず、形成しようとする離散的極薄膜１２の膜種に応じてその前駆体のガスを選択する。例えば、Ｗ膜を形成する場合にはＷＦ６、ＷＮ膜を形成する場合にはＷＦ６／ＮＨ３、ＴｉＮ膜を形成する場合にはＴｉＣｌ４／ＮＨ３、ＭｏＮ膜を形成する場合にはＭｏＣｌ５／ＮＨ３を使用する。そして、チャンバー内で前駆体のガスを温度３００〜４００℃でトンネル酸化膜４上に吸着させ、次いで前駆体のガスの供給を止め、チャンバー内にアンモニア、あるいは水素（又は水素ラジカル）を導入し、それぞれ窒化あるいは還元による熱分解を行い、Ｗ、ＷＮ、ＴｉＮ、ＭｏＮ等の薄膜を堆積させる。この１サイクルの堆積により、前駆体の分子の大きさにも依存するが、トンネル酸化膜４上の表面吸着サイトの１／３から１／１０程度を覆う原子層あるいは分子層が形成される。したがって、離散的極薄膜１２を制御性よく形成することが可能となり、トラップ密度を１〜５×１０１４個／ｃｍ２程度に形成することができる。ここで、トラップ密度は、電子注入前後のＶＦＢの差により測定される値である（IEEE Elect.Dev.,ED30(2),122(1983)）。
【００２３】
また、この方法で離散的極薄膜１２の離散度合を大きくするためには、比較的大きな分子の前駆体を用い、形成される極薄膜の表面占有率を低くすればよい。
【００２４】
なお、原子層化学的気相成長法によれば、極薄膜の堆積処理を数サイクルから１０サイクル程度繰り返すことにより、１原子層あるいは１分子層の連続膜を形成することが可能となるが、本発明ではトラップを離散的に形成するので、１原子層あるいは１分子層の連続膜は形成しない。
【００２５】
高融点金属を含む離散的極薄膜１２の形成後、通常のＣＶＤ法により厚さ５〜１０ｎｍ程度のＳｉ酸化膜１３を形成する。こうして、高融点金属を含む離散的極薄膜１２をトラップとして有するゲート絶縁膜７を形成することができる。
【００２６】
なお、本実施例のように、高融点金属を含む離散的極薄膜１２上へＳｉ酸化膜１３を形成すると、Ｓｉ酸化膜１３は禁制帯幅が広く、電荷がリークし難く、ゲート絶縁膜７の構造も単純であるため素子の信頼性を向上させることができるが、本発明において、高融点金属を含む離散的極薄膜１２上に形成する層は、ゲート電極Ｇと良好な密着性を持つ限り、特に制限はない。例えば、図４に示したＭＯＮＯＳ型フラッシュメモリーと同様に、Ｓｉ窒化膜をＣＶＤ法により堆積した後、再酸化する方法等で形成する。
【００２７】
Ｓｉ酸化膜１３の形成後は、図４に示したＭＯＮＯＳ型フラッシュメモリーと同様に、リン等を高濃度に含むポリＳｉ及びＷＳｉを順次堆積してゲート電極層８を形成し（同図（ｄ））、それをリソグラフィー技術及びＲＩＥ技術を用いてパターニングしてゲート電極Ｇを形成し、このゲート電極Ｇをマスクとして、リンあるいは砒素を、例えば５×１０１３／ｃｍ２程度の濃度でイオン注入することにより低濃度領域ＬＤＤａ、ＬＤＤｂを形成する（同図（ｅ））。
【００２８】
次に、通常のＣＶＤとエッチバック法を用いてゲート電極Ｇの側壁９をＳｉ酸化膜で形成し、これをマスクとして、例えば、リン等を５×１０１５／ｃｍ２程度の濃度でイオン注入することによりソースＳ及びドレインＤの不純物を導入する。次いでこの不純物を活性化するため、電気炉加熱で９００℃、３０分程度の熱処理を行うか、あるいは急速熱処理（ＲＴＰ）装置で１０５０℃、１０秒程度の熱処理を行う（同図（ｆ））。
【００２９】
次に、Ｓｉ酸化膜などの層間絶縁膜１０を形成し（同図（ｇ））、接続孔を開口してＷあるいはポリＳｉ等からなるプラグ１１を形成する。こうして、図４のＭＯＮＯＳ型フラッシュメモリー１００に類した不揮発性半導体記憶素子２００を得る（同図（ｈ））。
【００３０】
実施例２
図２は、本発明の不揮発性半導体記憶素子の他の実施例の製造工程図であり、ダミーゲート法を用いて形成したダミー溝に、高融点金属を含む極薄膜を形成した例である。
【００３１】
即ち、上述の実施例１と同様に、Ｓｉ基板１にウェル分離あるいは素子分離膜２を通常のロコス法、シャロートレンチ法等により形成し、閾値電圧調整のための埋込層３をイオン注入法により形成する（同図（ａ））。
【００３２】
次に、この基板に８００〜８５０℃、１５〜２０分程度の熱酸化によりＳｉ酸化膜（トンネル酸化膜）４を形成する。ここで、Ｓｉ酸化膜（トンネル酸化膜）４の最適膜厚は、イオン注入の機構によって異なり、例えば、Fowler Mordheimトンネル電流によってイオン注入する場合、約２．５〜３．５ｎｍ程度とし、チャネルホットキャリアによりイオン注入する場合、約７ｎｍ程度とする。
【００３３】
Ｓｉ酸化膜（トンネル酸化膜）４の上には、ダミーゲートＤＧとなる厚さ５００〜６００ｎｍ程度のポリＳｉ膜１４をＬＰ−ＣＶＤ等により形成する（同図（ｂ））。
【００３４】
この積層構造に対してリソグラフィー技術及びＲＩＥ技術を用いてパターニングすることにより例えば、０．１３μｍ幅のダミーゲートＤＧを形成し、ダミーゲートＤＧをマスクとして、例えば、リンあるいは砒素を５×１０１３／ｃｍ２程度の濃度でイオン注入することにより低濃度領域ＬＤＤａ、ＬＤＤｂを形成する（同図（ｃ））。
【００３５】
次に、通常のＣＶＤとエッチバック法を用いてダミーゲートＤＧに側壁９をＳｉ酸化膜で形成し、これをマスクとして、例えば、リン等を５×１０１５／ｃｍ２程度の濃度でイオン注入することによりソースＳ及びドレインＤの不純物を導入し、これらを活性化するため電気炉加熱で８５０〜９５０℃、２０〜３０分程度の熱処理を行うか、あるいは急速熱処理（ＲＴＰ）装置で１０００〜１１００℃、５〜１０秒程度の熱処理を行う（同図（ｄ））。
【００３６】
次に、Ｓｉ酸化膜などを堆積させることによりダミーゲートＤＧとその周囲を覆う層間絶縁膜１０を形成する。そして、ＣＭＰ等の平坦化技術により層間絶縁膜１０を平坦化してダミーゲートＤＧを露出させ、露出したダミーゲートＤＧをエッチング法により除去し、ゲート溝１５を形成する（同図（ｅ））。
【００３７】
ダミーゲートＤＧの下地になっていたトンネル酸化膜４は、ダミーゲートＤＧのエッチング後に残るようにしてもよく、あるいはダミーゲートＤＧの除去に引き続き、エッチングにより除去してもよい。トンネル酸化膜４を除去した場合には、ゲート溝１５の底面にトンネル酸化膜４を再度形成する。
【００３８】
次に、ゲート溝１５内の底面及び側面の全面に、原子層化学的気相成長法を用いてＷ、ＷＮ、ＴｉＮ、ＭｏＮ等の高融点金属を含む離散的極薄膜１２を形成する。この場合も、高融点金属を含む離散的極薄膜１２の、Ｓｉ酸化膜の吸着サイトの被覆率は、１／３から１／１０程度とすることが好ましい。離散的極薄膜１２上には、通常のＣＶＤ法によりＳｉ酸化膜１３を厚さ５〜１０ｎｍ程度形成する（同図（ｆ））。
【００３９】
次に、全面にリン等を高濃度に含むポリＳｉとＷＳｉの層間絶縁膜１０を成膜してゲート溝１５を埋め込む。そして、ＣＭＰ法により不要なＷＳｉとポリＳｉを除去することにより平坦化し、ゲート電極Ｇを形成する（同図（ｇ））。そして層間絶縁膜１０に接続孔を開口してＷあるいはポリＳｉ等からなるプラグ１１を形成し、本発明の不揮発性半導体記憶素子２０１を得る（同図（ｈ））。
【００４０】
この不揮発性半導体記憶素子２０１では、トラップとなる、高融点金属を含む離散的極薄膜１２の形成前に、ソースＳあるいはドレインＤの不純物を導入するイオン注入を行うので、高融点金属を含む離散的極薄膜１２の形成後には４５０℃以上に加熱する工程がない。そのため、一旦形成されたトラップは安定な状態で存在する。また、これによりトラップのセンターとなる、高融点金属の拡散が少なくなるため、トンネル酸化膜４を薄く形成することができる。よって、書き込み電圧を低くすることができる。
【００４１】
実施例３
図３は、本発明のさらに異なる実施例の製造工程図であり、高融点金属を含む離散的極薄膜とＳｉ酸化膜とを多層化し、書き込み電圧を多値化したものである。
【００４２】
即ち、この不揮発性半導体記憶素子２０２の製造工程においては、実施例１と同様に、高融点金属を含む離散的極薄膜１２を形成し、その上に厚さ０．５〜１．０ｎｍ程度のＳｉ酸化膜１３を形成し（図３（ａ））、引き続き、再度、高融点金属を含む離散的極薄膜１２の形成とＳｉ酸化膜１３の形成を繰り返し、高融点金属を含む離散的極薄膜１２とＳｉ酸化膜１３の多層膜１６を形成することによりゲート絶縁膜７を形成する（図３（ｂ））。次に、多層膜１６上に、リン等を高濃度に含むポリＳｉ及びＷＳｉを順次堆積してゲート電極層８を形成し（同図（ｃ））、それをゲート電極Ｇにパターニングし（同図（ｄ））、低濃度領域ＬＤＤａ、ＬＤＤｂ、の形成、側壁９の形成、ソースＳ及びドレインＤの不純物の導入、層間絶縁膜１０の形成、プラグ１１の形成を順次行う（同図（ｅ））。
【００４３】
こうして得られた不揮発性半導体記憶素子２０２のゲート絶縁膜７は、より密度の高いトラップを有するので、ＯＮ／ＯＦＦに対応する閾値電圧の差を大きくとることができる。
【００４４】
【発明の効果】
本発明の不揮発性半導体記憶素子によれば、ＭＯＮＯＳ型フラッシュメモリーのゲート絶縁膜中のトラップを、原子層化学的気相成長法等により、高融点金属の離散的極薄膜で形成するので、トラップの位置、密度等について制御よく形成することができ、データの保持特性や、書き込み／消去の繰り返しに対するエンデュランスを向上させることができる。
【００４５】
また、本発明の不揮発性半導体記憶素子は、ＯＮ／ＯＦＦに対応する閾値電圧の差を大きくとることができるので、メモリーの多値化にも適したものとなる。
【００４６】
さらに、高融点金属の離散的極薄膜の形成を、ソースあるいはドレインへのイオン注入後に行うことにより、素子作製時の熱履歴を少なくすることができる。よって、ゲート絶縁膜中でのトラップの拡散を少なくすることができ、さらに書き込み電圧を低くすることができる。
【００４７】
また、高融点金属の離散的極薄膜とＳｉ酸化膜とを多層化することにより総トラップ密度を高くすることができ、ＯＮ／ＯＦＦの閾値電圧の差をさらに大きくとることが可能となる。
【図面の簡単な説明】
【図１】  実施例の不揮発性半導体記憶素子の製造工程の説明図である。
【図２】  実施例の不揮発性半導体記憶素子の製造工程の説明図である。
【図３】  実施例の不揮発性半導体記憶素子の製造工程の説明図である。
【図４】  従来のＭＯＮＯＳ型フラッシュメモリーの製造工程の説明図である。
【符号の説明】
１…Ｓｉ基板、  ２…素子分離膜、  ３…埋込層、  ４…トンネル酸化膜、  ５…Ｓｉ窒化膜、  ６…Ｓｉ酸化膜、  ７…ゲート絶縁膜、  ８…ゲート電極層、  ９…側壁、  １０…層間絶縁膜、  １１…プラグ、  １２…高融点金属を含む離散的極薄膜、  １３…Ｓｉ酸化膜、  １４…ポリＳｉ膜（ダミーゲート）、１５…ゲート溝、  １６…高融点金属を含む離散的極薄膜とＳｉ酸化膜の多層膜、  ２００、２０１、２０２…不揮発性半導体記憶素子、  ＤＧ…ダミーゲート、  Ｇ…ゲート電極、
【図１】
0004590744.tif 000002
【図２】
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【図３】
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【図４】
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