(57)【特許請求の範囲】
【請求項１】
各々が入射光をアナログ電気信号に変換して出力する、行列状に配列された複数の画素と、
前記複数の画素の各列に設けられ、前記画素に基づくアナログ電気信号をデジタル信号に変換し、該デジタル信号を出力端子から出力するＡＤ変換器と、
前記複数の画素の各列に設けられ、前記ＡＤ変換器の前記出力端子から出力された前記デジタル信号を入力端子に受けて、該デジタル信号を保持するレジスタ回路と、
前記ＡＤ変換器の出力端子と、該ＡＤ変換器とは異なる前記複数の画素の列に設けられた前記レジスタ回路の入力端子とを接続する、または、前記レジスタ回路の出力端子と、該レジスタ回路とは異なる前記複数の画素の列に設けられた前記レジスタ回路の入力端子とを接続する接続手段と、
複数の前記レジスタ回路の出力端子の各々から出力された前記デジタル信号に演算処理を施して出力しうる演算処理装置と、
前記複数の画素のそれぞれに対応して設けられたカラーフィルタと、を有することを特徴とする固体撮像装置。
【請求項２】
前記演算処理は、加算、及び平均化の少なくとも一つを含むことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記演算処理装置は、同じ画素の列であってかつ同色のカラーフィルタを配された画素に基づくデジタル信号に前記演算処理を施すことを特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
前記画素の各列に対応して設けられ、前記アナログ電気信号を保持する保持容量と、
異なる列の保持容量を接続するスイッチと、
同じ画素の行であって同じ色の前記カラーフィルタが配された画素からのアナログ電気信号を前記保持容量に保持させた後に前記スイッチを導通させる制御部と、を有することを特徴とする請求項１乃至３のいずれかに記載の固体撮像装置。
【請求項５】
前記制御部は、前記スイッチを導通させた後に前記保持容量に保持されたアナログ電気信号を前記ＡＤ変換器で変換させ、前記デジタル信号を前記レジスタ回路に保持させることを特徴とする請求項４に記載の固体撮像装置。
【請求項６】
前記制御部は、
前記スイッチにより接続される複数の前記保持容量に対応して設けられた前記ＡＤ変換器のうち、１つを除く全ての前記ＡＤ変換器を非動作状態にすることを特徴とする請求項４又は５に記載の固体撮像装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の固体撮像装置の駆動方法であって、
前記レジスタ回路に保持された前記デジタル信号を、別の前記レジスタ回路に転送することを特徴とする固体撮像装置の駆動方法。
【請求項８】
請求項１乃至６のいずれか１項に記載の固体撮像装置の駆動方法であって、
前記ＡＤ変換器から出力されるデジタル信号を、該ＡＤ変換器とは異なる列のレジスタに保持させることを特徴とする固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に、列毎にＡＤ変換回路を有し、得られた複数のデジタル信号に演算処理を施すことを特徴とした固体撮像装置及び固体撮像装置の駆動方法に関する。
【背景技術】
【０００２】
従来の固体撮像装置においては、動画などの高速動作を必要とする用途では、行列状に配列された画素のうち、例えば各画素で入射光を変換したアナログ電気信号を１列おきに読み出す、いわゆる水平間引き読み出し（以下、水平間引き動作と同義）が知られている。
【０００３】
また、ＡＤ変換回路を画素の列毎に設け、デジタル化した信号を演算処理することが特許文献１に開示されている。具体的には、１画素列あたり２つのレジスタ回路を設け、同一画素の２つの異なる信号レベルを記憶した後、デジタル領域で両者の差分を演算するイメージセンサについての記載がある。
【特許文献１】特開２００６−０２５１８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述の特許文献１に開示されるような回路構成で水平間引き動作を行い、複数のレジスタ回路にそれぞれ保持される信号で演算を行うと、間引かれる、すなわち読み出されない列のＡＤ変換器及びレジスタ回路は動作に関与しない状態になる。これは、回路の利用効率の面で検討の余地がある。
【課題を解決するための手段】
【０００５】
上記課題を解決するための本発明は、各々が入射光をアナログ電気信号に変換して出力する、行列状に配列された複数の画素と、前記複数の画素の各列に設けられ、前記画素からのアナログ電気信号をデジタル信号に変換し、該デジタル信号を出力端子から出力するＡＤ変換器と、前記複数の画素の各列に設けられ、前記ＡＤ変換器の前記出力端子から出力された前記デジタル信号を入力端子に受けて、該デジタル信号を保持するレジスタ回路と、前記ＡＤ変換器の出力端子と、該ＡＤ変換器とは異なる前記複数の画素の列に設けられた前記レジスタ回路の入力端子とを接続する、または、前記レジスタ回路の出力端子と、該レジスタ回路とは異なる前記複数の画素の列に設けられた前記レジスタ回路の入力端子とを接続する接続手段と、複数の前記レジスタ回路の出力端子の各々から出力された前記デジタル信号に演算処理を施して出力しうる演算処理装置と、前記複数の画素のそれぞれに対応して設けられたカラーフィルタと、を有することを特徴とする固体撮像装置である。
【発明の効果】
【０００６】
本発明によれば、水平間引き動作を行い、複数のレジスタ回路に保持されるデジタル信号を用いて演算を行う場合でも、動作に関与しないレジスタ回路の数を低減でき、回路の利用効率を向上させることができる。
【発明を実施するための最良の形態】
【０００７】
以下では、本発明に係る実施の形態を説明する。
【実施例１】
【０００８】
最初に本発明の一実施形態に係る固体撮像装置の回路構成を説明する。次に、水平間引き動作において、読み出す列のレジスタ回路に保持されたデジタル信号を、読み出さない列のレジスタ回路に転送して、同列の異なる行の画素に基づく複数のデジタル信号に演算処理を施す動作を説明する。
【０００９】
図１は、本発明の一実施形態に係る固体撮像装置を表すブロック図である。画素部１００には、その各々が入射光を電荷に変換する光電変換素子を含み、アナログ電気信号として出力する画素１０３が行列状に水平６画素、垂直４画素で配列されている。各画素に付されているＲ、Ｇ、Ｂは画素に対応して設けられたカラーフィルタの色を示し、それぞれ赤（Ｒｅｄ）、緑（Ｇｒｅｅｎ）、青（Ｂｌｕｅ）を示す。以下では、Ｃ色（ＣはＲ、Ｇ、Ｂのいずれか）のカラーフィルタが設けられた画素をＣ画素と呼ぶ。一行を構成する画素１０３は行選択線１０４で共通に垂直走査回路１０１と接続されており、選択された行選択線１０４に接続された６画素が同時に選択される。行選択信号をＰｖ１からＰｖ４まで順次ハイにすることで１行目から４行目までの画素を順次選択する。
【００１０】
行選択線１０４によって選択された行の画素から出力されるアナログ電気信号は、一列の画素が共通に接続される垂直出力線１０５を介して、１列ごとに設けられたＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路１１４に入力される。ＣＤＳ回路１１４は、アナログ電気信号に含まれるノイズレベルと、信号レベルとの差分処理を行うことでノイズキャンセルを行う。図１では垂直出力線１０５が直接ＣＤＳ回路に接続されているが、画素部１００と、ＣＤＳ１１４との間に、画素からのアナログ電気信号を増幅するための増幅器を接続し、アナログ電気信号に重畳されるノイズ成分の影響を低減してもよい。ノイズキャンセルされた各列のアナログ電気信号は、１列毎に設けられているＡＤ変換器（ＡＤＣ）１０６に入力される。ＡＤＣ１０６に入力されたアナログ電気信号は、デジタル信号へと変換される。デジタル信号は、ＡＤ変換器の出力端子から出力され、画素の１列毎に設けられたレジスタ回路１０７はこれを入力端子に受けて保持する。
【００１１】
レジスタ回路１０７に保持されたデジタル信号は、水平走査回路１０２でレジスタ回路１０７を適宜選択することでレジスタ回路１０７の出力端子から水平出力線に出力される。例えば、水平走査回路１０２が列選択信号をＰｈ１４、Ｐｈ２４、・・・の順番でハイに遷移させると、各レジスタ回路に保持されているデジタル信号は、レジスタ回路１乃至レジスタ回路６から水平出力線１１２に順次出力される。水平出力線１１２に出力されたデジタル信号は、セレクタ１１０を介して出力される。
【００１２】
また、水平走査回路１０２は、列選択信号Ｐｈ１５、Ｐｈ２５、・・・の順番でハイにすることで、レジスタ回路１乃至６の各々に保持されたデジタル信号を順次水平出力線１１３に出力させる。水平出力線１１２及び１１３にデジタル信号を同時に出力すると、水平出力線１１２及び１１３が並列に接続されている演算回路１０９において、両デジタル信号で加算、減算、平均化などの演算処理を施し、その演算結果を、セレクタ１１０を介して出力する。ここでは２本の水平出力線が演算回路１０９に接続されているが、３本以上の水平出力線を接続する、すなわち３以上のデジタル信号に対して演算を施す構成であっても良い。
【００１３】
本実施形態では、水平出力線１１２と水平出力線１１３とに読み出された２つのデジタル信号に演算処理を施して得られた信号と、水平出力線１１２に読み出された演算処理を施されていないデジタル信号と、をセレクタ１１０によって選択して出力している。
【００１４】
本実施形態では、水平６画素列を、３画素列毎に２つのブロックとしているが、ブロックあたりの画素列を増やしたり、３以上のブロックに分割したりしても、本発明の効果は変わらない。
【００１５】
図２に示すタイミングチャートは、図１に示す固体撮像装置において、水平間引き動作を行いつつ、同一列の２画素の信号を加算する動作を表すものである。以下、図２に則して説明する。初期状態として、レジスタ回路１乃至レジスタ回路６に書き込まれているデータは０とする。
【００１６】
ここでは画素１１から画素４１が含まれる画素列に着目して説明する。この列は、Ｒ画素とＧ画素とが交互に並んでいる。まず、行選択信号Ｐｖ１がハイとなり、１行目の読み出し期間の動作が開始する。ステータスの水平ブランキング中には、Ｒ画素である画素１１からアナログ電気信号が垂直出力線１０５に出力され、ＣＤＳ１にてノイズキャンセルされる。ノイズキャンセルされた信号は、ＡＤ変換ステータスでＡＤＣ１によってＡＤ変換され、デジタル信号として出力される。ライトステータスでは、列選択信号Ｐｈ１１がハイレベルに遷移することでＡＤＣ１がレジスタ回路１と接続され、デジタル信号はレジスタ回路１に書き込まれる。
【００１７】
続いて、行選択信号Ｐｖ１のローレベルへの遷移と入れ替わりに行選択信号Ｐｖ２がハイレベルとなり、２行目の画素の読み出し動作が開始する。左から一列目に着目するとＧ画素である画素２１の信号が読み出される。２行目の水平ブランキングステータスにおいては、２行目の画素の読み出しと並行して、レジスタ回路１からレジスタ回路２への転送動作が行われる。まず列選択信号Ｐｈ２３がハイになり、レジスタ回路２に保持されているデジタル信号（ここでは０）がレジスタ回路３へ転送される。次に、列選択信号Ｐｈ１３がハイとなり、レジスタ回路１に保持されていた画素１１に基づくデジタル信号がレジスタ回路２へ転送される。
【００１８】
水平ブランキングステータスにおいてＣＤＳ１でノイズキャンセルされた画素２１からのアナログ電気信号は、ＡＤ変換ステータスでデジタル信号に変換されてから、続くライトステータスで列選択信号Ｐｈ１１のハイへの遷移によりレジスタ回路１に書き込まれる。レジスタ１への書き込みが終了し、行選択信号Ｐｖ２がローレベルとなり、２行目の動作が終了する。
【００１９】
３行目の動作は行選択信号Ｐｖ３のハイレベルへの遷移によって開始し、水平ブランキングステータスで、レジスタ回路２に保持されたデジタル信号、すなわち画素１１に基づくデジタル信号がレジスタ３へ転送される。その後、列選択信号Ｐｈ１３のハイレベルへの遷移によりレジスタ回路１に保持されたデジタル信号、すなわち画素２１に基づくデジタル信号がレジスタ２へ転送される。同じく３行目の水平ブランキングステータスでは、Ｒ画素である画素３１からのアナログ電気信号が垂直出力線１０５に読み出され、ＣＤＳ１でノイズキャンセルされる。ノイズキャンセルされたアナログ電気信号はＡＤ変換ステータスにおいてＡＤＣ１でデジタル信号に変換されて出力され、ライトステータスでレジスタ回路１に書き込まれる。
【００２０】
続く水平転送のステータスでは、列選択信号Ｐｈ１４及びＰｈ３５が同時にハイになり、レジスタ回路１及び３に保持された信号、すなわちともにＲ画素である画素３１及び１１に基づくデジタル信号がそれぞれ水平出力線１１２及び１１３に出力される。演算回路１０９に並列に入力された２つのデジタル信号は演算回路１０９の内部で加算されて、セレクタ１１０を介して出力される。ここでセレクタ１１０から出力される信号を模式的に表したものが図２の出力信号で、例えば１１＋３１は、画素１１に基づくデジタル信号と画素３１に基づくデジタル信号を加算したものが出力されていることを表している。
【００２１】
４行目以降の動作においても３行目と同様の動作が繰り返され、同じ列の画素に基づくデジタル信号を１行おきに加算して出力する。このような１行おきの加算は、例えば図１に示すベイヤー配列のように２×２の繰り返し単位を持つカラーフィルタが画素部の上に設けられている場合に、同じ色の画素からの信号同士を加算する場合に好適に用いることができる。なお、平均化とは複数の画素からの信号を加算した上で加算した画素の数の逆数をかけることであり、加算と同義に扱うことができる。
【００２２】
上記では水平６画素のうち左側３列に着目して説明した。水平転送ステータスにおいてレジスタ回路４及び６に保持されたデジタル信号を水平出力線１１２及び１１３に出力させるタイミングが、左側のそれとは異なっている以外は、右側の３列も左側のブロックと同じタイミングで動作を行う。ここではベイヤー配列のカラーフィルタを設けた構成において、１列目と４列目の画素に基づく信号を変換する例を示した。しかし、このことは２列おきの列の画素から信号を読み出すことに限定するものではなく、用途に応じて任意に変えてよい。また、図１に示すように、各行の画素は共通の行選択線Ｐｖｎ（ｎは１から４のいずれか）により制御されているので、水平間引き動作においても２、３、５、６列目の画素に基づくアナログ電気信号は垂直出力線１０５に出力される。しかし、これらの列のＡＤ変換器は変換を行わないので、デジタル信号として読み出されることはない。また、これらの列のＡＤ変換器は動作しないように電源を遮断したり、供給する電源をオフにしたりすることでＡＤ変換器がＡＤ変換動作を行わない非動作状態にして消費電力の低減を図ってもよい。供給する電源の制御は、制御部である後述のタイミング制御回路部により行うことが考えられる。
【００２３】
次に、図１に示す固体撮像装置の駆動方法において、間引きも加算も行わずに出力する場合の動作を、図３を用いて説明する。この駆動方法は、静止画撮影等で、高い解像度が求められる場合に行う駆動方法である。
【００２４】
全ての画素から信号を読み出す本駆動方法においては、各行の読み出し期間中に水平転送動作が行われる。まず、１行目の水平ブランキング及びＡＤ変換ステータスでは、１行目の画素からのアナログ電気信号が、ＣＤＳでノイズキャンセルされ、ＡＤＣからノイズキャンセルされたデジタル信号として出力される。
【００２５】
次のライトステータスでは列選択信号Ｐｈ１１、Ｐｈ２１、・・・が同時にハイになり、各列のＡＤＣから出力されるデジタル信号が各列のレジスタ回路に保持される。
【００２６】
続く水平転送ステータスにおいて、列選択信号Ｐｈ１４、Ｐｈ２４、・・・が順番にハイとなり、各レジスタ回路に保持されたデジタル信号が水平出力線１１２へ順次出力される。水平出力線１１２に出力されたデジタル信号は、セレクタ１１０を介して固体撮像装置の外部へと出力される。
【００２７】
２行目以降についても同様に動作を行うことで、図１に示す固体撮像装置において全画素の信号を順次出力することができる。
【００２８】
以上で説明した本発明の一実施形態によれば、レジスタ回路の出力端子と、このレジスタ回路とは異なる画素の列に設けられたレジスタ回路の入力端子とを接続する接続手段を有する。このため、水平間引き加算動作を行う場合に、従来と比較して動作に関与しないレジスタ回路の数を低減でき、回路の利用効率を向上させることができる。なお、本実施例において接続手段とは、図１において、ｎ列目の画素について、列選択信号Ｐｈｎ３がハイになった時に導通する経路を指す。また、図３に示した駆動を行うことで、図１に示した固体撮像装置において、全画素の信号を読み出すことが可能となる。
【実施例２】
【００２９】
図４に、実施例２に係る固体撮像装置の概略構成図を示す。図１に示した構成に加えて、画素の各列に対応して保持容量を設け、保持容量同士を接続する接続手段を設けている。ここでは隣接する同じ配色の３列分の保持容量が同時に接続可能に構成されている。接続手段として設けられたスイッチは、制御部である後述のタイミング制御回路部等から入力される信号ｈａｄｄ＿ｅｎによって制御される。また、Ｒ画素及びＧ画素からなる列の信号はＯＵＴ１から、Ｇ画素及びＢ画素からなる列の信号はＯＵＴ２から出力されるように構成されている。この構成により、実施例１の構成に比してより高速で信号を出力することができるという利点がある。実施例１とは異なり、本実施例ではＯＵＴ１およびＯＵＴ２のそれぞれに着目するとそれぞれが１本の水平出力線を用いている。この構成によれば、水平出力線の本数が削減できるという効果が期待できる。
【００３０】
なお、説明の簡略化のために、動作に関与しないパルス及びそれに係る配線は省略しており、図１とは各列選択信号とそれに対応するスイッチとの関係が異なっている。図１に示すようなレジスタ回路であってもよいことは勿論である。
【００３１】
図５を用いて本実施例の概略動作を説明する。例として１行目に着目すると、画素の１、３、５列目に対応する保持容量の容量の大きさは互いに等しいので、１、３、５列の保持容量をスイッチで接続することによって、同色画素である１１、１３、１５の平均値が上側の保持容量に記憶される。一方２、４、６列の保持容量をスイッチで接続することによって、同じ色のカラーフィルタが配された画素である１２、１４、１６の平均値が下側の保持容量に記憶される。図中では省略しているが、７、９、１１列、８、１０、１２列の保持容量は互いに接続できるように構成されている。本実施例においては保持容量を接続することができる３つの列を１つのブロックとして扱う。
【００３２】
各ブロックの３つの保持容量がスイッチにより接続されると、３つの保持容量には同じ信号電荷が保持されているので、ＡＤ変換は３列のうちのいずれかでよい。以下の説明では１列目（ＡＤＣ１）を利用し、３、５列目（ＡＤＣ３、ＡＤＣ５）は利用しない。例えば、これらのＡＤ変換器に供給する電源をオフにしたり、電源とＡＤ変換器とを遮断したりすることでＡＤ変換器がＡＤ変換動作を行わない非動作状態にしても良い。電源の制御は、制御部である後述のタイミング制御回路部によって行ってもよい。偶数列も同様に２列目（ＡＤＣ２）を利用し、４、６列目（ＡＤＣ４、ＡＤＣ６）は利用しない。
【００３３】
以下ではより詳細に動作を説明する。図４に示した固体撮像装置において、図５に示したタイミング図中の行選択信号１（Ｐｖ１）がハイレベルとなる期間に１行目の画素が選択される。選択された１行目の画素からは、図５のステータスで示した水平ブランキング期間で画素からアナログ電気信号が対応する列の保持容量に読み出され、読み出されたアナログ電気信号がＡＤ変換期間にＡＤ変換器でデジタル化されている。ここでは、ＡＤＣ１のみが利用される場合を示している。
【００３４】
図５のステータスで示したライト期間では、ＡＤ変換器とレジスタ回路との間に設けられたスイッチを閉じる（導通させる）ことで、ＡＤ変換器の出力をレジスタ回路に書き込んでいる。本実施形態では、このスイッチ制御をする列選択信号のＰｈ１１とＰｈ２１をハイレベルとすることで、画素１１に基づくＡＤ変換器の出力がレジスタ回路１に、画素１２に基づくＡＤ変換器の出力がレジスタ回路２にそれぞれ書き込まれる。このタイミングでは、レジスタ回路１には１行目の画素１１、レジスタ回路２には画素１２に基づく信号が保持されており、それ以外のレジスタ回路は０レベルが保持されている。０レベルは例えば不図示のリセット動作により画素をリセットすることで得られる信号を用いることができる。このときレジスタ回路１に保持される値を（Ｒ１１＋Ｒ１３＋Ｒ１５）／３として表している。
【００３５】
行選択信号Ｐｖ２がハイレベルとなる期間である２行目の行選択期間以降の各行の行選択水平ブランキング期間では、選択行の画素信号を読み出す期間と、前行でレジスタ回路に保持された画素信号をブロック内の別の列のレジスタ回路に転送する期間とを兼ねている。以下に画素信号を別の列のレジスタ回路に転送する期間について説明する。
【００３６】
説明の簡単のために１、３、５列目の画素に対応するブロックの動作に着目するが、２、４、６列目の画素に対応するブロックなどのブロックについても同様の動作が行われる。
【００３７】
まず、水平ブランキング期間において、２行目の画素に基づくアナログ電気信号がそれぞれの列の保持容量に保持される。
【００３８】
次に、ＡＤ変換期間に信号Ｐｈ３２がハイレベルとなることで、レジスタ回路３に保持されたデータがレジスタ回路５に転送される。そして、信号Ｐｈ１２がハイレベルとなると、レジスタ回路に保持されたデータがレジスタ回路３に転送される。この期間に信号ｈａｄｄ＿ｅｎがハイレベルとなることで１、３、５列目の保持容量が接続され、３つの保持容量に保持された信号の平均値がそれぞれの保持容量に保持されることになる。この信号の平均値に基づいてＡＤＣ１によるＡＤ変換が行われ、続くライトステータスにおいて信号Ｐｈ１１がハイレベルとなるとＡＤ変換の結果がレジスタ回路１に保持される。このときレジスタ回路１に保持される値を（Ｇ２１＋Ｇ２３＋Ｇ２５）／３として表している。本実施形態では、まずレジスタ回路３の出力とレジスタ回路５の入力をデータバスに設けられた列制御信号のＰｈ３２をハイレベルとしてスイッチを閉じることで接続し、レジスタ回路３に保持された画素信号をレジスタ回路５に転送する。次に、列制御信号のＰｈ１２をハイレベルとしてレジスタ回路１の出力とレジスタ回路３の入力を結ぶデータバスに設けられたスイッチを閉じることで接続し、レジスタ回路１に保持された画素信号をレジスタ回路３に転送する。このスイッチ制御によってレジスタ回路１に保持された画素信号はレジスタ回路３へ、レジスタ回路３に保持された画素信号はレジスタ回路５へと転送される。
【００３９】
３行目の行の画素が選択される、行選択信号Ｐｖ３がハイレベルの期間も２行目と同様に水平ブランキング期間からライト期間までの動作が行われる。Ｐｖ３がハイレベルの期間におけるライト期間が終了した時点で、レジスタ回路１には（Ｒ３１＋Ｒ３３＋Ｒ３５）／３、レジスタ回路３には（Ｇ２１＋Ｇ２３＋Ｇ２５）／３、レジスタ回路５には（Ｒ１１＋Ｒ１３＋Ｒ１５）／３が保持されている。３行目のライト期間に続いて行われる水平転送期間では、Ｐｈ５３、Ｐｈ１３の順で信号がハイレベルとなり、１行目と３行目のＲ画素に基づくデジタル信号がＯＵＴ１から出力される。こうして順次出力されたデジタル信号のうち１行目に係るものは図６に示すような遅延回路を介して平均化回路に入力され、３行目に係るデジタル信号は平均化回路に入力される。遅延回路は信号の伝達を１行分だけ遅延させるので、平均化回路では１行目と３行目に係るデジタル信号に対して平均化処理が行われる。ここで、遅延回路と平均化回路は図１に示した演算回路に対応する。このような演算回路を用いているのは、実施例１とは異なり、ＯＵＴ１とＯＵＴ２のそれぞれで１本の水平出力線を介してレジスタ回路からの信号を出力しているためである。
【００４０】
行選択信号Ｐｖ４がハイレベルとなる期間中の水平転送期間では、２行目及び４行目のＧ画素に係るデジタル信号が出力され、Ｒ画素と同様に平均化回路にて平均化処理が施される。
【００４１】
以上で説明したように、本実施例によれば、水平方向の複数の画素に基づく信号及び垂直方向の複数の画素に基づく信号の平均化処理を回路規模が増大することを抑制しながら実現できる。
【実施例３】
【００４２】
本発明の第３の実施例について説明する。ここでは実施例２と異なる点を中心に説明し、実施例２と同様の点については説明を省略する。本実施例においても、動作に関与しない信号およびそれに係る配線は省略して示しているが、図１に示すような構成であってもよいことは勿論である。なお、図１および図４とは各列選択信号とそれに対応するスイッチとの関係が異なっている。
【００４３】
実施例２では、ＡＤ変換器の出力を当該ＡＤ変換器に対応する列のレジスタ回路に入力した上で、そのレジスタ回路に保持されたデジタル信号を別の列のレジスタ回路に入力していた。それに対して、本実施例ではＡＤ変換器の出力を当該ＡＤ変換器に対応する列以外のレジスタ回路にもデジタル信号を入力する。
【００４４】
図７は、本実施例に係る固体撮像装置の概略構成を示すブロック図であり、図１に示した配線のうち、本実施例で利用するもののみを示している。以下では図８のタイミングチャートを用いて本実施例に係る動作を詳細に説明する。
【００４５】
行選択信号Ｐｖ１がハイレベルの期間における動作は実施例２と同様であり、行選択信号Ｐｖ１がハイレベルの期間中のライト期間において、レジスタ回路１にはＲ１１、Ｒ１３、Ｒ１５の画素に基づく信号の平均値に対応するデジタル信号がレジスタ回路１に書き込まれる。図６ではこれを（Ｒ１１＋Ｒ１３＋Ｒ１５）／３として表している。
【００４６】
行選択信号Ｐｖ２がハイレベルの期間では、その水平ブランキング期間中にＧ２１、Ｇ２３、Ｇ２５の各画素の信号が、各画素に対応する保持容量に保持される。水平ブランキング期間に続くＡＤ変換期間に信号ｈａｄｄ＿ｅｎがハイレベルとなることで、Ｇ２１、Ｇ２３、Ｇ２５の画素に基づく信号の平均値がＡＤＣ１にてＡＤ変換される。さらに、ライト期間では、信号Ｐｈ１２及びＰｈ３１がハイレベルとなることで、ＡＤＣ１とは異なる列のレジスタ回路３にＡＤＣ１の出力が入力される。つまり、レジスタ回路３には、Ｇ２１、Ｇ２３、Ｇ２５の画素に基づく信号の平均値に対応するデジタル信号が書き込まれることになる。図８ではこれを（Ｇ２１＋Ｇ２３＋Ｇ２５）／３として表している。
【００４７】
行選択信号Ｐｖ３がハイレベルの期間では、その水平ブランキング期間中にＲ３１、Ｒ３３、Ｒ３５の各画素の信号が、各画素に対応する保持容量に保持される。水平ブランキング期間に続くＡＤ変換期間に信号ｈａｄｄ＿ｅｎがハイレベルとなることで、Ｒ３１、Ｒ３３、Ｒ３５の画素に基づく信号の平均値がＡＤＣ１にてＡＤ変換される。さらに、ライト期間では、信号Ｐｈ１２、Ｐｈ３２及びＰｈ５１がハイレベルとなることで、ＡＤＣ１とは異なる列のレジスタ回路５にＡＤＣ１の出力が入力される。つまり、レジスタ回路５には、Ｒ３１、Ｒ３３、Ｒ３５の画素に基づく信号の平均値に対応するデジタル信号が書き込まれることになる。図８ではこれを（Ｒ３１＋Ｒ３３＋Ｒ３５）／３として表している。行選択信号Ｐｖ３がハイレベルの期間中の水平転送期間では、Ｐｈ１３及びＰｈ５３が順次ハイレベルとなり、ＯＵＴ１から出力される。ここでＯＵＴ１から出力された信号は図６に示す演算処理回路により平均化される。これにより、Ｒ１１、Ｒ１３、Ｒ１５、Ｒ３１、Ｒ３３、Ｒ３５の６画素に基づく信号の平均値を得ることができる。
【００４８】
行選択信号Ｐｖ４がハイレベルとなる期間は、行選択信号Ｐｖ３がハイレベルとなる期間と同様な動作が行われ、ここではＧ２１、Ｇ２３、Ｇ２５、Ｇ４１、Ｇ４３、Ｇ４５の６画素に基づく信号の平均値を得ることができる。
【００４９】
本実施例によれば、あるレジスタ回路から別の列のレジスタ回路に転送する動作が不要になるので、動作が簡略化できるという利点がある。
【実施例４】
【００５０】
次に、図１０を参照しながら本発明に係るさらに別の実施例を説明する。実施例２と異なる点を中心に説明する。
【００５１】
本実施例に係る固体撮像装置は、実施例１と同様に、各レジスタ回路が２本の水平出力線に接続しうるような構成になっている。図では省略しているが、ＯＵＴ１およびＯＵＴ３は図１に示す２本の水平出力線と同様に演算回路に並列に接続されている。さらに、図１と同様に、ＯＵＴ１およびＯＵＴ３のいずれかが分岐してセレクタに接続されても良い。ＯＵＴ２およびＯＵＴ４についても同様に、不図示の演算回路に並列に接続されており、ＯＵＴ２およびＯＵＴ４のいずれかが分岐してセレクタに接続されても良い。
【００５２】
次に、図１１を参照しながら本実施例に係る動作を説明する。実施例２および３に倣ってＡＤＣ１、ＡＤＣ３、ＡＤＣ５に係るブロックに注目して説明する。各レジスタ回路には、初期値が記憶されているものとする。初期値は任意であるが、ここでは仮に０であるとする。
【００５３】
まず、行選択信号Ｐｖ１がハイレベルとなる期間中の水平ブランキング期間においてＲ１１、Ｒ１３、Ｒ１５に基づくアナログ電気信号がそれぞれに対応する列のＣＤＳ回路を経て保持容量に保持される。
【００５４】
水平ブランキング期間に続くＡＤ変換期間において、信号ｈａｄｄ＿ｅｎがハイレベルとなると、Ｒ１１、Ｒ１３、Ｒ１５に基づくアナログ電気信号を保持する容量が電気的に接続される。ブロック内の保持容量の大きさは互いに等しいので、スイッチにより接続されるとこれらの保持容量には、Ｒ１１、Ｒ１３、Ｒ１５の画素に基づくアナログ電気信号の平均レベルが保持される。
【００５５】
ＡＤ変換期間に続くライト期間では、保持容量に保持された先述の平均レベルに基づくＡＤ変換動作が行われる。この期間で列選択信号Ｐｈ１１がハイレベルとなると、ＡＤＣ１の変換結果がレジスタ回路１に記憶される。このときレジスタ回路１に記憶される、Ｒ１１、Ｒ１３、Ｒ１５に基づく信号の平均レベルを（Ｒ１１＋Ｒ１３＋Ｒ１５）／３として示している。
【００５６】
次に、行選択信号Ｐｖ１に替わってＰｖ２がハイレベルとなる期間の水平ブランキング期間では、２行目の画素に係る画素が選択される。このブロックでは、Ｇ２１、Ｇ２３、Ｇ２５の画素に基づくアナログ電気信号がＣＤＳ回路を経てそれぞれの画素に対応する列の保持容量に保持される。
【００５７】
続くＡＤ変換期間では、まず列選択信号Ｐｈ３２がハイレベルになる。これによりレジスタ回路３に保持されたデジタル信号がレジスタ回路５に転送される。レジスタ回路３および５には初期値が保持されているとしていたので、レジスタ回路５の保持するデジタル信号は初期値のままである。次に、列選択信号Ｐｈ１２がハイレベルとなり、レジスタ回路１に保持されていた（Ｒ１１＋Ｒ１３＋Ｒ１５）／３がレジスタ回路３に記憶されることになる。この動作と並行して、ＡＤ変換期間においては信号ｈａｄｄ＿ｅｎがハイレベルとなる。これにより３つの保持容量が電気的に接続されて、Ｇ２１、Ｇ２３、Ｇ２５の画素に基づくアナログ電気信号の平均レベルが保持容量に保持される。さらに、この平均レベルに基づいてＡＤ変換動作が行われる。
【００５８】
ＡＤ変換期間に続くライト期間において、列選択信号Ｐｈ１１がハイレベルとなり、Ｇ２１、Ｇ２３、Ｇ２５に基づく信号の平均レベルである（Ｇ２１＋Ｇ２３＋Ｇ２５）／３がレジスタ回路１に書き込まれる。
【００５９】
次に、行選択信号Ｐｖ２に替わってＰｖ３がハイレベルとなる期間の水平ブランキング期間では、３行目の画素に係る画素が選択される。このブロックでは、Ｒ３１、Ｒ３３、Ｒ３５の画素に基づくアナログ電気信号がＣＤＳ回路を経てそれぞれの画素に対応する列の保持容量に保持される。
【００６０】
続くＡＤ変換期間では、まず列選択信号Ｐｈ３２がハイレベルになる。これによりレジスタ回路３に保持されたデジタル信号がレジスタ回路５に転送される。つまり、レジスタ回路３に保持された（Ｒ１１＋Ｒ１３＋Ｒ１５）／３がレジスタ回路５に書き込まれる。次に、列選択信号Ｐｈ１２がハイレベルとなり、レジスタ回路１に保持されていた（Ｇ２１＋Ｇ２３＋Ｇ２５）／３がレジスタ回路３に記憶されることになる。この動作と並行して、ＡＤ変換期間においては信号ｈａｄｄ＿ｅｎがハイレベルとなる。これにより３つの保持容量が電気的に接続されて、Ｒ３１、Ｒ３３、Ｒ３５の画素に基づくアナログ電気信号の平均レベルが保持容量に保持される。さらに、この平均レベルに基づいてＡＤ変換動作が行われる。
【００６１】
ＡＤ変換期間に続くライト期間において、列選択信号Ｐｈ１１がハイレベルとなり、Ｒ３１、Ｒ３３、Ｒ３５に基づく信号の平均レベルである（Ｒ３１＋Ｒ３３＋Ｒ３５）／３がレジスタ回路１に書き込まれる。
【００６２】
ここまでの動作は、実施例２の動作と同様であるが、水平転送期間における動作が異なる。本実施例に係る固体撮像装置の各レジスタ回路は、２本の水平出力線に接続しうるように構成されているので、例えばレジスタ回路１とレジスタ回路５とに保持された信号をそれぞれ別の水平出力線を介して同時に出力させることができる。具体的には、列選択信号Ｐｈ１４とＰｈ５３とが同時にハイレベルとなり、レジスタ回路１に保持された（Ｒ３１＋Ｒ３３＋Ｒ３５）／３がＯＵＴ３、レジスタ回路５に保持された（Ｒ１１＋Ｒ１３＋Ｒ１５）／３がＯＵＴ１を介して出力される。そして、不図示の演算回路によって平均化処理が行われる。これによって、６個のＲ画素に基づく平均レベルを得ることができる。
【００６３】
行選択信号Ｐｖ４がハイレベルになる期間でも、行選択信号Ｐｖ３がハイレベルになる期間と同様の動作が行われ、今度は６個のＧ画素に基づく平均レベルを得ることができる。
【００６４】
先述したように、ＯＵＴ１とＯＵＴ３とは、実施例１で説明したような演算回路に並列に接続されているので、実施例２のように遅延回路を設ける必要がない。つまり、本実施例に係る構成では水平転送時間を短縮できるという利点があり、信号をより高速に出力できる。
【００６５】
以上では、左から１、３、５列目の画素に対応するブロックを例にとって説明したが、他のブロックについても同様の動作が行われる。また、各ブロックにおいて、１つのＡＤ変換器しか用いていないので、動作に関わらないＡＤ変換器については、ＡＤ変換器に供給する電源をオフにしたり、電源とＡＤ変換器とを遮断したりすることでＡＤ変換器がＡＤ変換動作を行わない非動作状態にしても良い。非動作状態となっているＡＤ変換器を、図１０では網掛けをして示している。
【００６６】
ところで、本実施例における水平ブランキング期間およびＡＤ変換期間の動作は、実施例２における水平ブランキング期間およびＡＤ変換期間の動作と同じにしているが、実施例３における動作と同じものにしてもよい。その場合でも、上述した理由から出力の高速化に有利である。
【実施例５】
【００６７】
本発明の実施例５に係る撮像システム２００の概略構成及び概略動作を、図９を用いて説明する。図９は、本実施例に係る撮像システム２００の構成図である。
【００６８】
撮像システム２００は、光学系１１０、固体撮像装置１２０、及び、信号処理部１８０を備える。信号処理部１８０は、信号処理回路部１３０、記録／通信部１４０、タイミング制御回路部１５０、システムコントロール回路部１６０、及び、再生／表示部１７０を含む。
【００６９】
光学系１１０は、固体撮像装置１２０の撮像面である画素配列へ被写体の像を形成する。
【００７０】
固体撮像装置１２０は、例えば実施例１に係る固体撮像装置である。固体撮像装置１２０は、画素配列に形成された被写体の像を画像信号に変換する。固体撮像装置１２０は、その画像信号を画素配列から読み出して信号処理回路部１３０へ出力する。
【００７１】
信号処理回路部１３０は、予め決められた方法にしたがって、固体撮像装置１２０から供給された画像信号に対して、例えば、画像データの圧縮処理のような信号処理を行う。信号処理回路部１３０は、信号処理された画像データを記録／通信部１４０及び再生／表示部１７０へ供給する。
【００７２】
記録／通信部１４０は、信号処理回路部１３０から供給された画像データを、不図示の記録媒体に記録したり、同じく不図示の外部装置へ送信したりする。あるいは、記録／通信部１４０は、記録媒体から画像データを読み出して再生／表示部１７０へ供給したり、不図示の入力部から所定の指示を受け取ってシステムコントロール回路部１６０へ供給したりする。
【００７３】
再生／表示部１７０は、信号処理回路部１３０又は記録／通信部１４０から供給された画像データを、表示デバイスに表示する。
【００７４】
タイミング制御回路部１５０は、固体撮像装置１２０を駆動するタイミングを制御するための信号を供給するもので、モード切り換え手段としての役割を有する。例えば、水平間引き動作を行うモードで駆動させるための信号を供給したり、全画素の信号を読み出すモードで駆動させるための信号を供給したりする。
【００７５】
システムコントロール回路部１６０は、所定の指示の情報を記録／通信部１４０から受け取る。システムコントロール回路部１６０は、所定の指示に応じて、光学系１１０、記録／通信部１４０、再生／表示部１７０、及びタイミング制御回路部１５０を制御する。例えば、全画素読み出しモードや間引き読み出しモードで、光学系１１０、記録／通信部１４０、再生／表示部１７０、及びタイミング制御回路部１５０をそれぞれのモードに応じて制御する。
【００７６】
本実施例によれば、間引き動作時において、信号を読み出されない画素の列に設けられたレジスタ回路にデジタル信号を保持させることができる。これにより、水平間引き動作を行う場合に、動作に関与しないレジスタ回路の数を低減でき、回路の利用効率を向上させながら、加算、平均、減算（差分）といった演算処理を実現できる。
【００７７】
上述の実施例ではいずれも、固体撮像装置の内部に演算回路１０９及びセレクタ１１０とが含まれる構成を挙げてきたが、これらは必ずしも固体撮像装置１２０の内部に設ける必要はない。例えば、図９において、信号処理回路部の中に設けられてもよい。この場合には、固体撮像装置１２０の半導体基板上の面積を低減でき、なおかつ、上述した効果が得られる。本発明において重要なのは、水平間引き動作を行う場合に、信号を読み出されない画素の列に設けられたレジスタ回路にデジタル信号を保持させることができる構成を有していることである。
【００７８】
上述の各実施例では、１画素おきの画素を選択してその画素に基づく信号を加算していたが、例えば３画素おきや５画素おきなど、用途に応じて適宜変更すればよい。
【図面の簡単な説明】
【００７９】
【図１】本発明の第一の実施形態に係る固体撮像装置のブロック図
【図２】本発明の第一の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャート図
【図３】本発明の第一の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャート図
【図４】本発明の第二の実施形態に係る固体撮像装置のブロック図
【図５】本発明の第二の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャート図
【図６】本発明の第二の実施形態に係る固体撮像装置を含む構成の概略図
【図７】本発明の第三の実施形態に係る固体撮像装置のブロック図
【図８】本発明の第三の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャート図
【図９】本発明の第五の実施形態に係る撮像システムのブロック図
【図１０】本発明の第四の実施形態に係る固体撮像装置のブロック図
【図１１】本発明の第四の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャート図
【符号の説明】
【００８０】
１００  画素部
１０１  垂直走査回路
１０２  水平走査回路
１０３  画素
１０４  行選択線
１０５  垂直出力線
１０６  ＡＤ変換器
１０７  レジスタ回路
１０８  接続手段
１０９  演算回路
１１０  セレクタ
１１１  列選択信号
１１２、１１３  水平出力線
１１４  ＣＤＳ回路
１１０  光学系
１２０  固体撮像装置
１３０  信号処理回路部
１４０  記録／通信部
１５０  タイミング制御回路部
１６０  システムコントロール回路部
１７０  再生／表示部
１８０  信号処理部
２００  撮像システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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