(57)【特許請求の範囲】
【請求項１】
絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成され、
前記絶縁ゲートトランジスタ素子の第１電流端子と前記ダイオード素子のカソード端子とが高電位側で接続され、前記絶縁ゲートトランジスタ素子の第２電流端子と前記ダイオード素子のアノード端子とが低電位側で接続されてなる半導体装置であって、
前記ダイオード素子が、該ダイオード素子に流れる電流に比例した電流を取り出すセンスアノード端子を有してなり、
前記センスアノード端子と前記アノード端子の間に、第１センス抵抗が接続され、
前記ダイオード素子に電流が流れた場合に、前記絶縁ゲートトランジスタ素子のゲート端子の電位を下げて、該絶縁ゲートトランジスタ素子のゲートをオフする第１制御トランジスタ素子が、前記半導体基板に形成され、
前記第１制御トランジスタ素子の制御端子が、前記アノード端子に接続され、前記第１制御トランジスタ素子の第１電流端子が、前記ゲート端子に接続され、前記第１制御トランジスタ素子の第２電流端子が、前記センスアノード端子に接続されてなることを特徴とする半導体装置。
【請求項２】
前記絶縁ゲートトランジスタ素子に過剰電流が流れた場合に、該絶縁ゲートトランジスタ素子のゲート端子の電位を下げて、該絶縁ゲートトランジスタ素子のゲートをオフする第２制御トランジスタ素子が、前記半導体基板に形成されてなり、
前記絶縁ゲートトランジスタ素子が、該絶縁ゲートトランジスタ素子に流れる電流に比例した電流を取り出すセンス第２電流端子を有してなり、
前記センス第２電流端子と前記第２電流端子の間に、第２センス抵抗が接続され、
前記第２制御トランジスタ素子の制御端子が、前記センス第２電流端子に接続され、前記第２制御トランジスタ素子の第１電流端子が、前記ゲート端子に接続され、前記第２制御トランジスタ素子の第２電流端子が、前記絶縁ゲートトランジスタ素子の第２電流端子に接続されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２制御トランジスタ素子が、バイポーラトランジスタ素子またはＭＯＳトランジスタ素子であり、
前記第２制御トランジスタ素子の制御端子が、それぞれ、ベース端子またはゲート端子であり、
前記第２制御トランジスタ素子の第１電流端子が、それぞれ、コレクタ端子またはドレイン端子であり、
前記第２制御トランジスタ素子の第２電流端子が、それぞれ、エミッタ端子またはソース端子であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２制御トランジスタ素子が、前記絶縁ゲートトランジスタ素子または前記ダイオード素子に隣接して、前記半導体基板に配置されてなることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成され、
前記絶縁ゲートトランジスタ素子の第１電流端子と前記ダイオード素子のカソード端子とが高電位側で接続され、前記絶縁ゲートトランジスタ素子の第２電流端子と前記ダイオード素子のアノード端子とが低電位側で接続されてなる半導体装置であって、
前記ダイオード素子が、該ダイオード素子に流れる電流に比例した電流を取り出すセンスアノード端子を有してなり、
前記絶縁ゲートトランジスタ素子が、該絶縁ゲートトランジスタ素子に流れる電流に比例した電流を取り出すセンス第２電流端子を有してなり、
前記センスアノード端子と前記センス第２電流端子の間に、第１センス抵抗が接続され、
前記センス第２電流端子と前記第２電流端子の間に、第２センス抵抗が接続され、
前記第１センス抵抗の抵抗値が、前記第２センス抵抗の抵抗値より大きく設定されてなり、
前記ダイオード素子に電流が流れた場合に、前記絶縁ゲートトランジスタ素子のゲート端子の電位を下げて、該絶縁ゲートトランジスタ素子のゲートをオフする第１制御トランジスタ素子が、前記半導体基板に形成され、
前記第１制御トランジスタ素子の制御端子が、前記センス第２電流端子に接続され、前記第１制御トランジスタ素子の第１電流端子が、前記ゲート端子に接続され、前記第１制御トランジスタ素子の第２電流端子が、前記アノード端子に接続されてなることを特徴とする半導体装置。
【請求項６】
前記絶縁ゲートトランジスタ素子が、ＩＧＢＴ素子または縦型ＭＯＳトランジスタ素子であり、
前記絶縁ゲートトランジスタ素子の第１電流端子が、コレクタ端子またはドレイン端子であり、
前記絶縁ゲートトランジスタ素子の第２電流端子が、エミッタ端子またはソース端子であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１制御トランジスタ素子が、バイポーラトランジスタ素子またはＭＯＳトランジスタ素子であり、
前記第１制御トランジスタ素子の制御端子が、ベース端子またはゲート端子であり、
前記第１制御トランジスタ素子の第１電流端子が、コレクタ端子またはドレイン端子であり、
前記第１制御トランジスタ素子の第２電流端子が、エミッタ端子またはソース端子であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１制御トランジスタ素子が、前記絶縁ゲートトランジスタ素子または前記ダイオード素子に隣接して、前記半導体基板に配置されてなることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１制御トランジスタ素子または前記第２制御トランジスタ素子を取り囲むようにして、絶縁トレンチが、前記半導体基板に配置されてなることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１制御トランジスタ素子または前記第２制御トランジスタ素子が、埋め込み絶縁層と前記絶縁トレンチにより、絶縁分離されてなることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１制御トランジスタ素子または前記第２制御トランジスタ素子の直下に、前記半導体基板と同じ導電型でより不純物濃度の高い高濃度層が配置されてなることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記絶縁ゲートトランジスタ素子が、トレンチゲート構造の絶縁ゲートトランジスタ素子であり、
前記絶縁ゲートトランジスタ素子のチャネル形成層とドリフト層の間に、前記半導体基板と同じ導電型でより不純物濃度の高い高濃度層が配置されてなることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記半導体装置が、インバータ回路の構成に用いられることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記インバータ回路が、３相交流を生成するインバータ回路であり、
６個の前記半導体装置が、１個のチップに集積化されて、前記インバータ回路が構成されてなることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記インバータ回路が、３相交流を生成するインバータ回路であり、
３個の前記半導体装置が、１個のチップに集積化されて、２個の前記チップで前記インバータ回路が構成されてなることを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
前記１個のチップに集積化されてなる各半導体装置の前記絶縁ゲートトランジスタ素子および前記ダイオード素子が、前記半導体基板の断面方向に電流が流れる縦型素子であり、
前記各半導体装置が、前記半導体基板を貫通する貫通絶縁トレンチにより、互いに絶縁分離されてなることを特徴とする請求項１４または１５に記載の半導体装置。
【請求項１７】
前記半導体装置が、車載用であることを特徴とする請求項１乃至１６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成され、これらが逆並列に接続されてなる半導体装置に関する。
【背景技術】
【０００２】
絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成され、前記絶縁ゲートトランジスタ素子と前記ダイオード素子が逆並列に接続されてなる半導体装置が、例えば、特開２００７−２１４５４１号公報（特許文献１）、特開２００５−３１７７５１号公報（特許文献２）および特開２００７−１３４６２５号公報（特許文献３）に開示されている。
【０００３】
図１９は、特許文献１に開示された半導体装置１００の模式的な断面図である。
【０００４】
図１９に示す半導体装置１００は、ＩＧＢＴセル１００ｉとダイオードセル１００ｄが、同じ半導体基板１に併設されてなる半導体装置である。
【０００５】
半導体装置１００では、側壁に形成された絶縁膜７を介して第１トレンチＴ１内に埋め込まれたポリシリコン等からなる第１電極層８を、ＩＧＢＴセル１００ｉのゲート電極としている。また、半導体基板１の主面側の表面上には、アルミニウム等からなる第２電極層１０が形成されている。第２電極層１０は、第２トレンチＴ２内にも埋め込まれている。第２電極層１０は、主面側Ｎ導電型領域３ａおよび主面側Ｐ導電型領域４ａを貫通してこれらを短絡すると共にＰ導電型層２ａに電気的に接続される構造を有しており、ＩＧＢＴセル１００ｉのエミッタ電極およびダイオードセル１００ｄのアノード電極となっている。半導体基板１の裏面側の表層部には、不純物を高濃度に含有する裏面側Ｐ導電型（Ｐ＋）領域５と裏面側Ｎ導電型（Ｎ＋）領域６が形成されている。半導体装置１００では、裏面側Ｐ導電型領域５および裏面側Ｎ導電型領域６に電気的に共通接続してこれらを短絡する第３電極層１１を、ＩＧＢＴセル１００ｉのコレクタ電極およびダイオードセル１００ｄのカソード電極としている。尚、半導体装置１００および以下で説明する各半導体装置については、便宜上、図１９に示すように、主面側においてトレンチゲート電極が形成されている領域の直下で、裏面側Ｐ導電型領域５が形成されている領域をＩＧＢＴ領域と呼び、裏面側Ｎ導電型領域６が形成されている領域をダイオード領域と呼ぶ。
【０００６】
図１９に示す半導体装置１００のように、絶縁ゲートトランジスタ素子（例えばＩＧＢＴ素子）とダイオード素子が逆並列に接続されてなる半導体装置、すなわち、絶縁ゲートトランジスタ素子の第１端子（例えばコレクタ端子）とダイオード素子のカソード端子が高電位側で接続され、絶縁ゲートトランジスタ素子の第２端子（例えばエミッタ端子）とダイオード素子のアノード端子が低電位側で接続されてなる半導体装置は、インバータ回路に組み入れられ、負荷をＰＷＭ（Pulse Width Modulation）制御するものとしてよく用いられる。
【特許文献１】特開２００７−２１４５４１号公報
【特許文献２】特開２００５−３１７７５１号公報
【特許文献３】特開２００７−１３４６２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１９に示す半導体装置１００のようなダイオード内蔵ＩＧＢＴ素子をインバータ回路に組み入れた場合、ＩＧＢＴ素子のゲート信号は、原則、上下アームに位相反転した信号となるため、例えば、ダイオード素子がフリーホイール動作するタイミングでもＩＧＢＴ素子にゲート信号が入力される。つまり、ダイオード素子の動作とＩＧＢＴ素子の動作とが、同時に起こる。このように、ダイオード素子の動作とＩＧＢＴ素子の動作とが同時に起こると、上記のように各電極が共通とされているため、ＩＧＢＴ素子のチャネルがオンすると、ダイオード素子のアノードとカソードとが同電位になろうとする。これにより、ＩＧＢＴ素子のゲート電位によって、ボディーダイオードが順方向動作しにくくなる。その結果、ダイオード素子の順方向電圧Ｖｆが増加し、ダイオード素子の順方向損失が増加してしまうという問題があった。
【０００８】
上記問題点に鑑み、ダイオード内蔵ＩＧＢＴ素子を備えた半導体装置において、ダイオード素子の動作とＩＧＢＴ素子の動作との干渉を回避して、ダイオードの順方向損失増加を防止することのできる新たな半導体装置が発明され、特許出願中である（出願２００７−２２９９５９）。
【０００９】
図２０は、上記特許出願中の半導体装置９０の回路図で、該半導体装置９０は、図に示されるように、ＡＮＤ回路５０と、ダイオード内蔵ＩＧＢＴ素子２０と、センス抵抗３０と、フィードバック回路４０とを備えて構成されている。
【００１０】
ＡＮＤ回路５０は、入力されるすべての信号がＨｉレベルのときＨｉレベルの信号を出力するロジック回路で、ダイオード内蔵ＩＧＢＴ素子２０を駆動するための外部からのＰＷＭゲート信号とフィードバック回路４０の出力とが入力されるようになっている。
【００１１】
ダイオード内蔵ＩＧＢＴ素子２０は、ＩＧＢＴ部２１とダイオード部２２とにより構成され、ＩＧＢＴ部２１とダイオード部２２とが同一の半導体基板に形成されたものである。ＩＧＢＴ部２１は、負荷等に接続されるメイン用のＩＧＢＴ素子２１ａと、メイン用のＩＧＢＴ素子２１ａに流れる電流を検出するために用いられる電流検出用のＩＧＢＴセンス素子２１ｂとを備えている。これらメイン用のＩＧＢＴ素子２１ａおよび電流検出用のＩＧＢＴセンス素子２１ｂにおけるゲート電圧の制御は、ＡＮＤ回路５０を通過したＰＷＭゲート信号によって行われるようになっている。電流検出セル側のＩＧＢＴセンス素子２１ｂのエミッタはセンス抵抗３０の一端に接続されており、センス抵抗３０の両端の電位差Ｖｓがフィードバック回路４０にフィードバックされるようになっている。また、ダイオード部２２はＩＧＢＴ素子２１ａに流れる負荷電流を転流させるためのものであり、ＩＧＢＴ素子２１ａに接続されるメイン用のダイオード素子２２ａと、メイン用のダイオード素子２２ａに流れる電流を検出するために用いられる電流検出用のダイオードセンス素子２２ｂとを備えている。ダイオードセンス素子２２ｂのアノードも、センス抵抗３０の一端に接続されている。
【００１２】
フィードバック回路４０は、ダイオード素子２２ａに電流が流れているか否か、ＩＧＢＴ素子２１ａに過剰電流が流れているか否かを判定し、判定結果に従ってＡＮＤ回路５０に入力されるＰＷＭゲート信号の通過を許可または停止させるものである。このようなフィードバック回路４０は、ＩＧＢＴ素子２１ａを駆動する場合、ＡＮＤ回路５０に入力されるＰＷＭゲート信号の通過を許可する出力をする一方、センス抵抗３０の両端の電位差Ｖｓを入力し、当該電位差Ｖｓがダイオード電流検知閾値Ｖｔｈ１よりも小さい場合もしくは過電流検知閾値Ｖｔｈ２よりも大きい場合、ＡＮＤ回路５０に入力されるＰＷＭゲート信号の通過を停止させる出力をする。
【００１３】
図２０に示す半導体装置９０においては、ダイオード素子２２ａが順方向動作する際に、ＩＧＢＴ素子２１ａのゲート信号との干渉を回避して、順方向電圧の増加を回避することができるので、ダイオード素子２２ａの順方向動作時の損失増加を防止することができる。他方、ＩＧＢＴ素子２１ａに過剰電流が流れる場合、上記と同様にフィードバック回路４０の出力によってＡＮＤ回路５０に入力されるＰＷＭゲート信号の通過が停止され、ＩＧＢＴ素子２１ａの駆動が停止される。こうして、ＩＧＢＴ素子２１ａに流れる過剰電流によってＩＧＢＴ素子２１ａが破壊されてしまうことを防止することができる。
【００１４】
本発明は、図２０に示す半導体装置９０の性能をさらに向上させることを目的としたもので、絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成され、これらが逆並列に接続されてなる半導体装置であって、応答性に優れ、瞬間的な動作や過大入力がある場合においてもダイオード素子の順方向動作時の損失増加や過剰電流による絶縁ゲートトランジスタ素子の破壊を防止できる小型の半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１５】
請求項１に記載の半導体装置は、絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成され、前記絶縁ゲートトランジスタ素子の第１電流端子と前記ダイオード素子のカソード端子とが高電位側で接続され、前記絶縁ゲートトランジスタ素子の第２電流端子と前記ダイオード素子のアノード端子とが低電位側で接続されてなる半導体装置であって、前記ダイオード素子が、該ダイオード素子に流れる電流に比例した電流を取り出すセンスアノード端子を有してなり、前記センスアノード端子と前記アノード端子の間に、第１センス抵抗が接続され、前記ダイオード素子に電流が流れた場合に、前記絶縁ゲートトランジスタ素子のゲート端子の電位を下げて、該絶縁ゲートトランジスタ素子のゲートをオフする第１制御トランジスタ素子が、前記半導体基板に形成され、前記第１制御トランジスタ素子の制御端子が、前記アノード端子に接続され、前記第１制御トランジスタ素子の第１電流端子が、前記ゲート端子に接続され、前記第１制御トランジスタ素子の第２電流端子が、前記センスアノード端子に接続されてなることを特徴としている。
【００１６】
上記半導体装置は、絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成されてなる半導体装置である。上記半導体装置においては、絶縁ゲートトランジスタ素子の第１電流端子とダイオード素子のカソード端子とが高電位側で接続され、絶縁ゲートトランジスタ素子の第２電流端子とダイオード素子のアノード端子とが低電位側で接続されている。すなわち、上記半導体装置における絶縁ゲートトランジスタ素子とダイオード素子は逆並列に接続されており、該半導体装置は、後述するように、インバータ回路に組み入れられ、負荷をＰＷＭ（Pulse Width Modulation）制御する半導体装置として利用することができる。
【００１７】
また、上記半導体装置においては、前記ダイオード素子が、該ダイオード素子に流れる電流に比例した電流を取り出すセンスアノード端子を有してなり、前記センスアノード端子と前記アノード端子の間に、第１センス抵抗が接続され、ダイオード素子に順方向電流が流れた場合に、絶縁ゲートトランジスタ素子のゲート端子の電位を下げて、該絶縁ゲートトランジスタ素子のゲートをオフする第１制御トランジスタ素子が、半導体基板に形成され、前記第１制御トランジスタ素子の制御端子が、前記アノード端子に接続され、前記第１制御トランジスタ素子の第１電流端子が、前記ゲート端子に接続され、前記第１制御トランジスタ素子の第２電流端子が、前記センスアノード端子に接続されている。
上記半導体装置においては、ダイオード素子に順方向電流が流れた場合に、センスアノード端子（従って第１センス抵抗）にも前記順方向電流に比例した電流が流れ、第１制御トランジスタ素子の制御端子−第２電流端子間に第１センス抵抗の両端電圧が印加されるため、第１制御トランジスタ素子がオンすることとなる。その結果、絶縁ゲートトランジスタ素子のゲート端子の電位が下がって、該絶縁ゲートトランジスタ素子の第２電流端子の電位に近づき、該絶縁ゲートトランジスタ素子のゲートがオフして、前述したダイオード素子の順方向動作時の損失増加を防止する効果が得られることとなる。
上記半導体装置における第１制御トランジスタ素子は、前述した特許出願中の半導体装置において、フィードバック回路がダイオード素子に電流が流れているか否かを判定し、該判定結果に従ってＡＮＤ回路に入力されるＰＷＭゲート信号の通過を許可または停止させる機能と同等の機能を果たすことができる。従って、上記半導体装置においても、前述した特許出願中の半導体装置と同様に、ダイオード素子が順方向動作する際に、絶縁ゲートトランジスタ素子のゲート信号との干渉を回避して、順方向電圧の増加を回避することができるので、ダイオード素子の順方向動作時の損失増加を防止することができる。
【００１８】
一方、上記半導体装置における第１制御トランジスタ素子は、前述した特許出願中の半導体装置におけるフィードバック回路と異なり、該第１制御トランジスタ素子のみで上記機能を果たすことができ、小型化が可能である。また、該第１制御トランジスタ素子は、絶縁ゲートトランジスタ素子やダイオード素子に隣接して配置することができ、配線も短くて済むため、応答性に優れ、瞬間的な動作や過大入力がある場合においてもダイオード素子の順方向動作時の損失増加を防止することができる。
【００２１】
上記半導体装置においては、請求項２に記載のように、前記絶縁ゲートトランジスタ素子に過剰電流が流れた場合に、該絶縁ゲートトランジスタ素子のゲート端子の電位を下げて、該絶縁ゲートトランジスタ素子のゲートをオフする第２制御トランジスタ素子が、前記半導体基板に形成されてなり、前記絶縁ゲートトランジスタ素子が、該絶縁ゲートトランジスタ素子に流れる電流に比例した電流を取り出すセンス第２電流端子を有してなり、前記センス第２電流端子と前記第２電流端子の間に、第２センス抵抗が接続され、前記第２制御トランジスタ素子の制御端子が、前記センス第２電流端子に接続され、前記第２制御トランジスタ素子の第１電流端子が、前記ゲート端子に接続され、前記第２制御トランジスタ素子の第２電流端子が、前記絶縁ゲートトランジスタ素子の第２電流端子に接続されてなる構成とすることが好ましい。
【００２２】
当該半導体装置においては、前述したダイオード素子の順方向動作時における損失増加防止効果だけでなく、第２制御トランジスタ素子により、前述した特許出願中の半導体装置におけるフィードバック回路と同様の絶縁ゲートトランジスタ素子に過剰電流が流れた場合の過電流保護効果を発揮させることができる。すなわち、当該半導体装置においては、絶縁ゲートトランジスタ素子に過剰電流が流れた場合に、センス第２電流端子（従って第２センス抵抗）にも該過剰電流に比例した電流が流れ、第２制御トランジスタ素子の制御端子−第２電流端子間に第２センス抵抗の両端電圧が印加されるため、該第２制御トランジスタ素子がオンすることとなる。その結果、絶縁ゲートトランジスタ素子のゲート端子の電位が下がって、該絶縁ゲートトランジスタ素子の第２電流端子の電位に近づき、該絶縁ゲートトランジスタ素子のゲートがオフして、過電流に対する保護効果を発揮することができる。
【００２３】
一方、当該半導体装置における第２制御トランジスタ素子は、前述した特許出願中の半導体装置におけるフィードバック回路と異なり、該第２制御トランジスタ素子のみで上記効果を発揮することができ、小型化が可能である。また、該第２制御トランジスタ素子は、絶縁ゲートトランジスタ素子やダイオード素子に隣接して配置することができ、配線も短くて済むため、応答性に優れ、瞬間的な動作や過大入力がある場合においても絶縁ゲートトランジスタ素子に対する過電流保護効果を発揮することができる。
請求項３に記載のように、前記第２制御トランジスタ素子については、例えば、バイポーラトランジスタ素子またはＭＯＳトランジスタ素子であり、前記第２制御トランジスタ素子の制御端子が、それぞれ、ベース端子またはゲート端子であり、前記第２制御トランジスタ素子の第１電流端子が、それぞれ、コレクタ端子またはドレイン端子であり、前記第２制御トランジスタ素子の第２電流端子が、それぞれ、エミッタ端子またはソース端子である構成とすることができる。
また、前記第２制御トランジスタ素子については、配線を短くして応答性を高めるため、請求項４に記載のように、前記絶縁ゲートトランジスタ素子または前記ダイオード素子に隣接して、前記半導体基板に配置されてなることが好ましい。
【００２４】
請求項５に記載の半導体装置は、絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成され、前記絶縁ゲートトランジスタ素子の第１電流端子と前記ダイオード素子のカソード端子とが高電位側で接続され、前記絶縁ゲートトランジスタ素子の第２電流端子と前記ダイオード素子のアノード端子とが低電位側で接続されてなる半導体装置であって、前記ダイオード素子が、該ダイオード素子に流れる電流に比例した電流を取り出すセンスアノード端子を有してなり、前記絶縁ゲートトランジスタ素子が、該絶縁ゲートトランジスタ素子に流れる電流に比例した電流を取り出すセンス第２電流端子を有してなり、前記センスアノード端子と前記センス第２電流端子の間に、第１センス抵抗が接続され、前記センス第２電流端子と前記第２電流端子の間に、第２センス抵抗が接続され、前記第１センス抵抗の抵抗値が、前記第２センス抵抗の抵抗値より大きく設定されてなり、前記ダイオード素子に電流が流れた場合に、前記絶縁ゲートトランジスタ素子のゲート端子の電位を下げて、該絶縁ゲートトランジスタ素子のゲートをオフする第１制御トランジスタ素子が、前記半導体基板に形成され、前記第１制御トランジスタ素子の制御端子が、前記センス第２電流端子に接続され、前記第１制御トランジスタ素子の第１電流端子が、前記ゲート端子に接続され、前記第１制御トランジスタ素子の第２電流端子が、前記アノード端子に接続されてなることを特徴としている。
【００２５】
当該半導体装置においては、ダイオード素子に順方向電流が流れた場合に、センスアノード端子（従って第１センス抵抗と第２センス抵抗）にも該順方向電流に比例した電流が流れ、第１センス抵抗の抵抗値が第２センス抵抗の抵抗値より大きいために、当該半導体装置における第１制御トランジスタ素子が逆トランジスタとして動作し、該第１制御トランジスタ素子がオンすることとなる。その結果、絶縁ゲートトランジスタ素子のゲート端子の電位が下がって、該絶縁ゲートトランジスタ素子の第２電流端子の電位に近づき、該絶縁ゲートトランジスタ素子のゲートがオフして、前述したダイオード素子の順方向動作時の損失増加を防止する効果が得られることとなる。
【００２６】
また、当該半導体装置においては、絶縁ゲートトランジスタ素子に過剰電流が流れた場合に、センス第２電流端子（従って第２センス抵抗）にも該過剰電流に比例した電流が流れ、当該半導体装置における第１制御トランジスタ素子の制御端子−第２電流端子間に第２センス抵抗の両端電圧が印加されるため、該第１制御トランジスタ素子がオンすることとなる。その結果、絶縁ゲートトランジスタ素子のゲート端子の電位が下がって、該絶縁ゲートトランジスタ素子の第２電流端子の電位に近づき、該絶縁ゲートトランジスタ素子のゲートがオフして、過電流に対する保護効果を発揮することができる。
尚、当該半導体装置も、請求項１に記載の半導体装置と同様に、インバータ回路に組み入れられ、負荷をＰＷＭ制御する半導体装置として利用することができる。また、第１制御トランジスタ素子は、前述した特許出願中の半導体装置において、フィードバック回路がダイオード素子に電流が流れているか否かを判定し、該判定結果に従ってＡＮＤ回路に入力されるＰＷＭゲート信号の通過を許可または停止させる機能と同等の機能を果たすことができる。従って、当該半導体装置においても、前述した特許出願中の半導体装置と同様に、ダイオード素子が順方向動作する際に、絶縁ゲートトランジスタ素子のゲート信号との干渉を回避して、順方向電圧の増加を回避することができるので、ダイオード素子の順方向動作時の損失増加を防止することができる。
一方、当該半導体装置における第１制御トランジスタ素子は、前述した特許出願中の半導体装置におけるフィードバック回路と異なり、該第１制御トランジスタ素子のみで上記機能を果たすことができ、小型化が可能である。また、該第１制御トランジスタ素子は、絶縁ゲートトランジスタ素子やダイオード素子に隣接して配置することができ、配線も短くて済むため、応答性に優れ、瞬間的な動作や過大入力がある場合においてもダイオード素子の順方向動作時の損失増加を防止することができる。
【００２７】
上記半導体装置においては、いずれも、例えば請求項６に記載のように、前記絶縁ゲートトランジスタ素子が、ＩＧＢＴ素子または縦型ＭＯＳトランジスタ素子であり、前記絶縁ゲートトランジスタ素子の第１電流端子が、コレクタ端子またはドレイン端子であり、前記絶縁ゲートトランジスタ素子の第２電流端子が、エミッタ端子またはソース端子である構成とすることが可能である。
【００２８】
また、上記半導体装置においては、いずれも、例えば請求項７に記載のように、前記第１制御トランジスタ素子が、バイポーラトランジスタ素子またはＭＯＳトランジスタ素子であり、前記第１制御トランジスタ素子の制御端子が、ベース端子またはゲート端子であり、前記第１制御トランジスタ素子の第１電流端子が、コレクタ端子またはドレイン端子であり、前記第１制御トランジスタ素子の第２電流端子が、エミッタ端子またはソース端子である構成とすることが可能である。
【００３０】
上記半導体装置においては、配線を短くして応答性を高めるため、請求項８に記載のように、前記第１制御トランジスタ素子が、前記絶縁ゲートトランジスタ素子または前記ダイオード素子に隣接して、前記半導体基板に配置されてなることが好ましい。
【００３２】
上記半導体装置においては、寄生のサイリスタ動作を抑制するために、請求項９に記載のように、前記第１制御トランジスタ素子または前記第２制御トランジスタ素子を取り囲むようにして、絶縁トレンチが、前記半導体基板に配置されてなることが好ましい。さらには、請求項１０に記載のように、前記第１制御トランジスタ素子または前記第２制御トランジスタ素子が、埋め込み絶縁層と前記絶縁トレンチにより、絶縁分離されてなることがより好ましい。また、請求項１１に記載のように、前記第１制御トランジスタ素子または前記第２制御トランジスタ素子の直下に、前記半導体基板と同じ導電型でより不純物濃度の高い高濃度層が配置されてなる構成とすることによっても、寄生のサイリスタ動作を抑制することができる。
【００３３】
また、絶縁ゲートトランジスタ素子についても、請求項１２に記載のように、前記絶縁ゲートトランジスタ素子が、トレンチゲート構造の絶縁ゲートトランジスタ素子である場合には、前記絶縁ゲートトランジスタ素子のチャネル形成層とドリフト層の間に、前記半導体基板と同じ導電型でより不純物濃度の高い高濃度層が配置されてなる構成とすることで、寄生のサイリスタ動作を抑制することができる。
【００３４】
以上のようにして、上記半導体装置は、いずれも、絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成され、これらが逆並列に接続されてなる半導体装置であって、応答性に優れ、瞬間的な動作や過大入力がある場合においてもダイオード素子の順方向動作時の損失増加や過剰電流による絶縁ゲートトランジスタ素子の破壊を防止できる小型の半導体装置となっている。
【００３５】
従って、上記半導体装置は、請求項１３に記載のように、インバータ回路の構成に用いられて好適である。
【００３６】
例えば請求項１４に記載のように、前記インバータ回路が、３相交流を生成するインバータ回路である場合、６個の前記半導体装置が、１個のチップに集積化されて、前記インバータ回路が構成されるようにすることができる。また、請求項１５に記載のように、３個の前記半導体装置が、１個のチップに集積化されて、２個の前記チップで前記インバータ回路が構成されるようにしてもよい。これによって、該インバータ回路を小型化することができ、製造コストも低減することができる。
【００３７】
また、この場合には、請求項１６に記載のように、前記１個のチップに集積化されてなる各半導体装置の前記絶縁ゲートトランジスタ素子および前記ダイオード素子を、前記半導体基板の断面方向に電流が流れる縦型素子とし、前記各半導体装置が、前記半導体基板を貫通する貫通絶縁トレンチにより、互いに絶縁分離されてなる構成とすることが好ましい。これによって、小型且つ大電流制御が可能なインバータ回路を構成することができる。
【００３８】
以上のようにして、上記半導体装置は、請求項１７に記載のように、過酷な条件下で使用され、安価且つ小型で高い信頼性が要求される車載用の半導体装置として好適である。
【発明を実施するための最良の形態】
【００３９】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００４０】
図１は、本発明の一例である半導体装置６０の等価回路図である。尚、図１に示す半導体装置６０において、図２０に示した半導体装置９０と同様の部分については、同じ符号を付した。
【００４１】
図１に示す半導体装置６０は、インバータ回路に組み入れられ、負荷のＰＷＭ（Pulse Width Modulation）制御に利用される半導体装置で、絶縁ゲートトランジスタ素子であるＩＧＢＴ素子２１とダイオード素子２２を有している。ＩＧＢＴ素子２１とダイオード素子２２は、同じ半導体基板に形成され、逆並列に接続されている。すなわち、図１に示すように、ＩＧＢＴ素子２１の第１電流端子であるコレクタ（Ｃ）端子とダイオード素子２２のカソード（Ｋ）端子とが、高電位側で接続され、ＩＧＢＴ素子２１の第２電流端子であるエミッタ（Ｅ）端子２１ａとダイオード素子２２のアノード（Ａ）端子２２ａとが、低電位側で接続されている。半導体装置６０におけるＩＧＢＴ素子２１とダイオード素子２２の具体的な素子形成構造は、例えば図１９の半導体装置１００と同じ構造であってよい。
【００４２】
また、図１に示す半導体装置６０は、バイポーラトランジスタ素子ＳＴ１を備えている。バイポーラトランジスタ素子ＳＴ１も、ＩＧＢＴ素子２１やダイオード素子２２と同じ半導体基板に形成され、特に配線を短くして応答性を高めるため、ＩＧＢＴ素子２１またはダイオード素子２２に隣接して配置される。半導体装置６０では、ダイオード素子２２が、該ダイオード素子２２に流れる電流に比例した電流を取り出すセンスアノード端子２２ｂを有しており、センスアノード端子２２ｂとアノード端子２２の間に、第１センス抵抗３１が接続されている。バイポーラトランジスタ素子ＳＴ１の制御端子であるベース（Ｂ）端子は、アノード端子２２ａに接続され、バイポーラトランジスタ素子ＳＴ１の第１電流端子であるコレクタ（Ｃ）端子が、ＩＧＢＴ素子２１のゲート（Ｇ）端子に接続され、バイポーラトランジスタ素子ＳＴ１の第２電流端子であるエミッタ（Ｅ）端子が、センスアノード端子２２ｂに接続された構成となっている。尚、言うまでもなく、第１センス抵抗３１についても、薄膜抵抗素子や拡散抵抗素子として、ＩＧＢＴ素子２１やダイオード素子２２と同じ半導体基板に形成される。
【００４３】
半導体装置６０においては、バイポーラトランジスタ素子ＳＴ１をＩＧＢＴ素子２１やダイオード素子２２に隣接して配置することで、配線インダクタンスや配線容量が少なくなり、高速動作が可能であると共に、低コスト化が可能となる。特に、半導体装置６０をインバータ回路に組み入れモータ等のインダクタンス負荷制御を行う際には、突入電流やフライバック電流の瞬間的大電流を、以下のように制御することが可能となる。
【００４４】
図１の半導体装置６０におけるバイポーラトランジスタ素子ＳＴ１は、ダイオード素子２２に順方向電流が流れた場合に、ＩＧＢＴ素子２１のゲート（Ｇ）端子の電位を下げて、ＩＧＢＴ素子２１のゲートをオフする第１制御トランジスタ素子として機能する。すなわち、半導体装置６０においては、ダイオード素子２２に順方向電流が流れた場合に、センスアノード端子２２ｂ（従って第１センス抵抗３１）にも前記順方向電流に比例した電流が流れる。この時、バイポーラトランジスタ素子ＳＴ１のベース端子−エミッタ端子間に第１センス抵抗３１の両端電圧が印加されるため、バイポーラトランジスタ素子ＳＴ１がオンすることとなる。その結果、ＩＧＢＴ素子２１のゲート端子の電位が下がって、該ＩＧＢＴ素子２１のエミッタ端子２１ａの電位に近づき、該ＩＧＢＴ素子２１のゲートがオフする。
【００４５】
上記機能によって、半導体装置６０におけるバイポーラトランジスタ素子ＳＴ１は、図２０に示した特許出願中の半導体装置９０においてフィードバック回路４０がダイオード素子２２に電流が流れているか否かを判定し、該判定結果に従ってＡＮＤ回路５０に入力されるＰＷＭゲート信号の通過を許可または停止させる機能と同等の機能を果たすことができる。従って、図１の半導体装置６０においても、図２０に示した特許出願中の半導体装置９０と同様に、ダイオード素子２２が順方向動作する際に、ＩＧＢＴ素子２１のゲート信号との干渉を回避して、順方向電圧の増加を回避することができるので、ダイオード素子２２の順方向動作時の損失増加を防止することができる。
【００４６】
一方、半導体装置６０におけるバイポーラトランジスタ素子ＳＴ１は、図２０に示した特許出願中の半導体装置９０におけるフィードバック回路４０と異なり、該バイポーラトランジスタ素子ＳＴ１のみで上記機能を果たすことができ、小型化が可能である。また、該バイポーラトランジスタ素子ＳＴ１は、ＩＧＢＴ素子２１やダイオード素子２２に隣接して配置することができ、配線も短くて済むため、応答性に優れ、瞬間的な動作や過大入力がある場合においてもダイオード素子２２の順方向動作の損失増加を防止することができる。
【００４７】
図２は、図１に示した半導体装置６０の変形例で、半導体装置６１の等価回路図である。尚、図２に示す半導体装置６１において、図１に示した半導体装置６０と同様の部分については、同じ符号を付した。
【００４８】
図２に示す半導体装置６１は、図１に示した半導体装置６０の構成に追加して、さらにバイポーラトランジスタ素子ＳＴ２を備えた構成となっている。バイポーラトランジスタ素子ＳＴ２も、ＩＧＢＴ素子２１やダイオード素子２２と同じ半導体基板に形成され、特に配線を短くして応答性を高めるため、ＩＧＢＴ素子２１またはダイオード素子２２に隣接して配置される。図２の半導体装置６１では、ＩＧＢＴ素子２１が、該ＩＧＢＴ素子２１に流れる電流に比例した電流を取り出すセンスエミッタ端子２１ｂを有しており、センスエミッタ端子２１ｂとエミッタ端子２１ａの間に、第２センス抵抗３２が接続されている。バイポーラトランジスタ素子ＳＴ２の制御端子であるベース（Ｂ）端子は、センスアノード端子２１ｂに接続され、バイポーラトランジスタ素子ＳＴ２の第１電流端子であるコレクタ（Ｃ）端子が、ＩＧＢＴ素子２１のゲート（Ｇ）端子に接続され、バイポーラトランジスタ素子ＳＴ２の第２電流端子であるエミッタ（Ｅ）端子が、ＩＧＢＴ素子２１のエミッタ（Ｅ）端子に接続された構成となっている。尚、言うまでもなく、第２センス抵抗３２についても、薄膜抵抗素子や拡散抵抗素子として、ＩＧＢＴ素子２１やダイオード素子２２と同じ半導体基板に形成される。
【００４９】
図２の半導体装置６１におけるバイポーラトランジスタ素子ＳＴ２は、ＩＧＢＴ素子２１に過剰電流が流れた場合に、該ＩＧＢＴ素子２１のゲート（Ｇ）端子の電位を下げて、該ＩＧＢＴ素子２１のゲートをオフする第２制御トランジスタ素子として機能する。すなわち、半導体装置６１においては、前述したダイオード素子２２の順方向動作時における損失増加防止効果だけでなく、バイポーラトランジスタ素子ＳＴ２により、図２０に示した特許出願中の半導体装置９０におけるフィードバック回路４０と同様のＩＧＢＴ素子２１に過剰電流が流れた場合の過電流保護効果を発揮させることができる。すなわち、半導体装置６１においては、ＩＧＢＴ素子２１に過剰電流が流れた場合に、センスエミッタ端子２１ｂ（従って第２センス抵抗３２）にも該過剰電流に比例した電流が流れる。この時、バイポーラトランジスタ素子ＳＴ２のベース端子−エミッタ端子間に第２センス抵抗３２の両端電圧が印加されるため、バイポーラトランジスタ素子ＳＴ２がオンすることとなる。その結果、ＩＧＢＴ素子２１のゲート端子の電位が下がって、該ＩＧＢＴ素子２１のエミッタ端子２１ａの電位に近づき、該ＩＧＢＴ素子２１のゲートがオフして、過電流に対する保護効果を発揮することができる。
【００５０】
一方、図２の半導体装置６１におけるバイポーラトランジスタ素子ＳＴ２は、図２０に示した特許出願中の半導体装置９０におけるフィードバック回路４０と異なり、該第２制御トランジスタ素子のみで上記効果を発揮することができ、小型化が可能である。また、バイポーラトランジスタ素子ＳＴ２は、ＩＧＢＴ素子２１やダイオード素子２２に隣接して配置することができ、配線も短くて済むため、応答性に優れ、瞬間的な動作や過大入力がある場合においてもＩＧＢＴ素子２１に対する過電流保護効果を発揮することができる。
【００５１】
図３は、別の半導体装置の例で、半導体装置７０の等価回路図である。尚、図３に示す半導体装置７０において、図１および図２に示した半導体装置６０，６１と同様の部分については、同じ符号を付した。
【００５２】
図３に示す半導体装置７０は、逆並列に接続されたＩＧＢＴ素子２１とダイオード素子２２と共に、バイポーラトランジスタ素子ＳＴ３を備えている。バイポーラトランジスタ素子ＳＴ３も、ＩＧＢＴ素子２１やダイオード素子２２と同じ半導体基板に形成され、特に配線を短くして応答性を高めるため、ＩＧＢＴ素子２１またはダイオード素子２２に隣接して配置される。半導体装置７０においても、ダイオード素子２２がセンスアノード端子２２ｂを有しており、ＩＧＢＴ素子２１がセンスエミッタ端子２１ｂを有している。ダイオード素子２２のセンスアノード端子２２ｂとＩＧＢＴ素子２１のセンスエミッタ端子２１ｂの間には、第１センス抵抗３３が接続され、ＩＧＢＴ素子２１のセンスエミッタ端子２１ｂとＩＧＢＴ素子２１のエミッタ端子２１ａの間に、第２センス抵抗３４が接続されている。第１センス抵抗３３の抵抗値Ｒ１は、第２センス抵抗３４の抵抗値Ｒ２より大きく設定されている。バイポーラトランジスタ素子ＳＴ３の制御端子であるベース（Ｂ）端子は、センスエミッタ端子２１ｂに接続され、バイポーラトランジスタ素子ＳＴ３の第１電流端子であるコレクタ（Ｃ）端子が、ＩＧＢＴ素子２１のゲート（Ｇ）端子に接続され、バイポーラトランジスタ素子ＳＴ３の第２電流端子であるエミッタ（Ｅ）端子が、ダイオード素子２２のアノード端子２２ａに接続された構成となっている。尚、言うまでもなく、第１センス抵抗３３と第２センス抵抗３４についても、薄膜抵抗素子や拡散抵抗素子として、ＩＧＢＴ素子２１やダイオード素子２２と同じ半導体基板に形成される。
【００５３】
図３に示す半導体装置７０においては、ダイオード素子２２に順方向電流が流れた場合に、センスアノード端子２２ｂ（従って第１センス抵抗３３と第２センス抵抗３４）にも該順方向電流に比例した電流が流れる。この時、第１センス抵抗３３の抵抗値Ｒ１が第２センス抵抗３４の抵抗値Ｒ２より大きいために、半導体装置７０におけるバイポーラトランジスタ素子ＳＴ３は逆トランジスタとして動作し、該バイポーラトランジスタ素子ＳＴ３がオンすることとなる。その結果、ＩＧＢＴ素子２１のゲート端子の電位が下がって、該ＩＧＢＴ素子２１のエミッタ端子２１ａの電位に近づき、該ＩＧＢＴ素子２１のゲートがオフして、前述したダイオード素子２２の順方向動作時の損失増加を防止する効果が得られることとなる。
【００５４】
また、半導体装置７０においては、ＩＧＢＴ素子２１に過剰電流が流れた場合に、センスエミッタ端子２１ｂ（従って第２センス抵抗３４）にも該過剰電流に比例した電流が流れる。この時、半導体装置７０におけるバイポーラトランジスタ素子ＳＴ３のベース端子−エミッタ端子間に第２センス抵抗３４の両端電圧が印加されるため、該バイポーラトランジスタ素子ＳＴ３がオンすることとなる。その結果、ＩＧＢＴ素子２１のゲート端子の電位が下がって、該ＩＧＢＴ素子２１のエミッタ端子２１ａの電位に近づき、該ＩＧＢＴ素子２１のゲートがオフして、過電流に対する保護効果を発揮することができる。
【００５５】
図１〜図３に示した半導体装置６０，６１，７０においては、いずれも、絶縁ゲートトランジスタ素子として、ＩＧＢＴ素子２１を用いた例が示されていた。絶縁ゲートトランジスタ素子は、これに限らず、例えば縦型ＭＯＳトランジスタ素子であってもよい。この場合には、ＩＧＢＴ素子２１の第１電流端子であるコレクタ（Ｃ）端子を縦型ＭＯＳトランジスタのドレイン端子とし、ＩＧＢＴ素子２１の第２電流端子であるエミッタ（Ｅ）端子２１ａを縦型ＭＯＳトランジスタのソース端子とする。
【００５６】
また、図１〜図３に示した半導体装置６０，６１，７０においては、いずれも、制御トランジスタ素子として、バイポーラトランジスタ素子ＳＴ１〜ＳＴ３を用いた例が示されていた。制御トランジスタ素子は、これに限らず、例えばＭＯＳトランジスタ素子であってもよい。この場合には、バイポーラトランジスタ素子ＳＴ１〜ＳＴ３の制御端子であるベース（Ｂ）端子をＭＯＳトランジスタ素子のゲート端子とし、バイポーラトランジスタ素子ＳＴ１〜ＳＴ３の第１電流端子であるコレクタ（Ｃ）端子をＭＯＳトランジスタ素子のドレイン端子とし、バイポーラトランジスタ素子ＳＴ１〜ＳＴ３の第２電流端子であるエミッタ（Ｅ）端子をＭＯＳトランジスタ素子のソース端子とする。
【００５７】
次に、図１〜図３において等価回路で示した半導体装置６０，６１，７０に関する好ましい構造例について説明する。
【００５８】
図４は、図２の等価回路で示した半導体装置６１の構造例で、図４（ａ）は、半導体装置６１ａを模式的に示した下面図であり、図４（ｂ）は、図４（ａ）の一点鎖線Ａ−Ａでの断面図である。また、図５は、半導体装置６１ａの模式的な上面図である。尚、図４と図５では、図を見やすくするため、図２の半導体装置６１における第１センス抵抗３１と第２センス抵抗３２の図示を省略している。前述したように、第１センス抵抗３１と第２センス抵抗３２は、薄膜抵抗素子や拡散抵抗素子として、ＩＧＢＴ領域とダイオード領域に隣接して形成される。
【００５９】
半導体装置６１ａでは、図４（ａ）に示すように、主たるＩＧＢＴ領域とダイオード領域が図の右寄りに配置されている。また、図の左寄りには、制御に関するＩＧＢＴセンス領域、ダイオードセンス領域、制御トランジスタＳＴ１領域および制御トランジスタＳＴ２領域が、ＩＧＢＴ領域に隣接して配置されている。尚、図４（ｂ）に示したＩＧＢＴ領域、ダイオード領域、ＩＧＢＴセンス領域およびダイオードセンス領域のより具体的な断面構造は、例えば図１９に示した半導体装置１００の断面構造と同じであってよい。尚、図５において、半導体装置６１ａの主面側における配線パターンの例を太い実線で示した。図中に記載した英記号は、図２に記載されている各素子の端子に対応している。
【００６０】
図６（ａ），（ｂ）と図７は、主たるＩＧＢＴ領域とダイオード領域の別の配置例で、それぞれ、半導体装置６１ｂ〜６１ｄを模式的に示した下面図である。
【００６１】
図６（ａ）に示す半導体装置６１ｂでは、制御に関するＩＧＢＴセンス領域、ダイオードセンス領域、制御トランジスタＳＴ１領域および制御トランジスタＳＴ２領域を挟むようにして、主たるＩＧＢＴ領域とダイオード領域が左右に分離して配置されている。
【００６２】
図６（ｂ）に示す半導体装置６１ｃでは、ＩＧＢＴ領域とダイオード領域がコの字型に配置され、コの字の内部に制御に関するＩＧＢＴセンス領域、ダイオードセンス領域、制御トランジスタＳＴ１領域および制御トランジスタＳＴ２領域が配置されている。
【００６３】
図７に示す半導体装置６１ｄでは、ＩＧＢＴ領域とダイオード領域がロの字型に配置され、ロの字の内部に制御に関するＩＧＢＴセンス領域、ダイオードセンス領域、制御トランジスタＳＴ１領域および制御トランジスタＳＴ２領域が配置されている。
【００６４】
図６（ａ），（ｂ）および図７の半導体装置６１ｂ〜６１ｄについても、図４の半導体装置６１ａと同様で、制御に関するＩＧＢＴセンス領域、ダイオードセンス領域、制御トランジスタＳＴ１領域および制御トランジスタＳＴ２領域がＩＧＢＴ領域に隣接した配置となっている。このため、応答性に優れ、各セルの同時動作が可能な半導体装置となっている。
【００６５】
次に、図１〜図３の半導体装置６０，６１，７０において、寄生のサイリスタ動作を抑制するための好ましい構造例について説明する。
【００６６】
図８（ａ）〜（ｃ）は、図２の半導体装置６１におけるバイポーラトランジスタ素子ＳＴ１の好ましい構造例を示した図で、それぞれ、バイポーラトランジスタ素子ＳＴ１ａ〜ＳＴ１ｃの模式的な断面図である。各図は、図５における一点鎖線Ｂ−Ｂでの断面図に対応している。
【００６７】
図８（ａ）では、バイポーラトランジスタ素子ＳＴ１ａを取り囲むようにして、絶縁トレンチＺＴが、半導体基板１に配置されている。図８（ｂ）では、バイポーラトランジスタ素子ＳＴ１ａが、埋め込み絶縁層ＺＵと絶縁トレンチＺＴにより、絶縁分離されている。また、図８（ｃ）では、バイポーラトランジスタ素子ＳＴ１ａの直下に、半導体基板１と同じ導電型でより不純物濃度の高い高濃度層Ｎ１，Ｎ２が配置されている。これらの各構造要素によって、バイポーラトランジスタ素子ＳＴ１ａ〜ＳＴ１ｃをＩＧＢＴ領域やダイオード領域に隣接して配置した場合の寄生のサイリスタ動作を抑制することができる。尚、図１〜図３の半導体装置６０，６１，７０における他の制御トランジスタ素子についても、上記構造要素を付加することで、寄生のサイリスタ動作を抑制することができる。
【００６８】
図９は、図４の半導体装置６１ａにおけるＩＧＢＴ領域とダイオード領域の好ましい構造例を示した図で、図１９の半導体装置１００に対応した、ＩＧＢＴ領域とダイオード領域を構成する半導体装置１０１の模式的な断面図である。
【００６９】
図９に示す半導体装置１０１においては、図１９の半導体装置１００に対して、ＩＧＢＴ素子のチャネル形成層２ａとドリフト層（半導体基板）１の間に、半導体基板１と同じ導電型でより不純物濃度の高い高濃度層１ａが配置されている。これによっても、ＩＧＢＴ領域とダイオード領域を構成する該半導体装置１０１と他の制御トランジスタ素子によって構成される寄生のサイリスタ動作を抑制することができる。
【００７０】
以上のようにして、上記した半導体装置は、いずれも、絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成され、これらが逆並列に接続されてなる半導体装置であって、応答性に優れ、瞬間的な動作や過大入力がある場合においてもダイオード素子の順方向動作時の損失増加や過剰電流による絶縁ゲートトランジスタ素子の破壊を防止できる小型の半導体装置となっている。
【００７１】
従って、上記半導体装置は、インバータ回路の構成に用いられて好適である。
【００７２】
次に、図１〜図３に示した半導体装置６０，６１，７０のインバータ回路への好適例について、より詳しく説明する。
【００７３】
図１０は、３相交流を生成するインバータ回路Ｋ１の主な構成要素を示した回路図である。図１０に示すインバータ回路Ｋ１は、図１〜図３に示した半導体装置６０，６１，７０と同様の６個の半導体装置８０ａ〜８０ｆで構成されている。尚、図１０では簡略化のため、図１〜図３の制御トランジスタＳＴ１〜ＳＴ３に対応した各半導体装置８０ａ〜８０ｆの制御トランジスタ等の図示は省略しており、各半導体装置８０ａ〜８０ｆのＩＧＢＴとダイオードのみを図示している。
【００７４】
図１０のインバータ回路Ｋ１においては、上アームを構成する半導体装置８０ａ〜８０ｃのＩＧＢＴは、コレクタ（Ｃ）が共通接続されて、電源電位Ｖｃｃに接続される。下アームを構成する半導体装置８０ｄ〜８０ｆのＩＧＢＴは、エミッタ（Ｅ）が共通接続されて、接地電位ＧＮＤに接続される。インバータ回路Ｋ１の３相交流出力Ｕ，Ｖ，Ｗは、上アームの半導体装置８０ａ〜８０ｃと下アームの半導体装置８０ｄ〜８０ｆの各接続点から図のように取り出されて、モータ等の負荷に接続される。また、各半導体装置８０ａ〜８０ｆのＩＧＢＴに逆並列に接続されているダイオードは、所謂、フリーホイールダイオード（ＦＷＤ）として機能する。
【００７５】
図１１は、図１０のインバータ回路Ｋ１が構成された半導体チップＩＣ１の模式的な上面図である。また、図１２は、図１１の一点鎖線Ｃ−Ｃでの模式的な断面図である。
【００７６】
図１１に示す半導体チップＩＣ１は、６個の半導体装置８０ａ〜８０ｆからなる図１０のインバータ回路Ｋ１が、１個のチップに集積化されたものである。図１１の半導体チップＩＣ１においては、各半導体装置８０ａ〜８０ｆのＩＧＢＴとダイオードが、半導体基板を貫通する貫通絶縁トレンチＺＫにより絶縁分離されたパワー素子領域ＰＫａ〜ＰＫｆにそれぞれ配置されて、互いに絶縁分離されている。これによって、小型且つ大電流制御が可能なインバータ回路Ｋ１を構成することができる。また、図１〜図３の制御トランジスタＳＴ１〜ＳＴ３に対応した各半導体装置８０ａ〜８０ｆの制御トランジスタ等は、半導体チップＩＣ１の中央部の制御素子領域ＳＫにまとめて配置されている。
【００７７】
図１２に示すように、半導体チップＩＣ１におけるパワー素子領域には、縦型のＩＧＢＴ素子とダイオード素子が一体的に形成されている。図１２のパワー素子領域におけるＩＧＢＴ素子とダイオード素子の構造は、図１９の半導体装置１００において説明した構造と、基本的に同じである。ＩＧＢＴ素子は、主面側にエミッタ（Ｅ）端子とゲート（Ｇ）端子を、裏面側にコレクタ（Ｃ）端子を持ち、例えばアルミニウムからなる導体膜１０，１１で外部に出力する。
【００７８】
また、図１２の制御素子領域には、埋め込み絶縁層ＺＵ上のＳＯＩ層に、横型の制御トランジスタが形成されている。図１２においては、制御トランジスタとして、ＭＯＳトランジスタＳＴ１ｄが例示されている。尚、制御素子領域の裏面側は、絶縁膜ＺＵで保護されている。
【００７９】
また、図１２において、制御トランジスタとＩＧＢＴおよびダイオードとの結線例を示している。図中に示した抵抗３１は、図１に示した第１センス抵抗３１に対応する。抵抗３１は、数十Ωから数キロΩの範囲で、所望の抵抗値を選択する。抵抗３１は、拡散抵抗でもよく、ポリシリコンからなる抵抗でも、薄膜抵抗でもよい。また、抵抗３１は、制御素子領域に形成してもよいし、パワー素子領域に形成してもよい。ＭＯＳトランジスタＳＴ１ｄは、右からドレインＤ（Ｎ＋）、ゲートＧ、ソースＳ（Ｎ＋）となっている。ＭＯＳトランジスタＳＴ１ｄの代わりにＮＰＮトランジスタを用いる場合には、右からコレクタＣ、ベースＢ、エミッタＥとする。この場合、図１に示したように、コレクタＣはＩＧＢＴ素子２１のゲートＧ、ベースＢはＩＧＢＴ素子２１のエミッタＥ、エミッタＥは、抵抗３１とダイオード素子２２のセンスアノード端子２２ｂに接続されることとなる。
【００８０】
図１２に示すように、半導体チップＩＣ１のパワー素子領域に形成されている縦型のＩＧＢＴ素子とダイオード素子は、半導体基板を貫通する貫通絶縁トレンチＺＫで絶縁分離されている。例えば、ハイブリッド電気自動車の場合、図１１に示す隣同士のパワー素子領域ＰＫａ〜ＰＫｆに形成されたＩＧＢＴには約１２００Ｖの電圧がかかることが予想され、貫通絶縁トレンチＺＫが１層では耐圧不十分の場合、複数本の貫通絶縁トレンチＺＫ、あるいは厚い貫通絶縁トレンチＺＫが使用される。また、パワー素子領域ＰＫａ〜ＰＫｆ間だけでなく、パワー素子領域ＰＫａ〜ＰＫｆと制御素子領域ＳＫの間も、貫通絶縁トレンチＺＫで絶縁分離されている。
【００８１】
図１３は、図１１に示した半導体チップＩＣ１の電極配置と外部取り出し端子を説明する図である。図１３（ａ）は、図１０と同じ半導体チップＩＣ１に形成されているインバータ回路Ｋ１の回路図であり、図１３（ｂ）は、半導体チップＩＣ１の下面図であり、図１３（ｃ）は、半導体チップＩＣ１の上面図である。尚、図１３（ｂ）と図１３（ｃ）においては、各電極を太線で図示している。
【００８２】
図１３（ａ）に示すように、半導体チップＩＣ１に形成されているＩＧＢＴは、上アームと下アームの両方共にＮチャネル（Ｎｃｈ）のＩＧＢＴである。このため、図１３（ｂ）に示すように、上アームに対応したパワー素子領域ＰＫａ〜ＰＫｃに形成されるＩＧＢＴがＮｃｈの共通コレクタ（Ｃ）であり、図１３（ｃ）に示すように、下アームに対応したパワー素子領域ＰＫｄ〜ＰＫｆに形成されるＩＧＢＴがＮｃｈの共通エミッタ（Ｅ）である。Ｎｃｈの共通コレクタ（Ｃ）は、電源Ｖｃｃ端子に接続され、Ｎｃｈの共通エミッタ（Ｅ）は、接地（ＧＮＤ）される。また、図１３（ｂ）の下アームに対応したパワー素子領域ＰＫｄ〜ＰＫｆに形成されるＩＧＢＴのコレクタ（Ｃ）と図１３（ｃ）の上アームに対応したパワー素子領域ＰＫａ〜ＰＫｃに形成されるＩＧＢＴのエミッタ（Ｅ）は、それぞれ共通接続されて、３相交流出力Ｕ，Ｖ，Ｗが取り出される。
【００８３】
図１４は、別構成のインバータ回路が形成された半導体チップの例で、半導体チップＩＣ２の電極配置と外部取り出し端子を説明する図である。図１４（ａ）は、半導体チップＩＣ２に形成されているインバータ回路の回路図であり、図１４（ｂ）は、半導体チップＩＣ２の下面図であり、図１４（ｃ）は、半導体チップＩＣ２の上面図である。尚、図１４（ｂ）と図１４（ｃ）においても、各電極を太線で図示している。
【００８４】
図１４（ａ）に示すように、半導体チップＩＣ２に形成されているＩＧＢＴは、上アームがＮチャネル（Ｎｃｈ）のＩＧＢＴであり、下アームがＰチャネル（Ｐｃｈ）のＩＧＢＴである。ＮチャネルのＩＧＢＴは、Ｎ型の半導体層の主面側に、Ｐ型のボデイ領域とＮ型のエミッタ領域を形成し、裏面側にはイオン注入でＰ型のコレクタ領域とダイオードのＮ型のカソード領域を形成する。ＰチャネルのＩＧＢＴは、Ｐ型の半導体層の主面側にＮ型のボデイ領域とＰ型のエミッタ領域を形成し、裏面側にはイオン注入でＮ型のコレクタ領域とダイオードのＰ型のアノード領域を形成する。従って、図１４（ａ）の半導体チップＩＣ２では、図１４（ｃ）に示すように、上アームに対応したパワー素子領域ＰＫａ〜ＰＫｃに形成されるＩＧＢＴがＮｃｈの共通コレクタ（Ｃ）であり、下アームに対応したパワー素子領域ＰＫｄ〜ＰＫｆに形成されるＩＧＢＴがＰｃｈの共通コレクタ（Ｃ）である。Ｎｃｈの共通コレクタ（Ｃ）は、電源Ｖｃｃ端子に接続され、Ｐｃｈの共通コレクタ（Ｃ）は、接地（ＧＮＤ）される。また、図１４（ｂ）に示すように、下アームに対応したパワー素子領域ＰＫｄ〜ＰＫｆに形成されるＩＧＢＴのエミッタ（Ｅ）と上アームに対応したパワー素子領域ＰＫａ〜ＰＫｃに形成されるＩＧＢＴのエミッタ（Ｅ）は、それぞれ共通接続されて、３相交流出力Ｕ，Ｖ，Ｗが取り出される。
【００８５】
図１１〜図１４に示した半導体チップＩＣ１，ＩＣ２では、６個の半導体装置が１個のチップに集積化されて、図１０に示すインバータ回路Ｋ１が構成されていた。
【００８６】
図１５〜図１８は別の例で、３個の前記半導体装置が１個のチップに集積化されて、２個のチップで図１０に示すインバータ回路Ｋ１が構成されるようにしたものである。
【００８７】
図１５（ａ），（ｂ）は、それぞれ、図１０のインバータ回路Ｋ１における上アームと下アームに対応した半導体チップＩＣ３ｕ，ＩＣ３ｄの回路図である。図１６は、半導体チップＩＣ３ｕの電極配置と外部取り出し端子を説明する図で、（ａ），（ｂ）は、それぞれ、半導体チップＩＣ３ｕの上面図と下面図である。図１７は、半導体チップＩＣ３ｄの電極配置と外部取り出し端子を説明する図で、（ａ），（ｂ）は、それぞれ、半導体チップＩＣ３ｄの上面図と下面図である。尚、図１６と図１７においては、各電極を太線で図示している。また、図１８は、図１６と図１７の半導体チップＩＣ３ｕ，ＩＣ３ｄを１パッケージに実装した場合の例で、（ａ），（ｂ）は、それぞれ上面図と下面図である。
【００８８】
図１５〜図１８に示した３個の半導体装置が１個のチップに集積化されてなる半導体チップＩＣ３ｕ，ＩＣ３ｄについても、該半導体チップＩＣ３ｕ，ＩＣ３ｄを図１８のように組み合わせて配線することで、図１０に示すインバータ回路Ｋ１を構成することができる。
【００８９】
以上のように、６個の前記半導体装置を１個のチップに集積化して、あるいは３個の前記半導体装置を１個のチップに集積化して２個のチップで、図１０のインバータ回路Ｋ１が構成することができる。これによって、該インバータ回路Ｋ１を小型化することができ、製造コストも低減することができる。
【００９０】
以上のようにして、上記半導体装置は、過酷な条件下で使用され、安価且つ小型で高い信頼性が要求される車載用の半導体装置として好適である。
【図面の簡単な説明】
【００９１】
【図１】本発明の一例である半導体装置６０の等価回路図である。
【図２】図１に示した半導体装置６０の変形例で、半導体装置６１の等価回路図である。
【図３】別の半導体装置の例で、半導体装置７０の等価回路図である。
【図４】図２の等価回路で示した半導体装置６１の構造例で、（ａ）は、半導体装置６１ａを模式的に示した下面図であり、（ｂ）は、（ａ）の一点鎖線Ａ−Ａでの断面図である。
【図５】半導体装置６１ａの模式的な上面図である。
【図６】（ａ），（ｂ）は、主たるＩＧＢＴ領域とダイオード領域の別の配置例で、それぞれ、半導体装置６１ｂ，６１ｃを模式的に示した下面図である。
【図７】主たるＩＧＢＴ領域とダイオード領域の別の配置例で、それぞれ、半導体装置６１ｄを模式的に示した下面図である。
【図８】（ａ）〜（ｃ）は、図２の半導体装置６１におけるバイポーラトランジスタ素子ＳＴ１の好ましい構造例を示した図で、それぞれ、バイポーラトランジスタ素子ＳＴ１ａ〜ＳＴ１ｃの模式的な断面図である。
【図９】図４の半導体装置６１ａにおけるＩＧＢＴ領域とダイオード領域の好ましい構造例を示した図で、ＩＧＢＴ領域とダイオード領域を構成する半導体装置１０１の模式的な断面図である。
【図１０】３相交流を生成するインバータ回路Ｋ１の主な構成要素を示した回路図である。
【図１１】図１０のインバータ回路Ｋ１が構成された半導体チップＩＣ１の模式的な上面図である。
【図１２】図１１の一点鎖線Ｃ−Ｃでの模式的な断面図である。
【図１３】図１１に示した半導体チップＩＣ１の電極配置と外部取り出し端子を説明する図である。（ａ）は、図１０と同じ半導体チップＩＣ１に形成されているインバータ回路Ｋ１の回路図であり、（ｂ）は、半導体チップＩＣ１の下面図であり、（ｃ）は、半導体チップＩＣ１の上面図である。
【図１４】別構成のインバータ回路が形成された半導体チップの例で、半導体チップＩＣ２の電極配置と外部取り出し端子を説明する図である。（ａ）は、半導体チップＩＣ２に形成されているインバータ回路の回路図であり、（ｂ）は、半導体チップＩＣ２の下面図であり、（ｃ）は、半導体チップＩＣ２の上面図である。
【図１５】別の例で、（ａ），（ｂ）は、それぞれ、図１０のインバータ回路Ｋ１における上アームと下アームに対応した半導体チップＩＣ３ｕ，ＩＣ３ｄの回路図である。
【図１６】半導体チップＩＣ３ｕの電極配置と外部取り出し端子を説明する図で、（ａ），（ｂ）は、それぞれ、半導体チップＩＣ３ｕの上面図と下面図である。
【図１７】半導体チップＩＣ３ｄの電極配置と外部取り出し端子を説明する図で、（ａ），（ｂ）は、それぞれ、半導体チップＩＣ３ｄの上面図と下面図である。
【図１８】半導体チップＩＣ３ｕ，ＩＣ３ｄを１パッケージに実装した場合の例で、（ａ），（ｂ）は、それぞれ上面図と下面図である。
【図１９】特許文献１に開示された半導体装置１００の模式的な断面図である。
【図２０】特許出願中の半導体装置９０の回路図である。
【符号の説明】
【００９２】
６０，６１，７０，８０ａ〜８０ｆ，９０  半導体装置
２１  ＩＧＢＴ素子（絶縁ゲートトランジスタ素子）
２１ｂ  センスエミッタ端子
２２  ダイオード素子
２２ｂ  センスアノード端子
ＳＴ１〜ＳＴ３  バイポーラトランジスタ素子（制御トランジスタ素子）
３１〜３４  センス抵抗
ＩＣ１，ＩＣ２，ＩＣ３ｕ，ＩＣ３ｄ  半導体チップ
ＺＫ  貫通絶縁トレンチ
ＰＫａ〜ＰＫｆ  パワー素子領域
ＳＫ  制御素子領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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