(57)【特許請求の範囲】
【請求項１】
第１ドライバ回路と第２ドライバ回路と入力側と調整回路とを有する出力バッファにおいて、
前記第１ドライバ回路はオンになると第１の電圧を出力し、
前記第２ドライバ回路はオンになると第２の電圧を出力し、
前記入力側は第１および第２ドライバ回路に接続されており、第１入力信号に従って前記第１および第２ドライバ回路をオンまたはオフにし、
前記調整回路は第１および第２ドライバ回路に接続されており、データパターンに従って前記第１および第２ドライバ回路の強度を調整し、
前記データパターンは第１入力信号および複数の出力バッファの入力信号を含む、
前記複数の出力バッファは出力バッファのアレイ内に設けられ、隣接した出力バッファを含む、
ことを特徴とする出力バッファ。
【請求項２】
前記データパターンは複数のビットを含み、
調整回路は同じ値を有するビットの数に従って第１および第２ドライバ回路の強度を調整する、請求項１記載の出力バッファ。
【請求項３】
第１および第２ドライバ回路は電界効果トランジスタを含む、請求項１記載の出力バッファ。
【請求項４】
調整回路は段階に分けられた強度スケールに従ってドライバ回路の強度を調整し、
段階の数は、前記データパターンの入力の数に１を加算した数である、請求項１記載の出力バッファ。
【請求項５】
調整回路は、ドライバ回路強度を調整するためにドライバ回路を過励振する、請求項１記載の出力バッファ。
【請求項６】
調整回路は、第１および第２ドライバ回路を調整するための論理回路を含む、請求項１記載の出力バッファ。
【請求項７】
第１ドライバデバイスと第２ドライバデバイスと入力側とＮＯＲゲートとＮＡＮＤゲートとを有する出力バッファにおいて、
前記第１ドライバデバイスはオンになると第１の電圧を出力し、
前記第２ドライバデバイスはオンになると第２の電圧を出力し、
前記入力側は第１および第２ドライバデバイスに接続されており、第１入力信号に従って前記第１および第２ドライバデバイスをオンまたはオフにし、
前記ＮＯＲゲートの出力側は第１ドライバ回路に接続されていて、該第１ドライバ回路をオンまたはオフにし、
第１ドライバ回路はオンになると第１の電圧を出力し、
前記ＮＡＮＤゲートの出力側は第２ドライバ回路に接続されていて、該第２ドライバ回路をオンまたはオフにし、
第２ドライバ回路はオンになると第２の電圧を出力し、
前記ＮＯＲゲートおよびＮＡＮＤゲートは入力データパターンを受け取り、当該複数入力の論理結合に基づいて、第１および第２ドライバ回路は第１および第２ドライバデバイスと共にオンまたはオフにされて、前記データパターンに従って出力の駆動強度を調整し、
前記データパターンは第１入力信号および複数の出力バッファの入力信号を含む、
前記複数の出力バッファは出力バッファのアレイ内に設けられ、隣接した出力バッファを含む、
ことを特徴とする出力バッファ。
【請求項８】
前記データパターンは複数のビットを含み、
出力の駆動強度はデータパターンに含まれるビットがすべて同じ値を有する場合に調整される、請求項７記載の出力バッファ。
【請求項９】
第１および第２ドライバデバイスは電界効果トランジスタを含む、請求項７記載の出力バッファ。
【請求項１０】
第１および第２ドライバ回路は、それぞれ第１および第２ドライバデバイスと同じ形式の電界効果トランジスタを含む、請求項９記載の出力バッファ。
【請求項１１】
第１および第２ドライバデバイスは該ドライバデバイスを活性化するためのゲートを有し、
該ゲートはドライバ回路強度を調整するために過励振される、請求項７記載の出力バッファ。
【請求項１２】
第１および第２ドライバ回路はそれぞれ制御回路を有し、
該制御回路は少なくとも１つのドライバデバイスを活性化するためのパルスを出力して、第１ドライバデバイスまたは第２ドライバデバイスの一方の駆動強度の調整を支援する、請求項７記載の出力バッファ。
【請求項１３】
出力バッファの駆動強度を調整する方法において、
第１ドライバ回路と第２ドライバ回路と入力側と調整回路とを有する出力バッファを設けるステップと、ただし、
前記第１ドライバ回路はオンになると第１の電圧を出力し、
前記第２ドライバ回路はオンになると第２の電圧を出力し、
前記入力側は第１および第２ドライバ回路に接続されており、第１入力信号に従って前記第１および第２ドライバ回路をオンまたはオフにし、
前記調整回路は第１および第２ドライバデバイスに接続されており、データパターンに従って前記第１および第２ドライバ回路の強度を調整し、
前記データパターンは第１入力信号および複数の出力バッファの入力信号を含み、
前記複数の出力バッファは出力バッファのアレイ内に設けられ、隣接した出力バッファを含む、
前記データパターンを調整回路に入力するステップと、
第１および第２ドライバ回路の強度を、データパターン内において同じ値を有するビットの数に従って調整するステップと、
第１入力信号を出力するステップとを有する、
ことを特徴とする方法。
【請求項１４】
前記調整ステップは、データパターンに含まれるビットがすべて同じ値を有する場合に、ドライバ回路の強度を調整することを含む、請求項１３記載の方法。
【請求項１５】
ドライバ回路はゲートを備えたトランジスタを有し、該ゲートは該トランジスタを活性化し、
ドライバ回路強度を調整するためにゲートを過励振することをさらに含む、請求項１３記載の方法。
【請求項１６】
第１および第２ドライバ回路の強度を調整するステップは、
ビットを加算し、
ビットの和を、段階に分けられた駆動強度のスケールと比較し、
駆動強度を前記スケールに従って調整することを含む、請求項１３記載の方法。
【請求項１７】
第１および第２ドライバ回路の強度を調整するステップは、
前記データパターンを論理ゲートに入力し、
駆動強度を前記論理ゲートの出力に従って調整することを含む、請求項１３記載の方法。
【請求項１８】
前記論理ゲートはＮＡＮＤゲートまたはＮＯＲゲートの一方を含む、請求項１７記載の方法。
【請求項１９】
論理ゲートの出力に従って駆動強度を調整するステップは、データパターンに含まれるビットがすべて同じ値を有する場合に駆動強度を調整することを含む、請求項１７記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体デバイスに関し、より詳細には半導体メモリ内で使用される出力バッファに対する強度調整可能ドライバ回路および調整方法に関する。
【０００２】
【従来の技術】
半導体メモリ、例えばＤＲＡＭはオフチップドライバ（ＯＣＤ）または出力バッファを有し、これは動作中に半導体チップから送出すべき信号を供給する。メモリチップはたいてい、複数のデータビットを同時に出力することを可能にするために出力バッファのアレイを有する。バッファアレイのいくつかのドライバが動作していると、出力信号の立上がりおよび／または立下がり時間が長くなる。これはメモリチップから駆動される信号についても当てはまる。時間が長くなる本質的な原因は、電源およびアース接地点からのノイズ、およびこのノイズにより、バッファアレイの駆動トランジスタのゲート・ドレイン間電圧（Ｖｇｓ）およびドレイン・ソース間電圧（Ｖｄｓ）が減少することである。出力における負荷は、より少ない過励振電圧Ｖｇｓおよび、駆動トランジスタのソースとドレインとの間のより少ない電圧差Ｖｄｓによって駆動される。
【０００３】
ＤＲＡＭでは典型的に４〜３２個の出力バッファが設けられており、このバッファはアレイ状に配列され、かつ専用電源を有する。パッケージに起因する寄生素子はリードフレームとボンドワイヤのインダクタンスおよび、図１に示すように内部および外部出力負荷を含む容量性負荷を含む。最悪の場合として大部分の出力バッファが同じ極性のデータ（「０」か「１」の一方、片面）を駆動しなくてはならないとき、駆動トランジスタ上でＶｇｓおよびＶｄｓの減少が生じる。このため出力信号の立上がり時間、または立下がり時間が長くなり、ＤＲＡＭのスピードパフォーマンスが悪化する。駆動トランジスタの幅を広げることにより立上がりエッジ、または立下がりエッジの遅延を補償することはできるが、この補償を動的に実行することはできず、従って最良の場合の最大スルーレートを達成できない。
【０００４】
図１に典型的な出力バッファ１０を示す。この出力バッファは、リードフレームおよびボンドワイヤに関連する寄生負荷１２ならびに容量性負荷１３および１５を有する。出力バッファ１０は２つの駆動トランジスタ１４および１６を有する。トランジスタ１４は負論理信号により駆動され、トランジスタ１６は正論理信号により駆動される。トランジスタ１４は第１供給電圧（すなわちＶＳＳＤ）に接続されたソースを有し、トランジスタ１６は第２供給電圧（ＶＤＤＱ）に接続されたソースを有する。負論理信号がトランジスタ１４（ＮＦＥＴプルトランジスタ）を駆動してノードＯＵＴをローに駆動すると、ノード２は一時的にはね上がる（ｄＩ／ｄｔノイズ、すなわち＿Ｕ＝Ｌ×ｄＩ／ｄｔ、ただし＿Ｕは寄生インダクタンスＬにより生じる電圧変動であり、ｄＩ／ｄｔは時間に対する電流の導関数である）。インダクタンスにより生じるこの電圧変化は無視できず、トランジスタ１４に対するＶｇｓおよびＶｄｓの減少に顕著に寄与する。アレイ内の大部分の出力バッファが同じデータ（１または０）を駆動すると、この影響はさらに強められ、信号のＯＵＴにおける立下がり時間を長くする原因になる。これはＶｇｓおよびＶｄｓがさらに減少するためである。出力タイミングはデータパターンに依存するようになり、特にＤＲＡＭチップが高周波数で動作するときにタイミングマージンが減少するという結果になる。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、近接する出力バッファのアレイから出力すべきデータパターンに従って、駆動強度を動的に調整する出力バッファおよび調整方法を提供することである。
【０００６】
【課題を解決するための手段】
前記課題は本発明により、第１ドライバ回路と第２ドライバ回路と入力側と調整回路とを有する出力バッファにおいて、
前記第１ドライバ回路はオンになると第１の電圧を出力し、
前記第２ドライバ回路はオンになると第２の電圧を出力し、
前記入力側は第１および第２ドライバ回路に接続されており、第１入力信号に従って前記第１および第２ドライバ回路をオンまたはオフにし、
前記調整回路は第１および第２ドライバ回路に接続されており、データパターンに従って前記第１および第２ドライバ回路の強度を調整し、
前記データパターンは前記第１入力信号および複数の出力バッファの入力信号を含む、
前記複数の出力バッファは出力バッファのアレイ内に設けられ、隣接した出力バッファを含む、
ように構成して解決される。
【０００７】
【発明の実施の形態】
本発明による出力バッファは、第１ドライバ回路と第２ドライバ回路と入力側と調整回路とを有する。第１ドライバ回路はオンになると第１の電圧を出力し、第２ドライバ回路はオンになると第２の電圧を出力する。前記入力側は第１および第２ドライバ回路に接続されており、第１入力信号に従って前記第１および第２ドライバ回路をオンまたはオフにする。調整回路は第１および第２ドライバ回路に接続されており、データパターンに従って前記第１および第２ドライバ回路の強度を調整する。前記データパターンは第１入力信号および複数の出力バッファの入力信号を含む。
【０００８】
択一的な実施例においては、前記データパターンは有利には複数のビットを含み、調整回路は同じ値を有するビットの数に従って第１および第２ドライバ回路の強度を調整する。第１および第２ドライバ回路は有利には、電界効果トランジスタを含む。調整回路は有利には、段階に分けられた強度スケールに従ってドライバ回路の強度を調整し、段階の数は前記データパターンの入力の数に１を加算した数である。調整回路は、ドライバ回路強度を調整するためにドライバ回路を過励振する。調整回路は、第１および第２ドライバ回路を調整するための論理回路を含む。前記複数の出力バッファは出力バッファのアレイ内に設けられ、隣接した出力バッファを含む。
【０００９】
別の出力バッファは、第１ドライバデバイスと第２ドライバデバイスと入力側とＮＯＲゲートとＮＡＮＤゲートとを有する。第１ドライバデバイスはオンになると第１の電圧を出力し、第２ドライバデバイスはオンになると第２の電圧を出力する。前記入力側は第１および第２ドライバデバイスに接続されており、第１入力信号に従って前記第１および第２ドライバデバイスをオンまたはオフにする。ＮＯＲゲートの出力側は第１ドライバ回路に接続されていて、該第１ドライバ回路をオンまたはオフにし、第１ドライバ回路はオンになると第１の電圧を出力する。ＮＡＮＤゲートの出力側は第２ドライバ回路に接続されていて、該第２ドライバ回路をオンまたはオフにし、第２ドライバ回路はオンになると第２の電圧を出力する。ＮＯＲゲートおよびＮＡＮＤゲートは入力データパターンを受け取り、当該複数入力の論理結合に基づいて、第１および第２ドライバ回路は第１および第２ドライバデバイスと共にオンまたはオフにされて、前記データパターンに従って出力の駆動強度を調整する。前記データパターンは第１入力信号および複数の出力バッファの入力信号を含む。
【００１０】
別の実施例においては、前記データパターンは有利には複数のビットを含み、かつ出力の駆動強度はデータパターンに含まれるビットがすべて同じ値を有する場合に調整される。第１および第２ドライバデバイスは有利には、電界効果トランジスタを含む。第１および第２ドライバ回路は、それぞれ第１および第２ドライバデバイスと同じ形式の電界効果トランジスタを含む。前記ドライバデバイスは該ドライバデバイスを活性化するためのゲートを有し、該ゲートはドライバ回路強度を調整するために過励振される。前記複数の出力バッファは出力バッファのアレイ内に設けられ、隣接した出力バッファを含む。第１および第２ドライバ回路はそれぞれ制御回路を有し、該制御回路は少なくとも１つのドライバデバイスを活性化するためのパルスを出力して、第１ドライバデバイスまたは第２ドライバデバイスの一方の駆動強度の調整を支援する。
【００１１】
出力バッファの駆動強度を調整する方法は、第１ドライバ回路と第２ドライバ回路と入力側と調整回路とを有する出力バッファを設けるステップを有する。第１ドライバ回路はオンになると第１の電圧を出力し、第２ドライバ回路はオンになると第２の電圧を出力する。前記入力側は第１および第２ドライバ回路に接続されており、第１入力信号に従って前記第１および第２ドライバ回路をオンまたはオフにする。調整回路は第１および第２ドライバデバイスに接続されており、データパターンに従って前記第１および第２ドライバ回路の強度を調整する。前記データパターンは第１入力信号および複数の出力バッファの入力信号を含む。また前記方法は、前記データパターンを調整回路に入力するステップと、第１および第２ドライバ回路の強度を、データパターン内においてハイおよびローであるビットの数に従って調整するステップと、第１入力信号を出力するステップとを有する。
【００１２】
択一的な実施例においては、前記調整ステップは、データパターンに含まれるビットがすべて同じ値を有する場合に、ドライバ回路の強度を調整することを含む。ドライバ回路はゲートを備えたトランジスタを有し、該ゲートは該トランジスタを活性化し、ドライバ回路強度を調整するために前記ゲートを過励振することをさらに含む。データパターン内の同じビットの数に従って第１および第２ドライバ回路の強度を調整するステップは、ビットの１つを加算し、ビットの和を、段階に分けられた駆動強度のスケールと比較し、駆動強度を前記スケールに従って調整することを含む。データパターン内の同じビットの数に従って第１および第２ドライバ回路の強度を調整するステップは、前記データパターンを論理ゲートに入力し、駆動強度を前記論理ゲートの出力に従って調整することを含む。論理ゲートの出力に従って駆動強度を調整するステップは、データパターンに含まれるビットがすべて同じ値を有する場合に駆動強度を調整することを含む。前記論理ゲートはＮＡＮＤゲートおよび／またはＮＯＲゲートの一方を含む。
【００１３】
本発明によれば、個々の出力バッファまたはオフチップドライバ（ＯＣＤ）のアレイのＯＣＤの駆動強度の適切な調整が可能になる。ＤＲＡＭから駆動されるべきデータは、ＯＣＤおよびＯＣＤアレイにより駆動されるのに先だって既知である。従って駆動強度を、ＯＣＤアレイから出力すべきデータパターンに依存して調整および最適化することができる。以下で本発明についてＤＲＡＭ出力バッファを例にとって説明する。他のデバイスを本発明と共に使用することも可能であり、駆動強度の調整に有利である。
【００１４】
【実施例】
図を参照して詳細を具体的に述べる。まず、図２に出力バッファ５０を示す。調整回路５４は、ＶＳＳＱ／ＶＤＤＱ対を共有する一組の入力側（ＩＮ）を有する。入力側の数は設計に依存して増減する。入力側１つは出力側５２において駆動されるべき出力信号を表現し、その他の入力側はバッファ５０に近接する出力バッファの出力を表現する。このグループの入力側におけるデータは、全ビットを加算すること（ sum of all bits approach ）により予め評価できる。入力ビットはハイ（ＶＤＤＱ）またはロー（０）いずれかの電圧を有する。ドライバ回路５６に対する駆動強度、すなわち駆動トランジスタの強度は表１に従って調整する。但しデータステートの和は駆動強度に等しいと定義されており、この駆動強度は段階に分けられた強度スケールを有する。前記強度スケールの段階の数は、入力側の数に１を加算したものである。回路５４は入力側を４つ有するため、表１は例として駆動トランジスタに対する強度を５段階有する。ＤＱにおけるデータパターンに従い、調整回路５４は出力側５２を適切に駆動するために必要な強度を計算する。実施例では、必要な強度に基づいて、すなわち表１に基づいて適切なサイズのトランジスタを選択することにより駆動強度を変更する。
【００１５】
【表１】
0004478267.tif 000002
【００１６】
Σ（ｂＤＱｊ＝０）は、０である入力データビットの和を、グループ内のｉ個のバッファについて取ったものである（この場合バッファ４つが１グループである）。ｂＤＱｊは、駆動強度が調整されたバッファの入力である。図３のトランジスタ１０６および１１０で示すように接続された、付加的なドライバデバイスを有してもよい。実施例では、付加的な強いトランジスタおよび弱いトランジスタは、オプション１および２に対してはＰＦＥＴであり、オプション４および５に対してはＮＦＥＴである。表１におけるすべての付加的なオプションを設けるために、付加的なドライバを加える。強度調整は、駆動トランジスタの数を増やす、トランジスタの幅を広げる、または適切なゲートを過励振するためのドライバを使用することで、Ｖｇｓが低い方のしきい値よりも低くなるのを避けることにより実現する。これにより、バッファ５０における駆動強度は、それに近接する出力ドライバに入力されたデータパターンに従って調整される。付加的な駆動トランジスタを加えてもよく、それには図３のトランジスタ１０６および１１０のように、同じノードを介して前記付加的なトランジスタのソースおよびドレインを接続する。本発明によると、調整回路５４は有利には、どのトランジスタを活性化するかを制御する。
【００１７】
図３に、本発明によるＯＣＤ回路１００を示す。回路１００はＮＯＲゲート１０２およびＮＡＮＤゲート１０４を有する。ＮＯＲゲート１０２およびＮＡＮＤゲート１０４は、出力バッファ（ＯＣＤ）のアレイにより駆動されるべきデータパターンと同じ入力セットを受信する。１組のピンまたはＤＱがＯＣＤの出力信号を伝送する。これらのＤＱはグループ化され、特定のＶＤＤＱ／ＶＳＳＱ対により供給される。図３で示した実施例におけるデータは、ＶＤＤＱ／ＶＳＳＱ対により共有される４つのＤＱを含む。しかし、ＤＱの数も増減する。
【００１８】
ＮＯＲゲート１０２の出力側は回路１２２に接続されている。回路１２２は、ＮＯＲ１０２の出力が立上がるとき下向きのパルスを生成する。回路１２２の出力側はトランジスタ１０６のゲートに接続されている。ＰＦＥＴトランジスタのソースはトランジスタ１０８のソースに接続されている。トランジスタ１０６および１０８は有利には同じ導電率を有するトランジスタであり、より有利にはＰＦＥＴトランジスタである。トランジスタ１０６および１０８のソースはＶＤＤＱに接続されており、トランジスタ１０６および１０８のドレインはノード３に接続されている。ＮＡＮＤゲート１０４の出力側は回路１２４に接続されている。回路１２４はＮＡＮＤゲート１０４の出力が立下がるとき上向きのパルスを生成する。回路１２４の出力側はトランジスタ１１０のゲートに接続されている。ＮＦＥＴトランジスタのソースはトランジスタ１１２のソースに接続されている。トランジスタ１１０および１１２は有利には同じ導電率を有するトランジスタであり、より有利にはＮＦＥＴトランジスタである。トランジスタ１１０および１１２のソースはＶＳＳＱに接続されており、トランジスタ１１０および１１２のドレインはノード３に接続されている。トランジスタ１０８および１１２のゲートは、トランジスタ１０８および１１２を活性化するための入力信号線（ｂＤＱ〈１〉）を有する。トランジスタ１０６、１０８、１１０および１１２はすべて駆動トランジスタである。
【００１９】
ＮＯＲゲート１０２およびＮＡＮＤゲート１０４への入力は、回路１００のＯＣＤに近接したアレイ内のＯＣＤ（ＤＱ〈１〜４〉に対応）により出力されるべきデータを含む。これらの入力はｂＤＱ〈１〜４〉を含む。ＮＯＲゲート１０２およびＮＡＮＤゲート１０４は回路１００の近傍における最悪の場合（すべて１またはすべて０）に対する駆動強度を補償する。入力ｂＤＱはＮＯＲおよびＮＡＮＤの演算を施され、ＮＯＲゲート１０２およびＮＡＮＤゲート１０４の出力は付加的な駆動トランジスタ１０６および１１０を活性化するために使用される。本発明によれば、このようにして、すべて１またはすべて０であるという最悪のデータパターンに対する駆動強度が強くなる。同じ方式を使用して、より多数のＤＱデータを評価するか、または強度調整に離散的なレベルをもっと加えるかのいずれかを行う。設計仕様、例えば最大および／または最小電流等に準拠するように、付加的な駆動トランジスタ１０６および１１０の活性化のタイミングは選択される。
【００２０】
図３は表１に示したオプション１、３および５の実行を可能にする回路を示す。オプション３はデフォルトの駆動強度を使用する。ｂＤＱがローであるときはオプション１を実行する。ＮＯＲゲート１０２の出力はハイになり、この変化が生じなければハイのままであった信号にローパルス（幅は可変）を生成する。この信号はトランジスタ１０６（表１における強いトランジスタとして機能する）を活性化し、出力ＤＱ（ｉ）をハイに駆動する際にトランジスタ１０８を支援する。ＮＡＮＤゲート１０４の出力はハイのままであり、トランジスタ１１２および１１０はオンにならない。すべてのｂＤＱがハイであるときはオプション５を実行する。ＮＯＲゲート１０２の出力はローのままであり、トランジスタ１０６および１０８はオンにならない。ＮＡＮＤゲート１０４の出力はローになり、ハイパルス（幅は可変）を生成する。トランジスタ１１０（表１における強いトランジスタとして機能する）および１１２はオンになり、出力ＤＱ（ｉ）をローに駆動する。その他すべての組合せにおいては、トランジスタ１０８またはトランジスタ１１２が活性化している。
【００２１】
回路１２２は図３に示すパルスを供給する。図４を参照すると、回路１２２は有利には２つに分岐する入力側（ｉｎ）を有する。一方の分岐は直列なインバータ１２６を有し、このインバータはＮＡＮＤゲート１２８に接続されている。ＮＡＮＤゲート１２８はインバータ１２６の入力信号および出力信号にＮＡＮＤ演算を施して、図３に対して説明したような下向きのパルスを生成する。回路１２４は図３に示すパルスを供給する。図５を参照すると、回路１２４は有利には２つに分岐する入力側（ｉｎ）を有する。一方の分岐は直列なインバータ１３０を有し、このインバータはＮＯＲゲート１３２に接続されている。ＮＯＲゲート１３２はインバータ１３０の入力信号および出力信号にＮＯＲ演算を施して、図３に対して説明したような上向きのパルスを生成する。
【００２２】
本発明に対する上述の実施例は、ＯＣＤの駆動強度を迅速に調整できるデバイスを有する。データは出力の駆動に先立って既知であり、従ってドライバのセットアップを効率的に実行することができる。付加的な駆動強度を必要とするＯＣＤだけが、前記データを受け取る。有利な実施例では、駆動強度はパッケージに起因する寄生素子に関して最適化される。トリムヒューズ（ trim fuse ）または他のデバイスとの組合せにより、特定のアプリケーション環境に対してＤＲＡＭを最適化するために本発明を使用することができる。
【図面の簡単な説明】
【図１】従来技術によるＤＲＡＭの出力バッファの回路図である。
【図２】本発明による、出力バッファの駆動強度を調整する調整回路を有する出力バッファの回路図である。
【図３】本発明による、出力バッファの駆動強度を調整するＮＡＮＤおよびＮＯＲゲートを備えた調整回路を有する出力バッファの回路図である。
【図４】本発明による、出力バッファのドライバのゲートを駆動して駆動強度を調整するためのパルスを出力する制御回路の概略図である。
【図５】本発明による、出力バッファのドライバのゲートを駆動して駆動強度を調整するためにパルスを出力する別の制御回路の概略図である。
【符号の説明】
１０、５０  出力バッファ
１２  寄生負荷
１３  内部出力負荷
１４  プルトランジスタ
１５  外部出力負荷
１６  プッシュトランジスタ
５２  出力側
５４  調整回路
５６  ドライバ回路
１００  オフチップドライバ回路
１０２、１３２  ＮＯＲゲート
１０４、１２８  ＮＡＮＤゲート
１０６、１０８、１１０、１１２  駆動トランジスタ
１２６、１３０  インバータ
【図１】
0004478267.tif 000003
【図２】
0004478267.tif 000004
【図３】
0004478267.tif 000005
【図４】
0004478267.tif 000006
【図５】
0004478267.tif 000007