(57)【特許請求の範囲】
【請求項１】
駆動パルスに応じて発光し、光記録媒体に記録データの書込みを行う光源部と、
前記光記録媒体の記録に用いるマーク長に対応した波形データとして、当該波形データを構成する複数の前記駆動パルスの立ち上がり位置および立ち下がり位置を示すデータを含む波形データを格納する波形データメモリと、
前記波形データの各前記駆動パルスの立ち上がり位置および立ち下がり位置をデコードした複数の２値データをパラレルに出力するデコーダと、
前記波形データの各駆動パルスの出力タイミングの基準となる基準クロック信号に基づく複数の微小幅パルスとして、前記基準クロック信号の１周期を複数に分割する複数の微小幅パルスを生成する変換部と、
前記変換部と前記光源部とを接続し、前記変換部により生成された前記複数の微小幅パルスを前記光源部へシリアルに伝送する１本の伝送路と
を有し、
前記変換部は、
前記波形データの各駆動パルスに対応して前記デコーダから出力されたパラレルな前記複数の２値データにより、前記基準クロック信号の１周期に相当する期間における前記複数の微小幅パルスから、一部の複数の微小幅パルスを選択的に組み合わせ、これにより前記波形データの各駆動パルスに対応したシリアル信号を出力し、
前記光源部は、
１本の前記伝送路から入力される前記シリアル信号に基づいて前記駆動パルスの発光を行う
光記録装置。
【請求項２】
前記デコーダは、
ｎ（ｎは２以上の整数）個の２値データをパラレルに出力し、
前記変換部は、
前記基準クロック信号の１周期をｎ個に分割するｎ個の微小幅パルスを生成する
請求項１記載の光記録装置。
【請求項３】
前記波形データメモリは、
前記複数の波形データとして、前記マーク長が２Ｔ（Ｔは基準クロック信号の周期）から８Ｔまでで構成され、スペース長が２Ｔから８Ｔまでで構成される１−７変調方式のものを記憶する
請求項１または２記載の光記録装置。
【請求項４】
前記波形データメモリは、
前記光記録媒体の記録に用いる全てのマーク長に対応する波形データを個別に記憶する
請求項１から３のいずれか一項記載の光記録装置。
【請求項５】
前記波形データメモリは、
前記光記録媒体の記録に用いる複数のマーク長のうちの、一部のマーク長に対応する波形データを個別に記憶し、
残りのマーク長に対応する波形データについては、前記一部のマーク長に対応する波形データから生成する
請求項１から３のいずれか一項記載の光記録装置。
【請求項６】
前記波形データメモリは、
前記光記録媒体のランド記録用の波形データと、グルーブ記録用の波形データと格納する
請求項１から５のいずれか一項記載の光記録装置。
【請求項７】
前記波形データメモリに波形データを書き込むための書き込み部を有する
請求項１から６のいずれか一項記載の光記録装置。
【請求項８】
前記波形データメモリは、
各前記波形データの各パルスについての極性を示すデータを記憶する
請求項１から７のいずれか一項記載の光記録装置。
【請求項９】
前記波形データメモリ、前記デコーダ、および前記変換部は、
１個の前記光源部を駆動するための複数系統のパルス信号を出力し、
前記複数系統のパルス信号は、
前記１つの伝送路により合成されて前記光源部にシリアルに伝送される
請求項１から８のいずれか一項記載の光記録装置。
【請求項１０】
前記複数系統のパルス信号は、
互いにレベルの異なる消去用のパルス信号と記録用のパルス信号とを含む
請求項９記載の光記録装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、相変化型光ディスク等のような書き換え可能型光記録媒体に各種の情報を記録するための光記録装置に関し、特に光記録媒体に対する書き込み用パルスのパルス波形を最適化するライトストラテジ機能を強化した光記録装置に関する。
【０００２】
【従来の技術】
近年、書き込み可能な光ディスク方式として相変化型光ディスクの実用が拡大している。この相変化型光ディスクでは、レーザーパワーを制御することで、消去しながら書き込みが可能である。この相変化型光ディスクの基本原理は、例えば特開平５６−１４５５３０号等において開示されている。
これに対し、光磁気記録方式（ＭＯ）では、特別なメディアを使わない場合、１つのパスで消去、１つのパスで書き込みを行うため、１回の書き込み動作でディスクの２回転必要である。
【０００３】
以下、従来の相変化型光記録媒体に対する書き込みパルスのパルス波形制御について説明する。
まず、与えられた相変化型光記録媒体に対し、可能な限り記録密度を上げるため、最適な記録形状を得ることが必要であり、書き込みパルスとして単純な矩形波ではなく、各種の変形が工夫されている。なお、書き込みパルスに対するこのような変形制御をライトストラテジと呼んでいる。
そして、従来のライトストラテジを実現する方法としては、例えば特開平６−２５１３７５号に開示されるように、ピットエッジ記録方式に適合するために、パターンメモリを用いるものが知られている。
また、例えば特許第２７８８６３７号では、記録パターンを３レベルのパルスの組み合わせで制御する方式の必要性と有効性が開示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、実際に高速、高精度のライトストラテジを実現するには種々の困難性があり、理想的なシステムを構成することは容易ではない。
例えば、上記従来のパターンメモリを用いる方法では、パルス波形毎に多数のパターンメモリを設け、各パターンメモリからゲート回路を介してパルスパターンを読み出して後段で合成させる方式であるため、異なる伝送経路で各波形のパルスパターンを読み出して合成するため、各パルス波形の間に微妙なタイミングのずれを生じ易く、高精度の波形を得るには、全体の同期を厳格にとる必要があり、高速で高精度の波形制御は困難である。
【０００５】
本発明は、このような実状に鑑みてなされたものであり、その目的とするところは、高速、高精度のライトストラテジを実現することができる光記録装置を提供することにある。
【０００６】
【課題を解決するための手段】
前記目的を達成するために本発明は、駆動パルスに応じて発光し、光記録媒体に記録データの書込みを行う光源部と、前記光記録媒体の記録に用いるマーク長に対応した波形データとして、当該波形データを構成する複数の前記駆動パルスの立ち上がり位置および立ち下がり位置を示すデータを含む波形データを格納する波形データメモリと、前記波形データの各前記駆動パルスの立ち上がり位置および立ち下がり位置をデコードした複数の２値データをパラレルに出力するデコーダと、前記波形データの各駆動パルスの出力タイミングの基準となる基準クロック信号に基づく複数の微小幅パルスとして、前記基準クロック信号の１周期を複数に分割する複数の微小幅パルスを生成する変換部と、前記変換部と前記光源部とを接続し、前記変換部により生成された前記複数の微小幅パルスを前記光源部へシリアルに伝送する１本の伝送路とを有し、前記変換部は、前記波形データの各駆動パルスに対応して前記デコーダから出力されたパラレルな前記複数の２値データにより、前記基準クロック信号の１周期に相当する期間における前記複数の微小幅パルスから、一部の複数の微小幅パルスを選択的に組み合わせ、これにより前記波形データの各駆動パルスに対応したシリアル信号を出力し、前記光源部は、１本の前記伝送路から入力される前記シリアル信号に基づいて前記駆動パルスの発光を行う。
【０００７】
本発明の光記録装置によれば、光記録媒体に記録するデータのマーク長毎に設定されるマーク長に対応する個数のパルス波形データを波形データとして予め波形データメモリに格納しておき、入力される記録データに基づいて波形データメモリ内の検索によって該当する波形データを読み出し、この波形データをデコード手段およびパラレル／シリアル変換手段を通してシリアルなパルス信号に変換して光源駆動部に出力することから、全ての波形データを１つの波形データメモリによって１元的に設定し、１つの伝送系を用いて光源駆動部に送出して光駆動信号を生成することができる。
したがって、各パルス波形毎に位置ずれのない状態の光源駆動信号を容易に生成することが可能となり、高速で高精度なライトストラテジを実現することができる。
【０００８】
【発明の実施の形態】
次に、本発明の実施の形態例について図面を参照して説明する。
図１は、本発明の実施の形態による光記録装置の構成例を示すブロック図である。この実施の形態の光記録装置は、特に記録マーク長に応じて３つのレベルで、それぞれ微妙な幅を有するパルス列よりなる光駆動信号に変換するライトストラテジに適したシステムを提供するものである。
【０００９】
まず、本例の光記録装置の説明に先立って光駆動信号について説明する。
図２は、この光駆動装置で用いる基準クロックと光駆動用のパルス信号とを示す説明図である。
まず、本例では、光変調方式として１−７変調を用い、マーク長として２Ｔ〜８Ｔ、スペース長として２Ｔ〜８Ｔを用いる。
ここで、図２（Ａ）に示す基準クロック（チャネルクロック）を例えば６６ＭＨｚとして仮定すると、１Ｔが１５ｎｓｅｃになる。
１つのマークを記録する場合には、各マーク長毎に設定される個数と波形の書き込みパルスを出力し、この書き込みパルスによってレーザ光源を駆動し、その熱量を制御する。
【００１０】
また、本例で用いるレーザ光源のレーザパワーは３値である。すなわち、スペース部分に当たるＥｒａｓｅレベルと、記録層を溶融させてアロモルファスのマーク部を作るためのＣｏｏｌレベルと、Ｐｅａｋレベルの３通りである。
それぞれの駆動電流は、ＰｅａｋレベルがＭＡＸ２００ｍＡ、Ｃｏｏｌレベルが約４０ｍＡであり、このＣｏｏｌからＰｅａｋまでを１ｎｓｅｃの立ち上がり期間／立ち下がり期間（Ｔｒ／Ｔｆ）で駆動する。
また、このような３値のレーザパワーのそれぞれについて、実際に記録を行うする光源駆動部においてもフィードバック制御するＡＰＣを有している。
【００１１】
このようなレーザ光源の駆動を行うための書き込みパルスは、例えば図２（Ｂ）に示すような波形となる。
すなわち、５Ｔのマークを記録する動作は、５Ｔに対応する５つのパルスとその前後の１つのパルスとの合計７つのパルスのタイミングを用いて制御され、Ｅｒａｓｅレベルの後、ＣｏｏｌレベルとＰｅａｋレベルとを繰り返す４つの書き込みパルスが出力され、次いでＣｏｏｌレベルからＥｒａｓｅレベルに戻るような波形となる。
また、２Ｔのマークを記録する動作は、２Ｔに対応する２つのパルスとその前後の１つのパルスとの合計４つのパルスのタイミングを用いて制御され、Ｅｒａｓｅレベルの後、ＣｏｏｌレベルとＰｅａｋレベルとを繰り返す１つの書き込みパルスが出力され、次いでＣｏｏｌレベルからＥｒａｓｅレベルに戻るような波形となる。
【００１２】
そして、本例の光記録装置では、上述のような光源駆動信号をパルス波形を最適化（ライトストラテジ）した状態で生成するものであり、上述のような光源駆動信号を得るための波形データを設定し、この波形データによって立ち上がりエッジと立ち下がりエッジが独立して制御されるパルス信号を生成して後段の光源駆動部に供給する。
なお、本例の光記録装置で目標とする精度は、例えばパルスエッジタイミングで５００ｐｓｅｃ〜２００ｐｓｅｃ程度とする。
そこで、この要求を満足するため、ＩＣとしては、２００ｐＳ分解能に当たる１／３２Ｔ精度を４系統、１／４Ｔ精度を４系統、計８系統の出力を設ける。そして、８系統のそれぞれについて５０種類の独立したパラメータを格納するために十分な容量のＲＡＭを用い、また、高速駆動のためにバイポーラトランジスタを用いた回路構成となっている。
【００１３】
以下、図１を参照して本例の光記録装置における具体的構成と動作について説明する。
図１に示されるように、本例の光記録装置は、レジスタ部１０と、アドレスエンコーダ部２０と、ＲＡＭ部（波形データメモリ）３０と、デコーダ（ＤＥＣ）部４０と、パラレル／シリアル（Ｐ／Ｓ）変換回路５０と、出力回路６０と、ＰＬＬ回路７０、１６ｔａｐリング発振器８０、光源駆動部（ＬＤドライバ）９０、光源（ＬＤ）１００などを備えて構成されている。
このうち、破線枠Ａに示すパラレル／シリアル（Ｐ／Ｓ）変換回路５０と、出力回路６０と、ＰＬＬ回路７０、１６ｔａｐリング発振器８０は、上述した高速駆動のための５ＧＨｚ動作を実現する超高速バイポーラトランジスタ回路部となっており、その他の部分はＣＭＯＳ等による回路部となっている。
【００１４】
以下、本光記録装置の構成要素について順番に説明する。
まず、レジスタ部１０は、シリアルインタフェースを介して外部からＲＡＭ部３０等に設定データを登録するための書き込み手段であり、通常動作とは別の設定モード時に利用されるものである。
特に本例では、ＲＡＭ部３０に後述のような波形データを格納する必要があり、レジスタ部１０からＲＡＭ部３０にライトクロックとライトアドレスを用いて波形データを書き込むようになっている。
また、アドレスエンコーダ部２０は、通常の記録動作時において、記録データ（ＮＲＺＩ）を入力し、この記録データによって示されるマーク長やスペース長に応じてＲＡＭ部３０にアクセスし、ＲＡＭ部３０に波形データの読み出し動作を実行させるものである。
このアドレスエンコーダ部２０からＲＡＭ部３０には読み出しアドレスと読み出しクロックが送られ、ＲＡＭ部３０は、アドレスエンコーダ部２０から受け取った読み出しアドレスに基づいて記憶領域を検索し、該当する波形データをデコーダ部４０に出力する。
【００１５】
図３および図４は、本例においてＲＡＭ部３０に格納されている波形データの構成例を示す説明図であり、図３は２ストラテジモード（第２モード）のデータ構成例を示し、図４は１ストラテジモード（第１モード）のデータ構成例を示している。
本例の波形データは、２Ｔから８Ｔまでのマーク長に対して２個から８個のパルス波形データを割り当て、また、その前後に１つずつのパルス波形データを割り当てることにより、各マーク長毎の波形データを構成する。つまり、例えばマーク長が２Ｔであれば４つのパルス波形データ、５Ｔであれば７つのパルス波形データで波形データを構成している。
図３および図４の縦軸が、２Ｔから８Ｔまでのマーク長を示しており、図３および図４の折れ線で示す波形が“Ｈ”になった部分がマーク長に対するパルス波形データを示している。
【００１６】
そして、マーク長に対するパルス波形データと、その前後のパルス波形データに対して付されている記号が各パルス波形データに対して設定される個々の設定データを示している。
例えば、２Ｔのマーク長を構成する２つのパルス波形データには順に「２ＴＬＡ２」「２Ｔ  ＴＡ１」という記号が付され、その前後のパルス波形データには順に「２Ｔ  ＬＡ１」「２Ｔ  ＴＡ２」という記号が付されている。
また、３Ｔのマーク長を構成する３つのパルス波形データには順に「３Ｔ  ＬＡ２」「３Ｔ  ＰｏＬＡ」「３Ｔ  ＴＡ１」という記号が付され、その前後のパルス波形データには順に「３Ｔ  ＬＡ１」「３Ｔ  ＴＡ２」という記号が付されている。
そして、これらの記号で区別されるパルス波形データがそれぞれ固有の設定データを有することを示している。
なお、同一の記号は同じ内容のパルス波形データであることを示しており、特に、長いマーク長のデータについては、マークの中央部分において、「６Ｔ  ＣＡ」「７Ｔ  ＣＡ」といった同一データを繰り返し用いる構造となっている。
【００１７】
また、各波形データは、図２に５Ｔマークの場合を例示するようにマーク長に対応した複数のパルスの情報で構成されており、各パルスの波形を、その立ち上がり位置と立ち下がり位置、および極性の各データで特定するものとなっている。
ここで各パルスの立ち上がり位置と立ち下がり位置は、図２の基準クロック信号（Channel CLK）の１周期に相当する期間における各パルスの立ち上がり位置と立ち下がり位置を示すものである。
そして、図２（Ｂ）のＬＤ駆動電流の各パルスは、後述するように図５のタイミングパルス（Timing Pulse）を組みあせて選択することにより生成されるものであり、基準クロック信号（Channel CLK）の１周期に相当する期間において各波形データの各パルスの立ち上がり位置と立ち下がり位置により指定されたタイミングで、立ち上がり、立ち下がる。
このため、各波形データにおける各パルスの立ち上がり位置と立ち下がり位置は、基準クロック信号（Channel CLK）の１周期に相当する期間をｎ（ｎは２以上の整数）個に分割した期間中での各パルスの立ち上がりタイミングと立ち下がりタイミングとを指定するものであればよい。
例えば、基準クロック信号（Channel CLK）の１周期に相当する期間を３２個に分割する場合、パルス信号の立ち上がり位置、または立ち下がり位置は、３２ビットのうちの１つのビットを特定するデータであればよい。このビット指定に基づいて、パラレル／シリアル変換回路５０において、図５の３２個の微小幅パルスの選択処理が実行される。
３２ビットのデータは、５ビットの２進数データ（２５）で表すことができる。
また、パルス信号の極性は１ビットの２進数データで表す。
したがって、この場合には、各パルス波形データは、５ビット＋５ビット＋１ビットのデータで構成される。
このような１１ビット構成の波形データを、上述した「２Ｔ  ＬＡ１」「２Ｔ  ＬＡ２」といった各記号を割り当てたメモリ領域毎に設定している。
【００１８】
また、図３に示す２ストラテジモードと図４に示す１ストラテジモードとは、４Ｔ以上のマーク長について異なる内容となっている。
すなわち、図４に示す１ストラテジモードでは、２Ｔから８Ｔまでの全てのマーク長について、個別に波形データを設定する構成であり、より大きいメモリ容量を用いて波形データを格納するようになっている。
２Ｔから８Ｔまでの全てのマーク長について個別に波形データを設定することから、より微細なＬＤ光源１００の駆動制御を行うものである。
一方、図３に示す２ストラテジモードでは、５Ｔ以上のマーク長については、４Ｔのマーク長で用いた波形データを援用する構成となっている。
つまり、４Ｔのマーク長で割り当てた「≧４Ｔ  ＬＡ１」「≧４Ｔ  ＬＡ２」という記号で表される波形データを、そのまま５Ｔ以上のマーク長の波形データとして利用している。すなわち、各記号の先頭に付された「≧」の記号は、４Ｔ以上の波形データに共通して用いることを意味している。
【００１９】
このような図３に示す２ストラテジモードを用いることにより、ＲＡＭ部３０内の記憶領域を節約することが可能となる。
また、例えばランド／グルーブの両方でデータを記録する構造の光記録媒体である場合に、ランドとグルーブとで最適な光源駆動信号が異なる場合があり、それぞれ個別に波形データを設定することが必要となる。そこで、図３に示す２ストラテジモードを用いることにより、ランドへの記録時とグルーブへの記録時とで異なる波形データを設定するようにすれば、１ストラテジモードの場合と同等の記憶領域を用いてランド記録とグルーブ記録の両方で最適化した光源制御を行うことが可能となる。
【００２０】
次に、デコーダ（ＤＥＣ）部４０は、ＲＡＭ部３０から読み出された波形データに基づいて、各パルス波形に対応するパラレルな２値データによるパルス信号に変換する。
例えば分解能がパルス幅を３２ビットで表せる場合、極性が正であれば、先頭のビットからパルス波形データで示される立ち上がりビットまでのビットは“Ｌ”、立ち上がりビットから立ち下がりビットまでのビットは“Ｈ”、立ち下がりビットから最終ビットまでは“Ｌ”というようなパラレルなパルス信号を出力し、逆に極性が負であれば、先頭のビットからパルス波形データで示される立ち上がりビットまでのビットは“Ｈ”、立ち上がりビットから立ち下がりビットまでのビットは“Ｌ”、立ち下がりビットから最終ビットまでは“Ｈ”というようなパラレルなパルス信号を出力する。
なお、ここまでは基準クロック（チャネルクロック）ＣＬＫの動作となる。
【００２１】
次に、パラレル／シリアル（Ｐ／Ｓ）変換回路５０では、基準クロックＣＬＫの３２分の１波長の微小幅パルスを用いて、デコーダ部４０から入力されたパラレルな２値信号をシリアルに変換し、出力回路６０に出力する。
また、出力回路６０は、パラレル／シリアル変換回路５０からのシリアル信号について増幅やインピーダンスマッチング等の必要な信号処理を光源駆動部９０に出力する。
なお、本例の光記録装置では、上述のように８系統の出力を有している。
これは、例えば図２に示すＥｒａｓｅレベルやＰｅａｋレベルといったレベルの異なるパルス信号を別々に生成し、後段の光源駆動部９０で合成するためや、あるいは上述した３２ビットの解像度の他に、より低解像度の波形処理を行うためなどに、それぞれ複数の系統をＲＡＭ部３０以降の構成で並列に用意しており、これらを適宜選択して用いるようにしたものである。
【００２２】
また、ＰＬＬ回路７０は、基準クロックＣＬＫを入力してロックし、装置各部に供給するものである。なお、図１に示すクロックＣＫ０が基準クロックＣＬＫに対応している。
また、１６ｔａｐリング発振器８０は、ＰＬＬ回路７０によって制御され基準クロックに同期したクロックの位相をシフトすることにより、１６ｔａｐの差動出力により、基準クロックに対してクロック幅の１／３２ずつ位相がずれた３２種類の位相シフトクロックＣＫ０〜ＣＫ３１を生成し、これをパラレル／シリアル変換回路５０に出力するものである。
パラレル／シリアル変換回路５０では、このような１／３２ずつ位相がずれた３２種類の位相シフトクロックに基づいて、３２分の１のパルス幅を有する微小幅パルスを作成し、この微小幅パルスを用いてパラレル信号をシリアル信号に変換する。
【００２３】
図５は、このような微小幅パルスを生成するパラレル／シリアル変換回路５０内の処理を示すタイミングチャートである。
図示のように、パラレル／シリアル変換回路５０では、３２種類の位相シフトクロックのうち隣接する２つの位相シフトクロックの位相差をとることで、基準クロックに対して３２分の１のクロック幅を有する３２個の微小幅パルスを作成する。
そして、このようにして生成した３２個の微小幅パルスを組み合わせてタイミングパルスとし、さらに、上述したデコーダ部４０から送られてきた波形データに対応するパラレルなパルス信号の“Ｈ”、“Ｌ”に合わせて微小幅パルスを選択的に組み合わせることにより、パルス波形データに対応するシリアル信号を出力する。
このように本例では、基準クロックから作成した微小幅パルスによって高速な処理を行うことが可能となり、クロックを高速化する負担を軽減している。
【００２４】
なお、以上は本発明の一例であり、具体的な回路構成や数値は適宜変形が可能である。
また、光駆動信号の形状や波形データの構造等も上記例に限定されず、種々の形態に広く適用できるものである。
【００２５】
【発明の効果】
以上説明したように本発明の光記録装置によれば、光記録媒体に記録するデータのマーク長毎に設定されるパルス信号のパルス波形を波形データとして予め波形データメモリに格納しておき、入力される記録データに基づいて波形データメモリ内の検索によって該当する波形データを読み出し、この波形データをデコード手段およびパラレル／シリアル変換手段を通して光源駆動部に出力することから、全ての波形データを波形データメモリによって１元的に設定し、１つの伝送系を用いて光源駆動部に送出して光駆動信号を生成することができ、高速、高精度のライトストラテジを実現することができる。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態による光記録装置の構成例を示すブロック図である。
【図２】図１に示す光駆動装置で用いる基準クロックと光駆動用のパルス信号とを示す説明図である。
【図３】図１に示す光記録装置のＲＡＭ部に格納されている波形データの構成例を示す説明図である。
【図４】図１に示す光記録装置のＲＡＭ部に格納されている波形データの構成例を示す説明図である。
【図５】図１に示す光記録装置のパラレル／シリアル変換回路で微小幅パルスを生成する処理を示すタイミングチャートである。
【符号の説明】
１０……レジスタ部、２０……アドレスエンコーダ部、３０……ＲＡＭ部（波形データメモリ）、４０……デコーダ（ＤＥＣ）部、５０……パラレル／シリアル（Ｐ／Ｓ）変換回路、６０……出力回路、７０……ＰＬＬ回路、８０……１６ｔａｐリング発振器、９０……光源駆動部（ＬＤドライバ）、１００……光源（ＬＤ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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