(57)【特許請求の範囲】
【請求項１】
ソース信号のビットストリームがｎビットのソースワードに分割され、前記ソースワードを対応するｍビット・チャネルワードへ変換する変換手段を有し、バイナリ−・ソース信号のデータビットのストリームをバイナリ−・チャネル信号のデータビットのストリームへエンコーディングする装置であって、
ｎ、ｍ、及びｐは整数であり、ｍ＞ｎ≧１且つｐ≧１であり、更にｐは奇数で可変であるとして、前記変換手段はｐ個の連続したｎビット・ソースワードから成るブロックを、ｐ個の連続したｎビット・ソースワードの各ブロックに対する変換がパリティ反転であるように、対応するｐ個の連続したｍビット・チャネルワードから成るブロックへ変換することを特徴とする装置。
【請求項２】
ｍ＝ｎ＋１であることを特徴とする請求項１記載の装置。
【請求項３】
ｎ＝２であることを特徴とする請求項２記載の装置。
【請求項４】
装置は、ソースワードを、表
【表１】
0004489973.tif 000015
に従って、対応するチャネルワードへ変換するように設計されていることを特徴とする請求項３記載の装置。
【請求項５】
変換手段は、（ｄ、ｋ）シーケンス（ここではｄ＝１）の形をしたチャネル信号を得ることができるように、２ビット・ソースワードを対応する３ビット・チャネルワードへ変換するように設計され、当該装置は更に、２ビット・ソースワードから対応するチャネルワードへのエンコーディングがチャネルワード境界においてｄ拘束違反を生じさせることになるソース信号のビットストリームにおける位置を検知し且つこの検知に応じて制御信号をイネーブルにする手段を有し、
前記変換手段は、制御信号がディセーブルであるとき、各２ビット・ソースワードに対する変換がパリティ反転であるように、２ビット・ソースワードを対応する３ビット・チャネルワードへ変換するように設計されていることを特徴とする請求項３又は４記載の装置。
【請求項６】
制御信号がイネーブルにされることが２つの連続したソースワードの変換中に発生した場合、変換手段は、ｄ＝１拘束を保つために、ソースワードのブロックにおける２つのソースワードのうちの１つが４つのチャネルワードＣＷ１〜ＣＷ４のいずれにも一致しない３ビット・チャネルワードへ変換されるように、前記２つの連続した２ビット・ソースワードから成るブロックを２つの対応する３ビット・チャネルワードから成るブロックへ変換するように設計され、
前記制御信号がイネーブルであるとき、前記変換手段は更に、前記２つの連続した２ビット・ソースワードから成るブロックに対する変換がパリティ保存であるように、前記２つの連続した２ビット・ソースワードから成るブロックを対応する２つの連続した３ビット・チャネルワードから成るブロックへ変換するように設計されていることを特徴とする請求項５記載の装置。
【請求項７】
変換手段は、２つの連続した２ビット・ソースワードから成るブロックを、表
【表２】
0004489973.tif 000016
において与えられるコーディングに従って、２つの連続した３ビット・チャネルワードから成るブロックへ変換するように設計されていることを特徴とする請求項１又は６記載の装置。
【請求項８】
ｋが５より大きい値であって、当該装置が更に、２ビット・ソースワードから３ビット・チャネルワードへのエンコーディングがｋ拘束違反を生じさせることになるソース信号のビットストリームにおける位置を検知し且つこの検知に応じて第二の制御信号をイネーブルにする手段を有し、
前記第二の制御信号がイネーブルにされることが３つの連続した２ビット・ソースワードの変換中に発生した場合、前記変換手段は更に、前記３つの２ビット・ソースワードから成るブロックに対する変換がパリティ反転であるように、前記３つの連続した２ビット・ソースワードから成るブロックを対応する３つの連続した３ビット・チャネルワードへ変換し、更にｋ拘束を保つために、ブロック内の３つのソースワードのうちの２つを４つのチャネルワードＣＷ１〜ＣＷ４に一致しない対応する３ビット・ワードへ変換するように設計されていることを特徴とする請求項１、６又は７記載の装置。
【請求項９】
変換手段は、３つの連続した２ビット・ソースワードから成るブロックを、表
【表３】
0004489973.tif 000017
において与えられるコーディングに従って、３つの連続した３ビット・チャネルワードから成るブロックへ変換するように設計されていることを特徴とする請求項１又は８記載の装置。
【請求項１０】
変換手段は、バイナリー・ソース信号に対して信号処理を実行し、次いで前記チャネルワードのａＴプレコーディングを実行するように設計されていることを特徴とする請求項１乃至９のうちのいずれか一項記載の装置。
【請求項１１】
バイナリー・チャネル信号のデータビットのストリームを記録キャリア上のトラックに記録する手段を更に有することを特徴とする請求項１乃至１０のうちいずれか一項記載の装置。
【請求項１２】
ソース信号のビットストリームがｎビットのソースワードに分割され、前記ソースワードを対応するｍビット・チャネルワードへ変換する工程を有し、バイナリ−・ソース信号のデータビットのストリームをバイナリ−・チャネル信号のデータビットのストリームへエンコーディングする方法であって、
ｎ、ｍ、及びｐは整数であり、ｍ＞ｎ≧１且つｐ≧１であり、更にｐは可変であるとして、前記変換工程がｐ個の連続したｎビット・ソースワードから成るブロックを、ｐ個の連続したｎビット・ソースワードの各ブロックに対する変換がパリティ反転であるように、対応するｐ個の連続したｍビット・チャネルワードから成るブロックへ変換することを特徴とする方法。
【請求項１３】
チャネル信号のビットストリームがｍビットのチャネルワードに分割され、ｍビットのチャネルワードを対応するｎビット・ソースワードへ逆変換する逆変換手段を有し、バイナリ−・チャネル信号のデータビットのストリームをバイナリ−・ソース信号のデータビットのストリームへデコーディングする装置であって、
ｎ、ｍ、及びｐは整数であり、ｍ＞ｎ且つｐ≧１であり、更にｐは奇数で可変であるとして、前記逆変換手段がｐ個の連続したｍビット・チャネルワードから成るブロックを、ｐ個の連続したｍビット・チャネルワードの各ブロックに対する変換がパリティ反転であるように、対応するｐ個の連続したｎビット・ソースワードから成るブロックへ逆変換することを特徴とする装置。
【発明の詳細な説明】
【０００１】
本発明は、ソース信号のビットストリームがｎビットのソースワードに分割され、バイナリ−・ソース信号のデータビットのストリームをバイナリ−・チャネル信号のデータビットのストリームへエンコーディングする装置及び方法に関し、この装置は前記ソースワードを対応するｍビット・チャネルワードへ変換する変換手段を有する。本発明は更に、バイナリ−・ソース信号のデータビットのストリームを得るように、上記エンコーディング装置によって得られたバイナリ−・チャネル信号のデータビットのストリームをデコーディングする装置にも関する。
【０００２】
前述のエンコーディング装置は、文献：Ｋ．Ａ．Ｓｃｈｏｕｈａｍｅｒ  Ｉｍｍｉｎｋ、「Ｃｏｄｉｎｇ  ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  ｄｉｇｉｔａｌ  ｒｅｃｏｒｄｅｒｓ」、Ｐｒｅｎｔｉｃｅ  Ｈａｌｌ、ｃｈａｐｔｅｒ５．６．７、ｐｐ．１２７〜１３１、１９９１、から知られる。この本は、パラメータが速度２／３において（１、７）を満足する（ｄ、ｋ）シーケンスを生成するエンコーダについて述べている。このエンコーダは、Ｃｏｈｎらによる米国特許第４，３３７，４５８号によっても提案されている。既知のエンコーディング案はＤＣレベルの存在によって損害を受ける。ＤＣレベルは過剰に大きくなり、通信システムにおいて歪みを引き起こし得る。この歪みは、磁気記録媒体におけるあらゆるデータ記録中の歪みと同様に、ＤＣ成分を扱うことができない。
【０００３】
本発明は、ｎビット・ソースワードを、チャネルワードそれ自体はチャネル信号内にＤＣ成分を生成しないような、対応するｍビット・チャネルワードへエンコーディングする装置、及び、追加的な手段が取られることによって（ｄ、ｋ）シーケンス状のチャネル信号を実現する可能性、を提供することを目的とする。
【０００４】
本発明に掛かる装置は、変換手段がｐ個の連続したｎビット・ソースワードから成るブロックを、ｐ個の連続したｎビット・ソースワードの各ブロックに対する変換がパリティ反転であるように、対応するｐ個の連続したｍビット・チャネルワードから成るブロックへ変換するように設計されていることを特徴とする。ここで、ｎ、ｍ、及びｐは整数であり、ｍ＞ｎ≧１及びｐ≧１であり、更にｐは奇数で可変である。「パリティ反転」とは、変換されるｎビット・ソースワードのパリティは、変換後の対応するｍビット・チャネルワードの（２を法とする加算の後の）パリティを反転させたものである。結果として、ソースワードのパリティとチャネルワードのパリティとの間に特異な関係を得ることができる。この関係が得られると、ａＴプレコーディング後、バイナリ−・チャネル信号に対して効果的なＤＣ制御が可能になる。
【０００５】
本発明に掛かるエンコーディング装置は、一定の長さのコードワードに対して１ビットを加えるビット付加器と組み合わせて用いられることができる。得られる信号は、本発明のエンコーディング装置に適用され得る。エンコーディング装置のチャネル信号は、１Ｔプレコーダに適用される。ビット付加器の目的は、ＤＣ成分の無い、若しくは一定の周波数を有するトラッキング・パイロット信号を含むプレコーダ出力信号が得られるように、変換器の入力信号におけるデータのブロックに対して「０」ビット若しくは「１」ビットを加えることである。プレコーダ出力信号は、記録キャリアに記録される。変換器の入力信号へ「０」ビットを加えると、１Ｔプレコーダの出力信号の極性は同じ極性が維持される。「１」ビットを加えると、１Ｔプレコーダの出力信号において極性反転を生じる。よって、変換器は、１Ｔプレコーダの出力信号の現行のディジタル合計値が時間の関数である望まれるパターンを有することができるように制御され得るような影響を１Ｔプレコーダの出力信号に与える。
【０００６】
本発明に掛かるエンコーディング装置はパリティ反転エンコーディングを実現するという事実のせいで、エンコーディング装置はこの装置がエンコードした信号の極性に影響を与えず、よっていかなる変調も必要とせずにビット付加器と組み合わせて用いることができる。
【０００７】
ｍがｎ＋１と等しく、ｎが２と等しいことが好ましい。１若しくは２と等しいｎに対して、本発明に掛かる装置は、（ｄ、ｋ）シーケンス（ここではｄ＝１）状のチャネル信号を生成するために採用される、後に明らかにされる追加的な手段と共に用いられることができる。ｎがより大きい値であると（１、ｋ）シーケンスの生成はできない。更に、ｎ＝１の場合、これは１ビット・ソースワードが２ビット・チャネルワードへ変換されることを意味し、上記装置によって生成されるチャネル信号におけるビットが１００％増加する。これとは逆に、２ビット・ソースワードから３ビット・チャネルワードへの変換は５０％の増加しか生じない。よってより有益である。
【０００８】
２ビット・ソースワードから３ビット・チャネルワードへのパリティ反転特徴を有する変換は、様々な態様で可能である。このような変換の一つが請求項４の主題である。しかし、テーブルにおける、すなわちトータル４のチャネルコードの順列は様々な態様が可能であることは注記されるべきである。
【０００９】
本発明に掛かる装置は、変換手段が、（ｄ、ｋ）シーケンス（ここではｄ＝１）の形をしたチャネル信号を得ることができるように、２ビット・ソースワードを対応する３ビット・チャネルワードへ変換するように設計されおり、２ビット・ソースワードから対応するチャネルワードへのエンコーディングがチャネルワード境界においてｄ拘束違反を生じる位置を検知し、この検知に応じて制御信号を供給する手段を更に有する装置であって、変換手段は、制御信号が不存在の場合、各２ビット・ソースワードに対する変換がパリティ反転であるように、２ビット・ソースワードを対応する３ビット・チャネルワードへ変換するように設計されていることを特徴とする装置である。
【００１０】
より詳述すれば、上記装置は、変換手段は更に、前記制御信号が存在する場合、前記２つの連続した２ビット・ソースワードから成るブロックに対する変換がパリティ保存であるように、前記２つの連続した２ビット・ソースワードから成るブロックを対応する２つの連続した３ビット・チャネルワードから成るブロックへ変換するように設計されていることを特徴とする装置である。
【００１１】
２つの連続したソースワードのうちの一つ（例えば２番目のソースワード）を４つのチャネルワードＣＷ１〜ＣＷ４に一致しない３ビット・ワードへ変換する方法は、ソースワードから対応するチャネルワードへのエンコーディングがｄ＝１拘束違反を生じているという状況の存在を受信器側で検知する可能性を提供する。そこで、エンコーダは、ブロックのエンコーディングがパリティ保存であり、同様にｄ＝１拘束も満足されるように、２つの２ビット・ソースワードから成るブロックを２つの３ビット・チャネルワードから成るブロックへ変換する。
【００１２】
２つの２ビット・ソースワードから成るブロックのエンコーディングを具体化するため、本発明に掛かる装置は、変換手段が、２つの連続した２ビット・ソースワードから成るブロックを、以下の表で与えられたコーディングに従って、２つの連続した３ビット・チャネルワードから成るブロックへ変換するように設計されていることを特徴とする。
【００１３】
【表４】
0004489973.tif 000002
本発明に掛かる装置は、（ｄ、ｋ）シーケンス（ここでは、ｋは５より大きい値を有する）を生成するために、更に２ビット・ソースワードから３ビット・チャネルワードへのエンコーディングがｋ拘束違反を生じる位置を検知し、この検知に応じて第二の制御信号を供給する手段と共に設けられた装置であって、更に変換手段が、制御信号の存在が３つの連続した２ビット・ソースワードの変換中に発生した場合には、前記３つの２ビット・ソースワードから成るブロックに対する変換がパリティ反転であるように、前記３つの連続した２ビット・ソースワードから成るブロックを対応する３つの連続した３ビット・チャネルワードへ変換し、更に３つの連続したソースワードのうちの２つを、ｋ拘束を保つために、４つのチャネルワードＣＷ１〜ＣＷ４に一致しない対応する３ビット・ワードへ変換するように設計されていることを特徴とする装置である。
【００１４】
この方法は、ｋ拘束を満足させることができるように、且つエンコーディングが依然としてパリティ反転であるように、３つの２ビット・ソースワードから成るブロックを３つの３ビット・チャネルワードから成るブロックへエンコーディングすることができるようにする。３つの連続したソースワードのうちの２つ（例えば２番目及び３番目のソースワード）を４つのチャネルワードＣＷ１〜ＣＷ４に一致しない３ビット・ワードへ変換する方法は、２ビット・ソースワードから対応する３ビット・チャネルワードへのエンコーディングがｋ拘束違反を生じているという状況の存在を受信器側で検知する可能性を提供する。検知すると、デコーダは、上記エンコーディングと同様に反転させる方法で、３つの３ビット・チャネルワードから成るブロックを対応する３つの２ビット・ソースワードから成るブロックへデコードすることができる。
【００１５】
３つの２ビット・ソースワードから成るブロックのエンコーディングを具体化するため、本発明に掛かる装置は、変換手段が、３つの連続した２ビット・ソースワードから成るブロックを、以下の表で与えられたコーディングに従って、３つの連続した３ビット・チャネルワードから成るブロックへ変換するように設計されていることを特徴とする。
【００１６】
【表５】
0004489973.tif 000003
バイナリ−・チャネル信号のデータビットのストリームを、チャネル信号のビットストリームがｍビットのチャネルワードに分割されるように、バイナリ−・ソース信号のデータビットのストリームへデコーディングする装置は、ｍビットのチャネルワードを対応するｎビット・ソースワードへ逆変換するように設計されている逆変換手段を有し、逆変換手段がｐ個の連続したｍビット・チャネルワードから成るブロックを、ｐ個の連続したｍビット・チャネルワードの各ブロックに対する変換がパリティ反転であるように、対応するｐ個の連続したｎビット・ソースワードから成るブロックへ逆変換するように設計されていることを特徴とする。ここで、ｎ、ｍ、及びｐは整数であり、ｍ＞ｎ及びｐ≧１であり、更にｐは奇数で可変である。
【００１７】
公開された欧州特許出願第１９９．０８８Ａ２号は、ｎビット・ソースワードをｍビット・チャネルワードのシーケンスの形をしたＤＣ成分を有さないチャネル信号へ変換する変換器について開示していることは注記されるべきである。しかし、この変換はパリティ反転ではない。
【００１８】
本発明は、以下の図面において更に説明される。
【００１９】
図１は、バイナリー・ソース信号Ｓのデータビットのストリームを受信するための入力端子１を有する装置を示す。端子１は、ソース信号Ｓの２つの連続したソースビットを受信するように２つのセルＸ１及びＸ２を有するシフトレジスタ２の入力と接続されている。シフトレジスタ２は、連続した２ビット・ソースワードＳＷを得ることができるように、シリアル−パラレル変換器として機能する。２つのセルの出力は、セル内に存在するソースビットの論理値（Ｘ１、Ｘ２）を論理回路ＬＣへ供給するために、論理回路ＬＣの２つの入力ｉ１、ｉ２と接続されている。
【００２０】
装置は更に、３つのセルＹ１、Ｙ２、及びＹ３を有する第二のシフトレジスタ４を有する。論理回路ＬＣの出力ｏ１、ｏ２、及びｏ３は、チャネルワードの論理値（ｙ１、ｙ２、ｙ３）を供給するために、シフトレジスタ４の３つのセルＹ１、Ｙ２、及びＹ３の入力とそれぞれ接続されている。シフトレジスタ４の出力６は、出力端子８へ接続されている。シフトレジスタ４は、論理回路ＬＣによって供給される３ビット・チャネルワードＣＷをバイナリー・チャネル信号Ｃのデータビットの直列なストリームへと変換することができるように、パラレル−シリアル変換器として機能する。
【００２１】
論理回路ＬＣは、各２ビット・ソースワードに対する変換がパリティ反転であるように、連続した２ビット・ソースワードＳＷを３ビット・チャネルワードへ変換するように設計されている。
【００２２】
これは、変換されるソースワードにおける「１」の数が、必要であればチャネルワードにおける「１」について２を法とする加算を実行した後の、対応するチャネルワードにおける「１」の逆数であることを意味する。又は、別の言い方をすれば、ソースワードにおける「１」の数が偶数であれば、チャネルワードにおける「１」の数は奇数となり、ソースワードにおける「１」の数が奇数であれば、チャネルワードにおける「１」の数は偶数となる。
【００２３】
例として、変換手段ＬＣは、以下の表１に従って、２ビット・ソースワードＳＷを３ビット・チャネルワードＣＷへ変換するように設計されている。
【００２４】
【表６】
0004489973.tif 000004
ここで注目されるべきは、ソースワードの第一ビットはシフトレジスタ２に最初に適用され、チャネルワードの第一ビットがシフトレジスタ４の出力６から最初に供給されることである。
【００２５】
チャネルワードのビットストリームは、ＮＲＺＩ（ｎｏｎ−ｒｅｔｕｒｎ  ｔｏ  ｚｅｒｏ−ｉｎｖｅｒｓｅ；非ゼロ復帰反転方式）計数で表記され、「１」は磁気記録キャリア上のチャネル信号を記録するための電流に遷移を起こす。
【００２６】
図１の装置は、ｄ＝１拘束を満たす（ｄ，ｋ）シーケンスの形でチャネル信号Ｃを生成するために用いられ得る。これは、チャネル信号の直列なデータストリームにおいて２つの続く「１」の間には少なくとも１つの「０」が存在することを意味する。即ち、チャネル信号における２つ以上の「１」の連鎖が防止される。
【００２７】
図１の装置を用いるなどの２つの連続した２ビット・ソースワードの組み合わせの修正されていない変換は、ｄ＝１拘束に違反する可能性がある。その組み合わせは、修正されていない変換によって２つの３ビット・チャネルワード「１０１  １０１」となる「０１  ０１」、修正されていない変換によって２つの３ビット・チャネルワード「１０１  １００」となる「０１  ００」、修正されていない変換によって２つの３ビット・チャネルワード「００１  １０１」となる「１１  ０１」、修正されていない変換によって２つの３ビット・チャネルワード「００１  １００」となる「１１  ００」、である。
【００２８】
上記のような組み合わせの発生は検知されるべきであり、故に、２つの２ビット・ソースワードから成るブロックから２つの３ビット・チャネルワードから成るブロックへの修正されたエンコードを行う。図１の装置の修正された実施形態は図２ａに示されており、２ビット・ソースワードから３ビット・チャネルワードへの「通常の」エンコーディングに加えて、上記特定された組み合わせの検知も可能であり、更にチャネル信号におけるｄ＝１拘束が依然として満足されているように修正されたエンコーディングを実現することも可能である。
【００２９】
図２ａの装置は、ソース信号Ｓの直列なビットストリームの４つの連続したビット（ｘ１、ｘ２、ｘ３、ｘ４）を受信することができるように４つのセルＸ１〜Ｘ４を有するシフトレジスタを有する。４つのセルの出力は対応する論理回路ＬＣ’の入力ｉ１〜ｉ４にそれぞれ接続されている。装置は更に、検知器ユニットＤ１を有する。検知器ユニットＤ１は、ビットストリーム内のソースワードから対応するチャネルワードへの修正されていないエンコーディングがチャネル信号におけるｄ＝１拘束違反を生じるソース信号の直列なビットストリームにおける位置を検知し、この検知に応じてその出力１０において制御信号を供給するように設計されている。
【００３０】
検知器ユニットＤ１の出力１０は、論理回路ＬＣ’の制御信号入力１２に接続されている。論理回路ＬＣ’は６つの出力ｏ１〜ｏ６を有し、それぞれが第二のシフトレジスタ４’のセルＹ１〜Ｙ６の入力へ接続されている。
【００３１】
制御信号入力１２において制御信号が不存在の場合、論理回路ＬＣ’は、前述の表１に従って、最初の２ビット・ソースワード「ｘ１  ｘ２」を３ビット・チャネルワード「ｙ１  ｙ２  ｙ３」へ変換する。検知器回路Ｄ１が前述の組み合わせの中の一つと等しい２つの２ビット・ソースワードの組み合わせ（ｘ１  ｘ２、ｘ３  ｘ４）を検知すると、論理回路ＬＣ’は直ちに以下の表２によって与えられる修正されたコーディングに従って組み合わせを変換する。
【００３２】
【表７】
0004489973.tif 000005
表から見受けられるように、２つの２ビット・ソースワードの修正されていない変換は、２つの「１」が得られた２つのチャネルワード間の境界において発生するため、ｄ＝１拘束に違反する。よって、論理回路ＬＣ’は、修正されたコーディングにおいて、上記表の左列に与えられた２つの２ビット・ソースワードから成るブロックを上記表２の右列に与えられたような２つの３ビット・チャネルワードから成るブロックへ変換するように設計されている。又、ｄ＝１拘束違反はもはや起きていないことが見受けられる。更に、同様の修正されたエンコーディングはパリティ保存である。これは正しい、なぜなら２ビット・ソースワードから３ビット・チャネルワードへの２度のパリティ反転変換は、組み合わされた変換に対してパリティ保存となるからである。これは、本状況において、２つの２ビット・ソースワードから成るブロックにおける「１」の数が奇数（偶数）の場合、得られる２つの３ビット・チャネルワードから成るブロックにおける「１」の数は奇数（偶数）となることを意味する。更に、上記表において２番目の２つの２ビット・ソースワードのうちの１つは、表１の４つのチャネルワードのうちの１つと等しくない３ビット・チャネルワードへとエンコードされる。これは、受信器側において、表１の４つの３ビット・チャネルワードから成る群に属さない３ビット・チャネルワードの検知が可能であり、故に表２を参照して定義されるエンコーディングの逆である対応するデコーディングが実現され得るからである。
【００３３】
表２に従ってエンコーディングすることによって得られる２つの３ビット・チャネルワードから成るブロックは、論理回路ＬＣ’によってその出力ｏ１〜ｏ６へ供給され、更にチャネルワードはシフトレジスタ４’の６つのセルＹ１〜Ｙ６へ供給される。説明された実施形態から、修正されたエンコーディングが必要な状況はソースワードを利用した検知器Ｄ１によって検知されることは明らかである。
【００３４】
表２を参照して説明された修正されたエンコーディングを実行するための装置の別の構成が図２ｂに示されている。この場合、修正されたコーディングが実行されるべき状況の検知は変換されたチャネルワードを利用して決定される。図２ｂの装置は、修正されていないエンコーディングによって得られた２つの連続した３ビット・チャネルワードを受信するための６つの入力を有する検知器Ｄ１’を有する。検知器Ｄ１’は、修正されていないコーディングを利用して得られた２つの連続した３ビット・チャネルワードが表２の「修正されていないコーディング」である中央列に与えられた４つの６ビット・シーケンスのうちの１つと等しいか否かを検知する。等しければ、検知器Ｄ１’は、その出力１０’において切替信号及びアドレス信号ＡＤを発する。切替信号は、シフトレジスタ４’’の切替信号入力４５へ適用される。アドレス信号ＡＤは、ＲＯＭ４７のアドレス信号入力４６へ適用される。検知器Ｄ１’は、表２の中央列における４つの６ビット・シーケンスの対応する１つの検知に応じて、４つの可能性あるアドレス信号ＡＤ１〜ＡＤ４の１つを生成する。例として、アドレス信号ＡＤ１は検知器Ｄ１がシーケンス「１０１１０１」を検知した時に生成され、アドレス信号ＡＤ４は検知器Ｄ１が６ビット・シーケンス「００１１００」を検知した時に生成される。ＲＯＭ４７は、表２の右列において示された６ビット・シーケンスを記録する。アドレス信号ＡＤ１を受け取ると、ＲＯＭはその出力ｏ１〜ｏ６において６ビット・シーケンス「１０００１０」を供給し、アドレス信号ＡＤ２を受け取ると、ＲＯＭはその出力において６ビット・シーケンス「１０１０１０」を供給する。アドレス信号ＡＤ３を受け取ると、ＲＯＭはその出力において６ビット・シーケンス「００００１０」を供給し、アドレス信号ＡＤ４を受け取ると、ＲＯＭはその出力において６ビット・シーケンス「００１０１０」を供給する。ここで、シフトレジスタ４’’の各メモリ位置は、２つの入力を有する。うち一つは論理回路ＬＣ’の対応する出力と接続され、残りの一つはＲＯＭ４７の対応する出力と接続される。
【００３５】
通常の状況では、ｄ＝１拘束が違反されていない時は、修正されていない変換が実行され、そして切替信号が不存在のためにシフトレジスタ４’’はその上部入力を経由して論理回路ＬＣ’によって供給されるビットを受け入れる。ｄ＝１拘束が違反されると、切替信号入力４５に適用される切替信号により、ＲＯＭによってシフトレジスタ４’’の下部入力へ適用される修正されたシーケンスである６ビット・シーケンスをシフトレジスタが受け入れる。
【００３６】
（ｄ、ｋ）シーケンスにおけるｋ拘束とは、チャネル信号における２つの続く「１」の間に最大ｋ個の「０」の連続が認められることを意味する。
【００３７】
３つの連続した２ビット・ソースワードの修正されていない変換はｋ拘束違反を起こし得る。
【００３８】
例として、ソースワードのシーケンス「１０  １０  １０」は、修正されていない変換によって３つの３ビット・チャネルワード「０００  ０００  ０００」となる。ｋが６、７、若しくは８と等しい（ｄ、ｋ）シーケンスが得られるべき場合、３つの３ビット・チャネルワードの上記のような組み合わせは起きるべきでない。
【００３９】
別の例では、ソースワードのシーケンス「１０  １０  １１」は、修正されていない変換によって３つの３ビット・チャネルワード「０００  ０００  ００１」となる。３つの３ビット・チャネルワードの上記組み合わせはｋ＝６若しくはｋ＝７という拘束を満足しない。更に、３つの３ビット・チャネルワードの上記組み合わせは「０」で終わる従前のチャネルワードの後に続くことが可能であり、故にｋ＝８拘束に違反する可能性がある。更に、組み合わせが「１」で終わると、その組み合わせの後に「１」で始まる３ビット・チャネルワードが続く場合、ｄ＝１拘束に違反する可能性がある。同様の論理はソースワードのシーケンス「００  １０  １０」に対しても有効である。
【００４０】
更に別の例では、ソースワードのシーケンス「００  １０  １１」は、修正されていない変換によって３つの３ビット・チャネルワード「１００  ０００  ００１」となる。この組み合わせは、上記述べたのと同様に、ｄ＝１拘束に違反し得る。
【００４１】
上記のような組み合わせの発生は検知されるべきであり、故に修正されたエンコーディングが行われる。２ビット・ソースワードから３ビット・チャネルワードへの「通常の」エンコーディングに加えて、上記特定された組み合わせを検知でき、更に修正されたエンコーディングを実現できる装置の実施形態が図３に示されている。
【００４２】
図３の装置は、ソース信号Ｓの直列なビットストリームの６つの連続したビットを受信できるように、６つのセルＸ１〜Ｘ６を有するシフトレジスタ２’’を有する。６つのセルの出力は、論理回路ＬＣ’’の対応する入力ｉ１〜ｉ６にそれぞれ接続される。装置は更に、検知器手段Ｄ２を有する。検知器手段Ｄ２は、ビットストリームの修正されていないエンコーディングがチャネル信号Ｃにおけるｋ拘束違反を生じるソース信号の直列なビットストリームにおける位置を検知し、この検知に応じてその出力１５において制御信号を供給するように設計されている。
【００４３】
６つのセルの出力は更に、論理回路ＬＣ’’の４つの入力ｉ１〜ｉ４にそれぞれ接続されている。検知器手段Ｄ２の出力１５は論理回路ＬＣ’’の制御信号入力１６に接続されている。論理回路ＬＣ’’は、第二のシフトレジスタ４’’のセルＹ１〜Ｙ９の入力にそれぞれ接続される９つの出力ｏ１〜ｏ９を有する。
【００４４】
制御信号入力１２及び１６において制御信号が不存在の場合、論理回路ＬＣ’’は２ビット・ソースワード「ｘ１  ｘ２」を前述の表１に従って３ビット・チャネルワード「ｙ１  ｙ２  ｙ３」へ変換する。検知器回路Ｄ１が前述の表２において与えられた組み合わせの１つと等しい２つの２ビット・ソースワードから成るブロック「ｘ１  ｘ２、ｘ３  ｘ４」を検知するとすぐに、論理回路ＬＣ’’は２つの３ビット・チャネルワードから成るブロック「ｙ１  ｙ２  ｙ３、ｙ４  ｙ５  ｙ６」を得ることができるように、表２において与えられた変換則に従って上記組み合わせを変換する。
【００４５】
検知器Ｄ２が前述の組み合わせの１つと等しい３つの２ビット・ソースワードから成るブロック「ｘ１  ｘ２、ｘ３  ｘ４、ｘ５  ｘ６」を検知するとすぐに、論理回路ＬＣ’’は３つの３ビット・チャネルワードから成るブロックを得ることができるように、下記表３において与えられる修正されたコーディングに従って上記ブロックを変換する。
【００４６】
【表８】
0004489973.tif 000006
論理回路ＬＣ’’は、上記表３の左列において与えられる３つの２ビット・ソースワードから成るブロックを、修正されたコーディングモードにおいて、上記表３において右列において与えられる３つの３ビット・チャネルワードから成るブロックへ変換するように設計されている。表３のような修正されたエンコーディングを実現することによって、ｋ＝８拘束を満足するチャネル信号が得られる。更に、同様の修正されたエンコーディングはパリティ反転である。これは、本状況において、２ビット・ソースワード３つから成るブロックにおける「１」の数が奇数（偶数）の場合、得られる３つの３ビット・チャネルワードから成るブロックにおける「１」の数は偶数（奇数）となることを意味する。更に、上記表の２番目及び３番目の３つの２ビット・ソースワードのうちの２つは、表１の４つのチャネルワードの１つと等しくない３ビット・チャネルワードへとエンコードされる。これは、受信器側において、表１の４つの３ビット・チャネルワードから成る群に属さないこれら２つの連続した３ビット・チャネルワードの検知が可能であり、故に表３を参照して定義されるエンコーディングの逆である対応するデコーディングが実現され得る。
【００４７】
表３に従ったエンコーディングによって得られる３つの３ビット・チャネルワードの組み合わせは、論理回路ＬＣ’’によってその出力ｏ１〜ｏ９へ供給され、チャネルワードはシフトレジスタ４’’の９つのセルＹ１〜Ｙ９へ供給される。チャネル信号Ｃの直列なデータストリームは出力端子８へ供給される。
【００４８】
図２ｂを参照して説明したのと同様に、ｋ拘束違反の検知はソース信号レベルの代わりにチャネル信号レベルにおいて行われ得ることは明らかである。
【００４９】
既に述べたように、２ビット・ソースワードから３ビット・チャネルワードへの変換に対する他の変換則も可能である。このような変換則は以下の３つの表：表４、５、及び６で与えられる。
【００５０】
【表９】
0004489973.tif 000007
【００５１】
【表１０】
0004489973.tif 000008
【００５２】
【表１１】
0004489973.tif 000009
２つ若しくは３つの２ビット・ソースワードから成るブロックから２つ若しくは３つの３ビット・チャネルワードから成るブロックへのエンコーディング用の上記変換則の拡張は前述の教えを利用して得られ得ることは明らかである。
【００５３】
エンコーダの別の実施形態は下記表７を参照して説明される。この表は３ビット・ソースワードから４ビット・チャネルワードへのエンコーディングが可能なエンコーダ用の変換則を示す。
【００５４】
【表１２】
0004489973.tif 000010
既に述べたように、上記述べた装置は、極性変換を実現するため、若しくは実現されないため、直列なデータストリームにおいてｑビット毎に１ビットが挿入される変換部と組み合わせるのにとても適している。図４はこのような本分野ではよく知られた組み合わせを示しており、変換部４０の後に本発明４１に掛かる装置７’が置かれ、続いて装置７’の後に１Ｔプレコーダ４２が置かれる。１Ｔプレコーダ４２の出力信号は、装置７’に適用される直列なデータストリームにおいて１つの「０」若しくは１つの「１」を挿入するか否かを制御するように変換部４０に対する制御信号を生成する制御信号生成器４３に適用される。１つの「０」若しくは「１」ビットを挿入すると、常に、プレコーダ４２の出力における現行のディジタル合計値がそれぞれ増加及び減少する、若しくはその逆にそれぞれ減少及び増加する。
【００５５】
図４に示された構成によって、直列なデータストリームに一定周波数のトラッキング・トーンを組み込むこと、又はデータストリームのＤＣ成分をゼロに保つこと、が可能である。更に、装置７’が上記説明されたような（ｄ、ｋ）シーケンスを生成するように設計される時、図４の構成の出力信号は（ｄ、ｋ）ランレングス制限（ＲＬＬ）出力信号となる。変換器４０の実施形態は、文献：Ｂｅｌｌ  Ｓｙｓｔｅｍ  Ｔｅｃｈｎｉｃａｌ  Ｊｏｕｒｎａｌ、Ｖｏｌ．５３、Ｎｏ．６、ｐｐ１１０３−１１０６において与えられている。
【００５６】
図５は、バイナリ−・ソース信号を得るように、図３のエンコーディング装置によって得られた直列なデータストリームをデコーディングするデコーディング装置を示す。デコーディング装置は、チャネル信号を受信するための入力端子５０を有する。この入力端子５０は、９つのセルＹ１〜Ｙ９を有するシフトレジスタ５１の入力５６と接続される。シフトレジスタ５１はシリアルーパラレル変換器として機能し、よって３つの３ビット・チャネルワードから成るブロックは論理回路５２の入力ｉ１〜ｉ９に適用される。論理回路５２は、３つの表：表１、２、及び３、を有する。論理回路５２の出力ｏ１〜ｏ６はシフトレジスタ５４のセルＸ１〜Ｘ６の入力へ接続される。シフトレジスタ５４は出力端子５５と接続された出力５７を有する。デコーダ回路５３は、シフトレジスタ５１のセルＹ４〜Ｙ９の出力へそれぞれ接続された入力ｉ１〜ｉ６と、論理回路５２の制御入力ｃ１及びｃ２へそれぞれ接続された出力ｏ１及びｏ２と、を有し存在する。検知回路５３は、シフトレジスタ５１のセルＹ４、Ｙ５、及びＹ６においてビットパターン「０１０」を検知することができ、シフトレジスタ５１のセルＹ４〜Ｙ９においてビットパターン「０１００１０」を検知することができる。
【００５７】
ビットパターン「０１００１０」を検知すると、検知回路５３はその出力ｏ２上に制御信号を生成し、セルＹ４、Ｙ５、及びＹ６においてビットパターン「０１０」を検知し、且つセルＹ７、Ｙ８、及びＹ９においてビットパターン「０１０」がないことを検知すると、検知回路５３はその出力ｏ１上に制御信号を生成する。
【００５８】
制御信号が不存在の場合、論理回路５２は、セルＹ１、Ｙ２、及びＹ３に記録された３ビット・チャネルワードを、変換表１に従って、対応する２ビット・ソースワードへ変換し、この２ビット・ソースワードをセルＸ１及びＸ２へ供給する。入力ｃ１に制御信号が存在する場合、論理回路５２はセルＹ１〜Ｙ６に記録された２つの３ビット・チャネルワードから成るブロックを、変換表２に従って、２つの２ビット・ソースワードから成るブロックへ変換し、この２つの２ビット・ソースワードをセルＸ１〜Ｘ４に供給する。入力ｃ２に制御信号が存在する場合、論理回路５２はセルＹ１〜Ｙ９に記録された３つの３ビット・チャネルワードから成るブロックを、変換表３に従って、３つの２ビット・ソースワードから成るブロックへ変換し、この３つの２ビット・ソースワードをセルＸ１〜Ｘ６に供給する。このように、チャネル信号の直列なデータストリームはソース信号の直列なデータストリームへ変換される。
【００５９】
入力５０へ供給されたエンコードされた情報は、磁気記録キャリア２３、若しくは光学的記録キャリア２３’などの記録キャリアから情報を再生成することから得ることができる。更に図５の装置は、記録キャリア上のトラックから情報を読み取る読取部６２を有する。読取部６２は、前記トラックから情報を読み取る読取ヘッド６４を有する。
【００６０】
次いで、（１、７）シーケンスを生ずる別の２ビットから３ビットへのパリティ反転変換について説明する。主変換表は以下の通りである。
【００６１】
【表１３】
0004489973.tif 000011
この表において、ソースワード「０１」の変換は、直後の２ビット・ソースワードの変換から得られるチャネルワードの最後のビットによって決まる。この最後のビットが「０」ビットであれば、３ビット・ワードへの変換結果は「１０１」となり、この最後のビットが「１」ビットであれば、３ビット・ワードへの変換結果は「０００」となる。
【００６２】
第一の代替表は、２つの２ビット・ソースワードから成る特定のブロックを変換するために存在する。この第一の代替表は以下の通りである。
【００６３】
【表１４】
0004489973.tif 000012
第二の代替表は、３つの２ビット・ソースワードから成る特定のブロックを変換するために存在する。この第二の代替表は以下の通りである。
【００６４】
【表１５】
0004489973.tif 000013
第三の代替表は、４つの２ビット・ソースワードから成る特定のブロックを変換するために存在する。この第三の代替表は以下の通りである。
【００６５】
【表１６】
0004489973.tif 000014
更に、シーケンス「０１  １１  ０１  ｘｙ」についての修正されていない変換は、シーケンス「１０１  ０１０  １０１  ０１０」を導き得る。最初の２ビット・ソースワードの変換は明らかに３ビット・チャネルワード「１０１」を導き、ｘｙは３ビット・チャネルワード「０１０」を導く２ビット・ソースワードである。このようなシーケンスは好ましくない。なぜなら、それは反復最小遷移ランレングス（Ｒｅｐｅａｔｅｄ  Ｍｉｎｉｍｕｍ  Ｔｒａｎｓｉｔｉｏｎ  Ｒｕｎｌｅｎｇｔｈ；ＲＭＴＲ）の長さに対する要求に違反するからである。よって、上記のようなシーケンスが発生すると、このシーケンスはシーケンス「００１  ０００  ０００  ０１０」に変換される。
【００６６】
本発明は、その好ましい実施形態について参照し説明されたが、これらが限定的な例でないことは明らかである。よって、当業者には請求項によって定義された本発明の範囲をから逸脱することなく多様な変形例が明らかであろう。例として、図５のデコーディング装置は、その装置において検知器５３が図５において開示されたようにエンコードされた情報からではなく代わりにデコードされた情報からデコードする多様に変形された状況を検知するという装置へと変形され得る。更に、例として、変換器ユニット７’及びプレコーダ４２は、１つに組み合わされたユニットととし、入ってきたｎビット・ソースワードによって、変換表を通って、これらｎビット・ソースワードは上記組み合わされたユニットの３ビット出力ワードへ直接的に変換されるようにすることもできることも注目される。更に、請求項に記載されたようなパリティ反転変換は、米国特許第５，４７７，２２２号記載のものなどのパリティ保存コーダを適用すること、及び、２ビット・ソースワードに対してパリティ保存コーダを適用する前に、２ビット・ソースワードを「１０」若しくは「０１」のいずれかを伴った排他的論理和（ＥＸＯＲ）処理すること（ここでの意味は、２ビット・ソースワードの最上位ビットと「１０」若しくは「０１」の最上位ビットとの排他的論理和を取り、且つ、２ビット・ソースワードの最下位ビットと「１０」若しくは「０１」の最下位ビットとの排他的論理和を取ること）、によっても得ることができることは注目されるべきである。
【００６７】
更に、いかなる参照符号も請求項の範囲を限定しない。本発明は、ハードウェア及びソフトウェアいずれによっても実施されることができ、いくつかの「手段」はハードウェアの同じ要素によて表され得る。「有する」という語は請求項に記載された以外の他の要素若しくは工程の存在を排除するものではない。更に、「一つの」という語は、この語に続く要素が複数のそのような要素の存在を排除するものではない。加えて、本発明は、それぞれの及びすべての新規性ある特徴若しくは特徴の組み合わせの上にある。
【図面の簡単な説明】
【図１】  本発明に掛かる装置の第一の実施形態を示す図である。
【図２ａ】  本発明に掛かる装置の第二の実施形態を示す図である。
【図２ｂ】  本発明に掛かる装置の第三の実施形態を示す図である。
【図３】  本発明に掛かる装置の第四の実施形態を示す図である。
【図４】  直列なソース信号の等距離位置に１ビットを挿入する構成における本発明に掛かる装置の利用を示す図である。
【図５】  本発明に掛かるデコーディング装置の実施形態を示す図である。
【図１】
0004489973.tif 000018
【図２ａ】
0004489973.tif 000019
【図２ｂ】
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【図３】
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【図４】
0004489973.tif 000022
【図５】
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