(57)【特許請求の範囲】
【請求項１】
所定の演算を実行する演算要素手段と、
前記演算要素手段における信号の入力部分および/または出力部分となる入力/出力接続手段と、
複数の配線からなり、前記入力/出力接続手段を介して前記演算要素手段を接続する相互接続手段と、
前記相互接続手段の交点の間に配置され、前記相互接続手段を切断、順方向駆動、または逆方向駆動する双方向リピータ手段と、
前記相互接続手段の交点に配置され、その交点において前記相互接続手段を結合する相互接続結合手段とを有し、
前記相互接続結合手段は結線である、プログラマブル半導体装置。
【請求項２】
前記相互接続手段は、縦方向、横方向の配線からなる、請求項１記載のプログラマブル半導体装置。
【請求項３】
前記相互接続手段は、縦方向、横方向、斜め方向の配線からなる、請求項１記載のプログラマブル半導体装置。
【請求項４】
前記相互接続手段は、複数チャネル設けられている、請求項１記載のプログラマブル半導体装置。
【請求項５】
前記入力/出力接続手段は、前記相互接続手段の複数チャネルのいずれかに任意に接続可能である、請求項１記載のプログラマブル半導体装置。
【請求項６】
前記双方向リピータ手段は、
順方向または逆方向に駆動可能な双方向リピータ駆動手段と、
前記双方向リピータ駆動手段をオフ、順方向駆動、または逆方向駆動に制御する双方向リピータ制御手段とからなる、請求項１記載のプログラマブル半導体装置。
【請求項７】
前記双方向リピータ駆動手段は、３ステートバッファ対からなる、請求項６記載のプログラマブル半導体装置。
【請求項８】
前記双方向リピータ制御手段は、前記プログラマブル半導体装置の構成情報を記憶したメモリ素子からなる、請求項６記載のプログラマブル半導体装置。
【請求項９】
所定の演算を実行する演算要素手段と、
前記演算要素手段における信号の入力部分および/または出力部分となる入力/出力接続手段と、
複数の配線からなり、前記入力/出力接続手段を介して前記演算要素手段を接続する相互接続手段と、
前記相互接続手段の交点の間に配置され、前記相互接続手段を切断、順方向駆動、または逆方向駆動する双方向リピータ手段と、
前記相互接続手段の交点に配置され、その交点において前記相互接続手段を結合する相互接続結合手段とを有し、
前記双方向リピータ手段は、
順方向または逆方向に駆動可能な双方向リピータ駆動手段と、
前記双方向リピータ駆動手段をオフ、順方向駆動、または逆方向駆動に制御する双方向リピータ制御手段とからなり、
前記双方向リピータ制御手段は、
前記双方向リピータ駆動手段をオンまたはオフに制御するための双方向リピータスイッチ制御信号を出力する双方向リピータスイッチ制御手段と、
前記双方向リピータスイッチ制御手段からの前記双方向リピータスイッチ制御信号を入力とすると共に、前記演算要素手段からの出力イネーブル信号を入力として、前記双方向リピータ駆動手段をオフ、順方向駆動、または逆方向駆動に制御するための双方向リピータ制御信号を前記双方向リピータ駆動手段に出力する双方向リピータ方向制御手段とからなる、プログラマブル半導体装置。
【請求項１０】
所定の演算を実行する演算要素手段と、
前記演算要素手段における信号の入力部分および/または出力部分となる入力/出力接続手段と、
複数の配線からなり、前記入力/出力接続手段を介して前記演算要素手段を接続する相互接続手段と、
前記相互接続手段の交点の間に配置され、前記相互接続手段を切断、順方向駆動、または逆方向駆動する双方向リピータ手段と、
前記相互接続手段の交点に配置され、その交点において前記相互接続手段を結合する相互接続結合手段とを有し、
前記双方向リピータ手段は、
順方向または逆方向に駆動可能な双方向リピータ駆動手段と、
前記双方向リピータ駆動手段をオフ、順方向駆動、または逆方向駆動に制御する双方向リピータ制御手段とからなり、
前記双方向リピータ制御手段の一部は、
前記双方向リピータ駆動手段をオンまたはオフに制御するための双方向リピータスイッチ制御信号を出力する双方向リピータスイッチ制御手段と、
前記双方向リピータスイッチ制御手段からの前記双方向リピータスイッチ制御信号を入力とすると共に、前記演算要素手段からの出力イネーブル信号を入力として、前記双方向リピータ駆動手段をオフ、順方向駆動、または逆方向駆動に制御するための双方向リピータ制御信号を前記双方向リピータ駆動手段に出力する双方向リピータ方向制御手段とからなり、
前記双方向リピータ制御手段の残りは、
前記演算要素手段からの出力イネーブル信号を入力として、前記双方向リピータ駆動手段をオフ、順方向駆動、または逆方向駆動に制御するための双方向リピータ制御信号を前記双方向リピータ駆動手段に出力する双方向リピータ方向制御手段のみからなる、プログラマブル半導体装置。
【請求項１１】
前記双方向リピータスイッチ制御手段は、前記プログラマブル半導体装置の構成情報を記憶したメモリ素子からなる、請求項９または１０記載のプログラマブル半導体装置。
【請求項１２】
所定の演算を実行する演算要素手段と、
前記演算要素手段における信号の入力部分および/または出力部分となる入力/出力接続手段と、
複数の配線からなり、前記入力/出力接続手段を介して前記演算要素手段を接続する相互接続手段と、
前記相互接続手段の交点の間に配置され、前記相互接続手段を切断、順方向駆動、または逆方向駆動する双方向リピータ手段と、
前記相互接続手段の交点に配置され、その交点において前記相互接続手段を結合する相互接続結合手段とを有し、
前記双方向リピータ手段は、
順方向または逆方向に駆動可能な双方向リピータ駆動手段と、
前記双方向リピータ駆動手段をオフ、順方向駆動、または逆方向駆動に制御する双方向リピータ制御手段とからなり、
前記双方向リピータ制御手段は、当該双方向リピータ制御手段の出力をタイミング信号により同期化する構成である、プログラマブル半導体装置。
【請求項１３】
前記双方向リピータ方向制御手段は、
前記演算要素手段からの出力イネーブル信号と、前記相互接続手段に沿って配線されるイネーブル信号接続手段からのイネーブル信号との論理和を演算する論理和ゲートと、
前記論理和ゲートによる演算結果と前記双方向リピータスイッチ制御手段からの前記双方向リピータスイッチ制御信号との論理積を演算し、該演算結果を前記双方向リピータ制御信号として出力する論理積ゲートとからなる、請求項９または１０記載のプログラマブル半導体装置。
【請求項１４】
前記双方向リピータ方向制御手段は、
前記相互接続手段に沿って配線されるイネーブル信号接続手段に接続されたイネーブル信号スイッチ手段と、
前記イネーブル信号スイッチ手段の制御を行うイネーブル信号スイッチ制御手段と、
前記イネーブル信号接続手段からの前記イネーブル信号の伝搬方向を検出し、該検出結果を前記双方向リピータ制御信号として出力するイネーブル信号伝搬方向検出手段とからなる、請求項９または１０記載のプログラマブル半導体装置。
【請求項１５】
前記イネーブル信号スイッチ手段は、
ｎＭＯＳトランジスタからなり、
前記イネーブル信号スイッチ制御手段は、
前記イネーブル信号スイッチ手段の両側の前記イネーブル信号接続手段からのイネーブル信号の論理積を演算する論理積ゲートと、
前記論理積ゲートによる演算結果と前記双方向リピータスイッチ制御手段からの前記双方向リピータスイッチ制御信号の反転信号との否定論理和を演算する否定論理和ゲートとからなり、
前記イネーブル信号伝搬方向検出手段は、
前記イネーブル信号スイッチ手段の両側の前記イネーブル信号接続手段からの前記イネーブル信号をそれぞれ入力するとともに前記双方向リピータスイッチ制御信号を反転入力し、互いに出力を他の否定論理和ゲートの入力として帰還する２つの否定論理和ゲートからなり、該２つの否定論理和ゲートのそれぞれによる否定論理和の演算結果を前記双方向リピータ制御信号として出力するＮＯＲラッチ回路である、請求項１４記載のプログラマブル半導体装置。
【請求項１６】
前記イネーブル信号スイッチ手段は、
ｎＭＯＳトランジスタからなり、
前記イネーブル信号スイッチ制御手段は、
前記イネーブル信号スイッチ手段の両側の前記イネーブル信号接続手段からの前記イネーブル信号の否定論理積を演算する否定論理積ゲートからなり、
前記イネーブル信号伝搬方向検出手段は、
前記イネーブル信号スイッチ手段の両側の前記イネーブル信号接続手段からの前記イネーブル信号をそれぞれ入力し、互いに出力を他の否定論理和ゲートの入力として帰還する２つの否定論理和ゲートからなり、該２つの否定論理和ゲートのそれぞれによる否定論理和の演算結果を前記双方向リピータ制御信号として出力するＮＯＲラッチ回路である、請求項１４記載のプログラマブル半導体装置。
【請求項１７】
前記演算要素手段からの前記出力イネーブル信号を駆動する協働型ダイナミックバッファをさらに有する、請求項１４記載のプログラマブル半導体装置。
【請求項１８】
前記協働型ダイナミックバッファは、タイミング信号と、前記演算要素手段からの前記出力イネーブル信号と出力信号とを入力とし、前記タイミング信号に応じてプリチャージあるいはプリディスチャージ処理を行い、該処理を行わない期間においては前記出力イネーブル信号に応じてバッファ出力を行い、前記出力イネーブル信号が不活性の場合は出力信号の変化に応じてバッファ出力を行う、請求項１７記載のプログラマブル半導体装置。
【請求項１９】
前記タイミング信号は、構成確定期間と構成変更期間とを持ち、
前記タイミング信号が構成変更期間である場合に、前記出力イネーブル信号および前記双方向リピータスイッチ制御信号の切り替えが行われ、次に前記タイミング信号が構成確定期間になった時点で、前記イネーブル信号伝搬方向検出手段から出力される前記双方向リピータ制御信号が決定される、請求項１８記載のプログラマブル半導体装置。
【請求項２０】
前記演算要素手段は、入力される制御信号に応じて前記所定の演算を実行する、請求項１記載のプログラマブル半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の演算を行う演算要素部の機能および演算要素部間の接続を変更可能なプログラマブル半導体装置に関し、特に、演算要素部のサイズが大きい場合に演算要素部間の接続を、少ない素子数および少ない制御線数でダイナミックに再構成するためのプログラマブル半導体装置に関する。
【背景技術】
【０００２】
近年の半導体技術の発展に伴い、ユーザが所望の機能をプログラマブルに短期間で実現可能なＦＰＧＡ（フィールド・プログラマブル・ゲートアレイ）に代表されるプログラマブル半導体装置が広く普及している。【０００３】
また、その他のプログラマブル半導体装置として、演算要素部をゲートレベルからプロセッサレベルに大型化して性能を向上し、ダイナミックに再構成することが可能なＤＲＰ（ダイナミック・リコンフィギャラブル・プロセッサ）も提案されている。【０００４】
このような状況の下、近年の微細化技術の進展に伴い、半導体装置においては、１チップあたりに搭載される機能を大規模化することが可能となっている。しかし、大規模化に伴い、演算要素部を相互に接続する相互接続部における遅延および信頼性の低下が問題となる。そこで、最近では、相互接続部にリピータを挿入することが提案されている。【０００５】
例えば、特開２０００−２０１０６６号公報（以下、特許文献１と称する）においては、上位レベルの相互接続リソースに双方向リピータを設けたプログラマブル・ロジック・デバイスが開示されている（特許文献１の第４−５頁、図２参照）。【０００６】
より具体的には、特許文献１に開示されたプログラマブル・ロジック・デバイスは、図１に示すように、演算要素部（ＰＥ）１と、入力/出力接続部２と、入力/出力接続部２を介して演算要素部（ＰＥ）１を接続する相互接続部３と、相互接続部３の交点の間に配置される双方向リピータ部４と、演算要素部（ＰＥ）１間の接続を切り替えるためのセレクタ８とからなる。このプログラマブル・ロジック・デバイスにおいては、双方向リピータ部４を制御するための方向制御情報を保持しておき、その方向制御情報を基にセレクタ８にて双方向リピータ部４の制御を行い、相互接続部３を切断、順方向駆動、または逆方向駆動する。【０００７】
また、特許第３２８４９９５号明細書（以下、特許文献２と称する）においては、パスドライバ制御信号の論理和を活用して双方向リピータの制御を行う双方向バスリピータ制御装置（特許文献２の図１参照）、論理積ブロックを追加して双方向リピータへの双方向リピータ制御信号の伝送停止を行う双方向バスリピータ制御装置（特許文献２の図１０参照）、および、協働型ダイナミックバッファを用いて双方向リピータの制御を行う双方向バスリピータ制御装置（特許文献２の図１９および図２１参照）が開示されている。【０００８】
しかしながら、特許文献１に開示されたプログラマブル・ロジック・デバイスにおいては、双方向リピータとその双方向リピータ用の制御回路（メモリ素子、制御配線）とが必要になるため、回路面積が増加してしまうという問題点がある。具体的には、回路の構成パタンおよび双方向リピータ数に応じた数の制御配線およびメモリ素子が必要となる。【０００９】
また、特許文献２に開示された双方向バスリピータ制御装置においては、当該双方向バスリピータ制御装置をプログラマブル半導体装置に適用するための技術が開示されていないという問題点がある。そのため、この双方向バスリピータ制御装置をプログラマブル半導体装置へ適用することは困難であると考えられる。
【発明の開示】
【００１０】
本発明の目的は、演算要素を相互に接続する相互接続部にリピータを挿入する場合において、回路面積が増加することを抑制することができるプログラマブル半導体装置を提供することにある。
【００１１】
本発明のプログラマブル半導体装置は、所定の演算を実行する演算要素手段と、演算要素手段における信号の入力部分および/または出力部分となる入力/出力接続手段と、複数の配線からなり、入力/出力接続手段を介して演算要素手段を接続する相互接続手段と、相互接続手段の交点の間に配置され、相互接続手段を切断、順方向駆動、または逆方向駆動する双方向リピータ手段と、相互接続手段の交点に配置され、その交点において相互接続手段を結合する相互接続結合手段とを備えることを特徴とするものである。
【００１２】
より具体的には、双方向リピータ手段は、順方向または逆方向に駆動可能な双方向リピータ駆動手段と、双方向リピータ駆動手段をオフ、順方向駆動、または逆方向駆動に制御する双方向リピータ制御手段とからなる。また、双方向リピータ制御手段は、双方向リピータ駆動手段をオンまたはオフに制御するための双方向リピータスイッチ制御信号を出力する双方向リピータスイッチ制御手段と、双方向リピータスイッチ制御手段からの双方向リピータスイッチ制御信号を入力とすると共に、演算要素手段からの出力イネーブル信号を入力として、双方向リピータ駆動手段をオフ、順方向駆動、または逆方向駆動に制御するための双方向リピータ制御信号を双方向リピータ駆動手段に出力する双方向リピータ方向制御手段とからなる。
【００１３】
このように本発明においては、演算要素手段間接続を双方向リピータ手段の制御のみで実現することができる。そのため、従来のように、演算要素手段間接続を切り替えるためのセレクタと信号線駆動のためのリピータとを個別に適用する場合に比べて、セレクタを不要にできるとともに、素子数、制御線数を削減でき、それにより、リピータ機能とプログラマブル機能を小面積で実現することができる。
【００１４】
また、本発明においては、双方向リピータ手段内の双方向リピータ方向制御手段において、演算要素手段からの出力イネーブル信号と、双方向リピータスイッチ制御手段からの双方向リピータスイッチ制御信号とに応じて、相互接続手段の方向制御、すなわち双方向リピータの方向制御を自動化することができる。そのため、従来のように、双方向リピータ制御のための方向制御情報が不要となり、その分だけ、メモリ素子数、制御配線数を削減でき、それにより、双方向リピータ制御機能を小面積で実現することができる。
【図面の簡単な説明】
【００１５】
【図１】特許文献１に示された従来のプログラマブル半導体装置の全体構成を示すブロック図である。
【図２】本発明の第１の実施形態のプログラマブル半導体装置の全体構成を示すブロック図である。
【図３】本発明の第１の実施形態のプログラマブル半導体装置における双方向リピータ部４の構成を示すブロック図である。
【図４】本発明の第１の実施形態のプログラマブル半導体装置における双方向リピータ駆動部１１の構成を示すブロック図である。
【図５】本発明の第１の実施形態のプログラマブル半導体装置における双方向リピータ制御部１２の構成を示すブロック図である。
【図６】本発明の第１の実施形態のプログラマブル半導体装置における双方向リピータ制御部１２の他の構成を示すブロック図である。
【図７】本発明の第１の実施形態のプログラマブル半導体装置の基本単位の構成を示すブロック図である。
【図８】本発明の第１の実施形態のプログラマブル半導体装置の基本単位の動作を説明するタイミングチャートである。
【図９】本発明の第２の実施形態のプログラマブル半導体装置の全体構成を示すブロック図である。
【図１０】本発明の第３の実施形態のプログラマブル半導体装置の全体構成を示すブロック図である。
【図１１】本発明の第４の実施形態のプログラマブル半導体装置の全体構成を示すブロック図である。
【図１２】本発明の第４の実施形態のプログラマブル半導体装置における常時オン双方向リピータ部６の構成を示すブロック図である。
【図１３】本発明の第４の実施形態のプログラマブル半導体装置における常時オン双方向リピータ制御部１３の構成を示すブロック図である。
【図１４】本発明の第１から第４の実施形態のプログラマブル半導体装置における双方向リピータ部４または常時オン双方向リピータ部６の同期化のための構成を示すブロック図である。
【図１５】本発明の実施例１のプログラマブル半導体装置の基本単位における双方向リピータ方向制御部３３の構成を示す回路図である。
【図１６】本発明の実施例２のプログラマブル半導体装置の基本アレイ単位の構成を示す回路図である。
【図１７】本発明の実施例３のプログラマブル半導体装置の基本アレイ単位の構成を示す回路図である。
【図１８】本発明の実施例４のプログラマブル半導体装置の基本単位の構成を示す回路図である。
【図１９】本発明の実施例４のプログラマブル半導体装置における協働型ダイナミックバッファ４５の構成を示す回路図である。
【図２０】本発明の実施例４のプログラマブル半導体装置における協働型ダイナミックバッファ４５の他の構成を示す回路図である。
【図２１】本発明の実施例４のプログラマブル半導体装置における協働型ダイナミックバッファ４５の特性を示す波形である。
【図２２】本発明の実施例４のプログラマブル半導体装置の基本単位の動作を説明するタイミングチャートである。
【図２３】本発明の実施例５のプログラマブル半導体装置の基本アレイ単位の構成を示す回路図である。
【図２４】本発明の実施例６のプログラマブル半導体装置の基本アレイ単位の構成を示す回路図である。
【図２５】本発明の実施例６のプログラマブル半導体装置における協働型ダイナミックバッファ４５の構成を示す回路図である。
【図２６】本発明の実施例６におけるプログラマブル半導体装置における協働型ダイナミックバッファ４５の他の構成を示す回路図である。
【図２７】本発明の実施例６のプログラマブル半導体装置における常時オン双方向リピータ方向制御部３４の構成を示す回路図である。
【発明を実施するための最良の形態】
【００１６】
（第１の実施形態）
図２は、本発明の第１の実施形態のプログラマブル半導体装置の全体構成を示すブロック図である。【００１７】
図２に示すように、本実施形態のプログラマブル半導体装置は、入力される制御信号に応じて所定の演算を実行する演算要素部（ＰＥ）１と、演算要素部（ＰＥ）１における信号の入力部分および/または出力部分となる入力/出力接続部２と、縦、横方向の複数の配線からなり、入力/出力接続部２を介して演算要素部（ＰＥ）１を接続する相互接続部３と、相互接続部３の交点の間に配置され、相互接続部３を切断、順方向駆動、または逆方向駆動する双方向リピータ部４と、相互接続部３の交点に配置され、その交点において相互接続部３を結合する結線である相互接続結合部５とからなる。このプログラマブル半導体装置は、これらの構成要素によって所望の機能のための通信網を実現する構成となっている。【００１８】
双方向リピータ部４は、図３に示すように、順方向または逆方向に駆動可能な双方向リピータ駆動部（ＢＲ）１１と、双方向リピータ駆動部（ＢＲ）１１をオフ、順方向駆動、または逆方向駆動に制御する双方向リピータ制御部（ＢＲＣ）１２とからなる。【００１９】
双方向リピータ駆動部（ＢＲ）１１は、図４に示すように、３ステートバッファ対２１からなる。【００２０】
双方向リピータ制御部（ＢＲＣ）１２は、図５に示すように、本プログラマブル半導体装置の構成情報を記憶したメモリ素子３１からなる。または、双方向リピータ制御部（ＢＲＣ）１２は、図６に示すように、双方向リピータ駆動部（ＢＲ）１１をオンまたはオフに制御するための双方向リピータスイッチ制御信号を出力する双方向リピータスイッチ制御部（ＢＲＳＷＣ）３２と、双方向リピータスイッチ制御部（ＢＲＳＷＣ）３２からの双方向リピータスイッチ制御信号を入力とすると共に、演算要素部（ＰＥ）からの出力イネーブル信号を入力として、双方向リピータ駆動部（ＢＲ）１１をオフ、順方向駆動、または逆方向駆動に制御するための双方向リピータ制御信号を双方向リピータ駆動部（ＢＲ）１１に出力する双方向リピータ方向制御部（ＢＲＤＣ）３３とからなる。なお、双方向リピータ制御部（ＢＲＣ）１２の一部が、双方向リピータ方向制御部（ＢＲＤＣ）３３と双方向リピータスイッチ制御部（ＢＲＳＷＣ）３２とからなり、残りの双方向リピータ制御部（ＢＲＣ）１２が、双方向リピータ方向制御部（ＢＲＤＣ）３３のみからなる構成とすることも可能である。【００２１】
双方向リピータスイッチ制御部（ＢＲＳＷＣ）３２は、図５に示したようなメモリ素子３１からなる。または、双方向リピータスイッチ制御部（ＢＲＳＷＣ）３２は、一般的なアービタ回路からなる。【００２２】
次に、双方向リピータ制御部（ＢＲＣ）１２が図６に示すように双方向リピータスイッチ制御部（ＢＲＳＷＣ）３２と双方向リピータ方向制御部（ＢＲＤＣ）３３とからなる場合のプログラマブル半導体装置の基本単位の構成について、図７を用いて詳細に説明する。【００２３】
図７に示すように、双方向リピータ方向制御部（ＢＲＤＣ）３３は、双方向リピータスイッチ制御部（ＢＲＳＷＣ）３２から出力される双方向リピータスイッチ制御信号（ＴＲＮ）を入力とし、また、演算要素部（ＰＥ）１の出力イネーブル（ｅｎａｂｌｅ）信号駆動部３５から出力される出力イネーブル信号ＯＥ０，ＯＥ１を入力として、双方向リピータ駆動部（ＢＲ）１１に対して双方向リピータ制御信号ＥＮを出力し、双方向リピータ駆動部（ＢＲ）１１をオフ、順方向駆動、または逆方向駆動に制御する。【００２４】
なお、横方向に設けた相互接続部３に配置された双方向リピータ部４では、双方向リピータ制御信号ＥＮは、双方向リピータ制御信号ＥＮＲ，ＥＮＬの２つの信号からなる。この場合、双方向リピータ方向制御部（ＢＲＤＣ）３３は、例えば、双方向リピータ駆動部（ＢＲ）１１を左から右方向に駆動させる場合は、双方向リピータ制御信号ＥＮＲ＝１、ＥＮＬ＝０とし、逆に、双方向リピータ駆動部（ＢＲ）１１を右から左方向に駆動させる場合は、双方向リピータ制御信号ＥＮＲ＝０、ＥＮＬ＝１とする。また、縦方向に設けた相互接続部３に配置された双方向リピータ部４では、双方向リピータ制御信号ＥＮは、双方向リピータ制御信号ＥＮＵ，ＥＮＤの２つの信号からなる。【００２５】
次に、図８のタイミングチャートを用いて、プログラマブル半導体装置の基本単位の動作について説明する。図８は、双方向リピータスイッチ制御部（ＢＲＳＷＣ）３２から出力される双方向リピータスイッチ制御信号ＴＲＮと、演算要素部（ＰＥ）１から出力される出力イネーブル信号ＯＥ０，ＯＥ１と、双方向リピータ方向制御部（ＢＲＤＣ）３３から出力される双方向リピータ制御信号ＥＮＲ，ＥＮＬとの関係を示す。【００２６】
図８に示すように、双方向リピータスイッチ制御信号ＴＲＮ＝０である時には、双方向リピータ駆動部（ＢＲ）１１をオフにするために、双方向リピータ制御信号ＥＮＲ＝ＥＮＬ＝０となる。双方向リピータスイッチ制御信号ＴＲＮ＝１になった時点では、出力イネーブル信号ＯＥ０＝１、ＯＥ１＝０であり、演算要素部（ＰＥ）１の左側から出力がある。そのため、双方向リピータ駆動部（ＢＲ）１１を左から右方向に駆動させるために、双方向リピータ制御信号ＥＮＲ＝１、ＥＮＬ＝０となる。【００２７】
（第２の実施形態）
図９は、本発明の第２の実施形態のプログラマブル半導体装置の全体構成を示すブロック図である。【００２８】
上述の第１の実施形態においては、相互接続部３を１チャネル設けるとともに、入力/出力接続部２を２セット設けて１チャネルの相互接続部３に接続可能な構成とした。これに対して、本実施形態では、図９に示すように、相互接続部３を２チャネル設けるとともに、入力/出力接続部２を３セット設けて２チャネルの相互接続部３に接続可能な構成としている。相互接続部３のチャネル数や入力/出力接続部２のセット数は、所望の機能を実現するために必要な分だけ設けるものであり、特に限定されるものではないが、少ないほうが小面積化のために望ましい。相互接続部３の１チャネルで表されるビット数についても同様に特に限定されるものではない。【００２９】
（第３の実施形態）
図１０は、本発明の第３の実施形態のプログラマブル半導体装置の全体構成を示すブロック図である。【００３０】
上述の第１の実施形態においては、相互接続部３を縦方向と横方向に設ける構成とした。これに対して、本実施形態では、図１０に示すように、相互接続部３を斜め方向にも追加した構成としている。また、相互接続部３を、もう１方向斜めに追加する構成とすることも可能である。【００３１】
（第４の実施形態）
図１１は、本発明の第４の実施形態のプログラマブル半導体装置の全体構成を示すブロック図である。【００３２】
上述の第１の実施形態においては、相互接続部３の交点の間に双方向リピータ部４のみを設ける構成とした。これに対して、本実施形態では、図１１に示すように、相互接続部３の交点の間に、双方向リピータ部４の他に、常時オン状態である常時オン双方向リピータ部６を追加した構成としている。常時オン双方向リピータ部６の配置場所、個数は、特に制限されるものではないが、個数が少ないほうが小面積化のために望ましい。【００３３】
常時オン双方向リピータ部６は、図１２に示すように、双方向リピータ駆動部（ＢＲ）１１と、双方向リピータ駆動部（ＢＲ）１１をオフ、順方向駆動、または逆方向駆動に制御する常時オン双方向リピータ制御部（ＢＲＣ）１３とからなる。【００３４】
常時オン双方向リピータ制御部（ＢＲＣ）１３は、本プログラマブル半導体装置の構成情報を記憶した、図５に示したようなメモリ素子３１からなる。または、常時オン双方向リピータ制御部（ＢＲＣ）１３は、図１３に示すように、演算要素部（ＰＥ）からの出力イネーブル信号を入力として、双方向リピータ駆動部（ＢＲ）１１をオフ、順方向駆動、または逆方向駆動に制御するための双方向リピータ制御信号を双方向リピータ駆動部（ＢＲ）１１に出力する常時オン双方向リピータ方向制御部（ＢＲＤＣ）３４からなる。【００３５】
次に、図１４を用いて、双方向リピータ部４および常時オン双方向リピータ部６の同期化を実現するための構成について説明する。【００３６】
図１４に示すように、双方向リピータ部４は、図３に示した双方向リピータ駆動部（ＢＲ）１１と双方向リピータ制御部（ＢＲＣ）１２との間に、タイミング信号が入力されるレジスタ部１４を挿入した構成になっている。このように、双方向リピータ制御部（ＢＲＣ）１２の出力部分にレジスタ部１４を挿入し、双方向リピータ制御部（ＢＲＣ）１２の出力をタイミング信号により同期化する。これにより、演算要素部（ＰＥ）１内の出力バッファ（不図示）の出力と、双方向リピータ駆動部（ＢＲ）１１の３ステートバッファ対２１の出力とがショートしてバスファイト状態になることを回避可能となる。また、演算要素部（ＰＥ）１の出力バッファからの信号出力タイミングも揃えることが可能となる。【００３７】
常時オン双方向リピータ部６についても、図１４と同様に、図１２に示した双方向リピータ駆動部（ＢＲ）１１と常時オン双方向リピータ制御部（ＢＲＣ）１３との間に、レジスタ部１４を挿入することで同期化が実現可能となる。【００３８】
次に、具体的な実施例を用いて本発明の構成および動作について説明する。
【実施例１】
【００３９】
図１５は、本発明の実施例１のプログラマブル半導体装置の基本単位における双方向リピータ方向制御部（ＢＲＤＣ）３３の構成を示す回路図である。【００４０】
図１５に示すように、双方向リピータ方向制御部（ＢＲＤＣ）３３は、演算要素部（ＰＥ）１からの出力イネーブル信号ＯＥ０，ＯＥ１と、相互接続部３の交点に対応する部分からのイネーブル信号ＥＮ０，ＥＮ１との論理和（ＯＲ）を演算する論理和ゲートと、その演算結果と双方向リピータスイッチ制御部（ＢＲＳＷＣ）３２からの双方向リピータスイッチ制御信号ＴＲＮとの論理積（ＡＮＤ）を演算し、該演算結果を双方向リピータ制御信号ＥＮＲ０，ＥＮＬ０として出力する論理積ゲートとを備えている。【００４１】
例えば、双方向リピータスイッチ制御信号ＴＲＮ＝１の時に、左側上流のイネーブル信号ＥＮ０＝１であるか出力イネーブル信号ＯＥ０＝１であるならば、双方向リピータ駆動部（ＢＲ）１１を左から右へ駆動させるための双方向リピータ制御信号ＥＮＲ０が１となる。また、右側上流のイネーブル信号ＥＮ１＝１であるか出力イネーブル信号ＯＥ１＝１であるならば、双方向リピータ駆動部（ＢＲ）１１を右から左へ駆動させるための双方向リピータ制御信号ＥＮＬ０が１となる。双方向リピータスイッチ制御信号ＴＲＮ＝０の場合は、ＥＮＲ０＝ＥＮＬ０＝０となり、双方向リピータ駆動部（ＢＲ）１１をオフにする。
【実施例２】
【００４２】
図１６は、本発明の実施例２のプログラマブル半導体装置の基本アレイ単位の構成を示す回路図である。【００４３】
図１６に示すように、相互接続部３と平行に配線されるイネーブル信号接続部４１の分岐部は、論理和ゲートにより実現されている。すなわち、イネーブル信号接続部４１は、相互接続部３が相互接続結合部５で分岐すると、これにあわせて分岐することになる。双方向リピータ方向制御部（ＢＲＤＣ）３３においては、上述のように、出力イネーブル信号ＯＥとイネーブル信号接続部４１からのイネーブル信号との論理和を演算し、その演算結果と双方向リピータスイッチ制御信号ＴＲＮとの論理積を演算したものが、双方向リピータ制御信号ＥＮＲ，ＥＮＬ，ＥＮＵ，ＥＮＤとなる。
【実施例３】
【００４４】
図１７は、本発明の実施例３のプログラマブル半導体装置の基本アレイ単位の構成を示す回路図である。【００４５】
上述の実施例２においては、縦方向に設けた相互接続部３に双方向リピータ部４を配置した構成とした。これに対して、本実施例では、図１７に示すように、縦方向に設けた相互接続部３に、双方向リピータ部４の代わりに常時オン双方向リピータ部６を配置した構成となっている。常時オン双方向リピータ部６においては、演算要素部（ＰＥ）１からの出力イネーブル信号ＯＥの入力も、双方向リピータスイッチ制御信号ＴＲＮの入力もないため、論理ゲートの追加は不要であり、イネーブル信号接続部４１からのイネーブル信号をそのまま常時双方向リピータ制御信号ＥＮＵ，ＥＮＤとして利用することができる。また、駆動能力アップのために双方向リピータ部４に常時双方向リピータ部６を追加した構成において（図１１参照）、追加した常時双方向リピータ部６についても上記と同様の構成とし、上記と同様の制御を行うことができる。
【実施例４】
【００４６】
図１８は、本発明の実施例４のプログラマブル半導体装置の基本単位の構成を示す回路図である。【００４７】
図１８に示すように、双方向リピータ方向制御部（ＢＲＤＣ）３３は、イネーブル信号接続部４１に接続されたイネーブル信号スイッチ部４２と、イネーブル信号スイッチ部４２の制御を行うイネーブル信号スイッチ制御部４３と、イネーブル信号ＥＮ０，ＥＮ１の伝搬方向を検出し、該検出結果を双方向リピータ制御信号ＥＮＲ０，ＥＮＬ０として出力するイネーブル信号伝搬方向検出部４４とからなる。【００４８】
図１８においては、イネーブル信号スイッチ部４２は、ｎＭＯＳトランジスタからなる。また、イネーブル信号スイッチ制御部４３は、イネーブル信号スイッチ部４２の両側のイネーブル信号接続部４１からのイネーブル信号ＥＮ０，ＥＮ１の論理積を演算する論理積ゲートと、その演算結果と双方向リピータスイッチ制御信号ＴＲＮの反転信号との否定論理和（ＮＯＲ）を演算する否定論理和ゲートとからなる。また、イネーブル信号伝搬方向検出部４４は、イネーブル信号スイッチ部４２の両側のイネーブル信号接続部４１からのイネーブル信号ＥＮ０，ＥＮ１をそれぞれ入力するとともに双方向リピータスイッチ制御信号ＴＲＮを反転入力し、互いに出力を他の否定論理和ゲートの入力として帰還する２つの否定論理和ゲートからなり、該２つの否定論理和ゲートのそれぞれによる否定論理和の演算結果を双方向リピータ制御信号ＥＮＲ０，ＥＮＬ０として出力するＮＯＲラッチ回路である。【００４９】
また、図１８においては、演算要素部（ＰＥ）１からの出力イネーブル信号ＯＥ０，ＯＥ１を、協働型ダイナミックバッファ４５によって駆動する構成となっている。【００５０】
協働型ダイナミックバッファ４５は、タイミング信号Φと演算要素部（ＰＥ）１からの出力イネーブル信号ＯＥと出力信号とを入力とし、タイミング信号Φに応じてプリチャージあるいはプリディスチャージ処理を行い、該処理を行わない期間（後述の構成変更期間に相当）においては出力イネーブル信号ＯＥに応じてバッファ出力を行い、出力イネーブル信号ＯＥが不活性の場合は出力信号の変化に応じてバッファ出力を行うものであり、例えば、図１９または図２０に示すような回路構成で実現することが可能である。【００５１】
協働型ダイナミックバッファ４５に入力されるタイミング信号Φは、構成確定期間（例えば、０である期間）と構成変更期間（例えば、１である期間）とを持つ。タイミング信号Φが構成変更期間である場合に、出力イネーブル信号ＯＥや双方向リピータスイッチ制御信号ＴＲＮを切り替え、次にタイミング信号Φが構成確定期間になった時点で、双方向リピータ制御信号ＥＮＲ０，ＥＮＬ０の出力が決定されることになる。【００５２】
次に、図１９および図２１を用いて、協働型ダイナミックバッファ４５の回路特性について説明する。【００５３】
図１９において、出力信号であるイネーブル信号ＥＮにおける論理値の立ち下げを否定論理積ゲートが検出すると、この否定論理積ゲートは論理値が１となり、この否定論理積ゲートの出力に接続されるｎＭＯＳトランジスタがオンになる。それにより、図２１に示すように、出力イネーブル信号ＯＥ＝０であっても、イネーブル信号ＥＮにおける論理値をさらに加速して立ち下げ、イネーブル信号ＥＮの信号変化を加速する。【００５４】
次に、図２２のタイミングチャートを用いて、プログラマブル半導体装置の基本単位（図１８の構成）の動作について説明する。図２２は、タイミング信号Φと、双方向リピータスイッチ制御部３２からの双方向リピータスイッチ制御信号ＴＲＮと、演算要素部（ＰＥ）１からの出力イネーブル信号ＯＥ０，ＯＥ１と、イネーブル信号接続部４１からのイネーブル信号ＥＮ０，ＥＮ１と、双方向リピータ方向制御部（ＢＲＤＣ）３３からの双方向リピータ制御信号ＥＮＲ，ＥＮＬとの関係を示す。【００５５】
図２２に示すように、演算要素部（ＰＥ）１間接続を再構成する時には、タイミング信号Φを１にし、イネーブル信号ＥＮ０，ＥＮ１を１とする。すると、イネーブル信号スイッチ部４２に入力される制御信号が０となってイネーブル信号スイッチ部４２がオフになるとともに、イネーブル信号伝搬方向検出部４４から出力される双方向リピータ制御信号ＥＮＲ，ＥＮＬが０になって双方向リピータ駆動部（ＢＲ）１１もオフとなる。【００５６】
このようにタイミング信号Φが１になった期間に、出力イネーブル信号ＯＥ０，ＯＥ１や双方向リピータスイッチ制御信号ＴＲＮを切り替える。【００５７】
例えば、最初にタイミング信号Φが１になった期間に、出力イネーブル信号ＯＥ０のみを１に切り替え、その後に、タイミング信号Φを０にすると、出力イネーブル信号ＯＥ０が１であるのに対応してイネーブル信号ＥＮ０が０となる。しかし、この時点では、双方向リピータスイッチ制御信号ＴＲＮ＝０であるため、イネーブル信号スイッチ部４２も双方向リピータ駆動部（ＢＲ）１１もオフのままである。【００５８】
次にタイミング信号Φが１になった期間に、双方向リピータスイッチ制御信号ＴＲＮを１に切り替え、その後に、タイミング信号Φを０にすると、イネーブル信号ＥＮ０が０になったことが検出されてイネーブル信号スイッチ部４２がオンになり、イネーブル信号ＥＮ１が０に変化する。すると、イネーブル信号の左から右への伝搬方向が検出されて、双方向リピータ制御信号ＥＮＲ０＝１となり、左から右へのパスが活性化されて双方向リピータ駆動部（ＢＲ）１１がオンとなる。このように、双方向リピータ駆動部（ＢＲ）１１は、一旦オフ状態となるため、相互接続部３上でバスファイトは生じず、バスファイト対策のためのレジスタ部１４（図１４参照）を省略することも可能になる。
【実施例５】
【００５９】
図２３は、本発明の実施例５のプログラマブル半導体装置の基本アレイ単位の構成を示す回路図である。【００６０】
上述の実施例２においては、相互接続部３と平行に配線されるイネーブル信号接続部４１の分岐部を、論理和ゲートにより実現した構成とした。これに対して、本実施例では、図２３に示すように、イネーブル信号接続部４１の分岐部を結線で実現した構成となっている。出力イネーブル信号ＯＥは協働型ダイナミックバッファ４５によって駆動され、協働型ダイナミックバッファ４５はイネーブル信号接続部４１と接続されている。双方向リピータ方向制御部（ＢＲＤＣ）３３は実施例４と同様に、イネーブル信号接続部４１に接続されている。
【実施例６】
【００６１】
図２４は、本発明の実施例６のプログラマブル半導体装置の基本アレイ単位の構成を示す回路図である。【００６２】
上述の実施例５においては、縦方向に設けた相互接続部３に、双方向リピータ部４を配置した構成とした。これに対して、本実施例では、図２４に示すように、縦方向に設けた相互接続部３に、双方向リピータ部４の代わりに常時オン双方向リピータ部６を配置した構成となっている。【００６３】
常時オン双方向リピータ部６においては、演算要素部（ＰＥ）１からの出力イネーブル信号ＯＥの入力も、双方向リピータスイッチ制御信号ＴＲＮの入力もない。【００６４】
そのため、協働型ダイナミックバッファ４５は、例えば、図２５または図２６に示すような回路構成で実現することが可能である。【００６５】
また、常時オン双方向リピータ方向制御部（ＢＲＤＣ）３４は、例えば、図２７に示すような回路構成で実現することが可能である。【００６６】
図２７においては、イネーブル信号スイッチ部４２は、ｎＭＯＳトランジスタからなる。また、イネーブル信号スイッチ制御部４３は、イネーブル信号スイッチ部４２の両側のイネーブル信号接続部４１からのイネーブル信号ＥＮ０，ＥＮ１の否定論理積（ＮＡＮＤ）を演算する否定論理積ゲートからなる。また、イネーブル信号伝搬方向検出部４４は、イネーブル信号スイッチ部４２の両側のイネーブル信号接続部４１からのイネーブル信号ＥＮ０，ＥＮ１をそれぞれ入力とし、互いに出力を他の否定論理和ゲートの入力として帰還する２つの否定論理和ゲートからなり、該２つの否定論理和ゲートのそれぞれによる否定論理和の演算結果を双方向リピータ制御信号ＥＮＵ，ＥＮＤとして出力するＮＯＲラッチ回路である。【００６７】
また、駆動能力アップのために双方向リピータ部４に常時双方向リピータ部６を追加した構成において（図１１参照）、追加した常時双方向リピータ部６についても上記と同様の構成とし、上記と同様の制御を行うことができる。【００６８】
なお、本発明のプログラマブル半導体装置の活用例としては、ダイナミック・リコンフィギャラブル・プロセッサ（ＤＲＰ）などが挙げられる。ＤＲＰは、数ｂｉｔを基本単位とするプロセッシングエレメント（演算要素部）とプログラマブル配線とからなり、ユーザの必要機能を、演算要素部と通信網の構成をダイナミックに変更することで実現する。ＤＲＰは、演算要素部の規模が大きく、演算要素部単位でのリピータ挿入は必須であり、リピータ挿入を前提として通信網を最適化することが重要である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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