(57)【特許請求の範囲】
【請求項１】
アナログ回路図を作成する回路図作成手段と、
前記回路図作成手段にて作成されたアナログ回路図の回路図データが書き込まれる回路図記憶手段と、
前記回路図記憶手段に記憶されるアナログ回路図データから回路接続情報を抽出する回路接続情報抽出手段と、
前記回路接続情報抽出手段にて抽出された回路接続情報が書き込まれる第１回路接続情報記憶手段と、
前記第１回路接続情報記憶手段に記憶される回路接続情報からペアリングが必要な素子を予測・抽出し、それを前記回路接続情報に設計制約として付加する設計制約予測抽出手段と、
前記設計制約予測抽出手段にて設計制約が付加された回路接続情報が書き込まれる第２回路接続情報記憶手段と、
前記第２回路接続情報記憶手段に記憶される、設計制約を含む回路接続情報に基づき選択されたレイアウトセルをプロセスデザインルールに従って配置する自 動配置手段と、
前記自動配置手段にて配置されたレイアウトセル間の配線を前記プロセスデザインルールに従って実行する自動配線手段と
を備え、
前記設計制約予測抽出手段は、
前記第１回路接続情報記憶手段に記憶される回路接続情報において、電源供給配線およびグランド配線にノード名を指定するノード名指定手段と、
前記ノード名が指定された電源供給配線を起点とするＰ型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーを生成し、前記ノード名が指定されたグランド配線を起点とするＮ型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーを生成する回路接続情報 ツリー生成手段と、
前記生成されたそれぞれの回路接続情報ツリーにおいて同一階層にある同一種類の素子をグループ化するグループ化手段と、
前記グループ化手段にてグループ化された各グループにおける各々の素子に対し、電源供給配線以外の同一配線で接続されている素子およびグランド配線以外の同一配線で接続されている素子をそれぞれ選択してグループを細分化するグループ細分化手段と、
前記グループ細分化手段にて細分化された各グループにおいて素子が共有されているグループを結合するグループ結合手段と、
前記グループ細分化手段にて細分化された各グループを素子のペアリング制約として前記回路接続情報に付加する設計制約付加手段と、
前記設計制約付加手段にて付加された素子のペアリング制約を編集し、前記第２回路接続情報記憶手段に書き込む編集手段と
を備えたことを特徴とするアナログセルレイアウト設計装置。
【請求項２】
アナログ回路図を作成する回路図作成手段と、
前記回路図作成手段にて作成されたアナログ回路図の回路図データが書き込まれる回路図記憶手段と、
前記回路図記憶手段に記憶されるアナログ回路図データから回路接続情報を抽出する回路接続情報抽出手段と、
前記回路接続情報抽出手段にて抽出された回路接続情報が書き込まれる第１回路接続情報記憶手段と、
前記第１回路接続情報記憶手段に記憶される回路接続情報からペアリングが必要な素子を予測・抽出し、それを前記回路接続情報に設計制約として付加する設計制約予測抽出手段と、
前記設計制約予測抽出手段にて設計制約が付加された回路接続情報が書き込まれる第２回路接続情報記憶手段と、
前記第２回路接続情報記憶手段に記憶される、設計制約を含む回路接続情報に基づき選択されたレイアウトセルをプロセスデザインルールに従って配置する自動配置手段と、
前記自動配置手段にて配置されたレイアウトセル間の配線を前記プロセスデザインルールに従って実行する自動配線手段と
を備え、
前記設計制約予測抽出手段は、
前記第１回路接続情報記憶手段に記憶される回路接続情報において、電源供給配線およびグランド配線にノード名を指定するノード名指定手段と、
前記ノード名が指定された電源供給配線を起点とするＰ型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーを生成し、前記ノード名が指定されたグランド配線を起点とするＮ型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーを生成する回路接続情報ツリー生成手段と、
前記生成されたそれぞれの回路接続情報ツリーにおいて同一階層にある同一種類の素子をグループ化するグループ化手段と、
前記グループ化手段にてグループ化された各グループにおける各々の素子に対し、電源供給配線以外の同一配線で接続されている素子およびグランド配線以外の同一配線で接続されている素子をそれぞれ選択してグループを細分化するグループ細分化手段と、
前記生成されたそれぞれの回路接続情報ツリーにおいて、電源供給配線からグランド配線まで達した枝と、グランド配線から電源供給配線まで達した枝とが存在する場合に、それぞれの枝に存在する全ての同一種類の素子をグループ化する枝素子グループ化手段と、
前記グループ細分化手段にて細分化された各グループおよび前記枝素子グループ化手段にてグループ化された各グループにおいて素子が共有されているグルー プを結合するグループ結合手段と、
前記グループ細分化手段にて細分化された各グループおよび前記枝素子グループ化手段にてグループ化された各グループを素子のペアリング制約として前記回 路接続情報に付加する設計制約付加手段と、
前記設計制約付加手段にて付加された素子のペアリング制約を編集し、前記第２回路接続情報記憶手段に書き込む編集手段と
を備えたことを特徴とするアナログセルレイアウト設計装置。
【請求項３】
前記設計制約予測抽出手段は、さらに、
前記グループ結合手段にて結合されたグループにおける抵抗素子のグループにおいて、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を前記最小 値を持つ抵抗素子の直列接続情報に書き換える回路接続情報書換手段を備え、
前記設計制約付加手段は、前記回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加する
ことを特徴とする請求項１または２に記載のアナログセルレイアウト設計装置。
【請求項４】
前記設計制約予測抽出手段は、さらに、
前記グループ結合手段にて結合されたグループにおける抵抗素子のグループにおいて、最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を前記最大値を持つ抵抗素子の並列接続情報に書き換える回路接続情報書換手段を備え、
前記設計制約付加手段は、前記回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加する
ことを特徴とする請求項１〜３のいずれか一つに記載のアナログセルレイアウト設計装置。
【請求項５】
前記設計制約予測抽出手段は、さらに、
前記グループ結合手段にて結合されたグループにおけるバイポーラ型トランジスタ素子のグループにおいて、最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子以外のバイポーラ型トランジスタ素子の回路接続情報を前記最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子の並列接続情報に書き換える回路接続情報書換手段を備え、
前記設計制約付加手段は、前記回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加する
ことを特徴とする請求項１〜４のいずれか一つに記載のアナログセルレイアウト設計装置。
【請求項６】
前記設計制約予測抽出手段は、さらに、
前記グループ結合手段にて結合されたグループにおけるＭＯＳ型トランジスタ素子のグループにおいて、各ＭＯＳ型トランジスタ素子のゲート長が等しい場合に、最小のゲート幅値を持つＭＯＳ型トランジスタ素子以外のＭＯＳ型トランジスタ素子の回路接続情報を前記最小のゲート幅値を持つＭＯＳ型トランジスタ素子の並列接続情報に書き換えることと、各ＭＯＳ型トランジスタ素子のゲート幅が等しい場合に、最小のゲート長値を持つＭＯＳ型トランジスタ素子以外のＭＯＳ型トランジスタ素子の回路接続情報を前記最小のゲート長値を持つＭＯＳ型トランジスタ素子の直列接続情報に書き換えることとの一方または双方を行う 回路接続情報書換手段を備え、
前記設計制約付加手段は、前記回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加する
ことを特徴とする請求項１〜５のいずれか一つに記載のアナログセルレイアウト設計装置。
【請求項７】
前記設計制約予測抽出手段は、さらに、
前記編集手段にて編集された前記素子のペアリング制約をそれぞれのグループ毎に色分け表示する表示手段
を備えたことを特徴とする請求項１〜６のいずれか一つに記載のアナログセルレイアウト設計装置。
【請求項８】
前記設計制約予測抽出手段は、さらに、
前記編集手段による編集処理が終了した後に、抵抗素子のグループについて接続変更の指定入力があるか否かを判断する判断手段と、
前記判断手段の判断結果、前記接続変更の指定入力があるとき、前記編集手段にて編集された前記素子のペアリング制約であるグループの中に存在する抵抗素子のグループについて、各グループ毎に、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を前記最小の抵抗値を持つ抵抗素子の直列接続情報に書き換えることと、最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を前記最大値を持つ抵抗素子の並列接続情報に書き換えることとを、前記指定入力の内容に従って選択し実行する回路接続情報書換手段と
を備えたことを特徴とする請求項７に記載のアナログセルレイアウト設計装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、アナログセルレイアウト設計装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路（ＩＣ）は、近年、大規模化、高精度化が進み、レイアウト設計の自動化が進んでいる。特に、ＣＭＯＳプロセスを使った論理回路に対するレイアウト設計の自動化は、セルベース設計方式やＥＣＡ設計方式による自動化が進んでいる。一方、アナログ回路は、高精度のＤＣ特性を必要とするため、ウエハプロセスのデザインルールを単に満足するように自動配置配線をしても所望の電気的特性が得られない場合が殆どである。アナログ回路のレイアウト設計の自動化には、設計者が全てのレイアウト設計制約を何らかの情報として設定する必要がある。設定する設計制約は、素子のペアリングを取りレイアウト上で対象の位置に配置する制約が大半である。つまり、従来行われているアナログ回路のレイアウト設計では、設計者がレイアウト設計の事前にペアリング素子を指定するなど各種の設計制約を設定する方法が採用されている。以下、概要を説明する。
【０００３】
図３０は、従来のアナログセルレイアウト設計装置の構成を示すブロック図である。図３０において、このアナログセルレイアウト設計装置は、回路図作成部１０１と、回路図記憶部１０２と、設計制約入力部１０３と、設計制約データ記憶部１０４と、回路接続情報抽出部１０５と、回路接続情報記憶部１０６と、レイアウトセル記憶部１０７と、プロセスデザインルール記憶部１０８と、自動配置部１０９と、配置後レイアウト記憶部１１０と、自動配線部１１１と、最終レイアウト記憶部１１２とを備えている。
【０００４】
動作を説明する。設計者が回路図作成部１０１にてアナログ回路を描画作成すると、その作成されたアナログ回路図の回路図データが回路図記憶部１０２に書き込まれる。また、設計者が設計制約入力部１０３にて設計制約を設定すると、その設定された設計制約データが設計制約データ記憶部１０４に書き込まれる。
【０００５】
回路接続情報抽出部１０５では、設計制約データ記憶部１０４に記憶される設計制約データを考慮して回路図記憶部１０２に記憶されるアナログ回路図データから回路接続情報が抽出され、抽出された設計制約を含む回路接続情報が回路接続情報記憶部１０６に書き込まれる。
【０００６】
自動配置部１０９では、回路接続情報記憶部１０６に記憶される設計制約を含む回路接続情報に基づき、レイアウトセル記憶部１０７に記憶されるレイアウトセルの中から該当するレイアウトセルが読み出され、それらがプロセスデザインルール記憶部１０８に記憶されるプロセスデザインルールに従って配置される。完了すると、配置されたレイアウトセルが配置後レイアウト記憶部１１０に書き込まれる。
【０００７】
自動配線部１１１では、配置後レイアウト記憶部１１０に記憶されたレイアウトセル間の配線がプロセスデザインルール記憶部１０８に記憶されるプロセスデザインルールに従って実行され、実行結果が最終レイアウト記憶部１１２に書き込まれる。
【０００８】
以上説明したアナログセルのレイアウト設計方法は、現在市販されているアナログセルの自動レイアウトツールによって実現されている。なお、アナログ回路からアナログセル（ブロック）のレイアウトを自動化するアイディアとしては、上記のレイアウト設計制約を回路図の接続情報に付加して出力し、それを自動配置部に入力してレイアウトに反映させる方法が知られている。例えば、特開平７−７３２１７号公報（素子自動配置装置）では、ペアリング規則を記憶させた記憶装置を別に設け、この記憶装置から読み出した設計制約を、回路図から抽出した接続情報に付加する技術が開示されている。
【０００９】
ここで、設計者が設計制約入力部１０３にて設定する設計制約には、例えば次のような（１）〜（３）の設定がある。（１）正確な電圧値、電流値を得るために、例えば基準となる電圧（電源電圧）を正確な抵抗比を持つ複数の抵抗素子で分圧する設定を行う。なお、例えば特開平５−１２９５１９号公報（半導体集積回路）では、抵抗のレイアウト設計において正確な抵抗比を得るために、抵抗を分割した上たすき掛けレイアウト配置し、かつモールド樹脂による応力線に垂直方向に抵抗の向きを配置させる方法が開示されている。
【００１０】
（２）図３１に示すようなカレントミラー回路であれば、正確な電流比を得るために、正確なトランジスタサイズ（面積）比を持つ複数のトランジスタ素子で構成する設定を行う。（３）さらに、図３１に示すようなカレントミラー回路のレイアウト設計では、次のような設定操作が行われる。
【００１１】
図３１において、まず、設計者は、図３１（ａ）に示すように、回路図から必要な素子数をリストアップする。図３１（ａ）では、同一形状のバイポーラ型トランジスタ素子３個が示され、そのうち、１つはダイオード接続であり、他の２つは、ダイオード接続ではない通常のトランジスタ構成であることが示されている。次いで、設計者は、図３１（ｂ）に示すように、リストアップした３個のバイポーラトランジスタセルによって構成されるカレントミラー回路の構成を考える。図３１（ｂ）では、カレントミラー回路が、ダイオード接続のバイポーラ型トランジスタ素子Ａに対し、コレクタが接続されたバイポーラ型トランジスタ素子Ｂ，Ｃが並列に接続されることが示されている。それらのベースおよびエミッタは、共通に接続されている。次いで、設計者は、この回路構成において、図３１（ｃ）に示すように、中心線１２０上にダイオード接続のバイポーラトランジスタ素子Ａを配置し、左右にコレクタが接続されたバイポーラトランジスタ素子Ｂ，Ｃを対称配置する設定を行う。
【００１２】
【発明が解決しようとする課題】
しかしながら、上述したような設計制約は、回路規模の大小と無関係に必要であり、小規模のアナログ回路であっても設定すべき設計制約は非常に多い。したがって、設計者にとっては、記憶部、あるいは回路図に設定するための労力が多くかかる。また、相当の熟練を要する場合が多い。
【００１３】
その結果、従来では、アナログ回路のレイアウト設計の自動化が遅れており、実際ＩＣ内の一部のアナログ設計が、全体レイアウト設計の工期の６０〜７０％を占める場合も発生している。
【００１４】
そこで、設計制約の設定を自動的に行えるようにすることが急務の課題となっている。そのためには、自動配置部に回路接続情報を入力する前段階において、その回路接続情報に素子を分割する等の情報を付加する前処理が必要であるが、それをどのようにして実現するかが問題である。
【００１５】
この発明は、上記に鑑みてなされたもので、アナログセルレイアウトの設計制約を設計者の熟練度に依らずに回路図データから自動予測することができるようにすることで、レイアウト設計精度を高め、かつ設計者の設計制約を設定する手間を簡略化することができるアナログセルレイアウト設計装置を得ることを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、この発明にかかるアナログセルレイアウト設計装置は、アナログ回路図を作成する回路図作成手段と、前記回路図作成手段にて作成されたアナログ回路図の回路図データが書き込まれる回路図記憶手段と、前記回路図記憶手段に記憶されるアナログ回路図データから回路接続情報を抽出する回路接続情報抽出手段と、前記回路接続情報抽出手段にて抽出された回路接続情報が書き込まれる第１回路接続情報記憶手段と、前記第１回路接続情報記憶手段に記憶される回路接続情報からペアリングが必要な素子を予測・抽出し、それを前記回路接続情報に設計制約として付加する設計制約予測抽出手段と、前記設計制約予測抽出手段にて設計制約が付加された回路接続情報が書き込まれる第２回路接続情報記憶手段と、前記第２回路接続情報記憶手段に記憶される、設計制約を含む回路接続情報に基づき選択されたレイアウトセルをプロセスデザインルールに従って配置する自動配置手段と、前記自動配置手段にて配置されたレイアウトセル間の配線を前記プロセスデザインルールに従って実行する自動配線手段とを備え、前記設計制約予測抽出手段は、前記第１回路接続情報記憶手段に記憶される回路接続情報において、電源供給配線およびグランド配線にノード名を指定するノード名指定手段と、前記ノード名が指定された電源供給配線を起点とするＰ型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーを生成し、前記ノード名が指定されたグランド配線を起点とするＮ型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーを生成する回路接続情報ツリー生成手段と、前記生成されたそれぞれの回路接続情報ツリーにおいて同一階層にある同一種類の素子をグループ化するグループ化手段と、前記グループ化手段にてグループ化された各グループにおける各々の素子に対し、電源供給配線以外の同一配線で接続されている素子およびグランド配線以外の同一配線で接続されている素子をそれぞれ選択してグループを細分化するグループ細分化手段と、前記グループ細分化手段にて細分化された各グループにおいて素子が共有されているグループを結合するグループ結合手段と、前記グループ細分化手段にて細分化された各グループを素子のペアリング制約として前記回路接続情報に付加する設計制約付加手段と、前記設計制約付加手段にて付加された素子のペアリング制約を編集し、前記第２回路接続情報記憶手段に書き込む編集手段とを備えたことを特徴とする。
【００１７】
この発明によれば、回路図作成手段にてアナログ回路図の回路図データが作成されると、回路図記憶手段に書き込まれ、格納される。回路接続情報抽出手段にて、回路図記憶手段に記憶されるアナログ回路図データから回路接続情報が抽出されると、第１回路接続情報記憶手段に書き込まれ、格納される。そうすると、設計制約予測抽出手段では、ノード名指定手段にて、第１回路接続情報記憶手段に記憶される回路接続情報において、電源供給配線およびグランド配線にノード名が指定されると、回路接続情報ツリー生成手段にて、ノード名が指定された電源供給配線を起点とするＰ型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーと、ノード名が指定されたグランド配線を起点とするＮ型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーとがそれぞれ生成される。その結果、グループ化手段にて、生成されたそれぞれの回路接続情報ツリーにおいて同一階層にある同一種類の素子がグループ化される、グループ細分化手段にて、そのグループ化された各グループにおける各々の素子に対し、電源供給配線以外の同一配線で接続されている素子およびグランド配線以外の同一配線で接続されている素子をそれぞれ選択してグループを細分化することが行われる。次いで、グループ結合手段にて、その細分化された各グループにおいて素子が共有されているグループが結合される。また、設計制約付加手段にて、その細分化された各グループを素子のペアリング制約として回路接続情報に付加される。そして、編集手段にて、設計制約付加手段にて付加された素子のペアリング制約が編集され、第２回路接続情報記憶手段に書き込まれ、格納される。その結果、自動配置手段にて、第２回路接続情報記憶手段に記憶される、設計制約を含む回路接続情報に基づきレイアウトセルが選択され、プロセスデザインルールに従って配置される。そして、自動配置手段にて配置されたレイアウトセル間の配線が、自動配線手段にて、プロセスデザインルールに従って実行される。
【００２０】
つぎの発明にかかるアナログセルレイアウト設計装置は、アナログ回路図を作成する回路図作成手段と、前記回路図作成手段にて作成されたアナログ回路図の回路図データが書き込まれる回路図記憶手段と、前記回路図記憶手段に記憶されるアナログ回路図データから回路接続情報を抽出する回路接続情報抽出手段と、前記回路接続情報抽出手段にて抽出された回路接続情報が書き込まれる第１回路接続情報記憶手段と、前記第１回路接続情報記憶手段に記憶される回路接続情報からペアリングが必要な素子を予測・抽出し、それを前記回路接続情報に設計制約として付加する設計制約予測抽出手段と、前記設計制約予測抽出手段にて設計制約が付加された回路接続情報が書き込まれる第２回路接続情報記憶手段と、前記第２回路接続情報記憶手段に記憶される、設計制約を含む回路接続情報に基づき選択されたレイアウトセルをプロセスデザインルールに従って配置する自動配置手段と、前記自動配置手段にて配置されたレイアウトセル間の配線を前記プロセスデザインルールに従って実行する自動配線手段とを備え、前記設計制約予測抽出手段は、前記第１回路接続情報記憶手段に記憶される回路接続情報において、電源供給配線およびグランド配線にノード名を指定するノード名指定手段と、前記ノード名が指定された電源供給配線を起点とするＰ型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーを生成し、前記ノード名が指定されたグランド配線を起点とするＮ型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーを生成する回路接続情報ツリー生成手段と、前記生成されたそれぞれの回路接続情報ツリーにおいて同一階層にある同一種類の素子をグループ化するグループ化手段と、前記グループ化手段にてグループ化された各グループにおける各々の素子に対し、電源供給配線以外の同一配線で接続されている素子およびグランド配線以外の同一配線で接続されている素子をそれぞれ選択してグループを細分化するグループ細分化手段と、前記生成されたそれぞれの回路接続情報ツリーにおいて、電源供給配線からグランド配線まで達した枝と、グランド配線から電源供給配線まで達した枝とが存在する場合に、それぞれの枝に存在する全ての同一種類の素子をグループ化する枝素子グループ化手段と、前記グループ細分化手段にて細分化された各グループおよび前記枝素子グループ化手段にてグループ化された各グループにおいて素子が共有されているグループを結合するグループ結合手段と、前記グループ細分化手段にて細分化された各グループおよび前記枝素子グループ化手段にてグループ化された各グループを素子のペアリング制約として前記回路接続情報に付加する設計制約付加手段と、前記設計制約付加手段にて付加された素子のペアリング制約を編集し、前記第２回路接続情報記憶手段に書き込む編集手段とを備えたことを特徴とする。
【００２１】
この発明によれば、回路図作成手段にてアナログ回路図の回路図データが作成されると、回路図記憶手段に書き込まれ、格納される。回路接続情報抽出手段にて、回路図記憶手段に記憶されるアナログ回路図データから回路接続情報が抽出されると、第１回路接続情報記憶手段に書き込まれ、格納される。そうすると、設計制約予測抽出手段では、ノード名指定手段にて、第１回路接続情報記憶手段に記憶される回路接続情報において、電源供給配線およびグランド配線にノード名が指定されると、回路接続情報ツリー生成手段にて、ノード名が指定された電源供給配線を起点とするＰ型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーと、ノード名が指定されたグランド配線を起点とするＮ型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーとがそれぞれ生成される。その結果、グループ化手段にて、生成されたそれぞれの回路接続情報ツリーにおいて同一階層にある同一種類の素子がグループ化されると、グループ細分化手段にて、そのグループ化された各グループにおける各々の素子に対し、電源供給配線以外の同一配線で接続されている素子およびグランド配線以外の同一配線で接続されている素子をそれぞれ選択してグループを細分化することが行われる。また、枝素子グループ化手段にて、その生成されたそれぞれの回路接続情報ツリーにおいて、電源供給配線からグランド配線まで達した枝と、グランド配線から電源供給配線まで達した枝とが存在する場合に、それぞれの枝に存在する全ての同一種類の素子がグループ化される。次いで、グループ結合手段にて、グループ細分化手段にて細分化された各グループおよび枝素子グループ化手段にてグループ化された各グループにおいて素子が共有されているグループが結合される。また、設計制約付加手段にて、前記グループ細分化手段にて細分化された各グループおよび前記枝素子グループ化手段にてグループ化された各グループが素子のペアリング制約として回路接続情報に付加される。そして、編集手段にて、設計制約付加手段にて付加された素子のペアリング制約が編集され、第２回路接続情報記憶手段に書き込まれ、格納される。その結果、自動配置手段にて、第２回路接続情報記憶手段に記憶される、設計制約を含む回路接続情報に基づきレイアウトセルが選択され、プロセスデザインルールに従って配置される。そして、自動配置手段にて配置されたレイアウトセル間の配線が、自動配線手段にて、プロセスデザインルールに従って実行される。
【００２２】
つぎの発明にかかるアナログセルレイアウト設計装置は、上記の発明において、前記設計制約予測抽出手段は、さらに、前記グループ結合手段にて結合されたグループにおける抵抗素子のグループにおいて、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を前記最小値を持つ抵抗素子の直列接続情報に書き換える回路接続情報書換手段を備え、前記設計制約付加手段は、前記回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加することを特徴とする。
【００２３】
この発明によれば、回路接続情報書換手段にて、グループ結合手段にて結合されたグループにおける抵抗素子のグループにおいて、最小の抵抗値を持つ抵抗素子が検出され、その最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報が最小値を持つ抵抗素子の直列接続情報に書き換えられる。その結果、設計制約付加手段では、回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に素子のペアリング制約を付加することが行われる。
【００２４】
つぎの発明にかかるアナログセルレイアウト設計装置は、上記の発明において、前記設計制約予測抽出手段は、さらに、前記グループ結合手段にて結合されたグループにおける抵抗素子のグループにおいて、最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を前記最大値を持つ抵抗素子の並列接続情報に書き換える回路接続情報書換手段を備え、前記設計制約付加手段は、前記回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加することを特徴とする。
【００２５】
この発明によれば、回路接続情報書換手段にて、グループ結合手段にて結合されたグループにおける抵抗素子のグループにおいて、最大の抵抗値を持つ抵抗素子が検出され、その最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報が最大値を持つ抵抗素子の並列接続情報に書き換えられる。その結果、設計制約付加手段では、回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に素子のペアリング制約を付加することが行われる。
【００２６】
つぎの発明にかかるアナログセルレイアウト設計装置は、上記の発明において、前記設計制約予測抽出手段は、さらに、前記グループ結合手段にて結合されたグループにおけるバイポーラ型トランジスタ素子のグループにおいて、最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子以外のバイポーラ型トランジスタ素子の回路接続情報を前記最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子の並列接続情報に書き換える回路接続情報書換手段を備え、前記設計制約付加手段は、前記回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加することを特徴とする。
【００２７】
この発明によれば、回路接続情報書換手段にて、グループ結合手段にて結合されたグループにおけるバイポーラ型トランジスタ素子のグループにおいて、最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子以外のバイポーラ型トランジスタ素子の回路接続情報を最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子の並列接続情報に書き換えられる。その結果、設計制約付加手段では、回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に素子のペアリング制約を付加することが行われる。
【００２８】
つぎの発明にかかるアナログセルレイアウト設計装置は、上記の発明において、前記設計制約予測抽出手段は、さらに、前記グループ結合手段にて結合されたグループにおけるＭＯＳ型トランジスタ素子のグループにおいて、各ＭＯＳ型トランジスタ素子のゲート長が等しい場合に、最小のゲート幅値を持つＭＯＳ型トランジスタ素子以外のＭＯＳ型トランジスタ素子の回路接続情報を前記最小のゲート幅値を持つＭＯＳ型トランジスタ素子の並列接続情報に書き換えること、および、各ＭＯＳ型トランジスタ素子のゲート幅が等しい場合に、最小のゲート長値を持つＭＯＳ型トランジスタ素子以外のＭＯＳ型トランジスタ素子の回路接続情報を前記最小のゲート長値を持つＭＯＳ型トランジスタ素子の直列接続情報に書き換えることを行う回路接続情報書換手段を備え、前記設計制約付加手段は、前記回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加することを特徴とする。
【００２９】
この発明によれば、回路接続情報書換手段にて、グループ結合手段にて結合されたグループにおけるＭＯＳ型トランジスタ素子のグループにおいて、各ＭＯＳ型トランジスタ素子のゲート長が等しい場合に、最小のゲート幅値を持つＭＯＳ型トランジスタ素子以外のＭＯＳ型トランジスタ素子の回路接続情報を前記最小のゲート幅値を持つＭＯＳ型トランジスタ素子の並列接続情報に書き換えることと、各ＭＯＳ型トランジスタ素子のゲート幅が等しい場合に、最小のゲート長値を持つＭＯＳ型トランジスタ素子以外のＭＯＳ型トランジスタ素子の回路接続情報を前記最小のゲート長値を持つＭＯＳ型トランジスタ素子の直列接続情報に書き換えることの一方または双方が行われる。その結果、設計制約付加手段では、回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に素子のペアリング制約を付加することが行われる。
【００３０】
つぎの発明にかかるアナログセルレイアウト設計装置は、上記の発明において、前記設計制約予測抽出手段は、さらに、前記編集手段にて編集された前記素子のペアリング制約をそれぞれのグループ毎に色分け表示する表示手段を備えたことを特徴とする。
【００３１】
この発明によれば、表示手段にて、編集手段にて編集された素子のペアリング制約がそれぞれのグループ毎に色分け表示される。
【００３２】
つぎの発明にかかるアナログセルレイアウト設計装置は、上記の発明において、前記設計制約予測抽出手段は、さらに、前記編集手段による編集処理が終了した後に、抵抗素子のグループについて接続変更の指定入力があるか否かを判断する判断手段と、前記判断手段の判断結果、前記接続変更の指定入力があるとき、前記編集手段にて編集された前記素子のペアリング制約であるグループの中に存在する抵抗素子のグループについて、各グループ毎に、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を前記最小の抵抗値を持つ抵抗素子の直列接続情報に書き換えることと、最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を前記最大値を持つ抵抗素子の並列接続情報に書き換えることとを、前記指定入力の内容に従って選択し実行する回路接続情報書換手段とを備えたことを特徴とする。
【００３３】
この発明によれば、設計者が上記発明における表示手段での表示内容を見て抵抗素子のグループについて接続変更の指定を入力する場合に備え、判断手段にて、編集手段による編集処理が終了した後に、抵抗素子のグループについて接続変更の指定入力があるか否かが判断される。その結果、接続変更の指定入力があるときは、編集手段にて編集された素子のペアリング制約であるグループの中に存在する抵抗素子のグループについて、各グループ毎に、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最小の抵抗値を持つ抵抗素子の直列接続情報に書き換えることと、最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最大値を持つ抵抗素子の並列接続情報に書き換えることとが、指定入力の内容に従って選択し実行される。
【００５２】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるアナログセルレイアウト設計装置の好適な実施の形態を詳細に説明する。
【００５３】
実施の形態１．
図１は、この発明の実施の形態１であるアナログセルレイアウト設計装置の構成を示すブロック図である。図１に示すように、このアナログセルレイアウト設計装置は、回路図作成部１と、回路図記憶部２と、回路接続情報抽出部３と、回路接続情報記憶部４と、設計制約予測抽出部５と、回路接続情報記憶部６と、レイアウトセル記憶部７と、プロセスデザインルール記憶部８と、自動配置部９と、配置後レイアウト記憶部１０と、自動配線部１１と、最終レイアウト記憶部１２とを備えている。
【００５４】
このアナログセルレイアウト設計装置は、従来例（図３０）との比較から明らかなように、図３０において、設計制約入力部１０３および設計制約データ記憶部１０４を省略し、回路接続情報記憶部１０６と自動配置部１０９との間に、図１に示すように設計制約予測抽出部５と回路接続情報記憶部６とを設けた構成になっている。
【００５５】
まず、全体の動作を説明する。設計者が回路図作成部１にてアナログ回路を描画作成すると、その作成されたアナログ回路図の回路図データが回路図記憶部２に書き込まれる。回路接続情報抽出部３では、回路図記憶部２に記憶されるアナログ回路図データから回路接続情報が抽出され、抽出された回路接続情報が回路接続情報記憶部４に書き込まれる。
【００５６】
設計制約予測抽出部５では、回路接続情報記憶部４に記憶される回路接続情報からペアリングの必要な素子が、後述する図２に示した手順で予測・抽出され、それが回路接続情報に設計制約として付加され、回路接続情報記憶部６に書き込まれる。
【００５７】
自動配置部９では、回路接続情報記憶部６に記憶される設計制約を含む回路接続情報に基づき、レイアウトセル記憶部７に記憶されるレイアウトセルの中から該当するレイアウトセルが読み出され、それらがプロセスデザインルール記憶部８に記憶されるプロセスデザインルールに従って配置される。完了すると、配置されたレイアウトセルが配置後レイアウト記憶部１０に書き込まれる。
【００５８】
自動配線部１１では、配置後レイアウト記憶部１０に記憶されたレイアウトセル間の配線がプロセスデザインルール記憶部８に記憶されるプロセスデザインルールに従って実行され、実行結果が最終レイアウト記憶部１２に書き込まれる。
【００５９】
このように、このアナログセルレイアウト設計装置では、設計者が予め設計制約を設定入力するのではなく、自動配置部９に回路接続情報を入力する前段階において、設計制約予測抽出部５が、回路接続情報からペアリングの必要な素子を自動的に予測し、それを設計制約として回路接続情報に付加することができるようになっている。
【００６０】
次に、図１〜図８を参照して、設計制約予測抽出部５での動作を具体的に説明する。なお、図２は、図１に示す設計制約予測抽出部の動作を説明するフローチャートである。図３は、図１に示す回路図記憶部に記憶されるアナログ回路図データの一例を示す図である。図４は、図３に示すアナログ回路図データから電源供給配線を起点として抽出された回路接続情報ツリーおよび同一階層にある同一素子をグループ化した様子を示す図である。図５は、図３に示すアナログ回路図データからグランド配線を起点として抽出された回路接続情報ツリーおよび同一階層にある同一素子をグループ化した様子を示す図である。図６は、図４に示すグループ化された素子に対し電源供給配線以外の同一配線で接続されている素子を細分化した様子を示す図である。図７は、図５に示すグループ化された素子に対しグランド配線以外の同一配線で接続されている素子を細分化した様子を示す図である。図８は、図６と図７に示す細分化した領域を結合し、回路接続情報を付加した結果を示す図である。
【００６１】
なお、図１において、回路接続情報記憶部４には、例えば図３に示すアナログ回路図データから抽出された回路接続情報が記憶されている。図３において、電源供給配線３１には、抵抗素子Ｒ７の一端と、カレントミラー回路を構成するＰＮＰトランジスタ素子Ｑ５，Ｑ４のエミッタと、ＮＰＮバイポーラトランジスタＱ６のコレクタと、ＰＮＰトランジスタ素子Ｑ３のエミッタと、カレントミラー回路を構成するＰＮＰトランジスタ素子Ｑ２，Ｑ１のエミッタとが、それぞれ接続されている。
【００６２】
抵抗素子Ｒ７の他端は、ダイオード接続のＮＰＮトランジスタ素子Ｑ７のコレクタに接続されている。ＮＰＮトランジスタ素子Ｑ７のエミッタは、ダイオード 接続のＮＰＮトランジスタ素子Ｑ１３のコレクタに接続されている。ＮＰＮトランジスタ素子Ｑ１３のエミッタは、抵抗素子Ｒ６を介してグランド配線３２に接 続されている。ダイオード接続のＰＮＰトランジスタ素子Ｑ５のコレクタは、ＮＰＮトランジスタ素子Ｑ１２のコレクタに接続されている。ＮＰＮトランジスタ 素子Ｑ１２のエミッタは、抵抗素子Ｒ５を介してグランド配線３２に接続されている。ＮＰＮトランジスタ素子Ｑ１２，Ｑ１３は、カレントミラー回路を構成している。
【００６３】
ＰＮＰトランジスタ素子Ｑ４のコレクタは、ダイオード接続のＮＰＮトランジスタ素子Ｑ１１のコレクタに接続されている。ＮＰＮトランジスタ素子Ｑ１１のエミッタは、抵抗素子Ｒ４を介してグランド配線３２に接続されている。ＮＰＮトランジスタ素子Ｑ６のコレクタは、出力端子３３に接続されるとともに、ＮＰＮトランジスタ素子Ｑ１０のコレクタに接続されている。ＮＰＮトランジスタ素子Ｑ１０のエミッタは、抵抗素子Ｒ３を介してグランド配線３２に接続されている。ＮＰＮトランジスタ素子Ｑ６のベースは、ＰＮＰトランジスタ素子Ｑ３のコレクタと共に、ＮＰＮトランジスタ素子Ｑ９のコレクタに接続されている。ＮＰＮトランジスタ素子Ｑ９のエミッタは、抵抗素子Ｒ２を介してグランド配線３２に接続されている。
【００６４】
ＰＮＰトランジスタ素子Ｑ３のベースは、ＰＮＰトランジスタ素子Ｑ２のコレクタと共に、Ｐ型ＭＯＳトランジスタ素子Ｍ２のドレインに接続されている。Ｐ型ＭＯＳトランジスタ素子Ｍ２のゲートは、入力端子３４に接続されている。また、ダイオード接続のＰＮＰトランジスタ素子Ｑ１のコレクタは、Ｐ型ＭＯＳトランジスタ素子Ｍ１のドレインに接続されている。Ｐ型ＭＯＳトランジスタ素子Ｍ１のゲートは、入力端子３５に接続されている。Ｐ型ＭＯＳトランジスタ素子Ｍ１，Ｍ２は、差動対を構成し、それぞれのソースは、ＮＰＮトランジスタ素子Ｑ８のコレクタに接続され、ＮＰＮトランジスタ素子Ｑ８のエミッタは、抵抗素子Ｒ１を介してグランド配線３２に接続されている。ＮＰＮトランジスタ素子Ｑ８〜Ｑ１１は、カレントミラー回路を構成している。
【００６５】
さて、図２において、ステップＳＴ１では、図３に示すアナログ回路図データから抽出された回路接続情報が回路接続情報記憶部４から読み出され、電源供給配線３１に電源供給ノード名が指定され、またグランド配線３２にグランドノード名が指定される。
【００６６】
ステップＳＴ２では、指定されたノードを起点とする回路接続情報ツリーが生成される。具体的には、電源供給配線３１に対するＰ型（ＰＮＰ、ＰＭＯＳ）トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーが生成される。また、グランド配線３２に対するＮ型（ＮＰＮ、ＮＭＯＳ）トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーが生成される。この回路接続情報ツリーは、トランジスタ素子、抵抗素子を階層的に展開し、かつトランジスタ素子が見つかるまで展開することによって生成される。
【００６７】
ステップＳＴ３では、以上のように生成された回路接続情報ツリーから、同一階層にある同一種類の素子がグループ化される。例えば図４に示すように、電源供給配線３１を０階層とし、そこから１階層、２階層、・・と定められている。１階層に位置する素子として、ＰＮＰトランジスタ素子Ｑ１〜Ｑ５と、抵抗素子Ｒ７とが拾い出されて回路接続情報ツリーとなっている。波線で囲むグループ４１では、同種の素子からなるＰＮＰトランジスタ素子Ｑ１〜Ｑ５がグループ化されている。
【００６８】
また、例えば図５に示すように、グランド配線３２を０階層とし、そこから１階層、２階層、３階層、４階層・・と定められている。１階層に位置する素子として抵抗素子Ｒ１〜Ｒ６が拾い出されている。２階層に位置する素子としてＮＰＮトランジスタ素子Ｑ８〜Ｑ１３が拾い出されている。３階層に位置する素子としてＰ型ＭＯＳトランジスタ素子Ｍ１，Ｍ２と、ＮＰＮトランジスタ素子Ｑ６，Ｑ７と拾い出されている。４階層では、抵抗素子Ｒ７が拾い出され、電源供給配線３１に接続されることが示されている。
【００６９】
この回路接続情報ツリーにおいて、１階層では、抵抗素子Ｒ１〜Ｒ６のグループ４４ができる。２階層では、ＮＰＮトランジスタ素子Ｑ８〜Ｑ１３のグループ４５ができる。３階層では、Ｐ型ＭＯＳトランジスタ素子Ｍ１，Ｍ２のグループ４６と、ＮＰＮトランジスタ素子Ｑ６，Ｑ７のグループ４７とができる。
【００７０】
ステップＳＴ４では、上記のグループ化された各々の素子に対し、電源供給配線３１以外の同一配線で接続されている素子、グランド配線３２以外の同一配線で接続されている素子がそれぞれ選択され、グループをさらに細分化することが行われる。例えば図４に示したグループ４１において、ＰＮＰトランジスタ素子Ｑ１〜Ｑ３では、ＰＮＰトランジスタ素子Ｑ１とＱ２はベース同士が接続され、ＰＮＰトランジスタ素子Ｑ２とＱ３はベースとコレクタが接続されている。また、ＰＮＰトランジスタ素子Ｑ４とＱ５では、ベース同士が接続されている。したがって、図４に示したグループ４１は、図６に示すように、ＰＮＰトランジスタ素子Ｑ１〜Ｑ３のグループ５０とＰＮＰトランジスタ素子Ｑ４、Ｑ５のグループ５１とに細分化される。
【００７１】
同様に、図５に示したグループ４５は、図７に示すように、ＮＰＮトランジスタ素子Ｑ８〜Ｑ１１のグループ５５とＮＰＮトランジスタ素子Ｑ１２、Ｑ１３のグループ５６とに細分化される。また、図５に示したグループ４７では、ＮＰＮトランジスタ素子Ｑ６とＱ７の間には接続関係がないので、図７に示すように、分離される。
【００７２】
ステップＳＴ５では、上記のように細分化された各素子グループにおいて、素子が共有されているグループ同士が結合される。ステップＳＴ６では、上記のように細分化された各素子グループを素子のペアリング制約として、回路接続情報記憶部４から読み出された回路接続情報に付加される。図８では、図６と図７に示す素子グループにおいて、素子が共有されているグループ同士が結合され、回路接続情報に付加された結果が示されている。
【００７３】
図８において、グループ５０，５１，４６，５５，５６，４４が、設計制約（ペアリングを取る必要のある素子同士）と予測できる。ステップＳＴ７では、これらの設計制約が編集され、編集された設計制約の付加された回路接続情報が回路接続情報記憶部６に書き込まれる。
【００７４】
以上のように、この実施の形態１によれば、自動配置部９に回路接続情報を供給する前段階において、ペアリングに必要な素子を回路接続情報から予測して抽出し、自動配置部９に供給する回路接続情報に設計制約として付加することができる。したがって、設計者の熟練度に依存しない、均質な設計制約を付加することができ、レイアウト設計の精度を高めることができる。
【００７５】
また、設計者は、全てについて設計制約を設定しなくとも良いので、設計者の設計制約設定の手間を簡略化することができ、レイアウト設計の容易化が図れるようになる。
【００７６】
実施の形態２．
図９は、この発明の実施の形態２であるアナログセルレイアウト設計装置の構成を示すブロック図である。なお、図９では、図１に示した構成要素と同一ないしは同等である要素には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００７７】
図９に示すように、この実施の形態２では、図１に示した設計制約予測抽出部５に代えて設計制約予測抽出部６１が設けられている。設計制約予測抽出部６１は、設計制約予測抽出部５の動作に加え、実施の形態１にて生成されたそれぞれの回路接続情報ツリーにおいて、電源供給配線からグランド配線まで達した枝と、グランド配線から電源供給配線まで達した枝とが存在する場合に、それぞれの枝に存在する全ての同一種類の素子をグループ化し、この枝素子グループと、実施の形態１にて細分化された各グループにおいて素子が共有されているグループとを結合し、細分化された各グループおよび枝素子グループを素子のペアリング制約として回路接続情報に付加する動作を行うようになっている。
【００７８】
次に、図９〜図１２を参照して、設計制約予測抽出部６１での動作を具体的に説明する。なお、図１０は、図９に示す設計制約予測抽出部６１の動作を説明するフローチャートである。図１１は、図７に示した回路接続情報ツリーにおいて、グランド配線３２から電源供給配線３１に達した枝に存在する同一素子をグループ化した様子を示す図である。図１２は、図６と図７に示す細分化したグループおよび図６と図７に示した回路接続情報ツリーにおいてグループ化された同一枝素子のグループを結合し、回路接続情報を付加した結果を示す図である。
【００７９】
図１０では、図２で示した処理と同一である処理には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。図１０において、ステップＳＴ１１では、ステップＳＴ２にて生成された２種類の回路接続情報ツリーにおいて、同一枝素子が検出され、グループ化される。すなわち、図６に示した回路接続情報ツリーにおいて、電源供給配線３１からグランド配線３２まで達した枝を検出し、その枝に存在する全ての同一種類の素子をグループ化する。また、図７に示した回路接続情報ツリーにおいて、グランド配線３２から電源供給配線３１まで達した枝を検出し、その枝に存在する全ての同一種類の素子をグループ化する。図１１では、ＮＰＮトランジスタ素子Ｑ１０，Ｑ６のグループ６３と、ＮＰＮトランジスタ素子Ｑ１３，Ｑ７のグループ６４と、抵抗素子Ｒ６，Ｒ７のグループ６５とが示されている。
【００８０】
ステップＳＴ１２では、ステップＳＴ４にて細分化された各グループおよびステップＳＴ１１にてグループ化された各グループにおいて素子が共有されている グループが結合される。ステップＳＴ６では、ステップＳＴ４にて細分化された各グループおよびステップＳＴ１１にてグループ化された各グループを素子のペア リング制約として、回路接続情報記憶部４から読み出された回路接続情報に付加されることになる。図１２では、図６と図７と図１１に示すグループにおいて、 素子が共有されているグループ同士が結合され、回路接続情報が付加された結果が示されている。
【００８１】
図８と図１２とを比較する。図１２では、図８に示したグループ５５に枝素子（ＰＮＰトランジスタ素子Ｑ６）が加わってグループ６６となっている。図８に示したグループ５６に枝素子（ＰＮＰトランジスタ素子Ｑ７）が加わってグループ６７となっている。また、図８に示したグループ４４に枝素子（抵抗素子Ｒ７）が加わってグループ６８となっている。
【００８２】
このように、実施の形態２によれば、電源供給配線とグランド配線間に渡る枝素子のグループも対象とすることができるので、実施の形態１よりもさらに多くの設計制約を予測することができるようになる。
【００８３】
実施の形態３．
図１３は、この発明の実施の形態３であるアナログセルレイアウト設計装置の構成を示すブロック図である。なお、図１３では、図１に示した構成要素と同一ないしは同等である要素には、同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００８４】
図１３に示すように、この実施の形態３では、図１に示した設計制約予測抽出部５に代えて設計制約予測抽出部７１が設けられている。設計制約予測抽出部７１は、設計制約予測抽出部５の動作に加え、実施の形態１にて結合されたグループにおける抵抗素子のグループにおいて、最小の抵抗値を持つ抵抗素子を検出し、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最小抵抗値を持つ抵抗素子の直列接続情報に書き換える動作を行うようになっている。
【００８５】
次に、図１３〜図１５を参照して、設計制約予測抽出部７１での動作を具体的に説明する。なお、図１４は、図１３に示す設計制約予測抽出部７１の動作を説明するフローチャートである。図１５は、抵抗素子のグループにおいて各抵抗素子を最小抵抗値を持つ抵抗素子の直列接続で書き換える様子を示す図である。
【００８６】
図１４では、図２で示した処理と同一である処理には、同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。図１４において、ステップＳＴ１５では、ステップＳＴ５にて結合された各グループから抵抗素子のグループが選択され、その選択された抵抗素子のグループにおいて最小の抵抗値を持つ抵抗素子が検出される。そして、ステップＳＴ１６では、その選択された抵抗素子のグループにおいて、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最小の抵抗値を持つ抵抗素子の直列接続情報に書き換えることが行われる。したがって、ステップＳＴ６では、以上のようにして書き換えられた回路接続情報に前記素子のペアリング制約を付加することになる。
【００８７】
図１５を参照して、回路接続情報を書き換える動作を具体的に説明する。図１５（ａ）に示すように、抵抗素子のグループ７３は、４個の抵抗素子７３ａ、７３ｂ、７３ｃ、７３ｄで構成されている。４個の抵抗素子７３ａ、７３ｂ、７３ｃ、７３ｄの抵抗値は、この順に、２０Ω、４０Ω、４０Ω、８０Ωとなっている。抵抗素子７３ａが最小の抵抗値を持っている。
【００８８】
そこで、図１５（ｂ）に示すように、抵抗素子７３ａはそのままで、他の抵抗素子７３ｂ、７３ｃ、７３ｄの抵抗値が、抵抗素子７３ａの抵抗値の繰り返し接続の直列接続情報に書き換えられる。すなわち、抵抗素子７３ｂ、７３ｃの抵抗値は、２０Ω×２と書き換えられ、抵抗素子７３ｄの抵抗値は、２０Ω×４と書き換えられる。なお、実際には、最小抵抗値の抵抗素子以外の抵抗素子の抵抗値を最小抵抗値のみの繰り返し接続で実現できない場合がある。その場合には、最小抵抗値の繰り返し接続を可能な限り実行し、余りの抵抗値を直列接続情報に書き加えるようにする。
【００８９】
このように、実施の形態３によれば、最小抵抗値を持つ抵抗素子を基準とした設計制約を予測することができる。なお、この実施の形態３では、実施の形態１への適用例を示したが、実施の形態２に対しても同様に適用できることはいうまでもない。
【００９０】
実施の形態４．
図１６は、この発明の実施の形態４であるアナログセルレイアウト設計装置の構成を示すブロック図である。なお、図１６では、図１に示した構成要素と同一ないしは同等である要素には、同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。
【００９１】
図１６に示すように、この実施の形態４では、図１に示した設計制約予測抽出部５に代えて設計制約予測抽出部７５が設けられている。設計制約予測抽出部７５は、設計制約予測抽出部５の動作に加え、実施の形態１にて結合されたグループにおける抵抗素子のグループにおいて、最大の抵抗値を持つ抵抗素子を検出し、最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最大抵抗値値を持つ抵抗素子の並列接続情報に書き換える動作を行うようになっている。
【００９２】
次に、図１６〜図１８を参照して、設計制約予測抽出部７５での動作を具体的に説明する。なお、図１７は、図１６に示す設計制約予測抽出部の動作を説明するフローチャートである。図１８は、抵抗素子のグループにおいて各抵抗素子を最大抵抗値を持つ抵抗素子の並列接続で書き換える様子を示す図である。
【００９３】
図１７では、図２で示した処理と同一である処理には、同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。図１７において、ステップＳＴ２１では、ステップＳＴ５にて結合された各グループから抵抗素子のグループが選択され、その選択された抵抗素子のグループにおいて最大の抵抗値を持つ抵抗素子が検出される。そして、ステップＳＴ２２では、その選択された抵抗素子のグループにおいて、最大の抵抗値を持つ抵抗素子以外の他の抵抗素子の回路接続情報を最大の抵抗値を持つ抵抗素子の並列接続情報に書き換えることが行われる。したがって、ステップＳＴ６では、以上のようにして書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加することになる。
【００９４】
図１８を参照して、回路接続情報を書き換える動作を具体的に説明する。図１８（ａ）に示すように、抵抗素子のグループ７７は、４個の抵抗素子７７ａ、７７ｂ、７７ｃ、７７ｄで構成されている。４個の抵抗素子７７ａ、７７ｂ、７７ｃ、７７ｄの抵抗値は、この順に、２０Ω、４０Ω、４０Ω、８０Ωとなっている。抵抗素子７７ｄが最大の抵抗値を持っている。
【００９５】
そこで、図１８（ｂ）に示すように、抵抗素子７７ｄはそのままで、他の抵抗素子７７ａ、７７ｂ、７７ｃの抵抗値が抵抗素子７７ｄの抵抗値の並列接続として書き換えられる。すなわち、抵抗素子７７ｂ、７７ｃの抵抗値は８０Ω／２と書き換えられる。抵抗素子７７ａの抵抗値は８０Ω／４と書き換えられる。なお、実際には、最大抵抗値の抵抗素子以外の抵抗素子の抵抗値を最大抵抗値の並列接続で実現できない場合がある。その場合には、最大抵抗値の並列接続を可能な限り実行し、余りの抵抗値を並列接続情報に書き加えるようにする。
【００９６】
このように、実施の形態４によれば、最大抵抗値を持つ抵抗素子を基準とした設計制約を予測することができる。なお、この実施の形態４では、実施の形態１への適用例を示したが、実施の形態２に対しても同様に適用できることはいうまでもない。
【００９７】
実施の形態５．
図１９は、この発明の実施の形態５であるアナログセルレイアウト設計装置の構成を示すブロック図である。なお、図１９では、図１に示した構成要素と同一ないしは同等である要素には、同一の符号が付されている。ここでは、この実施の形態５に関わる部分を中心に説明する。
【００９８】
図１９に示すように、この実施の形態５では、図１に示した設計制約予測抽出部５に代えて設計制約予測抽出部８１が設けられている。設計制約予測抽出部８１は、設計制約予測抽出部５の動作に加え、実施の形態１にて結合されたグループにおけるバイポーラ型トランジスタ素子のグループにおいて、最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子を検出し、それ以外のバイポーラ型トランジスタ素子の回路接続情報を最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子の並列接続情報に書き換える動作を行うようになっている。
【００９９】
次に、図１９〜図２１を参照して、設計制約予測抽出部８１での動作を具体的に説明する。なお、図２０は、図１９に示す設計制約予測抽出部の動作を説明するフローチャートである。図２１は、バイポーラ型トランジスタ素子のグループにおいて各トランジスタ素子を最小エミッタサイズを持つトランジスタ素子の並列接続で書き換える様子を示す図である。
【０１００】
図２０では、図２で示した処理と同一である処理には、同一の符号が付されている。ここでは、この実施の形態５に関わる部分を中心に説明する。図２０において、ステップＳＴ２５では、ステップＳＴ５にて結合された各グループからバイポーラ型トランジスタ素子（ＰＮＰ，ＮＰＮ）のグループが選択され、その選択されたバイポーラ型トランジスタ素子のグループにおいて最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子が検出される。そして、ステップＳＴ２６では、その選択されたバイポーラ型トランジスタ素子のグループにおいて、最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子以外のバイポーラ型トランジスタ素子の回路接続情報を最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子の並列接続情報に書き換えることが行われる。したがって、ステップＳＴ６では、以上のようにして書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加することになる。
【０１０１】
図２１を参照して、回路接続情報を書き換える動作を具体的に説明する。図２１（ａ）に示すように、バイポーラ型トランジスタ素子のグループ８３は、４個のＮＰＮトランジスタ素子８３ａ、８３ｂ、８３ｃ、８３ｄで構成されている。４個のＮＰＮトランジスタ素子８３ａ、８３ｂ、８３ｃ、８３ｄのエミッタサイズ値は、Ｓを基準のエミッタサイズとして、この順に、４×Ｓ、２×Ｓ、２×Ｓ、１×Ｓとなっている。ＮＰＮトランジスタ素子８３ｄが最小のエミッタサイズ値を持っている。
【０１０２】
そこで、図２１（ｂ）に示すように、ＮＰＮトランジスタ素子８３ｄはそのままで、他のＮＰＮトランジスタ素子８３ａ、８３ｂ、８３ｃが、ＮＰＮトランジスタ素子８３ｄの並列接続として書き換えられる。すなわち、ＮＰＮトランジスタ素子８３ａは、４個のＮＰＮトランジスタ素子８３ｄの並列接続に書き換えられる。ＮＰＮトランジスタ素子８３ｂ、８３ｃは、それぞれ２個のＮＰＮトランジスタ素子８３ｄの並列接続に書き換えられる。
【０１０３】
このように、実施の形態５によれば、バイポーラ型トランジスタ素子について最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子を基準とした設計制約を予測することができる。なお、この実施の形態５では、実施の形態１への適用例を示したが、実施の形態２〜４に対しても同様に適用できることはいうまでもない。
【０１０４】
実施の形態６．
図２２は、この発明の実施の形態６であるアナログセルレイアウト設計装置の構成を示すブロック図である。なお、図２２では、図１に示した構成要素と同一ないしは同等である要素には、同一の符号が付されている。ここでは、この実施の形態６に関わる部分を中心に説明する。
【０１０５】
図２２に示すように、この実施の形態６では、図１に示した設計制約予測抽出部５に代えて設計制約予測抽出部８５が設けられている。設計制約予測抽出部８５は、設計制約予測抽出部５の動作に加え、次の２つの動作を行うようになっている。これは、ＭＯＳ型トランジスタ素子のグループを抵抗素子のグループとして利用する場合に行われる。
【０１０６】
第１は、実施の形態１にて結合されたグループにおけるＭＯＳ型トランジスタ素子のグループにおいて、各ＭＯＳ型トランジスタ素子のゲート長が等しい場合に、最小のゲート幅値を持つＭＯＳ型トランジスタ素子を検出し、それ以外のＭＯＳ型トランジスタ素子の回路接続情報を最小のゲート幅値を持つＭＯＳ型トランジスタ素子の並列接続情報に書き換えることである。
【０１０７】
第２は、実施の形態１にて結合されたグループにおけるＭＯＳ型トランジスタ素子のグループにおいて、各ＭＯＳ型トランジスタ素子のゲート幅が等しい場合に、最小のゲート長値を持つＭＯＳ型トランジスタ素子を検出し、それ以外のＭＯＳ型トランジスタ素子の回路接続情報を最小のゲート長値を持つＭＯＳ型トランジスタ素子の直列接続情報に書き換えることである。
【０１０８】
次に、図２２〜図２５を参照して、設計制約予測抽出部８５での動作を具体的に説明する。なお、図２３は、図２２に示す設計制約予測抽出部の動作を説明するフローチャートである。図２４は、ＭＯＳ型トランジスタ素子のグループにおいてゲート長が等しい場合に各トランジスタ素子を最小ゲート幅を持つトランジスタ素子の並列接続で書き換える様子を示す図である。図２５は、ＭＯＳ型トランジスタ素子のグループにおいてゲート幅が等しい場合に各トランジスタ素子を最小ゲート長を持つトランジスタ素子の直列接続で書き換える様子を示す図である。
【０１０９】
図２３では、図２で示した処理と同一である処理には、同一の符号が付されている。ここでは、この実施の形態６に関わる部分を中心に説明する。図２３において、ステップＳＴ３１では、ステップＳＴ５にて結合された各グループからＭＯＳ型トランジスタ素子（ＰＭＯＳ，ＮＭＯＳ）のグループが選択され、その選択されたグループ内に存在するＭＯＳ型トランジスタ素子からゲート長値が検出され、等しいか否かが判定される。
【０１１０】
選択されたグループ内に存在する全てのＭＯＳ型トランジスタ素子のゲート長値が等しい場合には、ステップＳＴ３１での判定は肯定（Ｙｅｓ）となり、ステップＳＴ３２に進む。ステップＳＴ３２では、選択されたグループ内に存在するＭＯＳ型トランジスタ素子の中で最小のゲート幅値を持つＭＯＳトランジスタ素子が検出される。そして、ステップＳＴ３３にて、それ以外のＭＯＳ型トランジスタ素子の回路接続情報を最小のゲート幅値を持つＭＯＳ型トランジスタ素子の並列接続情報に書き換えることが行われ、ステップＳＴ６に進む。
【０１１１】
また、ステップＳＴ３１において選択されたグループ内に存在する全てのＭＯＳ型トランジスタ素子のゲート長値が等しくない場合には、ステップＳＴ３１での判定は否定（Ｎｏ）となり、ステップＳＴ３４に進む。ステップＳＴ３４では、選択されたグループ内に存在するＭＯＳ型トランジスタ素子からゲート幅値が検出され、等しいか否かが判定される。選択されたグループ内に存在するＭＯＳ型トランジスタ素子のゲート幅値が等しい場合には、ステップＳＴ３４での判定は肯定（Ｙｅｓ）となり、ステップＳＴ３５に進む。ステップＳＴ３４での判定が否定（Ｎｏ）の場合は、ステップＳＴ６に進む。
【０１１２】
ステップＳＴ３５では、選択されたグループ内に存在するＭＯＳ型トランジスタ素子の中で最小のゲート長値を持つＭＯＳトランジスタ素子が検出される。そして、ステップＳＴ３６にて、それ以外のＭＯＳ型トランジスタ素子の回路接続情報を最小のゲート長値を持つＭＯＳ型トランジスタ素子の直列接続情報に書き換えることが行われ、ステップＳＴ６に進む。したがって、ステップＳＴ６では、以上のようにして回路接続情報が書き換えられる場合には、書き換えられた回路接続情報を含む回路接続情報に前記素子のペアリング制約を付加することになる。
【０１１３】
図２４，２５を参照して、回路接続情報を書き換える動作を具体的に説明する。図２４において、図２４（ａ）に示すように、ＭＯＳ型トランジスタ素子のグループ８６は、２つのＭＯＳ型トランジスタ素子８６ａ、８６ｂで構成されている。２つのＭＯＳ型トランジスタ素子８６ａ、８６ｂは、ゲートおよびソースが共通接続され、ＭＯＳ型トランジスタ素子８６ｂは、ゲートとドレインが接続されている。
【０１１４】
ＭＯＳ型トランジスタ素子８６ａは、ゲート長Ｌが０．２５μｍ、ゲート幅Ｗが１０μｍである。ＭＯＳ型トランジスタ素子８６ｂは、ゲート長Ｌが０．２５μｍ、ゲート幅Ｗが５μｍである。すなわち、２つのＭＯＳ型トランジスタ素子８６ａ、８６ｂは、ゲート長が等しい。一方、ゲート幅は、ＭＯＳ型トランジスタ素子８６ｂの方が小さい。そこで、図２４（ｂ）に示すように、ＭＯＳ型トランジスタ素子８６ｂは、そのままで、ＭＯＳ型トランジスタ素子８６ａがＭＯＳ型トランジスタ素子８６ｂの並列接続として書き換えられる。
【０１１５】
なお、実際には、他のＭＯＳ型トランジスタ素子を最小ゲート幅を持つＭＯＳ型トランジスタ素子の並列接続で実現できない場合がある。その場合には、最小ゲート幅を持つＭＯＳ型トランジスタ素子の並列接続を可能な限り実行し、余りのゲート幅値をＭＯＳ型トランジスタ素子を並列接続情報に書き加えるようにする。
【０１１６】
また、図２５において、図２５（ａ）に示すように、ＭＯＳ型トランジスタ素子のグループ８７は、２つのＭＯＳ型トランジスタ素子８７ａ、８７ｂで構成されている。２つのＭＯＳ型トランジスタ素子８７ａ、８７ｂは、直列に接続され、共にゲートとドレインが接続されている。
【０１１７】
ＭＯＳ型トランジスタ素子８７ａは、ゲート長Ｌが２０μｍ、ゲート幅Ｗが０．５μｍである。ＭＯＳ型トランジスタ素子８７ｂは、ゲート長Ｌが１０μｍ、ゲート幅Ｗが０．５μｍである。すなわち、２つのＭＯＳ型トランジスタ素子８７ａ、８７ｂは、ゲート幅が等しい。一方、ゲート長は、ＭＯＳ型トランジスタ素子８７ｂの方が小さい。そこで、図２５（ｂ）に示すように、ＭＯＳ型トランジスタ素子８７ｂは、そのままで、ＭＯＳ型トランジスタ素子８７ａがＭＯＳ型トランジスタ素子８７ｂの直列接続として書き換えられる。
【０１１８】
なお、実際には、他のＭＯＳ型トランジスタを最小ゲート長を持つＭＯＳ型トランジスタの直列接続で実現できない場合がある。その場合には、最小ゲート長を持つＭＯＳ型トランジスタ素子の直列接続を可能な限り実行し、余りのゲート長値をＭＯＳ型トランジスタ素子を直列接続情報に書き加えるようにする。
【０１１９】
このように、実施の形態６によれば、ＭＯＳ型トランジスタ素子を抵抗素子として用いる場合の設計制約を回路接続情報から予測することができる。なお、この実施の形態６では、実施の形態１への適用例を示したが、実施の形態２〜５に対しても同様に適用できることはいうまでもない。
【０１２０】
実施の形態７．
図２６は、この発明の実施の形態７であるアナログセルレイアウト設計装置の構成を示すブロック図である。なお、図２６では、図１に示した構成要素と同一ないしは同等である要素には、同一の符号が付されている。ここでは、この実施の形態７に関わる部分を中心に説明する。
【０１２１】
図２６に示すように、この実施の形態７では、図１に示した設計制約予測抽出部５に代えて設計制約予測抽出部９１が設けられている。設計制約予測抽出部９１には表示装置９２が設けられている。設計制約予測抽出部９１は、設計制約予測抽出部５の動作に加え、表示装置９２に編集過程の設計制約を各グループ毎に色分け表示することを行うようになっている。
【０１２２】
次に、図２７を参照して、設計制約予測抽出部９１での動作を具体的に説明する。なお、図２７は、図２６に示す設計制約予測抽出部の動作を説明するフローチャートである。図２７では、図２で示した処理と同一である処理には、同一の符号が付されている。ここでは、この実施の形態７に関わる部分を中心に説明する。
【０１２３】
図２７において、ステップＳＴ４１では、ステップＳＴ７にて設計制約が付加された回路接続情報におけるグループ化された各素子のグループが、グループ毎に色分け表示される。
【０１２４】
このように、実施の形態７によれば、設計者は、容易に設計制約情報を目視で確認できるので、レイアウト設計に反映させることができ、レイアウト設計の容易化が図れるようになる。その一例が実施の形態８に示されている。なお、この実施の形態７では、実施の形態１への適用例を示したが、実施の形態２〜６に対しても同様に適用できることはいうまでもない。
【０１２５】
実施の形態８．
図２８は、この発明の実施の形態８であるアナログセルレイアウト設計装置の構成を示すブロック図である。なお、図２８では、図２６に示した構成要素と同一ないしは同等である要素には、同一の符号が付されている。ここでは、この実施の形態８に関わる部分を中心に説明する。
【０１２６】
図２８に示すように、この実施の形態８では、図２６に示した設計制約予測抽出部９１に代えて設計制約予測抽出部９５が設けられている。設計制約予測抽出部９５は、設計制約予測抽出部５の動作に加え、設計者が表示装置９２の表示を見て抵抗素子のグループについて接続変更の指定があった場合に、その指定に従って、一度編集された素子のペアリング制約であるグループの中に存在する抵抗素子のグループ毎に、最小の抵抗値を持つ抵抗素子を検出し、それ以外の抵抗素子の回路接続情報を最小値を持つ抵抗素子の直列接続情報に書き換えることと、最大の抵抗値を持つ抵抗素子を検出し、それ以外の抵抗素子の回路接続情報を最大値を持つ抵抗素子の並列接続情報に書き換えることとを行うようになっている。
【０１２７】
次に、図２９を参照して、設計制約予測抽出部９５での動作を具体的に説明する。なお、図２９は、図２８に示す設計制約予測抽出部９５の動作を説明するフローチャートである。図２９では、図２７で示した処理と同一である処理には、同一の符号が付されている。ここでは、この実施の形態８に関わる部分を中心に説明する。
【０１２８】
図２９において、ステップＳＴ４４では、ステップＳＴ４１の処理で表示装置９２に表示された抵抗素子グループに接続変更の指定があるか否かが判定される。指定がなければ、ステップＳＴ４４の判定は否定（Ｎｏ）となり、ＳＴ５２へ進む。指定があるとステップＳＴ４４の判定は肯定（Ｙｅｓ）となり、ステップＳＴ４５に進む。
【０１２９】
ステップＳＴ４５では、ステップＳＴ７において編集された回路接続情報に中に抵抗素子グループが存在するか否かが判定される。抵抗素子グループが存在しなければ、ステップＳＴ４５の判定は否定（Ｎｏ）となり、ＳＴ５２へ進む。抵抗素子グループが存在すれば、ステップＳＴ４５の判定は肯定（Ｙｅｓ）となり、ステップＳＴ４６に進む。ステップＳＴ４６では、ステップＳＴ４４にて検出された設計者の指定内容が判断され、それに従ってステップＳＴ４７とステップＳＴ４８の何れかが起動される。
【０１３０】
ステップＳＴ４７では、編集された素子のペアリング制約であるグループの中に存在する抵抗素子のグループ毎に、最小の抵抗値を持つ抵抗素子を検出し、ステップＳＴ４９に進む。ステップＳＴ４９では、その抵抗素子グループにおいて最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最小値を持つ抵抗素子の直列接続情報に書き換えることが行われ、ステップＳＴ５１に進む。
【０１３１】
一方、ステップＳＴ４８では、編集された素子のペアリング制約であるグループの中に存在する抵抗素子のグループ毎に、最大の抵抗値を持つ抵抗素子を検出し、ステップＳＴ５０に進む。ステップＳＴ５０では、その抵抗素子グループにおいて最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最大値を持つ抵抗素子の並列接続情報に書き換えることが行われ、ステップＳＴ５１に進む。
【０１３２】
ステップＳＴ５１では、上記のように書き換えられた回路接続情報が回路接続情報記憶部４から読み出された回路接続情報に付加される。ステップＳＴ５２では、改めて設計制約が編集され、その編集された設計制約が付加された回路接続情報が回路接続情報記憶部６に書き込まれる。
【０１３３】
このように、この実施の形態８によれば、一度編集が終わった設計制約の中で抵抗素子グループについて、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最小値を持つ抵抗素子の直列接続情報に書き換えることや、最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最大値を持つ抵抗素子の並列接続情報に書き換えることを設計者が任意に選択することができる。したがって、アナログ回路からレイアウトを自動配置する場合に、抵抗素子を配置しやすい回路接続情報に容易に編集できるようになる。
【０１３４】
【発明の効果】
以上説明したように、この発明によれば、回路図作成手段にてアナログ回路図の回路図データが作成されると、回路図記憶手段に書き込まれ、格納される。回路接続情報抽出手段にて、回路図記憶手段に記憶されるアナログ回路図データから回路接続情報が抽出されると、第１回路接続情報記憶手段に書き込まれ、格納される。そうすると、設計制約予測抽出手段では、ノード名指定手段にて、第１回路接続情報記憶手段に記憶される回路接続情報において、電源供給配線およびグランド配線にノード名が指定されると、回路接続情報ツリー生成手段にて、ノード名が指定された電源供給配線を起点とするＰ型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーと、ノード名が指定されたグランド配線を起点とするＮ型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーとがそれぞれ生成される。その結果、グループ化手段にて、生成されたそれぞれの回路接続情報ツリーにおいて同一階層にある同一種類の素子がグループ化される、グループ細分化手段にて、そのグループ化された各グループにおける各々の素子に対し、電源供給配線以外の同一配線で接続されている素子およびグランド配線以外の同一配線で接続されている素子をそれぞれ選択してグループを細分化することが行われる。次いで、グループ結合手段にて、その細分化された各グループにおいて素子が共有されているグループが結合される。また、設計制約付加手段にて、その細分化された各グループを素子のペアリング制約として回路接続情報に付加される。そして、編集手段にて、設計制約付加手段にて付加された素子のペアリング制約が編集され、第２回路接続情報記憶手段に書き込まれ、格納される。このように、設計制約を回路接続情報から自動的に予測して抽出し、それを回路接続情報に付加することができる。その結果、自動配置手段にて、第２回路接続情報記憶手段に記憶される、設計制約を含む回路接続情報に基づきレイアウトセルが選択され、プロセスデザインルールに従って配置される。そして、自動配置手段にて配置されたレイアウトセル間の配線が、自動配線手段にて、プロセスデザインルールに従って実行される。このように、自動配置手段に回路接続情報を供給する前段階において、ペアリングに必要な素子を回路接続情報から予測して抽出し、それを設計制約として付加した回路接続情報を自動配置手段に供給することができる。したがって、設計者の熟練度に依存しない、均質な設計制約を付加することができ、レイアウト設計の精度を高めることができる。また、設計者は、全てについて設計制約を設定しなくとも良いので、設計者の設計制約設定の手間を簡略化することができ、レイアウト設計の容易化が図れるようになる。
【０１３６】
つぎの発明によれば、回路図作成手段にてアナログ回路図の回路図データが作成されると、回路図記憶手段に書き込まれ、格納される。回路接続情報抽出手段にて、回路図記憶手段に記憶されるアナログ回路図データから回路接続情報が抽出されると、第１回路接続情報記憶手段に書き込まれ、格納される。そうすると、設計制約予測抽出手段では、ノード名指定手段にて、第１回路接続情報記憶手段に記憶される回路接続情報において、電源供給配線およびグランド配線にノード名が指定されると、回路接続情報ツリー生成手段にて、ノード名が指定された電源供給配線を起点とするＰ型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーと、ノード名が指定されたグランド配線を起点とするＮ型トランジスタ素子の接続関係および抵抗素子の接続関係を示す回路接続情報ツリーとがそれぞれ生成される。その結果、グループ化手段にて、生成されたそれぞれの回路接続情報ツリーにおいて同一階層にある同一種類の素子がグループ化されると、グループ細分化手段にて、そのグループ化された各グループにおける各々の素子に対し、電源供給配線以外の同一配線で接続されている素子およびグランド配線以外の同一配線で接続されている素子をそれぞれ選択してグループを細分化することが行われる。また、枝素子グループ化手段にて、その生成されたそれぞれの回路接続情報ツリーにおいて、電源供給配線からグランド配線まで達した枝と、グランド配線から電源供給配線まで達した枝とが存在する場合に、それぞれの枝に存在する全ての同一種類の素子がグループ化される。次いで、グループ結合手段にて、グループ細分化手段にて細分化された各グループおよび枝素子グループ化手段にてグループ化された各グループにおいて素子が共有されているグループが結合される。また、設計制約付加手段にて、前記グループ細分化手段にて細分化された各グループおよび前記枝素子グループ化手段にてグループ化された各グループが素子のペアリン グ制約として回路接続情報に付加される。そして、編集手段にて、設計制約付加手段にて付加された素子のペアリング制約が編集され、第２回路接続情報記憶手段に書き込まれ、格納される。したがって、電源供給配線とグランド配線間に渡る枝素子のグループも対象とすることができるので、一層多くの設計制約を予測することができる。その結果、自動配置手段にて、第２回路接続情報記憶手段に記憶される、設計制約を含む回路接続情報に基づきレイアウトセルが選択され、プロセスデザインルールに従って配置される。そして、自動配置手段にて配置されたレイアウトセル間の配線が、自動配線手段にて、プロセスデザインルールに従って実行される。このように、自動配置手段に回路接続情 報を供給する前段階において、ペアリングに必要な素子を回路接続情報から予測して抽出し、それを設計制約として付加した回路接続情報を自動配置手段に供給することができる。したがって、設計者の熟練度に依存しない、均質な設計制約を付加することができ、レイアウト設計の精度を高めることができる。また、設計者は、全てについて設計制約を設定しなくとも良いので、設計者の設計制約設定の手間を簡略化することができ、レイアウト設���の容易化が図れるようになる。
【０１３７】
つぎの発明によれば、上記の発明において、設計制約予測抽出手段では、回路接続情報書換手段にて、グループ結合手段にて結合されたグループにおける抵抗素子のグループにおいて、最小の抵抗値を持つ抵抗素子が検出され、その最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報が最小値を持つ抵抗素子の直列接続情報に書き換えられる。その結果、設計制約付加手段では、回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に素子のペアリング制約を付加することが行われる。したがって、最小抵抗値を持つ抵抗素子を基準とした設計制約を予測することができる。
【０１３８】
つぎの発明によれば、上記の発明において、設計制約予測抽出手段では、回路接続情報書換手段にて、グループ結合手段にて結合されたグループにおける抵抗素子のグループにおいて、最大の抵抗値を持つ抵抗素子が検出され、その最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報が最大値を持つ抵抗素子の並列接続情報に書き換えられる。その結果、設計制約付加手段では、回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に素子のペアリング制約を付加することが行われる。したがって、最大抵抗値を持つ抵抗素子を基準とした設計制約を予測することができる。
【０１３９】
つぎの発明によれば、上記の発明において、設計制約予測抽出手段では、回路接続情報書換手段にて、グループ結合手段にて結合されたグループにおけるバイポーラ型トランジスタ素子のグループにおいて、最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子以外のバイポーラ型トランジスタ素子の回路接続情報を最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子の並列接続情報に書き換えられる。その結果、設計制約付加手段では、回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に素子のペアリング制約を付加することが行われる。したがって、バイポーラ型トランジスタ素子について最小のエミッタサイズ値を持つバイポーラ型トランジスタ素子を基準とした設計制約を予測することができる。
【０１４０】
つぎの発明によれば、上記の発明において、設計制約予測抽出手段では、回路接続情報書換手段にて、グループ結合手段にて結合されたグループにおけるＭＯＳ型トランジスタ素子のグループにおいて、各ＭＯＳ型トランジスタ素子のゲート長が等しい場合に、最小のゲート幅値を持つＭＯＳ型トランジスタ素子以外のＭＯＳ型トランジスタ素子の回路接続情報を前記最小のゲート幅値を持つＭＯＳ型トランジスタ素子の並列接続情報に書き換えることと、各ＭＯＳ型トランジスタ素子のゲート幅が等しい場合に、最小のゲート長値を持つＭＯＳ型トランジスタ素子以外のＭＯＳ型トランジスタ素子の回路接続情報を前記最小のゲート長値を持つＭＯＳ型トランジスタ素子の直列接続情報に書き換えることの一方または双方が行われる。その結果、設計制約付加手段では、回路接続情報書換手段にて書き換えられた回路接続情報を含む回路接続情報に素子のペアリング制約を付加することが行われる。したがって、ＭＯＳ型トランジスタ素子を抵抗素子として用いる場合の設計制約を回路接続情報から予測することができる。
【０１４１】
つぎの発明によれば、上記の発明において、設計制約予測抽出手段では、表示手段にて、編集手段にて編集された素子のペアリング制約がそれぞれのグループ毎に色分け表示される。したがって、設計者は、回路接続情報から予測抽出された設計制約の情報を目視で確認することができるので、レイアウト設計に反映させることができ、レイアウト設計の容易化が図れるようになる。
【０１４２】
つぎの発明によれば、上記の発明において、設計制約予測抽出手段では、設計者が上記発明における表示手段での表示内容を見て抵抗素子のグループについて接続変更の指定を入力する場合に備え、判断手段にて、編集手段による編集処理が終了した後に、抵抗素子のグループについて接続変更の指定入力があるか否かが判断される。その結果、接続変更の指定入力があるときは、編集手段にて編集された素子のペアリング制約であるグループの中に存在する抵抗素子のグループについて、各グループ毎に、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最小の抵抗値を持つ抵抗素子の直列接続情報に書き換えることと、最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最大値を持つ抵抗素子の並列接続情報に書き換えることとが、指定入力の内容に従って選択し実行される。このように、一度編集が終わった設計制約の中で抵抗素子グループについて、最小の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最小値を持つ抵抗素子の直列接続情報に書き換えることや、最大の抵抗値を持つ抵抗素子以外の抵抗素子の回路接続情報を最大値を持つ抵抗素子の並列接続情報に書き換えることを設計者が任意に選択することができる。したがって、アナログ回路からレイアウトを自動配置する場合に、抵抗素子を配置しやすい回路接続情報に容易に編集できるようになる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１であるアナログセルレイアウト設計装置の構成を示すブロック図である。
【図２】  図１に示す設計制約予測抽出部の動作を説明するフローチャートである。
【図３】  図１に示す回路図記憶部に記憶されるアナログ回路図データの一例を示す図である。
【図４】  図３に示すアナログ回路図データから電源供給配線を起点として抽出された回路接続情報ツリーおよび同一階層にある同一素子をグループ化した様子を示す図である。
【図５】  図３に示すアナログ回路図データからグランド配線を起点として抽出された回路接続情報ツリーおよび同一階層にある同一素子をグループ化した様子を示す図である。
【図６】  図４に示すグループ化された素子に対し電源供給配線以外の同一配線で接続されている素子を細分化した様子を示す図である。
【図７】  図５に示すグループ化された素子に対しグランド配線以外の同一配線で接続されている素子を細分化した様子を示す図である。
【図８】  図６と図７に示す細分化したグループを結合し、回路接続情報を付加した結果を示す図である。
【図９】  この発明の実施の形態２であるアナログセルレイアウト設計装置の構成を示すブロック図である。
【図１０】  図９に示す設計制約予測抽出部の動作を説明するフローチャートである。
【図１１】  図７に示した回路接続情報ツリーにおいて、グランド配線から電源供給配線に達した枝に存在する同一素子をグループ化した様子を示す図である。
【図１２】  図６と図７に示す細分化したグループおよび図６と図７に示した回路接続情報ツリーにおいてグループ化された同一枝素子グループを結合し、回路接続情報を付加した結果を示す図である。
【図１３】  この発明の実施の形態３であるアナログセルレイアウト設計装置の構成を示すブロック図である。
【図１４】  図１３に示す設計制約予測抽出部の動作を説明するフローチャートである。
【図１５】  抵抗素子のグループにおいて各抵抗素子を最小抵抗値を持つ抵抗素子の直列接続で書き換える様子を示す図である。
【図１６】  この発明の実施の形態４であるアナログセルレイアウト設計装置の構成を示すブロック図である。
【図１７】  図１６に示す設計制約予測抽出部の動作を説明するフローチャートである。
【図１８】  抵抗素子のグループにおいて各抵抗素子を最大抵抗値を持つ抵抗素子の並列接続で書き換える様子を示す図である。
【図１９】  この発明の実施の形態５であるアナログセルレイアウト設計装置の構成を示すブロック図である。
【図２０】  図１９に示す設計制約予測抽出部の動作を説明するフローチャートである。
【図２１】  バイポーラ型トランジスタ素子のグループにおいて各トランジスタ素子を最小エミッタサイズを持つトランジスタ素子の並列接続で書き換える様子を示す図である。
【図２２】  この発明の実施の形態６であるアナログセルレイアウト設計装置の構成を示すブロック図である。
【図２３】  図２２に示す設計制約予測抽出部の動作を説明するフローチャートである。
【図２４】  ＭＯＳ型トランジスタのグループ素子においてゲート長が等しい場合に各トランジスタ素子を最小ゲート幅を持つトランジスタ素子の並列接続で書き換える様子を示す図である。
【図２５】  ＭＯＳ型トランジスタ素子のグループにおいてゲート幅が等しい場合に各トランジスタを最小ゲート長を持つトランジスタ素子の直列接続で書き換える様子を示す図である。
【図２６】  この発明の実施の形態７であるアナログセルレイアウト設計装置の構成を示すブロック図である。
【図２７】  図２６に示す設計制約予測抽出部の動作を説明するフローチャートである。
【図２８】  この発明の実施の形態８であるアナログセルレイアウト設計装置の構成を示すブロック図である。
【図２９】  図２８に示す設計制約予測抽出部の動作を説明するフローチャートである。
【図３０】  従来のアナログセルレイアウト設計装置の構成例を示すブロック図である。
【図３１】  カレントミラー回路のレイアウト例を示す図である。
【符号の説明】
１  回路図作成部、２  回路図記憶部、３  回路接続情報抽出部、４  回路接続情報記憶部、５，６１，７１，７５，８１，８５，９１，９５  設計制約予測抽出部、６  回路接続情報記憶部、７  レイアウトセル記憶部、８  プロセスデザインルール記憶部、９  自動配置部、１０  配置後レイアウト記憶部、１１  自動配線部、１２  最終レイアウト記憶部、９２  表示装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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