(57)【特許請求の範囲】
【請求項１】
パイプラインアナログ−デジタル（Ａ／Ｄ）変換器のためのデジタル論理訂正（ＤＬＣ）回路であって、Ａ／Ｄ変換器は複数のステージを有し、各ステージは少なくとも１対のデジタル出力ビットを生成し、そこからアナログ入力信号のデジタル表現を得ることができ、ＤＬＣ回路は、
加算器を含み、加算器は複数の入力および出力を有し、前記ＤＬＣ回路はさらに、
複数のデジタル遅延セットを含み、各デジタル遅延セットは少なくとも１つのデジタル遅延を含み、デジタル遅延セットの入力は対応するデジタル出力ビットを受取り、遅延セットの出力は、遅延されたデジタル出力ビットをそれぞれの加算器入力に提供し、前記ＤＬＣ回路はさらに、
クロックジェネレータを含み、クロックジェネレータは、ＤＬＣ回路にクロック信号を提供してデータ有効周期の間に加算器入力で各デジタル遅延セットの出力の到着を同期させ、
１次クロック信号は、１つおきのステージのためのデジタル遅延セットに与えられ、２次クロック信号は残りのデジタル遅延セットに与えられ、１次クロック信号と２次クロック信号とのタイミングは、それぞれのデジタル遅延セットを介して各ステージのデジタル出力ビットを遅延してデジタル出力ビットをデータ有効周期の間に加算器入力に到着させ、加算器が加算器出力でアナログ入力信号のデジタル表現を生成するのに有効である、デジタル論理訂正（ＤＬＣ）回路。
【請求項２】
１次クロック信号と２次クロック信号とは、２相の重なり合わないクロックを形成する、請求項１に記載のＤＬＣ回路。
【請求項３】
各遅延セットに与えられるクロック信号は、遅延セットによって遅延されているデジタル出力ビットをラッチするために用いられる２相の重なり合わないクロックの逆位相である、請求項２に記載のＤＬＣ回路。
【請求項４】
１次クロック信号のパルスおよび２次クロック信号のパルスは、ほぼ同じ長さを有する、請求項２に記載のＤＬＣ回路。
【請求項５】
各遅延は遅延に与えられるクロック信号の立上がり端縁上でサンプリングする、請求項１に記載のＤＬＣ回路。
【請求項６】
加算器は１次クロック信号と同期させられる、請求項５に記載のＤＬＣ回路。
【請求項７】
加算器は１次クロック信号と同期させられる、請求項１に記載のＤＬＣ回路。
【請求項８】
Ａ／Ｄ変換器はサンプルホールドステージを有し、サンプルホールドステージは、アナログ入力信号をサンプリングし、かつホールドし、サンプリングされかつホールドされた信号を出力し、Ａ／Ｄ変換器は第１のステージを有し、第１のステージは、サンプリングされかつホールドされた信号に基づいて第１のデジタル出力を生成し、かつラッチし、アナログ入力信号とデジタル出力のアナログ表現との比較に基づいて残差信号を生成し、Ａ／Ｄ変換器は第２のステージを有し、第２のステージは、第１のステージが生成する残差信号に基づいて第２のデジタル出力を生成し、かつラッチする、請求項１に記載のＤＬＣ回路。
【請求項９】
サンプルホールドステージはアナログ入力信号の±２５％の許容限界を有する、請求項８に記載のＤＬＣ回路。
【請求項１０】
ＤＬＣ回路およびパイプラインＡ／Ｄ変換器は、データネットワークデバイスのためのフロントエンド回路の一部であり、アナログ入力信号は電話線上で受取られて入ってくるデータ信号である、請求項８に記載のＤＬＣ回路。
【請求項１１】
アナログ入力信号のデジタル表現でのビットの数は奇数であり、デジタル出力ビットを生成するＭの数のステージが存在し、各ステージはＢの数のデジタル出力ビットを生成し、遅延の合計数はＢ（１＋Ｍ／２）（Ｍ／２）に等しい、請求項１に記載のＤＬＣ回路。
【請求項１２】
アナログ入力信号のデジタル表現でのビットの数は偶数であり、デジタル出力ビットを生成するＭの数のステージが存在し、各ステージはＢの数のデジタル出力ビットを生成し、遅延の合計数は、
【数１】
0004583694.tif 000012
に等しい、請求項１に記載のＤＬＣ回路。
【発明の詳細な説明】
【０００１】
【技術分野】
この発明は一般に、パイプラインアナログ−デジタル（Ａ／Ｄ）変換器に関し、より具体的には、シフトレジスタの数が減じられたパイプラインＡ／Ｄ変換器デジタル論理訂正回路に関する。
【０００２】
【背景】
アナログ電圧信号をデジタル表現へと正確に変換するアナログ−デジタル（Ａ／Ｄ）変換器に対する需要が絶えず存在している。より少ない電力を使用し、かつ集積回路上でより小さな面積を占める、より高速のＡ／Ｄ変換器も必要とされている。
【０００３】
図１は、従来のパイプラインアナログ−デジタル（Ａ／Ｄ）変換器１０を示す。Ａ／Ｄ変換器１０は、アナログ電気入力信号（ＶIN）をアナログ信号のデジタル表現（ＤOUT）へと変換する。示される例は４ビットＡ／Ｄ変換器であるが、変換器ステージの追加または除去とともに、より多くのビットまたはより少ないビットの解像度が実現され得ることが理解されるだろう。したがって、Ａ／Ｄ変換器の解像度は、ＮビットＡ／Ｄ変換器と呼ばれることもあり、Ｎはデジタル出力ビット数を示す。Ａ／Ｄ変換器１０は、最初のステージ上で提供されるアナログ信号入力１２を有する。最初のステージは、サンプルホールド増幅器（ＳＨＡ）１４である。ＳＨＡ１４は、アナログ入力信号をサンプリングし、パイプラインＡ／Ｄ変換器１０の次のステージのためにＳＨＡ出力１６で、サンプリングされた電圧、またはＶs/hをホールドする。ＳＨＡ１４に続くステージは、複式デジタル−アナログ変換器（ＭＤＡＣ）１８である。ＭＤＡＣ１８ステージがパイプラインに加えられて出力ビット数が増大される。
【０００４】
さらに図２を参照して、ＭＤＡＣ１８の各々は、アナログ入力２０とアナログ出力２２とを有する。各ＭＤＡＣ１８は、アナログ入力２０に与えられるＭＤＡＣ入力信号ＶIのアナログからデジタルへの変換を行なう。各ＭＤＡＣ１８はまた、増幅された残差信号Ｖresを計算し、これがアナログ出力２２で次のステージのために出力される。ＭＤＡＣ１８ステージの数は、Ａ／Ｄ変換器１０の所望の解像度によって、またはＮの値によって、決定される。ＭＤＡＣ１８ステージの数はＮ−２に等しい。例では、解像度は４ビットである。したがって、２つのＭＤＡＣ１８ステージが存在し、それらはＭＤＡＣ1（参照番号２４）およびＭＤＡＣ2（参照番号２６）と呼ばれる。ＳＨＡ出力１６がＭＤＡＣ1のアナログ入力２０に接続される。ＭＤＡＣ1のアナログ出力２２がＭＤＡＣ2のアナログ入力２０に接続される。したがって、Ｖs/hを受取るＭＤＡＣ1を除いては、各ＭＤＡＣのＶI２０は、先立つＭＤＡＣ１８のＶresであり、それはここでＶresmとも呼ばれ、ｍは出力信号を生成するＭＤＡＣ１８を表す。例ではＭＤＡＣ2である最後のＭＤＡＣ１８のアナログ出力２２が最後のステージ３０の入力２８に接続される。以下でより詳細に考察される最後のステージ３０は、アナログ出力を有さない。
【０００５】
ＭＤＡＣ１８の各々と最後のステージとは、解像度の１ビットと、誤差を訂正するための１ビットとを提供するための２つのデジタル出力３２および３４を有する。ビットは一般にｂ1およびｂ0と呼ばれるか、または、特定のＭＤＡＣ１８ではｂm1およびｂm0と呼ばれ、ｍは、出力信号を生成するＭＤＡＣ１８または最後のステージ３０を表す。ＭＤＡＣ1はいくらかの度合いの誤差を備えたｂ10およびｂ11を生成し、ＭＤＡＣ2はいくらかの度合いの誤差を備えたｂ20およびｂ21を生成し、以下同様であることが注目される。さらに図４を参照して、例示的な４ビットＡ／Ｄ変換器１０の最後のステージ３０は、ｂ31およびｂ30を生成し、ｂ30は最下位ビット（ＬＳＢ）であり、ｂ31は、ｂ31とｂ20とを加えることによって、ＭＤＡＣ2が生成する誤差を訂正するために用いられる。例示されるように、ｂ21がｂ10に加えられて、ＭＤＡＣ1が生成する誤差が訂正される。したがって、一般に、ｂm1を用いてＭＤＡＣm-1が生成する誤差が訂正される。
【０００６】
図１および図２を引き続き参照して、各ＭＤＡＣ１８は、ＶIからｂ1およびｂ0を生成するための１．５ビットアナログ−デジタル変換器（ＡＤＣ）３６を有する。表１は、ＭＤＡＣ１８のＶIに関してのｂ1およびｂ0の値についての定義表である。±ＶrはＡＤＣ３６のフルスケールレンジであることが注目される。
【０００７】
【表１】
0004583694.tif 000002
【０００８】
ＡＤＣ３６によってｂ1およびｂ0が一旦生成されると、それらはデジタル出力３２および３４で出力され、また１．５ビットデジタル−アナログ変換器（ＤＡＣ）３８へと入力される。ＤＡＣ３８はｂ1およびｂ0をアナログ信号またはＶDACへと変換し、それはＶresの計算で用いられる。表２は、ＭＤＡＣ１８のｂ1およびｂ0に関してのＶDACの値についての定義表である。
【０００９】
【表２】
0004583694.tif 000003
【００１０】
ＭＤＡＣ１８は、加算器４０でもってＶIからＶDACを減じ、さらには合計値(summed value)を２の利得を有する増幅器４２で増幅することによって、Ｖresを生成する。さらに図３を参照して、ＭＤＡＣ１８の特性が示される。図３は、ＶI−Ｖresをグラフで示し、ＶIの値の範囲上のｂ1およびｂ0の値を示す。
【００１１】
最後のステージ３０は、最後のステージの入力電圧ＶIを２ビットのデジタル値へと変換するための２ビットアナログ−デジタル変換器（ＡＤＣ）である。したがって、ＭＤＡＣ１８と同様に、最後のステージは、ｂ1およびｂ0をそれぞれ提供する２つのデジタル出力３２および３４を有する。最後のステージ３０の第２のデジタル出力３４で提供されるｂ0は、Ａ／Ｄ変換器１０のデジタル出力の最下位ビットを示す。代替的には、最後のステージ３０は、出力２２を他のいかなるステージにも接続せずにＭＤＡＣ１８で実現され得る。表３は、２ビットの最後のステージ３０のＶIに関してのｂ1およびｂ0の値についての定義表である。
【００１２】
【表３】
0004583694.tif 000004
【００１３】
ＭＤＡＣ１８および最後のステージ３０のデジタル出力はデジタル論理訂正回路４４に入力される。デジタル論理訂正回路４４は、Ａ／Ｄ変換器１０のデジタル出力ＤOUTを生成する。デジタル出力は、一連のビット、またはＤN-1からＤ0である。例では、Ｎは４ビットである。したがって、デジタル出力はＤ3、Ｄ2、Ｄ1、およびＤ0であり、Ｄ3は最上位ビット（ＭＳＢ）であり、Ｄ0は最下位ビット（ＬＳＢ）である。デジタル論理訂正回路４４は、ＭＤＡＣ１８の１．５ビットＡＤＣ３６および最後のステージ３０の２ビットＡＤＣ内の不正確なしきい値によって生じた誤差を訂正する。個々のしきい値が理想値からＶr／４以下で逸脱する限りは、各ステージのシフトされたデジタル出力を加えることによって、誤差は訂正され得る。
【００１４】
図４は、デジタル誤差訂正回路４４のシフティング動作を示す。Ｓは、ＳＨＡ１４および最後のステージ３０を除いたＡ／Ｄ変換器１０のステージの数であることが注目される。言い換えると、ＳはパイプラインＡ／Ｄ変換器１０内のＭＤＡＣ１８の数である。
【００１５】
図５は、ＭＤＡＣ１８の１．５ビットＡＤＣ３６および最後のステージ３０の２ビットＡＤＣのためのしきい値がＶr／４以下で逸脱するという条件下での、図１で示された４ビットＡ／Ｄ変換器１０の特性を示すグラフである。±ＶRはＡ／Ｄ変換器１０のフルスケールレンジであることが注目される。０ボルトのアナログ入力電圧がデジタルの中心１０００として定められることも注目される。しかし、最後のステージ３０の２ビットＡＤＣのしきい値が表３で示されるしきい値ではなく、＋Ｖr*３／４、＋Ｖr／４および−Ｖr／４ならば、図５で示されるＡ／Ｄ変換曲線は１つのＬＳＢだけ右に移動し、結果として０ボルトのアナログ入力電圧がデジタルの中心０１１１として定められる。
【００１６】
図２および図１３を参照して、Ａ／Ｄ変換器１０のタイミングが考察される。Ａ／Ｄ変換器１０は、バイアスおよび基準ジェネレータ（図示せず）と、クロックジェネレータ（図示せず）とを有する。バイアスおよび基準ジェネレータは、Ａ／Ｄ変換器１０の種々のステージによる使用のための適切な電圧基準およびバイアス電流を生成する。クロックジェネレータは、２相の重なり合わない(nonoverlapping)クロック信号を生成し、そのそれぞれのクロックパルス信号はＣＬＫ１およびＣＬＫ２と呼ばれる。２つのクロックパルス信号ＣＬＫ１およびＣＬＫ２の波形は図１３の上部で示される。ＣＬＫ１は事実上、約５０％のデューティサイクルを有する。ＣＬＫ２も事実上約５０％のデューティサイクルを有するが、ＣＬＫ１に対し１８０°遅れる。
【００１７】
図２で示されるように、ＣＬＫ１は、ＳＨＡ１４のサンプルクロック入力ＳＡと、ＭＤＡＣ1の増幅器４２のホールドクロック入力Ｈとに与えられる。ＣＬＫ２は、ＳＨＡ１４のホールドクロック入力Ｈと、ＭＤＡＣ1のＡＤＣ３６のラッチクロック入力Ｌと、ＭＤＡＣ1の増幅器４２のサンプルクロック入力ＳＡとに与えられる。図１３で示されるように、同じクロック信号がＭＤＡＣ2のために用いられるが、クロック信号は互い違いになっている(alternated)。より具体的には、ＣＬＫ１は、ＭＤＡＣ2のＡＤＣ３６のラッチクロック入力Ｌと、ＭＤＡＣ2の増幅器４２のサンプルクロック入力ＳＡとに与えられ、ＣＬＫ２は、ＭＤＡＣ2の増幅器４２のホールドクロック入力Ｈに与えられる。より高い解像度のＡ／Ｄ変換器１０のためにさらなるＭＤＡＣ１８ステージが存在するならば、第３のＭＤＡＣ１８および後続のＭＤＡＣ１８が、サンプル／ラッチ動作およびホールド動作のためにＣＬＫ１とＣＬＫ２とを交互に用い、ＭＤＡＣ１８のサンプル／ラッチが前のＭＤＡＣ１８のホールドと一致する。ＣＬＫ２は、最後のステージ３０のラッチクロック入力に与えられる。最後のステージ３０は残差出力を生成しないため、最後のステージ３０はサンプルおよび／またはホールド動作を行なわないことが注目される。
【００１８】
ＳＨＡステージ１４と、ＭＤＡＣ1と、ＭＤＡＣ2と、最後のステージ３０とのサンプル、ホールド、およびラッチ動作が図１３の下部で示される。タイミング図の中の異なる陰影は、サンプルがすべてのステージを通るときの一連の２つのアナログ入力サンプル上のパイプライン変換プロセスを示す。ＳＨＡ１４は、ＣＬＫ１の間にアナログ入力信号ＶINをサンプリングし、ＣＬＫ２の間にホールド動作を行なう。ＭＤＡＣ1は、ＣＬＫ２の間にＶs/hをサンプリングする。ＭＤＡＣ1のＡＤＣ３６は、ＣＬＫ２のパルスの間に動作し、好ましくはＣＬＫ２の立下がり端縁上でデジタル出力をラッチし、Ｖs/hにＮビット確度のアナログ等価(analog equivalent of N bit accuracy)に整定する(settle)ための時間を与える。したがって、ＳＨＡ１４の許容限界(tolerance)は、１つのＬＳＢのアナログ等価である。ＭＤＡＣ1は、ＣＬＫ１の間に残差出力Ｖres1を生成し、ホールドする。ＭＤＡＣ2は、ＣＬＫ１の間にＶres1をサンプリングし、そのデジタル出力をＣＬＫ１の終わりに、またはＣＬＫ１の立下がり端縁上でラッチし、ＶresにＮ−１ビット確度のアナログ等価に整定するための時間を与える。ＭＤＡＣ2はＣＬＫ２の間にＶres2を生成し、ホールドする。最後のステージ３０は、そのデジタル出力をＣＬＫ２の終わりに、またはＣＬＫ２の立下がり端縁上でラッチし、Ｖres2にＮ−２ビット確度のアナログ等価に整定するための時間を与える。
【００１９】
図１４を参照して、従来のデジタル論理訂正（ＤＬＣ）回路４４が示される。Ｎ−ビットパイプラインＡ／Ｄ変換器１０のこれまでのＤＬＣ回路４４は、各ＭＤＡＣステージ１８および最後のステージ６６のデジタル出力を遅延するための一連の遅延またはシフトレジスタを有し、図４で示されるようにそれらのそれぞれのデジタル出力が組合せられ得る。遅延の各々にはデジタル入力１６４とデジタル出力１６６とが設けられる。簡素化および明確化のために、図１４の例示されるＤＬＣ回路４４は、一つの連なり(one series)の遅延１６０を通して送られる各デジタル出力生成ステージの（上で考察されたｂm1およびｂm0表記法でラベル付けされる）多数のデジタル出力を示すことが注目される。しかし、実際の実現例では、各ステージのデジタル出力ビットの各々のために、別個の連なりの遅延１６０が必要とされる。Ａ／Ｄ変換器１０ステージ当りのデジタル出力数は、ステージ当りＢビットとここで呼ばれる。Ａ／Ｄ変換器１０の各ステージがＢデジタル出力ビットを有する、ＮビットパイプラインＡ／Ｄ変換器１０の従来のＤＬＣ回路４４が必要とする遅延１６０の合計数は、以下の式によって計算され得る。
【００２０】
【数２】
0004583694.tif 000005
【００２１】
各遅延には、クロック入力１６８とリセット入力（図示せず）とが設けられる。同じクロック信号がＤＬＣ回路４４内の各遅延１６０のクロック入力１６８に与えられる。しかし、図１４で示されるように、ある特定のいずれかのＡ／Ｄ変換器１０ステージの１つおきの遅延１６０が、反転されたクロック入力１６８を有する。したがって、各Ａ／Ｄ変換器１０ステージのデジタルデータ出力は、各クロック周期について２回遅延される。１０ビットＡ／Ｄ変換器１０が図１４で示される。したがって、ＭＤＡＣ1のデジタル出力は、合計で９回または４．５クロックサイクル遅延される。各ステージのデジタル出力が遅延された後、それらは、上で説明され、図４で示されるように、加算器１６２によって組合せられる。加算器１６２は、アナログ入力信号のデジタル表現またはＤOUTを出力する。例の１０ビットＡ／Ｄ変換器１０は、合計で９０の遅延１６０を必要とする。
【００２２】
従来のパイプラインＡ／Ｄ変換器に関してさらなる情報が望まれるならば、以下が注目される。スティーブン  Ｈ．ルイーズ他（Stephen H. Lewis et al.）、「パイプライン５−Ｍサンプル／ｓ  ９ビットアナログ−デジタル変換器」（“A Pipelined 5-Msample/s 9-bit Analog-to-Digital Converter”）、ＩＥＥＥ  Ｊ．  ソリッドステート回路（IEEE J. Solid-State Circuits）、ｖｏｌ．Ｓｃ−２２、ｎｏ．６、第９５４−９６１頁、１９８７年１２月；スティーブン  Ｈ．ルイーズ他、「１０−ｂ  ２０−Ｍサンプル／ｓ  アナログ−デジタル変換器」（“A 10-b 20-Msample/s Analog-to-Digital Converter”）、ＩＥＥＥ  Ｊ．ソリッドステート回路、ｖｏｌ．２７、ｎｏ．３、第３５１−３５８頁、１９９２年３月；トマス  Ｂ．チョー他（Thomas B. Cho et al.）、「１０ｂ、２０Ｍサンプル／ｓ、３５ｍＷパイプラインＡ／Ｄ変換器」（“A 10b, 20Msample/s, 35mW Pipeline A/D Converter”）、ＩＥＥＥ  Ｊ．ソリッドステート回路、ｖｏｌ．３０、ｎｏ．３、第１６６−１７２頁、１９９５年３月；クリッシュナスワミイ  ナガレー他（Krishnaswamy Nagaraj et al.）、「減じられた数の増幅器を備えた、２５０ｍＷ、８−ｂ、５２−Ｍサンプル／ｓ並列パイプラインＡ／Ｄ変換器」（“A 250mW, 8-b, 52-Msample/s Parallel-Pipelined A/D Converter with Reduced Number of Amplifiers”）、ＩＥＥＥ  Ｊ．ソリッドステート回路、ｖｏｌ．３２、ｎｏ．３、第３１２−３２０頁、１９９７年３月；ユーミンリン他（Yuh-Min Lin et al.）、「３−μｍ  ＣＭＯＳにおける１３−ｂ  ２．５−ＭＨＺ自己較正パイプラインＡ／Ｄ変換器」（“A 13-b 2.5-MHZ Self-Calibrated Pipelined A/D Converter in 3-μm CMOS”）、ＩＥＥＥ  Ｊ．ソリッドステート回路、ｖｏｌ．２６、ｎｏ．４、第６２８−６３６頁、１９９１年４月、が注目される。
【００２３】
【発明の概要】
この発明は、パイプラインアナログ−デジタル（Ａ／Ｄ）変換器のためのデジタル論理訂正（ＤＬＣ）回路を提供する。Ａ／Ｄ変換器は複数のステージを有し、各ステージは少なくとも１対のデジタル出力ビットを生成し、そこからアナログ入力信号のデジタル表現が得られ得る。ＤＬＣ回路は加算器を有し、加算器は複数の入力および出力を有する。ＤＬＣ回路は複数のデジタル遅延セットを有し、各デジタル遅延セットは少なくとも１つのデジタル遅延を含み、デジタル遅延セットの入力は対応するデジタル出力ビットを受取り、遅延セットの出力は遅延されたデジタル出力ビットをそれぞれの加算器入力に提供する。ＤＬＣ回路はクロックジェネレータを有し、クロックジェネレータはＤＬＣ回路にクロック信号を提供してデータ有効周期の間に加算器入力における各デジタル遅延セットの出力の到着を同期させる。１次クロック信号が、１つおきのステージのためのデジタル遅延セットに与えられる。２次クロック信号が残りのデジタル遅延セットに与えられる。１次クロック信号と２次クロック信号とのタイミングは、それぞれのデジタル遅延セットを介して各ステージのデジタル出力ビットを遅延してデジタル出力ビットをデータ有効周期の間に加算器入力に到着させ、さらには加算器が加算器出力でアナログ入力信号のデジタル表現を生成するのに有効である。
【００２４】
この発明のこれらの特徴およびさらなる特徴は、以下の説明および図を参照することによって明らかとなるだろう。
【００２５】
【発明の開示】
以下の詳細な説明では、同一の構成要素には同じ参照番号が与えられ、これは、それらがこの発明の異なる実施例で示されているか否かにかかわらず行なわれる。この発明を明確に、かつ簡潔に例示するために、図は必ずしも一定の縮尺に応じているわけではなく、ある特定の特徴は多少概略的な形で示されることもある。
【００２６】
図６を参照して、この発明に従ったアナログ−デジタル（Ａ／Ｄ）変換器６０が示される。Ａ／Ｄ変換器６０は、アナログ電気入力信号（ＶIN）をアナログ信号のデジタル表現（ＤOUT）へと変換する。示される例は１０ビットＡ／Ｄ変換器であるが、変換器ステージの追加または除去とともに、より多くのビットまたはより少ないビットの解像度が容易に実現されることが理解されるだろう。したがって、Ａ／Ｄ変換器の解像度はＮビットＡ／Ｄ変換器と呼ばれることもあり、Ｎはデジタル出力ビット数を示す。示される例のＡ／Ｄ変換器６０は、４０ＭＨＺのサンプリング速度を有する。２５−２５０Ｍｈｚ等の他のサンプリング速度も用いられ得る。
【００２７】
図１で示されるＡ／Ｄ変換器１０と同様に、Ａ／Ｄ変換器６０は、サンプルホールド増幅器（ＳＨＡ）６２と、ＭＤＡＣ1からＭＤＡＣ8、または総称してＭＤＡＣmとラベル付けされる複式デジタル−アナログ変換器（ＭＤＡＣ）６４とも呼ばれる一連のアナログ信号変換器ステージと、最後のステージ６６と、デジタル論理訂正回路６８とを有する。加えて、Ａ／Ｄ変換器６０にはクロックジェネレータ７０と、バイアスおよび基準電圧ジェネレータ７２とが設けられる。バイアスおよび基準ジェネレータ７２は、Ａ／Ｄ変換器６０の種々のステージの各々のために適切なバイアス電流および電圧基準を生成する。クロックジェネレータ７０は４つのクロックパルス信号を生成し、それらはここで第１のクロックパルス信号またはＣＬＫＡ、第２のクロックパルス信号またはＣＬＫＢ、第３のクロックパルス信号またはＣＬＫ１、および第４のクロックパルス信号またはＣＬＫ２と呼ばれる。クロックジェネレータ７０は、これらのクロックパルス信号の早期立下がりバージョンも生成し、それらはここでＣＬＫＡ′、ＣＬＫＢ′、ＣＬＫ１′、およびＣＬＫ２′と呼ばれる。すべてのクロック線のロードおよび駆動能力は、クロック信号の重なり合わない特性を維持する助けとなるように、好ましくは同じである。Ａ／Ｄ変換器６０のタイミングは以下でより詳細に考察される。ＭＤＡＣ1（参照番号７４）は、ＭＤＡＣ2からＭＤＡＣm（参照番号７６）とは異なった構成を有する。ＭＤＡＣ2からＭＤＡＣmの各々は同じ構成を有する。
【００２８】
図７を参照して、Ａ／Ｄ変換器６０の一般的な動作が示される。Ａ／Ｄ変換器６０の動作の具体的な詳細は、以下でより詳細に考察される。しかし、例示され、かつ説明されるＭＤＡＣのデジタル出力は例示的なものであり、１．５ビットよりも高い、またはそれよりも低い解像度を有するＭＤＡＣが同様の結果でもって用いられ得ることが注目される。ＭＤＡＣ1はＶs/hを用いてｂ11およびｂ10を生成する。しかし、ＭＤＡＣ1は、残差計算で直接Ｖs/hを用いない。むしろ、ＭＤＡＣ1は、ＶINを残差計算動作で直接用いる。Ｖs/hは残差計算に直接加わらないため、Ｖs/hはＮビット確度のアナログ電圧等価を必要としない。これは、ＳＨＡ６２の許容限界が１つのＬＳＢよりも大きくなり得ることを意味する。言い換えると、Ｖs/hは緩和された(relaxed)確度要件を有する。以下でより完全に説明されるように、Ｖs/hと、ＭＤＡＣ1のＡＤＣのしきい値オフセットとの中に含まれるいかなる誤差もＶr／４内に保たれるならば、デジタル訂正論理回路６８は有効なＤOUTを回復できる。ＭＤＡＣ1の残差出力はＮ−１ビットのアナログ等価内で正確であるべきことが注目される。しかし、ＳＨＡ６２のＮビット確度を達成するための困難さが取り除かれ、それによってＡ／Ｄ変換器６０の速度が上げられ、電力消費が減じられ、さらには集積回路サイズ要件も減じられる助けがなされ、同時にＡ／Ｄ変換器６０の全体的な確度も維持される。
【００２９】
図７を続けて参照して、ＳＨＡ６２とＭＤＡＣ1とがより詳細に考察される。ＳＨＡ６２は好ましくは単位(unity)利得を有する。ＶINがＳＨＡ６２のアナログ信号入力７８に入力される。ＳＨＡ６２は、アナログ入力信号（ＶIN）をサンプリングし、サンプリングされた電圧またはＶs/hをＳＨＡ出力８０でＭＤＡＣ1のためにホールドする。各ＭＤＡＣ６４のためのＶIN、Ｖs/h、および残差電圧（Ｖres）は自己を基準にし（つまり、微分）、したがって、各々は１対の導体にわたって運ばれることが注目される。代替的には、ＶIN、Ｖs/h、およびＶresは、シングルエンドで(single-ended)あってもよく、接地を基準にした単一の導体上で運ばれ得る。
【００３０】
ＳＨＡ６２は、クロックジェネレータ７０からのＣＬＫＡ信号を受取るためのサンプルクロック入力８２と、クロックジェネレータ７０からのＣＬＫＢ信号を受取るためのホールドクロック入力８４とを有する。ＳＨＡ６２は、図８で示されるような完全差動(fully differential)演算増幅器８５を用いてスイッチドキャパシタ回路で実現され得る。スイッチＡおよびＢは、クロック信号ＣＬＫＡおよびＣＬＫＢによってそれぞれ制御されるＣＭＯＳトランスミッションゲートで実現される。共に考慮すると、ＣＬＫＡおよびＣＬＫＢは、２相の重なり合わないクロックを形成し、その詳細は以下でより完全に考察される。スイッチＡ′は、ＣＬＫＡの早期立下がりバージョンまたはＣＬＫＡ′によって制御される。完全差動演算増幅器８５は、入力オフセット電圧（Ｖos）、各入力ノードのための入力寄生キャパシタンス（Ｃp）、およびＤＣ差動利得（Ａo）を有する。記号ｃｍ、＋、および−が、図８および以下の式のある特定の電圧の接尾部（suffixes）に加えられることが注目される。当業者は、ｃｍはコモンモードを表し、＋および−記号は、ＶIN、Ｖs/h、およびＶresのための導体ペア(pairs)の個々の導体上の電位を区別することを理解するだろう。ＳＨＡ６２の確度要件がここで説明されるように緩和されていないならば、ＣsおよびＣfとラベル付けされるＳＨＡ６２内のキャパシタは、全デバイスノイズ効果（つまり、ＫＴ／Ｃノイズとオペアンプノイズ）が量子化ノイズよりもずっと小さくなるのに十分なほど大きい必要があることが注目される。その場合、０．３５μｍダブルポリ技術における２０μｍ×２０μｍポリ−ポリ(poly-poly)キャパシタで実現される０．４５ｐｆキャパシタが、１０ビットＡ／Ｄ変換器のためのキャパシタＣsおよびＣfのために用いられる。しかし、この発明は、ＣsおよびＣfのためにより小さなキャパシタを用いることもできる。位相Ｂでは、演算増幅器の安定した入力値（Ｖyn）が以下の式によって満たされる。
【００３１】
【数３】
0004583694.tif 000006
【００３２】
位相Ｂでは、演算増幅器の安定した出力値が以下の式によって表わされる。
【００３３】
【数４】
0004583694.tif 000007
【００３４】
図７を参照して、ＭＤＡＣ1は、アナログ入力信号（ＶIN）を直接受取るためのアナログ信号入力８６を有する。アナログ信号入力８６は、残差増幅器８８の入力に接続され、ＭＤＡＣ1の残差信号またはＶres1を計算するために用いられる。ＭＤＡＣ1にはまた、Ｖs/hを受取るためにＳＨＡ出力８０に接続されるサンプルホールド電圧入力９０が設けられる。ＭＤＡＣ1は、図２で示されるＭＤＡＣ１８のために用いられるＡＤＣ３６と同様のフラッシュ型１．５ビットアナログ−デジタル変換器（ＡＤＣ）９２を有する。ＡＤＣ９２は、サンプルホールド電圧入力９０に接続される入力を有し、上の表１で示される定義に従ってＶs/hを２つのビットｂ1およびｂ0へと変換する。ＡＤＣ９２によってｂ1およびｂ0が一旦生成されると、それらは、ＭＤＡＣ1からデジタル論理訂正回路６８へと出力され、また１．５ビットデジタル−アナログ変換器（ＤＡＣ）９４へと入力される。ＡＤＣ９２は、クロックジェネレータ７０が生成するＣＬＫＢ信号を受取るためのラッチクロック入力９６を有する。ＤＡＣ９４は、図２で示されるＭＤＡＣ１８のために用いられるＤＡＣ３８と同様のものである。ＤＡＣ９４は、上の表２で示される定義に従ってｂ1およびｂ0をＶDACへと変換する。ＤＡＣ９４はＶDACを出力し、これは、Ｖres1の計算で用いられる残差増幅器８８の第２の入力によって受取られる。残差増幅器には、ＣＬＫＡ信号を受取るためのサンプルクロック入力９８と、ＣＬＫ１信号を受取るためのホールドクロック入力１００とが設けられる。
【００３５】
さらに図９を参照して、残差増幅器８８は、完全差動演算増幅器１０２を用いる差動スイッチドキャパシタ倍電圧器である。演算増幅器１０２は好ましくは、高い利得（たとえば、８０ｄＢ）および速い整定を提供するために利得増強カスケードロードを備えるテレスコープ状オペアンプである。ＭＤＡＣ1のＶres1の確度は、１／２N-1であって最下位ビットの半分よりも少ない微分(differential)非線形（ＤＮＬ）（つまり、ＤＮＬ＜１／２ＬＳＢ）を達成することが望まれる。ＣsおよびＣfとラベル付けされる残差増幅器８８内のキャパシタは好ましくは、全デバイスノイズ効果（つまり、ＫＴ／Ｃノイズとオペアンプノイズ）が量子化ノイズよりもずっと小さくなるのに十分なほど大きいことが注目される。好ましくは、キャパシタＣsおよびＣfのために０．４５ｐｆキャパシタが用いられる。０．４５ｐｆキャパシタは、２０μｍ×２０μｍポリ−ポリキャパシタで実現され得る。スイッチＡおよび１は、クロック信号ＣＬＫＡおよびＣＬＫ１によってそれぞれ制御されるＣＭＯＳトランスミッションゲートで実現される。スイッチＡ′は、ＣＬＫＡの早期立下がりバージョンまたはＣＬＫＡ′によって制御される。増幅器１０２は、入力オフセット電圧（Ｖos）、各入力ノードのための入力寄生キャパシタンス（Ｃp）、およびＤＣ差動利得（Ａo）を有する。１０ビットＡ／Ｄ変換器６０のための例の差動利得Ａoは、少なくとも４０００である。図９および以下の式のある特定の電圧の接尾部に記号ｃｍ、＋、および−が加えられることが注目される。当業者は、ｃｍはコモンモードを表し、＋および−記号は、ＶIN、Ｖs/h、およびＶresのための導体ペアの個々の導体上の電位を区別することを理解するだろう。位相１では、増幅器１０２の安定した入力値（Ｖyn）が以下の式によって満たされる。
【００３６】
【数５】
0004583694.tif 000008
【００３７】
位相１では、増幅器１０２の安定出力値が以下の式で表わされる。
【００３８】
【数６】
0004583694.tif 000009
【００３９】
図７を参照して、ＭＤＡＣ1は、ｂ11およびｂ10を生成するためだけにＶs/hを用い、直接Ｖres1の計算ではそれを用いない。むしろ、ＭＤＡＣ1は、残差値Ｖres1の計算ではアナログ入力信号ＶINを直接用いる。ＳＨＡ６２は、Ｎビット確度のアナログ電圧等価または１つのＬＳＢの許容限界をもはや必要としない。なぜならば、残差生成プロセスからＳＨＡ６２ステージは除去されるためである。Ｖs/hのための確度要件は、Ｎビット解像度のアナログ電圧等価を達成するための困難さからデジタル論理訂正回路を用いて訂正可能な許容限界にまで緩和される。したがって、ＳＨＡ６２ステージの確度または許容限界は、Ｖr／４よりも少ない誤差であるとして表わされ得るが、ＶrはＭＤＡＣ1のＡＤＣ９２のフルスケールレンジである。ＭＤＡＣ1のＡＤＣ９２のフルスケールレンジは、ＶINのフルスケールレンジに対応していることが注目される。したがって、ＳＨＡ６２の許容限界は、ＶINの±２５％であるか、代替的にはＮ−１ビットのアナログ電圧等価の電圧出力確度として表わされる。当業者によって理解されるように、ＳＨＡ６２に必要とされる確度を減じることによって、ある特定の利点が提供される。それはＳＨＡ６２内の速い整定時間に対する必要性を大きく減じ、ＳＨＡ６２の設計の実現がより容易になる。また、ＳＨＡ６２は、電力消費およびチップ面積が減じられた回路で実現され得る。
【００４０】
図１０を参照して、第２のＭＤＡＣまたはＭＤＡＣ2（参照番号１０４）と、最後のステージ６６とが示される。ＭＤＡＣ2は、図１で示されるＡ／Ｄ変換器１０の中で見られるＭＤＡＣ１８（図２）と作動的に同じである。加えて、第１のＭＤＡＣまたはＭＤＡＣ1の後のすべてのＭＤＡＣ７６は、タイミングを確立するためにＭＤＡＣ７６に与えられる入力クロック波形を除いては、同一である。種々のステージに与えられるクロック信号は、以下でより詳細に考察される。したがって、ＭＤＡＣ1の後の、パイプライン内のＭＤＡＣ７６についての考察は、ＭＤＡＣ2の以下の考察に限られる。ＭＤＡＣ2は、２つのコンパレータとラッチクロック入力１０８とを有するフラッシュ型１．５ビットＡＤＣ１０６を提供する。ＡＤＣ１０６は、前のＭＤＡＣ６４の残差電圧Ｖresを上述のような２つの出力ビットｂm1およびｂm0へと変換する。出力ビットｂm1およびｂm0は、デジタル出力ＤOUTの計算のためにデジタル誤差訂正回路へと入力される。出力ビットｂm1およびｂm0は、ＭＤＡＣ2が提供する１．５ビットＤＡＣ１１０にも入力され、上述のようなＶDACが生成される。ＭＤＡＣ2は、ＭＤＡＣ1のための残差増幅器８８と実質的に同じ残差増幅器１１２を提供する。残差増幅器１１２は、上述のように前のステージの残差電圧およびＶDACを用いてＡ／Ｄ変換器６０の次のステージのために残差電圧Ｖresmを計算する。残差増幅器１１２は、サンプルクロック入力１１４とホールドクロック入力１１６とを有する。
【００４１】
続けて図１０を参照して、最後のステージ６６は、Ａ／Ｄ変換器１０のための最後のステージ３０（図１）と作動的に同じである。最後のステージ６６は、３つのコンパレータとラッチクロック入力１２０とを有するフラッシュ型２ビットＡＤＣ１１８を提供する。ＡＤＣ１１８は、前のＭＤＡＣ６４の残差電圧Ｖresを上述のような２つの出力ビットｂm1およびｂm0へと変換する。出力ビットｂm1およびｂm0は、デジタル出力ＤOUTの計算のためにデジタル誤差訂正回路に入力される。
【００４２】
図１１を参照して、この発明に従って構成された例の４ビットＡ／Ｄ変換器のタイミングが説明される。図６で示される１０ビットＡ／Ｄ変換器と同様に、例の４ビットＡ／Ｄ変換器は、ＳＨＡステージ６２、第１のＭＤＡＣ1、第２のＭＤＡＣ2、および最後のステージ６６を有するが、さらなる６つの中間のＭＤＡＣステージ７６、またはＭＤＡＣ3からＭＤＡＣ8を有さない。より高い解像度のＡ／Ｄ変換器ではなく、４ビットＡ／Ｄ変換器のタイミングが簡素化および明確化のために説明される。同じタイミングがより高いＮビット変換器のために用いられるが、第３のＭＤＡＣ７６および後続のＭＤＡＣ７６のサンプルおよびホールドのためのクロック位相はステージごとに互い違いになる。より具体的には、第３のＭＤＡＣ７６および後続のＭＤＡＣ７６は、サンプル／ラッチ動作およびホールド動作のためにＣＬＫ１およびＣＬＫ２を代わるがわる用い、図１１および図１３のＭＤＡＣ1およびＭＤＡＣ2で例示されるように、ＭＤＡＣ６４のサンプル／ラッチが前のＭＤＡＣ７６のホールドと一致する。
【００４３】
４つのクロックパルス、ＣＬＫＡ、ＣＬＫＢ、ＣＬＫ１、およびＣＬＫ２のための波形が図１１の上部で示される。共に考慮すると、ＣＬＫＡおよびＣＬＫＢは、２相の重なり合わないクロックを形成する。ＣＬＫＡは事実上、約２５％のデューティサイクルを有する。ＣＬＫＢも事実上、約２５％のデューティサイクルを有するが、ＣＬＫＡに対して９０°遅れる。共に考慮すると、ＣＬＫ１およびＣＬＫ２は、２相の重なり合わないクロックを形成する。ＣＬＫ１は事実上、約５０％のデューティサイクルを有するが、ＣＬＫＡに対して１８０°遅れる。ＣＬＫ２も事実上、約５０％のデューティサイクルを有するが、ＣＬＫ１に対して１８０°遅れる。明確化および簡素化のために、４つのクロックパルス信号は方形の波として図１１で示されることが注目される。しかし、クロックパルスは好ましくは、図１３で示されるクロック信号で例示されるような傾斜した立上がり端縁および立下がり端縁を有する。
【００４４】
ＳＨＡステージ６２と、第１のＭＤＡＣ1と、第２のＭＤＡＣ2と、最後のステージ４６とのサンプル、ホールド、およびラッチ動作が図１１の下部で例示される。タイミング図の中の異なる陰影は、サンプルがすべてのステージを通るときの一連の４つのアナログ入力サンプル上のパイプライン変換プロセスを示す。
【００４５】
ＳＨＡ６２は、ＣＬＫＡの間にアナログ入力信号ＶINをサンプリングし、ＣＬＫＢの間にホールド動作を行なう。したがって、ＳＨＡ６２は、受け入れ可能な許容限界内のＶs/hをＣＬＫＢのパルスの終わりまでに生成する。言い換えると、Ｖs/hはデューティサイクルの半分内でＮ−１ビット確度のアナログ等価に整定した。
【００４６】
Ｖs/hを用いて、ＭＤＡＣ1のＡＤＣ９２はＣＬＫＢのパルスの間に動作し、そのデジタル出力ｂ11およびｂ10を生成する。好ましくは、ＡＤＣ９２はＣＬＫＢの立下がり端縁上でデジタル出力をラッチし、Ｖs/hに最大限の整定時間を与える。ＭＤＡＣ1のラッチ動作はデューティサイクルの半分内で達成されることが理解されるだろう。
【００４７】
ＳＨＡ６２が行なうサンプリングと同時に、ＭＤＡＣ1もＣＬＫＡの間に入力信号ＶINをサンプリングする。これが行なわれることによりすべてのステージが適切な時にＶINの同じサンプルを変換することができ、各ステージのそれぞれの出力ビットｂ1およびｂ0が、ともに組合せられるのに適当な時間にデジタル論理訂正回路７２にカスケード接続されて同じ入力サンプルのためにデジタル出力信号ＤOUTが生成される。
【００４８】
ＭＤＡＣ1は、ＣＬＫ１の間に残差出力Ｖres1を生成し、ホールドする。ＭＤＡＣ2は、ＣＬＫ１の間にＶres1をサンプリングし、そのデジタル出力をＣＬＫ１の終りに、好ましくはＣＬＫ１の立下がり端縁上でラッチし、Ｖres1にＮ−１ビット確度に整定するための時間を与える。ＭＤＡＣ2は、ＣＬＫ２の間にＶres2を生成し、ホールドする。最後のステージ６６は、そのデジタル出力をＣＬＫ２の終りで、またはＣＬＫ２の立下がり端縁上でラッチし、Ｖres2にＮ−２ビット確度に整定するための時間を与える。最後のステージ６６はサンプルおよび／またはホールド動作を行わない。なぜならば、最後のステージ６６は残差出力を生成しないからである。従来のＡ／Ｄ変換器１０と比較して、ＶINからＤOUTへのサンプルの全変換はＡ／Ｄ変換器６０では半デューティサイクル分進んでいることが理解されるべきである。したがって、Ａ／Ｄ変換器６０は、サンプリングされたＶINの各々のためのＤOUTをＡ／Ｄ変換器１０よりも速く引出す。たとえば、この発明に従った４ビットＡ／Ｄ変換器６０は、従来の４ビットＡ／Ｄ変換器１０より２５％速い。なぜならば、この発明に従った４ビットＡ／Ｄ変換器６０がＶINサンプルを１．５クロックサイクルで変換するのに対し、４ビットの従来のＡ／Ｄ変換器はＶINサンプルを２クロックサイクルで変換するからである。
【００４９】
図１５を参照して、この発明に従ったデジタル論理訂正（ＤＬＣ）回路６８が示される。ＤＬＣ回路６８は、従来のＡ／Ｄ変換器１０（図１）とともに、またはＡ／Ｄ変換器６０（図６）とともに用いられ得る。ＤＬＣ回路６８は、Ａ／Ｄ変換器６０の各ステージのデジタル出力を遅延またはシフトさせる。加えて、ＤＬＣ回路６８は、上で説明され図４で例示されるように、加算器１７６を用いて、シフトされたデジタル出力を組合せる。加算器１７６は、一連の入力と一連の出力とを有する。ＤＬＣ回路６８には、Ａ／Ｄ変換器６０の各デジタル出力生成ステージ（つまり、ＭＤＡＣ1からＭＤＡＣmおよび最後のステージ６６）のための遅延１７０のセットまたはチェーンが設けられる。各セット内の遅延１７０は、直列に(in series)接続され、当該技術分野で周知であるようなフリップフロップで実現され得る。一連の遅延１７０の各々は、デジタル出力生成ステージのそれぞれのデジタル出力に接続されるデジタル入力１７２と、加算器のそれぞれの入力に接続される出力１７４とを有する。簡素化および明確化のために、図１５の例示されるＤＬＣ回路６８は、一つの連なりの遅延１７０を通して送られる各デジタル出力生成ステージの（上で考察されたｂm1およびｂm0表記法でラベル付けされる）多数のデジタル出力を示すことが注目される。しかし、最も実際的な実現例では、各ステージの各デジタル出力ビットのために別個の連なりの遅延１７０が必要とされる（つまり、各遅延１７０は１つの入力１７２と１つの出力１７４とを有する）。代替的には、１よりも多くのビットを遅延する遅延１７０が用いられ得る。
【００５０】
各遅延１７０にはクロック入力１７８も設けられる。ＭＤＡＣ1から始めると、ＭＤＡＣ1の出力ビットを加算器１７６に伝達する遅延１７０のクロック入力１７８がＣＬＫ１を受取る。ＭＤＡＣ2のデジタル出力ビットを伝達する遅延１７０が、遅延１７０のクロック入力１７８でＣＬＫ２を受取る。このパターンが図１５で示されるように繰返され、ここでは、ＣＬＫ１およびＣＬＫ２は一連の遅延１７０の各々の間で代わるがわるになる。より具体的には、ある特定のいずれかの遅延１７０のクロック入力１７８に接続されるクロックパルス信号は、遅延１７０が伝達するデジタル出力をラッチするのに用いられる２相の重なり合わないクロック位相の逆位相である。たとえば、図１１で示されるように、ＭＤＡＣ2はその出力をＣＬＫ１の立下がり端縁上でラッチし、したがって、ＭＤＡＣ2のデジタル出力を加算器１７８へと運ぶ一連の遅延１７０にはＣＬＫ２が与えられる。Ａ／Ｄ変換器６０のタイミングでは、ＭＤＡＣ1はそのデジタル出力をＣＬＫ２の立下がり端縁と一致するＣＬＫＢの立下がり端縁でラッチする。したがって、ＭＤＡＣ1から加算器１７６へとデジタル出力を運ぶ遅延１７０は、ＣＬＫ１でクロックされる。遅延１７０は好ましくは、それらのそれぞれのクロック入力信号の立上がり端縁でトリガーする。各遅延１７０にはリセット入力（図示せず）も設けられる。当該技術分野で公知であるように、各遅延１７０のリセット入力はリセットクロックに接続される。より具体的には、各遅延は、各データ変換プロセスの始めでリセットされる。以下でより詳細に説明されるように、加算器１７６はＣＬＫ１と同期がとられる。
【００５１】
図１６および図１７を参照して、ＤＬＣ回路６８のタイミングがより詳細に考察される。明確にするために、図１６は４ビットＡ／Ｄ変換器のためのＤＬＣ回路６８を示し、図１７は関連のタイミング図を示す。ＭＤＡＣ1は、そのデジタル出力ｂ11およびｂ10を（ＣＬＫ２と一致する）ＣＬＫＢの立下がり端縁でラッチする。ｂ11およびｂ10を受取る第１の遅延ユニット１７０または遅延1は、ＣＬＫ１の立上がり端縁でｂ11とｂ10とをサンプリングし、ｂ11とｂ10との遅延されたバージョンまたはｂ111およびｂ110を出力し、上付き数字はビットが何回遅延されたかを示す。ｂ11とｂ10とを受取る第２の遅延ユニット１７０または遅延2は、ＣＬＫ１の次の立上がり端縁でｂ111とｂ110とをサンプリングし、ｂ211とｂ210とを出力する。ＭＤＡＣ2は、そのデジタル出力ｂ21とｂ20とをＣＬＫ１の立下がり端縁でラッチする。ｂ21とｂ20とを受取る第１の遅延ユニット１７０または遅延3は、ＣＬＫ２の立上がり端縁でｂ21とｂ20とをサンプリングし、ｂ21とｂ20との遅延されたバージョンまたはｂ121とｂ120とを出力する。最後のステージ６６は、そのデジタル出力ｂ31とｂ30とをＣＬＫ２の立下がり端縁でラッチする。ｂ31とｂ30とを受取る第１の遅延ユニット１７０または遅延4は、ＣＬＫ１の立上がり端縁でｂ31とｂ30とをサンプリングし、ｂ31とｂ30との遅延されたバージョンまたはｂ131とｂ130とを出力する。
【００５２】
結果として得られる加算器への入力は、ｂ211およびｂ210、ｂ121およびｂ120、ｂ131およびｂ130である。図１７で示されるように、ｂ121およびｂ120は、残りのビットよりも半クロックサイクル早く到着する。すべてのビットが所与のサンプルについて有効であるときの時間または時間範囲、またはデータ有効周期（ＤＶＰ）は、すべての加算器入力がアナログ入力の同じサンプルを示す瞬間(moment(s))である。ＤＶＰは、ＣＬＫ１の立上がり端縁でのビットｂ211、ｂ210、ｂ131およびｂ130の到着と、ＣＬＫ２の立上がり端縁でのｂ121およびｂ120ビットの次のサンプルの到着との間にある。加算器１７６の出力、またはＤ0、Ｄ1、Ｄ2、およびＤ3は、ＤＶＰ内にあるＣＬＫ１の立下がり端縁を用いて同期がとられる。当業者は、ＤＶＰの間に加算器１７６を同期させるために用いられるクロック信号およびビットをサンプリングするために遅延１７０によって用いられるクロック信号を変更して等しい結果を達成することができることを理解するだろう。たとえば、ＣＬＫ１およびＣＬＫ２は互いと取替えられてもよく、および／または立上がり端縁および立下がり端縁は互いと取替えられてもよい。
【００５３】
図１５を参照して、例示されるＤＬＣ回路６８は、各ステージが２つのデジタル出力を有する１０ビットＡ／Ｄ変換器のためのものである。この１０ビットＡ／Ｄ変換器のためのＤＬＣ回路６８は、５０の遅延７０を必要とする。ＤＬＣ回路６８は、アナログ入力を示す、あらゆる数のデジタル出力ビットまたはＮを有するＡ／Ｄ変換器にも適合され得ることが注目される。ＤＬＣ回路６８は、図６で示されるＡ／Ｄ変換器６０にも、図１で示される従来のＡ／Ｄ変換器１０にも、または他のあらゆるパイプラインＡ／Ｄ変換器にも用いられ得る。ＤＬＣ回路６８を用いるＡ／Ｄ変換器が奇数の出力ビットＮを有し、各ステージがＢの数のデジタル出力ビットを有し、デジタル出力を生成するＭの数のステージが存在するならば（この発明のＡ／Ｄ変換器６０は、出力ビット数Ｎよりも１つ少ないデジタル出力生成ステージＭを有する）、遅延１７０の数は、以下の式を用いて計算され得る。
【００５４】
【数７】
0004583694.tif 000010
【００５５】
デジタル出力ビット数Ｎが偶数ならば、遅延１７０の数は以下の式を用いて計算され得る。
【００５６】
【数８】
0004583694.tif 000011
【００５７】
Ａ／Ｄ変換器６０と従来のＡ／Ｄ変換器１０との各デジタル出力生成ステージは、ＣＬＫ１およびＣＬＫ２ともここで呼ばれる２相の重なり合わないクロックの各クロックサイクルの間にデジタルデータビットを生成する。いずれか１つのステージのデジタル出力は本来、後続のデジタル出力生成ステージに半クロックサイクル先立つ。たとえば、ＣＬＫ１およびＣＬＫ２が周期Ｔを有するならば、ＭＤＡＣ1のデジタル出力は、Ｔ／２または半クロックサイクルでラッチされ、その後ＭＤＡＣ2のデジタル出力がラッチされる。各デジタル出力生成ステージのデジタル出力をラッチするのに用いられるような逆クロックを用いることによってそのデジタル出力を遅延することにより、図１４の従来のＤＬＣ回路４４で示されるように、パイプライン内の１つ１つすべてのステージのために半クロックサイクル分だけ１つ１つのすべてのデータビットをシフトする必要がなくなる。したがって、デジタル出力生成ステージ当りより少ない遅延１７０が必要とされる。遅延の数を減じることによって、ＤＬＣ回路６８が必要とするハードウェアの量が減じられ、これによってＤＬＣ回路６８が必要とする電力が減じられ、遅延の数を減じることによってさらに、ＤＬＣ回路６８が生成するノイズも減じられる。加えて、遅延１７０がｐ／ｎトランスミッションゲートおよび静止インバータで実現され、かつ加算器が当該技術分野で周知であるような従来の加算器で実現されるならば、ＤＬＣ回路６８のシリコン面積は３４０μｍ×１７０μｍであり、電力消費は、３．３Ｖの電力供給で４０Ｍサンプル／秒において３ｍＷよりも少ない。各デジタル出力生成ステージからの出力は、適切な数の全クロックサイクルまたは半クロックサイクル遅延され、すべてのデジタル出力生成ステージのすべてのデジタル出力がデータ有効周期の間に加算器に到着し、正しいＤOUTが引出され得る。
【００５８】
この発明のＡ／Ｄ変換器６０は、種々の応用で用いられるのに非常に適している。たとえば、Ａ／Ｄ変換器６０は、メモリ回路の一部として用いられ得る。加えて、Ａ／Ｄ６０変換器は、個別部品とともに、または集積回路の一部として実現され得る。Ａ／Ｄ変換器６０が集積回路の一部として実現されるならば、Ａ／Ｄ変換器６０は、０．３５μｍＣＭＯＳ等の媒体内で公知の集積回路製造技術を用いて製造され得る。
【００５９】
別の例の応用として、Ａ／Ｄ変換器６０は、従来のＲＪ１１電話線１３２上で動作する１０Ｍｂｐｓまたはより広い帯域幅の屋内ネットワークデータネットワーク等のネットワークデバイスの物理層またはアナログフロントエンド回路１３０（図１２）の一部として用いられ得る。図１２を参照して、アナログフロントエンド回路１３０は、フィルタ、変圧器、およびサージ保護等の、データ信号を調整するための構成要素を有する回路１３４を介して電話線１３２からデータ信号を受取る。受取られた信号は、電子ハイブリッド回路１３６によって処理されて衝突検出等の機能が行なわれる。次に、受取られた信号は、第１の可変利得増幅器（ＶＧＡ）１３８、フィルタ１４０、および第２のＶＧＡ１４２を通って伝わり受取られた信号がさらに調整される。調整された受取られた信号は、ＶINとしてＡ／Ｄ変換器６０に入力される。上でより詳細に説明されたように、Ａ／Ｄ変換器６０は、アナログ入力信号ＶINをデジタル出力ＤOUTへと変換する。この応用では、ＶINは好ましくは２５から５０Ｍサンプル／ｓでサンプリングされ、ＤOUTは好ましくは１０から１２ビットを有する。次に、ＤOUTはＡ／Ｄ変換器６０からデジタル入力／出力（Ｉ／Ｏ）回路１４４へと送られる。デジタルＩ／Ｏ回路１４４は、アナログフロントエンド回路１３０と、開放形システム間相互接続(open systems interconnection)（ＯＳＩ）プロトコルスタックのデータリンク層を実現するための回路等の後続のネットワークデバイス回路との間のインターフェイスとして働く。
【００６０】
アナログフロントエンド回路１３０が後続のネットワークデバイス回路から受取るデジタルデータ出力信号は、デジタルＩ／Ｏ回路１４４によって受取られる。デジタルデータ出力信号は、デジタル−アナログ（Ｄ／Ａ）変換器１４６によって伝達アナログ信号へと変換される。伝達アナログ信号は、第３のＶＧＡ１４８によって調整される。第３のＶＧＡ１４８は、調節可能な利得伝達減衰器として働いてアナログフロントエンド回路１３０の伝達電力を設定するときの柔軟性を可能にする。減衰された伝達信号はさらにフィルタ１５０によって調整される。フィルタリングされ、かつ減衰された伝達信号は任意で伝達スイッチを通り、電子ハイブリッド回路１３６および回路１３４を介して電話線１３２へと送られる。
【００６１】
この発明の具体的な実施例が詳細に説明されてきたが、この発明は、それに対応するように範囲において限定されておらず、添付の請求項の範囲に入るすべての変化、変形、および均等物を含むことが理解されるべきである。
【図面の簡単な説明】
【図１】  従来の４ビットパイプラインアナログ−デジタル（Ａ／Ｄ）変換器のブロック図である。
【図２】  従来のＡ／Ｄ変換器のステージを示す従来の複式デジタル−アナログ変換器（ＭＤＡＣ）のブロック図である。
【図３】  図２で示されるＭＤＡＣの特性を示すグラフである。
【図４】  従来のＡ／Ｄ変換器のデジタル誤差訂正回路部分のシフティング動作を示す図である。
【図５】  図１で示されるＡ／Ｄ変換器の特性を示すグラフである。
【図６】  この発明の１つの局面に従った１０ビットパイプラインＡ／Ｄ変換器のブロック図である。
【図７】  図６で示されるＡ／Ｄ変換器に従ったサンプルホールド増幅器（ＳＨＡ）ステージおよび第１の複式デジタル−アナログ変換器（ＭＤＡＣ）のブロック図である。
【図８】  図６で示されるＡ／Ｄ変換器に従ったＳＨＡの回路図である。
【図９】  図６で示されるＡ／Ｄ変換器に従った第１のＭＤＡＣの残差増幅器部分の回路図である。
【図１０】  図６で示されるＡ／Ｄ変換器に従った第２のＭＤＡＣおよび最後のステージのブロック図である。
【図１１】  図６で示されるＡ／Ｄ変換器とともに用いられるための４ビットパイプラインＡ／Ｄ変換器のタイミング図である。
【図１２】  図６で示されるＡ／Ｄ変換器を有するアナログフロントエンド回路のブロック図である。
【図１３】  図１で示されるＡ／Ｄ変換器の従来のタイミング図である。
【図１４】  従来のデジタル論理訂正（ＤＬＣ）回路のブロック図である。
【図１５】  １０ビットパイプラインＡ／Ｄ変換器のためのこの発明に従ったデジタル論理訂正（ＤＬＣ）回路のブロック図である。
【図１６】  ４ビットパイプラインＡ／Ｄ変換器のためのこの発明に従ったＤＬＣ回路のブロック図である。
【図１７】  図１６で示されるＤＬＣ回路を有する４ビットパイプラインＡ／Ｄ変換器のタイミング図である。
【図１】
0004583694.tif 000013
【図２】
0004583694.tif 000014
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004583694.tif 000021
【図１０】
0004583694.tif 000022
【図１１】
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【図１２】
0004583694.tif 000024
【図１３】
0004583694.tif 000025
【図１４】
0004583694.tif 000026
【図１５】
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【図１６】
0004583694.tif 000028
【図１７】
0004583694.tif 000029