(57)【特許請求の範囲】
【請求項１】
ＤＲＡＭセルにＣＯＢタイプのシリンダー型のストレージノードを含む半導体素子を形成する方法であって、
活性領域のソース及びドレイン部分にＳＡＣパッドを形成し、前記ＳＡＣパッド上にストレージコンタクトプラグを形成し、
前記ストレージノードに対する鋳型層は、２以上の多層シリコン酸化膜を順次に前記ストレージコンタクトプラグ上に積層して厚みが８０００Å以上になるように形成し、
前記多層シリコン酸化膜のうち相対的に下層をなす下層シリコン酸化膜のエッチング速度が上層をなす上層シリコン酸化膜のエッチング速度に比べて相対的に速いように上下層シリコン酸化膜を配置し、
前記多層シリコン酸化膜上に窒化物を含む反射防止膜を形成した後、反射防止膜エッチング及びポリマー付着段階とストレージノードホールエッチング段階との段階的なエッチングを通じて、前記鋳型層に上部幅と下部幅の変化がないストレージノードホールを形成し、
前記ストレージノードホール内にストレージノードを形成することを特徴とする半導体素子の形成方法。
【請求項２】
前記ストレージコンタクトプラグを形成することは、
前記ＳＡＣパッド上に層間絶縁膜を形成し、前記層間絶縁膜上にエッチング阻止膜を形成して、パターニングを通じて前記エッチング阻止膜と前記層間絶縁膜を貫通するストレージコンタクト用ＳＡＣパッドを現すストレージコンタクトホールを形成し、前記ストレージコンタクトホールを充填するようにポリシリコン層を積層し、前記エッチング阻止膜上に積層されたポリシリコンは平坦化エッチング作業を通じて除去することを含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項３】
前記下層シリコン酸化膜はＢＰＳＧで形成し、前記上層シリコン酸化膜はＰＥ−ＴＥＯＳで形成することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項４】
前記ＢＰＳＧの膜はＴＥＢ／ＴＭＯＰ＝１２．５ｓｌｍ／５．９ｓｌｍ又はＴＥＢ／ＴＭＯＰ＝１１．３ｓｌｍ／５．２ｓｌｍの条件で形成されることを特徴とする請求項３に記載の半導体素子の形成方法。
【請求項５】
前記下層シリコン酸化膜はＰＥ−Ｏｘで形成し、前記上層シリコン酸化膜はＰＥ−ＴＥＯＳで形成することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項６】
前記鋳型層の厚みを２００００Å以上に形成することを特徴とする請求項１に記載の半導体素子の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＤＲＡＭ（Dynamic Random Access Memory）セル（Cell）のストレージノードの形成方法に関し、さらには８０００Å以上のシリコン酸化膜を鋳型で使用するストレージノードの形成方法に関する。
【０００２】
【従来の技術】
半導体装置の素子高集積化に従って、ＤＲＡＭセルでキャパシタが占める面積が縮まりつつある。従って、キャパシタの容量を増やす様々な方法が開発されつつある。このような方法のうち、幅広く使用される方法はセルのストレージキャパシタをビットライン上に上げて高く形成して、表面積を広めるＣＯＢ（Capacitor On Bit Line）タイプのストレージ形成方法である。
【０００３】
ＣＯＢタイプの初期にはポリシリコン層を高く積層し、エッチングして、表面積を広める単純スタック型が使用されていた。しかし、近年、鋳型層（molding layer）酸化膜を積層し、コンタクトプラグが現れるように酸化膜にホールを形成し、その上にコンフォーマルに導電層を形成してコンタクトプラグと連結するシリンダー型のストレージノードを形成する方法が幅広く使用されている。
【０００４】
しかし、半導体装置の素子高集積化に従って、シリンダー型のストレージノードのアスペクト比（aspect ratio）が非常に高くなって、理想的なシリンダー型のストレージノードを形成にしくい。理想的なシリンダー型のストレージノードを形成にしくい主な理由の１つは、鋳型層酸化膜を狭く、深くエッチングしにくいためである。図１は従来の大アスペクト比（aspect ratio）を有する鋳型膜２０のエッチング形態の問題を示す図である。スロップエッチ（slop etch）傾向の深化に従ってエッチング深さが増加するほど、エッチングホール１８の幅は急速に狭くなる。ひどい場合、下部のストレージコンタクトプラグ２５を現す段階では、幅が狭くなることによってコンタクトプラグ２５がほとんど現れなかったり、狭い面積だけが現れる形態になる。
【０００５】
鋳型膜２０でエッチングによって形成されるエッチングホール１８の幅が狭くなると、鋳型膜上に積層された導電層２２のコンタクトプラグ２５との電気接続を妨害する極段的な問題の他にも、導電層２２で形成されるストレージノードの表面積を狭くして容量を減少させる一般的な問題点がある。
【０００６】
従来技術においてもスロップエッチに対する論議が幅広くなされている。本発明に関連した従来技術上の問題点とは関係ないが、日本特許公開公報第08-321542号によると、層間絶縁膜を形成することにおいて、下部にＢＰＳＧ（Boro Phospho Silicate Glass）のようにエッチング速度が相対的に大きい膜を使用し、上部にシリコン窒化膜のようにエッチング速度が相対的に小さい膜を使用し、コンタクトホールエッチングで意図的にスロップエッチを利用している。この例では、シリコン窒化膜はエッチング条件によってポリマーが発生して、スロップがひどく形成され、必要によってシリコン窒化膜を配置して、上部には大きな幅のコンタクトホールを形成し、中間部又は下部には所定幅ほどコンタクトホールを狭くして工程のマージンを増やしている。
【０００７】
しかし、このような従来技術はむしろスロップエッチを利用するものであり、スロップエッチによる問題点を防止するための目的とはむしろ対置される技術である。そして、このような従来技術の例で比較的にエッチング速度が大きいというＴＥＯＳTetra Ethylene Ortho Silicate）膜も本発明の問題部位をなすストレージノードの形成のための鋳型用酸化膜で使用されると、スロップエッチ傾向による問題点を解決できない。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は、前記のような８０００Å以上厚みの鋳型層酸化膜を採択するＣＯＢタイプのシリンダー型ストレージノード形成においての問題点を解決し、鋳型層酸化膜に均等な幅のストレージノードホールを形成できるストレージノードの形成方法を提供することにある。
【０００９】
本発明の別の目的は、ＤＲＡＭセルのストレージキャパシタの容量を装置のデザイン値に維持できるストレージノードの形成方法を提供することにある。
又、本発明の別の目的は、スロップエッチによってストレージノードホールの底面にストレージコンタクトプラグが現れない問題点を除去し、ストレージコンタクトプラグとの電気的な接続を確保できるストレージノードの形成方法を提供することにある。
【００１０】
又、本発明の別の目的は、下層に普通使用されるＰＥ−ＴＥＯＳ（Plasma Enhanced Tetra Ethylene Ortho Silicate）に比べてエッチング率が高い膜を使用して全体的なエッチングの時間を縮め、効率を高め得るストレージノードの形成方法を提供することにある。
【００１１】
【課題を解決するための手段】
前述の目的を達成するための本発明は、ＣＯＢタイプシリンダー型のストレージノードを含む半導体素子の形成において、活性領域のソース及びドレイン部分にＳＡＣパッドを形成し、ＳＡＣパッド上にストレージコンタクトプラグを形成し、ストレージノードに対する鋳型層を２以上の多層シリコン酸化膜でストレージコンタクトプラグ上に順次に積層して８０００Å以上に形成し、多層シリコン酸化膜のうち相対的に下層をなすシリコン酸化膜のエッチング速度が上層をなすシリコン酸化膜のエッチング速度に比べて相対的に速いように膜を配置し、多層シリコン酸化膜上に窒化物を含む反射防止膜を形成した後、反射防止膜エッチング及びポリマー付着段階とストレージノードホールエッチング段階との段階的なエッチングを通じて、鋳型層に上部幅と下部幅の変化がないストレージノードホールを形成し、ストレージノードホール内にストレージノードを形成することを特徴とする。
【００１２】
望ましくは、下層膜はＢＰＳＧ膜又はプラズマ印加型酸化膜で形成し、上層膜にはＰＥ−ＴＥＯＳ膜を利用する。
又、本発明は鋳型層をなすシリコン酸化膜の厚みが少なくとも８０００Å以上であって、一般的には２００００Å以上になる場合、効果的である。
【００１３】
【発明の実施の形態】
以下、本発明の実施例を添付した図面を参照して詳細に説明する。
図２に示すように、ＤＲＡＭセルの形成のためにＭＯＳトランジスタが形成された基板１０に、ゲートパターン１１の間の空間を充填する第１層間絶縁膜１３を蒸着形成する。そして、第１層間絶縁膜１３に対する自己整合方式を加えたパターニングと導電層積層及び平坦化とによって、ＳＡＣパッド（Self Aligned Contact Pad）１５が活性領域のソース及びドレイン部分に形成される。
【００１４】
続いて、ＳＡＣパッド１５が形成された基板１０に第２層間絶縁膜１７を蒸着し、図には示されないが、ビットラインコンタクトホールをパターニングによって形成する。その結果、ビットラインコンタクトパッドが現れる。そして、導電層積層とパターニングによってビットラインコンタクトプラグと共にビットラインが形成される。
【００１５】
図３に示すように、図示されていないビットライン上に第３層間絶縁膜１９が形成される。第３層間絶縁膜１９上にエッチング阻止膜２１がシリコン窒化膜から形成される。エッチング阻止膜２１は５０から５００Åの厚みで薄く形成される。そして、パターニングによって、第３層間絶縁膜１９及び第２層間絶縁膜１７を貫通するストレージコンタクト用ＳＡＣパッド１５を現すストレージコンタクトホール２３が形成される。ストレージコンタクトホール２３が形成された基板１０にはストレージコンタクトホール２３を充填するようにポリシリコン層が積層され、エッチング阻止膜２１上に積層されたポリシリコンは平坦化エッチング作業によって除去され、ストレージコンタクトプラグ２５だけが残る。
【００１６】
図４に示すように、ストレージコンタクトプラグ２５を含みシリコン窒化膜で形成されたエッチング阻止膜２１上に、シリコン酸化膜で形成された鋳型膜３０が形成される。先ず、ＢＰＳＧ膜２７又はプラズマ印加酸化膜（ＰＥ−Ｏｘ）が１６０００Å形成される。続いてＰＥ−ＴＥＯＳ膜２９が積層される。ＢＰＳＧ膜２７はＰＥ−ＴＥＯＳ膜２９に比べて湿式又は乾式に対して高エッチング選択性を有する。従って、ＰＥ−ＴＥＯＳ膜２９に１００００又は２００００Å以上の深さでエッチングがなされ、ＢＰＳＧ膜２７が現れると、エッチングが加速され、同一膜質でスロップエッチによってストレージノードホールの幅が縮まる現象を顕著に減少させ得る。
【００１７】
ＢＰＳＧ膜は常圧４００℃の温度で、ＴＥＢ（tri-ethyl borate）／ＴＭＯＰ（tri-methyl ortho phosphate）＝１２．５ｓｌｍ／５．９ｓｌｍ（standard liter per minute）又はＴＥＢ／ＴＭＯＰ＝１１．３ｓｌｍ／５．２ｓｌｍの条件で形成され得り、プラズマ印加酸化膜は圧力：２．２Ｔｏｒｒ（２９０Ｐａ）、温度：４００℃、ヘッドとウェーハのギャップ：５３５ｍｉｌｓ、ソースガス：ＳｉＨ4  １１５ｓｃｃｍ（standard cubic centimeter per minute）、Ｎ2Ｏ１７００ｓｃｃｍ、印加電力：２９５Wの条件で形成され得る。
【００１８】
ＰＥ−ＴＥＯＳ膜は温度：３９０℃、圧力：２．４Ｔｏｒｒ（３２０Ｐａ）、酸素流量：１０．０ｓｌｍ、ＴＥＯＳ流量：１．８ｓｌｍ、印加電力：最大６５０から最小４５０Wの条件で１００００又は２００００Åの厚みに形成され得る。
図５を参照すると、既に形成されたＢＰＳＧ膜２７とＰＥ−ＴＥＯＳ膜２９には酸化膜エッチングによってストレージノードホール３１が形成される。酸化膜エッチングによって現れるエッチング阻止膜２１もエッチングによって除去する。従って、ストレージノードホール３１の底面にはストレージコンタクトプラグ２５が現れる。
【００１９】
この時、酸化膜エッチングはフォトレジストを利用したパターンを鋳型膜３０上に形成した状態でなされる。フォトレジストの形成の前に普通シリコン窒化膜又はシリコン窒酸化膜等の反射防止膜（ＡＲＣ：Aati Reflection Coating）を使用することを前提すると、一番目の段階は反射防止膜エッチング及びポリマー付着段階である。反射防止膜エッチング及びポリマー付着段階は圧力：５０ｍＴｏｒｒ（６．７Ｐａ）、プラズマ形成のためのソースパワー（source power）：１２００Ｗｓ、プラズマ粒子の加速のためのバイアスパワー（bias power）：１５００Ｗｂ、ソースガス体積比：４０ＣＨ2Ｆ2：１００2：３００Ａｒ：４０ＣＨＦ3の条件で８０秒間なされる。
【００２０】
そして、二番目の段階はストレージノードホールエッチング段階として、圧力：２０ｍＴｏｒｒ（２．７Ｐａ）、ソースパワー：９００Ｗｓ、バイアスパワー：１５００Ｗｂ、ソースガス混合比：１５Ｃ5Ｆ8：１５０2：５００Ａｒの条件で５分間なされる。この時、使用されるエッチング装備はＴＥＬ社のＳＣＣＭ（又はＡＩＥＭ）装備である。
【００２１】
前述のような段階的なエッチングによって、鋳型膜３０をなす２６０００又は３６０００Å厚みのシリコン酸化膜には上部幅と下部幅の変化がほぼないストレージノードホール３１が形成される。第３層間絶縁膜１９上にあるエッチング阻止膜２１も共にエッチングする。ストレージノードホール３１が形成された後、ストレージノードホール３１のエッチングのためのフォトレジストパターンを除去する。
【００２２】
図６に示すように、形成された深いストレージノードホール３１にポリシリコンをコンフォーマルに積層し、鋳型膜３０上面に積層されたポリシリコン層をエッチングしてストレージノード３３の分離を実施する。より詳細には、ストレージノードホール３１が大アスペクト比を有するので、ストレージノードホール３１を形成しにくく、ストレージノード３３を形成しにくい。先ず、ストレージノードホール３１を形成した状態でポリシリコン層は狭い隙間にもよく積層されて充填されるので、ストレージノード層を積層するのはあまり難しくない。
【００２３】
鋳型膜３０をなすシリコン酸化膜を現すためにそのままエッチングを実施する場合、ストレージノードホール３１底面に積層されたポリシリコン層も共にエッチングされてストレージノード３３とストレージコンタクトプラグ２５の電気接続が問題になり、エッチバックには適合しない。しかし、狭い隙間にシリコン酸化膜を充填するのは非常に難しいので、シリコン酸化膜を充填しエッチングする方法も使用しにくい。
【００２４】
そこで、ポリシリコン層を薄く形成し、ストレージノードホール３１の狭い隙間を充填しない状態で、ＣＭＰで鋳型膜３０上層のポリシリコン層を除去する方法が考えられる。しかし、このような方法は後続工程でパーチクルの問題を誘発し易いので、基板にフォトレジストを塗布して狭い隙間を充填した後、平坦化エッチングによってフォトレジスト層とポリシリコン層を共に除去してノード分離をする方法が望ましい。
【００２５】
この時、平坦化エッチングとして、先ず、フォトレジストを酸素プラズマを利用してエッチングするアッシングに続けて、ポリシリコン層が鋳型膜上に現れる段階でポリシリコンとフォトレジストに対する選択性がないＣＭＰ又は他の非等方性エッチングを使用できる。ノード分離がなされると、狭い隙間を充填しているフォトレジスト３５はストリッピングによって除去され得る。
【００２６】
そして、後続工程では、図７のように、分離されたストレージノード３３上にキャパシタ誘電膜３７を積層する。そして、プレート電極３９で使用するためにポリシリコン層を積層して、キャパシタの対向電極構造を完成する。分離されたストレージノード３３上にキャパシタ誘電膜３７を積層する前に、先ずＨＳＧ（Hemi Spherical Grain）を形成し、ストレージノード３３の表面積を増やす方法を使用できる。
【００２７】
前述の例では、下層のＰＥ−Ｏｘ又はＢＰＳＧと上層のＰＥ−ＴＥＯＳ膜との組合わせだけに限定して説明したが、本発明はこのような例に限られない。下層のエッチング選択性、即ち、エッチング速度が大きい他の酸化膜の組合わせも選択できる。
又、２層ではない多層シリコン酸化膜で鋳型膜を構成し、その不純物成分と形成条件を異にして、上層であるほどエッチング速度が下がるように構成する方法を使用することもできる。
【００２８】
【発明の効果】
本発明によると、８０００Å以上鋳型膜をエッチングしてストレージノードホールを形成し、ここにポリシリコン層を積層してシリンダー型ストレージノードを形成する方法を使用するＤＲＡＭの製造において、ストレージノードホールの形成の時、スロップエッチ傾向を緩和させ得るので、コンタクトプラグを露出させるエッチングを効率的にできる。そして、コーン型ではない正常的なシリンダー型ストレージノードを形成して、ストレージ容量を設計された値に確保できる。
【図面の簡単な説明】
【図１】従来のストレージノードの形成方法においての問題点を示す断面図である。
【図２】本発明の一実施例によるストレージノードの形成の段階（一）を示す断面図である。
【図３】本発明の一実施例によるストレージノードの形成の段階（二）を示す断面図である。
【図４】本発明の一実施例によるストレージノードの形成の段階（三）を示す断面図である。
【図５】本発明の一実施例によるストレージノードの形成の段階（四）を示す断面図である。
【図６】本発明の一実施例によるストレージノードの形成の段階（五）を示す断面図である。
【図７】本発明の一実施例によるストレージノードの形成の段階（六）を示す断面図である。
【符号の説明】
１０  基板
１１  ゲートパターン
１３  第１層間絶縁膜
１５  ＳＡＣパッド
１７  第２層間絶縁膜
１８  エッチングホール
１９  第３層間絶縁膜
２０  鋳型膜
２１  エッチング阻止膜
２２  導電層
２３  コンタクトホール
２５  コンタクトプラグ
２７  ＢＰＳＧ膜
２９  ＰＥ−ＴＥＯＳ膜
３０  鋳型膜
３１  ストレージノードホール
３３  ストレージノード
３５  フォトレジスト
３７  誘電膜
３９  プレート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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