(57)【特許請求の範囲】
【請求項１】
行状のゲート線と、列状のデータ線と、両者が交差する部分に配された画素とを備え、
各画素は、メモリ素子と電気光学素子とを含み、
前記メモリ素子は、データ線から供給されたデータを記憶するとともに、ゲート線から供給された信号に応じてデータを読出し、
前記電気光学素子は、該記憶されたデータに応じた輝度を呈する表示装置であって、
前記メモリ素子は、薄膜トランジスタと容量とから成り、
前記薄膜トランジスタは、半導体薄膜と、絶縁膜を介して該半導体薄膜を上下から挟む一対のゲート電極とを有し、
前記容量は、一対のゲート電極のうち第１のゲート電極に接続され、
第１のゲート電極に接続された該容量にデータを蓄え、
且つ、
前記薄膜トランジスタは、データ線に接続された入力電流端と、該電気光学素子に接続された出力電流端とを有し、
該出力電流端と該容量との間に配されたスイッチを備え、
データの書き込み時、該スイッチをオンした状態でゲート線から前記一対のゲート電極のうち第２のゲート電極を制御して、入力電流端から供給されたデータを該容量に書き込み、
データの読み出し時、該スイッチをオフした状態でゲート線から該第２のゲート電極を制御して、該容量に書き込まれたデータを出力電流端に読み出すことを特徴とする表示装置。
【請求項２】
前記スイッチも薄膜トランジスタから成り、データのリーク防止のため外光から遮光されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記画素は、データ線と電気光学素子との間に直列接続された複数のメモリ素子を含み、
各メモリ素子に対応した複数のゲート線により各メモリ素子を時分割的に制御して多階調に対応した多ビットデータを書き込み、
更に書き込まれた多ビットデータに応じて該電気光学素子を時分割駆動し、以て、電気光学素子の輝度を多階調制御することを特徴とする請求項１に記載の表示装置。
【請求項４】
前記画素は、複数の領域に面積分割されており、
各領域ごとに電気光学素子とメモリ素子とを含んでおり、
複数の領域に配された複数のメモリ素子に多ビットデータを書き込み、以て、書き込まれた多ビットデータに応じて該画素の輝度を多階調制御することを特徴とする請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ素子に関する。より詳しくは、アクティブマトリクス型の表示装置の画素駆動に好適なメモリ素子に関する。また、この様なメモリ素子を各画素に形成したアクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置は、行状のゲート線と、列状のデータ線と、両者が交差する部分に配された画素とを備えている。各画素には液晶セルによって代表される電気光学素子と、これを駆動する薄膜トランジスタなどのアクティブ素子とが形成されている。薄膜トランジスタのゲートはゲート線に接続され、ソースはデータ線に接続され、ドレインは電気光学素子に接続されている。アクティブマトリクス型の表示装置は、ゲート線を線順次走査する一方、これに合わせて列状のデータ線に映像信号（データ）を供給することで、画素アレイに映像信号に応じた画像を表示する。
【０００３】
アクティブマトリクス型の表示装置は、１フィールドごとにゲート線を線順次走査し、これに合わせてデータ線に映像信号を供給している。動画表示の場合、１フィールドごとに画面が切換るため、データ線は１フィールドごとに映像信号の充放電を繰り返す必要がある。アクティブマトリクス型の表示装置のパネルを駆動する際、消費電力の大半がデータ線の充放電に費やされる。
【０００４】
この分の消費電力を抑えるためには、画像の書き換え周波数（フィールド周波数）を落とすことが有効である。しかしながら、フィールド周波数を３０〜６０Ｈｚ以下に下げると、フリッカと呼ばれるちらつきが画面に発生し、表示特性が落ちることがよく知られている。そこで従来からフィールド周波数を下げることなく消費電力を節約する手段として、各画素内にメモリ機能を持たせることで、充放電回数を下げる方式が提案されている。例えば以下の特許文献１や非特許文献１に記載がある。
【特許文献１】特開平１１‐５２４１６号公報
【非特許文献１】M.Senda et. al."Ultra low power polysilicon AMLCD with full integration" SID2002p790
【発明の開示】
【発明が解決しようとする課題】
【０００５】
静止画を表示している場合など、入力映像信号が変化しないときには、画素内のメモリ機能で保持したデータを表示し続けることで、データ線の充放電回数を減らし、低消費電力化する技術の研究が進んでいる。
【０００６】
例えば液晶パネルの画素内にメモリ機能を組み込むため、ＳＲＡＭメモリ素子を各画素に集積形成する方式が提案されている。しかしながら、ＳＲＡＭメモリ素子は、１ビット当たり少なくとも６個のトランジスタを使用する。したがって１画素当たり６ビッドの６４階調表示とする場合、画素当たり６×６＝３６個のトランジスタを集積形成する必要があり、その分画素の有効開口面積を圧迫する。表示に必要なバックライトの光を透過できる画素開口面積が減るため、明るい画面が得られない。よって、従来のメモリ素子をそのまま画素に組み込もうとすると、多ビット化が困難となり高精細の多階調表示に制約が生じ、解決すべき課題となっている。
【０００７】
特許文献１では、画素に組み込むメモリ機能を実現する方式として、強誘電体を用いた例が記載されている。各画素にはトランジスタなどの回路素子を形成する必要がないので、開口面積を圧迫する恐れはないが、メモリ機能を備えた強誘電体に適切な材料が乏しく、実用レベルに至っていない。データを繰り返し書き換えると、強誘電体特性や絶縁性が変化しやすく、メモリ機能の信頼性確保が困難といわれている。
【課題を解決するための手段】
【０００８】
上述した従来の技術の課題に鑑み、本発明は画素に組み込むことが可能な超小型のメモリ素子を提供することを目的とする。また、このようなメモリ素子を組み込んだアクティブマトリクス型の表示装置を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明にかかるメモリ素子は、薄膜トランジスタと容量とからなり、前記薄膜トランジスタは、半導体薄膜と、絶縁膜を介して該半導体薄膜を上下から挟む一対のゲート電極とを有し、前記容量は、一対のゲート電極のうち第１のゲート電極に接続し、第１のゲート電極に接続した該容量にデータを蓄え、一対のゲート電極のうち第２のゲート電極を制御して該容量に蓄えたデータを読み出すことを特徴とする。
【０００９】
好ましくは、前記薄膜トランジスタは、データの入力側となる入力電流端と、データの出力側となる出力電流端とを有し、該出力電流端と該容量との間に配されたスイッチを備え、データの書き込み時、該スイッチをオンした状態で第２のゲート電極を制御して、入力電流端から供給されたデータを該容量に書き込み、データの読み出し時、該スイッチをオフした状態で該第２のゲート電極を制御して、該容量に書き込まれたデータを出力電流端に読み出す。又前記薄膜トランジスタは、該容量に書き込まれたデータに応じた電圧が該第１のゲート電極に加わることで閾電圧が変化し、該第２のゲート電極を制御して該閾電圧の変化を該薄膜トランジスタのオン状態とオフ状態の変化としてデータを読み出す。
【００１０】
また本発明は、行状のゲート線と、列状のデータ線と、両者が交差する部分に配された画素とを備え、各画素は、メモリ素子と電気光学素子とを含み、前記メモリ素子は、データ線から供給されたデータを記憶するとともに、ゲート線から供給された信号に応じてデータを読出し、前記電気光学素子は、該記憶されたデータに応じた輝度を呈する表示装置であって、前記メモリ素子は、薄膜トランジスタと容量とからなり、前記薄膜トランジスタは、半導体薄膜と、絶縁膜を介して該半導体薄膜を上下から挟む一対のゲート電極とを有し、前記容量は、一対のゲート電極のうち第１のゲート電極に接続し、第１のゲート電極に接続した該容量にデータを蓄え、該ゲート線から第２のゲート電極を制御して該容量に蓄えたデータを読み出す。
【００１１】
好ましくは、前記薄膜トランジスタは、データ線に接続した入力電流端と、該電気光学素子に接続した出力電流端とを有し、該出力電流端と該容量との間に配されたスイッチを備え、データの書き込み時、該スイッチをオンした状態でゲート線から第２のゲート電極を制御して、入力電流端から供給されたデータを該容量に書き込み、データの読み出し時、該スイッチをオフした状態でゲート線から該第２のゲート電極を制御して、該容量に書き込まれたデータを出力電流端に読み出す。又前記スイッチも薄膜トランジスタからなり、データのリーク防止のため外光から遮光されている。一態様では、前記画素は、データ線と電気光学素子との間に直列接続された複数のメモリ素子を含み、各メモリ素子に対応した複数のゲート線により各メモリ素子を時分割的に制御して多階調に対応したと多ビットデータを書き込み、更に書き込まれた多ビットデータに応じて該電気光学素子を時分割駆動し、以って電気光学素子の輝度を多階調制御する。他の態様では、前記画素は、複数の領域に面積分割されており、各領域ごとに電気光学素子とメモリ素子とを含んでおり、複数の領域に配された複数のメモリ素子に多ビットデータを書き込み、以って書き込まれた多ビットデータに応じて該画素の輝度を多階調制御する。
【発明の効果】
【００１２】
本発明によれば、メモリ素子は少なくとも１個のデュアルゲート型薄膜トランジスタと１個の容量とで構成されている。場合によってはこれに薄膜トランジスタからなるスイッチを加えることがある。この場合でもメモリ素子は合計２個の薄膜トランジスタと１個の容量とで構成でき、従来のＳＲＡＭに比べ回路規模は非常に単純化されており、小型化している。このように小型化されたメモリ素子は、画素内に複数個組み込むことが容易であり、多ビット構成のメモリを小面積で画素内に内蔵できる。したがって実用的な画素サイズで多階調表示が可能なアクティブマトリクス型の表示装置が実現できる。
【００１３】
多ビットメモリを画素に内蔵可能なことから、バックライト以外のパネル消費電力の大半を占めるデータ線の充放電に要する消費電力を削減できる。よって低消費電力で駆動可能なアクティブマトリクス型の液晶表示装置パネルが可能になる。このような液晶パネルを携帯機器のモニタに組み込むことで、バッテリーの充電間隔の延長化のみならず、バッテリー容積の縮小が可能となり、携帯機器をより小型化することができる。
【発明を実施するための最良の形態】
【００１４】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明にかかるメモリ素子の構成を示す模式的な断面図である。本発明にかかるメモリ素子は、基本的に薄膜トランジスタと容量とからなり、基板ＳＵＢの上に形成されている。薄膜トランジスタは、多結晶シリコンなどからなる半導体薄膜ＰＳＩと絶縁膜１ＧＯＸ、２ＧＯＸを介して半導体薄膜ＰＳＩを上下から挟む一対のゲート電極Ｆ‐ＧＡＴＥ、Ｓ‐ＧＡＴＥとを有する。図示しないが、容量は、一対のゲート電極のうち第１のゲート電極Ｆ‐ＧＡＴＥに接続している。この容量は、第１のゲート電極Ｆ‐ＧＡＴＥと同一の導電層を第１の電極とし、半導体薄膜ＰＳＩと同一で低抵抗化された層を第２の電極とし且両者の間に配された絶縁膜１ＧＯＸを誘電体膜として形成することができる。なお図示の例では、容量に接続した第１のゲート電極Ｆ‐ＧＡＴＥはデュアルゲート型薄膜トランジスタの下側電極となっているが、本発明はこれに限られるものではない。第１のゲート電極はデュアルゲート型薄膜トランジスタの上側のゲート電極を使用する構成も考えられる。
【００１５】
本発明の特徴事項として、メモリ素子は、第１のゲート電極Ｆ‐ＧＡＴＥに接続した容量にデータを蓄え、一対のゲート電極のうち第２のゲート電極Ｓ‐ＧＡＴＥを制御して容量に蓄えたデータを読み出す構成となっている。本実施形態では第２のゲート電極Ｓ‐ＧＡＴＥは上側のゲート電極となっているが、これに限られるものではなく、下側のゲート電極を第２のゲート電極としても良い。このように本発明にかかるメモリ素子は、基本的に上下一対のゲート電極Ｆ‐ＧＡＴＥ，Ｓ‐ＧＡＴＥからなるデュアルゲート型の薄膜トランジスタ（サンドイッチ構造の薄膜トランジスタとも呼ぶ）と、容量とで構成されており、一般的なＳＲＡＭメモリに比べて回路構成が非常に簡略になっている。
【００１６】
メモリ素子の本体部となるデュアルゲート型の薄膜トランジスタ及び容量（図示せず）は、第１層間絶縁膜１ＩＮＳで被覆されている。その表面には金属配線ＩＮ，ＣＴＬ，ＯＵＴが接続されている。金属配線ＩＮはデュアルゲート型薄膜トランジスタの入力電流端となるソースに接続されている。金属配線ＣＴＬはデュアルゲート型薄膜トランジスタの制御端となる第２のゲート電極Ｓ‐ＧＡＴＥに接続している。残りの金属配線ＯＵＴはデュアルゲート型薄膜トランジスタの出力電流端となるドレインに接続している。これらの金属配線ＩＮ，ＣＴＬ，ＯＵＴは第２層間絶縁膜２ＩＮＳにより被覆されている。この第２層間絶縁膜２ＩＮＳの上にはメモリ素子の駆動対象となる画素電極ＬＰＴが配されている。この画素電極ＬＰＴは第２層間絶縁膜２ＩＮＳに開口したコンタクトホールを介して出力金属配線ＯＵＴに接続している。
【００１７】
以上の説明から明らかなように、本発明にかかるメモリ素子の主要部となるデュアルゲート型の薄膜トランジスタは、データの入力側となる入力電流端と、データの出力側となる出力電流端とを有する。好ましい態様では、出力電流端とデータ保持用の容量との間に同じく薄膜トランジスタからなるスイッチを備えている。この場合本メモリ素子は、データの書き込み時、このスイッチをオンした状態で第２のゲート電極Ｓ‐ＧＡＴＥを制御して、入力電流端から供給されたデータを容量に書き込む。一方データの読み出し時は、このスイッチをオフした状態で第２のゲート電極Ｓ‐ＧＡＴＥを制御して容量に書き込まれたデータを出力電流端に読み出す。この場合、デュアルゲート型の薄膜トランジスタは、容量に書き込まれたデータに応じた電圧が第１のゲート電極Ｆ‐ＧＡＴＥに加わることで閾電圧が変化する。一方第２のゲート電極Ｓ‐ＧＡＴＥを制御してこの閾電圧の変化をデュアルゲート型薄膜トランジスタのオン状態とオフ状態の変化としてデータを読み出す。
【００１８】
図２は、図１に示したデュアルゲート型薄膜トランジスタの動作特性を示すグラフである。横軸にゲート電圧Ｖｇｓをとり、縦軸にドレイン電流Ｉｄｓをとってある。このゲート電圧Ｖｇｓはデュアルゲート型薄膜トランジスタの第２ゲート電極Ｓ‐ＧＡＴＥに印加される電圧である。ドレイン電流Ｉｄｓは、同じくデュアルゲート型薄膜トランジスタのソース（入力電流端）とドレイン（出力電流端）との間に流れる電流である。このグラフは、第１ゲート電極Ｆ−ＧＡＴＥのゲート電位をパラメータにとってある。このゲート電位はメモリ素子に書き込まれたデータに応じて変化する。本明細書ではワンビットメモリ素子に書き込まれるバイナリデータをＬ，Ｈで表す。図２のグラフは、Ｆ‐ＧＡＴＥ＝Ｌと（即ちワンビットメモリ素子にバイナリデータ０が書き込まれた場合）とＦ‐ＧＡＴＥ＝Ｈ（即ちワンビットメモリにバイナリデータ１が書き込まれた場合）の２つに分けてデュアルゲート型薄膜トランジスタのＶｇｓ‐Ｉｄｓ特性を表してある。グラフから明らかなように、デュアルゲート型薄膜トランジスタは、第１のゲート電極Ｆ−ＧＡＴＥの電位に応じて閾電圧Ｖｔｈが変化している。図示の例では、閾電圧ＶｔｈはＦ‐ＧＡＴＥ＝Ｌのとき高くなり、Ｆ‐ＧＡＴＥ＝Ｈのとき低くなる。本メモリ素子は、デュアルゲート型薄膜トランジスタのこの閾電圧Ｖｔｈの変化を検出して、バイナリデータを読み出す。
【００１９】
例えばデュアルゲート型トランジスタの制御端（即ち第２ゲート電極Ｓ‐ＧＡＴＥ）にＨレベルの電圧を印加すると、デュアルゲート型薄膜トランジスタはオンし、ドレイン電流Ｉｄｓが流れる。続いて、制御端をローレベルＬに切換えると（Ｓ‐ＧＡＴＥ＝Ｌ）、ドレイン電流Ｉｄｓは、第１のゲート電極Ｆ‐ＧＡＴＥの電位に応じて切り換る。即ち、Ｆ−ＧＡＴＥ＝Ｌのとき、Ｉｄｓは流れずデュアルゲート型薄膜トランジスタはオフである。一方、Ｆ‐ＧＡＴＥ＝Ｈのとき、デュアルゲート型薄膜トランジスタはオン状態となり電流が流れる。このように、Ｓ−ＧＡＴＥ＝Ｌにすると、デュアルゲート型薄膜トランジスタは第１のゲート電極Ｆ−ＧＡＴＥの電位に応じてオンオフが切換る。換言すると、メモリ素子に書き込まれたデータに応じて薄膜トランジスタはオンオフが切換る。さらに制御端の電圧をＳ‐ＧＡＴＥ＝ＬＬとすると、デュアルゲート型の薄膜トランジスタはメモリ素子に書き込まれたデータの値に関わらず、オフ状態となる。例えば、薄膜トランジスタを常にオン状態におくＳ‐ＧＡＴＥ＝Ｈのレベルは５〜６．５Ｖである。一方薄膜トランジスタを常にオフ状態におくＳ−ＧＡＴＥ＝ＬＬのレベルは例えば−８Ｖである。これに対し、メモリ素子に書き込まれたデータを読み出すためのゲート電圧Ｓ‐ＧＡＴＥ＝Ｌは例えば０Ｖである。
【００２０】
図３は、図２に示したメモリ素子の動作を真理値表に表した表である。第１のゲート電極Ｆ−ＧＡＴＥ側のレベルＬ，Ｈはバイナリデータの０，１データに対応している。一方第２ゲート電極Ｓ−ＧＡＴＥ側のレベルＬＬ，Ｌ，Ｈはメモリ素子の読み出し用の制御電圧を表している。
【００２１】
例えばメモリ素子のＳ−ＧＡＴＥをＬ／Ｈで切換えた場合、薄膜トランジスタはメモリ素子に書き込まれたデータＬ，Ｈに応じてオンオフが切換る。図示の真理値表において、Ｓ−ＧＡＴＥ側のＬ，Ｈの組み合わせと、Ｆ−ＧＡＴＥ側のＬ，Ｈの組み合わせを見ると、本メモリ素子はオアゲート素子として動作していることが分かる。即ち、Ｓ−ＧＡＴＥ＝ＬでＦ−ＧＡＴＥ＝Ｌのときのみ、メモリ素子はＯＦＦとなり、その他の組み合わせではすべてＯＮとなってオアゲート素子として動作していることが分かる。
【００２２】
図４は、本メモリ素子に組み込まれるデュアルゲート型薄膜トランジスタのＩｄｓ／Ｖｇｓ特性の実測データを示すグラフである。前述したように、Ｖｇｓは制御端となるゲート電極Ｓ‐ＧＡＴＥに印加される電圧であり、Ｉｄｓは入力電流端と出力電流端との間に流れる電流である。このグラフは、第１のゲート電極Ｆ−ＧＡＴＥに印加される電圧を０Ｖ〜４Ｖまで５段階に切換えた場合のデータである。図から明らかなように、第１のゲート電極Ｆ−ＧＡＴＥに印加する電圧を変化させることで、デュアルゲート型薄膜トランジスタの閾電圧がシフトしていることが分かる。本発明は、このデュアルゲート型薄膜トランジスタの特性を利用して、メモリ素子に応用したものである。
【００２３】
図５は、本発明にかかるメモリ素子の製造方法を示す模式的な工程図である。まず（Ａ）に示すように、ガラス基板１０１上に例えばスパッタ法で金属膜１０２，１０３を成膜する。下側の金属膜１０２は例えばアルミニウムでその厚みは１００ｎｍである。上側の金属膜１０３は例えばチタンで厚みは５０ｎｍである。この２層の金属膜１０２，１０３を素子領域の形状に合わせてパターニングし、遮光膜とする。
【００２４】
続いて（Ｂ）に示すように、遮光用の金属膜１０２，１０３を絶縁被覆するため、例えば、プラズマＣＶＤ法でシリコン酸化膜１０４を例えば１００ｎｍの厚みで成膜する。
【００２５】
続いて（Ｃ）に示すように、絶縁膜１０４の上に第１のゲート電極となる金属膜１０５を、例えばスパッタ法で１００ｎｍ成膜し、ゲート電極の形状となるようにパターニングする。なお工程（Ｃ）以下の図面スケールは工程（Ｂ）より前の図面のスケールよりも縮小されている。
【００２６】
次に（Ｄ）に示すように、第１のゲート電極としてパターニングされた金属膜１０５の上に、第１のゲート絶縁膜１０６を形成する。このゲート絶縁膜１０６は例えばチッ化シリコン膜５０ｎｍと酸化シリコン膜５０ｎｍを積層したものである。さらにこの第１ゲート絶縁膜１０６の上にアモルファスシリコン半導体層１０７を５０ｎｍの厚みで成膜する。ゲート絶縁膜１０６及びアモルファスシリコン半導体膜１０７は、プラズマＣＶＤ法で連続成膜される。その後エキシマレーザ光を照射して、アモルファスシリコン半導体膜１０７を多結晶化する。
【００２７】
続いて（Ｅ）に示すように多結晶化した半導体薄膜１０７の上をマスクで被覆した状態で、イオンドーピング装置により選択的にＮ型やＰ型の不純物を多結晶シリコン薄膜１０７に打ち込み、ソース領域及びドレイン領域を形成する。続いてＲＴＡ（急速加熱）装置を用いて半導体薄膜１０７に打ち込んだ不純物を活性化させる。さらにシリコン薄膜１０７を素子領域の形状に合わせて島状にパターニングする。
【００２８】
最後に（Ｆ）に示すように、第２のゲート絶縁膜１０８を、半導体薄膜１０７の上に堆積する。例えば酸化シリコン膜５０ｎｍとチッ化シリコン膜５０ｎｍをプラズマＣＶＤ法で連続的に成膜し、第２のゲート絶縁膜１０８とする。その後第２のゲート電極となる金属膜１０９を例えばスパッタ法で第２ゲート絶縁膜１０８の上に成膜する。例えば金属モリブデンをスパッタ法で１００ｎｍ成膜する。この金属膜１０９をゲート電極の形状に合わせてマスキングする。このマスクを介して金属膜１０９をエッチングし、第２のゲート電極に加工する。以上により、本発明にかかるメモリ素子の主要部となるデュアルゲート型薄膜トランジスタの基本構造が形成される。
【００２９】
工程（Ｅ）では、多結晶シリコン膜１０７をパターニングする際、同時に容量も形成している。図示しないが、この容量は第２のゲート電極となる金属膜１０５と同層の金属パターンを下側電極とし、半導体薄膜１０７と同層の低抵抗化された半導体層のパターンを上側電極とし、上下電極に挟まれたゲート絶縁膜１０６と同層の絶縁膜を誘電体としている。
【００３０】
工程（Ｆ）の後、デュアルゲート構造の薄膜トランジスタ及び容量の表面を、第１層間絶縁膜で被覆する。この第１層間絶縁膜は、例えばプラズマＣＶＤ法で酸化シリコン膜３００ｎｍとチッ化シリコン膜３００ｎｍをそれぞれ成膜する。さらに多結晶シリコン膜１０７を水素化して改質するために、４００℃程度のアニールを行う。このようにして形成された第１層間絶縁膜にコンタクトホールを開口する。さらに第１層間絶縁膜の上に金属層を形成し、所定の形状にパターニングして配線電極ＩＮ，ＯＵＴ，ＣＴＬとする。この配線電極は図１に示したとおりである。配線となる金属層は、例えば３層構造を有し、下層チタン５０ｎｍと中層アルミニウム５００ｎｍと上層チタン５０ｎｍを積層したものである。最後に第２層間絶縁膜（誘起平坦化膜）を配線電極の上に塗布し、これらを完全に被覆する。この第２層間絶縁膜（有機平坦化膜）にコンタクトホールを形成し、その上に透明導電膜ＩＴＯを成膜する。この透明導電膜ＩＴＯを所定の形状にパターニングして画素電極に加工する。このようにして完成したメモリ素子は、図１に示したとおりの断面構造となっている。
【００３１】
図６〜図１２を参照して、図１〜図５に示した本発明にかかるメモリ素子を利用したアクティブマトリクス型の液晶表示装置について詳細に説明する。まず本発明の背景を明らか何するため、図６は従来のアクティブマトリクス型の構成を表している。図示するように、従来のアクティブマトリクス型の液晶表示装置は、行状のゲート線ＧＡＴＥと列状のデータ線ＳＩＧと、両者が交差する部分に配された画素とを備えている。各画素は液晶セルＬＣと保持容量Ｃｓと駆動用のトランジスタＴｒからなる。駆動トランジスタＴｒは、そのゲートが対応するゲート線ＧＡＴＥに接続し、そのソースが対応するデータ線ＳＩＧに接続し、そのドレインが対応する液晶セルＬＣ及び保持容量Ｃｓに接続している。液晶セルＬＣはトランジスタＴｒのドレインに接続した画素電極と、対向基板側に形成された対向電極（共通電極）と、両電極の間に保持された液晶とで構成されている。
【００３２】
行状のゲート線ＧＡＴＥはゲート線駆動回路（Ｖスキャナ）ＹＤによって、１フィールドごとに線順次走査される。一方列状のデータ線ＳＩＧはデータ線駆動回路（Ｈスキャナ）ＸＤに接続されている。データ線駆動回路ＸＤは列状のデータ線ＳＩＧにデータを供給する。ゲート線ＧＡＴＥの線順次走査は１フィールドごとに行われ、これに合わせてデータ線ＳＩＧ上のデータが切換るため、データ線ＳＩＧの充放電が生じる。この充放電がアクティブマトリクス型表示装置の電力消費の主要部分を占めている。１フィールドごとのデータ書き換え操作は、動画表示のみならず画素アレイに静止画を表示する場合にも行う必要がある。何故ならば、駆動トランジスタＴｒには電流リークがあり、この対策のために例えば６０Ｈｚのフィールド周波数で、データ線の書き換え操作が必要である。即ちリーク対策のためフィールド周期で静止画面をリフレッシュする必要がある。
【００３３】
図７は、データ線ＳＩＧの充放電に伴う消費電力を削減するため、各画素にメモリを形成したアクティブマトリクス型の液晶表示装置を示す模式的な平面図である。理解を容易にするため、図６に示した液晶表示装置と対応する部分には対応する参照符号を使っている。図示するように、本液晶表示装置は各画素にメモリＭを備えており、保持容量Ｃｓにデータを保持すると共に、線順次走査に合わせてデータを読み出し、液晶セルＬＣを駆動している。各画素にメモリＭを配置することで、静止画表示時はデータ線ＳＩＧの充放電回数を削減することができる。静止画表示のようにデータ書き換えの必要がないときは、データ走査を止めた低消費電力モードとすることができる。
【００３４】
図８は、本発明にかかる液晶表示装置の１画素分を示す回路図である。換言すると、図７に示した液晶表示装置に含まれる１画素分を拡大表示した回路図である。図示するように、１つの画素は、メモリ素子Ｍと電気光学素子とを含んでいる。メモリ素子Ｍは、データ線ＳＩＧから供給されたデータを記憶すると共に、ゲート線ＧＡＴＥから供給された信号に応じてデータを読み出す。電気光学素子は、記憶されたデータに応じた輝度を呈する。本実施形態では、この電気光学素子は液晶セルＬＣからなる。この液晶セルＬＣは画素電極と対向電極との間に保持された液晶である。対向電極には共通電位ＶＣＯＭが印加されている。
【００３５】
メモリ素子Ｍは、薄膜トランジスタＴｒ１と容量Ｃとからなる。なお図８では理解を容易にするため、図７に示した保持容量Ｃｓをメモリ素子Ｍ内の容量Ｃとして表記してある。薄膜トランジスタＴｒ１は、半導体薄膜と絶縁膜を介して半導体薄膜を上下から挟む一対のゲート電極とを有し、いわゆるデュアルゲート構造となっている。容量Ｃは一方の電極が一対のゲート電極のうち第１のゲート電極に接続し、他方の電極が共通電位ＶＣＯＭに接続されている。かかる構成を有するメモリ素子Ｍは、デュアルゲート型薄膜トランジスタＴｒ１の第１ゲート電極に接続した容量Ｃにデータを蓄え、ゲート線ＧＡＴＥから第２ゲート電極を制御して容量Ｃに蓄えたデータを読み出す。
【００３６】
デュアルゲート型の薄膜トランジスタＴｒ１は、データ線ＳＩＧに接続した入力電流端（ソース）と、液晶セルＬＣの画素電極に接続した出力電流端（ドレイン）とを有する。この出力電流端（ドレイン）と容量Ｃとの間に薄膜トランジスタＴｒ２からなるスイッチが介在している。スイッチ用の薄膜トランジスタＴｒ２のゲートにはゲート線ＧＡＴＥと平行に配された書込み線ＷＲＩＴＥが接続している。かかる構成のメモリ素子Ｍは、データの書き込み時、書込み線ＷＲＩＴＥを介してスイッチング用トランジスタＴｒ２をオンした状態で、ゲート線ＧＡＴＥからデュアルゲート型トランジスタＴｒ１の第２ゲート電極を制御して、入力電流端から供給されたデータを容量Ｃに書き込む。一方データの読み出し時は、書込み線ＷＲＩＴＥを介してスイッチング用トランジスタＴｒ２をオフした状態でゲート線ＧＡＴＥからデュアルゲート型薄膜トランジスタＴｒ１の第２ゲート電極を制御して、容量Ｃに書き込まれたデータを出力電流端に読み出す。なおスイッチング用の薄膜トランジスタＴｒ２は、データのリーク防止のため外光から遮光されている。
【００３７】
ここで図８のメモリ素子Ｍの動作を、書き込み動作と読み出し動作に分けてまとめておく。まず書き込み動作であるが、ゲート線ＧＡＴＥをＨレベルとして薄膜トランジスタＴｒ１をオン状態とする。また書込み線ＷＲＩＴＥもＨレベルとしてスイッチングトランジスタＴｒ２もオンする。この状態でデータ線ＳＩＧにＨまたはＬのバイナリデータを供給する。このデータＨ，Ｌはオン状態にあるトランジスタＴｒ１，Ｔｒ２を介して容量Ｃに書き込まれる。容量Ｃに書き込まれたデータＬ，ＨはデュアルゲートトランジスタＴｒ１の第１ゲート電極に印加される。
一方読み出し動作では、ゲート線ＧＡＴＥをＬレベルに切換え、書込み線ＷＲＩＴＥもＬレベルとする。一方データ線ＳＩＧは共通電位ＶＣＯＭにする。これによりスイッチングトランジスタＴｒ２はオフするのでデュアルゲート型トランジスタＴｒ１の出力電流端は容量Ｃから切り離される。ここで容量Ｃに書き込まれたデータがＨの場合、デュアルゲート型トランジスタＴｒ１はオン状態となり、液晶セルＬＣの画素電極にはデータ線ＳＩＧからＶＣＯＭが印加される。液晶セルＬＣの画素電極及び対向電極は共にＶＣＯＭとなるため、液晶セルＬＣには電圧が印加されない。一方容量Ｃに書き込まれたデータがＬレベルのとき、デュアルゲート型の薄膜トランジスタＴｒ１はオフ状態となり、データ線ＳＩＧは液晶セルＬＣの画素電極から切り離される。液晶セルＬＣの画素電極には対向電極側のＶＣＯＭに対して所定の電圧が印加され続けるので、表示状態を維持する。
【００３８】
図９は、図８に示した画素の応用例を表す模式図である。図９は、ＲＧＢ３画素分を表しており、且各画素は画素電極が面積分割されている。換言すると、液晶セルＬＣが面積分割されており、一番面積の大きい液晶セルＬＣ１から一番面積の小さい液晶セルＬＣ４まで４個が含まれている。各液晶セルＬＣ４，ＬＣ３，ＬＣ２，ＬＣ１は順に倍ずつ面積が増加している。各液晶セルＬＣ１〜ＬＣ４に対応してメモリセルＭ１〜Ｍ４が接続されている。各メモリセルＭ１〜Ｍ４は共通のゲート線ＧＡＴＥと書込み線ＷＲＩＴＥに接続している。一方各メモリセルＭ１〜Ｍ４には、それぞれ対応するデータ線ＳＩＧ１〜ＳＩＧ４が接続している。
【００３９】
書き込み時にはゲート線ＧＡＴＥ及び書込み線ＷＲＩＴＥをハイレベルとして、各データ線ＳＩＧ〜ＳＩＧ４から対応するメモリセルＭ１〜Ｍ４に多ビットデータを書き込む。本例の場合４個のメモリＭ１〜Ｍ４の組に４ビットデータ書き込まれ、２の４乗＝１６階調の表示が可能になる。
【００４０】
図１０は、本発明にかかる液晶表示装置の他の実施形態を示す模式図であって、１画素分の回路構成を表している。本実施形態の場合、１個の画素は、データ線ＳＩＧと液晶セルＬＣとの間に直列接続された４個のメモリ素子Ｍ１〜Ｍ４を含んでいる。各メモリ素子Ｍ１〜Ｍ４に対応した複数のゲート線ＧＡＴＥ１〜ＧＡＴＥ４により各メモリ素子Ｍ１〜Ｍ４を時分割的に制御して、多階調に対応した多ビットデータを書き込む。さらに書き込まれた多ビットデータに応じて液晶セルＬＣを時分割駆動し、以って液晶セルＬＣの輝度を多階調制御している。本実施形態の場合、ワンビットメモリ素子ＭをＭ１〜Ｍ４まで４個使っているので、液晶セルＬＣの輝度を２の４乗＝１６階調で制御できる。１画素内でメモリ素子を６個接続すれば、２の６乗＝６４階調の輝度制御が可能である。
【００４１】
図１１は、図１０に示した画素の書き込み動作を示すタイミングチャートである。図１０の実施形態では、直列接続したメモリ素子Ｍ１〜Ｍ４に対し、液晶セルＬＣに一番近いメモリセルＭ４から順にバイナリデータを書き込んでいく。書き込み動作開始タイミングＴ０の前では、すべてのゲート線ＧＡＴＥ１〜ＧＡＴＥ４はレベルＬＬにあり、対応するデュアルゲート型薄膜トランジスタは全部オフとなっている。データ線ＳＩＧはレベルＬである。また書込み線ＷＲＩＴＥはＬレベルで、スイッチングトランジスタもオフしている。書込み開始タイミングＴ０になると、すべてのゲート線ＧＡＴＥ１〜ＧＡＴＥ４がＨレベルに立上り、すべてのデュアルゲートトランジスタがオンする。またデータ線ＳＩＧはＨレベルに立ち上がる。加えて書込み線ＷＲＩＴＥもＨレベルに立ち上がるため、すべてのスイッチングトランジスタもオンする。
【００４２】
この状態はタイミングＴ１まで続く。タイミングＴ０〜タイミングＴ１までの間、データ線ＳＩＧはＨレベルにある。よって、このデータＨは、一旦すべてのメモリ素子Ｍ１〜Ｍ４に書き込まれる。タイミングＴ１になるとゲート線ＧＡＴＥ４のみがＬＬレベルに戻り、対応するデュアルゲート型薄膜トランジスタがオフする。よって、液晶セルＬＣに一番近いメモリ素子Ｍ４に書き込まれたデータＨはタイミングＴ１の時点でそのまま固定される。即ち、タイミングＴ０‐Ｔ１の期間で、メモリ素子Ｍ４にデータＨが書き込まれる。なおタイミングＴ０‐Ｔ１の時点でデータ線ＳＩＧがＬレベルであれば、データＬがメモリセルＭ４に書き込まれることになる。
【００４３】
続いてタイミングＴ１‐Ｔ２の間では、データ線ＳＩＧがＬレベルになる。したがってメモリ素子Ｍ３，Ｍ２，Ｍ１には先に書き込まれたＨレベルが今回のＬレベルに書き換えられることになる。そしてタイミングＴ２になるとゲート線ＧＡＴＥ３がＬＬレベルに切換り、対応するデュアルゲート型薄膜トランジスタがオフする。よってメモリ素子Ｍ３に書き込まれたデータＬはタイミングＴ２の時点で固定され、そのまま保持される。
【００４４】
続いてタイミングＴ２‐Ｔ３の期間になると、データ線ＳＩＧはＨレベルになる。これによりメモリ素子Ｍ２，Ｍ１はＬレベルからＨレベルに書き換えられる。そしてタイミングＴ３のときゲート線ＧＡＴＥ２が立下り、メモリセルＭ２のデュアルゲート型トランジスタがオフする。この時点でデータＨがメモリ素子Ｍ２に保持固定される。以下同様にして、タイミングＴ４では最後のメモリ素子Ｍ１にデータ線ＳＩＧから供給されたＨレベルのデータが書き込まれる。このようにして、データ線ＳＩＧに供給されたＨ，Ｌのバイナリデータが時分割的にメモリ素子Ｍ４からＭ１まで順に書き込まれる。
【００４５】
図１２は、図１０に示したメモリ素子Ｍ１〜Ｍ４の読み出し動作を表すタイミングチャートである。まずタイミングＴ０で、すべてのゲート線ＧＡＴＥ１〜ＧＡＴＥ４はＨレベルであり、すべてのデュアルゲート型薄膜トランジスタはオン状態である。よってデータ線ＳＩＧは直列接続されたオン状態のデュアルゲート型トランジスタによって液晶セルＬＣの画素電極に接続した状態となっている。このときデータ線ＳＩＧは共通電位ＶＣＯＭを中心としてＨレベル側にある。このＨレベルは次のフィールドに入るとＬレベルに切換る。このようにして、本発明にかかる液晶表示装置は、フィールドごとに液晶セルＬＣに印加する電圧の極性をＶＣＯＭに対して反転して交流駆動を行っている。書込み線ＷＲＩＴＥはＬレベルに保持され、各メモリ素子Ｍ１〜Ｍ４のスイッチングトランジスタはすべてオフ状態におかれる。
【００４６】
タイミングＴ０‐Ｔ１の期間に入ると、ゲート線ＧＡＴＥ１のみがＬレベルとなり、他のゲート線ＧＡＴＥ２〜ＧＡＴＥ４はＨレベルに保持される。よってメモリ素子Ｍ２，Ｍ３，Ｍ４のデュアルゲート型トランジスタはオン状態を維持する一方、メモリ素子Ｍ１のデュアルゲート型トランジスタだけ選択状態におかれる。即ちメモリ素子Ｍ１に書き込まれたデータがＨレベルであればそのデュアルゲート型トランジスタはオン状態となって、直列接続された４個のデュアルゲートトランジスタすべてがオンとなり、データ線ＳＩＧと液晶セルＬＣの画素電極とが接続し、液晶セルＬＣは点灯状態になる。即ちメモリ素子Ｍ１にデータＨが書き込まれていれば、液晶セルＬＣはＴ０‐Ｔ１の間点灯状態におかれる。逆にメモリ素子Ｍ１にデータＬが書き込まれている場合、そのデュアルゲート型トランジスタはオフになる。よって直列接続された４個のデュアルゲートトランジスタの１個がオフとなるため、液晶セルＬＣはデータ線ＳＩＧから切り離され、消灯状態になる。即ちメモリ素子Ｍ１にデータＬが書き込まれている場合、液晶セルＬＣはＴ０‐Ｔ１の間消灯状態になる。
【００４７】
続いてタイミングＴ１‐Ｔ２になると、ゲート線ＧＡＴＥ２のみがＬレベルとなり、他のゲート線ＧＡＴＥ１，ＧＡＴＥ３，ＧＡＴＥ４はＨレベルである。よって２番目のメモリ素子Ｍ２が選択状態におかれる一方、残りのメモリ素子Ｍ１，Ｍ３，Ｍ４に含まれるデュアルゲート型トランジスタはすべてオン状態となる。ここでメモリ素子Ｍ２が選択状態となる期間Ｔ１‐Ｔ２は、メモリ素子Ｍ１が選択期間となるＴ０‐Ｔ１よりも２倍長くなっている。メモリ素子Ｍ２にデータＨが書き込まれていれば、液晶セルＬＣは点灯する。逆にメモリ素子Ｍ２にデータＬが書き込まれていれば、液晶セルＬＣはＴ１‐Ｔ２の期間消灯状態におかれる。
【００４８】
続いてＴ２‐Ｔ３の期間ではメモリ素子Ｍ３が選択状態におかれ、残りのメモリ素子のデュアルゲート型トランジスタはすべてオン状態となる。メモリ素子Ｍ３が選択状態となる期間Ｔ２‐Ｔ３は、メモリ素子Ｍ２の選択期間Ｔ１‐Ｔ２に比べて長さが２倍になっている。液晶セルＬＣは、Ｔ２‐Ｔ３の期間、メモリ素子Ｍ３に書き込まれたバイナリデータの値Ｌ，Ｈに応じて、オン状態／オフ状態が選択され、Ｔ２‐Ｔ３の期間液晶セルＬＣは点灯もしくは消灯状態におかれる。
【００４９】
最後にＴ３‐Ｔ４の期間で、ゲート線ＧＡＴＥ４がＬレベルとなり、メモリ素子Ｍ４が選択状態におかれる。残りのメモリ素子Ｍ１，Ｍ２，Ｍ３のデュアルゲート型トランジスタはオン状態である。この期間Ｔ３‐Ｔ４の間、液晶セルＬＣはメモリ素子Ｍ４に書き込まれたデータの値Ｈ，Ｌに応じ、点灯もしくは消灯する。
【００５０】
以上の説明から明らかなように、メモリ素子Ｍ１〜Ｍ４のすべてにバイナリデータＨが書き込まれていれば、液晶セルＬＣは全期間Ｔ０‐Ｔ４に渡って点灯状態におかれる。逆にすべてのメモリ素子Ｍ１〜Ｍ４にデータＬが書き込まれると、全期間Ｔ０‐Ｔ４に渡って液晶セルＬＣは消灯状態となる。全点灯状態と全消灯状態の間では、メモリ素子Ｍ１〜Ｍ４に書き込まれた多ビットデータに応じ、液晶セルＬＣはその多ビットデータで表される時間だけ点灯状態と消灯状態が分けられる。この様にして、図１０に示した液晶表示装置は、各画素のメモリセルＭ１〜Ｍ４に書き込まれた多ビットデータに応じて液晶セルＬＣを時分割駆動し、以って液晶セルＬＣの輝度を多階調制御することができる。
【００５１】
図１３は本発明が適用されたテレビであり、フロントパネル１２、フィルターガラス１３等から構成される映像表示画面１１を含み、本発明の表示装置をその映像表示画面１１に用いることにより作製される。
【００５２】
図１４は本発明が適用されたデジタルカメラであり、上が正面図で下が背面図である。このデジタルカメラは、撮像レンズ、フラッシュ用の発光部１５、表示部１６、コントロールスイッチ、メニュースイッチ、シャッター１９等を含み、本発明の表示装置をその表示部１６に用いることにより作製される。
【００５３】
図１５は本発明が適用されたノート型パーソナルコンピュータであり、本体２０には文字等を入力するとき操作されるキーボード２１を含み、本体カバーには画像を表示する表示部２２を含み、本発明の表示装置をその表示部２２に用いることにより作製される。
【００５４】
図１６は本発明が適用された携帯端末装置であり、左が開いた状態を表し、右が閉じた状態を表している。この携帯端末装置は、上側筐体２３、下側筐体２４、連結部（ここではヒンジ部）２５、ディスプレイ２６、サブディスプレイ２７、ピクチャーライト２８、カメラ２９等を含み、本発明の表示装置をそのディスプレイ２６やサブディスプレイ２７に用いることにより作製される。本発明の表示装置は、多ビットメモリを画素に内蔵可能なことから、バックライト以外のパネル消費電力の大半を占めるデータ線の充放電に要する消費電力を削減できる。よって低消費電力で駆動可能なアクティブマトリクス型の液晶表示装置パネルが可能になる。このような液晶パネルを携帯端末機器のモニタに組み込むことで、バッテリーの充電間隔の延長化のみならず、バッテリー容積の縮小が可能となり、携帯端末機器をより小型化することができる。
【００５５】
図１７は本発明が適用されたビデオカメラであり、本体部３０、前方を向いた側面に被写体撮影用のレンズ３４、撮影時のスタート／ストップスイッチ３５、モニター３６等を含み、本発明の表示装置をそのモニター３６に用いることにより作製される。
【図面の簡単な説明】
【００５６】
【図１】本発明にかかるメモリ素子の構成を示す模式的な断面図である。
【図２】図１に示したメモリ素子の動作説明に供するグラフである。
【図３】同じく図１に示したメモリ素子の動作説明に供する真理値表である。
【図４】図１に示したメモリ素子に含まれるデュアルゲート型トランジスタの電流／電圧特性を示すグラフである。
【図５】図１に示したメモリ素子の製造工程図である。
【図６】アクティブマトリクス型液晶表示装置の参考例を示す模式図である。
【図７】本発明にかかるアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。
【図８】図７に示した液晶表示装置の１画素分を示す回路図である。
【図９】本発明にかかる液晶表示装置の実施形態を示す３画素分の画素電極レイアウトの模式的な平面図である。
【図１０】本発明にかかる液晶表示装置の他の実施形態を示す１画素分の回路図である。
【図１１】図１０に示した画素の動作説明に供するタイミングチャートである。
【図１２】同じく図１０に示した画素の動作説明に供するタイミングチャートである。
【図１３】本発明にかかる表示装置を備えたテレビジョンセットを示す斜視図である。
【図１４】本発明にかかる表示装置を備えたデジタルスチルカメラを示す斜視図である。
【図１５】本発明にかかる表示装置を備えたノート型パーソナルコンピューターを示す斜視図である。
【図１６】本発明にかかる表示装置を備えた携帯端末装置を示す模式図である。
【図１７】本発明にかかる表示装置を備えたビデオカメラを示す斜視図である。
【符号の説明】
【００５７】
ＳＵＢ・・・基板、Ｆ‐ＧＡＴＥ・・・第１のゲート電極、１ＧＯＸ・・・ゲート絶縁膜、ＰＳＩ・・・半導体薄膜、２ＧＯＸ・・・ゲート絶縁膜、Ｓ‐ＧＡＴＥ・・・第２ゲート電極、ＬＰＴ・・・画素電極
【図１】
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【図２】
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【図３】
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【図４】
0004524699.tif 000005
【図５】
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【図６】
0004524699.tif 000007
【図７】
0004524699.tif 000008
【図８】
0004524699.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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