(57)【特許請求の範囲】
【請求項１】
複数の画素と、
高電圧側の電源と低電圧側の電源とに接続され、前記画素に含まれる画素電極に供給される一方の電位である第１の電位を論理反転することにより前記画素電極に供給される他方の電位である第２の電位を生成する複数の反転回路と、
前記複数の反転回路の間に設けられ、前記反転回路に入力する信号を遅延するための複数の遅延回路とを備え、
前記画素は、前記第１の電位と前記第２の電位とのどちらかを選択して前記画素電極に供給するように構成され、
前記第１の電位および前記第２の電位は、パルス状の信号であり、
前記複数の画素が配置される領域は、矩形状であり、
前記複数の反転回路は、前記複数の画素が配置される矩形状の領域外で、かつ、前記矩形状の領域の４隅に配置される４つの第１反転回路、第２反転回路、第３反転回路および第４反転回路を含み、隣接する前記第１反転回路と前記第２反転回路との間、隣接する前記第２反転回路と前記第３反転回路との間、隣接する前記第３反転回路と前記第４反転回路との間、および、隣接する前記第４反転回路と前記第１反転回路との間は、前記複数の画素が配置される領域内に形成される前記遅延回路を介して接続され、
前記複数の反転回路のそれぞれには、信号入力端子からの前記第１の電位が前記遅延回路を介して供給され、前記遅延回路は、前記複数の反転回路の各々に入力される前記第１の電位を遅延させて互いに異なるタイミングで前記複数の反転回路に論理反転を行わせるように構成されている、表示装置。
【請求項２】
前記複数の遅延回路のうち、少なくとも前記複数の画素が配置される領域内に形成されている遅延回路は、抵抗と容量とにより構成されている、請求項１に記載の表示装置。
【請求項３】
前記複数の画素が配置されている領域内に形成された遅延回路に含まれる配線と、
前記画素にデータを供給するデータ線とをさらに備え、
前記配線のシート抵抗は、前記データ線のシート抵抗よりも大きい、請求項２に記載の表示装置。
【請求項４】
前記遅延回路は複数設けられ、
前記複数の遅延回路は、遅延量が同じになるように構成されている、請求項１〜３のいずれか１項に記載の表示装置。
【請求項５】
前記遅延回路は、インバータ回路を含む、請求項１に記載の表示装置。
【請求項６】
前記遅延回路は、少なくともＮＡＮＤ回路またはＮＯＲ回路のいずれかを含む、請求項１に記載の表示装置。
【請求項７】
前記反転回路に入力される前記第１の電位が、前記画素の前記共通電極に入力されるように構成されている、請求項１〜６のいずれか１項に記載の表示装置。
【請求項８】
前記画素は、記憶素子を含む、請求項１〜７のいずれか１項に記載の表示装置。
【請求項９】
前記反転回路および前記遅延回路は、画素を構成する半導体素子が形成された基板上に形成されている、請求項１〜８のいずれか１項に記載の表示装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の表示装置を備える、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、画素に入力される電位を反転する反転回路を備えた表示装置に関する。
【背景技術】
【０００２】
従来、画素に入力される電位を反転する反転回路を備えた表示装置が知られている（たとえば、特許文献１参照）。上記特許文献１には、記憶素子と、記憶素子を書き換えるトランジスタと、データを画素電極に供給するトランスミッションゲートとを含む画素が設けられており、記憶素子に記憶されたデータに基づいて画素をオン状態またはオフ状態にする表示装置が開示されている。この表示装置では、画素をオフ状態にするためのオフ信号をＮＯＴ回路からなる１つの反転回路により反転させることにより、画素をオン状態にするオン信号を生成するように構成されている。また、表示領域の範囲外の４隅に、ＮＯＴ回路（インバータ）から構成され、上記した１つの反転回路により反転されたオン信号をバッファーする４つのバッファ回路が設けられている。
【０００３】
【特許文献１】特開２００７−１４７９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に記載の表示装置では、１つの反転回路によってオフ信号を反転させる際に、反転回路を構成するＮＯＴ回路を構成するｎチャネルトランジスタとｐチャネルトランジスタとが同時にオン状態になることにより、高電圧側の電源と低電圧側の電源との間に貫通電流が流れる。ここで、上記特許文献１には、反転回路を複数設けることも開示されており、その場合、複数の反転回路に接続される高電圧側の電源と低電圧側の電源との電位が降下するので、画素の記憶素子を書き換えるトランジスタや、画素に内蔵された記憶素子が誤作動するという不都合がある。その結果、正しいデータがトランスミッションゲートに供給されないので、誤った信号が画素電極に供給されるという問題点がある。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、反転回路に接続される高電圧側の電源および低電圧側の電源の電位の降下に起因して誤った信号が画素電極に供給されるのを抑制することが可能な表示装置を提供することである。
【課題を解決するための手段および発明の効果】
【０００６】
上記目的を達成するために、この発明の第１の局面における表示装置は、複数の画素と、高電圧側の電源と低電圧側の電源とに接続され、画素に含まれる画素電極に供給される一方の電位である第１の電位を論理反転することにより画素電極に供給される他方の電位である第２の電位を生成する複数の反転回路と、複数の反転回路の間に設けられ、反転回路に入力する信号を遅延するための複数の遅延回路とを備え、画素は、第１の電位と第２の電位とのどちらかを選択して画素電極に供給するように構成され、第１の電位および第２の電位は、パルス状の信号であり、複数の画素が配置される領域は、矩形状であり、複数の反転回路は、複数の画素が配置される矩形状の領域外で、かつ、矩形状の領域の４隅に配置される４つの第１反転回路、第２反転回路、第３反転回路および第４反転回路を含み、隣接する第１反転回路と第２反転回路との間、隣接する第２反転回路と第３反転回路との間、隣接する第３反転回路と第４反転回路との間、および、隣接する第４反転回路と第１反転回路との間は、複数の画素が配置される領域内に形成される遅延回路を介して接続され、複数の反転回路のそれぞれには、信号入力端子からの第１の電位が遅延回路を介して供給され、遅延回路は、複数の反転回路の各々に入力される第１の電位を遅延させて互いに異なるタイミングで複数の反転回路に論理反転を行わせるように構成されている。
【０００７】
この第１の局面による表示装置では、上記のように、複数の反転回路の間に、反転回路に入力される信号を遅延するための遅延回路を備えることによって、遅延回路により、複数の反転回路に入力される信号がそれぞれ遅延されることにより反転回路が同時に動作するのを抑制することができる。これにより、複数の反転回路に同時に同じ信号が入力され反転回路が同時に動作する場合と異なり、反転回路の高電圧側の電源と低電圧側の電源との間に瞬間的に流れる貫通電流を小さくすることができる。その結果、反転回路の高電圧側の電源および低電圧側の電源の電位が降下するのを抑制することができるので、誤った信号が画素電極に供給されるのを抑制することができる。また、第１の電位および第２の電位は、パルス状の信号である。このように構成すれば、データを反転することなく、液晶に印加される電圧の方向が切り替わるので、消費電力を低く抑えるとともに、液晶が焼きつくのを抑制することができる。また、複数の画素が配置される領域は、矩形状であり、複数の反転回路は、複数の画素が配置される矩形状の領域外で、かつ、矩形状の領域の４隅に配置される４つの第１反転回路、第２反転回路、第３反転回路および第４反転回路を含み、隣接する第１反転回路と第２反転回路との間、隣接する第２反転回路と第３反転回路との間、隣接する第３反転回路と第４反転回路との間、および、隣接する第４反転回路と第１反転回路との間は、複数の画素が配置される領域内に形成される遅延回路を介して接続するように構成されている。このように構成すれば、それぞれの反転回路を複数の画素が配置される領域の外に形成される遅延回路を介して接続する場合と異なり、遅延回路を設けた場合にも、表示装置の平面的な大きさが大きくなるのを抑制することができる。
【００１１】
上記複数の画素が配置される領域内に遅延回路が形成されている表示装置において、好ましくは、複数の遅延回路のうち、少なくとも複数の画素が配置される領域内に形成されている遅延回路は、抵抗と容量とにより構成されている。このように構成すれば、たとえばインバータなどにより遅延回路を構成する場合と異なり、容易に、遅延回路の大きさを小さくすることができる。その結果、容易に、遅延回路を複数の画素が配置される領域内に形成することができる。
【００１２】
この場合、好ましくは、複数の画素が配置されている領域内に形成された遅延回路に含まれる配線と、画素にデータを供給するデータ線とをさらに備え、配線のシート抵抗は、データ線のシート抵抗よりも大きい。このように構成すれば、容易に、配線により、遅延回路から出力される信号の遅延を行うことができる。
【００１３】
上記第１の局面による表示装置において、好ましくは、遅延回路は複数設けられ、複数の遅延回路は、遅延量が同じになるように構成されている。このように構成すれば、各遅延回路の遅延量がばらつく場合と異なり、各反転回路に入力される信号の遅延量を正確に調整することができる。
【００１４】
上記第１の局面による表示装置において、遅延回路は、インバータ回路を含んでいてもよい。
【００１５】
上記第１の局面による表示装置において、遅延回路は、少なくともＮＡＮＤ回路またはＮＯＲ回路のいずれかを含んでいてもよい。
【００１６】
上記第１の局面による表示装置において、好ましくは、反転回路に入力される第１の電位が、画素の共通電極に入力されるように構成されている。 
【００１７】
上記第１の局面による表示装置において、好ましくは、画素は、記憶素子を含む。このように構成すれば、画素のデータを書き換えない際には、記憶素子のスタンバイ時に消費される電流と同程度の消費電流ですむので、表示装置の消費電力が大きくなるのを抑制することができる。
【００１８】
上記第１の局面による表示装置において、反転回路および遅延回路を、画素を構成する半導体素子が形成された基板上に形成してもよい。
【００１９】
この発明の第２の局面による電子機器は、請求項１〜１２のいずれか１項に記載の表示装置を備える。このように構成すれば、反転回路に接続される高電圧側の電源および低電圧側の電源の電位の降下に起因して誤った信号が画素電極に供給されるのを抑制することが可能な電子機器を得ることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を図面に基づいて説明する。
【００２１】
（第１実施形態）
図１は、本発明の第１実施形態による表示装置の平面図である。図２〜図６は、本発明の第１実施形態による表示装置の構成を説明するための図である。まず、図１〜図６を参照して、本発明の第１実施形態による表示装置１００の構成について説明する。
【００２２】
第１実施形態による表示装置１００は、図１に示すように、基板１上に形成される表示領域２と、Ｙ駆動回路３と、Ｘ駆動回路４と、遅延回路５ａ〜５ｄと、反転回路６ａ〜６ｄと、信号入力端子７と、対向電極パッド８とにより構成されている。以下、詳細に説明する。
【００２３】
図１に示すように、後述する複数の画素１４が配置される矩形状の表示領域２には、Ｙ駆動回路３に接続されるＹゲート線９が配置されるとともに、Ｘ駆動回路４に接続されるＸゲート線１０が配置されている。また、反転回路６ａ〜６ｄは、矩形状の表示領域２の４隅に１つずつ配置されており、それぞれ、信号線１１および信号線１２によって接続されている。なお、信号線１１には、反転回路６ａ〜６ｄによって論理が反転する前の信号が供給されるとともに、信号線１２には、反転回路６ａ〜６ｄによって論理が反転された信号が供給されるように構成されている。ここで、第１実施形態では、遅延回路５ａは、反転回路６ａと６ｂとに信号線１１を介して接続されている。また、遅延回路５ｂは、反転回路６ｂと６ｃとに信号線１１を介して接続されている。また、遅延回路５ｃは、反転回路６ｃと６ｄとに信号線１１を介して接続されている。また、遅延回路５ｄは、反転回路６ａと６ｄとに信号線１１を介して接続されている。ここで、第１実施形態では、遅延回路５ａ〜５ｄは、遅延量が同じになるように構成されている。また、信号入力端子７には、後述する画素電極１４８ａに信号を入力する端子７ａが含まれており、端子７ａは、反転回路６ａおよび６ｄに接続されているとともに、遅延回路５ａおよび５ｄに接続されている。また、端子７ａは、対向電極パッド８に接続されている。また、信号線１１および信号線１２は、それぞれ、後述するトランスミッションゲート１４６およびトランスミッションゲート１４７を介して、画素１４の画素電極１４８ａに接続されるように構成されている。
【００２４】
また、図２に示すように、Ｙ駆動回路３には、４進数の信号が入力される複数の配線３１が設けられており、複数の配線３１のうちの４つの配線３１は、ＮＡＮＤ回路３２の入力端子に接続されている。また、ＮＡＮＤ回路３２の出力端子は、バッファ１３を介して複数の画素１４およびダミー画素１４ａに接続されている。なお、ダミー画素１４ａは、表示領域２の外側に、Ｙ駆動回路３に沿うように３列、Ｘ駆動回路４に沿うように１列配置されている。
【００２５】
また、Ｘ駆動回路４には、４進数の信号が入力される複数の配線４１が設けられており、複数の配線４１のうちの４つの配線４１は、ＮＡＮＤ回路４２の入力端子に接続されている。また、ＮＡＮＤ回路４２の出力端子は、バッファ１５の入力端子に接続されている。また、Ｘ駆動回路４には、ライトイネーブル信号とチップイネーブル信号とが入力される図示しないＡＮＤ回路の出力信号が入力される複数の配線４３が設けられており、複数の配線４３のうちの１つの配線４３は、バッファ１５の入力端子に接続されている。また、バッファ１５の出力端子は、画素１４と、サンプルホールド回路１６とに接続されている。
【００２６】
また、サンプルホールド回路１６には、データ線１７が入力されている。また、サンプルホールド回路１６からの出力信号は、データ線１８とデータ線１９とを介して画素１４に入力されるように構成されている。なお、データ線１９には、データ線１８に出力される信号Ｄに対して論理が反転した信号／Ｄが出力されるように構成されている。
【００２７】
また、画素１４には、後述する画素電極１４８ａに印加される信号Ｆと、反転回路６ａ〜６ｄにより信号Ｆの論理が反転された信号／Ｆとが、信号線１１と信号線１２とにより、それぞれ入力されるように構成されている。なお、信号Ｆおよび信号／Ｆは、本発明の「第１の電位」および「第２の電位」の一例である。
【００２８】
また、図３に示すように、画素１４は、トランジスタ１４１〜トランジスタ１４４と、ＳＲＡＭ１４５と、トランスミッションゲート１４６およびトランスミッションゲート１４７と、液晶素子１４８とにより構成されている。なお、ＳＲＡＭ１４５は、本発明の「記憶素子」の一例である。
【００２９】
また、トランジスタ１４１のゲートには、Ｙ駆動回路３からの信号が入力されるＹゲート線９が接続されているとともに、ソース／ドレインの一方がデータ線１８に接続されている。また、トランジスタ１４１のソース／ドレインの他方には、トランジスタ１４２のソース／ドレインの一方が接続されている。また、トランジスタ１４２のゲートには、Ｘ駆動回路４からの信号が入力されるＸゲート線１０が接続されているとともに、ソース／ドレインの他方には、ＳＲＡＭ１４５が接続されている。また、トランジスタ１４３のゲートには、Ｘ駆動回路４からの信号が入力されるＸゲート線１０が接続されているとともに、ソース／ドレインの一方には、ＳＲＡＭ１４５が接続されている。また、トランジスタ１４４のゲートには、Ｙ駆動回路３からの信号が入力されるＹゲート線９が接続されているとともに、ソース／ドレインの他方には、データ線１９が接続されている。
【００３０】
また、ＳＲＡＭ１４５は、２つのインバータ１４５ａおよびインバータ１４５ｂにより構成されている。なお、インバータ１４５ａの出力信号がインバータ１４５ｂの入力信号として接続されているとともに、インバータ１４５ｂの出力信号がインバータ１４５ａの入力信号として接続されている。
【００３１】
また、トランスミッションゲート１４６の入力端子の一方は、ＳＲＡＭ１４５のインバータ１４５ａの入力側と、インバータ１４５ｂの出力側とに接続されているとともに、入力端子の他方は、画素１４をオン状態にする信号／Ｆが供給される信号線１２に接続されている。また、トランスミッションゲート１４７の入力端子の一方は、ＳＲＡＭ１４５のインバータ１４５ａの出力側と、インバータ１４５ｂの入力側とに接続されているとともに、入力端子の他方は、画素１４をオフ状態にする信号Ｆが供給される信号線１１に接続されている。また、トランスミッションゲート１４６とトランスミッションゲート１４７との出力端子は、液晶素子１４８の画素電極１４８ａに接続されている。ここで、トランスミッションゲート１４６は、端子ＱがＨレベルで端子／ＱがＬレベルである場合に、オン状態になることにより、信号線１２と画素電極１４８ａとを電気的に接続するように構成されている。また、トランスミッションゲート１４７は、端子ＱがＬレベルで端子／ＱがＨレベルである場合に、オン状態になることにより、信号線１１と画素電極１４８ａとを電気的に接続するように構成されている。
【００３２】
また、液晶素子１４８は、トランスミッションゲート１４６およびトランスミッションゲート１４７に接続される画素電極１４８ａと、画素電極１４８ａに対向配置された共通電極１４８ｂと、画素電極１４８ａおよび共通電極１４８ｂの間に挟持された液晶１４８ｃとにより構成されている。
【００３３】
また、第１実施形態では、図４に示すように、遅延回路５ａ〜５ｄは、入力側と出力側とが配線１１に接続されている。この遅延回路５ａ〜５ｄは、それぞれ、５つの抵抗５１と、４つの容量５２とにより構成されている。抵抗５１は直列に接続されている。また、容量５２の一方電極は、直列に接続される２つの抵抗５１の接続点に接続されるとともに、容量５２の他方電極は、接地されている。また、遅延回路５ａ〜５ｄの抵抗５１と容量５２とは、配線５３により構成されており、配線５３のシート抵抗は、画素１４のデータ線１８およびデータ線１９のシート抵抗より大きくなるように構成されている。
【００３４】
また、図５に示すように、反転回路６ａ〜６ｄは、３つの正論理のインバータ６１ａと２つの負論理のインバータ６１ｂとが交互に接続されることにより構成されている。また、インバータ６１ａおよびインバータ６１ｂは、図６に示すように、ｐチャネルトランジスタ６１１のソース／ドレインの一方にｎチャネルトランジスタ６１２のソース／ドレインの一方を接続することにより構成されている。また、ｐチャネルトランジスタ６１１のソース／ドレインの他方は高電圧側の電源（ＶＤＤ）に接続されている。また、ｎチャネルトランジスタ６１２のソース／ドレインの他方は、接地（ＧＮＤ）されている。また、ｐチャネルトランジスタ６１１のゲートとｎチャネルトランジスタ６１２のゲートとは接続されている。
【００３５】
図７は、本発明の第１実施形態による信号Ｆと信号／Ｆとの波形図である。次に、図１〜図３および図７を用いて、本発明の第１実施形態による表示装置１００の動作について説明する。
【００３６】
まず、図２に示すＹ駆動回路３において、４進数の信号が配線３１に入力されることにより、所定のアドレスに対応するＮＡＮＤ回路３２が選択される。これにより、図３に示す所定のＹゲート線９にゲートが接続されるトランジスタ１４１およびトランジスタ１４４がオン状態となる。
【００３７】
次に、図２に示すＸ駆動回路４において、４進数の信号が配線４１に入力されることにより、所定のアドレスに対応するＮＡＮＤ回路４２が選択される。そして、ＮＡＮＤ回路４２からの出力は、バッファ１５に入力される。また、ライトイネーブル信号とチップイネーブル信号とが入力される図示しないＡＮＤ回路からの出力信号が配線４３を介してバッファ１５に入力される。そして、バッファ１５からの出力は、画素１４に入力されるとともに、サンプルホールド回路１６に入力される。これにより、図３に示すＸゲート線１０にゲートが接続されるトランジスタ１４２およびトランジスタ１４３がオン状態となる。
【００３８】
また、図２に示すように、データ線１７から信号Ｄおよび信号／Ｄが、サンプルホールド回路１６に入力されるとともに、サンプルホールド回路１６からの出力は、画素１４に出力される。そして、信号Ｄと信号／Ｄとが、図３に示すデータ線１８およびデータ線１９を介して、それぞれ、ＳＲＡＭ１４５の端子Ｑおよび端子／Ｑに記憶される。
【００３９】
また、図３に示すように、信号線１１には、画素電極１４８ａに入力される信号Ｆが入力される。ここで、第１実施形態では、信号Ｆは、図７に示すように、パルス状の信号である。また、信号線１１に入力された信号Ｆの一部は、反転回路６ａ〜６ｄによって、論理が反転した信号／Ｆに反転させられ、信号線１２に入力される。ここで、第１実施形態では、図１に示すように、各反転回路６ａ〜６ｄ間には、遅延回路５ａ〜５ｄが設けられていることにより、各反転回路６ａ〜６ｄから出力される信号／Ｆは、図７に示すように、信号Ｆと同様にパルス状の信号であるとともに、信号Ｆよりも、ｔ時間分だけ遅延されている。この遅延回路５ａ〜５ｄと、端子７ａから各反転回路６ａ〜６ｄまでの配線の長さが異なることにより、各反転回路６ａ〜６ｄが異なるタイミングで信号の反転を行う。ここで、第１実施形態では、図３に示す共通電極１４８ｂには、反転回路６ａ〜６ｄに入力される信号と同じ信号Ｆが入力されている。
【００４０】
ここで、端子ＱがＨレベルであれは、トランスミッションゲート１４６がオン状態となり、トランスミッションゲート１４７がオフ状態となる。これにより、画素電極１４８ａには、信号線１２から信号／Ｆが入力される。その結果、画素電極１４８ａに信号／Ｆが入力されるとともに、共通電極１４８ｂには、信号Ｆが入力されている状態となり、画素１４がオン状態になる。また、端子ＱがＬレベルであれは、トランスミッションゲート１４６がオフ状態となり、トランスミッションゲート１４７がオン状態となる。その結果、画素電極１４８ａに信号Ｆが入力されるとともに、共通電極１４８ｂにも、信号Ｆが入力されている状態となり、画素１４がオフ状態になる。
【００４１】
図８および図９は、それぞれ、本発明の第１実施形態による表示装置を用いた電子機器の一例および他の例を説明するための図である。次に、図８および図９を参照して、本発明の第１実施形態による表示装置１００を用いた電子機器について説明する。
【００４２】
本発明の第１実施形態による表示装置１００は、図８および図９に示すように、携帯電話２００およびＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）３００などに用いることが可能である。図８の携帯電話２００においては、表示画面２００ａに本発明の第１実施形態における表示装置１００が用いられる。また、図９のＰＣ３００においては、キーボード３００ａなどの入力部および表示画面３００ｂなどに用いることが可能である。また、各々の電子機器を電池などにより駆動させる場合には、光源を使用しない反射型液晶パネルを用いることにより電池の寿命を延長させることが可能となる。また、周辺回路を液晶パネル内の基板に内蔵することにより部品点数を大幅に減らすとともに、装置本体の軽量化および小型化を行うことが可能になる。
【００４３】
第１実施形態では、上記のように、４つの反転回路６ａ〜６ｄの間に、反転回路６ａ〜６ｄに入力される信号を遅延するための遅延回路５ａ〜５ｄを備えることによって、遅延回路５ａ〜５ｄにより、４つの反転回路６ａ〜６ｄに入力される信号がそれぞれ遅延されることにより反転回路６ａ〜６ｄが同時に動作するのを抑制することができる。これにより、４つの反転回路６ａ〜６ｄに同時に同じ信号が入力され反転回路６ａ〜６ｄが同時に動作する場合と異なり、反転回路６ａ〜６ｄの高電圧側の電源と低電圧側の電源との間に瞬間的に流れる貫通電流を小さくすることができる。これにより、反転回路６ａ〜６ｄの高電圧側の電源および低電圧側の電源の電位が降下するのを抑制することができるので、画素１４に含まれるＳＲＡＭ１４５を書き換えるトランジスタ１４１〜１４４や、ＳＲＡＭ１４５が誤作動するのを抑制することができる。その結果、誤った信号が画素電極１４８ａに供給されるのを抑制することができる。
【００４４】
また、第１実施形態では、上記のように、信号Ｆおよび信号／Ｆを、パルス状の信号にすることによって、画素電極１４８ａに直流の信号が入力される場合と異なり、液晶１４８ｃに印加される電圧の方向が切り替わるので、消費電力を低く抑えるとともに、液晶１４８ｃが焼きつくのを抑制することができる。
【００４５】
また、第１実施形態では、上記のように、遅延回路５ａ〜５ｄを、遅延量が同じになるように構成することによって、各遅延回路５ａ〜５ｄの遅延量がばらつく場合と異なり、各反転回路６ａ〜６ｄに入力される信号の遅延量を正確に調整することができる。
【００４６】
また、第１実施形態では、上記のように、反転回路６ａ〜６ｄに入力される信号を、画素１４の画素電極１４８ａと共通電極１４８ｂとに入力するように構成することによって、画素電極１４８ａと共通電極１４８ｂとに、それぞれ、異なる電源からの信号が入力される場合と異なり、表示装置１００の構成を簡略化することができる。
【００４７】
また、第１実施形態では、上記のように、画素１４がＳＲＡＭ１４５を含むように構成することによって、画素１４のデータを書き換えない際には、ＳＲＡＭ１４５のスタンバイ時に消費される電流と同程度の消費電流ですむので、表示装置１００の消費電力が大きくなるのを抑制することができる。
【００４８】
（第２実施形態）
図１０は、本発明の第２実施形態による表示装置の平面図である。図１１は、本発明の第２実施形態による表示装置の回路図である。次に、図１０および図１１を参照して、この第２実施形態では、上記第１実施形態と異なり、遅延回路５ｅ〜５ｈが表示領域２内に設けられている表示装置１０１について説明する。
【００４９】
第２実施形態による表示装置は、図１０および図１１に示すように、反転回路６ａ〜６ｄが、矩形状の表示領域２の４隅に１つずつ配置されており、反転回路６ａおよび６ｄ（反転回路６ｂおよび６ｃ）は、信号線１１および信号線１２によって接続されている。なお、信号線１１は、反転回路６ａ〜６ｄによって論理が反転する前の信号が入力されるとともに、信号線１２は、反転回路６ａ〜６ｄによって論理が反転された信号が出力されるように構成されている。また、遅延回路５ｂは、反転回路６ｂと反転回路６ｃとに配線１１を介して接続されている。また、遅延回路５ｄは、反転回路６ａと反転回路６ｄとに配線１１を介して接続されている。
【００５０】
ここで、第２実施形態では、図１１に示すように、遅延回路５ｅが表示領域２内に設けられている。遅延回路５ｅは、配線５４を介して、反転回路６ａと反転回路６ｂとに接続されている。また、遅延回路５ｆが表示領域２内に設けられている。遅延回路５ｆは、配線５４を介して、反転回路６ｃと反転回路６ｄとに接続されている。また、遅延回路５ｂと遅延回路５ｄとを接続するように、遅延回路５ｇおよび遅延回路５ｈが設けられている。ここで、第２実施形態では、遅延回路５ｂ、５ｄおよび５ｅ〜５ｈのうち、画素１４が配置される表示領域２内に形成されている遅延回路５ｅ〜５ｈは、抵抗５１と容量５２とにより構成されている。また、遅延回路５ｂ、５ｄおよび５ｅ〜５ｈのうち、表示領域２の外に形成されている遅延回路５ｂおよび５ｄは、抵抗５１と容量５２とにより構成してもよいし、インバータなどによって構成してもよい。また、第２実施形態では、抵抗５１と容量５２とを構成する配線５３のシート抵抗は、データ線１８および１９（図３参照）のシート抵抗よりも大きくなるように構成されている。具体的には、抵抗５１と容量５２とを構成する配線５３の材質のシート抵抗が、データ線１８および１９の材質のシート抵抗よりも高くなるように構成する。または、抵抗５１と容量５２とを構成する配線５３の太さを、データ線１８および１９の配線よりも太くなるように構成する。また、第２実施形態では、抵抗５１と容量５２とにより構成されている遅延回路５ｂ、５ｄおよび５ｅ〜５ｈは、遅延量が同じになるように構成されている。
【００５１】
なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。
【００５２】
第２実施形態では、上記のように、遅延回路５ｂ、５ｄおよび５ｅ〜５ｈのうち、遅延回路５ｅ〜５ｈを、複数の画素１４が配置される表示領域２内に形成することによって、遅延回路５ｅ〜５ｈを表示領域２の外に形成する場合と異なり、表示装置２の平面的な大きさを、遅延回路５ｅ〜５ｈの大きさの分、小さくすることができる。
【００５３】
また、第２実施形態では、上記のように、遅延回路５ｂ、５ｄおよび５ｅ〜５ｈのうち、複数の画素１４が配置される表示領域２内に形成されている遅延回路５ｅ〜５ｈは、抵抗５１と容量５２とにより構成することによって、たとえばインバータなどにより遅延回路５ｅ〜５ｈを構成する場合と異なり、容易に、遅延回路５ｅ〜５ｈの大きさを小さくすることができる。その結果、容易に、遅延回路５ｅ〜５ｈを複数の画素１４が配置される表示領域２内に形成することができる。
【００５４】
また、第２実施形態では、上記のように、抵抗５１と容量５２とを構成する配線５３の抵抗は、データ線１８および１９の抵抗よりも大きくなるように構成することによって、容易に、配線５３により、遅延回路５ｂ、５ｄおよび５ｅ〜５ｈから出力される信号／Ｆの遅延を行うことができる。
【００５５】
また、第２実施形態では、上記のように、遅延回路５ｂ、５ｄおよび５ｅ〜５ｈを、遅延量が同じになるように構成することによって、各遅延回路５ｂ、５ｄおよび５ｅ〜５ｈの遅延量がばらつく場合と異なり、各反転回路６ａ〜６ｄに入力される信号の遅延量を正確に調整することができる。
【００５６】
また、第２実施形態では、上記のように、隣接する反転回路６ａおよび６ｂ（反転回路６ｃおよび６ｄ）を、表示領域２に形成される遅延回路５ｅ（遅延回路５ｆ）を介して接続することによって、それぞれの反転回路６ａ〜６ｄを表示領域２の外に形成される遅延回路を介して接続する場合と異なり、遅延回路５ｅ（遅延回路５ｆ）を設けた場合にも、表示装置１０１の平面的な大きさが大きくなるのを抑制することができる。
【００５７】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００５８】
（第３実施形態）
図１２は、本発明の第３実施形態による表示装置の平面図である。図１３は、本発明の第３実施形態による表示装置の回路図である。次に、図１２および図１３を参照して、この第３実施形態では、上記第１実施形態と異なり、遅延回路５ｉ〜５ｌが表示領域２内に設けられている表示装置１０２について説明する。
【００５９】
第３実施形態による表示装置１０２は、図１２および図１３に示すように、反転回路６ａ〜６ｄが、矩形状の表示領域２の４隅に１つずつ配置されており、反転回路６ａおよび６ｂ（反転回路６ｃおよび６ｄ）は、信号線１１および信号線１２によって接続されている。なお、信号線１１は、反転回路６ａ〜６ｄによって論理が反転する前の信号が入力されるとともに、信号線１２は、反転回路６ａ〜６ｄによって論理が反転された信号が出力されるように構成されている。また、遅延回路５ａは、反転回路６ａと反転回路６ｂとに信号線１１を介して接続されている。また、遅延回路５ｃは、反転回路６ｃと反転回路６ｄとに信号線１１を介して接続されている。
【００６０】
ここで、第３実施形態では、図１３に示すように、遅延回路５ｉが反転回路６ｂと反転回路６ｃとに配線５５を介して接続するように表示領域２内に設けられているとともに、遅延回路５ｊが反転回路６ａと反転回路６ｄとに配線５５を介して接続するように表示領域２内に設けられている。また、遅延回路５ａと遅延回路５ｃとを接続するように、遅延回路５ｋおよび遅延回路５ｌが設けられている。また、第３実施形態では、遅延回路５ａ、５ｃおよび５ｉ〜５ｌのうち、画素１４が配置される表示領域２内に形成されている遅延回路５ｉ〜５ｌは、抵抗５１と容量５２とにより構成されている。また、遅延回路５ａ、５ｃおよび５ｉ〜５ｌのうち、表示領域２の外に形成されている遅延回路５ａおよび５ｃは、抵抗５１と容量５２とにより構成してもよいし、インバータなどによって構成してもよい。また、第３実施形態では、抵抗５１と容量５２とを構成する配線５３のシート抵抗は、データ線１８および１９（図３参照）の抵抗よりも大きくなるように構成されている。また、第３実施形態では、抵抗５１と容量５２とにより構成されている遅延回路５ａ、５ｃおよび５ｉ〜５ｌは、遅延量が同じになるように構成されている。
【００６１】
なお、第３実施形態のその他の構成は、上記第１実施形態と同様である。
【００６２】
また、第３実施形態の効果は、上記第２実施形態と同様である。
【００６３】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６４】
たとえば、上記第１〜第３実施形態では、画素１４内にＳＲＡＭ１４５を設ける例を示したが、本発明はこれに限らず、ＤＲＡＭを設けてもよい。
【００６５】
また、上記第１〜第３実施形態では、抵抗５１と容量５２とから遅延回路５ａ〜５ｌを構成する例を示したが、本発明はこれに限らず、図１４に示す変形例のように、２つの正論理のインバータ５１１と、２つの負論理のインバータ５１２とを交互に接続して遅延回路を構成してもよい。
【００６６】
また、上記第１〜第３実施形態では、抵抗５１と容量５２とから遅延回路５ａ〜５ｌを構成する例を示したが、本発明はこれに限らず、図１５に示す変形例のように、２つのｐチャネルトランジスタ５１３ａと、２つのｎチャネルトランジスタ５１３ｂとからなるインバータ５１３を直列に接続して遅延回路を構成してもよい。なお、高電圧の電源に接続されるｐチャネルトランジスタ５１３ａおよび接地されているｎチャネルトランジスタ５１３ｂのソースとドレインとは接続されている。
【００６７】
また、上記第１〜第３実施形態では、抵抗５１と容量５２とから遅延回路５ａ〜５ｌを構成する例を示したが、本発明はこれに限らず、図１６に示す変形例のように、２つの正論理のＮＡＮＤ回路５１４と、２つの負論理のＮＯＲ回路５１５とを交互に接続して遅延回路を構成してもよい。
【００６８】
また、上記第１〜第３実施形態では、抵抗５１と容量５２とから遅延回路５ａ〜５ｌを構成する例を示したが、本発明はこれに限らず、図１７に示す変形例のように、２つの正論理のＮＯＲ回路５１６と、２つの負論理のＮＡＮＤ回路５１７とを交互に接続して遅延回路を構成してもよい。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施形態による表示装置の平面図である。
【図２】本発明の第１実施形態による表示装置の駆動回路と表示領域との拡大図である。
【図３】本発明の第１実施形態による画素の回路図である。
【図４】本発明の第１実施形態による遅延回路の回路図である。
【図５】本発明の第１実施形態による反転回路の回路図である。
【図６】本発明の第１実施形態によるインバータの回路図である。
【図７】本発明の第１実施形態による信号Ｆと信号／Ｆとの波形図である。
【図８】本発明の第１実施形態による表示装置を用いた電子機器の一例を示す図である。
【図９】本発明の第１実施形態による表示装置を用いた電子機器の一例を示す図である。
【図１０】本発明の第２実施形態による表示装置の平面図である。
【図１１】本発明の第２実施形態による表示装置の回路図である。
【図１２】本発明の第３実施形態による表示装置の平面図である。
【図１３】本発明の第３実施形態による表示装置の回路図である。
【図１４】本発明の第１〜第３実施形態の変形例による遅延回路の回路図である。
【図１５】本発明の第１〜第３実施形態の変形例による遅延回路の回路図である。
【図１６】本発明の第１〜第３実施形態の変形例による遅延回路の回路図である。
【図１７】本発明の第１〜第３実施形態の変形例による遅延回路の回路図である。
【符号の説明】
【００７０】
５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ、５ｇ、５ｈ、５ｉ、５ｊ、５ｋ、５ｌ  遅延回路
６ａ、６ｂ、６ｃ、６ｄ  反転回路
１４  画素
１８、１９  データ線
５１  抵抗
５２  容量
５３  配線
１４５  ＳＲＡＭ（記憶素子）
１４８ａ  画素電極
１４８ｂ  共通電極
５１１、５１２  インバータ
５１４、５１６  ＮＡＮＤ回路
５１５、５１７  ＮＯＲ回路
【図１】
0004539709.tif 000002
【図２】
0004539709.tif 000003
【図３】
0004539709.tif 000004
【図４】
0004539709.tif 000005
【図５】
0004539709.tif 000006
【図６】
0004539709.tif 000007
【図７】
0004539709.tif 000008
【図８】
0004539709.tif 000009
【図９】
0004539709.tif 000010
【図１０】
0004539709.tif 000011
【図１１】
0004539709.tif 000012
【図１２】
0004539709.tif 000013
【図１３】
0004539709.tif 000014
【図１４】
0004539709.tif 000015
【図１５】
0004539709.tif 000016
【図１６】
0004539709.tif 000017
【図１７】
0004539709.tif 000018