(57)【特許請求の範囲】
【請求項１】
第１導電型の第１のシリコン層と、
前記第１のシリコン層の上に設けられ、前記第１のシリコン層よりも高抵抗な第２のシリコン層と、
前記第２のシリコン層の上に設けられた第２導電型の第３のシリコン層と、
前記第３のシリコン層の上に設けられた第１の窒化物半導体層と、
前記第１の窒化物半導体層の上に設けられ、前記第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層と、
前記第２の窒化物半導体層の表面に接し、且つ前記第３のシリコン層に接続された第１の主電極と、
前記第２の窒化物半導体層の表面に接し、且つ前記第１のシリコン層に接続された第２の主電極と、
前記第２の窒化物半導体層の上における前記第１の主電極と前記第２の主電極との間の部分に設けられた制御電極とを備え、
前記第１の主電極、前記第２の主電極および前記制御電極の下に前記第３のシリコン層が設けられ、
前記第１のシリコン層、前記第２のシリコン層及び前記第３のシリコン層によって構成されるダイオードの耐圧が、
前記第１の窒化物半導体層、前記第２の窒化物半導体層、前記第１の主電極、前記第２の主電極及び前記制御電極によって構成されるトランジスタにおける前記第２の主電極と前記制御電極間の耐圧よりも低いことを特徴とする半導体装置。
【請求項２】
前記第１の窒化物半導体層及び前記第２の窒化物半導体層が設けられた素子部より外周側の終端部における前記第２のシリコン層の表面に、単数もしくは複数の第２導電型の第４のシリコン層が選択的に設けられたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の主電極の下における前記第１の窒化物半導体層と前記第２のシリコン層との間の部分に前記第３のシリコン層に代えて絶縁物が設けられたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の窒化物半導体層及び前記第２の窒化物半導体層は、前記第３のシリコン層上に島状に設けられたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に窒化物半導体のヘテロ接合構造を用いた半導体装置に関する。
【背景技術】
【０００２】
ＧａＮを用いた窒化物半導体素子は、Ｓｉに比べてバンドギャップが大きく、高臨界電界を有することで、小型で高耐圧な素子が実現し易い。このＧａＮ系半導体素子を電力制御用半導体素子として用いた場合には、低いオン抵抗となり、低損失な素子を実現できる。中でも、ＡｌＧａＮ／ＧａＮヘテロ接合構造を用いた電界効果トランジスタ（例えば特許文献１参照）は、単純な素子構造で良好な特性が期待できる。
【０００３】
現在、ワイドバンドギャップ半導体を用いたパワー素子の研究が盛んに行われているが、ＧａＮなどの窒化物半導体素子は、低オン抵抗は実現されつつもアバランシェ耐量などパワー素子独特の特性を考慮した設計が行われていない。これは、ＧａＮ系素子は通信用素子をベースにして設計が行われているためである。
【特許文献１】特開２００７−５９５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、高アバランシェ耐量を有する半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、第１導電型の第１のシリコン層と、前記第１のシリコン層の上に設けられ、前記第１のシリコン層よりも高抵抗な第２のシリコン層と、前記第２のシリコン層の上に設けられた第２導電型の第３のシリコン層と、前記第３のシリコン層の上に設けられた第１の窒化物半導体層と、前記第１の窒化物半導体層の上に設けられ、前記第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層と、前記第２の窒化物半導体層の表面に接し、且つ前記第３のシリコン層に接続された第１の主電極と、前記第２の窒化物半導体層の表面に接し、且つ前記第１のシリコン層に接続された第２の主電極と、前記第２の窒化物半導体層の上における前記第１の主電極と前記第２の主電極との間の部分に設けられた制御電極とを備え、前記第１の主電極、前記第２の主電極および前記制御電極の下に前記第３のシリコン層が設けられ、前記第１のシリコン層、前記第２のシリコン層及び前記第３のシリコン層によって構成されるダイオードの耐圧が、前記第１の窒化物半導体層、前記第２の窒化物半導体層、前記第１の主電極、前記第２の主電極及び前記制御電極によって構成されるトランジスタにおける前記第２の主電極と前記制御電極間の耐圧よりも低いことを特徴とする半導体装置が提供される。
【発明の効果】
【０００６】
本発明によれば、高アバランシェ耐量を有する半導体装置が提供される。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照し本発明の実施形態について説明する。本実施形態では、半導体装置として窒化物半導体のヘテロ接合構造を用いた電界効果トランジスタ（ＨＦＥＴ:Heterojunction Field Effect Transistor）を一例に挙げて説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。また、各図面中の同一部分には同一番号を付している。
【０００８】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の要部断面構造を示す模式図である。
【０００９】
第１のシリコン層としての高不純物濃度のｎ＋型シリコン層（またはシリコン基板）２の主面上には、第２のシリコン層としてｎ−型シリコン層３が設けられている。ｎ−型シリコン層３の主面上には、第３のシリコン層としてｐ型シリコン層４が設けられている。ｎ−型シリコン層３は、ｎ＋型シリコン層２及びｐ型シリコン層４よりも不純物濃度が低く高抵抗である。
【００１０】
ｐ型シリコン層４の主面上には、バッファー層５を介して、第１の窒化物半導体層としてのチャネル層６と、このチャネル層６よりもバンドギャップが大きい第２の窒化物半導体層としてのバリア層７とのヘテロ接合構造が設けられている。
【００１１】
例えば、チャネル層６は不純物が添加されないアンドープのＧａＮからなり、バリア層７はアンドープもしくはｎ型のＡｌＧａＮからなる。ｐ型シリコン層４の主面上に、バッファー層５、チャネル層６及びバリア層７が順にエピタキシャル成長されるが、ｐ型シリコン層４とチャネル層６との間に、例えばアンドープのＡｌＧａＮからなるバッファー層５を設けることで、シリコン表面上にＧａＮを結晶性良く成長させることができる。
【００１２】
バリア層７の表面上には、第１の主電極としてのソース電極８と、第２の主電極としてのドレイン電極９と、制御電極としてのゲート電極１０が設けられている。これら各電極は、互いに離間して絶縁分離されており、ソース電極８とドレイン電極９との間にゲート電極１０が設けられている。
【００１３】
ゲート電極１０はバリア層７の表面に対してショットキー接触している。ゲート電極１０に加えるゲート電圧を制御することで、その下のバリア層７とチャネル層６とのヘテロ接合界面における２次元電子ガス濃度が増減し、ソース電極８とドレイン電極９間に流れる主電流が変化する。
【００１４】
ｎ−型シリコン層３をｎ＋型シリコン層とｐ型シリコン層４とで挟んだ積層構造は、シリコンのｐｉｎダイオードを構成し、このシリコンｐｉｎダイオードの上に窒化ガリウム系のＨＦＥＴが設けられている。すなわち、ＨＦＥＴと、このソース・ドレイン間に並列接続されたシリコンｐｉｎダイオードとが共通の基板（チップ）上に集積化されている。
【００１５】
ソース電極８は、バリア層７の表面に対してオーミック接触すると共に、その下に形成された、バリア層７、チャネル層６及びバッファー層５を貫通してｐ型シリコン層４に至るトレンチを介してｐ型シリコン層４にも接続され、上記シリコンｐｉｎダイオードのアノード電極としても機能する。
【００１６】
ドレイン電極９は、バリア層７の表面に対してオーミック接触すると共に、ｎ＋型シリコン層２の裏面（主面の反対側の面）に設けられ上記シリコンｐｉｎダイオードのカソード電極として機能する裏面電極１及びこの裏面電極１とドレイン電極９を接続する配線等によって、ｎ＋型シリコン層２にも接続されている。
【００１７】
通常、ＡｌＧａＮ／ＧａＮヘテロ接合構造を用いたＨＦＥＴでは、アバランシェ降伏時に正孔排出が速やかに行われないことによって、高アバランシェ耐量が得にくいという問題があった。そのＨＦＥＴにおいて、ドレイン電極に高電圧が印加されると、ゲート電極−ドレイン電極間の電界が増加する。このため、ゲート電極端部かドレイン電極端部でアバランシェ降伏が起きやすい。アバランシェ降伏により発生した電子はドレイン電極に向かって流れ、正孔はゲート電極に向かって流れる。しかし、ゲート電極とＧａＮからなるチャネル層との間には、ＡｌＧａＮからなるバリア層が存在し、ＧａＮとＡｌＧａＮとの価電子帯でのバンド不連続によりゲート電極へと正孔が速やかに排出されずにチャネル層に溜まってしまう。この溜まった正孔によって更に電界が強まることで、アバランシェ電流が増加し、最後には素子が破壊してしまう。
【００１８】
これに対して本実施形態では、前述したＨＦＥＴをシリコンｐｉｎダイオード上に形成してそのＨＦＥＴとシリコンｐｉｎダイオードとを集積化することで、ＨＦＥＴのソース・ドレイン間にシリコンｐｉｎダイオードが並列接続された構造とし、そのシリコンｐｉｎダイオードにアバランシェ電流を流すことで、高アバランシェ耐量を得ることができ、素子破壊を防いで信頼性の高い半導体装置を提供できる。
【００１９】
ＨＦＥＴにおけるゲート電極１０−ドレイン電極９間耐圧よりも、シリコンｐｉｎダイオードの耐圧が低くなるよう設計しておくことで、ドレイン電極９に高電圧が印加されたときに、先にシリコンｐｉｎダイオード側でアバランシェ降伏が起き、ゲート電極１０−ドレイン電極９間は、ＨＦＥＴでアバランシェ降伏が起こるほどの高電界とはならない。すなわち、ドレイン電極９に高電圧が印加され、シリコンｐｉｎダイオードの耐圧に達すると、シリコンｐｉｎダイオード内でアバランシェ降伏が起こりアバランシェ電流が流れる。この時、ＨＦＥＴは耐圧に達していないので、バリア層７とチャネル層６とのヘテロ接合面ではアバランシェ降伏は起きていない。シリコンｐｉｎダイオードでのアバランシェ降伏により発生した電子と正孔は、それぞれ、ｎ＋シリコン層２とｐ型シリコン層４へと速やかに排出されるため、シリコンｐｉｎダイオードは高アバランシェ耐量を有している。
【００２０】
図１では、バリア層７表面からｐ型シリコン層４まで到達するトレンチを形成し、そのトレンチ内にソース電極８を埋め込むことで、ＨＦＥＴのソース電極８とｐｉｎダイオードのｐ型シリコン層４とを接続しており、すなわち、ＨＦＥＴのソース電極兼ｐｉｎダイオードのアノード電極として機能する電極を一体に形成している。
【００２１】
しかし、これに限らず、図２に示すように、バリア層７の表面上に設けられたＨＦＥＴのソース電極１８とは別に、ｐｉｎダイオードのアノード電極１１を設けてもよい。アノード電極１１は、ｐ型シリコン層４表面上においてバッファー層５、チャネル層６及びバリア層７が設けられていない部分にオーミック接触して設けられ、ソース電極１８とは配線等で接続されている。
【００２２】
以下、本発明の他の実施形態について説明する。なお、前述した実施形態と同様の要素については、同一の符号を付して詳細な説明は省略する。
【００２３】
［第２の実施形態］
図３は、本発明の第２の実施形態に係る半導体装置の要部断面構造を示す模式図である。
【００２４】
本実施形態では、ｐｉｎダイオード及びその上のＨＦＥＴが設けられた素子部より外周側の終端部におけるｎ−型シリコン層３の表面に、単数もしくは複数（図示では例えば３つ）のｐ型ガードリング層１３が第４のシリコン層として選択的に設けられている。ガードリング層１３を含む終端部の表面は、フィールド絶縁膜１２で覆われている。
【００２５】
これにより、素子部のｐ型シリコン層４から終端部側へと空乏層が伸びても、ガードリング層１３によりｐ型シリコン層４端部の電界集中が抑制され、安定した耐圧が得られる。また、ｐ型シリコン層４端部の電界集中が抑制されることで、ｐ型シリコン層４端部だけでなく、ｐ型シリコン層４全体を介してｐｉｎダイオードにアバランシェ電流を流すことが可能となり、より高アバランシェ耐量を得やすくなる。
【００２６】
［第３の実施形態］
図４は、本発明の第３の実施形態に係る半導体装置の要部断面構造を示す模式図である。
【００２７】
本実施形態では、ドレイン電極９の下におけるチャネル層６とｎ−型シリコン層３との間の部分に、例えば酸化シリコン、窒化シリコンなどの絶縁物１４が設けられている。この構造の場合、ドレイン電極９に高電圧が印加されると、絶縁物１４にも電圧が印加され、チャネル層６と絶縁物１４との両方で電圧を保持する。したがって、耐圧確保のためにチャネル層６をそれほど厚くしなくてもよく、チャネル層６を薄く形成できることにより、クラックのないバリア層７とチャネル層６とのＡｌＧａＮ／ＧａＮへテロ接合構造を形成しやすくなり、基板の反りも低減することが可能となる。
【００２８】
図４に示す構造は、ｐ型シリコン層４の表面側からｎ−型シリコン層３に到達する溝を形成した後、その溝内に絶縁物１４を充填し、その後、選択成長によりＡｌＧａＮ／ＧａＮへテロ接合構造を形成することで実現可能である。
【００２９】
［第４の実施形態］
図５は、本発明の第４の実施形態に係る半導体装置の要部断面構造を示す模式図である。
【００３０】
本実施形態では、フィールド絶縁膜１２をマスクとして、露出しているｐ型シリコン層４の表面上に、バッファー層５、チャネル層６及びバリア層７を選択的にエピタキシャル成長させる。
【００３１】
これにより、バリア層７とチャネル層６とのＡｌＧａＮ／ＧａＮへテロ接合構造が、ｐ型シリコン層４上に島状に結晶成長され、膜状に結晶成長させる場合に比べてチャネル層６を結晶性良く厚くすることが可能となり、ＨＦＥＴの耐圧を高くすることが可能となる。
【００３２】
ソース電極２８は、バリア層７の表面上から、バリア層７とチャネル層６とのＡｌＧａＮ／ＧａＮへテロ接合構造の島状選択成長により形成されたファセット２５を経て、バリア層７表面より下段に位置するフィールド絶縁膜１２の表面上に延びている。すなわち、ソース電極２８は、バリア層７の表面、ファセット２５及びフィールド絶縁膜１２の表面によって形成される段差部を覆うように一体形成され、さらに、ソース電極２８下のフィールド絶縁膜１２を貫通してｐ型シリコン層４に到達するトレンチを介して、ソース電極２８がｐ型シリコン層４と接続されている。本実施形態の構造によれば、バリア層７表面からその下のチャネル層６及びバッファー層５を貫通してｐ型シリコン層４まで到達するトレンチを形成しなくとも、バリア層７及びｐ型シリコン層４の両方に接続されるソース電極２８の一体形成が可能となる。
【００３３】
また、ｐ型シリコン層４がソース電極８に接続されることで、島状成長したバリア層７とチャネル層６とのＡｌＧａＮ／ＧａＮヘテロ接合構造の側壁（ファセット２５）に電圧は印加されず、リーク電流が発生することを防止できる。
【００３４】
また、図６に示すように、ｐ型シリコン層４内にトレンチを形成した後、そのトレンチ底部のｐ型シリコン層４表面上にバッファー層５、チャネル層６及びバリア層７を選択的にエピタキシャル成長させ、それら成長層のトレンチ外部への突出を抑えるようにすれば、素子表面の凹凸が小さくなり、電極形成などのプロセスが容易になる。
【００３５】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００３６】
図６では、バリア層７表面からｐ型シリコン層４に到達するトレンチを形成して、ソース電極８を引き出す構造を示したが、図７に示すように、ｐ型シリコン層４に形成した溝の側壁と窒化物半導体層（バッファー層５、チャネル層６、バリア層７）とのギャップをソース電極３８で埋め込んでも実施可能である。図７に示すようにソース電極３８を形成することで、図５と同様に、窒化物半導体層のファセット２５とバリア層７表面とで窒化物半導体層とソース電極３８とを電気的に接続させ、且つｐ型シリコン層４に形成したトレンチ側壁でｐ型シリコン層４とソース電極３８とを接続することが可能となり、図６の構造の場合と同様な効果が得られる。そして、ソース電極３８の引き出しに窒化物半導体層のエッチングを行う必要がなくなり、プロセスが容易になる。
【００３７】
前述した実施形態では、バリア層７とチャネル層６とのヘテロ接合構造を、ＡｌＧａＮ／ＧａＮの組み合わせで説明したが、ＧａＮ／ＩｎＧａＮの組み合わせ、ＡｌＮ／ＡｌＧａＮの組み合わせ、ＡｌＮ／ＧａＮの組み合わせなどでも実施可能である。
【００３８】
また、バッファー層５は、アンドープＡｌＧａＮに限らず、ｎ型ＡｌＧａＮを用いても実施可能である。あるいは、ＡｌＮ／ＧａＮの積層構造など他の窒化物半導体をバッファー層として用いても実施可能である。
【００３９】
また、ＨＦＥＴのゲート構造は、ショットキー接合によるゲート構造として説明したが、図８に示すように、バリア層７とゲート電極１０との間にゲート絶縁膜１５が設けられた絶縁ゲート構造を用いても実施可能である。
【００４０】
また、通常、窒化ガリウム系ＨＦＥＴはゲートしきい値電圧がマイナスのノーマリーオン型素子となるが、図９に示すように、ゲート電極１０下のバリア層７とチャネル層６とのヘテロ接合構造にｐ型層１６を設けて、オフ状態でゲート電極１０下の２次元電子ガスがなくなるようにしてノーマリーオフ型素子としてもよい。
【００４１】
なお、チャネル層としてｐ型ＧａＮ層を結晶成長により形成した構造や、リセスゲート構造など、他の構造によってしきい値電圧をプラス側にシフトさせノーマリーオフ型とする構造としてもよい。
【００４２】
また、ＨＦＥＴをより高耐圧化するために、図１０に示すように、ソース・ドレイン間のＨＦＥＴ表面上に、ソース電極８と接続されたフィールドプレート電極１７をフィールド絶縁膜１９を介して設けたフィールドプレート構造を用いても実施可能である。
【００４３】
さらにまた、ＨＦＥＴのゲート・ドレイン間は、ヘテロ構造ショットキーバリアダイオード（ＨＳＢＤ：Heterojunction Schottky Barrier Diode）と同様の構造であるから、本発明の構造を用いることで高耐圧のＨＳＢＤを実現することも可能である。
【００４４】
第２のシリコン層３の不純物濃度は、一定ではなくとも実施可能であり、第１のシリコン層２近くで濃度が高く、第３のシリコン層４近くで低くなるように濃度を変化させても実施可能である。濃度の変化は、なだらかに変化しても、階段状に変化しても実施可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施形態に係る半導体装置の要部断面構造を示す模式図。
【図２】同第１の実施形態に係る半導体装置の他の具体例を示す模式断面図。
【図３】本発明の第３の実施形態に係る半導体装置の要部断面構造を示す模式図。
【図４】本発明の第３の実施形態に係る半導体装置の要部断面構造を示す模式図。
【図５】本発明の第４の実施形態に係る半導体装置の要部断面構造を示す模式図。
【図６】同第４の実施形態に係る半導体装置の他の具体例を示す模式断面図。
【図７】本発明の実施形態に係る半導体装置の変形例を示す模式断面図。
【図８】本発明の実施形態に係る半導体装置の他の変形例を示す模式断面図。
【図９】本発明の実施形態に係る半導体装置のさらに他の変形例を示す模式断面図。
【図１０】本発明の実施形態に係る半導体装置のさらに他の変形例を示す模式断面図。
【符号の説明】
【００４６】
１…裏面電極、２…第１のシリコン層、３…第２のシリコン層、４…第３のシリコン層、５…バッファー層、６…第１の窒化物半導体層（チャネル層）、７…第２の窒化物半導体層（バリア層）、８，１８，２８，３８…第１の主電極、９…第２の主電極、１０…制御電極、１１…アノード電極、１３…第４のシリコン層（ガードリング層）、１４…絶縁物
【図１】
0004478175.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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