(57)【特許請求の範囲】
【請求項１】
所定数のチャネルが多重された時分割多重信号を担う入ハイウエイ信号の多重分離を行い、前記時分割多重信号に含まれるデジタルＰＢ信号を表すＰＢコードを抽出するデジタルＰＢ受信器であって、
前記入ハイウエイ信号を分割して複数の分割ハイウエイ信号に変換するハイウエイ変換部と、
各々が、前記複数の分割ハイウエイ信号に対応して設けられ、対応する分割ハイウエイ信号の多重度に応じた多重分離を行ってＰＢバイナリコードを抽出する複数のデジタル信号処理器と、
前記複数のデジタル信号処理器の各々により抽出された分割ハイウエイのＰＢバイナリコードを保持する複数のＰＢコードレジスタと、
前記ＰＢバイナリコードの各々の読取有効タイミングを示す読取有効バイナリコードを結合して前記入ハイウエイのチャネルに応じたビット配列のバイナリコードを生成する読取コード結合部と、を有することを特徴とするデジタルＰＢ受信器。
【請求項２】
前記ＰＢバイナリコードの各々の読取有効タイミングを判別して前記読取有効バイナリコードを生成する読取有効バイナリコード生成部を有することを特徴とする請求項１に記載のデジタルＰＢ受信器。
【請求項３】
前記ハイウエイ変換部は、前記所定数のチャネルを複数のチャネル群に分割し、前記複数のチャネル群の各々のＰＢ信号の入力タイミングに同期した処理制御信号を生成し、前記複数のデジタル信号処理器は、前記処理制御信号に基づいて、対応するチャネル群のＰＢバイナリコードを抽出することを特徴とする請求項１又は２に記載のデジタルＰＢ受信器。
【請求項４】
前記処理制御信号は、各チャネル群の全ＰＢ信号が入力される期間に亘り当該チャネル群に対応するデジタル信号処理器を動作可能とするイネーブル信号であることを特徴とする請求項３に記載のデジタルＰＢ受信器。
【請求項５】
前記読取コード結合部は、前記ＰＢバイナリコードの各々の読取有効バイナリコードを保持する複数の読取コードレジスタを有することを特徴とする請求項１に記載のデジタルＰＢ受信器。
【請求項６】
前記読取コード結合部は、当該生成されたバイナリコードを保持するレジスタであることを特徴とする請求項１に記載のデジタルＰＢ受信器。
【請求項７】
前記入ハイウエイ信号は伝送速度を変えずに前記分割ハイウエイ信号に分割されることを特徴とする請求項１ないし６のいずれか１に記載のデジタルＰＢ受信器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時分割多重電子交換システム等の時分割多重通信に用いられるデジタルＰＢ受信器に関する。
【背景技術】
【０００２】
一つの伝送路（ハイウエイ：ＨＷ）を時間軸上で複数のタイムスロットに分割して、複数のデジタル信号に順番に割り当てる時分割多重（TDM：Time Division Multiplexing）通信方式が大容量・高速通信方式として広く用いられている。
【０００３】
かかる時分割多重通信方式において、電話交換機等の通信装置における信号処理ＬＳＩのように、時分割多重されたデータを複数同時処理するＬＳＩが用いられる。
【０００４】
図１は、従来のデジタルＰＢ受信器（又は時分割多重通信装置内に設けられたデジタルＰＢ受信部）１００の構成の概略を示すブロック図である。当該デジタルＰＢ受信器は時分割多重伝送路からの時分割多重信号の多重分離を行い、デジタルＰＢ（プッシュボタン）信号を抽出する。
【０００５】
このような時分割多重信号の多重分離を行うために、時分割時間スイッチＬＳＩが用いられる（例えば、特許文献１参照）。
【０００６】
図１を参照し、より詳細に説明すると、デジタルＰＢ受信器（ＰＢＲＥＣ）１００は、例えば多重度が８（８チャネル）で２ＭＨｚクロックの時分割多重信号を時分割多重伝送路（２Ｍ−ＨＷ）から受信する。
【０００７】
８チャネルのシリアルインターフェース（ＳＩ）であるデジタル信号プロセッサ（ＤＳＰ）１０２は、当該時分割多重信号（２Ｍ−ＨＷ：８ＣＨ）の多重分離処理及びＰＢ（プッシュボタン）信号の抽出処理を行う。かかる処理により、当該８チャネル多重信号（ＣＨ０〜ＣＨ７）のそれぞれについてＰＢ信号の低群コード（Ｌ１〜Ｌ４）及び高群コード（Ｈ１〜Ｈ４）を出力端子（Ｄ０〜Ｄ７）に出力する。
【０００８】
上記８チャネル多重信号（ＣＨ０〜ＣＨ７）のＰＢバイナリコード（Ｌ１〜Ｌ４、Ｈ１〜Ｈ４）はそれぞれのチャネル毎にアンサーレジスタ（ＡＮＳ−ＲＥＧ）１０４に保持される。
【０００９】
デジタル信号プロセッサ（ＤＳＰ）１０２は、上記ＰＢバイナリコードがアンサーレジスタ（ＡＮＳ−ＲＥＧ）１０４に存在することを示すＳＰ（Signal Present）バイナリコード出力端子（Ｄ８）に出力する。当該ＳＰコードは、ＳＰコードレジスタ（ＳＰ−ＲＥＧ）１０５に保持される。
【００１０】
時分割多重通信装置等（図示しない）の制御部ＣＰＵに設けられた読取・解析部（ソフトウエアインターフェース）１１２は、ＳＰコードレジスタが有効であるときにアンサーレジスタ（ＡＮＳ−ＲＥＧ）１０４からＰＢバイナリコードを読み取る。
【００１１】
上記したように、デジタルＰＢ受信器においては、入ハイウエイの多重度に応じたデジタル信号プロセッサ（ＤＳＰ）を用いて多重分離処理、ＰＢ信号の抽出処理等を行う必要がある。
【００１２】
しかしながら、システムの高度化に伴いハイウエイの多重度が増加した場合であっても、既存のデジタル信号プロセッサＬＳＩを用いてデジタルＰＢ受信器を容易に構成することができれば、デジタルＰＢ受信器製造のフレキシビリティ、短納期化、低コスト化等に寄与するためそのメリットは大きい。
【００１３】
しかし、入ハイウエイの多重度よりも小さな多重度の信号を処理するためのＬＳＩを用いる場合、例えば８チャネル用のＬＳＩの代わりに４チャネル用のＬＳＩ（２個）を用いる等の場合には、入力側（ハイウエイインターフェース）と出力側（ソフトウエアインターフェース）のインターフェースが異なるため、単純に置き換えることができないという問題があった。
【特許文献１】特開平７−３３６７３５号公報（第３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、上述した点に鑑みてなされたものであり、その目的とするところは、入ハイウエイの多重度よりも小さな多重度の信号を処理するためのＬＳＩを用いて容易に構成することが可能で、設計の自由度、柔軟性に優れたデジタルＰＢ受信器を提供することにある。
【課題を解決するための手段】
【００１５】
本発明のデジタルＰＢ受信器は、所定数のチャネルが多重された時分割多重信号を担う入ハイウエイ信号の多重分離を行い、上記時分割多重信号に含まれるデジタルＰＢ信号を表すＰＢコードを抽出するデジタルＰＢ受信器であって、上記入ハイウエイ信号を分割して複数の分割ハイウエイ信号に変換するハイウエイ変換部と、各々が、上記複数の分割ハイウエイ信号に対応して設けられ、対応する分割ハイウエイ信号の多重度に応じた多重分離を行ってＰＢバイナリコードを抽出する複数のデジタル信号処理器と、上記複数のデジタル信号処理器の各々により抽出された分割ハイウエイの各々のＰＢバイナリコードを保持する複数のＰＢコードレジスタと、上記ＰＢバイナリコードの各々の読取有効タイミングを示す読取有効バイナリコードを結合して上記入ハイウエイのチャネルに応じたビット配列のバイナリコードを生成する読取コード結合部と、を有することを特徴としている。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。尚、以下に説明する図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
【実施例１】
【００１７】
図２は本発明によるデジタルＰＢ受信器１０の構成を模式的に示すブロック図である。デジタルＰＢ受信器１０は、時分割多重通信装置、回線試験器、ＰＢ（プッシュボタン）番号の受信確認装置、ＰＢ番号の解析装置、疑似端末装置、その他の通信試験装置等内に設けることができる。
【００１８】
図２を参照し、デジタルＰＢ受信器１０の構成及びその動作について詳細に説明する。なお、以下において、デジタルＰＢ受信器１０が、多重度が８（すなわち、８チャネル）で２ＭＨｚクロックの時分割多重信号を時分割多重伝送路（２Ｍハイウエイ：２Ｍ−ＨＷ）を介して受信する場合を例に説明する。
【００１９】
デジタルＰＢ受信器１０にはハイウエイ変換器１１が設けられ、ハイウエイ変換器１１に入ハイウエイ信号である２Ｍハイウエイ（８チャネル）信号が供給される。
【００２０】
図３に示すように、本実施例においては、ハイウエイ変換器１１にプロセッサ制御部１１Ａが設けられ、入ハイウエイ信号からクロック信号ＣＬＫを抽出すると共に、処理制御信号を生成し、デジタル信号プロセッサ（ＤＳＰ＃０）１２Ａ及びデジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂに供給する。
【００２１】
つまり、プロセッサ制御部１１Ａは、処理制御信号によってデジタル信号プロセッサ（ＤＳＰ＃０）１２Ａ及びデジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂを制御し、入ハイウエイ（２Ｍ−ＨＷ：８ＣＨ）を複数（本実施例においては、２つ）のチャネル群として分割処理する。そして、当該複数のチャネル群のそれぞれについてＰＢバイナリコードを抽出する。
【００２２】
本実施例においては、入ハイウエイ（２Ｍ−ＨＷ：８ＣＨ）を各々が４チャネルの２つのチャネル群＃０及び＃１（ＣＨ０〜ＣＨ３及びＣＨ４〜ＣＨ７）に分割して処理する場合を例に説明する。しかしながら、分割数、各チャネル群のチャネル数は例示に過ぎず、入ハイウエイの多重度、用いるＬＳＩ（ＤＳＰ）の処理可能チャネル数等に応じて適宜設定することが可能であることが理解されるべきである。
【００２３】
本実施例において、デジタル信号プロセッサ（ＤＳＰ＃０）１２Ａ及びデジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂは、４チャネルのシリアルインターフェース（ＳＩ）であり、当該２つのチャネル群（＃０，＃１）の各チャネル群に対応して設けられている。そして、各々が、対応するチャネル群の多重度に応じた多重分離を行って当該チャネル群のＰＢバイナリコードを抽出する。
【００２４】
なお、説明の簡便さ及び理解の容易さのため、ハイウエイ及び当該ハイウエイにより伝送される信号の両者について同様の記号２Ｍ−ＨＷ等を用いて説明する。
【００２５】
以下に、プロセッサ制御部１１Ａ、デジタル信号プロセッサ（ＤＳＰ＃０）１２Ａ及びデジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂによる処理について図３及び図４を参照しつつ詳細に説明する。
【００２６】
入ハイウエイ信号である２Ｍハイウエイ（８チャネル）信号がプロセッサ制御部１１Ａ、デジタル信号プロセッサ（ＤＳＰ＃０）１２Ａ及びデジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂの両者に入力される。
【００２７】
図３に示すように、プロセッサ制御部１１Ａは、クロック信号２Ｍ−ＣＬＫ（２．０４８ＭＨｚ）、及びデジタル信号プロセッサを制御するための処理制御信号ＣＮＴＬ（ＥＮ＃０，ＥＮ＃１）をデジタル信号プロセッサ（ＤＳＰ＃０）１２Ａ及びデジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂに供給する。
【００２８】
より詳細には、プロセッサ制御部１１Ａは、図４のタイムチャートに示すように、当該２Ｍクロック信号ＣＬＫ（２．０４８ＭＨｚ）の３２ビット（８ビット×４ＣＨ）に対応する期間である１５．６２５μｓ（マイクロ秒）毎に交互にデジタル信号プロセッサ（ＤＳＰ＃０）１２Ａ又はデジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂをイネーブル（動作可能）とするイネーブル信号＃０，＃１（ＥＮ＃０，ＥＮ＃１）を生成し、それぞれをデジタル信号プロセッサ（ＤＳＰ＃０）１２Ａ及びデジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂに制御信号（ＣＮＴＬ）として供給する。すなわち、イネーブル信号＃０，＃１（ＥＮ＃０，ＥＮ＃１）は、当該チャネル群におけるＰＢ信号のデジタル信号プロセッサ（ＤＳＰ＃０）１２Ａ及びデジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂへの入力タイミングに同期した処理制御信号である。また、このイネーブル信号＃０，＃１（ＥＮ＃０，ＥＮ＃１）は、デジタルＰＢ受信器１０が用いられる通信規格、装置仕様等によって定められる所定のサンプリングレート、例えば８ｋＨｚの周期（フレーム期間：１２５μｓ）ごとにデジタル信号プロセッサ（ＤＳＰ＃０）１２Ａ及びデジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂをイネーブルとするように供給される。
【００２９】
イネーブル信号＃０（ＥＮ＃０）が"Low"レベルである期間において、４チャネル・デジタル信号プロセッサ（ＤＳＰ＃０）１２Ａは、４チャネルからなる第１の チャネル群＃０（ＣＨ０〜ＣＨ３）について多重分離処理、及び各チャネルについてＰＢ信号の抽出等の信号処理を行う。そして、デジタル信号プロセッサ（ＤＳＰ＃０）１２Ａは、当該ＰＢ信号の低群コード（Ｌ１〜Ｌ４）及び高群コード（Ｈ１〜Ｈ４）を８ビットのＰＢバイナリコードとして出力端子（Ｄ０〜Ｄ７）に出力する。デジタル信号プロセッサ（ＤＳＰ＃０）１２Ａがイネーブルの期間、デジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂのイネーブル信号＃１（ＥＮ＃１）は"High"レベルとされ、ディスエーブル（disable）状態とされている。
【００３０】
次に、イネーブル信号＃１（ＥＮ＃１）が"Low"レベルとされ、４チャネル・デジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂは第２の チャネル群＃１（ＣＨ４〜ＣＨ７）について多重分離処理、及び各チャネルについてＰＢ信号の抽出等の信号処理を行う。そして、デジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂは、当該ＰＢ信号の低群コード（Ｌ１〜Ｌ４）及び高群コード（Ｈ１〜Ｈ４）を８ビットのＰＢバイナリコードとして出力端子（Ｄ０〜Ｄ７）に出力する。デジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂがイネーブルの期間、デジタル信号プロセッサ（ＤＳＰ＃０）１２Ａのイネーブル信号＃１（ＥＮ＃１）は"High"レベルとされ、ディスエーブル（disable）状態とされている。
【００３１】
かかる構成及び動作によって、入ハイウエイ信号（２Ｍ−ＨＷ：８ＣＨ）のデータを、等価的に２つの４チャネル分のデータに分割し、２つのＬＳＩ（ＤＳＰ）によって８チャネルのデータとして処理することが可能となる。換言すれば、入ハイウエイ信号を等価的に２つの分割ハイウエイ信号（２つの２Ｍ−ＨＷ（４ＣＨ））に変換して、当該２つの分割ハイウエイ信号（チャネル群）についてそれぞれの多重度に応じた多重分離を行い、各チャネルのＰＢバイナリコードを抽出することが可能となる。
【００３２】
かかるデジタル信号プロセッサ（ＤＳＰ＃０）１２ＡのＰＢバイナリコードの抽出処理について図５〜図７を参照しつつ以下により詳細に説明する。
【００３３】
図５は、発呼側におけるＰＢ（プッシュボタン）信号の生成及び多重化について模式的に示す図である。発呼側において、ＰＢ信号は特定の周波数の組合せによって生成される。すなわち、低群周波数(697, 770, 852, 941Hz)及び高群周波数(1209, 1336, 1477, 1633Hz)の組合せによって、“１−９，０，＊、＃”の１２のダイヤルに対するＰＢ信号が生成される。例えば、回線ＣＨ０において“５”がダイヤルされた場合、ＰＢ信号は770Hz及び1336Hzの信号の組合せによって生成される。なお、上記周波数の１６通りの組合せのうち、残りの４通りの組合せに対して“Ａ，Ｂ，Ｃ，Ｄ”に対応するＰＢ信号が割り当てられる場合がある。
【００３４】
８つのプッシュホン（チャネルＣＨ０〜ＣＨ７）２１０〜２１７からのＰＢ信号は符号化・多重化部２２において、上記した所定のサンプリングレート（例えば、８ｋＨｚ）が用いられ、ＰＣＭ符号化された後、ハイウエイ（２Ｍ−ＨＷ：８ＣＨ）を構成するようにタイムスロットに配されて時分割多重される。
【００３５】
図６は、デジタル信号プロセッサ（ＤＳＰ＃０）１２Ａの詳細構成の一例を模式的に示すブロック図である。なお、説明のため、各機能ごとにハードウエアの構成として示しているが、等価な機能を有するように構成されていればよい。
【００３６】
デジタル信号プロセッサ（ＤＳＰ＃０）１２Ａがイネーブルである状態において、４チャネル分の分割ハイウエイ信号２Ｍ−ＨＷ＃０（ＣＨ０〜ＣＨ３）について処理がなされる。つまり、ハイウエイ信号２Ｍ−ＨＷ＃０（ＣＨ０〜ＣＨ３）は、復号化／多重分離部２５において復号化及び多重分離処理がなされ、各チャネル（ＣＨ０〜ＣＨ３）のＰＢ信号が抽出される。得られたＰＢ信号は、デジタルフィルタ・リミッタ回路２６により低群周波数(697, 770, 852, 941Hz)及び高群周波数(1209, 1336, 1477Hz)に分離される。このため、デジタルフィルタ・リミッタ回路２６は、低群周波数フィルタ・リミッタ回路２６Ｌ及び高群周波数フィルタ・リミッタ回路２６Ｈから構成されている。
【００３７】
低群及び高群周波数フィルタ・リミッタ回路２６Ｌ及び２６Ｈを通過した信号は、上記低群及び高群周波数に対応するバンドパスフィルタ（ＢＰＦ）２７によって各周波数ごとにフィルタリングされ、コンパレータ２８に供給される。フィルタリング後の信号は、コンパレータ２８において周波数ごとに所定の閾値レベルと比較され、ＰＢ信号に対応するバイナリコード（以下、ＰＢバイナリコードという。）として出力される。ＰＢバイナリコードは８ビット（Ｌ１〜Ｌ４、Ｈ１〜Ｈ４）で構成される。
【００３８】
上記した点を具体的に説明すると、例えば、770Hz及び1336Hzの信号の組合せからなるダイヤル“５”に対応するＰＢ信号は、低群及び高群周波数フィルタ・リミッタ回路２６Ｌ及び２６Ｈによって、それぞれ770Hz，1336Hzの信号に分離される。これらの信号は、バンドパスフィルタ（ＢＰＦ）２７及びコンパレータ２８に供給され、当該信号に対応するビット（Ｌ２＝770Hz，Ｈ２＝1336Hz）が"High"レベル（又は"1"）となり、他のビットは"Low"レベル（又は"0"）となって（正論理の場合）、図７に示すように、ＰＢバイナリコード"0010010"（="LLHLLLHL"）が出力される。さらに、図７には、例として、ＣＨ１，ＣＨ２，ＣＨ３のＰＢ信号がそれぞれ“２”，“６”，“７”である場合の各チャネルのＰＢバイナリコードを示している。
【００３９】
かかる４チャネル分割ハイウエイ信号２Ｍ−ＨＷ＃０（ＣＨ０〜ＣＨ３）のＰＢバイナリコードは、チャネル毎にアンサーレジスタ（ＡＮＳ−ＲＥＧ＃０）１４Ａ（図２）に保持される。
【００４０】
デジタル信号プロセッサ（ＤＳＰ＃０）１２Ａは、上記ＰＢバイナリコードがアンサーレジスタ（ＡＮＳ−ＲＥＧ＃０）１４Ａに存在することを示すＳＰ（Signal Present）バイナリコードを出力端子（Ｄ８）に出力する。つまり、デジタル信号プロセッサ（ＤＳＰ＃０）１２Ａは、チャネル毎に、ＰＢバイナリコードがアンサーレジスタ（ＡＮＳ−ＲＥＧ＃０）１４Ａに保持され、アンサーレジスタ（ＡＮＳ−ＲＥＧ＃０）１４ＡからＰＢバイナリコードを読取可能な有効状態であること、又は無効であることを判別し、各ビットが各チャネルに対応する４ビットのバイナリコードとして出力する。すなわち、図８に示すように、有効なＰＢバイナリコードがアンサーレジスタ（ＡＮＳ−ＲＥＧ＃０）１４Ａに保持されたチャネルに対応するビットを"High"レベル（又は"1"）とする。なお、図８は、全てのチャネル（ＣＨ０〜ＣＨ３）のＰＢバイナリコードが有効である状態（全てのＳＰビットが"1"）のＳＰコードを示している。当該ＳＰコードは、ＳＰコードレジスタ（ＳＰ−ＲＥＧ＃０）１５Ａに保持される。
【００４１】
デジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂの構成及び動作は、上記したデジタル信号プロセッサ（ＤＳＰ＃０）１２Ａと同様であり、デジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂは、もう一つの分割ハイウエイ信号２Ｍ−ＨＷ＃１（ＣＨ４〜ＣＨ７）の多重分離処理及びＰＢ信号の抽出処理を行う。
【００４２】
すなわち、４チャネル分割ハイウエイ信号２Ｍ−ＨＷ＃１（ＣＨ４〜ＣＨ７）のＰＢバイナリコードは、それぞれのチャネル毎にアンサーレジスタ（ＡＮＳ−ＲＥＧ＃１）１４Ｂに保持される。
【００４３】
また、デジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂは、ＰＢバイナリコードがアンサーレジスタ（ＡＮＳ−ＲＥＧ＃１）１４Ｂに保持され、アンサーレジスタ（ＡＮＳ−ＲＥＧ＃１）１４ＢからＰＢバイナリコードを読取可能な有効状態であるか否かを示すバイナリデータ（ＳＰコード）をチャネルごとに出力する。つまり、ＣＨ４〜ＣＨ７についての４ビットのバイナリコードとして出力する。そして、当該ＳＰコードは、ＳＰコードレジスタ（ＳＰ−ＲＥＧ＃１）１５Ｂに保持される。
【００４４】
図２に示すＳＰ結合部１７は、ＳＰコードレジスタ（ＳＰ−ＲＥＧ＃０）１５Ａ及びＳＰコードレジスタ（ＳＰ−ＲＥＧ＃１）１５Ｂの内容を結合し、図９に示すように、８ビットのバイナリコード（ＳＰ結合データ）としてデータバスに出力する。より具体的には、ＳＰ結合部１７は、トライステート出力を有するゲート回路３１Ａ，３１Ｂから構成され、ＳＰコード読取信号（ＳＰＲＥＧリード）に応答して、ＳＰコードレジスタ（ＳＰ−ＲＥＧ＃０）１５Ａ及びＳＰコードレジスタ（ＳＰ−ＲＥＧ＃１）１５Ｂのデータを連続する８つのバスラインＢ２４−３１に出力する。
【００４５】
ＳＰ結合部１７は、他の構成によっても実現可能である。例えば、図１０に示すように、当該ＳＰ結合データを保持するレジスタとして構成することもできる。なお、図１０は、全てのチャネル（ＣＨ０〜ＣＨ７）のＰＢバイナリコードが有効である状態（全てのビットが"1"）を示している。
【００４６】
デジタルＰＢ受信器１０を備えた通信装置、検査装置等の制御部ＣＰＵ４０に設けられた読取・解析部（ソフトウエアインターフェース）４１は、ＳＰ結合部１７からのＳＰコードが有効であるときにアンサーレジスタ（ＡＮＳ−ＲＥＧ）１４Ａ，１４Ｂから８チャネルのＰＢバイナリコードを読み取る。すなわち、上記した構成によって、２つのＬＳＩ（ＤＳＰ＃０，＃１）によりそれぞれ４チャネル分のデータが処理されるが、１つのＬＳＩ（ＤＳＰ）によって処理した場合と同様に、８チャネル分のデータとして処理結果（ＰＢデータ）を読み取ることができる。従って、入ハイウエイ（２Ｍ−ＨＷ）側のインターフェース及びＰＢデータ読取りのソフトインターフェースを変更することなく、８チャネル用のものを用いることができる。
【００４７】
上記したように、本願発明によれば、入ハイウエイの多重度よりも小さな多重度を処理するためのデジタル信号プロセッサＬＳＩを用いてデジタルＰＢ受信器を容易に構成することができる。従って、システムの高度化に伴いハイウエイの多重度が増加した場合であっても、既存のＬＳＩを用いてデジタルＰＢ受信器を構成することができるので、設計の自由度、柔軟性に優れている。
【実施例２】
【００４８】
図１１は実施例２であるデジタルＰＢ受信器１０のハイウエイ変換器１１Ｂの構成を模式的に示すブロック図である。
【００４９】
本実施例においては、ハイウエイ変換器１１Ｂは、入ハイウエイ（２Ｍ−ＨＷ：８ＣＨ）を２つのチャネル群＃０及び＃１（ＣＨ０〜ＣＨ３及びＣＨ４〜ＣＨ７）に分割してデジタル信号プロセッサ（ＤＳＰ＃０）１２Ａ及びデジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂに供給する。
【００５０】
より具体的には、ハイウエイ変換器１１は、入ハイウエイ（２Ｍ−ＨＷ：８ＣＨ）から２Ｍ−クロック信号ＣＬＫを抽出し、デジタル信号プロセッサ（ＤＳＰ＃０）１２Ａ及びデジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂに供給する。図１２のタイムチャートに示すように、ハイウエイ変換器１１は、当該クロック信号２Ｍ−ＣＬＫに基づいて、チャネル群＃０（ＣＨ０〜ＣＨ３）に関する信号が供給される期間（すなわち、２Ｍクロック信号ＣＬＫ（２．０４８ＭＨｚ）の３２ビット（８ビット×４ＣＨ）に対応する期間である１５．６２５μｓ）の間だけ、出力スイッチＳＷ＃０を閉状態として、チャネル群＃０（ＣＨ０〜ＣＨ３）のＰＢ信号を分割ハイウエイ信号２Ｍ−ＨＷ＃０（４ＣＨ）としてデジタル信号プロセッサ（ＤＳＰ＃０）１２Ａに供給する。
【００５１】
次に、入ハイウエイ（２Ｍ−ＨＷ：８ＣＨ）からチャネル群＃１（ＣＨ４〜ＣＨ７）に関する信号が供給される期間の間だけ、出力スイッチＳＷ＃１を閉状態として、チャネル群＃１（ＣＨ４〜ＣＨ７）のＰＢ信号を分割ハイウエイ信号２Ｍ−ＨＷ＃１（４ＣＨ）としてデジタル信号プロセッサ（ＤＳＰ＃１）１２Ｂに供給する。
【００５２】
かかる動作によって、実施例１と同様に、２つのＬＳＩ（ＤＳＰ＃０，＃１）によりそれぞれ４チャネル分のデータが処理されることによって、１つのＬＳＩ（ＤＳＰ）によって処理した場合と同様な処理を行うことができる。しかも、入ハイウエイ（２Ｍ−ＨＷ）側のインターフェース及びＰＢデータ読取りのソフトインターフェースを変更することなく、８チャネル用のものを用いることができる。
【００５３】
上記したように、本願発明によれば、入ハイウエイの多重度よりも小さな多重度を処理するためのデジタル信号プロセッサＬＳＩを用いてデジタルＰＢ受信器を容易に構成することができる。従って、システムの高度化に伴いハイウエイの多重度が増加した場合であっても、既存のＬＳＩを用いてデジタルＰＢ受信器を構成することができるので、設計の自由度、柔軟性に優れている。
【００５４】
なお、上記した実施例に示した数値等は例示に過ぎない。例えば、入ハイウエイの多重度、入ハイウエイの分割数（チャネル群の数）、各チャネル群のチャネル数、周波数、フレーム期間等は例示に過ぎず、適用されるシステムや装置、用いるＬＳＩの処理能力等に応じて適宜設定することが可能であることが理解されるべきである。
【図面の簡単な説明】
【００５５】
【図１】従来のデジタルＰＢ受信器の構成の概略を示すブロック図である。
【図２】本発明によるデジタルＰＢ受信器の構成を模式的に示すブロック図である。
【図３】実施例１におけるハイウエイ変換器、プロセッサ制御部、デジタル信号プロセッサ（ＤＳＰ＃０及びＤＳＰ＃１）の構成を模式的に示すブロック図である。
【図４】実施例１におけるプロセッサ制御部、デジタル信号プロセッサ（ＤＳＰ＃０及びＤＳＰ＃１）による処理を示すタイムチャートである。
【図５】発呼側におけるＰＢ（プッシュボタン）信号の生成及び多重化について模式的に示す図である。
【図６】デジタル信号プロセッサ（ＤＳＰ＃０）の詳細構成の一例を模式的に示すブロック図である。
【図７】アンサーレジスタ（ＡＮＳ−ＲＥＧ＃０）に保持される分割ハイウエイ信号２Ｍ−ＨＷ＃０（ＣＨ０〜ＣＨ３）のＰＢバイナリコードの一例を示す図である。
【図８】チャネル（ＣＨ０〜ＣＨ３）のＰＢバイナリコードが有効であるときのＳＰコードレジスタ（ＳＰ−ＲＥＧ＃０）に保持されるＳＰコードを示す図である。
【図９】ＳＰコードレジスタ（ＳＰ−ＲＥＧ＃０，ＳＰ−ＲＥＧ＃１）及びＳＰ結合部の一例を示す図であり、ＳＰ結合部はトライステート出力を有するゲート回路から構成されている。
【図１０】ＳＰ結合部がＳＰ結合データを保持するレジスタとして構成され、ＰＢバイナリコードが有効であるときのレジスタ値を示す図である。
【図１１】実施例２であるデジタルＰＢ受信器のハイウエイ変換器の構成を模式的に示すブロック図である。
【図１２】図１１に示すハイウエイ変換器における出力スイッチＳＷ＃０，＃１の動作、ハイウエイ変換器からデジタル信号プロセッサ（ＤＳＰ＃０，＃１）への分割ハイウエイ信号２Ｍ−ＨＷ＃０（４ＣＨ），＃１（４ＣＨ）の供給、デジタル信号プロセッサ（ＤＳＰ＃０，＃１）の処理、のタイミングを示すタイムチャートである。
【主要部分の符号の説明】
【００５６】
１０  デジタルＰＢ受信器
１１  ハイウエイ変換器
１１Ａ  プロセッサ制御部
１１Ｂ  ハイウエイ変換器
１２Ａ，１２Ｂ  デジタル信号プロセッサ
１４Ａ，１４Ｂ  アンサーレジスタ（ＡＮＳ−ＲＥＧ）
１５Ａ，１５Ｂ  ＳＰコードレジスタ（ＳＰ−ＲＥＧ）
１７  ＳＰ結合部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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