(57)【特許請求の範囲】
【請求項１】
基板上に第1層間絶縁膜とアタック防止膜を順に形成するステップと、
該アタック防止膜と前記第1層間絶縁膜とを貫通し、前記基板に接し、上面が前記アタック防止膜と同じ面に平坦化された第１プラグを形成するステップと、
該第１プラグを含む全面に、第2層間絶縁膜を形成するステップと、
該第2層間絶縁膜を貫通し、複数の前記第１プラグのうちの一部の第１プラグと接する導電膜パターンを形成するステップと、
ドライエッチング及びウェットエッチング処理により、前記第2層間絶縁膜を選択的にエッチングして、前記第１プラグのうち前記導電膜パターンが形成されていない前記第１プラグの表面を露出させたコンタクトホールを形成するステップと、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記コンタクトホールを形成するステップにおいて、ドライエッチングによる自己整列処理によりコンタクトホールを形成した後、ウェットエッチングにより、前記第１プラグの表面を露出させることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項３】
前記アタック防止膜を、シリコン窒化膜及びシリコン酸窒化膜のうちの少なくとも一つにより形成することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項４】
前記第1及び第2層間絶縁膜を、酸化物系の材料を用いて形成することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項５】
前記第1層間絶縁膜を、BPSG、BSG、PSG、HDP、APLまたはSOGを用いて形成し、
第2層間絶縁膜を、BPSG、LPTEOS、BSG、PSG、PETEOS、HDP、APLまたはSOGを用いて形成することを特徴とする請求項4に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関し、特に、ストレージノードコンタクトホールを形成する工程における絶縁膜の損傷に起因する半導体素子の特性劣化を防止できる半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
半導体素子の高集積化及び高性能化を図るために、様々な対策が講じられている。その中でも、コンタクト形成用のコンタクト領域の確保とギャップフィル(Gap-fill)特性の向上も、素子の高集積化を達成するために解決しなければならない必須の課題の一つである。
【０００３】
図1は、ビットラインを構成するワードラインとビットラインを含む導電膜パターンの概略を示す平面図である。図1に示したように、１つの方向に複数のゲート電極、例えば、ワードラインW/Lが配置されており、ワードラインW/Lと交差する方向にビットラインB/Lが配置されている。まず、複数のランディングプラグコンタクト(LPC)をLPC1形成ステップにより形成する。ビットラインは、複数のLPCのいずれか一つとビットラインコンタクトを介して活性領域にコンタクトされている。ストレージノードキャパシタを形成するため、複数のランディングコンタクトプラグのうち、所定のランディングコンタクトプラグがストレージノードコンタクトSNCと接続されている。
【０００４】
図2A〜2Fは、従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図1に示したX-X'切断線とY-Y'切断線に対応する位置における断面図である。
【０００５】
まず、図2Aに示したように、半導体素子を構成するために必要な処理が施された基板10上にゲート電極11を形成する。ゲート電極11は、タングステン、ポリシリコンなどの単一の層構造、またはそれらが積層された構造に形成する。なお、図示していないが、ゲート電極11と基板10との間にはゲート絶縁膜が形成されている。次に、酸化物系の層間絶縁膜との間で高いエッチング選択比を有する窒化物系のハードマスク膜を形成する(いずれも図示せず)。ハードマスク膜は、後続のゲート電極11の上に自己整列コンタクト(Self Align Contact：SAC)を形成する際に、ゲート電極11を保護するとともに、適切なエッチング選択比により、良好なエッチング形状を得るためのものである。
【０００６】
ゲート電極11間の基板10にイオン注入などの方法により、ソース/ドレーン接合などの不純物接合層、すなわち、活性領域(図示せず）を形成する。
【０００７】
その後、図2Aに示したように、ゲート電極11の側壁を取り囲むように、窒化物系のスペーサ用絶縁膜11aを形成する。
【０００８】
次いで、図2Bに示したように、通常の酸化物系の膜、または流動性酸化膜(Flowable oxide)などにより、その上部が平坦化された第1層間絶縁膜12を形成する。さらに、第1層間絶縁膜12上に反射防止膜(図示せず)、特に、有機系の反射防止膜を塗布した後、反射防止膜上にフォトレジストを塗布し、KrFエキシマレーザまたはArFエキシマレーザなどの露光源を用いたフォトエッチング処理により、LPC1形成用のフォトレジストパターン13を形成する。
【０００９】
例えば、フォトレジストを所定の厚さに塗布した後、ArFエキシマレーザなどの露光源(図示せず）と所定のレチクル(図示せず）とを用いて、フォトレジストの所定部分を選択的に露光し、現像することにより、露光されたか、または露光されなかった部分を残留させる。さらに、洗浄処理などを施して、エッチング残渣などを除去することによって、フォトレジストパターン13を形成する。ここで、フォトレジストの塗布後、電子ビーム照射、またはArイオン注入などの処理を追加してもよい。この処理によって、後続のエッチング処理におけるフォトレジストパターン13の耐エッチング性を向上させることができる。
【００１０】
次いで、フォトレジストパターン13をエッチングマスクとして、第1層間絶縁膜12を選択的にエッチングして、基板10の表面を露出させるLPC1形成処理を実施する（LPC1形成ステップ）。この処理によって、コンタクトホール14を形成する。
【００１１】
次いで、フォトレジスト除去処理により、フォトレジストパターン13を除去し、洗浄処理によりコンタクトホール14内に残存するエッチング残渣を洗浄・除去する。
【００１２】
次に、図2Cに示したように、ポリシリコンの蒸着、または選択的エピタキシャルシリコンの成長などにより、コンタクトホール14内にプラグ用材料を埋め込む。さらに、化学的機械研磨(Chemical Mechanical Polishing;以下、CMPと記す）、または全面エッチングにより、層間絶縁膜12によって、電気的に絶縁されたコンタクトプラグ15を形成する。  次に、図2Dに示したように、プラグ15が形成された部分を含む全面に、第2層間絶縁膜16を形成した後、ビットラインコンタクトを画定するのためのフォトレジストパターン17を形成する。さらに、フォトレジストパターン17をエッチングマスクとして、第2層間絶縁膜16を選択的にエッチングすることにより、プラグ15の表面を露出させ、ビットラインコンタクトホール18を形成する。
【００１３】
次いで、図2Eに示したように、露出したプラグ15の表面に接するビットラインコンタクトプラグ19を形成した後、表面全体に、タングステン、タングステン窒化膜、ポリサイドまたはポリシリコンなどを積層する。さらに、エッチングを行うことにより、ビットライン20、21を形成する。
【００１４】
次いで、図2Fに示したように、LPC1形成処理により形成されたプラグ15のうち、ストレージノードコンタクト（ＳＮＣ）形成用プラグ15の表面を露出させるために、フォトレジストパターン22を形成した後、フォトレジストパターン22をエッチングマスクとして、第2層間絶縁膜16を選択的にエッチングする。このエッチングによって、ストレージノードコンタクトホール23を形成する（ＬＰＣ２形成ステップ）。
【００１５】
一方、上述したSNCを形成するためのLPC2形成処理の場合、通常のSAC形成法を適用するため、エッチング処理後のストレージノードコンタクトホール23内の形状が悪く、底面側ほど狭くなる傾斜を有する断面形状の孔となる。このような孔の形状の場合コンタクト抵抗が増大するので、それを防止するために、通常LPC2形成処理の際、通常のSAC形成にウェットエッチングを併用することにより、コンタクト面積、すなわち、CD値(critical dimension)を確保している。
【００１６】
上記の第1及び第2層間絶縁膜12、16には、通常BPSG(Boro-Phospho Silicate Glass)などの酸化物を用いる。これらの酸化物のウェットエッチング剤には、緩衝酸化膜エッチング剤(Buffered Oxide Etchant;以下、BOEと記す）とHFなどがあり、エッチング効果が非常に高い。そのため、図2Fに示すように、第1層間絶縁膜12に対するアタック26が発生する。
【００１７】
このようなアタック26は、ストレージノードとビットライン、または他の導電配線などとの電気的短絡を誘発し、半導体素子の性能を悪化させる。
【００１８】
図3は、上記の従来の製造方法における問題点を説明するための半導体素子の断面図である。図3に示したように、ビットライン20、21のスペーサを形成するために、後続の工程で窒化膜24を形成する場合、第1層間絶縁膜12がアタックされた部分26に、ボイド25が発生する。このボイドも電極間の電気的短絡及び製造歩留まりを低下させる原因となる。
【００１９】
一方、上述したアタックを防止するための方法として、LPC1形成ステップにおいて、第1層間絶縁膜のCD値を低くすることが考えられる。しかし、素子間の隔離のための余裕度とSAC処理を適用することは困難であるので、現実的には不可能である。
【００２０】
また、ビットラインの幅を広くする方法が考えられるが、これもコンタクトプラグの底面のCDの確保とストレージノードコンタクト形成の際、ギャップフィル特性を悪化させるという問題点が生じるので、適用することが困難である。
【００２１】
したがって、ストレージノードコンタクト形成の際、ウェットエッチングによる下地層のアタックを防止することができる処理技術の開発が望まれている。
【００２２】
【発明が解決しようとする課題】
本発明は、上述した従来の技術の問題点を解決するためになされたものであって、ストレージノードコンタクト形成処理の際のウェットエッチングによる下地層のアタックを防止できる半導体素子の製造方法を提供することを目的としている。
【００２５】
【課題を解決するための手段】
本発明に係る半導体素子の製造方法は、基板上に第1層間絶縁膜とアタック防止膜とを順に形成するステップと、該アタック防止膜と前記第1層間絶縁膜とを貫通し、前記基板に接し、上面が前記アタック防止膜と同じ面に平坦化された第１プラグを形成するステップと、該第１プラグを含む全面に、第2層間絶縁膜を形成するステップと、該第2層間絶縁膜を貫通し、複数の前記第１プラグのうちの一部の第１プラグと接する導電膜パターンを形成するステップと、ドライエッチング及びウェットエッチング処理により、前記第2層間絶縁膜を選択的にエッチングして、前記第１プラグのうち前記導電膜パターンが形成されていない前記第１プラグの表面を露出させたコンタクトホールを形成するステップとを含むことを特徴としている。
【００２６】
本発明に係る上記の半導体素子の製造方法においては、半導体素子の製造工程の内、第1層間絶縁膜上にアタック防止膜を形成し、LPC1形成ステップの後に第1層間絶縁膜と第2層間絶縁膜との間にアタック防止膜が存在するようにして、ストレージノードコンタクトホール形成の際に、下層の第１層間絶縁膜がアタックされることを抑制する。
【００２７】
すなわち、緩衝酸化膜エッチング剤、またはフルオロ酸などの湿式溶液に対して耐エッチング性を有する窒化物系のアタック防止膜により、ウェットエッチングとドライエッチングとを併用したエッチングの際に、第１層間絶縁膜のアタックが抑制されるようにする。それによって、ストレージノードコンタクトのCD値を確保することができる。
【００２８】
【発明の実施の形態】
以下、図面を参照し、本発明に係る半導体素子の製造方法を具体的に説明する。
【００２９】
図4A〜図4Dは、本発明の第１の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図1に示したX-X'切断線とY-Y'切断線に対応する位置における断面図である。なお、図面を簡素化するため、従来の技術とほぼ同様な事項、すなわち、図1と図2A及び図2Bに示した事項に関しては、図1と図2A及び図2Bをそのまま使用することとし、従来の技術と同じ構成要素には同一の符号を付した。
【００３０】
図1に示したように、１つの方向に複数のゲート電極、例えば、ワードラインW/Lが配置されており、ワードラインW/Lと交差する方向にビットラインB/Lが配置されている。ビットラインB/Lは、LPC1により、ビットラインコンタクトBLCを介して、基板の活性領域(図示せず）と接続されている。また、LPC1を形成する処理の際に、ストレージノードコンタクトSNCが形成され、後続のキャパシタ形成の際に利用される。
【００３１】
はじめに、図2Aに示したように、半導体素子を構成するために必要な処理が施された基板10上にゲート電極11を形成する。
【００３２】
ゲート電極11は、タングステン、ポリシリコンなどの単一の層構造、またはそれらが積層された構造に形成する。なお、図示していないが、ゲート電極11と基板10との間にはゲート絶縁膜が形成されている。次に、酸化物系の層間絶縁膜との間に高いエッチング選択比を有する窒化物系のハードマスク膜を形成する(いずれも図示せず)。ハードマスク膜は、後続のゲート電極11の上にSAC(Self Align Contact)を形成する際に、ゲート電極11を保護するとともに、適切なエッチング選択比により、良好なエッチング形状を得るためのものである。
【００３３】
この場合、0.1μｍまたはそれ以下の技術では、例えば、ゲート電極の厚さは1,000Å〜5,000Å、ハードマスクの厚さは1,000Å〜4,000Å程度にすることが好ましい。
【００３４】
次に、ゲート電極11間の基板10にイオン注入法などにより不純物層を形成し、ソース/ドレーン接合などの活性領域(図示せず）を形成する。さらに、ゲート電極11の側壁にスペーサを形成する（図示省略）。
【００３５】
次いで、図2Bに示したように、層間絶縁膜として、蒸着法等により、上面が平坦化された第1層間絶縁膜12を形成する。この第1層間絶縁膜12には、HDP(High Density Plasma)、APL(Advanced Planalization Layer)、SOG(Spin On Glass)、BPSG(Boro Phospho Silicate Glass)、PSG(Phospho Silicate Glass)、またはBSG(Boro Silicate Glass)などの膜の平坦化特性に優れた材料が適している。なお、第1層間絶縁膜12の厚さは、例えば、1,000Å〜10,000Åの範囲が好ましい。
【００３６】
次いで、第1層間絶縁膜12上に、例えば有機系の材料の反射防止膜(図示せず)を塗布する。さらに、反射防止膜上にフォトレジストを塗布した後、KrFエキシマレーザ、またはArFエキシマレーザなどの露光源を用いて露光し、LPC1形成用のフォトレジストパターン13を形成する。
【００３７】
上記のフォトリソグラフィ工程は、例えば、フォトレジストを所定の厚さに塗布した後、ArFエキシマレーザなどの露光源(図示せず）と所定のレチクル(図示せず）を利用して、フォトレジストの所定の部分を選択的に露光した後現像し、露光された部分、または露光されなかった部分を残し、洗浄処理などで残さなどを除去することにより、フォトレジストパターン13を形成する。
【００３８】
ここで、後続のエッチング処理におけるフォトレジストパターン13の耐エッチング性を向上させるために、フォトレジストを塗布した後、電子ビーム照射、Arイオン注入などの処理を追加してもよい。
【００３９】
次いで、フォトレジストパターン13をエッチングマスクとして、第1層間絶縁膜12を選択的にエッチングして、基板10の表面を露出させた、コンタクトホール14を形成する。
【００４０】
次いで、フォトレジスト除去処理を行うことにより、フォトレジストパターン13を除去する。さらに、洗浄処理により、コンタクトホール14内に残存するエッチング残さを除去する。
【００４１】
次いで、ポリシリコンの蒸着または選択的エピタキシャルシリコン成長などの方法により、コンタクトホール14に、基板10に接するようにプラグ材料を埋め込んだ後、CMPまたは全面エッチングを施して、相互に隔離されたプラグ15を形成する（図2C参照、LPC1形成ステップ）。
【００４２】
次に、図4Aに示したように、プラグ15の表面を含む全面にアタック防止膜30を形成する。アタック防止膜30には、後続のLPC2形成処理の際に施されるウェットエッチングによって第1層間絶縁膜12がアタックされるのを防止する効果に優れた材料を用いる。例えば、酸化物系に比べて、フッ酸などにエッチングされにくいシリコン窒化物、シリコン酸窒化物を単独またはそれらを組み合わせて用いる。なお、アタック防止膜30の厚さは、約50Å〜1,000Å、好ましくは約50Å〜300Åの範囲とするのがよい。
【００４３】
次いで、図4Bに示したように、第２層間絶縁膜16を形成し、さらにその上に、ビットラインコンタクトを画定するためのフォトレジストパターン17を形成する。その後、フォトレジストパターン17をエッチングマスクとして、第2層間絶縁膜16を選択的にエッチングし、プラグ15の表面を露出させた、ビットラインコンタクトホール18を形成する。次に、フォトレジストパターン17を除去する。
【００４４】
第２層間絶縁膜16の厚さは、約1,000Å〜10,000Åの範囲が好ましい。また、第２層間絶縁膜16の構成材料としては、BPSG(boro-phospho-silicate glass)、LPTEOS(low pressure tetra-ethyl-ortho silicate)、BSG(boro-silicate glass)、PSG(phospho-silicate glass)、PETEOS(plasma enhanced tetra ethyl ortho silicate)、HDP(high density plasma)、APL(advanced planarization layer)、SOG(spin on glass）などが適している。
【００４５】
次に、図4Cに示したように、ビットラインコンタクトホール18に、蒸着法等によりビットラインコンタクトプラグ用材料を埋め込み、露出したプラグ15の表面に接するビットラインコンタクトプラグ19（導電膜パターン）を形成する。その後、全面に、タングステン、タングステン窒化膜、ポリサイドまたはポリシリコンなどを積層し、さらに、その上に窒化物系のハードマスク用膜を積層して、エッチングを行ってビットライン20、21を形成する。ここで、ビットライン20、21も、前述のゲート電極11と同じ材料で、ほぼ同じ厚さに形成する。
【００４６】
次いで、図4Dに示したように、LPC1形成ステップで形成されたプラグ15のうち、ストレージノードコンタクト形成用のプラグ15の表面を露出させるために、フォトレジストパターン22を形成した後、フォトレジストパターン22をエッチングマスクとして、第2層間絶縁膜16とアタック防止膜30を選択的にエッチングすることにより、ストレージノードコンタクトホール23を形成する（LPC2形成ステップ）。
【００４７】
ストレージノードコンタクトホール23を形成する場合、通常のSAC処理を適用すると、ストレージノードコンタクトホール23内の形状が、側壁部が底面へ行くほど狭くなる傾斜を有する形状（図３参照）になるのを避けるために、SAC処理にウェットエッチングを併用する。この方法によって、側壁部がほぼ垂直となり、コンタクト面積、すなわち、CD値を確保することが可能であり、コンタクト抵抗の増加を防止することができる。さらに、上述のアタック防止膜30が、エッチングの際にバリヤとして作用し、第1層間絶縁膜12のアタックが防止される。
【００４８】
上記のエッチングにおいては、エッチング液には、アンモニア水とフルオロ酸の比率が50:1〜1,000:1であるBOEや、水とフルオロ酸の比率が50:1〜1,000:1である希薄なフルオロ酸を用いることが好ましい。
【００４９】
また、上述したドライエッチング処理は、通常のSAC形成法を適用したエッチング処理であって、酸化物系の第２層間絶縁膜16と窒化物系のアタック防止膜30との間に高選択比を有する第1のエッチングガスとして、C3F8、C4F8、C5F8、C4F6、C3F3またはC2F4などの多量のポリマーを生成する炭素が過剰なガス(過剰炭素含有ガス)を用いる。
【００５０】
また、エッチング選択比をさらに増加させることにより、再現性のあるエッチング処理を行うことができるガスとして、CHF3、C2HF5、CH2F2、CH3Fガスなどの第2のエッチングガスを用いることができる。
【００５１】
また、プラズマを安定化し、スパッタリングの効果を高め、エッチング停止性などを向上させるガスとして、He、Ne、Ar、KrまたはXeなどの不活性ガスを併用した第３のエッチングガスを用いることができる。
【００５２】
なお、上述の第1ないし第3のエッチングガスは、各々混合して用いることができ、例えば、第1のエッチングガスに、エッチング処理の信頼性を高めるために、CHF3などのCxHyFz系ガスを混合して使用することができる。
【００５３】
上述した第１の実施の形態に示した方法によって、LPC1形成ステップの後、窒化物の膜などのアタック防止膜30を形成することにより、LPC2形成ステップの際、ウェットエッチングによる下層の第１層間絶縁膜がアタックされるのを防止できることが確認された。
【００５４】
図5Aないし図5Eは、本発明の第２の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図1に示したX-X'切断線とY-Y'切断線に対応する位置における断面図である。なお、図面を簡素化するため、従来の技術とほぼ同様な事項、すなわち、図1と図2A及び図2Bに示した事項に関しては、図1と図2A及び図2Bをそのまま使用することとし、従来の技術と同じ構成要素は同一の符号とした。
【００５５】
はじめに、図2Aに示したように、半導体素子を構成するために必要な処理が施された基板10上にゲート電極11を形成し、さらに、ゲート電極11間の基板10に、イオン注入法などにより活性領域(図示せず）を形成する。
【００５６】
次いで、図2Bに示したように、層間絶縁膜として、蒸着法等により上面が平坦化された第1層間絶縁膜12を形成する。
【００５７】
次いで、図5Aに示したように、第1層間絶縁膜12上にアタック防止膜30を形成する。このアタック防止膜30は、LPC2形成ステップの際、ウェットエッチング処理によりプラグ15の側面に位置する第1層間絶縁膜12がアタックされることを防止し、コンタクトのCD値を確保するためのものである。
【００５８】
したがって、アタック防止膜30は、酸化物系に比べてフルオロ酸などにエッチングされにくいシリコン窒化膜、シリコン酸窒化膜単独またはそれらの組み合わせとする。この場合、アタック防止膜30の厚さは、約50Å〜1000Å、好ましくは約50Å〜300Åの範囲とするのがよい。
【００５９】
次に、アタック防止膜30上に反射防止膜(図示せず)、例えば、有機系の反射防止膜を塗布した後、反射防止膜上にフォトレジストを塗布する。このフォトレジストに、KrFエキシマレーザまたはArFエキシマレーザなどの露光源を照射してフォトレジストを露光し、さらにエッチングすることによりLPC1形成用のフォトレジストパターン13を形成する。なお、フォトレジストパターン13の形成処理は、上述の第１の実施の形態の場合と同一であるので、その具体的な説明を省略する。
【００６０】
次いで、LPC1の形成を行う。その場合には、フォトレジストパターン13をエッチングマスクとして、第1層間絶縁膜12とアタック防止膜30を選択的にエッチングして、基板10の表面を露出させたコンタクトホール14を形成する。
【００６１】
次いで、フォトレジスト除去処理を行うことにより、フォトレジストパターン13を除去する。さらに、洗浄処理により、コンタクトホール14内に残存するエッチング残さを除去する。
【００６２】
次いで、図5Bに示したように、ポリシリコンの蒸着または選択的エピタキシャルシリコン成長などの方法により、コンタクトホール14に、基板10に接するようにプラグ材料を埋め込んだ後、CMPまたは全面エッチングを施して、相互に隔離されたプラグ15を形成する。この場合、プラグ15の上面とアタック防止膜30の上面とが、実質的に同じ面となるように平坦化することが好ましい。
【００６３】
次いで、図5Cに示したように、プラグ15を含む全面に、第2層間絶縁膜16を形成し、さらにその上に、ビットラインコンタクトを画定するのためのフォトレジストパターン17を形成する。その後、フォトレジストパターン17をエッチングマスクとして、第2層間絶縁膜16を選択的にエッチングし、プラグ15の表面を露出させ、ビットラインコンタクトホール18を形成する。次に、フォトレジストパターン１７を除去する。
【００６４】
第2層間絶縁膜16の厚さは、約1,000Å〜10,000Åの範囲が好ましい。また、第2層間絶縁膜16の構成材料としては、BPSG(boro-phospho-silicate glass)、LPTEOS(low pressure tetra-ethyl-ortho silicate)、BSG(boro-silicate glass)、PSG(phospho-silicate glass)、PETEOS(plasma enhanced tetra ethyl ortho silicate)、HDPhigh density plasma)、APL(advanced planarization layer)or SOG(spin on glass）などが適している。
【００６５】
次いで、図5Dに示したように、ビットラインコンタクトホール18に、蒸着法等によりビットラインコンタクトプラグ用材料を埋め込み、露出したプラグ15の表面に接するビットラインコンタクトプラグ19（導電膜パターン）を形成する。その後、全面に、タングステン、タングステン窒化膜、ポリサイドまたはポリシリコンなどを積層し、その上に窒化物系のハードマスク膜を積層して、エッチングを行ってビットライン20、21を形成する。ここで、ビットライン20、21も、上述のゲート電極11と同じ材料で、ほぼ同じ厚さに形成する。
【００６６】
次いで、図5Eに示したように、LPC2形成ステップを実施する。LPC1形成ステップで形成されたプラグ15のうち、ストレージノードコンタクト形成用のプラグ15の表面を露出させるために、フォトレジストパターン22を形成した後、フォトレジストパターン22をエッチングマスクとして、第2層間絶縁膜16を選択的にエッチングすることにより、ストレージノードコンタクトホール23を形成する（LPC2形成ステップ）。
【００６７】
ストレージノードコンタクトホール23を形成する場合、通常のSAC処理を適用すると、ストレージノードコンタクトホール23内の形状が、側壁部が底面へ行くほど狭くなる傾斜を有する形状（図３参照）になるのを避けるために、SAC処理にウェットエッチングを併用する。この方法によって、コンタクト面積、すなわち、CDを確保することが可能であり、コンタクト抵抗の増加を防止することができる。さらに、アタック防止膜30が、エッチングの際にバリヤとして作用し、第1層間絶縁膜12がアタックされるのを防止する。
【００６８】
上記のエッチングにおいては、エッチング液にはアンモニア水とフルオロ酸の比率が約50:1〜1,000:1であるBOEや、水とフルオロ酸の比率が約50:1〜1,000:1である希薄なフルオロ酸を用いて、10秒〜500秒間エッチングすることが好ましい。
【００６９】
また、上述したドライエッチング処理は、通常のSAC形成法を適用したエッチング処理であって、酸化物系の第２層間絶縁膜16と窒化物系のアタック防止膜30との間に高選択比を有する第1のエッチングガスとして、C3F8、C4F8、C5F8、C4F6またはC3F3などの多量のポリマーを生成する炭素が過剰なガス（過炭素含有ガス）を用いる。
【００７０】
また、エッチング選択比をさらに増加させることにより、再現性のあるエッチング処理を行うことができるガスとして、CHF3、C2HF5、CH2F2またはCH3Fなどの第2のエッチングガスを用いてもよい。
【００７１】
また、プラズマを安定化し、スパッタリングの効果を高め、エッチング停止性などを向上させるガスとして、He、Ne、Ar、KrまたはXeなどの不活性ガスを併用した第3のエッチングガス用いてもよい。
【００７２】
なお、上述の第1ないし第3のエッチングガスは、各々混合して使用でき、例えば、第1のエッチングガスに、ウィンドウの広いエッチング処理ができるように、CxHyFz系ガスを混合して使用してもよい。
【００７３】
上述した本発明の第２の実施の形態に示した方法によれば、LPC1形成ステップの後、窒化物系のアタック防止膜30を形成することによって、LPC2形成ステップの際、ウェットエッチングによる下層の第２層間絶縁膜のアタックを防止できることが確認された。
【００７４】
なお、本発明に係る技術的範囲は、上記の実施の形態に限定されるものではない。本発明の技術的思想から逸脱しない範囲内で、様々な改良、変更が可能であり、それらも本発明の技術的範囲に属する。
【００７５】
【発明の効果】
本発明に係る半導体素子の製造方法によれば、ストレージノードコンタクトを形成するためのウェットエッチングエッチングの際、予め形成した窒化物系のアタック防止膜により、下層の第１層間絶縁膜に対するアタックが防止される。そのため、ストレージノードコンタクトのCD値を確保することが可能であり、半導体素子の製造歩留まりの向上を図ることができるという優れた効果が期待できる。
【図面の簡単な説明】
【図１】  ビットラインを構成するワードラインとビットラインを含む導電膜パターンの概略を示す平面図である。
【図２Ａ】  従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図1に示したX-X'切断線とY-Y'切断線に対応する位置における断面図である。
【図２Ｂ】  従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図1に示したX-X'切断線とY-Y'切断線に対応する位置における断面図である。
【図２Ｃ】  従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図1に示したX-X'切断線とY-Y'切断線に対応する位置における断面図である。
【図２Ｄ】  従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図1に示したX-X'切断線とY-Y'切断線に対応する位置における断面図である。
【図２Ｅ】  従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図1に示したX-X'切断線とY-Y'切断線に対応する位置における断面図である。
【図２Ｆ】  従来の半導体素子の製造工程の各段階における素子の断面構造を示す図であり、図1に示したX-X'切断線とY-Y'切断線に対応する位置における断面図である。
【図３】  従来の製造方法における問題点を説明するための半導体素子の断面図である。
【図４Ａ】  本発明の第１の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図1に示したX-X'切断線とY-Y'切断線に対応する位置における断面図である。
【図４Ｂ】  本発明の第１の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図1に示したX-X'切断線とY-Y'切断線に対応する位置における断面図である。
【図４Ｃ】  本発明の第１の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図1に示したX-X'切断線とY-Y'切断線に対応する位置における断面図である。
【図４Ｄ】  本発明の第１の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図1に示したX-X'切断線とY-Y'切断線に対応する位置における断面図である。
【図５Ａ】  本発明の第２の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図1に示したX-X'切断線とY-Y'切断線に対応する位置における断面図である。
【図５Ｂ】  本発明の第２の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図1に示したX-X'切断線とY-Y'切断線に対応する位置における断面図である。
【図５Ｃ】  本発明の第２の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図1に示したX-X'切断線とY-Y'切断線に対応する位置における断面図である。
【図５Ｄ】  本発明の第２の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図1に示したX-X'切断線とY-Y'切断線に対応する位置における断面図である。
【図５Ｅ】  本発明の第２の実施の形態に係る半導体素子製造の各段階における素子の構造を示す図であり、図1に示したX-X'切断線とY-Y'切断線に対応する位置における断面図である。
【符号の説明】
10      基板
11      ゲート電極
12      第1層間絶縁膜
15      プラグ(LPC1)
16      第2層間絶縁膜
19      ビットラインコンタクトプラグ
20、21      ビットライン
22      フォトレジストパターン
23      ストーリージノードコンタクトホール
30      アタック防止膜
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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