(57)【特許請求の範囲】
【請求項１】
基板上に複数本の走査線とこれらに直交する複数本の信号線が形成されており、
該各走査線と該各信号線の交差部には、少なくともゲート電極とソース及びドレインを具備し半導体薄膜を活性層とする薄膜トランジスタと、透明な画素電極とが形成されており、
該ゲート電極は該半導体薄膜に対し絶縁膜を介して上下に設けられ且つ対応する該走査線に接続される一方、該ソースは対応する該信号線に接続されており、
該薄膜トランジスタを覆うように該基板上に形成された有機又は無機の平坦化膜と該平坦化膜の上方に設けられた平坦な有機着色膜とから成る絶縁層を更に備えており、
該画素電極は、該薄膜トランジスタの少なくとも一部を覆うように該有機着色膜の上に配されており該ドレインに直接又は配線を介して電気的に接続されており、
互いに対応する該薄膜トランジスタと該画素電極の間であって該平坦化膜と該有機着色膜との間に平坦な光反射膜が設けられており、該光反射膜は該ドレインに電気的に接続されておらず、
該有機着色膜は、該画素電極毎に色分けされている表示用薄膜半導体素子。
【請求項２】
該信号線と、該半導体薄膜に対して上側の該ゲート電極と、該画素電極を該ドレインに接続する該配線は、互いに同層に属する導電膜から形成されている請求項１に記載の表示用薄膜半導体素子。
【請求項３】
該画素電極に接続された該各薄膜トランジスタを駆動する駆動回路が、該基板に一体的に集積形成されている請求項１に記載の表示用薄膜半導体素子。
【請求項４】
該駆動回路に含まれる薄膜トランジスタは、その活性層となる半導体薄膜の上下にそれぞれ絶縁膜を介してゲート電極が設けられている請求項３に記載の表示用薄膜半導体素子。
【請求項５】
所定の間隙を介して互いに接合された一対の基板と、該間隙に保持された電気光学物質とを有し、
一方の基板には対向電極が形成され、
他方の基板には基板上に複数本の走査線とこれらに直交する複数本の信号線が形成されており、
該各走査線と該各信号線の交差部には、少なくともゲート電極とソース及びドレインを具備し半導体薄膜を活性層とする薄膜トランジスタと、透明な画素電極とが形成されており、
該ゲート電極は該半導体薄膜に対し絶縁膜を介して上下に設けられ且つ対応する該走査線に接続される一方、該ソースは対応する該信号線に接続されており、
該薄膜トランジスタを覆うように該他方の基板上に形成された有機又は無機の平坦化膜と該平坦化膜の上方に設けられた平坦な有機着色膜とから成る絶縁層を更に備えており、
該画素電極は、該薄膜トランジスタの少なくとも一部を覆うように該有機着色膜の上に配されており該ドレインに直接又は配線を介して電気的に接続されており、
互いに対応する該薄膜トランジスタと該画素電極の間であって該平坦化膜と該有機着色膜との間に平坦な光反射膜が設けられており、該光反射膜は該ドレインに電気的に接続されておらず、
該有機着色膜は、該画素電極毎に色分けされている表示装置。
【請求項６】
該信号線と、該半導体薄膜に対して上側の該ゲート電極と、該画素電極を該ドレインに接続する該配線は、互いに同層に属する導電膜から形成されている請求項５に記載の表示装置。
【請求項７】
該画素電極に接続された該各薄膜トランジスタを駆動する駆動回路が、該他方の基板に一体的に集積形成されている請求項５に記載の表示装置。
【請求項８】
該駆動回路に含まれる薄膜トランジスタは、その活性層となる半導体薄膜の上下にそれぞれ絶縁膜を介してゲート電極が設けられている請求項７に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタや画素電極を基板上に集積した表示用薄膜半導体素子及びこれを利用して組み立てられたアクティブマトリクス型の表示装置に関する。
【０００２】
【従来の技術】
図１０は従来の表示用薄膜半導体素子の一例を示す模式的な部分断面図であり、画素一個分を表わしている。互いに直交する走査線２と信号線３の交差部に薄膜トランジスタとこれによりスイッチング駆動される画素電極１０が形成されている。薄膜トランジスタは多結晶シリコンなどの半導体薄膜４を活性層とし、ゲート電極５とその両側に位置するソース電極及びドレイン電極とを備えている。
この従来例は二本のゲート電極５を備えたダブルゲート構造を有する。各ゲート電極５は走査線２から延設されている。ソース電極は対応するソース側コンタクトを介して信号線３に接続される。ドレイン電極はドレイン側コンタクト、パッド配線７及び画素電極コンタクトを介して画素電極１０に接続される。尚、走査線２と平行に補助容量線２０が形成されており、半導体薄膜４との間で補助容量を形成する。
【０００３】
図１１は、図１０のＸ−Ｘ線に沿った断面図である。ガラスなどからなる絶縁性の基板１の上に一対のゲート電極５が形成されている。各ゲート電極５を被覆する様に二層のゲート絶縁膜１１，１２が形成されている。その上には、多結晶シリコンなどからなる半導体薄膜４が形成されている。アイランド状にパタニングされた半導体薄膜４の左側がソースＳとなる一方、右側がドレインＤとなる。
係る構成を有するボトムゲート構造の薄膜トランジスタは二層の層間絶縁膜１４，１５により被覆されている。信号線３は層間絶縁膜１４，１５に開口したコンタクトホールを介してソースＳに電気接続している。尚、半導体薄膜４のチャネル領域となる部分は予めストッパー膜１３で覆われている。信号線３及びパッド配線７は絶縁層９０で被覆されており、その上に画素電極１０がパタニング形成されている。
【０００４】
【発明が解決しようとする課題】
液晶などを電気光学物質とした表示装置、特に画素毎にトランジスタが設けられているアクティブマトリクス方式の表示装置は、ＡＶ製品、携帯情報機器のモニター、又パーソナルコンピュータのディスプレイとして益々普及しつつある。
普及に連れて、液晶表示装置（ＬＣＤ）に求められる表示特性は、より明るくより高精細なことである。明るくするには、ＬＣＤの背面から照明するバックライトの輝度を向上させることは勿論であるが、表示装置としては単位画素当りの光の透過面積、即ち開口率の向上が重要である。
【０００５】
一方、もう一つの表示特性上の要求点である高精細化は、各画素のサイズを縮小させることに他ならず、輝度向上と高精細化とは互いに相反する面がある。図１０及び図１１に示した様に、従来は画素電極を薄膜トランジスタのドレインにパッド配線を介して接続するとともに、画素電極は走査線と信号線とで囲まれた領域に設けていた。高精細化の流れの中にあって開口率を損なわない構造が提案されている。例えば、薄膜トランジスタ上に感光性のアクリル樹脂などを厚く表面が平滑になる様に塗布し、その上に画素電極を形成する構造がある。この場合、画素電極とドレインとはコンタクトホールを経由してメタルなどからなるパッド配線を通じ互いに接続する方法が取られてきた。この方法により、信号配線と走査配線によって囲まれた領域内に限られていた画素電極が、これらの配線上にもオーバーラップすることが可能となり、配線と画素電極の隙間を残す必要がなくなった分だけ、開口率を改善することができる。
【０００６】
しかしながら、この様な構造は逆スタガー型の薄膜トランジスタの場合不具合が生じる。尚、逆スタガー型はボトムゲート構造であり、基板の上に下から順に走査線を兼ねるゲート電極、ゲート絶縁膜、半導体薄膜、信号線を兼ねるソース電極及びドレイン電極が積層されたものとなっている。不具合は、逆スタガー型薄膜トランジスタの構造自身と有機絶縁層を組み合わせたことに起因する。一般に、液晶などを電気光学物質に用いた表示装置では交流駆動が採用されている。
この場合、薄膜トランジスタを動作させているバイアス条件には、ソース電極及びドレイン電極に対して、相対的にゲート電極が負バイアスになる状況が少なからず存在する。この時有機絶縁層などが材料精製プロセス並びに薄膜トランジスタ製造プロセス中に不純物で汚染されてしまうと、有機絶縁層中の不純物に起因する正電荷が薄膜トランジスタのチャネル領域上の絶縁層界面に集まって、正の電位を生ぜしめる。画素電極をスイッチング駆動する薄膜トランジスタが、信号線から供給される交流信号電位の内、ハイレベルを画素電極に書き込んだ場合には、画素電極と薄膜トランジスタのチャネル領域との間の相対距離が近いと、画素電極からの電界により上述した正電荷の集中は加速されることになる。薄膜トランジスタのチャネル領域上部に正電位が発生すると、半導体界面に電子が誘起され、薄膜トランジスタが画素電極への信号書き込み終了後遮断されているはずのソース／ドレイン間にリーク電流が流れることになる。これは、薄膜トランジスタの動作閾値電位（Ｖｔｈ）の低下を意味する。画素電極を駆動する薄膜トランジスタのＶｔｈ低下は液晶表示装置の画質劣化（例えばコントラストの低下、フリッカ、クロストークなど）を引き起こす原因となる。
【０００７】
これを回避する方策として、例えば薄膜トランジスタのチャネル領域を直線状の走査線上に設け、極力画素電極から遠ざける構造が考えられる。あるいは、画素電極が薄膜トランジスタ上に重ならない様、大きく切り欠く構造が考えられる。しかしながら、トランジスタと画素電極とを互いに引き離すこれらの方策は、構造上ある程度有効であるが、有機絶縁層中に含まれる不純物に起因するＶｔｈ低下の根本的な対策には成り得ない。更に、画素スイッチング用の薄膜トランジスタに加え、同一基板の周辺に駆動回路を集積形成した場合には、近接する高電位配線による駆動回路用薄膜トランジスタのＶｔｈ低下は避けることができず、解決すべき課題である。加えて、バックライトの代わりに金属反射膜を用いた反射型の液晶表示装置においては、輝度を上げるべく可能な限り金属反射膜は広く薄膜トランジスタの上まで設けたい要求があるにも係わらず、上述した様にＶｔｈ低下の恐れがある為要求を満たすことができないでいる。
【０００８】
【課題を解決する為の手段】
本発明は上述した従来の技術の課題に鑑み成されたものであり、動作の安定した高開口率高精細の表示用薄膜半導体素子を提供することを目的とする。係る目的を達成する為に以下の手段を講じた。即ち、本発明に係る表示用薄膜半導体素子は、基板上に複数本の走査線とこれらに直交する複数本の信号線が形成されており、各走査線と各信号線の交差部には、少なくともゲート電極とソース及びドレインを具備し半導体薄膜を活性層とする薄膜トランジスタと、該ドレインと電気的に接続した画素電極とが形成されており、該ゲート電極は該半導体薄膜に対し絶縁膜を介して上下に設けられ且つ対応する走査線に接続される一方、該ソースは対応する信号線に接続されており、該画素電極は下層に位置する薄膜トランジスタから有機又は無機の絶縁層により隔てられて上層に配されており直接又は配線を介して電気的にドレインに接続している。ここで、該画素電極は、下層にある薄膜トランジスタの少なくとも一部を上層から覆っている。そして、互いに対応する薄膜トランジスタと透明な画素電極の間に光反射膜が設けてある。該光反射膜は該ドレインに電気的に接続していない。更に、画素電極と該光反射膜の間に、該絶縁層の一部として画素電極毎に色分けされた有機着色膜が設けてある。好ましくは、該信号線と、半導体薄膜に対して上側の該ゲート電極と、画素電極をドレインに接続する該配線は、互いに同層に属する導電膜から形成されている。好ましくは、画素電極に接続した各薄膜トランジスタを駆動する駆動回路が、該基板に一体的に集積形成されている。更に好ましくは、該駆動回路に含まれる薄膜トランジスタは、その活性層となる半導体薄膜の上下にそれぞれ絶縁膜を介してゲート電極を設けてある。
【０００９】
以上のように、本発明は、半導体薄膜に対し絶縁膜を介してゲート電極を上下に設け、且つ薄膜トランジスタの上層に有機又は無機の絶縁層を介して画素電極を設けるものである。特に、高開口率を実現したい場合には、例えば反射型の表示装置に対しては、薄膜トランジスタの上部にまで画素電極を覆う。この様にしても、薄膜トランジスタの活性層は上下からゲート電極で電気的に遮蔽されており、薄膜トランジスタのＶｔｈが変動する恐れはない。又、一形態として薄膜トランジスタと画素電極の間に介在する絶縁層はカラーフィルタとして機能する有機着色膜を含んでいる。又、画素電極及びこれをスイッチング駆動する薄膜トランジスタが形成された画素アレイ部の周辺に駆動回路を一体的に形成した表示用薄膜半導体素子の場合、周辺駆動回路を構成する薄膜トランジスタにも絶縁膜を介して上下からゲート電極を配設し、Ｖｔｈがシフトしない様にしている。
【００１０】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明に係る表示用薄膜半導体素子の第一実施形態の一例を示す模式的な部分平面図であり、特に一画素分を表わしている。尚、図１０及び図１１に示した従来の表示用薄膜半導体素子と対応する部分には対応する参照番号を付して理解を容易にしている。（Ａ）に示す様に、本表示用薄膜半導体素子は互いに直交する走査線２と信号線３の交差部に画素電極１０及びこれをスイッチング駆動する薄膜トランジスタが形成されている。薄膜トランジスタは多結晶シリコンなどからなる半導体薄膜４を素子領域としており、上下から絶縁膜を介してゲート電極で挟まれている。尚、図ではダブルゲート構造の上側ゲート電極６のみが二本表わされている。
この上側ゲート電極６は下側ゲートコンタクトを介して下側ゲート電極と接続している。一方半導体薄膜４のソースはソース側コンタクトを介して信号線３に接続し、ドレインはドレイン側コンタクト、パッド配線７及び画素電極コンタクトを介して画素電極１０に接続している。画素電極１０は走査線２及び信号線３の端部にオーバーラップしており、更に薄膜トランジスタの素子領域を構成する半導体薄膜４の上に及んでいる。尚走査線２と平行に補助容量線２０が形成されている。又、画素電極１０と対応する様に有機着色膜８が形成されており、画素毎にＲＧＢ三原色を割り当てるためのカラーフィルタとして機能する。この有機着色膜８には窓部８ｗが形成されており、ここに前述したパッド配線７が配置されている。
【００１１】
（Ｂ）は、（Ａ）に示したＸ−Ｘ線に沿った断面図である。この図を参照して、本表示用薄膜半導体素子の製造方法を詳細に説明する。まず、ガラスなどからなる基板１にスパッタリング法で例えばモリブデン（Ｍｏ）を２５０ｎｍの厚みで成膜する。この膜をドライエッチングでパタニングし、前述した走査線、補助容量線及び下側ゲート電極５を形成する。次に、プラズマＣＶＤ法によりシリコン窒化膜１１、シリコン酸化膜１２及び非晶質シリコンからなる半導体薄膜４を真空中で連続成膜する。ここでシリコン窒化膜１１の厚みは例えば１００ｎｍでありシリコン酸化膜１２の膜厚は１００ｎｍである。両者を合わせてゲート絶縁膜を構成している。又非晶質シリコンからなる半導体薄膜４は膜厚が例えば５０ｎｍである。続いてプラズマＣＶＤ法でシリコン酸化膜を２００ｎｍの厚みで成膜した後レジストを塗布し、基板１の裏側からの露光により、下側ゲート電極５に整合するレジストパタンを形成する。このレジストパタンをマスクとして酸化シリコン膜をウェットエッチングによりパタニングし、ストッパー膜１３を形成する。この後、イオンドーピング法で例えば不純物燐を１×１０15／ｃｍ2 のドーズ量で半導体薄膜４に注入し、薄膜トランジスタのソースＳ及びドレインＤを形成する。続いてランプアニール法で６００℃程度加熱することで、ソースＳ及びドレインＤに注入された不純物を活性化する。次に、半導体薄膜４をドライエッチングし、薄膜トランジスタの素子領域の形状にパタニングする。この上に、層間絶縁膜としてシリコン窒化膜１４及びシリコン酸化膜１５をそれぞれ３００ｎｍ、１００ｎｍの厚みで成膜する。次に、ソースＳ及びドレインＤとのコンタクトを得る為のコンタクトホールと下側ゲート電極５とのコンタクトを取る為のコンタクトホールを、層間絶縁膜１４，１５に開口する。この後、金属アルミニウムを４００ｎｍ更に金属チタンを１００ｎｍ連続してスパッタリング法により成膜し、信号線３、パッド配線７、上側ゲート電極６をドライエッチングによりパタニング形成する。これで、走査線と信号線３とで囲まれた画素領域が出来上がる。次に、各画素領域毎にパッド配線７への窓部を抜く形で、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の有機着色膜８を、例えば１．３μｍの厚みでパタン形成する。
更に、同じくパッド配線７へのコンタクトホールを抜いた形で、有機又は無機の透明な平坦化膜９例えばを１．４μｍ厚で形成する。これらの有機着色膜８及び平坦化膜９が、薄膜トランジスタと画素電極１０との間に介在する絶縁層となる。最後に、ＩＴＯなどからなる透明導電膜を例えば１００ｎｍの厚みで成膜した後、画素領域全体を覆う様にパタニングし、表示用薄膜半導体素子を完成させる。
【００１２】
図２は、図１の（Ａ）に示したＹ−Ｙ線に沿った断面図であり、特に薄膜トランジスタのドレインと画素電極との電気接続構造を示している。図示する様に、絶縁基板１の上には走査線２及び補助容量線２０が互いに平行に形成されている。その上には、二層のゲート絶縁膜１１，１２が形成されている。このゲート絶縁膜の上には半導体薄膜４が形成されており、図示の部分はちょうどドレインＤとなっている。この上に二層の層間絶縁膜１４，１５が形成されている。この層間絶縁膜１４，１５に開口したコンタクトホールを埋める様に二層の金属膜からなるパッド配線７がパタニング形成されている。層間絶縁膜１４，１５の上には例えば緑色（Ｇ）に着色された有機着色膜８が形成されている。その上には、有機又は無機の平坦化膜９が形成されている。更にその上に画素電極１０が形成されており、平坦化膜９及び有機着色膜８に開口したコンタクトホールを介してパッド配線７に接続している。
【００１３】
以上図１及び図２を参照して説明した様に、本発明に係る表示用薄膜半導体素子は、基板１上に複数本の走査線２とこれらに直交する複数本の信号線３が形成されており、各走査線２と信号線３の交差部には、少なくともゲート電極とソースＳ及びドレインＤを具備し半導体薄膜４を活性層とする薄膜トランジスタと、ドレインＤと電気的に接続した画素電極１０とが形成されている。ゲート電極５，６は半導体薄膜４に対し絶縁膜を介して上下に設けられ且つ対応する走査線２に接続される一方、ソースＳは対応する信号線３に接続されている。画素電極１０は下層に位置する薄膜トランジスタから有機又は無機の絶縁層により隔てられて上層に配されており、且つ配線７を介して対応するドレインＤに接続している。本実施形態の場合図１の（Ａ）に示す様に、画素電極１０は下層にある薄膜トランジスタの少なくとも一部を上層から覆っている。又、薄膜トランジスタと画素電極１０の間に設けた絶縁層は、画素電極１０毎に色分けされた有機着色膜８を含んでいる。
【００１４】
係る構成を有する表示用薄膜半導体素子の品質を検証すべく動作テストを行なった。図３は、動作テスト条件を示す波形図であり、走査線電位、信号線電位及び補助容量線電位を表わしている。図から明らかな様に、走査線には周期１６．７ｍｓｅｃ、パルスピーク１３Ｖ、ベース０Ｖの電位を与え、補助容量線には６Ｖの低電位を与え、信号線には６Ｖ±５Ｖ、周期３３．３ｓｅｃの矩形波を印加した。
【００１５】
動作テスト結果を図４のグラフに示す。図３に示したテスト条件で画素電極の電位を測定したところ、カーブ▲１▼で示す様に、ハイ側信号を入力した時で、１６．７ｍｓｅｃでの電位減衰が−１５％、ロー側入力時で−１０％であった。尚、画素の透過率は、液晶表示装置に組み上げた時、カラーフィルタとして機能する有機着色膜８を通過した光束全てを表示に利用することができる為、開口率は８５％に達した。一方、半導体薄膜の上側にゲート電極を設けなかった事以外は同じ構造の表示用薄膜半導体素子を作成し、比較評価してみた。この測定結果を▲２▼のカーブで表わしている。グラフから明らかな様に、画素電位はハイ側信号入力で電位減衰が−６０％に上り、ロー側は−１０％に止まった。上側ゲート電極の無い素子で、ハイ側が−６０％もの電位減衰を生じたのは、薄膜トランジスタの上方にまで画素電極がある為、半導体薄膜の上側に電子が誘起された結果、薄膜トランジスタにリークが生じ電荷が減少した為である。又、この様な構造だと結果的に薄膜トランジスタ上方の画素電極パタンをカットせざるを得ず、液晶表示装置に組み上げた時には薄膜トランジスタの素子領域が画素として機能しない為、開口領域から除かれ、開口率は７０％に止まる。又、本実施形態では有機着色膜８が厚い為、信号線３に多少オーバーラップする形で画素電極をパタニング形成でき、開口部をフルに画素として使える。この様な有機着色膜８がない場合には、画素電極は信号線３と走査線２で囲まれた開口領域より内側にパタン形成せざるを得ず、開口率は低くなる。
【００１６】
図５は本発明に係る表示用薄膜半導体素子の第二実施形態の一例を示す模式図であり、（Ａ）は一画素分の部分平面図、（Ｂ）は（Ａ）に示したＸ−Ｘ線に沿った断面図である。基本的には図１に示した第一実施形態と同様であり、対応する部分には対応する参照番号を付して理解を容易にしている。図から明らかな様に、信号線３、上側ゲート電極６及びパッド配線７の形成までは図１の第一実施形態と同様である。この後、感光性の透明樹脂層９’を例えば１．８μｍの厚みでスピンコートし、仮焼成した後、画素部分にランダムにピンホールを形成したマスクを用いて露光現像を行なうことにより、表面がランダムに凹凸となるパタンを形成した。この時同時に窓部９’ｗも形成した。この上に、例えば銀を２００ｎｍの厚みでスパッタリングし、画素部全体を覆う様にパタン形成した。この様にしてパタン形成された金属膜が画素電極１０となり、下層に位置する薄膜トランジスタのドレインＤにパッド配線７を介して電気接続する。金属膜からなる画素電極１０の上は配向処理膜３０で被覆される。この様に薄膜トランジスタ及び金属画素電極１０を形成した基板１に対し、対向側基板として透明導電膜を１００ｎｍの厚みで全面的に成膜したものを用意し、所定の間隙で互いに接合した後、間隙にポジ型の液晶を封入して反射型液晶表示装置とした。
【００１７】
第一実施形態と同じ駆動条件で駆動したところ良好な画像が得られた。この駆動条件下で７０℃の高温動作試験を２５０時間行なったが、画質の低下は生じなかった。一方、上側ゲート電極を欠いた反射型液晶表示装置を作成して動作試験を行なったところ、約３分後に画面のちらつきが現れ始め、画面中央に黒いウィンドウを表示させたところ、ウィンドウの上下にクロストークが発生した。更に、７０℃の高温動作試験を行なったところ、９６時間後には画像が認識できない程度まで画質が低下した。この劣化は、薄膜トランジスタのリークによるハイ側画素電位低下が生じ、ハイ側信号とロー側信号のバランスが崩れ、液晶の実効電圧に変動が生じ、ちらつきになったものである。更に、黒ウィンドウ上下のクロストークは、真に薄膜トランジスタの電流リークによるものである。更に、高温動作試験では透明樹脂層９’中に含まれる可動イオンがゲートと画素電極との間の電界と温度とにより大きく移動し、著しい画質劣化となった。この劣化を抑えるべく、薄膜トランジスタ上方の画素電極パタンをカットすると、反射率が２０％程減少し、大きく画面輝度を損なうことになる。
【００１８】
図６は、本発明に係る表示用薄膜半導体素子の第三実施形態の一例を示す模式図であり、特に画素部に加え周辺の駆動回路を同一基板上に集積形成した構造となっている。図６の（Ａ）は周辺駆動回路に含まれる一対のＮ型トランジスタ及びＰ型トランジスタの平面形状を示し、（Ｂ）は（Ａ）のＹ−Ｙ線に沿って切断した断面構造を表わしている。（Ａ）に示す様に、Ｎ型トランジスタ及びＰ型トランジスタは共通の半導体薄膜５０を素子領域としている。Ｎ型トランジスタは上下一対のゲート電極を備えているが、（Ａ）では上側ゲート電極５５のみが現れている。Ｐ型トランジスタも同様に上下一対のゲート電極を有するが、図では上側ゲート電極５６のみが現れている。Ｎ型トランジスタのソース及びドレインには配線５１及び５２がコンタクトホールを介して接続している。又Ｐ型トランジスタのソース及びドレインにも配線５２及び５３がコンタクトホールを介して接続している。尚、Ｎ型トランジスタ及びＰ型トランジスタに近接して別の配線５４が形成されている。
【００１９】
（Ｂ）に示す様に、Ｎ型トランジスタはソース及びドレインの他ＬＤＤ領域を含むＬＤＤ構造となっており、半導体薄膜５０は下側ゲート電極５５ｕと上側ゲート電極５５とで挟まれている。同様にＰ型トランジスタも下側ゲート電極５６ｕと上側ゲート電極５６により挟まれている。配線５１，５２，５３及び上側ゲート電極５５，５６は透明樹脂層９’により被覆されている。
【００２０】
係る構成を有する表示用薄膜半導体素子の製造方法を以下に説明する。まず下側ゲート電極５５ｕ，５６ｕをパタニング形成した後、二層のゲート絶縁膜１１，１２の上に非晶質シリコンからなる半導体薄膜５０を例えば５０ｎｍの厚みでプラズマＣＶＤ法により成膜する。非晶質シリコンは例えば４００℃１時間のアニールにより充分水素を除去し、エキシマレーザ光を照射して多結晶シリコンに転換する。この後、裏面露光技術を用いて下側ゲート電極５５ｕ，５６ｕと整合する様に半導体薄膜５０の上にストッパー膜１３を形成する。このストッパー膜１３をマスクとしてイオン注入法により不純物燐を２×１０13／ｃｍ2 のドーズ量で注入し、ＬＤＤ領域を設ける。後に、Ｎ型となるトランジスタに対してはゲート長からＬＤＤ領域分だけ１μｍはみ出る様に、又Ｐ型となるトランジスタについてはこれを全面覆う様にレジストをパタニング形成し、これをマスクとしてイオンドープ法により例えば不純物燐を１×１０15／ｃｍ2 のドーズ量でドープし、使用済みとなったレジストを除去する。これにより、ＬＤＤ構造のＮ型チャネル型薄膜トランジスタが得られる。この後Ｎ型トランジスタを全面的に覆う様にレジストパタンを形成し、これをマスクとして例えば不純物ボロンを８×１０14／ｃｍ2 のドーズ量でドープし、使用済みとなったレジストを除去する。これにより、Ｐ型トランジスタが作成される。ここで、ランプアニール法によりこれらドープされた不純物を活性化する。この後は、第一実施形態と同じ工程で、表示領域内にはＬＤＤ構造のＮ型トランジスタを画素毎に集積形成し、周辺の駆動回路部にはＬＤＤ構造のＮ型トランジスタとＬＤＤ構造ではないＰ型トランジスタを含むＣＭＯＳ構成の駆動回路を集積形成する。尚、全ての薄膜トランジスタに対し、図示する様に半導体薄膜の上下にゲート電極を設けている。
【００２１】
この様にして作成した表示用薄膜半導体素子を一方の基板とし、透明電極を全面的に形成した対向基板に貼り合わせ、両者の間隙に液晶を封入して液晶表示装置を組み立てた。この液晶表示装置を電圧１３Ｖで駆動させた。入力信号は６Ｖ±４．５Ｖの矩形波である。本実施形態に係る液晶表示装置は何ら劣化を生ずることなく駆動することができた。これと比較する為、上側ゲート電極を欠いた構造の液晶表示装置を作成して動作試験を行なったところ、３０分後に画面右側で特定の線を境に絵が表示されなくなった。これは水平スキャナーを構成する駆動回路の配線が最近接のところでＮ型トランジスタから５μｍしか離れておらず、この配線に電源電圧１３Ｖが印加された時、有機樹脂膜に含まれる可動イオンがトランジスタ上部に集中し、更に配線電界の影響が加わってＮ型トランジスタのリークが増大し、回路が誤動作した為である。
【００２２】
図７は薄膜トランジスタのゲート電圧／ドレイン電流特性を示すグラフである。▲１▼のカーブは上下のゲート電極を備えた薄膜トランジスタのゲート電圧／ドレイン電流特性である。▲２▼のカーブは上側のゲート電極を欠いた薄膜トランジスタのゲート電圧／ドレイン電流特性を示す。グラフから明らかな様に、上側のゲート電極を省くとトランジスタのリークが増大する。半導体薄膜を上下からゲート電極で挟むことによりリークを抑制することができる。本発明はこれにより回路の誤動作や画素トランジスタのリークがない上、画素トランジスタ上にも画素電極パタンを設けられる為、開口率が大きく明るい高精細な液晶表示装置を提供することができる。
【００２３】
図８は、本発明に係る表示用薄膜半導体素子の第四実施形態の一例を示す模式的な部分断面図である。基本的には、図２に示した第一実施形態の断面構造と同様であり、対応する部分には対応する参照番号を付して理解を容易にしている。
異なる点は、パッド配線７を被覆する様に有機又は無機の平坦化膜９を形成した後、その上に金属アルミニウムなどの光反射膜２５を設けたことである。この上に画素毎ＲＧＢに着色された有機着色膜８を形成してカラーフィルタとする。この有機着色膜８の上に透明導電膜からなる画素電極１０をパタニング形成する。
この画素電極１０は有機着色膜８及び平坦化膜９に開口したコンタクトホールを介してパッド配線７に接続している。
【００２４】
最後に、図９は本発明に係る表示用薄膜半導体素子を用いて組み立てられた表示装置の一例を示す模式的な斜視図である。図示する様に、本表示装置は一対の絶縁基板１０１，１０２と両者の間に保持された電気光学物質１０３とを備えたパネル構造を有する。電気光学物質１０３としては液晶材料が広く用いられている。下側の絶縁基板１０１には画素アレイ部１０４と駆動回路部とが集積形成されている。駆動回路部は垂直駆動回路１０５と水平駆動回路１０６とに分かれている。また、絶縁基板１０１の周辺部上端には外部接続用の端子部１０７が形成されている。端子部１０７は配線１０８を介して垂直駆動回路１０５及び水平駆動回路１０６に接続している。画素アレイ部１０４には行状のゲート配線１０９と列状の信号配線１１０が形成されている。両配線の交差部には画素電極１１１とこれを駆動する薄膜トランジスタ１１２が形成されている。薄膜トランジスタ１１２のゲート電極は対応するゲート配線１０９に接続され、ドレイン領域は対応する画素電極１１１に接続され、ソース領域は対応する信号配線１１０に接続している。ゲート配線１０９は垂直駆動回路１０５に接続する一方、信号配線１１０は水平駆動回路１０６に接続している。画素電極１１１をスイッチング駆動する薄膜トランジスタ１１２及び垂直駆動回路１０５と水平駆動回路１０６に含まれる薄膜トランジスタは、本発明に従って作成されたものである。
【００２５】
【発明の効果】
以上説明したように、本発明によれば、薄膜トランジスタの活性層となる半導体薄膜の上下にゲート電極を設けることにより、トランジスタ動作を安定化させている。これにより、トランジスタ上部に多少の可動イオンを含む有機乃至無機の絶縁膜を配置可能となり、更にはその上に画素電極が薄膜トランジスタを覆う様にパタン形成して、高開口率化を実現するものである。画素のレイアウト上、特に画素トランジスタ上まで画素電極が覆わなくてもよい場合でも、長期信頼性の観点から本発明は薄膜トランジスタの動作特性を安定化できる。又、薄膜トランジスタと画素電極の間に厚い絶縁層が存在する為、信号線に画素電極をオーバーラップすることが可能となり、高開口率化に寄与できる。又、画素アレイ部と周辺駆動回路部を一体化した場合でも、周辺駆動回路に含まれる薄膜トランジスタに上下一対のゲート電極を設けることで回路動作を安定化できる。但し、周辺駆動回路において最近接配線までの距離が充分確保できる場合、駆動回路中のトランジスタには上側のゲート電極を必ずしも設ける必要はない。
【図面の簡単な説明】
【図１】本発明に係る表示用薄膜半導体素子の第一実施形態を示す部分平面図及び部分断面図である。
【図２】第一実施形態に係る表示用薄膜半導体素子の部分断面図である。
【図３】第一実施形態の動作説明に供する波形図である。
【図４】第一実施形態の動作説明に供する波形図である。
【図５】本発明に係る表示用薄膜半導体素子の第二実施形態を示す部分平面図及び部分断面図である。
【図６】本発明に係る表示用薄膜半導体素子の第三実施形態を示す部分平面図及び部分断面図である。
【図７】第三実施形態に含まれる薄膜トランジスタの特性を示すグラフである。
【図８】本発明に係る表示用薄膜半導体素子の第四実施形態を示す部分断面図である。
【図９】本発明に係る表示装置を示す模式的な斜視図である。
【図１０】従来の表示用薄膜半導体素子の一例を示す部分平面図である。
【図１１】図１０に示したＸ−Ｘ線に沿って切断した断面図である。
【符号の説明】
１・・・基板、２・・・走査線、３・・・信号線、４・・・半導体薄膜、５・・・下側ゲート電極、６・・・上側ゲート電極、７・・・パッド配線、８・・・有機着色膜、９・・・平坦化膜、１０・・・画素電極、１１・・・ゲート絶縁膜、１２・・・ゲート絶縁膜、１４・・・層間絶縁膜、１５・・・層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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