(57)【特許請求の範囲】
【請求項１】
基板上に配置された集積回路構造の底面を測定する方法であって、
前記基板から前記集積回路構造を除去することにより該集積回路構造の底面の写像を前記基板の上面に暴露するステップと、
前記写像のイメージを取得するステップと、
前記イメージの一部を示す区域的イメージ領域と、該区域的イメージ領域内に配置され、選択的に位置決め可能なテストウインドウと、該テストウインドウの左右の端に一致するポインタと、前記イメージの一部のどこを前記ポインタが指しているかを示す区域的解析領域と、前記ポインタ間の寸法とをグラフィック・ユーザ・インターフェースに示すステップとを含む上記方法。
【請求項２】
前記集積回路構造がゲート導体、スペーサ、ソース領域及びドレイン領域を有する、請求項１に記載の方法。
【請求項３】
原子間力顕微鏡により前記底面の写像を走査することにより前記写像のイメージを取得する、請求項１に記載の方法。
【請求項４】
前記基板から前記集積回路構造を除去するために、１８℃乃至２２℃に維持されたフッ化水素酸内で前記集積回路構造をエッチングする、請求項２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明の技術分野は集積回路の物理的測定である。
【背景技術】
【０００２】  超大規模集積回路（ＶＬＳＩ）技術は、デバイスを監視し、デバッグするために、チップの重要な寸法（ＣＤ）及び欠陥解析（ＦＡ）データの取得を必要とする。例えば、相補型金属酸化膜半導体（ＣＭＯＳ）ポリシリコンゲート導体（ＰＣ）の重要な寸法及び関連するポリシリコンスペーサの寸法は、これらのデバイスに関して通常重要である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】  残念なことに、現在の測定技術は多くの欠点に悩まされている。例えば、インライン走査電子顕微鏡（ＳＥＭ）といった非破壊的測定技術は、プロセス（加工）が完了する前にデータが取られるので、関心ある重要な寸法の代表的なものでははい。同様に、透過型電子顕微鏡（ＴＥＭ）といった破壊的技術は、測定のためにサンプルの垂直方向の切断が必要となり、これは大きな労働力を要し、時間がかかる。さらに、破壊的技術は、通常は、構造全体のＣＤの代表ではない１つの寸法のみを測定するものである。電気的測定は、データが適正に解読される場合には、正確な測定技術となることが分かっている。しかしながら、５０ｎｍより小さいゲート長においては、寄生容量のために、電気的測定技術は正確なものとはならないと予想される。【０００４】  上述の技術は、寸法の体系的変化、位置ずれといった局所的異常、ＰＣ幅の減少又は増大、或いはバンプ（隆起）及び窪み（ｄｅｐｒｅｓｓｉｏｎ）といった欠陥の検出を可能にする、ＰＣ構造の全スパンにわたる寸法データの取得を可能にするものではない。さらに、ＳＥＭデータは、横断面において制限され、平面においてはある程度不正確である。【０００５】  ＰＣのエッチング後の場合を除けば、現在の測定技術の別の欠点は、現在のところ、インラインでの実施（測定）もプロセス終了時の測定も可能でないことである。プロセス終了時の正確なＣＤ測定値を得ることは、この測定値が電気的性能に直接的に関連するので、より望ましい。【０００６】  上記のことを考慮して、当該技術分野においては、半導体のＣＤを測定する改善された方法への必要性がある。
【課題を解決するための手段】
【０００７】  本発明は、集積回路構造の写像（ｉｍｐｒｉｎｔ：インプリント）を測定することによって該構造を測定する方法、上記の測定のための試験部位（ｔｅｓｔ  ｓｉｔｅ）を準備する方法、及びそのようにして形成された集積回路に関する。試験部位を準備する方法は、基板から構造の一部を除去して、除去された構造の底面の写像が基板の上面に暴露することを含む。次いで、構造の底面を測定してＣＤを求めるために用いることができる原子間力顕微鏡（ＡＦＭ）を用いて写像をイメージ化する。ウェハ上の任意のダイ（ｄｉｅ）の任意の位置における構造のインライン測定のために、試験部位の準備を行って、ウェハの全スパンにわたるチップ間における構造の変動を考慮に入れることができる。本発明は、少なくとも４ｎｍの精度での二次元平面的な観測を可能にし、５０ｎｍより小さい全寸法に拡張可能である。本発明はまた、総解析時間（例えば、サンプル準備、データ収集、データ減少）を、既存の技術のおよそ２５％減らすことができる。【０００８】  本発明の上記の及び他の特徴は、以下の本発明の実施形態のより詳細な説明から明らかとなるであろう。【０００９】  以下、本発明の実施形態を、同じ符号が同じ要素を表す図面を参照しながら、詳細に説明する。
【発明を実施するための最良の形態】
【００１０】  付属の図面を参照すると、図１は、測定される構造１２の一実施形態を含む集積回路（ＩＣ）１０を示す。図示された例示的な実施形態においては、構造１２は、一対の電界効果トランジスタ（ＦＥＴ）１４と、基板１６上に配置された他のＩＣコンポーネント２４を含む。基板１６は、シリコンから形成することが好ましい。各ＦＥＴ１４は、一対のスペーサ２０間のゲート酸化物１９上に配置されたゲート導体１８を含む。ソース−ドレーン領域２２は、各ＦＥＴ１４間を延びる。ＩＣ１０の他のコンポーネント２４も示されている。明確にするために示されていないが、全てのコンポーネントは、ページ面方向（ｉｎｔｏ  ｐａｇｅ）に或る程度まで延びる。測定される構造の形態は、大きく変更することができ、すなわち、必ずしもＦＥＴである必要はないことを理解されたい。他の可能な構造には、例えば、分離トレンチ、コンタクトホール、活性シリコン領域、動的ランダムアクセスメモリ（ＤＲＡＭ）のストレージ・ノード・トレンチ開口部、シリサイドのフットプリント、拡散抵抗寸法などがある。さらに、示された構造１２は、簡潔さ及び明瞭さのために簡略化されていることを理解されたい。【００１１】  図２を参照すると、ＩＣ１０の構造１２を測定するための試験部位２６の一実施形態が示されている。試験部位２６は、基板１６の上面３２の構造１２を除去することによって現れた微細な写像３０（図２に大きく拡大されている）を含む。写像３０は、構造１２の底面３４（図１）の水平方向の（ページを横切る及びページ面の中に入る方向）レプリカであり、基板１６上に何らかの構造１２が形成されたときに基板１６の上面３２（図２）に形成される。構造１２の除去によって、上面３２に写像３０が暴露される。図１及び図２に示されるように、構造１２および、それに合わせた底面３４は、各々が写像３０のそれぞれの割り当て部分を形成する、多くのセグメントを含むことができる。写像３０の水平方向の寸法は、除去プロセスの精度範囲内で構造１２の底面３４の寸法と同一である。したがって、写像３０の寸法の測定によって、構造１２の対応する部分の除去された底面の測定値が与えられる。【００１２】  前述のように、測定用の試験部位２６を準備するために、構造１２の除去によって写像３０が暴露するようにしなければならない。ここで用いられる「構造の除去」とは、以下に説明する方法によって除去される構造１２の水平方向に延びる部分を意味する。水平方向に延びる構造１２の全てが除去される必要はない。一実施形態においては、除去は、構造１２の一部を上面３２まで段階的に除去することによって与えられる。すなわち、構造１２の一部を除去し、次いで上面３２に写像３０が暴露されるまで除去ステップを繰り返す。段階的除去は、基板１６を損傷することなく、すなわち基板が無傷であるようにして、構造１２の一部の排除を可能にする。【００１３】  試験部位２６は、多くの方法でＩＣ１０の他のコンポーネント２４から分離することができる。ＩＣ１０から試験部位２６を除去することが適切である場合には、ＩＣ１０の大きいサンプルから試験部位２６を切断し、例えば、準備のためにシリコンスライドに貼り付けることができる。貼��付けは、例えばワックスを用いて行うことができる。周知の又はその後開発された除去プロセスによって、ポリシリコンの上側区域の前段（ｐｒｅｃｕｒｓｏｒ）層分離により試験部位２６の準備を始めることができる。この時点になると、この実施形態においては、試験部位２６をフッ化水素（ＨＦ）酸浴中で繰り返し撹拌することによって、構造１２の一部を段階的に除去するのが有利であることが分かった。すなわち、残存する上にあるフィルムを除去して写像３０を残す。現在公知の又は最近開発された手法で撹拌を行うことができる。１つの撹拌方法は、およそ１００〜１０００ＲＰＭで作動する磁気撹拌器を用いることである。一実施形態においては、１８℃〜２２℃の範囲、好ましくは約２１℃の温度にＨＦ酸を維持するのが有利であることも分かった。各撹拌ステップ、すなわち除去ステップは、先行する撹拌ステップに比べて短縮化される。使用する実際の持続時間は、作製する構造１２に応じて変化する。例示的な持続時間は、１層あたりおよそ３０秒であり、およそ３分で始まる。各撹拌ステップの後に、試験部位２６が水で、例えば脱イオン水ですすがれ、その後、例えば清浄な乾燥空気又は窒素ブローを用いて乾燥される。その後、複製フィルム又は透明テープを用いて試験部位上の異物を除去することができる。構造１２を段階的に除去するための上述の技術は、プロセスを完了するのに利用可能な唯一の方法ではないことを理解されたい。したがって、本発明は、請求項において与えられた以外のこの特定の技術に限定されるべきではない。さらに、上記の例示的な実施形態は、製造設備における実施に関して変更することができる。【００１４】  他の状況においては、ＩＣ１０から試験部位２６を除去するのは不適切となるか又は不利となることがあり得る。この場合には、結果として得られるＩＣが、構造１２の除去された底面３４の写像３０を基板１６の上面３２に含むときに、試験部位２６は、ＩＣ１０上のそのままの位置に（ｉｎ−ｓｉｔｕ）準備することができる。試験部位２６は、ＩＣ１０の動作上要求されない部分として設計に含められるが、他の動作コンポーネントと同じ確立された技術を用いて製作される。試験部位２６は、追加のマスクを用いて後工程（ＢＥＯＬ）のプロセスから保護することができる。測定のための構造１２の除去は、上述したのと同様に、しかし試験部位２６の除去なしで、制御されたＨＦ酸を用いて与えることができる。この場合には、試験部位２６における構造１２の除去は、ＩＣ１０の他のコンポーネント２４の動作に害を及ぼさない。この手法で、ＩＣ１０を破壊することなくＩＣ１０の構造１２を測定することができる。【００１５】  写像３０が暴露されると、写像３０を測定することによって構造１２の底面３４を測定することができる。図２に示されるように、一実施形態においては、測定は、原子間力顕微鏡（ＡＦＭ）４０を用いて走査し、写像３０の三次元イメージを撮ることによって与えられる。一実施形態においては、ＡＦＭ４０は、三次元イメージを得るために実装された一次元ＡＦＭである。ＡＦＭは、プローブ４２に結合されたセンサ区域４４及びデータプロセッサ区域４６を含む周知の形式の走査プローブ顕微鏡であ���。当業者には公知であるように、ＡＦＭは、高解像度三次元イメージを生成する。ＡＦＭ４０を用いる測定は、使用前にＡＦＭ４０を校正するための、既知の線形寸法についての構造の測定、例えばＮＩＳＴ追跡可能標準（例えばピッチ制御グリッド）についての構造の測定といった前段ステップを含む。さらに、使用中にプローブ４２が損傷されていないこと、又はＡＦＭ４０駆動制御機構（図示せず）がドリフトしないことを保証するために、使用後に既知の線形寸法の測定を行うことができる。一実施形態においては、実際の測定は、未使用のプローブ４２を用いて行われる。【００１６】  図３は、試験部位２６の例示的な三次元イメージ５０を示す。図示された例においては、イメージ５０は、光の点を与え、部分斜視図となるように回転させることによって、凹凸（レリーフ）が良く示されるようにディジタル的に修正されている。イメージ５０は、ゲート導体１８、スペーサ２０及びソース−ドレーン領域２２を含むＦＥＴ１４（図１）の底面３４の写像を含む写像３０の形状（ｔｏｐｏｇｒａｐｈｙ）を示す。このデータに基づいて、例えば、ゲート長及びスペーサ幅の寸法を確かめることができる。【００１７】  図４Ａ〜４Ｃは、ＡＦＭ４０処理ソフトウェアによって与えられたグラフィカル・ユーザ・インターフェース（ＧＵＩ）５８を示し、データ解析が示されている。図４Ａは、インラインテスト（「ＩＬＴ」）ポリＣＤカーフ（ｋｅｒｆ）構造を示し、図４Ｂは同じダイ上のゲートアレイのポリゲート線の写像を示し、図４Ｃはカーフ性能回路のポリゲート線の写像を示す。従来のＡＦＭ４０処理ソフトウェアは、データ解釈及び寸法計算を可能にする。例えば、図４Ａ〜４Ｃの各々は、イメージの区域的表現６４（左下隅）が与えられる区域的解析領域６２を含む。区域的表現６４の各々は、評価中のイメージ５０（図１）の区域を示し、テストウィンドウ６３の選択的な位置決めを可能にする。区域的イメージ領域６５（左上隅）は、テストウィンドウ６３の左右の端に一致するポインタ６０（下向き矢印）を含む。ＡＦＭ４０ソフトウェアは、テストウィンドウ６３内の、例えばポインタ６０間の寸法を、平均することといった多くの統計学的手法で計算することができる。したがって、測定される寸法は、二次元領域にわたって求めることができ、それは単なる一次元断面スナップショットよりも、機能的デバイスのより正確な表現である。測定の結果が各ＧＵＩ５８の右側に示されている。図４Ａにおいては、ゲート１８（図１）の長さは８９．０７４ｎｍ±４ｎｍとして報告され、図４Ｂにおいては、長さは９３．６１４ｎｍ±４ｎｍとして報告され、図４Ｃにおいては、長さは９１．４２１ｎｍ±４ｎｍとして報告される。図示されるように、種々の他のデータ報告、及び統計学的計算は、全て、従来のソフトウェア、例えば、Ｄｉｇｉｔａｌ  Ｉｎｓｔｒｕｍｅｎｔｓ社のＩｍａｇｅ  Ｐｒｏｃｅｓｓｉｎｇ  Ｓｏｆｔｗａｒｅ  Ｖ５．１２Ｒ２によって容易に与えられる。【００１８】  実際の寸法に加えて、イメージ５０（図３）はまた、異常及び／又はフォトリソグラフィの位置ずれといった欠陥（ｄｅｆｅｃｔ）の検出を可能にする。欠陥は、次元的解釈を通じて、及び視覚的に判��することができる。後者の技術に関しては、図４Ａ〜４Ｃの各々はまた、検討の対象となっているイメージ５０の一部を示す区域的イメージ領域６４を含む。図４Ｂを参照すると、イメージ領域６４中の湾曲した線は意図的に与えられるものであるが、イメージ領域６４において欠陥を視覚的に容易に明白に検出することができる。さらに、幾つかの場合には、イメージ５０（図３）において欠陥を検出することができる。例えば、イメージ５０中の丸みのある領域７０は、位置がずれているコンタクトを示す。【００１９】  上記のＩＣ構造を測定する方法、試験部位を準備する方法、及びそのようにして形成されたＩＣは、例えば、ポリシリコン配線端の粗さ（ＬＥＲ）、電界効果トランジスタ（ＦＥＴ）チャネル寸法（長さ及び幅）、側壁スペーサ寸法（長さ及び幅）、チップ上のいずれかの場所に配置された選択された単一のデバイスについて、シリコンレベルでのオーバーレイ測定の正確な測定／検出を可能にする。さらに、そのとき、局所的拡大又は縮小といったＦＥＴチャネル異常、バンプ又は窪みといったＦＥＴチャネル欠陥を正確に定量化することができる。本発明は、ウェハ上の任意のダイの任意の位置での構造のインライン測定のために実施することができる。本発明は、少なくとも４ｎｍの精度での二次元平面的な観測を可能にし、５０ｎｍより小さい全寸法に拡張可能である。本発明はまた、総解析時間（例えば、サンプル準備、データ収集、データ減少）を既存の技術のおよそ２５％減らすことができる。【００２０】  本発明は、上記で概説された特定の実施形態と組み合わせて説明されたが、多くの代案、修正、及び変更が当業者には明らかとなることは明白である。したがって、上に記載された本発明の実施形態は、限定ではなく説明のためのものであることが意図されている。特許請求の範囲の請求項に定められる本発明の精神及び範囲から逸脱することなく、種々の変更を加えることができる。
【産業上の利用可能性】
【００２１】  本発明は、集積回路の構造の底面の寸法を測定するのに有用である。
【図面の簡単な説明】
【００２２】
【図１】測定される構造を含むＩＣを示す。
【図２】写像を含む図１のＩＣの試験部位を示す。
【図３】図２の写像の三次元イメージを示す。
【図４Ａ】データ解析のグラフィカル・ユーザ・インターフェースを示す。
【図４Ｂ】データ解析のグラフィカル・ユーザ・インターフェースを示す。
【図４Ｃ】データ解析のグラフィカル・ユーザ・インターフェースを示す。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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