(57)【特許請求の範囲】
【請求項１】
半導体チップの中央部にそれぞれ複数のパッドが配列されたパッド配列を上側パッド配列と下側パッド配列の２列備えた半導体装置において、前記パッド配列された部分が開口されたエラストマ開口部を有するエラストマにより前記半導体チップとパッケージ基板とを接着し、前記パッケージ基板は前記パッド配列された部分がそれぞれ開口されたＴＡＢテープ開口部により２分された上側及び下側配線領域を有し、前記上側及び下側配線領域のいずれかの配線領域に配置されたボールランドとその反対側の領域に配設されたパッドとを、前記ＴＡＢテープ開口部に設けた架橋部に配設した配線により接続することを特徴とする半導体装置。
【請求項２】
前記上側及び下側配線領域のいずれかの配線領域に配置されたボールランドとその反対側の領域に配設されたパッドとを接続する配線を最短になるように、前記架橋部を設けることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記パッケージ基板の前記上側パッド配列と前記下側パッド配列との間の領域には、さらに吊りパターンＴＡＢリードを備えた吊りパターンが設けられ、前記上側パッド配列に配列されたパッドには前記上側配線領域のＴＡＢリードと前記吊りパターンＴＡＢリードとをダブルボンディングし、前記下側パッド配列に配列されたパッドには前記下側配線領域のＴＡＢリードと前記吊りパターンＴＡＢリードとをダブルボンディングすることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記パッケージ基板の前記上側パッド配列と前記下側パッド配列との間の領域には、さらに吊りパターンＴＡＢリードを備えた吊りパターンが設けられ、前記吊りパターンは、前記架橋部上において前記上側配線領域及び前記下側配線領域の方向に延在し、かつ、前記パッケージ基板の配線と接続する連結パターンを有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記吊りパターンをＧＮＤ（ＶＳＳ）電位あるいは電源（ＶＤＤ）電位とすることを特徴とする請求項３又は請求項４に記載の半導体装置。
【請求項６】
前記上側及び下側配線領域のいずれかの配線領域に配置されたボールランドとその反対側の領域に配設されたパッドとを接続する配線は、前記ボールランドと同じ側の領域に配設されたパッドにも接続されることを特徴とする請求項１に記載の半導体装置。
【請求項７】
複数のパッドが配列された上側パッド配列および下側パッド配列の２列のパッド配列を中央部に備えた半導体チップと、前記半導体チップに接着され、前記パッド配列された部分が開口されたＴＡＢテープ開口部により上側配線領域と下側配線領域とに２分されたパッケージ基板と、前記上側配線領域および前記下側配線領域の前記パッケージ基板に設けられたＴＡＢリードと、前記上側パッド配列と前記下側パッド配列との間の前記パッケージ基板に設けられた吊りパターンＴＡＢリードを備える吊りパターンと、を有し、
前記上側パッド配列に配列されたパッドは、前記上側配線領域のＴＡＢリードおよび前記吊りパターンＴＡＢリードにダブルボンディングされ、前記下側パッド配列に配列されたパッドは、前記下側配線領域のＴＡＢリードおよび前記吊りパターンＴＡＢリードにダブルボンディングされていることを特徴とする半導体装置。
【請求項８】
前記吊りパターンをＧＮＤ（ＶＳＳ）電位あるいは電源（ＶＤＤ）電位とすることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特にパッケージ端子と接続される半導体チップのパッド配置、及び配置されたパッドとパッケージ端子との接続方法に関する。
【背景技術】
【０００２】
近年、半導体装置は高速化、大規模集積化とともに、装置の小型化のためにパッケージの小型化が進められている。例えばダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと略記する）においては、メモリ容量１Ｇビットと大容量で、しかも小型パッケージに搭載された製品が開発されている。小型のパッケージとして、パッケージ基板にソルダーボールを配列した表面実装型のボールグリッドアレイ（以下、ＢＧＡと略記する）が採用されている。これらのＢＧＡのソルダーボールの配置は規格化され、標準化されている。従って規格化されたＢＧＡのソルダーボールの配置に応じたチップ内の信号パッド、ＶＤＤ／ＶＳＳパッド配置が必要となる。
【０００３】
ＤＲＡＭチップ内のＶＤＤ／ＶＳＳパッドは、お互いの回路ブロックのノイズに影響されないように分離され、複数種設けられている。例えば大電流を要する電源種は他の電源種のノイズ源となることからワード線昇圧発生回路用外部電源／ＧＮＤ（ＶＤＤＰ／ＶＳＳＰ）や、センスアンプ回路用外部電源／ＧＮＤ（ＶＤＤＳＡ／ＶＳＳＳＡ）は分離されている。しかしパッケージではこれら複数の電源種に対応したボールランドは存在せず単一種のみであり、パッケージ配線経路中で集約されて同電位となる。つまりＤＲＡＭチップ内の分離された複数の電源種（ＶＤＤ／ＶＳＳ、ＶＤＤＰ／ＶＳＳＰ、ＶＤＤＳＡ／ＶＳＳＳＡ）等は、パッケージとしては単一の電源種（ＶＤＤ／ＶＳＳ）としてまとめられている。
【０００４】
これらの従来のＤＲＡＭチップとパッケージとの電源／ＧＮＤの接続の概略平面図として、図１に全体図、図２に右端部の詳細図、図３に左端部の詳細図を示す。この半導体装置は、立体的にＤＲＡＭチップ１、エラストマ、パッケージ基板が積層され、樹脂封止されたＢＧＡである。エラストマによりＤＲＡＭチップ１とパッケージ基板とが接着され、パッケージ基板には外部との接続ピンとしてのソルダーボールが備えられている。
【０００５】
ＤＲＡＭチップ１には１列に配置された複数のパッド２が配置されている。エラストマはＤＲＡＭチップの複数のパッド２が配置された部分を開口した開口部３を有する。パッケージ基板は複数のボールランド５、配線６を備え、エラストマの開口部３に対応して開口されたＴＡＢテープ開口部４を有する。ＴＡＢテープ開口部４の配線６の先端部（ＴＡＢリードとも呼ばれる）は、パッドにボンディングされる。パッケージ基板は、ＴＡＢリードによりＤＲＡＭチップのパッドと接続され、配線６によりソルダーボールが設けられるボールランド５に接続される。これらのエラストマ開口部及びＴＡＢテープ開口部は、半導体装置としては封止樹脂で充填されるスペースである。
【０００６】
ＤＲＡＭチップのＶＤＤ／ＶＳＳパッドはループインダクタンス低減等の理由により電源種別にそれぞれのＶＤＤパッド、ＶＳＳパッドが隣接(ペアリング)して配置される。パッケージ観点で見た場合、それぞれ同電位である複数種の電源／ＧＮＤが交互に配置されることとなる。しかしパッドは１列配置であることから、半導体チップの上下方向のいずれにも配線可能である。上側にある電源ボールランド５−１に対してはＶＤＤパッドからの電源配線６−１を上側に配線することで配線できる。同様に下側にあるＧＮＤボールランド５−２に対してはＶＳＳパッドからのＧＮＤ配線６−２を下側に配線することで配線できる。このように上下関係なく、パッド２から近傍にある電源／ＧＮＤボールランド５に配線することができる。
【０００７】
ＤＲＡＭチップの右端部には、上側に電源（ＶＤＤ）ボールランド５−１、下側にＧＮＤ（ＶＳＳ）ボールランド５−２があり、この領域の配線引出し方向は必然的に電源配線６−１が上側、ＧＮＤ配線６−２は下側となる。図２の詳細図を参照すると、ＤＲＡＭチップは右側から左側へセンスアンプ回路用外部電源（ＶＤＤＳＡ／ＶＳＳＳＡ）パッド、ワード線昇圧発生回路用外部電源（ＶＳＳＰ／ＶＤＤＰ）パッド、一般用外部電源（ＶＤＤ／ＶＳＳ）パッド及び内部降圧回路用外部電源（ＶＳＳＩ／ＶＤＤＩ）パッドが配置されているとする。
【０００８】
各ＶＤＤ／ＶＳＳパッド２は隣接(ペアリング)して各々配置される。上側の電源（ＶＤＤ）ボールランド５−１は電源配線６−１を経由して、その配線先端部のＴＡＢリードにて、パッドとボンディング接続される。同様に下側のＧＮＤ（ＶＳＳ）ボールランド５−２はＧＮＤ配線６−２、その配線先端部のＴＡＢリードにて、パッド２とボンディング接続される。
【０００９】
しかし、図３に示す左端部においては、元々パッケージ左下部分に接続可能な電源／ＧＮＤボールランドがないことから、下側に引出された電源配線６−１は、パッケージを１／４周するような長いルートを余儀なくされる。逆に下側に引出す配線をＧＮＤとした場合には、更に長いルートとなり右端部近くのＧＮＤボールランド５−２と接続され、パッケージを約半周することになる。
【００１０】
また最近ではメモリの大容量化に伴い大面積のチップが開発されている。しかし、ＤＩＭＭ搭載時の制限などから、大面積ながらもパッド配置領域の縮小が要求される。そのため図４に示すように周囲にメモリアレイブロック１１を配置し、チップ中央部に集約して２列にパッドを配置する。このセンターパッドを２列配置とした場合では、上記と同様の設計指針でＶＤＤ／ＶＳＳパッドを配置していくと、センターパッドが1列の場合のような配線引出し方向の選択はできない。
【００１１】
センターパッド列上側に配置したときは上側に、下側に配置したときは下側にしか引出すことができず、配線方向として選択の余地はない。したがってセンターパッド列左端に配置したＶＤＤ／ＶＳＳパッドは、パッケージを半周するような非常に長いルートとなり、またボールランドまで接続できないパッドがいくつか発生することになる。図５においては右上領域に配置されたＶＳＳパッド、ＶＤＤパッド、ＶＤＤパッド、ＶＳＳパッドの最後のＶＳＳパッドは配線不可となっている。また左下領域のＶＳＳパッド、ＶＤＤパッド、ＶＤＤパッド、ＶＳＳパッドの最後のＶＳＳパッドも配線不可となってしまう。
【００１２】
さらに図６にはめっきリード配線を有する場合を示す。ＤＲＡＭにおいては多ビット製品がシリーズ化され、例えば４ビット（ｘ４）製品と８ビット（ｘ８）製品はボンディングオプションとなっている。ｘ４製品ではｘ８製品に比較して、データ（ＤＱ）ピンのうち上位４Ｂｉｔピンが未接続（ＮＣ）ピンとなる。未接続（ＮＣ）ピンとなるＮＣボールランドはめっき配線によりパッケージ基板端部に接続される。このめっき配線はパッケージ基板の端部に向かって配線されるために、めっきリード配線を迂回して配線される。このため、ｘ４製品では更に複雑な配線ルートとなり、配線長が長くなる。
【００１３】
このように半導体装置は大規模集積化され、チップ内のセンターパッドが２列配列されることで、パッケージのボールランドとチップのパッド間を接続する配線長が長くなるとか、あるいは接続できないという事態が発生している。特に複数の電源種に分離された電源配線において顕著である。センスアンプ回路用外部電源（ＶＤＤＳＡ／ＶＳＳＳＡ）、あるいはワード線昇圧発生回路用外部電源（ＶＤＤＰ／ＶＳＳＰ）のような電源種は、信号線へのノイズ源とならないこと、かつ効率良くチップ全体に給電できること、などそのパッド配置位置は十分に配慮する必要があることによる。このように複数の電源種を有する電源配線においては、パッケージのボールランドとチップのパッド間を低抵抗、かつ短い配線で接続できないという問題が発生している。
【００１４】
電源配線、チップのパッド配置に関する特許文献として下記文献がある。特許文献１（特開平１１−３４０４３８）では、チップ内の電源配線をメッシュ状に配線して電源強化している。また特許文献２（特開平０９−１０７０８１）ではジグザグに配置された２列のセンターパッドに複数の電源パッドを備えている。特許文献３（特開平０５−３４３６３４）ではメモリセルアレイを周囲に配置し、その中央に２列のパッドを備えることで、ビット切換を容易にしている。特許文献４（特開平０５−２５１４９５）では２列のセンターパッドを備え、ボンディングオプションにより対称なピン配置となる２種類の半導体装置とする。しかし、これらの特許文献においては、本願発明の課題である２列パッド配列によるパッケージとチップ間の電源／ＧＮＤ接続が複雑化、あるいは接続できないという問題は記載されていない。したがって本願課題を解決する手段も示唆されていない。
【００１５】
【特許文献１】特開平１１−３４０４３８号公報
【特許文献２】特開平０９−１０７０８１号公報
【特許文献３】特開平０５−３４３６３４号公報
【特許文献４】特開平０５−２５１４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記したように、大規模集積化された半導体装置においては、半導体チップ中央部に配置するパッド列は２列配置が望まれる。しかし２列パッド配列では、上下に２分されたパッドはパッケージ基板の同じ側の配線領域のみ利用することになる。そのため、パッケージのボールランドとチップのパッド間の接続が複雑化する事態が発生している。また半導体装置の内部では複数の電源種が使用されることで、その電源間のノイズを排除するために特定の電源種のパッドはセンターパッドの端部に集中配置される。そのためにパッケージのボールランドとチップのパッド間の電源／ＧＮＤ接続はさらに複雑化し配線長が長くなる、あるいは接続できないという問題となる。このようにパッケージのボールランドとチップの複数のパッド間を低抵抗、かつ短い配線で接続できないという問題がある。
【００１７】
本願の目的は、上記した問題に鑑み、パッケージのボールランドとチップの複数のパッド間を低抵抗、かつ短い配線で接続し電源電圧を安定供給することで、安定動作可能な半導体装置を提供することである。
【課題を解決するための手段】
【００２１】
本願の半導体装置は、半導体チップの中央部にそれぞれ複数のパッドが配列されたパッド配列を上側パッド配列と下側パッド配列の２列備え、前記パッド配列された部分が開口されたエラストマ開口部を有するエラストマにより前記半導体チップとパッケージ基板とを接着し、前記パッケージ基板は前記パッド配列された部分がそれぞれ開口されたＴＡＢテープ開口部により２分された上側及び下側配線領域を有し、前記上側及び下側配線領域のいずれかの配線領域に配置されたボールランドとその反対側の領域に配設されたパッドとを、前記ＴＡＢテープ開口部に設けた架橋部に配設した配線により接続することを特徴とする。
【００２２】
本願の半導体装置においては、前記上側及び下側配線領域のいずれかの配線領域に配置されたボールランドとその反対側の領域に配設されたパッドとを接続する配線を最短になるように、前記架橋部を設けることを特徴とする。
【００２３】
本願の半導体装置は、複数のパッドが配列された上側パッド配列および下側パッド配列の２列のパッド配列を中央部に備えた半導体チップと、前記半導体チップに接着され、前記パッド配列された部分が開口されたＴＡＢテープ開口部により上側配線領域と下側配線領域とに２分されたパッケージ基板と、前記上側配線領域および前記下側配線領域の前記パッケージ基板に設けられたＴＡＢリードと、前記上側パッド配列と前記下側パッド配列との間の前記パッケージ基板に設けられた吊りパターンＴＡＢリードを備える吊りパターンと、を有し、前記上側パッド配列に配列されたパッドは、前記上側配線領域のＴＡＢリードおよび前記吊りパターンＴＡＢリードにダブルボンディングされ、前記下側パッド配列に配列されたパッドは、前記下側配線領域のＴＡＢリードおよび前記吊りパターンＴＡＢリードにダブルボンディングされていることを特徴とする。
【００２５】
前記吊りパターンをＧＮＤ（ＶＳＳ）電位あるいは電源（ＶＤＤ）電位とすることを特徴とする。
【発明の効果】
【００２６】
本発明の半導体装置は、パッドとボールランドとの接続をＴＡＢテープ開口部に設けた架橋部の配線により接続する。あるいは吊りパターンのＴＡＢリードを用いたダブルボンディングにより接続する。さらに吊りパターンをパッケージ基板の配線パターンと連結させ直接接続する。これらの接続により上側と下側に分離されたパッドとボールランドの接続が短い配線長で可能となる効果が得られる。配線長を短くすることで、配線における電圧ドロップの低減ひいては動作マージンの向上に効果がある。パッケージ配線長を例にとると、最も短縮率の大きいケースでは１５．８mmから３．９mmと７５％の低減を達成した。
【発明を実施するための最良の形態】
【００２７】
本発明について、図面を参照して以下詳細に説明する。本発明の半導体チップ１は、図４に示すように、周囲にメモリアレイブロック１１が配置され、そのセンター部分にそれぞれ複数のパッド２が配列が２列レイアウトされている。さらにこの半導体チップにおいては複数種類のＶＤＤ／ＶＳＳのパッドが設けられている。例えば通常回路用外部電源（ＶＤＤ／ＶＳＳ）パッド、センスアンプ回路用外部電源（ＶＤＤＳＡ／ＶＳＳＳＡ）パッド、ワード線昇圧発生回路用外部電源（ＶＤＤＰ／ＶＳＳＰ）パッド、内部降圧電源回路用外部電源（ＶＤＤＩ／ＶＳＳＩ）がある。このうちセンスアンプ回路用外部電源（ＶＤＤＳＡ／ＶＳＳＳＡ）パッドや、ワード線昇圧発生回路用外部電源（ＶＤＤＰ／ＶＳＳＰ）パッドは電源ノイズの発生源となりやすいことからセンターパッドの両端に集中配置される。
【００２８】
これらのセンスアンプ回路用外部電源（ＶＤＤＳＡ／ＶＳＳＳＡ）パッド、又はワード線昇圧発生回路用外部電源（ＶＤＤＰ／ＶＳＳＰ）パッドを２列センターパッドの両端に配置するケースを考察する。配置方法は種々考えることができ、一例としてセンスアンプ回路用外部電源（ＶＤＤＳＡ／ＶＳＳＳＡ）パッドの配置例を図７〜図１１に示す。図７では２列センターパッドの両端にセンスアンプ回路用外部電源（ＶＤＤＳＡ／ＶＳＳＳＡ）パッド組を４組配置したもので、大面積のチップ全域に効率よく給電できる配置である。
【００２９】
図８、図９はセンスアンプ回路用外部電源（ＶＤＤＳＡ／ＶＳＳＳＡ）パッド組を２組配置したケースである。２組配置の場合には対称性を重視し、図８に示すようにＶＤＤＳＡ／ＶＳＳＳＡパッド組を上列左端と下列右端に配置する。あるいは逆に図９に示すようにＶＤＤＳＡ／ＶＳＳＳＡパッド組を下列左端と上列右端に配置する。更にセンスアンプ回路用外部電源（ＶＤＤＳＡ／ＶＳＳＳＡ）パッド組を３組配置可能なケースを図１０、図１１に示す。この場合には、対称性を確保できないため図８あるいは図９をベースとして、パッドの配置されていないパッド列端にＶＳＳパッド（ＶＳＳＳＡ）を各1個ずつ追加配置した構成となる。対称性を確保できないケースではＶＳＳパッドが優先して配置される。
【００３０】
また図７〜図１１のパッド配置においては、電源（ＶＤＤ）パッド、ＧＮＤ（ＶＳＳ）パッドを隣接して配置したが、上下側に向き合わせて配置することもできる。このように１種類のＶＤＤ／ＶＳＳパッドにおいても、何組のパッドを配置するかにより、いろんなケースが考えられる。
【００３１】
以下、各種のチップパッドとパッケージのボールランド間の電源／ＧＮＤ配線の接続を、実施例に従って説明する。実施例においては、半導体チップはその中央部に２列のセンターパッドを備えている。センターパッド端部には、センスアンプ回路用外部電源（ＶＤＤＳＡ／ＶＳＳＳＡ）パッドおよびワード線昇圧発生回路用外部電源（ＶＤＤＰ／ＶＳＳＰ）をそれぞれ対称となるよう２組以上を配置するものとする。
【００３２】
その他のＶＤＤ／ＶＳＳパッドについて、ＶＤＤパッドを２列パッド列中のいずれかの列に配置し、ＶＳＳパッドはもう一方の列に配置、かつ対応する電源種のＶＤＤパッドとＶＳＳパッドが向き合ったパッド配置構成を有する。ＴＡＢテープ開口部の架橋、ダブルボンディングあるいは吊りパターンによりＴＡＢテープ開口部により上下に二分された配線領域間の接続を可能とするものである。また図の中では、ＶＤＤ／ＶＳＳパッドは、単にＶ／Ｇと記載することがある。
【実施例１】
【００３３】
実施例１として、図１２、図１３を用いて説明する。図１２に半導体装置の右端部のパッドとボールランド間の電源／ＧＮＤ接続図、図１３に半導体装置の左端部のパッドとボールランド間の電源／ＧＮＤ接続図を示す。この半導体装置は、ＤＲＡＭチップ１、エラストマ、パッケージ基板が積層され、中間のエラストマによりＤＲＡＭチップ１とパッケージ基板が接着されている。
【００３４】
ＤＲＡＭチップ１には、それぞれ複数のパッド２が配列されたパッド配列が２列配置されている。エラストマはＤＲＡＭチップの複数のパッド２が配置された部分が大きく開口したエラストマ開口部３を有している。パッケージ基板は複数のボールランド５、配線６を備え、エラストマ開口部３において上下のパッド配列ごとに開口された２つのＴＡＢテープ開口部４を有している。ＴＡＢテープ開口部４において、配線６の先端部をなすＴＡＢリードとパッドとがボンディング接続される。パッケージ基板は、配線層が１層であり、ボールランドには外部ピンとしてソルダーボールが設けられる。
【００３５】
図１２においては、２列のセンターパッド配列で上側、下側に配置された配列を列Ａ、列Ｂとする。同電源種のＶＤＤ／ＶＳＳパッド各1個を同じ列内で隣接させず、それぞれ列Ａ、列Ｂに互いに向き合うように対向して配置されている。領域Ｃに関して接続の対象となる電源／ＧＮＤボールランドは  列Ａ側（チップ上側）に電源ボールランド５−１Ｃ、列Ｂ側（チップ下側）にＧＮＤボールランド５−２Ｃである。そのため、列Ａ側に３個のＶＤＤパッドを、列Ｂ側に３個のＶＳＳパッドを配置した。列Ａ側の３個のＶＤＤパッドは電源配線６−１Ｃにより電源ボールランド５−１Ｃに接続できる。列Ｂ側の３個のＶＳＳパッドはＧＮＤ配線６−２ＣによりＧＮＤボールランド５−２Ｃに接続できる。
【００３６】
領域Ｄ、領域Ｅでは領域Ｃと逆で、列Ａ側にＶＳＳパッドを、列Ｂ側にＶＤＤパッドを配置した。列Ａ側のＶＳＳパッドはＧＮＤ配線６−２Ｄ、６−２ＥによりそれぞれＧＮＤボールランド５−２Ｄ、５−２Ｅに接続できる。列Ｂ側のＶＤＤパッドは電源配線６−１Ｄ、６−１Ｅによりそれぞれ電源ボールランド５−１Ｄ、５−１Ｅに接続できる。ここで同じ領域で近傍に配置されたパッドを総称してパッド群と呼ぶことがある。図１２においては、電源／ＧＮＤの配置としてパッケージのボールランドと半導体チップのパッドとが同じ側にあることから、効率よく短い配線で接続できる。
【００３７】
図１３の領域Ｆにおいては、列Ａ側の配線領域には電源ボールランド５−１Ｆ、およびＧＮＤボールランド５−２Ｆが存在し、列Ｂ側の配線領域には電源およびＧＮＤボールランドが存在しない。従って列Ａ側に全てのＶＤＤ／ＶＳＳパッドを配置したいが、パッド配置領域の制限から両列に均等に配置せざるを得ないケースである。本ケースでは列Ａ側にＶＤＤパッドを、列Ｂ側にＶＳＳパッドを配置する。そのために上側のＧＮＤボールランド５−２Ｆと下側のＶＳＳパッドとを接続するための架橋部７を設けている。パッケ−ジの配線領域を上下に二分割しているＴＡＢテープ開口部４の一部に架橋部７を設け、架橋部７上に配線を設けることで接続する。
【００３８】
下側の列ＢのＶＳＳパッドは、架橋部７上を経由するＧＮＤ配線６−２Ｆにより上側の配線領域にあるＧＮＤボールランド５−２Ｆと接続する。上側の列ＡのＶＤＤパッドは、上側の配線領域にある電源ボールランド５−１Ｆと接続する。このように架橋部を設け配線することで下側のパッドと上側のボールランドが配線可能となる。ＴＡＢテープの架橋部７はＴＡＢテープ開口部４を開口するときに、開口しないで残すことで形成できる。
【００３９】
本実施例においては、半導体チップはパッド配列を２列備え、ＶＤＤ／ＶＳＳパッド群のそれぞれを、ボールランドに出来るだけ対比させるように上側又は下側に配列する。上側及び下側に分離された領域で同一領域に配置されたボールランドとパッドが、電源又はＧＮＤのうち同種であればそのまま接続し、異なる場合にはＴＡＢテープ開口部に設けた架橋部の配線により配線する。架橋部の配線により上側と下側に分離されたパッドとボールランドの接続が可能となる。上側と下側に分離されたパッドとボールランドとを短い配線で接続することで安定動作する半導体装置が得られる。
【実施例２】
【００４０】
実施例２として、図１４を用いて説明する。図１４にパッドとボールランド間の電源／ＧＮＤ接続図を示す。本実施例は、センターパッドの両端部の電源／ＧＮＤのパッド群には、上側の列ＡにＶＤＤパッドとＶＳＳパッドがあり、さらに列Ｂ側にもＶＤＤパッドとＶＳＳパッドが混在する実施例である。
【００４１】
半導体装置の下側には１つのＧＮＤボールランド５−２が配置されており、左端部のＶＳＳパッドのＧＮＤ配線６−２の配線長が非常に長くなっている。そのため、列ＢのＶＳＳパッドをダブルボンディングすることで上側のＧＮＤボールランド５−２にも接続する。左端部において、列ＢのＶＳＳパッドと吊りパターン、吊りパターンと列ＡのＶＳＳパッドとをボンディングすることで、パッケージ基板の上側と下側を接続する。これまでフロ−ティングであったパッケージ基板の吊りパターン８をＶＳＳ電位とし、上側と下側のパッドのそれぞれに吊りパターンのＴＡＢリードとＧＮＤ配線６−２のＴＡＢリードとをダブルボンディングする。すなわち最端部のＶＳＳパッドには通常のＴＡＢリードと、吊りパターンからのＴＡＢリードの２つがボンディングされる。このように１つのパッドに対し２つのＴＡＢテープのリードをボンディングすることをダブルボンディングと呼ぶ。
【００４２】
このように最端部の列ＢのＶＳＳパッド及び列ＡのＶＳＳパッドをダブルボンディングすることで、ＶＳＳ電位の吊りパターン８を経由して、上側のＧＮＤボールランド５−２に接続する。下側にあるＧＮＤボールランド５−２より短経路のＧＮＤボールランド５−２との接続が可能になり、ＴＡＢテープ開口部４により上下に二分された配線領域の相互接続が可能となる。その他のパッドとボールランド間の電源／ＧＮＤ配線は、実施例１と同様にＶＤＤパッドは電源配線６−１により電源ボールランド５−１と接続され、ＶＳＳパッドはＧＮＤ配線６−２によりＧＮＤボールランド５−２とそれぞれ接続される。
【００４３】
本実施例においては、半導体チップは複数のパッドが配列された２列のパッド配列を備え、ＶＤＤ／ＶＳＳパッドのそれぞれを、電源／ＧＮＤボールランドと接続する。これまでフローティングであったパッケージ基板の吊りパターンをＶＳＳ電位とし、吊りパターンのＴＡＢリードを上側及び下側に配置されたＶＳＳパッドと接続する。このようにＶＳＳパッドへダブルボンディングすることで、ＴＡＢテープ開口部およびエラストマ開口部により、パッケージ配線領域が上下に二分された領域間を短い配線で接続することで安定動作可能な半導体装置が得られる。
【実施例３】
【００４４】
実施例３として、図１５を用いて説明する。図１５にパッドとボールランド間の電源／ＧＮＤ接続図を示す。本実施例においては、実施例１の架橋部による配線接続、実施例２の吊りパターンによるダブルボンディング接続とともに、吊りパターンをパッケージ基板の配線に直接接続した実施例である。
【００４５】
この実施例では水平方向に伸びる吊りパターン８に、上下方向に伸びる吊りパターン８−１，８−２，８−３、８−４を設け、上側／下側のパッケージ基板の配線と直接接続することで接続している。パッケージ基板の配線と吊りパターンを一体化して連結パターンとすることで直接接続される。上下方向に伸びる吊りパターン８−１，８−２，８−３、８−４は、それぞれの架橋部７−１，７−２，７−３，７−４の上に設けられる。
【００４６】
２列のセンターパッド列で上側の配列を列Ａ、下側の配列を列Ｂとする。半導体装置の列Ａ右端部のパッドとして、端から順にＶＤＤパッド、ＶＳＳパッド、ＶＤＤパッドが配置されている。列Ｂ右端部にはＶＳＳパッド、ＶＤＤパッド、ＶＳＳパッドが配置されている。列Ａ左端部には端から順にＶＳＳパッド、ＶＤＤパッド３個が配置されている。列Ｂ左端部にはＶＤＤパッド、ＶＳＳパッド３個が配置されている。さらにその他の領域にも図に示すようにＶＤＤパッド、ＶＳＳパッドを備えている。
【００４７】
まず半導体装置の右端部におけるパッドとボールランド間の電源／ＧＮＤ接続を説明する。右端部にはＶＳＳ配線として使用される吊りパターン８−１、８−２が設けられている。吊りパターン８−１は直接パッケ−ジ基板のＧＮＤ配線６−２Ｄ、６−２Ｃと接続され、ＧＮＤボールランド５−２Ｃ，５−２Ｄに接続されている。吊りパターン８−２も直接パッケ−ジ基板のＧＮＤ配線６−２Ｃと接続され、ＧＮＤボールランド５−２Ｃに接続される。さらに吊りパターン８−１を経由して、ＧＮＤボールランド５−２Ｄに接続されている。
【００４８】
列Ａ及び列ＢのＶＳＳパッドは吊りパターン８のＴＡＢリードとボンディングされる。さらにＧＮＤ配線６−２Ｃにもボンディング接続される。このように右端部のＶＳＳパッドは吊りパターン８−１、８−２を使って配線接続される。右端部のＶＤＤパッドは、電源配線６−１Ｃ，６−１ＤのＴＡＢリードとボンディングされ、電源ボールランド５−１Ｃ，５−１Ｄに接続される。
【００４９】
領域Ｄにおいては、ＶＳＳパッドは吊りパターン８及びＧＮＤ配線６−２ＤのＴＡＢリードとダブルボンディングされる。ＶＤＤパッドは電源配線６−１ＤのＴＡＢリードとボンディングされることで接続される。半導体装置中央部（領域Ｅ）においても吊りパターン８−３がＶＳＳ配線と直接接続され、さらにＶＳＳパッドは吊りパターン８及びＧＮＤ配線６−２ＥのＴＡＢリードとダブルボンディングされている。ＶＤＤパッドは電源配線６−１ＥのＴＡＢリードとボンディングされることで、電源ボールランド５−１Ｅに接続される。
【００５０】
左端部には、架橋部７−５の電源配線６−１Ｆ、及び吊りパターン８−４が設けられている。列ＡのＶＤＤパッドは電源配線６−１Ｆにより電源ボールランド５−１Ｆに接続される。列ＡのＶＳＳパッドは吊りパターン８及びＧＮＤ配線６−２Ｆとダブルボンディングされ、ＧＮＤボールランド５−２Ｆと接続される。さらに吊りパターン８−４はＧＮＤ配線６−２Ｆに接続されている。列ＢのＶＤＤパッドは架橋部７−５の配線６−１Ｆを経由して電源ボールランド５−１Ｆに接続される。ＶＳＳパッドは吊りパターン８及びＧＮＤ配線６−２ＣのＴＡＢリードとダブルボンディングされ、ＧＮＤボールランド５−２Ｃに接続されている。
【００５１】
本実施例においては、パッドとボールランドとの接続をＴＡＢテープ開口部に設けた架橋部の配線により接続する。あるいは吊りパターンのＴＡＢリードを用いたダブルボンディングにより接続する。さらに吊りパターンをパッケージ基板の配線パターンと連結させ直接接続する。これらの接続により上側と下側に分離されたパッドとボールランドの接続が可能とする。このため各種のパッド配置パターンに対しても、パッドとボールランドとの接続が短い配線長で接続可能となる。これらの接続方法を用いることで半導体チップのパッドとパッケージのボールランドとの電源／ＧＮＤ配線を短い配線で、低抵抗で接続することで高速動作可能な半導体装置が得られる。
【００５２】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能であり、本願に含まれることはいうまでもない。
【図面の簡単な説明】
【００５３】
【図１】従来の１列パッド配置におけるパッドとボールランド間の電源／ＧＮＤ接続図である。
【図２】図１における右端部のパッドとボールランド間の電源／ＧＮＤ接続図である。
【図３】図１における左端部のパッドとボールランド間の電源／ＧＮＤ接続図である。
【図４】２列パッド配置された半導体チップ概略図である。
【図５】２列パッド配置における従来のパッドとボールランド間の電源／ＧＮＤ接続図の一例である。
【図６】２列パッド配置における従来のパッドとボールランド間の電源／ＧＮＤ接続図の他の例である。
【図７】２列パッド配置におけるＶＤＤ／ＶＳＳパッド配置の例１である。
【図８】２列パッド配置におけるＶＤＤ／ＶＳＳパッド配置の例２である。
【図９】２列パッド配置におけるＶＤＤ／ＶＳＳパッド配置の例３である。
【図１０】２列パッド配置におけるＶＤＤ／ＶＳＳパッド配置の例４である。
【図１１】２列パッド配置におけるＶＤＤ／ＶＳＳパッド配置の例５である。
【図１２】実施例１における右端部のパッドとボールランド間の電源／ＧＮＤ接続図である。
【図１３】実施例１における左端部のパッドとボールランド間の電源／ＧＮＤ接続図である。
【図１４】実施例２におけるパッドとボールランド間の電源／ＧＮＤ接続図である。
【図１５】実施例３におけるパッドとボールランド間の電源／ＧＮＤ接続図である。
【符号の説明】
【００５４】
１    半導体チップ（ＤＲＡＭチップ）
２    パッド
３    エラストマ開口部
４    ＴＡＢテープ開口部
５    ボールランド
５−１、５−１Ｃ，５−１Ｄ、５−１Ｅ、５−１Ｆ    電源（ＶＤＤ）ボールランド
５−２、５−２Ｃ，５−２Ｄ、５−２Ｅ、５−２Ｆ    ＧＮＤ（ＶＳＳ）ボールランド
６    配線
６−１、６−１Ｃ、６−１Ｄ、６−１Ｅ、６−１Ｆ    電源配線
６−２、６−２Ｃ、６−２Ｄ、６−２Ｅ、６−２Ｆ    ＧＮＤ配線
７、７−１、７−２、７−３、７−４、７−５    架橋部
８、８−１，８−２，８−３，８−４    吊りパターン
１１    メモリアレイブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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