(57)【特許請求の範囲】
【請求項１】
複数のＭＯＮＯＳ型メモリセルがアレイ状に配置されるメモリセルアレイと、
前記メモリセルアレイの一側に配置された複数の選択トランジスタと、前記一側に対向する他側に配置された複数の選択トランジスタと、
を備え、
基板表面に互いに離間して形成されている２本の導電領域を配線で接続して１組の副ビット線をなし、前記メモリセルアレイの一側に配置された前記複数の選択トランジスタを介して第１群の主ビット線にそれぞれ接続される複数組の副ビット線と、前記メモリセルアレイの他側に配置された前記複数の選択トランジスタを介して第２群の主ビット線にそれぞれ接続される複数組の副ビット線とを有し、
前記メモリセルアレイの一側に配置された第１の選択トランジスタに接続される１組の副ビット線をなす第１の導電領域対の間の領域に、
前記第１群の主ビット線のうち前記１組の副ビット線に対応する前記主ビット線の両隣りの２本の主ビット線に、前記第１の選択トランジスタの両隣りに配置された第２、第３の選択トランジスタを介してそれぞれ接続された２組の副ビット線をなす第２、第３の導電領域対の各対あたり１本の導電領域と、
前記メモリセルアレイの他側に配置された第４、第５の選択トランジスタを介して前記第２群の主ビット線の相隣る２本の主ビット線にそれぞれ接続される２組の副ビット線をなす第４、第５の導電領域対の各対あたり１本の導電領域の計４本が設けられている、ことを特徴とする半導体記憶装置。
【請求項２】
前記選択トランジスタ間の素子分離がフィールド酸化膜で行われている、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記１組の副ビット線をなす前記第１の導電領域対は、それぞれの長手方向の端部のうち、前記１組の副ビット線に対応する前記第１の選択トランジスタの側に位置する端部（「一側端部」という）同士が、基板上層の配線を介して互いに接続されている、ことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記１組の副ビット線をなす前記第１の導電領域対は、前記一側端部とは長手方向に反対側の他側端部同士が、基板上層の配線を介して互いに接続されている、ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記１組の副ビット線をなす前記第１の導電領域対の少なくとも一つは、前記一側端部と、前記一側端部とは長手方向に反対側の他側端部とが、基板上層の配線を介して互いに接続されている、ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記１組の副ビット線をなす前記第１の導電領域対のそれぞれが、前記一側端部と、前記一側端部とは長手方向に反対側の他側端部とが、基板上層の配線を介して互いに接続されている、ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項７】
前記１組の副ビット線をなす前記第１の導電領域対を、前記メモリセルアレイの一側から前記一側に対向する他側の間に、複数段に分割して備え、
前記１組の副ビット線に対応して基板上層に形成され、前記１組の副ビット線に対応する前記選択トランジスタに接続される一側から他側に前記複数段の導電領域対にわたって延在される配線を備え、
前記複数段の導電領域対にわたって延在される配線は、前記各段の導電領域対同士を接続する配線に、それぞれ接続されている、ことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項８】
前記１組の副ビット線をなす前記第１の導電領域対は、それぞれの長手方向の端部のうち、前記１組の副ビット線に対応する前記選択トランジスタの側に位置する端部（「一側端部」という）同士が、前記基板上層の第１の配線を介して互いに接続され、前記一側の端部とは長手方向に反対側の他側の端部同士が、前記基板上層の第２の配線を介して互いに接続されており、
前記第１の配線と前記第２の配線は、前記基板上層の第３の配線を介して互いに接続されている、ことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項９】
前記１組の副ビット線をなす導電領域対は、それぞれの長手方向の端部のうち、前記１組の副ビット線に対応する前記選択トランジスタの側に位置する端部（「一側端部」という）同士が、基板上層の第１の配線を介して互いに接続され、前記一側端部とは長手方向に反対側の他側端部同士が、基板上層の第２の配線を介して互いに接続されており、
前記導電領域は、その長手方向の両端が、基板上層の第３の配線を介して互いに接続される、ことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項１０】
前記２本の導電領域を接続して１組の副ビット線をなす配線として、前記１組の副ビット線をなす導電領域対のうち、一の導電領域の一側の端部と、他の導電領域の、前記一側とは長手方向に反対側に位置する他側端部と、を互いに接続する、基板上層に設けられた配線を含む、ことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項１１】
前記１組の副ビット線をなす導電領域対のうち、一の導電領域の前記選択トランジスタに接続される一側の端部と、他の導電領域の、前記一側とは長手方向に反対側に位置する他側端部と、を互いに接続する、基板上層に設けられた配線を含む、ことを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
一の導電領域の一側の端部と、他の導電領域の、前記一側とは長手方向に反対側に位置する他側端部とが基板上層の配線で互いに接続され前記１組の副ビット線をなす導電領域対が、前記メモリセルアレイの一側の選択トランジスタから前記メモリセルアレイの他側の選択トランジスタにかけて、複数段設けられている、ことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項１３】
基板表面の前記メモリセルアレイ領域上に、前記メモリセルアレイの一側から該一側と対向する側に、複数本互いに並行に延在されてなる第１群の導電領域と、前記メモリセルアレイの前記他側から前記一側に複数本互いに並行に延在されてなる複数本の第２群の導電領域と、を備え、
前記基板表面上、前記導電領域の延在する方向と直交する方向に絶縁膜を介して複数本互いに並行に延在されてなるゲート電極群のそれぞれがワード線をなし、
前記複数本の導電領域のうち同一群に属する２本の導電領域が対として前記１組の副ビット線をなし、
前記１組の副ビット線をなす導電領域対の一方は、選択制御線がゲートに接続される選択トランジスタの拡散層の対のうちの一の拡散層に接続されており、前記選択トランジスタの他の拡散層は基板上層に配線される主ビット線が接続され、
前記１組の副ビット線をなす導電領域対は、前記選択トランジスタに接続される一側のそれぞれの端部（「一側端部」という）でコンタクトによって基板上層の一の配線に接続されている、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項１４】
前記１組の副ビット線をなす導電領域対が、前記１組の副ビット線に対応する前記選択トランジスタに接続される一側のそれぞれの端部（「一側端部」という）でコンタクトにて前記基板上層に形成されている第１の配線に接続されるとともに、前記導電領域対の前記一側端部とは長手方向に反対側の他側のそれぞれの端部でコンタクトにて前記基板上層に形成されている第２の配線に接続されている、ことを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１５】
前記導電領域は、その長手方向の端部同士が、基板上層の配線を介して互いに接続されている、ことを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１６】
配線を介して接続される前記１組の副ビット線をなす導電領域対の間には、前記１組の副ビット線が選択トランジスタを介して接続される主ビット線の両側に位置する２本の主ビット線に選択トランジスタを介してそれぞれ接続される２組の副ビット線をなす導電領域対の各１本と、前記１組の副ビット線が接続される選択トランジスタと対向する側に位置する選択トランジスタを介して相隣る２本の主ビット線にそれぞれ接続される２組の副ビット線の導電領域対の各１本の、計４本が配置されている構成を、分割単位のセルアレイ毎に備え、前記メモリセルアレイの一側から他側に、前記分割単位のセルアレイを、複数段備え、
前記１組の副ビット線に対応して前記基板上層に形成され、前記選択トランジスタに接続される一側から他側に、前記複数段の分割単位のセルアレイの導電領域対にわたって延在される配線を備え、
前記複数段の分割単位のセルアレイの導電領域対にわたって延在される配線は、前記各段の分割単位の前記１組の副ビット線をなす導電領域対を接続する配線のそれぞれに接続されている、ことを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１７】
前記選択トランジスタがフィールド酸化膜で素子分離されている、ことを特徴とする請求項１３乃至１６のいずれか一に記載の半導体記憶装置。
【請求項１８】
前記１組の副ビット線をなす導電領域対を接続する配線を、２つの分割単位で共有するセルアレイを含む、ことを特徴とする請求項１６に記載の半導体記憶装置。
【請求項１９】
基板表面のメモリセルアレイ領域上に、前記メモリセルアレイの一側から該一側と対向する側に複数本互いに並行に延在されてなる第１群の導電領域と、前記メモリセルアレイの前記他側から前記一側に複数本互いに並行に延在されてなる複数本の第２群の導電領域と、を備え、
前記基板表面上、前記導電領域の延在する方向と直交する方向に絶縁膜を介して複数本互いに並行に延在されてなるゲート電極群のそれぞれがワード線をなし、
前記複数本の導電領域のうち同一群に属する２本の導電領域が対として前記１組の副ビット線をなし、
前記１組の副ビット線をなす導電領域対の一方は、選択制御線がゲートに接続される選択トランジスタの拡散層の対のうちの一の拡散層に接続されており、前記選択トランジスタの他の拡散層は基板上層に配線される主ビット線が接続され、
前記１組の副ビット線をなす導電領域対のうち、一の導電領域の前記選択トランジスタに接続される側に位置する端部（「一側端部」という）と、他の導電領域の前記一側端部とは長手方向に反対側の端部とが、基板上層の配線層の一の配線にそれぞれコンタクトで接続されている、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項２０】
選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域にグランド電位、第２の導電領域に所定の正電圧を印加し、前記メモリセルに対応するゲート電極に所定の正電圧を印加し、前記メモリセルへの書き込みを行う場合、前記正電圧を印加する第２の導電領域の隣の導電領域のうち前記第１の導電領域とは反対側の隣の列の第３の導電領域に、前記第２の導電領域に印加される前記正電圧とグランド電位との間の電圧を印加する手段を備えている、ことを特徴とする請求項１乃至１９のいずれか一に記載の半導体記憶装置。
【請求項２１】
選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域にグランド電位、第２の導電領域に所定の正電圧を印加し、前記メモリセルに対応するゲート電極に所定の正電圧を印加し、前記メモリセルへの書き込みを行う場合、前記正電圧を印加する第２の導電領域の隣の導電領域、及び、前記第２の導電領域と対をなして１組の副ビット線を構成する第３の導電領域の隣の導電領域のうち、前記第１の導電領域以外の導電領域を有する副ビット線を構成する導電領域に、前記第２の導電領域と同レベルの正電圧を印加し、
前記第１の導電領域、及び前記第１の導電領域と対をなして１組の副ビット線を構成する第４の導電領域と、前記正電圧が印加される導電領域との間に配設されている導電領域の少なくとも一つに、前記第２の導電領域に印加される前記正電圧とグランド電位との間の電圧を印加する手段を備えている、ことを特徴とする請求項１乃至１９のいずれか一に記載の半導体記憶装置。
【請求項２２】
選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域にグランド電位、第２の導電領域に所定の正電圧を印加し、前記メモリセルに対応するゲート電極に所定の正電圧を印加し、前記メモリセルの読み出しを行う場合、前記正電圧を印加する第２の導電領域の隣の導電領域のうち前記第１の導電領域とは反対側の隣の列の第３の導電領域に、前記第２の導電領域と同レベルの正電圧を印加する手段を備えている、ことを特徴とする請求項１乃至２１のいずれか一に記載の半導体記憶装置。
【請求項２３】
選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域にグランド電位、第２の導電領域に所定の正電圧を印加し、前記メモリセルに対応するゲート電極に所定の正電圧を印加し、前記メモリセルの読み出しを行う場合、前記正電圧を印加する第２の導電領域の隣の導電領域及び前記第２の導電領域と対をなして１組の副ビット線を構成する第３の導電領域の隣の導電領域のうち、前記第１の導電領域以外の導電領域を有する副ビット線を構成する導電領域に、前記第２の導電領域と同レベルの正電圧を印加し、
前記第１の導電領域、及び前記第１の導電領域と対をなして１組の副ビット線を構成する第４の導電領域と、前記正電圧が印加される導電領域との間に配設されている導電領域の少なくとも一つをグランド電位とする手段を備えている、ことを特徴とする請求項１乃至２１のいずれか一に記載の半導体記憶装置。
【請求項２４】
一つの前記メモリセルあたり記憶ノードを２つ備え、一つの前記メモリセルあたり２ビットのデータを記憶する、請求項１乃至２３のいずれか一に記載の書き換え可能な不揮発性半導体記憶装置。
【請求項２５】
複数のＭＯＮＯＳ型メモリセルがアレイ状に配置されるメモリセルアレイと、
前記メモリセルアレイの一側に配置された複数の選択トランジスタと、前記一側に対向する他側に配置された複数の選択トランジスタと、
を備え、
基板表面に互いに離間して形成されている２本の導電領域を配線で接続して１組の副ビット線をなし、前記メモリセルアレイの一側に配置された前記複数の選択トランジスタを介して第１群の主ビット線にそれぞれ接続される複数組の副ビット線と、前記メモリセルアレイの他側に配置された前記複数の選択トランジスタを介して第２群の主ビット線にそれぞれ接続される複数組の副ビット線とを有し、
前記メモリセルアレイの一側に配置された第１の選択トランジスタに接続される１組の副ビット線をなす第１の導電領域対の間の領域に、
前記第１群の主ビット線のうち前記１組の副ビット線に対応する前記主ビット線の両隣りの２本の主ビット線に、前記第１の選択トランジスタの両隣りに配置された第２、第３の選択トランジスタを介してそれぞれ接続された２組の副ビット線をなす第２、第３の導電領域対の各対あたり１本の導電領域と、
前記メモリセルアレイの他側に配置された第４、第５の選択トランジスタを介して前記第２群の主ビット線の相隣る２本の主ビット線にそれぞれ接続される２組の副ビット線をなす第４、第５の導電領域対の各対あたり１本の導電領域の計４本が設けられている、半導体記憶装置の書き込みの制御方法であって、
選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域にグランド電位、第２の導電領域に所定の正電圧を印加し、前記メモリセルに対応するゲート電極に所定の正電圧を印加し、前記メモリセルへの書き込みを行う場合、前記正電圧を印加する第２の導電領域の隣の導電領域のうち前記第１の導電領域とは反対側の隣の列の第３の導電領域に、前記第２の導電領域に印加される前記正電圧とグランド電位の間の電圧
を印加する、ことを特徴とする半導体記憶装置の書き込み制御方法。
【請求項２６】
選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域にグランド電位、第２の導電領域に所定の正電圧を印加し、前記メモリセルに対応するゲート電極に所定の正電圧を印加し、前記メモリセルへの書き込みを行う場合、前記正電圧を印加する第２の導電領域の隣の導電領域、及び前記第２の導電領域と対をなして１組の副ビット線を構成する第３の導電領域の隣の導電領域のうち、前記第１の導電領域以外の導電領域を有する副ビット線を構成する導電領域に、前記第２の導電領域と同レベルの正電圧を印加し、
前記第１の導電領域、及び前記第１の導電領域と対をなし副ビット線を構成する第４の導電領域と、前記正電圧が印加される導電領域との間に配設されている導電領域の少なくとも一つに、前記第２の導電領域に印加される前記正電圧とグランド電位の間の電圧を印加する、ことを特徴とする請求項２５記載の半導体記憶装置の書き込み制御方法。
【請求項２７】
複数のＭＯＮＯＳ型メモリセルがアレイ状に配置されるメモリセルアレイと、
前記メモリセルアレイの一側に配置された複数の選択トランジスタと、前記一側に対向する他側に配置された複数の選択トランジスタと、
を備え、
基板表面に互いに離間して形成されている２本の導電領域を配線で接続して１組の副ビット線をなし、前記メモリセルアレイの一側に配置された前記複数の選択トランジスタを介して第１群の主ビット線にそれぞれ接続される複数組の副ビット線と、前記メモリセルアレイの他側に配置された前記複数の選択トランジスタを介して第２群の主ビット線にそれぞれ接続される複数組の副ビット線とを有し、
前記メモリセルアレイの一側に配置された第１の選択トランジスタに接続される１組の副ビット線をなす第１の導電領域対の間の領域に、
前記第１群の主ビット線のうち前記１組の副ビット線に対応する前記主ビット線の両隣りの２本の主ビット線に、前記第１の選択トランジスタの両隣りに配置された第２、第３の選択トランジスタを介してそれぞれ接続された２組の副ビット線をなす第２、第３の導電領域対の各対あたり１本の導電領域と、
前記メモリセルアレイの他側に配置された第４、第５の選択トランジスタを介して前記第２群の主ビット線の相隣る２本の主ビット線にそれぞれ接続される２組の副ビット線をなす第４、第５の導電領域対の各対あたり１本の導電領域の計４本が設けられている、半導体記憶装置の読み出しの制御方法であって、
選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域にグランド電位、第２の導電領域に所定の正電圧を印加し、前記メモリセルに対応するゲート電極を所定の正電圧を印加し、前記メモリセルの読み出しを行う場合、前記正電圧を印加する第２の導電領域の隣の導電領域のうち前記第１の導電領域とは反対側の隣の列の第３の導電領域に、前記第２の導電領域と同レベルの正電圧を印加する、ことを特徴とする半導体記憶装置の読み出し制御方法。
【請求項２８】
選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域にグランド電位、第２の導電領域に所定の正電圧を印加し、前記メモリセルに対応するゲート電極に所定の正電圧を印加し、前記メモリセルの読み出しを行う場合、前記正電圧を印加する第２の導電領域の隣の導電領域及び前記第２の導電領域と対をなして１組の副ビット線を構成する第３の導電領域の隣の導電領域のうち、前記第１の導電領域以外の導電領域を有する副ビット線を構成する導電領域に、前記第２の導電領域と同レベルの正電圧を印加し、
前記第１の導電領域、及び前記第１の導電領域と対をなし副ビット線を構成する第４の導電領域と、前記正電圧が印加される導電領域との間に配設されている導電領域の少なくとも一つをグランド電位とする、ことを特徴とする請求項２７記載の半導体記憶装置の読み出し制御方法。
【請求項２９】
前記１組の副ビット線の間の領域に、前記１組の副ビット線が接続される選択トランジスタを介して接続される主ビット線の両隣りの２本の主ビット線に選択トランジスタを介してそれぞれ接続される２組の副ビット線の各１本と、前記メモリセルアレイの他側の選択トランジスタを介して相隣る２本の主ビット線にそれぞれ接続される２組の副ビット線の各１本の計４本が設けられている、ことを特徴とする請求項２５又は２６に記載の半導体記憶装置の書き込み制御方法。
【請求項３０】
前記１組の副ビット線の間の領域に、前記１組の副ビット線が接続される選択トランジスタを介して接続される主ビット線の両隣りの２本の主ビット線に選択トランジスタを介してそれぞれ接続される２組の副ビット線の各１本と、前記メモリセルアレイの他側の選択トランジスタを介して相隣る２本の主ビット線にそれぞれ接続される２組の副ビット線の各１本の計４本が設けられている、ことを特徴とする請求項２７又は２８に記載の半導体記憶装置の読み出し制御方法。
【請求項３１】
前記メモリセルアレイは、複数（Ｎ本）のワード線を単位として、複数（Ｍ個）の組より構成されており、
前記１組の副ビット線をなす２つの列の前記導電領域の対は、前記メモリセルアレイを構成するＭ組に対応して、Ｍ組の導電領域対よりなり、
前記Ｍ組の導電領域対のそれぞれの組について、前記導電領域対の一方の導電領域の一側の端部と、前記導電領域対の他方の導電領域の、前記一側とは長手方向に反対側に位置する端部とが、基板上層の配線で互いに接続されており、
前記Ｍ組のそれぞれの組の前記導電領域対が、前記基板上層の前記配線を介して、１つの前記選択トランジスタに共通に接続されている、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３２】
１つの組の前記導電領域対の一方の導電領域の端部は、前記一方の導電領域と同一列上にあり、前記１つの組に相隣る他の組の前記導電領域対の一方の導電領域の端部と分離されており、
１つの組の前記導電領域対の他方の導電領域は、前記他方の導電領域と同一列上にあり、前記１つの組に相隣る他の組の前記導電領域対の他方の導電領域と、端部同士が、接続部をなす導電領域を介して、互いに接続されており、
前記配線は、相隣る前記１つの組と前記他の組の前記導電領域対の他方の導電領域の端部同士の接続部とコンタクトを介して接続され、相隣る前記１つの組と前記他の組の前記導電領域対の一方の導電領域の分離された前記端部と長手方向に反対側の端部とコンタクトを介してそれぞれ接続されている、ことを特徴とする請求項３１記載の半導体記憶装置。
【請求項３３】
前記Ｍが４以上の偶数よりなり、
相隣る第ｊ組と第ｊ＋１組（ただし、ｊは１以上Ｍ−２以下の整数）の導電領域対の第１列の導電領域の端部同士が分離され、第２列の導電領域の端部同士が互いに接続されており、相隣る前記第ｊ＋１組と第ｊ＋２組の導電領域対の前記第１列の導電領域の端部同士は接続されており、相隣る前記第ｊ＋１組と前記第ｊ＋２組の導電領域対の第２列の導電領域の端部同士が分離されており、
１つの選択トランジスタに共通に接続されるＭ組の前記導電領域対について端部同士が分離されている列と接続されている列とが、組毎に、交互に切り替わる構成とされている、ことを特徴とする請求項３１記載の半導体記憶装置。
【請求項３４】
１つの組の前記導電領域対の各導電領域は、前記各導電領域とそれぞれ同一列上にあり、前記１つの組に相隣る他の組の前記導電領域対の各導電領域と、端部同士が導電領域を介して互いに接続されており、
前記配線は、相隣る前記１つの組と前記他の組の前記導電領域対の第１列の導電領域の端部同士の接続部とコンタクトを介して接続され、相隣る前記１つの組と前記他の組の前記導電領域対の第２の列の導電領域の前記接続部とは長手方向に反対側の端部とコンタクトを介して接続されている、ことを特徴とする請求項３１記載の半導体装置。
【請求項３５】
前記Ｍが４以上の偶数よりなり、１つの選択トランジスタに共通に接続されるＭ組の導電領域対について、前記配線は、第ｊ（ただし、ｊは１以上、Ｍ−１以下の整数）組の導電領域対の第１列の導電領域の、第ｊ＋１組の導電領域対の第１列の導電領域との接続部とは、長手方向に反対側の端部又は接続部とコンタクトを介して接続され、前記第ｊ＋１組の導電領域対の第１列の導電領域の、前記第ｊ組の導電領域との接続部とは長手方向に反対側の接続部又は端部とコンタクトを介して接続され、相隣る前記第ｊ組と前記第ｊ＋１組の導電領域対の第２列の導電領域の端部同士の接続部にコンタクトを介して接続されている、ことを特徴とする請求項３２記載の半導体記憶装置。
【請求項３６】
前記２つの列の導電領域の間に、前記１組の副ビット線が接続される選択トランジスタを介して接続される主ビット線の両隣りの２本の主ビット線に選択トランジスタを介してそれぞれ接続される２組の副ビット線の各１本に対応する２列の導電領域と、前記メモリセルアレイの他側の選択トランジスタを介して相隣る２本の主ビット線にそれぞれ接続される２組の副ビット線の各１本に対応する２列の導電領域の計４列が設けられている、ことを特徴とする請求項３１又は３２に記載の半導体記憶装置。
【請求項３７】
選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域にグランド電位、第２の導電領域に所定の正電圧を印加し、前記メモリセルに対応するゲート電極に所定の正電圧を印加し、前記メモリセルへの書き込みを行う場合、前記正電圧を印加する第２の導電領域の隣の導電領域のうち前記第１の導電領域とは反対側の隣の列の第３の導電領域に、前記第２の導電領域に印加される前記正電圧とグランド電位との間の電圧を印加する手段を備えている、ことを特徴とする請求項３１乃至３６のいずれか一に記載の半導体記憶装置。
【請求項３８】
選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域にグランド電位、第２の導電領域に所定の正電圧を印加し、前記メモリセルに対応するゲート電極に所定の正電圧を印加し、前記メモリセルへの書き込みを行う場合、前記正電圧を印加する第２の導電領域の隣の導電領域、及び、前記第２の導電領域と対をなして１組の副ビット線を構成する第３の導電領域の隣の導電領域のうち、前記第１の導電領域以外の導電領域を有する副ビット線を構成する導電領域に、前記第２の導電領域と同レベルの正電圧を印加し、
前記第１の導電領域、及び前記第１の導電領域と対をなして１組の副ビット線を構成する第４の導電領域と、前記正電圧が印加される導電領域との間に配設されている導電領域の少なくとも一つに、前記第２の導電領域に印加される前記正電圧とグランド電位との間の電圧を印加する手段を備えている、ことを特徴とする請求項３１乃至３６のいずれか一に記載の半導体記憶装置。
【請求項３９】
選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域にグランド電位、第２の導電領域に所定の正電圧を印加し、前記メモリセルに対応するゲート電極に所定の正電圧を印加し、前記メモリセルの読み出しを行う場合、前記正電圧を印加する第２の導電領域の隣の導電領域のうち前記第１の導電領域とは反対側の隣の列の第３の導電領域に、前記第２の導電領域と同レベルの正電圧を印加する手段を備えている、ことを特徴とする請求項３１乃至３８のいずれか一に記載の半導体記憶装置。
【請求項４０】
選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域にグランド電位、第２の導電領域に所定の正電圧を印加し、前記メモリセルに対応するゲート電極に所定の正電圧を印加し、前記メモリセルの読み出しを行う場合、前記正電圧を印加する第２の導電領域の隣の導電領域及び前記第２の導電領域と対をなして１組の副ビット線を構成する第３の導電領域の隣の導電領域のうち、前記第１の導電領域以外の導電領域を有する副ビット線を構成する導電領域に、前記第２の導電領域と同レベルの正電圧を印加し、
前記第１の導電領域、及び前記第１の導電領域と対をなして１組の副ビット線を構成する第４の導電領域と、前記正電圧が印加される導電領域との間に配設されている導電領域の少なくとも一つをグランド電位とする手段を備えている、ことを特徴とする請求項３１乃至３９のいずれか一に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、書き換え可能な不揮発性半導体記憶装置とその書き込みと読み出しの制御方法に関する。
【０００２】
【従来の技術】
メモリセルアレイのビット線を基板表面に設けた不純物導電領域で構成した半導体記憶装置においては、メモリセルを分離するトランジスタ間の分離領域がなくメモリセルのサイズを小さくできることから、メモリ容量の増大に適している。しかしながら、ビット線をシリコン基板に設けた不純物導電領域で形成しているため、ビット線の抵抗値や寄生容量等により高速動作に適応できず、メモリ容量の増大によりビット線が長くなり高速動作は困難となる。さらに、ビット線長の増大により、ビット線の抵抗値によるメモリセルへ印加される書き込み電圧の低下等の問題もある。
【０００３】
例えば特開平６−２８３６８９号公報には、導電領域で構成したビット線の抵抗を下げ高速動作を可能とするマスクＲＯＭの構成が開示されている。図１６は、半導体メモリ装置のメモリセル部分の平面図である。図１７は、その回路構成を示す図である。Ｐ型のシリコン基板の表面部分には、メモリセルトランジスタのソースあるいはドレインとして働く複数のＮ型の導電領域（Ｎ＋拡散層）１１が一定の間隔をおいて互いに並行に配列されている。導電領域１１はメモリセル領域を横切るようにして配置され、それぞれ２列おきに一方の端部が、Ｎ型の接続導電領域１２に連続することでＵ字状に接続される。各接続導電領域１２の外周には、独立したＮ型の補助導電領域１３が接続導電領域１２から一定の距離だけ離れて配置される。これら各導電領域１１、１２、１３が形成されたシリコン基板１０上には、ゲート絶縁膜を介して、多結晶シリコンからなる複数のゲート電極１５が導電領域１１と交差して互いに平行に配列される。ゲート電極１５はワード線となるもので、行アドレスデータにより指定される行に選択的に所定の電圧が与えられる。また、これらのゲート電極１５の両側には、同様に多結晶シリコンからなる選択ゲート電極１６が、接続導電領域１２と補助導電領域１３とに跨るようにそれぞれ配列される。これにより、選択ゲート電極１６をゲートとし、接続導電領域１２及び補助導電領域１３をソース及びドレインとする選択トランジスタＴ２が形成される。この選択トランジスタＴ２については、導電領域１１の一方の側で４列毎に設けられることになるため、補助導電領域１３の大きさ次第でゲート幅を広く設定でき、抵抗値を十分に小さく設定することができる。
【０００４】
なお、これらの選択トランジスタＴ２では、隣り合うものが共通のゲート電極で駆動されることから、互いの導電領域１１間の導通を防止するように、各選択トランジスタＴ２の間にＰ型の不純物領域１９が形成される。この素子分離はイオン注入等で形成される。
【０００５】
各メモリセルを構成するトランジスタＴ１では、行毎に連続するゲート電極１５がワード線ＷＬを成し、行アドレスデータに基づく選択信号によって選択的に活性化される。同様にして、選択トランジスタＴ２は、ゲート電極１５の両側で各選択ゲート電極１６が共通となっており、この選択ゲート電極１６が選択制御線ＳＬを成している。そしてアルミニウム配線１８は、主ビット線ＢＬを成し、列アドレスデータに基づく選択信号を受けて選択的に活性化される。即ち、アドレスデータに対応して２本のアルミ配線１８を指定して電源電位及び接地電位をそれぞれに印加すると共に、指定されるアルミ配線１８に接続される選択トランジスタＴ２をオンして、導電領域１１をアルミ配線１８に接続すると、隣り合う２列の導電領域１１が選択的に活性化される。各アルミニウム配線１８については、選択状態のときに印加される電圧が電源電圧または接地電圧のいずれかに固定されていず、選択するビット線ＢＬの組み合わせによって、電源電圧と接地電圧とを切り換えるようにしている。
【０００６】
ビット線ＢＬの選択は、隣り合った一対、または間に１本おいた一対のいずれかで行われる。したがって、導電領域１１の選択とゲート電極１５の選択との組み合わせにより、行列配置されるトランジスタＴ１の中の１つがアドレスデータに応じて指定され、このときのＭＯＳトランジスタＴ１のオン／オフによる導電領域１１の電位変動が、アルミ配線（主ビット線）に選択的に接続されるセンスアンプ（不図示）により判定される。
【０００７】
ところで、図１６、図１７に示された半導体記憶装置のメモリセルは読み出し専用であり、書き込みは行われない。ＥＥＰＲＯＭ（電気的に消去、及び書き換え可能な読み出し専用メモリ）等、書き込みを行う構成の場合、メモリセルトランジスタのソース又はドレインには高電圧が印加されることになる。選択トランジスタのオン抵抗を小さくし、書き込み時の電流低下を抑制するために、高耐圧トランジスタとする場合、選択トランジスタ間の素子分離用の不純物層で接合耐圧が低下し、選択トランジスタのブレークダウンが生じる。
【０００８】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする課題は、不純物層による導電層を用いたプログラム可能な半導体記憶装置において、不純物層による導電層の抵抗値を低減するとともに、選択トランジスタを高耐圧化できる半導体記憶装置を提供することにある。
【０００９】
本発明が解決しようとする他の課題は、メモリセルへの書き込み時の電圧低下を抑止するとともに、メモリセルの読み出し電流の減少を抑止可能とした半導体記憶装置及びその書き込み及び読み出し方法を提供することにある。さらに本発明が解決しようとする他の課題は、メモリセルのメモリセルアレイ内での配置によらず、メモリセルに接続する不純物層による導電層の抵抗値の和を一定とする構成の半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題の少なくとも一つを解決するための手段を提供する本発明の一つのアスペクトに係る半導体記憶装置は、メモリセルアレイ領域をなす基板表面に複数本並行に延在されてなる導電領域を備え、２本の前記導電領域を対として配線によって接続して１組の副ビット線をなし、前記１組の副ビット線は選択トランジスタを介して主ビット線に接続され、複数の前記選択トランジスタが前記メモリセルアレイの両側に対向して、配置されており、前記メモリセルアレイの一側の複数の選択トランジスタにそれぞれ接続される複数組の副ビット線と、前記メモリセルアレイの他側の複数の選択トランジスタにそれぞれ接続される複数組の副ビット線とが、互いに入れ違いで配置されている。
【００１１】
本発明において、前記メモリセルアレイ領域は、前記１組の副ビット線の間の領域に、前記１組の副ビット線が接続される選択トランジスタを介して接続される主ビット線の両隣りの２本の主ビット線に選択トランジスタを介してそれぞれ接続される２組の副ビット線の各１本と、前記メモリセルアレイの他側の選択トランジスタを介して相隣る２本の主ビット線にそれぞれ接続される２組の副ビット線の各１本の計４本が設けられている構成を含む。
【００１２】
本発明において、前記選択トランジスタ間の素子分離がフィールド酸化膜で行われている。
【００１３】
本発明において、前記１組の副ビット線をなす導電領域対は、それぞれの長手方向の端部のうち、前記１組の副ビット線に対応する前記選択トランジスタの側に位置するそれぞれの端部（「一側端部」という）同士が、基板上層の配線を介して互いに接続されている。
【００１４】
本発明において、前記１組の副ビット線をなす導電領域対は、前記１組の副ビット線に対応する前記選択トランジスタの側に位置する一側端部同士が基板上層の配線を介して互いに接続され、前記一側端部とは長手方向に反対側の他側の端部同士が基板上層の配線を介して互いに接続されている。
【００１５】
本発明において、配線を介して接続される前記１組の副ビット線をなす導電領域対の少なくとも一つ、又は両方が、前記１組の副ビット線に対応する前記選択トランジスタの側に位置する一側の端部と、前記一側の端部とは長手方向に反対側の他側端部とが、基板上層の配線を介して互いに接続されている。
【００１６】
本発明において、配線を介して接続される前記１組の副ビット線をなす導電領域対を、前記メモリセルアレイの一側から前記一側に対向する他側の間に、複数段に分割して備え、前記１組の副ビット線に対応して前記基板上層に形成され、前記選択トランジスタに接続される一側から他側に前記複数段の導電領域対にわたって延在される配線を備え、前記複数段の導電領域対にわたって延在される配線は、前記各段の導電領域対同士を接続する配線に、それぞれ接続されている。
【００１７】
本発明において、前記１組の副ビット線をなす導電領域対は、前記１組の副ビット線に対応する前記選択トランジスタの側に位置するそれぞれの一側の端部同士が、前記基板上層の第１の配線を介して互いに接続され、前記一側の端部とは長手方向に反対側の他側の端部同士が、前記基板上層の第２の配線を介して互いに接続されており、前記第１の配線と前記第２の配線は、前記基板上層の第３の配線を介して互いに接続されている構成としてもよい。あるいは、本発明において、前記１組の副ビット線をなす導電領域対は、前記１組の副ビット線に対応する前記選択トランジスタの側に位置するそれぞれの一側の端部同士が、前記基板上層の第１の配線を介して互いに接続され、前記一側の端部とは長手方向に反対側の他側の端部同士が、前記基板上層の第２の配線を介して互いに接続されており、前記導電領域はその長手方向の両端が前記基板上層の第３の配線を介して互いに接続される構成としてもよい。
【００１８】
本発明において、前記２本の導電領域を接続して１組の副ビット線をなす配線を、前記１組の副ビット線をなす導電領域対のうち、一の導電領域の一側の端部と、他の導電領域の、前記一側とは長手方向に反対側に位置する他側端部とを互いに接続する、基板上層の設けられた配線によって構成してもよい。この場合、好ましくは、前記１組の副ビット線をなす導電領域対のうち、一の導電領域の選択トランジスタに接続される一側の端部と、他の導電領域の、前記一側の端部とは長手方向に反対側に位置する他側端部とが配線を介して接続される。また、本発明において、この導電領域対を、メモリセルアレイにおいて複数段備えた構成としてもよい。
本発明においては、メモリセルアレイ領域をなす基板表面に複数列互いに並行に延在されてなる導電領域を備え、２つの列の前記導電領域を対として接続して１組の副ビット線をなし、前記１組の副ビット線は、選択トランジスタを介して主ビット線に接続され、複数の前記選択トランジスタが前記メモリセルアレイの両側に対向して配置されており、前記メモリセルアレイは、複数（Ｎ本）のワード線を単位として、複数（Ｍ個）の組より構成されており、前記１組の副ビット線をなす２つの列の前記導電領域の対は、前記メモリセルアレイを構成するＭ組に対応して、Ｍ組の導電領域対よりなり、前記Ｍ組の導電領域対のそれぞれの組について、前記導電領域対の一方の導電領域の一側の端部と、前記導電領域対の他方の導電領域の、前記一側とは長手方向に反対側に位置する端部とが、基板上層の配線で互いに接続されており、前記Ｍ組のそれぞれの組の前記導電領域対が、前記基板上層の前記配線を介して、１つの前記選択トランジスタに共通に接続されている。
【００１９】
図１６等に示したＵ字形状の導電領域の構成を例えば書き換え可能な不揮発性半導体記憶装置に適用した場合、書き込み電流の減少等の対策が必要であることを、本発明者は知見した。本発明の他のアスペクトに係る方法は、基板表面に並行に延在されてなる２本の導電領域からなる対を配線で接続して１組の副ビット線を形成し、それぞれの副ビット線の組を対応する主ビット線に接続する選択トランジスタがメモリセルアレイの両側に配置されており、前記メモリセルアレイの一側と他側に配置される選択トランジスタにそれぞれ接続される複数組の副ビット線が互いに入れ違いで配置されてなる半導体記憶装置の書き込みの制御方法であって、選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域にグランド電位、第２の導電領域に所定の正電圧を印加し、前記メモリセルに対応するゲート電極に所定の正電圧を印加し、前記メモリセルへの書き込みを行う場合、前記正電圧を印加する第２の導電領域の隣の導電領域のうち前記第１の導電領域とは反対側の隣の列の第３の導電領域に、前記第２の導電領域に印加される前記正電圧とグランド電位の間の電圧を印加する。
【００２０】
本発明に係る書き込み制御方法において、選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域にグランド電位、第２の導電領域に所定の正電圧を印加し、前記メモリセルに対応するゲート電極に所定の正電圧を印加し、前記メモリセルへの書き込みを行う場合、前記正電圧を印加する第２の導電領域の隣の導電領域、及び前記第２の導電領域と対をなして１組の副ビット線を構成する第３の導電領域の隣の導電領域のうち、前記第１の導電領域以外の導電領域を有する副ビット線を構成する導電領域に、前記第２の導電領域と同レベルの正電圧を印加し、前記第１の導電領域、及び前記第１の導電領域と対をなし副ビット線を構成する第４の導電領域と、前記正電圧が印加される導電領域との間に配設されている導電領域の少なくとも一つに、前記第２の導電領域に印加される前記正電圧とグランド電位の間の電圧を印加する。
【００２１】
本発明の他のアスペクトに係る方法は、基板表面に並行に延在されてなる２本の導電領域からなる対を配線で接続して１組の副ビット線を形成し、それぞれの副ビット線の組を対応する主ビット線に接続する選択トランジスタがメモリセルアレイの両側に配置されており、前記メモリセルアレイの一側と他側に配置される選択トランジスタにそれぞれ接続される複数組の副ビット線が互いに入れ違いで配置されてなる半導体記憶装置の読み出し制御方法であって、選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域にグランド電位、第２の導電領域に所定の正電圧を印加し、前記メモリセルに対応するゲート電極に所定の正電圧を印加し、前記メモリセルの読み出しを行う場合、前記正電圧を印加する第２の導電領域の隣の導電領域のうち前記第１の導電領域とは反対側の隣の列の第３の導電領域に、前記第２の導電領域と同レベルの正電圧を印加する。
【００２２】
本発明の他のアスペクトに係る読み出し制御方法は、選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域にグランド電位、第２の導電領域に所定の正電圧を印加し、前記メモリセルに対応するゲート電極に所定の正電圧を印加し、前記メモリセルの読み出しを行う場合、前記正電圧を印加する第２の導電領域の隣の導電領域及び前記第２の導電領域と対をなして１組の副ビット線を構成する第３の導電領域の隣の導電領域のうち、前記第１の導電領域以外の導電領域を有する副ビット線を構成する導電領域に、前記第２の導電領域と同レベルの正電圧を印加し、前記第１の導電領域、及び前記第１の導電領域と対をなし副ビット線を構成する第４の導電領域と、前記正電圧が印加される導電領域との間に配設されている導電領域の少なくとも一つをグランド電位とする。
【００２３】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明に係る半導体記憶装置は、その一実施の形態において、図１を参照すると、基板表面に、一方向に沿って並行に延在されており、不純物拡散層（例えばＮ＋拡散層）よりなる、複数本の導電領域（１０４）のうちの２本を対（例えばａ、ａ）として、この導電領域対を、アルミ配線層等の基板上層の配線（１０５）を介して接続し、１組の副ビット線を形成している。１組の副ビット線を対応する主ビット線（１０１）に接続する選択トランジスタ（１０２）が、メモリセルアレイの両側にそれぞれ配置されており、メモリセルアレイの一側に配置される複数の選択トランジスタにそれぞれ接続される複数組の副ビット線と、メモリセルアレイの該一側に対向する他側に配置される複数の選択トランジスタにそれぞれ接続される複数組の副ビット線とが、互いに入れ違いで配置されている。
【００２４】
メモリセルアレイの一側の選択トランジスタ（１０２）を介して主ビット線（１０１）に接続される１組の副ビット線をなす導電領域対（ａ、ａ）に着目すると、導電領域対（ａ、ａ）間の領域には、この主ビット線の両隣りの２本の主ビット線に選択トランジスタを介してそれぞれ接続される２組の副ビット線をなす導電領域対のうちの各１本（ｂ、ｅ）と、前記メモリセルアレイの他の側の選択トランジスタを介して相隣る２本の主ビット線にそれぞれ接続される２組の副ビット線をなす導電領域対の各１本（ｃ、ｄ）の計４本が、ｂ、ｃ、ｄ、ｅの順に配設されている。
【００２５】
１組の副ビット線をなす導電領域（１０４）対は、該１組の副ビット線に対応する選択トランジスタ（１０２）の側に位置する一側のそれぞれの端部のコンタクト（１１１）で、基板上の配線層（１Ａｌ）の一つの配線（１０５）と接続される（基板と配線層との間にはコンタクトホールが設けられている）。
【００２６】
このように、基板表面に一の方向に沿って、互いに離間され、並行に延在されてなる２本の導電領域（１０４）からなる対を、基板上層の配線（１０５）で接続して１組の副ビット線を形成し、１本の主ビット線に対応する１組の副ビット線（ａ、ａ）の間に、１組の副ビット線が接続する一側の選択トランジスタにそれぞれ接続される複数組の副ビット線の各１本（ｂ、ｅ）と、他側の選択トランジスタにそれぞれ接続される複数組の副ビット線の各１本（ｃ、ｄ）が、互いに、入れ違いで配置するレイアウト構成とすることで、副ビット線をなす導電領域の抵抗を低減し、記憶容量の増大、チップ面積の低減を可能としている。この実施の形態においては、選択トランジスタからの遠端部の距離は、副ビット線を１本で構成した場合の、半分となり、抵抗も半分となる。
【００２７】
本発明は、その好ましい実施の形態において、選択トランジスタ（１０２）間の素子分離がフィールド酸化膜（１０６）で行われている。
【００２８】
本発明は、その好ましい別の実施の形態において、図１０及び図１１を参照すると、１組の副ビット線をなす導電領域（１０４）対は、該１組の副ビット線に対応する選択トランジスタ（１０２）の側に位置する一方の端部（「一側端部」という）同士、及び、該一側端部に対し長手方向に反対側の他側端部同士が、前記基板上の配線層に形成されている配線（１０５）を介して互いに接続されている。
【００２９】
本発明は、その好ましい別の実施の形態において、図１２及び図１３を参照すると、１組の副ビット線をなす導電領域（１０４）対は、該１組の副ビット線に対応する選択トランジスタ（１０２）の側に位置する一方の端部（「一側端部」という）と、該一側の端部に対し長手方向に反対側の他側端部とが、前記基板上の配線層に形成されている配線（１１２）を介して互いに接続されている。
【００３０】
本発明は、その好ましい別の実施の形態において、図１４及び図１５を参照すると、配線を介して接続される１組の副ビット線をなす導電領域対を、メモリセルアレイの一側から前記一側に対して対向する他側の間に、複数段に分割して備えており、前記各段の導電領域対同士をそれぞれ接続する配線（１０５−１、１０５−２、１０５−３）を備えている。さらに、該１組の副ビット線に対応して基板上層に形成され、メモリセルアレイにおいて、１組の副ビット線に対応する選択トランジスタ（１０２）が位置する一側から、該一側に対向する他側にかけて、該複数段の導電領域対にわたって延在される配線（１１３）を備え、前記複数段の導電領域対にわたって延在される配線（１１３）は、例えば第２配線層等に形成され、第１配線層等に形成される前記各段の導電領域対同士を接続する配線（１０５−１、１０５−２、１０５−３）に、それぞれスルーホール（１０９−１、１０９−２、１０９−３）で接続される。
【００３１】
本発明は、その好ましい別の実施の形態において、図１８を参照すると、１組の副ビット線をなす導電領域（１０４）の対は、該１組の副ビット線に対応する選択トランジスタ（１０２）の側に位置するそれぞれの端部同士が、前記基板上層の第１の配線（１０５Ａ）を介して互いに接続され、前記一側の端部とは長手方向に反対側の他側の端部同士が、前記基板上層の第２の配線（１０５Ｂ）を介して互いに接続されており、前記第１の配線と前記第２の配線は、前記基板上層の第３の配線（１１４）を介して互いに接続されている。第３の配線（１１４）は、例えば、第１、第２の配線（１０５Ａ、１０５Ｂ）の上層の配線層に形成され、第１、第２の配線（１０５Ａ、１０５Ｂ）のほぼ中央部でスルーホール等により接続される。
【００３２】
本発明は、その好ましい別の実施の形態において、図１９を参照すると、１組の副ビット線をなす導電領域（１０４）の対は、該１組の副ビット線に対応する選択トランジスタ（１０２）の側に位置するそれぞれの端部同士が、前記基板上層の第１の配線（１０５Ａ）を介して互いに接続され、前記一側の端部とは長手方向に反対側の他側の端部同士が、前記基板上層の第２の配線（１０５Ｂ）を介して互いに接続されており、前記導電領域はその長手方向の両端が前記基板上層の第３の配線（１１２）を介して互いに接続される。
【００３３】
本発明は、その好ましい別の実施の形態において、図２０及び図２１を参照すると、２本の導電領域（１０４）を接続して１組の副ビット線をなす配線は、前記１組の副ビット線をなす導電領域の対のうち、一の導電領域の一方の端部（「一側端部」という）と、他の導電領域の、前記一側端部とは長手方向に反対側に位置する他側端部とを互いに接続する、基板上層に設けられた配線（１０５）で構成されている。この実施の形態においても、前記した実施の形態と同様、１組の副ビット線を対応する主ビット線（１０１）に接続する選択トランジスタ（１０２）が、メモリセルアレイの両側にそれぞれ配置されており、メモリセルアレイの一側に配置される選択トランジスタにそれぞれ接続される複数組の副ビット線と、メモリセルアレイの他側に配置される選択トランジスタにそれぞれ接続される複数組の副ビット線とが、互いに入れ違いで配置されている。かかる構成により、メモリセルへの書き込み用の電流とメモリセルからの読み出し電流の位置依存性が解消される。この実施の形態において、導電領域の対のうち、対角線上で対向する２つの端部を上層配線で接続した１組の副ビット線を、一側の選択トランジスタと他側の選択トランジスタの間に複数段備えた構成としてもよい。
【００３４】
本発明に係る方法は、その好ましい別の実施の形態において、上記した半導体記憶装置のプログラムにあたり、選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域（例えば図６（ａ）の(4)；図では数字を丸印で囲んで示してある）にグランド電位、第２の導電領域（図６（ａ）の(5)）に所定の正電圧を印加し、前記メモリセルに対応するゲート電極（１１０）を所定の正電圧Ｖｇとし、前記メモリセルへの書き込みを行う場合、前記正電圧を印加する第２の導電領域の隣の導電領域のうち前記第１の導電領域とは反対側の隣の列の第３の導電領域（図６（ａ）の(６)）に、第２の導電領域（図６（ａ）の(5)）に印加される前記正電圧とグランド電位の間の電圧を印加する。かかる制御により隣接セルへのプログラムを抑止する。
【００３５】
本発明に係る方法は、その好ましい別の実施の形態において、上記した半導体記憶装置のプログラムにあたり、選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域（図７（ａ）の(4)）にグランド電位、第２の導電領域（図７（ａ）の(5)）を所定の正電圧とし、前記メモリセルに対応するゲート電極に所定の正電圧Ｖgを印加し、前記メモリセルへの書き込みを行う場合、正電圧を印加する第２の導電領域（図７（ａ）の(5)）の隣の導電領域（図７（ａ）の(6)と(4)）、及び第２の導電領域（図７（ａ）の(5)）と対をなして１組の副ビット線を構成する第３の導電領域（図７（ａ）の-(8)）の隣の導電領域（図７（ａ）の(1)）のうち、第１の導電領域（図７（ａ）の(4)）以外の導電領域を有する副ビット線を構成する導電領域（図７（ａ）の(6)と(1)）に対して、前記第２の導電領域（図７（ａ）の(5)）と同レベルの正電圧を印加し、前記第１の導電領域（図７（ａ）の(4)）、及び前記第１の導電領域と対をなして１組の副ビット線を構成する第４の導電領域（図７（ａ）の+(1)）と、前記正電圧が印加される導電領域（図７（ａ）の-(8)、(1)、(5)、(6)）との間に配設されている導電領域のうちの少なくとも一つ（図７（ａ）では(2)、(7)）に対して、第２の導電領域（図７（ａ）の(5)）に印加される正電圧とグランド電位の間の電圧を印加する。かかる制御により隣接セルへのプログラムの抑止、及び書き込み電流の減少を抑止する。なお、図７（ｂ）に示されるように、第４の導電領域に相当する導電領域のうちフローティング（図７（ｂ）では「Ｆ」で示す）であっても、同様の作用効果を奏することができる場合もある。
【００３６】
本発明に係る方法は、その好ましい別の実施の形態において、上記した半導体記憶装置の読み出しにあたり、選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域（図８（ａ）の(5)）にグランド電位、第２の導電領域に所定の正電圧（図８（ａ）の(4)）を印加し、前記メモリセルに対応するゲート電極に所定の正電圧Ｖgを印加し、前記メモリセルの読み出しを行う場合、前記正電圧を印加する第２の導電領域の隣の導電領域のうち第１の導電領域とは反対側の隣の列の第３の導電領域（図８（ａ）の(3)）に、前記第２の導電領域と同レベルの正電圧を印加する。かかる制御により、読みだし時、反対方向への電流リークを防止し、センス動作の遅延を抑止している。
【００３７】
本発明に係る方法は、その好ましい別の実施の形態において、上記した半導体記憶装置の読み出しにあたり、選択されたメモリセルに対応する相隣る２列の導電領域のうち第１の導電領域（図９（ａ）の(5)）にグランド電位、第２の導電領域（図９（ａ）の(4)）に所定の正電圧を印加し、前記メモリセルに対応するゲート電極に所定の正電圧Ｖｇを印加し、前記メモリセルの読み出しを行う場合、前記正電圧を印加する第２の導電領域（図９（ａ）の(4)）の隣の導電領域（図９（ａ）の(3)と(5)）、及び第２の導電領域（図９（ａ）の(4)）と対をなして１組の副ビット線を構成する第３の導電領域（図９（ａ）の+(1)）の隣の導電領域（図９（ａ）の(8)）のうち、第１の導電領域（図９（ａ）の(5)）以外の導電領域を有する副ビット線を構成する導電領域（図９（ａ）の(3)と(8)）に対して、第２の導電領域（図９（ａ）の(4)）と同レベルの正電圧を印加し、第１の導電領域（図９（ａ）の(5)）、及び第１の導電領域と対をなし副ビット線を構成する第４の導電領域（図９（ａ）の−(8)）と、前記正電圧が印加される導電領域（図９（ａ）の(3)、(4)、(8)、+(1)）との間に配設されている導電領域のうちの少なくとも一つ（図９（ａ）では、(2)、(7)）を、グランド電位とする。かかる制御により、読みだし時、反対方向への電流リーク、及び干渉電流を防止する。
本発明は、別の実施の形態において、図２２又は図２４を参照すると、メモリセルアレイ領域をなす基板表面に複数列互いに並行に延在されてなる導電領域（図２２又は図２４の１０４）を備え、２つの列の前記導電領域を対として接続して１組の副ビット線をなし、前記１組の副ビット線は、選択トランジスタ（図２２又は図２４の１０２）を介して主ビット線（図２２又は図２４の１０１）に接続され、複数の選択トランジスタ（１０２）がメモリセルアレイの両側に対向して配置されており、メモリセルアレイは、複数（Ｎ本）のワード線（１１０）を単位として、複数（Ｍ個）の組より構成されており、１組の副ビット線をなす２つの列の前記導電領域は、前記メモリセルアレイを構成するＭ組（図２では２組）に対応して、Ｍ組の導電領域対より構成されており、前記Ｍ組の導電領域対（図２２の（ａ１、ａ２）、（ａ３、ａ４）、あるいは図２４の（ａ１、ａ２）、（ａ３、ａ４）、（ａ５、ａ６）、（ａ７、ａ８））のそれぞれの組において、前記導電領域対の一方の導電領域の一側の端部と、他の導電領域の、前記一側とは長手方向に反対側に位置する端部とが、基板上層の配線（１０５）で互いに接続されており、前記Ｍ組のそれぞれの前記導電領域対が、配線（１０５）を介して、１つの前記選択トランジスタ（１０２）に共通に接続されている。
本発明の一実施の形態において、１つの組の前記導電領域対の一方の導電領域（図２２のａ１）の端部は、前記一方の導電領域と同一列上にあり、前記１つの組に相隣る他の組の前記導電領域対の一方の導電領域（図２２のａ３）の端部と分離されており、１つの組の前記導電領域対の他方の導電領域（図２２のａ２）は、前記他方の導電領域と同一列上にあり、前記１つの組に相隣る他の組の前記導電領域対の他方の導電領域（図２２のａ４）と、端部同士が、接続部をなす導電領域を介して、互いに接続されており、前記配線（１０５）は、前記１つの組と前記他の組の前記導電領域対の他方の導電領域（ａ２、ａ４）の端部同士の接続部とコンタクト（１１１）を介して接続され、前記１つの組と前記他の組の前記導電領域対の一方の導電領域（ａ１、ａ３）の前記端部と長手方向に反対側の端部とコンタクト（１１１）を介して接続されている。
本発明の一実施の形態において、１つの選択トランジスタに共通に接続されるＭ組の導電領域対について、第１組と第２組の導電領域対の第１列の導電領域（図２４のａ１、ａ３）の端部同士が分離され、第２列の導電領域（図２４のａ２、ａ４）の端部同士が互いに接続されているとき、第２組と第３組の導電領域対の前記第１列の導電領域（図２４のａ３、ａ５）の端部同士は接続されており、第２組と第３組の導電領域対の第２列の導電領域（図２４のａ４、ａ６）の端部同士が分離されており、第３組と第４組の導電領域対の前記第１列の導電領域（図２４のａ５、ａ７）の端部同士は分離されており、第３組と第４組の導電領域対の第２列の導電領域（図２４のａ６、ａ８）の端部同士が接続されており、２列のＭ組の前記導電領域対について端部同士が分離されている列と接続されている列とが、組毎に、交互に切り替わる。
本発明の一実施の形態において、図２６を参照すると、１つの選択トランジスタに共通に接続されるＭ組の導電領域対について、１つの組の前記導電領域対の各導電領域は、前記各導電領域とそれぞれ同一列上にあり、前記１つの組に相隣る他の組の前記導電領域対の各導電領域と、端部同士が、接続部をなす導電領域を介して、互いに接続されており、前記配線は、前記１つの組と前記他の組の前記導電領域対の１つの列の導電領域（図２６のａ２、ａ４）の端部同士の接続部とコンタクト（１１１）を介して接続され、前記１つの組と前記他の組の前記導電領域対の他の列の導電領域（図２６のａ１、ａ３）の前記接続部とは長手方向に反対側の端部とコンタクト（１１１）を介して接続される。
本発明の一実施の形態において、１つの選択トランジスタに共通に接続されるＭ組の導電領域対について（例えばＭ＝４）、前記配線（図２８の１０５）は、第１組の第１列の導電領域（図２８のａ１）の接続部（導電領域よりなる）とは長手方向に反対側の端部とコンタクト（１１１）を介して接続され、第２組の第１列の導電領域（図２８のａ３）の第１組の導電領域（ａ１）との接続部とは長手方向に反対側の接続部（導電領域よりなる）とコンタクト（１１１）を介して接続され、第１組と第２組の導電領域対の第２列の導電領域（図２８のａ２、ａ４）の端部同士の接続部（導電領域よりなる）にコンタクト（１１１）を介して接続され、第３組と第４組の導電領域対の第２列の導電領域（図２８のａ６、ａ８）の端部同士の接続部（導電領域よりなる）にコンタクト（１１１）を介して接続され、第３組の第１列の導電領域（図２８のａ５）の第４組の導電領域との前記接続部（導電領域よりなる）とは長手方向に反対側の端部とコンタクト（１１１）を介して接続され、第４組の第１列の導電領域（図２８のａ７）の第３組の導電領域（ａ５）との接続部（導電領域よりなる）とは長手方向に反対側の接続部とコンタクト（１１１）を介して接続されている。
【００３８】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく本発明の実施例について図面を参照して説明する。図１は、本発明に係る半導体記憶装置のレイアウト構成の一例を模式的に示す図であり、書き換え可能な不揮発性半導体記憶装置のメモリセルアレイの一部（ブロック）が示されている。本発明は、その一実施例において、図１を参照すると、複数のメモリセルＭＣがアレイ状に配置されるメモリセルアレイは、主ビット線と副ビット線の階層ビット線構造を有する。副ビット線は、例えばシリコン基板表面上に形成されるＮ＋拡散層よりなる導電領域（「Ｎ＋埋め込み線」ともいう）１０４を複数本並行に延在して形成される。アルミ配線等からなる主ビット線１０１は、基板上に設けられる配線層上にパターン形成されており、選択制御線をゲートに入力してオン・オフ制御される選択トランジスタ（「ブロックセレクタトランジスタ」、「ブロック選択トランジスタ」ともいう）１０２を介して副ビット線と接続される構成とされている。
【００３９】
より詳細には、図１を参照すると、基板表面のメモリセルアレイ領域上に、メモリセルアレイの一側から対向する側に、複数本、並行に延在されてなる第１群の導電領域１０４（例えばａ，ｂ，ｅ，…）を備え、メモリセルアレイの前記他側から前記一側に、複数本、並行に延在されてなる第２群の導電領域１０４（例えばｃ，ｄ，…）を備えている。
【００４０】
これら導電領域１０４の延在方向と直交する方向に、互いに並行に延在されてなる複数本（Ｎ本）のゲート電極１１０が絶縁膜の上に形成されている。
【００４１】
導電領域１０４は、同一群に属する２本の導電領域が１組で副ビット線をなし、副ビット線をなす２本の導電領域の一方は、選択線がゲートに接続される選択トランジスタ１０２の拡散層に接続されており、選択トランジスタ１０２の他の拡散層１０７には基板上層の配線層の主ビット線１０１が接続されている。
【００４２】
２本で１組の副ビット線をなす互いに離間した導電領域１０４の対の各々は、選択トランジスタ１０２に接続される一側端部で、コンタクト１１１にて、基板上層の第１アルミ配線層（１Ａｌ）に形成されている一つの配線１０５に接続されている。
【００４３】
１組の副ビット線をなす第１群の２本の導電領域ａ、ａの間には、該１組の副ビット線が選択トランジスタを介して接続される主ビット線の両側に位置する２本の主ビット線に選択トランジスタを介してそれぞれ接続される２本の副ビット線をなす導電領域対の各１本ｂ、ｅと、該１組の副ビット線が接続される選択トランジスタと反対側の選択トランジスタを介して相隣る２本の主ビット線にそれぞれ接続される、２本の副ビット線をなす導電領域対の各１本ｃ、ｄの、計４本が配置され、これらの導電領域は、ａ、ｂ、ｃ、ｄ、ｅの順で同一ピッチで配置されている。このような副ビット線のパターンが、対向配置される選択トランジスタの間で繰り返される。
【００４４】
各導電領域１０４が形成された基板上には、図示されない絶縁膜（後述するＯＮＯ膜、あるいはゲート絶縁膜）を介して、例えば多結晶シリコン上とソース／ドレイン拡散層の両方に自己整合的に金属シリサイドを形成したサリサイド構成の複数（Ｎ本）のゲート電極１１０が、導電領域１０４と交差して互いに平行に配列される。ゲート電極１１０はワード線となるもので、ロウデコーダ（不図示）により指定される行に、選択的に所定の電圧が与えられる。また、Ｎ本のゲート電極１１０の両側（図１のメモリセルアレイの上下両側）には、例えば多結晶シリコンあるいは上記と同様の金属サリサイド構成からなる選択ゲート電極１０３が、導電領域１０７と導電領域１０８とに跨るようにそれぞれ配列される。選択ゲート電極１０３をゲートとし、導電領域１０７及び導電領域１０８をソース及びドレインとする選択トランジスタ１０２が形成される。
【００４５】
本実施例において、選択トランジスタ１０２間の素子分離はフィールド酸化膜１０６で行われている。このため、イオン注入等によって形成される不純物領域による素子分離と比べて、選択トランジスタ１０２を高耐圧化でき、書き込み時の書き込み対象のメモリセルの導電領域に供給される電圧低下を抑制することができる。
【００４６】
メモリセルＭＣを構成するトランジスタは、行（ロウ）毎に、共通に配置されるゲート電極１１０がワード線ＷＬを成し、ロウデコーダ（不図示）によって選択的に活性化される。選択トランジスタ１０２は、メモリセルアレイの両側で各選択ゲート電極１０３が共通となっており、この選択ゲート電極１０３が選択制御線ＳＬを成している。
【００４７】
主ビット線１０１は、導電領域１０４同士を接続する第１アルミ配線層（１Ａｌ）の上に絶縁膜を介して形成される第２アルミ配線層（２Ａｌ）上に形成されており、不図示のカラムデコーダに基づくカラム選択信号を受けて選択的に活性化される。即ち、アドレスデータに対応して、例えば２本の主ビット線を指定して電源電位及び接地電位をそれぞれに印加すると共に、指定される主ビット線１０１に接続される選択トランジスタ１０２をオンして、副ビット線をなす導電領域１０４を主ビット線１０１に接続し、隣り合う２列の導電領域１０４が選択的に活性化される。
【００４８】
基板上層の第２配線層（２Ａｌ）に設けられた主ビット線１０１は、スルーホール（ＴＨ）１０９を介して、第１アルミ配線層（１Ａｌ）に接続され、コンタクト（不図示）を介して選択トランジスタ１０２の拡散層１０７と接続されており、選択トランジスタ１０２の拡散層１０８は、そのまま基板表面内で延在されており、副ビット線対をなす導電領域１０４の一方を形成している。この導電領域１０４は、拡散層１０７、１０８と同時に基板表面に形成される。
【００４９】
この実施例では、メモリセルＭＣは、隣合う導電領域１０４の隙間のチャネル領域に、第１の酸化膜と、窒化膜と、第２の酸化膜とが重なるように形成されてなるＯＮＯ（oxide−nitride−oxide）膜を有している。ＯＮＯ膜は、電子捕獲用膜として作用し記憶ノードを形成する。ＯＮＯ膜の第２の酸化膜の上に導電領域の長手方向と直交する向きにゲート電極１１０が、一行の複数のメモリセルに共通に形成され、ワード線を構成している。
【００５０】
図２は、図１にレイアウトの一例を示した本発明の一実施例のメモリセルアレイの回路構成を示す図である。図２において、１０１は主ビット線、１０２は選択トランジスタ、１０３は選択制御線ＳＬ、１０４は副ビット線（導電領域）、１０５は副ビット線の導電領域を接続する配線、１１０はワード線ＷＬである。副ビット線をなすＮ＋拡散層は、メモリセル間を単位抵抗値Ｒで表してある。選択制御線ＳＬがＨｉｇｈレベルのとき、選択トランジスタ１０２が導通し、主ビット線は副ビット線に接続される。複数のメモリセルＭＣがアレイ状に配置されるメモリセルアレイの一側の第１群の選択トランジスタの一つをなす選択トランジスタＴｒＡを介して主ビット線Ａに接続される１組の副ビット線をなす導電領域対ａ、ａの間の領域には、選択トランジスタＴｒＡの両隣りの選択トランジスタＴｒＢ、ＴｒＥに接続する２つの主ビット線Ｂ、Ｅに接続する２組の副ビット線をなす導電領域対のうちの右導電領域ｂと、左導電領域ｅの各１本が、導電領域対ａ、ａの内側に設けられ、メモリセルアレイの他側に位置する第２群の選択トランジスタをなす選択トランジスタＴｒＣ、ＴｒＤを介して２本の主ビット線Ｃ、Ｄに接続される２組の副ビット線をなす導電領域対のうち左導電領域ｃ、右導電領域ｄの各１本が、導電領域対ｂ、ｅの内側に設けられている。
【００５１】
メモリセルアレイの一側の配置される他の選択トランジスタＴｒＢ、ＴｒＥに接続される導電領域対ｂ、ｅについても、それぞれの間に、他の選択トランジスタに接続される導電領域が４本（一側の選択トランジスタに接続される導電領域対の各１本、他側の選択トランジスタに接続される導電領域対の各１本）が配置されるという構造を有し、４組の副ビット線を入れ替えて配置するレイアウト構成がワード線方向に沿って繰り返される。
【００５２】
例えばワード線ＷＬ８にゲート電極が接続され、導電領域ａとｂに接続するメモリセルＭＣ１を選択する場合、選択ゲート電極ＳＬをＨｉｇｈレベルとし、当該ブロックが選択され、ワード線ＷＬ８がＨｉｇｈレベルとされ、主ビット線ＡとＢに電源電位又はグランド電位が供給される。以下、本発明の一実施例で用いられるメモリセルＭＣの一例として、ＭＯＮＯＳ（metal-ONO−silicon）型メモリセルについてその構成及び動作の一例を説明しておく。
【００５３】
図３は、ＭＯＮＯＳ型のメモリセルの構成を模式的に示す図である。シリコン基板２０１には、ソース又はドレインとなるＮ＋拡散層２０４が設けられており、その上に絶縁酸化膜２０３が形成され、基板２０１露出面と絶縁酸化膜２０３の側縁部に跨ってＯＮＯ膜２０２が形成されており、Ｎ＋拡散層２０４の長手方向と直交する方向にゲート電極２０５が配設されている。ＯＮＯ膜の各Ｎ＋拡散層２０４端部が電子をトラップする記憶ノード２０６となり、一つのセルに２ビットの情報が格納される。ＯＮＯ膜は、第１層の酸化膜（例えばシリコン酸化膜）、第２層の窒化膜（例えばシリコン窒化膜）、第３層の酸化膜（例えばシリコン酸化膜）よりなる。ＯＮＯ膜を備えたメモリセルの詳細については、例えば特表２００１−５１２２９０号公報の記載等が参照される。
【００５４】
図４は、メモリセルのプログラム（書き込み）を説明するための模式図である。２つの記憶ノードのうち書き込む側の一の記憶ノード側のＮ＋拡散層２０４に書き込み電圧Ｖｄを与え、他の記憶ノード側のＮ＋拡散層２０４には０Ｖを与え、ゲート電極２０５にＶｇ（１０Ｖ）を与えることで、ＯＮＯ膜の窒化膜に、チャネル・ホットエレクトロンが流入し、電子トラップ領域に局所的に捕獲される。図４（ａ）に示すように、図で左側ビットの記憶ノードを書き込む場合、左側の導電領域をＶｄ＝５Ｖ、ゲート電極２０５をＶｇ＝１０Ｖ、右側のＮ＋拡散層２０４を０Ｖとする。図４（ｂ）に示すように、左側のビットを書き込んだ後に、右側の記憶ノードに書き込む場合、右側のＮ＋拡散層２０４をＶｄ＝５Ｖ、ゲート電極２０５をＶｇ＝１０Ｖ、左側のＮ＋拡散層２０４を０Ｖとする。なお、窒化膜は非導電性であることから、捕獲された電荷は、高電圧が印加される導電領域の近傍に局在し、局在された電子トラップ領域を構成し、チャネル全長のうち、電子トラップ領域の下方の部分だけしきい値電圧が上昇し（例えば４Ｖ）、ゲート下方に延長するチャネル全長のうちの残りの部分では、しきい値電圧はほとんど変わらない。
【００５５】
図５は、メモリセルのリード（読み出し）を説明するための模式図である。リード時には、２つの記憶ノードのうち読み出す側の一の記憶ノード側の導電領域に０Ｖを与え、他の記憶ノード側の導電領域には１．５から２Ｖを与え、ゲート電極に３Ｖ〜４Ｖを与える。図５（ａ）に示すように、左側ビットの記憶ノードを読み出す場合、左側のＮ＋拡散層２０４に０Ｖを与え、右側のＮ＋拡散層２０４にはＶｄ＝１．５から２Ｖを与え、ゲート電極にＶｇ＝３Ｖから４Ｖを与える。図５（ｂ）に示すように、右側ビットの記憶ノードを読み出す場合、右側のＮ＋拡散層２０４に０Ｖを与え、左側のＮ＋拡散層２０４にはＶｄ＝１．５から２Ｖを与え、ゲート電極にＶｇ＝３Ｖから４Ｖを与える。
【００５６】
読み出し時、ゲート電圧とＶｄを導電領域に印加すると、電子は、０Ｖが印加される導電領域側から引き出され、ドレインに向かって流れ始める。既書き込み状態であれば、読み出し時にチャネル電流は全く流れないか、流れたとしても僅かな電流しか流れない。すなわち、ゲート電極に３Ｖ〜４Ｖ、Ｖｄ＝２Ｖ、読み出しノードの導電領域を接地すると、ＯＮＯ膜のうち、電荷を捕獲していない部分の真下に位置するチャネルの部分には反転状態が発生し、電子トラップ領域の真下のチャネル部分は非導通状態（非反転状態）となる。すなわち、読み出す側の記憶ノード（リードノード）に電子がトラップされていない場合、Ｖｄ＝１．５〜２Ｖが印加される導電領域から０Ｖの導電領域側にチャネル電流は流れる。一の記憶ノードに電子がトラップされていると、Ｖｄ＝１．５〜２Ｖが印加される導電領域から０Ｖの導電領域側に、チャネル電流は流れない。なお、メモリセルの２つのＮ＋拡散層２０４は、一般のＭＯＳトランジスタのように、ソース、ドレインは固定されない。
【００５７】
図６は、本発明の実施例のプログラム動作を説明するための図である。図６（ａ）に示すように、メモリセルアレイの上側の主ビット線に接続される副ビット線ＳＢ１１の左導電領域-(8)（図では数字を丸印で囲んで示してある）、右導電領域(5)(これらは図１の配線１０５で接続される）の間には、左隣の副ビット線ＳＢ１０の導電領域の右側(1)、右隣の副ビット線ＳＢ１２の導電領域の左側(4)が配置され、対向する側の副ビット線ＳＢ２１、ＳＢ２０の左、右の導電領域(2)、(3)が、図の左から−(8)、(1)、(2)、(3)、(4)、(5)の順番で等間隔で配置されており、同様にして、副ビット線ＳＢ１２の左右の導電領域(4)、＋(1)の間には、左隣の副ビット線ＳＢ１１の導電領域の右側(5)、右隣の副ビット線ＳＢ１３の導電領域の左側(8)が配置され、対向する側の副ビット線ＳＢ２１、ＳＢ２２の右、左の導電領域(7)、(6)が、図の左から(4)、(5)、(6)、(7)、(8)、＋(1)の順番で等間隔で配置されている。図で、ＳＢ１１等の左右の導電領域同士は上記したように、基板上層の第１アルミ配線層（１Ａｌ）の配線に、コンタクトを介して接続されている。
【００５８】
図６において、ゲート電極１１０下部の、副ビット線ＳＢ１１の導電領域−(8）と副ビット線ＳＢ１０の導電領域(1)の間、副ビット線ＳＢ１０の導電領域(1)と副ビット線ＳＢ２１の導電領域(2)の間、副ビット線ＳＢ２１の導電領域(2)と副ビット線ＳＢ２０の導電領域(3)の間、副ビット線ＳＢ２０の導電領域(3)と副ビット線ＳＢ１２の導電領域(4)の間、副ビット線ＳＢ１２の導電領域(4)と副ビット線ＳＢ１１の導電領域(5)の間、副ビット線ＳＢ１１の導電領域(5)と副ビット線ＳＢ２２の導電領域(6)の間、ＳＢ２２の導電領域(6)とＳＢ２１の導電領域(7)の間、ＳＢ２１の導電領域(7)とＳＢ１３の導電領域(8)の間、ＳＢ１３の導電領域(8)とＳＢ１２の導電領域＋(1)の間のＯＮＯ膜の下がチャネルとなる。副ビット線の各導電領域に対応した左右の記憶ノードをそれぞれＬ、Ｒで表している。
【００５９】
図６（ｂ）は、図６（ａ）の導電領域に対応した左右の記憶ノードのプログラムの動作を一覧でまとめた図である。図中、第１欄は書き込む記憶ノードを示し（−(8)Ｒは導電領域−(8)のＲノード）、第２欄は導電領域の対、−(8)から＋(1)の各欄は、各導電領域の印加電圧（Ｈは５Ｖ、Ｌは０Ｖ、Ｍは中間電圧２．５Ｖ、Ｆはフローティング）を示し、導電領域間の矢印は電流の向きを示す。
【００６０】
例えば、導電領域(5)Ｌの記憶ノードにデータをプログラムする場合、導電領域(5)（導電領域−(8)）をＨ（５Ｖ）、導電領域(4)をＬ（０Ｖ）、ゲート電圧Ｖｇを１０Ｖとする。
【００６１】
すなわち選択トランジスタ１０２がオンされ、図示されないカラム選択信号により、副ビット線ＳＢ１１、ＳＢ１２に接続する２つの主ビット線を選択し、主ビット線に接続されるセンスアンプの駆動回路から、副ビット線ＳＢ１１、ＳＢ１２に接続する２つの主ビット線に、電圧Ｈ（５Ｖ）、Ｌ（０Ｖ）を供給する。
【００６２】
各導電領域へ供給される電圧は、選択トランジスタ１０２をオンとして主ビット線から供給される。
【００６３】
このとき、本実施例では、他のセルへの書き込みを防止するために、導電領域(5)の隣接導電領域(6)（副ビット線ＳＢ２２の左側導電領域）に、高電圧をＨ（５Ｖ）とグランド電位Ｌ（０Ｖ）の間の電圧、例えば中間電圧Ｍ（２．５Ｖ）を印加する。図示されないカラム選択信号により、副ビット線ＳＢ２２に接続する主ビット線が選択され、読み出し書き込み回路において、主ビット線を駆動する駆動回路（不図示）から、副ビット線ＳＢ２２に接続する主ビット線に、中間電圧Ｍ（２．５Ｖ）を供給する。
【００６４】
ここで、比較例として、導電領域(6)に、中間電圧Ｍ（２．５Ｖ）を印加しない場合について説明しておく。この場合、導電領域＋(1)には、０Ｖが印加されており、高電圧Ｈ（５Ｖ）が印加される導電領域(5)との間のポテンシャル差により、導電領域(5)のＲノード、導電領域(6)、導電領域(7)、導電領域(8)のＲノードに書き込まれる可能性がある。また、仮に、導電領域(6)に０Ｖ（グランド電位）である場合、導電領域(5)のＲノードに書き込みが行われる。
【００６５】
これに対して、本実施例によれば、高電圧Ｈ（５Ｖ）が印加される導電領域の隣の導電領域には、中間電圧Ｍが印加されるため、他セルへの書き込みは回避される。
【００６６】
なお、導電領域(7)、(8)はフローティング（Ｆ）とされており、この場合、副ビット線ＳＢ２１、ＳＢ１３に選択トランジスタ１０２を介して接続する主ビット線を駆動するドライバはオフ状態（出力がハイインピーダンス状態）とされる。
【００６７】
以上、導電領域(5)のＬノードへの書き込みについて説明したが、他のノードへの書き込みも上記と同様な方法で行われる。なお、図６（ｂ）に示した、書き込み対象のセルの導電領域と、他の副ビット線の導電領域に印加する電圧との対応関係を例えばテーブルデータとして読み出し専用記憶装置に格納しておき、半導体記憶装置内部の書き込み回路（不図示）は、選択されたメモリセルと、上記テーブルデータの内容（テーブルルックアップ法）に基づき、選択された主ビット線と、隣接する主ビット線を必要な電圧で駆動する構成としてもよいことは勿論である。
【００６８】
図７は、本発明の実施例の変形例を示す図である。この変形例は、前記実施例と構成は同一であるが、書き込み時の書き込み漏れ電流を防止する点が、前記実施例と相違している。
【００６９】
例えば導電領域(5)のＬ記憶ノードにデータをプログラムする場合、副ビット線ＳＢ１１の導電領域(5)と導電領域−(8)をＨ（５Ｖ）、副ビット線ＳＢ１２の導電領域(4)をＬ（０Ｖ）、ゲート電極１１０の電圧Ｖｇを１０Ｖとする。
【００７０】
このとき、導電領域(5)から導電領域(4)とは逆方向への電流リークが生じることにより、書き込み電流の増大、電圧降下が発生する。
【００７１】
この実施例では、この逆方向への電流リークを防ぐために、高電圧Ｈ（５Ｖ）が印加される導電領域(5)に隣接する導電領域(6)と(4)、及び、該導電領域(5)と対をなして１組の副ビット線ＳＢ１１を構成する導電領域-(8)に隣接する導電領域(1)のうち、導電領域(4)以外の導電領域を有する副ビット線ＳＢ１０、ＳＢ２１を構成する隣接導電領域(6)、(1)に対して、高電圧Ｈ（５Ｖ）を印加し、さらに、他のセルへの書き込みを防止するために、グランド電位Ｌ（０Ｖ）が印加される導電領域(4)、及び導電領域(4)と対をなして１組の副ビット線を構成する導電領域＋(1)と、高電圧Ｈ（５Ｖ）が印加される導電領域-(8)、(1)、(5)、(6)との間に配設されている導電領域のうちの少なくとも一つに対して、Ｈ（５Ｖ）とグランド電位Ｌ（０Ｖ）の間の電圧、例えば中間電圧Ｍ（２．５Ｖ）を印加する。図７（ｂ）に示す例では、高電圧Ｈ（５Ｖ）が印加される導電領域(1)とグランド電位Ｌ（０Ｖ）が印加される導電領域(4)の間の導電領域(2)と、高電圧Ｈ（５Ｖ）が印加される導電領域(6)とグランド電位Ｌ（０Ｖ）が印加される導電領域＋(1)の間の導電領域(7)とに、中間電圧Ｍ（２．５Ｖ）が印加されている。導電領域(2)と導電領域(7)の対は１組の副ビット線ＳＢ２１を構成している。高電圧Ｈ（５Ｖ）が印加される導電領域-(8)、(5)からそれぞれの右隣に順に、高電圧Ｈ（５Ｖ）が印加される導電領域(1)、(6)、中間電圧Ｍ（２．５Ｖ）が印加される導電領域(2)、(7)、フローティング状態（Ｆ）の導電領域(3)、(8)、Ｌ（０Ｖ）が印加される導電領域(4)、＋(1)と配置されており、書き込み時の電流とは逆方向の漏れ電流を抑止し、また他のセルへの書き込みを抑止している。このため、書き込み電流の減少、及び、書き込み回路の出力電流の増大を抑止している。
【００７２】
次に本発明の一実施例における記憶ノードの読み出しについて図８を参照して説明する。
【００７３】
図８において、導電領域(5)のＬノードのデータを読み出す場合、副ビット線ＳＢ１２とＳＢ１１に接続する選択トランジスタが選択され、導電領域(4)にＨ（１．５Ｖ）を印加し、導電領域(5)をＬ（０Ｖ）とし、ゲート電極１１０の電圧Ｖｇを４Ｖとする。前述したように、電子が捕獲されていない場合、導電領域(4)から導電領域(5)へチャネル電流が流れる。このとき、導電領域(4)から反対方向（逆方向：(4)から(3)方向）への電流リークを防止するため、導電領域(3)を導電領域(4)と等電位のＨ（１．５Ｖ）とする。反対方向への電流リークを防止することで、センス時の読み出し電流の減少が回避され、センス時間を短縮する。
【００７４】
次に本発明の一実施例における記憶ノードの読み出しの別の方法について図９を参照して説明する。
【００７５】
図９において、導電領域(5)のＬノードのデータを読み出す場合、副ビット線ＳＢ１２とＳＢ１１に接続する選択トランジスタが選択され（オンし）、導電領域(4)にＨ（１．５Ｖ）を印加し、導電領域(5)をＬ（０Ｖ）とし、ゲート電極をＶｇ＝４Ｖとする。前述したように、電子が捕獲されていない場合、導電領域(4)から導電領域(5)へチャネル電流が流れる。
【００７６】
このとき、導電領域(4)から反対方向（逆方向：すなわち、(4)から(3)方向）への電流リークを防止するため、導電領域(4)に隣接する導電領域(3)、及び、導電領域(4)と対をなして１組の副ビット線を構成する導電領域＋(1)に隣接する導電領域(8)に対して、導電領域(4)と等電位のＨ（１．５Ｖ）を印加する。
【００７７】
ところで、導電領域(3)から導電領域−(8)への電流の流れ込んだ場合、導電領域−(8)が上昇し、選択されたメモリセルのソース電位、すなわち導電領域(５)の電位の上昇する。ソース電位の上昇は、読み出し電流を減少させ、記憶ノードの読み出しに影響を与える。
【００７８】
この実施例では、読み出し対象のメモリセルのソース電位（導電領域(5)の電位）の上昇を防止するため、導電領域(5)、及び導電領域(5)と対をなして１組の副ビット線を構成する導電領域−(8)と、正電圧Ｈ（１．５Ｖ）が印加される導電領域(4)、(3)、(8)、(1)との間に配設されている導電領域をＬ（０Ｖ）にしてシールドすることで、ソースへの流れ込み電流（「干渉電流」ともいう）をなくしている。図９（ｂ）に示す例では、導電領域−(8)と導電領域(3)の間の導電領域(2)、及び、導電領域(5)と導電領域(8)の間の導電領域(7)に対して、グランド電位Ｌ（０Ｖ）が印加されており、導電領域(2)と導電領域(7)の対は、１組の副ビット線ＳＢ２１を構成している。
【００７９】
次に、本発明の他の実施例について説明する。図１０は、本発明の第２の実施例の構成を示す図である。図１０を参照すると、この実施例は、図１に示した構成において、一側の端部で第１アルミ配線層（１Ａｌ）の配線１０５とコンタクト１１１を介して互いに接続されている導電領域対１０４について、延在された他側の端部同士も、コンタクト１１１によって第１アルミ配線層（１Ａｌ）の配線１０５に接続するようにしたものである。副ビット線をなす導電領域対の長手方向の両端において、導電領域対を配線で接続する構成としたことより、メモリセルに接続する導電領域１０４の抵抗値を低減している。
【００８０】
図１１は、図１０にレイアウトの一例を示した本発明の第２の実施例のメモリセルアレイの回路構成を示す図である。図１１を参照すると、この実施例に係る回路は、図２に示した回路構成において、主ビット線Ａに選択トランジスタＴｒＡを介して接続される１組の副ビット線をなす各導電領域対ａ、ａは、選択トランジスタＴｒＡに接続される側の端部とは長手方向に反対側の端部同士も、第１アルミ配線層（１Ａｌ）の配線１０５によって互いに接続されている。同様に、他の導電領域対も、選択トランジスタに接続される側と長手方向に反対側の他側端部でも、第１アルミ配線層（１Ａｌ）の配線１０５によって接続されている。
【００８１】
かかる構成において、副ビット線の一方に８個のメモリセルが接続されており、各副ビット線（導電領域）のメモリセル間の抵抗をＲとし、選択される主ビット線をＡ、Ｂとした場合、ワード線ＷＬｎがＨｉｇｈレベルとなり、第ｎ行（ただし、ｎは１乃至８の整数）のメモリセルが選択されたとき、選択されたメモリセルには、主ビット線Ａ、選択トランジスタＴｒＡを経由し、配線１０５により接続されている両方の導電領域対ａ、ａからの書き込み電流が流れる。
【００８２】
選択されたメモリセルの副ビット線の抵抗値は、選択トランジスタ側からみて、ｎＲと、（８−ｎ）Ｒ＋８Ｒの並列抵抗となり、合成抵抗は、
ｎ（１６−ｎ）Ｒ／１６
となる。
【００８３】
選択トランジスタ側からみて最も遠端のメモリセルは、ｎ＝８であり、この時の副ビット線の抵抗値は、４Ｒとなり、前記第１の実施例の抵抗の半分としている。
【００８４】
この実施例においても、前述した書き込み時における他のセルへの書き込み防止、書き込み電流の減少抑制、読み出し時の逆方向への電流リークの防止、干渉電流の低減対策が施されて、書き込み、読み出しが行われる。
【００８５】
図１２は、本発明の第３の実施例の構成を示す図である。この実施例では、一側の端部で第１アルミ配線層（１Ａｌ）の配線１０５とコンタクト１１１を介して接続されている導電領域対の他側の端部を第１アルミ配線層（１Ａｌ）の配線１０５とコンタクト１１１を介して接続するとともに（ここまでは第２の実施例の構成と同じ）、１本の導電領域１０４の各々について長手方向の両端を、第２アルミ配線層（２Ａｌ）、第１アルミ配線層（１Ａｌ）の配線１１２Ａ、１１２Ｂに接続する構成としている。
【００８６】
かかる構成により、本実施例によれば、副ビット線の抵抗を低減している。配線１１２Ａ、１１２Ｂの構成について説明すると、これらの配線は互いに隣接する導電領域１０４に対応して設けられており、第２アルミ配線層、第１アルミ配線層と配線層が異なっている。配線１１２Ａ、１１２Ｂは、メモリセルアレイの副ビット線をなす導電領域１０４に対応して交互に等間隔で配置される。
【００８７】
第１アルミ配線層（１Ａｌ）の配線１１２Ｂはコンタクト１１１で導電領域１０４の一端に接続され、導電領域１０４の他端では、導電領域１０４の対をコンタクト接続する第１アルミ配線層（１Ａｌ）の配線１０５に接続されている。第２アルミ配線層（２Ａｌ）の配線１１２Ａは、その一端で導電領域１０４にスルーホール１０９及びコンタクト（不図示）を介して接続されており、他端では、スルーホールによって第１アルミ配線層（１Ａｌ）の配線１０５に接続されている。配線１１２Ａがスルーホールで接続される配線１０５は、導電領域１０４の対をコンタクト接続する第１アルミ配線層（１Ａｌ）の配線である。
【００８８】
また主ビット線としては、第２アルミ配線層（２Ａｌ）と第３アルミ配線層（３Ａｌ）の主ビット線１０１Ａ、１０１Ｂが交互に設けられている。
【００８９】
図１３は、図１２にレイアウトの一例を示した本発明の第３の実施例のメモリセルアレイの等価回路を示す図である。各導電領域対は、選択トランジスタ１０２に接続される一側の端部と長手方向に反対の他側の端部とが、互いに配線１１２によって接続されている。他の導電領域も同様に、導電領域の長手方向の両端部が基板上層の配線１１２によって互いに接続されている。
【００９０】
この実施例において、選択された第ｎ行のメモリセルにおける導電領域の抵抗値は、選択トランジスタ側からみて、ｎＲと、（８−ｎ）Ｒの並列抵抗となり、合成抵抗は、
ｎ（８−ｎ）Ｒ／８
となる。
【００９１】
選択トランジスタ側からみて最も遠端のメモリセルはｎ＝８であり、この時の副ビット線の抵抗値は０となり、また最も抵抗値の高い行は、ｎ＝４であり、抵抗値は２Ｒとなる。
【００９２】
なお、この実施例においても、前述した書き込み時における他のセルへの書き込み防止、書き込み電流の減少抑制、読み出し時の逆方向への電流リークの防止、干渉電流の低減対策が施されて、書き込み、読み出しが行われる。
【００９３】
次に、本発明の第４の実施例について説明する。図１４は、本発明の第４の実施例の構成を示す図である。図１５は、図１４にレイアウトの一例を示した本発明の第４の実施例のメモリセルアレイの等価回路を示す図である。図１５を参照すると、この実施例において、１組の副ビット線をなす導電領域１０４（ａ、ａ）の間には、１組の副ビット線が選択トランジスタ１０２を介して接続される主ビット線の両側に位置する２本の主ビット線に選択トランジスタを介してそれぞれ接続される２組の副ビット線をなす導電領域の各１本（ｂ、ｅ）と、前記１組の副ビット線が接続される選択トランジスタと対向する側に位置する選択トランジスタを介して相隣る２本の主ビット線にそれぞれ接続される２組の副ビット線のそれぞれの導電領域の各１本（ｃ、ｄ）の、計４本が配置されている構成を、セルアレイの分割単位とし、メモリセルアレイの一側から他側に、この分割単位を、複数段備えている。
【００９４】
図１４に示す例では、４段構成とされ、セルアレイの分割単位をなす各段あたり、ゲート電極１１０（ワード線ＷＬ）は４本配置されている。この実施例では、１組の副ビット線に対応させて、第２アルミ配線層（２Ａｌ）に、導電領域１０４の長手方向に沿って、各段の分割単位にわたって延在されている配線１１３を備え、この配線１１３は、各段の分割単位の１組の副ビット線をなす導電領域対を接続する第１アルミ配線層（１Ａｌ）の配線１０５−１、１０５−２、１０５−３のそれぞれにスルーホール１０９−１、１０９−２、１０９−３を介して接続される。第１アルミ配線層（１Ａｌ）配線１０５−２は、図の上下２段の分割単位の導電領域対に接続されている。なお、１組の副ビット線をなす導電領域対を接続する第１アルミ配線層（１Ａｌ）の配線１０５−２は、２段目と３段目の２つのセルアレイの分割単位にそれぞれ含まれる導電領域対の接続のために、２段目と３段目の２つの分割単位で共有されている。
【００９５】
この実施例では、メモリセルアレイの両側にそれぞれ配置される選択トランジスタに接続される副ビット線をなす導電領域対を、複数本のワード線を単位（図では４本）にグループとして複数の分割単位に分割し、第２アルミ配線層の配線１１３が、分割単位のセルアレイの各段の導電領域１０４にわたって延在されており、それぞれ各段の導電領域対を接続する配線１０５−１、１０５−２、１０５−３とそれぞれスルーホールで接続されており、分割単位の各段の導電領域対を接続する配線１０５−１、１０５−２、１０５−３は同一電位とされ、選択トランジスタに最近端側と、最遠端側の各段間での電位差はないかあっても無視し得る電位差である。また副ビット線の抵抗も低減している。
【００９６】
本発明のさらに別の実施例について説明する。図１８は、本発明の第５の実施例を説明するための回路構成を示す図である。図１８を参照すると、この実施例において、１組の副ビット線をなす導電領域１０４の対は選択トランジスタ１０２に接続される一側に位置する端部同士が、例えば第１アルミ配線層（１Ａｌ）の配線１０５Ａを介して互いに接続されており、導電領域１０４の対の、一側の端部とは長手方向に反対側の他側の端部同士が、例えば第２アルミ配線層（２Ａｌ）の配線１０５Ｂを介して互いに接続されている。この実施例では、第３アルミ配線層（２Ａｌ）に、導電領域１０４の長手方向に沿って延在されている配線１１４を備え、この配線１１４は、配線１０５Ａのほぼ中央と、配線１０５Ｂのほぼ中央において、スルーホールを介して接続されている。選択トランジスタ１０２に接続される主ビット線１０１は、第３アルミ配線層に設けられている。かかる構成の実施例によれば、導電領域１０４（Ｎ＋拡散層）よりなる副ビット線の抵抗を低減しており、抵抗値の低減により、書き込み電流、及び読み出し電流の特性を向上している。また、前記各実施例と同様、この実施例においても、フィールド酸化膜により選択トランジスタ１０２間の素子分離が行われており、選択トランジスタ１０２の高耐圧化が図られ、書き込み時にメモリセルに印加される書き込み電圧の低下を抑止することができる。この実施例においても、前述したように、選択された列の隣り列の副ビット線の電圧を制御することで、書き込み時における他のセルへの書き込み防止、書き込み電流の減少抑制、読み出し時の逆方向への電流リークの防止、干渉電流の低減を図り、書き込み、読み出しが行われる。
【００９７】
図１９は、本発明の第６の実施例を説明するための回路構成を示す図である。図１９を参照すると、この実施例において、１組の副ビット線をなす導電領域１０４の対は、前記選択トランジスタ１０２に接続されるそれぞれの一側の端部同士が、第１アルミ配線層の配線１０５Ａを介して互いに接続され、導電領域１０４の長手方向の両端が、第２アルミ配線層の配線１１２を介して互いに接続されており、さらに、選択トランジスタ１０２に接続される一側の端部とは長手方向に反対側の他側の端部同士が、基板上層の第２又は第３のアルミ配線層１０５Ｂ（１０５Ｃ）を介して互いに接続されている。この実施例においても、前述したように、選択された列の隣り列の副ビット線の電圧を制御することで、書き込み時における他のセルへの書き込み防止、書き込み電流の減少抑制、読み出し時の逆方向への電流リークの防止、干渉電流の低減を図り、書き込み、読み出しが行われる。
【００９８】
本発明のさらに別の実施例について説明する。図２０は、本発明の第７の実施例を説明するためのレイアウトを示す図である。図２１は、図２０に示した構成の等価回路を示す図である。図２０において、図１と同等の要素には同一の参照符号が付されている。以下では、図２０、図２１を参照して、この第７の実施例と、図１及び図２に示した前記実施例との相違点について説明する。
【００９９】
前記実施例では、１組の副ビット線をなす導電領域１０４の対について選択トランジスタ１０２に接続する一側に位置する端部同士を第１アルミ配線層の配線１０５で接続する構成とされているのに対して、この第７の実施例では、導電領域１０４の対のうち、一の導電領域１０４の一側の端部と、他の導電領域の反対側の端部が、基板上層の配線１０５を介して接続されている。より詳細には、１組の副ビット線をなす導電領域対のうちの、一の導電領域１０４の選択トランジスタ１０２に接続する側の端部と、他の導電領域１０４の選択トランジスタ１０２とは反対側の端部同士が、例えば第１アルミ配線層の配線１０５を介して、複数の導電領域をまたいで接続されている。
【０１００】
図２１にも例示されているように、選択トランジスタ１０２（ＴｒＡ）に接続される１組の副ビット線をなす導電領域対ａ、ａの間には、選択トランジスタ１０２（ＴｒＡ）の隣の選択トランジスタにそれぞれ接続される副ビット線ｂ、ｅの各一本と、他側の選択トランジスタ１０２（ＴｒＣ、ＴｒＤ）にそれぞれ接続される副ビット線ｃ、ｄの各一本とが配置されており、１組の副ビット線をなす導電領域対ａ、ａのうち、一の導電領域の選択トランジスタＴｒＡに接続する側の端部と、他の導電領域１０４の選択トランジスタＴｒＡとは反対側の端部同士が、例えば第１アルミ配線層にて、副ビット線ｂ、ｃ、ｄ、ｅを跨いで配設されている配線１０５を介して接続されている。この配線１０５は、２本の導電領域対が形成する、矩形形状の対向する１組の端部（点）同士を接続する対角線として配線されている。この実施例において、２本の導電領域対が形成する矩形形状の４つの端部のうち配線１０５を介して接続される２つの端部（このうち一つは選択トランジスタ１０２に接続される）を除く残りの２つの端部は自由端とされている。
【０１０１】
かかる構成の本実施例によれば、メモリセルアレイのどのメモリセルに対しても、その位置（行、列）によらず、メモリセルトランジスタのソース、ドレイン（２本の導電領域）の抵抗和が同じとなり、メモリセル電流（書き込み電流、読み出し電流）の位置依存性がなくなる。
【０１０２】
図２０、図２１を参照して、具体例を説明しておくと、副ビット線の導電領域ａ、ｂを拡散層対（ソース／ドレイン）としワード線ＷＬ８に接続されるメモリセルＭＣ８が選択されたとき、メモリセルの副ビット線ａ側の拡散層は、選択トランジスタＴｒＡに、配線１０５（抵抗値はＮ＋拡散層の抵抗と比べて実質的に無視できる）を介して接続されており、メモリセルの副ビット線ｂ側の拡散層は、選択トランジスタＴｒＢに導電領域１０４の抵抗８Ｒ（８個分の抵抗Ｒを直列接続したもの）を介して接続され、メモリセルＭＣ８に接続される導電領域ａ、ｂの抵抗値の和は８Ｒとされる。また副ビット線の導電領域ａ、ｂを拡散層対としワード線ＷＬ７に接続されるメモリセルＭＣ７の副ビット線ａ側の拡散層は、選択トランジスタＴｒＡに配線１０５及び抵抗Ｒを介して接続されており、メモリセルＭＣ７の副ビット線ｂ側の拡散層は、選択トランジスタＴｒＢに導電領域ｂの抵抗７Ｒを介して接続されており、メモリセルＭＣ７に接続される導電領域ａ、ｂの抵抗値の和は８Ｒとされる。同様にメモリセルＭＣ１に接続される導電領域ａ、ｂの抵抗値の和は８Ｒとされる。
【０１０３】
以上の通り、副ビット線の長手方向に着目してメモリセルの拡散層の抵抗値がワード線の位置によらず、同一とされている。副ビット線ｂとｃ、副ビット線ｃとｄ、副ビット線ｄとｅ、副ビット線ｅとａの間のメモリセルについても同様とされる。このように、この実施例の構成によれば、メモリセルアレイ内におけるメモリセル電流の位置に依存した変動は解消される。
【０１０４】
この実施例においても、前述したように、選択された列の隣り列の副ビット線の電圧を制御することで、書き込み時における他のセルへの書き込み防止、書き込み電流の減少抑制、読み出し時の逆方向への電流リークの防止、干渉電流の低減を図り、書き込み、読み出しが行われる。さらに、この実施例においても、一端と他端が、基板上層で対角線状の配線で介して接続され１組の副ビット線をなす導電領域対を、前記した第４の実施例のように、メモリセルアレイにおいて、一側の選択トランジスタから他側の選択トランジスタにかけて複数段備えた構成としてもよいことは勿論である。
【０１０５】
図２２は、本発明の第８の実施例を説明するためのレイアウトを示す図である。図２３は、図２２に示した構成の等価回路を示す図である。図２２において、図２０と同等の要素には同一の参照符号が付されている。なお、図２３は、図２２において、Ｎ＝４としたものである。図２２及び図２３を参照して、本発明の第８の実施例について説明する。以下では、本発明の第８の実施例について、図２０及び図２１に示した前記第７の実施例と同一部分についてはその説明は省略し、前記第７の実施例との相違点について説明する。
【０１０６】
本発明の第８の実施例においては、第１アルミ配線層の配線１０５で端部同士が接続されており、１組の副ビット線をなす２本の導電領域１０４を、複数本（Ｎ）本のワード線を単位として、２組（２段）に分割して構成したものである。
【０１０７】
一つの選択トランジスタ１０２に接続される副ビット線をなす２列の導電領域の対の一方は、同一列上に配置された２組の導電領域ａ１、ａ３に分離されており、該副ビット線をなす２列の導電領域の対の他方は、同一列上に配置された２組の導電領域ａ２、ａ４よりなり、導電領域ａ２、ａ４の端部は互いに分離されていず、接続部をなす導電領域により、接続されている。本実施例では、導電領域ａ２、ａ４を接続する接続部をなす導電領域の両端間の抵抗値は、導電領域ａ１、ａ２等ワード線１１０の２行（Ｒｏｗ）分のメモリセル間の長さの導電領域の抵抗値と同等とされている。
【０１０８】
導電領域ａ１は、その一端で、選択トランジスタ１０２の拡散層１０８に接続され、長手方向に反対側の他端は開放端（自由端）とされる。導電領域ａ３は、導電領域ａ１の開放端側に位置する側が開放端であり、該開放端と長手方向に反対側の一端には、コンタクト領域を備えている。一方、一体に接続されている導電領域ａ２、ａ４の接続部（導電領域）の中央部には、コンタクト領域を備えている。接続部（導電領域）の中央部から導電領域ａ２、ａ４の端部までの抵抗値は、導電領域ａ１、ａ２等ワード線１１０の１行分のメモリセル間の長さの導電領域の抵抗値と同等とされている。
【０１０９】
第１アルミ配線層の配線１０５は、その一端が、導電領域ａ１の選択トランジスタ１０２の拡散層１０８に接続する側に、コンタクト１１１を介して接続されており、第１組のＮ本のワード線１１０と４本の導電領域１０４をまたいで斜め方向に配設され、他端が、導電領域ａ２と導電領域ａ４の接続部の中央部にコンタクト１１１を介して接続されている。
【０１１０】
第１アルミ配線層の配線１０５は、導電領域ａ２とａ４の接続部をなす中央部から、第１組のＮ本のワード線１１０と４本の導電領域１０４をまたいで、斜め方向に配設され、導電領域ａ３の一端にコンタクト１１１を介して接続されている。すなわち、配線１０５は、導電領域ａ２とａ４の接続部をなす中央部にコンタクト接続される箇所を中心にして、"＜"の字型に延在され、それぞれ導電領域ａ１、ａ３の各一端と接続される構成とされている。１対の導電領域ａ１、ａ２の間に位置する導電領域ｂ、ｃ、ｄ、ｅについても、同様な構成とされている。
【０１１１】
図２３にも例示されているように、選択トランジスタ１０２（ＴｒＡ）に接続される１組の副ビット線をなす導電領域対ａ１、ａ２の間には、副ビット線ｂ１、ｃ、ｄ、ｅが配置されており、副ビット線をなす導電領域対うち、導電領域ａ１、ａ３の一端と、導電領域ａ２、ａ４の接続部（導電領域ａ２、ａ４と同一の導電領域よりなる）をなす中央部が、第１アルミ配線層の配線１０５を介して接続されている。すなわち、第１組の導電領域ａ１、ａ２の対と、第２組の導電領域ａ３、ａ４の対とが、選択トラジスタ１０２（ＴｒＡ）の拡散層１０８に対して並列に接続する構成とされている。
【０１１２】
かかる構成の本実施例によれば、メモリセルアレイのどのメモリセルに対しても、その位置（行、列）によらず、メモリセルトランジスタのソース、ドレイン（２本の導電領域）の選択トランジスタ１０２までの抵抗和が同じとなり、メモリセル電流（書き込み電流、読み出し電流）の位置依存性がなくなる。
【０１１３】
図２３を参照して、具体例を説明しておくと、導電領域ａ２、ｂ１を拡散層対（ソース／ドレイン）とし、ゲートがワード線ＷＬ４に接続されているメモリセルＭＣ４が選択されたとき、導電領域ａ２側の拡散層は、選択トランジスタＴｒＡに、配線１０５（抵抗値はＮ＋拡散層の抵抗と比べて実質的に無視できる）と、導電領域ａ２の抵抗の一単位分Ｒ（メモリセルの１つの行間隔分に対応する導電領域の抵抗）を介して接続されており、メモリセルＭＣ４の導電領域ｂ１側の拡散層は、選択トランジスタＴｒＢに、導電領域ｂ１の４単位分の抵抗４Ｒ（４個の単位抵抗Ｒを直列接続したもの）を介して接続され、メモリセルＭＣ４の拡散層対にそれぞれ接続される導電領域ａ２、ｂ１のそれぞれの選択トランジスタＴｒＡ、ＴｒＢまでの抵抗値の和は５Ｒとされる。
【０１１４】
また副ビット線の導電領域ａ２、ｂ１を拡散層対とし、ゲートがワード線ＷＬ３に接続されているメモリセルＭＣ３の導電領域ａ２側の拡散層は、選択トランジスタＴｒＡに、配線１０５及び抵抗２Ｒを介して接続されており、メモリセルＭＣ３の導電領域ｂ１側の拡散層は、選択トランジスタＴｒＢに導電領域ｂ１の抵抗３Ｒを介して接続されており、メモリセルＭＣ３に接続される導電領域ａ２、ｂ１のそれぞれの選択トランジスタＴｒＡ、ＴｒＢまでの抵抗値の和は５Ｒとされる。
【０１１５】
２段目のワード線ＷＬ８に接続されるメモリセルＭＣ８接続される導電領域ａ４の抵抗値は５Ｒとされ（導電領域ａ２とａ４の接続部であるコンタクト１１１から抵抗５個分）、導電領域ｂ３は配線１０５で選択トランジスタＴｒＢに接続されるため導電領域ａ４、ｂ３のそれぞれの選択トランジスタＴｒＡ、ＴｒＢまでの抵抗値の和は５Ｒとされる。
【０１１６】
他の行のメモリセルＭＣ５〜ＭＣ７も同様であり、また導電領域ａ２、ｂ１以外の任意の２列の導電領域の間のメモリセルについても同様であり、メモリセルの拡散層に接続する導電領域の対応する選択トランジスタ１０２までの抵抗値の和は５Ｒとされる。このように、メモリセルの拡散層と選択トランジスタの間の抵抗値は、メモリセルの場所によらず、一定値となる。
【０１１７】
以上の通り、メモリセルの拡散層の抵抗値は、メモリセルの位置によらず、同一とされている。この実施例の構成によれば、メモリセルアレイ内におけるメモリセル電流の位置に依存した変動は解消され、メモリセルアレイを複数のワード線を単位に、１つの選択トランジスタに接続する副ビット線を分割し、分割した副ビット線対を配線で接続する構成としたことにより、メモリセルの拡散層に接続す副ビット線の抵抗値を、前記第７の実施例と比べて、さらに低減させることができる。
【０１１８】
図２４は、本発明の第９の実施例を説明するためのレイアウトを示す図である。図２５は、図２４に示した構成の等価回路を示す図である。なお、図２５は、図２４において、Ｎ＝２、Ｍ＝４としたものである。図２４において、図２２と同等の要素には同一の参照符号が付されている。以下では、図２４及び図２５を参照して、本発明の第９の実施例について説明する。
【０１１９】
本発明の第９の実施例では、副ビット線をなす導電領域対を、Ｎ本のワード線を単位に長手方向に、Ｍ組（ただし、Ｍは４以上の２の偶数）に分割する構成としたものである。なお、図２４において、Ｍ＝２としたものは、図２２に示した前記第８の実施例に対応する。以下では、簡単のため、Ｍ＝４として、説明する。
【０１２０】
１つの選択トランジスタ１０２に共通に接続される１組の副ビット線をなす導電領域対の一方は、互いに同一列上にある４段の導電領域ａ１、ａ３、ａ５、ａ７から構成されており、他方の導電領域は、互いに同一列上にある導電領域ａ２、ａ４、ａ６、ａ８から構成されている。
【０１２１】
１段目の導電領域ａ１の一端は選択トランジスタ１０２の拡散層１０８に接続され、該一端と長手方向に反対側の他端は開放端となっている。
【０１２２】
１段目の導電領域ａ２の一端は開放端であり、該一端と長手方向に反対側の他端は、２段目の導電領域ａ４に、接続部をなす導電領域を介して接続され、導電領域ａ４との接続部にコンタクト領域を備えている。接続部をなす導電領域の両端間の抵抗は、例えば２単位分の抵抗２Ｒ（ただし、１Ｒは、メモリセル１行分の間隔に対応する長さの導電領域の抵抗）とされる。
【０１２３】
２段目の導電領域ａ３の一端は開放端であり、該一端と長手方向に反対側の他端は、３段目の導電領域ａ５に、接続部をなす導電領域を介して接続され、導電領域ａ５との接続部にコンタクト領域を備えている。
【０１２４】
２段目の導電領域ａ４の導電領域ａ２と接続する側と反対側の端部は、開放端である。
【０１２５】
３段目の導電領域ａ５の導電領域ａ３と接続する側と反対側の端部は、開放端である。
【０１２６】
３段目の導電領域ａ６の一端は、開放端であり、該一端と長手方向に反対側の他端は、４段目の導電領域ａ８に、接続部をなす導電領域を介して接続され、導電領域ａ８との接続部にコンタクト領域を備えている。
【０１２７】
４段目の導電領域ａ７の一端は、開放端であり、他端は、コンタクト領域を備えている。
【０１２８】
４段目の導電領域ａ８の導電領域ａ６と接続する側と反対側の端部は、開放端である。
【０１２９】
第１アルミ配線層の配線１０５は、導電領域ａ１の選択トランジスタ１０２に接続する側に、コンタクト１１１を介して接続され、導電領域ａ２、ａ４の接続部にコンタクト１１１を介して接続されている。
【０１３０】
導電領域ａ２、ａ４の接続部は、配線１０５を介して、導電領域ａ３、ａ５の接続部とコンタクト１１１により接続されている。
【０１３１】
導電領域ａ３、ａ５の接続部は、配線１０５を介して導電領域ａ６、ａ８の接続部とコンタクト１１により接続されている。
【０１３２】
導電領域ａ６、ａ８の接続部は、配線１０５を介して導電領域ａ７の一端とコンタクトにより接続されている。導電領域ａ１、ａ２の間の導電領域についても同様とされる。
【０１３３】
このように、配線１０５は、メモリセルアレイ内を、斜め方向に配置され、Ｎ本のワード線を単位に、向きを切替えて、配置されている。すなわち、配線１０５のパタン形状は"＜"と"＞"とが交互に切り替わる。
【０１３４】
図２５を参照して、具体例を説明しておくと、１段目の導電領域ａ２、ｂ１を拡散層対（ソース／ドレイン）とし、ワード線ＷＬ１に接続されるメモリセルＭＣ１の副ビット線ａ２側の拡散層は、選択トランジスタＴｒＡに、配線１０５（抵抗値はＮ＋拡散層の抵抗と比べて実質的に無視できる）と、導電領域の２単位分の抵抗２Ｒを介して接続されており、メモリセルの副ビット線ｂ１側の拡散層は、選択トランジスタＴｒＢに導電領域の１単位分の抵抗Ｒを介して接続され、メモリセルＭＣ１の拡散層対に接続される導電領域ａ２、ｂ１の選択トランジスタＴｒＡ、ＴｒＢまでの抵抗値の和は、３Ｒとされる。同様にして、１段目の導電領域ａ２、ｂ１を拡散層対（ソース／ドレイン）としワード線ＷＬ２に接続されるメモリセルＭＣ２の副ビット線ａ２側の拡散層は、選択トランジスタＴｒＡに、配線１０５と抵抗Ｒ分の導電領域を介して接続されており、メモリセルの副ビット線ｂ１側の拡散層は、選択トランジスタＴｒＢに導電領域の抵抗２Ｒ（２個分の抵抗Ｒを直列接続したもの）を介して接続され、メモリセルＭＣ２の拡散層対に接続される導電領域ａ２、ｂ１の選択トランジスタＴｒＡ、ＴｒＢまでの抵抗値の和は３Ｒとされる。
【０１３５】
また、４段目のワード線ＷＬ８に接続されるメモリセルＭＣ８の拡散層に接続される導電領域ａ８の抵抗値は３Ｒとされ、メモリセルＭＣ８の拡散層に接続される導電領域ｂ４は、配線１０５で選択トランジスタＴｒＢに接続されるため、メモリセルＭＣ８の拡散層対に接続される導電領域ａ８、ｂ４の抵抗値の和は３Ｒとされる。他のメモリセルＭＣ５〜ＭＣ７も同様であり、拡散層対に接続される２本の導電領域の対応する選択トランジスタまでの抵抗値の和は、３Ｒとされる。
【０１３６】
本発明の第９の実施例においても、メモリセルの拡散層の抵抗値は、メモリセルの位置によらず、同一とされており、メモリセルアレイ内におけるメモリセル電流の位置に依存した変動は解消される。また本発明の第９の実施例においては、１つの選択トランジスタ１０２の拡散層１０８に対して、配線１０５を介して、並列に接続されるＭ組の導電領域対のそれぞれの抵抗値を、前記第８の実施例よりも小さくしており、このため、メモリセルの拡散層に接続する副ビット線の抵抗値を、前記第８の実施例よりも、低減させることができる。
【０１３７】
図２６は、本発明の第１０の実施例を説明するためのレイアウトを示す図である。図２７は、図２６に示した構成の等価回路を示す図である。なお、図２７は、図２６において、Ｎ＝４としたものである。図２６において、図２２と同等の要素には同一の参照符号が付されている。以下では、図２６及び図２７を参照して、本発明の第１０の実施例について説明する。
【０１３８】
本発明の第１０の実施例では、第１アルミ配線層の配線１０５で端部が接続され１組の副ビット線をなす導電領域対を、Ｎ本のワード線１００を単位に、長手方向に２組に分割する構成としたものである。図２２に示した前記第８の実施例では、導電領域対のうちの１方は、同一列の１段目と２段目の導電領域の間で分割されていたが、本発明の第１０の実施例においては、１組の副ビット線をなす２列の導電領域対のうちの１方は、第１組の導電領域ａ１と第２組の導電領域ａ３とが、接続部をなす導電領域を介して、互いに接続されている。すなわち、第１組の導電領域ａ１と第２組の導電領域ａ３とは互いに分割されていず、導電領域を介して一体に接続されている。第１組の導電領域ａ１と第２組の導電領域ａ３との接続部をなす導電領域の両端間の抵抗値は、２単位分の抵抗２Ｒ（Ｒはメモリセルの１つの行間隔分に対応する導電領域の抵抗値）とされる。第１組の導電領域ａ２と第２組の導電領域ａ４との接続部をなす導電領域の両端間の抵抗値も同様とされる。
【０１３９】
１段目の導電領域ａ１の一端は、選択トランジスタ１０２の拡散層１０８に接続され、導電領域ａ１の該一端と長手方向に反対側の他端は、２段目の導電領域ａ３の一端と接続部を介して一体に接続されており、導電領域ａ３の該一端と長手方向に反対側の他端は、コンタクト領域を有する。
【０１４０】
また導電領域ａ１と第１組の導電領域対をなす導電領域ａ２の一端は開放端とされ、該一端と長手方向に反対側の他端は、２段目の導電領域ａ４に一端に接続部を介して接続され、その接続部にコンタクト領域を備えている。２段目の導電領域ａ４の該一端と長手方向に反対側の他端は開放端とされている。
【０１４１】
第１アルミ配線層の配線１０５は、導電領域ａ１の選択トランジスタ１０２に接続する側に、コンタクト１１１を介して接続され、１段目のＮ本のワード線と、複数本の導電領域をまたいで、導電領域ａ２と導電領域ａ４との接続部にコンタクト１１１を介して接続され、導電領域ａ２と導電領域ａ４の接続部は、配線１０５を介して、２段目のＮ本のワード線と、複数本の導電領域をまたいで、導電領域ａ３の端部と、コンタク１１１で接続されている。すなわち、配線１０５は、導電領域ａ２と導電領域ａ４との接続部へのコンタクト１１１を中心としてパタン形状として"＜"型に延在されて、導電領域ａ１、ａ３の端部とコンタクト１１１で接続されている。
【０１４２】
図２７を参照して、具体例を説明しておくと、副ビット線の導電領域ａ２、ｂ１を拡散層対（ソース／ドレイン）とし、ワード線ＷＬ４に接続されるメモリセルＭＣ４が選択されたとき、メモリセルの導電領域ａ２側の拡散層は、選択トランジスタＴｒＡに、配線１０５（抵抗値はＮ＋拡散層の抵抗と比べて実質的に無視できる）と、導電領域の１単位分の抵抗Ｒを介して接続されており、メモリセルの導電領域ｂ１側の拡散層は、選択トランジスタＴｒＢに導電領域の４単位分の抵抗４Ｒ（４個の抵抗Ｒを直列接続したもの）を介して接続され、メモリセルＭＣ４に接続される導電領域ａ２、ｂ１のそれぞれ選択トランジスタＴｒＡ、ＴｒＢまでの抵抗値の和は５Ｒとされる。
【０１４３】
また２段目のワード線ＷＬ８に接続されるメモリセルＭＣ８の拡散層に接続される導電領域ａ４の抵抗値は５Ｒとされ、導電領域ｂ２は配線１０５で選択トランジスタＴｒＢに接続されるため、メモリセルＭＣ８の拡散層対に接続される導電領域ａ４、ｂ２の抵抗値の和は５Ｒとされる。他のメモリセルＭＣ５〜ＭＣ７も同様に、メモリセルの拡散層対に接続される導電領域ａ４、ｂ２の選択トランジスタ１０２までの抵抗値の和は５Ｒとされる。
【０１４４】
図２８は、本発明の第１１の実施例を説明するためのレイアウトを示す図である。図２９は、図２８に示した構成の等価回路を示す図である。図２９は、図２８において、Ｎ＝２、Ｍ＝４とした構成に対応する。図２８において、図２４と同等の要素には同一の参照符号が付されている。以下では、図２８、図２９を参照して、本発明の第１１の実施例について説明する。以下では、本発明の第１１の実施例について、図２４及び図２５に示した前記第８の実施例と同一部分についてはその説明は省略し、前記第９の実施例との相違点について説明する。
【０１４５】
本発明の第１１の実施例では、複数（Ｎ行）のワード線を単位にＭ組に分割されているが、１つの選択トランジスタ１０２に共通に接続され１組の副ビット線をなす２列の導電領域１０４の対のＭ組のそれぞれは、同一列上の導電領域が分割（切断）されていず、各組の間を、単位抵抗の２倍の抵抗値２Ｒの導電領域（接続部）で一体に接続する構成としている。そして、１つの選択トランジスタ１０２に共通に接続され１組の副ビット線をなすＭ組の導電領域の対について、同一列上にある複数の導電領域（同一列上の導電領域ａ１、ａ３、ａ５、ａ７と、同一列上の導電領域ａ２、ａ４、ａ６、ａ８）は、長手方向に１組おきに、コンタクト領域を有している。
【０１４６】
１段目の導電領域ａ１の一端は、選択トランジスタ１０２の拡散層１０８に接続され、１段目の導電領域ａ１の該一端と長手方向に反対側の他端は、２段目の導電領域ａ３の一端に、接続部をなす導電領域の抵抗２Ｒを介して接続されている。
【０１４７】
１段目の導電領域ａ２の一端は開放端であり、１段目の導電領域ａ２の該一端と長手方向に反対側の他端は、２段目の導電領域ａ４の一端に、接続部をなす導電領域の抵抗２Ｒを介して接続されており、その接続部の中間に、コンタクト領域を備えている。
【０１４８】
２段目の導電領域ａ３の該一端と長手方向に反対側の他端は、３段目の導電領域ａ５の一端に、接続部をなす導電領域の抵抗２Ｒを介して接続されており、その接続部の中間にコンタクト領域を備えている。
【０１４９】
２段目の導電領域ａ４の該一端と長手方向に反対側の他端は、３段目の導電領域ａ６の一端に、接続部をなす導電領域の抵抗２Ｒを介して接続されている。
【０１５０】
３段目の導電領域ａ５の該一端と長手方向に反対側の他端は、４段目の導電領域ａ７の一端に、接続部をなす導電領域の抵抗２Ｒを介して接続されている。
【０１５１】
３段目の導電領域ａ６の該一端と長手方向に反対側の他端は、４段目の導電領域ａ８の一端に、接続部をなす導電領域の抵抗２Ｒを介して接続されており、その接続部の中間にコンタクト領域を備えている。
【０１５２】
４段目の導電領域ａ７の他端は、コンタクト領域を備えている。
【０１５３】
４段目の導電領域ａ８の他端は、開放端とされている。
【０１５４】
第１アルミ配線層の配線１０５は、導電領域ａ１の選択トランジスタ１０２に接続する側にコンタクト１１１を介して接続され、導電領域ａ２と導電領域ａ４の接続部にコンタクト１１１を介して接続されている。
【０１５５】
導電領域ａ２と導電領域ａ４の接続部の中間部は、配線１０５を介して、導電領域ａ３と導電領域ａ５の接続点にコンタクト１１１を介して接続されている。
【０１５６】
導電領域ａ３と導電領域ａ５の接続部の中間部は、配線１０５を介して、導電領域ａ６と導電領域ａ８の接続部にコンタクト１１１を介して接続されている。
【０１５７】
導電領域ａ６と導電領域ａ８の接続点の中間部は、配線１０５を介して、導電領域ａ７の端部にコンタクト１１１を介して接続されている。配線１０５はメモリセルアレイ内を、斜め方向にＮ本のワード線を単位に、順次向きを変え、蛇行して配置されている。
【０１５８】
図２９を参照して、具体例を説明しておく。図２９は、図２８において、Ｎ＝２、Ｍ＝４とした場合の等価回路を示している。
【０１５９】
第１組の導電領域ａ２、ｂ１を拡散層対（ソース／ドレイン）としワード線ＷＬ２に接続されるメモリセルＭＣ２が選択されたとき、メモリセルの導電領域ａ２側の拡散層は、選択トランジスタＴｒＡに、配線１０５（抵抗値はＮ＋拡散層の抵抗と比べて実質的に無視できる）と、抵抗Ｒ分の導電領域を介して接続されており、メモリセルの導電領域ｂ１側の拡散層は、選択トランジスタＴｒＢに導電領域の２単位分の抵抗２Ｒを介して接続され、メモリセルＭＣ２の拡散層対に接続される導電領域ａ２、ｂ１のそれぞれの選択トランジスタＴｒＡ、ＴｒＢまでの抵抗値の和は、３Ｒとされる。
【０１６０】
また第４組のワード線ＷＬ８に接続されるメモリセルＭＣ８の拡散層に接続される導電領域ａ８の抵抗値は３Ｒとされ、一方、導電領域ｂ４は、配線１０５で選択トランジスタＴｒＢに接続されるため、メモリセルＭＣ８の拡散層対に接続される導電領域ａ８、ｂ４のそれぞれの選択トランジスタＡ、Ｂまでの抵抗値の和は、３Ｒとされる。他のメモリセルＭＣ５〜ＭＣ７についても同様に、メモリセルＭＣ８の拡散層対に接続される導電領域の選択トランジスタまでの抵抗値の和は、３Ｒとされる。このように、メモリセルの拡散層に接続す副ビット線の抵抗値を、前記第８の実施例よりも、低減させることができる。
【０１６１】
前記第８乃至第１１の実施例においても、前述したように、選択された列の隣り列の副ビット線の電圧を制御することで、書き込み時における他のセルへの書き込み防止、書き込み電流の減少抑制、読み出し時の逆方向への電流リークの防止、干渉電流の低減を図り、書き込み、読み出しが行われる。さらに、この実施例においても、一端と他端が、基板上層で対角線状の配線で介して接続され１組の副ビット線をなす導電領域対を、前記した第４の実施例のように、メモリセルアレイにおいて、一側の選択トランジスタから他側の選択トランジスタにかけて複数段備えた構成としてもよいことは勿論である。
【０１６２】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本願特許請求の範囲の各請求項の発明の範囲内で、当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えばプログラム、リード可能な不揮発性半導体記憶装置を例に説明したが、読み出し専用の半導体記憶装置にも適用可能である。また、１セルに２ビットを独立に記憶する電子トラップ領域を２つ有するＯＮＯ膜を備えたメモリセルについて説明したが、本発明はかかる構成に限定されるものでなく、１セルに１ビットを記憶する構成であってもよく、さらに、ＭＯＳトランジスタ、任意のＭＯＮＯＳ型トランジスタ、スタックゲート型トランジスタについても適用できる。
【０１６３】
【発明の効果】
以上説明したように、本発明によれば、メモリセルアレイの両側の設けられた選択トランジスタに接続される１組の副ビット線を２本の導電領域で構成し、複数組の副ビット線を入れ違いに配置したことにより、選択トランジスタから遠端部での導電領域の抵抗値を低減し、メモリ容量の増大に対してチップ面積の増大を抑止することができる。
【０１６４】
また本発明によれば、１組の副ビット線をなす導電領域対の一端同士、他端同士を配線で接続する構成とし、選択トランジスタからメモリセルまでの導電領域の抵抗値を低減している。
【０１６５】
また本発明によれば、導電領域の両端を配線層の配線で接続することで、導電領域の抵抗値を低減している。
【０１６６】
さらに本発明によれば、１組の副ビット線をなす導電領域対を、複数段分割して備え、各段の導電領域対を、配線層の配線によって選択トランジスタに接続することで、各段の導電領域対をほぼ同一電位としている。
【０１６７】
本発明によれば、フィールド酸化膜で選択トランジスタ間の素子分離が行われているため、選択トランジスタを高耐圧化でき、書き込み時の書き込み対象のメモリセルの導電領域に供給される電圧低下を抑制することができる。
【０１６８】
また本発明によれば、書き込み時、隣接する導電領域等に所定の電圧を印加することで、他セルへの書き込みの抑止、及び書き込み電流の減少の抑止を図ることができる。
【０１６９】
また本発明によれば、読み出し時、隣接する導電領域等に所定の電圧を印加することで、逆方向の電流リークによる読み出し電流の低下、及び、干渉電流の発生を抑止することができる。
【０１７０】
さらに、本発明によれば、メモリセルの配置位置によらずに、導電領域の抵抗和が一定であるため、場所による書き込み特性のバラツキや読み出し電流の揺らぎを著しく抑制することができる。すなわち、本発明においては、１組の副ビット線をなす２本の導電領域について、一つの導電領域の選択トランジスタに接続する一側の端部と、他の導電領域の選択トランジスタとは反対側の端部を、基板上層の配線で対角線をなすように接続したことにより、メモリセルアレイ内でのメモリセルの拡散層の抵抗の和の位置依存性が解消され、読み出し、書き込み特性の位置依存性を解消している。
【０１７１】
さらに、本発明によれば、複数のワード線を単位に、副ビット線を複数のグループに分割し、それぞれのグループ内でメモリセルの配置位置によらずに、導電領域の抵抗和を一定とするとともに、その抵抗和の値を低く抑え、場所による書き込み特性のバラツキや読み出し電流の揺らぎを著しく抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施例のレイアウトを示す図である。
【図２】本発明の一実施例の回路構成を示す図である。
【図３】ＯＮＯ膜を備え、２ビット記憶ノードを有するメモリセルの構成を模式的に示す図である。
【図４】図３のメモリセルのプログラムを説明する図である。
【図５】図３のメモリセルの読み出しを説明する図である。
【図６】本発明の一実施例における書き込みを説明するための図である。
【図７】本発明の一実施例における書き込みを説明するための図である。
【図８】本発明の一実施例における読み出しを説明するための図である。
【図９】本発明の一実施例における読み出しを説明するための図である。
【図１０】本発明の第２の実施例のレイアウトを示す図である。
【図１１】本発明の第２の実施例の回路構成を示す図である。
【図１２】本発明の第３の実施例のレイアウトを示す図である。
【図１３】本発明の第３の実施例の回路構成を示す図である。
【図１４】本発明の第４の実施例のレイアウトを示す図である。
【図１５】本発明の第４の実施例の回路構成を示す図である。
【図１６】従来の不揮発性半導体記憶装置のレイアウトを示す図である。
【図１７】従来の不揮発性半導体記憶装置の回路構成を示す図である。
【図１８】本発明の第５の実施例の回路構成を示す図である。
【図１９】本発明の第６の実施例の回路構成を示す図である。
【図２０】本発明の第７の実施例のレイアウトを示す図である。
【図２１】本発明の第７の実施例の回路構成を示す図である。
【図２２】本発明の第８の実施例のレイアウトを示す図である。
【図２３】本発明の第８の実施例の回路構成を示す図である。
【図２４】本発明の第９の実施例のレイアウトを示す図である。
【図２５】本発明の第９の実施例の回路構成を示す図である。
【図２６】本発明の第１０の実施例のレイアウトを示す図である。
【図２７】本発明の第１０の実施例の回路構成を示す図である。
【図２８】本発明の第１１の実施例のレイアウトを示す図である。
【図２９】本発明の第１１の実施例の回路構成を示す図である。
【符号の説明】
１１  導電領域
１５ ゲート電極
１４  絶縁膜
２０  コンタクト
１２  接続導電領域
１３  補助導電領域
１６  選択ゲート電極
１８  アルミ配線
１９  不純物領域
１０１  主ビット線
１０２  選択トランジスタ（ブロック選択トランジスタ）
１０３  ゲート電極（ブロック選択線ＳＬ）
１０４  導電領域（副ビット線）
１０５  配線
１０６  フィールド酸化膜
１０７、１０８  拡散層
１０９  スルーホール（ＴＨ）
１１０  ゲート電極（ワード線ＷＬ）
１１１  コンタクト
１１２  配線
１１３、１１４  配線
２０１  半導体基板
２０２  ＯＮＯ膜
２０３  絶縁酸化膜
２０４  Ｎ＋拡散層
２０５  ゲート電極
２０６  記憶ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004596729.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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