(57)【特許請求の範囲】
【請求項１】
第１ｐ型半導体領域と、
前記第１ｐ型半導体領域より、第１方向に離れて形成された第２ｐ型半導体領域と、
前記第１ｐ型半導体領域と前記第２ｐ型半導体領域との間であって、前記第１ｐ型半導体領域から第１の距離だけ離れた第１の位置に配置された第１ｎ型半導体領域と、
前記第１ｐ型半導体領域と前記第２ｐ型半導体領域との間であって、前記第１ｐ型半導体領域から、前記第１の距離よりも長い第２の距離だけ離れた第２の位置に配置された第２ｎ型半導体領域と、
前記第１ｐ型半導体領域と前記第１ｎ型半導体領域との間に形成された第１素子分離絶縁領域と、
前記第２ｐ型半導体領域と前記第２ｎ型半導体領域との間に形成された第２素子分離絶縁領域と、
前記第１方向に直交する第２方向に延在する第１ビット線と、
前記第２方向に延在する第２ビット線と、
前記第１方向に延在するワード線と、
前記第１ｐ型半導体領域に形成された、前記第１方向に延在する第１ゲートを有する第１ｎ型トランジスタと、
前記第１ｐ型半導体領域に形成された、前記第１方向に延在する第３ゲートを有する第３ｎ型トランジスタと、
前記第２ｐ型半導体領域に形成された、前記第１方向に延在する第２ゲートを有する第２ｎ型トランジスタと、
前記第２ｐ型半導体領域に形成された、前記第１方向に延在する第４ゲートを有する第４ｎ型トランジスタと、
前記第１ｎ型半導体領域に形成された、前記第１方向に延在する第５ゲートを有する第１ｐ型トランジスタと、
前記第２ｎ型半導体領域に形成された、前記第１方向に延在する第６ゲートを有する第２ｐ型トランジスタと、
前記第１ｐ型トランジスタの前記第５ゲートに接続される第１コンタクトと、
前記第２ｐ型トランジスタの第２ドレインに接続される第２コンタクトと、
前記第２ｐ型トランジスタの前記第６ゲートに接続される第３コンタクトと、
前記第１ｐ型トランジスタの第１ドレインに接続される第４コンタクトと、
前記第１ゲートと前記第３ゲートとの間に配置され、前記第１ｎ型トランジスタの第３ドレインに接続される第５コンタクトと、
前記第２ゲートと前記第４ゲートとの間に配置され、前記第２ｎ型トランジスタの第４ドレインに接続される第６コンタクトと、
前記第１コンタクト、前記第２コンタクト、および前記第６コンタクトを相互に接続する第１配線と、
前記第３コンタクト、前記第４コンタクト、および前記第５コンタクトを相互に接続する第２配線と、
を有し、
前記第１ｎ型トランジスタと前記第２ｎ型トランジスタと前記第１ｐ型トランジスタと前記第２ｐ型トランジスタとはフリップフロップ回路を構成し、
前記第３ｎ型トランジスタは、前記第１ビット線と前記第５コンタクトとの間を接続する第１トランスファーゲートであり、
前記第４ｎ型トランジスタは、前記第２ビット線と前記第６コンタクトとの間を接続する第２トランスファーゲートであり、
前記ワード線は、前記第３ゲートおよび前記第４ゲートに接続され、
前記第１ゲートと前記第５ゲートは一体の第１導電体で形成され、
前記第２ゲートと前記第６ゲートは一体の第２導電体で形成され、
前記第３ゲートは第３導電体で形成され、
前記第４ゲートは第４導電体で形成され、前記第２導電体および前記第３導電体は、前記第１導電体に対して、前記第５コンタクト側に配置され、
前記第１導電体および前記第４導電体は、前記第２導電体に対して、前記第６コンタクト側に配置され、
前記第１コンタクトは、前記第２ｐ型半導体領域と前記第１ｎ型半導体領域との間に配置され、
前記第３コンタクトは、前記第１ｐ型半導体領域と前記第２ｎ型半導体領域との間に配置され、
前記第２ｎ型半導体領域の少なくとも一部と、前記第１ｎ型半導体領域の少なくとも一部とは、互いに接触することなく、前記第１方向に重なって配置されることを特徴とする第１ＳＲＡＭセルを有する半導体装置。
【請求項２】
第１ｐ型半導体領域と、
前記第１ｐ型半導体領域より、第１方向に離れて形成された第２ｐ型半導体領域と、
前記第１ｐ型半導体領域と前記第２ｐ型半導体領域との間であって、前記第１ｐ型半導体領域から第１の距離だけ離れた第１の位置に配置された第１ｎ型半導体領域と、
前記第１ｐ型半導体領域と前記第２ｐ型半導体領域との間であって、前記第１ｐ型半導体領域から、前記第１の距離よりも長い第２の距離だけ離れた第２の位置に配置された第２ｎ型半導体領域と、
前記第１ｐ型半導体領域と前記第１ｎ型半導体領域との間に形成された第１素子分離絶縁領域と、
前記第２ｐ型半導体領域と前記第２ｎ型半導体領域との間に形成された第２素子分離絶縁領域と、
前記第１方向に直交する第２方向に延在する第１ビット線と、
前記第２方向に延在する第２ビット線と、
前記第１方向に延在するワード線と、
前記第１ｐ型半導体領域に形成された、前記第１方向に延在する第１ゲートを有する第１ｎ型トランジスタと、
前記第１ｐ型半導体領域に形成された、前記第１方向に延在する第３ゲートを有する第３ｎ型トランジスタと、
前記第２ｐ型半導体領域に形成された、前記第１方向に延在する第２ゲートを有する第２ｎ型トランジスタと、
前記第２ｐ型半導体領域に形成された、前記第１方向に延在する第４ゲートを有する第４ｎ型トランジスタと、
前記第１ｎ型半導体領域に形成された、前記第１方向に延在する第５ゲートを有する第１ｐ型トランジスタと、
前記第２ｎ型半導体領域に形成された、前記第１方向に延在する第６ゲートを有する第２ｐ型トランジスタと、
前記第１ｐ型トランジスタの前記第５ゲートに接続される第１コンタクトと、
前記第２ｐ型トランジスタの第２ドレインに接続される第２コンタクトと、
前記第２ｐ型トランジスタの前記第６ゲートに接続される第３コンタクトと、
前記第１ｐ型トランジスタの第１ドレインに接続される第４コンタクトと、
前記第１ゲートと前記第３ゲートとの間に配置され、前記第１ｎ型トランジスタの第３ドレインに接続される第５コンタクトと、
前記第２ゲートと前記第４ゲートとの間に配置され、前記第２ｎ型トランジスタの第４ドレインに接続される第６コンタクトと、
前記第１コンタクト、前記第２コンタクト、および前記第６コンタクトを相互に接続する第１配線と、
前記第３コンタクト、前記第４コンタクト、および前記第５コンタクトを相互に接続する第２配線と、
を有し、
前記第１ｎ型トランジスタと前記第２ｎ型トランジスタと前記第１ｐ型トランジスタと前記第２ｐ型トランジスタとはフリップフロップ回路を構成し、
前記第３ｎ型トランジスタは、前記第１ビット線と前記第５コンタクトとの間を接続する第１トランスファーゲートであり、
前記第４ｎ型トランジスタは、前記第２ビット線と前記第６コンタクトとの間を接続する第２トランスファーゲートであり、
前記ワード線は、前記第３ゲートおよび前記第４ゲートに接続され、
前記第１ゲートと前記第５ゲートは一体の第１導電体で形成され、
前記第２ゲートと前記第６ゲートは一体の第２導電体で形成され、
前記第３ゲートは第３導電体で形成され、
前記第４ゲートは第４導電体で形成され、前記第２導電体および前記第３導電体は、前記第１導電体に対して、前記第５コンタクト側に配置され、
前記第１導電体および前記第４導電体は、前記第２導電体に対して、前記第６コンタクト側に配置され、
前記第１コンタクトは、前記第２ｐ型半導体領域と前記第１ｎ型半導体領域との間に配置され、
前記第３コンタクトは、前記第１ｐ型半導体領域と前記第２ｎ型半導体領域との間に配置され、
前記第２ｎ型半導体領域の少なくとも一部と、前記第１ｎ型半導体領域の少なくとも一部とは、互いに接触することなく、前記第１方向に並んで配置されることを特徴とする第１ＳＲＡＭセルを有する半導体装置。
【請求項３】
第３ｎ型半導体領域と、
前記第３ｎ型半導体領域より、第２方向に離れて形成された第４ｎ型半導体領域と、
前記第４ｎ型半導体領域より、前記第２方向に離れて形成された第７ｎ型半導体領域と、
前記第３ｎ型半導体領域より、前記第２方向に直交する第１方向に離れて形成された第８ｎ型半導体領域と、
前記第８ｎ型半導体領域より、前記第２方向に離れて形成された第６ｎ型半導体領域と、
前記第６ｎ型半導体領域より、前記第２方向に離れて形成された第５ｎ型半導体領域と、
前記第３ｎ型半導体領域と前記第８ｎ型半導体領域との間であって、前記第３ｎ型半導体領域から前記第１方向に第１の距離だけ離れた第１の位置に配置された第３ｐ型半導体領域と、
前記第３ｐ型半導体領域より、前記第２方向に離れて形成された第４ｐ型半導体領域と、
前記第７ｎ型半導体領域と前記第５ｎ型半導体領域との間であって、前記第７ｎ型半導体領域から前記第１方向に前記第１の距離よりも長い第２の距離だけ離れた第２の位置に配置された第５ｐ型半導体領域と、
前記第５ｐ型半導体領域より、前記第２方向とは反対の方向に離れて形成された第６ｐ型半導体領域と、
前記第３ｎ型半導体領域と前記第３ｐ型半導体領域との間、および前記第４ｎ型半導体領域と前記第４ｐ型半導体領域との間に形成された第１素子分離絶縁領域と、
前記第５ｎ型半導体領域と前記第５ｐ型半導体領域との間、および前記第６ｎ型半導体領域と前記第６ｐ型半導体領域との間に形成された第２素子分離絶縁領域と、
前記第３ｎ型半導体領域と前記第４ｎ型半導体領域の間に形成された、前記第１方向に延在する第１ゲートと、
前記第４ｎ型半導体領域と前記第７ｎ型半導体領域の間に形成された、前記第１方向に延在する第３ゲートと、
前記第５ｎ型半導体領域と前記第６ｎ型半導体領域の間に形成された、前記第１方向に延在する第２ゲートと、
前記第６ｎ型半導体領域と前記第８ｎ型半導体領域の間に形成された、前記第１方向に延在する第４ゲートと、
前記第３ｐ型半導体領域と前記第４ｐ型半導体領域の間に形成された、前記第１方向に延在する第５ゲートと、
前記第５ｐ型半導体領域と前記第６ｐ型半導体領域の間に形成された、前記第１方向に延在する第６ゲートと、
前記第５ゲートに接続される第１コンタクトと、
前記第６ｐ型半導体領域に接続される第２コンタクトと、
前記第６ゲートに接続される第３コンタクトと、
前記第４ｐ型半導体領域に接続される第４コンタクトと、
前記第４ｎ型半導体領域に接続される第５コンタクトと、
前記第６ｎ型半導体領域に接続される第６コンタクトと、
前記第１コンタクト、前記第２コンタクト、および前記第６コンタクトを相互に接続する第１配線と、
前記第３コンタクト、前記第４コンタクト、および前記第５コンタクトを相互に接続する第２配線と、
前記第７ｎ型半導体領域に接続され、前記第２方向に延在する第１ビット線と、
前記第８ｎ型半導体領域に接続され、前記第２方向に延在する第２ビット線と、
前記第３ゲートおよび前記第４ゲートに接続され、前記第１方向に延在するワード線と、
を有し、
前記第３ｎ型半導体領域、前記第４ｎ型半導体領域、および前記第１ゲートは第１ｎ型トランジスタを構成し、
前記第４ｎ型半導体領域、前記第７ｎ型半導体領域、および前記第３ゲートは第３ｎ型トランジスタを構成し、
前記第５ｎ型半導体領域、前記第６ｎ型半導体領域、および前記第２ゲートは第２ｎ型トランジスタを構成し、
前記第６ｎ型半導体領域、前記第８ｎ型半導体領域、および前記第４ゲートは第４ｎ型トランジスタを構成し、
前記第３ｐ型半導体領域、前記第４ｐ型半導体領域、および前記第５ゲートは第１ｐ型トランジスタを構成し、
前記第５ｐ型半導体領域、前記第６ｐ型半導体領域、および前記第６ゲートは第２ｐ型トランジスタを構成し、
前記第１ｎ型トランジスタと前記第１ｐ型トランジスタは第１インバータを構成し、
前記第２ｎ型トランジスタと前記第２ｐ型トランジスタは第２インバータを構成し、
前記第１インバータと前記第２インバータはフリップフロップ回路を構成し、
前記第１ゲートと前記第５ゲートは一体の第１導電体で形成され、
前記第２ゲートと前記第６ゲートは一体の第２導電体で形成され、
前記第３ゲートは第３導電体で形成され、
前記第４ゲートは第４導電体で形成され、
前記第２導電体および前記第３導電体は、前記第１導電体に対して、前記第５コンタクト側に配置され、
前記第１導電体および前記第４導電体は、前記第２導電体に対して、前記第６コンタクト側に配置され、
前記第１コンタクトは、前記第４ｎ型トランジスタと前記第１ｐ型トランジスタとの間に配置され、
前記第３コンタクトは、前記第３ｎ型トランジスタと前記第２ｐ型トランジスタとの間に配置され、
前記４ｐ型半導体領域の少なくとも一部と、前記第６ｐ型半導体領域の少なくとも一部とが、互いに接触することなく、前記第１方向に重なって配置されることを特徴とする第１ＳＲＡＭセルを有する半導体装置。
【請求項４】
第３ｎ型半導体領域と、
前記第３ｎ型半導体領域より、第２方向に離れて形成された第４ｎ型半導体領域と、
前記第４ｎ型半導体領域より、前記第２方向に離れて形成された第７ｎ型半導体領域と、
前記第３ｎ型半導体領域より、前記第２方向に直交する第１方向に離れて形成された第８ｎ型半導体領域と、
前記第８ｎ型半導体領域より、前記第２方向に離れて形成された第６ｎ型半導体領域と、
前記第６ｎ型半導体領域より、前記第２方向に離れて形成された第５ｎ型半導体領域と、
前記第３ｎ型半導体領域と前記第８ｎ型半導体領域との間であって、前記第３ｎ型半導体領域から前記第１方向に第１の距離だけ離れた第１の位置に配置された第３ｐ型半導体領域と、
前記第３ｐ型半導体領域より、前記第２方向に離れて形成された第４ｐ型半導体領域と、
前記第７ｎ型半導体領域と前記第５ｎ型半導体領域との間であって、前記第７ｎ型半導体領域から前記第１方向に前記第１の距離よりも長い第２の距離だけ離れた第２の位置に配置された第５ｐ型半導体領域と、
前記第５ｐ型半導体領域より、前記第２方向とは反対の方向に離れて形成された第６ｐ型半導体領域と、
前記第３ｎ型半導体領域と前記第３ｐ型半導体領域との間、および前記第４ｎ型半導体領域と前記第４ｐ型半導体領域との間に形成された第１素子分離絶縁領域と、
前記第５ｎ型半導体領域と前記第５ｐ型半導体領域との間、および前記第６ｎ型半導体領域と前記第６ｐ型半導体領域との間に形成された第２素子分離絶縁領域と、
前記第３ｎ型半導体領域と前記第４ｎ型半導体領域の間に形成された、前記第１方向に延在する第１ゲートと、
前記第４ｎ型半導体領域と前記第７ｎ型半導体領域の間に形成された、前記第１方向に延在する第３ゲートと、
前記第５ｎ型半導体領域と前記第６ｎ型半導体領域の間に形成された、前記第１方向に延在する第２ゲートと、
前記第６ｎ型半導体領域と前記第８ｎ型半導体領域の間に形成された、前記第１方向に延在する第４ゲートと、
前記第３ｐ型半導体領域と前記第４ｐ型半導体領域の間に形成された、前記第１方向に延在する第５ゲートと、
前記第５ｐ型半導体領域と前記第６ｐ型半導体領域の間に形成された、前記第１方向に延在する第６ゲートと、
前記第５ゲートに接続される第１コンタクトと、
前記第６ｐ型半導体領域に接続される第２コンタクトと、
前記第６ゲートに接続される第３コンタクトと、
前記第４ｐ型半導体領域に接続される第４コンタクトと、
前記第４ｎ型半導体領域に接続される第５コンタクトと、
前記第６ｎ型半導体領域に接続される第６コンタクトと、
前記第１コンタクト、前記第２コンタクト、および前記第６コンタクトを相互に接続する第１配線と、
前記第３コンタクト、前記第４コンタクト、および前記第５コンタクトを相互に接続する第２配線と、
前記第７ｎ型半導体領域に接続され、前記第２方向に延在する第１ビット線と、
前記第８ｎ型半導体領域に接続され、前記第２方向に延在する第２ビット線と、
前記第３ゲートおよび前記第４ゲートに接続され、前記第１方向に延在するワード線と、
を有し、
前記第３ｎ型半導体領域、前記第４ｎ型半導体領域、および前記第１ゲートは第１ｎ型トランジスタを構成し、
前記第４ｎ型半導体領域、前記第７ｎ型半導体領域、および前記第３ゲートは第３ｎ型トランジスタを構成し、
前記第５ｎ型半導体領域、前記第６ｎ型半導体領域、および前記第２ゲートは第２ｎ型トランジスタを構成し、
前記第６ｎ型半導体領域、前記第８ｎ型半導体領域、および前記第４ゲートは第４ｎ型トランジスタを構成し、
前記第３ｐ型半導体領域、前記第４ｐ型半導体領域、および前記第５ゲートは第１ｐ型トランジスタを構成し、
前記第５ｐ型半導体領域、前記第６ｐ型半導体領域、および前記第６ゲートは第２ｐ型トランジスタを構成し、
前記第１ｎ型トランジスタと前記第１ｐ型トランジスタは第１インバータを構成し、
前記第２ｎ型トランジスタと前記第２ｐ型トランジスタは第２インバータを構成し、
前記第１インバータと前記第２インバータはフリップフロップ回路を構成し、
前記第１ゲートと前記第５ゲートは一体の第１導電体で形成され、
前記第２ゲートと前記第６ゲートは一体の第２導電体で形成され、
前記第３ゲートは第３導電体で形成され、
前記第４ゲートは第４導電体で形成され、
前記第２導電体および前記第３導電体は、前記第１導電体に対して、前記第５コンタクト側に配置され、
前記第１導電体および前記第４導電体は、前記第２導電体に対して、前記第６コンタクト側に配置され、
前記第１コンタクトは、前記第４ｎ型トランジスタと前記第１ｐ型トランジスタとの間に配置され、
前記第３コンタクトは、前記第３ｎ型トランジスタと前記第２ｐ型トランジスタとの間に配置され、
前記４ｐ型半導体領域の少なくとも一部と、前記第６ｐ型半導体領域の少なくとも一部とが、互いに接触することなく、前記第１方向に並んで配置されることを特徴とする第１ＳＲＡＭセルを有する半導体装置。
【請求項５】
前記第１ＳＲＡＭセルは、前記第１の方向を長辺とし、前記第２の方向を短辺とする矩形領域に形成されることを特徴とする請求項１乃至４いずれか一項に記載の半導体装置。
【請求項６】
前記第１ｎ型半導体領域および前記第２ｎ型半導体領域は、前記第２方向に延在することを特徴とする請求項１又は２に記載の半導体装置。
【請求項７】
前記第１ｐ型半導体領域および前記第２ｐ型半導体領域は、前記第２方向に延在することを特徴とする請求項１、２又は６いずれか一項に記載の半導体装置。
【請求項８】
前記第１コンタクトおよび前記第２コンタクトは、前記第５ゲートと前記第６ｐ型半導体領域とに跨る共通のコンタクトホール内の導電体によって形成され、
前記第３コンタクトおよび前記第４コンタクトは、前記第６ゲートと前記第４ｐ型半導体領域とに跨る共通のコンタクトホール内の導電体によって形成されることを特徴とする請求項３又は４に記載の半導体装置。
【請求項９】
前記第１ビット線および前記第２ビット線は、前記ワード線よりも１層下の配線層によって形成されることを特徴とする請求項１乃至８いずれか一項に記載の半導体装置。
【請求項１０】
前記第１コンタクトおよび前記第２コンタクトは、前記第５ゲートと前記第２ドレインとに跨る共通のコンタクトホール内の導電体によって形成され、
前記第３コンタクトおよび前記第４コンタクトは、前記第６ゲートと前記第１ドレインとに跨る共通のコンタクトホール内の導電体によって形成されることを特徴とする請求項１、２、６又は７いずれか一項に記載の半導体装置。
【請求項１１】
第１電位を供給する第１電位供給線と、
前記第１電位よりも低い第２電位を供給する第２電位供給線と、
前記第２電位を供給する第３電位供給線と、
をさらに有し、
前記第１p型トランジスタと前記第１n型トランジスタとが、前記第１電位供給線と前記第２電位供給線との間に電気的に直列接続され、
前記第２p型トランジスタと前記第２n型トランジスタとが、前記第１電位供給線と前記第３電位供給線との間に電気的に直列接続されることを特徴とする請求項１乃至１０いずれか一項に記載の半導体装置。
【請求項１２】
前記第１電位供給線、前記第２電位供給線および前記第３電位供給線は、前記第２方向に延在することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１電位供給線は、前記第１ビット線と前記第２ビット線の間に配置されることを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記第１ビット線、前記第２ビット線および前記第１電位供給線は、前記第２電位供給線と前記第３電位供給線との間に配置されることを特徴とする請求項１１乃至１３いずれか一項に記載の半導体装置。
【請求項１５】
前記第１導電体、前記第２導電体、前記第３導電体および前記第４導電体は、ポリシリコンで形成されることを特徴とする請求項１乃至１４いずれか一項に記載の半導体装置。
【請求項１６】
前記第１ＳＲＡＭセルに対して前記第２方向に隣接して配置され、第７ｐ型半導体領域と、前記第７ｐ型半導体領域より前記第１方向に離れて形成された第８ｐ型半導体領域と、前記第７ｐ型半導体領域と前記第８ｐ型半導体領域との間に配置された第９ｎ型半導体領域および第１０ｎ型半導体領域とを有する第２ＳＲＡＭセルを更に有し、
前記第７ｐ型半導体領域と前記１ｐ型半導体領域とは、前記第２方向に延在して一体的に形成され、前記第８ｐ型半導体領域と前記２ｐ型半導体領域とは、前記第２方向に延在して一体的に形成されることを特徴とする請求項１、２、６、７又は１０いずれか一項に記載の半導体装置。
【請求項１７】
前記第１ＳＲＡＭセルと前記第２ＳＲＡＭセルのレイアウトは、前記第１ＳＲＡＭセルと前記第２ＳＲＡＭセルの間の境界線に関して、互いに線対称である
ことを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記第１ＳＲＡＭセルに対して前記第２方向に隣接して配置された第２ＳＲＡＭセルを更に有し、
前記第２ＳＲＡＭセルは、前記第１ＳＲＡＭセルと前記第２ＳＲＡＭセルの間の境界線に関して、前記第１ＳＲＡＭセルと線対称なレイアウトを有する
ことを特徴とする請求項３乃至１５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ型ＳＲＡＭセルを備えた半導体装置に関する。
【背景技術】
【０００２】
この種のＳＲＡＭは、メモリセルがＤＲＡＭのような電荷保持型ではなくフリップフロップによる電流駆動型であるので、高速アクセスが可能であり、キャッシュメモリとして用いられているが、マイクロプロセッサの高速化に伴い、より高速化が要求されている。
【０００３】
図１０は、従来のＳＲＡＭセル１のパターン図である。図１１（Ａ）は、図１０のレイアウトパターンに対応した回路図であり、図１１（Ｂ）はこの回路の接続を分かり易くした一般的な回路図である。
【０００４】
ＳＲＡＭセル１は、ｐＭＯＳ領域２とｎＭＯＳ領域３との間に素子分離領域４が形成され、素子分離領域４に平行にワード線ＷＬ、基準電位供給線ＶＳＳ及び電源電位供給線ＶＣＣが配置されている。中心線のみで示す一対のビット線ＢＬ及び＊ＢＬは、ワード線ＷＬと直角な方向に沿って配置されている。ｐＭＯＳトランジスタＱＰ１とｎＭＯＳトランジスタＱＮ１とでＣＭＯＳインバータが形成され、ｐＭＯＳトランジスタＱＰ２とｎＭＯＳトランジスタＱＮ２とでもう１つのＣＭＯＳインバータが形成され、これらＣＭＯＳインバータがクロス接続されてフリップフロップが形成されている。
【０００５】
メタル配線Ｓ１〜Ｓ４及び電源電位供給線ＶＣＣはメタル配線第１層であり、基準電位供給線ＶＳＳはメタル配線第２層であり、ビット線ＢＬ及び＊ＢＬはメタル配線第３層である。
【０００６】
ポリシリコン配線Ｇ１は、ｐＭＯＳトランジスタＱＰ１及びｎＭＯＳトランジスタＱＮ１のゲートを含み、かつ、その一端部がコンタクトホールを通ってｐＭＯＳトランジスタＱＰ２のｐ型半導体領域Ｐ２ｄに接続されている。ポリシリコン配線Ｇ２は、ｐＭＯＳトランジスタＱＰ２及びｎＭＯＳトランジスタＱＮ２のゲートを含み、かつ、その一端部がコンタクトホールを通ってｎＭＯＳトランジスタＱＮ１のｎ型半導体領域Ｎ１ｄに接続されている。ｐＭＯＳトランジスタＱＰ１のｐ型半導体領域Ｐ１ｄとｎＭＯＳトランジスタＱＮ１のｎ型半導体領域Ｎ１ｄとは、コンタクトホールを通ってメタル配線Ｓ１で接続され、ｐＭＯＳトランジスタＱＰ２のｐ型半導体領域Ｐ２ｄとｎＭＯＳトランジスタＱＮ２のｎ型半導体領域Ｎ２ｄとは、コンタクロホールを通ってメタル配線Ｓ２で接続さている。また、ｎＭＯＳトランジスタＱＮ１のｎ型半導体領域Ｎ１ｓは、コンタクトホールを通りメタル配線Ｓ３で基準電位供給線ＶＳＳに接続され、ｎＭＯＳトランジスタＱＮ２のｎ型半導体領域Ｎ２ｓは、コンタクトホールを通りメタル配線Ｓ４で基準電位供給線ＶＳＳに接続されている。
【０００７】
ＳＲＡＭセル１に書き込まれたデータを読み出す場合には、ビット線ＢＬ及び＊ＢＬが所定電位にプリチャージされ（又はプリチャージされずに）、次にワード線ＷＬが高レベルにされてｎＭＯＳトランジスタＱＮ３及びＱＮ４がオンにされる。これにより、ビット線ＢＬとビット線＊ＢＬとの間に電位差が生じ、誤動作防止のためこれが所定値以上になった後に、不図示のセンスアンプで増幅され、データバスを介して外部に取り出される。
【０００８】
このような従来のＳＲＡＭセル１は、ｐＭＯＳ領域２とｎＭＯＳ領域３の間に素子分離領域４が形成され、素子分離領域４と直角な方向に沿ってビット線ＢＬ及び＊ＢＬが配置されているので、ＳＲＡＭセルアレイにおいてはビット線ＢＬ及び＊ＢＬが長くなり、その容量及び抵抗が大きくなるため、データ読み出し速度の向上が制限される。データの書き込み速度についても同様である。
【０００９】
下記特許文献１には、ＳＲＡＭセルにおいて、一対のワードトランジスタ（転送ゲート）のゲートラインを１本のワード線で形成し、ワード線の一方側に、第１のインバータを構成する負荷用トランジスタおよびドライバトランジスタのゲートを形成し、ワード線の他方側に、第２のインバータを構成する負荷用トランジスタおよびドライバトランジスタのゲートを形成し、ワード線をセルの略中央に配置し、ワード線と各ゲートとを概平行に配置し、一対のビット線をワード線と直角に配置した構成が開示されている。
【００１０】
【特許文献１】特開平０７−１３０８７７号公報
【特許文献２】特開平０７−１３０８７６号公報
【特許文献３】特開平０７−０８６４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、このような問題点に鑑み、アクセスをより高速化することが可能なＣＭＯＳ型ＳＲＡＭセルを備えた半導体装置を提供するとにある。
【課題を解決するための手段】
【００１３】
本発明の一態様の、第１ＳＲＡＭセルを有する半導体装置では、
第１ｐ型半導体領域と、
前記第１ｐ型半導体領域より、第１方向に離れて形成された第２ｐ型半導体領域と、
前記第１ｐ型半導体領域と前記第２ｐ型半導体領域との間であって、前記第１ｐ型半導体領域から第１の距離だけ離れた第１の位置に配置された第１ｎ型半導体領域と、
前記第１ｐ型半導体領域と前記第２ｐ型半導体領域との間であって、前記第１ｐ型半導体領域から、前記第１の距離よりも長い第２の距離だけ離れた第２の位置に配置された第２ｎ型半導体領域と、
前記第１ｐ型半導体領域と前記第１ｎ型半導体領域との間に形成された第１素子分離絶縁領域と、
前記第２ｐ型半導体領域と前記第２ｎ型半導体領域との間に形成された第２素子分離絶縁領域と、
前記第１方向に直交する第２方向に延在する第１ビット線と、
前記第２方向に延在する第２ビット線と、
前記第１方向に延在するワード線と、
前記第１ｐ型半導体領域に形成された、前記第１方向に延在する第１ゲートを有する第１ｎ型トランジスタと、
前記第１ｐ型半導体領域に形成された、前記第１方向に延在する第３ゲートを有する第３ｎ型トランジスタと、
前記第２ｐ型半導体領域に形成された、前記第１方向に延在する第２ゲートを有する第２ｎ型トランジスタと、
前記第２ｐ型半導体領域に形成された、前記第１方向に延在する第４ゲートを有する第４ｎ型トランジスタと、
前記第１ｎ型半導体領域に形成された、前記第１方向に延在する第５ゲートを有する第１ｐ型トランジスタと、
前記第２ｎ型半導体領域に形成された、前記第１方向に延在する第６ゲートを有する第２ｐ型トランジスタと、
前記第１ｐ型トランジスタの前記第５ゲートに接続される第１コンタクトと、
前記第２ｐ型トランジスタの第２ドレインに接続される第２コンタクトと、
前記第２ｐ型トランジスタの前記第６ゲートに接続される第３コンタクトと、
前記第１ｐ型トランジスタの第１ドレインに接続される第４コンタクトと、
前記第１ゲートと前記第３ゲートとの間に配置され、前記第１ｎ型トランジスタの第３ドレインに接続される第５コンタクトと、
前記第２ゲートと前記第４ゲートとの間に配置され、前記第２ｎ型トランジスタの第４ドレインに接続される第６コンタクトと、
前記第１コンタクト、前記第２コンタクト、および前記第６コンタクトを相互に接続する第１配線と、
前記第３コンタクト、前記第４コンタクト、および前記第５コンタクトを相互に接続する第２配線と、
を有し、
前記第１ｎ型トランジスタと前記第２ｎ型トランジスタと前記第１ｐ型トランジスタと前記第２ｐ型トランジスタとはフリップフロップ回路を構成し、
前記第３ｎ型トランジスタは、前記第１ビット線と前記第５コンタクトとの間を接続する第１トランスファーゲートであり、
前記第４ｎ型トランジスタは、前記第２ビット線と前記第６コンタクトとの間を接続する第２トランスファーゲートであり、
前記ワード線は、前記第３ゲートおよび前記第４ゲートに接続され、
前記第１ゲートと前記第５ゲートは一体の第１導電体で形成され、
前記第２ゲートと前記第６ゲートは一体の第２導電体で形成され、
前記第３ゲートは第３導電体で形成され、
前記第４ゲートは第４導電体で形成され、前記第２導電体および前記第３導電体は、前記第１導電体に対して、前記第５コンタクト側に配置され、
前記第１導電体および前記第４導電体は、前記第２導電体に対して、前記第６コンタクト側に配置され、
前記第１コンタクトは、前記第２ｐ型半導体領域と前記第１ｎ型半導体領域との間に配置され、
前記第３コンタクトは、前記第１ｐ型半導体領域と前記第２ｎ型半導体領域との間に配置され、
前記第２ｎ型半導体領域の少なくとも一部と、前記第１ｎ型半導体領域の少なくとも一部とは、互いに接触することなく、前記第１方向に重なって配置される。
【発明の効果】
【００１４】
上記態様によれば、第１ｐ型半導体領域から第１の距離だけ離れた第１の位置に配置された第１ｎ型半導体領域と、該第１ｐ型半導体領域から、該第１の距離よりも長い第２の距離だけ離れた第２の位置に配置された第２ｎ型半導体領域とを備え、該第２ｎ型半導体領域の少なくとも一部と、該第１ｎ型半導体領域の少なくとも一部とは、互いに接触することなく、該第１ｐ型半導体領域から該第２ｐ型半導体領域への第１方向に重なって配置される。
【００１５】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【実施例１】
【００１６】
以下、図面に基づいて本発明の実施例１を説明する。
【００１７】
図１（Ａ）は第１形ＳＲＡＭセル１０の概略パターンを示しており、図１（Ｂ）は第２形ＳＲＡＭセル２０の概略パターンを示している。第１形ＳＲＡＭセル１０及び第２形ＳＲＡＭセル２０はいずれも、回路としては図１１（Ｂ）に示す従来回路と同一であるが、レイアウトパターンが図１０のそれと異なり、矩形の短い辺に平行に沿って一対のビット線ＢＬとビット線＊ＢＬとが配置されている。ワード線ＷＬは、ＳＲＡＭセルの長い辺に平行になっている。
【００１８】
図２〜７において、図１０及び図１１中の素子と対応する素子には、パターンの形が異なっていても、対応付けを容易にするために同一符号を付している。また、第１形ＳＲＡＭセル１０と第２形ＳＲＡＭセル２０とで対応する素子にも同一符号を付している。
【００１９】
図２（Ａ）は、第１形ＳＲＡＭセル１０の半導体領域（拡散層）及びポリシリコン配線のパターン図であり、図２（Ｂ）は図２（Ａ）のIIＢ−IIＢ線に沿った断面図である。図３（Ａ）は、図２（Ａ）のパターンに、メタル配線第１層の配線パターンを重ね合わせたパターン図である。図３（Ｂ）は、図３（Ａ）のパターンに、メタル配線第２層の配線パターンを重ね合わせたパターン図である。図６（Ａ）は、図３（Ｂ）のレイアウトパターンに対応した回路図である。第１形ＳＲＡＭセル１０の長い辺及び短い辺に平行な方向をそれぞれ図示Ｘ方向及びＹ方向とする。
【００２０】
図２（Ａ）において、図１０との関係では、ｐＭＯＳ領域１２はｐＭＯＳ領域２に対応し、ｎＭＯＳ領域１３Ａ及び１３ＢはｎＭＯＳ領域３に対応し、素子分離領域１４Ａ及び１４Ｂは素子分離領域４に対応している。すなわち、第１形ＳＲＡＭセル１０のＸ方向について、中央部にｐＭＯＳ領域１２が配置され、一端側及び他端側にそれぞれｎＭＯＳ領域１３Ａ及び１３Ｂが配置され、ｐＭＯＳ領域１２とｎＭＯＳ領域１３Ａとの間及びｐＭＯＳ領域１２とｎＭＯＳ領域１３Ｂとの間にそれぞれ素子分離領域１４Ａ及び１４Ｂが形成されている。ｎＭＯＳ領域１３Ａ及び１３Ｂはそれぞれ、図２（Ｂ）に示す如く、ｎ型半導体基板１５のｐ型ウエル１６内及び１７内に形成されている。これに対しｐＭＯＳ領域１２は、ｎ型半導体基板１５の表面部に形成されている。フィールド酸化膜１４ａ及び１４ｂはそれぞれ、素子分離領域１４Ａ及び１４Ｂの一部である。
【００２１】
ｐＭＯＳ領域１２にはｐＭＯＳトランジスタＱＰ１とｐＭＯＳトランジスタＱＰ２とが形成され、ｎＭＯＳ領域１３ＡにはｎＭＯＳトランジスタＱＮ１とｎＭＯＳトランジスタＱＮ３とが形成され、ｎＭＯＳ領域１３ＢにはｎＭＯＳトランジスタＱＮ２とｎＭＯＳトランジスタＱＮ４とが形成されている。ｐＭＯＳトランジスタＱＰ１とｎＭＯＳトランジスタＱＮ１とでフリップフロップの一方のＣＭＯＳインバータが構成され、ｐＭＯＳトランジスタＱＰ２とｎＭＯＳトランジスタＱＮ２とでフリップフロップの他方のＣＭＯＳインバータが構成される。ｎＭＯＳトランジスタＱＮ３及びＱＮ４はいずれも転送ゲートである。
【００２２】
図２（Ａ）のパターンは、第１形ＳＲＡＭセル１０の中央点について点対称である。これにより、ＳＲＡＭ製造において、露光パターンの処理が簡単になる。同図において、符号中のｓ及びｄはそれぞれソース領域及びドレイン領域であることを示し、符号の先頭のＰ及びＮはそれぞれｐ型半導体領域及びｎ型半導体領域であることを示し、符号中の中間部の数字はトランジスタの符号中の数字と一致している。
【００２３】
ｐＭＯＳトランジスタＱＰ１は、ｐ型半導体領域Ｐ１ｓ及びＰ１ｄと、これらの間のチャンネル領域と、チャンネル領域の上方にゲート酸化膜を介して配置されたゲートとを備え、このゲートはポリシリコン配線Ｇ１０の一部である。ｐＭＯＳトランジスタＱＰ２、ｎＭＯＳトランジスタＱＮ１、ＱＮ２、ＱＮ３及びＱＮ４のゲートはそれぞれ、ポリシリコン配線Ｇ２０、Ｇ１０、Ｗ１０及びＷ２０の一部である。ｐＭＯＳトランジスタＱＰ２のｐ型半導体領域Ｐ２ｓ及びＰ２ｄはそれぞれｐＭＯＳトランジスタＱＰ１のｐ型半導体領域Ｐ１ｓ及びＰ１ｄに対応している。ｎＭＯＳトランジスタＱＮ１は、ｎ型半導体領域Ｎ１ｓ及びＮ１ｄと、これらの間のチャンネル領域と、チャンネル領域の上方にゲート酸化膜を介して配置されたゲートとを備えている。ｎＭＯＳトランジスタＱＮ２〜ＱＮ４についてもｎＭＯＳトランジスタＱＮ１と同様である。
【００２４】
ｎＭＯＳトランジスタＱＮ１とｐＭＯＳトランジスタＱＰ１とがＹ方向の一方側に配置されているので、ポリシリコン配線Ｇ１０が略直線となり、同様に、ｎＭＯＳトランジスタＱＮ２とｐＭＯＳトランジスタＱＰ２とがＹ方向他方側に配置されているので、ポリシリコン配線Ｇ２０が略直線となっている。ｎＭＯＳトランジスタＱＮ１とｎＭＯＳトランジスタＱＮ３とは、ｎ型半導体領域Ｎ１ｄが共通でＹ方向に配置され、ｎＭＯＳトランジスタＱＮ２とｎＭＯＳトランジスタＱＮ４とは、ｎ型半導体領域Ｎ２ｄが共通でＹ方向に配置されている。また、ｐＭＯＳトランジスタＱＰ１及びＱＰ２がそれぞれｐＭＯＳ領域１２のｎＭＯＳトランジスタＱＮ１側及びｎＭＯＳトランジスタＱＮ２側に配置されている。これらのことは、第１形ＳＲＡＭセル１０のＹ方向の幅を短くし且つ第１形ＳＲＡＭセル１０の占有面積を狭くするのに寄与している。
【００２５】
図３（Ａ）では、複雑化を避けるため図２（Ａ）中の符号を省略している。図３（Ａ）のパターンにおいても、図２（Ａ）と同様に第１形ＳＲＡＭセル１０の中央点について点対称である。
【００２６】
メタル配線Ｇ１１及びＧ２１は上記２つのインバータ間のクロス接続に用いられている。すなわち、ポリシリコン配線Ｇ２０の一端とｎ型半導体領域Ｎ１ｄとの間が、コンタクトホールＣａ１及びＣａ２を通ってメタル配線Ｇ２１で接続され、ポリシリコン配線Ｇ１０の一端とｎ型半導体領域Ｎ２ｄとの間が、コンタクトホールＣｂ１及びＣｂ２を通ってメタル配線Ｇ１１で接続されている。
【００２７】
電源配線については、第１形ＳＲＡＭセル１０のＸ方向中央部に電源電位供給線ＶＣＣが配置され、第１形ＳＲＡＭセル１０のＸ方向一端部及び他端部にそれぞれ基準電位供給線ＶＳＳ１１及びＶＳＳ１２が配置されている。これら電源配線ＶＣＣ、ＶＳ１１及びＶＳＳ１２はいずれもＹ方向と平行になっている。電源電位供給線ＶＣＣは、コンタクトホールＣｃ１及びＣｃ２を通ってそれぞれ下方のｐ型半導体領域Ｐ１ｓ及びＰ２ｓに接続されている。基準電位供給線ＶＳＳ１１及びＶＳＳ１２はいずれも、隣合うＳＲＡＭセルとで共用するために、その中心線が第１形ＳＲＡＭセル１０の境界線（点線）に一致している。基準電位供給線ＶＳＳ１１はコンタクトホールＣｄ１を通って下方のｎ型半導体領域Ｎ１ｓに接続され、基準電位供給線ＶＳＳ１２はコンタクトホールＣｄ２を通って下方のｎ型半導体領域Ｎ２ｓに接続されている。
【００２８】
メタル配線Ｂ１１、Ｂ２１、Ｗ１１及びＷ２１はいずれも下層と上層との間を接続するための中間的な配線である。メタル配線Ｂ１１は、コンタクトホールＣａ３を通って下方のｎ型半導体領域Ｎ３に接続され、メタル配線Ｂ２１はコンタクトホールＣｂ３を通って下方のｎ型半導体領域Ｎ４に接続され、メタル配線Ｗ１１はコンタクトホールＣｅ１を通って下方のポリシリコン配線Ｗ１０に接続され、メタル配線Ｗ２１はコンタクトホールＣｆ１を通って下方のポリシリコン配線Ｗ２０に接続されている。
【００２９】
図３（Ｂ）では、複雑化を避けるため図２（Ａ）及び図３（Ａ）中の符号を省略している。図３（Ｂ）のパターンにおいても、図３（Ａ）と同様に第１形ＳＲＡＭセル１０の中央点について点対称である。
【００３０】
電源配線の配線幅を狭くして集積度を高めるために、基準電位供給線ＶＳＳ２１及びＶＳＳ２２がそれぞれ絶縁層を介し基準電位供給線ＶＳＳ１１及びＶＳＳ１２の真上に配置されている。一対のビット線ＢＬ及び＊ＢＬはそれぞれ、基準電位供給線ＶＳＳ２１及びＶＳＳ２２でシールドしてノイズを低減するために、基準電位供給線ＶＳＳ２１及びＶＳＳ２２の近くにこれらと平行に配置されている。ビット線ＢＬは、コンタクトホールＣａ４を通って下方のメタル配線Ｂ１１に接続され、ビット線＊ＢＬは、コンタクトホールＣｂ４を通って下方のメタル配線Ｂ２１に接続されている。また、電源電位供給線ＶＣＣの両側に電源電位供給線ＶＣＣに沿ってデータ線ＤＬ及び＊ＤＬが配置され、これらは電源電位供給線ＶＣＣによりシールドされてノイズが低減されている。なお、図６及び図７ではデータ線ＤＬ及び＊ＤＬを省略している。
【００３１】
メタル配線Ｗ１２及びＷ２２はいずれも下層と上層との間を接続するための中間的な配線である。メタル配線Ｗ１２は、コンタクトホールＣｅ２を通って下方のメタル配線Ｗ１１に接続され、コンタクトホールＣｅ３を通って上方のワード線ＷＬに接続されている。ワード線ＷＬは、第３配線層であり、パターンの複雑化を避けるためにその中心線のみを示している。同様に、メタル配線Ｗ２２は、コンタクトホールＣｆ２を通って下方のメタル配線Ｗ２１に接続され、コンタクトホールＣｆ３を通って上方のワード線ＷＬに接続されている。
【００３２】
図４は第２形ＳＲＡＭセル２０のパターン図であり、このパターンは、図３（Ｂ）の第１形ＳＲＡＭセル１０のパターンをＸ方向中央線（ＷＬの中央線）について線対称にし、メタル配線Ｗ１２、Ｗ２２、Ｗ１１及びＷ２１を除去し、かつ、ポリシリコン配線Ｗ１０及びＷ２０のセル中央側端部を除去したものとなっている。この対称性により、空き領域２１及び２２が第１形ＳＲＡＭセル１０との関係で有効利用され、パターンの短縮化が図られている。
【００３３】
すなわち、第１形ＳＲＡＭセル１０と第２形ＳＲＡＭセル２０とを、セル境界である点線を一致させて、図５に示す如くビット線方向へ並置すると、図３（Ｂ）のメタル配線Ｗ２１及びＷ２２が図４の空き領域２２に配置される。空き領域２１には、図５の下方に第１形ＳＲＡＭセル１０を並置することにより、第１形ＳＲＡＭセル１０のメタル配線Ｗ１１及びＷ１２が入り込む。第２形ＳＲＡＭセル２０のポリシリコン配線Ｗ３及びＷ４は、次のようにして第２形ＳＲＡＭセル２０上のワード線ＷＬに接続される。すなわち、第２形ＳＲＡＭセル２０の長手方向両側に第２形ＳＲＡＭセル２０と隣合うように第１形ＳＲＡＭセル１０を配置する。これにより第１形ＳＲＡＭセル１０のポリシリコン配線Ｗ２０が第２形ＳＲＡＭセル２０のポリシリコン配線Ｗ３に接続され、ポリシリコン配線Ｗ３がポリシリコン配線Ｗ２０を介して第１形ＳＲＡＭセル１０のワード線ＷＬに接続される。同様に、第１形ＳＲＡＭセル１０のポリシリコン配線Ｗ１０が第２形ＳＲＡＭセル２０のＷ４に接続され、ポリシリコン配線Ｗ４がポリシリコン配線Ｗ１０を介して第１形ＳＲＡＭセル１０のワード線ＷＬに接続される。
【００３４】
このような配置及びワード線ＷＬの接続を図１（Ｃ）に示す。
【００３５】
セルアレイ３０は、第１形ＳＲＡＭセル１０と第２形ＳＲＡＭセル２０とがＸ方向及びＹ方向について互いに隣合うように境界線を一致させて格子状に配置されている。この図から、第２形ＳＲＡＭセル２０のポリシリコン配線Ｗ３及びＷ４のワード線ＷＬへの接続を容易に理解することができる。ＢＬ０〜ＢＬ３及び＊ＢＬ０〜＊ＢＬ３はビット線であり、ＷＬ０〜ＷＬ３はワード線である。
【００３６】
本実施例１によれば、図２（Ａ）に示す如くｎＭＯＳ領域１３ＡとｎＭＯＳ領域１３Ｂとの間にｐＭＯＳ領域１２が配置され、ｎＭＯＳ領域１３Ａから１３Ｂへの方向と直角な方向にビット線が配置されているので、ＳＲＡＭセル当たりのビット線長を従来よりも短くすることができ、これにより、ビット線の容量及び抵抗が低減され、半導体装置のアクセス速度が従来よりも向上する。
【００３７】
また、図１０のＳＲＡＭセルでは電源電位供給線ＶＣＣ及び基準電位供給線ＶＳＳがワード線ＷＬと平行であるので、ＳＲＡＭにおいて１つのワード線ＷＬを選択した場合に、選択されたワード線ＷＬに沿ったＳＲＡＭセルには一対の電源電位供給線ＶＣＣ及び基準電位供給線ＶＳＳから電圧が供給される。これに対し、図１（Ｃ）では、電源配線がワード線と直角な方向に沿って配置されているので、１つのワード線を選択した場合に、このワード線に沿った各ＳＲＡＭセルについて一対の電源配線から電圧が供給されるので、電源配線幅を広くしたのと同じ効果が得られ、電源電圧の変動が従来よりも低減されてノイズ耐性が向上する。
【００３８】
図８（Ａ）は、本実施例１でのＳＲＡＭセルアレイ中でのデータバスＤＢの配置を示し、図８（Ｂ）は従来のＳＲＡＭセルアレイ中でのデータバスＤＢＡの配置を示す。図８（Ａ）及び図８（Ｂ）中、点線はＳＲＡＭセルの境界を示す。
【００３９】
従来ではセルアレイブロック３０Ａの一端側でビット線をデータバスＤＢＡに接続していたが、本実施例では２つのセルアレイブロック３０毎にセルアレイブロック３０の外端部においてビット線ＢＬ及び＊ＢＬをそれぞれデータ線ＤＬ及び＊ＤＬに接続している。ビット線ＢＬ及び＊ＢＬは各ＳＲＡＭセルで転送ゲートに接続されているので負荷が比較的大きいが、データ線ＤＬ及び＊ＤＬにはこのような負荷はない。このため、データバスＤＢと直角方向のメモリセル数を従来よりも多くすることができ、これによりデータバスＤＢの長さを従来よりも短くでき、その分、データバスＤＢの専有面積を狭くすることができ、記憶容量が従来よりも増加する。図３（Ｂ）に示す如く、データ線ＤＬ及び＊ＤＬは、ｐＭＯＳ領域１２上の空き部分に配置されているので、データ線ＤＬ及び＊ＤＬによるセル面積増大は避けられる。
【００４０】
なお、本発明には外にも種々の変形例が含まれる。
【００４１】
例えば、上記実施例では、点線で示すセル外形が矩形である好ましい場合を説明したが、本発明の効果はＳＲＡＭセルの外形が矩形でなくても得られ、ＳＲＡＭセルは例えば図９（Ａ）〜（Ｃ）に示すような外形であってもよい。
【００４２】
また、コンタクトホール下部にローカルインターコネクトを用いることにより、図３（Ｂ）中のビット線ＢＬを基準電位供給線ＶＳＳ２１側のｎＭＯＳトランジスタＱＮ１及びＱＮ３上に配置して、セルのＸ方向長さを短縮することも可能である。
【００４３】
さらに、図３（Ａ）ではコンタクトホールＣａ１の位置でメタル配線Ｇ２１、ポリシリコン配線Ｇ２０及びｐ型半導体領域Ｐ１ｄの間を接続しているが、コンタクトホールＣｅ２及びＣｅ３のように、メタル配線Ｇ２１とポリシリコン配線Ｇ２０との間及びポリシリコン配線Ｇ２０とｐ型半導体領域Ｐ１ｄとの間を互いに異なる位置でコンタクトホールを通って接続することにより、配線層の凹凸を低減させて信頼性を向上させるようにしてもよい。
【００４４】
また、データ線ＤＬ及び＊ＤＬを備えない構成であってもよいことは勿論である。
【図面の簡単な説明】
【００４５】
【図１】（Ａ）は第１形ＳＲＡＭセルの概略パターン図、（Ｂ）は第２形ＳＲＡＭセルの概略パターン図、（Ｃ）は第１形及び第２形のＳＲＡＭセルが交互に配置されたセルアレイの概略パターン図である。
【図２】（Ａ）は第１形ＳＲＡＭセルの半導体領域及びポリシリコン配線のパターン図、（Ｂ）は（Ａ）中のIIＢ−IIＢ線に沿った断面図である。
【図３】（Ａ）は図２（Ａ）のパターンにメタル配線第１層の配線パターンを重ね合わせたパターン図、（Ｂ）は（Ａ）のパターンにメタル配線第２層の配線パターンを重ね合わせたパターン図である。
【図４】第２形ＳＲＡＭセルのパターン図である。
【図５】第１形ＳＲＡＭセルと第２形ＳＲＡＭセルとがビット線方向へ並置されたパターン図である。
【図６】（Ａ）は図３（Ｂ）のレイアウトパターンに対応した回路図、（Ｂ）は図４のレイアウトパターンに対応した回路図である。
【図７】図５のレイアウトパターンに対応した回路図である。
【図８】（Ａ）は本実施例１のＳＲＡＭセルアレイ中でのデータバスの配置図であり、（Ｂ）は従来のＳＲＡＭセルアレイ中でのデータバス配置図である。
【図９】（Ａ）〜（Ｃ）はＳＲＡＭセルの変形例を示すセル外形図である。
【図１０】従来のＳＲＡＭセルのパターン図である。
【図１１】（Ａ）は図１０のレイアウトパターンに対応した回路図であり、（Ｂ）は（Ａ）の接続を分かり易くした一般的な回路図である。
【符号の説明】
【００４６】
１０  第１形ＳＲＡＭセル
１２  ｐＭＯＳ領域
１３Ａ、１３Ｂ  ｎＭＯＳ領域
１４Ａ、１４Ｂ  素子分離領域
１４ａ、１４ｂ  フィールド酸化膜
１５  ｎ型半導体基板
１６、１７  ｐ型ウエル
２０  第２形ＳＲＡＭセル
３０  セルアレイブロック
ＱＰ１、ＱＰ２  ｐＭＯＳトランジスタ
ＱＮ１〜ＱＮ４  ｎＭＯＳトランジスタ
Ｐ１ｓ、Ｐ２ｓ、Ｐ１ｄ、Ｐ２ｄ  ｐ型半導体領域
Ｎ１ｓ、Ｎ１ｄ、Ｎ２ｓ、Ｎ２ｄ、Ｎ３、Ｎ４  ｎ型半導体領域
Ｇ１、Ｇ２、Ｇ１０、Ｇ２０、Ｗ１０、Ｗ２０  ポリシリコン配線
Ｓ１〜Ｓ４、Ｂ１１、Ｂ２１、Ｗ１１、Ｗ２１、Ｗ１２、Ｗ２２  メタル配線
ＢＬ、＊ＢＬ  ビット線
ＤＬ、＊ＤＬ  データ線
ＷＬ  ワード線
ＤＢ、ＤＢＡ  データバス
【図１】
0004583326.tif 000002
【図２】
0004583326.tif 000003
【図３】
0004583326.tif 000004
【図４】
0004583326.tif 000005
【図５】
0004583326.tif 000006
【図６】
0004583326.tif 000007
【図７】
0004583326.tif 000008
【図８】
0004583326.tif 000009
【図９】
0004583326.tif 000010
【図１０】
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【図１１】
0004583326.tif 000012