(57)【特許請求の範囲】
【請求項１】
パワーダウン制御を行うデジタル回路と、このデジタル回路によりパワーダウン制御が行われるパワーダウン用のトランジスタを備えるアナログ回路とが混在する電子回路の検証方法であって、
記憶手段に予め記憶されている前記電子回路の中から前記パワーダウン制御を行う前記デジタル回路を指定するステップと、
その指定したデジタル回路の論理検証用の入力パターンを少なくとも１つ作成するステップと、
その作成した入力パターンに基づいて前記指定されたデジタル回路の論理検証を行うステップと、
少なくとも前記アナログ回路の部分を表示手段で表示し、この表示の際には、前記デジタル回路の論理検証の結果のみに基づき動作状態が決定される前記パワーダウン用のトランジスタのその動作状態に応じて前記アナログ回路の所要の各ノードの論理状態を決定し、その決定された論理状態に応じて前記各ノードを色別に表示すると同時に、前記アナログ回路またはこのアナログ回路を構成する前記パワーダウン用のトランジスタを含むセルをその動作状態に応じて色別に表示するステップと、
からなることを特徴とする電子回路の検証方法。
【請求項２】
前記デジタル回路の論理検証は前記入力パターン毎に行ってその論理検証の結果を獲得しておき、前記アナログ回路の各ノードの色別表示と、前記アナログ回路またはこのアナログ回路を構成するセルの色別表示は、前記入力パターン毎に獲得された論理検証の結果に基づいて行うようにしたことを特徴とする請求項１に記載の電子回路の検証方法。
【請求項３】
前記アナログ回路の各ノードの論理状態を示す色は、前記デジタル回路の論理検証で得られる出力論理値により決定するようにしたことを特徴とする請求項１または請求項２に記載の電子回路の検証方法。
【請求項４】
前記アナログ回路またはこのアナログ回路を構成するセルの動作状態を示す色は、前記デジタル回路の論理検証で得られるパワーダウン信号とバイアス信号の論理値の組み合わせにより決定するようにしたことを特徴とする請求項１、請求項２、または請求項３に記載の電子回路の検証方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンピュータの支援により設計されたデジタル回路と、このデジタル回路により制御が行われるアナログ回路とが混在する電子回路の検証方法に関し、より好適には、回路が動作しない時にはその回路に流れる電流を遮断して消費電力の節約を図る技術（パワーダウン）が正常に動作するか否かを検証するパワーダウン動作の検証方法に関する。
【０００２】
【従来の技術】
従来、携帯電話などの携帯機器の関連分野では低消費電力に対する要求が強く、これに対する取り組みが各方面においてなされている。
例えば、アナログ・デジタル混在ＬＳＩ（集積回路）の設計の分野では、低消費電力に対する取り組みとして、回路が動作しないときにはその回路に流れる電流を遮断するパワーダウンという技術が採用されている。このため、アナログ・デジタル混在ＬＳＩの設計では、アナログ回路に流れる電流を制御するデジタル回路が設けられ、このデジタル回路は多数の組み合わせからなるケースに応じてアナログ回路に流れる電流を制御する設計を行うようにしている。
【０００３】
次に、上記のようにパワーダウンが考慮され、コンピュータの支援によって設計されたアナログ・デジタル混在ＬＳＩの検証について、図９を参照して説明する。
図９は、いま問題としているアナログ・デジタル混在のＬＳＩの一例であり、デジタルブロック１と、２つのアナログブロック２、３とから構成され、デジタルブロック１から出力される８つの信号ＰＤ１、ＰＤ２…により、アナログブロック２、３の動作が制御されるようになっている。図１０は、デジタルブロック１に入力される信号とその出力であるパワーダウン信号の関係を示している。
【０００４】
このようなＬＳＩにおいて所望の動作をするか否かの検証を行う場合には、一般に、デジタルブロック１は、「１」と「０」の論理値からなる入力パターン信号を用いて論理シミュレータにより高速に論理検証を行う。一方、アナログブロック２、３については、回路シミュレータを用いて回路素子ごとにその動作を詳細に検証する。デジタルブロック１とアナログブロック２、３とは、それぞれ別個に検証が行われる。
【０００５】
アナログブロック２、３の検証の際には、入力信号ＰＤ１、ＰＤ２…は設計者が仮定したものが使用される。このため、アナログブロック２とデジタルブロック１との間、またはアナログブロック３とデジタルブロック１との間が、正しく結線されているか、デジタルブロック１の動作がアナログブロック２、３で要求されている仕様通りか、といったようなシミュレーションはできないという不都合がある。
【０００６】
このような不都合に対処するために、設計者が実際に回路図面を目視しながら結線情報や論理情報を確認していき、場合によっては、数１０通りの入力信号の組み合わせに全てのケースについてハンドチェックを行うという検証方法を採用していた。
【０００７】
【発明が解決しようとする課題】
しかし、図面の目視による確認作業では、ＬＳＩの大規模化、複雑化に伴って回路図の階層構造が深くなるような場合には、多くの回路図をめくりながら作業をすることになる。このため、チェック漏れや検証漏れが発生しやすいので、ＬＳＩの開発期間が長期化するというような不都合があった。
【０００８】
特に、パワーダウンを考慮したアナログ・デジタル混在ＬＳＩでは、パワーダウン時におけるリーク電流の発生は設計エラーを引き起こす主な要因であり、発生する頻度も高いが、従来はコンピュータを用いてその検証を効果的に行うことができなかった。なお、リーク電流の発生とは、回路に電力が供給されていないはずの状態にもかかわらず、回路中に意図しない電流が流れる状態をいう。
【０００９】
そこで、本発明の目的は、上記の点に鑑み、アナログ部の動作の検証を、簡単な操作でミスがなく確実に行えるようにし、もってその動作の検証作業の効率化を図るようにした電子回路の検証方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１に記載の発明は、パワーダウン制御を行うデジタル回路と、このデジタル回路によりパワーダウン制御が行われるパワーダウン用のトランジスタを備えるアナログ回路とが混在する電子回路の検証方法であって、記憶手段に予め記憶されている前記電子回路の中から前記パワーダウン制御を行う前記デジタル回路を指定するステップと、その指定したデジタル回路の論理検証用の入力パターンを少なくとも１つ作成するステップと、その作成した入力パターンに基づいて前記指定されたデジタル回路の論理検証を行うステップと、少なくとも前記アナログ回路の部分を表示手段で表示し、この表示の際には、前記デジタル回路の論理検証の結果のみに基づき動作状態が決定される前記パワーダウン用のトランジスタのその動作状態に応じて前記アナログ回路の所要の各ノードの論理状態を決定し、その決定された論理状態に応じて前記各ノードを色別に表示すると同時に、前記アナログ回路またはこのアナログ回路を構成する前記パワーダウン用のトランジスタを含むセルをその動作状態に応じて色別に表示するステップと、からなることを特徴とするものである。
【００１１】
また、請求項２に記載の発明は、請求項１に記載の電子回路の検証方法において、前記デジタル回路の論理検証は前記入力パターン毎に行ってその論理検証の結果を獲得しておき、前記アナログ回路の各ノードの色別表示と、前記アナログ回路またはこのアナログ回路を構成するセルの色別表示は、前記入力パターン毎に獲得された論理検証の結果に基づいて行うようにしたことを特徴とするものである。
【００１２】
さらに、請求項３に記載の発明は、請求項１または請求項２に記載の電子回路の検証方法において、前記アナログ回路の各ノードの論理状態を示す色は、前記デジタル回路の論理検証で得られる出力論理値により決定するようにしたことを特徴とするものである。
また、請求項４に記載の発明は、請求項１、請求項２または請求項３に記載の電子回路の検証方法において、前記アナログ回路またはこのアナログ回路を構成するセルの動作状態を示す色は、前記デジタル回路の論理検証で得られるパワーダウン信号とバイアス信号の論理値の組み合わせにより決定するようにしたことを特徴とするものである。
【００１４】
このように本発明では、デジタル回路とアナログ回路が混在する電子回路のパワーダウン制御（動作）の検証の際に、少なくともアナログ回路の部分を表示手段で表示し、この表示の際には、すでに行っているデジタル回路の論理検証の結果に基づき、アナログ回路の所要の各ノードをその論理状態に応じて色別に表示すると同時に、アナログ回路またはこのアナログ回路を構成するセルをその動作状態に応じて色別に表示するようにした。このため、アナログ回路の動作の検証を、簡単な操作でミスがなく確実に行えるので、その動作の検証作業の効率化やＬＳＩの開発期間の短縮化が図れる。特に、パワーダウン動作の検証で、色別にブロック化されるため、所望する制御になっているかの検証が極めて容易となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
本発明の電子回路の検証方法の実施形態に使用される検証装置の概略構成について、図１を参照して説明する。
この検証装置は、図１に示すように、検証の対象となる電子回路の入力などを行う入力装置１１と、その入力された電子回路の論理検証や色別表示を後述のような所定の手順（ソフトウエア）で行うために各部を制御するＣＰＵ１２と、電子回路中のデジタル回路の論理検証を行う入力パターンなどの各種のデータを一時的に格納するＣＰＵ１２のワーク用のメモリ１３と、電子回路中のデジタル回路の論理検証の結果などをファイルの形態で記憶する外部記憶装置１４と、そのデジタル回路の論理検証の結果に基づき、電子回路中のアナログ回路の部分の各ノードやアナログ回路を構成するセルを後述のように色別に表示したりする表示装置１５とを少なくとも備え、これらはバス１６に接続されている。
【００１６】
次に、このような構成からなる検証装置を用いて行う電子回路のパワーダウンの検証方法について、図２から図８を参照して説明する。
この実施形態においてパワーダウン動作の検証対象となる電子回路は、例えば図２および図３に示すように、デジタル回路からなるデジタルブロック２１と、このデジタルブロック２１からの出力信号（制御信号）によりパワーダウン制御されるアナログ回路からなるアナログブロック２２、２３とから構成されるものであり、その構成の概要について以下に説明する。
【００１７】
デジタルブロック２１は、図３に示すように、各種の入力信号が入力される入力端子２４〜２８と、各種の出力信号を出力する出力端子２９〜３６とを備えている。また、デジタルブロック２１は、図３に示すように、電源ＶＤＤとアースとの間に抵抗Ｒ１〜Ｒ２０が直列に接続され、電圧出力端子３１〜３６から所定の電圧を取り出すようになっている。
【００１８】
また、このデジタルブロック２１の入力端子２４にパワーダウン信号ＰＤが入力され、インバータ５１の出力端子３０からはパワーダウン信号ＰＤとは論理レベルが逆のパワーダウン信号ＰＤＬが出力され、インバータ５２の出力端子２９からはパワーダウン信号ＰＤと論値レベルが同一のパワーダウン信号ＰＤＨが出力されるようになっている。パワーダウン信号ＰＤＨ、ＰＤＬは、アナログブロック２２の入力端子３７、３９、４１、アナログブロック２３の入力端子４２に入力されるようになっている。
【００１９】
入力端子２５には入力信号ＣＤＥが入力され、この入力信号ＣＤＥがインバータ５３を介してＭＯＳトランジスタＱ１のゲートに入力され、入力信号ＣＤＥがインバータ５３、５４を介してＭＯＳトランジスタＱ２のゲートに入力されるようになっている。また、入力端子２６には入力信号ＤＯが入力され、この入力信号ＤＯがインバータ５５を介してＭＯＳトランジスタＱ７〜Ｑ１０の各ゲートに入力され、入力信号Ｄ０がインバータ５５、５６を介してＭＯＳトランジスタＱ３〜Ｑ６の各ゲートに入力されるようになっている。
【００２０】
また、入力端子２７には入力信号Ｄ１が入力され、この入力信号Ｄ１がインバータ５７を介してＭＯＳトランジスタＱ１３、Ｑ１４の各ゲートに入力され、入力信号Ｄ１がインバータ５７、５８を介してＭＯＳトランジスタＱ１１、Ｑ１２の各ゲートに入力されるようになっている。さらに、入力端子２８には入力信号Ｄ２が入力され、この入力信号Ｄ２がインバータ５９を介してＭＯＳトランジスタＱ１６のゲートに入力され、入力信号Ｄ２がインバータ５９、６０を介してＭＯＳトランジスタＱ１５のゲートに入力されるようになっている。
【００２１】
アナログブロック２２は、図３に示すようにセルであるオペンアンプＯＰ１を含む回路であり、オペアンプＯＰ１はその出力を反転端子（−）に帰還させてボルテージホロワ回路を形成している。また、オペアンプＯＰ１の非反転端子（＋）はＭＯＳトランジスタＱ１６のソースに接続され、端子４１にはパワーダウン信号ＰＤＬが入力されるようになっている。
【００２２】
アナログブロック２３は、図３に示すようにセルであるオペンアンプＯＰ２を含む回路からなり、オペンアンプＯＰ２はその出力を反転端子（−）に帰還させてボルテージホロワ回路を形成している。また、オペアンプＯＰ２の非反転端子（＋）に電圧ＶＲＥＦが入力され、端子４２にはパワーダウン信号ＰＤＬが入力されるようになっている。
【００２３】
次に、オペアンプＯＰ２の内部構成について、図４を参照して構成する。
このオペアンプＯＰ２は、図４に示すように、ＭＯＳトランジスタＱ２１、Ｑ２２により差動増幅回路を構成し、ＭＯＳトランジスタＱ２３、Ｑ２４からなるカレントミラー回路により、差動増幅回路の出力信号の差が得られるようになっている。そのカレントミラー回路から出力された信号が、ＭＯＳトランジスタＱ２６を能動負荷とするＭＯＳトランジスタＱ２８でさらに増幅されて出力されるようになっている。
【００２４】
また、ＭＯＳトランジスタＱ２５、Ｑ２６の各バイアスには、バイアス信号が入力されるようになっている。さらに、ＭＯＳトランジスタＱ２８の動作を制御するパワーダウン用のＭＯＳトランジスタＱ２７には、パワーダウン信号ＰＤＬが入力されるようになっている。従って、図４の回路のパワーダウン制御は、バイアス信号ＮＢが入力されるバイアスノードＮ１と、パワーダウン信号ＰＤＬが入力されるパワーダウンノードＮ２の双方のノードにより行われる。
【００２５】
次に、図３に示すような電子回路のパワーダウン動作の検証について、図５のフローチャートを参照して説明する。
まず、ステップＳ１では、図３に示す電子回路の回路図を、入力装置１１を用いて入力することにより、その電子回路のネットリスト（接続情報など）が作成され、この作成されたネットリストが外部記憶装置１４に格納される。
【００２６】
次のステップＳ２では、上述の電子回路の中から論理シミュレーション（論理検証）すべきデジタルブロック２１を入力装置１１を用いて指定する。引き続き、ステップＳ３では、その指定されたデジタルブロック２１に入力すべき論理検証用の入力パターンを、設計者が入力装置１１を用いて入力する。この論理検証用の入力パターンは、図６に示すように、各モード毎に「１」と「０」の論理値の組み合わせからなり、この組み合わせはモード数に応じて複数通りとなる。図６に示すように、例えば、モード１の場合には、論理検証用の入力信号は、その入力信号名にかかわらずいずれも「０」となる。
【００２７】
次のステップＳ４では、その入力された論理検証用の入力パターン（入力信号）を用いてデジタルブロック２１の論理シミュレーションを行う。この論理シミュレーションは、上述のネットリストを用いて行う。また、この論理シミュレーションは、図６の各モード毎にそのモードに対応する入力信号をデジタルブロック２１の対応する入力端子２４〜２８に入力して行う。これにより、図６に示すように、各モードの論理検証ごとにデジタルブロック２１から検証結果にかかる出力信号が出力される。この出力信号は、論理値のＨレベルを示す「１」、同じくＬレベルを示す「０」、および論理値が不定であることを示す「Ｘ」の形態で出力される。
【００２８】
次のステップＳ５では、その論理シミュレーションの結果に基づき、パワーダウン動作の検証ができるテーブル形式の論理検証ファイルを生成し、この生成した論理検証ファイルを外部記憶装置１４に格納する（ステップＳ５）。
次に、図３に示す電子回路のアナログブロック２２、２３におけるパワーダウン動作の検証の指示を設計者が入力装置１１から行うと、表示装置１５の表示画面には図７に示す様なビットマップファイル形態の回路が表示される。この表示の際には、上述の論理検証ファイルに基づき、その回路図面中の検証対象であるアナログブロック２２、２３の部分の各ノード（各接続線）がその論理状態に応じて色別に表示される。また、アナログブロック２２、２３を構成するセルであるオペアンプＯＰ１、ＯＰ２がその動作状態に応じて色別に表示される（ステップＳ６）。これにより、図３の回路は図７に示すように所要箇所が色別の表示となる。
【００２９】
なお、図７では、アナログブロック２２、２３以外のデジタルブロック２１の部分についても色表示しているが、これは各部の論理値を認識しやすくするためである。
次に、上述の回路図面の各ノードの論理状態の色分けと、回路図面のアナログブロック２２、２３を構成するオペアンプなどの各セル（またはアナログブロック自身）の動作状態の色分けは所定のルールにより行うので、これについて以下に説明する。
【００３０】
まず、各ノードの論理状態に対応する色分けは、図６に示す論理検証の結果の論理値をそのまま使用し、その論理値が「１」でＨレベルの場合のノードは「赤色」、その論理値が「０」でＬレベルの場合のノードは「青色」、その論理値が不定である「Ｘ」である場合のノードは「紫色」で表示するようにしている。
一方、各セル（または各ブロック）の動作状態の色分けは、図６に示す論理検証の結果の中のパワーダウン信号ＰＤＬとバイアス信号ＮＢとの論理値の組み合わせにより行う。すなわち、そのセルにかかるパワーダウン信号ＰＤＬの論理値とバイアス信号ＮＢの論理値とがいずれも「１」の場合には、そのセルは動作状態を示す「赤色」の表示とする。また、パワーダウン信号ＰＤＬの論理値とバイアス信号ＮＢの論理値とがいずれも「０」の場合には、そのセルは動作していない状態を示す「青色」の表示とする。
【００３１】
なお、パワーダウン信号ＰＤＬの論理値が「１」でバイアス信号ＮＢの論理値が「０」の場合、またはパワーダウン信号ＰＤＬの論理値が「０」でバイアス信号ＮＢの論理値が「１」の場合には、そのセルの動作が不定の状態であるのでデフォルト色のまま色が変化しないようになっている。
このように、表示装置１５の表示画面には、図７に示すように、アナログブロック２２、２３の各ノードが論理状態に応じて「赤色」、「青色」、または「デフォルト色」に色別表示され、セルであるオペアンプＯＰ１、ＯＰ２が動作状態に応じていずれも「赤色」表示されるので、設計者は各入力パターン毎に各ノードと各セルの色を確認するだけでアナログブロック２２、２３のパワーダウン動作の検証が行える。
【００３２】
従って、例えば全てのセルがパワーダウンになっていなければならない論理検証の入力パターンにおいて、どこかのセルが「赤色」の表示であるような場合にはそのセルはパワーオンになっていて電流が流れていることになり、これはリーク電流によるエラー（異常）と設計者が容易に判断できる。
ここで、このような色別表示によるパワーダウン動作の検証に際しては、設計者は、論理検証の各入力モードに対して回路図面の階層トレースをしながら検証を行うが、上位ノードと下位ノードとの接続関係が維持されるようにする必要がある。
【００３３】
回路図面の階層トレースをしながらの検証に特に問題がない場合には、図４に示す回路の検証を設計者が指定すると、表示装置１５の表示画面に図８に示すような色別の回路が表示される。この表示の際には、上述の論理検証ファイルに基づき、その回路中の各ノードがその論理状態に応じて上述のルールに従って色別に表示される。従って、設計者は表示画面を見ながらオペアンプＯＰ１にかかるパワーダウン検証を行うことができる。
【００３４】
この色別表示は、図８に示すように、例えばバイアスノードＮ１は「赤色」表示、パワーダウンノードＮ２は「赤色」表示、ノードＮ３、Ｎ４は「紫色」表示、ノードＮ４は「青色」の表示となる。
その後、ステップＳ７では、この検証の結果、その仕様を満足する旨の指示があるか否かが判定される。設計者から仕様を満足する旨の指示があると、その検証動作を終了する。他方、設計者から仕様を満足する旨の指示がない場合には、次のステップＳ８に進み、回路の修正が終了した旨の指示があるか否かが判定される。回路の修正が必要な場合には設計者が回路の修正を行い、設計者から回路の修正が終了した旨の指示があると、ステップＳ３に戻り、上記の各処理を再び行う。
【００３５】
以上説明したように、この実施形態にかかる電子回路の検証方法では、デジタルブロックとアナログブロックとが混在する電子回路のパワーダウン動作の検証の際に、そのアナログブロックを表示装置の表示画面に表示し、この表示の際には、すでに行っているデジタルブロックの論理検証の結果に基づき、アナログブロックの所要の各ノードをその論理状態に応じて色別に表示すると同時に、アナログブロックまたはこのアナログブロックを構成するセルをその動作状態に応じて色別に表示するようにした。このため、アナログブロックのパワーダウン動作の検証を、簡単な操作でミスがなく確実に行えるので、パワーダウン動作の検証作業の効率化やＬＳＩの開発期間の短縮化が図れる。
【００３６】
なお、上記の説明では、オペアンプＯＰ２のバイアス回路のＭＯＳトランジスタＱ２５、Ｑ２６をＰＭＯＳ型としたが、これをＮＭＯＳ型とすることもでき、この場合には、上記の論理値が逆となる。
【００３７】
【発明の効果】
以上述べたように、本発明によれば、デジタル回路とアナログ回路が混在する電子回路の動作の検証の際に、少なくともアナログ回路の部分を表示手段で表示し、この表示の際には、すでに行っているデジタル回路の論理検証の結果に基づき、アナログ回路の所要の各ノードをその論理状態に応じて色別に表示すると同時に、アナログ回路またはこのアナログ回路を構成するセルをその動作状態に応じて色別に表示するようにした。
【００３８】
このため、本発明では、アナログ回路のパワーダウン動作の検証を、簡単な操作でミスがなく確実に行えるので、その動作の検証作業の効率化やＬＳＩの開発期間の短縮化が図れる。
【図面の簡単な説明】
【図１】本発明の実施形態の検証方法に適用される検証装置の概略構成を示すブロック図である。
【図２】この実施形態の検証方法の流れを概念的に説明する説明図である。
【図３】この実施形態のパワーダウン動作の検証対象となる電子回路の具体的な回路図である。
【図４】図３中のアナログブロックに含まれるセルの具体的な構成を示す回路図である。
【図５】この実施形態のパワーダウン動作の検証方法の一例を示すフローチャートである。
【図６】論理検証用の入力パターンとその論理検証の結果を示す図である。
【図７】図３の回路の所要部分を色別に表示した回路図である。
【図８】図４の回路の所要部分を色別に表示した回路図である。
【図９】従来技術を説明するブロック図である。
【図１０】デジタルブロックに入力される信号とその出力であるパワーダウン信号の関係を示す図である。
【符号の説明】
Ｌ１  バイアスノード
Ｌ２  パワーダウンノード
１１  入力装置
１２  ＣＰＵ
１３  メモリ
１４  外部記憶装置
１５  表示装置
２１  デジタルブロック（デジタル回路）
２２、２３  アナログブロック（アナログ回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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