(57)【特許請求の範囲】
【請求項１】
積層され垂直電気接続されている少なくとも１つの第一チップ層（１、２、３）および少なくとも１つの第二チップ層（１’、２’、３’）を有する三次元半導体回路構成体であって、前記第二チップ層の電子部品に電気的に接続されている接続要素（５）が、前記第一チップ層の電子部品に電気的に接続されている該第一チップ層の接触面（１５）に接触することにより、前記第一チップ層の少なくとも１つの電子部品が前記第二チップ層の少なくとも１つの電子部品に電気的に接続されるものである回路構成体において、前記第一チップ層の接触面（１５）が複数の相互に絶縁された接触面区域（９）から成り、前記第二チップ層の電気的接続要素（５）が接触した前記接触面区域（９）を前記第一チップ層の電子部品に電気的に接続するデバイスを備え、
前記接触面（１５）に接する前記電気的接続要素（５）の接触領域が、前記接触面（１５）の接触面区域（９）の表面と等しいか、または小さく、
前記第一チップ層の前記接触面（１５）が、該接触面（１５）に接する前記電気的接続要素（５）の接触領域より大きく、それにより前記電気的接続要素（５）が、位置合わせ誤差には関係なく、前記接触面（１５）に接触することを特徴とする回路構成体。
【請求項２】
前記第二チップ層の電気的接続要素（５）が該第二チップ層を垂直に貫通していることを特徴とする請求項１記載の回路構成体。
【請求項３】
前記接触面区域（９）の寸法が１平方マイクロメートルであることを特徴とする請求項１または２記載の回路構成体。
【請求項４】
前記接触面区域（９）が二次元の接触面アレイ（２０）を形成することを特徴とする請求項１〜３いずれか１項記載の回路構成体。
【請求項５】
各々が前記第一チップ層の別々の電子部品に関連する前記第二チップ層の複数の電気的接続要素（５）が、前記第一チップ層の接触面アレイ（２０）に接触し、
電気的接続要素（５）が接触した接触面区域（９）を特定の接続要素（５）に関連する前記第一チップ層の電子部品に電気的に接続する選択回路を、チップ間接続ドライバーに組み込むか、または前記接触面区域（９）の下に配置することを特徴とする請求項４記載の回路構成体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層垂直電気接続チップを用いた三次元半導体回路構成体に関するものであり、具体的には上部チップ層の少なくとも１つの電子部品と下部チップ層の少なくとも１つの電子部品との電気的接触に関するものである。
【背景技術】
【０００２】
個別並列チップ間を結ぶことができる接続経路の数に限りがあること、かかるチップ接続は広範囲に分岐された導電路によって速度が制限されること、およびインターフェース回路の消費電力が大きいことから、チップは次第に積層され、相互に垂直電気接続されるようになってきている。チップ相互間の接続距離が短く抵抗が小さいため、信号の伝送速度が速い。
【０００３】
複数のチップを積層し、垂直に接続することにより三次元ＩＣを製造する方法が、例えば、特許文献１および２に記載されている。前記三次元半導体回路構成体における各々の半導体回路層またはチップ層は、メタライゼーション層と、能動電子部品、導電路、および前記能動電子部品を外部端子または前記三次元ＩＣの下部または上部チップ層の接触子に電気的に接続するための接触子を含む誘電中間層とがこの順序で積層されている上部層を担持する下部層としての基板層を備えている。
【０００４】
特許文献１によれば、上部チップの底面から下部チップの平坦化層の開口部を貫通し下部チップの前記開口部に位置する接触面に突出する金属ピンを取り付けることにより、上部チップが垂直端子接続によって下部チップと電気的に接続される。前記下部チップの接触面が、例えば、金・インジウム合金のような低温融解材料から成り、上部チップが押圧され接触面が加熱されることによって、前記上部チップの金属ピンと前記下部チップの接触面とが永続的に接続される。チップを積層する際の位置合せ誤差を考慮し、前記下部チップの接触面およびその上の平坦化層の開口部を充分大きくして前記上部チップの金属ピンが如何なる場合においても下部チップの接触面に到達するようにしなければならない。
【０００５】
特許文献２にも前記と同様の下部チップ接触面と上部チップ能動電子部品との垂直チップ接続が記載されている。特許文献２の方法において、下部チップの隣接面が保護層によって完全に平坦化された後、まず上部チップが接着層によって下部チップに堅固に固定される。前記上部チップは、前記下部チップの接触面周辺に前記２つのチップが接続される以前または以後に作成された垂直貫通口を有している。前記貫通孔の内壁がまず酸化ケイ素層で覆われ、次に前記貫通孔付近の前記下部チップの保護層が下部チップの接触面に達するまでエッチングによって除去され、それに続いて前記貫通孔に導電材料が充填されることにより、上部チップの部品と下部チップ接触面とが垂直電気接続される。この方法においても、どのような積層チップ位置合せ誤差が有っても貫通孔が特定下部チップの接触面上に位置するよう下部チップの接触面が大きいことが重要である。
【０００６】
それ故、前記三次元ＩＣは、例えば、積層チップの位置合せ誤差±１０μｍを考慮し、如何なる場合においても接続を保証するためには、垂直チップ間接続の接触面を、例えば、２０μｍ×２０μｍと比較的大きくする必要があるという欠点を有している。積層チップの厚さが２０μｍ未満と薄いため、チップ間接触面が大きいと、それぞれのチップのメタライゼーション層とチップ間接触面との間に望ましくない漏話が発生する。更に、チップ間接触面が大きいと非常に大型で強力な、従って、消費電力が大きいドライバーが必要になり、これはチップ設計本来の目標に反することになる。更に、チップ間接触面が大きいと、この接触面が電磁放射特性を有する比較的強力な平面放射体となり、チップ間接触面を介して伝送される情報の検出が比較的容易になるため、例えば、チップカードのようにセキュリティ関連の信号が伝送される際に危険である。
【０００７】
更に、漏話問題を解消するためにはチップ・デザインに細心の注意を払う必要があると共に、試験によりチップの機能要素が漏話信号に影響されないことを保証する必要がある。前記試験は積層チップの位置合せ誤差が大きいほど難しくなる。このため、チップ間接続経路の規格が前記誤差に応じて広くなる、即ち、チップ間接触面が隣接チップの電子部品およびラインからできるだけ遠く離される。前記のような制約を受けることなく、前記チップを充分小さく設計することができる。
【特許文献１】独国特許発明第４３１４９０７号明細書
【特許文献２】独国特許発明第１９７０２１２１号明細書
【特許文献３】米国特許第５，４２４，５８９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、チップ間接続経路の漏話を改善した積層垂直電気接続半導体部品による半導体回路構成体を提供することである。
【課題を解決するための手段】
【０００９】
前記課題は、本発明による請求項１記載の特徴を有する半導体回路構成体によって解決される。本発明の好ましい実施の形態および成果は、請求項１の従属請求項に記載されている。
【００１０】
本発明によれば、例えば、２０μｍ×２０μｍのチップ間接触面が、好ましくは個々の大きさが上部チップの接触要素と略等しいか、または僅かに大きな格子状の個別接触面区域に分割される。例えば、上部チップ層の接触要素が特許文献１の教示に従った金属ピンであり、例えば、直径が１μｍの場合、下部チップ層のチップ間接触面は、例えば、０．５μｍ間隔の、好ましくは１μｍ×１μｍの接触面区域に形成される。従って、前記上部チップ層の接触要素は、位置合せ誤差には関係なく、下部チップ層の接触面の少なくとも１つ、あるいは多くても４つの接触面区域に接触する。次に、適切な電子的制御、例えば選択トランジスタによって、上部チップ層の接触要素が実際に接触した接触面区域のみが“アクティブ”にされる。この場合、前記以外の接触面区域は“インアクティブ”、即ち、電圧が印加されないので電磁放射は発生しない。アクティブな接触面区域によってより小さな有効接触面が形成され、全体のチップ間接続に必要な電力が少なくて済むため、特別なパワー・ドライバーを必要としない。また、漏話も大幅に改善される。
【００１１】
特に、上部チップ層の多数の電子部品が、対応する数のチップ間接続経路によって、下部チップ層の関連電子部品に電気的に接続される場合特に効果がある。前記のようなケースに、例えば、イメージ・センサーが上部チップ層に配され、各々のイメージ・センサーが下部チップ層の関連評価回路に電気的に接続されるＣＭＯＳカメラ・チップのイメージ・センサー・アレイがある。下部チップ層の各々のチップ間接触面の大きさが、例えば、すべての位置合せ誤差を補償するために従来技術のように２０μｍ×２０μｍであるとすれば、４×４のチップ間接触面アレイの接触面サイズの合計が８０μｍ×８０μｍになる。本発明により、例えば、接触面を（上部チップ層の接触要素の直径１μｍに対し）１μｍ×１μｍの格子状の接触面区域に分割すれば、接触面サイズの合計は（１接触要素当り４つの接触面区域として）８μｍ×８μｍを若干上回る程度に低減され、これに幅１０μｍの位置合せ誤差補償のための許容領域をプラスすると、接触面サイズの合計は２８μｍ×２８μｍを若干上回る程度になる。従って、隣接チップのメタライゼーション層への漏話の原因となる接触面が小さくなる。
【発明を実施するための最良の形態】
【００１２】
図１は２つのチップ層から成る垂直半導体回路構成体の部分断面図である。連続層を形成しない部分のみが斜線領域で示されている。図１に概略的に示す構成は前記特許文献２の方法によって作成することができる。従って、以下前記半導体回路構成体については簡単に説明する。下部チップ層および上部チップ層の各々は、基板層１、１’、メタライゼーション層、誘電中間層、能動素子８、および上部層２、２’の接触面１５、６が保護され、個々のチップ層の表面が平坦にされる保護層３、３’を含む上部層２、２’から成っている。下部チップ層の保護層３に延びる上部チップ層１’〜３’を貫通する貫通口１６に、上部チップ層の保護層３’の表面に広がり上部チップ層の半導体部品の接触面６に達する導電材料が充填される。前記導電材料は、上部チップ層の接触面６と下部チップ層の接触面１５との電気的接続要素５として機能する。接続要素５は貫通口１６内の酸化ケイ素層７よって周囲を囲まれ、保護層３’、更には保護層４によって覆われる。
【００１３】
接触面１５は複数の小さな接触面区域９として形成される。図１に示すように電気的接続要素５は接触面１５の特定の接触面区域９にのみ接触する。実際に接触した前記接触面区域９のみがアクティブに切り替えられるので、接触しなかった接触面区域９は接続要素５と一切関わりを持たない。
【００１４】
前記のことが図２に図解してある。トランジスタ１２、１３により、電気的接続要素５が接触した接触面区域９のみが導電路１４に電気的に接続される。また、図１および２は、電気的接続要素５が最大で２つの隣接接触面区域に接触するような寸法であることを示している。前記により、電気的接続要素５が少なくとも１つの接触面区域９に確実に接触し、適切な二次元配列の接触面区域を使用した場合、最大で４つの接触面区域９に接触する。
【００１５】
実際に接触した接触面区域９は、例えば、選択トランジスタのような簡単な制御ロジックによって“アクティブ”に切り替えることができる。前記選択ロジック回路はチップ間接続ドライバーに組み込むか、または接触面区域９の下に配置することができる。選択制御デバイス１０が接触面区域９の下に配置され、電気的接続要素５が接触した接触面区域９の電気的接続１１が“アクティブ”に切り替えられる後者の例が図１に示してある。
【００１６】
例えば、特許文献３、特に図６ａ〜６ｃ、およびカラム１７第２７行〜カラム１８第１４行の関連記述にあるように、適切な種々のデザインの電子スイッチが一般に知られている。前記特許文献３は前記引用により本明細書に組み込まれたものとする。
【００１７】
チップ間接続の接触テストを行うために前記選択回路を延長し、信頼度試験を実施することができる。  
図示しないより優れた選択回路は、特定の接触面区域９を導電路１４に接続するか、または接続を遮断するばかりでなく、（例えば、個別に駆動可能な並列スイッチによって）複数の導電路１４の１つに接続替えすることができる。前記構成は、それぞれの接続要素５に接続可能な隣接接触面１５が同じ組立誤差の許容範囲に重複し、それによって必要な接触面が少なくて済むため、多数のチップ間接続を有する一般的な半導体回路構成体に対し特に有益である。前記のような場合、接触面区域９と接続要素５との接触状況が組立て後の試験によって判定され選択回路が固定される。
【００１８】
本発明は多数の接触面アレイに適用すると特に効果を発揮することができる。以下ＣＭＯＳカメラ・チップを例に説明する。図３は下部チップ層の上部層２表面の接触面アレイ２０を示す図である。各々の接触面１５は、図３に図示しない上部チップ層のイメージ・センサー、および下部チップ層の評価回路（図示せず）に関連している。個々のチップ層に積層位置合せ誤差があるため、それぞれの接触面１５の辺の長さａは、例えば、２０μｍ×２０μｍと比較的大きい。これによって、位置合せ誤差約±１０μｍがカバーされる。接触面１５は、例えば、０．５μｍの距離ｄをおいて配列されている。従って、接触面アレイ２０の合計寸法は次のようになる。
【００１９】
Ｘ＝Ｙ＝ｚ*ａ+（ｚ−１）*ｄ
ここで、zは接触面１５の数、aは１つの接触面の辺の長さ、dは接触面１５間の距離である。仮に、a＝２０μｍ、d＝０．５μｍとすれば、４×４の接触面アレイ（z＝４）の場合、従来技術による結果は次のようになる。
【００２０】
Ｘ＝Ｙ＝81.5μｍ 
図３において、上部チップ層の電気的接続要素５（図示せず）が接触する接触面１５上の位置が接合位置５’で示してあり、積層チップ層の位置合せ誤差によって個々の接触面の中心位置からずれていることが分かる。
【００２１】
図４は図３の接触面アレイ２０に相当する、本発明の好ましい実施の形態による接触面アレイ２０を示す図である。接触面区域９の寸法と略等しい接合位置５’が１つの接触面区域９のみ、または例外として２つの隣接接触面区域９に正確に命中するものと仮定するのが妥当であるため、接触面１５は４つの接触面区域９から成っている。接合位置５’の直径を１μｍ、従って各々の接触面区域９の寸法を１μｍ×１μｍとすれば、４つの接触面区域９から成る接触面１５の辺の長さは２×１μｍ＋０．５μｍの間隔、即ち全体として２．５μｍ×２．５μｍとなる。従って、４つの接触面１５から成るアレイの寸法は次のようになる。
【００２２】
ｘ＝ｙ＝ｚ*１μｍ+（ｚ−１）*0.5μｍ＝11.5μｍ
図４は積層チップ層が理想的に位置合せされた理想的な環境下における、より大きな接触面アレイ２０の中央に位置する４×４の接触面１５から成る前記のような接触面アレイを示す図である。a/２＝±１０μｍの位置合せ誤差、即ち、４×４アレイの１０μｍの上方、下方、右方向、および/または左方向へのシフトをカバーするために、より大きな接触面アレイ２０は４×４アレイの中心に対し各方向に１０μｍ延長されている。従って、接合位置５’の数z＝４、位置合せ誤差をa/２＝１０、および接触面間の距離dをd＝０．５とすれば、接触面アレイ２０の合計寸法は、
Ｘ＝Ｙ＝ａ/２+ｘ+ａ/２＝ａ+ｘ
であり、
ｘ＝２*ｚ*１μｍ+（ｚ−１）*ｄ＝9.5μｍ
より
Ｘ＝Ｙ＝29.5μｍ
となる。
【００２３】
図３による合計寸法８１．５μｍと図４による２９．５μｍとを比較すれば、本発明によってチップ間接触面が大幅に縮小できることが分かる。接触面アレイ２０の接触面１５の数が多くなればなるほど、前記効果が大きくなる。そのため、チップ構造体のチップ間接触面を隣接電子部品への漏話の心配が少ない比較的小さな領域に移動することができる。三次元構造体の前記領域には別の電子部品が含まれていないことが好ましい。
【００２４】
適切な選択回路により、接続要素５が接触する接触面区域９、即ち、いずれの場合においても最大４つの接触面区域９がアクティブに切り替えられ、接続要素５に関連する下部チップ層の電子部品と電気的に接続される。
【図面の簡単な説明】
【００２５】
【図１】本発明のチップ間接触面区域を有する２つのチップ層を備える三次元ＩＣの詳細を示す図。
【図２】接触要素が接触した個別チップ間接触面区域をアクティブにする概略図。
【図３】従来技術に基づく接触面アレイを示す図。
【図４】本発明に基づく接触面アレイを示す図。
【符号の説明】
【００２６】
１、１’    基板層
２、２’    上部層
３、３’    保護層
４          保護層
５          電気的接続要素
５’        接合位置
６、１５     接触面
７          酸化ケイ素層
８          能動素子
９          接触面区域
１０          選択制御デバイス
１１          電気的接続
１２、１３    トランジスタ
１４          導電路
２０          接触面アレイ
【図１】
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【図２】
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【図３】
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【図４】
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