(57)【特許請求の範囲】
【請求項１】
差動入力−差動出力型の増幅器(１)と、前記増幅器の負帰還経路に挿入される第２及び第４のキャパシタ(Ｃ２，Ｃ４)と、ディジタル−アナログ変換器(５)と、前記ディジタル−アナログ変換器の出力と前記増幅器の入力とを接続する第１及び第３のキャパシタ(Ｃ１，Ｃ３)と、前記増幅器の出力に接続され前記ディジタル−アナログ変換器に対して制御信号を供給する比較器(２，３)を備える巡回型Ａ／Ｄ変換器において、前記各キャパシタの接続を切換えるスイッチと、スイッチ切換え制御手段を有することにより前記増幅器のオフセット電圧を低減することを特徴とするオフセット低減機能をもつ巡回型Ａ／Ｄ変換回路であって、
前記制御手段は、以下の各ステップ：
１）前記増幅器の各負帰還経路を短絡するとともに、前記第２のキャパシタの一端を前記増幅器の第１の差動入力へ接続し、前記第２のキャパシタの他端を第２の差動入力へ接続し、前記第４のキャパシタの一端を前記増幅器の第２の差動入力へ接続し、前記第４のキャパシタの他端を前記増幅器の第１の差動入力へ接続し、前記第１のキャパシタの一端を信号入力へ接続し、前記第１のキャパシタの他端を前記増幅器の第１の差動入力へ接続し、前記第３のキャパシタの一端を参照電圧入力へ接続し前記第３のキャパシタの他端を前記増幅器の第２の差動入力へ接続する第１のステップ、
２）前記増幅器の各負帰還経路の短絡を中止するとともに、前記第２のキャパシタの他端を第１の差動出力に接続して負帰還路を形成し、前記第４のキャパシタの他端を第２の差動出力に接続して負帰還路を形成する第２のステップ、
３）前記第１のキャパシタの一端を前記増幅器の第１の差動出力に接続し、前記第３のキャパシタの一端を前記増幅器の第２の差動出力に接続し、前記第１のキャパシタの他端と前記第３のキャパシタの他端とを接続する第３のステップ、
４）前記第１のキャパシタの一端を前記ディジタル−アナログ変換器の第１の出力に接続し、前記第１のキャパシタの他端を前記増幅器の第１の差動入力に接続し、前記第３のキャパシタの一端を前記ディジタル−アナログ変換器の第２の出力に接続し、前記第３のキャパシタの他端を前記増幅器の第２の差動入力に接続し、Ａ／Ｄ変換出力を前記比較器から得る第４のステップ、
５）前記第３のステップと第４のステップをくり返すことにより巡回型としてのＡ／Ｄ変換出力を得る第５のステップ、
でキャパシタの接続を切換えるものである、オフセット低減機能をもつ巡回型Ａ／Ｄ変換回路。
【請求項２】
差動入力−差動出力型の増幅器と、前記増幅器の負帰還経路に挿入される第２及び第４のキャパシタと、ディジタル−アナログ変換器と、前記ディジタル−アナログ変換器の出力と前記増幅器の入力とを接続する第１及び第３のキャパシタと、前記増幅器の出力に接続され前記ディジタル−アナログ変換器に対して制御信号を供給する比較器を備える巡回型Ａ／Ｄ変換器において、以下のステップからなる増幅器のオフセット電圧を低減する方法であって、 
１）前記増幅器の各負帰還経路を短絡するとともに、前記第２のキャパシタの一端を前記増幅器の第１の差動入力へ接続し、前記第２のキャパシタの他端を第２の差動入力へ接続し、前記第４のキャパシタの一端を前記増幅器の第２の差動入力へ接続し、前記第４のキャパシタの他端を前記増幅器の第１の差動入力へ接続し、前記第１のキャパシタの一端を信号入力へ接続し、前記第１のキャパシタの他端を前記増幅器の第１の差動入力へ接続し、前記第３のキャパシタの一端を参照電圧入力へ接続し前記第３のキャパシタの他端を前記増幅器の第２の差動入力へ接続する第１のステップ、
２）前記増幅器の各負帰還経路の短絡を中止するとともに、前記第２のキャパシタの他端を第１の差動出力に接続して負帰還路を形成し、前記第４のキャパシタの他端を第２の差動出力に接続して負帰還路を形成する第２のステップ、
３）前記第１のキャパシタの一端を前記増幅器の第１の差動出力に接続し、前記第３のキャパシタの一端を前記増幅器の第２の差動出力に接続し、前記第１のキャパシタの他端と前記第３のキャパシタの他端とを接続する第３のステップ、
４）前記第１のキャパシタの一端を前記ディジタル−アナログ変換器の第１の出力に接続し、前記第１のキャパシタの他端を前記増幅器の第１の差動入力に接続し、前記第３のキャパシタの一端を前記ディジタル−アナログ変換器の第２の出力に接続し、前記第３のキャパシタの他端を前記増幅器の第２の差動入力に接続し、Ａ／Ｄ変換出力を前記比較器から得る第４のステップ、
５）前記第３のステップと第４のステップをくり返すことにより巡回型としてのＡ／Ｄ変換出力を得る第５のステップ、
を含むオフセット電圧を低減する方法。
【請求項３】
前記増幅器の出力を記憶するための前記第１及び第３のキャパシタに加えて、第５及び第６のキャパシタを設けることにより、２系列の信号をほぼ平行して処理することを特徴とする請求項２記載の巡回型Ａ／Ｄ変換器におけるオフセット電圧を低減する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、CMOSイメージセンサ出力のような、ノイズ成分からなるリセットレベルとノイズ成分に有意な信号成分が重畳した信号レベルが交互に出力される信号形態において、信号処理に適するオフセット電圧低減機能をもつ巡回型A/D変換器に関する。
【背景技術】
【０００２】
巡回型A/D変換器は、比較的少ない回路規模で、比較的高速動作が得られ、高分解能に適する方式として知られている。従来から知られている構成の例を図１に示す。これは、１段あたりで、２倍の増幅を行い、比較器の結果によって、参照電圧を足すまたは引く動作を行い、これを２段縦続接続をして、その出力を入力に戻すことで、１クロックあたり２ビットのＡ／Ｄ変換を行うことができるものである。これを５回繰り返せば、１０ビットのＡ／Ｄ変換を行うことができる。
このような巡回型A/D変換器は、比較的回路が簡単であるため、これをイメージセンサのカラムに集積化する方法も報告されている(非特許文献１参照)。
しかし、上記の方法では、イメージセンサの画素部で発生するノイズキャンセルのためのアンプと合わせて、１チャネルあたり、３つのアンプが必要で、占有面積が大きく、消費電力が大きくなるという問題があった。これに対して、発明者は、以前に、図２に示すような１つのアンプで、ノイズキャンセルと巡回型Ａ／Ｄ変換を行うことができる回路を提案している(特許文献１参照)。
しかし、これらの回路をイメージセンサのカラムに集積する場合、アンプの持つオフセット電圧をキャンセルする機能を持っておらず、これらの回路をイメージセンサのカラムに集積する場合、各カラム間で生じるばらつきの影響を受けにくい回路とする必要があった。
【特許文献１】特開２００５−１３６５４０号公報
【非特許文献１】S. Decker, R. D. Mcgrath, K. Brehmer, C. G. Sodini, "A 256 x 256 CMOS imaging array with wide dynamic range pixels and column parallel digital output," IEEE J. Solid-State Circuits, vol. 33, no. 12, pp. 2081-2091, Dec. 1998.
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献１において記載されたオフセット電圧をキャンセルする装置は、図２の回路に加え１つのオペアンプ、２つの容量（全差動構成の場合）が必要となるため、回路面積の増大を招くだけではなく、消費電力を増大させるという問題があった。
【課題を解決するための手段】
【０００４】
この発明は、図２の回路を変形し、回路中に少数の制御スイッチを追加するだけで効果的にオフセットと1/fノイズのキャンセルが行えるものである。
本発明の一形態に係る巡回型Ａ／Ｄ変換回路は、差動入力−差動出力型の増幅器(１)と、前記増幅器の負帰還経路に挿入される第２及び第４のキャパシタ(Ｃ２，Ｃ４)と、ディジタル−アナログ変換器(５)と、前記ディジタル−アナログ変換器の出力と前記増幅器の入力とを接続する第１及び第３のキャパシタ(Ｃ１，Ｃ３)と、前記増幅器の出力に接続され前記ディジタル−アナログ変換器に対して制御信号を供給する比較器(２，３)を備える。この巡回型Ａ／Ｄ変換器において、前記各キャパシタの接続を切換えるスイッチと、スイッチ切換え制御手段を有することにより前記増幅器のオフセット電圧を低減することを特徴とし、巡回型Ａ／Ｄ変換器はオフセット低減機能をもつ。
上記の巡回型Ａ／Ｄ変換回路で、前記制御手段は、以下の各ステップでキャパシタの接続を切換えるものでありオフセット低減機能をもつ：
１）前記増幅器の各負帰還経路を短絡するとともに、第２のキャパシタの一端を前記増幅器の第１の差動入力へ接続し、第２のキャパシタの他端を第２の差動入力へ接続し、第４のキャパシタの一端を前記増幅器の第２の差動入力へ接続し、第４のキャパシタの他端を前記増幅器の第１の差動入力へ接続し、第１のキャパシタの一端を信号入力へ接続し、第１のキャパシタの他端を前記増幅器の第１の差動入力へ接続し、第３のキャパシタの一端を参照電圧入力へ接続し第３のキャパシタの他端を前記増幅器の第２の差動入力へ接続する第１のステップ；
２）前記増幅器の各負帰還経路の短絡を中止するとともに、第２のキャパシタの他端を第１の差動出力に接続して負帰還路を形成し、第４のキャパシタの他端を第２の差動出力に接続して負帰還路を形成する第２のステップ；
３）第１のキャパシタの一端を前記増幅器の第１の差動出力に接続し、第３のキャパシタの一端を前記増幅器の第２の差動出力に接続し、第１のキャパシタの他端と第３のキャパシタの他端とを接続する第３のステップ；
４）第１のキャパシタの一端を前記ディジタル−アナログ変換器の第１の出力に接続し、第１のキャパシタの他端を前記増幅器の第１の差動入力に接続し、第３のキャパシタの一端を前記ディジタル−アナログ変換器の第２の出力に接続し、第３のキャパシタの他端を前記増幅器の第２の差動入力に接続し、Ａ／Ｄ変換出力を前記比較器から得る第４のステップ；
５）前記第３のステップと第４のステップをくり返すことにより巡回型としてのＡ／Ｄ変換出力を得る第５のステップ。
本発明の一形態は、ノイズレベルに信号電圧が重畳した第１の信号と、リセットレベルとしてのノイズレベルが出力される第２の信号とを交互に出力するイメージセンサと、差動入力−差動出力型の増幅器と、前記増幅器の負帰還経路に挿入される第２及び第４のキャパシタと、ディジタル−アナログ変換器と、前記ディジタル−アナログ変換器の出力と前記増幅器の入力とを接続する第１及び第３のキャパシタと、前記増幅器の出力に接続され前記ディジタル−アナログ変換器に対して制御信号を供給する比較器を備える巡回型Ａ／Ｄ変換器において、前記各キャパシタの接続を切換えるスイッチと、スイッチ切換え制御手段を有することにより前記増幅器のオフセット電圧と１／ｆノイズを低減することを特徴とするディジタル出力イメージセンサが提供される。
上記のディジタル出力イメージセンサにおいて、前記制御手段は、以下の各ステップでキャパシタの接続を切換えるものである：
１）第１の信号が信号入力に供給される期間に、前記増幅器の各負帰還経路を短絡するとともに、第２のキャパシタの一端を前記増幅器の第１の差動入力へ接続し、第２のキャパシタの他端を第２の差動入力へ接続し、第４のキャパシタの一端を前記増幅器の第２の差動入力へ接続し、第４のキャパシタの他端を前記増幅器の第１の差動入力へ接続し、第１のキャパシタの一端を信号入力へ接続し、第１のキャパシタの他端を前記増幅器の第１の差動入力へ接続し、第３のキャパシタの一端を参照電圧入力へ接続し第３のキャパシタの他端を前記増幅器の第２の差動入力へ接続する第１のステップ；
２）第２の信号が信号入力に供給される期間に、前記増幅器の各負帰還経路の短絡を中止するとともに、第２のキャパシタの他端を第１の差動出力に接続して負帰還路を形成し、第４のキャパシタの他端を第２の差動出力に接続して負帰還路を形成する第２のステップ；
３）第１のキャパシタの一端を前記増幅器の第１の差動出力に接続し、第３のキャパシタの一端を前記増幅器の第２の差動出力に接続し、第１のキャパシタの他端と第３のキャパシタの他端とを接続する第３のステップ；
４）第１のキャパシタの一端を前記ディジタル−アナログ変換器の第１の出力に接続し、第１のキャパシタの他端を前記増幅器の第１の差動入力に接続し、第３のキャパシタの一端を前記ディジタル−アナログ変換器の第２の出力に接続し、第３のキャパシタの他端を前記増幅器の第２の差動入力に接続し、Ａ／Ｄ変換出力を前記比較器から得る第４のステップ；
５）前記第３のステップと第４のステップをくり返すことにより巡回型としてのＡ／Ｄ変換出力を得る第５のステップ。
本発明の一形態は、差動入力−差動出力型の増幅器と、前記増幅器の負帰還経路に挿入される第２及び第４のキャパシタと、ディジタル−アナログ変換器と、前記ディジタル−アナログ変換器の出力と前記増幅器の入力とを接続する第１及び第３のキャパシタと、前記増幅器の出力に接続され前記ディジタル−アナログ変換器に対して制御信号を供給する比較器を備える巡回型Ａ／Ｄ変換器において、以下のステップからなる増幅器のオフセット電圧を低減する方法：
１）前記増幅器の各負帰還経路を短絡するとともに、第２のキャパシタの一端を前記増幅器の第１の差動入力へ接続し、第２のキャパシタの他端を第２の差動入力へ接続し、第４のキャパシタの一端を前記増幅器の第２の差動入力へ接続し、第４のキャパシタの他端を前記増幅器の第１の差動入力へ接続し、第１のキャパシタの一端を信号入力へ接続し、第１のキャパシタの他端を前記増幅器の第１の差動入力へ接続し、第３のキャパシタの一端を参照電圧入力へ接続し第３のキャパシタの他端を前記増幅器の第２の差動入力へ接続する第１のステップ；
２）前記増幅器の各負帰還経路の短絡を中止するとともに、第２のキャパシタの他端を第１の差動出力に接続して負帰還路を形成し、第４のキャパシタの他端を第２の差動出力に接続して負帰還路を形成する第２のステップ；
３）第１のキャパシタの一端を前記増幅器の第１の差動出力に接続し、第３のキャパシタの一端を前記増幅器の第２の差動出力に接続し、第１のキャパシタの他端と第３のキャパシタの他端とを接続する第３のステップ；
４）第１のキャパシタの一端を前記ディジタル−アナログ変換器の第１の出力に接続し、第１のキャパシタの他端を前記増幅器の第１の差動入力に接続し、第３のキャパシタの一端を前記ディジタル−アナログ変換器の第２の出力に接続し、第３のキャパシタの他端を前記増幅器の第２の差動入力に接続し、Ａ／Ｄ変換出力を前記比較器から得る第４のステップ；
５）前記第３のステップと第４のステップをくり返すことにより巡回型としてのＡ／Ｄ変換出力を得る第５のステップ。
巡回型Ａ／Ｄ変換器におけるオフセット電圧を低減する方法において、前記増幅器の出力を記憶するための第１及び第３のキャパシタに加えて、第５及び第６のキャパシタを設けることにより、２系列の信号をほぼ平行して処理することを特徴とする。
【発明を実施するための最良の形態】
【０００５】
この発明は、アンプの帰還容量の一端に４つの制御用スイッチを付加し、適切なタイミングでオン−オフの切換えを行うことで、アンプのオフセット電圧と1/fノイズを低減する。
【実施例１】
【０００６】
図３に、第１の実施例として、画素部のノイズキャンセル機能を有する巡回型A/D変換器において、アンプのオフセット電圧と1/fノイズを低減する機能をもった巡回型A/D変換器の回路を示す。その動作原理を説明する図を図４に示す。また、動作タイミングを図５に示す。図３中の１は差動入力−差動出力増幅器であり、２及び３は比較器であり、４はデコーダであり、５はディジタル−アナログ変換器(以下「DAC」という)である。
なお、φで始まる記号は制御信号を表しており、制御信号が"１"のときに、その制御信号により制御されるスイッチはオンとなり、制御信号が"０"のときに、その制御信号により制御されるスイッチはオフとなる。  これらの制御信号は、イメージアレイから光電荷を外部に転送する制御信号と同期して発生されるものであり、図示されていない制御部により発生される。
本回路は、アンプの帰還容量Ｃ２，Ｃ４の一端に４つの制御用スイッチが付加されている点が従来回路と異なる。１サイクルあたり1.5ｂのA/D変換を行うため、図３と同様に２つの比較器を有する。
回路は最初、図４(ａ)のように、Ｃ１，Ｃ３の容量を用いて入力Vinに信号レベルVsを与え、サンプルする。このとき、差動アンプの入出力は短絡しておく。また、アンプの帰還容量であるＣ２，Ｃ４の一端は、差動アンプに対してたすきがけする形で接続しておく。
【０００７】
次に、図４(ｂ)に移り、画素のリセットノイズキャンセル動作を行う。回路の入力には画素のリセットレベルVRが与えられ、図４(ａ)でサンプルした信号とリセットレベルとの差信号が出力される。容量Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４であって、アンプにオフセットがなければ、アンプの差動出力電圧 Vout(0)は、
【数１】
0004478798.tif 000002
しかしながら、この回路においては、実際にはアンプのオフセット電圧Vosが存在する。このVosを考慮すると、出力電圧は次式のように逆極性のオフセット電圧が現れる。
【数２】
0004478798.tif 000003
もし、図４(ａ) の接続においてたすきがけ接続ではなく、Ｃ２，Ｃ４の両端を短絡するように接続した場合、
【数３】
0004478798.tif 000004
となる。
【０００８】
その後、図４(ｃ)に移り、Ｃ１，Ｃ３によって、アンプの出力Vout(0)をサンプルする。比較器によってVout(0)に対して、次式により、３値でのA/D変換を行う。
【数４】
0004478798.tif 000005
次いで、図４(ｄ)で、Ｃ１，Ｃ３の一端をDACに接続し、式(４)の結果によって、DACのスイッチ接続を決定し、Ｃ１，Ｃ３の他方の端子は差動アンプの入力に接続することによって、Ｃ１，Ｃ３の電荷が、Ｃ２，Ｃ４に転送され、演算処理がなされる。このときの出力は次式で与えられる。
【数５】
0004478798.tif 000006
もし、たすきがけ接続をしていなければ、Vout(0)には、+Vofの成分が含まれ、巡回型A/D変換の式(５)の演算を行った結果、
【数６】
0004478798.tif 000007
となり、Vout(1)には、３Vosのオフセットが現れる。
【０００９】
巡回型A/D変換器でN-bit出力を得る場合、図４(ｃ)，(ｄ)の処理をＮ回繰り返すことになるが、このとき、最終的には、アンプの出力に現れるオフセット電圧は、(２N＋１)Vos となる。これを、巡回する前の入力に換算すると、Ｎ回の巡回で、入力信号が、２N倍されるので、
【数７】
0004478798.tif 000008
となって、アンプのオフセット電圧が直接影響する。これに対して、最初にたすきがけ接続を行って、-VosをＣ１，Ｃ３に記憶しておくと、どのサイクルにおいても、出力されるオフセット電圧は -Vosとなる。入力換算で考えれば、オフセット電圧の値は(１／２N)Vos となり、十分大きなＮに対して、ほぼオフセット電圧を無くすことができる。
【００１０】
本発明の巡回型A/D変換器をイメージセンサのカラムに組み込み、ノイズキャンセル機能を持たせる場合の動作タイミング図を図５に、その場合のイメージセンサのブロック図を図６に示す。図６における垂直シフトレジスタ(１１)は、イメージアレイ(１２)内の画素部(１３)に対する転送(TXi)，リセット(Ri)，選択(Si)などの制御信号を発生し、画像信号をノイズキャンセル機能付巡回型A/D変換器(１４)へ転送する。
図６に示すような画素内で電荷転送を行う、４トランジスタ＋１フォトダイオードの画素構造を、イメージセンサの画素として用いる場合の制御信号の推移を図５に示す。図５には画素部のｉ番目の行の読み出しのために、垂直シフトレジスタ(１１)から与えられる画素部への制御信号Si，Ri， TXiも併せて示している。図５において、Vinは、画素部(１３)からの出力、つまりノイズキャンセル機能付巡回型A/D変換器(１４)への入力であり、Voは、ノイズキャンセル機能付巡回型A/D変換器(１４)の中で用いられているアンプの出力を表している。１水平読み出し周期の中で、まず、画素部の固定パターンノイズと、リセットノイズのキャンセル処理を行う。
ノイズキャンセルされた信号がノイズキャンセル機能付巡回型A/D変換器(１４)の中のアンプの出力に現れるので、その出力に対して、２つの比較器を用いて、３値のA/D変換を行い、その結果に基づき、D/A変換器を動作させて、式(５)に相当する演算を行う。これを必要な回数繰り返すことで、巡回型A/D変換が行われる。その結果は、図６のデータレジスタ(１５)に記憶されて、水平シフトレジスタ(１６)から与えられる制御信号を用いて、データレジスタ(１５)に記憶された１水平行分のディジタル映像信号を水平に走査し、出力の手前において冗長−非冗長変換器(１７)により、各桁(−１，０，１)の３値を取る冗長２進表現から、各桁(０，１)をとる非冗長２進表現に変換して出力する。それらの詳細は、本発明の本質とあまり関わりがないので省略する。
【実施例２】
【００１１】
図７は、容量を６つ用いて、図３の２倍の速度で巡回型A/D変換を行う回路におけるオフセット電圧キャンセルの実施例を示している。１８は1.5ビットA/D変換器であり、図３の比較器(２，３)とデコーダ(４)に相当する回路を内在している。
図３の場合に比べて、容量セットをもう１つ持たせて、相補的にアンプの出力のサンプリングと、D/A変換、２倍増幅演算を行わせることによって、図３の２倍の速度でA/D変換を行うものであり、オフセットキャンセルの動作に関しては、図３と同じであるので、その詳細な説明は、省略する。
【産業上の利用可能性】
【００１２】
この発明の構成は、巡回型Ａ／Ｄ変換器の回路中に少数の制御スイッチを追加するだけであり、このことにより効果的にオフセットキャンセルが行えるものである。また、イメージセンサのカラムに組み込むことにより、1/fノイズのキャンセルが行えるものである。  この発明は回路面積の増大を招くことが少なく、かつ消費電力をあまり増大させない。
【図面の簡単な説明】
【００１３】
【図１】従来技術（巡回型Ａ／Ｄ変換器）を示す図
【図２】アンプとキャパシタ数を減らした巡回型Ａ／Ｄ変換器を示す図
【図３】オフセット低減機能をもつ巡回型A/D変換器を示す図
【図４】図３の巡回型ＡＤＣの動作を説明する図
【図５】イメージセンサのカラムに巡回型A/D変換器を組み込みノイズキャンセル機能をもたせる場合の動作タイミングを示す図
【図６】イメージセンサのカラムに巡回型A/D変換器を組み込む場合のブロック図
【図７】６つの容量を用いた巡回型A/D変換におけるオフセットキャンセルを示す図
【符号の説明】
【００１４】
１  差動入力−差動出力増幅器
２，３  比較器
４  デコーダ
５  ディジタル−アナログ変換器
１１  垂直シフトレジスタ
１２  イメージアレイ
１３  画素部
１４  ノイズキャンセル機能付巡回型Ａ／Ｄ変換回路
１５  データレジスタ
１６  水平シフトレジスタ
１７  冗長−非冗長変換回路
１８  １．５ビットＡ／Ｄ変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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