(57)【特許請求の範囲】
【請求項１】
ネットワークを通じて受信した固定長のセルから、前記ネットワークに非同期のクロックを持つソース信号を分離して再生するセル分解装置において、
前記ソース信号のクロックが一定クロック数ごとに伝送される時刻を、前記ネットワークの同期クロックに同期して更新されるカウント値で表した伝送タイミング情報を、受信した前記セルから分離するタイミング情報分離回路と、
前記タイミング情報分離回路からの隣接する前記伝送タイミング情報間の差分値を所定時間単位で平均化し、平均化した前記差分値を基に前記伝送タイミング情報を置換するタイミング情報置換回路と、
置換された前記伝送タイミング情報を基に前記ソース信号のクロックを生成するクロック生成回路と、
を有することを特徴とするセル分解装置。
【請求項２】
前記タイミング情報置換回路は、隣接する前記伝送タイミング情報間の前記差分値を所定の個数だけ積算し、その積算値を前記個数で除算した商を前記個数分だけ配置した配列を求め、前記除算による剰余を前記伝送タイミング情報のビット数の最小単位に分割した分割値を前記配列に分散させて加算することで、前記差分値を平均化することを特徴とする請求項１記載のセル分解装置。
【請求項３】
前記タイミング情報置換回路は、前記伝送タイミング情報を平均化する際の前記所定時間を、前記ネットワークの同期クロックに生じる周波数変動の変動周期以上とすることを特徴とする請求項１記載のセル分解装置。
【請求項４】
前記ネットワークの同期クロックの安定度を検出する安定度検出回路をさらに有し、
前記タイミング情報置換回路は、前記安定度検出回路の検出結果に応じて、前記伝送タイミング情報を平均化する際の前記所定時間を変化させることを特徴とする請求項１記載のセル分解装置。
【請求項５】
伝送するネットワークに非同期のクロックを持つソース信号を固定長のセルに多重化して前記ネットワークに送信するためのセル組立装置において、
前記ソース信号のクロックが一定クロック数ごとに伝送される時刻を、前記ネットワークの同期クロックに同期して更新されるカウント値で表した伝送タイミング情報を生成するタイミング情報生成回路と、
前記タイミング情報生成回路からの隣接する前記伝送タイミング情報間の差分値を所定時間単位で平均化し、平均化した前記差分値を基に前記伝送タイミング情報を置換するタイミング情報置換回路と、
置換された前記タイミング情報を前記ソース信号とともに前記セルに多重化するセル多重化回路と、
を有することを特徴とするセル組立装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース信号を固定長のセルに多重化してネットワークを通じて伝送する際に用いられるセル分解装置、セル組立装置、およびクロック再生方法に関し、特に、ソース信号がネットワークに非同期のクロックを持つ場合に適用されるセル分解装置、セル組立装置、およびクロック再生方法に関する。
【背景技術】
【０００２】
ＡＴＭ（asynchronous transfer mode）方式の伝送網において、その網クロックに非同期な音声、映像などのＣＢＲ（Constant Bit Rate）信号を転送する際には、ＡＴＭセルの中に入力ＣＢＲ信号のクロック情報を組み込んで転送する必要がある。ＣＢＲ信号の伝送に対応したＡＡＬ（ATM Adaptation Layer）タイプ１では、網同期クロックの周波数を基準としてＲＴＳ（Residual Time Stamp）と呼ばれるタイムスタンプを作成し、ＡＴＭセルに組み込むＳＲＴＳ（Synchronous Residual Time Stamp）方式が採用されている。【０００３】
ＡＡＬタイプ１では、ＡＴＭネットワークの送信側のＣＬＡ（Cell Assembly）が、入力ＣＢＲ信号の３０００ビットまたは３００８ビット分を、網同期クロックのクロック数に換算し、その下位４ビットをＲＴＳとして、ＡＴＭセルの奇数セルにＲＴＳの各ビットを組み込んで送信する。受信側のＣＬＤ（Cell Disassembly）は、受信ＡＴＭセルからＲＴＳを分離して、ＣＢＲ信号を３０００ビットまたは３００８ビット分だけ出力する際の時間間隔を再現し、その時間間隔を基にＣＢＲ信号のクロックを再生することで、ＣＢＲ信号を正しいタイミングで出力できるようになる。【０００４】
なお、このような従来のＲＴＳ受信側の装置として、受信したＲＴＳの差分系列を平均化し、その平均値を基にＣＢＲ信号クロックのＮ分周クロックを生成して、Ｎ分周クロックを基にＰＬＯ（Phase Locked Oscillator）でＣＢＲ信号クロックを再生することにより、ＰＬＯへの入力クロックの周波数を高めてＰＬＯの特性を向上させたクロック再生装置があった（例えば、特許文献１参照）。
【特許文献１】特開平１０−２４２９７９号公報（段落番号〔００１６〕〜〔００２０〕、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記のようなＳＲＴＳ方式によるＡＴＭセルの送受信では、送信側において多重化されるソース信号（すなわちＣＢＲ信号）のクロックが安定した状態であっても、網同期クロックが周波数変動などにより不安定になると、この網同期クロックから生成されるＲＴＳの値も不安定になり、受信側で再生されるソースクロックの周波数も不安定になる。このような場合、再生されたソース信号の出力段においてレベル変換などの動作が不可能になる、映像や音声信号などでは必要な再生特性を満足できず、出力品質が低下する、などといった事態が発生してしまう。【０００６】
本発明はこのような点に鑑みてなされたものであり、伝送網の同期クロックが不安定な場合にも、多重化されて伝送されたソース信号のクロックを安定的に再生できるセル分解装置を提供することを目的とする。【０００７】
また、本発明の他の目的は、伝送網の同期クロックの不安定時にソース信号をセルに多重化して伝送した場合にも、受信側でソース信号のクロックを安定的に再生できるようにしたセル組立装置を提供することである。【０００８】
さらに、本発明の他の目的は、伝送網の同期クロックが不安定な場合にも、多重化されて伝送されたソース信号のクロックを安定的に再生できるクロック再生方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明では上記課題を解決するために、図１に示すようなセル分解装置１０が提供される。このセル分解装置１０は、ネットワーク３０を通じて受信した固定長のセルから、前記ネットワーク３０に非同期のクロックを持つソース信号を分離して再生する装置であり、前記ソース信号のクロックが一定クロック数ごとに伝送される時刻を、前記ネットワーク３０の同期クロックに同期して更新されるカウント値で表した伝送タイミング情報を、受信した前記セルから分離するタイミング情報分離回路１１と、前記タイミング情報分離回路１１からの隣接する前記伝送タイミング情報間の差分値を所定時間単位で平均化し、平均化した差分値を基に前記伝送タイミング情報を置換するタイミング情報置換回路１２と、置換された前記伝送タイミング情報を基に前記ソース信号のクロックを生成するクロック生成回路１３とを有することを特徴とする。
【００１０】
ここで、ソース信号は、伝送されるネットワーク３０とは同期していないクロックに従って入力される。そして、ソース信号のクロックが一定クロック数ごとに伝送される時刻を、ネットワーク３０の同期クロックに同期して更新されるカウント値で表した伝送タイミング情報が、ソース信号とともにセルに多重化されてネットワーク３０に送信される。このようなセルを受信すると、セル分解装置１０のタイミング情報分離回路１１は、受信したセルから伝送タイミング情報を分離する。タイミング情報置換回路１２は、分離された伝送タイミング情報の供給を受けて、隣接する伝送タイミング情報間の差分値を所定時間単位で平均化し、平均化した差分値を基に伝送タイミング情報を置換する。これにより、伝送タイミング情報の変動が抑制される。クロック生成回路１３は、タイミング情報置換回路１２により置換された伝送タイミング情報を基に、セルに多重化されたソース信号のクロックを生成する。
【００１１】
また、本発明では、伝送するネットワークに非同期のクロックを持つソース信号を固定長のセルに多重化して前記ネットワークに送信するためのセル組立装置において、前記ソース信号のクロックが一定クロック数ごとに伝送される時刻を、前記ネットワークの同期クロックに同期して更新されるカウント値で表した伝送タイミング情報を生成するタイミング情報生成回路と、前記タイミング情報生成回路からの隣接する前記伝送タイミング情報間の差分値を所定時間単位で平均化し、平均化した差分値を基に前記伝送タイミング情報を置換するタイミング情報置換回路と、置換された前記タイミング情報を前記ソース信号とともに前記セルに多重化するセル多重化回路とを有することを特徴とするセル組立装置が提供される。
【００１２】
ここで、タイミング情報生成回路は、ソース信号のクロックが一定クロック数ごとに伝送される時刻を、ネットワークの同期クロックに同期して更新されるカウント値で表した伝送タイミング情報を生成する。タイミング情報置換回路は、タイミング情報生成回路からの隣接する伝送タイミング情報間の差分値を所定時間単位で平均化し、平均化した差分値を基に伝送タイミング情報を置換する。これにより、伝送タイミング情報の変動が抑制される。セル多重化回路は、タイミング情報置換回路により置換されたタイミング情報をソース信号とともにセルに多重化する。
【発明の効果】
【００１３】
本発明のセル分解装置によれば、受信したセルから分離された伝送タイミング情報が、隣接する伝送タイミング情報間の差分値を所定時間単位で平均化した値を基に置換されることで、伝送タイミング情報の変動が抑制され、その伝送タイミング情報を基に、セルに多重化されたソース信号のクロックが生成される。従って、セルの送信側において、不安定なネットワークの同期クロックを基に伝送タイミング情報が生成された場合にも、受信したセルからソース信号のクロックを安定的に再生できる。【００１４】
また、本発明のセル組立装置によれば、生成された伝送タイミング情報が、隣接する伝送タイミング情報間の差分値を所定時間単位で平均化した値を基に置換されることで、伝送タイミング情報の変動が抑制され、その伝送タイミング情報がセルに多重化される。セルの受信側では、変動が抑制された伝送タイミング情報を基に、セルに多重化されたソース信号のクロックが再生される。従って、不安定なネットワークの同期クロックを基に伝送タイミング情報が生成された場合にも、受信側においてセルからソース信号のクロックを安定的に再生できるようになる。【００１５】
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００１６】
【図１】本発明を適用したセル分解装置の概要を説明する図である。
【図２】第１の実施の形態に係るネットワークシステムの構成例を示す図である。
【図３】ＡＴＭネットワークに伝送されるＡＴＭセルのデータ構造を示す図である。
【図４】第１の実施の形態に係る送信側のＡＴＭ装置のＣＬＡＤの内部構成を示す図である。
【図５】第１の実施の形態に係る受信側のＡＴＭ装置のＣＬＡＤの内部構成を示す図である。
【図６】第１のＲＴＳ置換処理例による数値例を示す図である。
【図７】変換テーブルの一例を示す図である。
【図８】第２のＲＴＳ置換処理例による数値例を示す図である。
【図９】第２の実施の形態に係る送信側のＡＴＭ装置のＣＬＡＤの内部構成を示す図である。
【図１０】第２の実施の形態に係る送信側のＣＬＡＤで生成されるＲＴＳの数値例を示す図である。
【図１１】第２の実施の形態に係る受信側のＡＴＭ装置のＣＬＡＤの内部構成を示す図である。
【図１２】第３の実施の形態に係る送信側のＡＴＭ装置のＣＬＡＤの内部構成を示す図である。
【図１３】第４の実施の形態に係る受信側のＡＴＭ装置のＣＬＡＤの内部構成を示す図である。
【図１４】変動周波数測定回路の内部構成例を示す図である。
【図１５】変動周波数測定回路内における伝送信号の例を示すタイミングチャートである。
【図１６】第４の実施の形態に係る受信側のＣＬＡＤにおけるＲＴＳの数値例を示す図である。
【図１７】第５の実施の形態に係るネットワークシステムの構成例を示す図である。
【図１８】第５の実施の形態に係る受信側のＡＴＭ装置のＣＬＡＤの内部構成例を示す図である。
【図１９】第５の実施の形態に係る受信側のＣＬＡＤにおける入出力データと置換周期の設定例を示すタイミングチャートである。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本発明を適用したセル分解装置の概要を説明する図である。
図１に示すセル分解装置１０は、セル組立装置２０からネットワーク３０を通じて送信されたセルを受信し、セルに多重化されたソース信号を分離して出力するための装置である。ここで、ネットワーク３０は、例えばＡＴＭ方式などの固定長のセルによりデータが伝送されるものである。また、伝送されるソース信号は、例えば一定のスピードで伝送されるＣＢＲ信号であり、ネットワーク３０の同期クロックとは独立したクロックを持つ。【００１８】
そして、このようなソース信号を受信側で正しいタイミングで再生できるようにするために、セル組立装置２０では、ソース信号のクロックの一定時間ごとの伝送タイミングをネットワーク３０の同期クロックの伝送タイミングで換算した伝送タイミング情報を生成して、この伝送タイミング情報をソース信号とともにセルに多重化して送信する。これにより、受信側のセル分解装置１０において、伝送タイミング情報を基にソース信号のクロックを再生し、このクロックを用いてソース信号を再生できるようになる。【００１９】
このようなシステムでは、ネットワーク３０の同期クロックが、周波数変動などにより不安定になることがある。セル組立装置２０においてソース信号をセル化する際に、ネットワーク３０の同期クロックが不安定である場合、元のソース信号のクロックが安定な状態であっても、ネットワーク３０の同期クロックを基に生成された伝送タイミング情報は、一定の周期にならなくなる。そして、セル分解装置１０では、不安定な伝送タイミング情報を基に再生したソース信号の同期信号も不安定になってしまうので、ソース信号の出力品質が低下する、あるいはソース信号を出力できないといった事態が発生してしまう。【００２０】
このような問題に対して、図１のセル分解装置１０では、セルから分離した伝送タイミング情報の遷移（変化）を安定化する機能を設け、安定化した伝送タイミング情報を基にソース信号のクロックを再生することで、再生されるクロックを安定化し、さらにソース信号の出力品質を向上させる。【００２１】
セル分解装置１０は、図１に示すように、タイミング情報分離回路１１、タイミング情報置換回路１２、クロック生成回路１３、およびソース信号出力回路１４を具備する。タイミング情報分離回路１１は、ネットワーク３０を通じて受信したセルから、上記の伝送タイミング情報を分離し、タイミング情報置換回路１２に供給する。【００２２】
タイミング情報置換回路１２は、セルから分離された伝送タイミング情報を、その隣接する伝送タイミング情報間の差分値を所定時間単位で平均化した値を基に置換する。これにより、所定時間での差分値の変動が差分平均値付近で平滑化され、伝送タイミング情報の値が直線的に増加（あるいは減少）するようになる。【００２３】
クロック生成回路１３は、タイミング情報置換回路１２により置換された伝送タイミング情報を基に、セルに多重化されたソース信号のクロックを生成する。このクロック生成回路１３は、例えば、置換された伝送タイミング情報の示す周期を持つクロックの入力を受けてソース信号のクロックを生成するＰＬＬ回路を具備する。このＰＬＬ回路は、置換された伝送タイミング情報に対応する周波数を逓倍したクロックを発生し、これをソース信号のクロックとして出力する。【００２４】
ソース信号出力回路１４は、受信したセルから分離されたソース信号を、クロック生成回路１３により生成されたクロックに同期させて出力し、これによりソース信号が再生される。【００２５】
このような構成により、セル分解装置１０では、受信したセルに多重化された伝送タイミング情報の値が不安定な場合でも、タイミング情報置換回路１２により伝送タイミング情報の遷移が安定化されるので、クロック生成回路１３において安定的なクロックを生成できる。従って、送信時においてネットワーク３０の同期信号が不安定な場合でも、受信したセルから分離したソース信号を安定的に再生できるようになる。【００２６】
また、このようなタイミング情報置換回路は、セルの受信側の代わりに送信側に設けられてもよい。具体的には、送信側のセル組立装置２０において、ネットワーク３０の同期クロックを基に生成された伝送タイミング情報を、タイミング情報置換回路により置換し、置換後の伝送タイミング情報をソース信号とともにセルに多重化する。これにより、ネットワーク３０の同期クロックが不安定な場合にも、多重化された伝送タイミング情報の遷移が安定化されるので、受信側のセル分解装置１０では、ソース信号のクロックを安定的に再生できるようになる。【００２７】
次に、本発明の実施の形態について、より具体的に説明する。以下の各実施の形態では例として、クロックの周波数ｆｓが１４３．１８１８……ＭＨｚの「Ｄ２」と呼ばれる業務用デジタル映像規格の映像信号をソース信号とし、この映像信号を、ＡＡＬタイプ１規格のセルを利用して、網同期クロックの周波数ｆｎが１５５．５２ＭＨｚのＳＤＨ（Synchronous Digital Hierarchy）準拠のＡＴＭネットワークを通じて伝送するシステムに、本発明を適用した場合について説明する。【００２８】
《第１の実施の形態》
図２は、第１の実施の形態に係るネットワークシステムの構成例を示す図である。
図２に示すネットワークシステムは、Ｄ２映像信号をＳＤＨに準拠するＡＴＭネットワーク１００を通じて伝送するためのシステムであり、送信側および受信側のＡＴＭ装置２００およびＡＴＭ装置３００がそれぞれＡＴＭネットワーク１００に接続されている。また、送信側のＡＴＭ装置２００には、映像出力装置４１０およびレベル変換装置４２０が接続され、受信側のＡＴＭ装置３００には、レベル変換装置５１０および映像受信装置５２０が接続されている。【００２９】
映像出力装置４１０は、ソース信号であるＤ２映像信号を出力する装置であり、例えば放送局の送信機器や中継機器などである。映像出力装置４１０から出力されたＤ２映像信号は、レベル変換装置４２０により、ＡＴＭ装置２００で処理可能なようにレベル変換されて、ＡＴＭ装置２００に供給される。【００３０】
送信側のＡＴＭ装置２００は、ＣＬＡＤ（Cell Assembly and Disassembly）２１０および中継インタフェース（Ｉ／Ｆ）２２０を具備している。ＣＬＡＤ２１０は、入力データをＡＴＭセル化するＣＬＡ機能を少なくとも備え、このシステムではレベル変換装置４２０からのデジタル映像信号を、ＡＡＬタイプ１規格に従ってＡＴＭセル化する。中継Ｉ／Ｆ２２０は、ＣＬＡＤ２１０により生成されたＡＴＭセルを多重化してＡＴＭネットワーク１００に送出するＳＤＨフレーマ２２１の機能を少なくとも備えている。【００３１】
一方、受信側のＡＴＭ装置３００は、中継Ｉ／Ｆ３１０およびＣＬＡＤ３２０を具備している。中継Ｉ／Ｆ３１０は、ＡＴＭネットワーク１００からの受信信号から必要なＡＴＭセルを分離するＳＤＨ終端部３１１の機能を少なくとも備えている。ＣＬＡＤ３２０は、中継Ｉ／Ｆ３１０によって分離されたＡＴＭセルを分解するＣＬＤ機能を少なくとも具備し、このシステムではＡＴＭセルからソース信号としてＤ２映像信号を分離して出力する。【００３２】
ＡＴＭ装置３００から出力されたＤ２映像信号は、レベル変換装置５１０により映像受信装置５２０への伝送規格に対応するようにレベル変換された後、映像受信装置５２０に受信される。映像受信装置５２０は、伝送されたＤ２映像信号を利用する装置であり、例えば放送局の受信機器や映像再生機器などである。【００３３】
図３は、ＡＴＭネットワーク１００に伝送されるＡＴＭセルのデータ構造を示す図である。
ＡＡＬタイプ１のＡＴＭセルは、図３（Ａ）に示すように、５バイト長のＡＴＭヘッダの後に、１バイト長のＳＡＲ（Segmentaion And Reassembly）−ＰＤＵ（Protocol Data Unit）ヘッダと、ユーザデータ（ここではＤ２映像信号）を転送するための４７バイト長のインフォメーションフィールドが配置された構造を有している。また、１バイトのＳＡＲ−ＰＤＵヘッダは、４ビットのＳＮ（Sequence Number）フィールドと４ビットのＳＮＰ（Sequence Number Protection）フィールドとで構成される。【００３４】
ＳＮフィールドは、１ビットのＣＳＩ（Convergence Sublayer Identifier）と３ビットのＳＣ（Sequence Count）の２つに分割され、ＳＮＰフィールドは３ビットのＣＢ（Control Bias field）と１ビットのＥＰ（Even Parity bit）の２つに分割されている。ＳＮフィールドのＳＣは、ＡＴＭセルのシーケンス番号を０〜７の順に循環するカウント値を表し、これによりセルの順番をチェックする。ＳＮＰフィールドは、ＳＮのエラー検証と訂正を行う機能を備える。【００３５】
また、ＣＳＩビットは、ＳＲＴＳ方式によるソース信号のクロックのタイミング情報、すなわちＲＴＳの伝送および再生に使用される。図３（Ｂ）に示すように、ＲＴＳは４ビットで構成され、送信側においてソースクロックをカウントして所定ビット数に達したときの下位４ビットのカウント値が、ＲＴＳとして使用される。このＲＴＳは、ＡＴＭセルを８セル分使用したマルチフレーム構成をとり、ＳＣ値が１，３，５，７の奇数値のとき、ＣＳＩに対して、ＲＴＳの４ビットのうち１ビットずつが設定されて伝送される。【００３６】
なお、上記のＡＴＭセルでは、ユーザデータは４７バイトのインフォメーションフィールドで伝送されるので、８セル分のユーザデータのビット数は３００８（８セル×４７バイト×８ビット）となる。【００３７】
図４は、送信側のＡＴＭ装置２００のＣＬＡＤ２１０の内部構成を示す図である。
送信側のＣＬＡＤ２１０は、従来から用いられている一般的な構成を有し、図４に示すように、セル組立回路２１１、分周器２１２、カウンタ２１３、およびラッチ回路２１４を具備している。【００３８】
セル組立回路２１１は、入力されるＤ２映像信号をＡＴＭセル化する回路であり、ラッチ回路２１４からのＲＴＳを上記のようにＡＴＭセルに組み込んで出力する。分周器２１２は、ソース信号である入力映像信号のクロック（以下、ソースクロックと呼ぶ）を、ＲＴＳの生成間隔に対応する映像信号のブロック長（ソースクロックのカウント数）である３００８で分周する。【００３９】
一方、カウンタ２１３は、ＡＴＭネットワーク１００の同期クロック（以下、網同期クロックと呼ぶ）から得られる基準周波数ｆｎｘ（ここではｆｎ／２とする）をカウントする４ビットカウンタであり、網同期クロックに同期したカウント値をラッチ回路２１４に供給する。ラッチ回路２１４は、カウンタ２１３のカウント値を分周器２１２の分周クロックでラッチする。このラッチ回路２１４により、映像信号のブロック長（３００８ビット）当たりの伝送時刻を基準周波数ｆｎｘのクロックで換算したＲＴＳが生成されて、セル組立回路２１１により入力映像信号とともにＡＴＭセルに多重化される。【００４０】
以上のように、送信側のＡＴＭ装置２００においてＲＴＳがＡＴＭセルに多重化されることにより、受信側のＡＴＭ装置３００では、ＲＴＳを基にソースクロックを再生し、伝送された映像信号をソースクロックに同期させて正しいタイミングで出力することができるようになる。受信側のＡＴＭ装置３００では、隣接するＲＴＳの差分値を基にソースクロックの周波数を導出できる。【００４１】
送信側でのＲＴＳ差分値は以下の式（１）で表され、受信側では式（２）によりソースクロックの周波数を求めることができる。【００４２】
【数１】
0004526562.tif 000002
【００４３】
なお、ＲＴＳ差分値をＹ、送信側、受信側において網同期クロックから得られる基準周波数をそれぞれｆｎｘ＿ｃｌａ，ｆｎｘ＿ｃｌｄ、送信側の入力映像信号のソースクロック周波数をｆｓ＿ｃｌａ、受信側の出力映像信号のソースクロック周波数をｆｓ＿ｃｌｄとしている。また、係数Ｘは、ここでは２０４とする。【００４４】
しかし、送信側において、網同期クロックから得られる基準周波数ｆｎｘ＿ｃｌａが不安定になると、ソースクロック周波数ｆｓ＿ｃｌａが安定していても、生成されるＲＴＳの遷移、すなわちＲＴＳ差分値Ｙが不安定になる。その場合、受信側で再生されるソースクロック周波数ｆｓ＿ｃｌｄも不安定になり、映像信号の再生品質が低下し、レベル変換装置５１０でデータの受信が不可能になるという事態も発生し得る。このような事態を回避するために、本実施の形態では次の図５に示すように、受信側のＣＬＡＤ３２０にＲＴＳ置換回路を設け、ＲＴＳの遷移を安定化してソースクロックを安定的に再生できるようにする。【００４５】
図５は、受信側のＡＴＭ装置３００のＣＬＡＤ３２０の内部構成を示す図である。
受信側のＣＬＡＤ３２０は、図５に示すように、セル分解回路３２１、ＲＴＳ置換回路３２２、ＲＴＳバッファ３２３、カウンタ３２４および３２５、比較回路３２６、ゲート回路３２７、およびＰＬＬ（Phase Locked Loop）３２８を具備する。【００４６】
セル分解回路３２１は、ＡＴＭネットワーク１００を通じて受信したＡＴＭセルから、ソース信号すなわち映像信号を抽出する回路である。この回路は、内部にＣＤＶ（Cell Delay Variation）吸収バッファ３２１ａを備え、受信セルを一旦ＣＤＶ吸収バッファ３２１ａに格納してセルの遅延ゆらぎを吸収し、ＰＬＬ３２８から出力される再生クロックを用いて映像信号を出力する。また、受信セルからＲＴＳを分離して、ＲＴＳ置換回路３２２に供給する。【００４７】
ＲＴＳ置換回路３２２は、分離されたＲＴＳを受信し、所定時間における遷移が安定するようにＲＴＳの値を置換して出力する。このＲＴＳ置換回路３２２は、後述するように、隣接するＲＴＳの差分値の遷移（変化）が平滑化されるように所定時間単位でＲＴＳの差分値を置換し、置換した差分値を基にＲＴＳを算出し直すことで、ＲＴＳの遷移を安定化する。【００４８】
ＲＴＳバッファ３２３は、置換されたＲＴＳを一時的に蓄積し、ゲート回路３２７の信号出力タイミングに同期してＲＴＳを比較回路３２６に出力する。カウンタ３２４は、ＡＴＭネットワーク１００の網同期クロックから得られる基準周波数ｆｎｘのクロックをカウントする４ビットカウンタであり、カウント値を比較回路３２６に供給する。カウンタ３２５は、基準周波数ｆｎｘのクロックを、ソース信号のブロック長（ここでは３００８ビット）当たりの伝送周期を基準周波数ｆｎｘで換算した数である５２２０（ただし、ソース信号と網同期クロックとの同期不一致を考慮した許容公差を８としている）の周期でカウントし、ＲＴＳの再生周期を決める。【００４９】
比較回路３２６は、ＲＴＳバッファ３２３の出力するＲＴＳの値とカウンタ３２４のカウント値とを比較し、これらが一致したときにパルスを出力する。ゲート回路３２７は、比較回路３２６による比較結果を、カウンタ３２５のカウント値が０になるまでインヒビットし、ＲＴＳの伝送タイミング、すなわち、ソース信号のクロックを３００８分周した信号タイミングを再現する。ＰＬＬ３２８は、ゲート回路３２７の出力信号を基にソースクロックを再生し、この再生クロックに同期してセル分解回路３２１のＣＤＶ吸収バッファ３２１ａからソース信号（映像信号）が再生される。【００５０】
次に、ＲＴＳ置換回路３２２における置換処理について、ＲＴＳ差分値の置換テーブルを用いる場合、およびＲＴＳ差分値を演算により置換する場合の２通りの例を挙げて説明する。【００５１】
図６は、第１のＲＴＳ置換処理例による数値例を示す図である。
図６では、ＲＴＳの値およびその差分値などを１０進数で表している。ＲＴＳの差分値は理想的には一定値になるが、図６の例では、ＡＴＭセルから分離したＲＴＳの差分値に最大で±４の変動幅が生じており、ＲＴＳが不安定に遷移していることがわかる。ＲＴＳ置換回路３２２では、このようなＲＴＳの差分値を所定周期で積算し、あらかじめ記憶した変換テーブルを参照して、ＲＴＳの差分値の遷移が平滑化されるように上記周期内のＲＴＳを置換する。なお、以下では、ＲＴＳを置換する単位周期を置換周期と呼び、図６では置換周期を、ＲＴＳが１０回到達する期間としている。【００５２】
ここで、置換周期にＲＴＳが到達する回数をＮ、Ｎ回分のＲＴＳ差分値の平均値をＲａｖ、置換周期内でｎ回目に到着したＲＴＳの差分値をＲ（ｎ）とすると、以下の式（３）が成立する。【００５３】
【数２】
0004526562.tif 000003
【００５４】
この式（３）に基づいて、置換周期内のＲＴＳ差分値を式（３）中の商ｘおよび余りｙに一旦分割し、余りｙを最小単位に分割して、その分割値が周期内に分散するような配列を変換テーブルから抽出する。そして、抽出された配列を商ｘの配列に加算することで、安定化された新たなＲＴＳ差分値を生成する。なお、商ｘはＮ個分のＲＴＳ差分値の平均値の整数部に対応し、余りｙは平均値の小数点以下第１位の値（ただし、第２位を切り上げ）に対応するものである。【００５５】
図７は、変換テーブルの一例を示す図である。
図７に示すように、変換テーブルには、商ｘの配列に加算する値の配列が、余りｙの値ごとに記載されている。この加算値の配列のそれぞれは、余りｙを最小単位に分割した数（すなわち１ビットの値）が、Ｎ個の配列中に均等に分散されている。このような加算値の配列を、商ｘの配列に加算することで、Ｎ個の範囲におけるＲＴＳ差分値の変動幅が最小限に抑えられ、かつその変動箇所（すなわち差分値が１だけ大きい箇所）が分散される。【００５６】
図６の例では余りｙが２であるので、変換テーブルから「１，０，０，０，０，１，０，０，０，０」という加算値の配列が得られ、この配列を商ｘの配列に加算してＲＴＳ差分値を置換し、置換した差分値を、直前の置換周期の最後のＲＴＳの値に４ビットカウンタにより順次加算することで、Ｎ（ここでは１０）個分のＲＴＳを再構築する。この結果、置換後のＲＴＳは基のＲＴＳと比較してより直線的に変化するようになる。【００５７】
図８は、第２のＲＴＳ置換処理例による数値例を示す図である。
図８では、図６と同様のＲＴＳがＡＴＭセルから分離されたものとしている。第２のＲＴＳ置換処理例では、上記の式（３）により商ｘおよび余りｙを求めた後、この商ｘおよび余りｙを以下の式（４）に適用することでＮ個のＲＴＳ差分値を演算し、その変動幅が抑制され、かつその変動箇所が分散するように置換する。【００５８】
【数３】
0004526562.tif 000004
【００５９】
ここで、置換周期内におけるｎ回目のＲＴＳ差分値（置換後の値）をＲａｖ（ｎ）とし、ｒｏｕｎｄｄｏｗｎ（Ａ／Ｂ）は、Ａ／Ｂの除算による商の小数点以下を切り捨てた整数部を示す。この式（４）において、右辺の第２項および第３項により、商ｘの配列に加算するべき加算値の配列が求められ、図８の例ではこの加算値の配列は「０，０，０，０，１，０，０，０，０，１」となる。従って、式（４）により変動箇所（すなわち差分値が１だけ大きい箇所）が分散するようにＮ個のＲＴＳ差分値が置換され、このＲＴＳ差分値を基に第１のＲＴＳ置換処理例の場合と同様に、直線的に変動するＮ個のＲＴＳが再構築される。【００６０】
以上のように、ＲＴＳ置換回路３２２では、受信したＡＴＭセルから分離されたＲＴＳの値が、より直線的に変化するようにＮ個単位で置換される。置換後のＲＴＳはＲＴＳバッファ３２３に蓄積され、比較回路３２６およびゲート回路３２７によりＲＴＳの示す時間間隔が基準周波数ｆｎｘを基に再現される。ＲＴＳが安定化されているので、ゲート回路３２７の出力信号間隔はほぼ一定となり、ＰＬＬ３２８ではソースクロックを安定的に再生することができる。従って、セル分解回路３２１のＣＤＶ吸収バッファ３２１ａから、ＰＬＬ３２８の出力クロックに同期してソース信号が出力されることで、ソース信号が正しいタイミングで再生され、その再生品質が向上する。【００６１】
ところで、ＡＴＭネットワーク１００では、その網同期クロックの周波数が周期的に変動することが知られており、この周波数変動に応じてＲＴＳ差分値も周期的に大きく変動する。例えば図６や図８の例では、±４という変動幅の大きな箇所が現れており、実際のシステムではこのような箇所が周期的に現れる。このためＲＴＳ置換回路３２２では、ＲＴＳの到着回数Ｎに対応するＲＴＳ差分値の置換周期を、上記の変動周期以上の長さとすることが望ましい。このように変動周期以上の期間単位でＲＴＳ差分の変動を平坦化することで、ＲＴＳの遷移を長期的に安定化させることができる。換言すれば、本実施の形態のＣＬＡＤ３２０では、ＲＴＳ置換回路３２２を設けたことで、このように周期的に現れる大きな変動に対応できることが特徴であり、これにより網同期クロックの変動に関係なく、受信したＡＴＭセルから高品質なソース信号を常に再生できるようになる。【００６２】
《第２の実施の形態》
ところで、上記の第１の実施の形態では、ＡＴＭセルの受信側において、セルから分離したＲＴＳを安定的に遷移するように置換したが、このような置換処理をＡＴＭセルの送信側において行っても、受信側で再生されるソースクロックを安定化するという同様の効果を得ることができる。【００６３】
図９は、第２の実施の形態に係る送信側のＡＴＭ装置２００のＣＬＡＤの内部構成を示す図である。なお、図９では、図４に対応するブロックには同じ符号を付して示し、その説明を省略する。【００６４】
この図９に示すＣＬＡＤ２１０ａは、従来から用いられていた図４のＣＬＡＤ２１０に、ＲＴＳ置換回路２１５を設けたものである。ＲＴＳ置換回路２１５は、ラッチ回路２１４により生成されたＲＴＳを、所定時間における遷移が安定するようにＲＴＳの値を置換して出力する。置換の処理は、図６および図８で前述した変換テーブル、あるいは演算による方法と同様の手法を用いる。すなわち、隣接するＲＴＳの差分値の遷移が平滑化されるように所定時間単位でＲＴＳの差分値を置換し、置換した差分値を基にＲＴＳを算出し直すことで、ＲＴＳの遷移を安定化する。そして、セル組立回路２１１は、インフォメーションフィールドにソース信号を組み込むとともに、ＲＴＳ置換回路２１５により安定化されたＲＴＳをＣＳＩビットに組み込んだＡＴＭセルを、中継Ｉ／Ｆ２２０を介してＡＴＭネットワーク１００に送出する。【００６５】
図１０は、このＣＬＡＤ２１０ａで生成されるＲＴＳの数値例を示す図である。
この図１０では、上述したＲＴＳ置換処理例のうち、式（４）を用いた演算によりＲＴＳ置換値を算出する手法を用いた例を示している。送信側のＣＬＡＤ２１０ａにおいて、網同期クロックが不安定になると、カウンタ２１３のカウントが不安定になって、ＲＴＳの生成間隔が不均等になる。図１０の例ではこのような要因により、生成されたＲＴＳの差分値が最大で±４の変動幅を有している。【００６６】
これに対して、ＲＴＳ置換回路２１５の処理により、Ｎ回分（ここではＮ＝１０）ごとにＲＴＳ差分値の変動幅が最小化され、かつその変動箇所が分散されている。図１０の例では、式（３）中の商ｘが３、余りｙが２となり、ＲＴＳ差分値の変動箇所は式（４）により５番目および１０番目に分散配置される。これにより、置換後のＲＴＳはより直線的に変化するようになる。【００６７】
図１１は、第２の実施の形態に係る受信側のＡＴＭ装置３００のＣＬＡＤの内部構成を示す図である。なお、図１１では、図５に対応するブロックには同じ符号を付して示し、その説明を省略する。【００６８】
この図１１に示すＣＬＡＤ３２０ａは、図５のＣＬＡＤ３２０から、ＲＴＳ置換回路３２２を除いた構成を有する、従来から用いられている装置である。すなわち、受信したＡＴＭセルからはセル分解回路３２１によりＲＴＳが分離され、ＲＴＳバッファ３２３に蓄積される。そして、ＲＴＳバッファ３２３から出力されるＲＴＳからＲＴＳの生成間隔が再現され、ＰＬＬ３２８によりソースクロックが再生される。ここで、本実施の形態では、送信側において遷移が安定化された状態でＲＴＳがＡＴＭセルに多重化されているので、受信側においては、受信したＲＴＳをそのまま用いることで、ソースクロックを安定的に再生でき、ソース信号の再生品質が向上する。【００６９】
なお、第１の実施の形態と同様に、送信側のＣＬＡＤ２１０ａでのＲＴＳ置換処理時の置換周期は、ＲＴＳ差分値の変動周期以上の長さとすることが望ましい。これにより、受信側のＣＬＡＤ３２０ａでは、網同期クロックの変動に関係なく、受信したＡＴＭセルから高品質なソース信号を常に再生できるようになる。【００７０】
《第３の実施の形態》
ところで、送信側ＣＬＡＤにおいて網同期クロックが不安定になる要因として、ＣＬＡＤが受信する網同期クロックの切り替えが発生した場合が想定できる。例えば、図２のシステムにおいて、中継Ｉ／Ｆ２２０がＡＴＭネットワーク１００から網同期クロックを安定的に受信している状況でも、ＣＬＡＤ２１０に網同期クロックを伝送する中継Ｉ／Ｆ２２０内のＰＬＯの動作が不安定になって、予備系のＰＬＯに切り替える場合などがあり、この切り替え発生時には、ＣＬＡＤ２１０では受信クロックの位相ずれやクロックの無受信期間などが発生することがある。これに対して、網同期クロックの切り替え発生タイミングの通知を受けて、その後の一定時間にのみ生成するＲＴＳを安定化するように置換することで、受信側でのソース信号の再生品質の低下を防止することができる。【００７１】
図１２は、第３の実施の形態に係る送信側のＡＴＭ装置２００のＣＬＡＤの内部構成を示す図である。なお、図１２では、図９に対応するブロックには同じ符号を付して示し、その説明を省略する。【００７２】
図１２に示すＣＬＡＤ２１０ｂは、図９に示したＣＬＡＤ２１０ａに、クロック切替判定回路２１６をさらに設けたものである。クロック切替判定回路２１６は、入力される網同期クロックの出力源の切り替えが発生したか否かを判定する回路である。このクロック切替判定回路２１６は、例えば、中継Ｉ／Ｆ２２０から網同期クロックの中継機器の切り替えの通知を受けることで、切り替え発生を判定する。あるいは、受信する網同期クロックを監視する機能を設けて、切り替えの有無を発生するようにしてもよい。【００７３】
ＲＴＳ置換回路２１５は、通常では、ラッチ回路２１４により生成されるＲＴＳを置換せずにそのままセル組立回路２１１に出力する。そして、クロック切替判定回路２１６により切り替えの発生が判定された場合に、例えばその後の一定時間に、ラッチ回路２１４からのＲＴＳを遷移が安定化するように置換し、セル組立回路２１１に出力する。また、クロック切替判定回路２１６が、網同期クロックが切り替え後に再び正常に受信されたと判定する機能を具備する場合は、ＲＴＳ置換回路２１５はＲＴＳの置換処理を開始した後、クロック切替判定回路２１６により網同期クロックの正常受信が判定されたときに、その通知を受けてＲＴＳの置換処理を停止し、ＲＴＳを置換せずに転送するようにしてもよい。【００７４】
このような処理により、受信側のＣＬＡＤではソースクロックを安定的に再生することが可能となる。ここで、ＲＴＳ置換回路２１５によりＲＴＳを置換した場合、その置換周期分だけ受信側においてソースクロック再生動作の応答特性が悪化するが、本実施の形態では網同期クロックが不安定状態となる期間のみＲＴＳを置換するため、応答特性の悪化期間を最小限に留めることができる。【００７５】
なお、送信側においてＲＴＳを置換する代わりに、網同期クロックの切り替え発生タイミングを示す情報をＡＴＭセルの所定領域に記録して送信し、受信側のＣＬＡＤでこの情報に応じて受信ＲＴＳを置換し、置換後のＲＴＳに基づいてソースクロックを再生するようにしてもよい。【００７６】
《第４の実施の形態》
ところで、上述したように、ＡＴＭネットワーク１００の網同期クロックは周期的に変動する場合があり、この周期に応じてＲＴＳも周期的に変動する。従って、ＲＴＳを遷移が安定するように置換する場合には、その置換周期をＲＴＳの変動周期以上の長さとすることで、網同期クロックの変動に関係なく、受信側でソースクロックを安定的に再生できるようになる。【００７７】
その一方で、遷移安定化のためのＲＴＳの置換周期を長くすると、ソースクロック再生動作の応答特性が悪化する。このためＲＴＳの置換周期は、変動周期以上でありながら、できるだけ短時間であることが望ましい。そこで、以下の第４の実施の形態では、網同期クロックの変動周波数を測定し、その周波数に応じて上記条件を満たす適切な置換周期を設定する機能を、受信側のＣＬＡＤに設ける。【００７８】
図１３は、第４の実施の形態に係る受信側のＡＴＭ装置３００のＣＬＡＤの内部構成を示す図である。なお、図１３では、図５に対応するブロックには同じ符号を付して示し、その説明を省略する。【００７９】
図１３に示すＣＬＡＤ３２０ｂは、図５に示したＣＬＡＤ３２０に、変動周波数測定回路３２９と置換周期算出回路３３０とをさらに設けたものである。変動周波数測定回路３２９は、発振器３２９ａからの周波数ｆｂの基準クロックを基に、網同期クロックから得られる基準周波数ｆｎｘのクロックの変動周波数ｆｎｓを測定する。なお、発振器３２９ａは、このＣＬＡＤ３２０ｂの内部または外部のどちらかに設けられている。置換周期算出回路３３０は、測定された変動周波数ｆｎｘに応じて、置換周期に対応するＲＴＳの置換数であるＮを算出し、このＮをＲＴＳ置換回路３２２に設定する。【００８０】
図１４は、変動周波数測定回路３２９の内部構成例を示す図である。
変動周波数測定回路３２９は、図１４に示すように、変動周波数ｆｎｓを測定する複数の測定ユニット９０（ここでは例として測定ユニット９０ａ〜９０ｃ）と、各ユニットからの最小値を変動周波数ｆｎｓとして出力する出力回路９７とを具備する。【００８１】
測定ユニット９０ａ〜９０ｃは、Ｍ分周器９１、ｆｎｘ測定カウンタ９２、ラッチ回路９３、周期比較器９４、ｆｎｓ測定カウンタ９５、およびラッチ回路９６をそれぞれ具備する。【００８２】
Ｍ分周器９１は、網同期クロックから得られる基準周波数ｆｎｘのクロックをＭ分周した分周クロックを出力する。この分周比Ｍは基本的に、ＲＴＳの生成間隔に対応するソース信号のブロック長である３００８とされるが、この分周比Ｍにより基準周波数ｆｎｘの測定精度が決まるため、測定ユニット９０ａ〜９０ｃにおいて、例えば３００８を等倍した値や等分割した値など、それぞれ異なる分周比Ｍを使用することで、測定精度を向上させる。【００８３】
ｆｎｘ測定カウンタ９２は、発振器３２９ａからの周波数ｆｂの基準クロックをカウントし、Ｍ分周器９１からの分周クロックの受信時にカウント値をリセットする。ラッチ回路９３は、ｆｎｘ測定カウンタ９２のリセット直前のカウント値をラッチする。これにより、分周クロックの周波数を周波数ｆｂの基準クロックで換算した値が得られる。【００８４】
周期比較器９４は、ラッチ回路９３の出力値を基に、以下の式（５）および（６）を用いて変動周期の時間間隔を検出する。ここで、ラッチ回路９３の出力値をＣｎｘ、Ｍ分周器９１によるＭ分周の回数をｍ、比較段数をｐとする。
Ｃｎｘ（ｍ）＞Ｃｎｘ（ｍ−１）≧Ｃｎｘ（ｍ−２）≧……≧Ｃｎｘ（ｍ−ｐ）
……（５）
Ｃｎｘ（ｍ）＞Ｃｎｘ（ｍ＋１）≧Ｃｎｘ（ｍ＋２）≧……≧Ｃｎｘ（ｍ＋ｐ）
……（６）
周期比較器９４は、ラッチ回路９３からのｐ個分の出力値が、まず例えば上記の式（５）を満たした場合に、その後のさらにｐ個分の出力値が式（６）を満たしたときに、ｆｎｘ測定カウンタ９５に対してパルスを出力する。なお、式（５）および（６）はそれぞれ、ｐ＝１の場合には、Ｃｎｘ（ｍ）＞Ｃｎｘ（ｍ−１），Ｃｎｘ（ｍ）＞（ｍ＋１）とする。【００８５】
ｆｎｓ測定カウンタ９５は、発振器３２９ａからの周波数ｆｂの基準クロックをカウントし、周期比較器９４からのパルス出力タイミングでカウント値をリセットする。ラッチ回路９６は、ｆｎｓ測定カウンタ９５のリセット直前のカウント値をラッチし、出力回路９７に出力する。【００８６】
上述したように、測定ユニット９０ａ〜９０ｃでは、Ｍ分周器９１においてそれぞれ異なる分周比Ｍを用いて分周が行われ、この分周比Ｍに応じた変動周波数の測定値（ラッチ回路９６の出力値）が出力される。出力回路９７は、これらの測定値のうち最小のものを選択し、変動周波数ｆｎｓとして出力する。【００８７】
図１５は、変動周波数測定回路３２９内における伝送信号の例を示すタイミングチャートである。
図１５の例では、ｐ＝３としている。この図１５では、ｆｎｘ測定カウンタ９２のカウント値をラッチしたラッチ回路９３の出力値が一定となっていないことから、網同期クロックの周期が不安定になっていることがわかる。ここで、タイミングＴ１１において周期比較器９４によりパルスが出力された後、ラッチ回路９３の３回分の出力値は順次増加し、その後の３回分の出力値が徐々に減少しており、タイミングＴ１２において、周期比較器９４は、式（５）および（６）を満たしたと判定してパルスを出力する。同様に、タイミングＴ１３でもパルスを出力する。それぞれのパルス出力時のラッチ回路９６での出力値はともに“５７”とされ、これにより変動周波数ｆｎｓの基準クロック（周波数ｆｂ）による換算値が得られる。【００８８】
ここで、図１３に戻って説明すると、置換周期算出回路３３０は、測定された変動周波数ｆｎｓに応じて、ＲＴＳの置換周期に対応するＲＴＳの置換数Ｎを設定する。Ｎは、次の式（７）を満たすｒ（自然数）を求めることで設定できる。【００８９】
【数４】
0004526562.tif 000005
【００９０】
式（７）の不等号の左辺の括弧内は、網同期クロックの変動周期におけるＲＴＳの到達回数を示す。また、不等号の右辺は、Ｎ個分のＲＴＳ配列においてＲＴＳ差分値の変動箇所が現れる周期を示している。この式（７）により、置換周期を、網同期クロックの変動周期以上で、かつ最小の値に設定できる。【００９１】
図１６は、このＣＬＡＤ３２０ｂにおけるＲＴＳの数値例を示す図である。
変動周波数ｆｎｓを２６００Ｈｚとすると、式（７）によりｒ＝１，Ｎ＝２０と算出される。図１６では、ＡＴＭセルから分離したＲＴＳの差分値のＮ個分、すなわち２０個分の積算値が６４（すなわち、２０個当たりの平均値が３．２）となる。このとき、ＲＴＳ置換回路３２２では例えば、上式（３）による商ｘが３、余りｙが４となり、置換後の差分値の配列には、変動箇所（すなわち、商ｘに１が加算されたＲＴＳ差分値が配置された箇所）が５個置きに現れる。そして、置換された差分値の配列を用いてＲＴＳを再構築することで、変動周期を含む期間においてＲＴＳの遷移が安定化される。【００９２】
一方、図１６の中段に示すように、例えばＮ＝１０とした場合には、ＲＴＳが最初の１０個分だけ到達する期間では、置換周期でのＲＴＳ差分値の平均値は２．９となり、次の１０個分の到達期間では平均値は３．５となる。このように、変動周期より短い置換周期でＲＴＳを置換した場合には、ＲＴＳの遷移直線の傾きが置換周期ごとに異なるものとなり、ＲＴＳの遷移の安定度が不十分になって、ソース信号を安定的に再生することを保証できなくなる。【００９３】
以上のように、本実施の形態では、網同期クロックの変動周波数ｆｎｓを適宜測定し、その測定時に応じてＲＴＳの置換周期が最適となるように変化させることにより、網同期クロックの変動に関係なく、ソースクロックを常に安定的に再生して、ソース信号の再生品質を向上させることができる。また、置換周期の最適化により、ソースクロックの再生動作の応答特性の低下を最小限に抑えることができる。【００９４】
なお、上記の変動周波数測定回路３２９に限らず、他の手法により網同期クロックの安定度を検出する機能を設けて、その検出結果に応じてＲＴＳの置換周期を最適化することで、網同期クロックの様々な不安定要因に対して、ソースクロックが常に安定的に再生されるように対応できるようになる。【００９５】
《第５の実施の形態》
図１７は、第５の実施の形態に係るネットワークシステムの構成例を示す図である。なお、この図１７では、図２に対応するブロックには同じ符号を付して示し、その説明を省略する。【００９６】
図１７に示すネットワークシステムでは、Ｄ１映像信号をＡＴＭセル化して送信するための２つのＡＴＭ装置２０１および２０２が、それぞれＡＴＭネットワーク１００に接続されている。ＡＴＭ装置２０１には、映像出力装置４１１から出力された映像信号Ｖ１が、レベル変換装置４２１を介して入力される。また、ＡＴＭ装置２０２には、映像出力装置４１２から出力された映像信号Ｖ２が、レベル変換装置４２２を介して入力される。ＡＴＭ装置２０１および２０２は、図２のＡＴＭ装置２００と同様に、ＣＬＡ機能を具備するＣＬＡＤや、ＳＤＨフレーマ機能を具備する中継Ｉ／Ｆなどを有し、それぞれ映像信号Ｖ１およびＶ２をＡＴＭセル化して、ＡＴＭネットワーク１００上に送出する。【００９７】
受信側のＡＴＭ装置３００には、ＡＴＭネットワーク１００上の中継器（あるいはＡＴＭ装置２０１および２０２のいずれかの中継器）などにより、ＡＴＭ装置２０１および２０２からの映像信号Ｖ１およびＶ２が切り替えられて供給される。ここで、各ＡＴＭ装置２０１および２０２からの受信信号が切り替えられたとき、多重化されたソース信号（映像信号）のソースクロックには、位相のずれや、周波数の変更などが発生する場合がある。【００９８】
また、受信側のＡＴＭ装置３００では、ＰＬＬのループフィルタのカットオフ周波数を低くすることが、特に映像信号などのソースクロックを安定的に再生するために有効である。しかし、カットオフ周波数を低くすると、ＰＬＬでの入力信号に対する追従性が悪化するので、上記のようにソースクロックの切り替えなどが生じた場合に、ソースクロックの再生が困難になってしまう。【００９９】
図１８は、第５の実施の形態に係る受信側のＡＴＭ装置３００のＣＬＡＤの内部構成例を示す図である。なお、この図１８では、図５に対応するブロックには同じ符号を付して示し、その説明を省略する。【０１００】
図１８に示すＣＬＡＤ３２０ｃは、図５に示したＣＬＡＤ３２０に、バッファ監視回路３３１をさらに設けた構成を有している。バッファ監視回路３３１は、セル分解回路３２１のＣＤＶ吸収バッファ３２１ａを監視し、このバッファがアンダフローとなったときにソースクロックの切り替えが発生したと判定して、判定信号をＲＴＳ置換回路３２２に出力する。また、この後にＣＤＶ吸収バッファ３２１ａの蓄積量が所定量に達するまで、このバッファからのデータ送信を待機させるように制御する。さらに、ＣＤＶ吸収バッファ３２１ａの蓄積量が回復した場合に、その旨をＲＴＳ置換回路３２２に通知するようにしてもよい。【０１０１】
ＲＴＳ置換回路３２２は、通常は上述した処理により、セル分解回路３２１により分離されたＲＴＳを所定の置換周期で置換する。このとき、置換周期を網同期クロックの変動周波数以上の長さに設定する。そして、バッファ監視回路３３１からソースクロックの切り替えを示す判定信号を受信すると、置換周期を一時的に短くし、その後置換周期を徐々に元に戻していく。また、バッファ監視回路３３１からＣＤＶ吸収バッファ３２１ａの蓄積量の回復が通知されるまで、置換周期を短くしたままにしてもよい。【０１０２】
図１９は、ＣＬＡＤ３２０ｃにおける入出力データと置換周期の設定例を示すタイミングチャートである。
この図１９では、例えばＡＴＭ装置２０１からの映像信号Ｖ１がＡＴＭセルにより受信されている状態から、ソース信号の送信源が切り替えられ、タイミングＴ２１において、バッファ監視回路３３１がこの切り替えを検出する。このとき、バッファ監視回路３３１の制御により、ＣＤＶ吸収バッファ３２１ａの出力が停止されるとともに、ＲＴＳ置換回路３２２での置換周期に対応するＲＴＳの個数Ｎが２０から５に減少される。【０１０３】
この後、切り替え後の映像信号Ｖ２の受信が開始されて、ＣＤＶ吸収バッファ３２１ａの蓄積量が所定のしきい値に達したタイミングＴ２２において、バッファ監視回路３３１の制御により、再びＣＤＶ吸収バッファ３２１ａからのデータ送信が開始される。ここで、タイミングＴ２１〜Ｔ２２では、ＲＴＳ置換回路３２２でのＮの設定値が徐々に増加され、例えば映像信号Ｖ２の送信が開始されたタイミングＴ２２でＮが２０に戻る。【０１０４】
このような処理により、ループフィルタのカットオフ周波数が比較的高いＰＬＬ３２８を使用しても、ソースクロックを常に安定的に再生できるようになる。例えば１つの映像信号Ｖ１またはＶ２などが継続して受信される通常時には、ＲＴＳ置換回路３２２での置換周期が長くされて、ＲＴＳが常時一定で遷移するように置換される。このためＰＬＬ３２８では、カットオフ周波数の高いループフィルタを用いていても、ジッタの少ない安定したソースクロックを再生でき、映像信号の再生品質の低下を防止できる。【０１０５】
また、送信側のＡＴＭ装置が替わるなどして、ソースクロックが切り替えられた場合には、バッファ監視回路３３１によりこの切り替えが検出されて、ＲＴＳの置換周期が短くされる。このときＰＬＬ３２８では、入力クロックの周期が通常時より短い周期で変動するが、カットオフ周波数の高いループフィルタを用いることで、入力クロックに追従しやすくなる。従って、ソースクロックの切り替え後にも、短時間で安定したソースクロックを再生できるようになる。そしてそれ以後は、再び長い周期で置換されたＲＴＳを基にソースクロックが再生されて、ソース信号を正確に再生することができる。【０１０６】
なお、上記の第５の実施の形態では、ＣＤＶ吸収バッファ３２１ａでのアンダフローの発生を監視して、ソースクロックの切り替えを検出していたが、例えば、送信側の機器や切り替え機器などからの切り替え通知信号に応じて検出するなど、他の検出方法が採られてもよい。【０１０７】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【０１０８】
１０  セル分解装置
１１  タイミング情報分離回路
１２  タイミング情報置換回路
１３  クロック生成回路
１４  ソース信号出力回路
２０  セル組立装置
３０  ネットワーク
【図１】
0004526562.tif 000006
【図２】
0004526562.tif 000007
【図３】
0004526562.tif 000008
【図４】
0004526562.tif 000009
【図５】
0004526562.tif 000010
【図６】
0004526562.tif 000011
【図７】
0004526562.tif 000012
【図８】
0004526562.tif 000013
【図９】
0004526562.tif 000014
【図１０】
0004526562.tif 000015
【図１１】
0004526562.tif 000016
【図１２】
0004526562.tif 000017
【図１３】
0004526562.tif 000018
【図１４】
0004526562.tif 000019
【図１５】
0004526562.tif 000020
【図１６】
0004526562.tif 000021
【図１７】
0004526562.tif 000022
【図１８】
0004526562.tif 000023
【図１９】
0004526562.tif 000024