(57)【特許請求の範囲】
【請求項１】
それぞれ異なる複数種類の制御対象を任意に接続可能で、接続された制御対象に所定の制御信号を与えることで当該制御対象の動作を制御する制御装置において、
前記複数種類の制御対象のそれぞれに対応して設けられ、対応する制御対象に与える制御信号を生成して出力する複数の制御信号生成手段と、
前記複数の制御信号生成手段が出力する全ての制御信号の数よりも少ない数の出力端子を有し、前記複数の制御信号生成手段がそれぞれ出力する全ての制御信号のうちの一部の制御信号を外部からの指示に応じて選択し、その選択した制御信号を前記複数の出力端子のうちで各制御信号に対して予め対応付けられた出力端子より出力する選択手段とを具備したことを特徴とする制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＤＲＡＭなどのような所定の制御対象に対して制御信号を与えることで当該制御対象の動作を制御する例えばＤＲＡＭコントローラなどの制御装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭコントローラは例えばＡＳＩＣ（Application Specific Integrated Circuit）を用いて構成される。
【０００３】
ところでＤＲＡＭは、その種類によってアドレスのマトリクスや容量が異なるために、必要とする制御信号がそれぞれ異なる。
【０００４】
このため従来は、制御対象とするＤＲＡＭに応じたインタフェース構成を持つ専用のＤＲＡＭコントローラを設計し、用いる必要があった。
【０００５】
【発明が解決しようとする課題】
このため従来は、ＤＲＡＭコントローラでは、有しているインタフェースに適合した１種類のみのＤＲＡＭのみしか制御できず、他の種類のＤＲＡＭで代替することは不可能であった。
【０００６】
なお、複数種類のＤＲＡＭのそれぞれに対応するインタフェースを並列的に設けておけば、複数のＤＲＡＭを任意に接続することが可能となるが、インタフェースのピン数が増大し、サイズやコストの上昇を来すことになってしまう。
【０００７】
なおこのような不具合はＤＲＡＭコントローラに限らず、制御信号を任意の制御対象へと与えてその制御対象を制御する制御装置であれば、同様のことが言える。
【０００８】
本発明はこのような事情を考慮してなされたものであり、その目的とするところは、インタフェースにおけるピン数の増大を抑えた上で、任意に接続される複数種類の制御対象をそれぞれ制御することが可能な制御装置を提供することにある。
【０００９】
【課題を解決するための手段】
以上の目的を達成するために本発明は、例えばそれぞれ１６Ｍビットおよび６４Ｍビットの容量を有したＤＲＡＭなどのようにそれぞれ異なる複数種類の制御対象を任意に接続可能で、接続された制御対象に所定の制御信号を与えることで当該制御対象の動作を制御する例えばＤＲＡＭコントローラなどの制御装置において、前記複数種類の制御対象のそれぞれに対応して設けられ、対応する制御対象に与える制御信号を生成して出力する例えばデコーダなどの複数の制御信号生成手段と、前記複数の制御信号生成手段が出力する全ての制御信号の数よりも少ない数の出力端子を有し、前記複数の制御信号生成手段がそれぞれ出力する全ての制御信号のうちの一部の制御信号を外部からの指示に応じて選択し、その選択した制御信号を前記複数の出力端子のうちで各制御信号に対して予め対応付けられた出力端子より出力する例えばセレクタなどの選択手段とを備えた。
【００１０】
このような手段を講じたことにより、複数種類の制御対象のそれぞれに対応して設けられ、対応する制御対象に与える制御信号を生成して出力する複数の制御信号生成手段がそれぞれ出力する全ての制御信号のうちの一部の制御信号が外部からの指示に応じて選択手段により選択される。そしてこのように選択された制御信号は、この選択手段が有する、前記複数の制御信号生成手段が出力する全ての制御信号の数よりも少ない数の出力端子のうちで各制御信号に対して予め対応付けられた出力端子より出力される。従って、出力端子の複数の制御信号生成手段が出力する全ての制御信号の数よりも少ない数に抑えつつも、これらの出力端子から、複数の制御信号生成手段がそれぞれ出力する制御信号のうちの必要な制御信号が選択されて出力され、この制御信号により任意の制御対象を制御することが可能となる。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態につき説明する。
【００１２】
図１は本実施形態に係る制御装置を適用して構成されたＤＲＡＭコントローラの要部構成を示すブロック図である。
【００１３】
この図において、破線で囲み、かつ符号１を付して示してあるものが本実施形態のＤＲＡＭコントローラである。そしてこのＤＲＡＭコントローラ１は、例えば単一のゲートアレイを用いて１チップに構成される。
【００１４】
さてＤＲＡＭコントローラ１は、デコーダ１１，１２およびセレクタ１３を有している。
【００１５】
デコーダ１１は、６４Ｍビットの容量を持つＤＲＡＭ（以下、６４Ｍ ＤＲＡＭと称する）を１つまたは２つ同時に制御するための各種制御信号を、外部から１６ビットパラレルで与えられるデータD0-D15およびCASCNT端子の状態に応じて生成し出力する。なおこのデコーダ１１が出力する制御信号は、DA0-DA9，DA10，DA11，LA10，LA11の各アドレス信号、RASK信号、WEX信号、1st 64M DRAM CASHX信号、1st 64M DRAM CASLX信号、2nd 64M DRAM CASHX信号、2nd 64M DRAM CASLX信号、DRAM RD信号および245バッファGイネーブル信号の２２本である。
【００１６】
デコーダ１２は、１６Ｍビットの容量を持つＤＲＡＭ（以下、１６Ｍ ＤＲＡＭと称する）を１つ乃至５つ同時に制御するための各種制御信号を、外部から１６ビットパラレルで与えられるデータD0-D15およびCASCNT信号などの状態に応じて生成し出力する。なおこのデコーダ１２が出力する制御信号は、DA0-DA9の各アドレス信号、RASK信号、WEX信号、CAS0HX信号、CAS0LX信号、CAS1HX信号、CAS1LX信号、CAS2HX信号、CAS2LX信号、CAS3HX信号、CAS3LX信号、CAS4HX信号およびCAS4LX信号の２２本である。
【００１７】
セレクタ１３には、デコーダ１１が出力する２２本の制御信号と、デコーダ１２が出力する２２本の制御信号とがそれぞれ入力されている。またセレクタ１３には、その状態が外部から設定されるBANKAD端子およびSEL64端子がそれぞれ接続されている。さらにセレクタ１３は、T0〜T23の２３本の出力端子を有している。そしてセレクタ１３は、BANKAD端子およびSEL64端子の状態に応じて、デコーダ１１およびデコーダ１２が出力する総計４４本の制御信号のうちの所定の制御信号を選択し、所定の出力端子へと出力する。
【００１８】
図２はセレクタ１３における制御信号の選択および選択した制御信号の出力端子との関係を示す図である。すなわちセレクタ１３は、この図に示した関係に応じて制御信号の選択と出力とを行う。
【００１９】
かくして以上のように構成されたＤＲＡＭコントローラ１によれば、図３乃至図５に示すような３つの形態でＤＲＡＭの制御を行うことが可能である。
【００２０】
（１６Ｍ ＤＲＡＭのみを使用する形態）
図３は、１６Ｍ ＤＲＡＭのみが１個乃至５個接続され、これらの１６Ｍ ＤＲＡＭを制御する形態の一例を示す図である。なおこの図では、２個の１６Ｍ ＤＲＡＭ２，３が接続されている状態を示している。
【００２１】
このケースでは、１６Ｍ ＤＲＡＭ２，３をアクセスするＣＰＵ４に接続された１６ビットパラレルのデータD0-D15が、レベル変換回路５を介してＤＲＡＭコントローラ１および１６Ｍ ＤＲＡＭ２，３に接続される。なおレベル変換回路５は、データD0-D15の信号レベルを５Ｖ−３．３Ｖ間で変換する。
【００２２】
１６Ｍ ＤＲＡＭ２，３のそれぞれのDA0-DA9の各信号の入力端子には、ＤＲＡＭコントローラ１の端子T0-T9がそれぞれ接続される。
【００２３】
１６Ｍ ＤＲＡＭ２，３のそれぞれのRASK信号の入力端子には、ＤＲＡＭコントローラ１の端子T10がそれぞれ接続される。
【００２４】
１６Ｍ ＤＲＡＭ２，３のそれぞれのWEX信号の入力端子には、ＤＲＡＭコントローラ１の端子T11がそれぞれ接続される。
【００２５】
１６Ｍ ＤＲＡＭ２のCASHX信号およびCASLX信号の入力端子にはそれぞれ、ＤＲＡＭコントローラ１の端子T12，T13が接続される。
【００２６】
１６Ｍ ＤＲＡＭ３のCASHX信号およびCASLX信号の入力端子にはそれぞれ、ＤＲＡＭコントローラ１の端子T14，T15が接続される。
【００２７】
そしてこのようにＤＲＡＭコントローラ１に１６Ｍ ＤＲＡＭのみの制御を行わせる場合には、BANCAD端子がＨレベル固定、かつSEL64端子がＬレベル固定とされる。
【００２８】
かくしてこの状態では、ＤＲＡＭコントローラ１の端子T0-T9からは、DA0-DA9の各信号が出力されるので、このDA0-DA9の各信号が１６Ｍ ＤＲＡＭ２，３のそれぞれのDA0-DA9の各信号の入力端子に正しく入力される。
【００２９】
ＤＲＡＭコントローラ１の端子T10，T11からは、RASK信号およびWEX信号がそれぞれ出力されるので、このRASK信号およびWEX信号が１６Ｍ ＤＲＡＭ２，３のそれぞれのRASK信号の入力端子およびWEX信号の入力端子に正しく入力される。
【００３０】
ＤＲＡＭコントローラ１の端子T12，T13からは、第１の１６Ｍ ＤＲＡＭ（ここでは１６Ｍ ＤＲＡＭ２）向けのCASHX信号およびCASLX信号であるCAS0HX信号およびCAS0LX信号がそれぞれ出力されるので、このCAS0HX信号およびCAS0LX信号が第１の１６Ｍ ＤＲＡＭである１６Ｍ ＤＲＡＭ２のCASHX信号およびCASLX信号の入力端子に正しく入力される。
【００３１】
ＤＲＡＭコントローラ１の端子T14，T15からは、第２の１６Ｍ ＤＲＡＭ（ここでは１６Ｍ ＤＲＡＭ３）向けのCASHX信号およびCASLX信号であるCAS1HX信号およびCAS1LX信号がそれぞれ出力されるので、このCAS1HX信号およびCAS1LX信号が第２の１６Ｍ ＤＲＡＭである１６Ｍ ＤＲＡＭ３のCASHX信号およびCASLX信号の入力端子に正しく入力される。
【００３２】
かくして、１６Ｍ ＤＲＡＭ２，３は、ＤＲＡＭコントローラ１から出力される各種制御信号を正しく受けることが可能であり、ＤＲＡＭコントローラ１の制御の下に動作することが可能である。
【００３３】
（６４Ｍ ＤＲＡＭと１６Ｍ ＤＲＡＭとを混在使用する形態）
図４は、６４Ｍ ＤＲＡＭと１６Ｍ ＤＲＡＭとが１個ずつ接続され、この６４Ｍ ＤＲＡＭおよび１６Ｍ ＤＲＡＭを制御する形態の一例を示す図である。なお図３と同一部分には同一符号を付し、その詳細な説明は省略する。
【００３４】
このケースでは、６４Ｍ ＤＲＡＭ６および１６Ｍ ＤＲＡＭ３をアクセスするＣＰＵ４に接続された１６ビットパラレルのデータD0-D15が、レベル変換回路５を介してＤＲＡＭコントローラ１、６４Ｍ ＤＲＡＭ６および１６Ｍ ＤＲＡＭ３に接続される。
【００３５】
６４Ｍ ＤＲＡＭ６および１６Ｍ ＤＲＡＭ３のそれぞれのDA0-DA9の各信号の入力端子には、ＤＲＡＭコントローラ１の端子T0-T9がそれぞれ接続される。
【００３６】
６４Ｍ ＤＲＡＭ６および１６Ｍ ＤＲＡＭ３のそれぞれのRASK信号の入力端子には、ＤＲＡＭコントローラ１の端子T10がそれぞれ接続される。
【００３７】
６４Ｍ ＤＲＡＭ６および１６Ｍ ＤＲＡＭ３のそれぞれのWEX信号の入力端子には、ＤＲＡＭコントローラ１の端子T11がそれぞれ接続される。
【００３８】
６４Ｍ ＤＲＡＭ６のDA10，DA11の各信号の入力端子には、ＤＲＡＭコントローラ１の端子T18，T19がそれぞれ接続される。
【００３９】
６４Ｍ ＤＲＡＭ６のCASHX信号およびCASLX信号の入力端子にはそれぞれ、ＤＲＡＭコントローラ１の端子T12，T13が接続される。
【００４０】
６４Ｍ ＤＲＡＭ６のDRAM ED信号およびイネーブル信号の入力端子にはそれぞれ、ＤＲＡＭコントローラ１の端子T22，T23が接続される。
【００４１】
１６Ｍ ＤＲＡＭ３のCASHX信号およびCASLX信号の入力端子にはそれぞれ、ＤＲＡＭコントローラ１の端子T14，T15が接続される。
【００４２】
そしてこのようにＤＲＡＭコントローラ１に６４Ｍ ＤＲＡＭ６および１６Ｍ ＤＲＡＭ３の双方の制御を行わせる場合には、BANCAD端子がＨレベル固定、かつSEL64端子がＨレベル固定とされる。
【００４３】
かくしてこの状態では、ＤＲＡＭコントローラ１の端子T0-T9からは、DA0-DA9の各信号が出力されるので、このDA0-DA9の各信号が６４Ｍ ＤＲＡＭ６および１６Ｍ ＤＲＡＭ３のそれぞれのDA0-DA9の各信号の入力端子に正しく入力される。
【００４４】
ＤＲＡＭコントローラ１の端子T10，T11からは、RASK信号およびWEX信号がそれぞれ出力されるので、このRASK信号およびWEX信号が６４Ｍ ＤＲＡＭ６および１６Ｍ ＤＲＡＭ３のそれぞれのRASK信号の入力端子およびWEX信号の入力端子に正しく入力される。
【００４５】
ＤＲＡＭコントローラ１の端子T12，T13からは、第１の６４Ｍ ＤＲＡＭ（ここでは６４Ｍ ＤＲＡＭ６）向けのCASHX信号およびCASLX信号である1st 64M DRAM CASHX信号および1st 64M DRAM CASLX信号がそれぞれ出力されるので、この1st 64M DRAM CASHX信号および1st 64M DRAM CASLX信号が６４Ｍ ＤＲＡＭ６のCASHX信号およびCASLX信号の入力端子に正しく入力される。
【００４６】
ＤＲＡＭコントローラ１の端子T14，T15からは、１６Ｍ ＤＲＡＭ３向けにデコーダ１２から出力されるCAS1HX信号およびCAS1LX信号が、16M DRAM CASHX信号および16M DRAM CASLX信号としてそれぞれ出力されるので、この16M DRAM CASHX信号および16M DRAM CASLX信号が１６Ｍ ＤＲＡＭ３のCASHX信号およびCASLX信号の入力端子に正しく入力される。
【００４７】
ＤＲＡＭコントローラ１の端子T18，T19からは、第１の６４Ｍ ＤＲＡＭ（ここでは６４Ｍ ＤＲＡＭ６）向けの第１１および第１２のDA信号であるDA10およびDA11の各信号が出力されるので、このDA10およびDA11の各信号が６４Ｍ ＤＲＡＭ６のDA10およびDA11の各信号の入力端子に正しく入力される。
【００４８】
さらに、ＤＲＡＭコントローラ１の端子T22，T23からは、DRAM RD信号および245バッファGイネーブル信号がそれぞれ出力されるので、このDRAM RD信号および245バッファGイネーブル信号が６４Ｍ ＤＲＡＭ６のDRAM RD信号およびイネーブル信号の入力端子に正しく入力される。
【００４９】
かくして、６４Ｍ ＤＲＡＭ６および１６Ｍ ＤＲＡＭ３は、ＤＲＡＭコントローラ１から出力される各種制御信号を正しく受けることが可能であり、ＤＲＡＭコントローラ１の制御の下に動作することが可能である。
【００５０】
（６４Ｍ ＤＲＡＭのみを使用する形態）
図５は、２つの６４Ｍ ＤＲＡＭが接続され、この２つの６４Ｍ ＤＲＡＭを制御する形態の一例を示す図である。なお図３および図４と同一部分には同一符号を付し、その詳細な説明は省略する。
【００５１】
このケースでは、６４Ｍ ＤＲＡＭ６，７をアクセスするＣＰＵ４に接続された１６ビットパラレルのデータD0-D15が、レベル変換回路５を介してＤＲＡＭコントローラ１および６４Ｍ ＤＲＡＭ６，７に接続される。
【００５２】
６４Ｍ ＤＲＡＭ６，７のそれぞれのDA0-DA9の各信号の入力端子には、ＤＲＡＭコントローラ１の端子T0-T9がそれぞれ接続される。
【００５３】
６４Ｍ ＤＲＡＭ６，７のそれぞれのRASK信号の入力端子には、ＤＲＡＭコントローラ１の端子T10がそれぞれ接続される。
【００５４】
６４Ｍ ＤＲＡＭ６，７のそれぞれのWEX信号の入力端子には、ＤＲＡＭコントローラ１の端子T11がそれぞれ接続される。
【００５５】
６４Ｍ ＤＲＡＭ６のDA10，DA11の各信号の入力端子には、ＤＲＡＭコントローラ１の端子T18，T19がそれぞれ接続される。
【００５６】
６４Ｍ ＤＲＡＭ６のCASHX信号およびCASLX信号の入力端子にはそれぞれ、ＤＲＡＭコントローラ１の端子T12，T13が接続される。
【００５７】
６４Ｍ ＤＲＡＭ７のDA10，DA11の各信号の入力端子には、ＤＲＡＭコントローラ１の端子T20，T21がそれぞれ接続される。
【００５８】
６４Ｍ ＤＲＡＭ７のCASHX信号およびCASLX信号の入力端子にはそれぞれ、ＤＲＡＭコントローラ１の端子T14，T15が接続される。
【００５９】
６４Ｍ ＤＲＡＭ６，７のDRAM ED信号およびイネーブル信号の入力端子にはそれぞれ、ＤＲＡＭコントローラ１の端子T22，T23が接続される。
【００６０】
そしてこのようにＤＲＡＭコントローラ１に６４Ｍ ＤＲＡＭ６，７の制御を行わせる場合には、BANCAD端子に所定のバンク信号が入力され、かつSEL64端子がＨレベル固定とされる。
【００６１】
かくしてこの状態では、ＤＲＡＭコントローラ１の端子T0-T9からは、DA0-DA9の各信号が出力されるので、このDA0-DA9の各信号が６４Ｍ ＤＲＡＭ６，７のそれぞれのDA0-DA9の各信号の入力端子に正しく入力される。
【００６２】
ＤＲＡＭコントローラ１の端子T10，T11からは、RASK信号およびWEX信号がそれぞれ出力されるので、このRASK信号およびWEX信号が６４Ｍ ＤＲＡＭ６，７のそれぞれのRASK信号の入力端子およびWEX信号の入力端子に正しく入力される。
【００６３】
ＤＲＡＭコントローラ１の端子T12，T13からは、第１の６４Ｍ ＤＲＡＭ（ここでは６４Ｍ ＤＲＡＭ６）向けのCASHX信号およびCASLX信号である1st 64M DRAM CASHX信号および1st 64M DRAM CASLX信号がそれぞれ出力されるので、この1st 64M DRAM CASHX信号および1st 64M DRAM CASLX信号が６４Ｍ ＤＲＡＭ６のCASHX信号およびCASLX信号の入力端子に正しく入力される。
【００６４】
ＤＲＡＭコントローラ１の端子T14，T15からは、第２の６４Ｍ ＤＲＡＭ（ここでは６４Ｍ ＤＲＡＭ７）向けのCASHX信号およびCASLX信号である2nd 64M DRAM CASHX信号および2nd 64M DRAM CASLX信号がそれぞれ出力されるので、この2nd 64M DRAM CASHX信号および2nd 64M DRAM CASLX信号が６４Ｍ ＤＲＡＭ７のCASHX信号およびCASLX信号の入力端子に正しく入力される。
【００６５】
ＤＲＡＭコントローラ１の端子T18，T19からは、第１の６４Ｍ ＤＲＡＭ（ここでは６４Ｍ ＤＲＡＭ６）向けの第１１および第１２のDA信号であるDA10およびDA11の各信号が出力されるので、このDA10およびDA11の各信号が６４Ｍ ＤＲＡＭ６のDA10およびDA11の各信号の入力端子に正しく入力される。
【００６６】
ＤＲＡＭコントローラ１の端子T20，T21からは、第２の６４Ｍ ＤＲＡＭ（ここでは６４Ｍ ＤＲＡＭ７）向けの第１１および第１２のDA信号であるLA10およびLA11の各信号が出力されるので、このLA10およびLA11の各信号が６４Ｍ ＤＲＡＭ７のDA10およびDA11の各信号の入力端子に正しく入力される。
【００６７】
さらに、ＤＲＡＭコントローラ１の端子T22，T23からは、DRAM RD信号および245バッファGイネーブル信号がそれぞれ出力されるので、このDRAM RD信号および245バッファGイネーブル信号が６４Ｍ ＤＲＡＭ６，７のDRAM RD信号およびイネーブル信号の入力端子に正しく入力される。
【００６８】
かくして、６４Ｍ ＤＲＡＭ６，７は、ＤＲＡＭコントローラ１から出力される各種制御信号を正しく受けることが可能であり、ＤＲＡＭコントローラ１の制御の下に動作することが可能である。
【００６９】
以上のように本実施形態によれば、６４Ｍ ＤＲＡＭおよび１６Ｍ ＤＲＡＭという、２種類のＤＲＡＭを制御可能であり、適宜ＤＲＡＭを選択して使用することが可能である。従って、汎用性が著しく向上し、非常に便利となる。
【００７０】
しかも本実施形態によれば、内部でデコーダ１１およびデコーダ１２のそれぞれで生成される６４Ｍ ＤＲＡＭ用の２２本の制御信号および１６Ｍ ＤＲＡＭ用の２２本の制御信号をＤＲＡＭの接続状況に応じて任意に選択し、かつ同時に出力する必要のない制御信号を出力するために共通の端子を使用するようにしている。このため、出力端子の数は２３本と、デコーダ１１およびデコーダ１２が個々に出力する制御信号の数よりも多くはなっているものの、デコーダ１１およびデコーダ１２のそれぞれで生成される制御信号の総数である４４本よりも大幅に少なくなっており、サイズやコストの増大は抑えることが可能である。
【００７１】
なお、本発明は上記実施形態に限定されるものではない。例えば上記実施形態では、本発明に係る制御装置をＤＲＡＭコントローラに適用しているが、制御対象はＤＲＡＭには限定されず、任意の制御対象を制御する広範な制御装置に本発明の適用が可能である。
【００７２】
また上記実施形態では、制御対象を６４Ｍ ＤＲＡＭおよび１６Ｍ ＤＲＡＭとしているが、他の容量のＤＲＡＭを制御対象とすることにしても良いし、あるいは容量が同じで、タイプの異なる複数種類のＤＲＡＭを制御対象としても良い。
【００７３】
また上記実施形態では、制御信号生成手段としてのデコーダを２つのみ有するものとしているが、３つ以上の制御信号生成手段を備えるようにしても良い。
【００７４】
また上記実施形態では、６４Ｍ ＤＲＡＭを使用する際には端子T16，T17を未使用としているが、この端子T16，T17にDRAM RD信号および245バッファGイネーブル信号を出力するようにすれば、端子T22，T23を省略することができ、出力端子の数をデコーダ１１およびデコーダ１２が個々に出力する制御信号の数と同数にすることができ、出力端子数を最小限に抑えることが可能である。
【００７５】
このほか、本発明の要旨を逸脱しない範囲で種々の変形実施が可能である。
【００７６】
【発明の効果】
本発明によれば、それぞれ異なる複数種類の制御対象を任意に接続可能で、接続された制御対象に所定の制御信号を与えることで当該制御対象の動作を制御する制御装置において、前記複数種類の制御対象のそれぞれに対応して設けられ、対応する制御対象に与える制御信号を生成して出力する複数の制御信号生成手段と、前記複数の制御信号生成手段が出力する全ての制御信号の数よりも少ない数の出力端子を有し、前記複数の制御信号生成手段がそれぞれ出力する全ての制御信号のうちの一部の制御信号を外部からの指示に応じて選択し、その選択した制御信号を前記複数の出力端子のうちで各制御信号に対して予め対応付けられた出力端子より出力する選択手段とを備えたので、出力端子の複数の制御信号生成手段が出力する全ての制御信号の数よりも少ない数に抑えつつも、これらの出力端子から、複数の制御信号生成手段がそれぞれ出力する制御信号のうちの必要な制御信号が選択されて出力され、この制御信号により任意の制御対象を制御することが可能となり、この結果、インタフェースにおけるピン数の増大を抑えた上で、任意に接続される複数種類の制御対象をそれぞれ制御することが可能な制御装置を提供可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る制御装置を適用して構成されたＤＲＡＭコントローラの要部構成を示すブロック図。
【図２】図１中のセレクタ１３における制御信号の選択および選択した制御信号の出力端子との関係を示す図。
【図３】１６Ｍ ＤＲＡＭのみが１個乃至５個接続され、これらの１６Ｍ ＤＲＡＭを制御する形態の一例を示す図。
【図４】６４Ｍ ＤＲＡＭと１６Ｍ ＤＲＡＭとが１個ずつ接続され、この６４Ｍ ＤＲＡＭおよび１６Ｍ ＤＲＡＭを制御する形態の一例を示す図。
【図５】２つの６４Ｍ ＤＲＡＭが接続され、この２つの６４Ｍ ＤＲＡＭを制御する形態の一例を示す図。
【符号の説明】
１…ＤＲＡＭコントローラ
１１，１２…デコーダ
１３…セレクタ
T0〜T23…端子
２，３…１６Ｍ ＤＲＡＭ
４…ＣＰＵ
５…レベル変換回路
６，７…６４Ｍ ＤＲＡＭ
【図１】
0004571255.tif 000002
【図２】
0004571255.tif 000003
【図３】
0004571255.tif 000004
【図４】
0004571255.tif 000005
【図５】
0004571255.tif 000006