(57)【特許請求の範囲】
【請求項１】
データ信号と、クロック信号の立ち上がりのみ遅延した立ち上がり遅延クロック信号とを入力し、当該データ信号が立ち下がっている状態で当該立ち上がり遅延クロック信号の立ち下がりによって第１のノードの信号を立ち上げ、当該立ち上がり遅延クロック信号の立ち上がりによって前記第１のノードの信号を立ち下げる第１のラッチ回路と、
前記第１のノードの信号と前記クロック信号とを入力し、前記第１のノードの信号が立ち上がっている状態で前記クロック信号が立ち下がるタイミングにより第２のノードの信号を立ち下げる第２のラッチ回路と、
前記第２のノードの信号と前記クロック信号とを入力し、前記クロック信号が立ち上がっている状態での前記データ信号を保持する出力信号を生成するための第３のラッチ回路と、
前記第１のノードの信号を前記立ち上がり遅延クロック信号によってプルダウンさせるプルダウン回路と
を備え、
前記第２のノードにクロックドインバータ回路が接続されており、
前記クロックドインバータ回路には前記クロック信号と前記第１のノードの信号とが入力され、前記クロック信号の立ち上がりの際の前記第１のノードの信号によって前記第２のノードのフローティングを防止する
フリップフロップ回路。
【請求項２】
前記プルダウン回路には前記立ち上がり遅延クロック信号が入力され、前記クロック信号が立ち上がる際の前記立ち上がり遅延クロック信号によって前記第１のノードのフローティングを防止する
請求項１に記載のフリップフロップ回路。
【請求項３】
前記第１のラッチ回路は、第１のｐチャネルトランジスタと第２のｐチャネルトランジスタと第１のｎチャネルトランジスタとが直列に接続された構成を備え、前記第１のｐチャネルトランジスタおよび前記第１のｎチャネルトランジスタのゲートに前記データ信号が入力され、前記第２のｐチャネルトランジスタのゲートに前記立ち上がり遅延クロック信号が入力される
請求項１に記載のフリップフロップ回路。
【請求項４】
前記第２のラッチ回路は、第３のｐチャネルトランジスタと第２のｎチャネルトランジスタと第３のｎチャネルトランジスタとが直列に接続された構成を備え、前記第３のｐチャネルトランジスタのゲートおよび前記第３のｎチャネルトランジスタのゲートに前記クロック信号が入力され、前記第２のｎチャネルトランジスタのゲートに前記第１のノードの信号が入力される
請求項１に記載のフリップフロップ回路。
【請求項５】
前記第３のラッチ回路は、第４のｐチャネルトランジスタと第４のｎチャネルトランジスタと第５のｎチャネルトランジスタとが直列に接続された構成を備え、前記第４のｐチャネルトランジスタのゲートおよび前記第５のｎチャネルトランジスタのゲートに前記第２のノードの信号が入力され、前記第４のｎチャネルトランジスタのゲートに前記クロック信号が入力される
請求項１に記載のフリップフロップ回路。
【請求項６】
前記プルダウン回路は、第６のｎチャネルトランジスタを備えており、前記第６のｎチャネルトランジスタのゲートに前記立ち上がり遅延クロック信号が入力され、前記第６のｎチャネルトランジスタのソースに前記第１のノードが接続される
請求項１に記載のフリップフロップ回路。
【請求項７】
前記クロックドインバータ回路は、第５のｐチャネルトランジスタと第６のｐチャネルトランジスタと第７のｎチャネルトランジスタと第８のｎチャネルトランジスタとが直列に接続された構成を備え、前記第５のｐチャネルトランジスタのゲートに前記第１のノードの信号が入力され、前記第６のｐチャネルトランジスタのゲートおよび前記第７のｎチャネルトランジスタのゲートに前記第２のノードの信号がインバータを介して入力され、前記第８のｎチャネルトランジスタのゲートに前記クロック信号が入力される
請求項２に記載のフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップフロップ回路に関し、特にTrue Signal Phase Clock型のＤ型フリップフロップ回路に好適なものに関する。
【背景技術】
【０００２】
クロック同期システムにおいて、位相同期ループ（Phase Locked Loop、以下「ＰＬＬ」と言う。)や、遅延同期ループ（Delay Locked Loop、以下「ＤＬＬ」と言う。)等で代表されるクロックジェネレータは、外部データ（外部クロック）と内部クロックとの同期を保つために必要不可欠な要素回路であり、外部クロックと内部クロックとの位相関係をクロックジェネレータによって精度良く合わせ込むことが安定なクロック同期システムを構築する上で非常に重要となっている。
【０００３】
図７は、クロックジェネレータの例として、デジタル方式によるＤＬＬの構成を示すブロック図である。このＤＬＬでは、外部クロックＣＬＫEXTと内部クロックＣＬＫINTとの位相差を比較する位相比較器１、位相比較器１からの出力信号ＵＰおよびＤＮにより遅延時間を制御するアップ/ダウンカウンタ（以下、「カウンタ」と言う。）２、遅延時間の調整を行う遅延ライン３およびクロックドライバ４から構成されている。
【０００４】
図８は、遅延ラインを構成するDelay Unitの例を示す回路図で、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、スイッチＳＷ１、ＳＷ２、容量Ｃ１、Ｃ２によって構成されている。この遅延ラインでは、図７に示すカウンタ２からの出力信号n bitのレベルにより容量Ｃ１およびＣ２を遅延ラインに接続するかしないかの切り替えが行われ、これによって遅延量の調整を実現している。
【０００５】
図９は、デジタル方式ＤＬＬのタイミングチャートである。このタイミングチャートをもとに位相調整の動作原理を説明する。すなわち、外部クロックＣＬＫEXTより内部クロックＣＬＫINTの方が遅れている場合（図９に示す期間１）は、信号ＤＮが”Ｈ”レベルとなり、図７に示すカウンタ２はダウンカウントしていき、遅延調整用の容量（図８に示す容量Ｃ１およびＣ２）が次々と遅延ラインから切り離され、外部クロックＣＬＫEXTと内部クロックＣＬＫINTとの位相差は縮まっていく。
【０００６】
逆に、内部クロックＣＬＫINTが外部クロックＣＬＫEXTを追い越してしまった場合（図９に示す期間２）は、信号ＵＰが”Ｈ”レベルとなり、図７に示すカウンタ２はアップウントしていき、遅延調整用の容量（図８に示す容量Ｃ１およびＣ２）が次々と遅延ラインに接続され、外部クロックＣＬＫEXTと内部クロックＣＬＫINTとの位相差は縮まっていくことになる。
【０００７】
以上のような構成/動作により、外部クロックＣＬＫEXTと内部クロックＣＬＫINTとの位相差を見かけ上ゼロに近づけていくことになるが、その精度は位相比較器１の精度に大きく左右されることになる。つまり、高精度なクロックジェネレータを設計するには外部クロックＣＬＫEXTと内部クロックＣＬＫINTとの位相差を高精度に検出することが可能な位相比較器１を設計することが必要となる。
【０００８】
図１０は、従来の位相比較器を説明する図、図１１は、従来の位相比較器の入出力波形を説明する図である。図１０に示すように、従来の位相比較器はＤ型フリップフロップ(以下、「ＤＦＦ」と言う。)を用いた構成であり、データ信号Ｄとして内部クロックＣＬＫINTを、クロック信号ＣＫとして外部クロックＣＬＫEXTをそれぞれ接続し、正相出力Ｑに信号ＵＰを、逆相出力Ｑｂに信号ＤＮを接続している。
【０００９】
図１１に示すように、外部クロックＣＬＫEXTより内部クロックＣＬＫINTの方が遅れている場合は信号ＤＮが”Ｈ”レベルとなり、外部クロックＣＬＫEXTより内部クロックＣＬＫINTの方が進んでいる場合は信号ＵＰが”Ｈ”レベルとため、位相比較器としての機能を実現していることがわかる。この構成では、ＤＦＦの不感帯を狭めることがそのまま位相差検出の高精度化につながるため、高速に応答し不感帯の狭いダイナミック型のＤＦＦを用いることで、位相検出の精度を高めることが可能となる。
【００１０】
図１２は、ダイナミック型ＤＦＦの一例を示す回路図である。この回路はTrue Signal Phase Clock(以下、「ＴＳＰＣ」と言う。)ＤＦＦであり、正相クロックのみで動作させることにより高速、狭不感帯を実現している。
【００１１】
ＤＦＦは、第１のｐチャネルトランジスタＰ１、第２のｐチャネルトランジスタＰ２および第１のｎチャネルトランジスタＮ１から構成される第１のラッチ回路Ｌ１、第３のｐチャネルトランジスタＰ３および第２のｎチャネルトランジスタＮ２、第３のｎチャネルトランジスタＮ３から構成される第２のラッチ回路Ｌ２、さらに第４のｐチャネルトランジスタＰ４および第４のｎチャネルトランジスタＮ４、第５のｎチャネルトランジスタＮ５から構成される第３のラッチ回路Ｌ３およびインバータＩＮＶ４から構成されている。
【００１２】
データ信号Ｄは、第１のｐチャネルトランジスタＰ１および第１のｎチャネルトランジスタＮ１のゲートに接続され、クロック信号ＣＫは第２のｐチャネルトランジスタＰ２、第３のｐチャネルトランジスタＰ３および第３のｎチャネルトランジスタＮ３、第４のｎチャネルトランジスタＮ４のゲートに接続されている。
【００１３】
また、第１のラッチ回路Ｌ１の出力信号ＮＣは第２のｎチャネルトランジスタＮ２のゲートに、第２のラッチ回路Ｌ２の出力信号Ｘは第４のｐチャネルトランジスタＰ４および第５のｎチャネルトランジスタＮ５のゲートへそれぞれ接続されている。
【００１４】
図１３は、ＤＦＦのデータ信号のＤの”Ｌ”レベルを取り込む際のタイミングチャートである。データ信号Ｄおよびクロック信号ＣＫが”Ｌ”レベルになると、内部ノードＮＣが”Ｈ”レベルになる。これをうけて第２のｎチャネルトランジスタＮ２がオンし、内部ノードＡも”Ｈ”レベルとなる。
【００１５】
次に、クロック信号ＣＫが”Ｈ”レベルになると、内部ノードＮＣはフローティング状態となる。このタイミングで第３のｎチャネルトランジスタＮ３がオンするため、内部ノードＡが”Ｌ”レベルに変化することになり、第２のｎチャネルトランジスタＮ２のゲート容量によるカップリングの影響をうけ、フローティングとなっている内部ノードＮＣはレベルが落ち込むことになる。このため、第２のｎチャネルトランジスタＮ２のｇｍ（相互コンダクタンス）が落ち、内部ノードＸの信号変化が遅くなり、クロック信号ＣＫの立ち上がりタイミングから”Ｌ”出力までに遅延が生じてしまう。
【００１６】
さらに、データ信号Ｄの立ち上がりを受けて内部ノードＮＣが”Ｌ”レベルとなり、第２のｎチャネルトランジスタＮ２がオフするまでの時間とクロック信号ＣＫの立ち上がりから内部ノードＸが”Ｌ”レベルまで変化するまでの時間との差がデータホールド時間のマージンと考えられるから、前述したようなクロック信号ＣＫの立ち上がりを受けて内部ノードＮＣが中間レベルに落ちこむことはデータホールド時間のマージンを損なうことになってしまう。つまり、内部にフローティングノードがあることにより高速性と狭不感帯の性能とを損なっていることになる。
【００１７】
従来、ＴＳＰＣ−ＤＦＦを改善した例として、内部ノードＮＣにプルダウン用のｎチャネルトランジスタを接続し、そのゲートレベルとしてクロック信号ＣＫを遅延させた信号で制御させる技術が開示されている（特許文献１参照）。
【００１８】
【特許文献１】特開２００５−３１８４７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、特許文献１に開示の技術を用いても、クロック信号ＣＫを遅延させた時間の間は内部ノードＮＣが結局フローティング状態となるため、高速性と狭不感帯の性能とを損なうという問題点は解決されない。
【００２０】
つまり、特許文献１に開示のフリップフロップ回路では、第６のｎチャネルトランジスタＮ６に遅延クロックが入力されているものの、第２のｐチャネルトランジスタＰ２には通常のクロック（遅延していないクロック）が入力されているため、クロックが”Ｌ”レベルから”Ｈ”レベルに変化してから遅延クロックが”Ｌ”レベルから”Ｈ”レベルに変化するまでの時間帯にノードＮ１がフローティングのままとなってしまう。
【００２１】
ここで、第２のｐチャネルトランジスタＰ２にも遅延クロックを入力するが考えられるが、この場合には、通常のクロックが”Ｈ”レベルから”Ｌ”レベルに変化したときのノードＮ１のプリチャージ時間が減ることになるため、より高周波で動作させた場合にプリチャージが不順分となり、誤動作を起こす可能性が生じる。
【００２２】
本発明は、不感帯が少なく高速動作が可能であり、安定動作可能な位相比較器に適したフリップフロップ回路を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明は、データ信号と、クロック信号の立ち上がりのみ遅延した立ち上がり遅延クロック信号とを入力し、データ信号が立ち下がっている状態で立ち上がり遅延クロック信号の立ち下がりによって第１のノードの信号を立ち上げ、立ち上がり遅延クロック信号の立ち上がりによって第１のノードの信号を立ち下げる第１のラッチ回路と、第１のノードの信号とクロック信号とを入力し、第１のノードの信号が立ち上がっている状態でクロック信号が立ち下がるタイミングにより第２のノードの信号を立ち下げる第２のラッチ回路と、第２のノードの信号とクロック信号とを入力し、クロック信号が立ち上がっている状態でのデータ信号を保持する出力信号を生成するための第３のラッチ回路と、第１のノードの信号を立ち上がり遅延クロック信号によってプルダウンさせるプルダウン回路とを備えるフリップフロップ回路である。
【００２４】
このような本発明では、第１のノードにプルダウン回路が設けられているため、第１のノードのフローティング期間の発生を抑制できるとともに、プルダウン回路や第１のラッチ回路に立ち上がりのみ遅延する信号を与えるため、立ち下がりについては遅延せず、第１のノードのプリチャージ時間のロスを抑制できるようになる。
【００２５】
また、本発明は、第２のノードにクロックドインバータ回路が接続されているフリップフロップ回路でもある。これにより、第２のノードのフローティングを防止できるようになる。
【００２６】
ここで、第１のラッチ回路としては、第１のｐチャネルトランジスタと第２のｐチャネルトランジスタと第１のｎチャネルトランジスタとが直列に接続された構成を備え、第１のｐチャネルトランジスタおよび第１のｎチャネルトランジスタのゲートにデータ信号が入力され、第２のｐチャネルトランジスタのゲートに立ち上がり遅延クロック信号が入力されるものである。
【００２７】
また、第２のラッチ回路としては、第３のｐチャネルトランジスタと第２のｎチャネルトランジスタと第３のｎチャネルトランジスタとが直列に接続された構成を備え、第３のｐチャネルトランジスタのゲートおよび第３のｎチャネルトランジスタのゲートにクロック信号が入力され、第２のｎチャネルトランジスタのゲートに第１のノードの信号が入力されるものである。
【００２８】
また、第３のラッチ回路としては、第４のｐチャネルトランジスタと第４のｎチャネルトランジスタと第５のｎチャネルトランジスタとが直列に接続された構成を備え、第４のｐチャネルトランジスタのゲートおよび第５のｎチャネルトランジスタのゲートに第２のノードの信号が入力され、第４のｎチャネルトランジスタのゲートにクロック信号が入力されるものである。
【００２９】
また、プルダウン回路としては、第６のｎチャネルトランジスタを備えており、第６のｎチャネルトランジスタのゲートに立ち上がり遅延クロック信号が入力され、第６のｎチャネルトランジスタのソースに第１のノードが接続されるものである。
【００３０】
また、クロックドインバータ回路としては、第５のｐチャネルトランジスタと第６のｐチャネルトランジスタと第７のｎチャネルトランジスタと第８のｎチャネルトランジスタとが直列に接続された構成を備え、第５のｐチャネルトランジスタのゲートに第１のノードの信号が入力され、第６のｐチャネルトランジスタのゲートおよび第７のｎチャネルトランジスタのゲートに第２のノードの信号がインバータを介して入力され、第８のｎチャネルトランジスタのゲートにクロック信号が入力されるものである。
【発明の効果】
【００３１】
本発明によれば、フリップフロップ回路において不感帯が少なく高速動作が可能となり、安定動作可能な位相比較器を構成することが可能となる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態を図に基づき説明する。
【００３３】
＜フリップフロップ回路＞
本実施形態に係るフリップフロップ回路は、例えば、図７に示すデジタル方式のＤＬＬにおける位相比較器１として適用されるものである。すなわち、ＤＬＬでは、外部クロックＣＬＫEXTと内部クロックＣＬＫINTとの位相差を比較する位相比較器１、位相比較器１からの出力信号ＵＰおよびＤＮにより遅延時間を制御するカウンタ２２、遅延時間の調整を行う遅延ライン３およびクロックドライバ４から構成されている。
【００３４】
遅延ラインは図８に示すようなインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、スイッチＳＷ１、ＳＷ２、容量Ｃ１、Ｃ２よりなるDelay Unitによって構成され、図７に示すカウンタ２からの出力信号n bitのレベルにより容量Ｃ１およびＣ２を遅延ラインに接続するかしないかを切り替えることで遅延量の調整を実現している。
【００３５】
ＤＬＬでは、外部クロックＣＬＫEXTより内部クロックＣＬＫINTの方が遅れている場合は、信号ＤＮが”Ｈ”レベルとなり、カウンタ２はダウンカウントしていき、遅延調整用の容量（図８に示す容量Ｃ１およびＣ２）が次々と遅延ラインから切り離され、外部クロックＣＬＫEXTと内部クロックＣＬＫINTとの位相差は縮まっていく。
【００３６】
逆に、内部クロックＣＬＫINTが外部クロックＣＬＫEXTを追い越してしまった場合は、信号ＵＰが”Ｈ”レベルとなり、カウンタ２はアップウントしていき、遅延調整用の容量（図８に示す容量Ｃ１およびＣ２）が次々と遅延ラインに接続され、外部クロックＣＬＫEXTと内部クロックＣＬＫINTとの位相差は縮まっていくことになる。
【００３７】
図１０に示すように、ＤＬＬに用いられる位相比較器をＤＦＦで構成する場合、データ入力部（データ信号Ｄ）に内部クロックＣＬＫINTを、クロック入力部に外部クロックＣＬＫEXTをそれぞれ接続し、正相出力Ｑに信号ＵＰを、逆相出力Ｑｂに信号ＤＮを接続している。本実施形態のフリップフロップ回路は、このようなＤＬＬの位相比較器に用いられるもので、次のような構成となっている。
【００３８】
図１は、本実施形態に係るフリップフロップ回路を説明する回路図である。このフリップフロップ回路は、主としてＴＳＰＣ型ＤＦＦとなっている。すなわち、本実施形態のフリップフロップ回路は、データ信号Ｄと、クロック信号ＣＫの立ち上がりのみ遅延した立ち上がり遅延クロック信号ＣＫｄとを入力し、このデータ信号Ｄが立ち下がっている状態で立ち上がり遅延クロック信号ＣＫｄの立ち下がりによって第１のノードである内部ノードＮＣの信号を立ち上げ、立ち上がり遅延クロック信号ＣＫｄの立ち上がりによって内部ノードＮＣの信号を立ち下げる第１のラッチ回路Ｌ１と、内部ノードＮＣの信号とクロック信号ＣＫとを入力し、内部ノードＮＣの信号が立ち上がっている状態でクロック信号ＣＫが立ち下がるタイミングにより第２のノードである内部ノードＸの信号を立ち下げる第２のラッチ回路とＬ２、内部ノードＸの信号とクロック信号ＣＫとを入力し、クロック信号ＣＫが立ち上がっている状態でのデータ信号Ｄを保持する出力信号Ｑを生成するための第３のラッチ回路Ｌ３と、内部ノードＮＣの信号を立ち上がり遅延クロック信号ＣＫｄによってプルダウンさせるプルダウン回路ＰＤとを備えている。
【００３９】
ここで、立ち上がり遅延クロック信号ＣＫｄは、立ち上がり遅延回路ＤＣによって生成される。図２は、立ち上がり遅延回路の例を示す回路図であり、入力段はｐチャネルトランジスタＰ７のｇｍ（相互コンダクタンス）を大に、ｎチャネルトランジスタＮ９のｇｍを小さく設定し、次段はその逆に設定していくことで入力信号（ここではクロック信号）の立ち上がりエッジの伝播遅延を大きく、立ち下がりエッジの伝播遅延を小さく設定している。
【００４０】
本実施形態のフリップフロップ回路において、第１のラッチ回路Ｌ１は、第１のｐチャネルトランジスタＰ１と第２のｐチャネルトランジスタＰ２と第１のｎチャネルトランジスタＮ１とが直列に接続された構成を備え、第１のｐチャネルトランジスタＰ１および第１のｎチャネルトランジスタＮ１のゲートにデータ信号Ｄが入力され、第２のｐチャネルトランジスタＰ２のゲートに立ち上がり遅延クロック信号ＣＫｄが入力される。
【００４１】
また、第２のラッチ回路Ｌ２は、第３のｐチャネルトランジスタＰ３と第２のｎチャネルトランジスタＮ２と第３のｎチャネルトランジスタＮ３とが直列に接続された構成を備え、第３のｐチャネルトランジスタＰ３のゲートおよび第３のｎチャネルトランジスタＮ３のゲートにクロック信号ＣＫが入力され、第２のｎチャネルトランジスタＮ２のゲートに内部ノードＮＣの信号が入力される。
【００４２】
また、第３のラッチ回路Ｌ３は、第４のｐチャネルトランジスタＰ４と第４のｎチャネルトランジスタＮ４と第５のｎチャネルトランジスタＮ５とが直列に接続された構成を備え、第４のｐチャネルトランジスタＰ４のゲートおよび第５のｎチャネルトランジスタＮ５のゲートに内部ノードＸの信号が入力され、第４のｎチャネルトランジスタＮ４のゲートにクロック信号ＣＫが入力される。
【００４３】
また、プルダウン回路ＰＤは、第６のｎチャネルトランジスタＮ６を備えており、第６のｎチャネルトランジスタＮ６のゲートに立ち上がり遅延クロック信号ＣＫｄが入力され、第６のｎチャネルトランジスタＮ６のソースに内部ノードＮＣが接続される。
【００４４】
このプルダウン回路ＰＤが内部ノードＮＣに接続されることで、内部ノードＮＣが動作中にフローティングとなることを防止することができる。つまり、内部ノードＮＣにプルダウン用の第６のｎチャネルトランジスタＮ６を付加し、そのゲート電位およびラッチ回路Ｌ１を形成する第２のｐチャネルトランジスタＰ２のゲート電位を立ち上がり遅延クロック信号ＣＫｄで制御することで、内部ノードＮＣが動作期間中フローティングレベルになることを防いでいる。
【００４５】
また、本実施形態では、内部ノードＸにクロックドインバータ回路ＣＩＮＶが接続されている。クロックドインバータ回路ＣＩＮＶには、クロック信号ＣＫと内部ノードＮＣの信号とが入力され、クロック信号ＣＫの立ち上がりの際の内部ノードＮＣの信号によって内部ノードＸのフローティングを防止している。
【００４６】
具体的には、クロックドインバータ回路ＣＩＮＶは、第５のｐチャネルトランジスタＰ５と第６のｐチャネルトランジスタＰ６と第７のｎチャネルトランジスタＮ７と第８のｎチャネルトランジスタＮ８とが直列に接続された構成を備え、第５のｐチャネルトランジスタＰ５のゲートに内部ノードＮＣの信号が入力され、第６のｐチャネルトランジスタＰ６のゲートおよび第７のｎチャネルトランジスタＮ７のゲートに内部ノードＸの信号がインバータＩＮＶ３を介して入力され、第８のｎチャネルトランジスタＮ８のゲートにクロック信号ＣＫが入力される。
【００４７】
このクロックドインバータ回路ＣＩＮＶでは、第５のｐチャネルトランジスタＰ５のゲート電位の制御をクロック信号ＣＫではなく内部ノードＮＣで行うことにより、内部ノードＸの信号変化を妨げることなく動作期間中フローティングになることを防いでいる。
【００４８】
なお、上記説明した具体的な回路構成は一例であり、同じ動作をするものであれば必ずしも上記回路に限定されるものではない。
【００４９】
次に、本実施形態のフリップフロップ回路の動作原理を説明する。図３は、本実施形態に係るフリップフロップ回路の動作原理を説明するタイミングチャートである。先ず、データ信号Ｄおよびクロック信号ＣＫが”Ｌ”レベルになると、立ち上がり遅延回路ＤＣを経由し、立ち上がり遅延クロック信号ＣＫｄも”Ｌ”レベルとなり、内部ノードＮＣは”Ｈ”レベルになる。このとき、立ち上がり遅延回路ＤＣにより立ち下がりの伝播遅延は極力抑えられていることから、内部ノードＮＣのプリチャージ時間のロスを抑制することができる。
【００５０】
次に、内部ノードＮＣの”Ｈ”レベルをうけて、第２のｎチャネルトランジスタＮ２がオンし、内部ノードＡも”Ｈ”レベルとなる。
【００５１】
次いで、クロック信号ＣＫが”Ｈ”レベルになると、内部ノードＡが”Ｌ”レベルに変化し、さらに内部ノードＸも”Ｌ”レベルとなる。このとき内部ノードＮＣは、立ち上がり遅延クロック信号ＣＫｄによって制御される第６のｎチャネルトランジスタＮ６によってプルダウンされており、”Ｈ”レベルに固定されている（フローティングになっていない）。これにより、内部ノードＸの変化は高速行われることになる。
【００５２】
次に、立ち上がり遅延回路ＤＣによりｔ３の時間経過後、立ち上がり遅延クロック信号ＣＫｄが”Ｈ”レベルに変化し、第６のｎチャネルトランジスタＮ６がオフとなる。遅延時間ｔ３は、内部ノードＸが変化しインバータＩＮＶ３が応答するために必要な時間分に設定されている。
【００５３】
これと同時に第５のｐチャネルトランジスタＰ５がオンするため、内部ノードＸはその状態が保持されることになる。
【００５４】
以上より、本実施形態のフリップフロップ回路では、第２のｐチャネルトランジスタと第６のｎチャネルトランジスタとの両方に立ち上がり遅延クロック信号ＣＫｄが入力されているため、動作期間中にフローティングとなるノードが存在せず、しかも立ち上がりのみ遅延する信号の入力によって内部ノードＮＣのプリチャージ時間を減らすことができ、高速、狭不感帯といったＴＳＰＣ−ＤＦＦの特性を損なうことなく安定動作を可能としている。
【００５５】
＜位相比較器＞
図４は、本実施形態のフリップフロップ回路を用いた位相比較器の構成例（その１）を説明する回路図である。この位相比較器は、図１で示したような高速、狭不感帯な本実施形態のフリップフロップ回路（ＴＳＰＣ型のＤＦＦ）を用い、さらに現状の位相関係とカウンタを1ビット進めたあるいは遅らせた状態での位相関係を同時にモニタする手段を加えることにより確実にロックポイントを見つけることを可能にしている。
【００５６】
すなわち、この位相比較器では、遅れ位相検出部Ｋ１と進み位相検出部Ｋ２とを備えた構成となっており、これら位相検出部Ｋ１、Ｋ２では外部クロックＣＬＫEXEと内部クロックＣＬＫINTとの接続先がそれぞれ逆に接続されている。
【００５７】
このうち、遅れ位相検出部Ｋ１は、現位相関係比較部Ｋ１１、１ウントダウン後位相関係比較部Ｋ１２およびＡＮＤ１から構成されている。また、進み位相検出部Ｋ２は、現位相関係比較部Ｋ２１、１カウントアップ後位相関係比較部Ｋ２２およびＡＮＤ２から構成されている。
【００５８】
現位相関係比較部Ｋ１１は、上記説明した本実施形態に係るフリップフロップ回路であるＴＳＰＣ型ＤＦＦとしてＴＳＰＣＤＦＦ１を備えており、バッファＢＵＦ１、ＢＵＦ２、さらに図８で示したようなDelay Unitであるｄｅｌａｙｕｎｉｔ１、ｄｅｌａｙｕｎｉｔ２から構成されている。
【００５９】
現位相関係比較部Ｋ１１では、内部クロックＣＬＫINTがｄｅｌａｙｕｎｉｔ１からバッファＢＵＦ１を介してＴＳＰＣＤＦＦ１のデータ信号Ｄに入力され、外部クロックＣＬＫEXEが、ｄｅｌａｙｕｎｉｔ２からバッファＢＵＦ２を介してＴＳＰＣＤＦＦ１のクロック信号に入力され、ＴＳＰＣＤＦＦ１のデータ出力ＱがＡＮＤ１の一方に接続されている。
【００６０】
１カウントダウン後位相関係比較部Ｋ１２も本実施形態に係るフリップフロップ回路であるＴＳＰＣ型ＤＦＦとしてＴＳＰＣＤＦＦ２を備えており、バッファＢＵＦ３、ＢＵＦ４、さらに図８で示したようなDelay Unitであるｄｅｌａｙｕｎｉｔ３、ｄｅｌａｙｕｎｉｔ４から構成されている。
【００６１】
１カウントダウン後位相関係比較部１２も現位相関係比較部Ｋ１１と基本的に同じ回路構成であり、内部クロックＣＬＫINTがｄｅｌａｙｕｎｉｔ３からバッファＢＵＦ３を介してＴＳＰＣＤＦＦ２のデータ信号Ｄに入力され、外部クロックＣＬＫEXEが、ｄｅｌａｙｕｎｉｔ４からバッファＢＵＦ４を介してＴＳＰＣＤＦＦ２のクロック信号に入力され、ＴＳＰＣＤＦＦ２のデータ出力ＱがＡＮＤ１の一方に接続されているが、ＴＳＰＣＤＦＦ２のデータ信号Ｄに接続されているラインのＤｅｌａｙＵｎｉｔ３がdelay onの状態である点が異なる。
【００６２】
現位相関係比較部Ｋ２１は、上記説明した本実施形態に係るフリップフロップ回路であるＴＳＰＣ型ＤＦＦとしてＴＳＰＣＤＦＦ１を備えており、バッファＢＵＦ５、ＢＵＦ６、さらに図８で示したようなDelay Unitであるｄｅｌａｙｕｎｉｔ５、ｄｅｌａｙｕｎｉｔ６から構成されている。
【００６３】
現位相関係比較部Ｋ２では、外部クロックＣＬＫEXEがｄｅｌａｙｕｎｉｔ５からバッファＢＵＦ５を介してＴＳＰＣＤＦＦ１のデータ信号Ｄに入力され、内部クロックＣＬＫINTが、ｄｅｌａｙｕｎｉｔ６からバッファＢＵＦ６を介してＴＳＰＣＤＦＦ１のクロック信号に入力され、ＴＳＰＣＤＦＦ１のデータ出力ＱがＡＮＤ２の一方に接続されている。
【００６４】
１カウントアップ後位相関係比較部Ｋ２２も本実施形態に係るフリップフロップ回路であるＴＳＰＣ型ＤＦＦとしてＴＳＰＣＤＦＦ２を備えており、バッファＢＵＦ７、ＢＵＦ８、さらに図８で示したようなDelay Unitであるｄｅｌａｙｕｎｉｔ７、ｄｅｌａｙｕｎｉｔ８から構成されている。
【００６５】
１カウントアップ後位相関係比較部Ｋ２２も現位相関係比較部Ｋ２１と基本的に同じ回路構成であり、外部クロックＣＬＫEXEがｄｅｌａｙｕｎｉｔ７からバッファＢＵＦ７を介してＴＳＰＣＤＦＦ２のデータ信号Ｄに入力され、内部生クロックＣＬＫINTが、ｄｅｌａｙｕｎｉｔ８からバッファＢＵＦ８を介してＴＳＰＣＤＦＦ２のクロック信号に入力され、ＴＳＰＣＤＦＦ２のデータ出力ＱがＡＮＤ２の一方に接続されているが、ＴＳＰＣＤＦＦ２のデータ入力側に接続されているラインのｄｅｌａｙｕｎｉｔ７がdelay onの状態である点が異なる。
【００６６】
ここで、delay onの状態とは図８で示す信号n bitが”Ｈ”レベルであり、容量が遅延ラインに接続された状態にあることを示す。つまり、遅れ位相検出部Ｋ１であれば現位相関係比較部Ｋ１１に対して１カウントダウン後位相関係比較部Ｋ１２では内部クロックＣＬＫINTが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになり、進み位相検出部Ｋ２であれば現位相関係比較部Ｋ１２に対して１カウントアップ後位相関係比較部Ｋ２２では外部クロックＣＬＫEXEが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになる。
【００６７】
したがって、現状の位相関係とカウンタを１ビット遅らせた状態での位相関係とを同時にモニタしていることとなり、カウンタを１ビット遅らせた状態で位相が逆転する場合、つまり、１カウントダウン後位相関係比較部Ｋ１２の出力が”Ｌ”レベルになった場合はＡＮＤ１によりカウントダウン信号ＤＮを”Ｌ”レベルとし、カウンタ動作を停止させることができ、１カウントアップ後位相関係比較部Ｋ２２の出力が”Ｌ”レベルになった場合はＡＮＤ２によりカウントアップ信号ＵＰを”Ｌ”レベルとし、カウンタ動作を停止させることができる。
【００６８】
このことにより遅れ位相の場合、遅延ラインで調整可能な最小単位の遅延時間以内の位相ずれで確実にロックをかけることが可能となる。
【００６９】
一方、進み位相検出部Ｋ２であれば、現位相関係比較部Ｋ２１に対して１カウントアップ後位相関係比較部Ｋ２２では外部クロックＣＬＫEXTが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになる。
【００７０】
したがって、現状の位相関係とカウンタを１ビット進めた状態での位相関係を同時にモニタしていることとなり、現状よりカウンタを１ビット進めた状態で位相が逆転する場合、つまり１カウントアップ後位相関係比較部Ｋ２２の出力が”Ｌ”レベルになった場合はＡＮＤ２によりカウントアップ信号ＵＰを”Ｌ”レベルとし、カウンタ動作を停止させることができる。
【００７１】
このことにより、進み位相の場合も遅延ラインで調整可能な最小単位の遅延時間以内の位相ずれで確実にロックをかけることが可能となる。
【００７２】
図５は、本実施形態のフリップフロップ回路を用いた位相比較器の構成例（その２）を説明する回路図である。この位相比較器は、基本的には図１２に示す位相比較器と同様に、ＤＦＦ、バッファ、Delay Unitから構成される複数の位相比較部を備えた構成となっており、現位相関係比較部Ｋ１１０、１カウントダウン後の位相関係比較部Ｋ１２０、１カウントアップ後位相関係比較部Ｋ２２０を備えている。つまり、図４に示す位相比較器に遅れ位相検出部Ｋ１の現位相関係比較部Ｋ１１と、進み位相検出部Ｋ２の現位相関係比較部Ｋ２１とを共通にして、１つの現位相関係比較部Ｋ１１０にした構成である。
【００７３】
図４に示す位相比較器との相違点は、１カウントアップ後位相関係比較部Ｋ１２０においてクロック入力ライン上のDelay Unit、ｄｅｌａｙｕｎｉｔ１４をdelay onの状態とし、現位相関係比較部Ｋ１１０のＴＳＰＣＤＦＦ３の逆相出力Ｑｂと１カウントアップ後位相関係比較部Ｋ２２０の出力Ｑとを用いＡＮＤ４によりカウントアップ信号ＵＰを生成している点である。
【００７４】
具体的には、現位相関係比較部Ｋ１１０は、上記説明した本実施形態に係るフリップフロップ回路であるＴＳＰＣ型ＤＦＦとしてＴＳＰＣＤＦＦ３を備えており、バッファＢＵＦ９、ＢＵＦ１０、さらに図８で示したようなDelay Unitであるｄｅｌａｙｕｎｉｔ９、ｄｅｌａｙｕｎｉｔ１０から構成されている。
【００７５】
現位相関係比較部Ｋ１１０では、内部クロックＣＬＫINTがｄｅｌａｙｕｎｉｔ９からバッファＢＵＦ９を介してＴＳＰＣＤＦＦ３のデータ信号Ｄに入力され、外部クロックＣＬＫEXEが、ｄｅｌａｙｕｎｉｔ１０からバッファＢＵＦ１０を介してＴＳＰＣＤＦＦ３のクロック信号に入力され、ＴＳＰＣＤＦＦ３のデータ出力ＱがＡＮＤ３の一方に接続され、ＴＳＰＣＤＦＦ３の逆相出力ＱｂがＡＮＤ４の一方に接続されている。
【００７６】
１カウントダウン後位相関係比較部Ｋ１２０も本実施形態に係るフリップフロップ回路であるＴＳＰＣ型ＤＦＦとしてＴＳＰＣＤＦＦ４を備えており、バッファＢＵＦ１１、ＢＵＦ１２、さらに図８で示したようなDelay Unitであるｄｅｌａｙｕｎｉｔ１１、ｄｅｌａｙｕｎｉｔ１２から構成されている。
【００７７】
１カウントダウン後位相関係比較部１２も現位相関係比較部Ｋ１１０と基本的に同じ回路構成であり、内部クロックＣＬＫINTがｄｅｌａｙｕｎｉｔ１１からバッファＢＵＦ１１を介してＴＳＰＣＤＦＦ４のデータ信号Ｄに入力され、外部クロックＣＬＫEXEが、ｄｅｌａｙｕｎｉｔ１２からバッファＢＵＦ１２を介してＴＳＰＣＤＦＦ４のクロック信号に入力され、ＴＳＰＣＤＦＦ４のデータ出力ＱがＡＮＤ３の一方に接続されているが、ＴＳＰＣＤＦＦ４のデータ信号Ｄに接続されているラインのＤｅｌａｙＵｎｉｔ１１がdelay onの状態である点が異なる。
【００７８】
１カウントアップ後位相関係比較部Ｋ２２も本実施形態に係るフリップフロップ回路であるＴＳＰＣ型ＤＦＦとしてＴＳＰＣＤＦＦ２を備えており、バッファＢＵＦ７、ＢＵＦ８、さらに図８で示したようなDelay Unitであるｄｅｌａｙｕｎｉｔ７、ｄｅｌａｙｕｎｉｔ８から構成されている。
【００７９】
１カウントアップ後位相関係比較部Ｋ２２も現位相関係比較部Ｋ１１０と基本的に同じ回路構成であり、内部力クロックＣＬＫINTがｄｅｌａｙｕｎｉｔ１３からバッファＢＵＦ１３を介してＴＳＰＣＤＦＦ５のデータ信号Ｄに入力され、外部クロックＣＬＫEXEがｄｅｌａｙｕｎｉｔ１４からバッファＢＵＦ１４を介してＴＳＰＣＤＦＦ５のクロック信号に入力され、ＴＳＰＣＤＦＦ４のデータ出力ＱがＡＮＤ４の一方に接続されているが、ＴＳＰＣＤＦＦ５のクロック入力側に接続されているラインのｄｅｌａｙｕｎｉｔ１４がdelay onの状態である点が異なる。
【００８０】
ここで、delay onの状態とは図８で示す信号n bitが”Ｈ”レベルであり、容量が遅延ラインに接続された状態にあることを示す。つまり、現位相関係比較部Ｋ１１０に対して１カウントダウン後位相関係比較部Ｋ１２０では内部クロックＣＬＫINTが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになり、現位相関係比較部Ｋ１１０に対して１カウントアップ後位相関係比較部Ｋ２２０では外部クロックＣＬＫEXEが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになる。
【００８１】
したがって、現状の位相関係とカウンタを１ビット遅らせた状態での位相関係とを同時にモニタしていることとなり、カウンタを１ビット遅らせた状態で位相が逆転する場合、つまり、１カウントダウン後位相関係比較部Ｋ１２０の出力が”Ｌ”レベルになった場合はＡＮＤ３によりカウントダウン信号ＤＮを”Ｌ”レベルとし、カウンタ動作を停止させることができ、１カウントアップ後位相関係比較部Ｋ２２０の出力が”Ｌ”レベルになった場合はＡＮＤ４によりカウントアップ信号ＵＰを”Ｌ”レベルとし、カウンタ動作を停止させることができる。
【００８２】
図５に示す位相比較器のような構成をとることで、図４に示す位相比較器と同様の効果を維持しつつ、回路規模を２／３に縮小することが可能となる。
【００８３】
＜表示装置＞
図６は、本実施形態に係るフリップフロップ回路を用いた位相比較器を表示装置に適用した例を示すブロック図である。表示装置１００は、複数の画素が例えばマトリクス状に配列された表示エリア１０１を中心として、その周辺に垂直ドライバ１１１、水平ドライバ１１２、共通電極１１３、リファレンスドライバ１１４、インタフェース回路１１５、データ処理回路１１６、タイミング発生回路１１７、シリアルインタフェース回路１１８が構成されている。
【００８４】
この表示装置１００には、外部のデジタル信号処理回路２００からマスタークロック（Master CLK）、垂直同期信号（Vsync）、水平同期信号（Hsync）およびデジタルデータ（画像データ）が供給され、これらの信号に基づき周辺の各回路を駆動して表示エリア１１０に画像を表示する。
【００８５】
本実施形態のフリップフロップ回路を用いた位相比較器は、例えばインタフェース回路１１５に組み込まれており、外部のデジタル信号処理回路２００から送られるマスタークロック（Master CLK）と、内部で発生するクロックとの位相ずれを補正している。つまり、マスタークロック（Master CLK）は、表示装置１００の内部でのレベルシフトやドライブによって内部クロックとの間で位相ずれが発生し、この位相ずれを本実施形態のフリップフロップ回路を用いた位相比較器によって比較して、その比較結果を用いてＤＬＬにより補正する。この補正されたクロックは、データ処理回路１１６に入力され、高精度でのデータサンプリングが行われることになる。
【００８６】
なお、上記説明では、本実施形態のフリップフロップ回路を位相比較器に適用する場合を例としたが、本発明はこれに限定されず、他の回路に適用することも可能である。
【００８７】
＜実施効果＞
上記説明した本実施形態によれば、次のような実施効果を奏することができる。
【００８８】
（１）フリップフロップ回路において、内部ノードＮＣにプルダウン用の第６のｎチャネルトランジスタＮ６を付加し、そのゲート電位および第１のラッチ回路Ｌ１を形成する第２のｐチャネルトランジスタＰ２のゲート電位を、クロック信号ＣＫの立ち上がりを立ち上がり遅延回路ＤＣにより遅延させた立ち上がり遅延クロック信号ＣＫｄにより制御することで、動作期間中、内部ノードＮＣがフローティングレベルになることを防ぎ、高速動作および狭不感帯を実現することが可能となる。
【００８９】
（２）フリップフロップ回路においてにおいて、内部ノードＸにインバータＩＮＶ３および第５のｐチャネルトランジスタＰ５、第６のｐチャネルトランジスタＰ６、第７のｎチャネルトランジスタＮ７、第８のｎチャネルトランジスタＮ８から構成されるクロックドインバータ回路ＣＩＮＶによるラッチ回路を付加し、さらに第５のｐチャネルトランジスタＰ５のゲート電位の制御をクロック信号ＣＫではなく内部ノードＮＣで行うことにより、内部ノードＸの信号変化を妨げることなく動作期間中フローティングになることを防ぎ、高速性を損なうことなく安定動作を実現することが可能となる。
【００９０】
（３）位相比較器として、高速、狭不感帯なＴＳＰＣ型のＤＦＦを用い、さらに現状の位相関係と遅延ラインで調整可能な最小単位の遅延時間位相を進めたあるいは遅らせた状態での位相関係を同時にモニタする手段を加えることにより、確実にロックポイントを見つけることが可能となる。
【００９１】
（４）基準クロックと比較クロックとの２つのクロック信号の位相関係を検出する位相比較器であって、遅れ位相検出部と進み位相検出部を別々に備え、それぞれの位相検出部はＴＳＰＣ型のＤＦＦ、バッファ、Delay Unitから構成される位相比較器２つから構成されており、一方の位相比較器は遅れ位相検出部であれば比較クロック信号側のDelay Unitを遅延状態とし、進み位相検出部であれば基準クロック側のDelay Unitを遅延状態とし、Delay Unitを遅延状態としない位相比較器の出力とそれぞれ論理をとることにより、上述した機能の実現を可能とする。
【００９２】
（５）基準クロックと比較クロックとの２つのクロック信号の位相関係を検出する位相比較器であって、ＴＳＰＣ型のＤＦＦ、バッファ、Delay Unitから構成される位相比較器３つから構成されており、１つ目の位相比較器はDelay Unitを遅延状態とせず、２つ目の位相比較器は基準クロック側のDelay Unitを遅延状態とし、３つ目の位相比較器は比較クロック信号側のDelay Unitを遅延状態とし、１つ目の位相比較器の正相出力と３つ目の位相比較器の論理をとり、１つ目の位相比較器の逆相出力と２つ目の位相比較器の論理をとることにより、回路規模を抑えながら上述した機能の実現を図ることが可能となる。
【図面の簡単な説明】
【００９３】
【図１】本実施形態に係るフリップフロップ回路を説明する回路図である。
【図２】立ち上がり遅延回路の例を示す回路図である。
【図３】本実施形態に係るフリップフロップ回路の動作原理を説明するタイミングチャートである。
【図４】本実施形態のフリップフロップ回路を用いた位相比較器の構成例（その１）を説明する回路図である。
【図５】本実施形態のフリップフロップ回路を用いた位相比較器の構成例（その２）を説明する回路図である。
【図６】表示装置への適用例を説明するブロック図である。
【図７】クロックジェネレータの例としてデジタル方式によるＤＬＬの構成を示すブロック図である。
【図８】遅延ラインを構成するDelay Unitの例を示す回路図である。
【図９】デジタル方式ＤＬＬのタイミングチャートである。
【図１０】従来の位相比較器を説明する図である。
【図１１】従来の位相比較器の入出力波形を説明する図である。
【図１２】ダイナミック型ＤＦＦの一例を示す回路図である。
【図１３】ＤＦＦのデータ信号のＤの”Ｌ”レベルを取り込む際のタイミングチャートである。
【符号の説明】
【００９４】
１…位相比較器、２…アップ/ダウンカウンタ、３…遅延ライン、４…クロックドライバ、１００…表示装置、２００…デジタル信号処理回路、Ｌ１…第１のラッチ回路、Ｌ２…第２のラッチ回路、Ｌ３…第３のラッチ回路、ＰＤ…プルダウン回路、ＣＩＮＶ…クロックドインバータ回路
【図１】
0004539732.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004539732.tif 000008
【図８】
0004539732.tif 000009
【図９】
0004539732.tif 000010
【図１０】
0004539732.tif 000011
【図１１】
0004539732.tif 000012
【図１２】
0004539732.tif 000013
【図１３】
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